(57)【要約】      （修正有）【課題】低Ｋ誘電体材料を使用したダマシンタイプの相互接続構造において、バリヤー層が低Ｋ誘電体層内に浸透することによる電気的短絡を防止する。【解決手段】半導体基板１０上に設けられた低Ｋ誘電体層２０にトレンチ８０，８５を形成し、バリヤー層７０をトレンチ内に形成する際に、バリヤー層が、誘電体層の上面上でＸ1の厚さを有し、トレンチの側壁上でＸ2の厚さを有し、Ｘ1はＸ2より大きくなるように形成する。第２のバリヤー層を第１のバリヤー層７０上に形成することができ、銅１００を両方のバリヤー層上に形成し、トレンチを充填する。【選択図】図２ｂ
2005129937.tif 000002
【特許請求の範囲】
【請求項１】
集積回路相互接続構造であって、
半導体上に形成され、上面を有する低Ｋ誘電体層と、
前記低Ｋ誘電体層内に形成され、側壁を有する第１のトレンチと、
前記低Ｋ誘電体層の前記上面上に厚さＸ1で形成され、前記トレンチの前記側壁上に厚さＸ2で形成された第１の連続バリヤー層とを備え、Ｘ1はＸ2より大きく、
前記第１の連続バリヤー層上に形成された銅を備えることを特徴とする構造。
【請求項２】
銅相互接続構造を形成する方法であって、
半導体上に上面を有する低Ｋ誘電体層を形成し、
前記低Ｋ誘電体層内に、複数のトレンチを形成し、前記複数のトレンチは側壁を有し、
前記低Ｋ誘電体層の前記上面上に厚さＸ1で、前記複数のトレンチの前記側壁上に厚さＸ2で、第１の連続バリヤー層を形成し、Ｘ1とＸ2の比は３／２より大きく、
前記第１の連続バリヤー層上に銅を形成することを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には半導体処理に関し、より特定的には低Ｋ誘電体構造を形成する方法に関する。
【背景技術】
【０００２】
集積回路の動作速度が速くなるにつれて、集積回路を形成する金属相互接続ラインに関連する任意のキャパシタンスを減少させることがますます重要になってきている。現在、色々の電子部品を接続する金属相互接続ラインは、半導体の上に形成された誘電体層内に埋め込まれている。金属相互接続ラインと金属間の誘電体（ＩＭＤ）層により、寄生キャパシタンスが集積回路内に導入される。これらの構造のキャパシタンスは、相互接続構造を構成するＩＭＤ層の誘電率に比例する。寄生キャパシタンスを減少させる１つの方法は、低誘電率の誘電体材料（即ち、低Ｋ誘電体材料）を使用して、ＩＭＤ層を形成することである。図１にこのような構造の例を示す。
【０００３】
図１に示すように、半導体10上に低Ｋ誘電体層20が形成される。図には示さないが、半導体10と誘電体層20の間に、任意の数の介在層を形成することができる。ある場合、低Ｋ誘電体層20上にバリヤー層30が形成される。殆どの高性能集積回路は、銅を使用して金属相互接続を形成する。典型的には、銅ラインはダマシン(damascene)タイプのプロセスを使用して形成され、この場合、最初に誘電体内にトレンチが形成される。次に、銅電気めっきプロセスを使用して、トレンチを銅で充填する。図１に示すように、誘電体層20内にトレンチ34,36が形成される。銅ラインを形成する前に、トレンチ内にライナー層40が形成される。典型的には、ライナーは、窒化タンタル又は他の同様の材料で構成される。誘電体層20を形成するのに使用する低Ｋ誘電体材料は、多孔性の材料であり、典型的には通気孔(open pore)構造である。ライナー層40の形成中、ライナー層40を形成するのに使用する材料が、低Ｋ誘電体材料に浸透し、低Ｋ誘電体層20内にライナー材料領域50が形成される。ライナー層40の形成に続いて、トレンチ34,36が銅45で充填され、相互接続ラインが形成される。隣接するトレンチの場合、ライナー材料がトレンチを接続する経路60を形成する場合がある。もし、ライナー材料が導電性であれば、隣接するトレンチの銅ライン間で電気的短絡が起こる。この電気的短絡により、集積回路が機能しなくなる、即ち動作しなくなる場合がある。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
それゆえ、低Ｋ誘電体材料を使用した相互接続構造を形成し、電気的短絡を形成しないようにする必要がある。本発明は、この必要性に向けられる。
【課題を解決するための手段】
【０００５】
本発明は、集積回路の銅相互接続を形成する構造と方法である。半導体上に、低Ｋ誘電体層が形成される。誘電体層内にトレンチが形成され、トレンチ内に、ＡＬＤ、ＣＶＤ、又はＰＶＤを使用して、第１の連続バリヤー層が形成される。低Ｋ誘電体層の上面上のバリヤー層の厚さはＸ1であり、トレンチの側壁に沿って形成されたバリヤー層の厚さはＸ2であり、Ｘ1はＸ2より大きい。オプションの第２のバリヤー層を第１の連続バリヤー層上に形成することができる。次に、銅を使用してトレンチを充填し、相互接続構造を形成する。
【０００６】
本発明は、バリヤー層材料が低Ｋ誘電体層内に浸透するのを減少させるという利点がある。これら及び他の利点は、図面と共に発明の詳細な説明を参照すれば、当業者には明らかになるであろう。
【発明を実施するための最良の形態】
【０００７】
同じ又は近似した態様を示すのに、各図面を通じて共通の参照番号を使用する。図面は、縮尺どおりではなく、例示のため与えられる。
【０００８】
本発明の次の記述は、図２ａ、２ｂ、３について説明するが、本発明は任意の集積回路で利用することができる。本発明の方法は、集積回路を形成するための改善された相互接続構造と方法を提供する。
【０００９】
図２ａに示すように、半導体10上に低Ｋ誘電体層20が形成される。半導体10と誘電体層20の間に、任意の数の介在層を形成することができる。これらの介在層には、金属ラインと、追加の誘電体層が含まれる。半導体10内に、トランジスター、ダイオード等の電子デバイスが形成されるが、明確にするため全ての図面から省略してある。誘電体層20を形成するのに使用する低Ｋ誘電体材料は、この発明の目的のため、誘電率が約3.7以下の誘電体材料と定義する。また、低Ｋ誘電体という言葉は、誘電率が3.2以下の誘電体材料を含む。また、低Ｋ誘電体という言葉は、誘電率が2.5以下の誘電体材料と定義される超低Ｋ誘電体材料の種類を含むことを意図している。
【００１０】
本発明の色々の実施の形態は、次の低Ｋと超低Ｋ誘電体材料を含むことが出来る。
シルセスキオキサン（silsesquioxane,ＳＳＱ）ベース材料、例えばメチルシルセスキオキサン（ＭＳＱ）又は水素シルセスキオキサン（ＨＳＱ）、シリカベース材料、例えば炭素又はフッ素ドープシリカガラス、有機ポリマーベース材料、アモルファスカーボンベース材料、及び誘電率を減少させるため多孔性に作ることができる任意の他の誘電体材料。
一般に、低Ｋ誘電体材料は、ポアを有し、これは誘電体材料内のオープンスペースとして記述することができる。一実施の形態では、低Ｋ誘電体層内のポアの平均ポアサイズ（即ち、ポアの直径）は、１ｎｍ又はそれ以上である。別の実施の形態では、低Ｋ誘電体層内のポアの平均ポアサイズ（即ち、ポアの直径）は、２ｎｍ又はそれ以上である。
【００１１】
低Ｋ誘電体層20上にバリヤー層30が形成される。本発明の実施の形態では、バリヤー層30は窒化珪素又は他の好適な誘電体材料でできている。低Ｋ誘電体層20とバリヤー層30の形成に続いて、構造上にパターン化されたフォトレジストが形成され、誘電体層20とバリヤー層30のエッチングの間、エッチングマスクとして使用され、トレンチ80,85を形成する。
【００１２】
トレンチ80,85の形成に続いて、トレンチ80,85内に連続ライナー層（即ち、バリヤー層）が形成される。連続ライナー層、即ちバリヤー層は、原子層堆積、物理蒸着、又は化学蒸着方法を使用して形成することができる。図２ａに、本発明により形成された連続ライナー層即ちバリヤー層70を示す。この実施の形態では、非コンフォーマルのバリヤー層70が形成され、厚さＸ1は厚さＸ2より大きい。一実施の形態では、Ｘ1は、低Ｋ誘電体層20の上面35の上に形成された非コンフォーマル層70の厚さであり、Ｘ2は、トレンチの側壁83上のバリヤー層70の厚さを表す。ライナー層即ちバリヤー層70は、チタン、タングステン、タンタル、窒化チタン、窒化タンタル、窒化タングステン、窒化チタン珪素、窒化タンタル珪素、窒化タングステン珪素、ルテニウム、イリジウム及びこれらの材料を含む合金であっても良い。化学蒸着（ＣＶＤ）、原子層堆積（ＡＬＤ）、物理蒸着（ＰＶＤ）等の多数の蒸着方法を使用して、ライナー層即ちバリヤー層70を形成することができる。
【００１３】
ＣＶＤプロセスの場合（ＡＬＤの場合も同様）、本発明の非コンフォーマル層70は、表面反応により制限される堆積様式から、より質量輸送により制限される堆積様式に移動することにより、形成することができる。例えば、化学反応物の分圧に対して、より高い基板温度又はより低い先駆物質流量であると、反応物が欠乏し、その結果図２ａに示す非コンフォーマル層70ができる。バリヤー層70を堆積するのに使用される反応物の減少（欠乏）の結果、トレンチ80,85の低Ｋ誘電体表面である側壁83に沿って存在するポア内にバリヤー層の材料が浸透するのを制限する。バリヤー層材料の浸透が減少することは、図２ａと２ｂに55で示される。ＰＶＤプロセスでは、イオン束分布の増加（即ち、より広い束の分布）の結果、非コンフォーマルのバリヤー層70が形成される。更に、ＰＶＤプロセスは、側壁83堆積したライナーのバリヤー材料の再スパッタ成分を増加するように調整し、側壁上に更にバリヤー材料を付け、追加のポアシーリング効果を得ることができる。
【００１４】
図２ａに示すように、集積回路内に隣接するトレンチ80,85を形成することができる。本発明の一実施の形態では、隣接するトレンチを分離している誘電体の幅Ｘ4は、160ｎｍに等しいかそれより小さい。別の実施の形態では、隣接するトレンチの幅Ｘ3は、各々160ｎｍに等しいかそれより小さい。図２ａには２つの隣接するトレンチのみ示す。本発明は２つの隣接するトレンチに限定されない。本発明は、低Ｋ誘電体材料内に形成された任意の数の隣接するトレンチ即ちビア構造をカバーする。
【００１５】
本発明の実施の形態では、バリヤー層70を形成するのにＣＶＤ又はＡＬＤを使用する場合のＸ1とＸ2の比（即ち、Ｘ1／Ｘ2）は、３／２より大きい。別の実施の形態では、バリヤー層70を形成するのにＣＶＤ又はＡＬＤを使用する場合の比Ｘ1／Ｘ2は、５／２より大きい。別の実施の形態では、幅Ｘ3が160ｎｍに等しいかそれより小さいとき、及び／又は幅Ｘ4が160ｎｍに等しいかそれより小さいとき、ＣＶＤ又はＡＬＤを使用して、上述した比でバリヤー層70を形成することができる。
【００１６】
本発明の別の実施の形態では、バリヤー層70を形成するのにＰＶＤを使用する場合のＸ1とＸ2の比（即ち、Ｘ1／Ｘ2）は、３／１より大きい。別の実施の形態では、バリヤー層70を形成するのにＰＶＤを使用する場合の比Ｘ1／Ｘ2は、８／１より大きい。別の実施の形態では、幅Ｘ3が160ｎｍに等しいかそれより小さいとき、及び／又は幅Ｘ4が160ｎｍに等しいかそれより小さいとき、ＰＶＤを使用して、上述した比でバリヤー層70を形成することができる。
【００１７】
図２ｂに示すように、バリヤー層即ちライナー層70の形成に続いて、銅100を使用して、トレンチ80,85を充填する。任意の公知の銅ライン形成方法を使用して、銅構造を形成することができる。本発明の実施の形態では、電気めっき技術を使用して、銅構造を形成する。任意の過剰の銅は、化学機械研磨（ＣＭＰ）を使用して構造の表面から除去される。
【００１８】
図３に本発明の別に実施の形態を示す。図３に示すように、半導体10上に低Ｋ誘電体層20が形成される。上述したように、低Ｋ誘電体層20内に隣接するトレンチ110,120が形成される。図に示す実施の形態は２つの隣接するトレンチに限定されない。本実施の形態は、低Ｋ誘電体層20内に形成された１つのトレンチ又は任意の数の隣接するトレンチに適用することを意図している。ＰＶＤ、ＡＬＤ、又はＣＶＤを使用して、第１の非コンフォーマルバリヤー層70がトレンチ110,120内に形成される。ライナー層70を形成するのにＰＶＤを使用する場合は、厚さの比Ｘ1／Ｘ2は、第１の実施の形態では３／１より大きく、第２の実施の形態では８／１より大きい。ライナー層70を形成するのにＣＶＤ、又はＡＬＤを使用する場合は、厚さの比Ｘ1／Ｘ2は、第１の実施の形態では３／２より大きく、第２の実施の形態では５／２より大きい。
バリヤー層即ちライナー層70は、チタン、タングステン、タンタル、窒化チタン、窒化タンタル、窒化タングステン、窒化チタン珪素、窒化タンタル珪素、窒化タングステン珪素、ルテニウム、イリジウム及びこれらの材料を含む合金であっても良い。
【００１９】
バリヤー層即ちライナー層70の形成に続いて、ライナー層70上に第２のバリヤー層即ちライナー層130が形成される。第２のバリヤー層即ちライナー層130は、チタン、タングステン、タンタル、窒化チタン、窒化タンタル、窒化タングステン、窒化チタン珪素、窒化タンタル珪素、窒化タングステン珪素、ルテニウム、イリジウム及びこれらの材料を含む合金であっても良い。
一実施の形態では、第２のバリヤー層即ちライナー層130はコンフォーマル層で、層厚さＸ6が層厚さＸ7にほぼ等しくても良い。別の実施の形態では、第２のバリヤー層即ちライナー層130は非コンフォーマル層で、層厚さＸ6が層厚さＸ7より大きくても良い。どちらの実施の形態でも、第２のライナー層130は、ＡＬＤ、ＣＶＤ、ＰＶＤ又は任意の他の好適な技術を使用して形成することができる。第２のライナー層130形成するのにＰＶＤを使用する場合は、厚さの比Ｘ6／Ｘ7は、第１の実施の形態では３／１より大きく、第２の実施の形態では８／１より大きい。第２のライナー層130を形成するのにＣＶＤ、又はＡＬＤを使用する場合は、厚さの比Ｘ6／Ｘ7は、第１の実施の形態では３／２より大きく、第２の実施の形態では５／２より大きい。
【００２０】
本発明の別の実施の形態では、第２のライナー層130上に別のバリヤー層即ちライナー層を形成することができる。別のライナー層はコンフォーマルでも非コンフォーマルでもよく、チタン、タングステン、タンタル、窒化チタン、窒化タンタル、窒化タングステン、窒化チタン珪素、窒化タンタル珪素、窒化タングステン珪素、ルテニウム、イリジウム及びこれらの材料を含む合金であっても良い。
第２のライナー層130と任意の追加の層の形成に続いて、銅100を使用してトレンチ110,120を充填する。
【００２１】
本発明を例示の実施の形態を参照して説明したが、この記述は限定することを意図していない。例示の実施の形態の色々の改変と組合わせ及び本発明の他の実施の形態は、発明の詳細な説明を読めば、当業者には明らかであろう。例えば、トレンチに隣接する誘電体の頂部表面上にバリヤーのオーバーハングができた場合、原位置バリヤーエッチング（例えば、堆積／エッチ／堆積（dep/etch/dep）,（ＤＥＤ）手順）のエッチングを使用して、オーバーな堆積を切り取り(clip-off)、オーバーハングを除去することができる。それゆえ、特許請求の範囲は、任意のこのような改変又は実施の形態を包含する。
【００２２】
以上の記載に関連して、以下の各項を開示する。
1.  集積回路相互接続構造であって、
半導体上に形成され、上面を有する低Ｋ誘電体層と、
前記低Ｋ誘電体層内に形成され、側壁を有する第１のトレンチと、
前記低Ｋ誘電体層の前記上面上に厚さＸ1で形成され、前記トレンチの前記側壁上に厚さＸ2で形成された第１の連続バリヤー層とを備え、Ｘ1はＸ2より大きく、
前記第１の連続バリヤー層上に形成された銅を備えることを特徴とする構造。
【００２３】
2.  更に、前記低Ｋ誘電体層内に形成され、側壁を有し、前記第１のトレンチから160ｎｍより小さい距離だけ離れている第２のトレンチを備える前記１項に記載の集積回路相互接続構造。
【００２４】
3.  前記第１の連続バリヤー層は、前記第２のトレンチの前記側壁上に厚さＸ2で形成される前記２項に記載の集積回路相互接続構造。
【００２５】
4.  前記Ｘ1とＸ2の比は、３／２より大きい前記１項に記載の集積回路相互接続構造。
【００２６】
5.  前記Ｘ1とＸ2の比は、３／２より大きい前記３項に記載の集積回路相互接続構造。
【００２７】
6.  前記第１の連続バリヤー層上で前記銅の下に第２の連続バリヤー層が形成された前記１項に記載の集積回路相互接続構造。
【００２８】
7.  銅集積回路相互接続構造であって、
半導体上に形成され、上面を有する低Ｋ誘電体層と、
前記低Ｋ誘電体層内に形成され、側壁を有する複数のトレンチと、
前記低Ｋ誘電体層の前記上面上に厚さＸ1で形成され、前記複数のトレンチの前記側壁上に厚さＸ2で形成された第１の連続バリヤー層とを備え、Ｘ1とＸ2の比は３／２より大きく、
前記第１の連続バリヤー層上に形成された銅を備えることを特徴とする構造。
【００２９】
8.  前記複数のトレンチは、相互に160ｎｍより小さい距離だけ離れている前記７項に記載の銅集積回路相互接続構造。
【００３０】
9.  前記第１の連続バリヤー層上で前記銅の下に第２の連続バリヤー層が形成された前記７項に記載の集積回路相互接続構造。
【００３１】
10.  前記低Ｋ誘電体層の誘電率は、約3.7に等しいかそれより小さい前記７項に記載の集積回路相互接続構造。
【００３２】
11.  銅相互接続構造を形成する方法であって、
半導体上に上面を有する低Ｋ誘電体層を形成し、
前記低Ｋ誘電体層内に、複数のトレンチを形成し、前記複数のトレンチは側壁を有し、
前記低Ｋ誘電体層の前記上面上に厚さＸ1で、前記複数のトレンチの前記側壁上に厚さＸ2で、第１の連続バリヤー層を形成し、Ｘ1とＸ2の比は３／２より大きく、
前記第１の連続バリヤー層上に銅を形成することを特徴とする方法。
【００３３】
12.  前記複数のトレンチは、相互に160ｎｍより小さい距離だけ離れている前記１１項に記載の方法。
【００３４】
13.  前記第１の連続バリヤー層上で前記銅の下に第２の連続バリヤー層を形成することを備える前記１２項に記載の方法。
【００３５】
14.  前記低Ｋ誘電体層の誘電率は、約3.7に等しいかそれより小さい前記１３項に記載の方法。
【００３６】
15.  集積回路銅相互接続構造を形成する方法であって、
半導体上に、誘電率が約3.7に等しいかそれより小さく、上面を有する低Ｋ誘電体層を形成し、
前記低Ｋ誘電体層内に160ｎｍより小さい距離だけ離れた複数のトレンチを形成し、前記複数のトレンチは側壁を有し、
前記低Ｋ誘電体層の前記上面上に厚さＸ1で、前記複数のトレンチの前記側壁上に厚さＸ2で、第１の連続バリヤー層を形成し、Ｘ1とＸ2の比は３／２より大きく、
前記第１の連続バリヤー層上に銅を形成することを特徴とする方法。
【００３７】
16.  前記第１の連続バリヤー層上で前記銅の下に第２の連続バリヤー層を形成することを備える前記１５項に記載の方法。
【００３８】
17.  低Ｋ誘電体層(20)が、半導体(10)上に形成される。トレンチ(110,120)が誘電体層内に形成され、バリヤー層(70)がトレンチ内に形成される。バリヤー層は誘電体層の上面上でＸ1の厚さを有し、トレンチの側壁上でＸ2の厚さを有し、Ｘ1はＸ2より大きい。第２のバリヤー層(130)を第１のバリヤー層(70)上に形成することができ、銅(100)を両方のバリヤー層上に形成し、トレンチを充填する。
【図面の簡単な説明】
【００３９】
【図１】従来技術による集積回路の相互接続構造内に電気的短絡が生じることを示す断面図。
【図２ａ】本発明の一実施の形態を示す断面図。
【図２ｂ】本発明の一実施の形態を示す断面図。
【図３】本発明の別の実施の形態を示す断面図。
【符号の説明】
【００４０】
10  半導体
20  低Ｋ誘電体層
30  バリヤー層
35  上面
70  ライナー層（バリヤー層）
80,85  トレンチ
83  側壁
100  銅
110,120  トレンチ
130  第２のライナー層（バリヤー層）
【図１】
2005129937.tif 000003
【図２ａ】
2005129937.tif 000004
【図２ｂ】
2005129937.tif 000005
【図３】
2005129937.tif 000006