(57)【要約】【課題】  素子面積が増大しないようにしながら、プリチャージ時にはビット線に供給する電流を大きくしてプリチャージ特性を高速化し、スタンバイ状態では供給電流を小さくしてクロスフェイル起因のＤＣ電流を削減して、スタンバイ電流を削減することができるメモリ装置を提供することを課題とする。【解決手段】  データを記憶するためのメモリセル（１０２）と、メモリセルを選択するためのワード線（ＷＬ）と、選択されたメモリセルに接続可能なビット線（ＢＬＬ）と、ビット線にプリチャージ電圧（Ｖｂｌｅｑ））を供給するためのプリチャージ電源と、プリチャージ電源及びビット線を接続又は切断するためのプリチャージ回路（１２２Ｌ）と、プリチャージ電源及びビット線間を流れる電流の大きさを動作状態に応じて少なくとも２段階制御するための電流制限素子（１２１Ｌ）とを有するメモリ装置が提供される。【選択図】        図１
2005353172.tif 000002
【特許請求の範囲】
【請求項１】
データを記憶するためのメモリセルと、
前記メモリセルを選択するためのワード線と、
前記選択されたメモリセルに接続可能なビット線と、
前記ビット線にプリチャージ電圧を供給するためのプリチャージ電源と、
前記プリチャージ電源及び前記ビット線を接続又は切断するためのプリチャージ回路と、
前記プリチャージ電源及び前記ビット線間を流れる電流の大きさを動作状態に応じて少なくとも２段階制御するための電流制限素子と
を有するメモリ装置。
【請求項２】
前記電流制限素子は、前記ビット線が前記プリチャージ電源に接続開始時には相対的に大きい電流を流し、その所定時間後に相対的に小さい電流を流す請求項１記載のメモリ装置。
【請求項３】
前記電流制限素子は、ｎチャネル電界効果トランジスタである請求項２記載のメモリ装置。
【請求項４】
前記電流制限素子のゲート電圧は、前記ビット線が前記プリチャージ電源に接続開始時には相対的に高い電圧になり、その所定時間後に相対的に低い電圧になる請求項３記載のメモリ装置。
【請求項５】
前記電流制限素子の相対的に低いゲート電圧は、前記プリチャージ電圧と同じ電圧である請求項４記載のメモリ装置。
【請求項６】
さらに、前記電流制限素子の相対的に低いゲート電圧を可動範囲の中で変更するための電圧変更回路を有する請求項４記載のメモリ装置。
【請求項７】
さらに、前記メモリセルをリフレッシュするためのリフレッシュ回路を有し、
前記電流制限素子のゲート電圧は、前記ビット線が前記プリチャージ電源に接続開始時において、前記メモリセルをリフレッシュするときには第１の高電圧にし、前記メモリセルに対してリード又はライトするときには前記第１の高電圧よりも高い第２の高電圧にする請求項４記載のメモリ装置。
【請求項８】
さらに、前記ビット線の電圧を増幅するためのセンスアンプを有する請求項４記載のメモリ装置。
【請求項９】
前記電流制限素子のゲート電圧は、前記センスアンプを駆動するための電圧と同じ電圧である請求項８記載のメモリ装置。
【請求項１０】
さらに、前記ビット線の電圧を外部に対して入力又は出力するためのグローバルデータバスと、
前記グローバルデータバスと前記ビット線との間に接続されるローカルデータバスとを有し、
前記電流制限素子のゲート電圧は、前記ローカルデータバスの電圧と同じ電圧である請求項４記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリ装置に関し、特にビット線のプリチャージが必要なメモリ装置に関する。
【背景技術】
【０００２】
図１４は、下記の特許文献１によるＤＲＡＭ(dynamic random access memory)の回路図である。ＤＲＡＭのスタンバイ電流の発生原因の一つに、ワード線ＷＬとビット線ＢＬのクロスフェイルによるＤＣ（直流）電流がある。すなわち、ワード線ＷＬとビット線ＢＬとの間が絶縁不良である場合、ビット線ＢＬの電圧が下がり、スタンバイ電流が増加してしまう。これを削減するために、ビット線ＢＬのプリチャージ回路Ｑ１３，Ｑ１４，Ｑ１５とプリチャージ電源１４０１との間に、電流制限素子Ｑ２０を配置して、クロスフェイル発生箇所に供給するプリチャージ電源電流を制限している。
【０００３】
ビット線ＢＬのプリチャージ回路Ｑ１３，Ｑ１４，Ｑ１５とプリチャージ電源１４０１との間に電流制限素子Ｑ２０を配置することで、スタンバイ状態におけるクロスフェイル起因の直流電流を制限することができる。一方で、ビット線ＢＬ，ｂＢＬのプリチャージ時に、ビット線ＢＬ，ｂＢＬに供給できるプリチャージ電流も同様に制限されるため、ビット線ＢＬ，ｂＢＬの電圧を所望のビット線プリチャージ電圧にイコライズする動作が遅くなる。特に、データ読み出し時に参照電圧となるビット線プリチャージ電圧を、メモリセルの論理値１と論理値０の中間電位より低く設定することによって、全体のデータ保持特性を向上させる場合には、相補ビット線ＢＬ及びｂＢＬ間のダイレクトショートレベルと、ビット線プリチャージ電圧が異なることになり、ビット線電圧をプリチャージ電圧にイコライズする動作が遅いと、次の読み出しまでに参照電圧が所望のレベルまで戻らず、データ保持特性向上の効果は小さくなり、スタンバイ状態でのＡＣ（交流）電流が増加する。
【０００４】
以上のように、電流制限素子Ｑ２０の電流値は、ビット線ＢＬ，ｂＢＬのプリチャージ特性が満足できなくなる電流値以下には、小さくすることができない。このため、クロスフェイルの個数が増えた時にはスタンバイ電流の増加が大きく、スタンバイ電流の規格に対する歩留まりが悪化する。
【０００５】
図１５（Ａ）及び（Ｂ）は、下記の特許文献２によるＤＲＡＭの回路図及び信号波形図である。上記の課題に対して、特許文献２は、プリチャージ特性向上のための要素技術を開示している。
【０００６】
ビット線プリチャージ・イコライズ回路１５をシェアードセンスアンプの両側のメモリセルアレイで共有し、プリチャージ・イコライズ回路１５とプリチャージ電圧Ｖｂｌｅｑの線４０との間に、電流制限素子Ｑ２０とスイッチ用トランジスタＱ３０を並列に配置し、プリチャージ・イコライズ回路１５の制御信号を受けて、所定期間だけスイッチ用トランジスタＱ３０をオン状態にする制御回路３０をさらに具備している。シェアードセンスアンプの片側のメモリセルアレイにアクセス中に反対側のメモリセルアレイのビット線ＢＬＲ，ｂＢＬＲがフローティングになり、レベルが低下した場合でも、プリチャージ時にスイッチ用トランジスタＱ３０を所定の期間オンさせて、ビット線レベルをプリチャージ電圧レベルまで引き上げるようにしている。
【０００７】
【特許文献１】特開平８−２６３９８３号公報
【特許文献２】特開２０００−１８２３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記の特許文献２では、フローティング期間中に変化したビット線ＢＬＲ，ｂＢＬＲのレベルをプリチャージ時に所定のレベルに戻す時には、スイッチ用トランジスタＱ３０によりプリチャージ電圧Ｖｂｌｅｑをビット線ＢＬ，ｂＢＬに供給し、スタンバイ状態では、並列に配置されたデプレッション型電流制御素子Ｑ２０によりプリチャージ電圧を供給する。このように、２つの動作のために２種類の素子Ｑ２０及びＱ３０を並列に配置している分、センスアンプ内の素子面積が増大する。
【０００９】
さらには、隣のメモリセルアレイへのアクセス期間が長くなって、ビット線のフローティング期間が長くなった場合、ビット線電圧のプリチャージ電圧からのずれが大きくなり、プリチャージでそれを所定の電圧に戻す時間が長くなるが、擬似ＳＲＡＭ(static random access memory)のように、アクセスのクリティカルパスにリフレッシュ動作のプリチャージ時間が含まれる場合には、アクセスタイムが遅くなってしまう。
【００１０】
本発明の目的は、素子面積が増大しないようにしながら、プリチャージ時にはビット線に供給する電流を大きくしてプリチャージ特性を高速化し、スタンバイ状態では供給電流を小さくしてクロスフェイル起因のＤＣ電流を削減して、スタンバイ電流を削減することができるメモリ装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一観点によれば、データを記憶するためのメモリセルと、メモリセルを選択するためのワード線と、選択されたメモリセルに接続可能なビット線と、ビット線にプリチャージ電圧を供給するためのプリチャージ電源と、プリチャージ電源及びビット線を接続又は切断するためのプリチャージ回路と、プリチャージ電源及びビット線間を流れる電流の大きさを動作状態に応じて少なくとも２段階制御するための電流制限素子とを有するメモリ装置が提供される。
【発明の効果】
【００１２】
電流制限素子は、プリチャージ時にはビット線に供給する電流を大きくしてプリチャージ特性を高速化し、スタンバイ状態では供給電流を小さくしてクロスフェイル起因のＤＣ電流を削減して、スタンバイ電流を削減することができる。さらに、１つの電流制限素子でビット線への供給電流の大きさを制御することができるので、素子数が少なく、素子面積を小さくすることができる。
【発明を実施するための最良の形態】
【００１３】
（第１の実施形態）
図１６は、本発明の第１の実施形態によるメモリ装置の構成例を示すブロック図である。クロックバッファ１６０３は、クロックＣＬＫを入力し、アドレス入力回路１６０１、外部コマンドデコーダ１６０２及びデータ入出力回路１６０４にクロックＣＬＫを供給する。外部コマンドデコーダ１６０２は、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥ等の外部コマンドを入力し、アドレス入力回路１６０１及びデータ入出力回路１６０４にコマンドを出力する。具体的には、外部コマンドデコーダ１６０２は、ライトコマンド、リードコマンド及びオートリフレッシュコマンド等を入力する。アドレス入力回路１６０１は、アドレスＡＤＤを入力し、アドレス情報を内部アドレス生成回路１６０９に出力する。データ入出力回路１６０４は、データ制御回路１６１１に接続され、ライトデータＤｉｎを入力し、リードデータＤｏｕｔを出力する。
【００１４】
リフレッシュクロック発生回路１６０５は、定期的にメモリセルをリフレッシュするためのリフレッシュクロックを生成し、リフレッシュアドレス生成回路１６０８及びアクティブ／リフレッシュ比較器１６０６に出力する。このメモリ装置は、セルフリフレッシュ機能を有する。リフレッシュアドレス生成回路１６０８は、リフレッシュを行うアドレスを生成し、内部アドレス生成回路１６０９に出力する。アクティブ／リフレッシュ比較器１６０６は、外部コマンド（リード又はライトコマンド等）とセルフリフレッシュが競合した場合にはいずれかを優先してコマンドを制御信号生成回路１６１０に出力する。制御信号生成回路１６１０は、リフレッシュ信号ＳＲＥＦＺ等の制御信号を内部アドレス生成回路１６０９、データ制御回路１６１１及びメモリセルアレイに出力する。内部アドレス生成回路１６０９は、内部アドレスを生成してコラムデコーダ列１６１２及びワードデコーダ１６１３に出力する。データ制御回路１６１１は、グローバルデータバスアンプ列１６１６に対してリードデータ／ライトデータを入出力する。
【００１５】
内部電源生成回路１６０７は、高電圧ＶＨ及び低電圧ＶＬＭ＿ＳＴＢ及びプリチャージ電圧Ｖｂｌｅｑ等の内部電圧を生成する。すなわち、内部電源生成回路１６０７は、プリチャージ電圧Ｖｂｌｅｑを生成するプリチャージ電源でもある。
【００１６】
次に、メモリセルアレイの構成を説明する。ワードデコーダ１６１３は、アドレス情報に応じてワード線ＷＬに所定の電圧を供給する。コラムデコーダ列１６１２は、アドレス情報に応じてコラム選択線ＣＳＬに所定の電圧を供給する。ワード線ＷＬ及びコラム選択線ＣＳＬにより、所望のメモリセルが選択される。センスアンプ列１６１４は、ビット線ＢＬ及び相補ビット線ｂＢＬ間の電位差を増幅する。相補ビット線ｂＢＬは、センスアンプ活性化前にはビット線ＢＬのデータ電圧に対する参照電圧を発生し、活性化後にはビット線ＢＬの電圧と相補の電圧を発生させるためのビット線である。
【００１７】
制御回路１６１５は、制御信号を入力し、アクセス信号線ｂＥＱＬＬ及びｂＥＱＬＱを介して、アクセス信号を電圧切り換え回路１０３に出力する。電圧切り換え回路１０３は、信号線ＬＭＬ及びＬＭＲに所定の電圧を出力する。グローバルデータバスアンプ列１６１６は、複数のグローバルデータバスアンプ１６１７から構成される。グローバルデータバスアンプ１６１７は、グローバルデータバスＭＤＱ及びｂＭＤＱをハイレベルにプリチャージする。領域１６２１は、１回のアクセスで活性化するメモリセルアレイ領域である。
【００１８】
図１はメモリセルアレイの構成例を示す回路図であり、図２はその動作を説明するための信号タイミングチャートである。以下、ＭＯＳ(metal-oxide semiconductor)電界効果トランジスタ（ＦＥＴ）を、単にトランジスタという。トランジスタ１０８及び１０９より左のエリアは、左側メモリセルアレイ部である。トランジスタ１１６及び１１７より右のエリアは、右側メモリセルアレイ部である。それらの間のエリアは、両側のメモリセルアレイ部で共有するシェアードセンスアンプ部である。
【００１９】
まず、左側メモリセルアレイ部について説明する。ｎチャネルトランジスタ１０１は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬＬに接続され、ソースが容量１０２に接続される。ｎチャネルトランジスタ１０１と容量１０２がメモリセルに相当する。相補ビット線ｂＢＬは、センスアンプ活性化前にはビット線ＢＬのデータ電圧に対する参照電圧を発生し、活性化後にはビット線ＢＬの電圧に対して相補の電圧を発生させるためのビット線である。プリチャージ電圧Ｖｂｌｅｑは、図１６のプリチャージ電源１６０７から供給される。ｎチャネルトランジスタ１０４は、電流制限素子１２１Ｌを構成し、ゲートが制御線ＬＭＬに接続され、ソースがプリチャージ電圧Ｖｂｌｅｑの電源１６０７に接続され、ドレインがｎチャネルトランジスタ１０５及び１０６のソースに接続される。プリチャージ回路１２２Ｌは、ｎチャネルトランジスタ１０５、１０６及び１０７を有する。トランジスタ１０５は、ゲートが制御線ＥＱＬＬに接続され、ドレインがビット線ＢＬＬに接続される。トランジスタ１０６は、ゲートが制御線ＥＱＬＬに接続され、ドレインがビット線ｂＢＬＬに接続される。トランジスタ１０７は、ゲートが制御線ＥＱＬＬに接続され、ソース／ドレインがビット線ＢＬＬ／ｂＢＬＬに接続される。電圧切り換え回路１０３Ｌは、高電圧ＶＨ及び低電圧ＶＬＭ＿ＳＴＢのうちのいずれかを選択して制御線ＬＭＬに出力する。ｎチャネルトランジスタ１０８は、ゲートが制御線ＭＵＸＬに接続され、ソース／ドレインがビット線ＢＬＬ／ＢＬに接続される。ｎチャネルトランジスタ１０９は、ゲートが制御線ＭＵＸＬに接続され、ソース／ドレインがビット線ｂＢＬＬ／ｂＢＬに接続される。
【００２０】
次に、右側メモリセルアレイ部について説明する。右側メモリセルアレイ部は、基本的には左側メモリセルアレイ部と同じである。以下、相違点を説明する。電流制限素子１２１Ｒはトランジスタ１０４で構成され、プリチャージ回路１２２Ｒはトランジスタ１０５〜１０７で構成される。ビット線ＢＬＬ及びｂＢＬＬの代わりにビット線ＢＬＲ及びｂＢＬＲが設けられ、制御線ＬＭＬ及びＥＱＬＬの代わりに制御線ＬＭＲ及びＥＱＬＲが設けられる。電圧切り換え回路１０３Ｒは、高電圧ＶＨ及び低電圧ＶＬＭ＿ＳＴＢのうちのいずれかを選択して制御線ＬＭＲに出力する。ｎチャネルトランジスタ１１６は、ゲートが制御線ＭＵＸＲに接続され、ソース／ドレインがビット線ＢＬＲ／ＢＬに接続される。ｎチャネルトランジスタ１１７は、ゲートが制御線ＭＵＸＲに接続され、ソース／ドレインがビット線ｂＢＬＲ／ｂＢＬに接続される。
【００２１】
次に、センスアンプ部について説明する。ｎチャネルトランジスタ１１０は、ゲートがビット線ｂＢＬに接続され、ドレインがビット線ＢＬに接続され、ソースが信号線ＮＣＳに接続される。ｎチャネルトランジスタ１１１は、ゲートがビット線ＢＬに接続され、ドレインがビット線ｂＢＬに接続され、ソースが信号線ＮＣＳに接続される。ｐチャネルトランジスタ１１２は、ゲートがビット線ｂＢＬに接続され、ドレインがビット線ＢＬに接続され、ソースが信号線ＰＣＳに接続される。ｐチャネルトランジスタ１１３は、ゲートがビット線ＢＬに接続され、ドレインがビット線ｂＢＬに接続され、ソースが信号線ＰＣＳに接続される。
【００２２】
ｐチャネルトランジスタ１３１は、ゲートが制御線ｂＰＳＥＴに接続され、ソースが電源電圧に接続され、ドレインが信号線ＰＣＳに接続される。ｎチャネルトランジスタ１３４は、ゲートが制御線ＮＳＥＴに接続され、ソースがグランドに接続され、ドレインが信号線ＮＣＳに接続される。ｎチャネルトランジスタ１３２は、ゲートが制御線ＥＱＬＣに接続され、ドレインがプリチャージ電圧Ｖｂｌｅｑに接続され、ソースが信号線ＮＣＳに接続される。ｎチャネルトランジスタ１３３は、ゲートが制御線ＥＱＬＣに接続され、ソースが信号線ＮＣＳに接続され、ドレインが信号線ＰＣＳに接続される。
【００２３】
ｎチャネルトランジスタ１１４は、ゲートがコラム選択線ＣＳＬに接続され、ドレインがビット線ＢＬに接続され、ソースがローカルデータバスＬＤＱに接続される。ｎチャネルトランジスタ１１５は、ゲートがコラム選択線ＣＳＬに接続され、ドレインがビット線ｂＢＬに接続され、ソースがローカルデータバスｂＬＤＱに接続される。
【００２４】
ｎチャネルトランジスタ１３５は、ゲートが制御線ＭＤＱＳに接続され、ドレインがローカルデータバスＬＤＱに接続され、ソースがグローバルデータバスＭＤＱに接続される。ｎチャネルトランジスタ１３６は、ゲートが制御線ＭＤＱＳに接続され、ドレインがローカルデータバスｂＬＤＱに接続され、ソースがグローバルデータバスｂＭＤＱに接続される。インバータ１３７は、制御線ＭＤＱＳの論理反転信号を制御線ＬＤＱＥＱに出力する。ｎチャネルトランジスタ１３８及び１３９は、ゲートが制御線ＬＤＱＥＱに接続され、ドレインがプリチャージ電圧Ｖｂｌｅｑに接続される。トランジスタ１３８及び１３９のソースは、それぞれローカルデータバスＬＤＱ及びｂＬＤＱに接続される。
【００２５】
メモリセルを構成する１０１と１０２は、データを記憶することができる。ワード線ＷＬは、メモリセルのｎチャネルトランジスタ１０１と容量１０２を選択することができる。ビット線ＢＬＬは、選択されたメモリセル容量１０２に接続可能である。プリチャージ電源１６０７は、ビット線ＢＬＬ及びｂＢＬＬ等にプリチャージ電圧Ｖｂｌｅｑを供給することができる。プリチャージ回路１２２Ｌ及び１２２Ｒは、プリチャージ電源１６０７とビット線ＢＬＬ，ｂＢＬＬ等とを接続又は切断する。電流制限素子１２１Ｌ及び１２１Ｒは、高電圧ＶＨ又は低電圧ＶＬＭ＿ＳＴＢに応じて、プリチャージ電源１６０７及びビット線ＢＬＬ，ｂＢＬＬ間を流れる電流の大きさを少なくとも２段階制御する。
【００２６】
次に、図２を参照しながら図１の回路の動作を説明する。時刻ｔ１の前では、スタンバイ状態である。センスアンプ駆動線プリチャージ信号線ＥＱＬＣは、制御線ＥＱＬＬ及びＥＱＬＲのいずれかがローレベルになったときに、ローレベルになる信号線である。ビット線ＢＬＬ及びｂＢＬＬは、プリチャージ電圧Ｖｂｌｅｑに充電されている。
【００２７】
時刻ｔ１において、左側メモリセルアレイにアクセス（リード又はライト）又はリフレッシュ要求がきた場合、以下のように、アクティベイト動作及びプリチャージ動作が行われる。
【００２８】
アクティベイト動作では、まず左側のビット線プリチャージ信号線ＥＱＬＬがローレベル、トランスファゲート信号線ＭＵＸＬがハイレベル、右側のトランスファゲート信号線ＭＵＸＲがローレベルとなる。アクセスされる左側メモリセルアレイのビット線ＢＬＬ，ｂＢＬＬとセンスアンプのビット線ＢＬ，ｂＢＬが接続される。右側のメモリセルアレイのビット線ＢＬＲ，ｂＢＬＲとセンスアンプのビット線ＢＬ，ｂＢＬとは切り離される。制御線ＥＱＬＬがローレベルであるので、プリチャージ回路１２２Ｌはオフし、ビット線ＢＬＬ，ｂＢＬＬはプリチャージ電源１６０７から切り離される。
【００２９】
次に、ワード線ＷＬがハイレベルとなり、ビット線ＢＬＬにセル１０２のデータ信号が供給される。容量１０２がハイレベルを蓄積していればビット線ＢＬＬの電圧は上昇し、容量１０２がローレベルを蓄積してればビット線ＢＬＬの電圧は下降する。次に、制御線ＮＳＥＴがハイレベル、制御線ｂＰＳＥＴがローレベルとなり、センスアンプ駆動線ＰＣＳ及びＮＣＳにそれぞれ電圧ＶＢＬＨ（メモリセルのハイレベル書き込み電圧）及びグランド電圧を供給する。すると、センスアンプは、活性化し、ビット線ＢＬＬ及びｂＢＬＬ間の電位差を、電圧ＶＢＬＨ及びグランド電圧まで増幅する。これらのアクティベイト動作中に、例えば制御線ＥＱＬＬがローレベルとなったことを受けて、左側の電流制限素子１２１Ｌのゲート信号線ＬＭＬを高電圧ＶＨに切り換える。
【００３０】
コラム選択線ＣＳＬをハイレベルにし、制御線ＭＤＱＳをハイレベルにすれば、ビット線ＢＬＬ，ｂＢＬＮの電圧はグローバルデータバスＭＤＱ，ｂＭＤＱに出力される。
【００３１】
時刻ｔ２において、プリチャージ動作に入ると、まずワード線ＷＬがローレベルになり、メモリセル１０２とビット線ＢＬＬが切り離される。次に、制御線ＮＳＥＴがローレベル、制御線ｂＰＳＥＴがハイレベルとなり、センスアンプの活性化を停止する。
【００３２】
時刻ｔ３において、制御線ＥＱＬＬはハイレベルになり、ビット線ＢＬＬ，ｂＢＬＬがプリチャージ電源１６０７に接続開始される。プリチャージ回路１２２Ｌによりビット線ＢＬＬ及びｂＢＬＬをイコライズしつつ、ビット線ＢＬＬ及びｂＢＬＬにプリチャージ電圧Ｖｂｌｅｑを供給する。また、制御線ＥＱＬＣはハイレベルとなり、センスアンプ駆動線ＰＣＳ及びＮＣＳをプリチャージ電圧Ｖｂｌｅｑにプリチャージする。
【００３３】
図２では、説明の便宜上、プリチャージ電圧Ｖｂｌｅｑを、ビット線ＢＬＬ及びｂＢＬＬのダイレクトショートレベル（以下、ＤＳＬという）より低めに設定した場合を図示しているが、プリチャージ電圧ＶｂｌｅｑはＤＳＬと同じ電圧でも構わない。制御線ＥＱＬＬはハイレベルになり、相補のビット線ＢＬＬ及びｂＢＬＬはＤＳＬにイコライズされるが、プリチャージ電圧Ｖｂｌｅｑとはまだ異なったレベルにあるとする。このとき、電流制限素子１２１Ｌを介して、ビット線ＢＬＬ，ｂＢＬＬにプリチャージ電圧Ｖｂｌｅｑが供給されるが、電流制限素子１２１Ｌのゲート線ＬＭＬの電圧は高電圧ＶＨであり、供給能力が相対的に大きくなっているので、ビット線ＢＬＬ及びｂＢＬＬをプリチャージ電圧Ｖｂｌｅｑにイコライズする動作を高速化することができる。ゲート線ＬＭＬを高電圧ＶＨにすることにより、電流制限素子１２１Ｌに流れる電流を相対的に大きくすることができる。これにより、アクセス直後のプリチャージを高速化し、次のアクセス開始時間を早くすることができる。
【００３４】
プリチャージ開始時刻ｔ３から所定の期間経過後の時刻ｔ４において、ゲート線ＬＭＬの電圧を低電圧ＶＬＭ＿ＳＴＢに切り換える。低電圧ＶＬＭ＿ＳＴＢの電圧として、例えばプリチャージ電圧Ｖｂｌｅｑと同じ電圧を使った場合、ゲート線ＬＭＬの電圧を低電圧ＶＬＭ＿ＳＴＢに切り換えた後は、電流制限素子１２１Ｌのゲート−ソース間電圧Ｖｇｓは約０Ｖとなり、供給能力が相対的に小さくなる。しかし、低電圧ＶＬＭ＿ＳＴＢをグランドではなくプリチャージ電圧Ｖｂｌｅｑとしていることで、接合リーク電流等のずれ要因でビット線ＢＬＬ，ｂＢＬＬの電圧がプリチャージ電圧Ｖｂｌｅｑからずれようとした場合には、電流制限素子１２１Ｌのゲート−ソース間電圧Ｖｇｓ＞０Ｖ、ドレイン−ソース間電圧Ｖｄｓ＞０Ｖとなり、若干のオフ電流を供給することができるため、ビット線ＢＬＬ及びｂＢＬＬの電圧をプリチャージ電圧Ｖｂｌｅｑに維持することができる。この見地から、電流制限素子１２１Ｌの特性及び低電圧ＶＬＭ＿ＳＴＢに必要な条件は、スタンバイ状態において、電流制限素子１２１Ｌのオフ電流によりビット線ＢＬＬ及びｂＢＬＬの接合リーク電流等のずれ要因を補償し、ビット線電圧をプリチャージ電圧Ｖｂｌｅｑに維持できればよく、低電圧ＶＬＭ＿ＳＴＢは、プリチャージ電圧Ｖｂｌｅｑに限らない。
【００３５】
ゲート線ＬＭＬを低電圧ＶＬＭ＿ＳＴＢにすることにより、電流制限素子１２１Ｌに流れる電流を相対的に小さくすることができる。これにより、ワード線ＷＬ及びビット線ＢＬＬ間が絶縁不良の場合のスタンバイ電流を小さくすることができる。スタンバイ時には、ワード線ＷＬがローレベルであり、ビット線ＢＬＬがプリチャージ電圧Ｖｂｌｅｑである。ワード線ＷＬとビット線ＢＬＬがショートしている場合には、ビット線ＢＬＬからワード線ＷＬに電流が流れてしまう。この電流は、電流制限素子１２１Ｌにより所望値に制限され小さくなるように、低電圧ＶＬＭ＿ＳＴＢが設定される。これにより、スタンバイ電流を小さくすることができ、消費電力を小さくすることができる。なお、上記のショートしたメモリセルは、使用せず、その代わりに、冗長メモリセルが使用される。また、ワード線ＷＬ及びビット線ＢＬＬ間が絶縁不良の場合は、ビット線ＢＬＬからワード線ＷＬにリーク電流が流れる。電流制限素子１２１Ｌは、そのリーク電流を小さくし、スタンバイ電流を小さくすることができる。
【００３６】
図３（Ａ）は図１の電圧切り換え回路１０３Ｌ及び１０３Ｒの構成例を示す回路図であり、図３（Ｂ）はその動作を説明するための信号タイミングチャートである。信号線ｂＥＱＬＬは、ハイレベルのときがアクセス中であることを示すアクセス信号線である。インバータ３０１は、信号線ｂＥＱＬＬの電圧を論理反転した電圧を信号線ＥＱＬＬに出力する。ディレイ回路３０２は、信号線ｂＥＱＬＬの信号を時間Ｔａだけ遅延させて出力する。インバータ３０３は、ディレイ回路３０２の出力信号を論理反転して、ｐチャネルトランジスタ３０４のゲートに出力する。トランジスタ３０４は、ソースが高電圧ＶＨに接続され、ドレインが制御線ＬＭＬに接続される。ｐチャネルトランジスタ３０５は、ゲートがディレイ回路３０２の出力に接続され、ソースが制御線ＬＭＬに接続され、ドレインが低電圧ＶＬＭ＿ＳＴＢに接続される。例えば、高電圧ＶＨは１．６Ｖであり、低電圧ＶＬＭ＿ＳＴＢは０．８Ｖである。プリチャージ開始から時間Ｔａ経過後に制御線ＬＭＬを高電圧ＶＨから低電圧ＶＬＭ＿ＳＴＢに切り換えることができる。以上は、電圧切り換え回路１０３Ｌについて説明したが、電圧切り換え回路１０３Ｒも同様である。
【００３７】
この例では、制御線ＬＭＬの電圧切り換えのタイミングを、制御線ｂＥＱＬＬをディレイ回路３０２により遅らせて生成した場合を示している。制御線ＬＭＬ／ＬＭＲとセルアレイ３１１Ｌ／３１１Ｒの対応は、制御線ＥＱＬＬ／ＥＱＬＲと同じ対応のさせ方にしていて、アクセスされたセルアレイのみ制御線ＬＭＬ／ＬＭＲの電圧切り換えを行うことにより、電流制限素子１２１Ｌ／１２１Ｒのゲートの充放電電流を抑えている。図では、電圧切り換え回路１０３Ｌのディレイ回路３０２と電圧切り換え回路１０３Ｒのディレイ回路３０２とを別々に配置した例を示したが、両者のディレイ回路３０２を共通化してもよい。また、ディレイ回路３０２をメモリセルアレイの外に配置して複数のブロックで共有し、ディレイタイミング信号をメモリセルアレイへ入力することにより、ディレイ回路の面積を削減することも可能である。また、この電圧切り換え回路１０３Ｌ，１０３Ｒの配置場所として、例えばメインワードデコーダ列とセンスアンプ列がクロスする領域や、サブワードデコーダ列あるいはワードストラップ領域とセンスアンプ列がクロスする領域に配置すればよい。
【００３８】
図４（Ａ）は図１４及び図１５（Ａ）の電流制限素子Ｑ２０の構成を示す。電流制限素子Ｑ２０は、デプレッション型ｎチャネルトランジスタであり、プリチャージ電圧Ｖｂｌｅｑからビット線電圧ＶＢＬＬに電流Ｉが流れる。トランジスタＱ２０のゲートは、ビット線ＢＬＬに接続され、電圧ＶＢＬＬになる。ビット線電圧ＶＢＬＬは、ビット線ＢＬＬの電圧である。
【００３９】
図４（Ｂ）は本実施形態の図１の電流制限素子１０４の構成を示す。電流制限素子１０４は、プリチャージ電圧Ｖｂｌｅｑからビット線電圧ＶＢＬＬに電流Ｉが流れる。トランジスタ１０４のゲートは、制御線ＬＭＬに接続される。制御線ＬＭＬには、相対的に高い電圧ＶＨ又は相対的に低い電圧ＶＬＭ＿ＳＴＢが供給される。
【００４０】
図４（Ｃ）は、図４（Ａ）及び図４（Ｂ）の電流制限素子のビット線電圧ＶＢＬＬと電流Ｉとの関係を示すグラフである。特性４０１は、図４（Ａ）の電流制限素子Ｑ２０の特性を示す。特性４０２Ｈは、図４（Ｂ）の電流制限素子１０４のゲート線ＬＭＬに高電圧ＶＨを供給したときの特性である。特性４０２Ｌは、図４（Ｂ）の電流制限素子１０４のゲート線ＬＭＬに低電圧ＶＬＭ＿ＳＴＢを供給したときの特性である。
【００４１】
本実施形態では、ビット線のプリチャージ開始時には、特性４０２Ｈに示すように、ゲート線ＬＭＬをスタンバイ時より相対的に高い電圧ＶＨとすることにより、特性４０１より大きなプリチャージ電流を供給し、プリチャージ動作を高速化することができる。また、本実施形態は、スタンバイ状態においては、特性４０２Ｌに示すように、ゲート線ＬＭＬを相対的に低い電圧ＶＬＭ＿ＳＴＢ、例えばプリチャージ電圧Ｖｂｌｅｑとすることにより、ワード線ＷＬとビット線ＢＬＬのクロスフェイルによりビット線電圧ＶＢＬＬが下がった場合にも、特性４０１に比べて、ビット線ＢＬＬ，ｂＢＬＬに供給する電流を効果的に制限することができる。なお、前述の通り、ゲート線ＬＭＬの電圧を低電圧ＶＬＭ＿ＳＴＢとしたときのビット線電圧ＶＢＬＬがプリチャージ電圧Ｖｂｌｅｑ付近での電流値は、ビット線の接合リーク電流等のずれ要因を補償できる電流以上の電流となるように設定する。すなわち、低電圧ＶＬＭ＿ＳＴＢは、ビット線の電圧が接合リーク電流によりプリチャージ電圧Ｖｂｌｅｑからずれることを抑えられるような電流値が電流制限素子を流れるように設定される。
【００４２】
（第２の実施形態）
図５（Ａ）は、本発明の第２の実施形態による電圧切り換え回路１０３Ｌの構成例を示す回路図であり、電圧切り換え回路１０３Ｒの構成も同様である。本実施形態は、第１の実施形態（図３（Ａ））に比べて、複数ビットの信号ＴＥＳＴＡが入力された制御回路５０２と、複数ビットの信号ＴＥＳＴＢが入力された制御回路５１１が追加されている。
【００４３】
制御回路５０２は、信号ＴＥＳＴＡがアサートされたときには、ゲート線ＬＭＬの電圧を高電圧ＶＨ又は低電圧ＶＬＭ＿ＳＴＢのいずれか一方に固定する。これにより、試験において、ビット線ＢＬＬ，ｂＢＬＬにプリチャージ電圧Ｖｂｌｅｑを常時供給してプリチャージ電圧Ｖｂｌｅｑを変更して、程度の悪いセルをリジェクトする加速試験が容易になる。なお、制御回路５１１は、低電圧ＶＬＭ＿ＳＴＢをプリチャージ電圧Ｖｂｌｅｑと同じ電圧に設定することができる。
【００４４】
制御回路５１１は、信号ＴＥＳＴＢに応じて低電圧ＶＬＭ＿ＳＴＢを変更して生成するための回路である。制御回路５１１は、電流制御素子１０４の能力を、レプリカを配置してモニタしたり、図５（Ｂ）の回路を構成することにより、製造ばらつきにより電流制御素子１０４の能力が設定値よりずれた場合に、その影響が少なくなるように、低電圧ＶＬＭ＿ＳＴＢのレベルを自動的に補正する手段を含むことが好ましい。
【００４５】
図５（Ｂ）は、カレントミラー回路及びｎチャネルトランジスタを使用した回路である。ｎチャネルトランジスタ５２２は、ゲート及びドレインが定電流源５２１に接続され、ソースがグランドに接続される。ｎチャネルトランジスタ５２３は、ゲートが定電流源５２１に接続され、ソースがグランドに接続される。トランジスタ５２２及び５２３のゲートは相互に接続され、カレントミラー回路を構成する。ｎチャネルトランジスタのしきい値の製造ばらつきに対して、最終段のｎチャネルトランジスタ５２３に流れる電流Ｉ２のばらつきを減らすことができる。また、定電流源５２１に流れる電流Ｉ１は、バンドギャップリファレンス回路で生成し、電流Ｉ１自体もｎチャネルトランジスタのしきい値ばらつきの影響を受けないようにする。本実施形態では、電流制限素子１０４の電流のばらつきを少なくすることができる。
【００４６】
また、制御回路５１１は、信号ＴＥＳＴＢがアサートされたときには、低電圧ＶＬＭ＿ＳＴＢを、あらかじめ設けた可動範囲（電圧ＶＨからグランドＧＮＤまでの範囲）の中で変更することができる。信号ＴＥＳＴＢは、好ましくは、メタルスイッチだけでなく、テストモードやヒューズにより、ウェーハプロセス終了後に評価結果を反映して設定できるようにする。以上の構成により、程度の悪いセルを効率的に検出して冗長メモリセルを利用したり、低電圧ＶＬＭ＿ＳＴＢの電圧を最適化することにより、製造歩留まり、試験効率を向上させることができる。
【００４７】
（第３の実施形態）
図６は、本発明の第３の実施形態による電圧切り換え回路１０３Ｌ及び１０３Ｒの構成例を示す回路図である。本実施形態では、プリチャージ開始時の高電圧ＶＨを２種類に分ける。リフレッシュのときの高電圧ＶＨ１を、アクセス（リード又はライト）のときの高電圧ＶＨ２より低くする。
【００４８】
図７（Ａ）〜（Ｃ）は、本実施形態による電流制限素子のビット線電圧ＶＢＬＬと電流Ｉの関係を示す。図８は、本実施形態の動作を説明するための信号タイミングチャートである。
【００４９】
図６において、インバータ６０１は、信号線ｂＥＱＬＬの電圧を論理反転した電圧を信号線ＥＱＬＬに出力する。ディレイ回路６０２は、リフレッシュ信号線ＳＲＥＦＺの信号に応じて、信号線ｂＥＱＬＬの信号を遅延させて出力する。リフレッシュ信号線ＳＲＥＦＺは、ハイレベルのときがリフレッシュ動作を示し、ローレベルのときがアクセス動作を示す。ディレイ回路６０２は、図８に示すように、リフレッシュ信号線ＳＲＥＦＺがハイレベルのときにはディレイ時間Ｔ２を比較的長くし、リフレッシュ信号線ＳＲＥＦＺがローレベルのときにはディレイ時間Ｔ１２を比較的短くする。リフレッシュ動作ではゲート線ＬＭＬの電圧ＶＨ１が比較的低いのでプリチャージ時間Ｔ１が長くなり、ディレイ時間Ｔ２を長くする必要がある。それに対し、アクセス動作ではゲート線ＬＭＬの電圧ＶＨ２が比較的高いのでプリチャージ時間Ｔ１１が短くなり、ディレイ時間Ｔ１２を短くしてよい。なお、ディレイ時間を、リフレッシュ動作とアクセス動作とで切り替えずに、プリチャージ時間が長いリフレッシュ動作時のディレイ時間Ｔ１２に合わせても支障がない場合は、合わせることでディレイ回路の論理を簡単化することができる。
【００５０】
否定論理積（ＮＡＮＤ）回路６０３は、信号線ＳＲＥＦＺ及びディレイ回路６０２の出力を入力し、それらのＮＡＮＤ信号を出力する。ｐチャネルトランジスタ６０４は、ゲートがＮＡＮＤ回路６０３の出力に接続され、ソースが高電圧ＶＨ１に接続され、ドレインがゲート線ＬＭＬに接続される。ｐチャネルトランジスタ６０５は、ゲートがディレイ回路６０２の出力に接続され、ソースが制御線ＬＭＬに接続され、ドレインが低電圧ＶＬＭ＿ＳＴＢに接続される。
【００５１】
インバータ６０６は、リフレッシュ信号線ＳＲＥＦＺの信号を論理反転した信号を信号線ＳＲＥＦＸに出力する。ＮＡＮＤ回路６０７は、信号線ＳＲＥＦＸ及びディレイ回路６０２の出力を入力し、そのＮＡＮＤ信号を出力する。ｐチャネルトランジスタ６０８は、ゲートがＮＡＮＤ回路６０７の出力に接続され、ソースが高電圧ＶＨ２に接続され、ドレインがゲート線ＬＭＬに接続される。以上は、電圧切り換え回路１０３Ｌについて説明したが、電圧切り換え回路１０３Ｒも同様である。
【００５２】
図７（Ａ）は、図４（Ａ）と同様に、図１４及び図１５（Ａ）の電流制限素子Ｑ２０の構成を示す。図７（Ｂ）は、図４（Ｂ）と同様に、本実施形態の図１の電流制限素子１０４の構成を示す。トランジスタ１０４のゲートは、制御線ＬＭＬに接続される。制御線ＬＭＬには、スタンバイ時には電圧ＶＬＭ＿ＳＴＢになり、リフレッシュ動作のプリチャージ開始時には電圧ＶＨ１になり、アクセス動作のプリチャージ開始時には電圧ＶＨ２になる。
【００５３】
図７（Ｃ）は、図７（Ａ）及び図７（Ｂ）の電流制限素子のビット線電圧ＶＢＬＬと電流Ｉとの関係を示すグラフである。特性７０１は、図７（Ａ）の電流制限素子Ｑ２０の特性を示す。特性７０２Ｌは、図７（Ｂ）の電流制限素子１０４のゲート線ＬＭＬに低電圧ＶＬＭ＿ＳＴＢを供給したときの特性である。特性７０２Ｈ１は、図７（Ｂ）の電流制限素子１０４のゲート線ＬＭＬに高電圧ＶＨ１を供給したときの特性である。特性７０２Ｈ２は、図７（Ｂ）の電流制限素子１０４のゲート線ＬＭＬに高電圧ＶＨ２を供給したときの特性である。
【００５４】
セルフリフレッシュ動作のみが連続して行われるスタンバイ状態では、リフレッシュ動作の間隔は、一般的にはマイクロ秒オーダーとなり、通常のアクセス動作時の間隔がナノ秒オーダーであるのと比較すると、十分長くなる。そのため、リフレッシュ時のプリチャージ動作はそれほど高速である必要がないため、セルフリフレッシュ動作が連続して行われていることを示すリフレッシュ信号線ＳＲＥＦＺがハイレベルとなったときには、ゲート線ＬＭＬに電圧ＶＨ２より低い電圧ＶＨ１を供給して、電流制限素子１０４のゲートの充放電電流を抑えるようにする。この場合も、プリチャージでビット線ＢＬＬ及びｂＢＬＬをプリチャージ電圧Ｖｂｌｅｑにイコライズする時間を勘案して、ゲート線ＬＭＬが電圧ＶＨ１となっている期間Ｔ２を設定する。外部からリード・ライト・オートリフレッシュなどのアクセスコマンドが入力された場合にはリフレッシュ信号線ＳＲＥＦＺがローレベルとして、ゲート線ＬＭＬに電圧ＶＨ１より高い電圧ＶＨ２を供給して、プリチャージ時に供給できる電流を大きくすることにより、プリチャージ時間、更にはアクセス、サイクルタイムを短縮する。ゲート線ＬＭＬは、リフレッシュ信号線ＳＲＥＦＺがローレベルであってリード又はライトが連続するときにはその間は高電圧ＶＨ２を維持する。
【００５５】
ここで、擬似ＳＲＡＭの場合は、半導体チップ内部でのセルフリフレッシュ要求と、外部コマンド要求が、任意のタイミングで発生するため、外部コマンドが入力されたとき、ちょうどセルフリフレッシュを実行している場合がある。外部コマンドが入力されてから、ゲート線ＬＭＬの電圧を電圧ＶＨ１から電圧ＶＨ２に切り換えるまでの経路を短縮しておき、アクセスブロックのプリチャージ解除の前に、電圧ＶＨ２に切り換わって、リフレッシュされたブロックのビット線がプリチャージでプリチャージ電圧Ｖｂｌｅｑにイコライズできるようにする。また、擬似ＳＲＡＭの場合は、通常使用条件では常時セルフリフレッシュ要求が発生しているため、アクセスが入ってから１度もセルフリフレッシュが行われていない状態にあるときに、信号線ＳＲＥＦＺがローレベルとなるようにすると、信号線ＳＲＥＦＺがローレベルのときは、アクティブ状態の期間か、またはスタンバイ状態に入ってすぐの期間を示す。後者の期間は、全体のスタンバイ期間に対しては十分短く、この短期間中にクロスフェイル電流の削減をしなくても、平均化すればスタンバイ電流の増加が殆ど無いような場合には、信号線ＳＲＥＦＺがローレベルの間は、ゲート線ＬＭＬを電圧ＶＨ２から電圧ＶＬＭ＿ＳＴＢに戻さず、常に電圧ＶＨ２とすることも可能である。これにより、アクティブ状態での、電流制限素子１０４のゲートの充放電電流を削減することができる。ただし、スタンバイ状態に入って、信号線ＳＲＥＦＺがハイレベルになったときに、電圧ＶＨ２に保持されている複数のゲート線ＬＭＬを一度に電圧ＶＬＭ＿ＳＴＢに戻すと、電圧ＶＬＭ＿ＳＴＢの電源の負荷が増大するため、電圧ＶＬＭ＿ＳＴＢに戻すタイミングがずれるようにしたり、電源供給能力を一時的に増加させるなどの対応を行う。
【００５６】
以上の実施形態では、電流制限素子１０４のゲート信号として、信号線ＬＭＬを追加したものだったが、これ以降は、全てセンスアンプに関係する既存の信号を使って、センスアンプの配線・素子面積が増大しないようにしたことを特徴とした実施形態を示す。
【００５７】
（第４の実施形態）
図９は本発明の第４の実施形態によるメモリセルアレイの構成例を示す回路図であり、図１０はその動作を説明するための信号タイミングチャートである。図９の本実施形態が図１の第１の実施形態と異なる点を説明する。電流制限素子１０４のゲートに、信号線ＰＣＳを接続する。これにより、電流制限素子１０４のゲート電圧は、センスアンプを駆動するための電圧と同じになる。図９の制御線ＥＱＬＣ’は、図１の制御線ＥＱＬＣの代わりに設けられ、トランジスタ１３２及び１３３のゲートに接続される。
【００５８】
センスアンプ駆動線ＮＣＳ，ＰＣＳをプリチャージするためのプリチャージ信号線ＥＱＬＣ'がハイレベルとなるタイミングｔ４を、制御線ＥＱＬＬがハイレベルになるビット線プリチャージ開始タイミングｔ３よりも、遅らせるようにする。これにより、ビット線のプリチャージ開始時に、電流制御素子１０４のゲート線ＰＣＳを所定の期間ｔ３〜ｔ４ハイレベルとする。時刻ｔ４の後、制御線ＥＱＬＣ’がハイレベルになり、電流制限素子１０４のゲート線ＰＣＳがプリチャージ電圧Ｖｂｌｅｑになる。ここで、ビット線のプリチャージより、センスアンプ駆動線のプリチャージ動作が、遅れるような場合には、制御線ＥＱＬＬがハイレベルから制御線ＥＱＬＣ'がハイレベルまでのディレイは、無くすことも可能である。
【００５９】
（第５の実施形態）
図１１は本発明の第５の実施形態によるメモリセルアレイの構成例を示す回路図であり、図１３はその動作を説明するための信号タイミングチャートである。図１１の本実施形態が図９の第４の実施形態と異なる点を説明する。トランジスタ１３２及び１３３のゲートには、データバスのプリチャージ信号線ＬＤＱＥＱを接続する。センスアンプ駆動線ＰＣＳ，ＮＣＳをプリチャージするための制御線ＬＤＱＥＱの電圧は、データバススイッチ１３５，１３６の制御線ＭＤＱＳの電圧を基に生成される。
【００６０】
グローバルデータバスＭＤＱ，ｂＭＤＱ及びローカルデータバスＬＤＱ，ｂＬＤＱは、ビット線ＢＬ，ｂＢＬの電圧を外部に対して入力又は出力するためのデータバスである。データバススイッチ１３５及び１３６は、ローカルデータバスＬＤＱ，ｂＬＤＱを介して、グローバルデータバスＭＤＱ，ｂＭＤＱをビット線ＢＬ，ｂＢＬに接続することができる。
【００６１】
第４の実施形態において、センスアンプ駆動線ＰＣＳ，ＮＣＳのプリチャージ信号線ＥＱＬＣ'を、ビット線プリチャージ信号線ＥＱＬＬのＮＡＮＤ論理で生成していて、信号線ＥＱＬＬから信号線ＥＱＬＣ'を遅らせるためのディレイ回路を、その付近に配置することが難しい場合は、本実施形態のように、データバススイッチ１３５，１３６の制御メイン信号線ＭＤＱＳを遅らせる方が、適用しやすい。
【００６２】
時刻ｔ１の前では、グローバルデータバスＭＤＱ及びｂＭＤＱがハイレベルにプリチャージされている。時刻ｔ１において、信号線ＭＤＱＳがハイレベルになると、ローカルデータバスＬＤＱ及びｂＬＤＱは、グローバルデータバスＭＤＱ及びｂＭＤＱに接続され、ハイレベルになる。その後、カラム選択線ＣＳＬがハイレベルになると、グローバルデータバスＭＤＱ，ｂＭＤＱは、ローカルデータバスＬＤＱ，ｂＬＤＱを介してビット線ＢＬ，ｂＢＬに接続される。グローバルデータバスＭＤＱ，ｂＭＤＱの電圧がリードデータとして外部に出力される。
【００６３】
信号線ＬＤＱＥＱは、信号線ＭＤＱＳに対して論理反転した信号線である。プリチャージ開始後の所定時間ｔ３〜ｔ４は、信号線ＬＤＱＥＱはローレベルであり、電流制限素子１０４のゲート線ＰＣＳはハイレベルになる。時刻ｔ４以降では、信号線ＬＤＱＥＱがハイレベルになり、電流制限素子１０４のゲート線ＰＣＳはプリチャージ電圧Ｖｂｌｅｑになる。
【００６４】
（第６の実施形態）
図１２は本発明の第６の実施形態によるメモリセルアレイの構成例を示す回路図であり、図１３はその動作を説明するための信号タイミングチャートである。図１２の本実施形態が図１の第１の実施形態と異なる点を説明する。左側メモリセルアレイの電流制限素子１０４のゲートにはローカルデータバスＬＤＱを接続し、右側メモリセルアレイの電流制限素子１０４のゲートにはローカルデータバスｂＬＤＱを接続する。２つの電流制限素子１０４のゲート電圧は、それぞれローカルデータバスＬＤＱ及びｂＬＤＱの電圧と同じ電圧である。
【００６５】
プリチャージ開始後の所定期間ｔ３〜ｔ４では、電流制限素子１０４のゲート線であるローカルデータバスＬＤＱ及びｂＬＤＱがハイレベルである。時刻ｔ４以降では、電流制限素子１０４のゲート線であるローカルデータバスＬＤＱ及びｂＬＤＱがプリチャージ電圧Ｖｂｌｅｑになる。ローカルデータバスＬＤＱ，ｂＬＤＱのプリチャージタイミングｔ４は、ビット線ＢＬＬ，ｂＢＬＬのプリチャージタイミングｔ３よりも遅れて開始する。
【００６６】
第４及び第５の実施形態では、センスアンプ駆動線ＰＣＳ，ＮＣＳのプリチャージが、ビット線ＢＬＬ，ｂＢＬＬのプリチャージより遅れるようにして、プリチャージ時における電流制限素子１０４のゲート電圧のハイレベル期間を確保しているが、その分センスアンプ駆動線ＰＣＳ，ＮＣＳのプリチャージ終了が遅くなるため、必要なハイレベル期間が長くなると、アクセス・サイクルタイムが遅れる可能性がある。
【００６７】
本実施形態は、それと比較して、ローカルデータバスＬＤＱ，ｂＬＤＱは、必ずしも次のワード線ＷＬの選択に伴うロウ(row)系アクティブ動作が始まる前にプリチャージを終わらせる必要は無く、コラム選択線ＣＳＬの選択に伴う動作が始まる前に終わっていれば良いため、本実施形態では、プリチャージ時における電流制限素子１０４のゲート電圧のハイレベル期間を、長めに取りやすいという利点がある。
【００６８】
以上、第４〜第６の実施形態では、センスアンプに関係する既存の信号・素子のみを用いて、電流制限素子の能力を動的に制御することができるので、配線・素子面積を削減でき、また、既存センスアンプからのレイアウト変更を、最小限にすることができる。
【００６９】
上述したように、第１〜第４の実施形態によれば、素子面積が増大しないようにしながら、ビット線のプリチャージ時にはビット線への供給電流を大きくしてプリチャージ特性、更にはアクセス、サイクルタイムを高速化し、スタンバイ状態ではビット線への供給電流を小さくしてクロスフェイル起因のＤＣ電流を削減することにより、スタンバイ電流を削減することができる。
【００７０】
具体的には、スタンバイ状態では、電流制限素子のゲート電圧を相対的に低い電圧として、クロスフェイル起因の電流を制限できるようにするが、通常考えられる、ビット線の接合リーク等によるずれ要因に対しては、ビット線の電圧を維持できる程度の電流を供給できるような電圧、例えばビット線プリチャージ電圧のような電圧をゲートに入力する。
【００７１】
プリチャージ開始時には、電流制限素子のゲート電圧を相対的に高い電圧として、プリチャージ特性を高速化する。更に好ましくは、リード・ライト・オートリフレッシュコマンドによるリフレッシュといった外部コマンド動作時、すなわちアクティブ状態では、ゲート電圧を更に高くして、プリチャージ動作を高速化してアクセスやサイクルタイムを短縮し、セルフリフレッシュ動作のみが所定の間隔をおいて連続するスタンバイ状態では、ゲート電圧を外部コマンド実行時、すなわちアクティブ状態より低い電圧として、スタンバイ電流における電流制限素子のゲートの充放電電流を削減する。
【００７２】
また、電流制限素子のゲートに、センスアンプ駆動信号線ＰＣＳ、あるいは、ローカルデータバスＬＤＱ，ｂＬＤＱを入力し、それらのプリチャージ開始を、ビット線のプリチャージ開始より所定の期間遅らせて、ビット線プリチャージ時に電流制限素子のゲート電圧がハイレベルにある期間を確保することにより、ビット線のプリチャージ電圧へのイコライズを高速化する。これらの実施形態では、センスアンプに関係する既存の信号・素子のみを用いて、電流制限素子の能力を動的に制御することができるので、配線・素子面積を削減でき、また、既存センスアンプからのレイアウト変更を、最小限にすることができる。
【００７３】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００７４】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００７５】
（付記１）
データを記憶するためのメモリセルと、
前記メモリセルを選択するためのワード線と、
前記選択されたメモリセルに接続可能なビット線と、
前記ビット線にプリチャージ電圧を供給するためのプリチャージ電源と、
前記プリチャージ電源及び前記ビット線を接続又は切断するためのプリチャージ回路と、
前記プリチャージ電源及び前記ビット線間を流れる電流の大きさを動作状態に応じて少なくとも２段階制御するための電流制限素子と
を有するメモリ装置。
（付記２）
前記電流制限素子は、前記ビット線が前記プリチャージ電源に接続開始時には相対的に大きい電流を流し、その所定時間後に相対的に小さい電流を流す付記１記載のメモリ装置。
（付記３）
前記電流制限素子は、電界効果トランジスタである付記２記載のメモリ装置。
（付記４）
前記電流制限素子は、ｎチャネル電界効果トランジスタである付記２記載のメモリ装置。
（付記５）
前記電流制限素子のゲート電圧は、前記ビット線が前記プリチャージ電源に接続開始時には相対的に高い電圧になり、その所定時間後に相対的に低い電圧になる付記４記載のメモリ装置。
（付記６）
前記電流制限素子の相対的に低いゲート電圧は、前記ビット線及び前記ワード線がショートしたときの前記電流制限素子に流れる電流が所望値に制限されるように設定される付記５記載のメモリ装置。
（付記７）
前記電流制限素子の相対的に低いゲート電圧は、前記ビット線の電圧がリーク電流により前記プリチャージ電圧からずれることを抑えられるような電流値が前記電流制限素子を流れるように設定される付記５記載のメモリ装置。
（付記８）
前記電流制限素子の相対的に低いゲート電圧は、前記プリチャージ電圧と同じ電圧である付記５記載のメモリ装置。
（付記９）
さらに、前記電流制限素子の相対的に低いゲート電圧を可動範囲の中で変更するための電圧変更回路を有する付記５記載のメモリ装置。
（付記１０）
さらに、前記電流制限素子のゲート電圧を前記相対的に高い電圧又は低い電圧の一方に固定することができるゲート電圧制御回路を有する付記５記載のメモリ装置。
（付記１１）
さらに、前記メモリセルをリフレッシュするためのリフレッシュ回路を有し、
前記電流制限素子のゲート電圧は、前記ビット線が前記プリチャージ電源に接続開始時において、前記メモリセルをリフレッシュするときには第１の高電圧にし、前記メモリセルに対してリード又はライトするときには前記第１の高電圧よりも高い第２の高電圧にする付記５記載のメモリ装置。
（付記１２）
前記電流制限素子のゲート電圧は、リード又はライトが連続するときにはその間は前記第２の高電圧を維持する付記１１記載のメモリ装置。
（付記１３）
さらに、前記ビット線の電圧を増幅するためのセンスアンプを有する付記５記載のメモリ装置。
（付記１４）
前記電流制限素子のゲート電圧は、前記センスアンプを駆動するための電圧と同じ電圧である付記１３記載のメモリ装置。
（付記１５）
さらに、前記センスアンプの駆動線を有し、
前記センスアンプの駆動線のプリチャージは、前記ビット線のプリチャージよりも遅れて開始する付記１４記載のメモリ装置。
（付記１６）
さらに、前記ビット線の電圧を外部に対して入力又は出力するためのデータバスと、
前記データバスと前記ビット線とを接続又は切断するためのデータバススイッチと
を有する付記１５記載のメモリ装置。
（付記１７）
前記センスアンプの駆動線をプリチャージするための制御電圧は、前記データバススイッチの制御電圧を基に生成される付記１６記載のメモリ装置。
（付記１８）
さらに、前記ビット線の電圧を外部に対して入力又は出力するためのグローバルデータバスと、
前記グローバルデータバスと前記ビット線との間に接続されるローカルデータバスとを有し、
前記電流制限素子のゲート電圧は、前記ローカルデータバスの電圧と同じ電圧である付記５記載のメモリ装置。
（付記１９）
前記ローカルデータバスのプリチャージは、前記ビット線のプリチャージよりも遅れて開始する付記１８記載のメモリ装置。
（付記２０）
さらに、前記ビット線のデータ電圧と相補のデータ電圧を発生させるための相補ビット線と、
前記ビット線及び前記相補ビット線間の電位差を増幅するためのセンスアンプとを有する付記５記載のメモリ装置。
【図面の簡単な説明】
【００７６】
【図１】本発明の第１の実施形態によるメモリセルアレイの構成例を示す回路図である。
【図２】本発明の第１の実施形態の動作を説明するための信号タイミングチャートである。
【図３】図３（Ａ）は電圧切り換え回路の構成例を示す回路図であり、図３（Ｂ）はその動作を説明するための信号タイミングチャートである。
【図４】図４（Ａ）〜（Ｃ）は本発明の第１の実施形態における電流制限素子の電流を示す図である。
【図５】図５（Ａ）及び（Ｂ）は本発明の第２の実施形態による電圧切り換え回路の構成例を示す回路図である。
【図６】本発明の第３の実施形態による電圧切り換え回路の構成例を示す回路図である。
【図７】図７（Ａ）〜（Ｃ）は本発明の第３の実施形態における電流制限素子の電流を示す図である。
【図８】本発明の第３の実施形態の動作を説明するための信号タイミングチャートである。
【図９】本発明の第４の実施形態によるメモリセルアレイの構成例を示す回路図である。
【図１０】本発明の第４の実施形態の動作を説明するための信号タイミングチャートである。
【図１１】本発明の第５の実施形態によるメモリセルアレイの構成例を示す回路図である。
【図１２】本発明の第６の実施形態によるメモリセルアレイの構成例を示す回路図である。
【図１３】本発明の第５及び第６の実施形態の動作を説明するための信号タイミングチャートである。
【図１４】ＤＲＡＭの回路図である。
【図１５】図１５（Ａ）及び（Ｂ）は他のＤＲＡＭの回路図及び信号波形図である。
【図１６】本発明の第１の実施形態によるメモリ装置の構成例を示すブロック図である。
【符号の説明】
【００７７】
１０３Ｌ，１０３Ｒ  電圧切り換え回路
１２１Ｌ，１２１Ｒ  電流制限素子
１２２Ｌ，１２２Ｒ  プリチャージ回路
ＷＬ  ワード線
ＢＬＬ，ｂＢＬＬ，ＢＬＲ，ｂＢＬＲ  ビット線
Ｖｂｌｅｑ  プリチャージ電圧
【図１】
2005353172.tif 000003
【図２】
2005353172.tif 000004
【図３】
2005353172.tif 000005
【図４】
2005353172.tif 000006
【図５】
2005353172.tif 000007
【図６】
2005353172.tif 000008
【図７】
2005353172.tif 000009
【図８】
2005353172.tif 000010
【図９】
2005353172.tif 000011
【図１０】
2005353172.tif 000012
【図１１】
2005353172.tif 000013
【図１２】
2005353172.tif 000014
【図１３】
2005353172.tif 000015
【図１４】
2005353172.tif 000016
【図１５】
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【図１６】
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