(57)【要約】【課題】低い抵抗および低い温度係数を有する薄膜抵抗器を備えたモノリシック集積回路およびその製造方法を提供する。【解決手段】このモノリシック集積回路は、低い抵抗および低い温度係数を有する薄膜抵抗器８と、ゲート領域１７、ソース領域１６およびドレイン領域１５、およびゲート領域上のファラデー・シールド層領域２２、２２’を含む高周波横形パワー・トランジスタ・デバイス９と、導電材料を充填したビア・ホール２９ｃ、２９ｄを経ての、ゲート領域１７、ソース領域１６およびドレイン領域１５の電気接続のための、前記パワー・トランジスタの上方の少なくとも第１のメタライズ層２８とを含む。薄膜抵抗器８およびファラデー・シールド層領域２２、２２’は、同じ導電層内に作られ、この導電層は第１のメタライズ層２８の下に配置される。【選択図】図１
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【特許請求の範囲】
【請求項１】
薄膜抵抗器（８）と、
ゲート領域（１７）、ソース領域（１６）およびドレイン領域（１５）、および前記ゲート領域上のファラデー・シールド層領域（２２；２２’）を含む高周波横形パワー・トランジスタ・デバイスと、
導電材料を充填したビア・ホール（２９ｃ、２９ｄ）を経ての、前記ゲート領域（１７）、ソース領域（１６）およびドレイン領域（１５）の電気接続のための、前記パワー・トランジスタの上方の少なくとも第１のメタライズ層（２８）と、を含むモノリシック集積回路において、
前記薄膜抵抗器（８）および前記ファラデー・シールド層領域（２２；２２’）は、同じ導電層内に作られており、
前記導電層は前記少なくとも第１のメタライズ層（２８）の下に配置されている、
ことを特徴とする、前記モノリシック集積回路。
【請求項２】
前記導電層の厚さは、約４００ないし３０００Åの範囲内、好ましくは約４００ないし１５００Åの範囲内、より好ましくは約６００ないし１０００Åの範囲内にあり、最も好ましくは約８００Åである、請求項１記載のモノリシック集積回路。
【請求項３】
前記ソース領域（１６）およびドレイン領域（１５）の頂部上にソースおよびドレインの接点領域（２４、２３）をさらに含み、前記ソースおよびドレインの接点領域は、前記導電層内に作られている、請求項１または請求項２記載のモノリシック集積回路。
【請求項４】
前記薄膜抵抗器は、前記ソース接点領域に電気的に接続されている（２５；２５’）、請求項３記載のモノリシック集積回路。
【請求項５】
前記薄膜抵抗器は、少なくとも１つの導電材料を充填したビア・ホール（２９ａ、２９ｂ；２９ｂ）を経て、前記少なくとも第１のメタライズ層に接続されている、請求項１から請求項４のいずれかに記載のモノリシック集積回路。
【請求項６】
前記導電層は、遷移金属、特にチタンを含む、請求項１から請求項５のいずれかに記載のモノリシック集積回路。
【請求項７】
前記導電層は二重層である、請求項１から請求項６のいずれかに記載のモノリシック集積回路。
【請求項８】
前記薄膜抵抗器は、前記高周波横形パワー・トランジスタ・デバイスから横方向に分離された領域内に位置する、請求項１から請求項７のいずれかに記載のモノリシック集積回路。
【請求項９】
前記薄膜抵抗器は、前記高周波横形パワー・トランジスタ・デバイスの前記ゲート領域の上方の領域内に位置する、請求項１から請求項８のいずれかに記載のモノリシック集積回路。
【請求項１０】
前記パワー・トランジスタ・デバイスはＬＤＭＯＳデバイスである、請求項１から請求項９のいずれかに記載のモノリシック集積回路。
【請求項１１】
前記ファラデー・シールド層領域は酸化物領域（２１；２１’）の頂部上に配設され、前記ファラデー・シールド層領域は、上方から見ると前記ゲート領域の端縁（１７ａ）、好ましくは前記ドレイン領域に隣接する端縁（１７ａ）を覆い、かつ上方から見ると前記ドレイン領域の部分（１５ａ）を覆わないままとしている、請求項１から請求項１０のいずれかに記載のモノリシック集積回路。
【請求項１２】
前記酸化物領域は、上方から見ると前記ゲート領域と重なり、かつ実質的に平面的な上部表面（２１ａ）を有する、請求項１１記載のモノリシック集積回路。
【請求項１３】
前記酸化物領域の前記上部表面（２１ａ）は、化学機械的に研磨されるか、またはマスキングおよびドライ・バック・エッチングを用いて平坦化される、請求項１２記載のモノリシック集積回路。
【請求項１４】
モノリシック集積回路、特に薄膜抵抗器（８）および横形パワー・トランジスタ・デバイス（９）を含む高周波アプリケーションのための集積回路の製造方法において、該方法は、
半導体基板（１０、１１）を配設するステップと、
前記基板内にソース領域（１６）およびドレイン領域（１５）を形成するステップと、
前記基板上にゲート領域（１７）を形成するステップと、を含み、
前記ソース領域、ドレイン領域およびゲート領域の頂部上に酸化物（２１；２１’）を堆積するステップと、
前記酸化物をパターン形成し、かつエッチングして、前記ソース領域およびドレイン領域の部分を露出させるステップと、
前記酸化物の頂部上に導電層を堆積するステップと、
前記導電層内に、前記横形パワー・トランジスタ・デバイス（９）のための前記薄膜抵抗器（８）およびファラデー・シールド層領域（２２；２２’）を形成するステップと、
前記導電層内に形成された前記薄膜抵抗器（８）および前記ファラデー・シールド層領域（２２；２２’）の上方に、前記ゲート領域（１７）、ソース領域（１６）およびドレイン領域（１５）の、導電材料を充填したビア・ホール（２９ｃ、２９ｄ）を経ての電気接続用の、少なくとも第１のメタライズ層（２８）を形成するステップと、
を特徴とする、前記方法。
【請求項１５】
前記導電層は、該層の厚さが約４００ないし３０００Åの範囲内、好ましくは約４００ないし１５００Åの範囲内、より好ましくは約６００ないし１０００Åの範囲内となり、最も好ましくは約８００Åとなるように堆積される、請求項１４記載の方法。
【請求項１６】
前記導電層は、前記ソース領域およびドレイン領域の前記露出された部分の頂部上に堆積され、
ソースおよびドレインの接点領域（２４、２３）は、前記ソース領域（１６）およびドレイン領域（１５）の頂部上の前記導電層内に形成される、
請求項１４または請求項１５記載の方法。
【請求項１７】
前記薄膜抵抗器は、前記ソース接点領域に電気的に接続される（２５；２５’）、請求項１６記載の方法。
【請求項１８】
前記薄膜抵抗器は、少なくとも１つの導電材料を充填したビア・ホール（２９ａ、２９ｂ；２９ｂ）を経て、前記少なくとも第１のメタライズ層（２８）に接続される、請求項１４から請求項１７のいずれかに記載の方法。
【請求項１９】
前記薄膜抵抗器は、前記高周波横形パワー・トランジスタ・デバイスから横方向に分離された領域内に形成される、請求項１４から請求項１８のいずれかに記載の方法。
【請求項２０】
前記薄膜抵抗器は、前記高周波横形パワー・トランジスタ・デバイスの前記ゲート領域の上方の領域内に形成される、請求項１４から請求項１９のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には集積回路技術の分野に関し、特に本発明は、薄膜抵抗器を含むモノリシック集積回路に、また薄膜抵抗器を有するその集積回路の製造方法に関する。
【背景技術】
【０００２】
集積回路の抵抗器のために利用可能な技術の包括的概要は、例えば、２０００年にＣＲＣプレスＬＬＣ（ＣＲＣ  Ｐｒｅｓｓ  ＬＬＣ）から刊行された、ＶＬＳＩハンドブック（チェン編集）の第７．３章、第７−９頁−第７−１１頁に所載のＡ．ロトフィ著の論文に与えられている。
【０００３】
主要な異なったタイプの抵抗器としては、（ｉ）拡散抵抗器またはバルク抵抗器、（ii）（ピンチ、エピタキシャルまたはＭＯＳ）デバイスの寄生素子を利用した抵抗器、（iii）薄膜抵抗器がある。拡散抵抗器の主な欠点は、寄生キャパシタンスが大きいことである。バルク抵抗器もまた、もし高いブレークダウン電圧が必要ならば慎重に設計しなければならない。寄生素子タイプの抵抗器の場合にも、基本的に同様のことがいえる。薄膜抵抗器は、たいていの集積回路製造工程においてゲートまたはエミッタの材料として用いられる堆積多結晶シリコンから、または薄い金属層またはケイ化金属層から作ることができる。許容誤差を極めて小さくすることができ、かつ広い範囲の異なる材料を利用することができる。
【０００４】
通常のバイＣＭＯＳ工程においては、５．３８ないし５３８オーム／ｍ2（５０ないし５０００オーム／スクエア）の範囲内の、いくつかのタイプの多結晶シリコン薄膜抵抗器を利用することができる。通常は、抵抗率と温度依存度との間にはトレードオフが存在する。５３８オーム／ｍ2（５０００オーム／スクエア）付近では、温度依存度はゼロに近いが、抵抗率の値が低くなると、温度依存度は急速に高い正の値に増加する。抵抗器は、寄生キャパシタンスを小さくし、かつ基板へのブレークダウンの危険を回避するために、通常は電界酸化物領域の頂部に置かれる。ゲート／エミッタ多結晶シリコンが抵抗器用として用いられており、高度にドーピングされたゲートおよびエミッタを生じる注入を阻止するために、少数のマスクが工程において追加される必要がある。抵抗器のためには、ゲート／エミッタのケイ化物の生成を阻止する別のマスクもまた必要である。
【０００５】
ＬＤＭＯＳ集積無線周波電力増幅器においては、トリミングおよび安定化のためにオンチップ抵抗器が用いられる。例えば、１９９６年ＭＴＴ−Ｓ第２５７頁に所載の、Ｃ．ドラゴン、Ｊ．コスタ、Ｄ．ラメイ、Ｄ．ンゴ、Ｗ．バーガ著「集積ＲＦ電力増幅器のためのシリコンＭＯＳ工程」を参照されたい。ケイ化頂部層を有する多結晶シリコンゲート層が用いられるので、工程ステップを追加する必要はない。これらの抵抗器の抵抗率の値は、０．１１ないし０．５４オーム／ｍ2（１ないし５オーム／スクエア）の範囲内にあり、かつ高い正の温度依存度を有することが期待される。
【０００６】
ＬＤＭＯＳ回路のために用いられる集積トリミング抵抗器は、通常極めて小さい値を有するので、５．３８ないし５３８オーム／ｍ2（５０ないし５０００オーム／スクエア）の範囲内の値を有し、かつ通常は少なくとも２つの追加のマスク層を必要とする、上述の通常のバイＣＭＯＳ抵抗器を用いてそのような抵抗器を効率的に設計することは困難である。
【０００７】
高度にドーピングされたケイ化ゲート層を用いることにより、０．１１ないし０．５４オーム／ｍ2（１ないし５オーム／スクエア）の範囲内の低い値の抵抗器は、追加のマスクを用いることなく作ることができる。しかし、これらの抵抗器は高い温度依存度を有する。
もう１つの欠点は、２つの抵抗器の間に比較的に大きい抵抗率の差があることである。
【０００８】
無線周波電力デバイスは高温および高周波において動作し、その場合、温度効果および寄生現象が、回路の性能および安定性のために決定的な役割を有するので、別の種類の集積抵抗器およびその製造方法が望ましい。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明は、上述の従来技術に関連した諸問題を克服する、抵抗器を含むモノリシック集積高周波回路を提供することを目的とする。
さらに、本発明は、上述の目的を達成する抵抗器を含む集積回路、特に無線周波アプリケーション用集積回路の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
これらの目的は、本発明により、添付の特許請求の範囲に記載されている集積回路および製造方法によって達成される。
本発明によりモノリシック集積回路を構成すれば、有利な電気的および熱的性質を有する薄膜抵抗器が得られる。本発明の集積回路は、（ｉ）薄膜抵抗器と、（ii）ゲート、ソースおよびドレイン領域を含む高周波横形パワー・トランジスタ・デバイスと、（iii）ゲート領域上のファラデー・シールド層領域と、（iv）導電材料を充填したビア・ホールを経ての、ゲート、ソースおよびドレインの電気接続のための、その上方の少なくとも第１のメタライズ層と、を含む。薄膜抵抗器およびファラデー・シールド層領域は、好ましくはＴｉ／ＴｉＮの二重層である、まさに同じ導電層内に作られ、この導電層は第１のメタライズ層の下に配置されている。
【００１１】
上述の導電層は、従来技術の項で述べた範囲内にある抵抗率を有するように容易に配設することができる。好ましくは、その導電層は、約４００ないし３０００Å（１０Å＝１ｎｍ）の範囲の厚さを有する。第１のメタライズ層に対する抵抗器の接点は、導電材料により充填されたビア・ホールによって従来のように作ることができる。
【００１２】
１つの実施例においては、ソースおよびドレインの接点領域は、薄膜抵抗器およびファラデー・シールド層領域のために用いられる同じ導電層内に作られる。ここでは、抵抗器接点の１つは、ソース接点領域、およびオプションとして接地を用いて配設される。
【００１３】
本発明のさらなる特徴およびその利点は、以下に与える本発明の実施例の詳細な説明および関連する図１から図５により明らかにされるが、これらは説明用としてのみ与えられるものであり、従ってこれらは本発明を限定するものではない。
【実施例１】
【００１４】
図１には、本発明の実施例による、薄膜抵抗器８およびＬＤＭＯＳトランジスタ・デバイス９を含むモノリシック集積回路が、拡大断面図により示されている。高電力および高周波アプリケーションに特に適するこの集積回路は、Ｐ+形ドープ半導体基板１０を含み、その上にはＰ-形ドープ・エピタキシャル層１１が形成されている。
【００１５】
電界酸化物領域１２、または例えば浅いトレンチ絶縁（ＳＴＩ）領域のような他の絶縁領域と、Ｐ形ドープ井戸１４と、Ｎ形ドープ・ドレイン領域１５とは、エピタキシャル層１１内に形成され、Ｎ形ドープ・ソース領域１６は、Ｐ形ドープ井戸１４内に形成されている。さらに、ゲート絶縁層領域１９の頂部上の半導体層領域１８を含むゲート領域１７は、エピタキシャル層１１の頂部上に形成されている。例えば、ＴｉＳｉ2、または他のケイ化物材料の、低抵抗率の層領域２０は、ゲート半導体層領域１８の頂部上に形成されている。
【００１６】
本発明によれば、ファラデー・シールド２２は、ゲート領域１７の上に、かつ薄膜抵抗器８と同じ層内に形成され、薄膜抵抗器８は、この実施例においては、電界酸化物領域１２の頂部上に位置している。この目的のために、酸化物領域２１がゲート領域１７の頂部上に形成され、この場合、酸化物領域２１はゲート領域１７の長さ全体に重なり、すなわち、酸化物領域２１はゲート領域１７を密封している。酸化物領域２１は、Ｎ形ドープ・ドレイン領域１５上の領域内へある距離だけ広がり、実質的に平面的な上部表面２１ａを有する。好ましくは、上部表面２１ａは、例えば、化学機械的研磨（ＣＭＰ）技術を用いて研磨されるか、または、マスキングおよびドライ・バック・エッチングを用いて平坦化される。前記酸化物領域は、好ましくは、平坦化後の酸化物の厚さが、ゲート領域１７の頂部上では約５００ないし２０００Åであり、別の場所では約４０００ないし８０００Åであるような、厚い酸化物で作る。
【００１７】
薄膜抵抗器８およびファラデー・シールド２２は、酸化物領域２１、エピタキシャル層１１、および電界酸化物領域１２の頂部上に堆積された、薄い導電層内に作られている。この薄い導電層の厚さは、約４００ないし３０００Åの範囲内、好ましくは約４００ないし１５００Åの範囲内、より好ましくは約６００ないし１０００Åの範囲内にあり、最も好ましくは約８００Åであればよい。この薄い導電層はチタンを含み、好ましくはＴｉ／ＴｉＮの二重層とする。しかし、それは、例えば、他の遷移金属を含む他の材料から作ることもできる。
【００１８】
以上からわかるように、ファラデー・シールド２２は、好ましくは、ドレイン領域１５に面するゲート領域１７の端縁１７ａを覆い、ドレイン領域１５の部分１５ａは、以上からわかるように覆わないままとする。ゲート領域１７の頂部上における平面的酸化層領域２１の使用は、ファラデー・シールドの形成を著しく簡単化する。
【００１９】
図１の実施例においては、ドレイン領域１５およびソース領域１６の電気接続のための導電層領域２３、２４は、薄膜抵抗器８およびファラデー・シールド２２のために用いられている、まさに同じ導電層内に配設される。好ましくは、これらの接点層領域２３、２４は、熱処理においてケイ化される。あるいは、薄膜抵抗器８およびファラデー・シールド２２の形成、およびケイ化されたソースおよびドレインの接点層２３、２４の形成は、２つの別個のステップにより行われる。すなわち、第１に、チタンまたは他の導電材料が、ソース領域およびドレイン領域上に堆積されて、ケイ化物を形成するようにされ、その後、シリコンと反応しなかった残りの導電材料が除去され、第２に、導電材料、例えば、Ｔｉ／ＴｉＮの二重層が堆積され、かつエッチングされることにより、薄膜抵抗器８およびファラデー・シールド２２が形成される。この２ステップの方法は、Ｔｉ／ＴｉＮの二重層がケイ化されたソースおよびドレインの接点領域の頂部上に形成されるので、さらなるマスクを用いないで行うことができる。
【００２０】
ファラデー・シールド２２は、任意の与えられた電位に接続することができるが、あるいはそれは、全く接続されない自由な浮動状態にしておくこともできる。しかし、図示されている実施例においては、ファラデー・シールド２２は、いくつかの細い金属ストライプを経て、ソース接点領域２４およびソース領域１６に接続されており、図１には、そのストライプの１つが細部２５として示してある。ソース領域１６は、次に好ましくは接地される。
【００２１】
図１には、パッシベーション層２７、第１の金属層２８、および電気接続２９ａから２９ｄ、すなわち、回路の諸部品すなわち薄膜抵抗器８およびＬＤＭＯＳトランジスタ・デバイス９と、第１の金属層２８との間の導電材料を充填されたビア・プラグ、が示されている。ゲート領域に対する電気接続も、同様にして配設される（図１には示されていない）。従って、薄膜抵抗器およびファラデー・シールド２２がその中に作られる導電層は、約０．８ないし１．５ミクロンの厚さの金属層が配設され、かつ導電材料を充填されたビア・プラグにより回路部品に接続される、集積回路のメタライゼーションの部分ではないことがわかる。薄膜抵抗器８は、トランジスタ・デバイスのメタライズ層の下の薄い導電層内に作られる。これにより、有利な電気的および熱的性質を有する抵抗器を、代表的なＣＭＯＳまたはバイＣＭＯＳ工程により、その工程になんら複雑性を追加することなく製造することができる。
【００２２】
３００Å／５００Å程度の層の厚さを有する堆積されたＴｉ／ＴｉＮスタックは、それぞれの層において約２．９オーム／ｍ2（２７オーム／スクエア）および３．３オーム／ｍ2（３１オーム／スクエア）の測定抵抗値を与え、これは二重層においては約１．５オーム／ｍ2（１４オーム／スクエア）となり、これはケイ化ゲート材料により与えられる０．１１ないし０．５４オーム／ｍ2（１ないし５オーム／スクエア）と、従来のバイＣＭＯＳ多結晶シリコン抵抗器により与えられる５．３８ないし５３８オーム／ｍ2（５０ないし５０００オーム／スクエア）との間にある。これは、例えばＬＤＭＯＳ回路内の集積トリミング抵抗器において、極めて魅力的な抵抗値が適切な設計により得られることを示す。
【００２３】
本発明の薄膜抵抗器８の温度依存度は、多結晶シリコン・ゲート層抵抗器のそれよりも低い。本来高温かつ高周波で動作するＲＦ電力デバイスにおいては、回路の性能および安定性にとって温度効果および寄生結合は重要であり、本発明の薄膜抵抗器８は特に有利である。
【００２４】
本発明の薄膜抵抗器８は、集積回路の任意の横方向位置において、例えば、図１に示されているようにトランジスタ・デバイスの頂部上絶縁領域の上方において、または回路の他のデバイスまたは部品の上方において、導電性ファラデー・シールド層内に配設されることを理解すべきである。
【実施例２】
【００２５】
図２には、半導体構造の断面が示されており、そこでは薄膜抵抗器８は、酸化物領域２１の頂部上に、しかしＬＤＭＯＳトランジスタ・デバイス９により占有されている領域の外側に配設されている。この薄膜抵抗器８は、導電材料により充填されたビア・ホール２９ａ、２９ｂによって、第１の金属層２８に接続されている。
【実施例３】
【００２６】
図３には、半導体構造の断面が示されており、そこでは薄膜抵抗器８は、ＬＤＭＯＳトランジスタ・デバイス９の頂部上に配設されている。この薄膜抵抗器８は、ファラデー・シールド領域に隣接して位置してもよく、あるいはファラデー・シールド領域の一体部分を構成してもよく、ソース接点領域２４に接続されており、従ってオプションとして接地される。この薄膜抵抗器８は、さらに抵抗器接点２９ｂおよびソース接点２９ｃにより、第１の金属層２８に接続されている。回路設計においては、Ｑ値を減少させて帯域幅を増加させるために、例えば、整合インダクタと直列をなす減衰抵抗器の直接的接地が必要となる。
【実施例４】
【００２７】
図４には、半導体構造の断面が示されており、そこでは薄膜抵抗器８は、図１の実施例と同様に、電界酸化物領域１２の頂部上に配設されている。しかし、この実施例においては、ゲート領域の頂部上の酸化物は平坦化されずに、コンフォーマル層として堆積され、この層は、ドレイン領域１５およびソース領域１６の接点層領域２３、２４に対する開口を形成するためにエッチングされ、その結果、ここで２１’により示されている酸化物領域が画定される。その結果として、酸化物領域２１’は平面的ではなくなり、ここで２２’により示されているファラデー・シールドも、平面的層領域としては形成されず、ゲート領域１７により生じる酸化物領域２１’の階段形状の通りの形状となる。ファラデー・シールド２２’は、１つまたはいくつかの金属ストライプ２５’を経て、ソース接点領域２４およびソース領域１６に接続される。
【００２８】
図５には、図１から図４のいずれの実施例にも含まれている薄膜抵抗器が、平面図で示されている。
図示されている本発明の実施例は、ＮＭＯＳ形のＬＤＭＯＳトランジスタ・デバイスを含んでいるが、本発明は、この点に関して制限されるものではない。本発明は、ＰＭＯＳ形のＬＤＭＯＳトランジスタ・デバイスにも、また他の種類の横形パワー・トランジスタにも同様に適用可能である。
【００２９】
さらに、本発明は、主として無線周波電力シリコン・デバイス用として意図されたものであるが、それはシリコンに基づく集積無線周波回路内の小形デバイスに対しても有用であることを認識すべきである。さらに、本発明のトランジスタ・デバイスは、例えば、ＳｉＣ、ＧａＡｓ、などのような、他の材料により実現されてもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明のそれぞれの実施例による工程中の、半導体構造の部分の高度に拡大された概略断面図である。
【図２】本発明のそれぞれの実施例による工程中の、半導体構造の部分の高度に拡大された概略断面図である。
【図３】本発明のそれぞれの実施例による工程中の、半導体構造の部分の高度に拡大された概略断面図である。
【図４】本発明のそれぞれの実施例による工程中の、半導体構造の部分の高度に拡大された概略断面図である。
【図５】図１から図４に示されている半導体構造のいずれにも含まれる金属膜抵抗器の平面図である。
【符号の説明】
【００３１】
８  薄膜抵抗器
９  ＬＤＭＯＳトランジスタ・デバイス
１０  半導体基板
１１  エピタキシャル層
１５  ドレイン領域
１５ａ  ドレイン領域の部分
１６  ソース領域
１７  ゲート領域
１７ａ  ゲート領域の端縁
２１  酸化物領域
２１’  酸化物領域
２１ａ  酸化物領域の上部表面
２２  ファラデー・シールド
２２’  ファラデー・シールド
２３  ドレイン接点層領域
２４  ソース接点層領域
２５  金属ストライプ
２５’  金属ストライプ
２８  第１の金属層
２９ａ  電気接続
２９ｂ  電気接続
２９ｃ  電気接続
２９ｄ  電気接続
【図１】
2005129947.tif 000003
【図２】
2005129947.tif 000004
【図３】
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【図４】
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【図５】
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