(57)【要約】【課題】  JEDEC で標準化されているマルチビットテストモードを単独で設定でき、JEDEC で標準化されていない特殊テストモードとこのマルチビットテストモードを同時に設定できるようにして規格を満たすと共に規格外の特殊テストのテスト時間の短縮を図る。【解決手段】  制御信号/RAS,/CAS,/WE,アドレス信号A0,A1,ロウアドレス信号/RA0,/RA1 を受けてタイミング検出信号/TDA,TDB,TDCおよびテストグループ検出信号/TGA,/TGB を出力する状態検出回路1610と、ロウアドレス信号/RA0,/RA1,タイミング検出信号/TDA,TDB,TDCおよびテストグループ検出信号/TGA,/TGB を受けてこれに応じたマルチビットテストモード設定信号TEおよびテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,TEST7 を出力するテストモード設定信号発生回路1620を備える。【選択図】      図４
2005326411.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を受け、この入力信号に応じたテストモードクロックを出力するテストモードクロック発生回路、
上記テストモードクロックを伝達するテストモードクロック配線、および
上記テストモードクロック配線と同じ配線層に形成され、上記テストモードクロック配線に少なくとも一部が隣接かつ並行して設けられる信号線を備える半導体装置。
【請求項２】
信号線は、テストモードクロック配線に少なくとも一部が隣接かつ並行して挟まれて設けられる請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に係り、特に所定の試験を行うためのテストモードを備える半導体装置に関する。
【背景技術】
【０００２】
現在、パーソナルコンピュータやワークステーションを始めさまざまな電気製品にマイコン、メモリ、ゲートアレイを始めとした種々の半導体装置が搭載されている。これら半導体装置の多くは高集積化および低消費電力化に適したMOS(Metal Oxide Silicon)トランジスタによって構成されている。このMOSトランジスタを含み、近年大容量化の進んだメモリの中にパーソナルコンピュータやワークステーションのメインメモリとして使用されているDRAM(Dynamic Random Access Memory)がある。このDRAMにおいては、さらなる低コスト化、高性能化が要求されているが、高性能でかつ信頼性の高い製品を提供するのにあたって各種の特性試験が複雑化し、それに伴いテスト時間が長時間化して製品コストを押し上げてしまうという問題点が浮かび上がってきた。
【０００３】
この問題点を解決するために、早くからマイコンやゲートアレイなどのロジックデバイスではテストを容易に行うことができるように設計段階でテスト容易化機能が取り入れられてきたが、半導体メモリにおいてもこの問題点を解決するためにテスト容易化設計が必要となってきた。この１つとしてDRAMのテスト時間短縮に関してJEDEC(Joint Electron Device Engineering Council)はデータを縮退してアクセス回数を少なくしてテスト時間を短縮させる、つまりノーマルモードでは複数回のアクセスが必要な複数メモリセルにテストモード下で同じデータを１回のアクセスで書き込んで、チップ内部でこの複数のメモリセルに書き込まれたデータを読み出してこれらが一致しているか否かを示す信号を１回のアクセスで出力するマルチビットテストを標準化している。また、JEDECでは標準化されていない例えば特開平6-194424号公報に記載された内部電位のモニタや、特開平5-242698号公報に記載された複数のインバータによるディレーチェーンのインバータの数を減らし、あるアクセスパスを短絡させて高温時の状況を常温で実現させるテストモードや、基板バイアスを変えて不良を加速させるテストモードなどの特殊テストモードを備えたDRAMも提案されている。
【０００４】
図２９は特開平5-242698号公報に開示されたDRAMに搭載の従来のテストモード設定回路を含む回路図であり、このテストモード設定回路においてはライトイネーブル信号/WEおよびコラムアドレスストローブ信号/CASを先にＬレベルに立ち下げてからロウアドレスストローブ信号/RASをＬレベルに立ち下げるWCBR(/WE,/CASBefore/RAS)タイミングとある特定の入力ピンへの電源電位よりもさらに高い電位であるスーパーボルテージ入力との組み合わせによりNAの出力がＬレベルとなり、NO10,NO11,NO12,NO13のうちA1およびA2に基づく１つがＨレベルを出力し、フリップフロップ回路5,6,7,8はそれぞれNO10,NO11,NO12,NO13からの出力を受け、リセット信号RSTがＨレベルで特定の入力ピンにスーパーボルテージが印加されないとき以外、つまりNO1の出力がＬレベルのときは、NO10,NO11,NO12,NO13からの出力のうちＨレベルとなった出力を受けるフリップフロップ回路が対応したテストモード設定信号OPT1,OPT2,OPT3,OPT4をＨレベルとし、これを保持する（その後対応するNO10,NO11,NO12,NO13からの出力がＬレベルとなってもＨレベルを出力し続ける）。また、リセット信号RSTがＨレベルで特定の入力ピンにスーパーボルテージが印加されないとき、つまりNO1の出力がＨレベルのときは、OPT1,OPT2,OPT3,OPT4はＬレベルにリセットされる。
【０００５】
以上のように従来のテストモード設定回路は、リセット信号RSTがＨレベルにされ特定の入力ピンにスーパーボルテージが印加されなくなるまではOPT1,OPT2,OPT3,OPT4は１度ＨレベルになるとＨレベルを保ったままＬレベルにリセットされず、従ってアドレス信号A1,A2を変化させることで複数のOPT1,OPT2,OPT3,OPT4をＨレベルとすることで複数のテストモードを同時に活性化することができる。
【０００６】
また、これ以外にも特開平6-222948号公報に確実な特殊テストモードの設定を実現した半導体集積回路が示されている。
【特許文献１】特開平６-１９４４２４号公報
【特許文献２】特開平５−２４２６９８号公報
【特許文献３】特開平６−２２２９４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この図２９に示された従来のテストモード設定発生回路では、JEDECで標準化されているWCBRタイミングのみでマルチビットテストを行うようにはなっておらず、また、このマルチビットテストモードと特殊テストモードとを同時に活性化できるようにもなっていないので、マルチビットテストモードを使用してテスト時間の短縮化が行えないという問題があった。
【０００８】
また、テストモード設定信号OPT1,OPT2,OPT3,OPT4をそれぞれ受けてテストモードに設定される図示されていない各内部回路に、それぞれテストモード設定信号OPT1,OPT2,OPT3,OPT4を伝達するための配線を延在させなければならないので、例えば４本しか配線を延在する領域がない場合はテストモードの数を４つよりも増やすことができないという問題点があった。
【０００９】
さらに、信号線がノイズを受けないようにこの信号線の隣に電源電位が与えられる電源電位線や接地電位が与えられる接地電位線などの電源線をシールド線として設けている領域ではこれらの配線の占める領域が大きくなり、テストモード設定信号を伝達するための配線を延在させにくいという問題点もあった。
【００１０】
この発明は上記した点に鑑みてなされたものであり、入力信号が規格化された所定の状態となるとマルチビットテストモードに設定されるとともに、入力信号が規格化された所定の状態とは異なる所定の状態となると特殊テストモードに設定され、この特殊テストモードが設定されるときもマルチビットテストモードが設定可能な半導体装置を得ることを第１の目的としている。
【００１１】
また、テストモード設定信号を伝達する配線の数をテストモードの数よりも少なくすることを第２の目的としている。
【００１２】
さらに、電源線をシールド線に設けなくても信号線がシールドされるようにすることを第３の目的としている。
【課題を解決するための手段】
【００１３】
請求項１に係る発明の半導体装置は、入力信号を受け、この入力信号に応じたテストモードクロックを出力するテストモードクロック発生回路、
テストモードクロックを伝達するテストモードクロック配線、および
テストモードクロック配線と同じ配線層に形成され、テストモードクロック配線に少なくとも一部が隣接かつ並行して設けられる信号線を備えるものである。
【００１４】
請求項２に係る発明の半導体装置は、請求項１に係る発明の半導体装置において、信号線を、テストモードクロック配線に少なくとも一部が隣接かつ並行して挟まれて設けられるものとしたものである。
【００１５】
請求項１に係る発明においては、信号線に隣接かつ並行に通常は電位が固定されるテストモードクロックを伝達するテストモードクロック配線を設けているので、このテストモードクロック配線がシールド線となり別にシールド線を設ける必要がなくなる。
【００１６】
請求項２に係る発明においては、請求項１に係る発明の作用に加え、信号線の両側に隣接してテストモードクロック配線を設けているので、信号線の両側共に別にシールド線を設ける必要がなくなる。
【発明の効果】
【００１７】
請求項１に係る発明においては、信号線に隣接かつ並行にシールド線を設ける必要がなくなるという効果がある。
【００１８】
請求項２に係る発明においては、請求項１に係る発明の効果に加え、信号線の両側共にシールド線を設ける必要がなくなるという効果がある。
【発明を実施するための最良の形態】
【００１９】
（実施例１．）
以下にこの発明の実施例１であるDRAMについて、図１から図１３に基づいて説明する。図１はこのDRAMの全体を示す簡略化されたブロック図であり、図において100は外部電源電位extVCCが与えられる電源電位ノード100aから外部電源電位extVCCを受けて、この外部電源電位extVCCよりも低い内部電源電位intVccを電源電位ノード100cに供給する内部電源電位発生回路110と、内部電源電位intVccを受けて駆動し、内部電源電位intVCCよりも高い昇圧電位VPPを出力する昇圧電位発生回路120と、内部電源電位intVCCを受けて(1/2)intVCCのセルプレート電位VCPを出力するセルプレート電位発生回路130と、内部電源電位intVCCを受けて(1/2)intVCCのビット線プリチャージ電位VBLを出力するビット線プリチャージ電位発生回路140とを有する内部電位発生回路群である。
【００２０】
200は外部から与えられる外部ロウアドレスストローブ信号ext/RASを受け、内部回路のためのロウアドレスストローブ信号/RASを出力する/RASバッファ、300はアドレス信号Ai (i=0,1,・・・,10)および/RASバッファ200からのロウアドレスストローブ信号/RASを受け、このロウアドレスストローブ信号/RASがＨレベルからＬレベルに変化するとアドレス信号Ai をロウアドレス信号としてラッチし、内部回路のためのロウアドレス信号RAi （アドレス信号Ai と同論理）および/RAi （アドレス信号Ai と逆論理）を出力するロウアドレスバッファ、400はロウアドレスバッファ300からのロウアドレス信号RAi ,/RAi を受け、RA0,/RA0,RA1,/RA1に応じて１つがＨレベルとなるロウプリデコード信号X0〜X3、RA2,/RA2,RA3,/RA3に応じて１つがＨレベルとなるロウプリデコード信号X4〜X7、RA4,/RA4,RA5,/RA5に応じて１つがＨレベルとなるロウプリデコード信号X8〜X11 、RA6,/RA6,RA7,/RA7に応じて１つがＨレベルとなるロウプリデコード信号X12 〜X15 、RA8,/RA8〜RA10,/RA10に基づき選択された８つがＨレベルとなるブロック選択信号BSj (j=0,1,・・・,63)を出力するロウプリデコーダである。
【００２１】
500はメモリセルアレイで、複数行および複数列に配置された4×220 個のメモリセル511aをそれぞれが有する４つのメモリマットを有し、各メモリマットはそれぞれが256×210 個のメモリセル511aを有する16個のメモリセルブロックに分割され、各メモリセルブロックは複数行に配置され、それぞれが対応した行に配置される210 個のメモリセルに接続される256本のワード線511bと、複数列に配置され、それぞれが対応した列に配置される256個のメモリセルに接続される210 のビット線対511cとを有している。そして、各メモリセルブロックはそれぞれが128ビット線対を有する8個の列ブロックに分割されている。
【００２２】
600はメモリセルブロックに対応して64個のロウデコーダブロックに分割され、各ロウデコーダブロックがロウプリデコーダ400からのロウプリデコード信号X0〜X15 とロウデコーダブロックに対応したブロック選択信号BSj の１つを受け、選択されたロウデコーダブロックに対応する256本のワード線のうちロウプリデコード信号X0〜X15 に応じた1本を昇圧電位VPPレベルにするロウデコーダ、700は外部から与えられる外部コラムアドレスストローブ信号ext/RASを受け、内部回路のためのコラムアドレスストローブ信号/CASを出力する/CASバッファ、800はアドレス信号Ai (i=0,1,・・・,10)および/CASバッファ700からのコラムアドレスストローブ信号/CASを受け、このコラムアドレスストローブ信号/CASがＨレベルからＬレベルに変化するとアドレス信号Ai をコラムアドレス信号としてラッチし、内部回路のためのコラムアドレス信号CAi （アドレス信号Ai と同論理）および/CAi （アドレス信号Ai と逆論理）を出力するコラムアドレスバッファである。
【００２３】
900はコラムアドレスバッファ800からのコラムアドレス信号CAi ,/CAi を受け、CA0,/CA0,CA1,/CA1に応じて１つがＨレベルとなるコラムプリデコード信号Y0〜Y3、CA2,/CA2,CA3,/CA3に応じて１つがＨレベルとなるコラムプリデコード信号Y4〜Y7、CA4,/CA4,CA5,/CA5に応じて１つがＨレベルとなるコラムプリデコード信号Y8〜Y11 、CA6,/CA6〜CA10,/CA10に基づき選択された１つがＨレベルとなる列ブロック選択信号CBSk (k=0,1,・・・,31)を出力するコラムプリデコーダである。
【００２４】
1000は同じメモリマットに含まれる16のメモリセルブロックに共通して設けられるとともに、128のビット線対を有する列ブロックに対応して分割される32個のコラムデコーダブロックを有し、コラムプリデコーダ900からのコラムプリデコード信号Y0〜Y11 および列ブロック選択信号CBSk を受け、コラムプリデコード信号Y0〜Y11 に応じて１つがＨレベルとなる列選択信号CSLm (m=0,1,・・・,63)を出力してこの列選択信号CSLm に基づき各メモリセルブロックで２対のビット線を選択し、列ブロック選択信号CBSk に応じてブロック選択信号BSj によって選択された８つのメモリセルブロックの各列ブロックの中の列選択信号CSLm により選択された２対のビット線から出力される合計128対のビット線から読み出される128ビットのデータから4ビットを選択するためのデータ選択信号DSn (n=0,1,・・・,127)を出力するコラムデコーダである。
【００２５】
1100はメモリセルブロックに対応してそれぞれが512個のセンスアンプを含む68個のセンスアンプブロックに分割され、68個のセンスアンプブロックのうち60個のセンスアンプブロックが２つのメモリセルブロックの間に設けられて隣接した２つのメモリセルブロックに対応して共有され、２つのセンスアンプブロックの間に設けられた1つのメモリブロックがこの２つのセンスアンプブロックに対応するセンスアンプ群、ビット線を介して出力されるメモリセルのデータを出力したり、メモリセルに書き込まれるデータをビット線に伝えるためのローカルI/O線およびグローバルI/O線を含むI/O回路などの回路を有するメモリセルアレイ周辺回路群である。
【００２６】
1200は外部から与えられる外部ライトイネーブル信号ext/WEを受け、内部回路のためのライトイネーブル信号/WEを出力する/WEバッファ、1300は外部から与えられる外部アウトプットイネーブル信号ext/OEを受け、内部回路のためのライトイネーブル信号/OEを出力する/OEバッファ、1400はロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WEおよびアウトプットイネーブル信号/OEを受け、書き込みか読み出しかを示す書き込み／読み出し制御信号WOを出力する書き込み／読み出し制御回路、1500は書き込み／読み出し制御回路1400からの書き込み／読み出し制御信号WOを受け、この信号WOが書き込みを示すときは、外部から与えられる4ビットのデータDr (r=0,1,2,3)に応じたデータをメモリセルアレイ周辺回路群1100におけるI/O回路に与え、信号WOが読み出しを示すときは、メモリセルアレイ周辺回路群1100におけるI/O回路から出力されるデータに応じたデータDr を外部に出力する入出力バッファである。
【００２７】
1600はロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、アドレス信号A0,A1およびロウアドレス信号/RA0,・・・,/RA6を受け、これらの入力信号に応じたテストモード設定信号TE,TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,TEST7を出力するテストモード設定回路である。
【００２８】
次に図１に示されたDRAMの通常の読み出し動作を図２に基づいて説明する。まず、読み出し動作中は外部ライトイネーブル信号ext/WEはＨレベル、外部アウトプットイネーブル信号ext/OEはＬレベルとされているので、/WEバッファ1200および/OEバッファ1300からそれぞれ出力されるライトイネーブル信号/WEおよびアウトプットイネーブル信号/OEもそれぞれＨレベルおよびＬレベルとされている。そして、ロウアドレスストローブ信号/RASが図２の（ａ）に示すように時刻ｔ0 でＬレベルに立ち下がる以前は、全てのワード線511bの電位WLp が図２の（ｄ）に示すようにＬレベルにされ、全てのビット線対511cの電位BLq ,/BLq が図２の（ｅ）に示すようにビット線プリチャージ電位VBLにプリチャージされ、全ての列選択信号CSLm が図２の（ｆ）に示すようにＬレベルにされ、出力データDr は図２の（ｇ）に示すようにハイインピーダンス（Hi-Z）状態となっている。
【００２９】
そして、アドレス信号Ai が図２の（ｃ）に示すようにロウアドレスにされてロウアドレスストローブ信号/RASが図２の（ａ）に示すように時刻ｔ0 でＬレベルに立ち下がるとこれを受けてロウアドレスバッファ300はアドレス信号Ai をロウアドレス信号RAi としてラッチしてロウプリデコーダ400に与えるとともに、この反転論理のロウアドレス信号/RAi もロウプリデコーダ400に与える。ロウプリデコーダ400はこのロウアドレス信号RAi ,/RAi に応じたロウプリデコード信号X0,・・・,X15およびブロック選択信号BSj をロウデコーダ600に与える。ロウデコーダ600はブロック選択信号BSj によって選択されたロウデコーダブロックに対応したワード線のうちロウプリデコード信号X0,・・・,X15に応じた１本を図２の（ｄ）に示すように時刻ｔ1 で昇圧電位VPPレベルに立ち上げる。
【００３０】
すると、メモリセル511aにおけるキャパシタとビット線との間で電荷の授受が行われ、キャパシタにＬレベルのデータが記憶されていた場合は図２の（ｅ）に示すようにビット線の電位がビット線プリチャージ電位VBLからわずかに低下し、Ｈレベルのデータが記憶されていた場合は図示していないが、ビット線の電位がビット線プリチャージ電位VBLからわずかに上昇し、ビット線プリチャージ電位VBLのままのビット線との間で、つまりビット線対に微小な電位差が生じる。そして、メモリセルアレイ周辺回路群1100におけるセンスアンプがこのビット線対に生じた微小な電位差を検知増幅し、図２の（ｅ）に示すように電位の低いほうのビット線の電位をＬレベルに、電位の高いほうのビット線の電位をＨレベルにする。
【００３１】
そして、アドレス信号Ai が図２の（ｃ）に示すようにコラムアドレスにされてコラムアドレスストローブ信号/CASが図２の（ｂ）に示すように時刻ｔ2 でＬレベルに立ち下がると、これを受けてコラムアドレスバッファ800はアドレス信号Ai をコラムアドレス信号CAi としてラッチしてコラムプリデコーダ900に与えるとともに、この反転論理のコラムアドレス信号/CAi もコラムプリデコーダ900に与える。コラムプリデコーダ900はこのコラムアドレス信号CAi ,/CAi に応じたコラムプリデコード信号Y0,・・・,Y11および列ブロック選択信号CBSk をコラムデコーダ1000に与える。コラムデコーダ1000は各列ブロックに対応した列選択信号CSLm のうちコラムプリデコード信号Y0,・・・,Y11に応じた１つを図２の（ｆ）に示すように時刻ｔ3 でＨレベルに立ち上げる。
【００３２】
すると、ブロック選択信号BSj によって選択された８つのメモリセルブロックの各列ブロックの中の列選択信号CSLm により選択された２対のビット線から出力される合計128対のビット線から読み出される128ビットのデータがメモリセルアレイ周辺回路群1100における図示されていないI/O回路に出力され、このI/O回路は128ビットのデータのうちデータ選択信号DSn に応じた4ビットを入出力バッファ1500に与え、この入出力バッファ1500はこの4ビットのデータに応じたデータDr を図２の（ｇ）に示すように時刻ｔ4 で出力する。
【００３３】
図３は内部電源電位発生回路110を示す回路図で、図において111は外部電源電位extVCCを受けて、この外部電源電位extVCCによらない基準電位Vref を出力する基準電位発生回路で、ｐチャネルＭＯＳトランジスタ111aと、ｎチャネルＭＯＳトランジスタ111bと、抵抗素子111cと、ｐチャネルＭＯＳトランジスタ111dと、ｎチャネルＭＯＳトランジスタ111eと、ｐチャネルＭＯＳトランジスタ111fと、抵抗素子111gとを有する。112はextVCCを受けて駆動し、基準電位発生回路111からの基準電位Vref を受け、外部電源電位extVCCよりも低く、基準電位Vref に応じた内部電源電位intVCCを内部電源電位ノード100cに供給するレギュレータで、半導体チップの長辺方向の一方側（以下N(North)側と称す）に配置され、差動増幅回路112aおよびｐチャネルＭＯＳトランジスタ112bを有し、N側に位置する回路に内部電源電位intVCCを供給している。113は外部電源電位ノード100aと外部電源電位ノード100cとの間に接続され、テストモード設定信号TEST6Nを受け、このテストモード設定信号TEST6NがＨレベルになると外部電源電位ノード100aと内部電源電位ノード100cとをショートさせて内部電源電位intVCCを高くしてこの内部電源電位intVCCにより駆動されている回路にストレスを与えるストレスモード回路で、ｐチャネルＭＯＳトランジスタ113aおよびインバータ113bを有する。
【００３４】
114はextVCCを受けて駆動し、基準電位発生回路111からの基準電位Vref を受け、外部電源電位extVCCよりも低く、基準電位Vref に応じた内部電源電位intVCCを内部電源電位ノード100cに供給するレギュレータで、チップの長辺方向の他方側（以下S(South)側と称す）に配置され、差動増幅回路114aおよびｐチャネルＭＯＳトランジスタ114bを有し、S側に位置する回路に内部電源電位intVCCを供給している。115は外部電源電位ノード100aと外部電源電位ノード100cとの間に接続され、テストモード設定信号TEST6Sを受け、このテストモード設定信号TEST6SがＨレベルになると外部電源電位ノード100aと内部電源電位ノード100cとをショートさせて内部電源電位intVCCにより駆動されている回路にストレスを与えるストレスモード回路で、ｐチャネルＭＯＳトランジスタ115aおよびインバータ115bを有する。
【００３５】
図４はテストモード設定回路1600の構成を示すブロック図で、図において1610はロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE、アドレス信号A0,A1およびロウアドレス信号/RA0,/RA1を受け、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEが、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEを共にＬレベルにしてからロウアドレスストローブ信号/RASをＬレベルにするWCBRタイミングで入力され、アドレス信号A0が通常使用されるＨレベルよりも高いスーパーＨレベルで、アドレス信号A1が通常使用されるＨレベルのときにＬレベルとなるテストグループ検出信号/TGAと、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力され、アドレス信号A0が通常使用されるＨレベルで、アドレス信号A1がスーパーＨレベルのときにＬレベルとなるテストグループ検出信号/TGBを出力する状態検出回路である。
【００３６】
この状態検出回路1610はさらにロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されるとＬレベルにセットされ、ライトイネーブル信号/WEをＨレベルにしたままコラムアドレスストローブ信号/CASをＬレベルにしてからロウアドレスストローブ信号/RASをＬレベルにするCBR(/CASBefore/RAS)リフレッシュタイミングで入力された後、またはコラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEを共にＨレベルとしたままロウアドレスストローブ信号/RASをＬレベルにするROR(/RASOnlyRefresh)タイミングで入力された後、ロウアドレスストローブ信号/RASのＨレベルへの立ち上がりに基づきＨレベルにリセットされるタイミング検出信号/TDAと、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されると、所定時間経過してから所定期間Ｈレベルとなるタイミング検出信号TDBと、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力された後、ロウアドレスストローブ信号/RASがＨレベルへ立ち上がるとＨレベルにセットされ、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがCBRリフレッシュタイミングまたはRORタイミングで入力された後、ロウアドレスストローブ信号/RASがＨレベルへ立ち上がるとＬレベルにリセットされるタイミング検出信号TDCとを出力する。
【００３７】
そして、この状態検出回路1610はロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEの３つの制御信号を受け、この制御信号のタイミングに応じたタイミング検出信号/TDA,TDBおよびTDCを出力するタイミング検出回路1611（図５）を有する。
【００３８】
さらに、この状態検出回路1610はタイミング検出信号/TDA,TDB,TDC、アドレス信号A0,A1およびロウアドレス信号/RA0,/RA1を受け、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力され、かつアドレス信号A0が通常のＨレベルより高いスーパーＨレベルにされてアドレス信号A1が通常のＨレベルにされると、タイミング検知信号TDCのＨレベルへの立ち上がりに応じてＬレベルにされるテストグループ検出信号/TGA、およびロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力され、かつアドレス信号A0が通常のＨレベルにされてアドレス信号A1がスーパーＨレベルにされると、タイミング検知信号TDCのＨレベルへの立ち上がりに応じてＬレベルにされるテストグループ検出信号/TGBとを出力するテストグループ検出回路1612（図６）を有する。
【００３９】
1620は状態検出回路1610からのタイミング検出信号/TDA,TDB、テストグループ検出信号/TGA,/TGBおよびロウアドレスバッファ300からのロウアドレス信号/RA2,・・・,/RA6を受け、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されると、アドレス信号A0,A1のうちの一方がスーパーＨレベルで他方が通常のＨレベルになっていなければ、タイミング検出信号TDCの立ち上がりに応じてＨレベルにされるマルチビットテストモード設定信号TEと、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力され、アドレス信号A0,A1のうちの一方がスーパーＨレベルで他方が通常のＨレベルにされると、ロウアドレス信号/RA2,・・・,/RA6に応じたものがＨレベルとなる特殊テストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,TEST7とを出力し、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力され、アドレス信号A0,A1のうちの一方がスーパーＨレベルで他方が通常のＨレベルにされ、ロウアドレス信号/RA6がＬレベルにされると、マルチビットテストモード設定信号TEがＨレベルにすると共に特殊テストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,TEST7のうちロウアドレス信号/RA2,・・・,/RA5に応じたものをＨレベルにするテストモード設定信号発生回路（図７）である。
【００４０】
図５は状態検出回路1610におけるタイミング検出回路1611の具体的回路図で、1611aはロウアドレスストローブ信号/RASの遅延信号D/RASを出力する遅延回路、1611bはロウアドレスストローブ信号/RASがＬレベルに立ち下がってから、遅延信号D/RASがロウアドレスストローブ信号/RASから遅れてＨレベルに立ち上がるまでＬレベルとなるクロックトインバータ制御信号CLCおよびこの反転信号/CLCを出力し、ロウアドレスストローブ信号/RASおよびこの遅延信号D/RASが共にＨレベルになると出力をＬレベルにするNAND回路1611ba、インバータ1611bbおよび1611bcを有するクロックトインバータ制御回路、1611cはライトイネーブル信号/WE、クロックトインバータ制御信号CLCおよび/CLCを受け、ライトイネーブル信号/WEが先にＬレベルとなって、ロウアドレスストローブ信号/RASがＬレベルになるとＬレベルとなるWBR(/WEBefore/RAS)検出信号/WBRを出力するWBR検出回路で、クロックトインバータ1611ca、インバータ1611cbおよびクロックトインバータ1611ccを有し、クロックトインバータ制御信号CLCおよび/CLCがそれぞれＨレベルおよびＬレベルのときは、WBR検出信号/WBRをライトイネーブル信号/WEと同論理とし、クロックトインバータ制御信号CLCおよび/CLCがそれぞれＬレベルおよびＨレベルになると、その時点でのWBR検出信号/WBRを保持する。
【００４１】
1611dはコラムアドレスストローブ信号/CAS、クロックトインバータ制御信号CLCおよび/CLCを受け、コラムアドレスストローブ信号/CASが先にＬレベルとなって、ロウアドレスストローブ信号/RASがＬレベルになるとＬレベルとなるCBR(/CASBefore/RAS)検出信号/CBRを出力するCBR検出回路で、クロックトインバータ1611da、インバータ1611dbおよびクロックトインバータ1611dcを有し、クロックトインバータ制御信号CLCおよび/CLCがそれぞれＨレベルおよびＬレベルのときは、CBR検出信号/CBRをライトイネーブル信号/WEと同論理とし、クロックトインバータ制御信号CLCおよび/CLCがそれぞれＬレベルおよびＨレベルになると、その時点でのCBR検出信号/CBRを保持する。
【００４２】
1611eはロウアドレスストローブ信号/RAS、この遅延信号D/RAS、WBR検出信号/WBRおよびCBR検出信号/CBRを受け、WBR検出信号/WBRおよびCBR検出信号/CBRがＬレベル、つまりロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されると、遅延信号D/RASがロウアドレスストローブ信号/RASに続いてＬレベルになったのに応じてＨレベルにセットされ、ロウアドレスストローブ信号/RASがＨレベルに立ち上がるとＬレベルにリセットされるWCBRタイミング検出信号WCBRを出力するWCBRタイミング検出回路で、ロウアドレスストローブ信号/RASおよびこの遅延信号D/RASが共にＬレベルのときに出力をＨレベルにするNOR回路1611eaと、インバータ1611ebと、NAND回路1611ecと、NOR回路1611edとを有する。
【００４３】
1611fは、ロウアドレスストローブ信号/RAS、この遅延信号D/RAS、コラムアドレスストローブ信号/CAS、WBR検出信号/WBRおよびCBR検出信号/CBRを受け、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがCBRリフレッシュタイミングで入力されてWBR検出信号/WBRがＨレベルかつCBR検出信号/CBRがＬレベルになるか、またはロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASがRORタイミングで入力されると、ロウアドレスストローブ信号/RASがＨレベルに立ち上がってから所定期間Ｌレベルとなるリセットタイミング検出信号/RSTを出力するリセットタイミング検出回路である。
【００４４】
このリセットタイミング検出回路1611fは、ロウアドレスストローブ信号/RAS、この遅延信号D/RAS、WBR検出信号/WBRおよびCBR検出信号/CBRを受け、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがCBRリフレッシュタイミングで入力されてWBR検出信号/WBRがＨレベルかつCBR検出信号/CBRがＬレベルになると、ロウアドレスストローブ信号/RASがＨレベルに立ち上がってから所定期間ＨレベルになるCBRリフレッシュタイミング検出信号CBRRを出力し、インバータ1611ga、NOR回路1611gb、インバータ1611gc、NOR回路1611gd、NOR回路1611ge、NOR回路1611geとでフリップフロップ回路を構成するNOR回路1611gfおよびNOR回路1611ggを有するCBRリフレッシュタイミング検出回路1611gを有する。
【００４５】
さらに、リセットタイミング検出回路1611fは、ロウアドレスストローブ信号/RAS、この遅延信号D/RASおよびコラムアドレスストローブ信号/CASを受け、ロウアドレスストローブ信号/RASおよびコラムアドレスストローブ信号/CASがRORタイミングで入力されると、ロウアドレスストローブ信号/RASがＨレベルに立ち上がってから所定期間ＨレベルになるRORタイミング検出信号RORを出力し、インバータ1611ha、NAND回路1611hb、NOR回路1611hc、NOR回路1611hd、NOR回路1611hdとでフリップフロップ回路を構成するNOR回路1611he、インバータ1611hfおよびNOR回路1611hgを有するRORリフレッシュタイミング検出回路1611hと、CBRリフレッシュタイミング検出信号CBRRおよびRORタイミング検出信号RORを受けてリセットタイミング検出信号/RSTを出力し、CBRリフレッシュタイミング検出信号CBRRおよびRORタイミング検出信号RORのうち少なくとも一方がＨレベルであるとリセットタイミング検出信号/RSTをＬレベルとするNOR回路1611faとを有する。
【００４６】
1611iはWCBRタイミング検出信号WCBRおよびリセットタイミング検出信号/RSTを受け、タイミング検出信号TDAを出力し、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されてWCBRタイミング検出信号WCBRがＨレベルでリセットタイミング検出信号/RSTがＨレベルとなると、タイミング検出信号TDAをＨレベルにセットし、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがCBRリフレッシュタイミングまたはRORタイミングで入力されて、ロウアドレスストローブ信号/RASのＨレベルへの立ち上がりでWCBRタイミング検出信号WCBRがＬレベルでリセットタイミング検出信号/RSTがＬレベルとなると、タイミング検出信号TDAをＬレベルにリセットし、インバータ1611ia、NAND回路1611ibおよびNAND回路1611ibとでフリップフロップ回路を構成するNAND回路1611icを有するセット／リセット回路である。
【００４７】
1611jはタイミング検出信号TDA、クロックトインバータ制御信号CLCおよび/CLCを受けてタイミング検出ラッチ信号LTDAを出力し、クロックトインバータ制御信号CLCおよび/CLCがそれぞれＨレベルおよびＬレベルのときは、タイミング検出ラッチ信号LTDAをタイミング検出信号TDAと同論理とし、クロックトインバータ制御信号CLCおよび/CLCがそれぞれＬレベルおよびＨレベルになると、その時点でのタイミング検出ラッチ信号LTDAを保持するタイミング検出信号ラッチ回路で、クロックトインバータ1611ja、インバータ1611jbおよびクロックトインバータ1611jcを有している。
【００４８】
1611kはロウアドレスストローブ信号/RASを受け、このロウアドレスストローブ信号/RASがＬレベルに立ち下がってから所定時間経過後、所定期間だけＬレベルに立ち下がるパルス信号PLSを出力するパルス発生回路で、遅延回路1611ka、インバータ1611kb、遅延回路1611kcおよびNAND回路1611kdを有する。
【００４９】
1611mはタイミング検出信号TDAタイミング検出ラッチ信号LTDAおよびパルス信号PLSを受け、タイミング検出信号TDAを反転したタイミング検出信号/TDAと、タイミング検出信号TDAがＨレベル、パルス信号PLSがＬレベル、タイミング検出ラッチ信号LTDAがＬレベルであるとＨレベルとなるタイミング検出信号TDBと、タイミング検出ラッチ信号LTDAと同論理のタイミング検出信号TDCとを出力するタイミング検出信号発生回路で、インバータ1611ma,1611mb、NAND回路1611mc、インバータ1611md,1611meおよび1611mfとを有する。
【００５０】
従って、タイミング検出信号/TDAはロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRのタイミングで入力されるとＬレベルにセットされ、CBRリフレッシュタイミングまたはRORタイミングで入力されるとロウアドレスストローブ信号/RASのＨレベルへの立ち上がりに応じてＨレベルにリセットされ、タイミング検出信号TDBはロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されると、ロウアドレスストローブ信号/RASがＬレベルに立ち下がってから所定時間経過後に所定期間だけＨレベルとなり、タイミング検出信号TDCはロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されると、ロウアドレスストローブ信号/RASのＨレベルへの立ち上がりに基づいてＨレベルとなり、CBRリフレッシュタイミングまたはRORタイミングで入力されると、ロウアドレスストローブ信号/RASのＨレベルへの立ち上がりに基づいてＬレベルとなる。
【００５１】
図６は状態検出回路1610におけるテストグループ検出回路1612の具体的回路図で、1612aはスーパーＨレベル検出回路で、アドレス信号A0を受けるアドレスピン1612aaとスーパーＨレベル検出信号SD0 が出力されるスーパーＨレベル検出信号出力ノード1612abとの間に接続され、それぞれがしきい値電圧Vthをもち、ゲートとドレインが接続され、アドレスピン1612aaとスーパーＨレベル検出信号出力ノード1612abとの間に直列に接続される３つのｎチャネルＭＯＳトランジスタ1612ac,1612adおよび1612aeを有し、アドレス信号A0が外部電源電位extVCCよりも高いスーパーＨレベル(intVCC+3Vthよりも高いレベル)のときにスーパーＨレベル検出信号出力ノード1612abにＨレベルの電位（内部電源電位intVCC以上の電位であるA0-3Vth）を与えるプルアップ回路1612afと、スーパーＨレベル検出信号出力ノード1612abと接地電位ノード100bとの間に接続され、ゲートが内部電源電位ノード100cに接続されるｎチャネルＭＯＳトランジスタ1612agを含み、常時導通状態となっている負荷回路1612ahとを有し、アドレス信号A0がスーパーＨレベルのときはスーパーＨレベル検出信号SD0 をＨレベルにする。
【００５２】
ｎチャネルＭＯＳトランジスタ1612agはアドレス信号A0がintVCC+3Vth（スーパーＨレベルに含まれる）のときスーパーＨレベル検出信号SD0 がintVCC（内部のＨレベル）となるようにアドレスピン1612aaからプルアップ回路1612afを介してスーパーＨレベル検出信号出力ノード1612abに供給される電流に比べてスーパーＨレベル検出信号出力ノード1612abから負荷回路1612ahを介して接地電位ノード100bに流れる電流が無視できるくらいに小さくするため、チャネル幅Wとチャネル長Lとの比W/Lをプルアップ回路1612afにおけるｎチャネルＭＯＳトランジスタ1612ac,1612adおよび1612aeのチャネル幅とチャネル長の比にくらべて十分に小さくしている。また、ｎチャネルＭＯＳトランジスタ1612agは常時導通状態とされているのでこのスーパーＨレベル検出回路1612aはアドレス信号A0が3Vthを越えるとアドレスピン1612aaから接地電位ノード100bに電流が流れて電力を消費する。
【００５３】
1612bはスーパーＨレベル検出回路1612aと同様に構成され、アドレスピン1612baに与えられるアドレス信号A1がスーパーＨレベルであるとＨレベルとなるスーパーＨレベル検出信号SD1 を出力するスーパーＨレベル検出回路で、ｎチャネルＭＯＳトランジスタ1612bc,1612bdおよび1612beを有するプルアップ回路1612bfと、ｎチャネルＭＯＳトランジスタ1612bgを有する負荷回路1612bhとを有する。
【００５４】
1612cはタイミング検出信号/TDA,TDB,TDC、スーパーＨレベル検出信号SD0,SD1 およびロウアドレス信号RA0,RA1 を受け、アドレス信号A0がスーパーＨレベル（以下Ｓレベルと称す）、A1が通常のＨレベルにされて、Ｓレベル検出信号SD0,SD1 ロウアドレス信号/RA0および/RA1がそれぞれＨレベル、Ｌレベル、ＬレベルおよびＬレベルとなり、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されて、タイミング検出信号TDBが所定期間Ｈレベルとなり、/TDAがＬレベルとなり、TDCがＨレベルとなるとＬレベルとなるテストグループ検出信号/TGAおよびアドレス信号A0がＨレベル、A1がＳレベルにされて、Ｓレベル検出信号SD0,SD1 ロウアドレス信号/RA0および/RA1がそれぞれＬレベル、Ｈレベル、ＬレベルおよびＬレベルとなり、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されて、タイミング検出信号TDBが所定期間Ｈレベルとなり、/TDAがＬレベルとなり、TDCがＨレベルとなるとＬレベルとなるテストグループ検出信号/TGBを出力するテストグループ検出信号発生回路である。
【００５５】
このテストグループ検出信号発生回路1612cはスーパーＨレベル検出信号SD0,SD1 、ロウアドレス信号/RA0および/RA1を受けてアドレス信号A0およびA1に応じたテストグループ検出補助信号SV0,HV0,SV1,HV1 を出力するテストグループ検出補助回路1612caと、テストグループ検出補助信号SV0,HV0,SV1,HV1 およびタイミング検出信号TDCを受けてテストグループ検出信号/TGAおよび/TGBを出力するテストグループ検出信号制御回路1612cbとを有している。そして、テストグループ検出補助回路1612caはインバータ1612cc、クロックトインバータ1612cd、NOR回路1612ce、インバータ1612cf、NOR回路1612cg、クロックトインバータ1612ch、NOR回路1612ci、インバータ1612cj、クロックトインバータ1612ck、NOR回路1612cm、インバータ1612cn、NOR回路1612cp、クロックトインバータ1612cq、NOR回路1612crおよびインバータ1612csを有し、アドレス信号A0およびA1がそれぞれＳレベルおよびＨレベルとされ、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されたとき、テストグループ検出補助信号SV0,HV0,SV1 およびHV1 をそれぞれＨレベル、Ｌレベル、ＬレベルおよびＨレベルとし、アドレス信号A0およびA1がそれぞれＨレベルおよびＳレベルのときテストグループ検出補助信号SV0,HV0,SV1 およびHV1 をそれぞれＬレベル、Ｈレベル、ＨレベルおよびＬレベルとする。
【００５６】
また、テストグループ検出信号制御回路1612cbは、NAND回路1612ctおよび1612cuを有し、テストグループ検出補助信号SV0,HV0,SV1 およびHV1 が、アドレス信号A0およびA1がそれぞれＳレベルおよびＨレベルとされ、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されたことを示すＨレベル、Ｌレベル、ＬレベルおよびＨレベルになって、かつタイミング検出信号TDCがＨレベルであるとテストグループ検出信号/TGAおよび/TGBをそれぞれアドレス信号A0およびA1がそれぞれＳレベルおよびＨレベルとされ、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されたことを示すＬレベルおよびＨレベルとし、テストグループ検出補助信号SV0,HV0,SV1 およびHV1 が、アドレス信号A0およびA1がそれぞれＨレベルおよびＳレベルとされ、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されたことを示すＬレベル、Ｈレベル、ＨレベルおよびＬレベルになって、かつタイミング検出信号TDCがＨレベルであるとテストグループ検出信号/TGAおよび/TGBをそれぞれアドレス信号A0およびA1がそれぞれＨレベルおよびＬレベルとされ、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力されたことを示すＨレベルおよびＬレベルとする。
【００５７】
図７は図４に示されたテストモード設定信号発生回路1620を示すブロック図であり、図７において1621はタイミング検出信号/TDA,TDBおよびロウアドレス信号/RA2,・・・,/RA6を受け、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRタイミングで入力され、タイミング検出信号/TDAがＬレベルとなり、タイミング検出信号TDBが所定期間Ｈレベルになっている間にロウアドレス信号/RA2,・・・,/RA6を取り込んでこのロウアドレス信号/RA2,・・・,/RA6と論理が反転したアドレスキー信号AK2,・・・,AK6 および同論理のアドレスキー信号/AK2,・・・,/AK6を出力し、タイミング検出信号TDBがＬレベルになるとロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがCBRリフレッシュタイミングまたはRORタイミングのリセットタイミングで入力されてタイミング検出信号/TDAがＨレベルに立ち上がるまではこのアドレスキー信号AK2,・・・,AK6,/AK2,・・・,/AK6を保持するアドレスキーラッチ回路（図８）である。
【００５８】
1622はアドレスキー信号AK2,・・・,AK6,/AK2,・・・,/AK6を受けてこれらの論理積であるアドレスキープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3,/AK2・/AK3,AK4 ・AK5,AK4 ・/AK5,/AK4・AK5,/AK4・/AK5 を出力するアドレスキープリデコーダ（図９）、1623はアドレスキープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3,/AK2・/AK3,AK4 ・AK5,AK4 ・/AK5,/AK4・AK5,/AK4・/AK5 、アドレスキー信号AK6 、テストグループ検出信号/TGA,/TGBおよびタイミング検出信号TDCを受け、これらの信号に応じたアドレスキーデコード信号AKD0,・・・,AKD7を出力するアドレスキーメインデコーダ（図１０）、1624はアドレスキーデコード信号AKD0,・・・,AKD7を受け、このアドレスキーデコード信号AKD0,・・・,AKD7に応じたテストモード設定信号TE,TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,TEST7を出力するバッファ（図１１）である。
【００５９】
図８はアドレスキーラッチ回路1621を示す具体的回路図で、アドレスキーラッチ回路1621はインバータ1621aと、クロックトインバータ1621ba、NOR回路1621bb、NOR回路1621bbとでラッチ回路を構成するインバータ1621bc、およびインバータ1621bdを有する部分ラッチ回路1621bと、クロックトインバータ1621ca、NOR回路1621cb、NOR回路1621cbとでラッチ回路を構成するインバータ1621cc、およびインバータ1621cdを有する部分ラッチ回路1621cと、クロックトインバータ1621da、NOR回路1621db、NOR回路1621dbとでラッチ回路を構成するインバータ1621dc、およびインバータ1621ddを有する部分ラッチ回路1621dと、クロックトインバータ1621ea、NOR回路1621eb、NOR回路1621ebとでラッチ回路を構成するインバータ1621ec、およびインバータ1621edを有する部分ラッチ回路1621eと、クロックトインバータ1621fa、NOR回路1621fb、NOR回路1621fbとでラッチ回路を構成するインバータ1621fc、およびインバータ1621fdを有する部分ラッチ回路1621fとを有する。
【００６０】
図９はアドレスキープリデコーダ1622を示す具体的回路図で、このアドレスキープリデコーダ1622はNOR回路1622a,1622b,1622c,1622d,1622e,1622f,1622g,1622hを有する。このように２相のアドレスキー信号AKi および/AKi をラッチしておくことで、NOR回路１つだけで１つのアドレスキープリデコード信号を出力できる。図１０はアドレスキーメインデコーダ1623を示す具体的回路図で、このアドレスキーメインデコーダ1623はタイミング検出信号TDC、テストグループ検出信号/TGA,/TGBおよびアドレスキー信号AK6 を受け、アドレスキーデコード信号AKD0を出力する部分デコーダ1623aと、アドレスキープリデコード信号AK2 ・AK3,/AK2・AK3,AK4 ・/AK5,AK2 ・/AK3,/AK4・AK5 およびテストグループ検出信号/TGAを受け、アドレスキープリデコード信号AK2 ・AK3,/AK2・AK3,AK4 ・/AK5,AK2 ・/AK3,/AK4・AK5にそれぞれ対応したアドレスキーデコード信号AKD6,AKD4,AKD7,AKD3,AKD5を出力する部分デコーダ1623bと、アドレスキープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3およびテストグループ検出信号/TGBを受けてアドレスキーデコード信号AKD1,AKD2を出力する部分デコーダ1623cとを有する。
【００６１】
そして、部分デコーダ1623aはインバータ1623aa、NAND回路1623ab、NOR回路1623ac、インバータ1623ad、NAND回路1623ae、NAND回路1623afおよびNAND回路1623agを有し、アドレス信号A0およびA1の一方がＳレベルで他方がＨレベルのとき以外で、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRのタイミング（JEDEC標準のマルチビットテストモードセットタイミング）で入力されてテストグループ検出信号/TGA,/TGBが共にＨレベルとされ、タイミング検出信号TDCがＨレベルにされるとき、またはアドレス信号A0およびA1の一方がＳレベルで他方がＨレベルにされてロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRのタイミング（特殊テストモードセットタイミング）で入力されて、このときにアドレス信号A6としてＨレベルが与えられ、テストグループ検出信号/TGA,/TGBのうち一方がＬレベルとされ、アドレスキー信号AK6 がＨレベルとされタイミング検出信号TDCがＨレベルにされるときに、アドレスキーデコード信号AKD0をＨレベルとする。
【００６２】
部分デコーダ1623bはインバータ1623ba,1623bb,1623bc,1623bd,1623beおよびNOR回路1623bf,1623bg,1623bh,1623bi,1623bjを有し、アドレス信号A0およびA1がそれぞれＳレベルおよびＨレベルにされてロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRのタイミング（特殊テストモードセットタイミング）で入力され、テストグループ検出信号/TGAがＬレベルとされると、アドレスキーデコード信号AKD6,AKD4,AKD7,AKD3,AKD5のうち、５つのアドレスキープリデコード信号AK2 ・AK3,/AK2・AK3,AK4 ・/AK5,AK2 ・/AK3,/AK4・AK5の中のアドレス信号A2,・・・,A5に応じてＨレベルとなったアドレスキープリデコード信号に対応したものをＨレベルにする。
【００６３】
部分デコーダ1623cはNOR回路1623ca,1623cb,1623cc,1623cdを有し、アドレス信号A0およびA1がそれぞれＨレベルおよびＳレベルにされてロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEがWCBRのタイミング（特殊テストモードセットタイミング）で入力され、テストグループ検出信号/TGBがＬレベルとされると、このときに与えられていたアドレス信号A2およびA3が共にＨレベルでアドレスキープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3がそれぞれＨレベル、Ｌレベル、Ｌレベルであるとアドレスキーデコード信号AKD1およびAKD2を共にＨレベルとし、アドレス信号A2およびA3がそれぞれＨレベルおよびＬレベルでアドレスキープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3がそれぞれＬレベル、Ｈレベル、Ｌレベルであるとアドレスキーデコード信号AKD1およびAKD2をそれぞれＨレベルおよびＬレベルとし、アドレス信号A2およびA3がそれぞれＬレベルおよびＨレベルでアドレスキープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3がそれぞれＬレベル、Ｌレベル、Ｈレベルであるとアドレスキーデコード信号AKD1およびAKD2をそれぞれＬレベルおよびＨレベルとし、アドレス信号A2およびA3が共にＬレベルでアドレスキープリデコード信号AK2 ・AK3,AK2 ・/AK3,/AK2・AK3が共にＬレベルであるとアドレスキーデコード信号AKD1およびAKD2を共にＬレベルとする。
【００６４】
図１１はバッファ1624を示す具体的回路図であり、このバッファ1624はインバータ1624aと、このインバータ1624aよりも電流駆動能力の大きいインバータ1624bと、インバータ1624cと、このインバータ1624cよりも電流駆動能力の大きいインバータ1624dと、インバータ1624eと、このインバータ1624eよりも電流駆動能力の大きいインバータ1624fと、インバータ1624gと、このインバータ1624gよりも電流駆動能力の大きいインバータ1624hと、インバータ1624iと、このインバータ1624iよりも電流駆動能力の大きいインバータ1624jと、インバータ1624kと、このインバータ1624kよりも電流駆動能力の大きいインバータ1624mと、インバータ1624nと、このインバータ1624nよりも電流駆動能力の大きいインバータ1624pおよび1624qと、インバータ1624rと、このインバータ1624rよりも電流駆動能力の大きいインバータ1624sとを有する。このように後段のインバータほど電流駆動能力を大きくすることで、テストモード設定信号TE,TEST1,TEST2,TEST3,TEST4,TEST5,TEST6N,TEST6S,TEST7を伝達する配線を素早く充放電できる。
【００６５】
図１２はこのDRAMの半導体チップ上のレイアウトを示す簡略化された平面図であり、図において10は半導体チップ、11はこの半導体チップ10の短辺の中央に位置し、長辺方向に延在するチップ中央帯12に長辺方向に配列された24個のパッドで、このパッド11を介してアドレス信号Ai や、ロウアドレスストローブ信号ext/RASなどの制御信号がこの半導体チップ10に入力され、このパッド11を介してデータDr のやり取りも行われる。13aはテストモード設定回路1600から出力されるマルチビットテストモード設定信号TEを伝達するテストモード設定信号配線、13bはテストモード設定回路1600から出力されるテストモード設定信号TEST1を伝達するテストモード設定信号配線、13cはテストモード設定回路1600から出力されるテストモード設定信号TEST2を伝達するテストモード設定信号配線、13dはテストモード設定回路1600から出力されるテストモード設定信号TEST3を伝達するテストモード設定信号配線、13eはテストモード設定回路1600から出力されるテストモード設定信号TEST4を伝達するテストモード設定信号配線、13fはテストモード設定回路1600から出力されるテストモード設定信号TEST5を伝達するテストモード設定信号配線、13gはテストモード設定回路1600から出力されるテストモード設定信号TEST6Nを伝達するテストモード設定信号配線、13hはテストモード設定回路1600から出力されるテストモード設定信号TEST6Sを伝達するテストモード設定信号配線、13iはテストモード設定回路1600から出力されるテストモード設定信号TEST7を伝達するテストモード設定信号配線である。
【００６６】
14は図３に示された基準電位発生回路111、レギュレータ114およびストレスモード回路115を有し、半導体チップ10のS(South)側に配置される内部回路117から出力される基準電位Vref を、レギュレータ112およびストレスモード回路113を有し、半導体チップ10のN(North)側に配置される内部回路116に伝達するための基準電位配線で、テストモード設定回路1600よりもS側ではこの基準電位配線14はテストモード設定信号配線13fおよびテストモード設定信号配線13hに隣接かつ並行して挟まれて設けられ、テストモード設定回路1600よりもN側ではテストモード設定信号配線13gおよびテストモード設定信号配線13iに隣接かつ並行して挟まれて設けられている。このように通常使用時はＬレベルに電位が固定されているテストモード設定信号配線を基準電位配線14に隣接させることで基準電位配線14にノイズが乗りにくくなり、通常使用時に安定した基準電位Vref を伝達することを可能にしている。また、テストモード設定信号配線が通常使用時にＨレベルに固定される場合でも同様のことが可能であることはいうまでもない。
【００６７】
昇圧電位発生回路120は半導体チップ10のN側に設けられ、テストモード設定信号配線13iを介してテストモード設定回路1600からテストモード設定信号TEST7を受け、テストモード設定信号TEST7がＨレベルになると出力している昇圧電位VPPの内部電源電位intVCCに対するブーストレベルが低くなるように（例えば通常はVPP=intVCC+2BSTとすると、TEST=HのときintVCC+BSTに）している。セルプレート電位発生回路130は半導体チップ10のS側に設けられ、テストモード設定信号配線13fを介してテストモード設定回路1600からテストモード設定信号TEST5を受け、テストモード設定信号TEST5がＨレベルになるとセルプレート電位VCPを通常の(1/2)intVCCからintVCCに上昇させる。
【００６８】
また、ロウプリデコーダ400に含まれる内部回路410は、テストモード設定信号配線13eを介してテストモード設定信号TEST4を受け、このテストモード設定信号TEST4がＨレベルになると通常よりも多くのBSj をＨレベルにして通常よりも多くのメモリセルブロック511が選択されてワード線が立ち上がるようにしている（ディスターブテストモード）。その他にもテストモード設定信号配線13eを介してテストモード設定信号TEST4を受け、このテストモード設定信号TEST4がＨレベルになると、コラムデコーダ1000からのデータ選択信号DSn により128ビットから4ビットのデータが選択される前の128ビットに同時に同じデータを書き込んだり、128ビットのデータが同一データか否か判定して判定結果をパッド11に出力するマルチビットテストモードを行うマルチビットテスト回路1120や、それぞれがテストモード設定信号配線13b,13cおよび13dを介してテストモード設定信号TEST1,TEST2およびTEST3を受け、このテストモード設定信号TEST1,TEST2およびTEST3がＨレベルになると各所定のテスト動作を行う内部回路1130,1140および1150が設けられている。
【００６９】
510はメモリマットで、チップ中央帯12を挟んで２つずつ計４つ設けられ、それぞれが17のセンスアンプブロック1110により16のメモリセルブロック511に分割されている。ロウデコーダ600は各メモリマット510のチップ中央帯12側に設けられ、各メモリセルブロック511に対応して設けられたロウデコーダブロック610を有する。コラムデコーダ1000は各メモリマット510に対して設けられ、128対のビット線（図示されず）を含む列ブロックに対応して１つ設けられるコラムデコーダブロック1010を有する。
【００７０】
図13はテストモード設定信号配線13f,13hおよび基準電位配線14が並行して配置されている部分の簡略化した断面図である。図において10aは半導体基板、10bは絶縁膜、10cは絶縁膜10b上の1層目の金属層（例えばアルミニウム層やタングステン層）で形成された配線、10dは配線10c上に形成された層間絶縁膜で、テストモード設定信号配線13f,13hおよび基準電位配線14は絶縁膜10d上の2層目の金属層（例えばアルミニウム層やタングステン層）で形成されている。10eはテストモード設定信号配線13f,13hおよび基準電位配線14上に形成された絶縁膜である。
【００７１】
次にテストモード設定回路1600の動作について図14から図17のタイミング図に基づいて説明する。図14は図5に示されたタイミング検出回路1611のWCBRタイミングでテストモードにセットし、CBRリフレッシュタイミングでテストモードをリセットしたときの動作を示すタイミング図で、まず時刻t0以前ではタイミング検出信号/TDA,TDBおよびTDCはそれぞれ図14の(p),(q)および(r)に示されたようにＨレベル、ＬレベルおよびＬレベルにリセットされている。そして、ライトイネーブル信号/WEが図14の(c)に示すように時刻t0でＬレベルにされると、タイミング検出回路1611におけるWBR検出回路1611cから出力されるWBR検出信号/WBRは図14の(d)に示すようにＬレベルとなり、コラムアドレスストローブ信号/CASが図14の(b)に示すように時刻t1でＬレベルにされると、タイミング検出回路1611におけるCBR検出回路1611dから出力されるCBR検出信号/CBRは図14の(e)に示すようにＬレベルとなり、ロウアドレスストローブ信号/RASが図14の(a)に示すように時刻t2でＬレベルにされると、このWBR検出信号/WBRおよびCBR検出信号/CBRは共にラッチされ、Ｌレベルを保持する。
【００７２】
一方、このときはまだWCBRタイミング検出回路1611eから出力されるWCBRタイミング検出信号WCBRが図14の(g)に示すようにＬレベルで、このWCBRタイミング検出信号WCBRを受けるセット／リセット回路1611iから出力されるタイミング検出信号TDAも図14の(k)に示すようにＬレベルにリセットされた状態となっており、タイミング検出信号ラッチ回路1611jから出力されるタイミング検出ラッチ信号LTDAは図14の(n)に示すようにラッチされ、Ｌレベルを保持する。従って、タイミング検出信号発生回路1611mから出力されるタイミング検出信号TDCは図14の(r)に示すようにＬレベルのままである。
【００７３】
そしてロウアドレスストローブ信号/RASの遅延信号D/RASが図14の(f)に示すように時刻t3でＬレベルに立ち下がると、WCBRタイミング検出回路1611eから出力されるWCBRタイミング検出信号WCBRは図14の(g)に示すようにＨレベルとなり、セット／リセット回路1611iから出力されるタイミング検出信号TDAは図14の(k)に示すようにＨレベルにセットされ、このタイミング検出信号TDAをタイミング検出信号発生回路1611mにより反転したタイミング検出信号/TDAは図14の(p)に示すようにＬレベルとなる。そして、パルス発生回路1611kから出力されるパルス信号PLSがロウアドレスストローブ信号/RASがＬレベルに変化した時刻t2から所定時間経過した時刻t4で図14の(m)に示すようにＬレベルとなり時刻t5までの所定期間Ｌレベルとなると、この所定期間の間、タイミング検出信号発生回路1611mから出力されるタイミング検出信号TDBは図14の(q)に示すようにＨレベルとなる。
【００７４】
そして、ライトイネーブル信号/RASが図14の(c)に示すように時刻t6でＨレベルとされ、コラムアドレスストローブ信号/CASが図14の(b)に示すように時刻t7でＨレベルとされ、ロウアドレスストローブ信号/RASが図14の(c)に示すように時刻t8でＨレベルとされると、WCBRタイミング検出回路1611eから出力されるWCBRタイミング検出信号WCBRが図14の(g)に示すようにＬレベルとなる。しかし、WCBRタイミング検出信号WCBRを受けるセット／リセット回路1611iから出力されるタイミング検出信号TDAは、リセットタイミング検出回路1611fから出力されるリセットタイミング検出信号/RSTが図14の(j)に示すようにＨレベルのままなので、図14の(k)に示すようにＨレベルにラッチされたままとなり、従ってタイミング検出信号/TDAも図14の(p)に示すようにＬレベルのままとなる。
【００７５】
そして、ロウアドレスストローブ信号/RASの遅延信号D/RASが図14の(f)に示すように時刻t9でＨレベルになると、WBR検出回路1611cから出力されるWBR検出信号/WBRは図14の(d)に示すようにラッチが解除されてＨレベルに変化し、CBR検出回路1611dから出力されるCBR検出信号/CBRは図14の(e)に示すようにラッチが解除されてＨレベルに変化する。また、タイミング検出信号ラッチ回路1611jから出力されるタイミング検出ラッチ信号LTDAは図14の(n)に示すようにラッチが解除されてＨレベルに変化し、このタイミング検出ラッチ信号LTDAを受けるタイミング検出信号発生回路1611mから出力されるタイミング検出信号TDCは図14の(r)に示すようにＨレベルに変化する。このようにしてWCBRタイミングでテストモードにセットされる。
【００７６】
次に、コラムアドレスストローブ信号/CASが図14の(b)に示すように時刻t10 でＬレベルにされると、CBR検出回路1611dから出力されるCBR検出信号/CBRは図14の(e)に示すようにＬレベルとなり、ロウアドレスストローブ信号/RASが図14の(a)に示すように時刻t11 でＬレベルにされると、WBR検出信号/WBRおよびCBR検出信号/CBRは共にラッチされ、それぞれＨレベルおよびＬレベルを保持する。一方、このときセット／リセット回路1611iから出力されるタイミング検出信号TDAは図14の(k)に示すようにＨレベルにラッチされた状態となっており、タイミング検出信号ラッチ回路1611jから出力されるタイミング検出ラッチ信号LTDAは図14の(n)に示すようにラッチされ、Ｈレベルを保持する。従って、タイミング検出信号発生回路1611mから出力されるタイミング検出信号TDCは図14の(r)に示すようにＨレベルのままである。
【００７７】
そしてロウアドレスストローブ信号/RASの遅延信号D/RASが図14の(f)に示すように時刻t12 でＬレベルとなり、パルス信号PLSが図14の(m)に示すように時刻t13 から時刻t14 の期間Ｌレベルになる。そして、コラムアドレスストローブ信号/CASが図14の(b)に示すように時刻t15 でＨレベルとされ、ロウアドレスストローブ信号/RASが図14の(a)に示すように時刻t16 でＨレベルとされると、リセットタイミング検出回路1611fにおけるCBRリフレッシュタイミング検出回路1611gから出力されるCBRリフレッシュタイミング検出信号CBRRは図14の(h)に示すようにＨレベルに変化し、リセットタイミング検出回路1611fから出力されるリセットタイミング検出信号/RSTは図14の(j)に示すようにＬレベルに変化する。
【００７８】
このリセットタイミング検出信号/RSTを受けるセット／リセット回路1611iから出力されるタイミング検出信号TDAは、図14の(k)に示すようにＬレベルにリセットされ、タイミング検出信号発生回路1611mから出力されるタイミング検出信号/TDAは図14の(p)に示すようにＨレベルに変化する。そして、ロウアドレスストローブ信号/RASの遅延信号D/RASが図14の(f)に示すように時刻t17 でＨレベルに変化すると、CBRリフレッシュタイミング検出回路1611gから出力されるCBRリフレッシュタイミング検出信号CBRRが図14の(h)に示すようにＬレベルに変化し、リセットタイミング検出回路1611fから出力されるリセットタイミング検出信号/RSTがＨレベルに変化する。
【００７９】
また、CBR検出回路1611dから出力されるCBR検出信号/CBRは図14の(e)に示すようにラッチ解除されＨレベルに変化する。さらに、タイミング検出信号ラッチ回路1611jから出力されるタイミング検出ラッチ信号LTDAが、図14の(n)に示すようにラッチ解除されＬレベルに変化し、このタイミング検出ラッチ信号LTDAを受けるタイミング検出信号発生回路1611mから出力されるタイミング検出信号TDCは図14の(r)に示すようにＬレベルに変化する。このようにしてCBRリフレッシュタイミングでテストモードがリセットされる。
【００８０】
図15はWCBRタイミングでテストモードにセットし、RORタイミングでテストモードをリセットしたときの動作を示すタイミング図で、WCBRタイミングでテストモードにセットする時刻t9までは図14のタイミング図と同じである。時刻t9以降で図14のタイミング図と異なるのは、コラムアドレスストローブ信号/CASがＬレベルにされず、CBR検出信号/CBRがＬレベルにならない点、および時刻t16 でロウアドレスストローブ信号/RASがＨレベルにされたとき、CBRリフレッシュタイミング検出回路1611gから出力されるCBRリフレッシュタイミング検出信号CBRRがＨレベルにならずに、RORタイミング検出回路1611hから出力されるRORタイミング検出信号RORが図15の(i)に示すようにＨレベルになることで、リセットタイミング検出回路1611fから出力されるリセットタイミング検出信号/RSTが図15の(j)に示すようにＬレベルに変化する点である。このようにCBRリフレッシュタイミングでも、RORタイミングでも同様にテストモードをリセットできる。
【００８１】
図16はJEDECで標準化されたマルチビットテストモードを設定するときの動作を示すタイミング図で、まずアドレス信号A0およびA1を図16の(g)および(h)に示すように通常のＨレベルまたはＬレベルにしておき、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEを図16の(a),(b)および(c)に示すようにWCBRタイミングで入力すると、図13に基づき説明したとおり、タイミング検出信号/TDA,TDBおよびTDCはそれぞれ図16の(d),(e)および(f)に示すように変化する。
【００８２】
また、テストグループ検出回路1612におけるテストグループ検出信号発生回路1612cから出力されるテストグループ検出信号/TGAおよび/TGBはそれぞれ図16の(j)および(k)に示すように共にＨレベルであり、タイミング検出信号TDCが図16の(f)に示すように時刻t9でＨレベルになると、共にＨレベルのテストグループ検出信号/TGAおよび/TGBを受けるアドレスキーメインデコーダ1623における部分デコーダ1623aから出力されるアドレスキーデコード信号AKD0がＨレベルとなり、バッファ1624から出力されるマルチビットテストモード設定信号TEが図16の(m)に示すようにＨレベルに活性化する。マルチビットテストモード設定信号TEのＬレベルへのリセットは、ここでは図示していないがCBRリフレッシュタイミングまたはRORタイミングを入力することでおこなわれる。
【００８３】
図17はJEDECで標準化されていない特殊テストモード（ここではストレステストモード）とマルチビットテストモードとを共に設定するときの動作を示すタイミング図で、まずアドレス信号A0およびA1を図17の(g)および(h)に示すようにそれぞれＳレベルおよびＨレベルに、アドレス信号A2,・・・,A6を図17の(i)に示すようにそれぞれＨレベル、Ｈレベル、Ｌレベル、Ｌレベル、Ｈレベルにしておき、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEを図17の(a),(b)および(c)に示すようにWCBRタイミングで入力すると、図14に基づき説明したとおり、タイミング検出信号/TDA,TDBおよびTDCはそれぞれ図17の(d),(e)および(f)に示すように変化する。
【００８４】
そして、タイミング検出信号TDCが図17の(f)に示すように時刻t9でＨレベルに変化すると、テストグループ検出回路1612におけるテストグループ検出信号発生回路1612cから出力されるテストグループ検出信号/TGAは図17の(j)に示すようにＬレベルとなり、アドレス信号A2,・・・,A6を図17の(i)に示すようにそれぞれＨレベル、Ｈレベル、Ｌレベル、Ｌレベル、Ｈレベルにしたため、アドレスキー信号AK6 がＨレベルに、アドレスキープリデコーダ1622から出力されるアドレスキープリデコード信号AK2 ・AK3,/AK2・AK3,AK4 ・/AK5,AK2 ・/AK3,/AK4・AK5がそれぞれＨレベル、Ｌレベル、Ｌレベル、Ｌレベル、Ｌレベルになっているので、アドレスキーメインデコーダ1623における部分デコーダ1623aから出力されるアドレスキーデコード信号AKD0がＨレベルとなり、部分デコーダ1623bから出力されるアドレスキーデコード信号AKD6がＨレベルとなり、バッファ1624から出力されるマルチビットテストモード設定信号TEおよびストレステストモードTEST6N,TEST6Sがそれぞれ図17の(m)および(n)に示すようにＨレベルに活性化する。
【００８５】
このように、JEDEC標準のマルチビットテストモードに設定できるだけでなく、アドレス信号A6をＨレベルにしておくことで特殊テストモードと共にマルチビットテストモードの設定ができるようになっている。また、特殊テストモードを設定するときはアドレス信号A0およびA1の一方をＳレベル、他方をＨレベルにしないといけないので、間違って高い電圧を印加したときは共にＳレベルとなり、特殊テストモードにセットされないようになっている。また、テストモードのリセットはここでは図示していないがCBRリフレッシュタイミングまたはRORタイミングを入力することで行われる。
【００８６】
図18はWCBRタイミングが入力されるとき、アドレス信号A0,・・・,A6の状態（アドレスキー）に応じてどのテストモード設定信号がＨレベルに活性化されるかを示すアドレスキーとテストモードとの対応表で、図中のSはＳレベル、HはＨレベル、LはＬレベル、＊はＨレベルまたはＬレベルであることを示す。ここでテストモード設定信号TEST1,TEST2を独立設定キーによりＨレベルになるようにしてあるのは、テストモード設定信号TEST1,TEST2以外の特殊テストモード設定信号を同時にＨレベルにしたいためである。もちろんこのアドレスキーの組み合わせに限られず自由にアドレスキーの組み合わせを決めて回路を組んでも構わない。
【００８７】
以上のようにこの実施例１においては、JEDECで標準化されているマルチビットテストモードに設定できるだけでなく、特殊テストモードと共にマルチビットテストモードを設定できるので特殊テストに要するテスト時間を短縮することができる。
【００８８】
また、特殊テストモードに設定するにはアドレス信号A0およびA1の一方をＳレベル、他方をＨレベルにしないといけないので、間違って高い電圧を印加したときは共にＳレベルとなり、特殊テストモードに誤設定されない。
【００８９】
また、常時導通状態となる負荷回路1612ah,1612bhを有するスーパーＨレベル検出回路1612a,1612bをアドレス信号A0,A1に対して設けるだけで、各アドレス信号A2,・・・,A6に対して設けず、あとはA2,・・・,A6のアドレスキーで特殊テストモードの設定ができるようにしてあるので、消費電力が低減され、回路面積の増大も抑制される。
【００９０】
また、テストグループ検出補助信号SV0,HV0,SV1,HV1 が確定してからタイミング検出信号TDCがＨレベルになり、テストグループ検出信号/TGA,/TGBがＬレベルに変化するようにしているので、誤設定が抑制される。
【００９１】
さらに、テストモード設定信号の保持をアドレスキー信号をラッチすることで行って、後段のバッファ1624などでラッチしていないので、電流駆動能力の小さなサイズの小さい論理ゲートでラッチ回路を構成することが可能となり、テストモード設定回路1600の面積を小さくできる。
【００９２】
（実施例２．）
次にこの発明の実施例２であるDRAMについて図19から図24に基づいて説明する。この実施例２のDRAMが実施例１のDRAMと異なる点は、テストモード設定回路1600におけるテストモード設定信号発生回路1620の構成とこの構成の違いからくるレイアウトの違いである。以下この異なる点について説明する。
【００９３】
図19はこの実施例２のDRAMのテストモード設定回路1600におけるテストモード設定信号発生回路1620を示すブロック図であり、このテストモード設定信号発生回路1620が図7に示された実施例１のテストモード設定信号発生回路1620と異なる点は、バッファ1624の構成（図20）が異なる点、6つのアドレスキーデコード信号AKD1,AKD2,AKD3,AKD4,AKD6およびAKD7を受けてこれよりも少なく、このアドレスキーデコード信号AKD1,AKD2,AKD3,AKD4,AKD6およびAKD7に応じた３つのテストモードエンコード信号TEN0,TEN1およびTEN2を出力するエンコード信号発生回路1625（図21）を新たに設けている点、および３つのテストモードエンコード信号TEN0,TEN1およびTEN2を受けてこれよりも多い7つのテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7およびTEST6Sを出力するテストモードデコード回路群1626（図22）を新たに設けた点である。
【００９４】
図20はこの実施例２のDRAMのテストモード設定回路1600におけるバッファ1624を示す回路図であり、このバッファ1624が図11に示された実施例１におけるバッファ1624と異なるのは、アドレスキーデコード信号AKD0を受けてマルチビットテストモード設定信号TEを出力するインバータ1624aおよび1624bと、アドレスキーデコード信号AKD5を受けてテストモード設定信号TEST5を出力するインバータ1624kおよび1624mを残して、他のインバータは除いた点である。
【００９５】
図21はこの実施例２のDRAMのテストモード設定回路1600におけるエンコード信号発生回路1625を示す回路図であり、このエンコード信号発生回路1625は、アドレスキーデコード信号AKD6,AKD3,AKD1,AKD2を受け、アドレスキーデコード信号AKD6がＨレベルのとき、アドレスキーデコード信号AKD3がＨレベルのとき、またはアドレスキーデコード信号AKD1およびAKD2がそれぞれＨレベルおよびＬレベルのときＨレベルとなるテストモードエンコード信号TEN0を出力する部分エンコード回路1625aと、アドレスキーデコード信号AKD6,AKD4,AKD2,AKD1を受け、アドレスキーデコード信号AKD6がＨレベルのとき、アドレスキーデコード信号AKD4がＨレベルのとき、またはアドレスキーデコード信号AKD2およびAKD1がそれぞれＨレベルおよびＬレベルのときＨレベルとなるテストモードエンコード信号TEN1を出力する部分エンコード回路1625bと、アドレスキーデコード信号AKD6,AKD7,AKD3,AKD4,AKD1,AKD2を受け、アドレスキーデコード信号AKD6およびAKD7がそれぞれＨレベルおよびＬレベルのとき、アドレスキーデコード信号AKD3およびAKD4の少なくとも一方がＨレベルのとき、またはアドレスキーデコード信号AKD1およびAKD2が共にＨレベルのときＨレベルとなるテストモードエンコード信号TEN2を出力する部分エンコード回路1625cとを有する。
【００９６】
そして、部分エンコード回路1625aはインバータ1625aa,1625ab,1625ac、NAND回路1625ad、NAND回路1625ae、インバータ1625afおよび1625agを有する。また、部分エンコード回路1625bはインバータ1625ba,1625bb,1625bc、NAND回路1625bd、NAND回路1625be、インバータ1625bfおよび1625bgを有する。さらに、部分エンコード回路1625bはインバータ1625ca、NAND回路1625cb、NOR回路1625cc、NAND回路1625cd、NAND回路1625ce、インバータ1625cfおよび1625cgを有する。
【００９７】
図22はこの実施例２のDRAMのテストモード設定回路1600におけるテストモードデコード回路群1626を示す回路図であり、このテストモードデコード回路群1626は３つのテストモードエンコード信号TEN0,TEN1,TEN2を受けて、テストモードエンコード信号TEN0,TEN1,TEN2に応じた、このテストモードエンコード信号TEN0,TEN1,TEN2よりも多い6つのテストモード設定信号TEST3,TEST4,TEST1,TEST2,TEST6N,TEST7を出力し、エンコード信号発生回路1625よりも半導体チップのN側に配置されるテストモードデコード回路1626aと、テストモードエンコード信号TEN0,TEN1,TEN2を受けてこのテストモードエンコード信号TEN0,TEN1,TEN2が共にＨレベルであるとＨレベルとなるテストモード設定信号TEST6Sを出力し、NAND回路1626baおよびインバータ1626bbを有するテストモードデコード回路1626bとを有する。
【００９８】
テストモードデコード回路1626aはテストモードエンコード信号TEN0,TEN1,TEN2を受け、テストモードエンコード信号TEN0,TEN1およびTEN2がそれぞれＨレベル、ＬレベルおよびＨレベルであるとＨレベルとなるテストモード設定信号TEST3、テストモードエンコード信号TEN0,TEN1およびTEN2がそれぞれＬレベル、ＨレベルおよびＨレベルであるとＨレベルとなるテストモード設定信号TEST4、テストモードエンコード信号TEN0,TEN1およびTEN2がそれぞれＨレベル、ＬレベルおよびＬレベルであるとそれぞれＨレベルおよびＬレベルとなり、テストモードエンコード信号TEN0,TEN1およびTEN2がそれぞれＬレベル、ＨレベルおよびＬレベルであるとそれぞれＬレベルおよびＨレベルとなり、テストモードエンコード信号TEN0,TEN1およびTEN2がそれぞれＬレベル、ＬレベルおよびＨレベルであると共にＨレベルとなるテストモード設定信号TEST1およびTEST2を出力するローカルテストモードデコード回路1626cと、テストモードエンコード信号TEN0,TEN1,TEN2を受け、テストモードエンコード信号TEN0,TEN1およびTEN2が共にＨレベルであるとＨレベルとなるテストモード設定信号TEST6N、およびテストモードエンコード信号TEN0,TEN1およびTEN2がそれぞれＨレベル、ＨレベルおよびＬレベルであるとＨレベルとなるテストモード設定信号TEST7を出力するローカルテストモードデコード回路1626dとを有する。
【００９９】
そして、ローカルテストモードデコード回路1626cは、インバータ1626ca、NAND回路1626ab、インバータ1626cc、インバータ1626cd、NAND回路1626ce、インバータ1626cf、インバータ1626cg,1626ch,1626ci,1626cj,1626ck,1626cm,1626cn,1626cp,1626cq、NAND回路1626cr,1626cs,1626ctおよびNAND回路1626cu,1626cvを有する。また、ローカルテストモードデコード回路1626dは、NAND回路1626da、インバータ1626db,1626dc、NAND回路1626ddおよびインバータ1626deを有する。ここで、インバータ1626cgおよび1626chは遅延回路1626cwを構成し、インバータ1626cmおよび1626cnは遅延回路1626cxを構成し、インバータ1626cpおよび1626cqは遅延回路1626cyを構成している。テストモードエンコード信号TEN0,TEN1,TEN2を直接入力せず、遅延回路1626cw,1626cx,1626cyを介して入力するのは、テストモードエンコード信号TEN0,TEN1,TEN2のクロックスキューによってNAND回路1626cr,1626cs,1626ctからひげ状のパルスが発生するのを防ぐためである。
【０１００】
図23はこの実施例2のDRAMの半導体チップ上のレイアウトを示す簡略化された平面図であり、図23において15はテストモード設定回路1600における状態検出回路1610と、テストモード設定信号発生回路1620の中のアドレスキーラッチ回路1621、アドレスキープリデコーダ1622、アドレスキーメインデコーダ1623、バッファ1624およびエンコード信号発生回路1625と、テストモード設定信号発生回路1620のテストモードデコード回路群1626の中のテストモードデコード回路1626bとを有するテスト回路である。そして、このテスト回路15におけるエンコード信号発生回路1625から出力されるテストモードエンコード信号TEN0,TEN1およびTEN2をそれぞれ伝達する3本のエンコード信号配線13j,13kおよび13mがこのテスト回路15から半導体チップ10のN側に延びて配置されている。
【０１０１】
そして、テストモードデコード回路1626aを構成するローカルテストモードデコード回路1626cおよび1626dは、それぞれエンコード信号発生回路1625を有するテスト回路15よりも半導体チップ10のN側に設けられ、エンコード信号配線13j,13k,13mからテストモードエンコード信号TEN0,TEN1,TEN2を受け、このテストモードエンコード信号に応じたテストモード設定信号TEST1,TEST2,TEST3,TEST4およびテストモード設定信号TEST6N,TEST7を、エンコード信号発生回路1625を有するテスト回路15よりも半導体チップ10のN側に設けられた内部回路1130,1140,1150,410および内部回路116,120に出力している。エンコード信号配線13j,13k,13mがテスト回路15から半導体チップ10のS側に延びていないのに、内部回路117に出力するテストモード設定信号TEST6Sを図22に示すようにわざわざテストモードエンコード信号TEN0,TEN1,TEN2をテストモードデコード回路1626bによりデコードして発生させているのは、テストモード設定信号TEST6N,TEST6Sを同じタイミングでＨレベルにしてN側の内部回路116およびS側の内部回路117が同じタイミングでストレステストモード動作をするようにしているためである。
【０１０２】
そして、半導体チップ10のS側に設けられた内部回路117から出力される基準電位Vref を半導体チップ10のN側に設けられた内部回路116に伝達するための基準電位線14は、テスト回路15のS側では基準電位線14と同じ2層目の金属層（例えばアルミニウム層やタングステン層）で形成されたテストモード設定信号配線13fおよび13hに隣接かつ並行して挟まれ、テスト回路15とローカルテストモードデコード回路1626dとの間のロウアドレス信号やコラムアドレス信号などの各種信号配線（図示せず）が配置されているチップ中央部分では基準電位線14と同じ2層目の金属層（例えばアルミニウム層やタングステン層）で形成されたエンコード信号配線13kおよび13mに隣接かつ並行して挟まれ、ローカルテストモードデコード回路1626dよりもN側では基準電位線14と同じ2層目の金属層（例えばアルミニウム層やタングステン層）で形成されたテストモード設定信号配線13gおよび13iに隣接かつ並行して挟まれている。これによって基準電位線14は通常動作時はＬレベルに固定されたテストモードクロック配線（テストモード設定信号配線およびエンコード信号配線）によってシールドされることで基準電位線14にはノイズが乗りにくくなる。また、テストモードクロック配線が異常使用時にＨレベルに固定される場合でも同様のことが可能であることはいうまでもない。
【０１０３】
また、テストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7の数よりも少ない3本のエンコード信号配線13j,13k,13mでテストモード設定信号をエンコードした形で伝達しているので、図12に示された実施例1のDRAMではテストモード設定回路1600から半導体チップ10のN側に延びる配線は、テストモード設定信号配線13a,13b,13c,13d,13e,13g,13iの7本であるのに対し、図23に示されたこの実施例2のDRAMではテスト回路15から半導体チップ10のN側に延びる配線は、エンコード信号配線13j,13k,13mおよびテストモード設定信号配線13aの4本で済むので、配線を延在させるのに必要な面積が低減される。特に、この実施例2のように半導体チップ10のチップ中央帯12にパッド11が配置された構成では、このチップ中央帯12の面積の多くをパッド11やこのパッド11に出力データを伝達する配線や、パッド11から受けたアドレス信号を伝達する配線などの種々の配線が占めており、テストモード設定信号をエンコードした形で伝達して配線を少なくすることは効果的である。
【０１０４】
また、パッド11の位置に限らず、一般的にDRAMでは半導体チップ10の中央付近は、半導体チップ10の縦横に延びるロウアドレスプリデコード信号およびコラムアドレスプリデコード信号を伝達する配線などの交差点となるため、余分に配線を延在させる領域が小さい。従って、チップ中央付近を通ってテストモード設定信号を伝達する場合でもテストモード設定信号をエンコードした形で伝達して配線を少なくすることは効果的である。
【０１０５】
また、テストモード設定信号をエンコードした形で伝達することでテスト回路15から半導体チップ10のN側に延びる配線が減少したぶん、外部電源電位extVCCを伝達する外部電源電位線や内部電源電位intVCCを伝達する内部電源電位線や接地電位GNDを伝達する接地電位線などの電源線16を太くすることで、電源線16の抵抗値が小さくなって電圧降下が小さくなるので、安定した電源電位（接地電位を含む）を半導体チップ10の各所に伝えることができる。さらに、ローカルテストモードデコード回路1626cによりテストモード設定信号TEST1,TEST2,TEST3,TEST4が半導体チップ10の中央付近でデコードされると、残る２つのテストモード設定信号TEST6N,TEST7を半導体チップ10のN側へ伝達するのに3本のエンコード信号配線13j,13k,13mで伝達するのは得策ではないので、ローカルテストモードデコード回路1626dはテストモード設定信号TEST6N,TEST7に対応した内部回路116,120よりもローカルテストモードデコード回路1626cよりに設けられている。
【０１０６】
図24はテストモードエンコード信号TEN0,TEN1,TEN2の状態によりテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7のうちのどれがＨレベルに活性化されるかを示すデコード表を示しており、テストモードエンコード信号TEN0,TEN1およびTEN2がそれぞれＬレベル、ＬレベルおよびＬレベルであるとどのテストモードも活性化されず、Ｌレベル、ＬレベルおよびＨレベルであるとテストモード設定信号TEST1,TEST2がＨレベルにされ、Ｌレベル、ＨレベルおよびＬレベルであるとテストモード設定信号TEST2がＨレベルにされ、Ｌレベル、ＨレベルおよびＨレベルであるとテストモード設定信号TEST4がＨレベルにされ、Ｈレベル、ＬレベルおよびＬレベルであるとテストモード設定信号TEST1がＨレベルにされ、Ｈレベル、ＬレベルおよびＨレベルであるとテストモード設定信号TEST3がＨレベルにされ、Ｈレベル、ＨレベルおよびＬレベルであるとテストモード設定信号TEST7がＨレベルにされ、Ｈレベル、ＨレベルおよびＨレベルであるとテストモード設定信号TEST6NがＨレベルにされる。
【０１０７】
このように一般的にはn個のテストモードエンコード信号により、どのテストモード設定信号も活性化されない組み合わせ１つを除いた2n -1通りの活性化されるテストモード設定信号の組み合わせが指定できる。また、マルチビットテストモード設定信号TEのように種々のテストモード設定信号と共に活性化させるテストモード設定信号は、エンコードせずに独立させておくことでいたずらにエンコード信号発生回路1625およびテストモードデコード回路群1626を複雑にすることを避けることができる。
【０１０８】
また、実施例1では図18に示すようにアドレス信号A0,A1,A2,A3,A4,A5がそれぞれＳレベル、Ｈレベル、Ｌレベル、Ｈレベル、Ｈレベル、Ｌレベルであるとテストモード設定信号TEST4およびTEST7が共にＨレベルに活性化され、アドレス信号A0,A1,A2,A3,A4,A5がそれぞれＳレベル、Ｈレベル、Ｈレベル、Ｌレベル、Ｈレベル、Ｌレベルであるとテストモード設定信号TEST3およびTEST7が共にＨレベルに活性化され、アドレス信号A0,A1,A2,A3,A4,A5がそれぞれＳレベル、Ｈレベル、Ｈレベル、Ｈレベル、Ｈレベル、Ｌレベルであるとテストモード設定信号TEST6NおよびTEST7が共にＨレベルに活性化されるモードもあるが、これらのモードは使用されないので縮退させて3本のエンコード信号配線13j,13k,13mで使用されるテストモードが設定できるようにしてある。しかしながら、縮退させているのは他の信号配線が集中する半導体チップ10の中央付近を通って伝達されるものだけなので、同時に活性化されるテストモード設定信号の組み合わせを極端に制限はしていない。
【０１０９】
以上のようにこの実施例2のDRAMにおいても実施例1のDRAMと同様の効果を奏し、さらに、6つのテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を、このテストモード設定信号よりも少ない３つのテストモードエンコード信号TEN0,TEN1,TEN2にして少ないエンコード信号配線13j,13k,13mで内部回路1130,1140,1150,410,116,120に伝達するので、少ない配線領域でテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達することができる。
【０１１０】
また、エンコードにより少ない配線領域でテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達することができるので、複数のパッド11が配置されるチップ中央帯12で配線を通す領域が狭い半導体チップ10でも多くのテストモードを設定可能にできる。
【０１１１】
また、エンコードにより少ない配線領域でテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達することができるので、種々の信号配線がひしめき合っている半導体チップ10の中央付近を通ってテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達することができる。
【０１１２】
また、エンコードによりテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達するための配線が減ったぶん、電源線16を太くしたり本数を増やしたりすることで強化でき、安定した電源電位（接地電位も含む）を半導体チップ10の各所に供給できる。
【０１１３】
また、エンコード信号配線によって伝達しているのは種々の信号配線が集中する半導体チップ10の中央付近を通って伝達されるテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7だけなので、同時に活性化されるテストモード設定信号の組み合わせを極端に制限することがない。
【０１１４】
また、他のテストモード設定信号と共に活性化されるマルチビットテストモード設定信号はエンコードしないので、マルチビットテストモード設定信号と他のテストモード設定信号を共に活性化させるエンコード信号の組み合わせを与えておく必要がなくなり、限られたエンコード信号配線でより多くのテストモード設定信号を伝達できる。
【０１１５】
また、エンコード信号配線13j,13k,13mを内部回路1130,1140,1150,410,116,120に直接入力せず、テストモードデコード回路1626aにより各内部回路1130,1140,1150,410,116,120に対応したテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7にデコードして各内部回路1130,1140,1150,410,116,120に入力することで、各内部回路1130,1140,1150,410,116,120付近で余分に配線領域が増大するのが抑制されて、各内部回路1130,1140,1150,410,116,120自体もデコードする回路を必要としなくなり面積増大が抑制される。
【０１１６】
また、ローカルテストモードデコード回路1626cによりテストモード設定信号TEST1,TEST2,TEST3,TEST4が半導体チップ10の中央付近でデコードされると、残る２つのテストモード設定信号TEST6N,TEST7を半導体チップ10のN側へ伝達するのに3本のエンコード信号配線13j,13k,13mで伝達せず、ローカルテストモードデコード回路1626dをテストモード設定信号TEST6N,TEST7に対応した内部回路116,120よりもローカルテストモードデコード回路1626cよりに設けることで2本のテストモード設定信号配線13g,13iで伝達するので、配線領域の増大を抑制できる。
【０１１７】
（実施例３．）
次にこの発明の実施例３であるDRAMについて図25および図26に基づいて説明する。この実施例３のDRAMが実施例２のDRAMと異なる点は、テストモード設定回路1600のテストモード設定信号発生回路1620におけるテストモードデコード回路群1626の構成と、この構成の違いからレイアウトが異なってくる点、およびテストモード設定信号TEST4を受ける内部回路410のレイアウト位置が移動した点である。以下この異なる点について説明する。
【０１１８】
図25はこの実施例３のDRAMのテストモード設定回路1600のテストモード設定信号発生回路1620におけるテストモードデコード回路群1626を示す回路図であり、このテストモードデコード回路群1626が図22に示された実施例２のテストモードデコード回路群1626と異なる点は、テストモードデコード回路1626aのローカルテストモードデコード回路1626cにおけるテストモード設定信号TEST4を発生していたインバータ1626cd、NAND回路1626ce、インバータ1626cfがなくなった点、およびテストモードデコード回路1626aのローカルテストモードデコード回路1626dにテストモード設定信号TEST4を発生するインバータ1626df、NAND回路1626dgおよびインバータ1626dhが新たに設けられた点である。
【０１１９】
図26はこの実施例3のDRAMの半導体チップ上のレイアウトを示す簡略化された平面図であり、図26において図23に示された実施例2のDRAMの平面図と異なる点は、テストモード設定信号TEST4を受ける内部回路410が半導体チップ10のN側に移動した点、これに伴い回路構成が変わったローカルテストモードデコード回路1626cがテストモード設定信号TEST4を出力せず、代わりに回路構成の変わったローカルテストモードデコード回路1626dがこのテストモード設定信号TEST4を出力している点、およびローカルテストモードデコード回路1626dが、半導体チップ10の中央付近で３つのテストモードエンコード信号TEN0,TEN1,TEN2をローカルテストモードデコード回路1626cにより３つのテストモード設定信号TEST1,TEST2,TEST3をデコードして出力しても、まだ半導体チップ10のN側には３つのテストモード設定信号TEST4,TEST6N,TEST7を内部回路410,116,120に伝達しなければならず、3本のエンコード信号配線13j,13k,13mの数と等しいかまたはこの数よりも多いので（この実施例では等しい）、そのままエンコード信号配線13j,13k,13mによって残りのテストモード設定信号TEST4,TEST6N,TEST7をエンコードした形で半導体チップ10のN側の内部回路410,116,120付近まで伝達し、ローカルテストモードデコード回路1626dをローカルテストモードデコード回路1626cよりも内部回路410,116,120よりに設けている点で異なる。
【０１２０】
以上のようにこの実施例3のDRAMにおいても実施例1のDRAMと同様の効果を奏し、また、実施例2のDRAMと同様に6つのテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を、このテストモード設定信号よりも少ない３つのテストモードエンコード信号TEN0,TEN1,TEN2にして少ないエンコード信号配線13j,13k,13mで内部回路1130,1140,1150,410,116,120に伝達するので、少ない配線領域でテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達することができる。
【０１２１】
また、実施例2のDRAMと同様にエンコードにより少ない配線領域でテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達することができるので、複数のパッド11が配置されるチップ中央帯12で配線を通す領域が狭い半導体チップ10でも多くのテストモードを設定可能にでき、種々の信号配線がひしめき合っている半導体チップ10の中央付近を通ってテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達することもできる。
【０１２２】
また、実施例2のDRAMと同様にエンコードによりテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7を伝達するための配線が減ったぶん、電源線16を太くしたり本数を増やしたりすることで強化でき、安定した電源電位（接地電位も含む）を半導体チップ10の各所に供給できる。また、エンコード信号配線によって伝達しているのは種々の信号配線が集中する半導体チップ10の中央付近を通って伝達されるテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7だけなので、同時に活性化されるテストモード設定信号の組み合わせを極端に制限することがない。
【０１２３】
また、実施例2のDRAMと同様に他のテストモード設定信号と共に活性化されるマルチビットテストモード設定信号はエンコードしないので、マルチビットテストモード設定信号と他のテストモード設定信号を共に活性化させるエンコード信号の組み合わせを与えておく必要がなくなり、限られたエンコード信号配線でより多くのテストモード設定信号を伝達できる。
【０１２４】
また、実施例2と同様にエンコード信号配線13j,13k,13mを内部回路1130,1140,1150,410,116,120に直接入力せず、テストモードデコード回路1626aにより各内部回路1130,1140,1150,410,116,120に対応したテストモード設定信号TEST1,TEST2,TEST3,TEST4,TEST6N,TEST7にデコードして各内部回路1130,1140,1150,410,116,120に入力することで、各内部回路1130,1140,1150,410,116,120付近で余分に配線領域が増大するのが抑制されて、各内部回路1130,1140,1150,410,116,120自体もデコードする回路を必要としなくなり面積増大が抑制される。
【０１２５】
さらに、この実施例３のDRAMではローカルテストモードデコード回路1626cによりテストモード設定信号TEST1,TEST2,TEST3,TEST4が半導体チップ10の中央付近でデコードされても、残る３つのテストモード設定信号TEST4,TEST6N,TEST7を半導体チップ10のN側へ伝達するのに3本のエンコード信号配線13j,13k,13mで伝達し、ローカルテストモードデコード回路1626dをローカルテストモードデコード回路1626cよりもテストモード設定信号TEST4,TEST6N,TEST7に対応した内部回路410,116,120よりに設けることで配線領域の増大を抑制できる。
【０１２６】
（実施例４．）
次にこの発明の実施例４であるDRAMについて図27および図28に基づいて説明する。この実施例４のDRAMが実施例３のDRAMと異なる点は、テストモード設定回路1600のテストモード設定信号発生回路1620におけるテストモードデコード回路群1626の構成と、この構成の違いからレイアウトが異なってくる点、およびテストモード設定信号TEST3を受ける内部回路1150のレイアウト位置が移動した点である。以下この異なる点について説明する。
【０１２７】
図27はこの実施例４のDRAMのテストモード設定回路1600のテストモード設定信号発生回路1620におけるテストモードデコード回路群1626を示す回路図であり、このテストモードデコード回路群1626が図25に示された実施例３のテストモードデコード回路群1626と異なる点は、テストモードデコード回路1626aのローカルテストモードデコード回路1626cにおけるテストモード設定信号TEST3を発生していたインバータ1626ca、NAND回路1626cbおよびインバータ1626ccがなくなった点、およびテストモードデコード回路1626bにテストモード設定信号TEST3を発生するインバータ1626bc、NAND回路1626bdおよびインバータ1626beが新たに設けられた点である。
【０１２８】
図28はこの実施例4のDRAMの半導体チップ上のレイアウトを示す簡略化された平面図であり、図28において図26に示された実施例3のDRAMの平面図と異なる点は、テスト回路15が移動した点、このテスト回路15にテストモードデコード回路1626bが含まれておらず、回路構成の変わったテストモードデコード回路1626bがテスト回路15とは別に設けられている点、テストモード設定信号TEST3を受ける内部回路1150が半導体チップ10のS側に移動した点、これに伴い回路構成が変わったローカルテストモードデコード回路1626cがテストモード設定信号TEST3を出力せず、代わりに回路構成が変わったと共にテスト回路15と別になったローカルテストモード1626bがこのテストモード設定信号TEST3を出力している点、および基準電位Vref を伝達する基準電位配線14がテストモードデコード回路1626bのS側で、図26に示されたようにテストモード設定信号配線13fおよび13hにより隣接かつ並行して挟まれるのではなく、テストモード設定信号配線13dおよび内部電源電位intVCCまたは接地電位GNDを伝達する電源線17により隣接かつ並行して挟まれてシールドされている点で異なる。
【０１２９】
そして、半導体チップ10のS側に配置された内部回路1150,117に２つのテストモード設定信号TEST3,TEST6Sを伝達するのに、エンコードした形にして3本のエンコード信号配線13j,13k,13mで伝達するのは配線領域が増大するため、テストモードデコード回路1626bを内部回路1150,117よりもエンコード信号発生回路1625を含むテスト回路15よりに設けて早めにデコードして、2本のテストモード設定信号配線13d,13hによってテストモード設定信号TEST3,TEST6Sを伝達している。
【０１３０】
以上のようにこの実施例4のDRAMにおいても実施例3のDRAMと同様の効果を奏し、また、テストモードデコード回路1626bを内部回路1150,117よりもテスト回路15よりに設けているので、テストモード設定信号TEST3,TEST6Sを伝達するための配線領域の増大を抑制できる。なお実施例1〜4ではロウデコーダを中央帯に配置した例を示したが、中央帯と反対側に配置しても本発明の目的は達成される。またテストモード設定回路をパッドの横に配置した例を示したが、パッド間に配置しても構わない。
【図面の簡単な説明】
【０１３１】
【図１】この発明の実施例１のDRAMのブロック図である。
【図２】この発明の実施例１のDRAMの動作を示すタイミング図である。
【図３】この発明の実施例１のDRAMの内部電源電位発生回路の回路図である。
【図４】この発明の実施例１のDRAMのテストモード設定回路の回路図である。
【図５】この発明の実施例１のDRAMのテストモード設定回路におけるタイミング検出回路の回路図である。
【図６】この発明の実施例１のDRAMのテストモード設定回路におけるテストグループ検出回路の回路図である。
【図７】この発明の実施例１のDRAMのテストモード設定回路におけるテストモード設定信号発生回路のブロック図である。
【図８】この発明の実施例１のDRAMのテストモード設定信号発生回路におけるアドレスキーラッチ回路の回路図である。
【図９】この発明の実施例１のDRAMのテストモード設定信号発生回路におけるアドレスキープリデコーダの回路図である。
【図１０】この発明の実施例１のDRAMのテストモード設定信号発生回路におけるアドレスキーメインデコーダの回路図である。
【図１１】この発明の実施例１のDRAMのテストモード設定信号発生回路におけるバッファの回路図である。
【図１２】この発明の実施例１のDRAMが形成された半導体チップの簡略化された平面図である。
【図１３】この発明の実施例１のDRAMのテストモード設定信号配線を含む簡略化された断面図である。
【図１４】この発明の実施例１のDRAMのテストモード設定回路の動作を示すタイミング図である。
【図１５】この発明の実施例１のDRAMのテストモード設定回路の動作を示すタイミング図である。
【図１６】この発明の実施例１のDRAMのテストモード設定回路の動作を示すタイミング図である。
【図１７】この発明の実施例１のDRAMのテストモード設定回路の動作を示すタイミング図である。
【図１８】この発明の実施例１のDRAMのアドレスキーとテストモードとの関係を示す図である。
【図１９】この発明の実施例２のDRAMのテストモード設定回路におけるテストモード設定信号発生回路のブロック図である。
【図２０】この発明の実施例２のDRAMのテストモード設定信号発生回路におけるバッファの回路図である。
【図２１】この発明の実施例２のDRAMのテストモード設定信号発生回路におけるエンコード信号発生回路の回路図である。
【図２２】この発明の実施例２のDRAMのテストモード設定信号発生回路におけるテストモードデコード回路群の回路図である。
【図２３】この発明の実施例２のDRAMが形成された半導体チップの簡略化された平面図である。
【図２４】この発明の実施例２のDRAMのテストモードエンコード信号とテストモードとの関係を示す回路図である。
【図２５】この発明の実施例３のDRAMのテストモード設定信号発生回路におけるテストモードデコード回路群の回路図である。
【図２６】この発明の実施例３のDRAMが形成された半導体チップの簡略化された平面図である。
【図２７】この発明の実施例４のDRAMのテストモード設定信号発生回路におけるテストモードデコード回路群の回路図である。
【図２８】この発明の実施例４のDRAMが形成された半導体チップの簡略化された平面図である。
【図２９】従来のテストモード設定回路の回路図である。
【符号の説明】
【０１３２】
10  半導体チップ、11  パッド、12  チップ中央帯、13d,13f,13g,13h,13i  テストモード設定信号配線、13j,13k,13m  エンコード信号配線、14  基準電位線、  116,120,410,1130,1140,1150  内部回路、1600  テストモード設定回路、1610  状態検出回路、1612a  スーパーＨレベル検出回路、1612af  プルアップ回路、1612ah  負荷回路、1612b  スーパーＨレベル検出回路、1612bf  プルアップ回路、1612bh  負荷回路、1612c  テストグループ検出信号発生回路、1612ca  テストグループ検出補助回路、1612cb  テストグループ検出信号制御回路、1620  テストモード設定信号発生回路、1623  アドレスキーメインデコーダ、1625  エンコード信号発生回路、1626a  テストモードデコード回路、1626c,1626d  ローカルテストモードデコード回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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