(57)【要約】【課題】  スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置を実現する。【解決手段】  本発明の半導体装置１１は、内部回路１５とテストパッド１６との間に、内部回路１５とテストパッド１６との短絡を防ぐ分離手段１８を設けているので、内部回路１５とテストパッド１６との短絡が防がれる。その結果、ダイシングで配線メタルのカスが出てテストパッド１６と基板との間が短絡しても、内部回路１５と基板とが短絡しない。【選択図】  図１
2005353765.tif 000002
【特許請求の範囲】
【請求項１】
基板上に半導体集積回路が形成され、基板上の半導体集積回路形成領域の周囲のスクライブ領域上に、該半導体集積回路の内部回路の導通状態をテストするテストパッドが形成された半導体装置において、
上記内部回路と上記テストパッドとの間に、内部回路とテストパッドとの短絡を防ぐ分離手段を備えたことを特徴とする半導体装置。
【請求項２】
上記分離手段がダイオードであることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記分離手段がＰＮＰ型トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
上記分離手段がＮＰＮ型トランジスタであることを特徴とする請求項１に記載の半導体装置。
【請求項５】
上記分離手段が、ＮＰＮ型トランジスタと１つ以上のダイオードとがすべて直列に接続された構成であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
１つのテストパッドに前記分離手段を２つ設けることを特徴とする請求項１に記載の半導体装置。
【請求項７】
隣接する半導体集積回路でテストパッドを共有することを特徴とする請求項１に記載の半導体装置。
【請求項８】
上記内部回路に対するトリミング用素子を設けることを特徴とする請求項１に記載の半導体装置。
【請求項９】
半導体装置をテストする半導体装置のテスト方法において、
請求項１ないし８のいずれかに記載の半導体装置に対し、
前記テストパッドにプローブ針を接触して電気的特性を測定するウェハテスト工程と、
該工程後スクライブ領域に沿って半導体集積回路に切断するダイシング工程とを備えたことを特徴とする半導体装置のテスト方法。
【請求項１０】
上記ウェハテスト工程において、複数の半導体集積回路に対して同時に測定することを特徴とする請求項９に記載の半導体装置のテスト方法。
【請求項１１】
請求項１ないし８のいずれかに記載の半導体装置に形成されて切り出されたことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、基板上に半導体集積回路を形成してなる半導体装置とそのテスト方法および半導体集積回路に関するものである。
【背景技術】
【０００２】
半導体集積回路（以下チップ）は、信頼性確保のためウェハテスト工程において各回路ブロックの導通をテストする必要がある。この時、チップ内にウェハテスト用のテストパッドを設け、電気信号を入出力し回路のテストを行う。微細化に伴い回路規模は増大する一方であり、テストパッドの数は増加する一方となる。また、チップ価格に対する要望も強く、テストパッドが増大するとチップ面積が大きくなり深刻なコストアップを招いてしまう。
【０００３】
このように、信頼性の向上とチップコストはトレードオフとなるため、より実装密度を上げた半導体装置およびそのテスト方法は重要である。
【０００４】
ここでは、上記の要求を満足する半導体装置およびウェハテスト方法について述べる。
【０００５】
一般に、チップを製造する場合には、１枚の半導体装置用の、Ｓｉ等からなる基板上に多数のチップを所定ピッチで縦横に配列して形成し、ウェハテスト工程においてプローブ針をテストパッドに接触して電気的特性の検査を行い、良品チップのみを後工程においてパッケージ封止する。後工程において、ワイヤボンディング用パッドは必要であるが、テストパッドはウェハテスト時のみ使用するため、後工程においては必要ないものとなる。
【０００６】
また、半導体装置をチップに切り出す際ダイシングによってチップ毎に分離する。このダイシングをするために、分離用の切りしろである間隔部を形成し、これをスクライブ領域と称する。また、スクライブ領域の輪郭線をスクライブラインと称し、このスクライブラインにそってダイシングが行われる。このスクライブ領域に内部回路（チップ）とは別に、ウェハ製造用のアライメントマークやウェハ検査用マークを形成することは一般的である。
【０００７】
図１２ないし図１４では、簡略化のためテストパッドは１つだけ描いているが、実際には、テストパッドは多数存在する。
【０００８】
従来例１として、図１２に、特許文献１を示す。この半導体装置１０１では、スクライブ領域上にテストパッドを形成し、後工程により必要なボンディング用パッドはチップ内に残すことで、パッドを効率的に形成することができる。すなわち、チップ内に、後に不要になるテストパッドを形成する領域を確保しておく必要がなく、半導体装置上に効率よくチップを形成することができる。
【０００９】
しかし、ダイシング工程においてチップを分離する際、テストパッド１６（テストパッド本体１６ａと内部回路とを結んでいる部分であるテストパッド用配線１６ｂを含む）を構成する配線メタル上を切断していくことになってしまい、配線メタルのカスが積もることによって、チップ内の内部回路１５−テストパッド１６−基板（図示せず）（ＧＮＤ）（グランド）の経路で短絡（ショート）が発生し、歩留まりが低下するという問題がある。
【００１０】
従来例２として、図１３に、特許文献２を示す。この半導体装置１０１では、スクライブ領域１４上にテストパッド１６を形成し、後工程により必要なボンディング用パッド１７はチップ内に残すことで、パッドを効率的に形成することができる。
【００１１】
また、ダイシング工程における短絡を防ぐため、ダイシング工程の前にテストパッド１６をフォトリソグラフ工程を利用して除去することを記載している。
【００１２】
しかし、ウェハテスト後にテストパッド１６のみを除去するには、フォトリソグラフマスク及び工程を必要とするため、大幅なコストアップとなってしまう。
【００１３】
従来例３として、図１４に、特許文献３、特許文献４を示す。この半導体装置１０１では、ダイシング工程における短絡を防ぐため、スクライブ領域１４とは別の未使用領域である電源用配線部１１５を使用して、テストパッド１６を形成している。
【００１４】
しかし、未使用領域がない場合はテストパッド１６によりチップ面積が増大し、コストアップとなる。
【特許文献１】特開平７−５０３２６号公報（公開日平成７年２月２１日）
【特許文献２】特開平６−１２０３０８号公報（公開日平成６年４月２８日）
【特許文献３】特開２００２−３４３８３９号公報（公開日平成１４年１１月２９日）
【特許文献４】特開２００３−２０９１７６号公報（公開日平成１５年７月２５日）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
従来例１、２では、スクライブ領域上にテストパッドを形成し、後工程により必要なボンディング用パッドはチップ内に残すことで、パッドを効率的に形成することができるが、ダイシング工程においてチップを分離する際、配線メタル上を切断することになってしまい、配線メタルのカスに起因する短絡（ショート）が発生し、歩留まりが低下するという問題がある。
【００１６】
すなわち、ダイシングでスクライブ領域を切断・除去したときに、テストパッド、あるいはテストパッドと内部回路とをつないでいる配線メタルが、切断しきれずに残り、内部回路とつながったままで浮いた状態になって、それが、切断・除去されたスクライブ領域の下方の基板と、配線メタルのカスを介して接触することが起こると、その結果、内部回路が、配線メタル、テストパッドを介して、基板と短絡するということである。
【００１７】
また、従来例３、４では、上述の通り、未使用領域がない場合はテストパッド１６によりチップ面積が増大し、パッドを効率よく形成することができない。
【００１８】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置とそのテスト方法および半導体集積回路を実現することにある。
【課題を解決するための手段】
【００１９】
上記の課題を解決するため、本発明に係る半導体装置は、基板上に半導体集積回路が形成され、基板上の半導体集積回路形成領域の周囲のスクライブ領域上に、該半導体集積回路の内部回路の導通状態をテストするテストパッドが形成された半導体装置において、上記内部回路と上記テストパッドとの間に、内部回路とテストパッドとの短絡を防ぐ分離手段を備えたことを特徴としている。
【００２０】
上記の構成により、スクライブ領域上にテストパッドを形成する。そのため、従来同様、パッドを効率よく形成することができる。
【００２１】
また、内部回路とテストパッドとの間に、内部回路とテストパッドとの短絡を防ぐ分離手段を設けている。したがって、内部回路とテストパッドへとの短絡が防がれるので、ダイシングで配線メタルのカスが出てテストパッドと基板との間が短絡しても、内部回路と基板とが短絡しない。
【００２２】
それゆえ、スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置を実現することができるという効果を奏する。
【００２３】
また、本発明に係る半導体装置は、上記の構成に加えて、上記分離手段がダイオードであることを特徴としている。
【００２４】
上記の構成により、上記分離手段がダイオードである。したがって、上記の構成による効果に加えて、簡単な構成で実現できるという効果を奏する。
【００２５】
また、本発明に係る半導体装置は、上記の構成に加えて、上記分離手段がＰＮＰ型トランジスタであることを特徴としている。
【００２６】
上記の構成により、上記分離手段がＰＮＰ型トランジスタである。したがって、上記の構成による効果に加えて、ウェハテスト測定時の注入電流の影響を低減できるという効果を奏する。
【００２７】
また、本発明に係る半導体装置は、上記の構成に加えて、上記分離手段がＮＰＮ型トランジスタであることを特徴としている。
【００２８】
上記の構成により、上記分離手段がＮＰＮ型トランジスタである。したがって、上記の構成による効果に加えて、ウェハテスト測定時の注入電流の影響を低減できるという効果を奏する。
【００２９】
また、本発明に係る半導体装置は、上記の構成に加えて、上記分離手段が、ＮＰＮ型トランジスタと１つ以上のダイオードとがすべて直列に接続された構成であることを特徴としている。
【００３０】
上記の構成により、上記分離手段が、ＮＰＮ型トランジスタと１つ以上のダイオードとがすべて直列に接続された構成である。したがって、上記の構成による効果に加えて、分離手段のダイオードを複数とすることで、内部回路のバイアス電圧が高い場合でも有効となるという効果を奏する。
【００３１】
また、本発明に係る半導体装置は、上記の構成に加えて、１つのテストパッドに前記分離手段を２つ設けることを特徴としている。
【００３２】
上記の構成により、１つのテストパッドに前記分離手段を２つ設ける。したがって、上記の構成による効果に加えて、分離手段を２つ設けることで、１パッドで２つの回路部分を測定可能となり、より効率的であるという効果を奏する。
【００３３】
また、本発明に係る半導体装置は、上記の構成に加えて、隣接する半導体集積回路でテストパッドを共有することを特徴としている。
【００３４】
上記の構成により、隣接する半導体集積回路でテストパッドを共有する。したがって、上記の構成による効果に加えて、隣接する半導体集積回路でテストパッドを共有することで、より効率的であるという効果を奏する。
【００３５】
また、本発明に係る半導体装置は、上記の構成に加えて、上記内部回路に対するトリミング用素子を設けることを特徴としている。
【００３６】
上記の構成により、上記内部回路に対するトリミング用素子を設ける。したがって、上記の構成による効果に加えて、トリミング用素子を設ける回路では、テストパッド数が多いため、より効果的であるという効果を奏する。
【００３７】
また、本発明に係る半導体装置のテスト方法は、半導体装置をテストする半導体装置のテスト方法において、上記の半導体装置に対し、前記テストパッドにプローブ針を接触して電気的特性を測定するウェハテスト工程と、該工程後スクライブ領域に沿って半導体集積回路に切断するダイシング工程とを備えたことを特徴としている。
【００３８】
上記の構成により、ウェハテスト時には、テストパッドより電流を入出力することで測定可能である。したがって、内部回路とテストパッドへとの短絡が防がれるので、ダイシングで配線メタルのカスが出てテストパッドと基板との間が短絡しても、内部回路と基板とが短絡しない。
【００３９】
それゆえ、スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置を実現することができるという効果を奏する。
【００４０】
また、本発明に係る半導体装置のテスト方法は、上記の構成に加えて、上記ウェハテスト工程において、複数の半導体集積回路に対して同時に測定することを特徴としている。
【００４１】
上記の構成により、上記ウェハテスト工程において、複数の半導体集積回路に対して同時に測定する。
【００４２】
したがって、上記の構成による効果に加えて、複数同時測定の場合、１半導体集積回路毎にプロービングすることで測定可能であるという効果を奏する。
【００４３】
また、本発明に係る半導体集積回路は、上記の半導体装置に形成されて切り出されたことを特徴としている。
【００４４】
上記の構成により、上記半導体装置に形成されて切り出される。したがって、内部回路とテストパッドへとの短絡が防がれるので、ダイシングで配線メタルのカスが出てテストパッドと基板との間が短絡しても、内部回路と基板とが短絡しない。
【００４５】
それゆえ、スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置を実現することができるという効果を奏する。
【発明の効果】
【００４６】
以上のように、本発明に係る半導体装置は、上記内部回路と上記テストパッドとの間に、内部回路とテストパッドとの短絡を防ぐ分離手段を備えた構成である。
【００４７】
また、本発明に係る半導体装置のテスト方法は、上記の半導体装置に対し、前記テストパッドにプローブ針を接触して電気的特性を測定するウェハテスト工程と、該工程後スクライブ領域に沿って半導体集積回路に切断するダイシング工程とを備えた構成である。
【００４８】
また、本発明に係る半導体集積回路は、上記の半導体装置に形成されて切り出された構成である。
【００４９】
これにより、内部回路とテストパッドへとの短絡が防がれるので、ダイシングで配線メタルのカスが出てテストパッドと基板との間が短絡しても、内部回路と基板とが短絡しない。それゆえ、スクライブ領域上にテストパッドを形成してパッドを効率よく形成することができるとともに、配線メタルのカスに起因する短絡を防ぐことができる半導体装置を実現することができるという効果を奏する。
【発明を実施するための最良の形態】
【００５０】
〔実施の形態１〕
図１１に、半導体装置１１、半導体ウェハ３０および半導体集積回路１３の外観を示す。
【００５１】
図１に示すように、スクライブ領域１４上にテストパッド１６を形成し、後工程により必要なボンディング用パッド１７は半導体集積回路１３（以下、チップ）内に残すことで、パッドを効率的に形成する。テストパッド１６は、テストパッド本体１６ａと、テストパッド用配線（配線メタル）１６ｂとを有している。テストパッド本体１６ａは、プローブ針（図示せず）と接触する部位であり、テストパッド用配線１６ｂは、内部回路１５と接続される部位であり、いずれも金属で出来ている。ｄはダイシング幅である。
【００５２】
ダイシングではテストパッド１６も基本的にスクライブ領域１４と同時に切断除去されるが、なかには、テストパッド１６が形成されているスクライブ領域１４だけが切断されてその上方のテストパッド１６あるいは配線メタル１６ｂが浮いたような状態になり、それが配線メタル１６ｂのカスで基板と接触する可能性がある。しかしながら、本構成では、内部回路１５とテストパッド１６の間に、内部回路１５とテストパッド１６との短絡を防ぐ分離手段１８を設けている。具体的には、内部回路１５と配線メタル１６ｂの間であって、チップ１３上の周辺部位に、内部回路１５とテストパッド１６との短絡（より詳細には、内部回路１５と配線メタル１６ｂとの短絡）を防ぐ分離手段１８を設けている。これにより、内部回路１５とテストパッド１６、より詳しくは内部回路１５と配線メタル１６ｂとを電気的に分離できるので、ダイシング工程における内部回路１５と、Ｓｉ等からなる基板（ＧＮＤ）（図示せず）すなわち半導体ウェハとの短絡を防ぐことが可能となる。
【００５３】
図１では、簡略化のためテストパッドは１つだけ描いているが、実際には、テストパッドは多数存在する。他の図も同様である。
【００５４】
例えば、図２に示すように、内部回路１５とテストパッド１６との間に、上記分離手段としてダイオード２１を設ける。テストパッド１６から内部回路１５が順方向である。
【００５５】
ダイシング工程において配線メタル１６ｂによりテストパッド１６が基板と短絡した場合でも、分離手段であるダイオード２１が逆バイアスとなるため、内部回路１５は基板と短絡せず、内部回路１５には影響しない。
【００５６】
ウェハテスト工程においては、プローブ針３１を使ってテストパッド１６より電流を流し込み、ダイオード２１を順バイアスすることで、内部回路の電圧を測定することが可能である。
【００５７】
本半導体装置１１は、
基板上に複数のチップを形成する工程と、
上記基板上に上記各チップに隣接してスクライブ領域１４を形成する工程と、
上記各チップに各種半導体素子（図示せず）を形成する工程と、
上記半導体素子に電気的に接続するテストパッド１６を上記スクライブ領域１４に形成する工程と、
によって製造される。
【００５８】
そして、測定は、上記テストパッドにプローブ針を接触させて電気的特性を測定することによって行う。
【００５９】
〔実施の形態２〕
図３に示すように、内部回路１５とテストパッド１６の間に分離手段としてＰＮＰ型トランジスタ２２を設ける。それ以外は図２の構成と同一である。エミッタがテストパッド１６側であり、ベースが内部回路１５側であり、コレクタはチップ１３の内部にて接地されている。
【００６０】
ダイシング工程において配線メタルによりテストパッド１６が基板と短絡した場合でも、ＰＮＰ型トランジスタ２２のベース−エミッタ間が逆バイアスとなるため、内部回路１５は基板と短絡せず、内部回路１５には影響しない。
【００６１】
ウェハテスト工程においては、テストパッド１６より電流を流し込み、ＰＮＰ型トランジスタ２２をＯＮすることで、内部回路１５で電圧を測定可能である。ダイオードでの接続の場合、テストパッド１６より流し込む電流が内部回路１５に影響を与えるが、ＰＮＰ型トランジスタとすることで、流し込む電流の影響をｈＦＥ（直流電流増幅率）倍低減できる。
【００６２】
〔実施の形態３〕
図４に示すように、内部回路１５とテストパッド１６の間に分離手段としてＮＰＮ型トランジスタ２３を設ける。それ以外は図２の構成と同一である。エミッタがテストパッド１６側であり、ベースが内部回路１５側であり、コレクタは電圧源Ｖｃｃに接続されている。
【００６３】
ダイシング工程において配線メタルによりテストパッド１６が基板と短絡した場合でも、内部回路１５のバイアス電圧が、ＮＰＮ型トランジスタ２３がＯＦＦとなるような値であった場合、すなわち例えば０．４Ｖ以下であった場合、内部回路１５は基板と短絡せず、内部回路１５には影響しない。
【００６４】
ウェハテスト工程においては、テストパッド１６より電流Ｉを流し出し、ＮＰＮ型トランジスタ２３をＯＮすることによって、内部回路１５で電圧を測定可能である。ダイオードでの接続の場合、テストパッド１６より流し込む電流が内部回路１５に影響を与えるが、ＮＰＮ型トランジスタ２３とすることで、流し込む電流の影響をｈＦＥ倍低減できる。
【００６５】
〔実施の形態４〕
図５に示すように、内部回路１５とテストパッド１６の間に分離手段としてＮＰＮ型トランジスタ２３とダイオード２４とを直列に設ける。それ以外は図２の構成と同一である。ＮＰＮ型トランジスタ２３の接続の仕方は図４と同一である。ダイオード２４は、内部回路１５からテストパッド１６が順方向である。ダイオード２４は、本形態では複数個（ここでは２個）を直列にしている。しかしながら、１個の構成も可能である。
【００６６】
ダイシング工程において配線メタルによりテストパッド１６が基板と短絡した場合でも、内部回路１５は基板と短絡せず、内部回路１５には影響しない。
【００６７】
ウェハテスト工程においては、テストパッド１６より電流Ｉを流し出し、ＮＰＮ型トランジスタ２３およびダイオード２４をＯＮすることによって、内部回路１５で電圧を測定可能である。
【００６８】
図４の構成では、内部回路１５のバイアス電圧が、ＮＰＮ型トランジスタ２３をＯＦＦするくらい低い電圧の場合のみ有効であるが、本構成では、複数個ダイオードを挿入することで、内部回路１５のバイアス電圧が高い場合でも、ＮＰＮ型トランジスタ２３＋ダイオードをＯＦＦさせることが可能である。
【００６９】
ベース−エミッタ間電圧Ｖｂｅ＜０．４Ｖ以下でＮＰＮ型トランジスタ２３及びダイオードが動作しないとすると、ＮＰＮ型トランジスタ２３＋ｎ個のダイオードで構成した場合は、
内部回路１５のバイアス電圧＜０．４×（ｎ＋１）
の電圧まで測定可能である。
【００７０】
〔実施の形態５〕
図６に示すように、内部回路１５とテストパッド１６の間に分離手段を２つ設ける。それ以外は図２の構成と同一である。ＮＰＮ型トランジスタ２３およびダイオード２４の接続の仕方は図４と同一である。ＰＮＰ型トランジスタ２２の接続の仕方は図３と同一である。
【００７１】
ダイシング工程において配線メタルによりテストパッド１６が基板と短絡した場合でも、内部回路１５は基板と短絡せず、内部回路１５には影響しない。
【００７２】
ウェハテスト工程においては、テストパッド１６より電流Ｉを流し出し、ＮＰＮ型トランジスタ２３およびダイオード２４をＯＮすることによって、第１内部回路１５ａで電圧を測定可能である。また、テストパッド１６より電流Ｉを流し込み、ＰＮＰ型トランジスタ２２をＯＮすることによって、第２内部回路１５ｂで電圧を測定可能である。
【００７３】
分離手段を２つ設けることで、１つのテストパッド１６で２つの回路部分、すなわち第１内部回路１５ａおよび第２内部回路１５ｂを測定可能となるため、より効率的となる。
【００７４】
〔実施の形態６〕
図７に示すように、隣接するチップとテストパッド１６を共有する。それ以外は図２の構成と同一である。ＰＮＰ型トランジスタ２２の接続の仕方は図３と同一である。
【００７５】
ダイシング工程において配線メタルによりテストパッド１６が基板と短絡した場合でも、内部回路１５は基板と短絡せず、内部回路１５には影響しない。
【００７６】
ウェハテスト工程においては、テストパッド１６より電流を流し込み、ＰＮＰ型トランジスタ２２をＯＮすることで、各半導体集積回路１３の内部回路１５で電圧をそれぞれ測定可能である。
【００７７】
１つのテストパッド１６で２チップ分の測定が可能となるため、より効率的となる。
【００７８】
図９に、従来の半導体装置の複数チップ同時測定の方法について示す。一方、図１０に、本発明を使用した半導体装置の複数チップ同時測定の方法について示す。生産性向上のため、ウェハテスト工程において隣接するチップを同時に測定することは一般的である。本構成のように、隣接するチップとテストパッド１６を共有する場合は、同時測定において１チップおきにプローブ針３１を立てることで測定可能となる。すなわち、半導体集積回路１３ａにはプローブ針３１を立て、半導体集積回路１３ｂにはプローブ針３１を立てない。
【００７９】
〔実施の形態７〕
図８に示すように、第１内部回路１５ａ、第２内部回路１５ｂ、第３内部回路１５ｃのそれぞれに対し、トリミング用素子２５を有する。それ以外は図２の構成と同一である。
【００８０】
トリミング用素子用テストパッド１６は調整ビット分必要なため、スクライブ領域に形成することの効果が非常に大きい。
【００８１】
ツェナーダイオード、メタル溶断、ＰｏｌｙＳｉ溶断等を用いてトリミングを行う場合、これらはトリミング時にパッドが必要なため、本形態はそのような構成に特に好適である。
【００８２】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【００８３】
なお、本発明に係る半導体装置は、内部回路領域から引き出されるテストパッドをスクライブ領域に形成してなる半導体ウェハにおいて内部回路とテストパッドとの間に分離手段を設けたように構成してもよい。
【００８４】
また、本発明に係る半導体装置は、上記の構成において、前記分離手段をダイオードとするように構成してもよい。
【００８５】
また、本発明に係る半導体装置は、上記の構成において、前記分離手段をＰＮＰ型トランジスタとするように構成してもよい。
【００８６】
また、本発明に係る半導体装置は、上記の構成において、前記分離手段をＮＰＮ型トランジスタとするように構成してもよい。
【００８７】
また、本発明に係る半導体装置は、上記の構成において、前記分離手段をＮＰＮ型トランジスタ＋ダイオード（複数）とするように構成してもよい。
【００８８】
また、本発明に係る半導体装置は、上記の構成において、１つのテストパッドに前記分離手段を２つ設けるように構成してもよい。
【００８９】
また、本発明に係る半導体装置は、上記の構成において、隣接するチップとテストパッドを共有するように構成してもよい。
【００９０】
また、本発明に係る半導体装置は、上記の構成において、トリミング素子を設けるように構成してもよい。
【００９１】
また、本発明に係る半導体装置は、上記のいずれか１つの半導体装置のテスト方法であって、前記テストパッドにプローブ針を接触して電気的特性を測定するウェハテスト工程と、該工程後スクライブ領域に沿って半導体チップに切断するダイシング工程とを備えたように構成してもよい。
【００９２】
また、本発明に係る半導体装置のテスト方法は、上記の構成において、ウェハテスト工程を複数チップ同時に測定するように構成してもよい。
【００９３】
また、本発明に係る半導体集積回路またはそれを用いた半導体素子は、上記のいずれかの半導体装置により切断された半導体集積回路またはそれを用いた半導体素子であるように構成してもよい。
【産業上の利用可能性】
【００９４】
種々の電気回路を実現する半導体集積回路のような用途にも適用できる。
【図面の簡単な説明】
【００９５】
【図１】半導体装置の一構成例を示すブロック図である。
【図２】半導体装置の一構成例を示す回路図である。
【図３】半導体装置の一構成例を示す回路図である。
【図４】半導体装置の一構成例を示す回路図である。
【図５】半導体装置の一構成例を示す回路図である。
【図６】半導体装置の一構成例を示す回路図である。
【図７】半導体装置の一構成例を示す回路図である。
【図８】半導体装置の一構成例を示す回路図である。
【図９】半導体装置のテスト方法を示す図である。
【図１０】半導体装置のテスト方法を示す図である。
【図１１】半導体ウェハおよび半導体集積回路の外観を示す平面図である。
【図１２】従来の半導体装置の構成例を示す回路図である。
【図１３】従来の半導体装置の構成例を示す回路図である。
【図１４】従来の半導体装置の構成例を示す回路図である。
【符号の説明】
【００９６】
１１    半導体装置
１３    半導体集積回路
１３ａ  半導体集積回路
１３ｂ  半導体集積回路
１４    スクライブ領域
１５    内部回路
１５ａ  第１内部回路
１５ｂ  第２内部回路
１５ｃ  第３内部回路
１６    テストパッド
１６ａ  テストパッド本体
１６ｂ  テストパッド用配線（配線メタル）
１７    ボンディング用パッド
１８    分離手段
２１    ダイオード
２２    ＰＮＰ型トランジスタ
２３    ＮＰＮ型トランジスタ
２４    ダイオード
２５    トリミング用素子
３０    半導体ウェハ
３１    プローブ針
【図１】
2005353765.tif 000003
【図２】
2005353765.tif 000004
【図３】
2005353765.tif 000005
【図４】
2005353765.tif 000006
【図５】
2005353765.tif 000007
【図６】
2005353765.tif 000008
【図７】
2005353765.tif 000009
【図８】
2005353765.tif 000010
【図９】
2005353765.tif 000011
【図１０】
2005353765.tif 000012
【図１１】
2005353765.tif 000013
【図１２】
2005353765.tif 000014
【図１３】
2005353765.tif 000015
【図１４】
2005353765.tif 000016