(57)【要約】【課題】  レイアウト面積の増大なしにワード線を高速駆動できるワードドライバを実現する。【解決手段】  各々メモリ主電源電圧ＶＤＤ（＝１．５Ｖ）で駆動された複数の信号により選択されてレベルシフト動作を実行するレベルシフタ５１をワードドライバ８０１に設け、このワードドライバ８０１の出力段インバータ５２を構成するＰＭＯＳトランジスタ８０８及びＮＭＯＳトランジスタ８０９に供給するゲート信号のハイレベル電圧を、出力段インバータ５２を動作させるための電源電圧ＶＩＮＴ（＝２．０Ｖ）、つまりワード線のハイレベル電圧よりも高い電圧ＶＰＰ（＝３．３Ｖ）に設定する。ワード線のハイレベル電圧ＶＩＮＴは、ＰＭＯＳメモリセルトランジスタを有するメモリセルのオフリーク電流を最小化するように、ビット線のハイレベル電圧であるメモリ主電源電圧ＶＤＤよりも０．５Ｖ程度高い電圧とする。【選択図】  図８
2005222659.tif 000002
【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
各々前記複数のワード線のうちのいずれかと前記複数のビット線のうちのいずれかとに接続された複数のメモリセルと、
各々前記複数のワード線のうちの対応するワード線を駆動するための複数のワードドライバとを備えた半導体記憶装置であって、
前記複数のワードドライバの各々は、ＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成された出力段インバータを有し、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各々のドレインが前記複数のワード線のうちのいずれかに共通接続され、前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各々のゲートが互いに接続されて共通のゲート信号を受け取るように構成され、
前記ゲート信号のハイレベル電圧は、前記複数のワード線の各々のハイレベル電圧よりも高い電圧に設定されたことを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記半導体記憶装置は、アナログ回路及び他のロジック回路とともに同一半導体基板上に形成されたものであって、
前記ゲート信号のハイレベル電圧は、前記半導体基板に供給される複数の電源電圧のうち最も高い電源電圧に設定されたことを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
前記半導体記憶装置は、アナログ回路及び他のロジック回路とともに同一半導体基板上に形成されたものであって、
前記ゲート信号のハイレベル電圧は、前記半導体基板に供給される複数の電源電圧のうち最も高い電源電圧よりも低い電圧に設定されたことを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記複数のワードドライバを構成するＭＯＳトランジスタの各々のゲート酸化膜は、前記半導体記憶装置中の他のある回路部分を構成するＭＯＳトランジスタに比べて厚いことを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
前記複数のメモリセルの各々は、
前記複数のワード線のうちの対応するワード線に接続されたゲートを持つＰＭＯＳメモリセルトランジスタと、
前記ＰＭＯＳメモリセルトランジスタを介して前記複数のビット線のうちの対応するビット線に接続されたメモリセルキャパシタとを有し、
前記複数のワード線の各々のハイレベル電圧は、前記複数のビット線の各々のハイレベル電圧よりも高い電圧に設定されたことを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記複数のワードドライバの各々は、前記出力段インバータに加えて、複数の入力信号を受け取るレベルシフタを更に有し、
前記レベルシフタは、前記複数の入力信号のうち少なくとも１つが第１の電源電圧で駆動され、前記第１の電源電圧よりも高い第２の電源電圧で動作して、前記出力段インバータへ供給する前記ゲート信号のハイレベル電圧を前記第２の電源電圧に設定し、
前記出力段インバータは、前記第２の電源電圧よりも低い第３の電源電圧で動作して、前記複数のワード線のうちの対応するワード線へ供給する信号のハイレベル電圧を前記第３の電源電圧に設定することを特徴とする半導体記憶装置。
【請求項７】
請求項６記載の半導体記憶装置において、
前記出力段インバータを構成する前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各々のしきい値電圧は、前記レベルシフタを構成するＭＯＳトランジスタに比べて低いことを特徴とする半導体記憶装置。
【請求項８】
請求項６記載の半導体記憶装置において、
前記出力段インバータを構成する前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各々のゲート長は、前記レベルシフタを構成するＭＯＳトランジスタに比べて短いことを特徴とする半導体記憶装置。
【請求項９】
請求項６記載の半導体記憶装置において、
前記複数のワードドライバの各々が有する前記レベルシフタは、
各々前記第１の電源電圧で駆動された第１の信号と、第２の信号と、当該第２の信号の反転信号である第３の信号とを受け取り、かつ、
第１のノードに接続されたゲートと、前記第２の電源電圧に接続されたソースと、第２のノードに接続されたドレインとを持つ第１のＰＭＯＳトランジスタと、
前記第１の信号に接続されたゲートと、接地電圧に接続されたソースと、前記第２のノードに接続されたドレインとを持つ第１のＮＭＯＳトランジスタと、
前記第２のノードに接続されたゲートと、前記第２の電源電圧に接続されたソースと、前記第１のノードに接続されたドレインとを持つ第２のＰＭＯＳトランジスタと、
前記第２の信号に接続されたゲートと、前記第１の信号に接続されたソースと、前記第１のノードに接続されたドレインとを持つ第２のＮＭＯＳトランジスタと、
前記第３の信号に接続されたゲートと、前記接地電圧に接続されたソースと、前記第２のノードに接続されたドレインとを持つ第３のＮＭＯＳトランジスタとを有し、
前記出力段インバータへ供給すべき前記ゲート信号が前記第２のノードに与えられることを特徴とする半導体記憶装置。
【請求項１０】
請求項６記載の半導体記憶装置において、
前記複数の入力信号のうち、前記複数のワードドライバのうちのいくつかに共通の入力信号のハイレベル電圧を前記第１の電源電圧から前記第２の電源電圧へ昇圧するためのレベルシフタを有するロウデコーダを更に備えたことを特徴とする半導体記憶装置。
【請求項１１】
請求項１０記載の半導体記憶装置において、
前記複数のワードドライバの各々が有する前記レベルシフタは、
前記ロウデコーダから、各々前記第２の電源電圧で駆動された第１の信号と、当該第１の信号の反転信号である第２の信号とを受け取り、かつ各々前記第１の電源電圧で駆動された第３の信号と、当該第３の信号の反転信号である第４の信号とを受け取り、かつ、
第１のノードに接続されたゲートと、前記第２の電源電圧に接続されたソースと、第２のノードに接続されたドレインとを持つ第１のＰＭＯＳトランジスタと、
前記第１の信号に接続されたゲートと、接地電圧に接続されたソースと、前記第２のノードに接続されたドレインとを持つ第１のＮＭＯＳトランジスタと、
前記第２のノードに接続されたゲートと、前記第２の電源電圧に接続されたソースと、前記第１のノードに接続されたドレインとを持つ第２のＰＭＯＳトランジスタと、
前記第３の信号に接続されたゲートと、前記第１の信号に接続されたソースと、前記第１のノードに接続されたドレインとを持つ第２のＮＭＯＳトランジスタと、
前記第４の信号に接続されたゲートと、前記接地電圧に接続されたソースと、前記第２のノードに接続されたドレインとを持つ第３のＮＭＯＳトランジスタと、
前記第２の信号に接続されたゲートと、前記第２の電源電圧に接続されたソースと、前記第１のノードに接続されたドレインとを持つ第３のＰＭＯＳトランジスタとを有し、
前記出力段インバータへ供給すべき前記ゲート信号が前記第２のノードに与えられることを特徴とする半導体記憶装置。
【請求項１２】
請求項１記載の半導体記憶装置において、
出力すべき複数のロウプリデコード信号の各々のハイレベル電圧を第１の電源電圧から、当該第１の電源電圧よりも高い第２の電源電圧へ昇圧するためのレベルシフタを有するロウプリデコーダと、
前記昇圧された複数のロウプリデコード信号から、前記第２の電源電圧をハイレベル電圧とする複数のロウデコード信号を生成するためのロウデコーダとを更に備え、
前記複数のワードドライバの各々は、前記出力段インバータに加えて、前記複数のロウデコード信号のうちの対応するロウデコード信号を受け取る入力段インバータを更に有し、
前記入力段インバータは、前記出力段インバータへ供給する前記ゲート信号のハイレベル電圧を前記第２の電源電圧に設定し、
前記出力段インバータは、前記第２の電源電圧よりも低い第３の電源電圧で動作して、前記複数のワード線のうちの対応するワード線へ供給する信号のハイレベル電圧を前記第３の電源電圧に設定することを特徴とする半導体記憶装置。
【請求項１３】
請求項１２記載の半導体記憶装置において、
前記出力段インバータを構成する前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各々のしきい値電圧は、前記入力段インバータを構成するＭＯＳトランジスタに比べて低いことを特徴とする半導体記憶装置。
【請求項１４】
請求項１２記載の半導体記憶装置において、
前記出力段インバータを構成する前記ＰＭＯＳトランジスタ及び前記ＮＭＯＳトランジスタの各々のゲート長は、前記入力段インバータを構成するＭＯＳトランジスタに比べて短いことを特徴とする半導体記憶装置。
【請求項１５】
請求項１２記載の半導体記憶装置において、
前記複数のワードドライバの各々が有する前記入力段インバータは、前記ロウプリデコーダ又は前記ロウデコーダから、各々前記第２の電源電圧で駆動された第１の信号と、第２の信号とを受け取り、かつ、
前記第１の信号に接続されたソースと、第１のノードに接続されたドレインと、前記第２の信号に接続されたゲートとを持つ第１のＰＭＯＳトランジスタと、
接地電圧に接続されたソースと、前記第１のノードに接続されたドレインと、前記第２の信号に接続されたゲートとを持つ第１のＮＭＯＳトランジスタとを有し、
前記複数のワードドライバの各々が有する前記出力段インバータは、
前記第１のノードに接続されたゲートと、前記第３の電源電圧に接続されたソースと、第２のノードに接続されたドレインとを持つ第２のＰＭＯＳトランジスタと、
前記第１のノードに接続されたゲートと、前記接地電圧に接続されたソースと、前記第２のノードに接続されたドレインとを持つ第２のＮＭＯＳトランジスタと、
前記第２のノードに接続されたゲートと、前記接地電圧に接続されたソースと、前記第１のノードに接続されたドレインとを持つ第３のＮＭＯＳトランジスタとを有し、
前記複数のワード線のうちの対応するワード線へ供給すべき信号が前記第２のノードに与えられることを特徴とする半導体記憶装置。
【請求項１６】
請求項１２記載の半導体記憶装置において、
前記ロウプリデコーダのレベルシフタは、当該ロウプリデコーダの出力段又は入力段に配置されていることを特徴とする半導体記憶装置。
【請求項１７】
請求項１２記載の半導体記憶装置において、
前記半導体記憶装置は他のロジック回路とともに同一半導体基板上に形成され、前記他のロジック回路はロジック主電源電圧で、前記半導体記憶装置は前記ロジック主電源電圧よりも高いメモリ主電源電圧でそれぞれ動作するものであって、
前記他のロジック回路から出力されるロウアドレス信号、カラムアドレス信号及びその他の制御信号のハイレベル電圧は前記ロジック主電源電圧であり、
前記カラムアドレス信号及び前記その他の制御信号は各々レベルシフタを介して前記メモリ主電源電圧をハイレベル電圧とする信号として、前記ロウアドレス信号はレベルシフタを介さずに前記ロジック主電源電圧をハイレベル電圧とする信号としてそれぞれ前記半導体記憶装置に入力され、
前記ロウプリデコーダのレベルシフタは、前記複数のロウプリデコード信号の各々のハイレベル電圧を前記ロジック主電源電圧から、当該ロジック主電源電圧よりも高い前記第２の電源電圧へ昇圧することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にワード線を駆動するワードドライバの改良に関するものである。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）のメモリセルは、一般にメモリセルトランジスタとメモリセルキャパシタとを有する。メモリセルトランジスタは、例えばＰＭＯＳトランジスタで構成され、そのゲートがワード線に接続される。メモリセルキャパシタは、メモリセルトランジスタを介してビット線に接続される。１つのロウ（行）を構成する複数のメモリセルに着目すると、その各々のメモリセルトランジスタのゲートが共通のワード線に接続される。このワード線を駆動するのがワードドライバである。ワードドライバは、ロウデコーダの出力により選択されたとき、対応するワード線にロー（Low）レベル電圧の信号を供給する。これにより、当該ロウに属する全てのＰＭＯＳメモリセルトランジスタが活性化されて、当該ロウの読み出し動作又は書き込み動作が開始する。
【０００３】
従来の半導体記憶装置の１つとして、アドレスデコード機能を持つレベルシフタと、ＣＭＯＳ構成の出力段インバータとを有するワードドライバを備えたＤＲＡＭが知られている。出力段インバータは、例えばＰＭＯＳトランジスタとＮＭＯＳトランジスタとで構成され、両ＭＯＳトランジスタの各々のドレインがワード線に共通接続され、両ＭＯＳトランジスタの各々のゲートが互いに接続されて共通のゲート信号を受け取るように構成される。レベルシフタは、各々ある電源電圧で駆動された複数の入力信号により選択されたとき、当該電源電圧よりも高い他の電源電圧（以下、高電源電圧という。）で動作して、当該高電源電圧に設定されたハイ（High）レベル電圧を持つゲート信号を出力段インバータへ供給する。出力段インバータにおいてＰＭＯＳトランジスタのソースは高電源電圧に、ＮＭＯＳトランジスタのソースは接地電圧にそれぞれ接続されており、レベルシフタからハイレベル電圧を持つゲート信号を受け取った出力段インバータは、対応するワード線の電圧をローレベル電圧（＝接地電圧）に活性化する。一方、非選択ロウに割り当てられたワードドライバの出力段インバータは、接地電圧に設定されたローレベル電圧を持つゲート信号をレベルシフタから受け取り、対応するワード線の電圧をハイレベル電圧（＝高電源電圧）に保持する（特許文献１参照）。
【特許文献１】特開２００３−１０００７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
近年、特にアナログ回路及び他のロジック回路とともに同一半導体基板上に形成されるＤＲＡＭには、ＳＯＣ（System On Chip）を低コストで実現するための高集積化だけでなく、大容量ＳＲＡＭ（Static Random Access Memory）の代替用途に用いることができる高速アクセス性能が要求されている。
【０００５】
ＤＲＡＭアクセスを高速化するためには、ワードドライバの高速動作が不可欠である。ところが、上記従来のＤＲＡＭは、ワードドライバ中のレベルシフタと出力段インバータとが同じ電源電圧（＝高電源電圧）で動作するものであったので、出力段インバータ中のＭＯＳトランジスタの能力を増大させようとすると、当該ＭＯＳトランジスタのサイズを大きくせざるを得ない。これは、数が多いワード線の本数分だけワードドライバが必要であるため、ＤＲＡＭレイアウト面積の増大につながる。
【０００６】
本発明の目的は、レイアウト面積の増大なしにワード線を高速駆動できるワードドライバを備えた半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、本発明は、ワードドライバの出力段インバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタに供給するゲート信号のハイレベル電圧を、出力段インバータを動作させるための電源電圧、つまりワード線のハイレベル電圧よりも高い電圧に設定することとしたものである。
【０００８】
例えば、ワードドライバは、出力段インバータに加えて、複数の入力信号を受け取るレベルシフタを有する。レベルシフタは、複数の入力信号のうち少なくとも１つが第１の電源電圧で駆動され、第１の電源電圧よりも高い第２の電源電圧で動作して、出力段インバータへ供給するゲート信号のハイレベル電圧を第２の電源電圧に設定する。出力段インバータは、第２の電源電圧よりも低い第３の電源電圧で動作して、複数のワード線のうちの対応するワード線へ供給する信号のハイレベル電圧を第３の電源電圧に設定する。
【０００９】
あるいは、出力すべき複数のロウプリデコード信号の各々のハイレベル電圧を第１の電源電圧から、当該第１の電源電圧よりも高い第２の電源電圧へ昇圧するためのレベルシフタを有するロウプリデコーダと、昇圧された複数のロウプリデコード信号から、第２の電源電圧をハイレベル電圧とする複数のロウデコード信号を生成するためのロウデコーダとを備えることとする。各ワードドライバは、出力段インバータに加えて、複数のロウデコード信号のうちの対応するロウデコード信号を受け取る入力段インバータを有する。入力段インバータは、出力段インバータへ供給するゲート信号のハイレベル電圧を第２の電源電圧に設定する。出力段インバータは、第２の電源電圧よりも低い第３の電源電圧で動作して、複数のワード線のうちの対応するワード線へ供給する信号のハイレベル電圧を第３の電源電圧に設定する。
【発明の効果】
【００１０】
本発明によれば、ワードドライバの出力段インバータに与えるゲート信号のハイレベル電圧を従来よりも高くすることによって、レイアウト面積の増大なしに出力段インバータの高速動作が達成される。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施形態について、図面を参照しながら詳細に説明する。
【００１２】
図１は、本発明に係るＤＲＡＭを搭載したシステムＬＳＩチップを示している。図１のシステムＬＳＩチップ１００は、ＤＲＡＭ１０１と、ロジック回路１０２と、アナログ回路１０３とが同一半導体基板上に形成させてなるものである。チップ周縁には多数のパッド１０４が形成されている。ロジック回路１０２は第１の電源電圧ＶＤＤ（例えば１．５Ｖ）の供給を、アナログ回路１０３は第２の電源電圧ＶＰＰ（例えば３．３Ｖ）の供給をそれぞれチップ外部から受ける。ＤＲＡＭ１０１は、第１の電源電圧ＶＤＤ及び第２の電源電圧ＶＰＰの供給をチップ外部から受ける。更にＤＲＡＭ１０１は、ロウアドレスストローブ信号／ＲＡＳ、ロウアドレス信号Ｘａｄ、カラムアドレス信号Ｙａｄなどの供給をロジック回路１０２から受ける。ロウアドレス信号Ｘａｄ及びカラムアドレス信号Ｙａｄは、各々例えば８ビットの信号である。なお、第２の電源電圧ＶＰＰは、当該システムＬＳＩチップ１００に外部から供給される複数の電源電圧のうち最も高い電源電圧である。
【００１３】
一般に、低電圧で高速の回路動作を実現するには、ＭＯＳトランジスタのゲート酸化膜を薄膜化してその飽和電流を高める必要があるが、薄いゲート酸化膜に高いゲート電圧を加えることは信頼性上問題となる。このため、例えば０．１５μｍプロセス世代に属する図１のシステムＬＳＩチップ１００では、第１の電源電圧ＶＤＤ（＝１．５Ｖ）で動作するロジック回路１０２は薄いゲート酸化膜のＭＯＳトランジスタで形成し、これよりも高い第２の電源電圧ＶＰＰ（＝３．３Ｖ）で動作するアナログ回路１０３は厚いゲート酸化膜のＭＯＳトランジスタで形成する。そして、これらゲート酸化膜厚の異なるＭＯＳトランジスタは、それぞれの電圧（ＶＤＤ又はＶＰＰ）がゲートに印加されることを前提に、飽和電流、しきい値電圧、最小ゲート長、素子分離長などが最適化される。
【００１４】
図２は、図１中のＤＲＡＭ１０１の概略構成を示している。図２のＤＲＡＭ１０１が有するメモリアレイ２０１は、複数のワード線２０２と、複数のビット線２０３と、それらの交点に各々配置された複数のメモリセル２０４とで構成されている。８ビットのロウアドレス信号Ｘａｄに対応して、ワード線２０２の本数は２５６となっている。互いに隣接する２本のビット線２０３はビット線対ＢＬ，／ＢＬとして相補動作する。図２のＤＲＡＭ１０１は、アドレスラッチ回路２０５と、ロウプリデコーダ２０６と、ロウデコーダ２０７と、ワードドライバブロック２０８と、センスアンプブロック２１０とを更に備えている。カラムアドレス信号Ｙａｄを受け取るカラム系のデコーダ、その他のコントローラなどの構成は、一般的なＤＲＡＭと同様であるため省略する。
【００１５】
図２において、アドレスラッチ回路２０５にはロウアドレス信号Ｘａｄ及びロウアドレスストローブ信号／ＲＡＳが、ロウプリデコーダ２０６にはアドレスラッチ回路２０５の出力及びロウアドレスストローブ信号／ＲＡＳがそれぞれ供給される。ロウプリデコーダ２０６の出力はロウデコーダ２０７に、ロウデコーダ２０７の出力はワードドライバブロック２０８にそれぞれ供給される。ワードドライバブロック２０８は、各々複数のワード線２０２のうちの対応するワード線を駆動するための複数のワードドライバを備えたものである。メモリセル２０４からビット線２０３上に読み出された信号は、センスアンプブロック２１０により増幅されるようになっている。この際、センスアンプブロック２１０は、ビット線２０３のハイレベル電圧を第１の電源電圧ＶＤＤに設定する。
【００１６】
図３は、図２中のメモリセル２０４の詳細構成を示している。図３のメモリセル２０４は、対応するワード線２０２に接続されたゲートを持つＰＭＯＳメモリセルトランジスタ２２１と、このＰＭＯＳメモリセルトランジスタ２２１を介して対応するビット線２０３に接続されたメモリセルキャパシタ２２２とを有するものである。
【００１７】
図４は、図２中のアドレスラッチ回路２０５の詳細構成を示している。図４のアドレスラッチ回路２０５は、８個のＤフリップフロップで構成され、８ビットのロウアドレス信号Ｘａｄ（つまり、Ｘａｄ０〜Ｘａｄ７）をロウアドレスストローブ信号／ＲＡＳに同期してラッチし、８ビットのロウアドレスラッチ信号ＡＸ０〜ＡＸ７を出力するものである。
【００１８】
図５は、図２中のロウプリデコーダ２０６の詳細構成を示している。図５のロウプリデコーダ２０６は、８個のインバータと、２４個のＡＮＤゲートとで構成され、ロウアドレスラッチ信号の最下位２ビットＡＸ０，ＡＸ１と、ロウアドレスストローブ信号／ＲＡＳに基づくワード線起動信号ＩＲＡＳとに応じて４ビットのワードドライバユニット選択信号ＸＰＷ０〜ＸＰＷ３を生成し、ロウアドレスラッチ信号の中位３ビットＡＸ２〜ＡＸ４から８ビットの第１組ロウプリデコード信号ＸＰＡ０〜ＸＰＡ７を生成し、かつロウアドレスラッチ信号の最上位３ビットＡＸ５〜ＡＸ７から８ビットの第２組ロウプリデコード信号ＸＰＢ０〜ＸＰＢ７を生成するものである。なお、以下の説明では必要に応じて、４ビットのワードドライバユニット選択信号ＸＰＷ０〜ＸＰＷ３の各々のビットを、それぞれ第１、第２、第３及び第４のワードドライバユニット選択信号という。
【００１９】
図６は、図２中のロウデコーダ２０７及びワードドライバブロック２０８の詳細構成を示している。図６のロウデコーダ２０７は、６４個のＡＮＤゲートと、６４個のインバータとで構成され、第１組ロウプリデコード信号ＸＰＡ０〜ＸＰＡ７と、第２組ロウプリデコード信号ＸＰＢ０〜ＸＰＢ７との組み合わせに応じて、６４対のロウデコード信号ＡＤ０〜ＡＤ６３，／ＡＤ０〜／ＡＤ６３のうちのいずれか１対を活性化するものである。ワードドライバユニット選択信号ＸＰＷ０〜ＸＰＷ３は、ロウデコーダ２０７にて何らの処理をも受けずにワードドライバブロック２０８へ供給される。
【００２０】
図６のワードドライバブロック２０８は、第１、第２、第３及び第４のワードドライバユニット７０１，７０２，７０３，７０４に分けられている。第１のワードドライバユニット７０１は、第１のワードドライバユニット選択信号ＸＰＷ０により選択されたとき、６４対のロウデコード信号ＡＤ０〜ＡＤ６３，／ＡＤ０〜／ＡＤ６３のうちの活性化された信号に応じて、６４個のワード線ドライブ信号／ＷＬ０，／ＷＬ４，／ＷＬ８，…，／ＷＬ２５２のうちの対応する信号を活性化することにより、対応するワード線を駆動する。第２のワードドライバユニット７０２は、第２のワードドライバユニット選択信号ＸＰＷ１により選択されたとき、６４対のロウデコード信号ＡＤ０〜ＡＤ６３，／ＡＤ０〜／ＡＤ６３のうちの活性化された信号に応じて、６４個のワード線ドライブ信号／ＷＬ１，／ＷＬ５，／ＷＬ９，…，／ＷＬ２５３のうちの対応する信号を活性化することにより、対応するワード線を駆動する。第３のワードドライバユニット７０３は、第３のワードドライバユニット選択信号ＸＰＷ２により選択されたとき、６４対のロウデコード信号ＡＤ０〜ＡＤ６３，／ＡＤ０〜／ＡＤ６３のうちの活性化された信号に応じて、６４個のワード線ドライブ信号／ＷＬ２，／ＷＬ６，／ＷＬ１０，…，／ＷＬ２５４のうちの対応する信号を活性化することにより、対応するワード線を駆動する。第４のワードドライバユニット７０４は、第４のワードドライバユニット選択信号ＸＰＷ３により選択されたとき、６４対のロウデコード信号ＡＤ０〜ＡＤ６３，／ＡＤ０〜／ＡＤ６３のうちの活性化された信号に応じて、６４個のワード線ドライブ信号／ＷＬ３，／ＷＬ７，／ＷＬ１１，…，／ＷＬ２５５のうちの対応する信号を活性化することにより、対応するワード線を駆動する。
【００２１】
図７は、図６中の第１〜第４のワードドライバブロック７０１〜７０４の更に詳細な構成を示している。第１のワードドライバブロック７０１は６４個のワードドライバ８０１を、第２のワードドライバブロック７０２は他の６４個のワードドライバ８４１を、第３のワードドライバブロック７０３は更に他の６４個のワードドライバ８５１を、第４のワードドライバブロック７０４は更に他の６４個のワードドライバ８６１をそれぞれ含む。
【００２２】
図８は、図６中の第１のワードドライバユニット７０１の更に詳細な構成を示している。なお、第２、第３及び第４のワードドライバユニット７０２〜７０４の各々の詳細構成も図８と同様であるので、図示を省略する。
【００２３】
図８のワードドライバブロック７０１は、既に図７で説明したように、６４個のワードドライバ８０１を備えている。図８中のインバータ８０２は、ワードドライバユニット選択信号ＸＰＷ０を反転して得られる反転選択信号／ＷＤ０を、６４個のワードドライバ８０１の各々へ供給するためのインバータである。そして、ワード線ドライブ信号／ＷＬ０を活性化するワードドライバ８０１は１対のロウデコード信号ＡＤ０，／ＡＤ０を、ワード線ドライブ信号／ＷＬ４を活性化するワードドライバ８０１は他の１対のロウデコード信号ＡＤ１，／ＡＤ１を、ワード線ドライブ信号／ＷＬ８を活性化するワードドライバ８０１は更に他の１対のロウデコード信号ＡＤ２，／ＡＤ２を更に受け取る。以下、ワード線ドライブ信号／ＷＬ０を活性化するワードドライバ８０１の詳細構成を説明するが、他のワード線ドライブ信号／ＷＬ４，／ＷＬ８，…，／ＷＬ２５２を活性化するワードドライバ８０１の各々の構成も同様である。
【００２４】
ワードドライバ８０１は、レベルシフタ５１と出力段インバータ５２とで構成される。レベルシフタ５１は、３個のＮＭＯＳトランジスタ８０３，８０５，８０７と、２個のＰＭＯＳトランジスタ８０４，８０６とで構成され、各々第１の電源電圧ＶＤＤ（＝１．５Ｖ）で駆動された反転選択信号（第１の信号）／ＷＤ０と、非反転ロウデコード信号（第２の信号）ＡＤ０と、反転ロウデコード信号（第３の信号）／ＡＤ０とを受け取る。ＬＶＬは左ノード、ＬＶＲは右ノードである。出力段インバータ５２は、１個のＰＭＯＳトランジスタ８０８と、１個のＮＭＯＳトランジスタ８０９とで構成される。
【００２５】
レベルシフタ５１において、第１のＰＭＯＳトランジスタ８０４は、左ノードＬＶＬに接続されたゲートと、第２の電源電圧ＶＰＰ（＝３．３Ｖ）に接続されたソースと、右ノードＬＶＲに接続されたドレインとを持つ。第１のＮＭＯＳトランジスタ８０５は、反転選択信号／ＷＤ０に接続されたゲートと、接地電圧に接続されたソースと、右ノードＬＶＲに接続されたドレインとを持つ。第２のＰＭＯＳトランジスタ８０６は、右ノードＬＶＲに接続されたゲートと、第２の電源電圧ＶＰＰに接続されたソースと、左ノードＬＶＬに接続されたドレインとを持つ。第２のＮＭＯＳトランジスタ８０７は、非反転ロウデコード信号ＡＤ０に接続されたゲートと、反転選択信号／ＷＤ０に接続されたソースと、左ノードＬＶＬに接続されたドレインとを持つ。第３のＮＭＯＳトランジスタ８０３は、反転ロウデコード信号／ＡＤ０に接続されたゲートと、接地電圧に接続されたソースと、右ノードＬＶＲに接続されたドレインとを持つ。
【００２６】
出力段インバータ５２において、ＰＭＯＳトランジスタ８０８及びＮＭＯＳトランジスタ８０９は、各々のゲートが互いに接続されてレベルシフタ５１の右ノードＬＶＲから共通のゲート信号を受け取り、各々のドレインがワード線ドライブ信号／ＷＬ０に共通接続されている。ＰＭＯＳトランジスタ８０８のソースは第３の電源電圧ＶＩＮＴ（例えば２．０Ｖ）に、ＮＭＯＳトランジスタ８０９のソースは接地電圧にそれぞれ接続されている。ここにおいて、第３の電源電圧ＶＩＮＴは、図１のＤＲＡＭ１０１中の不図示の回路により、例えば第２の電源電圧ＶＰＰから生成される電圧である。
【００２７】
なお、図８中に括弧書きで示すように、出力段インバータ５２におけるゲート信号のハイレベル電圧を、当該システムＬＳＩチップ１００に外部から供給される複数の電源電圧のうち最も高い電源電圧である第２の電源電圧ＶＰＰ（＝３．３Ｖ）よりも低い第４の電源電圧ＶＩＮＴ１（例えば２．８Ｖ）に設定することも可能である。ここにおいて、第４の電源電圧ＶＩＮＴ１もまた、第３の電源電圧ＶＩＮＴと同様に、図１のＤＲＡＭ１０１中の不図示の回路により、例えば第２の電源電圧ＶＰＰから生成される電圧である。ただし、ＶＩＮＴ１＞ＶＩＮＴ＞ＶＤＤを満たすようにする。
【００２８】
図９は、図８中のワード線ドライブ信号／ＷＬ０がローレベル電圧に活性化される場合における図２のＤＲＡＭ１０１の読み出し動作を示している。図９において、ＧＮＤは接地電圧を表す。
【００２９】
図９によれば、最初に、ロウアドレスストローブ信号／ＲＡＳの立ち下がりエッジにおいて、８ビットのロウアドレス信号Ｘａｄ（つまり、Ｘａｄ０〜Ｘａｄ７）がアドレスラッチ回路２０５の８個のＤフリップフロップにラッチされ、与えられたロウアドレスが８ビットのロウアドレスラッチ信号ＡＸ（つまり、ＡＸ０〜ＡＸ７）として出力される。次に、ロウアドレスラッチ信号ＡＸの８ビットのうちの上位６ビットを受けて、ロウプリデコーダ２０６より第１組ロウプリデコード信号ＸＰＡ（つまり、ＸＰＡ０〜ＸＰＡ７）及び第２組ロウプリデコード信号ＸＰＢ（つまり、ＸＰＢ０〜ＸＰＢ７）が出力される。この際、第１組ロウプリデコード信号ＸＰＡの８ビットのうちロウアドレスラッチ信号の中位３ビットＡＸ２〜ＡＸ４で決まる１ビットがハイレベル電圧（ＶＤＤ）に、その他がローレベル電圧（ＧＮＤ）となる。同様に、第２組ロウプリデコード信号ＸＰＢの８ビットのうちロウアドレスラッチ信号の最上位３ビットＡＸ５〜ＡＸ７で決まる１ビットがハイレベル電圧（ＶＤＤ）に、その他がローレベル電圧（ＧＮＤ）となる。続いて、これらロウプリデコード信号ＸＰＡ，ＸＰＢを受けたロウデコーダ２０７の働きによって、非反転及び反転ロウデコード信号ＡＤ０，／ＡＤ０がそれぞれハイレベル電圧（ＶＤＤ）、ローレベル電圧（ＧＮＤ）になる。この結果、ワードドライバ８０１のレベルシフタ５１において、第２のＮＭＯＳトランジスタ８０７のゲート電圧が第１の電源電圧ＶＤＤまで上昇する。また、第３のＮＭＯＳトランジスタ８０３のゲート電圧が接地電圧ＧＮＤとなり、当該第３のＮＭＯＳトランジスタ８０３はオフする。一方、ワードドライバ選択信号ＸＰＷ０〜ＸＰＷ３の４ビットは、いずれもまだローレベル電圧（ＧＮＤ）にあるため、反転選択信号／ＷＤ０のレベルは第１の電源電圧ＶＤＤとなっている。この際、第１のＮＭＯＳトランジスタ８０５がオンで右ノードＬＶＲがローレベル電圧（ＧＮＤ）となり、出力段インバータ５２のＰＭＯＳトランジスタ８０８がオンとなるので、非反転及び反転ロウデコード信号ＡＤ０，／ＡＤ０によって選択されたワード線ドライブ信号／ＷＬ０は、第３の電源電圧ＶＩＮＴに保持される。この間、ビット線対ＢＬ，／ＢＬは、プリチャージ回路（不図示）の働きにより、第１の電源電圧ＶＤＤと接地電圧ＧＮＤとの中間の電圧にプリチャージされている。
【００３０】
次に、ワード線起動信号ＩＲＡＳがハイレベル電圧（ＶＤＤ）となると、ワードドライバ選択信号ＸＰＷ０〜ＸＰＷ３の４ビットのうちロウアドレスラッチ信号の最下位２ビットＡＸ０，ＡＸ１で決まる１ビット（ここではＸＰＷ０）がハイレベル電圧（ＶＤＤ）に、その他がローレベル電圧（ＧＮＤ）となる。したがって、図８及び図９に示した反転選択信号／ＷＤ０がローレベル電圧（ＧＮＤ）となる。このとき、ワードドライバ８０１のレベルシフタ５１において、第２のＰＭＯＳトランジスタ８０６の内部抵抗が第２のＮＭＯＳトランジスタ８０７の内部抵抗よりも大きくなるように両ＭＯＳトランジスタ８０６，８０７のサイズを前もって設定しておけば、左ノードＬＶＬの電圧がほぼ接地電圧ＧＮＤとなる。したがって、第１のＰＭＯＳトランジスタ８０４がオンし、右ノードＬＶＲの電圧が第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）となることによって、出力段インバータ５２のＮＭＯＳトランジスタ８０９がオンし、ワード線ドライブ信号／ＷＬ０が接地電圧ＧＮＤに放電される。これにより、当該ワード線ドライブ信号／ＷＬ０に係るワード線２０２に接続されたメモリセル２０４の記憶データがビット線２０３に読み出され、ビット線対ＢＬ，／ＢＬの各々の電圧がセンスアンプブロック２１０の働きによって確定する。具体的には、ビット線対ＢＬ，／ＢＬのうち記憶データで決まる一方のビット線の電圧が第１の電源電圧ＶＤＤに、他方のビット線の電圧が接地電圧ＧＮＤとなる。
【００３１】
その後、ワード線起動信号ＩＲＡＳがローレベル電圧（ＧＮＤ）となると、ワードドライバ選択信号ＸＰＷ０〜ＸＰＷ３の４ビットの全てがローレベル電圧（ＧＮＤ）となり、反転選択信号／ＷＤ０は第１の電源電圧ＶＤＤに充電される。このとき、レベルシフタ５１において、左ノードＬＶＬは第１の電源電圧ＶＤＤから第２のＮＭＯＳトランジスタ８０７のしきい値電圧分だけ低い電圧となって、第１のＰＭＯＳトランジスタ８０４がオフする。同時に第１のＮＭＯＳトランジスタ８０５がオンするため、右ノードＬＶＲは接地電圧ＧＮＤに放電され、出力段インバータ５２のＰＭＯＳトランジスタ８０８がオンして、ワード線ドライブ信号／ＷＬ０が再び第３の電源電圧ＶＩＮＴに充電される。
【００３２】
以上のとおり、図８の構成によれば、ワード線２０２のハイレベル電圧ＶＩＮＴは、ビット線２０３のハイレベル電圧ＶＤＤ（＝１．５Ｖ）よりも高い電圧に設定される。ここで、ワード線２０２のハイレベル電圧ＶＩＮＴは、メモリセルキャパシタ２２２の長い電荷保持時間を確保すべく、ＰＭＯＳメモリセルトランジスタ２２１のオフリーク電流が最小となるように設定するのがよい（図３参照）。具体的には、ビット線２０３のハイレベル電圧ＶＤＤが上記のとおり１．５Ｖである場合、これよりも０．５Ｖ程度高い電圧、つまり２．０Ｖ程度にワード線２０２のハイレベル電圧ＶＩＮＴを設定することで、ＰＭＯＳメモリセルトランジスタ２２１のオフリーク電流を最小化することができる。ＰＭＯＳメモリセルトランジスタ２２１のゲート電圧が２．０Ｖよりも低くなるとチャネルリークが増加し、逆に２．０Ｖよりも高くなるとＧＩＤＬ（Gate Induced Drain Leakage）が増加するのである。
【００３３】
しかも、図８の構成によれば、レベルシフタ５１における右ノードＬＶＲのハイレベル電圧、すなわち出力段インバータ５２におけるゲート信号のハイレベル電圧（ＶＰＰ＝３．３Ｖ、又はＶＩＮＴ１＝２．８Ｖ）は、ワード線ドライブ信号／ＷＬ０のハイレベル電圧、すなわちワード線２０２のハイレベル電圧ＶＩＮＴ（＝２．０Ｖ）よりも高い電圧に設定される。これにより、出力段インバータ５２のＮＭＯＳトランジスタ８０９のオン電流を従来よりも増加させることができ、小さな素子でワード線２０２を高速に駆動することができる。ただし、レイアウト面積の制約からレベルシフタ５１のレベルシフト比（Ｐ／Ｎトランジスタ定数比）をあまり大きくすることができない場合には、レベルシフタ５１の動作電圧を、上記のとおり外部から供給される第２の電源電圧ＶＰＰよりも低い第４の電源電圧ＶＩＮＴ１に設定するのがよい。
【００３４】
また、図８の構成によれば、レベルシフタ５１がアドレスデコード機能を持つので、ロウデコーダ２０７の構成を簡略化できる結果、ＤＲＡＭ１０１のレイアウト面積を削減できる。
【００３５】
なお、レベルシフタ５１を構成するＭＯＳトランジスタ８０３〜８０７と、出力段インバータ５２を構成するＭＯＳトランジスタ８０８，８０９とは、ロジック回路１０２、アドレスラッチ回路２０５、ロウプリデコーダ２０６、ロウデコーダ２０７、センスアンプブロック２１０などを構成するＭＯＳトランジスタに比べて厚いゲート酸化膜を有するものとする。ゲート酸化膜の耐圧などの信頼性を考慮したものである。
【００３６】
出力段インバータ５２の動作電圧ＶＩＮＴはレベルシフタ５１の動作電圧ＶＰＰ（又はＶＩＮＴ１）よりも低いので、出力段インバータ５２の高速動作のために、当該出力段インバータ５２を構成するＭＯＳトランジスタ８０８，８０９の各々のしきい値電圧を、レベルシフタ５１を構成するＭＯＳトランジスタ８０３〜８０７に比べて低い値（ＬＶｔ）に設定しておくことができる。同様の理由から、出力段インバータ５２を構成するＭＯＳトランジスタ８０８，８０９の各々のゲート長を、レベルシフタ５１を構成するＭＯＳトランジスタ８０３〜８０７に比べて短く設定しておくこともできる。ＭＯＳトランジスタ８０８，８０９の各々のゲート長を短くすることにより、それらのオン抵抗が減少するので、ソース・ドレイン間電圧が同じでもより多くの電流を流せて、高速スイッチングを達成できる。
【００３７】
図１０は、図８のワードドライバユニット７０１の変形例を示している。図１０によれば、ロウデコーダ２０７の出力段にレベルシフタ８２１が設けられる。このレベルシフタ８２１の前段には１個のインバータ８２０が、その後段には２個のインバータ８２２，８２３がそれぞれ設けられる。前段インバータ８２０は、第１の電源電圧ＶＤＤをハイレベル電圧とするワードドライバユニット選択信号ＸＰＷ０を反転して得られる信号をレベルシフタ８２１へ供給する。レベルシフタ８２１は、前段インバータ８２０から与えられた信号のハイレベル電圧を第１の電源電圧ＶＤＤから第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）へ昇圧する機能を持つ。したがって、このレベルシフタ８２１の出力に応じて、一方の後段インバータ８２２はワードドライバユニット選択信号ＸＰＷ０に基づく非反転選択信号ＷＤ０を、他方の後段インバータ８２３はワードドライバユニット選択信号ＸＰＷ０を反転して得られる反転選択信号／ＷＤ０をそれぞれ６４個のワードドライバ８０１へ分配する。これら非反転及び反転選択信号ＷＤ０，／ＷＤ０のハイレベル電圧は、第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）に設定される。そして、ワード線ドライブ信号／ＷＬ０を活性化するワードドライバ８０１は１対のロウデコード信号ＡＤ０，／ＡＤ０を、ワード線ドライブ信号／ＷＬ４を活性化するワードドライバ８０１は他の１対のロウデコード信号ＡＤ１，／ＡＤ１を、ワード線ドライブ信号／ＷＬ８を活性化するワードドライバ８０１は更に他の１対のロウデコード信号ＡＤ２，／ＡＤ２を更に受け取る。これらのロウデコード信号のハイレベル電圧は、いずれも第１の電源電圧ＶＤＤである。
【００３８】
図１０のワードドライバ８０１は、レベルシフタ５１が第３のＰＭＯＳトランジスタ８１０を更に有する点で、図８の構成と異なる。図１０のレベルシフタ５１は、反転選択信号（第１の信号）／ＷＤ０と、非反転選択信号（第２の信号）ＷＤ０と、非反転ロウデコード信号（第３の信号）ＡＤ０と、反転ロウデコード信号（第４の信号）／ＡＤ０とを受け取る。このレベルシフタ５１において、第１のＰＭＯＳトランジスタ８０４は、左ノードＬＶＬに接続されたゲートと、第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）に接続されたソースと、右ノードＬＶＲに接続されたドレインとを持つ。第１のＮＭＯＳトランジスタ８０５は、反転選択信号／ＷＤ０に接続されたゲートと、接地電圧に接続されたソースと、右ノードＬＶＲに接続されたドレインとを持つ。第２のＰＭＯＳトランジスタ８０６は、右ノードＬＶＲに接続されたゲートと、第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）に接続されたソースと、左ノードＬＶＬに接続されたドレインとを持つ。第２のＮＭＯＳトランジスタ８０７は、非反転ロウデコード信号ＡＤ０に接続されたゲートと、反転選択信号／ＷＤ０に接続されたソースと、左ノードＬＶＬに接続されたドレインとを持つ。第３のＮＭＯＳトランジスタ８０３は、反転ロウデコード信号／ＡＤ０に接続されたゲートと、接地電圧に接続されたソースと、右ノードＬＶＲに接続されたドレインとを持つ。第３のＰＭＯＳトランジスタ８１０は、非反転選択信号ＷＤ０に接続されたゲートと、第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）に接続されたソースと、左ノードＬＶＬに接続されたドレインとを持つ。出力段インバータ５２へ供給すべきゲート信号は、右ノードＬＶＲから得られる。
【００３９】
図１０の構成によれば、ワード線起動信号ＩＲＡＳにより活性化されるワードドライバユニット選択信号ＸＰＷ０を昇圧することにより、第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）をハイレベル電圧とする非反転及び反転選択信号ＷＤ０，／ＷＤ０を生成し、これら非反転及び反転選択信号ＷＤ０，／ＷＤ０を６４個のワードドライバ８０１へ分配することとしたので、レイアウト面積の制約からレベルシフタ５１のレベルシフト比（Ｐ／Ｎトランジスタ定数比）をあまり大きくすることができない場合でも、出力段インバータ５２のＮＭＯＳトランジスタ８０９のオン電流を従来よりも増加させることができ、小さな素子でワード線２０２を高速に駆動することができる。
【００４０】
しかも、ワード線ドライブ信号／ＷＬ０の電圧をローレベル電圧（ＧＮＤ）からハイレベル電圧（ＶＩＮＴ）に復帰させる際に、第３のＰＭＯＳトランジスタ８１０のゲートに入力する非反転選択信号ＷＤ０がローレベル電圧（ＧＮＤ）となることで、左ノードＬＶＬが第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）に高速に充電されて第１のＰＭＯＳトランジスタ８０４がオフし、同時に反転選択信号／ＷＤ０が第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）にまで上昇して第１のＮＭＯＳトランジスタ８０５がオンし、右ノードＬＶＲが高速に接地電圧ＧＮＤに下がることで、ワード線ドライブ信号／ＷＬ０が第３の電源電圧ＶＩＮＴに高速に充電される。
【００４１】
また、ロウデコーダ２０７中のレベルシフタ８２１は６４個のワードドライバ８０１に対して１つ配置されるだけで面積増大の影響は小さく、むしろ各ワードドライバ８０１に設けられているレベルシフタ５１のレベルシフト比を小さくできることによる面積削減効果の方が大きい。
【００４２】
なお、非反転及び反転選択信号ＷＤ０，／ＷＤ０のハイレベル電圧をノードＬＶＲのハイレベル電圧より高くしてもよい。例えば、ロウデコーダ２０７中のレベルシフタ８２１の動作電圧を第２の電源電圧ＶＰＰとし、各ワードドライバ８０１中のレベルシフタ５１の動作電圧を第４の電源電圧ＶＩＮＴ１とすることができる。
【００４３】
図１１は、図５のロウプリデコーダ２０６の第１の変形例を示している。図１１によれば、ロウプリデコーダ２０６の出力段にレベルシフタ４００が設けられる。このレベルシフタ４００は、４ビットのワードドライバユニット選択信号ＸＰＷ０〜ＸＰＷ３と、８ビットの第１組ロウプリデコード信号ＸＰＡ０〜ＸＰＡ７と、８ビットの第２組ロウプリデコード信号ＸＰＢ０〜ＸＰＢ７とを含むロウプリデコーダ２０６の全ての出力信号のハイレベル電圧を第１の電源電圧ＶＤＤから第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）へ昇圧する機能を持つ。図示を省略するが、図１１のロウプリデコーダ２０６の次段に位置するロウデコーダ２０７は、第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）を動作電圧とする。
【００４４】
図１２は、図１１のロウプリデコーダ２０６を採用する場合に好適なワードドライバユニット７０１の構成を示している。図１２のワードドライバユニット７０１は、図８及び図１０の場合と同様に、６４個のワードドライバ８０１を備えている。図１２中のバッファ８３０は、ワードドライバユニット選択信号ＸＰＷ０に基づく非反転選択信号ＷＤ０を、６４個のワードドライバ８０１の各々へ供給するためのバッファである。この非反転選択信号ＷＤ０のハイレベル電圧は、当該バッファ８３０により第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）に設定される。そして、ワード線ドライブ信号／ＷＬ０を活性化するワードドライバ８０１は反転ロウデコード信号／ＡＤ０を、ワード線ドライブ信号／ＷＬ４を活性化するワードドライバ８０１は他の反転ロウデコード信号／ＡＤ１を、ワード線ドライブ信号／ＷＬ８を活性化するワードドライバ８０１は更に他の反転ロウデコード信号／ＡＤ２を更に受け取る。これら反転ロウデコード信号／ＡＤ０，／ＡＤ１，／ＡＤ２，…，／ＡＤ６３のハイレベル電圧は、ロウデコーダ２０７により第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）に設定される。以下、ワード線ドライブ信号／ＷＬ０を活性化するワードドライバ８０１の詳細構成を説明するが、他のワード線ドライブ信号／ＷＬ４，／ＷＬ８，…，／ＷＬ２５２を活性化するワードドライバ８０１の各々の構成も同様である。
【００４５】
ワードドライバ８０１は、入力段インバータ６１と出力段インバータ６２とで構成される。入力段インバータ６１は、第１のＰＭＯＳトランジスタ８３１と、第１のＮＭＯＳトランジスタ８３２とで構成され、各々第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）で駆動された非反転選択信号（第１の信号）ＷＤ０と、反転ロウデコード信号（第２の信号）／ＡＤ０とを受け取る。Ｎ１は入力段インバータ６１の出力ノード（第１のノード）であり、Ｎ２は出力段インバータ６２の出力ノード（第２のノード）である。出力段インバータ６２は、第２のＰＭＯＳトランジスタ８３３と、第２及び第３のＮＭＯＳトランジスタ８３４，８３５とで構成される。
【００４６】
入力段インバータ６１において、第１のＰＭＯＳトランジスタ８３１は、反転ロウデコード信号／ＡＤ０に接続されたゲートと、非反転選択信号ＷＤ０に接続されたソースと、第１のノードＮ１に接続されたドレインとを持つ。第１のＮＭＯＳトランジスタ８３２は、反転ロウデコード信号／ＡＤ０に接続されたゲートと、接地電圧に接続されたソースと、第１のノードＮ１に接続されたドレインとを持つ。
【００４７】
出力段インバータ６２において、第２のＰＭＯＳトランジスタ８３３は、第１のノードＮ１に接続されたゲートと、第３の電源電圧ＶＩＮＴに接続されたソースと、第２のノードＮ２に接続されたドレインとを持つ。第２のＮＭＯＳトランジスタ８３４は、第１のノードＮ１に接続されたゲートと、接地電圧に接続されたソースと、第２のノードＮ２に接続されたドレインとを持つ。第３のＮＭＯＳトランジスタ８３５は、第２のノードＮ２に接続されたゲートと、接地電圧に接続されたソースと、第１のノードＮ１に接続されたドレインとを持つ。第２のノードＮ２は、特定のワード線２０２へワード線ドライブ信号／ＷＬ０を与えるノードである。
【００４８】
図１１及び図１２の構成によっても、入力段インバータ６１における出力ノードＮ１のハイレベル電圧、すなわち出力段インバータ６２におけるゲート信号のハイレベル電圧（ＶＰＰ＝３．３Ｖ、又はＶＩＮＴ１＝２．８Ｖ）は、ワード線ドライブ信号／ＷＬ０のハイレベル電圧、すなわちワード線２０２のハイレベル電圧ＶＩＮＴ（＝２．０Ｖ）よりも高い電圧に設定される。これにより、出力段インバータ６２のＮＭＯＳトランジスタ８３４のオン電流を従来よりも増加させることができ、小さな素子でワード線２０２を高速に駆動することができる。
【００４９】
しかも、図１１及び図１２の構成によれば、各ワードドライバ８０１ごとにレベルシフタを設ける必要がないためにレベルシフタ数を劇的に削減することができる。ロウプリデコーダ２０６中のレベルシフタ４００ではレベルシフト比を大きくとったトランジスタサイズ選択ができるので、高速のレベルシフト動作が可能である。更に、各ワードドライバ８０１でレベルシフト動作が必要でないために、各ワードドライバ８０１のトランジスタサイズ設定の自由度が増し（トランジスタサイズのレベルシフト比を考慮しなくてもよい）、レイアウトサイズを縮小できる。したがって、高速かつ省面積のワードドライバ８０１を実現できる。
【００５０】
なお、ロウプリデコーダ２０６中のレベルシフタ４００、ロウデコーダ２０７及びワードドライバブロック２０８の各々を構成するＭＯＳトランジスタは、ロジック回路１０２、アドレスラッチ回路２０５、ロウプリデコーダ２０６中の他の部分、センスアンプブロック２１０などを構成するＭＯＳトランジスタに比べて厚いゲート酸化膜を有するものとする。ゲート酸化膜の耐圧などの信頼性を考慮したものである。
【００５１】
出力段インバータ６２の動作電圧ＶＩＮＴは入力段インバータ６１の動作電圧ＶＰＰ（又はＶＩＮＴ１）よりも低いので、出力段インバータ６２の高速動作のために、第２のＰＭＯＳトランジスタ８３３及び第２のＮＭＯＳトランジスタ８３４の各々のしきい値電圧を、第１のＰＭＯＳトランジスタ８３１並びに第１及び第３のＮＭＯＳトランジスタ３２，８３５に比べて低い値（ＬＶｔ）に設定しておくことができる。同様の理由から、第２のＰＭＯＳトランジスタ８３３及び第２のＮＭＯＳトランジスタ８３４の各々のゲート長を、第１のＰＭＯＳトランジスタ８３１並びに第１及び第３のＮＭＯＳトランジスタ３２，８３５に比べて短く設定しておくこともできる。ＭＯＳトランジスタ８３３，８３４の各々のゲート長を短くすることにより、それらのオン抵抗が減少するので、ソース・ドレイン間電圧が同じでもより多くの電流を流せて、高速スイッチングを達成できる。
【００５２】
図１３は、図５のロウプリデコーダ２０６の第２の変形例を示している。図１３によれば、ロウプリデコーダ２０６の入力段にレベルシフタ４０１が設けられる。このレベルシフタ４０１は、ワード線起動信号ＩＲＡＳと、８ビットのロウアドレスラッチ信号ＡＸ０〜ＡＸ７とを含むロウプリデコーダ２０６の全ての入力信号のハイレベル電圧を第１の電源電圧ＶＤＤから第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）へ昇圧する機能を持つ。図１２及び図１３の構成を採用すれば、レベルシフタ数を更に削減することができる。同様のレベルシフタをアドレスラッチ回路２０５の入力段に設けることも可能である。
【００５３】
図１４は、図１１又は図１３のロウプリデコーダ２０６を採用する場合に好適なシステムＬＳＩチップを示している。図１４のシステムＬＳＩチップ１００では、ＤＲＡＭ１０１がメモリ主電源電圧ＶＤＤ＿ＤＲＡＭ（第１の電源電圧：例えば１．５Ｖ）及び第２の電源電圧ＶＰＰ（例えば３．３Ｖ）の供給を受ける。ロジック回路１０２は、低消費電力化のために、メモリ主電源電圧ＶＤＤ＿ＤＲＡＭよりも低いロジック主電源電圧ＶＤＤ＿ＬＯＧＩＣ（例えば１．３Ｖ）の供給を受ける。アナログ回路１０３は、第２の電源電圧ＶＰＰの供給を受ける。
【００５４】
図１４によれば、ロジック回路１０２から出力されるロウアドレスストローブ信号／ＲＡＳ、ロウアドレス信号Ｘａｄ、カラムアドレス信号Ｙａｄなどの信号のハイレベル電圧は、ロジック主電源電圧ＶＤＤ＿ＤＲＡＭである。そこで、ロウアドレスストローブ信号／ＲＡＳ及びカラムアドレス信号Ｙａｄは各々レベルシフタ１０５，１０６を介してメモリ主電源電圧ＶＤＤ＿ＤＲＡＭをハイレベル電圧とする信号として、またロウアドレス信号Ｘａｄはレベルシフタを介さずにロジック主電源電圧ＶＤＤ＿ＬＯＧＩＣをハイレベル電圧とする信号としてそれぞれＤＲＡＭ１０１に入力する。図１１中のレベルシフタ４００又は図１３中のレベルシフタ４０１は、各々の信号のハイレベル電圧をロジック主電源電圧ＶＤＤ＿ＬＯＧＩＣから一気に第２の電源電圧ＶＰＰ（又は第４の電源電圧ＶＩＮＴ１）へ昇圧する機能を持つ。
【００５５】
なお、本発明は上記各具体例のみに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。例えば、ロウアドレスを８ビットの構成としたが、それ以外の構成であってもよい。また、上記各電源電圧値は必要に応じて変更可能である。
【産業上の利用可能性】
【００５６】
以上説明してきたとおり、本発明に係る半導体記憶装置は、レイアウト面積の増大なしにワード線を高速駆動できるワードドライバを備え、特にアナログ回路及び他のロジック回路とともに同一半導体基板上に形成されるＤＲＡＭなどに有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明に係る半導体記憶装置であるＤＲＡＭを搭載したシステムＬＳＩチップの平面図である。
【図２】図１中のＤＲＡＭの概略構成を示すブロック図である。
【図３】図２中のメモリセルの詳細構成を示す回路図である。
【図４】図２中のアドレスラッチ回路の詳細構成を示す回路図である。
【図５】図２中のロウプリデコーダの詳細構成を示す回路図である。
【図６】図２中のロウデコーダ及びワードドライバブロックの詳細構成を示すブロック図である。
【図７】図６中のワードドライバブロックの更に詳細な構成を示すブロック図である。
【図８】図６中の１個のワードドライバユニットの更に詳細な構成を示す回路図である。
【図９】図２のＤＲＡＭの動作を示すタイミングチャート図である。
【図１０】図８のワードドライバユニットの変形例を示す回路図である。
【図１１】図５のロウプリデコーダの第１の変形例を示す回路図である。
【図１２】図１１のロウプリデコーダを採用する場合に好適なワードドライバユニットの構成を示す回路図である。
【図１３】図５のロウプリデコーダの第２の変形例を示す回路図である。
【図１４】図１１又は図１３のロウプリデコーダを採用する場合に好適なシステムＬＳＩチップの平面図である。
【符号の説明】
【００５８】
５１  レベルシフタ
５２  出力段インバータ
６１  入力段インバータ
６２  出力段インバータ
１００  システムＬＳＩチップ
１０１  ＤＲＡＭ
１０２  ロジック回路
１０３  アナログ回路
１０４  パッド
１０５，１０６  レベルシフタ
２０１  メモリアレイ
２０２  ワード線
２０３  ビット線
２０４  メモリセル
２０５  アドレスラッチ回路
２０６  ロウプリデコーダ
２０７  ロウデコーダ
２０８  ワードドライバブロック
２１０  センスアンプブロック
２２１  ＰＭＯＳメモリセルトランジスタ
２２２  メモリセルキャパシタ
４００，４０１  レベルシフタ
７０１，７０２，７０３，７０４  ワードドライバユニット
８０１  ワードドライバ
８０２  インバータ
８０３，８０５，８０７，８０９  ＮＭＯＳトランジスタ
８０４，８０６，８０８，８１０  ＰＭＯＳトランジスタ
８２０，８２２，８２３  インバータ
８２１  レベルシフタ
８３０  バッファ
８３１，８３３  ＰＭＯＳトランジスタ
８３２，８３４，８３５  ＮＭＯＳトランジスタ
８４１，８５１，８６１  ワードドライバ
ＡＤ０〜ＡＤ６３  非反転ロウデコード信号
／ＡＤ０〜／ＡＤ６３  反転ロウデコード信号
ＡＸ０〜ＡＸ７  ロウアドレスラッチ信号
ＢＬ，／ＢＬ  ビット線対
ＩＲＡＳ  ワード線起動信号
ＬＶＬ，ＬＶＲ  ノード
Ｎ１，Ｎ２  ノード
／ＲＡＳ  ロウアドレスストローブ信号
ＶＤＤ  第１の電源電圧（１．５Ｖ）
ＶＤＤ＿ＤＲＡＭ  メモリ主電源電圧（１．５Ｖ）
ＶＤＤ＿ＬＯＧＩＣ  ロジック主電源電圧（１．３Ｖ）
ＶＩＮＴ  第３の電源電圧（２．０Ｖ）
ＶＩＮＴ１  第４の電源電圧（２．８Ｖ）
ＶＰＰ  第２の電源電圧（３．３Ｖ）
ＷＤ０，／ＷＤ０  非反転及び反転選択信号
／ＷＬ０〜／ＷＬ２５５  ワード線ドライブ信号
Ｘａｄ  ロウアドレス信号（８ビット）
Ｘａｄ０〜Ｘａｄ７  ロウアドレス信号
ＸＰＡ０〜ＸＰＡ７  ロウプリデコード信号
ＸＰＢ０〜ＸＰＢ７  ロウプリデコード信号
ＸＰＷ０〜ＸＰＷ３  ワードドライバユニット選択信号
Ｙａｄ  カラムアドレス信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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