(57)【要約】【課題】  信頼性を確保しながら高速の読み出し動作が可能となる半導体記憶装置を提供する。【解決手段】  外部電位ＥＸＴＶＤＤを監視するモニタ回路４３および可変遅延回路４４によって信号ＺＯＤＡＣＴのＬレベルの期間が外部電位ＥＸＴＶＤＤの電位に応じて定められ、外部電位ＥＸＴＶＤＤの供給期間を動的に変化させることが可能になる。外部電位ＥＸＴＶＤＤが規格の上限である場合は供給期間が短くなるのでメモリセルやビット線への過充電を防ぐことができ、外部電位ＥＸＴＶＤＤが規格の下限である場合は供給期間が長くなるので十分なオーバードライブ期間を確保することができる。メモリセルの信頼性を確保するとともに、外部電位ＥＸＴＶＤＤの規格の全域で読み出し動作を高速に行なうことができる。【選択図】        図４
2005222580.tif 000002
【特許請求の範囲】
【請求項１】
行および列に配置された複数のメモリセルと、
前記列に対応して配置された複数のビット線対と、
前記複数のビット線対にそれぞれ対応して設けられ、対応する前記ビット線対上の電位差を増幅するための複数のセンスアンプと、
前記センスアンプに第１、第２の電源電位を供給する電源供給回路とを備え、
前記電源供給回路は、
前記第１の電源電位を供給する第１の電源供給回路と、
入力される前記第２の電源電位を検知して、電位に応じた供給期間を定めて前記第２の電源電位を供給する第２の電源供給回路とを含み、
前記複数のメモリセルの行の活性化期間を示す行信号の非活性化に応じて前記第２の電源供給回路に前記第２の電源電位を検知するよう指示する制御回路をさらに備える、半導体記憶装置。
【請求項２】
前記第２の電源供給回路は、
複数の検知レベルを用いて検知した前記第２の電源電位がいずれかの前記検知レベルであると判定する判定回路と、
前記判定回路の判定結果から前記供給期間を設定する設定回路とを有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記判定回路は、複数の比較電位を基準電位とそれぞれ比較する複数の比較回路を有する、請求項２に記載の半導体記憶装置。
【請求項４】
前記制御回路は、アドレス信号の行選択に対応するビットを受けるアドレス変化検出回路を有する、請求項１に記載の半導体記憶装置。
【請求項５】
前記第２の電源供給回路は、前記第２の電源電位が所定の電位を超えたことに応じて前記第１の電源電位よりも低い第３の電源電位を供給することによって、前記センスアンプに供給する電位を降下させる電位降下部を有する、請求項１に記載の半導体記憶装置。
【請求項６】
前記第２の電源供給回路は、前記第２の電源電位が所定の電位を超えたことに応じて前記第２の電源電位の供給を停止する供給停止部を有する、請求項１に記載の半導体記憶装置。
【請求項７】
負荷回路と前記負荷回路に電源電位を供給する電源供給回路とを備える半導体記憶装置であって、
前記電源供給回路は、
前記電源電位が所定の電位か否かを判定して前記電源電位が前記所定の電位になるよう調整する第１の駆動回路と、
前記第１の駆動回路の判定結果に応じて活性化され、前記電源電位が所定の電位か否かを判定して前記電源電位が前記所定の電位になるよう調整する第２の駆動回路と、
前記第１の駆動回路の判定結果と前記第２の駆動回路の判定結果が前記第２の駆動回路の動作終了時に等しくなるよう動作する等化部とを含む、半導体記憶装置。
【請求項８】
前記負荷回路は、
行および列に配置された複数のメモリセルと、
前記行に対応して配置された複数のワード線とを含み、
前記第１の駆動回路および前記第２の駆動回路は、前記電源電位として前記複数のワード線のうち選択されたワード線に印加される駆動電位を供給する、請求項７に記載の半導体記憶装置。
【請求項９】
前記第１の駆動回路は、
前記駆動電位を分圧した第１の電位を出力する第１の分圧回路と、
前記第１の電位を基準電位と比較した第１の比較結果を出力する第１の比較回路と、
前記第１の比較結果に応じて活性化されワード線に印加される前記駆動電位を発生する第１の昇圧回路とを有し、
前記第２の駆動回路は、
前記第１の比較結果を受けて活性化され、前記駆動電位を分圧した第２の電位を出力する第２の分圧回路と、
前記第１の比較結果を受けて活性化され、前記第２の電位を基準電位と比較した第２の比較結果を出力する第２の比較回路と、
前記第２の比較結果に応じて活性化されワード線に印加される前記駆動電位を発生する第２の昇圧回路とを有し、
前記等化部は、前記第２の比較結果によって活性化されて前記第１の電位と前記第２の電位とを短絡する短絡部を有する、請求項８に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関し、より特定的には電源供給回路を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
近年、低コスト化、低消費電力化、高速化を実現するために半導体記憶装置に含まれるトランジスタの微細化が進んでいる。微細化されたトランジスタの信頼性を確保するために外部から供給される電源電位の低電圧化が必要である。
【０００３】
半導体記憶装置には一般的に内部電源供給回路が搭載される。たとえばＤＲＡＭの場合、微細化されたトランジスタやメモリセル内のキャパシタに信頼性の点で問題のない電位を供給するため、内部電源供給回路は外部から与えられる高い電源電位を低電位に降圧するという役割を果たす。
【０００４】
しかし外部から供給される電源電位が低下すると、動作に対する十分な駆動電位が与えられないという課題が発生する。特に、メモリアレイ内のセンスアンプを構成するＭＯＳトランジスタのゲートとソースとの間に生じる電圧がＭＯＳトランジスタのしきい値電圧に対して余裕がなくなるとＭＯＳトランジスタの駆動能力が低下するので、ビット線対に生じる微小信号を増幅する時間が長くなる。
【０００５】
このような問題を解決する手段の１つに「オーバードライブセンス方式」と総称されるセンスアンプの駆動方法がある。
【０００６】
従来、ビット線対に読み出された微小な電位差を検知して増幅するセンスアンプの高電位側の電源は内部電源供給回路から供給される電位、すなわち、外部から与えられる電源電位を降圧した電位であった。これに対し「オーバードライブセンス方式」では、センスアンプが活性化される前後の一定期間、このセンスアンプの高電位側の電源線に、内部電源供給回路からの降圧した電位のかわりに外部から与えられる電源電位が供給されることによって、センスアンプの動作電源を高め、微小信号の増幅を高速に行なうことを可能にしている。
【０００７】
オーバードライブセンス方式の具体的な例として、たとえば、特開２００１−２１６７７９号公報（特許文献１）には、オーバードライブ駆動回路と出力電位の異なる２種類の降圧レギュレータとを備え、読み出し動作時にまずオーバードライブ駆動回路を動作させた後に第１の降圧レギュレータを動作させ、待機時には第１の降圧レギュレータの電位よりも低い電位を出力する第２の降圧レギュレータを動作させることで消費電流を低減する半導体装置の内部電源電位生成回路および制御方法が示される。
【特許文献１】特開２００１−２１６７７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のオーバードライブセンス方式では、外部電源電位の大きさによらず一定の期間、外部電源電位をセンスアンプに供給していた。このような構成では、与えられる外部電源電位が規格の最大値または最大値を上回った場合、あるいは与えられる外部電源電位が規格の最小値または最小値を下回った場合でも、同じ期間でセンスアンプに外部電源電位を供給していた。そのため、外部電源電位が規格の最大値に近づくほど、または最大値を上回ると、過剰な電圧がセンスアンプを介してメモリセルに与えられていた。
【０００９】
一方、外部電源電位が規格の最小値に近づくほど、または最小値を下回ると、オーバードライブ方式によるセンスアンプの高速動作の効果が得られないという問題が生じていた。
【課題を解決するための手段】
【００１０】
本発明は、要約すれば半導体記憶装置であって、行および列に配置された複数のメモリセルと、列に対応して配置された複数のビット線対と、複数のビット線対にそれぞれ対応して設けられ、対応するビット線対上の電位差を増幅するための複数のセンスアンプと、センスアンプに第１、第２の電源電位を供給する電源供給回路とを備える。
【００１１】
電源供給回路は、第１の電源電位を供給する第１の電源供給回路と、入力される第２の電源電位を検知して、電位に応じた供給期間を定めて第２の電源電位を供給する第２の電源供給回路とを含む。
【００１２】
半導体記憶装置は、複数のメモリセルの行の活性化期間を示す行信号の非活性化に応じて第２の電源供給回路に第２の電源電位を検知するよう指示する制御回路をさらに備える。
【００１３】
本発明の他の局面に従うと、負荷回路と負荷回路に電源電位を供給する電源供給回路とを備える半導体記憶装置であって、電源供給回路は、電源電位が所定の電位か否かを判定して電源電位が所定の電位になるよう調整する第１の駆動回路と、第１の駆動回路の判定結果に応じて活性化され、電源電位が所定の電位か否かを判定して電源電位が所定の電位になるよう調整する第２の駆動回路と、第１の駆動回路の判定結果と第２の駆動回路の判定結果が第２の駆動回路の動作終了時に等しくなるよう動作する等化部とを含む。
【発明の効果】
【００１４】
本発明の半導体記憶装置によれば、信頼性を確保しながら高速の読み出し動作が可能となる。また、本発明の他の局面の半導体記憶装置によれば、消費電流をより低減することが可能となる。
【発明を実施するための最良の形態】
【００１５】
［実施の形態１］
図１は、本発明の半導体記憶装置の構成の一例を示す概略ブロック図である。なお、本発明においては半導体記憶装置の一例として、擬似スタティックランダムアクセスメモリが示される。ただし、本発明は擬似スタティックランダムアクセスメモリに限らず、センス動作を行なう他の半導体記憶装置にも適用が可能である。
【００１６】
図１を参照して、半導体記憶装置２は、各々が行列状に配列される複数のメモリセルを有するメモリセルアレイ１４と、アドレス信号Ａ０〜Ａ２１を受けて内部行アドレスＸ、内部列アドレスＹおよび内部同期信号を発生させるための内部アドレスＩＮＴＡ０〜ＩＮＴＡ２１を出力するアドレスバッファ５と、制御信号／ＯＥ、／ＵＢ、／ＬＢ、／ＷＥを受けて内部制御信号ＩＮＴＺＵＢ、ＩＮＴＺＬＢ、ＩＮＴＺＷＥを出力する制御信号入力バッファ６とを含む。
【００１７】
メモリセルアレイ１４は、行列状に配置されたメモリセルＭＣと、メモリセルＭＣの行に対応して設けられる複数のワード線ＷＬと、メモリセルＭＣの列に対応して設けられるビット線対ＢＬＰとを含む。図１では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビット線対ＢＬＰが代表的に示される。
【００１８】
半導体記憶装置２は、さらに、アドレスバッファ５から内部アドレスＩＮＴＡ０〜ＩＮＴＡ２１を受け、制御信号入力バッファ６から内部制御信号ＩＮＴＺＵＢ、ＩＮＴＺＬＢ、ＩＮＴＺＷＥを受けて各ブロックに制御信号を出力するコントロール回路８を含む。
【００１９】
コントロール回路８は、内部アドレスＩＮＴＡ０〜ＩＮＴＡ２１を受けてオーバードライブセンス動作の開始を指示するセンス電源制御回路２８を含む。センス電源制御回路２８については後に詳細な説明がなされる。
【００２０】
半導体記憶装置２は、さらに、アドレスバッファ５から与えられた行アドレス信号Ｘをデコードするロウデコーダ１０を含む。ロウデコーダ１０は、メモリセルアレイ１４の内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバを含む。
【００２１】
半導体記憶装置２は、さらに、アドレスバッファ５から与えられた内部列アドレスＹをデコードして列選択信号を発生するコラムデコーダ１２と、メモリセルアレイ１４の選択行に接続されるメモリセルＭＣのデータの検知および増幅を行なうセンスアンプが複数配置されるセンスアンプ帯１６とを含む。
【００２２】
半導体記憶装置２は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。
【００２３】
なお、図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８として示される。
【００２４】
半導体記憶装置２は、さらに、外部から与えられる外部電位ＥＸＴＶＤＤを受けて一定電位を負荷回路２６に供給する内部電源供給回路２４を含む。
【００２５】
負荷回路２６には、先に説明したコントロール回路８、ロウデコーダ１０、コラムデコーダ１２、メモリセルアレイ１４、センスアンプ帯１６およびブロック１８が含まれる。
【００２６】
内部電源供給回路２４は、センスアンプ帯１６に含まれるセンスアンプに電源電位ＶＨＰＬを供給するセンス電源回路２７と、ワード線ＷＬに電位ＶＰＰを供給する駆動電源供給回路２９とを含む。
【００２７】
なお、図１において駆動電源供給回路２９はワード線ＷＬに電位ＶＰＰを供給するよう示されるが、本発明において駆動電源供給回路２９は負荷回路２６の他の回路部への電源供給のために使用されてもよい。
【００２８】
図２は、図１に示す半導体記憶装置２の主要部の構成を概略的に示す図である。
【００２９】
図２を参照して、メモリセルアレイ１４は、行方向に延在するセンスアンプ帯ＳＡＢおよび列方向に延在するサブワード線ドライバ帯ＳＷＤＢにより複数のメモリブロックＭＢに分割される。行方向に整列して配置されるメモリブロックＭＢによりメモリ行ブロックＲＢＫが構成され、列方向に整列するメモリブロックＭＢによりメモリ列ブロックＣＢＫが構成される。
【００３０】
センスアンプ帯ＳＡＢは、隣接するメモリ行ブロックＲＢＫにより共有されるセンスアンプ回路を含む。サブワード線ドライバ帯ＳＷＤＢには、図示されないサブワード線に対応してサブワード線ドライバが配置される。メインワード線が行ブロックのメモリブロックに共通に配置され、ロウデコーダ１０からの行選択信号（メインワード線駆動信号）に従って選択状態へ駆動される。メモリブロックＭＢそれぞれにおいて、１本のメインワード線に対して複数のサブワード線が配置される。
【００３１】
メモリセルアレイ１４の外部周辺に、ロウデコーダ１０およびコラムデコーダ１２が配置される。さらに、メモリセルアレイ１４の外部周辺には、書込／読出制御帯３０が配置される。この書込／読出制御帯３０には、図１に示すブロック１８と、ブロック１８に含まれるライトドライバおよびプリアンプの動作を制御する制御回路が配置される。
【００３２】
図３は、センスアンプ帯に配置されるセンスアンプ回路およびビット線周辺回路の構成を示す図である。
【００３３】
図３を参照して、メモリブロックＭＢＬおよびＭＢＲそれぞれに含まれるビット線ＢＬＬ，ＺＢＬＬおよびＢＬＲ，ＺＢＬＲに関連する部分の構成が代表的に示される。
【００３４】
メモリブロックＭＢＬに含まれるビット線ＢＬＬおよびＺＢＬＬが、ビット線分離ゲートＢＩＧＬを介して共通ビット線ＣＢＬおよびＺＣＢＬに結合され、メモリブロックＭＢＲのビット線ＢＬＲおよびＺＢＬＲが、ビット線分離ゲートＢＩＧＲを介して共通ビット線ＣＢＬおよびＺＣＢＬに結合される。メモリブロックＭＢＬおよびＭＢＲは、異なる行ブロックに含まれるメモリブロックである。
【００３５】
ビット線ＢＬＬおよびＺＢＬＬには、メモリブロックＭＢＬの一列に整列して配置されるメモリセルが接続され、また、ビット線ＢＬＲおよびＺＢＬＲには、メモリブロックＭＢＲの一列に整列して配置されるメモリセルが接続される。図３においては、メモリブロックＭＢＲのビット線ＢＬＲおよびＺＢＬＲに接続されるメモリセルＭＣを代表的に示す。
【００３６】
メモリセルＭＣは、情報を記憶するメモリセルキャパシタＣｍと、ワード線ＷＬ上の信号に従ってメモリセルキャパシタＣｍのストレージノードＳＮをビット線ＢＬＲに接続するアクセストランジスタＭＴを含む。
【００３７】
共通ビット線ＣＢＬおよびＺＣＢＬに対し、交差結合されるＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２で構成されるＰセンスアンプＰＳＡと、交差結合されるＮチャネルＭＯＳトランジスタＮＴ１１およびＮＴ１２で構成されるＮセンスアンプＮＳＡが設けられる。これらのセンスアンプＰＳＡおよびＮＳＡにより、メモリセルデータの検知増幅を行なうセンスアンプ回路が構成される。
【００３８】
ＰセンスアンプＰＳＡは、Ｐセンスドライブ信号線Ｓ２Ｐ上の電圧がアレイ電源電位ＶＤＤＳとなると活性化されて、共通ビット線ＣＢＬおよびＺＣＢＬのうちの高電位の共通ビット線をアレイ電源電位レベルに駆動する。ＮセンスアンプＮＳＡは、Ｎセンスドライブ信号線Ｓ２Ｎ上の信号が接地電位レベルとなると活性化され、共通ビット線ＣＢＬおよびＺＣＢＬのうちの低電位の共通ビット線を接地電位レベルに駆動する。
【００３９】
Ｐセンスドライブ信号線Ｓ２Ｐを駆動するために、Ｐセンス活性化信号ＺＳ０Ｐの活性化に応答して導通し、ハイ側のセンス電源幹線ＨＰＬ上の電圧をＰセンスドライブ信号線Ｓ２Ｐに伝達するＰチャネルＭＯＳトランジスタで構成されるＰセンスドライブトランジスタ３１が設けられる。Ｎセンスドライブ信号線Ｓ２Ｎを駆動するために、Ｎセンス活性化信号Ｓ０Ｎの活性化に応答して導通し、ロー側のセンス電源幹線ＬＰＬをＮセンスドライブ信号線Ｓ２Ｎに結合するＮチャネルＭＯＳトランジスタで構成されるＮセンスドライブトランジスタ３２が設けられる。
【００４０】
センス電源幹線ＨＰＬへは、動作時にはアレイ電源電位ＶＤＤＳが供給される。オーバードライブセンス方式では、センスアンプ回路動作開始前後にアレイ電源電位ＶＤＤＳよりも高い外部電位ＥＸＴＶＤＤが供給される。センスドライブトランジスタ３１および３２は、サブワード線ドライバ帯ＳＷＤＢとセンスアンプ帯ＳＡＢの交差領域に対応する十字帯ＣＲＳに配置される。
【００４１】
図４は、図１のセンス電源回路２７の構成を示すブロック図である。図４を参照してセンス電源回路２７は、図３におけるセンス電源幹線ＨＰＬに一定電位のアレイ電源電位ＶＤＤＳを供給する内部降圧回路４０と、外部電位ＥＸＴＶＤＤをセンス電源幹線ＨＰＬに適当な期間だけ供給するオーバードライブ回路４１と、外部電位ＥＸＴＶＤＤを受けて内部降圧回路４０とオーバードライブ回路４１の各々が動作する際に基準となる基準電位ＶＲＥＦＳ１を供給する基準電圧発生回路４２とを含む。
【００４２】
なお、図４において、内部降圧回路４０の基準となる電位とオーバードライブ回路４１の基準となる電位は基準電圧発生回路４２のみから供給されるよう示されるが、このような構成に限定されるものではなく、内部降圧回路４０とオーバードライブ回路４１の各々に対して基準電圧発生回路が個別に設けられてもよい。
【００４３】
内部降圧回路４０は、基準電位ＶＲＥＦＳ１とセンス電源幹線ＨＰＬ上の電位ＶＨＰＬを比較する比較回路ＣＰ１と、比較回路ＣＰ１の出力信号に応答して外部電源ノードからセンス電源幹線ＨＰＬへ電流を供給するＰチャネルＭＯＳトランジスタＰ１とを含む。
【００４４】
オーバードライブ回路４１は、活性化信号ＺＥＮによって活性化されると外部電位ＥＸＴＶＤＤを監視し、外部電位ＥＸＴＶＤＤの電位レベルを信号ＯＵＴ＜０＞，ＯＵＴ＜１＞，ＯＵＴ＜２＞の論理で表わして出力するモニタ回路４３を含む。モニタ回路４３については、後に詳細な説明がなされる。
【００４５】
なお、図４において信号ＯＵＴ＜０＞，ＯＵＴ＜１＞，ＯＵＴ＜２＞の３ビットの信号をまとめて信号ＯＵＴ＜２：０＞と示す。
【００４６】
オーバードライブ回路４１は、さらに、信号ＤＬ１の伝達を遅延させる可変遅延回路４４を含む。可変遅延回路４４はモニタ回路４３からの信号ＯＵＴ＜２：０＞に応じて遅延時間を設定する。可変遅延回路４４は信号ＤＬ１を受けて、この設定された時間分だけ信号ＤＬ１を遅延させた信号ＤＬ２を出力する。可変遅延回路４４については、後に詳細な説明がなされる。
【００４７】
オーバードライブ回路４１は、さらに、Ｐセンス活性化信号ＺＳ０Ｐの論理レベルを反転した信号ＤＬ１を生成するインバータ４５と、信号ＤＬ１，ＤＬ２の論理演算を行なう論理ゲート４６とを含む。論理ゲート４６の演算結果はオーバードライブ回路４１が外部電位ＥＸＴＶＤＤをセンス電源幹線ＨＰＬに供給する期間を指定する信号ＺＯＤＡＣＴとして出力される。すなわち、信号ＺＯＤＡＣＴがＬレベルである期間は、可変遅延回路４４によって決定される遅延時間に依存する。
【００４８】
オーバードライブ回路４１は、さらに、Ｌレベルの信号ＺＯＤＡＣＴに応答して外部電源ノードからセンス電源幹線ＨＰＬへ電流を供給するＰチャネルＭＯＳトランジスタＰ２を含む。
【００４９】
オーバードライブ回路４１について説明する。外部電位ＥＸＴＶＤＤを監視するモニタ回路４３および可変遅延回路４４によって信号ＺＯＤＡＣＴのＬレベルの期間が外部電位ＥＸＴＶＤＤの電位に応じて定められ、外部電位ＥＸＴＶＤＤの供給期間を動的に変化させることが可能になる。外部電位ＥＸＴＶＤＤが規格の上限である場合は供給期間が短くなるのでメモリセルやビット線への過充電を防ぐことができ、外部電位ＥＸＴＶＤＤが規格の下限である場合は供給期間が長くなるので十分なオーバードライブ期間を確保することができる。メモリセルの信頼性を確保するとともに、外部電位ＥＸＴＶＤＤの規格の全域で読み出し動作を高速に行なうことができる。
【００５０】
なお、外部電位ＥＸＴＶＤＤの範囲は、半導体記憶装置によってさまざまに設定されるが、擬似スタティックランダムアクセスメモリにおける一例としては、たとえば１．８Ｖ±０．１Ｖに設定される。
【００５１】
図５は、図１におけるセンス電源制御回路２８の概要を示すブロック図である。図５を参照して、センス電源制御回路２８は内部アドレスＩＮＴＡ０〜Ａ２１のうち、いずれかのアドレス信号の変化を検知してアドレス遷移検出信号ＡＴＤを発生させるアドレス変化検知回路４７と、アドレス遷移検出信号ＡＴＤを受けて行選択動作を活性化させるためのロウ系動作指示信号ＲＡＰを出力するロウ系活性回路４８と、ロウ系動作指示信号ＲＡＰを受けて行選択動作が活性している期間に、主としてセンスアンプを構成するトランジスタのうちのＰチャネルＭＯＳトランジスタを活性化するＰセンス活性化信号ＺＳ０Ｐを発生させるセンス活性信号発生回路４９とを含む。
【００５２】
センス電源制御回路２８は、さらに、ロウ系動作指示信号ＲＡＰの伝達を遅延させた活性化信号ＺＥＮを出力するインバータ５０，５１を含む。
【００５３】
図６は、図４に示されるモニタ回路４３の具体例である。図６を参照して、モニタ回路４３は外部電位ＥＸＴＶＤＤを降圧させて外部電位をモニタする際の基準電位となる電位ＶＤＤＳＳＴを供給する内部降圧回路５２を含む。
【００５４】
内部降圧回路５２は、基準電位ＶＲＥＦＳ１と電位ＶＤＤＳＳＴを比較する比較回路ＣＰ２と、比較回路ＣＰ２の出力信号に応答して外部電源ノードからノードＷ０に電流を供給するＰチャネルＭＯＳトランジスタＰ３を含む。
【００５５】
モニタ回路４３は、さらに、外部電位ＥＸＴＶＤＤを適当な電位レベルに変換するためのレベル変換回路５４を含む。
【００５６】
レベル変換回路５４は、外部電位ＥＸＴＶＤＤが与えられるノードＷ１と電位ＶＤ０を出力するノードＷ２との間に接続される抵抗Ｒ１と、ノードＷ２と電位ＶＤ１を出力するノードＷ３との間に接続される抵抗Ｒ２と、ノードＷ３と電位ＶＤ２を出力するノードＷ４との間に接続される抵抗Ｒ３と、ノードＷ４と接地ノードとの間に接続される抵抗Ｒ４とを含む。
【００５７】
モニタ回路４３は、さらに、電位ＶＤ０と電位ＶＤＤＳＳＴを比較した結果を信号ＯＵＴ＜０＞として出力する比較回路ＣＰ３と、電位ＶＤ１と電位ＶＤＤＳＳＴを比較した結果を信号ＯＵＴ＜１＞として出力する比較回路ＣＰ４と、電位ＶＤ２と電位ＶＤＤＳＳＴを比較した結果を信号ＯＵＴ＜２＞として出力する比較回路ＣＰ５とを含む。
【００５８】
なお、比較回路ＣＰ３〜ＣＰ５はいずれも活性化信号ＺＥＮによって活性化される。
【００５９】
図７は、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞の真理値表を示す図である。
【００６０】
図７を参照して、電位ＶＤ０が電位ＶＤＤＳＳＴ以下の場合、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞はすべてＬレベルである。
【００６１】
電位ＶＤ０が電位ＶＤＤＳＳＴより大きく、電位ＶＤ１が電位ＶＤＤＳＳＴ以下の場合、信号ＯＵＴ＜０＞はＨレベルであり、信号ＯＵＴ＜１＞，ＯＵＴ＜２＞はＬレベルである。
【００６２】
電位ＶＤ１が電位ＶＤＤＳＳＴより大きく、電位ＶＤ２が電位ＶＤＤＳＳＴ以下の場合、信号ＯＵＴ＜０＞，信号ＯＵＴ＜１＞はＨレベルであり、ＯＵＴ＜２＞はＬレベルである。
【００６３】
電位ＶＤ２が電位ＶＤＤＳＳＴより大きい場合、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞はいずれもＨレベルである。
【００６４】
電位ＶＤ０が電位ＶＤＤＳＳＴ以下の場合とは、外部電位ＥＸＴＶＤＤが規格の最小値を下回る電位である場合に相当する。また、電位ＶＤ２が電位ＶＤＤＳＳＴよりも大きい場合とは、外部電位ＥＸＴＶＤＤが規格の最大値を上回る電位である場合に相当する。
【００６５】
図８は、図６における比較回路ＣＰ３の構成を示した回路図である。
【００６６】
図８を参照して、比較回路ＣＰ３は、ノードＷ１１と外部電位ＥＸＴＶＤＤが与えられる外部電源ノードとの間に接続され活性化信号ＺＥＮをゲートに受けるＰチャネルＭＯＳトランジスタＰ４と、ノードＷ１１にソースが接続されノードＷ１２にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ５と、ノードＷ１２と接地ノードとの間に接続され電位ＶＤ０をゲートに受けるＮチャネルＭＯＳトランジスタＮ１と、ノードＷ１１にソースが接続されノードＷ１２にゲートが接続されノードＷ１３にドレインが接続されるＰチャネルＭＯＳトランジスタＰ６と、ノードＷ１３と接地ノードとの間に接続され電位ＶＤＤＳＳＴをゲートに受けるＮチャネルＭＯＳトランジスタＮ２とを含む。ノードＷ１３からは電位ＶＤＤＳＳＴと電位ＶＤ０との比較結果を示す信号ＣＰＯＴが出力される。
【００６７】
比較回路ＣＰ３は、活性化信号ＺＥＮがＬレベルになると信号ＣＰＯＴの論理レベルを反転させて出力するクロックドインバータ５５と、活性化信号ＺＥＮを反転させた信号ＥＮを出力するインバータ５６とを含む。活性化信号ＺＥＮと信号ＥＮはクロックドインバータ５５に入力される。
【００６８】
比較回路ＣＰ３は、さらに、ノードＷ１４に入力が接続されノードＷ１５に出力が接続されるインバータ５７と、ノードＷ１５に入力が接続されノードＷ１４に出力が接続されるインバータ５８と、インバータ５７の出力に入力が接続されるインバータ５９と、インバータ５９の出力に入力が接続され、信号ＯＵＴ＜０＞を出力するインバータ６０とを含む。
【００６９】
なお、図６の比較回路ＣＰ４，ＣＰ５は図８に示した比較回路ＣＰ３と同様な構成を有し、信号ＯＵＴ＜０＞に代えて信号ＯＵＴ＜１＞，ＯＵＴ＜２＞を出力する回路である。よって比較回路ＣＰ４，ＣＰ５の説明は繰り返さない。
【００７０】
図９は、可変遅延回路４４の構成を示したブロック図である。
【００７１】
図９を参照して、可変遅延回路４４は、信号ＤＬ１を遅延させて信号ＤＬ２を出力する遅延回路部６１と、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞の論理レベルの組み合わせに応じて遅延時間を指定するための信号ＺＳＥＬ０〜ＺＳＥＬ３およびＳＥＬ０〜ＳＥＬ３を出力する指定回路部６２とを含む。
【００７２】
遅延回路部６１は、信号ＤＬ１の論理レベルを反転させた信号ＤＬ１Ａを出力するインバータ６３と、信号ＤＬ１Ａの遅延時間を決定する遅延決定部６４と、信号ＤＬ２を出力する出力部６５とを含む。
【００７３】
遅延決定部６４は、インバータ６３の出力から入力される信号に遅延時間ＤＴ０を与えてノードＷ２１に信号ＤＬ１Ａを出力する遅延回路６４Ａと、信号ＤＬ１Ａに遅延時間ＤＴ１を与えてノードＷ２２に信号ＤＬ１Ｂを出力する遅延回路６４Ｂと、信号ＤＬ１Ｂに遅延時間ＤＴ２を与えてノードＷ２３に信号ＤＬ１Ｃを出力する遅延回路６４Ｃと、信号ＤＬ１Ｃに遅延時間ＤＴ３を与えて信号ＤＬ１Ｄを出力する遅延回路６４Ｄとを含む。
【００７４】
出力部６５は、信号ＺＳＥＬ０がＬレベルであれば信号ＤＬ１Ａの論理レベルを反転させた信号ＤＬ２を出力するクロックドインバータ６５Ａと、信号ＺＳＥＬ１がＬレベルであれば信号ＤＬ１Ｂの論理レベルを反転させた信号ＤＬ２を出力するクロックドインバータ６５Ｂと、信号ＺＳＥＬ２がＬレベルであれば信号ＤＬ１Ｃの論理レベルを反転させた信号ＤＬ２を出力するクロックドインバータ６５Ｃと、信号ＺＳＥＬ３がＬレベルであれば信号ＤＬ１Ｄの論理レベルを反転させた信号ＤＬ２を出力するクロックドインバータ６５Ｄとを含む。
【００７５】
指定回路部６２は、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞を受けて信号ＳＥＬ０と信号ＳＥＬ０を反転させた信号ＺＳＥＬ０を出力する指定部６６Ａと、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞を受けて信号ＳＥＬ１と信号ＳＥＬ１を反転させた信号ＺＳＥＬ１を出力する指定部６６Ｂと、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞を受けて信号ＳＥＬ２と信号ＳＥＬ２を反転させた信号ＺＳＥＬ２を出力する指定部６６Ｃと、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞を受けて信号ＳＥＬ３と信号ＳＥＬ３を反転させた信号ＺＳＥＬ３を出力する指定部６６Ｄとを含む。
【００７６】
指定部６６Ａは、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞がすべてＨレベルであればＨレベルの信号ＳＥＬ０を出力するＡＮＤ回路６７Ａと、信号ＳＥＬ０を受けて信号ＺＳＥＬ０を出力するインバータ６８Ａとを含む。
【００７７】
指定部６６Ｂは、信号ＯＵＴ＜０＞，信号ＯＵＴ＜１＞がともにＨレベルであり、ＯＵＴ＜２＞がＬレベルであればＨレベルの信号ＳＥＬ１を出力する論理ゲート６７Ｂと、信号ＳＥＬ１を受けて信号ＺＳＥＬ１を出力するインバータ６８Ｂとを含む。
【００７８】
指定部６６Ｃは、信号ＯＵＴ＜０＞がＨレベルであり，信号ＯＵＴ＜１＞，ＯＵＴ＜２＞がともにＬレベルであればＨレベルの信号ＳＥＬ２を出力する論理ゲート６７Ｃと、信号ＳＥＬ２を受けて信号ＺＳＥＬ２を出力するインバータ６８Ｃとを含む。
【００７９】
指定部６６Ｄは、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞がすべてＬレベルであればＨレベルの信号ＳＥＬ３を出力する論理ゲート６７Ｄと、信号ＳＥＬ０を受けて信号ＳＥＬ３の論理レベルを反転させた信号ＺＳＥＬ３を出力するインバータ６８Ｄとを含む。
【００８０】
図９の可変遅延回路４４について説明する。信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞の論理レベルの組み合わせによって信号ＺＳＥＬ０〜ＺＳＥＬ３のいずれかがＬレベルになり、クロックドインバータ６５Ａ〜６５Ｄのいずれかから信号ＤＬ２が出力される。遅延時間は信号ＺＳＥＬ０〜ＺＳＥＬ３のいずれかがＬレベルになるかによって異なるよう設定される。
【００８１】
なお、遅延時間ＤＴ０〜ＤＴ３は必要に応じて適切に定められる。遅延時間ＤＴ０〜ＤＴ３はすべて同じ時間に設定されてもよいし、各々の遅延時間に差を設けてもよい。
【００８２】
信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞の論理レベルの組み合わせは、図７の真理値表に対応する。すなわち、図７において電位ＶＤ２が電位ＶＤＤＳＳＴよりも大きい場合、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞はすべてＨレベルである。この場合、信号ＺＳＥＬ０がＬレベルに活性化されるので遅延時間はＤＴ０となる。つまり、外部電位ＥＸＴＶＤＤが規格の最大値を上回る場合には、センスアンプに外部電位ＥＸＴＶＤＤが与えられる期間は最短のＤＴ０となる。
【００８３】
一方、図７において電位ＶＤ０が電位ＶＤＤＳＳＴ以下の場合、信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞はすべてＬレベルである。この場合、信号ＺＳＥＬ３がＬレベルに活性化されるので遅延時間はＤＴ０＋ＤＴ１＋ＤＴ２＋ＤＴ３となる。つまり、外部電位ＥＸＴＶＤＤが規格の最小値を下回る場合には、センスアンプに外部電位ＥＸＴＶＤＤが与えられる期間は最長のＤＴ０＋ＤＴ１＋ＤＴ２＋ＤＴ３となる。
【００８４】
図１０は、センス電源制御回路２８の動作を示すタイミングチャートである。
【００８５】
図１０を参照して、まず時刻ｔ１において内部アドレスＩＮＴＡ３〜ＩＮＴＡ２１のいずれかの論理レベルが切り換ることでメモリセルのロウ読み出し動作が開始される。
【００８６】
なお、内部アドレスＩＮＴＡ０〜ＩＮＴＡ２はコラム読み出し動作に使用される。図１０では、センスアンプ回路動作に関連する内部アドレスＩＮＴＡ３〜ＩＮＴＡ２１のみが図示される。
【００８７】
時刻ｔ１において内部アドレスＩＮＴＡ３〜ＩＮＴＡ２１が切り換るのに応じて時刻ｔ２では、アドレス遷移検出信号ＡＴＤがＨレベルに立ち上がる。
【００８８】
続いて時刻ｔ３では、アドレス遷移検出信号ＡＴＤがＨレベルに立ち上がるのに応じて図３のワード線ＷＬ上の電位ＶＷＬがＬレベルになる。なお、電位ＶＷＬは電位ＶＰＰから接地電位ＶＳＳの間で変化する。電位ＶＷＬの以後の説明においては便宜上、電位ＶＰＰを「Ｈレベル」、接地電位ＶＳＳを「Ｌレベル」と称する。
【００８９】
また、時刻ｔ４では、アドレス遷移検出信号ＡＴＤがＨレベルに立ち上がることに応じてＰセンス活性化信号ＺＳ０ＰがＨレベルに立ち上がる。
【００９０】
さらに、時刻ｔ５では、Ｐセンス活性化信号ＺＳ０ＰがＨレベルに立ち上がることに応じてロウ系動作指示信号ＲＡＰがＬレベルに立ち下がる。
【００９１】
さらに、時刻ｔ６では、ロウ系動作指示信号ＲＡＰがＬレベルに立ち下がったことに応じて活性化信号ＺＥＮがＬレベルに立ち下がる。
【００９２】
続いて、時刻ｔ７では、アドレス遷移検出信号ＡＴＤがＬレベルに立ち下がる。
【００９３】
時刻ｔ８では、ロウ系動作指示信号ＲＡＰがＨレベルに立ち上がり、時刻ｔ９ではロウ系動作指示信号ＲＡＰがＨレベルに立ち上がったことに応じて活性化信号ＺＥＮがＬレベルからＨレベルに立ち上がる。
【００９４】
時刻ｔ１０では、ロウ系動作指示信号ＲＡＰがＨレベルに立ち上がることに応じて電位ＶＷＬがＨレベルに立ち上がる。
【００９５】
さらに、時刻ｔ１１では、ロウ系動作指示信号ＲＡＰがＨレベルに立ち上がることに応じてＰセンス活性化信号ＺＳ０ＰがＬレベルに立ち下がる。
【００９６】
続いて時刻ｔ１２では、再び内部アドレスＩＮＴＡ３〜ＩＮＴＡ２１が切り換り、次のロウ読み出し動作が開始される。時刻ｔ１２以後の各々の動作波形は時刻ｔ１〜ｔ１２における各々の動作波形と同様である。よって以後の説明は繰り返さない。
【００９７】
図１１は、オーバードライブセンス方式によるセンスアンプの動作波形図である。
【００９８】
図１１を参照して、信号波形図にはセンスアンプ帯の回路の信号波形として、Ｎセンス活性化信号Ｓ０Ｎ、Ｐセンス活性化信号ＺＳ０Ｐ、ワード線ＷＬの電位ＶＷＬ、センスアンプの電位ＶＨＰＬ、センスドライブ信号線Ｓ２Ｐの電位ＶＳ２Ｐ、センスドライブ信号線Ｓ２Ｎの電位ＶＳ２Ｎ、共通ビット線ＣＢＬの電位ＶＢＬＮ、共通ビット線ＺＣＢＬの電位ＶＺＢＬＮが示される。
【００９９】
さらに、信号波形図には図４のオーバードライブ回路４１における信号ＯＵＴ＜２：０＞、信号ＺＯＤＡＣＴと図５のセンス電源制御回路２８における内部アドレスＩＮＴＡ３〜Ａ２１、アドレス遷移検出信号ＡＴＤ、ロウ系動作指示信号ＲＡＰ、活性化信号ＺＥＮが示される。
【０１００】
なお、電位ＶＷＬ，電位ＶＨＰＬ，電位ＶＳ２Ｐ，電位ＶＳ２Ｎ，電位ＶＢＬＮ，電位ＶＺＢＬＮについては、図の縦軸は電位差を示すものとする。
【０１０１】
時刻ｔ１〜ｔ４までの動作は、図１０のタイミングチャートにおける時刻ｔ１〜ｔ６における動作と同様である。
【０１０２】
まず、時刻ｔ１では、内部アドレスＩＮＴＡ３〜ＩＮＴＡ２１が切り換ると、時刻ｔ２では、アドレス遷移検出信号ＡＴＤがＨレベルに立ち上がる。時刻ｔ３では、ロウ系動作指示信号ＲＡＰがＬレベルに立ち下がる。時刻ｔ３においてロウ系動作指示信号ＲＡＰがＬレベルに立ち下がったことに応じて、時刻ｔ４では活性化信号ＺＥＮがＨレベルからＬレベルに立ち下がる。時刻ｔ４において活性化信号ＺＥＮがＬレベルに切り換ることに応じて、図４におけるモニタ回路４３は外部電位ＥＸＴＶＤＤの電位を監視する。
【０１０３】
続いて、時刻ｔ６において、外部電位ＥＸＴＶＤＤの監視結果に応じてモニタ回路４３は信号ＯＵＴ＜２：０＞を切り換る。また、ＯＵＴ＜２：０＞の論理レベルの組み合わせから、オーバードライブセンス動作における外部電位ＥＸＴＶＤＤの供給期間が決定される。
【０１０４】
一方、時刻ｔ５においてアドレス遷移検出信号ＡＴＤがＬレベルに立ち下がることに応じて、時刻ｔ７ではロウ系動作指示信号ＲＡＰがＨレベルに立ち上がる。続いて時刻ｔ８では、ロウ系動作指示信号ＲＡＰがＨレベルに立ち上がることに応じて活性化信号ＺＥＮがＨレベルに立ち上がる。活性化信号ＺＥＮがＨレベルに立ち上がると、図４におけるモニタ回路４３は外部電位ＥＸＴＶＤＤの監視を終了する。
【０１０５】
時刻ｔ５においてアドレス遷移検出信号ＡＴＤがＬレベルに立ち下がることに応じて、時刻ｔ９では行選択動作が行なわれる。行選択動作が行なわれると電位ＶＷＬは接地電位ＶＳＳから上昇し、最終的には電位ＶＰＰに達する。電位ＶＷＬの上昇に伴い、選択されたメモリセルのデータが対応のビット線に読出される。
【０１０６】
電位ＶＳ２Ｐおよびセンスドライブ信号線Ｓ２Ｎの電位ＶＳ２Ｎは、時刻ｔ１０以前ではともに中間電位ＶＢＬに維持される。
【０１０７】
続いて、時刻ｔ１１において、Ｐセンス活性化信号ＺＳ０ＰがＬレベルとなり、Ｎセンス活性化信号Ｓ０ＮがＨレベルになる。図３に示すセンスドライブ信号線Ｓ２Ｐがセンス電源幹線ＨＰＬに結合され、電圧レベルが上昇する。
【０１０８】
また、時刻ｔ１１では信号ＺＯＤＡＣＴがＬレベルに切り換る。図４のオーバードライブ回路４１に示されるように、信号ＺＯＤＡＣＴがＬレベルになるとセンス電源幹線ＨＰＬに外部電位ＥＸＴＶＤＤが印加される。よって、センス電源幹線ＨＰＬの電位ＶＨＰＬは、時刻ｔ１１においてアレイ電源電位ＶＤＤＳから外部電位ＥＸＴＶＤＤに上昇する。
【０１０９】
時刻ｔ１１において電位ＶＨＰＬが外部電位ＥＸＴＶＤＤに上昇するのに伴い、センスドライブ信号線Ｓ２Ｐの電位ＶＳ２Ｐも外部電位ＥＸＴＶＤＤレベルまで上昇する。したがって、図３におけるＰセンスアンプＰＳＡにおいてＰチャネルＭＯＳトランジスタＰＴ１およびＰＴ２に十分な駆動電位が与えられるので高速にセンス動作を実行することができる。
【０１１０】
続いて、時刻ｔ１２において信号ＺＯＤＡＣＴがＨレベルに切り換ると、センス電源幹線ＨＰＬへの外部電位ＥＸＴＶＤＤの供給が終了する。センス電源幹線ＨＰＬの電位ＶＨＰＬはメモリセルの動作などによる電流消費によって徐々に低下し、アレイ電源電位ＶＤＤＳになる。
【０１１１】
なお、図１１の信号波形図においては、時刻ｔ１１において信号ＺＯＤＡＣＴがＬレベルに切り換るとともにＰセンス活性化信号ＺＳ０ＰがＬレベルに切り換るよう示される。ただし、信号ＺＯＤＡＣＴがＬレベルに切り換るタイミングとセンス活性化信号ＺＳ０ＰがＬレベルに切り換るタイミングが同時であると限定されるものではない。たとえば、センス活性化信号ＺＳ０ＰがＬレベルに切り換るタイミング以前に信号ＺＯＤＡＣＴがＬレベルに切り換り、センス動作開始以前に電位ＶＨＰＬが外部電位ＥＸＴＶＤＤに昇圧されていてもよい。
【０１１２】
また、本実施例においては、アドレス遷移検出信号ＡＴＤの立ち上がりからロウ系動作指示信号ＲＡＰがＨレベルからＬレベルに立ち下がった後、再度Ｈレベルに立ち上がるまでの期間をロウ系非活性期間と定義して、この期間に応じて外部電位ＥＸＴＶＤＤをモニタする。しかし、外部電位ＥＸＴＶＤＤをモニタする期間は特にこのような期間に限定されるものでない。たとえばＤＲＡＭやＳＤＲＡＭの場合であれば、一般にＲＡＳ（ロウアドレスストローブ信号）と称される信号の非活性期間に応じて外部電位ＥＸＴＶＤＤをモニタする期間を設けてもよい。
［実施の形態２］
図１２は、実施の形態２のセンス電源回路２７Ａの構成を示すブロック図である。
【０１１３】
実施の形態２のセンス電源回路２７Ａは、より高い外部電位ＥＸＴＶＤＤがセンス電源幹線ＨＰＬに印加される場合に、センス電源幹線ＨＰＬの電位ＶＨＰＬを降圧させる。電位ＶＨＰＬが降圧されることによってメモリセルの信頼性が確保される。高い外部電位ＥＸＴＶＤＤとは、たとえば、外部電位ＥＸＴＶＤＤの規格を上回る高電位である。ただし、外部電位ＥＸＴＶＤＤの電位が規格内であっても、実施の形態２のセンス電源回路２７Ａは、外部電位ＥＸＴＶＤＤとセンス電源幹線ＨＰＬの電位ＶＨＰＬとの電位差の関係に応じて適用可能である。なお、実施の形態２では外部電位ＥＸＴＶＤＤが規格を上回る高電位の場合にセンス電源幹線ＨＰＬの電位ＶＨＰＬを降圧させる例を説明する。
【０１１４】
図１２を参照して、センス電源回路２７Ａは図３におけるセンス電源幹線ＨＰＬに一定電位のアレイ電源電位ＶＤＤＳを供給する内部降圧回路４０Ａと、外部電位ＥＸＴＶＤＤをセンス電源幹線ＨＰＬに適当な期間だけ供給するオーバードライブ回路４１Ａと、外部電位ＥＸＴＶＤＤを受けて内部降圧回路４０Ａとオーバードライブ回路４１Ａの各々が動作する際に基準となる基準電位ＶＲＥＦＳ２を供給する基準電圧発生回路４２Ａとを含む。
【０１１５】
なお、図１２において、内部降圧回路４０Ａの基準となる電位とオーバードライブ回路４１Ａの基準となる電位は基準電圧発生回路４２Ａのみから供給されるよう示されるが、このような構成に限定されるものではなく、図４と同様に、内部降圧回路４０Ａとオーバードライブ回路４１Ａの各々に対して基準電圧発生回路が個別に設けられてもよい。
【０１１６】
内部降圧回路４０Ａは、基準電位ＶＲＥＦＳ２と、センス電源幹線ＨＰＬ上の電位ＶＨＰＬを比較する比較回路ＣＰ１１と、比較回路ＣＰ１１の出力信号に応答して外部電源ノードからセンス電源幹線ＨＰＬへ電流を供給するＰチャネルＭＯＳトランジスタＰ１１を含む。
【０１１７】
オーバードライブ回路４１Ａは、活性化信号ＺＥＮによって活性化されると外部電位ＥＸＴＶＤＤを監視し、外部電位ＥＸＴＶＤＤの電位レベルを信号ＯＵＴ＜０＞，ＯＵＴ＜１＞，ＯＵＴ＜２＞，ＯＵＴ＜３＞の論理で表わして出力するモニタ回路７３を含む。モニタ回路７３については、後に詳細な説明がなされる。
【０１１８】
オーバードライブ回路４１Ａは、さらに、信号ＤＬ１１の伝達を遅延させる可変遅延回路７４を備える。可変遅延回路７４はモニタ回路７３からの信号ＯＵＴ＜２：０＞に応じて遅延時間を設定する。可変遅延回路７４は信号ＤＬ１１を受けて、この設定された時間分だけ信号ＤＬ１１を遅延させた信号ＤＬ１２を出力する。
【０１１９】
なお、可変遅延回路７４の構成は図４における可変遅延回路４４の構成と同様であるので以後の説明は繰り返さない。
【０１２０】
オーバードライブ回路４１Ａは、さらに、Ｐセンス活性化信号ＺＳ０Ｐの論理レベルを反転して信号ＤＬ１１を生成するインバータ７５と、信号ＤＬ１１，ＤＬ１２の論理演算を行なう論理ゲート７６とを含む。論理ゲート７６の演算結果はオーバードライブ回路４１Ａが外部電位ＥＸＴＶＤＤをセンス電源幹線ＨＰＬに供給する期間を指定する信号ＺＯＤＡＣＴ１として出力される。すなわち、信号ＺＯＤＡＣＴ１がＬレベルである期間は、可変遅延回路７４によって決定される遅延時間に依存する。
【０１２１】
オーバードライブ回路４１Ａは、さらにＬレベルの信号ＺＯＤＡＣＴ１に応答して外部電源ノードからセンス電源幹線ＨＰＬへ電流を供給するＰチャネルＭＯＳトランジスタＰ１２を含む。
【０１２２】
オーバードライブ回路４１Ａは、さらに、外部電位ＥＸＴＶＤＤが設定値以上であることに応じて、電位ＶＨＰＬを降圧する降圧回路部７８を含む。
【０１２３】
降圧回路部７８は、信号ＯＵＴ＜３＞と信号ＺＯＤＡＣＴ１との論理積の結果を信号ＤＬ１３としてノードＷ３１に出力するＡＮＤ回路７９と、信号ＤＬ１３を遅延させた信号ＤＬ１４を出力する遅延回路８０と、信号ＤＬ１３と信号ＤＬ１４の論理演算結果を信号ＺＤＮ１として出力する論理ゲート８１と、ノードＷ３２と接地ノードとの間に接続され信号ＺＤＮ１をゲートに受けるＮチャネルＭＯＳトランジスタＤＮ１とを含む。
【０１２４】
オーバードライブ回路４１Ａについて説明する。図４のオーバードライブ回路４１と同様に信号ＺＯＤＡＣＴ１のＬレベルの期間が外部電位ＥＸＴＶＤＤの電位に応じて動的に定められる。検知した外部電位ＥＸＴＶＤＤが規格を上回る場合、降圧回路部７８は所定期間ＮチャネルＭＯＳトランジスタＤＮ１を導通させ、電位ＶＨＰＬを降圧させる。
【０１２５】
図１３は、モニタ回路７３の具体例である。図１３を参照して、モニタ回路７３は外部電位ＥＸＴＶＤＤを降圧させて電位ＶＤＤＳＳＴ１を供給する内部降圧回路８２を含む。
【０１２６】
内部降圧回路８２は、基準電位ＶＲＥＦＳ２と電位ＶＤＤＳＳＴ１を比較する比較回路ＣＰ１２と、比較回路ＣＰ１２の出力信号に応答して外部電源ノードからノードＷ４０に電流を供給するＰチャネルＭＯＳトランジスタＰ１３を含む。
【０１２７】
モニタ回路７３は、さらに、外部電位ＥＸＴＶＤＤを適当な電位レベルに変換するためのレベル変換回路８４を含む。
【０１２８】
レベル変換回路８４は、外部電位ＥＸＴＶＤＤが与えられるノードＷ４１と電位ＶＤ１０を出力するノードＷ４２との間に接続される抵抗Ｒ１１と、ノードＷ４２と電位ＶＤ１１を出力するノードＷ４３との間に接続される抵抗Ｒ１２と、ノードＷ４３と電位ＶＤ１２を出力するノードＷ４４との間に接続される抵抗Ｒ１３と、ノードＷ４４と電位ＶＤ１３を出力するノードＷ４５との間に接続される抵抗Ｒ１４と、ノードＷ４５と接地ノードとの間に接続される抵抗Ｒ１５とを含む。
【０１２９】
モニタ回路７３は、さらに、電位ＶＤ１０と電位ＶＤＤＳＳＴ１を比較した結果をＯＵＴ＜０＞として出力する比較回路ＣＰ１３と、電位ＶＤ１１と電位ＶＤＤＳＳＴ１を比較した結果を信号ＯＵＴ＜１＞として出力する比較回路ＣＰ１４と、電位ＶＤ１２と電位ＶＤＤＳＳＴ１を比較した結果を信号ＯＵＴ＜２＞として出力する比較回路ＣＰ１５と、電位ＶＤ１３と電位ＶＤＤＳＳＴ１を比較した結果を信号ＯＵＴ＜３＞として出力する比較回路ＣＰ１６とを含む。
【０１３０】
比較回路ＣＰ１３〜ＣＰ１６はいずれも活性化信号ＺＥＮによって活性化される。なお、比較回路ＣＰ１３〜ＣＰ１６の構成は、いずれも図８に示される比較回路ＣＰ３の構成と同様であるので説明は繰り返さない。
【０１３１】
図１４は、外部電位ＥＸＴＶＤＤの電位が規格を上回る場合のセンスアンプの動作波形図である。
【０１３２】
なお、外部電位ＥＸＴＶＤＤの電位が規格内にある場合の信号波形図は、図１１における信号波形図と同様である。よって、外部電位ＥＸＴＶＤＤの電位が規格内にある場合の説明は繰り返さない。
【０１３３】
図１４を参照して、時刻ｔ１〜ｔ１２における各々の信号波形の変化については図１１における時刻ｔ１〜ｔ１２の各々の信号波形の変化と同様である。よって、以後の説明は繰り返さない。
【０１３４】
外部電位ＥＸＴＶＤＤが規格を上回る電位の場合、時刻ｔ１２においてＺＯＤＡＣＴ１がＨレベルに立ち上がった後に信号ＺＤＮ１が立ち上がる。
【０１３５】
時刻ｔ１３において信号ＺＤＮ１がＨレベルになると図１２におけるＮチャネルＭＯＳトランジスタＤＮ１が導通し、電位ＶＨＰＬが急速に降下する。
【０１３６】
続いて、時刻ｔ１３において信号ＺＤＮ１が立ち下がるとＮチャネルＭＯＳトランジスタＤＮ１が非導通になる。電位ＶＨＰＬは内部降圧回路４０Ａによってアレイ電源電位ＶＤＤＳに回復する。
【０１３７】
なお、図１１の信号波形図と同様に、信号ＺＯＤＡＣＴ１がＬレベルに切り換るタイミングとセンス活性化信号ＺＳ０ＰがＬレベルに切り換るタイミングが同時であると限定されるものではない。たとえば、センス活性化信号ＺＳ０ＰがＬレベルに切り換るタイミング以前に信号ＺＯＤＡＣＴ１がＬレベルに切り換ってもよい。
［実施の形態３］
図１５は、実施の形態３のセンス電源回路２７Ｂの構成を示すブロック図である。
【０１３８】
実施の形態３のセンス電源回路２７Ｂは、より高い外部電位ＥＸＴＶＤＤがセンス電源幹線ＨＰＬに印加される場合には、センス電源幹線ＨＰＬへ外部電位ＥＸＴＶＤＤの供給を停止する。よってセンス電源幹線ＨＰＬには外部電位ＥＸＴＶＤＤを降圧した電位ＶＨＰＬが供給されることによってメモリセルの信頼性が確保される。より高い外部電位ＥＸＴＶＤＤとは、実施の形態２のセンス電源回路２７Ａでの例と同様に、たとえば外部電位ＥＸＴＶＤＤの規格を上回る高電位である。ただし、外部電位ＥＸＴＶＤＤの電位が規格内であっても、実施の形態３のセンス電源回路２７Ｂは、外部電位ＥＸＴＶＤＤとセンス電源幹線ＨＰＬの電位ＶＨＰＬとの電位差の関係に応じて適用可能である。なお、実施の形態３では外部電位ＥＸＴＶＤＤが規格を上回る高電位の場合にセンス電源幹線ＨＰＬに外部電位ＥＸＴＶＤＤの供給を停止する例を説明する。
【０１３９】
図１５を参照して、センス電源回路２７Ｂは、図３におけるセンス電源幹線ＨＰＬに一定電位のアレイ電源電位ＶＤＤＳを供給する内部降圧回路４０Ｂと、外部電位ＥＸＴＶＤＤをセンス電源幹線ＨＰＬに適当な期間だけ供給するオーバードライブ回路４１Ｂと、外部電位ＥＸＴＶＤＤを受けて内部降圧回路４０Ｂとオーバードライブ回路４１Ｂの各々が動作する際に基準となる基準電位ＶＲＥＦＳ３を供給する基準電圧発生回路４２Ｂとを含む。
【０１４０】
なお、図１５において、内部降圧回路４０Ｂの基準となる電位とオーバードライブ回路４１Ｂの基準となる電位は基準電圧発生回路４２Ｂのみから供給されるよう示されるが、このような構成に限定されるものではなく、図４と同様に、内部降圧回路４０Ｂとオーバードライブ回路４１Ｂの各々に対して基準電圧発生回路が個別に設けられてもよい。
【０１４１】
内部降圧回路４０Ｂは、基準電位ＶＲＥＦＳ３と、センス電源幹線ＨＰＬ上の電位ＶＨＰＬを比較する比較回路ＣＰ２１と、比較回路ＣＰ２１の出力信号に応答して外部電源ノードからセンス電源幹線ＨＰＬへ電流を供給するＰチャネルＭＯＳトランジスタＰ２１を含む。
【０１４２】
オーバードライブ回路４１Ｂは、活性化信号ＺＥＮによって活性化されると外部電位ＥＸＴＶＤＤを監視し、外部電位ＥＸＴＶＤＤの電位レベルを信号ＯＵＴ＜０＞，ＯＵＴ＜１＞，ＯＵＴ＜２＞，ＯＵＴ＜３＞の論理で表わして出力するモニタ回路９３を含む。モニタ回路９３の構成はモニタ回路７３の構成と同様である。よって以後の説明は繰り返さない。
【０１４３】
オーバードライブ回路４１Ｂは、さらに、信号ＤＬ２１の伝達を遅延させる可変遅延回路９４を備える。可変遅延回路９４はモニタ回路９３からの信号ＯＵＴ＜２：０＞に応じて遅延時間を設定する。可変遅延回路９４は信号ＤＬ２１を受けて、この設定された時間分だけ信号ＤＬ２１を遅延させた信号ＤＬ２２を出力する。なお、可変遅延回路９４の構成については可変遅延回路４４の構成と同様であるので以後の説明は繰り返さない。
【０１４４】
オーバードライブ回路４１Ｂは、さらに、Ｐセンス活性化信号ＺＳ０Ｐの論理レベルを反転して信号ＤＬ２１を生成するインバータ９５と、信号ＯＵＴ＜３＞の論理レベルを反転した信号ＤＬ２３を出力するインバータ９６と、信号ＤＬ２１〜ＤＬ２３の論理演算を行なう論理ゲート９７とを含む。論理ゲート９７の演算結果はオーバードライブ回路４１Ｂが外部電位ＥＸＴＶＤＤをセンス電源幹線ＨＰＬに供給する期間を指定する信号ＺＯＤＡＣＴ２として出力される。すなわち、信号ＺＯＤＡＣＴ２がＬレベルである期間は、可変遅延回路９４によって決定される遅延時間に依存する。
【０１４５】
オーバードライブ回路４１Ｂは、さらにＬレベルの信号ＺＯＤＡＣＴ２に応答して外部電源ノードからセンス電源幹線ＨＰＬへ電流を供給するＰチャネルＭＯＳトランジスタＤＰ１を含む。
【０１４６】
オーバードライブ回路４１Ｂについて説明する。図４のオーバードライブ回路４１と同様に信号ＺＯＤＡＣＴ２のＬレベルの期間が外部電位ＥＸＴＶＤＤの電位に応じて動的に定められる。検知した外部電位ＥＸＴＶＤＤが規格を上回る場合、モニタ回路９３よりＨレベルの信号ＯＵＴ＜３＞が出力され、ＺＯＤＡＣＴ２のレベルはＨレベルになる。ＰチャネルＭＯＳトランジスタＤＰ１は駆動されないのでセンス電源幹線ＨＰＬには外部電位ＥＸＴＶＤＤが印加されない。
【０１４７】
図１６は、外部電位ＥＸＴＶＤＤの電位が規格を上回る場合のセンスアンプの動作波形図である。
【０１４８】
なお、外部電位ＥＸＴＶＤＤの電位が規格内にある場合の信号波形図は、図１１における信号波形図と同様である。よって、外部電位ＥＸＴＶＤＤの電位が規格内にある場合の信号波形図は繰り返さない。
【０１４９】
図１６を参照して、時刻ｔ１〜ｔ１１における各々の信号波形の変化については図１１における時刻ｔ１〜ｔ１１の各々の信号波形の変化と同様である。よって、以後の説明は繰り返さない。
【０１５０】
図１６において、外部電位ＥＸＴＶＤＤは規格の最大値を上回る電位の場合、時刻ｔ１１において、信号ＺＯＤＡＣＴ２はＨレベルのままである。よって電位ＶＨＰＬはアレイ電源電位ＶＤＤＳのままである。
［実施の形態４］
図１７は、図１における駆動電源供給回路２９の構成を示すブロック図である。
【０１５１】
電位ＶＰＰは、読み出し動作時および書き込み動作時に選択されたワード線に与えられるため、読み出し動作時および書き込み動作時には電位変動も起こるが、変動しても短時間で設定値に戻らなければならないという必要性がある。一方、読み出し動作や書き込み動作時以外、すなわちワード線選択動作が行なわれないときには、電位ＶＰＰの電位変動の発生が少なく、かつ電位ＶＰＰの変動幅が小さいため、電源供給回路は比較的小さい供給能力を有していれば電位ＶＰＰを維持できる。そして、この電位ＶＰＰを駆動する電源供給回路の電流消費の発生を有効に抑えることが半導体記憶装置自体の消費電流の削減につながる。駆動電源供給回路２９は、このような課題を解決する。
【０１５２】
図１７を参照して、駆動電源供給回路２９は、電位ＶＰＰの電位レベルを常時監視して電位ＶＰＰの電位が設定値に維持されるように駆動する電源供給回路部１０１と、電源供給回路部１０１に比べて大きな駆動能力と、電位ＶＰＰの変動に敏感な感度を持ち、図１の半導体記憶装置２が読み出し動作を行なう際に電源供給回路部１０１を補助して電位ＶＰＰの電位をすばやく設定値に戻すよう駆動する電源供給回路部１０２とを含む。
【０１５３】
駆動電源供給回路２９は、さらに、電源供給回路部１０１および電源供給回路部１０２が動作する際に基準となる基準電位ＶＲＥＦＳ４を発生する基準電圧発生回路１０３を含む。
【０１５４】
電源供給回路部１０１は、電位ＶＰＰを適当な電位に降圧する分圧回路１０４と、分圧回路１０４から出力される電位ＩＮＳと基準電位ＶＲＥＦＳ４とを比較した結果を信号ＥＮＳとして出力する比較回路１０５と、信号ＥＮＳを受けて電位ＶＰＰを発生させる昇圧回路１０６を含む。この昇圧回路１０６は、たとえば、特定周期信号を受けてポンプ動作を行なう、いわゆるチャージポンプ回路で構成される。昇圧回路１０６は信号ＥＮＳを受けてポンプ動作を行なう。
【０１５５】
電源供給回路部１０２は、電位ＶＰＰを適当な電位に降圧する分圧回路１０７と、分圧回路１０７から出力される電位ＩＮＡと基準電位ＶＲＥＦＳ４とを比較した結果を信号ＥＮＡとして出力する比較回路１０８と、信号ＥＮＡを受けて電位ＶＰＰを発生させる昇圧回路１０９を含む。分圧回路１０７と比較回路１０８は信号ＥＮＳを受けて活性化される。また、昇圧回路１０９は、昇圧回路１０６と同様に、たとえば、特定周期信号を受けてポンプ動作を行なう、いわゆるチャージポンプ回路で構成される。昇圧回路１０９は信号ＥＮＡを受けてポンプ動作を行なう。
【０１５６】
駆動電源供給回路２９は、さらに、ノードＷ５１とノードＷ５２との間に接続され、ゲートに信号ＥＮＡを受けて導通するＮチャネルＭＯＳトランジスタ１１０を含む。
【０１５７】
図１７の駆動電源供給回路２９について説明する。電源供給回路部１０１は、上述のとおり電位ＶＰＰの電位レベルを常時監視する電位ＶＰＰの維持用に用いられる。そのため、電源供給回路部１０１は、できるだけ消費電流を削減するよう構成される。具体的には、電源供給回路部１０１に含まれる分圧回路１０４は、電源供給回路部１０２に含まれる分圧回路１０７に比較して高い抵抗値を持つ抵抗を有する。この抵抗の抵抗比を利用することによって、分圧回路内の貫通電流を低減することで消費電流を削減する。さらに、電源供給回路部１０１に含まれる昇圧回路１０６は、電源供給回路部１０２に含まれる昇圧回路１０９に比べ、駆動能力を抑えることで動作時の消費電流を低減している。
【０１５８】
一方、電源供給回路部１０２は、大きな駆動能力と電位ＶＰＰの変動に敏感な感度を持つことが必要とされる。分圧回路１０７は分圧回路１０４に比べて低い抵抗値を持つ抵抗によって構成されることで、消費電流は増加するが、電位ＶＰＰの変動に対し高い感度を有する。昇圧回路１０９は、すばやく電位ＶＰＰを設定値に戻すために大きな駆動能力を有する。
【０１５９】
電源供給回路部１０１において、電位ＶＰＰは分圧回路１０４によって電位ＩＮＳに降圧され、電位ＩＮＳは比較回路１０５によって基準電位ＶＲＥＦＳ４と比較される。電位ＩＮＳと基準電位ＶＲＥＦＳ４の比較結果から電位ＶＰＰが設定値より変動したかどうかが検知される。しかし、分圧回路１０４の駆動能力が小さいので、分圧回路１０４回路内部の負荷容量を充電して電位ＶＰＰの分圧比に応じた電位ＩＮＳを出力するのには時間を要する。つまり、電源供給回路部１０１は電位ＶＰＰが設定値に達したことをすぐに検知できず、遅れて検知する。
【０１６０】
ＮチャネルＭＯＳトランジスタ１１０が存在しない場合、電源供給回路部１０２によって電位ＶＰＰが設定値に達したことを検知されても、電源供給回路部１０１は電位ＶＰＰが設定値に達したことを電源供給回路部１０２より遅れて検知する。電源供給回路部１０１によって電位ＶＰＰが設定値に達したことが検知され、信号ＥＮＳがＨレベルからＬレベルに切り換るまで、電源供給回路部１０２も動作する。よって、電源供給回路部１０２の内部で不要な電流が消費される。
【０１６１】
これに対し、信号ＥＮＡによってＮチャネルＭＯＳトランジスタ１１０を駆動する場合、信号ＥＮＡがＨレベルになるとＮチャネルＭＯＳトランジスタ１１０が導通して電位ＩＮＳと電位ＩＮＡは等しくなり、電源供給回路部１０１，１０２は同じタイミングで電位ＶＰＰが設定値に達したことを検出する。電源供給回路部１０１において電位ＶＰＰが設定値に達したことを検知する時間が短縮されるので電源供給回路部１０１によって設定値以上に電位ＶＰＰを昇圧することが抑えられて消費電流が低減される。
【０１６２】
なお、読み出し動作時や書き込み動作時以外にも、たとえばリフレッシュ動作時においてワード線ＷＬは活性化される。駆動電源供給回路２９の使用は読み出し動作時に限定されるものではなく、書き込み動作時やリフレッシュ動作時においても適用可能である。以後においては説明の便宜上、読み出し動作時における駆動電源供給回路２９の動作を説明する。
【０１６３】
また、駆動電源供給回路２９は昇圧回路１０６，１０９に限定されるものではない。図１において説明されるように、駆動電源供給回路２９は図１における負荷回路２６の他の回路部への電源供給のために使用されてもよく、その場合には、駆動電源供給回路２９の構成は昇圧回路１０６，１０９に替えて、たとえば降圧回路を含む構成であってもよい。
【０１６４】
図１８は、図１７における分圧回路１０４の構成を示す回路図である。
【０１６５】
図１８を参照して、分圧回路１０４は、ノードＷ６１とノードＷ６２との間に接続される分圧部１１１Ａと、ノードＷ６２とノードＷ６３との間に接続される分圧部１１１Ｂと、ノードＷ６３と接地ノードとの間に接続される分圧部１１１Ｃと、ノードＷ６１とノードＷ６４との間に接続されるキャパシタＣ１と、ノードＷ６４と接地ノードとの間に接続されるキャパシタＣ２とを含む。
【０１６６】
分圧部１１１Ａは、ダイオード接続されてノードＷ６１からノードＷ６２に向けて順方向となるＮチャネルＭＯＳトランジスタＮ１１〜Ｎ１３を含む。
【０１６７】
なお、分圧部１１１Ｂ，１１１Ｃの構成は分圧部１１１Ａと各々同様である。よって以後の説明は繰り返さない。
【０１６８】
ノードＷ６４は分圧回路１０４の出力ノードとなり、電位ＶＰＰを分圧した電位ＩＮＳが出力される。
【０１６９】
図１９は、図１７における分圧回路１０７の構成を示す回路図である。
【０１７０】
図１９を参照して、分圧回路１０７は、ノードＷ７１とノードＷ７２との間に接続される分圧部１１２Ａと、ノードＷ７２とノードＷ７３との間に接続される分圧部１１２Ｂと、ノードＷ７３とノードＷ７５との間に接続される分圧部１１２Ｃと、ノードＷ７１とノードＷ７４との間に接続されるキャパシタＣ３と、ノードＷ７４とノードＷ７５との間に接続されるキャパシタＣ４とを含む。
【０１７１】
なお、分圧部１１２Ａ〜１１２Ｃの構成は、図１８における分圧部１１１Ａの構成と各々同様であるので、以後の説明は繰り返さない。
【０１７２】
分圧回路１０７は、さらに、ノードＷ７５と接地ノードとの間に接続され、信号ＥＮＳをゲートに受けるＮチャネルＭＯＳトランジスタＮ３０を含む。
【０１７３】
ＮチャネルＭＯＳトランジスタＮ３０がゲートにＨレベルの信号ＥＮＳを受けると、ノードＷ７４から電位ＶＰＰを分圧した電位ＩＮＳが出力される。
【０１７４】
なお、図１９のＮチャネルＭＯＳトランジスタＮ２１〜Ｎ２９は、図１８のＮチャネルトランジスタＮ１１〜Ｎ１９よりも電流供給能力が大きい。よってＮチャネルＭＯＳトランジスタＮ３０が導通すると、電位ＩＮＡは電位ＶＰＰの変動に素早く追随することができる。
【０１７５】
図２０は、図１７における比較回路１０５の構成を示す回路図である。
【０１７６】
図２０を参照して、外部電位ＥＸＴＶＤＤが与えられるノードＷ８１にソースおよびバックゲートが接続されノードＷ８２にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ５１と、ノードＷ８２と接地ノードとの間に接続されゲートに基準電位ＶＲＥＦＳ４を受けるＮチャネルＭＯＳトランジスタＮ５１と、ノードＷ８１にソースおよびバックゲートが接続されノードＷ８２にゲートが接続されノードＷ８３にドレインが接続されるＰチャネルＭＯＳトランジスタＰ５２と、ノードＷ８３と接地ノードとの間に接続されゲートに電位ＩＮＳを受けるＮチャネルＭＯＳトランジスタＮ５２とを含む。ノードＷ８３は比較回路１０５の出力ノードとなり、信号ＥＮＳが出力される。
【０１７７】
図２１は、図１７における比較回路１０８の構成を示す回路図である。
【０１７８】
図２１を参照して、外部電位ＥＸＴＶＤＤが与えられるノードＷ９１にソースおよびバックゲートが接続されノードＷ９２にゲートおよびドレインが接続されるＰチャネルＭＯＳトランジスタＰ６１と、ノードＷ９２とノードＷ９４との間に接続されゲートに基準電位ＶＲＥＦＳ４を受けるＮチャネルＭＯＳトランジスタＮ６１と、ノードＷ９１にソースおよびバックゲートが接続されノードＷ９２にゲートが接続されノードＷ９３にドレインが接続されるＰチャネルＭＯＳトランジスタＰ６２と、ノードＷ９３とノードＷ９４との間に接続されゲートに電位ＩＮＡを受けるＮチャネルＭＯＳトランジスタＮ６２と、ノードＷ９３とノードＷ９４との間に接続され、ゲートに信号ＥＮＳを受けるＮチャネルＭＯＳトランジスタＮ６３とを含む。ノードＷ９３は比較回路１０８の出力ノードとなり、信号ＥＮＡが出力される。
【０１７９】
図２１の比較回路１０８の構成は、ＮチャネルＭＯＳトランジスタＮ６３を含む点で図２０の比較回路１０５の構成と異なる。図２０の比較回路１０５は外部電位ＥＸＴＶＤＤが供給されると基準電位ＶＲＥＦＳ４と電位ＩＮＳを常時比較し、電位ＩＮＳが基準電位ＶＲＥＦＳ４より低くなるとＨレベルの信号ＥＮＳを出力する。一方、図２１の比較回路１０８は信号ＥＮＳがＨレベルになると基準電位ＶＲＥＦＳ４と電位ＩＮＡを比較し、電位ＩＮＡが基準電位ＶＲＥＦＳ４より低くなるとＨレベルの信号ＥＮＡを出力する。
【０１８０】
図２２は、電位ＩＮＳと電位ＩＮＡが独立に変化する場合を示す図である。電位ＩＮＳと電位ＩＮＡが独立に変化する場合とは、図１７の駆動電源供給回路２９においてＮチャネルＭＯＳトランジスタ１１０が含まれない場合である。
【０１８１】
図２２を参照して、まず時刻ｔ１以前において行選択動作、すなわちワード線の選択動作によって電流消費が発生し、電位ＶＰＰが低下する。
【０１８２】
続いて時刻ｔ１において、電位ＩＮＳが基準電位ＶＲＥＦＳ４よりも低下すると信号ＥＮＳはＨレベルとなる。図１７における分圧回路１０７，比較回路１０８はＨレベルの信号ＥＮＳを受けて活性化される。電位ＩＮＡは電位ＶＰＰが分圧された電位に変化する。
【０１８３】
なお、信号ＥＮＳがＨレベルとなる場合は、電位ＩＮＳが基準電位ＶＲＥＦＳ４よりも低下する場合に限定されない。たとえば、図示しないが外部から図１の半導体記憶装置２にＣＥ（チップイネーブル）信号が入力されるのに応じて信号ＥＮＳがＨレベルになってもよい。
【０１８４】
続いて時刻ｔ２において、電位ＩＮＡが基準電位ＶＲＥＦＳ４よりも低下して信号ＥＮＡがＨレベルになる。Ｈレベルの信号ＥＮＡを受けて図１７における昇圧回路１０９は活性化され、電位ＶＰＰを昇圧する。
【０１８５】
なお、図１８の分圧回路１０７においてＶＰＰの昇圧によるキャパシタＣ１，Ｃ２への充電よりも、たとえばＮチャネルＭＯＳトランジスタＮ１７〜Ｎ１９に電流が流れることによるキャパシタＣ１，Ｃ２からの放電が上回ることによって、電位ＶＰＰの昇圧に関わらず電位ＩＮＳは時刻ｔ２以後においても低下し続ける。
【０１８６】
続いて時刻ｔ３において、電位ＩＮＡが上昇して基準電位ＶＲＥＦＳ４に達する。信号ＥＮＡはＬレベルになり、図１７における昇圧回路１０９はＶＰＰの昇圧を停止する。
【０１８７】
一方、電位ＩＮＳはキャパシタの放電によってなおも低下し続けるので、信号ＥＮＳはＨレベルのままである。図１７における昇圧回路１０６によって電位ＶＰＰはさらに上昇し、図１８におけるキャパシタＣ１，Ｃ２への充電がキャパシタＣ１，Ｃ２からの放電を上回ると電位ＩＮＳは下降から上昇へと転じる。
【０１８８】
続いて時刻ｔ４において、電位ＩＮＳが基準電位ＶＲＥＦＳ４に到達し、信号ＥＮＳはＬレベルになる。昇圧回路１０６は電位ＶＰＰの昇圧を停止する。また、信号ＥＮＳがＬレベルになるので、図１７における分圧回路１０７、比較回路１０８は停止する。
【０１８９】
続いて時刻ｔ５において、電位ＩＮＡが電位ＶＰＰになる。一方、分圧回路１０４の動作速度が遅いため電位ＩＮＳは時刻ｔ５以後も上昇する。時刻ｔ５以後、ワード線の寄生容量からの放電による電流消費等によって電位ＶＰＰが低下すると電位ＩＮＳは遅れて低下する。
【０１９０】
図２３は、駆動電源供給回路２９における電位ＩＮＳと電位ＩＮＡの変化を示す図である。
【０１９１】
図２３を参照して、時刻ｔ１〜ｔ２における電位ＩＮＡ，電位ＩＮＳの変化は図２２における時刻ｔ１〜ｔ２の電位ＩＮＡ，電位ＩＮＳの変化と同様である。よって以後の説明は繰り返さない。
【０１９２】
時刻ｔ２において、信号ＥＮＡがＨレベルになるとＮチャネルＭＯＳトランジスタ１１０が導通し、電位ＩＮＡと電位ＩＮＳが等しくなる。昇圧回路１０６，１０９によって電位ＶＰＰが昇圧されるのに応じて電位ＩＮＳ，ＩＮＡが等しく上昇する。
【０１９３】
続いて時刻ｔ３において、電位ＩＮＳ，ＩＮＡがともに基準電位ＶＲＥＦＳ４に達する。信号ＥＮＳ，ＥＮＡはともにＬレベルになる。昇圧回路１０６，１０９は電位ＶＰＰの昇圧を停止する。また、ＮチャネルＭＯＳトランジスタ１１０は非導通になる。
【０１９４】
続いて時刻ｔ４において、電位ＩＮＡは電位ＶＰＰになる。電位ＩＮＳは時刻ｔ３〜ｔ４において一旦上昇し、その後電流消費にともなうＶＰＰの低下に応じて減少する。
【０１９５】
図２４は、図１７に示されるＮチャネルＭＯＳトランジスタ１１０の存在の有無、すなわち、ＮチャネルＭＯＳトランジスタ１１０の導通の有無による電位ＶＰＰの変動を示す図である。
【０１９６】
図２４を参照して、まず時刻ｔ１以前において、電位ＶＰＰは電流消費によって設定値ＶＳＴよりも低下する。
【０１９７】
時刻ｔ１では、図１７における昇圧回路１０９が動作を開始する。電位ＶＰＰは昇圧回路１０６，１０９によって上昇する。
【０１９８】
続いて時刻ｔ２では、図示されない信号ＥＮＡがＬレベルになる。時刻ｔ１〜ｔ２で図１７におけるＮチャネルＭＯＳトランジスタ１１０が導通する場合は、時刻ｔ２において昇圧回路１０６，１０９が同時に停止する。よって時刻ｔ２以後において電位ＶＰＰは波形ＷＶ１で示すように下降する。
【０１９９】
一方、時刻ｔ１〜ｔ２でＮチャネルＭＯＳトランジスタ１１０が存在しない（導通しない）場合は、時刻ｔ２以後において昇圧回路１０９が停止しても昇圧回路１０６が動作し続ける。よって電位ＶＰＰは波形ＷＶ２で示すように、時刻ｔ２以後もさらに上昇する。
【０２００】
続いて時刻ｔ３において昇圧回路１０６が停止し、以後は電流消費によって電位ＶＰＰが低下する。
【０２０１】
図２４において示されるように波形ＷＶ１は波形ＷＶ２と比較して設定値ＶＳＴに対する電位の変動が小さい。つまり、図１７の駆動電源供給回路２９は時刻ｔ１〜ｔ２でＮチャネルＭＯＳトランジスタ１１０を動作させて電位ＶＰＰの変動を抑えることによって、不要な消費電流の増加を抑えることができるとともに素子の信頼性を確保できる。
【０２０２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２０３】
【図１】本発明の半導体記憶装置の構成の一例を示す概略ブロック図である。
【図２】図１に示す半導体記憶装置２の主要部の構成を概略的に示す図である。
【図３】センスアンプ帯に配置されるセンスアンプ回路およびビット線周辺回路の構成を示す図である。
【図４】図１のセンス電源回路２７の構成を示すブロック図である。
【図５】図１におけるセンス電源制御回路２８の概要を示すブロック図である。
【図６】図４に示されるモニタ回路４３の具体例である。
【図７】信号ＯＵＴ＜０＞〜ＯＵＴ＜２＞の真理値表を示す図である。
【図８】図６における比較回路ＣＰ３の構成を示した回路図である。
【図９】可変遅延回路４４の構成を示したブロック図である。
【図１０】センス電源制御回路２８の動作を示すタイミングチャートである。
【図１１】オーバードライブセンス方式によるセンスアンプの動作波形図である。
【図１２】実施の形態２のセンス電源回路２７Ａの構成を示すブロック図である。
【図１３】モニタ回路７３の具体例である。
【図１４】外部電位ＥＸＴＶＤＤの電位が規格を上回る場合のセンスアンプの動作波形図である。
【図１５】実施の形態３のセンス電源回路２７Ｂの構成を示すブロック図である。
【図１６】外部電位ＥＸＴＶＤＤの電位が規格を上回る場合のセンスアンプの動作波形図である。
【図１７】図１における駆動電源供給回路２９の構成を示すブロック図である。
【図１８】図１７における分圧回路１０４の構成を示す回路図である。
【図１９】図１７における分圧回路１０７の構成を示す回路図である。
【図２０】図１７における比較回路１０５の構成を示す回路図である。
【図２１】図１７における比較回路１０８の構成を示す回路図である。
【図２２】電位ＩＮＳと電位ＩＮＡが独立に変化する場合を示す図である。
【図２３】駆動電源供給回路２９における電位ＩＮＳと電位ＩＮＡが変化する場合を示す図である。
【図２４】ＮチャネルＭＯＳトランジスタ１１０の導通の有無による電位ＶＰＰの変動を示す図である。
【符号の説明】
【０２０４】
２  半導体記憶装置、５  アドレスバッファ、６  制御信号入力バッファ、８  コントロール回路、１０  ロウデコーダ、１２  コラムデコーダ、１４  メモリセルアレイ、１６  センスアンプ帯、１８  ブロック、２０  出力バッファ、２２  入力バッファ、２４  内部電源供給回路、２６  負荷回路、２７，２７Ａ，２７Ｂ  センス電源回路、２８  センス電源制御回路、２９  駆動電源供給回路、３０  読出制御帯、３１  Ｐセンスドライブトランジスタ、３２  Ｎセンスドライブトランジスタ、４０，４０Ａ，４０Ｂ，５２，８２  内部降圧回路、４１，４１Ａ，４１Ｂ  オーバードライブ回路、４２，４２Ａ，４２Ｂ，１０３  基準電圧発生回路、４３，７３，９３  モニタ回路、４４，７４，９４  可変遅延回路、４５，５０，５１，５６〜６０，６３，６８Ａ〜６８Ｃ，７５，９５，９６  インバータ、４６，６７Ｂ〜６７Ｄ，８１，９７  論理ゲート、４７  アドレス変化検知回路、４８  ロウ系活性回路、４９  センス活性信号発生回路、５４  レベル変換回路、５５，６５Ａ〜６５Ｄ  クロックドインバータ、６１  遅延回路部、６２  指定回路部、６４Ａ〜６４Ｄ，８０  遅延回路、６４  遅延決定部、６５  出力部、６６Ａ〜６６Ｄ  指定部、６７Ａ，７９  ＡＮＤ回路、７８  降圧回路部、８４  レベル変換回路、１０１，１０２  電源供給回路部、１０４，１０７  分圧回路、１０６，１０９  昇圧回路、１１１Ａ〜１１１Ｃ，１１２Ａ〜１１２Ｃ  分圧部、ＢＩＧＬ，ＢＩＧＲ  ビット線分離ゲート、ＢＬＬ，ＺＢＬＬ，ＢＬＲ  ビット線、ＢＬＰ  ビット線対、Ｃ１〜Ｃ４  キャパシタ、ＣＢＫ  メモリ列ブロック、ＣＢＬ，ＺＣＢＬ  共通ビット線、Ｃｍ  メモリセルキャパシタ、１０５，１０８，ＣＰ０〜ＣＰ２１  比較回路、ＣＲＳ  十字帯、ＨＰＬ  ハイ側センス電源幹線、ＭＢ，ＭＢＬ，ＭＢＲ  メモリブロック、ＭＣ  メモリセル、ＭＴ  アクセストランジスタ、１１０，ＤＮ１，Ｎ１〜Ｎ６３，ＮＴ７，ＮＴ９，ＮＴ１１  ＮチャネルＭＯＳトランジスタ、ＤＰ１，Ｐ１〜Ｐ６２，ＰＴ１，ＰＴ２  ＰチャネルＭＯＳトランジスタ、ＮＳＡ，ＰＳＡ  センスアンプ、Ｒ１〜Ｒ１５  抵抗、ＲＢＫ  メモリ行ブロック、Ｓ２Ｎ，Ｓ２Ｐ  センスドライブ信号線、ＳＡＢ  センスアンプ帯、ＳＮ  ストレージノード、ＳＷＤＢ  サブワード線ドライバ帯、Ｗ０〜Ｗ９４  ノード、ＷＶ１，ＷＶ２  波形、ＷＬ  ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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