(57)【要約】  【課題】  冗長救済が施されたメモリセルアレイの歩留まりを算出できるようにする。  【解決手段】  歩留まり算出において、メモリセルアレイにおける一のレイヤに、冗長救済の数以下の不良となる欠陥が発生する確率と、メモリセルアレイにおける一のレイヤ以外の他のレイヤに不良となる欠陥が発生しない確率との積を用いる。【選択図】      図５
2005129901.tif 000002
【特許請求の範囲】
【請求項１】
冗長救済を備えたメモリセルアレイの歩留まりを算出する方法であって、
前記メモリセルアレイにおける一のレイヤに、前記冗長救済の数以下の不良となる欠陥が発生する確率と、前記メモリセルアレイにおける前記一のレイヤ以外の他のレイヤに不良となる欠陥が発生しない確率との積を用いることにより、前記歩留まりを算出することを特徴とする冗長救済歩留まり算出方法。
【請求項２】
前記冗長救済は１つであり、
前記メモリセルアレイは第１のレイヤと第２のレイヤとを持ち、
前記第１のレイヤに不良となる欠陥が１つ発生する確率と、前記第２のレイヤに不良となる欠陥が発生しない確率との第１の積を求め、
前記第２のレイヤに不良となる欠陥が１つ発生する確率と、前記第１のレイヤに不良となる欠陥が発生しない確率との第２の積を求め、
前記第１の積と前記第２の積との和を用いることにより、前記歩留まりを算出することを特徴とする請求項１に記載の冗長救済歩留まり算出方法。
【請求項３】
前記冗長救済は１つであり、
前記メモリセルアレイはｎ（ｎは３以上の整数）個のレイヤを持ち、
ｍ（ｍは１からｎまでの任意の整数）番目のレイヤに不良となる欠陥が１つ発生する確率と、前記ｍ番目のレイヤ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との積を、ｍが１からｎまでの各整数である場合のそれぞれについて求め、
前記各積の和を用いることにより、前記歩留まりを算出することを特徴とする請求項１に記載の冗長救済歩留まり算出方法。
【請求項４】
前記冗長救済は２つであり、
前記メモリセルアレイは第１のレイヤと第２のレイヤとを持ち、
前記第１のレイヤに不良となる欠陥が２つ発生する確率と、前記第２のレイヤに不良となる欠陥が発生しない確率との第１の積を求め、
前記第１のレイヤに不良となる欠陥が１つ発生する確率と、前記第２のレイヤに不良となる欠陥が１つ発生する確率との第２の積を求め、
前記第２のレイヤに不良となる欠陥が２つ発生する確率と、前記第１のレイヤに不良となる欠陥が発生しない確率との第３の積を求め、
前記第１の積と前記第２の積と前記第３の積との和を用いることにより、前記歩留まりを算出することを特徴とする請求項１に記載の冗長救済歩留まり算出方法。
【請求項５】
前記冗長救済は２つであり、
前記メモリセルアレイはｎ（ｎは３以上の整数）個のレイヤを持ち、
ｍ（ｍは１からｎまでの任意の整数）番目のレイヤに不良となる欠陥が２つ発生する確率と、前記ｍ番目のレイヤ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との第１の積を、ｍが１からｎまでの各整数である場合のそれぞれについて求め、
ｐ（ｐは１からｎまでの任意の整数）番目及びｑ（ｑは１からｎまでの任意の整数であってｐ≠ｑ）番目のレイヤにそれぞれ不良となる欠陥が１つ発生する確率と、前記ｐ番目及び前記ｑ番目のレイヤ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との第２の積を、ｐ及びｑが１からｎまでの各整数である場合のそれぞれについて求め、
前記各第１の積と前記各第２の積との和を用いることにより、前記歩留まりを算出することを特徴とする請求項１に記載の冗長救済歩留まり算出方法。
【請求項６】
前記冗長救済はｓ（ｓは３以上の整数）個であり、
前記メモリセルアレイは第１のレイヤと第２のレイヤとを持ち、
前記第１のレイヤに不良となる欠陥がｓ個発生する確率と、前記第２のレイヤに不良となる欠陥が発生しない確率との第１の積を求め、
前記第１のレイヤに不良となる欠陥が（ｓ−１）個発生する確率と、前記第２のレイヤに不良となる欠陥が１つ発生する確率との第２の積を求め、
少なくとも前記第１の積と前記第２の積とを用いることにより、前記歩留まりを算出することを特徴とする請求項１に記載の冗長救済歩留まり算出方法。
【請求項７】
前記冗長救済はｓ（ｓは３以上の整数）個であり、
前記メモリセルアレイはｎ（ｎは３以上の整数）個のレイヤを持ち、
ｍ（ｍは１からｎまでの任意の整数）番目のレイヤに不良となる欠陥がｓ個発生する確率と、前記ｍ番目のレイヤ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との第１の積を、ｍが１からｎまでの各整数である場合のそれぞれについて求め、
前記ｍ番目のレイヤに不良となる欠陥が（ｓ−１）個発生する確率と、前記ｍ番目のレイヤ以外の他のレイヤのいずれかに不良となる欠陥が１つ発生する確率との第２の積を、ｍが１からｎまでの各整数である場合のそれぞれについて求め、
少なくとも前記各第１の積と前記各第２の積とを用いることにより、前記歩留まりを算出することを特徴とする請求項１に記載の冗長救済歩留まり算出方法。
【請求項８】
前記歩留まりを、前記冗長救済がビット救済であるか又はワード救済であるかに応じて別々に算出することを特徴とする請求項１に記載の冗長救済歩留まり算出方法。
【請求項９】
前記歩留まりをレイヤ毎に別々に算出することを特徴とする請求項１に記載の冗長救済歩留まり算出方法。
【請求項１０】
請求項１〜７のいずれか１項に記載の冗長救済歩留まり算出方法を用いた歩留まり算出方法であって、
前記メモリセルアレイの全てのレイヤに不良となる欠陥が発生しない確率を用いることにより、冗長救済がない場合の第１の歩留まりを算出し、
前記冗長救済歩留まり算出方法を用いることにより、冗長救済がある場合の第２の歩留まりを算出し、
前記第１の歩留まりと前記第２の歩留まりとの和を求めることにより、前記メモリセルアレイの総合的な歩留まりを算出することを特徴とする歩留まり算出方法。
【請求項１１】
請求項１〜７のいずれか１項に記載の冗長救済歩留まり算出方法を用いた冗長救済数の決定方法であって、
前記メモリセルアレイに付与する冗長救済の数と、前記冗長救済歩留まり算出方法を用いることにより算出される歩留まりとの関係に基づいて、前記メモリセルアレイに実際に付与する冗長救済の数を決定することを特徴とする冗長救済数の決定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルアレイに冗長救済を施した場合における歩留まりを算出する方法に関するものである。
【背景技術】
【０００２】
近年、集積回路の高集積化及び高性能化に伴い回路が複雑化してきており、その結果、従来のようにチップサイズのみに基づいて歩留まりを計算することができなくなってきている。そこで、例えば、各マスクレイヤ別に欠陥分布を求めて歩留まりを算出し、レイヤ毎に算出された歩留まり同士の積を用いて製品全体の歩留まりを算出する方法、又は製品の目標歩留まりを各工程別目標歩留まりに分解する方法等が提案されている（例えば非特許文献１及び非特許文献２参照）。
【０００３】
例えばポアソン分布モデルによると、歩留まり（以下、Ｙとする）を次式のように表すことができる。
【０００４】
Ｙ＝ｅｘｐ（−ＤＤ×Ａ）
ここで、ＤＤはクリティカル単位面積当たりの欠陥数であり、Ａはクリティカル面積である。
【０００５】
具体的には、各主要マスク工程別にＤＤを求めた後、言い換えると、各主要マスク工程により形成されるレイヤ１（Ｌ１）、レイヤ２（Ｌ２）、・・・毎にＤＤを求めた後、各主要マスク工程別に歩留まりを計算する。その後、マスク工程別に算出された歩留まり同士の積を求めることにより、つまり、レイヤ毎に算出された歩留まり同士の積を求めることにより、プロセスの総合的な歩留まりを求めることができる。ここで、レイヤ１（Ｌ１）、レイヤ２（Ｌ２）、・・・はそれぞれマスク工程１、マスク工程２、・・・と対応する。すなわち、プロセスの総合的な歩留まりをＹtotal 、レイヤ毎に算出された歩留まりをＹ（Ｌ１）、Ｙ（Ｌ２）、・・・とすると、
Ｙtotal＝Ｙ（Ｌ１）×Ｙ（Ｌ２）×・・・
である。
【非特許文献１】Lee Jacobson(National Semiconductor Corp.) et al. , Development of Dynamic Tool PID/PWP Limits to Achieve Product Defect Density Goal, 1997 IEEE/SEMIAdvanced Semiconductor Manufacturing Conference,  Page 144-145
【非特許文献２】Fred Lakhani(SEMATECH) et al. ,Design and Validation of 0.25um Integrated Circuit Yield Model , ISSM 1997 San Francisco, California, October 1997
【非特許文献３】Jitendra khare et al.,Accurate Estimation of Defect-Related Yield Loss in Reconfigurable VLSI Circuits,IEEE JOURNAL OF SOLID-STATE CIRCUITS,VOL.28,NO.2,Page 146-156,February 1993
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前述の非特許文献１又は２の歩留まり算出方法においては、歩留まりが全てのレイヤの良品率（歩留まり）の積として表現されているため、ＳＲＡＭ（static random access memory ）又はＤＲＡＭ（dynamic random access memory）等については、冗長救済を施していない場合における歩留まりの計算はできる一方、冗長救済を施した場合における歩留まりの計算は行なえないという問題がある。さらに、メモリセルアレイを構成する各セルの容量が大きくなるに従って、冗長救済を施していない場合と、冗長救済を施している場合との間で歩留まりの差が大きくなってきている。すなわち、従来の歩留まり算出方法においては、冗長救済により実際の歩留まりが例えば９０パーセントになっているにも関わらず、冗長救済を施した場合の歩留まりを予測できないので、歩留まりが例えば７０％であると低く見積もってしまうというような問題が生じる。
【０００７】
それに対して、非特許文献３において、集積回路装置のブロック毎に冗長救済を考慮して歩留まり予測を行なう方法が提案されている。この方法は、例えば図８に示すように、集積回路装置１０が複数のブロック１１〜１５により構成されている場合において、各ブロック１１〜１５毎に冗長救済を考慮した歩留まりを算出し、算出された各ブロック１１〜１５毎の歩留まりの積を求めることにより、集積回路装置１０全体の歩留まりを算出するものである。ところが、非特許文献３の方法によると、ブロック毎に歩留まり予測を行なうため、言い換えると、レイヤ別に不良発生確率を算出していないため、当該歩留まり予測結果をプロセス開発にフィードバックすることや、歩留まり予測結果に基づいてレイヤのレイアウトの再調整を行なうことが困難である。
【０００８】
前記に鑑み、本発明は、冗長救済が施されたメモリセルアレイの歩留まりをレイヤ毎の不良発生確率を考慮して算出できるようにすることを目的とする。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、本発明に係る冗長救済歩留まり算出方法は、冗長救済を備えたメモリセルアレイの歩留まりを算出する方法であって、メモリセルアレイにおける一のレイヤに、冗長救済の数以下の不良となる欠陥が発生する確率と、メモリセルアレイにおける一のレイヤ以外の他のレイヤに不良となる欠陥が発生しない確率との積を用いることにより、歩留まりを算出する。
【００１０】
具体的には、冗長救済が１つであり、メモリセルアレイが第１のレイヤと第２のレイヤとを持つ場合には、第１のレイヤに不良となる欠陥が１つ発生する確率と、第２のレイヤに不良となる欠陥が発生しない確率との第１の積を求め、第２のレイヤに不良となる欠陥が１つ発生する確率と、第１のレイヤに不良となる欠陥が発生しない確率との第２の積を求め、第１の積と第２の積との和を用いることにより、歩留まりを算出してもよい。
【００１１】
また、冗長救済が１つであり、メモリセルアレイがｎ（ｎは３以上の整数）個のレイヤを持つ場合には、ｍ（ｍは１からｎまでの任意の整数）番目のレイヤに不良となる欠陥が１つ発生する確率と、ｍ番目のレイヤ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との積を、ｍが１からｎまでの各整数である場合のそれぞれについて求め、各積の和を用いることにより、歩留まりを算出してもよい。
【００１２】
また、冗長救済が２つであり、メモリセルアレイが第１のレイヤと第２のレイヤとを持つ場合には、第１のレイヤに不良となる欠陥が２つ発生する確率と、第２のレイヤに不良となる欠陥が発生しない確率との第１の積を求め、第１のレイヤに不良となる欠陥が１つ発生する確率と、第２のレイヤに不良となる欠陥が１つ発生する確率との第２の積を求め、第２のレイヤに不良となる欠陥が２つ発生する確率と、第１のレイヤに不良となる欠陥が発生しない確率との第３の積を求め、第１の積と第２の積と第３の積との和を用いることにより、歩留まりを算出してもよい。
【００１３】
また、冗長救済が２つであり、メモリセルアレイがｎ（ｎは３以上の整数）個のレイヤを持つ場合には、ｍ（ｍは１からｎまでの任意の整数）番目のレイヤに不良となる欠陥が２つ発生する確率と、ｍ番目のレイヤ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との第１の積を、ｍが１からｎまでの各整数である場合のそれぞれについて求め、ｐ（ｐは１からｎまでの任意の整数）番目及びｑ（ｑは１からｎまでの任意の整数であってｐ≠ｑ）番目のレイヤにそれぞれ不良となる欠陥が１つ発生する確率と、ｐ番目及びｑ番目のレイヤ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との第２の積を、ｐ及びｑが１からｎまでの各整数である場合のそれぞれについて求め、各第１の積と各第２の積との和を用いることにより、歩留まりを算出してもよい。
【００１４】
また、冗長救済がｓ（ｓは３以上の整数）個であり、メモリセルアレイが第１のレイヤと第２のレイヤとを持つ場合には、第１のレイヤに不良となる欠陥がｓ個発生する確率と、第２のレイヤに不良となる欠陥が発生しない確率との第１の積を求め、第１のレイヤに不良となる欠陥が（ｓ−１）個発生する確率と、第２のレイヤに不良となる欠陥が１つ発生する確率との第２の積を求め、少なくとも第１の積と第２の積とを用いることにより、歩留まりを算出してもよい。
【００１５】
さらに、冗長救済がｓ（ｓは３以上の整数）個であり、メモリセルアレイがｎ（ｎは３以上の整数）個のレイヤを持つ場合には、ｍ（ｍは１からｎまでの任意の整数）番目のレイヤに不良となる欠陥がｓ個発生する確率と、ｍ番目のレイヤ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との第１の積を、ｍが１からｎまでの各整数である場合のそれぞれについて求め、ｍ番目のレイヤに不良となる欠陥が（ｓ−１）個発生する確率と、ｍ番目のレイヤ以外の他のレイヤのいずれかに不良となる欠陥が１つ発生する確率との第２の積を、ｍが１からｎまでの各整数である場合のそれぞれについて求め、少なくとも各第１の積と各第２の積とを用いることにより、歩留まりを算出してもよい。
【００１６】
本発明の冗長救済歩留まり算出方法によると、歩留まり計算において、一のレイヤに、冗長救済の数以下の不良となる欠陥が発生する確率と、他のレイヤに不良となる欠陥が発生しない確率との積を用いる。このため、冗長救済の設定数に応じて、メモリ全体が不良品とならない数の欠陥を考慮しながら該欠陥の分布確率を計算できるので、冗長救済が施された場合における歩留まりを算出することができる。すなわち、ＳＲＡＭブロック又はＤＲＡＭブロック等の規模が大きい場合にも製品の歩留まりを高精度で算出することができる。
【００１７】
本発明の冗長救済歩留まり算出方法において、歩留まりを、冗長救済がビット救済であるか又はワード救済であるかに応じて別々に算出してもよい。
【００１８】
また、本発明の冗長救済歩留まり算出方法において、歩留まりをレイヤ毎に別々に算出すると、冗長救済を考慮したレイヤ毎の歩留まりも算出することができるので、各レイヤ毎にレイアウト等を変更することによって歩留まりを向上させる対策を講じることができる。
【００１９】
尚、本発明の冗長救済歩留まり算出方法において算出されるのは、冗長救済が設けられたことによる歩留まりの増加分である。従って、メモリセルアレイの全てのレイヤに不良となる欠陥が発生しない確率を用いて、冗長救済がない場合の歩留まりを算出し、該歩留まりと、前記の歩留まりの増加分との和を求めることにより、メモリセルアレイの総合的な歩留まりを算出することができる。
【００２０】
また、本発明の冗長救済歩留まり算出方法によると、メモリセルアレイに付与する冗長救済の数と、歩留まりとの関係を簡単に予測することができるので、該関係に基づいて、メモリセルアレイに実際に付与すべき適切な冗長救済の数を決定することができる。すなわち、製品を作る前に冗長救済を考慮した歩留まりの予測を行なうことができるので、メモリセルアレイに対して冗長救済をどの程度用意しておけば良いかを予め決めておくことができる。
【発明の効果】
【００２１】
本発明によると、歩留まり計算において、所定のレイヤに、冗長救済の数以下の不良となる欠陥が発生する確率と、その他のレイヤに不良となる欠陥が発生しない確率との積を用いる。このため、冗長救済の設定数に応じて、メモリ全体が不良品とならない数の欠陥を考慮しながら該欠陥の分布確率を計算できるので、冗長救済が施された場合における歩留まりを算出することができる。すなわち、ＳＲＡＭブロック等の規模が大きい場合にも製品の歩留まりを高精度で算出することができる。
【００２２】
また、本発明によると、メモリセルアレイに付与する冗長救済の数と、歩留まりとの関係を簡単に予測することができるので、該関係に基づいて、メモリセルアレイに実際に付与すべき適切な冗長救済の数を決定することができる。すなわち、製品を作る前に冗長救済を考慮した歩留まりの予測を行なうことができるので、メモリセルアレイに対して冗長救済をどの程度用意しておけば良いかを予め決めておくことができる。
【発明を実施するための最良の形態】
【００２３】
（第１の実施形態）
以下、本発明の第１の実施形態に係る冗長救済歩留まり算出方法及び冗長救済歩留まり算出装置について図面を参照しながら説明する。
【００２４】
本実施形態は、ＳＲＡＭ等のメモリセルアレイに対して冗長救済を施した後の歩留まりを算出するものであるが、該歩留まりの算出においては例えばポアソン分布モデルを用いる。以下、ポアソン分布モデルを用いた場合について説明するが、ポアソン分布モデルに代えて、負二項分布モデルやΓ分布モデル等を用いてもよい。
【００２５】
ポアソン分布モデルによると、メモリセルアレイの歩留まりＹは次式のように表される。
【００２６】
Ｙ＝ｅｘｐ（−ＤＤ×Ａ）
【００２７】
ここで、Ａは面積（クリティカル面積（単位：ｃｍ2 ））である。また、ＤＤは単位面積当たりの欠陥数（正確にはクリティカル単位面積当たりの欠陥数（単位：個数／ｃｍ2 ））であり、次式のように表すことができる。
【００２８】
【数１】
2005129901.tif 000003
【００２９】
ここで、ＤＤ（ｘ）は、サイズがｘである欠陥についての単位面積当たりの欠陥数であり、ｘmin は、メモリセルアレイにおけるパターンの最小寸法である。
【００３０】
ポアソン分布モデル並びにＤＤ及びＡを用いた歩留まり算出方法について図１（ａ）〜（ｃ）に示すグラフを参照しながら説明する。
【００３１】
図１（ａ）は、横軸に欠陥のサイズｘをとり且つ縦軸に欠陥数ＤＤ（ｘ）（単位：個数／ｃｍ2 ）をとった、欠陥の分布曲線を示している。図１（ａ）に示すように、サイズが大きい欠陥は少ない一方、サイズが小さい欠陥は多い。ここで、欠陥とは、例えばパーティクルのことである。すなわち、パーティクルが配線間に落ちるとショートが生じ、該パーティクルは欠陥となる。
【００３２】
図１（ｂ）は、横軸に欠陥のサイズｘをとり且つ縦軸にクリティカルエリアＡ（ｘ）（単位：ｃｍ2 ）をとって、欠陥のサイズｘに対するクリティカルエリアＡ（ｘ）の依存性を示している。ここで、クリティカルエリアＡ（ｘ）は、サイズがｘである欠陥についてのクリティカルエリアである。図１（ｂ）に示すように、欠陥のサイズｘが大きくなるに従ってクリティカルエリアＡ（ｘ）が大きくなる。尚、「クリティカルエリア」とは、「欠陥が存在したときに不良になる部分の面積」を意味する。従って、「クリティカルエリア」が大きいほど、「不良となる欠陥」になりやすいことを意味している。言い換えると、欠陥のサイズが大きくなるに従って、「不良となる欠陥」になる確率が大きくなる。
【００３３】
また、前述のポアソン分布モデルに基づく歩留まり計算式：Ｙ＝ｅｘｐ（−ＤＤ×Ａ）中のＤＤ×Ａは、ＤＤ（ｘ）及びＡ（ｘ）を用いて、次式のように表すことができる。
【００３４】
【数２】
2005129901.tif 000004
【００３５】
すなわち、歩留まりＹは、図１（ａ）に示すＤＤ（ｘ）及び図１（ｂ）に示すＡ（ｘ）を用いて算出することができる。尚、図１（ｃ）に示すように、同じサイズの欠陥であっても、レイアウトが密である場合の方が、レイアウトが疎である場合と比べて、クリティカルエリアは大きくなる。
【００３６】
本実施形態では、このポアソン分布モデルを用いた歩留まり算出方法に基づいて、冗長救済が施された場合の歩留まりを予測していく。以下、説明を分かりやすくするため、マスクを３つ用いた３レイヤ（Ｌ１、Ｌ２、Ｌ３）構成の場合を例として説明を行なう。ここで、レイヤ１（Ｌ１）、レイヤ２（Ｌ２）、レイヤ３（Ｌ３）はそれぞれ、例えば図２に示すような断面構成を持つメモリセルアレイを作製するためのマスク１（ソース・ドレイン構造作成用マスク）、マスク２（第１配線構造作成用マスク）、マスク３（第２配線構造作成用マスク）と対応する。すなわち、図２に示すように、Ｌ１はトランジスタのソース・ドレイン構造のレイヤであり、Ｌ２はソース・ドレイン構造と接続される第１配線構造のレイヤであり、Ｌ３は第１配線構造と接続される第２配線構造のレイヤである。
【００３７】
図３は、第１の実施形態に係る冗長救済歩留まり算出装置の構成の一例を示す図である。図３に示すように、本実施形態の装置１００は、主制御部（ＣＰＵ：central processing unit ）１０１と、レイア１、レイア２及びレイア３のそれぞれのパターンレイアウトを含むパターンレイアウトデータ１０３並びに歩留まり情報１０４を格納するための記憶装置１０２とから構成されている。主制御部１０１は演算手段として、記憶装置１０２からパターンレイアウトデータ１０３を読み出し、該読み出されたパターンレイアウトデータ１０３を用いて、後述する本実施形態の冗長救済歩留まり算出方法を実行する。また、主制御部１０１は出力手段として、本実施形態の冗長救済歩留まり算出方法を実行することにより得られた計算結果である、冗長救済を設けた場合の歩留まり情報１０４を記憶装置１０２に出力する。尚、歩留まり情報１０４には、欠陥数がｎ個の場合におけるレイアｉ（ｉ＝１，２，３）毎の歩留まりＹｎ（Ｌｉ）、冗長救済がｍ個である場合における歩留まりＹｍ及び総合的な歩留まりＹが含まれる。
【００３８】
以下、本実施形態の冗長救済歩留まり算出方法について詳述する。
【００３９】
マスク１と対応するＬ１における歩留まりＹ（Ｌ１）は、ポアソン分布モデルより次式のように表される。
【００４０】
Ｙ（Ｌ１）＝ｅｘｐ（−ＤＤ（Ｌ１）×Ａ（Ｌ１））
【００４１】
ここで、Ａ（Ｌ１）はＬ１におけるクリティカルエリアであり、ＤＤ（Ｌ１）はＬ１における単位面積当たりの欠陥数である。
【００４２】
尚、ＤＤ（Ｌ１）については、工程別にウェハ欠陥検査装置から得られたデータ等を使用して算出する。
【００４３】
また、Ａ（Ｌ１）については、マスク１のレイアウトを用いて算出する。具体的には、実際のレイアウトの疎密に基づいてクリティカルエリアＡを算出する。すなわち、レイアウトが密であれば、小さいパーティクルであっても不良となる欠陥になるので、クリティカルエリアＡは大きくなる。それに対して、レイアウトが疎であれば、多少大きいパーティクルであっても不良となる欠陥にならないので、クリティカルエリアＡは小さくなる。
【００４４】
以上のように、Ｌ１の歩留まりＹ（Ｌ１）を求めることができる。また、同様の考え方により、Ｌ２及びＬ３についても、それぞれの歩留まりＹ（Ｌ２）及びＹ（Ｌ３）を次式のように算出することができる。
【００４５】
Ｙ（Ｌ２）＝ｅｘｐ（−ＤＤ（Ｌ２）×Ａ（Ｌ２））
Ｙ（Ｌ３）＝ｅｘｐ（−ＤＤ（Ｌ３）×Ａ（Ｌ３））
【００４６】
尚、ＤＤについてもＡについてもそれぞれレイヤの関数となり、それぞれの数値はレイヤにより異なる。従って、３レイヤ（Ｌ１、Ｌ２、Ｌ３）構成の場合の歩留まり算出方法は、図４のフローのように表すことができる。
【００４７】
以下、メモリセルアレイに冗長救済を設けない場合、冗長救済を１つ設ける場合、冗長救済を２つ設ける場合のそれぞれについて、具体的な歩留まり算出方法を説明する。
【００４８】
〈冗長救済を設けない場合〉
まず、メモリセルアレイに冗長救済を設けない場合の歩留まりについて説明する。この場合、Ｌ１、Ｌ２、Ｌ３のそれぞれにおいて不良となる欠陥の数はゼロでなければならない。言い換えると、何らの救済手段も講じられていないので、全てのレイヤにおいて欠陥がゼロでなければ良品とならない。
【００４９】
この場合、歩留まりは、３つのレイヤのそれぞれに欠陥がない確率に等しくなるので、冗長救済を設けない場合の歩留まりＹ０を次式のように求めることができる。
【００５０】
Ｙ０＝Ｙ０（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）
＝ｅｘｐ（−ＤＤ（Ｌ１）×Ａ（Ｌ１））×ｅｘｐ（−ＤＤ（Ｌ２）×Ａ（Ｌ２））    ×ｅｘｐ（−ＤＤ（Ｌ３）×Ａ（Ｌ３））
【００５１】
〈冗長救済を１つ設ける場合〉
次に、メモリセルアレイに冗長救済を１つ設ける場合の歩留まりについて、３２ｋビットのＳＲＡＭを構成するメモリセルのビット線に「１つ」の冗長救済がある場合を例として説明する。この場合、「不良となる欠陥」が「１つ」あったとしても、不良にならず良品となるので、歩留まりが向上する。言い換えると、ビット線に欠陥が１つ生じたとしても、該不良ビット線を、冗長救済として設けられた冗長ビット線とつなぎかえることにより、欠陥に起因して不良とはならず「良品」とすることができるので、歩留まりが向上する。
【００５２】
このとき、冗長救済を１つ設ける場合の歩留まり（増加分）Ｙ１の算出において、例えばＬ１に欠陥が１つあっても不良とならないためには他のレイヤであるＬ２及びＬ３における欠陥の数がゼロでなければならないことを考慮する。すなわち、冗長救済が１つだけなので、複数のビットに欠陥が生じた場合には冗長救済により「良品」とすることはできない。
【００５３】
同様に、Ｌ２に欠陥が１つあっても不良とならないためには他のレイヤであるＬ１及びＬ３における欠陥の数がゼロでなければならないこと、及びＬ３に欠陥が１つあっても不良とならないためには他のレイヤであるＬ１及びＬ２における欠陥の数がゼロでなければならないことを考慮する。
【００５４】
以上のことを考慮すると、冗長救済が「１つ」である場合の歩留まり「Ｙ１」は、図５及び次式のように表される。
【００５５】
Ｙ１＝Ｙ１（Ｌ１）×［Ｌ２及びＬ３における不良となる欠陥の数がゼロとなる確率］    ＋Ｙ１（Ｌ２）×［Ｌ１及びＬ３における不良となる欠陥の数がゼロとなる確率］
＋Ｙ１（Ｌ３）×［Ｌ１及びＬ２における不良となる欠陥の数がゼロとなる確率］
＝Ｙ１（Ｌ１）×（Ｙ０（Ｌ２）×Ｙ０（Ｌ３））
＋Ｙ１（Ｌ２）×（Ｙ０（Ｌ１）×Ｙ０（Ｌ３））
＋Ｙ１（Ｌ３）×（Ｙ０（Ｌ１）×Ｙ０（Ｌ２））
【００５６】
ここで、例えばＹ１（Ｌ１）はＬ１に欠陥が１つ発生する確率であり、例えば（Ｙ０（Ｌ２）×Ｙ０（Ｌ３））はＬ２及びＬ３のそれぞれにおける欠陥の数が共にゼロとなる確率である。
【００５７】
尚、ポアソン分布モデルの場合、所定のレイヤに欠陥がｎ（ｎは整数）個存在する確率は、
Ｙｎ＝（（ＤＤ×Ａ）n ／ｎ！）×ｅｘｐ（−ＤＤ×Ａ）
と表され、欠陥が１個の場合の確率は、
Ｙ１＝（ＤＤ×Ａ）×（ｅｘｐ（−ＤＤ×Ａ））
と表され、欠陥が０個の場合の確率は、
Ｙ０＝ｅｘｐ（−ＤＤ×Ａ）
と表される。
【００５８】
以上に説明したように、メモリセルアレイに冗長救済を１つ設ける場合の歩留まりＹ１（増加分）を求めることができる。従って、この場合、総合的な歩留まりＹはＹ＝Ｙ０＋Ｙ１によって算出される。
【００５９】
〈冗長救済を２つ設ける場合〉
次に、メモリセルアレイに冗長救済を２つ設ける場合の歩留まりＹ２について説明する。この場合、不良となる欠陥の数が２つまでは許されるが、それよりも多くなると、冗長救済によって「良品」とすることはできない。よって、Ｌ１〜Ｌ３に不良となる欠陥が２つまで分布する確率を考慮して、冗長救済が「２つ」である場合の歩留まり（増加分）「Ｙ２」は図５のように表される。
【００６０】
図５に示すように、冗長救済が「２つ」ある場合、Ｌ１〜Ｌ３のいずれかに欠陥が２つ存在したとしても不良とはならない。また、２つの欠陥が、Ｌ１〜Ｌ３のうちのいずれか２つのレイヤにそれぞれ１つずつ分散した場合も不良とはならない。言い換えると、Ｌ１及びＬ２に欠陥がそれぞれ１つ存在すると共にＬ３の欠陥がゼロである場合か、Ｌ１及びＬ３に欠陥がそれぞれ１つ存在すると共にＬ２の欠陥がゼロである場合か、又はＬ２及びＬ３に欠陥がそれぞれ１つ存在すると共にＬ１の欠陥がゼロである場合も不良とはならない。
【００６１】
以上の各場合の確率を計算すると、図５及び次式のように表される。
【００６２】
［Ｌ１に欠陥が２つ存在し且つＬ２及びＬ３の欠陥がゼロである確率］
＝Ｙ２（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）
［Ｌ１及びＬ２に欠陥が１つずつ存在し且つＬ３の欠陥がゼロである確率］
＝Ｙ１（Ｌ１）×Ｙ１（Ｌ２）×Ｙ０（Ｌ３）
［Ｌ１及びＬ３に欠陥が１つずつ存在し且つＬ２の欠陥がゼロである確率］
＝Ｙ１（Ｌ１）×Ｙ０（Ｌ２）×Ｙ１（Ｌ３）
［Ｌ２に欠陥が２つ存在し且つＬ１及びＬ３の欠陥がゼロである確率］
＝Ｙ０（Ｌ１）×Ｙ２（Ｌ２）×Ｙ０（Ｌ３）
［Ｌ２及びＬ３に欠陥が１つずつ存在し且つＬ１の欠陥がゼロである確率］
＝Ｙ０（Ｌ１）×Ｙ１（Ｌ２）×Ｙ１（Ｌ３）
［Ｌ３に欠陥が２つ存在し且つＬ１及びＬ２の欠陥がゼロである確率］
＝Ｙ０（Ｌ１）×Ｙ０（Ｌ２）×Ｙ２（Ｌ３）
ここで、例えばＹ０（Ｌ１）はＬ１の欠陥の数がゼロとなる確率であり、
Ｙ０（Ｌ１）＝ｅｘｐ（−ＤＤ（Ｌ１）×Ａ（Ｌ１））
と表され、
例えばＹ１（Ｌ１）はＬ１に欠陥が１つ発生する確率であり、
Ｙ１（Ｌ１）＝（ＤＤ（Ｌ１）×Ａ（Ｌ１））
×（ｅｘｐ（−ＤＤ（Ｌ１）×Ａ（Ｌ１）））
と表され、
例えばＹ２（Ｌ１）はＬ１に欠陥が２つ発生する確率であり、
Ｙ２（Ｌ１）＝（（ＤＤ（Ｌ１）×Ａ（Ｌ１））2 ／２）
×（ｅｘｐ（−ＤＤ（Ｌ１）×Ａ（Ｌ１）））
と表される。
【００６３】
前述のように算出された各場合の確率を用いて、メモリセルアレイに冗長救済を２つ設ける場合の歩留まり（増加分）Ｙ２は次式のように算出される。
【００６４】
Ｙ２＝Ｙ２（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）＋Ｙ１（Ｌ１）×Ｙ１（Ｌ２）×Ｙ０（Ｌ３）＋Ｙ１（Ｌ１）×Ｙ０（Ｌ２）×Ｙ１（Ｌ３）＋Ｙ０（Ｌ１）×Ｙ２（Ｌ２）×Ｙ０（Ｌ３）＋Ｙ０（Ｌ１）×Ｙ１（Ｌ２）×Ｙ１（Ｌ３）＋Ｙ０（Ｌ１）×Ｙ０（Ｌ２）×Ｙ２（Ｌ３）
【００６５】
従って、この場合、総合的な歩留まりＹはＹ＝Ｙ０＋Ｙ１＋Ｙ２によって算出される。
【００６６】
以上に説明したように、第１の実施形態によると、歩留まり計算において、所定のレイヤに、冗長救済の数以下の不良となる欠陥が発生する確率と、その他のレイヤに不良となる欠陥が発生しない確率との積を用いる。このため、冗長救済の設定数に応じて、メモリ全体が不良品とならない数の欠陥を考慮しながら該欠陥の分布確率を計算できるので、冗長救済が施された場合における歩留まりを算出することができる。すなわち、ＳＲＡＭブロックの規模が大きい場合にも製品の歩留まりを高精度で算出することができる。
【００６７】
また、第１の実施形態によると、メモリセルアレイに付与する冗長救済の数と、歩留まりとの関係を簡単に予測することができるので、該関係に基づいて、メモリセルアレイに実際に付与すべき適切な冗長救済の数を決定することができる。すなわち、製品を作る前に冗長救済を考慮した歩留まりの予測を行なうことができるので、メモリセルアレイに対して冗長救済をどの程度用意しておけば良いかを予め決めておくことができる。
【００６８】
尚、第１の実施形態において、メモリセルアレイのレイヤが３つである場合（つまりマスクが３つである場合）を例として説明したが、レイヤが３つ以外の場合であっても本実施形態と同様の考え方が適用できる。例えば、冗長救済が１つであってメモリセルアレイのレイヤが２つである場合には、第１のレイヤに不良となる欠陥が１つ発生する確率と、第２のレイヤに不良となる欠陥が発生しない確率との第１の積を求め、第２のレイヤに不良となる欠陥が１つ発生する確率と、第１のレイヤに不良となる欠陥が発生しない確率との第２の積を求め、第１の積と第２の積との和を用いることにより、歩留まりを算出してもよい。また、例えば、冗長救済が２つであってメモリセルアレイのレイヤが２つである場合には、第１のレイヤに不良となる欠陥が２つ発生する確率と、第２のレイヤに不良となる欠陥が発生しない確率との第１の積を求め、第１のレイヤに不良となる欠陥が１つ発生する確率と、第２のレイヤに不良となる欠陥が１つ発生する確率との第２の積を求め、第２のレイヤに不良となる欠陥が２つ発生する確率と、第１のレイヤに不良となる欠陥が発生しない確率との第３の積を求め、第１の積と第２の積と第３の積との和を用いることにより、歩留まりを算出してもよい。
【００６９】
また、第１の実施形態において、冗長救済の数が１つ又は２つである場合を例として説明したが、冗長救済の数が３つ以上であってもよいことは言うまでもない。しかし、冗長救済の数を多くしすぎると、メモリセルの面積が大きくなるというデメリットが生じるので、冗長救済の数を無制限に多くすることは好ましくない。
【００７０】
また、第１の実施形態において、メモリセルアレイがＳＲＡＭである場合を例として説明したが、メモリセルアレイがＤＲＡＭ等の他のメモリであってもよいことは言うまでもない。
【００７１】
また、第１の実施形態において、冗長救済が冗長ビット線である場合を例として説明したが、冗長救済が冗長ワード線であってもよいことは言うまでもない。すなわち、歩留まり計算を、冗長救済がビット救済であるか又はワード救済であるかに応じて別々に行なってもよい。
【００７２】
また、第１の実施形態において、簡略化のため、冗長救済用のセルやヒューズ等の歩留まりが１００％であることを仮定して説明を行なったが、これらの歩留まりについても実際に運用される場合を想定して計算式を作成し、該計算式を本発明の冗長救済歩留まり算出方法において用いてもよい。
【００７３】
（第１の実施形態の変形例）
以下、本発明の第１の実施形態の変形例に係る冗長救済歩留まり算出方法について説明する。本変形例が第１の実施形態と異なっている点は、第１の実施形態における冗長救済の数が１つ又は２つであったのに対して、本変形例では３つ以上の冗長救済を設ける場合を対象としている点である。尚、本実施形態に係る冗長救済歩留まり算出方法の実施に、図３に示す、第１の実施形態に係る冗長救済歩留まり算出装置と同様の装置を用いることができることは言うまでもない。
【００７４】
さて、メモリセルアレイのレイヤ数がｎ（ｎは２以上の整数）個であるとすると、１つのレイヤ（以下、レイヤ１という）の歩留まりを次式のように表すことができる。
【００７５】
【数３】
2005129901.tif 000005
【００７６】
ここで、Ｄ01はレイヤ１における単位面積当たりの欠陥数であり、Ａc1はレイヤ１におけるクリティカルエリアであり、Ｄ0iはｉ番目のレイヤ（以下、レイヤｉという）における単位面積当たりの欠陥数であり、Ａciはレイヤｉにおけるクリティカルエリアであり、Ｄ0jはｊ番目のレイヤ（以下、レイヤｊという）における単位面積当たりの欠陥数であり、Ａcjはレイヤｊにおけるクリティカルエリアである。
【００７７】
具体的には、冗長救済が３個である場合を例にすると、レイヤ１（該当レイヤ）の歩留まり算出に際しては、第１の実施形態で考慮した不良発生確率（冗長救済が０〜２個である場合の不良発生確率）に加えて、
［該当レイヤに不良が３個発生する確率］×［その他のレイヤが良品である確率］
＋［該当レイヤに不良が２個発生する確率］×［その他のレイヤの１つに不良が１個発生                                        し且つ残りのレイヤが良品である確率］
＋［該当レイヤに不良が１個発生する確率］×［その他のレイヤの１つに不良が２個発生                                        し且つ残りのレイヤが良品である確率］
＋［該当レイヤに不良が１個発生する確率］×［その他のレイヤの２つに不良が１個ずつ                                        発生し且つ残りのレイヤが良品である確率］
を考慮する必要がある。
【００７８】
ここで、歩留まり算出の簡略化のため、該当レイヤ以外の他のレイヤには不良（正確には不良となる欠陥）が１個しか発生しないと仮定してもよい（すなわち、上式の第３項を考慮しなくてもよい）。この仮定の下では、レイヤ数ｎ個、冗長救済数ｍ個（ｍはｎ以下の整数）の場合におけるレイヤ別の欠陥分布状態を例えば図６のように表すことができる。欠陥分布状態つまり冗長救済条件の種類については計算上はいくらでも増大させることができるが、実際上はメモリセルアレイの規模にもよるが、冗長救済条件として、該当レイヤ以外の他のレイヤに欠陥が１個しか発生しないと仮定することが効率的である場合が多い。
【００７９】
また、レイヤ１の歩留まりは、図６に示す全ての冗長救済条件について求められた確率の和になる。但し、図６の各列の最上段の冗長救済条件について求められた確率は、欠陥が存在するレイヤ数により除さなければならない。すなわち、レイヤ１の歩留まりをＹ1 とすると、次式が成り立つ。
【００８０】
Ｙ1 ＝（１列目の確率の和）＋（２列目の最上段の確率）／２＋（３列目の最上段の確率）／３＋・・・＋（Ｎ列目の最上段の確率）／Ｎ＋（２列目のその他の段の確率の和）＋（３列目のその他の段の確率の和）＋・・・＋（Ｎ列目のその他の段の確率の和）
【００８１】
また、（１列目の冗長救済条件についての確率の和）は次式のように表すことができる。
【００８２】
【数４】
2005129901.tif 000006
【００８３】
また、（２列目の冗長救済条件についての確率の和）は次式のように表すことができる。
【００８４】
【数５】
2005129901.tif 000007
【００８５】
また、（３列目の冗長救済条件についての確率の和）は次式のように表すことができる。
【００８６】
【数６】
2005129901.tif 000008
【００８７】
さらに、（Ｎ列目の冗長救済条件についての確率の和）は次式のように表すことができる。
【００８８】
【数７】
2005129901.tif 000009
【００８９】
ここで、Ｄ01はレイヤ１における単位面積当たりの欠陥数であり、Ａc1はレイヤ１におけるクリティカルエリアであり、Ｄ0iはレイヤｉにおける単位面積当たりの欠陥数であり、Ａciはレイヤｉにおけるクリティカルエリアであり、Ｄ0lはレイヤｌにおける単位面積当たりの欠陥数であり、Ａclはレイヤｌにおけるクリティカルエリアであり、Ｄ0jはレイヤｊにおける単位面積当たりの欠陥数であり、Ａcjはレイヤｊにおけるクリティカルエリアであり、Ｄ0j1 はレイヤｊ１における単位面積当たりの欠陥数であり、Ａcj1 はレイヤｊ１におけるクリティカルエリアであり、Ｄ0j2 はレイヤｊ２における単位面積当たりの欠陥数であり、Ａcj2 はレイヤｊ２におけるクリティカルエリアである。
【００９０】
すなわち、本変形例においては、冗長救済がｍ（ｍは３以上の整数）個であり、メモリセルアレイがレイヤ１とレイヤ２とを持つ場合（レイヤ数が２個の場合）には、レイヤ１に不良となる欠陥がｍ個発生する確率と、レイヤ２に不良となる欠陥が発生しない確率との第１の積を求め、レイヤ１に不良となる欠陥が（ｍ−１）個発生する確率と、レイヤ２に不良となる欠陥が１つ発生する確率との第２の積を求め、少なくとも第１の積と第２の積とを用いることにより、歩留まりを算出する。
【００９１】
また、本変形例においては、冗長救済がｍ（ｍは３以上の整数）個であり、メモリセルアレイがｎ（ｎは３以上の整数）個のレイヤを持つ場合には、ｉ（ｉは１からｎまでの任意の整数）番目のレイヤｉに不良となる欠陥がｍ個発生する確率とレイヤｉ以外の他のレイヤのいずれにも不良となる欠陥が発生しない確率との第１の積、レイヤｉに不良となる欠陥が（ｍ−１）個発生する確率とレイヤｉ以外の他のレイヤのいずれか１つに不良となる欠陥が１つ発生する確率との第２の積、レイヤｉに不良となる欠陥が（ｍ−２）個発生する確率とレイヤｉ以外の他のレイヤのいずれか２つに不良となる欠陥が１つずつ発生する確率との第３の積、・・・、レイヤｉに不良となる欠陥が１個発生する確率とレイヤｉ以外の他のレイヤのいずれか（ｍ−１）個に不良となる欠陥が１つずつ発生する確率との第Ｎの積をそれぞれ求め、少なくとも第１の積から第Ｎの積までを用いることにより、歩留まりを算出する。
【００９２】
以上に説明した本変形例によると、第１の実施形態と同様の効果を得ることができる。
【００９３】
（第２の実施形態）
以下、本発明の第２の実施形態に係る冗長救済歩留まり算出方法について説明する。本実施形態が第１の実施形態と異なっている点は、第１の実施形態がメモリセルアレイ全体の歩留まりの算出を対象としているのに対して、本実施形態はメモリセルアレイを構成する各レイヤ毎の歩留まりの算出を対象としている点である。尚、本実施形態に係る冗長救済歩留まり算出方法の実施に、図３に示す、第１の実施形態に係る冗長救済歩留まり算出装置と同様の装置を用いることができることは言うまでもない。
【００９４】
具体的には、第１の実施形態と同様の３レイヤ（Ｌ１、Ｌ２、Ｌ３）構成におけるＬ１に限定した歩留まりＹ（Ｌ１）については次式のように算出することができる。
【００９５】
Ｙ（Ｌ１）＝［Ｌ１における不良となる欠陥の数がゼロとなる確率］
＋［Ｌ１にのみ不良となる欠陥が存在する確率］
【００９６】
ここで、図５に示す歩留まりＹ０、Ｙ１及びＹ２を考慮すると、Ｙ（Ｌ１）は次式のように表される。
【００９７】
Ｙ（Ｌ１）＝Ｙ０（Ｌ１）＋Ｙ１（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）＋Ｙ２（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）＋（Ｙ１（Ｌ１）×Ｙ１（Ｌ２）×Ｙ０（Ｌ３）＋Ｙ１（Ｌ１）×Ｙ０（Ｌ２）×Ｙ１（Ｌ３））／２
【００９８】
すなわち、前式において、冗長救済を設けない場合の歩留まりはＹ０（Ｌ１）である。また、冗長救済を１つ設ける場合の歩留まり（増加分）は、Ｌ１だけが冗長救済の対象となって良品となる確率を考慮して、言い換えると、Ｌ１にのみ欠陥が１つ存在する確率（つまりＬ１以外の他のレイヤには欠陥が存在しない確率）を考慮して、Ｙ１（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）である。さらに、冗長救済を２つ設ける場合の歩留まり（増加分）は、Ｌ１が冗長救済の対象となって良品となる確率を考慮して、具体的には、Ｌ１だけに欠陥が２つ存在する確率と、Ｌ１に欠陥が１つ存在し且つＬ１以外の他のレイヤにも欠陥が１つ存在する確率とを考慮して、Ｙ２（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）＋（Ｙ１（Ｌ１）×Ｙ１（Ｌ２）×Ｙ０（Ｌ３）＋Ｙ１（Ｌ１）×Ｙ０（Ｌ２）×Ｙ１（Ｌ３））／２である。ここで、Ｌ１だけに欠陥が２つ存在する確率はＹ２（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）である。また、Ｌ１に欠陥が１つ存在し且つＬ１以外の他のレイヤにも欠陥が１つ存在する確率は、Ｌ１に欠陥が１つ存在し且つＬ２にも欠陥が１つ存在する確率と、Ｌ１に欠陥が１つ存在し且つＬ３にも欠陥が１つ存在する確率との和であるので、（Ｙ１（Ｌ１）×Ｙ１（Ｌ２）×Ｙ０（Ｌ３）＋Ｙ１（Ｌ１）×Ｙ０（Ｌ２）×Ｙ１（Ｌ３））／２である。但し、この場合、Ｌ２に欠陥が１つ存在し且つＬ１にも欠陥が１つ存在する場合（Ｌ２の歩留まりに寄与する）や、Ｌ３に欠陥が１つ存在し且つＬ１にも欠陥が１つ存在する場合（Ｌ３の歩留まりに寄与する）もあるので、前述の和を２で除している。
【００９９】
また、レイヤ２（Ｌ２）又はレイヤ３（Ｌ３）に限定した歩留まりＹ（Ｌ２）又はＹ（Ｌ３）についても、Ｙ（Ｌ１）と同様に算出することができる。
【０１００】
第２の実施形態によると、冗長救済が設けられた場合におけるメモリセルアレイ全体の歩留まりに代えて、冗長救済を考慮した特定のレイヤの歩留まりを算出することができる。このため、レイヤ毎にレイアウト等を調整することによって歩留まりを向上させる対策を講じることができる。
【０１０１】
尚、第２の実施形態において、冗長救済の数が１つ又は２つである場合を例として説明したが、第１の実施形態の変形例と同様に、冗長救済の数が３つ以上であってもよいことは言うまでもない。しかし、冗長救済の数を多くしすぎると、メモリセルの面積が大きくなるというデメリットが生じるので、冗長救済の数を無制限に多くすることは好ましくない。
【０１０２】
また、第１の実施形態若しくはその変形例又は第２の実施形態において、少なくとも１つのレイヤに少なくとも１つの欠陥が存在する場合の確率計算（例えば本実施形態の「Ｌ１だけに欠陥が２つ存在する確率」＝Ｙ２（Ｌ１）×Ｙ０（Ｌ２）×Ｙ０（Ｌ３）の計算等）を行なう場合、該計算により得られた確率に所定の救済率を乗ずることによって歩留まり算出の精度をさらに向上させることができる。以下、救済率について図面を参照しながら説明する。
【０１０３】
図７（ａ）及び（ｂ）はそれぞれ冗長救済が冗長ビット線又は冗長ワード線である場合におけるビット（Ｂｉｔ）救済率及びワード（Ｗｏｒｄ）救済率の考え方を示す図である。尚、図７（ａ）及び（ｂ）において、単位セル領域を破線で囲んでいる。また、図７（ａ）及び（ｂ）において、図面の縦方向がビットライン方向であり、図面の横方向がワードライン方向であるとする。
【０１０４】
図７（ａ）及び（ｂ）に示すように、半導体基板２００上に複数のゲート電極（ＧＡ）２０１が形成されていると共に各ゲート電極２０１上にはコンタクト（ＧＡ上コンタクト）２０２ａ及び２０２ｂが形成されている。ここで、各ＧＡ上コンタクト２０２ａ（３個）は、単位セル領域内にそれぞれの全体が存在している。一方、各ＧＡ上コンタクト２０２ｂ（２個）は、単位セル領域内にそれぞれの半分が存在している。すなわち、単位セル領域内における各ＧＡ上コンタクト２０２ｂの個数は１／２個である。従って、単位セル領域内における各ＧＡ上コンタクト２０２ａ及び２０２ｂの合計数は４個である。
【０１０５】
また、図７（ａ）及び（ｂ）に示すように、半導体基板２００上には不純物拡散層（ＯＤ）が形成されていると共に不純物拡散層上にはコンタクト（ＯＤ上コンタクト）２０３ａ及び２０３ｂが形成されている。ここで、各ＯＤ上コンタクト２０３ａ（４個）は、単位セル領域内にそれぞれの全体が存在している。一方、各ＯＤ上コンタクト２０３ｂ（６個）は、単位セル領域内にそれぞれの半分が存在している。すなわち、単位セル領域内における各ＯＤ上コンタクト２０３ｂの個数は１／２個である。従って、単位セル領域内における各ＧＡ上コンタクト２０３ａ及び２０３ｂの合計数は７個である。
【０１０６】
図７（ａ）に示すように、ＯＤ上コンタクト２０３ａ及び２０３ｂが単位セル内に合計で７個設けられている場合においてＢｉｔ救済が可能で且つＷｏｒｄ救済が不可能な場合、ＯＤ上コンタクト２０３ａ及び２０３ｂの両方がＢｉｔ救済可能であるので、Ｂｉｔ救済可能なコンタクトの合計数は７個である。従って、Ｂｉｔ救済率は１となる。一方、Ｂｉｔ救済が不可能で且つＷｏｒｄ救済が可能な場合、図７（ａ）に示すように、ＯＤ上コンタクト２０３ｂはＷｏｒｄ救済不可能であるので、言い換えると、ＯＤ上コンタクト２０３ａのみがＷｏｒｄ救済可能であるので、Ｗｏｒｄ救済可能なコンタクトの合計数は４個である。従って、Ｗｏｒｄ救済率は４／７となる。
【０１０７】
また、図７（ｂ）に示すように、ＧＡ上コンタクト２０２ａ及び２０２ｂが単位セル内に合計で４個設けられている場合においてＢｉｔ救済が可能で且つＷｏｒｄ救済が不可能な場合、ＧＡ上コンタクト２０２ｂはＢｉｔ救済不可能であるので、言い換えると、ＧＡ上コンタクト２０２ａのみがＢｉｔ救済可能であるので、Ｂｉｔ救済可能なコンタクトの合計数は３個である。従って、Ｂｉｔ救済率は３／４となる。一方、Ｂｉｔ救済が不可能で且つＷｏｒｄ救済が可能な場合、ＧＡ上コンタクト２０２ａ及び２０２ｂの両方がＷｏｒｄ救済可能であるので、Ｗｏｒｄ救済可能なコンタクトの合計数は４個である。従って、Ｗｏｒｄ救済率は１となる。
【産業上の利用可能性】
【０１０８】
本発明は、メモリセルアレイの歩留まりの算出方法に関し、冗長救済を備えたメモリセルアレイに利用した場合に特に有用である。
【図面の簡単な説明】
【０１０９】
【図１】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る冗長救済歩留まり算出方法において用いる、ポアソン分布モデルを用いた歩留まり算出方法を説明するための図である。
【図２】本発明の第１の実施形態に係る冗長救済歩留まり算出方法の適用対象であるメモリセルアレイの断面構成を示す図である。
【図３】本発明の第１の実施形態に係る冗長救済歩留まり算出装置の構成の一例を示す図である。
【図４】本発明の第１の実施形態に係る冗長救済歩留まり算出方法のフロー図である。
【図５】本発明の第１の実施形態に係る冗長救済歩留まり算出方法において冗長救済の数に応じて用いる歩留まり計算式を示す図である。
【図６】本発明の第１の実施形態の変形例に係る冗長救済歩留まり算出方法におけるレイヤ別の欠陥分布状況を示す図である。
【図７】（ａ）及び（ｂ）は本発明の第１及び第２の実施形態（変形例を含む）に係る冗長救済歩留まり算出方法において用いる救済率の考え方を示す図である。
【図８】従来の歩留まり予測方法の適用対象となる集積回路装置の概略構成を示す断面図である。
【符号の説明】
【０１１０】
Ｌ１    レイヤ１
Ｌ２    レイヤ２
Ｌ３    レイヤ３
１００    冗長救済歩留まり算出装置
１０１    主制御部
１０２    記憶装置
１０３    パターンレイアウトデータ
１０４    歩留まり情報
２００    半導体基板
２０１    ゲート電極
２０２ａ、２０２ｂ    ＧＡ上コンタクト
２０３ａ、２０３ｂ    ＯＤ上コンタクト
【図１】
2005129901.tif 000010
【図２】
2005129901.tif 000011
【図３】
2005129901.tif 000012
【図４】
2005129901.tif 000013
【図５】
2005129901.tif 000014
【図６】
2005129901.tif 000015
【図７】
2005129901.tif 000016
【図８】
2005129901.tif 000017