(57)【要約】【課題】更なるシュリンクを可能とするトレンチを有した半導体装置を提供すること。【解決手段】第１列（Ｃ１）に配置された第１トレンチ（１１−１１）を一端に有し、第１列（Ｃ１）に並行する第２列（Ｃ２）に配置された第２トレンチ（１１−２４）を他端に有する第１素子領域（１０−１）と、第１列（Ｃ１）に配置されるとともに、第２トレンチ（１１−２４）よりも第１トレンチ（１１−１１）に近い位置に配置された第３トレンチ（１１−１３）を一端に有し、第２列（Ｃ２）に配置された第４トレンチ（１１−２６）を他端に有する第２素子領域（１０−２）と、第１列（Ｃ１）に配置されるとともに、第４トレンチ（１１−２６）よりも第３トレンチ（１１−１３）に近い位置に配置された第５トレンチ（１１−１５）を一端に有し、第２列（Ｃ２）に配置された第６トレンチ（１１−２８）を他端に有する第３素子領域（１０−３）とを具備する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
第１列に配置された第１トレンチを一端に有し、前記第１列に並行する第２列に配置された第２トレンチを他端に有する第１素子領域と、
前記第１列に配置されるとともに、前記第２トレンチよりも前記第１トレンチに近い位置に配置された第３トレンチを一端に有し、前記第２列に配置された第４トレンチを他端に有する第２素子領域と、
前記第１列に配置されるとともに、前記第４トレンチよりも前記第３トレンチに近い位置に配置された第５トレンチを一端に有し、前記第２列に配置された第６トレンチを他端に有する第３素子領域と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１乃至第６トレンチには、それぞれ第１乃至第６トレンチキャパシタが形成されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１トレンチキャパシタを含んで前記第１列に配置された第１メモリセルと、
前記第２トレンチキャパシタを含んで前記第２列に配置された第２メモリセルと、
前記第１素子領域に設けられ、前記第１メモリセルと前記第２メモリセルとで共有される第１ビット線コンタクトと、
前記第３トレンチキャパシタを含んで前記第１列に配置された第３メモリセルと、
前記第４トレンチキャパシタを含んで前記第２列に配置された第４メモリセルと、
前記第２素子領域に設けられ、前記第３メモリセルと前記第４メモリセルとで共有される第２ビット線コンタクトと、
前記第５トレンチキャパシタを含んで前記第１列に配置された第５メモリセルと、
前記第６トレンチキャパシタを含んで前記第２列に配置された第６メモリセルと、
前記第３素子領域に設けられ、前記第５メモリセルと前記第６メモリセルとで共有される第３ビット線コンタクトとを、
さらに具備することを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１素子領域は、前記第１メモリセルと前記第２メモリセルとの間で、前記第１列から前記第２列に向かって斜交する斜交部分を有し、
前記第２素子領域は、前記第３メモリセルと前記第４メモリセルとの間で、前記第１列から前記第２列に向かって斜交する斜交部分を有し、
前記第３素子領域は、前記第５メモリセルと前記第６メモリセルとの間で、前記第１列から前記第２列に向かって斜交する斜交部分を有することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第１ビット線コンタクトは、前記第１素子領域の斜交部分にあり、
前記第２ビット線コンタクトは、前記第２素子領域の斜交部分にあり、
前記第３ビット線コンタクトは、前記第３素子領域の斜交部分にあることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１〜第３ビット線コンタクトは、前記第１列と前記第２列との間に、前記Ｙ方向に沿って一直線上に配置されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記第１〜第３ビット線コンタクトに共通に接続されるビット線を有し、このビット線は折り返し型ねじれビット線対の一方であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１、第２ビット線コンタクトに共通に接続される第１ビット線と、前記第３ビット線にコンタクトに接続される第２ビット線とを有し、前記第１ビット線は折り返し型ねじれビット線対の一方であり、前記第２ビット線は折り返し型ねじれビット線対の他方であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１ビット線は、前記第２ビット線コンタクトと前記第３ビット線コンタクトとの間で前記第２ビット線と交差していることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１素子領域は、前記第１メモリセルと前記第２メモリセルとの間で前記第１の列から前記第２の列に向かって直交する直交部分を有し、
前記第２素子領域は、前記第３メモリセルと前記第４メモリセルとの間で、前記第１の列から前記第２の列に向かって直交する直交部分を有し、
前記第３素子領域は、前記第５メモリセルと前記第６メモリセルとの間で、前記第１の列から前記第２の列に向かって直交する直交部分を有することを特徴とする請求項３に記載の半導体装置。
【請求項１１】
前記第１ビット線コンタクトは、前記第１素子領域の直交部分にあり、
前記第２ビット線コンタクトは、前記第２素子領域の直交部分にあり、
前記第３ビット線コンタクトは、前記第３素子領域の直交部分にあることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第１、第３ビット線コンタクトは前記第１列上にあり、
前記第２ビット線コンタクトは前記第２列上にあることを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記第１、第３ビット線コンタクトに接続される第１ビット線を有し、この第１ビット線は折り返し型ビット線対の一方であり、
前記第２ビット線コンタクトに接続される第２ビット線を有し、この第２ビット線は前記折り返し型ビット線対の他方であることを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記第１ビット線は前記第１、第３、第５トレンチの上方に配置され、
前記第２ビット線は前記第２、第４、第６トレンチの上方に配置されていることを特徴とする請求項１３に記載の半導体装置。
【請求項１５】
Ｘ方向に沿って複数の行、及び前記Ｘ方向に対して直交するＹ方向に沿って複数の列が設定され、前記複数の行及び列のうち、奇数行と奇数列との交点それぞれに形成された第１トレンチ群、並びに前記偶数行と偶数列との交点それぞれに形成された第２トレンチ群と、
前記第１トレンチ群のうち、座標（Ｃ、Ｒ）に対応する位置に形成されたトレンチと、前記第２トレンチ群のうち、座標（Ｃ＋１、Ｒ＋３）に対応する形成されたトレンチとを各々接続する素子領域群と
を具備することを特徴とする半導体装置（ただし、Ｃ＝奇数、Ｒ＝奇数）。
【請求項１６】
前記第１、第２トレンチ群のトレンチにはそれぞれトレンチキャパシタが形成されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記複数の行各々に対応してワード線が配置されていることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記ワード線のうち、前記奇数行に対応して配置されたワード線は前記奇数列上でパス部分、偶数列上でアクティブ部分となり、
前記偶数行に対応して配置されたワード線は、前記奇数列上でアクティブ部分、偶数列上でパス部分となることを特徴とする請求項１７に記載の半導体装置。
【請求項１９】
前記パス部分のワード線の下方には、前記第１、第２トレンチ群のトレンチが形成されていることを特徴とする請求項１８に記載の半導体装置。
【請求項２０】
前記第１トレンチ群は前記Ｙ方向に沿って第１のピッチで配置され、
前記第２トレンチ群は前記Ｘ方向に沿って前記第１のピッチで配置されるとともに、前記第１トレンチ群から前記第１のピッチの１／２ピッチずれて配置されていることを特徴とする請求項１５に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置に係わり、特にトレンチを有した半導体装置に関する。
【０００２】
【従来の技術】
トレンチを有した半導体装置としては、ＤＲＡＭのトレンチキャパシタ型メモリセルが良く知られている。
【０００３】
ＤＲＡＭ等のメモリ装置は年々集積度の向上が進んでおり、メモリセルのサイズの縮小に対して、プロセスの開発が追いつかなくなってきている。特に、ＤＲＡＭメモリセルのキャパシタを形成するために、トレンチ、例えばディープトレンチ（Ｄｅｅｐ  Ｔｒｅｎｃｈ：ＤＴ）を使用した場合、ＤＴのレイアウトとプロセスマージンとの間に密接な関係があることが判ってきた。
【０００４】
図８は、従来のＤＲＡＭのメモリセルアレイを示す平面図である。特に、図８に示すメモリセルアレイは、一般に“１／２ピッチずれレイアウト”と呼ばれているレイアウトであり、例えば、特許文献１の図１、図１０等に記載されている。
【０００５】
図８に示すように、“１／２ピッチずれレイアウト”では、奇数の列と偶数の列とで、素子領域の配置パターンを互いに１／２ピッチずつ、ずらす。このレイアウトの利点の一つは、１本のワード線に対し、奇数の列と偶数の列とでアクティブ部分とパス部分とを交互に得ることができ、ビット線の構造を、折り返し型ビット線構造とし易いことにある。
【０００６】
【特許文献１】
特開平１１−１６８１９４号公報
【０００７】
【発明が解決しようとする課題】
しかし、例えば、“１／２ピッチずれレイアウト”に代表される従来のレイアウトでは、一つの列に着目したとき、ＤＴ−ＤＴ間の距離が狭くなる部分が出現する。図８中の参照符号１００により示す部分のように、特に素子領域１１０どうしが隣接した部分である。ＤＴ−ＤＴ間の距離が狭くなる部分では、パターン転写時、及びＤＴ形成時において、プロセスにおける制約が厳しい。例えば、ＤＴ形成時、マスク材のＤＴ開口周辺のエッチングは、マスク材の平面部のエッチングよりも速く進む。このため、ＤＴ−ＤＴ間の距離が狭い部分では、マスク材の残膜量が平面部より少なくなる。例えば、このようなプロセス上の制約により、例えば、ＤＴをより深くしたり、ＤＴのアスペクト比を大きくしたりすることが難しい。
【０００８】
このように、従来のトレンチを有した半導体装置では、レイアウト上、プロセス上の制約が厳しくなる部分があり、この結果、トレンチを有した半導体装置の、更なるシュリンクが困難になりつつある。
【０００９】
この発明は、上記の事情に鑑み為されたもので、その目的は、更なるシュリンクを可能とするトレンチを有した半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体装置は、第１列に配置された第１トレンチを一端に有し、前記第１列に並行する第２列に配置された第２トレンチを他端に有する第１素子領域と、前記第１列に配置されるとともに、前記第２トレンチよりも前記第１トレンチに近い位置に配置された第３トレンチを一端に有し、前記第２列に配置された第４トレンチを他端に有する第２素子領域と、前記第１列に配置されるとともに、前記第４トレンチよりも前記第３トレンチに近い位置に配置された第５トレンチを一端に有し、前記第２列に配置された第６トレンチを他端に有する第３素子領域とを具備することを特徴としている。
【００１１】
また、この発明の第２態様に係る半導体装置は、Ｘ方向に沿って複数の行、及び前記Ｘ方向に対して直交するＹ方向に沿って複数の列が設定され、前記複数の行及び列のうち、奇数行と奇数列との交点それぞれに形成された第１トレンチ群、並びに前記偶数行と偶数列との交点それぞれに形成された第２トレンチ群と、前記第１トレンチ群のうち、座標（Ｃ、Ｒ）に対応する位置に形成されたトレンチと、前記第２トレンチ群のうち、座標（Ｃ＋１、Ｒ＋３）に対応する形成されたトレンチとを各々接続する素子領域群とを具備することを特徴としている（ただし、Ｃ＝奇数、Ｒ＝奇数）。
【００１２】
【発明の実施の形態】
以下、この発明の実施形態を、ダイナミック型ランダムアクセスメモリ（ＤＲＡＭ）に適用した例に基づき、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１３】
（第１実施形態）
図１Ａ〜図１Ｃはこの発明の第１実施形態に係るＤＲＡＭのメモリセルアレイの一レイアウト例を示す平面図である。図１Ａは素子領域及びトレンチが形成された時点、図１Ｂはワード線が形成された時点、図１Ｃはビット線コンタクト及びビット線が形成された時点の平面図である。また、図２Ａは図１Ｃ中の２Ａ−２Ａ線に沿う断面図、図２Ｂは図１Ｃ中の２Ｂ−２Ｂ線に沿う断面図である。
【００１４】
図１Ａ〜図１Ｃ、図２Ａ及び図２Ｂに示すように、本例に係るメモリセルアレイでは、Ｘ方向に沿って行（Ｒｏｗ）が設定され、Ｘ方向に対して、例えば、直交するＹ方向に沿って列（Ｃｏｌｕｍｎ）が設定されている。図１Ａ〜図１Ｃには、第１〜第８行Ｒ１〜Ｒ８、並びに第１、第２列Ｃ１、Ｃ２が示されている。
【００１５】
本実施形態では、基本レイアウトパターンとして、例えば、第１〜第３素子領域１０−１〜１０−３を含む。
【００１６】
第１素子領域１０−１は、その一端に第１トレンチ１１−１１を、その他端に第２トレンチ１１−２４を有する。第１トレンチ１１−１１は第１列Ｃ１と第１行Ｒ１との交点に配置され、第２トレンチ１１−２４は第２列Ｃ２と第４行Ｒ４との交点に配置されている。
【００１７】
同様に、第２素子領域１０−２は、その一端に第３トレンチ１１−１３を、その他端に第４トレンチ１１−２６を有する。第３トレンチ１１−１３は第１列Ｃ１と第３行Ｒ３との交点に配置され、第４トレンチ１１−２６は第２列Ｃ２と第６行Ｒ６との交点に配置されている。
【００１８】
さらに、同様に、第３素子領域１０−３は、その一端に第５トレンチ１１−１５を、その他端に第６トレンチ１１−２８を有する。第５トレンチ１１−１５は第１列Ｃ１と第５行Ｒ５との交点に配置され、第６トレンチ１１−２８は第２列Ｃ２と第８行Ｒ８との交点に配置されている。
【００１９】
なお、図１Ａ中に示す（Ｃ，Ｒ）は、各トレンチ１１の配置位置を示すために、本明細書において便宜上付した座標である。“Ｃ”は列番号に対応し、“Ｒ”は行番号に対応する。例えば、第１トレンチ１１−１１は第１列、第１行に配置されるので、座標（Ｃ，Ｒ）＝（１，１）となり、同様に第２トレンチ１１−２４は第２列、第４行に配置されるので、座標（Ｃ，Ｒ）＝（２，４）となる。
【００２０】
第１乃至第６トレンチ１１−１１、１１−２４、１１−１３、１１−２６、１１−１７、１１−２８は、ディープトレンチである。ディープトレンチは、例えば、素子分離領域を形成するためのシャロートレンチよりも深い。ディープトレンチには各々、トレンチキャパシタ１２が形成される。トレンチキャパシタ１２の一構造例を、図２Ａ中の一点鎖線枠内に示す。もちろん、ディープトレンチには、一構造例に係るトレンチキャパシタ以外のトレンチキャパシタを形成することが可能である。
【００２１】
第１実施形態は、この発明をＤＲＡＭのメモリセルアレイに適用した例である。このため、第１〜第３素子領域１０−１〜１０−３にはそれぞれ、ダイナミック型のメモリセルが形成される。メモリセルの一例は、１つのトランスファトランジスタと１つのトレンチキャパシタ１２とを含む、いわゆる１トランジスタ−１キャパシタ型のメモリセルである。トランスファトランジスタは、ワード線１３（１３−１〜１３−８）をゲート電極とし、ゲート電極の電位に応じてトレンチキャパシタ１２をビット線１４（１４−１、／１４−１）に接続する。ワード線１３（１３−１〜１３−８）は、それぞれ第１行Ｒ１〜第８行Ｒ８に対応して配置される。本例では、ワード線１３（１３−１〜１３−８）のうち、奇数行（Ｒ１、Ｒ３、Ｒ５、Ｒ７）に対応して配置されたワード線１３−１、１３−３、１３−５、１３−７は、奇数列（列Ｃ１）上でパスワード線となり、偶数列（列Ｃ２）でアクティブワード線となる。また、偶数行（Ｒ２、Ｒ４、Ｒ６、Ｒ８）に対応して配置されたワード線１３−２、１３−４、１３−６、１３−８は、奇数列（列Ｃ１）でアクティブワード線となり、偶数列（Ｃ２）でパスワード線となる。パスワード線の下方には、それぞれトレンチ１１が形成される。
【００２２】
第１素子領域１０−１には、第１列Ｃ１に配置された第１メモリセルと、第２列Ｃ２に配置された第２メモリセルとが形成される。第１メモリセルは、第１トレンチ１１−１１内に形成されたトレンチキャパシタを含み、第２メモリセルは、第２トレンチ１１−２４内に形成されたトレンチキャパシタを含む。第１メモリセルのトランスファトランジスタはワード線１３−２をゲート電極とし、第２メモリセルのトランスファトランジスタはワード線１３−３をゲート電極とする。第１素子領域１０−１は、ワード線１３−２とワード線１３−３との間で、第１列Ｃ１から第２列Ｃ２に向かってＹ方向に対して斜交する斜交部分１５−１を有する。第１メモリセルと第２メモリセルとは、斜交部分１５−１を介して互いに接続される。ビット線１４−１は、第１ビット線コンタクト１６−１を介して第１メモリセル及び第２メモリセルに電気的に接続される。第１ビット線コンタクト１６−１は斜交部分１５−１に設けられ、これにより、第１ビット線コンタクト１６−１は第１メモリセルと第２メモリセルとで共有される。第２素子領域１０−２、第３素子領域１０−３においても、第１素子領域と同様である。
【００２３】
ビット線コンタクト１６−１〜１６−３は、ビット線１４に接続される。
【００２４】
図３は、図１Ａ〜図１Ｃに示した一レイアウト例を用いて形成されたメモリセルアレイの平面図である。なお、図３においては、ビット線は省略されている。
【００２５】
図３に示すメモリセルアレイでは、奇数列Ｃ１、Ｃ３、Ｃ５、Ｃ７、…で、Ｙ方向に沿って隣接するメモリセルは、ビット線コンタクト１６から見て紙面左側に配置されたメモリセルとなり、偶数列Ｃ２、Ｃ４、Ｃ６、Ｃ８、…で、Ｙ方向に沿って隣接するメモリセルは、ビット線コンタクト１６から見て紙面右側に配置されたメモリセルとなる。つまり、メモリセルが、Ｙ方向に沿って同位相で配置される。
【００２６】
また、各行Ｒ１〜Ｒ８、…では、Ｘ方向に沿って、ビット線コンタクト１６から見て紙面右側に配置されたメモリセル及び紙面左側に配置されたメモリセルが交互に現れる。つまり、メモリセルが、Ｘ方向に沿って逆位相で配置される。
【００２７】
また、本例では、ビット線コンタクト１６が、列Ｃ１と列Ｃ２との間、列Ｃ３と列Ｃ４との間、列Ｃ５と列Ｃ６との間、及び列Ｃ７と列Ｃ８との間に、Ｙ方向に沿って一直線に配置される。この場合、ビット線１７を、例えば、折り返し型ビット線とする場合には、図４Ａ及び図４Ｂに示すように、ビット線対１４、／１４を、例えば、互いに同数のメモリセルが接続されるようにねじる。ねじる位置は、図４Ａに示すように直線的に配置しても良いし、図４Ｂに示すように、千鳥状にずらしても良い。
【００２８】
本第１実施形態によれば、図５に示すように、各素子領域を一つの列中に形成し、その両端にトレンチを配置したＤＲＡＭに比較して、レイアウト上、最短となるトレンチ−トレンチ間の距離を緩和することができる。このため、プロセス上の制約を緩和でき、例えば、トレンチをより深くしたり、トレンチのアスペクト比を大きくしたりすることが可能となる。従って、トレンチを有した半導体装置の、更なるシュリンクが可能となる。
【００２９】
（第２実施形態）
図６はこの発明の第２実施形態に係るＤＲＡＭのメモリセルアレイの一レイアウト例を示す平面図である。
【００３０】
図６に示すように、第２実施形態が第１実施形態と異なるところは、斜交部分１５を、Ｙ方向に対して直交する直行部分２５としたことである。
【００３１】
さらに、直行部分に形成されるビット線コンタクト１６を、一列に配置せず、各列に交互に配置したことである。本例では、ビット線コンタクト１６−１１、１６−１３、…、が直行部分２５の第１列Ｃ１上にあり、ビット線コンタクト１６−１２、…、が直行部分２５の第２列Ｃ２上にある。例えば、ビット線コンタクト１６−１１、１６−１３、…、に接続されるビット線１４は、折り返し型ビット線対の一方であり、ビット線コンタクト１６−１２、…、に接続されるビット線／１４は、折返し型ビット線対の他方である。ビット線１４は、トレンチ１１の上方に配置され、ビット線／１４は、トレンチ１１の上方に配置されている。このようにトレンチ１１の上方にビット線１４を配置し、ビット線１４と素子領域１０の、ワード線１３どうしに挟まれた部分に、素子領域１０の１つおきに、ビット線コンタクト１６を形成する。本例では、素子領域１０の直交部分２５に、素子領域１０の１つおきに、ビット線コンタクト１６を形成する。
【００３２】
本第２実施形態によれば、トレンチの配置が第１実施形態と同様であるために、第１実施形態と同様、レイアウト上、最短となるトレンチ−トレンチ間の距離を緩和できる。
【００３３】
さらに、第２実施形態によれば、トレンチ１１の上方にビット線１４を配置し、ビット線１４と素子領域１０の、ワード線１３どうしに挟まれた部分に、素子領域１０の１つおきに、ビット線コンタクト１６を形成する。本例では、素子領域１０の直交部分２５に、素子領域１０の１つおきに、ビット線コンタクト１６を形成する。これにより、図７に示すように、ビット線１７を、第１実施形態のように、ねじれビット線とすることなく、通常の折り返し型ビット線にできる。このため、ビット線１４の形成が、第１実施形態に比較して容易となる。また、ビット線１４をねじるための領域を確保する必要がないので、トレンチを有した半導体装置を、更にシュリンクしやすい。さらに、第２実施形態では、通常のＤＲＡＭと同様のビット線配置となるので、例えば、テスト技術も通常のＤＲＡＭのテスト技術を利用でき、そのテストも簡単である。
【００３４】
以上、この発明を第１、第２実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００３５】
例えば、上記実施形態では、この発明をダイナミック型ランダムアクセスメモリに適用した例に基づき説明したが、この発明はダイナミック型ランダムアクセスメモリに限らず、トレンチを有した半導体装置であれば適用することが可能である。例えば、メモリセルを、ダイナミック型ランダムアクセスメモリと同様にした、擬似スタティック型ランダムアクセスメモリ、あるいは強誘電体型ランダムアクセスメモリにも使うことができる。
【００３６】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００３７】
また、上記実施形態には、種々の段階の発明が含まれており、実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００３８】
また、上記実施形態では、この発明をダイナミック型ランダムアクセスメモリに適用した例に基づき説明したが、上述したトレンチ配置を有するダイナミック型ランダムアクセスメモリ、あるいは擬似スタティック型ランダムアクセスメモリ、あるいは強誘電体型ランダムアクセスメモリを内蔵した半導体装置、例えばプロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００３９】
【発明の効果】
以上説明したように、この発明によれば、更なるシュリンクを可能とするトレンチを有した半導体装置を提供できる。
【図面の簡単な説明】
【図１】図１Ａ〜図１Ｃはこの発明の第１実施形態に係るＤＲＡＭのメモリセルアレイの一レイアウト例を示す平面図
【図２】図２Ａは図１Ｃ中の２Ａ−２Ａ線に沿う断面図、図２Ｂは図１Ｃ中の２Ｂ−２Ｂ線に沿う断面図
【図３】図３は、図１Ａ〜図１Ｃに示す一レイアウト例を用いて形成されたメモリセルアレイの平面図
【図４】図４Ａ及び図４Ｂはビット線の例を示す図
【図５】図５はこの発明の第１実施形態に係るＤＲＡＭの利点を示す図
【図６】図６はこの発明の第２実施形態に係るＤＲＡＭのメモリセルアレイの一レイアウト例を示す平面図
【図７】図７はビット線の例を示す図
【図８】図８はＤＲＡＭの典型的なレイアウト例を示す図
【符号の説明】１０…素子領域、１１…トレンチ（ディープトレンチ）、１２…トレンチキャパシタ、１３…ワード線、１４…ビット線、１５…素子領域の斜交部分、１６…ビット線コンタクト、１７…素子領域の直交部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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