(57)【要約】【課題】  ＤＭＯＳ容量を形成する上で、ある一定の容量を保ちつつ、半導体基板上に占める容量素子の占有面積を縮小する。【解決手段】  半導体基板１０１と、この半導体基板上に形成された第１の溝１０２ａおよび第１の溝に埋め込まれた絶縁膜１０３，１０４により形成された素子分離領域と、素子分離領域以外の半導体基板上に形成された第２の溝１０２ｂおよび第２の溝を含む領域に形成された拡散層１０５を下部電極とした容量領域とを備えた。容量領域に構成されるＤＭＯＳ容量素子の有効面積として、第２の溝の内部も寄与することができることで、一定の容量を保ちつつ半導体基板上に占める、ＤＭＯＳ容量素子の占有面積を大幅に小さくすることができる。その結果、半導体装置の高集積化や高密度化が可能になる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板上に形成された第１の溝および前記第１の溝に埋め込まれた絶縁膜により形成された素子分離領域と、前記素子分離領域以外の前記半導体基板上に形成された第２の溝および前記第２の溝を含む領域に形成された拡散層を下部電極とした容量領域とを備えた半導体装置。
【請求項２】
前記第１の溝と前記第２の溝の深さは、加工ばらつきが±１０％の範囲内で揃えて構成している請求項１記載の半導体装置。
【請求項３】
半導体基板上にＭＯＳ型トランジスタ領域を有し、容量領域はＤＭＯＳ容量素子からなり、前記ＤＭＯＳ容量素子の下部電極を構成する拡散層は、前記ＭＯＳ型トランジスタのソース／ドレインとして機能する拡散層と電気的に繋がっている請求項１または２記載の半導体装置。
【請求項４】
半導体基板上にＭＯＳ型トランジスタ領域を有し、容量領域はＤＭＯＳ容量素子からなり、前記ＤＭＯＳ容量素子の上部電極を構成する導電層は、前記ＭＯＳ型トランジスタのゲート電極と同じ材料・構成である請求項３記載の半導体装置。
【請求項５】
前記ＤＭＯＳ容量素子の容量絶縁膜は、少なくとも気相成長法により成長させたＳｉ酸化膜かＳｉ窒化膜を含む膜構成で構成され、ＭＯＳ型トランジスタのゲート酸化膜は、窒素と酸素を含む雰囲気中で酸窒化して成長させたＳｉＯＮ膜か、酸素を含む雰囲気中で酸化して成長させたＳｉＯ2膜で構成されている請求項３記載の半導体装置。
【請求項６】
前記ＤＭＯＳ容量素子の容量絶縁膜は、気相成長法により成長させたＳｉ窒化膜と、前記Ｓｉ窒化膜を再酸化したＳｉＯＮ膜で構成されている請求項１または２記載の半導体装置。
【請求項７】
前記ＤＭＯＳ容量素子の容量絶縁膜は、気相成長法により成長させたＳｉ酸化膜と、前記Ｓｉ酸化膜を少なくとも窒素を含む雰囲気中で酸窒化したＳｉＯＮ膜で構成されている請求項１または２記載の半導体装置。
【請求項８】
前記ＤＭＯＳ容量素子の下部電極を構成する拡散層は、第２の溝上部の半導体基板の角部において、丸めて形成されている請求項１または２記載の半導体装置。
【請求項９】
前記ＤＭＯＳ容量素子の容量絶縁膜は、ＤＭＯＳ容量素子の下部電極を構成する拡散層の全ての領域にわたって、その膜厚が±１０％のばらつき範囲で構成されている請求項１または２記載の半導体装置。
【請求項１０】
半導体基板上に複数の溝を形成する工程と、前記溝に第１の絶縁膜を充填しフィールド絶縁膜を形成する工程と、前記半導体基板の所定領域の前記フィールド絶縁膜を除去し、所定領域の溝を露出する工程と、露出した前記溝上部の前記半導体基板の角部を丸める工程と、露出させた前記溝を含む、前記半導体基板の所定領域に不純物を導入して下部電極として第１の拡散層を形成する工程と、前記第１の拡散層を形成した前記半導体基板上に容量絶縁膜を形成する工程と、少なくとも前記第１の拡散層を覆う部分を残し、その他の領域の前記容量絶縁膜を除去する工程と、前記容量絶縁膜を除去した前記半導体基板上にゲート酸化膜を形成すると同時に前記容量絶縁膜を再酸化する工程と、前記ゲート酸化膜を形成した前記半導体基板上に第１の導電膜を形成する工程と、前記第１の導電膜を加工して前記ゲート酸化膜上のゲート電極と前記容量絶縁膜上の容量上部電極とを同時に形成する工程と、前記ゲート電極と前記容量上部電極の側壁にサイドウォールを形成する工程と、前記サイドウォールを形成した前記半導体基板上に不純物を導入して第２の拡散層を形成する工程と、前記第２の拡散層と前記ゲート電極と前記容量上部電極の上面に、第１の導電膜より低抵抗な第２の導電膜を形成する工程を含む半導体装置の製造方法。
【請求項１１】
前記容量上部電極は、第１の拡散層領域の内部に含まれるように形成する請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記容量絶縁膜は気相成長で形成したＳｉ窒化膜である請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記容量絶縁膜は気相成長で形成したＳｉ酸化膜である請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記容量上部電極とサイドウォール下部以外に残した容量絶縁膜は、前記サイドウォールを形成する工程において除去する請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記容量絶縁膜は熱酸化で形成したＳｉ酸化膜である請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＭＯＳ容量を有する半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置とその製造方法を説明する。図２４〜図３０は従来の半導体装置とその製造方法を示すものである。
【０００３】
図２４〜図３０において、１は半導体基板、２はパッド酸化膜、３はＳｉＮ膜、４は半導体基板１に形成された溝、５はプラズマ気相成長法により形成したシリコン酸化膜、６は第１の拡散層、７は容量絶縁膜、８は容量素子の上部電極、９はサイドウォール、１０は第１の拡散層、１１はシリサイド層、１２は層間絶縁膜層、１３は密着層下層、１４は密着層上層、１５は導電体プラグ、１６はバリアメタル層、１７は配線層、１８は反射防止膜層である。
【０００４】
まず、半導体基板１に素子分離領域であるフィールド絶縁膜を形成する従来技術（ＳＴＩ技術）について説明する。半導体基板１上に電気炉による熱酸化により、パッド酸化膜２を形成し、続いて減圧気相成長法によりＳｉＮ膜３を形成する(図２４参照)。縮小投影露光法によりフィールド絶縁膜を形成するためレジストパターンを形成し、ＳｉＮ膜３と、パッド酸化膜２と、半導体基板１の所定の位置に連続して溝４を形成する(図２５参照)。
【０００５】
溝４を形成した半導体基板１上に、溝４に充填されるようにシリコン酸化膜５を形成し、ＣＭＰにより研磨することにより、溝４以外のシリコン酸化膜５を除去して、溝４内部だけにシリコン酸化膜５を残し、ＳｉＮ膜３の表面を露出させる(図２６参照)。更に露出したＳｉＮ膜３を除去することによって、フィールド絶縁膜が形成される。
【０００６】
続いて半導体基板１上の所定の領域に、高濃度の不純物としてＰイオンを導入して、第１の拡散層６を形成する(図２７参照)。第１の拡散層６上には、電気炉による熱酸化により形成したＳｉ酸化膜(図２８参照)と、減圧気相成長法により形成した多結晶Ｓｉ膜を順次堆積する（図２９参照）。縮小投影露光法によりレジストパターンを形成し、多結晶ＳｉとＳｉ酸化膜を所定のパターンに加工することによって、容量絶縁膜７と容量素子の上部電極８を形成する。図３０は層間絶縁膜１２と導電体プラグ１５と配線層１７を形成した容量素子の最終形態である。
【０００７】
以上によって、半導体基板１上の第１の拡散層６を下部電極とし、容量素子の上部電極８、容量絶縁膜７とを有する、ＤＭＯＳ容量の基本的な構造が実現できる。図示していないが拡散層６からなる下部電極は、半導体基板１を介して電気的な接続を行う。
【０００８】
以上が、従来の半導体装置とその製造方法の概略である。下記はその他の参考文献である。なお、下記の文献は上記記載の従来技術を直接説明するものではない。
【特許文献１】特開平１０−３２１８１３号公報
【特許文献２】特開平１１−８３５７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
一般に容量素子の容量Ｃは面積Ｓと容量絶縁膜の膜厚Ｔと誘電率εで決定され下記（式１）の関係である。
【００１０】
Ｃ＝εＳ／Ｔ    …（式１）
半導体基板上に形成するＤＭＯＳ容量素子における容量値は、容量絶縁膜材料が半導体基板材料や製造方法との親和性のあるものに限定されるため、ある特定の製造方法を選択した場合は、容量絶縁膜の膜厚Ｔと誘電率εは、大幅に変更ができない、ある意味では固定されたパラメータとなる。半導体基板上に形成する集積回路に要求される容量Ｃを実現するためには、容量素子の面積Ｓを可変パラメータとして容量値が設定されているのが現状である。
【００１１】
一方で現状の集積回路は、コスト低減、高機能化、低消費電力化、等の目的で微細化と半導体基板の大口径化が進められており、チップサイズの縮小と取れ数の拡大は重要な課題である。
【００１２】
また、一般的に用いられている容量素子の容量絶縁膜は、薄膜化が進められているものの、薄膜化に応じたトンネル電流の増加などの問題で、容量絶縁膜の膜厚Ｔの縮小には限界がある。一方で誘電率εを増加するための新たな材料を使用する試みも進められているが、半導体装置の製造方法との親和性の問題がある。
【００１３】
以上の理由から従来の半導体装置とその製造方法では、ＤＭＯＳ容量を形成する上で、ある一定の容量Ｃを保ちつつ、半導体基板上に占める容量素子の占有面積を縮小することはできない。
【００１４】
したがって、この発明の目的は、ＤＭＯＳ容量を形成する上で、ある一定の容量を保ちつつ、半導体基板上に占める容量素子の占有面積を縮小できる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００１５】
上記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体基板と、この半導体基板上に形成された第１の溝および前記第１の溝に埋め込まれた絶縁膜により形成された素子分離領域と、前記素子分離領域以外の前記半導体基板上に形成された第２の溝および前記第２の溝を含む領域に形成された拡散層を下部電極とした容量領域とを備えた。
【００１６】
請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記第１の溝と前記第２の溝の深さは、加工ばらつきが±１０％の範囲内で揃えている。
【００１７】
請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、半導体基板上にＭＯＳ型トランジスタ領域を有し、容量領域はＤＭＯＳ容量素子からなり、前記ＤＭＯＳ容量素子の下部電極を構成する拡散層は、前記ＭＯＳ型トランジスタのソース／ドレインとして機能する拡散層と電気的に繋がっている。
【００１８】
請求項４記載の半導体装置は、請求項３記載の半導体装置において、半導体基板上にＭＯＳ型トランジスタ領域を有し、容量領域はＤＭＯＳ容量素子からなり、前記ＤＭＯＳ容量素子の上部電極を構成する導電層は、前記ＭＯＳ型トランジスタのゲート電極と同じ材料・構成である。
【００１９】
請求項５記載の半導体装置は、請求項３記載の半導体装置において、前記ＤＭＯＳ容量素子の容量絶縁膜は、少なくとも気相成長法により成長させたＳｉ酸化膜かＳｉ窒化膜を含む膜構成で構成され、ＭＯＳ型トランジスタのゲート酸化膜は、窒素と酸素を含む雰囲気中で酸窒化して成長させたＳｉＯＮ膜か、酸素を含む雰囲気中で酸化して成長させたＳｉＯ2膜で構成されている。
【００２０】
請求項６記載の半導体装置は、請求項１または２記載の半導体装置において、前記ＤＭＯＳ容量素子の容量絶縁膜は、気相成長法により成長させたＳｉ窒化膜と、前記Ｓｉ窒化膜を再酸化したＳｉＯＮ膜で構成されている。
【００２１】
請求項７記載の半導体装置は、請求項１または２記載の半導体装置において、前記ＤＭＯＳ容量素子の容量絶縁膜は、気相成長法により成長させたＳｉ酸化膜と、前記Ｓｉ酸化膜を少なくとも窒素を含む雰囲気中で酸窒化したＳｉＯＮ膜で構成されている。
【００２２】
請求項８記載の半導体装置は、請求項１または２記載の半導体装置において、前記ＤＭＯＳ容量素子の下部電極を構成する拡散層は、第２の溝上部の半導体基板の角部において、丸めて形成されている。
【００２３】
請求項９記載の半導体装置は、請求項１または２記載の半導体装置において、前記ＤＭＯＳ容量素子の容量絶縁膜は、ＤＭＯＳ容量素子の下部電極を構成する拡散層の全ての領域にわたって、その膜厚が±１０％のばらつき範囲で構成されている。
【００２４】
請求項１０記載の半導体装置の製造方法は、半導体基板上に複数の溝を形成する工程と、前記溝に第１の絶縁膜を充填しフィールド絶縁膜を形成する工程と、前記半導体基板の所定領域の前記フィールド絶縁膜を除去し、所定領域の溝を露出する工程と、露出した前記溝上部の前記半導体基板の角部を丸める工程と、露出させた前記溝を含む、前記半導体基板の所定領域に不純物を導入して下部電極として第１の拡散層を形成する工程と、前記第１の拡散層を形成した前記半導体基板上に容量絶縁膜を形成する工程と、少なくとも前記第１の拡散層を覆う部分を残し、その他の領域の前記容量絶縁膜を除去する工程と、前記容量絶縁膜を除去した前記半導体基板上にゲート酸化膜を形成すると同時に前記容量絶縁膜を再酸化する工程と、前記ゲート酸化膜を形成した前記半導体基板上に第１の導電膜を形成する工程と、前記第１の導電膜を加工して前記ゲート酸化膜上のゲート電極と前記容量絶縁膜上の容量上部電極とを同時に形成する工程と、前記ゲート電極と前記容量上部電極の側壁にサイドウォールを形成する工程と、前記サイドウォールを形成した前記半導体基板上に不純物を導入して第２の拡散層を形成する工程と、前記第２の拡散層と前記ゲート電極と前記容量上部電極の上面に、第１の導電膜より低抵抗な第２の導電膜を形成する工程を含む。
【００２５】
請求項１１記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法において、前記容量上部電極は、第１の拡散層領域の内部に含まれるように形成する。
【００２６】
請求項１２記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法において、前記容量絶縁膜は気相成長で形成したＳｉ窒化膜である。
【００２７】
請求項１３記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法において、前記容量絶縁膜は気相成長で形成したＳｉ酸化膜である。
【００２８】
請求項１４記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法において、前記容量上部電極とサイドウォール下部以外に残した容量絶縁膜は、前記サイドウォールを形成する工程において除去する。
【００２９】
請求項１５記載の半導体装置の製造方法は、請求項１０記載の半導体装置の製造方法において、前記容量絶縁膜は熱酸化で形成したＳｉ酸化膜である。
【発明の効果】
【００３０】
この発明の請求項１記載の半導体装置によれば、半導体基板と、この半導体基板上に形成された第１の溝および第１の溝に埋め込まれた絶縁膜により形成された素子分離領域と、素子分離領域以外の半導体基板上に形成された第２の溝および第２の溝を含む領域に形成された拡散層を下部電極とした容量領域とを備えているので、容量領域に構成されるＤＭＯＳ容量素子の有効面積として、第２の溝の内部も寄与することができる。このため、一定の容量を保ちつつ半導体基板上に占める、ＤＭＯＳ容量素子の占有面積を大幅に小さくすることができる。その結果、半導体装置の高集積化や高密度化が可能になる。
【００３１】
請求項２では、請求項１記載の半導体装置において、第１の溝と第２の溝の深さは、加工ばらつきが±１０％の範囲内で揃えて構成しているので、第１の溝と第２の溝は、同時に加工でき工程短縮や製造コスト低減が見込める。さらにそのことによって、第１の溝と第２の溝の加工時において、第１の溝に埋め込むフィールド絶縁膜は第２の溝にダミーとして配置することも可能であることから、半導体基板上に形成する第２の溝の面積率を、ある一定の割合近傍に固定することができ、溝を加工時の深さばらつきや寸法ばらつきを、小さく抑えることが可能となる。それによって、ＤＭＯＳ容量素子の容量ばらつきを小さく抑えることができる。これは、第１の溝と第２の溝を個別に形成する場合と比較すると、個別に形成する場合は、第２の溝の深さを任意に設定できる長所はあるが、少量多品種の生産現場においては、半導体基板上に占める第２の溝の面積率は、任意に設定できないので、第２の溝を形成時には、マイクロローディング効果により、その深さや寸法のばらつきが生じるという問題があることによる。この場合、そのばらつきは発生せず、第２の溝の加工は少量多品種の生産現場においても、ばらつきの小さいＤＭＯＳ容量素子が得られる。
【００３２】
請求項３では、半導体基板上にＭＯＳ型トランジスタ領域を有し、容量領域はＤＭＯＳ容量素子からなり、ＤＭＯＳ容量素子の下部電極を構成する拡散層は、ＭＯＳ型トランジスタのソース／ドレインとして機能する拡散層と電気的に繋がっているので、請求項１または２と同様な効果のほか、配線層を介した接続に依らず電気的に短絡することができ、トランジスタとＤＭＯＳ容量素子との直列接続が可能となる。それによって、半導体基板上に占める、ＤＭＯＳ容量素子の占有面積を大幅に小さくすることができる。
【００３３】
請求項４では、半導体基板上にＭＯＳ型トランジスタ領域を有し、容量領域はＤＭＯＳ容量素子からなり、ＤＭＯＳ容量素子の上部電極を構成する導電層は、ＭＯＳ型トランジスタのゲート電極と同じ材料・構成であるので、請求項３と同様な効果のほか、ＤＭＯＳ容量素子の上部電極は、ＭＯＳ型トランジスタのゲート電極を同時に加工でき工程短縮や製造コスト低減ができる。
【００３４】
請求項５では、ＤＭＯＳ容量素子の容量絶縁膜は、少なくとも気相成長法により成長させたＳｉ酸化膜かＳｉ窒化膜を含む膜構成で構成され、ＭＯＳ型トランジスタのゲート酸化膜は、窒素と酸素を含む雰囲気中で酸窒化して成長させたＳｉＯＮ膜か、酸素を含む雰囲気中で酸化して成長させたＳｉＯ2膜で構成されているので、請求項３と同様な効果のほか、第２の溝の内部の位置に寄らずコンフォーマルな膜厚で形成でき、局所的な薄膜化による耐圧劣化が防止できる。それによって、単位容量を増加させるために、容量絶縁膜のより薄膜化が可能となる。また、容量絶縁膜をＳｉ窒化膜を含む膜で構成することにより、より誘電率を高くすることができる。これによって、ＤＭＯＳ容量素子の面積を縮小することができる。
【００３５】
請求項６では、ＤＭＯＳ容量素子の容量絶縁膜は、気相成長法により成長させたＳｉ窒化膜と、Ｓｉ窒化膜を再酸化したＳｉＯＮ膜で構成されているので、請求項１，２と同様な効果のほか、耐圧特性に優れたＤＭＯＳ容量素子が得られる効果がある。
【００３６】
請求項７では、ＤＭＯＳ容量素子の容量絶縁膜は、気相成長法により成長させたＳｉ酸化膜と、Ｓｉ酸化膜を少なくとも窒素を含む雰囲気中で酸窒化したＳｉＯＮ膜で構成されているので、請求項１，２と同様な効果のほか、耐圧特性に優れたＤＭＯＳ容量素子が得られる効果がある。
【００３７】
請求項８では、ＤＭＯＳ容量素子の下部電極を構成する拡散層は、第２の溝上部の半導体基板の角部において、丸めて形成されているので、請求項１，２と同様な効果のほか、容量絶縁膜は、角部においても膜厚に違いが生じないようにコンフォーマルに形成できる。これによって、ＤＭＯＳ容量素子の下部電極を構成する半導体基板の表面と溝の境界線における、電界集中による容量絶縁膜の絶縁破壊を防止することができる。それによって、単位容量を増加させるために、容量絶縁膜のより薄膜化も可能となる。
【００３８】
請求項９では、ＤＭＯＳ容量素子の容量絶縁膜は、ＤＭＯＳ容量素子の下部電極を構成する拡散層の全ての領域にわたって、その膜厚が±１０％のばらつき範囲で構成されているので、請求項１，２と同様な効果のほか、コンフォーマルな膜厚で構成していることで、容量ばらつきの低減や局所電解集中による容量絶縁膜の絶縁破壊の低減が見込める。それによって、単位容量を増加させるために、容量絶縁膜のより薄膜化も可能となる。
【００３９】
この発明の請求項１０記載の半導体装置の製造方法によれば、半導体基板の所定領域のフィールド絶縁膜を除去し、所定領域の溝を露出する工程と、露出した溝上部の半導体基板の角部を丸める工程と、露出させた溝を含む、半導体基板の所定領域に不純物を導入して下部電極として第１の拡散層を形成する工程と、第１の拡散層を形成した半導体基板上に容量絶縁膜を形成する工程と、少なくとも第１の拡散層を覆う部分を残し、その他の領域の容量絶縁膜を除去する工程と、容量絶縁膜を除去した半導体基板上にゲート酸化膜を形成すると同時に容量絶縁膜を再酸化する工程と、ゲート酸化膜を形成した半導体基板上に第１の導電膜を形成する工程と、第１の導電膜を加工してゲート酸化膜上のゲート電極と容量絶縁膜上の容量上部電極とを同時に形成する工程と、ゲート電極と容量上部電極の側壁にサイドウォールを形成する工程と、サイドウォールを形成した半導体基板上に不純物を導入して第２の拡散層を形成する工程と、第２の拡散層とゲート電極と容量上部電極の上面に、第１の導電膜より低抵抗な第２の導電膜を形成する工程を含むので、半導体基板にＤＭＯＳ容量素子とＭＯＳ型トランジスタ素子が形成される構成において、請求項１と同様の効果がある。
【００４０】
請求項１１では、請求項１０記載の半導体装置の製造方法において、容量上部電極は、第１の拡散層領域の内部に含まれるように形成することが望ましい。この場合、容量値のばらつきを抑えることができる。
【００４１】
請求項１２では、請求項１０記載の半導体装置の製造方法において、容量絶縁膜は気相成長で形成したＳｉ窒化膜であることが望ましい。この場合、溝の内部の位置に寄らずコンフォーマルな膜厚で形成でき、局所的な薄膜化による耐圧劣化が防止できる。それによって、単位容量を増加させるために、容量絶縁膜のより薄膜化が可能となる。また、容量絶縁膜をＳｉ窒化膜を含む膜で構成することにより、より誘電率を高くすることができる。これによって、ＤＭＯＳ容量素子の面積を縮小することができる。
【００４２】
請求項１３では、請求項１０記載の半導体装置の製造方法において、容量絶縁膜は気相成長で形成したＳｉ酸化膜であることが望ましい。また、請求項１２と同様に溝の内部の位置に寄らずコンフォーマルな膜厚で形成でき、局所的な薄膜化による耐圧劣化が防止できる。
【００４３】
請求項１４では、請求項１０記載の半導体装置の製造方法において、容量上部電極とサイドウォール下部以外に残した容量絶縁膜は、サイドウォールを形成する工程において除去することが望ましい。この場合、半導体装置の歩留りを確保できる。
【００４４】
請求項１５では、請求項１０記載の半導体装置の製造方法において、容量絶縁膜は熱酸化で形成したＳｉ酸化膜であることが望ましい。この場合、製造工程が短縮できる。
【発明を実施するための最良の形態】
【００４５】
この発明の第１の実施の形態を図１〜図３に基づいて説明する。図１は本発明の第１の実施形態の半導体装置を示す断面図である。
【００４６】
１０１は半導体基板、１０２ａはトレンチＡ（フィールド絶縁膜を形成する第１の溝）、１０２ｂはトレンチＢ（容量素子を形成する第２の溝）、１０３は第１の絶縁膜、１０４は第２の絶縁膜、１０５は第１の拡散層、１０６は容量絶縁膜、１０７はゲート酸化膜、１０８ａはゲート電極、１０８ｂは容量素子の上部電極、１０９はサイドウォール、１１０は第２の拡散層、１１１シリサイド層、１１２は層間絶縁膜層、１１３は密着層、１１４は導電体プラグ、１１５はバリアメタル層、１１６配線層、１１７は反射防止膜層である。
【００４７】
半導体基板１０１は、本実施の形態ではｐ型のＳｉ基板で構成される。
【００４８】
半導体基板１０１には、トレンチＡ１０２ａには第１の絶縁膜１０３、第２の絶縁膜１０４から構成されるフィールド絶縁膜であるＳＴＩ(shallow trench isolation)領域（素子分離領域）と、トレンチＢ１０２ｂには第１の拡散層１０５を下部電極とし、容量絶縁膜１０６、容量素子の上部電極１０８ｂで構成されるＤＭＯＳ容量素子（容量領域）と、ゲート電極１０８ａとゲート酸化膜１０７とソース／ドレインとして第２の拡散層１１０で構成されるＭＯＳ型トランジスタ素子とが構成される。
【００４９】
半導体基板１０１上の所定の場所に構成されるトレンチＡ１０２ａの内部には、第１の絶縁膜１０３と第２の絶縁膜１０４が充填されている。ここでは第１の絶縁膜１０３は、例えば熱酸化で成長させたＳｉ酸化膜で、第２の絶縁膜１０４は、例えば気相成長法で成長させたＳｉ酸化膜で構成される。半導体基板１０１上の所定の場所のトレンチＡ１０２ａと、その内部に充填された第１の絶縁膜１０３と第２の絶縁膜１０４は、各種回路素子を絶縁分離するために機能し、例えば、図１では、第１の拡散層１０５と第２の拡散層１１０を電気的に絶縁分離する機能がある。
【００５０】
半導体基板１０１上の所定の場所に構成されるトレンチＢ１０２ｂは、その表面部に第１の拡散層１０５が構成される。第１の拡散層１０５はＤＭＯＳ容量素子の下部電極として機能させるために構成しており、第１の拡散層１０５は、高濃度の不純物が導入されｎ型に縮退した層で構成される。これは、第１の拡散層１０５の電位が変動した時に、容量絶縁膜１０６との接触部に空乏層が広がり、ＤＭＯＳ容量素子の規定容量の電圧依存変動を抑えるためである。
【００５１】
更に、トレンチＡ１０２ａとトレンチＢ１０２ｂは、その深さがほぼ等しく構成される。この場合、加工ばらつきが±１０％の範囲内で揃えて構成している。深さをほぼ等しく構成することにより、トレンチＡ１０２ａとトレンチＢ１０２ｂは、半導体基板１０１上に形成する過程で、同時に形成できる長所がある。
【００５２】
容量絶縁膜１０６は、第１の拡散層１０５に接し、トレンチＢ１０２ｂの内部を覆い、容量素子の上部電極１０８ｂの下部に構成する。容量絶縁膜１０６と、容量素子の上部電極１０８ｂと、第１の拡散層１０５の下部電極によってＤＭＯＳ容量素子が構成される。
【００５３】
ここでは容量絶縁膜１０６は、例えば、気相成長法でＳｉ窒化膜を成長させ、酸素雰囲気中で酸化処理を施したＳｉＯＮ膜や、比較的高温の気相成長法で成長させた耐圧特性に優秀なＳｉ酸化膜や、熱酸化により半導体基板１０１を直接酸化して成長させたＳｉ酸化膜や、Ｓｉ酸化膜を少なくとも窒素を含む雰囲気中で酸窒化したＳｉＯＮ膜や、上記方法の組み合わせで成長させた絶縁膜で構成する。容量絶縁膜１０６をＳｉ窒化膜を含む膜構成で構成することにより、より誘電率を高くすることができ、ＤＭＯＳ容量素子の面積を縮小することができる。また、気相成長法により成長させることにより、その膜厚が第１の拡散層１０５上の位置に依らず、±１０％以内のばらつきで構成され、半導体基板１０１の面方位に依存しない、コンフォーマルな膜厚で容量絶縁膜１０６が構成できる。また、容量絶縁膜１０６を窒素を含有する絶縁膜や、Ｓｉ酸化膜との積層膜で構成することにより、より耐圧特性に優れた容量絶縁膜１０６を構成できる。
【００５４】
ＤＭＯＳ容量素子の下部電極を構成する第１の拡散層１０５は、容量素子の上部電極１０８ｂより広い領域に構成される。これによって、ＤＭＯＳ容量素子の容量ばらつきが低減される。
【００５５】
ゲート酸化膜１０７は、半導体基板１０１上のトレンチＡ１０２ａ、トレンチＢ１０２ｂ以外の特定の領域であって、ゲート電極１０８ａの下部に構成される。ここではゲート酸化膜１０７は、例えば、熱酸化により半導体基板１０１を直接酸化して成長させたＳｉ酸化膜や、熱酸化中にＮＯ等の窒素を含むガスを添加して成長させたＳｉ酸窒化膜で構成される。
【００５６】
ＤＭＯＳ容量領域の上部電極１０８ｂは、ＭＯＳ型トランジスタ素子のゲート電極１０８ａと同一の材料、膜厚（第１の導電膜）で構成されている。また、ゲート電極１０８ａの側壁には、サイドウォール１０９が構成される。半導体基板１０１上のゲート電極１０８ａとサイドウォール１０９の構成部以外の領域には、第２の拡散層１１０が構成される。ここではサイドウォール１０９は、Ｓｉ酸化膜やＳｉ窒化膜やその組み合わせ積層膜で構成される。また、第２の拡散層１１０は、イオン注入によりＰイオンやＡｓイオンを導入することにより、ｎ型の拡散層で構成される。
【００５７】
ゲート電極１０８ａ、第２の拡散層１１０は、それぞれＭＯＳ型トランジスタ素子のゲート、及び、ソース／ドレインとして機能することによって、ゲート酸化膜１０７をゲート絶縁膜とする、ＭＯＳ型トランジスタ素子として機能する。
【００５８】
シリサイド層（第２の導電膜）１１１は、ゲート電極１０８ａと容量素子の上部電極１０８ｂと第２の拡散層１１０の上面に自己整合的に形成した、金属シリサイド層であり、それぞれゲート電極１０８ａ、容量素子の上部電極１０８ｂ、第２の拡散層１１０を、低抵抗化するために構成される。ここではシリサイド層１１１は、例えばＣｏＳｉ2層で構成される。
【００５９】
層間絶縁膜層１１２は、半導体基板１０１上に構成され、上部のバリアメタル層１１５、配線層１１６、反射防止膜層１１７と、半導体基板１０１上のＭＯＳ型トランジスタ素子やＤＭＯＳ容量素子を絶縁分離するために構成される。ここでは層間絶縁膜層１１２は、例えばＢＰＳＧ膜や比較的低温の気相成長法で成長させたＳｉ酸化膜や、Ｓｉ窒化膜や、それらの組み合わせ積層膜で構成される。
【００６０】
密着層１１３と導電体プラグ１１４は、層間絶縁膜層１１２を上下に貫通し、半導体基板１０１上のＭＯＳ型トランジスタ素子やＤＭＯＳ容量素子と、バリアメタル層１１５、配線層１１６、反射防止膜層１１７を電気的に接続するために構成される。
【００６１】
バリアメタル層１１５、配線層１１６、反射防止膜層１１７は三層で機能しており、ＭＯＳ型トランジスタ素子やＤＭＯＳ容量素子を、密着層１１３と導電体プラグ１１４を介して、電気的に接続するための配線を構成している。
【００６２】
図２は本発明の第１の実施形態の半導体装置のＤＭＯＳ容量素子の一例を簡略的に示す平面模式図である。
【００６３】
１２０はトレンチＡの領域、１２１はトレンチＢの領域、１２２は第１の拡散層の領域（点線内部）、１２３は容量素子の上部電極、１２４は導電体プラグ（接続穴）である。図３は図２のＡ−Ａ断面を簡略的に示すものであり、１２５は断面から見たトレンチＡの領域、１２６は断面から見たトレンチＢの領域、１２７は断面から見た第１の拡散層の領域、１２８は断面から見た容量素子の上部電極、１２９は断面から見た第２の拡散層の領域、１３０は断面から見た導電体プラグ（接続穴）である。
【００６４】
容量素子の上部電極１２３を一辺が１５００ｎｍの正方形とすると、背景技術記載の半導体装置では、ＤＭＯＳ容量素子の面積は、
１５００ｎｍ×１５００ｎｍ
となる。一方で本発明の実施形態の半導体装置では、トレンチＢの領域１２１を一辺が３００ｎｍの正方形で、深さが３００ｎｍとすると、ＤＭＯＳ容量素子の面積は、概ね、
１５００ｎｍ×１５００ｎｍ＋３００ｎｍ×３００ｎｍ×４×４
となり、ＤＭＯＳ容量素子の面積を、６４％増加させることができる。実際にはトレンチＢの領域１２１を、３００ｎｍ×３００ｎｍ程度の大きさで形成した場合には、加工時に円筒状に形成され、面積の増加率は減少する。これは、トレンチＢの領域１２１の大きさと加工条件に依存するものであるが、どのような場合においても、ＤＭＯＳ容量素子の面積を増加させるという効果については明白である。
【００６５】
以上の構成によって、半導体基板１０１上に素子分離として形成したＳＴＩのトレンチを利用した、立体的な容量素子を形成して、ＤＭＯＳ容量素子の半導体基板上に占める占有面積を縮小する。すなわち、半導体基板１０１上に構成したＤＭＯＳ容量素子の有効面積として、概ねトレンチＢ１０２ｂの側壁部相当も容量に寄与することができる。それによって、背景技術で示したＤＭＯＳ容量素子と比較して、一定の容量値を有するＤＭＯＳ容量素子を構成するにおいて、半導体基板１０１上に占めるＤＭＯＳ容量素子の占有面積を、大幅に小さくすることができる。
【００６６】
また、ＤＭＯＳ容量素子の下部電極を構成する第１の拡散層１０５の、半導体基板１０１の表面部分とそれに連続するトレンチＢ１０２ｂの側壁との角部は、エッジを丸めて構成される。容量絶縁膜１０６は、そのエッジ角部においても膜厚に違いが生じないようにコンフォーマルに構成される。これによって、ＤＭＯＳ容量素子の下部電極を構成する第１の拡散層１０５の、半導体基板１０１の表面とトレンチＢ１０２ｂの境界における、電界集中による容量絶縁膜１０６の絶縁破壊を防止することができる。また、容量絶縁膜１０６をコンフォーマルに構成しているので、局所的薄膜化による局所的な電界増加が生じず、容量絶縁膜１０６の絶縁破壊を防止することができる。
【００６７】
また、第１の拡散層１０５と第２の拡散層１１０は重なった構成にすることによって、ＭＯＳ型トランジスタ素子のソースと、容量素子の下部電極を電気的に短絡することができる。
【００６８】
また、トレンチＡ１０２ａとトレンチＢ１０２ｂは、その深さがほぼ等しく構成されるため、半導体基板１０１上に形成する過程で、同時に形成できる。その結果、工程短縮、工程コスト削減、歩留り、などについて有利となる。
【００６９】
この発明の第２の実施の形態を図４〜図２０に基づいて説明する。図４〜図２０は本発明の第２の実施形態の半導体装置の製造方法を示す工程断面図である。
【００７０】
２０１は半導体基板、２０２は第１のパッド酸化膜、２０３はＳｉＮ膜、２０４ａはトレンチＡ、２０４ｂはトレンチＢ、２０５は第１絶縁膜、２０６は第２絶縁膜、２０７はＤＭＯＳ容量の下部電極を形成するためのレジストパターン、２０８は第１の拡散層、２０９は容量絶縁膜、２１０は所定領域に容量絶縁膜２０９を形成するためのレジストパターン、２１１はゲート酸化膜、２１２は導電体膜、２１２ａはゲート電極、２１２ｂは容量素子の上部電極、２１３はサイドウォール、２１４は第２の拡散層、２１５はシリサイド層、２１６は第２の絶縁膜、２１７は接続穴、２１８は第１の密着層、２１９は第２の密着層、２２０は導電体プラグ、２２１はバリアメタル層、２２２は配線層、２２３は反射防止膜層である。
【００７１】
図４に示すように、半導体基板２０１は、本実施の形態ではｐ型のＳｉ基板を用いる。半導体基板２０１上には、１０００度の熱酸化により膜厚が１０ｎｍのパッド酸化膜２０２を形成し、その上部に減圧気相成長法により膜厚が１５０ｎｍのＳｉＮ膜２０３を形成する。パッド酸化膜２０２は、半導体基板２０１にＳｉＮ膜２０３が直接触れないようにするために設ける。また、後にＳｉＮ膜２０３をエッチング除去する時のストッパーとして働く。ＳｉＮ膜２０３は、トレンチＡ２０４ａとトレンチＢ２０４ｂに充填すると同時に、ＳｉＮ膜１０３上に形成した第１の絶縁膜２０５を、ＣＭＰにより研磨し、トレンチＡ２０４ａとトレンチＢ２０４ｂの内部にのみ残す工程において、ＣＭＰによる研磨のストッパーとして働く。
【００７２】
次に、縮小投影露光技術により所定パターンのフィールド絶縁膜を形成するためのレジストパターンを形成した後、異方性ドライエッチングによりＳｉＮ膜２０３とパッド酸化膜２０２のエッチングを行う。レジストパターンは、ＳｉＮ膜２０３とパッド酸化膜２０２の異方性ドライエッチングを行うときのマスクとして働く。ＳｉＮ膜２０３とパッド酸化膜２０２の異方性ドライエッチングは、別々に行ってもよいが、一回の異方性ドライエッチングにより同時に行ってもよい。これによって、縮小投影露光技術により形成したフィールド絶縁膜のレジストパターンが、ＳｉＮ膜２０３に転写される。レジストパターンは、酸素プラズマ処理による灰化処理と、アンモニアと硫酸と過酸化水素水の混合溶液による洗浄により除去する。なお、レジストパターンは、この後のトレンチＡ２０４ａとトレンチＢ２０４ｂの形成後に除去してもよい。
【００７３】
次に、図５に示すように、ＳｉＮ膜２０３をマスクとして、半導体基板２０１の異方性ドライエッチングを行って、半導体基板２０１上に深さが３００ｎｍのトレンチＡ２０４ａとトレンチＢ２０４ｂを形成する。これによって、ＳｉＮ膜２０３に転写されている、フィールド絶縁膜の所定のレジストパターンが、半導体基板２０１上のトレンチＡ２０４ａとトレンチＢ２０４ｂに転写される。トレンチＡ２０４ａとトレンチＢ２０４ｂは、同時に形成する。更に、アンモニアと硫酸と過酸化水素水の混合溶液による洗浄を行って、半導体基板２０１の異方性ドライエッチング時に付着した、エッチング生成物を除去する。
【００７４】
次に、図６に示すように、希釈したＨＦ溶液のエッチングにより、トレンチＡ２０４ａとトレンチＢ２０４ｂの側壁に露出したパッド酸化膜２０２のエッチングを行い、パッド酸化膜２０２をトレンチＡ２０４ａとトレンチＢ２０４ｂの側壁面より後退させる。その後、例えば９００度の熱酸化により、トレンチＡ２０４ａとトレンチＢ２０４ｂの内部の酸化処理を行い、第１の絶縁膜２０５を形成する。これによって、異方性ドライエッチングによる、トレンチＡ２０４ａとトレンチＢ２０４ｂの内部表面のエッチングダメージ層の除去、および回復を行う。また、パッド酸化膜２０２をトレンチＡ２０４ａとトレンチＢ２０４ｂの側壁より後退させているので、トレンチＡ２０４ａとトレンチＢ２０４ｂの上部の半導体基板２０１のエッジ部が適度に酸化され、ラウンドした形状に形成される。
【００７５】
次に、図７に示すように、半導体基板２０１上に形成したトレンチＡ２０４ａとトレンチＢ２０４ｂの内部に完全に充填するようにして、プラズマ気相成長法により第２の絶縁膜２０６を形成する。第２の絶縁膜２０６は成長後の表面が平坦に形成されるように十分な膜厚で形成する。目安としてはトレンチＡ２０４ａとトレンチＢ２０４ｂの深さの２倍程度の膜厚で形成すればよい。ここでは、第２の絶縁膜２０６の膜厚を６００ｎｍで形成する。
【００７６】
次に、半導体基板２０１上に形成したトレンチＡ２０４ａとトレンチＢ２０４ｂの内部だけに第２の絶縁膜２０６を残し、ＳｉＮ膜２０３上の第２の絶縁膜２０６を除去する。ここでは、ＣＭＰによる研磨によってＳｉＮ膜２０３上の第２の絶縁膜２０６を除去する。ＳｉＮ膜２０３上の第２の絶縁膜２０６を完全に除去するために、ＣＭＰによる研磨はＳｉＮ膜２０３の上部まで研磨する。この時、ＳｉＮ膜２０３と第２の絶縁膜２０６の研磨速度が、ほぼ同じになる条件を選択し、研磨後のＳｉＮ膜２０３と第２の絶縁膜２０６の高さがほぼ同じになるように行う。
【００７７】
次に、図８に示すように、例えば１３０度程度に加熱した、りん酸溶液を用いてＳｉＮ膜２０３をエッチング除去する。この時、パッド酸化膜２０２は、りん酸溶液のエッチングのストッパーとして働き、半導体基板２０１がりん酸溶液にさらされないようにできる。以上によって各素子を電気的に分離するためのフィールド絶縁膜であるフィールド絶縁膜が形成できる。フィールド絶縁膜によって、トレンチＡ２０４ａの両端を電気的に分離することができ、独立した電位を与えることが可能となる。
【００７８】
次に通常は、ＭＯＳ型トランジスタ素子のチャネル領域の濃度調整やＮチャネル、Ｐチャネルを決定、等のため、レジストパターン形成と各種イオン注入とレジスト除去のための洗浄を複数回行うが、ここでは図示しない。これら複数回の洗浄によって、図９に示すように、半導体基板２０１から突出した、第２絶縁膜膜２０６の上部肩部は、洗浄による削れによって角が丸くなる。
【００７９】
次に、図１０に示すように、縮小投影露光技術により所定パターンのＤＭＯＳ容量の下部電極を形成するためのレジストパターン２０７を形成した後、異方性ドライエッチングにより、トレンチＢ２０４ｂに充填されている第１の絶縁膜２０５と第２の絶縁膜２０６、半導体基板２０１上のパッド酸化膜２０２のエッチングを行って、半導体基板２０１を露出させる。この時、異方性ドライエッチングはプラズマの直進性が強く、スパッタ性の強い条件で行うことにより、前記異方性エッチングの前段で露出するトレンチＢ２０４ｂの上部の半導体基板１０１のエッジ部を、更にラウンドした形状にする。
【００８０】
次に、図１１に示すように、ＤＭＯＳ容量の下部電極を形成するためのレジストパターン２０７の開口部に露出した、半導体基板２０１の表面、トレンチＢ２０４ｂの側壁に、斜めイオン注入によって、ｎ型不純物として、Ｐイオンを注入して、第１の拡散層２０８を形成する。ここでは、第１の拡散層２０８を縮退させるため、５Ｅ１５ｃｍ-2以上のＰイオンを導入する。続いて、ＤＭＯＳ容量の下部電極を形成するためのレジストパターンを、酸素プラズマ処理による灰化処理と、アンモニアと硫酸と過酸化水素水の混合溶液による洗浄により除去する。
【００８１】
次に、半導体基板２０１上に減圧気相成長により容量絶縁膜２０９となるＳｉ窒化膜を形成する（図１２参照）。Ｓｉ窒化膜は例えば６ｎｍの膜厚で形成する。この時、減圧気相成長時にＳｉ窒化膜の下部には極薄のＳｉ自然酸化膜を形成する。
【００８２】
次に、図１２に示すように、縮小投影露光技術により容量絶縁膜２０９を形成するための、所定領域に容量絶縁膜２０９を形成するためのレジストパターン２１０を形成した後、異方性ドライエッチングにより、Ｓｉ窒化膜を除去する。この時、Ｓｉ窒化膜は先に形成し第１の拡散層２０８をすべて含む領域を残し、それ以外の領域のＳｉ窒化膜は除去して、パッド酸化膜２０２の表面を露出させる。パッド酸化膜２０２はＳｉ窒化膜を異方性ドライエッチングで除去する際のエッチングストッパーとして機能する。加工されたＳｉ窒化膜のエッジ部は、半導体基板２０１との間にパッド酸化膜２０２を挟んだ構造で形成する。
【００８３】
また、別の方法では、半導体基板２０１上に減圧気相成長によりＳｉ酸化膜を形成しても良い。ここでは、Ｓｉ酸化膜は２０ｎｍの膜厚で形成する。耐圧特性に優れたＳｉ酸化膜を形成するために、例えばＳｉＨ4とＮ2Ｏの混合ガスを用いて比較的高温の熱分解で形成する。次に縮小投影露光技術により所定パターンの容量絶縁膜２０９を形成するためのレジストパターン２１０を形成した後、希釈したＨＦ溶液により、減圧気相成長により形成したＳｉ酸化膜とパッド酸化膜２０２を除去して、半導体基板２０１の表面を露出させる。この場合は、最終的に形成される容量絶縁膜２０９が主にＳｉ酸化膜で形成されるため、Ｓｉ窒化膜と比較して誘電率が低く、ＤＭＯＳ容量が同一面積では低くなってしまうという短所がある。一方では、Ｓｉ窒化膜を形成していないので、Ｓｉ窒化膜をドライエッチによって除去する工程が不要となり、工程が短縮できるという長所がある。
【００８４】
次に、図１３に示すように、所定領域に容量絶縁膜２０９を形成するためのレジストパターン２１０を、酸素プラズマ処理による灰化処理と、アンモニアと硫酸と過酸化水素水の混合溶液による洗浄により除去した後、希釈したＨＦ溶液により、パッド酸化膜２０２を除去して、半導体基板２０１の表面を露出させる。この時、Ｓｉ窒化膜で覆われた部分は、希釈したＨＦ溶液にエッチングされないので、そのままの形状で残存する。また上記で説明した別の方法で、半導体基板２０１上に減圧気相成長によりＳｉ酸化膜を形成した場合は、所定パターンの容量絶縁膜２０９を形成するためのレジストパターン２１０を形成した後、希釈したＨＦ溶液により、減圧気相成長により形成したＳｉ酸化膜とパッド酸化膜２０２を除去して、半導体基板２０１の表面を露出させる工程において、既に半導体基板２０１表面は露出しているので、希釈したＨＦ溶液でのエッチングは不要となる。
【００８５】
次に、酸素を含む雰囲気中、あるいは、酸素と窒素を含む雰囲気中で酸化処理を行うことによって、半導体基板２０１の表面にゲート酸化膜２１１を形成する（図１４参照）。この時、Ｓｉ窒化膜表面にも酸化処理が施されて、耐圧・リーク特性に優れた容量絶縁膜２０９が形成できる。また酸化処理によって、第１の拡散層２０８に導入したPイオンが十分に活性化して、容量素子の下部電極として機能できるようになる。
【００８６】
次に、図１４に示すように、導電体膜２１２を形成する。ここでは、導電体膜２１２として、減圧気相成長法によって、膜厚１５０ｎｍのポリシリコン膜を形成する。次に膜厚１５０ｎｍのポリシリコン膜からなる導電膜２１２を電気的に縮退させるために、予め所定の場所に不純物イオンを導入する。後にＤＭＯＳ容量素子の上部電極、ｎ型ＭＯＳトランジスタのゲート電極を形成する領域には、ｎ型の不純物イオン（例えば、ＰやＡｓ)を導入し、後にｐ型のＭＯＳトランジスタのゲート電極を形成する領域には、ｐ型の不純物イオン（例えばＢやＢＦ2)を導入する。
【００８７】
次に、図１５に示すように、縮小投影露光技術により所定パターンのゲート電極２１２ａと容量素子の上部電極２１２ｂを形成するためのレジストパターンを形成した後、異方性ドライエッチングにより、導電体膜２１２の加工をして、ゲート電極２１２ａと容量素子の上部電極２１２ｂを形成する。容量素子の上部電極２１２ｂは、第１の拡散層２０８領域の内部に含まれるように形成する。これは、容量素子の上部電極２１２ｂの端部が、パッド酸化膜２０２と重ならないようにして、ＤＭＯＳ容量素子の容量値ばらつきを生じさせないようにするためである。レジストパターンは、酸素プラズマ処理による灰化処理と、アンモニアと硫酸と過酸化水素水の混合溶液による洗浄により除去して、清浄な半導体基板２０１とゲート電極２１２ａと容量素子の上部電極２１２ｂの表面を露出させる。
【００８８】
次に、図１６に示すように、比較的低温の減圧気相成長によりＳｉ酸化膜を形成した後、異方性ドライエッチングにより全面エッチバックを行って、ゲート電極２１２ａと容量素子の上部電極２１２ｂの側壁にサイドウォール２１３を形成する。この時、異方性ドライエッチングによる全面エッチバックによって、容量素子の上部電極２１２ｂの周辺に残存していた容量絶縁膜２０９とパッド酸化膜２０２、及び、ゲート酸化膜２１１も除去して、半導体基板２０１を露出させる。異方性ドライエッチは、半導体基板２０１に対して、十分にエッチングレートが低い条件で行うことによって、先に露出する容量絶縁膜２０９とパッド酸化膜２０２に覆われていない半導体基板２０１は、ほとんどエッチングされないように行う。
【００８９】
次に、図１７に示すように、ｎ型不純物として、イオン注入によってＡｓイオンを、ゲート電極２１２ａと容量素子の上部電極２１２ｂ、及び、サイドウォール２１３部以外の半導体基板２０１上に、第２の拡散層２１４を形成する。第２の拡散層２１４にはｎ型ＭＯＳトランジスタのソース／ドレインとして機能させるため、３Ｅ１５ｃｍ-2のＡｓイオンを導入する。この時、ゲート電極２１２ａと容量素子の上部電極２１２ｂにもＡｓイオンが注入されるので、より不純物濃度が高いｎ型のポリシリコン膜となる。その後、熱処理を加えて、第２の拡散層２１４を電気的に活性化させる。ここでは、例えば９００℃で１０秒の熱処理を加える。
【００９０】
次に、図１８に示すように、半導体基板２０１上にＴｉＮ／Ｃｏ膜を堆積して熱処理を施すことによって、ゲート電極２１２ａと容量素子の上部電極２１２ｂと第２の拡散層２１４の上部に、シリサイド層２１５を形成する。シリサイド層２１５は、ゲート電極２１２ａと容量素子の上部電極２１２ｂと第２の拡散層２１４を低抵抗化するためと、後に形成する第１の密着層２１８との接触を安定化、及び、低抵抗化するために形成する。ここでは、シリサイド層２１５はＣｏシリサイドで形成する。
【００９１】
次に、図１９に示すように、シリサイド層２１５を形成した半導体基板２０１上に、第２の絶縁膜２１６を形成する。第２の絶縁膜２１６は、常圧気相成長法で成長させたＢＰＳＧ膜やプラズマ気相成長法で成長させたＳｉ酸化膜で、その単層膜や、あるいは複数層を組み合わせた多層膜で形成する。ここでは、膜厚が１００ｎｍのＢＰＳＧ膜と、膜厚が５００ｎｍのＳｉ酸化膜と、膜厚が９００ｎｍのＢＰＳＧ膜を形成した後、ＣＭＰを行って平坦化処理を施し、最終的に１０００ｎｍ程度に仕上げた絶縁膜を第２の絶縁膜２１６とする。第２の絶縁膜２１６は半導体基板２０１上に形成したシリサイド層２１５と、下部にバリアメタル層２２１を形成した配線層２２２との絶縁耐圧を確保するために設ける。
【００９２】
次に、第２の絶縁膜２１６には、縮小投影露光技術により所定パターンのコンタクト穴２１７を形成するためのレジストパターンを形成した後、異方性ドライエッチングにより、第２の絶縁膜２１６を加工をして、コンタクト穴２１７を形成する。この時、コンタクト穴２１７の底部のシリサイド層２１５が露出するように、異方性ドライエッチングを行う。また、コンタクト穴２１７は、ここでは、２００ｎｍ程度の直径で形成する。続いて、コンタクト穴２１７を形成するためのレジストパターンは、酸素プラズマ処理による灰化処理と、アンモニアと硫酸と過酸化水素水の混合溶液による洗浄により除去して、清浄な第２の絶縁膜２１６の表面とコンタクト穴２１７の内部表面を露出させる。
【００９３】
次に、図２０に示すように、第２の絶縁膜２１６を形成した半導体基板２０１上には、第１の密着層２１８と第２の密着層２１９を順次、形成する。第１の密着層２１８は、第２の絶縁膜２１６への密着力の確保と、コンタクト穴２１７の底部の露出したシリサイド層２１５との接触を安定化するために形成する。第２の密着層２１９は、導電体プラグ２２０の材料の拡散防止層とするために形成する。ここでは、第１の密着層２１８は、膜厚が１０ｎｍ程度のＴｉ膜を用いる。Ｔｉ膜は、半導体基板２０１の表面と、コンタクト穴２１７の底部では膜厚が１０ｎｍ程度、コンタクト穴２１７の側面には、ほとんど成長しない条件で形成する。また、第２の密着層２１９は、膜厚が５ｎｍ程度のＴｉＮ膜を用いる。ＴｉＮ膜は、半導体基板２０１の表面と、コンタクト穴２１７の底部と側面、全てにおいてコンフォーマルな膜厚で形成する。
【００９４】
次に、第１の密着層２１８と第２の密着層２１９を形成した半導体基板２０１上に、導電体プラグ２２０を形成するための導電膜を形成する。導電膜は、半導体基板２０１の表面と、コンタクト穴２１７の底部と側面、全てにおいてコンフォーマルな膜厚で形成し、コンタクト穴２１７を充填する。ここでは、膜厚をコンタクト穴２１７の直径程度で設定して、プラズマ気相成長法により膜厚が４００ｎｍのＷ膜を形成する。続いて導電層にＣＭＰ処理を施して、第２の密着層２１９上の導電層を全て除去し、コンタクト穴１１６の内部にのみ残すようにする。また、この時、ＣＭＰ処理時は導電層だけでなく、第２の絶縁膜２１６上の第１の密着層２１８と第２の密着層２１９を同時に除去して、第２の絶縁膜２１６の表面を露出させる。以上によって、導電体プラグ２２０を形成する。導電体プラグ２２０はシリサイド層２１５を上部に形成したゲート電極２１２ａ、容量素子の上部電極２１２ｂ、第２の拡散層２１４と下部にバリアメタル層２２１を形成した配線層２２２を電気的に接続するために形成する。
【００９５】
次に、導電体プラグ２２０を形成した第２の絶縁膜２２６上に、バリアメタル層２２１と配線層２２２と反射防止膜層２２３を順次形成する。バリアメタル層２２１は、導電体プラグ２２０と接触を密にして電気的に安定化するため、および上部に形成する配線層２２２の結晶性を整え、熱応力等による配線層２２２の断線を防止するために形成する。配線層２２２は電気抵抗を下げるために形成する。反射防止膜層２２３は、バリアメタル層２２１と配線層２２２と反射防止膜層２２３を所定のパターンに加工する時、縮小投影露光技術により形成するレジストパターンを、よりマスクパターンに忠実に転写するために形成する。ここでは、バリアメタル層２２１は、膜厚がそれぞれ、下層２０ｎｍと上層２０ｎｍのＴｉ膜とＴｉＮ膜で形成する。また、配線層２２２は、膜厚が４００ｎｍのアルミ合金で形成する。また、反射防止膜層２２３は、膜厚がそれぞれ、下層５ｎｍと上層２０ｎｍのＴｉ膜とＴｉＮ膜で形成する。
【００９６】
次に、縮小投影露光技術により所定パターンのレジストパターンを形成した後、異方性ドライエッチングにより、バリアメタル層２２１と配線層２２２と反射防止膜層２２３を加工する。
【００９７】
この発明の第３の実施の形態を図２１〜図２３に基づいて説明する。図２１〜図２３は本発明の第３の実施形態の半導体装置の製造方法を示す工程断面図である。
【００９８】
本実施形態は、容量絶縁膜を形成する別の方法であり、第２の実施形態の図１０に示すトレンチＢ２０４ｂの表面を露出させた以降の工程について説明する。それ以前の半導体装置の製造方法については第２の実施形態に記載の内容と同じであるためここでは省略する。
【００９９】
図２１に示すように、トレンチＢ２０４ｂの表面を露出させた後、ＤＭＯＳ容量の下部電極を形成するための第１の拡散層２０８が形成された半導体基板２０１から、希釈したＨＦ溶液により、パッド酸化膜２０２を除去して、半導体基板２０１の表面を露出させる。
【０１００】
次に、図２２に示すように、半導体基板２０１上に熱酸化により容量絶縁膜２０９となるＳｉ酸化膜を形成する。Ｓｉ酸化膜は半導体基板２０１の表面において１０ｎｍの膜厚で形成する。第１の拡散層２０８の表面は、高濃度の不純物イオンを含んでいるため、増速酸化し２０〜４０ｎｍ程度の膜厚で形成される。この場合は、最終的に形成される容量絶縁膜２０９が主にＳｉ酸化膜で形成されるため、Ｓｉ窒化膜と比較して誘電率が低く、ＤＭＯＳ容量が同一面積では低くなってしまうという短所がある。また、異なる面方位を有する第１の拡散層２０８を熱酸化して形成するので、成長するＳｉ酸化膜の膜厚が不均一になるという短所がある。一方では、従来の半導体装置の製造方法と親和性が高く、製造が比較的容易という長所がある。次に縮小投影露光技術により所定パターンの容量絶縁膜２０９を形成するためのレジストパターンを形成した後、希釈したＨＦ溶液により、熱酸化により形成したＳｉ酸化膜を除去して、半導体基板２０１の表面を露出させる。この場合は、Ｓｉ窒化膜を形成していないので、Ｓｉ窒化膜を異方性ドライエッチによって除去する工程が不要となり、工程が短縮できるという長所がある。
【０１０１】
次に、酸素を含む雰囲気中、あるいは、酸素と窒素を含む雰囲気中で酸化処理を行うことによって、半導体基板２０１の表面にゲート酸化膜２１１を形成する（図２３参照）。酸化処理によって、第１の拡散層２０８に導入したＰイオンが十分に活性化して、容量素子の下部電極として機能できるようになる。次に、図２３に示すように、導電体膜２１２を形成する。
【０１０２】
以降の製造方法については、第２の実施形態に記載の内容と同じである。
【０１０３】
以上によって、ＤＭＯＳ容量素子を含む微細な半導体装置を、より小さいチップ面積で歩留りの低下をまねくことなく安定に製造することができる、優れた半導体装置とその製造方法を実現できるものである。
【産業上の利用可能性】
【０１０４】
本発明にかかる半導体装置およびその製造方法は、半導体基板上に構成したＤＭＯＳ容量素子の有効面積として、第２の溝も寄与することができるので、半導体基板上に占める、ＤＭＯＳ容量素子の占有面積を大幅に小さくすることができる。その結果、半導体装置の高集積化や高密度化が可能になる。また、前記第１の溝と前記第２の溝の深さを揃えて構成しているので、前記第１の溝と前記第２の溝は、同時に加工でき工程短縮や製造コスト低減が見込める。また、容量の下部電極となる第１の拡散層とＭＯＳトランジスタのソースとなる第２の拡散層は重なっているので、配線層を介した接続に依らず電気的に短絡することができ、トランジスタとＤＭＯＳ容量との直列接続が可能となる。等の効果を有し、近年のデジタル、アナログ、メモリー、等を混載したシステムＬＳＩに有用である。
【図面の簡単な説明】
【０１０５】
【図１】本発明の第１の実施の形態における半導体装置の断面図である。
【図２】本発明の第１の実施の形態における半導体装置の平面模式図である。
【図３】本発明の第１の実施の形態における半導体装置の断面模式図である。
【図４】本発明の第２の実施の形態における半導体装置の製造方法の初期段階の一部工程断面図である。
【図５】図４に続く工程断面図である。
【図６】図５に続く工程断面図である。
【図７】図６に続く工程断面図である。
【図８】図７に続く工程断面図である。
【図９】図８に続く工程断面図である。
【図１０】図９に続く工程断面図である。
【図１１】図１０に続く工程断面図である。
【図１２】図１１に続く工程断面図である。
【図１３】図１２に続く工程断面図である。
【図１４】図１３に続く工程断面図である。
【図１５】図１４に続く工程断面図である。
【図１６】図１５に続く工程断面図である。
【図１７】図１６に続く工程断面図である。
【図１８】図１７に続く工程断面図である。
【図１９】図１８に続く工程断面図である。
【図２０】図１９に続く工程断面図である。
【図２１】本発明の第３の実施の形態における半導体装置の製造方法の初期段階の一部工程断面図である。
【図２２】図２１に続く工程断面図である。
【図２３】図２２に続く工程断面図である。
【図２４】従来の半導体装置の製造方法の初期段階の一部工程断面図である。
【図２５】図２４に続く工程断面図である。
【図２６】図２５に続く工程断面図である。
【図２７】図２６に続く工程断面図である。
【図２８】図２７に続く工程断面図である。
【図２９】図２８に続く工程断面図である。
【図３０】図２９に続く工程断面図である。
【符号の説明】
【０１０６】
１  半導体基板
２  パッド酸化膜
３  ＳｉＮ膜
４  トレンチ
５  Ｓｉ酸化膜
６  第１の拡散層
７  容量絶縁膜
８  容量素子の上部電極
９  サイドウォール
１０  第１の拡散層
１１  シリサイド層
１２  層間絶縁膜層
１３  密着層下層
１４  密着層上層
１５  導電体プラグ
１６  バリアメタル層
１７  配線層
１８  反射防止膜層
１０１  半導体基板
１０２ａ  トレンチＡ（フィールド絶縁膜を形成）
１０２ｂ  トレンチＢ（容量素子を形成）
１０３  第１の絶縁膜
１０４  第２の絶縁膜
１０５  第１の拡散層
１０６  容量絶縁膜
１０７  ゲート酸化膜
１０８ａ  ゲート電極
１０８ｂ  容量素子の上部電極
１０９  サイドウォール
１１０  第２の拡散層
１１１  シリサイド層
１１２  層間絶縁膜層
１１３  密着層
１１４  導電体プラグ
１１５  バリアメタル層
１１６  配線層
１１７  反射防止膜層
１２０  トレンチＡの領域
１２１  トレンチＢの領域
１２２  第１の拡散層の領域（点線内部）
１２３  容量素子の上部電極
１２４  導電体プラグ（接続穴）
１２５  断面から見たトレンチＡの領域
１２６  断面から見たトレンチＢの領域
１２７  断面から見た第１の拡散層の領域
１２８  断面から見た容量素子の上部電極
１２９  断面から見た第２の拡散層の領域
１３０  断面から見た導電体プラグ（接続穴）
２０１  半導体基板
２０２  パッド酸化膜
２０３  ＳｉＮ膜
２０４ａ  トレンチＡ
２０４ｂ  トレンチＢ
２０５  第１絶縁膜
２０６  第２絶縁膜
２０７  ＤＭＯＳ容量の下部電極を形成するためのレジストパターン
２０８  第１の拡散層
２０９  容量絶縁膜
２１０  所定領域に容量絶縁膜２０９を形成するためのレジストパターン
２１１  ゲート酸化膜
２１２  導電体膜
２１２ａ  ゲート電極
２１２ｂ  容量素子の上部電極
２１３  サイドウォール
２１４  第２の拡散層
２１５  シリサイド層
２１６  第２の絶縁膜
２１７  接続穴
２１８  第１の密着層
２１９  第２の密着層
２２０  導電体プラグ
２２１  バリアメタル層
２２２  配線層
２２３  反射防止膜層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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