(57)【要約】【課題】ＥＭＩノイズ等の低減が容易であり、かつ生産性および低コスト化にも優れて有利である高速信号回路基板およびその信号伝送特性の改善方法を提供する。【解決手段】１または複数の高速信号出力手段であるＩＣ１４、高速信号入力手段であるＩＣ１６と、ＩＣ１４から出力される高速デジタル信号を伝送する１または複数の高速信号回路Ｓ２０、Ｓ２１と、ＩＣ１４、ＩＣ１６、および高速信号回路Ｓ２０、Ｓ２１を実装した単層または複数層の基板１２とからなる高速信号回路基板１０において、基板１２に対し、グランド２２Ａ、２２Ｂに接続されるとともに高速信号回路Ｓ２０、Ｓ２１を実装した部分をそのインピーダンスを低減し得る間隔Ｈでシールドする導電性のシールド体２４を実装する。【選択図】      図４
2005019582.tif 000002
【特許請求の範囲】
【請求項１】
１または複数の高速信号出力／入力手段と、
前記高速信号出力手段から出力される高速信号を伝送する１または複数の高速信号回路と、
前記高速信号出力／入力手段、および前記高速信号回路を実装しグランドを有する単層または複数層の基板とからなる高速信号回路基板において、
前記基板に対し、前記グランドに接続されるとともに前記高速信号回路を実装した部分をそのインピーダンスを低減し得る間隔Ｈでシールドする導電性のシールド体を実装した、
ことを特徴とする高速信号回路基板。
【請求項２】
前記間隔Ｈは、前記高速信号回路の幅あるいは長さを考慮して設定されることを特徴とする請求項１記載の高速信号回路基板。
【請求項３】
前記間隔Ｈは、約１ｍｍ乃至数ミリであることを特徴とする請求項１記載の高速信号回路基板。
【請求項４】
前記シールド体は、前記高速信号回路が実装されている前記基板の面に対面するように実装されていることを特徴とする請求項１記載の高速信号回路基板。
【請求項５】
前記シールド体は、前記高速信号回路が実装されている前記基板の面と反対側の面に対面するように実装されていることを特徴とする請求項１記載の高速信号回路基板。
【請求項６】
前記シールド体と前記高速信号回路との間が空気層で絶縁されていることを特徴とする請求項１の何れか記載の高速信号回路基板。
【請求項７】
前記シールド体と前記高速信号回路との間が誘電体からなる絶縁層で絶縁されていることを特徴とする請求項１記載の高速信号回線基板。
【請求項８】
前記シールド体は、所要の位置に排熱手段を有することを特徴とする請求項１記載の高速信号回線基板。
【請求項９】
前記シールド体は、前記基板に実装された状態で前記基板との間に前記高速信号出力／入力手段および前記高速信号回路を収容してシールドするシールドケースの部分で構成されていることを特徴とする請求項１記載の高速信号回線基板。
【請求項１０】
１または複数の高速信号出力／入力手段、および前記高速信号出力手段から出力される高速信号を伝送する１または複数の高速信号回路を単層または複数層の基板に実装してなる高速信号回路基板に対し、
前記基板のグランドに接続されるとともに特に前記高速信号回路を実装した部分をそのインピーダンスを低減し得る間隔Ｈを保つ導電性のシールド体によりシールドする、
ことを特徴とする高速信号回路基板の信号伝送特性の改善方法。
【請求項１１】
前記間隔Ｈは、前記高速信号回路の幅あるいは長さを考慮して設定されることを特徴とする請求項１０記載の高速信号回路基板の信号伝送特性の改善方法。
【請求項１２】
前記間隔Ｈは、約１ｍｍ乃至数ミリであることを特徴とする請求項１０記載の高速信号回路基板の信号伝送特性の改善方法。
【請求項１３】
前記シールド体は、前記高速信号回路が実装されている前記基板の面に対面するように実装されていることを特徴とする請求項１０記載の高速信号回路基板の信号伝送特性の改善方法。
【請求項１４】
前記シールド体は、前記高速信号回路が実装されている前記基板の面と反対側の面に対面するように実装されていることを特徴とする請求項１０記載の高速信号回路基板の信号伝送特性の改善方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばコンピュータや、オーディオビジュアル機器等において扱う高速デジタル信号を出力等する高速信号出力／入力手段を実装し、かつ高速デジタル信号を伝送する複数の高速信号回路を実装（配線）した高速信号回路基板、および高速信号回線基板の信号伝送特性の改善方法に関する。
【０００２】
【従来の技術】
従来、例えばチェック対象となる高速信号配線から放射される電気エネルギーを簡単な数式を用いて算出し、ある所定の閾値よりも高速信号配線のもつ電気エネルギーが大きい場合は、高速信号配線を特定する表示を出力し、高速信号配線を基板の内層に再配置し直すように指示メッセージを出力するというプリント基板の配線構造チェックシステムが知られている（例えば特許文献１参照）。
【０００３】
また、絶縁基板の両面に銅箔を積層しドライフィルムレジストを用いたフォトリソ・エッチングによりグランドを含む電源ラインの回路パターンを形成し、スクリーン印刷法により熱硬化型ソルダーレジストインクにより絶縁層を形成し、この絶縁層上にスクリーン印刷法により導電ペーストで信号ラインの回路パターンを形成し、かつレジストインクのパターンを付着させることによりオーバーコート層を形成した後、実装パッド部に必要な部品を装着するというＥＭＩ抑制回路基板が知られている（例えば特許文献２）。
この従来例によると、信号ライン自体がノイズフィルタとして作用するため、ＣＬＫ周波数が１ＭＨｚ以上の高周波信号が伝達されてもノイズレベルが小さくなり、回路基板から発生する電磁波が低減され高いＥＭＩ抑制効果が得られる旨開示されている。
【０００４】
【特許文献１】
特開２００２−３２４２８号公報
【特許文献２】
特開平１０−７０３４５号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、前者の従来例においては、高速信号配線から放射される電気エネルギーがある所定の閾値よりも大きい場合に、単に高速信号配線を基板の内層に再配置し直すように指示メッセージを出力するという構成であるため、基板の表層に高速信号配線を配線した場合、その高速信号配線から発生するＥＭＩノイズ等を低減したり、防止したりするということは全くできない。
したがって基板の表層に高速信号配線を配線した後、ＥＭＩノイズ等の発生により高速信号に乱れやノイズが生じて種々障害が発生することを防止することができない。
一方、後者の従来例においては、絶縁基板上にフォトリソ・エッチングによりグランドを含む電源ラインの回路パターンを形成し、スクリーン印刷法により絶縁層を形成し、スクリーン印刷法により導電ペーストで信号ラインの回路パターンを形成し、かつレジストインクのパターンを付着させオーバーコート層を形成するという各製造工程を経なければ製作することができず、したがって製造に手間がかかるとともに、その分、生産性も悪く製造コストも高くなるという欠点がある。
【０００６】
本発明は、以上のような課題に鑑みてなされたものであり、ＥＭＩノイズ等の低減が容易であり、これにより常時安定した高速信号を伝送することができ、かつ生産性および低コスト化にも優れて有利である高速信号回路基板およびその信号伝送特性の改善方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明に係わる高速信号回路基板は、上述した課題を解決すべく、１または複数の高速信号出力／入力手段と、前記高速信号出力手段から出力される高速信号を伝送する１または複数の高速信号回路と、前記高速信号出力／入力手段、および前記高速信号回路を実装しグランドを有する単層または複数層の基板とからなる高速信号回路基板において、前記基板に対し、前記グランドに接続されるとともに前記高速信号回路を実装した部分をそのインピーダンスを低減し得る間隔Ｈでシールドする導電性のシールド体を実装したことを特徴とする。
そのため、高速信号回路に高速信号を伝送した場合、シールド体が高速信号回路のインピーダンスを低減し、これによりＥＭＩノイズ等を低減するため、高速信号に障害等が発生することを防止し、高速信号を入力して処理する側の動作上の信頼性を向上させる。
【０００８】
また、本発明に係わる高速信号回路基板の信号伝送特性の改善方法は、１または複数の高速信号出力／入力手段、および前記高速信号出力手段から出力される高速信号を伝送する１または複数の高速信号回路を単層または複数層の基板に実装してなる高速信号回路基板に対し、前記基板のグランドに接続されるとともに特に前記高速信号回路を実装した部分をそのインピーダンスを低減し得る間隔Ｈを保つ導電性のシールド体によりシールドすることを特徴とする。
そのため、高速信号回路に高速信号を伝送すると、シールド体が高速信号回路のインピーダンスを低減し、これによりＥＭＩノイズ等を低減する。この結果、高速信号に障害等が発生することがなく、したがって高速信号を入力して処理する側においても常時良好な高速信号が得られるため安定して信頼性の高い動作を行える。
【０００９】
【発明の実施の形態】
以下、図１乃至図６を参照し本発明の実施の形態について説明する。
図１は本発明の実施の形態に係わる高速信号回路基板の外観的構成の一例を示す外観図である。
図１において、符号１０は例えば高速デジタル信号を処理するコンピュータやオーディオビジュアル機器等に実装される高速信号回路基板を示す。
高速信号回路基板１０は、例えば絶縁性の材質を用いて例えば厚さ１．０ｍｍに構成された基板（本例では例えば片面実装基板）１２を備える。
基板１２上には、図２および図４に示すように、高速信号出力手段としての内部で所要の処理を行って所要の高速デジタル信号（高速信号）を出力するＩＣ（集積回路）１４と、高速信号入力手段としての高速デジタル信号を入力し所要の処理を行なうＩＣ（集積回路）１６と、例えばＩＣ１４の出力端子とＩＣ１６の入力端子との間においてダンピング抵抗Ｒ１８を介して配線される高速信号回路（伝送線路：以下ストリップラインと称する）Ｓ２０、Ｓ２１とが実装されている。
【００１０】
なお、図２は基板１２上の構成を概念的に示したものであり、説明の都合上、基板１２上には、前記ＩＣ１４、ＩＣ１６，ダンピング抵抗Ｒ１８、およびストリップラインＳ２０、Ｓ２１のみ実装した場合を例示しているが、基板１２上には、例えばクロック周波数が５０ＭＨｚ以上等のＣＬＫ信号を出力するＣＬＫＩＣ（図示せず）が実装されるか、もしくはＩＣ１４，１６内に備わる。
また、基板１２上には、実際には詳しく図示していないが他の所要のＩＣや諸種の信号回路（伝送線路）等が実装されているものと考えてもよい。
【００１１】
基板１２の所定の位置には、図３に示すように、グランド（以下ＧＮＤと称する）２２Ａ、２２Ｂが構成されている。
また、基板１２上（上面上）には、図１および図３に示すように、シールド体としてのシールドケース２４が、その一部等に構成したＧＮＤ接続突起２６Ａ、２６Ｂを基板１２のＧＮＤ２２Ａ、２２Ｂに接続させるとともに、例えば接着技術、あるいは所要の嵌合技術や係合技術、もしくは圧着技術乃至はネジ止め等の任意の一体化技術を用いることで実装（装着）されている。
なお、基板１２のＧＮＤ２２Ａ、２２Ｂの位置、およびこれに接続されるシールドケース２４のＧＮＤ接続突起２６Ａ、２６Ｂの位置は、高速信号回路としてのストリップラインＳ２０、Ｓ２１の位置に極力近づけることが、ＥＭＩノイズ等を効率よく抑える上で好ましい。
【００１２】
シールドケース２４は、四方を囲む各側壁と、各側壁のうち図示下方の開放口側に設けられたＧＮＤ接続突起２６Ａ、２６Ｂと、各側壁を閉塞する天面２８とを備えており、天面２８において前記ストリップラインＳ２０、Ｓ２１およびその周辺を含む部分に対応する部分には段差を介し凹部状に窪む、すなわち天面２８よりも低くなるインピーダンス調整面３０が構成されている。
シールドケース２４は、前記ストリップラインＳ２０、Ｓ２１が実装されている１２基板の面（上面）に対面するように実装されている。
インピーダンス調整面３０の内面と基板１２（ストリップラインＳ２０、Ｓ２１のパターン厚Ｔを含む）上との間には狭い間隔Ｈとして例えば１．０ｍｍの高さが確保されている（図４）。
間隔Ｈは、ストリップラインＳ２０、Ｓ２１のパターン幅Ｗあるいは長さを考慮して設定されるものでもあり、例えば約１ｍｍ乃至数ミリに設定されていることが好ましいが、これは後述する数式（１）等により配線インピーダンス（ストリップラインＳ２０、Ｓ２１のインピーダンス）をＥＭＩノイズ等を抑えるのに十分なインピーダンスに調整できる数値に設定される。
【００１３】
インピーダンス調整面３０を含むシールドケース２４によりＥＭＩノイズ等を抑えるのに十分なストリップラインＳ２０、Ｓ２１のインピーダンスを求め、かつこれを実現するインピーダンス調整面３０の間隔Ｈを設定する場合、例えば富士通製のＤｅｓｉｇｎ  Ｓｙｎｔｈｅｓｉｓ  Ｓｉｇａｌ  で示す下記の数式（１）等により求めることができる。
【００１４】
【数１】
2005019582.tif 000003
【００１５】
【数２】
2005019582.tif 000004
【００１６】
ここに  Ｚ０はストリップラインのインピーダンス、
εｒは比誘電率（本例では空気絶縁の比誘電率）、
Ｗはストリップラインのパターン幅、
Ｔはストリップラインのパターン厚、
Ｈはインピーダンス調整面３０の基板１２からの高さ、
Ｌｎは絶縁層厚である。
【００１７】
図３および図４に示すシールドケース２４で、例えば前記数式（１）等により、ストリップラインＳ２０側において、比誘電率（εｒ）を１．０、パターン幅（Ｗ）を２．００ｍｍ、パターン厚（Ｔ）を５０μｍ、インピーダンス調整面３０の間隔Ｈを１．００ｍｍとした場合、ストリップラインＳ２０のインピーダンスＺ０  を８７Ωに低減することが可能であることがわかる。
このことは通常ストリップラインＳ２０のインピーダンス（すなわち基板インピーダンスでもある）が１５０Ω以上あるところを約４３％低減することが可能であり、これにより信号伝送特性が大幅に改善されることを示している。
また、例えば前記数式（１）等により、ストリップラインＳ２１側において、比誘電率（εｒ）を１．０、パターン幅（Ｗ）を３．００ｍｍ、パターン厚（Ｔ）を５０μｍ、インピーダンス調整面３０の間隔Ｈを２．００ｍｍとした場合、ストリップラインＳ２１のインピーダンスＺ０  を１０２Ωに低減することが可能であることがわかる。
このこともストリップラインＳ２１のインピーダンス（すなわち基板インピーダンスでもある）を約３３％低減することが可能であり、これにより信号伝送特性が大幅に改善されることを示している。
【００１８】
次に、本実施の形態の作用について説明する。まず、ＩＣ１４、ＩＣ１６、ダンピング抵抗Ｒ１８、ストリップラインＳ２０、Ｓ２１の関係は図５に示すような回路構成として表すことができ、この回路に基づくシミュレーションについて述べる。
例えば外部接続機器等を駆動するため、ＩＣ１４から所要の高速デジタル信号を出力させ、ストリップラインＳ２０、Ｓ２１に高速デジタル信号を伝送させた場合、高速デジタル信号により例えばストリップラインＳ２０、Ｓ２１に生じるインピーダンスが本来であれば約１５０Ω以上になって信号波形にノイズが生じたり、ＥＭＩノイズが生じたりするところであるが、ストリップラインＳ２０、Ｓ２１の近傍にシールドケース２４のインピーダンス調整面３０が位置するため、ストリップラインＳ２０、Ｓ２１に発生する例えば電磁的エネルギーはインピーダンス調整面３０を通ってシールドケース２４を伝播しＧＮＤ２２Ａ、２２Ｂから抜けてゆく。
この結果、ストリップラインＳ２０、Ｓ２１のインピーダンスが低減し、このインピーダンスの低減に伴いＥＭＩノイズ等の発生が大幅に低減され、これにより高速デジタル信号の信頼性に支障をきたすことがなく、すなわち高速信号入力手段としてのＩＣ１６には、図６に示すように、殆ど乱れのない波形の高速デジタル信号が入力されるものとなり、ＩＣ１６の動作や外部機器等の動作に全く障害の生じることがないことが確認された。
【００１９】
本実施の形態においては、所要の高速デジタル信号を出力するＩＣ１４と、高速デジタル信号を入力し所要の処理を行なうＩＣ１６と、ＩＣ１４およびＩＣ１６間においてダンピング抵抗Ｒ１８を介し配線されるストリップラインＳ２０、Ｓ２１とを実装した基板１２上を、ストリップラインＳ２０、Ｓ２１およびその周辺を含む部分に対応する部分に段差を介し凹部状に窪むインピーダンス調整面３０が構成されたシールドケース２４によりシールドしたため、このシールドケース２４がプレーン層として働き、ストリップラインＳ２０、Ｓ２１のインピーダンスを効率よく低減し、このインピーダンスの低減に伴いＥＭＩノイズ等の発生を大幅に低減し、これにより高速デジタル信号の信頼性を向上させ、信号伝送特性を大幅に改善することができ、しかもこれらの利点を低コストの簡易な構成で、かつ生産性をも向上させるとともに実現することができる。
【００２０】
次に、図７および図８を参照し本発明の第２の実施の形態について説明する。
なお、本実施の形態において第１の実施の形態と同様の部分には同一の符号を付して詳しい説明は省略する。
基板１２には、ＩＣ１４、ＩＣ１６、およびダンピング抵抗Ｒ１８を介するストリップラインＳ２０、Ｓ２１が実装されていない反対側の一面（裏面）に対し図７および図８に示すようにシールドケース３４が実装（装着）されている。
このシールドケース３４は、図示の場合、四方を囲む各側壁と、各側壁のうち基板１２のＧＮＤ２２Ａ、２２Ｂとの接続を図るため図示上方の開放口側に設けられたＧＮＤ接続突起３６Ａ、３６Ｂと、各側壁を閉塞する底面３８とを備えており、底面３８においてストリップラインＳ２０、Ｓ２１およびその周辺を含む部分に対応する部分には段差を介し逆凹部状に窪む、すなわち底面３８よりも相対的に高くなり基板１２との間の間隔Ｈを狭くするインピーダンス調整面４０が構成されている。
シールドケース２４は、前記ストリップラインＳ２０、Ｓ２１が実装されている１２基板の面（上面）と反対側の面（底面）に対面するように実装されている。
【００２１】
インピーダンス調整面４０の内面と基板１２のストリップラインＳ２０、Ｓ２１との間にはインピーダンスを低減できる間隔Ｈ（高さ）として例えば２．０ｍｍの間隔が確保されている（図８）。
間隔Ｈは、この場合もストリップラインＳ２０、Ｓ２１のパターン幅Ｗあるいは長さを考慮して設定されるものでもあり、かつ配線インピーダンス（ストリップラインＳ２０、Ｓ２１のインピーダンス）をＥＭＩノイズ等を抑えるのに十分なインピーダンスに調整できる数値に設定される。
【００２２】
インピーダンス調整面４０を含むシールドケース３４によりＥＭＩノイズ等を抑えるのに十分なストリップラインＳ２０、Ｓ２１のインピーダンスを求め、かつこれを実現するインピーダンス調整面４０の間隔Ｈを設定する場合も、例えば上述した数式（１）等により求めることができる。
すなわち、本例のシールドケース３４で、例えば前記数式（１）等により、ストリップラインＳ２０側において、比誘電率（εｒ）を１．０、パターン幅（Ｗ）を３．００ｍｍ、パターン厚（Ｔ）を５０μｍ、インピーダンス調整面３０の間隔Ｈを２．００ｍｍとした場合、ストリップラインＳ２０のインピーダンスＺ０  を１０２Ωに低減することが可能であることがわかる。
また、例えば前記数式（１）等により、ストリップラインＳ２１側において、比誘電率（εｒ）を１．０、パターン幅（Ｗ）を４．００ｍｍ、パターン厚（Ｔ）を５０μｍ、インピーダンス調整面３０の間隔Ｈを３．００ｍｍとした場合、ストリップラインＳ２１のインピーダンスＺ０  を１０９Ωに低減することが可能であることがわかる。
【００２３】
したがって、本実施の形態においても、基板１２の裏面側にプレーン層に対応するシールドケース３４を装着したことでストリップラインＳ２０、Ｓ２１のインピーダンスを効率よく低減することができるため、図６に示す高速デジタル信号の波形と同じように乱れやノイズの極めて少ない高速デジタル信号を伝送することができ、これによりＩＣ１４、ＩＣ１６、あるいは外部接続機器等においてもその動作上高い信頼性を得ることができ、しかも極めて低コストで構成し、生産性をも向上させることができる。
【００２４】
次に、図９および図１０を参照し本発明の第３の実施の形態について説明する。なお、本実施の形態において前記第１、第２の実施の形態と同一の部分には同一の符号を付して詳しい説明は省略する。
基板１２上（上面上）には、図９および図１０に示すように、シールド体としてのシールドケース４４が、その一部等に構成したＧＮＤ接続突起４６Ａ、４６Ｂを基板１２のＧＮＤ２２Ａ、２２Ｂに接続させるとともに、上述の如く所要の任意の一体化技術を用いることで実装（装着）されている。
シールドケース４４は、四方を囲む各側壁と、各側壁のうち図示下方の開放口側に設けられたＧＮＤ接続突起４６Ａ、４６Ｂと、各側壁を閉塞する天面４８とを備えており、天面４８においてストリップラインＳ２０、Ｓ２１およびその周辺を含む部分に対応する部分には段差を介し凹部状に窪む、すなわち図示の場合、天面４８よりも相対的に段差を介し低くなるインピーダンス調整面５０が構成されている。
シールドケース４４は、前記ストリップラインＳ２０、Ｓ２１が実装されている１２基板の面（上面）に対面するように実装されている。
【００２５】
インピーダンス調整面５０の内面と基板１２（ストリップラインＳ２０、Ｓ２１のパターン厚Ｔを含む）上との間にはインピーダンスを低減し得る間隔Ｈ１（高さ）として例えば１．０ｍｍの間隔Ｈ１が確保されている。
間隔Ｈ１も、ストリップラインＳ２０、Ｓ２１のパターン幅Ｗあるいは長さを考慮して設定されるものでもあり、例えば約１ｍｍ乃至数ミリの間隔Ｈに設定されていることが好ましいが、これも配線インピーダンス（ストリップラインＳ２０、Ｓ２１のインピーダンス）をＥＭＩノイズ等を抑えるのに十分なインピーダンスに調整することを目的とした間隔に設定される。
インピーダンス調整面５０を含むシールドケース４４によりＥＭＩノイズ等を抑えるのに十分なストリップラインＳ２０、Ｓ２１のインピーダンスを求め、かつこれを実現するインピーダンス調整面５０の間隔Ｈ１を設定する場合も、上述の数式（１）等により求めることができる。
【００２６】
基板１２の反対側の一面（裏面）には、図９および図１０に示すようにシールドケース５４が実装（装着）されている。すなわち、シールドケース５４は、前記ストリップラインＳ２０、Ｓ２１が実装されている１２基板の面（上面）と反対側の面（裏面）に対面するように実装されている。
このシールドケース５４は、図示の場合、四方を囲む各側壁と、各側壁のうち基板１２のＧＮＤ２２Ａ、２２Ｂとの接続を図るため図示上方の開放口側に設けられたＧＮＤ接続突起５６Ａ、５６Ｂと、各側壁を閉塞する底面５８とを備えており、底面５８においてストリップラインＳ２０、Ｓ２１およびその周辺を含む部分に対応する部分には段差を介し逆凹部状に窪む、すなわち図示の場合、底面５８よりも相対的に高くなり基板１２との間の間隔Ｈ２を狭くするインピーダンス調整面６０が構成されている。
【００２７】
インピーダンス調整面６０の内面と基板１２（ストリップラインＳ２０、Ｓ２１を含む）との間にはインピーダンスを低減できる間隔Ｈ２（高さ）として例えば２．０ｍｍの間隔が確保されている。
間隔Ｈ２も、ストリップラインＳ２０、Ｓ２１のパターン幅Ｗあるいは長さを考慮して設定されるものでもあり、かつ配線インピーダンス（ストリップラインＳ２０、Ｓ２１のインピーダンス）をＥＭＩノイズ等を抑えるのに十分なインピーダンスに調整できる数値に設定される。
インピーダンス調整面６０を含むシールドケース５４によりＥＭＩノイズ等を抑えるのに十分なストリップラインＳ２０、Ｓ２１のインピーダンスを求め、かつこれを実現するインピーダンス調整面６０の間隔Ｈ２を設定する場合も、例えば上述した数式（１）等により求めることができる。
【００２８】
図９および図１０に示すシールドケース４４，５４で、例えば前記数式（１）等により、ストリップラインＳ２０側において、比誘電率（εｒ）を１．０、パターン幅（Ｗ）を１．００ｍｍ、パターン厚（Ｔ）を５０μｍ、インピーダンス調整面５０の高さ（Ｈ１）を１．００ｍｍ、インピーダンス調整面６０の高さ（Ｈ２）を２．００ｍｍ、インピーダンス調整面５０、６０間の間隔（Ｂ）を３．００ｍｍとした場合、ストリップラインＳ２０のインピーダンスＺ０  を１１０Ωに低減することが可能であることがわかる。
このことは通常ストリップラインＳ２０のインピーダンス（すなわち基板インピーダンスでもある）が１５０Ω以上あるところを約２７％低減することが可能であり、これにより信号伝送特性が大幅に改善されることを示している。
また、例えば前記数式（１）等により、ストリップラインＳ２１側において、比誘電率（εｒ）を１．０、パターン幅（Ｗ）を２．００ｍｍ、パターン厚（Ｔ）を５０μｍ、インピーダンス調整面５０の高さ（Ｈ１）を２．００ｍｍ、インピーダンス調整面６０の高さ（Ｈ２）を３．００ｍｍ、インピーダンス調整面５０、６０間の間隔（Ｂ）を５．００ｍｍとした場合、ストリップラインＳ２１のインピーダンスＺ０  を１０８Ωに低減することが可能であることがわかる。
このこともストリップラインＳ２１のインピーダンス（すなわち基板インピーダンスでもある）を約２８％低減することが可能であり、これにより信号伝送特性が大幅に改善されることを示している。
【００２９】
本実施の形態においても、基板１２の表裏面にシールドケース４４，５４を装着したことで、ストリップラインＳ２０、Ｓ２１に高速デジタル信号を伝送しても、シールドケース４４，５４をプレーン層として扱いストリップラインＳ２０、Ｓ２１に発生するインピーダンス（電磁的エネルギー）を効率よく吸収することができるため、同じく図６に示す高速デジタル信号の波形と同じように乱れやノイズの極めて少ない高速デジタル信号を伝送することができ、これにより信号伝送特性が大幅に改善され、ＩＣ１４、ＩＣ１６、あるいは外部接続機器等においてもその動作上安定して高い信頼性を得ることができ、しかもコスト的な観点においても生産的な観点においても極めて有利な結果を得ることができる。
【００３０】
なお、第１乃至第３の実施の形態においては、ストリップラインＳ２０、Ｓ２１とインピーダンス調整面３０、４０、５０、６０との間を空気層によって絶縁する場合について説明したが誘電体からなる絶縁層を介在させ、この絶縁層で絶縁してもよく、かつシールドケース４４，５４等においても排熱手段として放熱フィンを備えたり通風口を形成したりしてもよい。
また、本発明は例えばスルーホール等を介し各層の各ストリップライン（高速信号回路）が接続された複数層の基板からなる高速信号回路基板にも適用することができることは勿論である。
【００３１】
【発明の効果】
本発明の高速信号回路基板およびその伝送線路特性の改善方法によれば、シールド体がプレーン層として働き、高速信号回線のインピーダンスを効率よく低減し、このインピーダンスの低減に伴いＥＭＩノイズ等の発生を大幅に低減し、これにより高速信号の信頼性を向上させ、信号伝送特性を大幅に改善することができ、しかもこれらの利点を低コストの簡易な構成で、かつ生産性をも向上させるとともに実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の外観的構成を示す上面（正面）図である。
【図２】第１の実施の形態の基板上の回路構成を概念的に示す概念図である。
【図３】第１の実施の形態の高速信号回路基板の構成を示す一部切欠側面図である。
【図４】第１の実施の形態の高速信号回路基板の矢印Ａに示す主要部の構成を拡大して示す要部拡大図である。
【図５】第１の実施の形態の基板上の回路構成を示す電気回路図である。
【図６】第１の実施の形態の高速信号回路基板の信号伝送特性を説明する説明図である。
【図７】第２の実施の形態の高速信号回路基板の構成を示す一部切欠側面図である。
【図８】第２の実施の形態の高速信号回路基板の矢印Ａに示す主要部の構成を拡大して示す要部拡大図である。
【図９】第３の実施の形態の高速信号回路基板の構成を示す一部切欠側面図である。
【図１０】第３の実施の形態の高速信号回路基板の矢印Ａに示す主要部の構成を拡大して示す要部拡大図である。
【符号の説明】
１０……高速信号回路基板、１２……基板、１４……ＩＣ（高速信号出力手段）、１６……ＩＣ（高速信号入力手段）、１８……ダンピング抵抗、Ｓ２０、Ｓ２１……ストリップライン（高速信号回路）、２２Ａ、２２Ｂ……ＧＮＤ、２４、３４、４４、５４……シールドケース、２６Ａ、２６Ｂ、３６Ａ、３６Ｂ、４６Ａ、４６Ｂ、５６Ａ、５６Ｂ……ＧＮＤ接続突起、２８、４８……天面、３０、４０、５０、６０……インピーダンス調整面、３８、５８……底面、Ｈ、Ｈ１、Ｈ２……間隔。
【図１】
2005019582.tif 000005
【図２】
2005019582.tif 000006
【図３】
2005019582.tif 000007
【図４】
2005019582.tif 000008
【図５】
2005019582.tif 000009
【図６】
2005019582.tif 000010
【図７】
2005019582.tif 000011
【図８】
2005019582.tif 000012
【図９】
2005019582.tif 000013
【図１０】
2005019582.tif 000014