(57)【要約】【課題】  本発明は、寄生容量を低減できる平面型マルチゲート構造の半導体装置を提供することを目的とする。【解決手段】  第１の発明の半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層と、絶縁層中に形成された下部ゲートと、下部ゲート上の絶縁層に形成された下部ゲート絶縁膜と、下部ゲート絶縁膜上の半導体層に形成されたチャネル領域と、チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、チャネル領域及び第１のソース・ドレイン領域をゲート長方向に挟み第１のソース・ドレイン領域より浅い第２のソース・ドレイン領域と、チャネル領域上に形成された上部ゲート絶縁膜と、上部ゲート絶縁膜上に形成された上部ゲートとを備えることを特徴とする。【選択図】  図１
2005353618.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記絶縁層中に形成された下部ゲートと、
前記下部ゲート上の前記絶縁層に形成された下部ゲート絶縁膜と、
前記下部ゲート絶縁膜上の前記半導体層に形成されたチャネル領域と、
前記チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、
前記チャネル領域及び前記第１のソース・ドレイン領域をゲート長方向に挟み第１のソース・ドレイン領域より浅い第２のソース・ドレイン領域と、
前記チャネル領域上に形成された上部ゲート絶縁膜と、
前記上部ゲート絶縁膜上に形成された上部ゲートとを備えることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記絶縁層中に形成された下部ゲートと、
前記下部ゲート上の前記絶縁層に形成された下部ゲート絶縁膜と、
前記下部ゲート絶縁膜上の前記半導体層に形成されたチャネル領域と、
前記チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、
前記チャネル領域及び前記第１のソース・ドレイン領域をゲート長方向に挟み第１のソース・ドレイン領域より浅い第２のソース・ドレイン領域と、
前記チャネル領域上に形成された上部ゲート絶縁膜と、
前記上部ゲート絶縁膜上に形成された上部ゲートと、
前記下部ゲート絶縁膜と前記第２のソース・ドレイン領域との間に形成された低誘電率領域とを備えることを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層上に形成された半導体層と、
前記絶縁層中に形成され半導体化合物からなる下部ゲートと、
前記下部ゲート上の前記絶縁層に形成された下部ゲート絶縁膜と、
前記下部ゲート絶縁膜上の前記半導体層に形成されたチャネル領域と、
前記チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、
前記チャネル領域及び前記第１のソース・ドレイン領域をゲート長方向に挟む第２のソース・ドレイン領域と、
前記チャネル領域上に形成された上部ゲート絶縁膜と、
前記上部ゲート絶縁膜上に形成された上部ゲートと、
前記チャネル領域をゲート長方向に挟む前記下部ゲート絶縁膜下に形成された低誘電率領域とを備えることを特徴とする半導体装置。
【請求項４】
前記低誘電率領域は、半導体元素とNもしくはOを含有することを特徴とする請求項２又は３に記載の半導体装置。
【請求項５】
半導体基板と、
前記半導体基板上に形成された絶縁層と、
前記絶縁層中に形成された下部ゲートと、
前記下部ゲート上の前記絶縁層に形成された第１の下部ゲート絶縁膜と、
前記第１の下部ゲート絶縁膜をゲート長方向に挟み前記第１の下部ゲート絶縁膜に比して低い比誘電率を有する第２の下部ゲート絶縁膜と、
前記第１の下部ゲート絶縁膜上に形成されたチャネル領域と、
前記チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、
前記チャネル領域及び前記第１のソース・ドレイン領域をゲート長方向に挟む第２のソース・ドレイン領域と、
前記チャネル領域上に形成された上部ゲート絶縁膜と、
前記上部ゲート絶縁膜上に形成された上部ゲートとを備えることを特徴とする半導体装置。
【請求項６】
前記第１のソース・ドレイン領域は、前記半導体層底面まで深く形成されていることを特徴とする請求項１乃至５に記載の半導体装置。
【請求項７】
前記第１のソース・ドレイン領域は不純物拡散層であり、前記第２のソース・ドレイン領域は金属元素を含む金属層であることを特徴とする請求項１乃至６に記載の半導体装置。
【請求項８】
前記上部ゲート絶縁膜、前記チャネル領域及び前記下部ゲート絶縁膜をゲート幅方向に挟む側部ゲート絶縁膜と、
前記上部ゲート絶縁膜、前記チャネル領域及び前記下部ゲート絶縁膜を、前記側部ゲート絶縁膜を介して挟む側部ゲートとを備えることを特徴とする請求項１乃至７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
集積回路の高機能化には、その構成要素であるMOSFET（Metal-Oxide-Semiconductor Field Effect Transistor）等の素子の高性能化が必要である。素子の高性能化は、基本的には比例縮小則により行われてきたが、0.1μｍ（ゲート長）世代を境に様々な問題が生じている。その１つに、リーク電流の増加に代表される短チャネル効果の問題がある。
【０００３】
近年、短チャネル効果抑制のため、チャネル領域を２方向乃至４方向から囲むマルチゲート構造が注目されている。マルチゲート構造は、ソース・ドレイン領域及びゲートの位置関係から、平面型、フィン型及び縦型の３種に分けられる。
【０００４】
そのうち、平面型マルチゲート構造としては、上部ゲート及び下部ゲートを備える平面型ダブルゲート構造、上部ゲート、下部ゲート及びチャネル領域をゲート幅方向に挟む側部ゲートを備える平面型GAA（Gate-All-Around）構造等が挙げられる。
【０００５】
平面型マルチゲート構造の製造方法としては、汎用技術であるリソグラフィー技術及びエッチング技術を用いることが製造プロセス簡略化の観点から好ましい。しかし、この製造方法は、次に述べる問題があった。
【０００６】
平面型ダブルゲート構造の場合、素子特性上、下部ゲートの上方延長上に同等の大きさの上部ゲートが形成されるのが最も好ましい。しかし、上部ゲート及び下部ゲートの正確な位置合わせは、現状の素子の大きさ及びリソグラフィー技術の精度では困難であった。特に、下部ゲート及び上部ゲートのゲート長方向の位置ずれは、素子特性を著しく劣化させるため、回避する必要がある。
【０００７】
そこで、通常、上部ゲートに比して長いゲート長を有する下部ゲートを作製していた（非特許文献１参照。）。しかし、このようなMOSFETの場合、下部ゲート絶縁膜において、上方に上部ゲートのない領域、すなわち、ソース・ドレイン領域と下部ゲートに挟まれる領域が不可避となる。このため、該領域にて、寄生容量が発生し、素子特性を劣化させていた。
【０００８】
例えば、20nm（ゲート長）世代のMOSFETにおいて、リソグラフィー技術の位置合わせ精度が20nmである場合、ゲート長距離は、下部ゲートが60nm、上部ゲートが20nmとなる。すると、寄生容量の発生領域は、ソース側及びドレイン側合わせてゲート長距離40nmに及ぶ。
【非特許文献１】S. Harrison, et al, IEDM 2003, p. 449.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記事情に鑑みて、寄生容量を低減できる平面型マルチゲート構造の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
第１の発明の半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層と、絶縁層中に形成された下部ゲートと、下部ゲート上の絶縁層に形成された下部ゲート絶縁膜と、下部ゲート絶縁膜上の半導体層に形成されたチャネル領域と、チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、チャネル領域及び第１のソース・ドレイン領域をゲート長方向に挟み第１のソース・ドレイン領域より浅い第２のソース・ドレイン領域と、チャネル領域上に形成された上部ゲート絶縁膜と、上部ゲート絶縁膜上に形成された上部ゲートとを備えることを特徴とする。
【００１１】
また、第２の発明の半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層と、絶縁層中に形成された下部ゲートと、下部ゲート上の絶縁層に形成された下部ゲート絶縁膜と、下部ゲート絶縁膜上の半導体層に形成されたチャネル領域と、チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、チャネル領域及び第１のソース・ドレイン領域をゲート長方向に挟み第１のソース・ドレイン領域より浅い第２のソース・ドレイン領域と、チャネル領域上に形成された上部ゲート絶縁膜と、上部ゲート絶縁膜上に形成された上部ゲートと、下部ゲート絶縁膜と第２のソース・ドレイン領域との間に形成された低誘電率領域とを備えることを特徴とする。
【００１２】
また、第３の発明の半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層上に形成された半導体層と、絶縁層中に形成され半導体化合物からなる下部ゲートと、下部ゲート上の絶縁層に形成された下部ゲート絶縁膜と、下部ゲート絶縁膜上の半導体層に形成されたチャネル領域と、チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、チャネル領域及び第１のソース・ドレイン領域をゲート長方向に挟む第２のソース・ドレイン領域と、チャネル領域上に形成された上部ゲート絶縁膜と、上部ゲート絶縁膜上に形成された上部ゲートと、チャネル領域をゲート長方向に挟む下部ゲート絶縁膜下に形成された低誘電率領域とを備えることを特徴とする。
【００１３】
また、第４の発明の半導体装置は、半導体基板と、半導体基板上に形成された絶縁層と、絶縁層中に形成された下部ゲートと、下部ゲート上の絶縁層に形成された第１の下部ゲート絶縁膜と、第１の下部ゲート絶縁膜をゲート長方向に挟み第１の下部ゲート絶縁膜に比して低い比誘電率を有する第２の下部ゲート絶縁膜と、第１の下部ゲート絶縁膜上に形成されたチャネル領域と、チャネル領域をゲート長方向に挟む第１のソース・ドレイン領域と、チャネル領域及び第１のソース・ドレイン領域をゲート長方向に挟む第２のソース・ドレイン領域と、チャネル領域上に形成された上部ゲート絶縁膜と、上部ゲート絶縁膜上に形成された上部ゲートとを備えることを特徴とする。
【発明の効果】
【００１４】
本発明は、寄生容量を低減できる平面型マルチゲート構造の半導体装置を提供できる。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１６】
なお、各実施の形態においてはGAA構造MOSFETについて説明するが、本発明は平面型マルチゲート構造全般に適用できる。従って、チャネル領域の上下にゲートを有する平面型ダブルゲート構造の他、上下方向に加え、ソースもしくはドレイン方向にゲートを有するマルチゲート構造も、無論本発明の範囲内である。
【００１７】
また、ゲート絶縁膜に酸化物を用いたｎ型MOSFETについて説明するが、無論、ｐ型MOSFET、CMOSFET（complementary MOSFET）についても適用できる。また、ゲート絶縁膜は酸化物に限られず、窒化物、フッ化物等のその他の絶縁体を用いたMISFETについても、同様に各実施の形態を適用できる。
【００１８】
また、EPROM（Erasable Programmable Read Only Memory）、EEPROM（Electrically EPROM）、フラッシュメモリ等のPROMについても、同様に各実施の形態を適用できる。さらに、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等にも適用可能である。
【００１９】
（第１の実施の形態）
第１の実施の形態に係わるGAA構造MOSFETについて図１（ａ）及び（ｂ）を参照して説明する。
【００２０】
図１（ａ）は、第１の実施形態に係るGAA構造MOSFETのゲート長方向の断面模式図である。
【００２１】
図１（ｂ）は、第１の実施形態に係るGAA構造MOSFETのゲート幅方向の断面模式図である。
【００２２】
図１（ａ）に示すように、半導体基板１上に絶縁層２（SiO2）が形成され、絶縁層２（SiO2）上に半導体層３（Si）が形成され、所謂SOI（Silicon On Insulator）構造を為している。
【００２３】
絶縁層２（SiO2）中に下部ゲート４が形成され、絶縁層２（SiO2）表面の下部ゲート４上には下部ゲート絶縁膜５が形成されている。下部ゲート絶縁膜５上の半導体層３（Si）にチャネル領域６が形成されている。チャネル領域６をゲート長方向に挟む第１のソース・ドレイン領域７と、チャネル領域６及び第１のソース・ドレイン領域７をゲート長方向に挟み第１のソース・ドレイン領域７より浅い第２のソース・ドレイン領域８が半導体層３（Si）に形成されている。
【００２４】
上部ゲート絶縁膜９は、チャネル領域６上に形成され、上部ゲート１０は上部ゲート絶縁膜９上に形成されている。
【００２５】
図１（ｂ）に示すように、チャネル領域６は、側部ゲート絶縁膜１１を介して側部ゲート１２にゲート幅方向に挟まれている。上部ゲート絶縁膜９及び下部ゲート絶縁膜５は、側部ゲート絶縁膜１１を介してチャネル領域６をゲート幅方向に囲み、上部ゲート１０及び下部ゲート４は側部ゲート１２を介して電気的に短絡し、所謂GAA構造を為している。
【００２６】
第１の実施の形態によれば、第２のソース・ドレイン領域８は半導体層３（Si）にて浅く形成され、下部ゲート絶縁膜５と第２のソース・ドレイン領域８間は半導体層３（Si）が介在するため第１のソース・ドレイン領域７に比して、電極間（下部ゲート４と第２のソース・ドレイン領域８）の実効的な絶縁層が厚くなっている。一般に、寄生容量は、ソース・ドレイン領域（図１（ａ）では、第１のソース・ドレイン領域７及び第２のソース・ドレイン領域８）と下部ゲート４間の実効的な絶縁層層厚に反比例する。従って、第１の実施の形態のGAA構造MOSFETは寄生容量を低減することができる。
【００２７】
また、第１の実施の形態によれば、チャネル領域に隣接する第１のソース・ドレイン領域７は、深く形成され、チャネル領域と第１のソース・ドレイン領域の接合を半導体層３（Si）ゲート幅方向の全断面積で形成できる。従って、第１の実施の形態のGAA構造MOSFETはマルチゲート動作で期待される高電流駆動を維持できる。
【００２８】
第１のソース・ドレイン領域７及び第２のソース・ドレイン領域８は、夫々、不純物拡散層又は金属層から選択される。特に、第１のソース・ドレイン領域７を不純物拡散層とし、第２のソース・ドレイン領域８を金属層とすることが、寄生抵抗低減の観点から好ましい。なお、必要に応じ、ソース領域とドレイン領域について、異なる材料を選択してもよい。
【００２９】
GAA構造MOSFETは、ゲート長20 nm以降の世代で利用が期待されている。以下、ゲート長20 nm以降の世代の場合について述べる。
【００３０】
第１のソース・ドレイン領域７のゲート長方向の長さは、5 nm以上10 nm以下とするのが好ましい。
【００３１】
5 nm以上であることにより、チャネル領域と第１のソース・ドレイン領域の接合を半導体層３（Si）ゲート幅方向の全断面積で形成するのが容易となる。10 nm以下であることにより、第１のソース・ドレイン領域７と下部ゲート４に挟まれた下部ゲート絶縁膜５の領域に発生する寄生容量が許容範囲となる。なお、20 nm世代以降において、寄生容量への充放電時間を低減し、高速な回路動作を実現するため、寄生容量は、MOSFET本来のチャネル容量に比して少なくとも半分以下であることが要求されている。
【００３２】
第１のソース・ドレイン領域７と第２のソース・ドレイン領域８の接合深さの差は3 nm以上10 nm以下であることが好ましい。
【００３３】
3 nm以上であることにより、寄生容量の低減効果が顕著となり、10 nm以下であることにより、第２のソース・ドレイン領域８の寄生抵抗が許容範囲内となる。
【００３４】
なお、半導体層３（Si）の層厚は、5 nm以上15 nm以下が好ましい。
【００３５】
5 nm以上であることにより、半導体層３（Si）の膜厚ゆらぎが許容範囲内となり、15 nm以下であることにより、短チャネル効果をさらに抑制できる。
【００３６】
次に、第１の実施の形態のGAA構造MOSFETの製造方法の一例について図２（ａ）乃至（ｄ）を参照して説明する。便宜上、20nm世代、半導体層としてSiを用い、第１のソース・ドレイン領域７及び第２のソース・ドレイン領域８として不純物拡散層を用い、下部ゲート４及び上部ゲート１０として多結晶シリコンを用い、下部ゲート絶縁膜５及び上部ゲート絶縁膜９としてSiO2を用いた場合について説明する。
【００３７】
まず、図２（ａ）に示すように、半導体基板１上に絶縁層２（SiO2）が埋め込まれ、その上に層厚10nmの半導体層３（Si）を形成させる。次に、公知のリソグラフィ技術とエッチング技術を用いて、適宜、半導体層３（Si）を加工し、素子を分離する（隣接する素子については図示しない。）。その後、公知のリソグラフィ技術とエッチング技術を用いて、絶縁層２（SiO2）を切削し、空洞を形成する。なお、エッチング工程では、ゲート幅方向より選択的に絶縁層２（SiO2）を切削するため、半導体層３（Si）は切削されない。
【００３８】
次に、図２（ｂ）に示すように、熱酸化を用いて、半導体層３（Si）の表面に2nm以下の下部ゲート絶縁膜５（SiO2）及び上部ゲート絶縁膜９（SiO2）並びに図示されない側部ゲート絶縁膜１１（SiO2）を形成する。
【００３９】
その後、CVDを用いて多結晶シリコンを堆積する。不純物のドーピングは適宜行い、公知のリソグラフィ技術とエッチング技術を用いて、下部ゲート４（poly-Si）及び上部ゲート１０（poly-Si）並びに図示されない側部ゲート１２（poly-Si）を形成する。このとき、図２（ａ）の空洞部分に下部ゲート４（poly-Si）が形成される。
【００４０】
次に、図２（ｃ）に示すように、窒化シリコンを全面に堆積後、異方性エッチング技術を用いて、幅10nmのゲート側壁１３（SiN）を形成する。その後、Asをイオン注入し、第２のソース・ドレイン領域８を形成する。このとき、半導体層３（Si）の上層7nmの範囲に第２のソース・ドレイン領域８が形成されるように、加速電圧を適宜調整する。
【００４１】
次に、図２（ｄ）に示すように、CVDを用いてマスク１４（SiO2）を全面に堆積し、CMP（Chemical Mechanical Polish）を用いて平坦化する。その後、高温リン酸処理等を用いてゲート側壁１３（SiN）を選択的に除去し、再度、Asをイオン注入し、第１のソース・ドレイン領域７を形成する。このとき、半導体層３（Si）の底面まで、第１のソース・ドレイン領域７が形成されるように、加速電圧を適宜調整する。不純物の活性化には、高温短時間（例えば、1050℃、5秒）のアニールを行う。
【００４２】
以上の工程を経て、図１（ａ）に示したGAA構造MOSFETが製造される。
【００４３】
なお、ゲート絶縁膜にSiONを用いる際には、図２（ｂ）の熱酸化工程の後にプラズマ窒化の工程を行う。また、ゲート絶縁膜にHfシリケートを用いる際には、熱酸化工程の代わりに、Hf含有ガスを使ったCVD（Chemical Vapor Deposition）法、HfCl4+H2OのALD(Atomic Layer Deposition)法等を用いる。
【００４４】
次に、第１の実施の形態に用いられる材料について説明する。
【００４５】
便宜上、図１に示すGAA構造MOSFETの材料について説明する。なお、下記に示す種種の材料は、MOSFETの世代に応じ適宜選択される。
【００４６】
半導体基板１及び半導体層３は、Si、SiGe、Ge、歪Si等を用いる。
【００４７】
絶縁層２は、SiO2の他、SiN等を用いることができる。
【００４８】
チャネル領域６は、Si、SiGe、Ge、歪Si、あるいはその他のチャネル領域材料等を用いる。なお、As(B)等の不純物が適宜添加されたn(p)型の不純物領域であることが好ましい。
【００４９】
下部ゲート絶縁膜５、上部ゲート絶縁膜９及び側部ゲート絶縁膜１１は、シリコン酸化膜、高誘電体絶縁膜（シリコン酸化膜に比して高誘電率である絶縁膜材料）、あるいはこれらの混合材料等が挙げられる。高誘電体絶縁膜としては、例えば、SiON、Zrシリケート、Hfシリケート等の金属シリケート（シリコン酸化物に金属イオンを加えた材料）の他に、Si3N4, Al2O3, Ta2O5, TiO2, La2O5, CeO2, ZrO2, HfO2, SrTiO3, Pr2O3等が挙げられる。
【００５０】
下部ゲート４、上部ゲート１０及び側部ゲート１２は、多結晶シリコン（poly-Si）、SiGe等の半導体化合物、耐熱性金属、耐熱性金属化合物等を用いる。
【００５１】
上述したように、第１のソース・ドレイン領域７及び第２のソース・ドレイン領域８は、夫々、不純物拡散層又は金属層から選択される。
【００５２】
不純物拡散層の場合、As(B)等の不純物が適宜添加されたn(p)型の不純物拡散層である。
【００５３】
金属層の場合、Ag, Al, Au, Cr, Cu, Hf, Mg, Mo, Ni, Pb, Pd, Pt, Ti, W等の単体金属や、Co, Cr, Hf, Ir, Mn, Mo, Ni, Pd, Pt, Rh, Ta, Ti, W, Zr, Er等の金属とSiからなるシリコン金属化合物（シリサイド）が挙げられる。シリサイドの成分比を含め、必要に応じて適宜、最良の材料を選択することができる。
【００５４】
なお、以降に示す実施の形態及び変形例のMOSFETの材料については、特に記載の無い限り、第１の実施の形態に示したこれらの材料を参照し、適宜選択する。
【００５５】
（変形例１．１）
変形例１．１に係わるGAA構造MOSFETについて図３（ａ）を参照して、第１の実施の形態と異なる箇所について説明する。
【００５６】
図３（ａ）は、変形例１．１に係るGAA構造MOSFETのゲート長方向の断面模式図である。
【００５７】
図３（ａ）に示すように、第２のソース・ドレイン領域８が形成されている面の半導体層３（Si）は、第１のソース・ドレイン領域７が形成されている面の半導体層３（Si）に比して、層が厚く、階段構造を為している。
【００５８】
変形例１．１によれば、第２のソース・ドレイン領域８の断面積が広いため、第１の実施の形態に比して、寄生抵抗が低減できる。
【００５９】
変形例１．１の製造方法について、図４（ａ）乃至（ｄ）を参照し、第１の実施の形態と異なる箇所について説明する。
【００６０】
図４（ａ）及び（ｂ）については、第１の実施の形態の図２（ａ）及び（ｂ）と同様である。
【００６１】
図４（ｃ）に示すように、窒化シリコンを全面に堆積後、異方性エッチング技術を用いて、ゲート側壁（SiN）１３を形成する。このゲート側壁（SiN）１３下が、後に第１のソース・ドレイン領域７が形成される領域となる。その後、エピタキシャル法を用いて単結晶Si層１５を形成する。
【００６２】
最後に、図４（ｄ）に示すように、ゲート側壁（SiN）１３を除去後にAsをイオン注入する。このとき、単結晶Si層１５の層厚が、第１のソース・ドレイン領域７と第２のソース・ドレイン領域８の接合深さの差となる。
【００６３】
（変形例１．２）
変形例１．２に係わるGAA構造MOSFETについて図３（ｂ）を参照して、変形例１．１と異なる箇所について説明する。
【００６４】
図３（ｂ）は、変形例１．２に係るGAA構造MOSFETのゲート長方向の断面模式図である。
【００６５】
図３（ｂ）に示すように、第２のソース・ドレイン領域８が形成されている面の半導体層３（Si）は、第１のソース・ドレイン領域７が形成されている面の半導体層３（Si）に比して、なだらかに層が厚くなり、スロープ構造を為している。
【００６６】
変形例１．２によれば、変形例１．１と同様に、第２のソース・ドレイン領域８の断面積が広いため、第１の実施の形態に比して、寄生抵抗が低減できる。
【００６７】
変形例１．２の製造方法としては、エピタキシャル法をファセット面（111）について行った他は、変形例１．１と同様である。
【００６８】
（第２の実施の形態）
第２の実施の形態に係わるGAA構造MOSFETについて図５（ａ）及び（ｂ）を参照し、第１の実施の形態と異なる箇所について説明する。
【００６９】
図５（ａ）は、第２の実施形態に係るGAA構造MOSFETのゲート長方向の断面模式図である。
【００７０】
図５（ａ）に示すように、下部ゲート絶縁膜５と第２のソース・ドレイン領域８との間に、低誘電率領域１６が形成されている。低誘電率領域１６とは、比誘電率が半導体層を構成する半導体元素（ここではSi）よりも低い領域のことを指す。
【００７１】
具体的には、低誘電率領域１６は、N若しくはOを含有している。なお、比誘電率について、Siが11.9であるのに対し、Si3N4は7.8、SiO2は3.9である。このため、N若しくはOを含有することにより、半導体層３（Si）は低誘電率化できる。
【００７２】
第２の実施の形態によれば、下部ゲート絶縁膜５と第２のソース・ドレイン領域８間には低誘電率領域１６が介在している。従って、第２の実施の形態のMOSFETは、第１の実施の形態に比して、実効的な絶縁層を一層厚くできるため、寄生容量をさらに低減することができる。
【００７３】
第２の実施の形態のGAA構造MOSFETの製造方法については、第１の実施の形態の図２（ｂ）と図２（ｃ）の工程の間に、上部ゲート１０をマスクとし、イオン注入を用いてN若しくはOを導入する工程を加えた他は第１の実施の形態と同様である。なお、第１の実施の形態の製造方法で説明したGAA構造MOSFETの場合、NもしくはOのDose量は、例えば1x1016cm-2である。
【００７４】
（変形例２．１）
変形例２．１に係わるGAA構造MOSFETについて図５（ｂ）を参照して、第２の実施の形態と異なる箇所について説明する。
【００７５】
図５（ｂ）は、変形例２．１に係るGAA構造MOSFETのゲート長方向の断面模式図である。
【００７６】
図５（ｂ）に示すように、チャネル領域６をゲート長方向に挟む下部ゲート絶縁膜５下に、低誘電率領域１６が形成されている。また、第２のソース・ドレイン領域８は、第１のソース・ドレイン領域７と同等の深さに形成され、その接合面は、半導体層３（Si）の底面である。
【００７７】
なお、低誘電率領域１６は、下部ゲート４の底面まで形成されている方が好ましいが、下部ゲート絶縁膜５直下に形成されているのみでもよい。
【００７８】
また、変形例２．１では、下部ゲート４の材料が半導体化合物の場合に有効である。
【００７９】
変形例２．１によれば、チャネル領域６をゲート長方向に挟む下部ゲート絶縁膜５下に、低誘電率領域１６が形成されている。従って、第２の実施の形態と同等以上に寄生容量を低減できる。なお、一般に、半導体層３（Si）の層厚に比して、下部ゲート４は厚い。従って、低誘電率領域１６をより確保しやすいため、第２の実施の形態に比して、寄生容量はさらに低減できる。
【００８０】
また、変形例２．１によれば、第２のソース・ドレイン領域８は浅く形成しなくともよく、断面積を広く採れる。従って、変形例２．１のMOSFETは、寄生抵抗の低減も可能となる。
【００８１】
変形例２．１のGAA構造MOSFETの製造方法については、第２の実施の形態と同様である。NもしくはOのイオン注入において加速電圧を適宜調節することにより、下部ゲート絶縁膜５下に低誘電率領域１６を形成する。
【００８２】
なお、無論、第２の実施の形態の構造と変形例２．１の構造は、組み合わせても良い。
【００８３】
（第３の実施の形態）
第３の実施の形態に係わるGAA構造MOSFETについて図６を参照し、第１の実施の形態と異なる箇所について説明する。
【００８４】
図６は、第３の実施形態に係るGAA構造MOSFETのゲート長方向の断面模式図である。
【００８５】
図６に示すように、下部ゲート絶縁膜５はチャネル領域６下に形成された第１の下部ゲート絶縁膜５ａと、第１の下部ゲート絶縁膜５ａを挟む第２の下部ゲート絶縁膜５ｂからなる。第２の下部ゲート絶縁膜５ｂは、チャネル領域６を囲う第１の下部ゲート絶縁膜５ａ及び上部ゲート絶縁膜９に比して、低い比誘電率を備える。また、第２のソース・ドレイン領域８は、第１のソース・ドレイン領域７と同等の深さに形成され、その接合面は、半導体層３（Si）の底面である。
【００８６】
第１の下部ゲート絶縁膜５ａ及び上部ゲート絶縁膜９並びに第２の下部ゲート絶縁膜５ｂの材料としては、高誘電体絶縁膜、シリコン酸化膜、低誘電体絶縁膜（シリコン酸化膜に比して低誘電率である絶縁膜材料）を適宜選択する。
【００８７】
高誘電体絶縁膜については、上述した材料を用いる。低誘電体絶縁膜については、多孔性シリコン酸化膜並びにSi、Ge、FもしくはCを含有したシリコン酸化膜、有機ポリマー等及びこれらを多孔性にした材料が挙げられる。なお、製造方法の観点から、Si、Ge、FもしくはCを含有したシリコン酸化膜が好ましい。
【００８８】
第３の実施の形態によれば、第２の下部ゲート絶縁膜５ｂは、チャネル領域６を囲う第１の下部ゲート絶縁膜５ａ及び上部ゲート絶縁膜９に比して、低い比誘電率を備える。従って、第３の実施の形態のGAA構造MOSFETは、第２の下部ゲート絶縁膜５ｂに生じる寄生容量を相対的に低減できる。
【００８９】
また、第３の実施の形態によれば、第２のソース・ドレイン領域８は浅く形成しなくともよく、断面積を広く採れる。従って、第３の実施の形態のGAA構造MOSFETは、寄生抵抗も低減できる。
【００９０】
第３の実施の形態のGAA構造MOSFETの製造方法について、第１の下部ゲート絶縁膜５ａ及び上部ゲート絶縁膜９としてSiO2を用い、第２の下部ゲート絶縁膜５ｂとしてSi若しくはGeを含有したSiO2を用いる場合について述べる。
【００９１】
例えば、第１の実施の形態の図２（ｂ）と図２（ｃ）の工程の間に、上部ゲート１０をマスクとし、イオン注入を用いて下部ゲート絶縁膜５にSi、Ge、FもしくはCを導入する工程を加えることにより、製造を行う。
【００９２】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００９３】
【図１】第１の実施形態に係るGAA構造MOSFETの断面模式図。
【図２】第１の実施形態の製造方法に係るGAA構造MOSFETのゲート長方向の断面模式図。
【図３】変形例１．１及び変形例１．２に係るGAA構造MOSFETのゲート長方向の断面模式図。
【図４】変形例１．１の製造方法に係るGAA構造MOSFETのゲート長方向の断面模式図。
【図５】第２の実施形態に係るGAA構造MOSFETのゲート長方向の断面模式図。
【図６】第３の実施形態に係るGAA構造MOSFETのゲート長方向の断面模式図。
【符号の説明】
【００９４】
１  半導体基板
２  絶縁層
３  半導体層
４  下部ゲート
５  下部ゲート絶縁膜
５ａ  第１の下部ゲート絶縁膜
５ｂ  第２の下部ゲート絶縁膜
６  チャネル領域
７  第１のソース・ドレイン領域
８  第２のソース・ドレイン領域
９  上部ゲート絶縁膜
１０  上部ゲート
１１  側部ゲート絶縁膜
１２  側部ゲート
１３  ゲート側壁
１４  マスク
１５  単結晶Si層
１６  低誘電率領域
【図１】
2005353618.tif 000003
【図２】
2005353618.tif 000004
【図３】
2005353618.tif 000005
【図４】
2005353618.tif 000006
【図５】
2005353618.tif 000007
【図６】
2005353618.tif 000008