(57)【要約】【課題】  半導体集積回路内の記憶素子に読み出し動作の信号が送られてから、記憶素子から出力されたデータがレジスタに格納されるまでの時間を調整可能な組み込み自己試験回路及び試験方法を提供する。【解決手段】  記憶素子３ａ、３ｂ、３ｃから出力されるデータを格納する取り込みレジスタ２０ａ、２０ｂ、２０ｃと、記憶素子３ａ、３ｂ、３ｃの動作及び取り込みレジスタ２０ａ、２０ｂ、２０ｃの動作を制御する制御信号生成器１３と、記憶素子３ａ、３ｂ、３ｃの自己試験での書き込み動作及び読み出し動作を停止させるホールド動作を行うホールド信号ＨＤを、制御信号生成器１３に出力するホールド設定器１２と、記憶素子３ａ、３ｂ、３ｃから出力されているデータを取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納させる取り込み信号ＳＤを制御信号生成器１３から取り込みレジスタ２０ａ、２０ｂ、２０ｃに出力させる試験制御回路１１とを備える。【選択図】      図１
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【特許請求の範囲】
【請求項１】
少なくとも１つの試験対象の記憶素子と同一半導体チップ上に集積化された組み込み自己試験回路であって、
前記記憶素子から出力されるデータを格納する取り込みレジスタと、
前記記憶素子の動作及び前記取り込みレジスタの動作を制御する制御信号生成器と、
前記記憶素子の自己試験での書き込み動作及び読み出し動作を停止させるホールド動作を行うホールド信号を、前記制御信号生成器に出力するホールド設定器と、
前記記憶素子から出力されているデータを、前記取り込みレジスタに格納させる取り込み信号を前記制御信号生成器から前記取り込みレジスタに出力させる試験制御回路
とを備えることを特徴とする試験回路。
【請求項２】
前記記憶素子に出力されるアドレス信号を格納するアドレス保存レジスタを更に備え、
前記アドレス保存レジスタと前記取り込みレジスタを含むシフトレジスタを構成したことを特徴とする請求項１に記載の試験回路。
【請求項３】
前記取り込みレジスタに格納されたデータと、該データの期待値とを比較する比較回路を更に備えることを特徴とする請求項１又は２に記載の試験回路。
【請求項４】
前記ホールド設定器は、前記記憶素子において故障が検出された場合に前記ホールド信号を出力することを特徴とする請求項１乃至３のいずれか１項に記載の試験回路。
【請求項５】
半導体チップ上に集積化された少なくとも１つの試験対象の記憶素子に読み出し動作をさせるステップと、
前記記憶素子の前記読み出し動作後の書き込み動作及び読み出し動作を停止させるステップと、
前記記憶素子から出力されているデータを前記半導体チップ上に集積化された取り込みレジスタに格納させるステップと、
前記データと前記データの期待値を比較するステップ
とを含むことを特徴とする前記記憶素子の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内の記憶素子の組み込み自己試験回路及び試験方法に関する。
【背景技術】
【０００２】
半導体集積回路内の記憶素子に対して組み込み自己試験（以下において、「ＢＩＳＴ」という。）回路を組み込み、製造された半導体集積回路の出荷試験においてＢＩＳＴを用いて製造上の欠陥を検出する方法が一般的に行われている。ＢＩＳＴによる欠陥検出の方法としては、書き込み後に読み出したデータと期待値の比較を行い、欠陥の有無を判別する比較器型ＢＩＳＴや、読み出した結果をＢＩＳＴ回路内で圧縮し、圧縮した結果をＬＳＩテスタに出力して故障の有無を判別する圧縮器型ＢＩＳＴなどがある。
【０００３】
更に、ＢＩＳＴ回路を使用して、欠陥が検出された記憶素子における故障個所を特定する故障診断が行われている。ＢＩＳＴにおいて欠陥が検出された場合、故障診断を行うためにＢＩＳＴを中断し、欠陥が検出されたアドレス及び記憶素子から読み出されたデータが故障データとして外部のＬＳＩテスタに出力される（例えば、特許文献１参照。）。
【０００４】
一般に、ＢＩＳＴでは、最初に試験を行う記憶素子のすべてのメモリセルに「０」又は「１」を書き込み、その後アドレスを順次指定して、欠陥検出を行う。例として１３Ｎマーチと呼ばれるテストアルゴリズムを使用する試験法では、最初にすべてのメモリセルに「０」を書き込んだ場合に、アドレス毎に「０」読み出し動作、「１」書き込み動作、「１」読み出し動作が行われる。読み出されたデータはレジスタに格納され、レジスタに格納されたデータと期待値が比較されてＢＩＳＴ及び故障診断が行われる。その際、アドレスｍにおける「０」読み出し動作によって読み出されたデータは、アドレスｍにおける「１」書き込み動作と同一クロックサイクルでレジスタに格納される（ｍ：０以上の整数。）。又、アドレスｍにおける「１」読み出し動作によって読み出されたデータは、アドレスｍ＋１における「０」読み出し動作と同一クロックサイクルでレジスタに格納される。
【０００５】
ところで、上記の「１」読み出し動作によって記憶素子から出力されたデータが期待値と一致しない場合、故障診断を行うための故障データをＬＳＩテスタに出力するために、ＢＩＳＴを中断する必要がある。そして、故障データがＬＳＩテスタに出力された後、ＢＩＳＴが再開される。そのため、特許文献１に開示された試験方法では、アドレスｍ＋１における「０」読み出し動作によって記憶素子から出力されたデータは、ＢＩＳＴが中断されている間、レジスタに格納されず、ＢＩＳＴの再開後にレジスタに格納される。即ち、記憶素子にアドレスｍ＋１の「０」読み出し動作の信号が出力されてから、記憶素子から出力されたデータがレジスタに格納されるまでの時間が、ＢＩＳＴが中断されない場合に比べて長くなる。したがって、記憶素子にアドレスｍ＋１の「０」読み出し動作の信号が出力されてから、読み出されたデータがレジスタに伝搬され、レジスタに格納されるまでの時間を遅延する故障があった場合に、この伝搬時間の遅延故障を検出できない。そのため、例えば故障診断結果から作成されるフェイルビットマップが不完全になるという問題があった。
【０００６】
又、特許文献１に開示された試験方法では、記憶素子から出力されたデータを一旦レジスタに格納してから故障判定を行うため、データの読み出しから故障判定までに１クロックサイクル以上かかる。そのため、ＢＩＳＴが中断される前に記憶素子から読み出される次のデータによってレジスタの内容が上書きされてしまう。したがって、故障データをＬＳＩテスタに出力するために、データ保存用のレジスタを別に用意し、読み出したデータを保存しておく必要がある。つまり、データ保存用のレジスタが必要なため試験回路の面積が大きくなる。  
【特許文献１】特開２００１−２６６５９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、半導体集積回路内の記憶素子に読み出し動作の信号が送られてから、記憶素子から出力されたデータがレジスタに格納されるまでの時間を調整可能な組み込み自己試験回路及び試験方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の第１の特徴は、少なくとも１つの試験対象の記憶素子と同一半導体チップ上に集積化された組み込み自己試験回路であって、（イ）記憶素子から出力されるデータを格納する取り込みレジスタと、（ロ）記憶素子の動作及び取り込みレジスタの動作を制御する制御信号生成器と、（ハ）記憶素子の自己試験での書き込み動作及び読み出し動作を停止させるホールド動作を行うホールド信号を、制御信号生成器に出力するホールド設定器と、（ニ）記憶素子から出力されているデータを取り込みレジスタに格納させる取り込み信号を、制御信号生成器から取り込みレジスタに出力させる試験制御回路とを備える試験回路であることを要旨とする。
【０００９】
第２の特徴は、（イ）半導体チップ上に集積化された少なくとも１つの試験対象の記憶素子に読み出し動作をさせるステップと、（ロ）記憶素子の読み出し動作後の書き込み動作及び読み出し動作を停止させるステップと、（ハ）記憶素子から出力されているデータを半導体チップ上に集積化された取り込みレジスタに格納させるステップと、（ニ）データとそのデータの期待値を比較するステップとを含む記憶素子の試験方法であることを要旨とする。
【発明の効果】
【００１０】
本発明によれば、半導体集積回路内の記憶素子に読み出し動作の信号が送られてから、記憶素子から出力されたデータがレジスタに格納されるまでの時間を調整可能な組み込み自己試験回路及び試験方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。
【００１２】
又、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１３】
本発明の実施の形態に係る試験回路は、図１に示すように、試験対象の複数の記憶素子３ａ、３ｂ、３ｃと同一半導体チップ２上に集積化された組み込み自己試験回路であって、複数の記憶素子３ａ、３ｂ、３ｃから出力されるデータをそれぞれ格納する複数の取り込みレジスタ２０ａ、２０ｂ、２０ｃと、複数の記憶素子３ａ、３ｂ、３ｃの動作及び複数の取り込みレジスタ２０ａ、２０ｂ、２０ｃの動作を制御する制御信号生成器１３と、複数の記憶素子３ａ、３ｂ、３ｃの自己試験での書き込み動作及び読み出し動作を停止させるホールド動作を行うホールド信号ＨＤを、制御信号生成器１３に出力するホールド設定器１２と、複数の記憶素子３ａ、３ｂ、３ｃから出力されているデータを複数の取り込みレジスタ２０ａ、２０ｂ、２０ｃにそれぞれ格納させる取り込み信号ＳＤを制御信号生成器１３から複数の取り込みレジスタ２０ａ、２０ｂ、２０ｃに出力させる試験制御回路１１とを備える試験回路１である。更に、試験回路１は、データ生成器１４、アドレス生成器１５、アドレス保存レジスタ１６、ＢＩＳＴ結果解析器１７、及び複数の比較回路３０ａ、３０ｂ、３０ｃを備える。
【００１４】
試験制御回路１１は、ホールド設定器１２、制御信号生成器１３、データ生成器１４、及びアドレス生成器１５に接続される。更に、ホールド設定器１２は制御信号生成器１３に接続される。制御信号生成器１３は、記憶素子３ａ、３ｂ、３ｃ、取り込みレジスタ２０ａ、２０ｂ、２０ｃ、及び比較回路３０ａ、３０ｂ、３０ｃにそれぞれ接続される。又、データ生成器１４は、記憶素子３ａ、３ｂ、３ｃ、及び比較回路３０ａ、３０ｂ、３０ｃにそれぞれ接続される。アドレス生成器１５は、記憶素子３ａ、３ｂ、３ｃ及びアドレス保存レジスタ１６にそれぞれ接続される。
【００１５】
ＢＩＳＴ結果解析器１７は、試験制御回路１１、比較回路３０ａ、３０ｂ、３０ｃにそれぞれ接続される。又、取り込みレジスタ２０ａ、２０ｂ、２０ｃ、及びアドレス保存レジスタ１６は、シフトレジスタ２００を構成する。シフトレジスタ２００は、試験制御回路１１に接続される。
【００１６】
試験制御回路１１は、記憶素子３ａ、３ｂ、３ｃについてＢＩＳＴ等の試験を行うために、ホールド設定器１２、制御信号生成器１３、データ生成器１４、アドレス生成器１５、シフトレジスタ２００の動作を制御する。データ生成器１４は、記憶素子３ａ、３ｂ、３ｃに書き込むデータを生成し、記憶素子３ａ、３ｂ、３ｃにそれぞれ出力する。アドレス生成器１５は、アドレス信号を生成し、記憶素子３ａ、３ｂ、３ｃに出力する。記憶素子３ａ、３ｂ、３ｃは、図示を省略したメモリセルアレイをそれぞれ備え、入力されたアドレス信号によってメモリセルアレイから一意に指定されるメモリセルにおいて、データの書き込み或いは読み出しが行われる。又、アドレス生成器１５は、記憶素子３ａ、３ｂ、３ｃに出力されたアドレス信号をアドレス保存レジスタ１６に入力する。
【００１７】
又、図１に示すように、記憶素子３ａは取り込みレジスタ２０ａに接続される。取り込みレジスタ２０ａは比較回路３０ａに接続され、取り込みレジスタ２０ａに格納されたデータは、比較回路３０ａによって期待値と比較される。記憶素子３ｂは、取り込みレジスタ２０ｂに接続される。取り込みレジスタ２０ｂは比較回路３０ｂに接続され、取り込みレジスタ２０ｂに格納されたデータは、比較回路３０ｂによって期待値と比較さる。又、記憶素子３ｃは取り込みレジスタ２０ｃに接続される。取り込みレジスタ２０ｃは比較回路３０ｃに接続され、取り込みレジスタ２０ｃに格納されたデータは、比較回路３０ｃによって期待値と比較される。期待値はデータ生成器１４で生成され、比較回路３０ａ、３０ｂ、３０ｃにそれぞれ入力される。
【００１８】
図１に示すＬＳＩテスタ４は、試験制御回路１１にそれぞれ接続する半導体チップ２のモード切替端子１０１、中断端子１０２及び再開端子１０３に接続される。又、ＬＳＩテスタ４は、アドレス保存レジスタ１６に接続する故障データ端子１０４に接続される。更に、ＬＳＩテスタ４は、ＢＩＳＴ結果解析器１７に接続する故障検出端子１０５に接続される。
【００１９】
図１に示した試験回路１による試験方法を説明する前に、記憶素子のＢＩＳＴにおいて一般的に行われる試験法のひとつである１３Ｎマーチング試験法について、図２を用いて説明する。
【００２０】
（イ）先ず図２のステップＳ１１において、最小アドレスから最大アドレスまで、試験対象の記憶素子のすべてのメモリセルに「０」書き込み動作を行う。
【００２１】
（ロ）ステップＳ１２において、最小アドレスから最大アドレスまで順次アドレスを指定して、試験対象の記憶素子の「０」読み出し動作、「１」書き込み動作、「１」読み出し動作を行い、読み出したデータと期待値の比較をそれぞれ行う。
【００２２】
（ハ）ステップＳ１３において、最小アドレスから最大アドレスまで順次アドレスを指定して、「１」読み出し動作、「０」書き込み動作、「０」読み出し動作を行い、読み出したデータと期待値の比較をそれぞれ行う。
【００２３】
（ニ）ステップＳ１４において、最大アドレスから最小アドレスまで順次アドレスを指定して、「０」読み出し動作、「１」書き込み動作、「１」読み出し動作を行い、読み出したデータと期待値の比較をそれぞれ行う。
【００２４】
（ホ）ステップＳ１５において、最大アドレスから最小アドレスまで順次アドレスを指定して、「１」読み出し動作、「０」書き込み動作、「０」読み出し動作を行い、読み出したデータと期待値の比較をそれぞれ行う。読み出したデータと期待値が一致しない場合は、ＢＩＳＴ回路からエラー検出を示す信号がＬＳＩテスタに出力される。
【００２５】
上記のステップＳ１２〜Ｓ１５において、読み出したデータと期待値が一致しない場合は、ＢＩＳＴ回路からエラー検出を示す信号がＬＳＩテスタに出力される。
【００２６】
以上に説明したように、１３Ｎマーチング試験法ではステップＳ１２〜ステップＳ１５のそれぞれにおいて、１つのアドレスについて読み出し動作、書き込み動作、読み出し動作を行い、その後、次のアドレスについて同様の動作を繰り返す。したがって、図１に示した試験回路１によって１３Ｎマーチング試験法を実施する例を説明するためには、例えば、図２に示したステップＳ１２における任意のアドレスｎの場合の試験方法を例示的に説明すればよい（ｎ：０以上の整数。）。
【００２７】
図１に示した試験回路１による、１３Ｎマーチング試験法を適用したＢＩＳＴを用いて故障診断を行う試験方法の例を、図３のフローチャートを用いて説明する。以下においては、図２に示したステップＳ１２におけるアドレスｎの場合を説明する。既に述べたように、図１に示したホールド設定器１２、制御信号生成器１３、データ生成器１４、アドレス生成器１５は、試験制御回路１１によって制御される。即ち、以下の説明において、ホールド設定器１２によるホールド動作、データ生成器１４による記憶素子３ａ、３ｂ、３ｃに入力するデータの生成や比較回路３０ａ、３０ｂ、３０ｃに入力する期待値の生成、アドレス生成器１５によるアドレス信号の生成は、試験制御回路１１の制御によって実行される。又、制御信号生成器１３による記憶素子３ａ、３ｂ、３ｃの読み出し動作及び書き込み動作、取り込みレジスタ２０ａ、２０ｂ、２０ｃへのデータの格納、比較回路３０ａ、３０ｂ、３０ｃによる取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納されたデータと期待値との比較、シフトレジスタ２００のシフトレジスタ動作等も、試験制御回路１１の制御によって実行される。
【００２８】
（イ）先ず、図３に示すステップＳ２０１において、図１に示すＬＳＩテスタ４から、ＢＩＳＴを用いて故障診断を行う試験モードを指定する信号がモード切替端子１０１を介して試験制御回路１１に入力される。「試験モード」は試験の実行者によって指定可能であり、試験モードに応じて実行する試験動作が試験制御回路１１によって設定される。
【００２９】
（ロ）次に、ステップＳ２０２において、試験制御回路１１は、指定された試験モードに応じて、例えば図４に示す試験動作を設定する。即ち、各アドレスについて「０」読み出し動作、「１」書き込み動作、「１」読み出し動作、ホールド動作を実行するように試験動作が設定される。
【００３０】
（ハ）ステップＳ２０３において、試験制御回路１１からの信号によって、制御信号生成器１３、データ生成器１４、アドレス生成器１５が制御され、記憶素子３ａ、３ｂ、３ｃのすべてのメモリセルに「０」書き込みを行う。
【００３１】
（ニ）ステップＳ２０４において、アドレスｎを指定する信号が生成され記憶素子３ａ、３ｂ、３ｃに入力される。
【００３２】
（ホ）ステップＳ２０５において、記憶素子３ａ、３ｂ、３ｃのアドレスｎのメモリセルのデータをそれぞれ読み出す「０」読み出し動作が行われる。
【００３３】
（ヘ）次に、ステップＳ２０６において、データの格納、及び「１」書き込み動作が行われる。即ち、ステップＳ２０５において記憶素子３ａ、３ｂ、３ｃから読み出されたデータが、それぞれ取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納される。更に、記憶素子３ａ、３ｂ、３ｃに「１」書き込みが行われる。
【００３４】
（ト）ステップＳ２０７において、期待値「０」が比較回路３０ａ、３０ｂ、３０ｃに入力され、取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納されたデータとそれぞれ比較される。比較回路３０ａにおいて期待値と取り込みレジスタ２０ａに格納されたデータが一致しない場合は、記憶素子３ａにおいて故障が検出されたとして、比較回路３０ａからＢＩＳＴ結果解析器１７に信号Ｅ１が出力される。比較回路３０ｂにおいて期待値と取り込みレジスタ２０ｂに格納されたデータが一致しない場合は、記憶素子３ｂにおいて故障が検出されたとして、比較回路３０ｂからＢＩＳＴ結果解析器１７に信号Ｅ２が出力される。比較回路３０ｃにおいて期待値と取り込みレジスタ２０ｃに格納されたデータが一致しない場合は、記憶素子３ｃにおいて故障が検出されたとして、比較回路３０ｃからＢＩＳＴ結果解析器１７に信号Ｅ３が出力される。比較回路３０ａ、３０ｂ、３０ｃのいずれかにおいて故障が検出された場合は、ステップＳ２０８に進む。比較回路３０ａ、３０ｂ、３０ｃのいずれにおいても故障が検出されない場合は、ステップＳ２１１に進む。
【００３５】
（チ）ステップＳ２０８において、ＢＩＳＴ結果解析器１７から故障検出信号ＥＲが、試験制御回路１１に出力される。故障検出信号ＥＲが入力されると試験制御回路１１はBISTを中断する
（リ）ステップＳ２０９において、故障検出信号ＥＲが故障検出端子１０５を介してＬＳＩテスタ４に出力される。ＬＳＩテスタ４は、試験制御回路１１にシフトレジスタ２００にシフトレジスタ動作させる信号を出力させる。その結果、アドレス保存レジスタ１６に格納された故障検出時のアドレスｎと、取り込みレジスタ２０ａ、２０ｂ、２０ｃにそれぞれ格納されたデータが、故障データ端子１０４を介してＬＳＩテスタ４に出力される。ＬＳＩテスタ４に出力されたアドレスｎと、記憶素子３ａ、３ｂ、３ｃそれぞれのアドレスｎのメモリセルのデータによって故障個所の特定を行うことができる。
【００３６】
（ヌ）ステップＳ２１０において、ＬＳＩテスタ４は、ＢＩＳＴを再開する信号を、再開端子１０３を介して試験制御回路１１に出力し、ＢＩＳＴが再開される。
【００３７】
（ル）ステップＳ２１１において、記憶素子３ａ、３ｂ、３ｃのアドレスｎのメモリセルのデータをそれぞれ読み出す「１」読み出し動作が行われる。
【００３８】
（ヲ）ステップＳ２１２において、ホールド動作が行われる。即ち、ホールド設定器１２から出力されたホールド信号ＨＤによって、制御信号生成器１３が制御され、記憶素子３ａ、３ｂ、３ｃのデータの読み出し動作及び書き込み動作が停止される。
【００３９】
（ワ）ステップＳ２１３において、取り込みレジスタ２０ａ、２０ｂ、２０ｃに取り込み信号ＳＤが出力され、記憶素子３ａ、３ｂ、３ｃから出力されたデータが、それぞれ格納される。
【００４０】
（カ）ステップＳ２１４において、期待値「１」が比較回路３０ａ、３０ｂ、３０ｃに入力され、取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納されたデータとそれぞれ比較される。ステップＳ２０７と同様に、比較回路３０ａ、３０ｂ、３０ｃのいずれかにおいて故障が検出された場合は、ＢＩＳＴ結果解析器１７に信号Ｅ１、Ｅ２、Ｅ３のいずれかが出力される。その後、ステップＳ２１５に進む。比較回路３０ａ、３０ｂ、３０ｃのいずれにおいても故障が検出されない場合は、ホールド動作は解除され、ステップＳ２１８に進む。
【００４１】
（ヨ）ステップＳ２１５において、ステップＳ２０８と同様に故障検出信号ＥＲが試験制御回路１１に出力されて、ＢＩＳＴが中断される。
【００４２】
（タ）ステップＳ２１６において、ステップＳ２０９と同様にシフトレジスタ２００がシフトレジスタ動作して、アドレス保存レジスタ１６に格納された故障検出時のアドレスｎと、取り込みレジスタ２０ａ、２０ｂ、２０ｃにそれぞれ格納されたデータがＬＳＩテスタ４に出力される。
【００４３】
（レ）ステップＳ２１７において、ＬＳＩテスタ４は、ＢＩＳＴを再開する信号を、再開端子１０３を介して試験制御回路１１に入力し、ホールド動作は解除され、ＢＩＳＴが再開される。
【００４４】
（ソ）ステップＳ２１８において、すべてのアドレスについて試験が行われたかどうか判定する。すべてのアドレスについて試験が行われていれば、試験を終了する。試験を行っていないアドレスがある場合は、ステップＳ２０４に戻る。
【００４５】
以上に説明したように、図３のステップＳ２１２において、アドレスｎでの「１」読み出し動作後にホールド動作が実行され、記憶素子３ａ、３ｂ、３ｃの書き込み動作及び読み出し動作を停止する。そしてステップＳ２１３において、記憶素子３ａ、３ｂ、３ｃから出力されたデータがそれぞれ取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納される。即ち、ＢＩＳＴを中断して故障データをＬＳＩテスタ４に出力している間、記憶素子３ａ、３ｂ、３ｃのアドレスｎ＋１での「０」読み出し動作は行われない。故障データがＬＳＩテスタ４に出力された後、アドレスｎ＋１での「０」読み出し動作からＢＩＳＴは再開される。そのため、図１に示す試験回路１を用いる試験方法によれば、制御信号生成器１３から記憶素子３ａ、３ｂ、３ｃにアドレスｎ＋１での「０」読み出し動作の信号が出力されてから、アドレスｎ＋１のメモリセルのデータが取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納されるまでの時間は、アドレスｎでの「１」読み出し動作によって故障が検出されない場合と、故障が検出された場合で同じである。
【００４６】
又、図１に示す試験回路１によれば、ホールド設定器１２を制御することにより、試験動作の任意の時点でホールド動作を設定することができる。例えば、図１に示す試験回路１によってＢＩＳＴのみ行い、故障診断を行わない場合は、ＢＩＳＴを中断する必要がないため、図５に示すようなホールド動作を行わない試験動作を設定する。即ち、アドレスｎでの「１」読み出し動作によって記憶素子３ａ、３ｂ、３ｃから出力されたデータは、アドレスｎ＋１での「０」読み出し動作と同一クロックサイクルで取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納される。図５に示すようなホールド動作を行わない試験動作を設定することにより、ＢＩＳＴに要する時間を短縮することができる。
【００４７】
一方、図６に示すように「０」読み出し動作の後にホールド動作を設定することも可能である。即ち、図３に示したステップＳ２０８においてＢＩＳＴを中断している間、「１」書き込み動作を実行しない。そして、ホールド動作中に「０」読み出し動作によって記憶素子３ａ、３ｂ、３ｃから出力されたデータは、取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納される。ただし、「１」読み出し動作の場合と異なり、「０」読み出し動作の次の試験動作は、読み込み動作ではなく「１」書き込み動作である。そのため、「０」読み出し動作後にホールド動作を設定しない場合でも、ＢＩＳＴを中断している間に記憶素子３ａ、３ｂ、３ｃから出力されたデータが取り込みレジスタ２０ａ、２０ｂ、２０ｃに取り込まれないという問題は発生しない。したがって、試験時間の短縮のため、「０」読み出し動作の後にホールド動作を設定しなくてもよい。
【００４８】
以上の説明では、図２に示した１３Ｎマーチング試験法のステップＳ１２を実行する場合を例に説明した。図２のステップＳ１３からステップＳ１５の場合も、ステップＳ１２の場合と同様に実行することができる。例えば、ステップＳ１３の場合、「１」読み出し動作、「０」書き込み動作、「０」読み出し動作が、最小アドレスから最大アドレスまで順に行われる。したがって、アドレスｎでの「０」読み出し動作の次にアドレスｎ＋１での「１」読み出し動作が行われる。アドレスｎでの「０」読み出し動作とアドレスｎ＋１での「１」読み出し動作の間にホールド動作を設定することにより、アドレスｎでの「０」読み出し動作において故障が検出されてＢＩＳＴを中断している間に、アドレスｎ＋１での「１」読み出し動作は行われない。そして、ＢＩＳＴは、アドレスｎ＋１での「１」読み出し動作から再開される。そのため、制御信号生成器１３から記憶素子３ａ、３ｂ、３ｃにアドレスｎ＋１での「１」読み出し動作が出力されてから、記憶素子３ａ、３ｂ、３ｃから出力されたデータが取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納されるまでの時間は、アドレスｎでの「０」読み出し動作で故障が検出されない場合と故障が検出された場合で同じである。図２のステップＳ１４、Ｓ１５の場合も同様である。
【００４９】
既に述べたように、ホールド動作を設定するには、図１に示すＬＳＩテスタ４からモード切替端子１０１を介して試験モードを指定する信号を試験制御回路１１に入力する。試験制御回路１１は、指定された試験モードに応じて、ホールド設定器１２を制御して、予め組み込まれた試験動作のタイミングでホールド動作を行う。例えば、図２に示した１３Ｎマーチング試験法のステップＳ１１〜ステップＳ１５を連続して行う場合は、ステップ毎にＬＳＩテスタ４から試験制御回路１１に試験モードを指定する信号が出力され、ステップ毎に異なるタイミングでホールド動作を実行する試験を行うことができる。
【００５０】
入力される試験モードに従って、図１に示す試験制御回路１１により、図４に示した試験動作、又は図５に示した試験動作を実行する例を図７に示す。図７に示した例においては、試験モード＝０では、ＢＩＳＴのみ行うために、ホールド動作が設定されない図５に示す試験動作が実行される。一方、試験モード＝１では、ＢＩＳＴを用いて故障診断を行うために、「１」読み出し動作の後にホールド動作を行う図４に示す試験動作が実行される。以下に、図１に示す試験回路１により、図７に示した試験動作を制御する方法を説明する。以下においては、データ、アドレスの生成や記憶素子３ａ、３ｂ、３ｃの書き込み動作・読み出し動作の制御、故障検出方法、故障が検出された場合の動作等は、図３の説明と同様であるため、説明を省略している。
【００５１】
（イ）図７のステップＳ３０１において、アドレスｎを指定する信号が記憶素子３ａ、３ｂ、３ｃに入力される。
【００５２】
（ロ）ステップＳ３０２において、試験モードが判定される。試験モード＝０の場合は、ステップＳ３０３に進む。試験モード＝１の場合は、ステップＳ３０４に進む。
【００５３】
（ハ）ステップＳ３０３において、記憶素子３ａ、３ｂ、３ｃのアドレスｎ−１での「１」読み出し動作により記憶素子３ａ、３ｂ、３ｃから出力されていたデータがそれぞれ取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納され、故障検出が行われる。又、「０」読み出し動作が行われ、記憶素子３ａ、３ｂ、３ｃのアドレスｎのメモリセルのデータがそれぞれ読み出される。その後、ステップＳ３０５に進む。
【００５４】
（ニ）ステップＳ３０４において、「０」読み出し動作が行われ、記憶素子３ａ、３ｂ、３ｃのアドレスｎのメモリセルのデータがそれぞれ読み出される。その後、ステップＳ３０５に進む。
【００５５】
（ホ）ステップＳ３０５において、記憶素子３ａ、３ｂ、３ｃのアドレスｎでの「１」書き込み動作が行われる。更に、ステップＳ３０３又はステップＳ３０４において「０」読み出し動作により記憶素子３ａ、３ｂ、３ｃから出力されたアドレスｎのメモリセルのデータが、それぞれ取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納され、故障検出が行われる。
【００５６】
（ヘ）ステップＳ３０６において、「１」読み出し動作が行われ、記憶素子３ａ、３ｂ、３ｃのアドレスｎのメモリセルのデータがそれぞれ読み出される。
【００５７】
（ト）ステップＳ３０７において、試験モードが判定される。試験モード＝０の場合は、ステップＳ３０９に進む。試験モード＝１の場合は、ステップＳ３０８に進む。
【００５８】
（チ）ステップＳ３０８において、ホールド動作が行われ、ステップＳ３０６において「１」読み出し動作により記憶素子３ａ、３ｂ、３ｃから出力されたアドレスｎのメモリセルのデータが、それぞれ取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納され、故障検出が行われる。
【００５９】
（リ）ステップＳ３０９において、すべてのアドレスについて試験が行われたかどうか判定する。すべてのアドレスについて試験が行われていれば、ステップＳ３１０に進む。試験を行っていないアドレスがある場合は、ステップＳ３０１に戻る。
【００６０】
（ヌ）ステップＳ３１０において、試験モードが判定される。試験モード＝０の場合は、ステップＳ３１１に進む。試験モード＝１の場合は、試験を終了する。
【００６１】
（ル）ステップＳ３１１において、ステップＳ３０６において「１」読み出し動作により記憶素子３ａ、３ｂ、３ｃから出力されたデータが、それぞれ取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納され、故障検出が行われる。その後、試験を終了する。
【００６２】
試験モード＝１において故障が検出された場合は、図３を用いて説明した方法等によりＢＩＳＴを中断し、故障データがＬＳＩテスタ４に出力される。
【００６３】
以上に説明したように、図１に示した試験回路１によれば、「０」読み出し動作と「１」読み出し動作が連続する場合、又は「１」読み出し動作と「０」読み出し動作が連続する場合等、連続する読み出し動作の間にホールド動作を設定することにより、制御信号生成器１３から記憶素子３ａ、３ｂ、３ｃに読み出し動作の信号が出力されてから、記憶素子３ａ、３ｂ、３ｃから出力されたデータが取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納されるまでの時間を同一にすることができる。又、試験モードを指定することにより、試験動作の任意のタイミングでホールド動作を行うことができる。又、ホールド動作中は記憶素子３ａ、３ｂ、３ｃの読み出しが行われず、取り込みレジスタ２０ａ、２０ｂ、２０ｃに次のデータが取り込まれない。そのため、取り込みレジスタ２０ａ、２０ｂ、２０ｃの他にデータ保存用レジスタを用意する必要がなく、試験回路１の面積の増加を抑制できる。
【００６４】
なお、図１においては、試験回路１によって３つの記憶素子３ａ、３ｂ、３ｃを試験する場合を例示的に説明したが、試験回路１によって同時に試験される記憶素子が３つに限定されないのは勿論である。又、複数の試験回路１を半導体チップ２上に集積化させてもよい。
【００６５】
（変形例）
図８及び図９に、図１に示した試験回路１によって行う試験動作の設定の例を示す。図８に示す試験動作では、アドレスｎでの「０」読み出し動作の後に第１のホールド動作を行い、第１のホールド動作においてアドレスｎでの「０」読み出し動作で記憶素子３ａ、３ｂ、３ｃから出力されたデータをそれぞれ取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納する。次に、アドレスｎでの「１」読み出し動作の後に第２のホールド動作を行う。その後、アドレスｎ＋１での「０」読み出し動作において、アドレスｎでの「１」読み出し動作で記憶素子３ａ、３ｂ、３ｃから出力されたデータをそれぞれ取り込みレジスタ２０ａ、２０ｂ、２０ｃに格納する点が、図４に示した試験動作と異なる。
【００６６】
図８に示した試験動作によれば、記憶素子３ａ、３ｂ、３ｃにアドレスｎでの「０」読み出し動作の信号が出力されてから、アドレスｎのメモリセルのデータが取り込みレジスタ２０ａ、２０ｂ、２０ｃにそれぞれ格納されるまでの時間Ｔ０と、記憶素子３ａ、３ｂ、３ｃにアドレスｎでの「１」読み出し動作の信号が出力されてから、アドレスｎのメモリセルのデータが取り込みレジスタ２０ａ、２０ｂ、２０ｃにそれぞれ格納されるまでの時間Ｔ１に差が生じる。図８の試験動作においては、Ｔ０＜Ｔ１である。
【００６７】
一方、図９示す試験動作では、アドレスｎでの「０」読み出し動作の後に第１のホールド動作を行い、次のアドレスｎでの「１」読み出し動作においてアドレスｎでの「０」読み出し動作により出力された記憶素子３ａ、３ｂ、３ｃのデータを取り込みレジスタ２０ａ、２２２、２２３にそれぞれ格納する。次に、アドレスｎでの「１」読み出し動作の後に第２のホールド動作を行い、第２のホールド動作においてアドレスｎでの「１」読み出し動作により出力された記憶素子３ａ、３ｂ、３ｃのデータを取り込みレジスタ２０ａ、２２２、２２３にそれぞれ格納する点が、図４及び図８に示した試験動作と異なる。図９の試験動作においては、Ｔ０＞Ｔ１である。
【００６８】
図８又は図９に示した試験動作を設定することにより、時間Ｔ０と時間Ｔ１に差を設定することができる。その結果、例えば図８に示した試験動作でＢＩＳＴを行うことにより、記憶素子３ａ、３ｂ、３ｃの「１」読み出し動作おけるデータ伝搬時間の遅延故障よりも、「０」読み出し動作おけるデータ伝搬時間の遅延故障を検出しやすい試験を行うことができる。一方、図９に示した試験動作でＢＩＳＴを行うことにより、記憶素子３ａ、３ｂ、３ｃの「０」読み出し動作おけるデータ伝搬時間の遅延故障よりも、記憶素子３ａ、３ｂ、３ｃの「１」読み出し動作おけるデータ伝搬時間の遅延故障を検出しやすい試験を行うことができる。即ち、故障診断を行わないＢＩＳＴのみの試験によって、記憶素子３ａ、３ｂ、３ｃのどの動作部分に故障が発生しやすいか調査することが可能であり、故障診断に必要な時間を短縮することができる。
【００６９】
試験動作の設定は、既に述べたようにＬＳＩテスタ４から試験制御回路１１に試験モードを指定する信号を入力することで実行できる。試験動作の任意のタイミングでホールド動作を実行することができるため、例えば図８及び図９に示した試験動作において、ホールド動作を連続して実行することにより、時間Ｔ０と時間Ｔ１の差を更に大きくすること等が可能である。
【００７０】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【００７１】
既に述べた実施の形態の説明においては、ＬＳＩテスタ４からの信号が試験制御回路１１に入力されていたが、ＬＳＩテスタ４からの信号をホールド設定器１２に入力してホールド動作を行うことができる。又、既に述べた実施の形態の説明では、試験モードに応じて試験制御回路１１が試験動作を設定する例を示したが、クロックサイクル毎にＬＳＩテスタ４からの信号によってＢＩＳＴ回路の動作を制御してもよい。
【００７２】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００７３】
【図１】本発明の実施の形態に係る試験回路の構成を示す模式的な構成図である。
【図２】１３Ｎマーチング試験法を説明するフローチャートである。
【図３】本発明の実施の形態に係る試験回路による試験方法を説明するフローチャートである。
【図４】本発明の実施の形態に係る試験回路による試験方法で実行される試験動作の例を示す図である。
【図５】本発明の実施の形態に係る試験回路による試験方法で実行される他の試験動作の例を示す図である。
【図６】本発明の実施の形態に係る試験回路による試験方法で実行される更に他の試験動作の例を示す図である。
【図７】本発明の実施の形態に係る試験回路による、試験モードによって試験動作を制御する方法を説明するフローチャートである。
【図８】本発明の実施の形態の変形例に係る試験回路による試験方法で実行される試験動作の例を示す図である。
【図９】本発明の実施の形態の変形例に係る試験回路による試験方法で実行される他の試験動作の例を示す図である。
【符号の説明】
【００７４】
１…試験回路
２…半導体チップ
３ａ、３ｂ、３ｃ…記憶素子
１１…試験制御回路
１２…ホールド設定器
１３…制御信号生成器
１７…アドレス保存レジスタ
２０ａ、２０ｂ、２０ｃ…取り込みレジスタ
２００…シフトレジスタ
ＨＤ…ホールド信号
ＳＤ…取り込み信号
【図１】
2005353241.tif 000003
【図２】
2005353241.tif 000004
【図３】
2005353241.tif 000005
【図４】
2005353241.tif 000006
【図５】
2005353241.tif 000007
【図６】
2005353241.tif 000008
【図７】
2005353241.tif 000009
【図８】
2005353241.tif 000010
【図９】
2005353241.tif 000011
【手続補正書】
【提出日】平成17年2月4日(2005.2.4)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００６
【補正方法】変更
【補正の内容】
【０００６】
又、特許文献１に開示された試験方法では、記憶素子から出力されたデータを一旦レジスタに格納してから故障判定を行うため、データの読み出しから故障判定までに１クロックサイクル以上かかる。そのため、ＢＩＳＴが中断される前に記憶素子から読み出される次のデータによってレジスタの内容が上書きされてしまう。したがって、故障データをＬＳＩテスタに出力するために、データ保存用のレジスタを別に用意し、読み出したデータを保存しておく必要がある。つまり、データ保存用のレジスタが必要なため試験回路の面積が大きくなる。
【特許文献１】特開２００１−２６６５９４号公報
【特許文献２】特開２００４−０２２０９５号公報