(57)【要約】      （修正有）【課題】  新規の絶縁体基板上の歪みシリコンフィンＦＥＴデバイスにより、ＭＯＳＦＥＴデバイスの性能をさらに改善する。【解決手段】  絶縁体基板１３と、基板上に配置されるシリコンシードフィン１０構造と、シードフィン１０構造上に製造される歪みチャネル層１１の歪みシリコンフィン構造を形成する。チャネル層１１の歪みは、チャネル１１層材料とシードフィン１０材料との間の格子不整合の結果である。または更に、シードフィン１１構造と基板１３との間に配置されたアンダーシード層をさらに含み、アンダーシード層の材料は、シードフィン１０の材料の格子定数と異なる格子定数を有し、シードフィン１０構造は、アンダーシード層材料とシードフィン１０材料と間の格子不整合に起因して歪む構造とする。【選択図】図１
2005019970.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体基板と、
該基板上に配置されるシリコンシードフィン構造と、
該シードフィン構造上に製造される歪みチャネル層であって、該チャネル層の材料は該シードフィンの材料の格子定数と異なる格子定数を有する、歪みチャネル層と
を含み、
該チャネル層の歪みは、該チャネル層材料と該シードフィン材料との間の格子不整合の結果である、歪みシリコンフィン構造。
【請求項２】
前記シードフィン構造と前記基板との間に配置されたアンダーシード層をさらに含み、該アンダーシード層の材料は、該シードフィンの材料の格子定数と異なる格子定数を有し、該シードフィン構造は、該アンダーシード層材料と該シードフィン材料と間の格子不整合に起因して歪む、請求項１に記載の歪みシリコンフィン構造。
【請求項３】
前記シードフィン構造上にハードマスク層をさらに含む、請求項１に記載の歪みシリコンフィン構造。
【請求項４】
絶縁体基板と、
該基板上に位置する歪みチャネル領域を挟むソースおよびドレインであって、該歪みチャネルは、
シードフィン構造と、
該シードフィン構造上に製造される歪みチャネル層であって、該チャネル層の材料は、該シードフィンの材料の格子定数と異なる格子定数を有する、歪みチャネル層と
を有する、ソースおよびドレインと、
該歪みチャネル上に配置されるゲート誘電体層と、
該歪みチャネルにわたって、該ゲート誘電体によって該歪みチャネルから電気的に絶縁される、ゲートと
を含む、歪みシリコンフィンＦＥＴデバイス。
【請求項５】
前記シードフィン構造材料は、シリコンゲルマニウムまたはシリコンである、請求項４に記載の歪みシリコンフィンＦＥＴデバイス。
【請求項６】
前記チャネル層材料は、エピタキシャルシリコン、エピタキシャルシリコンゲルマニウム、エピタキシャル炭素ドープシリコン、またはエピタキシャル炭素ドープシリコンゲルマニウムである、請求項４に記載の歪みシリコンフィンＦＥＴデバイス。
【請求項７】
前記シードフィン構造上にハードマスク層をさらに含み、請求項４に記載の歪みシリコンフィンＦＥＴデバイス。
【請求項８】
前記シードフィン構造と前記基板との間に配置されたアンダーシード層をさらに含み、該アンダーシード層の材料は、該シードフィンの材料の格子定数と異なる格子定数を有し、該シードフィン構造は、該アンダーシード層材料と該シードフィン材料との間の格子不整合に起因して歪む、請求項４に記載の歪みシリコンフィンＦＥＴデバイス。
【請求項９】
前記歪みチャネルならびに前記ソースおよびドレインのためのドープ注入をさらに含む、請求項４に記載の歪みシリコンフィンＦＥＴデバイス。
【請求項１０】
前記ソース領域および前記ドレイン領域は、前記チャネル領域へと伸びる低ドープ領域を含む、請求項４に記載の歪みシリコンフィンＦＥＴデバイス。
【請求項１１】
前記ゲート、ソース、およびドレインのシリサイド化をさらに含む、請求項４に記載の歪みシリコンフィンＦＥＴデバイス。
【請求項１２】
ａ）絶縁層上にシリコン含有多層を有するシリコン・オン・インシュレータ基板を設ける工程と、
ｂ）シードチャネル領域を挟むソース領域およびドレイン領域に、該多層をパターニングする工程であって、該シードチャネルは、シードフィン構造である、工程と、
ｃ）該シードフィン構造上にエピタキシャルチャネル層を堆積する工程であって、該チャネル層の材料は該シードフィンの材料の格子定数と異なる格子定数を有し、該エピタキシャルチャネル層は該チャネル層と該シードフィン構造との間の格子不整合に起因して歪みチャネル層になる、工程と、
ｄ）該エピタキシャル歪みチャネル上にゲート誘電体層を形成する工程と、
ｅ）該エピタキシャル歪みチャネルにわたるゲートを形成する工程と
を包含する、方法。
【請求項１３】
前記シリコン・オン・インシュレータ基板は、前記シリコン含有多層がシリコン層を含むＳＯＩ基板である、請求項１２に記載の方法。
【請求項１４】
前記シリコン・オン・インシュレータ基板は、前記シリコン含有多層がシリコンゲルマニウム層を含むＳＧＯＩ基板である、請求項１２に記載の方法。
【請求項１５】
前記シリコンゲルマニウムシードフィンのゲルマニウム含有量が１０％〜１００％の間である、請求項１４に記載の方法。
【請求項１６】
前記エピタキシャルチャネル層は、シリコン層、シリコンゲルマニウム層、炭素ドープシリコン層、または炭素ドープシリコンゲルマニウム層である、請求項１２に記載の方法。
【請求項１７】
前記多層からの前記ソース、ドレインおよびチャネル領域のパターニングは、
ｂ１）パターニングされたマスクを該多層上に提供する工程と、
ｂ２）該パターニングされたマスクに応じて該多層をパターニングして、ソース、ドレインおよびチャネル領域を規定する工程と、
ｂ３）該パターニングされたマスクを除去する工程と
を包含する、請求項１２に記載の方法。
【請求項１８】
前記工程ｃの後に工程ｃ１をさらに包含する方法であって、工程ｃ１は、
ｃ１）前記チャネル領域をドーピングする工程である、請求項１２に記載の方法。
【請求項１９】
前記ゲートの形成は、
ｅ１）ゲート材料層を堆積する工程と、
ｅ２）該ゲート材料層をドーピングする工程と、
ｅ３）該ゲート材料層上にパターニングされたマスクを提供する工程と、
ｅ４）該パターニングされたマスクに応じて該ゲート材料層をパターニングして、該ゲートを規定する工程と、
ｅ５）該パターニングされたマスクを除去する工程と
を包含する、請求項１２に記載の方法。
【請求項２０】
前記工程ｅの後に工程ｆをさらに包含する方法であって、工程ｆは、
ｆ）前記チャネル領域と、前記ソースおよびドレイン領域との間に低ドープ領域（ＬＤ
Ｄ）およびハロー領域を形成する工程である、請求項１２に記載の方法。
【請求項２１】
前記工程ｅの後に以下の工程をさらに包含する方法であって、工程は、
ｇ）前記ゲートと前記ソースおよびドレイン領域との間に誘電体スペーサーを形成する工程と、
ｈ）前記ソースおよびドレイン領域をドープする工程と、
ｉ）該ゲート、ソース、およびドレイン領域のサリサイドを形成する工程とである、請求項１２に記載の方法。
【請求項２２】
前記多層は、
第１のシリコン含有層と、
第２のシリコン含有層であって、該第２のシリコン含有層の材料は、該第１のシリコン含有層の材料の格子定数と異なる格子定数を有し、該第２のシリコン含有層は、該第２のシリコン含有層と該第１のシリコン含有層との間の格子不整合に起因して歪み層になる、第２のシリコン含有層と
を含む、請求項１２に記載の方法。
【請求項２３】
前記多層は、
絶縁体上に第１のシリコン含有層を有するシリコン・オン・インシュレータ基板を提供する工程と、
該シリコン・オン・インシュレータ基板上に第２のシリコン含有層を堆積する工程であって、該第２のシリコン含有層の材料は、該第１のシリコン含有層の格子定数と異なる格子定数を有する、工程と
によって形成される、請求項２２に記載の方法。
【請求項２４】
前記第１のシリコン含有層の厚さは、５ｎｍ〜２０ｎｍの間である、請求項２２に記載の方法。
【請求項２５】
前記第１のシリコン含有層はシリコン層であり、前記第２のシリコン含有層は、シリコンゲルマニウム層である、請求項２２に記載の方法。
【請求項２６】
前記シリコンゲルマニウム層のゲルマニウム含有量は、１０％〜５０％の間である、請求項２５に記載の方法。
【請求項２７】
前記多層の最上層は、ハードマスク層を含む、請求項１２に記載の方法。
【請求項２８】
前記シードフィン構造の高さは１０ｎｍ〜２００ｎｍの間である、請求項１２に記載の方法。
【請求項２９】
前記シードフィン構造の幅は５ｎｍ〜１００ｎｍの間である、請求項１２に記載の方法。
【請求項３０】
前記歪みチャネル層の厚さは５ｎｍ〜１５ｎｍの間である、請求項１２に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、電界効果トランジスタ（ＦＥＴ）、金属酸化物半導体ＦＥＴ（ＭＯＳＦＥＴ）を含む半導体デバイスに関し、より具体的には、二重ゲートおよび歪みチャネルを有する改善された半導体デバイスに関する。
【背景技術】
【０００２】
電界効果トランジスタ（ＦＥＴ）、特に金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、今日用いられている主流の電子デバイスである。これらのデバイスの性能は、デバイス寸法の低減を通じて、安定して改善されてきた。デバイス寸法は、１９７０年にはチャネル長が１０〜２０μｍであったが、２０００年の技術においてはチャネル長が１００ｎｍになっている。
【０００３】
チャネル長が１００ｎｍよりも短くなるにつれて、ＭＯＳＦＥＴデバイスは、そのサイズに起因する、なんらかの有害な影響を受ける。例えば、ソースとドレインとが非常に近接することによって引き起こされるショートチャネル効果などである。ショートチャネル効果は、閾値電圧の低下およびサブ閾値電流の増加につながる。ショートチャネル長では、ソース領域およびドレイン領域は互いに対して伸張し得、ソースとドレインとの間のチャネル領域全体を実質的に占領し得る。ソースおよびドレインによるこの実質的なチャネル領域の占領の結果として、チャネルは、部分的に消耗し、ソースおよびドレイン電流の流れを変更するために必要なゲート電荷が低減される。このように、ＭＯＳＦＥＴのソースとドレインとの間のインタラクションが、ゲートがデバイスの動作を制御する能力を低下させる。
【０００４】
従って、５０ｎｍプロセス生成を超える従来のバルクＭＯＳＦＥＴデバイスの縮尺調整は、非常に困難である。単純な縮尺調整は、超薄ゲート誘電体（当量酸化物厚は、０．５ｎｍ未満である必要がある）、超シャロー接合（ショートチャネル効果を低減するために１０ｎｍ未満の深さ）、高濃度チャネルドーピング（＞１０１８ｃｍ−３）が必要とされる。これらは、全て、ほぼ同じ程度の異なる問題が原因となる。例えば、超薄ゲート酸化物（１〜２ｎｍ未満）には、トンネル電流という大きな問題があり、超シャロー接合には、低いシート抵抗および接合横方向の急峻性という大きな問題がある。
【０００５】
従来のバルクＭＯＳＦＥＴデバイスに対して、その性能を改善するため、大幅な革新が行われた。シリコン・オン・インシュレータ（ＳＯＩ）基板は、ＭＯＳＦＥＴデバイスが、より速いスピード、より低い電力、およびより高い密度を有することを可能にした。歪みによって引き起こされる、デバイスチャネルのバンド変化は、ＭＯＳＦＥＴデバイスが、キャリア移動度を高め、それにより、駆動電流を高めることを可能にした。二重ゲートＭＯＳＦＥＴ構造が、両側からのチャネルのゲート制御を可能にし、ショートチャネル効果が低減され、より多くの電流が流れることが可能になる。
【０００６】
ＳＯＩウェハは、動作シリコン容量を低減すること、およびトランジスタを絶縁することによって、トランジスタ性能を改善する。薄い表面シリコン層は、トランジスタをオンおよびオフに切り替えるために、帯電することが必要なシリコンの容量を制限し、それにより、トランジスタの寄生容量を低減し、スイッチング速度を増大させる。絶縁層は、トランジスタをその近傍の部材から絶縁し、それにより、漏れ電流を低減させて、トランジスタがより低い供給電圧でも動作することを可能にする。従って、トランジスタは、より小さくなり得、より高い密度でパッケージされ得る。
【０００７】
ＭＯＳＦＥＴデバイス性能のさらなる改善は、歪みによって引き起こされる、デバイスチャネルのバンド変化の導入である。一般的に言って、圧縮歪みチャネルＭＯＳＦＥＴは、正孔移動度を大幅に高め、引っ張り歪みチャネルＭＯＳＦＥＴは、正孔移動度および電子移動度の両方を大幅に高めることを達成する。高められたキャリア移動度は、歪みシリコンＭＯＳＦＥＴデバイスが、同一のゲート長のバルクシリコンの相当物と比べて非常に向上した性能を示すことを可能にする。
【０００８】
二重ゲートＭＯＳＦＥＴ構造は、チャネルの何れの側にも、他のゲートを追加して、両
側からチャネルのゲート制御を可能にするので、ショートチャネル効果低減の改善を可能にする。さらに、両方のゲートを用いてデバイスがオンにされる場合、２つの導電層が形成され、より多くの電流が流れることを可能にする。二重ゲートの伸長は、ゲートがチャネルを囲む場合、ラップアラウンドゲート（ｗｒａｐ−ａｒｏｕｎｄｇａｔｅ）である。二重ゲートＭＯＳＦＥＴ構造の変形例の１つは、フィンＦＥＴである。これは、自己整合二重ゲートによって制御される、シリコン垂直フィンにおいて形成されるシリコンチャネルからなる二重ゲートデバイスである。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
新規の絶縁体基板上の歪みシリコンフィンＦＥＴデバイスにより、歪みによって引き起こされるデバイスチャネルのバンド変化を導入し、それによりキャリア移動度を高め、さらに、ショートチャネル効果を抑制することでＭＯＳＦＥＴデバイスの性能をさらに改善する。
【課題を解決するための手段】
【００１０】
（発明の要旨）
本発明は、ショートチャネル効果を抑制するフィンＦＥＴの利点を有し、移動度を高める歪みチャネルＭＯＳＦＥＴ構造の利点を有する、新規の、絶縁体基板上の歪みシリコンフィンＦＥＴデバイスを開示する。
【００１１】
開示される歪みシリコンフィンＦＥＴデバイスは、絶縁体基板上に製造される二重ゲートフィンＦＥＴデバイスである。歪みシリコンフィンチャネルは、異なる格子定数を有するシリコン含有シードフィン上にシリコン含有エピタキシャル層を形成することによって製造される。シードフィン上にエピタキシャル層を成長させることによって、エピタキシャル層は、シードフィンの単結晶性質に従い、異なる格子定数を有することによって、エピタキシャル層は、格子応力を受け、歪みチャネル層の元となる。シードフィンの格子定数がエピタキシャル層の格子定数よりも大きい場合、エピタキシャル層は、より大きい格子定数に合わせようと、自身を伸ばそうとし、引っ張り応力を受け、引っ張り歪みチャネル構造が形成される。シードフィンの格子定数がエピタキシャル層の格子定数よりも小さい場合、エピタキシャル層は、小さい格子定数へと自身を縮めようとし、圧縮応力を受け、圧縮歪みチャネルフィン構造が形成される。
【００１２】
本発明の一実施形態において、歪みシリコンフィンチャネルは、緩和シリコンゲルマニウムシードフィン上に堆積されるエピタキシャルシリコン層を含む。本発明の他の実施形態は、歪みシリコンゲルマニウムシードフィンがアンダーシード緩和シリコン層上に堆積され、歪みチャネルシリコンフィンが緩和シリコンゲルマニウムシード層上に製造される、歪みシリコンゲルマニウムシードフィン上に堆積されるエピタキシャルシリコン層を含む。
【００１３】
上記の実施形態の変形例において、歪みシリコンチャネルフィン構造は、シリコンゲルマニウムまたはシリコンシードフィン上に堆積される、エピタキシャル炭素ドープシリコン（ＳｉＣ）層またはエピタキシャル炭素ドープシリコンゲルマニウム（ＳｉＧｅＣ）層を含む。
【００１４】
本発明の歪みシリコンチャネルフィン構造は、歪みシリコンフィンＦＥＴデバイスを製造するために用いられ得る。本発明の歪みシリコンフィンＦＥＴデバイスは、ソースとドレインとの間に挟まれる、絶縁層上に立つ薄い歪みシリコン含有フィンチャネルを含む。ゲート誘電体および二重ゲートはフィンの側面を覆い、チャネルの側面上に反転層を形成する。チャネルフィンが十分に薄いので、２つのゲートがチャネル膜全体を制御する。チャネルフィン上の二重ゲートは、ショートチャネル効果を抑制し、駆動電流を高めることができる。歪みチャネルは、高められたキャリア移動度を提供して、デバイス性能をさらに高め得る。従って、本発明の歪みチャネルフィンＦＥＴは、ショートチャネル効果を抑制するだけでなく、正孔キャリア移動度および／または電子キャリア移動度を改善し得る。
【００１５】
本発明の歪みシリコンフィン構造は、絶縁体基板と、該基板上に配置されるシリコンシ
ードフィン構造と、該シードフィン構造上に製造される歪みチャネル層であって、該チャネル層の材料は該シードフィンの材料の格子定数と異なる格子定数を有する、歪みチャネル層とを含み、該チャネル層の歪みは、該チャネル層材料と該シードフィン材料との間の格子不整合の結果であり、それにより上記目的が達成される。
【００１６】
前記シードフィン構造と前記基板との間に配置されたアンダーシード層をさらに含み、該アンダーシード層の材料は、該シードフィンの材料の格子定数と異なる格子定数を有し、該シードフィン構造は、該アンダーシード層材料と該シードフィン材料と間の格子不整合に起因して歪んでもよい。
【００１７】
前記シードフィン構造上にハードマスク層をさらに含んでもよい。
【００１８】
本発明の歪みシリコンフィンＦＥＴデバイスは、絶縁体基板と、該基板上に位置する歪みチャネル領域を挟むソースおよびドレインであって、該歪みチャネルは、シードフィン構造と、該シードフィン構造上に製造される歪みチャネル層であって、該チャネル層の材料は、該シードフィンの材料の格子定数と異なる格子定数を有する、歪みチャネル層とを有する、ソースおよびドレインと、該歪みチャネル上に配置されるゲート誘電体層と、該歪みチャネルにわたって、該ゲート誘電体によって該歪みチャネルから電気的に絶縁される、ゲートとを含み、それにより上記目的が達成される。
【００１９】
前記シードフィン構造材料は、シリコンゲルマニウムまたはシリコンであってもよい。
【００２０】
前記チャネル層材料は、エピタキシャルシリコン、エピタキシャルシリコンゲルマニウム、エピタキシャル炭素ドープシリコン、またはエピタキシャル炭素ドープシリコンゲルマニウムであってもよい。
【００２１】
前記シードフィン構造上にハードマスク層をさらに含んでもよい。
【００２２】
前記シードフィン構造と前記基板との間に配置されたアンダーシード層をさらに含み、該アンダーシード層の材料は、該シードフィンの材料の格子定数と異なる格子定数を有し、該シードフィン構造は、該アンダーシード層材料と該シードフィン材料との間の格子不整合に起因して歪んでもよい。
【００２３】
前記歪みチャネルならびに前記ソースおよびドレインのためのドープ注入をさらに含んでもよい。
【００２４】
前記ソース領域および前記ドレイン領域は、前記チャネル領域へと伸びる低ドープ領域を含んでもよい。
【００２５】
前記ゲート、ソース、およびドレインのシリサイド化をさらに含んでもよい。
【００２６】
本発明の方法は、ａ）絶縁層上にシリコン含有多層を有するシリコン・オン・インシュレータ基板を設ける工程と、ｂ）シードチャネル領域を挟むソース領域およびドレイン領域に、該多層をパターニングする工程であって、該シードチャネルは、シードフィン構造である、工程と、ｃ）該シードフィン構造上にエピタキシャルチャネル層を堆積する工程であって、該チャネル層の材料は該シードフィンの材料の格子定数と異なる格子定数を有し、該エピタキシャルチャネル層は該チャネル層と該シードフィン構造との間の格子不整合に起因して歪みチャネル層になる、工程と、ｄ）該エピタキシャル歪みチャネル上にゲート誘電体層を形成する工程と、ｅ）該エピタキシャル歪みチャネルにわたるゲートを形成する工程とを包含し、それにより上記目的が達成される。
【００２７】
前記シリコン・オン・インシュレータ基板は、前記シリコン含有多層がシリコン層を含むＳＯＩ基板であってもよい。
【００２８】
前記シリコン・オン・インシュレータ基板は、前記シリコン含有多層がシリコンゲルマニウム層を含むＳＧＯＩ基板であってもよい。
【００２９】
前記シリコンゲルマニウムシードフィンのゲルマニウム含有量が１０％〜１００％の間であってもよい。
【００３０】
前記エピタキシャルチャネル層は、シリコン層、シリコンゲルマニウム層、炭素ドープシリコン層、または炭素ドープシリコンゲルマニウム層であってもよい。
【００３１】
前記多層からの前記ソース、ドレインおよびチャネル領域のパターニングは、ｂ１）パターニングされたマスクを該多層上に提供する工程と、ｂ２）該パターニングされたマスクに応じて該多層をパターニングして、ソース、ドレインおよびチャネル領域を規定する
工程と、ｂ３）該パターニングされたマスクを除去する工程とを包含してもよい。
【００３２】
前記工程ｃの後に工程ｃ１をさらに包含する方法であって、工程ｃ１は、ｃ１）前記チャネル領域をドーピングする工程であってもよい。
【００３３】
前記ゲートの形成は、ｅ１）ゲート材料層を堆積する工程と、ｅ２）該ゲート材料層をドーピングする工程と、ｅ３）該ゲート材料層上にパターニングされたマスクを提供する工程と、ｅ４）該パターニングされたマスクに応じて該ゲート材料層をパターニングして、該ゲートを規定する工程と、ｅ５）該パターニングされたマスクを除去する工程とを包含てもよい。
【００３４】
前記工程ｅの後に工程ｆをさらに包含する方法であって、工程ｆは、ｆ）前記チャネル領域と、前記ソースおよびドレイン領域との間に低ドープ領域（ＬＤＤ）およびハロー領域を形成する工程であってもよい。
【００３５】
前記工程ｅの後に以下の工程をさらに包含する方法であって、工程は、ｇ）前記ゲートと前記ソースおよびドレイン領域との間に誘電体スペーサーを形成する工程と、ｈ）前記ソースおよびドレイン領域をドープする工程と、ｉ）該ゲート、ソース、およびドレイン領域のサリサイドを形成する工程とであってもよい。
【００３６】
前記多層は、第１のシリコン含有層と、第２のシリコン含有層であって、該第２のシリコン含有層の材料は、該第１のシリコン含有層の材料の格子定数と異なる格子定数を有し、該第２のシリコン含有層は、該第２のシリコン含有層と該第１のシリコン含有層との間の格子不整合に起因して歪み層になる、第２のシリコン含有層とを含んでもよい。
【００３７】
前記多層は、絶縁体上に第１のシリコン含有層を有するシリコン・オン・インシュレータ基板を提供する工程と、該シリコン・オン・インシュレータ基板上に第２のシリコン含有層を堆積する工程であって、該第２のシリコン含有層の材料は、該第１のシリコン含有層の格子定数と異なる格子定数を有する、工程とによって形成されてもよい。
【００３８】
前記第１のシリコン含有層の厚さは、５ｎｍ〜２０ｎｍの間であってもよい。
【００３９】
前記第１のシリコン含有層はシリコン層であり、前記第２のシリコン含有層は、シリコンゲルマニウム層であってもよい。
【００４０】
前記シリコンゲルマニウム層のゲルマニウム含有量は、１０％〜５０％の間であってもよい。
【００４１】
前記多層の最上層は、ハードマスク層を含んでもよい。
【００４２】
前記シードフィン構造の高さは１０ｎｍ〜２００ｎｍの間であってもよい。
【００４３】
前記シードフィン構造の幅は５ｎｍ〜１００ｎｍの間であってもよい。
【００４４】
前記歪みチャネル層の厚さは５ｎｍ〜１５ｎｍの間であってもよい。
【発明の効果】
【００４５】
二重ゲートフィンＦＥＴ構造において歪みシリコンフィンチャネルを有する歪みシリコンフィンＦＥＴデバイスを開示する。フィンＦＥＴデバイスは、ショートチャネル効果を抑制し、駆動電流を高める、自己整合二重ゲートによって制御されるシリコンフィンチャネルからなる二重ゲートＭＯＳＦＥＴである。フィンＦＥＴデバイスのシリコンフィンチャネルは、異なる格子定数を有するシードフィン上に堆積される歪みシリコン層、例えば、シリコンゲルマニウムシードフィン上に堆積されるシリコン層、またはシリコンシードフィン上に堆積される炭素ドープシリコン層を含む歪みシリコンフィンチャネルである。シリコン層とシードフィンとの間の格子不整合は、開示されるフィンＦＥＴデバイスにおいて歪みシリコンフィンチャネルを生成し、フィンＦＥＴデバイスに固有のショートチャネル効果低減特徴だけでなく、正孔移動度および電子移動度を高めることにおいて改善を示す。
【発明を実施するための最良の形態】
【００４６】
本発明は、歪みシリコンフィン構造と、開示される歪みシリコンフィン構造を用いる歪みシリコンフィンＦＥＴデバイスとを開示する。歪みシリコンフィン構造は、シリコン含有エピタキシャル層を異なる格子定数を有するシリコン含有シードフィン上に形成することによって製造される。歪みシリコンフィンＦＥＴデバイスは、ソースとドレインとの間に挟まれる、絶縁層上に立つ歪みシリコンフィン構造を含み、ゲート誘電体および二重ゲ
ートが歪みシリコンフィン構造の側面を覆い、フィンの側面上に反転層を形成する。
【００４７】
本発明の歪みシリコンフィン構造は、絶縁体基板の上に配置されたシードフィン構造と、シードフィン構造上に製造された歪みチャネル層とを含む。チャネル層材料は、シードフィン材料の格子定数とは異なる格子定数を有し、そのことにより、シードフィンおよびチャネル層との間の格子不整合に起因して、チャネル層は、歪みチャネル層になる。
【００４８】
本発明の歪みシリコンフィン構造には、様々な変形例がある。シードフィンは、歪んでもよいし、緩和（歪みがないか、または歪みが最小限）していてもよい。チャネル層は、シードフィンの上側のみを覆っていてもよいし、シードフィンの上側と、２つの側壁との両方を覆っていてもよい。
【００４９】
本発明の歪みシリコンフィン構造のある実施形態を、図１に示す。図１において、チャネル層は、シードフィンの上側と２つの側壁との両方を覆っている。この実施形態のシードフィンは、歪みシードフィンであってもよいが、緩和シードフィンであることが好ましい。
【００５０】
図１において、歪みチャネルシリコン層１１は、絶縁層１２上の緩和シリコンゲルマニウムフィンシードフィン１０を覆う。緩和シリコンゲルマニウムシードフィン１０は、シリコン基板１３上の絶縁層１２（例えば、二酸化シリコン）の上に配置されることが好ましい。シードフィン１０は、シリコンの格子定数よりも高い格子定数を有する緩和シリコンゲルマニウムフィンであり、そのことにより、シードフィン１０上に成長したエピタキシャルシリコン層１１は、引っ張りによって歪む。
【００５１】
緩和シリコンゲルマニウムフィン構造は、シリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）基板から製造されることが好ましい。ゲルマニウムの濃度は、１０％〜１００％の範囲にわたる。ＳＧＯＩ基板は、シリコンゲルマニウムフィン構造へとパターニングされる。その後、シリコンゲルマニウムフィン構造上に、シリコン層がエピタキシャル成長される。エピタキシャル成長は、シリコンゲルマニウムの露出された表面のみで堆積が起きるような、選択的なエピタキシャル成長であることが好ましい。シリコンの格子定数は、シリコンゲルマニウムの格子定数よりも小さいので、シリコンは二軸引っ張り応力にかけられる。引っ張り応力の強さは、ゲルマニウム濃度の関数であり、シリコンデバイスの所望の性質に対して最適化され得る。図１に示す歪みシリコンフィン構造は、シリコンチャネルがシードフィン構造の２つの側面および上側を覆うので、フィンＦＥＴ構造における三重ゲートデバイスとなり得る。シードフィンの高さＨは、１０ｎｍ〜２００ｎｍの範囲内であることが好ましく、シードフィンの厚さＴは、５ｎｍ〜１００ｎｍの範囲内であることが好ましい。エピタキシャルシリコン層の厚さは、５〜１５ｎｍの範囲内であることが好ましい。開示された歪みシリコンフィン構造の最適の厚さは、フィンＦＥＴデバイスの動作条件下で本体が完全に減損されることを確実にするように選択されることが好ましい。
【００５２】
ＳＧＯＩ基板からのシリコンゲルマニウムフィンのパターニングは、フォトリソグラフィによって行われることが好ましい。ここで、パターニングされたマスクが基板上に提供され、その後、基板はパターンマスクに従ってパターニングされた後、パターニングされたマスクが取り除かれる。パターニングされたマスクは、コーティングされ、フォトマスクの下で紫外光に露光されて、フォトマスクからフォトレジストへとパターンを移したフォトレジスト層であることが好ましい。フォトレジストマスクは、フォトレジストから基板へとパターンを移すエッチング工程の間、基板を保護する。その後、フォトレジストマスクは、剥がされ得る。パターンを移すエッチングは、反応性イオンエッチングまたはウェットエッチングによって達成されることが好ましい。
【００５３】
ＳＧＯＩ基板は、シリコン・オン・インシュレータ（ＳＯＩ）のクラスに属する。ＳＯＩ基板は、典型的には、バルクシリコンウェハ上の絶縁材料の下層上の単結晶シリコンの薄い表面層からなる。代表的には数十ナノメートルから数ミクロンの厚さを有する、薄い表面シリコン層は、トランジスタのシリコンチャネルである。通常二酸化シリコンから製造される絶縁層は、埋め込み酸化物と呼ばれ、通常は数百ナノメートルの厚さである。本発明は、シリコンだけに限定されず、様々なシリコン含有材料または半導体材料、例えば
、シリコンゲルマニウム、シリコン炭素、または複合半導体材料に適用可能である。従って、「歪みシリコンフィン構造」および「歪みシリコンフィンＦＥＴデバイス」における用語「シリコン」は、シリコンゲルマニウム、炭素がドープされたシリコン、または他の半導体材料を意味し得る。本発明において用いられる用語ＳＯＩはまた、半導体基板上の絶縁体上に薄い半導体層を有する全ての基板を含むように解釈が広げられる。例として、シリコン基板上の二酸化シリコン絶縁層上のシリコン層（ＳＯＩ）と、シリコン基板上の二酸化シリコン絶縁層上のシリコンゲルマニウム層（ＳＧＯＩ）とがある。他の例として、シリコン基板上の二酸化シリコン絶縁層上の炭素ドープシリコン層がある。本発明において用いられる絶縁体基板は、半導体支持層上の絶縁体上の多層を有する基板を意味する。多層は、不整合な格子定数を有し、そのことにより、上側の半導体層が歪み得る、２つ以上の半導体層を含み得る。多層の最も下の層は、一般的に、ウェハ基板の一部、例えば、ＳＯＩ基板におけるシリコン層、またはＳＧＯＩ基板におけるシリコンゲルマニウム層である。多層を有する絶縁体基板を製造するために、多層の上側層は、ＳＯＩまたはＳＧＯＩウェハの一番下の層の上にエピタキシャル成長され得る。多層はまた、複数の半導体層およびハードマスク層を含み得る。また、本発明における用語ＳＯＩ基板は、ＳＩＭＯＸ基板などの類似の構造（半導体／絶縁体／半導体）を有する全ての構造も含み得る。
【００５４】
図２は、上記の歪みシリコンフィン構造の変形例を示す。ここで、シードフィン構造の上にハードマスク層が追加されている。この変形例において、チャネル層は、シードフィン構造の２つの側壁のみを覆う。ハードマスク１４がシードフィン上にある状態で、エピタキシャルシリコン層１１’は、シリコンゲルマニウム露出側壁表面のみ堆積され、シードフィンの上側には堆積されない。図２に示される歪みシリコンチャネルフィン構造は、シリコンチャネルがシードフィン構造の２つの側面のみを覆うので、フィンＦＥＴ構造における二重ゲートデバイスになり得る。
【００５５】
緩和シリコンゲルマニウムシードフィン１０上に成長したエピタキシャルチャネルシリコン層１１または１１’は、シリコンの格子定数が、シリコンゲルマニウムの格子定数よりも小さいので、引っ張りによって歪む。この引っ張り歪みに起因して、シリコン層の電子伝導帯の６倍の縮退は、２倍の縮退帯および４倍の縮退帯に分割される。２倍の縮退帯は、より小さいエネルギーを有し、従って、この帯において、電子は、より低い実効質量を有し、シリコンゲルマニウム／シリコンヘテロ接合の歪みシリコンチャネルにおいて、電子がより速く移動することにつながる。従って、歪みシリコンチャネルにおける電子の移動度が増大し、動作トランジスタのスピードが増大することにつながる。さらに、２倍の縮退帯のエネルギーレベルがシリコンゲルマニウム層における伝導帯の端におけるエネルギーレベルよりも低いので、シリコンゲルマニウム／シリコンヘテロ接合は、電子をシリコンチャネルに閉じ込めるヘテロバリアとして機能する。
【００５６】
シリコン層の引っ張り応力は、二重の縮退価電子帯を、軽い正孔帯および重い正孔帯に分割する機能も果たす。伝導帯の場合と同様に、軽い正孔帯はより小さいエネルギーを有し、歪みシリコンチャネルデバイスにおいて、正孔のより小さい実効質量につながり、正孔移動度における増大につながる。
【００５７】
上記の実施形態の他の変形例において、チャネル層は、エピタキシャル炭素ドープシリコン（ＳｉＣ）層またはエピタキシャル炭素ドープシリコンゲルマニウム（ＳｉＧｅＣ）層である。炭素の格子定数が、シリコンまたはゲルマニウムの格子定数よりも小さいので、炭素ドープシリコン層またはシリコンゲルマニウムシードフィン上に製造された炭素ドープシリコンゲルマニウム層は、引っ張りによって歪み、このように、歪み炭素ドープシリコンまたは炭素ドープシリコンゲルマニウムフィン構造が形成される。炭素ドープシリコンまたはシリコンゲルマニウム内の炭素の濃度は、３０％未満であることが好ましい。
【００５８】
歪みシリコンチャネル移動度が高められることと同様に、ＳｉＣおよびＳｉＧｅＣ層における伝導帯および価電子帯の縮退は、同様に分割され、歪みＳｉＣおよびＳｉＧｅＣ層の電子および正孔移動度が高まることにつながる。歪みＳｉＣおよびＳｉＧｅＣチャネル層のさらなる利点は、軽い正孔帯のエネルギーレベルがより高く、従って、軽い電子の閉じ込めと同様に、またはそれに加えて、軽い正孔がまた、歪みＳｉＣまたはＳｉＧｅＣチ
ャネル層に閉じ込められ得ることである。
【００５９】
歪みＳｉＣまたはＳｉＧｅＣチャネル層のさらなる利点は、シードフィンがシリコンであってもよいことである。従って、上記の実施形態の変形例は、シリコンシードフィン上に製造されたＳｉＣまたはＳｉＧｅＣチャネル層を含む。シリコンウェハ基板を用いることによって、シリコン・オン・インシュレータ（ＳＯＩ）基板上の緩和シリコンシードフィンを、緩和シリコンゲルマニウムシード層よりも欠陥レベルが低い状態で、得ることができる。例えば、緩和シリコンゲルマニウム層を得るためには、シリコンゲルマニウム層は、シリコンゲルマニウムが、シリコンゲルマニウム層の格子歪みを低減するために十分な厚さになるまで、シリコン基板上で成長する必要がある。しかし、シリコンゲルマニウムの格子歪みが緩和される場合、シリコンゲルマニウム層において、多数の転位が発生し得る。これらの転位は、トランジスタの性能特徴および長期の信頼性を低下させ得る。現在、ＳＧＯＩ基板における欠陥レベルを低減するためのより良好な技術が利用可能であるが、一般的には、ＳＯＩ基板の方が技術的に進歩している。
【００６０】
上記の実施形態のさらなる変形例において、シード層は、シリコンシードフィンであり、エピタキシャル層は、エピタキシャルシリコンゲルマニウム層である。シリコンの格子定数は、シリコンゲルマニウムの格子定数よりも低いので、シリコンシード層上に製造されるエピタキシャルシリコン層は、圧縮歪みを有し、従って、圧縮歪みシリコンゲルマニウムチャネルフィン構造が形成される。概して、圧縮歪みチャネルフィンＦＥＴは、高められた正孔移動度を有するが、電子移動度はあまり高められないか、高められず、従って、ｐチャネルトランジスタ上の大幅な移動度の改善を有する。
【００６１】
上記の開示された歪みシリコンフィン構造の製造は、以下に開示する半導体製造プロセス技術によって達成され得る。ある特定の製造プロセスを参照しながら、以下に例示および説明するが、本発明は、示された細部に限定されるものではない。半導体製造の一般的なプロセスは、長年実施されてきており、デバイスまたは構造を製造する異なる様式が多数あるので、本発明の範囲および領域内で、本発明の趣旨から逸脱することなく、製造プロセスの細部に様々な変更が為され得る。
【００６２】
上記の実施形態の最初に用いられる基板は、シリコン基板１３（ＳｉＧｅ・オン・インシュレータ、ＳＧＯＩ）上の絶縁体１２上の緩和シリコンゲルマニウム層１５（図３ａ）である。フィン構造がＳＧＯＩ基板上にパターニングされる。シリコンゲルマニウムフィンのパターニングは、フォトリソグラフィプロセスによって行われることが好ましい。パターニングプロセス後のシリコンゲルマニウムフィン構造１０は、厚さＴおよび高さＨを有し、図３ｂに示される通りである。図３ｂは、シリコンゲルマニウム層１５のエッチングを示す。エッチングは、絶縁層１２でストップしているが、フィン構造のパターンエッチングは、絶縁層１２へとオーバーエッチングしてもよい。製造プロセスは、エピタキシャルシリコン層１１の選択的堆積へと続き、シリコンゲルマニウムの露出された表面が覆われる（図３ｃ）。シリコンゲルマニウムシードフィン構造とエピタキシャル成長シリコン層との間の不整合な格子定数に起因して、堆積されたシリコン層が歪み、歪みシリコンフィン構造が形成される。
【００６３】
上記の一連のプロセスの変形例において、シリコンゲルマニウム層１５上にハードマスク１６がまず堆積されて、シリコン基板１３上の絶縁体１２上に多層１６／１５が形成されてもよい（図４ａ）。その後、製造プロセスは、シリコンゲルマニウムフィンの一部１０上のハードマスクの一部１４を含む、厚さＴおよび高さＨを有するフィン構造のパターニング（図４ｂ）およびシリコン層１１’の選択的エピタキシャル成長（図４ｃ）へと、上述したように続けられる。ハードマスクが二酸化シリコンまたは窒化シリコンなどの絶縁体材料であることが好ましいので、シリコン層の選択的堆積は、シードフィン構造の２つの側面上のみに堆積される。その後、ハードマスクはエッチングで取り除かれてもよいし、後に続くプロセス工程の間フィン構造を保護するために残されてもよい。
【００６４】
フィン構造のパターニング後、かつ、シリコン層の選択的堆積の前にハードマスクがエッチングで取り除かれる場合、図４ｂの後の完成したフィン構造は、図３ｃに示すフィン構造に類似する。
【００６５】
上記の一連のプロセスの説明は、シリコンゲルマニウムおよびシリコンをそれぞれシードフィンおよび歪みチャネルとして用いたが、一連のプロセスは、他の種類の材料に適用されてもよい。例えば、層１５は、シリコン基板１３上の絶縁体１２上にシリコン層１５を含むＳＯＩ基板からのシリコン層であってもよい。従って、シードフィン１０は、シリコンシードフィンであってもよく、チャネル層１１または１１’は、炭素ドープシリコン層または炭素ドープシリコンゲルマニウム層であってもよい。
【００６６】
本発明の歪みシリコンチャネルフィン構造は、シードフィン構造と絶縁体基板との間に、アンダーシード（ｕｎｄｅｒｓｅｅｄ）層をさらに含み得る。アンダーシード層の格子定数は、シードフィンの格子定数とは異なり、従って、シードフィンを歪ませる。この実施形態において、チャネル層は、シードフィンの上側および２つの側壁の両方を覆ってもよいし、ハードマスクを用いて、シードフィンの２つの側壁のみを覆ってもよい。
【００６７】
図５は、本発明の歪みシードフィンがアンダーシード層上に配置された歪みシリコンチャネルフィン構造の実施形態を示す。歪みチャネルシリコン２１は、絶縁層２２上の緩和シリコンアンダーシード層２５上の歪みシリコンゲルマニウムフィンシード層２０を覆う。緩和シリコンアンダーシード層２５は、シリコン基板２３上の絶縁層１２（例えば、二酸化シリコン）上に配置されることが好ましい。絶縁層上の多層を有するシリコン・オン・インシュレータ基板から開始して、シリコン・オン・インシュレータ基板は、多層シードフィン構造にパターニングされる。多層は、シリコン上のシリコンゲルマニウムであり、ＳＯＩ基板上のシリコンゲルマニウムの層のエピタキシャル成長によって製造されることが好ましい。多層は、２つの半導体層（シリコンゲルマニウム層およびシリコン層）を含む。半導体層は、不整合な格子定数を有し、上側シリコンゲルマニウム層において歪みが生成される。その後、シリコンチャネル層２１は、多層フィンシード構造上にエピタキシャル成長される。エピタキシャル成長は、シリコンゲルマニウムまたはシリコン表面上においてのみ堆積が起きる選択的エピタキシャル成長であることが好ましい。シードフィン構造は、図５に示すように、厚さＴおよび高さＨを有する。
【００６８】
シリコンアンダーシード層２５は、ＳＯＩ基板に起因して、緩和シリコン格子ｄＳｉを有する。従って、シリコンアンダーシード層２５の格子定数は、ｘＳｉ＝ｙＳｉ＝ｚＳｉ＝ｄＳｉである。シリコン上に堆積されたシリコンゲルマニウムシード層２０について、基板のｘｙ面における格子定数は、シリコンアンダーシード層の格子定数と一致する事が好ましく、従って、堆積されたＳｉＧｅ格子定数は緩和ＳｉＧｅ格子定数よりも、ｘｙ面において小さく、ｄＳｉＧｅ：ｘＳｉＧｅ＝ｘＳｉ＜ｄＳｉＧｅおよびｙＳｉＧｅ＝ｙＳｉ＜ｄＳｉＧｅである。堆積されたシリコンゲルマニウムのｚ方向の格子定数は、そのような制約がなく、その方向に引っ張ることによって、ｘｙ方向における格子定数の圧縮を補償しようとする。従って、堆積されたＳｉＧｅ格子定数は、緩和ＳｉＧｅ格子定数よりも、ｚ方向において大きくなり得、ｄＳｉＧｅ：ｚＳｉＧｅ＞ｄＳｉＧｅである。シリコンおよびシリコンゲルマニウム層の格子定数の概略図は、図５の挿入図に示すとおりである。
【００６９】
歪みシリコンゲルマニウムシード層上に堆積されるエピタキシャルシリコン層は、いくらか歪む。シリコンゲルマニウムは、ｚ方向の格子縮みを受け得るが、概して、シリコンゲルマニウムは、深刻な格子縮みを防ぐために十分なほど堅く、堆積されたシリコンゲルマニウムのｚ方向の格子定数は、依然として、緩和シリコンゲルマニウムの格子定数よりも大きくなり得る。エピタキシャル成長シリコン層は、ｘ、ｙ、およびｚ方向に、それぞれ、格子定数ｘ’Ｓｉ、ｙ’Ｓｉ、ｚ’Ｓｉを有する。エピタキシャル成長シリコン層のｙ方向およびｚ方向の格子定数は、下層の格子定数に従うことが好ましい。すなわち、ｙ方向には、ｙ’Ｓｉ＝ｙＳｉ（緩和シリコン格子定数）であり、ｚ方向には、ｚ’Ｓｉ＝ｚＳｉＧｅ（引っ張り歪みシリコンゲルマニウム格子定数、緩和シリコン格子定数よりも大きい）である。ｘ方向には、このような制約がなく、エピタキシャル成長シリコン層のｘ方向の格子定数ｘ’Ｓｉは、緩和シリコン格子定数ｄＳｉより小さくてもよいし、大きくてもよい。エピタキシャルシリコン層は、シリコンゲルマニウムシードに起因する、ｚ方向の引っ張り歪みを受け得る。この歪みは、シリコン層のおそらくｙ方向に応力がない
状態を変化させ得、シリコン層に引っ張り応力を作用させ得る。エピタキシャルシリコン層による圧縮歪みに起因して、シリコンゲルマニウム格子定数ｚＳｉＧｅが低減しても、エピタキシャルシリコン層およびシリコンゲルマニウムは、両方の層が歪み得る平衡状態に達する。この平衡状態の下で、シリコンゲルマニウム層がすべての方向に圧縮歪みを受け得、エピタキシャルシリコン層がすべての方向に引っ張り応力を受け得ることが推測される。シリコンゲルマニウムシード層の圧縮歪みは、本発明のこの実施形態において、ｐチャネルＰＭＯＳフィンＦＥＴにおける正孔移動度にとってさらに有益となり得る。シリコンゲルマニウム層は、１０％〜１００％の範囲にわたるゲルマニウム濃度を有することが好ましく、１０％〜５０％のゲルマニウム濃度を有することがより好ましい。
【００７０】
図６は、上記の歪みシリコンチャネルフィン構造の変形例を示す。ハードマスク２４が用いられ、シリコン層の選択的エピタキシャル成長の前にシードフィンの上に残される場合、シリコン２１’は、シリコンゲルマニウム２０およびシリコン２５の露出された表面上のみに堆積され、シードフィンの上には堆積されない。
【００７１】
上記の実施形態の変形例において、エピタキシャル層は、エピタキシャル炭素ドープシリコン（ＳｉＣ）層またはエピタキシャル炭素ドープシリコンゲルマニウム（ＳｉＧｅＣ）層である。炭素の格子定数は、シリコンまたはゲルマニウムの格子定数よりも小さいので、炭素ドープシリコン層またはシリコンゲルマニウムシード層上に製造される炭素ドープシリコンゲルマニウム層は、引っ張り応力を有し、従って、歪み炭素ドープシリコンまたは炭素ドープシリコンゲルマニウムフィン構造が形成される。
【００７２】
上記の実施形態の製造プロセスは、シリコン基板２３上の絶縁体２２上のシリコン層２６（Ｓｉ・オン・インシュレータ、ＳＯＩウェハ）から開始され得る。シリコン層の厚さは、５ｎｍ〜２０ｎｍの間である事が好ましく、従って、開始するときのＳＯＩウェハのシリコン厚がこの範囲外である場合、薄くするプロセスが適用され得る。シリコン層を酸化させ、その後、シリコン酸化物層をウェットエッチングすることが、薄くするプロセスとして好ましい。その後、シリコンゲルマニウム層２７が、シリコン層２６上に堆積される（図７ａ）。図７ａは、シリコン含有多層（この場合、シリコンゲルマニウム／シリコン多層）が絶縁層上に配置される、シリコン・オン・インシュレータ基板の図である。シリコンとシリコンゲルマニウムとの間の不整合な格子に起因して、シリコンゲルマニウム層２７は、格子歪みを受ける。その後、フィン構造が、シリコンゲルマニウム／シリコン基板上でパターニングされる。シリコンゲルマニウム／シリコンフィンのパターニングは、フォトリソグラフィプロセスによって行われることが好ましい。フィン構造は、シリコンアンダーシード２５上のシリコンゲルマニウムシードフィン２０から構成され、図７ｂに示される通りである。フィン構造のパターンエッチングは、絶縁層２２へと、またはシリコン基板２３へとオーバーエッチングされてもよい。製造プロセスは、エピタキシャルシリコン層の選択的堆積へと続き、シリコンゲルマニウムおよびシリコンの露出された表面が覆われる（図７ｃ）。歪みシリコンゲルマニウムシードフィン構造とエピタキシャル成長シリコン層との間の不整合な格子定数に起因して、堆積シリコン層は歪み、歪みシリコンフィン構造を形成する。
【００７３】
上記の一連のプロセスの変形例において、ハードマスク２８は、シリコンゲルマニウム層２７上に堆積され得る（図８ａ）。図８ａは、シリコン含有多層（この場合、ハードマスク／シリコンゲルマニウム／シリコン多層）が絶縁層上に配置されるシリコン・オン・インシュレータ基板である。その後、製造プロセスは、上述したように、シリコンアンダーシード部分２５上のシリコンゲルマニウムフィン部分２０上にハードマスク部分２４を含むフィン構造のパターニングへと続き（図８ｂ）、シリコン層２１‘の選択的エピタキシャル成長（図８ｃ）へと続く。ハードマスクが二酸化シリコンまたは窒化シリコンなどの絶縁体材料であることが好ましいので、シリコン層の選択的堆積は、シードフィン構造の２つの側面上のみに堆積される。その後、ハードマスクはエッチングで取り除かれてもよいし、後に続くプロセス工程の間フィン構造を保護するために残されてもよい。
【００７４】
ハードマスクがフィン構造のパターニングの後、かつシリコン層の選択的堆積の前にエッチングで取り除かれる場合、図８ｂの後の完成したフィン構造は、図７ｃに示すフィン
構造と類似する。
【００７５】
本発明の歪みシリコンチャネルフィン構造の他の実施形態は、シードフィンの上面のみを覆うチャネル層を有する。この実施形態のシードフィンは、歪みシードフィンであってもよいが、緩和シードフィンであることが好ましい。
【００７６】
図９において、歪みチャネルシリコン３１は、絶縁層３２上の緩和シリコンゲルマニウムシード層３０上に製造される。緩和シリコンゲルマニウムシード層３０は、シリコン基板３３上の絶縁層３２（例えば、二酸化シリコン）の上に配置されることが好ましい。図１０は、歪みシリコンフィン３１の上にハードマスク３４を含む、上記の歪みシリコンチャネルフィン構造の変形例を示す。
【００７７】
上記の実施形態の変形例において、歪みチャネル材料は、炭素ドープシリコン（ＳｉＣ）または炭素ドープシリコンゲルマニウム（ＳｉＧｅＣ）である。上記の実施形態のさらなる変形例において、シード層は、ＳＯＩ基板のシリコン層である。この変形例において、歪みチャネルはシリコンゲルマニウム、炭素ドープシリコン（ＳｉＣ）、または炭素ドープシリコンゲルマニウム（ＳｉＧｅＣ）であり得る。
【００７８】
上記の実施形態の製造プロセスは、シリコン基板３３上の絶縁体３２上のシリコン層３６（Ｓｉ・オン・インシュレータ、ＳＯＩウェハ）から開始する。シリコン層の厚さは、５ｎｍ〜２０ｎｍの間であることが好ましい。従って、開始するときのＳＯＩウェハのシリコン厚がこの範囲外である場合、薄くするプロセスが適用され得る。その後、シリコンゲルマニウム層３７がシリコン層３６上に堆積され得る（図１１ａ）。その後、フィン構造がシリコンゲルマニウム／シリコン基板上にパターニングされ、絶縁層３２上でストップするか、あるいは、絶縁層３２またはシリコン基板３３上にオーバーエッチングする。シリコンゲルマニウム／シリコンフィンのパターニングは、フォトリソグラフィプロセスによって行われることが好ましい。シリコンシード３０上のシリコンゲルマニウム歪みチャネルフィン３１からなるフィン構造が、図１１ｂに示される。
【００７９】
上記の一連のプロセスの変形例において、ハードマスク３８は、シリコンゲルマニウム層３７上に堆積され得る（図１２ａ）。その後、上述したように、製造プロセスが、シリコンシード部分３０上のシリコンゲルマニウムフィン部分３１上のハードマスク部分３４を含むフィン構造のパターニングへと続く（図１２ｂ）。
【００８０】
本発明は、歪みシリコンフィン構造を開示する。本発明の範囲内において、歪みシリコンフィン構造の基本的な構成要素は、シリコンである。従って、本発明の範囲内における用語「歪みシリコン」は、シリコンゲルマニウム、炭素ドープシリコンなどの「歪みシリコン含有」材料を意味する。上記の説明においてシリコン含有フィン構造が詳細に説明されてきたが、本発明は、歪み半導体チャネルフィン構造がキャリア移動度を向上させ得る、複合半導体、または他の半導体材料に用いられ得る。さらに、上記の説明において絶縁体基板上の歪みシリコンフィン構造が詳細に説明されてきたが、本発明は、シリコンウェハなどのバルク半導体基板にも用いられ得る。
【００８１】
本発明の歪みシリコンチャネルフィン構造はまた、以下に説明する歪みシリコンフィンＦＥＴデバイスに用いられ得る。
【００８２】
本発明のフィンＦＥＴデバイスは、自己整合二重ゲートによって制御される、シリコン垂直フィンにおいて形成される歪みシリコンチャネルからなる二重ゲートＭＯＳＦＥＴデバイスである。フィンＦＥＴ構造は、ショートチャネル効果を抑制するための超薄シリコンフィンと、完全に減損したチャネル膜全体を制御する２つの自己整合ゲートとを含む。フィンＦＥＴ構造において、フィンＦＥＴ構造のゲート長は、ソースとドレインとの間の距離であり、しばしば、スペーサーギャップによって規定される。フィンＦＥＴのデバイス幅は、フィンの高さである。これは、電流がフィンの垂直面に沿って流れるからである。この幅の規定は、チャネルの一方の側面のみを計算したものである。フィンの両側の側面を制御する２つのゲートがあるので、フィンの厚さは、本体の厚さの２倍に等しい。フィンＦＥＴデバイスにおけるチャネル膜幅はチャネル長よりも短く、チャネルフィン上の二重ゲートは、ショートチャネル効果を効果的に抑制し、駆動電流を高める。２つのゲートが互いに対して、かつ、ソースおよびドレイン領域に対して自己整合する自己整合ゲー
トが、寄生容量、直列抵抗を低減し、チャネル長を制御するために好ましい。開示された歪みシリコンフィンＦＥＴデバイスは、寄生抵抗を低減するために、さらに隆起ソースおよびドレインを有し得る。フィンが薄いので、フィンのドープは、ショートチャネル効果を抑制するために必要とされず、不純物の散乱に起因する移動度の低下が低減される。
【００８３】
本発明のフィンＦＥＴデバイスに対するさらなる改善は、上述したように、歪みチャネルフィン構造を追加することである。歪みチャネルフィンＦＥＴデバイスは、正孔および／または電子移動度をかなり高めることができる。高められたキャリア移動度によって、歪みシリコンフィンＦＥＴデバイスは、同じゲート長のバルクシリコンの相当物または歪みのないシリコンフィンＦＥＴ相当物と比較して、かなり向上した性能を示すことが可能になる。
【００８４】
図１３は、本発明の歪みシリコンフィンＦＥＴデバイスの斜視図である。歪みシリコンフィンＦＥＴ構造は、基板４３上の絶縁層４２上の歪みシリコンフィン構造５２と、歪みチャネルフィンを覆うゲート誘電体層と、歪みチャネルフィン５２にわたって伸び、ゲート誘電体によって歪みチャネルフィン５２から電気的に絶縁されている、ゲート４８とを含む。歪みシリコンフィンＦＥＴ構造は、さらに、歪みシリコンフィン５２をはさむソース４７およびドレイン５１を含む。任意に含まれる誘電体ハードマスク４６は、ソース、ドレイン、およびチャネルフィンを覆う。誘電体スペーサー４９は、ゲート４８を覆い、分離する。
【００８５】
歪みシリコンフィンＦＥＴ構造は、シリコン・オン・インシュレータ（ＳＯＩ）基板などの絶縁体基板上に製造されることが好ましい。また、開示された歪みシリコンＳＯＩデバイスが、バルクシリコンウェハなどのバルク半導体基板上に製造されることが可能である。
【００８６】
開示された歪みシリコンフィンＦＥＴデバイスは、上記で詳細に開示したように、歪みシリコンチャネルフィン構造を用いる。要約すると、開示された歪みシリコンチャネルフィン構造は、不整合な格子を有するシードフィン上に堆積された歪みシリコン含有チャネル層を含む。シードフィンと上に重ねられるチャネル層との間の不整合な格子は、チャネル層において歪みを生じさせる。
【００８７】
不整合な格子を有するシードフィンおよび上に重ねられるチャネル層の様々な実施形態は、以下の通りである。
【００８８】
−シードフィン上に堆積されるエピタキシャルチャネル層は、例えば、
−シリコンゲルマニウムフィンがＳＧＯＩ基板から製造された、緩和シリコンゲルマニウムシードフィン上に堆積されるエピタキシャルシリコン層、
−シリコンフィンがＳＯＩ基板から製造された、緩和シードフィン上に堆積されるエピタキシャルシリコンゲルマニウム層、
−シリコンゲルマニウムフィンがＳＧＯＩから製造された、緩和シリコンゲルマニウムシードフィン上に堆積されるエピタキシャル炭素ドープシリコン層、
−シリコンフィンがＳＯＩ基板から製造された、緩和シリコンシードフィン上に堆積されるエピタキシャル炭素ドープシリコン層、および
−シリコンゲルマニウムフィンがＳＧＯＩ基板から製造された、緩和シリコンゲルマニウムシードフィン上に堆積されるエピタキシャル炭素ドープシリコンゲルマニウム層、
−シリコンフィンがＳＯＩ基板から製造される、緩和シリコンシードフィン上に堆積されるエピタキシャル炭素ドープシリコンゲルマニウム層であり、
−シードフィンがアンダーシード層上に製造される、シードフィン上に堆積されるエピタキシャルチャネル層は、例えば、
−多層シリコンゲルマニウム／シリコンフィンがＳＯＩ基板から製造される、シリコンアンダーシード層上のシリコンゲルマニウムシードフィン上に堆積されるエピタキシャルシリコン層、
−多層シリコンゲルマニウム／シリコンフィンがＳＯＩ基板から製造される、シリコンしたシード層上のシリコンゲルマニウムシードフィン上に堆積されるエピタキシャル炭素ドープシリコン層、および
−多層シリコンゲルマニウム／シリコンフィンがＳＯＩ基板から製造される、シリコンしたシード層上のシリコンゲルマニウムシードフィン上に堆積される、エピタキシャル炭素ドープシリコンゲルマニウム層であり、
−フィン構造に製造される、絶縁体基板上のチャネル／シード多層は、例えば、
−ＳＧＯＩ基板のシリコンゲルマニウムシード層上に堆積されるエピタキシャルシリコン層、
−ＳＧＯＩ基板のシリコンゲルマニウムシード層上に堆積されるエピタキシャル単度ドープシリコン層、
−ＳＧＯＩ基板のシリコンゲルマニウムシード層上に堆積されるエピタキシャル炭素ドープシリコンゲルマニウム層、
−ＳＯＩ基板のシリコンシード層上に堆積されるエピタキシャル炭素ドープシリコン層、および
−ＳＯＩ基板のシリコンシード層上に堆積されるエピタキシャル炭素ドープシリコンゲルマニウム層である。
【００８９】
図１４は、第１の実施形態のハードマスクがないシードフィン構造上のシリコン層を有する、開示された歪みシリコンフィンＦＥＴデバイスの上面図である。フィンＦＥＴは、チャネル１０４によって分離されたソース１０６およびドレイン１０７を有する電界効果トランジスタである。チャネル１０４の導電性は、チャネル１０４を覆って伸び、ゲート電極１０８に接続される二重ゲート１０３によって制御される。二重ゲート１０３は、スペーサー１０９およびゲート誘電体１１０によって、チャネル１０４から電気的に絶縁される。二重ゲート１０３は、歪みシリコンチャネル１０４の両側の側面および上部を覆うので、実際には、三重ゲートである。本発明のコンテキストにおいて、用語「二重ゲート」は、「１つより多いゲート」を意味する総称的な用語であり、従って、二重または三重ゲートデバイスを含む。
【００９０】
図１４はまた、フィンＦＥＴ構造のフィンチャネル１０４を切断した、断面ＡＡ’を示す。フィンＦＥＴデバイスは、基板１０１上の絶縁層１０２上に製造されることが好ましい。フィンＦＥＴチャネルは、シードフィン１０５および歪みシリコンチャネル１０４を含み、シードフィン１０５の両側の側面および上部を覆う歪みシリコンチャネルである。フィンＦＥＴデバイスは、ゲート１０３が歪みシリコンチャネル１０４の両側を覆い、フィンの上部も覆うので、三重ゲートデバイスになる。三重ゲート１０３は、ゲート誘電体１１０によってチャネル１０４から分離される。
【００９１】
図１４は、さらに、フィンＦＥＴ構造の三重ゲートを切断した、断面ＢＢ’を示す。断面ＢＢ’は、絶縁層１２および基板１０１上のシードフィン層１０５と、歪みシリコンチャネル１０４と、ゲート誘電体１１０とを切断する。三重ゲート１０３はまた、スペーサー１０９が三重ゲート１０３をシリコンチャネル１０４から分離した状態で、フィン構造の上部分を覆う。
【００９２】
ハードマスクを有するシードフィン上にシリコン層を有する上記の実施形態の変形例において、図１５は、フィンＦＥＴ構造の新たな変形例のフィンチャネルを切断した、断面ＡＡ’を示す。フィンＦＥＴチャネルは、シードフィン１０５と、ハードマスク１１１と、シードフィン１０５上に選択的に成長した歪みシリコンチャネル１０４とを含む歪みシリコンチャネルである。二重ゲート１０３は、歪みシリコンチャネル１０４を覆い、ゲート誘電体によって、チャネル１０４から分離される。
【００９３】
図１５はまた、フィンＦＥＴ構造の二重ゲート１０３を切断した、フィンＦＥＴ構造の新たな変形例の断面ＢＢ’を示す。断面ＢＢ’は、絶縁層１０２および基板１０１上に位置するシードフィン層１０５と、ハードマスク層１１１を切断する。二重ゲート１０３は、二重ゲート１０３をシリコンチャネル１０４から分離するスペーサー１０９を有する。
【００９４】
図１６は、シードフィン構造がアンダーシード層から生成される、シードフィン構造上のシリコン層を有するフィンＦＥＴ構造の他の実施形態の断面ＡＡ’を示す。フィンＦＥＴデバイスは、基板１２１上の絶縁層１２２上に製造される。フィンＦＥＴチャネルは、アンダーシード層１３２上に成長するシードフィン１２５と、シードフィンおよびアンダ
ーシード層１３２の上に選択的に成長する歪みシリコンチャネル１２４とを含む歪みシリコンチャネルである。二重ゲート１２３は、歪みシリコンチャネル１２４を覆い、ゲート誘電体１３０によってチャネル１２４から分離される。
【００９５】
図１７は、シード層上にシリコン層を有するフィンＦＥＴ構造の他の実施形態の断面ＡＡ’を示す。フィンＦＥＴデバイスは、基板１４１上の絶縁層１４２上に製造される。フィンＦＥＴチャネルは、シード層１４５と、シード層１４５上に成長する歪みシリコンチャネル１４４とを含む。二重ゲート１４３は、歪みシリコンチャネル１４４を覆い、ゲート誘電体１５０によってチャネル１４４から分離される。
【００９６】
開示された歪みシリコンフィンＦＥＴ構造が１０ｎｍ〜２００ｎｍの間の厚さを有し、フィン構造の幅が５ｎｍ〜１００ｎｍの間であり、歪みチャネルの厚さが５ｎｍ〜１５ｎｍの間であることが好ましい。本発明の歪みチャネルフィン構造の幅は、完全に減損した本体を確実にするために、ゲート長より短いことが好ましい。歪みシリコンフィンＦＥＴ構造は、フィン構造の２つの側面上に製造される歪みチャネルを有することが好ましく、フィン構造の２つの側面および上部上に製造される歪みチャネルを有することがより好ましい。歪みシリコンフィンＦＥＴ構造は、さらに、ソースおよびドレイン領域がチャネル領域へと伸びる低ドープ領域を含む、ＬＤＤ（低ドープドレイン）およびハロー注入と、ソースおよびドレイン領域がチャネル領域よりも高濃度でドープされることが好ましい歪みチャネル、ソースおよびドレインのためのドープ注入と、ソース、ドレインおよびゲートのケイ化とを含むことが好ましい。開示された歪みシリコンフィンＦＥＴ構造は、熱的に成長した二酸化シリコン、堆積された二酸化シリコン、または高ｋ誘電体材料、例えば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、ケイ化ハフニウム、ケイ化ジルコニウム、ケイ化アルミニウム、あるいは、これらの任意の組合せもしくは合金であることが好ましい。ゲート誘電体の当量二酸化シリコン厚は、０．３ｎｍ〜３ｎｍの間であることが好ましい。開示された歪みシリコンフィンＦＥＴ構造は、ポリシリコン、ドープポリシリコン、または金属であることが好ましい。
【００９７】
上記の開示された歪みシリコンフィン構造の製造は、以下に開示する半導体製造プロセス技術によって達成され得る。ある特定の製造プロセスを参照しながら、以下に例示および説明するが、本発明は、示された細部に限定されるものではない。半導体製造の一般的なプロセスは、長年実施されてきており、デバイスまたは構造を製造する異なる様式が多数あるので、本発明の範囲および領域内で、本発明の趣旨から逸脱することなく、製造プロセスの細部に様々な変更が為され得る。
【００９８】
本発明の歪みシリコンフィンＦＥＴデバイスの製造プロセスは、図１、図２、図５、図６、図９または図１０に示す、歪みシリコンチャネルフィン構造の製造から開始される。これらの様々な実施形態の製造プロセスは、類似するので、以下には、１つの実施形態しか示さない。
【００９９】
図１８ａ〜１８ｅは、本発明の一実施形態による、歪みシリコンフィンＦＥＴデバイス、すなわち、シードフィン構造がアンダーシード層から製造された、シードフィン構造上のシリコン層の製造の工程を示す。図１８ａにおいて、絶縁層上にシリコン含有多層を有するシリコン・オン・インシュレータ基板が提供される。シリコン含有多層は、シリコン層２０３上のシリコンゲルマニウム層２０４を含む。シリコンゲルマニウム層２０４は、シリコン層２０３上にエピタキシャル成長されることが好ましいが、シリコン層にゲルマニウム注入してもよい。シリコン層２０３は、シリコン基板２０１、埋め込み酸化物層２０２、およびシリコン層２０３を含むインシュレータＳＯＩまたはＳＩＭＯＸ基板の一部である。本発明の他の局面において、多層は、シリコンゲルマニウム層の上に堆積されるハードマスク層をさらに含んでもよい。シリコン層２０３は、アンダーシード層として機能し、厚さが５ｎｍ〜２０ｎｍの間であることが好ましい。開始するときの基板のシリコン層の厚さがこの範囲外である場合、シリコンを薄くする工程が行われることが好ましい。シリコンを薄くする工程として、シリコンが酸化され、その後、酸化シリコンが選択的にエッチングで取り除かれる、酸化／エッチング工程が好ましい。酸化は、熱酸化または高速熱酸化であることが好ましく、選択的エッチングは、ＨＦ溶液を用いるウェットエッ
チングまたは反応性イオンエッチングであることが好ましい。シリコン層を所望の厚さまで薄くした後、シリコンゲルマニウムの層２０４がシリコン層２０３の上にエピタキシャル成長される。シリコンゲルマニウム層２０４とシリコン層２０３とを組み合わせた厚さは、フィンＦＥＴデバイスの幅を規定する。シリコンゲルマニウムは、歪み、歪みシリコンフィンＦＥＴ構造の歪みチャネルのためのシード層としての役割を果たす。ハードマスク層（図示せず）がシリコンゲルマニウム層上に堆積され得、シリコンゲルマニウム表面が保護され、プラズマエッチングなどのアグレッシブなエッチング化学的作用を用いることが可能になる。
【０１００】
ソースおよびドレイン構造の間のフィンチャネルを含むフォトレジストマスクを生成する光リソグラフィ、電子ビームリソグラフィ、ｘ線リソグラフィ、または、他の従来の手段の使用を通じてパターンを規定するように、フォトレジストが塗布される。フォトレジストマスク規定の後、エッチングプロセスが用いられて、シリコンゲルマニウム層２０４およびシリコン層２０３がパターニングされる。その後、フォトレジストがはがされ、部分的に製造されたデバイスは図１８ｂに示す通りである。デバイスの形成は、ソース２０７およびドレイン２０８がアンダーシード層２０５上の歪みシリコンゲルマニウムシードフィン２０６を挟む工程を含む。エッチングプロセスの間シードフィン表面が受けた損傷を修復するために犠牲酸化プロセスが用いられてもよい。酸化プロセスはまた、シードフィン幅を低減し、そのことによって、リソグラフィに代わる寸法が達成されることを可能にするために用いられてもよい。犠牲酸化は、熱酸化プロセスまたは高速熱酸化プロセスによって行われ得る。その後、犠牲酸化物ははがされ、シリコンおよびシリコンゲルマニウム表面が露出される。フィンの高さは、１０ｎｍ〜２００ｎｍの間であることが好ましく、フィンの幅は５ｎｍ〜１００ｎｍの間であることが好ましい。
【０１０１】
次に、図１８ｃに示すように、選択的エピタキシャルシリコン層が、シードフィン表面上に堆積される。シリコンの厚さは、５ｎｍ〜１５ｎｍの間であり、シリコンゲルマニウムシードフィン２０６およびシリコンアンダーシード層２０５との不整合な格子に起因して応力がかかっている。エピタキシャルシリコン層は、歪みシリコンチャネル２１０を形成し、また、ドレイン２１１およびソース２１２を覆う。チャネルイオン注入工程は、仕事関数調節などのデバイス性能を最適化するように、シリコンチャネルフィン構造に適用され得る。注入されるドーパントは、ｐ型およびｎ型デバイスの両方のための二重仕事関数調整を可能にするように選択され得る。フィンが薄いので、チャネルイオン注入ドーピングは、ショートチャネル効果を抑制するために必要とされるとは限らない。デバイスの閾値電圧は、ゲートの仕事関数を調節すること、例えば、シリコンゲルマニウム合金または耐熱性金属もしくは窒化チタンなどの化合物を用いることによって制御され得る。
【０１０２】
ゲート誘電体層２１３は、歪みシリコンチャネルフィン構造上に成長または堆積される。ゲート誘電体は、熱成長酸化シリコン、堆積された酸化シリコン、窒化シリコン、高誘電率材料、例えば、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム、ケイ化ハフニウム、ケイ化ジルコニウム、ケイ化アルミニウム、あるいはこれらの任意の組合せもしくは合金であってもよい。ゲート誘電体の酸化物当量厚は、０．３ｎｍ〜１０ｎｍの間であることが好ましく、０．３ｎｍ〜３ｎｍの間であることがより好ましい。次に、ゲート材料層が表面にわたって堆積される。ゲート材料は、ポリシリコン、シリコンゲルマニウム、耐熱性金属、または、窒化チタンもしくはモリブデンなどの化合物、あるいは、アルミニウム、銅、またはアルミニウム銅合金などの他の適切な導電性材料であってもよい。ポリシリコンゲート材料が用いられる場合、ゲートは、この工程において、イオン注入によってドープされ得る。ゲートマスクが規定されるが、フォトリソグラフィ技術によって行われることが好ましい。その後、下にあるゲート材料がエッチングされて、歪みシリコンチャネル２１０をわたるゲート電極２１６およびゲート２１５が形成される。ゲートエッチングプロセスは、ゲート誘電体２１３および絶縁層２０２上でストップする。ハードマスクが用いられる場合、ゲートエッチングは、薄いゲート誘電体上でははく、ハードマスク上でストップし得、ゲートエッチング工程の間、ハードマスクがシリコン活性領域を保護し得る。ゲート２１５は、ゲート誘電体２１３によって、シリコンチャネル２１０か
ら電気的に絶縁される。その後、低ドープドレイン（ＬＤＤ）および／またはハロー領域を形成するために、適切なドーパントの低濃度注入が用いられ得る。その後、酸化シリコンまたは窒化シリコンなどの誘電体の堆積および非等方性エッチングによって、ゲートおよびチャネルの側壁上にスペーサーが形成される。チャネルまたは他の領域の側壁上のスペーサーは、所望される場合、さらなるエッチングによって、図１８ｄに示すようにゲート２１５のいずれかの側面上のゲートスペーサー２１７を残して除去され得る。
【０１０３】
スペーサー形成の後、イオン注入によるソースおよびドレインの形成が行われる。また、ポリシリコンゲート２２５が、既にドープされていない場合、この工程でドープされ得る。ドーピングは、イオン注入、ガス侵入レーザドーピング、イオンシャワードーピングガスもしくは固体ソース拡散によって行われ得る。ドーパントの種類および濃度は、ｎ型またはｐ型などの必要とされるデバイス特性を達成するために選択される。ソースおよびドレイン領域の側面および上部をドープするために、アングルイオン注入、またはシャローイオン注入が用いられ得る。任意の注入の損傷は、高温でアニールされ得る。ソースおよびドレインの直列抵抗はまた、ソース２２１およびドレイン２２０を高伝導性材料で処理すること、例えば、シリサイド堆積プロセス（シリサイドがソースおよびドレイン上に堆積される）、または自己整合シリサイド（サリサイド）プロセス（金属がソースおよびドレイン上に堆積され、その後、シリコンと反応してシリサイドを形成する）によって低減され得る。ケイ化チタン、ケイ化コバルト、ケイ化パラジウムなどの複数のシリサイドまたはサリサイドプロセスが利用可能である（図１８ｅ）。処理は、当該技術のデバイス製造プロセスの他の状態へと続けることができ、デバイスまたは回路製造が終了する。
【０１０４】
他の実施形態において、この方法は、ＳＯＩ基板ではなく、バルク基板または絶縁体基板（例えば、ガラスまたはプラスチック）を用いてもよい。この方法はまた、誘電体層によって分離され、コモンゲートを有する垂直に並べられたＮＭＯＳおよびＰＭＯＳトランジスタを製造するために用いられ得る。例えば、Ｈｕらによる米国特許第６，４１３，８０２号を参照されたい。この特許は、本明細書中で参考として援用される。また、ＣＭＰ技術が、本発明によるフィンＦＥＴ構造の製造に用いられてもよい。例えば、Ｍｕｌｌｅｒらによる米国特許第６，２５２，２８４号および第６，４３２，８２９号を参照されたい。これらの特許は、本明細書中で参考として援用される。この方法はまた、二重ゲートが２つの別個のゲート電極を有する２つの別個のゲートである歪みシリコンフィンＦＥＴデバイスを製造するために用いられ得る。例えば、Ｙｕらによる米国特許第６，４５８，６６２号を参照されたい。この特許は本明細書中で参考として援用される。この方法はまた、二重ゲートが異なる幅を有する歪みシリコンフィンＦＥＴデバイスを製造するために用いられ得る。例えば、Ｉｅｏｎｇらによる米国特許第６，４９２，２１２号を参照されたい。この特許は本明細書中で参考として援用される。
【０１０５】
以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【図面の簡単な説明】
【０１０６】
【図１】図１は、本発明の歪みシリコンチャネルフィン構造のある実施形態を示す図である。
【図２】図２は、図１の実施形態の変形例を示す図である。
【図３ａ】図３ａは、図１の実施形態の製造プロセスを示す図である。
【図３ｂ】図３ｂは、図１の実施形態の製造プロセスを示す図である。
【図３ｃ】図３ｃは、図１の実施形態の製造プロセスを示す図である。
【図４ａ】図４ａは、図２の実施形態の製造プロセスを示す図である。
【図４ｂ】図４ｂは、図２の実施形態の製造プロセスを示す図である。
【図４ｃ】図４ｃは、図２の実施形態の製造プロセスを示す図である。
【図５】図５は、本発明の歪みシリコンチャネルフィン構造の他の実施形態を示す図である。
【図６】図６は、図５の実施形態の変形例を示す図である。
【図７ａ】図７ａは、図５の実施形態の製造プロセスを示す図である。
【図７ｂ】図７ｂは、図５の実施形態の製造プロセスを示す図である。
【図７ｃ】図７ｃは、図５の実施形態の製造プロセスを示す図である。
【図８ａ】図８ａは、図６の実施形態の製造プロセスを示す図である。
【図８ｂ】図８ｂは、図６の実施形態の製造プロセスを示す図である。
【図８ｃ】図８ｃは、図６の実施形態の製造プロセスを示す図である。
【図９】図９は、本発明の歪みシリコンチャネルフィン構造の他の実施形態を示す図である。
【図１０】図１０は、図９の実施形態の変形例を示す図である。
【図１１ａ】図１１ａは、図９の実施形態の製造プロセスを示す図である。
【図１１ｂ】図１１ｂは、図９の実施形態の製造プロセスを示す図である。
【図１２ａ】図１２ａは、図１０の実施形態の製造プロセスを示す図である。
【図１２ｂ】図１２ｂは、図１０の実施形態の製造プロセスを示す図である。
【図１３】図１３は、本発明の歪みシリコンフィンＦＥＴデバイスの斜視図である。
【図１４】図１４は、開示される歪みシリコンフィンＦＥＴデバイスのある実施形態の異なる視点からの図である。
【図１５】図１５は、図１４の実施形態の変形例を示す図である。
【図１６】図１６は、図１４の実施形態の他の変形例を示す図である。
【図１７】図１７は、図１４の実施形態の他の変形例を示す図である。
【図１８ａ】図１８ａは、本発明の一実施形態による、歪みシリコンフィンＦＥＴデバイスの製造工程を示す図である。
【図１８ｂ】図１８ｂは、本発明の一実施形態による、歪みシリコンフィンＦＥＴデバイスの製造工程を示す図である。
【図１８ｃ】図１８ｃは、本発明の一実施形態による、歪みシリコンフィンＦＥＴデバイスの製造工程を示す図である。
【図１８ｄ】図１８ｄは、本発明の一実施形態による、歪みシリコンフィンＦＥＴデバイスの製造工程を示す図である。
【図１８ｅ】図１８ｅは、本発明の一実施形態による、歪みシリコンフィンＦＥＴデバイスの製造工程を示す図である。
【符号の説明】
【０１０７】
１０  シードフィン層
１１  歪みチャネルシリコン層
１２  絶縁体層
１３  シリコン基板
１４  ハードマスク
１５  シリコンゲルマニウム層
１６  ハードマスク
【図１】
2005019970.tif 000003
【図２】
2005019970.tif 000004
【図３ａ】
2005019970.tif 000005
【図３ｂ】
2005019970.tif 000006
【図３ｃ】
2005019970.tif 000007
【図４ａ】
2005019970.tif 000008
【図４ｂ】
2005019970.tif 000009
【図４ｃ】
2005019970.tif 000010
【図５】
2005019970.tif 000011
【図６】
2005019970.tif 000012
【図７ａ】
2005019970.tif 000013
【図７ｂ】
2005019970.tif 000014
【図７ｃ】
2005019970.tif 000015
【図８ａ】
2005019970.tif 000016
【図８ｂ】
2005019970.tif 000017
【図８ｃ】
2005019970.tif 000018
【図９】
2005019970.tif 000019
【図１０】
2005019970.tif 000020
【図１１ａ】
2005019970.tif 000021
【図１１ｂ】
2005019970.tif 000022
【図１２ａ】
2005019970.tif 000023
【図１２ｂ】
2005019970.tif 000024
【図１３】
2005019970.tif 000025
【図１４】
2005019970.tif 000026
【図１５】
2005019970.tif 000027
【図１６】
2005019970.tif 000028
【図１７】
2005019970.tif 000029
【図１８ａ】
2005019970.tif 000030
【図１８ｂ】
2005019970.tif 000031
【図１８ｃ】
2005019970.tif 000032
【図１８ｄ】
2005019970.tif 000033
【図１８ｅ】
2005019970.tif 000034