(57)【要約】【課題】  ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が低減された横型ＭＯＳＦＥＴを提供する。【解決手段】  Ｎ＋基板１１０にＡｓ、Ｓｂ、リンなどのＮ型不純物を導入することにより、Ｐ＋ソース埋込層１１２ａなどを熱処理する際に、Ｐ＋導入層１１４に含まれるボロン、Ａｌなどの原子とＮ＋基板１１０に含まれるＡｓ、Ｓｂ、リンなどの原子とがクーロン力により引き合うため、Ｎ＋基板１１０のせり上がりを抑制することができる。このため、実効エピ厚を厚くすることができる。したがって、ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が低減されたNチャネル型横型ＭＯＳＦＥＴ１００を実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ソース電極と、ゲート電極と、ドレイン電極とを備える電界効果型トランジスタであって、
第１導電型不純物が導入された基板と、
前記基板上に形成された相対的に高濃度の第２導電型不純物導入層と、
前記第２導電型不純物導入層上に形成された相対的に低濃度の第２導電型不純物エピタキシャル層と、
を備えることを特徴とする電界効果型トランジスタ。
【請求項２】
請求項１に記載の電界効果型トランジスタにおいて、
前記基板と前記第２導電型不純物導入層とに接する第２導電型不純物ソース埋込層をさらに備えることを特徴とする電界効果型トランジスタ。
【請求項３】
請求項１または２に記載の電界効果型トランジスタにおいて、
前記第１導電型不純物がＡｓ、Ｓｂからなる群から選択される一または二の物質であることを特徴とする電界効果型トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタの構造に関する。
【背景技術】
【０００２】
裏面ソースの横型パワーＭＯＳＦＥＴなどの電界効果型トランジスタにおいては、実効的なエピ厚はドレイン−ソース間耐圧（ＢＶｄｓｓ）やドレイン−ソース間容量（Ｃｄｓ）に強く影響しており、実効エピ厚を厚くして、ドレイン−ソース間耐圧を高く、容量を低くすることが望ましい。
【０００３】
また、ソースを裏面に接地させるために、基板内に不純物の押し込みが行われるが、一方、不純物の押し込みによって基板のせりあがりが生じるため、実効的なエピ厚が薄くなる。ここで、ソース接地を行うのは、ソース電極からワイヤー接続するとワイヤーによるソースインダクタンスが大きく高周波特性を劣化させるため、裏面ソースにして裏面を直接パッケージフレームに接続するためである。
【０００４】
したがって、ソースを裏面に接地させる為に基板内に不純物を押し込みつつ、基板のせりあがりを抑えて実効エピ厚をより厚くとることが重要である。また、基板抵抗を極力小さくすることも重要である。
【０００５】
特許文献１記載の技術に代表される従来の技術においては、Ｎチャネル型横型ＭＯＳＦＥＴなどの電界効果型トランジスタは、図７の断面図に示すようにＰ＋基板１０上にＰ−エピタキシャル層１１を有しており、その上にＮ＋ソース拡散層１５やＮ−ドレイン層１６、及びゲート電極１７等のＭＯＳＦＥＴなどの電界効果型トランジスタ構造を形成している。ここで、Ｎ＋ソース拡散層１５は、ソース電極１８を介してＰ＋埋込層１２ａと接続されている。また、Ｐ＋埋込層１２ａはＰ＋基板１０と接続することにより、裏面ソース接地構造を形成している。
【０００６】
上記ソース接地構造のためのＰ＋埋込層は、図８に示す工程断面図のように、Ｐ＋基板１０上にＰ−エピタキシャル層１１の成長を行った後、Ｐ＋埋込層１２ａを形成するためのＰ＋拡散、もしくはイオン注入を行い、最後に埋め込みのための熱処理を行うことによって形成している。
【０００７】
【特許文献１】特開２００４−６３９２２号公報
【特許文献２】特開２００２−３４３９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記文献記載の技術をはじめとする従来の技術は、以下の点で改善の余地を有していた。
【０００９】
図７〜図９は、従来技術におけるＭＯＳＦＥＴなど電界効果型トランジスタを説明するための図である。図７および図８において、通常、Ｐ＋基板１０とＰ−エピタキシャル層１１にはＰ型不純物としてボロンが用いられるが、ボロンは軽元素のため拡散係数が大きく、エピタキシャル成長の際の熱処理やソース押し込みのための熱処理による基板のせりあがり量が大きい。
【００１０】
たとえば、０．００７５Ωｃｍ（約２×１０１９ｃｍ−３）のボロンが導入されたＰ＋基板上に、１０Ωｃｍ（約１×１０１５ｃｍ−３)のボロンを導入して、厚さ１０μｍのＰ−エピを形成して熱処理を加えた場合には、図７のＡ−Ａ’方向のプロファイルを示した図９に示すように、２×１０１５ｃｍ−３にて実効エピ厚を規定した場合、実効エピ厚は約３μｍ程度となってしまう。そのため、ドレイン−ソース間耐圧（ＢＶｄｓｓ）を大きくすることとドレイン−ソース間容量（Ｃｄｓ）を小さくすることが難しいという点で改善の余地を有していた。
【００１１】
本発明は上記事情に鑑みてなされたものであり、その目的とするところは、ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が小さい電界効果型トランジスタを提供することにある。
【課題を解決するための手段】
【００１２】
本発明によれば、ソース電極と、ゲート電極と、ドレイン電極とを備える電界効果型トランジスタであって、第１導電型不純物が導入された基板と、基板上に形成された相対的に高濃度の第２導電型不純物導入層と、第２導電型不純物導入層上に形成された相対的に低濃度の第２導電型不純物エピタキシャル層と、を備えることを特徴とする電界効果型トランジスタが提供される。
【００１３】
本発明によれば、基板に含まれる第１導電型不純物と第２導電型不純物導入層に含まれる第２導電型不純物とがクーロン力により引き合うため、基板のせり上がりを抑制することができる。したがって、実効エピ厚の厚膜化を実現することができ、ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が小さい電界効果型トランジスタを実現することができる。
【００１４】
また、基板と第２導電型不純物導入層とに接する第２導電型不純物ソース埋込層をさらに備えてもよい。
【００１５】
また、第１導電型不純物がＡｓ、Ｓｂからなる群から選択される一または二の物質であってもよい。第１導電型不純物として基板に比抵抗の比較的小さなＡｓ、Ｓｂからなる群から選択される一または二の物質を導入することにより、基板の抵抗値を低減することができる。したがって、基板の抵抗値の低い裏面ソース接地構造を有する電界効果型トランジスタを実現することができる。また、拡散係数の比較的小さなＡｓ、Ｓｂが導入された基板上に、第２導電型不純物導入層が形成されていることにより、基板のせり上がりをより抑制することができる。したがって、実効エピ厚のさらなる厚膜化を実現することができる。この結果、ドレイン−ソース間耐圧がより大きく、ドレイン−ソース間容量がより小さい電界効果型トランジスタを実現することができる。
【発明の効果】
【００１６】
本発明によれば、ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が小さい電界効果型トランジスタが提供される。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。本実施形態においては、たとえば、第１導電型不純物としてＮ型不純物を用い、第２導電型不純物としてＰ型不純物を用いたＮチャネル型横型ＭＯＳＦＥＴについて説明するが、Ｐチャネル型横型ＭＯＳＦＥＴについても、不純物の導電型を逆にすることで同様に説明することができる。
【００１８】
図１に本実施形態に係るＮチャネル型横型ＭＯＳＦＥＴ１００を示す。
【００１９】
Ｎチャネル型横型ＭＯＳＦＥＴ１００は、第１導電型不純物としてＡｓ、Ｓｂ、リンなどのＮ型不純物が導入されたシリコン基板であるＮ＋基板１１０と、Ｎ＋基板１１０上に形成されたボロン、ＡｌなどのＰ型不純物が導入された相対的に高濃度である第２導電型不純物導入層であるＰ＋導入層１１４、Ｐ＋導入層１１４上に形成されたボロン、ＡｌなどのＰ型不純物がイオン注入された相対的に低濃度である第２導電型エピタキシャル層であるＰ−エピタキシャル層１１１、Ｎ＋基板１１０上に形成されたボロン、ＡｌなどのＰ型不純物がイオン注入された第２導電型ソース埋込層であるＰ＋ソース埋込層１１２ａおよびＡｓ、Ｓｂ、リンなどのＮ型不純物がイオン注入されたＮ＋ソース埋込層１１２ｂを有している。ここで、Ｎ＋基板１１０には、たとえば、Ａｓが２×１０１９ｃｍ−３の濃度で導入されている。また、Ｐ＋導入層１１４には、たとえば、ボロンが１×１０１６ｃｍ−３の濃度で導入されており、Ｐ−エピタキシャル層１１１には、たとえば、ボロンが１×１０１５ｃｍ−３の濃度で導入されており、Ｐ＋導入層１１４の不純物濃度は、Ｐ−エピタキシャル層１１１よりも相対的に高濃度である。さらに、Ｐ＋ソース埋込層１１２ａには、たとえば、ボロンが１×１０１９ｃｍ−３の濃度で導入されている。
【００２０】
また、Ｐ−エピタキシャル層１１１内には、Ａｓ、Ｓｂ、リンなどのＮ型不純物がイオン注入されたドレイン拡散層であるＮ−ドレイン層１１６、ボロン、ＡｌなどのＰ型不純物が導入されたＰ＋ベース層１３６、Ａｓ、Ｓｂ、リンなどのＮ型不純物がイオン注入された、ドレイン電極１１９と接続されるＮ＋コンタクト１３８が形成されており、Ｐ＋ベース層１３６上にはゲート絶縁膜１３０を介してゲート電極１１７が接続されている。ゲート電極１１７は、ゲート電極端子１４４を除き、その周囲を絶縁膜１３２に覆われている。また、絶縁膜１３２上には、層間膜１３４と、ゲート電極１１７への電界集中を抑制し、ソース基準電位を固定する役割を有するポリシリコン電極１２０とが形成されている。ドレイン電極１１９はドレイン電極端子１４６をその上部に備える。
【００２１】
また、Ｐ＋ソース埋込層１１２ａ上には、Ａｓ、Ｓｂ、リンなどのＮ型不純物がイオン注入されたＮ＋ソース拡散層１１５が形成され、Ｎ＋ソース埋込層１１２ｂ内に形成されたＡｓ、Ｓｂ、リンなどのＮ型不純物がイオン注入されたＮ＋コンタクト１４０と接続される。ここで、Ｎ＋コンタクト１４０はソース電極１１８と接続される。
【００２２】
ここで、Ｐ＋導入層１１４はＮ−ドレイン層１１６とＮ＋基板１１０とがパンチスルーしないために設けられており、不純物のプロファイルは、たとえば、濃度１×１０１６ｃｍ−３程度で、厚さは１μｍ程度である。また、Ｎ＋基板１１０に導入された不純物の導電型とＰ＋導入層１１４に導入された不純物の導電型とが逆であるため、Ｎ＋基板１１０のせり上がりを抑制することができる。
【００２３】
ここで、Ｐ＋導入層１１４は、Ｐ＋ソース埋込層１１２ａに接続され、Ｐ＋ソース埋込層１１２ａはＢ−Ｂ’方向を上面からみた図２に示すようなレイアウトによりＮ＋コンタクト１４０を介して、ソース電極１１８に接続されている。
【００２４】
また、コンタクト部であるＤ−Ｄ’平面を断面として上面からみた図３に示すように、Ｎ＋ソース拡散層１１５を除くＰ＋ソース埋込層１１２ａにＰ＋コンタクトを配置することで、Ｐ＋ソース埋込層１１２ａとソース電極１１８とが接続される。ソース電極１１８はＮ＋コンタクト１４０を介してＮ＋ソース埋込層１１２ｂと接続され、Ｎ＋ソース埋込層１１２ｂは、Ｎ＋基板１１０の裏面全体に設けられ、裏面ソース端子１４２を下部に備える裏面ソース電極１４１に接続されているため、最終的にＰ＋ソース埋込層１１２ａは裏面ソース電極１４１へと接地されることになる。
【００２５】
したがって、Ｎチャネル型横型ＭＯＳＦＥＴ側からＮ＋基板１１０側を見た場合、同じＰ型にて裏面ソース接地されているため、Ｎチャネル型横型ＭＯＳＦＥＴとして動作することになる。
【００２６】
以下、Ｎチャネル型横型ＭＯＳＦＥＴ１００の製造工程を説明する。
【００２７】
図４〜図５は、Ｎチャネル型横型ＭＯＳＦＥＴ１００の工程断面図である。
【００２８】
Ａｓ、Ｓｂ、リンなどのＮ型不純物が導入されたＮ＋基板１１０上に、ボロンなどのＰ型不純物をイオン注入する、もしくはボロンなどのＰ型不純物をイオン拡散させることによりＰ＋導入層１１４を形成する（図４（ａ）〜（ｂ））。次に、ボロンなどのＰ型不純物イオンを用いてＰ−エピタキシャル成長を行い、Ｐ−エピタキシャル層１１１を形成する（図４（ｃ））。
【００２９】
ついで、Ｐ−エピタキシャル層１１１上にレジスト１１３を形成し、既知のリソグラフィー技術を用いて、Ｐ＋ソース埋込層１１２ａを形成するために、選択的に、ボロンなどのＰ型不純物を拡散させる、もしくはボロンなどのＰ型不純物をイオン注入する（図４（ｄ））。
【００３０】
次に、既知のリソグラフィー技術を用いて、Ｎ＋ソース埋込層１１２ｂを形成するために、選択的に、Ａｓ、Ｓｂ、リンなどのＮ型不純物をイオン拡散させる、もしくはＮ型不純物をイオン注入する（図４（ｅ））。ついで、Ｐ＋ソースとＮ＋ソースとを埋め込むために、１１５０℃程度で５〜６時間、熱処理を行う（図４（ｆ））。
【００３１】
次に、ゲート絶縁膜１３０を成膜し、その上の一部にポリシリコンとタングステンシリコンの積層体などを形成しゲート電極１１７とする（図５（ｇ））。ついで、レジスト膜１１３を形成し、既知のリソグラフィー技術を用いてレジスト膜１１３を選択的に除去した後、ゲート電極１１７およびＰ＋ベース層１３６にボロンなどのＰ型不純物を注入し、続いて、Ａｓ、Ｓｂ、リンなどのＮ型不純物をソース領域に注入する（図５（ｈ））。次に、ゲート電極１１７を保護する絶縁膜１３２を形成し、その上にポリシリコン電極１２０および層間膜１３４を形成した後、層間膜１３４をＣＭＰ技術により平坦化する（図５（ｉ））。
【００３２】
次に、層間膜１３４上にレジスト膜（不図示）を成膜し、既知のリソグラフィー技術を用いてレジスト膜（不図示）を選択的に除去した後、プラズマエッチングなどを用いてコンタクトホールを形成する。ついで、コンタクトホールの底部にＡｓ、Ｓｂ、リンなどのＮ型不純物をイオン注入し、Ｎ＋コンタクト１３８およびＮ＋コンタクト１４０を形成する。続いて、コンタクトホール内にバリアメタルを成膜し、その上にタングステンを成長させ、エッチバックする。次に、スパッタリング法などを用いてアルミニウムなどを成膜した後、既知のリソグラフィー技術とエッチング技術を用いてソース電極１１８およびドレイン電極１１９を形成する（図５（ｊ））。次に、ゲート電極端子１４４、裏面ソース電極１４１、裏面ソース端子１４２、ドレイン電極端子１４６を設けることでＮチャネル型横型ＭＯＳＦＥＴ１００が形成される（図１）。
【００３３】
以上のプロセスによりＮチャネル型横型ＭＯＳＦＥＴ１００が形成される。
【００３４】
以下、本実施形態に係るＮチャネル型横型ＭＯＳＦＥＴ１００の効果について説明する。
【００３５】
本実施形態においては、Ｎ＋基板１１０にＡｓ、Ｓｂ、リンなどのＮ型不純物を導入することにより、Ｐ＋ソース埋込層１１２ａなどを熱処理する際に、Ｐ＋導入層１１４に含まれるボロン、Ａｌなどの原子とＮ＋基板１１０に含まれるＡｓ、Ｓｂ、リンなどの原子とがクーロン力により引き合うため、Ｎ＋基板１１０のせり上がりを抑制することができる。このため、実効エピ厚を厚くすることができる。したがって、ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が低減されたＮチャネル型横型ＭＯＳＦＥＴ１００を実現できる。
【００３６】
また、特許文献１記載の技術に代表される従来の技術において用いられていたボロンなどが導入された基板においては、製造安定性を維持するため、導入されるボロンなどの不純物の濃度を高めることは難しかった。そのため、基板の比抵抗の値を低減することが難しく、その数値は、たとえば、０．００５〜０．０１０Ωｃｍ程度であった。これに対して、Ｎチャネル型横型ＭＯＳＦＥＴ１００においては、Ｎ＋基板１１０に導入される不純物として、比較的高濃度で基板に導入することが可能であり、比較的比抵抗が小さいＮ型不純物であるＡｓ、Ｓｂを用いることにより、Ｎ＋基板１１０の比抵抗を低減することができ、具体的には、比抵抗を従来の１／３以下程度である０．００１〜０．００３Ωｃｍ程度とすることができる。したがって、裏面ソース接地構造を有し、基板抵抗の低いＮチャネル型横型ＭＯＳＦＥＴ１００を実現することができる。
【００３７】
また、本実施形態においては、従来の技術において基板に導入されていたボロンなどと比較して拡散係数の小さいＡｓ、ＳｂがＮ＋基板１１０に導入されている。たとえば、Ａｓが０．００１５Ωｃｍ（約８×１０１９ｃｍ−３）導入されたＮ＋基板１１０上に、Ｐ＋導入層１１４およびボロンなどのＰ型不純物が１０Ωｃｍ（約１×１０１５ｃｍ−３）導入されたＰ−エピタキシャル層１１１を１０μｍ形成した場合、図１に示すＮチャネル型横型ＭＯＳＦＥＴ１００のＣ−Ｃ’方向のプロファイルである図６に示すように、実効エピ厚は約５μｍとなる。このため、ボロンが用いられていた従来の技術における実効エピ厚である約３μｍ（図９）と比較して、約２μｍ程度の実効エピ厚膜化を図ることができる。したがって、従来の技術と比較して、約２μｍ程度実効エピ厚を厚膜化することができることによって、ドレイン−ソース間耐圧を、たとえば５０ｖ程度向上させることができる。この理由は、横型ＭＯＳＦＥＴのドレイン−ソース間耐圧（ＢＶｄｓｓ）は、実効エピ厚に強く依存しているからであり、すなわち、Ｎ−ドレイン層１１６とＰ−エピタキシャル層１１１との間のＰＮ接合部において電界集中して耐圧の降伏に至るからである。この電界集中は、Ｐ−エピタキシャル層１１１が厚いほど、電圧をかけたときに伝導電子の少ない領域である空乏層が広がりやすいため緩和される。したがって、本実施形態において、実効エピ厚を厚くすることにより、ドレイン−ソース間耐圧が大きいＮチャネル型横型ＭＯＳＦＥＴを実現することができる。また、ボロンが用いられていた従来の技術における実効エピ厚と比較して、実効エピ厚を約２μｍ程度厚膜化できることによって、ドレイン−ソース間容量（Ｃｄｓ）を、たとえば、３０％程度低減することができる。すなわち、ドレイン−ソース間容量は、Ｎ−ドレイン層１１６とＰ−エピタキシャル層１１１との間のＰＮ接合容量に大きな影響を受けるからである。このため、Ｐ−エピタキシャル層１１１が厚いほど、電圧をかけたときに伝導電子の少ない領域である空乏層が広がりやすい。したがって、ＰＮ接合容量が低減されるため、ドレイン−ソース間容量（Ｃｄｓ）の低減を図ることができる。この結果、ドレイン−ソース間容量が低減されたＮチャネル型横型ＭＯＳＦＥＴ１００を実現することができる。
【００３８】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００３９】
たとえば、上記実施形態においては、第１導電型不純物としてＮ型不純物を用い、第２導電型不純物としてＰ型不純物を用いてＮチャネル型横型ＭＯＳＦＥＴ１００のドレイン−ソース間耐圧の向上とドレイン−ソース間容量の低減を実現する形態について説明したが、第１導電型不純物としてＰ型不純物を用い、第２導電型不純物としてＮ型不純物を用いてもよい。具体的には、上記実施形態においては、Ｎ＋基板１１０上にＰ＋導入層１１４を形成することによるクーロン力を用いたＮ＋基板１１０のせり上がりの抑制によって、ドレイン−ソース間耐圧を大きくし、ドレイン−ソース間容量が低減されたＮチャネル型横型ＭＯＳＦＥＴ１００について説明した。これに対して、ボロン、Ａｌなどが導入されたＰ＋基板上にリン、Ａｓ、ＳｂなどのＮ型不純物が導入されたＮ＋導入層を形成することによるクーロン力を用いたＰ＋基板のせり上がりの抑制によって、実効エピ厚の厚膜化を実現し、ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が低減されたＰチャネル型横型ＭＯＳＦＥＴを実現してもよい。
【００４０】
また、上記実施形態においては、ＭＯＳＦＥＴについて説明したが、ＭＩＳＦＥＴなど他の電界効果型トランジスタであっても、基板に第１導電型不純物を用い、基板に含まれる第１導電型不純物と第２導電型不純物導入層に含まれる第２導電型不純物とがクーロン力により引き合うことによって基板のせり上がりを抑制することにより実効エピ厚の厚膜化を実現し、ドレイン−ソース間耐圧が大きく、ドレイン−ソース間容量が小さい電界効果型トランジスタが実現できればよい。さらに、第１導電型不純物として基板に比抵抗の比較的小さなＡｓ、Ｓｂからなる群から選択される一または二の物質を導入することによって、基板の抵抗値を低減し、基板の抵抗値の低い裏面ソース接地構造を有する電界効果型トランジスタを実現してもよい。さらにまた、拡散係数の比較的小さなＡｓ、Ｓｂが導入された基板上に、第２導電型不純物導入層が形成されていることによって、基板のせり上がりをより抑制することにより、実効エピ厚のさらなる厚膜化を実現し、ドレイン−ソース間耐圧がより大きく、ドレイン−ソース間容量がより小さい電界効果型トランジスタを実現してもよい。
【図面の簡単な説明】
【００４１】
【図１】実施の形態に係るＭＯＳＦＥＴを模式的に示した断面図である。
【図２】実施の形態に係るＭＯＳＦＥＴのＢ−Ｂ’断面図である。
【図３】実施の形態に係るＭＯＳＦＥＴのＤ−Ｄ’断面図である。
【図４】実施の形態に係るＭＯＳＦＥＴの工程断面図である。
【図５】実施の形態に係るＭＯＳＦＥＴの工程断面図である。
【図６】実施の形態に係るＭＯＳＦＥＴの不純物プロファイルを示す図である。
【図７】従来の技術に係るＭＯＳＦＥＴを模式的に示した断面図である。
【図８】従来に技術に係るＭＯＳＦＥＴの工程断面図である。
【図９】従来の技術に係るＭＯＳＦＥＴの不純物プロファイルを示す図である。
【符号の説明】
【００４２】
１００      Ｎチャネル型横型ＭＯＳＦＥＴ
１１０      Ｎ＋基板
１１１      Ｐ−エピタキシャル層
１１２ａ    Ｐ＋ソース埋込層
１１２ｂ    Ｎ＋ソース埋込層
１１３      レジスト
１１４      Ｐ＋導入層
１１５      Ｎ＋ソース拡散層
１１６      Ｎ−ドレイン層
１１７      ゲート電極
１１８      ソース電極
１１９      ドレイン電極
１２０      ポリシリコン電極
１３０      ゲート絶縁膜
１３２      絶縁膜
１３４      層間膜
１３６      Ｐ＋ベース層
１３８      Ｎ＋コンタクト
１４０      Ｎ＋コンタクト
１４１      裏面ソース電極
１４２      裏面ソース端子
１４４      ゲート電極端子
１４６      ドレイン電極端子
【図１】
2005353703.tif 000003
【図２】
2005353703.tif 000004
【図３】
2005353703.tif 000005
【図４】
2005353703.tif 000006
【図５】
2005353703.tif 000007
【図６】
2005353703.tif 000008
【図７】
2005353703.tif 000009
【図８】
2005353703.tif 000010
【図９】
2005353703.tif 000011