(57)【要約】【課題】たとえばプラズマディスプレイパネル等の走査駆動に適用可能な大電流の線順次駆動のための駆動電圧供給回路を、特別な回路素子やプロセスを必要とせずに、そのチップサイズを低減する。【解決手段】６４個の各駆動出力回路に含まれるシフトレジスタ１１（１）〜１１（６４）が直列に接続され、６４個の各駆動出力回路が順番にＰＭＯＳトランジスタ２０＿１〜２０＿４を含む４系統の制御回路に対応し、制御される。ＰＭＯＳトランジスタ２０＿１を含む第１系統の制御回路（駆動出力ＨＶＯ１，５，４ｎ−３）では、各シフトレジスタ１１（１），１１（５），１１（４ｎ−３）の出力がすべてＬレベルの時は、全ての駆動出力はＶＨ（高電圧）レベルとなり、各シフトレジスタ１１（１），１１（５），１１（４ｎ−３）のいずれか１つの出力が選択的にＨレベル（ＶＤＤ）となる時は、選択駆動出力のみがＧＮＤレベルとなり、非選択駆動出力はハイインピーダンス（ＨＺ）状態となるもののダイオード１４に逆バイアスがかかるため、ＶＨレベルを維持する。【選択図】図４
2005129121.tif 000002
【特許請求の範囲】
【請求項１】
第１の駆動電圧が供給される第１の駆動電圧供給ラインと、
第２の駆動電圧が供給される第２の駆動電圧供給ラインと、
第１の電圧入力端子と、上記第２の駆動電圧供給ラインに接続された第２の電圧入力端子と、駆動電圧出力端子と、上記第１の電圧入力端子と上記駆動電圧出力端子との間に接続されたダイオード素子と、上記第２の電圧入力端子と上記駆動電圧出力端子との間に接続されたスイッチング素子と、駆動制御信号を入力するラッチ回路と、上記ラッチ回路に保持されている上記駆動制御信号に応じて上記スイッチング素子の導通状態を制御するドライバとをそれぞれ有し、上記ラッチ回路が直列に接続されてシフトレジスタが構成され、上記ラッチ回路の接続順序に従って配置されている複数の駆動電圧出力回路と、
上記第１の駆動電圧供給ラインとｎ（ｎは１以上の整数）個おきの上記駆動電圧出力回路の上記第１の電圧入力端子との間に接続されたｎ＋１個の共用スイッチング素子と、
上記共用スイッチング素子に共通に接続された上記駆動電圧出力回路の上記ラッチ回路に保持されている上記駆動制御信号に応じて当該共用スイッチング素子の導通状態を制御するｎ＋１個の駆動回路と、
を有する駆動電圧供給回路。
【請求項２】
上記共用スイッチング素子に共通に接続された上記駆動電圧出力回路の上記ラッチ回路に保持されている上記駆動制御信号が全て同じである場合に当該共用スイッチング素子が導通状態とされ、それ以外の場合に上記共用スイッチング素子が非導通状態とされる請求項１に記載の駆動電圧供給回路。
【請求項３】
上記第１の駆動電圧が高電圧駆動電圧であり、上記第２の駆動電圧が接地電圧であり、上記ダイオード素子のアノードが上記第１の電圧入力端子に接続され、上記ダイオード素子のカソードが上記駆動電圧出力端子に接続されている請求項１又は２に記載の駆動電圧供給回路。
【請求項４】
上記ｎが３である請求項１、２又は３に記載の駆動電圧供給回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、たとえばプラズマディスプレイパネル等の走査駆動に適用可能な大電流の線順次駆動のための駆動電圧供給回路に関するものである。
【背景技術】
【０００２】
以下、添付図面を参照しながら、従来の駆動回路（駆動電圧供給回路）について説明する。
図６および図７は、従来の駆動回路のブロック図である。
図６に示すとおり、従来の駆動回路１ａは６４個の出力駆動部１０ａが順次に配置されて構成され、それぞれの出力駆動部１０ａが駆動出力ＨＶＯ１〜６４を出力する。
図７は、各出力駆動部１０ａの内部ブロック図であり、出力駆動部１０ａはシフトレジスタ１１と、ゲート回路１２ａ，１２ｂと、バッファ回路１３と、プルダウン用ＮＭＯＳトランジスタ１５と、ダイオード１６，１７と、レベルシフト回路１８と、プルアップ用ＰＭＯＳトランジスタ１９とを備えて構成される。
【０００３】
なお、図６に示すとおり、それぞれ順次に配置された複数の出力駆動部１０ａのうち、特定の出力駆動部１０ａについて述べるときは、１番目の出力駆動部１０ａおよび２番目の出力駆動部１０ａをそれぞれ１０ａ（１），１０ａ（２）と括弧を付し、すべての出力駆動部１０ａに共通した内容を説明する場合は、括弧を付さずに１０ａと記載する。また、出力駆動部１０ａの各構成要素についても同様に、たとえば２番目の出力駆動部１０ａのシフトレジスタ１１はシフトレジスタ１１（２）と記載する。
【０００４】
まず、上述した出力駆動部１０ａの各構成要素について図７を用いて説明する。
シフトレジスタ１１のＩ端子は出力駆動部１０ａの外部端子１１１に接続され、シフトレジスタ１１のＯ端子は出力駆動部１０ａの外部端子１１２に接続される。シフトレジスタ１１のＣＫ端子は出力駆動部１０ａの外部端子１１３に接続され、クロック信号ＣＫを取り込む。
シフトレジスタ１１は、ＣＫ端子に入力するクロック信号ＣＫに同期したタイミングで、順次、外部端子１１１を通してＩ端子から入力するデータ信号を端子１１２に出力し、後段の出力駆動部１０ａへ受け渡すと同時に、ゲート回路１２ａ，１２ｂへ出力する。
【０００５】
ゲート回路１２ａ，１２ｂは、それぞれ外部端子１２１に接続され、外部端子１２１から制御信号ＣＴＲＬを入力する。制御信号ＣＴＲＬは、たとえば２ビットの信号により構成され、この制御信号ＣＴＲＬにより、ゲート回路１２ａ，１２ｂがレベルシフト回路１８およびバッファ回路１３に出力する論理レベルの組合せを自由に制御することが可能である。
本実施例においては、ゲート回路１２ａ，１２ｂに入力されるシフトレジスタ１１の出力がＨレベル（ＶＤＤ）のときは、ゲート回路１２ａ，１２ｂの出力論理レベルはともにＨレベルとなり、ゲート回路１２ａ，１２ｂに入力されるシフトレジスタ１１の出力がＬレベル（ＧＮＤ）のときは、ゲート回路１２ａ，１２ｂの出力論理レベルはともにＬレベルとなるように、ゲート回路１２ａ，１２ｂは、外部端子１２１を通して制御信号ＣＴＲＬにより制御される。
【０００６】
バッファ回路１３は、ゲート回路１２ａの出力端子とＮＭＯＳトランジスタ１５のゲート端子に接続され、ゲート回路１２ａの出力論理レベルに応じて、そのバッファ出力をプルダウン用ＮＭＯＳトランジスタ１５に供給する。
【０００７】
レベルシフト回路１８は、ゲート回路１２ｂの出力端子とＰＭＯＳトランジスタ１９のゲート端子に接続され、ゲート回路１２ｂの出力論理レベルを出力駆動部１０ａの駆動出力であるＨＶＯレベルに変換する。
すなわち、ゲート回路１２ｂの出力がＨレベル（ＶＤＤ）のときはＨレベル（ＶＨ）を出力し、ゲート回路１２ｂの出力がＬレベル（ＧＮＤ）のときはＬレベル（ＧＮＤ）を出力する。したがって、レベルシフト回路１８の入出力の論理はバッファと同様である。
【０００８】
図８はレベルシフト回路１８の１実施例を示す回路図である。
図８を用いて、レベルシフト回路１８の構成と動作を以下説明する
図８に例示した実施例においては、レベルシフト回路１８はインバータ１８１と、ＮＭＯＳトランジスタ１８２，１８３と、プルアップ用ＰＭＯＳトランジスタ１８４，１８５から構成される。
ゲート回路１２ｂの出力Ｓ１２ｂがＨレベル（ＶＤＤ）のときは、ＮＭＯＳトランジスタ１８２はオン状態となり、プルアップ用ＮＭＯＳトランジスタ１８５はオン状態となるため、出力信号Ｓ１８はＨレベル（ＶＨ）となる。その際、ＮＭＯＳトランジスタ１８３はオフ状態となるので、出力信号Ｓ１８の出力線はＧＮＤ線と遮断される。このとき、ＰＭＯＳトランジスタ１８４は、オフ状態を維持する。
ゲート回路１２ｂの出力Ｓ１２ｂがＬレベル（ＧＮＤ）のときは、ＮＭＯＳトランジスタ１８３がオン状態となり、出力信号Ｓ１８はＬレベル（ＧＮＤ）となる。その際、ＮＭＯＳトランジスタ１８２はオフ状態となり、ＰＭＯＳトランジスタ１８４がオン状態となるので、プルアップ用ＰＭＯＳトランジスタ１８５はオフ状態を維持し、出力信号Ｓ１８の出力線は高電圧ＶＨ線と遮断される。
すなわち、レベルシフト回路１８は、ゲート回路１２ｂの出力論理を維持したまま電圧をレベルシフトさせる。
【０００９】
次に、プルダウン用のＮＭＯＳトランジスタ１５は、そのゲート端子がバッファ回路１３の出力側に接続され、ドレイン端子が出力駆動部１０ａの出力端子２００に接続され、ソース端子が外部端子１５１に接続される。外部端子１５１は、常にＧＮＤ線に接続されている。
プルアップ用のＰＭＯＳトランジスタ１９は、そのゲート端子がレベルシフト回路１８に接続され、ソース端子が外部端子１９１に接続され、そしてドレイン端子が出力駆動部１０ａの出力端子２００に接続される。外部端子１９１は、常に高圧（ＶＨ）側の電源線に接続される。
上述したとおり、プルダウン用ＮＭＯＳトランジスタ１５のドレイン端子とプルアップ用ＰＭＯＳトランジスタ１９のドレイン端子が出力端子２００に接続されているので、ゲート回路１２ａ，１２ｂの出力論理レベルにより、出力駆動部１０ａの出力端子２００の出力をＶＨ（高圧）レベルまたはＧＮＤレベルに制御することができる。
【００１０】
次に、図６を用いて、従来の駆動回路１ａにおける各出力駆動部１０ａの接続状態について説明する。
図６に示すように、各出力駆動部１０ａの外部端子１０１および外部端子１５１はそれぞれ電源電圧ＶＤＤ線およびグランドＧＮＤ線に接続され、これにより出力駆動部１０ａ内の各素子が機能する。
各出力駆動部１０ａの外部端子１２１は、すべて制御信号ＣＴＲＬ線に接続され、これにより、各出力駆動部１０ａのゲート回路１２ａ，１２ｂのロジックはすべて同一となる。
出力駆動部１０ａ（１）の外部端子１１１（１）には、データ信号が入力され、シフトレジスタ１１（１）のＩ端子に入力される。
【００１１】
各出力駆動部１０の外部端子１１３は、外部のクロック信号ＣＫ線に接続され、これにより、各出力駆動部１０ａのシフトレジスタ１１のＣＫ端子に同一のタイミングでクロック信号ＣＫが入力され、動作する。
出力駆動部１０ａ（１）の外部端子１１２（１）は出力駆動部１０ａ（２）の外部端子１１１（２）と接続されているので、シフトレジスタ１１（１）の出力（端子Ｏのレベル）が、クロック信号ＣＫに同期してシフトレジスタ１１（２）の入力端子Ｉに取り込まれる。
また、同様に、出力駆動部１０ａ（２）の外部端子１１２（２）は出力駆動部１０ａ（３）の外部端子１１１（３）と接続されているので、シフトレジスタ１１（２）の出力（端子Ｏのレベル）が、クロック信号ＣＫに同期してシフトレジスタ１１（３）の入力端子Ｉに取り込まれる。
したがって、出力駆動部１０ａ（１）が外部端子１１１（１）より入力したデータ信号は、クロック信号ＣＫに同期して順次、後段の出力駆動部１０ａにシフトされていく動作となる。
【００１２】
以上説明したように、各出力駆動部１０ａ（１）〜１０ａ（６４）は、シフトレジスタ１１のＩ端子とＯ端子を介して、それぞれカスケードに接続され、また、電源電圧ＶＤＤや制御信号ＣＴＲＬ等の入力を行う外部端子が、ＶＤＤ線やＣＴＲＬ線等の外部の共通線に接続されている。
【００１３】
上述した構成を有する駆動回路１ａの動作を、以下にタイミングチャートを用いて説明する。
図９は、従来の駆動回路１ａの動作を説明するためのタイミングチャートである。
図９において、（Ａ）はクロック信号ＣＫを示し、（Ｂ）は出力駆動部１０ａ（１）のシフトレジスタ１１（１）のＩ端子に入力されるデータ信号Ｄａｔａを示し、（Ｃ）は出力駆動部１０ａ（１）の駆動出力ＨＶＯ１を示し、（Ｄ）は出力駆動部１０ａ（２）の駆動出力ＨＶＯ２を示し、（Ｅ）は出力駆動部１０ａ（６３）の駆動出力ＨＶ６３を示し、（Ｆ）は出力駆動部１０ａ（６４）の駆動出力ＨＶ６４を示す。
また、本駆動回路１ａの基本動作を説明するため、図９（Ｂ）に示すとおり、データ信号Ｄａｔａとして１パルスを出力駆動部１０ａ（１）に入力した場合を示している。
【００１４】
まず、時刻ｔ１では、データ信号ＤａｔａがまだＬレベル（ＧＮＤ）であるため、全出力駆動部１０のシフトレジスタ１１の出力はＬレベル（ＧＮＤ）であり、ＮＭＯＳトランジスタ１５はオフ状態であり、また、レベルシフト回路１９はオン状態となり、すべての駆動出力ＨＶＯはＨレベル（ＶＨ）となっている。
【００１５】
次に、時刻ｔ１と時刻ｔ２の間で、図９（Ｂ）に示すように、データ信号ＤａｔａがＬレベルからＨレベルへ変化すると、シフトレジスタ１１（１）は、時刻ｔ２のタイミングで、データ信号ＤａｔａのＨレベル（ＶＤＤ）をゲート回路１２ａ（１），１２ｂ（１）に出力すると同時に、後段の出力駆動部１０ａ（２）のシフトレジスタ１１（２）のＩ端子にもＨレベル（ＶＤＤ）を出力する。
Ｈレベル（ＶＤＤ）を入力したゲート回路１２ａ（１），１２ｂ（１）は、上述したように制御信号ＣＴＲＬによりロジックが制御されており、それぞれＨレベル（ＶＤＤ）を出力する。
これにより、プルダウン用ＮＭＯＳトランジスタ１５（１）はオン状態となるため、出力駆動部１０ａ（１）の駆動出力は、図９（Ｃ）に示すとおり、ＶＨからＧＮＤレベルへ変化する。
ここで、レベルシフト回路１８（１）によりレベルシフトされたＨレベル（ＶＨ）がゲート端子に印加されたプルアップ用ＰＭＯＳトランジスタ１９（１）はオフ状態となっている。
【００１６】
次に、時刻ｔ３になると、駆動回路１ａ（１）においては、シフトレジスタ１１（１）がデータ信号ＤａｔａのＬレベル（ＧＮＤ）をゲート回路１２ａ（１），１２ｂ（１）に出力すると同時に、後段の出力駆動部１０ａ（２）のシフトレジスタ１１（２）のＩ端子に出力する。
Ｌレベル（ＧＮＤ）を入力したゲート回路１２ａ（１），１２ｂ（１）は、上述したように制御信号ＣＴＲＬにより制御されるロジックに従って、それぞれＬレベル（ＧＮＤ）を出力する。
これにより、プルダウン用ＮＭＯＳトランジスタ１５（１）はオフ状態となる一方、レベルシフト回路１８（１）を介してＬレベル（ＧＮＤ）がゲート端子に印加されたプルアップ用ＰＭＯＳトランジスタ１９はオン状態となるため、出力駆動部１０ａ（１）の駆動出力は、図９（Ｃ）に示すとおり、ＧＮＤから電圧ＶＨに変化する。
【００１７】
出力駆動部１０ａ（２）においては、シフトレジスタ１１（２）が、時刻ｔ２の時点で入力したＨレベルをゲート回路１２ａ（２），１２ｂ（２）に出力すると同時に、後段の出力駆動部１０ａ（３）のシフトレジスタ１１（３）のＩ端子にもＨレベル（ＶＤＤ）を出力する。
Ｈレベル（ＶＤＤ）を入力したゲート回路１２ａ（２），１２ｂ（２）は、上述したように制御信号ＣＴＲＬによりロジックが制御されており、それぞれＨレベル（ＶＤＤ）を出力する。
これにより、プルダウン用ＮＭＯＳトランジスタ１５（２）はオン状態となるため、出力駆動部１０ａ（２）の駆動出力は、図９（Ｄ）に示すとおり、ＶＨからＧＮＤレベルへ変化する。
【００１８】
以降、上述したように、図６において出力駆動部１０ａの各シフトレジスタ１１（１）〜（６４）はカスケードに接続されているため、各シフトレジスタ１１の出力は、クロック信号ＣＫの立ち上がりエッジのタイミングで順次、後段のシフトレジスタ１１へシフトされていく。
この結果、出力駆動部１０ａ（２）より後段の出力駆動部１０ａ（３）〜１０ａ（６４）についても、出力駆動部１０ａ（１），（２）で説明した動作と同一の動作が行われ、図９に示すように、駆動出力ＨＶＯ１から駆動出力ＨＶＯ６４に向けてクロック信号ＣＫ１周期分のＬレベル（ＧＮＤ）が順次出力されていくように動作することになる。
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかし、従来の駆動回路１ａは、上述したとおり、回路構成上すべての出力駆動部１０ａにレベルシフト回路１８およびプルアップ用ＰＭＯＳトランジスタ１９を必要とするため、チップサイズが大きくなるという欠点がある。
従来の駆動回路１ａがプラズマディスプレイパネルの表示駆動に使用される場合、たとえば駆動電圧が１６０Ｖ、駆動電流が１Ａにもなるため、上記レベルシフト回路１８およびＰＭＯＳトランジスタ１９は耐圧の高い素子が必要とされ、駆動回路全体が大型化する原因となっていた。
また、ゲート回路１２ａ，１２ｂによりすべてのＨＶＯを同時にＨレベル（ＶＨ）にすると、ピーク電流が大きくなり、表示装置にノイズなどによる不具合を発生させるという問題がある。つまり、各ＰＭＯＳトランジスタ１９に流れる駆動電流が１Ａとすると、それらのトランジスタが同時にオン状態となった場合、全体で６４Ａの大電流が流れることになり、表示装置に与えるノイズの影響が無視できない。
【課題を解決するための手段】
【００２０】
上記課題を解決するために本発明の駆動電圧供給回路は、第１の駆動電圧が供給される第１の駆動電圧供給ラインと、第２の駆動電圧が供給される第２の駆動電圧供給ラインと、第１の電圧入力端子と、上記第２の駆動電圧供給ラインに接続された第２の電圧入力端子と、駆動電圧出力端子と、上記第１の電圧入力端子と上記駆動電圧出力端子との間に接続されたダイオード素子と、上記第２の電圧入力端子と上記駆動電圧出力端子との間に接続されたスイッチング素子と、駆動制御信号を入力するラッチ回路と、上記ラッチ回路に保持されている上記駆動制御信号に応じて上記スイッチング素子の導通状態を制御するドライバとをそれぞれ有し、上記ラッチ回路が直列に接続されてシフトレジスタが構成され、上記ラッチ回路の接続順序に従って配置されている複数の駆動電圧出力回路と、上記第１の駆動電圧供給ラインとｎ（ｎは１以上の整数）個おきの上記駆動電圧出力回路の上記第１の電圧入力端子との間に接続されたｎ＋１個の共用スイッチング素子と、上記共用スイッチング素子に共通に接続された上記駆動電圧出力回路の上記ラッチ回路に保持されている上記駆動制御信号に応じて当該共用スイッチング素子の導通状態を制御するｎ＋１個の駆動回路とを有する。
【００２１】
好適には、上記共用スイッチング素子に共通に接続された上記駆動電圧出力回路の上記ラッチ回路に保持されている上記駆動制御信号が全て同じである場合に当該共用スイッチング素子が導通状態とされ、それ以外の場合に上記共用スイッチング素子が非導通状態とされる。
【００２２】
好適には、上記第１の駆動電圧が高電圧駆動電圧であり、上記第２の駆動電圧が接地電圧であり、上記ダイオード素子のアノードが上記第１の電圧入力端子に接続され、上記ダイオード素子のカソードが上記駆動電圧出力端子に接続されている。
【００２３】
好適には、上記ｎが３である。
【発明の効果】
【００２４】
本発明の駆動電圧供給回路は、従来の駆動電圧供給回路に対して同一の製造プロセス、回路技術が適用でき、特別な回路素子やプロセスを必要としないでチップサイズを低減できるという利点がある。
【発明を実施するための最良の形態】
【００２５】
発明の実施形態
以下に、本発明の実施形態として、図１および図２に示す駆動回路（駆動電圧供給回路）１について説明する。尚、以下の図において、ｎは２〜１６の整数とする。
図１および図２は、駆動回路１のブロック図である。
図１および図２に示すとおり、本発明に係る駆動回路１は、６４個の出力駆動部１０（１）〜１０（６４）と、４個のプルアップ用ＰＭＯＳトランジスタ２０＿１〜２０＿４と、４個のレベルシフト回路２１＿１〜２１＿４と、４個のインバータ２２＿１〜２２＿４と、４個のプルアップ抵抗２３＿１〜２３＿４と、６４個のバッファ３０（１）〜３０（６４）と、６４個のＮＭＯＳトランジスタ３１（１）〜３１（６４）から構成される。
図１において、たとえば出力駆動部１０（１）〜１０（６４）について一般的な記載とするために、１０（４ｎ−３），１０（４ｎ−２），１０（４ｎ−１），１０（４ｎ）とする表記を用いているが、本実施形態では出力駆動部は６４個から構成されているので、ｎ＝１，２，…，１６となる。尚、図２に示すシフトレジスタ１１は、図１の出力駆動部１０に含まれるものであるが、その接続関係を分かり易くするために、敢えて記してある。
【００２６】
図３は、本実施形態における駆動回路１の出力駆動部１０の回路構成図である。
出力駆動部１０は、シフトレジスタ１１と、ゲート回路１２と、バッファ回路１３と、ダイオード１４と、プルダウン用ＮＭＯＳトランジスタ１５と、ダイオード１６，１７から構成される。
したがって、本発明の実施形態における駆動回路１の出力駆動部１０は、従来の駆動回路１ａの出力駆動部１０ａに存在するゲート回路１２ｂとレベルシフト回路１８とＰＭＯＳトランジスタ１９を有しておらず、ダイオード１４を新たに有している。
ここで、出力駆動部１０の各構成要素において、従来の駆動回路１ａの出力駆動部１０ａの各構成要素と符号が同一の場合は、同一の構成要素が適用可能であることを表している。
なお、それぞれ順次に配置された複数の出力駆動部１０のうち、特定の出力駆動部１０について述べるときは、１番目の出力駆動部１０，２番目の出力駆動部１０をそれぞれ１０（１），１０（２）と括弧を付し、すべての出力駆動部１０に共通した内容を説明する場合は、括弧を付さずに１０と記載する。また、出力駆動部１０の各構成要素についても同様に、たとえば２番目の出力駆動部１０のシフトレジスタ１１はシフトレジスタ１１（２）と記載する。
【００２７】
以下、本実施形態における駆動回路１の各構成要素について説明する。
まず、上述した出力駆動部１０の各構成要素について図３を用いて説明する。
【００２８】
シフトレジスタ１１のＩ端子は出力駆動部１０ａの外部端子１１１に接続され、シフトレジスタ１１のＯ端子は出力駆動部１０の外部端子１１２に接続される。シフトレジスタ１１のＣＫ端子は出力駆動部１０の外部端子１１３に接続され、クロック信号ＣＫを取り込む。
シフトレジスタ１１は、ＣＫ端子に入力するクロック信号ＣＫに同期したタイミングで、順次、外部端子１１１を通してＩ端子から入力するデータ信号を端子１１２に出力し、後段の出力駆動部１０へ受け渡すと同時に、ゲート回路１２へ出力する。
【００２９】
ゲート回路１２は、外部端子１２１に接続され、外部端子１２１から制御信号ＣＴＲＬを入力する。制御信号ＣＴＲＬにより、ゲート回路１２がバッファ回路１３に出力する論理レベルを制御することが可能である。
本実施例においては、ゲート回路１２に入力されるシフトレジスタ１１の出力がＨレベル（ＶＤＤ）のときは、ゲート回路１２の出力論理レベルはＨレベルとなり、ゲート回路１２に入力されるシフトレジスタ１１の出力がＬレベル（ＧＮＤ）のときは、ゲート回路１２の出力論理レベルはＬレベルとなるように、ゲート回路１２は、外部端子１２１を通して制御信号ＣＴＲＬにより制御される。
【００３０】
バッファ回路１３は、ゲート回路１２の出力端子とＮＭＯＳトランジスタ１５のゲート端子に接続され、ゲート回路１２の出力論理レベルに応じて、そのバッファ出力をプルダウン用ＮＭＯＳトランジスタ１５のゲート端子に供給する。
【００３１】
ダイオード１４は、駆動出力端子である外部端子２００と外部のプルアップ用ＰＭＯＳトランジスタ２０＿１〜２０＿４に接続される外部端子１４１との間に設けられて、後述するように、プルアップ用ＰＭＯＳトランジスタ２０＿１〜２０＿４がオフ状態であっても、駆動出力端子を高電圧ＶＨレベルを維持するように機能する。
【００３２】
次に、プルダウン用のＮＭＯＳトランジスタ１５は、そのゲート端子がバッファ回路１３に接続され、ドレイン端子が出力端子２００に接続され、ソース端子が外部端子１５１に接続される。外部端子１５１は、常にＧＮＤ線に接続されている。
プルダウン用のＮＭＯＳトランジスタ１５のドレイン端子は、出力端子２００に接続されているので、ゲート回路１２の出力論理レベルにより、出力駆動部１０の駆動出力ＨＶＯをＧＮＤレベルに制御することができる。
【００３３】
以上、出力駆動部１０の構成について説明した。
出力駆動部１０は、上述した構成を有しているため、シフトレジスタ１１のＩ端子にＨレベル（ＶＤＤ）の信号が入力される場合は、バッファ回路１３はＨレベルを出力するため、ＮＭＯＳトランジスタ１５はオン状態となり、駆動出力ＨＶＯはＬレベル（ＧＮＤ）となり、シフトレジスタ１１のＩ端子にＬレベルの信号が入力される場合は、バッファ回路１３はＬレベル（ＧＮＤ）を出力するため、ＮＭＯＳトランジスタ１５はオフ状態となり、駆動出力ＨＶＯは外部端子１４１のレベルとなるように動作する。
【００３４】
次に、出力駆動部１０以外の構成要素について説明する。
図２に示すとおり、６４個のバッファ３０は、各出力駆動部１０のシフトレジスタ１１のＯ端子に接続され、それぞれの出力論理レベルに基づいたバッファ出力を、それぞれ６４個のＮＭＯＳトランジスタ３１のゲート端子に供給する。
６４個のＮＭＯＳトランジスタ３１は、バッファ３０のバッファ出力に基づいてスイッチング動作を行う。
【００３５】
６４個のＮＭＯＳトランジスタ３１のソース端子はすべてグランドＧＮＤに接続され、ドレイン端子は、４個のインバータ２２＿１〜２２＿４に順番に接続される。
すなわち、図２に示すとおり、ＮＭＯＳトランジスタ３１（１），３１（５），…，３１（４ｎ−３），…，３１（６１）は、インバータ２２＿１に接続され、ＮＭＯＳトランジスタ３１（２），３１（６），…，３１（４ｎ−２），…，３１（６２）は、インバータ２２＿２に接続され、ＮＭＯＳトランジスタ３１（３），３１（７），…，３１（４ｎ−１），…，３１（６３）は、インバータ２２＿３に接続され、ＮＭＯＳトランジスタ３１（４），３１（８），…，３１（４ｎ），…，３１（６４）は、インバータ２２＿４に接続されているので、それぞれ４系統のワイヤードＯＲにより４個のインバータ２２＿１〜２２＿４に各シフトレジスタ１１の出力端子が接続されている。
【００３６】
したがって、インバータ２２＿１に接続されるＮＭＯＳトランジスタ３１（１），３１（５），…，３１（４ｎ−３），…，３１（６１）のいずれか１個のＮＭＯＳトランジスタ３１がオン状態であれば、インバータ２２＿１にはＬレベル（ＧＮＤ）が入力され、すべてのＮＭＯＳトランジスタ３１（１），３１（５），…，３１（４ｎ−３），…，３１（６１）がオフ状態であれば、インバータ２２＿１には、プルアップ抵抗２３＿１を介してＨレベルが入力される。
また、インバータ２２＿２に接続されるＮＭＯＳトランジスタ３１（２），３１（６），…，３１（４ｎ−２），…，３１（６２）のいずれか１個のＮＭＯＳトランジスタ３１がオン状態であれば、インバータ２２＿２にはＬレベル（ＧＮＤ）が入力され、すべてのＮＭＯＳトランジスタ３１（２），３１（６），…，３１（４ｎ−２），…，３１（６２）がオフ状態であれば、インバータ２２＿２には、プルアップ抵抗２３＿２を介してＨレベルが入力される。
また、インバータ２２＿３に接続されるＮＭＯＳトランジスタ３１（３），３１（７），…，３１（４ｎ−１），…，３１（６３）のいずれか１個のＮＭＯＳトランジスタ３１がオン状態であれば、インバータ２２＿３にはＬレベル（ＧＮＤ）が入力され、すべてのＮＭＯＳトランジスタ３１（３），３１（７），…，３１（４ｎ−１），…，３１（６３）がオフ状態であれば、インバータ２２＿３には、プルアップ抵抗２３＿３を介してＨレベルが入力される。
また、インバータ２２＿４に接続されるＮＭＯＳトランジスタ３１（４），３１（８），…，３１（４ｎ），…，３１（６４）のいずれか１個のＮＭＯＳトランジスタ３１がオン状態であれば、インバータ２２＿４にはＬレベル（ＧＮＤ）が入力され、すべてのＮＭＯＳトランジスタ３１（４），３１（８），…，３１（４ｎ），…，３１（６４）がオフ状態であれば、インバータ２２＿４には、プルアップ抵抗２３＿４を介してＨレベルが入力される。
【００３７】
インバータ２２＿１〜２２＿４は、入力レベルを反転させるために設けられている。
これにより、たとえば、シフトレジスタ１１（１），１１（５），…，１１（４ｎ−３），…，１１（６１）のいずれか１個がＨレベル（ＶＤＤ）を出力する場合、すなわち、インバータ２２＿１に接続されるＮＭＯＳトランジスタ３１（１），３１（５），…，３１（４ｎ−３），…，３１（６１）のいずれか１個のＮＭＯＳトランジスタ３１がオン状態の場合、Ｌレベルとなるインバータ２２＿１の入力レベルは、Ｈレベル（ＶＤＤ）に反転されて出力されるので、シフトレジスタ１１の出力とプルアップ用ＰＭＯＳトランジスタの論理関係は、従来の出力駆動部１０ａと同等となる。
【００３８】
図２で示すインバータ２２＿１〜２２＿４の出力信号Ｓ２２＿１〜２２＿４は、図１に示すように、それぞれ４個のレベルシフト回路２１＿１〜２１＿４に入力される。
レベルシフト回路２２＿１〜２２＿４は、それぞれ後段の４個のプルアップ用ＰＭＯＳトランジスタ２０＿１〜２０＿４の各ゲート端子に接続され、インバータ２２＿１〜２２＿４の論理レベルを出力駆動部１０の駆動出力であるＨＶＯレベルに変換する。すなわち、各インバータ２２＿１〜２２＿４の出力がＨレベル（ＶＤＤ）のときはＨレベル（ＶＨ）を出力し、各インバータ２２＿１〜２２＿４の出力がＬレベル（ＧＮＤ）のときはＬレベル（ＧＮＤ）を出力する。
なお、各レベルシフト回路２１＿１〜２１＿４の実施例として、図９において示した従来の出力駆動部１０ａのレベルシフト回路１８の回路を、そのまま適用することが可能である。
【００３９】
プルアップ用の４個のＰＭＯＳトランジスタ２０＿１〜２０＿４は、各ゲート端子がそれぞれレベルシフト回路２１＿１〜２１＿４に接続され、ソース端子が高電圧線（ＶＨ）に接続され、ドレイン端子が直列に接続された出力駆動部１０の外部端子１４１に順番に接続される。
すなわち、ＰＭＯＳトランジスタ２０＿１のソース端子は、出力駆動部１０（１），１０（５），…，１０（４ｎ−３），…，１０（６１）の外部端子１４１に接続される。
ＰＭＯＳトランジスタ２０＿２のソース端子は、出力駆動部１０（２），１０（６），…，１０（４ｎ−２），…，１０（６２）の外部端子１４１に接続される。
ＰＭＯＳトランジスタ２０＿３のソース端子は、出力駆動部１０（３），１０（７），…，１０（４ｎ−１），…，１０（６３）の外部端子１４１に接続される。
ＰＭＯＳトランジスタ２０＿４のソース端子は、出力駆動部１０（４），１０（８），…，１０（４ｎ），…，１０（６４）の外部端子１４１に接続される。
【００４０】
さらに、図１を用いて、駆動回路１における各出力駆動部１０の接続状態について説明する。
図３に示すように、各出力駆動部１０の外部端子１０１および外部端子１５１にはそれぞれ電源電圧ＶＤＤ線およびグランドＧＮＤ線に接続され、これにより出力駆動部１０内の各素子が機能する。
各出力駆動部１０の外部端子１２１は、すべて制御信号ＣＴＲＬ線に接続され、これによりゲート回路１２のロジックはすべて同一となる。
出力駆動部１０（１）の外部端子１１１（１）には、データ信号が入力され、シフトレジスタ１１のＩ端子に入力される。
【００４１】
各出力駆動部１０の外部端子１１３は、外部のクロック信号ＣＫ線に接続され、これにより、出力駆動部１０のシフトレジスタ１１のＣＫ端子に同一のタイミングでクロック信号ＣＫが入力され、動作する。
出力駆動部１０（１）の外部端子１１２（１）は出力駆動部１０（２）の外部端子１１１（２）と接続されているので、シフトレジスタ１１（１）の出力（端子Ｏのレベル）が、クロック信号ＣＫに同期してシフトレジスタ１１（２）の入力端子Ｉに取り込まれる。
また、同様に、出力駆動部１０（２）の外部端子１１２（２）は出力駆動部１０（３）の外部端子１１１（３）と接続されているので、シフトレジスタ１１（２）の出力（端子Ｏのレベル）が、クロック信号ＣＫに同期してシフトレジスタ１１（３）の入力端子Ｉに取り込まれる。
したがって、出力駆動部１０（１）が外部端子１１１（１）より入力したデータ信号は、クロック信号ＣＫに同期して順次、後段の出力駆動部１０にシフトされていく動作となる。
【００４２】
出力駆動部１０（１）〜１０（６４）の各外部端子１４１（１）〜１４１（６４）は、上述したとおり、順番に４個のＰＭＯＳトランジスタ２０＿１〜２０＿４に接続されている。
【００４３】
以上説明したように、各出力駆動部１０（１）〜１０（６４）は、シフトレジスタ１１のＩ端子とＯ端子を介して、それぞれカスケードに接続され、また、電源電圧ＶＤＤや制御信号ＣＴＲＬ等の入力を行う外部端子が、ＶＤＤ線やＣＴＲＬ線等の外部の共通線に接続されている。
【００４４】
以上、本実施形態における駆動回路１の構成について説明した。
次に、本実施形態における駆動回路１の動作について、添付図面を参照しながら説明する。
図４は、本実施形態における駆動回路１の動作を説明するための回路ブロック図である。
【００４５】
図４に示す回路ブロック図は、図１および図２を用いて説明した駆動回路１のなかで、プルアップ用ＰＭＯＳトランジスタ２０＿１により制御される１系統の出力駆動部１０を抜粋したブロック図である。すなわち、プルアップ用ＰＭＯＳトランジスタ２０＿１によって制御される出力駆動部１０（１），１０（５），…，１０（４ｎ−３）のシフトレジスタ１１やＮＭＯＳトランジスタ１５等といった内部素子と、出力駆動部１０の外部の素子との結線関係が明確になるようにしている。
他の３系統、すなわち、ＰＭＯＳトランジスタ２０＿２によって制御される出力駆動部１０（２），１０（６），…，１０（４ｎ−２）、ＰＭＯＳトランジスタ２０＿３によって制御される出力駆動部１０（３），１０（７），…，１０（４ｎ−３）、および、ＰＭＯＳトランジスタ２０＿４によって制御される出力駆動部１０（４），１０（８），…，１０（４ｎ）についても、図４と同様の結線関係により、以下に説明する動作と同様の動作が行われる。
【００４６】
図４において、シフトレジスタ１１（１）の出力端子ＯからＮＭＯＳトランジスタ１５（１）のゲート端子へ接続される点線により示した線Ｌ１は、図３を用いて出力駆動部１０の内部構成を説明したとおり実際には存在しないが、シフトレジスタ１１（１）の出力がＨレベル（ＶＤＤ）のときは、ゲート回路１２（１）の出力はＨレベル（ＶＤＤ）となり、バッファ回路１３（１）を介して、ＮＭＯＳトランジスタ１５（１）のゲート端子にＨレベル（ＶＤＤ）が供給され、シフトレジスタ１１（１）の出力がＬレベルのときは、ゲート回路１２（１）の出力はＬレベル（ＧＮＤ）となり、バッファ回路１３（１）を介して、ＮＭＯＳトランジスタ１５（１）のゲート端子にＬレベルが供給されることにより、シフトレジスタ１１（１）の出力レベルとＮＭＯＳトランジスタ１５（１）のゲート端子入力レベルの論理が一致しているため、図４においては、説明の便宜のため、線Ｌ１により直接シフトレジスタ１１（１）とＮＭＯＳトランジスタ１５（１）のゲート端子を接続して記載している。
【００４７】
また、シフトレジスタ１１（５）の出力端子ＯからＮＭＯＳトランジスタ１５（５）のゲート端子へ接続される点線により示した線Ｌ５は、図３を用いて出力駆動部１０の内部構成を説明したとおり実際には存在しないが、シフトレジスタ１１（５）の出力レベルとＮＭＯＳトランジスタ１５（５）のゲート端子入力レベルの論理が一致しているため、図４においては、説明の便宜のため、シフトレジスタ１１（５）とＮＭＯＳトランジスタ１５（５）のゲート端子を、線Ｌ５により直接接続して記載している。
同様に、シフトレジスタ１１（４ｎ−３）の出力端子ＯからＮＭＯＳトランジスタ１５（４ｎ−３）のゲート端子へ接続される点線により示した線Ｌ４ｎ−３は、図３を用いて出力駆動部１０の内部構成を説明したとおり実際には存在しないが、シフトレジスタ１１（４ｎ−３）の出力レベルとＮＭＯＳトランジスタ１５（４ｎ−３）のゲート端子入力レベルの論理が一致しているため、図４においては、説明の便宜のため、シフトレジスタ１１（４ｎ−３）とＮＭＯＳトランジスタ１５（４ｎ−３）のゲート端子を、線Ｌ４ｎ−３により直接接続して記載している。
【００４８】
図４において点線で示す線ＬＯＲは、シフトレジスタ１１（１），１１（５），１１（４ｎ−３）の各出力端子Ｏからレベルシフト回路２１＿１へワイヤードＯＲにより接続される線である。
この線ＬＯＲは、図２を用いて回路構成を説明したとおり実際には存在しない。しかしながら、図２において各シフトレジスタ１１（１），１１（５），１１（４ｎ−３）のいずれか１つの出力がＨレベル（ＶＤＤ）の場合は、Ｈレベルを出力するシフトレジスタ１１に接続されるバッファ３０を介して、対応するＮＭＯＳトランジスタ３１がオン状態となり、インバータ２２＿１の入力がＬレベル（ＧＮＤ）となり、レベルシフト回路２１＿１へのインバータ２２＿１の反転出力がＨレベル（ＶＤＤ）となり、逆に、上記各シフトレジスタ１１の出力がすべてＬレベルの場合はインバータ２２＿１の入力がＨレベルとなり、レベルシフト回路２１＿１へのインバータ２２＿１の反転出力がＬレベル（ＧＮＤ）となるため、図４の線ＬＯＲのようにワイヤード接続しても論理が一致することから、図４においては、説明の便宜のため、線ＬＯＲにより、シフトレジスタ１１（１），１１（５），１１（４ｎ−３）の各出力端子Ｏからレベルシフト回路２１＿１へワイヤードＯＲにより直接接続して記載している。
【００４９】
以下、図４を用いて駆動回路１の動作について説明する。
図４に示すように、出力駆動部１０のすべてのシフトレジスタ１１（１），１１（２），１１（３），…，１１（４ｎ−３）はカスケードに接続されているので、シフトレジスタ１１（１）が入力するデータ信号Ｄａｔａは、各シフトレジスタ１１に供給されるクロック信号ＣＫの立ち上がりエッジに同期して、順次シフトされて各シフトレジスタ１１から出力される。
【００５０】
そして、このように各シフトレジスタ１１をシフトされてくるデータ信号Ｄａｔａに基づいて、各シフトレジスタ１１（１），１１（５），…，１１（４ｎ−３）がすべてＬレベル（ＧＮＤ）を出力するときは、それぞれ対応するＮＭＯＳトランジスタ１５（１），１５（５），…，１５（４ｎ−３）がすべてオフ状態となる。
また、図４において線ＬＯＲによりワイヤード接続されたレベルシフト回路２１＿１への入力がＬレベル（ＧＮＤ）となり、レベルシフト回路２１＿１はプルアップ用ＰＭＯＳトランジスタ２０＿１のゲート端子に対してＬレベル（ＧＮＤ）を供給するので、ＰＭＯＳトランジスタ２０＿１はオン状態となり、駆動出力ＨＶＯ１，ＨＶＯ５，…，ＨＶＯ４ｎ−３はすべてＨレベル（ＶＨ）となる。実際には、ダイオード１４における電圧降下（ＶＦ）により、ＶＨ−ＶＦ（０．７Ｖ）となる。
【００５１】
各シフトレジスタ１１をシフトされてくるデータ信号Ｄａｔａに基づいて、各シフトレジスタ１１（１），１１（５），…，１１（４ｎ−３）のうちのいずれかがＨレベル（ＶＤＤ）を出力するときは、Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力ＨＶＯがＧＮＤレベルとなる。
また、図４において線ＬＯＲによりワイヤード接続されたレベルシフト回路２１＿１への入力がＨレベル（ＶＤＤ）となり、プルアップ用ＰＭＯＳトランジスタ２０＿１のゲート端子に対してＨレベル（ＶＨ）を供給し、ＰＭＯＳトランジスタ２０＿１はオフ状態となるので、Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力以外の駆動出力ＨＶＯはハイインピーダンス（ＨＺ）状態となる。
【００５２】
上記のように、各シフトレジスタ１１（１），１１（５），…，１１（４ｎ−３）のうちのいずれかが選択的にＨレベル（ＶＤＤ）を出力し、対応する駆動出力ＨＶＯ（選択出力）がＧＮＤレベルとなった場合、選択されていない駆動出力（非選択駆動出力、すなわちシフトレジスタ１１の出力がＬレベルの出力駆動部１０の駆動出力）は、たとえばＨレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、非選択駆動出力に対応するダイオード１４が各駆動出力（ＶＨ）に対して逆方向に働くため、直前のＶＨの電圧を維持する。
【００５３】
たとえば、ある時点で、シフトレジスタ１１（４）（図４に示す系統以外のシフトレジスタ）のみがＨレベルを出力し、各シフトレジスタ１１（１），１１（５），…，１１（４ｎ−３）がＬレベルを出力している場合、各駆動出力ＨＶＯ１，ＨＶＯ５，…，ＨＶＯ４ｎ−３は、Ｈレベル（ＶＨ）を出力する。
次のクロックＣＫのタイミングで、前時点でのシフトレジスタ１１（４）の出力がシフトされた結果、各シフトレジスタ１１（１），１１（５），…，１１（４ｎ−３）のなかで、シフトレジスタ１１（５）のみがＨレベルを出力する場合、選択出力である駆動出力ＨＶＯ５はＧＮＤレベルとなる。
そして、非選択出力である駆動出力ＨＶＯ５以外の駆動出力ＨＶＯ１，…，ＨＶＯ４ｎ−３は、プルアップ用ＰＭＯＳトランジスタ２０＿１がオフ状態となるため、直前のＨレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、図４に示すように、非選択出力端子２００（１）とプルアップ用ＰＭＯＳトランジスタ２０＿１との間にダイオード１４（１）が逆バイアスされるように設けられ、また、同様に、非選択出力端子２００（４ｎ−３）とプルアップ用ＰＭＯＳトランジスタ２０＿１との間にダイオード１４（４ｎ−３）が逆バイアスされるように設けられているため、これらの駆動出力ＨＶＯ５，…，ＨＶＯ４ｎ−３はＶＨレベルを維持する。
【００５４】
以上、図４を用いて、レベルシフト回路２１＿１により制御される１系統の駆動出力ＨＶＯ１，ＨＶＯ５，…，ＨＶＯ４ｎ−３，…，ＨＶＯ６１の動作について説明したが、プルアップ用ＰＭＯＳトランジスタ２０＿２，２０＿３，２０＿４により制御される他の系統においても、同一の動作となる。
【００５５】
すなわち、レベルシフト回路２１＿２により制御される系統においては、各シフトレジスタ１１をシフトされてくるデータ信号Ｄａｔａに基づいて、各シフトレジスタ１１（２），１１（６），…，１１（４ｎ−２）がすべてＬレベル（ＶＤＤ）を出力するときは、駆動出力ＨＶＯ２，ＨＶＯ６，…，ＨＶＯ４ｎ−２はすべてＨレベル（ＶＨ）となる。
各シフトレジスタ１１をシフトされてくるデータ信号Ｄａｔａに基づいて、各シフトレジスタ１１（２），１１（６），…，１１（４ｎ−２）のうちのいずれかがＨレベル（ＶＤＤ）を出力するときは、Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力ＨＶＯのみがＧＮＤレベルとなる。
Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力以外の駆動出力ＨＶＯはハイインピーダンス（ＨＺ）状態となる。
また、各シフトレジスタ１１（２），１１（６），…，１１（４ｎ−２）のうちのいずれかが選択的にＨレベル（ＶＤＤ）を出力し、対応する駆動出力ＨＶＯ（選択出力）がＧＮＤレベルとなった場合、選択されていない駆動出力（非選択駆動出力、すなわちシフトレジスタ１１の出力がＬレベルの出力駆動部１０の駆動出力）は、たとえばＨレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、非選択駆動出力に対応するダイオード１４が各駆動出力（ＶＨ）に対して逆方向に働くため、直前のＶＨの電圧を維持する。
【００５６】
レベルシフト回路２１＿３により制御される系統においては、各シフトレジスタ１１をシフトされてくるデータ信号Ｄａｔａに基づいて、各シフトレジスタ１１（３），１１（７），…，１１（４ｎ−１）がすべてＬレベル（ＶＤＤ）を出力するときは、駆動出力ＨＶＯ３，ＨＶＯ７，…，ＨＶＯ４ｎ−１はすべてＨレベル（ＶＨ）となる。
各シフトレジスタ１１をシフトされてくるデータ信号Ｄａｔａに基づいて、各シフトレジスタ１１（３），１１（７），…，１１（４ｎ−１）のうちのいずれかがＨレベル（ＶＤＤ）を出力するときは、Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力ＨＶＯのみがＧＮＤレベルとなる。
Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力以外の駆動出力ＨＶＯはハイインピーダンス（ＨＺ）状態となる。
また、各シフトレジスタ１１（３），１１（７），…，１１（４ｎ−１）のうちのいずれかが選択的にＨレベル（ＶＤＤ）を出力し、対応する駆動出力ＨＶＯ（選択出力）がＧＮＤレベルとなった場合、選択されていない駆動出力（非選択駆動出力、すなわちシフトレジスタ１１の出力がＬレベルの出力駆動部１０の駆動出力）は、たとえばＨレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、非選択駆動出力に対応するダイオード１４が各駆動出力（ＶＨ）に対して逆方向に働くため、直前のＶＨの電圧を維持する。
【００５７】
レベルシフト回路２１＿４により制御される系統においては、各シフトレジスタ１１をシフトされてくるデータ信号Ｄａｔａに基づいて、各シフトレジスタ１１（４），１１（８），…，１１（４ｎ）がすべてＬレベル（ＶＤＤ）を出力するときは、駆動出力ＨＶＯ４，ＨＶＯ８，…，ＨＶＯ４ｎはすべてＨレベル（ＶＨ）となる。
各シフトレジスタ１１をシフトされてくるデータ信号Ｄａｔａに基づいて、各シフトレジスタ１１（４），１１（８），…，１１（４ｎ）のうちのいずれかがＨレベル（ＶＤＤ）を出力するときは、Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力ＨＶＯのみがＧＮＤレベルとなる。
Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力以外の駆動出力ＨＶＯはハイインピーダンス（ＨＺ）状態となる。
また、各シフトレジスタ１１（４），１１（８），…，１１（４ｎ）のうちのいずれかが選択的にＨレベル（ＶＤＤ）を出力し、対応する駆動出力ＨＶＯ（選択出力）がＧＮＤレベルとなった場合、選択されていない駆動出力（非選択駆動出力、すなわちシフトレジスタ１１の出力がＬレベルの出力駆動部１０の駆動出力）は、たとえばＨレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、非選択駆動出力に対応するダイオード１４が各駆動出力（ＶＨ）に対して逆方向に働くため、直前のＶＨの電圧を維持する。
【００５８】
さらに、以上説明した図４を参照しながら、タイミングチャートを用いて駆動回路１の動作を説明する。
図５は、本実施形態における駆動回路１の動作を説明するためのタイミングチャートである。
図５において、（Ａ）はクロック信号ＣＫを示し、（Ｂ）は出力駆動部１０（１）のシフトレジスタ１１（１）のＩ端子に入力されるデータ信号Ｄａｔａを示し、（Ｃ）〜（Ｋ）はそれぞれ出力駆動部１０（１）〜１０（４ｎ）の駆動出力ＨＶＯ１〜ＨＶＯ４ｎを示している。
また、図５により本駆動回路１の基本動作を説明するため、図５（Ｂ）に示すとおり、データ信号Ｄａｔａとして１パルスを出力駆動部１０（１）に入力した場合を示している。
また、以下の説明においては、レベルシフト回路２１＿１およびＰＭＯＳトランジスタ２０＿１により制御される出力駆動部１０（１），１０（５），…，１０（４ｎ−３）を第１系統（図４により説明した系統）と、レベルシフト回路２１＿２およびＰＭＯＳトランジスタ２０＿２により制御される出力駆動部１０（２），１０（６），…，１０（４ｎ−２）を第２系統と、レベルシフト回路２１＿３およびＰＭＯＳトランジスタ２０＿３により制御される出力駆動部１０（３），１０（７），…，１０（４ｎ−１）を第３系統と、レベルシフト回路２１＿４およびＰＭＯＳトランジスタ２０＿４により制御される出力駆動部１０（４），１０（８），…，１０（４ｎ）を第４系統と定義する。
【００５９】
まず、時刻ｔ１では、データ信号ＤａｔａがまだＬレベル（ＧＮＤ）であるため、全出力駆動部１０のシフトレジスタ１１の出力はＬレベル（ＧＮＤ）であり、プルダウン用ＮＭＯＳトランジスタ１５はオフ状態であり、また、全系統のプルアップ用ＰＭＯＳトランジスタ２０＿１〜２０＿４はオン状態となり、すべての駆動出力ＨＶＯはＨレベル（ＶＨ）となっている。
【００６０】
次に、（Ｂ）に示すデータ信号Ｄａｔａが、時刻ｔ１から時刻ｔ２の間にＬレベルからＨレベルに変化すると、シフトレジスタ１１（１）は、時刻ｔ２のタイミングでＨレベル（ＶＤＤ）を出力し、プルダウン用ＮＭＯＳトランジスタ１５（１）がオン状態となるため、駆動出力ＨＶＯ（１）は、図５（Ｃ）に示すとおり、ＧＮＤレベルとなる。同時に、後段のシフトレジスタ１１（２）にＨレベルの信号が取り込まれる。
このとき、シフトレジスタ１１（１）から出力されたＨレベルの信号により、第１系統の複数のシフトレジスタ１１がワイヤード接続された図４に示す線ＬＯＲ、および、レベルシフト回路２１＿１を介して、プルアップ用ＰＭＯＳトランジスタ２０＿１がオフ状態となる。
これにより、出力駆動部１０（１）以外の第１系統に属する出力駆動部１０の駆動出力ＨＶＯは、図５（Ｇ）において駆動出力ＨＶＯ５を示すように、Ｈレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、出力駆動部１０（１）以外の第１系統に属する出力駆動部１０においては、プルアップ用ＰＭＯＳトランジスタ２０＿１と駆動出力端子２００の間に設けられたダイオード１４に逆バイアスがかかるため、Ｈレベル（ＶＨ）が維持される。
以上の状態が時刻ｔ３まで保持される。
【００６１】
時刻ｔ３になると、Ｈレベルを取り込んだシフトレジスタ１１（２）がＨレベル（ＶＤＤ）を出力し、プルダウン用ＮＭＯＳトランジスタ１５（２）がオン状態となるため、駆動出力ＨＶＯ（２）は、図５（Ｄ）に示すとおり、ＧＮＤレベルとなる。同時に、後段のシフトレジスタ１１（３）にＨレベルの信号が転送される。
このとき、シフトレジスタ１１（２）から出力されたＨレベルの信号により、第２系統の複数のシフトレジスタ１１がワイヤード接続された図４に示す線ＬＯＲに相当する線、および、レベルシフト回路２１＿２を介して、ＰＭＯＳトランジスタ２０＿２がオフ状態となる。
これにより、出力駆動部１０（２）以外の第２系統に属する出力駆動部１０の駆動出力ＨＶＯは、Ｈレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、出力駆動部１０（２）以外の第２系統に属する出力駆動部１０においては、プルアップ用ＰＭＯＳトランジスタ２０＿２と駆動出力端子２００の間に設けられたダイオード１４に逆バイアスがかかるため、Ｈレベル（ＶＨ）が維持される。
また、時刻ｔ３においては、第１系統のすべてのシフトレジスタ１１の出力はＬレベルとなるため、ＰＭＯＳトランジスタ２０＿１はオン状態に切り替わり、第１系統のすべての駆動出力ＨＶＯはＨレベル（ＶＨ）となる。
以上の状態が時刻ｔ４まで保持される。
【００６２】
時刻ｔ４になると、Ｈレベルを取り込んだシフトレジスタ１１（３）がＨレベル（ＶＤＤ）を出力し、プルダウン用ＮＭＯＳトランジスタ１５（３）がオン状態となるため、駆動出力ＨＶＯ（３）は、図５（Ｅ）に示すとおり、ＧＮＤレベルとなる。同時に、後段のシフトレジスタ１１（４）にＨレベルの信号が転送される。
このとき、シフトレジスタ１１（３）から出力されたＨレベルの信号により、第３系統の複数のシフトレジスタ１１がワイヤード接続された図４に示す線ＬＯＲに相当する線、および、レベルシフト回路２１＿３を介して、ＰＭＯＳトランジスタ２０＿３がオフ状態となる。
これにより、出力駆動部１０（３）以外の第３系統に属する出力駆動部１０の駆動出力ＨＶＯは、Ｈレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、出力駆動部１０（３）以外の第３系統に属する出力駆動部１０においては、プルアップ用ＰＭＯＳトランジスタ２０＿３と駆動出力端子２００の間に設けられたダイオード１４に逆バイアスがかかるため、Ｈレベル（ＶＨ）が維持される。
また、時刻ｔ４においては、第２系統のすべてのシフトレジスタ１１の出力はＬレベルとなるため、プルアップ用ＰＭＯＳトランジスタ２０＿２はオン状態に切り替わり、第２系統のすべての駆動出力ＨＶＯはＨレベル（ＶＨ）となる。
以上の状態が時刻ｔ５まで保持される。
【００６３】
時刻ｔ５になると、Ｈレベルを取り込んだシフトレジスタ１１（４）がＨレベル（ＶＤＤ）を出力し、プルダウン用ＮＭＯＳトランジスタ１５（４）がオン状態となるため、駆動出力ＨＶＯ（４）は、図５（Ｆ）に示すとおり、ＧＮＤレベルとなる。同時に、後段のシフトレジスタ１１（５）にＨレベルの信号が転送される。
このとき、シフトレジスタ１１（４）から出力されたＨレベルの信号により、第４系統の複数のシフトレジスタ１１がワイヤード接続された図４に示す線ＬＯＲに相当する線、および、レベルシフト回路２１＿４を介して、プルアップ用ＰＭＯＳトランジスタ２０＿４がオフ状態となる。
これにより、出力駆動部１０（４）以外の第３系統に属する出力駆動部１０の駆動出力ＨＶＯは、Ｈレベル（ＶＨ）からハイインピーダンス（ＨＺ）状態に変化するが、出力駆動部１０（４）以外の第４系統に属する出力駆動部１０においては、プルアップ用ＰＭＯＳトランジスタ２０＿４と駆動出力端子２００の間に設けられたダイオード１４に逆バイアスがかかるため、Ｈレベル（ＶＨ）が維持される。
また、時刻ｔ５においては、第３系統のすべてのシフトレジスタ１１の出力はＬレベルとなるため、プルアップ用ＰＭＯＳトランジスタ２０＿３はオン状態に切り替わり、第３系統のすべての駆動出力ＨＶＯはＨレベル（ＶＨ）となる。
以上の状態が時刻ｔ６まで保持される。
【００６４】
時刻ｔ６になり、Ｈレベルを取り込んだシフトレジスタ１１（４）がＨレベル（ＶＤＤ）を出力する場合の動作は、上述した時刻ｔ２における動作と同様であり、図５（Ｇ）に示すように、駆動出力ＨＶＯ５がＧＮＤレベルとなる。
【００６５】
以上説明したような動作が、クロック信号ＣＫに同期して順次行われる結果、図５に示すように、駆動出力ＨＶＯ１から駆動出力ＨＶＯ６４に向けて、順次ＧＮＤレベルが出力されていく。
【００６６】
また、上述したとおり、各出力駆動部１０のダイオード１４は、逆バイアスになる状態が４クロック（ＣＫ）に１回の割合に制限されているため、ダイオード１４の動特性に起因するリカバリー効果（順バイアスから逆バイアスに切り替わったときに逆方向に過大な電圧効果が発生する現象）が比較的少ない状態で動作する。
【００６７】
以上説明したように、本発明に係る駆動回路１は、６４個の出力駆動部１０の各シフトレジスタ１１をカスケードに接続し、該６４個の出力駆動部１０を順番に４系統の制御回路（制御系統）に対応させ、各制御系統に属するシフトレジスタ１１の出力をワイヤード接続し、制御系統毎に設けた４個のプルアップ用ＰＭＯＳトランジスタにより、各制御系統に属する出力駆動部１０の駆動出力ＨＶＯを制御するように構成し、プルアップ用ＰＭＯＳトランジスタと駆動出力端子との間にダイオード１４を設けたので、Ｈレベル（ＶＤＤ）を出力するシフトレジスタ１１に対応する駆動出力ＨＶＯは従来通りプルダウン用ＮＭＯＳトランジスタ１５によりＧＮＤレベルを出力し、それぞれの制御系統に属するシフトレジスタ１１がすべてＬレベルを出力するときは、対応する駆動出力ＨＶＯはすべてＨレベル（ＶＨ）を出力し、いずれかのシフトレジスタ１１がＨレベルを出力するときは、該Ｈレベルを出力するシフトレジスタ１１に対応する駆動出力ＨＶＯのみＬレベル（ＧＮＤ）を出力し、それ以外のシフトレジスタ１１はハイインピーダンス（ＨＺ）となるものの、Ｈレベル（ＶＨ）を維持するように動作する。
【００６８】
したがって、図９を用いて説明した従来の駆動回路１ａと同様の機能を保ちつつ、従来の駆動回路１ａと比較して以下の効果を得ることができる。
（１）
従来の駆動回路１ａにおいて、各出力駆動部１０ａ（６４個）がそれぞれ有するＰＭＯＳトランジスタ１９（６４個）とレベルシフト回路１８（６４個）とゲート回路１２ｂによって行っていた制御および駆動部分を、本実施形態における駆動回路１では使用せず、４系統の制御回路（４個のレベルシフト回路２１＿１〜２１＿４と４個のＰＭＯＳトランジスタ２０＿１〜２０＿４等）により各出力駆動部１０を制御するので、レベルシフト回路とプルアップ用ＰＭＯＳトランジスタを４／６４に低減させることができる。
これにより、本実施形態における駆動回路１を、従来の駆動回路１ａと比較して、チップサイズを２／３程度に低減させることができる。
なお、ダイオード１４は追加になるが、プルアップ用ＰＭＯＳトランジスタ１９と比較すれば小さいもので済む。
（２）
比較的簡単に製造できる高耐圧ダイオード、高耐圧ＭＯＳトランジスタおよびＣＭＯＳロジック回路により構成できるため、従来の駆動回路１ａと同様、同一の製造プロセス、回路技術が適用でき、特別な回路素子やプロセスを必要としない。
（３）
プルアップ用のＰＭＯＳトランジスタの１駆動出力ＨＶＯ当たりの能力を容易に向上させることができるとともに、４個のプルアップ用ＰＭＯＳトランジスタが同時にオン状態のときは、負荷がそれぞれ１６個の駆動出力ＨＶＯになることから立ち上がりを遅くでき、したがって、ノイズによる誤動作を低減させることができる。
【００６９】
本発明は、上記の実施形態の説明に限定されず、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
たとえば、プルアップ用のＰＭＯＳトランジスタ２０＿１〜２０＿４は、ＰＭＯＳトランジスタに限られず高耐圧の能動型スイッチング素子であれば良いので、バイポーラ型トランジスタやＩＧＢＴでも構わない。
【００７０】
また、上述した駆動回路１では、６４個の出力駆動部１０を４系統の制御回路により制御するが、出力駆動部１０の数，制御回路の系統数（制御系統数）は、任意の数とすることができる。例えば、出力駆動部１０の数を６０とし、制御回路の系統数を３とすることもできる。
【００７１】
次に、最適な制御回路の系統数について言及する。
一般に、制御系統数を少なくすればするほど、レベルシフト回路やプルアップ用のＰＭＯＳトランジスタの数を低減させることができるので、チップサイズの低減という上述した効果の点で望ましい。
しかし、制御系統数を少なくした場合、例えば、上述の本実施形態で説明した４系統を２系統にした場合、２個のプルアップ用ＰＭＯＳトランジスタが各クロック信号ＣＫ毎にそれぞれオン・オフ状態を繰り返すため、各出力駆動部１０の出力端子２００に接続された各走査駆動線は、同時刻で見ると、走査中（駆動出力ＨＶＯがＬレベル）の走査駆動線とハイインピーダンス（ＨＺ）状態の走査駆動線とが近接し、カップリング等の影響を受けやすくなるという問題がある。
また、出力駆動部１０の数に対して系統数を少なくすると、１つのプルアップ用ＰＭＯＳトランジスタが駆動すべき電流が大きくなり、ＰＭＯＳトランジスタの素子の大型化が懸念される。制御系統数を２個とした場合は、各プルアップ用ＰＭＯＳトランジスタが３２個の出力駆動部１０を駆動するため、各トランジスタに対する負担が大きくなる。
以上の観点から、制御回路の系統数は４個が望ましい。
【図面の簡単な説明】
【００７２】
【図１】本発明の実施形態における駆動回路１のブロック図の一部である。
【図２】本発明の実施形態における駆動回路１のブロック図の一部である。
【図３】本発明の実施形態における駆動回路１の出力駆動部１０の回路図である。
【図４】本発明の実施形態における駆動回路１の出力動作を説明するための図である。
【図５】本発明の実施形態における駆動回路１の出力動作を示すタイミングチャートである。
【図６】従来の駆動回路１ａのブロック図である。
【図７】従来の駆動回路１ａの出力駆動部１０ａの回路図である。
【図８】従来の駆動回路１ａの出力駆動部１０ａのレベルシフト回路１８の１実施例を示す回路図である。
【図９】従来の駆動回路１ａの出力動作を示すタイミングチャートである。
【符号の説明】
【００７３】
１…駆動回路
１０…出力駆動部
１１…シフトレジスタ
１２…ゲート回路
１３…バッファ回路
１４…ダイオード
１５…ＮＭＯＳトランジスタ
１６，１７…ダイオード
２０＿１〜２０＿４…ＰＭＯＳトランジスタ
２１＿１〜２１＿４…レベルシフト回路
２２＿１〜２２＿４…インバータ
２３＿１〜２３＿４…プルアップ抵抗
３０…バッファ
３１…ＮＭＯＳトランジスタ
１ａ…駆動回路
１０ａ…出力駆動部
１１…シフトレジスタ
１２ａ，１２ｂ…ゲート回路
１３…バッファ回路
１５…ＮＭＯＳトランジスタ
１６，１７…ダイオード
１８…レベルシフト回路
１８１…インバータ
１８２，１８３…ＮＭＯＳトランジスタ
１８４，１８５…ＰＭＯＳトランジスタ
１９…ＰＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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