(57)【要約】【課題】Ｎチャネル型とＰチャネル型のＭＯＳＦＥＴに対して調整バイアス電圧によるしきい値電圧の依存性を異ならせる。【解決手段】支持基板、支持基板上に設けられた絶縁層、及び絶縁層上に互いに離間して設けられた島状の第１及び第２シリコン層を備え、第１シリコン層中に第１チャネル部が形成された、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴと、第２シリコン層中に第２チャネル部が形成されていて、第１ＭＯＳＦＥＴと相俟って相補型ＭＯＳＦＥＴを構成する部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴとを備える。支持基板にバイアス電圧を印加し完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴのしきい値電圧を変化させても、部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴは、第２チャネル部に設けられた中性領域により、しきい値電圧はほとんど変動しない。【選択図】      図１
2005019859.tif 000002
【特許請求の範囲】
【請求項１】
支持基板、該支持基板上に設けられた絶縁層、及び該絶縁層上に互いに離間して設けられた島状の第１及び第２シリコン層を備えるＳＯＩ基板本体と、
前記第１シリコン層中に第１チャネル部が形成された、完全空乏型ＳＯＩからなる第１ＭＯＳＦＥＴと、
前記第２シリコン層中に第２チャネル部が形成されていて、前記第１ＭＯＳＦＥＴと相俟って相補型ＭＯＳＦＥＴを構成する部分空乏型ＳＯＩからなる第２ＭＯＳＦＥＴと、
前記支持基板に設けられていて、前記相補型ＭＯＳＦＥＴのしきい値電圧を調整するための調整バイアス電圧を前記ＳＯＩ基板本体に印加する調整バイアス電極とを備えることを特徴とするＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴ。
【請求項２】
請求項１記載のＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴにおいて、
前記第１ＭＯＳＦＥＴは、前記第１シリコン層中に前記第１チャネル部を挟んで形成された第１ソース領域及び第１ドレイン領域と、該第１チャネル部上に第１ゲート絶縁膜を挟んで設けられた第１ゲート電極とを備えており、
前記第２ＭＯＳＦＥＴは、前記第２シリコン層中に前記第２チャネル部を挟んで形成された第２ソース領域及び第２ドレイン領域と、該第２チャネル部上に第２ゲート絶縁膜を挟んで設けられた第２ゲート電極と、前記第２シリコン層中の領域であって、前記調整バイアス電圧による、前記第２ＭＯＳＦＥＴのしきい値電圧の調整を抑制する中性領域としての空乏層非形成領域とを備えるとともに、該中性領域に接触して設けられていて前記しきい値電圧を抑制するための抑制電圧を該中性領域に印加する抑制電圧電極を備えることを特徴とするＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴ。
【請求項３】
請求項１又は請求項２記載のＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴにおいて、
前記第１ＭＯＳＦＥＴをＮチャネル型ＭＯＳＦＥＴとし、及び前記第２ＭＯＳＦＥＴをＰチャネル型ＭＯＳＦＥＴとすることを特徴とするＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴ。
【請求項４】
請求項１又は請求項２記載のＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴにおいて、
前記第１ＭＯＳＦＥＴをＰチャネル型ＭＯＳＦＥＴとし、及び前記第２ＭＯＳＦＥＴをＮチャネル型ＭＯＳＦＥＴとすることを特徴とするＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】
低電力・高性能ＬＳＩは、次世代のパーソナル＆モバイルコミュニケーション製品のキーデバイスとして重要である。通常のシリコン基板を用いたバルクＳｉ相補型ＭＯＳＦＥＴを用いてＬＳＩを構成する場合、ＬＳＩの微細化に伴う高集積化・高速化により、ＬＳＩの消費電力は増大してしまう。そのため、低電力で高性能を有するＬＳＩを構成できる新しい素子構造の低電力ＭＯＳＦＥＴが待望されている。そのような中で、支持基板とシリコン層（素子領域）の間に絶縁層を有するＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を用いて作成する完全空乏型ＳＯＩ  ＣＭＯＳ（ＣＭＯＳ：相補型ＭＯＳＦＥＴ）は、低電力・高速デバイスとして期待されている。ＳＯＩ  ＭＯＳＦＥＴでは、シリコン層の下に絶縁層として埋め込み酸化膜が存在するため、ソース−ドレイン間の寄生容量が小さくなり、低電力・高速動作が可能となる。また、埋め込み酸化膜により各素子が完全分離されるため、ラッチアップが起こらなくなる、及び、高密度レイアウトが可能となるという利点がある。さらに、完全空乏型ＳＯＩ  ＭＯＳＦＥＴでは、バルクＳｉ  ＭＯＳＦＥＴに比べて、ＭＯＳＦＥＴのサブスレッショルド領域において、ゲート電圧に対するドレイン電流の傾きが大きくできるため、同一オフ電流での、この差が低電圧での性能向上に有効に働くといった利点がある。
【０００３】
上述したように、完全空乏型ＳＯＩ  ＭＯＳＦＥＴは、有利な点を多く有しているが、さらに、チャネル部のシリコン層全体が空乏化しているので、支持基板にバイアス電圧を加えることで、
｜ΔＶｔｈ｜＝γ｜ΔＶｂｓ｜
の関係で、Ｖｔｈを変化できることが知られている。（例えば、非特許文献１及び非特許文献２参照）。ここで、Ｖｔｈは、完全空乏型ＳＯＩ  ＭＯＳＦＥＴのしきい値電圧、Ｖｂｓは、支持基板へ印加してしきい値電圧を調整するための調整バイアス電圧、及び、γは、ＳＯＩ基板の基板バイアス係数である。
【０００４】
上述の特性を利用したしきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴの素子について、図を参照して説明する。図６は、しきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴの要部の構造を概略的に示す断面図である。このしきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴは、空乏層がチャネル部全体に広がっている完全空乏型ＳＯＩ  ＭＯＳＦＥＴである。しきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴは、支持基板１０上に絶縁層２０を介して、すなわちＳＯＩ層としてシリコン層２９を備えている。シリコン層２９中には、チャネル部３６を挟んでソース領域３２及びドレイン領域３４が形成されている。ソース電極４４及びドレイン電極４６は、それぞれ、ソース領域３２及びドレイン領域３４に接するように設けられる。チャネル部３６上には、ゲート絶縁膜５２を挟んでゲート電極５３が設けられている。支持基板１０には、ＭＯＳＦＥＴのしきい値電圧を調整するための調整バイアス電圧Ｖｂｓを印加する調整バイアス電極６３が設けられていている。
【０００５】
図７は、ソース領域３２及びドレイン領域３４が  Ｎ型半導体であるＮチャネル型のしきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴの動作を説明するための図である。横軸はゲート電圧Ｖｇを示しており、縦軸はドレイン電流Ｉｄ（正の値）をログスケールで示している。Ｖｄは、電源電圧である。調整バイアス電圧Ｖｂｓを変えることで、例えば、調整バイアス電圧Ｖｂｓが０Ｖであるスタンバイ状態（図７：曲線Ｉで示す。）と正の調整バイアス電圧Ｖｂｓが印加されているアクティブ状態（図７：曲線ＩＩで示す。）とに切り替えられる。また、図７において、Ｉｏｎ１及びＩｏｎ２は、スタンバイ状態及びアクティブ状態でのオン電流をそれぞれ示し、Ｉｏｆｆ１及びＩｏｆｆ２は、スタンバイ状態及びアクティブ状態でのオフ電流をそれぞれ示す。スタンバイ状態では、オフ電流が抑制されるので（Ｉｏｆｆ１＜Ｉｏｆｆ２の状態）、消費電力が減り、一方、アクティブ状態では、オン電流が増大するので（Ｉｏｎ２＞Ｉｏｎ１の状態）、高速動作が可能となる。このような特性を利用したしきい値電圧可変ＣＭＯＳが提案されている。
【０００６】
図８を参照して、しきい値電圧可変ＣＭＯＳの従来例を説明する。しきい値電圧可変ＣＭＯＳは、Ｎチャネル型とＰチャネル型のＭＯＳＦＥＴを組み合わせて構成される。すなわち、支持基板１０とこの支持基板１０の一方の表面側に設けられている絶縁層２０とで構成される積層体２５を共通にして、この積層体２５の絶縁層２０上に、第１及び第２ＭＯＳＦＥＴ１２及び１４が離間して形成されている。第１ＭＯＳＦＥＴ１２をＮチャネル型、第２ＭＯＳＦＥＴ１４をＰチャネル型とする。
【０００７】
このしきい値電圧可変ＣＭＯＳにおいて、第１ＭＯＳＦＥＴ１２は、絶縁層２０上に形成されたシリコン層中に、第１ソース領域３１、第１ドレイン領域３３、これら両領域３１及び３３間に挟まれて構成されている第１チャネル部３５と、このチャネル部３５上にゲート絶縁膜５４を挟んで、設けられているゲート電極５５とを備えている。図中４５、４７はそれぞれソース電極、及びドレイン電極である。
【０００８】
同様に第２ＭＯＳＦＥＴ１４は、絶縁層２０上に形成されたシリコン層中に、第２ソース領域３７、第２ドレイン領域３９、これら両領域３７及び３９間に挟まれて構成されている第２チャネル部４２と、このチャネル部４２上にゲート絶縁膜６０を挟んで、設けられているゲート電極６１とを備えている。図中４９、５１はそれぞれソース電極、及びドレイン電極である。
【０００９】
尚、支持基板１０の絶縁層とは反対側の面（裏面）には、図６を参照して説明したのと同様に調整バイアス電圧Ｖｂｓが印加される調整バイアス電極６３が、第１及び第２ＭＯＳＦＥＴ１２及び１４に共通に設けられている。
【００１０】
ここで、第１チャネル部３５と第２チャネル部４２は、全体が空乏化していて、第１ＭＯＳＦＥＴ１２及び第２ＭＯＳＦＥＴ１４はそれぞれ、完全空乏型ＳＯＩ  ＭＯＳＦＥＴである。
【００１１】
この構成において、支持基板１０に設けられた調整バイアス電極６３に調整バイアス電圧Ｖｂｓを印加することで、第１ＭＯＳＦＥＴ１２及び第２ＭＯＳＦＥＴ１４のしきい値電圧は、変化する。
【００１２】
【非特許文献１】
南雲他著「しきい電圧可変完全空乏型ＳＯＩ  ＭＯＳＦＥＴのしきい電圧調整範囲」信学技報  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  ｏｆ  ＩＥＩＣＥ．ＳＤＭ２００２−１３８、ＩＣＤ２００２−４９（２００２−０８）  ２００２年８月ｐ．２０
【非特許文献２】
Ｔ．Ｈｉｒａｍｏｔｏ  ｅｔ  ａｌ．「Ｏｐｔｉｍｕｍ  Ｄｅｖｉｃｅ  Ｐａｒａｍｅｔｅｒｓ  ａｎｄ  Ｓｃａｌａｂｉｌｉｔｙ  ｏｆ  ＶａｒｉａｂｌｅＴｈｒｅｓｈｏｌｄ  Ｖｏｌｔａｇｅ  Ｃｏｍｐｌｅｍｅｎｔａｒｙ  ＭＯＳ（ＶＴＣＭＯＳ）」Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．４０（２００１）ｐ．２８５４〜２８５５
【００１３】
【発明が解決しようとする課題】
しかしながら、Ｐチャネル型のしきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴの動作は、Ｎチャネル型のしきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴのしきい値電圧に対する応答とは、相反する動作である。
【００１４】
図９を参照して、Ｐチャネル型しきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴが上述のような相反する動作を行う点について説明する。横軸はゲート電圧Ｖｇを示しており、縦軸はドレイン電流Ｉｄをログスケールで示している。Ｐチャネル型ＭＯＳＦＥＴの場合ドレイン電流Ｉｄは、負の値であるので、絶対値で示してある。Ｖｄは、電源電圧である。調整バイアス電圧Ｖｂｓを変えることで、例えば、調整バイアス電圧Ｖｂｓが０Ｖであるスタンバイ状態（図９：曲線ＩＶで示す。
）と正の調整バイアス電圧Ｖｂｓが印加されているアクティブ状態（図９：曲線ＩＩＩで示す。）とに切り替えられる。また、図９において、Ｉｏｎ３及びＩｏｎ４は、アクティブ状態及びスタンバイ状態でのオン電流をそれぞれ示し、Ｉｏｆｆ３及びＩｏｆｆ４は、アクティブ状態及びスタンバイ状態でのオフ電流をそれぞれ示す。アクティブ状態では、オフ電流が抑制され（Ｉｏｆｆ３＜Ｉｏｆｆ４の状態）、一方、スタンバイ状態では、オン電流が増大する（Ｉｏｎ４＞Ｉｏｎ３の状態）。
【００１５】
このため、図８で示されているような構造のしきい値電圧可変ＣＭＯＳについて、支持基板１０に調整バイアス電圧Ｖｂｓを印加してしきい値電圧を調整する場合、例えば、Ｎチャネル型ＭＯＳＦＥＴ１２でしきい値電圧が減少すれば、Ｐチャネル型ＭＯＳＦＥＴ１４ではしきい値電圧が増大する。このため、単純に支持基板１０に調整バイアス電圧Ｖｂｓを印加するだけでは、Ｎチャネル型ＭＯＳＦＥＴ１２のオン電流が増加すれば、Ｐチャネル型ＭＯＳＦＥＴ１４のオン電流が減少してしまう。
【００１６】
このような相反する動作をするＰチャネル型及びＮチャネル型ＭＯＳＦＥＴを組み合わせたしきい値電圧可変ＣＭＯＳを、例えば、カレントミラー型の回路に組み込んだ場合には、カレントミラー回路の、所望どおりの特性向上を期待できない可能性が高い。
【００１７】
この解決方法として、それぞれの領域に調整バイアス電圧Ｖｂｓを個別に印加する方法が考えられるが、それぞれの領域に調整バイアス電圧Ｖｂｓ印加用の電極を個別に形成すると、製造プロセスが複雑になるなど、欠点が生じる。
【００１８】
そこで、この出願に係る発明者は、種々検討した結果、チャネル部の下側領域にまで空乏層が拡がらないタイプのいわゆる部分空乏型ＭＯＳＦＥＴと完全空乏型ＭＯＳＦＥＴとを、支持基板とその上側に設けられた絶縁層とからなる、共通の積層体上に、個別に形成したＣＭＯＳ構造とすることにより、支持基板側から、共通の調整バイアス電圧Ｖｂｓを印加すれば、完全空乏型ＭＯＳＦＥＴのしきい値電圧を変えることができ、一方、部分空乏型ＭＯＳＦＥＴのしきい値電圧は、設定されたしきい値電圧を変えることができずに一定の電圧を保存することが可能であるという結論を得た。
【００１９】
この発明は、上述の事情に鑑み、Ｎチャネル型とＰチャネル型のＭＯＳＦＥＴに対して調整バイアス電圧Ｖｂｓによるしきい値電圧の依存性を異ならせることが可能となるＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴ（ＶＴＣＭＯＳ）を提供することを目的とする。
【００２０】
【課題を解決するための手段】
上述した目的を達成するための、この発明のしきい値電圧可変相補型ＭＯＳＦＥＴは、支持基板、支持基板上に設けられた絶縁層、及び絶縁層上に互いに離間して設けられた島状の第１及び第２シリコン層を備えるＳＯＩ基板本体と、第１シリコン層中に第１チャネル部が形成された、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴと、第２シリコン層中に第２チャネル部が形成されていて、第１ＭＯＳＦＥＴと相俟って相補型ＭＯＳＦＥＴを構成する部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴと、支持基板に設けられていて、相補型ＭＯＳＦＥＴのしきい値電圧を調整するための調整バイアス電圧をＳＯＩ基板本体に印加する調整バイアス電極とを備えている。
【００２１】
このしきい値電圧可変相補型ＭＯＳＦＥＴでは、支持基板に調整バイアス電圧を印加すると、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴは、そのしきい値電圧が変化する。しかし、部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴは、調整バイアス電圧による、第２ＭＯＳＦＥＴのしきい値電圧の調整を抑制する中性領域としての空乏層非形成領域（すなわち非空乏領域ともいう。）を有する。この中性領域は、第２シリコン層中の、第２チャネル部の領域の部分に存在する。
この中性領域の存在により、調整バイアス電圧が支持基板に印加されても、第２ＭＯＳＦＥＴのしきい値電圧は、実質的に変化せずに一定のままである。このように、この発明のしきい値電圧可変相補型ＭＯＳＦＥＴによれば、カレントミラー回路等に必要な特性を得ることが可能となる。
この発明の実施にあたり、しきい値電圧を抑制するための抑制電圧をこの中性領域に印加する抑制電圧電極を中性領域に接触して備えるのが好適である。
【００２２】
このように構成すれば、部分空乏型第２ＭＯＳＦＥＴの中性領域に抑制電圧を印加することにより、支持基板に印加された調整バイアス電圧の影響を受けず、しきい値電圧はより確実に変動しなくなる。
【００２３】
【発明の実施の形態】
以下、図を参照して、この発明の実施の形態について説明するが、構成、各構成要素の大きさ、及び配置関係については、この発明が理解できる程度に概略的に示したものに過ぎない。また、以下、この発明の好適な構成例につき説明するが、各構成の組成（材質）および数値的条件などは、単なる好適例にすぎない。
従って、この発明は以下の実施の形態にのみ限定されず、この発明の範囲を逸脱することなく種々の変形や変更を行い得る。
【００２４】
（第１の実施形態の説明）
図１を参照して、この発明の第１実施形態のＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳの概略構成を説明する。図１は、この発明のしきい値電圧可変ＣＭＯＳの要部の横断面の切り口を概略的に示す図である。なお、断面を示すハッチングなどは、一部分省略してある。
【００２５】
ＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳは、ＳＯＩ基板本体７０と、第１ＭＯＳＦＥＴ１２と第２ＭＯＳＦＥＴ１４と、調整バイアス電極６３とを備えている。
【００２６】
ＳＯＩ基板本体７０は、支持基板１０、支持基板１０上に設けられた絶縁層２０、絶縁層２０上に互いに離間して設けられた島状の第１シリコン層３０ａ及び島状の第２シリコン層３０ｂを含んで構成される。絶縁層２０は、埋め込み酸化膜で実現される。
【００２７】
第１ＭＯＳＦＥＴ１２は、既に図８を参照して説明した従来例におけるしきい値電圧可変ＣＭＯＳの第１ＭＯＳＦＥＴと同じ構成をしている。この実施の形態においても、第１ＭＯＳＦＥＴ１２は、第１シリコン層３０ａに、第１チャネル部３５を挟むように形成された第１ソース領域３１及び第１ドレイン領域３３を含んで構成される。また、第１ＭＯＳＦＥＴ１２の第１チャネル部３５上には、第１ゲート絶縁膜５４を挟んで第１ゲート電極５５が設けられている。第１ゲート絶縁膜５４は、酸化膜で実現される。第１ソース電極４５及び第１ドレイン電極４７は、それぞれ、第１ソース領域３１及び第１ドレイン領域３３に接するように設けられる。ここで、第１ＭＯＳＦＥＴ１２は、第１チャネル部全体が空乏領域となっている、完全空乏型のＭＯＳＦＥＴである。
【００２８】
第２ＭＯＳＦＥＴ１４は、第２シリコン層３０ｂに、第２チャネル部を挟むように形成された第２ソース領域３７及び第２ドレイン領域３９を含んで構成される。また、第２ＭＯＳＦＥＴ１４の第２チャネル部上には、第２ゲート絶縁膜６０を挟んで第２ゲート電極６１が設けられている。第２ゲート絶縁膜６０は、酸化膜で実現される。第２ソース電極４９及び第２ドレイン電極５１は、それぞれ、第２ソース領域３７及び第２ドレイン領域３９に接するように設けられる。ここで、第２ＭＯＳＦＥＴ１４は、第２チャネル部の一部が空乏領域４１となり、第２チャネル部の下部領域が空乏層が広がらないシリコン層領域部分、すなわち中性領域４３となっている、部分空乏型のＭＯＳＦＥＴである。尚、この中性領域４３は、第２シリコン層３０ｂの領域内の空乏層非形成領域であって、第２チャネル部の下部領域以外の領域にわたって形成される場合がある。
【００２９】
完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴ１２と部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴ１４の製法は、第１及び第２シリコン層３０ａ及び３０ｂに膜厚差が生ずるような製法であれば、いずれの製法であっても良い。例えば、均一の厚さのシリコン層を含むＳＯＩ基板の当該シリコン層上に、第１及び第２シリコン層３０ａ及び３０ｂのそれぞれの形成予定領域上にエッチングマスクを設ける。この場合、第２シリコン層の形成予定領域のエッチングマスク（第２マスクと称する。）の厚みを第１シリコン層の形成領域上のエッチングマスク（第１マスクと称する。）の厚みよりも厚く形成する。この第１及び第２マスクの膜厚差は、第１マスクがエッチング除去されたときは、第２マスクがまだ残存していて、第２マスクが完全に除去されたときには、第１シリコン層の表面がある程度エッチング除去されて、第１及び第２シリコン層に設計通りの膜厚差が生じるように、予め設定しておく。このようにマスクを設けて、第１及び第２シリコン層を同時にエッチングすることで、異なる厚さの第１シリコン層３０ａ及び第２シリコン層３０ｂを同一工程で形成可能である。第１シリコン層３０ａの厚さは５０ｎｍ以下にし、第２シリコン層３０ｂの厚さは１００ｎｍ程度にすれば、第１ＭＯＳＦＥＴ１２が完全空乏型、第２ＭＯＳＦＥＴ１４が部分空乏型として形成される。尚、第１及び第２シリコン層３０ａ及び３０ｂの形成後は、周知の通常の技術を用いて、ソース領域、ドレイン領域、ゲート絶縁膜、ゲート電極、ソース電極、ドレイン電極、及び調整バイアス電極を形成すればよい。
【００３０】
調整バイアス電極６３は完全空乏型ＭＯＳＦＥＴのしきい値電圧を調整するための調整バイアス電圧Ｖｂｓを支持基板１０に印加するための電極である。調整バイアス電極６３を介して、支持基板１０に調整バイアス電圧Ｖｂｓを印加することで、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴ１２のしきい値電圧は任意の値に設定可能である。このとき、第２ＭＯＳＦＥＴ１４のしきい値電圧は、部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴのチャネル部の下部領域に形成された中性領域４３により、調整バイアス電圧Ｖｂｓの影響をほとんど受けなくなる。
【００３１】
ＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳは、例えば、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴ１２をＮチャネル型ＭＯＳＦＥＴとし、及び、部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴ１４をＰチャネル型ＭＯＳＦＥＴとして形成される。このとき、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴ１２をＰチャネル型ＭＯＳＦＥＴとし、部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴ１４をＮチャネル型としてもよい。
【００３２】
（第１の実施形態の効果）
支持基板１０に形成された調整バイアス電極６３に調整バイアス電圧Ｖｂｓを与えることで、Ｐチャネル型の部分空乏型ＭＯＳＦＥＴ１４のしきい値電圧に影響をほとんど与えず、Ｎチャネル型の完全空乏型ＭＯＳＦＥＴ１２のしきい値電圧を可変とし、所望の特性を得ることが可能となる。
【００３３】
（第２の実施形態の説明）
図２を参照して、本発明の第２実施形態のＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳの概略構成を説明する。図１と同じ符号については説明を省略する。
【００３４】
この構成は、第１実施形態の構成例とほぼ同様な構成である。例えば、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴ１２をＮチャネル型とし、部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴ１４をＰチャネル型とする。Ｐチャネル型の第２ＭＯＳＦＥＴ１４は部分空乏型であり、チャネル部の領域に中性領域４３があるため、調整バイアス電圧Ｖｂｓを変化させても、部分空乏型のしきい値電圧はほとんど変化しない。
【００３５】
この調整バイアス電圧Ｖｂｓの第２ＭＯＳＦＥＴ１４に与える影響を実質的に無くすため、第２実施形態のＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳは、第１実施形態の構成に加えて、第２シリコン層３０ｂ中の中性領域４３に抑制電圧Ｖｂｂを印加するための抑制電圧電極７３を備えている。抑制電圧電極７３を介して中性領域４３に印加された一定の抑制電圧Ｖｂｂにより、中性領域４３の電位は一定に保たれる。このため、支持基板１０に印加された調整バイアス電圧Ｖｂｓは、第２ＭＯＳＦＥＴ１４には影響を与えない。部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴ１４とは、独立に、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴ１２のしきい値電圧を変化させることが可能になる。
【００３６】
第１実施形態と同様に、完全空乏型ＳＯＩからなる第１のＭＯＳＦＥＴ１２をＰチャネル型ＭＯＳＦＥＴとし、部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴ１４をＮチャネル型としてもよい。
【００３７】
（第２の実施形態に対する実施例）
図２と合わせて、図３及び図４を参照して実施例について説明する。図３は、ＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳを上方から見た概略的な平面図で、図２及び図４は、それぞれ、Ａ−Ａ´及びＢ−Ｂ´に沿って切った切り口を概略的に示す図である。
【００３８】
第１ＭＯＳＦＥＴ１２はＴ字型の第１ゲート電極５５を備えている。また、第１ＭＯＳＦＥＴ１２は、第１ソース領域３１に接するように、２つの第１ソース電極４５ａ、４５ｂを備えていて、第１ドレイン領域３３に接するように第１ドレイン電極４７ａ、４７ｂを備えている。Ｔ字型のゲート電極５５に覆われていて、ソース領域３１及びドレイン領域３３間の領域の部分が第１チャネル部３５であり、第１チャネル部３５の全体に空乏層が形成され空乏領域となる。
【００３９】
第２ＭＯＳＦＥＴ１４も第１ＭＯＳＦＥＴ１２と同様にＴ字型の第２ゲート電極６１を備えている。また、第２ソース領域３７に接するように２つの第２ソース電極４９ａ、４９ｂを備えていて、第２ドレイン領域３９に接するように第２ドレイン電極５１ａ、５１ｂを備えている。さらに、第２ＭＯＳＦＥＴ１４の中性領域４３上に抑制電圧電極７３ａ及び７３ｂが設けられている。Ｔ字型のゲート電極６１に覆われていて、ソース領域３７及びドレイン領域３９間の領域の部分がチャネル部であり、チャネル部の上側領域（ゲート電極に近い領域）に空乏層が形成され空乏領域４１となる（図４参照）。尚、この図３及び図４に示す構成例では、中性領域４３は、第２チャネル部の下部領域のみならず、第２シリコン層のほかの領域部分にわたって存在する。
【００４０】
図５は、このしきい値電圧可変ＣＭＯＳを用いたカレントミラー回路を用いた差動増幅回路の構成例を示す図である。この回路は、２つのＰチャネル型ＭＯＳＦＥＴ８１ａ及び８１ｂと、２つのＮチャネル型ＭＯＳＦＥＴ８３ａ及び８３ｂを備えた、２つのＣＭＯＳを含んで構成される。Ｐチャネル型ＭＯＳＦＥＴ８１ａ及び８１ｂが部分空乏型ＭＯＳＦＥＴであり、Ｎチャネル型ＭＯＳＦＥＴ８３ａ及び８３ｂが完全空乏型ＭＯＳＦＥＴである。
【００４１】
電源９１にＰチャネル型ＭＯＳＦＥＴ８１ａ、８１ｂのソースが接続されている。Ｎチャネル型ＭＯＳＦＥＴ８３ａ、８３ｂのソースはクロックが入力されるＮチャネル型ＭＯＳＦＥＴ８９のドレインと接続され、Ｎチャネル型ＭＯＳＦＥＴ８９のソースは接地されている。Ｐチャネル型ＭＯＳＦＥＴ８１ａとＮチャネル型ＭＯＳＦＥＴ８３ａのドレイン同士が接続されている。また、Ｐチャネル型ＭＯＳＦＥＴ８１ｂとＮチャネル型ＭＯＳＦＥＴ８３ｂのドレイン同士も接続されている。Ｐチャネル型ＭＯＳＦＥＴ８１ａとＮチャネル型ＭＯＳＦＥＴ８３ａのドレインは、Ｐチャネル型ＭＯＳＦＥＴ８１ａ及び８１ｂのゲートと接続されている。信号は、Ｎチャネル型ＭＯＳＦＥＴ８３ａ及び８３ｂのゲート入力端子８５ａ及び８５ｂにそれぞれ入力されるが、Ｎチャネル型ＭＯＳＦＥＴ８３ａの入力端子８５ａへの入力と、Ｎチャネル型ＭＯＳＦＥＴ８３ｂの入力端子８５ｂへの入力は逆相となる。また、出力は、Ｐチャネル型ＭＯＳＦＥＴ８１ｂ及びＮチャネル型ＭＯＳＦＥＴ８３ｂのドレインに接続された出力端子８７から取り出される。
【００４２】
この回路構成によれば、各ＭＯＳＦＥＴのしきい値電圧を個別に調整できるので、この差動増幅回路は低消費電力、高速動作が可能となる。また、しきい値電圧を個別に設定することにより、差動増幅回路の増幅率を設計どおりにすることも容易となる。
【００４３】
（第２の実施形態の効果）
部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴ１４の中性領域４３に抑制電圧Ｖｂｂを外部から印加する。そのため、支持基板１０に印加した調整バイアス電圧Ｖｂｓは部分空乏型ＳＯＩからなる第２のＭＯＳＦＥＴ１４には全く影響を与えない。また、調整バイアス電圧Ｖｂｓと抑制電圧Ｖｂｂとが、完全に独立していることから、調整バイアス電圧Ｖｂｓ及び抑制電圧Ｖｂｂを、それぞれ、調整バイアス電極及び抑制電圧電極に適当に印加することで、完全空乏型ＭＯＳＦＥＴ及び部分空乏型ＭＯＳＦＥＴを同時にしきい値可変のＭＯＳＦＥＴとして動作させることが可能となる。
【００４４】
【発明の効果】
上述の説明から明らかなように、この発明のＳＯＩ構造を用いたしきい値電圧可変相補型ＭＯＳＦＥＴによれば、完全空乏型ＭＯＳＦＥＴと部分空乏型ＭＯＳＦＥＴに対して調整バイアス電圧Ｖｂｓによるしきい値電圧の依存性を異ならせることが可能となるしきい値電圧可変ＣＭＯＳを提供することができる。
【図面の簡単な説明】
【図１】
この発明による第１実施形態のＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳの構成例を示す概略図である。
【図２】この発明による第２実施形態のＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳの構成例の図３Ａ―Ａ´での断面図である。
【図３】この発明による第２実施形態のＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳの構成例を示す概略図である。
【図４】この発明による第２実施形態のＳＯＩ構造を用いたしきい値電圧可変ＣＭＯＳの構成例の図３Ｂ―Ｂ´での断面図である。
【図５】カレントミラー回路を負荷とする差動増幅回路を示す回路図である。
【図６】しきい値電圧可変ＳＯＩ  ＭＯＳＦＥＴの構造を示す概略図である。
【図７】しきい値電圧可変Ｎチャネル型ＭＯＳＦＥＴの動作を示す概略図である。
【図８】しきい値電圧可変ＣＭＯＳの従来構造を示す概略図である。
【図９】しきい値電圧可変Ｐチャネル型ＭＯＳＦＥＴの動作を示す概略図である。
【符号の説明】
１０：支持基板
１２：第１ＭＯＳＦＥＴ
１４：第２ＭＯＳＦＥＴ
２０：絶縁層
２９：シリコン層（ＭＯＳＦＥＴ）
３０ａ：第１シリコン層
３０ｂ：第２シリコン層
３１：第１ソース領域
３２：ソース領域（ＭＯＳＦＥＴ）
３３：第１ドレイン領域
３４：ドレイン領域（ＭＯＳＦＥＴ）
３５：第１チャネル部
３６：チャネル部（ＭＯＳＦＥＴ）
３７：第２ソース領域
３９：第２ドレイン領域
４１：空乏領域
４２：第２チャネル部
４３：中性領域
４４：ソース電極（ＭＯＳＦＥＴ）
４５、４５ａ、４５ｂ：第１ソース電極
４６：ドレイン電極（ＭＯＳＦＥＴ）
４７、４７ａ、４７ｂ：第１ドレイン電極
４９、４９ａ、４９ｂ：第２ソース電極
５１、５１ａ、５１ｂ：第２ドレイン電極
５２：ゲート絶縁膜（ＭＯＳＦＥＴ）
５３：ゲート電極（ＭＯＳＦＥＴ）
５４：第１ゲート絶縁膜
５５：第１ゲート電極
６０：第２ゲート絶縁膜
６１：第２ゲート電極
６３：調整バイアス電極
７３、７３ａ、７３ｂ：抑制電圧電極
８１ａ、８１ｂ：Ｐチャネル型ＭＯＳＦＥＴ
８３ａ、８３ｂ、８９：Ｎチャネル型ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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