(57)【要約】    【課題】  抵抗値のバラツキの影響を受けず、安定したメモリコア動作を実現する。    【解決手段】  クロック信号発生回路７０内の可変抵抗回路７２を、設計上の所定の抵抗値に設定した場合のクロック信号ＣＬＫを計測することにより、抵抗値の設計値からのバラツキを判定し、トリミングを行なう。このトリミングデータを、ビット線制御回路６１でのトリミングに反映させる。【選択図】  図１
2005353156.tif 000002
【特許請求の範囲】
【請求項１】
互いに交差する複数ずつのワード線とビット線の各交差部にデータを記憶するメモリセルがマトリクス配列されたメモリセルアレイと、
前記メモリセルアレイのメモリセル選択を行うデコーダと、
前記ワード線又はビット線を充電するように構成されると共に第１の電気抵抗を備えこの第１の電気抵抗の抵抗値を可変とすることにより前記ワード線又は前記ビット線への充電速度を変化させる駆動回路と、
前記駆動回路に供給する電圧を発生する電圧発生回路と、
コマンドが示す手順に従い且つ制御信号が示す動作タイミングに沿って前記電圧発生回路及び前記駆動回路の動作を制御するシーケンス制御部と、
前記制御信号を出力するように構成されると共に第２の電気抵抗を備えこの第２の電気抵抗の抵抗値を可変とすることにより前記制御信号の状態を変化させる制御信号発生回路と、
前記第２の電気抵抗の抵抗値を設計上の所定の値に設定した場合において実際に得られる前記制御信号の状態に基づいて特定される、前記第２の電気抵抗の設計上の抵抗値とその設計上の抵抗値に前記第２の電気抵抗を設定した場合において実際に得られる前記制御信号の状態との関係を記憶する記憶部と、
前記記憶部の記憶データを参照して前記第２の電気抵抗を切り替えて前記制御信号の状態を制御すると共に、前記第１の電気抵抗を前記第２の電気抵抗の抵抗値に対応する抵抗値に切り替える制御部と
を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記第２の電気抵抗の抵抗値を設計上の所定の値に設定した場合において実際に得られる前記制御信号の状態を判定する判定部を更に備え、
前記記憶部は、前記判定部の判定結果に基づいて特定される、前記第２の電気抵抗の設計上の抵抗値とその設計上の抵抗値に前記第２の電気抵抗を設定した場合において実際に得られる前記制御信号の状態との関係を記憶する
ことを特徴とする、請求項１記載の半導体記憶装置。
【請求項３】
前記制御信号発生回路は、クロック信号を発生するクロック発生回路であり、前記判定部は、前記制御信号の状態としてのクロック信号の周期を判定するものである請求項２記載の半導体記憶装置。
【請求項４】
前記制御信号発生回路は、
所定の抵抗値を有するように設計された複数の電気抵抗を直列に接続した電気抵抗列と、
前記電気抵抗列の各接続ノードの１つと電源電圧との間にそれぞれ接続されスイッチング信号によりいずれか１つが導通しその他は非導通とされる複数のスイッチング素子と
を備えたことを特徴とする、請求項１記載の半導体記憶装置。
【請求項５】
前記クロック発生回路は、
所定の抵抗値を有するものとして製造された複数の電気抵抗を直列接続してなる電気抵抗列と、
前記電気抵抗列の各接続ノードの１つと電源電圧との間にそれぞれ接続されスイッチング信号によりいずれか１つが導通しその他は非導通とされる複数のスイッチング素子と、
入力信号の変化に対応して論理が互いに逆の２つのパルス信号を出力する出力回路と、
キャパシタを有し前記パルス信号の論理の変化を受けて該キャパシタの電荷を放電する２つの充放電回路と、
前記キャパシタの両端電圧と基準電圧とを比較して比較信号を出力する２つの比較器と
を備え、
前記出力回路は、この比較信号を前記入力信号として前記パルス信号を出力する
ことを特徴とする請求項３記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に半導体記憶素子のコア動作を規定する制御信号（クロック信号等）の調整に関するものである。
【背景技術】
【０００２】
半導体記憶装置の一つとして、電気的書き換えを可能としたＥＥＰＲＯＭ、例えば、メモリセルを複数個直列接続してＮＡＮＤセルを構成するＮＡＮＤセル型ＥＥＰＲＯＭが知られている。ＮＡＮＤセル型ＥＥＰＲＯＭのメモリセルには、半導体基板上に電荷蓄積層（浮遊ゲート）と制御ゲートとを積層形成したＦＥＴＭＯＳ構造が用いられる。このメモリセルは、浮遊ゲートに蓄積された電荷量によって、データ“０”、“１”を記憶する。このようなＮＡＮＤセル型ＥＥＰＲＯＭでは、メモリセルのデータの読み出し、書き込み及び消去の際には、ビット線、ワード線、基板（又はウェル）等に、状況に応じて様々な大きさの電圧を、決められたタイミングで印加する必要がある（例えば、特許文献１参照）。
【０００３】
図１４は、隣接する２個のＮＡＮＤ型セルを示している。直列接続された８個のメモリセルＭ１１（１２）〜Ｍ８１（８２）の一端は選択トランジスタＴＲ１１（ＴＲ１２）を介してビット線ＢＬ１（ＢＬ２）に接続され、他端は別の選択トランジスタＴＲ２１（ＴＲ２２）を介して共通ソース線ＣＥＬＳＲＣに接続される。ＮＡＮＤ型セル内の各メモリセルの制御ゲートは横方向に制御ゲート線ＣＧ１、ＣＧ２、・・・ＣＧ８として共通に配設されてこれがワード線となる。選択トランジスタＴＲ１１（ＴＲ１２）、ＴＲ２１（ＴＲ２２）のゲート電極も横方向に選択ゲート線ＳＧＤ、ＳＧＳとして接続される。
【０００４】
この様なＮＡＮＤ型セルでのデータ書き込みは、選択されたワード線（制御ゲート線）に２０Ｖ程度の昇圧された書き込み電圧Ｖｐｇｍを印加し、非選択ワード線には１０Ｖ程度の中間電圧Ｖｐａｓｓを印加し、データ“０”、“１”に応じて選択メモリセルのチャネル電圧をコントロールする。例えば、図１４では、ビット線ＢＬ１、ＢＬ２にそれぞれデータ“０”、“１”を与え、制御ゲート線ＣＧ２に書き込み電圧Ｖｐｇｍ、その他の非選択制御ゲート線ＣＧ１、ＣＧ３〜ＣＧ８に中間電圧Ｖｐａｓｓを与えて、メモリセルＭ２１に“０”書き込みを行う場合を示している。
【０００５】
即ち、“０”データ書き込みのビット線ＢＬ１は０Ｖとし、このビット線電圧を選択メモリセルのチャネルまで転送する。これにより選択メモリセルＭ２１では、トンネル電流により浮遊ゲートに電子が注入され、しきい値が正の状態とされ、”０”データが書き込まれる。“１”データ書き込みのビット線ＢＬ２には、Ｖｄｄが与えられ、選択ゲート線ＳＧＤにＶｄｄが与えられて選択トランジスタＴＲ１２がオフになる。従って“１”データが与えられたビット線に沿うメモリセルのチャネルはフローティングになる。この結果、チャネルは制御ゲートからの容量結合により電位上昇し、５〜８Ｖ程度まで達するから、書き込み電圧Ｖｐｇｍが与えられた制御ゲート線ＣＧ２に沿ったメモリセルＭ２２でもしきい値の変動がなく、負のしきい値状態、即ち“１”データが書かれる。
なお、図１５に示すように、負のしきい値、正のしきい値とも、セルによりバラツキが生じる。このため、読み出しパス電圧Ｖｒｅａｄや、ベリファイ電圧Ｖｖｆｙは、このバラツキやデータ保持特性を考慮して決定される。
【０００６】
ＮＡＮＤ型セルでのデータ消去は、通常、選択されたＮＡＮＤ型セル内の全てのワード線に０Ｖを印加し、基板或いはウエルに２０Ｖ程度の消去電圧を印加して、浮遊ゲートの電荷を基板側に放出させる。これにより、選択されたＮＡＮＤ型セル内の全メモリセルはしきい値が負のデータ“１”状態に消去される。ＮＡＮＤ型ＥＥＰＲＯＭにおいては、このようにして同時に消去されるメモリセルのまとまり、すなわち、ワード線と選択ゲート線を共有するＮＡＮＤ型セルのまとまりを、ブロックと称している。消去の対象としない非選択ブロックにおいては、ワード線をフローティングにすることによって、選択ブロックとウエルが共通であっても、メモリセルのデータが消去されないようにすることができる。
【０００７】
データ読み出しは、選択されたワード線に０Ｖ、残りのワード線にデータ“０”、“１”に拘わらずメモリセルがオンする電圧Ｖｒｅａｄを与えて、ＮＡＮＤ型セルが導通するか否かをビット線ＢＬ１、ＢＬ２で検出することにより行われる。
【０００８】
図１６に、ＮＡＮＤセル型ＥＥＰＲＯＭへの書き込み動作時の各部の信号波形を示す。図示しないＶＲＤＥＣデコーダより、選択されたメモリセルブロックのロウデコーダ（図１４には図示せず）に出力される選択信号ＶＲＤＥＣが、時刻Ｔ１において立ち上がり、電圧Ｖｐｇｍ＋Ｖｔ（Ｖｔはしきい値電圧）まで徐々に上昇する。この電圧は、選択されたロウデコーダの転送トランジスタのゲートＴＧに印加される。これにより、選択されたロウデコーダにおいて転送トランジスタが選択ワード線に書き込み電圧Ｖｐｇｍを転送できるようになる。非選択のロウデコーダの転送トランジスタのゲートには、０［Ｖ］が印加される。
【０００９】
また、選択されたメモリセルアレイの選択トランジスタＴＲ１１、ＴＲ１２のゲートには、図１６に示すような選択ゲート信号ＳＧＤが印加される。なお、図示は省略するが、ＮＡＮＤセルユニットの他端側の選択トランジスタＴＲ２１、ＴＲ２２のゲートには、０［Ｖ］が印加される。
選択ゲート信号ＳＧＤが印加され、選択されたＮＡＮＤセルユニット内のチャネルがＶｄｄ−Ｖｔ又はＶｓｇｄ−Ｖｔまで充電されると、選択トランジスタＴＲ１２はカットオフ状態となる。
【００１０】
また、図示しないビット線駆動回路より出力されるビット線選択信号ＢＬＳが時刻Ｔ１で立ち上がり、時刻Ｔ２までの間、０［Ｖ］からＶｓｅｌｈｖへと徐々に上昇する。これにより、図１６に示すように、時刻Ｔ１からＴ２に掛けて徐々に０［Ｖ］からＶｄｄ［Ｖ］まで徐々に上昇するビット線電圧ＢＬがビット線ＢＬ２に印加される。
【００１１】
ビット線選択信号ＢＬＳ、ビット線電圧ＢＬは、ビット線充電時の消費電流のピーク値を抑えるため、その立ち上がりの波形を、傾きの緩やかな波形（例えば、図１６に示す曲線Ａ）としている。ビット線駆動回路等に抵抗を挿入して、ＣＲ遅延によりの立ち上がりを緩やかにしてピーク電流を抑えているものである。
【００１２】
ビット線ＢＬ２のビット線電圧ＢＬがＶｄｄまで立ち上がると、非選択制御ゲート線（図１４では、ＣＧ２以外）の電圧は、時刻Ｔ３からＴ４にかけて徐々にＶｐａｓｓまで上昇させられ、また、選択制御ゲート線（図１４ではＣＧ２）の電圧は、時刻Ｔ４以降徐々にＶｐｇｍまで上昇させられる。これにより、ビット線に０Ｖが印加されている選択メモリセルＭ２１では、しきい値が正の状態にシフトする書き込みが行なわれる。一方、ビット線にＶｄｄが印加されるメモリセルＭ２２ではしきい値は変動されず“１”データが書き込まれる。
【００１３】
こうした書き込み動作等を含めたＮＡＮＤセル型ＥＥＰＲＯＭの動作は、クロック発生回路（図１４には図示せず）から発生されるクロック信号に基づいて、タイマー回路（図１４には図示せず）が生成した動作タイミング信号により規定される。この種のクロック発生回路は通常、抵抗及びキャパシタからなるＲＣ発振器を含んでおり、この抵抗の抵抗値により、発生するクロック信号の周期が決定される。しかし、こうしたクロック発生回路の抵抗値は、製造バラツキ等により、設計値通りのものとならないことがあり、このため、こうしたクロック発生回路において、製造後において所望のクロック信号周期が得られるようトリミングを行う必要がある。
【００１４】
【特許文献１】特開２００３−２０８７９３（第４〜６頁、図４等）
【発明の開示】
【発明が解決しようとする課題】
【００１５】
同様に、ビット線駆動回路、ワード線駆動回路においても、内部に含まれる抵抗の抵抗値を適当な設計値とすることにより、ビット線電圧、ワード線電圧の立ち上がり波形の立ち上がりを適正化している。
【００１６】
しかし、このビット線駆動回路でも、内部に含まれる抵抗の抵抗値が、製造バラツキ等により設計値から異なるものとなり、この結果、次に説明するような不具合が生じる可能性がある。すなわち、ワード線の電圧がＶｐａｓｓやＶｐｇｍに上昇する際には（図１６では時刻Ｔ３〜Ｔ４、Ｔ４以降）、セルアレイ内のカップリングノイズによって、選択ゲート信号ＳＧＤが一時的に上昇することが生じ得る（図１６のＳＧＤの波形参照）。このとき、”１”書き込みすべきＮＡＮＤセルユニットでは、選択ゲート信号ＳＧＤの電位とビット線電位との関係が、ＮＡＮＤセルユニット内のチャネル電位を低下させない状態となっていなければならない。一時的に上昇したＳＧＤの電位に対して、ビット線の電位が所定の電位に充電されていないと、選択トランジスタのカットオフ電流が大きくなり、ＮＡＮＤセルユニットのチャネル電位を十分に上昇させることが出来なくなり、誤書き込みし易くなる。
【００１７】
このため、ビット線選択信号ＢＬＳ、及びビット線電圧ＢＬの立ち上がりの速度（充電速度）は、ピーク電流を抑えることができ、しかも誤書き込みの発生を防止できるような適当な大きさに調整する必要があり、従って、ビット線選択信号ＢＬＳ、ビット線電圧ＢＬの増加曲線を適切に選択することが、極めて重要である。
【００１８】
すなわち、ビット線駆動回路の内部の抵抗が、小さくなる方向にバラついた場合には、図１６の理想的なビット線電圧曲線Ａではなく、曲線Ｂのように立ち上がりの早いビット線電圧ＢＬの曲線となる。このように、電圧曲線が理想的な曲線より早い立ち上がり（大きな傾き）となると、ピーク電流が大きくなり、システムの電源に大きな負荷をかけてしまう。
逆に、抵抗が大きくなる方向にバラついた場合には、理想的な曲線Ａよりも傾きの小さい曲線Ｃに沿ってビット線電圧ＢＬが変化し、この場合にはチャネル電位のリークにより、誤書き込みが生じる虞がある。
また、詳細な説明は省略するが、ワード線駆動回路においても、内部の抵抗の抵抗値が設計値からバラつくことにより、ワード線電圧の増加曲線が理想的なものとは異なってしまい、同様の不都合が生ずることが起こり得る。
【００１９】
本発明は、抵抗値のバラツキの影響を受けず、安定したメモリコア動作を実現することを可能とした半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２０】
本発明に係る半導体記憶装置は、互いに交差する複数ずつのワード線とビット線の各交差部にデータを記憶するメモリセルがマトリクス配列されたメモリセルアレイと、前記メモリセルアレイのメモリセル選択を行うデコーダと、前記ワード線又はビット線を充電するように構成されると共に第1の電気抵抗を備えこの第１の電気抵抗の抵抗値を可変とすることにより前記ワード線又は前記ビット線への充電速度を変化させる駆動回路と、前記駆動回路に供給する電圧を発生する電圧発生回路と、コマンドが示す手順に従い且つ制御信号が示す動作タイミングに沿って前記電圧発生回路及び前記駆動回路の動作を制御するシーケンス制御部と、前記制御信号を出力するように構成されると共に第２の電気抵抗を備えこの第２の電気抵抗の抵抗値を可変とすることにより前記制御信号の状態を変化させる制御信号発生回路と、前記第２の電気抵抗の抵抗値を設計上の所定の値に設定した場合において実際に得られる前記制御信号の状態に基づいて特定される、前記第２の電気抵抗の設計上の抵抗値とその設計上の抵抗値に前記第２の電気抵抗を設定した場合において実際に得られる前記制御信号の状態との関係を記憶する記憶部と、前記記憶部の記憶データを参照して前記第２の電気抵抗を切り替えて前記制御信号の状態を制御すると共に、前記第１の電気抵抗を前記第２の電気抵抗の抵抗値に対応する抵抗値に切り替える制御部とを備えたことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、第２の電気抵抗の抵抗値を設計上の所定の値に設定した場合において実際に得られる制御信号の状態に基づいて、前記第２の電気抵抗の設計上の抵抗値とその設計上の抵抗値に前記第２の電気抵抗を設定した場合において実際に得られる前記制御信号の状態との関係が、記憶部に記憶される。制御部は、この記憶データを参照して前記第２電気抵抗を切り替えて前記制御信号の状態を制御すると共に、前記第１の電気抵抗を前記第２の電気抵抗の抵抗値に対応する抵抗値に切り替える。これにより、ワード線、ビット線の充電速度が、電気抵抗の抵抗値のバラツキに拘わらず、ほぼ一定とすることができ、安定したメモリコア動作を実現することができる。
【発明を実施するための最良の形態】
【００２２】
次に、本発明の実施の形態を、図面を参照して詳細に説明する。
図１は、一実施形態によるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。このＮＡＮＤセル型ＥＥＰＲＯＭは、多数のメモリセルブロック１００からなるメモリセルアレイと、ブロックデコーダを含む転送トランジスタアレイ１０と、ＣＧデコーダを含むロウ信号ドライバ２０と、ビット線選択トランジスタ回路３０と、センスアンプ兼データラッチ４０と、センスアンプ制御回路６０とを備えている。
【００２３】
各メモリセルブロック１００は、複数個の浮遊ゲート型メモリセルＭＣ０〜ＭＣｉを持つＮＡＮＤセルユニットＮＵを配列して構成される。具体的にＮＡＮＤセルユニットＮＵは、複数のメモリセルＭＣ０〜ＭＣｉが直列接続されたセルストリングと、その一端側セルのドレインとビット線ＢＬiとの間に配置された選択ゲートトランジスタＴＲ１と、他端側セルのソースとソース線ＣＥＬＳＲＣとの間に配置された選択ゲートトランジスタＴＲ２を有している。
【００２４】
各メモリセルＭＣ０〜ＭＣｉの制御ゲートは、ワード線ＷＬ０〜ＷＬｉに接続され、選択ゲートトランジスタＴＲ１、ＴＲ２のゲートは、ワード線ＷＬ０〜ＷＬｉと並行する選択ゲート線ＳＧ１、ＳＧ２に接続される。１本のワード線に沿った複数のメモリセルの集合が１ページとなる。
【００２５】
このワード線ＷＬ１〜ＷＬｉ、選択ゲート線ＳＧ１及びＳＧ２には、転送トランジスタアレイ１０の転送トランジスタ１２がそれぞれ接続されている。これらの転送トランジスタ１２は、ＣＧデコーダを含むロウ信号ドライバ２０から、ワード線ＷＬ０〜ＷＬｉ、選択ゲート線ＳＧ１及びＳＧ２に向けて各種の電圧を転送するものである。また、これらの転送トランジスタ１２は、ブロックデコーダ１１から入力されるゲート信号により導通し、動作を開始するように構成されている。
【００２６】
ＣＧデコーダを含むロウ信号ドライバ２０は、ＶＲＤＥＣドライバ２１と、ＳＧＤドライバ２２と、ＳＧＳドライバ２３と、ＣＧデコーダ・ドライバ２４とから構成されている。ＶＲＤＥＣドライバ２１は、選択されたメモリセルブロック１００中に対応する転送トランジスタアレイ１０を駆動するための信号ＶＲＤＥＣを供給するためのものである。
ＳＧＤドライバ２２は、選択されたメモリセルブロック１００内の選択ゲートトランジスタＴＲ１のゲートに駆動信号ＳＧＤを供給するものである。同様に、ＳＧＳドライバ２３は、選択されたメモリセルブロック１００内の選択トランジスタＴＲ２のゲートに駆動信号ＳＧＳを供給するものである。ＣＧデコーダ・ドライバ２４は、選択されたメモリセルブロック１００内のワード線ＷＬ０〜ＷＬｉに、書き込み電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓ等を供給するものである。ＣＧデコーダ・ドライバ２４は、アドレスレジスタ２からＮＡＮＤセルユニット内のＷＬ０〜ＷＬｉに対応するアドレス情報を与えられており、ブロックデコーダ１１は、アドレスレジスタ２からブロックアドレス情報を与えられている。
【００２７】
ビット線選択トランジスタ回路３０は、複数のビット線選択トランジスタ３１を有し、このビット線選択トランジスタ３１をセンスアンプ制御回路６０からの信号に従い導通させることにより、ビット線ＢＬｉに、センスアンプ兼データラッチ４０に書き込まれた書き込みデータに応じたビット線電圧ＢＬを供給するものである。
センスアンプ兼データラッチ４０は、クランプ用トランジスタ４１と、インバータ４２及び４３からなるラッチ回路４７を含む回路で構成され、読み出しデータ及び書き込みデータを格納し保持する機能を有する。
センスアンプ制御回路６０は、ビット線制御回路６１と、データ読み出し・書き込み制御回路６２とから構成されている。ビット線制御回路６１は、ビット線選択トランジスタ３１のゲートに供給するビット線選択信号ＢＬＳを制御して、ビット線ＢＬｉに供給するビット線電圧ＢＬの大きさを制御する。データ読み出し・書き込み制御回路６２は、センスアンプ兼データラッチ４０からのデータの読み出し、及びセンスアンプ兼データラッチ４０へのデータの書き込みを制御するものである。
【００２８】
また、このＮＡＮＤセル型ＥＥＰＲＯＭは、ＣＧデコーダを含むロウ信号ドライバ２０及びセンスアンプ制御回路６０の動作タイミングを制御するためのシーケンス制御回路３を備えている。シーケンス制御回路３は、コマンドレジスタ１からのコマンドに従い、タイマー回路６が提供するタイミング信号に沿って制御を行う。タイマー回路６のタイミング信号は、クロック発生回路７０が出力するクロック信号に従って発生する。クロック信号の周期は、クロック周期制御回路５からの制御信号により制御される。
【００２９】
クロック発生回路７０の具体的な構成を、図２に示す。
クロック発生回路７０は、スイッチング用ＰＭＯＳトランジスタ７１Ａ、スイッチング用ＮＭＯＳトランジスタ７１Ｂ、可変抵抗回路７２、カレントミラー回路７３、充放電回路７６ａ及び７６ｂ、差動増幅器７８Ａ及び７８Ｂ、並びに出力回路７９から構成されている。
スイッチング用トランジスタ７１Ａ及び７１Ｂは、クロック発生回路７０の動作を開始する際に、イネーブル信号ＥＮＢの反転信号／ＥＮＢをゲート端子に与えられる。これにより、トランジスタ７１Ａが導通し、７１Ｂが非導通とされることにより、クロック発生回路７０の動作が開始される。
【００３０】
可変抵抗回路７２は、出力回路７９から出力されるクロック信号の周期を変化させるため、電源電圧ＶＤＤとカレントミラー回路７３との間に接続される抵抗の大きさを変化させるものである。可変抵抗回路７２は、８個の抵抗７２０〜７２７と、８個のスイッチング用トランジスタ５０〜５７を備えている。抵抗７２０〜７２７は、互いに直列接続されており、ここでは、抵抗７２０のみが抵抗値Ｒ２を有し、その他は抵抗値Ｒ１を有しているものとする。
また、スイッチング用トランジスタ５０〜５７は、抵抗７２０〜７２７の正（＋）側の一端子のいずれかとスイッチング用トランジスタ７１Ａのドレイン端子との間に並列接続されている。これらのスイッチング用トランジスタ５０〜５７は、出力信号／ＳＷ０〜／ＳＷ７により、いずれか１つのみが導通され、他のものが非導通とされる。
【００３１】
カレントミラー回路７３は、ＮＭＯＳトランジスタ７４、７４ａ、７５ａ、７５ｂ、７７ａ及び７７ｂを次のように接続して構成される。ＮＭＯＳトランジスタ７４はダイオード接続され、ドレイン端子が可変抵抗回路７２に接続され、ソース端子は抵抗値を揃えるためのＮＭＯＳトランジスタ７４ａに接続されている。ＮＭＯＳトランジス７４ａのソース端子は接地されている。ＮＭＯＳトランジスタ７４のゲート端子は、ＮＭＯＳトランジスタ７５ａ及び７５ｂのゲート端子、並びに差動増幅器７８ａ及び７８ｂの反転入力端子と共通接続されている。
ＮＭＯＳトランジスタ７５ａは、そのドレイン端子が差動増幅器７８ａの非反転入力端子に接続されている一方、そのソース端子はＮＭＯＳトランジスタ７７ａのドレイン端子に接続されている。ＮＭＯＳトランジスタ７７ａのソース端子は接地されており、またゲート端子には、出力回路７９からの出力信号ＤＥ０ＥＮＢが入力される。
【００３２】
ＮＭＯＳトランジスタ７５ｂは、そのドレイン端子が差動増幅器７８ｂの非反転入力端子に接続されている一方、そのソース端子はＮＭＯＳトランジスタ７７ｂのドレイン端子に接続されている。ＮＭＯＳトランジスタ７７ｂのソース端子は接地されており、またそのゲート端子には、出力回路７９からの出力信号ＤＥ１ＥＮＢが入力される。なお、ここでは、トランジスタ７５ａ及び７７ａのＷ／Ｌ比はトランジスタ７４のそれと同じであり、従って、それぞれのトランジスタには、同じ大きさの電流が流れるものとする。
【００３３】
充放電回路７６ａは、電源電圧ＶＤＤと接地端子との間に直列接続されたＰＭＯＳトランジスタ７６１ａとキャパシタ７６２ａとから構成されており、両者の接続ノードＮａが、差動増幅器７８ａの非反転入力端子に接続されている。キャパシタ７６２ａは、ＰＭＯＳトランジスタ７６１ａの導通時に電源電圧ＶＤＤまで充電される一方、ＰＭＯＳトランジスタ７６１ａの非導通時に放電される。
同様に、充放電回路７６ｂは、電源電圧ＶＤＤと接地端子との間に直列接続されたＰＭＯＳトランジスタ７６１ｂとキャパシタ７６２ｂとから構成されており、両者の接続ノードＮｂが、差動増幅器７８ｂの非反転入力端子に接続されている。キャパシタ７６２ｂは、ＰＭＯＳトランジスタ７６１ｂの導通時に電源電圧ＶＤＤまで充電される一方、ＰＭＯＳトランジスタ７６１ｂの非導通時に放電される。
【００３４】
差動増幅器７８ａ及び７８ｂは、非反転入力端子と反転入力端子の入力信号を比較して、前者が後者以上である場合に、その出力信号（７８ａはＳＥＴ、７８ｂはＲＥＳＥＴ）を”Ｈ”とし、逆に前者が後者未満である場合に、その出力信号を”Ｌ”とする。
出力回路７９は、フリップフロップ回路を含むロジック回路７９１と、インバータ回路７９２とを備えている。ロジック回路７９１は、イネーブル信号ＥＮＢが”Ｈ”となることにより動作を開始し、差動増幅器７８ａ及び７８ｂの出力信号ＳＥＴ、ＲＥＳＥＴが交互に”Ｈ”から”Ｌ”となる毎に、その出力信号ＤＥ０ＥＮＢ又はＤＥ１ＥＮＢを交互に”Ｈ”と”Ｌ”の間で変化させて出力するものである。インバータ回路７９２は、出力信号ＤＥ０ＥＮＢを所定回数反転させて生成したクロック信号ＣＬＫを出力するためのものである。
【００３５】
このクロック発生回路の動作を、図３のタイミングチャートを参照して説明する。なおここでは、出力信号／ＳＷ３のみが”Ｌ”とされ、スイッチング用トランジスタ５３がオンとされた場合を想定する。
初期状態では、イネーブル信号ＥＮＢは”Ｌ”で、出力信号ＤＥ０ＥＮＢ、ＤＥ１ＥＮＢは共に”Ｌ”で、差動増幅器７８ａ及び７８ｂの出力信号ＳＥＴ、ＲＥＳＥＴは共に”Ｈ”である。
【００３６】
イネーブル信号ＥＮＢが”Ｌ”から”Ｈ”に替わることにより（反転信号／ＥＮＢは”Ｌ”になる）、トランジスタ７１Ａが導通し、トランジスタ７１Ｂが非導通とされる。また、出力信号ＤＥ０ＥＮＢが”Ｈ”となり、トランジスタ７７ａが導通すると共に、充放電回路７６ａのＰＭＯＳトランジスタが非導通とされる。
【００３７】
これと共にスイッチング用トランジスタ５０〜５７のうち、トランジスタ５３が導通すると、可変抵抗回路７２により、抵抗値Ｒ＝３×Ｒ１＋Ｒ２の抵抗値が提供される。トランジスタ７４、７５ａ、７５ｂのゲート（ノードＮ１）に供給される電圧をＶｎ１とすると、カレントミラー回路７３のトランジスタ７５ａに流れる電流の大きさは、（Ｖｄｄ−Ｖｎ１）／Ｒとなる。
【００３８】
この電流により、充放電回路７６ａ内のキャパシタ７６２ａの電荷が放電される。なお、ＮＭＯＳトランジスタ７４、７５ａ、７５ｂのゲート長Ｌは、チャネル長変調効果が十分に小さくなる長さにするのが好ましい。安定した定電流放電が得られるためである。
【００３９】
放電が進み、時刻ｔ１において、キャパシタの正（＋）側のノードＮ２の電位がノードＮ１の電位より低くなると、差動増幅器７８ａの出力信号ＳＥＴが”Ｈ”から”Ｌ”に替わる。これにより、ある遅延時間Ｔα経過後、出力信号ＤＥ０ＥＮＢは、”Ｈ”から”Ｌ”に変わり、出力信号ＤＥ１ＥＮＢが代わって”Ｌ”から”Ｈ”となる。これにより、トランジスタ７７ｂが導通する一方、トランジスタ７７ａは非導通とされる。また、充放電回路７６ａでは放電が停止され充電が始まる一方、充放電回路７６ｂでは充電が停止され放電が開始される。以後、差動増幅器７８ｂが、７７ａについて説明したのと同様に動作することにより、出力信号ＤＥ１ＥＮＢが”Ｈ”から”Ｌ”となり、出力信号ＤＥ０ＥＮＢが代わって”Ｌ”から”Ｈ”となる。以上の動作が繰り返されることにより、インバータ回路７９２の出力信号であるクロック信号ＣＬＫが”Ｈ”と”Ｌ”を繰り返す周期信号とされる。
【００４０】
出力信号ＤＥ０ＥＮＢ（ＤＥ１ＥＮＢ）が立ち上がった後、時間Ｃ×Ｒ（Ｃはキャパシタ７６２ａ、７６２ｂの容量、Ｒは可変抵抗回路７２が提供する抵抗値）経過後にノードＮ２（Ｎ３）の電位がノードＮ１の電位よりも低くなると、その後時間Ｔα経過後に、再び出力信号ＤＥ０ＥＮＢ（ＤＥ１ＥＮＢ）は”Ｈ”から”Ｌ”へ立ち下がる。可変抵抗回路７２により提供される抵抗Ｒが大きくなる程、時間ＣＲが長くなり、従ってクロック信号ＣＬＫの周期（２×（ＣＲ＋Ｔα））も大きくなる。
【００４１】
このように、可変抵抗回路７２により供給する抵抗値Ｒを変化させることにより、クロック信号ＣＬＫの周期を変化させることができる。具体的には、図４に示すように、クロック周期制御回路５から２値の選択信号Ｄ０〜Ｄ２を出力して、出力信号ＳＷ０〜ＳＷ７のいずれかを”Ｈ”とすることにより、クロック信号ＣＬＫの周期を、例えば０．７×Ｔｃｌｋ〜１．４×Ｔｃｌｋの間で、０．１×ｔｃｌｋ間隔で８段階に変化させることができる。
また、このクロック信号ＣＬＫの周期の整数倍の周期を持つ信号ＴＭ１〜ＴＭ４がタイマー回路６において生成され、これらの信号ＣＬＫ、ＴＭ１〜ＴＭ４の論理和等により、シーケンス制御回路３での動作タイミング（図５に示すＴ１〜Ｔ４）が決定される。
【００４２】
しかし、抵抗値Ｒ１及びＲ２が、製造バラツキにより、設計時に想定していた抵抗値と異なると、クロック信号ＣＬＫの周期も設計時に想定していた長さとは異なってくる。例えば、抵抗Ｒ１に１０％の誤差があったとすると，クロック信号ＣＬＫの周期も同様に１０％の誤差が生じることになる。このため、例えば周期Ｔｃｌｋを得ようとして、出力信号ＳＷ３を”Ｈ”としても、所望の周期が得られないことになる。
【００４３】
このため、本実施の形態では、設計上の所定の抵抗値Ｒを提供した場合に実際に得られる周期Ｔａを、計測部８０（図１）により計測し、この計測された周期Ｔａと設計上の抵抗値Ｒとを関係付けてメモリ９０に記憶させる。メモリ９０は、
不揮発性記憶素子であることが好ましく、レーザーフューズを用いたもの、ＥＥＰＲＯＭ等を用いることができる。
【００４４】
クロック周期制御回路５は、この記憶データを参照して、クロック信号ＣＬＫの周期を制御する。例えば、可変抵抗回路７２の抵抗７２０〜７２７の実際の抵抗値が、設計値よりも１０％大きかった場合には、出力信号ＳＷ３を出力させても、クロック信号ＣＬＫの周期は設計時に想定された値よりも１０％大きくなる。そこで、クロック信号ＣＬＫの周期Ｔｃｌｋを得る場合に、出力信号ＳＷ３の代わりにＳＷ２をクロック周期制御回路５から出力させ、０．９×Ｒ３の抵抗値を可変抵抗回路７２により提供する。このようにして、製造工程後にクロック信号ＣＬＫの周期を調整することを可能にしている。
【００４５】
計測部８０におけるクロック信号ＣＬＫの周期の計測する方法を説明する。
その方法の１つは、動作時間がクロック周期に比例する動作を実行させて、その動作時間を計測し、設計通りの動作時間となるように、クロック周期を調整することである。例えば、読出し動作のｂｕｓｙ時間を計測して、設計通りの時間が得られたときにおける、クロック制御回路５の選択信号（Ｄ０〜Ｄ２）により選択された設計上の抵抗値Ｒを、メモリ９０に記憶させる。
【００４６】
計測回路８０におけるクロック信号ＣＬＫの周期を計測する別の方法を説明する。クロック信号ＣＬＫの所望の周期が、例えば１００ｎＳである場合に、図６に示すように、１０００周期分の時間である１００μＳの期間だけ”Ｌ”となるようなリファレンス信号を計測部８０に与える。計測部８０においては、まず、クロック信号ＣＬＫの周期の設定値を最小値に（図３の例では、スイッチＳＷ０をオンさせて、０．７×Ｔｃｌｋに）設定しておく。トリガー信号が入力されると、計測部８０は、このリファレンス信号を取り込むと共に、クロック発生回路７０から、１０００周期だけクロック信号ＣＬＫを出力させる。１０００周期に達した時に、前述のリファレンス信号が”Ｌ”のままであれば、クロック信号ＣＬＫの周期が所望の周期より短いことになる。その場合には、計測部８０はクロック周期制御回路５のクロック周期設定値を一回インクリメントして、次は最小値より１ステップ周期が大きなクロック信号ＣＬＫを出力させる（図３の例では、スイッチＳＷ０に代えてＳＷ１をオンにし、周期を０．８×Ｔｃｌｋとする）。このようにして、クロック信号ＣＬＫが１０００周期に達した時に、リファレンス信号が”Ｈ”になった場合には、クロック信号ＣＬＫの周期が所望の周期より長くなったことを意味する。そこで、そのときの設定値をメモリ９０に記憶させる。
【００４７】
図７にビット線制御回路６１の具体的な回路構成の例を示す。この回路に用いられる抵抗６３０〜６３７は、図２のクロック発生回路７０で用いられる抵抗素子７２０〜７２７と同じ素子構造をもつものである。抵抗６３０〜６３７は、０．７×Ｒ３、０．８×Ｒ３、…、１．４×Ｒ３と、０．１刻みで抵抗値を異ならせている。ビット線選択トランジスタ回路３０のビット線選択トランジスタ３１のゲートと、電圧Ｖｓｅｒｈｖを印加された端子Ｔ６との間には、ＰＭＯＳトランジスタ６００〜６０７の１つと、上述の抵抗６３０〜６３７の１つを直列接続してなる８つの電流経路が形成されている。ＰＭＯＳトランジスタ６００〜６０７のゲートには、レベルシフタ６１０〜６１７を介して、ＮＡＮＤ回路６２０〜６２７の出力端子が接続される。
【００４８】
ＮＡＮＤ回路６２０〜６２７の入力端子の一方には、クロック発生回路７０の可変抵抗回路７２の抵抗値の切り替えにも使用される出力信号ＳＷ０〜ＳＷ７が入力される。ＮＡＮＤ回路６２０〜６２７の入力端子のもう一方には、ビット線制御回路６１の動作を開始させる際にシーケンス制御回路３から出力される切替信号ＢＬＳ−ＯＮが入力される。この切替信号ＢＬＳ−ＯＮは、スイッチング用ＮＭＯＳトランジスタ６４１にも入力される。切替信号ＢＬＳ−ＯＮが”Ｈ”とされ、出力信号ＳＷ０〜ＳＷ７のいずれかが"Ｈ"とされることにより、ＮＡＮＤ回路６２０〜６２７のいずれか１つのみの出力信号が”Ｌ”となり、その他は”Ｈ”とされる。これがレベルシフタ６１０〜６１７を介してＰＭＯＳトランジスタ６１０〜６１７のゲートに印加される。これにより、抵抗６３０〜６３７のいずれか１つからなる電流経路が１つだけ提供され、これによりビット線選択信号ＢＬＳの増加曲線の傾きが変化する。
【００４９】
クロック周期制御回路５からの出力信号ＳＷ０〜ＳＷ７がこのビット線制御回路６１にも入力されることにより、クロック発生回路７０でのトリミングの結果が、このビット線制御回路６１にも反映される。例えば、クロック周期制御回路５からの出力信号が、計測部８０の計測結果に基づきＳＷ３からＳＷ１に変更された場合、それは抵抗７２０〜７２７の実際の抵抗値が、設計値と比べて２０％程度大きい方にバラついたことを示している。この場合、同一の素子構造を有するビット線制御回路６１内の抵抗６３０〜６３７も、同じようなバラツキが生じていることになるので、クロック周期制御回路５からの出力信号ＳＷ０〜ＳＷ７をビット線制御回路６１にも入力させて、抵抗の切り替えを行っているものである。この切り替えを行わないと、ビット線選択信号ＢＬＳ、ビット線電圧ＢＬの立ち上がりが早くなったり（図１６の曲線Ｂ）、又は遅くなったりして（図１６の曲線Ｃ）、ビット線充電波形が大きく変化することになる。本実施の形態によって、抵抗の製造バラツキが生じても、そのときのビット線充電波形（Ｂ、Ｃ）は、所望のビット線充電波形Ａに近くなるように補正される（図８参照）。
【００５０】
本実施の形態は、書き込み時のビット線充電時のみならず、読出し動作においても効果がある。
図９にＮＡＮＤセル型ＥＥＰＲＯＭの読出し動作時の波形を示す。また、図１０は読み出し動作に関わるセンスアンプの一部からメモリセルまでの接続図を示す。
タイミングＴ０からＴ１にかけて、選択制御ゲート線ＣＧｉ(ワード線ＷＬｉ))には、読み出し用選択ワード線電圧Ｖｓｅｌ（例えば０［Ｖ］）が印加され、非選択制御ゲート線ＣＧｎ（ワード線ＷＬｎ）には読出しパス電圧Ｖｒｅａｄが印加される。また、ＶＲＤＥＣドライバ２１には、ロウデコーダ１０の転送トランジスタ１２においてＶｒｅａｄを転送するための転送電圧Ｖｒｅａｄｈが印加される。さらに、選択ゲート線ＳＧＤ（ＳＧ１）には選択トランジスタＴＲ１が十分にオンする電圧Ｖｓｇが印加される。
【００５１】
また同時に、センスアンプ兼データラッチ４０のクランプ用トランジスタ４１のゲートＢＬＣには、ビット線のレベルをＶｐｒｅにプリチャージするため電圧Ｖｐｒｅ＋Ｖｔ（Ｖｔはクランプ用トランジスタ４１のしきい値）が印加される。その電流供給源となるＮＭＯＳトランジスタ４５（図１０）を導通させるためゲートＢＬＰＲＥにＶｄｄ＋Ｖｔが印加され、ビット線選択信号ＢＬＳは書き込み時と同様にＶｓｅｌｈｖまで昇圧される。
【００５２】
タイミングＴ１（図９）で、選択ゲート線ＳＧＳには選択トランジスタＴＲ２が十分にオンする電圧Ｖｓｇが印加されて、選択されたメモリセルによるビット線放電が可能な状態になる。ここで、選択されたメモリセル、例えばＭＣｉが図１５に示す”１”状態であるならば、ビット線は放電されて、ビット線電圧ＢＬｉは、図９に示すＣｅｌｌ１のような波形となる。一方、”０”状態であるならば、ビット線は放電されずにＣｅｌｌ２の波形のようにプリチャージレベルが保持される。
【００５３】
タイミングＴ２からＴ３でＮＭＯＳトランジスタ４５のゲートＢＬＰＲＥにＶｄｄ＋Ｖｔが印加されると、ビット線センス前にセンスアンプ兼データラッチ４０内のノードＮｓｅｎが再びＶｄｄに充電される。キャパシタ４６は、ノードＮｓｅｎの電位を安定に保つために接続された容量素子である。
タイミングＴ３からＴ４で、クランプ用トランジスタ４１のゲートＢＬＣにビット線センス用電圧Ｖｓｅｎ＋Ｖｔが印加される。
【００５４】
ここで、Ｖｓｅｎ＜Ｖｐｒｅの関係にあり、Ｖｐｒｅ−Ｖｓｅｎが”１”セルと”０”セルを判定するためのビット線振幅として定義される。ビット線が放電される場合（ＢＬｉの曲線Ｃｅｌｌ１）には、Ｎｓｅｎの電荷がビット線に放電されてＮｓｅｎの電位が低下し、ビット線が放電されない場合（ＢＬｉの曲線Ｃｅｌｌ２）には、クランプ用トランジスタ４１がオンしないためＮｓｅｎの電位はプリチャージされたＶｄｄが保持される。
タイミングＴ４で、Ｎｓｅｎの電位がラッチ回路４７に取り込まれてデータが確定され、タイミングＴ５で各信号を立ち下げて読み出し動作が終了する。
【００５５】
この読出し動作においては、ビット線の充電電圧ＢＬｉは、書き込み動作時に比べると小さい。このためビット線充電時のピーク電流を抑制するのは書き込み動作に比べると容易な傾向にある。しかし、ビット線制御回路６１の抵抗６３０〜６３７が増大する方向にばらついてビット線のプリチャージ電圧Ｖｐｒｅが不十分なまま、ビット線放電が開始されてしまうと、ビット線振幅（Ｖｐｒｅ−Ｖｓｅｎ）が設計値より小さくなることによって誤読出しする可能性がある。よって、抵抗素子が設計値からバラついても、所望のビット線充電波形が得られるように、読出し動作においても図７のビット線制御回路を適用して、ビット線充電電圧ＢＬｉの曲線を適正化するのが望ましい。
【００５６】
上記では、ビット線制御回路６１の抵抗を調整するためにクロック発生回路７０のトリミングデータを利用する例を挙げたが、これ以外の回路のトリミングデータを利用してビット線制御回路の抵抗を調整するようにしてもよい。図２のクロック発生回路７０のトリミングデータは、実際にはキャパシタや回路遅延のばらつきをも反映したトリミングデータとなっている。抵抗値のみのばらつきを調整する別の回路のトリミングデータを用いることにより、ビット線制御回路６１における抵抗値のばらつきの補正をより正確に行うことができる。
以上のように、抵抗素子を用いたビット線制御回路６１に、抵抗素子のばらつきが調整される回路のトリミングデータをフィードバックさせることによって、安定した書き込み動作や読出し動作を実現することができる。
【００５７】
次に、上記実施の形態によるＮＡＮＤセル型ＥＥＰＲＯＭを搭載した電子カードと、その電子カードを用いた電子装置の実施の形態を説明する。図１１は、この実施の形態による電子カードと、この電子カードを用いた電子装置の構成を示す。ここでは電子装置は、携帯電子機器の一例としてのディジタルスチルカメラ１０１を示す。電子カードは、ディジタルスチルカメラ１０１の記録媒体として用いられるメモリカード１５０である。メモリカード１５０は、先の各実施の形態で説明したＮＡＮＤセル型ＥＥＰＲＯＭが集積化され封止されたＩＣパッケージＰＫ１を有する。
【００５８】
ディジタルスチルカメラ１０１のケースには、カードスロット１０２と、このカードスロット１０２に接続された、図示しない回路基板が収納されている。メモリカード１５０は、カードスロット１０２に取り外し可能に装着される。メモリカード１５０は、カードスロット１０２に装着されると、回路基板上の電気回路に電気的に接続される。
電子カードが例えば、非接触型のＩＣカードである場合、カードスロット１０２に収納し、或いは近づけることによって、回路基板上の電気回路に無線信号により接続される。
【００５９】
図１２は、ディジタルスチルカメラの基本的な構成を示す。被写体からの光は、レンズ１０３により集光されて撮像装置１０４に入力される。撮像装置１０４は例えばＣＭＯＳイメージセンサであり、入力された光を光電変換し、アナログ信号を出力する。このアナログ信号は、アナログ増幅器（ＡＭＰ）により増幅された後、Ａ／Ｄコンバータによりディジタル変換される。変換された信号は、カメラ信号処理回路１０５に入力され、例えば自動露出制御（ＡＥ）、自動ホワイトバランス制御（ＡＷＢ）、及び色分離処理を行った後、輝度信号と色差信号に変換される。
【００６０】
画像をモニターする場合、カメラ信号処理回路１０５から出力された信号はビデオ信号処理回路１０６に入力され、ビデオ信号に変換される。ビデオ信号の方式としては、例えばＮＴＳＣ（Ｎａｔｉｏｎａｌ  Ｔｅｌｅｖｉｓｉｏｎ  Ｓｙｓｔｅｍ  Ｃｏｍｍｉｔｔｅｅ）を挙げることができる。ビデオ信号は、表示信号処理回路１０７を介して、ディジタルスチルカメラ１０１に取り付けられた表示部１０８に出力される。表示部１０８は例えば液晶モニターである。
【００６１】
ビデオ信号は、ビデオドライバ１０９を介してビデオ出力端子１１０に与えられる。ディジタルスチルカメラ１０１により撮像された画像は、ビデオ出力端子１１０を介して、例えばテレビジョン等の画像機器に出力することができる。これにより、撮像した画像を表示部１０８以外でも表示することができる。撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５は、マイクロコンピュータ１１１により制御される。
【００６２】
画像をキャプチャする場合、操作ボタン例えばシャッタボタン１１２を操作者が押す。これにより、マイクロコンピュータ１１１が、メモリコントローラ１１３を制御し、カメラ信号処理回路１０５から出力された信号がフレーム画像としてビデオメモリ１１４に書き込まれる。ビデオメモリ１１４に書き込まれたフレーム画像は、圧縮／伸張処理回路１１５により、所定の圧縮フォーマットに基づいて圧縮され、カードインタフェース１１６を介してカードスロット１０２に装着されているメモリカード１５０に記録される。
【００６３】
記録した画像を再生する場合、メモリカード１５０に記録されている画像を、カードインタフェース１１６を介して読み出し、圧縮／伸張処理回路１１５により伸張した後、ビデオメモリ１１４に書き込む。書き込まれた画像はビデオ信号処理回路１０６に入力され、画像をモニターする場合と同様に、表示部１０８や画像機器に映し出される。
【００６４】
なおこの構成では、回路基板１４０上に、カードスロット１０２、撮像装置１０４、アナログ増幅器（ＡＭＰ）、Ａ／Ｄコンバータ（Ａ／Ｄ）、カメラ信号処理回路１０５、ビデオ信号処理回路１０６、メモリコントローラ１１３、ビデオメモリ１１４、圧縮／伸張処理回路１１５、及びカードインタフェース１１６が実装される。
但しカードスロット１０２については、回路基板１４０上に実装される必要はなく、コネクタケーブル等により回路基板１４０に接続されるようにしてもよい。
回路基板１４０上には更に、電源回路１１７が実装される。電源回路１１７は、外部電源、或いは電池からの電源の供給を受け、ディジタルスチルカメラの内部で使用する内部電源電圧を発生する。電源回路１１７として、ＤＣ−ＤＣコンバータを用いてもよい。内部電源電圧は、上述した各回路に供給される他、ストロボ１１８、表示部１０８にも供給される。
【００６５】
以上のようにこの実施の形態の電子カードは、ディジタルスチルカメラ等の携帯電子機器に用いることが可能である。更にこの電子カードは、携帯電子機器だけでなく、図１３Ａ−１３Ｊに示すような他の各種電子機器に適用することができる。即ち、図１３Ａに示すビデオカメラ、図１３Ｂに示すテレビジョン、図１３Ｃに示すオーディオ機器、図１３Ｄに示すゲーム機器、図１３Ｅに示す電子楽器、図１３Ｆに示す携帯電話、図１３Ｇに示すパーソナルコンピュータ、図１３Ｈに示すパーソナルディジタルアシスタント（ＰＤＡ）、図１３Ｉに示すヴォイスレコーダ、図１３Ｊに示すＰＣカード等に、上記電子カードを用いることができる。
【００６６】
以上、発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、発明の趣旨を逸脱しない範囲内において、様々な改変、追加、置換等が可能である。例えば、あるいは、クロック信号ＣＬＫの周期の設定値のデータがメモリセルアレイ内の所定のメモリセルに書き込まれていて、そのデータがクロック周期制御回路５のレジスタ回路（図示せず）に転送・格納されるような形態であってもよい。
【００６７】
また、上記の実施の形態では、ビット線制御回路６１での抵抗値の選択肢の数と、クロック発生回路７０での抵抗値の選択肢の数を同じとしていたが、前者を後者よりも少なくすることも可能である。例えば、クロック発生回路７０の抵抗値の選択肢を８個とし、２つの選択肢間の増加幅が１０％である場合、ビット線制御回路６１での抵抗値の選択肢は４個程度、２つの選択肢間の増加幅は２０％程度とすることもできる。ビット線制御回路６１でのビット線選択信号ＢＬＳの増加曲線の調整精度は落ちるが、ビット線制御回路６１の回路規模が大きくなるのを抑制することができる。
【００６８】
また、上記の実施の形態では、ビット線制御回路６１の抵抗値だけでなく、ＣＧデコーダを含むロウ信号ドライバ２０内の抵抗の抵抗値もクロック発生回路７０での抵抗値の切り替えに対応して切り替えるようにしてもよい。これにより、ワード線ＷＬｉに印加する書き込み電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓの増加曲線を適正化させることができる。書き込み電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓの増加曲線が急峻になると、選択ゲート線ＳＧＤにのるノイズが大きくなり誤書込みを悪化させる。逆に、増加曲線の傾きが小さくなると、ワード線ＷＬｉの立ち上がりが遅くなりすぎて、書き込みが遅くなる懸念がある。そこで、書き込み電圧Ｖｐｇｍや中間電圧Ｖｐａｓｓを印加するＣＧデコーダを含むロウ信号ドライバ２０又はその他ワード線ＷＬｉと接続された回路や経路に挿入される抵抗を調整して、立ち上がり波形を適正化することができる。
【図面の簡単な説明】
【００６９】
【図１】本発明の一実施形態によるＮＡＮＤセル型ＥＥＰＲＯＭの構成を示すブロック図である。
【図２】クロック発生回路７０の具体的な構成を示す。
【図３】クロック発生回路７０の動作を示すタイミングチャートである。
【図４】クロック周期制御回路５から出力される２値の選択信号Ｄ０〜Ｄ２、”Ｈ”とされる出力信号ＳＷｉ、及び可変抵抗回路７２により提供される抵抗値との関係を示す。
【図５】クロック信号ＣＬＫ、タイミング信号ＴＭ０〜ＴＭ４、及び動作タイミングとの関係を示す。
【図６】計測部８０におけるクロック信号ＣＬＫの周期の計測する方法を説明する説明図である。
【図７】ビット線制御回路６１の具体的な回路構成の例を示す。
【図８】図１に示す実施の形態に係るＮＡＮＤセル型ＥＥＰＲＯＭの動作を示すタイミングチャートである。
【図９】図１のＮＡＮＤセル型ＥＥＰＲＯＭの読出し動作時の各部の波形を
【図１０】図１のＮＡＮＤセル型ＥＥＰＲＯＭの読み出し動作に関わるセンスアンプの一部からメモリセルまでの接続図を示す。
【図１１】上記実施の形態によるＮＡＮＤセル型ＥＥＰＲＯＭを搭載した電子カードと、その電子カードを用いた電子装置の構成を示す。
【図１２】ディジタルスチルカメラの基本的な構成を示す。
【図１３】図１１の電子カードが適用され得る他の各種電子機器を示す。
【図１４】従来のＮＡＮＤセル型ＥＥＰＲＯＭ中の隣接する２個のＮＡＮＤ型セルを示している。
【図１５】データ”０”、データ”１”を書き込まれたメモリセルのしきい値の、メモリセル間のバラツキの度合を示す。
【図１６】従来のＮＡＮＤセル型ＥＥＰＲＯＭの動作を示すタイミングチャートである。
【符号の説明】
【００７０】
１００・・・メモリセルブロック、  １０・・・転送トランジスタアレイ、  ２０・・・ＣＧデコーダを含むロウ信号ドライバ、  ３０・・・ビット線選択トランジスタ回路、  ４０・・・センスアンプ兼データラッチ、  ６０・・・センスアンプ制御回路、  ７０・・・クロック発生回路、  ７１Ａ、７１Ｂ・・・スイッチング用トランジスタ、  ７２・・・可変抵抗回路、  ７３・・・カレントミラー回路、７６ａ、７６ｂ・・・充放電回路、  ７８Ａ、７８Ｂ・・・差動増幅器、  ７９・・・出力回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１３Ｄ】
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【図１３Ｅ】
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【図１３Ｆ】
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【図１３Ｇ】
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【図１３Ｈ】
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【図１３Ｉ】
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【図１３Ｊ】
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【図１４】
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【図１５】
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【図１６】
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