(57)【要約】【課題】  回路規模の増大を抑制しつつ、積符号でパリティが付加される情報記録データフォーマットのデータを処理することのできる情報記録装置を提供する。【解決手段】  データ受信回路６２は、データ送信回路６４が１ＥＣＣブロックのうちの例えば１セクタ分のデータを送信したことに応じて、この送信したセクタのデータが記憶されていたエラー訂正用バッファ２２の領域に、２ブロック先の記録データのセクタを記録する。また、データ送信回路６４がエラー訂正用バッファ２２の一方の格納領域（例えば、Ａ）から記録データを送信している間に、パリティ付加回路２９がエラー訂正用バッファ２２の他方の格納領域（例えば、Ｂ）に記録されている記録データにパリティを付加する。【選択図】  図９
2005222662.tif 000002
【特許請求の範囲】
【請求項１】
記録データを受信する受信手段と、
前記受信手段で受信した記録データが記憶され、前記記録データの少なくとも１ブロック分の容量を有する格納領域を少なくとも２つ有する記憶手段と、
前記記録データにブロック単位の誤り訂正符号に基づくパリティを付加するパリティ付加手段と、
前記記憶手段に記憶されたパリティ付加後の記録データを送信する送信手段と、
前記送信手段から送信されたパリティ付加後の記録データを、記録媒体に記録するためのヘッド部とを備え、
前記受信手段は、前記送信手段が前記１ブロックより小さい第１所定量のデータを送信したことに応じて、この送信した第１所定量のデータが記憶されていた前記記憶手段の領域に、２ブロック先の第１所定量の記録データを記録し、
前記送信手段が前記記憶領域の一方の格納領域から記録データを送信している間に、前記パリティ付加手段が前記記憶領域の他方の格納領域に記録されている記録データにパリティを付加する、
ことを特徴とする情報記録装置。
【請求項２】
前記受信手段は、記録データの受信と並行して、横系列のシンドローム値を演算し、演算したシンドローム値を前記記録装置に記録し、
前記パリティ付加手段は、前記記録装置に記録されたシンドローム値を読み出して横系列のパリティを付加する、ことを特徴とする請求項１に記載の情報記録装置。
【請求項３】
前記受信手段は、記録データの受信と並行して、横系列のシンドローム値を演算し、演算したシンドローム値を前記パリティ付加手段に送信し、
前記パリティ付加手段は、送信されたシンドローム値に基づいて横系列のパリティを付加する、ことを特徴とする請求項１に記載の情報記録装置。
【請求項４】
記録データを受信する受信回路と、
前記受信回路で受信した記録データが記憶され、記録データの少なくとも１ブロック分の容量を有する格納領域を少なくとも２つ有する記憶回路と、
前記記録データにブロック単位の誤り訂正符号に基づくパリティを付加するパリティ付加回路と、
前記記憶回路に記憶されたパリティ付加後の記録データを送信する送信回路とを備え、
前記受信回路は、前記送信回路が前記１ブロックより小さい第１所定量のデータを送信したことに応じて、この送信した第１所定量のデータが記憶されていた前記記憶回路の領域に、２ブロック先の第１所定量の記録データを記録し、
前記送信回路が前記記憶回路の一方の格納領域から記録データを送信している間に、前記パリティ付加回路が前記記憶領域の他方の格納領域に記録されている記録データにパリティを付加する、
ことを特徴とする半導体チップ。
【請求項５】
記録データを受信し、外部に接続される外部記憶回路に記憶させる受信回路と、
前記記録データにブロック単位の誤り訂正符号に基づくパリティを付加するパリティ付加回路と、
前記外部記憶回路に記憶されたパリティ付加後の記録データを送信する送信回路とを備え、
前記受信回路は、前記送信回路が前記１ブロックより小さい第１所定量のデータを送信したことに応じて、この送信した第１所定量のデータが記憶されていた前記外部記憶回路の領域に、２ブロック先の第１所定量の記録データを記録し、
前記送信回路が前記外部記憶回路の一の格納領域から記録データを送信している間に、前記パリティ付加回路が前記外部記憶回路の他の格納領域に記録されている記録データにパリティを付加する、
ことを特徴とする半導体チップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、誤り訂正符号で構成される情報データを記録する情報記録装置に関するものである。
【背景技術】
【０００２】
図１は、誤り訂正符号のパリティを記録データに付加するために用いられている従来の情報記録装置（従来技術１）を示す。この図１の情報記録装置では、記録データの受信処理、パリティ付加処理及び送信処理をそれぞれ並行して行なうための３つの格納領域Ａ、Ｂ、Ｃが、記録データの記憶部として設けられているため、転送余裕度は大きいもののその回路規模の増大が避けられない。
【０００３】
これに対し、図２のような情報記録装置（従来技術２）がある。この図２の情報記録装置では、記憶容量がデータブロック容量の２倍である記録データの記憶部を２つの格納領域Ａ、Ｂに分割し、一方の格納領域で記録データの送信処理を行っている間に、他方の格納領域で記録データの受信処理及びパリティ付加処理を行うことで、回路規模の縮小を図っている。しかしながらこの場合は、一方の格納領域における１ブロック分の記録データの送信処理が完了するまでの間に、他方の格納領域における１ブロック分の記録データの受信処理及びパリティ付加処理をシリアルに行なって完了させる必要があることから、受信回路とパリティ付加回路の処理速度を向上させねばならず、これらにおける回路負担が大きく、かつ受信回路へのデータ転送速度も高速化する必要が生じる。
【０００４】
以上の従来技術１、２を改善する提案として特開２０００−３３１４３９号公報（特許文献１）に開示されている情報記録装置（従来技術３）がある。この情報記録装置では、上述した従来技術２と同様に記憶部の記憶容量をデータブロック容量の２倍とし、片面で記録データの送信処理をしている間、逆面で記録データの受信とパリティ生成処理を実行するものである。
【０００５】
従来技術２と異なる点は、訂正符号１列分の記録データを受信した以降は記録データの受信処理、パリティ付加処理及び送信処理を並行して行なうことであり、１ブロック分の記録データの受信が終了した時点でパリティが付加されていない記録データのデータ量が大幅に減じられ、可及的には最後に受信した誤り訂正符号１列分の記録データだけとすることができる。
【０００６】
しかしながら、特許文献１の情報記録装置では、データ受信に追随してパリティ生成できるのはデータ順列方向（横系列）に付加されるパリティのみとなる。ところが、近年では、バーストエラー発生時のエラー訂正能力を高めるため、ＤＶＤ（デジタル多目的ディスク）などのように積符号でパリティが付加される情報記録データフォーマット主流となっており、データ受信順列と異なる縦系列のパリティ生成処理については１ブロック分のデータが全て記憶装置に受信されないと実施できない。
【０００７】
このため、この特許文献１の情報記録装置では、１ブロック分のデータ送信処理が完了する間に１ブロック分のデータ受信と縦方向のパリティ生成処理とが全て完了する必要があり、従来技術２の情報記録装置ほどではないにせよ、データ受信回路とパリティ生成処理回路を高速に動作させる必要があるとともに、データ受信回路へ転送するデータレートも高くしなければならない。
【特許文献１】特開２０００−３３１４３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、回路規模の増大を抑制しつつ、積符号でパリティが付加される情報記録データフォーマットのデータを処理することのできる情報記録装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明に係る情報記録装置は、
記録データを受信する受信手段と、
前記受信手段で受信した記録データが記憶され、前記記録データの少なくとも１ブロック分の容量を有する格納領域を少なくとも２つ有する記憶手段と、
前記記録データにブロック単位の誤り訂正符号に基づくパリティを付加するパリティ付加手段と、
前記記憶手段に記憶されたパリティ付加後の記録データを送信する送信手段と、
前記送信手段から送信されたパリティ付加後の記録データを、記録媒体に記録するためのヘッド部とを備え、
前記受信手段は、前記送信手段が前記１ブロックより小さい第１所定量のデータを送信したことに応じて、この送信した第１所定量のデータが記憶されていた前記記憶手段の領域に、２ブロック先の第１所定量の記録データを記録し、
前記送信手段が前記記憶領域の一方の格納領域から記録データを送信している間に、前記パリティ付加手段が前記記憶領域の他方の格納領域に記録されている記録データにパリティを付加する、
ことを特徴とする。
【００１０】
本発明に係る半導体チップは、
記録データを受信する受信回路と、
前記受信回路で受信した記録データが記憶され、記録データの少なくとも１ブロック分の容量を有する格納領域を少なくとも２つ有する記憶回路と、
前記記録データにブロック単位の誤り訂正符号に基づくパリティを付加するパリティ付加回路と、
前記記憶回路に記憶されたパリティ付加後の記録データを送信する送信回路とを備え、
前記受信回路は、前記送信回路が前記１ブロックより小さい第１所定量のデータを送信したことに応じて、この送信した第１所定量のデータが記憶されていた前記記憶回路の領域に、２ブロック先の第１所定量の記録データを記録し、
前記送信回路が前記記憶回路の一方の格納領域から記録データを送信している間に、前記パリティ付加回路が前記記憶領域の他方の格納領域に記録されている記録データにパリティを付加する、
ことを特徴とする。
【００１１】
本発明に係る半導体チップは、
記録データを受信し、外部に接続される外部記憶回路に記憶させる受信回路と、
前記記録データにブロック単位の誤り訂正符号に基づくパリティを付加するパリティ付加回路と、
前記外部記憶回路に記憶されたパリティ付加後の記録データを送信する送信回路とを備え、
前記受信回路は、前記送信回路が前記１ブロックより小さい第１所定量のデータを送信したことに応じて、この送信した第１所定量のデータが記憶されていた前記外部記憶回路の領域に、２ブロック先の第１所定量の記録データを記録し、
前記送信回路が前記外部記憶回路の一の格納領域から記録データを送信している間に、前記パリティ付加回路が前記外部記憶回路の他の格納領域に記録されている記録データにパリティを付加する、
ことを特徴とする半導体チップ。
【発明の効果】
【００１２】
本発明によれば、回路規模の増大を抑制しつつ、積符号でパリティが付加される情報記録データフォーマットのデータを処理することのできる情報記録装置を提供することができる。
【発明を実施するための最良の形態】
【００１３】
〔第１実施形態〕
以下、本発明の実施形態について図面を参照しながら説明する。図４は、第１実施形態の情報記録装置としてのＤＶＤ−Ｒ／ＲＷシステムを示すブロック図である。なお、この実施形態ではＤＶＤ−Ｒ／ＲＷシステムを例に挙げたが、誤り訂正符号の列順と整合した順序で外部から記録データを受信するものであればＤＶＤ−Ｒ／ＲＷ以外の他のシステムであってもよく、例えば１ブロック分の記録データについてＤＶＤ−Ｒ／ＲＷと同様の論理フォーマットを有するＤＶＤ＋Ｒ／ＲＷ、ＤＶＤ−ＲＡＭ等のシステムにも、本発明は適用可能である。
【００１４】
図５は光ディスクとしてのＤＶＤ−Ｒの全体図を示しており、図６は図５に示したＤＶＤ−Ｒの一点鎖線で囲んだ領域の一部を拡大し、断面を有して示した斜視図である。
【００１５】
図５に示した追記型の光ディスクであるＤＶＤ−Ｒ（以下、単にディスクと略称する）１について説明する。図５に示すように、ディスク１上のディスク記録面にはトラック位置情報等のディスク情報を表すプリピット４６が形成されている。また、ウォブル信号に対応してディスク１の半径方向に所定の周期で僅かに揺動（ウォブリング）したグルーブトラック４２が形成されている。また、ディスク１には、グルーブトラック４２にレーザービームＡを誘導するためのランドトラック４３が形成されており、このランドトラック４３にプリピット４６が形成されている。グルーブトラック４２はトラックに沿って一定距離毎にウォブリングがされており、このグルーブトラック４２からウォブル信号を抽出することによりディスクの回転制御及び記録用クロック信号の生成が行われる。また、ランドトラック４３に設けられたプリピット４６は、ディスク情報並びにアドレスを示すプリピット信号を示しており、ウォブリングされたグルーブトラック４２の最大変位位置に存在している。このプリピット信号は隣接トラックとのクロストークにより位相情報が失われることがないため、その位相精度はウォブル信号と比べると高い信号である。
【００１６】
図６に示すように、ディスク１は有機色素材料などで形成される記録膜４１、反射膜４５、及び保護膜４４を有して形成されている。ディスク１に対するデータの記録は、そのデータに応じて変調されたレーザービームＡをグルーブトラック４２の記録膜４１に照射することにより行われる。上記のように形成されたディスク１にデータを記録再生する場合、ディスク１の中心を軸としディスク１を回転させながら、ディスク記録面に対してレーザービームＡを照射する。このときのディスク１の回転周波数は、グルーブトラック４２からの反射光を受けたクロック信号発生装置においてウォブル信号を抽出して、ディスク１の回転周波数が一定になるようスピンドルモータの回転数を制御する。
【００１７】
図７にはディスク１に記録されるデータフォーマットにつき示す。図示するように１ラインは２つのシンクパターン（２バイト長）でフレームと呼ばれる単位に区切られ、シンクパターンを含み１８６バイト長で構成される。１フレームは９１バイトのデータと２バイト長のシンクパターンで構成される。１セクタは１３ライン（２６フレーム）で構成され、これが１６セクタ集まり１ＥＣＣブロックを形成する。
【００１８】
横方向、すなわちディスク記録再生順列方向にはフォーマットに則りシンクパターンを除くデータ１７２バイトに対してＰＩパリティ１０バイトが生成される。また、縦方向には１６セクタを１単位として１６バイトのＰＯパリティが生成される。これらパリティはそれぞれエラー訂正用に付加されたものである。ＰＯパリティはバーストエラーに対して訂正能力を確保するようにセクタ毎にインターリーブされ記録される。
【００１９】
なお、セクタ先頭ラインにはセクタＩＤ４バイトとこれに対する誤り検出用符号ＩＥＤ２バイトが付加され、リアルタイムに再生ＩＤの信頼性がチェックできるようになっている。さらにセクタ先頭ラインにはコピープロテクション情報ＣＰＲ＿ＭＡＩ６バイトが付加される。また。セクタ最終ラインにはパリティを除く１セクタ２０６０バイトのデータに対する誤り検出コードＥＤＣ４バイトが付加され、エラー訂正後のデータ信頼性を再確認できるようになっている。
【００２０】
なお、１バイト（８ビット）は１６チャネルビットに変調され、ディスクに記録される。１フレームは９３×１６チャネルビット長となる。このＥＣＣブロックのシンク部分を除きインターリーブされる前の構造を示した図が図８である。再生時には後述するエラー訂正回路２１（図４）がエラー訂正用バッファ２２（図４）上に記録された図８に示すデータを読み出してエラー訂正する。一方、記録時には後述するパリティ付加回路２９（図４）がエラー訂正用バッファ２２（図４）に記録された図８に示すデータのうちパリティ部分を除いたデータを読み出してパリティを算出する。
【００２１】
この実施形態ではエラー訂正用バッファ２２（図４）の記憶領域が２つの格納領域Ａ、Ｂに分割されている。また各格納領域Ａ、Ｂの大きさは、誤り訂正符号が完結する１まとまりのデータ、すなわちＥＣＣブロックの容量に略等しく設定されている。
【００２２】
次に、図４のブロック図を用いて、再生系動作について説明する。光ディスク１からピックアップヘッド１２により読み取られた信号は、ＲＦアンプ１３に供給される。ＲＦアンプ１３は、ピックアップヘッド１２から供給される信号に応じてサーボ制御に必要なエラー信号を生成するとともに、情報信号の波形等化などを行ったＲＦ信号（情報信号）、及びウォブル信号を生成する。
【００２３】
前記エラー信号はサーボ制御回路１４に供給される。このサーボ制御回路１４はエラー信号に基づき出力信号のゲインや位相を調整し、ピックアップヘッド１２を駆動する図示せぬアクチュエータや送りモーターが制御される。
【００２４】
一方、前記ＲＦアンプ１３から出力される波形等化されたＲＦ信号は、データスライサ１５に供給される。スライスされたデータは、図示せぬ選択回路、データマスク回路を経由してデータＰＬＬ回路１８、シンク検出保護回路１９に入力される。シンク検出保護回路１９ではＰＬＬ回路１８によって生成されたチャネルクロックとスライス後データからシンクパターンを検出するとともに、同期保護をかけ、この結果に基づいてデータ復調回路２０が情報信号の復調を行う。
【００２５】
復調された信号は、訂正バッファアクセス制御回路５０を介して、エラー訂正回路２１に供給される。このエラー訂正回路２１は、エラー訂正用バッファ２２を用いて、復調された信号のエラーを訂正する。このエラー訂正回路２１の出力信号は、訂正バッファアクセス制御回路５０、再生データ出力回路５２、データバッファ制御回路５４を介して、データバッファＲＡＭ２３に一時記憶される。データバッファ制御回路５４は、ホストコンピュータ２４からの要求に応じてデータバッファＲＡＭ２３に記憶されたデータをホストコンピュータ２４に出力する。
【００２６】
次に、図４の情報記録装置における記録系動作について説明する。記録時にはディスク１の物理アドレス情報を得るため、ウォブルとランドプリピットから物理アドレスを得る必要がある。ＲＦアンプ１３から抽出されたウォブル信号はウォブルＰＬＬ回路２５とＬＰＰ再生回路２６に入力される。ウォブルＰＬＬ回路２５では再生されるウォブル信号に基づいてＰＬＬをかけ、ロックドウォブルを生成する。ウォブルは１８６チャネルビットで１周期が形成されており、前述したデータＰＬＬ１８６クロックに相当する。なお、１バイト長は１６チャネルビットにて形成される。ＬＰＰ再生回路２６ではウォブル信号から高周波のランドプリピット信号を抜き出し、これをスライスしてプリピット情報を得る。そして、ＬＰＰ再生回路２６では、ロックドウォブルとＬＰＰスライス結果に基づいてＬＰＰを再生し、ディスクの物理アドレスを復調し、ケンス制御回路２８へ出力する。
【００２７】
次に、記録系のデータシーケンスについて説明する。ホストコンピュータ２４から供給されたデータは、データバッファ制御回路５４を介してデータバッファＲＡＭ２３に記憶される。このデータバッファＲＡＭ２３に記憶されたデータは、データバッファ制御回路５４からデータ受信回路６２及び訂正バッファアクセス制御回路５０を介して、エラー訂正用バッファ２２に記録される。
【００２８】
このデータは、パリティ付加回路２９にも供給され、所定フォーマットに従いシンドローム演算が行われる。パリティ付加回路２９はこの演算結果を元にユークリッド互除法等を利用してパリティを算出する。算出したパリティはエラー訂正用バッファ２２に記録する。この段階でエラー訂正用バッファ２２上で、図７のデータフォーマットのうちシンクパターンを除いた部分が完成する。このデータは次にデータ送信回路６４を経てシンクパターンがシンク付加回路３０にて付加され、さらにデータ変調回路３１にて所定フォーマットに則り８ビットが１６ビットに変調され、レーザー駆動回路３２にビットストリームからなる記録信号として供給される。
【００２９】
このレーザー駆動回路３２は記録信号に応じてピックアップヘッド１２に設けられた図示せぬ半導体レーザーを駆動し、光ディスク１にピットを形成する。なお、データ送信回路６４はデータの送信タイミングをシーケンス制御回路２８からの命令により決定する。シーケンス制御回路２８はＬＰＰ再生回路２６で読み取ったＬＰＰアドレス値と図示せぬマイコンから設定された記録開始ＬＰＰアドレスを元に記録開始命令を発行する。
【００３０】
また、データ送信回路６４、データ変調回路３１は、記録クロック生成ＰＬＬ回路３３で生成された記録用のクロック信号により動作する。この記録クロック生成ＰＬＬ回路３３は、前述したウォブルＰＬＬ回路２５から入力されたチャネル単位の記録クロック信号を、１８６逓倍して生成する。
【００３１】
次に、第１実施形態の信号処理動作につき図９を参照して詳述する。ここで、前述したエラー訂正用バッファ２２はＥＣＣブロック２つの領域Ａ、Ｂを持つ。図示するタイミングチャートは（１）データ受信処理、（２）パリティ付加処理、（３）データ送信処理の各処理の流れについて示したものである。各処理の中で示す数字はＥＣＣブロック単位毎に割り振る通し番号であり、ここでは０ブロック目から４ブロック目までの５ブロック分のデータを記録する様子を示している。本実施形態では、データ受信処理はデータ受信回路６２で行われ、パリティ付加処理はパリティ付加回路２９で行われ、データ送信処理はデータ送信回路６４で行われる。
【００３２】
なお、データ送信処理はディスク回転に追随して滞りなく進行する必要がある。送信が滞るとバッファアンダーランとなり、記録処理を中断して、ピックアップを戻し再び中断箇所に到達した際に記録を再開する必要性が生じ、記録パフォーマンスの低下を招く。このため、エラー訂正用バッファ２２の格納領域Ａ、Ｂのいずれか一方には、常に、パリティ付加済みの記録データが格納されている必要がある。
【００３３】
初期状態において、データ受信処理では、エラー訂正用バッファ２２に２ブロック分の空き領域があることから地点９Ａで受信を開始した後、２ブロック受信した地点９Ｄまで処理を進め、ここでエラー訂正用バッファ２２に空き領域がなくなったことを判断して待機状態に入る。この地点９Ｄで、格納領域ＡにＥＣＣブロック０が格納され、格納領域ＢにＥＣＣブロック１が格納されていることになる。
【００３４】
パリティ付加処理では、地点９Ｂで１ＥＣＣブロック分の記録データが受信されたことを受けて１ブロック目、すなわちＥＣＣブロック０のデータをエラー訂正用バッファ２２の格納領域Ａから読み出し、シンドローム演算し、この値を元にユークリッド互除法を用いてＰＩパリティ、ＰＯパリティを算出し、算出したパリティをエラー訂正用バッファ２２の格納領域Ａに書き込む。
【００３５】
１ブロック目に対するパリティ付加処理が完了した地点９Ｃで２ブロック目の受信が完了するまで待機し、２ブロック目の受信が完了した地点９Ｄで、格納領域Ｂに格納されている２ブロック目のＥＣＣブロック１の記録データに対して、同様にＰＩパリティ、ＰＯパリティを付加する。２ブロック目のパリティ付加が完了した地点９Ｅではパリティ付加されない受信データが訂正バッファ上に存在しないことから待機状態に入る。
【００３６】
次にピックアップ位置が記録開始位置に到達した地点９Ｆで、送信処理が１ブロック目の送信を開始する。本実施形態においては、送信処理で記録開始した以降、受信処理において、送信処理が所定量（ここでは１セクタ分）のデータを送信した際に２ブロック先の（ここではＥＣＣブロック２に相当）所定量のデータ（ここでは同じく１セクタ）を受信し、エラー訂正用バッファ２２に記録するようシーケンス制御する。例えば、図９では、格納領域Ａに格納されているＥＣＣブロック０のセクタ０の送信が完了した時点で、ＥＣＣブロック２のセクタ０を受信し、これをＥＣＣブロック０のセクタ０が格納されていた格納領域Ａの領域に格納する。
【００３７】
これは前述したデータフォーマットの中でデータ送信順列と受信順列とが同じであることから、ブロック単位の制御をする必要がないからである。すなわち、送信処理で１ブロック目のデータを送信し終わってから３ブロック目のデータを受信する必要がないためであり、セクタ単位のシーケンス制御をすることにより、転送効率を向上させることができる。
【００３８】
なお、ここで送信処理が送信するデータレート、すなわちディスクへの記録レートに対し、受信処理の受信レートは高くなければならず、逆の場合、最初に記録した２ブロック分のデータ余裕は食いつぶされ、最終的にバッファアンダーランに至ることになる。この条件を満たしていれば受信処理のブロック２、セクタ０の受信は、送信処理のブロック０、セクタ０の送信よりも早く終了し（地点９Ｈ）、送信処理がブロック０、セクタ０の送信を終える地点９Ｉまで待機することになる。
【００３９】
以降同様に受信処理は送信処理のＮブロックの送信にセクタ単位で追随し、（Ｎ+２）ブロック目の受信をする。パリティ付加処理は３ブロック目（ブロック２）の受信が完了した地点９Ｊにて、３ブロック目データに対して行われる。ここでパリティ付加処理が１ブロック分のＰＩ、ＰＯパリティを付加するのに要する時間は、送信処理が１ブロック分のデータを送信する時間（すなわち、ディスクの記録レート）よりも高くなければならず、逆の場合、最初に記録した２ブロック分のデータ余裕は食いつぶされ、最終的にバッファアンダーランに至ることになる。この条件を満たしていれば、パリティ付加処理の３ブロック目（ブロック２）の処理完了（地点９Ｋ）は、送信処理の３ブロック目（ブロック２）の送信開始（地点９Ｌ）よりも早く位置することになる。
【００４０】
以降同様にパリティ付加処理は受信処理のＮブロック目の受信が完了するタイミングでＮブロック目のパリティ付加を実施することになる。
【００４１】
以上のように本実施形態では、バッファアンダーランを防ぐための転送余裕度は、１ブロックあたりの受信処理、パリティ付加処理、送信処理の各処理時間をそれぞれＴｉｎ、Ｔｅｃｃ、Ｔｏｕｔと置けば、（Ｔｏｕｔ−Ｔｉｎ）または（Ｔｏｕｔ−Ｔｅｃｃ）のいずれか小さい方となる。ここで（Ｔｏｕｔ−Ｔｉｎ）は１セクタあたりの双方の転送処理時間差となるため局所的に見れば小さいが、ブロック単位で見るとＴｏｕｔ−（Ｔｉｎ＋Ｔｅｃｃ）となる従来技術２（図２）や従来技術３（図３）と比べて余裕度が増えたことになる。
【００４２】
以上のように本実施形態では従来技術１のように３ブロック分の格納領域Ａ、Ｂ、Ｃをエラー訂正用バッファ２２に必要とすることなく２ブロック分の格納領域Ａ、Ｂを確保するのみで回路規模を削減しつつ、かつ、従来技術２（図２）や従来技術３（図３）よりも受信処理とパリティ付加処理の処理余裕度を高めることが可能となる。なお、前述した所定データ数は１セクタに限る必要はなく、ＰＩ系列１系列分、或いは、３２バイト、１６バイトなど任意に設定しても良い。
【００４３】
〔第２実施形態〕
次に、第２実施形態の信号処理動作につき図１０を参照して詳述する。ここでは第１実施形態と同様に、前述したエラー訂正用バッファ２２はＥＣＣブロック２つ分の格納領域Ａ、Ｂを持つ。（１）データ受信処理、（２）パリティ付加処理、（３）データ送信処理の各処理シーケンスについても第１実施形態とほぼ同じであるが、次の点で異なる。
【００４４】
本実施形態では、データ受信処理を行うデータ受信回路６２は、データ受信処理と並行にＰＩ系列のシンドローム演算を実施する。前述した図７のＤＶＤのデータフォーマットではＰＩ系列方向データ１７２バイトを受信した時点でそのＰＩ系列のシンドローム値が確定する。データ受信回路６２は、確定したシンドローム値（Ｓ０〜Ｓ９の１０バイト）を、ここではエラー訂正用バッファ２２のＰＩパリティエリアに書き込む。データ受信回路６２は、図示しないＦＩＦＯを用いて、データ受信レートと訂正バッファアクセス処理レートとの違いを吸収するようにしておく。これにより訂正バッファアクセスレートがデータ受信レートよりも高ければ、このシンドローム値の書き込み時間はＦＩＦＯにより吸収でき、受信時間に影響を与えない。
【００４５】
一方、パリティ付加回路２９が行うパリティ付加処理では、データ受信処理の１ブロック分のデータ入力完了タイミングにて、ＰＩ系列の第１系列目のシンドローム値をエラー訂正用バッファ２２から読み出し、この値からユークリッド互除法を利用してＰＩパリティを求める。求めたパリティは先に受信処理によりシンドローム値が書き込まれたエラー訂正用バッファ２２のＰＩパリティ部分に上書きする。
【００４６】
次にＰＩ系列２系列目以降についても各系列のシンドローム値をエラー訂正用バッファ２２のパリティエリアから読み出し、同様にパリティ付加して行く。ＰＩ系列のパリティ付加完了を受けて次にＰＯ系列のパリティ付加に移る。ＰＯ系列のパリティ付加は、通常通りＰＯ系列方向にデータを読み出してシンドローム値を演算し、ＰＯパリティを求めることになり、処理時間は通常時と変わらない。
【００４７】
以上のように本実施形態では、第１実施形態と比較して、パリティ付加処理で実施するＰＩ系列のパリティ付加に関し、受信処理であらかじめ求めたシンドローム値をエラー訂正用バッファ２２から読み出すだけで良く、シンドローム演算のためにＰＩ系列の全データを読み出す必要がない。このため処理時間がさらに短縮できる。
【００４８】
なお、図１１に示すように、パリティ付加処理を行うパリティ付加回路２９に、シンドローム値を記憶する記憶部（ＲＡＭ）７０を設けておけば、データ受信回路６２で求めたシンドローム値を、エラー訂正用バッファ２２を経由せずに直接パリティ付加回路２９へ送信し、記憶部７０に格納することができる。この場合、パリティ付加処理を行うパリティ付加回路２９は、シンドローム値を読み出すためにエラー訂正用バッファ２２へアクセスする必要がなくなるため、さらなる高速処理を実現できる。
【００４９】
以上のように本実施形態では従来技術１のように３ブロック分の格納領域Ａ、Ｂ、Ｃをエラー訂正用バッファ２２に必要とすることなく、２ブロック分の格納領域Ａ、Ｂを確保するのみで回路規模を削減しつつ、かつ、従来技術２（図２）や従来技術３（図３）よりも受信処理とパリティ付加処理の処理余裕度を高めることが可能となる。
【００５０】
〔第３実施形態〕
次に、第３実施形態の信号処理動作につき図１２を参照して詳述する。ここでは上述した第１及び第２実施形態と同様に、前述したエラー訂正用バッファ２２はＥＣＣブロック２つ分の格納領域Ａ、Ｂを持つ。（１）データ受信処理、（３）データ送信処理の各処理シーケンスについては第１及び第２実施形態と同じであるが、（２）パリティ付加処理の動作が次の点で異なる。
【００５１】
本実施形態に係るパリティ付加回路２９が行うパリティ付加処理では、受信処理のＥＣＣブロックすべてのデータ受信を待つことなく、ＰＩ系列単位の受信に追随してＰＩ系列のパリティ付加を実施する。地点１１Ａにて受信処理がＰＩ系列の第１系列目の受信を完了したことを受け、パリティ付加処理は第１系列目のＰＩパリティを付加する。第１系列目のＰＩパリティ付加が完了した地点１１Ｂで、次に受信処理の第２系列目の受信完了（地点１１Ｃ）まで待機する。地点１１Ｃで第２系列目のＰＩパリティ付加を実施する。以降同様に受信処理のＰＩ系列単位の受信に追従してＰＩパリティを付加していき、地点１１ＤでＰＩパリティ付加が完了した地点で、次にＰＯ系列パリティ付加を実施する。
【００５２】
第１ブロック目のＰＯパリティ付加が完了した地点１１Ｅでは受信処理は２ブロック目に進行しており、パリティ付加処理は未処理である第２ブロック目の受信完了済みのＰＩ系列数系列（受信レートとパリティ付加処理の処理レートにより受信済みの系列数がバラつく）に対して、ＰＩパリティを付加する。データ受信レートとパリティ付加処理の処理レートは通常後者が高いように設定され、パリティ付加処理のＰＩ系列パリティ付加は２ブロック目の受信完了前に追いつくことになる。
【００５３】
パリティ付加処理は受信データを追い越すことのないよう受信進行状況を見極め、受信の完了したＰＩ系列データに対してＰＩパリティを付加していく。２ブロック目のＰＩパリティ付加が完了した地点１１Ｆで続いて２ブロック目データに対するＰＯパリティ付加を実施し、処理完了する地点１１Ｇにおいてパリティ付加されていない受信済みデータがないことから待機する。以降同様にパリティ付加処理は受信処理のＮブロック目のｎ系列目（ｎは１〜１７２）の受信に追随し、受信完了したＰＩ系列に対しＰＩパリティを付加し、ＰＩ系列の完了した地点でＰＯパリティを付加する。
【００５４】
なお、本実施形態において、バッファアンダーランを防ぐための転送余裕度は第１及び第２実施形態と同様に（Ｔｏｕｔ−Ｔｉｎ）または（Ｔｏｕｔ−Ｔｅｃｃ）のいずれか小さい方となる。ここで（Ｔｏｕｔ−Ｔｅｃｃ）は局所的に見れば小さいが、ブロック単位で見るとＴｏｕｔ−（Ｔｉｎ＋Ｔｅｃｃ）となる従来技術２（図２）や従来技術３（図３）と比べて余裕度が増えたことになる。
【００５５】
以上のように本実施形態では従来技術１のように３ブロック分の格納領域Ａ、Ｂ、Ｃをエラー訂正用バッファ２２に必要とすることなく、２ブロック分の格納領域Ａ、Ｂを確保するのみで回路規模を削減しつつ、かつ、従来技術２（図２）や従来技術３（図３）よりも受信処理とパリティ付加処理の処理余裕度を高めることが可能となる。
【００５６】
なお、本発明は上述した実施形態に限定されるものではなく、種々に変形可能である。例えば、前述したＰＩパリティ付加はＰＩ系列単位に限る必要はなく、ＰＩ１系列以上であれば良く、１セクタなど任意に変更しても良い。さらに、本実施形態と第２実施形態を統合し、受信処理でＰＩ系列のシンドローム値をあらかじめ算出し、パリティ付加処理ではこの結果を参照してＰＩ系列方向のデータを読み出すことなく、ＰＩパリティ付加を実施するようにしても良い。
【００５７】
また、上述した実施形態において、パリティ付加処理の処理速度を任意に制御可能なよう構成していると、記録レートに応じて最適な処理速度に設定できる。同様に、データ受信処理の処理速度を任意に制御可能なよう構成していると、記録レートに応じて最適な処理速度に設定できる。同様に、データ受信処理の受信レートを任意に制御可能なよう構成していると、記録レートに応じて最適な受信レートに設定できる。
【００５８】
さらに、本発明におけるエラー訂正用バッファ２２の格納領域Ａ、Ｂは、記録データの２ブロック分を超える容量を有していても差し支えない。すなわち、エラー訂正用バッファ２２の格納領域Ａ、Ｂは、それぞれ、少なくとも１ブロック分の容量があればよい。また、上述した実施形態においては、エラー訂正用バッファ２２に、２つの格納領域を形成することとしたが、２つ以上の格納領域が形成されるようにしてもよい。
【００５９】
また、本実施形態においては、図１３に示すように、ＲＦアンプ１３が１つの半導体チップで構成されており、データバッファ２３が１つの半導体チップで構成されており、それ以外の部分が１つの半導体チップ８０として集積化されている。そして、ＲＦアンプ１３の半導体チップと、データバッファ２３の半導体チップと、半導体チップ８０とで、１つの半導体チップキットを構成している。
【００６０】
但し、図１４に示すように、エラー訂正用バッファ２２をデータバッファ２３内に設けるようにしてもよい。すなわち、データバッファ２３の一部の領域を、エラー訂正用バッファ２２のために確保し、格納領域Ａ、Ｂを形成するようにしてもよい。この場合、受信処理では、データバッファ２３の別の領域に記憶されている記録データを読み出して、データバッファ２３のエラー訂正用バッファ２２の領域に格納することとなる。
【００６１】
なお、その他本発明の主旨を逸脱しない範囲内で種々変形して実施することができることは言うまでもない。
【００６２】
例えば、パリティ付加手段は、１ブロック分の記録データの受信完了に応じて、そのブロックの記録データにパリティを付加するようにしてもよい。
【００６３】
また、パリティ付加手段は、第２所定量の記録データの受信完了に応じて、横系列のパリティを付加し、さらに、横系列のパリティ付加完了に応じて、縦方向のパリティを付加するようにしてもよい。
【００６４】
また、第１所定量は誤り訂正符号の１列分であるようにしてもよいし、或いは、第１所定量は１セクタであるようにしてもよい。
【００６５】
第２所定量は誤り訂正符号の１列分であるようにしてもよいし、或いは、第２所定量は１セクタであるようにしてもよい。
【図面の簡単な説明】
【００６６】
【図１】従来における誤り訂正符号のパリティを記録データに付加する処理を説明するブロック図（従来技術１）。
【図２】別の従来における誤り訂正符号のパリティを記録データに付加する処理を説明するブロック図（従来技術２）。
【図３】さらに別の従来における誤り訂正符号のパリティを記録データに付加する処理を説明するブロック図（従来技術３）。
【図４】本実施形態に係る情報記録装置の構成を説明するブロック図。
【図５】光ディスクの全体図。
【図６】図５の光ディスクの部分拡大図。
【図７】ディスク上のデータフォーマットを示す図。
【図８】エラー訂正バッファ上のデータフォーマットを示す図。
【図９】誤り訂正符号のパリティを記録データに付加する第１実施形態に係る処理を説明するブロック図。
【図１０】誤り訂正符号のパリティを記録データに付加する第２実施形態に係る処理を説明するブロック図。
【図１１】第２実施形態に係る変形例を説明する情報記録装置のブロック図。
【図１２】誤り訂正符号のパリティを記録データに付加する第３実施形態に係る処理を説明するブロック図。
【図１３】情報記録装置における半導体チップキットの構成を説明する図。
【図１４】半導体チップキットの構成の変形例を説明する図。
【符号の説明】
【００６７】
Ａ、Ｂ  格納領域
２０  データ復調回路
２１  エラー訂正回路
２２  エラー訂正用バッファ
２３  データバッファ
２９  パリティ付加回路
６２  データ受信回路
６４  データ送信回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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