(57)【要約】【課題】  クラック等の欠陥を発生させることなく１０４Ωｃｍオーダーの所望の比抵抗を有する熱的に安定な結晶状態のＰｒｘＣａ１−ｘＭｎＯ３膜からなる電気的ストレスの印加により電気抵抗が変化する可変抵抗膜を作製し、該可変抵抗膜を備えた非破壊読み出し及び低消費電力動作可能な不揮発性メモリデバイスを提供する。【解決手段】  可変抵抗膜（ＰＣＭＯ膜）を成膜する成膜工程の後に、酸化性雰囲気で可変抵抗膜を熱処理する熱処理工程を実行し、ＰＣＭＯ膜中の酸素欠損欠陥位置にＯＮラジカルを導入することにより、ＰＣＭＯペロブスカイト構造の３次元結合ネットワーク構造を局所的に崩して、比抵抗値を増大させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
電気的ストレスの印加により電気抵抗が変化するＰｒｘＣａ１−ｘＭｎＯ３膜からなる可変抵抗膜を備えた半導体装置の製造方法において、
前記可変抵抗膜を成膜する成膜工程と、酸化性雰囲気で前記可変抵抗膜を熱処理する熱処理工程を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記熱処理工程における前記酸化性雰囲気は、少なくとも窒素を含有するガス種を用いて実現することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記少なくとも窒素を含有するガス種は、Ｎ２ＯまたはＮＯガスの単一ガス、或いは、前記単一ガスを含むＯ２、Ｈ２Ｏ、Ｎ２、Ａｒ、Ｈｅ等の希釈ガスで希釈された混合ガスであることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理工程における処理温度は、４００℃以上８００℃以下の温度範囲にあることを特徴とする請求項１〜３の何れか１項に記載の半導体装置の製造方法。
【請求項５】
前記熱処理工程において、電気抵抗加熱炉、ランプ光源加熱装置、ラジカル酸化装置の内の少なくとも何れか一つの処理システムを使用して熱処理することを特徴とする請求項１〜４の何れか１項に記載の半導体装置の製造方法。
【請求項６】
前記成膜工程において、前記可変抵抗膜を、ＣＶＤ法、ＰＶＤ法、スピンコート法の何れか１つを用いて、アモルファス状態または微結晶状態で成膜することを特徴とする請求項１〜５の何れか１項に記載の半導体装置の製造方法。
【請求項７】
電気的ストレスの印加により電気抵抗が変化するＰｒｘＣａ１−ｘＭｎＯ３膜からなる可変抵抗膜を備えた半導体装置の製造方法において、
前記可変抵抗膜を成膜する成膜工程と、非酸化性雰囲気で前記可変抵抗膜を熱処理する第１熱処理工程と、酸素を含有する酸化性雰囲気で前記可変抵抗膜を熱処理する第２熱処理工程を有することを特徴とする半導体装置の製造方法。
【請求項８】
前記第１熱処理工程における前記非酸化性雰囲気は、Ｎ２、Ａｒ、Ｈｅ、Ｈ２、ＮＨ３の内の少なくとも１種類のガス種を用いて実現することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記第２熱処理工程における前記酸化性雰囲気は、Ｎ２Ｏ、ＮＯ、Ｏ２、Ｏ３、Ｈ２Ｏ、ＮＯ２の内の少なくとも１種類のガス種を用いて実現することを特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記第１熱処理工程と前記第２熱処理工程における各処理温度は、４００℃以上８００℃以下の温度範囲にあることを特徴とする請求項７〜９の何れか１項に記載の半導体装置の製造方法。
【請求項１１】
前記第１熱処理工程と前記第２熱処理工程を連続して処理することを特徴とする請求項７〜１０の何れか１項に記載の半導体装置の製造方法。
【請求項１２】
電気的ストレスの印加により電気抵抗が変化するＰｒｘＣａ１−ｘＭｎＯ３膜からなる可変抵抗膜を備えた半導体装置の製造方法において、
前記可変抵抗膜を成膜する成膜工程と、前記可変抵抗膜の表面をプラズマ処理する表面処理工程と、酸化性雰囲気で前記プラズマ処理後の前記可変抵抗膜を熱処理する熱処理工程を有することを特徴とする半導体装置の製造方法。
【請求項１３】
前記表面処理工程において、Ｈ２、Ｈｅ、Ｎ２、Ｏ２、Ａｒ、ＮＨ３、Ｎ２Ｏ、ＮＯ、Ｏ２、Ｏ３、Ｈ２Ｏ、ＮＯ２の内の少なくとも１種類のガスから派生したイオン、または、ラジカルから成るプラズマを使用することを特徴とする請求項１２に記載の半導体装置の製造方法。
【請求項１４】
前記熱処理工程における前記酸化性雰囲気は、少なくともＮ２ＯまたはＮＯガスを含んで実現することを特徴とする請求項１２または１３に記載の半導体装置の製造方法。
【請求項１５】
前記熱処理工程における処理温度は、４００℃以上８００℃以下の温度範囲にあることを特徴とする請求項１２〜１４の何れか１項に記載の半導体装置の製造方法。
【請求項１６】
請求項１〜１５の何れか１項に記載の半導体装置の製造方法を用いて作製された電気的ストレスの印加により電気抵抗が変化するＰｒｘＣａ１−ｘＭｎＯ３膜からなる可変抵抗膜を備えた半導体装置であって、
前記可変抵抗膜は、微結晶と結晶が混在する状態であることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的ストレスの印加により電気抵抗が変化するＰｒｘＣａ１−ｘＭｎＯ３膜からなる可変抵抗膜を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、とりわけＣＭＯＳデバイスでは省資源化の要求に伴って低電圧、低消費電力化、高速性が要求されるようになった。ＣＭＯＳデバイスを構成するＭＯＳトランジスタは、これまで、ゲート構造の微細化、ゲート膜の薄膜化等トランジスタ構造の微細化により駆動能力を確保し、低電圧動作に対応してきた。しかし、メモリデバイスでは電気的に記憶情報を保持させるため、特殊な情報記憶構造体が必要であり、低電圧化、低消費電力化が難しい。例えば、代表的な不揮発性メモリであるフラッシュメモリでは、フローティングゲートに保持した電荷の抜けを回避するため、相当厚（例えば１０ｎｍ程度）のトンネル酸化膜が必要である。そのため、メモリへの記憶情報の「書き込み」では、該フローティングゲート上面に配置されたコントロールゲートに１０Ｖ以上の電圧を印加することが必要となり、低電圧化、低消費電力化を阻害する要因となっている。更に、フラッシュメモリは、ＦｅＲＡＭ（強誘電体メモリ）と比較すると書き込み速度が遅く、書き込み特性の改善が望まれている。
【０００３】
一方、ＦｅＲＡＭは、書き込み速度、電源電圧、消費電力の観点でフラッシュメモリを凌駕できるが、非破壊読み出しができないというデメリットがある。このような背景から、ＦｅＲＡＭと同等以上の低電圧、低消費電力化、高速性を持ち、且つ非破壊読み出しが可能な不揮発性メモリの研究開発が多方面で行われている。
【０００４】
近年、下記の非特許文献１、特許文献１、及び、特許文献２等において、Ｐｒ０.７Ｃａ０.３ＭｎＯ３を用いたＣＭＲ（Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ）膜がパルス電圧印加により１７００％の抵抗変化率を示すことが報告された。また、この抵抗変化を不揮発性メモリに応用した「ＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）」技術が、Ｓ．Ｔ．Ｈｓｕ等によって、２００２年のＩＥＤＭで発表された（下記非特許文献２参照）。このＲＲＡＭは不揮発性メモリとして、書き込み速度、消費電流、非破壊読み出し可能であること等の観点でＦｅＲＡＭ或いはフラッシュメモリよりデバイス性能が優れており、次世代不揮発性メモリの本命になる可能性を秘めている。上述の文献によれば、ＣＭＲ膜としてはペロブスカイト結晶構造をとる、ＰｒｘＣａ１−ｘＭｎＯ３系材料（以降、ＰＣＭＯと略記する。Ｘは組成比で、０＜Ｘ＜１。）が有力候補材料となり、抵抗変化率等の電気的特性を向上させるべく、組成比（Ｘ）、膜形成技術の研究が鋭意なされている。
【特許文献１】特開２００３−６８９８３号公報
【特許文献２】特開２００３−６８９８４号公報
【非特許文献１】Ｓ．Ｑ．Ｌｉｕ，Ｎ．Ｊ．Ｗｕ，ａｎｄ  Ａ．Ｉｇｎａｔｉｅｖ、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅｒｅｓｉｓｔａｎｃｅ  ｃｈａｎｇｅ  ｅｆｆｅｃｔ  ｉｎ  ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ  ｆｉｌｍｓ”、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７６，ｐｐ．２７４９〜２７５１、２０００年
【非特許文献２】“Ｎｏｖｅｌ  Ｃｏｌｏｓｓａｌ  Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔｉｖｅ  Ｔｈｉｎ  Ｆｉｌｍ  Ｎｏｎｖｏｌａｔｉｌｅ  Ｒｅｓｉｓｔａｎｃｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ”、ＩＥＤＭ、ｐｐ．１９３〜１９６、２００２年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
さて、ＰＣＭＯ膜の電気抵抗の変化を不揮発性メモリの書き込み消去に適用する場合について述べる。ＰＣＭＯ膜に電圧パルス（電気的ストレス）を印加して該ＰＣＭＯ膜の電気抵抗を低抵抗状態とした「書き込み」状態において、膜抵抗が低抵抗過ぎると、書き込んだＰＣＭＯ膜の読み出し時に大電流が流れることとなり、低消費電力化のためには周辺回路の強化対策が必要となる。また、ＰＣＭＯ膜自体の耐電流信頼性寿命も低下する。
【０００６】
このため、ＰＣＭＯ膜が「低抵抗状態」となっても、回路設計上ある程度の抵抗値（比抵抗値）が必要となる。この比抵抗値は、望ましくは１０４Ωｃｍオーダーの比抵抗値が良い。これは、ＰＣＭＯ膜をメモリセルに用いた場合、例えば、書き込み時の電流を１００μＡ以下で、Ｈｉｇｈ状態とＬｏｗ状態の電流差が２μＡと仮定した場合、書き込み電圧が１Ｖの場合でも１０ＫΩｃｍ以上、ＨｉｇｈとＬｏｗ状態の差が５００ＫΩｃｍ以下となるためである。本願発明者の検討によれば、３００℃程度の低温で成膜したＰＣＭＯ膜はアモルファス状態の結晶態であり、１０６Ωｃｍ程度の比抵抗値を示す。該アモルファス状態のＰＣＭＯ膜は、半導体製造工程での熱プロセスで結晶化するため、結晶的に不安定でありプロセス材料として使用し難い。一方、高温で結晶態のＰＣＭＯ膜を堆積すると、熱的に安定な結晶態ＰＣＭＯ膜が得られるが、所望の１０４Ωｃｍオーダーの比抵抗に対しておおよそ２桁以上低い比抵抗値を示す膜が得られることが既に分かっている。ここで、ＰＣＭＯ膜を３００℃で成膜し、熱処理アニールによって該ＰＣＭＯ膜を改質した場合、アニール温度と比抵抗に図４の関係が確認された。
【０００７】
図４において、横軸にアニール温度、縦軸にＰＣＭＯ膜の比抵抗値を示している。また図中の△印は酸素雰囲気で、●印はＮ２雰囲気で夫々アニール処理をしたデータを示している。
【０００８】
図４より分かるように、Ｏ２アニールにおいては、中温のアニール温度ＴＡまではＰＣＭＯ膜の比抵抗値の変化は確認されなかったが、温度ＴＡより高温のアニール温度ＴＣでは、ＰＣＭＯ膜の比抵抗値は低下し安定化した。温度ＴＡと温度ＴＣの中間のアニール温度ＴＢではウエーハ面内の各抵抗測定点で、局所的に抵抗が低下した低抵抗値領域と抵抗低下前の高抵抗状態が混在分布した不安定な状態となっている。つまり、低温で成膜したアモルファス状態のＰＣＭＯ膜が温度ＴＣでの熱処理で結晶化して低抵抗になり安定化したこと、遷移温度である温度ＴＢ前後でＰＣＭＯ膜の結晶化が起きることが示唆される。温度ＴＣでアニールを施したＰＣＭＯ膜は、ＴＥＭ分析、ＸＲＤ解析から結晶化が確認されている。
【０００９】
しかしながら、この高温でアニールされた「低抵抗状態」のＰＣＭＯ膜の比抵抗値は、図４から確認されるように、１０２Ωｃｍオーダーと低い比抵抗値を示した。上述したように、ＲＲＡＭに適用するには、もう２桁程度高い比抵抗値が要望される。
【００１０】
一方、Ｎ２アニールでは、抵抗の低下は僅かであったが、図６に示すように、ＰＣＭＯ膜表面に多数のクラックが観測された。これは、ＰＣＭＯ膜を構成する酸素原子が外方拡散し、ＰＣＭＯ膜中に酸素欠損欠陥を内包したため、膜収縮し結果としてクラックが発生し、膜比抵抗の低下が抑制されたものと推察される。
【００１１】
本発明は、斯かる問題に鑑みてなされたものであり、ＰＣＭＯ膜にクラック等の欠陥を発生させることなく１０４Ωｃｍオーダーの所望の比抵抗を有する熱的に安定な結晶状態のＰＣＭＯ膜を作製して、非破壊読み出し及び低消費電力動作可能な不揮発性メモリデバイスを提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するための本発明に係る半導体装置の製造方法は、電気的ストレスの印加により電気抵抗が変化するＰｒｘＣａ１−ｘＭｎＯ３膜からなる可変抵抗膜を備えた半導体装置の製造方法において、前記可変抵抗膜を成膜する成膜工程と、酸化性雰囲気で前記可変抵抗膜を熱処理する熱処理工程を有することを第１の特徴とする。
【００１３】
また、本発明に係る半導体装置の製造方法は、電気的ストレスの印加により電気抵抗が変化するＰｒｘＣａ１−ｘＭｎＯ３膜からなる可変抵抗膜を備えた半導体装置の製造方法において、前記可変抵抗膜を成膜する成膜工程と、非酸化性雰囲気で前記可変抵抗膜を熱処理する第１熱処理工程と、酸素を含有する酸化性雰囲気で前記可変抵抗膜を熱処理する第２熱処理工程を有することを第２の特徴とする。
【００１４】
更に、本発明に係る半導体装置の製造方法は、電気的ストレスの印加により電気抵抗が変化するＰｒｘＣａ１−ｘＭｎＯ３膜からなる可変抵抗膜を備えた半導体装置の製造方法において、前記可変抵抗膜を成膜する成膜工程と、前記可変抵抗膜の表面をプラズマ処理する表面処理工程と、酸化性雰囲気で前記プラズマ処理後の前記可変抵抗膜を熱処理する熱処理工程を有することを第３の特徴とする。
【００１５】
上記各特徴の本発明に係る半導体装置の製造方法において、酸化性雰囲気での熱処理は、少なくとも構造上窒素原子を含むガス種から選択されたガス雰囲気で処理するのが好ましい。
【００１６】
本発明に係る半導体装置の製造方法の上記第１の特徴によれば、成膜工程において、半導体基板の上方に可変抵抗膜（ＰＣＭＯ膜）をアモルファス状態、或いは、多結晶状態で形成し、熱処理工程において、構造上窒素原子を含むガス種から選択された酸化性雰囲気でＰＣＭＯ膜を熱処理することで、該ＰＣＭＯ膜中の酸素欠損欠陥位置にＯＮラジカルを導入することができる。酸素欠損欠陥位置に挿入されたＯＮのＮは３配位のため、ＰＣＭＯペロブスカイト構造の３次元結合ネットワーク構造が局所的に崩れる。この結晶構造崩れは、比抵抗値が増大するように作用するので、結果として所望する比抵抗値を有するＰＣＭＯ膜の形成が可能となる。この結果、本第１の特徴の半導体装置の製造方法を、ＰＣＭＯ膜を有した不揮発性メモリ装置に適用することで、非破壊読み出し及び低消費電力動作可能な不揮発性メモリを容易に実現することが可能となる。
【００１７】
本発明に係る半導体装置の製造方法の上記第２の特徴によれば、成膜工程において、半導体基板の上方に可変抵抗膜（ＰＣＭＯ膜）をアモルファス状態、或いは、多結晶状態で形成し、第１熱処理工程において、非酸化性雰囲気で第１の熱処理を実施することで該ＰＣＭＯ膜内の酸素を外方拡散させて酸素欠損欠陥を導入する。引き続き、第２熱処理工程において、構造上窒素原子を含むガス種から選択された酸化性雰囲気で、第２の熱処理を施すことで、該第１の熱処理で導入した酸素欠損欠陥を補修しＯＮに置換導入することで、所望する比抵抗値を有するＰＣＭＯ膜の形成が可能となる。この結果、本第２の特徴の半導体装置の製造方法を、ＰＣＭＯ膜を有した不揮発性メモリ装置に適用することで、非破壊読み出し及び低消費電力動作可能な不揮発性メモリを容易に実現することが可能となる。
【００１８】
本発明に係る半導体装置の製造方法の上記第３の特徴によれば、成膜工程において、半導体基板の上方に可変抵抗膜（ＰＣＭＯ膜）をアモルファス状態、或いは、多結晶状態で形成し、成膜工程後の表面処理工程において、ガスプラズマ雰囲気でＰＣＭＯ膜の表面を処理することで、該ＰＣＭＯ膜表面の結晶構造を破壊してダメージを導入し、その後の熱処理工程において、構造上窒素原子を持つガス種から選択された酸化性雰囲気で熱処理を施すことで、プラズマ処理で導入したＰＣＭＯ膜表面のダメージ層を補修すると共に酸素格子位置にＯＮを置換導入することで、所望する比抵抗値を有するＰＣＭＯ膜の形成が可能となる。この結果、本第３の特徴の半導体装置の製造方法を、ＰＣＭＯ膜を有した不揮発性メモリ装置に適用することで、非破壊読み出し及び低消費電力動作可能な不揮発性メモリを容易に実現することが可能となる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明に係る半導体装置の製造方法（以下、適宜「本発明方法」と称す。）の実施の形態を図面に基づいて説明する。図１乃至図３は、本発明方法の第１乃至第３実施形態における主要な製造過程を説明する工程断面図である。
【００２０】
〈第１実施形態〉
図１に示すように、先ず、半導体基板１の表面に、公知の技術で絶縁膜２、高融点金属膜３を形成する。例えば、半導体基板１として、厚み７５０μｍ、直径約２００ｍｍ（８インチ）のＳｉ基板１を用意し、市販のＣＶＤ装置を用いてシリコン酸化膜２（絶縁膜２）を１μｍ、Ｐｔ膜３（高融点金属膜３）を３００ｎｍ堆積する（図１（ａ））。  
【００２１】
続いて、成膜工程において、Ｐｒ０.７Ｃａ０.３ＭｎＯ３膜４（ＰＣＭＯ膜４）を２００ｎｍ、ＰＶＤ法により、３００℃の成膜温度で堆積する（図１（ｂ））。尚、ＰＣＭＯ膜４の膜厚は、１００ｎｍ〜６００ｎｍの範囲内の膜厚が望ましい。３００℃で成膜したＰＣＭＯ膜はアモルファス状態の結晶態であり、ペロブスカイト構造を形成する各構成原子間の結合が不完全なため、図４に示すように、１０６Ωｃｍのオーダーの高い比抵抗値を示す。
【００２２】
次に、熱処理工程において、アモルファス状態のＰＣＭＯ膜４を堆積した半導体基板１を、市販の電気抵抗加熱装置（電気炉）を用いて、Ｎ２Ｏガス雰囲気でアニール処理する（図１（ｃ））。処理温度はＰＣＭＯ膜４が結晶化する温度（図４に示す温度ＴＣ）が必要で、おおよそ４００℃以上８００℃以下の温度が望ましい。本実施形態では、６００℃で３０分間のアニール処理を行う。Ｎ２Ｏは熱によって、下記化１及び化２の化学反応式に示す分解反応を生じる。尚、化１及び化２中の、「・」はラジカル状態を示す
（化１）
Ｎ２Ｏ  →  Ｎ・＋  ＮＯ・  
（化２）
２Ｎ・  →  Ｎ２
【００２３】
この熱処理工程で、アモルファス状態のＰＣＭＯ膜４の結晶化、ＰＣＭＯ膜４中の酸素の外方拡散による酸素欠損化、上記化１に示す反応で生成したＮＯラジカルのＰＣＭＯ膜４中への拡散による酸素欠損欠陥の補修が連続して起こる。本アニール処理により、堆積されたＰＣＭＯ膜４は、改質された（酸素欠損欠陥が補修された）ＰＣＭＯ膜５になる（図１（ｃ））。
【００２４】
ＰＣＭＯ膜４の結晶構造の酸素格子位置にＮＯが挿入されると、２配位の酸素位置に３配位の窒素が導入され、結晶構造に乱れが生じるため、結果としてＰＣＭＯ膜４の比抵抗が増加することになる。本熱処理工程においては、８００℃を超える高温でアニールすると、ＰＣＭＯ膜４からの酸素の外方拡散が促進され、酸素欠損欠陥密度が増大化すること、上記（化１）のＮ２Ｏ分解反応で生じたＮＯラジカルが更に解離分解してＮ２とＯ２になるなど、所望のＮＯラジカル導入ができない。逆に、４００℃より低温では、上記（化１）のＮ２Ｏ分解反応の程度が低く、またＰＣＭＯ膜４の結晶化が起きないため採用できない。
【００２５】
本発明方法では、上記（化１）で生じたＮＯラジカルをＰＣＭＯ膜４の酸素欠損欠陥補修に用いるため、ＮＯラジカルを容易に生成するガスを原料ガスとして用いることができる。この種のガスとしては、本実施形態のＮ２Ｏ以外にＮＯが利用できる。Ｎ２Ｏ、ＮＯの単一ガス雰囲気、或いは、これらのガスを含むＯ２、Ｈ２Ｏ、Ｎ２、Ａｒ、Ｈｅ希釈混合ガス雰囲気が利用できる。Ｏ３やＮＯ２等の過酸化態ガスは、上記（化１）で生成したＮＯラジカルを分解させる方向に作用するため、望ましくはないが、利用可能である。
【００２６】
また、本実施形態の熱処理工程でのアニール処理は電気抵抗加熱装置（電気炉）を使用したが、フラッシュランプ、アークランプ、キセノンランプ等のランプ光源加熱装置、或いは、ラジカル酸化装置を使用しても同様の効果を確保できる。
【００２７】
上述の如く、Ｎ２Ｏガス雰囲気でアニール処理して作製されたＰＣＭＯ膜５の比抵抗値（図５中、◆印で表示）は、非酸化性雰囲気（Ｎ２）でアニール処理した場合の比抵抗値（図５中、△印で表示）と比較して増加改善していることが、図５に示す結果より確認できる。また、ＸＲＤ解析でＰＣＭＯ膜５の結晶化を確認した。Ｎ２アニールで発生したＰＣＭＯ膜のクラックはＳＥＭ解析から確認されていない。更に、本発明方法により作製したＰＣＭＯ膜を適用したＲＲＡＭのメモリとしての電気的特性も確認できた。本発明方法により、低消費電力化したＲＲＡＭデバイスの製造が容易となった。
【００２８】
〈第２実施形態〉
次に、本発明方法の第２実施形態について、図２を参照して説明する。
【００２９】
先ず、半導体基板１１上に、絶縁膜１２を１μｍの膜厚で、高融点金属膜１３を３００ｎｍの膜厚で順番に堆積する（図２（ａ））。例えば、絶縁膜１２としてはＣＶＤ-Ｓｉ酸化膜が、高融点金属膜１３としてはＰｔが、夫々使用できる。以上の処理は、第１実施形態と同様である。
【００３０】
続いて、成膜工程において、Ｐｒ０.７Ｃａ０.３ＭｎＯ３膜１４（ＰＣＭＯ膜１４）を２００ｎｍ、ＰＶＤ法により、３００℃の成膜温度で堆積する（図２（ｂ））。尚、ＰＣＭＯ膜１４の膜厚は、第１実施形態と同様に、１００ｎｍ〜６００ｎｍの範囲内の膜厚が望ましい。
【００３１】
次に、第１熱処理工程において、ＰＣＭＯ膜１４を堆積した半導体基板１１を、市販の電気抵抗加熱装置（電気炉）を用いて、非酸化性雰囲気で３０分、アニール処理する。この第１熱処理工程は、ＰＣＭＯ膜１４中の酸素を外方拡散させ、膜中の酸素欠損欠陥発生を促進させることを目的とする。よって処理温度は、ＰＣＭＯ構造からの酸素の解離、酸素の外方拡散が生じる、おおよそ４００℃以上８００℃以下の温度が望ましい。本実施形態では６００℃を用いた。非酸化性雰囲気ガスとしては、Ｎ２、Ａｒ、Ｈｅ等の不活性ガス群、Ｈ２、ＮＨ３等の還元性ガス群から選択される任意のガスが使用できる。還元性ガスを用いた処理では、ＰＣＭＯ膜１４中の酸素の共有結合解裂が加速するので酸素欠損欠陥生成が促進される。本熱処理によりＰＣＭＯ膜１４は酸素欠損欠陥を内在したＰＣＭＯ膜１６に改質される（図２（ｃ））。
【００３２】
次に、第２熱処理工程において、ＰＣＭＯ膜１６を上方に形成した半導体基板１１を、酸素を含む酸化性雰囲気でアニール処理し、第１熱処理工程で生成したＰＣＭＯ膜１６中の酸素欠損欠陥を補修する。処理温度は、第１熱処理工程と同様に、おおよそ４００℃以上８００℃以下の温度が望ましい。本実施形態では、６００℃のＮ２Ｏガス雰囲気で３０分間アニール処理した。酸化性ガスを用いる目的は、ＰＣＭＯ膜１６中に生成した酸素欠損欠陥の修復にある。よって、使用するガス種は構造上酸素原子を含む酸化性ガスであれば、種々のガスが利用できる。例えば、第１実施形態で示したＮ２Ｏ、ＮＯは云うまでもなく、Ｏ２、Ｏ３、ＮＯ２、Ｈ２Ｏの単一ガスまたはそれらの混合ガスが利用できる。第１熱処理工程での非酸化性雰囲気でのアニール処理によってＰＣＭＯ膜１６中に相当量の酸素欠損欠陥が導入されているため、第１実施形態と異なり、より酸化性の強いＯ２、Ｏ３、ＮＯ２、Ｈ２Ｏガスが使用できるが、ＰＣＭＯ膜の比抵抗を増大化し改善するという観点からは、第１実施形態と同様に構造上窒素を含むＮ２ＯまたはＮＯを使用するのが望ましい。第２熱処理工程におけるアニール処理で、酸素欠損欠陥を内在したＰＣＭＯ膜１６は、酸素欠損欠陥が補修されたＰＣＭＯ膜１５に再改質される（図２（ｄ））。ここで、ＰＣＭＯ膜１６は酸素欠損欠陥を内在しているため、膜中に応力が生じた状態となっている。このような状態のＰＣＭＯ膜を、第１熱処理工程における非酸化性雰囲気でのアニール処理終了後に、反応室内を室温に戻し、第２熱処理工程において、再度加熱して、酸化性雰囲気でのアニール処理を行った場合、上記膜応力によってＰＣＭＯ膜１６が塑性変形し、図６に例示するようなクラックが発生する危惧が生じる。よって、第１熱処理工程と第２熱処理工程は、反応室内を同じ温度に維持して、同じ温度で各アニール処理をするのが望ましい。また、第１熱処理工程での非酸化性雰囲気処理を行った後、雰囲気ガスを酸化性ガス種に切り替え、酸化性雰囲気処理を一連の連続シーケンス処理としてアニール処理を行うことが望ましい。
【００３３】
本実施形態での各アニール処理には、電気抵抗加熱装置（電気炉）を使用したが、フラッシュランプ、アークランプ、キセノンランプ等のランプ光源加熱装置や、或いは、ラジカル酸化装置を使用しても同様の効果を確保できる。
【００３４】
上述の如く、本発明方法の第２実施形態で作製されたＰＣＭＯ膜１５の比抵抗値は、第１実施形態と同様に、非酸化性雰囲気（Ｎ２）でアニール処理した場合の比抵抗値と比較して増加改善している。
【００３５】
本第２実施形態では低温堆積したアモルファス態のＰＣＭＯ膜を例に説明したが、アモルファス態ＰＣＭＯ膜であっても第１熱処理工程における熱処理後には酸素欠損欠陥を有する結晶態ＰＣＭＯとなるので、本発明方法は、成膜工程でアモルファス態ＰＣＭＯ膜のみならず最初から結晶態のＰＣＭＯ膜を形成する場合にも適用できる。
【００３６】
〈第３実施形態〉
次に、本発明方法の第３実施形態について、図３を参照して説明する。
【００３７】
先ず、半導体基板２１上に、絶縁膜２２を１μｍの膜厚で、高融点金属膜２３を３００ｎｍの膜厚で順番に堆積する（図３（ａ））。例えば、絶縁膜２２としてはＣＶＤ-Ｓｉ酸化膜が、高融点金属膜２３としてはＰｔが、夫々使用できる。
【００３８】
続いて、成膜工程において、Ｐｒ０.７Ｃａ０.３ＭｎＯ３膜２４（ＰＣＭＯ膜２４）を２００ｎｍ、ＰＶＤ法により、３００℃の成膜温度で堆積する（図３（ｂ））。尚、ＰＣＭＯ膜２４の膜厚は、第１または第２実施形態と同様に、１００ｎｍ〜６００ｎｍの範囲内の膜厚が望ましい。
【００３９】
次に、表面処理工程において、ＰＣＭＯ膜２４を堆積した半導体基板２１を、市販のプラズマ処理装置を用いて、プラズマ雰囲気に曝し、ＰＣＭＯ膜２４の表面にダメージ層２７を導入する（図３（ｃ））。この表面処理工程は、ＰＣＭＯ膜２４の構成原子間の共有結合を切断し、ＰＣＭＯ膜２４の表層にダメージを導入することを目的とする。よって処理条件は、パワーは１００〜１０００Ｗ、時間は１０秒から１００秒程度の範囲から夫々選択された条件を用いることが望ましい。プラズマ原料ガスとしては、ＰＣＭＯ膜２４に電気的影響を及ぼさない不活性ガス、還元性ガス、酸化性ガスが利用できる。この種のガス群としては、Ａｒ、Ｈｅ、Ｎ２、Ｈ２、ＮＨ３、Ｎ２Ｏ、ＮＯ、Ｏ２、Ｏ３、Ｈ２Ｏ、ＮＯ２等が適切である。本実施形態では、プラズマ原料ガスにＮ２ガスを用い、５００Ｗ、１０秒の窒素プラズマを適用した。
【００４０】
このプラズマ処理によりＰＣＭＯ膜２４の表層にダメージ層２７がおおよそ１００ｎｍ程度の厚さで形成される。ダメージ層２７の膜厚は、プラズマ処理のパワーと処理時間により、適切な厚みに調整できる。
【００４１】
次に、熱処理工程において、ＰＣＭＯ膜２４の表層にダメージ層２７が形成された半導体基板２１を、酸素を含む酸化性雰囲気でアニール処理し、表面処理工程のプラズマ処理で形成したダメージ層２７を結晶化し補修する。処理温度はＰＣＭＯ膜２４及びダメージ層２７が結晶化する温度が必要で、おおよそ４００℃以上８００℃以下の温度が望ましい。本実施形態では、６００℃のＮ２Ｏガス雰囲気で３０分間アニール処理した。この熱処理により、プラズマ処理で切断された共有結合が修復され、ダメージ層２７は結晶態に変換され、改質されたＰＣＭＯ膜２５が形成される（図３（ｄ））。この熱処理は、プラズマ処理でＰＣＭＯ膜２４のダメージ層２７に打ち込まれたプラズマ種をＰＣＭＯ膜２４の表面から外方に熱拡散除去する効果もある。しかしながら、同時にＰＣＭＯ膜２４の構成元素である酸素も膜内から膜外に外方拡散する。従って、この補修のためには、採用するガス雰囲気は酸化性ガスを用いることが必要である。尚、使用するガス種は構造上酸素原子を含む酸化性ガスであれば利用できる。例えば、第１及び第２実施形態で示したＮ２Ｏ、ＮＯは云うまでもなく、Ｏ２、Ｏ３、ＮＯ２、Ｈ２Ｏの単一ガスまたはそれらの混合ガスが利用できる。しかし、ＰＣＭＯ膜の比抵抗を増大化し改善するという観点からは、第１及び第２実施形態と同様に構造上窒素を含むＮ２ＯまたはＮＯを使用するのが望ましい。
【００４２】
本実施形態での各アニール処理には、電気抵抗加熱装置（電気炉）を使用したが、フラッシュランプ、アークランプ、キセノンランプ等のランプ光源加熱装置や、或いは、ラジカル酸化装置を使用しても同様の効果を確保できる。
【００４３】
上述の如く、本発明方法の第３実施形態で作製されたＰＣＭＯ膜２５の比抵抗値は、第１実施形態と略同様に、非酸化性雰囲気（Ｎ２）でアニール処理した場合の比抵抗値と比較して増加改善している。
【００４４】
本第３実施形態では低温堆積したアモルファス態のＰＣＭＯ膜を使用したが、アモルファス態のＰＣＭＯ膜は、熱処理工程において酸化性雰囲気での熱処理で結晶態に変換されるため、本発明方法は、成膜工程でアモルファス態ＰＣＭＯ膜のみならず最初から結晶態のＰＣＭＯ膜を形成する場合にも適用できる。
【００４５】
〈第４実施形態〉
次に、上記第１乃至第３実施形態で説明した本発明方法を用いて作製されたＰＣＭＯ膜を備えた半導体装置について、簡単に説明する。
【００４６】
ＰＣＭＯ膜を備えた半導体装置として、ＰＣＭＯ膜の電気的ストレスの印加により電気抵抗が変化する特性を活かしたＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＲＲＡＭは、不揮発性メモリデバイスの一種であり、他の記憶素子を使用した従来の不揮発性メモリデバイスと同様に、１ビット（２値）または３値以上のデータを記憶する単体のメモリセルを、半導体基板上にマトリクス状に複数配置してメモリセルアレイを形成し、複数ビットのデータを記憶し、読み出し可能に構成する。メモリセル及びメモリセルアレイの構成としては、種々の形態があり、一般的に他の不揮発性メモリデバイスに使用されているメモリセル及びメモリセルアレイ構成が使用できる。例えば、図７に示すように、ＰＣＭＯ膜からなる記憶素子３０（以下、「ＲＲＡＭ素子」と称す。）の一方端と選択トランジスタ３１のドレイン電極を接続してメモリセル３２を形成し、該メモリセル３２を行方向及び列方向にマトリクス状に複数配置してメモリセルアレイ３３を形成する。更に、同一行の各メモリセル３２の選択トランジスタ３１のゲート電極を共通のワード線ＷＬに接続し、同一列の各メモリセル３２のＲＲＡＭ素子３０の他方端を共通のビット線ＢＬに接続し、同一列の各メモリセル３２の選択トランジスタ３１のソース電極を共通のソース線ＳＬに接続して、メモリセルアレイ３３内から任意のメモリセル３２をデータの読み出しや書き込み等のメモリ動作のために選択可能に構成される。
【００４７】
次に、メモリセルアレイ３３内の任意のメモリセル３２に対する各種メモリ動作について、簡単に説明する。先ず、読み出し動作について説明する。選択されたメモリセル３２のＲＲＡＭ素子３０に接続されたビット線ＢＬにバイアス電圧を印加できるように、ビット線選択トランジスタ３４を動作させ、選択されたビット線ＢＬに例えば１．５Ｖを印加する。同時に、読み出し対象のメモリセル３２の選択トランジスタ３１のゲート電極に接続しているワード線ＷＬをワード線ドライバ３５により高レベル（例えば７Ｖ）とし、その選択トランジスタ３１をオンにする。また、選択トランジスタ３１のソース電極（共通ソース線ＳＬに接続されている）を基準電圧、例えば、接地電位０Ｖとすることで、選択されたビット線ＢＬのバイアス電圧からＲＲＡＭ素子３０と選択トランジスタ３１を通り、接地電位への電流経路が生成される。一方、非選択メモリセルに対しては、ワード線ドライバ３５により非選択のワード線ＷＬを低レベル（例えば接地電位０Ｖ）とし、また、非選択のビット線ＢＬを低レベル、または、高インピーダンス（オープン状態）とすることにより、読み出しビット線で選択されたメモリセル３２のＲＲＡＭ素子３０以外を通過する電流経路がなくなる。このような状況の中、選択されたＲＲＡＭ素子３０の抵抗の変化のみが、ビット線ＢＬに流れる電流の変化となって現れ、その電流変化を読み出し回路（図示せず）にて判別することで、選択メモリセルに記憶されたデータを正確に読み出すことができる。この結果、記憶素子としてＲＲＡＭ素子を活用できることになる。
【００４８】
ここで、ＲＲＡＭ素子３０を構成するＰＣＭＯ膜が、本発明方法を用いて作製されているため、その膜質は微結晶と結晶が混在する状態であり、その比抵抗は、非酸化性ガス雰囲気で熱処理された場合の比抵抗に比べて１桁〜２桁程度高くなって改善されているため、ＲＲＡＭ素子３０が低抵抗状態となる記憶状態におけるメモリセル電流が抑制され、読み出し動作時の低消費電力化が促進される。
【００４９】
次に、書き込み動作について説明する。尚、ここではＲＲＡＭ素子３０の抵抗値が基準となる抵抗値に対し大きい場合を書き込み状態、小さい場合を消去状態と仮に設定する。今、選択されたＲＲＡＭ素子３０に接続されたビット線ＢＬにバイアス電圧を印加できるように、ビット線選択トランジスタ３４を動作させ、選択されたビット線ＢＬに例えば３Ｖを印加する。同時に、書き込むＲＲＡＭ素子３０に接続された選択トランジスタ３１のゲート電極に接続されているワード線ＷＬをワード線ドライバ３５により高レベル（例えば７Ｖ）とし、選択トランジスタ３１をオンにする。また、選択トランジスタ３１のソース電極（共通ソース線ＳＬに接続されている）を所定の値（例えば接地電位０Ｖ）とすることで、選択されたビット線ＢＬのバイアス電圧からＲＲＡＭ素子３０と選択トランジスタ３１を通り、接地電位へと電流経路が生成され、選択メモリセル３０への書き込みがなされる。一方、非選択メモリセルに対しては、非選択のワード線ＷＬを低レベル（例えば接地電位０Ｖ）に設定することにより、非選択メモリセルのＲＲＡＭ素子３０に対しては選択ビット線ＢＬから接地電位への電流経路が形成されず書き込みはなされない。
【００５０】
ここで、ＲＲＡＭ素子３０を構成するＰＣＭＯ膜が、本発明方法を用いて作製されているため、その膜質は微結晶と結晶が混在する状態であり、その比抵抗は、非酸化性ガス雰囲気で熱処理された場合の比抵抗に比べて１桁〜２桁程度高くなって改善されているため、ＲＲＡＭ素子３０が書き込み前の低抵抗状態においてメモリセル電流（書き込み電流）が抑制され、書き込み動作時の低消費電力化が促進される。
【００５１】
次に、ブロック単位で一括消去するブロック消去の場合について説明する。ブロック内にあるメモリセル３２のＲＲＡＭ素子３０に接続された全てのビット線ＢＬにバイアス電圧を印加できるように、ビット線選択トランジスタ３４を動作させ、全てのビット線ＢＬに例えば接地電位０Ｖを印加する。同時に、全てのメモリセル３２の選択トランジスタ３１のゲート電極に接続しているワード線ＷＬを高レベル（例えば７Ｖ）とし、選択トランジスタ３１をオンにする。また、選択トランジスタ３１のソース電極（共通ソース線ＳＬに接続されている）を基準電圧、例えば３Ｖとすることで、共通ソース線ＳＬのバイアス電圧からブロック内にある全ての選択トランジスタ３１とＲＲＡＭ素子３０を介して、接地電位０Ｖのビット線ＢＬへと書き込み動作時とは逆方向の電流経路が生成される。以上の動作でブロック内にある全てのメモリセル３２の消去動作が可能となる。
【００５２】
ここで、ＲＲＡＭ素子３０を構成するＰＣＭＯ膜が、本発明方法を用いて作製されているため、その膜質は微結晶と結晶が混在する状態であり、その比抵抗は、非酸化性ガス雰囲気で熱処理された場合の比抵抗に比べて１桁〜２桁程度高くなって改善されているため、ＲＲＡＭ素子３０が消去の進行とともに低抵抗状態に遷移してもメモリセル電流（消去電流）が抑制され、消去動作時の低消費電力化が促進される。
【００５３】
ＲＲＡＭのメモリセル構成としては、図７に示す構成以外に、メモリセル３２が選択トランジスタ３１を備えずにＲＲＡＭ素子３０だけで構成されるもの、選択トランジスタ３１がＭＯＳＦＥＴではなくバイポーラトランジスタで形成されているもの、また、選択トランジスタ３１に代えてダイオードを用いるもの等、種々の構成が考えられる。また、それらのメモリセルで構成されるメモリセルアレイも種々のものがあり、図７に示す構成に限定されるものではない。
【００５４】
また、本発明方法を用いて作製されるＰＣＭＯ膜を用いたＲＲＡＭにより、従来の不揮発性メモリデバイスを陵駕する、低電圧、低消費電力化、高速性を具備し、且つ、非破壊読み出しが可能な不揮発性メモリ半導体装置を容易に実現できる。
【図面の簡単な説明】
【００５５】
【図１】本発明に係る半導体装置の製造方法の第１実施形態における主要な製造過程を説明する工程断面図
【図２】本発明に係る半導体装置の製造方法の第２実施形態における主要な製造過程を説明する工程断面図
【図３】本発明に係る半導体装置の製造方法の第３実施形態における主要な製造過程を説明する工程断面図
【図４】ＰＣＭＯ膜のアニール処理温度と比抵抗値の関係を示す特性図
【図５】本発明に係る半導体装置の製造方法の第１実施形態により作製されたＰＣＭＯ膜の比抵抗値の改善効果を示す図
【図６】従来のＮ２アニール処理で作製されたＰＣＭＯ膜の膜質を示す写真図
【図７】本発明に係る半導体装置のメモリセル及びメモリセルアレイ構成の一例を示す回路図
【符号の説明】
【００５６】
１、１１、２１：  半導体基板
２、１２、２２：  絶縁膜
３、１３、２３：  高融点金属膜
４、１４、２４：  ＰＣＭＯ膜（可変抵抗膜）
５、１５、２５：  酸素欠損欠陥を補修したＰＣＭＯ膜
１６：  酸素欠損欠陥を内在したＰＣＭＯ膜
２７：  プラズマダメージ層
３０：  ＲＲＡＭ素子（ＰＣＭＯ膜）
３１：  選択トランジスタ
３２：  メモリセル
３３：  メモリセルアレイ
３４：  ビット線選択トランジスタ
３５：  ワード線ドライバ
ＷＬ：  ワード線
ＢＬ：  ビット線
ＳＬ：  共通ソース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図７】
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【図６】
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