(57)【要約】【課題】NANDセル型EEPROMにおいて、データ書込み動作中に並行して書き込みデータの入力動作を可能とし、書き込みシーケンス全体の所要時間を短縮する。【解決手段】動作終了後にその動作のパス／フェイル結果が半導体チップ内に保持される第１の動作及び第２の動作を備え、第１の動作と第２の動作を連続して行った際に、第１及び第２の動作終了後に第１の動作のパス／フェイル結果と第２の動作のパス／フェイル結果の両方を出力する動作を有する。【選択図】      図５
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【特許請求の範囲】
【請求項１】
第１の動作と第２の動作が並列に実行可能であり、
前記第１の動作が実行中か否かを表わす第１の情報及び前記第２の動作が実行可能か否かを表わす第２の情報の両方を外部に出力することを特徴とする半導体集積回路。
【請求項２】
前記第１の動作は半導体集積回路内で閉じた動作であり、前記第２の動作は半導体集積回路外部との間でデータを転送する動作であることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記第１の動作がデータ書込み動作であり、前記第２の動作がデータ入力動作であることを特徴とする請求項１記載の半導体集積回路。
【請求項４】
前記第１の動作がセンスアンプ回路のセンスラッチ動作であり、前記第２の動作が半導体集積回路内部のデータキャッシュ回路と半導体集積回路外部との間でデータを転送する動作であることを特徴とする請求項１記載の半導体集積回路。
【請求項５】
前記第１、第２の動作が、不揮発性メモリセルを含むメモリセルアレイを有する半導体記憶回路で行われることを特徴とする請求項１乃至４のいずれか１項記載の半導体集積回路。
【請求項６】
前記メモリセルアレイが、行列状に配置された複数のNAND型セルを含むことを特徴とする請求項５記載の半導体集積回路。
【請求項７】
前記第１、第２の動作は前記メモリセルアレイの複数ページに対して順番にデータ書込みを行うデータ書込みシーケンスに含まれる動作であり、前記第１、第２の動作の一方が書き込みデータの入力動作であり、前記第１、第２の動作の他方が上記書き込みデータの入力動作に対して並列に行われるデータ書込み動作であることを特徴とする請求項５記載の半導体集積回路。
【請求項８】
前記データ書込みシーケンスにおける最終ページに対するデータ書込み動作の際は、前記第１、第２の動作の他方であるデータ書込み動作のみが行われることを特徴とする請求項７記載の半導体集積回路。
【請求項９】
前記データ書込み動作は、前記メモリセルに対してデータ書き込み用電圧を印加する動作と、書き込みが行われた前記メモリセルからデータを読み出して検証するベリファイ動作とが繰り返し行われる動作であることを特徴とする請求項５記載の半導体集積回路。
【請求項１０】
前記データ書込みシーケンスにおけるデータ書込み動作は、
アドレス・データ入力用コマンドを入力し、
データ書込みを行うアドレスを入力し、
書き込みデータを入力し、
データ書込み動作開始用コマンドを入力することで開始され、
前記データ書込み動作開始用コマンドとして、書き込みデータ入力動作と並列に行われるデータ書込み動作を指定するコマンドが入力されることを特徴とする請求項７記載の半導体集積回路。
【請求項１１】
第１の動作と第２の動作を並列に実行可能な内部回路と、
前記第１の動作が実行中か否かを表わす情報及び前記第２の動作が実行可能か否かを表わす情報の両方を外部に出力する出力回路
とを具備することを特徴とする半導体集積回路。
【請求項１２】
前記内部回路は不揮発性メモリセルを含むメモリセルアレイを有する半導体記憶回路であり、
前記第１の動作は前記半導体記憶回路内で閉じた動作であり、前記第２の動作は前記半導体記憶回路の外部との間でデータを転送する動作であることを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
前記第１の動作がデータ書込み動作であり、前記第２の動作がデータ入力動作であることを特徴とする請求項１２記載の半導体集積回路。
【請求項１４】
前記半導体記憶回路はセンスアンプ回路とデータキャッシュ回路とを含み、
前記第１の動作が前記センスアンプ回路のセンスラッチ動作であり、前記第２の動作が前記データキャッシュ回路と前記半導体記憶回路の外部との間でデータを転送する動作であることを特徴とする請求項１２記載の半導体集積回路。
【請求項１５】
前記メモリセルアレイが、行列状に配置された複数のNAND型セルを含むことを特徴とする請求項１２記載の半導体集積回路。
【請求項１６】
データ入出力線に接続され、データを一時的に保持するデータキャッシュ回路と、
前記データキャッシュ回路に接続され、メモリセルから読み出されたデータをセンスし、ラッチすると共にメモリセルに書き込むべきデータをラッチするセンスラッチ回路
とを具備したことを特徴とする半導体記憶回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特に内部動作のパス／フェイル結果を半導体チップ外へ出力する半導体集積回路に係り、例えばNANDセルEEPROM、NORセルEEPROM、DINORセルEEPROM、ANDセル型EEPROM等の不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、電気的書替えを可能としたEEPROMが知られている。なかでも、メモリセルを複数個直列接続してNANDセルブロックを構成するNANDセル型EEPROMは、高集積化ができるものとして注目されている。
【０００３】
NANDセル型EEPROMの一つのメモリセルは、半導体基板上に絶縁膜を介して、電荷蓄積層として働く浮遊ゲートと制御ゲートとが積層されたFET-MOS構造を有する。そして、複数個のメモリセルが隣接するもの同士でソース・ドレインを共用する形で直列接続されてNANDセルが構成され、これが一単位としてビット線に接続される。
【０００４】
このようなNANDセルがマトリックス配列されてメモリセルアレイが構成される。メモリセルアレイはｐ型ウェル領域、またはｐ型基板内に集積される。メモリセルアレイの列方向に並ぶNANDセルの一端側のドレインは、それぞれ選択ゲートトランジスタを介してビット線に共通接続され、他端側ソースは別な選択ゲートトランジスタを介して共通ソース線に接続される。
【０００５】
メモリセルトランジスタの制御ゲート及び選択ゲートトランジスタのゲート電極はメモリセルアレイの行方向に延長され、それぞれ共通の制御ゲート線（ワード線）、選択ゲート線となる。
【０００６】
このNANDセル型EEPROMの動作は、次の通りである。
【０００７】
データ書込み動作は、ビット線コンタクトから最も離れた位置のメモリセルから順に行われる。選択されたメモリセルの制御ゲートには高電圧Vpgm(=18V程度)が印加される。この選択メモリセルよりもビット線コンタクト側に位置するメモリセルの制御ゲート及び選択ゲートにはそれぞれ中間電位Vmw(=10V程度)が印加され、ビット線にはデータに応じて0Vまたは中間電位Vmb(=8V程度)が与えられる。
【０００８】
ビット線に0Vが与えられた時、その電位は選択メモリセルのドレインまで伝達されて、ドレインから浮遊ゲートにトンネル電流による電子注入が生じる。これにより、その選択されたメモリセルの閾値は正方向にシフトする。この状態を例えば“０”書き込み状態とする。
【０００９】
ビット線にVmbが与えられた時は電子注入が生じず、従って、閾値は変化せず、負に止まる。この状態を“１”書き込み状態とする。
【００１０】
データ消去は、選択されたNANDセルブロック内の全てのメモリセルに対して同時に行われる。即ち、選択されたNANDセルブロック内の全ての制御ゲートに0Vが印加され、ｐ型ウェル領域もしくはｐ型基板には高電圧Vera(=22V程度)が印加される。また、ビット線、ソース線、非選択NANDセルブロック中の制御ゲート及び全ての選択ゲート線がフローティング状態にされる。
【００１１】
これにより、選択NANDセルブロック中の全てのメモリセルで、トンネル電流により、浮遊ゲートの電子がｐ型ウェル領域もしくはｐ型基板に放出される。これにより、消去後は閾値電圧が負方向にシフトする。
【００１２】
データ読み出し動作は、選択されたメモリセルの制御ゲートに0Vが印加され、それ以外のメモリセルの制御ゲート及び選択ゲートには電源電圧Vcc、若しくは電源電圧より少し高い読出し用電圧VHが印加される。この電圧VHの値は通常はVccの２倍以下の電圧レベルであり、例えば5V以下である。このとき、選択メモリセルで電流が流れるか否かが検出されることでデータがセンスされる。
【００１３】
図３５は、従来のNANDセル型EEPROMのメモリセルアレイ及びビット線制御回路の構成の一例を示している。
【００１４】
図３５において、メモリセルアレイ１は、例えば33792本のビット線BL0〜BL33791と、1024個のブロックBlock0〜block1023とを有し、行方向の両側にロウデコーダがそれぞれ配置されている例を示している。
【００１５】
ビット線制御回路２内では、データ入出力バッファとデータの授受を行う経路であるIO,/IO線対とビット線BLi,BLi+1,…（i=0）との間にセンスラッチ回路22が設けられている。即ち、IO,/IO線対と、互いに隣接する奇数列及び偶数列の２本のビット線との間にそれぞれ１個のセンスラッチ回路31が接続されている。
【００１６】
図３６は、図３５のNANDセル型EEPROMにおけるデータ書込みシーケンスの一例のアルゴリズムを示している。
【００１７】
このアルゴリズムでは、複数ページの各ページに対して順番にデータが書き込まれる。データ書込み動作時は、センスラッチ回路31が動作中、つまり使用中であるので、データ入力などの他の動作のためにセンスラッチ回路31は使用できない。
【００１８】
即ち、このデータ書込みシーケンスでは、１ページに対して、書き込みデータ入力動作とデータ書込み動作が行われ、これが各ページに対して繰り返し行われるので、データ書込み動作中に並行して書き込みデータ入力動作を行うことはできない。
【００１９】
なお、実際の動作では、データ書込み動作の終了後は、書き込まれたデータが読み出され、書き込むべきデータと一致しているか否かの書き込みベリファイ動作が行われ、正常書き込みがなされたかどうかのパス／フェイル状態が確認される。
【００２０】
従って、データ書込みシーケンス中に、書き込みデータ入力動作とデータ書込み動作とが交互に繰り返されることになる。データ書込みシーケンス全体の所要時間は、主に、書き込みデータ入力動作に要する時間と、データ書込み動作に要する時間の和となり、データ書込みシーケンス全体の所要時間が長くなる。
【００２１】
図３７は、図３５のNANDセル型EEPROMにおけるデータ読出しシーケンスの一例のアルゴリズムを示している。
【００２２】
このアルゴリズムは、複数ページの各ページに対して続けてデータ読出しを行う場合のシーケンスを示している。データ読出し動作時は、センスラッチ回路22が動作中、つまり使用中なので、データ出力などの他の動作のためにセンスラッチ回路22は使用できない。
【００２３】
図３７のアルゴリズムでは、セルデータ読出し動作と読出しデータ出力動作の両方の所要時間の和によってデータ読出しシーケンス全体の所要時間が決まり、データ読出しシーケンス全体の所要時間が長くなる。
【００２４】
なお、キャッシュ機能や多値論理動作を実現できるように、書き込みデータや読み出しデータを一時的に保持するデータ書き換え／読み出し回路を備えた記憶回路については、例えば特許文献１に記載されている。
【特許文献１】特開２００１−３２５７９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上記したように従来のNANDセル型等の不揮発性半導体記憶装置では、データ書込み動作中に並行して書き込みデータ入力動作を行うことができず、データ書込みシーケンス全体の所要時間が長くなるという問題があった。
【００２６】
また、データ読出し動作中に並行して読出しデータ出力動作を行うことができず、データ読出しシーケンス全体の所要時間が長くなるという問題があった。
【００２７】
本発明は上記の問題点を解決すべくなされたもので、その第１の目的は、動作終了後にその動作のパス／フェイル結果がチップ内に保持される第１の動作及び第２の動作を連続して行った際に、両方のパス／フェイル結果を外部に出力することが可能になり、チップ外での制御上の利便性を高めることが可能になる半導体集積回路を提供することである。
【００２８】
また、本発明の第２の目的は、データ書込み動作中に並行して書き込みデータ入力を行うことができ、データ書込みシーケンス全体の所要時間が短縮でき、高速データ書込み機能を有する半導体記憶回路を実現し得る半導体集積回路を提供することである。
【００２９】
さらに、本発明の第３の目的は、データ読出し動作中に並行して読出しデータ出力を行うことができ、データ読出しシーケンス全体の所要時間が短縮でき、高速データ読出し機能を有する半導体記憶回路を実現し得る半導体集積回路を提供することである。
【課題を解決するための手段】
【００３０】
第１の発明の半導体集積回路は、第１の動作と第２の動作が並列に実行可能であり、前記第１の動作が実行中か否かを表わす第１の情報及び前記第１の動作中に前記第２の動作が実行可能か否かを表わす第２の情報の両方を外部に出力することを特徴とする。
【００３１】
第２の発明の半導体集積回路は、第１の動作と第２の動作を並列に実行可能な内部回路と、前記第１の動作が実行中か否かを表わす情報及び前記第１の動作中に前記第２の動作が実行可能か否かを表わす情報の両方を外部に出力する出力回路とを具備することを特徴とする。
【００３２】
第３の発明の半導体集積回路は、データ入出力線に接続され、データを一時的に保持するデータキャッシュ回路と、前記データキャッシュ回路に接続され、メモリセルから読み出されたデータをセンスし、ラッチすると共にメモリセルに書き込むべきデータをラッチするセンスラッチ回路とを具備したことを特徴とする。
【発明の効果】
【００３３】
本発明の半導体集積回路によれば、動作終了後に動作のパス／フェイル結果がチップ内に保持される第１の動作及び第２の動作を連続して行った際に、両方のパス／フェイル結果を出力することが可能になり、半導体集積回路外での制御上の利便性を高めることができる。
【００３４】
また、データ書込み動作中に並行して書き込みデータ入力動作を行うことができ、データ書込みシーケンス全体の所要時間を短縮でき、高速データ書込み機能を有する半導体記憶装置を実現することができる。
【００３５】
また、データ読出し動作中に並行して読出しデータ出力動作を行うことができ、データ読出しシーケンス全体の所要時間を短縮でき、高速データ読出し機能を有する半導体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００３６】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３７】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るNANDセル型EEPROMの全体の概略的な構成を示すブロック図である。
【００３８】
メモリセルアレイ１内には、後述するが、それぞれ制御ゲート及び選択ゲートを有する複数のメモリセルが設けられている。これらの各メモリセルにはビット線とワード線とがそれぞれ接続されている。また、上記複数のメモリセルは複数のブロックに分割され、動作時にはいずれか１つのブロックが選択される。
【００３９】
メモリセルアレイ１にはビット線制御回路２が接続されている。このビット線制御回路２は、メモリセルアレイ１内の複数のメモリセルからのデータ読出し、各メモリセルに対するデータ書込みを行う。
【００４０】
このために、上記ビット線制御回路２は、メモリセルアレイ１内のビット線の電位をセンス増幅するためのセンスアンプと、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つセンスラッチ回路（センスアンプ／データラッチ回路）を含む。そして、ビット線制御回路２とデータ入出力制御回路３との間で書き込みデータ／読出しデータなどのデータの転送が行われる。
【００４１】
上記データ入出力制御回路３は、後述するように、書き込みデータ／読出しデータなどを保持するデータキャッシュ回路を含み、書き込みデータや読出しデータなど内部データもしくは外部データの入出力制御を行う。このデータ入出力制御回路３にはデータ入出力バッファ（I／Oバッファ）４が接続されている。
【００４２】
また、上記データ入出力制御回路３は、アドレス入力を受けるアドレスバッファ（アドレスラッチ）５からアドレス信号を受けるカラムデコーダ６の出力により制御される。
【００４３】
メモリセルの制御ゲート及び選択ゲートを制御するためのロウデコーダ７がメモリセルアレイ１に接続されている。さらに、メモリセルアレイ１が形成されているｐ型ウェル領域またはｐ型基板の電位を制御するためのウェル電位制御回路８がメモリセルアレイ１に接続されている。また、メモリセルアレイ１内のソース線電圧を制御するためのソース線制御回路９がメモリセルアレイ１に接続されている。
【００４４】
また、選択ブロック内のワード線、つまり制御ゲート線の電位を制御するためのワード線制御回路10及びロウデコーダ回路７の電源電位を制御するためのロウデコーダ電源制御回路11が設けられる。このワード線制御回路10及びロウデコーダ電源制御回路11は共にロウデコーダ回路７に接続されている。
【００４５】
さらに、書き込み用高電圧・中間電圧や消去用高電圧、読出し用高電圧などを発生し、消去動作中に上記ｐ型ウェル領域またはｐ型基板に供給し、書き込み動作中にはメモリセルアレイ１内のワード線及びビット線、ロウデコーダ回路７などに供給する高電圧・中間電圧発生回路12が設けられている。この高電圧・中間電圧発生回路12は、上記メモリセルアレイ１、ビット線制御回路２、ワード線制御回路10及びロウデコーダ電源制御回路11に接続されている。
【００４６】
上記データ入出力バッファ４は外部との間で各種データの授受を行う。このデータ入出力バッファ４には例えばI/O-1〜I/O-8からなる８個のI/Oパッドが接続されている。そして、これら８個のI/OパッドI/O-1〜I/O-8を介して外部から書き込みデータやアドレス、コマンドなどが供給され、内部からは読み出しデータや各種信号がこれら８個のI/OパッドI/O-1〜I/O-8を介して外部に出力される。
【００４７】
上記データ入出力バッファ４は、さらに上記アドレスバッファ５及びコマンドデコーダ13に接続されている。
【００４８】
コマンドデコーダ13は、I/OパッドI/O-1〜I/O-8からコマンドが入力された際に、データ入出力バッファ４を介してこのコマンドを受けてラッチし、ラッチしたコマンドに従ってデータの読み出し動作、書き込み動作、消去動作などの各種動作を制御するための制御信号を出力する。
【００４９】
また、パス(Pass)／フェイル(Fail)判定回路（Pass／Fail判定回路）14及びパス(Pass)／フェイル(Fail)保持回路（Pass／Fail保持回路）15が設けられる。上記Pass／Fail判定回路14は上記ビット線制御回路２に接続され、上記Pass／Fail保持回路15は上記Pass／Fail判定回路14に接続されている。上記Pass／Fail保持回路15は例えばシフトレジスタから構成されている。
【００５０】
上記Pass／Fail判定回路14は、正常に書き込みまたは消去が行われた否かを判定する。そして、正常に書き込みまたは消去が行われていればパス（Pass）状態と判定し、そうでなければフェイル（Fail）状態と判定する。
【００５１】
上記Pass／Fail判定回路14におけるPass／Fail判定は、書き込みまたは消去動作の終了後に、Pass／Fail保持回路15に送られ、保持される。また、Pass／Fail状態を調べるためのコマンドがI/OパッドI/O-1〜I/O-8を介して外部から供給されると、このコマンドがデータ入出力バッファ４を介してコマンドデコーダ13に入力することで、コマンドデコーダ13から制御信号が出力され、この制御信号に基づいてPass／Fail保持回路15で保持されたPass／Fail判定結果がデータ入出力バッファ４に入力され、その後、I/OパッドI/O-1〜I/O-8のいずれかから選択的に出力される。
【００５２】
また、レディー（Ready）／ビジー（Busy）制御回路（R/B制御回路）16が設けられる。このR/B制御回路16は、上記データ入出力制御回路３及びデータ入出力バッファ４に接続されている。R/B制御回路16は、データ入出力制御回路３の動作に基づいて、チップの動作状態を表すレディー（Ready）／ビジー（Busy）（Ready/Busy）信号を生成する。このReady/Busy信号はデータ入出力バッファ４に入力され、その後、I/OパッドI/O-1〜I/O-8のいずれかから選択的に出力される。
【００５３】
図２（ａ）、（ｂ）は、図１中のメモリセルアレイ１中の一つのNANDセル部分を取り出して示す平面図及び等価回路図であり、図３（ａ）、（ｂ）はそれぞれ図２（ａ）中の３Ａ-３Ａ線に沿う断面図及び３Ｂ-３Ｂ線に沿う断面図である。
【００５４】
素子分離酸化膜21で囲まれたｐ型シリコン基板（またはｐ型ウェル領域）22に複数のNANDセルからなるメモリセルアレイが形成されている。一つのNANDセルは、直列接続されている複数のメモリセル（本例では、８個のメモリセルM1〜M8）が、隣接するもの同士でそれぞれのソース、ドレイン領域であるｎ型拡散層23(230、231、...、2310)を共用している。
【００５５】
さらに、NANDセルのドレイン側及びソース側には、それぞれメモリセルの浮遊ゲート、制御ゲートと同時に形成された選択ゲートトランジスタ249、259及び2410、2510が設けられている。
【００５６】
各メモリセルM1〜M8は、半導体基板22上にゲート絶縁膜26を介して浮遊ゲート24（241、242、...、248）が形成され、さらにこの上にゲート絶縁膜27を介して制御ゲート25（251、252、...、258）が積層されたMOSFET構造を有する。
【００５７】
このように素子が形成された基板上はCVD酸化膜28により覆われ、この上にビット線29が配設されている。ビット線29は、NANDセルの一端のドレイン側の拡散層230にコンタクトしている。
【００５８】
上記したようなNANDセルがマトリックス配列され、NANDセルのドレイン側の選択ゲートトランジスタはビット線に共通接続され、ソース側の選択ゲートトランジスタは共通ソース線（ソース線電圧Cell-Source）に接続されている。
【００５９】
メモリセルM1〜M8の制御ゲート24は制御ゲート線（ワード線）CG1、CG2、...、CG8としてメモリセルアレイの行方向に共通に配設されている。
【００６０】
選択ゲートトランジスタ249、259及び2410、2510のゲートもそれぞれ選択ゲート線SG1、SG2としてメモリセルアレイの行方向に配設されている。
【００６１】
図４は、図２（ａ）、（ｂ）に示したようなNANDセルがマトリクス配列された図１中のメモリセルアレイ１の等価回路の一部を示している。
【００６２】
同一のワード線や選択ゲート線を共有するNANDセル群をブロックと呼び、例えば図中、破線で囲まれた領域が１個のブロックとなる。読出し／書き込み等の動作は、複数のブロックのうち選択された１個の選択ブロックに対して行われる。
【００６３】
図５は、図１中のメモリセルアレイ１、ビット線制御回路２及びデータ入出力制御回路３の構成の一例を示す。
【００６４】
図５に示すように、データ入出力バッファ４とのデータの授受を行う経路であるIO、/IO線対は、データ入出力制御回路３内に設けられた複数の各データキャッシュ回路31を介して、ビット線制御回路２内に設けられた複数の各センスラッチ回路32に接続されている。上記各データキャッシュ回路31及び各センスラッチ回路32は共に、入出力ノードが交差接続されたそれぞれ２個のインバータ回路を含んで構成されている。さらに詳しく言えば、各データキャッシュ回路31は、２個のインバータ回路からなるラッチ回路33と、このラッチ回路33の一方のデータ記憶ノードＮ１とIO線との間に接続されたスイッチ用のトランジスタ34と、上記ラッチ回路33の他方のデータ記憶ノードＮ２と/IO線との間に接続されたスイッチ用のトランジスタ35と、上記データ記憶ノードＮ２とセンスラッチ回路32との間に接続されたスイッチ用のトランジスタ36とから構成されている。
【００６５】
また、各センスラッチ回路32は、２個のインバータ回路からなるラッチ回路37と、このラッチ回路37のデータ記憶ノードＮ３に一端が接続されたスイッチ用のトランジスタ38とから構成されている。そして、ビット線制御回路２内には各センスラッチ回路32毎にそれぞれ２個のスイッチ用のトランジスタ39、40が設けられている。上記一方のトランジスタ39は上記トランジスタ38の他端とメモリセルアレイ１内の偶数列のいずれか１本のビット線との間に接続され、他方のトランジスタ40は上記トランジスタ38の他端とメモリセルアレイ１内の奇数列のいずれか１本のビット線との間に接続されている。上記トランジスタ39、40はビット線選択信号BTL0またはBTL1でゲート制御される。
【００６６】
すなわち、IO、/IO線対にはデータキャッシュ回路31のみが直接に接続されており、このデータキャッシュ回路31にセンスラッチ回路32が接続されている。
【００６７】
なお、図５中のメモリセルアレイ１は、33792本のビット線BL0〜BL33791と、1024個のブロックBlock0〜block1023とを有し、行方向の両側にロウデコーダがそれぞれ配設されている例を示している。
【００６８】
図５の回路では、奇数列、偶数列のビット線２本とIO、/IO線対との間に、２種類のラッチ回路、つまり１個のセンスラッチ回路32と１個のデータキャッシュ回路31とが存在している。従って、データ書込み動作やデータ読出し動作時は、センスラッチ回路32に接続された２本のビット線のうち１本のみを選択し、選択されたビット線に接続されたメモリセルに対してのみデータ書込み／読出しを実行することが可能である。
【００６９】
データ書込み動作において使用されるのはセンスラッチ回路32のみであるので、データキャッシュ回路31はデータ書込み動作とは独立した動作に使用できる。例えば、次に行うデータ書込みに用いる書き込みデータ、つまり、次ページへの書き込みデータの入力動作に使用できる。
【００７０】
図６は、図５の回路を用いたデータ書込みシーケンスの一例におけるアルゴリズムを示す。
【００７１】
このアルゴリズムは、複数ページの各ページに対して順番にデータ書込みを行うデータ書込みシーケンスにおいて、データ書込み動作と次ページへの書き込みデータ入力動作とを並行して行う様子を示している。最初のステップではデータキャッシュ回路31に対する書き込みデータ入力動作が行われ（to Data Cache）、次のステップではデータキャッシュ回路31からセンスラッチ回路32に書き込みデータが転送される動作が行われる（Data Cache→Sense Latch）。さらに次のステップではセンスラッチ回路32でラッチされたデータがメモリセルに書き込まれる動作が行われる（Sense Latch使用）。また、このデータ書込み動作に並行して、データキャッシュ回路31に対して次の書き込みデータの入力動作が行われる（to Data Cache）。
【００７２】
以下、同様にして、データキャッシュ回路31からセンスラッチ回路32に書き込みデータが転送され、データ書込み動作が行われる。
【００７３】
図６のアルゴリズムでは、データキャッシュ回路31からセンスラッチ回路32へのデータ転送動作が必要となる。しかし、通常、データ転送動作に要する時間はデータ書込み動作（通常、200μｓ程度）や書き込みデータ入力動作（通常、数十〜数百μｓ程度）よりも非常に短く、通常は2〜3μｓ程度なので、シーケンス全体の所要時間には殆んど影響しない。
【００７４】
ここで、図６のアルゴリズムが、従来例で示した図３６のアルゴリズムに対して有利な点を、１ページ当りのデータ書込み動作所要時間の比較により説明する。
【００７５】
図６のアルゴリズムによる１ページ当りのデータ書込み動作所要時間は、データ書込み動作とこれに並行して行われる書き込みデータ入力動作のうちのいずれか長い方の動作に要する時間と、書き込みデータ転送動作に要する時間との和になる。これに対して、従来例で示した図３６のアルゴリズムによる１ページ当りのデータ書込み動作所要時間は、データ書込み動作と書き込みデータ入力動作の所要時間の和となる。
【００７６】
通常、データ書込み動作に要する時間は高々200μｓ程度であり、書き込みデータ入力動作に要する時間は数十〜数百μｓということを考慮すると、データ書込み動作と書き込みデータ入力動作とは同程度のオーダーの所要時間となるので、図６のアルゴリズムを使用する場合、１ページ当りのデータ書込み動作所要時間は数百μｓ程度となる。
【００７７】
これに対し、図３６のアルゴリズムによる１ページ当りのデータ書込み動作所要時間は数百μｓ＋数百μｓとなり、図６のアルゴリズムを使用する方がシーケンス全体の所要時間を大幅に短くすることができる。
【００７８】
図７（ａ）〜（ｆ）は、図６のアルゴリズムを用いた場合の図５の回路の動作を模式的に示している。
【００７９】
図７では、書き込みデータ入力動作と並列に行われるデータ書込み動作は「Background」と表記され、データ書込み動作の単独動作は「Foreground」と表記されている。また、データ書込み動作は「Data Prog.」と表記され、メモリセルへのデータ書き込み用電圧印加動作「programming」と書き込みベリファイ動作「verification」の繰り返しにより実行される。
【００８０】
データ書込みシーケンスにおける最終ページへのデータ書込み動作においては、次ページの書き込みデータの入力の必要がないので、図６、図７ともにデータ書込み動作の単独動作となっている。従って、最終ページへのデータ書込み動作では、Background動作は不要である。つまり他の動作と並行して動作を実行することが不要なので、Foreground動作が使用できる。
【００８１】
図８は、図１のNANDセル型EEPROMが形成された半導体チップのデータ書込みシーケンスの制御方法の一例を示す。なお、図８中のＴａ乃至Ｔｆの各期間の動作は、図７中の（ａ）乃至（ｆ）の動作と対応している。
【００８２】
書き込み動作を実現するための制御方法としては、アドレス／データ入力用コマンド(COM1)の入力、データ書込みを行うアドレスの入力、書き込みデータの入力、データ書込み動作開始コマンドの入力、データ書込み動作開始、というシーケンスが一般的であり、データ書込み動作開始コマンドとしてはBackground用、つまり書き込みデータ入力動作と並行して実行できるデータ書込み動作用のコマンドCOM2と、Foreground用、つまり他の動作と並行して実行することができないデータ書込み動作用のコマンドCOM3との２種類がある。
【００８３】
一方のデータ書込み動作用コマンドCOM3の入力時には、チップの動作状態を表すReady/Busy状態のBusy期間が長くなり、コマンドCOM3入力に対応するデータ書込み動作が完了するまでBusy状態が継続する。このReady/Busy状態は、図１中のデータ入出力制御回路３の動作に基づいてR/B制御回路17で検出され、この検出状態に応じてReady信号／Busy信号が生成される。
【００８４】
他方のデータ書込み動作用コマンドCOM2入力時には、チップの動作状態を表すReady/Busy状態のBusy状態の期間が短くなり、コマンドCOM2入力直前に入力された書き込みデータがデータキャッシュ回路31からセンスラッチ回路32に転送された直後にBusy状態からReady状態に戻る。
【００８５】
通常は、データ書込み動作開始コマンドとしては、データ書込みシーケンス中の最終ページ以外はコマンドCOM2を使用することにより、データ書込み動作と書き込みデータ入力を並行して実現して所要時間の短縮を図り、最終ページに対してはコマンドCOM3を使用することによりシーケンスの完了を検知し易くする。つまりReady/Busy状態を調べることにより検知可能とするような方法を用いることが特に有効である。
【００８６】
なお、図８中に示した各所要時間は、入力データ量として１ページ当たり2112バイト、データ入力サイクルを50ｎｓ、データキャッシュ回路31からセンスラッチ回路32へのデータ転送所要時間を3μｓ、データ書込み動作所要時間を200μｓとした場合の数を記載しており、データ書き込みはページ１からページＮの順で行う場合を示している。
【００８７】
なお、図８に示した方法では、Ｔｃ及びＴｄの期間のように、Backgroundの書き込み動作の実行中にはReady状態が擬似的に出力される。この擬似Ready状態のときは、COM1、COM2、COM3のような書き込み動作に関連するコマンド以外のコマンド、特に他の動作、例えばデータ読出し動作やデータ消去動作などに関連するコマンドの入力は禁止される。通常、この禁止コマンドの入力に関してはチップの仕様書に記載される。
【００８８】
なお、上記した禁止コマンドが入力された場合には、この禁止コマンドを無視してBackground動作を継続するようにチップを設計することは有効であり、誤動作を防ぐことができる。
【００８９】
具体的に有効コマンド、禁止コマンド若しくは無視されるコマンドの例を挙げると以下の通りである。有効コマンドは、COM1、COM2、COM3などの書き込み系コマンド、リセットコマンド、Ready/Busy状態やPass/Fail状態を表す信号を出力するコマンドである。禁止コマンド若しくは無視されるコマンドは、上記有効コマンド以外のコマンド、例えば、読出し系コマンド、消去系コマンドである。
【００９０】
チップID出力用コマンドなどのように上記有効コマンド、禁止コマンドのいずれに属しても問題ないもあるが、これらは一般には禁止コマンドの方に入れる方が簡易な回路となる利点がある。
【００９１】
なお、上記した第１の実施形態では、図５の回路構成を例にとって説明したが、本発明は本例に限定されるものではなく、種々変更可能である。
【００９２】
図９は、第１の実施形態のメモリセルアレイ１、ビット線制御回路２及びデータ入出力制御回路３の第１の変形例による構成を示す回路図である。
【００９３】
図９に示すように、メモリセルアレイ１をワード線の延長方向で半分に分割して２個のメモリセルアレイ１−１、１−２とし、１つのブロックを２個のメモリセルアレイ１−１、１−２内に半分ずつ配置した場合も本発明が有効であることは言うまでもない。
【００９４】
図９の構成において、１ページ分のメモリセルを２個のメモリセルアレイ１−１、１−２内に半分ずつ配置し、左右のメモリセルアレイに配置された１ページ分のメモリセルに対して上記したように動作を実行する場合も本発明は有効である。
【００９５】
また、図９の構成において、１ページ分のメモリセルを片方のメモリセルアレイ内のみに配置し、左右のメモリセルアレイ内でそれぞれ異なる１ページを同時に選択し、合計２ページ分選択して上記のような動作を実行する場合も本発明は有効である。
【００９６】
図１０は、第１の実施形態のメモリセルアレイ１、ビット線制御回路２及びデータ入出力制御回路３の第２の変形例による構成を示す回路図である。
【００９７】
図１０に示すように、メモリセルアレイ１をワード線の延長方向で半分に分割して２個のメモリセルアレイ１−１、１−２とし、且つ、１つのブロックを片方のメモリセルアレイ１−１または１−２にのみに配置させた場合にも本発明が有効であることは言うまでもない。
【００９８】
図１０の場合には、左右のメモリセルアレイ内でそれぞれ異なる１ページを選択し、合計２ページ分を選択して上記のような動作を実行する場合も本発明は有効である。この場合には異なるブロック内の２ページ分のメモリセルに対して同時にデータ書込みを行うことができる。
【００９９】
また、メモリセルアレイが２個ではなく、３個以上に分割されている場合にも上記と同様の動作が実現でき、本発明が有効となるのは言うまでもない。
【０１００】
次に、本発明に係るデータ書込みに対する制御方式と従来のデータ書込みに対する制御方式とを比較する。
【０１０１】
図１１（ａ）は、従来のデータ書込みに対する制御方式の概略を示しており、図１１（ｂ）は、図８に示したデータ書込みに対する制御方式の概略を示す。
【０１０２】
図１１（ａ）に示した従来方式では、全ページに対してデータ書込み動作がForeground動作で行われるが、図１１（ｂ）に示した本例の方式では、最終ページ以外のページはBackground動作で行われる。
【０１０３】
図１２は、本発明に係るデータ書込みに対する制御方式の他の例の概略を示している。
【０１０４】
これは、全ページに対してデータ書込み動作がBackground動作で行われる制御方式であり、この場合にも本発明は有効である。
【０１０５】
図１３（ａ）乃至図１３（ｄ）及び図１４（ａ）、（ｂ）は、図１１（ｂ）の制御方式を使用した場合のデータ書込み動作時のビジー（Busy）信号の出力例を示す。なお、図中のコマンド入力の記述部分において、アドレス／データ入力の表示は省略されているが、実際にはこれらが入力されることはもちろんである。
【０１０６】
図１３（ａ）乃至図１３（ｄ）及び図１４（ａ）、（ｂ）中の信号Cache-R/Bは上記したレディー（Ready）／ビジー（Busy）状態、例えば図８中のレディー／ビジー状態に相当し、通常、図１中のI/OパッドI/O-1乃至I/O-8のいずれかから出力されるチップのレディー／ビジー状態に一致する。一方、信号True-R/BはBackground動作も含めたチップ中の動作状態を表し、Background動作中は常にビジー状態となる信号である。
【０１０７】
図１３（ａ）は、従来のデータ書込み動作を単独で実行した場合であり、Foreground動作に相当する。この場合にはデータ書込み動作期間tPROGにおいて２種類の信号Cache-R/BとTrue-R/Bの状態は一致する。
【０１０８】
図１３（ｂ）、（ｄ）は、データ書込み動作を２回連続して行う際に、１回目の動作終了後に２回目の動作開始コマンドが入力される場合の書き込み動作期間tPROG及びビジー信号の状態を表している。
【０１０９】
また、図１３（ｃ）、図１４（ａ）は、データ書込み動作を２回連続して行う際に、１回目の動作中に２回目の動作開始コマンドが入力される場合の書き込み動作期間tPROG及びビジー信号の状態を表している。
【０１１０】
また、図１４（ｂ）は、書き込み動作以外の動作によるビジー信号の出力動作終了後にデータ書込み動作開始コマンドを入力する場合の動作期間tPROG及びビジー信号の状態を表している。
【０１１１】
図１３（ｂ）乃至図１３（ｄ）及び図１４（ａ）、（ｂ）に示したように、Background動作が関係する場合、動作開始コマンドの入力タイミングによりレディー／ビジー状態は色々に変化することが分かる。
【０１１２】
通常、ある動作の終了後にパス／フェイル状態を調べるには、チップステータス出力コマンドCOMSをI/OパッドI/O-1〜I/O-8に入力することで行われる。I/OパッドI/O-1〜I/O-8から入力されたチップステータス出力コマンドCOMSは、図１中のデータ入出力バッファ４を介してコマンドデコーダ13に送られ、ここでPass/Fail状態を出力するために使用される制御信号が生成される。
【０１１３】
一方、先に述べたように、データ書込み動作の終了後は、正常書き込みがなされたかどうかのパス／フェイル状態がPass／Fail保持回路15に保持される。このパス／フェイル状態を調べるには、I/OパッドI/O-1〜I/O-8にチップステータスコマンドCOMSが入力される。これにより、Pass/Fail保持回路15で保持されたデータが、データ入出力バッファ４を介してI/OパッドI/O-1〜I/O-8から出力される。
【０１１４】
一般に、チップステータスコマンドCOMSの入力後にパス／フェイル状態を含むチップステータス状態を出力する動作は、ステータスリード（Status-Read）と呼ばれている。
【０１１５】
図１５（ａ）乃至図１５（ｃ）及び図１６（ａ）乃至図１６（ｃ）は、書き込み動作が連続する場合のステータスリード時のパス／フェイル出力結果のタイミング依存性の一例を示している。
【０１１６】
図１７（ａ）乃至図１７（ｃ）及び図１８（ａ）、（ｂ）は、書き込み動作以外の動作と書き込み動作が連続する場合のステータスリード時のパス／フェイル出力結果のタイミング依存性の一例を示している。
【０１１７】
図１５乃至図１８中において、「A1-Status」の表記は、A1期間の動作（A1動作）に対するパス／フェイル状態（パス／フェイルステータス）を表している。同様に、「A2-Status」、「B1-Status」、「B2-Status」、…なども、対応してA2動作、B1動作、B2動作、…に対するパス／フェイル状態を表している。
【０１１８】
図１５（ａ）乃至図１５（ｃ）及び図１６（ａ）乃至図１６（ｃ）に示すように、Background動作を含む場合のパス／フェイル出力を考えた場合、ステータスリードにて出力されるパス／フェイルがどのデータ書込み動作、つまり、どのページに対する書き込み動作に対応するものかを明確にすることは非常に重要である。これが明確にできるならば、もし書き込み不良が起こった場合に不良データを含むページを特定することができるようになる。
【０１１９】
このようなパス／フェイルとページとの対応を明確にするために、図１５（ａ）乃至図１５（ｃ）及び図１６（ａ）乃至図１６（ｃ）に詳細に示すように、書き込み動作が連続する場合には、過去２回分の書き込み動作に対するパス／フェイルが同時あるいは順次に出力される。すなわち、図示のようにチップステータスコマンドCOMSを入力した後に、２個のI/OパッドI/O-1、I/O-2からパス／フェイル状態に応じた信号が出力される。なお、「invalid」は、パス／フェイル状態を反映していない意味のないデータである。
【０１２０】
図１９（ａ）は、第１の実施形態におけるステータスリード時に、８個のI/OパッドI/O-1〜I/O-8から出力されるデータ出力内容の一例を示す。
【０１２１】
I/OパッドI/O-1からは、直前の動作に対するチップステータス（Chip Status-I）が出力される。I/OパッドI/O-2からは、書き込み動作が連続する場合には直前より１つ前の書き込み起動コマンドに対応するチップステータス（Chip Status-II）が出力される。それぞれのチップステータスはパス（Pass）の場合は“０”、フェイル（Fail）の場合は“１”となる。
【０１２２】
なお、図１５（ａ）乃至図１５（ｃ）及び図１６（ａ）乃至図１６（ｃ）の方式を用いる場合には、Cache-R/BやTrue-R/Bとステータスリードのタイミング次第でパス／フェイルのステータス内容が変わるので、ステータスリードの出力データ中にCache-R/B、True-R/Bも含まれることが望ましい。この場合には、図１９（ｂ）のような出力となる。上記したステータスリードでは、コマンドCOMSを入力した後にパス／フェイル状態やレディー／ビジー状態が出力される。
【０１２３】
図２０（ａ）乃至図２０（ｃ）及び図２１（ａ）乃至図２１（ｆ）は、第１の実施形態におけるステータスリード時に、連続する２回の書き込み動作のパス／フェイル状態を累積した結果であるパス／フェイルのステータスを出力する場合の実施例を示す。
【０１２４】
図２０（ａ）における「(A1＋A2)-Status」とは、A1とA2の動作のパス／フェイルのステータスの累積結果、つまりA1、A2何れかの動作でフェイルが出たならば、フェイル状態がそのまま維持される状態を示している。
【０１２５】
実際の動作では、数ページから数十ページを連続してデータ書込みする場合が多く、この場合には数ページから数十ページ分の書き込み動作のパス／フェイルのステータスを累積した累積ステータスが出力される。
【０１２６】
この累積ステータスに対しては、通常のリセットコマンドでリセット可能な方式もあれば、累積ステータスの専用リセットコマンドのみによってリセット可能な方式もある。
【０１２７】
累積ステータスとしては、リセットされた直後の動作から最後の動作までのパス／フェイルのステータスを累積する方式もあれば、ある特定の動作もしくはコマンド、例えば書き込み動作や書き込み系コマンドに対してのみパス／フェイルのステータスを累積する方式もある。
【０１２８】
図１９（ｃ）は、上記のような累積ステータスの出力を含んだステータスリード時のデータ出力の一例を示す。この場合には、I/OパッドI/O-3から累積ステータス（累積Chip Status）に応じたデータ信号が出力される。
【０１２９】
図１９（ｄ）は、パス／フェイルのステータスを含まないステータスリード時のデータ出力例を示す。
【０１３０】
即ち、上記した第１の実施形態のNANDセル型EEPROMにおいては、動作終了後に動作のパス／フェイル結果がチップ内に保持される第１の動作及び第２の動作を連続して行った際に、両方のパス／フェイル結果を半導体チップ外へ出力することが可能になり、チップ外での制御上の利便性を高めることができる。
【０１３１】
また、上記したNANDセル型EEPROMは、第１の動作、例えばデータ書込み動作と、第２の動作、例えば書き込みデータ入力動作とが並列に実行でき、第１の動作が実行中か否かを表わすデータ、例えばTrue-R/Bと、第１の動作中に第２の動作が実行可能か否かを表わすデータ、例えばCache-R/Bの両方を半導体チップ外へ出力する動作を有する。
【０１３２】
従って、データ書込み動作中に並行して書き込みデータ入力動作を行うことができるようになる。これにより、データ書込みシーケンス全体の所要時間が、書き込みデータ入力動作の所要時間と、データ書込み動作の所要時間とのうちのいずれか長い方によって決定され、短い方の所要時間はシーケンス所要時間に対して影響を与えなくなる。従って、データ書込みシーケンス全体の所要時間が短縮でき、高速データ書込み機能を実現することができる。
【０１３３】
なお、前記したように、動作終了後に動作のパス／フェイル結果がチップ内に保持される第１の動作及び第２の動作を備え、第１の動作と第２の動作を連続して行った際に、第１及び第２の動作終了後に第１の動作のパス／フェイル結果と第２の動作のパス／フェイル結果の両方を半導体チップ外へ出力する動作を半導体集積回路で実現するためには、基本的に次の構成要件を備えればよい。
【０１３４】
即ち、集積回路内部回路における直前の動作の結果を判定し、パス／フェイル信号を生成するパス／フェイル判定回路（Pass/Fail判定回路14）と、このパス／フェイル信号を入力とし、集積回路内部回路における連続する第１の動作及び第２の動作のそれぞれのパス／フェイル結果を別々に保持するパス／フェイル保持回路（Pass/Fail保持回路15）と、第１の動作及び第２の動作を連続して行った場合にパス／フェイル保持回路に保持された２つの動作のそれぞれのパス／フェイル結果を半導体チップ外へ出力する出力回路（データ入出力バッファ４）とを具備すればよい。
【０１３５】
さらに、前記連続する第１の動作及び第２の動作のそれぞれのパス／フェイル結果を累積して保持する累積結果保持回路を設けることにより、この累積結果保持回路に保持された前記２つの動作の累積結果及び／または前記パス／フェイル保持回路に保持された２つの動作のそれぞれのパス／フェイル結果を前記出力回路により半導体チップ外へ出力することができる。
【０１３６】
図２２は、上記の累積結果保持回路を具備した本発明の第２の実施形態に係るNANDセル型EEPROMの全体の概略的な構成を示すブロック図である。
【０１３７】
このEEPROMでは、図１のEEPROMに対して新たに累積結果保持回路17が追加されている。この累積結果保持回路17はPass/Fail判定回路14とデータ入出力バッファ４とに接続されている。累積結果保持回路17は、Pass/Fail判定回路14で生成される複数の動作のパス／フェイル結果を受け、これら複数のパス／フェイル結果を累積する。この累積結果はデータ入出力バッファ４に送られ、図１９（ｃ）に示すように、その後、I/OパッドI/O-3からチップの外部に出力される。
【０１３８】
さらに、上記累積結果保持回路17から出力される複数の累積パス／フェイル結果を別々に保持する累積データ保持回路を設けるようにすれば、この累積データ保持回路に保持された累積データ及び／または前記パス／フェイル保持回路に保持された２つの動作のそれぞれのパス／フェイル結果を出力回路により半導体チップ外へ出力することができる。
【０１３９】
図２３は、上記の累積データ保持回路を具備した本発明の第３の実施形態に係るNANDセル型EEPROMの全体の概略的な構成を示すブロック図である。
【０１４０】
このEEPROMでは、図２のEEPROMに対して新たに累積データ保持回路18が追加されている。この累積データ保持回路18は累積結果保持回路17とデータ入出力バッファ４とに接続されている。累積データ保持回路18は、累積結果保持回路17から出力される複数の累積パス／フェイル結果を別々に保持する。この累積データ保持回路18で保持された累積パス／フェイル結果はデータ入出力バッファ４に送られ、その後、I/OパッドI/O-1〜I/O-8のいずれからチップの外部に出力される。
【０１４１】
上記各実施例では、データ書込み動作において、Background動作を用いた場合を例にとって説明を行ってきたが、他の場合、例えばBackground動作をデータ読出し動作に用いた場合にも本発明は有効である。
【０１４２】
図２４は、図５の回路におけるデータ読出し動作に本発明を適用した場合のデータ読出しシーケンスのアルゴリズムを示す。
【０１４３】
ここでは、複数のページに対して続けてデータ読出しを行う場合、セルデータ読出し動作と読出しデータ出力動作とを並行して実行している。
【０１４４】
このように２ページ目以降のセルデータ読出し動作とデータ出力動作とが並行して行われるので、シーケンス全体の所要時間はセルデータ読出し動作とデータ出力動作のうち所要時間が長い方の動作所要時間によってのみ決まり、所要時間が短い方の動作所要時間は影響しない。
【０１４５】
即ち、図２４中の各動作のうち、読出しデータ転送の所要時間は2〜3μｓ程度、セルデータ読出し動作の所要時間は25〜50μｓ程度、読出しデータ出力動作の所要時間は25〜100μｓ程度であり、読出しデータ転送の所要時間は他に比べて極めて短い。従って、データ読出しシーケンスの所要時間はセルデータ読出し動作と読出しデータ出力動作により支配される。
【０１４６】
これに対して、図３７に示した前述した従来例のアルゴリズムでは、セルデータ読出し動作と読出しデータ出力動作の両方の所要時間の和によってシーケンス全体の所要時間が決まる。従って、図２４のアルゴリズムの方が図３７に示した従来例のアルゴリズムよりも高速なデータ読出しシーケンスを実現できる。
【０１４７】
図２５（ａ）乃至図２５（ｆ）は、図２４のアルゴリズムを用いた場合の図５の回路のデータ読出し動作を模式的に示す。
【０１４８】
図２６（ａ）は、従来のデータ読出し動作に対する制御方式の概略を示しており、全ページに対してデータ読出し動作がForegroundで行われる。
【０１４９】
図２６（ｂ）は、図２５に示したデータ読出し動作に対する制御方式の概略を示す。図２６（ｂ）中の(1)〜(6)の期間の動作は、図２５（ａ）乃至図２５（ｆ）の動作と対応している。
【０１５０】
図２５及び図２６（ｂ）から分かるように、１ページ目のデータ読出し動作（図中の(1)の期間）は、従来のデータ読出し動作と同様の制御方式、つまり同じコマンドCOM4、COM5が使用され、その動作はForeground動作である。
【０１５１】
図２６（ｂ）中のコマンドCOM6の入力以降の動作（図中の(2)〜(6)の期間）では、セルデータ読出し動作がBackground動作であり、読出しデータ出力動作と並行して実行される。
【０１５２】
Background読出し動作の開始コマンドはCOM6であり、このコマンド入力後、まず、読出しデータ転送（Sense Latch→Data Cache)をビジー状態を出力して行った後、次ページのセルデータ読出し動作開始とともにレディー状態を出力する。
【０１５３】
読出しデータ出力はカラム０番地から順番に行われ、特定のカラムアドレスを指定したい場合には、図２６（ｃ）に示すようにコマンドCOM8とCOM9の間にカラムアドレスを入力することで、読出しデータ出力動作中に特定のカラムアドレスを指定することができる。
【０１５４】
データ読出しシーケンスにおける最終ページに対しては、最終ページデータ出力時に次ページのセルデータを読み出す必要がないので、セルデータ読出し動作を伴わない読出しデータ転送専用コマンドCOM7を用いることが有効である。このコマンドCOM7を用いることによって余分なセルデータ読出し動作をなくするので、動作所要時間、つまりビジー状態時間を短縮できる。
【０１５５】
図２７（ａ）乃至図２７（ｄ）及び図２８（ａ）、（ｂ）は、図２６（ｂ）の制御方式を使用した場合のデータ読出し動作のレディー／ビジー状態の詳細を示す。なお、図中のコマンド入力の表記部分において、アドレス／データ入力の記載は省略されているが、実際にはこれらが入力されることはもちろんである。
【０１５６】
図２７（ａ）乃至図２７（ｄ）及び図２８（ａ）、（ｂ）中の信号Cache-R/Bは上記したレディー／ビジー状態、例えば図２６（ｂ）中のレディー／ビジー状態に相当し、通常、図１中のI/OパッドI/O-1乃至I/O-8のいずれかから出力されるチップのレディー／ビジー状態に一致する。一方、信号True-R/BはBackground動作も含めたチップ中の動作状態を表し、Background動作中は常にビジー状態となる信号である。
【０１５７】
データ読出し動作に対しては、通常、パス／フェイルのステータスは出力されないので、この場合のステータスリード時のデータ出力は、図１９（ｄ）に示したようになる。
【０１５８】
図２７（ａ）中のＬ１の期間は、データ読出し動作を単独で実行した場合であり、Foreground動作に相当し、この場合には信号Cache-R/Bと信号True-R/Bの状態が一致する。
【０１５９】
図２７（ｂ）、（ｄ）及び図２８（ａ）は、データ読出し動作を連続して２回行う際に、１回目の動作終了後に２回目の動作開始コマンドが入力される場合の読出し動作期間及びビジー信号の状態を表している。
【０１６０】
また、図２７（ｃ）及び図２８（ｂ）は、データ読出し動作を連続して２回行う際に、１回目の動作中に２回目の動作開始コマンドが入力される場合の読出し動作期間及びビジー信号の状態を表している。
【０１６１】
図２７（ａ）乃至図２７（ｄ）及び図２８（ａ）、（ｂ）に示したように、Background動作が関係する場合、動作開始コマンドの入力タイミングによりビジー／レディー状態は色々に変化することが分かる。
【０１６２】
データ読出し時のBackground動作中（Cache R/Bがレディー状態、True R/Bがビジー状態）の時の有効コマンド及び禁止コマンド、若しくは無視されるコマンド）は以下の通りである。すなわち、有効コマンドはCOM6、COM7、COM8、COM9などの読出し系コマンド、リセットコマンド、レディー／ビジー状態やパス／フェイル状態を出力するステータスリードコマンドである。また、禁止コマンド、若しくは無視されるコマンドは、上記の有効コマンド以外のコマンドであり、例えば、書き込み系コマンド、消去系コマンドなどがある。
【０１６３】
チップID出力用コマンドは、有効コマンド、禁止コマンドのいずれに属しても問題ない場合もあるが、これらは一般には禁止コマンドの方に入れる方が簡易な回路となる利点がある。
【０１６４】
図２９（ａ）、（ｂ）は、上述したNANDセル型EEPROMにおけるBackground動作中の有効コマンド及び禁止コマンドをまとめて示したものである。
【０１６５】
図２９（ａ）に示すようにデータ書込み動作時では、信号Cache R/Bがビジー状態からレディー状態に切り換わった後から信号True R/Bがビジー状態からレディー状態に切り換わるまでの期間Ｔに有効なコマンドはCOM1、COM2、COM3などの書き込み系コマンド、ステータスリードコマンドCOMS、リセットコマンドなどであり、この他のコマンドは禁止または無視される。
【０１６６】
図２９（ｂ）に示すようにデータ読み出し時では、信号Cache R/Bがビジー状態からレディー状態に切り換わった後から信号True R/Bがビジー状態からレディー状態に切り換わるまでの期間Ｔに有効なコマンドはCOM6、COM7、COM8、COM9などの読み出し系コマンド、ステータスリードコマンドCOMS、リセットコマンドなどであり、この他のコマンドは禁止または無視される。
【０１６７】
図２９（ｂ）の動作において、最終ページのデータを読み出す場合には、次ページが存在しないので、読み出し系コマンドCOM6を連続入力しても、データ読出し動作は最終ページに対しては１回で十分である。
【０１６８】
従って、最終ページに対して読み出し系コマンドCOM6が連続入力される場合に対して、２回目以降のコマンドCOM6入力に対しては、データ読出し動作を省略し、ビジー状態を短時間、例えば2〜3μs程度出力するのみ、あるいは読出しデータ転送動作のみ行う、という方式を用いることができる。この場合には、データ読出し動作が省略できるので、動作時間つまりビジー期間の短縮が実現できる。
【０１６９】
なお、本発明は上記の各実施の形態に限定されるものではなく、種々変更可能である。
【０１７０】
例えば、上記各実施形態では、NANDセル内で直列接続されるメモリセルの数が８個の場合を例にとって説明したが、他の場合、例えばNANDセル内のメモリセル数が1、2、4、16、32、64個の場合などでも本発明が有効であることは言うまでもない。
【０１７１】
また、上記実施形態では、NANDセル型EEPROMを例にとって本発明の説明を行ったが、本発明は上記実施形態に限られるものではなく、他のデバイス、例えばNORセル型EEPROM、DINORセル型EEPROM、ANDセル型EEPROM、選択トランジスタ付NORセル型EEPROMなどにおいても実施可能である。
【０１７２】
例えば、NORセル型EEPROMにおけるメモリセルアレイの等価回路図は図３０に示され、DINORセル型EEPROMにおけるメモリセルアレイの等価回路図は図３１に示され、ANDセル型EEPROMにおけるメモリセルアレイの等価回路図は図３２に示され、選択トランジスタ付NORセル型EEPROMにおけるメモリセルアレイの等価回路図は図３３及び図３４に示されている。
【０１７３】
なお、DINORセル型EEPROMの詳細に関しては「H. Onoda et al., IEDM Tech. Digest, 1992, pp. 599-602」に、ANDセル型EEPROMの詳細に関しては「H. Kume et al., IEDM Tech. Digest, 1992, pp. 991-993」にそれぞれ開示されているものが知られている。
【０１７４】
また、上記実施形態では電気的に書替えが可能な不揮発性メモリセルのアレイを有する半導体記憶装置を例にとって本発明の説明を行ったが、本発明は他の半導体記憶装置、さらに、他の半導体集積回路にも適用可能である。
【０１７５】
以上、実施形態により本発明の説明を行ったが、本発明はその他、その要旨を逸脱しない範囲で種々変更可能である。
【図面の簡単な説明】
【０１７６】
【図１】本発明の第１の実施形態に係るNANDセル型EEPROMの全体の概略的な構成を示すブロック図。
【図２】図１中のメモリセルアレイ中の一つのNANDセル部分を取り出して平面図及び等価回路図。
【図３】図２（ａ）中の異なる断面の断面図。
【図４】図１中のメモリセルアレイの一部を示す等価回路図。
【図５】図１中のメモリセルアレイ、ビット線制御回路、データ入出力制御回路の構成の一例を示す回路図。
【図６】図５の回路を用いた場合のデータ書込みシーケンスの一例のアルゴリズムを示す図。
【図７】図６のアルゴリズムを用いた場合の図５の回路の動作を模式的に示す図。
【図８】図１のNANDセル型EEPROMが形成された半導体チップのデータ書込みシーケンスの制御方法の一例を示す図。
【図９】第１の実施形態のメモリセルアレイの変形例１を示す回路図。
【図１０】第１の実施形態のメモリセルアレイの変形例２を示す回路図。
【図１１】従来例と本発明におけるデータ書込みシーケンスの種々の制御方法を示す図。
【図１２】本発明におけるデータ書込みシーケンスの制御方法を示す図。
【図１３】図１２の制御方式を使用した場合のデータ書込み動作時のビジー状態の出力の仕方を示す図。
【図１４】図１２の制御方式を使用した場合のデータ書込み動作時のビジー状態の出力の仕方を示す図。
【図１５】書き込み動作が連続する場合のステータスリード時のパス／フェイル出力結果のタイミング依存性の一例を示す図。
【図１６】書き込み動作が連続する場合のステータスリード時のパス／フェイル出力結果のタイミング依存性の一例を示す図。
【図１７】書き込み動作以外の動作と書き込み動作が連続する場合のステータスリード時のパス／フェイル出力結果のタイミング依存性の一例を示す図。
【図１８】書き込み動作以外の動作と書き込み動作が連続する場合のステータスリード時のパス／フェイル出力結果のタイミング依存性の一例を示す図。
【図１９】第１の実施形態におけるステータスリード時のデータ出力内容の一例を示す図。
【図２０】第１の実施形態におけるステータスリード時に、２回の書き込み動作の累積のパス／フェイルのステータスを出力する場合の動作例を示す図。
【図２１】第１の実施形態におけるステータスリード時に、２回の書き込み動作の累積のパス／フェイルのステータスを出力する場合の動作例を示す図。
【図２２】本発明の第２の実施形態に係るNANDセル型EEPROMの全体の概略的な構成を示すブロック図。
【図２３】本発明の第３の実施形態に係るNANDセル型EEPROMの全体の概略的な構成を示すブロック図。
【図２４】図５の回路におけるデータ読出し動作に本発明を適用した場合のデータ読出しシーケンスの実施例のアルゴリズムを示す図。
【図２５】図２４のアルゴリズムを用いた場合の図５の回路のデータ読出し動作を模式的に示す図。
【図２６】従来例と本発明におけるデータ読出しシーケンスの種々の制御方法を示す図。
【図２７】図２６（ｂ）の制御方式を使用した場合のデータ読出し動作のレディー／ビジー状態の詳細を示す図。
【図２８】図２６（ｂ）の制御方式を使用した場合のデータ読出し動作のレディー／ビジー状態の詳細を示す図。
【図２９】本発明に係るNANDセル型EEPROMにおけるBackground動作中の有効コマンド／禁止コマンドをまとめて示す図。
【図３０】NORセル型EEPROMのメモリセルアレイを示す等価回路図。
【図３１】DINORセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図３２】ANDセル型EEPROMにおけるメモリセルアレイを示す等価回路図。
【図３３】選択トランジスタ付NORセル型EEPROMの一例におけるメモリセルアレイを示す等価回路図。
【図３４】選択トランジスタ付NORセル型EEPROMの他の例におけるメモリセルアレイを示す等価回路図。
【図３５】従来のNANDセル型EEPROMにおけるメモリセルアレイ、ビット線制御回路、データ入出力制御回路の構成の一例を示す回路図。
【図３６】図３５の回路を用いたデータ書込みシーケンスの一例におけるアルゴリズムを示す図。
【図３７】図３５の回路を用いたデータ読出しシーケンスの一例におけるアルゴリズムを示す図。
【符号の説明】
【０１７７】
1 …メモリセルアレイ、２…ビット線制御回路、３…データ入出力制御回路、４…データ入出力バッファ、５…アドレスバッファ、６…カラムデコーダ、７…ロウデコーダ、８…ウェル電位制御回路、９…ソース線制御回路、10…ワード線制御回路、11…ロウデコーダ電源制御回路、12…高電圧・中間電圧発生回路、13…コマンドデコーダ、14…Pass／Fail判定回路、15…Pass／Fail保持回路、16…R/B制御回路、17…累積結果保持回路、18…累積データ保持回路、31…データキャッシュ回路、32…センスラッチ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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