(57)【要約】【課題】  ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子において、素子面積の縮小化を図り、しかもスイッチング時の損失と定常損失とを合わせた総損失を低減する。【解決手段】  ショットキー電極１１のｎ型ドリフト層２上に存在する部分の長さで定義されるショットキーダイオード部の長さＬｓが、ｐ型ボディ領域３とデプレッション領域５またはｐ型ボディ領域とトレンチ領域とからなるＭＯＳＦＥＴ部の長さＬｍの２０％〜６０％である。【選択図】        図１
2005353964.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体基板上に設けられたｎ型ドリフト層、前記ｎ型ドリフト層上の一部にそれぞれ設けられたｐ型ボディ領域およびデプレッション領域、前記ｐ型ボディ領域の中に選択的に形成されたｎ型ソース領域、少なくともゲート絶縁膜を介し、前記ｎ型ソース領域と前記ｐ型ボディ領域と前記デプレッション領域とにまたがって設けられたゲート電極、前記ｎ型ソース領域と前記ｐ型ボディ領域とにまたがって設けられたソース電極、前記ｎ型半導体基板の前記ｎ型ドリフト層と反対側に設けられたドレイン電極、並びに、前記ｐ型ボディ領域の前記デプレッション領域と反対側に、前記ｐ型ボディ領域と前記ｎ型ドリフト層とにまたがって設けられたショットキー電極を備え、前記ショットキー電極の前記ｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、前記ｐ型ボディ領域と前記デプレッション領域とを合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であることを特徴とする半導体素子。
【請求項２】
ｎ型半導体基板上に設けられたｎ型ドリフト層、前記ｎ型ドリフト層上の一部に設けられたｐ型ボディ領域、前記ｐ型ボディ領域の中に選択的に設けられたｎ型ソース領域、前記ｎ型ソース領域の表面から前記ｎ型ドリフト層に達するトレンチ領域、前記トレンチ領域内に少なくともゲート絶縁膜を介して設けられたゲート電極、前記ｎ型ソース領域と前記ｐ型ボディ領域とにまたがって設けられたソース電極、前記ｎ型半導体基板の前記ｎ型ドリフト層と反対側に設けられたドレイン電極、並びに、前記ｐ型ボディ領域の前記トレンチ領域と反対側に、前記ｐ型ボディ領域と前記ｎ型ドリフト層とにまたがって設けられたショットキー電極を備え、前記ショットキー電極の前記ｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、前記ｐ型ボディ領域と前記トレンチ領域とを合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であることを特徴とする半導体素子。
【請求項３】
ショットキーダイオード部の長さが、ＭＯＳＦＥＴ部の長さの４０％〜６０％であることを特徴とする請求項１または２記載の半導体素子。
【請求項４】
ショットキーダイオード部の長さが、ＭＯＳＦＥＴ部の長さの４５％〜５５％であることを特徴とする請求項３記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子に関し、特に、縦型ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子に関するものである。
【背景技術】
【０００２】
従来のこの種の半導体素子では、例えば特許文献１の図１および引用文献２の図１に示されるように、ショットキー電極がＭＯＳＦＥＴ素子のｐ型ボディ領域とドリフト領域にまたがる形態で設けられている。
【０００３】
【特許文献１】特開平８−２０４１７９号公報
【特許文献２】特開平９−１０２６０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
以上のように構成された半導体素子を、ＭＯＳＦＥＴをスイッチング素子とし、ショットキー電極とドレイン電極間により形成されるショットキーダイオードを環流ダイオードとして組み合わせた構成で用いる場合、ショットキーダイオード部の面積（素子長）が大き過ぎると容量が増大してスイッチオン時のスイッチング特性が劣化し、小さ過ぎるとダイオードとしての素子抵抗が増大するとともにスイッチオフ時のスイッチング特性が劣化するため、それぞれの素子寸法を適切に選ぶことが、高性能化において重要である。
【０００５】
また、素子をシステムに組み込む場合、素子の小型化（素子面積の縮小化）は周辺部分の小型化を可能とするため、システム設計やコスト面で有益である。スイッチング素子として使用されるＭＯＳＦＥＴは微細加工技術によりその特性改善が進められているため、素子面積の縮小についてはスイッチング素子と組み合わせて使用するダイオード素子を縮小することが重要である。加えて、素子を構成する半導体材料として炭化珪素のような高価なウエハを用いる場合、素子コストの主要因は基板ウエハの材料コストとなるため、素子面積の縮小は素子コストの大幅な低減につながる。
【０００６】
本発明は、上記のような課題に鑑みてなされたものであり、ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子において、ＭＯＳＦＥＴ部の面積とショットキーダイオード部の面積とを合わせた素子面積の縮小化を図り、しかもスイッチング時の損失と素子抵抗による損失（以下、素子抵抗による損失を定常損失という。）とを合わせた総損失を低減することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体素子は、ｎ型半導体基板上に設けられたｎ型ドリフト層、前記ｎ型ドリフト層上の一部にそれぞれ設けられたｐ型ボディ領域およびデプレッション領域、前記ｐ型ボディ領域の中に選択的に形成されたｎ型ソース領域、少なくともゲート絶縁膜を介し、前記ｎ型ソース領域と前記ｐ型ボディ領域と前記デプレッション領域とにまたがって設けられたゲート電極、前記ｎ型ソース領域と前記ｐ型ボディ領域とにまたがって設けられたソース電極、前記ｎ型半導体基板の前記ｎ型ドリフト層と反対側に設けられたドレイン電極、並びに、前記ｐ型ボディ領域の前記デプレッション領域と反対側に、前記ｐ型ボディ領域と前記ｎ型ドリフト層とにまたがって設けられたショットキー電極を備え、前記ショットキー電極の前記ｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、前記ｐ型ボディ領域と前記デプレッション領域とを合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であるものである。
【０００８】
また、ｎ型半導体基板上に設けられたｎ型ドリフト層、前記ｎ型ドリフト層上の一部に設けられたｐ型ボディ領域、前記ｐ型ボディ領域の中に選択的に設けられたｎ型ソース領域、前記ｎ型ソース領域の表面から前記ｎ型ドリフト層に達するトレンチ領域、前記トレンチ領域内に少なくともゲート絶縁膜を介して設けられたゲート電極、前記ｎ型ソース領域と前記ｐ型ボディ領域とにまたがって設けられたソース電極、前記ｎ型半導体基板の前記ｎ型ドリフト層と反対側に設けられたドレイン電極、並びに、前記ｐ型ボディ領域の前記トレンチ領域と反対側に、前記ｐ型ボディ領域と前記ｎ型ドリフト層とにまたがって設けられたショットキー電極を備え、前記ショットキー電極の前記ｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、前記ｐ型ボディ領域と前記トレンチ領域とを合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であるものである。
【発明の効果】
【０００９】
ショットキー電極のｎ型ドリフト層上に存在する部分の長さで定義されるショットキーダイオード部の長さが、ｐ型ボディ領域とデプレッション領域またはｐ型ボディ領域とトレンチ領域を合わせたＭＯＳＦＥＴ部の長さの２０％〜６０％であるので、素子面積の縮小化を図り、しかもスイッチング時の損失と定常損失とを合わせた総損失を低減することができる。
【発明を実施するための最良の形態】
【００１０】
実施の形態１．
図１および図２は、本発明の実施の形態１による、縦型ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子を示す断面図および平面図である。図２の平面図におけるＣ−Ｃ線での断面図が図１に対応する。なお、図１では単位素子を示しており、実際には、必要な電流容量に応じて１チップ上に任意の数の単位素子が、図２（ａ）に示すようなストライプ状あるいは図２（ｂ）に示すような格子状の配置となるように、Ａ−Ａ面およびＢ−Ｂ面を対称面として折り返された構成となっているのが一般的である。
【００１１】
ｎ型半導体基板（以下、単に半導体基板と言う。）１の上にｎ型ドリフト層（以下、単にドリフト層と言う。）２が設けられ、さらにドリフト層２上の一部にｐ型ボディ領域（以下、単にボディ領域と言う。）３とデプレッション領域５が形成され、ボディ領域３の中にｎ型ソース領域（以下、単にソース領域と言う。）４が選択的に形成されている。ソース領域４とボディ領域３とデプレッション領域５の各表面にまたがってチャネル層６、ゲート絶縁膜７およびゲート電極８からなるゲート構造が設けられている。なお、チャネル層６を介さずにゲート絶縁膜７およびゲート電極８からなるゲート構造としてもよい。  ソース領域４とボディ領域３とにまたがってソース電極９が設けられ、半導体基板１のドリフト層２と反対側にドレイン電極１０が設けられている。また、ボディ領域３のデプレッション領域５と反対側には、ボディ領域３とドリフト層２とにまたがる形で、ボディ領域３とドリフト層２上にショットキー電極１１が設けられている。
【００１２】
なお、ここで、半導体基板（ｎ型半導体基板）１は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）、炭素（Ｃ）などからなり、そのドーピング濃度は２×１０１８／ｃｍ３〜２×１０２０／ｃｍ３である。ドリフト層（ｎ型ドリフト層）２は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などからなり、ドーピング濃度が２×１０１５／ｃｍ３〜２×１０１６／ｃｍ３で厚さは３μｍ〜２０μｍである。ボディ領域（ｐ型ボディ領域）３は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）などからなり、ドーピング濃度が３×１０１７／ｃｍ３〜４×１０１８／ｃｍ３で厚さは０．６μｍ〜１μｍであって、ゲート絶縁膜７側は１０１６台以下のドーピングとしてチャネル層６あるいはボディ領域３のゲート絶縁膜７側に形成されるチャネルでのキャリアの散乱を低減する構造となっているのが望ましい。ソース領域（ｎ型ソース領域）４は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）などからなり、ドーピング濃度が３×１０１８／ｃｍ３〜５×１０１９／ｃｍ３で厚さは０．２μｍ〜０．４μｍである。チャネル層６は、例えばＳｉ（珪素）、ＳｉＣ（炭化珪素）、ＧａＮ（窒化ガリウム）などからなり、ドーピング濃度が１×１０１６／ｃｍ３〜４×１０１７／ｃｍ３で厚さは０．１μｍ〜０．４μｍである。
【００１３】
また、ゲート絶縁膜７は、例えばＳｉＯ２（二酸化珪素）、ＳｉＯＮ（酸窒化珪素）、酸化ハフニウム（ＨｆＯ２）などからなる。ゲート電極８は、例えば多結晶Ｓｉ、Ａｌ（アルミニウム）などからなる。ソース電極９およびドレイン電極１０は、例えばＮｉ（ニッケル）、Ａｌ（アルミニウム）などからなる。ショットキー電極１１は、例えばＴｉ（チタン）、Ｍｏ（モリブデン）などからなる。
【００１４】
このように構成されたものにおいて、ショットキー電極１１とｎ型ドリフト層２により形成されるショットキーダイオードは、ショットキー電極１１に対してドレイン電極１０が正電位となるとき逆方向にバイアスされ、逆にショットキー電極１１に対してドレイン電極１０が負電位となるとき順方向にバイアスされるため、環流ダイオードとして用いることができる。
【００１５】
デプレッション領域５の長さと、ボディ領域３（ソース領域４を含む。）の長さとをあわせた長さをＭＯＳＦＥＴ部の長さ（素子長）をＬｍとし、ショットキー電極１１のドリフト層２上に存在する部分の長さ、すなわちショットキー電極１１がドリフト層２と接触している領域の長さをショットキーダイオード部の長さ（素子長）Ｌｓとする。
本実施の形態の素子構成においては、ＬｓはＬｍの２０％〜６０％の値としている。一般に、Ｌｍの値としては５μｍ〜１５μｍ程度であり、Ｌｓはそれに対応して１μｍ〜９μｍ程度となる。
【００１６】
なお、本明細書で言う長さとは、半導体基板１、ドリフト層２およびボディ領域３の積層方向に直行する方向の長さであり、厚さとは、上記積層方向の長さである。
【００１７】
なお、ここでは、図１に示すように、ゲート絶縁膜７およびゲート電極８がウエハ上面（半導体基板１、ドリフト層２およびボディ領域３の積層方向にほぼ垂直な面）に設けられる構成となっているＭＯＳＦＥＴを平面型のＭＯＳＦＥＴ（以下、平面型ＭＯＳと略すこともある。）と言い、図７および図８に示すように、トレンチ領域１５が形成され、トレンチ領域１５内の側面にゲート絶縁膜、ゲート電極が配置されているＭＯＳＦＥＴをトレンチ型のＭＯＳＦＥＴ（以下、トレンチ型ＭＯＳと略すこともある。）と言う。
【００１８】
図１のような素子構成においては、ショットキーダイオードを環流ダイオードとして用いる場合に流れるダイオードの順方向電流はＭＯＳＦＥＴ部に拡がることになる。したがって、ＭＯＳＦＥＴとショットキーダイオードとを一体化した場合、ショットキーダイオード部は、ＭＯＳＦＥＴ部よりも小さな素子面積（素子長）でも十分低い抵抗値を実現することができる。ショットキーダイオード部の素子面積（素子長）を縮小しすぎると抵抗の増大を招くが、ショットキーダイオード部の素子容量が減少するためにＭＯＳＦＥＴオン時のスイッチング損失が低減されることになって、ある程度は抵抗などが増大しても総損失としては低減を図ることができる。
【００１９】
電源電圧６００Ｖにおいて使用する半導体素子を想定した場合について、Ｌｓ／Ｌｍの変化による１パルスあたりの各損失の変化の概要を、シミュレーション計算により求めた結果を図３に示す。ドリフト層厚は１０μｍ〜１５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを１２μｍ程度とした場合を想定している。図３において、縦軸は１パルスあたりの損失（ｍＪ）を、横軸はＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子（一体化素子）におけるＬｓ／Ｌｍをそれぞれ示しており、参考として、ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさ（Ｌｓ＝Ｌｍ）で個別に形成した場合（個別素子）の１パルスあたりの各損失も併記している。
【００２０】
図３より、スイッチオン時ＦＥＴ損およびスイッチオン時ダイオード損はＬｓ／Ｌｍの減少に伴って減少しており、Ｌｓ／Ｌｍを減少させたとき、すなわちショットキーダイオード部を縮小したとき、ＭＯＳＦＥＴオン時のダイオード電流波形におけるオーバシュートが減少するとともに、ＭＯＳＦＥＴ電流波形におけるオーバシュートも減少し、ＭＯＳＦＥＴオン時のスイッチング損失はダイオード、ＭＯＳＦＥＴとも減少する傾向にあることが分かる。一方、ＭＯＳＦＥＴオフ時に関しては、ダイオード部の縮小によってＦＥＴ損が増加する傾向にある（スイッチオフ時ＦＥＴ損はＬｓ／Ｌｍの減少に伴って増加している。）。これらの結果、１パルスあたりのスイッチング損失総量は、Ｌｓ／Ｌｍが０．５付近で最小となっている。
【００２１】
本実施の形態による平面型のＭＯＳＦＥＴおよび後述するトレンチ型のＭＯＳＦＥＴについて、Ｌｓ／Ｌｍによる定常損失、スイッチング損失総量および総損失の変化の概要をシミュレーション計算により求めた結果を図４に示す。スイッチング損失総量は使用する周波数や使用する電源電圧によっても異なるので、図４では一例として、電源電圧６００Ｖ、周波数５０ｋＨｚの場合を示す。また、図３の場合と同様に、ドリフト層厚は１０μｍ〜１５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを１２μｍ程度とした場合を想定している。図４において、縦軸は損失（Ｗ）を、横軸はＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子（一体化素子）におけるＬｓ／Ｌｍをそれぞれ示しており、参考として、ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさ（Ｌｓ＝Ｌｍ）で個別に形成した場合（個別素子）の各損失も併記している。
【００２２】
まず、定常損失について説明する。ショットキーダイオード部については、図４に定常損失（平面型ＭＯＳ／ショットキ）で示すように、Ｌｓ／Ｌｍが小さくなるにつれて、すなわちショットキーダイオード部の面積（素子長）が小さくなるにつれて定常損失が大きくなる傾向にある。一方、ＭＯＳＦＥＴ部については、本実施の形態による平面型ではショットキーダイオード部との一体化による素子抵抗の大きな変化はない。したがって、ＭＯＳＦＥＴ部とショットキーダイオード部とをあわせた一体化素子の定常損失としては、Ｌｓ／Ｌｍが小さくなるにつれて大きくなる傾向にある。図４の結果では、定常損失（平面型ＭＯＳ／ショットキ）は、Ｌｓ／Ｌｍがおよそ０．７で個別素子の場合と同程度となっており、Ｌｓ／Ｌｍがそれより大きいと個別素子の場合より定常損失が小さく、Ｌｓ／Ｌｍがおよそ０．７より小さくなるまでショットキーダイオード部を縮小すると個別素子の場合よりも定常損失が大きくなっている。
【００２３】
次に、定常損失と図３で説明したスイッチング損失総量（図４にスイッチング損失総量（５０ｋＨｚ）で示す。）とを含めた総損失としては、図４に総損失（平面型ＭＯＳ／ショットキ）で示すように、Ｌｓ／Ｌｍが０．５付近で極小となり、Ｌｓ／Ｌｍが０．２以上の範囲で個別素子の場合よりも総損失の低減が可能である。
【００２４】
次に、２種類の周波数（５０ｋＨｚ、２００ｋＨｚ）、２種類の電源電圧（２００Ｖ、６００Ｖ）について、Ｌｓ／Ｌｍによる総損失の変化の概要をシミュレーション計算により求めた結果を図５（ａ）〜（ｄ）に示す。図５（ａ）および（ｃ）が本実施の形態による平面型ＭＯＳＦＥＴの結果であり、（ａ）は電源電圧６００Ｖの場合、（ｃ）は電源電圧２００Ｖの場合をそれぞれ示している。また、（ｂ）および（ｄ）は後に説明する実施の形態２によるトレンチ型ＭＯＳＦＥＴの結果であり、（ｂ）は電源電圧６００Ｖの場合、（ｄ）は電源電圧２００Ｖの場合をそれぞれ示している。電源電圧６００Ｖにおける総損失は図３の場合と同様に、ドリフト層厚は１０μｍ〜１５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを１２μｍ程度とした場合を想定しており、電源電圧２００Ｖにおける総損失は、ドリフト層厚は３μｍ〜５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを１２μｍ程度とした場合を想定している。図５（ａ）〜（ｄ）において、縦軸は総損失（ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさで個別に形成した場合の総損失を１として規格化した値で示している。）を、横軸はＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子（一体化素子）におけるＬｓ／Ｌｍをそれぞれ示しており、参考として、ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさ（Ｌｓ＝Ｌｍ）で個別に形成した場合（個別素子）の各損失も併記している。また、実線は５０ｋＨｚ、破線は２００ｋＨｚの結果をそれぞれ示す。
【００２５】
図５（ａ）に示すように、電源電圧６００Ｖ、周波数２００ｋＨｚの場合（図５（ａ）に破線で示す。）も、図４で説明した電源電圧６００Ｖ、周波数５０ｋＨｚの場合（図５（ａ）に実線で示す。）と同じような傾向を示しており、総損失としては、Ｌｓ／Ｌｍが０．４５〜０．５付近で極小となり、０．２〜１の範囲で個別素子とした場合よりも低減されている。
【００２６】
また、図５（ｃ）に示すように、電源電圧２００Ｖ、周波数５０ｋＨｚおよび２００ｋＨｚのいずれにおいても、図４で説明した電源電圧６００Ｖ、周波数５０ｋＨｚの場合と同じような傾向を示しており、総損失としては、Ｌｓ／Ｌｍが０．５〜０．５５付近で極小となり、おおよそ０．２〜１の範囲で個別素子とした場合よりも低減されている。
【００２７】
図６にＬｓ／Ｌｍと素子面積縮小率の関係を示す。図６において、縦軸は素子面積縮小率（ＭＯＳＦＥＴ部の長さＬｍを固定しショットキーダイオード部の長さＬｓを変化させた時の、Ｌｓ＝Ｌｍの場合を１として規格化した値で示している。）を、横軸はＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子におけるＬｓ／Ｌｍをそれぞれ示しており、参考として、ＭＯＳＦＥＴとショットキーダイオードとを同じ大きさ（Ｌｓ＝Ｌｍ）で個別に形成した場合の素子面積縮小率も併記している。半導体素子の小型化、すなわち、素子面積の縮小が求められているが、図６に示すように、Ｌｓ／Ｌｍと素子面積縮小率とは比例関係にある。
なお、Ｌｓ／Ｌｍは小さければ小さいほど素子面積を縮小することができるが、Ｌｓ／Ｌｍを小さくし過ぎると、総損失が個別素子の場合よりも増大するとともにショットキーダイオード部をオンさせたときにＭＯＳＦＥＴ部のボディ領域３とドリフト層２からなるｐｎ接合に電流が流れてしまうため、Ｌｓ／Ｌｍは０．２以上であるのが望ましい。
【００２８】
これら図５（ａ）、（ｃ）および図６で示した総損失および素子面積縮小率の両方を考慮すると、素子面積の縮小化を図り、しかも総損失を個別素子の場合よりも低減するためには、ショットキー電極１１のドリフト層２上に存在する部分の長さで定義されるショットキーダイオード部の長さＬｓを、ボディ領域３とデプレッション領域５とを合わせたＭＯＳＦＥＴ部の長さＬｍの２０％〜６０％（Ｌｓ／Ｌｍを０．２〜０．６）とするのが望ましい。さらに、４０％〜６０％（Ｌｓ／Ｌｍを０．４〜０．６）、さらには４５％〜５５％（Ｌｓ／Ｌｍを０．４５〜０．５５）とすることにより、総損失をほぼ最小となる程度にまで低減することができる。
【００２９】
また、本実施の形態では、図１に示したように、ＭＯＳＦＥＴ部周囲にはショットキー電極１１が、ショットキーダイオード部周囲にはｐ型ボディ領域３が、それぞれ形成されているために、それぞれ単位素子周囲の電界集中の緩和もなされるので、一体化したことによる降伏特性の劣化も生じない。
【００３０】
実施の形態２．
図７は、本発明の実施の形態２による、縦型ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子を示す断面図である。なお、図７では単位素子を示しており、実際には、必要な電流容量に応じて１チップ上に任意の数の単位素子がストライプ状あるいは格子状の配置となるように、Ａ−Ａ線およびＢ−Ｂ線を対称線として折り返された構成となっているのが一般的である。
【００３１】
ｎ型半導体基板（以下、単に半導体基板と言う。）１の上にｎ型ドリフト層（以下、単にドリフト層と言う。）２が設けられ、さらにドリフト層２上の一部にｐ型ボディ領域（以下、単にボディ領域と言う。）３が形成され、ボディ領域３の中にｎ型ソース領域（以下、単にソース領域と言う。）４が選択的に形成されている。また、ソース領域４の表面からドリフト層２に達するトレンチ領域１５が形成されている。トレンチ領域１５内、すなわち、ソース領域４とボディ領域３とドリフト層２とからなるｎｐｎ構造を側面に有するトレンチ領域１５の側面から底面（ドリフト層２上）にまたがってチャネル層６、ゲート絶縁膜７およびゲート電極８からなるゲート構造が設けられている。なお、チャネル層６を介さずにゲート絶縁膜７およびゲート電極８からなるゲート構造としてもよい。
ソース領域４とボディ領域３とにまたがってソース電極９が設けられ、半導体基板１のドリフト層２と反対側にドレイン電極１０が設けられている。また、ボディ領域３のトレンチ領域１５と反対側には、ボディ領域３とドリフト層２とにまたがる形で、ボディ領域３とドリフト層２上にショットキー電極１１が設けられている。
【００３２】
なお、ここで、上記各部は、例えば実施の形態１と同様の材料からなり、ドーピング濃度や厚さも実施の形態１と同様である。
【００３３】
このように構成されたものにおいて、実施の形態１の場合と同様に、ショットキー電極１１とｎ型ドリフト層２により形成されるショットキーダイオードは、ショットキー電極１１に対してドレイン電極１０が正電位となるとき逆方向にバイアスされ、逆にショットキー電極１１に対してドレイン電極１０が負電位となるとき順方向にバイアスされるため、環流ダイオードとして用いることができる。
【００３４】
トレンチ領域１５の長さと、ボディ領域３（ソース領域４を含む。）の長さとあわせた長さをＭＯＳＦＥＴ部の長さ（素子長）Ｌｍとし、ショットキー電極１１のドリフト層２上に存在する部分の長さ、すなわちショットキー電極１１がドリフト層２と接触している領域の長さをショットキーダイオード部の長さ（素子長）Ｌｓとする。
本実施の形態の素子構成においては、ＬｓはＬｍの２０％〜６０％の値としている。一般に、Ｌｍの値としては１．５μｍ〜５μｍ程度であって、Ｌｓはそれに対応して０．３μｍ〜３μｍ程度となる。
【００３５】
このようなトレンチ型のＭＯＳＦＥＴを用いた素子構成においても、ショットキーダイオードを環流ダイオードとして用いる場合に流れるダイオードの順方向電流はＭＯＳＦＥＴ部に拡がることになる。したがって、ＭＯＳＦＥＴとショットキーダイオードとを一体化した場合、ショットキーダイオード部は、ＭＯＳＦＥＴ部よりも小さな素子面積（素子長）でも十分低い抵抗値を実現することができる。ショットキーダイオード部の素子面積（素子長）を縮小しすぎると抵抗の増大を招くが、ショットキーダイオード部の素子容量が減少するためにＭＯＳＦＥＴオン時のスイッチング損失が低減されることになって、ある程度は抵抗などが増大しても総損失としては低減を図ることができる。
【００３６】
電源電圧６００Ｖにおいて使用する素子を想定した場合について（ドリフト層厚は１０μｍ〜１５μｍ程度）、Ｌｓ／Ｌｍの変化による１パルスあたりのスイッチング損失の変化の概要を、シミュレーション計算により求めた結果、実施の形態１で示した図３と同様の特性が得られた。すなわち、Ｌｓ／Ｌｍを減少させたとき、すなわちショットキーダイオード部を縮小したとき、ＭＯＳＦＥＴオン時のダイオード電流波形におけるオーバシュートが減少するとともに、ＭＯＳＦＥＴ電流波形におけるオーバシュートも減少して、ＭＯＳＦＥＴオン時のスイッチング損失はダイオード、ＭＯＳＦＥＴとも減少する傾向にある。一方、ＭＯＳＦＥＴオフ時に関しては、ダイオード部の縮小によってＦＥＴ損が増加する傾向にある。これらの結果、１パルスあたりのスイッチング損失総量は、Ｌｓ／Ｌｍが０．５付近で最小となっている。
【００３７】
本実施の形態によるトレンチ型のＭＯＳＦＥＴについても、Ｌｓ／Ｌｍによる定常損失、スイッチング損失総量および総損失の変化の概要をシミュレーション計算により求めた結果が図４に示されている。スイッチング損失総量は使用する周波数や使用する電源電圧によっても異なるので、図４では一例として電源電圧６００Ｖ、周波数５０ｋＨｚの場合を示す。また、図３の場合と同様に、ドリフト層厚は１０μｍ〜１５μｍ程度とし、ＭＯＳＦＥＴ部の長さＬｍを３μｍ程度とした場合を想定している。
【００３８】
まず、定常損失について説明する。図４より、ショットキーダイオード部については、ＬｓをＬｍの７０％付近にすれば、一体化しない構成と同程度の抵抗、すなわち同程度の定常損失を示す。ＭＯＳＦＥＴ部については本実施の形態のトレンチ型ではショットキー部との一体化により素子抵抗がわずかに減少するので、ＭＯＳＦＥＴ部とショットキーダイオード部とをあわせた一体化素子の定常損失としてはＬｓ／Ｌｍがおよそ０．６で個別素子の場合と同程度となっており、Ｌｓ／Ｌｍがそれより大きいと個別素子の場合より定常損失が小さく、Ｌｓ／Ｌｍがおよそ０．６より小さくなるまでショットキーダイオード部を縮小すると個別素子の場合よりも定常損失が大きくなっている。
【００３９】
次に、定常損失とスイッチング損失総量とを含めた総損失（トレンチ型ＭＯＳ／ショットキ）としては、Ｌｓ／Ｌｍが０．５付近で極小となり、Ｌｓ／Ｌｍが０．２以上の範囲で個別素子の場合よりも総損失の低減が可能である。
【００４０】
次に、２種類の周波数（５０ｋＨｚ、２００ｋＨｚ）、２種類の電源電圧（２００Ｖ、６００Ｖ）について、Ｌｓ／Ｌｍによる総損失の変化の概要をシミュレーション計算により求めた結果である図５（ｂ）および（ｄ）を基に説明する。
【００４１】
図５（ｂ）に示すように、電源電圧６００Ｖの場合、周波数５０ｋＨｚおよび２００ｋＨｚのいずれにおいても、図４で説明した電源電圧６００Ｖ、周波数５０ｋＨｚの平面型ＭＯＳＦＥＴの結果と同じような傾向を示しており、総損失としては、Ｌｓ／Ｌｍが０．５〜０．５５付近で極小となり、０．２〜１の範囲で個別素子とした場合よりも低減されている。
【００４２】
また、図５（ｄ）に示すように、電源電圧２００Ｖの場合も、周波数５０ｋＨｚおよび２００ｋＨｚのいずれにおいても、図４で説明した電源電圧６００Ｖ、周波数５０ｋＨｚの平面型ＭＯＳＦＥＴの結果と同じような傾向を示しており、総損失としては、Ｌｓ／Ｌｍが０．４５〜０．５５付近で極小となり、おおよそ０．２〜１の範囲で個別素子とした場合よりも低減されている。
【００４３】
これら図５（ｂ）、（ｄ）および図６で示した総損失および素子面積縮小率の両方を考慮すると、素子面積の縮小化を図り、しかも総損失を個別素子の場合よりも低減するためには、ショットキー電極１１のドリフト層２上に存在する部分の長さで定義されるショットキーダイオード部の長さＬｓを、ボディ領域３とトレンチ領域１５とを合わせたＭＯＳＦＥＴ部の長さＬｍの２０％〜６０％（Ｌｓ／Ｌｍを０．２〜０．６）とするのが望ましい。さらに、４０％〜６０％（Ｌｓ／Ｌｍを０．４〜０．６）、さらには４５％〜５５％（Ｌｓ／Ｌｍを０．４５〜０．５５）とすることにより、総損失をほぼ最小となる程度にまで低減することができる。
【００４４】
また、本実施の形態では、図７に示したように、ＭＯＳＦＥＴ部周囲にはショットキー電極１１が、ショットキーダイオード部周囲にはｐ型ボディ領域３が、それぞれ形成されているために、それぞれ単位素子周囲の電界集中の緩和もなされるので、一体化したことによる降伏特性の劣化も生じない。
【００４５】
実施の形態３．
図８は、本発明の実施の形態３による、縦型ＭＯＳＦＥＴとショットキーダイオードとを一体化した半導体素子を示す断面図である。なお、図８では単位素子を示しており、実際には、必要な電流容量に応じて１チップ上に任意の数の単位素子がストライプ状あるいは格子状の配置となるように、Ａ−Ａ線およびＢ−Ｂ線を対称線として折り返された構成となっているのが一般的である。
【００４６】
図８に示すように、本実施の形態では、ボディ領域３を挟んでトレンチ領域（以下、第１のトレンチ領域と言う。）１５と反対側には、ボディ領域３の表面からドリフト層２に達するトレンチ領域（以下、第２のトレンチ領域と言う。）１６が形成されている。さらに、第２のトレンチ領域１６内、すなわち、ボディ領域３とドリフト層２とからなるｐｎ接合を側面に有する第２のトレンチ領域１６の側面から底面（ドリフト層２上）にまたがってショットキー電極１１が設けられている。
このように、本実施の形態では第２のトレンチ領域１６を設け、ショットキー電極１１を第２のトレンチ領域１６内に配置した点が実施の形態２で示した半導体素子と異なっており、他の構成、各部の材料およびドーピング濃度等は実施の形態２と同様である。
【００４７】
このように構成されたものにおいても、実施の形態１および２の場合と同様に、ショットキー電極１１とｎ型ドリフト層２により形成されるショットキーダイオードは、ショットキー電極１１に対してドレイン電極１０が正電位となるとき逆方向にバイアスされ、逆にショットキー電極１１に対してドレイン電極１０が負電位となるとき順方向にバイアスされるため、環流ダイオードとして用いることができる。
【００４８】
トレンチ領域１５の長さと、ボディ領域３（ソース領域４を含む。）の長さとあわせた長さをＭＯＳＦＥＴ部の長さ（素子長）Ｌｍとし、ショットキー電極１１のドリフト層２上に存在する部分の長さをショットキーダイオード部の長さ（素子長）Ｌｓとする。本実施の形態の素子構成においては、ＬｓはＬｍの２０％〜６０％の値としている。一般に、Ｌｍの値としては１．５μｍ〜５μｍ程度であって、Ｌｓはそれに対応して０．３μｍ〜３μｍ程度となる。
【００４９】
このようなトレンチ型のＭＯＳＦＥＴを用いた素子構成においては、実施の形態２の場合と同様に、ショットキーダイオードを環流ダイオードとして用いる場合に流れるダイオードの順方向電流はＭＯＳＦＥＴ部に拡がることになる。したがって、ＭＯＳＦＥＴとショットキーダイオードとを一体化した場合、ショットキーダイオード部はＭＯＳＦＥＴ部よりも小さな素子面積（素子長）でも十分低い抵抗値を実現することができる。ショットキーダイオード部の素子面積（素子長）を縮小しすぎると抵抗の増大を招くが、ショットキーダイオード部の素子容量が減少するためにＭＯＳＦＥＴオン時のスイッチング損失が低減されることになって、ある程度は抵抗などが増大しても総損失としては低減を図ることができる。
【００５０】
本実施の形態においても、２種類の周波数（５０ｋＨｚ、２００ｋＨｚ）、２種類の電源電圧（２００Ｖ、６００Ｖ）について、Ｌｓ／Ｌｍによる総損失の変化の概要をシミュレーション計算により求めた結果、実施の形態２の場合と同様の特性が得られた。
したがって、総損失および素子面積縮小率の両方を考慮すると、素子面積の縮小化を図り、しかも総損失を個別素子の場合よりも低減するためには、ショットキー電極１１のドリフト層２上に存在する部分の長さで定義されるショットキーダイオード部の長さＬｓを、ボディ領域３とトレンチ領域１５とを合わせたＭＯＳＦＥＴ部の長さＬｍの２０％〜６０％（Ｌｓ／Ｌｍを０．２〜０．６）とするのが望ましい。さらに、４０％〜６０％（Ｌｓ／Ｌｍを０．４〜０．６）、さらには４５％〜５５％（Ｌｓ／Ｌｍを０．４５〜０．５５）とすることにより、総損失をほぼ最小となる程度にまで低減することができる。
【００５１】
また、本実施の形態では、図８に示したように、ＭＯＳＦＥＴ部周囲にはショットキー電極１１が、ショットキーダイオード部周囲にはｐ型ボディ領域３が、それぞれ形成されているために、それぞれ単位素子周囲の電界集中の緩和もなされるので、一体化したことによる降伏特性の劣化も生じない。
【図面の簡単な説明】
【００５２】
【図１】本発明の実施の形態１による半導体素子の要部の構成を示す断面図である。
【図２】本発明の実施の形態１による半導体素子の要部の構成を示す平面図である。
【図３】本発明の実施の形態１に係り、Ｌｓ／Ｌｍの変化による１パルスあたりのスイッチング損失の変化の概要を示す特性図である。
【図４】本発明の実施の形態１および２に係り、Ｌｓ／Ｌｍの変化による定常損失、スイッチング損失および総損失の変化の概要を示す特性図である。
【図５】本発明の実施の形態１および２に係り、Ｌｓ／Ｌｍの変化による総損失の変化の概要を示す特性図であり、（ａ）は電源電圧６００Ｖで平面型ＭＯＳＦＥＴの場合、（ｂ）は電源電圧６００Ｖでトレンチ型ＭＯＳＦＥＴの場合、（ｃ）は電源電圧２００Ｖで平面型のＭＯＳＦＥＴの場合、（ｄ）は電源電圧２００Ｖでトレンチ型ＭＯＳＦＥＴの場合をそれぞれ示している。
【図６】本発明の実施の形態１〜３に係り、Ｌｓ／Ｌｍと素子面積縮小率の関係を示す特性図である。
【図７】本発明の実施の形態２による半導体素子の要部の構成を示す断面図である。
【図８】本発明の実施の形態３による半導体素子の要部の構成を示す断面図である。
【符号の説明】
【００５３】
１  ｎ型半導体基板、２  ｎ型ドリフト層、３  ｐ型ボディ領域、４  ｎ型ソース領域、５  デプレッション領域、６  チャネル層、７  ゲート絶縁膜、８  ゲート電極、９  ソース電極、１０  ドレイン電極、１１  ショットキー電極、１５  第１のトレンチ領域、１６  第２のトレンチ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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