(57)【要約】【課題】  大電流が流れたときに直流母線上に発生する電位差によるスイッチング素子制御回路への影響を除く。【解決手段】  正側直流母線と負側直流母線との間に正側スイッチング素子と負側スイッチング素子とを直列に接続し、正側スイッチング素子と負側スイッチング素子との接続点から交流電力を出力する主回路と、正側スイッチング素子を制御する正側制御回路と、負側スイッチング素子Ｑ４、Ｑ５を制御する負側制御回路１１〜１４とを各相ごとに備え、少なくとも各相の負側制御回路１１〜１４を共通のプリント配線基板上に実装して各相の負側制御回路１１〜１４のグランド線GND_UN、GND_VNを互いに電圧クランプ回路１６（Ｄ１１、Ｄ１２、Ｒ１）を介して接続するとともに、各相の負側スイッチング素子Ｑ４、Ｑ５の電流出力端子Ｅを基板上の対応する負側制御回路１１〜１４のグランド線GND_UN、GND_VNに接続したインバーターであって、電圧クランプ回路１６によって電位差を所定電圧以下に制限する。【選択図】  図２ 
2005168117.tif 000002
【特許請求の範囲】
【請求項１】
正側直流母線と負側直流母線との間に正側スイッチング素子と負側スイッチング素子とを直列に接続し、前記正側スイッチング素子と前記負側スイッチング素子との接続点から交流電力を出力する主回路と、前記正側スイッチング素子を制御する正側制御回路と、前記負側スイッチング素子を制御する負側制御回路とを各相ごとに備え、
少なくとも各相の前記負側制御回路を共通のプリント配線基板上に実装して各相の前記負側制御回路のグランド線を互いに電圧クランプ回路を介して接続するとともに、各相の前記負側スイッチング素子の電流出力端子を前記基板上の対応する前記負側制御回路のグランド線に接続したインバーターであって、
前記電圧クランプ回路は電位差を所定電圧以下に制限することを特徴とするインバーター。
【請求項２】
請求項１に記載のインバーターにおいて、
前記電圧クランプ回路は、逆並列に接続される２個のダイオードと、前記逆並列ダイオードに並列に接続される抵抗器とから構成されることを特徴とするインバーター。
【請求項３】
請求項１または請求項２に記載のインバーターにおいて、
前記スイッチング素子はＩＧＢＴであり、
前記負側制御回路はそれぞれＩＧＢＴのエミッターセンス端子と前記グランド線との間の電位差を検出する異常検出回路を有し、
すべての前記負側制御回路の異常検出回路の出力を共通の異常出力回路の入力端子に接続することを特徴とするインバーター。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電力を交流電力に変換するインバーターに関する。
【背景技術】
【０００２】
ＩＧＢＴなどのスイッチング素子を用いた多相インバーターのスイッチング素子制御回路では、Ｎ側のスイッチング素子制御回路用直流電源を多相間で共用にすることができ、Ｎ側スイッチング素子制御回路の直流電源ラインとグランドラインはそれぞれ互いに接続される。
【０００３】
ところが、この種のインバーターでは、負側直流母線のブスバーに大電流が流れると、ブスバーの寄生抵抗や寄生インダクダンスによってブスバー上の各相間に電位差が発生し、Ｎ側スイッチング素子制御回路のグランドラインに電流の回り込みが発生する。この結果、各相のグランドラインの電位が変動してスイッチング素子制御回路が誤動作するという問題がある。
【０００４】
このような問題を解決するために、スイッチング素子制御回路の直流電源ラインとグランドラインの各相間にインダクダンス素子を挿入し、過渡的な他相からの電流の回り込みを防止してグランドライン電位の変動を防止するようにしたインバーターが知られている（例えば、特許文献１参照）。
【０００５】
この出願の発明に関連する先行技術文献としては次のものがある。
【特許文献１】特開２００１−２６７９０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上述した従来のインバーターでは、各相のグランドラインの過渡的な電位変動を防止できても定常的な電位変動を防止することができないので、定常的な電位変動によってグランドラインに回り込んだ電流により、プリント基板上に実装したスイッチング素子制御回路のグランドラインが発熱したり、スイッチング素子制御回路が誤動作するという問題がある。
【０００７】
また、例えばグランドラインとＩＧＢＴのエミッターセンス端子との間に異常検出回路を接続し、グランドラインとＩＧＢＴのエミッターセンス端子との間の電位差が所定値を超えたら異常として検出する場合に、グランドラインの電位変動のために各相の異常検出回路が誤動作するという問題がある。
【課題を解決するための手段】
【０００８】
正側直流母線と負側直流母線との間に正側スイッチング素子と負側スイッチング素子とを直列に接続し、正側スイッチング素子と負側スイッチング素子との接続点から交流電力を出力する主回路と、正側スイッチング素子を制御する正側制御回路と、負側スイッチング素子を制御する負側制御回路とを各相ごとに備え、少なくとも各相の負側制御回路を共通のプリント配線基板上に実装して各相の負側制御回路のグランド線を互いに電圧クランプ回路を介して接続するとともに、各相の負側スイッチング素子の電流出力端子を基板上の対応する負側制御回路のグランド線に接続したインバーターであって、電圧クランプ回路によって電位差を所定電圧以下に制限する。
【発明の効果】
【０００９】
本発明によれば、負側直流母線に大電流が流れて負側直流母線の寄生抵抗および寄生インダクダンスにより負側直流母線上の各相間に電位差が発生しても、プリント配線基板上の負側スイッチング素子制御回路のグランド線の各相間の電位変動を抑制することができ、負側直流母線上に発生した電位差に起因する負側スイッチング素子制御回路の誤動作やプリント配線基板の発熱を防止できる。
【発明を実施するための最良の形態】
【００１０】
図１は一実施の形態の三相インバーターの主回路を示す。なお、この一実施の形態では三相インバーターを例に上げて説明するが、三相以外の多相インバーターに対しても本願発明を適用することができる。この一実施の形態ではスイッチング素子Ｑ１〜Ｑ６にＩＧＢＴを用いた例を示すが、スイッチング素子はＩＧＢＴに限定されず、トランジスターやＳＣＲなどを用いることができる。
【００１１】
このインバーターは、Ｕ、Ｖ、Ｗ相ごとに、正側直流母線Ｐと負側直流母線Ｎとの間に正側（Ｐ側）スイッチング素子Ｑ１、Ｑ２、Ｑ３と負側（Ｎ側）スイッチング素子Ｑ４、Ｑ５、Ｑ６とを直列に接続し、正側スイッチング素子Ｑ１、Ｑ２、Ｑ３と負側スイッチング素子Ｑ４、Ｑ５、Ｑ６との接続点から三相交流電力を出力する主回路を備えており、スイッチング素子Ｑ１〜Ｑ６にはそれぞれダイオードＤ１〜Ｄ６が並列に接続される。
【００１２】
正側直流母線Ｐと負側直流母線Ｎとの間に直流電源が供給され、スイッチング素子Ｑ１〜Ｑ６を所定の順序でスイッチングさせることによって直流電力を三相交流電力に変換し、端子Ｕ、Ｖ、Ｗに出力する。正側直流母線Ｐ、負側直流母線Ｎ、Ｕ相交流出力線、Ｖ相交流出力線、Ｗ相交流出力線にはそれぞれ大電流が流れるため、通常は配線材料にブスバー１〜５が用いられる。
【００１３】
図２は、図１に示すＵ相Ｎ側スイッチング素子Ｑ４とＶ相Ｎ側スイッチング素子Ｑ５の異常検出回路の詳細を示す。図２において、Ｗ相Ｎ側スイッチング素子Ｑ６も同様な異常検出回路を備えているが、図示と説明を省略する。また、図３は、図１に示すＵ、Ｖ、Ｗ相Ｎ側のスイッチング素子Ｑ４〜Ｑ６の駆動回路の詳細を示す。なお、図２および図３において図１と同様な機器に対しては同一の符号を付して説明する。
【００１４】
Ｕ、Ｖ、Ｗ相のＰ側の各スイッチング素子Ｑ１、Ｑ２、Ｑ３にも、それぞれ上記と同様な異常検出回路と駆動回路が接続されるが、これらのスイッチング素子制御回路はグランドラインが互いに独立に構成されるため、グランドラインを介して上述した回り込み電流が流れるようなことがなく、課題の欄で説明したような問題は発生しない。
【００１５】
まず、図２において、Ｕ相Ｎ側の異常検出回路１１はＵ相Ｎ側グランドラインGND_UNとスイッチング素子（ＩＧＢＴ）Ｑ４のエミッターセンス端子Ｓとの間に接続され、グランドラインGND_UNとエミッターセンス端子Ｓとの間の電圧が所定値以上の場合に、スイッチング素子Ｑ４が異常であるとしてエラー信号を出力する。増幅器１２は異常検出回路１１のエラー出力を増幅し、グランドラインGND_UNに対してハイレベルのＵＮ（Ｕ相Ｎ側）エラー信号を出力する。
【００１６】
同様に、Ｖ相Ｎ側の異常検出回路１３はＶ相Ｎ側グランドラインGND_VNとスイッチング素子（ＩＧＢＴ）Ｑ５のエミッターセンス端子Ｓとの間に接続され、グランドラインGND_VNとエミッターセンス端子Ｓとの間の電圧が所定値以上の場合に、スイッチング素子Ｑ５が異常であるとしてエラー信号を出力する。増幅器１４は異常検出回路１３のエラー出力を増幅し、グランドラインGND_VNに対してハイレベルのＶＮ（Ｖ相Ｎ側）エラー信号を出力する。
【００１７】
エラー通知回路１５はフォトカップラーから構成されており、ＵＮエラー信号、ＶＮエラー信号、ＷＮエラー信号（不図示）のいずれかが入力されると絶縁してエラー信号を出力する。エラー通知回路１５はインバーター制御装置（不図示）に接続されており、インバーター制御装置はエラー通知回路１５からエラー信号を入力すると、インバーターへ供給される直流電源を遮断してインバーターを停止させる。
【００１８】
一実施の形態では、各相の負側スイッチング素子制御回路のグランドラインは、電位差を所定電圧以下に制限する電圧クランプ回路を介して互いに接続される。図２に示すＵ相とＶ相の回路では、Ｕ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNとが電圧クランプ回路１６を介して接続される。また、Ｖ相Ｎ側グランドラインGND_VNとＷ相Ｎ側グランドラインGND_WN（不図示）とが同様の電圧クランプ回路１７を介して接続される（図３参照）。
【００１９】
電圧クランプ回路１６、１７はそれぞれ、２個のダイオードＤ１１、Ｄ１２が逆並列に接続され（一方のダイオードのアノードが他方のダイオードのカソードに接続）、さらに逆並列ダイオードＤ１１、Ｄ１２に抵抗器Ｒ１が並列に接続されて構成される。ここで、抵抗器Ｒ１の抵抗値はブスバー２の寄生抵抗Ｒbより十分大きいものとする。
【００２０】
異常検出回路１１、１３、増幅器１２、１４、エラー通知回路１５、電圧クランプ回路１６、１７を含む負側スイッチング素子Ｑ４〜Ｑ６の制御回路は共通のプリント配線基板上に実装される。図２において、Ｒkはスイッチング素子制御回路が実装されたプリント配線基板上のグランドラインGNDの寄生抵抗であり、またＬbはブスバー２の寄生インダクダンスである。スイッチング素子Ｑ４のエミッター端子（電流出力端子）Ｅはプリント配線基板上のＵ相Ｎ側グランドラインGND_UNに接続され、スイッチング素子Ｑ５のエミッター端子（電流出力端子）Ｅはプリント配線基板上のＶ相Ｎ側グランドラインGND_VNに接続されている。なお、図示を省略するが、スイッチング素子Ｑ６のエミッター端子（電流出力端子）Ｅはプリント配線基板のＷ相Ｎ側グランドラインGND_WNに接続されている。
【００２１】
次に、図３において、Ｎ側のスイッチング素子Ｑ４〜Ｑ６にはそれぞれゲートへ駆動信号を供給する駆動回路１８〜２０が接続されている。駆動回路１８〜２０にはそれぞれＮ側の共通電源２１から直流電源が供給されるが、Ｖ相とＷ相の駆動回路１９、２０にはインダクダンス素子Ｌ１、Ｌ２を介して給電される。また、各駆動回路１８〜２０の電源側にはフィルター用コンデンサーＣ２〜Ｃ４が並列に接続される。これらの駆動回路１８〜２０、コンデンサーＣ２〜Ｃ４およびインダクダンス素子Ｌ１、Ｌ２は、上述した異常検知回路１１、１３、増幅器１２、１４および電圧クランプ回路１６、１７を実装するプリント配線基板上に実装される。
【００２２】
この明細書では、負側スイッチング素子Ｑ４〜Ｑ６を制御するための回路および機器、すなわち駆動回路１８〜２０、コンデンサーＣ２〜Ｃ４、インダクダンス素子Ｌ１、Ｌ２、異常検知回路１１、１３、増幅器１２、１４などを総称して負側（Ｎ側）スイッチング素子制御回路と呼ぶ。
【００２３】
Ｎ側共通電源２１は、変圧器二次巻線（一時巻線は図示を省略する）Ｔr1に発生した交流電力をダイオードＤ１５で整流し、コンデンサーＣ５で平滑して直流電源を生成する。コンデンサーＣ１は正側直流母線Ｐと負側直流母線Ｎとの間に接続される電源平滑用コンデンサーである。
【００２４】
一実施の形態の動作を説明するのに先立ち、プリント配線基板上に実装されるＮ側スイッチング素子Ｑ４〜Ｑ６の制御回路の各相グランドラインGND_UN、GND_VN、GND_WNに電圧クランプ回路１６、１７を設置しない場合の動作を説明する。
【００２５】
図４は、Ｕ相Ｎ側のグランドラインGND_UNとＶ相Ｎ側のグランドラインGND_VNとの間に電圧クランプ回路１６を設置しない場合の、Ｕ相Ｎ側スイッチング素子Ｑ４とＶ相Ｎ側スイッチング素子Ｑ５の異常検出回路１１、１３の動作を説明するための図である。
【００２６】
Ｕ相Ｎ側のスイッチング素子Ｑ４が導通状態にあるとき、理想的にはコレクター電流Ｉcはブスバー２を介して直流電源の負極（Ｎ）に流れる。ところが、ブスバー２には寄生抵抗Ｒbや寄生インダクダンスＬbが存在するため、負側直流母線Ｎのブスバー２に電流Ｉbが流れるとブスバー２上のＵ相とＶ相との間に次式で表される電位差Ｖu-vが発生する。
Ｖu-v＝Ｌb・dＩb/dt＋Ｒb・Ｉb  ・・・（１）
【００２７】
Ｕ相Ｎ側スイッチング素子Ｑ４のエミッターＥはプリント配線基板上のＵ相Ｎ側グランドラインGND_UNに接続され、Ｖ相Ｎ側スイッチング素子Ｑ５のエミッターＥはプリント配線基板上のＶ相Ｎ側グランドラインGND_VNに接続されているので、ブスバー２上のＵ−Ｖ相間に電位差Ｖu-vが発生すると、スイッチング素子Ｑ４のコレクター電流Ｉcはブスバー２を介して直流電源の負極（Ｎ）へ流れる電流Ｉbとプリント配線基板上のＵ相Ｎ側グランドラインGND_UNからＶ相Ｎ側グランドラインGND_VNを介して直流電源の負極（Ｎ）へ流れる“回り込み”電流Ｉkとに分流する。
【００２８】
この回り込み電流Ｉkは、ブスバー２上のＵ−Ｖ相間の電位差Ｖu-v、すなわちコレクター電流Ｉcに比例し、ブスバー２のインピーダンスとプリント配線基板上のグランドラインGND_UN、GND_VNのインピーダンスに反比例する。コレクター電流Ｉcが大きくなるとプリント配線基板上のグランドラインGND_UN、GND_VNに大きな回り込み電流Ｉkが流れ、上述した駆動回路１８〜２０の誤動作や、異常検出回路１１、１３の検出精度低下、プリント配線基板上のグランドラインGND_UN、GND_VNの発熱などの問題が発生する。したがって、プリント配線基板上のグランドラインGND_UN、GND_VNへの回り込み電流Ｉkを低い値に抑制する必要がある。
【００２９】
上述した従来の半導体装置（特開２００１−２６７９０２号公報参照）では、駆動回路１８〜２０や異常検出回路１１、１３などの負側スイッチング素子制御回路の直流電源ラインとグランドラインの各相間にインダクダンス素子を挿入し、過渡的な他相からの電流の回り込みを防止してグランドライン電位の変動を防止するようにしているが、次のような問題が発生する。なお、以下ではインバーターのＵ相Ｎ側とＶ相Ｎ側のスイッチング素子Ｑ４、Ｑ５とその制御回路（異常検出回路１１、１３、駆動回路１８、１９など）を例に上げて説明するが、インバーター主回路Ｎ側のＶ相とＷ相、Ｗ相とＵ相についても同様である。
【００３０】
図５は、Ｕ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNとの間に電圧クランプ回路１６を設置せず、代わりにインダクダンス素子Ｌ３を設置した場合の、Ｕ相Ｎ側スイッチング素子Ｑ４とＶ相Ｎ側スイッチング素子Ｑ５の異常検出回路１１、１３の動作を説明するための図である。
【００３１】
プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNとの間にインダクダンス素子Ｌ３を設置すると、負側直流母線Ｎのブスバー２に大電流が流れ、ブスバー２の寄生抵抗Ｒbと寄生インダクダンスＬbによってブスバー２上のＵ−Ｖ相間に電位差Ｖu-vが生じたときに、インダクダンス素子Ｌ３によってプリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNとが過渡的に絶縁され、ブスバー２上の電位差Ｖu-vがそのままプリント配線基板上のグランドラインGND_UNとグランドラインGND_VNとの間に現れる。
【００３２】
ここで、Ｕ相Ｎ側スイッチング素子Ｑ４の異常検出回路１１および増幅器１２は、図６(ａ)に示すように、Ｕ相Ｎ側グランドラインGND_UNを基準レベルとしたＵＮエラー信号を出力し、一方、Ｖ相Ｎ側スイッチング素子Ｑ５の異常検出回路１３および増幅器１４は、図６(ｂ)に示すように、Ｖ相Ｎ側グランドラインGND_VNを基準レベルとしたＶＮエラー信号を出力する。
【００３３】
したがって、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNとの間に過渡的に電位差Ｖu-vが発生すると、Ｖ相Ｎ側のＶＮエラー出力がない場合、すなわちＶ相Ｎ側スイッチング素子Ｑ５に異常がない場合でも、Ｖ相Ｎ側グランドラインGND_VNの電位レベルがＵ相Ｎ側のＵＮエラー出力の電位レベルに近いか、または超えてしまうことがある。このようなＵＮエラー出力とＶＮエラー出力を共通のエラー通知回路１５の入力端子に接続すると、Ｖ相Ｎ側スイッチング素子Ｑ５に異常がない場合でも、ＶＮエラー信号が出力された状態と同じ状態になり、エラー通知回路１５からエラー信号が出力されてしまう。
【００３４】
そのため、プリント配線基板上のグランドラインGNDの各相間にインダクダンス素子Ｌ３を設置する場合には、図５に示すようにエラー通知回路を各相ごとに設置しなければならない。図５において、Ｕ相Ｎ側には専用のエラー通知回路１５ａを設置して異常検出回路１１および増幅器１２のＵＮエラー出力を接続し、Ｖ相Ｎ側には専用のエラー通知回路１５ｂを設置して異常検出回路１３および増幅器１４のＶＮエラー出力を接続する。このように各相ごとに専用のエラー通知回路１５ａ、１５ｂを設置すれば、各相間でグランドラインGND_UN、GND_VNの電位変動があっても上述したような誤動作は発生しない。しかしながら、各相ごとにエラー通知回路１５ａ、１５ｂを設置するとコストがかかるという問題がある。
【００３５】
次に、図５に示すように、Ｕ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの間にインダクダンス素子Ｌ３を設置した場合には、ブスバー２の寄生抵抗Ｒbにより発生する定常的な電位差に起因した回り込み電流Ｉkを防ぐことができないので、定常的な回り込み電流Ｉkによるプリント配線基板のグランドラインGND_UN、GND_VNの発熱や異常検出回路１１、１３の検出精度の低下が発生する。
【００３６】
図７は、Ｕ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの間にインダクダンス素子Ｌ３を設置した場合の、スイッチング素子Ｑ４のスイッチング動作時にブスバー２に流れる電流Ｉb、ブスバー２上のＵ−Ｖ相間電位差Ｖu-v、回り込み電流Ｉkの変化を示すタイムチャートである。
【００３７】
スイッチング素子Ｑ４がオンした直後の電流Ｉbの立ち上がり期間Ｔ１では、ブスバー２の寄生インダクダンスＬbにより正の誘起電圧（Ｌb・dＩb/dt）が発生し、ブスバー２上のＵ−Ｖ相間電位差Ｖu-vが跳ね上がる。また、スイッチング素子Ｑ４がオフしたときの電流Ｉbの立ち下がり期間Ｔ３では、ブスバー２の寄生インダクダンスＬbにより負の誘起電圧（Ｌb・dＩb/dt）が発生し、ブスバー２上のＵ−Ｖ相間電位差Ｖu-vが急激に降下する。
【００３８】
これらの電流Ｉbの立ち上がり期間Ｔ１と立ち下がり期間Ｔ３では、ブスバー２上に過渡的に大きなＵ−Ｖ相間電位差Ｖu-vが発生するが、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの間に設置したインダクダンス素子Ｌ３によってこのような過渡電圧の影響が抑制されるため、期間Ｔ１、Ｔ３では回り込み電流Ｉkは流れない。
【００３９】
一方、スイッチング素子Ｑ４が安定に動作している定常期間Ｔ２では、ブスバー２上に流れる電流Ｉbに比例したＵ−Ｖ相間電位差Ｖu-vが定常的に発生する。この電位差Ｖu-vは上記（１）式の右辺第２項に対応し、ブスバー２の寄生抵抗Ｒbにより発生する電圧降下である。
【００４０】
プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの間に設置したインダクダンス素子Ｌ３では、このような定常的な電位差を抑制することはできないので、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの間にもこの電位差Ｖu-v（＝Ｒb・Ｉb）がそのまま現れる。その結果、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNからＶ相Ｎ側グランドラインGND_VNへの回り込み電流Ｉkが発生する。
【００４１】
図８はインバーターのＵ相出力電流Ｉuとプリント配線基板上のグランドラインGNDへの回り込み電流Ｉkの関係を示す。インバーターのスイッチング素子Ｑ１〜Ｑ６はＰＷＭにしたがってパルス駆動され、運転時の１相の出力電流はサイン波となる。図８ではＵ相出力電流Ｉuを例示するが、Ｖ相、Ｗ相についても同様である。ＰＷＭの１パルスごとに、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNとの間で図７の期間Ｔ２に示すような定常的な回り込み電流Ｉkが発生し、この回り込み電流Ｉkは電位差Ｖu-vに比例するから、インバーター運転時には図８に破線で示すようにインバーターの出力電流に同期し、かつインバーターの出力電流に比例したサイン波の回り込み電流Ｉkが流れることになる。
【００４２】
この定常的な回り込み電流Ｉkによって、プリント配線基板上のグランドラインGNDの発熱や異常検出回路１１、１３の検出精度の低下が発生する。
【００４３】
この一実施の形態では、上述したような問題を解決するために、プリント配線基板上のグランドラインGNDの各相間にインダクダンス素子Ｌ３を設けるのではなく、図２および図３に示すように電圧クランプ回路１６、１７を設置する。以下、この一実施の形態の動作を説明する。
【００４４】
図９は、Ｕ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの間に電圧クランプ回路１６を設置した場合の、スイッチング素子Ｑ４のスイッチング動作時にブスバー２に流れる電流Ｉb、ブスバー２上のＵ−Ｖ相間電位差Ｖu-v、回り込み電流Ｉkの変化を示すタイムチャートである。なお、回り込み電流Ｉkについては、Ｕ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの間にインダクダンス素子Ｌ３を設置した従来例と、電圧クランプ回路１６を設置した本願発明の一実施の形態とを対比して示す。
【００４５】
上述したように、スイッチング素子Ｑ４がオンした直後の電流Ｉbの立ち上がり期間Ｔ１と、スイッチング素子Ｑ４がオフしたときの電流Ｉbの立ち下がり期間Ｔ３では、ブスバー２の寄生インダクダンスＬbにより誘起電圧（Ｌb・dＩb/dt）が発生し、ブスバー２上のＵ−Ｖ相間電位差Ｖu-vが急激に立ち上がり（期間Ｔ１）、急激に立ち下がる（期間Ｔ３）。これらの期間Ｔ１、Ｔ３において、プリント配線基板上のグランドラインGNDのＵ−Ｖ相間にインダクダンス素子Ｌ３を設置した従来例では、ブスバー２上に発生した大きなＵ−Ｖ相間電位差Ｖu-vの影響を抑制できる。
【００４６】
これに対しプリント配線基板上のグランドラインGNDのＵ−Ｖ相間に電圧クランプ回路１６を設置した一実施の形態では、ブスバー２上に発生した大きなＵ−Ｖ相間電位差Ｖu-vの影響を完全に抑制できず、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNとの間にわずかに過渡電圧の影響が発生する。電圧クランプ回路１６の逆並列ダイオードＤ１１、Ｄ１２によって、ブスバー２上に発生したＵ−Ｖ相間電位差Ｖu-vをダイオードＤ１１、Ｄ１２の順方向電圧Ｖf以下に抑制できるが、図２に示すように、ブスバー２の寄生抵抗Ｒbと、プリント配線基板上の寄生抵抗Ｒkと抵抗器Ｒ１との和（Ｒk＋Ｒ１）に反比例したわずかな回り込み電流Ｉkが流れる。
【００４７】
一方、スイッチング素子Ｑ４が安定に動作している定常期間Ｔ２では、ブスバー２上に流れる電流Ｉbとブスバー２の寄生抵抗Ｒbに比例したＵ−Ｖ相間電位差Ｖu-vがブスバー２上に定常的に発生する。プリント配線基板上のグランドラインGNDのＵ−Ｖ相間にインダクダンス素子Ｌ３を設置した従来例では、このような定常的な電位差Ｖu-vを抑制できず、したがって、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNからＶ相Ｎ側グランドラインGND_VNへの大きな回り込み電流Ｉkが流れる。
【００４８】
これに対しプリント配線基板上のグランドラインGNDのＵ−Ｖ相間に電圧クランプ回路１６を設置した一実施の形態では、電圧クランプ回路１６の逆並列ダイオードＤ１１、Ｄ１２によって、ブスバー２上に発生したＵ−Ｖ相間電位差Ｖu-vをダイオードＤ１１、Ｄ１２の順方向電圧Ｖf以下に抑制するため、ブスバー２の寄生抵抗Ｒbと、プリント配線基板上の寄生抵抗Ｒkと抵抗器Ｒ１との和（Ｒk＋Ｒ１）に反比例したわずかな回り込み電流Ｉkが流れるだけである。
【００４９】
図１０はインバーターのＵ相出力電流Ｉuとプリント配線基板上のグランドラインGNDへの回り込み電流Ｉkの関係を示す。上述したように、インバーターのスイッチング素子Ｑ１〜Ｑ６はＰＷＭにしたがってパルス駆動されるから、運転時のＵ相出力電流Ｉuはサイン波となる。ＰＷＭの１パルスごとに、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNからＶ相Ｎ側グランドラインGND_VNへ図９の期間Ｔ１〜Ｔ３に示すような回り込み電流Ｉk（実施例）が発生するが、上述したようにこの回り込み電流Ｉk（実施例）は電圧クランプ回路１６によって十分に抑制されており、インバーター運転時の回り込み電流Ｉkも図１０に実線で示すように小さいものとなる。
【００５０】
このように、一実施の形態によればプリント配線基板上のグランドラインGNDの各相間に設けた電圧クランプ回路１６、１７によってグランドラインGNDへの回り込み電流Ｉkを十分に小さな値に抑制できるので、異常検知回路１１、１３や駆動回路１８〜２０などのインバーター制御回路を実装するプリント配線基板の発熱を防止することができる。
【００５１】
図１１は、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNを基準にしたＵＮエラー出力レベルと、プリント配線基板上のＶ相Ｎ側グランドラインGND_VNを基準にしたＶＮエラー出力レベルを示す。増幅器１２のＵＮエラー出力と増幅器１４のＶＮエラー出力を接続して共通のエラー通知回路１５へ入力する場合に、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNとの間に過渡的な電位差が発生すると、従来例(ｂ)に示すようにＶ相Ｎ側グランドラインGND_VNのレベルがＵ相Ｎ側のエラー出力レベルを超えてしまうことがあり、Ｖ相Ｎ側スイッチング素子Ｑ５に異常がないのにエラー通知回路１５からエラー信号が出力されてしまう。
【００５２】
この一実施の形態では、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの間に電圧クランプ回路１６を設置したので、ブスバー２上のＵ−Ｖ相間に大きな電位差Ｖu-vが発生しても、電圧クランプ回路１６の逆並列ダイオードＤ１１、Ｄ１２の順方向電圧Ｖf以下に抑制される。つまり、図１１(ｃ)に示すように、プリント配線基板上のＵ相Ｎ側グランドラインGND_UNとＶ相Ｎ側グランドラインGND_VNの電位差がＶfを超えることはない。
【００５３】
したがって、一実施の形態によれば、増幅器１２のＵＮエラー出力と増幅器１４のＶＮエラー出力を接続して共通のエラー通知回路１５へ入力する場合に、ブスバー２上のＵ−Ｖ相間に大きな電位差Ｖu-vが発生しても、エラー通知回路１５が誤動作を起こすことはない。なお、上記図９〜図１１の説明ではインバーター主回路Ｎ側のＵ相とＶ相について説明したが、Ｖ相とＷ相、Ｗ相とＵ相についても同様である。
【００５４】
また、スイッチング素子Ｑ１〜Ｑ６に図１２に示すような過大なコレクター電流Ｉcが流れた場合には、ブスバー２にも過大な電流Ｉbが流れ、過大な誘起電圧（Ｌb・dＩb/dt）が発生するが、電圧クランプ回路１６、１７の逆並列ダイオードＤ１１〜Ｄ１４と抵抗器Ｒ１、Ｒ２の作用によって、ダイオードＤ１１〜Ｄ１４と抵抗器Ｒ１、Ｒ２の両方の経路で電流が流れ、プリント配線基板上のグランドラインGNDの相間電位差を解消してプリント配線基板上のグランドラインGNDの相間電位差をダイオードＤ１１〜Ｄ１４の順方向電圧Ｖf以下にクランプする。一般的なダイオードの順方向電圧Ｖfは１．０Ｖ以下であり、この程度の電位差がプリント配線基板上のグランドラインGNDの相間に発生したとしても問題はない。
【００５５】
このように、一実施の形態によればプリント配線基板上のグランドラインGNDの各相間に設置した電圧クランプ回路１６、１７によって、グランドラインGNDの各相間の電位差をダイオードの順方向電圧Ｖf以下にクランプできるので、インバーター主回路Ｎ側のＵ相、Ｖ相、Ｗ相のエラー出力をまとめて共通のエラー通知回路１５の入力端子に接続することが可能になり、Ｕ、Ｖ、Ｗ相ごとにエラー通知回路を設置する必要がないのでコストを削減することができる。
【００５６】
なお、プリント配線基板上のグランドラインのパターン幅や、異常検出回路１１、１３や駆動回路１８〜２０などのスイッチング素子制御回路の内部構成などによって、許容できる回り込み電流Ｉkの値やグランドラインGNDの各相電位の変動量が異なるため、電圧クランプ回路１６、１７の抵抗器Ｒ１、Ｒ２の抵抗値は適用するインバーターごとに異なるが、少なくとも負側直流母線Ｎのブスバー２の寄生抵抗Ｒbより十分に大きく、スイッチング素子Ｑ１〜Ｑ６のスイッチング特性に影響を与えない範囲内の抵抗値が望ましい。
【００５７】
特許請求の範囲の構成要素と一実施の形態の構成要素との対応関係は次の通りである。すなわち、図１に示す回路がインバーター主回路を、異常検出回路１１、１３、増幅器１２、１４、駆動回路１８〜２０、コンデンサーＣ２〜Ｃ４、インダクダンス素子Ｌ１、Ｌ２が負側制御回路を、電圧クランプ回路１６、１７が電圧クランプ回路をそれぞれ構成する。なお、本発明の特徴的な機能を損なわない限り、各構成要素は上記構成に限定されるものではない。
【図面の簡単な説明】
【００５８】
【図１】一実施の形態の三相インバーターの主回路を示す図である。
【図２】図１に示すＵ相Ｎ側スイッチング素子とＶ相Ｎ側スイッチング素子の異常検出回路の詳細を示す図である。
【図３】図１に示すＵ、Ｖ、Ｗ相Ｎ側のスイッチング素子の駆動回路の詳細を示す図である。
【図４】Ｕ相Ｎ側のグランドラインとＶ相Ｎ側のグランドラインとの間に電圧クランプ回路を設置しない場合の、Ｕ相Ｎ側スイッチング素子とＶ相Ｎ側スイッチング素子の異常検出回路の動作を説明するための図である。
【図５】Ｕ相Ｎ側のグランドラインとＶ相Ｎ側のグランドラインとの間に電圧クランプ回路を設置せず、代わりにインダクダンス素子を設置した場合の、Ｕ相Ｎ側スイッチング素子とＶ相Ｎ側スイッチング素子の異常検出回路の動作を説明するための図である。
【図６】Ｕ相Ｎ側とＶ相Ｎ側のスイッチング素子の異常検出回路の動作を説明するための図である。
【図７】Ｕ相Ｎ側グランドラインとＶ相Ｎ側グランドラインの間にインダクダンス素子を設置した場合の、Ｕ相Ｎ側スイッチング素子のスイッチング動作時にブスバーに流れる電流Ｉb、ブスバー上のＵ−Ｖ相間電位差Ｖu-v、回り込み電流Ｉkの変化を示すタイムチャートである。
【図８】インバーターのＵ相出力電流Ｉuとプリント配線基板上のグランドラインへの回り込み電流Ｉkの関係を示す図である。
【図９】Ｕ相Ｎ側グランドラインとＶ相Ｎ側グランドラインの間に電圧クランプ回路を設置した場合の、Ｕ相Ｎ側スイッチング素子のスイッチング動作時にブスバーに流れる電流Ｉb、ブスバー上のＵ−Ｖ相間電位差Ｖu-v、回り込み電流Ｉkの変化を示すタイムチャートである。
【図１０】インバーターのＵ相出力電流Ｉuとプリント配線基板上のグランドラインへの回り込み電流Ｉkの関係を示す図である。
【図１１】プリント配線基板上のＵ相Ｎ側グランドラインを基準にしたＵＮエラー出力レベルと、プリント配線基板上のＶ相Ｎ側グランドラインを基準にしたＶＮエラー出力レベルを示す図である。
【図１２】インバーターのスイッチング素子に過大なコレクター電流Ｉcが流れた場合のプリント配線基板上のグランドラインの相間電位差Ｖu-vを示す図である。
【符号の説明】
【００５９】
１  正側直流母線Ｐ
２  負側直流母線Ｎ
３  インバーターＵ相交流出力線
４  インバーターＶ相交流出力線
５  インバーターＷ相交流出力線
１１、１３  異常検出回路
１２、１４  増幅器
１５、１５ａ、１５ｂ  エラー通知回路  
１６、１７  電圧クランプ回路
１８〜２０  駆動回路
Ｑ１〜Ｑ６  スイッチング素子
Ｄ１〜Ｄ６、Ｄ１１〜Ｄ１５  ダイオード
Ｒ１、Ｒ２  抵抗器
Ｌ１〜Ｌ３  インダクダンス素子
GND_UN  プリント配線基板上のＵ相Ｎ側グランドライン
GND_VN  プリント配線基板上のＶ相Ｎ側グランドライン
Ｔr1  トランス二次巻線
Ｃ１〜Ｃ５  コンデンサー
Ｒb  ブスバーの寄生抵抗
Ｌb  ブスバーの寄生インダクダンス
Ｒk  プリント配線基板上グランドラインの寄生抵抗
【図１】
2005168117.tif 000003
【図２】
2005168117.tif 000004
【図３】
2005168117.tif 000005
【図４】
2005168117.tif 000006
【図５】
2005168117.tif 000007
【図６】
2005168117.tif 000008
【図７】
2005168117.tif 000009
【図８】
2005168117.tif 000010
【図９】
2005168117.tif 000011
【図１０】
2005168117.tif 000012
【図１１】
2005168117.tif 000013
【図１２】
2005168117.tif 000014