(57)【要約】【課題】この発明は、インダクタンスに起因した電流による出力用スイッチング素子の誤動作を防止することができる駆動回路を提供することを課題とする。【解決手段】主回路素子Ｑ１のターンオン時に、閉回路Ａ２内にインダクタンスＬが存在すると、このインダクタンスＬにより電位差が生じ、制御用スイッチング素子ＦＥＴ４の寄生ダイオードを介して電流が閉回路Ａ２内を流れようとするが、閉回路Ａ２内にダイオードＤ２が配置されているため、ダイオードＤ２によりこの電流が遮断される。同様にして、閉回路Ａ１内にインダクタンスが存在すると、主回路素子Ｑ１のスイッチング時にこのインダクタンスに起因して閉回路Ａ１内を電流が流れようとするが、この電流はダイオードＤ１により遮断される。【選択図】図１
2005168263.tif 000002
【特許請求の範囲】
【請求項１】
駆動制御回路からの駆動信号により互いに直列に接続された一対の出力用スイッチング素子を駆動し、これら一対の出力用スイッチング素子の接続点を駆動対象となる回路素子の制御端子に接続してこの回路素子をオン／オフ制御する駆動回路において、
前記駆動制御回路は互いに直列に接続された一対の制御用スイッチング素子を有し、各出力用スイッチング素子は対応する制御用スイッチング素子と共に閉回路を形成し、
前記回路素子のスイッチング時に各閉回路内に存在するインダクタンスに起因して閉回路内を流れようとする電流を遮断することにより前記出力用スイッチング素子の誤動作を防止する誤動作防止手段
を備えることを特徴とする駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、駆動回路に係り、特にインバータ等の主回路素子を駆動する回路に関する。
【背景技術】
【０００２】
従来より、例えば特許文献１に示されるような駆動回路を用いて、インバータ等の主回路素子を駆動していた。
【０００３】
【特許文献１】特開２００３−２２４９８４号公報
【０００４】
この種の駆動回路の構成を図２に示す。この駆動回路はインバータ等の主回路素子Ｑ１を駆動対象としており、この主回路素子Ｑ１のゲート端子に、ＭＯＳＦＥＴからなり且つ互いに直列に接続された一対の出力用スイッチング素子ＦＥＴ１及びＦＥＴ２の接続点Ｐ０が接続されている。また、各スイッチング素子ＦＥＴ１及びＦＥＴ２のゲート端子が駆動制御回路Ｃ１に接続されており、駆動制御回路Ｃ１の両端に電源Ｅ１が接続されている。駆動制御回路Ｃ１は、ＭＯＳＦＥＴからなる制御用スイッチング素子ＦＥＴ３、抵抗Ｒ０及びＭＯＳＦＥＴからなる制御用スイッチング素子ＦＥＴ４が順次直列に接続されて構成されており、出力用スイッチング素子ＦＥＴ１のゲート端子が制御用スイッチング素子ＦＥＴ３と抵抗Ｒ０との接続点Ｐ１に、出力用スイッチング素子ＦＥＴ２のゲート端子が制御用スイッチング素子ＦＥＴ４と抵抗Ｒ０との接続点Ｐ２にそれぞれ接続されている。
【０００５】
外部からの入力信号に基づいて駆動制御回路Ｃ１から一対の出力用スイッチング素子ＦＥＴ１及びＦＥＴ２に駆動信号が出力されると、一対の出力用スイッチング素子ＦＥＴ１及びＦＥＴ２の一方がオン状態に、他方がオフ状態にされ、これにより主回路素子Ｑ１がオン／オフ制御される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般に、ＭＯＳＦＥＴは寄生ダイオードを有しており、例えば主回路素子Ｑ１をターンオンさせるときに、出力用スイッチング素子ＦＥＴ２及び制御用スイッチング素子ＦＥＴ４を含む閉回路内にインダクタンスＬが存在すると、このインダクタンスＬにより電位差が生じ、制御用スイッチング素子ＦＥＴ４の寄生ダイオードを介して電流が閉回路内を図１に実線矢印で示される方向に流れることにより、オフ状態の出力用スイッチング素子ＦＥＴ２が誤ってオンしようとする。このように出力用スイッチング素子ＦＥＴ２が誤動作すると、主回路素子Ｑ１の動作が不安定になってしまう虞があった。
この発明はこのような問題点を解消するためになされたもので、インダクタンスに起因した電流による出力用スイッチング素子の誤動作を防止することができる駆動回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明に係る駆動回路は、駆動制御回路からの駆動信号により互いに直列に接続された一対の出力用スイッチング素子を駆動し、これら一対の出力用スイッチング素子の接続点を駆動対象となる回路素子の制御端子に接続してこの回路素子をオン／オフ制御する駆動回路において、駆動制御回路は互いに直列に接続された一対の制御用スイッチング素子を有し、各出力用スイッチング素子は対応する制御用スイッチング素子と共に閉回路を形成し、回路素子のスイッチング時に各閉回路内に存在するインダクタンスに起因して閉回路内を流れようとする電流を遮断することにより出力用スイッチング素子の誤動作を防止する誤動作防止手段を備えるものである。
主回路素子のターンオン時に、出力用スイッチング素子と対応する制御用スイッチング素子を含む閉回路内にインダクタンスが存在すると、このインダクタンスにより電位差が生じ、制御用スイッチング素子の寄生ダイオードを介して電流が閉回路内を流れようとするが、閉回路内に設けられた誤動作防止手段によりこの電流が遮断され、これにより出力用スイッチング素子の誤動作を防止することができる。
【発明の効果】
【０００８】
この発明によれば、回路素子のスイッチング時に各閉回路内に存在するインダクタンスに起因して閉回路内を流れようとする電流を誤動作防止手段により遮断するようにしたので、この電流による出力用スイッチング素子の誤動作を防止することができる。
【発明を実施するための最良の形態】
【０００９】
以下、この発明の実施の形態を添付図面に基づいて説明する。
図１に実施の形態に係る駆動回路の構成を示す。この駆動回路では、図２に示した従来の回路において、出力用スイッチング素子ＦＥＴ１と制御用スイッチング素子ＦＥＴ３とから形成される閉回路、及び出力用スイッチング素子ＦＥＴ２と制御用スイッチング素子ＦＥＴ４とから形成される閉回路にそれぞれ出力用スイッチング素子ＦＥＴ１及びＦＥＴ２の誤動作防止手段であるダイオードＤ１及びＤ２を配置したものである。
【００１０】
すなわち、この駆動回路はインバータ等の主回路素子Ｑ１を駆動対象としており、この主回路素子Ｑ１のゲート端子に、ＭＯＳＦＥＴからなり且つ互いに直列に接続された一対の出力用スイッチング素子ＦＥＴ１及びＦＥＴ２の接続点Ｐ０が接続されている。また、各スイッチング素子ＦＥＴ１及びＦＥＴ２のゲート端子が駆動制御回路Ｃ１に接続されており、駆動制御回路Ｃ１の両端に電源Ｅ１が接続されている。
【００１１】
駆動制御回路Ｃ１は、ＭＯＳＦＥＴからなる制御用スイッチング素子ＦＥＴ３、ダイオードＤ１、抵抗Ｒ０、ダイオードＤ２及びＭＯＳＦＥＴからなる制御用スイッチング素子ＦＥＴ４が順次直列に接続されて構成されている。また、出力用スイッチング素子ＦＥＴ１のゲート端子がダイオードＤ１と抵抗Ｒ０との接続点Ｐ１に、出力用スイッチング素子ＦＥＴ２のゲート端子がダイオードＤ２と抵抗Ｒ０との接続点Ｐ２にそれぞれ接続されている。さらに、出力用スイッチング素子ＦＥＴ１のソース端子と制御用スイッチング素子ＦＥＴ３のソース端子とが抵抗Ｒ１を介して接続されることにより閉回路Ａ１を形成すると共に、出力用スイッチング素子ＦＥＴ２のソース端子と制御用スイッチング素子ＦＥＴ４のソース端子とが抵抗Ｒ２を介して接続されることにより閉回路Ａ２を形成している。
【００１２】
ここで、ダイオードＤ１は、制御用スイッチング素子ＦＥＴ３のドレイン端子から接続点Ｐ１に向かって流れようとする電流を通す一方、接続点Ｐ１から制御用スイッチング素子ＦＥＴ３のドレイン端子に向かって流れようとする電流を遮断するように配置されている。またダイオードＤ２は、接続点Ｐ２から制御用スイッチング素子ＦＥＴ４のドレイン端子に向かって流れようとする電流を通す一方、制御用スイッチング素子ＦＥＴ４のドレイン端子から接続点Ｐ２に向かって流れようとする電流を遮断するように配置されている。なお、一対の制御用スイッチング素子ＦＥＴ３及びＦＥＴ４のゲート端子は互いに接続されており、その接続点に外部からの入力信号が入力される構成になっている。
【００１３】
次に、このような構成を有する駆動回路の動作を説明する。外部からの入力信号に基づいて駆動制御回路Ｃ１から一対の出力用スイッチング素子ＦＥＴ１及びＦＥＴ２に駆動信号が出力されると、一対の出力用スイッチング素子ＦＥＴ１及びＦＥＴ２の一方がオン状態に、他方がオフ状態にされ、これにより主回路素子Ｑ１がオン／オフ制御される。
【００１４】
ここで、例えば主回路素子Ｑ１をターンオンさせるときには、駆動制御回路Ｃ１の制御用スイッチング素子ＦＥＴ３をオフ状態に、制御用スイッチング素子ＦＥＴ４をオン状態にすることにより、出力用スイッチング素子ＦＥＴ１をオン状態に、出力用スイッチング素子ＦＥＴ２をオフ状態にし、これにより主回路素子Ｑ１をターンオンさせる。
このような主回路素子Ｑ１のターンオン時に、例えば出力用スイッチング素子ＦＥＴ２及び制御用スイッチング素子ＦＥＴ４を含む閉回路Ａ２内にインダクタンスＬが存在すると、このインダクタンスＬにより電位差が生じ、制御用スイッチング素子ＦＥＴ４の寄生ダイオードを介して電流が閉回路Ａ２内を図１に破線矢印で示される方向に流れようとするが、閉回路Ａ２内にダイオードＤ２が配置されているため、ダイオードＤ２によりこの電流が遮断される。従って、出力用スイッチング素子ＦＥＴ２のゲート・ソース間の充電が回避され、これによりオフ状態の出力用スイッチング素子ＦＥＴ２が誤オンすることが防止される。このようにして出力用スイッチング素子ＦＥＴ２の誤動作を防止することができる。
【００１５】
同様にして、出力用スイッチング素子ＦＥＴ１及び制御用スイッチング素子ＦＥＴ３を含む閉回路Ａ１においても、閉回路Ａ１内にインダクタンスが存在すると、主回路素子Ｑ１のスイッチング時にこのインダクタンスに起因して閉回路Ａ１内を電流が流れようとするが、この電流はダイオードＤ１により遮断されるため、出力用スイッチング素子ＦＥＴ１の誤動作が防止される。
このように出力用スイッチング素子ＦＥＴ１及びＦＥＴ２の誤動作が防止されるため、これら出力用スイッチング素子ＦＥＴ１及びＦＥＴ２により主回路素子Ｑ１を安定してオン／オフ制御することができる。
【００１６】
なお、上述の実施の形態において、主回路素子Ｑ１と抵抗Ｒ２と出力用スイッチング素子ＦＥＴ２とにより閉回路Ａ３が形成されているが、この閉回路Ａ３の制御用スイッチング素子ＦＥＴ２と接続点Ｐ０との間にダイオードを配置すれば、閉回路Ａ３内にインダクタンスが存在して主回路素子Ｑ１のスイッチング時にこのインダクタンスに起因して閉回路Ａ３内を電流が流れようとしても、この電流をダイオードで遮断することにより主回路素子Ｑ１の誤動作を防止することができる。
【図面の簡単な説明】
【００１７】
【図１】この発明の実施の形態に係る駆動回路の構成を示す図である。
【図２】従来の駆動回路の構成を示す図である
【符号の説明】
【００１８】
Ｑ１  主回路素子、ＦＥＴ１，ＦＥＴ２  出力用スイッチング素子、ＦＥＴ３，ＦＥＴ４  制御用スイッチング素子、Ｃ１  駆動制御回路、Ｅ１  電源、Ｄ１，Ｄ２  ダイオード、Ａ１，Ａ２，Ａ３  閉回路、Ｌ  インダクタンス、Ｐ０，Ｐ１，Ｐ２  接続点。
【図１】
2005168263.tif 000003
【図２】
2005168263.tif 000004