(57)【要約】【課題】占有面積を増大させることなく容量値の増加が図れるプレーナ型キャパシタを有する半導体記憶装置およびその製造方法を提供する。【解決手段】Ｐ型半導体基板１のＮ型ウェルにＰ型ソース領域８ｂに接続するようにストレージノードとして機能するＰ型拡散層１５が形成されている。そして、Ｐ型拡散層１５上には、容量絶縁膜４ｂを介してプレート電極５ｂが形成されている。そして、プレート電極５ｂの側面上にはプレート部サイドウォール７ｂとが形成されている。そして、層間絶縁膜９を貫通してソース領域８ｂに一部が到達するように形成された容量形成部コンタクトプラグ１０ｂが形成されている。この構成によれば、プレート電極５ｂとプレート部サイドウォール７ｂと容量形成部コンタクトプラグ１０ｂによるキャパシタによって、キャパシタ容量を増加することができる。【選択図】    図１
2005019598.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体層に形成された第２導電型の第１の拡散層と、
前記第１の拡散層上に形成された容量絶縁膜と、
前記容量絶縁膜上に形成されたプレート電極と、
前記プレート電極上に形成されたプレート上絶縁膜と、
前記プレート電極の側面上に形成された第１のサイドウォールと、
前記プレート電極の側方下に位置する前記半導体層に形成され、前記第１の拡散層に接続された第２導電型の第２の拡散層と、
前記プレート上絶縁膜及び前記第２の拡散層の形成された前記半導体層上に形成された絶縁膜と、
前記絶縁膜に設けられ、底部の一部が前記第２の拡散層に接続された第１のコンタクトプラグとを備え、
前記第１のコンタクトプラグは、少なくとも前記第１のサイドウォールを跨って形成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
前記半導体層上に形成され、前記容量絶縁膜と同一な絶縁膜からなるゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記プレート電極と同一な導電膜からなるゲート電極と、
前記ゲート電極上に形成され、前記プレート上絶縁膜と同一な絶縁膜からなるゲート上絶縁膜と、
前記ゲート電極の側面上に形成され、前記第１のサイドウォールと同一な絶縁膜からなる第２のサイドウォールと、
前記ゲート電極の両側方下に位置する前記半導体層に形成された第２導電型の第３の拡散層及び第４の拡散層と、
前記絶縁膜に設けられ、前記第３の拡散層に接続された第２のコンタクトプラグとを備え、
前記第２の拡散層と第４の拡散層は、同一の拡散層であることを特徴とする半導体記憶装置。
【請求項３】
請求項１又は２記載の半導体記憶装置において、
前記第１のコンタクトプラグは、少なくとも２つ以上形成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１〜３のうちのいずれか１項に記載の半導体記憶装置において、
前記第１のコンタクトプラグは、ゲート長方向の幅がゲート幅方向の幅に比べて広く形成されており、前記プレート電極の上に延在していることを特徴とする半導体記憶装置。
【請求項５】
請求項１又は２記載の半導体記憶装置において、
前記第１のコンタクトプラグは、ゲート幅方向の幅がゲート長方向の幅に比べて広く形成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項１〜５のうちのいずれか１項に記載の半導体記憶装置において、
前記容量絶縁膜の誘電率ε１と、前記第１のサイドウォールの誘電率ε２との関係は、ε１≦ε２であることを特徴とする半導体記憶装置。
【請求項７】
請求項１〜６のうちのいずれか１項に記載の半導体記憶装置において、
前記容量絶縁膜の誘電率ε１と、前記プレート上絶縁膜の誘電率ε３との関係は、ε１≦ε３であることを特徴とする半導体記憶装置。
【請求項８】
第１導電型の半導体層に第２導電型の第１の拡散層を形成する工程（ａ）と、
前記第１の拡散層上に容量絶縁膜を形成する工程（ｂ）と、
前記容量絶縁膜上にプレート電極を形成する工程（ｃ）と、
前記プレート電極上にプレート上絶縁膜を形成する工程（ｄ）と、
前記プレート電極をマスクにして、前記半導体層に自己整合的に第２導電型の第２の拡散層を形成する工程（ｅ）と、
前記プレート電極の側面上に第１のサイドウォールを形成する工程（ｆ）と、
前記工程（ｆ）の後に、基板上に絶縁膜を形成する工程（ｇ）と、
前記絶縁膜を貫通して、底部の一部が前記第２の拡散層に到達する第１のコンタクトホールを形成する工程（ｈ）と、
前記第１のコンタクトホール内に、導電材料からなる第１のコンタクトプラグを形成する工程（ｉ）とを備え、
前記第１のコンタクトプラグは、少なくとも前記第１のサイドウォールを跨って形成されることを特徴とする半導体記憶装置の製造方法。
【請求項９】
請求項８記載の半導体記憶装置の製造方法において、
前記工程（ｂ）では、前記半導体層上に、前記容量絶縁膜と同一な絶縁膜からなるゲート絶縁膜を形成し、
前記工程（ｃ）では、前記ゲート絶縁膜上に、前記プレート電極と同一な導電膜からなるゲート電極を形成し、
前記工程（ｄ）では、前記ゲート電極上に、前記プレート上絶縁膜と同一な絶縁膜からなるゲート上絶縁膜を形成し、
前記工程（ｅ）では、前記ゲート電極をマスクにして、前記半導体層に自己整合的に第２導電型の第３の拡散層及び第４の拡散層を形成し、
前記工程（ｆ）では、前記ゲート電極の側面上に、前記第１のサイドウォールと同一な絶縁膜からなる第２のサイドウォールを形成し、
前記工程（ｈ）では、前記絶縁膜を貫通して、前記第３の拡散層に到達する第２のコンタクトホールを形成し、
前記工程（ｉ）では、前記第１のコンタクトホール内に、前記第１のコンタクトプラグと同一な導電材料からなる第２のコンタクトプラグを形成し、
前記第２の拡散層と第４の拡散層は、同一の拡散層であることを特徴とする半導体記憶装置の製造方法。
【請求項１０】
請求項８又は９記載の半導体記憶装置の製造方法において、前記第１のコンタクトプラグは、少なくとも２つ以上形成することを特徴とする半導体記憶装置の製造方法。
【請求項１１】
請求項８〜１０のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記第１のコンタクトプラグは、ゲート長方向の幅がゲート幅方向の幅に比べて広く形成されており、前記プレート電極の上に延在していることを特徴とする半導体記憶装置の製造方法。
【請求項１２】
請求項８又は９記載の半導体記憶装置の製造方法において、前記第１のコンタクトプラグは、ゲート幅方向の幅がゲート長方向の幅に比べて広く形成されていることを特徴とする半導体記憶装置の製造方法。
【請求項１３】
請求項８〜１２のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記容量絶縁膜の誘電率ε１と、前記第１のサイドウォールの誘電率ε２との関係は、ε１≦ε２であることを特徴とする半導体記憶装置の製造方法。
【請求項１４】
請求項８〜１３のうちのいずれか１項に記載の半導体記憶装置の製造方法において、
前記容量絶縁膜の誘電率ε１と、前記プレート上絶縁膜の誘電率ε３との関係は、ε１≦ε３であることを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、特にプレーナ型キャパシタを有する半導体記憶装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、大容量のメモリ容量と高速のデータ転送速度を要求されるマルチメディア機器向けに、高性能ロジック回路にＤＲＡＭを混載したＤＲＡＭ混載プロセスが実用化されている。そのプロセスはキャパシタを基板内部のトレンチ内に形成するトレンチ型キャパシタと、基板表面にキャパシタ電極を三次元的に積み上げるスタック型キャパシタとに大きく分けることができる。どちらのＤＲＡＭ混載プロセスも、キャパシタを形成するために複雑な工程を有しており、開発期間および製造期間が長期化する上に歩留まり向上がますます困難という課題を抱えていた。そこで、より簡便にメモリセルを形成できるプロセスとしてゲート絶縁膜を容量絶縁膜に、ゲート電極をプレート電極に使用する所謂プレーナ型キャパシタを有するＤＲＡＭ混載プロセスが最近改めて注目を集めている（例えば、特許文献１参照）。
【０００３】
図８は、従来のプレーナ型キャパシタを有する半導体記憶装置であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’箇所の断面図、（ｃ）は（ａ）のＢ−Ｂ’箇所の断面図である。なお、図８（ａ）には、構成を分かりやすくするために、図８（ｂ）及び図８（ｃ）に図示している構成物のうちの一部のみを図示している。
【０００４】
図８において、１０１はＰ型シリコン基板、１０２はＮ型ウェル、１０３は素子分離絶縁膜、１０４ａはゲート絶縁膜、１０４ｂは容量絶縁膜、１０５ａはゲート電極、１０５ｂはプレート電極、１０６ａはＰ型ドレイン領域、１０６ｂはＰ型ソース領域、１０７はＰ型拡散層、１０８は層間絶縁膜、１０９はビットライン部コンタクトプラグ、１１０はビットラインである。
【０００５】
この従来の半導体記憶装置では、ソース領域１０６ｂに接続されているストレージノードとして機能するＰ型拡散層１０７と容量絶縁膜１０４ｂとプレート電極１０５ｂとによって、プレーナ型キャパシタが構成されている。
【０００６】
【特許文献１】
特開昭６２−１３１５６４号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上記のような従来のプレーナ型キャパシタでは、キャパシタの容量値は、Ｐ型拡散層１０７とプレート電極１０５ｂの対向面積によって決まる。そのため、容量値を増加させる場合、Ｐ型拡散層１０７の面積を大きくする必要があるため、プレーナ型キャパシタの占有面積が増加するという課題がある。
すなわち、従来の構造において、プレート電極１０５ｂとＰ型拡散層１０７の対向面積をＳμｍ２、容量絶縁膜１０４ｂの厚さをＤｎｍ、容量絶縁膜１０４ｂの誘電率をε１とした場合、キャパシタ容量はおよそε１×８．８５×Ｓ÷Ｄ（単位ｆＦ）となるので、キャパシタ容量を増加するためには、プレート電極１０５ｂとＰ型拡散層１０７の対向面積を増加させる必要がある。
【０００８】
本発明の目的は、占有面積を増大させることなく容量値の増加が図れるプレーナ型キャパシタを有する半導体記憶装置およびその製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明の半導体装置は、第１導電型の半導体層に形成された第２導電型の第１の拡散層と、前記第１の拡散層上に形成された容量絶縁膜と、前記容量絶縁膜上に形成されたプレート電極と、前記プレート電極上に形成されたプレート上絶縁膜と、前記プレート電極の側面上に形成された第１のサイドウォールと、前記プレート電極の側方下に位置する前記半導体層に形成され、前記第１の拡散層に接続された第２導電型の第２の拡散層と、前記プレート上絶縁膜及び前記第２の拡散層の形成された前記半導体層上に形成された絶縁膜と、前記絶縁膜に設けられ、底部の一部が前記第２の拡散層に接続された第１のコンタクトプラグとを備え、前記第１のコンタクトプラグは、少なくとも前記第１のサイドウォールを跨って形成されている。
【００１０】
この構成によれば、第１の拡散層と容量絶縁膜とプレート電極とによって得られるキャパシタ容量に加えて、プレート電極と第１のサイドウォールと第１のコンタクトプラグによってキャパシタ容量を得ることができる。従って、占有面積を増大させることなくプレーナ型キャパシタの容量値の増加を図ることができる。
【００１１】
上記半導体記憶装置において、前記半導体層上に形成され、前記容量絶縁膜と同一な絶縁膜からなるゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記プレート電極と同一な導電膜からなるゲート電極と、前記ゲート電極上に形成され、前記プレート上絶縁膜と同一な絶縁膜からなるゲート上絶縁膜と、前記ゲート電極の側面上に形成され、前記第１のサイドウォールと同一な絶縁膜からなる第２のサイドウォールと、前記ゲート電極の両側方下に位置する前記半導体層に形成された第２導電型の第３の拡散層及び第４の拡散層と、前記絶縁膜に設けられ、前記第３の拡散層に接続された第２のコンタクトプラグとを備え、前記第２の拡散層と第４の拡散層は、同一の拡散層である。
【００１２】
上記半導体記憶装置において、前記第１のコンタクトプラグは、少なくとも２つ以上形成されている。
【００１３】
上記半導体記憶装置において、前記第１のコンタクトプラグは、ゲート長方向の幅がゲート幅方向の幅に比べて広く形成されており、前記プレート電極の上に延在している。
【００１４】
上記半導体記憶装置において、前記第１のコンタクトプラグは、ゲート幅方向の幅がゲート長方向の幅に比べて広く形成されている。
【００１５】
上記半導体記憶装置において、前記容量絶縁膜の誘電率ε１と、前記第１のサイドウォールの誘電率ε２との関係は、ε１≦ε２である。
【００１６】
上記半導体記憶装置において、前記容量絶縁膜の誘電率ε１と、前記プレート上絶縁膜の誘電率ε３との関係は、ε１≦ε３である。
【００１７】
本発明の半導体装置の製造方法は、第１導電型の半導体層に第２導電型の第１の拡散層を形成する工程（ａ）と、前記第１の拡散層上に容量絶縁膜を形成する工程（ｂ）と、前記容量絶縁膜上にプレート電極を形成する工程（ｃ）と、前記プレート電極上にプレート上絶縁膜を形成する工程（ｄ）と、前記プレート電極をマスクにして、前記半導体層に自己整合的に第２導電型の第２の拡散層を形成する工程（ｅ）と、前記プレート電極の側面上に第１のサイドウォールを形成する工程（ｆ）と、前記工程（ｆ）の後に、基板上に絶縁膜を形成する工程（ｇ）と、前記絶縁膜を貫通して、底部の一部が前記第２の拡散層に到達する第１のコンタクトホールを形成する工程（ｈ）と、前記第１のコンタクトホール内に、導電材料からなる第１のコンタクトプラグを形成する工程（ｉ）とを備え、前記第１のコンタクトプラグは、少なくとも前記第１のサイドウォールを跨って形成される。
【００１８】
この構成によれば、プロセス工程を増加させることなく、簡便なプロセスによって、第１の拡散層と容量絶縁膜とプレート電極とによって得られるキャパシタ容量に加えて、プレート電極と第１のサイドウォールと第１のコンタクトプラグによってキャパシタ容量を得ることができる。従って、占有面積を増大させることなくプレーナ型キャパシタの容量値の増加を図ることができる。
【００１９】
上記半導体記憶装置の製造方法において、前記工程（ｂ）では、前記半導体層上に、前記容量絶縁膜と同一な絶縁膜からなるゲート絶縁膜を形成し、前記工程（ｃ）では、前記ゲート絶縁膜上に、前記プレート電極と同一な導電膜からなるゲート電極を形成し、前記工程（ｄ）では、前記ゲート電極上に、前記プレート上絶縁膜と同一な絶縁膜からなるゲート上絶縁膜を形成し、前記工程（ｅ）では、前記ゲート電極をマスクにして、前記半導体層に自己整合的に第２導電型の第３の拡散層及び第４の拡散層を形成し、前記工程（ｆ）では、前記ゲート電極の側面上に、前記第１のサイドウォールと同一な絶縁膜からなる第２のサイドウォールを形成し、前記工程（ｈ）では、前記絶縁膜を貫通して、前記第３の拡散層に到達する第２のコンタクトホールを形成し、前記工程（ｉ）では、前記第１のコンタクトホール内に、前記第１のコンタクトプラグと同一な導電材料からなる第２のコンタクトプラグを形成し、前記第２の拡散層と第４の拡散層は、同一の拡散層である。
【００２０】
上記半導体記憶装置の製造方法において、前記第１のコンタクトプラグは、少なくとも２つ以上形成する。
【００２１】
上記半導体記憶装置の製造方法において、前記第１のコンタクトプラグは、ゲート長方向の幅がゲート幅方向の幅に比べて広く形成されており、前記プレート電極の上に延在している。
【００２２】
上記半導体記憶装置の製造方法において、前記第１のコンタクトプラグは、ゲート幅方向の幅がゲート長方向の幅に比べて広く形成されている。
【００２３】
上記半導体記憶装置の製造方法において、前記容量絶縁膜の誘電率ε１と、前記第１のサイドウォールの誘電率ε２との関係は、ε１≦ε２である。
【００２４】
上記半導体記憶装置の製造方法において、前記容量絶縁膜の誘電率ε１と、前記プレート上絶縁膜の誘電率ε３との関係は、ε１≦ε３である。
【００２５】
【発明の実施の形態】
（第１の実施形態）
以下本発明の第１の実施形態について、図面を参照しながら説明する。
【００２６】
図１は、本発明の第１の実施形態に係る半導体記憶装置であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’箇所の断面図、（ｃ）は（ａ）のＢ−Ｂ’箇所の断面図である。なお、図１（ａ）には、構成を分かりやすくするために、図１（ｂ）及び図１（ｃ）に図示している構成物のうちの一部のみを図示している。
【００２７】
図１に示す半導体記憶装置は、シリコンからなるＰ型半導体基板１に形成されたＮ型ウェル２と、活性領域を取り囲み分離する素子分離絶縁膜３と、半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜４ａと、ゲート絶縁膜４ａ上に形成されたゲート電極５ａと、ゲート電極５ａ上に形成されたシリコン窒化膜からなるゲート上絶縁膜６ａと、ゲート電極５ａの側面上に形成されたシリコン窒化膜からなるゲート部サイドウォール７ａと、半導体基板１におけるゲート電極５ａの側方下に形成されたＰ型ドレイン領域８ａ及びＰ型ソース領域８ｂとが形成されている。
【００２８】
そして、Ｐ型ソース領域８ｂに接続するように半導体基板１に形成されたストレージノードとして機能するＰ型拡散層１５と、Ｐ型拡散層１５上に形成されゲート絶縁膜４ａと同じシリコン酸化膜からなる容量絶縁膜４ｂと、容量絶縁膜４ｂ及び素子分離絶縁膜３上に形成されゲート電極５ａと同じ導電膜からなるプレート電極５ｂと、プレート電極５ｂ上に形成されゲート上絶縁膜６ａと同じシリコン窒化膜からなるプレート上絶縁膜６ｂと、ソース領域８ｂ上に位置するプレート電極５ｂの側面上に形成されゲート部サイドウォール７ａと同じシリコン窒化膜からなるプレート部サイドウォール７ｂとが形成されている。
【００２９】
そして、ゲート電極５ａ及びプレート電極５ｂの形成された半導体基板１上に形成された層間絶縁膜９と、層間絶縁膜９を貫通してドレイン領域８ａに到達するように形成されたビットライン部コンタクトプラグ１０ａと、層間絶縁膜９を貫通してソース領域８ｂに一部が到達するように形成された容量形成部コンタクトプラグ１０ｂと、層間絶縁膜９上にビットライン部コンタクトプラグ１０ａ及び容量形成部コンタクトプラグ１０ｂにそれぞれ接続するように形成されたビットライン部コンタクトパット１１ａ及び容量形成部コンタクトパット１１ｂと、ビットライン部コンタクトパット１１ａ、容量形成部コンタクトパット１１ｂ及び層間絶縁膜９上に形成された層間絶縁膜１２と、層間絶縁膜１２を貫通してビットライン部コンタクトパット１１ａに到達するように形成されたビットライン部コンタクトプラグ１３と、層間絶縁膜１２上にビットライン部コンタクトプラグ１３に接続するように形成されたビットライン１４とが形成されている。本実施形態の容量形成部コンタクトプラグ１０ｂは、ビットライン部コンタクトプラグ１０ａと同じ大きさを有し、正方形あるいは円形の形状を有している。
【００３０】
図２〜図４は、本発明の第１の実施形態にかかる半導体記憶装置の製造工程を示す断面図である。
【００３１】
まず、図２（ａ）に示す工程で、Ｐ型半導体基板１にＮ型ウェル２及び素子分離絶縁膜３を形成する。その後、フォトリソグラフィ及びイオン注入法を用いて、半導体基板１の容量素子形成領域にｐ型不純物であるボロンを注入して、容量素子のストレージノードとなるＰ型拡散層１５を形成する。その後、半導体基板１上に、厚さ３ｎｍのシリコン酸化膜４及び厚さ２００ｎｍのポリシリコン膜５を順次形成した後、ポリシリコン膜５上に厚さ１０ｎｍのシリコン窒化膜６を形成する。
【００３２】
次に、図２（ｂ）に示す工程で、フォトリソグラフィ及びドライエッチングによりシリコン窒化膜６、ポリシリコン膜５及びシリコン酸化膜４をパターニングする。これにより、トランジスタのゲート形成領域に、ゲート絶縁膜４ａ、ゲート電極５ａ及びゲート上絶縁膜６ａを形成する。同時に容量素子形成領域のＰ型拡散層１５上に容量絶縁膜４ｂ、プレート電極５ｂ及びプレート上絶縁膜６ｂを形成する。
【００３３】
次に、図２（ｃ）に示す工程で、ゲート電極５ａ及びプレート電極５ｂをマスクにして、半導体基板１にｐ型不純物であるボロンを注入エネルギー３０ｋｅＶ、ドーズ量４×１０１３／ｃｍ２の条件でイオン注入を行い、Ｐ型ドレイン領域８ａ及びＰ型ソース領域８ｂを形成する。このとき、ソース領域８ｂがＰ型拡散層１５に接続されるように形成する。
【００３４】
次に、図３（ａ）に示す工程で、基板上の全面に厚さ５ｎｍのシリコン窒化膜を形成した後、異方性ドライエッチによりシリコン窒化膜をエッチバックして、ゲート電極５ａの側面上にゲート部サイドウォール７ａを形成するとともに、プレート電極５ｂの側面上にプレート部サイドウォール７ｂを形成する。
【００３５】
次に、図３（ｂ）に示す工程で、基板上の全面に、厚さ６００ｎｍのＢＰＳＧ膜からなる層間絶縁膜９を形成した後、ＣＭＰ法により表面を平坦化する。その後、フォトリソグラフィ及びドライエッチングにより層間絶縁膜９にドレイン領域８ａ及びソース領域８ｂに到達するコンタクトホール１６ａ、１６ｂを形成する、このとき、ソース領域８ｂに到達するコンタクトホール１６ｂは、ホール１６ｂの底部の一部領域がソース領域８ｂに到達し、ホール１６ｂの底部の他部領域がプレート部サイドウォール７ｂ及びプレート電極５ｂの端部上になるように形成する。
【００３６】
次に、図３（ｃ）に示す工程で、コンタクトホール１６ａ、１６ｂを含む層間絶縁膜９上にタングステン膜を形成した後、ＣＭＰ法により層間絶縁膜９上の不要なタングステン膜を除去して、ドレイン領域８ａに接続されるビットライン部コンタクト１０ａ及びソース領域８ｂに接続される容量形成部コンタクト１０ｂを形成する。これにより、プレート電極５ｂと容量形成部コンタクト１０ｂとの間に、プレート部サイドウォール７ｂが形成された構成となる。
【００３７】
次に、図４（ａ）に示す工程で、基板上にＡｌ合金膜を形成した後、フォトリソグラフィ及びドライエッチングにより、ビットライン部コンタクト１０ａ及び容量形成部コンタクト１０ｂに接続されるコンタクトパット１１ａ、１１ｂを形成する。その後、コンタクトパット１１ａ、１１ｂ及び層間絶縁膜９上にＢＰＳＧ膜からなる厚さ４００ｎｍの層間絶縁膜１２を形成した後、ＣＭＰ法により表面の平坦化をする。
【００３８】
次に、図４（ｂ）に示す工程で、層間絶縁膜１２にコンタクトパット１１ａに到達するコンタクトホールを形成した後、ＣＭＰ法を用いてコンタクトホール内に選択的にタングステンを形成して、ビットライン部コンタクトプラグ１３を形成する。その後、層間絶縁膜１２上に、ビットライン部コンタクトプラグ１３に接続される導電膜からなるビットライン１４を形成する。
【００３９】
本実施形態の半導体記憶装置及びその製造方法によれば、ソース領域８ｂに接続されている容量形成部コンタクトプラグ１０ｂの底部は、一部がソース領域８ｂに接続され、他部はプレート部サイドウォール７ｂ及びプレート上絶縁膜６ｂの上に形成されている。従って、容量形成部コンタクトプラグ１０ｂとプレート電極５ｂとの間には、膜厚の薄いプレート部サイドウォール７ｂが形成されているため、この間でカップリング容量が発生する。仮に、プレート電極５ｂの高さをＡμｍ、容量形成部コンタクトプラグ１０ｂの径をＲμｍ、プレート部サイドウォール７ｂの厚さをＤ２ｎｍとし、サイドウォール７ｂの誘電率をε２とすると、キャパシタ容量はおよそε２×８．８５×Ａ×Ｒ÷Ｄ２（単位ｆＦ）となり、トータルのキャパシタ容量を増加させる。この結果、Ｐ型拡散層１５と容量絶縁膜４ｂとプレート電極５ｂとによって得られるキャパシタ容量に加えて、プレート電極５ｂとプレート部サイドウォール７ｂと容量形成部コンタクトプラグ１０ｂとによって得られるキャパシタ容量を増加させることができるので、より小さな面積でメモリ動作を可能にする容量を確保できる。
【００４０】
（第２の実施形態）
以下本発明の第２の実施形態について、図面を参照しながら説明する。
【００４１】
図５は、本発明の第２の実施形態に係る半導体記憶装置であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’箇所の断面図、（ｃ）は（ａ）のＢ−Ｂ’箇所の断面図である。なお、図５（ａ）には、構成を分かりやすくするために、図５（ｂ）及び図５（ｃ）に図示している構成物のうちの一部のみを図示している。
【００４２】
図５に示す半導体記憶装置は、シリコンからなるＰ型半導体基板１に形成されたＮ型ウェル２と、活性領域を取り囲み分離する素子分離絶縁膜３と、半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜４ａと、ゲート絶縁膜４ａ上に形成されたゲート電極５ａと、ゲート電極５ａ上に形成されたシリコン窒化膜からなるゲート上絶縁膜６ａと、ゲート電極５ａの側面上に形成されたシリコン窒化膜からなるゲート部サイドウォール７ａと、半導体基板１におけるゲート部サイドウォール７ａの側方下に形成されたＰ型ドレイン領域８ａ及びＰ型ソース領域８ｂとが形成されている。
【００４３】
そして、Ｐ型ソース領域８ｂに接続するように半導体基板１に形成されたストレージノードとして機能するＰ型拡散層１５と、Ｐ型拡散層１５上に形成されゲート絶縁膜４ａと同じシリコン酸化膜からなる容量絶縁膜４ｂと、容量絶縁膜４ｂ及び素子分離絶縁膜３上に形成されゲート電極５ａと同じ導電膜からなるプレート電極５ｂと、プレート電極５ｂ上に形成されゲート上絶縁膜６ａと同じシリコン窒化膜からなるプレート上絶縁膜６ｂと、ソース領域８ｂ上に位置するプレート電極５ｂの側面上に形成されゲート部サイドウォール７ａと同じシリコン窒化膜からなるプレート部サイドウォール７ｂとが形成されている。
【００４４】
そして、ゲート電極５ａ及びプレート電極５ｂの形成された半導体基板１上に形成された層間絶縁膜９と、層間絶縁膜９を貫通してドレイン領域８ａに到達するように形成されたビットライン部コンタクトプラグ１０ａと、層間絶縁膜９を貫通してソース領域８ｂに一部が到達するように形成された容量形成部コンタクトプラグ１０ｂ１、１０ｂ２と、層間絶縁膜９上にビットライン部コンタクトプラグ１０ａ及び容量形成部コンタクトプラグ１０ｂ１、１０ｂ２にそれぞれ接続するように形成されたビットライン部コンタクトパット１１ａ及び容量形成部コンタクトパット１１ｂ１、１１ｂ２と、ビットライン部コンタクトパット１１ａ、容量形成部コンタクトパット１１ｂ１、１１ｂ２及び層間絶縁膜９上に形成された層間絶縁膜１２と、層間絶縁膜１２を貫通してビットライン部コンタクトパット１１ａに到達するように形成されたビットライン部コンタクトプラグ１３と、層間絶縁膜１２上にビットライン部コンタクトプラグ１３に接続するように形成されたビットライン１４とが形成されている。本実施形態の容量形成部コンタクトプラグ１０ｂ１、１０ｂ２は、ビットライン部コンタクトプラグ１０ａと同じ大きさを有し、正方形あるいは円形の形状を有している。
【００４５】
本実施形態は、容量形成部コンタクトプラグが２個形成されている点で第１の実施形態とは異なる。本実施形態では、容量形成部コンタクトプラグ１０ｂ１、１０ｂ２が２個取りされているため、仮に、プレート電極５ｂの高さをＡμｍ、コンタクトプラグ１０ｂ１、１０ｂ２の径をＲμｍ、プレート部サイドウォール７ｂの厚さをＤ２ｎｍとし、サイドウォール７ｂの誘電率をε２とすると、キャパシタ容量はおよそ２×ε２×８．８５×Ａ×Ｒ÷Ｄ２（単位ｆＦ）となり、トータルのキャパシタ容量は第１の実施形態より多く増加させることができる。
【００４６】
（第３の実施形態）
以下本発明の第３の実施形態について、図面を参照しながら説明する。
【００４７】
図６は、本発明の第３の実施形態に係る半導体記憶装置であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’箇所の断面図、（ｃ）は（ａ）のＢ−Ｂ’箇所の断面図である。なお、図６（ａ）には、構成を分かりやすくするために、図６（ｂ）及び図６（ｃ）に図示している構成物のうちの一部のみを図示している。
【００４８】
図６に示す半導体記憶装置は、シリコンからなるＰ型半導体基板１に形成されたＮ型ウェル２と、活性領域を取り囲み分離する素子分離絶縁膜３と、半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜４ａと、ゲート絶縁膜４ａ上に形成されたゲート電極５ａと、ゲート電極５ａ上に形成されたシリコン窒化膜からなるゲート上絶縁膜６ａと、ゲート電極５ａの側面上に形成されたシリコン窒化膜からなるゲート部サイドウォール７ａと、半導体基板１におけるゲート部サイドウォール７ａの側方下に形成されたＰ型ドレイン領域８ａ及びＰ型ソース領域８ｂとが形成されている。
【００４９】
そして、Ｐ型ソース領域８ｂに接続するように半導体基板１に形成されたストレージノードとして機能するＰ型拡散層１５と、Ｐ型拡散層１５上に形成されゲート絶縁膜４ａと同じシリコン酸化膜からなる容量絶縁膜４ｂと、容量絶縁膜４ｂ及び素子分離絶縁膜３上に形成されゲート電極５ａと同じ導電膜からなるプレート電極５ｂと、プレート電極５ｂ上に形成されゲート上絶縁膜６ａと同じシリコン窒化膜からなるプレート上絶縁膜６ｂと、ソース領域８ｂ上に位置するプレート電極５ｂの側面上に形成されゲート部サイドウォール７ａと同じシリコン窒化膜からなるプレート部サイドウォール７ｂとが形成されている。
【００５０】
そして、ゲート電極５ａ及びプレート電極５ｂの形成された半導体基板１上に形成された層間絶縁膜９と、層間絶縁膜９を貫通してドレイン領域８ａに到達するように形成されたビットライン部コンタクトプラグ１０ａと、層間絶縁膜９を貫通してソース領域８ｂに一部が到達するように形成された容量形成部コンタクトプラグ１０ｂと、層間絶縁膜９上にビットライン部コンタクトプラグ１０ａ及び容量形成部コンタクトプラグ１０ｂにそれぞれ接続するように形成されたビットライン部コンタクトパット１１ａ及び容量形成部コンタクトパット１１ｂと、ビットライン部コンタクトパット１１ａ、容量形成部コンタクトパット１１ｂ及び層間絶縁膜９上に形成された層間絶縁膜１２と、層間絶縁膜１２を貫通してビットライン部コンタクトパット１１ａに到達するように形成されたビットライン部コンタクトプラグ１３と、層間絶縁膜１２上にビットライン部コンタクトプラグ１３に接続するように形成されたビットライン１４とが形成されている。本実施形態の容量形成部コンタクトプラグ１０ｂは、ゲート幅方向の幅が、ゲート長方向の幅に比べて広く、長方形あるいは楕円形の形状を有している。容量形成部コンタクトプラグ１０ｂのゲート幅方向の幅は、プレート電極５ｂのゲート幅方向の幅と同程度にすることが好ましい。
【００５１】
本実施形態では、容量形成部コンタクトプラグのゲート幅方向の幅が、ゲート長方向の幅に比べて広く形成されている点で第１の実施形態とは異なる。本実施形態の場合、仮に、プレート電極５ｂの高さをＡμｍ、ゲート幅方向の幅をＢμｍ、プレート部サイドウォール７ｂの厚さをＤ２ｎｍとし、サイドウォール７ｂの誘電率をε２とすると、キャパシタ容量はおよそε２×８．８５×Ａ×Ｂ÷Ｄ２（単位ｆＦ）となる。第２の実施形態におけるコンタクトプラグ１０ｂ１、１０ｂ２の径をＲμｍとしたとき、Ｂ＞２×Ｒなので、トータルのキャパシタ容量は第１、２の実施形態より多く増加させることができる。
【００５２】
（第４の実施形態）
以下本発明の第４の実施形態について、図面を参照しながら説明する。
【００５３】
図７は、本発明の第４の実施形態に係る半導体記憶装置であり、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ’箇所の断面図、（ｃ）は（ａ）のＢ−Ｂ’箇所の断面図である。なお、図７（ａ）には、構成を分かりやすくするために、図７（ｂ）及び図７（ｃ）に図示している構成物のうちの一部のみを図示している。
【００５４】
図７に示す半導体記憶装置は、シリコンからなるＰ型半導体基板１に形成されたＮ型ウェル２と、活性領域を取り囲み分離する素子分離絶縁膜３と、半導体基板１上に形成されたシリコン酸化膜からなるゲート絶縁膜４ａと、ゲート絶縁膜４ａ上に形成されたゲート電極５ａと、ゲート電極５ａ上に形成されたシリコン窒化膜からなるゲート上絶縁膜６ａと、ゲート電極５ａの側面上に形成されたシリコン窒化膜からなるゲート部サイドウォール７ａと、半導体基板１におけるゲート部サイドウォール７ａの側方下に形成されたＰ型ドレイン領域８ａ及びＰ型ソース領域８ｂとが形成されている。
【００５５】
そして、Ｐ型ソース領域８ｂに接続するように半導体基板１に形成されたストレージノードとして機能するＰ型拡散層１５と、Ｐ型拡散層１５上に形成されゲート絶縁膜４ａと同じシリコン酸化膜からなる容量絶縁膜４ｂと、容量絶縁膜４ｂ及び素子分離絶縁膜３上に形成されゲート電極５ａと同じ導電膜からなるプレート電極５ｂと、プレート電極５ｂ上に形成されゲート上絶縁膜６ａと同じシリコン窒化膜からなるプレート上絶縁膜６ｂと、ソース領域８ｂ上に位置するプレート電極５ｂの側面上に形成されゲート部サイドウォール７ａと同じシリコン窒化膜からなるプレート部サイドウォール７ｂとが形成されている。
【００５６】
そして、ゲート電極５ａ及びプレート電極５ｂの形成された半導体基板１上に形成された層間絶縁膜９と、層間絶縁膜９を貫通してドレイン領域８ａに到達するように形成されたビットライン部コンタクトプラグ１０ａと、層間絶縁膜９を貫通してソース領域８ｂに一部が到達するように形成された容量形成部コンタクトプラグ１０ｂと、層間絶縁膜９上にビットライン部コンタクトプラグ１０ａ及び容量形成部コンタクトプラグ１０ｂにそれぞれ接続するように形成されたビットライン部コンタクトパット１１ａ及び容量形成部コンタクトパット１１ｂと、ビットライン部コンタクトパット１１ａ、容量形成部コンタクトパット１１ｂ及び層間絶縁膜９上に形成された層間絶縁膜１２と、層間絶縁膜１２を貫通してビットライン部コンタクトパット１１ａに到達するように形成されたビットライン部コンタクトプラグ１３と、層間絶縁膜１２上にビットライン部コンタクトプラグ１３に接続するように形成されたビットライン１４とが形成されている。本実施形態の容量形成部コンタクトプラグ１０ｂは、ゲート長方向の幅が、ゲート幅方向の幅に比べて広く、長方形あるいは楕円形の形状を有しており、プレート電極５ｂ上に延在している。容量形成部コンタクトプラグ１０ｂのゲート長方向の幅は、ストレージノードとなるＰ型拡散層１５のゲート長方向の幅と同程度以上にすることが好ましい。
【００５７】
本実施形態では、容量形成部コンタクトプラグのゲート長方向の幅が、ゲート幅方向の幅に比べて広く形成されている点で第１の実施形態とは異なる。本実施形態において、プレート電極５ｂの高さをＡμｍ、プレート電極５ｂ上の層間絶縁膜９におけるコンタクトプラグ１０ｂのゲート長方向の長さをＬμｍ、コンタクトプラグ１０ｂのゲート幅方向の幅をＲμｍ、プレート部サイドウォール７ｂの厚さをＤ２ｎｍ、サイドウォール７ｂの誘電率をε２、プレート電極５ｂ上部のプレート上絶縁膜６ｂの厚さをＤ３とし、その誘電率をε３とすると、キャパシタ容量はおよそε２×８．８５×Ａ×Ｒ÷Ｄ２＋ε３×８．８５×Ｌ×Ｒ÷Ｄ３（単位ｆＦ）となり、トータルのキャパシタ容量は第１の実施形態より多く増加させることができる。
【００５８】
なお、本実施形態では、容量形成部コンタクトプラグを１個しか形成していないが、第２の実施形態のように２個形成してもよい。
【００５９】
なお、第２、第３、第４の実施形態では、製造方法については説明していないが、第１の実施形態の図２〜図４に示す製造工程と同様な方法によって形成することができる。すなわち、容量形成部コンタクトプラグ１０ｂを形成するためのコンタクトホール１６ｂの形状を各実施形態の構造になるように形成することによって形成することができる。
【００６０】
また、第１〜第４の実施形態において、容量絶縁膜４ｂの誘電率ε１と、プレート部サイドウォール７ｂの誘電率ε２との関係は、ε１≦ε２であることが好ましい。また、容量絶縁膜４ｂの誘電率ε１と、プレート上絶縁膜６ｂの誘電率ε３との関係は、ε１≦ε３であることが好ましい。これにより、少ない面積でも効果的にキャパシタ容量を増加させることができる。
【００６１】
【発明の効果】
本発明の構成によれば、第１の拡散層と容量絶縁膜とプレート電極とによって得られるキャパシタ容量に加えて、プレート電極と第１のサイドウォールと第１のコンタクトプラグによってキャパシタ容量を得ることができ、占有面積を増大させることなくプレーナ型キャパシタの容量値の増加を図ることができる。従って、工程数を増加させることなく、メモリ動作に必要な容量値を確保することができるため、従来のプレーナ型キャパシタを有する半導体記憶装置に比べて、メモリセルサイズの縮小化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体記憶装置であり、
（ａ）は平面図
（ｂ）は、（ａ）のＡ−Ａ’箇所を示す断面図
（ｃ）は、（ａ）のＢ−Ｂ’箇所を示す断面図
【図２】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す断面図
【図３】（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す断面図
【図４】（ａ）、（ｂ）は、本発明の第１の実施形態に係る半導体記憶装置の製造工程を示す断面図
【図５】本発明の第２の実施形態に係る半導体記憶装置であり、
（ａ）は平面図
（ｂ）は、（ａ）のＡ−Ａ’箇所を示す断面図
（ｃ）は、（ａ）のＢ−Ｂ’箇所を示す断面図
【図６】本発明の第３の実施形態に係る半導体記憶装置であり、
（ａ）は平面図
（ｂ）は、（ａ）のＡ−Ａ’箇所を示す断面図
（ｃ）は、（ａ）のＢ−Ｂ’箇所を示す断面図
【図７】本発明の第４の実施形態に係る半導体記憶装置であり、
（ａ）は平面図
（ｂ）は、（ａ）のＡ−Ａ’箇所を示す断面図
（ｃ）は、（ａ）のＢ−Ｂ’箇所を示す断面図
【図８】従来のプレーナ型キャパシタを有する半導体記憶装置であり、
（ａ）は平面図
（ｂ）は、（ａ）のＡ−Ａ’箇所を示す断面図
（ｃ）は、（ａ）のＢ−Ｂ’箇所を示す断面図
【符号の説明】
１  Ｐ型半導体基板
２  Ｎ型ウェル
３  素子分離絶縁膜
４  シリコン酸化膜
４ａ  ゲート絶縁膜
４ｂ  容量絶縁膜
５  ポリシリコン膜
５ａ  ゲート電極
５ｂ  プレート電極
６  シリコン窒化膜
６ａ  ゲート上絶縁膜
６ｂ  プレート上絶縁膜
７ａ  ゲート部サイドウォール
７ｂ  プレート部サイドウォール
８ａ  Ｐ型ドレイン領域
８ｂ  Ｐ型ソース領域
９  層間絶縁膜
１０ａ  ビットライン部コンタクトプラグ
１０ｂ  容量形成部コンタクトプラグ
１０ｂ１  容量形成部コンタクトプラグ
１０ｂ２  容量形成部コンタクトプラグ
１１ａ  ビットライン部コンタクトパット
１１ｂ  容量形成部コンタクトパット
１１ｂ１  容量形成部コンタクトパット
１１ｂ２  容量形成部コンタクトパット
１２  層間絶縁膜
１３  ビットライン部コンタクトプラグ
１４  ビットライン
１５  Ｐ型拡散層
１６ａ  コンタクトホール
１６ｂ  コンタクトホール
【図１】
2005019598.tif 000003
【図２】
2005019598.tif 000004
【図３】
2005019598.tif 000005
【図４】
2005019598.tif 000006
【図５】
2005019598.tif 000007
【図６】
2005019598.tif 000008
【図７】
2005019598.tif 000009
【図８】
2005019598.tif 000010