(57)【要約】【課題】    複数チップから構成される三次元半導体集積回路装置の設計手法。【解決手段】    複数の半導体チップを、配線面が向き合うように別の基板チップに貼り合わせて機能を実現する三次元半導体集積回路装置において、実現される半導体装置のレイアウト設計が同一平面上において自動配置配線で設計され、且つ設計された半導体チップ或いは基盤チップの一方が、設計されたレイアウト情報を表裏反転させたフォトマスクを使用して製造される事を特徴とする半導体集積回路装置。【選択図】    図２
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【特許請求の範囲】
【請求項１】
複数の半導体チップ群を、異なる基盤チップに対して、それぞれ接続端子を含む面を対向して電気的且つ機械的に接続することにより機能を実現する三次元半導体集積回路装置において、複数の半導体チップ群の少なくとも１つの半導体チップと基盤チップが、実現される半導体装置のレイアウト設計において同一平面上で設計され、且つ設計された半導体チップ或いは基盤チップの一方が、設計されたレイアウト情報を表裏反転させたフォトマスクを使用して製造される事を特徴とする三次元半導体集積回路装置。
【請求項２】
請求項１の三次元半導体集積回路装置において、前述の複数の半導体チップ群と前述の基盤チップを接続するために、同一平面上で設計された接続点位置の座標情報が、新規に設計された半導体チップ及び基盤チップの双方で共有され、前述の座標情報を重心とした矩形或いは円形により形成される配線構造または保護膜の形状を、半導体チップ及び基盤チップの双方に有する事を特徴とする三次元半導体集積回路装置。
【請求項３】
請求項１の三次元半導体集積回路装置の設計において、前述した複数の半導体チップ群のうち、既設計の半導体チップのレイアウト情報及びタイミング情報を予め入力することにより、前述した複数の半導体チップ群のうち、新規に設計される半導体チップと、前述の基盤チップが、同一平面上で表現され、且つそれらに含まれるセル・ブロック及び配線・接続点の位置、及び既設計の半導体チップの位置が、三次元半導体集積回路装置全体の性能を最適化するように決定される事を特徴とする三次元半導体集積回路装置のレイアウト設計装置。
【請求項４】
請求項３の三次元半導体集積回路装置のレイアウト設計装置において、前述した複数の半導体チップ群と基盤チップに対して、それぞれ相異なる製造プロセスの情報を定義し、それらの情報に基づき、セル・ブロック及び配線・接続点の位置が、半導体集積回路装置全体の小型化・高速化・少消費電力化を含めた全体性能を最適化するように決定される事を特徴とする三次元半導体集積回路装置のレイアウト設計装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、複数の半導体集積回路チップからなる三次元半導体集積回路装置に関し、特に高速且つ高密度実装を実現した半導体集積回路装置及びその設計装置に関する。
【背景技術】
【０００２】  従来、半導体集積回路はムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。しかし設計ルールが、１８０ナノメーターよりさらに微細になってくると、ＳＯＣ（システム・オン・チップ）と呼ばれるように、チップに集積可能なシステムの規模が非常に大きくなり、更なる高集積化のためには、ＤＲＡＭやフラッシュ等の大規模メモリー回路や、ＲＦ等の高速アナログ回路を同時に集積する必要がでてきた。しかしながら、これらを１チップ化するためにはウェハー製造プロセスが非常に複雑になり、搭載されるロジック・メモリー・アナログ等の各機能に対して製造プロセスの最適化が困難になり、リークの増加・基盤ノイズ等の問題が発生する。さらにメモリーセル・ロジックセル等は微細化に対し恩恵を得るが、インターフェース回路・アナログ回路・高耐圧回路等は微細化する事が難しいため、チップ内に占有面積の不均衡が生ずる。さらに、マスク代を含めた開発費用ならびに開発期間が著しく増大する。これは最終製品の市場におけるライフサイクルの短命化から考えても致命的である。【０００３】  このように考えていくと、特に９０ナノメーター以降のウェハー製造プロセスで、ＳＯＣ化を必要とするシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の複数の半導体集積回路チップあるいは異種のチップを１つのパッケージに収納することで、上記の問題を回避しようとするＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社チップとの混載や、光・機械等の異種チップとの混載等の多機能化を進める事も可能となる。【０００４】  例えば、図４に示す構造のように、機能を搭載する複数の半導体集積回路チップ（以降ＡＳＣと略す）群とは別に、配線ベースチップ（以降ＷＢＣと略す）を使用して、複数のＡＳＣ群とＷＢＣを、ＷＢＣのパッド上に設けられたバンプを介して、お互いのパッドの存在する面どうしを接合し、全体で一つの機能を実現する半導体集積回路装置等が考えられている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】本発明が解決しようとしている問題は、図４・図５・図６・図７に示すような、複数チップからなる複雑な三次元半導体集積回路装置の設計を、効率よく且つ人為的なミスによる不整合を減らすとともに、三次元半導体集積回路装置全体の面積・速度・消費電力といった性能を、最適化することが可能な設計システムを供給することにある。
【課題を解決するための手段】
【０００６】  本発明の三次元半導体集積回路装置の設計手法においては、例えば図４において、機能を搭載する複数の半導体集積回路チップ群「２０」・「２１」（ＡＳＣ１・ＡＳＣ２）或いは、配線ベースチップ（ＷＢＣ）「１９」の一方から定義される単一のレイアウト平面を有している。このレイアウト平面では、ＡＳＣとＷＢＣを接続するためのバンプ「２７」の位置が同一座標になるため、全体は図１に示すように単一レイアウト平面なる。つまりバンプの位置を含めて、セル・ブロック並びに既設計チップを最適に配置し、配線する。さらに、本発明の三次元半導体集積回路装置の設計手法においては、それぞれ別プロセスの半導体チップを表現することが可能な、複数のプロセス情報を定義可能なデータベース或いは、それらが抽象化されたタイミング・消費電力といった情報を含むライブラリを有している。
【発明の効果】
【０００７】  本発明の効果として、図４・図５・図６・図７に示すような、複雑な三次元半導体集積回路装置の設計において、基板の配線チップであるＷＢＣとそれに貼り付けられる半導体チップＡＳＣを同一レイアウト平面上で設計し、設計されたＡＳＣ或いはＷＢＣの一方のレイアウト情報を表裏反転させたフォトマスクを使用して製造し、接続点位置の座標情報を共有して製造することで、複雑な三次元半導体集積回路の設計を簡略化し効率のよいレイアウト設計を可能にするとともに、装置全体のレイアウト設計の最適化を図ることが可能になる。これはそれぞれのチップを単独で設計し、重ね合わせることと比べると非常に効率的で単純な設計手法になる。また、それぞれのＡＳＣならびにＷＢＣで異なる製造プロセスの情報を個々に定義する事により、半導体装置全体における、面積・タイミング・消費電量等の最適化をより図ることが可能となる。この時、ＳＯＣを設計用のする多くのソフトウェア資産である、寄生素子抽出ツール・タイミング最適化ツール・電位降下検証ツール・クロストーク等のシグナルインテグリティ検証ツール等を流用して設計・検証を行う。またこの設計手法は、設計上は、従来のＳＯＣ（システム・オン・チップ）の設計法と親和性が高いため、ＳＯＣの設計に携わる多くの設計者にとって違和感なく使用されるとともに、多くのＳＯＣの設計人口をこの設計環境へ導くことができる。
【発明を実施するための最良の形態】
【０００８】  本発明を実施するための最良の形態は、今までの通常のＳＩＰでは実現できなかった高速の多ビットのバスを内部に含む画像処理等のアプリケーションや、高耐圧デバイスやアナログデバイスと高集積デバイスを同時に実装するアプリケーションや、シリコンとガリウム砒素やシリコンゲルマニューム等の異なるデバイス基盤を集積する場合に、図４・図５・図６・図７に示すような構造で、個々のチップを集積することにより三次元の半導体集積回路装置を実現する場合である。つまり、今までＳＯＣしか考えられなかった高集積で高速なアプリケーションや、ＳＯＣでは困難であった多機能性を必要とするアプリケーションの設計に関して、本発明の設計手法を実施することが最良形態となる。
【実施例１】
【０００９】  本発明の実施例１を、図１・図２を用いて説明する。図１は、本発明で実現しようとしている三次元半導体集積回路装置の平面レイアウト図である。「１」は、ベースとなる配線工程を含むチップ（ＷＢＣ）のレイアウト枠であり、「２」・「３」の半導体チップ（ＡＳＣ１・ＡＳＣ２）のレイアウト枠である。「４」・「５」は、それぞれの半導体チップＡＳＣ１・ＡＳＣ２における最上位金属配線層であり、ＷＢＣの最上位金属配線層「６」とバンプ層「７」を介して電気的に接続される。本発明の三次元半導体集積回路装置は、このレイアウト図が示すように、ＷＢＣとＡＳＣが、単一のレイアウト平面において、レイアウト・エディタや自動配置配線ツールにより設計される。更に図２により、図１のレイアウト情報が実際にチップを製造に使用するフォトマスクで、どうのように使用されるかを示す。図１のレイアウト図において、ＡＳＣ１・ＡＳＣ２の製造にかかるレイアウト情報を正転で抽出し、「９」・「１０」のレイアウトで、それぞれのレイアウト枠に従ってフォトマスクを製造するとともに、ＷＢＣの製造にかかるレイアウト情報を表裏反転して抽出し「１１」のレイアウトでフォトマスクを製造する。これにより、この例では異なる３つのチップの情報を同時に且つ最適に設計することを可能としている。この時、「７」のバンプの周辺情報は、ＷＢＣ・ＡＳＣで共用するため、接続における不整合が起こることが無い。このような手法は、図４・図５・図６・図７で示される構造等に対して用いることができる。図４はＷＢＣが１層の金属配線の例、図５はＷＢＣが２層の金属配線の例、図６はＷＢＣに素子が形成され３層の金属配線である場合の例、更に７図はＡＳＣを多段に積み重ねた場合の例である。このように、貼り合わせを使用して製造される三次元半導体集積回路装置においては、この手法を幅広く用いることができる。
【実施例２】
【００１０】  本発明の実施例２を、図３を用いて説明する。本実施例では、ＡＳＣ２「１６」が既設計であり、その情報を使用して、ＷＢＣ「１７」及びＡＳＣ１「１５」を新規に設計する場合の説明である。まず、ＡＳＣ２は既設計であるので「１６」のレイアウト情報を表裏反転して、レイアウト平面「１２」に取り込む（レイアウト枠「１４」）。この時、ＡＳＣ２のバンプまたはボンディング・パッドの周辺情報「１８」並びにタイミングの情報がが、ＷＢＣ及びＡＳＣ１の設計で使用される。取り込まれたレイアウト情報をもとに、同一平面上で、ＡＳＣ１「１３」とＷＢＣ「１２」のレイアウト設計を行い、レイアウト設計が完了後に、ＡＳＣ１の製造にかかるレイアウト情報を表裏反転して抽出し、「１５」のレイアウト情報でフォトマスクを製造するとともに、ＷＢＣの製造にかかるレイアウト情報を正転で抽出し「１７」のレイアウトでフォトマスクを製造する。この時、「１８」のＡＳＣ２のバンプの周辺情報は、ＷＢＣで共用される。つまり実施例１及び実施例２で述べたように、ＷＢＣとＡＳＣを同一レイアウト平面上で設計し、設計されたＡＳＣ或いはＷＢＣの一方のレイアウト情報を表裏反転させたフォトマスクを使用して製造し、接続点位置の座標情報を共有して製造することで、複雑な三次元半導体集積回路の設計を簡略化するとともに、全体の設計の最適化が図られる。さらに、それぞれのＡＳＣならびにＷＢＣで異なる製造プロセスの情報を定義する事により、タイミング・消費電量の最適化が図られる。
【産業上の利用可能性】
【００１１】  本発明により、複数の半導体集積回路チップを高速・高密度にかつ最適に集積することが可能になるため、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化・高性能・少消費電力を志向するシステムの実装に有効である。さらに、この構造では、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。
【図面の簡単な説明】
【００１２】
【図１】本発明を説明するための、本発明の三次元半導体集積回路装置の平面レイアウト図である。「１」は、ベースとなる配線工程を含むチップ（ＷＢＣ）のレイアウト枠であり、「２」・「３」の半導体チップ（ＡＳＣ１・ＡＳＣ２）のレイアウト枠である。「４」・「５」は、それぞれの半導体チップＡＳＣ１・ＡＳＣ２における最上位金属配線層であり、ＷＢＣの最上位金属配線層「６」とバンプ層「７」を介して電気的に接続される。本発明の三次元半導体集積回路装置は、このレイアウト図が示すように、ＷＢＣとＡＳＣが、単一のレイアウト平面において、レイアウト・エディタや自動配置配線ツールにより設計される。
【図２】本発明の実施例１の説明図である。図１のレイアウト図において、ＡＳＣ１・ＡＳＣ２の製造にかかるレイアウト情報を抽出し、「９」・「１０」のレイアウトで、それぞれのレイアウト枠に従ってフォトマスクを製造するとともに、ＷＢＣの製造にかかるレイアウト情報を表裏反転して抽出し「１１」のレイアウトでフォトマスクを製造する。この時、「７」のバンプの周辺情報は、ＷＢＣ・ＡＳＣで共用する。
【図３】本発明の実施例２の説明図である。本実施例では、ＡＳＣ２「１６」が既設計であり、その情報を使用して、ＷＢＣ「１７」及びＡＳＣ１「１５」を設計する場合の説明である。まず、ＡＳＣ２「１６」のレイアウト情報を表裏反転して、レイアウト平面「１２」に取り込む（レイアウト枠「１４」）。ここで、取り込まれたレイアウト情報をもとに、同一平面上で、ＡＳＣ１「１３」とＷＢＣ「１２」のレイアウト設計を行う。レイアウト設計が完了後に、ＡＳＣ１の製造にかかるレイアウト情報を表裏反転して抽出し、「１５」のレイアウトでフォトマスクを製造するとともに、ＷＢＣの製造にかかるレイアウト情報を抽出し「１７」のレイアウトでフォトマスクを製造する。この時、「１８」のＡＳＣ２のバンプの周辺情報は、ＷＢＣで共用される。
【図４】本発明の設計手法が使用される三次元半導体集積回路装置の断面図の例である。１層金属配線のＷＢＣ「１９」に、「２０」・「２１」のＡＳＣが「２７」のバンプにより電気的・物理的に貼り付けられている。ここで実施例１の手法を用いると、ＡＳＣのレイアウト情報はすべて正転で、ＷＢＣのレイアウト情報はすべて表裏反転して、フォトマスクを作成し製造される。
【図５】図４と同様に、本発明の設計手法が使用される三次元半導体集積回路装置の断面図の例である。この例では２層金属配線のＷＢＣ「１９」に、「２０」・「２１」のＡＳＣが「２７」のバンプにより電気的・物理的に貼り付けられている。同様に実施例１の手法を用いると、ＡＳＣのレイアウト情報はすべて正転で、ＷＢＣの金属配線・スルーホール等のレイアウト情報はすべて表裏反転して、フォトマスクを作成し製造される。
【図６】図４と同様に、本発明の設計手法が使用される三次元半導体集積回路装置の断面図の例である。この例では３層金属配線のＷＢＣ「１９」に、「２０」・「２１」のＡＳＣが「２７」のバンプにより電気的・物理的に貼り付けられている。この例ではＷＢＣにＭＯＳトランジスタ「３２」が形成されている。この場合、実施例１の手法を用いると、素子の形成に必要なレイアウト層を含めて、ＷＢＣのレイアウト情報はすべて表裏反転して、フォトマスクを作成し製造される。
【図７】図４と同様に、本発明の設計手法が使用される三次元半導体集積回路装置の断面図の例である。この例では２層金属配線のＷＢＣ「１９」に、「３３」・「３４」のＡＳＣ１・ＡＳＣ２がバンプにより電気的・物理的に貼り付けられ、さらに電極「３７」を引き出した上で層間膜「３８」を用いて平坦化される。さらに２層の金属配線を施し、「３５」・「３６」のＡＳＣ３・ＡＳＣ４を電気的・物理的に貼り付け、さらに電極を引き出した上で平坦化し、その上に再配線「３９」を行い外部と接続するためのバンプ「４０」を形成している。このような例においても、実施例１の手法を用いると、ＡＳＣ１・ＡＳＣ２・ＡＳＣ３・ＡＳＣ４のレイアウト情報はすべて正転で、またＷＢＣに関するのレイアウト情報はすべて表裏反転して、フォトマスクを作成することにより、所望の半導体装置を効率よく設計実現することができる。つまり、ＷＢＣの情報は基板に設けられた２層の金属配線、ＡＳＣ１・ＡＳＣ２を貼り付けたあとに垂直に設けられた電極および２層の金属配線、ＡＳＣ３・ＡＳＣ４を貼り付けたあとに垂直に設けられた電極および再配線・外部バンプ等のすべてのレイアウト情報が反転となる。或いは、ＷＢＣのレイアウト情報を正転とするには、逆にＡＳＣ１・ＡＳＣ２・ＡＳＣ３・ＡＳＣ４のレイアウト情報をすべて表裏反転してフォトマスクを生成すればよい。
【符号の説明】
【００１３】    １：ベースとなる配線工程を含むチップ（ＷＢＣ）のレイアウト枠。
２：ＷＢＣ「１」に、貼り付けられる半導体チップ（ＡＳＣ１）のレイアウト枠。
３：ＷＢＣ「１」に、貼り付けられる半導体チップ（ＡＳＣ２）のレイアウト枠。
４：ＡＳＣ１の最上位金属配線層。
５：ＡＳＣ２の最上位金属配線層。
６：ＷＢＣの最上位金属配線層。
７：ＡＳＣ１・ＡＳＣ２の最上位金属配線層とＷＢＣの最上位金属配線層を接続するバンプ配線層。これに従い、各チップの保護膜に電極が開口される。
８：ＷＢＣの外部への接続パッド。（ボンディングパッド）
９：ＡＳＣ１の製造に使用するフォトマスクを生成するためのレイアウト図。
１０：ＡＳＣ２の製造に使用するフォトマスクを生成するためのレイアウト図。
１１：ＷＢＣの製造に使用するフォトマスクを生成するためのレイアウト図。元のレイアウトを表裏反転した図形となる。
１２：ベースとなる配線工程を含むチップ（ＷＢＣ）のレイアウト枠
１３：ＷＢＣ「１２」に、貼り付けられる新規設計の半導体チップ（ＡＳＣ１）のレイアウト枠。
１４：ＷＢＣ「１２」に、貼り付けられる既設計の半導体チップ（ＡＳＣ２）のレイアウト枠。既設計の情報を表裏反転して、レイアウト平面に入力されている。
１５：ＡＳＣ１の製造に使用するフォトマスクを生成するためのレイアウト図。元のレイアウトを表裏反転した図形となる。
１６：既設計の半導体チップＡＳＣ２のレイアウト情報。
１７：ＷＢＣの製造に使用するフォトマスクを生成するためのレイアウト図。
１８：「１６」の既設計半導体チップＡＳＣ２のバンプ用開口部情報。
１９：ベースとなる配線工程を含むチップ（ＷＢＣ）。
２０：ＷＢＣ「１９」に、貼り付けられる半導体チップ（ＡＳＣ１）。
２１：ＷＢＣ「１９」に、貼り付けられる半導体チップ（ＡＳＣ２）。
２２：基板と金属配線の層間絶縁膜。
２３：ＷＢＣの金属配線層。
２４：ＷＢＣの保護膜。
２５：ＡＳＣ１「２０」の最上位金属配線層。
２６：ＡＳＣ２「２１」の最上位金属配線層。
２７：ＷＢＣとＡＳＣ１・ＡＳＣ２の最上位金属配線層を接続するバンプ。
２８：ＷＢＣの外部への接続パッド。（ボンディングパッド）。
２９：ＷＢＣの第１金属配線層。
３０：ＷＢＣの第１金属配線「２９」と第２金属配線「３１」の層間絶縁膜。
３１：ＷＢＣの第２金属配線層。
３２：ＷＢＣに形咸されたＭＯＳトランジスタ。
３３：ＷＢＣ「１９」に、貼り付けられる半導体チップ（ＡＳＣ１）。
３４：ＷＢＣ「１９」に、貼り付けられる半導体チップ（ＡＳＣ２）。
３６：平坦化された画に再配線後に貼り付けられる半導体チップ（ＡＳＣ３）。
３６：平坦化された面に再配線後に貼り付けられる半導体チップ（ＡＳＣ４）。
３７：平坦化される面へ電気的に接続するために、垂直に形成された金属配線。
３８：平坦化のための絶縁膜
３９：再配線層
４０：外部接続のためのバンプ
４１：保護膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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