(57)【要約】【課題】  ゲート絶縁膜に加わるサージ電圧を低減し、ゲート絶縁膜の破壊を抑制するゲート電極構造を有するＥＳＤ保護装置と、その製造方法を提供する。【解決手段】  支持基板を準備するステップと、支持基板に素子領域と素子分離領域を形成するステップと、素子領域にゲート絶縁膜を形成するステップと、ゲート絶縁膜上に第１ゲート電極を形成するステップと、第１ゲート電極に第１不純物イオンを注入するステップと、第１ゲート電極に第１不純物イオンと異なる極性を有する第２不純物イオンを注入して第１不純物イオンの濃度を部分的に小さくするステップと、を含むことを特徴とする半導体装置の製造方法。【選択図】      図３
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【特許請求の範囲】
【請求項１】
支持基板を準備するステップと、
前記支持基板に素子領域と素子分離領域を形成するステップと、
前記素子領域にゲート絶縁膜を形成するステップと、
前記ゲート絶縁膜上に第１ゲート電極を形成するステップと、
前記第１ゲート電極に第１不純物イオンを注入するステップと、
前記第１ゲート電極に前記第１不純物イオンと異なる極性を有する第２不純物イオンを注入して前記第１不純物イオンの濃度を部分的に小さくするステップと、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１不純物イオンは、前記第１ゲート電極全体に注入されることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２不純物イオンは、前記第１ゲート電極表面近傍に注入されることを特徴とする、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記支持基板は、ＳＯＩ基板であることを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項５】
前記第２不純物イオンを注入するステップの後において、
前記第１ゲート電極上に絶縁膜を形成するステップと、
前記絶縁膜上に第２ゲート電極を形成するステップと、
をさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜は、シリコン酸化膜であることを特徴とする、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２ゲート電極は、金属であることを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第２ゲート電極は、シリサイドであることを特徴とする、請求項６に記載の半導体装置の製造方法。
【請求項９】
支持基板と、
前記支持基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、第１の不純物イオン濃度を有する第１部分と、前記第１部分の上側に隣接する、前記第１の不純物イオン濃度よりも低い第２の不純物イオン濃度を有する第２部分とからなる第１ゲート電極と、
を備えることを特徴とする半導体装置。
【請求項１０】
前記支持基板は、ＳＯＩ基板であることを特徴とする、請求項９に記載の半導体装置。
【請求項１１】
前記第１ゲート電極上に形成された絶縁膜と、
前記絶縁膜上に形成された第２ゲート電極と、
をさらに備えることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記絶縁膜は、シリコン酸化膜であることを特徴とする、請求項１１に記載の半導体装置。
【請求項１３】
前記第２ゲート電極は、金属であることを特徴とする、請求項１２に記載の半導体装置。
【請求項１４】
前記第２ゲート電極は、シリサイドであることを特徴とする、請求項１２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、内部回路を静電破壊から保護するための半導体装置、及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置、特に電界効果トランジスタ（ＭＯＳトランジスタ）による集積回路などでは、人体や他のデバイスから発生する静電気放電（ＥＳＤ：ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ）に対し、いかに素子を保護するかが重要な課題となっている。
ＥＳＤに対するトランジスタ保護装置が、例えば、特許文献１、２及び３に記載されている。
【０００３】
特許文献１に記載のトランジスタ保護装置は、支持基板と反対の導電型を有する拡散層による抵抗と、この拡散層と支持基板の間に生ずる接合容量との組み合わせにより、外部入力端子から内部回路に加わるサージ電圧の影響を低減している。この保護装置では、接合容量を増大させることで高耐圧化を図っている。
特許文献２に記載のトランジスタ保護装置は、ポリシリコンによる抵抗層と、支持基板表面に形成されたシリコン酸化膜による容量と、支持基板内部に形成されたＰＮ接合による容量との組み合わせにより、サージ電圧の影響を低減している。この保護装置では、シリコン酸化膜容量と接合容量の直列接続による分圧効果により、高耐圧化を図っている。
【０００４】
特許文献３に記載のトランジスタ保護装置は、ＭＯＳトランジスタ型の保護装置であり、制御ゲートと浮遊ゲートの二種類のゲートを備えている。制御ゲートは入出力配線に接続され、浮遊ゲートは抵抗を介して電極配線に接続される。サージ電圧が入出力端子に印可されると、制御ゲートを通して浮遊ゲートの電位が上昇し、最初にトランジスタがピンチオフ動作する。これをトリガとして寄生バイポーラが動作し、スナップバック・ブレークダウンがトランジスタ全体で均一に生じて放電がなされる。このため、トランジスタ局部における接合破壊が抑制され、静電破壊耐圧が向上する。さらに、ブレークダウン電圧が小さくなることから、ゲート絶縁膜破壊の発生率も低減できる。
【０００５】
また、本特許文献３の別の実施例に係る保護装置は、制御ゲート電極と浮遊ゲート電極の間に形成した絶縁膜による容量、浮遊ゲート電極の空乏層容量、及びトンネル酸化膜の容量、を直列接続したゲート電極構造を有している。浮遊ゲート電極の空乏層容量はサージ電圧に依存するため、これを利用してより大きなサージ電圧に対してのみ効果的に機能するようにしている。
【０００６】
非特許文献１には、ＭＯＳトランジスタとシリコン制御整流器（ＳＣＲ：Ｓｉｌｏｃｏｎ  Ｃｏｎｔｒｏｌｌｅｄ  Ｒｅｃｔｉｆｉｅｒ）を組み合わせた保護装置が紹介されている。近年、半導体装置が高集積化されるに伴い、内部回路の動作電圧も低くなってきている。ＥＳＤ保護を実施する場合、保護装置のトリガ電圧は半導体装置の損傷を引き起こす可能性のある電圧よりも低くなければならない。ＳＣＲは、ＥＳＤ保護装置において有効な素子の一つではあるが、そのトリガ電圧が高いという問題がある。そこで、この保護装置では、動作電圧が低いＭＯＳトランジスタを低電圧トリガ素子として組み合わせている。
【特許文献１】特開昭５４−１２７６８４号公報（第２−３頁、図３）
【特許文献２】特開昭６２−１９３１６４号公報（第２−３頁、図１−２）
【特許文献３】特開平１５−００７８３３号公報（第６−１０頁、図１−４、９）
【非特許文献１】A. Chatterjee at al., “A Low-Voltage Triggering SCR for On-Chip ESD Protection at Output and Input Pads”, IEEE Electron Device Letters, Vol.12, No.1, p.21, 1991.
【発明の開示】
【発明が解決しようとする課題】
【０００７】
半導体装置の微細化が進むなか、トランジスタ保護装置においてもその素子面積小さくすることが求められている。また、半導体装置の高性能化に関して言えば、負荷となる保護装置の接合容量や保護抵抗は小さい方が望ましい。
特許文献１及び２に記載の保護装置では、保護抵抗と接合容量の組み合わせでサージ電圧の影響を低減する方法を取っている。この場合、印可されるサージ電圧が高い程より大きな保護抵抗と接合容量が必要となるため、要求耐圧を満たすには必然的に占有面積が大きくなってしまう。
【０００８】
特許文献３に記載の保護装置は、ＭＯＳトランジスタのスナップバック現象を利用している。そのため、通常の抵抗と接合容量を用いた保護装置に比べれば、電圧クランプ性能は良くなっている。しかしながら、一般にＭＯＳトランジスタ型の保護装置においては、ゲート電極に許容以上のサージ電圧が印可されたとき、ゲート酸化膜の静電破壊が生じる危険性が潜んでいる。この保護装置においては、ゲート酸化膜の静電破壊を直接的に抑制する方法については記載されていない。また、この保護装置におけるゲート電極は、一般に不揮発性メモリに利用されるスタックトゲート構造、つまりゲート酸化膜中に埋め込まれた浮遊ゲート電極と、制御ゲート電極が積層された構造を取っている。従って、一般のゲート電極構造を有するＭＯＳトランジスタ型の保護装置に対し、簡便にゲート酸化膜の静電破壊を抑制する方法が必要となる。
【課題を解決するための手段】
【０００９】
本発明に係るトランジスタ保護装置の製造方法は、支持基板を準備するステップと、支持基板に素子領域と素子分離領域を形成するステップと、素子領域にゲート絶縁膜を形成するステップと、ゲート絶縁膜上に第１ゲート電極を形成するステップと、第１ゲート電極に第１不純物イオンを注入するステップと、第１ゲート電極に前記第１不純物イオンと異なる極性を有する第２不純物イオンを注入して前記第１不純物イオンの濃度を部分的に小さくするステップと、を含むことを特徴とする。
【００１０】
また、別の発明に係るトランジスタ保護装置の製造方法は、第２不純物イオンを注入するステップの後において、第１ゲート電極上に絶縁膜を形成するステップと、絶縁膜上に第２ゲート電極を形成するステップと、をさらに含むことを特徴とする。
【発明の効果】
【００１１】
本発明によれば、ゲート電極の不純物イオン濃度を部分的に薄くする、例えば、ゲート電極の表面近傍に低不純物イオン濃度層を形成し、その部分の抵抗値を高く設定する。この高抵抗領域において、外部より印可されたサージ電圧を一部降下させ、ゲート酸化膜に直接的に高サージ電圧が加わることを抑制することで、ゲート絶縁膜の静電破壊発生率を低減することができる。
【発明を実施するための最良の形態】
【００１２】
（１）第１実施形態
第１実施形態では、ＭＯＳトランジスタ型の保護装置において、ゲート電極の表面近傍に低不純物イオン濃度層からなる高抵抗領域を形成して、ゲート酸化膜に加わるサージ電圧の影響を低減している。
〔ゲート電極構造〕
図１（ａ）は、第１実施形態に係るＭＯＳトランジスタ型保護装置のゲート電極構造と不純物プロファイルを示している。ゲート電極４は、高不純物イオン濃度層５ａと低不純物イオン濃度層５ｂを有している。低不純物イオン濃度層５ｂは、ゲート電極４上層の抵抗値を大きくするため、ゲート電極４の表面近傍に形成される。ここで、低不純物イオン濃度層５ｂをゲート酸化膜３側に形成することも考えられるが、この場合、サージ電圧が印可された際に生じるゲート電極４内の空乏層がゲート酸化膜３側に広がことになる。これは、ゲート酸化膜３が実効的に厚くなることに相当し、トランジスタの駆動能力低下に繋がってしまう。従って、低不純物イオン濃度層５ｂは表面近傍に形成するのが望ましい。
【００１３】
図１（ｂ）は、このゲート電極構造における等価回路である。低不純物イオン濃度層５ｂの抵抗をＲｇ、ゲート酸化膜３の容量をＣｇとすれば、ＲＣの直列回路と見なすことができる。なお、ゲート電極４下層の高不純物イオン濃度層５ａは導体であるとし、その抵抗成分をゼロとしている。
今、図１（ｂ）の等価回路において、パルス状のサージ電圧Ｖｇが印可されたとする。Ｒｇ及びＣｇにかかる電圧をそれぞれＥｇｒ及びＥｇｃとすれば、それらは時間ｔを関数として次式（１）、（２）で表すことができる。
【００１４】
Ｅｇｒ＝Ｖｇ×ｅｘｐ（−ｔ／（Ｒｇ・Ｃｇ））                    ・・・（１）
Ｅｇｃ＝Ｖｇ×（１−ｅｘｐ（−ｔ／（Ｒｇ・Ｃｇ））              ・・・（２）
式（１）、（２）から、サージ電圧Ｖｇが印可された瞬間、すなわちｔ≒０では、Ｅｇｒ＝Ｖｇ、Ｅｇｃ＝０となることが容易にわかる。つまり、すべてのサージ電圧Ｖｇは抵抗成分Ｒｇのみにかかることになる。
【００１５】
また、サージ電圧が印可されてからある時間を経過した場合においては、Ｅｇｃは、抵抗成分Ｒｇと容量成分Ｃｇで定まる時定数を含んだ式（２）で決まる。
〔製造プロセス〕
図３（ａ）乃至（ｃ）は、本発明の第１実施形態に係るＭＯＳトランジスタの製造方法を説明するための断面図である。
【００１６】
まず、図３（ａ）に示すように、シリコン支持基板１上にバッファとなるシリコン酸化膜、シリコン窒化膜を順次形成し、通常のＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法などによりフィールド酸化膜２を形成して素子分離を行う。シリコン支持基板１は、バルク基板に限定されるものではなく、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を使用することも可能である。次に、シリコン支持基板１上にゲート酸化膜３を形成する。このゲート酸化膜３の膜厚は、保護装置に要求される静電耐圧により決定される。例えば、静電耐圧が３．５Ｖであれば７０Å、１Ｖあれば２０Å程度になる。次に、ゲート酸化膜３上にポリシリコン膜を堆積し、リソグラフィーおよびエッチングによりゲート電極４を形成する。
【００１７】
次に、図３（ｂ）に示すように、ゲート電極４にシート抵抗を下げるための不純物イオン注入を行い、高不純物イオン濃度層５ａを形成する。を。イオン種は、一般にＮＭＯＳの場合には五属元素であるＰ（リン）やＡｓ（ヒ素）などが、ＰＭＯＳの場合には三属元素であるＢ（ボロン）などが用いられる。
次に、図３（ｃ）に示すように、ゲート電極４に対してカウンターイオン注入、つまり、上述したシート抵抗を下げるための不純物イオン種とは逆極性の不純物イオンを注入し、ゲート電極４表面近傍に低不純物イオン濃度層５ｂを形成する。カウンターイオン種は、ＮＭＯＳの場合には三属元素であるＢなどが、ＰＭＯＳの場合には五属元素であるＰやＡｓなどなどが用いられる。
【００１８】
その後は公知の手法により、ＭＯＳトランジスタを形成する。（図示せず）
〔保護装置回路例〕
図５は、本発明のゲート電極構造を有するＭＯＳトランジスタを使用したＥＳＤ保護回路の一例である。この回路は、背景技術の非特許文献１で紹介したＳＣＲとＭＯＳトランジスタを組み合わせた保護回路と類似である。
【００１９】
この保護回路は、入出力端子８と内部回路９をつなぐライン１０に接続されており、アノードとライン１０が、また、カソードとＧＮＤが接続されたＳＣＲを有している。このＳＣＲは、ＰＮＰトランジスタＴｒ１とＮＰＮトランジスタＴｒ２で構成され、Ｔｒ１のベースとＴｒ２のコレクタが、Ｔｒ１のコレクタとＴｒ２のベースがそれぞれ接続されている。上述のアノードはＴｒ１のエミッタに、カソードはＴｒ２のエミッタに相当する。また、Ｔｒ２のベースとＧＮＤとの間には基板抵抗Ｒｓｕｂが存在する。
【００２０】
さらに、ライン１０とＮＰＮトランジスタＴｒ２のベースとの間には、低電圧トリガ素子であるＰＭＯＳトランジスタＴｒ３が接続される。Ｔｒ３のゲート及びソースはライン１０に、ドレインはＴｒ２のベースにそれぞれ接続されている。このＰＭＯＳトランジスタＴｒ３は、本発明の第１実施形態に係るゲート電極構造を有している。
今、入出力端子８に正極性のサージ電圧が印可されたとする。このサージ電圧は、Ｔｒ３のゲートとソース、及びＳＣＲのアノード（Ｔｒ１のエミッタ）に加わるが、Ｔｒ３のゲートにおいては、ゲート電極表面近傍の高抵抗領域で一部電圧降下を生じる。この電圧降下により、実際にゲート酸化膜にかかるサージ電圧は、ソースに加わるサージ電圧よりも小さくなる。このゲートとソース間の電位差がＴｒ３の閾値電圧よりも大きくなるとＴｒ３がオンする。これにより、ＳＣＲにトリガがかかり、ＳＣＲがオンしてサージ電圧をＧＮＤに放電して内部回路９を保護する。
【００２１】
この回路例では、ＰＭＯＳトランジスタを使用した保護装置について説明したが、保護装置のゲートに直接サージ電圧が印可されるような回路構成を取るものであれば、ＰＭＯＳ、ＮＭＯＳの違いを問わず本発明は有効である。
〔作用効果〕
一般に、ＭＯＳトランジスタ型の保護装置においては、大きなサージ電圧に対する静電耐圧を確保するためには、ゲート酸化膜３を厚くする形成する必要がある。第１実施形態に係るトランジスタ保護装置によれば、ゲート電極４の表面近傍に低不純物イオン濃度層５ｂからなる高抵抗領域を形成し、この高抵抗領域においてサージ電圧を一部降下させることで、ゲート酸化膜４に直接的に高いサージ電圧が加わることを抑制することができる。これにより、内部回路用のＭＯＳトランジスタと同程度の薄いゲート酸化膜厚でも十分なＥＳＤ保護性能を発揮することができるとともに、ゲート酸化膜破壊の発生率も低減できる。また、製造面においても、従来プロセスにゲート電極へのカウンターイオン注入工程を加えるだけでよく、製造プロセス的にも簡便である。
（２）第２実施形態
第２実施形態は、第１実施形態の変形例である。ゲート電極の高抵抗領域上に、さらに酸化膜を形成して容量成分を追加し、ゲート酸化膜に加わるサージ電圧の影響を低減している。
〔ゲート電極構造〕
図２（ａ）は、第２実施形態に係るＭＯＳトランジスタ型保護装置のゲート電極構造と不純物プロファイルを示している。ゲート電極４は、上層に抵抗成分となる低不純物イオン濃度層５ｂを有している。ゲート電極４上には、容量成分となるシリコン酸化膜６を備え、さらに、シリコン酸化膜６上には、金属もしくはシリサイドからなる電極７を備えている。
【００２２】
図２（ｂ）は、このゲート電極構造における等価回路である。低不純物イオン濃度層５ｂの抵抗をＲｇ、シリコン酸化膜６の容量をＣｇ’、ゲート酸化膜３の容量をＣｇとすれば、ＲＣの直列回路と見なすことができる。なお、ゲート電極４下層の高不純物イオン濃度層５ａと最上部の電極７は導体であるとし、その抵抗成分をゼロとしている。
今、図２（ｂ）の等価回路において、パルス状のサージ電圧Ｖｇが印可されたとする。Ｒｇ、Ｃｇ’及びＣｇにかかる電圧をそれぞれＥｇｒ、Ｅｇｃ’及びＥｇｃとすれば、それらは時間ｔを関数として次式（３）乃至（５）で表すことができる。
【００２３】
Ｅｇｒ＝Ｖｇ×ｅｘｐ（−ｔ×（Ｃｇ’＋Ｃｇ）／Ｒｇ／Ｃｇ’／Ｃｇ）・・・（３）
Ｅｇｃ’＝Ｖｇ×Ｃｇ／（Ｃｇ’＋Ｃｇ）×（１−ｅｘｐ（−ｔ×（Ｃｇ’＋Ｃｇ）／Ｒｇ／Ｃｇ’／Ｃｇ））                                              ・・・（４）
Ｅｇｃ＝Ｖｇ×Ｃｇ’／（Ｃｇ’＋Ｃｇ）×（１−ｅｘｐ（−ｔ×（Ｃｇ’＋Ｃｇ）／Ｒｇ／Ｃｇ’／Ｃｇ））                                              ・・・（５）
式（３）乃至（５）から、サージ電圧Ｖｇが印可された瞬間、すなわちｔ≒０では、Ｅｇｒ＝Ｖｇ、Ｅｇｃ’＝Ｅｇｃ＝０となることが容易にわかる。つまり、すべてのサージ電圧Ｖｇは抵抗成分Ｒｇのみにかかることになる。
【００２４】
また、サージ電圧Ｖｇが印可されてからある時間を経過した場合においては、Ｅｇｃは、抵抗成分Ｒｇと容量成分Ｃｇ’、Ｃｇで定まる時定数を含んだ式（５）で決まる。
さらに時間が経過すると、式（５）より、Ｅｇｃ＝Ｖｇ×Ｃｇ’／（Ｃｇ’＋Ｃｇ）となり、Ｃｇ’とＣｇの分圧によってゲート酸化膜３にかかる電圧値が決まるようになる。従って、サージ電圧が一定時間持続性のあるものであっても、全サージ電圧がゲート酸化膜３にかかることはない。
〔製造プロセス〕
第１実施形態と同様に、図３（ａ）乃至（ｃ）の工程によって、ゲート電極４表面近傍に低不純物イオン濃度層５ｂからなる高抵抗領域を形成する。
【００２５】
次に、図４（ｄ）に示すように、上述の高抵抗領域上に熱酸化もしくはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン酸化膜６を形成する。
次に、図４（ｅ）に示すように、シリコン酸化膜６上に金属もしくはシリサイドからなる電極７を形成する。電極７は、低抵抗化の面では金属、例えばＷ（タングステン）などが望ましいが、一般に金属はシリコン材料などに比べて融点が低いため、製造プロセスにおいて問題が生じる場合にはシリサイドで形成しても良い。
【００２６】
その後は公知の手法により、ＭＯＳトランジスタを形成する。（図示せず）
〔保護装置回路例〕
第１実施形態に係る保護装置回路例を示す図５において、ＰＭＯＳトランジスタＴｒ３を、第２実施形態に係るゲート電極構造を有するＭＯＳトランジスタに置き換えればよい。動作としては第１実施形態同じであるため、ここでは省略する。
〔作用効果〕
第２実施形態に係るＭＯＳトランジスタ型の保護装置によれば、低不純物イオン濃度層５ｂによる高抵抗成分と、その上に形成されたシリコン酸化膜６による容量成分の直列接続により、外部から印可されたサージ電圧を降下させ、ゲート酸化膜３に直接的に高いサージ電圧が加わることを抑制することができる。これにより、内部回路用のＭＯＳトランジスタと同程度の薄いゲート酸化膜厚でも十分なＥＳＤ保護性能を発揮することができるとともに、ゲート酸化膜破壊の発生率も低減できる。また、一定時間持続するサージにおいても有効に機能する。
【図面の簡単な説明】
【００２７】
【図１】第１実施形態に係るＭＯＳトランジスタのゲート電極構造と等価回路。
【図２】第２実施形態に係るＭＯＳトランジスタのゲート電極構造と等価回路。
【図３】第１、及び第２実施形態に係るＭＯＳトランジスタ製造方法の工程断面図。
【図４】第２実施形態に係るＭＯＳトランジスタ製造方法の工程断面図。
【図５】第１、及び第２実施形態に係るＭＯＳトランジスタを使用した保護装置の回路例。
【符号の説明】
【００２８】
１    シリコン支持基板
２    フィールド酸化膜
３    ゲート酸化膜
４    ゲート電極
５ａ  高不純物イオン濃度層
５ｂ  低不純物イオン濃度層
６    シリコン酸化膜
７    電極
８    入出力端子
９    内部回路
１０  ライン（入出力端子−内部回路間）
【図１】
2005353975.tif 000003
【図２】
2005353975.tif 000004
【図３】
2005353975.tif 000005
【図４】
2005353975.tif 000006
【図５】
2005353975.tif 000007