(57)【要約】【課題】  チップ割れを検出できない事態を回避し、化合物半導体等にマイクロクラックが生じた場合でもチップ割れを検出できる半導体装置を提供する。【解決手段】  半導体チップの周辺部分に中央部分の素子領域を囲むようにｐｎ接合２が帯状パターンに形成され、一方の導電型（ｎ）の半導体パターンは環状に形成され、更にそのパターンに電気的に接続されたパッド３ａ、３ｂを有し、もう一方の導電型（ｐ）の半導体パターン６は、一端が別のパッドに電気的に接続された構造を有する半導体装置において、二つのパッドの電気的特性を測定することによって、チップに生じるひび割れ及び欠けなどを感度良く検出する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体素子が形成された半導体チップと、
前記半導体チップの周辺領域に形成され、一端に第１のパッドが電気的に接続された帯状の第１導電型半導体パターンと、
前記半導体チップの周辺領域において、前記第１導電型半導体パターン上に形成されて前記第１導電型半導体パターンとｐｎ接合を構成し、且つ両端に前記第１のパッド及び第２のパッドが電気的に接続された帯状の第２導電型半導体パターンとを具備したことを特徴とする半導体装置。
【請求項２】
前記第２導電型半導体パターンの上もしくは前記第１導電型半導体パターンの下に少なくとも部分的にｐｎ接合を構成する第１導電型又は第２導電型半導体層を形成し、前記第１導電型半導体パターン、前記第２導電型半導体パターン及び前記第１導電型又は第２導電型半導体層は、トランジスタを構成し、前記第１導電型又は第２導電型半導体層は、第３のパッドに電気的に接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１及び第２のパッド間に形成されたｐｎ接合は、サージ保護回路機能を有することを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体チップの素子領域にｐｎ接合を有する半導体素子を形成する工程と、
前記半導体チップの周辺領域に、一端に第１のパッドが電気的に接続された帯状の第１導電型半導体パターンを形成する工程と、
前記半導体チップの周辺領域において前記第１導電型半導体パターン上に形成されて前記第１導電型半導体パターンとｐｎ接合を構成し、且つ両端に前記第１のパッド及び第２のパッドが電気的に接続された帯状の第２導電型半導体パターンとを形成する工程とを具備し、
前記半導体素子のｐｎ接合を形成する工程と同時に前記第１導電型半導体パターンと前記第２導電型半導体パターンが構成するｐｎ接合を形成することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至請求項３のいずれかに記載の半導体装置において、前記第１のパッドと前記第２のパッド間もしくは前記第１のパッドと前記第３のパッド間に流れる電流を検知することにより前記半導体チップに生じるひび割れ、欠けを検出することを特徴とする半導体装置の欠陥検出方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に実装時における半導体チップのひび割れ、欠けなどの不良検出に使用されるものである。
【背景技術】
【０００２】
近年、携帯電話に代表される携帯用の機器は、例えば、カメラを付加するなど機能の充実化が進められ、使用される部品点数も増加する傾向にある。しかしながら、携帯機器の大きさは変わらず小型化の傾向にあり、使用される部品の小型化、薄型化の要求が強まっている。この為、半導体装置、例えば、パワーアンプモジュールなどではチップサイズの縮小が進められ、さらに、実装モジュール基板やパッケージの小型化、薄型化が進められている。また、実装方式においては、ワイヤーボンディングを用いる場合に比して実装面積の小さいフリップチップバンブ実装などが取り入れられるようになっている。
一方、前述のパワーアンプは、極めて高い電力密度で動作するので発熱量が大きく、熱的安定性に関する細心の注意が必要である。その対策の一つは放熱性を向上させることであり、その方法の一つとして、チップの厚さを薄くする方向に技術が進んでいる。
この為、半導体チップのマウント、ボンディング等の実装時における機械的な応力や熱ストレスにより半導体チップにひび割れや欠けなどを生じさせてしまうという問題があった。
【０００３】
半導体チップのひび割れや欠けなどを検出する方法としては、特許文献１や特許文献２などが開示されている。これらの公知例では、図９に示したように、チップ周辺領域に導電パターンを配置し、チップ割れが生じた場合、導電パターンが切断されそのパターンの電気特性の変化を検出することでチップ割れの有無を検出していた。図９において、砒化ガリウム（ＧａＡｓ）基板などの化合物半導体からなる半導体チップ１０１には、周辺領域にアルミニウムや銀ペーストなどを材料とする帯状の導体パターン１０２が形成されている。導電パターン１０２は、半導体チップ１０１をほぼ一周し、両端には、互いに近接した検出用パッド１０３が接続されており、パッド間の電流値を測定して半導体チップ１０１のひび割れや欠けなどを検出するように構成されている。
しかしながら、この方法では微細なクラック（マイクロクラック）が生じた場合、導電パターンは、切断にまでは至らなかったり、導電パターンの損傷の程度が小さかったりして、電気特性の変化が僅かしか生じないので、確実にチップ割れを検出できないという問題が残っている。
【０００４】
この問題に対して、特許文献３に、ｐｎ接合を利用する方法が提案されている。この方法では、ｐｎ接合を横切るマイクロクラックが生じた場合、表面電流が流れる経路が発生するため接合の電気特性が変化することを利用している。具体的には、ｐｎ接合に対し逆バイアスをかけた際のリーク電流を調べることにより、チップ割れを検出でき、マイクロクラックも検出できるとされている。しかし、ＧａＡｓを代表とする化合物半導体を用いたチップにこの手法を適用した場合、材料の性質上綺麗なへき開面が形成されることが多いため、必ずしも大きなリーク電流が生じるとは限らず、ｐｎ接合の電気特性を調べることでは確実にチップ割れを検出できないという問題が生じてしまった。
【特許文献１】特開平６−２４４２５４号公報
【特許文献２】特開平６−３４７５０９公報
【特許文献３】特開平６−７７３００号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、このような事情によりなされたものであり、チップ割れを検出できない事態を回避し、化合物半導体においてマイクロクラックが生じた場合でもチップ割れを検出できる半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の一態様は、半導体素子が形成された半導体チップと、前記半導体チップの周辺領域に形成され、一端に第１のパッドが電気的に接続された帯状の第１導電型半導体パターンと、前記半導体チップの周辺領域において、前記第１導電型半導体パターン上に形成されて前記第１導電型半導体パターンとｐｎ接合を構成し、且つ両端に前記第１のパッド及び第２のパッドが電気的に接続された帯状の第２導電型半導体パターンとを具備したことを特徴としている。
【０００７】
また、本発明の半導体装置の製造方法の一態様は、半導体チップの素子領域にｐｎ接合を有する半導体素子を形成する工程と、前記半導体チップの周辺領域に、一端に第１のパッドが電気的に接続された帯状の第１導電型半導体パターンを形成する工程と、前記半導体チップの周辺領域において前記第１導電型半導体パターン上に形成されて前記第１導電型半導体パターンとｐｎ接合を構成し、且つ両端に前記第１のパッド及び第２のパッドが電気的に接続された帯状の第２導電型半導体パターンとを形成する工程とを具備し、前記半導体素子のｐｎ接合を形成する工程と同時に前記第１導電型半導体パターンと前記第２導電型半導体パターンが構成するｐｎ接合を形成することを特徴としている。
また、本発明の半導体装置の欠陥検出方法の一態様は、上記半導体装置において、前記第１のパッドと前記第２のパッド間もしくは前記第１のパッドと前記第３のパッド間に流れる電流を検知することにより前記半導体チップに生じるひび割れ、欠けなどを検出することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、チップ外周にチップを囲むようにｐｎ接合が帯状パターンが形成され、その一方の導電型のパターンは環状に形成され、さらにそのパターンに電気的に接続されたパッドを有し、もう一方の導電型のパターンは、一端が別のパッドに電気的に接続された構造を有する半導体装置において、二つのパッドの電気的特性を測定することによって、チップに生じるひび割れ及び欠けなどを感度良く検出することができる。
また、さらに半導体層をｐｎ接合上に積層して、ｎｐｎトランジスタ又はｐｎｐトランジスタを形成することにより、より高い感度で半導体チップのひび割れ、欠けなどを検出できるだけでなく、半導体チップに形成された集積回路に影響を与えることなくチップ割れ検出回路を形成することが可能となり、半導体チップ、外囲器の小型化が可能となる。
【発明を実施するための最良の形態】
【０００９】
本発明は、半導体チップの周辺領域にチップ中央部分の素子領域を囲むようにｐｎ接合の帯状パターンが形成され、その一方の導電型パターンは環状に形成され、且つその一方の導電型パターンの両端に電気的に接続された２つのパッドを有し、他方の導電型パターンは、一端が前記２つのパッドの１つに電気的に接続された構造とする。そして、この二つのパッド間の電気的特性を測定することによって、半導体チップに生じるひび割れや欠けなどを感度良く検出できる。
以下、実施例を参照して発明を実施するための最良の形態を説明する。
【実施例１】
【００１０】
まず、図１乃至図４を参照して実施例１を説明する。
図１は、本発明の実施例１に係る半導体チップの平面図、図２は、本発明の実施例１に係る半導体装置の電流電圧特性を示す特性図、図３は、本発明の実施例１に係る検出回路の等価回路図、図４は、図１のＡ−Ａ′線に沿う部分の断面図である。
【００１１】
半導体チップ１は、例えば、半絶縁性砒化ガリウム（ＧａＡｓ）基板などの化合物半導体からなる。半導体チップ１には、周辺領域を除いた素子領域に、例えば、パワーアンプなどの素子（図示せず）が形成されている。この図は、素子形成と内部配線（図示せず）の形成を終えた状態を表している。半導体チップ１上には、アルミニウムや金、白金、チタンあるいはそれらの積層膜などを材料とし素子や内部配線と電気的に接続された接続電極である検出用パッド３（３ａ，３ｂ）が配列されている。半導体チップ１の周辺領域には導電性半導体層による帯状の半導体パターン５、６が半導体チップ１の素子領域を囲むように形成されている。半導体パターン５、６は、二層構造であり、下層にｎ型半導体層（ｎ型半導体パターン）５、その上にｐ型半導体層（ｐ型半導体パターン）６が形成され、両者は、ｐｎ接合２を構成している。ｎ型半導体パターン５は、半導体チップ１の周辺領域において、素子領域を囲むように形成されており、さらに、パッド３ｂに一端がオーミック接続されている。ｐ型半導体パターン６は、両端がパッド３ａ、３ｂにオーミック接続されている。
【００１２】
具体的には、半絶縁性ＧａＡｓ基板に、ｎ型半導体層５、例えば、不純物濃度５×１０18／ｃｍ3 、厚さ５００ｎｍの導電層が形成され、その上にｐ型半導体層、例えば、不純物濃度４×１０19／ｃｍ3 、厚さ６０ｎｍの導電層が形成されている。ｎ型半導体層５のパターニングは、ボロン（Ｂ＋）のイオン打ち込みによって導電性を失わせることによって行われており、幅５０μｍの環状パターンに加工されている。ｐ型半導体層６は、エッチングによってパターニングされており、ｎ型半導体５の上に幅４０μｍの帯状パターンに加工されている。
この時、二つのパッド３ａ、３ｂ間の電気特性を示したのが図２（図３に等価回路を示す）である。チップ割れが生じていない場合、二つのパッドはｐ型半導体パターン６で接続されているため、ある所定の抵抗値の電流電圧特性（Ｉ−Ｖ特性）（正常時）が観測される。また、ｐｎ接合２がオンとなる電圧（ＶF ）まで両端の電圧を上げると、ｎ型導電性パターン５にも電流が流れるようになるため、Ｉ−Ｖ特性に不連続点が生じる特性が観測されることになる。この不連続点を明確にするため、ｎ型半導体パターン５のシート抵抗は、ｐ型半導体パターン６のシート抵抗よりも小さな値を有するように設定しておいた方が良い。
【００１３】
次に、チップ割れが生じた場合について説明する。
チップ割れによってｐｎ接合２が破壊され、ｐｎ接合間にリーク電流が流れる状況になった場合、Ｉ−Ｖ特性は、図２に同時に示したように、オン電圧以下での電流値の増大が電流計４により観測される（異常時１）ことになり、チップ割れを検出することが出来る。
一方、一般にＧａＡｓ基板は、綺麗にへき開される。そのなかで、へき開面が出るきれいなチップ割れが生じた場合、リーク電流は殆ど検出できない。したがって、上記と同じ方法では検出できない。しかし、チップ割れによってｎ型半導体パタン５及びｐ型半導体パターン６そのものが損傷を受けるため、図２に示したように、電流値の減少が観測される（異常時２）ことになり、チップ割れを検出することが出来る。
【００１４】
図４は、半導体チップの内部構造を示す断面図である。素子分離領域８が形成されたＧａＡｓ基板からなる半導体チップ１の周辺領域にはｎ＋型半導体層９上にｎ型半導体層５及びｐ型半導体層６が形成されてｐｎ接合を構成している。このｐｎ接合を形成する工程と同じ工程で同時に素子領域の回路を構成するｐｎ接合を形成し、更にｎ型半導体層を重ねて積層してｎｐｎトランジスタ１０を形成する。トランジスタ１０には配線層を形成し、ポリイミドなどからなる保護絶縁膜７を形成する。
以上のように、本実施例の構造を用いれば微細なチップ割れに対してはｐｎ接合のリーク電流を検出し、へき開面が現れる大きく綺麗なチップ割れに対しては抵抗値の変化を検出することにより、高い感度でチップ割れを検出することができる。また、本実施例で形成されるｐｎ接合は、素子領域のｐｎ接合に合わせて形成されるので、工程増になることはない。
【実施例２】
【００１５】
次に、図５乃至図８を参照して実施例２を説明する。
図５は、本発明の実施例２に係る半導体チップの平面図、図６は、本発明の実施例２に係る半導体装置の電流電圧特性を示す特性図、図７は、本発明の実施例２に係る検出回路の等価回路図、図８は、実施例２のサージ保護回路機能を説明する回路図である。
【００１６】
実施例１の場合と同様、例えば、半絶縁性砒化ガリウム（ＧａＡｓ）基板などの化合物半導体からなる半導体チップ２１は、例えば、パワーアンプなどの素子形成と内部配線（図示せず）の形成を終えた状態を表している。半導体チップ２１上には、アルミニウムや金、白金、チタンあるいはそれらの積層膜などを材料とし素子や内部配線と電気的に接続された接続電極である検出用パッド２３（２３ａ，２３ｂ，２３ｃ）が配列されている。半導体チップ２１の周辺領域には導電性半導体層による帯状の半導体パターン２５、２６が半導体チップ２１の素子領域を囲むように形成されている。半導体パターン２５、２６は二層構造をなしており、下層にｎ型半導体層（ｎ型半導体パターン）２５、その上にｐ型半導体層（ｐ型半導体パターン）２６が形成され、両者は、ｐｎ接合２２を構成している。ｎ型半導体パターン２５は、半導体チップ２１の周辺領域において、素子領域を囲む輪を形成しており、さらに、パッド２３ａに一端がオーミック接続されている。ｐ型半導体パターン２６の一端は、パッド２３ｂにオーミック接続されている。
【００１７】
本実施例では、さらに、第三のパッド２３ｃが設けられている。ｐ型半導体パターン２６上には、ｎ型半導体層（ｎ型半導体パターン）２７の一部が積層され両者の接触部分は、ｐｎ接合２９を構成している。パッド２３ｃは、ｎ型半導体パターン２７にオーミック接続されている。これらｎ型半導体パターン２５、ｐ型半導体パターン２６及びｎ型半導体層（ｎ型半導体パターン）２７は、積層されている部分においてｎｐｎトランジスタ（ｎｐｎ  Ｔｒ．）を構成している。
【００１８】
具体的には、半絶縁性ＧａＡｓ基板に、ｎ型半導体パターン２５として、例えば、不純物濃度５×１０18／ｃｍ3 、厚さ５００ｎｍの導電層が形成され、その上にｐ型半導体パターン２６として、例えば、不純物濃度４×１０19／ｃｍ3 、厚さ６０ｎｍの導電層が形成されている。ｐ型半導体パターン２６の上に積層されたｎ型半導体層２７は、例えば、不純物濃度５×１０17／ｃｍ3 、厚さ３００ｎｍの条件で形成されている。ｎ型半導体層２５のパターニングは、ボロン（Ｂ＋）のイオン打ち込みによって導電性を失わせることによって行われており、幅５０μｍの環状パターンに加工されている。ｐ型半導体パターン２６は、エッチングによってパターニングされており、ｎ型半導体パターン２５の上に幅４０μｍの帯状パターンに加工されている。ｐ型半導体パターン２６上のｎ型半導体層２７はエッチングによってパターニングされており、幅、長さ共に３０μｍの島状に加工されている。
【００１９】
下層のｎ型半導体パターン２５に接続されているパッド２３ａに、例えば、３Ｖを印加し、上層のｎ型半導体層２７に接続されているパッド２３ｃを接地（０Ｖ）に設定した状態でｐ型半導体パターン２６に接続されているパッド２３ｂに電圧を徐々に印加する。このとき、チップ割れが生じていない正常な状態であれば、ｐｎ接合のオン電圧に近い電圧からｎｐｎトランジスタのベース電流が流れ始め、パッド２３ａ及び２３ｃ間に電流が流れ、これを電流計２８により検知して、図６に示した特性が得られる（正常時）。
【００２０】
これに対し、チップ割れによってｐｎ接合が破壊され、ｐｎ接合間にリーク電流が流れる状況になった場合（図７の等価回路図参照）、パッド２３ａ及び２３ｂ間にリーク電流が生じる。結果、パッド２３ｂに電圧を加えなくてもｎｐｎトランジスタにベース電流が流れるため、Ｉ−Ｖ特性は、図６に同時に示したように、オン電圧以下での電流値の増大が観測される（異常時１）ことになり、チップ割れを検出することが出来る。一方、へき開面が出るきれいなチップ割れが生じた場合には、リーク電流は殆ど検出できないため、同じ方法では検出できない。しかし、チップ割れによってｐ型導電性パターン２６そのものが損傷を受けるため、図６に示したように、オン電圧以上の領域でもベース電流が流れず（電流計２４で検知されない（異常時２））、チップ割れを検出することが出来る。
以上、本実施例の方法によれば、実施例１の場合よりもＩ−Ｖ特性の差異が明確となり、より感度の高いチップ割れの検出が可能となる。
【００２１】
また、各パッドは互いにｐｎ接合を通じて接続されているため、ｐｎ接合のオン電圧以下の電圧状態であればＤＣ的には開放状態にある。例えば、ｐ型半導体パターン２６に接続されているパッド２３ｂを実際の回路では接地端子に接続し、他のパッド２３ａ、２３ｃを０Ｖ以上の電圧が印加される端子、例えば、制御端子やＲＦ端子に接続しておいても、回路動作に影響を与えることが無い。そのため、実施例１のように検出回路のために新たなパッドを用意する必要が無く、チップの小型化を実現できる。さらに、実装後の回路の端子を用いてチップ割れの検出を行うことが出来るので、外囲器の小型化も可能となる。
また、パッド２３ａ、２３ｂ間は大きなｐｎ接合２２を形成しているため、サージ保護回路も兼ねることが可能であり、単なるチップ割れ検出回路だけではなく、別の機能を有することが特徴である。図８は、本実施例のサージ保護回路機能を説明する回路図である。パッド２３ａ、２３ｂに負電圧のＥＳＤが印加されても素子領域に形成された被保護回路には電流が流れず、破壊されることはない。
【００２２】
以上、説明したように、本発明によれば、半導体チップの周辺領域に素子領域を囲むようにｐｎ接合の帯状パターンが形成され、その一方の導電型のパターンは環状に形成され、さらにそのパターンに電気的に接続されたパッドと、もう一方の導電型のパターンは、一端は前記パッドに、もう一端は別のパッドに電気的に接続された構造とすることによって、半導体チップに生じるひび割れ及び欠けなどを感度良く検出することを特徴とする半導体装置を実現できる。
なお、上記実施例の導電性半導体層は、ＨＢＴ(Heterojuction Bipolar Transistor)やＨＥＭＴ(High Electron Mobility Transistor) の用途等に形成された半導体基板の導電性半導体層を用いても良く、更にイオン注入、アニールにより形成される導電性半導体層としても良い。
また、ｎ型半導体のパターニングにボロンのイオン注入を用いているが、メサエッチングによる素子分離としても良い。更に、半導体基板にＧａＡｓを用いているが、ＩｎＰ等の周期率表第３族及び第５族元素からなる化合物半導体などにより構成される基板においても、へき開性は同じであり、同様の効果が得られるので本発明に適用することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１に係る半導体装置の概略平面図。
【図２】本発明の実施例１における電流電圧特性図。
【図３】本発明の実施例１における検出回路の等価回路図。
【図４】図１のＡ−Ａ′線に沿う部分の断面図。
【図５】本発明の実施例２に係る半導体装置の概略平面図。
【図６】本発明の実施例２における電流電圧特性図。
【図７】本発明の実施例２における検出回路の等価回路図。
【図８】実施例２のサージ保護回路機能を説明する回路図。
【図９】従来のチップ割れ検出を行う半導体装置の概略平面図。
【符号の説明】
【００２４】
１、２１・・・半導体チップ
２、２２、２９・・・ｐｎ接合
３、３ａ、３ｂ、２３、２３ａ、２３ｂ、２３ｃ・・・（検出用）パッド
４、２４、２８・・・電流計
５、２５、２７・・・ｎ型半導体パターン
６、２６・・・ｐ型半導体パターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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