(57)【要約】【課題】  簡単なテスト回路の追加のみで、非同期ＬＳＩについての実動作同等の入出力データテストおよびＡＣタイミングテストを実現できるようにする。【解決手段】  非同期入力インターフェース１０８と非同期出力インターフェース１０９と検査装置に同期したクロックを出力できる出力クロック同期回路１０５とを有するデータ受信ＬＳＩ１０７を備え、入力インターフェース１０３と非同期出力インターフェース１０４とを有するデータ送信ＬＳＩ１０２を備える。データ送信ＬＳＩ１０２の非同期出力インターフェース１０４と、データ受信ＬＳＩ１０７の非同期入力インターフェース１０８とを接続し、データ送信ＬＳＩ１０２からデータ受信ＬＳＩ１０７へデータを送信し、出力クロック同期回路１０５より検査装置１０１に同期したクロックを出力して、出力クロックを期待値判定する。【選択図】        図１
2005300433.tif 000002
【特許請求の範囲】
【請求項１】
非同期出力インターフェースを備えたＬＳＩにおいて、検査装置に同期したクロックを出力できる出力クロック同期回路を備えたＬＳＩ検査装置。
【請求項２】
非同期入力インターフェースと非同期出力インターフェースとを有するデータ受信ＬＳＩと、入力インターフェースと非同期出力インターフェースとを有するデータ送信ＬＳＩとを備え、前記データ送信ＬＳＩのデータ送信インターフェースと、前記データ受信ＬＳＩのデータ受信インターフェースとを接続した請求項１記載のＬＳＩ検査装置。
【請求項３】
非同期出力インターフェースを備えたＬＳＩにおいて、非同期入力インターフェースと非同期出力インターフェースと検査装置に同期したクロックを出力できる出力クロック同期回路とを有するデータ受信ＬＳＩと、入力インターフェースと非同期出力インターフェースとを有するデータ送信ＬＳＩとを備え、前記データ送信ＬＳＩの非同期出力インターフェースと、前記データ受信ＬＳＩの非同期入力インターフェースとを接続し、前記データ送信ＬＳＩからデータ受信ＬＳＩへデータを送信し、前記出力クロック同期回路より同期クロックを出力して、出力クロックを期待値判定するＬＳＩ検査方法。
【請求項４】
出力クロック同期回路より同期クロックを出力して出力クロックを期待値判定することに代えて、出力クロック同期回路より出力クロックに同期したデータを出力し、その出力データを期待値判定する請求項３記載のＬＳＩ検査方法。
【請求項５】
出力データを期待値判定することに代えて、出力インターフェースのＡＣタイミングを検査する請求項４記載のＬＳＩ検査方法。
【請求項６】
出力クロック同期回路により同期クロックを出力して出力クロックを期待値判定することに代えて、データ送信ＬＳＩの入力インターフェースヘデータを送信し、前記データ送信ＬＳＩの出力インターフェースからのデータをデータ受信ＬＳＩで受信し、データ受信ＬＳＩの出力インターフェースからデータを出力させることにより、データ送信ＬＳＩの入力ＡＣタイミングを検査する請求項３記載のＬＳＩ検査方法。
【請求項７】
データ受信ＬＳＩの出力データが出力されるタイミングが未知の状態において、前記データ受信ＬＳＩの出力インターフェースの出力データを所望のデータが出力されるまでマッチ期待する機能を用いることにより、前記データ受信ＬＳＩの出力インターフェースを検査する請求項４記載のＬＳＩ検査方法。
【請求項８】
非同期出力インターフェースを備えたＬＳＩにおいて、非同期入力インターフェースと非同期出力インターフェースと検査装置に同期したクロックを出力できる出力クロック同期回路とを有するデータ受信ＬＳＩと、入力インターフェースと非同期出力インターフェースとを有するデータ送信ＬＳＩとを備え、前記データ送信ＬＳＩの非同期出力インターフェースと、前記データ受信ＬＳＩの非同期入力インターフェースとを接続し、前記データ受信ＬＳＩの出力データが出力されるタイミングが未知の状態において、前記データ送信ＬＳＩの入力インターフェースへ所定クロック数のデータを送信し、データ受信ＬＳＩの出力インターフェースから所定クロック数のデータを出力し、データ受信ＬＳＩの出力インターフェースの出力データを所望のデータが出力されるまでマッチ期待する機能を用いることにより出力インターフェースのＡＣタイミングを検査するＬＳＩ検査方法。
【請求項９】
データが出力されるまでマッチ期待する機能を用いるときに、マッチするまでのクロック数をカウントする請求項８記載のＬＳＩ検査方法。
【請求項１０】
マッチするまでのクロック数をカウントするときに、そのカウントする値に応じて、検査装置に入出力するテストパターンを変更する請求項９記載のＬＳＩ検査方法。
【請求項１１】
マッチするまでのクロック数のカウント値に応じて検査装置に入出力するテストパターンを変更できるようにしたＬＳＩ検査装置を用いて、データ受信ＬＳＩの出力データが出力されるタイミングが未知の状態において、データ送信ＬＳＩの入力インターフェースへ入力したデータをデータ受信ＬＳＩの出力インターフェースから出力するタイミングを検知することで、出力データを期待値判定する請求項９または１０記載のＬＳＩ検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩ検査装置およびＬＳに検査方法に関する。
【背景技術】
【０００２】
ＬＳＩ検査装置として、特許文献１に記載されたものなどがある。しかし、従来、非同期ＬＳＩを検査する際に、検査装置と同期したテストを実施することが困難であった。また、非同期ＬＳＩのＡＣタイミングを検査することは同様に困難であった。また、高速なシリアルインターフェース等においては送信側、受信側両方にＰＬＬ回路があり、データの遅延量を測定しデータの期待値を判定することができないため、回路面積の大きなテスト回路が必要となっていた。
【０００３】
すなわち、従来のＬＳＩ検査装置では、実動作機能とは異なる経路を用いて、非同期ＬＳＩの入出力インターフェースの入出力データテスト及びＡＣタイミングテストを行っていたため、テスト回路面積が大きくなっていた。また、実使用状態と異なる仕様でテストを行わざるを得ないものであった。
【特許文献１】特開平２−２３４０８７
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、簡単なテスト回路の追加のみで、非同期ＬＳＩについての実動作同等の入出力データテストおよびＡＣタイミングテストを実現できるようにすることを目的とする。
【課題を解決するための手段】
【０００５】
この目的を達成するため本発明のＬＳＩ検査装置は、非同期出力インターフェースを備えたＬＳＩにおいて、検査装置に同期したクロックを出力できる出力クロック同期回路を備えたものである。
【０００６】
本発明の装置によれば、上記において、非同期入力インターフェースと非同期出力インターフェースとを有するデータ受信ＬＳＩと、入力インターフェースと非同期出力インターフェースとを有するデータ送信ＬＳＩとを備え、前記データ送信ＬＳＩの非同期出力インターフェースと、前記データ受信ＬＳＩの非同期出力インターフェースとを接続したものであることが好適である。
【０００７】
本発明のＬＳＩ検査方法は、非同期出力インターフェースを備えたＬＳＩにおいて、非同期入力インターフェースと非同期出力インターフェースと検査装置に同期したクロックを出力できる出力クロック同期回路とを有するデータ受信ＬＳＩと、入力インターフェースと非同期出力インターフェースとを有するデータ送信ＬＳＩとを備え、前記データ送信ＬＳＩの非同期出力インターフェースと、前記データ受信ＬＳＩの非同期入力インターフェースとを接続し、前記データ送信ＬＳＩからデータ受信ＬＳＩへデータを送信し、前記出力クロック同期回路より同期クロックを出力して、出力クロックを期待値判定するものである。
【０００８】
本発明の方法によれば、上記において、出力クロック同期回路より同期クロックを出力して出力クロックを期待値判定することに代えて、出力クロック同期回路より出力クロックに同期したデータを出力し、その出力データを期待値判定することが好適である。
【０００９】
また本発明の方法によれば、上記において、出力データを期待値判定することに代えて、出力インターフェースのＡＣタイミングを検査することが好適である。
また本発明の方法によれば、上記において、出力クロック同期回路により同期クロックを出力して出力クロックを期待値判定することに代えて、データ送信ＬＳＩの入力インターフェースヘデータを送信し、前記データ送信ＬＳＩの出力インターフェースからのデータをデータ受信ＬＳＩで受信し、データ受信ＬＳＩの出力インターフェースからデータを出力させることにより、データ送信ＬＳＩの入力ＡＣタイミングを検査することが好適である。
【００１０】
また本発明の方法によれば、上記において、データ受信ＬＳＩの出力データが出力されるタイミングが未知の状態において、前記データ受信ＬＳＩの出力インターフェースの出力データを所望のデータが出力されるまでマッチ期待する機能を用いることにより、前記データ受信ＬＳＩの出力インターフェースを検査することが好適である。
【００１１】
本発明のＬＳＩ検査方法は、非同期出力インターフェースを備えたＬＳＩにおいて、非同期入力インターフェースと非同期出力インターフェースと検査装置に同期したクロックを出力できる出力クロック同期回路とを有するデータ受信ＬＳＩと、入力インターフェースと非同期出力インターフェースとを有するデータ送信ＬＳＩとを備え、前記データ送信ＬＳＩの非同期出力インターフェースと、前記データ受信ＬＳＩの非同期入力インターフェースとを接続し、前記データ受信ＬＳＩの出力データが出力されるタイミングが未知の状態において、前記データ送信ＬＳＩの入力インターフェースへ所定クロック数のデータを送信し、データ受信ＬＳＩの出力インターフェースから所定クロック数のデータを出力し、データ受信ＬＳＩの出力インターフェースの出力データを所望のデータが出力されるまでマッチ期待する機能を用いることにより出力インターフェースのＡＣタイミングを検査するものである。
【００１２】
本発明の方法によれば、上記において、データが出力されるまでマッチ期待する機能を用いるときに、マッチするまでのクロック数をカウントすることが好適である。
また本発明の方法によれば、上記において、マッチするまでのクロック数をカウントするときに、そのカウントする値に応じて、検査装置に入出力するテストパターンを変更することが好適である。
【００１３】
また本発明の方法によれば、上記において、マッチするまでのクロック数のカウント値に応じて検査装置に入出力するテストパターンを変更できるようにしたＬＳＩ検査装置を用いて、データ受信ＬＳＩの出力データが出力されるタイミングが未知の状態において、データ送信ＬＳＩの入力インターフェースへ入力したデータをデータ受信ＬＳＩの出力インターフェースから出力するタイミングを検知することで、出力データを期待値判定することが好適である。
【発明の効果】
【００１４】
本発明によれば、同期クロック出力回路によって、検査装置に対して同期した出力クロックを生成することにより、非同期であることにより検査困難なＬＳＩのテストを可能とし、データの出力されるタイミングが未知のＬＳＩに対しては、データマッチ機能を用いて出力データの比較を行うことができる。また、従来の検査装置では不可能であるマッチ機能で出力データの期待値判定が可能となる。本手法により非同期インターフェースの検査が可能となる。したがって本発明によれば、ＬＳＩに簡単な検査回路を挿入することにより非同期検査を同期的に実現でき、高速インターフェース等の高速かつ非同期回路を有するＬＳＩの検査を低コストで実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、図面を参照しながら、本発明の実施の形態を説明する。
（実施の形態１）
図１に、本発明の実施の形態１のＬＳＩ検査装置の構成を示す。検査対象が受信ＬＳＩ１０７である場合、送信ＬＳＩ１０２は良好ＬＳＩとなる。検査構成としては、ロードボード１０６上に検査対象としての受信ＬＳＩ１０７と良品である送信ＬＳＩ１０２とを搭載し、送信ＬＳＩ１０２の出力インターフェース１０４と受信ＬＳＩ１０７の入力インターフェース１０８とをケーブル２０４またはボード上で接続することで送信ＬＳＩ１０２から受信ＬＳＩ１０７である検査対象へデータを送受信する構成とする。
【００１６】
ここで１０１はＬＳＩ検査装置であり、このＬＳＩ検査装置１０１から送信ＬＳＩ１０２に対し、この送信ＬＳＩ１０２の出力インターフェース１０４から送信すべきデータをそのデータ入力インターフェース１０３に入力する。２０１はその入力データである。
【００１７】
送信ＬＳＩ１０２のデータ入力インターフェース１０３に入力した入力データ２０１すなわちクロックおよびデータは、出力インターフェース１０４、ケーブル２０４、受信ＬＳＩ１０７のデータ入力インターフェース１０８を経由して、この受信ＬＳＩ１０７に到達する。このため、受信ＬＳＩ１０７のデータ出力インターフェース１０９から出力される出力データ２０２すなわちクロックおよびデータは、本来はＬＳＩ検査装置１０１とは非同期である。
【００１８】
そこで、受信ＬＳＩ１０７のデータ入力インターフェース１０８が受信したデータおよびクロックは、経路２０５を通り、ＬＳＩ検査装置１０１から入力される同期クロック２０３にもとづき、出力クロック同期回路１０５において、ＬＳＩ検査装置１０１に同期したクロックとなって、経路２０６を経たうえで、データ出力インターフェース１０９から出力データ２０２として出力される。これにより、出力クロック同期回路１０５に非同期で入力された信号をＬＳＩ検査装置１０１に同期した信号に変換し、これをデータ出力インターフェース１０９から出力データ２０２として出力する。このため、非同期出力クロックをＬＳＩ検査装置１０１に対して同期的に出力することが可能となる。
【００１９】
（実施の形態２）
図２に本発明の実施の形態２のＬＳＩ検査装置の構成を示す。検査対象が受信ＬＳＩ１０７である場合に、送信ＬＳＩ１０２は良品ＬＳＩとなる。検査構成としては、ロードボード１０６上に検査対象の受信ＬＳＩ１０７と良品の送信ＬＳＩ１０２とを搭載し、送信ＬＳＩ１０２の出力インターフェース１０４と受信ＬＳＩ１０７の入力インターフェース１０８とをケーブル２０４またはボード上で接続することで、送信ＬＳＩ１０２から検査対象である受信ＬＳＩ１０７へデータを送受信する構成とする。
【００２０】
ＬＳＩ検査装置１０１から入力データ２０１としてパルス波形３０１を１サイクルのみ送信ＬＳＩ１０２のデータ入力インターフェース１０３に入力し、出力インターフェース１０４からケーブル２０４を介して、受信ＬＳＩ１０７の入力インターフェース１０８が１サイクルのデータを受信する。受信したデータにもとづき、１サイクルのパルス波形のみが、受信ＬＳＩ１０７のデータ出力インターフェース１０９からＬＳＩ検査装置１０１に出力される。２０２はその出力データであり、図示のようなパルス波形３０２となる。このとき、非同期のため、受信ＬＳＩ１０７のデータ出力インターフェース１０９からどのタイミングでパルス波形３０２の出力データ２０２が出てくるか未知である。
【００２１】
そこで、ＬＳＩ検査装置１０１のデータマッチ機能を用いて、データが出てくるタイミングを既知とする。そして、実施の形態１と同様に同期クロック２０３と出力クロック同期回路１０５とを利用すれば、ＬＳＩ検査装置１０１からのクロックでの入力データ２０１に同期したクロックでの出力データ２０２を出力することができる。２０5、２０６は経路である。このため、出力データ２０２のクロックに対して、データのセットアップ、ホールド、出力遅延、データ確定幅等の期待値判定を行うための期待値判定タイミングを設定することで、出力データ２０２の出力クロックに対する遅延時間が既知となり、出力ＡＣタイミングテストを行うことが可能となる。
【００２２】
また、同様に送信ＬＳＩ１０２のデータ入力インターフェース１０３への入力ＡＣタイミングを変化させることにより、この送信ＬＳＩ１０２の入力ＡＣタイミングテストを行うことが可能となる。
【００２３】
（実施の形態３）
上記した実施の形態２において、ＬＳＩ検査装置１０１のデータマッチ機能は、このＬＳＩ検査装置１０１の構成上、マッチ後数十から数百サイクルは期待値判定を行うことができない。そこで、実施の形態３のＬＳＩ検査装置１０１（図２）は、データが何サイクルでマッチしたかを検知するマッチ回数カウント回路を有し、マッチしたサイクル数を検知可能である。そして、そのマッチしたサイクル数により、マッチまでにデータ入力したパターンを考慮し、マッチするまでのサイクル数に合わせて、期待値判定パターン位置を可変とすることにより、データマッチ後も期待値判定を可能とする。このようなＬＳＩ検査装置１０１を用いることにより、非同期ＬＳＩの検査を容易に実現可能となる。
【産業上の利用可能性】
【００２４】
本発明は、ＬＳＩに簡単な検査回路を挿入することにより非同期検査を同期的に実現でき、高速インターフェース等の高速かつ非同期回路を有するＬＳＩの検査を低コストで実現できるものであり、ＬＳＩ検査装置およびＬＳＩ検査方法として有用である。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１のＬＳＩ検査装置の構成を示す図である。
【図２】本発明の実施の形態２のＬＳＩ検査装置の構成を示す図である。
【符号の説明】
【００２６】
１０１    ＬＳＩ検査装置
１０２    送信ＬＳＩ
１０３    データ入力インターフェース
１０４    出力インターフェース
１０５    出力クロック同期回路
１０７    受信ＬＳＩ
１０８    入力インターフェース
１０９    データ出力インターフェース
【図１】
2005300433.tif 000003
【図２】
2005300433.tif 000004