(57)【要約】【課題】  低電力消費モード時の消費電力をさらに低減し、かつ低消費電力モード解除時における内部回路の誤動作を防止する。【解決手段】  低電力消費モード時、電源を各回路から切離す電源制御回路（３４）からの制御信号（ＰＣＵＴｅ）により、周辺電源投入検出回路（４４）の内部ノードを接地電圧レベルに固定し、周辺電源投入検出信号（ＺＰＯＲＰ）を低電力消費モード時にＬレベルに固定する。【選択図】        図１
2005135484.tif 000002
【特許請求の範囲】
【請求項１】
活性化時、内部電圧線に内部電圧を生成する内部電圧発生回路、
前記内部電圧線に結合され、前記内部電圧発生回路からの内部電圧が所定の条件を満たす電圧レベルのときにセット状態の電源投入検出信号を生成する内部電圧投入検出回路、
前記内部電圧によりその出力信号振幅が規定され、前記内部電源投入検出信号のリセット時その内部状態がリセット状態に設定されかつ前記内部電源投入検出信号のセット状態時、動作可能状態に設定される内部回路、および
前記内部電圧発生回路を非活性状態に指定する動作モード指示信号に応答して、前記内部電源投入検出信号をリセット状態に設定するリセット回路を備える、半導体装置。
【請求項２】
前記内部電圧発生回路は、
前記内部電圧線上の内部電圧に対応する電圧と基準電圧とを比較する比較回路と、
外部電源電圧を受ける外部電源ノードと前記内部電圧線との間に接続され、前記比較回路の出力信号に従って前記内部電圧線と前記外部電源ノードとの間に電流を流すドライブトランジスタと、
前記動作モード指示信号に応答して前記基準電圧を接地電圧レベルに固定する回路を備える、請求項１記載の半導体装置。
【請求項３】
データを記憶する複数のメモリセルと、
前記メモリセルの基板領域へバイアス電圧を印加するバイアス電圧発生回路と、
前記動作モード指示信号に応答して、前記バイアス電圧発生回路のバイアス電圧発生動作を停止させかつ前記バイアス電圧を所定電圧レベルに固定するバイアス制御回路をさらに備える、請求項１記載の半導体装置。
【請求項４】
外部からの繰返し周期的に変化するクロック信号を受け、クロック制御信号に従って前記クロック信号に対応する内部クロック信号を生成する内部クロック生成回路と、
前記クロック信号に同期して与えられる動作モード指示コマンドと前記クロック制御信号とに従って前記動作モード指示信号を活性化し、かつ前記クロック制御信号に従って前記動作モード指示信号を非活性化する電源制御回路をさらに備える、請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置に関し、特に、低電力消費モードを備える半導体装置に関する。より特定的には、この発明は、低電力消費モードとして電源電圧を含む内部電圧の発生を停止するディープパワーダウンモードを備える半導体装置に関する。
【背景技術】
【０００２】
従来から、発熱などを防止するために、半導体集積回路装置に対しては低消費電力が要求されていた。一方、半導体集積回路装置が、携帯機器などの電池を電源として用いる用途に広く使われるようになってきている。このような用途においては、電池寿命の観点からさらに消費電力を低減することが要求される。
【０００３】
このような低電力消費を実現することを意図する構成の例は、特許文献１（特開２００３−６８０７９号公報）、特許文献２（特開２００３−１６２８９５号公報）、および特許文献３（特開２００３−１３３９３５号公報）に示されている。これらの特許文献１から３に示される構成においては、データアクセスが長期にわたって行なわれない場合に、内部電源電圧などの内部電圧の発生を停止する。内部電圧が、外部電源電圧に基づいて生成されるため、この内部電圧の発生を停止し、内部回路の動作を停止させることにより、消費電力を低減することを図る。
【特許文献１】特開２００３−６８０７９号公報
【特許文献２】特開２００３−１６２８９５号公報
【特許文献３】特開２００３−１３３９３５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この低電力消費モード時において、内部電源電圧等の内部電圧の発生動作を停止させた場合、内部電圧を伝達する内部電圧線は、フローティング状態に維持される。この場合、内部電圧線上の電圧を利用して所定の動作を実行する内部回路において、その内部ノードの電圧レベルが、不定状態となる可能性がある。このような条件下で内部ノードの電圧レベルが不定状態のとき、低電力消費モード解除時、不定状態の内部ノードの電圧レベルが、初期状態と誤った状態に設定され、内部回路が誤動作する可能性がある。特に、フローティング状態の内部電圧線の電圧レベルが、中間電圧レベルに維持される場合、内部ノードの電圧レベルが不定状態になる可能性が高くなる。また、ラッチ回路などにおいては、ラッチデータが変化し、このラッチデータを利用する回路において誤動作が生じる可能性がある。
【０００５】
特許文献１に示される構成においては、外部電源電圧の内部電源回路への供給を動作モードに応じて制御し、低電力消費モード時、外部電源ノードから分離して内部電圧線をフローティング状態に設定する構成が示されているだけである。この内部電圧線上の電圧は、低電力消費モード時には完全に接地電圧レベルに放電されて維持されることが前提とされており、このフローティング状態の内部電圧線により内部ノードの電圧レベルが不定状態となる状態については考慮していない。
【０００６】
特許文献２は、低電力消費モード時において、異なる電圧レベルの内部電源電圧を伝達する内部電圧線の電圧レベルが、電源遮断時に放電速度の相違により逆転したときの内部回路の誤動作を防止することを意図している。この内部電圧線の電圧レベルの逆転を防止するために、特許文献２においては、異なる電圧レベルの内部電圧を伝達する内部電圧線を低電力消費モード時に短絡している。しかしながら、この特許文献２においても、内部電圧線は、低電力消費モード時においては、接地電圧レベルにまで放電されて維持されることが前提とされており、これらの内部電圧線がフローティング状態となったとき、内部ノードの電圧レベルが不定状態となることについては考慮していない。単に、異なる電圧レベルの内部電圧を利用する回路の境界領域における内部信号の論理レベルの反転が生じるのを防止することを意図しているだけである。
【０００７】
特許文献３においては、低電力消費モード時に、電源電圧の供給経路を遮断する電源制御信号が、外部電源電圧の投入時不定状態となり、内部電圧が生成されなくなる状態を考慮している。しかしながら、この特許文献３においては、低電力消費モード時に、内部電圧線がフローティング状態とされ、内部電圧線上の電圧を利用する回路の内部ノードの電圧レベルが、不定状態となる点については考慮していない。
【０００８】
それゆえ、この発明の目的は、低電力消費モード解除時において、正確な内部動作を保証することのできる半導体装置を提供することである。
【０００９】
この発明の他の目的は、低電力消費モード時においても、確実に、内部回路の内部ノードの電圧レベルが不定状態となって誤った状態に設定されるのを防止することのできる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
この発明に係る半導体装置は、活性化時、内部電圧線に内部電圧を生成する内部電圧発生回路と、この内部電圧線に結合され、内部電圧発生回路からの内部電圧が所定の条件を満たす電圧レベルのときにセット状態の電源投入検出信号を生成する内部電圧投入検出回路と、内部電圧によりその出力信号振幅が規定され、内部電源投入検出信号のリセット時その内部状態がリセット状態に設定されかつ内部電源投入検出信号のセット状態時、動作可能状態に設定される内部回路と、内部電圧発生回路を非活性状態に指定する動作モード指示信号に応答してこの内部電源投入検出信号をリセット状態に設定するリセット回路とを備える。
【発明の効果】
【００１１】
リセット回路により、内部電源投入検出信号を消費電力モード時リセット状態に設定することにより、低電力消費モード解除に、内部電圧が所定の条件を満たす時に、この内部電源投入検出信号をリセット状態からセット状態に移行させることができる。したがって、低電力消費モード時において内部電圧線がフローティング状態となり、応じて内部ノードの電圧レベルが不定状態となっても、低電力消費モード解除時において内部電源投入検出信号により内部ノードを所定の初期状態に設定することができ、誤動作が生じるのを防止することができる。
【発明を実施するための最良の形態】
【００１２】
［実施の形態１］
図１は、この発明の実施の形態１に従う半導体装置の全体の構成を概略的に示す図である。図１においては、半導体装置として、クロック信号に同期して動作する同期型半導体記憶装置１の構成が一例として示される。
【００１３】
図１において、クロック同期型半導体記憶装置（以下、単に半導体記憶装置と称す）１は、行列状に配列されるメモリセルを有するメモリセルアレイ１０と、このメモリセルアレイ１０の行を選択する行選択回路１１と、メモリセルアレイ１０の列を選択しかつ選択列に対してデータの書込／読出を行なう列選択回路１２を含む。
【００１４】
メモリセルアレイ１０においては、明確には示していないが、メモリセルの各行に対応してワード線が配置され、メモリセルの各列に対応してビット線対が配置される。メモリセルは、その構成は具体的に後に示すが、情報を電荷の形態で記憶するキャパシタと、このキャパシタへアクセスするためのアクセストランジスタを含む。
【００１５】
メモリセルアレイ１０に対しては、図示しないセンスアンプの電源電圧として用いられるアレイ電源電圧Ｖｄｄｓと、スタンバイサイクル時ビット線をプリチャージするためのビット線プリチャージ電圧Ｖｂｌと、メモリセルキャパシタのセルプレート（記憶ノードに対向する電極）に与えられるセルプレート電圧Ｖｃｐと、メモリセルアレイ１０の基板領域に印加されるバイアス電圧Ｖｂｂが供給される。アレイ電源電圧Ｖｄｄｓにより、メモリセルキャパシタに格納されるＨレベルデータの電圧レベルが決定される。
【００１６】
行選択回路１１は、周辺電源電圧Ｖｄｄｐと高電圧Ｖｐｐとを受け、内部アドレス信号をデコードして、そのデコード結果に従ってメモリセルアレイ１０の選択行に対応するワード線に高電圧Ｖｐｐを供給する。この高電圧Ｖｐｐは、アレイ電源電圧Ｖｄｄｓよりも高い電圧レベルである。
【００１７】
列選択回路１２へは、周辺電源電圧Ｖｄｄｐが動作電源電圧として供給される。この列選択回路１２は、内部アドレス信号をデコードする列デコード回路と、データの内部読出を行うプリアンプと、データの書き込みを行うライトドライバとを含む。
【００１８】
半導体記憶装置１は、さらに、外部からのクロック信号ＣＬＫとクロックイネーブル信号（クロック制御信号）ＣＫＥとに従って内部クロック信号ＣＬＫｉを生成するクロックバッファ回路２０と、外部からのチップセレクト信号／ＣＳを受けて内部チップセレクト信号ＺＣＳを生成するＣＳバッファ２１と、ＣＳバッファ２１からの内部チップセレクト信号ＺＣＳの活性化時、外部からの制御信号／ＲＡＳ、／ＣＡＳおよび／ＷＥに従って内部制御信号を生成する制御信号入力バッファ回路２２と、内部チップセレクト信号ＺＣＳの活性化時、外部からのアドレス信号ＡＤＤおよびバンクアドレス信号ＢＡに従って内部アドレス信号を生成するアドレスバッファ回路２３を含む。
【００１９】
クロックバッファ回路２０は、クロックイネーブル信号ＣＫＥが活性状態のとき、外部から繰返し所定の周期で与えられるクロック信号ＣＬＫに従って内部クロック信号ＣＬＫｉを生成する。クロックイネーブル信号ＣＫＥが非活性状態に設定されると、１クロックサイクル後のクロックサイクルにおいて、内部クロック信号ＣＬＫｉは発生されない。このクロックバッファ回路２０へは、動作電源電圧として、外部電源電圧ＶＥＸとクロック用電源電圧Ｖｄｄｋが与えられる。
【００２０】
ＣＳバッファ２１からの内部チップセレクト信号ＺＣＳは、活性化時、Ｌレベルに設定され、この半導体記憶装置へのアクセスが許可されたことが示される。内部チップセレクト信号ＺＣＳは、非活性化時にはＨレベルに設定され、この半導体記憶装置１は、非選択状態に設定され、外部からのコマンドの受付けは禁止される。このＣＳバッファ２１は、外部電源電圧ＶＥＸと周辺電源電圧Ｖｄｄｐとを動作電源電圧として受け、外部電源電圧ＶＥＸの振幅の外部チップセレクト信号／ＣＳから、周辺電源電圧Ｖｄｄｐの振幅の内部チップセレクト信号ＺＣＳを生成する。
【００２１】
制御信号入力バッファ回路２２およびアドレスバッファ回路２３へは、それぞれ、動作電源電圧として、外部電源電圧ＶＥＸおよび周辺電源電圧Ｖｄｄｐが与えられる。このアドレスバッファ回路２３へバンクアドレス信号ＢＡが与えられているのは、メモリセルアレイ１０がバンク構成であり、このバンクを指定するためである。
【００２２】
制御信号入力バッファ回路２２へ与えられる外部からの制御信号、すなわち、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、およびライトイネーブル信号／ＷＥは、それらの論理レベルの組合せに従って動作モードを指定する。これらの制御信号の論理レベルの組合せを、コマンドと称する。
【００２３】
クロックバッファ回路２０、ＣＳバッファ２１、制御信号入力バッファ回路２２、およびアドレスバッファ回路２３において、外部電源電圧ＶＥＸが与えられているのは、各回路の入力初段（入力端子に結合されるバッファ回路）が、外部電源電圧ＶＥＸのインターフェイスを取る回路として利用されるためである。内部信号の振幅は、したがってクロック用電源電圧Ｖｄｄｋまたは周辺電源電圧Ｖｄｄｐレベルとなる。
【００２４】
この制御信号入力バッファ回路２２およびアドレスバッファ回路２３およびＣＳバッファ２１は、単に、信号をバッファ処理し、内部クロック信号ＣＬＫｉの立上がりにおける各信号の論理レベルの識別は、以下に示す、制御回路３０において実行される。しかしながら、これらの回路２１から２３が、内部クロック信号ＣＬＫｉに同期してそれぞれの内部信号を生成する構成が利用されてもよい。
【００２５】
制御回路３０は、制御信号入力バッファ回路２２からの内部制御信号とアドレスバッファ回路２３からの内部アドレス信号とに従ってメモリセルアレイ１０のメモリセルを選択する動作を制御する信号（アドレス信号を含む）を生成するセル選択制御回路３２と、低電力消費モード（ディープパワーダウンモード）時における内部電源電圧および内部電圧の発生を制御する電源制御回路３４を含む。
【００２６】
セル選択制御回路３２は、選択回路１１および列選択回路１２におけるメモリセル行およびメモリセル列選択に関連する動作を制御し、周辺電源電圧Ｖｄｄｐを動作電源電圧として受ける。このセル選択制御回路３２は、内部クロック信号ＣＬＫｉに同期してコマンドをデコードして指定された動作モードを判別して、動作モード指定信号を生成するコマンドデコード回路を含む。セル選択制御回路３２により、バンクアドレス信号ＢＡが指定するバンクにおいてメモリセル選択動作を実行させるように制御信号が生成される。このバンク制御の構成は、任意であり、中央の制御回路が、選択バンクに対して活性化信号を送出してもよく、また、中央の制御回路からのバンク指定信号と動作モード指示信号とに従って各バンクにおいて選択的にメモリ選択動作が実行されてもよい。セル選択制御回路３２の制御の下に、選択バンクにおいてメモリセルの選択またはデータの書込／読出が実行されればよい。
【００２７】
電源制御回路３４は、制御信号入力バッファ回路２２からの低電力消費モード（ディープパワーダウンモード）指示コマンドに従って、外部電源電圧ＶＥＸレベルのパワーカットイネーブル信号ＰＣＵＴｅを生成する。この電源制御回路３４へは、常時、ＤＰＤ電源回路４２からの内部電源電圧Ｖｄｐｄが供給される。ＤＰＤ電源回路４２は、外部電源電圧ＶＥＸから内部電源電圧Ｖｄｐｄを生成する。したがって、電源制御回路３４は、外部電源電圧ＶＥＸが供給されている間、常時動作し、制御信号入力バッファ回路２２から与えられる制御信号に従ってディープパワーダウンモードが指定されまたディープパワーダウンモードが解除されたかをモニタする。
【００２８】
半導体記憶装置１は、さらに、周辺電源電圧Ｖｄｄｐが所定の条件を満たす電圧レベルに到達したか、すなわち、所定電圧レベルに到達したかまたは所定電圧レベルで安定化したかを判定し、その判定結果に従って周辺電源電圧投入検出信号ＺＰＯＲＰを生成する周辺電源投入検出回路４４を含む。この周辺電源投入検出回路４４からの周辺電源投入検出信号ＺＰＯＲＰは、セル選択制御回路３２、行選択回路１１および列選択回路１２へ与えられ、周辺電源電圧Ｖｄｄｐの不安定時、その内部ノードが不定状態に駆動されるのを防止する。
【００２９】
周辺電源投入検出回路４４は、また、電源制御回路３４からのパワーカットイネーブル信号ＰＣＵＴｅに従って、ディープパワーダウンモード時、この周辺電源投入検出信号ＺＰＯＲＰをＬレベルに固定する。電源制御回路３４からのパワーカットイネーブル信号ＰＣＵＴｅは、また内部電圧発生回路４０へ与えられ、ディープパワーダウンモード時に、内部電圧発生回路４０の内部電圧の発生動作を停止させる。内部電圧発生回路４０は、外部電源電圧ＶＥＸから、周辺電源電圧Ｖｄｄｐ、アレイ電源電圧Ｖｄｄｓおよびクロック用電源電圧Ｖｄｄｋを生成し、また高電圧Ｖｐｐを生成する。内部電圧発生回路４０は、さらにアレイ電源電圧Ｖｄｄｓに基づいて、ビット線プリチャージ電圧Ｖｂｌおよびセルプレート電圧Ｖｃｐを生成する。内部電圧発生回路４０からのこれらの電圧を伝達する内部電圧伝達線は、ディープパワーダウンモード時にフローティング状態となる。
【００３０】
内部電圧発生回路４０は、また、外部電源電圧ＶＥＸから、メモリセルアレイ１０の基板領域へ与えられるバイアス電圧Ｖｂｂを生成する。このバイアスＶｂｂは、通常は負電圧であり、ディープパワーダウンモード時においてバイアス電圧発生動作が停止される時には、パワーカットイネーブル信号ＰＣＵＴｅに従って、接地電圧ＧＮＤレベルに固定される。これにより、ディープパワーダウンモード時、メモリセルアレイ１０の基板領域へ印加される電圧が接地電圧レベル以上に浮き上がり、メモリセルトランジスタのＰＮ接合が順方向にバイアスされる、または、メモリセルトランジスタのしきい値電圧が低下するのを防止する。
【００３１】
図２は、図１に示すメモリセルアレイ１０に含まれるメモリセルへの印加電圧を概略的に示す図である。図２において、メモリセルＭＣは、キャパシタ５０と、ワード線ＷＬ上の信号に従ってキャパシタ５０をビット線ＢＬ（または／ＢＬ）に結合するアクセストランジスタ５２を含む。アクセストランジスタ５２は、ＮチャネルＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）で構成され、そのバックゲート（基板領域）に、負のバイアス電圧Ｖｂｂを受ける。キャパシタ５０のセルプレートＣＰには、セルプレート電圧Ｖｃｐが供給される。キャパシタ５０の他方電極のストレージノードＳＮに、記憶データに応じた電荷が蓄積される。
【００３２】
ワード線ＷＬは、高電圧Ｖｐｐと接地電圧ＧＮＤ（または負電圧）の間でスイングし、選択時、高電圧Ｖｐｐレベルに駆動される。ビット線ＢＬ（または／ＢＬ）は、動作時（アクティブサイクル時）アレイ電源電圧Ｖｄｄｓと接地電圧ＧＮＤの間で変化し、通常動作モード時のスタンバイサイクル時、中間電圧（ビット線プリチャージ電圧）Ｖｂｌに維持される。ビット線ＢＬと図示しない補のビット線／ＢＬとが対をなしてメモリセル列に対応して配置される。ワード線ＷＬに、高電圧Ｖｐｐを伝達することにより、メモリセルＭＣのストレージノードＳＮに、アレイ電源電圧ＶｄｄｓレベルのＨデータを格納することができる。
【００３３】
図３は、図１に示す内部電圧発生回路４０に含まれる内部電源電圧（周辺電源電圧Ｖｄｄｐおよびアレイ電源電圧Ｖｄｄｓ）を発生する内部電源回路の構成の一例を示す図である。周辺電源電圧Ｖｄｄｐおよびアレイ電源電圧Ｖｄｄｓをそれぞれ生成するアレイ電源回路および周辺電源回路の構成は同一であり、図３においては、これらの電源回路を総称的に、内部電源回路として示す。
【００３４】
図３において、内部電源回路は、活性化時、基準電圧Ｖｒｅｆを外部電源電圧ＶＥＸから生成する基準電圧発生回路５５と、基準電圧Ｖｒｅｆと内部電圧線５７上の内部電源電圧Ｖｄｄ（ＶｄｄｓまたはＶｄｄｐ）とを比較する比較回路５６と、比較回路５６の出力信号に従って外部電源ノードから内部電圧線５７へ電流を供給する電流ドライブトランジスタ５８とを含む。比較回路５６へは、外部電源電圧ＶＥＸが動作電源電圧として供給される。電流ドライブトランジスタ５８は、ＰチャネルＭＯＳトランジスタで構成される。
【００３５】
内部電源回路は、さらに、パワーカットイネーブル信号ＰＣＵＴｅの活性化時、基準電圧発生回路５５への外部電源電圧ＶＥＸの供給を停止するＰチャネルＭＯＳトランジスタ５９と、パワーカットイネーブル信号ＰＣＵＴｅの活性化時、基準電圧Ｖｒｅｆを接地電圧レベルに固定するＮチャネルＭＯＳトランジスタ６０を含む。
【００３６】
ディープパワーダウンモード以外の動作モード（以下、通常動作モードと称す）においては、パワーカットイネーブル信号ＰＣＵＴｅは、Ｌレベルであり、ＭＯＳトランジスタ５９がオン状態、ＭＯＳトランジスタ６０はオフ状態である。基準電圧発生回路５５は、たとえば、定電流回路およびこの定電流を電圧に変換する電流／電圧変換回路を含み、ＭＯＳトランジスタ５９を介して与えられる外部電源電圧ＶＥＸから基準電圧Ｖｒｅｆを生成する。内部電圧線５７上の内部電源電圧Ｖｄｄが基準電圧Ｖｒｅｆよりも低い場合には、比較回路５６の出力信号がその電圧差に応じたローレベルとなり、電流ドライブトランジスタ５８が外部電源ノードから内部電圧線５７へ電流を供給し、内部電源電圧Ｖｄｄの電圧レベルを上昇させる。一方、基準電圧Ｖｒｅｆの電圧レベルよりも内部電源電圧Ｖｄｄの電圧レベルが高い場合には、比較回路５６の出力信号はハイレベルとなり、電流ドライブトランジスタ５８はオフ状態となり、内部電圧線５７への電流の供給が停止される。したがって、内部電圧線５７上の内部電源電圧Ｖｄｄは、基準電圧Ｖｒｅｆが規定する電圧レベルに維持される。
【００３７】
ディープパワーダウンモード時においては、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルとなり、ＭＯＳトランジスタ５９がオフ状態、ＭＯＳトランジスタ６０がオン状態となる。基準電圧発生回路５５は、その基準電圧発生動作が停止され、消費電力が低減される。このときまた、基準電圧ＶｒｅｆがＭＯＳトランジスタ６０により接地電圧に固定される。比較回路５６は、外部電源電圧ＶＥＸを動作電源電圧として受ける。この場合、比較回路５６の出力信号は、基準電圧Ｖｒｅｆが接地電圧レベルでなり、内部電圧線５７上の電圧Ｖｄｄの電圧レベル以下であり、比較回路５６の出力信号はハイレベルとなり、電流ドライブトランジスタ５８はオフ状態を維持し、内部電圧線５７はフローティング状態に維持される。
【００３８】
したがって、内部電圧線５７をフローティング状態に維持することにより、この内部電圧線５７上の内部電源電圧Ｖｄｄを使用する負荷回路（周辺回路またはセンスアンプ回路）において、内部電源電圧Ｖｄｄが所定の電圧レベルに維持される通常動作モード時に比べてリーク電流を低減でき、消費電流を低減することができる。
【００３９】
また、基準電圧Ｖｒｅｆをディープパワーダウンモード時に接地電圧レベルに固定することにより、ディープパワーダウンモード時において基準電圧Ｖｒｅｆが不定状態となるのを防止することができ、ディープパワーダウンモード解除時において、正確に基準電圧Ｖｒｅｆに従って内部電源電圧Ｖｄｄを生成することができる。また、ディープパワーダウンモード解除時の通常動作モード復帰時において、基準電圧Ｖｒｅｆの安定化タイミングを一定とすることができ、応じて内部電源電圧の安定化タイミングを一定とすることができ、内部回路動作開始タイミングのマージンを小さくすることができ、内部動作開始タイミングを早くすることができる。
【００４０】
なお、この比較回路５６および電流ドライブトランジスタ５８を含む内部電源回路は、通常動作モード時においてスタンバイサイクル時およびワード線選択が行なわれるアクティブサイクル時において動作するスタンバイ降圧回路である。内部電源回路においては、アクティブサイクル時の消費電流増加により内部電源電圧Ｖｄｄの電圧レベルが低下するのを防止するために、アクティブサイクル時動作するアクティブ降圧回路が設けられる。このアクティブ降圧回路は、アクティブサイクル規定信号に従ってスタンバイサイクル時においては非活性状態に維持され、アクティブ降圧回路の電流ドライブトランジスタは、オフ状態にある。したがって、このアクティブ降圧回路が設けられていても、ディープパワーダウンモード時においてはアクティブ降圧回路は非活性状態であり、内部電圧線５７に対する電流駆動は生じず、内部電圧線５７は確実にフローティング状態に維持される。
【００４１】
なお、この図３に示す内部電源回路の構成において、比較回路５６の出力ノードを、パワーカットイネーブル信号ＰＣＵＴｅの活性化時、外部電源ノードに結合するとともに比較回路５６を外部電源ノードから分離する構成が用いられてもよい。パワーダウンモード時において、この比較回路５６における貫通電流経路を遮断でき、消費電流をより低減することができる。
【００４２】
図４は、図１に示す内部電圧発生回路４０に含まれるセルプレート電圧Ｖｃｐおよびビット線プリチャージ電圧Ｖｂｌの中間電圧を発生する部分の構成を概略的に示す図である。図４において、内部電圧発生回路４０に含まれる中間電圧発生部は、アレイ電源電圧Ｖｄｄｓを生成するアレイ電源回路６２からのアレイ電源電圧Ｖｄｄｓとパワーカットイネーブル信号ＰＣＵＴｅとを受けて、活性化時、それぞれセルプレート電圧Ｖｃｐおよびビット線プリチャージ電圧Ｖｂｌを生成するＶｃｐ発生回路６４およびＶｂｌ発生回路６６を含む。
【００４３】
アレイ電源回路６２は、図３に示す内部電源回路と同様の構成を、通常動作モード時のスタンバイサイクル時においてもアレイ電源電圧Ｖｄｄｓを発生する回路部（スタンバイ降圧回路）として含む。一例として、Ｖｃｐ発生回路６４およびＶｂｌ発生回路６６は、それぞれ、アレイ電源電圧Ｖｄｄｓの中間電圧Ｖｄｄｓ／２を参照電圧とし、図示しない外部電源電圧から、それぞれ、セルプレート電圧Ｖｃｐおよびビット線プリチャージ電圧Ｖｂｌを生成する。これらのＶｃｐ発生回路６４およびＶｂｌ発生回路６６は、図３に示すように、比較回路と、この比較回路の出力信号に従って動作する電流ドライブトランジスタで構成されてもよい。また、これに代えて、アレイ電源電圧Ｖｄｄｓを分圧し、この分圧電圧に従ってソースフォロワモードで動作するトランジスタを用いて中間電圧ＶｃｐまたはＶｂｌを生成する構成が用いられてもよい。
【００４４】
アレイ電源回路６２、Ｖｃｐ発生回路６４およびＶｂｌ発生回路６６へは、また、パワーカットイネーブル信号ＰＣＵＴｅが与えられ、ディープパワーダウンモード時、これらの回路６２、６４および６６は、その内部電圧の発生動作が停止される。このアレイ電源回路６２において、パワーカットイネーブル信号ＰＣＵＴｅに従って外部電源ノードとアレイ電源回路６２の動作電源ノードが切離される構成が用いられてもよく、また図３に示す構成が利用されてもよい。Ｖｃｐ発生回路６４およびＶｂｌ発生回路６６においても、その内部回路の構成に応じてパワーカットイネーブル信号ＰＣＵＴｅによる電圧発生動作停止制御の構成は、その内部構成に応じて定められればよく、内部電圧発生動作時、Ｖｃｐ発生回路６４およびＶｂｌ発生回路６６の動作電流が流れる経路がパワーカットイネーブル信号ＰＣＵＴｅに従って遮断される。従って、ディープパワーダウンモード時において、Ｖｃｐ発生回路６４およびＶｂｌ発生回路６６の出力ノードは、フローティング状態（ハイインピーダンス状態）に維持される。
【００４５】
図５は、図１に示す内部電圧発生回路４０に含まれる高電圧Ｖｐｐを発生する部分の構成を概略的に示す図である。図５において、高電圧発生部は、活性化時外部電源電圧ＶＥＸから高電圧Ｖｐｐを生成するＶｐｐ発生回路６８と、パワーカットイネーブル信号ＰＣＵＴｅの非活性化時外部電源電圧ＶＥＸをＶｐｐ発生回路６８へ動作電源電圧として供給する電源トランジスタ６９を含む。この電源トランジスタ６９は、ＰチャネルＭＯＳトランジスタで構成され、そのゲートにパワーカットイネーブル信号ＰＣＵＴｅを受ける。
【００４６】
Ｖｐｐ発生回路６８は、一例として、発振回路と、この発振回路からの発振信号に従ってキャパシタによるチャージャポンプ動作を行なって高電圧を発生するチャージャポンプ回路と、このチャージャポンプ回路の生成電圧のレベルを検出して、発振回路の発振動作を制御するレベル検出回路を含む。Ｖｐｐ発生回路６８へは、また、パワーカットイネーブル信号ＰＣＵＴｅが与えられ、ディープパワーダウンモード時に内部ノードの電位の浮上がり（不定状態）が生じるのが防止され、また、確実に発振回路の発振動作を停止させる。
【００４７】
この高電圧発生部においてもパワーカットイネーブル信号ＰＣＵＴｅによりディープパワーダウンモード時電源トランジスタ６９を非導通状態とすることにより、消費電力を低減することができる。また、パワーカットイネーブル信号ＰＣＵＴｅによりＶｐｐ発生回路６８の内部ノードを、ディープパワーダウンモード時所定電圧レベルに維持することにより、ディープパワーダウンモード解除時において、たとえば、内部ノードの電位の不定状態により、レベル検出動作が誤動作し、昇圧電圧発生動作が停止状態となり、高電圧が生成されない状態となるのを防止することができる。
【００４８】
このＶｐｐ発生回路６８の出力ノードが、その出力ノードの電荷駆動トランジスタがオフ状態となり、ディープパワーダウンモード時にフローティング状態となる。しかしながら、このＶｐｐ発生回路６８の出力ノードは低インピーダンス状態であり、その出力ノードと高電圧Ｖｐｐを受けるワード線ドライブ回路（図１に示す行選択回路に含まれる）との間が、ディープパワーダウンモード時に分離されてもよい。いずれの構成においても、ディープパワーダウンモード時において、Ｖｐｐ発生回路６８は昇圧動作を停止しており、消費電力は低減される。
【００４９】
図６は、図１に示す内部電圧発生回路４０に含まれるバイアス電圧Ｖｂｂを発生するバイアス電圧発生部の構成を概略的に示す図である。このバイアス電圧Ｖｂｂは、図２に示すように、メモリセルの基板領域（アクセストランジスタのバックゲート）へ与えられる、負電圧である（通常動作モード時）。
【００５０】
図６において、バイアス電圧発生部は、活性化時、所定電圧レベルの負電圧をバイアス電圧Ｖｂｂとして生成するＶｂｂ発生回路７０と、パワーカットイネーブル信号ＰＣＵＴｅの活性化時、Ｖｂｂ発生回路７０への外部電源電圧ＶＥＸの供給を停止する電源トランジスタ７２と、パワーカットイネーブル信号ＰＣＵＴｅの活性化時、バイアス電圧伝達線７４を接地電圧レベルに固定するバイアス電圧固定回路７６を含む。
【００５１】
電源トランジスタ７２は、ＰチャネルＭＯＳトランジスタで構成され、通常動作モード時オン状態となり、外部電源ノードをＶｂｂ発生回路７０へ結合する。
【００５２】
Ｖｂｂ発生回路７０は、一例として、発振回路と、この発振回路の出力信号に従ってキャパシタのチャージャポンプ動作を利用して負電圧を発生するチャージャポンプと、チャージャポンプの生成する負電圧の電圧レベルを検出して発振回路の発振動作を制御するレベル検出回路とを含む。
【００５３】
Ｖｂｂ発生回路７０は、パワーカットイネーブル信号ＰＣＵＴｅの活性化時その内部ノードの電圧レベルが固定され、内部での発振回路の動作を確実に停止し、また、内部ノード電位の不定状態によりディープパワーダウンモード解除時において、負電圧発生動作が停止状態に維持されるのを防止する。このＶｂｂ発生回路７０は、パワーカットイネーブル信号ＰＣＵＴｅの活性化時、チャージャポンプ動作を停止しており、出力ハイインピーダンス状態となる。
【００５４】
バイアス電圧固定回路７６は、パワーカットイネーブル信号ＰＣＵＴｅの活性化時、このバイアス電圧伝達線７４を接地電圧レベルに固定する。これにより、ディープパワーダウンモード時、負のバイアス電圧Ｖｂｂの電圧レベルが接地電圧よりも高い電圧レベルに浮上がり、図２に示すアクセストランジスタ５２のバックゲートとソース／ドレインとの間が順方向にバイアスされるのを防止する。このバイアス電圧Ｖｂｂが接地電圧よりも高い電圧レベルに浮上がった場合、ディープパワーダウンモード解除時において、アクセストランジスタがそのしきい値電圧が小さくなり、弱い導通状態となり、ビット線のプリチャージ電圧レベルの復帰に長時間を要する可能性があり、また、バイアス電圧Ｖｂｂを所定電圧レベルに復帰させるまでに長時間を要し、ディープパワーダウンモード解除後、早いタイミングで、次の動作に移行することができなくなる可能性がある。このバイアス電圧伝達線７４を接地電圧レベルに、ディープパワーダウンモード時固定することにより、バイアス電圧Ｖｂｂの電位の浮上がりを防止でき、ディープパワーダウンモード解除時におけるアクセストランジスタのオン状態などにより不安定な動作を防止することができ、早いタイミングでバイアス電圧Ｖｂｂを安定化してメモリアレイの基板バイアスを安定化することができる。
【００５５】
図７は、図６に示すバイアス電圧固定回路７６の構成の一例を示す図である。図７において、バイアス電圧固定回路７６は、外部電源電圧ＶＥＸと接地電圧ＶＳＳを動作電源電圧として受けて動作し、パワーカットイネーブル信号ＰＣＵＴｅを反転するＣＭＯＳインバータ８０と、パワーカットイネーブル信号ＰＣＵＴｅとＣＭＯＳインバータ８０の出力信号とに従って、パワーカットイネーブル信号ＰＣＵＴｅの論理レベルを反転しかつその振幅を外部電源電圧ＶＥＸとバイアス電圧伝達線上のバイアス電圧Ｖｂｂの間の振幅に変換するレベル変換回路８２と、レベル変換回路８２の出力信号を受けるＣＭＯＳインバータ８０と、ＣＭＯＳインバータ８０の出力信号に従ってバイアス電圧伝達線７４を選択的に接地電圧ＶＳＳ（ＧＮＤ）レベルに固定する電圧固定トランジスタ８６を含む。ＣＭＯＳインバータ８０は、外部電源電圧ＶＥＸとバイアス電圧伝達線７４上のバイアス電圧Ｖｂｂを両動作電源電圧として受ける。電圧固定トランジスタ８６は、ＮチャネルＭＯＳトランジスタで構成される。
【００５６】
ＣＭＯＳインバータ８０は、バックゲートが外部電源ノードに結合されかつそのゲートにパワーカットイネーブル信号ＰＣＵＴｅを受けるＰチャネルＭＯＳトランジスタＰＱ１と、バックゲートにバイアス電圧伝達線７４上のバイアス電圧Ｖｂｂを受けかつゲートにパワーカットイネーブル信号ＰＣＵＴｅを受けるＮチャネルＭＯＳトランジスタＮＱ１を含む。
【００５７】
レベル変換回路８２は、外部電源ノードと内部ノード８３ａの間に接続されかつそのゲートにＣＭＯＳインバータ８０の出力信号を受けるＰチャネルＭＯＳトランジスタＰＱ２と、外部電源ノードと内部ノード８３ｂの間に接続されかつそのゲートにパワーカットイネーブル信号ＰＣＵＴｅを受けるＰチャネルＭＯＳトランジスタＰＱ３と、内部ノード８３ａとバイアス電圧伝達線７４の間に接続されかつそのゲートが内部ノード８３ｂに接続されるＮチャネルＭＯＳトランジスタＮＱ２と、内部ノード８３ｂとバイアス電圧伝達線７４の間に接続されかつそのゲートが内部ノード８３ａに接続されるＮチャネルＭＯＳトランジスタＮＱ３を含む。ＰチャネルＭＯＳトランジスタＰＱ２およびＰＱ３のバックゲートは外部電源ノードに接続され、ＮチャネルＭＯＳトランジスタＮＱ２およびＮＱ３のバックゲートがバイアス電圧伝達線７４に接続される。
【００５８】
ＣＭＯＳインバータ８０は、レベル変換回路８４からの内部ノード８３ｂの出力信号がバイアス電圧Ｖｂｂレベルのときに導通し、導通時、外部電源電圧ＶＥＸを伝達するＰチャネルＭＯＳトランジスタＰＱ４と、この内部ノード８３ｂ上の信号が、外部電源電圧ＶＥＸレベルのとき導通し、導通時、バイアス電圧伝達線７４上のバイアス電圧Ｖｂｂを伝達するＮチャネルＭＯＳトランジスタＮＱ４を含む。ＭＯＳトランジスタＰＱ４のバックゲートは外部電源ノードに接続され、ＮチャネルＭＯＳトランジスタＮＱ４のバックゲートがバイアス電圧伝達線７４に接続される。
【００５９】
電圧固定トランジスタ８６は、そのゲートに、このＣＭＯＳインバータ８０の出力信号を受け、かつそのバックゲートがバイアス電圧伝達線７４に接続される。次に、動作について説明する。
【００６０】
レベル変換回路８２においては、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルのときには、ＭＯＳトランジスタＰＱ２がオフ状態、ＭＯＳトランジスタＰＱ３がオン状態となり、内部ノード８３ｂへは、外部電源電圧ＶＥＸが供給され、ＭＯＳトランジスタＮＱ２がオン状態となり、応じて内部ノード８３ａが、バイアス電圧伝達線７４上の電圧Ｖｂｂレベルとなり、応じてＭＯＳトランジスタＮＱ３がオフ状態となる。したがって、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルのときには、この内部ノード８３ｂからは、外部電源電圧ＶＥＸレベルの信号が出力される。
【００６１】
逆に、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルのときには、ＣＭＯＳインバータ８０の出力信号がＬレベル（接地電圧ＶＳＳレベル）であり、ＭＯＳトランジスタＰＱ２がオン状態、ＭＯＳトランジスタＰＱ３がオフ状態となる。この内部ノード８３ａの電圧レベル上昇に従って、ＭＯＳトランジスタＮＱ３が導通し、内部ノード８３ｂが、バイアス電圧伝達線７４上の電圧Ｖｂｂレベルに設定され、ＭＯＳトランジスタＮＱ２がオフ状態となる。したがって最終的に内部ノード８３ａは、外部電源電圧ＶＥＸレベル、内部ノード８３ｂからの信号は、バイアス電圧Ｖｂｂレベルとなる。
【００６２】
したがって、パワーカットイネーブル信号ＰＣＵＴｅがＨレベルであるディープパワーダウンモード時においては、ＣＭＯＳインバータ８４の出力信号は、外部電源電圧ＶＥＸレベルとなり、パワーカットイネーブル信号ＰＣＵＴｅがＬレベルである通常動作モード時においては、ＣＭＯＳインバータ８４の出力信号は、バイアス電圧伝達線７４上のバイアス電圧Ｖｂｂレベルとなる。
【００６３】
したがって、ディープパワーダウンモード時においては、ＣＭＯＳインバータ８４の出力信号が、外部電源電圧ＶＥＸレベルとなり、電圧固定トランジスタ８６がオン状態となり、バイアス電圧伝達線７４は接地ノードに結合される。バイアス電圧Ｖｂｂが接地電圧レベルに固定されても、レベル変換回路８２のレベル変換動作には影響は及ぼさない。このときには、レベル変換回路８２の内部ノード８３ａの電圧レベルは接地電圧レベルとなるだけである。
【００６４】
一方、通常動作モード時においては、ＣＭＯＳインバータ８４の出力信号は、バイアス電圧伝達線７４上のバイアス電圧Ｖｂｂレベルとなり、電圧固定トランジスタ８６は、そのゲートの電圧レベルがソース電圧と等しくなり、オフ状態となる。したがって、バイアス電圧伝達線７４には、図６に示すＶｂｂ発生回路７０からの負電圧が、通常動作モード時供給され、バイアス電圧Ｖｂｂが所定の電圧レベルの負電圧に維持される。
【００６５】
なお、この図７に示すバイアス電圧固定回路７６において、外部電源電圧ＶＥＸに代えて、図１に示すＤＰＤ電源回路４２からの内部電源電圧Ｖｄｐｄが用いられてもよい。ＣＭＯＳインバータ８０およびレベル変換回路８２が、ディープパワーダウンモード時においても動作可能であればよい。
【００６６】
図８は、図１に示す周辺電源投入検出回路４４の構成の一例を示す図である。図８において、周辺電源投入検出回路４４は、周辺電源電圧Ｖｄｄｐを受ける周辺電源ノードと内部ノードＮ１の間に接続されかつそのゲートにパワーカットイネーブル信号ＰＣＵＴｅを受けるＰチャネルＭＯＳトランジスタ９０と、内部ノードＮ１およびＮ０の間に直列に接続される高抵抗の抵抗素子Ｒ１−Ｒ５と、抵抗素子Ｒ１−Ｒ５のそれぞれの一端と周辺電源ノードの間に接続されるそれぞれ容量素子Ｃ１−Ｃ５と、内部ノードＮ０と接地ノードの間に接続されかつそのゲートが内部ノードＮ０に接続されるＮチャネルＭＯＳトランジスタ９１と、内部ノードＮ１上の電圧を動作電源電圧として受け、ノードＮ０上の信号を反転するＣＭＯＳインバータ９２と、ＣＭＯＳインバータ９２の出力信号を受ける２段の縦続接続されるＣＭＯＳインバータ９３および９４と、周辺電源電圧Ｖｄｄｐとインバータ９４の出力信号とを受けるＮＡＮＤゲート９５と、ＮＡＮＤゲート９５の出力信号を反転して周辺電源投入検出信号ＺＰＯＲＰを生成するＣＭＯＳインバータ９６を含む。
【００６７】
これらのＣＭＯＳインバータ９３、９４および９６とＮＡＮＤゲート９５へは、周辺電源電圧Ｖｄｄｐが、動作電源電圧として供給される。ＮＡＮＤゲート９５へ、周辺電源電圧Ｖｄｄｐを入力信号として与えることにより、応答速度を、ＣＭＯＳインバータの場合に比べて遅くし（出力負荷が大きい）、周辺電源電圧Ｖｄｄｐが安定した後に、確実に、周辺電源投入検出信号ＺＰＯＲＰをＨレベルへ駆動することを図る。
【００６８】
この周辺電源投入検出回路４４は、さらに、パワーカットイネーブル信号ＰＣＵＴｅの活性化時ノードＮ０を接地ノードに結合するＮチャネルＭＯＳトランジスタ９７と、パワーカットイネーブル信号ＰＣＵＴｅの活性化時、ＣＭＯＳインバータ９２の出力ノードＺＮ０を接地ノードに結合するＮチャネルＭＯＳトランジスタ９８を含む。これらのＭＯＳトランジスタ９７および９８を利用して、ディープパワーダウンモード時、内部ノードＮ０およびＺＮ０を接地電圧レベルに固定することにより、ディープパワーダウンモード時周辺電源電圧Ｖｂｂｐが中間電圧レベルに維持される場合においても、確実に、周辺電源投入検出信号ＺＰＯＲＰをＬレベルに設定し、周辺電源電圧投入時、確実に、周辺電源投入検出信号ＺＰＯＲＰを発生して、この周辺電源電圧Ｖｄｄｐを利用する回路の内部ノードを初期設定する。
【００６９】
図９は、図８に示す周辺電源投入検出回路４４の動作を示す信号波形図である。以下、図９を参照して、図８に示す周辺電源投入検出回路４４の動作について説明する。
【００７０】
ディープパワーダウンモード時においては、パワーカットイネーブル信号ＰＣＵＴｅはＨレベルであり、ＭＯＳトランジスタ９０がオフ状態、ＭＯＳトランジスタ９７および９８がオン状態である。ノードＮ１は、周辺電源ノードから分離され、かつ抵抗素子Ｒ１−Ｒ５を介してノードＮ０に接続される。ノードＮ０は、ＭＯＳトランジスタ９７を介して接地電圧レベルに固定され、また、ノードＺＮ０も、ＭＯＳトランジスタ９８により接地電圧レベルに固定される。ノードＮ１の電圧レベルは、抵抗素子Ｒ１−Ｒ５と、ＭＯＳトランジスタ９０におけるリーク電流の大きさ等により決定される電圧レベルに維持される。周辺電源電圧Ｖｄｄｐは、ディープパワーダウンモード時、フローティング状態であり、したがって、ノードＮ１は、ほぼ接地電圧レベルに維持される。
【００７１】
このディープパワーダウンモード時においては、周辺電源電圧Ｖｄｄｐは、接地電圧レベルにまで放電されている場合には、インバータ９６からの周辺電源投入検出信号ＺＰＯＲＰがＬレベルに設定される。また、ディープパワーダウンモード時において、周辺電源電圧Ｖｄｄｐが、ＭＯＳトランジスタのしきい値電圧レベルの中間電圧レベルにまでしか低下しない場合でも、周辺電源投入検出信号ＺＰＯＲＰは、中間電圧レベルの不定状態となることなく、確実に接地電圧レベルに維持される。
【００７２】
時刻ｔ０においてディープパワーダウンモードが解除されると、パワーカットイネーブル信号ＰＣＵＴｅが非活性化されてＬレベルに駆動され、ＭＯＳトランジスタ９０がオン状態となる。また、ＭＯＳトランジスタ９７および９８がオフ状態となる。
【００７３】
このパワーカットイネーブル信号ＰＣＵＴｅの非活性化に従って、図１に示す内部電圧発生回路４０が内部電圧発生動作を実行し、周辺電源電圧Ｖｄｄｐの電圧レベルが上昇する。ＭＯＳトランジスタ９１は、そのゲートおよびドレインが相互接続されており、また、抵抗素子Ｒ１−Ｒ５の抵抗値は、ＭＯＳトランジスタ９１のチャネル抵抗よりも十分に高いため、ダイオードモードで動作する。周辺電源電圧Ｖｄｄｐの電圧レベル上昇に従って、容量素子Ｃ１−Ｃ５の容量結合により、抵抗素子Ｒ１−Ｒ５の一端の電圧レベルが上昇し、高速で、ノードＮ０の電圧レベルが、周辺電源電圧Ｖｄｄｐの電圧レベルに応じて上昇する。
【００７４】
時刻ｔ１において、ノードＮ０の電圧レベルがＭＯＳトランジスタ９１のしきい値電圧（たとえば０．８Ｖ程度）に上昇すると、ＭＯＳトランジスタ９１が導通し、ノードＮ０は、そのＭＯＳトランジスタ９１のしきい値電圧レベルに維持される。抵抗素子Ｒ１−Ｒ５を介して、周辺電源ノードから電流が流れるものの抵抗素子Ｒ１−Ｒ５の抵抗値は十分大きく、微小電流が流れるだけである。ＭＯＳトランジスタ９０のチャネル抵抗は、抵抗素子Ｒ１−Ｒ５の抵抗値に較べて十分に小さく、ノードＮ１は、周辺電源電圧Ｖｄｄｐの電圧レベルに維持され、周辺電源電圧Ｖｄｄｐの電圧レベルに応じてノードＮ１の電圧レベルが上昇する。
【００７５】
ノードＺＮ０が、時刻ｔ０においては、Ｌレベルに固定されていたため、この周辺電源電圧Ｖｄｄｐの電圧レベル上昇しても、インバータ９４の出力信号は、Ｌレベルであり、また、ＮＡＮＤゲート９５の出力信号の電圧レベルが、周辺電源電圧Ｖｄｄｐの電圧レベルとともに上昇し、したがって、インバータ９６からの周辺電源投入検出信号ＺＰＯＲＰはＬレベルを維持する。
【００７６】
ノードＮ１上の周辺電源電圧Ｖｄｄｐの電圧レベルがさらに上昇すると、ＣＭＯＳインバータ９２の入力論理レベルも応じて上昇する。ノードＮ０の電圧レベルが、周辺電源電圧Ｖｄｄｐにより決定されるＣＭＯＳインバータ９２の入力論理しきい値よりも低くなると、インバータ９２は、このノードＮ０の電圧レベルをＬレベルと判定し、時刻ｔ２において、ＣＭＯＳインバータ９２の出力ノードＺＮ０の電圧レベルが上昇する。このＣＭＯＳインバータ９２の出力ノードＺＮ０の電圧レベルが上昇し、ＣＭＯＳインバータ９３、９４および９６とＮＡＮＤゲート９５のゲート遅延に相当する時間が経過すると、時刻ｔ３において、周辺電源投入検出信号ＺＰＯＲＰがＨレベルに上昇する。
【００７７】
したがって、ディープパワーダウンモード解除時、確実に、周辺電源電圧Ｖｄｄｐが、所定の条件を満たすまで、すなわち、周辺電源電圧Ｖｄｄｐが所定電圧レベルで安定化するまでの期間、周辺電源投入検出信号ＺＰＯＲＰをＬレベルに維持することができる。時刻ｔ３において、周辺電源投入検出信号ＺＰＯＲＰがＨレベルとなると、図１に示すセル選択制御回路３２の各内部ノードの電圧レベルはすでに初期化され、安定に、次の動作を実行することができる。
【００７８】
時刻ｔ５において再び通常動作モードからディープパワーダウンモードに移行する場合には、パワーカットイネーブル信号ＰＣＵＴｅが再びＬレベルからＨレベルに設定され、ＭＯＳトランジスタ９０がオフ状態、ＭＯＳトランジスタ９７および９８がオン状態となる。これにより、ノードＮ０およびＺＮ０は、接地電圧レベルに固定され、応じて周辺電源投入検出信号ＺＰＯＲＰがＬレベルに駆動される。したがって周辺電源電圧Ｖｄｄｐがディープパワーダウンモード時、その図９において破線で示すように中間電圧レベルにまでしか放電されない場合においても、確実に、ノードＮ０およびＺＮ０を接地電圧レベルに駆動することにより、周辺電源投入検出信号ＺＰＯＲＰをＬレベルに設定することができ、確実に、ディープパワーダウンモード解除時に、周辺電源投入検出信号ＺＰＯＲＰを発生して、内部回路の内部ノードの電圧レベルを初期化することができる。
【００７９】
図１０（Ａ）は、この周辺電源投入検出信号を受ける回路の構成をの一例を示す図である。この図１０（Ａ）においては、周辺電源投入検出信号ＺＰＯＲＰがＬレベルのときに、周辺電源電圧Ｖｄｄｐを内部信号線１０２に伝達するＰチャネルＭＯＳトランジスタ１００が設けられる。このＭＯＳトランジスタ１００は、図１に示すセル選択制御回路３２の構成要素である。したがって、この図１０（Ａ）に示す構成の場合、ディープパワーダウンモード解除時においては、内部信号線（内部ノード）１０２は、周辺電源電圧Ｖｄｄｐレベルに初期設定される。これにより、内部信号線（内部ノード）１０２が、ディープパワーダウンモード解除時、不定状態となり、回路誤動作が生じるのを防止することができる。
【００８０】
図１０（Ｂ）は、周辺電源投入検出信号ＺＰＯＲＰを受ける回路の他の構成例を示す図である。この図１０（Ｂ）においては、内部信号ＳＩＧと周辺電源投入検出信号ＺＰＯＲＰを受けるＮＡＮＤゲート１０４が設けられる。このＮＡＮＤゲート１０４は、周辺電源電圧Ｖｄｄｐを動作電源電圧として使用する。このＮＡＮＤゲート１０４は、また、図１に示すセル選択制御回路３２の構成要素として用いられる。この図１０（Ｂ）に示す構成の場合、ディープパワーダウンモード時、内部信号ＳＩＧが不定状態となっても、周辺電源投入検出信号ＺＰＯＲＰをＬレベルに固定することにより、ＮＡＮＤゲート１０４の出力信号をＨレベルに初期化することができ、ＮＡＮＤゲート１０４の出力信号が、ディープパワーダウンモード解除時、不定状態となるのを防止することができる。また、この内部信号ＳＩＧが不定状態であっても、周辺電源投入検出信号ＺＰＯＲＰがＬレベルの期間、ＮＡＮＤゲート１０４における貫通電流を抑制することができる。このＮＡＮＤゲート１０４は、ラッチ回路の構成要素として用いることにより（ＮＡＮＤゲート１０４と反並行に、ＮＡＮＤゲート１０４の出力信号を受けて信号ＳＩＧを出力するインバータを配置する）、ラッチ回路のラッチデータを確実に初期化することができる。
【００８１】
以上のように、このディープパワーダウンモード時、周辺電源電圧Ｖｄｄｐが所定電圧レベル以上の電圧レベルに到達するまたは安定化する状態を検出して周辺電源投入検出信号を生成する場合、ディープパワーダウンモード時、この周辺電源投入検出信号ＺＰＯＲＰをＬレベルに固定することにより、周辺電源電圧Ｖｄｄｐが中間電圧レベルとなっても確実に、各内部ノードを周辺電源投入検出信号ＺＰＯＲＰに従って初期化することができる。
【００８２】
なお、図１０（Ａ）および（Ｂ）においては、周辺電源投入検出信号ＺＰＯＲを用いて内部ノードの初期化を行なっている。しかしながら、この周辺電源投入検出信号ＺＰＯＲＰの反転信号ＰＯＲＰを用いて、内部ノードの初期化が行なわれる構成が利用されてもよい。この場合、周辺電源電圧Ｖｄｄｐが安定化するまでの期間周辺電源投入検出信号ＰＯＲＰがＨレベルとなり、周辺電源電圧Ｖｄｄｐの安定化後、この信号ＰＯＲはＬレベルとなる。
【００８３】
また、この周辺電源投入検出信号ＺＰＯＲに代えて、アレイ電源電圧Ｖｄｄｓの安定化を検出するアレイ電源投入検出信号または内部電源電圧生成時の参照電圧となる基準電圧が所定の条件を満たすことを検出する基準電圧投入検出信号が用いられてもよい。
【００８４】
［電源制御回路の構成］
図１１は、図１に示す電源制御回路３４の構成の一例を示す図である。図１１において、電源制御回路３４は、内部制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＺＷＥと内部クロック信号ＣＬＫｉとに従ってモードレジスタセットコマンドが与えられたときモードレジスタセットモード指示信号ＭＲＳＳを生成するコマンドデコーダ１１０と、モードレジスタセットモード指示信号ＭＲＳＳに従って特定のアドレスビットＡｉを格納しディープパワーダウンモード指示信号ＤＰＤを生成するレジスタ回路１１２と、クロックイネーブル信号ＣＫＥとディープパワーダウンモード指示信号ＤＰＤと内部クロック信号ＣＬＫｉとを受けるゲート回路１１４と、ゲート回路１１４の出力信号の立上がりに応答してセットされかつクロックイネーブル信号ＣＫＥの立上がりに応答してリセットされてパワーカット信号ＰＣＵＴを生成するフリップフロップ１１６と、パワーカット信号ＰＣＵＴの電圧レベルを変換し、外部電源電圧ＶＥＸレベルの振幅のパワーカットイネーブル信号ＰＣＵＴｅを生成するレベル変換回路１１８を含む。
【００８５】
コマンドデコーダ１１０は、内部クロック信号ＣＬＫｉの立上がりにおいて、内部制御信号、すなわちＣＳバッファ２１および制御信号入力バッファ回路２２から与えられる内部チップイネーブル信号ＺＣＳ、内部ロウアドレスストローブ信号ＺＲＡＳ、内部コラムアドレスストローブ信号ＺＣＡＳ、および内部ライトイネーブル信号ＺＷＥが所定の論理レベルのときに、モードレジスタセットモード指示信号ＭＲＳＳを活性化する。ゲート回路１１４は、クロックイネーブル信号ＣＫＥがＬレベルであり、かつディープパワーダウンモード指示信号ＤＰＤおよび内部クロック信号ＣＬＫｉがＨレベルのときにＨレベルの信号を出力する。
【００８６】
レジスタ回路１１２は、半導体記憶装置の動作モードなどのデータを格納するモードレジスタに含まれる。
【００８７】
レベル変換回路１１８は、セット／リセットフリップフロップ１１６からの内部電源電圧Ｖｄｐｄレベルのパワーカット信号ＰＣＵＴを、外部電源電圧ＶＥＸレベルのパワーカットイネーブル信号ＰＣＵＴｅに変換する。
【００８８】
図１２は、図１１に示す内部電源制御回路３４の動作を示すタイミング図である。以下、図２を参照して、図１１に示す内部電源制御回路の動作について説明する。
【００８９】
クロック信号ＣＬＫに同期して外部から、モードレジスタにディープパワーダウンモード指示信号を設定するモードレジスタセットコマンドＭＲＳが与えられる。ここでコマンドＣＭＤは、図１１に示す制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＺＷＥの論理レベルの組合せで与えられる。モードレジスタセットコマンドＭＲＳが与えられると、コマンドデコーダ１１０からのモードレジスタセットモード指示信号ＭＲＳＳが、内部クロック信号ＣＬＫｉに同期して所定期間Ｈレベルとなり、レジスタ回路１１２が、そのときに与えられた特定のアドレスビットＡｉを取込み、ディープパワーダウンモード指示信号ＤＰＤがＨレベルに設定される。
【００９０】
クロックイネーブル信号ＣＫＥがＬレベルに設定されると、次のクロック信号ＣＬＫの立上がりに同期して、ゲート回路１１４の出力信号がＨレベルとなり、フリップフロップ１１６がセットされ、パワーカット信号ＰＣＵＴおよびパワーカットイネーブル信号ＰＣＵＴｅがＨレベルとなり、内部で、電源の切離しが行なわれ、内部電圧の発生動作が停止される。
【００９１】
通常、クロックイネーブル信号ＣＫＥがＬレベルに設定されると、次のクロックサイクルにおいて内部クロック信号が生成され、その次のサイクルから内部クロック信号の発生が停止される。これにより、ディープパワーダウンモード時の消費電力をさらに低減する。ディープパワーダウンモードの間、クロックイネーブル信号ＣＫＥは、Ｌレベルに維持される。
【００９２】
クロックイネーブル信号ＣＫＥがＨレベルに立上がると、フリップフロップ１１６がリセットされ、パワーカット信号ＰＣＵＴおよびパワーカットイネーブル信号ＰＣＵＴｅがリセットされ、Ｌレベルとなり、ディープパワーダウンモードが解除される。このときまた、レジスタ回路１１２においても、ディープパワーダウンモード指示信号ＤＰＤがＬレベルにリセットされる。
【００９３】
図１１に示す電源制御回路３４の構成において、動作電源電圧としては、常時発生される内部電源電圧Ｖｄｐｄが供給される。しかしながら、ディープパワーダウンモード時、フリップフロップ１１６からのパワーカット信号ＰＣＵＴの論理レベルが維持されていればよく、最小限、図１１に示すフリップフロップ１１６に対して内部電源電圧Ｖｄｐｄが常時供給されればよい。クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けるクロックバッファ回路に対しては、常時、クロック用電源電圧Ｖｄｄｋが供給される。
【００９４】
［電源制御回路の構成２］
図１３は、図１に示す電源制御回路３４の他の構成の例を示す図である。図１３において、電源制御回路３４は、内部制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳ、ＺＷＥおよびクロックイネーブル信号ＣＫＥを受け、ディープパワーダウンモードが指定されたときに、ディープパワーダウンモード指示信号ＤＰＤＳを生成するコマンドデコーダ１１９と、クロックイネーブル信号ＣＫＥの立上がりに応答してディープパワーダウンモード解除信号ＰＣＵＴＥＸを生成するＤＰＤ解除回路１２０と、ディープパワーダウンモード指示信号ＤＰＤＳの活性化に応答してセットされかつディープパワーダウンモード解除指示信号ＰＣＵＴＥＸの立下がりに応答してリセットされるフリップフロップ１２２と、フリップフロップ１２２からのパワーカット信号ＰＣＵＴのレベル変換を行なってパワーカットイネーブル信号ＰＣＵＴｅを生成するレベル変換回路１２４を含む。
【００９５】
コマンドデコーダ１１９は、内部クロック信号ＣＬＫｉの立上がり時、クロックイネーブル信号ＣＫＥがＬレベルでありかつ内部制御信号ＺＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＺＷＥが所定の論理レベルに設定されているときに、ディープパワーダウンモード指示信号ＤＰＤＳをＨレベルの活性状態へ駆動する。このディープパワーダウンモード指示のコマンドには、クロックイネーブル信号ＣＫＥが利用されているため、図１４においては、内部制御信号群ＺＣＳ、ＺＲＡＳ、ＺＣＡＳおよびＺＷＥの組を、符号ＣＴＬで示す。
【００９６】
ＤＰＤ解除回路１２０は、内部電源電圧Ｖｄｐｄを動作電源電圧として受け、補のパワーカット信号ＺＰＣＵＴがＨレベルでありかつ外部電源投入検出信号ＺＰＯＲＥがＨレベルのとき、クロックイネーブル信号ＣＫＥの立上がりに応答してディープパワーダウンモードモード解除指示信号ＰＣＵＴＥＸをＨレベルからＬレベルに立下げる。外部電源投入検出信号ＺＰＯＲＥは、外部電源電圧ＶＥＸの投入時、外部電源電圧ＶＥＸが所定の電圧条件を満たす、すなわち、安定化するまでＬレベルに設定される。
【００９７】
フリップフロップ１２２は、内部電源電圧Ｖｄｐｄを動作電源電圧として受け、ディープパワーダウンモード指示信号ＤＰＤＳの活性化に応答して、パワーカット信号ＰＣＵＴを活性状態へ駆動し、ディープパワーダウンモード解除指示信号ＰＣＵＴＥＸの立下がりに応答してパワーカット信号ＰＣＵＴをＬレベルに駆動する。
【００９８】
レベル変換回路１２４は、外部電源電圧ＶＥＸを動作電源電圧として受け、ディープパワーダウンモード時、フリップフロップ１２２からパワーカット信号ＰＣＵＴに従って外部電源電圧ＶＥＸレベルのパワーカットイネーブル信号ＰＣＵＴｅを生成する。
【００９９】
図１４は、図１３に示す電源制御回路３４の動作を示すタイミング図である。以下、図１４を参照して、図１３に示す電源制御回路３４の動作について説明する。
【０１００】
ディープパワーダウンモード（ＤＰＤ）へのエントリを指示するＤＰＤエントリコマンドが与えられると、コマンドデコーダ１１９からのディープパワーダウンモード指示信号ＤＰＤＳがＨレベルへ立上がり、フリップフロップ１２２の出力Ｑからのパワーカット信号ＰＣＵＴがＨレベルとなり、応じて、レベル変換回路１２４からのパワーカットイネーブル信号ＰＣＵＴｅがＨレベルへ立上がる。一方フリップフロップ１２２の出力／Ｑからの補のパワーカット信号ＺＰＣＵＴがＬレベルとなり、ＤＰＤ解除回路１２０からのパワーカット解除指示信号ＰＣＵＴＥＸがＨレベルとなる。ディープパワーダウンモード期間中、このパワーカット解除指示信号ＰＣＵＴＥＸはＨレベルに維持される。
【０１０１】
次のクロックサイクルから内部クロック信号ＣＬＫｉの発生が停止され、内部での電力消費が低減される。ディープパワーダウンモード期間中、クロックイネーブル信号ＣＫＥはＬレベルに維持される。
【０１０２】
ディープパワーダウンモード（ＤＰＤ）を解除するＤＰＤイグジットコマンドは、クロックイネーブル信号ＣＫＥをＬレベルからＨレベルに立上げることにより与えられる。クロックイネーブル信号ＣＫＥの立上がりに応答して、ＤＰＤ解除回路１２０は、パワーカット解除指示信号ＰＣＵＴＥＸをＬレベルに立下げ、応じて、フリップフロップ１２２がリセットされ、パワーカット信号ＰＣＵＴがＬレベルとなり、応じてパワーカットイネーブル信号ＰＣＵＴｅもＬレベルとなる。次のサイクルから内部クロック信号ＣＬＫｉが生成される。
【０１０３】
この図１３に示す内部電源制御回路３４の構成においては、ディープパワーダウンモード（ＤＰＤ）のエントリが、図１１に示す電源制御回路の場合とタイミングが異なるものの、ディープパワーダウンモード解除時においては、同様、クロックイネーブル信号ＣＫＥを立上げることにより実行される。これにより、外部からの制御信号を受けるバッファ回路に対しても、ディープパワーダウンモード時電源を遮断することができる。ディープパワーダウンモード時においては、クロックイネーブル信号ＣＫＥをのみをモニタするためにクロック用電源電圧Ｖｄｄｋを供給することが要求されるだけであり、必要最小限の回路に対してのみ動作電源電圧を供給することができ、消費電力を低減することができる。
【０１０４】
図１５は、図１３に示すＤＰＤ解除回路１２０の構成の一例を示す図である。図１５において、ＤＰＤ解除回路１２０は、クロックイネーブル信号ＣＫＥを受けて補のクロックイネーブル信号ＺＣＫＥを生成するインバータ１３０と、クロックイネーブル信号ＣＫＥおよびＺＣＫＥに従ってセット／リセットされるフリップフロップを構成するＮＡＮＤゲート１３１および１３２を含む。ＮＡＮＤゲート１３１は、補のクロックイネーブル信号ＺＣＫＥと外部電源投入検出信号ＺＰＯＲＥとＮＡＮＤゲート１３２の出力信号を受ける。ＮＡＮＤゲート１３２は、ＮＡＮＤゲート１３１の出力信号とクロックイネーブル信号ＣＫＥとを受ける。
【０１０５】
ＤＰＤ解除回路１２０は、さらに、ＮＡＮＤゲート１３２の出力信号と補のクロックイネーブル信号ＺＣＫＥを受けるＮＡＮＤゲート１３３と、ＮＡＮＤゲート１３３の出力信号を受けるインバータ１３４と、補のパワーカット信号ＺＰＣＵＴとインバータ１３４の出力信号とに従ってセット／リセットされるフリップフロップを構成するＮＡＮＤゲート１３５および１３６を含む。ＮＡＮＤゲート１３５は、補のパワーカット信号ＺＰＣＵＴとＮＡＮＤゲート１３６の出力信号を受ける。ＮＡＮＤゲート１３６は、外部電源投入検出信号ＺＰＯＲＥとインバータ１３４の出力信号とＮＡＮＤゲート１３５の出力信号とを受ける。
【０１０６】
ＤＢＤ解除回路１２０は、さらに、ＮＡＮＤゲート１３６の出力信号を反転してパワーカット解除指示信号ＰＣＵＴＥＸを生成するインバータ１３７を含む。図１６は、図１５に示すＤＰＤ解除回路１２０の動作を示す信号波形図である。以下、図１６を参照して、図１５に示すＤＰＤ解除回路１２０の動作について簡単に説明する。
【０１０７】
外部電源投入時、まず、外部電源投入検出信号ＺＰＯＲＥにより、ＮＡＮＤゲート１３１および１３６の出力信号はＨレベルに初期設定される。通常動作モード時においては、クロックイネーブル信号ＣＫＥがＨレベルであり、ＮＡＮＤゲート１３２の出力信号がＬレベルに設定される。この状態において、ＮＡＮＤゲート１３３の出力信号がＨレベルであり、応じてインバータ１３４の出力信号がＬレベルである。したがって、ＮＡＮＤゲート１３６の出力信号がＨレベルとなり、インバータ１３７からのパワーカット解除指示信号ＰＣＵＴＥＸはＬレベルに維持される。
【０１０８】
ディープパワーダウンモードエントリ時において、クロックイネーブル信号ＣＫＥがＬレベルに駆動され、補のクロックイネーブル信号ＺＣＫＥがＨレベルに駆動される。応じて、ＮＡＮＤゲート１３２の出力信号がＨレベルとなり、ＮＡＮＤゲート１３３の出力信号がＬレベル、インバータ１３４の出力信号がＨレベルとなる。ディープパワーダウンモード設定時においては、クロックイネーブル信号ＣＫＥの立下がりに従ってパワーカット信号ＰＣＵＴがＨレベルへ駆動され、また、補のパワーカット信号ＺＰＣＵＴがＬレベルに駆動される。応じて、ＮＡＮＤゲート１３５の出力信号がＨレベルとなり、ＮＡＮＤゲート１３６の出力信号がＬレベルとなり、インバータ１３７からのパワーカット解除指示信号ＰＣＵＴＥＸがＨレベルへ駆動される。
【０１０９】
ディープパワーダウンモード解除時においては、クロックイネーブル信号ＣＫＥがＨレベルへ駆動され、補のクロックイネーブル信号ＺＣＫＥがＬレベルに駆動される。応じて、ＮＡＮＤゲート１３３の出力信号がＨレベルとなり、インバータ１３４の出力信号がＬレベルとなり、ＮＡＮＤゲート１３６の出力信号がＨレベルとなり、インバータ１３７からのパワーカット解除指示信号ＰＣＵＴＥＸがＬレベルとなる。このパワーカット解除指示信号ＰＣＵＴＥＸの立下がりに従って、図１３に示すフリップフロップ１２２がリセットされ、パワーカット信号ＰＣＵＴがＬレベルとなり、応じて補のパワーカット信号ＺＰＣＵＴがＨレベルへ駆動される。
【０１１０】
通常動作モード時において内部動作を停止させる場合、クロックイネーブル信号ＣＫＥがＬレベルに駆動される。この場合、ディープパワーダウンモードは設定されていないため、補のパワーカット信号ＺＰＣＵＴはＨレベルに維持される。ＮＡＮＤゲート１３６の出力信号はＨレベルであり、応じてＮＡＮＤゲート１３５の出力信号はＬレベルである。したがって、このクロックイネーブル信号ＣＫＥをトグルしても、ＮＡＮＤゲート１３５および１３６で構成されるフリップフロップの状態は変化せず、パワーカット解除指示信号ＰＣＵＴＥＸはＬレベルに維持される。従って、この状態においては、内部クロック信号の発生動作が、クロックイネーブル信号ＣＫＥに従って行なわれ、電源制御は行なわれない。
【０１１１】
ディープパワーダウンモード解除に、クロックイネーブル信号ＣＫＥを利用することにより、ディープパワーダウンモード時に動作する回路数を低減でき、消費電流を低減することができる。
【０１１２】
なお、図１３および図１５に示す電源制御回路３４の構成において、外部電源投入検出信号ＺＰＯＲＥに代えて内部電源電圧Ｖｄｐｄの投入を検出する内部電源投入検出信号が用いられてもよい。
【０１１３】
このディープパワーダウンモード解除専用の内部電源電圧Ｖｄｐｄを利用することにより、外部電源電圧を用いてディープパワーダウンモード解除を検出する構成を利用する場合に比べて以下の利点が得られる。すなわち、外部電源電圧ＶＥＸを利用する場合、トランジスタの信頼性を確保する観点から、その回路構成要素のトランジスタの耐圧特性を保証することが要求される。このため、ＭＯＳトランジスタのゲート絶縁膜を厚くするなどの対策を取る必要があり、トランジスタの動作特性を高速化することができず、ディープパワーダウンモード解除検出用の回路（ＣＫＥバッファ）の応答速度を高くすることができなくなり、通常の動作モード時において高速動作を保証することができないという問題が生じる。内部電源電圧Ｖｄｐｄを利用して、ディープパワーダウンモードの解除を検出する回路構成を利用することにより、トランジスタを低電源電圧下で動作させることができ、またＣＫＥバッファも、クロック用の電源電圧Ｖｄｄｋを用いて高速動作させることができ、高速サイクルにおいても正確に、内部クロック信号の発生の制御を行なうことができる。
【産業上の利用可能性】
【０１１４】
この発明の半導体装置は、長期にわたって用いられない場合に、内部電源の供給を停止する動作モードを有する半導体装置に対して適用することができる。特に携帯機器用途の半導体記憶装置などに対して適用することにより、低電力消費特性のシステムを構築することができる。
【０１１５】
また、半導体記憶装置としては、ＤＲＡＭセルベースの半導体記憶装置であってもよく、また他の半導体記憶装置であってもよい。低電力消費モードとして内部電源電圧などの内部電圧の発生を停止するモードを備える半導体装置であれば、本発明は適用可能である。
【図面の簡単な説明】
【０１１６】
【図１】この発明に従う半導体装置の全体の構成を概略的に示す図である。
【図２】図１に示すメモリセルアレイに含まれるメモリセルの構成および印加電圧を概略的に示す図である。
【図３】図１に示す内部電圧発生回路に含まれる内部電源回路の構成の一例を示す図である。
【図４】図１に示す内部電圧発生回路に含まれる中間電圧発生部の構成の一例を概略的に示す図である。
【図５】図１に示す内部電圧発生回路における高電圧発生部の構成の一例を概略的に示す図である。
【図６】図１に示す内部電圧発生回路に含まれるバイアス電圧発生部の構成を概略的に示す図である。
【図７】図６に示すバイアス電圧固定回路の構成の一例を示す図である。
【図８】図１に示す周辺電源投入検出回路の構成の一例を示す図である。
【図９】図８に示す周辺電源投入検出回路の動作を示す信号波形図である。
【図１０】（Ａ）および（Ｂ）は、周辺電源投入検出信号を受ける回路構成の一例を示す図である。
【図１１】図１に示す電源制御回路の構成の一例を示す図である。
【図１２】図１１に示す電源制御回路の動作を示すタイミング図である。
【図１３】図１に示す電源制御回路の変更例を概略的に示す図である。
【図１４】図１３に示す電源制御回路の動作を示すタイミング図である。
【図１５】図１３に示すＤＰＤ解除回路の構成の一例を示す図である。
【図１６】図１５に示すＤＰＤ解除回路の動作を示す信号波形図である。
【符号の説明】
【０１１７】
１  半導体装置、２０  クロックバッファ回路、２２  制御信号入力バッファ回路、２３  アドレスバッファ回路、２１  ＣＳバッファ、３０  制御回路、３２  セル選択制御回路、３４  電源制御回路、４０  内部電圧発生回路、４２  ＤＰＤ電源回路、４４  周辺電源投入検出回路、５５  基準電圧発生回路、５６  比較回路、５８  電流ドライブトランジスタ、６０  ＭＯＳトランジスタ、７０  Ｖｂｂ発生回路、７６  バイアス電圧固定回路、１１０  コマンドデコーダ、１１２  レジスタ回路、１１４  ゲート回路、１１６  フリップフロップ、１１８  レベル変換回路、１１９  コマンドデコーダ、１２０  ＤＰＤ解除回路、１２２  フリップフロップ、１２４  レベル変換回路。
【図１】
2005135484.tif 000003
【図２】
2005135484.tif 000004
【図３】
2005135484.tif 000005
【図４】
2005135484.tif 000006
【図５】
2005135484.tif 000007
【図６】
2005135484.tif 000008
【図７】
2005135484.tif 000009
【図８】
2005135484.tif 000010
【図９】
2005135484.tif 000011
【図１０】
2005135484.tif 000012
【図１１】
2005135484.tif 000013
【図１２】
2005135484.tif 000014
【図１３】
2005135484.tif 000015
【図１４】
2005135484.tif 000016
【図１５】
2005135484.tif 000017
【図１６】
2005135484.tif 000018