(57)【要約】【課題】製造工程のバラツキに影響されずにデジタル回路部の動作クロックとアナログ回路部へのクロック信号との位相の遅延量を最適値に設定できる半導体集積回路を提供する。【解決手段】クロックに同期したデジタル回路部とアナログ回路部が混在する半導体集積回路において、デジタル回路部に供給されるマスタクロックの周期をカウントするＤＬＬ回路と、ＤＬＬ回路出力と位相設定値から位相を計算する遅延量算出回路と、前記遅延量算出回路により遅延量を変更できる可変遅延回路とを具備し、前記可変遅延回路からの遅延クロックをアナログ回路に供給する。【選択図】図１
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【特許請求の範囲】
【請求項１】
それぞれがクロックに同期して動作するデジタル回路部とアナログ回路部とが同一半導体チップに混在する半導体集積回路において、
前記デジタル回路部に供給されるマスタクロックの周期をカウントするＤＬＬ回路(Delay Locked Loop)回路と、
入力される位相設定値と前記ＤＬＬ回路の出力から遅延すべき位相量を計算する遅延量算出回路と、
前記遅延量算出回路により遅延量を変更できる可変遅延回路とを具備し、
前記可変遅延回路から出力される、前記マスタクロックから前記位相設定値により決まる任意の時間遅延した遅延クロックを前記アナログ回路部に動作クロックとして供給することを特徴とした半導体集積回路。
【請求項２】
クロックに同期して動作するデジタル回路部とクロックに同期して動作する複数のアナログ回路部とが同一半導体チップに混在する半導体集積回路において、
前記デジタル回路部に供給されるマスタクロックの周期をカウントするＤＬＬ回路(Delay Locked Loop)回路と、
それぞれのアナログ回路部に個々に対応付けられ、入力される位相設定値と前記ＤＬＬ回路の出力から遅延すべき位相量をそれぞれ計算する遅延量算出回路群と、
それぞれの遅延量算出回路に個別に接続され、前記遅延量算出回路により遅延量を変更できる可変遅延回路群とを具備し、
前記各可変遅延回路から出力される、前記マスタクロックから前記各位相設定値により決まる任意の時間遅延した遅延クロックをそれぞれ対応する前記アナログ回路部に動作クロックとして供給することを特徴とした半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に係り、デジタル回路部とクロックに同期して動作するアナログ回路部が混在して内蔵された半導体集積回路に関するものである。
【背景技術】
【０００２】
近年の半導体集積回路は、システムオンチップのために回路の大規模化、アナログ回路の混在化、および高速動作が要求されている。また、回路が大規模化、高速化する事で消費電流が増大し、電流増加によるチップ内部での電源電圧降下が問題となってきている。
【０００３】
とくにCMOSプロセスによるものでは内部ゲート素子の変化時に電流を消費するため、内部同期クロックの変化点でより多くの電流を消費し、チップ内部の電源電圧がパルス的に降下する。
【０００４】
この電源電圧降下は、チップ内部に混在するサンプルホールドアンプなどのアナログ回路部にノイズとして影響を与える事になる。そこで内部同期クロック（マスタクロック）とサンプルホールドアンプ等のアナログ系の動作クロックのタイミングをずらす事で、上述したノイズの影響を減少させる方法が〔特許文献１〕、〔特許文献２〕に開示されている。
【０００５】
〔特許文献１〕のデジタル/アナログ混載ＬＳＩにおいては、マスタクロックＭＣＫを分周回路で１／ｎ周して、ラッチ回路のタイミング信号ＴＭ１が得られる。この信号ＴＭ１を分周回路で１／２分周すると信号Ｎ１が生成される。一方、スイッチを駆動するタイミング信号ＴＭ２は、信号Ｎ１の反転信号Ｎ２と、信号Ｎ１をτだけ遅延した信号Ｎ３との積により、スイッチを駆動する。タイミング信号ＴＭ３は、信号Ｎ１と、信号Ｎ２をτだけ遅延した信号Ｎ４との積により生成される。このとき、マスタクロックＭＣＫの立上がりと信号ＴＭ２，ＴＭ３の立下がりとを所定時間Δｔだけずらすようにτを設定する。このような構成により、ディジタル回路部からアナログ回路部に伝播するノイズを低減し、Ｓ／Ｎを改善して、ノイズによる誤動作を防止した半導体装置を得ている。
【０００６】
〔特許文献２〕の半導体装置では、ロジック回路部または処理回路部としてのＡ／Ｄコンバータの少なくとも一方の入力側に、ロジック回路部がクロック動作することで発生するノイズとＡ／Ｄコンバータへのクロック信号との位相のずれ量を設定指示に応じて可変できるクロック位相調整回路を設けている。このような構成により、再製作する必要が無く、ノイズによる誤動作を防止した半導体装置を得ている。
【０００７】
【特許文献１】特開平０９−０２３１３８号公報
【特許文献２】特開２０００−１９６４５１号公報
【０００８】
しかし、〔特許文献１〕においては、マスタクロックを分周してアナログ部用クロックを作成しているため、高速動作が出来ないという弊害がある。
【０００９】
一方、〔特許文献２〕の半導体装置は、例えば図９の要部概略ブロック図に示すような構成をとるが、製造工程のバラツキにより図１０のタイミングチャートで示した様に遅延量がMINからMAXの範囲で、ＬＳＩ毎に異なることが明らかである。この場合、クロックが高周波になれば、遅延の最適位置も絞られてくるために、前述のように遅延量にバラツキがあると、最適位置に設定できないことになる。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
したがって、本発明は製造工程のバラツキに影響されずにデジタル回路部の動作クロックとアナログ回路部へのクロック信号との位相の遅延量を最適値に設定できる半導体集積回路を提供することを目的とする。また、アナログ回路部が複数ある場合に各アナログ回路部毎に最適値に設定された位相の異なるクロックにより動作するようにした半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明は、それぞれがクロックに同期して動作するデジタル回路部とアナログ回路部とが同一半導体チップに混在する半導体集積回路において、前記デジタル回路部に供給されるマスタクロックの周期をカウントするＤＬＬ回路(Delay Locked Loop)回路と、入力される位相設定値と前記ＤＬＬ回路の出力から遅延すべき位相量を計算する遅延量算出回路と、前記遅延量算出回路により遅延量を変更できる可変遅延回路とを具備し、前記可変遅延回路から出力される、前記マスタクロックから前記位相設定値により決まる任意の時間遅延した遅延クロックを前記アナログ回路部に動作クロックとして供給することを特徴とする。
【００１２】
この発明によれば、ＤＬＬ回路、位相遅延量算出回路および可変遅延回路を具備したことにより、クロックの１周期を360度として、例えば９０度、１８０度というふうに最適な量だけ位相遅延させることができ、これによって、遅延回路自体のバラツキを考慮する事なく最適の遅延量を設定可能になる。
【００１３】
本発明はまた、クロックに同期して動作するデジタル回路部とクロックに同期して動作する複数のアナログ回路部とが同一半導体チップに混在する半導体集積回路において、前記デジタル回路部に供給されるマスタクロックの周期をカウントするＤＬＬ回路(Delay Locked Loop)回路と、それぞれのアナログ回路部に個々に対応付けられ、入力される位相設定値と前記ＤＬＬ回路の出力から遅延すべき位相量をそれぞれ計算する遅延量算出回路群と、それぞれの遅延量算出回路に個別に接続され、前記遅延量算出回路により遅延量を変更できる可変遅延回路群とを具備し、前記各可変遅延回路から出力される、前記マスタクロックから前記各位相設定値により決まる任意の時間遅延した遅延クロックをそれぞれ対応する前記アナログ回路部に動作クロックとして供給することを特徴とする。
【００１４】
この発明においては、さらに位相遅延量算出回路と可変遅延回路を複数組持ち、位相のずれた複数の遅延クロックを生成し、それぞれのアナログ回路部に供給することにより、更にアナログ回路部自体が発生するノイズが他のアナログ回路部へ影響する事を防ぐ事が可能となる
【発明の効果】
【００１５】
本発明によれば、デジタル回路クロックとアナログ回路クロックの位相を、製造プロセスのバラツキに影響を受ける事なく最適な位相へとずらすことができ、例えばＡ／Ｄコンバータでのサンプリング時点等、クロック動作時点でのアナログ精度に影響を与えてしまうノイズを減少させる事が可能となる。また、複数のアナログ回路部を持つ場合に、デジタル回路部クロックと複数のアナログ回路部間のクロックの位相を、製造プロセスのバラツキに影響を受ける事なく、最適な位相へ個々にずらすことで、アナログ精度に影響のあるノイズを減少させる事が可能となる。
【発明を実施するための最良の形態】
【００１６】
〔第１実施形態〕
以下、本発明の第１の実施形態について、図面に従って説明する。図1は本発明に係る半導体集積回路の一実施の形態を示すブロック図である。
【００１７】
この半導体集積回路２０は、同一半導体チップに、マスタクロックMCLKが供給されて動作するデジタル回路部１と、ＤＬＬ(Delay Locked Loop)回路２、遅延量算出回路（SCLK遅延量算出回路）３，可変遅延回路４、そしてアナログ部を有しクロックに同期して動作するアナログ回路部としてのＡ／Ｄコンバータ５を含み構成されている。
【００１８】
デジタル回路部１、ＤＬＬ回路２、可変遅延回路４には、クロック発生器（図示なし）図からのマスタクロックMCLKが供給される。ＤＬＬ回路２では、クロック信号の一つがフィードバックされて、基準クロック信号であるマスタクロックとの位相差に基づいて、遅延量との合計がマスタクロックの１周期分となるようにマスタクロックを遅延させて周期カウント値DLLOUTを出力している。遅延量算出回路３には外部から位相設定入力PHAEが入力され、ＤＬＬ回路２からは周期カウント値DLLOUTが入力される。
【００１９】
可変遅延回路４はマスタクロック信号MCLKを遅延させる既知の回路であり、本実施形態では遅延時間は遅延量算出回路３により決定される。
【００２０】
遅延量算出回路３では、入力された位相設定入力PHASEの値とＤＬＬ回路２からの周期カウント値DLLOUTに基づいて、DLLOUT÷３６０度×PHASEの計算を行い、遅延設定値を算出してDELAY信号として出力する。この、DELAY信号は可変遅延回路４へと伝達・入力される。可変遅延回路４からの遅延出力は、Ａ／Ｄコンバータ５に遅延クロック信号SCLKとして入力される。
【００２１】
図２はＡ／Ｄコンバータ５（パイプラインＡＤ変換器）の構成の一例を示すブロック図である。また、図３はパイプラインＡＤ変換器５の中の各ステージ回路７１(７２〜７６)の内部構成を示すブロック図である。図２および図３に示すようにこの８bitＡＤ変換回路５では、サンプルホールド回路（６，１１）が７個使用されている。図４は、このＡ／Ｄコンバータ５でのクロックCLKとサンプリングタイミングSH1,SH2を示したタイミング図である。
【００２２】
図４に示すように、クロック入力CLKに対して、交互にサンプルとホールドが繰り返される。もしこのサンプルホールド立ち上がり時点で、アナログ入力AINにノイズが載ると誤差の含まれた入力電圧がホールドされてしまう事となる。
【００２３】
図５は、可変遅延回路４の実施例を示す回路図である。本例はdelayセル１２を２５６個用いた遅延段数が２５６段の例であり、入力INの信号が、デコード回路１３のセレクト端子DELAY0〜DELAY7の入力の状態によりdelayセル１段目から２５５段目のうちで所定位置のdelayセル１２から出力として取り出される（delayセル１段目から当該位置のdelayセルまで通過する）ことにより出力の遅延時間が可変出来ることが理解できる。delayセル一段当たりの遅延を約50psとすれば全体の遅延時間は50〜12800psの範囲で可変が可能である。
【００２４】
なお、この可変遅延回路４の遅延段数は、半導体集積回路（ＬＳＩ）の種類毎に、クロックの周波数や、delayセル一段当たりの遅延値がＬＳＩの製造プロセスにより差があるため、可変遅延回路４に要求される遅延段数は仕様に合わせて増減させて調整することが可能であり、本実施の形態で示したように２５６段に限定されるものではない。
【００２５】
図６は、本発明におけるデジタル系クロックとしてのマスタクロック（MCLK）とアナログ系クロック（SCLK）のタイミング例を示すタイミングチャートである。マスタクロックMCLKの立ち上がり、及び立ち下がりの時点でデジタル回路が動作するため、IDD（デジタル回路の電流）が増大する。この電流がGND電位の上昇を招き、シリコン基板を通してアナログ回路部にノイズとして影響を及ぼす。しかし、本実施例では図６のようにアナログ系クロックSCLKをマスタクロックMCLKに対して９０度だけ位相シフトさせている為に、IDDの増加による影響を回避できていることが判る。
【００２６】
以上説明したように本実施の形態によれば、デジタル回路クロックとアナログ回路クロックの位相を、製造プロセスのバラツキに影響を受ける事なく最適な位相へとずらすことができ、Ａ／Ｄコンバータでのサンプリング時点（クロック動作時点）でのアナログ精度に影響を与えてしまうノイズを確実に減少させる事が可能となる。
【００２７】
〔第２実施形態〕
次に、図７は本発明の第２の実施形態である半導体集積回路を示すブロック図である。また、図８は、第２実施形態におけるデジタル系クロック（マスタクロックMCLK）とアナログ系クロック（SCLK１，SLCLK２）のタイミング例を示すタイミングチャートである。
【００２８】
この半導体集積回路２０Ａは、同一半導体チップにマスタクロックMCLKにより動作するデジタル回路部１と、ＤＬＬ回路２と、アナログ回路を含みクロックに同期して動作する複数個（図では２個）のアナログ回路部としてのＡ／Ｄコンバータ５Ａ，５Ｂと、個々のＡ／Ｄコンバータ５Ａ，５Ｂにそれぞれ対応付けられてクロックSCLK1、SCLK2を出力する２個（複数個）の可変遅延回路４Ａ，４Ｂと、各可変遅延回路に個別に対応する２個（複数個）の遅延量算出回路３Ａ，３Ｂとを含み構成されている。
【００２９】
デジタル回路部１、ＤＬＬ回路２、可変遅延回路４Ａ，４ＢにはマスタクロックMCLKが供給される。可変遅延回路４Ａ，４Ｂがマスタクロック信号MCLKを遅延させる回路であり、それぞれの遅延時間は遅延量算出回路３Ａ，３Ｂにより、位相設定入力PHAE1, PHAE2に応じて独立して個別に決定される。可変遅延回路４Ａ，４Ｂからの遅延出力（アナログ系クロック：SCLK1、SCLK2）は、それぞれ対応するＡ／Ｄコンバータ５Ａ，５Ｂへと供給される。
【００３０】
すなわち、遅延量算出回路３Ａは位相設定入力PHASE１の値とＤＬＬ回路の出力である周期カウント値DLLOUTに、DLLOUT÷３６０度×PHASE１の計算を行い、遅延設定量を算出してDELAY１信号として、可変遅延回路４Ａへ伝達する。また、遅延量算出回路３Ｂは位相設定入力PHASE２の値とＤＬＬ回路の出力である周期カウント値DLLOUTに、DLLOUT÷３６０度×PHASE２の計算を行い、遅延設定量を算出してDELAY2信号として、可変遅延回路４Ｂへ伝達する。
【００３１】
本実施の形態では、図８のタイミング例に示すように、SLCK１を３０度、SCLK2を６０度の位相にそれぞれ設定しており、デジタル回路部１のマスタクロックMCLKと複数のアナログ回路部のSCLK１，SLCLK２の立ち上がり、立ち下がり時点でのＩＤＤの増加のタイミングを、製造プロセスのバラツキに影響を受ける事なく最適な位相へと相互にずらすことができ、Ａ／Ｄコンバータ５Ａ，５Ｂでのサンプリング時点でのアナログ精度に悪影響を与えてしまうノイズを高い精度で回避することが出来る。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る半導体集積回路の第１実施形態を示すブロック図である。
【図２】Ａ／Ｄコンバータ（パイプラインＡＤ変換器）の構成の一例を示すブロック図である。
【図３】図２のパイプラインＡＤ変換器の各ステージ回路の内部構成を示すブロック図である。
【図４】このＡ／ＤコンバータでのクロックCLKとサンプリングタイミングSH1,SH2を示したタイミング図である。
【図５】可変遅延回路の実施例を示す回路図である。
【図６】デジタル系クロックとしてのマスタクロック（MCLK）とアナログ系クロック（SCLK）のタイミング例を示すタイミングチャートである。
【図７】本発明の第２実施形態である半導体集積回路を示すブロック図である。の半導体集積回路の第２の実施形態を示すブロック図である。
【図８】第２実施形態におけるデジタル系クロック（MCLK）とアナログ系クロック（SCLK）のタイミング例を示すタイミングチャートである。
【図９】従来の半導体集積回路の要部を示す概略ブロック図である。
【図１０】図９の回路におけるデジタル系クロック（MCLK）とアナログ系クロック（SCLK）のタイミング例を示すタイミングチャートである。
【符号の説明】
【００３３】
１…デジタル回路部
２…ＤＬＬ回路
３，３Ａ，３Ｂ…遅延量算出回路（SCLK遅延量算出回路）
４，４Ａ，４Ｂ…可変遅延回路
５，５Ａ，５Ｂ…Ａ／Ｄコンバータ
６，１１…サンプルホールド回路
１２…delayセル
１３…デコード回路
２０，２０Ａ…半導体集積回路
７１〜７６…ステージ回路
MCLK…マスタクロック（デジタル回路部クロック）
SCLK、SCLK1、SCLK2…遅延クロック（アナログ回路部クロック）
PHAE，PHAE1，PHAE2…位相設定入力
DLLOUT…周期カウント値
SH1,SH2…サンプリングタイミング
DELAY0〜DELAY7…セレクト端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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