(57)【要約】【課題】  この発明は、アンサリサイド領域形成用のマスク形成時の写真工程にばらつきがあっても高抵抗のアンサリサド抵抗値のばらつきを低減することを目的とする。【解決手段】  この発明の半導体装置は、サリサイド化された半導体素子とサリサイド化されていない抵抗素子とを含む半導体装置において、抵抗素子３は、矩形状の領域３１と、この矩形状領域３１に連なり終端部分の幅が終端に向かってテーパー状に太くなるように形成された領域３２とからなり、幅が変化する部分の一部はサリサイド化されている。【選択図】    図２
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【特許請求の範囲】
【請求項１】
サリサイド化された半導体素子とサリサイド化されていない抵抗素子とを含む半導体装置において、前記抵抗素子は、少なくとも終端部分の幅が終端に向かって太くなるように形成されるとともに、前記幅が変化する部分の一部はサリサイド化されていることを特徴とする半導体装置。
【請求項２】
前記抵抗素子は、矩形状の領域と、この矩形状領域に連なり終端部分の幅が終端に向かって太くなるように形成された領域と、からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記抵抗素子は、矩形状の領域と、この矩形状領域に連なり終端部分の幅が終端に向かってテーパー状に太くなるように形成された領域と、からなることを特徴とする請求項１に記載の半導体装置。
【請求項４】
サリサイド化された半導体素子とサリサイド化されていない抵抗素子とを含む半導体装置の製造方法において、少なくとも終端部分の幅が終端に向かって太くなるように形成された抵抗領域を形成し、この抵抗領域の幅が変化する部分の一部までを含んでサリサイドブロック領域を形成した後、サリサイド化を行いサリサイド化された半導体素子とサリサイド化されていない抵抗素子とを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特に、サリサイド（SALICIDE:Self Aligned Silicide）技術を用いた半導体装置及びその製造方法に関するものである。
に関する。
【背景技術】
【０００２】
近年、半導体装置は、ディジタル演算速度の向上のためゲート電極の微細化が進んでいる。そして、製造プロセスの微細化が進み、現在では広く一般的に、サリサイド技術を利用して半導体装置の製造が行われている。サリサイド技術は、例えば、トランジスタのゲート電極材料であるポリシリコンやソース領域およびドレイン領域となる拡散層等のシリコン材料の表面に、チタン（Ｔｉ）やコバルト（Ｃｏ）等の高融点金属を被覆し、自己整合的にシリサイド層を形成することにより、ポリシリコンや拡散層の抵抗値を低減する技術である。
【０００３】
一方、電源製品に代表されるように、アナログ的な用途も多くなってきている。特に、アナログ特性に関しては、抵抗や容量のばらつきが回路特性を左右するために、ディジタル回路では無視できるようなばらつきも非常に重要になっている。
【０００４】
上記したように、製造プロセスの微細化、例えば、０．２５μｍ以降のプロセスでは、ポリシリコンや拡散層の抵抗値を低減するために、サリサイド技術が用いられている。しかし、アナログ抵抗素子等のように、高抵抗を用いる回路では、サリサイド技術を適用した抵抗（以下、サリサイド抵抗という）を用いると、所望の抵抗を形成するのに、大きな面積が必要となる。このため、サリサイドしない領域、例えば、高抵抗が要求される部分をマスクして、シリサイド層を形成しない領域を形成する、或いは、一旦、ポリシリコンや拡散層の全面をサリサイド化し、その後、高抵抗値が要求される部分以外の部分をマスクするレイアウトマスクパターンを使用して表面の高融点金属を取り除くことにより、必要に応じてサリサイド化されていない領域を作成している。以下、これらの領域を含め、アンサリサイド領域ということにする。高抵抗を用いる回路では、このアンサリサイド領域を抵抗として用いている。このアンサリサイド領域を用いた抵抗をアンサリサイド抵抗ということにする。
【０００５】
このようなアンサリサイド領域を高抵抗がいる抵抗として用いることは、例えば、特許文献１に記載されている。
【０００６】
上記したように、アンサリサイド領域を形成するためには、マスクを作成する必要がある。このアンサリサイド領域を形成するためのマスク作成の際の写真工程にばらつきがあると、アンサリサイド抵抗のばらつきに直結する結果となる。
【０００７】
このアンサリサイド領域を形成するためのマスクは、ポリシリコンゲートやコンタクトのような微細な加工を必要としない為に、ラフレイヤーとして扱われることが多く、寸法のコントロールがなされないことが多い。また、パターン的にも大きいものから小さいものまで様々であり、特に大きいパターンに関しては、フォトレジスト現像時の収縮を起こしやすく、抵抗値のばらつきを起こしやすい。そのため、特に、アンサリサイド抵抗が用いられているアナログ回路では、このような写真工程のばらつきにより、所望する特性が得られないことが多い。
【０００８】
抵抗値がばらつく例を図１４を参照して説明する。図１４は、従来のアンサリサイド拡散抵抗のレイアウトを示す平面図である。図示しているのは、拡散領域２０１、アンサリサイド領域形成用のマスク２０２およびコンタクト２０３ある。ここでは、アンサリサイド抵抗として、アンサリサイドの拡散抵抗で説明するが、ポリシリコン抵抗でも同様である。
【０００９】
図１４の(a)は、設計通りにできたアンサリサイド抵抗を示している。図１４の(b)は、アンサリサイド領域形成用のマスク作成のための写真工程で、露光量が多く仕上がった場合、もしくはレジストのシュランク(収縮)が発生した場合を示し、アンサリサイド領域形成用のマスクが小さくなった場合を示している。図１４の(c)は、(b)とは逆に、アンサリサイド領域形成用のマスク作成のための写真工程で、露光量が少なく、アンサリサイド領域形成用のマスクが大きくなった場合を示している。
【特許文献１】特開２０００−２６９３３８号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記の図１４からも分かるように、アンサリサイド領域の幅は、下層部となる拡散領域で決められるが、長さ方向は、アンサリサイド領域形成用のマスクで決められ、写真工程でのばらつきにより、長さ方向が大きく異なる。
【００１１】
上記したように、このアンサリサイド領域形成用のマスクは、ばらつく可能性が大きい為に、抵抗値が大きく異なる可能性が高い。このため抵抗ばらつきが厳しいアナログ回路に用いられると特性が悪くなるという問題があった。
【００１２】
この発明は、上記した従来の問題点に鑑みなされたものにして、アンサリサイド領域形成用のマスク形成時の写真工程にばらつきがあっても高抵抗のアンサリサイド抵抗値のばらつきを低減することを目的とする。
【課題を解決するための手段】
【００１３】
この発明の半導体装置は、サリサイド化された半導体素子とサリサイド化されていない抵抗素子とを含む半導体装置において、前記抵抗素子は、少なくとも終端部分の幅が終端に向かって太くなるように形成されるとともに、前記幅が変化する部分の一部はサリサイド化されていることを特徴とする。
【００１４】
前記抵抗素子は、矩形状の領域と、この矩形状領域に連なり終端部分の幅が終端に向かって太くなるように形成された領域とで構成され、また、前記抵抗素子は、矩形状の領域と、この矩形状領域に連なり終端部分の幅が終端に向かってテーパー状に太くなるように形成された領域とで構成することもできる。
【００１５】
この発明の半導体装置の製造方法は、サリサイド化された半導体素子とサリサイド化されていない抵抗素子とを含む半導体装置の製造方法において、少なくとも終端部分の幅が終端に向かって太くなるように形成された抵抗領域を形成し、この抵抗領域の幅が変化する部分の一部までを含んでサリサイドブロック領域を形成した後、サリサイド化を行いサリサイド化された半導体素子とサリサイド化されていない抵抗素子とを形成することを特徴とする。
【発明の効果】
【００１６】
この発明は、前記抵抗素子は、少なくとも終端部分の幅が終端に向かって太くなるように形成されるとともに、前記幅が変化する部分の一部はサリサイド化することで、サリサイドブロック領域にずれが発生しても抵抗値のばらつきを抑制することができる。
【発明を実施するための最良の形態】
【００１７】
以下、この発明の実施形態につき図面を参照して説明する。
図１は、この発明を用いた半導体装置を示す断面図、図２は、この発明によるアンサリサイド抵抗のレイアウトを示す平面図である。
【００１８】
図１に示すように、この発明の半導体装置は、コンタクト抵抗の低減や、低抵抗なゲート、ソース・ドレイン等の電極形成のため、ゲート電極４０、ソース・ドレイン領域５にシリサイド層６が自己整合的に形成され、ポリシリコン抵抗４及び拡散抵抗３はアンサリサイド抵抗で構成されている。
【００１９】
この半導体装置は、例えば、Ｐ型の単結晶シリコンからなる半導体基板１（以下、基板１という）にＰ型ウェル領域１０（以下、Ｐウェル１０という）、Ｎ型ウェル領域１１（以下、Ｎウェル１１という）が形成され、シャロートレンチ素子分離（ＳＴＩ）法による分離用絶縁膜２が設けられている。そして、この実施形態では、Ｐウェル１０にＬＤＤ構造のＮ型ＭＯＳトランジスタが、Ｎウェル１１にＰ型拡散層からなるアンサリサイド拡散抵抗３とＳＴＩの分離絶縁膜２上にアンサリサイドポリシリコン抵抗４が設けられている。
【００２０】
この図１に示すものでは、Ｎ型ＭＯＳトランジスタが記載されているが、Ｐ型ＭＯＳトランジスタの場合には、Ｎウェルに同様に形成する。また、アンサリサイドポリシリコン抵抗４はＳＴＩの分離絶縁膜２上に形成すればよいため、Ｎウェル上でもＰウェル上のどちらに設けても問題はない。
【００２１】
尚、図１に示すものは、Ｎウェル上１１にＰ＋型ポリシリコン抵抗４を設けている。更に、ＰウェルにＮ型拡散層からなるアンサリサイド拡散抵抗を設けても良い。
【００２２】
また、ＬＤＤ構造のＮ型ＭＯＳトランジスタを形成するために、ゲート電極４０の側壁にはサイドウォールが設けられている。尚、図１においては、ゲート絶縁膜は図示していない。
【００２３】
導電層となるＮ+型ソース・ドレイン領域５を形成後、サリサイド技術を用て、シリサイド層６をゲート電極４０上およびソース・ドレイン領域５上に形成するために、拡散抵抗３とポリシリコン抵抗４のアンサリサイド領域をサリサイドブロックとなるマスクで覆い、基板１上の全面に金属層として、例えば、Ｔｉ層を例えばスパッタ法により堆積し、その後、基板１にランプアニール等の熱処理を施すことにより、シリコン上のＴｉ層と下地のシリコンとを反応させ低抵抗シリサイド層６を形成する。この後、未反応のＴｉ層は除去され、ゲート電極４０上およびソース・ドレイン領域５上にのみシリサイド層６が自己整合的に形成される。この後、図示はしないが、層間絶縁膜および電極配線層の形成を行い、所定の処理が施され、アンサリサイド抵抗を有する半導体装置が得られる。
【００２４】
上記したように、アンサリサイド領域の幅は、下層部となる拡散領域またはポリシリコン領域で決められるが、長さ方向は、アンサリサイド領域形成用のマスクで決められ、写真工程でのばらつきにより、長さ方向が大きく異なる。そこで、この発明は、このアンサリサイド領域形成用のマスクのばらつきを、その抵抗素子構造を工夫し、高抵抗のアンサリサイド抵抗値のばらつきを低減するものである。
【００２５】
図２に示すように、このアンサリサイド抵抗３（４）は、従来のように単純な矩形ではなく、アンサリサイド抵抗の終端部において、終端に行くほど幅が太くなるように構成している。図２に示すアンサリサイド抵抗３（４）は、幅４μｍ、長さ８ミクロンの矩形からなる領域３１とこの領域３１に連なり、終端に向かうほど幅が太くなる領域３２とで構成している。領域３２は、この実施形態では、角度４５度のテーパー状に広がり、長さは４μｍで終端の幅は１２μｍとしている。そして、この領域３２に複数のコンタクト領域３３が設けられている。このコンタクト領域３３は、この実施形態では、０．３６×０．３６μｍの正方形に形成している。
【００２６】
そして、この実施形態において、正確に形成された場合のアンサリサイド領域は、長さが１２μｍとしている。このため、図示するように、サリサイドブロック領域２１が設けられる。このサリサイドブロック領域２１は、領域３１と領域３１に連なるそれぞれ領域３２の半分までの距離を覆うように形成されている。即ち、矩形領域３１とこの矩形領域３１より上下にそれぞれ２μｍの長さの部分だけ終端に向かうほど幅が太くなる領域３２がアンサリサイド抵抗領域となる。そして、サリサイドブロック領域２１に覆われていない領域はシリサイド層が形成され、サリサイド抵抗部分となる。従って、コンタクト領域３３を含む終端から２μｍの領域はサリサイド化されたサリサイド抵抗部分になる。
【００２７】
尚、上記した各部の寸法は、次に説明する従来構造の抵抗との間の効果を確認するために例示したものであり、この発明は、この寸法に限られるものではないことは勿論のことであり、必要とする抵抗値に応じた寸法で形成される。
【００２８】
図３は、従来構造のアンサリサイド抵抗を示し、幅４μｍ、長さ１６ミクロンの矩形形状であり、長さが１２μｍとなるサリサイドブロック領域２１が設けられる。
【００２９】
図４は、サリサイドブロック領域２１が所望の大きさよりよりα分ずれた場合を示し、Ｘが所望のサリサイドブロック領域２１とすると、アンサリサイド領域形成用のマスク作成のための写真工程で、露光量が多く仕上がった場合、もしくはレジストのシュランク(収縮)が発生して−α分小さくなった場合とアンサリサイド領域形成用のマスク作成のための写真工程で、露光量が少なく、アンサリサイド領域形成用のマスクがα分大きくなった場合にそれぞれ抵抗値がどのように変化するかをシミュレーションした結果を表１及び図５に示す。
【００３０】
シミュレーションは、アンサリサイドポリシリコン抵抗で行い、アンサリサイドポリシリコンの抵抗のシート抵抗は１０００Ω／シート、サリサイドポリシリコンの抵抗のシート抵抗は４Ω／シートとした。サリサイドブロック領域２１にずれが発生していないときの図２に示した抵抗値は、アンサリサイド（ＵＳ）領域の抵抗値が２６６７．７Ω、サリサイド領域の抵抗値が１．３Ωである。
【００３１】
コンタクト３３、３３間の抵抗値はサリサイド領域の抵抗とアンサリサイド領域の抵抗とが直列に接続された値となるが、上記のように、アンサリサイド領域の抵抗値に比べてサリサイド抵抗の抵抗値は極めて小さいため、サリサイド抵抗は無視しても影響が少ない。このため、アンサリサイド領域の抵抗値を比較することで、抵抗値のばらつき状態を考察することができる。尚、図５において、菱形は従来のＵＳアンサリサイド（ＵＳ）領域の抵抗値、四角がこの発明のＵＳアンサリサイド（ＵＳ）領域の抵抗値である。
【００３２】
【表１】
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【００３３】
サリサイドブロック領域２１のずれが発生すると抵抗値は変化するが、図５及び表１から明らかなように、この発明のアンサリサイド（ＵＳ）領域の抵抗値は、従来のものに比べて、その変化の度合いは少なく、抵抗値のばらつきは、従来の半分以下に抑制されていることが分かる。
【００３４】
次に、この発明に係る半導体装置の製造方法の一例につき、図６ないし図１３を参照して説明する。
【００３５】
まず、図６に示すように、Ｐ型の単結晶シリコンからなる半導体基板１にＰウェル１０と、Ｎウェル１１を形成し、ＳＴＩ法による分離用絶縁膜２を形成後、全面にゲート絶縁膜（図示せず）を形成する。その後、全面にドープトポリシリコン膜を堆積した後、全面にホトレジスト膜を形成した後、ホトリソグラフィ技術によりパターニングして、ホトレジストパターンを形成する。そして、ホトレジストパターンをマスクにして、ドープトポリシリコン膜をエッチングして導電層となるゲート電極４０と、ポリシリコンからなるアンサリサイド抵抗素子４を形成する。
【００３６】
次に、ホトレジスト膜を除去した後、Ｎ-型ＬＤＤ領域形成のため、斜め回転イオン注入法によりＡｓまたはＰ等の不純物を基板１上から注入する。次に、全面にＴＥＯＳ膜を約０．０５〜０．２μｍの膜厚に堆積した後、異方性ドライエッチングにより全面エッチバックして、ゲート電極４０、ポリシリコンアンサリサイド抵抗素子４の側壁にサイドウォールを形成する。
【００３７】
次に、導電層となるＮ+型ソース・ドレイン領域５の形成のため、イオン注入法によりヒ素（Ａｓ）またはリン（Ｐ）等の不純物を基板１上から注入する。続いて、拡散抵抗３を形成するために、マスクを設け、ボロン（Ｂ）等の不純物を基板１側から注入する。
【００３８】
このようにして、Ｐウェル１０にＬＤＤ構造のＮ型ＭＯＳトランジスタがＮウェル１１にＰ型拡散層からなるアンサリサイド拡散抵抗３とＳＴＩの分離絶縁膜２上にアンサリサイドポリシリコン抵抗４が設けられている。アンサリサイド拡散抵抗３、アンサリサイドポリシリコン抵抗４は、上記した図２に示すように、単純な矩形ではなく、アンサリサイド抵抗の終端部において、終端に行くほど幅が太くなるように形成されている。
【００３９】
続いて、サリサイド技術を用いて、シリサイド層をゲート電極４０上およびソース・ドレイン領域５上に形成するとともに、アンサリサイド拡散抵抗３とアンサリサイドポリシリコン抵抗４を形成するためにサリサイドブロック領域を形成する工程になる。図７に示すように、サリサイドブロックのために、膜厚２０ｎｍから４０ｎｍ、この実施形態では、膜厚２０ｎｍのシリコン窒化（ＳｉＮ）膜７を全面に堆積させる。
【００４０】
次に、図８に示すように、全面にホトレジスト膜を形成した後、ホトリソグラフィ技術によりパターニングして、ホトレジストパターン８を形成する。そして、ホトレジストパターン８をマスクにして、シリコン窒化膜７をエッチングしてサリサイドブロック領域２１を形成し、マスク８を除去する（図９、図１０参照）。図１０の平面図に示すように、サリサイドブロック領域２１は、アンサリサイド拡散抵抗３とアンサリサイドポリシリコン抵抗４を覆うように、抵抗領域の幅が変化する部分の一部までを含んで形成される。このとき、上述したように、サリサイドブロック領域２１は所望の大きさに形成するのが好ましいが、大きさに少しずれが生じてもアンサリサイド拡散抵抗３とアンサリサイドポリシリコン抵抗４の形状に工夫を施しているので、抵抗値のばらつきは抑制される。
【００４１】
続いて、図１１に示すように、基板１上の全面に金属層として膜厚２０ｎｍから５０ｎｍ、この実施形態では、３５ｎｍの膜厚のＴｉ層９を、例えばスパッタ法により堆積する。その後、基板１にランプアニール等の熱処理を施すことにより、シリコン上のＴｉ層９と下地のシリコンとを反応させ低抵抗シリサイド層としてのＴｉＳｉ2層６に変成させる。この後、未反応のＴｉ層９をＨ2ＳＯ4／Ｈ2Ｏ2等の溶液を用いて除去する。これによりシリコン上、すなわち、ゲート電極５上およびソース・ドレイン領域１０上にのみＴｉＳｉ2層６が自己整合的に形成されるとともに、高抵抗のアンサリサイド拡散抵抗３とアンサリサイドポリシリコン抵抗４が得られる（図１３）。この後、層間絶縁膜および電極配線層の形成を行い、所定の処理を施してアナログ回路の半導体装置を得る。
【００４２】
上記したアンサリサイド抵抗３（４）は、矩形からなる領域３１とこの領域３１に連なり、終端に向かうほど幅が太くなるテーパー状の領域３２とで構成しているが。終端に向かうほど幅が太くなる領域３２は、これに限らず階段状に幅が太くなるように構成することもできる。
【図面の簡単な説明】
【００４３】
【図１】この発明を用いた半導体装置を示す断面図である。
【図２】この発明によるアンサリサイド抵抗のレイアウトを示す平面図である。
【図３】従来のアンサリサイド拡散抵抗のレイアウトを示す平面図である。
【図４】サリサイドブロックのずれを示すアンサリサイド抵抗のレイアウトを示す平面図である。
【図５】サリサイドブロックのずれと抵抗値の変化を示す図である。
【図６】この発明に係る半導体装置の製造方法を工程別に示す断面図である。
【図７】この発明に係る半導体装置の製造方法を工程別に示す断面図である。
【図８】この発明に係る半導体装置の製造方法を工程別に示す断面図である。
【図９】この発明に係る半導体装置の製造方法を工程別に示す断面図である。
【図１０】この発明に係る半導体装置の製造方法を工程別に示す平面図である。
【図１１】この発明に係る半導体装置の製造方法を工程別に示す断面図である。
【図１２】この発明に係る半導体装置の製造方法を工程別に示す断面図である。
【図１３】この発明に係る半導体装置の製造方法を工程別に示す断面図である。
【図１４】従来のアンサリサイド拡散抵抗のレイアウトを示す平面図である。
【符号の説明】
【００４４】
１  基板
２  分離用絶縁膜
３  アンサリサイド拡散抵抗
４  アンサリサイドポリシリコン抵抗
５  ソース・ドレイン領域
６  シリサイド層
２１  サリサイドブロック領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
2005353616.tif 000013
【図１１】
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【図１２】
2005353616.tif 000015
【図１３】
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【図１４】
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