(57)【要約】【課題】  リソグラフィの解像限界以下の寸法制御性の高い微細パターンを形成する。【解決手段】  半導体基板上に被加工膜及び第１の膜をこの順に形成する工程と、前記第１の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝内壁全面を前記被加工膜及び前記第１の膜とエッチング選択比が異なる第２の膜で覆う工程と、前記第２の膜をマスクとして前記第２の膜側方の前記第１の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第２の膜の側壁に前記第１の膜によるマスク材を残存させる工程と、前記第２の膜をエッチング除去する工程と、前記マスク材をマスクとして前記被加工膜をエッチングする工程とを有する微細パターンの形成方法。【選択図】  図１
2005129702.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に被加工膜及び第１の膜をこの順に形成する工程と、
前記第１の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝内壁全面を前記被加工膜及び前記第１の膜とエッチング選択比が異なる第２の膜で覆う工程と、
前記第２の膜をマスクとして前記第２の膜側方の前記第１の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第２の膜の側壁に前記第１の膜によるマスク材を残存させる工程と、
前記第２の膜をエッチング除去する工程と、
前記マスク材をマスクとして前記被加工膜をエッチングする工程と
を有する微細パターンの形成方法。
【請求項２】
半導体基板上に被加工膜及び第１の膜をこの順に形成する工程と、
前記第１の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝及び前記第１の膜上に、前記被加工膜及び前記第１の膜とエッチング選択比が異なる第２の膜を堆積させる工程と、
前記第１の膜上面が露出するまで前記第２の膜を平坦化して、前記溝内に前記第２の膜を残存させる工程と、
前記第２の膜をマスクとして前記第２の膜側方の前記第１の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第２の膜側壁に第１の膜によるマスク材を残存させる工程と、
前記第２の膜をエッチング除去する工程と、
前記マスク材をマスクとして前記被加工膜をエッチングする工程と
を有する微細パターンの形成方法。
【請求項３】
前記第１の膜を順テーパー状にエッチングし、順テーパー状の溝を形成する工程は、前記第１の膜上に開口部を有するレジストパターンを形成する工程と、前記レジストパターンをマスクとして前記開口部より露出した前記第１の膜を反応性イオンエッチングする工程とを有することを特徴とする請求項１または２に記載の微細パターンの形成方法。
【請求項４】
前記第２の膜は、前記被加工膜及び前記第１の膜に対してエッチング速度が遅く、選択比が取れることを特徴とする請求項１乃至３のいずれか１項に記載の微細パターンの形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の製造工程における微細パターンの形成方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路の半導体素子のパターン形成には、フォトリソグラフィ技術が用いられてきたが、近年、半導体集積回路の高集積化の進展が著しく、半導体素子パターンも微細化し、フォトリソグラフィの解像限界以下の微細パターンを形成する必要が生じてきている。特に、ＭＯＳ型半導体集積回路におけるＭＯＳトランジスタのゲート電極の形成においては、３０nm以下の微細パターンを形成する必要が生じてきている。
【０００３】
通常、フォトリソグラフィの解像限界以下の微細パターンを形成する際には、フォトリソグラフィ技術によって形成したレジストパターンをドライエッチングによって細くし、レジストパターンをマスクとして、エッチングを行うことにより微細パターンを形成するという方法が知られている。
【０００４】
しかし、このような微細パターンの形成方法では、３０nm〜４０nm以下の微細パターンを形成しようとするときには、次のような問題点が生ずる。レジストパターンをドライエッチングにより細くする際に、エッチング反応がレジストパターンの幅方向に進行し、レジストパターンを必要以上に細くしてしまうなど、レジストパターンの幅の寸法制御が困難である。そのため、微細パターンを形成するのは困難であった。
【０００５】
このようなフォトリソグラフィの解像限界以下の微細パターンの形成方法としては、図２に示すような微細パターンの形成方法が知られている（例えば、特許文献1参照）。
【０００６】
この特許文献１に開示された微細パターンの形成方法は、図２（ａ）に示すように、半導体基板１００の上にレジスト１０１を形成した後、図２（ｂ）に示すように、このレジスト１０１の所定部分を露光し、その後、露光したレジスト部分にシリル化層１０２を形成した後、図２（ｃ）に示すように、このシリル化層１０２を除くレジスト１０１を途中までエッチングする。
【０００７】
その後、図２（ｄ）に示すように、レジスト１０１及びシリル化層１０２の上にＳｉＮ膜１０３を堆積させる。次に、図２（ｅ）に示すように、そのＳｉＮ膜１０３をプラズマエッチングによりエッチバックし、レジスト１０１及びシリル化層１０２の側壁にマスク材１０４を残存させる。
【０００８】
そして、図２（ｆ）に示すように、この残存するマスク材１０４をマスクとして、半導体基板７が露出するまでレジスト１０１をエッチングし、微細パターン１１０を形成する。
【特許文献１】特開平５−１３３８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記従来の微細パターンの形成方法では、突起状のレジスト及びシリル化層上にＳｉＮ膜を堆積した後、そのＳｉＮ膜を等方性のプラズマエッチングによりエッチバックして、突起状のレジスト及びシリル化層側壁にマスク材を残存させている。
【００１０】
しかし、例えば、１０nm程度の幅の微細パターンを形成しようとすれば、レジスト及びシリル化層上に堆積させるＳｉＮ膜の膜厚を１０nm程度に堆積しなければならない。ＳｉＮ膜が１０nm程度の薄さであると、１０秒程度という短時間でエッチング反応が終了するため、エッチング時間の変動の影響を受けやすく、例えば、エッチング時間が少しでも長すぎた場合には、エッチング反応が進行しすぎて、側壁のＳｉＮ膜を必要以上に除去してしまうなど、マスク材の幅（寸法）の制御が極めて困難である。そのため、従来の微細パターンの形成方法では、任意の寸法の微細パターンを形成することは困難であった。
【００１１】
従って、本発明では、上記問題点を解決するためになされたもので、寸法制御性の高い微細パターンの形成方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の一態様の微細パターンの形成方法は、半導体基板上に被加工膜及び第１の膜をこの順に形成する工程と、前記第１の膜の一部を前記被加工膜が露出するまで、前記被加工膜に向かうにしたがって溝幅が小さくなる順テーパー状にエッチングして、順テーパー状の溝を形成する工程と、前記溝内壁全面を前記被加工膜及び前記第１の膜とエッチング選択比が異なる第２の膜で覆う工程と、前記第２の膜をマスクとして前記第２の膜側方の前記第１の膜を前記被加工膜が露出するまで、前記被加工膜に対してほぼ垂直にエッチングして、前記第２の膜の側壁に前記第１の膜によるマスク材を残存させる工程と、前記第２の膜をエッチング除去する工程と、前記マスク材をマスクとして前記被加工膜をエッチングする工程とを有することを特徴としている。
【発明の効果】
【００１３】
本発明によれば、寸法制御性の高い微細パターンを形成することができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を図面を参照して説明する。
【実施例】
【００１５】
以下に、本発明の実施例に係る微細パターンの形成方法を図１を用いて説明する。図１は、本発明の実施例に係る微細パターンの形成方法を示す工程断面図である。本実施例では、ＭＯＳトランジスタの微細なゲート電極パターンを形成する場合の例である。
【００１６】
まず、図１（ａ）に示すように、半導体基板１上にゲート絶縁膜２を形成した後、このゲート絶縁膜２上に被加工膜としてのゲート電極となるポリシリコン膜３を堆積させる。次に、このポリシリコン膜３上にポリシリコン膜３のマスクとなる第１の膜としてのＴＥＯＳ膜４を堆積させる。さらに、このＴＥＯＳ膜４上にレジスト５を塗布する。ここで、ポリシリコン膜３とＴＥＯＳ膜４は、周知のＣＶＤ（Chemical Vapor Deposition）法によりそれぞれ堆積させる。
【００１７】
次に、図１（ｂ）に示すように、周知のフォトリソグラフィ法を用いて、マスク（図示しない）上のパターンをレジスト５に露光により転写し、露光部分を除去して、開口部６ａを有するレジストパターン６を形成する。露光部分を除去する際には、レジスト現像液で除去する。
【００１８】
さらに、図１（ｃ）に示すように、このレジストパターン６をマスクとして、ポリシリコン膜３が露出するまで、開口部６ａから露出したＴＥＯＳ膜４を順テーパー状にエッチングし、順テーパー状の溝７を形成する。ここでいう、「順テーパー状」とは、溝７の側壁がエッチングの進行する方向、すなわちポリシリコン膜３に向かうにしたがって、溝幅が小さくなるような傾斜を意味する。
【００１９】
ここで、溝７の側壁を順テーパー状にエッチングするには、平行平板マグネトロンＲＩＥ（Reactive Ion Etching）装置を用いる。そして、この平行平板マグネトロンＲＩＥ装置におけるエッチングガスの種類、量、圧力と電極の電位差等を変えることによって、溝７の側壁を任意のテーパー角に加工することができる。同一のエッチングガスの種類、量、圧力であるときには、平行平板マグネトロンＲＩＥ装置の電極の電位差を増大させることによりテーパー角を大きくすることができ、平行平板マグネトロンＲＩＥ装置の電極の電位差を減少させることによりテーパー角を小さくすることができる。
【００２０】
また、エッチングガスに、Ｃ4Ｆ8、ＣＯ、Ａｒの混合ガスを用いるときには、Ｃ4Ｆ8の流量を増大させれば、テーパー角は小さくなり、Ｃ4Ｆ8の流量を減少させれば、テーパー角は大きくなり、Ｃ4Ｆ8、ＣＯ、Ａｒの混合ガスにＯ2を加えることによってもテーパー角を大きくすることができる。
【００２１】
例えば、エッチングガスをＣ4Ｆ8、ＣＯ、Ａｒの混合ガスとし、それぞれの流量を１８sccm、３３０sccm、３５０sccmとし、圧力４０mT、平行平板マグネトロンＲＩＥ装置の平行平板に印加する電力を１１００Ｗという条件下でＴＥＯＳ膜４のエッチングを行うと、ＴＥＯＳ膜４にテーパー角（θ）が約８７°の順テーパー状の溝５を形成することができる。そして、ＴＥＯＳ膜４の厚さを１００nmとすれば、最終的に約５.２nmの幅（Ｗ）のゲート電極パターンが得られ、ＴＥＯＳ膜４の厚さを２００nmとすれば、約１０.５nmの幅（Ｗ）のゲート電極パターンが得られ、ＴＥＯＳ膜４の厚さを３００nmとすれば、約１５.７nmの幅（Ｗ）のゲート電極パターンが得られる。
【００２２】
また、ＴＥＯＳ膜４の厚さを２００nmとし、平行平板マグネトロンＲＩＥ装置の条件を、エッチングガスをＣ4Ｆ8、ＣＯ、Ａｒの混合ガスとし、それぞれの流量を２４sccm、３３０sccm、３５０sccmとし、圧力４０mT、平行平板マグネトロンＲＩＥ装置の平行平板に印加する電力を１１００Ｗという条件にすると、テーパー角（θ）を約８５°に制御でき、約１７.５nm（Ｗ）のゲート電極パターンを形成することができる。
【００２３】
次に、図１（ｄ）に示すように、レジストパターン６を除去した後、図１（ｅ）に示すように、ＴＥＯＳ膜４上及び順テーパー状の溝７内を埋め尽くすように、ＴＥＯＳ膜４と異なるエッチング選択比を有する第２の膜としてのＳｉＮ膜８を周知のＣＶＤ法を用いて堆積させる。
【００２４】
この第２の膜としては、第１の膜としてのＴＥＯＳ膜４のエッチングの際、マスクとして作用するために、ＴＥＯＳ膜４に対してエッチング選択比が３〜６と大きいＳｉＮ膜を用いている。
【００２５】
次に、図１（ｆ）に示すように、周知のＣＭＰ（Chemical Mechanical Polishing）法でＳｉＮ膜８を平坦化処理し、ＴＥＯＳ膜４を露出させる。この結果、順テーパー状の溝７内には、ＳｉＮ膜８が全体的に埋め込まれる。なお、このＳｉＮ膜８は、順テーパー状の溝７内に全体的に埋め込まれる必要はなく、溝７の内壁面、すなわち側壁及び底面を全体を覆うように堆積されていれば良い。
【００２６】
続いて、図１（ｇ）に示すように、ＳｉＮ膜８をマスクとして、ＴＥＯＳ膜４を周知の異方性ドライエッチング法によりポリシリコン膜３が露出するまで垂直加工を行い、溝７の側壁、すなわちＳｉＮ膜８の側面に三角形状のＴＥＯＳのマスク材９を残存させる。なお、この垂直加工には、上述の順テーパー状の溝５を形成したときに用いたエッチングガスにＯ2を加えることにより行うことができる。エッチングガスをＣ4Ｆ8、ＣＯ、Ａｒ、Ｏ2の混合ガスとし、それぞれの流量を１８sccm、３３０sccm、３５０sccm、１０sccmと
し、圧力４０mT、平行平板マグネトロンＲＩＥ装置の平行平板に印加する電力を１１００Ｗという条件下で、上記順テーパー状の溝７を形成する際と同一の平行平板マグネトロンＲＩＥ装置を用いることによりＴＥＯＳ膜４を垂直に加工することができる。
【００２７】
次に、図１（ｈ）に示すように、ＳｉＮ膜８をウエットエッチングにより選択的に除去し、ＴＥＯＳによるマスク材９をポリシリコン膜３上に残す。このウエットエッチングは、ホットリン酸などを用いる。
【００２８】
最後に、図１（ｉ）に示すように、このＴＥＯＳのマスク材９をマスクとして、ポリシリコン膜３をゲート絶縁膜２が露出するまで垂直エッチングする。この垂直エッチングは上記と同様の、平行平板マグネトロンＲＩＥ装置または、ＩＣＰ型のドライエッチング装置を用いて行う。これにより、微細パターンであるゲート電極パターンを形成することができる。
【００２９】
本実施例では、第２の膜として、ＳｉＮ膜を用いたが、ドライエッチング、ウエットエッチングの両方において、被加工膜のポリシリコン膜及び第１の膜のＴＥＯＳ膜に対して選択性が良いものであればＳｉＮ膜に限らない。
【００３０】
また、第１の膜として、ＴＥＯＳ膜を用いたが、ドライエッチング、ウエットエッチングの両方において、被加工膜のポリシリコン膜及び第２の膜のＳｉＮ膜に対して選択性が良いものであればＴＥＯＳ膜に限らない。
【００３１】
なお、本実施例では、微細パターンの形成方法の一例としてゲート電極の形成方法に関して説明したが、微細パターンとしてはゲート電極に限られるものではない。例えば、マスクなどを微細パターンとして形成することも可能である。
【００３２】
以上のような実施例の微細パターンの形成方法によれば、マスク材の幅（寸法）は、ＴＥＯＳ膜の膜厚を一定とすれば、溝側壁のテーパー角で決定され、またテーパー角を一定とすれば、ＴＥＯＳ膜の膜厚で決定されるが、ＴＥＯＳ膜を堆積するポリシリコン膜が平坦であるため、ＴＥＯＳ膜は制御性良く堆積される。そして、また溝側壁のテーパー角は、制御性の高い平行平板マグネトロンＲＩＥ装置を用いたドライエッチングにより、容易に形成される。したがって、溝内のＳｉＮ膜の側壁にＴＥＯＳ膜のマスク材を制御性良く形成できるため、フォトリソグラフィの解像限界以下の寸法の微細パターンを高精度に形成することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施例に係る微細パターンの形成方法を示す工程断面図。
【図２】従来の微細パターンの形成方法を示す工程断面図。
【符号の説明】
【００３４】
１、１００  半導体基板
２  ゲート絶縁膜
３  ポリシリコン膜
４  ＴＥＯＳ膜
５、１０１  レジスト
６  レジストパターン
６ａ  開口部
７  順テーパー状の溝
８、１０３  ＳｉＮ膜
９、１０４  マスク材
１０  ゲート電極パターン
１０２  シリル化層
１０５  微細レジストパターン
【図１】
2005129702.tif 000003
【図２】
2005129702.tif 000004