(57)【要約】【課題】半導体装置組立工程のスループットを低下させることなく、半導体集積回路が形成された半導体ウェハの検査を安定的に行う。【解決手段】第１の半導体集積回路Ｃｉ，ｊ中に配列された第１の接続用電極パッド４ａ１，４ａ２，・・・・・４ａｎと、第１の半導体集積回路Ｃｉ，ｊに隣接する第２の半導体集積回路Ｃｉ＋１，ｊに配列された第２の接続用電極パッド４ｅ１，４ｅ２，・・・・・４ｅｎと、第１の半導体集積回路Ｃｉ，ｊと第２の半導体集積回路Ｃｉ＋１，ｊ間に配列されたテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎと、第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎと、第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎと、第１及び第２のスイッチ７ａ１，７ａ２，・・・・・７ａｎ、７ｂ１，７ｂ２，・・・・・７ｂｎの切り替えを制御するスイッチング回路６ａとを備える。【選択図】      図３
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【特許請求の範囲】
【請求項１】
複数の半導体集積回路をダイシングラインを介して配列した半導体ウェハであって、
前記複数の半導体集積回路の１つとなる第１の半導体集積回路中に配列された第１の接続用電極パッドと、
前記複数の半導体集積回路の１つであって、前記第１の半導体集積回路に隣接する第２の半導体集積回路中に配列された第２の接続用電極パッドと、
前記第１の半導体集積回路と前記第２の半導体集積回路間の前記ダイシングライン上に配列されたテスト用電極パッドと、
前記第１の接続用電極パッドと前記テスト用電極パッドとの間に挿入された複数の第１のスイッチと、
前記第２の接続用電極パッドと前記テスト用電極パッドとの間に挿入された複数の第２のスイッチと、
前記第１及び第２のスイッチの切り替えを制御するスイッチング回路
とを備えることを特徴とする半導体ウェハ。
【請求項２】
前記スイッチング回路は、
前記第１及び第２のスイッチの切り替えを制御するための電圧が印加されるスイッチ制御用パッドと、
前記スイッチ制御用パッド及び前記第１のスイッチに接続されたインバータと、
前記スイッチ制御用パッド及び前記第２のスイッチに接続されたバッファ
とを備えることを特徴とする請求項１に記載の半導体ウェハ。
【請求項３】
複数の半導体集積回路をダイシングラインを介して配列した半導体ウェハの検査方法であって、
前記複数の半導体集積回路の１つとなる第１の半導体集積回路中に配列された第１の接続用電極パッドと、前記第１の半導体集積回路に隣接する第２の半導体集積回路間の前記ダイシングライン上に配列されたテスト用電極パッドとを前記第１の接続用電極パッドと前記テスト用電極パッドとの間に挿入された第１のスイッチを介して選択的に導通させるステップと、
前記テスト用電極パッドを用いて前記第１の半導体集積回路の電気的諸特性を検査するステップと、
前記複数の半導体集積回路の１つであって、前記第２の半導体集積回路中に配列された第２の接続用電極パッドと、前記テスト用電極パッドとを前記第２の接続用電極パッドと前記テスト用電極パッドとの間に挿入された第２のスイッチを介して選択的に導通させるステップと、
前記テスト用電極パッドを用いて前記第２の半導体集積回路の電気的諸特性を検査するステップ
とを含むことを特徴とする半導体ウェハの検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の半導体集積回路が配列された半導体ウェハ及びこの半導体ウェハの検査方法に関する。
【０００２】
【従来の技術】
半導体集積回路の外部接続としては、半導体集積回路に備える接続用電極パッドを金（Ａｕ）、アルミニウム（Ａｌ）等のワイヤで接続するワイヤボンディングが適用されている。ワイヤボンディングは、ワイヤの端部と接続用電極パッドの表面との間に合金層を形成することにより電気的接続の安定化を実現している。半導体集積回路の接続用電極パッドは、近年の集積回路の高密度化、高集積化に伴い接続用電極パッドの狭ピッチ化及び小型化が進んでいる。この場合、ワイヤの径も小さくする必要があり、安定的な電気的接続を実現するために必要な接続用電極パッドに用いられる合金化反応用の領域も小さくなる傾向にある。
【０００３】
ウェハ上にチップ領域として配列されたそれぞれの半導体集積回路の電気的諸特性の検査は、プローブカードのプローブをそれぞれのチップ領域内の接続用電極パッドに直接接触させて行われる。このため、多くの半導体集積回路の接続用電極パッドは、電気的諸特性を検査するテスト用電極パッドとしての機能を兼ねている。（例えば、特許文献１参照。）。
【０００４】
【特許文献１】
特開平１１−３４５４９９号公報
【０００５】
【発明が解決しようとする課題】
通常、ウェハ状態の半導体集積回路の電気的諸特性の検査においては、プローブカードのプローブで各チップ領域内の接続用電極パッドに直接接触して検査を行うため、接続用電極パッドにプローブの針痕が形成されてしまう。接続用電極パッドに針痕が形成されてしまうと、各チップ領域に分割（ダイシング）した後の組立工程の外部接続工程におけるワイヤとの安定的な電気的接続が困難になり、接続不良に起因する歩留まりの低下を引き起こす。この針痕は平面方向及び深さ方向に形成されるが、システムＬＳＩなどに代表される高機能を具備した半導体集積回路においては検査の回数も増え、これに伴い検査の際に接続用電極パッドに形成される針痕も大きくなる。接続用電極パッドに針痕が形成された場合には、接続用電極パッド内部で接続用の領域とテスト用の領域を分割するなどの施策を行う必要がある。しかし、接続用電極パッドの内部を２つの領域に分割すると接続用電極パッドが大きくなり半導体集積回路を搭載するチップサイズも大きくなるため、１枚の半導体ウェハあたりの半導体集積回路のグロス数が減少してしまう。
【０００６】
そこで、本発明は上記課題を解決するためになされたものであって、半導体装置組立工程のスループットを低下させることなく、半導体集積回路が形成された半導体ウェハの検査を安定的に行うことができる半導体ウェハ及びこの半導体ウェハの検査方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明の第１の特徴は、（イ）複数の半導体集積回路をダイシングラインを介して配列した半導体ウェハであって、（ロ）複数の半導体集積回路の１つとなる第１の半導体集積回路中に配列された第１の接続用電極パッドと、（ハ）複数の半導体集積回路の１つであって、第１の半導体集積回路に隣接する第２の半導体集積回路中に配列された第２の接続用電極パッドと、（ニ）第１の半導体集積回路と第２の半導体集積回路間のダイシングライン上に配列されたテスト用電極パッドと、（ホ）第１の接続用電極パッドとテスト用電極パッドとの間に挿入された複数の第１のスイッチと、（ヘ）第２の接続用電極パッドとテスト用電極パッドとの間に挿入された複数の第２のスイッチと、（ト）第１及び第２のスイッチの切り替えを制御するスイッチング回路とを備える半導体ウェハであることを要旨とする。
【０００８】
本発明の第２の特徴は、（イ）複数の半導体集積回路をダイシングラインを介して配列した半導体ウェハの検査方法であって、（ロ）複数の半導体集積回路の１つとなる第１の半導体集積回路中に配列された第１の接続用電極パッドと、第１の半導体集積回路に隣接する第２の半導体集積回路間のダイシングライン上に配列されたテスト用電極パッドとを第１の接続用電極パッドとテスト用電極パッドとの間に挿入された第１のスイッチを介して選択的に導通させるステップと、（ハ）テスト用電極パッドを用いて第１の半導体集積回路の電気的諸特性を検査するステップと、（ニ）複数の半導体集積回路の１つであって、第２の半導体集積回路中に配列された第２の接続用電極パッドと、テスト用電極パッドとを第２の接続用電極パッドとテスト用電極パッドとの間に挿入された第２のスイッチを介して選択的に導通させるステップと、（ホ）テスト用電極パッドを用いて第２の半導体集積回路の電気的諸特性を検査するステップとを含む半導体ウェハの検査方法であることを要旨とする。
【０００９】
【発明の実施の形態】
以下に図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる。したがって、具体的な厚みや寸法は以下の説明を照らし合わせて判断するべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【００１０】
本発明の実施の形態に係る半導体ウェハ１には、図１に示すように、複数の半導体集積回路（チップ領域）・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・がダイシングライン２を介してマトリクス状に配列されている。半導体ウェハ１として、図１の一部（点線部）を拡大した図２には、複数のチップ領域・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・の１つとなる第１のチップ領域（第１の半導体集積回路）Ｃｉ，ｊ中に配列された第１の接続用電極パッド４ａ１，４ａ２，・・・・・４ａｎ，４ｂ１，４ｂ２，・・・・・４ｂｍ，４ｃ１，４ｃ２，・・・・・４ｃｎ，４ｄ１，４ｄ２，・・・・・４ｄｍと、第１の半導体集積回路Ｃｉ，ｊに隣接するチップ領域（第２の半導体集積回路）Ｃｉ＋１，ｊに配列された第２の接続用電極パッド４ｅ１，４ｅ２，・・・・・４ｅｎ，４ｆ１，４ｆ２，・・・・・４ｆｍ，４ｇ１，４ｇ２，・・・・・４ｇｎ，４ｈ１，４ｈ２，・・・・・４ｈｍと、第１の半導体集積回路Ｃｉ，ｊと第２の半導体集積回路Ｃｉ＋１，ｊ間のダイシングライン２上に配列されたテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎが示されている。なお、第１の半導体集積回路Ｃｉ，ｊと隣接する、その他３つの半導体集積回路Ｃｉ，ｊ−１，Ｃｉ−１，ｊ，Ｃｉ，ｊ＋１との間のダイシングライン２上には、それぞれテスト用電極パッド５ｂ１，５ｂ２，・・・・・５ｂｍ，５ｃ１，５ｃ２，・・・・・５ｃｎ，５ｄ１，５ｄ２，・・・・・５ｄｍが配列されている。また、第２の半導体集積回路Ｃｉ＋１，ｊと隣接する、その他３つの半導体集積回路Ｃｉ＋１，ｊ−１，Ｃｉ＋２，ｊ，Ｃｉ＋１，ｊ＋１との間のダイシングライン２上には、それぞれテスト用電極パッド５ｅ１，５ｅ２，・・・・・５ｅｍ，５ｆ１，５ｆ２，・・・・・５ｆｎ，５ｇ１，５ｇ２，・・・・・５ｇｍが配列されている。更に、半導体ウェハ１には、図２の一部（点線部）を拡大した図３に示すように、第１の接続用電極パッド４ａ１，４ａ２，・・・・・４ａｎとテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎとの間に挿入された複数の第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎと、第２の接続用電極パッド４ｅ１，４ｅ２，・・・・・４ｅｎとテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎとの間に挿入された複数の第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎと、第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎ及び第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎの切り替えを制御するスイッチング回路６ａとを備える。
【００１１】
図１に示された、それぞれの半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・は、ダイオード、トランジスタ、抵抗、及びコンデンサ等の回路素子を半導体ウェハ１上または半導体ウェハ１の内部に集積したチップ領域である。半導体ウェハ１は、シリコン（Ｓｉ）又はガリウムヒ素（ＧａＡｓ）等からなる半導体基板である。
【００１２】
テスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎは、ダイシングライン２を挟んで設けられた第１の接続用電極パッド４ａ１，４ａ２，・・・・・４ａｎと、この第１の接続用電極パッド４ａ１，４ａ２，・・・・・４ａｎにそれぞれ対向する第２の接続用電極パッド４ｅ１，４ｅ２，・・・・・４ｅｎの組のそれぞれに対して１つずつ設けられている。テスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎは、図３に示すように、ｎｐｎトランジスタである複数の第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎを介して第１の接続用電極パッド４ａ１，４ａ２，・・・・・４ａｎとそれぞれ接続している。また、テスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎは、複数の第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎを介して第１の接続用電極パッド４ｅ１，４ｅ２，・・・・・４ｅｎとそれぞれ接続している。第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎはそれぞれ、ベースがスイッチング回路６ａに接続され、コレクタがテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎに接続され、エミッタが第１の接続用電極パッド４ａ１，４ａ２，・・・・・４ａｎに接続されている。一方、第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎはそれぞれ、ベースがスイッチング回路６ａに接続され、コレクタがテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎに接続され、エミッタが第２の接続用電極パッド４ｅ１，４ｅ２，・・・・・４ｅｎに接続されている。
【００１３】
スイッチング回路６ａは、図２に示すように、ダイシングライン２上の第１の半導体集積回路Ｃｉ，ｊの右下の角部の近傍、第２の半導体集積回路Ｃｉ＋１，ｊの右上の角部の近傍に配置されている。スイッチング回路６ｂは、ダイシングライン２上の第１の半導体集積回路Ｃｉ，ｊの左上の角部の近傍、第１の半導体集積回路Ｃｉ，ｊの左側に隣接する半導体集積回路Ｃｉ，ｊ−１の右上の角部の近傍に配置されている。スイッチング回路６ｃは、ダイシングライン２上の第１の半導体集積回路Ｃｉ，ｊの右上の角部の近傍、第１の半導体集積回路Ｃｉ，ｊの上側に隣接する半導体集積回路Ｃｉ−１，ｊの右下の角部の近傍に配置されている。スイッチング回路６ｄは、ダイシングライン２上の第１の半導体集積回路Ｃｉ，ｊの右上の角部の近傍、第１の半導体集積回路Ｃｉ，ｊの右側に隣接する半導体集積回路Ｃｉ，ｊ＋１の右下の角部の近傍に配置されている。スイッチング回路６ｅは、ダイシングライン２上の第２の半導体集積回路Ｃｉ＋１，ｊの左上の角部の近傍、第２の半導体集積回路Ｃｉ＋１，ｊの左側に隣接する半導体集積回路Ｃｉ＋１，ｊ−１の右上の角部の近傍に配置されている。スイッチング回路６ｆは、ダイシングライン２上の第２の半導体集積回路Ｃｉ＋１，ｊの右下の角部の近傍、第２の半導体集積回路Ｃｉ＋１，ｊの下側に隣接する半導体集積回路Ｃｉ＋２，ｊの右上の角部の近傍に配置されている。スイッチング回路６ｇは、ダイシングライン２上の第２の半導体集積回路Ｃｉ＋１，ｊの右上の角部の近傍、第２の半導体集積回路Ｃｉ＋１，ｊの右側に隣接する半導体集積回路Ｃｉ＋１，ｊ＋１の左上の角部の近傍に配置されている。
【００１４】
スイッチング回路６ａは、第１及び第２の半導体集積回路Ｃｉ，ｊ，Ｃｉ＋１，ｊとテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎとの導通を制御する。スイッチング回路６ａは、図３に示すように、スイッチ制御用パッド６０と、スイッチ制御用パッド６０にそれぞれ接続されたインバータ６１及びバッファ６２とを備える。スイッチング回路６ａにおいて、スイッチ制御用パッド６０にスイッチング用針（図示せず）を接触させてロウ（Ｌ）レベルのパルスが印加されたとき、インバータ６１がハイ（Ｈ）レベルのパルスを出力する。インバータ６１がＨレベルのパルスを出力するとインバータ６１に接続されている複数の第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎのベースにＨレベルのパルスが印加され、テスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎと第１の半導体集積回路Ｃｉ，ｊの第１の接続用電極パッド４ａ１，４ａ２，・・・・・４ａｎとの間がそれぞれ電気的に導通する。なお、このときバッファ６２に接続されている複数の第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎは非導通である。一方、スイッチング回路６ａにおいて、スイッチ制御用パッド６０にスイッチング用針を接触させてＨレベルのパルスが印加されたとき、バッファ６２がＨレベルのパルスを出力する。バッファ６２がＨレベルのパルスを出力するとバッファ６２に接続されている複数の第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎのベースにＨレベルのパルスが印加され、テスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎと第２の半導体集積回路Ｃｉ＋１，ｊの第２の接続用電極パッド４ｅ１，４ｅ２，・・・・・４ｅｎとの間がそれぞれ電気的に導通する。なお、このときインバータ６１に接続されている第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎは非導通である。
【００１５】
以下に、本発明の実施の形態に係る半導体ウェハ１の検査方法を図２〜図４を参照しながら説明する。
【００１６】
（イ）例えば図２に示す第１の半導体集積回路Ｃｉ，ｊの電気的諸特性を検査するときは、第１の半導体集積回路Ｃｉ，ｊの周辺に形成されたダイシングライン２上に配置されているスイッチング回路６ａ〜６ｄのスイッチ制御用パッドにそれぞれスイッチング用針を接触させる。スイッチング用針からそれぞれのスイッチング回路６ａ〜６ｄに印加する電圧を制御して、第１の半導体集積回路Ｃｉ，ｊの周辺のテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎ、５ｂ１，５ｂ２，・・・・・５ｂｍ、５ｃ１，５ｃ２，・・・・・５ｃｎ、５ｄ１，５ｄ２，・・・・・５ｄｍと第１の半導体集積回路Ｃｉ，ｊとを選択的に導通させる。このとき、例えば第１の半導体集積回路Ｃｉ，ｊと隣接して配置されている第２の半導体集積回路Ｃｉ＋１，ｊはテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎと導通されていない。
【００１７】
（ロ）この際、導通されているテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎ、５ｂ１，５ｂ２，・・・・・５ｂｍ、５ｃ１，５ｃ２，・・・・・５ｃｎ、５ｄ１，５ｄ２，・・・・・５ｄｍにプローブカードのプローブを接触させることで、第１の半導体集積回路Ｃｉ，ｊの電気的諸特性を検査する。プローブを接触させたテスト用電極パッド５ａ１，５ａ２，・・・・・５ａｎ、５ｂ１，５ｂ２，・・・・・５ｂｍ、５ｃ１，５ｃ２，・・・・・５ｃｎ、５ｄ１，５ｄ２，・・・・・５ｄｍには、図４に示すようにプローブの押圧により針痕８が形成される。
【００１８】
（ハ）第１の半導体集積回路Ｃｉ，ｊの代わりに他の半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・の検査を行うときは、半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・とその周辺に配置されているテスト用電極パッドとの電気的導通を検査対象の半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・の角部近傍に配置されているスイッチング回路で制御する。
【００１９】
（ニ）検査が終了した後、半導体ウェハ１をダイシングライン２に沿って切断し、分割することで所望の複数の半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・を得られる。
【００２０】
実施の形態に係る半導体ウェハ１によれば、テスト用電極パッドを半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・から分離して形成していることで、半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・の電気的諸特性の検査において接続用電極パッドにプローブを接触させずに行うことができる。即ち、接続用電極パッドに針痕が形成されなくなるので、組立工程の外部接続工程におけるワイヤとの安定的な電気的接続を実現するための領域を維持、確保できる。よって、接続不良に起因する歩留まりの低下を防ぐことができる。
【００２１】
また、接続用電極パッドは、安定的な電気的接続を実現するために必要な領域のみを形成しておけば良くなるのでサイズを縮小でき、全体として半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・のサイズを縮小することができる。したがって、半導体ウェハ１の上に形成できる半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・のグロス数を増加させることができる。また、半導体ウェハ１はスイッチング回路を設けることで隣接する半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・の対向する２つの接続用電極パッドを１つのテスト用電極パッドを用いて選択的に検査できる。よって、テスト用電極パッドをそれぞれの接続用電極パッドに個別に設けるよりもダイシングライン２の幅を狭くすることが可能となり半導体ウェハ１に形成できる半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・のグロス数を増やすことができる。
【００２２】
半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・の電気的諸特性の検査において、プローブはテスト用電極パッドにしか接触せず、接続用電極パッドには接触しないので、半導体集積回路・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・の組立工程に対する影響を考慮してプローブの針痕の制御に重大な配慮をせずに済むようになる。また、ダイシングライン２上には一般的に保護膜が形成されていないため、接続用電極パッド上に保護膜が形成されている際のようなプローブと保護膜の干渉は考慮せずに済む。
【００２３】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす記述及び図面はこの発明を限定するものであると理解するべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかになるはずである。
【００２４】
第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎ及び第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎとしてｎｐｎトランジスタを記載したが、スイッチング回路６ａのインバータ６１とバッファ６２を逆に配置すれば、第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎ及び第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎとしてｐｎｐトランジスタを用いることができる。更に、第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎ及び第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎとしてＭＯＳトランジスタ等の他の半導体能動素子を用いることもできる。更に、第１のスイッチ７ａ１，７ａ２，・・・・・７ａｎ及び第２のスイッチ７ｂ１，７ｂ２，・・・・・７ｂｎにはリレー等を用いることが可能である。
【００２５】
この様に、本発明はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。
【００２６】
【発明の効果】
本発明によれば、半導体装置組立工程のスループットを低下させることなく、半導体集積回路が形成された半導体ウェハの検査を安定的に行うことができる半導体ウェハ及びこの半導体ウェハの検査方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係る半導体ウェハの平面図である。
【図２】図１の点線で囲んだ部分を拡大して示した平面図である。
【図３】図２の点線で囲んだ部分を拡大して示した平面図である。
【図４】本発明の実施の形態に係る半導体ウェハの検査後の半導体集積回路の平面図である。
【符号の説明】
・・・Ｃｉ，ｊ−１，Ｃｉ，ｊ，Ｃｉ，ｊ＋１・・・，・・・Ｃｉ＋１，ｊ−１，Ｃｉ＋１，ｊ，Ｃｉ＋１，ｊ＋１・・・…チップ領域（半導体集積回路）
１…半導体ウェハ
２…ダイシングライン
４ａ１〜４ａｎ，４ｂ１〜４ｂｍ，４ｃ１〜４ｃｎ，４ｄ１〜４ｄｍ…第１の接続用電極パッド
４ｅ１〜４ｅｎ，４ｆ１〜４ｆｍ，４ｇ１〜４ｇｎ，４ｈ１〜４ｈｍ…第２の接続用電極パッド
５ａ１〜５ａｎ，５ｂ１〜５ｂｍ，５ｃ１〜５ｃｎ，５ｄ１〜５ｄｍ，５ｅ１〜５ｅｍ，５ｆ１〜５ｆｎ，５ｇ１〜５ｇｍ，…テスト用電極パッド
６ａ〜６ｇ…スイッチング回路
７ａ１〜７ａｎ…第１のスイッチ
７ｂ１〜７ｂｎ…第２のスイッチ
８…針痕
６０…スイッチ制御用パッド
６１…インバータ
６２…バッファ
【図１】
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【図２】
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【図３】
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【図４】
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