(57)【要約】【課題】  画素信号線のチャージに要する消費電力を低減することができる表示装置の駆動回路を提供することを目的とする。【解決手段】  単位画素信号線駆動回路は、画像信号に応じて選択される駆動電圧が印加される入力端子と、画素信号線に接続された出力端子と、入力端子の電圧レベルと出力端子の電圧レベルとを比較する比較器と、第１配線端子と、第２配線端子と、を含んで構成されている。所定の第１期間に、第１配線スイッチψ１及び第２配線スイッチψ２をオフとし、第３配線スイッチψ３がオンとすることで、第１配線ＤＬ１と第２配線ＤＬ２とを電気的に接続する。これにより、各画素信号線間で電荷の再分配が行われる。【選択図】  図１
2005265990.tif 000002
【特許請求の範囲】
【請求項１】
複数の画素信号線が列状に配置された表示装置の駆動回路であって、
前記画素信号線に対応して配置された複数の単位画素信号線駆動回路は、画像信号に応じて選択される駆動電圧が印加される入力端子と、前記画素信号線に接続された出力端子と、前記入力端子の電圧レベルと前記出力端子の電圧レベルとを比較する比較器と、第１配線端子と、第２配線端子と、を含んで構成され、各々の前記単位画素信号線駆動回路の前記第１配線端子及び前記第２配線端子はそれぞれ共通に接続され、
各々の前記単位画素信号線駆動回路は、前記比較器の出力レベルに応じて、
前記入力端子の電圧レベルが前記出力端子の電圧レベルよりも高い場合には、前記出力端子を前記第１配線端子に電気的に接続し、前記第２配線端子から電気的に切り離し、
前記入力端子の電圧レベルが前記出力端子の電圧レベルよりも低い場合には、前記出力端子を前記第１配線端子から電気的に切り離し、前記第２配線端子に電気的に接続し、
前記入力端子の電圧レベルと前記出力端子の電圧レベルとの差が所定の範囲内の場合、前記出力端子を前記第１配線端子及び前記第２配線端子から電気的に切り離し、
前記駆動電圧が複数の前記単位画素信号線駆動回路の入力端子に印加された後の所定の第１期間に、複数の前記単位画素信号線駆動回路の第１配線端子と第２配線端子とを電気的に接続することを特徴とする表示装置の駆動回路。
【請求項２】
請求項１に記載の表示装置の駆動回路において、
前記第１期間の後の第２期間に、複数の前記単位画素信号線駆動回路の第１配線端子と第２配線端子とを電気的に切断し、複数の前記単位画素信号線駆動回路の第１配線端子と電源とを電気的に接続し、複数の前記単位画素信号線駆動回路の第２配線端子と接地とを電気的に接続することを特徴とする表示装置の駆動回路。
【請求項３】
請求項１〜２のいずれか１項に記載の表示装置の駆動回路において、
前記単位画素信号線駆動回路は、前記出力端子と前記第１配線端子との間に接続された第１出力スイッチと、前記出力端子と前記第２配線端子との間に接続された第２出力スイッチと、を含み、
前記入力端子の電圧レベルが前記出力端子の電圧レベルよりも高い場合には、前記第１出力スイッチをオンし、前記第２出力スイッチをオフし、
前記入力端子の電圧レベルが前記出力端子の電圧レベルよりも低い場合には、前記第１出力スイッチをオフし、前記第２出力スイッチをオンし、
前記入力端子の電圧レベルと前記出力端子の電圧レベルとの差が所定の範囲内の場合、前記第１出力スイッチ及び前記第２出力スイッチをオフすること
を特徴とする表示装置の駆動回路。
【請求項４】
請求項３に記載の表示装置の駆動回路において、
前記単位画素信号線駆動回路は、さらに前記入力端子と前記出力端子との間に接続された第３出力スイッチを有することを特徴とする表示装置の駆動回路。
【請求項５】
請求項４に記載の表示装置の駆動回路において、
前記単位画素信号線駆動回路は、前記比較器の出力レベルの変化に基づいて前記第３出力スイッチをオンさせることを特徴とする表示装置の駆動回路。
【請求項６】
請求項１〜５のいずれか１項に記載の表示装置の駆動回路において、
前記単位画素信号線駆動回路は、順方向となる第１整流素子を介して前記第１配線が前記第１配線端子に接続され、逆方向となる第２整流素子を介して前記第２配線が前記第２配線端子に接続されることを特徴とする表示装置の駆動回路。
【請求項７】
請求項１〜６のいずれか１項に記載の表示装置の駆動回路において、
前記単位画素信号線駆動回路は、前記比較器からの出力レベルの変化に基づいて前記比較器を非動作状態とすることを特徴とする表示装置の駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置の画素を発光させる駆動回路に関する。
【背景技術】
【０００２】
液晶パネルやエレクトロ・ルミネセンス（ＥＬ）パネル等の表示装置に画像を表示する際に、画面を構成する各画素に対して電力を供給するための駆動回路が用いられている。
【０００３】
図７は、従来の駆動回路を含む液晶表示装置の構成を示す回路図である。図示のように、液晶表示装置はシリアル／パラレル変換回路１００、サンプルホールド回路１１０及び液晶パネル１２０により構成されている。液晶パネル１２０は、例えば、ＴＦＴ液晶パネルであり、垂直走査回路１５０により駆動されているｋ本の垂直選択線ＶＳＬ１，ＶＳＬ２，…，ＶＳＬｋ、これらの垂直選択線により駆動されている複数のＴＦＴ及びこれらのＴＦＴに接続されている複数の液晶セルにより構成されている。
【０００４】
シリアル／パラレル変換回路１００は、シリアルに入力される画像信号Ｓｖをパラレルの画像信号に変換する。例えば、シリアル／パラレル変換回路１００は、シリアルに入力される一水平周期（１Ｈ）の画像信号Ｓｖをパラレル信号に変換し、液晶パネルにおける一行の画像に対応するｍ個の画素信号を並列に出力する。
【０００５】
サンプルホールド回路１１０は、同期信号、例えば水平同期信号ＨＤ及び垂直同期信号ＶＤに応じて動作し、シリアル／パラレル変換回路１００から出力されるｍ個の画素信号をサンプルして、保持（ホールド）する。そして、保持されるｍ個の画素信号Ｓ１，Ｓ２，Ｓ３，…，Ｓｍを画素信号線ＳＬ１，ＳＬ２，ＳＬ３，…，ＳＬｍにそれぞれ出力する。
【０００６】
液晶パネル１２０は、行列状に配置されている複数の液晶セルＬ１１，Ｌ１２，Ｌ１３，…，Ｌ１ｍ，Ｌ２１，Ｌ２２，Ｌ２３，…，Ｌ２ｍ，…，Ｌｋ１，Ｌｋ２，Ｌｋ３，…，Ｌｋｍにより構成されている。各液晶セルは、液晶材料により構成され、液晶セルに所定の駆動電圧が印加されると、当該液晶セルの光学特性が変化するので、一つの液晶セルにより一つの画素を表示することができる。
【０００７】
このように、液晶パネル１２０においてｍ本の画素信号線ＳＬ１，ＳＬ２，ＳＬ３，…，ＳＬｍとｋ本の垂直選択線ＶＳＬ１，ＶＳＬ２，…，ＶＳＬｋの交差点にそれぞれｍ×ｋ個のＴＦＴ及び液晶セルが配置されている。同一行の各ＴＦＴはその行の垂直選択線に印加されている垂直選択信号に応じてオン／オフし、ＴＦＴがオンするとき、それに接続されている画素信号線に印加されている画素信号が液晶セルに印加される。このため、垂直走査回路１５０により各垂直選択線が順次駆動されることにより、各行のＴＦＴが順次オンし、それに応じてサンプルホールド回路１１０により出力された画素信号が各行の液晶セルにより順次表示されるので、液晶パネル１２０により一フレームの画像が表示される。
【０００８】
図８は、図７の垂直走査回路１５０の構成を示している。図示のように、垂直走査回路１５０は、垂直シフトレジスタ１５２、複数のｐＭＯＳトランジスタとｎＭＯＳトランジスタからなる垂直選択線ドライバー１５４及びｋ本の垂直走査線ＶＳＬ１，ＶＳＬ２，…，ＶＳＬｋにおける隣接する信号線の間に接続されているスイッチＭ２，Ｍ３，…，Ｍｋにより構成されている。
【０００９】
図９は、図８の垂直走査回路の動作を示すタイミングチャートである。図示のように、隣接する垂直選択線の間にスイッチＭ２，Ｍ３，…，Ｍｋを接続し、水平同期信号ＨＤの１周期目に垂直選択線ＶＳＬ１を駆動電圧Ｖｐにチャージし、１周期目が終了する直前に垂直選択線ＶＬＳ１とＶＬＳ２をともにフローティング状態にし、これらの垂直選択線間のスイッチング素子Ｍ２をオンすることで電荷の再分配を行い、垂直選択線ＶＳＬ２をＶｐ／２にチャージする。２周期目に入ると、垂直選択線ＶＬＳ２をＶｐ／２から駆動電圧Ｖｐまでにチャージし、以降の各垂直選択線も同様に電荷の再分配により一旦Ｖｐ／２にチャージしてからＶｐにチャージするので、消費電力の低減を実現できる。
【特許文献１】特開２０００−９８９７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来技術は、垂直選択線のチャージに要する消費電力の低減させる技術であるが、画素信号線については水平同期信号ＨＤの周期毎に各画素信号線に出力される画素信号の電圧レベルが異なるため、単純に画素信号線間にスイッチング素子を設けて電荷を再分配することができない。
【００１１】
本発明は、画素信号線のチャージに要する消費電力を低減することができる表示装置の駆動回路を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、複数の画素信号線が列状に配置された表示装置の駆動回路であって、前記画素信号線に対応して配置された複数の単位画素信号線駆動回路は、画像信号に応じて選択される駆動電圧が印加される入力端子と、前記画素信号線に接続された出力端子と、前記入力端子の電圧レベルと前記出力端子の電圧レベルとを比較する比較器と、第１配線端子と、第２配線端子と、を含んで構成され、各々の前記単位画素信号線駆動回路の前記第１配線端子及び前記第２配線端子はそれぞれ共通に接続され、各々の前記単位画素信号線駆動回路は、前記比較器の出力レベルに応じて、前記入力端子の電圧レベルが前記出力端子の電圧レベルよりも高い場合には、前記出力端子を前記第１配線端子に電気的に接続し、前記第２配線端子から電気的に切り離し、前記入力端子の電圧レベルが前記出力端子の電圧レベルよりも低い場合には、前記出力端子を前記第１配線端子から電気的に切り離し、前記第２配線端子に電気的に接続し、前記入力端子の電圧レベルと前記出力端子の電圧レベルとの差が所定の範囲内の場合、前記出力端子を前記第１配線端子及び前記第２配線端子から電気的に切り離し、前記駆動電圧が複数の前記単位画素信号線駆動回路の入力端子に印加された後の所定の第１期間に、複数の前記単位画素信号線駆動回路の第１配線端子と第２配線端子とを電気的に接続することを特徴とする。また、前記第１期間の後の第２期間に、複数の前記単位画素信号線駆動回路の第１配線端子と第２配線端子とを電気的に切断し、複数の前記単位画素信号線駆動回路の第１配線端子と電源とを電気的に接続し、複数の前記単位画素信号線駆動回路の第２配線端子と接地とを電気的に接続しても良い。
【００１３】
また、本発明では、好適には、前記単位画素信号線駆動回路は、前記出力端子と前記第１配線端子との間に接続された第１出力スイッチと、前記出力端子と前記第２配線端子との間に接続された第２出力スイッチと、を含み、前記入力端子の電圧レベルが前記出力端子の電圧レベルよりも高い場合には、前記第１出力スイッチをオンし、前記第２出力スイッチをオフし、前記入力端子の電圧レベルが前記出力端子の電圧レベルよりも低い場合には、前記第１出力スイッチをオフし、前記第２出力スイッチをオンし、前記入力端子の電圧レベルと前記出力端子の電圧レベルとの差が所定の範囲内の場合、前記第１出力スイッチ及び前記第２出力スイッチをオフする。また、前記単位画素信号線駆動回路は、さらに前記入力端子と前記出力端子との間に接続された第３出力スイッチを有しても良く、前記単位画素信号線駆動回路は、前記比較器の出力レベルの変化に基づいて前記第３出力スイッチをオンさせても良い。
【００１４】
さらに、本発明では、前記単位画素信号線駆動回路は、順方向となる第１整流素子を介して前記第１配線が前記第１配線端子に接続され、逆方向となる第２整流素子を介して前記第２配線が前記第２配線端子に接続されることが好適である。
【００１５】
そして、本発明では、前記単位画素信号線駆動回路は、前記比較器からの出力レベルの変化に基づいて前記比較器を非動作状態とすることもできる。
【発明の効果】
【００１６】
本発明によれば、画素信号線のチャージに要する消費電力を低減することができる。
【発明を実施するための最良の形態】
【００１７】
［第１の実施形態］図１は、本発明の第１の実施形態である液晶表示装置の駆動回路の構成を示す回路図である。図示のように、液晶表示装置はシリアル／パラレル変換回路１００、サンプルホールド回路１１０及び画素信号線駆動回路１４０により構成されている。図示していないが、画素信号線駆動回路１４０は液晶パネル１２０に接続されている。シリアル／パラレル変換回路１００、サンプルホールド回路１１０及び液晶パネル１２０は、従来と同様であるので説明を省略する。
【００１８】
画素信号線駆動回路１４０は、液晶パネル１２０の各画素信号線に対応した複数の単位画素信号線駆動回路４０を含んで構成される。単位画素信号線駆動回路４０の入力端子ＩＮには、サンプルホールド回路１１０からそれぞれの画素信号線ＳＬｉ（ｉ＝１〜ｍ）を駆動するための画像信号に応じた駆動電圧Ｓｉ（ｉ＝１〜ｍ）が入力される。また、単位画素信号線駆動回路４０の出力端子ＯＵＴからは、それぞれ画素信号線を駆動するための電圧Ｓｉ’（ｉ＝１〜ｍ）が出力される。各単位画素信号線駆動回路４０の第１配線端子は第１配線ＤＬ１に接続され、第２配線端子は第２配線ＤＬ２に接続されている。このとき、第１配線ＤＬ１は順方向となる第１整流素子を介して第１配線端子に接続され、第２配線ＤＬ２は逆方向となる第２整流素子を介して第２配線端子に接続されている。そして、第１配線ＤＬ１と電源Ｖｄとの間には第１配線スイッチψ１が接続され、第２配線ＤＬ２と接地ＧＮＤとの間には第２配線スイッチψ２が接続され、第１配線ＤＬ１と第２配線ＤＬ２との間には第３配線スイッチψ３が接続されている。また、各単位画素信号線駆動回路４０は、入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’とを比較する比較器を含んで構成されている。
【００１９】
図２は、第１の実施形態の駆動回路の動作を示すタイミングチャートである。図２は理解を容易にするため、画素信号線が２本の場合について記載している。
【００２０】
駆動電圧が各単位画素信号線駆動回路の入力端子ＩＮに印加された後の所定の第１期間に、第１配線スイッチψ１及び第２配線スイッチψ２をオフとし、第３配線スイッチψ３がオンとすることで、第１配線ＤＬ１と第２配線ＤＬ２とを電気的に接続する。このとき、各単位画素信号線駆動回路４０は、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも高いときには、出力端子ＯＵＴと第１配線ＤＬ１とを電気的に接続し、出力端子ＯＵＴと第２配線ＤＬ２とを電気的に切断するように動作する。一方、各単位画素信号線駆動回路４０は、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも低いときには、出力端子ＯＵＴと第１配線ＤＬ１とを電気的に切断し、出力端子ＯＵＴと第２配線ＤＬ２とを電気的に接続するように動作する。また、各単位画素信号線駆動回路４０は、入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’との差が所定の範囲内のときには、出力端子ＯＵＴを第１配線ＤＬ１及び第２配線ＤＬ２から電気的に切断するように動作する。このため、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮに入力された駆動電圧Ｓｉよりも高すぎる単位画素信号線駆動回路４０から過剰な電荷が画素信号線から第１配線ＤＬ１に流れ出し、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮに入力された駆動電圧Ｓｉよりも低すぎる単位画素信号線駆動回路４０に不足する電荷が第２配線ＤＬ２から画素信号線へ流れ込む。そして、過剰な電荷が流れ出した単位画素信号線駆動回路４０及び不足する電荷が流れ込んだ単位画素信号線駆動回路４０では、入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’との差が所定の範囲内になると、自動的に出力端子ＯＵＴが第１配線ＤＬ１及び第２配線ＤＬ２と電気的に切断される。このように、各画素信号線間で電荷の再分配が行われる。
【００２１】
所定の第１期間の後の第２期間に、第３配線スイッチψ３をオフとし、第１配線スイッチψ１及び第２配線スイッチψ２をオンとする。第１期間の電荷の再分配では入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’との差が所定の範囲内にならなかった単位画素信号線駆動回路４０の出力端子ＯＵＴには、第１配線端子を介して第１配線ＤＬ１から電荷を供給し、又は第２配線端子を介して第２配線ＤＬ２へ電荷を抜く。これにより、電荷の再分配では入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’との差が所定の範囲内にならなかった単位画素信号線駆動回路４０の出力端子ＯＵＴが、入力端子ＩＮの電圧レベルＳｉの所定の範囲内になると自動的に出力端子ＯＵＴが第１配線ＤＬ１及び第２配線ＤＬ２と電気的に切断される。
【００２２】
さらに、各単位画素信号線駆動回路４０の入力端子ＩＮと出力端子ＯＵＴを直接電気的に接続することで、それぞれの単位画素信号線駆動回路４０の入力端子ＩＮと出力端子ＯＵＴとを完全に同一の電圧レベルとする。
【００２３】
［第２の実施形態］図３は、本発明の第２の実施形態である液晶表示装置の駆動回路の構成を示す回路図である。図示のように、液晶表示装置はシリアル／パラレル変換回路１００、サンプルホールド回路１１０及び画素信号線駆動回路１４２により構成されている。図示していないが、画素信号線駆動回路１４２は液晶パネル１２０に接続されている。シリアル／パラレル変換回路１００、サンプルホールド回路１１０及び液晶パネル１２０は、従来と同様であるので説明を省略する。
【００２４】
画素信号線駆動回路１４２は、液晶パネル１２０の各画素信号線に対応した複数の単位画素信号線駆動回路４０を含んで構成される。単位画素信号線駆動回路４０の入力端子ＩＮには、サンプルホールド回路１１０からそれぞれの画素信号線を駆動するための画像信号に応じた駆動電圧Ｓｉ（ｉ＝１〜ｍ）が入力される。また、単位画素信号線駆動回路４０の出力端子ＯＵＴからは、それぞれ画素信号線ＳＬｉ（ｉ＝１〜ｍ）を駆動するための電圧Ｓｉ’（ｉ＝１〜ｍ）が出力される。各単位画素信号線駆動回路４０の第１配線端子は共通配線ＤＬ’に接続され、第２配線端子も共通配線ＤＬ’に接続されている。このとき、共通配線ＤＬ’は順方向となる第１整流素子を介して第１配線端子に接続され、共通配線ＤＬ’は逆方向となる第２整流素子を介して第２配線端子に接続されている。そして、共通配線ＤＬ’と電源Ｖｄとの間には第１配線スイッチψ１’が接続され、共通配線ＤＬ’と接地ＧＮＤとの間には第２配線スイッチψ２’が接続されている。また、各単位画素信号線駆動回路４０は、入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’とを比較する比較器を含んで構成されている。
【００２５】
図４は、第２の実施形態の駆動回路の動作を示すタイミングチャートである。図４においても理解を容易にするため、画素信号線が２本の場合について記載している。
【００２６】
駆動電圧が各単位画素信号線駆動回路４０の入力端子に印加された後の所定の第１期間に、第１配線スイッチψ１’及び第２配線スイッチψ２’をオフとする。このとき、各単位画素信号線駆動回路４０は、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも高いときには、出力端子ＯＵＴを第１配線端子を介しての共通配線ＤＬ’に電気的に接続し、出力端子ＯＵＴを第２配線端子を介しての共通配線ＤＬ’から電気的に切断するように動作する。一方、各単位画素信号線駆動回路４０は、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも低いときには、出力端子ＯＵＴを第１配線端子を介しての共通配線ＤＬ’から電気的に切断し、出力端子ＯＵＴを第２配線端子を介しての共通配線ＤＬ’に電気的に接続するように動作する。また、各単位画素信号線駆動回路４０は、入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’との差が所定の範囲内のときには、出力端子ＯＵＴを第１配線端子及び第２配線端子を介しての共通配線ＤＬ’から電気的に切断するように動作する。
【００２７】
このため、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮに入力された駆動電圧Ｓｉよりも高すぎる単位画素信号線駆動回路４０から過剰な電荷が第２配線端子を介して共通配線ＤＬ’に流れ出し、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮに入力された駆動電圧Ｓｉよりも低すぎる単位画素信号線駆動回路４０に不足する電荷が第１配線端子を介して共通配線ＤＬ’から流れ込む。そして、過剰な電荷が流れ出した単位画素信号線駆動回路４０及び不足する電荷が流れ込んだ単位画素信号線駆動回路４０では、入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’との差が所定の範囲内になると、自動的に出力端子ＯＵＴが共通配線ＤＬ’と電気的に切断される。このように、各画素信号線間で電荷の再分配が行われる。
【００２８】
所定の第１期間の後の第２期間の前半に、第１配線スイッチψ１’をオンとし、第２配線スイッチψ２’をオフとする。これにより、第１期間の電荷の再分配では入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’との差が所定の範囲内にならなかった単位画素信号線駆動回路４０の出力端子ＯＵＴに、第１配線端子を介して共通配線ＤＬ’から電荷を供給する。このとき、第２整流素子が逆方向となっているので、第２配線端子側では出力端子ＯＵＴと共通配線ＤＬ’とは電気的に切断されている。電荷の再分配では出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉよりも低いままであった単位画素信号線駆動回路４０の出力端子ＯＵＴの電圧レベルＳｉ’が上昇し、入力端子ＩＮの電圧レベルＳｉの所定の範囲内になると、自動的に出力端子ＯＵＴが共通配線ＤＬ’と電気的に切断される。
【００２９】
第２期間の後半では、第１配線スイッチψ１’をオフとし、第２配線スイッチψ２’をオンとする。これにより、第２期間の前半では入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’との差が所定の範囲内にならなかった単位画素信号線駆動回路４０の出力端子ＯＵＴから、第２配線端子を介して共通配線ＤＬ’へ電荷を抜く。このとき、第１整流素子が逆方向となるので、第１配線端子側では出力端子ＯＵＴと共通配線ＤＬ’とは電気的に切断されている。出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉよりも高いままであった単位画素信号線駆動回路４０の出力端子ＯＵＴの電圧レベルＳｉ’が下降し、入力端子ＩＮの電圧レベルＳｉの所定の範囲内になると、自動的に出力端子ＯＵＴが共通配線ＤＬ’と電気的に切断される。
【００３０】
その後、各単位画素信号線駆動回路４０の入力端子ＩＮと出力端子ＯＵＴをスイッチで直接電気的に接続することで、それぞれの入力端子ＩＮと出力端子ＯＵＴとを完全に同一の電圧レベルとする。
【００３１】
なお、第２期間の前半と後半とを入れ替えた動作を行っても結果は同じとなる。
【００３２】
第１の実施形態及び第２の実施形態で、第１整流素子及び第２整流素子があると、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉよりも高いままであった単位画素信号線駆動回路４０の出力端子ＯＵＴに第１配線端子を介して電荷を供給したり、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉよりも低いままであった単位画素信号線駆動回路４０の出力端子ＯＵＴから第２配線端子を介して電荷を抜いたりするのを防止できる。ただし、第１整流素子及び第２整流素子が無くても、無駄な電力を消耗する場合はあるが、所望の動作はする。
【００３３】
以上の実施形態の説明では、表示装置は液晶パネルを例にして説明しているが、これに限るものではなく、エレクトロ・ルミネセンス（ＥＬ）ディスプレイ等の他の表示装置でも良いのは言うまでも無い。
【００３４】
将来、表示装置の大画面化又は高精細化が進み、表示装置の画素数が増加するに伴って画素信号線の配線容量も増加することが見込まれるので、本発明による画素信号線間の電荷の再分配による省電力化の効果は極めて高い。
【００３５】
次に本発明の第１及び第２の実施形態で使用される単位画素信号線駆動回路４０について説明する。
【００３６】
［単位画素信号線駆動回路の第１実施例］図５に示すのは、単位画素信号線駆動回路の第１実施例である。単位画素信号線駆動回路４０−１は、比較器１０ａ、ラッチ回路１２ａ、遅延回路１４ａ、遅延回路２２ａ、ＡＮＤ回路２４ａ、変動検出回路３０ａ並びに第１出力スイッチＰ１ａ、第２出力スイッチＮ１ａ、ラッチ回路入力スイッチＮ４ａを含んで構成される。この単位画素信号線駆動回路４０−１において、第２出力スイッチＮ１ａ、ラッチ回路入力スイッチＮ４ａはＮチャネルのＭＯＳトランジスタである。また、第１出力スイッチＰ１ａはＰチャネルのＭＯＳトランジスタである。
【００３７】
入力端子ＩＮには画像信号に応じた駆動電圧Ｓｉ（ｉ＝１〜ｍ）が入力され、出力端子ＯＵＴからは出力電圧Ｓｉ’がそれぞれの画素信号線ＳＬｉ（ｉ＝１〜ｍ）に出力される。比較器１０ａは差動増幅器を構成し、比較器動作スイッチＮ２ａがオンのとき、入力端子ＩＮと出力端子ＯＵＴとの電圧レベルを比較して、その大小関係により出力端子ＯＵＴの電圧レベルＳｉ’を変化させる。比較器１０ａにおいては、入力端子ＩＮと出力端子ＯＵＴとの電圧レベルがちょうど等しくなるところを境に比較器１０ａの出力レベルは「Ｈレベル」と「Ｌレベル」とを切り替える。比較器１０ａの出力Ａの出力レベルは、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも低い領域では「Ｌレベル」となり、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも高い領域では「Ｈレベル」となる。比較器１０ａの出力Ａは、ＮＯＴ素子を介して、遅延回路１４ａ及び変動検出回路３０ａに入力される。なお、比較器動作スイッチＮ２ａがオフのとき、比較器１０ａには電源Ｖｃから電力が供給されなくなり、比較器１０ａの動作を停止させることができる。
【００３８】
変動検出回路３０ａは、遅延回路３２ａ及びＸＯＲ素子３４ａを含んで構成される。比較器１０ａの出力Ａの出力の反転信号φａは、ＸＯＲ素子３４ａ及び遅延回路３２ａに入力される。遅延回路３２ａは、反転信号φａを所定の遅延時間τ２だけ遅延し、遅延信号φａ’として出力する。遅延信号φａ’はＸＯＲ素子３４ａに入力される。ＸＯＲ素子３４ａは、反転信号φａとその遅延信号φａ’との排他的論理和を求めて出力する。従って、反転信号φａが変化していない期間は、変動検出回路３０ａの出力は「Ｌレベル」に維持される。一方、反転信号φａが「Ｈレベル」から「Ｌレベル」又は「Ｌレベル」から「Ｈレベル」へと変化した場合には、変動検出回路３０ａの出力は「Ｌレベル」から「Ｈレベル」に変化し、反転信号φａが変化してから遅延時間τ２だけ経過したときに再び「Ｈレベル」から「Ｌレベル」に戻される。変動検出回路３０ａの出力は、ラッチ回路入力スイッチＮ４ａのソースに入力される。
【００３９】
ラッチ回路入力スイッチＮ４ａのドレインは、ラッチ回路１２ａの入力端子に接続される。また、ラッチ回路１２ａの出力はＯＲ素子２０ａへ入力される。ラッチ回路入力スイッチＮ４ａがオンである場合、変動検出回路３０ａの出力の反転レベルがラッチ回路１２ａにより保持されると共に、出力信号βａとして出力される。なお、単位画素信号線駆動回路４０−１では、ラッチ回路１２ａをＮＯＴ素子のループ回路で構成しているがこれに限定されるものではない。
【００４０】
ＯＲ素子２０ａには、ラッチ回路１２ａの出力βａと共に、単位画素信号線駆動回路４０−１の外部から供給されるセンスアンプトリガαも入力される。ＯＲ素子２０ａの出力γａは、比較器動作スイッチＮ２ａ及びラッチ回路入力スイッチＮ４ａに直接入力される。また、ＯＲ素子２０ａの出力γａは、ＡＮＤ素子２４ａに直接入力されると共に、遅延回路２２ａを介してＡＮＤ素子２４ａにも入力される。そして、ＡＮＤ素子２４ａの出力はＡＮＤ素子２８ａに直接入力されると共に、ＮＯＴ素子を介してＯＲ素子２６ａにも入力される。ここで、遅延回路２２ａの遅延時間τ３は、遅延回路１４ａの遅延時間τ１よりも長く設定されている。
【００４１】
遅延回路１４ａは、反転信号φａを受けて、その出力レベルを所定の遅延時間τ１だけ遅延させて出力する。遅延回路１４ａの出力は、ＯＲ素子２６ａ及びＡＮＤ素子２８ａに入力される。ＯＲ素子２６ａの出力は第１出力スイッチＰ１ａのゲートに入力される。また、ＡＮＤ素子２８ａの出力は第２出力スイッチＮ１ａのゲートに入力される。従って、第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａのソース−ドレイン間のスイッチングは、反転信号φａの変化に応じて、遅延時間τ１だけ遅れて制御される。
【００４２】
第１出力スイッチＰ１ａのソースは第１配線端子に接続され、ドレインは出力端子ＯＵＴに接続される。また、第２出力スイッチＮ１ａのソースは第２配線端子に接続され、ドレインは出力端子ＯＵＴに接続される。第１出力スイッチＰ１ａは、遅延回路１４ａの出力が「Ｌレベル」かつＡＮＤ素子２４ａの出力が「Ｈレベル」であればオンとなり、遅延回路１４ａの出力が「Ｈレベル」又はＡＮＤ素子２４ａの出力が「Ｌレベル」であればオフとなる。一方、第２出力スイッチＮ１ａは、遅延回路１４ａの出力が「Ｈレベル」かつＡＮＤ素子２４ａの出力が「Ｈレベル」であればオンとなり、遅延回路１４ａの出力又はＡＮＤ素子２４ａの出力が「Ｌレベル」であればオフとなる。第１出力スイッチＰ１ａがオンであり、第１配線端子の電圧レベルが出力端子ＯＵＴの電圧レベルＳｉ’よりも高ければ、出力端子ＯＵＴの電圧レベルＳｉ’は上昇する。第２出力スイッチＮ１ａがオンであり、第２配線端子の電圧レベルが出力端子ＯＵＴの電圧レベルＳｉ’よりも低ければ、出力端子ＯＵＴの電圧レベルＳｉ’は下降する。
【００４３】
また、単位画素信号線駆動回路４０−１の入力端子ＩＮと出力端子ＯＵＴは、第３出力スイッチＮ３ａを介して接続される。すなわち、ＯＲ素子２０ａの出力γａが「Ｌレベル」となった場合、第３出力スイッチＮ３ａがオンとなり、入力端子ＩＮと出力端子ＯＵＴとが直接電気的に接続される。一方、ＯＲ素子２０ａの出力γａが「Ｈレベル」の場合、第３出力スイッチＮ３ａがオフとなり、入力端子ＩＮと出力端子ＯＵＴとが電気的に切断される。
【００４４】
このような構成により、センスアンプトリガα又はラッチ回路１２ａの出力βａにより、比較器１０ａの出力レベルに応じて、第１出力スイッチＰ１ａ、第２出力スイッチＮ１ａ、第３出力スイッチＮ３ａの制御を行う。
【００４５】
単位画素信号線駆動回路４０−１の動作は、まずセンスアンプトリガαが「Ｈレベル」に立ち上げられることによって動作状態となる。このとき、センスアンプトリガαは、遅延回路３２ａの遅延時間τ２の期間よりも長く「Ｈレベル」を維持するクロックパルスとする。センスアンプトリガαが「Ｈレベル」になることによって、ＯＲ素子２０ａの出力γａが「Ｈレベル」となり、比較器１０ａの比較器動作スイッチＮ２ａがオンとなり、比較器１０ａが動作する。このとき、出力γａの「Ｈレベル」はＮＯＴ素子で反転され、第３出力スイッチＮ３ａのゲートに入力されるので、第３出力スイッチＮ３ａはオフする。また、出力γａは遅延回路２２ａで遅延されてＡＮＤ素子２４ａに入力されるので、遅延時間τ３の期間だけＡＮＤ素子２４ａの出力は「Ｌレベル」を維持する。そのため、この期間は第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａはオフとなる。これは、比較器１０ａの出力が遅延回路１４ａを介してＯＲ素子２６ａ及びＡＮＤ素子２８ａに入力されるまで、第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａをオフの状態に維持するためである。
【００４６】
まず、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも極めて高い場合について説明する。この場合、比較器１０ａの出力Ａは「Ｈレベル」となり、反転信号φａは「Ｌレベル」となる。反転信号φａが遅延回路１４ａで遅延時間τ１だけ遅延され、さらにその後ＡＮＤ素子２４ａの出力が「Ｈレベル」になると、ＯＲ素子２６ａの出力は「Ｌレベル」となり、ＡＮＤ素子２８ａの出力は「Ｌレベル」を維持する。これにより、第１出力スイッチＰ１ａがオンとなり、第２出力スイッチＮ１ａがオフとなる。その結果、出力端子ＯＵＴは第１配線端子に接続されるので、第１配線端子の電圧レベルが出力端子ＯＵＴの電圧レベルＳｉ’よりも高ければ、出力端子ＯＵＴの電圧レベルＳｉ’が上昇する。
【００４７】
また、変動検出回路３０ａの出力は、センスアンプトリガαが「Ｈレベル」に立ち上げられてから遅延時間τ２の期間だけ「Ｈレベル」となる。したがって、ラッチ回路１２ａの出力βａは、センスアンプトリガαが「Ｈレベル」に立ち上げられてから遅延時間τ２の期間だけ「Ｌレベル」となり、その後は「Ｈレベル」に維持される。したがって、センスアンプトリガαが「Ｌレベル」となっても、ＯＲ素子２０ａの出力γａは「Ｈレベル」を保ち、比較器１０ａの動作状態が維持される。
【００４８】
出力端子ＯＵＴの電圧レベルＳｉ’が上昇すると、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉを超える。すると、比較器１０ａの出力Ａは「Ｈレベル」から「Ｌレベル」に変化し、反転信号φａは「Ｌレベル」から「Ｈレベル」に変化する。
【００４９】
これにより、変動検出回路３０ａの出力は、反転信号φａが変化してから遅延時間τ２の期間だけ「Ｈレベル」となる。これに伴って、ラッチ回路１２ａの出力βａは反転信号φａが変化してから遅延時間τ２の期間だけ「Ｌレベル」となる。
【００５０】
このとき、センスアンプトリガαが「Ｌレベル」になっていれば、ＯＲ素子２０ａの出力γａは「Ｌレベル」となる。従って、ラッチ回路入力スイッチＮ４ａはオフとなり、変動検出回路３０ａの出力が「Ｌレベル」に回復した後もラッチ回路１２ａの出力βａは「Ｌレベル」に維持される。よって、比較器１０ａの比較器動作スイッチＮ２ａがオフとなり比較器１０ａの動作が停止し、ＡＮＤ素子２４ａの出力は直ちに「Ｌレベル」となるので、ＯＲ素子２６ａの出力は「Ｈレベル」となり、ＡＮＤ素子２８ａの出力は「Ｌレベル」を維持する。また、ＯＲ素子２０ａの出力γａが「Ｌレベル」になるので、第３出力スイッチＮ３ａがオンとなり、入力端子ＩＮと出力端子ＯＵＴとが直接電気的に接続される。すなわち、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉを超えると、比較器１０ａの動作停止と共に、第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａはオフとなり、第３出力スイッチＮ３ａはオンとなる。
【００５１】
遅延回路１４ａは入力端子ＩＮと出力端子ＯＵＴが同じ電圧レベルになったときに変動検出回路３０ａが確実に反転出力φａの変化を検出させるために遅延時間τ１だけ出力端子ＯＵＴの電圧レベルＳｉ’の上昇／下降を維持させるものである。ただし、変動検出回路３０ａが反転出力φａの変化を検出すると直ちに第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａはオフとなり、出力端子ＯＵＴは第１配線端子及び第２配線端子から電気的に切り離される。
【００５２】
次に、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりもわずかだけ高い場合について説明する。この場合、上記の入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも極めて高い場合と同様の動作をするが、すぐに出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉを超える。そのため、センスアンプトリガαが「Ｌレベル」となったときには、ラッチ回路１２ａの出力βａは既に「Ｌレベル」となっている。それにより、センスアンプトリガαが「Ｌレベル」となったときに比較器１０ａの動作が停止され、第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａはオフとなり、第３出力スイッチＮ３ａはオンとなる。
【００５３】
次に入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも極めて低い場合について説明する。この場合、比較器１０ａの出力Ａは「Ｌレベル」となり、反転信号φａは「Ｈレベル」となる。遅延回路１４ａで遅延時間τ１だけ遅延され、さらにその後ＡＮＤ素子２４ａの出力が「Ｈレベル」になると、ＯＲ素子２６ａの出力は「Ｈレベル」を維持し、ＡＮＤ素子２８ａの出力は「Ｈレベル」となる。これにより、第１出力スイッチＰ１ａがオフとなり、第２出力スイッチＮ１ａがオンとなる。その結果、出力端子ＯＵＴは第２配線端子に接続されるので、第２配線端子の電圧レベルが出力端子ＯＵＴの電圧レベルＳｉ’よりも低ければ、出力端子ＯＵＴの電圧レベルＳｉ’が下降する。
【００５４】
また、変動検出回路３０ａの出力は、センスアンプトリガαが「Ｈレベル」に立ち上げられてから遅延時間τ２の期間だけ「Ｈレベル」となる。したがって、ラッチ回路１２ａの出力βａは、センスアンプトリガαが「Ｈレベル」に立ち上げられてから遅延時間τ２の期間だけ「Ｌレベル」となり、その後は「Ｈレベル」に維持される。したがって、センスアンプトリガαが「Ｌレベル」となっても、ＯＲ素子２０ａの出力γａは「Ｈレベル」を保ち、比較器１０ａの動作状態が維持される。
【００５５】
出力端子ＯＵＴの電圧レベルＳｉ’が下降すると、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉを下回る。すると、比較器１０ａの出力Ａは「Ｌレベル」から「Ｈレベル」に変化し、反転信号φａは「Ｈレベル」から「Ｌレベル」に変化する。
【００５６】
これにより、変動検出回路３０ａの出力は、反転信号φａが変化してから遅延時間τ２の期間だけ「Ｈレベル」となる。これに伴って、ラッチ回路１２ａの出力βａは反転信号φａが変化してから遅延時間τ２の期間だけ「Ｌレベル」となる。
【００５７】
このとき、センスアンプトリガαが「Ｌレベル」になっていれば、ＯＲ素子２０ａの出力γａは「Ｌレベル」となる。従って、ラッチ回路入力スイッチＮ４ａはオフとなり、変動検出回路３０ａの出力が「Ｌレベル」に回復した後もラッチ回路１２ａの出力βａは「Ｌレベル」に維持される。よって、比較器１０ａの比較器動作スイッチＮ２ａがオフとなり比較器１０ａの動作が停止し、ＡＮＤ素子２４ａの出力は直ちに「Ｌレベル」となるので、ＯＲ素子２６ａの出力は「Ｈレベル」を維持し、ＡＮＤ素子２８ａの出力は「Ｌレベル」となる。また、ＯＲ素子２０ａの出力γａが「Ｌレベル」になるので、第３出力スイッチＮ３ａがオンとなり、入力端子ＩＮと出力端子ＯＵＴとが直接電気的に接続される。すなわち、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉを下回ると、比較器１０ａの動作停止と共に、第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａはオフとなり、第３出力スイッチＮ３ａはオンとなる。
【００５８】
次に、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりもわずかだけ低い場合について説明する。この場合、上記の入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも極めて低い場合と同様の動作をするが、すぐに出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉを下回る。そのため、センスアンプトリガαが「Ｌレベル」となったときには、ラッチ回路１２ａの出力βａは既に「Ｌレベル」となっている。それにより、センスアンプトリガαが「Ｌレベル」となったときに比較器１０ａの動作が停止され、第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａはオフとなり、第３出力スイッチＮ３ａはオンとなる。
【００５９】
以上のように、単位画素信号線駆動回路４０−１はセンスアンプトリガαが入力されると、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉに近づき、両者の差が所定の範囲内（出力端子ＯＵＴの電圧レベルＳｉ’と入力端子ＩＮの電圧レベルＳｉがほぼ同じ）になると、第１出力スイッチＰ１ａ及び第２出力スイッチＮ１ａは自動的にオフとなり、第３出力スイッチＮ３ａがオンすると共に、比較器１０ａは非動作状態になる。つまり、出力端子ＯＵＴから入力端子ＩＮに印加された駆動電圧Ｓｉと同じ電圧レベルが出力される。
【００６０】
なお、単位画素信号線駆動回路４０−１は、遅延回路１４ａを含むものであったが、遅延回路１４ａは寄生容量による構成とすることも可能である。また、遅延回路１４ａ及び遅延回路３２ａを１つの遅延回路により実現してもよい。また、上記の実施例では、各スイッチをＮチャネル又はＰチャネルのＭＯＳトランジスタとしているが、アナログスイッチなど他の構成とすることもできる。
【００６１】
［単位画素信号線駆動回路の第２実施例］図６に示すのは、単位画素信号線駆動回路の第２実施例である。単位画素信号線駆動回路４０−２は、比較器１０ｂ，１０ｃ、ラッチ回路１２ｂ，１２ｃ、及び第１出力スイッチＰ１ｂ、第２出力スイッチＮ１ｃ、ラッチ回路入力スイッチＮ４ｂ、Ｎ４ｃを含んで構成される。この単位画素信号線駆動回路４０−２において、第２出力スイッチＮ１ｃ、ラッチ回路入力スイッチＮ４ｂ、Ｎ４ｃはＮチャネルのＭＯＳトランジスタである。また、第１出力スイッチＰ１ｂはＰチャネルのＭＯＳトランジスタである。
【００６２】
入力端子ＩＮには画像信号に応じて選択された駆動電圧Ｓｉ（ｉ＝１〜ｍ）が入力され、出力端子ＯＵＴからは出力電圧Ｓｉ’がそれぞれの画素信号線ＳＬｉ（ｉ＝１〜ｍ）に出力される。比較器１０ｂ及び１０ｃは、差動増幅器を構成し、比較器動作スイッチＮ２ｂ及びＮ２ｃがオンにある場合、いずれも入力端子ＩＮの電圧レベルＳｉと出力端子ＯＵＴの電圧レベルＳｉ’とを比較し、その大小関係により出力端子ＯＵＴの電圧レベルＳｉ’を変化させる。比較器１０ｂにおいては、トランジスタＴ１のゲート幅Ｗ１とゲート長Ｌ１の比Ｗ１／Ｌ１をトランジスタＴ２のゲート幅Ｗ２とゲート長Ｌ２の比Ｗ２／Ｌ２よりも少し小さくする。一方、比較器１０ｃにおいては、トランジスタＴ３のゲート幅Ｗ３とゲート長Ｌ３の比Ｗ３／Ｌ３をトランジスタＴ４のゲート幅Ｗ４とゲート長Ｌ４の比Ｗ４／Ｌ４よりも少し大きくする。
【００６３】
これにより、比較器１０ｂにおいては、トランジスタＴ１がトランジスタＴ２よりも駆動能力が小さいので、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも少し高い電圧レベルＤ１と等しくなるところを境に比較器１０ｂの出力レベルは「Ｈレベル」と「Ｌレベル」とを切り替える。比較器１０ｂの出力Ｂの出力レベルは、入力端子ＩＮの電圧レベルＳｉが電圧レベルＤ１よりも低い領域では「Ｌレベル」となり、入力端子ＩＮの電圧レベルＳｉが電圧レベルＤ１よりも高い領域では「Ｈレベル」となる。
【００６４】
また、比較器１０ｃにおいては、トランジスタＴ３がトランジスタＴ４よりも駆動能力が大きいので、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも少し低い電圧レベルＤ２と等しくなるところを境に比較器１０ｃの出力レベルは「Ｈレベル」と「Ｌレベル」とを切り替える。比較器１０ｃの出力Ｃの出力レベルは、入力端子ＩＮの電圧レベルＳｉが電圧レベルＤ２よりも低い領域では「Ｌレベル」となり、入力端子ＩＮの電圧レベルＳｉが電圧レベルＤ２よりも高い領域では「Ｈレベル」となる。
【００６５】
したがって、入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも少し高い電圧レベルＤ１よりも高い領域では、比較器１０ｂ、１０ｃは共に「Ｈレベル」を出力する。入力端子ＩＮの電圧レベルＳｉが出力端子ＯＵＴの電圧レベルＳｉ’よりも少し低い電圧レベルＤ２よりも低い領域では、比較器１０ｂ、１０ｃは共に「Ｌレベル」を出力する。入力端子ＩＮの電圧レベルＳｉが電圧レベルＤ１と電圧レベルＤ２の間の領域では、比較器１０ｂは「Ｌレベル」、比較器１０ｃは「Ｈレベル」を出力する。
【００６６】
なお、比較器動作スイッチＮ２ｂ及びＮ２ｃがオフにある場合、比較器１０ｂ及び１０ｃには電源Ｖｃから電力が供給されなくなり、比較器１０ｂ及び１０ｃは回路全体として動作しなくなる。
【００６７】
比較器１０ｂ及び１０ｃの出力Ｂ及びＣは、それぞれラッチ回路入力スイッチＮ４ｂ及びＮ４ｃのソースに入力される。ラッチ回路入力スイッチＮ４ｂ及びＮ４ｃのドレインは、それぞれラッチ回路１２ｂ及び１２ｃの入力端子に接続される。ラッチ回路１２ｂ及び１２ｃは、それぞれ比較器１０ｂ及び１０ｃの出力を受けて、その出力レベルの反転レベルを保持して出力する。単位画素信号線駆動回路４０−２では、ラッチ回路１２ｂ及び１２ｃをＮＯＴ素子のループ回路で構成しているがこれに限定されるものではない。ラッチ回路１２ｂの反転出力βｂはＯＲ素子２０ｂに入力され、ラッチ回路１２ｃの正転出力βｃはＯＲ素子２０ｃに入力される。
【００６８】
さらに、単位画素信号線駆動回路４０−２の外部から供給されるセンスアンプトリガαもＯＲ素子２０ｂ及び２０ｃに入力される。ＯＲ素子２０ｂの出力γｂは、比較器動作スイッチＮ２ｂのゲート及びラッチ回路入力スイッチＮ４ｂのゲートへ入力され、ＯＲ素子２０ｃの出力γｃは、比較器動作スイッチＮ２ｃのゲート及びラッチ回路入力スイッチＮ４ｃのゲートへ入力される。また、ＯＲ素子２２ｂの出力γｂ及びＯＲ素子２２ｃの出力γｃは、ＮＯＲ素子を介して第３出力スイッチＮ３ｂｃのゲートへ入力される。
【００６９】
ラッチ回路１２ｂ及び１２ｃの出力は、それぞれ第１出力スイッチＰ１ｂ及び第２出力スイッチＮ１ｃのゲートへ入力される。
【００７０】
第１出力スイッチＰ１ｂのソースは第１配線端子に接続され、ドレインは出力端子ＯＵＴに接続される。また、第２出力スイッチＮ１ｃのソースは第２配線端子に接続され、ドレインは出力端子ＯＵＴに接続される。第１出力スイッチＰ１ｂは、ラッチ回路１２ｂからの出力を受けて、その出力レベルが「Ｈレベル」であればオフとなり、その出力レベルが「Ｌレベル」であればオンとなる。一方、第２出力スイッチＮ１ｃは、ラッチ回路１２ｃからの出力を受けて、その出力レベルが「Ｈレベル」であればオンとなり、その出力レベルが「Ｌレベル」であればオフとなる。第１出力スイッチＰ１ｂがオンであり、第１配線端子の電圧レベルが出力端子ＯＵＴの電圧レベルＳｉ’よりも高ければ、出力端子ＯＵＴの電圧レベルＳｉ’は上昇する。第２出力スイッチＮ１ｃがオンであり、第２配線端子の電圧レベルが出力端子ＯＵＴの電圧レベルＳｉ’よりも低ければ、出力端子ＯＵＴの電圧レベルＳｉ’は下降する。
【００７１】
また、単位画素信号線駆動回路４０−２の入力端子ＩＮと出力端子ＯＵＴは、第３出力スイッチＮ３ｂｃを介して接続される。すなわち、ＯＲ素子２０ｂの出力γｂ及びＯＲ素子２０ｃの出力γｃが共に「Ｌレベル」となった場合、第３出力スイッチＮ３ｂｃがオンとなり、入力端子ＩＮと出力端子ＯＵＴとが電気的に接続される。一方、ＯＲ素子２０ｂの出力γｂ又はＯＲ素子２０ｃの出力γｃのいずれかが「Ｈレベル」の場合、第３出力スイッチＮ３ｂｃがオフとなり、入力端子ＩＮと出力端子ＯＵＴとが電気的に切断される。
【００７２】
このような構成により、センスアンプトリガα又はラッチ回路１２ｂ及び１２ｃの出力により、比較器１０ｂ及び１０ｃの出力レベルに応じて、第１出力スイッチＰ１ｂ、第２出力スイッチＮ１ｃ、第３出力スイッチＮ３ｂｃの制御を行う。
【００７３】
単位画素信号線駆動回路４０−２の動作は、まずセンスアンプトリガαが「Ｈレベル」に立ち上げられることによって動作状態となる。このとき、センスアンプトリガαは、所定の期間「Ｈレベル」を維持するクロックパルスとする。センスアンプトリガαが「Ｈレベル」になることによって、ＯＲ素子２０ｂの出力γｂ及びＯＲ素子２０ｃの出力γｃが「Ｈレベル」となり、比較器１０ｂ及び１０ｃの比較器動作スイッチＮ２ｂ及びＮ２ｃがオンとなり、比較器１０ｂ及び１０ｃが動作する。それと同時に、ラッチ回路入力スイッチＮ４ｂ及びＮ４ｃがオンとなり、比較器１０ｂ及び１０ｃの出力がそれぞれラッチ回路１２ｂ及び１２ｃに入力される。同時に、第３出力スイッチＮ３ｂｃはオフとなり、入力端子ＩＮと出力端子ＯＵＴとは電気的に切断される。
【００７４】
最初に入力端子ＩＮの電圧レベルＳｉが電圧レベルＤ１（出力端子ＯＵＴの電圧レベルＳｉ’よりも少し高い電圧レベル）よりも高い場合について説明する。この場合、比較器１０ｂ及び１０ｃの出力Ｂ及びＣは共に「Ｈレベル」となり、ラッチ回路１２ｂ及び１２ｃの出力は共に「Ｌレベル」となる。これにより、第１出力スイッチＰ１ｂがオンとなり、第２出力スイッチＮ１ｃがオフとなる。その結果、出力端子ＯＵＴは第１配線端子に接続されるので、第１配線端子の電圧レベルが出力端子ＯＵＴの電圧レベルＳｉ’よりも高ければ、出力端子ＯＵＴの電圧レベルＳｉ’が上昇する。
【００７５】
このとき、ラッチ回路１２ｂの反転出力βｂは「Ｈレベル」のため、センスアンプトリガαが「Ｌレベル」となっても、ＯＲ素子２０ｂの出力γｂは「Ｈレベル」を維持する。また、ラッチ回路１２ｃの正転出力βｃは「Ｌレベル」のため、センスアンプトリガαが「Ｌレベル」となった後は、ＯＲ素子２０ｃの出力γｃは「Ｌレベル」となる。
【００７６】
第１配線端子に接続された出力端子ＯＵＴの電圧レベルＳｉ’が上昇すると、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉに近づき、電圧レベルＤ１（出力端子ＯＵＴの電圧レベルＳｉ’よりも少し高い電圧レベル）が入力端子ＩＮの電圧レベルＳｉを超える。すると、比較器１０ｂの出力Ｂは「Ｈレベル」から「Ｌレベル」に変化し、ラッチ回路１２ｂの出力は「Ｌレベル」から「Ｈレベル」に変化する。
【００７７】
このとき、ラッチ回路１２ｂの反転出力βｂは「Ｈレベル」から「Ｌレベル」に変化するため、センスアンプトリガαが「Ｌレベル」になっていれば、ＯＲ素子２０ｂの出力γｂは「Ｌレベル」となる。従って、ラッチ回路入力スイッチＮ４ｂはオフとなってラッチ回路１２ｂの出力「Ｈレベル」を維持し、比較器１０ａの比較器動作スイッチＮ２ｂがオフとなって比較器１０ｂの動作が停止する。これにより、比較器１０ｂの動作停止と共に、第１出力スイッチＰ１ｂ及び第２出力スイッチＮ１ｃは共にオフとなる。
【００７８】
そして、ＯＲ素子２０ｂの出力γｂ及びＯＲ素子２０ｃの出力γｃが共に「Ｌレベル」となるので、第３出力スイッチＮ３ｂｃはオンとなり、入力端子ＩＮと出力端子ＯＵＴは直接電気的に接続される。これにより、出力端子ＯＵＴの電圧レベルＳｉ’は入力端子ＩＮの電圧レベルＳｉと完全に一致させられる。
【００７９】
次に入力端子ＩＮの電圧レベルＳｉが電圧レベルＤ２（出力端子ＯＵＴの電圧レベルＳｉ’よりも少し低い電圧レベル）よりも低い場合について説明する。この場合、比較器１０ｂ及び１０ｃの出力Ｂ及びＣは共に「Ｌレベル」となり、ラッチ回路１２ｂ及び１２ｃの出力は共に「Ｈレベル」となる。これにより、第１出力スイッチＰ１ｂがオフとなり、第２出力スイッチＮ１ｃがオンとなる。その結果、出力端子ＯＵＴは第２配線端子に接続されるので、第２配線端子の電圧レベルが出力端子ＯＵＴの電圧レベルＳｉ’よりも低ければ、出力端子ＯＵＴの電圧レベルＳｉ’が下降する。
【００８０】
このとき、ラッチ回路１２ｂの反転出力βｂは「Ｌレベル」のため、センスアンプトリガαが「Ｌレベル」となった後は、ＯＲ素子２０ｂの出力γｂは「Ｌレベル」となる。また、ラッチ回路１２ｃの正転出力βｃは「Ｈレベル」のため、センスアンプトリガαが「Ｌレベル」となっても、ＯＲ素子２０ｃの出力γｃは「Ｈレベル」を維持する。
【００８１】
第２配線端子に接続された出力端子ＯＵＴの電圧レベルＳｉ’が下降すると、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉに近づき、電圧レベルＤ２（出力端子ＯＵＴの電圧レベルＳｉ’よりも少し低い電圧レベル）が入力端子ＩＮの電圧レベルＳｉを下回る。すると、比較器１０ｃの出力Ｃは「Ｌレベル」から「Ｈレベル」に変化し、ラッチ回路１２ｃの出力は「Ｈレベル」から「Ｌレベル」に変化する。
【００８２】
このとき、ラッチ回路１２ｃの正転出力βｃは「Ｈレベル」から「Ｌレベル」に変化するため、センスアンプトリガαが「Ｌレベル」になっていれば、ＯＲ素子２０ｃの出力γｃは「Ｌレベル」となる。従って、ラッチ回路入力スイッチＮ４ｃはオフとなってラッチ回路１２ｃの出力「Ｌレベル」を維持し、比較器１０ｃの比較器動作スイッチＮ２ｃがオフとなって比較器１０ｃの動作が停止する。これにより、比較器１０ｃの動作停止と共に、第１出力スイッチＰ１ｂ及び第２出力スイッチＮ１ｃは共にオフとなる。
【００８３】
そして、ＯＲ素子２０ｂの出力γｂ及びＯＲ素子２０ｃの出力γｃが共に「Ｌレベル」となるので、第３出力スイッチＮ３ｂｃはオンとなり、入力端子ＩＮと出力端子ＯＵＴは直接電気的に接続される。これにより、出力端子ＯＵＴの電圧レベルＳｉ’は入力端子ＩＮの電圧レベルＳｉと完全に一致させられる。
【００８４】
次に入力端子ＩＮの電圧レベルＳｉが電圧レベルＤ１（出力端子ＯＵＴの電圧レベルＳｉ’よりも少し高い電圧レベル）と電圧レベルＤ２（出力端子ＯＵＴの電圧レベルＳｉ’よりも少し低い電圧レベル）との間の場合について説明する。この場合、比較器１０ｂの出力Ｂは「Ｌレベル」となり、ラッチ回路１２ｂの出力は「Ｈレベル」となる。また、比較器１０ｃの出力Ｃは「Ｈレベル」となり、ラッチ回路１２ｃの出力は「Ｌレベル」となる。これにより、第１出力スイッチＰ１ｂ及び第２出力スイッチＮ１ｃが共にオフとなる。
【００８５】
このとき、ラッチ回路１２ｂの反転出力βｂ及びラッチ回路１２ｃの正転出力βｃは共に「Ｌレベル」のため、センスアンプトリガαが「Ｌレベル」となった後は、ＯＲ素子２０ｂの出力γｂ及びＯＲ素子２０ｃの出力γｃは共に「Ｌレベル」となる。
【００８６】
そして、ＯＲ素子２０ｂの出力γｂ及びＯＲ素子２０ｃの出力γｃが共に「Ｌレベル」となるので、第３出力スイッチＮ３ｂｃはオンとなり、入力端子ＩＮと出力端子ＯＵＴは直接電気的に接続される。これにより、出力端子ＯＵＴの電圧レベルＳｉ’は入力端子ＩＮの電圧レベルＳｉと完全に一致させられる。
【００８７】
以上のように、単位画素信号線駆動回路４０−２はセンスアンプトリガαが入力されると、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉに近づき、両者の差が所定の範囲内（出力端子ＯＵＴの電圧レベルＳｉ’と入力端子ＩＮの電圧レベルＳｉがほぼ同じ）になると、第１出力スイッチＰ１ｂ及び第２出力スイッチＮ１ｃは自動的にオフとなり、第３出力スイッチＮ３ｂｃがオンすると共に、比較器１０ｂ及び比較器１０ｃは非動作状態になる。つまり、出力端子ＯＵＴから入力端子ＩＮに印加された駆動電圧Ｓｉと同じ電圧レベルが出力される。
【００８８】
なお、上記の実施例では、各スイッチをＮチャネル又はＰチャネルのＭＯＳトランジスタとしているが、アナログスイッチなど他の構成とすることもできる。
【００８９】
以上のように、単位画素信号線駆動回路の第１実施例及び第２実施例によれば、出力端子ＯＵＴの電圧レベルＳｉ’が入力端子ＩＮの電圧レベルＳｉが近づくと、出力端子ＯＵＴは第１配線端子及び第２配線端子から電気的に切断されるのみならず、比較器１０ａあるいは比較器１０ｂ及び１０ｃの動作も自動的に停止させることができる。これにより、単位画素信号線駆動回路４０における消費電力を低減することができる。
【００９０】
また、表示装置の画素はその周辺の画素とほぼ同程度の色彩や輝度を有することが多い。従って、出力端子ＯＵＴの電圧レベルＳｉ’を初期化しない本実施形態における単位画素信号線駆動回路４０では、出力端子ＯＵＴを入力端子ＩＮの駆動電圧Ｓｉ（ｉ＝１〜ｍ）に近づけるだけの必要最低限の時間のみ比較器を動作させるため消費電力を低減させる効果が高い。特に、将来表示装置の大画面化又は高精細化が進み、表示装置の画素数が増加するに伴って比較器の数も増加することが見込まれるので、比較器１０ａあるいは比較器１０ｂ及び１０ｃの動作を停止させることにより省電力化の効果は極めて高くなる。
【００９１】
なお、第１及び第２の実施例では、単位画素信号線駆動回路４０の比較器１０ａあるいは比較器１０ｂ及び１０ｃの出力レベルの変化に基づいて、これら比較器の動作状態を自動的に非動作とするようにしているが、もちろん外部の制御信号により比較器の動作期間を制御することもできる。
【００９２】
また、第１及び第２の実施例における単位画素信号線駆動回路４０の第３出力スイッチＮ３ａあるいはＮ３ｂｃは、画素間における輝度のばらつきを抑制するためのものであるから、高精細を必要としない場合などはこれを含まない構成とすることも可能である。また、第３出力スイッチＮ３ａあるいはＮ３ｂｃを含む構成であっても、このオン、オフ制御を比較器１０ａあるいは比較器１０ｂ及び１０ｃの出力レベルによらず、外部の制御信号によることも可能である。
【００９３】
このように、本発明は、上記の単位画素信号線駆動回路４０の実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得る。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態である液晶表示装置の駆動回路の構成を示す回路図である。
【図２】本発明の第１の実施形態の駆動回路の動作を示すタイミングチャートである。
【図３】本発明の第２の実施形態である液晶表示装置の駆動回路の構成を示す回路図である。
【図４】本発明の第２の実施形態の駆動回路の動作を示すタイミングチャートである。
【図５】本発明の単位画素信号線駆動回路の第１実施例の回路図である。
【図６】本発明の単位画素信号線駆動回路の第２実施例の回路図である。
【図７】従来の駆動回路を含む液晶表示装置の構成を示す回路図である
【図８】図７の垂直走査回路の構成を示す回路図である。
【図９】図８の垂直走査回路の動作を示すタイミングチャートである。
【符号の説明】
【００９５】
１０ａ，１０ｂ，１０ｃ  比較器、１２ａ，１２ｂ，１２ｃ  ラッチ回路、１４ａ  遅延回路、２０ａ，２０ｂ，２０ｃ  ＯＲ素子、２２ａ  遅延回路、２４ａ  ＡＮＤ素子、２６ａ  ＯＲ素子、２８ａ  ＡＮＤ素子、３０ａ  変動検出回路、３２ａ  遅延回路、３４ａ  ＸＯＲ素子、４０，４０−１，４０−２  単位画素信号線駆動回路、１００  シリアル／パラレル変換回路、１１０  サンプルホールド回路、１２０  液晶パネル、１４０，１４２  画素信号線駆動回路、１５０  垂直走査回路、１５２  垂直シフトレジスタ、１５４  垂直選択線ドライバー
Ｐ１ａ，Ｐ１ｂ  第１出力スイッチ、Ｎ１ａ，Ｎ１ｃ  第２出力スイッチ、Ｎ３ａ，Ｎ３ｂｃ  第３出力スイッチ、ＤＬ１  第１配線、ＤＬ２  第２配線、ＤＬ’  共通配線。
【図１】
2005265990.tif 000003
【図２】
2005265990.tif 000004
【図３】
2005265990.tif 000005
【図４】
2005265990.tif 000006
【図５】
2005265990.tif 000007
【図６】
2005265990.tif 000008
【図７】
2005265990.tif 000009
【図８】
2005265990.tif 000010
【図９】
2005265990.tif 000011