(57)【要約】【課題】  隣接する画素間で生ずる横方向電界による液晶分子の配向の乱れを抑制し、開口率が高く、画面面内での輝度むら、フリッカを低減できる液晶表示装置の提供。【解決手段】  画素マトリクスを画素列単位に複数の画素領域に分割し、１画面分の信号を書き込む垂直期間において、分割された画素領域毎に、同一の極性の映像信号を書き込み、隣り合う画素領域では映像信号の極性が異なるように駆動し、垂直期間毎に書き込まれる信号の極性を変化させる。【選択図】  図２
2005055813.tif 000002
【特許請求の範囲】
【請求項１】
複数本のデータ線と複数本のゲート線とが縦横方向に配設され、前記データ線と前記ゲート線の各交差部に、少なくとも画素トランジスタと画素容量と蓄積容量とを含む画素が配設された画素マトリクスを有する第１の基板と、前記第１の基板と対向配置されコモン電極を有する第２の基板とで液晶を挟持し、
前記画素トランジスタのゲート端子は、画素行毎に共通の前記ゲート線に接続され、前記画素トランジスタのソース端子は画素列毎に共通のデータ線に接続され、前記画素トランジスタのドレイン電極は、前記画素トランジスタに対応する画素の画素容量と蓄積容量とに接続されてなる液晶表示装置において、
前記画素マトリクスは、複数本のゲート線を単位として、複数の画素領域に分割されており、
前記画素マトリクスに１画面分の信号を書き込む１垂直期間において、前記分割された画素領域毎に、前記データ線から画素に書き込まれる映像信号のコモン電極電位に対する極性が同一であり、且つ、隣り合う画素領域では、前記データ線から画素に書き込まれる映像信号のコモン電極電位に対する極性が異なっており、
連続する垂直期間毎に、前記各画素領域に書き込まれる信号のコモン電極電位に対する極性が交互に変化するように前記データ線から映像信号を供給し、
前記画素マトリクスに信号を書き込む順序として、前記複数の画素領域のうちのある画素領域に１画素行分の映像信号を書き込んだ後に、異なる画素領域に１画素行分の映像信号を書き込むという動作を、全ての画素行に対して行い、
水平期間毎に、前記画素領域に書き込まれる信号のコモン電極電位に対する極性が交互に変化するように、前記データ線からの映像信号が書き込まれる画素領域を選択する手段を備えている、ことを特徴とする液晶表示装置。
【請求項２】
前記各画素領域に含まれる画素行の数が、前記各画素領域について互いに等しいか、またはほぼ等しい数とされる、ことを特徴とする請求項１記載の液晶表示装置。
【請求項３】
前記分割された画素領域の個数が偶数である、ことを特徴とする液晶表示装置。
【請求項４】
前記分割された複数（ｎ個）の画素領域と、前記画素領域内の画素行に、ゲート線の配設方向に平行な液晶表示装置の端辺の１つを基準として、前記１つの端辺から近い順に採番した場合において、１番目の画素領域内の１番目の画素行に信号を書き込んだ後、２番目の画素領域の１番目の画素行に信号を書き込み、順次、ｎ番目の画素領域の１番目の画素行まで書き込むことで、１乃至ｎ番目の画素領域の１番目の画素行に信号を書き込み、つづいて、１番目の画素領域内のｉ番目の画素行に信号を書き込んだ後、２番目画素領域のｉ番目の画素行に信号を書き込み、順次、ｎ番目の画素領域のｉ番目の画素行まで書き込むことで、１乃至ｎ番目の画素領域のｉ番目の画素行に信号を書き込む処理を、ｉを２から画素領域内の画素列の本数であるｋ行まで、順次、繰り返すことで、前記画素マトリクス内の全ての画素への信号の書き込みが行われる構成とされてなる、ことを特徴とする請求項１記載の液晶表示装置。
【請求項５】
前記画素マトリクス全ての画素に信号を１回書き込む期間である前記垂直期間が、８．３４ｍｓ以下である、ことを特徴とする請求項１乃至４のいずれか一に記載の液晶表示装置。
【請求項６】
前記データ線を駆動するデータ線駆動回路と、
前記ゲート線を駆動するゲート線駆動回路と、
を備え、
前記データ線駆動回路、及び／又は、前記ゲート線駆動回路が、前記第１の基板上に、画素トランジスタと同時に作製される薄膜トランジスタで構成されている、ことを特徴とする請求項１乃至５のいずれか一に記載の液晶表示装置。
【請求項７】
前記画素マトリクスの１画素行分の信号を書き込む期間である１水平期間毎に、前記データ線に、所定の電圧を書き込むプリチャージ回路を備えている、ことを特徴とする請求項６に記載の液晶表示装置。
【請求項８】
前記画素トランジスタ、前記データ線駆動回路、前記ゲート線駆動回路、及び、前記プリチャージ回路のうちの少なくとも１つがポリシリコン薄膜トランジスタで構成されている、ことを特徴とする請求項７記載の液晶表示装置。
【請求項９】
請求項１乃至８記載のいずれか一に記載の液晶表示装置を有する液晶プロジェクタ装置。
【請求項１０】
前記画素に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色を透過する色素層が、前記アクティブ基板あるいは対向基板のいずれかに配置されている請求項１乃至８記載のいずれか一に記載の液晶表示装置。
【請求項１１】
請求項１乃至８記載のいずれか一に記載の液晶表示装置を有する携帯端末装置。
【請求項１２】
行方向に互いに平行に延在され、制御信号をそれぞれ伝搬する複数本のゲート線と、列方向に互いに平行に延在され、映像信号をそれぞれ伝搬する複数本のデータ線と、を有し、前記ゲート線にゲートが接続され、前記データ線にソースとドレインの一方が接続され、画素電極にソースとドレインの他方が接続されてなる画素トランジスタを含む画素がマトリクス状に配置された画素マトリクスを有する第１の基板と、
前記第１の基板と対向配置されるコモン電極を有する第２の基板と、
を有し、前記第１及び第２の基板間に液晶が挿入された液晶表示装置において、
前記画素マトリクスは、所定数の画素列を単位に、複数の画素領域に分割されており、
前記画素マトリクスに１画面分の映像信号を書き込む１垂直期間において、前記分割された画素領域毎に、前記データ線からコモン電極電位に対する極性が同一の映像信号を書き込み、隣り合う画素領域では、前記データ線から書き込まれる映像信号電圧の前記コモン電極電位に対する極性が互いに異なるように制御し、
前記画素領域において、前記データ線から書き込まれる映像信号のコモン電極電位に対する極性を、垂直期間毎に、交互に反転させるように制御する制御手段を備えている、ことを特徴とする液晶表示装置。
【請求項１３】
前記画素マトリクスがｎ個（ただし、ｎは２以上の所定の正整数）の画素領域を有し、
前記画素領域がｋ本（ただし、ｋは２以上の所定の正整数）の画素行を有し、
１垂直期間において、
１つの画素領域内のｉ番目の画素行を対応する前記ゲート線によって選択し前記データ線より映像信号を書き込んだ後、次の画素領域のｉ番目の画素行を対応する前記ゲート線によって選択し前記データ線より映像信号を書き込む処理を順次行うことで、１番目乃至ｎ番目の画素領域のｉ番目の画素行まで書き込み、
前記１乃至ｎ番目の画素領域のｉ番目の画素行に映像信号を順次書き込む処理を、前記ｉを１から画素領域内の画素列の本数であるｋ行まで、順次、繰り返すことで、前記画素マトリクス内の１画面分の映像信号を全ての画素へ書き込む、ことを特徴とする請求項１２記載の液晶表示装置。
【請求項１４】
前記データ線の映像信号電圧の極性が、１画素行分の信号を書き込む期間である１水平期間毎に、前記コモン電極電位に対して交互に反転し、
ある垂直期間において、前記データ信号よりある画素領域に、前記コモン電極電位に対して正の極性の映像信号が書き込まれる場合、前記データ信号より、次の画素領域には、前記コモン電極電位に対して負の極性の映像信号が書き込まれ、
次の垂直期間においては、前記画素領域において、前記データ線の極性を反転され、前記ある画素領域には、前記コモン電極電位に対して負の極性の映像信号が書き込まれ、前記次の画素領域には、前記コモン電極電位に対して正の極性の映像信号が書き込まれる、ことを特徴とする請求項１２記載の液晶表示装置。
【請求項１５】
前記複数のゲート線に順次制御信号を出力する走査回路を、前記画素マトリクスの複数個（ｎ個）の画素領域に対応して備え、
前記各画素領域は、ｋ行の画素行を有し、
前記ｎ個の走査回路は、それぞれ、
走査開始制御用のパルス信号を入力し与えられたクロック信号に基づきシフトし、各段でのシフト結果を出力を有するシフトレジスタと、
前記シフトレジスタの各段の出力と、出力を制御する信号（「デコード信号」という）との論理演算結果を出力端子から出力するｋ個の論理回路を有し、
前記ｋ個の論理回路のｋ個の前記出力端子は、対応する画素領域のｋ本のゲート線にそれぞれ接続されており、
前記ｎ個の走査回路にそれぞれ供給される前記クロック信号の周期は、互いにｎ水平期間とされ、互いに１水平期間分位相がずれており、
前記ｎ個の走査回路にそれぞれ供給される前記デコード信号は、互いに１水平期間分位相がずれている、ことを特徴とする請求項１２記載の液晶表示装置。
【請求項１６】
表示データに対応した映像信号を前記複数のデータ線にそれぞれ出力するデータドライバ回路が、
周期が１水平期間の開始制御パルス信号を入力してクロック信号に基づきシフトし各段でのシフト結果を出力するシフトレジスタと、
前記シフトレジスタの各段の出力を受けてオン・オフ制御され、オンのとき、複数本の映像信号を対応する複数本の前記データ線に出力するスイッチ群を複数組備えている、ことを特徴とする請求項１２記載の液晶表示装置。
【請求項１７】
前記画素トランジスタのソースとドレインの他方は、前記画素電極に接続されるとともに、画素に書き込まれた信号電圧を保持する蓄積容量の一端に接続されている、ことを特徴とする請求項１２記載の液晶表示装置。
【請求項１８】
行方向に互いに平行に延在され、制御信号をそれぞれ伝搬する複数本のゲート線と、列方向に互いに平行に延在され、映像信号をそれぞれ伝搬する複数本のデータ線とを有し、前記ゲート線にゲートが接続され、前記データ線にソースとドレインの一方が接続され、画素電極にソースとドレインの他方が接続されてなる画素トランジスタを含む画素がマトリクス状に配置された画素マトリクスを有する第１の基板と、
前記第１の基板と対向配置されるコモン電極を有する第２の基板と、
を有し、前記第１及び第２の基板間に液晶が挿入された液晶表示装置の駆動方法において、
前記画素マトリクスを、所定数の画素列を単位に、複数の画素領域に分割し、
前記画素マトリクスに１画面分の映像信号を書き込む１垂直期間において、前記分割された画素領域毎に、コモン電極電位に対する極性が同一の映像信号を書き込み、隣り合う画素領域では、映像信号の前記極性が異なるように駆動する工程を有し、
前記画素領域において、前記データ線から書き込まれる映像信号のコモン電極電位に対する極性を、垂直期間毎に、交互に反転させるように制御する工程を含む、ことを特徴とする液晶表示装置の駆動方法。
【請求項１９】
前記画素マトリクスがｎ個（ただし、ｎは２以上の所定の正整数）の画素領域を有し、
前記画素領域がｋ本（ただし、ｋは２以上の所定の正整数）の画素行を有し、
１垂直期間において、
１つの画素領域内のｉ番目の画素行を対応する前記ゲート線によって選択し前記データ線より映像信号を書き込んだ後、次の画素領域のｉ番目の画素行を対応する前記ゲート線によって選択し前記データ線より映像信号を書き込む処理を順次行うことで、１番目乃至ｎ番目の画素領域のｉ番目の画素行まで書き込み、
前記１乃至ｎ番目の画素領域のｉ番目の画素行に映像信号を順次書き込む処理を、前記ｉを１から画素領域内の画素列の本数であるｋ行まで、順次、繰り返すことで、前記画素マトリクス内の１画面分の映像信号を全ての画素へ書き込む、ことを特徴とする請求項１８記載の液晶表示装置の駆動方法。
【請求項２０】
前記データ線の映像信号電圧の極性が、１画素行分の信号を書き込む期間である１水平期間毎に、前記コモン電極電位に対して交互に反転し、
ある垂直期間において、ある画素領域に正の極性の信号が書き込まれる場合、次の画素領域には負の極性の信号が書き込まれ、次の垂直期間においては、前記データ線の極性を反転され、前記ある画素領域には負の極性の信号が、前記次の画素領域には正の極性の信号が書き込まれる、ことを特徴とする請求項１８記載の液晶表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に関し、特に、アクティブマトリクス型の液晶表示装置とその駆動方法並びに液晶表示装置を有する電子装置に関する。
【背景技術】
【０００２】
液晶表示装置では、液晶に印加される電圧の極性が１フレーム毎に交互に変化する交流駆動を行う必要がある。その理由は、液晶に直流成分を含む電圧を印加し続けると、液晶材料の中に微量に含まれている不純物イオンが電極に集まり、その結果として、液晶に正しい電界が印加できなくなるためである。そのため、従来のアクティブマトリクス型液晶表示装置では、
・画素行毎に画素に書き込む信号のコモン電極に対する極性を交互に変化させるゲート線反転駆動や、
・画素列毎に信号の極性を交互に変えるデータ線反転駆動、あるいは、
・画素単位で市松状に信号の極性を変えるドット反転駆動、
が用いられている。
【０００３】
これは、先に説明した交流駆動を実現するだけでなく、フリッカ低減にも有利なためである。その理由は、上記駆動方法によれば、画素に正極性の信号を書き込んだ場合の透過率と、画素に負極性の信号を書き込んだ場合の透過率との微少な誤差を、空間的に平均化させることで、人間の目で観察したときに感ずるフリッカを低減させることができるからである。
【０００４】
画素に正極性と負極性を書き込んだ場合で透過率の差が生じる原因の１つに、画素トランジスタのリーク電流による画素電圧の変動がある。そして、この問題が最も大きく影響するのは、プロジェクタに用いられる液晶表示装置がある。その理由は、プロジェクタで明るい画面を投射表示するためには、液晶表示装置に極めて強い光を照射する必要があり、画素トランジスタの光リーク電流も大きくなるためである。
【０００５】
一方、プロジェクタ用液晶表示装置に求められる性能として、透過率の高さがある。透過率を高くするには、液晶表示装置の各画素において光を透過させる部分の面積の割合である開口率を高くする必要がある。開口率を高くするには、配線、画素トランジスタ、蓄積容量を形成するための面積を小さくすると共に、画素電極端部で生じる液晶分子の配向の乱れている領域の面積も小さくする必要がある。特に、画素ピッチが２０μｍ以下の高精細液晶表示装置では、液晶分子の乱れによる開口率の低下が大きな問題となっている。この液晶分子の配向の乱れは、隣接する画素電極間の電位差による横方向電界が発生し、これに沿って液晶分子が配向しようとするために生ずるものである。配向の乱れは、異なる極性の信号が隣接する画素に書き込まれた場合、最も顕著に発生する。この配向の乱れを回避する手段として、液晶表示装置の全ての画素に同極性の信号を書き込むフレーム反転駆動がある。しかし、フレーム反転駆動は、フリッカが大きくなってしまう、という問題があった。
【０００６】
この問題を回避するための一手法が、後記特許文献１に記載されている。後記特許文献１に記載の方法は、液晶表示装置に１画面分の信号を書き込むフレーム期間を短くすることで、フレーム反転駆動を用いた場合でも、フリッカによるちらつきを小さくするものである。この方法は、第１フレーム期間において複数のソース信号線（データ信号線）を通して複数の画素電極には同じ極性の第１の映像信号が印加され、第１のフレーム期間の次のフレーム期間において、複数のソース信号線（データ信号線）を通して複数の画素電極には、第１の映像信号とは逆極性の第２の映像信号が印加され、第１及び第２のフレーム期間の長さは８．３ｍｓ以下とされている。このように、この従来の方法は、フレーム周波数を、従来の２倍以上の１２０Ｈｚ以上で駆動させることで、画素トランジスタのリーク電流による電圧変動を小さくしている。この従来の方法は、さらに、画面が高速に書き換えられるため、人間の目ではフリッカが感じにくくなることを利用している。
【０００７】
【特許文献１】特開２００１−９２４２６号公報（第５−６頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記引用文献１記載の方法等、従来の方法では、画素トランジスタの光リーク電流が大きい場合に、画面内で輝度むらが発生する、という新たな問題が生じる。この輝度むら発生理由について説明する。なお、以下の課題は、もっぱら、本発明者による検討結果に基づくものである。
【０００９】
図１９は、従来のアクティブマトリクス型液晶表示装置を模式的に示したものである。画素マトリクス１０内においてデータ線１２とゲート線１１の交点付近に、図３に示す画素が設けられている。図３を参照すると、ゲート線１１にゲートが接続されデータ線１２にソースが接続された画素トランジスタ１３と、画素トランジスタ１３のドレインに一端が接続された他端が蓄積容量線１６に接続された蓄積容量１４と、画素トランジスタ１３のドレインに接続された画素容量１５（画素電極と液晶セルとコモン電極）を備えている。
【００１０】
図２０は、図１９に示した液晶表示装置をフレーム反転駆動で駆動し、全ての画素に黒を表示させる信号を書き込む動作をさせた場合のタイミングチャートである。なお、液晶表示装置は、液晶に電界を印加していない状態で透過率が高くなるノーマリーホワイトモードであるとしている。
【００１１】
図２０において、期間Ｔｆは、液晶表示装置の全ての画素に映像信号を書き込む１フレーム期間を示している。図２０では、図１９の液晶表示装置の上端から下端に向かって信号が順次書き込まれていく例が示されている。
【００１２】
図２０において、Ｄｊは、任意のデータ線ｊ（図１９のＤｊ）の電圧を示している。Ｇ１からＧｋは、各番号のゲート線（図１９のＧ１〜Ｇｋ）の電位を示している。Ｐ１，ｊは、１番目の画素行のｊ番目の画素列の画素（ゲート線Ｇ１とデータ線Ｄｊの交点の画素）における画素電極電位を示しており、Ｐｋ，ｊも同様に、ｋ番目の画素行のｊ番目の画素列の画素（ゲート線Ｇｋデータ線Ｄｊの交点の画素）における画素電極電位を示している。Ｖｃｏｍはコモン電極電位である。なお、画素電極は、図３の画素トランジスタ１３のドレインに接続される電極であり、対向するコモン電極と液晶セルを間に挟み画素容量１５を構成している。なお、以下の説明では、Ｐｉ，ｊは、ｉ行ｊ列の画素（ピクセル）を指し示すためにも使われる。
【００１３】
図２０に示すように、Ｔｆの期間（１垂直期間）において、まずゲート線Ｇ１にパルスが印加され、このときデータ線Ｄｊに印加されていた信号電圧（映像信号）が、オン状態の画素トランジスタを通して画素Ｐ１，ｊの画素電極に印加され、当該画素トランジスタオフ後は、当該画素の蓄積容量によって書き込まれた信号電圧が保持される。そして、ゲート線Ｇ２、及びゲート線Ｇ３に、順次パルスが印加されることで、２番目、３番目の画素行の画素Ｐ２，ｊ、Ｐ３，ｊの画素電極に映像信号電圧が印加されて保持され、最後に、ｋ番目の画素行の画素Ｐｋ，ｊに映像信号が書き込まれる。
【００１４】
図２１は、１フレーム期間の中で最初に信号が書き込まれる画素Ｐ１，ｊと、最後に信号が書き込まれる画素Ｐｋ，ｊの画素トランジスタのドレイン−ソース間電圧Ｖｄｓを示している。図２１に示すように、最初に信号が書き込まれる画素Ｐ１，ｊのドレイン−ソース間電圧Ｖｄｓ（１，ｊ）は、画素に信号が書き込まれた後も、データ線Ｄｊに画素に書き込まれた電圧と等しい電圧が印加され続けられるためソース・ドレイン間電圧はほぼ０とされ、ほとんどの期間で、電位差がない。
【００１５】
これに対して、画素Ｐｋ，ｊでは、ゲート線Ｇｋのパルス信号により、データ信号Ｄｊが書き込まれた後（このときＶｄｓ（ｋ，ｊ）＝０Ｖ）、すぐに次のフレーム期間となり、その間にデータ線に供給される信号の極性が変化しているため、画素トランジスタのドレイン−ソース間電圧Ｖｄｓ（ｋ，ｊ）に大きな電位差が生じている。
【００１６】
画素トランジスタのリーク電流は、ドレイン−ソース間電圧Ｖｄｓに依存して大きくなる。このため、ドレイン−ソース間電圧の電位差が大きい画素Ｐｋ，ｊの方が、リーク電流も大きくなる。その結果として、画素電極の変動電圧も大きい。よって、画面の下の方に位置する画素ほど、画素電極の変動電圧が大きくなり、画面の上に行くに従って小さくなる。このため、液晶の表示としては、全ての画素に同じ信号電圧を印加したにもかかわらず、画面の下に行くに従って透過率が高くなってしまう。これが、液晶表示装置の面内輝度むらを生じさせる原因である。
【００１７】
したがって、本発明の目的は、高開口率を実現できる液晶表示装置を提供することにある。
【００１８】
また、本発明の他の目的は、面内輝度むらとフリッカを低減させることの可能な液晶表示装置およびその駆動方法を提供することにある。
【課題を解決するための手段】
【００１９】
上記目的を達成するために、本発明の１つのアスペクトに係る液晶表示装置は、複数本並行に配置されたデータ線と、前記データ線の直交する方向に互いに並行に配置された複数本のデータ線と、前記データ線と前記ゲート線の交点に、少なくとも画素トランジスタと画素容量と蓄積容量とからなる画素が配置された画素マトリクスを有するアクティブ基板と、コモン電極を有する対向基板とで液晶を挟持した液晶表示装置において、前記画素トランジスタのゲート端子は、画素行毎に共通のゲート線に接続され、ソース端子は画素列毎に共通のデータ線に接続され、ドレイン電極は画素毎に異なる画素容量と蓄積容量とに接続され、前記画素マトリクスは、ゲート線に平行にｎ個の画素領域に分割されており、前記画素マトリクスに、１画面分の信号を書き込む垂直期間において、前記分割された画素領域毎に書き込まれる信号の極性が、前記コモン電極に対して同一であり、且つ、隣り合う画素領域毎に書き込まれる信号の極性が異なっており、連続する垂直期間毎に、前記各画素領域に書き込まれる信号の極性が交互に変化するように信号を供給し、前記画素マトリクスに信号を書き込む順序として、前記ｎ個の画素領域のある画素領域に１画素行分の信号を書き込んだ後に、異なる画素領域に１画素行分の信号を書き込むという動作を、全ての画素行に対して行い、且つ、水平期間毎に画素領域に書き込まれる信号の極性が交互に変化するように、信号が書き込まれる画素領域を選択する。
【００２０】
本発明の液晶表示装置において、前記ｎ個に分割された画素領域に含まれる画素行の数がおおよそ等しくなる数であるように分割する構成とされる。
【００２１】
本発明の液晶表示装置において、前記分割された画素領域の数ｎは偶数とされる。
【００２２】
本発明の液晶表示装置においては、前記分割された複数（ｎ個）の画素領域と、前記画素領域内の画素行に、ゲート線の配設方向に平行な液晶表示装置の端辺の１つを基準として、前記辺から近い順に付番した場合において、１番目の画素領域内の１番目の画素行に信号を書き込んだ後に２番目の画素領域の１番目の画素行に信号を書き込み、順次、ｎ番目の画素領域の１番目の画素行まで書き込むことで、１乃至ｎ番目の画素領域の１番目の画素行に信号を書き込み、以下同様にして、１番目の画素領域内のｉ番目の画素行に信号を書き込んだ後、２番目画素領域のｉ番目の画素行に信号を書き込み、順次、ｎ番目の画素領域のｉ番目の画素行まで書き込むことで、１乃至ｎ番目の画素領域のｉ番目の画素行に信号を書き込む処理を、ｉを２から画素領域内の画素列の本数であるｋ行まで、順次、繰り返すことで、画素マトリクス内の全ての画素への信号の書き込みを行うようにしている。
【００２３】
本発明の液晶表示装置において、前記画素マトリクス全ての画素に信号を１回書き込む期間である前記垂直期間は、好ましくは８．３４ｍｓ以下とされる。
【００２４】
本発明の他のアスペクトに係る液晶表示装置の駆動方法は、画素マトリクスを所定数の画素列を単位に複数の画素領域に分割し、前記画素マトリクスに１画面分の映像信号を書き込む１垂直期間において、前記分割された画素領域毎に、共通電極電圧に対する極性が同一の映像信号を書き込み、隣り合う画素領域では、映像信号の前記極性が異なるように駆動する工程を有し、一の垂直期間と次の垂直期間とで前記画素領域に書き込まれる映像信号の共通電極電圧に対する極性を交互に反転させる工程を含む。
【００２５】
本発明の液晶表示装置は、前記データ線を駆動する駆動回路と前記ゲート線を駆動する駆動回路のうちの少なくとも１つが、前記アクティブ基板上に画素トランジスタと同時に作製されている構成としてもよい。
【００２６】
本発明の液晶表示装置は、前記画素マトリクスの１画素行分の信号を書き込む期間である１水平期間毎に、全てのデータ線に任意の電圧を書き込む機能を有するプリチャージ回路を有する構成としてもよい。
【００２７】
本発明の液晶表示装置は、前記画素トランジスタ、前記駆動回路、前記プリチャージ回路のうちの少なくとも１つに、ポリシリコン薄膜トランジスタを有する構成としてもよい。
【００２８】
本発明の液晶表示装置によれば、画素の高開口率化を実現し、面内輝度むらとフリッカを低減可能としており、液晶プロジェクタ装置に用いて好適とされる。
【００２９】
本発明の液晶表示装置は、前記各画素にＲ、Ｇ、Ｂいずれかの色を透過する色素層が前記アクティブ基板あるいは対向基板のいずれかに配置した構成としてもよい。
【００３０】
本発明の液晶表示装置を、液晶モニタ、携帯型パソコン、携帯端末装置等に用いるようにしてもよい。
【発明の効果】
【００３１】
本発明によれば、隣接する画素に供給される映像信号のコモン電極に対する極性が等しいために、画素境界部に発生する横方向電界が小さく、液晶分子の配向状態が乱れている領域を小さくすることができる。このため、本発明によれば、従来活用できなかった部分も開口部として利用できる。すなわち、画素の高開口率化が実現できる。
【００３２】
本発明によれば、分割した画素領域毎にコモン電極に対して同極性の映像信号を供給しても、隣接する画素領域で映像信号の極性が異なっている。且つ、映像信号を画素マトリクスに書き込む順序として、１水平期間毎に書き込まれる映像信号の極性が異なるように画素領域が選択される。このため、データ線に供給される映像信号の極性が１水平期間毎に変化する。よって、画素マトリクス内の全ての位置の画素トランジスタに印加されているドレイン−ソース間電圧の平均値を均一化することができる。その結果、面内輝度むらとフリッカを低減することが可能となる。
【００３３】
本発明によれば、液晶表示装置に１画面分の信号を書き込む周期を短くすることで、画素トランジスタの光リーク電流による電圧変動を小さくすることができ、結果としてフリッカを低減することが可能となる。
【発明を実施するための最良の形態】
【００３４】
本発明を実施するための最良の形態について説明する。本発明に係る液晶表示装置の構成を説明する。本発明に係る液晶表示装置においては、画素マトリクスは、複数本のゲート線（画素行）を単位として、複数の画素領域に分割されている。
【００３５】
本発明の一実施形態として、画素マトリクスを２つの画素領域に分割した場合の駆動方法について、図２のタイミング図を参照して、説明する。図２に示すように、画素マトリクス１０に１画面分の映像信号を書き込む１垂直期間において、分割された画素領域毎に書き込まれる映像信号Ｄｊの極性は、コモン電極電位Ｖｃｏｍに対して同一であり、且つ、隣り合う画素領域に書き込まれる信号の極性が異なっている。データ線の電圧Ｄｊ（映像信号）は、１水平周期毎に、コモン電極電位Ｖｃｏｍに対して正極性、負極性と交番する電圧波形とされる。画素領域１０−１の１画素行に印加される映像信号（ゲート線Ｇ１のパルス出力期間のＤｊ）はコモン電極電位Ｖｃｏｍに対して正極性となり、つづいて画素領域１０−２の１画素行に印加される映像信号（ゲート線Ｇｋ＋１のパルス出力期間のＤｊ）はコモン電極電位Ｖｃｏｍに対して負極性となり、次に、画素領域１０−１の２画素行に印加される映像信号（ゲート線Ｇ２のパルス出力期間のＤｊ）はコモン電極電位Ｖｃｏｍに対して正極性となり、つづいて画素領域１０−２の２画素行に印加される映像信号（ゲート線Ｇｋ＋２のパルス出力期間のＤｊ）はコモン電極電位Ｖｃｏｍに対して負極性となる。そして、１画面書き込み後の次の垂直期間では、各画素領域に印加される映像信号の極性は、前回の垂直期間のものと反転する。すなわち、次の垂直期間では、画素領域１０−１の１画素行に印加される映像信号（ゲート線Ｇ１のパルス出力期間のＤｊ）はコモン電極電位Ｖｃｏｍに対して負極性となり、つづいて画素領域１０−２の１画素行に印加される映像信号（ゲート線Ｇｋ＋１のパルス出力期間のＤｊ）はコモン電極電位Ｖｃｏｍに対して正極性となり、画素領域１０−１の２画素行に印加される映像信号はコモン電極電位Ｖｃｏｍに対して負極性となり、つづいて画素領域１０−２の２画素行に印加される映像信号はＶｃｏｍに対して正極性となる。
【００３６】
このように、画素マトリクス１０に信号を書き込む順序として、複数（ｎ個）の画素領域のうちのある画素領域に１画素行分の信号を書き込んだ後に、別の画素領域に１画素行分の信号を書き込むという動作を、画素マトリクスの全ての画素行に対して行う。さらに、水平期間毎に、画素領域に書き込まれる信号の極性が交互に変化するように、映像信号が書き込まれる画素領域が選択される（例えば２つの画素領域に分割した場合、映像信号の極性が交互に変化するように、２つの画素領域が交互に選択される）。本発明によれば、１番目の画素領域内の１番目の画素行に信号を書き込んだ後、２番目の画素領域の１番目の画素行に信号を書き込み、順次、ｎ番目の画素領域の１番目の画素行まで書き込むことで、１乃至ｎ番目の画素領域の１番目の画素行に信号を書き込み、同様にして、１番目の画素領域内のｉ番目の画素行に信号を書き込んだ後、２番目画素領域のｉ番目の画素行に信号を書き込み、順次、ｎ番目の画素領域のｉ番目の画素行まで書き込むことで、１乃至ｎ番目の画素領域のｉ番目の画素行に信号を書き込む処理を、ｉを２から画素領域内の画素列の本数であるｋ行まで、順次、繰り返すことで、画素マトリクス内の全ての画素への信号の書き込みが行われる。そして、１画面書き込み後の次の垂直期間では、各画素領域に印加される映像信号の極性は、前回の垂直期間のものと反転するように駆動される。
【実施例】
【００３７】
以下、図面を参照して、本発明を、より具体的な実施例に即して説明する。図１は、本発明の一実施例の液晶表示装置の構成を示す図である。図１を参照すると、本実施例の液晶表示装置は、Ｄ１からＤｍで示したデータ線１１と、Ｇ１からＧ２ｋで示したゲート線１２との各交点に、図３に示すような画素トランジスタ１３、画素容量１５、蓄積容量１４で構成される画素がマトリクス状に配置された画素マトリクス１０を有するマトリクス基板と、各画素の画素容量の共通な電極であるコモン電極が形成された対向基板（不図示）とで、液晶を挟持した構造を有している。図３を参照すると、画素トランジスタ１３のゲートはゲート線１１に接続され、ソースはデータ線１２に接続され、ドレインは画素容量１５の画素電極に接続される（なお、画素電極と液晶と、対向基板のコモン電極とで画素容量１５を構成している）。また画素トランジスタ１３のドレインは蓄積容量１４の一端に接続され、蓄積容量１４の他端は、蓄積容量線１６に接続される。
【００３８】
画素マトリクス１０はゲート線に平行に複数の画素領域１０−１、１０−２に分割されている。なお、図１では、説明を容易とするために２つの画素領域に分割した例を示しているが、２以上の整数であれば、分割する個数に制限はない。
【００３９】
図１に示すように、各画素領域は、それぞれｋ行の画素行を有しており、画素マトリクス全体として２ｋ行の画素行がある。また２つの画素領域１０−１、１０−２の画素で共通の画素列に含まれる画素は、同一のデータ線１２に接続されている。
【００４０】
図２は、本実施例の液晶表示装置の動作例を示すタイミングチャートである。図２には、液晶表示装置に１画面分の信号を表示させる垂直期間（フレーム期間）Ｔｆにおける信号の書き込み手順を示す動作タイミングが示されている。図２において、Ｄｊは、ｊ列の画素列のデータ線１２の電位を示している。Ｇ１からＧ２ｋは、それぞれ１行から２ｋ行の画素行のゲート線１１の電位を示している。Ｐ１，ｊからＰ２ｋ，ｊはそれぞれ、ｊ列の画素列の画素の中で、１行から２ｋ行の画素行の画素電極電位を示している。また、各電圧を示した波形の中で、横方向の破線は、コモン電極の電位Ｖｃｏｍを示している。なお、図２のタイミング図において、データ線の電圧Ｄｊ（映像信号電圧）は、垂直期間（フレーム期間）Ｔｆにおいて、９個の波形（したがって１８水平期間）として示されているが、これは、あくまで図面の簡単化のためである（１画面は多数本のラインで構成されている）。他のタイミング図についても同様である。以下、図１及び図２を参照して、本実施例の動作について説明する。
【００４１】
１垂直期間Ｔｆにおいて、まず、第１の画素領域に含まれるゲート線Ｇ１にパルスが印加されることで、その時のデータ線Ｄｊの電位が画素Ｐ１，ｊに書き込まれ保持される。次に、第２の画素領域に含まれるゲート線Ｇｋ＋１にパルスが印加されることで、その時のデータ線Ｄｊの電位が画素Ｐｋ＋１，ｊに書き込まれ保持される。
【００４２】
その後、同様にして、第１の画素領域の画素行、第２の画素領域の画素行という順に、順次信号を書き込んでいくことで、１画面分の信号を全ての画素に書き込むことができる。
【００４３】
このような動作を行うと、１画面分の信号を書き込む順序として、第１の画素領域の画素行、第２の画素領域の画素行という具合に、２つの画素領域の画素行に、交互に信号を書き込むことになる。
【００４４】
ここで、任意のデータ線であるＤｊの信号電圧の極性が、１画素行分の信号を書き込む期間である１水平期間毎に、コモン電極に対して交互に変化している。このため、結果として、図示した垂直期間に置いては、第１の画素領域に正の極性の信号が、第２の画素領域には負の極性の信号が書き込まれることになる。
【００４５】
次の垂直期間においては、データ線の極性を反転させることで、第１の画素領域に負の極性の信号が、第２の画素領域に正の極性の信号が書き込まれる。
【００４６】
つまり、各画素領域の全ての画素に同一の極性の信号が書き込まれ、かつ、隣り合う画素領域では、信号の極性が異なっている状態となり、書き込まれる信号の極性は、垂直期間毎に変化することになる。
【００４７】
上記した駆動方法を、視覚的に表現すると、図４から図６に示したようになる。図４乃至図６において、データ線Ｄ１〜Ｄｍとゲート線Ｇ１〜Ｇ２ｋで区画される各升目は画素を表している。
【００４８】
図４は、書き込みを開始する直前の各画素の極性を示したものであり、図において、ハッチングを施してで表示されている部分（画素）には、負極性の信号が、それ以外の画素には正極性の信号が書き込まれている。
【００４９】
図５は、各画素領域に、２画素行分の信号を書き込んだ状態を示している。第１の画素領域の画素列Ｇ１、Ｇ２に正極性の信号が書き込まれ、第２の画素領域の画素列Ｇｋ＋１、Ｇｋ＋２に負極性の信号が書き込まれる。
【００５０】
図６は、全ての画素に信号を書き込んだ後の状態を示している。第１の画素領域には正極性の信号が書き込まれ、第２の画素領域には負極性の信号が書き込まれる。図４乃至図６からわかるように、上記動作を行うと、極性の等しい領域が、順次シフトしながら変化し、垂直期間毎に、全ての画素の極性が変化する。
【００５１】
図１に示した本実施例の液晶表示装置において、図２、図４乃至図６を参照して説明した駆動方法を用いることで、画素の開口率を高くすることが可能となる。この理由は以下の通りである。図４から図６に模式的に示したとおり、信号が書き換えられている画素行以外では、隣接する画素間の信号の極性が等しくなる。このため、画素電極間に発生する横方向電界を小さくすることができる。その結果、液晶分子の配向の乱れが発生する領域を小さくすることができる。従来、液晶分子の配向の乱れが生じていた部分は、不要な光の透過を防ぐ目的で、金属等で該領域を遮光していた。本実施例によれば、液晶分子の配向の乱れが発生する領域の面積が小さくなることで、開口率を高くすることが可能となる。
【００５２】
また、本実施例によれば、面内の輝度むらを低減させることが可能となる。その理由を、図７を用いて説明する。図７は、１垂直期間における画面上部と下部に位置する画素の画素トランジスタ（図３の１３）のドレイン−ソース間電圧Ｖｄｓを示したものである。
【００５３】
Ｖｓｄ（１，ｊ）は、第１行、第ｊ列の画素のトランジスタのＶｄｓ、Ｖｓｄ（２ｋ，ｊ）は第２ｋ行、第ｊ列の画素のトランジスタのＶｄｓを表している。両者とも電圧の絶対値はほぼ等しくなるため、トランジスタのリーク電流の大きさもほぼ等しくなる。その結果、リーク電流による画素容量の電圧変動もほぼ等しくなり、画面の位置による輝度の差がなくなる。また、全ての画素でリーク電流により電圧変動が等しくなる。その結果、フリッカも低減することができる。
【００５４】
上記実施例では、分割された各画素領域において、画面の上から下に向かって画素行単位で信号を書き込んでいく方法を例に説明したが、本発明は、かかる走査方法にのみ限定されるものでない。例えば、画面の下から上へ向かって信号を書き込んだ場合にも、同様の作用効果が得られる。
【００５５】
また、上記実施例では、画素マトリクスを分割する画素領域の数を２としていたが、２個より大の任意の数を用いてもよいことは勿論である。
【００５６】
２より大の分割数の一例として、図８に、画素マトリクスの分割数を４とした構成を示す。図８を参照すると、この実施例（第２の実施例）において、画素マトリクス１０は、画素領域１０−１〜１０−４から構成されている。図９は、図８の動作例を説明するタイミングチャートである。図９において、Ｄｊは、データ線１２の信号電圧を示し、Ｇ１〜Ｇｋ、ＧＫ＋１〜Ｇ２ｋ、Ｇ２ｋ＋１〜Ｇ３ｋ、Ｇ３ｋ＋１〜Ｇ４ｋは第１、第２、第３、第４画素領域のゲート線１１の電圧波形を示している。Ｐ１，ｊ乃至Ｐｋ，ｊ、Ｐｋ＋１，ｊ乃至Ｐ２ｋ，ｊ、Ｐ２ｋ＋１，ｊ乃至Ｐ２ｋ，ｊ、Ｐ３ｋ＋１，ｊ乃至Ｐ４ｋ，ｊは、ｊ列の画素列の画素の中で、１行からｋ行の画素行（第１の画素領域）、ｋ＋１行から２ｋ行の画素行（第２の画素領域）、２ｋ＋１行から３ｋ行の画素行（第３の画素領域）、３ｋ＋１行から４ｋ行の画素行（第４の画素領域）の画素電極電位を示している。また、各電圧を示した波形の中で、横方向の破線は、コモン電極電位Ｖｃｏｍを示している。
【００５７】
垂直期間Ｔｆにおいて、まず、第１の画素領域に含まれるゲート線Ｇ１にパルスが印加されることで、その時のデータ線Ｄｊの電位が画素Ｐ１，ｊに書き込まれ保持される。次に、第２の画素領域に含まれるゲート線Ｇｋ＋１にパルスが印加されることで、その時のデータ線Ｄｊの電位が画素Ｐｋ＋１，ｊに書き込まれ保持される。次に、第３の画素領域に含まれるゲート線Ｇ２ｋ＋１にパルスが印加されることで、その時のデータ線Ｄｊの電位が画素Ｐ２ｋ＋１，ｊに書き込まれ保持される。次に、第４の画素領域に含まれるゲート線Ｇ３ｋ＋１にパルスが印加されることで、その時のデータ線Ｄｊの電位が画素Ｐ２ｋ＋１，ｊに書き込まれ保持される。
【００５８】
その後、同様にして、第１の画素領域の画素行、第２の画素領域の画素行、第３の画素領域の画素行、第４の画素領域の画素行という順に、順次信号を書き込んでいくことで、１画面分の信号を全ての画素に書き込むことができる。このような動作を行うと、１画面分の信号を書き込む順序として、第１の画素領域の画素行、第２の画素領域の画素行、第３の画素領域の画素行、第４の画素領域の画素行というように、４つの画素領域の画素行に、交互に信号を書き込むことになる。
【００５９】
ここで、任意のデータ線であるＤｊの信号電圧の極性が、１画素行分の信号を書き込む期間である１水平期間毎に、コモン電極電圧Ｖｃｏｍに対して交互に変化している。このため、図示した垂直期間に置いては、第１の画素領域には正の極性の信号、第２の画素領域には負の極性の信号、第３の画素領域には正の極性の信号、第４の画素領域には負の極性の信号が書き込まれることになる。
【００６０】
次の垂直期間においては、データ線の極性を反転させることで、第１の画素領域には負の極性の信号、第２の画素領域には正の極性の信号、第３の画素領域には負の極性の信号、第４の画素領域には正の極性の信号が書き込まれる。
【００６１】
すなわち、各画素領域の全ての画素に、同一の極性の信号が書き込まれ、かつ、隣り合う画素領域では、信号の極性が異なっている状態となり、書き込まれる信号の極性は、垂直期間毎に変化することになる。
【００６２】
本実施例において、画素領域を分割する際に、各画素領域に含まれる画素列の数がほぼ等しく、分割数が偶数の場合、より大きな効果を奏することができる。その理由は、分割した画素領域の数が偶数で、それぞれの画素領域に含まれる画素行が等しい場合、１水平期間毎に必ず映像信号の極性が変化するように、信号を書き込む画素領域を選択することができるからである。
【００６３】
さらに、本実施例において、１画面分の信号を書き込む１垂直期間を、８．３ｍｓ以下（垂直同期信号周波数１２０Ｈｚ以上）にしてもよい。この場合、フリッカ低減の効果がより大きくなる。その理由は、１垂直期間を８．３ｍｓ以下とすることで、画素に信号が書き込まれる時間が短くなり、リーク電流による画素容量の電圧変動が小さくなると共に、フレーム周波数が高くなることで、人の目でちらつきが認識しづらくなるためである。
【００６４】
以下に、上記した駆動方法を実現する駆動回路について説明する。図１０は、本発明の第３の実施例の液晶表示装置の構成を示す図である。本発明の液晶表示装置は、図中Ｄ１からＤｍで示したデータ線と、Ｇ１からＧ２ｋで示したゲート線との各交点に、図３に示すような画素トランジスタ１３、画素容量１５、蓄積容量１４で構成される画素がマトリクス状に配置された画素マトリクス１０を有しており、この画素マトリクスが形成されたマトリクス基板と、各画素の画素容量の共通な電極であるコモン電極が形成された対向基板（不図示）とで、液晶を挟持した構造を有しており、その画素マトリクスは、ゲート線に平行に複数の画素領域に分割されている。図１０に示す例では、２つの画素領域１０−１、１０−２に分割した例が示されているが、２以上の整数であれば任意の数を用いてもよいことは勿論である。なお、図１０の画素マトリクス１０の構成は、図１に示したものと同一である。
【００６５】
各画素領域には、それぞれｋ行の画素行を有しており、画素マトリクス１０全体として２ｋ行の画素行がある。また２つの画素領域１０−１、１０−２の画素で共通の画素列に含まれる画素は、同一のデータ線に接続されている。
【００６６】
データ線１２、ゲート線１１を駆動するデータドライバ回路２０とゲートドライバ回路３０が、マトリクス基板状に形成されたものである。データドライバ回路２０とゲートドライバ回路３０は、その製造工程において、画素マトリクス１０の画素トランジスタ（ＴＦＴ）と同時にマトリクス基板状上に形成されるＴＦＴで構成してもよい。ＴＦＴは、好ましくは、多結晶シリコンＴＦＴよりなる。
【００６７】
図１１は、図１０のデータドライバ回路２０の構成の一例を示す図である。この回路は、シフトレジスタ２１とスイッチ・アレイ２２１〜２２ｍを備えて構成されている。シフトレジスタ２１の構成例として、図１２に示すようなスタティク型シフトレジスタを用いることができる。図１０では、６本の映像信号Ｓ１〜Ｓ６を同時に画素マトリクスに供給する例が示されているが、映像信号の本数は１以上の整数であれば任意の数を用いてもよいことは勿論である。
【００６８】
スイッチ・アレイは、６個ずつ同時にシフトレジスタ２１からの信号により制御される。スイッチ２２１〜２２６はシフトレジスタ２１からの信号ＳＲ１がハイレベルのときオンし、映像信号Ｓ１〜Ｓ６をデータ線Ｄ１〜Ｄ６に出力する。つづいてＳＲ２がハイレベルのとき、データ線Ｄ７〜Ｄ１２に接続するスイッチがオンし、映像信号Ｓ１〜Ｓ６をデータ線Ｄ７〜Ｄ１２に出力する。このように、映像信号Ｓ１〜Ｓ６を、順次、データ線にサンプリングしていく。
【００６９】
図１２を参照すると、図１１のシフトレジスタ２１は、Ｄラッチを複数段接続して構成される。１段目のラッチは、クロックドインバータ２１１（クロック信号ＤＣＬＫでオン・オフ制御される）と、入力と出力が互いに接続されたインバータ２１２と、クロックドインバータ２１３（クロック信号ＤＣＬＫの相補信号／ＤＣＬＫでオン・オフ制御される）よりなるフリップフロップを備え、インバータ２１３の出力値が、インバータ２１４とインバータ２１５（反転型ドライバ回路）を介して信号ＳＲ１として出力される。１段目のラッチの出力を受ける２段目のラッチは、１段目の構成と同様の構成とされる。すなわち、クロックドインバータ２１６（クロック信号／ＤＣＬＫでオン・オフ制御される）と、入力と出力が互いに接続されたインバータ２１７と、クロックドインバータ２１８（クロック信号ＤＣＬＫでオン・オフ制御される）よりなるフリップフロップを備え、インバータ２１７の出力値が、インバータ２１９とインバータ２２０（反転型ドライバ回路）を介して信号ＳＲ１として出力される。２段目のＤラッチのクロック信号として、１段目のＤラッチに供給されるクロック信号と相補の関係の信号が供給される。１段目のラッチは、クロック信号ＤＣＬＫのハイレベルで入力されるスタート信号ＤＳＴを出力し、クロック信号ＤＣＬＫのロウレベルで、クロックドインバータ２１１がオフし、インバータ２１２とクロックドインバータ２１３のフィードバックループが接続されてフリップフロップを構成し、データを保持する。２段目のラッチはクロック信号ＤＣＬＫに関して１段目のラッチと逆の動作を行い、これにより、信号ＤＳＴが、クロック信号ＤＣＬＫに駆動されシフトレジスタ２１内を伝搬する。
【００７０】
図１３は、図１０のゲートドライバ回路３０の構成の一例を示す図である。図１３を参照すると、ゲートドライバ回路３０は、２つに分割された画素領域に対応した２つの走査回路３１、３２を備えて構成されている。
【００７１】
図１４は、各走査回路の構成例を示す図である。図１４を参照すると、スタート信号ＧＳＴをクロックでシフトするスタティク型シフトレジスタを構成する１段目のＤラッチ（クロック信号ＧＣＬＫ１でオン・オフ制御されるクロックドインバータ３１１と、インバータ３１２と、クロック信号／ＧＣＬＫ１でオン・オフ制御されるクロックドインバータ３１３）と、Ｄラッチの出力と、デコード信号ＧＤＥＣ信号のＮＡＮＤをとるＮＡＮＤゲート３１４、および、インバータ列３１５〜３１７を備え、インバータ３１７（反転型ドライバ回路）からゲート信号Ｇ１（走査信号）が出力される。ゲート信号Ｇ２を生成出力する回路は、２段目のＤラッチ（クロック信号／ＧＣＬＫ１でオン・オフ制御されるクロックドインバータ３２１、インバータ３２２、クロック信号ＧＣＬＫ１でオン・オフ制御されるクロックドインバータ３２３）と、このＤラッチの出力と、デコード信号ＧＤＥＣ信号のＮＡＮＤをとるＮＡＮＤゲート３２４、および、インバータ列３２５〜３２７を備えている。なお、走査回路３１、３２では、デコード信号ＧＤＥＣはそれぞれＧＤＥＣ１、ＧＤＥＣ２とされ、スタート信号ＧＳＴはそれぞれＧＳＴ１、ＧＳＴ２、クロック信ＧＣＬＫはそれぞれＧＣＬＫ１、ＧＣＬＫ２とされる。他のゲート信号Ｇ３、Ｇｋ、…を生成する回路も同様の構成とされる。なお、シフトレジスタの出力と外部からのデコード信号との論理積が得られる回路であれば、その他の組み合わせであってもよいことは勿論である。
【００７２】
また、ゲートドライバ回路３０の構成として、表示装置外部からの信号で任意のゲート線に任意のタイミングでパルスを出力するデコード回路を備えた構成としてもよい。この場合、画素領域毎にデコード回路からなるゲートドライバ回路を設ける必要はない。
【００７３】
前記実施例では、データドライバ回路２０、ゲートドライバ回路３０に用いられる各シフトレジスタとして、一方向にだけシフトする回路を示しているが、これらに、双方向にシフト方向が変えられる機能を有したシフトレジスタを用いてもよい。
【００７４】
データドライバ回路２０は、入力された映像信号を増幅するアンプ、あるいはバッファ回路を有していてもよい。さらに、データドライバ回路２０は、映像信号をデジタル信号として入力し、それをアナログ信号に変換するＤＡ変換機能を具備していてもよい。この場合、ＤＡ変換回路をＴＦＴで構成し、マトリクス基板状上に形成してもよい。
【００７５】
図１０に示した実施例では、ゲートドライバ回路３０を画素マトリクスの一辺にだけ配置した例が示されている。本発明はかかる構成に限定されるものではない。例えば第４の実施例として、図１７に示すように、画素マトリクスの両辺にそれぞれゲートドライバ回路３０−１、３０−２を配置してもよい。
【００７６】
さらに、第５の実施例として、図１８に示すように、画素マトリクス１０のデータ線１１（全てのデータ線）を、１水平期間毎に、任意の電圧に予備・充放電する機能を有するプリチャージ回路４０を設けてもよい。
【００７７】
本発明の液晶表示装置に映像信号を書き込む動作は、前記第１の実施例の動作と同じである。
【００７８】
データドライバ回路２０の動作について以下に説明する。図１５は、図１０及び図１１に示したデータドライバ回路２０の動作の一例を示すタイミングチャートである。図１５において、期間Ｔｈは、液晶表示装置の１画素行に信号を書き込む期間である１水平期間を示しており、ＤＳＴはシフトレジスタ２１の転送端子に供給されるスタート信号であり、ＤＣＬＫ、／ＤＣＬＫは相補クロック信号を示している。Ｓ１からＳ６は回路に入力される映像信号を示しており、ＳＲ１からＳＲｉはシフトレジスタ２１の出力信号を示している。スタート信号ＤＳＴとしてパルスが供給されると、クロックＤＣＬＫに同期してシフトレジスタ２１からパルス信号ＳＲ１、ＳＲ２、ＳＲ３、…ＳＲｉ、…が順次出力されていく。この出力パルスＳＲ１、ＳＲ２、ＳＲ３、…ＳＲｉによりスイッチ・アレイ２２が６個ずつオン−オフすることで、その時に、Ｓ１からＳ６に供給されている映像信号がデータ線にサンプリングされる。これをｉ回繰り返すことで、全てのデータ線に、順次、映像信号がサンプリングされる。
【００７９】
次に、ゲートドライバ回路３０の動作について、図１６は、図１２及び図１３に示したゲートドライバ回路３０の動作の一例を示すタイミングチャートである。期間Ｔｈは１垂直期間を示しており、ＧＳＴ１、ＧＳＴ２は、それぞれ、第１の画素領域１０−１に対応する第１の走査回路３１、第２の画素領域１０−２に対応する第２の走査回路３２のスタート信号を示している。ＧＣＬＫ１、／ＧＣＬＫ１は、第１の走査回路３１の相補クロック信号であり、ＧＣＬＫ２、／ＧＣＬＫ２は第２の走査回路３２の相補クロック信号である。ＧＤＥＣ１、ＧＤＥＣ２は、それぞれ第１の走査回路３１、第２の走査回路３２におけるシフトレジスタの出力波形を波形整形するためのデコード信号である。
【００８０】
クロック信号ＧＣＬＫ１とクロック信号ＧＣＬＫ２の周期は、２水平期間の周期２Ｔｈと等しく、クロック信号ＧＣＬＫ１とクロック信号ＧＣＬＫ２は、互いに１水平期間Ｔｈだけ位相がずれている。同様に、スタート信号ＧＳＴ１とＧＳＴ２のパルスも、互いに１水平期間Ｔｈだけ位相がずれた状態で、ゲートドライバ回路３０に供給される。
【００８１】
図１５に示すような信号をゲートドライバ回路３０に供給すると、第１及び第２の走査回路３１、３２のシフトレジスタ（図１４のＤラッチの列）の出力として、２水平期間２Ｔｈの周期で、パルスが順次出力され、この出力信号と、デコード信号ＧＤＥＣ１、ＧＤＥＣ２との論理積が、第１、第２の走査回路３１及び３２の出力として、ゲート線１１に供給される。第１、第２の走査回路３１、３２のクロックＧＣＬＫ１、ＧＣＬＫ２が１水平期間Ｔｈだけシフトしており、且つ、デコード信号ＧＤＥＣ１、ＧＤＥＣ２により、ほぼＴｈと同じ長さのパルスに波形整形されるため、結果として、第１、第２の走査回路３１、３２から、１水平期間Ｔｈの周期で、交互にパルスが出力されることになる（例えばＧ１とＧｋ＋１のパルス出力、つづいてＧ２とＧｋ＋２のパルス出力、…、Ｇｋ及びＧ２ｋ＋１のパルス出力）。
【００８２】
データドライバ回路２０、ゲートドライバ回路３０の動作により、１水平期間毎に全てのデータ線に映像信号が供給され、分割された画素領域の１画素行毎にデータ線に供給された信号が画素に書き込まれ、水平期間毎に映像信号が書き込まれる画素領域が変化するという動作が可能となり、前記実施例と同様の動作を実現することができる。
【００８３】
本実施例において、データドライバ回路、ゲートドライバ回路、あるいは、プリチャージ回路等の周辺回路の少なくとも１つを、画素トランジスタが形成されるＴＦＴ（薄膜トランジスタ）基板上に、ＴＦＴで構成してもよい。この場合、好ましくは、多結晶（ポリシリコン）ＴＦＴが用いられる。多結晶ＴＦＴは、電界効果移動度が高く、駆動回路等の周辺回路をＴＦＴ基板上に作製する場合に好適とされ、高精細、大画面に必要な高速、大電流スイッチングが可能である。
【００８４】
画素に、Ｒ（赤）、Ｇ（緑）、Ｂ（青）のいずれかの色を透過する色素層よりなるカラーフィルタ（不図示）を、アクティブ基板、あるいは対向基板のいずれかに配置する構成としてもよい。カラー液晶モニタが提供される。
【００８５】
上記した実施例の液晶表示装置は、画素の高開口率化を実現し、面内輝度むら及びフリッカを低減しており、液晶プロジェクタ装置に用いて好適とされる。また、上記した実施例の液晶表示装置は、液晶モニタ、携帯電話機、ＰＤＡ（パーソナルデジタルアシスタンツ）等の携帯端末装置に用いて好適とされる。なお、上記実施例では、データ線がスイッチをなす画素トランジスタ（ＴＦＴ）のソースに接続され、画素トランジスタのドレインが画素電極に接続される例に即して説明したが、画素トランジスタ（ＴＦＴ）のドレインがデータ線に接続され、ソースが画素電極に接続される構成としてもよいことは勿論である。以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるのではなく、本発明の原理に準ずる範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【産業上の利用可能性】
【００８６】
本発明は、画素の高開口率化を実現し、面内輝度むら及びフリッカを低減しており、液晶プロジェクタ、液晶モニタ、通信端末、携帯端末等、各種情報装置に用いて好適とされる。
【図面の簡単な説明】
【００８７】
【図１】本発明の第１の実施例の液晶表示装置の構成を示す図である。
【図２】本発明の第１の実施例の液晶表示装置の動作を説明するタイミング図である。
【図３】本発明の第１の実施例の液晶表示装置の画素の等価回路を示す図である。
【図４】本発明の第１の実施例の液晶表示装置に書き込まれる映像信号の極性を模式的に示す図である。
【図５】本発明の第１の実施例の液晶表示装置に書き込まれる映像信号の極性を模式的に示す図である。
【図６】本発明の第１の実施例の液晶表示装置に書き込まれる映像信号の極性を模式的に示す図である。
【図７】本発明の第１の実施例の液晶表示装置の画素トランジスタのドレイン−ソース間電圧を示した図である。
【図８】本発明の第２の実施例の液晶表示装置の構成を示す図である。
【図９】本発明の第２の実施例の動作を説明するタイミング図である。
【図１０】本発明の第３の実施例の液晶表示装置の構成を示す図である。
【図１１】図１０のデータドライバ回路の構成例を示す図である。
【図１２】図１１のデータドライバ回路を構成するシフトレジスタの一例を示す図である。
【図１３】図１０のゲートドライバ回路の構成を示す図である。
【図１４】図１３のゲートドライバ回路を構成するシフトレジスタの一例を示す図である。
【図１５】本発明の第３の実施例のデータドライバ回路の動作を説明するタイミング図である。
【図１６】本発明の第３の実施例の図ゲートドライバ回路のタイミングチャートである。
【図１７】本発明の第４の実施例の液晶表示装置の構成を示す図である。
【図１８】本発明の第５の実施例の液晶表示装置の構成を示す図である。
【図１９】従来の液晶表示装置の構成を示す図である。
【図２０】従来の液晶表示装置の動作を説明するためのタイミング図である。
【図２１】従来の液晶表示装置の画素トランジスタのドレイン−ソース間電圧を示すグラフである。
【符号の説明】
【００８８】
１０  画素マトリクス
１１  ゲート線
１２  データ線
１３  画素トランジスタ
１４  蓄積容量
１５  画素容量
１６  蓄積容量線
２０  データドライバ回路
２１  シフトレジスタ
２２  スイッチ
３０  ゲートドライバ回路
３１、３２  走査回路
４０  プリチャージ回路
２１１、２１３、２１６、２１７  クロックドインバータ
２１２、２１４、２１５、２１７、２１９、２２０  インバータ
３１１、３１３、３２１、３２３  クロックドインバータ
３１２、３１５〜３１７、３２２、３２５〜３２７  インバータ
Ｄ１〜Ｄｍ  データ線
Ｇ１〜Ｇ４ｋ  ゲート線
Ｐ１，ｊ〜Ｐ４ｋ，ｊ  画素容量
Ｖｓｄ（１，ｊ）〜Ｖｓｄ（２ｋ，ｊ）  画素トランジスタドレイン−ソース間電圧
Ｖｃｏｍ  コモン電極電圧
ＤＳＴ  データドライバ回路スタート信号
ＤＣＬＫ、／ＤＣＬＫ  データドライバ回路クロック信号
Ｓ１〜Ｓ６  データドライバ回路に供給される映像信号
ＧＳＴ、ＧＳＴ１、ＧＳＴ２  ゲートドライバ回路スタート信号
ＧＣＬＫ、／ＧＣＬＫ、ＧＣＬＫ１、／ＧＣＬＫ１、ＧＣＬＫ２、／ＧＣＬＫ２  ゲートドライバ回路クロック信号
ＧＤＥＣ、ＧＤＥＣ１、ＧＤＥＣ２  ゲートドライバ回路デコード信号
Ｔｈ  １水平期間
Ｔｆ  １垂直期間
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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