(57)【要約】【課題】  ＣＯＰ起因による不揮発性メモリセルのビット不良を確実に選別する。【解決手段】  書き込み時（電子注入）において、書き込み電圧を通常の１／２程度とし、書き込み時間を５〜３０倍程度に延長させて不揮発性メモリセル４ａに書き込みを行う。正常のメモリセルでは、通常の書き込み電圧の半分程度である約５Ｖ程度では電荷注入が起こらず、しきい値電圧Ｖｔｈがほとんど上昇しないが、チャネル領域に結晶欠陥９を有する不揮発性メモリセル４ａでは、該結晶欠陥９のチャネル領域に電界集中が発生してしまい、ＦＮトンネル現象によってフローティングゲートＦＧに電子が通常よりも短時間で注入され、不揮発性メモリセル４ａのしきい値電圧Ｖｔｈが上昇して書き込みがされてしまうことになる。【選択図】  図７ 
2005135506.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルを有する半導体集積回路装置であって、
第１の書き込み電圧、および前記第１の書き込み電圧よりも低い第２の書き込み電圧を生成する電圧発生回路を備え、
前記電圧発生回路は、
通常動作時にはワードドライバにワード線電圧として供給する第１の書き込み電圧を生成し、前記不揮発性メモリセルの検査時には前記ワードドライバにワード線電圧として供給する第２の書き込み電圧を生成することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、
前記電圧発生回路が生成する第２の書き込み電圧は、前記第１の書き込み電圧の１／２程度であることを特徴とする半導体集積回路装置。
【請求項３】
請求項１または２記載の半導体集積回路装置において、
前記電圧発生回路が前記第２の書き込み電圧をワード線に印加する時間は、前記第１の書き込み電圧を前記ワード線に印加する時間の５倍程度以上であることを特徴とする半導体集積回路装置。
【請求項４】
複数の不揮発性メモリセルを有する半導体集積回路装置の検査方法であって、
ワード線に通常の書き込み電圧よりも低い電圧を長時間印加し、正常な前記不揮発性メモリセルのしきい値電圧よりも、大きなしきい値電圧の変化を起こした不揮発性メモリセルを不良として検出することを特徴とする半導体集積回路装置の検査方法。
【請求項５】
請求項４記載の半導体集積回路装置の検査方法において、
前記ワード線に印加する電圧は、通常書き込み時のワード線印加電圧の１／２程度であることを特徴とする半導体集積回路装置の検査方法。
【請求項６】
請求項４または５記載の半導体集積回路装置の検査方法において、
前記ワード線への電圧印加時間は、通常書き込み時のワード線への電圧印加時間の５倍程度以上であることを特徴とする半導体集積回路装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の検査技術に関し、特に、半導体ウエハの表面欠陥に起因するメモリセルの不良検出に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、電子システムの高性能化、小型化などに伴い、制御用のプログラムやデータの書き換えが容易なフラッシュメモリなどの不揮発性メモリを内蔵した半導体集積回路装置に対するニーズも高まっている。
【０００３】
このような半導体集積回路装置においては、スクリーニングテストにより、不揮発性メモリなどが有する潜在欠陥を除去している。スクリーニングテストは、半導体集積回路装置を高温下において、定格もしくはそれを超える電源電圧を印加し、デバイスに電流を流して温度ならびに電圧ストレスを半導体集積回路装置に加えることによって、時間とストレスに依存する故障を起こすデバイスを取り除いている。
【０００４】
また、スクリーニングテストにおいては、不揮発性メモリのメモリセルに対してディスターブテストが行われる。このディスターブテストは、メモリセルの消去／書き込みを行い、選択されたメモリセルに対してデータの書き換わりなどがないかをチェックしている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、上記のような半導体集積回路装置における試験技術では、次のような問題点があることが本発明者により見い出された。
【０００６】
半導体ウエハの表面欠陥の１つとして、たとえば、ＣＯＰ（Ｃｒｙｓｔａｌ  Ｏｒｉｇｉｎａｔｅｄ  Ｐａｒｔｉｃｌｅ）があり、半導体集積回路装置の微細化に伴い、該ＣＯＰによる影響が大きくなっている。ＣＯＰは、ＣＺ法などによってシリコン単結晶を引き上げる際に、固液界面から導入される過剰な原子空孔が冷却過程中に凝集したものである。
【０００７】
たとえば、ＣＯＰが不揮発性メモリのメモリセルを形成するトランジスタのチャネル領域に存在すると、低温での読み出し動作時にＣＯＰが存在するチャネル領域で電界集中が発生して抵抗となり、トランジスタのソース−ドレイン間電流Ｉｄｓが充分に流れなくなり、読み出し不良が発生してしまう恐れがある。
【０００８】
特に、自動車機器向けの半導体集積回路装置では、低温から高温まで幅広い使用温度範囲が求められているので、通常温度範囲で不揮発性メモリに書き込まれたデータが低温又は高温の温度範囲において、読み出し不良が顕著に発生してしまう傾向にある。
【０００９】
また、ディスターブテストにおいては、メモリセルのチャネル領域にＣＯＰが存在しても、トランジスタのＦＮトンネル酸化膜がＣＯＰの形状に沿って適切な膜厚でできてしまうことになるので、常温での消去／書き込み／読み出しは問題なく行われ、ビット不良を検出できず、半導体集積回路装置の信頼性を低下させてしまう要因となっている。
【００１０】
本発明の目的は、ＣＯＰ起因のビット不良を確実に選別することのできる半導体集積回路装置およびその検査方法を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明は、複数の不揮発性メモリセルを有する半導体集積回路装置であって、第１の書き込み電圧、および該第１の書き込み電圧よりも低い第２の書き込み電圧を生成する電圧発生回路を備え、該電圧発生回路は、通常動作時にはワードドライバにワード線電圧として供給する第１の書き込み電圧を生成し、不揮発性メモリセルの検査時にはワードドライバにワード線電圧として供給する第２の書き込み電圧を生成するものである。
【００１４】
また、本願のその他の発明の概要を簡単に示す。
【００１５】
本発明は、複数の不揮発性メモリセルを有する半導体集積回路装置の検査方法であって、ワード線に通常の書き込み電圧よりも低い電圧を長時間印加し、正常な不揮発性メモリセルのしきい値電圧よりも、大きなしきい値電圧の変化を起こした不揮発性メモリセルを不良として検出するものである。
【００１６】
また、本発明は、ワード線に印加する電圧が、通常書き込み時のワード線印加電圧の１／２程度よりなるものである。
【００１７】
さらに、本発明は、ワード線への電圧印加時間が、通常書き込み時のワード線への電圧印加時間の５倍程度以上よりなるものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１９】
（１）ＣＯＰ起因による不揮発性メモリセルの不良を確実に検出することができる。
【００２０】
（２）上記（１）により、不揮発性メモリを搭載した半導体集積回路装置やそれらを搭載した機器の信頼性を大幅に向上させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００２２】
図１は、本発明の一実施の形態による不揮発性メモリの概略チップレイアウト図、図２は、図１の不揮発性メモリに設けられた電圧発生回路のブロック図、図３は、図１の不揮発性メモリに設けられた不揮発性メモリセルの上面図、図４は、図３の不揮発性メモリセルのＡ−Ａ’断面図、図５は、図３の不揮発性メモリセルのＢ−Ｂ’断面図、図６は、本発明の一実施の形態によるＣＯＰ起因による結晶欠陥が存在するメモリセルの上面図、図７は、図６の不揮発性メモリセルのＡ−Ａ’断面図、図８は、図６の不揮発性メモリセルのＢ−Ｂ’断面図、図９は、図１の不揮発性メモリにおける通常動作時、およびテスト時の書き込み電圧、書き込みパルス時間の一例をそれぞれ示した説明図、図１０は、本発明の一実施の形態による正常の不揮発性メモリセルと結晶欠陥を有した不揮発性メモリセルとのワード線印加時間／しきい値電圧の関係をそれぞれ示した説明図である。
【００２３】
本実施の形態において、不揮発性メモリ（半導体集積回路装置）１は、たとえば、フラッシュメモリなどからなる。図１は、不揮発性メモリ１における半導体チップＣＨの概略レイアウト図である。
【００２４】
半導体チップＣＨにおいて、右上方には制御回路２が設けられており、該制御回路２の下方には電圧発生回路３が設けられている。これら制御回路２、および電圧発生回路３の右側には、メモリアレイ４が設けられており、該メモリアレイ４の下方には、ＩＯ／バッファ回路５が設けられている。
【００２５】
メモリアレイ４は、複数の不揮発性メモリセル４ａ（図３）がアレイ状に構成されており、それぞれの不揮発性メモリセル４ａは、ワード線とビット線、およびソース線にそれぞれ接続される。
【００２６】
また、メモリアレイ４には、アクセス対象となるワード線を選択するためのデコーダ回路、ビット線電位を増幅して不揮発性メモリセル４ａから読み出したデータを決定するセンスアンプなどを含む。
【００２７】
制御回路２は、不揮発性メモリ１の読み出し、書き込み、消去などの動作を制御する。ＩＯ／バッファ回路５は、外部との入出力を行い、不揮発性メモリセル４ａへ書き込むデータ、または不揮発性メモリセル４ａから読み出されたデータを外部と入出力する際に一時的に格納するバッファ回路を有する。
【００２８】
図２は、書き込み動作時に不揮発性メモリセル４ａに印可するワード線電圧を発生する電圧発生回路３の構成例を示したブロック図である。
【００２９】
電圧発生回路３は、昇圧回路６、基準電圧発生回路７、ならびに比較回路８から構成されている。昇圧回路６は、外部から供給される電圧ＶＣＣが入力され、昇圧した電圧を出力する。この昇圧回路６は、たとえば、複数の昇圧段を有するチャージポンプ回路のようなものであってよい。
【００３０】
また、基準電圧発生回路７は、書き込み動作時、消去動作時、ディスターブテスト時のそれぞれで必要とされる適切な電圧を出力するための比較電圧を発生する。
【００３１】
比較回路８の入力部には、昇圧回路６が昇圧した電圧、および基準電圧発生回路７が発生した比較電圧がそれぞれ入力されている。この比較回路８は、入力された昇圧回路６が出力する昇圧電圧と、基準電圧発生回路７が出力する基準電圧とを比較し、基準電圧と大凡等しい電圧を出力電圧Ｖｏｕｔとして出力する。
【００３２】
比較電圧は回路、またはプロセスのばらつきを吸収するためのトリミングを行うように構成されることが多い。また、比較電圧は、昇圧電圧を抵抗により電圧分割をしたものと比較するように構成してもよい。
【００３３】
ディスターブテスト時に不揮発性メモリセル４ａに印可する電圧は、書き込み動作時の書き込み電圧よりも低い電圧とされるが、チャージポンプ回路に供給するクロック周波数を低く変化させ、若しくは動作させる昇圧段を減らすことにより電圧を発生させることができる。
【００３４】
図３は、不揮発性メモリセル４ａの上面図、図４は、図３の不揮発性メモリセル４ａのＡ−Ａ’断面図、および図５は、図３の不揮発性メモリセル４ａのＢ−Ｂ’断面図である。
【００３５】
不揮発性メモリセル４ａは、たとえば、２層ポリシリコン構造の１トランジスタ方式のスタックゲート型からなる。不揮発性メモリセル４ａは、ソースＳ、ドレインＤからなる拡散層と、それらソースＳ−ドレインＤ間の半導体基板Ｗ上にゲート酸化膜を介してフローティングゲートＦＧ、およびコントロールゲートＣＧがスタックド構造に構成されている。
【００３６】
フローティングゲートＦＧは、導体性の電荷蓄積層であり、該フローティングゲートＦＧに電荷を注入し、または引き抜くことでしきい値電圧を変化させ、しきい値電圧に対応して記録するデータを電気的に書き換え可能であり、データを書き換えるために書き込み／消去を行う。
【００３７】
この不揮発性メモリセル４ａにおける書き込み動作を説明する。
【００３８】
コントロールゲートＣＧ（ワード線）に、たとえば約１０Ｖ程度、ソースＳ（ソース線）、ドレインＤ（データ線）に、たとえば約０Ｖ程度、ならびに半導体基板Ｗ（基板電位）に、たとえば、−１０Ｖ程度を印加し、ＦＮトンネル現象によりフローティングゲートＦＧに電子（電荷）を注入する。
【００３９】
図６は、ＣＯＰ起因による結晶欠陥９が存在する不揮発性メモリセル４ａの上面図、図７は、図６の不揮発性メモリセル４ａのＡ−Ａ’断面図、ならびに図８は、図６の不揮発性メモリセル４ａのＢ−Ｂ’断面図である。ここで、図６においては、結晶欠陥９を分かりやすくするためにフローティングゲートＦＧとコントロールゲートＣＧとを記載していないが、実際には、図７、および図８に示すように、チャネル領域上方には、フローティングゲートＦＧとコントロールゲートＣＧとが位置している。
【００４０】
この場合、図示するように、不揮発性メモリセル４ａのチャネル領域に結晶欠陥９が存在しており、この結晶欠陥９の形状に沿ってゲート酸化膜、フローティングゲートＦＧ、およびコントロールゲートＣＧが形成されている。
【００４１】
次に、本実施の形態による結晶欠陥９を含んだ不揮発性メモリセル４ａの不良を検出するテスト技術について説明する。ここで、この検出テストは、通常の書き込み／読み出しが正常に行われたか否かを各不揮発性メモリセル４ａにおいてテストするディスターブテストの最後に行われる。この時、電圧発生回路３は、約１０Ｖ程度の通常の書き込み電圧を生成する。
【００４２】
まず、書き込み時（電子注入）において、書き込み電圧を通常の１／２程度とし、書き込み時間を５〜３０倍程度に延長させて不揮発性メモリセル４ａに書き込みを行う。この時、電圧発生回路３は、前述したようにチャージポンプ回路に供給するクロック周波数を低く変化させ、あるいは動作させる昇圧段を減らすことにより、通常の書き込み電圧の１／２程度である５Ｖ程度の電圧を発生させる。
【００４３】
図９は、不揮発性メモリにおける通常動作時の書き込み電圧（ワード線印加電圧）、書き込みパルス時間（ワード線電圧印加時間）、およびテスト時の書き込み電圧（ワード線印加電圧）、書き込みパルス時間（ワード線電圧印加時間）の一例をそれぞれ示したものである。
【００４４】
図示するように、通常の書き込み時に、書き込み電圧が約１０Ｖ程度で、書き込みパルス時間が約５ｍｓ程度の場合（図９、網掛けで示した領域）、テスト時には、書き込み電圧を通常時の半分程度の５Ｖ程度とし、書き込みパルス時間を通常時の６倍程度となる３０ｍｓの時間で印加する（図９、ハッチングで示した領域）。前述の通り、通常の書込動作においてはワード線に１０Ｖの電圧が印可され、半導体基板Ｗに−１０Ｖを印加するのであるが、テスト時においては半導体基板Ｗに−５Ｖを印加すればよい。すなわち、不揮発性メモリセル４ａのフローティングゲートＦＧに印加される電圧が、通常書込動作時にフローティングゲートＦＧに印加される電圧の半分程度の電圧であればよい。
【００４５】
図１０は、正常の不揮発性メモリセル（図１０、正常品）、およびチャネル領域に結晶欠陥９を有した不揮発性メモリセル（図１０、Ｓａｍｐｌｅ１〜Ｓａｍｐｌｅ４）における書き込み電圧が約５Ｖ程度に印加した際のワード線印加時間と不揮発性メモリセル４ａのしきい値電圧との関係をそれぞれ示した図である。
【００４６】
電界集中が発生しない正常な不揮発性メモリセルでは、通常の書き込み電圧の半分程度である約５Ｖ程度では電荷注入が起こらず、しきい値電圧Ｖｔｈがほとんど上昇しないので不揮発性メモリセル４ａに書き込みがされないことになる。
【００４７】
一方、図６〜図８に示すようなチャネル領域に結晶欠陥９を有する不揮発性メモリセルでは、該結晶欠陥９のチャネル領域に電界集中が発生してしまい、ＦＮトンネル現象によってフローティングゲートＦＧに電子が通常よりも短時間で注入され、不揮発性メモリセル４ａのしきい値電圧Ｖｔｈが上昇して書き込みがされてしまうことになる。
【００４８】
この場合の不揮発性メモリセル４ａにおけるしきい値電圧Ｖｔｈの電圧レベルは、図１０のＳａｍｐｌｅ１〜Ｓａｍｐｌｅ４に示すように、結晶欠陥９の深さなどにより異なることになる。
【００４９】
よって、このテストでは、正常の不揮発性メモリセル４ａにおけるしきい値電圧からはずれた、高いしきい値電圧の変化を起こしている不揮発性メモリセルを結晶欠陥９を有する不良ビットの不揮発性メモリセル４ａであると判断する。
【００５０】
それにより、本実施の形態によれば、ＣＯＰに起因する結晶欠陥９を有した不揮発メモリセル４ａを確実に検出することができるので、不揮発性メモリ１の信頼性を向上させることができる。
【００５１】
また、自動車などの通常温度領域よりも低温、または高温環境下で使用される機器に組み込まれる不揮発性メモリにこのテストを行うことにより、通常温度で書き込まれたデータやプログラムを、低温、または高温の環境下においても正しく読み出すことが可能となる。
【００５２】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５３】
たとえば、不揮発性メモリセルは電荷蓄積領域としてフローティングゲートを有するものについて説明したが、窒化膜を有するものであってもよい。
【００５４】
また、不揮発性メモリとして図１に例を示したが、ＣＰＵその他と共にメモリアレイ、電圧発生回路を有し、１の半導体基板上に混載される不揮発性メモリ混載マイコンであってもよい。不揮発性メモリ混載マイコンの場合、不揮発性メモリへのデータの書込や読み出し動作の制御を制御回路に替えてＣＰＵが行うようにしてもよい。
【００５５】
さらに、実施の形態に基づき説明をしたテスト方法によりテストを行った不揮発性メモリ、または不揮発性メモリ混載マイコンを有し、不揮発性メモリに記憶されたプログラムまたはデータに基づいて制御が行われる機器全般であってよい。
【図面の簡単な説明】
【００５６】
【図１】本発明の一実施の形態による不揮発性メモリの概略チップレイアウト図である。
【図２】図１の不揮発性メモリに設けられた電圧発生回路のブロック図である。
【図３】図１の不揮発性メモリに設けられた不揮発性メモリセルの上面図である。
【図４】図３の不揮発性メモリセルのＡ−Ａ’断面図である。
【図５】図３の不揮発性メモリセルのＢ−Ｂ’断面図である。
【図６】本発明の一実施の形態によるＣＯＰ起因による結晶欠陥が存在する不揮発性メモリセルの上面図である。
【図７】図６の不揮発性メモリセルのＡ−Ａ’断面図である。
【図８】図６の不揮発性メモリセルのＢ−Ｂ’断面図である。
【図９】図１の不揮発性メモリにおける通常動作時、およびテスト時の書き込み電圧、書き込みパルス時間の一例をそれぞれ示した説明図である。
【図１０】本発明の一実施の形態による正常の不揮発性メモリセルと結晶欠陥を有した不揮発性メモリセルとのワード線印加時間／しきい値電圧の関係をそれぞれ示した説明図である。
【符号の説明】
【００５７】
１  不揮発性メモリ（半導体集積回路装置）
２  制御回路
３  電圧発生回路
４  メモリアレイ
４ａ  不揮発性メモリセル
５  ＩＯ／バッファ回路
６  昇圧回路
７  基準電圧発生回路
８  比較回路
９  結晶欠陥
ＣＨ  半導体チップ
Ｓ  ソース
Ｄ  ドレイン
Ｗ  半導体基板
ＦＧ  フローティングゲート
ＣＧ  コントロールゲート
【図１】
2005135506.tif 000003
【図２】
2005135506.tif 000004
【図３】
2005135506.tif 000005
【図４】
2005135506.tif 000006
【図５】
2005135506.tif 000007
【図６】
2005135506.tif 000008
【図７】
2005135506.tif 000009
【図８】
2005135506.tif 000010
【図９】
2005135506.tif 000011
【図１０】
2005135506.tif 000012