(57)【要約】【課題】強い光信号が入力された場合でも十分なバイアス電圧の印加が可能な、安定で低雑音化された半導体受光素子及び光受信モジュールを提供する。【解決手段】光信号を電気信号に変換するフォトダイオード５１と、該フォトダイオード５１に直列に挿入される抵抗素子５３を集積化した半導体受光素子であって、抵抗素子５３に並列接続されたバイパスダイオード５２を備えた構成としたものである。フォトダイオード５１は、ＩｎＰ基板上にＮ＋−ＩｎＧａＡｓ層とｉ−ＩｎＧａＡｓ層とＰ＋−ＩｎＧａＡｓ層を順次積層した層構造で形成され、バイパスダイオード５２も同じ層構造で形成し、フォトダイオード５１の製造プロセスで同時に形成されるものである。また、抵抗素子５３、或いは容量素子５４は、ＩｎＰ基板上に集積一体化される。【選択図】図１
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【特許請求の範囲】
【請求項１】
光信号を電気信号に変換するフォトダイオードと、該フォトダイオードに直列に挿入される抵抗素子を集積化した半導体受光素子であって、前記抵抗素子に並列接続されたバイパスダイオードを備えていることを特徴とする半導体受光素子。
【請求項２】
前記バイパスダイオードは、前記フォトダイオードの層構造と同じ層構造であることを特徴とする請求項１に記載の半導体受光素子。
【請求項３】
前記抵抗素子は薄膜金属抵抗であることを特徴とする請求項１又は２に記載の半導体受光素子。
【請求項４】
容量素子が集積化されていることを特徴とする請求項１又は２に記載の半導体受光素子。
【請求項５】
前記フォトダイオードは、半絶縁性ＩｎＰ基板上にＮ＋−ＩｎＧａＡｓ層とｉ−ＩｎＧａＡｓ層とＰ＋−ＩｎＧａＡｓ層を順次積層した構造であることを特徴とする請求項１に記載の半導体受光素子。
【請求項６】
前記Ｐ＋−ＩｎＧａＡｓ層を、Ｐ＋−ＩｎＰ層に代えた構造を特徴とする請求項５に記載の半導体受光素子。
【請求項７】
前記バイパスダイオードは、前記フォトダイオードと同じ層構造で、かつ同一の工程で同時に作製されていることを特徴とする請求項５又は６に記載の半導体受光素子。
【請求項８】
請求項１〜７のいずれか１項に記載の半導体受光素子をダイキャップコンデンサ上に載置して、電気信号を増幅するプリアンプ集積回路と共にステム台上に搭載され、前記半導体受光素子の受光面に光を集光する集光レンズを備え、筐体内に収納されていることを特徴とする光受信モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光信号を受信しこれを電気信号に変換する半導体受光素子及びそれを用いた光受信モジュールに関する。
【背景技術】
【０００２】
近年の光通信の発達に伴い、通信用の光デバイスは、伝送速度の高速化、高信頼性、高集積化等が求められている。半導体光デバイスでは、例えば、特許文献１に開示のように、ＩｎＰ基板上に形成したメサ構造を有するＰＩＮフォトダイオードと抵抗、コンデンサ、又は他の半導体素子を一体集積化する技術が知られている。この特許文献１では、例えば、フォトダイオードのカソードと集積化された内蔵抵抗の一端が接続され、かつ、この接続点のノードが素子外部に引出される構造が示されている。外部に引出された電極にバイパスコンデンサを接続することで、内蔵抵抗と外部コンデンサとで平滑回路を構成し、フォトダイオードに供給するバイアス電源の安定化、低雑音化を実現させている。
【特許文献１】特開平９−２１３９８８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
光通信技術において、テレコム分野（長距離光通信分野）においては１０Ｇｂｐｓに、データコムの分野では１Ｇｂｐｓを越えようとしている。このような伝送速度の高速化とともに、光信号の微弱化（受光装置の高感度化）も併せて進行している。光信号の微弱化とともに光信号の高速応答化に対応するために、受光素子の受光面積を小さくして接合容量を小さくし、受光素子の応答速度を高めることが行なわれている。
【０００４】
このような光信号の微弱化、高速化に対して、正確かつ安定に受光装置が応答するためには、受光素子のバイアス電源を高安定化、低雑音化しなければならない。上記の特許文献１で開示のフォトダイオードでは、受光素子内の内蔵抵抗の抵抗値を高めて、抵抗と外部コンデンサとで形成される平滑回路の時定数を大きくすることで、受光素子に供給されるバイアス電源を安定化させている。
【０００５】
しかしながら、内蔵抵抗の抵抗値を大きくすると、受光素子で発生する光電流により生じる電圧降下も大きくなる。その結果、強い光信号が入力された場合には、受光素子には十分なバイアス電圧が印加されなくなってしまう。十分なバイアス電圧が印加されない場合には、受光素子の光／電気変換効率が低下し、Ｓ／Ｎ比（信号／雑音比）が悪化してしまう。
本発明は、上述した実情に鑑みてなされたもので、強い光信号が入力された場合でも十分なバイアス電圧の印加が可能な、安定で低雑音化された半導体受光素子及び光受信モジュールの提供を課題とする。
【課題を解決するための手段】
【０００６】
本発明による半導体受光素子は、光信号を電気信号に変換するフォトダイオードと、該フォトダイオードに直列に挿入される抵抗素子を集積化した半導体受光素子であって、抵抗素子に並列接続されたバイパスダイオードを備えた構成としたものである。このフォトダイオードは、ＩｎＰ基板上にＮ＋−ＩｎＧａＡｓ層とｉ−ＩｎＧａＡｓ層とＰ＋−ＩｎＧａＡｓ層を順次積層した層構造で形成され、バイパスダイオードも同じ層構造で形成し、ファイトダイオードの製造プロセスで同時に形成されるものである。また、抵抗素子、或いは容量素子は、ＩｎＰ基板上に集積一体化される。
また、本発明による光受信モジュールは、上述の半導体受光素子をダイキャップコンデンサ上に載置して、電気信号を増幅するプリアンプ集積回路と共にステム台上に搭載され、半導体受光素子の受光面に光を集光する集光レンズを備え、筐体内に収納する構成としたものである。
【発明の効果】
【０００７】
本発明では、内蔵抵抗と並列接続されるバイパスダイオードを設けることにより、内蔵抵抗の抵抗値を大きくし平滑回路の時定数を大きくするようにしても、強い光信号の入力時には、内蔵抵抗に流れる電流をバイパスさせることができる。この結果、内蔵抵抗による電圧降下を、バイパスダイオードの順方向電圧（０.７〜０.８Ｖ程度）以下に抑えることができ、フォトダイオードに対して十分なバイアス電圧を印加することができる。
また、バイパスダイオードは、フォトダイオードの層構造と同じ層構造とすることにより、フォトダイオードの製造プロセスで同時に形成することができるので、バイパスダイオードのための余分なプロセスを必要とせずに設けることができる。
【発明を実施するための最良の形態】
【０００８】
図により本発明の実施形態を説明する。図１（Ａ）は本発明による半導体受光素子の平面図、図１（Ｂ）は半導体受光素子内の回路構成を説明する図である。図中、５１はフォトダイオード（ＰＤ素子）、５２はバイパスダイオード（ＢＤ素子）、５３は抵抗素子、５４は容量素子、６０ａ，６０ｂ，６０ｃ，６０ｄは電極パッド、１００は半導体受光素子を示す。
【０００９】
本発明による半導体受光素子１００は、例えば、一辺が４５０μｍ程度の正方形状のチップで、中央部に受光径が１００μｍφ程度のフォトダイオード５１（以下、ＰＤ素子という）が形成され、これに隣接して径が３０μｍφ程度のバイパスダイオード５２（以下、ＢＤ素子という）が形成される。チップの４隅には、外部素子との電気接続を形成する電極パッド６０ａ〜６０ｄが形成され、これらの間に、抵抗素子５３、容量素子５４が形成されている。ＰＤ素子５１はチップ中央に設けることが光結合効率の点で好ましいが、他の素子についてはＰＤ素子５１の機能を損なわない限り、その位置、形状、寸法等を制限するものではない。
【００１０】
ＰＤ素子５１の平面形状は、製造プロセスの面からは矩形形状が好ましいが、光の入射ビームの断面は大概円形であるので、ＰＤ素子５１の受光面が矩形であると、その４隅が光学的に不活性領域化する。一方、この４隅の領域にも当然に、ＰＤ素子を構成する各半導体層には必要に応じ不純物のドーピングが行なわれるので、接合容量の増大を招く。このため、接合容量のみ増大し光学的には不活性の領域を生じることにもなるので、ＰＤ素子５１の少なくとも受光面は、円形状が望ましいと言える。
【００１１】
電極パッド６０ａ〜６０ｄは、例えば、ＰＤ素子５１のアノードに接続される電極パッドを６０ｄとし、ＰＤ素子５１のカソードと容量素子５４の一方及び抵抗素子５３の一方とに共通に接続される電極パッドを６０ｂとする。また、ＢＤ素子５２のアノードと抵抗素子５３の他方とに共通接続する電極パッドを６０ｃとし、容量素子５４の他方を接続する電極パッドを６０ａとする。
【００１２】
各素子と電極パッドの接続を上述のように割り振ることにより、図１（Ｂ）に示すような回路構成となる。すなわち、抵抗素子５３とＢＤ素子５２とが並列接続され、そのカソード側はＰＤ素子５１のカソード側の電極パッド６０ｂとも共通接続される。この共通接続される電極パッド６０ｂは、外部の外付のバイパスコンデンサに接続することで、チップ内の抵抗素子５３とで平滑回路を形成することが可能となる。
【００１３】
一方、ＰＤ素子５１のアノード側の電極パッド６０ｄは、外部回路のプリアンプに接続され、光信号に対応してＰＤ素子内で発生したフォトキャリアにより光電流が取出される。抵抗素子５３の一方とＢＤ素子５２のアノード側が共通接続された電極パッド６０ｃには、外部のバイアス電源が接続され、ＰＤ素子５１に所定のバイアス電圧が印加される。他方、容量素子５４が接続されている電極パッド６０ａも外部回路と接続される。通常は接地接続されて、抵抗素子５３により高周波特性に優れた平滑回路を構成することができる。
【００１４】
また、容量素子５４に接続された電極パッド６０ａから、光信号入力に対応した信号を取出すことも可能である。すなわち、電極パッド６０ｄから信号を取出す場合には、ＰＤ素子５１を光伝導型デバイス（Photo Conductive Device）として使用することができ、容量素子５４を介して電極パッド６０ａから信号を取出す場合には、光電型デバイス（Photo Voltaic Device）として使用することができる。後者の光電型デバイスとして用いるときは、ＰＤ素子５１のアノード側の電極パッド６０ｄを接地し、入力光による等価抵抗の変化を集積化抵抗との比として検出すればよい。
【００１５】
次に、図２〜図４により各素子の構造について説明する。図２（Ａ）は本発明によるＰＤ素子５１及びＢＤ素子５２の構造例を説明する断面図、図２（Ｂ）は他の例を説明する断面図、図３は抵抗素子の構造例を説明する断面図、図４は容量素子の構造例を説明する断面図である。図中、２は基板、３，３’はＮ＋層、４，４’はｉ層、５，５’はＰ＋層、６は保護膜、７ａ，７ａ’，７ｂ，７ｃは電極、８、１１は絶縁膜、９ａ，９ｂ，１２は配線導体、１０は薄膜金属抵抗を示す。
【００１６】
図２（Ａ）に示すように、基板２は、例えば、鉄（Ｆｅ）をドープした半絶縁性のＩｎＰ基板で、この基板２上には、第１メサ形状のＮ＋層３、ｉ層４、第２メサ形状のＰ＋層５が３層構造で積層される。第１メサ形状のＮ＋層３は、基板のＩｎＰに格子整合するＮ＋−ＩｎＧａＡｓで形成される。ｉ層４はｉ−ＩｎＧａＡｓで形成され、故意に不純物を添加しない層であり、残留不純物の影響により、通常はＮ型で１０１４ｃｍ−３台のキャリア濃度を有する。第２メサ形状のＰ＋層５は、例えば、亜鉛（Ｚｎ）をドープしたＰ＋−ＩｎＧａＡｓで形成され、メサ径は第１のメサ径よりも小さい。
【００１７】
そして、これらＮ＋−ＩｎＧａＡｓ層３、ｉ−ＩｎＧａＡｓ層４、Ｐ＋−ＩｎＧａＡｓ層５の表面全体をｉ−ＩｎＰの保護膜６により保護している。このｉ−ＩｎＰの保護膜６の特性もｉ−ＩｎＧａＡｓ層４と同様である。ＩｎＰの保護膜６によりこれら３層の表面を保護するのは、ＩｎＧａＡｓ材料と無機絶縁膜、特に窒化シリコン（ＳｉＮ）膜との接合界面の特性が悪く、そこに界面準位が多数生成され、これら界面準位を介してＮ＋−ＩｎＧａＡｓ層３とＰ＋−ＩｎＧａＡｓ層５との間のリーク電流が発生するのを防ぐためである。光信号は、ＩｎＰ保護膜６を通って第２のメサの上面に入射し、Ｐ＋−ＩｎＧａＡｓ層５内でほとんど減衰することなく通過し、ｉ−ＩｎＧａＡｓ層４で吸収される。
【００１８】
このｉ−ＩｎＧａＡｓ層４で吸収された光により電子−正孔対が生成され、Ｐ＋−ＩｎＧａＡｓ層５、Ｎ＋−ＩｎＧａＡｓ層３間に逆バイアス（Ｎ＋−ＩｎＧａＡｓ層３が高電位）を印加しておくことにより、電子はＮ＋−ＩｎＧａＡｓ層３に、正孔はＰ＋−ＩｎＧａＡｓ層５にドリフトして光電流が生じる。Ｐ＋−Ｎ＋層間に逆バイアス、すなわち、Ｎ＋層３が高電位となるようなバイアス電圧を印加しておくと、この電界はほとんどｉ−層４で消費される。ｉ−層４のＰ＋層５側が低電位、Ｎ＋層３側が高電位となり、ｉ−層４内で生成したフォトキャリアについて、それぞれへの電極への到達が加速され、高速動作が可能となる。
【００１９】
第２のメサの径は、３０μｍφ程度から数百μｍφに設定される。一般に、Ｐ＋−ＩｎＧａＡｓ層５とＮ＋−ＩｎＧａＡｓ層３とは、間にｉ−ＩｎＧａＡｓ層４を挟む平行平板型のコンデンサを構成する。このコンデンサは寄生容量としてデバイスの高速動作の妨げとなる。したがって、このメサ径を大きくすると入射光との結合は容易となるが、寄生容量もその分増加して高速な光信号に応答できなくなる。しかし、メサ径が３０μｍφより小さい場合は、光結合効率の低下が著しく、集光のための光学部品の配置、及び、その位置精度の制約が厳しくなる。
【００２０】
ＰＤ素子５１のアノード側に対応する第２のメサ頂部、及びカソード側に対応する第１のメサ頂部には、ＩｎＰ保護膜６に開口部が設けられていて、この開口部にそれぞれ電極が形成される。以下、ＰＤ素子５１のアノード側に設けられる電極をＰ電極７ａとし、カソード側に設けられる電極をＮ電極７ｂとする。Ｎ電極７ｂとしてはＡｕＧｅ／Ｎｉの合金が、Ｐ電極７ａはリング状に形成され、Ｐｔ／Ｔｉ／Ｐｔ／Ａｕの積層金属が用いられる。
【００２１】
ＩｎＰ保護膜６の外表面は、ＳｉＮの絶縁膜８で全面を覆い、ＰＤ素子５１の全体を保護している。ＳｉＮ絶縁膜８の厚さは１００ｎｍ〜２００ｎｍ程度が好ましく、これより厚いと外部からの水分の浸入を抑止する等の保護機能が強化されるが、絶縁膜８と半導体材料との熱膨張係数が異なる場合は、両材料間に機械的な応力が発生し、ＰＤ素子５１の受光特性に悪影響を与える。また、ＳｉＮ絶縁膜８中の不純物により、入射光の一部が吸収されＰＤ素子５１の感度を劣化させる場合もある。
【００２２】
本発明におけるＢＤ素子５２は、ＰＤ素子５１と同じ層構造で形成するのが好ましい。しかし、ＢＤ素子５２の直径は、３０μｍφ程度とＰＤ素子５１に対して小さく形成するのが望ましい。すなわち、ＩｎＰ基板２上に第１メサ形状のＮ＋層３’、ｉ層４’、第２メサ形状のＰ＋層５’の３層構造で積層される。第１メサ形状のＮ＋層３’は、基板のＩｎＰに格子整合するＮ＋−ＩｎＧａＡｓで形成される。ｉ層４’はｉ−ＩｎＧａＡｓで形成され、故意に不純物を添加しない層であり、残留不純物の影響により、通常はＮ型で１０１４ｃｍ−３台のキャリア濃度を有する。第２メサ形状のＰ＋層５’は、亜鉛（Ｚｎ）をドープしたＰ＋−ＩｎＧａＡｓで形成され、メサ径は第１のメサ径よりも小さい。
【００２３】
ＢＤ素子５２の層構造を、ＰＤ素子５１の積層構造、並びに、その材料、厚さ、キャリア濃度等も同じにすることにより、ＰＤ素子５１の製造プロセスの中で、ＢＤ素子５２を同時に形成することができ、ＢＤ素子５２のための新たな製造プロセスを追加する必要がなくなる。また、ＢＤ素子５２は、ＰＤ素子５１のように入射光に反応させる必要がなく、むしろ入射光により余剰のキャリアが発生して雑音成分が生じるのは好ましくない。このため、その第２のメサの直径を小さくし、Ｐ電極７ａ’をメサの全面に形成して、光の入射を完全に遮断し、ｉ−ＩｎＧａＡｓ層４’に到達するのを防止するようにする。
【００２４】
図２（Ｂ）は、ＰＤ素子５１及びＢＤ素子５２だけが高くなるのを回避する構造例である。図２（Ａ）の構造で、ｉ−ＩｎＧａＡｓ層４で光を吸収する関係上厚く形成され、一般的には２μｍ前後である。後述する他の抵素子、容量素子は数百ｎｍ程度であるので、ＰＤ素子５１及びＢＤ素子５２のみが突出することになり、チップ保護の面からはあまり好ましくはない。したがって、図２（Ｂ）では、厚めのＩｎＰ基板２に、先ず、深さ２μｍ程度の凹部を形成し、この凹部中にＰＤ素子５１及びＢＤ素子５２（図ではＢＤ素子は省略）を形成したものである。ＰＤ素子５１の層構造は、図２（Ａ）の場合と同じである。凹部は、通常のウエットエッチングにより容易に形成することが可能である。この構成を用いることにより、ＰＤ素子５１及びＢＤ素子５２の高さを全体として一定に保つことが可能で、突出しないようにすることができる。
【００２５】
また、図２（Ｂ）においては、ＰＤ素子５１の電極７ａへの配線は、配線導体９ａで示すようなエアーブリッジ配線としている。エアーブリッジ配線を用いない場合には、配線導体９ｂで示すような形態で、配線はＰＤ素子５１の側壁に沿って凹部の底まで導かれ、次いで凹部の側壁に沿って基板表面まで持ち上げられ、４隅に設けられた電極パッド（図１参照）まで引き回される。
【００２６】
しかし、配線を一度凹部の底まで引き下ろすのは配線長が長くなるうえに、この凹部の底は、Ｎ＋−ＩｎＧａＡｓ層３をＩｎＰ保護膜６と絶縁膜８で覆っている状態にある。さらに、Ｎ＋−ＩｎＧａＡｓ層３は電気的にバイパスコンデンサを介して接地されるので、この上を配線が通過する場合には、大きな寄生容量の影響を受けることにもなり、高速で信号を通過させるには不向きな構造となっている。したがって、エアーブリッジ配線を用いて、凹部の底を配線が通過しない構造とすることにより、高速な信号にも十分対応可能な半導体受光素子とすることができる。
【００２７】
図３は、抵抗素子５３の断面構造を示す図である。ＩｎＰ基板２上に絶縁膜８が形成され、その上に、例えば、ＮｉＣｒＳｉを材料とする厚さ３０ｎｍ程度の薄膜金属抵抗１０が形成される。絶縁膜８は、ＰＤ素子５１等を覆う無機の絶縁膜８と共通のものである。薄膜金属抵抗１０上には、絶縁膜８とは別の絶縁膜１１が形成されている。この絶縁膜１１の厚さは２００ｎｍ程度が好ましく、また、薄膜金属抵抗１０のシート抵抗は１２０Ω／□程度である。なお、薄膜金属抵抗１０の材料として、ＮｉＣｒＳｉの他に、ＮｉＣｒやＴｉ、Ｗ、Ｔａ、Ｍｏ等の希土類金属のシリサイド化合物も用いることもできる。また、Ａｌ等の純金属も１０ｎｍ以下の極薄膜にすれば、薄膜金属抵抗１０として用いることができる。
【００２８】
薄膜金属抵抗１０には、配線導体１２が形成されている。この配線導体１２は、例えば、Ｔｉ／Ｐｔ／Ａｕの多層金属で形成され、金属層の厚さは、例えば、それぞれ１００ｎｍ／４０ｎｍ／２００ｎｍ程度とする。薄膜金属抵抗１０は、シート抵抗値が小さいため、大きな抵抗値を必要とする場合は、アスペクト比の大きな金属抵抗を千鳥状に結合して得ることができる。図１（Ａ）に示す例においては、複数のアスペクト比を有する抵抗素子４本を、配線導体１２で電気的に接続し、約３ｋΩの抵抗を得ている。
【００２９】
図４は、容量素子５４の断面構造を示す図である。ＩｎＰ基板２上の絶縁膜８に開口部を設け、この開口部にＣ電極７ｃを形成する。この電極は容量素子５４の下側電極となるもので、ＰＤ素子５１のＰ電極７ａと同じ材料で、Ｐ電極７ａの形成時に同時に形成される。Ｃ電極７ｃの上には、絶縁膜８とは異なる厚さが２００ｎｍ程度の別の絶縁膜１１が形成される。この絶縁膜１１は、図３の薄膜金属抵抗１０を覆う絶縁膜１１と共通のものであり、同時に形成される。絶縁膜１１には、開口部が設けられ、この開口部を介して配線導体１２をＣ電極７ｃに電気的に接続する。
【００３０】
また、配線導体１２と接触しないように絶縁膜１１を挟んでＣ電極７ｃと対向する領域にも、他の配線導体１２が形成されている。このＣ電極７ｃ、絶縁膜１１、配線導体１２の三層構造により平行平板型の容量素子５４が形成される。その容量値は、絶縁膜１１の誘電率と厚さで決定される。絶縁膜１１として、ＳｉＮを用いた場合は、誘電率が３.８〜４.０程度の値で、また、その厚さは配線用の絶縁を兼ねているため、２００ｎｍ程度となる。これらの条件下では、約０.１８ｆＦ／μｍ２の容量素子を半導体受光素子のチップ内に作製することができる。
【００３１】
なお、チップの大きさにもよるが、この形態でｐＦ（数十μｍ□）のＭＩＭコンデンサ（Metal−Insulator−Metalコンデンサ）まで集積化することが可能である。この容量素子５４と、図３で説明した抵抗素子５３とは、共にチップ内で集積化されることになるので、両者の配線長が短く（数十ｎｍ程度）でき、高周波特性に優れた平滑回路を構成することができる。
【００３２】
以上、ＰＤ素子５１、ＢＤ素子５２、抵抗素子５３、容量素子５４を半導体受光素子として１つのチップ内に集積一体化することにより、微弱で高速な光信号にも安定して的確に応答できる半導体受光素子を得ることができる。次に、上述した半導体受光素子の製造方法の概略を説明する。
【００３３】
図５〜図６は図２（Ａ）に示した半導体受光素子の製造方法の一例を示す図、図７は図２（Ｂ）の例に対応させた製造例を示す図である。なお、これらの製造例を示す図で、ＢＤ素子５２の形成は、ＰＤ素子５１と同じ形態で同時に形成されるので省略してある。図中の符号は、図１〜図４で用いたのと同じ符号を用いることにより説明を省略する。
【００３４】
図５（Ａ）は、半導体基体の製造例を説明する図で、基板として、鉄（Ｆｅ）を０.７〜０.８ｗｔｐｐｍドープした半絶縁性のＩｎＰ基板２が用いられる。この半絶縁性のＩｎＰ基板２上に、Ｓｉを５.０×１０１８ｃｍ−３ドープしたＮ＋−ＩｎＧａＡｓ膜３Ａを厚さ３００ｎｍ、不純物を故意にドープしないｉ−ＩｎＧａＡｓ膜４Ａを厚さ約２μｍ、Ｚｎを２.０×１０１９ｃｍ−３ドープしたＰ＋−ＩｎＧａＡｓ膜５Ａを厚さ３００ｎｍで順次成長させる。この膜成長には、ＯＭＶＰＥ（Organometallic Vapor Phase Epitaxy）等の周知の方法を用いることができる。
【００３５】
また、図２（Ｂ）の例の素子を作製する場合には、予め厚めのＩｎＰ基板２についてＰＤ素子及びＢＤ素子が作製される領域を、深さ２μｍ程度エッチングにより凹部を形成しておく。エッチングはウエットエッチングを用いることで、凹部側面が基板表面に対して急峻になることを防ぐことができる。そして、基板２に凹部を形成した後に、上述した各層の膜を基板表面に順次成長させる。
【００３６】
図５（Ａ）に示す層構造の半導体基体を作製した後、Ｐ＋−ＩｎＧａＡｓ膜５Ａ上に、フォトレジスト等によりエッチングマスクを形成して、図５（Ｂ）に示すように、第２のメサをエッチング形成する。マスクの形状は、先に示したように円形、或いは八角形以上であることが好ましい。メサの径は、受光効率やＰＤ素子の応答速度の関係で決定されるが、１０Ｇｂｐｓの応答速度を得ようとするには、３０μｍφ〜５０μｍφが一般的である。
【００３７】
エッチングは、Ｐ＋−ＩｎＧａＡｓ膜５Ａ、ｉ−ＩｎＧａＡｓ膜４Ａの両方を除去するように、すなわち、第２メサ以外の領域のｉ−ＩｎＧａＡｓ膜４Ａの全てを除去するようにエッチング時間を調整する。ｉ−ＩｎＧａＡｓが残っていると、Ｎ＋−ＩｎＧａＡｓ層３上に形成されるＮ電極７ｂとの接触抵抗が大きくなってしまう。また、エッチャントとしては、周知のリン酸系エッチャント（リン酸、過酸化水素水、水の混合液）を用いることができる。
【００３８】
第２メサ形成用のエッチングマスクを除去した後、図５（Ｃ）に示すように、基体表面の全体に厚さ２００μｍ程度の不純物を故意にドープしていないｉ−ＩｎＰ保護膜６Ａを形成する。この保護膜６は第２メサの頂部及び側部の全体を覆い、これを保護する。メサを構成するＩｎＧａＡｓに対して、半導体以外の保護膜を用いた場合には、その界面に界面準位が多数形成され、この準位を介するリーク電流が発生してしまう。ｉ−ＩｎＰ保護膜６を用いることにより、界面準位の発生を抑制することができる。
【００３９】
ＩｎＰ保護膜６Ａを形成した後、第２メサ全体を覆うようにエッチングマスクを形成し、Ｎ＋−ＩｎＧａＡｓ膜３Ａをエッチングすることにより、第１メサを形成する。このエッチングにより、ＰＤ素子とＢＤ素子部以外のＮ＋−ＩｎＧａＡｓ膜３Ａは全て除去されるので、ＰＤ素子とＢＤ素子との電気的絶縁が行なわれることとなる。また、図２（Ｂ）の例においては、基板凹部以外のＮ＋−ＩｎＧａＡｓ膜は、この工程で全て除去される。第１のメサを形成しエッチングマスクをした後、図５（Ｄ）に示すように、全体を厚さ２００ｎｍ程度のＳｉＮ絶縁膜８で覆い、保護絶縁する。ＳｉＮ絶縁膜８は、周知のプラズマＣＶＤ等の方法を用いると、比較的低温度で成膜させることができるので、ＰＤ素子に与える影響を少なくすることができる。
【００４０】
以上、２回のエッチングと保護膜６及び絶縁膜８の形成を経て、ＰＤ素子及びＢＤ素子の主要部が作製される。この後、電極、配線導体等の作製を行なう。図６は図２（Ａ）の半導体受光素子に対応するもので、図７は図２（Ｂ）の半導体受光素子に対応するものである。
【００４１】
図６（Ａ）に示すように、先ず、Ｎ電極７ｂの形成のため、Ｎ電極形成領域に開口部を有するレジストパターンを形成する。このパターンにしたがってＳｉＮ絶縁膜８をＲＩＥ（Reactive Ion Etching）等の方法でエッチングし、次いで前記のパターンを残したままＩｎＰ保護膜６を塩素系溶液でエッチングし、Ｎ＋−ＩｎＧａＡｓ層３のＮ電極形成領域の表面を露出させる。この露出表面及びパターニングしたレジスト表面全体に、ＡｕＧｅの共晶合金を原料としてこれを蒸着し、次いでＮｉを連続的に蒸着する。それぞれの金属の厚さはＡｕＧｅが１００〜１５０ｎｍ、Ｎｉが３０〜５０ｎｍである。蒸着後、レジストパターンを除去することで、レジスト上に付着した金属をリフトオフ除去し、開口部内にのみ金属パターンを残す。その後、約４００℃で１分の熱処理（合金化）を行なうことで、Ｎ電極７ｂが形成される。
【００４２】
次いで、図６（Ｂ）に示すようにＰ電極７ａの形成のため、第２メサ頂部のＰ電極形成領域に開口部を有するレジストパターンを形成する。なお、このとき、Ｐ電極７ａのパターンのみでなく、容量素子の下側電極となる電極（以下、Ｃ電極７ｃという）の領域にも開口部を設けたパターンとする。このレジストパターンに基づいてＳｉＮ絶縁膜８及びＩｎＰ保護膜６をエッチングする。ＳｉＮ絶縁膜８のエッチングにはＲＩＥ等の方法を用い、ＩｎＰ保護膜６のエッチングには塩素系エッチャントを用いることができる。
【００４３】
ＳｉＮ絶縁膜８、ＩｎＰ保護膜６に電極開口部を形成した後に、この開口部に対してＰｔ／Ｔｉ／Ｐｔ／Ａｕの多層金属をリフトオフ法により埋め込みＰ電極７ａとする。この多層金属はＰ＋−ＩｎＧａＡｓに対しては熱処理を施すことなくオーミック特性を示す。同時に、その金属の主体がＡｕであるので、ＭＩＭコンデンサ（容量素子）の一方のＣ電極７ｃとして用いることができる。
【００４４】
次いで、図６（Ｃ）に示すように、薄膜金属抵抗１０を形成する。薄膜金属抵抗形成領域に開口部を有するレジストパターンを形成し、下地のＳｉＮ絶縁膜８を深さ３０ｎｍ〜５０ｎｍ程度エッチングする。ＳｉＮ絶縁膜８の全体の厚さは２００ｎｍ程度あるので、このエッチングはＳｉＮ絶縁膜下のＩｎＰ基板２が露出しない程度のエッチング量であれば、その深さは問題としない。その後、レジストパターンを残したまま、ＮｉＣｒＳｉ等の金属抵抗材料を周知の薄膜技術で付与し、リフトオフによりパターニングすることで、薄膜金属抵抗１０を得る。
【００４５】
以上で、半導体受光素子のチップ内に集積化する素子の作製が一応完了する。この後、図６（Ｄ）に示すように、各素子を電気的に接続する配線導体９ｃ及び信号を外部に取出す、或いは外部からバイアス電圧を印加するための電極パッド（図示されず）を形成する。先ず、全面に絶縁膜８とは異なる第２のＳｉＮ絶縁膜１１を厚さ３００ｎｍ程度に、例えば、プラズマＣＶＤ等の周知の方法で形成する。このＳｉＮ絶縁膜１１に対して、既に形成されているＰＤ素子およびＢＤ素子のＮ電極７ｂ、薄膜金属抵抗１０及び容量素子のＣ電極７ｃの電気接続領域に開口部を有するレジストパターンを形成する。そして、ＲＩＥ等の方法でＳｉＮ絶縁膜１１を、パターンにしたがってエッチングし、上述の電極及び電気接続領域の表面を露出させる。
【００４６】
この後、一旦レジストを除去した後、図６（Ｅ）に示すように配線導体１２を形成する。このときのレジストは配線導体１２をリフトオフ法により形成する関係上、多層レジストであることが好ましい。すなわち、上層レジストに対して下層レジストがアンダーカットされている形状が好ましい。エッチングされたパターンにしたがって、Ｔｉ／Ｐｔ／Ａｕの各層の厚さを１００ｎｍ／５０ｎｍ／３００ｎｍとする配線導体１２を、上述の方法によりリフトオフ形成する。なお、これらの配線導体１２は、抵抗素子５３の引出し配線、容量素子５４の下側電極の引出し配線及び上側電極を兼ねるものとなる。以上のプロセスにより、図１（Ａ）の平面図に示される半導体受光素子が形成される。
【００４７】
次に、図７により、図２（Ｂ）のエアーブリッジ配線を用いた半導体受光素子に対する製造方法の一例を説明する。先ず、図７（Ａ）に示すように、Ｐ電極７ａの引出用の配線導体９ｄを形成するために、Ｐ電極面上に開口部を有するレジストパターンを形成する。この開口部、及びレジスト１３上にＴｉ／Ａｕの金属層１５を厚さ５０ｎｍ／１００ｎｍ程度で形成する。レジスト１３は、ＩｎＰ基板２に形成した凹部を埋めるように平坦化されて塗布されているので、レジスト表面に段差部は生じない。
【００４８】
次いで、図７（Ｂ）に示すように、レジスト１３を除去することなく再度新たなレジスト１４により配線導体９ｄを形成する。新たなレジスト１４は、配線導体形成部に開口部を有し、この開口部の底には先に形成したＴｉ／Ａｕの金属層１５が露出している。その後、ウエハ全体の表面にＡｕの電界メッキを施す。メッキ金属は、金属層１５が露出している部分のみに堆積して配線導体９ｄとなるが、レジスト１４上には堆積されない。
【００４９】
メッキ終了後、レジスト１４を溶剤により除去すると、レジスト１４の開口部に形成された配線導体９ｄが、さらにレジスト１３上のＴｉ／Ａｕの金属層１５が露出する。その後、メッキで厚く形成された配線導体９ｄ以外のレジスト１３上の金属層１５は、Ａｕをミリング等の方法により除去し、Ｔｉをフッ素系ガスを用いたＲＩＥ等の方法により全て除去する。金属層１５のＡｕをミリングする際に、メッキで形成された配線導体のＡｕもミリングされるが、その厚さが厚いため、レジスト１３上のＡｕを全てミリングしても、配線導体９ｄは、機能を損なわない十分な厚さで残される。次いで、金属層１５を除去した後はレジスト１３が露出する。最後に、ＩｎＰ基板２の凹部を埋めていた個所も含めてレジスト１３を除去することで、図７（Ｃ）に示されるようなエアーブリッジ配線を形成することができる。
【００５０】
次に、上述した半導体受光素子を用いた受光モジュールについて説明する。図８は本発明による受光モジュールの概略を説明する図で、図中、１００は半導体受光素子、１１０はステム台、１２０は筐体、１３０は集光レンズ、１４０はリードピン、１５０，１５５はダイキャップ（平行平板コンデンサ）、１６０はプリアンプＩＣ、１７０はガラス封止部を示す。
【００５１】
受光モジュールは、上述した本発明による半導体受光素子１００をステム台１１０上に実装し、筐体１２０に支持された集光レンズ１３０で集光した光信号を受光するように構成される。ステム台１１０は、厚さ０.３ｍｍ程度の金属製の円盤等で形成され、その内面上に平行平板コンデンサを構成する第１のダイキャップ１５０及び第２のダイキャップ１５５が設けられている。ダイキャップ１５０，１５５は、例えば、矩形形状で下面側は全面接地の電極で形成され、上面側は複数の分割電極で形成し、中央のダイキャップ１５０の上面側電極の１つに半導体受光素子１００を搭載する。このような実装形態を用いることにより、実装面積が限られているステム台１１０上に、ダイキャップ、受光素子、プリアンプＩＣ等を効率的に実装することができる。
【００５２】
ステム台１１０は、複数本のリードピン、例えば、１４０ａ〜１４０ｅの５本を備え、これらの内の４本のリードピンはガラス封止部１７０等により、電気絶縁されて取付固定される。残りの１本のリードピンは、ステム台１１０に直接固定して接地電位とすることができる。ステム台１１０から内部（上面）に突き出る絶縁されたリードピンは、搭載部品と電気的に接続される。
【００５３】
筐体１２０は、金属製で厚さ０.２ｍｍ程度のコバール（Ｆｅ−２９Ｎｉ−１７Ｃｏ合金）で形成することができる。筐体１２０の中央部には集光レンズ１３０が設けられており、光ファイバ（図示されず）等の端面から出射された光信号を、半導体受光素子１００の受光面で効率よく受光できるように集光させる。なお、図では球状レンズを用いた例を示してあるが、球状レンズに限らず非球状レンズ、フレネルレンズ等も同様に用いることができる。また、筐体の材料も金属に限らず、樹脂で形成されたものでもよい。
【００５４】
ステム台１１０と筐体１２０との接合は、抵抗加熱、レーザ溶接等を用いることができ、筐体１２０が樹脂で形成されているような場合は、接着剤を用いることもできる。また、筐体１２０が金属製であっても、樹脂製であっても、上面側に光ファイバの光軸を決めるフェルールを受納するスリーブが取付けられる。スリーブと筐体１２０との間もレーザ溶接や接着剤等で接合される。光ファイバの先端に取付けたフェルールをスリーブに挿入し、光ファイバの光軸と半導体受光素子１００の受光面の光軸とを、実際に光ファイバ端から光を出射させながら調整した後，レーザ溶接や接着剤等により接合固定することで、光ファイバとの光結合がはたされる。
【００５５】
半導体受光素子１００に隣接して、電流変換された光信号を増幅するプリアンプＩＣ１６０が搭載されている。このプリアンプＩＣ１６０は、Ｓｉを主材料とするＩＣ、ＧａＡｓ等の化合物半導体を主材料とするＩＣのいずれも使用可能である。プリアンプＩＣ１６０で増幅された信号は、相補的な信号に変換されて対向するリードピン１４０ａ，１４０ｂからモジュール外部に引出されている。プリアンプＩＣ１６０の幾つかのパッドは、直接ステム台１１０上にワイヤボンディングされ、アース電位とされる。また、他の複数のパッドは、第１のダイキャップ１５０上の分割電極の１つを介して電源用の１つのリードピン１４０ｃに接続されている。
【００５６】
ダイキャップ１５０の上面電極は複数に分割されるが、そのうちの１つの電極に半導体受光素子１００の共通端子（図１の６０ｂを参照）に接続され、抵抗素子５３との間で平滑整流回路を構成し、ＰＤ素子５１に印加されるバイアス電源の安定化、低雑音化を実現する。また、分割された他の電極には、プリアンプＩＣ１６０への供給電源のバイパスコンデンサとして用いることができる。すなわち、リードピン１４０ｃからボンディングワイヤで、先ず分割電極の１つに接続し、次いで、同じ電極とプリアンプＩＣ１６０の電源パッドの間をボンディングワイヤで接続することで、プリアンプＩＣ１６０の電源をバイパスすることができる。
【００５７】
ステム台１１０上に搭載される第２のダイキャップ１５５は、半導体受光素子１００のＢＤ素子５２のアノード端子（図１の６０ｃを参照）をバイパスするために用いられる。すなわち、リードピンの１つとこの第２のダイキャップ１５５の表面電極とをボンディングワイヤで接続し、次いで、この表面電極と上記のＢＤ素子５２のアノード端子と接続する。このような形態とすることで、半導体受光素子１００に供給される電源をバイパスできることとなり、半導体受光素子１００に内蔵される抵抗素子と第１のダイキャップ１５０の一部分とで構成される平滑回路と合わせ、半導体受光素子１００への電源の安定化、低雑音化をさらに図ることができる。
【００５８】
上述した受光モジュールは、その大きさは、例えば、半導体デバイスに用いられるパッケージの規格であるＴＯ−５等に準拠するものが一般的であるが、さらに径を小さくした独自のサイズのものにも用いることができる。
【図面の簡単な説明】
【００５９】
【図１】本発明による半導体受光素子の平面図と素子内の回路構成を示す図である。
【図２】本発明による半導体受光素子の概略を説明する断面図である。
【図３】半導体受光素子に集積化される抵抗素子の一例を説明する図である。
【図４】半導体受光素子に集積化される容量素子の一例を説明する図である。
【図５】本発明による半導体受光素子の製造方法の前半部を説明する図である。
【図６】本発明による半導体受光素子の製造方法の後半部を説明する図である。
【図７】本発明による半導体受光素子の他の製造方法の後半部を説明する図である。
【図８】本発明による受光モジュールの一例を説明する図である。
【符号の説明】
【００６０】
２…基板、３，３’…Ｎ＋層、４，４’…ｉ層、５，５’…Ｐ＋層、６は保護膜、７ａ，７ａ’，７ｂ，７ｃ…電極、８、１１…絶縁膜、９ａ，９ｂ，９ｃ，９ｄ，１２…配線導体、１０…薄膜金属抵抗、１３，１４…レジスト、１５…金属層、５１…フォトダイオード（ＰＤ素子）、５２…バイパスダイオード（ＢＤ素子）、５３…抵抗素子、５４…容量素子、６０ａ，６０ｂ，６０ｃ，６０ｄ…電極パッド、１００…半導体受光素子、１１０…ステム台、１２０…筐体、１３０…集光レンズ、１４０…リードピン、１５０，１５５…ダイキャップ（平行平板コンデンサ）、１６０…プリアンプＩＣ、１７０…ガラス封止部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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