(57)【要約】【課題】  超微細チャネル長を有する電界効果トランジスター及びその製造方法を開示する。【解決手段】  立体構造のシリコンワイヤチャネル領域、シリコンワイヤチャネル領域の両側に形成されたシリコン導電層によって形成されたソース/ドレーン接合、シリコンワイヤチャネル領域の上部に高誘電率を有するゲート絶縁膜を介して形成されたゲート電極、及びソース/ドレーン接合に接続されたソース/ドレーン電極を含む超微細チャネル電界効果トランジスターである。本発明においては、立体構造のシリコンワイヤチャネル領域は、シリコンの面方位によるエッチング速度の差を利用して台形または三角形の断面を有するように形成でき、ソース/ドレーン接合は固相拡散法によって形成できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
立体構造のシリコンワイヤチャネル領域と、
前記シリコンワイヤチャネル領域の両側に、シリコン導電層によって形成されたソース/ドレーン接合と、
前記シリコンワイヤチャネル領域の上部に高誘電率を有するゲート絶縁膜を介して形成されたゲート電極と、
前記ソース/ドレーン接合に接続されたソース/ドレーン電極とを含むことを特徴とする超微細チャネルＭＯＳＦＥＴ。
【請求項２】
前記シリコン導電層上に絶縁膜がさらに形成され、前記絶縁膜で前記ソース/ドレーン電極と前記ソース/ドレーン接合とを電気的に分離させたことを特徴とする請求項１に記載の超微細チャネルＭＯＳＦＥＴ。
【請求項３】
前記絶縁膜は、内部に前記ゲート電極を収容するウィンドウを有し、前記ウィンドウと前記ゲート電極との間にはスペーサが形成されていることを特徴とする請求項２に記載の超微細チャネルＭＯＳＦＥＴ。
【請求項４】
前記シリコンワイヤチャネル領域は、上に行くほど幅が細くなる三角形または台形の断面構造を有したワイヤであることを特徴とする請求項２に記載の超微細チャネルＭＯＳＦＥＴ。
【請求項５】
前記シリコンワイヤチャネル領域は、底面は（１００）面であって側面は（１１１）面である単結晶シリコン構造物であり、前記単結晶シリコン構造物は単結晶シリコン基板、埋め込み酸化膜及び単結晶シリコン層が積層されたＳＯＩ基板の単結晶シリコン層から形成されることを特徴とする請求項２に記載の超微細チャネルＭＯＳＦＥＴ。
【請求項６】
単結晶シリコン層の面方位依存性のウエットエッチング法で立体構造のシリコンワイヤチャネル領域を形成する工程と、
前記シリコンワイヤチャネル領域の両側で固相拡散によるシリコン導電層を形成してソース/ドレーン接合を形成する工程と、
前記シリコンワイヤチャネル領域の上部に高誘電率を有するゲート絶縁膜を介してゲート電極を形成する工程と、
前記ソース/ドレーン接合に接続するソース/ドレーン電極を形成する工程と、
を含むことを特徴とする超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項７】
前記シリコンワイヤチャネル領域は、上に行くほど幅が細くなる三角形または台形の断面構造を有したワイヤになるように形成することを特徴とする請求項６に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項８】
前記シリコン導電層は、Ｎ型またはＰ型の不純物をドーピングした非晶質または多結晶シリコンを形成し、ＣＭＰ工程によって平坦化することにより形成される、ことを特徴とする請求項６に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項９】
前記単結晶シリコン層のウエットエッチングには、ＫＯＨ、ＴＭＡＨ混合溶液、またはＴＭＡＨを含むフォトレジスト現像液を用いることを特徴とする請求項６に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１０】
前記ゲート絶縁膜は、チタン酸化膜、タンタル酸化膜、ハフニウム酸化膜またはジルコニウム酸化膜で形成することを特徴とする請求項６に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１１】
前記ゲート電極及びソース/ドレーン電極は、高濃度でドーピングされた多結晶シリコンまたは金属で形成することを特徴とする請求項６に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１２】
単結晶シリコン基板、埋め込み酸化膜及び単結晶シリコン層が積層されたＳＯＩ基板を提供する工程と、
前記単結晶シリコン層にチャネルが形成される領域を画定するマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクに利用してウエットエッチングで単結晶シリコン層を異方性選択エッチングすることでチャネルに使われる立体構造の単結晶シリコンパターンを形成する工程と、
前記単結晶シリコンパターンとシリコン酸化膜パターンの上に不純物を含むシリコン導電層を形成した後、前記シリコン酸化膜パターンを終了点にしてＣＭＰ工程で平坦化することで、前記単結晶シリコンパターンの左右でソース/ドレーンの役割を果たすシリコン導電層を形成する工程と、
前記シリコン導電層上に絶縁膜を形成した後、前記単結晶シリコンパターンに対応する位置にウィンドウを形成する工程と、
前記ウィンドウ下部の前記シリコン酸化膜パターンをとり除いて前記単結晶シリコンパターンの上部を露出させる工程と、
前記ウィンドウの内壁にスペーサを形成する工程と、
前記スペーサが形成された結果物の全面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に前記ウィンドウを埋めるようにゲート電極を形成する工程と、
前記ゲート電極の両側で前記ゲート絶縁膜と前記絶縁膜とをとり除いて前記シリコン導電層を露出させる工程と、
露出した前記シリコン導電層上にソース/ドレーン電極を形成する工程とを含むことを特徴とする超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１３】
前記単結晶シリコン層のウエットエッチングには、ＫＯＨ、ＴＭＡＨ混合溶液、またはＴＭＡＨを含むフォトレジスト現像液を利用することを特徴とする請求項１２に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１４】
前記ゲート絶縁膜は、チタン酸化膜、タンタル酸化膜、ハフニウム酸化膜またはジルコニウム酸化膜で形成することを特徴とする請求項１２に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１５】
前記ゲート電極及びソース/ドレーン電極は、高濃度にドーピングされた多結晶シリコンまたは金属で形成することを特徴とする請求項１２に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１６】
前記単結晶シリコン層は、<１００>面方位を有することを利用することを特徴とする請求項１２に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１７】
前記マスクパターンはシリコン酸化膜で形成し、前記絶縁膜はシリコン窒化膜で形成することを特徴とする請求項１２に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１８】
前記絶縁膜は、ＣＶＤ方式でシリコン窒化膜を蒸着し、その厚さは１０〜３００ｎｍ範囲で調節することを特徴とする請求項１２に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項１９】
前記ウィンドウは、前記マスクパターンを全部露出させるに十分な大きさに形成することを特徴とする請求項１２に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【請求項２０】
前記スペーサは、酸化膜をＣＶＤ方式により１０〜３００ｎｍの厚さで形成した後、ドライエッチング方式でエッチバックして形成することを特徴とする請求項１２に記載の超微細チャネルＭＯＳＦＥＴ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、金属-酸化膜-半導体電界効果トランジスター(Metal-Oxide-Semiconductor Field  Effect Transistor：以下、ＭＯＳＦＥＴ)及びその製造方法に係り、より詳細には、ｎｍサイズのチャネルを有する超微細チャネルＭＯＳＦＥＴ及びその製造方法に関する。
【背景技術】
【０００２】
シリコン半導体素子の技術は、低電力化、高集積化、超高速動作特性を得るために素子が小さくなっている。特に、シリコン半導体素子のほとんどを占めているＭＯＳＦＥＴ技術は、チャネル長の短縮、ソース/ドレーン接合の深さの減少、そしてゲート酸化膜の厚さの減少が必須である。また、同じ大きさの素子でも駆動電流の増加と漏れ電流の減少とによる素子特性の高性能化を果たさなければならない。しかし、既存の工程によって製造する微細トランジスターは、チャネル長を縮めるために非常に厳格なプロセス条件と高価なプロセス装置とが求められる。
【０００３】
例えば、ｎｍサイズのチャネルを有する超微細素子を製造することは、従来のフォトリソグラフィ工程では不可能で、超微細のパターン形成方法である電子線直接描画方法やＥＵＶ(Extreme Ultra Violet)露光方法、またはＸ線露光方法などのような新しいパターン形成技術を使わなければならないので、シリコン素子の製造コストが高くなり、また大量生産が難しい。さらに、従来のイオン注入やプラズマドーピングのようなソース/ドレーン形成技術は、非常に浅い接合形成が難しいだけではなく、イオン注入による基板の欠陥が発生するので、素子の特性が劣化され、高価な接合形成装置が必要になる。
【０００４】
また、素子サイズの縮小によってゲート酸化膜が薄くなり、ゲート漏れ電流も大きな問題になっている。ゲート漏れ電流を減少させるために、高誘電物質をゲート酸化膜に使おうとする研究が進行されているが、従来の素子構造ではゲート酸化膜が先に形成されてソース/ドレーンが後でイオン注入により形成されるので、後続の活性化熱処理工程の温度が制限される。
【０００５】
一つの代案に提案されている代替ゲート構造は、製造工程が非常に複雑で、ゲートとソース/ドレーンの自己整合プロセスに困難がある。したがって、このような問題を解決して高集積及び高性能の集積回路を実現するための新しい微細素子製造工程が要求される。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、高い信頼性と集積度とを有する超微細チャネルＭＯＳＦＥＴを提供する。
【０００７】
本発明は、さらに超微細チャネルＭＯＳＦＥＴをより容易に低コストで製造する方法を提供する。
【課題を解決するための手段】
【０００８】
本発明の超微細チャネルＭＯＳＦＥＴは、立体構造のシリコンワイヤチャネル領域、前記シリコンワイヤチャネル領域の両側に形成されたシリコン導電層によって設けられたソース/ドレーン接合、前記シリコンワイヤチャネル領域の上部に高誘電率を有するゲート絶縁膜を介して形成されたゲート電極、及び前記ソース/ドレーン接合に接続されたソース/ドレーン電極を含む。
【０００９】
本発明の超微細チャネルＭＯＳＦＥＴ製造方法では、単結晶シリコン層の面方位依存性のウエットエッチングで立体構造のシリコンワイヤチャネル領域を形成した後、前記シリコンワイヤチャネル領域の両側で固相拡散によるシリコン導電層を形成してソース/ドレーン接合を形成する。前記シリコンワイヤチャネル領域の上部に高誘電率を有するゲート絶縁膜を介してゲート電極を形成し、前記ソース/ドレーン接合に接続するソース/ドレーン電極を形成する。
【００１０】
本発明の他の超微細チャネルＭＯＳＦＥＴ製造方法では、単結晶シリコン基板、埋め込み酸化膜及び単結晶シリコン層が積層されたＳＯＩ(Silicon On Insulator)基板を提供した後、前記単結晶シリコン層にチャネルが形成される領域を画定するマスクパターンを形成する。前記マスクパターンをエッチングマスクに利用してウエットエッチングで単結晶シリコン層を異方性選択エッチングすることでチャネルに使われる立体構造の単結晶シリコンパターンを形成する。前記単結晶シリコンパターンとシリコン酸化膜パターンの上に不純物を含むシリコン導電層を形成した後、前記シリコン酸化膜パターンを終了点にしてＣＭＰ(Chemical Mechanical Polishing)工程で平坦化することで、前記単結晶シリコンパターンの左右でソース/ドレーンの役割を果たすシリコン導電層を形成する。前記シリコン導電層上に絶縁膜を形成した後、前記単結晶シリコンパターンに対応する位置にウィンドウを形成した後、前記ウィンドウ下部の前記シリコン酸化膜パターンをとり除いて前記単結晶シリコンパターンの上部を露出させる。前記ウィンドウの内壁にスペーサを形成した後、前記スペーサが形成された結果物の全面にゲート絶縁膜を形成する。前記ゲート絶縁膜上に前記ウィンドウを埋めるようにゲート電極を形成した後、前記ゲート電極両側で前記ゲート絶縁膜と前記絶縁膜とをとり除いて前記シリコン導電層を露出させる。露出した前記シリコン導電層上にソース/ドレーン電極を形成する。
【発明の効果】
【００１１】
本発明による超微細チャネルＭＯＳＦＥＴ製造方法では、シリコン面方位によるエッチング特性の差を利用してｎｍサイズの微細チャネルの形成において大きな問題点になっているフォトマスク及びリソグラフィ工程に負担を与えずに超微細素子を容易に製造できる。すなわち、別途のマスクや複雑なエッチング装置を使わずに微細チャネルを形成できる。
【００１２】
また、本発明による超微細チャネルＭＯＳＦＥＴは、イオン注入によるドーピング方法を使わずシリコン導電層を利用してゲート絶縁膜形成の前に電気的ソース/ドレーンを形成するので、イオン注入による多くの工程を省略でき、これによる原価削減効果が期待される。特に、不純物活性化工程の省略によって素子のしきい値電圧のばらつきを防止できる。ソース/ドレーン接合を基板にあらかじめ形成するので、チャネルでの不純物分布の制御が容易で、熱処理工程の低温化ができ、高誘電率のゲート絶縁膜を用いるが容易である。これによって、多結晶シリコンだけではなく金属ゲート電極の形成に非常に有利である。固体状態の拡散源で不純物を拡散させるため基板の結晶欠陥が発生しない長所がある。
【００１３】
したがって、本発明による素子構造及び製造方法は、接合を通じる漏れ電流を減らすことができ、消費電力の減少と素子信頼性の確保とが同時に達成され、高集積の極小チャネルを有するＳＯＩＭＯＳＦＥＴ素子及び回路製造に非常に効果が大きい。
【発明を実施するための最良の形態】
【００１４】
以下、添付した図面を参照して本発明の望ましい実施例を説明する。本発明の目的及び利点は下記説明によってより明確になる。しかし、本発明の実施例は多くの他の形態に変形でき、本発明の範囲が下記の実施例によって限定されるものではない。本発明の実施例は、当該技術の当業者に本発明をより完全に説明するために提供され、同じ符号は等しい要素を意味する。図面での多様な要素と領域とは概略的に描かれている。したがって、本発明は添付の図面に描かれた相対的な大きさや間隔によって制限されない。さらに、素子間の電気的な分離はメサエッチングを利用できる。
【００１５】
図１ないし図９は、本発明の実施例によって超微細チャネルＭＯＳＦＥＴを製造する方法を説明するための断面図である。
【００１６】
先に、図１のように単結晶シリコン基板１０上に埋め込み酸化膜２０、そしてその上部に<１００>面方位を有する単結晶シリコン層３０が存在するＳＯＩ基板５を初期材料に使う。<１００>面方位を有する一般的なシリコン基板を使っても良いが、超微細トランジスター工程の最適化のためには漏れ電流を最大限防止するためには、ＳＯＩ基板５を使うことが望ましい。特に、ＳＯＩ基板５ではなく、単結晶シリコン材料を利用して、ｎｍサイズの微細素子を形成することは、ソース/ドレーンの浅い接合形成に困難があり、素子の信頼性確保及び素子間の電気的な分離確保に深刻な問題点がある。
【００１７】
次に、ＳＯＩ基板５の単結晶シリコン層３０上に熱酸化、ＣＶＤ(Chemical Vapor Deposition)、スパッタリング、スピンコーティング方法などを使ってシリコン酸化膜４０を形成する。そして、単結晶シリコン層３０にチャネルが形成される領域を保護するための第１フォトレジストパターン５０をシリコン酸化膜４０上に形成する。
【００１８】
図２を参照すれば、第１フォトレジストパターン５０をエッチングマスクに利用してシリコン酸化膜４０をエッチングする。このようにして、第１フォトレジストパターン５０の下にチャネルが形成される領域を定義できるシリコン酸化膜パターン４０ａを形成する。
【００１９】
続いて、第１フォトレジストパターン５０をアッシングとストリップなどの方法でとり除いた後、シリコン酸化膜パターン４０ａをエッチングマスク(あるいはマスクパターン)に利用してＫＯＨ、ＴＭＡＨ(テトラメチルアムモニウムヒドロキシド)混合溶液、またはＴＭＡＨを含むフォトレジスト現像液(例えば、ＭＩＦ-５００)を利用して単結晶シリコン層３０の異方性選択エッチングを実施する。単結晶シリコン層３０は、ＫＯＨ、ＴＭＡＨ混合溶液、またはＴＭＡＨを含むフォトレジスト現像液などで面方位に沿ってエッチング速度の差を有する。具体的に、前記のような溶液を滴下して使用する場合、シリコンの（１００）面は（１１１）面に比べてエッチング速度が約２倍位速くなる。そして、エッチングが速く進行する（１００）面は、遅く進行する（１１１）面に対して、一定の傾きを有する。したがって、図３に示したように<１００>面方位を有する単結晶シリコン層３０がエッチングされながらエッチング速度が遅い（１１１）面が両側に現われ、ＳＯＩ基板５の垂直断面に、三角形に近い或いは台形に近い単結晶シリコンパターン３０ａが形成される。最終的に、底辺にあたる（１００）面と側辺にあたる（１１１）面との成す角度は約５４.７４度になる。このように本発明によれば、複雑で難しいリソグラフィなどの方法を利用しなくてもシリコンの面方位によるエッチング速度の差を利用して三角形または台形断面を有する立体的な構造物を容易に形成できる。この時、シリコン酸化膜パターン４０ａは、ほとんどエッチングされずに残り、これを後続のＣＭＰ工程の終了点に利用する。単結晶シリコン層３０のエッチング時間を短くすれば、単結晶シリコンパターン３０ａの断面が図３での三角形よりは台形に近くなるはずだと理解できる。三角形または台形断面の単結晶シリコン層３０ａは、全体的には立体的なシリコンワイヤの形状を有してＭＯＳＦＥＴのチャネルに使われる。立体的な構造を有することで、チャネル長が従来より短くなりやすい。したがって、チャネルを短くするために別途のマスクや複雑なエッチング装置を使わずともウエットエッチングを利用した簡単な工程で超微細チャネルを形成できる。言い換えれば、本発明によれば、ｎｍサイズの微細チャネルの形成において、大きな問題点になっているフォトマスク及びリソグラフィ工程に負担を与えずに、超微細チャネルを簡単に形成でき、容易に低コストで工程を進行できる。
【００２０】
続いて、図４のように、埋め込み酸化膜２０と単結晶シリコンパターン３０ａとシリコン酸化膜パターン４０ａの上に、不純物を含むシリコンをＣＶＤなどによって形成して、シリコン酸化膜パターン４０ａを終了点にしてＣＭＰを実施する。これで、シリコン酸化膜パターン４０ａと上面が同じ面であるシリコン導電層６０が埋め込み酸化膜２０と単結晶シリコンパターン３０ａとを覆いながら形成される。このシリコン導電層６０は、Ｎ型またはＰ型の不純物をドーピングした非晶質または多結晶シリコンで形成され、三角形または台形の断面構造を有する単結晶シリコンパターン３０ａの左右でソース/ドレーンの役割を果たす。シリコン導電層６０の蒸着形成する際に、不純物ガスを同時に流してドーピングするイン-シチュードーピング方法、またはドーピングされていない薄膜を蒸着した後に気相または固相拡散で不純物をドーピングする方法を利用できる。このように、ゲート絶縁膜の形成後、ゲート電極まで作った後に、イオン注入法でソース/ドレーン接合を形成する従来と違い、固相拡散法によってソース/ドレーン接合をあらかじめ基板に形成するので、後続工程の熱処理温度を低め、基板の欠陥発生も抑制できる。したがって、接合漏れ電流を減少でき、これにより素子の消費電力減少及び信頼性確保が同時に達成される高性能の極小チャネルを有する素子を製造できる。
【００２１】
次に、ソース/ドレーン接合を提供するシリコン導電層６０上にシリコン窒化膜７０を全面的に形成する。このシリコン窒化膜７０は、上部に形成される電極とソース/ドレーン接合を電気的に分離する役割を有する。シリコン窒化膜７０は、５００〜８５０℃の温度範囲でＳｉＨ４とＮＨ３との反応を利用したＬＰＣＶＤ(Low Pressure ＣＶＤ)などのＣＶＤにより形成でき、その厚さは１０〜３００ｎｍ範囲で調節できる。次に、シリコン窒化膜７０上に単結晶シリコンパターン３０ａに対応する位置を露出させる第２フォトレジストパターン７５を形成する。
【００２２】
図５のように、第２フォトレジストパターン７５をエッチングマスクにしてシリコン窒化膜７０をドライエッチングすることで、単結晶シリコンパターン３０ａ上にゲート電極が形成されるウィンドウ８０を画定するシリコン窒化膜パターン７０ａを形成する。ウィンドウ８０はシリコン酸化膜パターン４０ａを露出させるに十分な大きさになるよう形成するのが望ましい。
【００２３】
図６のように、第２フォトレジストパターン７５をとり除いた後、ウィンドウ８０下のシリコン酸化膜パターン４０ａをとり除いて、単結晶シリコンパターン３０ａの上部を露出させる。
【００２４】
次に、図７のように、ウィンドウ８０を完全に埋め込まない位の厚さ、例えば１０〜３００ｎｍ範囲でシリコン酸化膜を、図６の結果物上に全面的に形成した後、ドライエッチング方法でエッチバック工程を実施して、ウィンドウ８０の内壁、すなわちシリコン窒化膜パターン７０ａの側壁に酸化膜スペーサ８５を形成する。この酸化膜スペーサ８５の厚さを調整することでウィンドウ８０中に形成されるゲート電極の長さを調整でき、ゲート電極とソース/ドレーンとの接合容量を減らす役割を果たす。
【００２５】
引き継いで、図８のようにシリコン窒化膜パターン７０ａとウィンドウ８０、そして酸化膜スペーサ８５の全面に高誘電率を有する絶縁膜９０を形成する。絶縁膜９０はゲート絶縁膜に使われる膜である。固相拡散法を利用してソース/ドレーンの役割を果たすシリコン導電層６０を形成したので、全体的な工程の低温化が可能になる。したがって、ゲート絶縁膜として高誘電率を有する絶縁膜９０を形成できる。絶縁膜９０としては、チタン酸化膜、タンタル酸化膜、ハフニウム酸化膜及びジルコニウム酸化膜などのすべての高誘電絶縁膜を形成でき、一般的な形成方法、例えばＣＶＤ、ＳＡＣＶＤ(Sub-Atmospheric ＣＶＤ)、ＭＯＣＶＤ(Metal Organic ＣＶＤ)、ＡＬＤ(Atomic Layer Deposition)、ＬＰＣＶＤまたはＰＥＣＶＤ(Plasma Enhanced ＣＶＤ)によリ形成できる。
【００２６】
次に、絶縁膜９０上にウィンドウ８０を満たすようにゲート電極１００を形成する。ゲート電極１００は、高濃度にドーピングされた多結晶シリコンまたはタングステン、アルミニウムなどの金属で構成できる。高濃度にドーピングされた多結晶シリコン層はＬＰＣＶＤで５００ないし７００℃の温度で形成できる。不純物がドーピングされていない状態に形成した後、砒素(Ａｓ)または燐(Ｐ)をイオン注入でドーピングして導電性を与えることもでき、蒸着形成の際にイン-シチューで不純物をドーピングして形成することもできる。通常、ゲート電極１００のための物質層を形成した後、リソグラフィ工程を利用してゲート電極１００の形状通りにパターニングして形成する。しかし、タングステン、アルミニウムなどの金属をスパッタリングのような方法によって低温で形成できる場合には、あらかじめゲート電極１００の形状を画定する溝を有するフォトレジストパターンを形成した状態で、これら物質層を蒸着した後、リフト-オフ方法を利用して溝の中にだけ所定の形状通りのゲート電極１００を形成してもよい。
【００２７】
このように、本発明による素子製造は、ゲート絶縁膜の形成以後にある後続の熱処理工程における温度を低くすることで、チャネルでの不純物濃度のばらつきを最小化させて素子のしきい値電圧の変動を減少でき、短チャネル効果による素子特性の劣化を抑制でき、また、後続の熱処理工程の低温化によって、高誘電率を有するゲート絶縁膜を用いることが、容易になる。したがって、ゲート電極１００として多結晶シリコンだけではなく金属の利用に非常に有利な素子構造を有する。
【００２８】
最後に、図９のように、ゲート電極１００の両側で高誘電率を有する絶縁膜９０とシリコン窒化膜パターン７０ａとをとり除いてシリコン導電層６０を露出させた後、それぞれの上にソース/ドレーン電極１１０,１２０を形成する。参照番号９０ａは、ゲート電極１００下に残るゲート絶縁膜を示し、７０ｂはエッチングされて残っているシリコン窒化膜パターンを示す。ソース/ドレーン電極１１０,１２０としてタングステン、アルミニウムなどの金属を形成する場合には、同じくあらかじめソース/ドレーン電極１１０,１２０形状を定義する溝を有するフォトレジストパターンを形成した状態でこれら物質層を形成した後、リフト-オフ方法を利用して溝の中にソース/ドレーン電極１１０,１２０を形成できる。しかし、一般的には高濃度にドーピングされた多結晶シリコンなどを形成した後、リソグラフィを利用して電極形状にパターニングする。
【００２９】
図９に示したように、本発明による超微細チャネルＭＯＳＦＥＴは、垂直な断面構造ではない三角形あるいは台形断面を有した単結晶シリコン層３０ａ(非常に微細なシリコンワイヤ)をチャネルに利用して、固相拡散法で形成したシリコン導電層６０によるソース/ドレーン接合を接続する構造である。ゲート電極１００に適切な電圧を印加して単結晶シリコン層３０ａの上部(すなわち、三角形の頂点)に高い電界が形成されると、ゲート電極１００下部の導電性チャネルの大きさが増加する。一般的な動作条件下における３次元的な電流の流れによって、素子の平面的な大きさを縮小でき、したがって高い集積度を果たせる。また、ＳＯＩ基板５を使うので、より早い素子の動作が期待される。
【００３０】
以上、本発明を望ましい実施例で詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的思想に基づいて、当業者によってさまざまな多様な変形が可能であることは明白である。
【産業上の利用可能性】
【００３１】
本発明による超微細チャネルＭＯＳＦＥＴ及びその製造方法は、シリコン半導体素子の製造技術に利用できる。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図２】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図３】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図４】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図５】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図６】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図７】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図８】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図９】本発明の実施例による電界効果トランジスター及びその製造方法を説明するための断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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