(57)【要約】      （修正有）【課題】  マグニチュード内容参照可能メモリ（ＭＣＡＭ）の提供。【解決手段】  ＭＣＡＭの各セルはデータ値を格納するためのデータメモリセルと第一メモリセルへ結合されているマグニチュード比較器とを包含している。マグニチュード比較器は、入力としてデータ値と比較値とを受取り、出力として２つのマグニチュード信号を発生する。第一マグニチュード信号は、比較値がデータ値より大きいか否かを表わし且つ第二マグニチュード信号は比較値がデータ値より小さいか否かを表わす。マグニチュード比較器は、又、先行するＭＣＡＭセルからマグニチュード信号を受取る。前のマグニチュード信号は、データ値及び比較値が等しい場合に、第一及び第二マグニチュード信号として出力される。ＭＣＡＭは任意の長さのデータワードを比較ワードと比較することを可能とする。ＭＣＡＭセルはマスク値を格納するための第二メモリを包含することが可能である。【選択図】      図１
2005129218.tif 000002
【特許請求の範囲】
【請求項１】
複数個のＭＣＡＭセルを有するマグニチュード内容参照可能メモリ（ＭＣＡＭ）において、前記複数個のＭＣＡＭセルのうちの１個のセルが、
データ値を格納する第一メモリセル、
前記第一メモリセルへ結合しており且つ出力として第一及び第二マグニチュード信号を発生するために入力として比較値及び前記データ値を受取るべく動作可能なマグニチュード比較器、
を有しており、前記第一マグニチュード信号が前記比較値が前記データ値よりも大きいか否かを表わし且つ前記第二マグニチュード信号が前記比較値が前記データ値より小さいか否かを表わす、ことを特徴とするマグニチュード内容参照可能メモリ。
【請求項２】
請求項１において、前記マグニチュード比較値が、更に、前のＭＣＡＭセルから出力された前の第一マグニチュード信号及び前の第二マグニチュード信号に応答し、且つ、前記データ値及び前記比較値が等しい場合に、前記前の第一マグニチュード信号が前記第一マグニチュード信号として出力され且つ前記前の第二マグニチュード信号が前記第二マグニチュード信号として出力されることを特徴とする内容参照可能メモリ。
【請求項３】
請求項２において、前記ＭＣＡＭセルが、更に、マスクビットを格納するための第二メモリセルを有しており、且つ前記マスクビットが所定値を有している場合に、前記前の第一マグニチュード信号を前記第一マグニチュード信号として且つ前記前の第二マグニチュード信号を前記第二マグニチュード信号として通過させるために前記マグニチュード比較器が前記マスク値により制御されることを特徴とする内容参照可能メモリ。
【請求項４】
請求項２において、前記マグニチュード比較器が、
前記データ値及び前記比較値が一致するか否かを表わす一致信号を出力として発生する第一論理回路、
前記一致信号、前記前の第一マグニチュード信号及び前記前の第二マグニチュード信号に応答し且つ前記第一及び第二マグニチュード信号を出力として発生する第二論理回路、
を有していることを特徴とする内容参照可能メモリ。
【請求項５】
請求項４において、前記第一論理回路が、
入力として前記データ値及び前記比較値を有している第一ＡＮＤゲート、
入力として前記データ値の補元及び前記比較値の補元を有している第二ＡＮＤゲート、
前記第一及び第二ＡＮＤゲートの出力を入力として有しており且つ出力として前記一致値を発生するＮＯＲゲート、
を有していることを特徴とする内容参照可能メモリ。
【請求項６】
請求項５において、更に、マスク値を格納するための第二メモリセルを有しており、前記ＮＯＲゲートがマスク値により制御される制御型ＮＯＲであることを特徴とする内容参照可能メモリ。
【請求項７】
請求項４において、前記第二論理回路が、
前記一致信号により制御され且つ前記データ値及び比較値が一致する場合に前記第一の前のマグニチュード信号を前記第一マグニチュード信号として通過させるべく動作可能な第一伝達ゲート、
前記一致信号により制御され且つ前記データ値及び比較値が一致する場合に前記第二の前のマグニチュード信号を前記第二マグニチュード信号として通過させるべく動作可能な第二伝達ゲート、
前記一致信号により制御され且つ前記データ値及び比較値が一致しない場合に前記比較値を前記第一マグニチュード信号として通過させるべく動作可能な第三伝達ゲート、
前記一致信号により制御され且つ前記データ値及び比較値が一致しない場合に前記データ値を前記第二マグニチュード信号として通過させるべく動作可能な第四伝達ゲート、
を有していることを特徴とする内容参照可能メモリ。
【請求項８】
請求項７において、前記第一、第二、第三、第四伝達ゲートのうちの少なくとも１つがＰチャンネルトランジスタ及びＮチャンネル抵抗を有しており且つ前記一致信号及びその補元により制御されることを特徴とする内容参照可能メモリ。
【請求項９】
請求項１において、前記複数個のＭＣＡＭセルが直列配置を有する少なくとも１個のＭＣＡＭセルグループとして構成されており、且つ前記少なくとも１つのグループにおけるＭＣＡＭセルの比較器が前記直列配置における先行するＭＣＡＭセルの第一及び第二マグニチュード信号に応答することを特徴とする内容参照可能メモリ。
【請求項１０】
請求項９において、ＭＣＡＭグループの最初のＭＣＡＭセルがデータワードの最小桁ビットを格納すべく動作可能であり、且つ前記ＭＣＡＭグループの最後のＭＣＡＭセルが前記データワードの最大桁ビットを格納すべく動作可能であることを特徴とする内容参照可能メモリ。
【請求項１１】
請求項９において、前記複数個のＭＣＡＭセルが少なくとも２つのＭＣＡＭセルグループの配置として構成されており、且つ、更に、
第一ＭＣＡＭセルグループにおける最後のセルの第一及び第二マグニチュード信号に応答し且つ第二ＭＣＡＭセルグループにおける最後のセルの第一及び第二マグニチュード信号に応答し且つ第一及び第二マグニチュード信号を発生すべく動作可能な第二ステージ比較器、
を有していることを特徴とする内容参照可能メモリ。
【請求項１２】
請求項１１において、前記複数個のＭＣＡＭセルが少なくとも２つのＭＣＡＭセルグループからなるアレイとして構成されており、該アレイの各行は第二ステージ比較器により接続されているＭＣＡＭグループの直列配置であり且つ前記行が第二ステージ比較器により並列接続されていることを特徴とする内容参照可能メモリ。
【請求項１３】
請求項１１において、前記第二ステージ比較器が、
第一ＭＣＡＭセルグループの第一マグニチュード信号及び第二ＭＣＡＭセルグループの第一マグニチュード信号に応答して第一比較信号を発生する第一ＮＯＲゲート、
第一ＭＣＡＭセルグループの第二マグニチュード信号及び第二ＭＣＡＭセルグループの第二マグニチュード信号に応答して第二比較信号を発生する第二ＮＯＲゲート、
第一ＭＣＡＭセルグループの第二マグニチュード信号及び第一比較信号に応答して第一出力マグニチュード信号を発生する第三ＮＯＲゲート、
第一ＭＣＡＭセルグループの第一マグニチュード信号及び第二比較信号に応答して第二出力マグニチュード信号を発生する第四ＮＯＲゲート、
を有していることを特徴とする内容参照可能メモリ。
【請求項１４】
請求項１において、前記第一メモリがＳＲＡＭであることを特徴とする内容参照可能メモリ。
【請求項１５】
請求項１４において、更に、
前記ＳＲＡＭへ結合している書込線、
前記ＳＲＡＭへ結合しており前記ＳＲＡＭ内に格納されるべき真データ信号を担持する第一ビット線、
前記ＳＲＡＭへ結合されており前記ＳＲＡＭ内に格納されるべき相補的データ信号を担持する第二ビット線、
を有していることを特徴とする内容参照可能メモリ。
【請求項１６】
請求項９において、更に、第一又は第二マグニチュード信号におけるレベルをブーストし且つそれにより信号劣化を開示すべく動作可能な信号ブースターを有していることを特徴とする内容参照可能メモリ。
【請求項１７】
内容参照可能メモリにおいて、
各ＭＣＡＭセルがデータワードの１ビットを格納するためのデータメモリ及び前記データワードの前記ビットを比較ワードの対応するビットと比較するためのマグニチュード比較器を有している少なくとも１つのグループのＭＣＡＭセル、
前記グループのＭＣＡＭセルに対するワード線、
前記グループのＭＣＡＭセルにおける各ＭＣＡＭに対して１本づつ設けられており前記データワードのビットを前記ＭＣＡＭセルへ供給する複数個のデータビット線、
前記グループのＭＣＡＭセルにおける各ＭＣＡＭセルに対して１本づつ設けられており前記比較ワードのビットを前記ＭＣＡＭセルへ供給する複数個の比較ビット線、
を有しており、前記ＭＣＡＭセルのマグニチュード比較器が直列配置に接続されており且つ前記比較ワードが前記データワードより大きいか否かを表わす第一マグニチュード信号及び前記比較ワードが前記データワードより小さいか否かを表わす第二マグニチュード信号を発生すべく動作可能であることを特徴とする内容参照可能メモリ。
【請求項１８】
請求項１７において、各ＭＣＡＭセルが、更に、マスク値を格納するマスクメモリを有しており、且つ前記マグニチュード比較器が前記マスク値により制御される制御型マグニチュード比較器であることを特徴とする内容参照可能メモリ。
【請求項１９】
請求項１７において、前記少なくとも１つのグループのＭＣＡＭセルが前記データワードの第一サブワードを格納する第一ＭＣＡＭセルグループ及び前記データワードの第二サブワードを格納する第二ＭＣＡＭセルグループを包含しており、且つ前記第一及び第二マグニチュード信号及び前記第一ＭＣＡＭセルグループ及び前記第一及び第二マグニチュード信号及び前記第二ＭＣＡＭセルグループに応答する第二ステージ比較器が設けられていることを特徴とする内容参照可能メモリ。
【請求項２０】
請求項１９において、前記第二ステージ比較器が、
前記第一ＭＣＡＭセルグループの第一マグニチュード信号及び前記第二ＭＣＡＭセルグループの第一マグニチュード信号に応答して第一比較信号を発生する第一ＮＯＲゲート、
前記第一ＭＣＡＭセルグループの第二マグニチュード信号及び前記第二ＭＣＡＭセルグループの第二マグニチュード信号に応答して第二比較信号を発生する第二ＮＯＲゲート、
前記第一ＭＣＡＭセルグループの第二マグニチュード信号及び前記第一比較信号に応答して第一出力マグニチュード信号を発生する第三ＮＯＲゲート、
前記第一ＭＣＡＭセルグループの第一マグニチュード信号及び前記第二比較信号に応答して第二出力マグニチュード信号を発生する第四ＮＯＲゲート、
を有していることを特徴とする内容参照可能メモリ。
【請求項２１】
ＭＣＡＭセルのシーケンスを有するマグニチュード内容参照可能メモリにおいて比較ワード及びデータワードの複数個のビットを比較する方法において、
前記データワードの各ビットを前記ＭＣＡＭセルのシーケンスの１個のＭＣＡＭセルのデータメモリ内に格納し、前記データワードの最小桁ビットを前記ＭＣＡＭセルのシーケンスの最初のＭＣＡＭセル内に格納し、
前記データワードの最小桁ビット及び前記比較ワードの対応する最小桁ビットを表わす信号を前記最初のＭＣＡＭセルの比較器へ供給して前記比較ワードの最小桁ビットが前記データワードの最小桁ビットより大きいか又は小さいかを決定し、
前記比較ワードの最小桁ビットが前記データワードの最小桁ビットよりも大きいか否かを表わす第一マグニチュード信号を前記最初のＭＣＡＭセルから出力し、
前記比較ワードの最小桁ビットが前記データワードの最小桁ビットより小さいか否かを表わす第二マグニチュード信号を前記最初のＭＣＡＭセルから出力し、
前記複数個のビットの各その後のビットに対して、前記データワードのその後のビットを現在のＭＣＡＭセルのデータメモリ内に格納し、
前記データワードのビット及び前記比較ワードの対応するビットを表わす信号を前記現在のＭＣＡＭセルの論理回路へ供給して前記比較ワードのビットが前記データワードのビットと一致するか否かを決定し、
前記比較ワードのビットが前記データワードのビットと一致する場合には、先行するＭＣＡＭセルの第一マグニチュード信号を現在のＭＣＡＭセルの第一マグニチュード信号として出力し、先行するＭＣＡＭセルの第二マグニチュード信号を現在のＭＣＡＭセルの第二マグニチュード信号として出力し、そうでない場合には、前記比較ビットを表わす信号を現在のＭＣＡＭセルの第一マグニチュード信号として出力し、前記データビットを表わす信号を現在のＭＣＡＭセルの第二マグニチュード信号として出力する、
ことを特徴とする方法。
【請求項２２】
請求項２１において、更に、
ＭＣＡＭセルのマスクメモリ内にマスク値を格納し、
前記マスク値が前記ＭＣＡＭセル内の関連するデータビットがマスクされるべきであることを表わす場合には、先行するＭＣＡＭセルの第一マグニチュードを現在のＭＣＡＭセルの第一マグニチュード信号として出力し、先行するＭＣＡＭセルの第二マグニチュード信号を現在のＭＣＡＭセルの第二マグニチュード信号として出力する、
ことを特徴とする方法。
【請求項２３】
請求項２１において、先行するＭＣＡＭセルの第一マグニチュード信号を現在のＭＣＡＭセルの第一マグニチュード信号として出力する場合に、
先行するＭＣＡＭセルの第一マグニチュード信号を伝達ゲートの入力へ供給し、
前記比較ワードが前記データワードのビットと一致するか否かを表わす一致信号を前記伝達ゲートの第一トランジスタへ供給し、
前記一致信号の補元を前記伝達ゲートの第二トランジスタへ供給し、
前記伝達ゲートから出力を出力させる、
ことを特徴とする方法。
【請求項２４】
請求項２１において、現在のＭＣＡＭセルの第一マグニチュード信号として前記比較ビットを表わす信号を出力する場合に、
前記比較ビットを表わす信号を伝達ゲートの入力へ供給し、
前記比較ワードが前記データワードのビットと一致するか否かを表わす一致信号を前記伝達ゲートの第一トランジスタへ供給し、
前記一致信号の補元を前記伝達ゲートの第二トランジスタへ供給し、
前記伝達ゲートから出力を出力させる、
ことを特徴とする方法。
【請求項２５】
請求項２１において、先行するＭＣＡＭセルの第二マグニチュード信号を現在のＭＣＡＭセルの第二マグニチュード信号として出力する場合に、
先行するＭＣＡＭセルの第二マグニチュード信号を伝達ゲートの入力へ供給し、
前記比較ワードが前記データワードのビットと一致するか否かを表わす一致信号を前記伝達ゲートの第一トランジスタへ供給し、
前記一致信号の補元を前記伝達ゲートの第二トランジスタへ供給し、
前記伝達ゲートから出力を出力させる、
ことを特徴とする方法。
【請求項２６】
請求項２１において、前記データビットを表わす信号を現在のＭＣＡＭセルの第二マグニチュード信号として出力する場合に、
前記データビットを表わす信号を伝達ゲートの入力へ供給し、
前記比較ワードが前記データワードのビットと一致するか否かを表わす一致信号を前記伝達ゲートの第一トランジスタへ供給し、
前記一致信号の補元を前記伝達ゲートの第二トランジスタへ供給し、
前記伝達ゲートから出力を出力させる、
ことを特徴とする方法。
【請求項２７】
請求項２１において、前記第一マグニチュード信号ＣＲＹＧが以下の真理値表に従って計算され、
【表２７ａ】
2005129218.tif 000010
且つ第二マグニチュード信号ＣＲＹＬが以下の真理値表に従って計算され、
【表２７ｂ】
2005129218.tif 000011
尚ＤＡＴＡＴはデータ値であり、ＣＯＭＰＴは比較値であり、ＣＲＹＧＰは前の第一マグニチュード信号であり、ＣＲＹＬＰは前の第二マグニチュード信号であることを特徴とする方法。
【請求項２８】
請求項２１において、前記ＭＣＡＭセルのシーケンスがＭＣＡＭセルからなる第一グループ及びＭＣＡＭセルからなる第二グループを有しており、本方法が、更に、
ＭＣＡＭセルからなる第一グループの最後のＭＣＡＭセルの第一及び第二マグニチュード信号を第二ステージ比較器へ供給し、
ＭＣＡＭセルからなる第二グループの最後のＭＣＡＭセルの第一及び第二マグニチュード信号を第二ステージ比較器へ供給し、
ＭＣＡＭセルからなる第一グループ及び第二グループ内に格納されているデータワードが前記比較ワードよりも大きいか否かを表わす前記第二ステージ比較器からの第一マグニチュード信号を出力し、
ＭＣＡＭセルからなる第一グループ及び第二グループ内に格納されているデータワードが前記比較ワードより小さいか否かを表わす前記第二ステージ比較器からの第二マグニチュード信号を出力する、
ことを特徴とする方法。
【請求項２９】
請求項２１において、前記第二ステージから出力される前記第一マグニチュード信号ＣＲＹＧＮが以下の真理値表に従って計算され、
【表２９ａ】
2005129218.tif 000012
且つ前記第二ステージから出力される第二マグニチュード信号ＣＲＹＬＮが以下の真理値表に従って計算され、
【表２９ｂ】
2005129218.tif 000013
尚ＣＲＹＧＰはＭＣＡＭセルからなる第一グループから出力される第一マグニチュード信号であり、ＣＲＹＬＰはＭＣＡＭセルからなる第一グループから出力される前の第二マグニチュード信号であり、ＣＲＹＧはＭＣＡＭセルからなる第二グループから出力される第一マグニチュード信号であり、ＣＲＹＬはＭＣＡＭセルからなる第二グループから出力される前の第二マグニチュード信号であることを特徴とする方法。
【請求項３０】
請求項２１において、更に、ＭＣＡＭセルからなる隣接するグループの間で前記第一及び第二マグニチュード信号をブーストさせることを特徴とする方法。
【請求項３１】
複数個のＭＣＡＭセルを有するマグニチュード内容参照可能メモリ（ＭＣＡＭ）において、前記複数個のＭＣＡＭセルのうちの１個のセルが、
データ値を格納する第一メモリセル、
前記第一メモリセルへ結合されており比較値及び前記データ値を入力として受取り出力として第一及び第二マグニチュード信号を発生すべく動作可能な比較手段、
を有しており、前記第一マグニチュード信号は前記比較値が前記データ値より大きいか否かを表わし且つ前記第二マグニチュード信号は前記比較値が前記データ値より小さいか否かを表わすことを特徴とするマグニチュード内容参照可能メモリ。
【請求項３２】
請求項３１において、前記比較手段が、更に、前のＭＣＡＭセルから出力される前の第一マグニチュード信号及び前の第二マグニチュード信号に応答し、且つ前記データ値及び前記比較値が等しい場合には、前記前の第一マグニチュード信号が前記第一マグニチュード信号として出力され且つ前記前の第二マグニチュード信号が前記第二マグニチュード信号として出力されることを特徴とする内容参照可能メモリ。
【請求項３３】
請求項３２において、前記ＭＣＡＭセルが、更に、マスクビットを格納する第二メモリセルを有しており、且つ前記マスクビットが所定値を有している場合に、前記前の第一マグニチュード信号を前記第一マグニチュード信号として且つ前記前の第二マグニチュード信号を前記第二マグニチュード信号として通過させるために前記比較手段が前記マスク値により制御されることを特徴とする内容参照可能メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大略、コンピュータメモリに関するものである。より詳細には、本発明は、比較値が格納されている値より大きいか又は小さいかを決定する内容参照可能メモリ（ＣＡＭ）に関するものである。
【背景技術】
【０００２】
従来のランダムアクセスメモリ（ＲＡＭ）アレイは行及び列に配列された多数のメモリセルを有しており、且つ選択された行のメモリセルをアドレスするアドレッシング回路を包含している。メモリセルのアドレスはメモリアレイ内のそのセルの物理的位置に対応している。特定のデータ値がメモリ上に格納されていることを決定するために、各メモリ位置をサーチせねばならない。このサーチの過程において、アドレスがメモリへ供給され且つメモリがそのアドレスに格納されているデータ値を返す。
【０００３】
対照的に、内容参照可能メモリ（ＣＡＭ）においては、データ値は物理的メモリ位置によるのではなくそれらの内容によりアドレスされる。特定のデータ値がメモリ内に格納されているか否かを決定するために、データ値（比較値）がメモリへ供給され且つその比較値がＣＡＭセル行内に格納されている１つ又はそれ以上のデータ値と一致するかに否かに依存して、ＣＡＭの行が関連する一致信号を活性化又は不活性化させる。オプションとして、一致した値と関連する付加的なデータを出力することが可能である。
【０００４】
ＣＡＭ装置はデータの内容に基づいて連想的ルックアップを与える上で有用である。ＣＡＭは、比較すべきデータ（キー）及びオプションとして、一致が見つかった場合に出力すべきデータを包含する予め定義したデータセットをプレロードすることが可能である。一致が見つかったアドレスを二次的メモリ又はその他の装置に対するインデックスとして使用することが可能である。例えば、ＣＡＭ装置はインターネットデータルーチングにおけるアドレスルックアップ機能に対して使用される。インターネットアドレスは比較値又はキーとして使用され、且つルーチング情報と関連している。別の適用例においては、イメージデータをピクセルカラーをキーとして使用して格納することが可能であり、それによりメモリ内に格納されているピクセルデータを特定の色のピクセルについてサーチすることを可能とする。
【０００５】
バイナリーＣＡＭ装置の各メモリセルは値０及び１を格納し、一方ターナリー（ｔｅｒｎａｒｙ）即ち三進装置は値１，０，「ｄｏｎ’ｔ  ｃａｒｅ」を格納する。「ｄｏｎ’ｔ  ｃａｒｅ」の値は１又は０のいずれかと一致する。いずれの場合においても、出力一致値は二進０又は１である。ターナリーＣＡＭ装置は格納されている値に対して可変長ワードを一致させる能力を提供している。ワード内の１個のビットはグローバルに又は個別的にマスクすることが可能である。
【０００６】
ネットワーキングの分野における新たな条件は、格納されているワード及び比較ワードの単純な一致により満足されるものではない。例えば、値の範囲を比較することが必要な場合がある。本メモリ装置を使用して、１つの範囲内の一致を決定するために複数個の比較を行わねばならない。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の決定を解消し、改良したコンピュータメモリを提供することを目的とする。本発明の別の目的とするところは、比較値が格納されている値より大きいか又は小さいかを決定するための内容参照可能メモリ及びその動作方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、比較ワードが格納されている値より大きいか又は小さいかを決定するマグニチュード内容参照可能メモリ（マグニチュードＣＡＭ又はＭＣＡＭ）が提供される。副産物として、完全な位置を決定することも可能である。格納されているワード及び比較ワードの幅は物理的エリア及び比較の測度条件によってのみ制限される。
【発明を実施するための最良の形態】
【０００９】
図１は本発明に基づくマグニチュード（大きさ）内容参照可能メモリ（マグニチュードＣＡＭ又はＭＣＡＭ）を示した概略図である。このメモリは、比較ワードが格納されているワードより大きいか又は小さいかを決定する。副産物として、完全な一致を決定することも可能である。格納されているワード及び比較ワードの幅は物理的エリア及び比較の測度条件によってのみ制限される。このメモリセルは標準のターナリーＣＡＭ（ＴＣＡＭ）セルよりもより多くのトランジスタを必要とする場合があり、従って、より大型なものである場合がある。然しながら、セル面積における増加はマグニチュードＣＡＭの増加されている能力により補償される。図１は単一のＭＣＡＭセルに対する基本回路を示している。第一ステージは２個のメモリセル１０２及び１０４を包含している。これらは、例えば、ＳＲＡＭセルとすることが可能であるが、任意の格納装置を使用することが可能である。図１は２個のメモリセル１０２及び１０４を具備するセルのターナリーバージョンを示している。然しながら、個別的なビットマスキングが必要とされない場合には、２番目のメモリセル１０４を省略することが可能であり、それにより必要とされるトランジスタの数が減少される。これらのセルに対する入力はＳＲＡＭセルに対して典型的なものであり、各行を横断して水平方向に走行するワード線及びＭＣＡＭの行から行へ垂直方向に走行するビット線を有している。図１において、データメモリセル１０２はデータ値を格納するために使用され且つワード線ＶＷＬにより制御される。該セルに書き込まれるべきデータはビット線ＢＬＴ及びＢＬＣに担持され、これらは真ビット値（Ｔ）及びその補元（Ｃ）を表わしている。同様に、マスクメモリセル１０４を使用してマスク値を格納し、それはワード線ＭＷＬにより制御される。該セルに書き込まれるべきデータは同一のビット線ＢＬＴ及びＢＬＣに担持され、それらはマスクの真ビット値（Ｔ）及び補元（Ｃ）を表わす。ＳＲＡＭセルは格納されているデータの真の値及び相補的な値に対応して２つの内部的ノードを有している。データメモリセル１０２の内部ノード値は線ＤＡＴＡＴ及びＤＡＴＡＣ上に出力され、それは、夫々、真の値及び相補的な値を示す。マスクメモリセル１０４の内部ノード値は線ＭＡＳＫＴ及びＭＡＳＫＣ上に出力され、それらは、夫々、真の値及び相補的な値を示す。ＤＡＴＡＴ，ＤＡＴＡＣ，ＭＡＳＫＴ線は次のステージのセルにより使用される。その他のタイプのメモリセルは出力として真の値のみを提供する場合があり、その場合には、ＤＡＴＡＣ信号は、ＤＡＴＡＴ信号をインバータを介して通過させることにより発生させることが可能である。
【００１０】
ＤＡＴＡＴ,ＤＡＴＡＣ，ＭＡＳＫＴ線は制御型マグニチュード比較器１０６へ通過されている。該マグニチュード比較器は、又、比較ビットの真の値及び相補的な値（夫々、ＣＯＭＰＴ及びＣＯＭＰＣ）を表わす信号を受取る。ＭＡＳＫＴ信号が活性化されない場合（即ち、それが論理０である）、マグニチュード比較器はＤＡＴＡＴ値及びＣＯＭＰＴ値を比較してどちらがより大きいかを決定する。制御型マグニチュード比較器の動作については図２を参照してより詳細に説明する。マスクメモリセルが省略されている場合には、マグニチュード比較器はマスク信号によって制御されるものではなく且つマグニチュード比較器はＣＯＭＰＴ信号及びＤＡＴＡＴ信号を比較してどちらがより大きいかを決定する。
【００１１】
図２は例示的な制御型マグニチュード比較器１０６を示している。該比較器の第一ステージ２０２は制御型ＸＯＲゲートである。このゲートの機能は、２組の入力が同一であるか否かを決定することである。図示した回路はＣＭＯＳゲートであるが、ＸＯＲ機能を実施する任意のゲートとすることが可能である。入力は比較線ＣＯＭＰＴ及びＣＯＭＰＣであり、それらはデータメモリセルの内部ノード（ＤＡＴＡＴ及びＤＡＴＡＣ）及びＭＣＡＭセルの行から行へ垂直方向に走行している。比較値ＣＯＭＰＴ及び格納されているデータ値ＤＡＴＡＴがＡＮＤゲート２０６へ通過され、一方相補的信号ＣＯＭＰＣ及び格納されているデータ値ＤＡＴＡＣがＡＮＤゲート２０８へ通過される。ＡＮＤゲート２０６及びＡＮＤゲート２０８からの出力はＮＯＲゲート２１２へ通過される。ターナリービットマスクＭＡＳＫＴが使用され且つ活性化されると、該ゲートの出力は低状態へ強制され、それは、実効的に、キャリー信号に対するバイパス状態である。第一ステージ２０２の機能は、一致信号及びその補元を発生することである。該ステージは、論理要素のその他の組合わせを使用して実現することが可能である。例えば、ＸＮＯＲゲートとそれに続くＮＯＲゲートを使用することが可能である。
【００１２】
図２における次のステージ２０４は一連のＣＭＯＳ伝達ゲート及びインバータ２１２であり、それらはマグニチュード比較器を形成している。ゲート２１４及び２１８は「より大きい」機能を実施し、一方ゲート２１６及び２２０は「より小さい」機能を実施する。ＮＯＲゲート２１０からの出力は各ゲートの片側へ供給され、一方、その補元、即ちインバータ２１２からの出力は該ゲートの反対側へ供給される。その他のタイプの信号ゲートを使用することが可能であるが、ＰチャンネルトランジスタとＮチャンネルトランジスタの両方を使用する伝達ゲートを使用することは信号劣化を回避する。ＭＣＡＭセルはＭＣＡＭ装置の１つの行内において直列にカスケード接続させることが可能であるから、このことは有益的である。この形態のマグニチュード比較器は当該技術において公知である。以前のキャリー信号ＣＲＹＧＰ及びＣＲＹＬＰはその行内の先行するＭＣＡＭセルからマグニチュード比較器へ通過される。マグニチュード信号とも呼称される該キャリー信号は、比較値がデータ値よりも大きいか否か及び比較値がデータ値よりも小さいか否かを示す。共に、該マグニチュード信号は、又、比較値とデータ値とが等しいか否かを表わす。１つの行の第一セルへの入力は論理０を表わすために接地させることが可能である。前のキャリー信号はより桁下のデータビットを比較する結果を示している。ＸＮＯＲゲートの結果に依存して、前のキャリー信号又は新たなデータのいずれかが新たなキャリー又はマグニチュード信号ＣＲＹＧ及びＣＲＹＬとして通過させる。例えば、ＣＯＭＰＴ及びＤＡＴＡＴ値がこのビット位置において一致する場合には、比較が変化しておらず且つ尚且つ下位のビットにより決定されるので、前のキャリー信号ＣＲＹＧＰ及びＣＲＹＬＰを通過させる。然しながら、ＣＯＭＰＴ及びＤＡＴＡＴの値が現在のビット位置において一致しない場合には、ＣＯＭＰＴの現在のビットがＣＲＹＧとして通過される（即ち、ＣＯＭＰＴ＝１及びＤＡＴＡＴ＝０である場合には、ＣＯＭＰＴはＤＡＴＡＴよりも一層大きく且つその逆も又は真である）。同様に、ＤＡＴＡＴの現在のビットはＣＲＹＬとして通過される（即ち、ＣＯＭＰＴ＝０及びＤＡＴＡＴ＝１である場合には、ＣＯＭＰＴはＤＡＴＡＴより小さく且つその逆も又真である）。このプロセスは、最大桁ビットが比較されるまで、各その後のビットに対して継続して行われる。マスクビットがセットされると、ＮＯＲゲート２１０の出力は低へプルされ且つ前のキャリー信号が通過される。
【００１３】
図３は本発明のある側面に基づく４個のターナリーＭＣＡＭセル１００の１つの行の概略である。実際に、任意の数のＭＣＡＭセルを１つの行に構成することが可能であり、種々の長さのワードを比較することを可能とする。最も左側のセルはデータワードの最小桁ビットを格納する。各ＭＣＡＭセルのキャリー出力ＣＲＹＧ及びＣＲＹＬがその後のＭＣＡＭセルの前のキャリー入力（ＣＲＹＧＰ及びＣＲＹＬＰ）へ接続している。最も左側のセルのＣＲＹＧＰ及びＣＲＹＬＰ入力は接地接続３２６において接地されている。ワード入力線３１０及び３１２が各ＭＣＡＭセルへ接続している。信号ＭＷＬが線３１０上において活性化されてデータを各セルのマスクメモリへ書込むことを可能とし、一方信号ＶＷＬが線３１２上で活性化されてデータを各セルのデータメモリへ書込むことを可能とする。いずれの場合においても、データ自身はビット線入力３１４上に供給され、それは典型的なＳＲＡＭ態様でアレイ化することが可能である。この場合に、信号ＢＬＴ＜０：３＞は書込まれるべき４個のビットを特定し、１個のビットが各ＭＣＡＭセルへ書込まれる。最小桁ビットは最も左側のセルへ書込まれる。オプションとしての付加的なビット線３１６はメモリセルへ書込まれるべき相補的なデータＢＬＣ＜０：３＞を担持する。この線は、例えば、ＳＲＡＭセルが使用される場合に必要とされる。何故ならば、それらは２個の内部ノードを有しているからである。比較入力３０６及び３０８もアレイ化される。信号ＣＯＭＰＴ＜０：３＞は４個のビットを有しており、その各々は４個のＭＣＡＭセルのうちの１つへ供給される。この例において、相補的な比較値ＣＯＭＰＣ＜０：３＞もＭＣＡＭセルへ供給される。
【００１４】
最も右側のＭＣＡＭセル（それはデータ値の最大桁ビットを比較値と比較する）からのマグニチュード即ちキャリー出力３２２（ＣＲＹＧ）及び３２４（ＣＲＹＬ）は、前のステージからの出力３１８（ＣＲＹＧＰ）及び３２０（ＣＲＹＬＰ）と共に、第二ステージ比較器３０２へ通過される。ＣＲＹＧＮ及びＣＲＹＬＮとして示した第二ステージ比較器３０２からの出力は次のステージへ通過される。第二ステージ比較器３０２の動作について図４を参照して以下に説明する。
【００１５】
以下の表１はＭＣＡＭセルにおける正論理信号に対する真理値表である。
【００１６】
【表１】
2005129218.tif 000003
【００１７】
このテーブルにおいて、入力ＣＲＹＰはＣＲＹＧを考慮する場合にＣＲＹＧＰを示すものとして取られ（何故ならば、ＣＲＹＧはＣＲＹＬＰに依存するものではない）、且つＣＲＹＬを考慮する場合にＣＲＹＬＰを示すものとして取られる。注意すべきことであるが、ＤＡＴＡＴ及びＣＯＭＰＴが等しい場合には、ＣＲＹＰ値がＣＲＹＧ又はＣＲＹＬとして通過される。ＤＡＴＡＴ及びＣＯＭＰＴが等しくない場合には、ＣＯＭＰＴがＣＲＹＧとして通過され且つＤＡＴＡＴがＣＲＹＬとして通過される。
【００１８】
例示的な計算を以下の表２に示してある。
【００１９】
【表２】
2005129218.tif 000004
【００２０】
この計算はセル１からセル４へ進行する。ＣＲＹＧＰ及びＣＲＹＬＰはセルにおいてゼロへ初期化される。セル４からの出力はＣＲＹＧ＝１及びＣＲＹＬ＝０であり、ＣＯＭＰＴがＤＡＴＡＴより大きいことを表わす。この計算は以下の如くに進行する。
【００２１】
１．ＤＡＴＡＴの値は５（十進数）又は０１０１（二進数）である。ＣＯＭＰＴは１０（十進数）又は１０１０（二進数）である。
【００２２】
２．最も右側の列即ち最小桁ビットにおいて開始し、その入力は１００であり、その場合に１はＤＡＴＡＴの最小桁ビットであり、次のゼロはＣＯＭＰＴの最小桁ビットであり、最後のゼロはＣＲＹＧＰ又はＣＲＹＬＰの最小桁ビットである。
【００２３】
３．表１における入力１００を使用して、セル１（最小桁ビットに対するＭＣＡＭセル）に対してＣＲＹＧ＝０及びＣＲＹＬ＝１を与える。
【００２４】
４．ＣＲＹＧ及びＣＲＹＬに対する出力値が図３に示したように、次のビットに対するＭＣＡＭセルへ結合される。
【００２５】
５．真理値表に対する次の入力はＣＲＹＧにおいて１を発生する０１０及びＣＲＹＬにおいて０を発生する０１１である。これらの出力は次のビットに対するＭＣＡＭセルへ通過される。
【００２６】
６．真理値表に対する次の入力はＣＲＹＧにおいて０を発生する１０１及びＣＲＹＬにおいて１を発生する１００である。これらの出力は次のビットに対するＭＣＡＭセルへ通過される。
【００２７】
７．最後の最小桁ビット入力はＣＲＹＧにおいて１を発生する０１０及びＣＲＹＬにおいて０を発生する０１１である。これはＣＯＭＰＴがＤＡＴＡＴよりも大きいことを表わす。
【００２８】
更なる例の計算は以下の表３に示してある。
【００２９】
【表３】
2005129218.tif 000005
【００３０】
セル４からの出力はＣＲＹＧ＝０及びＣＲＹＬ＝１であり、ＣＯＭＰＴがＤＡＴＡＴよりも小さいことを表わす。
【００３１】
更なる例の計算は以下の表４に示してある。
【００３２】
【表４】
2005129218.tif 000006
【００３３】
セル４からの出力はＣＲＹＧ＝１及びＣＲＹＬ＝０であり、ＣＯＭＰＴがＤＡＴＡＴよりも大きいことを表わす
更なる例の計算は以下の表５に示してある。
【００３４】
【表５】
2005129218.tif 000007
【００３５】
セル４からの出力はＣＲＹＧ＝０及びＣＲＹＬ＝０であり、ＣＯＭＰＴがＤＡＴＡＴより大きくなく又ＤＡＴＡＴより小さくないことを表わし、即ちＣＯＭＰＴ＝ＤＡＴＡＴである。入力としてＣＲＹＧ及びＣＲＹＬを有する単純なＮＯＲゲートは一致即ち等置信号を発生する。
【００３６】
本発明のＭＣＡＭ装置又はその一部は正又は負の論理を使用して実現することが可能である。
【００３７】
ＭＣＡＭセルの数は任意のワード長を発生するために選択することが可能である。長いワード長が必要とされる場合には、ＣＲＹＧ及びＣＲＹＬ信号をブーストさせるためにインバータバッファ又はその他の装置を使用することが必要な場合がある。４個のＭＣＡＭセルからなるテストコンフィギュレーションにおいては、信号をブーストさせるためのバッファ機能を必要とするのに信号劣化が充分厳しいものではなかった。更なるセルが付加されると、ＣＲＹＧ及びＣＲＹＧＰの間にインバータバッファ又はその他のブースターバッファを使用することは性能を改善する。ＣＲＹＬ及びＣＲＹＬＰについても同じことが言える。これらのバッファは、全てのセルの間、１つ置きのセル、又は所要の性能を達成するのに必要とする場合に使用することが可能である。
【００３８】
セルの間にインバータバッファが使用される場合には、その後のセルは伝達ゲートを制御するために先行するセルに対して負の論理入力を使用すべきである（図２における２０４）。例えば、インバータの前のセルの伝達ゲート２０４が信号ＣＯＭＰＴ及びＤＡＴＡＴを使用する場合には、その後のゲートは信号ＣＯＭＰＣ及びＤＡＴＡＣを使用すべきである。
【００３９】
長いワードに対して性能を改善するための別の方法は、第二ステージ比較器と共に並列的に複数個のセルからなるグループを使用することである。ＭＣＡＭセルからなるグループへ結合されている第二ステージ比較器３０２を図３に示してある。第二ステージ比較器３０２の例示的実施例は図４に示してある。図４を参照すると、第二ステージ比較器３０２はＮＯＲゲートからなるグループを有しており、それはＭＣＡＭグループの出力を共通接続している。現在のＭＣＡＭグループからの出力ＣＲＹＧは、前のＭＣＡＭグループからのキャリー信号ＣＲＹＧＰと共に、ＮＯＲゲート４０２へ通過される。現在のＭＣＡＭグループからの出力ＣＲＹＬは、前のＭＣＡＭグループからのキャリー信号ＣＲＹＬＰと共に、ＮＯＲゲート４０４へ通過される。ＮＯＲゲート４０２からの出力は、現在のＭＣＡＭグループからのキャリー信号ＣＲＹＬと共に、ＮＯＲゲート４０６へ通過される。このことは、次のＭＣＡＭグループに対して「より大きい」信号ＣＲＹＧＮを発生する。ＮＯＲゲート４０４からの出力は、現在のＭＣＡＭグループからのキャリー信号ＣＲＹＧと共に、ＮＯＲゲート４０８へ通過される。このことは次のＭＣＡＭグループに対して「より小さい」信号ＣＲＹＬＮを発生する。第二ステージ比較器は、勿論、等価な論理回路を使用して実現することが可能である。例えば、ＮＯＲゲートに対してＮＡＮＤゲートを置換して負の論理を使用することが可能である。
【００４０】
第二ステージ比較器３０２は図３に示したように使用される。この回路を付加することは、他のＭＣＡＭグループと共に４セルＭＣＡＭグループを使用することを可能とし、任意の長さのワードを比較することを可能とする。非常に長いワードの場合には、同一の第二ステージを使用する付加的なステージがより大きな並列性を可能とさせる。任意の寸法のグループを使用することが可能であり且つ任意の数のグループ及びステージを使用することが可能である。この配置の最終的な出力はマグニチュード即ち大きさの結果を与える。ＣＲＹＧＮ信号に対する真理値表は以下の如くである。
【００４１】
【表６】
2005129218.tif 000008
【００４２】
現在のＣＲＹＬがセットされている場合にはＣＲＹＧＮはゼロである。何故ならば、現在のビットはより高い桁位置を有しているからである。そうでない場合には、ＣＲＹＧ又はＣＲＹＧＰのいずれかがセットされている場合にはＣＲＹＧＮが１であり且つＣＲＹＧ及びＣＲＹＧＰの両方がゼロである場合にはＣＲＹＧＮはゼロである。ＣＲＹＬＮ信号に対する真理値表は以下の通りである。
【００４３】
【表７】
2005129218.tif 000009
【００４４】
６４ビットＭＣＡＭ装置の例示的な配置を図５に示してある。各ＭＣＡＭセルグループ５０２は４個のＭＣＡＭセルから構成されている。このアレイの各行は４個のＭＣＡＭグループから構成されており、それは第二ステージ比較器３０２を使用して共通結合されている。各比較器は、前の第二ステージ比較器からの信号と共に、入力としてＭＣＡＭグループの出力３２２及び３２４を有している。第一比較器への入力３１８及び３２０は接地されている。図５における配置において、ＭＣＡＭグループの４つの行が存在している。第一行及び第二行の出力は第二ステージ比較器５０４において結合されており、一方第三行及び第四行の出力は第二ステージ比較器５０６において結合されている。比較器５０４及び５０６の出力は第二ステージ比較器５０８において結合されて最終的な出力信号ＣＲＹＧ及びＣＲＹＬを与える。動作について説明すると、該アレイの左下角部における最小桁ビットから開始して、データ値が行毎にロードされる。従って、該データ値の１６個の最小桁ビットが該アレイの最下行におけるセル内にロードされ、最小桁ビットは左側角部にロードされる。次の１６個が最小桁ビットが該アレイの底部から２番目の行内にロードされ、次の１６個の３番目の行内へロードされ且つ１６個の最大桁ビットが最上部行内へロードされる。最大桁ビットは右上セル内に格納される。直列及び並列接続の結合を使用したその他のコンフィギュレーション即ち形態は当業者にとって自明である。
【００４５】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【００４６】
【図１】本発明のある側面に基づくターナリーＣＡＭセルを示した概略図。
【図２】本発明のある側面に基づく例示的な制御型比較器を示した概略図。
【図３】本発明のある側面に基づく４個のターナリーＣＡＭセルからなるグループを示した概略図。
【図４】本発明のある側面に基づく例示的な第二ステージ比較器を示した概略図。
【図５】本発明のある側面に基づく例示的な６４ビットＭＣＡＭ装置を示した概略図。
【符号の説明】
【００４７】
１００  マグニチュード内容参照可能メモリ
１０２  データメモリセル
１０４  マスクメモリセル
１０６  制御型マグニチュード比較器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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