(57)【要約】【課題】本発明の目的は、縦型トランジスタを有する半導体装置において、トランジスタ特性に優れた信頼性の高い半導体装置を提供することである。【解決手段】シリコン基板主平面上に、縦型トランジスタが周期的に配置された第１の周期構造を有する半導体装置において、第１の周期構造の端部に、第１の周期構造と同じ周期で、ダミーの縦型トランジスタを少なくても１個以上、より好ましくは、３個以上形成する。これにより、第１の周期構造における縦型トランジスタの応力は均一となるので、第１の周期構造における縦型トランジスタの特性が均一な半導体装置を得ることができる。【選択図】  図１
2005019741.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主面側に柱状の形状を有する第１半導体層が設けられ、
前記第１半導体層の側面の回りを取り囲むようにゲート絶縁膜を介して形成されたゲート電極と前記第１半導体層の一端部及び他端部にそれぞれ隣接して形成されたソース及びドレイン層とからなる縦型電界効果トランジスタを有し、
前記縦型電界効果トランジスタが二次元的に、所定の間隔を持って配置された第１領域において、
前記所定の間隔を有する周期性が保持されなくなる領域を端部とする時、前記第１領域の周辺に配列された前記縦型電界効果トランジスタの内で、前記端部に最も近い少なくとも１つの行および列に配置された前記縦型電界効果トランジスタの動作を不活性化して用いることを特徴とする半導体装置。
【請求項２】
前記第１半導体層は、高アスペクト比を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体基板の主面側に柱状の形状を有する第１半導体層に設けられた縦型電界効果トランジスタが二次元的に、かつ周期的に配置された第１領域において、
前記周期性が保持されなくなる領域を端部とする時、前記第１領域の周辺に配列された前記縦型電界効果トランジスタの内で、前記端部に最も近い１つ乃至３つの行および列に配置された前記縦型電界効果トランジスタをダミー素子として用いることを特徴とする半導体装置。
【請求項４】
半導体基板の主面側に柱状の形状を有する第１半導体層が設けられ、
前記第１半導体層の側面の回りを取り囲むようにゲート絶縁膜を介して形成されたゲート電極と前記第１半導体層の上端部及び下端部にそれぞれ隣接して形成されたソース及びドレイン層とからなる縦型電界効果トランジスタが二次元的に、かつ周期的に配置された第１領域と、
前記第１領域以外の領域であって、前記半導体基板の周辺領域において、
前記半導体基板内に形成されたソース及びドレイン層と前記ソース及びドレイン層のそれぞれの一端を覆うように形成されたゲート部とを有する電界効果トランジスタが配置された第２領域とを有し、
前記第２領域上に、層間絶縁膜を介して前記縦型電界効果トランジスタを所定の間隔をもって二次元的に配置することを特徴とする半導体装置。
【請求項５】
半導体基板の主面側に柱状の形状を有する第１半導体層が設けられ、
前記第１半導体層の側面の回りを取り囲むようにゲート絶縁膜を介して形成されたゲート電極と前記第１半導体層の上端部及び下端部にそれぞれ隣接して形成されたソース及びドレイン層とからなる縦型電界効果トランジスタを有し、
前記半導体基板内に形成されたソース及びドレイン層と前記ソース及びドレイン層のそれぞれの一端を覆うように形成されたゲート部とを有する電界効果トランジスタが配置された第２領域において、
前記第２領域上に、層間絶縁膜を介して前記縦型電界効果トランジスタを所定の間隔をもって二次元的に配置することを特徴とする半導体装置。
【請求項６】
前記第２領域上に形成された縦型電界効果トランジスタを、前記ゲート電極を一方の電極端とし、前記半導体層を他方の電極端とし、前記ゲート絶縁膜を電荷蓄積部とする容量素子として用いることを特徴とする請求項４または５に記載の半導体装置。
【請求項７】
前記第２領域上に形成された縦型電界効果トランジスタを、前記ソース層を一方の電極端とし、前記ドレイン層を他方の電極端とし、前記第１半導体を抵抗層とする抵抗素子として用いることを特徴とする請求項４または５に記載の半導体装置。
【請求項８】
前記第２領域上に形成された縦型電界効果トランジスタの一端が、前記層間絶縁膜を貫通して形成された貫通孔を多結晶シリコン膜で埋めるように形成されたコンタクトプラグに接続されていることを特徴とする請求項４または５に記載の半導体装置。
【請求項９】
前記第２領域上に形成された縦型電界効果トランジスタを構成する第１半導体層の径は、前記第１領域上に形成された縦型電界効果トランジスタを構成する第１半導体層の径よりも大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に係り、特に縦型電界効果型トランジスタを有する半導体装置に関する。
【０００２】
【従来の技術】
近年、情報通信機器の発達に伴いＬＳＩ等の半導体装置の高集積化が進められている。特に、従来、プレーナ型の電界効果トランジスタは低消費電力であることから広く用いられているが、その高集積化は、主として構造の微細化によって進められ、半導体素子を加工するリソグラフィー技術の進歩に支えられてきた。しかしながら、最近では、要求される最小加工寸法（ゲート長の最小加工寸法）がリソグラフィーに用いる光の波長レベル以下になってきており、より一層の微細化加工は困難になりつつある。
【０００３】
そこで、電界効果トランジスタを高集積化する手段として、縦型の電界効果トランジスタ（以下、縦型トランジスタと呼ぶ。）が提案されている。縦型トランジスタはソース層、チャネル層、ドレイン層を基板面垂直方向に形成する柱状構造である為、従来のシリコン（Ｓｉ）基板を面で利用するプレーナ型電界効果トランジスタに比べて、Ｓｉ基板面に対する占有面積が小さくできる（Ｓｉ基板面に対する投影面積が小さい）という特徴を持つ。また、縦型トランジスタは縦型トランジスタはゲート長を成膜技術の膜厚によって制御できるため、リソグラフィー技術に依存せずトランジスタの動作速度を高められるという特徴も持つ。縦型トランジスタは、例えば、特許文献１などに開示されている。
【０００４】
【特許文献１】
特開２００２−８３９４５号公報
【非特許文献１】
Ａｋｅｍｉ  Ｈａｍａｄａ  ｅｔ  ａｌ．、「アイ・イー・イー・イー  トランザクションエレクトロン  デバイス（ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ）」、１９９１年、  ｖｏｌ．  ３８、  Ｎｏ．  ４、  ｐ．８９５−９００
【０００５】
【発明が解決しようとする課題】
前述した縦型トランジスタは、ドレイン層、チャネル層、ソース層を縦方向（基板面垂直方向）に積み上げる柱状のトランジスタであるため、基板面水平方向に比べて、垂直方向の高さが、プレーナ型のトランジスタに比べて大きくなるという特徴を持っている。半導体装置においては、電気回路上、トランジスタが隣接して周期的に配置される部分が存在する。従来のプレーナ型電界効果トランジスタでは、アスペクト比が小さく、周期的に形成したトランジスタ列の端部でも、トランジスタ列の上面と、トランジスタの形成されていない面との、段差は小さく、端部における周期方向の構造の対称性の崩れは小さかった。しかし、縦型トランジスタが隣接して連続的に配置した部分の端部では、段差が大きくなり、縦型トランジスタの形成されていない部分との構造の対称性が大きく崩れる。
【０００６】
一般に、半導体装置の製造工程においては、材料間の線膨張係数の違いや、格子定数の違い、さらには熱処理工程における膜収縮などにより、素子内部に応力が発生する。
【０００７】
本願発明者らは、縦型トランジスタが周期的に複数個連続して形成された部分の応力解析を行った。その結果、端部のトランジスタには、構造の不連続性により、中心付近のトランジスタとは異なる応力が発生することを明らかにした。
【０００８】
応力がトランジスタの特性を変化させることは、従来から研究されている（例えば、非特許文献１を参照）。シリコンで形成する縦型トランジスタにおいても、応力で特性が変わると考えられる。
【０００９】
したがって、上述した応力解析の結果から、周期的に配置された縦型トランジスタでは、端部と中心部では、応力がことなることから、縦型トランジスタ列の端部の複数のトランジスタ特性は、中心部付近の特性とは異なるという課題があることを明らかにした。縦型トランジスタが周期的に複数個連続して形成される部分としては、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリセルを縦型トランジスタを用いて形成した場合のメモリマットなどがある。
【００１０】
また、縦型トランジスタは、前述のようにこれまで広く用いられてきたプレーナ型に比べて高アスペクト比の構造であるために、縦型トランジスタが形成されている部分と、それ以外の、例えばプレーナ型トランジスタや抵抗素子が形成された周辺回路では、素子の高さに高低差が生じることになる。半導体装置の製造工程においては、縦型トランジスタを形成した層は、例えば酸化シリコンからなる層間絶縁膜で充填した後、ＣＭＰ（化学的機械研磨：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）工程によって表面を平坦化し、次の工程に移る。しかしながら、高低差の大きな部分のＣＭＰは、研磨後の平坦化が困難であり、製造コスト増に結びつく、生産性が向上されない等の課題がある。
【００１１】
また、一般に、半導体装置においては、電源間容量や、アナログ容量に、並行平板型のＭＯＳキャパシタを用いられる。ＭＯＳキャパシタは半導体装置内における占有面積が大きく、半導体装置の小型化、高集積化の妨げとなるという課題がある。
また、一般に、半導体装置においては、抵抗素子が使用されるが、抵抗素子もＳｉ基板面内に形成されるので、半導体装置の小型化、高集積化の妨げとなるという課題がある。
【００１２】
本発明は、前記課題の少なくとも１つを解決するためになされたものである。本発明の第１の目的は、縦型トランジスタを有する半導体装置において、縦型トランジスタの特性に優れた半導体装置を提供することにある。本発明の第２の目的は、製造コストに優れた半導体装置を提供することにある。本発明の第３の目的は、ＭＯＳキャパシタの小型化、高集積化を図る半導体装置を提供することにある。本発明の第４の目的は、抵抗素子の小型化、高集積化を図る半導体装置を提供することにある。本発明の第５の目的は、機械的信頼性に優れた半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記課題は、シリコン基板主平面上に、縦型トランジスタが周期的に配置された第１の周期構造を有する半導体装置において、前記第１の周期構造の端部に、前記第１の周期構造と同じ周期で、ダミーの縦型トランジスタが少なくても１個以上、より好ましくは、３個以上形成することにより解決される。これにより、前記第１の周期構造における前記縦型トランジスタの応力は均一となるので、前記第１の周期構造における前記縦型トランジスタの特性が均一な半導体装置を得ることができる。
【００１４】
また、上記課題は、シリコン基板主平面上に形成した縦型トランジスタと、該縦型トランジスタ周辺に形成された周辺回路を有する半導体装置において、前記周辺回路の上面に、ダミーの縦型トランジスタを形成することにより解決される。これにより、前記周辺回路上も前記縦型トランジスタと同じ高さが、前記ダミーの縦型トランジスタにより得られるので、ＣＭＰ工程におけるディッシングが防止できるという効果が得られる。
【００１５】
また、上記課題は、上述の半導体装置において、前記ダミーの縦型トランジスタのチャネルと、ゲート絶縁膜を介して隣接したゲート電極との間で容量素子を形成することにより解決される。これにより、従来平板キャパシタで形成していた容量を、立体的に形成することができるので、半導体装置を高集積化することができる。
【００１６】
また、上記課題は、上述の半導体装置において、前記ダミーの縦型トランジスタのソースとチャネルとドレインを抵抗素子として用いることにより解決される。これにより、前記ダミーの縦型電界効果トランジスタを有効に利用することができ、半導体装置を高集積化することができるという効果が得られる。
【００１７】
また、上記課題は、上述の半導体装置において、前記ダミーの縦型トランジスタの下端にコンタクトプラグを形成することにより解決される。これにより、前記ダミーの縦型トランジスタの製造工程における機械的強度を強くすることが出来る。
【００１８】
また、上記課題は、上述の半導体装置において、前記ダミーの縦型トランジスタの径を前記縦型トランジスタよりも大きくすることにより解決される。これにより、製造工程に使われるマスクデータの削減や、前記ダミーの縦型トランジスタの製造工程における機械的強度を強くすることが出来る。
【００１９】
【発明の実施の形態】
＜実施例１＞
以下、本発明の第１実施例を図１から図６０を用いて説明する。図１から図３は本実施例の半導体装置の断面模式図（図４のＡからＢ、及びＣからＤ断面、及びＥからＦ断面）、図４は本実施例の半導体装置の平面レイアウトを示す模式図、図５は本実施例の半導体装置の一部を表す電気回路図、図６は縦型トランジスタの製造プロセスによって生じるチャネル部応力の応力解析結果、図７から図６０は本実施例の半導体装置の製造工程の一部を表す断面模式図である。
【００２０】
本実施例の半導体装置は、図１（図４のＡ−Ｂ断面）、図２（図４のＣ−Ｄ断面）、及び図３（図４のＥ−Ｆ断面）に示すように、シリコン基板１の主平面側に形成した縦型電界効果トランジスタ１００と、これら縦型電界効果トランジスタ１００に電気的に接続され、ＳＲＡＭセルを構成するプレーナ型電界効果トランジスタ１０と、前記ＳＲＡＭセルを周期的に配置したメモリマットに形成された前記縦型トランジスタ列の端部に隣接して形成されるダミーの縦型電界効果トランジスタｄ１００、及びその周辺回路で構成される。
【００２１】
ＳＲＡＭセルの電気回路図を図５に示す。本実施例においては、トランジスタＰ１、Ｐ２を縦型電界効果トランジスタ、また、トランジスタＮ１、Ｎ２、Ｎ３、Ｎ４をプレーナ型電界効果トランジスタで形成する。
【００２２】
プレーナ型電界効果トランジスタ１０は、Ｓｉ基板主平面上に形成したｐ型ウェル１１に形成したｎ型ソース・ドレイン（１２、１３）と、ゲート絶縁膜１４、ゲート電極１５で構成され、ゲート電極１５の上面、およびソース・ドレイン（１２、１３）の上面には、シリサイド１７、１８が形成される。これらのプレーナ型電界効果トランジスタは、シリコン酸化膜（ＳｉＯ２）や、窒化珪素（ＳｉＮ）からなる、浅溝素子分離２によって、他のトランジスタとの絶縁がなされる。
【００２３】
ゲート絶縁膜１４は、例えばシリコン酸化膜（ＳｉＯ２）、窒化珪素膜（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、酸化チタン（ＴｉＯ２）、酸化ジルコニウム（ＺｒＯ２）、酸化ハフニウム（ＨｆＯ２）、五酸化タンタル（Ｔａ２Ｏ５）などの誘電体膜、あるいはこれらの積層構造からなる。また、ゲート電極１５は、例えば、多結晶シリコン膜、あるいはタングステン（Ｗ）、白金（Ｐｔ）、ルテニウム（Ｒｕ）等の金属膜、あるいはこれらの積層構造からなる。前記ゲート絶縁膜１４とゲート電極１５、シリサイド１７、１８の側壁には、窒化珪素（ＳｉＮ）や、シリコン酸化膜（ＳｉＯ２）からなるサイドウォール１６が形成される。
【００２４】
プレーナ型型電界効果トランジスタ１０の上面には、例えば、ＢＰＳＧ（Ｂｏｒｏｎ−ｄｏｐｅｄ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜や、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）膜、あるいはＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａｔｅ）膜、あるいは化学気相成長法、あるいはスパッタ法で形成したシリコン酸化膜、あるいは、シリコン酸化膜とシリコン窒化膜の積層構造なる層間絶縁膜３で覆われている。層間絶縁膜３により覆われたプレーナ型トランジスタ１０は、コンタクトプラグ４や、配線６により、さらに上層の縦型電界効果トランジスタ１００や、コンタクトプラグ１１８などへ電気的に接続される。コンタクトプラグ４、配線６は、例えば、タングステン（Ｗ）からなり、バリアメタルとしては、窒化タングステン（ＷＮ）や、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、あるいはこれらの積層構造を用いても良い。
【００２５】
縦型電界効果トランジスタ１００は、Ｓｉ基板主平面に対して垂直に形成された柱状の電界効果トランジスタであり、柱状に加工されたソース１０８、チャネル１０７、ドレイン１０６と、チャネル１０８を覆うように形成したゲート絶縁膜１０９と、ゲート絶縁膜１０９に隣接したゲート電極１１０、１１１で構成される。
【００２６】
ソース１０８、チャネル１０７、ドレイン１０６は、例えば、多結晶シリコンからなる。また、ゲート絶縁膜１０９は、例えばシリコン酸化膜（ＳｉＯ２）、窒化珪素膜（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、あるいは、これらの積層構造や、前記プレーナ型電界効果トランジスタ１０で用いたゲート絶縁膜材料であっても良い。ゲート電極１１０、１１１は、例えば多結晶シリコンや、タングステン（Ｗ）等の金属膜、あるいはこれらの積層構造からなる。
【００２７】
縦型電界効果トランジスタ１００のドレイン１０６側には、例えば、多結晶シリコンからなるコンタクトプラグ１０５が接続され、バリアメタル１０１を介して、下層の配線６に接続される。バリアメタル１０１は、例えば、タングステンシリサイド（ＷＳｉ２）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、あるいはこれらの積層構造からなる。
【００２８】
ゲート電極１１１には、配線１０３、コンタクトプラグ１１５が接続される。配線１０３は、例えば多結晶シリコンからなる。また、コンタクトプラグ１１５は、例えば、バリアメタルにタングステンシリサイド（ＷＳｉ２）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、あるいはこれらの積層構造を用いたタングステン（Ｗ）からなる。
【００２９】
縦型電界効果トランジスタ１００のソース１０８側は、コンタクトプラグ１１７が形成され、さらに上層の配線、素子と接続される。コンタクトプラグ１１７は、例えば、バリアメタルにタングステンシリサイド（ＷＳｉ）、窒化タングステン（ＷＮ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、あるいはこれらの積層構造を用いたタングステン（Ｗ）からなる。
【００３０】
本実施例の半導体装置は、ＳＲＡＭメモリマット端部に位置する縦型電界効果トランジスタ１００ａに隣接して、ＳＲＡＭメモリセルとしては使用されないダミーの縦型電界効果トランジスタｄ１００が形成されることを特徴とする。
【００３１】
本実施例のダミーの縦型電界効果トランジスタｄ１００は、ダミーのソースｄ１０８、チャネルｄ１０７、ドレインｄ１０６、ゲート絶縁膜ｄ１０９、ゲート電極ｄ１１０、ｄ１１１、層間絶縁膜ｄ１０４、バリアメタルｄ１０１で構成され、ＳＲＡＭセルの縦型電界効果トランジスタ１００とはコンタクトプラグ１１７が形成されていないという点が異なる。
【００３２】
また、本実施例の半導体装置に示すにおいては、ダミーの縦型電界効果トランジスタｄ１００の下層は、ダミーの配線ｄ６やダミーのコンタクトプラグｄ４、また、ダミーのゲート電極ｄ１５、サイドウォールｄ１６、シリサイドｄ１７等からなる、ダミーのプレーナ型電界効果トランジスタも形成される。材料、及び、製造方法は、ＳＲＡＭセルのプレーナ型トランジスタ１０と同じで構わない。
【００３３】
縦型トランジスタ１００、及びダミーの縦型トランジスタｄ１００の周囲、及び、上面全面には、層間絶縁膜３と同様に、層間絶縁膜１１２、１１４、１１６が形成され、所望の位置に、コンタクトプラグ１１７、１１８、１１９、や配線が形成される。
【００３４】
図４は、ダミーの縦型トランジスタｄＳＶ（ｄ１００）の配置を示した平面レイアウト図である。本実施例においては、メモリマットに形成した縦型トランジスタＳＶ（１００）列の端部に、縦型トランジスタ列と同じ繰り返し周期で、ダミーの縦型トランジスタｄＳＶ（ｄ１００）が３個形成される。なお、図４では、図を簡易化する為、縦型電界効果トランジスタＳＶ（１００）、ダミー縦型電界効果トランジスタｄＳＶ（ｄ１００）、コンタクトプラグＭＳＣＴ（１１７）、ＭＬＣＴ（１１８）、ＳＶＧＣ（１１５）、アクティブＡＣＴ、周辺回路のゲート電極ＦＧのみを示している。
【００３５】
ここで、ダミーの縦型トランジスタｄＳＶ（ｄ１００）は、縦型トランジスタＳＶ（１００）列の一列に対して、端部に少なくとも１個、より好ましくは３個以上、形成されるのが望ましい。
【００３６】
本実施例の半導体装置の製造工程の一部は、例えば以下のようになる。なお、本実施例の半導体装置の製造方法は必ずしも以下に限定されるわけではない。
（１）シリコン基板１の主平面上に、浅溝素子分離２を形成し、ＳＲＡＭセルのプレーナ型トランジスタ１０と、ダミーのゲート電極ｄ１５、サイドウォールｄ１６、シリサイドｄ１７等からなる、ダミーのプレーナ型トランジスタ、及び、メモリマット周辺の周辺回路を形成する。その後、メモリマット部、及び、周辺回路部の上面全面に、例えばシリコン酸化膜からなる層間絶縁膜３を形成し、コンタクトプラグ４を配置する部分の層間絶縁膜４をエッチングにより除去した後、コンタクトプラグ４となる、例えば、バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いたタングステン（Ｗ）を、ＣＶＤ法や、スパッタ法などにより、上面全面に形成する、その後、ＣＭＰ（化学的機械研磨）法により上面を平坦化して、コンタクトプラグ４を形成する（図７、８、９）。
（２）さらに上面全面に、層間絶縁膜５を形成し、配線６を配置する部分をエッチングにより除去した後、配線６となる、例えば、バリアメタルとしてチタン（Ｔｉ）や窒化チタン（ＴｉＮ）を用いたタングステン（Ｗ）を、ＣＶＤ法や、スパッタ法などにより、上面全面に形成する、その後、ＣＭＰ法により上面を平坦化して、配線６を形成する（図１０、１１、１２）。
（３）バリアメタル１０１、ｄ１０１となる、例えばチタン（Ｔｉ）や窒化チタン（ＴｉＮ）、あるいは窒化タングステン（ＷＮ）、あるいは、タングステンシリサイド、あるいはこれらの積層膜を、ＣＶＤ法、あるいはスパッタ法により、上面全面に形成後、エッチングにより不要な部分を除去し、バリアメタル１０１、ｄ１０１を形成する。その後、例えば、窒化珪素からなるエッチストッパ１０２をＣＶＤ法やスパッタ法により上面全面に形成し、さらにその上面に、例えば、酸化シリコンからなる層間絶縁膜１２１を形成する。（図１３、１４、１５）
（４）縦型トランジスタのゲート電極引き出し用の配線１０３を、例えば、ボロン（Ｂ）を添加した多結晶、若しくは非晶質のシリコン膜を上面全面に形成し、その後、不要な部分はエッチングより除去し、配線１０３を形成する。（図１６、１７、１８）
（５）シリコン酸化膜からなる層間絶縁膜１０４を上面全面に成膜後、コンタクトプラグ１０５、ｄ１０５を形成する部分の、層間絶縁膜１０４、１２１、及びエッチストッパ１０２をエッチングにより除去する。（図１９、２０、２１）
（６）層間絶縁膜１２０、ｄ１２０となるシリコン酸化膜を上面全面に形成後、エッチングを行い、層間絶縁膜１２０、ｄ１２０を形成する。（図２２、２３、２４）
（７）例えば、ボロン（Ｂ）を添加した多結晶、若しくは非晶質のシリコン膜を上面全面に形成した後、ＣＭＰにより平坦化し、コンタクトプラグ１０５、ｄ１０５を形成する。（図２５、２６、２７）
（８）縦型トランジスタ１００、ｄ１００のドレイン１０６、ｄ１０６、チャネル１０７、ｄ１０７及びソース１０８、ｄ１０８となる、例えば、ボロン（Ｂ）等を所望の濃度で添加した多結晶シリコン層を順に全面に形成する。各層は、非晶質シリコンを全面に形成し、上面全面にボロン（Ｂ）等の不純物を所望の濃度でイオン注入し、その後、熱処理により結晶化させても良い。あるいは、不純物を予め添加した多結晶シリコンや、不純物を予め添加した非晶質シリコンを後に結晶化させても良い。これらを形成後、さらに上面全面に、シリコン酸化膜１０９と、さらに上面に、例えば窒化珪素からなるエッチストッパ１１３を形成する。（図２８、２９、３０）
（９）エッチストッパ１１３を縦型トランジスタ形状に加工し、それをマスクとして、下層の、シリコン酸化膜１０９、ソース１０８、チャネル１０７、ドレイン１０６をエッチングにより加工し、縦型トランジスタ１００のソース１０８、チャネル１０７、ドレイン１０６を及び、ダミー縦型トランジスタｄ１００のソースｄ１０８、チャネルｄ１０７、ドレインｄ１０６を形成する。（図３１、３２、３３）
（１０）縦型トランジスタ１００のソース１０８、チャネル１０７、ドレイン１０６を及び、ダミー縦型トランジスタｄ１００のソースｄ１０８、チャネルｄ１０７、ドレインｄ１０６にゲート絶縁膜１０９、ｄ１０９を形成する。ゲート絶縁膜は、例えば、シリコン酸化膜や、シリコン窒化膜、シリコン酸窒化膜、あるいは、これらの積層構造であり、熱酸化や、ＣＶＤ法や、スパッタ法などにより形成される。なお、本発明における断面模式図は、工程（８）で形成したソース１０８、ｄ１０８上面のシリコン酸化膜と、本工程で形成されたソース、チャネル、ドレインの側壁部分の酸化膜、あるいは窒化膜、あるいは、酸化膜と窒化膜の積層構造等のゲート絶縁膜を合わせてゲート絶縁膜１０９、ｄ１０９と表記している。（図３４、３５、３６）
（１１）ゲート電極１１０、ｄ１１０となる、例えば、ボロン（Ｂ）を添加した非晶質、あるいは多結晶シリコンを上面全面に成膜し、その後、エッチングを行い、ソース１０８、ｄ１０８、チャネル１０７、ｄ１０７ドレイン１０６、ｄ１０６柱状構造の側壁部分のゲート電極１１０、ｄ１１０を形成する。（図３７、３８、３９）
（１２）層間絶縁膜１０４をエッチングし、配線１０３を露出させる。（図４０、４１、４２）
（１３）ゲート電極１１１、ｄ１１１となる、例えば、ボロン（Ｂ）を添加した非晶質、あるいは多結晶シリコンを上面全面に成膜し、その後、エッチングを行い、ゲート電極１１１、ｄ１１１を形成する。（図４３、４４、４５）
（１４）例えば、シリコン酸化膜からなる層間絶縁膜１１２を上面全面に形成後、ＣＭＰ法により上面を平坦化する。（図４６、４７、４８）
（１５）層間絶縁膜１１２をエッチングし、縦型トランジスタ１００、ｄ１００の上面、及びゲート電極１１０、１１１、ｄ１１０、ｄ１１１の上端を露出させる。（図４９、５０、５１）
（１６）ゲート電極１１０、１１１、ｄ１１０、ｄ１１１の上端をエッチングにより後退させる。（図５２、５３、５４）
（１７）エッチストッパとなる、例えば、窒化珪素膜を上面全面に形成し、エッチングにより、縦型トランジスタの上端のエッチストッパ１１３、ｄ１１３を形成する。なお、本工程で成膜されたエッチストッパ膜と、工程（８）で形成されたエッチストッパを合わせて、エッチストッパ１１３、ｄ１１３とする。（図５５、５６、５７）
（１８）例えば、シリコン酸化膜からなる層間絶縁膜１１４を上面全面に形成し、コンタクトプラグ１１５、１１８を配置する部分の層間絶縁膜１１４をエッチングにより除去し、例えば、タングステン（Ｗ）を、チタンや窒化チタンをバリアメタルとして上面全面に形成し、ＣＭＰ法により、上面を平坦化し、コンタクトプラグ１１５、１１８を形成する。（図５８、５９、６０）
（１９）工程（１８）と同様に、層間絶縁膜１１６を上面全面に形成し、コンタクトプラグ１１７、１１９を配置する部分の層間絶縁膜１１６をエッチングにより除去して、例えばタングステンを、例えば、チタンや窒化チタンをバリアメタルとして上面全面に形成し、ＣＭＰ法により平坦化し、コンタクトプラグ１１７、１１９を形成する。（図１）
以下、本実施例の半導体装置の作用効果を説明する。近年、情報通信機器の発達に伴い、ＳＲＡＭ等の半導体デバイスの高集積化、大容量化が進められている。このため、トランジスタの微細化が進められている。トランジスタは従来、一般的にはプレーナ型の電界効果トランジスタが用いられてきたが、高集積化の為に縦型電界効果トランジスタの利用が検討されている。縦型電界効果トランジスタは、ソース、チャネル、ドレインをＳｉ基板面鉛直方向に形成した柱状のトランジスタである。
【００３７】
縦型電界効果トランジスタは、従来のプレーナ型電界効果トランジスタに比べて、高さ方向のアスペクト比の大きなトランジスタである。本願発明者らは縦型電界効果トランジスタが複数個、周期的に形成された部分では、その端部に位置する縦型電界効果トランジスタは電気特性が他のトランジスタとは異なることを明らかにし、電気特性の安定化を図る方法を見出した。
【００３８】
一般に、半導体デバイスの製造プロセスにおいては、素子を構成する材料の線膨張係数の差に起因する熱応力や、材料固有の膜の収縮などによる真性応力や、素子の構造に起因する応力などが、素子内部に発生する。
【００３９】
本願発明者らは縦型電界効果トランジスタ列の製造プロセスにおいて、トランジスタ内部に発生する応力を、有限要素法により応力解析した。図６は、縦型電界効果トランジスタ列を形成するプロセスにおいて、縦型電界効果トランジスタのチャネル部分に発生する応力を列の端部から順に評価した応力解析結果である。図の横軸は列の端部からの縦型電界効果トランジスタの位置、縦軸はチャネル面法線方向の応力である。図より端部では応力が緩和しており、この端部の影響は３番目程度まで及ぶことが明らかになった。
【００４０】
Ｓｉの電子や正孔の移動度に応力（ひずみ）依存性があることは従来から知られており、応力（ひずみ）が従来のプレーナ型トランジスタの電気特性に影響を及ぼすことは知られている（例えば、Ａｋｅｍｉ  Ｈａｍａｄａ、  ｅｔ  ａｌ．、  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ、  ｖｏｌ．  ３８、  Ｎｏ．  ４、  ｐｐ．８９５−９００、  １９９１）。縦型電界効果トランジスタにおいても、チャネル部分にＳｉを用いているので、チャネルに発生する応力（ひずみ）により電気特性が変動することは明らかである。図６に示した本願発明者らの解析によれば、端から３番目程度までの縦型電界効果トランジスタのチャネルの応力が、中心付近と比較して異なっていることから、端から３番目程度までの縦型電界効果トランジスタの電気特性は、中心付近とは異なることが明らかになった。
【００４１】
本実施例の半導体装置は図１から図４に示すように、メモリマットの縦型電界効果トランジスタ列の端部に、電気回路としては用いないダミーの縦型電界効果トランジスタを、少なくても１個以上、より好ましくは３個以上形成する。これにより、メモリマットの電気回路として使用する縦型電界効果トランジスタは、応力起因の電気特性のバラツキのない安定した特性が得られるという効果が得られる。
【００４２】
また、縦型電界効果トランジスタ列にダミーの縦型電界効果トランジスタを形成することにより、ホト工程、エッチング工程における粗密補正ができるという効果が得られる。
また、本実施例における縦型電界効果トランジスタ特性の安定化方法は、ＳＲＡＭセル形成の縦型トランジスタ工程を利用したものである。したがって、製造工程の追加の必要も無く、製造コストに優れた信頼性の高い、半導体装置が製造できるという効果が得られる。
【００４３】
また、本実施例では、縦型トランジスタの他にも、下層のプレーナ型トランジスタについても、ダミーを形成している。これにより、縦型トランジスタの下層の、プレーナ型トランジスタ、配線構造についても、メモリマット中央からの連続性が保てるので、応力を安定化することができ、縦型トランジスタの下層の、プレーナ型トランジスタ、配線構造についても、機械的信頼性を向上できるという効果が得られる。
【００４４】
なお、本実施例におけるダミーの縦型トランジスタの構造は、必ずしも、メモリセルの縦型トランジスタと同一である必要は無い。縦型トランジスタの主たる構造因子である、ソースｄ１０８、チャネルｄ１０７、ドレインｄ１０６が形成されていれば良く、バリアメタルｄ１０１や配線ｄ６、あるいは、下層のダミーのゲート電極ｄ１５等からなるダミーのプレーナ型トランジスタ等は必ずしも形成されている必要はない。
【００４５】
なお、本実施例は、縦型トランジスタが周期的に形成された回路について述べたものである。したがって、本実施例の適用は、ＳＲＡＭのメモリマットに限定されるものではなく、縦型トランジスタが周期的に形成された他の回路であっても構わない。
【００４６】
＜実施例２＞
次に、本発明の第２実施例を図６１から図７３を用いて説明する。図６１は本発明の半導体装置の断面模式図（図６２のＡ−Ｂ−Ｇ−Ｈ断面）、図６２は本発明の半導体装置の平面模式図、図６３から図６５は本発明の半導体装置の製造工程の一部を表す断面模式図、図６６から図６９は本発明における周辺回路上のダミーの配置方法を示す平面レイアウト図、図７０から図７３は従来の半導体装置の製造工程の一部を表す断面模式図である。
【００４７】
第１実施例との違いは、図６１、図６２に示すように、縦型トランジスタ１００（ＳＶ）からなるＳＲＡＭのメモリマットの周辺部分の浅溝素子分離構造２ｂ、２ｃや、周辺回路のプレーナ型トランジスタ５０の上層にも、ダミーの縦型トランジスタｄ５００（ｄ５ＳＶ）を形成している点である。ダミーの縦型トランジスタｄ５００は、層間絶縁膜ｄ５０４、ソースｄ５０８、チャネルｄ５０７、ドレインｄ５０６、ゲート絶縁膜ｄ５０９、ゲート電極ｄ５１０、ｄ５１１からなり、該ダミーの縦型トランジスタｄ５００は、電気回路としては利用しないダミーのトランジスタである。これらは、第１実施例に述べた縦型トランジスタ１００と同じ、材料、製造方法によって形成される。本実施例の半導体装置の製造工程の一部を以下に示す。
（１）コンタクトプラグ１０５、及びｄ１０５を形成する工程までは、第１実施例と同様な工程で行われる。なお、本実施例では、ダミーの縦型トランジスタｄ５００部分には、縦型トランジスタ１００に接続されたコンタクトプラグ１０５や、バリアメタル１０１、層間絶縁膜１２０に相当する部分は形成されない。（図６３）
（２）縦型トランジスタ１００、ｄ１００、ｄ５００のドレイン、チャネル及びソースとなる部分、例えば、ボロン（Ｂ）を添加した多結晶シリコン膜を順に、上面全面に形成し、その後、シリコン酸化膜１０９と、さらに上面に、例えば窒化珪素からなるエッチストッパ１１３を形成する。（図６４）
（３）エッチストッパ１１３を縦型トランジスタ形状に加工し、それをマスクとして、下層の、シリコン酸化膜１０９、ソース１０８、チャネル１０７、ドレイン１０６をエッチングにより加工し、縦型トランジスタ１００のソース１０８、チャネル１０７、ドレイン１０６を及び、ダミー縦型トランジスタｄ１００、ｄ５００のソースｄ１０８、ｄ５０８、チャネルｄ１０７、ｄ５０７ドレインｄ１０６、ｄ５０６を形成する。（図６５）
（４）以下、第１実施例と同様な工程により、縦型トランジスタ１００、ダミーの縦型トランジスタｄ１００、ｄ５００及び、層間絶縁膜１１２、１１４、１１６や、コンタクトプラグ１１５、１１９を形成する。（図６１）
本実施例における周辺回路のダミーの配置方法は、例えば以下のように行われる。
（１）周辺回路を含む回路の平面レイアウト（図６６）と、ダミー縦型トランジスタｄ５ＳＶを等間隔に配置した平面レイアウトを作製する（図６７）。ここで、周辺回路の平面レイアウトには、縦型トランジスタＳＶ（１００）と、同じ層に形成される、例えば、コンタクトプラグＭＬＣＴ（１１８）等の配線、素子のレイアウトを記載する。
（２）周辺回路を含む回路の平面レイアウト（図６６）と、ダミー縦型トランジスタｄ５ＳＶを等間隔に配置した平面レイアウト（図６７）を重ね合わせる（図６８）。
（３）縦型トランジスタＳＶ（１００）と同じ層に形成されるコンタクトプラグＭＬＣＴ（１１８）や配線、及び、縦型トランジスタＳＶ（１００）、メモリマット周辺のダミー縦型トランジスタｄＳＶ（ｄ１００）と、重なるダミー縦型トランジスタｄ５ＳＶは取り除く（図６９）。
（４）さらに、縦型トランジスタ１００、ＳＶと同じ層に形成されるコンタクトプラグＭＬＣＴ（１１８）や配線、及び、縦型トランジスタＳＶ（１００）、メモリマット周辺のダミー縦型トランジスタｄＳＶ（ｄ１００）に対して、レイアウトルール以下で隣接している、ダミー縦型トランジスタｄ５ＳＶを取り除く。なお、前記レイアウトルールは、該半導体装置における電気回路として使用する２個の縦型トランジスタの最小間隔、例えば、ＳＲＡＭメモリマットにおける隣接する２つの縦型トランジスタの最小間隔によって決められる。（図６２）
以上が、周辺回路部分のダミー縦型トランジスタｄ５ＳＶ（ｄ５００）の配置方法の一例である。その他の配置方法の例としては、縦型トランジスタＳＶ（１００）と同じ層に形成されるコンタクトプラグＭＬＣＴ（１１８）や配線、及び、縦型トランジスタＳＶ（１００）、メモリマット周辺のダミー縦型トランジスタｄＳＶ（ｄ１００）とが形成される層において、前記コンタクトプラグ等が、レイアウトルール以上の間隔を空いて位置している場合に、その間に、ダミー縦型トランジスタｄ５ＳＶ（ｄ５００）を配置するという方法であっても良い。
【００４８】
以下、本実施例の半導体装置の作用効果を説明する。従来の縦型トランジスタを用いた半導体装置においては、縦型トランジスタの密度に粗密が生じていた。このような従来の半導体装置の場合、縦型トランジスタ層を層間絶縁膜で埋め込み、化学的機械研磨（ＣＭＰ）を行うと、縦型トランジスタの形成されていない部分がより深く研磨されるというディッシングが生じるという課題が生じる。図７０から図７３に従来の半導体装置の製造工程の一部を示す。
（１）シリコン基板１の主面上にプレーナ型電界効果トランジスタ１０や、配線ＭＬなど縦型トランジスタＳＶより下層の構造、及び、縦型トランジスタＳＶを形成し、層間絶縁膜１１２を成膜し、エッチストッパ１１３を形成する（図７０）。
（２）縦型トランジスタＳＶ、及び、その周辺回路の上面全面に、例えばシリコン酸化膜からなる層間絶縁膜１１４を形成し、コンタクトプラグ１１８を形成する部分をエッチングにより除去する（図７１）。
（３）例えば、タングステンからなるコンタクトプラグ１１８を上面全面に形成し、化学的機械研磨（ＣＭＰ）により表面を平坦化する（図７２）。
（４）以下、工程（３）と同様に、層間絶縁膜１１６、及びコンタクトプラグ１１９を形成する（図７３）。
【００４９】
以上のように、従来の半導体装置では、上記工程（３）に示したＣＭＰ工程において、縦型トランジスタの形成されていない部分が、より深く研磨され段差が生じ、その後の工程に影響するという問題があった。
【００５０】
これに対し、本実施例の半導体装置は、周辺回路上にもダミーの縦型トランジスタｄ５００を形成することにより、縦型トランジスタ１００が形成されている部分と同じ高さを確保することができるので、ＣＭＰ工程におけるディッシングが防止できるという効果が得られる。
【００５１】
また、本実施例に示したディッシング防止方法は、縦型トランジスタの製造工程の一部であるので、新たに製造工程を追加する必要がなく、製造コストに優れるという効果が得られる。
【００５２】
なお、本実施例における、ダミー縦型トランジスタｄ５００は、ＣＭＰ工程における周辺回路のディッシング防止の為のものである。したがって、縦型トランジスタ１００との高さが同じになるように形成されていれば良く、好ましくは、ソースｄ５０８、チャネルｄ５０７、ドレインｄ５０６部分、さらに好ましくは、及び、層間絶縁膜ｄ５０４が形成されていれば良く、必ずしも、ゲート絶縁膜ｄ５０９やゲート電極ｄ５１０、ｄ５１１が形成されている必要はない。
【００５３】
＜実施例３＞
次に、本発明の第３実施例を図７４から図７６を用いて説明する。図７４は本発明の半導体装置の断面模式図、図７５は従来のＭＯＳキャパシタの断面模式図、図７６は本発明の半導体装置の他の一形態を示す断面模式図である。
本実施例と他の実施例との違いは、第２実施例に示した周辺回路に形成されるダミーの縦型トランジスタｄ５００を、キャパシタとして利用している点である。図７４に示すように、本実施例のダミーの縦型トランジスタｄ５００は、層間絶縁膜ｄ５０４、ｄ５２０、コンタクトプラグｄ５０５、バリアメタルｄ５０１、ソースｄ５０８、チャネルｄ５０７、ドレインｄ５０６、ゲート絶縁膜ｄ５０９、ゲート電極ｄ５１０、ｄ５１１からなる。本実施例のダミーの縦型トランジスタｄ５００は、縦型トランジスタ１００と同じ工程で形成される。
以下、本実施例の作用効果について説明する。本実施例の半導体装置によれば、ドレイン下端から下層の配線６や、例えば、トランジスタ５０等の素子に電気的接続がとれるようになっており、また、ゲート電極ｄ５１１には、配線１０３が形成され、コンタクトプラグ１１８により、他の配線へと電気的に接続されるので、ゲート絶縁膜ｄ５０９を介した、ＭＯＳキャパシタを形成することができる。したがって、本実施例によれば、ダミー縦型トランジスタを、ディッシング防止用としてだけではなく、ＭＯＳキャパシタとして有効に利用できるという効果が得られる。本実施例のＭＯＳキャパシタは、例えば、電源間容量、あるいは、アナログ容量として利用できる。
また、本実施例のＭＯＳキャパシタは、柱状構造の側壁部分を利用するので、立体的な構造となり、通常の平板型のＭＯＳキャパシタに比べて面積を広くとることができるという効果が得られる。図７５は従来のＭＯＳキャパシタの断面模式図である。従来のＭＯＳキャパシタはシリコン基板１上に形成したゲート絶縁膜５４と、ゲート電極５５により構成され、浅溝素子分離２により他の素子との絶縁がなされる。図のように、従来のＭＯＳキャパシタは、二次元で平行平板型に形成される為、浅溝素子分離２も含めると、他の回路に比べて、半導体装置内部における面積占有率がかなり大きくなってしまう。
例えば、ダミー縦型トランジスタｄ５００をチャネル部分の直径を０．２μｍ、チャネル長を０．４μｍの円筒として、ダミー縦型トランジスタｄ５００が隣接する縦型トランジスタの中心間の距離を０．４μｍとして、縦横に配置されていると仮定する。この場合、一個の縦型トランジスタのＭＯＳキャパシタとして利用できる面積は、π×０．２μｍ×０．４μｍ＝０．２５  （μｍ）２である。シリコン基板主面に対して、縦型トランジスタの占める面積は、繰り返し周期を考慮しても、０．４μｍ×０．４μｍ＝０．１６  （μｍ）２であるので、縦型トランジスタの利用により面積を約１．６倍に拡大することができる。図＊＊に示した通常のＭＯＳキャパシタは、例えば、３０μｍ×４μｍ＝１２０  （μｍ）２での大きさで形成される。本実施例を適用することにより、同じキャパシタを、例えば、約１９μｍ×４μｍのシリコン基板主平面に対する大きさで形成することが可能となり、面積の縮小が図れる。
また、本実施例の別の形態を図７６に示す。本実施形態では、ソースｄ５０８側からコンタクトプラグ１１７を介して他の配線、素子へと電気的接続がされるという特徴を持つ。
本実施例では、ダミー縦型トランジスタの電気的接続を取る配線が下層の配線６の層に形成されないので、配線６の層や、さらに下層のトランジスタ５０等の周辺回路とは、電気的に接触せず、自由に周辺回路を形成することができるという効果が得られる。
【００５４】
＜実施例４＞
次に、本発明の第４実施例を図７７から図８０を用いて説明する。図７７は本発明の半導体装置の断面模式図、図７８から図８０は本発明の半導体装置の製造工程の一部を表す断面模式図である。
本実施例と他の実施例の違いは、第２実施例に示した周辺回路に形成されるダミーの縦型トランジスタｄ５００を、抵抗として利用している点である。
本実施例のダミーの縦型トランジスタｄ５００は、層間絶縁膜ｄ５０４、ｄ５２０、コンタクトプラグｄ５０５、バリアメタルｄ５０１、ソースｄ５０８、チャネルｄ５０７、ドレインｄ５０６、ゲート絶縁膜ｄ５０９、ゲート電極ｄ５１０、ｄ５１１からなる。
本実施例の製造工程の一部を以下に示す。
（１）第２実施例と同様な方法で、縦型トランジスタ１００、ｄ５００のドレイン層の形成まで行い、その後、縦型トランジスタ１００、ｄ１００のチャネル層となる、アモルファスシリコンを全面に形成する。その後、全面に、ボロン（Ｂ）等の不純物を所望の濃度でイオン注入して、縦型トランジスタ１００のチャネル層となる部分を形成する。（図７８）
（２）縦型トランジスタ１００の上面に、例えば、シリコン酸化膜からなるマスク９００を形成し、ボロン（Ｂ）等の不純物を所望の濃度でイオン注入して、ダミー縦型トランジスタｄ５００のチャネル層をとなる部分を形成する。（図７９）
（３）マスク９００を除去する。（図８０）
なお、工程（１）は、上記工程（２）と逆であっても構わない。以下の工程は、第２実施例と同様な工程で縦型トランジスタ１００、ダミー縦型トランジスタｄ５００等を形成する。
【００５５】
以下、本実施例の作用効果について説明する。本実施例の半導体装置によれば、ダミー縦型トランジスタｄ５００のドレインｄ５０６下端から下層の配線６や、例えば、トランジスタ５０等の素子に電気的接続がとれるようになっており、また、ソースｄ５０８上端からは、コンタクトプラグ１１７を介して、他の配線へと電気的に接続されるので、ソース、チャネル、ドレインを抵抗素子として用いることができるという効果が得られる。
【００５６】
また、本実施例によれば、ダミー縦型トランジスタｄ５００のチャネルｄ５０７への不純物添加は、縦型トランジスタ１００とは別工程で行う。したがって、不純物添加量を調整することにより所望の抵抗値が得られるという効果が得られる。
【００５７】
なお、本実施例では、チャネル層への不純物添加を変えることにより、抵抗値を制御したが、ソースやドレイン層に対しても、イオン注入の打ち分けを行っても構わない。
【００５８】
＜実施例５＞
次に、本発明の第５実施例を図８１から図８２を用いて説明する。図８１は本発明の半導体装置の断面模式図、図８２はソース、チャネル、ドレインからなる柱状構造に外力が加わった時に柱状構造下端に生じる応力を解析した結果である。
本実施例と他の実施例との違いは、第２実施例に示した周辺回路上に形成されるダミーの縦型トランジスタｄ５００にコンタクトプラグｄ５０５を形成している点である。本実施例のダミーの縦型トランジスタｄ５００は、層間絶縁膜ｄ５０４、ｄ５２０、コンタクトプラグｄ５０５、バリアメタルｄ５０１、ソースｄ５０８、チャネルｄ５０７、ドレインｄ５０６、ゲート絶縁膜ｄ５０９、ゲート電極ｄ５１０、ｄ５１１からなる。ダミー縦型トランジスタｄ５００は、縦型トランジスタ１００と同じ工程で形成される。
【００５９】
以下、本実施例の半導体装置の作用効果を説明する。縦型トランジスタの製造工程においては、第２実施例の図６５に示したように、ソース、チャネル、ドレインをエッチングにより柱状構造に加工した後、エッチング残留物の除去や、ゲート絶縁膜１０９形成の為の表面処理を目的に、洗浄が行われる。
【００６０】
柱状のソース１０８、ｄ５０８、チャネル１０７、ｄ５０７、ドレイン１０６、ｄ５０６部分は、幅方向の寸法に対して、高さ方向の寸法の大きな高アスペクト比の構造である。その為に、洗浄工程において、洗浄液の流れにより倒壊の可能性がある。本願発明者らは、ソース、チャネル、ドレイン部分の柱状構造の強度を応力解析し、コンタクトプラグの有無により、強度が変わることを明らかにした。図８２は、図６５の工程における、前記柱状構造に対して、横方向に外力を負荷した場合のドレイン下端に発生する応力を、コンタクトプラグの有無で比較した結果である。本解析結果から、コンタクトプラグを形成することにより、発生する応力が約１割、低減できることが明らかになった。
【００６１】
本実施例によれば、ダミー縦型トランジスタｄ５００部分にも、コンタクトプラグを形成するので、ダミー部分のソースｄ５０８、チャネルｄ５０７、ドレインｄ５０６柱状構造の強度が確保できるという効果が得られる。
【００６２】
なお、本実施例においては、コンタクトプラグが形成されていることが重要であり、バリアメタルｄ５０１は必ずしも形成されている必要はないが、バリアメタルｄ５０１を形成することにより、層間絶縁膜ｄ５０４、ｄ５２０をエッチングにより加工する際のエッチストッパとして利用できる。
【００６３】
＜実施例６＞
次に、本発明の第６実施例を図８３を用いて説明する。図８３は本発明の半導体装置の断面模式図である。
本実施例と他の実施例との違いは、第２実施例に示した周辺回路上に形成されるダミーの縦型トランジスタｄ５００の径が、縦型トランジスタ１００よりも大きくなっている点である。本実施例のダミーの縦型トランジスタｄ５００は、第２実施例と同様に、層間絶縁膜ｄ５０４、ｄ５２０、ソースｄ５０８、チャネルｄ５０７、ドレインｄ５０６、ゲート絶縁膜ｄ５０９、ゲート電極ｄ５１０、ｄ５１１からなる。ダミー縦型トランジスタｄ５００は、縦型トランジスタ１００と同じ工程で形成される。
【００６４】
以下、本実施例の半導体装置の作用効果を説明する。第２実施例に述べた周辺回路へのダミー縦型トランジスタの形成は、周辺回路部分の面積が大きな場合、ダミー縦型トランジスタの個数が多くなる可能性がある。本実施例によれば、１個のダミー縦型トランジスタの径を大きくして、単位面積当たりに形成するダミー縦型トランジスタの個数を減らすことができる。その結果、マスクデータを削減することが出来るという効果が得られる。
【００６５】
また、第５実施例で述べたように、径を大きくし、高さのアスペクト比を小さくすることが出来る。このため、外力に対する強度を向上することができるので、洗浄中の柱状構造の倒壊を防ぐことが出来るという効果が得られる。
【００６６】
【発明の効果】
半導体主平面状に形成された縦型電界効果トランジスタを有し、該縦型電界効果トランジスタが周期的に複数配置されている半導体装置において、前記縦型電界効果トランジスタ列の端部に、ダミーの縦型電界効果トランジスタを少なくても１個以上、形成することにより、前記複数の縦型電界効果トランジスタの応力起因の特性変動を低減できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例の半導体装置の断面を示す模式図である。
【図２】本発明の第１実施例の半導体装置の断面を示す模式図である。
【図３】本発明の第１実施例の半導体装置の断面を示す模式図である。
【図４】本発明の第１実施例の半導体装置の平面レイアウトを示す模式図である。
【図５】本発明を適用したＳＲＡＭのメモリセルの一部を表す電気回路図である。
【図６】縦型電界効果トランジスタ列に発生する応力を解析した結果である。
【図７】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図８】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図９】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１０】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１１】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１２】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１３】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１４】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１５】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１６】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１７】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１８】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図１９】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２０】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２１】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２２】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２３】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２４】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２５】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２６】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２７】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２８】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図２９】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３０】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３１】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３２】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３３】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３４】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３５】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３６】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３７】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３８】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図３９】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４０】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４１】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４２】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４３】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４４】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４５】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４６】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４７】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４８】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図４９】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５０】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５１】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５２】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５３】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５４】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５５】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５６】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５７】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５８】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図５９】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図６０】本発明の第１実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図６１】本発明の第２実施例の半導体装置の断面を示す模式図である。
【図６２】本発明の第２実施例の半導体装置の平面レイアウトを示す模式図である。
【図６３】本発明の第２実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図６４】本発明の第２実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図６５】本発明の第２実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図６６】本発明の第２実施例の半導体装置のダミー縦型電界効果トランジスタの配置方法を示す平面レイアウト図である。
【図６７】本発明の第２実施例の半導体装置のダミー縦型電界効果トランジスタの配置方法を示す平面レイアウト図である。
【図６８】本発明の第２実施例の半導体装置のダミー縦型電界効果トランジスタの配置方法を示す平面レイアウト図である。
【図６９】本発明の第２実施例の半導体装置のダミー縦型電界効果トランジスタの配置方法を示す平面レイアウト図である。
【図７０】本発明の第２実施例の従来の半導体装置の製造工程の一部を示す断面模式図である。
【図７１】本発明の第２実施例の従来の半導体装置の製造工程の一部を示す断面模式図である。
【図７２】本発明の第２実施例の従来の半導体装置の製造工程の一部を示す断面模式図である。
【図７３】本発明の第２実施例の従来の半導体装置の製造工程の一部を示す断面模式図である。
【図７４】本発明の第３実施例の半導体装置の断面を示す模式図である。
【図７５】本発明の第３実施例の従来の半導体装置の断面を示す模式図である。
【図７６】本発明の第３実施例の半導体装置の他の形態を示す模式図である。
【図７７】本発明の第４実施例の半導体装置の断面を示す模式図である。
【図７８】本発明の第４実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図７９】本発明の第４実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図８０】本発明の第４実施例の半導体装置の製造工程の一部を示す断面模式図である。
【図８１】本発明の第５実施例の半導体装置の断面を示す模式図である。
【図８２】縦型電界効果トランジスタのソース、チャネル、ドレインからなる柱状構造に対して外力を負荷した時に柱状構造に発生する応力を解析した結果である。
【図８３】本発明の第６実施例の半導体装置の断面を示す模式図である。
【符号の説明】
１・・・シリコン基板、２・・・浅溝素子分離、３，５，１０４，１１２，１１４，１１６，１２０，１２１，ｄ１０４，ｄ１２０，ｄ５２０，ｄ５０４・・・層間絶縁膜、４，１０５，１１５，１１７，１１８，１１９，ｄ１０５，ｄ５０５，ＣＯＮＴ，ＭＬＣＴ，ＳＶＧＣ・・・コンタクトプラグ、
６，１０３・・・配線、７，１７，１８・・・シリサイド、１０・・・プレーナ型電界効果トランジスタ、１１・・・ｐ型ウェル、１２，１３・・・ｎ型ソース・ドレイン、
１，１０９，ｄ１０９，ｄ５０９・・・ゲート絶縁膜、１５，１１０，１１１，ｄ１１０，ｄ１１１，ｄ５１０，ｄ５１１、
ＦＧ・・・ゲート電極、１６・・・サイドウォール、１０１，ｄ１０１，ｄ５０１・・バリアメタル、
１０２・・・エッチストッパ、１０６，ｄ１０６，ｄ５０６・・・ドレイン、１０７，ｄ１０７，ｄ５０７・・・チャネル、１０８，ｄ１０８，ｄ５０８・・・ソース、１１３・・・エッチストッパ、９００・・・マスク、１００、
ＳＶ・・・縦型電界効果トランジスタ、ｄ１００，ｄ５００，ｄＳＶ・・・ダミー縦型電界効果トランジスタ、ＡＣＴ・・・アクティブ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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