(57)【要約】【課題】コントロールゲートの高さに影響を及ぼさない不揮発性メモリ素子の製造方法を提供する。【解決手段】周辺回路領域のシリコン基板１００に第一深さの第一トレンチを形成し、埋め込み酸化膜１３０で平坦化する工程と、セル領域のシリコン基板に第二深さの第二トレンチを形成する工程と、セル領域にチャネルイオン注入し、第二トレンチ内部にトンネル酸化膜１４０を形成し、フローティングゲート物質を蒸着する工程と、フローティングゲート物質をエッチングしフローティングゲート１５０’を形成する工程と、セル領域にソース／ドレイン１６０接合を形成する工程と、周辺回路領域及びセル領域にウェルを形成し誘電体膜１７０を蒸着する工程と、セル領域のチャネル部位だけ誘電体膜を残してゲート物質を蒸着する工程と、ゲート物質をエッチングし周辺回路領域にゲートを形成し、セル領域にコントロールゲート１８０’形成する工程とを含む。【選択図】図９
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【特許請求の範囲】
【請求項１】
周辺回路領域のシリコン基板に第一の深さの第一トレンチを形成した後、埋め込み酸化膜で埋め込んで平坦化する工程と、
セル領域のシリコン基板に第二の深さの第二トレンチを形成する工程と、
前記セル領域にチャネルイオン注入を施し、前記第二トレンチの内部にトンネル酸化膜を形成して、フローティングゲート物質を蒸着する工程と、
前記フローティングゲート物質をエッチングしてフローティングゲートを形成する工程と、
前記セル領域にソース／ドレイン接合を形成する工程と、
前記周辺回路領域及び前記セル領域にウェルを形成して誘電体膜を蒸着する工程と、
前記セル領域のチャネル部位のみに誘電体膜を残してゲート物質を蒸着する工程と、
前記ゲート物質をエッチングして周辺回路領域にゲートを形成し、セル領域にコントロールゲートを形成する工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。
【請求項２】
前記第二トレンチの幅は、フローティングゲート物質の蒸着厚の略１／２の厚さに形成することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項３】
前記フローティングゲートは、非ドープポリシリコンまたは非晶質シリコンで形成することを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項４】
前記フローティングゲートは、前記第二トレンチの内部に凹状に形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項５】
前記埋め込み酸化膜は、ＨＤＰ酸化膜またはＵＳＧ膜であることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項６】
前記誘電体膜は、ＯＮＯ誘電体膜またはＡｌ2Ｏ3またはＨｆＯ2の中のいずれか１の高誘電体膜であることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項７】
前記誘電体膜は、セル領域のコントロールゲートより略０．０１〜略０．１μｍオーバーラップするようにすることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項８】
前記ゲート物質は、ポリシリコン、非晶質シリコンまたはタングステンシリサイドの中から選択されたいずれか１で形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【請求項９】
前記セル領域のソース／ドレインは、前記第二の深さのトレンチと同じ深さに形成されることを特徴とする請求項１に記載の不揮発性メモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ素子の製造方法に関するものである。より詳細には、セル領域にトレンチを形成し、トレンチの内部にフローティングゲートを凹状に形成した後、誘電体膜がフローティングゲートを全面的に被覆するようになし、コントロールゲートの高さに影響を及ぼさないようにした、不揮発性メモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
不揮発性メモリ素子（ｎｏｎ−ｖｏｌａｔｉｌｅ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）は、電源の供給が中断しても記録状態を維持できるメモリ素子である。このようなフラッシュメモリ素子には、電気的な書き込みと紫外線照射による消去ができるＥＰＲＯＭと、電気的な書き込み及び消去が可能なＥＥＰＲＯＭがある。このうちＥＥＰＲＯＭには、チップのサイズが小さく、書き込み及び消去特性に優れたフラッシュメモリ等がある。
【０００３】
フラッシュメモリ素子の構造を見てみると、一般的なＭＯＳトランジスタ構造に電荷を蓄積できるフローティングゲートを含んでいる。すなわち、フラッシュメモリ素子においては、半導体基板上にトンネル酸化膜と称する薄いゲート酸化膜を介してフローティングゲートが形成されており、フローティングゲートの上部にはゲート層間誘電膜を介してコントロールゲート電極が形成されている。したがって、フローティングゲートはトンネル酸化膜及びゲート層間誘電膜を介して半導体基板及びコントロールゲート電極と電気的に絶縁されている。
【０００４】
前述したフラッシュメモリ素子におけるデータの書き込み方法にはＦＮ（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）トンネリングを利用する方法と熱電子注入を利用する方法がある。この中で、ＦＮトンネリングを利用する方法は、フラッシュメモリのコントロールゲート電極に高電圧を印加することによってトンネル酸化膜に高電界が印加され、高電界により半導体基板の電子がトンネル酸化膜を通過してフローティングゲートに注入されることによって、データが書き込まれる方式である。また、熱電子注入方法は、フラッシュメモリのコントロールゲート電極とドレイン領域に高電圧を印加してドレイン領域付近から発生した熱電子をトンネル酸化膜を通じてフローティングゲートに注入することによって、データが書き込まれる方式である。
【０００５】
したがって、ＦＮトンネリング及び熱電子注入方法は、両者共にトンネル酸化膜に高電界を印加しなければならない。この時、トンネル酸化膜に高電界を印加するためには、高いカップリング比（Ｃｏｕｐｌｉｎｇ  Ｒａｔｉｏ；ＣR）が必要となる。ところが、ソースとドレイン領域の寄生キャパシタンスが非常に小さいので無視できると仮定すれば、カップリング比（ＣR）は、ＣONOとＣTUNだけに依存するようになり、このようなカップリング比（ＣR）は次の数式1で表される。
【数１】
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【０００６】
ここで、ＣONOはコントロールゲート電極とフローティングゲートとの間の静電容量を表し、ＣTUNはフローティングゲートと半導体基板間に介在するトンネル酸化膜に起因する静電容量を表す。
【０００７】
したがって、カップリング比（ＣR）を増加させるためには、コントロールゲート電極と重なるフローティングゲートの表面積を増加させて、コントロールゲート電極とフローティングゲート間の静電容量、すなわち、ＣONOを増加させなければならない。しかし、フローティングゲートの表面積を増加させる場合に、フラッシュメモリ素子の集積度を増加させることが難しい。しかも、最近半導体素子の高集積化、微細化によって、キャパシタを形成する面積をより一層減少させなければならない。したがって、フローティングゲートの面積を増加させることによって、静電容量を増加させるのが難しい現状である。
【０００８】
特に、ＥＥＰＲＯＭセルを内蔵したＳｏＣ（Ｓｙｓｔｅｍ  ｏｎ  ａ  ｃｈｉｐ）製品においては、フローティングゲートの高さを高くすればするほどコントロールゲートが高くなって、周辺回路のロジックゲートとコントロールゲートを同時にパターニングするのが難しい問題が発生する。また、ＥＥＰＲＯＭセル内のビットラインコンタクトとコントロールゲートとの距離が狭くなることによって起こりえる、電気的な短絡を考えると一定以上の間隔を必要とするようになり、セルのサイズが大きくなる問題が発生する。
【０００９】
【特許文献１】米国特許第６，３２０，２１８Ｂ１明細書
【特許文献２】米国特許第６，５８６，８０５Ｂ２明細書
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このような問題点を解決するために本発明は、セル領域にトレンチを形成し、トレンチの内部にフローティングゲートを凹状に形成した後、誘電体膜がフローティングゲートを全面的に被覆することによってカップリング比を増加させ、静電容量を確保することができるだけでなく、コントロールゲートの高さに影響を及ぼさないようにした不揮発性メモリ素子の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００１１】
前述した目的を達成するための本発明の不揮発性メモリ素子の製造方法は、周辺回路領域のシリコン基板に第一の深さの第一トレンチを形成した後、埋め込み酸化膜で埋め込んで平坦化する工程と、セル領域のシリコン基板に第二の深さの第二トレンチを形成する工程と、前記セル領域にチャネルイオン注入を施し、前記第二トレンチの内部にトンネル酸化膜を形成して、フローティングゲート物質を蒸着する工程と、前記フローティングゲート物質をエッチングしてフローティングゲートを形成する工程と、前記セル領域にソース／ドレイン接合を形成する工程と、前記周辺回路領域及び前記セル領域にウェルを形成して誘電体膜を蒸着する工程と、前記セル領域のチャネル部位のみに誘電体膜を残してゲート物質を蒸着する工程と、前記ゲート物質をエッチングして周辺回路領域にゲートを形成し、セル領域にコントロールゲートを形成する工程と、を含むことを特徴とする。
【００１２】
ここで、前記第二トレンチの幅は、フローティングゲート物質の蒸着厚の略１／２の厚さに形成することが好ましい。
【００１３】
また、前記フローティングゲートは、非ドープポリシリコンまたは非晶質シリコンで形成することが好ましい。
【００１４】
さらに、前記フローティングゲートは、前記第二トレンチの内部に凹状に形成することが好ましい。
【００１５】
さらに、前記埋め込み酸化膜は、ＨＤＰ（Ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ）酸化膜またはＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅｇｌａｓｓ）膜であることが好ましい。
【００１６】
またさらに、前記誘電体膜は、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）誘電体膜またはＡｌ2Ｏ3またはＨｆＯ2のいずれか１の高誘電体膜であることが好ましい。
【００１７】
またさらに、前記誘電体膜は、セル領域のコントロールゲートより略０．０１〜略０．１μｍオーバーラップになるようにすることが好ましい。
【００１８】
またさらに、前記ゲート物質は、ポリシリコン、非晶質シリコンまたはタングステンシリサイドの中から選択されたいずれか１で形成することが好ましい。
【００１９】
またさらに、前記セル領域のソース／ドレインは、前記第二の深さのトレンチと同じ深さに形成することが好ましい。
【発明の効果】
【００２０】
本発明の不揮発性メモリ素子の製造方法によれば、セル領域にトレンチを形成し、トレンチの内部にフローティングゲートを凹状に形成した後、誘電体膜がフローティングゲートを全面的に被覆することによって、カップリング比を増加させて静電容量を確保することができるだけでなく、コントロールゲートの高さを低くすることによって、ビットラインコンタクトとの間隔を減少させて、セルのサイズを減少させることができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して本発明の好ましい実施形態について説明する。また、この実施形態は本発明の権利範囲を限定するものではなく、例示として提示したものにすぎない。
【００２２】
図１ないし 図９は本発明に係る実施形態の不揮発性メモリ素子の製造工程を順次に示す断面図である。
【００２３】
まず、図１に示すように、周辺回路領域Ａ及びセル領域Ｂに分けシリコン基板１００上にシリコン酸化膜１１０及びシリコン窒化膜１２０を順次に蒸着した後、写真及びエッチング工程を進行して周辺回路領域Ａのシリコン基板１００に第一の深さを有する第一トレンチ（不図示）を形成する。そして、第一トレンチが埋め込まれるようにＨＤＰ酸化膜またはＵＳＧ膜等の埋め込み酸化膜１３０を蒸着して化学機械研磨工程で平坦化する。
【００２４】
次に、図２に示すように、セル領域Ｂに第二深さを有する第二トレンチを形成した後、写真工程なしにシリコン窒化膜１２０をバリアとして用いてスレッショルド電圧調節用チャネルイオン注入を施す。この時、第二トレンチの幅は後続のフローティングゲート物質の蒸着厚の１／２以上になるように形成することが好ましい。
【００２５】
続いて、図３に示すように、セル領域Ｂにトンネル酸化膜１４０を形成して非ドープポリシリコンまたは非晶質シリコン１５０を蒸着した後、図４に示すように、エッチバック工程でセル領域だけにフローティングゲート１５０'が形成されるようにする。
【００２６】
フローティングゲート１５０'の形成後、図５に示すように、シリコン窒化膜１２０を除去した後、図６に示すように、セル領域Ｂにソース／ドレイン１６０のイオン注入工程を進行させる。この時、セル領域Ｂのソース／ドレイン１６０は第二の深さのトレンチと同じ深さに形成することが好ましい。
【００２７】
次に、図示していないが、周辺回路領域及びセル領域に動作に必要なツインウェル及びトリプルウェルを形成して、図７に示すように、ＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）誘電体膜とＡｌ2Ｏ3またはＨｆＯ2のような高誘電体膜で誘電体膜１７０を蒸着する。その後、図８に示すように、セル領域Ｂのチャネル部位だけに誘電体膜１７０が余るようにする。
【００２８】
以後、ゲート電極として用いたゲート物質を蒸着し、写真及びエッチング工程を進行して図９に示すように、周辺回路領域Ａにはゲート１８０を、セル領域にはコントロールゲート１８０'をそれぞれ形成する。この時、ゲート物質はポリシリコン、非晶質シリコンまたはタングステンシリサイド等で形成する。
【００２９】
本発明に係る実施形態の不揮発性メモリ素子の製造方法によれば、セル領域にトレンチを形成し、トレンチの内部に凹状にフローティングゲートを形成した後、誘電体膜がフローティングゲートを全面的に被覆することによって、カップリング比を増加させることができる。また、トレンチの内部にフローティングゲートを形成することによって、周辺回路領域のゲート電極とセル領域のコントロールゲートをパターニングする工程におけるＤＯＦ（ｄｅｐｔｈ  ｏｆ  ｆｏｃｕｓ）のマージンを増加させることができる。
【００３０】
以上のように、本発明はトレンチの内部にフローティングゲートを凹状に形成することによって、カップリング比を増加させ、静電容量を増加させることができる利点がある。
【００３１】
また、トレンチ下部にフローティングゲートを形成することによって、周辺回路領域のゲート電極とセル領域のコントロールゲートとのパターニング時、ＤＯＦのマージンを増加させることができ、コントロールゲートの高さを低くすることによって、ビットラインコンタクトとの間隔を減少させて、セルのサイズを減少することができるので、集積度の向上が可能になる。
【図面の簡単な説明】
【００３２】
【図１】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第１断面図である。
【図２】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第２断面図である。
【図３】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第３断面図である。
【図４】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第４断面図である。
【図５】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第５断面図である。
【図６】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第６断面図である。
【図７】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第７断面図である。
【図８】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第８断面図である。
【図９】本発明に係る実施形態における不揮発性メモリ素子の各部の製造工程を示す第９断面図である。
【符号の説明】
【００３３】
１００  シリコン基板、１１０  シリコン酸化膜、１２０  シリコン窒化膜、１３０  埋め込み酸化膜、１４０  トンネル酸化膜、１５０'  フローティングゲート、１６０  ソース／ドレイン、１７０  誘電体膜、１８０'  コントロールゲート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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