(57)【要約】【課題】異方性導電膜１を用いたＣＯＧ方式によるフェイスダウンボンディング実装において、バンプと電極との間における導電粒子の数を増大させる。【解決手段】半導体装置３上の複数の第１のバンプ６のピッチ方向と平行な第２のバンプ１２を、複数の第１のバンプ６の中央側に配置することにより、余分な千鳥配列とした複数の第１のバンプ６側へ流れ込む異方性導電膜の量を減少させることができ、その結果、第２のバンプ１２により、半導体装置３の中央側から流動してくる異方性導電膜１の圧力が小さくなるため、１列目の隣接する第１のバンプ６間の隙間Ｓｂからエッジライン方向へ流動する流速が抑えられる。【選択図】図２
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【特許請求の範囲】
【請求項１】
半導体基板上に複数の電極を配置し、前記各電極上に第１のバンプを配置してなる半導体装置において、前記複数の第１のバンプのピッチ方向に平行でかつ、前記複数の第１のバンプに対して前記半導体基板の中央側に第２のバンプを並列配置したことを特徴とする半導体装置。
【請求項２】
前記複数の第１のバンプの配列を、千鳥配列としたことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のバンプの長さは、前記複数の第１のバンプのうち両端のバンプ間距離よりも長いことを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記複数の第１のバンプを配置している領域に相対する領域に複数の第３のバンプを配置し、前記複数の第３のバンプに対して前記半導体基板の中央側に第４のバンプを並列配置したことを特徴とする請求項１，２または３記載の半導体装置。
【請求項５】
前記第２のバンプ高さを、前記第１のバンプ高さ以下とすることを特徴とする請求項１〜４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、バンプを有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、表示パネルの半導体素子の実装形態は高密度化、高品質化、薄型化が進行している。
【０００３】
例えば、液晶表示装置における液晶駆動用半導体装置の実装方法は、Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ方式から、フェイスダウンボンディングされたＣｈｉｐ  Ｏｎ  Ｇｌａｓｓ方式（以下、ＣＯＧ方式と記載）へ移行している。ＣＯＧ方式は、液晶表示装置等のガラス基板上の電気配線に半導体装置のバンプを直接接続するものである。
【０００４】
図４，図６，図７を参照して、液晶表示装置２へ異方性導電膜１を用いてＣＯＧ実装された半導体装置３の構造を説明する。
【０００５】
図４（ａ）は、従来の半導体装置を示す平面図、図４（ｂ）は図４（ａ）のＡ−Ａ'断面図である。
【０００６】
図４（ｂ）に示すように、半導体装置３は、半導体基板１３上にＳｉＮ等の絶縁膜８、Ａｌ等の電極９、および電極９を露出させる開口部を有する絶縁性の表面保護膜１０がこの順に積層され、ＴｉＷ等の下地金属１１を介して開口部に第１のバンプ６が形成されてなる。この第１のバンプ６はＡｕからなり、第１のバンプ６の形状は、高さ約１５μｍ、辺の長さが約５０μｍの正方形である。そして、図４（ａ）に示すように第１のバンプ６は、半導体装置３のエッジラインに対して平行に配列されている。ここで、第１のバンプ６の配列は、より高密度な電極配列とするために、ピッチを約５０μｍとした千鳥配列としている。
【０００７】
次に、図６，図７を用いて異方性導電膜１を用いたＣＯＧ方式による実装構造について説明する。
【０００８】
液晶表示装置２には半導体装置３がフェイスダウンボンディング実装されている。この時、半導体装置３の第１のバンプ６と液晶表示装置２の電極パッド７との間に異方性導電膜１中が配置されており、この異方性導電膜１の厚みは２０〜２５μｍであり、異方性導電膜１中にはφ３〜５μｍの導電粒子５が含有されている。そのため、バンプ６と対向する電極パッド７との間に導電粒子５が挟み込まれるようになる。そして、バンプ６と電極パッド７とが導電粒子５を介して電気的な接続が得られた状態で、半導体装置３がガラス基板４に固着される。
【０００９】
異方性導電膜１を用いたＣＯＧ方式によるボンディング条件は、半導体装置３、異方性導電膜１、また、液晶表示装置２の電極パッド７の材料等に応じて最適な条件を決定する必要があるが、一般的なボンディング条件として、例えば加熱温度１８０〜２１０℃、加圧力５０〜１００ＭＰａ／チップ、圧着時間５〜１０ｓｅｃの範囲でボンディング条件を決定している。
【００１０】
このようにして、半導体装置３は電極パッド７に実装され、図７に示すような液晶表示装置２が得られる。
【００１１】
ところで、本発明の従来技術として特許文献１に記載されたものがある。特許文献１においては、半導体装置の能動面に複数個の電極を千鳥配列、格子状、そして、同心円状にし、隣接バンプ間の隙間を大きくした配置をすることで、バンプと電極パッドとの間に挟み込まれる導電粒子の数を増大させ、高い接続信頼性を得ることを可能としている。
【特許文献１】特開２０００−２０８５４４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、半導体装置３の第１のバンプ６と液晶表示装置２の電極パッド７との間に異方性導電膜１を配置して行うフェイスダウンボンディング実装によれば、図６において第１のバンプ６と電極パッド７との間に挟み込まれる導電粒子５の数が少なくなり、電気的な接続信頼性が低下するという問題があった。
【００１３】
この問題は、第１のバンプを千鳥配列とした場合や、第１のバンプが微小かつ狭ピッチの一列配列とした場合に起こりやすい。
【００１４】
図５は、従来の第１のバンプを千鳥配列とした場合において第１のバンプと電極パッドとの間に挟み込まれる導電粒子の数が少なくなるメカニズムを説明するための図であり、図５（ａ）は異方性導電膜の流動を示す平面図、図５（ｂ）は導電粒子の動きを示す図５（ａ）の要部の拡大図である。
【００１５】
フェイスダウンボンディング実装時において加熱加圧する際に、半導体装置３の第１のバンプ６とガラス基板４の電極パッド７との間に配置された異方性導電膜１は、図５（ａ）に示すように、溶融して半導体装置３のエッジライン方向へ流動する。この時、千鳥配列されたバンプ６の１列目の配列をエッジライン側とし、２列目を半導体装置３の内部側とすると、図５（ｂ）に示すように、２列目の隣接する第１のバンプ６間の隙間Ｓａを通る溶融した異方性導電膜１の流動が、その流動する方向の正面に位置する１列目のバンプ６によって妨げられる。そしてさらに半導体装置３の中央側から流動してきた異方性導電膜１の圧力により、１列目の隣接する第１のバンプ６間の隙間Ｓｂからエッジライン方向へ一気に流動するため流速が早くなってしまう。その結果、千鳥配列された第１のバンプ６と対向する電極パッド７との間には導電粒子５が挟み込まれにくくなる。
【００１６】
このように、第１のバンプ６と電極パッド７との間における導電粒子５の数を維持するためには、ＣＯＧ方式の実装プロセスのみならず、半導体装置３の第１のバンプ６のレイアウト、そして、第１のバンプ６の形状が大きく影響する。
【００１７】
つまり、溶融した異方性導電膜１が隣接する第１のバンプ６間を円滑に流動して、第１のバンプ６と電極パッド７との間に挟み込まれる導電粒子５の数を確保するためには、半導体装置２の電極９のピッチを大きくしたり、また第１のバンプ６サイズを大きくする必要がある。
【００１８】
しかし、このことにより半導体装置３の外形寸法が大きくなり、半導体装置３がコストアップしてしまう。また、狭額縁化された液晶表示装置２においては、半導体装置３を実装するスペースを確保しにくくなるという問題がある。さらに、今後、液晶表示装置２の更なる高精細化に対応していくためには、半導体装置３をより高密度化して、第１のバンプ６ピッチをより小さく、また、第１のバンプ６サイズをより小型化する必要がある。
【００１９】
本発明は、上記従来の問題を解決するため、半導体装置３の千鳥配列されたバンプ６が狭ピッチ（５０μｍ以下）で構成されているか、または、一列配列された微小バンプ（２５００μｍ２以下）かつ狭ピッチ（５０μｍ以下）とされている構成においても、第１のバンプと電極パッドとの間に挟み込まれる導電粒子の数を増大させ、電気的な接続信頼性に優れた半導体装置３を提供することを目的とする。
【課題を解決するための手段】
【００２０】
上記の目的を達成するために、請求項１に記載の発明は、半導体基板上に複数の電極を配置し、前記各電極上に第１のバンプを配置してなる半導体装置において、前記複数の第１のバンプのピッチ方向に平行でかつ、前記複数の第１のバンプに対して前記半導体基板の中央側に第２のバンプを並列配置したことを特徴とする。このような構成により、第２のバンプにより、余分な異方性導電膜が複数の第１のバンプ側へ流れ込む量を減少させることが可能となり、半導体装置の中央側から流動してくる異方性導電膜の圧力が小さくなるため、第１のバンプ間の隙間における流速を抑えることが可能となる。
【００２１】
また、請求項２に記載の発明は、請求項１記載において、前記複数の第１のバンプの配列を、千鳥配列としたことを特徴とする。このような構成により、高密度な電極配列とすることが可能となる。
【００２２】
請求項３に記載の発明は、請求項１または２記載において、前記第２のバンプの長さは、前記複数の第１のバンプのうち両端のバンプ間距離よりも長いことを特徴とする。このような構成により、余分な異方性導電膜が複数の第１のバンプ側へ流れ込む量を確実に減少させることが可能となる。
【００２３】
請求項４に記載の発明は、請求項１，２または３記載において、前記複数の第１のバンプを配置している領域に相対する領域に複数の第３のバンプを配置し、前記複数の第３のバンプに対して前記半導体基板の中央側に第４のバンプを並列配置したことを特徴とする。このような構成により、第４のバンプにより、余分な異方性導電膜が複数の第３のバンプ側へ流れ込む量を減少させることが可能となる。
【００２４】
請求項５に記載の発明は、請求項１〜４のいずれか１項記載において、前記第２のバンプ高さを、前記第１のバンプ高さ以下とすることを特徴とする。このような構成により、ＣＯＧ実装の妨げにならないようにすることが可能になる。
【発明の効果】
【００２５】
本発明によれば、第２のバンプにより、余分な異方性導電膜が複数の第１のバンプ６側へ流れ込む量を減少させることが可能となり、半導体装置の中央側から流動してくる異方性導電膜の圧力が小さくなるため、第１のバンプ間の隙間における流速が抑えられる。その結果、第１のバンプと電極パッドとの間に挟み込まれる導電粒子の数を増大させることができ、電気的な接続信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の好適な実施の形態について図面を参照して説明する。
【００２７】
図１〜図３を参照して、液晶表示装置２へ異方性導電膜１を用いてＣＯＧ実装される半導体装置３の構造を説明する。
【００２８】
図１は本発明の半導体装置の実施の形態における要部構成を示すものであり、図１（ａ）は平面図、図１（ｂ）は図１（ａ）のＡ−Ａ'断面図である。図２は本発明の半導体装置の全体構成を示すものであり、図２（ａ）は平面図、図２（ｂ）は図２（ａ）の要部の拡大図である。図３は本発明の実施形態の半導体装置を液晶表示装置にフェイスダウンボンディング接続している過程を示す断面図である。
【００２９】
一般的に液晶表示装置２の駆動用の半導体装置３は、入力端子と比較して出力端子の方が数が多く構成されている。このため、図２に示すように、出力端子に接続する第１のバンプ６を千鳥配列とする場合が多く、入力端子に接続する第３のバンプ１４は一列配列としている。なお、以下の説明において、半導体装置３における第１のバンプ６側を出力側、第３のバンプ１４側を入力側と称することにする。
【００３０】
図１に示すように、第２のバンプ１２は、千鳥配列で形成された複数の第１のバンプ６に対して半導体基板１３における中央側の側部に、複数の第１のバンプ６の配列方向と平行に並列配置されている。この時、半導体装置３の幅が狭い場合は、入力側と出力側の導電粒子５の流動のバランスを取るために、図２に示すように、入力側における複数の第３のバンプ１４に対して半導体基板１３における中央側の側部に第４のバンプ１５を配置する。
【００３１】
出力側において、図２に示すように、１列目の第２のバンプ１２と千鳥配列している２列目の第１のバンプ６との隙間ｃ'は、１列目と２列目の第１のバンプ６間の隙間ｃと同等またはそれ以上とする。また、千鳥配列の配列方向の長さは、千鳥配列された複数の第１のバンプ６のうち両端のバンプ間距離よりも長い構成とする。また、バンプ１２の短辺方向の幅は２０〜５０μｍとし、第２のバンプ１２の高さは高い方が望ましいが、ＣＯＧ実装の妨げにならないように複数の第１のバンプ６の高さ以下とする。
【００３２】
同様に入力側においても、第４のバンプ１５と一列配列している第３のバンプ１４との隙間ｄは、出力側の１列目と２列目の第１のバンプ６間の隙間ｃと同等またはそれ以上とし、また、一列配列の配列方向の長さは、一列配列された複数の第３のバンプ１４のうち両端のバンプ間距離よりも長い構成とする。また、第４のバンプ１５の短辺方向の幅は２０〜５０μｍとし、第４のバンプ１５の高さは高い方が望ましいが、ＣＯＧ実装の妨げにならないように前記複数の第３のバンプ１４の高さ以下とする。
【００３３】
ここで、例えば、電極９の材料はＡＬ、表面保護膜１０の材料はＳｉＮであり、第１〜第４のバンプ６，１２，１４，１５およびバンプの材料はＡｕであるものとする。表面保護膜１０は、電極９の部分だけ除去してある。第１のバンプ６および第３のバンプ１４は、ＴｉＷ等の下地金属１１を介して表面保護膜１０上に形成され、同様に第１のバンプ６および第３のバンプ１４は、ＴｉＷ等の下地金属１１を介して電極９に形成され、電気的に接続される。この時、第２のバンプ１２および第４のバンプ１５を電気的に接続させる場合は、第１のバンプ６および第３のバンプ１４と同様に、第２のバンプ１２および第４のバンプ１５の下地に電極９を設けてその上の表面保護膜１０を除去して、ＴｉＷ等の下地金属１１を介して第２のバンプ１２および第４のバンプ１５を形成する。
【００３４】
次に、図３を用いて異方性導電膜１を用いたＣＯＧ方式による実装構造について説明する。
【００３５】
液晶表示装置２には半導体装置３がフェイスダウンボンディング実装されている。この時、第１のバンプ６と電極パッド７との間に配置されている、厚みが２０〜２５μｍの異方性導電膜１中のφ３〜５μｍの導電粒子５が、第１のバンプ６と対向する電極パッド７との間に挟み込まれている。そして、第１のバンプ６と電極パッド７とが導電粒子５を介して電気的な接続を得られた状態で、半導体装置３がガラス基板４に固着されている。
【００３６】
異方性導電膜１を用いたＣＯＧ方式によるボンディング条件は、半導体装置３、異方性導電膜１、また、液晶表示装置２の電極パッド７の材料等に応じて最適な条件を決定する必要があるが、一般的なボンディング条件として、例えば加熱温度１８０〜２１０℃、加圧力５０〜１００ＭＰａ／チップ、圧着時間５〜１０ｓｅｃの範囲でボンディング条件を決定している。
【００３７】
次に、本発明のメカニズムについて図２（ａ），（ｂ）を用いて説明する。
【００３８】
図２は、第１のバンプを千鳥配列とした場合において第１のバンプと電極パッドとの間に挟み込まれる導電粒子の数が少なくなるメカニズムを説明するための図であり、図２（ａ）は異方性導電膜の流動を示す平面図、図２（ｂ）は導電粒子の動きを示す図２（ａ）の要部の拡大図である。
【００３９】
異方性導電膜１を用いたＣＯＧ方式において加熱加圧した際に、図２（ａ）に示すように、半導体装置３の中央から半導体装置３のエッジライン沿いに配置された複数の第１のバンプ６に向かって、溶融した異方性導電膜１が流動する。この時、半導体装置３の中央側から押し流されてきた余分な異方性導電膜１は、図２（ｂ）に示すように、第２のバンプ１２が壁となって流動が妨げられる。そして、半導体装置３の短辺方向へと流動していく。
【００４０】
よって、余分な異方性導電膜１が、千鳥配列とした複数の第１のバンプ６側へ流れ込む量を減少させることができる。つまり、前記第２のバンプ１２により、半導体装置３の中央側から流動してくる異方性導電膜１の圧力が小さくなるため、１列目の隣接する第１のバンプ６間の隙間Ｓｂからエッジライン方向へ流動する流速が抑えられる。
【００４１】
このことにより千鳥配列の複数の第１のバンプ６においても、第２のバンプ１２と電極パッド７との間に挟み込まれる導電粒子５の数を増大させることができ、電気的な接続信頼性を向上させることができる。
【００４２】
また、千鳥配列のみの場合ではなく、微小バンプおよび狭ピッチとした１列配列した半導体装置３においても、同様の効果が得られることは言うまでもない。
【００４３】
今後、液晶表示装置７が高精細化するにしたがい、第１のバンプ６が微小化および狭ピッチ化していく方向である。しかし、本実施形態を用いることにより、微小化および狭ピッチ化した半導体装置３においても、第１のバンプ６と電極パッド７との間に挟み込まれる導電粒子５の数を確保することができ、電気的な接続信頼性を得ることができる。
【００４４】
また、本実施形態によれば、第１のバンプ６と第２のバンプ１２は同一工程で形成することが可能である。そのため、他の部品は不要となり、また、この取り付けのための工数を増やすことなく、コストアップを最小限に抑えることができる。そして、このような構成によりＣＯＧ方式によるフェイスダウンボンディング実装工程の歩留向上に寄与し、産業的利用価値の高いものとなる。
【産業上の利用可能性】
【００４５】
本発明は、ＣＯＧ方式によるフェイスダウンボンディング実装において、半導体装置上に形成された複数の第１のバンプと平行かつ中央側に第２のバンプを配置することにより、バンプと電極パッドとの間に挟み込まれる導電粒子の数を増大させることができ、電気的な接続信頼性を向上させることが可能であり、ＣＯＧ方式によりフェイスダウンボンディング実装された液晶表示装置、有機ＥＬ表示装置等のフラットパネルディスプレイの分野に利用可能である。
【図面の簡単な説明】
【００４６】
【図１】（ａ）は本発明の一実施形態を示す平面図、（ｂ）は図１（ａ）のＢ−Ｂ’断面図
【図２】（ａ）は本実施形態の千鳥配列した場合の異方性導電膜の流動を示す平面図、（ｂ）は図２（ａ）の拡大図
【図３】本実施形態の半導体装置を液晶表示装置にフェイスダウンボンディング接続している過程の断面図
【図４】（ａ）は従来の半導体装置を示す平面図、（ｂ）は図４（ａ）のＡ−Ａ'断面図
【図５】（ａ）は従来の千鳥配列した場合の異方性導電膜の流動を示す平面図、（ｂ）は図５（ａ）の拡大図
【図６】従来の半導体装置を液晶表示装置にフェイスダウンボンディング接続している過程を示す断面図
【図７】従来の半導体装置の異方性導電膜を用いたフェイスダウンボンディング実装の構成図
【符号の説明】
【００４７】
１  異方性導電膜
２  液晶表示装置
３  半導体装置
４  ガラス基板
５  導電粒子
６  第１のバンプ
７  電極パッド
８  絶縁層
９  電極
１０  表面保護膜
１１  下地金属
１２  第２のバンプ
１３  半導体基板
１４  第３のバンプ
１５  第４のバンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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