(57)【要約】【課題】特にアナログ集積回路を備えた半導体素子について故障箇所を絞り込むことができる半導体素子の故障解析方法を提供する。【解決手段】裏面研磨による半導体素子の薄膜化により、半導体素子の裏面側からの回路形成面の観察を行いやすくする（ステップＳＴ２）。その後、半導体素子１の回路形成面の観察（ステップＳＴ３）および発光解析（ステップＳＴ４）を行うことにより、故障箇所を推定する。故障箇所を推定した後に、半導体素子のリパッケージングを行う（ステップＳＴ５）。その後、プローブ針等によりアナログ回路内の推定した故障部分における微小な電位差、電流値を測定することにより、故障部分をトランジスタレベルまで絞り込む（ステップＳＴ６）。【選択図】図１
2005265829.tif 000002
【特許請求の範囲】
【請求項１】
半導体素子と実装基板とがバンプにより接続され、前記半導体素子の回路形成面と前記実装基板の間が樹脂にて封止された前記半導体素子の故障解析方法であって、
前記半導体素子の前記回路形成面の裏面を研磨して、前記半導体素子を薄膜化する工程と、
前記半導体素子の裏面側から前記半導体素子の前記回路形成面を観察して、前記半導体素子の故障部分を推定する工程と、
前記半導体素子を前記実装基板から取り外し、前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、
前記半導体素子の回路を駆動させ、推定した前記故障部分の電位を測定して前記故障部分を絞り込む工程と
を有する半導体素子の故障解析方法。
【請求項２】
前記半導体素子を前記実装基板から取り外し、前記半導体素子を解析用基板に搭載する工程は、
前記半導体素子の前記バンプが露出するまで、前記半導体素子の搭載面の裏面側から前記実装基板を研磨する工程と、
前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、
露出した前記バンプと前記解析用基板とをワイヤにより接続する工程と
前記樹脂を除去する工程と
を有する請求項１記載の半導体素子の故障解析方法。
【請求項３】
前記実装基板を研磨する工程において、前記実装基板上に前記半導体素子を固定し、前記半導体素子を補強する補強材により前記半導体素子を被覆した状態で、前記実装基板を研磨する
請求項２記載の半導体素子の故障解析方法。
【請求項４】
前記半導体素子を前記実装基板から取り外し、前記半導体素子を解析用基板に搭載する工程は、
前記樹脂を溶解し、かつ前記バンプの酸化を抑制し得る溶剤を用いて前記樹脂を除去する工程と、
前記半導体素子を前記実装基板から取り外す工程と、
前記半導体素子の前記バンプにフラックスを塗布し熱処理をして、前記バンプの表面酸化膜の除去および前記バンプの整形を行う工程と、
前記フラックスを除去する工程と、
前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、
露出した前記バンプと前記解析用基板とをワイヤにより接続する工程と
を有する請求項１記載の半導体素子の故障解析方法。
【請求項５】
前記半導体素子を前記実装基板から取り外し、前記半導体素子を解析用基板に搭載する工程は、
前記樹脂を溶解しかつ前記バンプの酸化を抑制し得る溶剤を用いて、前記樹脂を除去する工程と、
前記半導体素子を前記実装基板から取り外す工程と、
前記半導体素子の保護膜を除去して、前記バンプ近傍の配線を露出させる工程と、
前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、
露出した前記配線と前記解析用基板とをワイヤにより接続する工程と
を有する請求項１記載の半導体素子の故障解析方法。
【請求項６】
前記半導体素子を前記実装基板から取り外し、前記半導体素子を解析用基板に搭載する工程は、
前記樹脂を溶解しかつ前記バンプの酸化を抑制し得る溶剤を用いて、前記樹脂をオーバーエッチングし得る時間をもって前記樹脂を除去する工程と、
前記バンプの酸化を抑制し得る不活性ガスの雰囲気下において前記バンプを熱により溶融させた状態で、前記バンプに均一に力が加わるように前記実装基板から略垂直に前記半導体素子を取り外す工程と、
前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、
露出した前記バンプと前記解析用基板とをワイヤにより接続する工程と
を有する請求項１記載の半導体素子の故障解析方法。
【請求項７】
前記半導体素子を前記実装基板から取り外し、前記半導体素子を解析用基板に搭載する工程は、
前記実装基板に前記樹脂を露出させる穴を形成する工程と、
前記樹脂を溶解しかつ前記バンプの酸化を抑制し得る溶剤を用いて、前記樹脂を除去する工程と、
前記バンプの酸化を抑制し得る不活性ガスの雰囲気下において前記バンプを熱により溶融させた状態で、前記バンプに均一に力が加わるように前記実装基板から略垂直に前記半導体素子を取り外す工程と、
前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、
露出した前記バンプと前記解析用基板とをワイヤにより接続する工程と
を有する請求項１記載の半導体素子の故障解析方法。
【請求項８】
前記樹脂は加熱により軟化する樹脂であり、
前記半導体素子を前記実装基板から取り外し、前記半導体素子を解析用基板に搭載する工程は、
熱処理により前記樹脂を軟化させた状態で、前記半導体素子を前記実装基板から取り外す工程と、
前記樹脂を溶解しかつ前記バンプの酸化を抑制し得る溶剤を用いて、前記半導体素子に付着した前記樹脂を除去する工程と、
前記半導体素子の前記バンプにフラックスを塗布し熱処理をして、前記バンプの表面酸化膜の除去および前記バンプの整形を行う工程と、
前記フラックスを除去する工程と、
前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、
露出した前記バンプと前記解析用基板とをワイヤにより接続する工程と
を有する請求項１記載の半導体素子の故障解析方法。
【請求項９】
前記樹脂は加熱により軟化する樹脂であり、
前記半導体素子を前記実装基板から取り外し、前記半導体素子を解析用基板に搭載する工程は、
熱処理により前記樹脂を軟化させた状態で、前記半導体素子を前記実装基板から取り外す工程と、
前記樹脂を溶解しかつ前記バンプの酸化を抑制し得る溶剤を用いて、前記半導体素子に付着した前記樹脂を除去する工程と、
前記半導体素子の保護膜を除去して、前記バンプ近傍の配線を露出させる工程と、
前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、
露出した前記配線と前記解析用基板とをワイヤにより接続する工程と
を有する請求項１記載の半導体素子の故障解析方法。
【請求項１０】
前記半導体素子の裏面側から前記半導体素子の前記回路形成面を観察して、前記半導体素子の故障部分を推定する工程は、
前記半導体素子の前記回路形成面を光学顕微鏡により観察する工程と、
前記実装基板の配線に電圧を印加して前記半導体素子の回路を駆動させ、前記半導体素子の回路からの発光箇所を検出する工程と
を有する請求項１記載の半導体素子の故障解析方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の故障解析方法に関し、特に、アナログ集積回路を備えた半導体素子の故障解析方法に関する。
【背景技術】
【０００２】
従来、モールドパッケージ等のパッケージに組み込まれたアナログ集積回路を備えた半導体素子（半導体チップ）の故障解析では、モールド開封にて半導体素子の回路形成面を露出させ、回路形成面の目視、プローブ針等を用いた電位測定等により故障箇所を特定した後に、故障箇所の物理解析を行っている。
【０００３】
しかしながら、近年、上記のようなパッケージ品でなく、バンプにより直接実装基板に半導体素子が実装されたフリップチップ実装と称される形態が増加している。フリップチップ実装では、半導体素子の回路形成面を実装基板に向けて実装している。
【０００４】
このため、フリップチップ実装形態の半導体素子は、半導体素子の回路形成面側からプローブ針等を用いた電位測定を行うことができないことから、故障箇所を特定することが困難となっている。
【０００５】
これに対応する技術として、半導体素子の回路形成面の裏面からの発光、発熱等の解析にて故障箇所を特定する技術（特許文献１参照）や、フリップチップ実装形態の半導体素子を実装基板から取り外し解析用基板に搭載して半導体素子の電気的解析を行う技術が開示されている（特許文献２、３参照）。
【特許文献１】特許２９６７７７４号
【特許文献２】特許２９５６６３２号
【特許文献３】特開平１１−４０６２４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、特許文献１に記載の故障解析技術をアナログ集積回路を備えた半導体素子にそのまま適用することはできない。これは、デジタル集積回路と異なりアナログ集積回路では、発光、発熱等の解析だけでは一義的に故障箇所を絞り込むことはできず、集積回路内の微小な電位の差、電流値を追跡し故障箇所を絞り込む必要があるからである。
【０００７】
また、特許文献２、３に記載の故障解析技術をアナログ集積回路を備えた半導体素子にそのまま適用することも困難である。上記したように、アナログ集積回路を備えた半導体素子の故障解析では、集積回路内の微小な電位を測定する必要があるが、故障箇所を推定せずに全ての回路の電位を測定するのは非常に時間がかかり、現実的でないからである。
【０００８】
以上のように、特にフリップチップ実装形態のアナログ集積回路を備えた半導体素子についての故障解析方法は現在確立されていない。このような半導体素子についても、故障状態を保持し、かつ新たなダメージを与えないで故障箇所を絞り込むことが重要であるため、非破壊検査、準破壊検査、破壊検査の順に解析を進めることができる故障解析方法が要望される。
【０００９】
本発明は上記の事情に鑑みてなされたものであり、その目的は、特にアナログ集積回路を備えた半導体素子について故障箇所を簡易に絞り込むことができる半導体素子の故障解析方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の半導体素子の故障解析方法は、半導体素子と実装基板とがバンプにより接続され、前記半導体素子の回路形成面と前記実装基板の間が樹脂にて封止された前記半導体素子の故障解析方法であって、前記半導体素子の前記回路形成面の裏面を研磨して、前記半導体素子を薄膜化する工程と、前記半導体素子の裏面側から前記半導体素子の前記回路形成面を観察して、前記半導体素子の故障部分を推定する工程と、前記半導体素子を前記実装基板から取り外し、前記回路形成面が現れるように前記半導体素子を解析用基板に搭載する工程と、前記半導体素子の回路を駆動させ、推定した前記故障部分の電位を測定して前記故障部分を絞り込む工程とを有する。
【００１１】
上記の本発明の半導体素子の故障解析方法では、まず、半導体素子の回路形成面の裏面を研磨して半導体素子を薄膜化する。半導体素子の薄膜化により、半導体素子の裏面側からの回路形成面の観察を行いやすくした後に、半導体素子の裏面側から半導体素子の回路形成面を観察することにより、故障箇所を推定することができる。故障箇所を推定した後に、半導体素子を実装基板から取り外し、回路形成面が現れるように半導体素子を解析用基板に搭載する。解析用基板に搭載した半導体素子の回路を駆動させた状態で、回路内の推定した故障部分における電位を測定することにより、故障部分をトランジスタレベルまで絞り込むことができる。
【発明の効果】
【００１２】
本発明の故障解析方法によれば、特にアナログ集積回路を備えた半導体素子について簡易に故障箇所を絞り込むことができる。
【発明を実施するための最良の形態】
【００１３】
以下に、本発明の半導体素子の故障解析方法の実施の形態について、図１のフローチャートおよび以降の図面を参照して説明する。図１のフローチャートにおいて、ステップＳＴ１が非破壊検査であり、ステップＳＴ２〜６が準破壊検査であり、ステップＳＴ７が破壊検査である。本実施形態では、アナログ集積回路を備えた半導体素子の故障解析方法について説明する。
【００１４】
（第１実施形態）
図２（ａ）は、フリップチップ実装形態の半導体素子１を示す図である。
半導体素子１は、回路形成面１ａを実装基板２に向けて実装基板２上に搭載されている。半導体素子１の回路と、実装基板２の電極とがバンプ３により接続されている。半導体素子１の回路形成面１ａと実装基板２との間は、機械的補強および耐湿性の対策として、アンダーフィルと称される樹脂４により封止されている。
【００１５】
上記のフリップチップ実装形態の半導体素子１の故障解析では、まず、実装基板２に半導体素子１が搭載された状態で、半導体素子１の電気特性を評価する（ステップＳＴ１）。電気特性の評価では、実装基板２の入力端子を通じて半導体素子１に通電して、半導体素子１の回路を駆動させる。そして、実装基板２の出力端子の電圧を測定して、半導体素子１の回路動作を評価する。
【００１６】
電気特性の評価において回路動作に不具合がある場合に、図２（ｂ）に示すように、半導体素子１の回路形成面１ａの裏面を研磨工具１００により研削および研磨して、半導体素子１を薄膜化する（ステップＳＴ２）。例えば、半導体素子１を２００μｍ程度に薄膜化する。半導体素子１を薄膜化するのは、後述するステップＳＴ３，ＳＴ４において、半導体素子１の裏面側から回路形成面１ａを観察する際に、半導体素子１を薄膜化した方が、光の減衰を抑えることができ、検出感度を向上させることができるからである。
【００１７】
半導体素子１を薄膜化した後、半導体素子１を実装状態で通電し、半導体素子１の回路を駆動させた状態で、図３（ａ）に示すように、半導体素子１の裏面側から光学顕微鏡を用いて回路形成面１ａを観察する（ステップＳＴ３）。光学顕微鏡による観察では、通常赤外線を用いる。回路形成面１ａの観察により、回路形成面１ａにキズ等の欠陥があるか否かを評価する。
【００１８】
さらに、図３（ｂ）に示すように、エミッション顕微鏡により発光および発熱解析を行う（ステップＳＴ４）。半導体素子１の回路を駆動した状態では、例えばリーク電流が流れる場所で発光が生じる。また、ｐｎ接合に欠陥があると、接合リークが発生するとともに、欠陥部での電子−正孔対の再結合によりフォトンが放出される。エミッション顕微鏡は、集積回路におけるこのような微弱な発光箇所を検出するものである。ただし、発光箇所と故障箇所は必ずしも一致するわけではないため、発光および発熱解析では、正常な半導体素子の場合と比較して、相違する発光箇所を見つける。
【００１９】
上記のステップＳＴ３，ＳＴ４により、半導体素子１の故障箇所が推定される。ただし、この裏面からの回路形成面１ａの観察では故障箇所を推定することはできるが、アナログ集積回路の場合には必ずしも故障箇所であるとは限らず、また故障箇所を１つのトランジスタレベルまで絞り込むことはできない。
【００２０】
従って、故障箇所を推定した後、半導体素子１のリパッケージングを行う（ステップＳＴ５）。リパッケージングでは、まず、半導体素子１を実装基板２から取り外す。そして、図４（ａ）に示すように、半導体素子１の回路形成面１ａが現れるように半導体素子１を解析用基板１０１に搭載し、半導体素子１のバンプ３と解析用基板１０１とをワイヤ１０２により接続する。
【００２１】
なお、上記の解析用基板１０１は、直接電圧を印加することができるように入出力端子を備えた構成であっても良く、あるいは、解析用基板１０１をパッケージに固定した構成であってもよい。解析用基板１０１をパッケージに固定した構成の場合には、解析用基板１０１の周囲の端子とパッケージのリードとを接続し、解析用基板１０１を備えたパッケージをソケットにセットし、ソケットを介して半導体素子１の回路を駆動させるようにする。なお、ソケットを介さずに、上記のパッケージをさらに大きな解析用基板に直接実装してもよい。
【００２２】
半導体素子１と解析用基板１０１とをワイヤ１０２により接続した後、外部から電圧を印加することにより半導体素子１のアナログ回路を駆動させる。そして、図４（ｂ）に示すように、プローブ針１０３等によりアナログ回路内の推定した故障部分における微小な電位差、電流値を測定して、故障部分をトランジスタレベルまで絞り込む（ステップＳＴ６）。以上のようにして、アナログ回路内の故障部分が特定される。
【００２３】
故障部分が特定された後、物理解析を行う（ステップＳＴ７）。本実施形態でいう物理解析とは、構造解析と組成分析を含む。構造解析では、特定した故障部分についての例えばＦＩＢ（Focused Ion Beam) を用いた断面形成とＳＥＭ（Scanning Electron Microscope）およびＴＥＭ（Transmission Electron Microscope) による断面観察を行う。故障部分の断面観察により、異物が見つかったり、界面での異常反応の進行を示すような形状が見られた場合には、故障部分の組成分析を行う。組成分析では、例えばＥＤＸ（Energy Dispersion X-ray Spectroscopy) による組成分析を行う。
【００２４】
以上のようにして、半導体素子の故障解析が行われる。
【００２５】
上記の本実施形態に係る半導体素子の故障解析方法では、裏面研磨による半導体素子１の薄膜化により、半導体素子１の裏面側からの回路形成面１ａの観察を行いやすくした後に、半導体素子１の回路形成面の観察（ステップＳＴ３）および発光解析（ステップＳＴ４）を行うことにより、故障箇所を推定することができる。そして、故障箇所を推定した後に、半導体素子１のリパッケージングを行い、プローブ針１０３等によりアナログ回路内の推定した故障部分における微小な電位差、電流値を測定することにより、簡易に故障部分をトランジスタレベルまで絞り込むことができる。
【００２６】
半導体素子１を実装基板２から取り外した後に、半導体素子１の回路形成面の観察および発光解析を行うことも考えられる。しかし、本実施形態のように実装基板２に半導体素子１が実装された状態で回路形成面の観察および発光解析を行う方が、実際の使用状態で観察できるため故障箇所を正確に発見することができる。また、早期に故障箇所を推定することができる。さらに、フリップチップ実装形態では、実装基板２に複数の半導体素子１が搭載されている場合もある。この場合には、複数の半導体素子１の内、故障している素子１を観察、発光解析で推定できるため、実装基板２に搭載された状態の方が故障箇所の推定を簡便に行うことができる。
【００２７】
以上のように、本実施形態に係る半導体素子の故障解析方法によれば、故障状態を保持し、かつ新たなダメージを与えないで簡易に故障箇所を絞り込むことができる。特に、アナログ集積回路を備えたフリップチップ実装形態の半導体素子１の故障解析において、極めて有効であり利用価値の高いものとなる。
【００２８】
（第２実施形態）
フリップチップ実装では、機械的補強等のため半導体素子１と実装基板２との間には樹脂４が充填されているため、故障状態を保持し、新たなダメージを与えないで、半導体素子１を実装基板２から取り外すのは困難となる。第２実施形態では、第１実施形態のステップＳＴ５のリパッケージング工程の詳細な一例について説明する。
【００２９】
まず、図５（ａ）に示すように、実装基板２に実装された状態の半導体素子１について、第１実施形態と同様にステップＳＴ１からステップＳＴ４の工程を行う。
【００３０】
次に、半導体素子１を取り外すため、図５（ｂ）に示すように、ワックス等からなる補強材１０４により半導体素子１を被覆して、実装基板２上に半導体素子１を固定させ、かつ半導体素子１を補強する。
【００３１】
次に、図５（ｃ）に示すように、半導体素子１の搭載面の裏面側から実装基板２を平面研磨装置等で研磨して実装基板２を除去し、半導体素子１のバンプ３を露出させる。この方法では、薬品処理や熱処理をしないため、バンプ３の表面酸化を防止することができる。
【００３２】
研磨後、バンプ表面酸化を抑制し、かつ樹脂４を溶解しないリモネン等の溶剤で、ワックス等からなる補強材１０４を除去する。
【００３３】
次に、図６（ａ）に示すように、半導体素子１に付着した樹脂４を除去せずに、バンプ３が現れるように半導体素子１を解析用基板２に搭載する。そして、露出したバンプ３と解析用基板１０１とをワイヤ１０２により接続する。これにより、バンプ３の表面酸化がほとんどない状態でワイヤ１０２を接続することができる。樹脂４は、ハンドリングおよびワイヤボンディング時における半導体素子１の補強の役割を果たす。
【００３４】
半導体素子１を解析用基板１０１に搭載した後、図６（ｂ）に示すように、半導体素子１に付着している樹脂４を薬品等で除去する。
【００３５】
本実施形態に係る方法では、バンプ３の酸化がほとんどない状態で、半導体素子１を実装基板２から取り外すことができることから、新たなバンプを形成する必要がない。また、樹脂４および補強材１０４により半導体素子１を固定および補強していることから、裏面解析後の薄膜化した半導体素子１へ新たなダメージが発生することを防止でき、故障状態を保持することができる。このため、正確な故障解析を行うことができる。
【００３６】
（第３実施形態）
本実施形態では、故障状態を保持し、新たなダメージを与えないで、半導体素子１をリパッケージング（ステップＳＴ５）する他の詳細な例について説明する。
【００３７】
まず、図７（ａ）に示すように、実装基板２に実装された状態の半導体素子１について、第１実施形態と同様にステップＳＴ１からステップＳＴ４の工程を行う。
【００３８】
次に、半導体素子１を取り外すため、図７（ｂ）に示すように、樹脂４を溶解するが実装基板２を溶解せず、かつ、バンプ３の酸化を抑制し得る溶剤を用いて、樹脂４を除去する。樹脂４は、全て除去しても、一部に残っていてもよい。酸化力の強い発煙硝酸等の薬品で処理すると、バンプ３が酸化し溶融しにくくなってしまい、以降の取り外し処理が困難となるからである。
【００３９】
上記の条件を満たす溶剤の例として、ウレソルブ（日化精工株式会社の商品名）が挙げられる。ウレソルブは、エチレングリコールモノメチルエーテルを主成分とし、アミド系溶剤と、水酸化カリウムをさらに含むものである。このウレソルブにより、通常、エポキシ系樹脂からなる樹脂４を好適に除去できる。
【００４０】
次に、半導体素子１および実装基板２を熱処理して、半導体素子１と実装基板２を接合しているバンプ３を溶融させて、ピンセット、バキュームピンセット等を用いて半導体素子１を実装基板２から取り外す。バンプ３の酸化を防止するため、熱処理は、酸化の進行の少ない窒素雰囲気で行うことが好ましい。実装基板２から取り外した後の半導体素子１のバンプ３には、図７（ｃ）に示すように凹凸が存在している場合がある。
【００４１】
凹凸が存在している場合、フラックスを塗布した後、半導体素子１の熱処理を行うことにより、図８（ａ）に示すように、バンプ３の表面酸化膜の除去およびバンプ３の整形を行う。フラックスは、バンプ３の表面酸化膜を除去しバンプ３の熱移動を促進させる役割をもつ。熱処理は、酸化の進行の少ない窒素雰囲気で行うことが好ましい。
【００４２】
フラックスを除去した後、図８（ｂ）に示すように、回路形成面１ａが現れるように半導体素子１を解析用基板１０１に搭載し、バンプ３と解析用基板１０１とをワイヤ１０２により接続する。これにより、バンプ３の表面酸化がほとんどない状態でワイヤ１０２を接続することができる。
【００４３】
本実施形態に係る方法では、樹脂４の除去の際にバンプ３の酸化を抑制し得る溶剤を用い、かつ、その後にフラックスにより表面酸化膜を除去していることから、当該バンプ３を再利用でき、新たなバンプを形成する必要がない。また、上記の溶剤により樹脂４の一部あるいは全部を除去することにより、裏面解析後の薄膜化した半導体素子１へ新たなダメージを発生させることなく半導体素子１を実装基板２から取り外すことができる。これにより、故障状態を保持したまま、半導体素子１を解析用基板１０１に搭載することができ、正確な故障解析を行うことができる。
【００４４】
（第４実施形態）
本実施形態では、図７（ａ）〜（ｃ）に示す工程までは第３実施形態と同様であるが、その後の工程が異なる。図９は、実装基板２から取り外した後の半導体素子１のバンプ３近傍の要部断面図である。
【００４５】
図９に示すように、半導体素子１には、例えばアナログ集積回路が形成された半導体基板１０上に、アルミニウム等からなる第１層配線１１が形成され、第１層配線１１を被覆する酸化シリコン等からなる層間絶縁膜１２が形成されている。層間絶縁膜１２上には、第１層配線１１に接続する第２層配線１３が形成されており、最上層には例えば窒化シリコンからなる保護膜１４が形成されている。図９では、２層配線の例を示すが、１層配線であっても、さらなる多層配線であってもよい。保護膜１４には、第２層配線１３の一部を露出する開口が形成されており、アンダーバンプメタル１５を介してバンプ３が形成されている。
【００４６】
図７（ｃ）に示す工程により半導体素子１を実装基板２から取り外した後に、バンプ３を再利用することが困難な場合がある。例えば、バンプ３の残り具合や、バンプ３の表面酸化の状況により、フラックスによる処理ではバンプ３の再利用が困難な場合である。
【００４７】
このような場合には、図９（ｂ）に示すように、エキシマレーザやＦＩＢ等で保護膜１４を除去し、バンプ３近傍のアルミニウム等からなる第２層配線１３を露出させる。
【００４８】
そして、図９（ｃ）に示すように、第２層配線１３の露出部分に、ワイヤ１０２を接続する。これにより、以降のプローブ針１０３を用いた電位測定を行うことができる。
【００４９】
本実施形態に係る方法では、溶剤を用いて樹脂４の一部あるいは全部を除去することにより、裏面解析後の薄膜化した半導体素子１へ新たなダメージを発生させることなく半導体素子１を実装基板２から取り外すことができる。そして、バンプ３の残り具合や、バンプ３の表面酸化の状況により、フラックスによる処理ではバンプ３の再利用が困難な場合であっても、バンプ３近傍のアルミニウム等からなる第２層配線１３を露出させ、露出した第２層配線１３にワイヤ１０２を接続することにより、以降の電位測定を行うことができる。これにより、故障状態を保持したまま、半導体素子１を解析用基板１０１に搭載することができ、正確な故障解析を行うことができる。
【００５０】
（第５実施形態）
本実施形態は、第３実施形態を改良し、第３実施形態よりも簡潔な処理によりリパッケージング（ステップＳＴ５）を行うものである。
【００５１】
まず、図１０（ａ）に示すように、実装基板２に実装された状態の半導体素子１について、第１実施形態と同様にステップＳＴ１からステップＳＴ４の工程を行う。
【００５２】
次に、半導体素子１を取り外すため、図１０（ｂ）に示すように、樹脂４を溶解するが実装基板２を溶解せず、かつ、バンプ３の酸化を抑制し得る溶剤を用いて、樹脂４を除去する。本実施形態では、上記の溶剤としてウレソルブを用いて、樹脂４をオーバーエッチングし得る時間をもって、１回の処理で樹脂４をほぼ完全に除去する。例えば、樹脂４の量からして７０分間ウレソルブに浸漬すれば足りる場合に、これよりも多い時間、例えば９０分間ウレソルブの液に浸漬させる。
【００５３】
例えば、７０分間のウレソルブ処理の後に純水洗浄し、樹脂４の残りが確認された場合に、その後２０分間のウレソルブ処理を行うよりも、当初からオーバーエッチングし得る時間で９０分間のウレソルブ処理を行う方が、樹脂４が完全に除去されやすい。これは、一旦純水洗浄してしまうと、樹脂４の物性が変化しており、再度ウレソルブにより樹脂４を除去することは困難であるからである。本実施形態では、このようにして、１回のウレソルブ処理により樹脂４をほぼ完全に除去する。
【００５４】
次に、半導体素子１および実装基板２を熱処理して、半導体素子１と実装基板２を接合しているバンプ３を溶融させて、ピンセット、バキュームピンセット等を用いて半導体素子１を実装基板２から取り外す。ここで、バンプ３の酸化を防止するため、熱処理は、酸化の進行の少ない不活性ガス雰囲気、例えば窒素雰囲気で行う。また、全てのバンプ３に均一に力が加わるように半導体素子１を実装基板２から略垂直に取り外す（図１０（ｃ））。
【００５５】
ここで、本実施形態では、樹脂４をほぼ完全に除去していることから、半導体素子１と実装基板２との間に残っている樹脂４の接着力により半導体素子１に不均一に力が加わったり、半導体素子１に機械的ストレスがかかることもない。樹脂４を完全に除去していること、窒素雰囲気下においてほぼ垂直に半導体素子１を取り外すことにより、全てのバンプ３に均一に力が加わって、図１０（ｃ）に示すように、取り外し後の半導体素子１にはバンプ３がほぼ均一に残る。また、窒素雰囲気下で熱処理することにより、バンプ３は整形され、かつ、バンプ３の表面に酸化膜が形成されることもない。このため、バンプ３をそのまま再利用可能となる。
【００５６】
次に、図１０（ｄ）に示すように、回路形成面１ａが現れるように半導体素子１を解析用基板１０１に搭載し、半導体素子１に残っているバンプ３と解析用基板１０１とをワイヤ１０２により接続する。これにより、バンプ３の表面酸化がほとんどない状態でワイヤ１０２を接続することができる。
【００５７】
本実施形態に係る方法では、バンプ３の酸化を抑制し得る溶剤を用い、樹脂４をオーバーエッチングし得る時間をもって、１回の溶剤処理によりバンプ３をほぼ完全に除去している。その後、窒素等の不活性ガス雰囲気下においてバンプ３を溶融させた状態で、実装基板２から半導体素子１をほぼ垂直に取り外すことにより、半導体素子１に均一にバンプ３を残すようにしている。そして、半導体素子１に残ったバンプ３をそのまま使用している。
【００５８】
このように、本実施形態では、半導体素子１のバンプを均一に残してそのまま使用することに重点を置いており、バンプ整形のための後処理をしないことから、第３実施形態に比べて工程数が少ない。半導体素子１の取り外し後の、バンプ３の後処理の工程数が多いと、たとえ窒素雰囲気下でバンプ３を処理するなどしても、汚染によりバンプ３の表面が変色したりすることから、工程数はできるだけ少ないことが好ましいからである。
【００５９】
本実施形態に係る方法によっても、裏面解析後の薄膜化した半導体素子１へ新たなダメージを発生させることなく半導体素子１を実装基板２から取り外すことができる。これにより、故障状態を保持したまま、半導体素子１を解析用基板１０１に搭載することができ、正確な故障解析を行うことができる。
【００６０】
（第６実施形態）
本実施形態は、第５実施形態と同様に、半導体素子１のバンプ３を均一に残してそのまま使用することに重点を置いたものである。本実施形態は、特に、半導体素子１が大きく、半導体素子１と実装基板２を接着する樹脂４の量が多い場合に有効なものである。
【００６１】
まず、図１１（ａ）に示すように、実装基板２に実装された状態の半導体素子１について、第１実施形態と同様にステップＳＴ１からステップＳＴ４の工程を行う。
【００６２】
次に、図１１（ｂ）に示すように、実装基板２に樹脂４を露出させる穴５を開ける。穴５は、半導体素子１の中央部に対応する位置に１つ開ければ十分であるが、半導体素子１の大きさに応じて数点開けてもよい。
【００６３】
次に、図１１（ｃ）に示すように、樹脂４を溶解するが実装基板２を溶解せず、かつ、バンプ３の酸化を抑制し得る溶剤を用いて、樹脂４を除去する。本実施形態では、上記の溶剤として例えばウレソルブを用いる。先の工程において穴５を開けていることにより、ウレソルブ等の溶剤が侵入しにくい中央部における樹脂４の残りが防止される。これにより、１回の溶剤処理で樹脂４をほぼ完全に除去することができる。樹脂４をほぼ完全に除去するため、溶剤処理の時間は、第５実施形態と同様に、樹脂４をオーバーエッチングし得る時間とすることが好ましい。
【００６４】
次に、半導体素子１および実装基板２を熱処理して、半導体素子１と実装基板２を接合しているバンプ３を溶融させて、ピンセット、バキュームピンセット等を用いて半導体素子１を実装基板２から取り外す。ここで、バンプ３の酸化を防止するため、熱処理は、酸化の進行の少ない不活性ガス雰囲気、例えば窒素雰囲気で行う。また、全てのバンプ３に均一に力が加わるように半導体素子１を実装基板２から略垂直に取り外す（図１２（ａ））。
【００６５】
ここで、本実施形態では、樹脂４をほぼ完全に除去していることから、半導体素子１と実装基板２との間に残っている樹脂４の接着力により半導体素子１に不均一に力が加わったり、半導体素子１に機械的ストレスがかかることもない。樹脂４を完全に除去していること、窒素雰囲気下においてほぼ垂直に半導体素子１を取り外すことにより、全てのバンプ３に均一に力が加わって、図１２（ａ）に示すように、取り外し後の半導体素子１にはバンプ３がほぼ均一に残る。また、窒素雰囲気下で熱処理することにより、バンプ３は整形され、かつ、バンプ３の表面に酸化膜が形成されることもない。このため、バンプ３をそのまま再利用可能となる。
【００６６】
次に、図１２（ｂ）に示すように、回路形成面１ａが現れるように半導体素子１を解析用基板１０１に搭載し、半導体素子１に残っているバンプ３と解析用基板１０１とをワイヤ１０２により接続する。これにより、バンプ３の表面酸化がほとんどない状態でワイヤ１０２を接続することができる。
【００６７】
本実施形態に係る方法では、実装基板２に穴５を開けた後に、バンプ３の酸化を抑制し得る溶剤を用いて、１回の溶剤処理によりバンプ３をほぼ完全に除去している。その後、窒素等の不活性ガス雰囲気下においてバンプ３を溶融させた状態で、実装基板２から半導体素子１をほぼ垂直に取り外すことにより、半導体素子１に均一にバンプ３を残すようにしている。そして、半導体素子１に残ったバンプ３をそのまま使用している。
【００６８】
このため、特に半導体素子１のサイズが大きく、樹脂４を溶解するための処理時間を単純に長くしただけでは、半導体素子１の中央部に樹脂４の残りが発生してしまうような場合であっても、１回の溶剤処理で樹脂４をほぼ完全に除去することができる。従って、第５実施形態と同様に、半導体素子１のバンプを均一に残してそのまま使用することができる。この結果、第３実施形態に比べて工程が簡素化され、半導体素子１の取り外し後の後処理工程によるバンプ３の汚染が防止される。
【００６９】
本実施形態によっても、裏面解析後の薄膜化した半導体素子１へ新たなダメージを発生させることなく半導体素子１を実装基板２から取り外すことができる。これにより、故障状態を保持したまま、半導体素子１を解析用基板１０１に搭載することができ、正確な故障解析を行うことができる。
【００７０】
（第７実施形態）
図１３（ａ）に示すように、半導体素子１の回路形成面１ａと実装基板２との間を封止する樹脂が、リワーク対応樹脂４ａの場合がある。通常の樹脂は熱硬化性樹脂であるが、リワーク対応樹脂４ａは、はんだからなるバンプ３が溶融する温度（約２００℃）で軟化する樹脂からなる。本実施形態では、このようなリワーク対応樹脂４ａにより実装基板２に固定された半導体素子１を取り外す方法の詳細な一例について説明する。
【００７１】
まず、図１３（ａ）に示すように、実装基板２に実装された状態の半導体素子１について、第１実施形態と同様にステップＳＴ１からステップＳＴ４の工程を行う。
【００７２】
次に、ステップＳＴ５において、半導体素子１と実装基板２とを加熱し、リワーク対応樹脂４ａとバンプ３を２００℃程度にして、バンプ３を溶融しリワーク対応樹脂４ａを軟化させた状態で、半導体素子１を実装基板２から取り外す。これにより、図１３（ｂ）に示すように、半導体素子１にダメージを与えずに、半導体素子１を実装基板２から取り外すことができる。
【００７３】
次に、図１３（ｃ）に示すように、バンプ３の酸化を抑制し得る溶剤を用いて、リワーク対応樹脂４ａを除去する。酸化力の強い発煙硝酸等の薬品で処理すると、バンプ３が酸化し溶融しにくくなってしまい、バンプ３の再利用が困難となるからである。上記の条件を満たす溶剤の例として、ウレソルブ（日化精工株式会社の商品名）が挙げられる。ウレソルブについては、第３実施形態で説明した通りである。
【００７４】
実装基板２から取り外した後の半導体素子１のバンプ３には、図１３（ｃ）に示すように凹凸が存在している場合がある。凹凸が存在している場合、フラックスを塗布した後、半導体素子１の熱処理を行うことにより、図１４（ａ）に示すように、バンプ３の表面酸化膜の除去およびバンプ３の整形を行う。フラックスは、バンプ３の表面酸化膜を除去しバンプ３の熱移動を促進させる役割をもつ。熱処理は、酸化の進行の少ない窒素雰囲気で行うことが好ましい。
【００７５】
フラックスを除去した後、図１４（ｂ）に示すように、回路形成面１ａが現れるように半導体素子１を解析用基板１０１に搭載し、バンプ３と解析用基板１０１とをワイヤ１０２により接続する。これにより、バンプ３の表面酸化がほとんどない状態でワイヤ１０２を接続することができる。
【００７６】
本実施形態に係る方法では、熱処理によりバンプ３を溶融させるとともにリワーク対応樹脂４ａを軟化させた状態で、半導体素子１を実装基板２から取り外しているため、裏面解析後の薄膜化した半導体素子１へ新たなダメージを発生させることなく半導体素子１を実装基板２から取り外すことができる。これにより、故障状態を保持したまま、半導体素子１を解析用基板１０１に搭載することができ、正確な故障解析を行うことができる。また、リワーク対応樹脂４ａを除去する際にバンプ３の酸化を抑制し得る溶剤を用い、かつ、その後にフラックスによりバンプ３の表面酸化膜を除去していることから、当該バンプ３を再利用でき、新たなバンプを形成する必要がない。このため、簡易にリパッケージングを行うことができる。
【００７７】
（第８実施形態）
本実施形態では、図１３（ａ）〜（ｃ）に示す工程までは第７実施形態と同様であるが、その後の工程が異なる。その後の工程について、第４実施形態の説明に用いた図９を参照して説明する。図９（ａ）は、バンプ３近傍の半導体素子１の要部断面図であり、第４実施形態で説明しているため、重複説明は省略する。
【００７８】
図１３（ｂ）に示す工程により半導体素子１を実装基板２から取り外した後に、バンプ３の残り具合や、バンプ３の表面酸化の状況により、フラックスによる処理ではバンプ３の再利用が困難な場合がある。
【００７９】
このような場合には、図９（ｂ）に示すように、エキシマレーザやＦＩＢ等で保護膜１４を除去し、バンプ３近傍のアルミニウム等からなる第２層配線１３を露出させる。
【００８０】
そして、図９（ｃ）に示すように、第２層配線１３の露出部分に、ワイヤ１０２を接続する。これにより、以降のプローブ針１０３を用いた電位測定を行うことができる。
【００８１】
本実施形態に係る方法では、熱処理によりバンプ３を溶融させるとともにリワーク対応樹脂４ａを軟化させた状態で、半導体素子１を実装基板２から取り外しているため、裏面解析後の薄膜化した半導体素子１へ新たなダメージを発生させることなく半導体素子１を実装基板２から取り外すことができる。これにより、故障状態を保持したまま、半導体素子１を解析用基板１０１に搭載することができ、正確な故障解析を行うことができる。そして、バンプ３の残り具合や、バンプ３の表面酸化の状況により、フラックスによる処理ではバンプ３の再利用が困難な場合であっても、バンプ３近傍のアルミニウム等からなる第２層配線１３を露出させ、露出した第２層配線１３にワイヤ１０２を接続することにより、以降の電位測定を行うことができる。
【００８２】
本発明は、上記の実施形態の説明に限定されない。
また、例えば、実装基板２に実装された状態で半導体素子１の故障箇所を推定するために、新たな工程を追加することも可能である。例えば、液晶解析法を追加してもよい。液晶は液晶状態で複屈折性を有し、相転移温度以上の液晶状態で等方性となる。この性質を利用して、リーク電流等により局部的に発熱している箇所を検出する方法を液晶解析法という。また、再利用が困難なバンプ３が一部に存在する場合に、再利用可能なバンプ３についてはフラックスの塗布等の処理を行うことで再利用し、再利用が困難なバンプ３のみその近傍の配線を露出させて、露出させた配線にワイヤを接続するようにしてもよい。また、本実施形態で挙げた材料や数値は一例であり、これに限定されるものではない。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【図面の簡単な説明】
【００８３】
【図１】本実施形態に係る半導体素子の故障解析方法のフローチャートである。
【図２】（ａ）は電気特性の評価工程について説明するための図であり、（ｂ）は裏面研削研磨工程について説明するための図である。
【図３】（ａ）は光学顕微鏡による半導体素子の回路形成面の観察工程を説明するための図であり、（ｂ）は発光、発熱解析工程を説明するための図である。
【図４】（ａ）はリパッケージング工程を説明するための図であり、（ｂ）は電位測定工程を説明するための図である。
【図５】第２実施形態におけるリパッケージング工程を説明するための図である。
【図６】第２実施形態におけるリパッケージング工程を説明するための図である。
【図７】第３実施形態におけるリパッケージング工程を説明するための図である。
【図８】第３実施形態におけるリパッケージング工程を説明するための図である。
【図９】第４実施形態におけるリパッケージング工程を説明するための図である。
【図１０】第５実施形態におけるリパッケージング工程を説明するための図である。
【図１１】第６実施形態におけるリパッケージング工程を説明するための図である。
【図１２】第６実施形態におけるリパッケージング工程を説明するための図である。
【図１３】第７実施形態におけるリパッケージング工程を説明するための図である。
【図１４】第８実施形態におけるリパッケージング工程を説明するための図である。
【符号の説明】
【００８４】
１…半導体素子、１ａ…回路形成面、２…実装基板、３…バンプ、４…樹脂、４ａ…リワーク対応樹脂、５…穴、１０…半導体基板、１１…第１層配線、１２…層間絶縁膜、１３…第２層配線、１４…保護膜、１５…アンダーバンプメタル、１００…研磨工具、１０１…解析用基板、１０２…ワイヤ、１０３…プローブ針、１０４…補強材
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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