(57)【要約】【課題】  クロック信号の遅延及びスキューを低減して高速動作させ得る半導体集積回路装置を実現するようにする。【解決手段】  外部からのクロック信号ＣＬＫを、従来よりも規模の小さいツリー状配線部分５及び局所的に設けられた各メッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２を順次介して、各ＤＲＡＭ２Ａ、２Ｂ、……、２Ｈへ供給するようにしたことにより、クロック信号ＣＬＫの遅延及びスキューを格段と低減させることができ、またメッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２の前段に、ドライブ能力の高いマルチドライバ部分３Ａ１、３Ｂ１、……、３Ｈ１を設けるようにしたことにより、ＬＳＩ１の高速動作を実現することができる。【選択図】          図１
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【特許請求の範囲】
【請求項１】
複数のアナログマクロ並びにランダムロジックが搭載される半導体集積回路において、
上記複数のアナログマクロに対応して設けられ、上記アナログマクロに至るまでの局所的な領域にクロック信号を伝送するためのメッシュ状配線が施されてなる複数のメッシュ状配線部と、
上記複数のメッシュ状配線部の前段にそれぞれ設けられた複数のクロックドライバ部と、
外部からの上記クロック信号が入力される入力部から各上記メッシュ状配線部の前段の各上記クロックドライバ部に至るまで、上記クロック信号を伝送するためのツリー状配線が施されてなるツリー状配線部と
を具え、
各上記クロックドライバ部は、並列接続された複数のクロックドライバ回路を有する
ことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置に関し、例えば、アナログマクロやその他ロジックが混載されてなるＬＳＩ（Large Scale Integrated Circuit：大規模集積回路）に適用して好適なものである。
【背景技術】
【０００２】
近年、複数のアナログマクロ（例えば、ＤＲＡＭ（Dynamic  Random  Access  Memory））やその他種々のロジックが混載されてなるＬＳＩが普及しつつある。
【０００３】
このようなＬＳＩを高速動作（例えば、動作周波数５００[MHz]）させるためには、外部から供給されるクロック信号を、できるだけ遅延及びスキューさせることなく、アナログマクロやフリップフロップ等の内部回路へ伝播させることが、設計においての重要なポイントになる。
【０００４】
ここで、外部から供給されるクロック信号を各内部回路へ伝播させるための配線手法としては、ツリー状の配線（以下、これをツリー状配線とも呼ぶ）を施す手法や、メッシュ状の配線（以下、これをメッシュ状配線とも呼ぶ）を施す手法が知られている。（例えば特許文献１）
【特許文献１】特開２００３−１０９３８２公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、例えば図５（Ａ）に示すように、クロック信号が入力される入力端から各内部回路に至るまでの全てをツリー状配線にした場合、当該ツリー状配線の規模が大きくなってしまうので、当該ツリー状配線の各段に介挿させるクロックドライバ回路の数が増加してしまう。従ってこの場合には、クロックドライバ回路に起因したクロック信号の段数遅延や、クロック信号のスキューが増大してしまう問題がある。
【０００６】
一方、例えば図５（Ｂ）に示すように、外部からのクロック信号が入力される入力端から各内部回路に至るまでの全てをメッシュ状配線にした場合、クロック信号のスキューを小さくすることができるというメリットが存在する一方、余分な配線も多く存在することから著しい配線遅延が生じてしまう問題がある。
【０００７】
本発明は以上の点を考慮してなされたもので、クロック信号の遅延及びスキューを低減して高速動作させ得る半導体集積回路装置を提案しようとするものである。
【課題を解決するための手段】
【０００８】
かかる課題を解決するために本発明においては、複数のアナログマクロ並びにランダムロジックが搭載される半導体集積回路において、複数のアナログマクロに対応して設けられ、アナログマクロに至るまでの局所的な領域にクロック信号を伝送するためのメッシュ状配線が施されてなる複数のメッシュ状配線部と、複数のメッシュ状配線部の前段にそれぞれ設けられた複数のクロックドライバ部と、外部からのクロック信号が入力される入力部から各メッシュ状配線部の前段の各クロックドライバ部に至るまで、クロック信号を伝送するためのツリー状配線が施されてなるツリー状配線部と設け、各クロックドライバ部は、並列接続された複数のクロックドライバ回路を有するようにした。
【０００９】
この結果この半導体集積回路装置では、外部からのクロック信号を、従来よりも規模の小さいツリー状配線部及び局所的に設けられたメッシュ状配線部を順次介して、各アナログマクロへ供給することができるので、クロック信号の遅延及びスキューを格段と低減させることができ、またメッシュ状配線部の前段に、ドライブ能力の高いクロックドライバ部を設けるようにしたので、半導体集積回路装置の高速動作を実現することができる。
【発明の効果】
【００１０】
本発明によれば、外部からのクロック信号を、従来よりも規模の小さいツリー状配線部及び局所的に設けられたメッシュ状配線部を順次介して、各アナログマクロへ供給することができるので、クロック信号の遅延及びスキューを格段と低減させることができ、またメッシュ状配線部の前段に、ドライブ能力の高いクロックドライバ部を設けるようにしたので、半導体集積回路装置の高速動作を実現することができる。
【発明を実施するための最良の形態】
【００１１】
以下図面について、本発明の一実施の形態を詳述する。
【００１２】
図１において、１は全体としてＬＳＩを示し、同一構成でなる８つのＤＲＡＭ２Ａ、２Ｂ、……、２Ｈと、各ＤＲＡＭ２Ａ、２Ｂ、……、２Ｈに対応して設けられている８つのメモリインターフェース部３Ａ、３Ｂ、……、３Ｈと、外部から幹線部４を介して供給されるクロック信号ＣＬＫを各メモリインターフェース部３Ａ、３Ｂ、……、３Ｈに分配するツリー状配線部分５とを有している。
【００１３】
幹線部４は、図２にその詳細を示すように、信号線ＬＮＭと当該信号線ＬＮＭの各部に介挿されている複数のクロックドライバ回路ＣＤＭからなる。この信号線ＬＮＭは幅広に形成されていることにより、当該信号線ＬＮＭに起因するクロック信号ＣＬＫの遅延を低減させることができる。
【００１４】
ツリー状配線部分５は、幹線部４と接続する第１のノードＮＤ１から第２のノードＮＤ２及び第３のノードＮＤ３に至るまで対称に延長してなる第１の支線ＬＮ１及び第２の支線ＬＮ２と、第２のノードＮＤ２から第４のノードＮＤ４及び第５のノードＮＤ５に至るまで対称に延長してなる第３の支線ＬＮ３及び第４の支線ＬＮ４と、第４のノードＮＤ４からメモリインターフェース部３Ａ及び３Ｂに至るまで対称に延長してなる第５の支線ＬＮ５及び第６の支線ＬＮ６と、第５のノードＮＤ５からメモリインターフェース部３Ｃ及び３Ｄに至るまで対称に延長してなる第７の支線ＬＮ７及び第８の支線ＬＮ８とを有する。
【００１５】
さらにこのツリー状配線部分５は、第３のノードＮＤ３から第６のノードＮＤ６及び第７のノードＮＤ７に至るまで対称に延長してなる第９の支線ＬＮ９及び第１０の支線ＬＮ１０と、第６のノードＮＤ６からメモリインターフェース部３Ｅ及び３Ｆに至るまで対称に延長してなる第１１の支線ＬＮ１１及び第１２の支線ＬＮ１２と、第７のノードＮＤ７からメモリインターフェース部３Ｇ及び３Ｈに至るまで対称に延長してなる第１３の支線ＬＮ１３及び第１４の支線ＬＮ１４とを有する。
【００１６】
かくするにつきこのＬＳＩ１においては、第１のノードＮＤ１から各メモリインターフェース部３Ａ、３Ｂ、……、３Ｈに至るまでの配線長が全て等しくなるので、各メモリインターフェース部３Ａ、３Ｂ、……、３Ｈに至るまでの配線負荷（抵抗や容量）を均一化することができ、その結果、クロック信号ＣＬＫのスキューを低減することができる。
【００１７】
またこのＬＳＩ１においては、第１のノードＮＤ１から各ＤＲＡＭ２Ａ、２Ｂ、……、２Ｈに至るまでの全てをツリー状に配線するのではなく、各ＤＲＡＭ２Ａ、２Ｂ、……、２Ｈにそれぞれ対応して設けられている各メモリインターフェース部３Ａ、３Ｂ、……、３Ｈに至るまでをツリー状に配線するようにした。これにより、ツリー状配線部分５の規模を従来よりも小さくすることができるので、当該ツリー状配線部分５の各段に介挿させるべきクロックドライバ回路（図示せず）の数を少なくすることができ、かくしてクロック信号ＣＬＫの遅延（いわゆる段数遅延）及びスキューを一段と低減することができる。
【００１８】
メモリインターフェース部３Ａ、３Ｂ、……、３Ｈは全て同一の構成でなる。従ってここでは、メモリインターフェース部３Ａのみを説明する。メモリインターフェース部３Ａは、ツリー状配線部分５を介して入力されるクロック信号ＣＬＫのドライブを行うためのマルチドライバ部分３Ａ１と、当該マルチドライバ部分３Ａ１の後段に接続されたメッシュ状配線部分３Ａ２とを有している。
【００１９】
マルチドライバ部分３Ａ１は、図３に示すように、ツリー状配線部分５からのクロック信号ＣＬＫが入力される第１のクロックドライバ回路ＣＤ１と、並列接続されている第２及び第３のクロックドライバ回路ＣＤ２、ＣＤ３と、並列接続されている第４〜第７のクロックドライバ回路ＣＤ４〜ＣＤ７とが、階層的に接続されて構成されている。このようにしてマルチドライバ部分３Ａ１は、複数のクロックドライバ回路ＣＤ１〜ＣＤ７が組み合わされて構成されていることにより、クロックドライバ回路が１つのみの構成と比べて高いドライブ能力を有する。
【００２０】
一方、メッシュ状配線部分３Ａ２は、マルチドライバ部分３Ａ１の後段からＤＲＡＭ２Ａに至るまでの局所的な領域にメッシュ状の配線が施されてなり、また複数のフリップフロップ回路ＦＦが適宜配置されている。
【００２１】
このようにこのＬＳＩ１においては、従来のようにメッシュ状配線を全体的に施すのではなく、クロック信号ＣＬＫのスキューを最も小さくしなければならないメモリインターフェース部３Ａのみにメッシュ状配線を施すようにした。従ってこのＬＳＩ１においては、メッシュ状配線部分３Ａ２の規模を従来よりも小さくすることができるので、メッシュ状配線部分３Ａ２の配線量を少なくすることができ、かくしてクロック信号ＣＬＫの配線遅延を格段と低減させることができる。
【００２２】
以上の構成において、外部から幹線部４を介して入力されたクロック信号ＣＬＫは、従来よりも規模の小さいツリー状配線部分５を介して分配された後、ドライブ能力の高い各マルチドライバ部分３Ａ１、３Ｂ１、……、３Ｈ１及び局所的に設けられた各メッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２を順次介して、各ＤＲＡＭ２Ａ、２Ｂ、……、２Ｈへ供給される。
【００２３】
このようにこのＬＳＩ１においては、外部からのクロック信号ＣＬＫを、従来よりも規模の小さいツリー状配線部分５及び局所的に設けられたメッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２を順次介して、各ＤＲＡＭ２Ａ、２Ｂ、……、２Ｈへ供給するようにしたことにより、クロック信号ＣＬＫの遅延及びスキューを格段と低減させることができる。
【００２４】
またこのＬＳＩ１においては、メッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２の前段に、ドライブ能力の高いマルチドライバ部分３Ａ１、３Ｂ１、……、３Ｈ１を設けるようにしたことにより、ＬＳＩ１の高速動作を実現することができる。
【００２５】
以上の構成によれば、外部からのクロック信号ＣＬＫを、従来よりも規模の小さいツリー状配線部分５及び局所的に設けられた各メッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２を順次介して、各ＤＲＡＭ２Ａ、２Ｂ、……、２Ｈへ供給するようにしたことにより、クロック信号ＣＬＫの遅延及びスキューを格段と低減させることができ、またメッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２の前段に、ドライブ能力の高いマルチドライバ部分３Ａ１、３Ｂ１、……、３Ｈ１を設けるようにしたことにより、ＬＳＩ１の高速動作を実現することができる。
【００２６】
またこの構成により、動作周波数５００[MHz]設計時において、メモリインターフェース部３Ａ、３Ｂ、……、３Ｈ内及び複数のメモリインターフェース部３Ａ、３Ｂ、……、３Ｈ間におけるクロック信号ＣＬＫのスキューを、５０〜７０[ps：ピコ秒]に抑制することができた。
【００２７】
なお本実施の形態においては、例えば図４に示すように、ツリー状配線部分５の中心部分（第１のノードＮＤ１付近）の限られた領域に、各種ロジックが組み込まれてなるランダムロジックエリアＡＲが設けられている。このランダムロジックエリアＡＲは、第１のノードＮＤ１から延長してなるランダムロジックエリア支線ＬＮＡＲを有しており、当該ランダムロジックエリア支線ＬＮＡＲを中心としてツリー状の配線が施されている。このようにこのランダムロジックエリアＡＲは、ツリー状の配線が第１のノードＮＤ１付近の限られた領域に施されてなることにより、ツリー状配線部分の規模を小さくすることができ、かくしてクロック信号ＣＬＫの遅延（段数遅延）を小さくすることができる。またこのランダムロジックエリアＡＲについては、ツリー状の配線としたことにより、ＣＴＳ（Clock Tree Synthesis）等を利用した設計変更に柔軟に対応することができる。
【００２８】
また本実施の形態においては、８つのＤＲＡＭ２Ａ、２Ｂ、……、２Ｈに対応して設けられている８つのメモリインターフェース部３Ａ、３Ｂ、……、３Ｈ内の各メッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２は、配線レイアウトが全て同一であり、またフリップフロップ回路ＦＦの数や配置等も全て同一となっている。これによりメッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２のそれぞれについては、配線負荷等を均一化することができるので、メッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２間におけるクロック信号ＣＬＫのスキューを一段と低減することができる。
【００２９】
さらに本実施の形態においては、クロック信号ＣＬＫを伝送するための信号線（幹線部４の信号線ＬＮＭや、第１〜第１４の支線ＬＮ１〜ＬＮ１４等）に対してシールドを施すことにより、並行する他の信号線（図示せず）との間に寄生容量が発生しないようにした。これにより、クロック信号ＣＬＫの遅延を一段と低減することができる。
【００３０】
さらに本実施の形態においては、ツリー状配線部分５の信号線（第１〜第１４の支線ＬＮ１〜ＬＮ１４）と交差する他の信号線（図示せず）の数を限定するようにした。またメッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２においては、他の信号線（図示せず）が重なって配線されないようにした。これにより、他の信号線との間における寄生容量の影響を小さくすることができ、かくして、クロック信号ＣＬＫの遅延を一段と低減することができる。
【００３１】
さらに本実施の形態においては、メッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２において、他の信号線（図示せず）を重ねて配線せざる得ない場合、各メッシュ状配線部分３Ａ２、３Ｂ２、……、３Ｈ２内で寄生容量が均一になるように、当該他の信号線のレイアウトを決定するようにした。これにより、クロック信号ＣＬＫのスキューを一段と低減することができる。
【００３２】
なお上述の実施の形態においては、アナログマクロとしてＤＲＡＭ２Ａ、２Ｂ、……、２Ｈを適用する場合について述べたが、本発明はこれに限らず、例えば、ＳＲＡＭ（Static Random Access Memory）等を適用するようにしても良い。
【産業上の利用可能性】
【００３３】
本発明は、例えば、複数のアナログマクロが搭載されるＬＳＩに適用することができる。
【図面の簡単な説明】
【００３４】
【図１】本実施の形態におけるＬＳＩの構成を示す略線図である。
【図２】幹線部の構成を示す略線図である。
【図３】メモリインターフェース部の構成を示す略線図である。
【図４】ランダムロジックエリアの構成を示す略線図である。
【図５】ツリー状配線とメッシュ状配線を示す略線図である。
【符号の説明】
【００３５】
１……半導体集積回路装置、２Ａ〜２Ｈ……ＤＲＡＭ、３Ａ１〜３Ｈ１……マルチドライバ部分、３Ａ２〜３Ｈ２……メッシュ状配線部分、４……幹線部、５……ツリー状配線部分。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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