(57)【要約】  【課題】  論理回路規模と、内蔵メモリの増加によりテスト端子が増加し、検査条件、生産条件により、端子間の位相誤差が発生し、検査が不安定になるという問題があった。  【解決手段】  記憶装置２と、記憶装置２のデータ、アドレス、制御信号に試験データを入力するテスト端子１０、１１、１２と、該テスト端子からの信号を入力するフリップフロップ（ＦＦ）２０、２１、２２と、該ＦＦの出力同士を比較判定する比較判定回路１と、前記テスト端子の入力信号と、前記ＦＦの出力信号を、前記比較判定結果信号により選択する選択器３０、３１、３２とを有し、前記ＦＦに蓄積された試験データが一致の時には、該蓄積された試験データを選択し、不一致の時には、該不一致の試験データを蓄積するＦＦのみを迂回してテスト端子からの入力信号を選択し記憶装置に入力することにより、前記テスト端子と、記憶装置２の端子間の位相誤差を調整する。【選択図】  図１
2005300436.tif 000002
【特許請求の範囲】
【請求項１】
入力タイミング調整回路を備えたテスト容易化回路であって、
検査対象となる記憶装置に入力されるべき複数のテスト信号が、それぞれ入力される第１ないし第Ｎ（Ｎは２以上の整数）のテスト端子と、
該第１ないし第Ｎのテスト端子へのテスト信号がそれぞれ入力され、前記記憶装置と同期して動作する第１ないし第Ｎの各フリップフロップと、
前記第１ないし第Ｎのフリップフロップの出力信号と、前記第１ないし第Ｎのテスト端子からの入力信号とが入力され、そのいずれかを、それぞれ選択する第１ないし第Ｎの選択器と、
前記第１ないし第Ｎのフリップフロップの出力信号を入力とし、これらを比較判定した結果を、前記第１ないし第Ｎの選択器に選択信号として出力する比較判定回路とを備え、
前記第１ないし第Ｎの選択器は、前記比較判定結果信号が前記フリップフロップの出力信号の一致を示す時は、前記フリップフロップの出力信号を選択し、前記フリップフロップの出力信号の不一致を示す時は、不一致の前記フリップフロップの出力信号のみについて前記テスト端子からの入力信号を選択出力し、前記記憶装置に入力する、
ことを特徴とする入力タイミング調整回路を備えたテスト容易化回路。
【請求項２】
請求項１記載の入力タイミング調整回路を備えたテスト容易化回路において、
前記入力タイミング調整回路の前記第１ないし第Ｎの選択器の出力と、該半導体集積回路内の通常動作回路からの出力とのいずれかを選択し、出力する第２段の第１ないし第Ｎの選択器を備えた、
ことを特徴とする入力タイミング調整回路を備えたテスト容易化回路。
【請求項３】
請求項２記載の入力タイミング調整回路を備えたテスト容易化回路において、
前記第１ないし第Ｎのフリップフロップと、前記比較判定回路との間に設けられ、前記第１ないし第Ｎの各フリップフロップの出力をラッチする複数のラッチと、
前記複数のラッチによるラッチのタイミングを制御するラッチ制御信号が、外部より入力されるラッチ制御端子とを備えた、
ことを特徴とする入力タイミング調整回路を備えたテスト容易化回路。
【請求項４】
請求項２または３記載の入力タイミング調整回路を備えたテスト容易化回路において、
前記比較判定回路の判定出力信号を観測する、外部モニター端子を備えた、
ことを特徴とする入力タイミング調整回路を備えたテスト容易化回路。
【請求項５】
入力タイミング調整回路を備えたテスト容易化回路であって、
検査対象となる、フリップフロップと、組合せ回路と、通常出力端子とを有する第２の通常動作回路に入力されるべき複数のテスト信号が、それぞれ入力される第１ないし第Ｎ（Ｎは２以上の整数）のテスト端子と、
該第１ないし第Ｎのテスト端子に入力されたテスト信号が入力され、前記第２の通常動作回路と同期して動作する第１ないし第Ｎのフリップフロップと、
前記第１ないし第Ｎのフリップフロップの出力信号と、前記第１ないし第Ｎのテスト端子からの入力信号とが入力され、そのいずれかをそれぞれ選択する第１ないし第Ｎの選択器と、
前記第１ないし第Ｎのフリップフロップの出力信号を入力とし、これらの比較判定結果信号を、前記第１ないし第Ｎの選択器に選択信号として出力する比較判定回路とを備え、
前記第１ないし第Ｎの選択器は、前記比較判定結果信号が前記フリップフロップの出力信号の一致を示す時は、前記フリップフロップの出力信号を選択し、前記フリップフロップの出力信号の不一致を示す時は、不一致の前記フリップフロップの出力信号のみについて前記テスト端子からの入力信号を選択出力し、
該第１ないし第Ｎの選択器の出力信号は、該第１ないし第Ｎの選択器と前記第２の通常動作回路との間に設けられた、前記各選択器の出力信号と、第１の通常動作回路からの出力信号とのいずれかを、テストモード信号に応じて選択出力する第２段の第１ないし第Ｎの選択器を介して、前記第２の通常動作回路に出力され、
前記第２の通常動作回路のフリップフロップの出力から、通常の出力端子までのＡＣ特性を測定可能である、
ことを特徴とする入力タイミング調整回路を備えたテスト容易化回路。
【請求項６】
請求項５記載の入力タイミング調整回路を備えたテスト容易化回路において、
前記第１ないし第Ｎのフリップフロップと、前記比較判定回路との間に設けられ、前記第１ないし第Ｎの各フリップフロップの出力をラッチする複数のラッチと、
前記複数のラッチによるラッチのタイミングを制御するラッチ制御信号が、外部より入力されるラッチ制御端子とを備えた、
ことを特徴とする入力タイミング調整回路を備えたテスト容易化回路。
【請求項７】
請求項５または６記載の入力タイミング調整回路を備えたテスト容易化回路において、
前記比較判定回路の判定出力信号を観測する、外部モニター端子を備えた、
ことを特徴とする入力タイミング調整回路を備えたテスト容易化回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、大規模なデジタル回路を内蔵する半導体集積回路の検査の安定化と、検査コストの削減を図るための、入力タイミング調整回路を備えたテスト容易化回路に関するものである。
【背景技術】
【０００２】
近年、半導体集積回路では、高機能化、高速化が進み、メモリ容量と、インタフェースの増加によりテスト端子が増加するようになってきている。しかしながら、動作の複雑化によらず、検査を高速で実施することが要求されている。
【０００３】
図３は、従来の半導体集積回路１００に対し、そのテストを行うためのテスト回路であって、該半導体集積回路１００に対し入力すべきテスト信号を、その入力タイミングを調整し出力する入力タイミング調整回路１０１よりなるテスト回路を示すものである。
【０００４】
すなわち、図３において、１００は半導体集積回路、１０１は、入力タイミング調整回路であって、上記半導体集積回路１００内には、データ入力Ｄ、アドレス入力Ａ、制御信号入力Ｃ、およびデータ出力０１、０２を持つ記憶装置２が設けられている。
また、該半導体集積回路１００内には、通常動作回路３が設けられている。
【０００５】
さらに、上記半導体集積回路１００は、該半導体集積回路１００のテストを行うための端子として、試験データを入力する第１、第２、第３のテスト端子１０，１１，１２を有する。
【０００６】
また、該半導体集積回路１００内には、テストモード信号に応じて、前記通常動作回路３からの出力と、前記第１、第２、第３のテスト端子１０、１１、１２からのデータとのいずれかを選択し、出力する第１、第２、第３の選択器４１，４２，４３が、設けられている。
【０００７】
また、入力タイミング調整回路１０１は、上記半導体集積回路１００に、テスト信号を入力するタイミングを調整するためのものであり、該入力タイミング調整回路１０１は、半導体集積回路１００に与える試験データを発生する波形制御部１０２、波形制御部１０２の出力を、半導体集積回路１００の端子１０，１１、１２に対し入力するか否かを制御する波形出力制御部１０３、波形出力制御部１０３の出力信号が、タイミングクロック信号１０４により設定入力されるフリップフロップ１０５、該フリップフロップ１０５の出力信号と、波形制御部１０２からの信号との論理積を取り、出力するアンドゲート１２０，１２１，１２２、および、該アンドゲート１２０，１２１，１２２の出力を、それぞれ遅延する可変遅延素子１１０、１１１、１１２を有する。なお、１０４はタイミングクロック信号である。
【０００８】
以上のように構成された、従来の、入力タイミング調整回路を用いたテスト容易化回路について、その動作を説明する。
【０００９】
まず、波形制御部１０２から試験データを発生する。波形出力制御部１０３のデータをフリップフロップ１０５にセットし、次に、フリップフロップ１０５にセットされた信号が“Ｈ”のときには、アンドゲート１２０、１２１、１２２において試験データが出力され、可変遅延素子１１０、１１１、１１２を通過し、半導体集積回路１００に入力される。その時に、半導体集積回路１００の端子１０，１１，１２毎に、位相差を見込んで可変遅延素子１１０、１１１、１１２において遅延値を調整することにより、半導体集積回路１００への試験データの入力タイミングを調整し、検査をすることができる（例えば特許文献１参照）。
【００１０】
以上のように構成された、従来の入力タイミング調整回路を用いたテスト回路では、ＬＳＩテスターにて検査を実施する際、半導体集積回路１００の特性が、検査条件、生産条件により異なるのに対して、入力タイミング調整回路１０１の出力端子（可変遅延素子１１０、１１１、１１２の出力）と、半導体集積回路１００の第１、第２、第３の入力テスト端子１０、１１、１２との間は、位相誤差を調整することが可能であるが、該テスト端子１０、１１、１２と記憶装置２のデータ入力、アドレス入力、制御信号入力との間において、位相誤差が発生するため、検査が不安定になる可能性がある、という問題があった。
【特許文献１】特開平７−２４４１２２号公報（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
最近の半導体集積回路では、プロセスの微細化により集積化が進み、様々な機能を１つの半導体集積回路において実現することが可能となる。しかしながら、メモリ容量と、インタフェースとが増加することにより、テスト端子が増加し、端子間の位相誤差が生じるという問題を有していた。
【００１２】
このため、検査条件、生産条件により、半導体集積回路の特性が変化し、入力された試験データが端子間の位相誤差により、検査対象ブロックに正しく入力されないため、検査が不安定になるという問題を有していた。
【００１３】
また、論理回路が増大することにより、動作が複雑化し、インタフェースのＡＣ検査の検査プログラムの開発工数がかかり、また、検査パターン長が増大し、検査時間がかかるという問題を有していた。
【課題を解決するための手段】
【００１４】
これらの課題を解決するために、本発明の請求項１にかかる入力タイミング調整回路を備えたテスト容易化回路は、入力タイミング調整回路を備えたテスト容易化回路であって、検査対象となる記憶装置に入力されるべき複数のテスト信号が、それぞれ入力される第１ないし第Ｎ（Ｎは２以上の整数）のテスト端子と、該第１ないし第Ｎのテスト端子へのテスト信号がそれぞれ入力され、前記記憶装置と同期して動作する第１ないし第Ｎの各フリップフロップと、前記第１ないし第Ｎのフリップフロップの出力信号と、前記第１ないし第Ｎのテスト端子からの入力信号とが入力され、そのいずれかを、それぞれ選択する第１ないし第Ｎの選択器と、前記第１ないし第Ｎのフリップフロップの出力信号を入力とし、これらを比較判定した結果を、前記第１ないし第Ｎの選択器に選択信号として出力する比較判定回路とを備え、前記第１ないし第Ｎの選択器は、前記比較判定結果信号が前記フリップフロップの出力信号の一致を示す時は、前記フリップフロップの出力信号を選択し、前記フリップフロップの出力信号の不一致を示す時は、不一致の前記フリップフロップの出力信号のみについて前記テスト端子からの入力信号を選択出力し、前記記憶装置に入力する、ことを特徴とするものである。
【００１５】
この構成によって、前記比較判定回路の判定出力信号により、前記第１ないし第Ｎのテスト端子から、前記記憶装置のデータ入力、アドレス入力、制御信号入力の入力ポートまでの、端子間の位相誤差を調整することが可能となる。
【００１６】
また、本発明の請求項５にかかる入力タイミング調整回路を備えたテスト容易化回路は、入力タイミング調整回路を備えたテスト容易化回路であって、検査対象となる、フリップフロップと、組合せ回路と、通常出力端子とを有する第２の通常動作回路に入力されるべき複数のテスト信号が、それぞれ入力される第１ないし第Ｎ（Ｎは２以上の整数）のテスト端子と、該第１ないし第Ｎのテスト端子に入力されたテスト信号が入力され、前記第２の通常動作回路と同期して動作する第１ないし第Ｎのフリップフロップと、前記第１ないし第Ｎのフリップフロップの出力信号と、前記第１ないし第Ｎのテスト端子からの入力信号とが入力され、そのいずれかをそれぞれ選択する第１ないし第Ｎの選択器と、前記第１ないし第Ｎのフリップフロップの出力信号を入力とし、これらの比較判定結果信号を、前記第１ないし第Ｎの選択器に選択信号として出力する比較判定回路とを備え、前記第１ないし第Ｎの選択器は、前記比較判定結果信号が前記フリップフロップの出力信号の一致を示す時は、前記フリップフロップの出力信号を選択し、前記フリップフロップの出力信号の不一致を示す時は、不一致の前記フリップフロップの出力信号のみについて前記テスト端子からの入力信号を選択出力し、該第１ないし第Ｎの選択器の出力信号は、該第１ないし第Ｎの選択器と前記第２の通常動作回路との間に設けられた、前記各選択器の出力信号と、第１の通常動作回路からの出力信号とのいずれかを、テストモード信号に応じて選択出力する第２段の第１ないし第Ｎの選択器を介して、前記第２の通常動作回路に出力され、前記第２の通常動作回路のフリップフロップの出力から、通常の出力端子までのＡＣ特性を測定可能である、ことを特徴とするものである。
【００１７】
この構成によって、前記比較判定回路の判定出力信号により、前記テスト端子の端子間の位相誤差を調整することが可能となり、また、第１の通常動作回路のフリップフロップ以外の論理回路を迂回することにより、該半導体集積回路のインタフェースのＡＣ検査が容易になり、また、検査プログラムの開発工数を削減することが可能となり、かつ、該検査プログラムにおける検査パターン長を大幅に削減することが可能である。
【発明の効果】
【００１８】
本発明にかかる半導体集積回路によれば、半導体集積回路内部に、入力タイミング調整回路を備えることにより、温度条件、生産条件の変化に対しても検査の安定化を得ることができる、という大きな効果を得ることができる。
【００１９】
また、ＢＩＳＴ（Built In Test）回路を搭載しない半導体集積回路において、記憶装置の検査を、高速な周波数で実施することが可能となり、また、検査時間を短縮することが可能となり、検査コストの削減に大きな効果を得ることができる。
【００２０】
また、複雑な通常動作回路を迂回することにより、インタフェースのＡＣ検査において検査が容易化され、検査プログラムの開発工数を大幅に削減することが可能となり、また、検査パターン長を大幅に削減することが可能となり、検査時間を短縮することが可能である。
【００２１】
また、比較判定回路の判定出力信号をモニター端子より観測することにより、入力された試験データの端子間の位相誤差を観測することが可能となり、検査プログラムにフィードバックをかけることで、テスト端子への試験データの入力タイミングを調整することが可能となり、検査の安定化におけるさらなる大きな効果を得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
（実施の形態１）
図１は、本発明の実施の形態１による、入力タイミング調整回路を備えたテスト容易化回路を示す図である。
【００２３】
図１において、１０２は半導体集積回路（テスト容易化回路）、１０３は入力タイミング調整回路である。
【００２４】
上記半導体集積回路１０２内には、データ入力Ｄ、アドレス入力Ａ、制御信号入力Ｃ、およびデータ出力０１、０２を持つ記憶装置２が設けられている。
【００２５】
また、該半導体集積回路１０２内には、通常動作回路３が設けられている。
さらに、上記半導体集積回路１０２は、該半導体集積回路１０２のテストを行うための端子として、試験データを入力する第１、第２、第３のテスト端子１０，１１，１２を有し、これらは、本実施の形態１では、該半導体集積回路１０２内の検査対象である記憶装置２のデータ入力Ｄ、アドレス入力Ａ、制御信号入力Ｃに対して、入力すべきテスト信号を、それぞれ入力するものである。
【００２６】
該半導体集積回路１０２は、さらに、信号入力端子として、ラッチ制御端子１３を有する。これらの信号入力端子１０，１１，１２，１３は、入力タイミング調整回路１０３の入力端子となっており、上記半導体集積回路（テスト容易化回路）は、入力タイミング調整回路１０３を、その前方段に含むものとなっている。
【００２７】
上記入力タイミング調整回路１０３は、第１ないし第３のフリップフロップ２０、２１、２２、第１ないし第３の選択器３０，３１，３２、第１ないし第３のラッチ５０，５１，５２、および比較判定回路１より構成される。
【００２８】
第１ないし第３のフリップフロップ２０、２１、２２は、記憶装置２のデータ入力Ｄ、アドレス入力Ａ、制御信号入力Ｃに対してテスト時に各々入力すべき試験データが、第１、第２、第３のテスト端子１０，１１，１２を介して入力され、これを蓄積するもので、記憶装置２と同期して動作する。
【００２９】
第１、第２、第３のラッチ５０，５１，５２は、ラッチ制御端子１３から入力された制御信号により、第１、第２、第３のフリップフロップ２０の出力信号を取り込み、これらを比較判定回路１に供給するものである。
【００３０】
第１ないし第３の選択器３０，３１，３２は、第１ないし第３のテスト端子１０，１１，１２への信号を蓄積するフリップフロップ２０，２１，２２の出力信号と、該フリップフロップ２０，２１，２２を迂回しこれら選択器に直接入力された、上記第１ないし第３のテスト端子１０，１１，１２への信号のいずれかを、上記比較判定回路１による比較判定結果の信号に応じて、選択出力するものであり、それぞれ、第１のフリップフロップ２０を迂回した第１のテスト端子１０への信号と、第１のフリップフロップ２０の出力信号とを、比較判定回路１の判定出力信号により選択する第１のデータ入力パス、同様の第２のデータ入力パス、および、第３のデータ入力パス、を構成するものである。
【００３１】
また、前記比較判定回路１の出力信号を、半導体集積回路１０２の外部に取り出し、該判定出力信号を観測するモニター端子１４が設けられている。
そして、本回路は、選択器３０、３１、３２の出力信号を、記憶装置２に接続した構成である。
【００３２】
以上のように構成された本実施の形態１による入力タイミング調整回路を備えたテスト容易化回路について、その動作を説明する。
まず、テスト端子１０、１１、１２に試験データを入力し、フリップフロップ２０、２１、２２にデータを取り込む。
【００３３】
次に、取り込まれた試験データを、ラッチ５０、５１、５２にセットし、ラッチの出力信号を比較判定回路１に入力し、入力されたデータが一致している時には、判定出力信号により、フリップフロップ２０、２１、２２の出力信号を、選択器３０、３１、３２により選択し、記憶装置２に入力する。
【００３４】
試験データが不一致の時には、不一致の試験データを出力するフリップフロップのみを迂回した試験データを、選択器により選択し、記憶装置２に入力する。
【００３５】
これにより、記憶装置２の検査時に、テスト端子１０、１１、１２から、記憶装置２のデータ、アドレス、制御信号の入力ポートまで、の端子間の位相誤差を調整することが可能となる。
【００３６】
また、モニター端子１４から、比較判定回路１の判定出力信号を観測することにより、テスト端子１０、１１、１２への試験データの入力タイミングの調整を行うことが可能となる。
【００３７】
なお、選択器３０、３１、３２と、記憶装置２との間には、必要に応じて一律に、フリップフロップを挿入してもよい、ことは言うまでもない。
【００３８】
また、上記実施の形態１においては、３つのテスト端子を有するものとして構成したが、一般に、記憶装置２の入力ポートまでのデータ入力パスの数は、記憶装置２の入力ポート数と同じ、として構成することができる。
【００３９】
以上のような本実施の形態１による入力タイミング調整回路を備えたテスト容易化回路では、テスト端子１０、１１、１２への試験データをフリップフロップ２０、２１、２２に取り込み、該取り込まれた試験データが一致している時には、フリップフロップ２０、２１、２２の出力を選択器３０、３１、３２により選択して記憶装置２に入力し、ある試験データが他の試験データとの不一致を示した時には、不一致の試験データを出力するフリップフロップのみを迂回するよう、試験データを選択器により選択して記憶装置２に入力するようにしたので、記憶装置２の検査時に、テスト端子１０、１１、１２から記憶装置２のデータ、アドレス、制御信号の入力ポートまでの端子間の位相誤差を調整することが可能となり、温度条件、生産条件の変化に対しても、安定な検査を行うことのできる装置を得ることができる。
【００４０】
また、ＢＩＳＴ（Built In Test）回路を搭載しない半導体集積回路において、記憶装置２の検査を高速な周波数で実施することが可能となり、検査時間を短縮することが可能となり、かつ検査コストを大きく削減することができる効果が得られる。
【００４１】
また、比較判定回路１の判定出力信号をモニター端子１４より観測することにより、入力された試験データの端子間の位相誤差を観測することが可能となり、その位相誤差の観測結果を検査プログラムにフィードバックすることで、テスト端子１０，１１，１２への試験データの入力タイミングを調整することが可能となり、検査の安定化における、さらなる効果を得ることができる。
【００４２】
（実施の形態２）
図２は、本発明の実施の形態１による、入力タイミング調整回路を備えたテスト容易化回路を示す図である。
【００４３】
図２において、１０４は半導体集積回路（テスト容易化回路）、１０５は入力タイミング調整回路である。
上記半導体集積回路１０４内には、第１の通常動作回路３が、設けられている。
【００４４】
また、該半導体集積回路１０４内には、フリップフロップ４ａ、論理回路４ｂ、および出力端子６０を持つ第２の通常動作回路４が、設けられている。
【００４５】
さらに、上記半導体集積回路１０４は、上記実施の形態１と同様に、該半導体集積回路１０２のテストを行うための端子として、試験データを入力する第１、第２、第３のテスト端子１０，１１，１２を有し、これらは、本実施の形態２では、該半導体集積回路１０２内の検査対象である第２の通常動作回路４内の第１ないし第Ｎのフリップフロップに対して、テストモード時に入力すべき信号を、それぞれ入力するものである。
【００４６】
また、該半導体集積回路１０２は、ラッチ制御端子１３をも信号入力端子として有するものであり、これらの端子１０，１１，１２，１３は、該半導体集積回路１０２内の、前段にある入力タイミング調整回路１０３への入力端子となっている。
【００４７】
上記入力タイミング調整回路１０３は、第１ないし第３のフリップフロップ２０、２１、２２、第１ないし第３の選択器３０，３１，３２、第１ないし第３のラッチ５０，５１，５２、および比較判定回路１より構成され、これらの回路は、上記実施の形態１におけるものと、同様である。
【００４８】
ここで、第１ないし第３のフリップフロップ２０、２１、２２は、第２の通常動作回路４のフリップフロップ４aと同期して動作する。
【００４９】
以上のように構成された入力タイミング調整回路を備えたテスト容易化回路について、その動作を説明する。
まず、テスト端子１０、１１、１２に試験データを入力し、フリップフロップ２０、２１、２２にデータを取り込む。
【００５０】
次に、取り込まれた試験データをラッチ５０、５１、５２にセットし、ラッチの出力信号を比較判定回路１に入力し、入力されたデータが一致している時には、フリップフロップ２０、２１、２２の出力信号を選択し、選択器３０、３１、３２の出力信号をテストモード信号により選択して、入力タイミング調整回路１０５の外に設けられた、後段の選択器４０、４１、４２から出力し、第１の通常動作回路４のフリップフロップ４aに、クロックに同期してデータを取り込む。
【００５１】
次に、取り込まれたデータを論理回路（組み合わせ回路）４bを介して出力端子６０に出力させ、出力端子６０で観測を行って、入力タイミング調整回路１０５内の、初段のフリップフロップ２０、２１、２２の出力から出力端子６０までの伝播時間を測定し、該伝播時間が、半導体集積回路の製品仕様を満足するか否かを検査する。
【００５２】
これにより、インターフェースのＡＣ検査時に、即ち、第２の通常動作回路４のフリップフロップ（最終段のフリップフロップ）から出力端子６０までの遅延時間の検査時に、テスト端子１０、１１、１２から、第２の通常動作回路４のフリップフロップ４ａまでの端子間の位相誤差を調整することが可能となり、温度条件、生産条件の変化に対して安定した、半導体集積回路の検査が可能である。
【００５３】
また、インターフェースのＡＣ検査時に、本来ならば、テスト端子とは別の入力端子→通常動作回路３→通常動作回路４→出力端子６０の信号経路で検査を行うところ、本実施の形態２では複雑な通常動作回路３を迂回する構成としたので、検査パターン長を大幅に削減することが可能となる。また、モニター端子１４から比較判定回路１の判定出力信号を観測することにより、テスト端子１０、１１、１２への試験データの入力タイミングの調整を行うことが可能となる。
【００５４】
なお、選択器３０、３１、３２と、選択器４０、４１、４２との間に、必要に応じて、一律で、フリップフロップを挿入することができることは言うまでもない。
【００５５】
また、上記実施の形態２においては、３つのテスト端子１０、１１、１２から構成しているが、一般に、インタフェースは複数の端子で構成されており、テスト端子１０等から第２の通常動作回路４の端子までを構成する数は、インタフェースの端子数として構成することができる。
【００５６】
以上のように構成された本実施の形態２によるテスト容易化回路によれば、複数のテスト端子に試験データを入力して、入力タイミング調整回路の初段のフリップフロップ２０、２１、２２に試験データを取り込み、取り込まれた試験データが一致の時は、該フリップフロップの出力信号を、不一致の時は、不一致の試験データを出力するフリップフロップのみを迂回した試験データを、選択して出力し、第２の選択器を経由して、第２の通常動作回路のフリップフロップにクロックに同期して該選択されたデータを取り込むようにし、次に、出力端子６０からのデータを観測して、フリップフロップ２０、２１、２２の出力から出力端子６０までの伝播時間を測定し、これが半導体集積回路の製品仕様を満足するかを検査するようにしたので、インターフェースのＡＣ検査時に、テスト端子１０、１１、１２から第２の通常動作回路４のフリップフロップまでの端子間の位相誤差を調整することが可能となり、温度条件、生産条件の変化に対しても、安定した検査が可能となる効果が得られる。
【００５７】
また、インタフェースのＡＣ検査においては、複雑な構造の通常動作回路３を迂回する構成としたことより、検査が容易化され、検査プログラムの開発工数を大幅に削減することが可能となり、また、検査パターン長も大幅に削減することが可能となり、検査時間を短縮することが可能となる。
【００５８】
また、比較判定回路１の判定出力信号をモニター端子１４より観測することにより、入力された試験データの端子間の位相誤差を観測することが可能となり、検査プログラムにフィードバックをかけることで、テスト端子１０、１１、１２への試験データの入力タイミングを調整することが可能となり、検査の安定化においてさらなる大きな効果を得ることができる。
【産業上の利用可能性】
【００５９】
本発明にかかる半導体集積回路は、半導体集積回路内部に、入力タイミング調整回路を備えることにより、温度条件、生産条件の変化に対して安定した検査が可能となるテスト容易化回路が得られるもので、半導体集積回路の複数のテスト端子を用いた検査に有用である。
【図面の簡単な説明】
【００６０】
【図１】本発明の実施の形態１による入力タイミング調整回路を備えたテスト容易化回路の構成を示す図である。
【図２】本発明の実施の形態２による入力タイミング調整回路を備えたテスト容易化回路の構成を示す図である。
【図３】従来例による入力タイミング調整回路を備えたテスト容易化回路の構成を示す図である。
【符号の説明】
【００６１】
１        比較判定回路
２        記憶装置
３        第１の通常動作回路
４        第２の通常動作回路
１０      第１のテスト端子
１１      第２のテスト端子
１２      第３のテスト端子
１３      ラッチ制御端子
１４      モニター端子
２０      第１のフリップフロップ
２１      第２のフリップフロップ
２２      第３のフリップフロップ
３０      第１の選択器
３１      第２の選択器
３２      第３の選択器
４０〜４２  後段の選択器
５０        第１のラッチ
５１        第２のラッチ
５２        第３のラッチ
６０        出力端子
１００      半導体集積回路
１０１      入力タイミング調整回路
１０２      波形制御部
１０３      波形出力制御部
１０４      タイミングクロック入力
１０５      フリップフロップ
１１０〜１１２  可変遅延素子
１２０〜１２２  アンドゲート
【図１】
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【図２】
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【図３】
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