(57)【要約】【課題】簡単な構成で高精度に画素クロックの位相制御を可能とし、走査ムラを低減し、走査幅の揺らぎを補正する。【解決手段】高周波クロック生成回路１１は、基準画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成し、カウンタ１２はＶＣＬＫをカウントする。比較回路１３は、カウンタ１２の値と予め設定した値及び位相シフト量を指示する位相データと比較し、その比較結果を基に制御信号ａ、ｂを出力する。画素クロック制御回路１４は、制御信号ａ、ｂを基にＰＣＬＫの遷移タイミングを制御する。クロック生成回路１５は、複数の基準画素クロック単位で一つの画素クロックとなる画素クロックＰＣＬＫ’を出力する。【選択図】図１
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【特許請求の範囲】
【請求項１】
高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックの周期を変化させる画素クロック生成手段とを有する画素クロック生成回路において、基準画素クロックに対して２以上の連続した複数の基準画素クロックを画素クロックとして生成することを特徴とする画素クロック生成回路。
【請求項２】
請求項１記載の画素クロック生成回路において、前記画素クロックの遷移タイミングは、前記高周波クロックの遷移に同期していることを特徴とする画素クロック生成回路。
【請求項３】
請求項１記載の画素クロック生成回路において、前記画素クロックの周期は、前記高周波クロックの１クロックステップで変化することを特徴とする画素クロック生成回路。
【請求項４】
請求項１記載の画素クロック生成回路において、前記画素クロックの周期は、前記高周波クロックの１／２クロックステップで変化することを特徴とする画素クロック生成回路。
【請求項５】
高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックをカウントする計数手段と、前記計数手段の計数値と画素クロックの遷移タイミングを指示する位相データを比較する比較手段と、前記比較手段の結果に基づいて画素クロックの遷移を行う画素クロック制御手段とを有する画素クロック生成回路において、基準画素クロックに対して２以上の連続した複数の基準画素クロックを画素クロックとして生成することを特徴とする画素クロック生成回路。
【請求項６】
請求項５記載の画素クロック生成回路において、位相データをデコードし、該デコード出力を比較手段へ与える位相データデコード手段を有することを特徴とする画素クロック生成回路。
【請求項７】
請求項５記載の画素クロック生成回路において、複数の位相データを記憶し、基準画素クロックに同期して順次読み出し、比較手段へ与える位相データ記憶手段を有することを特徴とする画素クロック生成回路。
【請求項８】
請求項７記載の画素クロック生成回路において、位相データ記憶手段は、あらかじめ１ライン分の位相データを記憶し、ラインを走査するたびに基準画素クロックに同期して順次読み出すことを特徴とする画素クロック生成回路。
【請求項９】
請求項１または５記載の画素クロック生成回路において、ある特定の１画素について１つの基準画素クロックに対して、位相シフトデータを与えることを特徴とする画素クロック生成回路。
【請求項１０】
請求項１または５記載の画素クロック生成回路において、ある特定の１画素について２以上の複数の基準画素クロックに対して位相シフトデータを与えることを特徴とする画素クロック生成回路。
【請求項１１】
請求項１または５記載の画素クロック生成回路において、基準信号に同期して特定パターンの位相シフトデータを与えるとき、基準信号から位相シフトデータを与える基準画素クロックまでの基準クロック数を基準信号発生毎に変更することを特徴とする画素クロック生成回路。
【請求項１２】
請求項１または５記載の画素クロック生成回路において、連続しない基準画素クロックに対して位相シフトデータを与えることを特徴とする画素クロック生成回路。
【請求項１３】
高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと基準画素クロックの遷移タイミングを指示する位相データに基づいて基準画素クロックの周期を変化させる画素クロック生成手段と、画像データを入力し、その画像データにより所望ビットパターンを表す変調データを生成する変調データ生成手段と、前記変調データを入力し、前記高周波クロックに基づいてシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段とを有し、基準画素クロックに対して２以上の連続した複数の基準画素クロックを画素クロックとすることを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項１４】
請求項１３記載の画素クロック及びパルス変調信号生成回路において、前記基準画素クロックの遷移タイミングは前記高周波クロックの遷移に同期していることを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項１５】
請求項１３または１４記載の画素クロック及びパルス変調信号生成回路において、前記変調データ生成手段は変調データを構成するビット数を可変とすることを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項１６】
請求項１５記載の画素クロック及びパルス変調信号生成回路において、前記変調データ生成手段は、変調データを構成するビット数（パルス数）を変更する場合、パルス列内パルス出力頻度が一定になるように変調データを生成することを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項１７】
請求項１５記載の画素クロック及びパルス変調信号生成回路において、前記変調データ生成手段は、変調データを構成するビット数（パルス数）を変更する場合、パルス列内パルス出力パターンを変更しないように変調データを生成することを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項１８】
請求項１５記載の画素クロック及びパルス変調信号生成回路において、前記変調データ生成手段は、前記基準画素クロックの遷移タイミングを指示する位相データに基づいて変調データを構成するビット数を可変とすることを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項１９】
請求項１３乃至１８のいずれか１項記載の画素クロック及びパルス変調信号生成回路において、前記シリアル変調信号生成手段は、前記画素クロック生成手段から出力される基準画素クロックに同期して前記変調データを入力することを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項２０】
請求項１３乃至１９のいずれか１項記載の画素クロック及びパルス変調信号生成回路において、前記画素クロック生成手段は、基準信号に同期して特定パターンの位相シフトデータを与えるとき、基準信号から位相シフトデータを与える基準画素クロックまでの基準クロック数を基準信号発生毎に変更することを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項２１】
請求項１３乃至１９のいずれか１項記載の画素クロック及びパルス変調信号生成回路において、前記画素クロック生成手段は、連続しない基準画素クロックに対して位相シフトデータを与えることを特徴とする画素クロック及びパルス変調信号生成回路。
【請求項２２】
クロックを生成するクロック生成手段と、画像データを入力し、該画像データにより所望ビットパターンを表す変調データを生成する変調データ生成手段と、前記変調データを入力し、前記クロックに基づいてシリアルパルス列のパルス変調信号を出力するシリアル変調信号生成手段とを有し、前記変調データ生成手段は変調データを構成するビット数を可変とし、特定ビット数Ｎで構成されるビットパターンを１基準画素とする場合、ビット数Ｎ未満で構成される２以上の複数のビットパターンをそれぞれ１画素としてパルス変調信号を生成することを特徴とするパルス変調信号生成回路。
【請求項２３】
光源と、前記光源から出射された光束を偏向する偏向手段と、偏向手段によって偏向された光束を被走査媒体に導く導光手段と、請求項１乃至１２のいずれか１項記載の画素クロック生成回路から構成することを特徴とする光走査装置。
【請求項２４】
請求項２３記載の光走査装置において、前記光源は、複数の半導体レーザを光学的に合成、またはモノシリックな半導体レーザアレイで構成されたマルチビーム光源であることを特徴とする光走査装置。
【請求項２５】
請求項２３または２４記載の光走査装置において、前記被走査媒体上を走査して画像を形成することを特徴とする画像形成装置。
【請求項２６】
請求項２５記載の画像形成装置において、前記偏向手段により偏向された光束を、複数の被走査媒体上に導く導光手段を用い、前記複数の被走査媒体上を走査して画像を形成するタンデムカラー機に対応することを特徴とする画像形成装置。
【請求項２７】
光源と、前記光源から出射された光束を偏向する偏向手段と、偏向手段によって偏向された光束を被走査媒体に導く導光手段と、請求項１３乃至２２のいずれか１項記載の画素クロック及びパルス変調信号生成回路、またはパルス変調信号生成回路を具備し、それから出力されるパルス変調信号に基づいて前記光源から出力される光束を変調することを特徴とする光走査装置。
【請求項２８】
請求項２７記載の光走査装置において、前記光源は、複数の半導体レーザを光学的に合成、またはモノシリックな半導体レーザアレイで構成されたマルチビーム光源であることを特徴とする光走査装置。
【請求項２９】
光源と、前記光源から出射された光束を走査する走査光学系として請求項２７または２８記載の光走査装置を用いることを特徴とする画像形成装置。
【請求項３０】
請求項２９記載の画像形成装置において、前記偏向手段により偏向された光束を、複数の被走査媒体上に導く導光手段を用い、前記複数の被走査媒体上を走査して画像を形成するタンデムカラー機に対応することを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、レーザプリンタ、デジタル複写機等の画像形成装置において、画素クロックの生成及び位相制御に関し、さらには、画素クロック及びパルス変調信号の生成に関し、詳しくは高精度の位相制御可能な画素クロック生成回路と、光源の光出力を変調するのに最適なパルス変調信号を生成する画素クロック及びパルス変調信号生成回路と、各回路を構成する光走査装置及び画像形成装置に関する。
【背景技術】
【０００２】
図３７は、従来の画像形成装置を示す。図はレーザプリンタ、デジタル複写機等の画像形成装置における一般的な構成を示し、光源である半導体レーザユニット１００１から発光されたレーザ光は、回転するポリゴンミラー１００２によりスキャンされ、走査レンズ１００３を介して被走査媒体である感光体１００４上に光スポットを形成し、その感光体１００４を露光して静電潜像を形成する。このとき、１ライン毎に、フォトディテクタ１００５の出力信号に基づいて、位相同期のとられた画像クロック（画素クロック）を生成して画像処理ユニット１００６とレーザ駆動回路１００７へ供給する。このようにして、半導体レーザユニット１００１は、画像処理ユニット１００６により生成された画像データと位相同期回路１００９により１ライン毎に位相が設定された画像クロックに従い、半導体レーザの発光時間をコントロールすることにより、被走査媒体１００４上の静電潜像をコントロールする。
【０００３】
このような走査光学系において、ポリゴンスキャナ等の偏向器における偏向反射面の回転軸からの距離のばらつきは、被走査面上を走査する光スポット（走査ビーム）の走査速度ムラを発生させる。この走査速度ムラは画像の揺らぎとなり、画像品質の劣化となる。よって、高品位の画質を要求する場合は走査ムラの補正を行う必要がある。
【０００４】
さらに、複数の光源を有するマルチビーム光学系の場合、各発光源の発振波長に差があると、走査レンズの色収差が補正されていない光学系の場合に露光位置ずれが発生し、また、各発光源に対応するスポットが被走査媒体上を走査する時の走査幅が、発光源ごとに差を生じる。これが画像品質の劣化の要因になり、走査幅の補正が必要になる。なお、上記の光学系による走査ムラの発生は、光学系の特性により走査線上で異なる特性を持つ。
【０００５】
従来、上記した走査ムラ等の補正を行う技術は、基本的に画素クロックの周波数を変化させて、走査線に沿った光スポットの位置制御を行う方法である（特許文献１、２を参照）。
【０００６】
また、その他の技術として、図３８に示すような、感光体１１０５の両端に設置されたフォトディテクタＡ１１０７とフォトディテクタＢ１１０８との間のクロック数を計数することにより走査速度を検出し、ポリゴンミラー１１０４の回転速度を制御する方法がある。
【０００７】
一方、光源の光出力を変調する方式としては、光量自体を変調するパワー変調方式、光の点灯時間を変調するパルス幅変調方式、その両者を組合せたパワー・パルス幅混合変調方式などがある。そのうち一般的に広く使われているのはパルス幅変調方式である。本方式としては、例えば各パルス発生周期に対応した三角波やのこぎり波を発生し、それぞれの波形をコンパレータを用いてアナログビデオ信号と比較することでパルス幅変調信号を生成する方式や、高周波クロックを生成しデジタル的にそのクロックを分周することで遅延パルスを生成し、その論理和または論理積でパルス幅変調信号を生成する方式などが提案されている（特許文献３を参照）。
【０００８】
また、パルス幅変調によって画像の階調表現を行う画像形成装置において、所定の基準クロック信号をもとに、入力した画像信号により遅延量を決定する手段と、前記遅延量において設定された遅延時間遅れた所定パルス幅を有する信号を発生する手段とを備え、前記所定パルス幅が有する信号に従って前記パルス幅変調を行う画像形成装置が提案されている（特許文献４を参照）。
【０００９】
さらに、例えば図３８の構成において、二つの検出信号の時間間隔を高周波クロックでカウントし、このカウント情報に基づいて書き込みクロックの位相をシフトさせることにより光スポットの位置を制御する方法もある（特許文献５を参照）。
【００１０】
【特許文献１】特開平１１−１６７０８１号公報
【特許文献２】特開平２００１−２２８４１５号公報
【特許文献３】特開平２００１−１５８５３号公報
【特許文献４】特開平６−２８４２７６号公報
【特許文献５】特開２００２―３６６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかし、画素クロックの周波数を変化させる従来方式（周波数変調方式）は、一般に画素クロック制御部の構成が複雑であり、なおかつ、周波数変調幅が微小になるにつれて一層複雑になるため、高精度な制御が難しい。また、偏向器の同一の偏向反射面によって偏向された光ビームであっても、偏向器の回転ジッタや温度変化による走査レンズの伸縮などにより走査速度ムラが発生し、偏向器の回転モータを制御する方式では、制御の精度に限界がある。
【００１２】
一方、近年、レーザプリンタやデジタル複写機などの画像形成装置の動作速度が高速化されているが、画像形成タイミングを生成するパルス変調回路で三角波やのこぎり波を用いる場合には、三角波やのこぎり波の直線性・再現性と動作速度の高速化が両立しない。また、高周波クロックをデジタル的に分周して用いる分周回路の場合には、最高動作周波数がデバイスに依存し、画像の階調性と動作速度の高速化が両立しない。例えば、画素クロックが５０ＭＨｚで、２５６値変調をパルス幅で実現するには、２０ｎｓの周期で良好な直線性とスイングを有する三角波またはのこぎり波の生成が難しく、さらに、５０ＭＨｚ×２５６＝１２．８ＧＨｚのクロックを生成するデジタル分周回路の実現も難しい。
【００１３】
本発明は上記した問題点に鑑みてなされたもので、
本発明の目的は、簡単な構成で高精度に画素クロックの位相制御を可能とし、走査ムラを低減し、走査幅の揺らぎを補正する画素クロック生成装置を提供することにある。
【００１４】
本発明の他の目的は、簡単な構成で高精度な位相制御を可能とする画素クロックを生成すると共に、簡単な構成で所望パターンのパルス変調信号を任意に生成可能とし、例えば、動作速度が高い場合でも、走査ムラを低減し、走査幅の揺らぎを補正することができ、かつ画像の高階調性を実現できる画素クロック生成及びパルス変調信号生成回路を提供することにある。
【００１５】
本発明のさらに他の目的は、上記した画素クロック生成装置を搭載した光走査装置および画像形成装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の画素クロック生成回路は、高周波クロックを生成する高周波クロック生成手段と、該高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックを生成し、また、該画素クロックの周期を変化させる画素クロック生成手段と、画素クロック生成手段で生成された基準画素クロックから、２以上の複数の基準画素クロックからなる画素クロックを生成することを基本とする。
【００１７】
本発明の画素クロック及びパルス変調信号生成回路は、高周波クロックを生成する高周波クロック生成手段と、前記高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックを生成し、また、前記画素クロックの周期を変化させる画素クロック制御手段と、画素クロック制御手段で生成される基準画素クロックを２以上の連続した基準画素クロックを画素クロックとして生成するクロック生成手段と、画像データに対応した所望ビットパターンを表す変調データを入力し、前記変調データを前記高周波クロックに基づいてシリアルパルス列に変換し、パルス変調信号を出力するシリアル変調信号生成手段を備えることを主要な特徴とする。
【００１８】
また、本発明のパルス変調信号生成回路は、高周波クロックを生成する高周波クロック生成手段と、所望ビットパターンを表す変調データを入力し、該変調データを前記高周波クロックに基づいてシリアルパルス列に変換し、パルス変調信号を出力するシリアル変調信号生成手段と、１パルス変調信号あたりのパルス列数を変更するパルス列制御手段により構成することを主要な特徴とする。
【００１９】
また、本発明の書き込みクロックの位相精度を向上させた画素クロック生成装置を、光走査装置と画像形成装置に搭載することにより、例えば、１ドットまたは１画素を決定する周期性の画素クロックを用いることなく、自在の時間幅で高速に画像を形成することが可能となる。
【発明の効果】
【００２０】
（１）２以上の複数の連続した基準画素クロックを１画素または画素クロックと定義し、画素クロックの位相をシフトする構成により、１画素あたりの位相シフト精度が向上し、比較的簡単な構成で、より高精度な画素クロックの位相制御が可能となる。
（２）高周波クロックの遷移に同期して、画素クロックの遷移タイミングを生成する構成により、高い高周波クロックを必要とすることなく、画素クロックの位相制御をより細かいステップで制御できる。
（３）画素クロックの周期を高周波クロックの１クロックステップで変化する構成により、より高精度な画素クロックの位相制御が可能となる。
（４）画素クロックの周期が高周波クロックの１／２クロックステップで変化することにより、より高精度な画素クロックの位相制御を細かいステップで実現できる。
（５）高周波クロックに同期し、高周波クロックをカウントした計数値と、位相データとの比較結果に基づいて、位相制御を高精度に行える。
（６）位相シフト量データを、実際に制御を行う位相シフト量に対応したビット幅で与えることにより、少ないビット幅で位相シフト量データを与えることができる。
（７）位相シフト量データを記憶し、画素クロックのタイミングで位相シフト量データを呼び出すことにより、外部回路の負荷を少なくすることができる。
（８）画素クロックの位相制御を各画素ごと、各ライン毎に自由に行うことができる。少なくとも１ライン分の同じ画素位置では同じ位相シフト量データを記憶し、各ラインの同じ画素位置で同じ位相シフト量データを出力することにより、外部回路の負荷を少なくすることができる。例えば、走査レンズの特性により生ずる走査ムラを補正するようなライン毎に、常に同じ補正をするだけでなく、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応することができる。
（９）２以上の連続した基準画素クロックについて、ある特定の１基準画素について１つの位相シフトデータを与えることにより、画素クロックの上限周波数を超えた線速に対しても位相シフトによる画素クロックへの影響を少なくし、高精度な画素クロックの位相制御が可能となる。
（１０）２以上の連続した画素クロックについて、ある特定の１画素について２以上の複数の位相シフトデータを与えることにより、画素クロックの位相変動が大きい場合にも対応可能な、高精度な画素クロックの位相制御が可能となる。
（１１）ライン毎に位相シフトデータを与える画素クロックを変更する位相シフトデータ補正方法により、主走査方向におけるドット位置ずれ量の小さい高品質な画像を得ることが可能となると共に、位相シフトを行う画素クロックが副走査方向に同じクロックタイミングで発生することにより、副走査方向に現れる縦筋画像の形成を未然に防ぐことができ、高品質な画素クロックの位相制御が可能となる。
（１２）連続しない基準画素に対して位相シフトデータを与えることにより、例えば位相シフトを行う画素クロックが連続した場合に発生する、画像の偏り、歪みなどの発生を未然に防止することが可能となり、高品質な画素クロックの位相制御が可能となる。
（１３）本発明の画素クロック生成装置を光走査装置に適用することにより、高精度な走査光の制御が可能となる。
（１４）本発明の画素クロック生成装置を、複数の光源を有する光走査装置に適用することにより、高速機においても主走査ドット位置ずれの少ない光走査装置を実現することができる。更に、各発光源同士の発振波長誤差により生じる露光ずれなどによる主走査方向のドット位置ずれを、同期回路、位相シフト回路を複雑化することなく、更にメモリ容量も削減した制御回路で実現することができる。
（１５）本発明の画素クロック生成装置と光走査装置を画像形成装置に適用することにより、高い高周波クロックが必要なく、より細かいステップで画素クロックの位相を制御することが可能となり、主走査ドット位置ずれの少ない画像形成装置を実現することができる。
（１６）本発明の画素クロック生成装置または画像形成装置をタンデムカラー機に展開することにより、シアン、マゼンタ、イエロー、ブラックの各色に対応した主走査ドット位置ずれ補正や、良好に補正された高画質画像を得ることができ、また、色ずれを効果的に低減することができる。
（１７）２以上の複数の連続した基準画素クロックを１画素または画素クロックと定義し、画素クロックの位相をシフトする構成により、１画素あたりの位相シフト精度が向上し、比較的簡単な構成で画素クロックの周期を制御でき、高精度な画素クロックの位相制御と、位相制御に対応したパルス変調信号生成が可能となる。
（１８）高周波クロックの遷移に同期して、画素クロックの遷移タイミングを生成する構成により、高い高周波クロックが必要なく、簡単な構成で画素クロックの周期をより細かいステップで制御できる。また、より任意のパルス変調信号を生成できる。さらに、画像に影響しないパルス変調信号を得ることができる。
（１９）簡単な構成で画素クロックの周期を制御でき、変調データを構成するビット数を可変とすることで、より任意のパルス変調信号を生成できるとともに、画像に影響しないパルス変調信号を得ることができる。また、高周波クロックの遷移に同期して、画素クロックの遷移タイミングを生成する構成により、高い高周波クロックが必要なく、簡単な構成で画素クロックの周期をより細かいステップで制御できる。
（２０）簡単な構成で画素クロックの周期を細かいステップで制御できると共に、パルス列内パルス出力頻度を一定とする構成により、画像に影響しないパルス変調信号を生成することができる。また、本発明のパルス幅変調回路によれば、パルス幅変調の密度を変えることができるので、例えばハイライト部における階調性を向上させることができる。
（２１）簡単な構成で画素クロックの周期を細かいステップで制御できると共に、変調データを構成するビット数を変更する場合に、パルス列内パルス出力パターンを変更しない構成により、画像に影響しないパルス変調信号を生成することができる。
（２２）簡単な構成で画素クロックの周期を位相データに基づいて制御でき、変調データ生成手段は位相データに基づいて変調データを構成するビット数を可変とする構成により、より任意の画像に影響しないパルス変調信号を高精度に生成できる。
（２３）画素クロックに同期して変調データを入力する構成により、画素クロックに同期した高精度なパルス変調信号が生成できる。
（２４）画素クロック生成において、少なくとも１ライン分の同じ画素位置では同じ位相シフト量データを記憶し、各ラインの同じ画素位置で同じ位相シフト量データを出力することにより、外部回路の負荷を少なくする画素クロック生成回路が構成でき、主走査方向におけるドット位置ずれ量の小さい高品質な画像を得ることが可能となる。これにより、例えば走査レンズの特性により生ずる走査ムラを補正するようなライン毎に常に同じクロックの位相補正を行うことができる。さらに、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応することができる。また、位相シフトを行う画素クロックが副走査方向に同じクロックタイミングで発生することにより副走査方向に現れる縦筋画像の形成を未然に防ぐことができ、高品質な画素クロックの位相制御が可能となる。
（２５）連続しない基準画素に対して位相シフトデータを与えることにより、例えば位相シフトを行う画素クロックが連続した場合に発生する、画像の偏り、歪みなどの発生を未然に防止することが可能となり、高品質な画素クロックの位相制御が可能となる。
（２６）簡単な構成で高速なパルス変調信号生成が可能となり、動作速度が速い場合でも対応でき、画像の高階調性を実現できる。さらに、画像に影響しないパルス変調信号を得ることができる。
（２７）簡単な構成で画素クロック、高速画素クロックに追従したパルス変調信号を生成して、レーザ光源等の光出力を変調することにより、高精度な走査光の制御が可能となる
（２８）本発明を複数の光源により光走査を行う光走査装置に適用することにより、光源毎の波長誤差補正を画素クロックの位相シフトやパルス変調により行うことで、被走査媒体上における高解像度な光走査が可能となる。
（２９）本発明を画像形成装置に適用することにより、主走査方向の位置ずれに対して主走査ドット位置ずれ補正によりドット位置ずれを低減した高解像度な画像形成装置が構成可能となる。
（３０）本発明をタンデムカラー機に展開することにより、主走査方向の位置ずれに対して、シアン、マゼンタ、イエロー、ブラックの各色へ主走査ドット位置ずれ補正量の配分を行うことにより色ずれを低減した高解像度なカラー画像形成が可能となる。
【発明を実施するための最良の形態】
【００２１】
以下、発明の実施の形態について図面により詳細に説明する。
【実施例１】
【００２２】
図１は、本発明の実施例１に係る画素クロック生成回路の第１の構成を示す。図２は、実施例１のタイムチャートを示す。
【００２３】
本発明に係る画素クロック生成回路は、高周波クロックを生成する高周波クロック生成手段と、該高周波クロック生成手段から出力される高周波クロックと画素クロックの遷移タイミングを指示する位相データに基づいて画素クロックを生成し、また、該画素クロックの周期を変化させる画素クロック生成手段からなることを基本とする。
【００２４】
図１において、画素クロック生成回路１０は、高周波クロック生成回路１１、カウンタ１２、比較回路１３、画素クロック制御回路１４、クロック生成回路１５からなる。高周波クロック生成回路１１は、基準画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。カウンタ１２は高周波クロックＶＣＬＫの立上がりで動作して、ＶＣＬＫをカウントするカウンタである。比較回路１３はカウンタ１２の値とあらかじめ設定された値及び外部から与えられる画素クロックの遷移タイミングとして位相シフト量を指示する位相データと比較し、その比較結果に基づいて制御信号ａ、制御信号ｂを出力する。画素クロック制御回路１４は、制御信号ａ、制御信号ｂに基づいて基準画素クロックＰＣＬＫの遷移タイミングを制御する。さらに、基準画素クロックＰＣＬＫは、カウンタ回路などで構成されるクロック生成回路１５により、２以上の複数の基準画素クロック単位で一つの画素クロックＰＣＬＫ’となるようにクロック生成が行われ、最終的に画素クロックＰＣＬＫ’を出力する。
【００２５】
ここで、位相データは走査レンズの特性により生じる走査ムラを補正したり、ポリゴンミラーの回転ムラによってドット位置ずれを補正したり、レーザ光の色収差によって生じるドット位置ずれを補正するために画素クロックの位相のシフト量を指示するためのデータで、一般に数ビットのデジタル値で与えられる。
【００２６】
図１の画素クロック生成回路の動作を、図２（ａ）〜（ｃ）のタイミング図を用いて説明する。ここでは、画素クロックＰＣＬＫは基準画素クロックのことを示し、高周波クロックＶＣＬＫの８分周とし、標準ではデューティ比５０％とする。図２（ａ）は、ＶＣＬＫの８分周に相当するデューティ比５０％の標準の画素クロックＰＣＬＫを生成する様子を示す。図２（ｂ）は、ＶＣＬＫの８分周クロックに対して１／８クロックだけ位相を遅らせた画素クロックＰＣＬＫを生成する様子を示す。図２（ｃ）は、ＶＣＬＫの８分周クロックに対して１／８クロックだけ位相を進ませた画素クロックＰＣＬＫを生成する様子を示す。位相データの７、８、６は、それぞれ位相シフト量０、＋１、−１に対応している。
【００２７】
まず、図２（ａ）について説明する。ここでは位相データとして「７」の値が与えられている。比較回路１３には、予め「３」が設定されている。カウンタ１２は高周波クロックＶＣＬＫの立上がりで動作しカウントを行う。比較回路１３では、まずカウンタ１２の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路１４は、制御信号ａが”Ｈ”になっていることから、丸付き数字１のクロックのタイミングで画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に、比較回路１３では、与えられた位相データとカウンタ値を比較し、一致したら制御信号ｂを出力する。図２（ａ）では、カウンタ１２の値が「７」になったところで、比較回路１３は制御信号ｂを出力する。画素クロック制御回路１４は、制御信号ｂが”Ｈ”になっていることから、丸付き数字２のクロックのタイミングで画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路１３では同時にカウンタ１２をリセットさせ、再び０からカウントを行わせて行く。これにより、図２（ａ）に示すように、高周波クロックＶＣＬＫの８分周に相当するデューティ比５０％の画素クロックＰＣＬＫを生成することが出来る。なお、比較回路１３の設定値を変更すればデューティ比が変化する。
【００２８】
さらに、基準画素クロックＰＣＬＫからクロック生成回路１５により２以上の基準画素クロック単位で構成される画素クロックＰＣＬＫ’を生成している。
【００２９】
次に、図２（ｂ）について説明する。ここでは位相データとして「８」を与えるとする。カウンタ１２は高周波クロックＶＣＬＫのカウントを行う。比較回路１３では、まずカウンタ１２の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路１４は、制御信号ａが”Ｈ”になっていることから、丸付き数字１のクロックのタイミングで画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に比較回路１３では、カウンタ１２の値が与えられた位相データ（ここでは「８」）と一致したら制御信号ｂを出力する。画素クロック制御回路１４は、制御信号ｂが”Ｈ”になっていることから、丸付き数字２のクロックのタイミングで画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路１３では同時にカウンタ１２をリセットさせ、再び０からカウントを行わせて行く。これにより、図２（ｂ）に示すように、高周波クロックＶＣＬＫの８分周クロックに対して１／８クロックだけ位相を遅らせた画素クロックＰＣＬＫを生成することが出来る。
【００３０】
さらに、基準画素クロックＰＣＬＫからクロック生成回路１５により２以上の基準画素クロック単位で構成される画素クロックＰＣＬＫ’を生成している。ここで画素クロックＰＣＬＫ’が画素クロックＰＣＬＫの２クロック分の信号である場合を考える。このとき画素クロックＰＣＬＫとＰＣＬＫ’の周期の関係は次式で表せる。ＰＣＬＫ×２＝ＰＣＬＫ’よって、１基準画素クロックにおいて位相を１／８クロック遅らせた場合は、画素クロックＰＣＬＫ’に対して１／１６ＰＣＬＫ’の位相分クロックを遅らせることと同等になる。
【００３１】
次に、図２（ｃ）について説明する。ここでは位相データとして「６」を与えるとする。カウンタ１２は高周波クロックＶＣＬＫのカウントを行う。比較回路１３では、まずカウンタ１２の値が「３」になったところで制御信号ａを出力する。画素クロック制御回路１４は、制御信号ａが”Ｈ”になっていることから、丸付き数字１のクロックのタイミングで画素クロックＰＣＬＫを”Ｈ”から”Ｌ”に遷移させる。次に比較回路１３では、カウンタ１２の値が与えられた位相データ（ここでは「６」）と一致したら制御信号ｂを出力する。画素クロック制御回路１４は、制御信号ｂが”Ｈ”になっていることから、丸付き数字２のクロックのタイミングで画素クロックＰＣＬＫを”Ｌ”から”Ｈ”に遷移させる。この時、比較回路１３では同時にカウンタ１２をリセットさせ、再び０からカウントを行わせて行く。これにより、図２の（ｃ）に示すように、高周波クロックＶＣＬＫの８分周クロックに対して１／８クロックだけ位相を進ませた画素クロックＰＣＬＫを生成することが出来る。
【００３２】
さらに、基準画素クロックＰＣＬＫをクロック生成回路１５により２以上の基準画素クロック単位で構成される画素クロックＰＣＬＫ’を生成している。ここで画素クロックＰＣＬＫ’が画素クロックＰＣＬＫの２クロック分の信号である場合を考える。このとき画素クロックＰＣＬＫとＰＣＬＫ’の周期の関係は次式で表せる。ＰＣＬＫ×２＝ＰＣＬＫ’
よって、基準画素クロックにおいて位相を１／８クロック進めた場合、画素クロックＰＣＬＫ’に対して１／１６ＰＣＬＫ’の位相分クロックを進めることと同等になる。
【００３３】
なお、位相データを、例えば画素クロックＰＣＬＫの立上がりに同期させて与えることにより、画素クロックＰＣＬＫの位相を１クロックごとに変化させることが可能となる。また、位相データのビット数をカウンタ１２のカウントビット数と同じにすることにより比較回路１３は簡単な構成となる。
【００３４】
図３は、高周波クロック、位相データ、基準画素クロックＰＣＬＫの各信号のタイミング図を示す。また、図４は、位相データと位相シフト量の関係を示す。
【００３５】
位相データを００，０１，０１，１１，１１，００と基準画素クロックに同期して変化させたとき、基準画素クロックは高周波クロックの１クロックステップで変化し、０，＋１／８ＰＣＬＫ，＋１／８ＰＣＬＫ，−１／８ＰＣＬＫ，−１／８ＰＣＬＫ，０のような位相シフトを行うことになる。
【００３６】
よって、２以上の基準画素クロックＰＣＬＫで構成される画素クロックＰＣＬＫ’の位相もまた、高周波クロックの精度で、上記に示す簡単な構成により高精度な位相制御が可能となる。
【００３７】
図５は、図１の画素クロック生成回路による位相シフト補正方法を示す。図１の画素クロック生成回路において、画素クロックＰＣＬＫまたはＰＣＬＫ’に同期して位相データを与えることにより、画素クロックＰＣＬＫ’の位相を進ませる、または遅らせるなどの位相シフトさせることが可能である。
【００３８】
図３７に示す、従来の画像形成装置に本発明を適用した場合、半導体レーザユニットは、画像処理ユニットより生成された画像データと位相同期回路により位相が設定された画素クロックＰＣＬＫ’に従い、半導体レーザの発光時間をコントロールすることにより被走査媒体上の静電潜像を制御することができる。
【００３９】
図５は、横軸を主走査方向、縦軸を副走査方向としたときの静電潜像イメージまたはドットイメージを示す。図５（ａ）の理想状態では、上記のような走査速度ムラや露光ずれが全く発生しない理想状態でのドット位置を示しており、１２００ｄｐｉ（ドット径約２１．２μｍ）のとき連続した６ドットを走査した結果とする。
【００４０】
図５（ｂ）の補正前は、最初の１ドット目のドット位置精度は一致しているが、上記走査速度ムラや露光ずれによるドット位置ずれが生じた状態であり、６ドット目には理想状態に対して１２００ｄｐｉの１／２ドット相当である、１０．６μｍのドット位置ずれが生じているとする。この状態において、１ドット書込みに要する時間は１画素クロック＝１ＰＣＬＫ’であるので、位相シフトの分解能が１／８ＰＣＬＫ’の場合は、ドット位置を１／８ドット精度で補正できるのと同義である。
【００４１】
図５（ｃ）の補正後は、位相シフトの分解能が１／８ドットすなわち１／８ＰＣＬＫ’のとき、理想状態から１／２ドット位置ずれを生じた補正前の状態から−１／８ＰＣＬＫ’の位相シフトを画素領域内の基準画素クロック４つに行うことにより、理論上は６ドット目のドット位置を−１／８ＰＣＬＫ’×４＝−１／２ＰＣＬＫ’シフトすることができ、理想状態に対して１／８ＰＣＬＫ’の精度でドット位置を補正することができる。
【００４２】
このようにして、画像データの基準クロックとなる画素クロックＰＣＬＫ’の位相をシフトすることにより、ポリゴンスキャナ等の偏向器により発生する走査速度ムラや、マルチビーム光学系における発光源同士の発信波長差により生じる露光ずれなどによる主走査方向のドット位置ずれを、位相シフトの精度で補正することが可能となる。
【００４３】
本発明における画素クロックと画素の関係を図６に示す。図６（ａ）は、等速モードにおける画素生成と画素クロックＰＣＬＫ波形を示し、図６（ｂ）は、半速モードにおける画素生成と画素クロックＰＣＬＫ’波形を示す。図に示すように、等速モードとは、基準画素クロックＰＣＬＫの１波形分を１基準画素としたとき、基準画素クロックＰＣＬＫに対して画素クロックの位相を進めたり遅らせたりできるモードとする。本実施例では位相シフト精度１／８ＰＣＬＫの場合の例を示す。
【００４４】
画素クロックＰＣＬＫ１周期分を１基準画素と定義したとき、２以上の周期、ここでは２周期分を１画素と定義し、画素クロックの位相を進めたり遅らせたりできるモードを半速モードとする。
【００４５】
半速モードでは、等速モードの基準画素クロックＰＣＬＫに対して、周期で言えば画素クロックＰＣＬＫ’＝２ＰＣＬＫの関係が成り立つ。このとき半速モードの画素クロックＰＣＬＫ’は、等速モードの基準画素クロックＰＣＬＫを出力段でカウンタなどのクロック生成回路を通して出力しているため、位相シフト精度としては、等速モードで例えば±１／８ＰＣＬＫの位相シフトの分解能をもつとき、半速モードでは基準となる画素クロックの周期が２倍になるため、相対的に±１／１６ＰＣＬＫ’精度となる。一方、半速モードでは１画素内に等速モードのクロック２つ分に相当するので、１画素内の２つの基準画素クロック共に同じ符号の位相シフトを行った場合には、±１／１６ＰＣＬＫ’の２倍である±１／８ＰＣＬＫ’精度で１画素に対し位相シフトが可能となる。
【００４６】
つまり、半速モードでは、等速モードに比べ１画素あたりの画素クロック周期が長くなり、書込み速度は低下するが、画像のドット位置補正精度として考えると、等速モードに対して半速モードでは倍の精度でドット位置補正が可能となり、より高精度な画像形成が可能となるというメリットがある。
【００４７】
本発明において、より高精度なドット位置補正を行うためには、画素クロック周波数を上げる方法が考えられるが、例えば１００ＭＨｚからより高い画素クロック周波数である２００ＭＨｚとする場合、ＡＳＩＣ全体の高速化が必須となる。
【００４８】
しかし、本発明のように画素クロック周波数に対して１／８や１／１６周期の高周波クロックが必要な場合には、そのクロックは８００〜１．６ＧＨｚ相当となり、技術的課題が大きくなる。
【００４９】
そこで、画素クロック周波数はそのままで、画素クロック周波数を、複数の基準画素クロックを１画素相当と定義しなおし位相シフトを行うことで、１画素あたりの書きこみ速度は低くなるが、画素の位相シフト精度が上がり、すなわちドット位置精度を上げることが可能となる。その詳細は後述する。
【００５０】
また、前記画像形成装置において高画質、高速な画像形成を行う場合、画像データの転送タイミングとなる書込みクロックの上限速度を超えた線速では、画像データの転送が間に合わなくなる場合がある。そこで、例えば、１基準画素幅を基準画素クロックとしたとき、主走査方向に連続した２基準画素を１画素と定義し、画像データ転送を画素クロックで行う。
【００５１】
このとき、画像データ転送は、例えば１２００ｄｐｉデータ転送から６００ｄｐｉデータ転送に画素クロックが低減したかのようになり、画素クロックの上限周波数を超えた線速に対しても高精度な画素クロック生成が可能な画素クロック生成装置を構成できる。
【００５２】
図７は、本発明における画素クロックと画素の関係を示す。図７は、図１の画素クロック生成回路を構成するクロック生成回路がない場合の従来技術の実施例である等速モードと、基準画素クロックを画素クロックへ変換するクロック生成回路として２分周回路を構成した場合の実施例である半速モードの実施例を示す。なお、本実施例では、画素クロックの位相シフト精度１／８ＰＣＬＫの場合の例を示す。
【００５３】
このとき、図に示すように、等速モードとは基準画素クロックＰＣＬＫの１波形分を１基準画素としたとき、基準画素クロックＰＣＬＫに対して画素クロックの位相を進めたり遅らせたりできるモードとする。一方、画素クロックＰＣＬＫ１周期分を１基準画素と定義したとき、２以上の周期、ここでは２周期分を１画素と定義し、画素クロックの位相を進めたり遅らせたりできるモードを半速モードとしている。
【００５４】
半速モードでは、等速モードの基準画素クロックＰＣＬＫに対して、周期で言えば画素クロックＰＣＬＫ’＝２ＰＣＬＫの関係が成り立つ。このとき半速モードの画素クロックＰＣＬＫ’は、等速モードの基準画素クロックＰＣＬＫを出力段でカウンタなどのクロック生成回路を通して出力しているため、位相シフト精度としては、等速モードで例えば±１／８ＰＣＬＫの位相シフトの分解能をもつとき、半速モードでは基準となる画素クロックの周期が２倍になるため、相対的に±１／１６ＰＣＬＫ’精度となる。一方、半速モードでは１画素内に等速モードのクロック２つ分に相当するので、１画素内の２つの基準画素クロック共に同じ符号の位相シフトを行った場合には、±１／１６ＰＣＬＫ’の２倍である±１／８ＰＣＬＫ’精度で１画素に対し位相シフトが可能となる。
【００５５】
つまり、半速モードでは、等速モードに比べ１画素あたりの画素クロック周期が長くなり、書込み速度は低下するが、画像のドット位置補正精度として考えると、等速モードに対して半速モードでは倍の精度でドット位置補正が可能となり、より高精度な画像形成が可能となるというメリットがある。
【００５６】
図８は、本発明の他の実施例における画素クロックと画素の関係を示す。本実施例は、等速モードにおける位相シフト精度が±１／８ＰＣＬＫのとき、基準画素４つ分を１画素と定義する１／４速モードにおける、画素の主走査方向のドット位置補正について示している。上記例と同様に、基準画素に対して±１／８ＰＣＬＫ精度の位相シフト可能な画素クロック生成回路において、４基準画素分を１画素と定義した場合、主走査方向のドット位置補正精度は１／４速モードの画素クロックをＰＣＬＫ’’としたとき±１／３２ＰＣＬＫ’’〜±１／８ＰＣＬＫ’’となる。よって、書込み速度としては１／４となるが、主走査方向のドット位置精度としては１／３２画素単位での高精度な補正が可能となる。
【００５７】
図９は、本発明の他の実施例における画素クロックと画素の関係を示す。図９は、等速モードにおけるドット位置補正精度が±１／１６ＰＣＬＫのとき、半速モードにおけるドット位置補正を示す。図９の実施例では、書込み速度としては等速モードの１／２となるが、１画素あたりの主走査方向のドット位置補正精度は±１／３２ＰＣＬＫ’精度となる。よって、前記１／４倍速モードを比較した場合、書きこみ速度が２倍で、ほぼ同等のドット位置補正精度を有する画素クロック生成方法が成り立つ。
【００５８】
図１０は、本発明における画素クロックＰＣＬＫの周期変化の実施例を示す。図１０（ａ）、（ｂ）は、それぞれ、上から高周波クロックＶＣＬＫ、画素クロックＰＣＬＫ、位相データを示す。図中の画素クロックは基準画素クロックＰＣＬＫを示すものとする。
【００５９】
まず、図１０（ａ）について説明する。位相データ０のとき画素クロックＰＣＬＫは高周波クロックＶＣＬＫの８クロック分となり、位相データが−１のとき７クロック分（−１／８ＰＣＬＫ位相シフト）、位相データが＋１のとき９クロック分（＋１／８ＰＣＬＫ位相シフト）となる。図１０（ａ）は、位相データの増減により高周波クロックＶＣＬＫの１クロックステップで画素クロックの周期が変化する実施例である。
【００６０】
一方、図１０（ｂ）では、位相データが０のときは高周波クロック８クロック分というのは同じであるが、位相データが−１のとき７．５クロック分（−１／１６ＰＣＬＫ位相シフト）、−２のとき７クロック分（−２／１６ＰＣＬＫ位相シフト）、＋１のとき８．５クロック分（＋１／１６ＰＣＬＫ位相シフト）、＋２のとき９クロック分（＋２／１６ＰＣＬＫ位相シフト）となる。図１０（ｂ）は、位相データの増減により高周波ロックの１／２クロックステップで画素クロックの周期が変化する実施例である。
【００６１】
図１０（ａ）、（ｂ）に示すように、画素クロックＰＣＬＫの１クロック毎に位相データを与えることにより、その画素クロックＰＣＬＫの周期が位相データの値に従って、図１０（ａ）は高周波クロックＶＣＬＫの１クロックステップで、図１０（ｂ）は１／２クロックステップで変化する。
【００６２】
上記例について、画素クロックＰＣＬＫの２つ分の連続したクロックＰＣＬＫ’を１画素と定義する本発明に適用した場合を考える。このとき、書込み速度としては等速モードの１／２となるが、１画素あたりの主走査方向のドット位置補正精度は、図１０（ａ）では高周波クロックの１クロック単位であるので±１／８ＰＣＬＫ精度であり、１基準画素につき最大±１／８ＰＣＬＫ位相調整可能とすると、１画素につき最大±１／１６ＰＣＬＫ’精度で位相シフトが可能となる。一方、図１０（ｂ）では高周波クロックの１／２クロック単位であるので±１／１６ＰＣＬＫ精度となり、１基準画素につき最大±２／１６ＰＣＬＫ精度で補正が可能とすると、１画素につき最大±２／３２ＰＣＬＫ’位相調整が可能となる。
【００６３】
本発明では、基準画素クロックＰＣＬＫに対して画素クロックＰＣＬＫ’の周期が大となるため、位相データを基準画素クロックＰＣＬＫに同期して与えることで、高精度なドット位置補正が可能となる。
【００６４】
図１１は、本発明の実施例１に係る画素クロック生成回路の第２の構成を示す。図１１は、図１の構成において位相データデコード回路１６を付加したものである。ここで、位相データは、図１２に示すように、位相シフト量に対応しているとする。位相データデコード回路１６は、入力された位相データをからその位相シフト量に対応したカウンタ値を求め、比較回路１３へ出力する。これにより位相データは、そのビット幅としてカウンタ１２のビット幅分を持つ必要がなく、例えば画素クロック生成回路１０をチップに組み込んだ場合、ピン数を減らすことができる。また、比較回路１３の構成は図１の場合と同じでよい。図１１の動作は図１と同様であるため説明を省略する。
【００６５】
図１３は、本発明の実施例１に係る画素クロック生成回路の第３の構成を示す。図１３は、図１の構成において複数の位相データを記憶するための位相データ記憶回路１７を付加したものである。位相データ記憶回路１７には、あらかじめ外部から複数の位相データの設定を行い、基準画素クロックＰＣＬＫに同期して順次一つの位相データずつ読み出し、比較回路１３へ与えていく。図１３では省略したが、位相データ記憶回路１７はアドレスカウンタを内蔵している。
【００６６】
これにより、例えば走査レンズの特性により生ずる走査ムラを補正するための位相データのような毎ライン同じ位相データとなるようなデータの場合において、あらかじめ位相データ記憶回路１７に１ライン分の位相データを記憶しておき、ラインを走査するたびに位相データ記憶回路１７の先頭アドレスから位相データを順次読み出して比較回路１３へ出力するようにすれば、外部からライン毎に同じ位相データを出力する必要がなく、外部制御回路の負担が少なくてすむ。
【００６７】
また、位相データ記憶回路に加えて外部から与えられる外部位相データと位相データ記憶回路から出力される内部記憶データを合成して合成位相データを出力する位相合成経路を付加することにより、走査レンズ特性などの静特性による位相データに加えて、ポリゴンミラーの回転ムラや光学系の温度特性、経時変化などの動特性による位相データの補正にも対応できる。
【００６８】
図１４は、本発明の別の実施例を示す。本実施例は、１基準画素における基準画素クロックをＰＣＬＫとしたとき、３基準画素を１画素と定義した場合（１／３速モード）の画素生成の模式図である。図の横軸は主走査方向を、縦軸は書き込みラインを示しており、基準画素クロックＰＣＬＫに対して、１基準画素クロックに対して１／８ＰＣＬＫ単位で位相を進めるとき、１０画素で３／８ＰＣＬＫ分位相を進めた例を図に示している。
【００６９】
（ａ）画素１のパターンでは、各ライン共通の画素クロックの位置で位相シフトを行っている。しかし、この場合、縦方向に位相シフトを行うクロックが同一ライン上に出来てしまうため、縦筋などの画像への影響が考えられる。そこで、図の（ｂ）画素２に示すパターンのように、同一画素中の位相シフトを行う基準画素クロックの位置をライン毎に変更することにより、縦筋画像などの影響を受けにくい高精度な画像形成が可能となる。
【００７０】
図１５は、本発明の別の実施例を示す。本実施例は、１基準画素における基準画素クロックをＰＣＬＫとしたとき、４基準画素を１画素と定義した場合（１／４速モード）の画素生成の模式図である。
【００７１】
本実施例では、６画素分（２４基準画素ＰＣＬＫ）において、１／８ＰＣＬＫ位相を進める（７／８ＰＣＬＫ）のを（ａ）画素１、（ｂ）画素２、（ｃ）画素３のそれぞれ３基準画素分行い、１／８ＰＣＬＫ位相を遅らせる（９／８ＰＣＬＫ）のも同様に（ａ）画素１、（ｂ）画素２、（ｃ）画素３の各３基準画素分、行うことにより、全６画素の両端は全く位相シフトを行わない初期状態の画素と同位置となる。
【００７２】
このとき、（ａ）画素１のように連続した基準画素クロックについて位相シフトを行った場合、位相調整した画素の集中による画像への影響が考えられる。そこで（ｂ）または（ｃ）に示すように連続した基準画素に対して位相シフトデータを与えないように設定することで、画像への影響を少なくすることができる。
【００７３】
また、（ｂ）画素２は１画素につき一つの基準画素についてのみ位相シフトデータを与えているが、（ｃ）画素３に示すように１画素中に２以上の複数の位相シフトを行うことにより、１画素に関して高精度なドット位置補正が可能となる。
【実施例２】
【００７４】
図１６は、本発明の実施例２に係る画素クロック及びパルス変調信号生成回路の構成を示す。画素クロック及びパルス変調信号生成回路２４は、高周波クロック生成手段である高周波クロック生成回路２０と、基準画素クロック生成手段である画素クロック制御回路２１と、変調データ生成手段である変調データ生成回路２２と、シリアル変調信号生成手段であるシリアル変調信号生成回路２３と、画素クロック制御回路の出力信号である画素クロックＰＣＬＫから画素クロックＰＣＬＫ’を生成するクロック生成回路２５で構成される。
【００７５】
高周波クロック生成回路２０では、１ドットを表す基本的周期である基準画素クロックＰＣＬＫの基準となる高周波クロックＶＣＬＫを生成する。画素クロック制御回路２１は高周波クロックＶＣＬＫと基準画素クロックＰＣＬＫの遷移タイミングを指示する位相データに基づいて基準画素クロックＰＣＬＫを生成する。この基準画素クロックＰＣＬＫの周期は位相データに基づいて変化する。変調データ生成回路２２は、図示しない画像処理ユニット等の外部から与えられた画像データに基づいて所望ビットパターン（パルスパターン）を表す変調データを生成する。
【００７６】
位相データは、変調データ生成回路２２にも与えられる。変調データ生成回路２２では、変調データを構成するビット数を位相データに基づいて変更または補正する。シリアル変調信号生成回路２３は、変調データ生成部２２から出力される変調データを入力して、それを高周波クロックＶＣＬに基づいてシリアルなパルスパターン列（パルス列）に変換し、パルス変調信号として出力する。画素クロック制御回路２１から出力される画素クロックＰＣＬＫは、シリアル変調信号生成回路２３にも与えられる。
【００７７】
シリアル変調信号生成回路２３では、変調データ生成回路２２から出力される変調データを基準画素クロックＰＣＬＫに同期して入力（ロード）することで、画素クロックの周期の変化に追従したパルス変調信号ＰＭを出力する。
【００７８】
なお、例えば外部からの変調データを直接シリアル変調信号生成回路２３へ入力するようにすれば、変調データ生成回路２２を省略することができる。
【００７９】
図１７は、本発明の実施例２における画素クロックＰＣＬＫ’の出力イメージを示す。ここでは、位相データの位相シフトが０のとき、画素クロックＰＣＬＫが高周波クロックＶＣＬＫの８分周となる場合について示している。
【００８０】
図１７に示すように、画素クロックＰＣＬＫの１クロックごとに位相データを与えることにより、その画素クロックＰＣＬＫの周期が位相データの値に従って、高周波クロックＶＣＬＫの１あるいは１／２ステップで変化する。図１７（ａ）は高周波クロックＶＣＬＫの１クロックステップで変化する実施例を、図１７（ｂ）は１／２クロックで変化する実施例を示している。
【００８１】
図１８は、本発明によるパルス出力（ＰＭ信号）イメージ、すなわち、１ドットに相当するパルス列を出力するイメージを示している。
【００８２】
図１８に示すように、例えば１ドットを８個のパルス列で構成する場合において、パルス列をシリアルに順次出力することが可能であるので、８個のパルス列の各々をＯＮ（例えば黒）、ＯＦＦ（例えば白）のように任意に設定するによって、１ドット中の所望の位置に所望のパルスを出力することが可能となる。このパルス出力は１ドット幅に限らず、２ドット、３ドットなど複数のドットに関しても同様である。
【００８３】
図１９は、本発明における基準画素クロックとパルス出力の関係を示す。シリアル変調信号生成回路２３では、基準画素クロックＰＣＬＫの立上りで変調データを入力又はロードして、その変調データを高周波クロックＶＣＬＫに基づいてシリアルパルス列に変換し、パルス変調信号ＰＭとして出力する。図１９において黒はＯＮ（１）を、白はＯＦＦ（０）を示している。図１９（ａ）は、位相シフトが０の場合の例であり、この場合も基準画素クロックＰＣＬＫは高周波クロックＶＣＬＫの８分周信号であり、１ドットすなわち１画素は８個のパルス列で構成されるとする。
【００８４】
図１９（ｂ）は、位相シフトが−１、すなわち基準画素クロックＰＣＬＫが７分周（７／８ＰＣＬＫ）になった場合と、位相シフトが＋１、すなわち基準画素クロックＰＣＬＫが９分周（９／８ＰＣＬＫ）になった場合の例を示す。図１９（ｂ）に示すように、基準画素クロックＰＣＬＫの周期の変化に応じて、パルス変調信号ＰＭのパルス列も変化する。この場合、できるだけパルス列内パルス出力頻度を一定またはパルス列パルス出力パターンを変更しないようにする。例えば、図１９（ｂ）では、４／８→３／７、４／８→５／９としている。これは、位相データに応じて変調データを構成するビットを可変とすることにより実現できる。
【００８５】
図５は、図１６に示す、画素クロック及びパルス変調信号生成回路による位相シフト補正方法を示す。図１６において、画素クロックＰＣＬＫまたはＰＣＬＫ’に同期して位相データを与えることにより、画素クロックＰＣＬＫ’の位相を進ませる、または遅らせるなどの位相シフトさせることが可能となる。図３７に示す、従来の画像形成装置に本発明を適用した場合、半導体レーザユニットは画像処理ユニットより生成された画像データと位相同期回路により位相が設定された画素クロックＰＣＬＫ’に従い、半導体レーザの発光時間をコントロールすることにより被走査媒体上の静電潜像を制御することができる。前述したように、図５は、横軸を主走査方向、縦軸を副走査方向としたときの静電潜像イメージまたはドットイメージを示す。
【００８６】
本発明の実施例２における画素クロックと画素の関係は、実施例１の図６〜図９で説明したものと同様であるので、その説明を省略する。
【００８７】
また、本発明の実施例２に係る、画素クロック及びパルス変調信号生成回路を構成する画素クロック制御回路２１は、前述した実施例１（図１、１１、１３）の画素クロック生成回路１０を用いる。従って、その説明を省略する。
【００８８】
次に、図１６に示す、変調データ生成回路２２とシリアル変調信号生成回路２３について説明する。
【００８９】
図２０、２１、２２は、それぞれ例えば１ドットを８個のパルスで構成する場合に、従来のパルス幅変調回路を用いて生成されるパルスの例を示す。ここで、図２０は右からパルスを形成する例であり、図２１は左からパルスを形成する例、図２２は中からパルスを形成する例を示す。上記のように、従来技術では所望の位置に所望のパルスを生成できず、できたとしても複雑な構成が必要である。
【００９０】
図２３は、本発明によるパルス出力イメージの例を示す。本実施例では、パルス数が多い場合、図が煩雑になるため、４ビットの場合、すなわち１ドットをＰ１〜Ｐ４の４パルスで構成する場合のパルス出力例を示している。図２３に示すように、本発明の変調データ生成回路１２、シリアル変調信号生成回路１３によれば、１ドットの任意の位置にパルスを出力可能であり、４パルスの組合せにより１６通りのパターンのパルス列の出力が可能である。同様に、５パルスの場合には３２通り、６パルスでは６４通りの出力が可能となる。このような任意パルスパターンのパルス列は、例えばルックアップテーブル（ＬＵＴ）を使用することで容易に生成可能である。
【００９１】
図２４は、図１６の変調データ生成回路２２としてＬＵＴを用いた構成例を示す。図２４は、図２３に示す４ビット、すなわちパルスＰ１〜Ｐ４の１６通りのビットパターンをルックアップテーブル（ＬＵＴ）１２２１に記憶した場合の構成例を示したものである。図２４において、ＬＵＴ１２２１は横方向に４ビット、縦方向に１６列の合計６４ビットで構成され、それぞれのアドレスは００００から１１１１まで１６個与えられている。従って、画像データをアドレスデータとして入力することにより、所望パターンのビット列（パルス列）Ｐ１〜Ｐ４を変調データとして出力することが可能となる。また、図２２のように、画像データが００００と１１１１や、００１０と１１０１のような組合せ同士では出力が反転しているため、ある画像データビットを反転信号とすると、ＬＵＴ１２２１は１６列でなく８列あれば同様の機能を実現できる。データ反転信号を用いることにより、上記のようにメモリを半分に削減することができ、小型化、ローコスト化につながる。また、同一画像データに対してビットパターンが異なる複数のＬＵＴを構成し、位相データの値により選択することで、位相データに基づいて変調データのビット数（ビットパターン）を容易に変更できる。
【００９２】
また、図１６のシリアル変調信号生成回路２３は、上記のようなＬＵＴ等で構成された変調データ生成回路２２から出力される変調データを入力し、それをシリアルなパルス列に変換するものである。シリアル変調信号生成回路２３としては、シフトレジスタを用いて構成することができる。例えば、ロード信号である基準画素クロックＰＣＬＫまたは画素クロックＰＣＬＫ’に従って、変調データ生成回路２２から出力される変調データを並列にロードして、高周波クロック生成回路２０からの高周波クロックＶＣＬＫに同期して順次シフト動作を行う構成により、変調データのビットパターンに対応したシリアルなパルス列のパルス変調信号が出力される。
【００９３】
図２５は、本発明の位相データなどによるパルス列変更の一例を示す。図２５は、パルス列１６の出力パルスパターンを、パルス列１４の出力パルスパターンに変換する例である。図に示すように出力パルス数１６である出力パターンを出力し、画像形成装置等で所定位置に所定濃度を出力する場合、データパターンをそのままにして、最後の２パルスを削除する場合を考える。このとき、例えば濃度が８／１６から６／１４（パルス数で濃度を考える場合）となるので、本来出力したい濃度と異なる場合が発生する。このような場合において、図２５の矢印で示すようなデータパターン変更を、メモリ又はデコーダを用いて行うことにより、濃度は７／１４となり、この例においては濃度が一致する。また、たとえ濃度が一致しなくとも、当初１６パルスでの濃度に一番近い濃度に変換する変換部を有することにより、パルス数を変更することによる濃度変化を最小限に抑制することが可能となる。
【００９４】
図２６は、本発明の位相データ等によるパルス列変更の他の例を示す。図では、パルス数１６の出力パルスパターンをパルス数１８の出力パルスパターンに変換する例を示している。図２５と同様に、パルス列内における濃度を出来る限り一致させるようにデータ変換するデータ変換部を構成し、本実施例では８／１６から９／１８へ変換する方法を矢印で示す。
【００９５】
このように、パルス列を構成するパルス数を変更する場合において、パルス数に従ったデータ変換部を持つことにより、パルス数を変更しても画像濃度等への影響を与えることのない高解像度の画像形成装置が実現できる。
【００９６】
また、本実施例では、簡単のためパルス数１６を基準に実施例を説明したが、パルス列を構成するパルス数が多いほど細かいピッチでデータ変換部を構成できるため、パルス数変更による画像濃度変化に影響の少ない構成が実現できる。
【００９７】
図２７は、本発明の位相データ等によるパルス列変更の他の例を示す。図２７は、図２５、２６とは異なる方法と構成による例である。図２７に示すように、出力パルス数は１４，１６，１８と変化させる場合を考える。出力するパルス数は１４，１６，１８と変化させるが、実際に出力できるパルス（黒又は白）は左から１４個のみとする。このとき、図に示すように、パルス数１６の場合は、パルス列中最も右側の２パルスは必ず白となり、パルス数１８の場合は、パルス列中最も右側の４パルスは必ず白となる。
【００９８】
例えば、ラスター走査型画像形成装置の場合、デューティ１００％未満でパルス出力しても、感光体上での光はガウシアン分布状となるため、黒べた画像を出力することが可能となる。そこで、図２７に示すように、デューティが１４／１８≒７７．８％を最大としてデータパターンを変更することなくパルス数を変更する構成により、前記データ変換部がなくとも高解像度の画像が得られる構成が実現できる。
【００９９】
図２８は、本発明に係るパルス変調信号生成回路の構成を示す。従来の画像形成タイミングを生成するパルス変調回路において、三角波やのこぎり波を用いる場合には、三角波やのこぎり波の直線性・再現性と動作速度の高速化が両立しない。例えば、画素クロックを２倍にする場合には、三角波またはのこぎり波の周波数を２倍にしなければパルス幅変調信号を生成できないため、高速な画素クロックになるほど良好な直線性及びスイングを有するパルス変調信号を生成することが困難となる。
【０１００】
本発明のパルス変調信号生成回路２６は、高周波クロック生成回路２０と、変調データ生成回路２２と、シリアル変調信号生成回路２３とから構成されている。高周波クロック生成回路２０では、一般に画像形成装置で必要とされる画素クロックという１ドットを表す基本的な周期よりも格段に高速な高周波クロックＶＣＬｋを生成する。変調データ生成回路２２は、図示しない画像処理ユニット等の外部から与えられた画像データに基づいて所望ビットパターンを表す変調データを生成する。シリアル変調信号生成回路２３は、変調データ生成回路２２から出力される変調データを入力して、それを高周波クロックＶＣＬＫに基づいてシリアルなパルスパターン列（パルス列）に変換し、パルス変調信号ＰＭとして出力する。例えば、外部からの変調データを直接シリアル変調信号生成回路２３へ入力するようにすれば、変調データ生成回路２２を省略することができる。
【０１０１】
前記パルス変調信号生成回路２６の最大の特徴は、シリアル変調信号生成回路２３に変調データを入力し、画素クロックよりはるかに高速な高周波クロックに基づき、変調データのビットパターンに対応するパルス列をシリアルに出力してパルス変調信号ＰＭを生成することにある。
【０１０２】
シリアル変調信号生成回路２３には例えばシフトレジスタを利用すれば良い。このため、従来のパルス変調信号を生成するための複雑な構成などは必要なく、簡単な構成で高速な動作が可能なパルス変調信号生成回路を実現することができる。図２８によるパルス列生成方法については、図２０から２７で説明したものと同様であるので、省略する。
【０１０３】
図２９は、本発明の実施例（図２８）における画素とドットイメージの関係を示す。本実施例のパルス変調信号生成回路は、パルス変調信号における１基準画素相当のパルス列に関し、１基準画素を２以上の複数のパルス列から構成される画素１、２、・・・に分解して、パルス列を生成する機能を有する。
【０１０４】
図２８のパルス変調信号生成回路を用いて、１基準画素に対して１変調データを入力しパルス列生成を行う基準画素モードと、本発明における、１基準画素に対して２以上の複数の変調データを入力し、１基準画素内で複数パターン、本実施例では２パターンのパルス列生成を行う倍速画素モードにおける画素とパルス列に基づいて生成されるドットイメージとの関係の一例を示す。
【０１０５】
図２９において、基準画素モードにおける１基準画素に対するパルス列生成のビット数を８としたとき、倍速画素モードにおける１画素あたりのパルス列生成のビット数はその半分の４ビットとなる。このとき、基準画素モードにおける１画素相当である１基準画素におけるビット数８から、倍速画素モードにおける１画素あたりのビット数４に減るため、１画素について８ビットから４ビットへのビット変換を行うことにより、１画素あたりのパルス列生成速度を向上、ここでは２倍に早めることにより、高速機に対応したパルス変調信号生成回路を構成することができる。
【０１０６】
本発明によれば、パルスパターンを生成する複雑な構成等が必要なく、極めて簡単な構成で動作速度が速い場合でも画像の高階調性を実現できるパルス変調信号生成回路を提供できる。また、これを画像形成装置に適用することにより、例えば、１ドットまたは１画素を決定する周期性の画素クロックを用いることなく、自在の時間幅で画像を形成することが可能となる。また、パルス変調部と高周波クロック生成部とを同一チップの集積回路とすることにより、小型・ローコスト・省電力の、光走査装置や画像形成装置を提供できる。
【実施例３】
【０１０７】
図３０は、本発明に係る画素クロック及びパルス変調信号生成回路を適用した光学走査装置及び画像形成装置の構成例を示す。図３０において、２００はレーザ走査光学系であり、本実施例ではシングルビーム走査光学系を示す。２０９、２１０は検出手段（フォトセンサなど）、２２０はドット位置ずれ検出・制御部、２３０は高周波クロック生成部、２４０は画素クロック生成部、２５０は画像処理部、２６０はレーザ駆動信号生成部、２７０はレーザ駆動部である。ここで、高周波クロック生成部２３０が図１６などで説明した高周波クロック生成回路２０に、画素クロック生成部２４０が同じく画素クロック制御回路２１、クロック生成回路２５に対応する。また、レーザ駆動信号生成部２６０は変調データ生成回路２２とシリアル変調信号生成回路２３に対応し、パルス変調信号生成部を構成している。
【０１０８】
図３０において、半導体レーザ２０１からのレーザ光は、コリメータレンズ２０２、シリンダーレンズ２０３を通り、ポリゴンミラー２０４により走査され、ｆθレンズ２０５、トロイダルレンズ２０６を通り、ミラー２０７で反射し、感光体２０８に入射することにより、感光体２０８上に画像（静電潜像）を形成する。この走査レーザ光の始点、終点を、検出手段であるフォトセンサ２０９、２１０により検出して、ドット位置ずれ検出・制御部２２０に入力する。ドット位置ずれ検出・制御部２２０では、フォトセンサ２０９、２１０間をレーザ光が走査される時間を測定し、基準の時間と比較するなどしてずれ量を求め、そのずれ量を補正する位相データを生成して画素クロック生成部２４０、レーザ駆動信号生成部２６０へ出力する。なお、フォトセンサ２０９の出力信号は、ライン同期信号として画像処理部２５０にも与える。また、画像処理部２５０で画像データから変調データを生成する場合には、位相データは画像処理部２５０へ与えて、レーザ駆動信号生成部２６０への出力は省略してもよい。
【０１０９】
ここで、画素クロック生成部２４０が位相データ記憶回路を具備していない場合には、ドット位置ずれ検出・制御部２２０ではライン毎に位相データを画素クロック生成部２４０へ出力するが、位相データ記憶回路を具備している場合には、前もって位相データを求めるなどして、あらかじめ画素クロック生成部２４０へ与えておくようにする。また、ドット位置ずれ検出・制御部２２０では、走査レンズの特性により生ずる走査ムラを補正するようなライン毎に常に同じ補正をするための位相データ（第１位相データ）だけでなく、ポリゴンミラーの回転ムラのようなライン毎に変化する補正にも対応するための位相データ（第２位相データ）も生成し、画素クロック生成部２４０が位相データ合成回路を具備している場合には、その位相データも画素クロック生成部２４０へ出力するようにする。
【０１１０】
画素クロック生成部２４０では、実施例１、２で説明したように、高周波クロック生成部２３０から出力される高周波クロックとドット位置ずれ検出・制御部２２０からの位相データに基づいて画素クロックを生成し、画像処理部２５０とレーザ駆動信号生成部２６０に与える。
【０１１１】
画像処理部２５０では、図示しないスキャナ等の画像入力装置で読み取られた画像を入力し、水平同期信号及び画素クロックに同期のとれた画像データを生成する。この画像データは、一般に感光体の感光特性を考慮した形で生成される。
【０１１２】
レーザ駆動信号生成部２６０では、上記のように画像データから変調データを生成し、この変調データをシリアル列に変換することで、画素クロックに同期したパルス変調信号ＰＭが出力される。このパルス変調信号ＰＭがレーザ駆動部２７０に入力され、該レーザ駆動部２７０で、半導体レーザ２０１の光がパルス変調信号ＰＭに従って変調され、感光体２０８には、位置ずれのない画像を形成することができる。
【０１１３】
なお、画像処理部２５０において、画像データから変調データを生成して、これをレーザ駆動信号生成部２６０に転送するようにしてもよい。この場合には、レーザ駆動信号生成部２６０では、直接、この変調データをシリアルパルス列に変換することになる。
【０１１４】
また、後述のマルチビーム走査装置を使用する場合には、例えば、画素クロック生成部２４０及びレーザ駆動信号生成部２６０（変調データ生成手段とシリアル変調信号生成手段）を複数用意し、さらにフォトセンサ２１１、２１２の組を複数設けることにより、複数ライン分の位相データを同時に生成し、それぞれの位相データをそれぞれの画素クロック生成部に与え、それぞれの画素クロックを生成し、また、画像処理部１３０から転送される複数走査線分の画像データについて、それぞれのレーザ駆動データ生成部で処理し、複数のパルス変調信号を出力するようにすればよい。
【０１１５】
図３１は、本発明の画素クロック及びパルス変調信号生成回路を用いた光走査装置の構成例を示す。図３１における光源ユニット８０１の背面には、半導体レーザの制御を司る駆動回路及び画素クロック生成装置が形成されたプリント基板８０２が装着され、光軸と直交する光学ハウジングの壁面に上記したスプリングにより当接され、調節ネジ８０３により傾きが合わせられ姿勢が保持される。なお、調節ネジ８０３はハウジング壁面に形成された突起部に螺合される。光学ハウジング内部には、上記したシリンダレンズ８０５、ポリゴンミラーを回転するポリゴンモータ８０８、ｆθレンズ８０６、トロイダルレンズ、および折り返しミラー８０７が各々位置決めされ支持され、また、同期検知センサを実装するプリント基板８０９は、ハウジング壁面に光源ユニットと同様、外側より装着される。光学ハウジングは、カバー８１１により上部を封止し、壁面から突出した複数の取付部８１０にて画像形成装置本体のフレーム部材にネジ固定される。
【０１１６】
本発明は、複数の光源を用いて構成する光走査装置であるマルチビーム走査装置にも適用することができる。以下、マルチビーム走査装置（マルチビーム光学系）について説明する。
【０１１７】
図３２は、マルチビーム走査装置の構成を示す。この例では、図３３に示すように、２個の発光源が間隔ｄｓ＝２５μｍでモノリシックに配列された半導体レーザアレイをｎ＝２個用い、コリメートレンズの光軸を対称として副走査方向に配置される。
【０１１８】
図３２において、半導体レーザアレイ３０１、３０２はコリメートレンズ３０３、３０４との光軸を一致させ、主走査方向に対称に射出角度を持たせ、ポリゴンミラー３０７の反射点で射出軸が交差するようレイアウトされている。各半導体レーザアレイ３０１、３０２より射出した複数のビームはシリンダレンズ３０８を介してポリゴンミラー３０７で一括して走査され、ｆθレンズ３１０、トロイダルレンズ３１１により感光体３１２上に結像される。画像処理装置内のバッファメモリには各発光源ごとに１ライン分の印字データが蓄えられ、ポリゴンミラー１面毎に読み出されて、２ラインずつ同時に記録がおこなわれる。
【０１１９】
図３３は、その光源ユニットの構成を示す。半導体レーザ４０３、４０４は各々主走査方向に所定角度、実施例では約１．５°微小に傾斜したベース部材４０５の裏側に形成した図示しないかん合穴４０５−１、４０５−２に個別に円筒状ヒートシンク部４０３−１、４０４−１をかん合し、押え部材４０６、４０７の突起４０６−１、４０７−１をヒートシンク部の切り欠き部に合わせて発光源の配列方向を合わせ、背面側からネジ４１２で固定される。また、コリメートレンズ４０８、４０９は各々その外周をベース部材４０５の半円状の取付ガイド面４０５−４、４０５−５に沿わせて光軸方向の調整を行い、発光点から射出した発散ビームが平行光束となるよう位置決めされ接着される。
【０１２０】
なお、実施例では上記したように各々の半導体レーザからの光線が主走査面内で交差するように設定するため、光線に沿ってかん合穴４０５−１、４０５−２および半円状の取付ガイド面４０５−４、４０５−５を傾けて形成している。ベース部材４０５はホルダ部材４１０に円筒状係合部４０５−３を係合し、ネジ４１３を貫通穴４１０−２を介してネジ穴４０５−６、４０５−７に螺合して固定され光源ユニットを構成する。
【０１２１】
上記した光源ユニットは、光学ハウジングの取付壁４１１に設けた基準穴４１１−１にホルダ部材の円筒部４１０−１をかん合し、表側よりスプリング６１１を挿入してストッパ部材６１２を円筒部突起４１０−３に係合することでホルダ部材４１０は取付壁４１１の裏側に密着して保持される。この時、スプリングの一端を突起４１１−２に引っかけることで円筒部中心を回転軸とした回転力を発生し、回転力を係止するように設けた調節ネジ６１３により、光軸の周りθにユニット全体を回転しピッチを調節する。アパーチャ４１５は各半導体レーザ毎にスリットが設けられ、光学ハウジングに取り付けられて光ビームの射出径を規定する。
【０１２２】
図３４は、光源ユニットの他の構成を示す。図３４は、４個の発光源を持つ半導体レーザアレイからの光ビームをビーム合成手段を用いて合成した例を示す。基本的な構成要素は図３３と同様であり、ここでは説明を省略する。
【０１２３】
本発明では、複数光源におけるデータ領域毎の位相シフト値を、隣り合う光源同士におけるデータ領域の相対的位置及びデータ領域内の位相シフトを行うクロックとが副走査方向に一致しないように、位相シフトデータの補正開始タイミングを設定することにより、複数光源間の位相シフトデータによる画像の偏り、すなわち位相シフトによる縦筋画像の発生を防止することが可能となり、位相シフトによる主走査方向の高画質化だけでなく、副走査方向の高品質な画像を得ることが可能となる。
【０１２４】
このようにして、マルチビームを構成するＬＤ毎の波長誤差により生じる光学的走査長さの差、倍率差を補正するために、画素クロックについて位相シフトを行うことにより、位相シフトの精度まで走査長さの差を補正し、走査光のばらつきを低減することが可能となる。
【０１２５】
本発明を適用した画像形成装置の構成例を図３５に示す。被走査面である感光体ドラム９０１の周囲には感光体を高圧に帯電する帯電チャージャ９０２、光走査装置９００により記録された静電潜像に帯電したトナーを付着して顕像化する現像ローラ９０３、現像ローラにトナーを供給するトナーカートリッジ９０４、ドラムに残ったトナーを掻き取り備蓄するクリーニングケース９０５が配置される。感光体ドラムへは上記したように１面毎に複数ライン同時に潜像記録が行われる。記録紙は給紙トレイ９０６から給紙コロ９０７により供給され、レジストローラ対９０８により副走査方向の記録開始のタイミングに合わせて送りだされ、感光体ドラムを通過する際に転写チャージャ９０６によってトナーが転写され、定着ローラ９０９で定着して排紙ローラ９１２により排紙トレイ９１０に排出される。
【０１２６】
本発明を、複数の感光体を有する画像形成装置であるタンデムカラー機に搭載した例を図３６に示す。タンデムカラー機は、シアン、マゼンタ、イエロー、ブラックの各色に対応した別々の感光体が必要であり、光走査光学系はそれぞれの感光体に対応して、別の光路を経て潜像を形成する。したがって、各感光体上で発生する主走査ドット位置ずれは異なる特性を有する場合が多い。
【０１２７】
本発明の画素クロック生成回路を、タンデムカラー機に適用することにより、主走査ドット位置ずれが良好に補正された高画質な画像を得ることができる。特に画質の面では主走査方向の位置ずれに対して本発明は有効であり、各ステーション間の色ずれを効果的に低減した、色再現性の良い画像が得られる。
【０１２８】
例えば、タンデムカラー機において、ステーション間の色ズレが数１０μｍ程度発生している場合、主走査位置ずれ量が１／８ドットを越えた画素クロックの位相をシフトさせ、主走査位置ずれの補正を行うことで、１２００ｄｐｉであれば１／８ドット相当である約２．６μｍ（２１．２μｍ／８）まで各色のドット位置ずれ量を低減できる。
【図面の簡単な説明】
【０１２９】
【図１】本発明の実施例１に係る画素クロック生成回路の第１の構成を示す。
【図２】実施例１のタイムチャートを示す。
【図３】高周波クロック、位相データ、基準画素クロックＰＣＬＫの各信号のタイミング図を示す。
【図４】位相データと位相シフト量の関係を示す。
【図５】画素クロック生成装置による位相シフト補正方法を示す。
【図６】本発明の画素クロックと画素の関係を示す。
【図７】本発明の画素クロックと画素の関係を示す。
【図８】本発明の他の実施例における画素クロックと画素の関係を示す。
【図９】本発明の他の実施例における画素クロックと画素の関係を示す。
【図１０】本発明における画素クロックＰＣＬＫの周期変化の実施例を示す。
【図１１】本発明の実施例１に係る画素クロック生成回路の第２の構成を示す。
【図１２】図１１に適用される位相データを示す。
【図１３】本発明の実施例１に係る画素クロック生成回路の第３の構成を示す。
【図１４】１／３速モードの画素生成を示す。
【図１５】１／４速モードの画素生成を示す。
【図１６】本発明の実施例２に係る画素クロック及びパルス変調信号生成回路の構成を示す。
【図１７】本発明の実施例２における画素クロックＰＣＬＫ’の出力イメージを示す。
【図１８】１ドットに相当するパルス列を出力するイメージを示す。
【図１９】本発明における基準画素クロックとパルス出力の関係を示す。
【図２０】従来のパルス幅変調回路を用いて生成されるパルスの一例を示す。
【図２１】従来のパルス幅変調回路を用いて生成されるパルスの一例を示す。
【図２２】従来のパルス幅変調回路を用いて生成されるパルスの一例を示す。
【図２３】本発明によるパルス出力イメージの例を示す。
【図２４】変調データ生成回路としてＬＵＴを用いた構成例を示す。
【図２５】本発明の位相データなどによるパルス列変更の一例を示す。
【図２６】本発明の位相データなどによるパルス列変更の他の例を示す。
【図２７】本発明の位相データなどによるパルス列変更の他の例を示す。
【図２８】本発明に係るパルス変調信号生成回路の構成を示す。
【図２９】図２８における画素とドットイメージの関係を示す。
【図３０】本発明を適用した光走査装置および画像形成装置の構成例を示す。
【図３１】本発明を用いた光走査装置の構成例を示す。
【図３２】マルチビーム走査装置の構成を示す。
【図３３】マルチビーム走査装置の光源ユニットを示す。
【図３４】光源ユニットの他の構成を示す。
【図３５】本発明を適用した画像形成装置の構成例を示す。
【図３６】本発明をタンデムカラー機に搭載した例を示す。
【図３７】従来技術を示す。
【図３８】他の従来技術を示す。
【符号の説明】
【０１３０】
１０  画素クロック生成回路
１１  高周波クロック生成回路
１２  カウンタ
１３  比較回路
１４  画素クロック制御回路
１５  クロック生成回路
【図１】
2005088490.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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