(57)【要約】【課題】  本発明の目的は、従来と比較してオフ電流Ｉｏｆｆが低く、ＴＦＴのチャネルの厚みを一定にでき、ソース電極などの断線が生じないＢＣＣ構造のＴＦＴおよびその製造方法を提供することにある。【解決手段】  本発明のＴＦＴ１０は、絶縁基板１２と、絶縁基板１２上のゲート線１４と、ゲート線１４を覆うようにして絶縁基板１２上に形成されたゲート絶縁膜１６と、ゲート線１４の上方において、ゲート絶縁膜１６上に形成されたａ−Ｓｉ層１８と、ａ−Ｓｉ層１８の上面の一部を露出させながらａ−Ｓｉ層１８の上面および側面に形成されたｎ＋層２０と、ｎ＋層２０の上に形成されたソース電極２２ａおよびドレイン電極２２ｂと、を含む。【選択図】    図１
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【特許請求の範囲】
【請求項１】
絶縁基板と、
前記絶縁基板上に形成されたゲート電極と、
前記ゲート電極を覆うようにして前記絶縁基板上に形成されたゲート絶縁膜と、
前記ゲート電極の上方において、前記ゲート絶縁膜上に形成された真性半導体層と、
前記真性半導体層の上面の一部を露出させながら真性半導体層の上面および側面に形成された高濃度に不純物がドーピングされた半導体層と、
前記高濃度に不純物がドーピングされた半導体層の上に形成されたソース電極およびドレイン電極と、
を含む薄膜トランジスタ。
【請求項２】
絶縁基板を準備するステップと、
前記絶縁基板上にゲート電極を形成するステップと、
前記ゲート電極を覆うようにして前記絶縁基板上にゲート絶縁膜を積層するステップと、
前記ゲート電極の上方において、前記ゲート絶縁膜上に真性半導体層を形成するステップと、
前記真性半導体層を覆うようにして前記ゲート絶縁膜の上に高濃度に不純物がドーピングされた半導体層を積層するステップと、
前記半導体層の上に金属層または電気伝導性を持つ材料を積層するステップと、
前記金属層をエッチングしてソース電極およびドレイン電極を形成するステップと、
前記真性半導体層上の高濃度にドーピングされた半導体層をエッチングして真性半導体層の一部を露出させるステップと、
を含む薄膜トランジスタの製造方法。
【請求項３】
前記真性半導体層の一部を露出させるステップにおいて、真性半導体層の上面および側面以外に積層された高濃度に不純物がドーピングされた半導体層をエッチングするステップを含む請求項２に記載の製造方法。
【請求項４】
前記エッチングするステップにおいて、エッチングのターゲットが高濃度に不純物がドーピングされた半導体層からゲート絶縁膜に変化したことを検出する請求項３に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶ディスプレイなどのアレイ基板に形成される薄膜トランジスタ（TFT
: Thin Film Transistor）およびその製造方法に関するものである。
【背景技術】
【０００２】
現在、液晶ディスプレイのアレイ基板に広く用いられているＴＦＴとしてチャネルエッチ型が挙げられる（特許文献１、特許文献２参照）。
【０００３】
チャネルエッチ型のＴＦＴ３０は、一般的に図３（ｅ）に示すような構造になっている。このチャネルエッチ型のＴＦＴ３０の製造方法は、以下の（１）〜（９）の工程でおこなう。
【０００４】
（１）ガラスなどの絶縁基板３２を準備する。
【０００５】
（２）図３（ａ）に示すように、絶縁基板３２の上にゲート線３４を形成する。形成方法は、スパッタ法でＭｏなどを積層し、パターニングする方法である。
【０００６】
（３）形成されたゲート線３４を覆うようにして、絶縁基板３２上にゲート絶縁膜３６、ＴＦＴのチャネル３９となるｉ型ａ−Ｓｉ（Intrinsic Amorphous Silicon）層３８、ＴＦＴのｎ＋領域となるｎ＋型ａ−Ｓｉ層（n+ Amorphous Silicon）４０を連続して積層する。積層方法は、ＣＶＤ（Chemical Vapor Deposition）などである。大気にさらさずに連続して積層した場合、例えばｉ型ａ−Ｓｉ層３８とｎ＋型ａ−Ｓｉ層４０との界面のコンタクトを良好にすることができる。
【０００７】
（４）図３（ｂ）に示すように、いわゆるＴＦＴ３０のアイランド部４１を形成する。形成方法は、周知の方法でｎ＋型ａ−Ｓｉ層４０の上にレジストパターンを形成し、ｎ＋型ａ−Ｓｉ層４０とｉ型ａ−Ｓｉ層３８をエッチングする方法である。
【０００８】
（５）レジストパターンを除去し、ＴＦＴ３０のソース電極４２ａやドレイン電極４２ｂとなる金属または電気伝導性を有する材料を積層する。金属としては、Ｍｏなどを使用する。
【０００９】
（６）周知のパターニング方法によって金属をエッチングし、ソース電極４２ａやドレイン電極４２ｂを形成する。
【００１０】
（７）図３（ｃ）に示すように、ｎ＋型ａ−Ｓｉ層４０の一部をエッチングする。これは、一般的に「チャネルカット」と呼ばれている。このエッチングのときに、オーバーエッチングによりｉ型ａ−Ｓｉ層３８も一部エッチングされる。
【００１１】
（８）図３（ｄ）に示すように、パシベーション膜４４を成膜し、ソース電極４２ａの上方にビアホール４６を形成する。
【００１２】
（９）図３（ｅ）に示すように、ビアホール４６を介して画素電極４８とソース電極２２ａとを接続し、ＴＦＴ３０が形成される。
【００１３】
チャネルエッチ型のメリットとしては、短チャネル化、省プロセス化といったことが挙げられる。
【００１４】
短チャネル化とは、エッチストッパ型のＴＦＴと比較してチャネル３９の長さを短くできることである。エッチストッパ型のＴＦＴは、チャネルエッチ型のＴＦＴ３０と異なり、チャネル上にエッチングストッパーを有する。エッチングストッパーは、フォトレジストを塗布し、ゲート線をマスクとした裏面露光をおこない、現像をおこなうことによって形成する。したがって、短チャネル化は、ゲート線の幅によって制限される。
【００１５】
チャネルエッチ型のＴＦＴ３０は、裏面露光をおこなうことがないため、チャネル３９の長さはゲート線３４の幅に影響されない。チャネル３９の長さは、ゲート線３４の幅よりも短くすることができる。チャネル３９の長さが短くなることによってＴＦＴ３０を小型化できる。液晶ディスプレイのアレイ基板のＴＦＴ３０に使用した場合、短チャネル化によって液晶ディスプレイの開口率を上げる効果がある。
【００１６】
フォトリークの減少について説明する。ＴＦＴ３０を液晶ディスプレイのアレイ基板に使用した場合、液晶ディスプレイのバックライトの光はアレイ基板を通過することとなる。フォトリークは、チャネル３９およびその周縁の空乏領域に光が当たることによってチャネル３９の容量が変化し、電流が流れてしまうことである。
【００１７】
省プロセス化について説明する。チャネルエッチ型のＴＦＴ３０は、エッチストッパ型のＴＦＴと比較してエッチングストッパーを形成するための裏面露光を必要とせず、製造工程が少なくなる。製造工程が少なくできるため、アレイ基板の製造コストを下げる効果がある。
【００１８】
しかし、一般的にエッチストッパ型のＴＦＴと比較して、チャネルエッチ型のＴＦＴ３０は、ゲート電圧Ｖｇがマイナスにシフトし、オフ電流Ｉｏｆｆが高い（図４参照）。特に、いわゆるKick Back領域においてオフ電流Ｉｏｆｆが高くなっている。オフ電流Ｉｏｆｆとは、ゲート電圧Ｖｇを逆バイアスにしたときに、ソース・ドレイン間に流れる電流Ｉｄ（キャリアの流れ）である。逆バイアスを大きくすると、電子ではなくホールが移動して電流Ｉｄが流れてしまう。
【００１９】
オフ電流Ｉｏｆｆが高い理由は、上記（７）の工程時のオーバーエッチングによってｉ型ａ−Ｓｉ層３８が少しエッチングされ、その表面に欠陥準位が発生したり、エッチング生成物が推積したりするためである。オフ電流Ｉｏｆｆが高いために、液晶ディスプレイにおいて、不要な液晶の動作や電力消費が発生してしまうおそれがある。
【００２０】
一般にドライエッチングをおこなったとき、エンドポイントは光強度の変化で検出することができる。詳述すると、エッチングガスとエッチングされた材料との反応過程で生じるガスがプラズマ雰囲気下で励起・失活する際に光を発する。この光強度が変化したとき、エッチングされている材料が変化したこととなり、エッチングのエンドポイントとなる。
【００２１】
しかし、チャネルエッチ型のＴＦＴ３０は、チャネルカット時にｎ＋型ａ−Ｓｉ層４０、ｉ型ａ−Ｓｉ層３８がアイランド部４１にしかなく、ｎ＋型ａ−Ｓｉ層４０とｉ型ａ−Ｓｉ層３８は同質の材料であることと、ガラス基板の面積に対してエッチングされるｎ＋型ａ−Ｓｉ層４０の面積が小さい（面積10%以下）ため、上述した光強度の変化が起こりにくい。したがって、エンドポイントが検出できず、エッチング深さのコントロールが難しい。ｉ型ａ−Ｓｉ層３８の厚み、すなわちチャネル３９の厚みを一定にできず、ＴＦＴ３０の特性がばらつきやすい問題がある。
【００２２】
製造装置の都合上、ｎ＋型ａ−Ｓｉ層４０とｉ型ａ−Ｓｉ層３８との積層を、大気解放を挟んで不連続でおこなうと、層間の界面に酸化膜が形成される。この酸化膜がエッチングストッパーとなり、上記（４）の工程でアイランド部４１の側面に凹凸が発生する。この凹凸によって、上記（５）の金属の積層がうまくできず、ソース電極４２ａなどの形成時のウェットエッチングでソース電極４２ａなどに断線を生じるおそれがある。
【００２３】
【特許文献１】特開平８−８４４０号公報
【特許文献２】特開２０００−１０１０９１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
本発明の目的は、従来と比較してオフ電流Ｉｏｆｆが低く、ＴＦＴのチャネルの厚みを一定にでき、ソース電極などの断線が生じないチャネルエッチ型のＴＦＴおよびその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
本発明のＴＦＴの要旨は、絶縁基板と、前記絶縁基板上のゲート電極と、前記ゲート電極を覆うようにして前記絶縁基板上に形成されたゲート絶縁膜と、前記ゲート電極の上方において、前記ゲート絶縁膜上に形成された真性半導体層と、前記真性半導体層の上面の一部を露出させながら真性半導体層の上面および側面に形成された高濃度に不純物がドーピングされた半導体層と、前記高濃度に不純物がドーピングされた半導体層の上に形成されたソース電極およびドレイン電極と、を含むことである。
【００２６】
本発明のＴＦＴの製造方法の要旨は、絶縁基板を準備するステップと、前記絶縁基板上にゲート電極を形成するステップと、前記ゲート電極を覆うようにして前記絶縁基板上にゲート絶縁膜を積層するステップと、前記ゲート電極の上方において、前記ゲート絶縁膜上に真性半導体層を形成するステップと、前記真性半導体層を覆うようにして前記ゲート絶縁膜の上に高濃度に不純物がドーピングされた半導体層を積層するステップと、前記半導体層の上に金属層または電気伝導性を持つ材料を積層するステップと、前記金属層をエッチングしてソース電極およびドレイン電極を形成するステップと、前記真性半導体層上の高濃度にドーピングされた半導体層をエッチングして真性半導体層の一部を露出させるステップと、を含む。
【００２７】
前記真性半導体層の一部を露出させるステップにおいて、真性半導体層の上面および側面以外に積層された高濃度に不純物がドーピングされた半導体層をエッチングするステップを含む。
【００２８】
前記エッチングするステップにおいて、エッチングのターゲットが高濃度に不純物がドーピングされた半導体層からゲート絶縁膜に変化したことを検出する。
【発明の効果】
【００２９】
本発明は、真性半導体層を高濃度にドーピングした半導体層によって上面および側面を覆う。したがって、必ず高濃度にドーピングした半導体層をホールが通過するため、オフ電流Ｉｏｆｆを下げることができる。
【００３０】
高濃度にドーピングした半導体層をゲート絶縁膜の上にも積層し、その後に、高濃度にドーピングした半導体層がすべてエッチングされ、ゲート絶縁膜が露出すると、ドライエッチング時の光強度の違いが顕著になり、エッチングのエンドポイントを検出することが容易になる。したがって、高濃度にドーピングした半導体層のエンドポイント時間に対応して、真性半導体層のエッチング量を決められるため、真性半導体層のエッチング深さが一定となりＴＦＴ特性のばらつきを小さくできる。また、結果としてオーバーエッチングの量を減らせる可能性があり、真性半導体層に生じる欠陥準位も小さくできる。
【００３１】
一般的に真性半導体層と高濃度にドーピングした半導体層とは連続して成膜をおこなうが、何らかの制限で不連続の成膜となる場合もある。この場合、層の界面に酸化膜ができるが、真性半導体層を積層した後にエッチングをおこない、その後に高濃度にドーピングした半導体層を積層する。したがって、酸化膜によって界面に凹凸ができず、さらに高濃度にドーピングした半導体層が真性半導体層の側面にあるため、ソース電極などの断線のおそれが小さくなる。
【発明を実施するための最良の形態】
【００３２】
本発明のＴＦＴおよびその製造方法について説明する前に、本発明に至るコンセプトについて説明する。
【００３３】
（Ａ）従来技術で説明したオフ電流Ｉｏｆｆが高い原因について種々検討した結果、従来のＴＦＴの製造方法以外にもＴＦＴの構造に原因があると言う結論に達した。説明すると、ドレイン−ソース電極間のキャリアの流れは電極から直接ｉ型ａ−Ｓｉ層に流れるのではなく、ｎ＋型ａ−Ｓｉ層を介してｉ型ａ−Ｓｉ層に流れなくてはならない。
【００３４】
しかし、図３（ｅ）に示す従来のＴＦＴ３０は、ｉ型ａ−Ｓｉ層３８の側面がソース電極４２ａやドレイン電極４２ｂに接続されている。ゲート電圧が負、ソース電極が負、ドレイン電極が正に印加されている場合、ホールがキャリアとなる。この場合、ホールは、ｉ型ａ−Ｓｉ層３８からｎ＋型ａ−Ｓｉ層４０には流れにくいが、ｉ型ａ−Ｓｉ層３８からソース電極４２ａへは直接流れ込んでしまう。これが、ゲート電圧が負の場合に、オフ電流Ｉｏｆｆを高くする原因であると考えられる。したがって、従来のＴＦＴ３０の構造を変えることにより、オフ電流Ｉｏｆｆを下げることができると考えられる。
【００３５】
（Ｂ）チャネルカット時のエンドポイントを検出しにくいのはｎ＋型ａ−Ｓｉ層とｉ型ａ−Ｓｉ層が同質の半導体であることと、ガラス基板の面積に対してエッチングされるｎ＋型ａ−Ｓｉ層４０の面積が小さい（面積10%以下）からである。したがって、ｎ＋型ａ−Ｓｉ層のエッチング面積が大きく、かつ、その下に異質の材料があればエンドポイントが検出できることが考えられる。
【００３６】
（Ｃ）ｉ型ａ−Ｓｉ層とｎ＋型ａ−Ｓｉ層とを不連続に積層した場合に酸化膜が形成され、ソース電極などが断線してしまう。したがって、ソース電極などを形成する際に酸化膜の影響をなくすことができれば、ソース電極などの断線を防止できることが考えられる。
【００３７】
次に、以上の考えに基づいて発明された本発明のＴＦＴについて図面を用いて説明する。本発明のＴＦＴはチャネルエッチ型のＴＦＴであり、液晶ディスプレイや有機ＥＬディスプレイなどのアレイ基板に形成されるものである。また、ＴＦＴは、ｎチャネル型である。
【００３８】
図１（ｅ）に示す本発明のＴＦＴ１０は、絶縁基板１２と、絶縁基板１２上のゲート線１４と、ゲート線１４を覆うようにして絶縁基板１２上に形成されたゲート絶縁膜１６と、ゲート線１４の上方において、ゲート絶縁膜１６上に形成された真性半導体層１８と、真性半導体層１８の上面の一部を露出させながら真性半導体層１８の上面および側面に形成された高濃度に不純物がドーピングされた半導体層２０と、高濃度に不純物がドーピングされた半導体層２０の上に形成されたソース電極２２ａおよびドレイン電極２２ｂとを含む。
【００３９】
ＴＦＴ１０は液晶ディスプレイなどのアレイ基板に使用するため、絶縁基板１２はガラス基板などを使用する。なお、液晶ディスプレイなど以外に本発明のＴＦＴ１０を使用するのであれば、絶縁基板１２は透明でなくてもよい。
【００４０】
ゲート線１４は、絶縁基板１２上に敷設されたものであり、ＴＦＴ１０の箇所ではゲート電極の役割を果たす。ゲート線１４は、Ｍｏ、Ａｌ、Ｃｒ、Ｔａ、Ｔｉ、Ｗ、Ａｇ、Ｃｕ、およびこれらの合金などで形成する。
【００４１】
ゲート絶縁膜１６はＳｉＮｘ、ＳｉＯｘ、ＳｉＯｘＮｙなどを使用する。一般的に、ゲート絶縁膜１６の厚みや比誘電率によってＴＦＴ１０の特性が変化する。
【００４２】
真性半導体層１８は、ｉ型ａ−Ｓｉである。以下、真性半導体層１８をｉ型ａ−Ｓｉ層と記載する。ｉ型ａ−Ｓｉ層１８はＴＦＴ１０のチャネルとなる。ｉ型ａ−Ｓｉ層１８の長さはゲート線１４の幅よりも長くなっている。ｉ型ａ−Ｓｉ層１８の側面は絶縁基板１２に対して傾斜させる。ｉ型ａ−Ｓｉ層１８の側面に高濃度にドーピングした半導体層２０を形成しやすくするためである。
【００４３】
高濃度に不純物がドーピングされた半導体層２０は、ＴＦＴ１０のｎ＋領域である。以下、高濃度に不純物がドーピングされた半導体層２０をｎ＋型ａ−Ｓｉ層と記載する。不純物としてはリン（Ｐ）などであり、この不純物の濃度が高くなっている。従来と異なり、ｎ＋型ａ−Ｓｉ層２０がｉ型ａ−Ｓｉ層１８の側面にも形成されている。ドレイン−ソース電極間において、必ずｎ＋型ａ−Ｓｉ層２０を介してキャリアが流れることになる。したがって、オフ電流Ｉｏｆｆを下げることができる。
【００４４】
ソース電極２２ａ、ドレイン電極２２ｂはゲート線１４と同様の材料で形成されている。
【００４５】
その他、ＴＦＴ１０の表面にパシベーション膜２４を設ける。パシベーション膜２４は、ＳｉＮｘなどの絶縁膜を使用する。また、パシベーション膜２４にビアホール２６を設け、ソース電極２２ａを画素電極２８に接続する。
【００４６】
本発明は、従来と比較してｎ＋型ａ−Ｓｉ層２０がｉ型ａ−Ｓｉ層１８の側面に延長された構成となっている。この構成により、ドレイン電極２２ｂやソース電極２２ａとｉ型ａ−Ｓｉ層１８が直接接続されることはない。したがって、ｎ＋型ａ−Ｓｉ層２０を介さずにチャネル１９にキャリアが流れることがなく、オフ電流Ｉｏｆｆを下げることができる。これは、上記（Ａ）の考えに基づいて新規なＴＦＴ１０を構成した効果である。
【００４７】
次に、ＴＦＴ１０の製造方法について説明する。（１）ガラスなどの絶縁基板１２を洗浄などして準備する。
【００４８】
（２）図１（ａ）に示すように、絶縁基板１２上にゲート線１４を形成する。形成は、Ｍｏなどをスパッタ法で積層し、周知のパターニング方法で形成する。
【００４９】
（３）図１（ｂ）に示すように、ゲート線１４を覆うようにして絶縁基板１２上にゲート絶縁膜１６を積層する。ゲート絶縁膜１６はＣＶＤで積層する。
【００５０】
（４）また、図１（ｂ）に示すように、ゲート線１４の上方において、ゲート絶縁膜１６上にＴＦＴ１０のｉ型ａ−Ｓｉ層１８を形成する。形成は、ＣＶＤなどで真性半導体を積層し、パターニングすることによって形成する。本発明においては、真性半導体と高濃度にドーピングされた半導体とを連続して積層しない。これは、後にｉ型ａ−Ｓｉ層１８の側面をｎ＋型ａ−Ｓｉ層２０に接触させるためである。また、ｉ型ａ−Ｓｉ層１８の側面を傾斜させるようにエッチングすることより、ｎ＋型ａ−Ｓｉ層２０をｉ型ａ−Ｓｉ層１８の側面に接触させやすくなる。
【００５１】
（５）図２に示すように、ｉ型ａ−Ｓｉ層１８を覆うようにして高濃度にドーピングされた半導体２１を積層し、続けて金属または電気伝導性を有する材料を積層する。従来と異なり、高濃度にドーピングされた半導体２１がゲート絶縁膜１６の上にも積層される。これは、後のエッチングのときに、エンドポイントを検出するためである。
【００５２】
（６）積層された金属または電気伝導性を有する材料をパターニングしてソース電極２２ａおよびドレイン電極２２ｂを形成する。パターニングの際のエッチングはウェットエッチングなどでおこなう。
【００５３】
（７）図１（ｃ）に示すように、ｉ型ａ−Ｓｉ層１８上の高濃度にドーピングされた半導体２１をエッチングしてｉ型ａ−Ｓｉ層１８の一部を露出させる。これは、いわゆるチャネルカットである。エッチングの際、ｉ型ａ−Ｓｉ層１８の上面および側面以外に積層された高濃度にドーピングされた半導体２１もエッチングする。これによりＴＦＴ１０のｎ＋領域が形成される。上記（６）の工程のパターニングで形成したレジストパターンは除去せず、（７）の工程のエッチングにおいてもレジストパターンとして使用する。エッチングはドライエッチングによっておこなう。
【００５４】
（８）図１（ｄ）に示すように、パシベーション膜２４を成膜し、ソース電極２２ａの上方にビアホール２６を形成する。
【００５５】
（９）図１（ｅ）に示すように、ビアホール２６を介して画素電極２８とソース電極２２ａとを接続し、ＴＦＴ１０が完成する。
【００５６】
上記（７）の工程のドライエッチングのとき、エッチングのターゲットが高濃度にドーピングされた半導体２１からゲート絶縁膜１６に変化したことを検出する。検出は、エッチングガスとエッチングされた材料とが反応して発光するのを利用する。すなわち、エッチングのターゲットが、高濃度にドーピングされた半導体２１からゲート絶縁膜１６に変化したときに、光強度が変化するのを検出する。従来であれば、高濃度にドーピングされた半導体２１から真性半導体に変化しても材料としての大きな違いがなく、エッチングされる半導体２１の面積が小さいために光強度の変化が起きなかった。本発明であれば、ゲート絶縁膜１６の上にも高濃度にドーピングされた半導体２１を積層しているため、その半導体２１からゲート絶縁膜１６にターゲットが変化したとき光強度の変化がおきる。エッチングのエンドポイントを検出することが容易である。したがって、ｉ型ａ−Ｓｉ層１８の厚みを一定にすることができ、ＴＦＴ１０の特性のばらつきを小さくすることができる。これは、上記（Ｂ）の考えに基づいて、高濃度にドーピングされた半導体２１をゲート絶縁膜１６の上にも積層するようにした効果である。
【００５７】
真性半導体と高濃度にドーピングした半導体２１を積層するときに不連続成膜となった場合、界面に酸化膜が生じてしまう。本発明であれば、真性半導体を積層した後にエッチングをおこない、その後、ｎ＋型ａ−Ｓｉ層２０となる半導体２１を積層するため、酸化膜によって界面に凹凸が生じない。さらに、ｉ型ａ−Ｓｉ層１８の側面がｎ＋型ａ−Ｓｉ層２０によって覆われ、ソース線２２ａなどが断線しにくくなる。これは、上記（Ｃ）の考えに基づいて、真性半導体と高濃度にドーピングした半導体２１とを同時にエッチングするのではなく、ｉ型ａ−Ｓｉ層１８を先に形成してから高濃度にドーピングした半導体２１を積層するようにした効果である。
【００５８】
以上、本発明について説明したが本発明は上記の実施形態に限定されることはない。その他、本発明は、主旨を逸脱しない範囲で当業者の知識に基づき種々の改良、修正、変更を加えた態様で実施できるものである。
【図面の簡単な説明】
【００５９】
【図１】本発明のＴＦＴの構成を示す断面図であり、（ａ）は絶縁基板にゲート線を形成した図であり、（ｂ）はｉ型ａ−Ｓｉ層を形成した図であり、（ｃ）はチャネルカットをおこなった図であり、（ｄ）はパシベーション膜を成膜下図であり、（ｅ）はソース電極に透明導電膜を接続した図である。
【図２】ｉ型ａ−Ｓｉ層の上以外のゲート絶縁膜の上にもｎ＋型ａ−Ｓｉ層を積層した図である。
【図３】従来のＴＦＴの構成を示す断面図であり、（ａ）は絶縁基板にゲート線を形成した図であり、（ｂ）はアイランド部を形成した図であり、（ｃ）はチャネルカットをおこなった図であり、（ｄ）はパシベーション膜を成膜下図であり、（ｅ）はソース電極に透明導電膜を接続した図である。
【図４】チャネルエッチ型とエッチストッパ型のＴＦＴの特性の違いを示すグラフである。
【符号の説明】
【００６０】
１０，３０：薄膜トランジスタ（ＴＦＴ）
１２，４２：絶縁基板
１４，４４：ゲート線
１６，４６：ゲート絶縁膜
１８，４８：ｉ型ａ−Ｓｉ層
１９，３９：チャネル
２０，４０：ｎ＋型ａ−Ｓｉ層
２２ａ，４２ａ：ソース電極
２２ｂ，４２ｂ：ドレイン電極
２４，４４：パシベーション膜
２６，４６：ビアホール
２８，４８：画素電極
４１：アイランド部
【図１】
2005353648.tif 000003
【図２】
2005353648.tif 000004
【図３】
2005353648.tif 000005
【図４】
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