(57)【要約】【課題】  キャパシタの特性や信頼性の悪化を防止することが可能な半導体装置を提供する。【解決手段】  半導体基板１００と、半導体基板の上方に設けられ、下部電極１１６，１１７，１１８と、上部電極１２０，１２１と、下部電極と上部電極との間に設けられた誘電体膜１１９とを含むキャパシタと、を備えた半導体装置であって、上部電極は、誘電体膜上に設けられ且つペロブスカイト構造を有する金属酸化物で形成された第１の導電膜１２０と、第１の導電膜上に設けられ且つイリジウムを含む第２の導電膜１２１とを含む。【選択図】      図５
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、
を備え、
前記上部電極は、前記誘電体膜上に設けられ且つペロブスカイト構造を有する金属酸化物で形成された第１の導電膜と、前記第１の導電膜上に設けられ且つイリジウムを含む第２の導電膜とを含む
ことを特徴とする半導体装置。
【請求項２】
前記第２の導電膜は、該第２の導電膜を貫通する穴を有する
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記上部電極に接続され且つ前記穴内に形成された部分を含む第３の導電膜をさらに備えた
ことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第３の導電膜は、前記穴を規定する前記第２の導電膜の側面に接触している
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記キャパシタを覆う絶縁膜をさらに備えた
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記上部電極に接続され且つ前記絶縁膜及び前記第２の導電膜を貫通する穴内に形成された部分を含む第３の導電膜をさらに備えた
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記絶縁膜は、ＣＶＤ法によって形成されたものである
ことを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記半導体基板上に設けられ且つ前記キャパシタに電気的に接続されたトランジスタをさらに備えた
ことを特徴とする請求項１に記載の半導体装置。
【請求項９】
前記第２の導電膜は、イリジウム膜及びイリジウム酸化物膜の中から選択されたものである
ことを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記金属酸化物は、Ｒｕ、Ｃｏ及びＮｉの少なくとも一つを含む
ことを特徴とする請求項１に記載の半導体装置。
【請求項１１】
前記金属酸化物は、ＳｒＲｕＯ3 、（Ｌａ,Ｓｒ）ＣｏＯ3 、ＢａＲｕＯ3 及びＬａＮｉＯ3 の中から選択されたものである
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記誘電体膜は強誘電体膜を含む
ことを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタを有する半導体装置に関する。
【背景技術】
【０００２】
近年、キャパシタの誘電体膜に強誘電体膜を用いた強誘電体メモリ、すなわちＦｅＲＡＭ（Ferroelectric Random Access Memory）の開発が進められている。
【０００３】
強誘電体メモリに用いられる代表的な強誘電体膜としては、ペロブスカイト構造を有するＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）があげられる。強誘電体膜としてＰＺＴ膜を用いた場合、疲労特性の改善等の観点から、キャパシタの電極にはＳｒＲｕＯ3 膜（ＳＲＯ膜）等のペロブスカイト構造を有する導電性金属酸化物膜が用いられる。
【０００４】
従来の強誘電体キャパシタでは、キャパシタの上部電極として、ＳＲＯ膜とＰｔ膜との積層膜が広く用いられている（例えば、特許文献１参照）。しかしながら、ＳＲＯ膜上にＰｔ膜を設けた電極構造では、Ｐｔが極めて高い触媒作用を有しているため、Ｐｔの触媒作用によってＳＲＯやＰＺＴが還元され、キャパシタの特性や信頼性に悪影響を与えるおそれがある。例えば、キャパシタ構造を覆う層間絶縁膜をＣＶＤ法によって形成する際、成膜雰囲気中には水素が含まれている。また、キャパシタのパターニング用のフォトレジストをアッシングによって除去する際、アッシング雰囲気中にはフォトレジストから生じた水素が含まれている。したがって、これらの工程において、Ｐｔの触媒作用によってＳＲＯやＰＺＴが還元されるおそれがある。
【特許文献１】特開２０００−２０８７２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
このように、キャパシタの上部電極としてペロブスカイト構造を有する導電性金属酸化物膜とＰｔ膜との積層膜を用いた場合、Ｐｔの触媒作用によってＳＲＯ等の導電性金属酸化物膜やＰＺＴ等の強誘電体膜が還元され、キャパシタの特性や信頼性を悪化させるという問題があった。
【０００６】
本発明は、上記従来の課題に対してなされたものであり、キャパシタの特性や信頼性の悪化を防止することが可能な半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一視点に係る半導体装置は、半導体基板と、前記半導体基板の上方に設けられ、下部電極と、上部電極と、前記下部電極と前記上部電極との間に設けられた誘電体膜とを含むキャパシタと、を備え、前記上部電極は、前記誘電体膜上に設けられ且つペロブスカイト構造を有する金属酸化物で形成された第１の導電膜と、前記第１の導電膜上に設けられ且つイリジウムを含む第２の導電膜とを含むことを特徴とする。
【発明の効果】
【０００８】
本発明によれば、キャパシタの上部電極にイリジウムを含む導電膜を用いることで、キャパシタの特性や信頼性を向上させることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図面を参照して説明する。
【００１０】
図１〜図５は、本発明の実施形態に係る半導体装置の製造工程を模式的に示した断面図である。
【００１１】
まず、図１に示すように、ｐ型シリコン基板（半導体基板）１００上に、ＳＴＩ（Sallow  Trench  Isolation）構造の素子分離領域１０１を形成する。続いて、ＭＩＳトランジスタを以下のようにして形成する。
【００１２】
まず、ゲート絶縁膜１０２として、熱酸化により厚さ６ｎｍ程度のシリコン酸化膜を形成する。続いて、ゲート絶縁膜１０２上に、砒素をドープしたｎ+ 型多結晶シリコン膜１０３を形成する。さらに、多結晶シリコン膜１０３上にＷＳｉx 膜１０４及びシリコン窒化膜１０５を形成する。その後、多結晶シリコン膜１０３、ＷＳｉx 膜１０４及びシリコン窒化膜１０５を、通常の光リソグラフィー法及びＲＩＥ法により加工して、ゲート電極を形成する。続いて、全面にシリコン窒化膜１０６を堆積する。さらに、ＲＩＥを行い、ゲート電極の側壁上にシリコン窒化膜１０６からなる側壁スペーサを形成する。なお、詳細な説明は省くが、本工程において、イオン注入及び熱処理により、ソース／ドレイン領域１０７が形成される。
【００１３】
次に、図２に示すように、ＣＶＤ（化学的気相成長）法により全面にシリコン酸化膜（層間絶縁膜）１０８を堆積し、さらにＣＭＰ法により平坦化処理を行う。続いて、一方のソース／ドレイン領域１０７に達するコンタクトホールをシリコン酸化膜１０８に形成する。その後、スパッタリング法或いはＣＶＤ法によりチタン膜を堆積する。続いて、フォーミングガス中で熱処理を行うことによりチタン膜を窒化して、ＴｉＮ膜１１０を形成する。さらに、ＣＶＤ法によりタングステン膜１１１を堆積する。続いて、ＣＭＰ法によりコンタクトホール外のＴｉＮ膜１１０及びタングステン膜１１１を除去し、コンタクトホール内にＴｉＮ膜１１０及びタングステン膜１１１を残す。これにより、一方のソース／ドレイン領域１０７に接続されたプラグが形成される。
【００１４】
その後、全面にＣＶＤ法によりシリコン窒化膜１１２を堆積する。さらに、もう一方のソース／ドレイン領域１０７に達するコンタクトホールを形成する。続いて、上述した方法と同様の方法により、ＴｉＮ膜１１４及びタングステン膜１１５をコンタクトホール内に形成する。これにより、他方のソース／ドレイン領域１０７に接続されたプラグが形成される。
【００１５】
次に、図３に示すように、厚さ１０ｎｍのチタン膜１１６、厚さ１００ｎｍのプラチナ膜１１７及び厚さ１０ｎｍのＳｒＲｕＯ3 膜（ＳＲＯ膜）１１８を、スパッタリング法によって順次堆積する。続いて、酸素雰囲気中でのＲＴＡ（Rapid Thermal Annealing）により、ＳＲＯ膜１１８の結晶化を行う。その後、キャパシタの誘電体膜として、厚さ１４０ｎｍのＰｂ(ＺｒxＴｉ1-x )Ｏ3 膜（ＰＺＴ膜）１１９をスパッタリング法によって形成する。さらに、酸素雰囲気中でのＲＴＡにより、ＰＺＴ膜１１９の結晶化を行う。その後、ペロブスカイト構造を有する導電性金属酸化物膜として、厚さ１００ｎｍ以下（例えば５０ｎｍ）のＳＲＯ膜（第１の導電膜）１２０をスパッタリング法によって堆積する。さらに、酸素雰囲気中でのＲＴＡにより、ＳＲＯ膜１２０の結晶化を行う。続いて、厚さ２０ｎｍのイリジウム（Ｉｒ）膜（第２の導電膜）１２１をスパッタリング法によって堆積する。
【００１６】
次に、ＣＶＤ法によって全面にシリコン酸化膜（図示せず）を堆積する。続いて、光リソグラフィー法によって、シリコン酸化膜上にフォトレジストパターン（図示せず）を形成する。さらに、フォトレジストパターンをマスクとして、ＲＩＥ法によってシリコン酸化膜をパターンニングする。フォトレジストパターンを除去した後、パターニングされたシリコン酸化膜をマスクとして、ＲＩＥ法により、イリジウム膜１２１、ＳＲＯ膜１２０及びＰＺＴ膜１１９をエッチングする。さらに、光リソグラフィー法及びＲＩＥ法によって、ＳＲＯ膜１１８、プラチナ膜１１７及びチタン膜１１６をパターニングする。
【００１７】
このようにして、チタン膜１１６、プラチナ膜１１７及びＳＲＯ膜１１８の積層構造を有する下部電極と、ＰＺＴ膜１１９で形成された強誘電体膜（誘電体膜）と、ＳＲＯ膜１２０及びイリジウム膜１２１の積層構造を有する上部電極とを備えた強誘電体キャパシタが形成される。
【００１８】
上述したキャパシタ構造の形成工程では、すでに述べたように、フォトレジストのアッシング等において、ＰＺＴ膜やＳＲＯ膜が水素を含んだ雰囲気に晒される。本実施形態では、従来のような触媒作用の極めて高いプラチナ膜ではなく、触媒作用の低いイリジウム膜を上部電極に用いている。したがって、ＰＺＴ膜やＳＲＯ膜が水素を含んだ雰囲気に晒されても、ＰＺＴ膜やＳＲＯ膜の還元を抑制することができる。
【００１９】
次に、図４に示すように、ＣＶＤ法によって全面にシリコン酸化膜（層間絶縁膜）１２２を形成し、シリコン酸化膜１２２によってキャパシタ構造を覆う。このＣＶＤ法によるシリコン酸化膜１２２の形成工程では、すでに述べたように、ＰＺＴ膜やＳＲＯ膜が水素を含んだ成膜雰囲気に晒される。本実施形態では、触媒作用の低いイリジウム膜を上部電極に用いているため、このシリコン酸化膜形成工程においてもＰＺＴ膜やＳＲＯ膜の還元を抑制することができる。
【００２０】
その後、光リソグラフィー法及びＲＩＥ法によって、シリコン酸化膜１２２及びイリジウム膜１２１をエッチングし、ＳＲＯ膜１２０に達するコンタクトホール１２３を形成する。このコンタクトホール１２３はイリジウム膜１２１を貫通しているため、ＳＲＯ膜１２０の表面が露出する。続いて、キャパシタ構造形成用のＲＩＥ工程時やシリコン酸化膜（層間絶縁膜）１２２形成工程用のＣＶＤ工程時にＰＺＴ膜１１９等に生じたプロセスダメージを回復するため、酸素雰囲気下において４５０℃程度の温度で熱処理を行う。イリジウム膜は酸素バリア性が高いが、コンタクトホール１２３はイリジウム膜１２１を貫通しているため、コンタクトホール１２３を通してＰＺＴ膜やＳＲＯ膜に酸素を十分に供給することができる。したがって、酸素バリア性の高いイリジウム膜を用いても、プロセスダメージを十分に回復することができる。また、酸素は下部電極まで達する場合もあるが、４５０℃程度の低温で熱処理を行うため、下部電極下のプラグ（タングステン膜１１５）が酸化されることはほとんどない。
【００２１】
次に、図５に示すように、全面にＴｉＮ膜（第３の導電膜）１２４を形成する。続いて、ＴｉＮ膜１２４をパターニングしてキャパシタの上部電極に接続された配線を形成する。ＴｉＮ配線１２４は、コンタクトホール１２３の内面に沿って形成され、イリジウム膜１２１の側面及びＳＲＯ膜１２０の上面に接触している。なお、ＴｉＮ膜１２４がＳＲＯ膜１２０に直接接触しているため、酸化性の高いＳＲＯによってＴｉＮ膜１２４が酸化され、ＴｉＮ膜１２４とＳＲＯ膜１２０との界面に絶縁性の酸化物が形成されるおそれがある。しかしながら、イリジウム膜１２１の側面にＴｉＮ膜１２４が接触しているため、ＴｉＮ配線１２４と上部電極との電気的導通は十分に確保することができる。
【００２２】
その後の工程は図示しないが、ドライブ線及びビット線の形成、上層側のメタル配線の形成等を行う。このようにして、下部電極の直下にプラグが形成されたＣＯＰ（Capacitor On Plug）構造を有する強誘電体メモリが完成する。
【００２３】
以下、本実施形態に係る強誘電体キャパシタの特性向上効果について、図６及び図７を参照して説明する。
【００２４】
本実施形態の比較例として、シリコン基板上に形成されたＳｉＯ2 膜上に、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、ＰＺＴ膜（厚さ１４０ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、プラチナ膜（厚さ５０ｎｍ）が順次形成されたキャパシタ試料を作製した。ＳＲＯ膜及びＰＺＴ膜に関しては、それぞれのアモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。キャパシタのプロセスダメージを回復するための熱処理は、キャパシタ構造を覆うシリコン酸化膜にコンタクトホールを形成した後、酸素雰囲気下において４５０℃程度の温度で行った。コンタクトホールは、シリコン酸化膜を貫通しているだけであり、プラチナ膜は貫通していない。また、上部電極に接続された配線にはＴｉＮ膜を用いた。
【００２５】
また、本実施形態に対応するキャパシタ試料として、シリコン基板上に形成されたＳｉＯ2 膜上に、チタン膜（厚さ１０ｎｍ）、プラチナ膜（厚さ１００ｎｍ）、ＳＲＯ膜（厚さ１０ｎｍ）、ＰＺＴ膜（厚さ１４０ｎｍ）、ＳＲＯ膜（厚さ５０ｎｍ）、イリジウム膜（厚さ２０ｎｍ）が順次形成されたキャパシタを作製した。ＳＲＯ膜及びＰＺＴ膜に関しては、それぞれのアモルファス膜をスパッタリングによって形成した後、酸素雰囲気中でのアニールにより結晶化を行った。キャパシタのプロセスダメージを回復するための熱処理は、キャパシタ構造を覆うシリコン酸化膜にコンタクトホールを形成した後、酸素雰囲気下において４５０℃程度の温度で行った。コンタクトホールは、シリコン酸化膜及びイリジウム膜を貫通し、ＳＲＯ膜の表面まで達している。また、上部電極に接続された配線にはＴｉＮ膜を用いた。
【００２６】
図６は比較例のキャパシタ試料のヒステリシス特性を示した図であり、図７は本実施形態のキャパシタ試料のヒステリシス特性を示した図である。図６及び図７を比較すれば明らかなように、比較例に比べて、本実施形態のキャパシタ試料ではヒステリシス特性が大幅に改善されている。
【００２７】
比較例のキャパシタ試料では、上部電極に触媒作用の極めて高いプラチナ膜を用いているため、ＰＺＴ膜やＳＲＯ膜が還元され、良好なヒステリシス特性が得られなかったものと考えられる。本実施形態のキャパシタ試料では、上部電極に触媒作用の低いイリジウム膜を用いているため、ＰＺＴ膜やＳＲＯ膜がほとんど還元されず、良好なヒステリシス特性が得られたものと考えられる。
【００２８】
また、比較例及び本実施形態とも、キャパシタのプロセスダメージを回復するための熱処理温度は、４５０℃程度と比較的低い。比較例では、コンタクトホールがプラチナ膜を貫通していないため、４５０℃程度の低い温度ではキャパシタ内部まで酸素が十分に拡散できない。本実施形態では、コンタクトホールがイリジウム膜を貫通してＳＲＯ膜の表面まで達しているため、４５０℃程度の低い温度でもキャパシタ内部まで酸素が十分に拡散する。これも、比較例に比べて、本実施形態のキャパシタ試料では良好なヒステリシス特性が得られた要因と考えられる。
【００２９】
以上のように、本実施形態では、キャパシタの上部電極にＳＲＯ膜１２０とイリジウム膜１２１との積層構造を用いている。イリジウム膜は触媒作用が低いため、水素を含んだ雰囲気中の処理において、ＰＺＴ膜やＳＲＯ膜をほとんど還元しない。したがって、特性や信頼性に優れた強誘電体キャパシタを得ることができる。また、本実施形態では、イリジウム膜１２１を貫通するコンタクトホール１２３を有している。そのため、酸素バリア性の高いイリジウム膜を用いても、プロセスダメージを回復するための酸素を含んだ雰囲気中の熱処理において、コンタクトホールを通してキャパシタ内部に十分に酸素を供給することができ、特性や信頼性に優れた強誘電体キャパシタを得ることができる。
【００３０】
なお、上述した実施形態は、以下のような種々の変更が可能である。
【００３１】
上記実施形態では、キャパシタの上部電極としてＳＲＯ膜１２０とイリジウム膜１２１との積層構造を用いたが、イリジウム膜１２１の代わりにイリジウム酸化物膜（ＩｒＯ2 膜）を用いてもよい。イリジウム酸化物膜もイリジウム膜と同様に触媒作用が低いため、上述した効果と同様の効果を得ることができる。
【００３２】
また、上記実施形態では、ＡＢＯ3 で表されるペロブスカイト構造を有する導電性金属酸化物膜としてＳＲＯ膜（ＳｒＲｕＯ3 膜）を用いたが、（Ｌａ,Ｓｒ）ＣｏＯ3 膜、ＢａＲｕＯ3 膜或いはＬａＮｉＯ3 膜を用いてもよい。一般的には、Ｂサイト元素としてＲｕ、Ｃｏ及びＮｉの少なくとも一つを含んだペロブスカイト構造を有する導電性金属酸化物膜を用いることが可能である。
【００３３】
また、上記実施形態では、誘電体膜（強誘電体膜）としてＰＺＴ膜（Ｐｂ(ＺｒxＴｉ1-x )Ｏ3 膜）を用いたが、ＳＢＴ膜（ＳｒＢｉ2Ｔａ2Ｏ9 膜）を用いてもよい。一般的には、ペロブスカイト化合物膜或いはＢｉ層状化合物膜を用いることが可能である。また、誘電体膜として高誘電体膜を用いてもよい。
【００３４】
また、上記実施形態では、イリジウム膜（イリジウムを含む導電膜）及びＳＲＯ膜（ペロブスカイト構造を有する導電性金属酸化物膜）をスパッタリング法によって形成したが、ＣＶＤ法によって形成してもよい。
【００３５】
さらに、上記実施形態で述べた手法は、ＦｅＲＡＭの他、ＤＲＡＭにも適用することが可能である。
【００３６】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に限定されるものではなく、その趣旨を逸脱しない範囲内において種々変形して実施することが可能である。さらに、上記実施形態には種々の段階の発明が含まれており、開示された構成要件を適宜組み合わせることによって種々の発明が抽出され得る。例えば、開示された構成要件からいくつかの構成要件が削除されても、所定の効果が得られるものであれば発明として抽出され得る。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図２】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図３】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図４】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図５】本発明の実施形態に係る半導体装置の製造工程の一部を模式的に示した断面図である。
【図６】本発明の実施形態の比較例に係るキャパシタのヒステリシス特性を示した図である。
【図７】本発明の実施形態に係るキャパシタのヒステリシス特性を示した図である。
【符号の説明】
【００３８】
１００…シリコン基板、    １０１…素子分離領域、
１０２…ゲート絶縁膜、    １０３…多結晶シリコン膜、
１０４…ＷＳｉx 膜、    １０５、１０６、１１２…シリコン窒化膜、
１０７…ソース／ドレイン領域、    １０８、１２２…シリコン酸化膜、
１１０、１１４…ＴｉＮ膜、    １１１、１１５…タングステン膜、
１１６…チタン膜、    １１７…プラチナ膜、
１１８、１２０…ＳＲＯ膜、    １１９…ＰＺＴ膜、
１２１…イリジウム膜、    １２３…コンタクトホール、
１２４…ＴｉＮ配線
【図１】
2005129852.tif 000003
【図２】
2005129852.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005129852.tif 000008
【図７】
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