(57)【要約】【課題】  電源用およびグランド用の導通路を効率的に設計することを可能とする電子回路基板用ＣＡＤシステムと、該ＣＡＤシステムの機能をコンピュータ上にて実現するためのコンピュータプログラム、さらに前記電子回路基板用ＣＡＤシステムを用いた電子回路基板の製造方法とを提供する。【解決手段】  コア基板を有し、複数の導体層が誘電体層を介して積層される積層構造が形成されるとともに、第一主表面に電子部品が搭載される電子回路基板を設計するための電子回路基板用ＣＡＤシステムにおいて、該電子回路基板を、電子部品の直下領域と、それ以外の領域とに分けて区分し、これらの領域ごとに、第一種ビア図形および第二種ビア図形と、第一種貫通孔導体図形および第二主貫通孔導体図形と、配線図形との作図条件を設定した上で、これらの領域ごとにこれらの図形の作図処理を行うことを特徴とする。【選択図】  図１
2005326979.tif 000002
【特許請求の範囲】
【請求項１】
電子部品が搭載される第一主表面において、該電子部品の端子の配列に対応して配列された電源用およびグランド用のパッドアレーと、
前記電源用および前記グランド用のパッドアレーの一方と導通する第一種ビアアレーと他方と導通する第二種ビアアレーとが、前記パッドアレーの配列に対応して配列されたビアアレーが形成される誘電体層と、前記第一種ビアアレーと導通する第一種貫通孔導体と前記第二種ビアアレーと導通する第二種貫通孔導体とが形成されるコア基板と、前記第一種ビアアレーと前記第一種貫通孔導体および前記第二種ビアアレーと前記第二種貫通孔導体を接続する配線層とを有する電子回路基板を設計するためのＣＡＤシステムであって、
前記ビアアレーをなす第一種ビア図形と第二種ビア図形とを、ビアレイヤに作図するビア作図手段と、
前記ビア図形より少数の第一種貫通孔導体図形と第二種貫通孔導体図形とを、貫通孔導体レイヤに作図する貫通孔導体作図手段と、
同種の複数のビア図形同士を統合し、対応する種別の前記貫通孔導体図形と導通する配線図形を、配線レイヤに作図する配線作図手段とを有するとともに、
前記電子回路基板を、前記電子部品の直下領域と、それ以外の領域とに分けて区分し、これらの領域ごとに、前記第一種ビア図形および第二種ビア図形と、前記第一種貫通孔導体図形および前記第二主貫通孔導体図形と、前記配線図形との作図条件を設定した上で、これらの領域ごとに作図処理を行うことを特徴とする電子回路基板用ＣＡＤシステム。
【請求項２】
コンピュータにインストールすることにより、請求項１に記載の電子回路基板用ＣＡＤシステムを構成する各手段として当該コンピュータを機能させることを特徴とするコンピュータプログラム。
【請求項３】
請求項１に記載の電子回路基板用ＣＡＤシステムを用いて、得るべき電子回路基板に形成される電源用またはグランド用の導通路を設計するために、該導通路を構成する基板要素である前記ビア図形、および前記貫通孔導体図形を含む基板要素図形を、図形データとしてそれぞれの図形に対応する前記ビアレイヤ、前記貫通孔導体レイヤ、および前記配線レイヤ上に作図し、必要に応じて作図されたこれらの図形を修正する電子回路基板設計工程と、
前記基板要素設計工程によって得られた前記電子回路基板の前記図形データをもとに、前記電子回路基板の前記基板要素を製造する電子回路基板製造工程と、
を含むことを特徴とする電子回路基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路基板用ＣＡＤシステムとそれに使用するコンピュータプログラム、及び電子回路基板の製造方法に関するものである。
【背景技術】
【０００２】
ＩＣやマイクロプロセッサ等の半導体チップは、近年高集積化が急速に進んでいることから、チップの入出力部の端子数も大幅に増大しつつある。これを受けて、そのようなチップを接続するための電子回路基板も配線部の数が急増しており、高分子材料やセラミック等の誘電体層を介して多層の配線部を作り込んだ積層型のパッケージ基板が増えてきている。最近では、このような電子回路基板の設計を効率よく行うために、コンピュータ作図処理を用いた設計システム、いわゆるＣＡＤ（Computer Aided Design）システムが使用されている（特許文献１）。これは、表示装置上に作図画面を開き、配線部、接地用あるいは電源用の面導体パターン、層の異なる配線部同士を接続するビア、あるいは配線端子部をなすパッドやランドなどの基板要素を、ＣＡＤデータとして、マウス等の入力装置を用いて作図レイヤ上に描くことにより基板設計図を得るものである。
【０００３】
このようなＣＡＤシステムを利用して、上記電子回路基板の電源用およびグランド用の２種類の導通路を設計する場合、電子回路基板に搭載されるチップの入出力端子の配列は予め定められており、これらの配列の配列に基づいて電子回路基板における電源用およびグランド用のパッド部やビアが設計され、さらにこれらと導通する配線、スルーホール等が設計される。これらの導通路は、少なくとも電子回路基板のチップ搭載側のパッド部がチップの入出力端子に対応して形成され、そのパッド部から裏面側に形成される周知のボールグリッドアレー（ＢＧＡ）やピングリッドアレー（ＰＧＡ）などの接続端子部と導通するような導通路が形成されておればよく、従って、ビアやスルーホールの数や配置位置、形状に関しては、クロストークに関する規格を含むごく少数の規格さえ満たしていれば、特に細かな制約は無く、定められたデザインルールに従って、半マニュアル的に設計されることが多かった。
【０００４】
【特許文献１】特開２０００−２７６５０５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、近年の半導体チップの高集積化・多機能化、それによるチップの入出力部をなす端子数の増大に伴って、電子回路基板により安定した電源電圧を供給することが求められるようになった。このため、基板に電源用およびグランド用の導通路を形成する場合には、例えば、該導通路を構成するビアやスルーホール導体を可能な限り多数配置するとともに、基板内部においてこれらのビアやスルーホールのうち同種のものを統合し、導通させるために、多数の導通用配線を配置する等、これらの設計の際に必要な設計項目・設計条件が増加している。特に基板の電子部品搭載部の直下の領域に関しては、電子部品の入出力端子の配列に基づいてビアやスルーホール導体を作図する必要があるため、設計条件による制約が厳しい。ところが逆に、それ以外の領域に関しては制約が少ない。また、電子部品の直下の領域内においても、コア基板の内部領域と電子部品側の領域と電子部品の反対側の領域とで、設計条件が異なる。このように、複数のエリアごとに異なる設計条件を有する基板要素を作図する場合、一レイヤ上にこれらを半マニュアル的に作図することは困難であり、また、設計時において作図の誤りを生じ易くなるという問題も発生する。
【０００６】
本発明は、上記課題に鑑みてなされたものであり、電源用およびグランド用の導通路を効率的に設計することを可能とする電子回路基板用ＣＡＤシステムと、該ＣＡＤシステムの機能をコンピュータ上にて実現するためのコンピュータプログラム、さらに前記電子回路基板用ＣＡＤシステムを用いた電子回路基板の製造方法とを提供することにある。
【課題を解決するための手段及び発明の効果】
【０００７】
上記課題を解決するために、本発明の電子回路基板用ＣＡＤシステムは、
電子部品が搭載される第一主表面において、該電子部品の端子の配列に対応して配列された電源用およびグランド用のパッドアレーと、
前記電源用および前記グランド用のパッドアレーの一方と導通する第一種ビアアレーと他方と導通する第二種ビアアレーとが、前記パッドアレーの配列に対応して配列されたビアアレーが形成される誘電体層と、前記第一種ビアアレーと導通する第一種貫通孔導体と前記第二種ビアアレーと導通する第二種貫通孔導体とが形成されるコア基板と、前記第一種ビアアレーと前記第一種貫通孔導体および前記第二種ビアアレーと前記第二種貫通孔導体を接続する配線層とを有する電子回路基板を設計するためのＣＡＤシステムであって、
前記ビアアレーをなす第一種ビア図形と第二種ビア図形とを、ビアレイヤに作図するビア作図手段と、
前記ビア図形より少数の第一種貫通孔導体図形と第二種貫通孔導体図形とを、貫通孔導体レイヤに作図する貫通孔導体作図手段と、
同種の複数のビア図形同士を統合し、対応する種別の前記貫通孔導体図形と導通する配線図形を、配線レイヤに作図する配線作図手段とを有するとともに、
前記電子回路基板を、前記電子部品の直下領域と、それ以外の領域とに分けて区分し、これらの領域ごとに、前記第一種ビア図形および第二種ビア図形と、前記第一種貫通孔導体図形および前記第二主貫通孔導体図形と、前記配線図形との作図条件を設定した上で、これらの領域ごとに作図処理を行うことを特徴とする。
【０００８】
電子回路基板において電源用およびグランド用の導通路を設計する場合、これらの導通路は電子部品搭載部の直下領域と、それ以外の領域とで設計条件が異なることが多い。これは、電子部品搭載部の直下領域では、その電子部品の入出力端子の配列に基づいてビアが設計され、さらにそのビアの配列に基づいてスルーホール導体（貫通孔導体）が設計されるなど、電子部品の端子配列をベースとして各基板要素が設計されるが、逆にそれ以外の領域では、電子部品の端子に依存して基板要素を配置する必要が無いため、設計に関する自由度が高い。つまり、これら双方の領域では、設計思想・設計条件が異なっており、従ってそれらの領域における作図条件も異なる。本発明では、これら双方の領域を分けた上で、それぞれ独立して設計を行うことができる。これにより、区分された領域ごとに、所定の作図条件に従って作図処理をすることができるため、従来のようにレイヤ上で作図条件が異なる領域の境界を意識しながら、作図処理を行う必要が無くなる。また、それら領域ごとに、設定された作図条件に基づく作図処理用のプログラムを設けておくこともでき、これにより、その領域の設計を効率的に行うことができる。
【０００９】
本発明の電子基板用ＣＡＤシステムでは、前記電子部品の直下領域は、前記コア基板が形成される第一領域と、前記コア基板に対して前記電子部品側の第二領域と、前記コア基板に対して前記電子部品搭載側とは逆側の第三領域とに区分し、これらの領域ごとに前記作図条件を設定し、前記作図処理を行うものであってもよい。
【００１０】
電子回路基板の電子部品直下の領域は、電子部品とコア基板とに挟まれる領域である第二領域と、コア基板領域である第一領域と、コア基板に対して電子部品とは反対側の領域である第三領域とに分けることができる。これらの領域は、それぞれにおいて作図されるべき基板要素と、その設計条件が異なる。第二領域は、電子部品の端子配列に基づいて、コア基板に向かうビアが形成される領域であり、それらの端子配列に基づいて電源用およびグランド用のビア図形が作図される必要がある。第一領域は、そのビア図形の配列に基づいて貫通孔導体図形が作図される必要がある。第三領域には、第二領域のスルーホール導体と電子部品搭載面の逆側の主表面（第二主表面）をなす部分に形成されるＢＧＡ（ボールグリッドアレイ）やＰＧＡ（ピングリッドアレイ）等の端子部とを導通させるためのビア図形を作図する必要がある。このように、これらの領域では、それぞれが異なる設計思想・設計条件を有しており、電子回路基板を設計する際には、このような設計条件に基づいて基板領域を区分し、１領域に対して１設計条件として設計を行った方が効率的である。従って、ＣＡＤシステムによって各基板要素を作図設計する場合は、基板内部を設計条件の違いによって上記のように第一、第二、第三領域とそれ以外の領域とに区分し、それぞれの領域ごとに定められる設計条件に基づいて作図条件を定め、その上で所定のレイヤ上に作図処理を行うことで、効率的な設計を行うことができる。このとき、各領域ごとに定められた設計条件に基づくプログラムを作成し、作図されるべき基板要素を自動発生させる、または定められた処理の流れに従って作図できるようにしておくことも可能となる。
【００１１】
また、本発明の電子回路基板用ＣＡＤシステムでは、前記電気回路基板には、前記電子部品として半導体チップとキャパシタの双方が搭載され、これらの電子部品の前記直下領域において、前記第一領域と前記第二領域と前記第三領域とが区分される。電子回路基板に搭載される半導体チップや、キャパシタが搭載される場合があり、これらの搭載面直下において、設計条件の違いに基づく領域の区分がなされても良い。
【００１２】
本発明のコンピュータプログラムは、コンピュータにインストールすることにより、上記本発明の電子回路基板用ＣＡＤシステムを構成する各手段として当該コンピュータを機能させることを特徴とする。これにより、上記本発明のＣＡＤシステムをコンピュータ上にて簡単に実現することができる。該コンピュータプログラムは、光記録媒体（ＣＤ−ＲＯＭ、ＤＶＤなど）や光磁気記録媒体（ＭＯなど）などの、コンピュータ読み取り可能な記録媒体に記録しておき、専用の読取装置にてこれを読み取りつつ、コンピュータ側に設けられた固定記憶装置（例えばハードディスクドライブなど）上にインストールすることもできるし、プログラムの全体又は一部を、インターネットなどの電気通信回線を通じて上位コンピュータからダウンロードすることによっても、同様にインストールが可能である。
【００１３】
本発明の電子回路基板の製造方法は、本発明の電子回路基板用ＣＡＤシステムを用いて、得るべき電子回路基板に形成される電源用またはグランド用の導通路を設計するために、該導通路を構成する基板要素である前記ビア図形、および前記貫通孔導体図形を含む基板要素図形を、図形データとしてそれぞれの図形に対応する前記ビアレイヤ、前記貫通孔導体レイヤ、および前記配線レイヤ上に作図し、必要に応じて作図されたこれらの図形を修正する電子回路基板設計工程と、前記基板要素設計工程によって得られた前記電子回路基板の前記図形データをもとに、前記電子回路基板の前記基板要素を製造する電子回路基板製造工程と、を含むことを特徴とする。これによれば、電子回路基板設計工程において、効率的な基板要素の設計を行うことができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を、図面に示す実施例を参照して説明する。図１は本発明の電子回路基板用ＣＡＤシステム１００（以下、単にＣＡＤシステムともいう）の一実施例の全体構成を示すブロック図である。ＣＡＤシステム１００は、ＣＰＵ１０３と、ＲＯＭ１０４、ＲＡＭ１０５、入出力インターフェース１０２等からなるコンピュータ本体１１２を備え、これに周辺機器として、キーボード１０６あるいはマウス１０７等の入力手段、ＣＤ−ＲＯＭドライブ１０８あるいはフロッピーディスクドライブ１０９等の記録媒体読取手段、ハードディスクドライブ（以下、ＨＤＤと記す）１１０、モニタ制御部１１１を介して接続されるモニタ１１３、プリンタ１１４等が接続されたコンピュータシステムとして、全体が構築されている。
【００１５】
なお、ＣＰＵ１０３は、図形が作図入力される各種レイヤ（ビアレイヤ、配線レイヤ、貫通孔導体レイヤ等）を設定する作図レイヤ設定手段、ビア図形を所定の作図レイヤに作図するビア作図手段、ビアを統合する配線図形を作図する配線作図手段、スルーホール導体図形（貫通孔導体図形）、を作図する貫通孔導体作図手段、後述する統合用ビア発生手段、基板内の領域を設計条件に基づいて区分する手段等の主体をなすものである。また、キーボード１０６あるいはマウス１０７は、ＣＰＵ１０３とともにビア作図手段、配線作図手段、貫通孔導体作図手段の主体をなすものである。また入出力インターフェース１０２は、作図が終了した電子回路基板の設計図面を印刷出力する図面出力手段としてＣＰＵ１０３とともに機能する。
【００１６】
ＨＤＤ１１０には、オペレーティングシステムプログラム（以下、ＯＳという）１６１及びアプリケーションプログラム（以下、アプリケーションという）１６２が格納されている。アプリケーション１６２は、ＣＡＤシステム１００の機能を実現するためのコンピュータプログラムであり、ＯＳ１６１上にてアプリケーションワークメモリ１５２を作業領域とする形で作動するものである。これは、例えばＣＤ−ＲＯＭ１２０等にコンピュータに読み取り可能な状態で記憶され、ＨＤＤ１１０上の所定の記憶領域にインストールされるものである。一方、ＲＡＭ１０５には、ＯＳ１６１のワークメモリ１５１、及びアプリケーションのワークメモリ１５２がそれぞれ形成される。
【００１７】
本発明は、上記ＣＡＤシステム１００によって、電子回路基板に形成される電源電圧用の導通路と接地電圧用の導通路を作図設計するものであり、図２は、上設計適用対象となる電子回路基板のうち、電源用およびグランド用の導通路が形成された領域の断面構造を示すものである（なお、この電子回路基板１はオーガニック基板として構成されているが、本発明はこれに限定されるものではなく、セラミック基板への適用も可能である）。以下、図２の電子回路基板１の構造について説明する。
【００１８】
図２の電子回路基板１は、耐熱性樹脂板（例えばビスマレイミド−トリアジン樹脂板）や、繊維強化樹脂板（例えばガラス繊維強化エポキシ樹脂）等で構成された板状のコア材（コア基板）２の両表面に、所定のパターンにコア導体層Ｍ１，Ｍ１１がそれぞれ形成される。これらコア導体層Ｍ１，Ｍ１１はコア材２の表面の大部分を被覆する面導体パターンとして形成される。他方、コア材２には、ドリル等により穿設されたスルーホール１２が形成され、その内壁面には第一導体層（以下、コア導体層ともいう）Ｍ１，Ｍ１１を互いに導通させる電源用スルーホール導体３０ａ，グランド用スルーホール導体３０ｂが形成されている。また、スルーホール１２は、エポキシ樹脂等の樹脂製穴埋め材３１により充填されている。
【００１９】
また、第一導体層（コア導体層）Ｍ１，Ｍ１１の上層には、感光性樹脂組成物３にて構成された第一誘電体層Ｖ１，Ｖ１１がそれぞれ形成され、その内部には異なる導体層間を接続する電源用ビア３４ａとグランド用ビア３４ｂが形成されている。さらに、その表面にはグランド用配線部７ｂを有する第一配線導体層Ｍ２がＣｕメッキにより形成されている。なお、第一導体層（コア導体層）Ｍ１，Ｍ１１と第二導体層（以下、第一配線導体層ともいう）Ｍ２，Ｍ１２とは、それぞれグランド用ビア３４ｂにより層間接続がなされている。第二導体層（第一配線導体層）Ｍ２，Ｍ１２の上層には、感光性樹脂組成物３を用いた第二誘電体層Ｖ２，Ｖ１２がそれぞれ形成され、その内部には異なる導体層間を接続する電源用ビア３４ａとグランド用ビア３４ｂが形成されている。その表面にはそれぞれ第三導体層（以下、第二配線導体層ともいう）Ｍ３，Ｍ１３がＣｕメッキにより形成されている。これら第二導体層（第一配線導体層）Ｍ２，Ｍ１２と第三導体層（第二配線導体層）Ｍ３，Ｍ１３とは、層間接続がなされておらず、第一導体層（コア導体層）Ｍ１，Ｍ１１と第三導体層（第二配線導体層）Ｍ３，Ｍ１３とが電源用ビア３４ａにより層間接続されている。第三導体層（第二配線導体層）Ｍ３，Ｍ１３の上層には、感光性樹脂組成物３を用いた第三誘電体層）Ｖ３，Ｖ１３がそれぞれ形成され、その内部には異なる導体層間を接続する電源用ビア３４ａとグランド用ビア３４ｂが形成されている。その表面にはそれぞれ第四導体層（以下、第三配線導体層ともいう）Ｍ４，Ｍ１４がＣｕメッキにより形成されている。これら第三導体層（第二配線導体層）Ｍ３，Ｍ１３と第四導体層（第三配線導体層）Ｍ４，Ｍ１４とも、それぞれ電源用ビア３４ａにより層間接続がなされているとともに、第二導体層（第一配線導体層）Ｍ２，Ｍ１２と第四導体層Ｍ４，Ｍ１４とがグランド用ビア３４ｂにより層間接続がなされている。
【００２０】
コア材２の第一主表面側の第三誘電体層Ｖ３上には表面配線導体層Ｍ４が形成され、ここに複数の半田ランド１０ａ，１０ｂが設けられている。
【００２１】
他方、コア材２の第二主表面側の第三誘電体層Ｖ１３上には、裏面配線導体層Ｍ１４が形成されている。裏面配線導体層Ｍ１３には、ボールグリッドアレー（ＢＧＡ）やピングリッドアレー（ＰＧＡ）などの周知の接続形態にて、基板１をマザーボードなどの主基板に接続するための複数のランド２０ａ，２０ｂが形成されている。そして、表面配線導体層Ｍ３及び裏面配線導体層Ｍ１３上に、それぞれ、感光性樹脂組成物よりなるソルダーレジスト層８，１８（ＳＲ１，ＳＲ１１）が形成されている。表面側のソルダーレジスト層８には、半田ランド１０ａ，１０ｂを露出させるために、これら半田ランド１０ａ，１０ｂに一対一に対応する形で開口部が形成されてなり、その内側に半田ランド１０ａ，１０ｂと導通する形で半田バンプ１１ａ，１１ｂが配置されている。
【００２２】
また、図２の電子回路基板の第一主表面には、チップキャパシタ（以下、Ｃ／Ｃとも言う）２００が搭載されている。このチップキャパシタ２００は、デカップリングキャパシタであり、電源用導通路とグランド用導通路との間に設けられる。これにより、電子部品（チップ）３００内部で発生するスイッチングノイズやクロストークノイズによる回路素子の誤動作を抑制している。本実施例のチップキャパシタ２００は、電子部品直下に形成された電源用導通路と図示されない領域において接続されている。また、図示されないキャパシタがグランド用導通路と接続されている。
【００２３】
なお、このキャパシタ２００の直下領域においても、上記電子部品直下の領域のように、配線７ａやビア３４ａ、スルーホール３０ａ、ランド２０ａ、半田ランド１０ａ、半田バンプ１１ａ等の電源用の基板要素によって、導通路が形成されている。なお、グランド用導通路と接続するキャパシタの場合は、グランド用の基板要素によって導通路が形成されている。
【００２４】
これらのランド２０ａ、ビア３４ａ、スルーホール導体３０ａ、半田ランド１０ａ、および半田バンプ１１ａは、電源電圧を供給するための導通路Ａを形成している。この電源電圧供給用の導通路は、ランド２０ａから半田バンプ１１ａまでが導通した導通路であり、その中間部であるコア材２の第一主表面側において、配線部７ａによって全体が統合されている。また、ランド２０ｂ、ビア３４ｂ、スルーホール導体３０ｂ、半田ランド１０ｂ、および半田バンプ１１ｂは、グランド用の導通路Ｂを形成しており、その中間部であるコア材２の第一主表面側において、配線部７ｂによって全体が統合されている。
【００２５】
なお、図２のビア３４ａ，３４ｂは、各誘電体層にビアアレーとして形成されるが、それら個々の形状は、ビアホールの内部に導体を充填し、底面側にてその導体と導通するように設けられたビアパッドを設けて構成されているが、本発明のＣＡＤシステムによる設計に適用できるビアは、この形状に限定されるものではない。また、パッドは、ソルダ−レジスト層ＳＲ１，ＳＲ２にパッドアレーとして形成されるが、そのパッド個々の構造は、上記実施例のようなランド２０ａ，２０ｂや、半田ランド１０ａ，１０ｂと導通する半田バンプ１１ａ，１１ｂからなる構造に限定されるものではなく、他のパッド構造であっても、本発明のＣＡＤシステムによる設計には適用できる。
【００２６】
なお、図２の電子回路基板１は周知の電子基板の一実施例を示すものであり、本発明はこれらの構造の電子回路基板の設計に限定されるものではない。また、図２に示された領域は基板全体の中の一部の、特にチップやキャパシタ等の電子部品搭載部の直下領域を示すものであるが、それ以外の領域においても電源用およびグランド用のビアやスルーホール導体は形成されている。
【００２７】
以下、ＣＡＤシステム１００の作動について詳細に説明する。図２のアプリケーションプログラム１６２を起動させる作図処理プログラム１６２ａが実行可能となり、モニタ１１３（図２）には、図４に示すように、作図画面４０が表示される。本実施例のアプリケーションプログラム１６２は、公知のＣＡＤシステムと同様にドロー系グラフィックソフトウェアとして構築されており、作図画面４０上にて、マウス１０７の操作により、電子回路基板１の基板要素（以下、エレメントともいう）の図形を、ＣＡＤデータとして個別に入力しながら作図作業を進めるものである。本実施例では、新規図面の作図画面４０を立ち上げると、別途ＨＤＤ１１０等に記憶された表示データに基づき、該作図画面４０内には、設計・作図すべき基板の主面外形線に対応した四辺形状の基準領域５１と、デフォルトエレメント図形として、基板表面に標準的に形成される基板要素（本実施形態では、パッド５３，５５）の図形が表示されるようになっている。この場合、デフォルトエレメントデータを品番と対応付けて記憶するデフォルトエレメントデータ記憶部を例えばＨＤＤ１１０に設けておき、品番をキーボード１０６（あるいはマウス１０７による画面上のソフトボタンクリック）により入力することで、対応するデフォルトエレメントデータを読み出し、これを作図画面に表示するようにしておけば、標準的に形成される基板要素上に配線部５４等の図形を直ちに作図・入力できるので便利である。
【００２８】
ここで、設計の対象となる基板は、複数の配線層（導体層）が絶縁層を介して積層されるパッケージ基板等である。そして、形成すべき配線層に対応する複数の作図レイヤが作図画面４０に対して設定される。これら作図レイヤ（以下、単にレイヤともいう）は、図４においては重なっているため視覚的には判定できない。また、各レイヤに書き込まれた図形は作図画面４０上では重ね表示されるが、特定のレイヤ上の図形のみを表示させたり、あるいは色彩、明るさ、濃淡、塗りつぶしパターンの変更等により、他のレイヤ上の図形とは表示状態を異ならせたりすることが可能である。
【００２９】
図１１は、作図処理プログラム１６２ａによる作図処理の流れを示すフローチャートである。まずＳ１では、エレメントを書き込みたいレイヤを選択する。このレイヤ選択は、例えばマウス１０７（図２）により、画面上に表示されたレイヤ選択のためのソフトボタン（図示せず）をクリックすることで行なうことができる。そして、図形として入力できるのは上記したエレメントと、異レイヤ間のエレメント同士を接続するためのビアの図形であり、Ｓ２及びＳ８では、そのどちらを選択するかがコマンド入力により決定される。このコマンド入力も、エレメント入力あるいはビア入力を選択するソフトボタン（図示せず）のマウスクリックにより行うことができる。
【００３０】
エレメント入力が選択されたらＳ２からＳ３に進み、エレメント描画を行なう。エレメントの描画に際しては、公知のＣＡＤシステムソフトウェアと同様に、配線描画、パッドやランドあるいは面導体パターンの描画など、描きたいエレメントの種別毎に描画ツールが用意されている。描画ツールも、画面上にソフトボタンとして形成された描画ツール選択ボタン（図示せず）のマウスクリックにより選択できる。そして、所望の描画ツールを選択したら、図４に示すように、作図位置を示すポインタＰをマウス操作により移動させつつ、マウスクリックあるいはドラッグ（マウスボタンを押したままマウスを移動させること）等の操作を組み合せながらエレメントを描いてゆく。図４では、各パッド５３と５５とをつなぐ配線部の図形をエレメントとして描き終わった状態を示している。
【００３１】
図６に示すように、エレメントは１つ描き終わる毎に、その図形データであるエレメント記述データが、エレメント特定データ（例えばエレメントコード）及びレイヤ特定データ（例えばレイヤ番号）と対応付けた形で、図２の図面データメモリ１５２ｇに記憶されてゆく。エレメント記述データは、例えば図５に示すように、エレメントＯＢ11，ＯＢ12，ＯＢ13，ＯＢ14等の形状、大きさ及び描画位置を、画面４０（図４）上に設定される座標平面上で規定するためのベクトルデータ、関数式データあるいは特定の基準点の座標及び半径や長さ等の寸法規定データの組として表される。例えば、エレメントＯＢ11は、基準点Ａ11（ｘ0，ｙ0）を起点として所定の向き（例えば右回り）に周回しながら、Ａ11（ｘ1，ｙ1）、Ａ11（ｘ2，ｙ2）、Ａ11（ｘ3，ｙ3）、Ａ11（ｘ0，ｙ0）の順でベクトルを連ねることによりエレメントの外形輪郭を描いた場合の、各ベクトルの終点位置の座標のデータ組として表わされている。エレメントＯＢ12も同じである。また、パッドやランド等を表す円形のエレメントＯＢ13は、その中心座標Ｃ13と半径ｒ13とのデータ組として表わされている。さらに、例えば幅Ｗが一定した配線部の図形であるエレメントＯＢ14などは、その起点位置B14（X0,Y0）及び終点位置B14（X1,Y1）の座標と線幅Ｗ14のデータ組として表わすことができる。なお、図５では、４つのエレメントＯＢ11，ＯＢ12，ＯＢ13，ＯＢ14が全て同じレイヤ（Ｍ１）に描かれている。
【００３２】
一方、図１１のＳ８においてビア入力が選択された場合には、Ｓ９に進んでビア入力処理となる。ビア３４は、異配線層の配線同士を接続するものであるが、本実施例ではそのビア３４の図形の入力は、ビア層単位で行なわれ、複数のビア層にまたがるビアは、複数のビアが重ねられたスタックドビアの形で入力される。従って、ビアを入力すべきビア層を指定することにより、単位となるビアを一つ入力することができる。なお、３つ以上のビア層が設けられ、３つ以上のビア層にまたがるビアを入力する場合は、ビア開始層とビア終了層とを指定することにより、中間層のビアを自動発生させるようにしてもよい。そして、このビア図形（これも基板要素の一つである）のデータは、図７に示すように、ビア位置データと、ビア層に対応したレイヤの特定情報（ビア形成レイヤＶＬＹ＃＃）との組として、ビア特定データ（例えばビアコード）と対応付けた形で図面データメモリ１５２ｇに記憶される。
【００３３】
図１１に戻り、エレメントの描画を行った場合はＳ４に進み、図９に示すように、同一レイヤ内にその入力したエレメントＯＢ12に部分的に重なる（すなわち、接続されている）入力済のエレメントＯＢ11が存在するか否かを判定する。ＮｏであればさらにＳ５に進み、図１０に示すように、ビアＶＡ11を介した異レイヤ間接続により別のエレメントＯＢ31に接続していないかどうかを判定する。これもＮｏであればＳ６に進み、そのエレメントＯＢ12を配線ネット図形として、例えばエレメント特定情報のみを、図面データメモリ１５２ｇ内の配線ネットデータ登録メモリ１５２ｉ（図３）に、ネット特定情報（例えばネット番号）を付与して新ネットデータとして書き込み、これを登録する。
【００３４】
また、図１１のＳ４（図８参照）あるいはＳ５（図１０参照）においてＹｅｓの場合はともにＳ７へ進み、そのエレメントを接続先となるエレメントが属する登録済の配線ネット図形に組み込む処理、すなわち新たに描いたエレメントのエレメント特定データを、配線ネットデータ登録メモリ１５２ｉ内の対応するネットデータに付加する処理を行なう（Ｓ４→Ｓ７）。また、ビアによる接続の場合は、そのビア特定データもネット特定情報に付加する（Ｓ５→Ｓ７）。こうして、図３に示すように、配線ネットデータ登録メモリ１５２ｉ内には、各ネット特定情報ｎｅｔ１，ｎｅｔ２，・・と、その配線ネットに属するエレメントの特定データＯＢ11，ＯＢ12，・・あるいはビアの特定データＶＡ11，ＶＡ12，・・とが互いに対応付けられたネットデータが記憶されてゆくこととなる。
【００３５】
他方、図９に示すように、異レイヤ間で重なるエレメントが発生した場合は、それらエレメント特定データの重なり先のネットデータへの付加は行われない。しかしながら、図１１のＳ１０において、新たに入力されたビア図形により互いに接続される配線ネット図形が発生した場合はＳ１１に進み、それらの配線ネット図形のネットデータ同士を統合（マージ）して、それを１つの配線ネット図形のネットデータとして再登録する処理が行われる。この場合、ネット特定情報は、統合前の配線ネット図形の一方に対応するものを残し、他方を削除してこれを欠番として扱うようにしてもよいし、両方のネット特定情報を消して新たなネット特定情報を付与するようにしてもよい。
【００３６】
上記のようなエレメントやビアの入力の作図入力を繰り返した後、作図作業を終了する場合は、Ｓ１２からＳ１３へ進み、図面データメモリ１５２ｇ内に蓄積されている図形のデータ、すなわち図面データを、配線ネットデータ登録メモリ１５２ｉ内のネットデータとともにファイル名を付与して、ＨＤＤ１１０（図２）の図面データファイル１６３に書き込み、保存する。
【００３７】
上記のようにして作成された、各エレメント（作図対象要素）のＣＡＤデータは、ＣＡＭデータに変換される。ＣＡＭデータは、エレメント又は該エレメントと関連付けた形で電子回路基板１に形成される付加要素（例えばエレメントをなす半田ランド上に形成される半田バンプ）からなる製造対象要素の、製造途上での寸法、形状及び配置位置、あるいは製造対象要素を製造するための治具（例えば、ビアパターン、配線パターン、ガス抜き孔パターンを露光するためのマスクや、半田バンプ形成に使用する半田ペースト塗布用マスクなど）の、該製造対象要素に対応した部分の寸法、形状及び配置位置を特定する図形データである。
【００３８】
本発明は、このようなＣＡＤシステムを用いて、電子回路基板に搭載される電子部品の直下領域に形成される、電源用またはグランド用の導通路を作図するものである。以下、図２の電子回路基板１における電子部品３００の直下領域に形成される電源用およびグランド用の２種の導通路を、上記ＣＡＤシステム１００を用いて作図設計方法を説明する。なお、これらの電源用とグランド用の導体図形は、作図処理時に視覚的に異種の図形であると画面上で認識できるように、表示上の違い、例えば配色、線の太さ等に違いを持たせておくことが望ましい。
【００３９】
まず、電子回路基板１の第一主表面に形成される電源用およびグランド用のパッドアレー部（本発明の第二領域に含まれる）の設計から行う。これらのパッド部は、電子回路基板１に搭載されるべき電子部品３００の端子３０１と接続するものである。従って、パッドアレー部の設計は、電子部品３００の端子配列に対応した配列をなすように、所定のパッド導体図形を作図レイヤ上に作図する。このとき、作図されたパッド導体図形のＣＡＤデータは、図面データメモリ１５２ｇに記憶され、さらにこれに対応するＣＡＭデータが、ＣＡＭデータメモリ１５２ｍに記憶される。なお、本実施例の場合、パッド部とは半田バンプ１１ａ（電源用），１１ｂ（グランド用）、半田ランド１０ａ（電源用），１０ｂ（グランド用）のことであり、これらに関するＣＡＤデータとＣＡＭデータとが記憶される。
【００４０】
パッドアレー部の配置が決定したことで、次は、その直下の第三誘電体層Ｖ３に形成されるビアアレー（ビア３４ａ（電源用），３４ｂ（グランド用））の配置を決定する。これらのビア（本発明の第二領域に含まれる）は、同種のパッド部と導通するように形成されるものである。従って、第三誘電体層Ｖ３のビア３４ａ，３４ｂは、上記パッド部の端子配列に対応した配列をなすよう、所定のビア図形を第三誘電体層Ｖ３に対応するビアレイヤ上に作図する。このとき、ビア図形のＣＡＤデータは、図面データメモリ１５２ｇに記憶され、さらにこれに対応するＣＡＭデータが、ＣＡＭデータメモリ１５２ｍに記憶される。本実施例の場合、図２の電子回路基板におけるビア図形３４ａ，３４ｂに関する情報がＣＡＤデータとＣＡＭデータとして記憶される。
【００４１】
なお、図１２の（ａ）や（ｂ）は、ビア図形の配列の代表例を表すものである。図１２の（ａ）や（ｂ）に示すビア図形は、２つの異なる平行線群の交点を格子点とし、その格子点上にビア図形が配置されている。具体的には、図の左上から右下に下りる第一の平行線群は、電源用のビア図形（第一種ビア図形）のみが作図される第一平行線と、グランド用のビア図形（第二種ビア図形）のみが作図される第二平行線とが交互に配列してなるものであり、図の右上から左下に下りる第二の平行線群との交点を有し、その交点上にビア図形が配置されている。通常の電子部品の端子も、図１２の（ａ）や（ｂ）に示すような格子状の配列規則を有することが多く、従って、ビアアレーも図１２の（ａ）や（ｂ）のような配列規則で誘電体層に形成される。本実施例では、電子部品３００の端子３０１は、図１２（ａ）に示すような格子配列を有し、従ってビア図形も、図１２（ａ）に示す配列で、ビアレイヤに作図されるものとする。
【００４２】
このように電子回路基板１の最表面側のビア（この場合、第三誘電体層Ｖ３のビア３４）の配置が決定すると、次は、コア材（本発明の第三領域）２に形成されるスルーホール導体（貫通孔導体）の作図を行う。上記ＣＡＤシステム１００には、アプリケーションプログラム１６２として、スルーホール導体図形作図処理プログラム１６２ｂがＨＤＤ１１０内に記憶されており、このプログラムを実行することで、スルーホール導体図形をレイヤ上に効果的に配列することができる。以下、そのスルーホール導体図形作図プログラム１６２ｂを、図１３に示すフローチャートに基づいて説明する。なお、本プログラムを適応する基板領域は、電子部品直下におけるコア材２の形成領域である。
【００４３】
まず、Ｓ１００にて、作図を行うスルーホール導体レイヤ上に、既にスルーホール導体図形が作図されているか否かの判定を行う。既にスルーホール導体が作図されている場合は、その作図がなされた状態から継続してスルーホール導体図形の作図を行うために、Ｓ１０４に進む。また、スルーホール導体レイヤ上に最初のスルーホール導体図形を作図する場合は、Ｓ１０１に進み、Ｓ１０１の初期条件の設定に進む。
【００４４】
Ｓ１０１では、初期条件の設定を行う。本プログラムでは、その初期条件として、異種のスルーホールを隣接して配置する場合の、その配置間隔の最小値（以下、限界貫通孔導体間隔とも言う）Ｄの設定を行う。異種のスルーホール導体（電源用のスルーホール導体とグランド用のスルーホール導体）を隣接して配置する場合は、両者の間で電気的ショートと基板の破壊を生じる可能性があるため、これを防ぐ目的で、これらのスルーホール導体を予め定められた間隔を隔てて配置される必要がある。通常、この間隔は電子回路基板のデザインルールとして規定されるものであるため、ここではその値を入力すればよい。入力された値は、ＲＡＭ１０５の初期条件データメモリ１５２ａに記憶される。
【００４５】
次いで、Ｓ１０２にて基準ビアの設定を行う。基準ビア図形は、図１４に示すように、ビアレイヤ上に作図された電源用のビア図形（第一種ビア図形）３４ａ、またはグランド用のビア図形（第二種ビア図形）３４ｂの中から１つのビア図形を選択することで行う。選択された基準ビア図形のＣＡＤデータはＲＡＭ１０５の基準ビアデータメモリ１５２ｂに記憶される。
【００４６】
次いで、Ｓ１０３では、Ｓ１０１で設定した限界貫通孔導体間隔Ｄを初期条件データメモリから読み出し、図１４のように、Ｓ１０２で選択された基準ビア図形の中心位置を中心とする半径Ｄの円領域内を、スルーホール導体禁止領域（貫通孔導体禁止領域）としてビアレイヤ上に設定する。このスルーホール導体禁止領域は、その領域の直下にあたるスルーホール導体レイヤ上にスルーホールが作図されることを禁止するために設定されるものである。このスルーホール導体禁止領域は、ＲＡＭ１０５の禁止領域メモリ１５２ｃに記憶される。
【００４７】
次いで、Ｓ１０４では、図１４に示すように、ビアレイヤ上の基準ビア図形の直下にあたるスルーホール導体レイヤの領域に、スルーホール導体図形３０を発生させる。すなわちビアレイヤ上の基準ビア図形をスルーホール導体レイヤ上に投影し、その投影した基準ビア図形の中心にスルーホール導体図形の中心が位置するように、スルーホール導体図形を発生させる。発生したスルーホール導体図形は、ＲＡＭ１０５の図面データメモリ１５２ｇに記憶される。
【００４８】
続いて、Ｓ１０５では、図１５に示すように、その直前に選択された基準ビア図形とは異なる種のビア図形を、新たな基準ビア図形として選択する。このとき、直前に選択されていたビア図形と同種のビア図形が選択された場合には、その旨を警告する警告文等を画面上に表示し、設計者に選択変更を促してもよい。この場合、選択された基準ビア図形と、基準ビアデータメモリ１５２ｂに記憶されている基準ビア図形の種別が同じであるか否かを判定し、その結果に基づいて警告文の表示、及び選択の変更を行わせるようにする。なお、このとき選択が許可された新たな基準ビア図形のＣＡＤデータはＡＭ１０５の基準ビアデータメモリ１５２ｂに上書きして記憶される。
【００４９】
Ｓ１０６では、ＲＡＭ１０５の禁止領域メモリ１５２ｃに記憶されているスルーホール導体禁止領域を全て読み出し、新たに選択された基準ビア図形が、ビアレイヤ上のスルーホール導体禁止領域（貫通孔導体禁止領域）内にあるか否かを判定する。Ｓ１０５で選択された基準ビア図形が、スルーホール導体禁止領域内にあると判定された場合は、Ｓ１０５に戻り、再度基準ビア図形を選択し直し、スルーホール導体禁止領域外にあると判定された場合は、Ｓ１０７に進む。
【００５０】
Ｓ１０７では、初期条件データメモリ１５２ａから限界貫通孔導体間隔Ｄを読み出し、図１５に示すように、Ｓ１０５で新たに選択された基準ビア図形の中心位置を中心とする半径Ｄの円領域内を、スルーホール導体禁止領域（貫通孔導体禁止領域）としてビアレイヤ上に追加設定し、Ｓ１０８に進む。この新たに追加されるスルーホール導体禁止領域は、ＲＡＭ１０５の禁止領域メモリ１５２ｃに、既に記憶されているスルーホール導体禁止領域のデータを上書きして記憶することが無いよう、禁止領域メモリ１５２ｃにこれまでのデータに追加する形で記憶される。
【００５１】
Ｓ１０８では、図１５に示すように、ビアレイヤ上に新たに設定された基準ビア図形の直下にあたるスルーホール導体レイヤの領域に、その基準ビア図形と同種のスルーホール導体図形を発生させる。すなわちビアレイヤ上の基準ビア図形をスルーホール導体レイヤ上に投影し、その投影した基準ビア図形の中心にスルーホール導体図形の中心が位置するように、スルーホール導体図形を発生させる。このとき、基準ビア図形が電源用のビア図形３４ａであれば電源用のスルーホール導体図形（第一種貫通孔導体図形）３０ａが、基準ビア図形がグランド用のビア図形３４ｂであればグランド用のスルーホール導体図形（第一種貫通孔導体図形）３０ｂが発生する。発生したスルーホール導体図形のＣＡＤデータはＲＡＭ１０５の図面データメモリ１５２ｇに記憶される。
【００５２】
Ｓ１０９では、Ｓ１０８にてスルーホール導体図形の作図が完了したことを受けて、次のスルーホール導体図形の作図に移るか否かを選択し、次の作図に移る場合はＳ１０５に進み、移らない場合は本プログラムを終了する。終了する場合に関しては、図１３のフローチャートには表れていないが、作図されたスルーホール導体図形のＣＡＤデータは、ＲＡＭ１０５の図面データメモリ１５２ｇに記憶されているため、これをＨＤＤ１１０の図面データファイル１６３に保存し、また、そのＣＡＤデータに対応するＣＡＭデータをＣＡＭデータファイル１６４に保存して、その上で本プログラムを終了するものとする。
【００５３】
このスルーホール導体図形作図プログラム１６２ｂによって、スルーホール導体図形３０ａ，３０ｂの作図を繰り返すことで、スルーホール図形の作図が完了する。図１６の上側の図の状態は、図１３のフローチャートのＳ１００〜Ｓ１０８を、この順に処理した状態である。この後、Ｓ１０９にてＳ１０５に戻り、以降順次Ｓ１０５〜Ｓ１０９を繰り返すことで、図１６の中央の図のようにビアレイヤ上で基準ビア図形が順次選択され、その結果、図１６の下側の図が示すように、スルーホール導体レイヤ上に千鳥格子状のスルーホール導体図形が作図される。図１６の中段の図に示される斜線領域は、スルーホール導体図形の作図の過程で設定されたスルーホール導体禁止領域である。
【００５４】
なお、Ｓ１０５における基準ビア図形の選択によっては、図１７の下側の図に示すような、図１６とは異なる配列のスルーホール導体図形を配列することもできる。図１６の中央の図には、その際に選択された基準ビア図形が表れている。
【００５５】
また、図１３に示すスルーホール導体図形作図プログラム１６２ｂとはことなる手順でスルーホール導体図形を作図することも可能である。図１８は、上記フローチャートとは異なる手順でスルーホール導体図形を作図する手順が示された図である。図１８では、その上側の図に示されている最初に選択した基準ビア図形１と、その次に選択された基準ビア図形２（最初の基準ビア図形１によって定められるスルーホール導体禁止領域（図の斜線部）の外側のビア図形）とを結ぶ直線を対角線として有する単位格子を設定し、図１８の中央の図のように、その単位規則をビア図形の配列に順次当てはめる。そして、これらの単位格子の上記対角線の端部に形成されるビア図形の直下の、スルーホール導体レイヤ上の領域に、図１８の下側の図のように、順次スルーホール導体図形を発生させている。
【００５６】
スルーホール導体図形（貫通孔導体図形）が、上記の手順によって作図された後には、このスルーホール導体と、電子部品３００側のビアとを接続するための導通路の作図を行う。このとき、第三誘電体層に形成されるビアとコア材に形成されるスルーホール導体とでは形成される数が異なり、径の大きいスルーホール導体の方が数が少ない。従って、コア材２と第三誘電体層Ｖ３との間の領域では、同種のビアを配線によってマージ（統合）して、第三誘電体層のビアと、それよりも数の少ないスルーホール導体とが接続されるように設計される。以下、上記領域における導通路の作図方法について説明を行う。
【００５７】
図１９は、上記領域において同種のビアを統合し、ビアよりも数の少ないスルーホールと接続させるための、ビア統合処理プログラム１６２ｃの流れを示すフローチャートである。なお、本プログラムを適応する基板領域は、電子部品直下で、電子部品とコア材とによって挟まれた領域である。
【００５８】
Ｓ２００では、第三誘電体層Ｖ３にて、図１２の（ａ）のように配列した電源用のビア図形（第一種ビア図形）同士、グランド用のビア図形（第二種ビア図形）同士を統合する配線図形（ビア統合配線図形）の作図を行う。本実施例の場合、第三誘電体層Ｖ３のビアとしてビアレイヤに作図されたビア図形は、図１２の（ａ）に示されるような格子状に配列している。さらに詳しく言えば、このビア配列は、同種のビア図形が斜め方向に直線状に等間隔に並び、かつ同種のビアを結ぶ直線を、ビアの種別を交互に変えて並べることで成立した配列である。従って、本プログラムでは、それら同種のビアを結んだ直線を、配線レイヤ（第一配線レイヤ）に対して投影した投影直線に沿って、直線状の配線図形（ビア統合配線図形）Ｌａ１，Ｌｂ１を作図する。
【００５９】
これにより、第二導体層Ｍ２に対応する配線レイヤ（第一配線レイヤ）には、第三誘電体層Ｖ３のグランド用のビア３４ｂを統合するために、図２０の上側の図に示すような配線図形（第二種ビア統合配線図形）Ｌｂ１が作図される。また、第三導体層Ｍ３に対応する配線レイヤ（第一配線レイヤ）には、第三誘電体層Ｖ３のグランド用のビア３４ａを統合するために、図２０の中央の図に示すような配線図形（第一種ビア統合配線図形）Ｌａ１が作図される。これらの配線図形Ｌａ１、Ｌｂ１のＣＡＤデータは、ＲＡＭ１０５の図面データメモリ１５２ｇに記憶される。
【００６０】
次いで、Ｓ２０１では、コア材２にて、図１６の下側の図のように配列した電源用のスルーホール図形（第一種貫通孔導体図形）同士、グランド用のスルーホール導体図形（第二種貫通孔導体図形）同士を統合する配線図形（貫通孔導体統合配線図形）の作図を行う。本実施例の場合、コア材２のスルーホール導体としてスルーホール導体レイヤに作図されたスルーホール導体図形は、図１６の下側の図に示されるような格子状に配列している。つまり、このスルーホール導体図形の配列は、同種のスルーホール導体図形が図の上下方向に直線状に等間隔に並び、かつ同種のビアを結ぶ上下方向の直線を、スルーホール導体の種別を交互に変えて並べることで成立した配列である。従って、本プログラムでは、その同種のスルーホール導体を結ぶ直線を、配線レイヤ（第二配線レイヤ）に対して投影し、その投影直線に沿うように直線状の配線図形Ｌａ２、Ｌｂ２を作図する。
【００６１】
これにより、第一導体層Ｍ１に対応する配線レイヤ（第二配線レイヤ）には、コア材２のグランド用のスルーホール導体３０ｂを統合するために、図２０の下側の図に示すような配線図形（第二種貫通孔導体統合配線図形）Ｌｂ２が作図される。また、第一体層Ｍ１に対応する配線レイヤ（第二配線レイヤ）には、コア材２の電源用のスルーホール導体３０ａを統合するために、図２０の下側の図に示すような配線図形（第一種貫通孔導体統合配線図形）Ｌａ２が作図される。これらの配線図形Ｌａ２、Ｌｂ２のＣＡＤデータは、ＲＡＭ１０５の図面データメモリ１５２ｇに記憶される。
【００６２】
Ｓ２００とＳ２０１とでなされた上記のような配線作図処理を行った後、Ｓ２０２では、図２１の上側の図のように、第一導体層Ｍ１に対応する配線レイヤ（第二配線レイヤ）に作図された配線図形Ｌａ２、Ｌｂ２と、第二導体層Ｍ２に対応する配線レイヤ（第一配線レイヤ）に作図された配線図形Ｌａ１と、第三導体層Ｍ３に対応する配線レイヤ（第一配線レイヤ）に作図された配線図形Ｌｂ１とを同一の平面上に投影した場合の、同種の配線図形、すなわち電源用の配線図形Ｌａ１（第一種ビア統合配線図形）とＬａ２（第一種貫通孔導体統合配線図形）、グランド用の配線図形Ｌｂ１（第二種ビア統合配線図形）とＬｂ２（第二種貫通孔導体統合配線図形）の交点３３ａ，３３ｂを演算し、その位置座標を特定する。
【００６３】
Ｓ２０３では、図２１の中央の図のように、Ｓ２０２で演算された交点３３ａ，３３ｂを第一誘電体層Ｖ１に対応するビアレイヤ（中間レイヤ）に投影し、その投影した点を中心として統合用ビア図形３４ａ，３４ｂを発生させる。また、図２１の下側の図のように、Ｓ２０２で演算された交点のうち、電源用の配線図形の交点３３ａを第二誘電体層Ｖ１に対応するビアレイヤ（中間レイヤ）に投影し、その投影した点を中心として電源用のビア図形３４ａを発生させる。さらに第三誘電体層Ｖ３のグランド用のビア３４ｂは、第二誘電体層Ｖ２にも同じように形成されるため、第三導体層Ｖ３に対応するビアレイヤに作図されたグランド用のビア図形３４ｂを、第二誘電体層Ｖ２に対応するビアレイヤに投影し、同様のビア図形３４ｂを発生させる。このとき、第一誘電体層Ｖ１および第二誘電体層Ｖ２に発生する交点３３ａ，３３ｂに基づくビア図形は、交点を形成する２つの配線図形の種別に応じて、電源用のビア図形３４ａであるかグランド用のビア図形３４ｂであるかが決まる。これらのビア図形のＣＡＤデータは、ＲＡＭ１０５の図面データメモリ１５２ｇに記憶される。なお、本プログラムを終了する際には、図面データメモリに記憶されたＣＡＤデータをＨＤＤ１１０の図面データファイル１６３に保存し、さらにそのＣＡＤデータに対応するＣＡＭデータをＣＡＭデータファイル１６４に保存する。
【００６４】
なお、本実施例では、グランド用の配線図形を配線図形Ｌｂ１（図２の配線７ｂ）を第二導体層Ｍ２に、電源用の配線図形Ｌａ１（図２の配線７ａ）を第三導体層Ｍ３に形成している。この場合、種別の異なる配線図形をあえて異なる層に形成することで、電源・グランドの均等化が図られている。また、キャパシタンスを上げて、安定した電圧の供給を可能としている。なお、配線図形Ｌｂ１とＬａ１とは、必ずしも異なる層に形成される必要は無く、同層に形成されていても良い。この場合、配線図形Ｌｂ１とＬａ１とが導通しないように配置される必要があるとともに、両配線図形間には、デザインルールに定められる所定幅の隙間が設けられ、電気的ショートと基板の機械的破壊が発生しないように配慮される必要がある。
【００６５】
また、このようにして設計される電源用とグランド用の導通路に関しては、それぞれを独立した２つのネットとして配線ネットデータ登録メモリ１５２ｉに登録するとともに、それぞれを構成する基板要素は、各要素が作図されるごとにネットデータに記憶される。
【００６６】
図２２の（ａ）は、図２が示す電子回路基板１全体を第一主表面側から見たときの図である。電子回路基板１の中央部には電子部品３００が配置されるとともに、その周辺にキャパシタ２００が配置されている。なお、本実施例においては、電子部品３００が搭載される領域は、その中央部３２０と外周部３１０とに分けられ、中央部直下の基板領域には主に信号用の導通路が形成され、外周部直下の領域には、本発明のＣＡＤシステムが設計対象とする電源用及びグランド用の導通路が形成されるとする。また、図２２の（ｂ）は、図２２の（ａ）のＡ−Ａ断面を簡略化して示した図である。図２２の（ｂ）に示す電子回路基板は、その内部をＡ〜Ｇの７領域に区分しており、これらの領域ごとに設計条件を定めるとともに、これらの領域を定められた順序に従って作図設計を進めることで、効率的な基板設計を行うことができる。以下、各領域における作図処理についての一例を述べる。
【００６７】
図２２の（ｂ）に示すＡ領域（第二領域）は、電子回路基板の電子部品搭載部の直下にあたる領域であり、この領域には、電子部品の入出力端子と接続する電源用およびグランド用のパッドアレーと、このパッドアレーと接続するビアアレーが形成されるとともに、これらのビアアレーに含まれる同種のビアを統合する配線が形成される。従って、この領域の設計を行う場合は、電子部品の端子配列に基づいて所定のパッド導体図形を所定の作図レイヤ上に作図し、その上でこれらのパッド導体と接続されるビアをビア図形として、ビアレイヤ上に作図する。また、ビア図形の配置が決定した後には、上記ビア統合処理プログラム１６２ｃのＳ２００でなされる同種のビア図形を統合するためのビア統合配線図形の作図処理を行う。また、後述する領域Ｂにおいて、貫通孔（スルーホール）導体統合配線図形の作図処理がなされた後には、ビア統合配線図形と貫通孔導体統合配線図形とを導通させるための統合用ビア図形の作図がなされる。
【００６８】
図２２の（ｂ）に示すＢ領域（第一領域）は、Ａ領域と同様に電子回路基板の電子部品搭載部の直下にあたる領域であり、この領域は、基板内部のコア材が形成される領域であるとともに、そのコア材の内部を上下に貫通するスルーホール導体（貫通孔導体）が形成される。この領域の設計を行う場合は、Ａ領域に形成された電源用およびグランド用のビア図形と、同種のスルーホール導体とが導通するように、ビア図形の配置に基づいてスルーホール導体図形を作図する。このスルーホール導体図形の作図は、上記スルーホール導体図形作図処理プログラム１６２ｂによって行うことができる。また、スルーホール導体図形が作図された後には、上記ビア統合処理プログラム１６２ｃのＳ２０１でなされる同種のスルーホール導体図形をのうち、同種のものを統合するための貫通孔（スルーホール）導体統合配線図形の作図処理を行ってもよい。
【００６９】
図２２の（ｂ）に示すＣ領域（第三領域）は、Ａ領域と同様に電子回路基板の電子部品搭載部の直下にあたる領域であり、この領域は、基板の第二主表面において形成されるＢＧＡやＰＧＡ等の端子部とコア基板との間の領域であり、その端子部とコア基板のスルーホール導体とを接続するビアが形成される。このビアは、端子部の配列に基づいて設計されるものであり、必要に応じてこれらのビアのうち、同種のものを統合し、同種のスルーホール導体と接続するように設計される。
【００７０】
図２２の（ｂ）に示すＤ領域（第二領域）は、電子回路基板の電子部品搭載部の直下にあたる領域であり、この領域は、上記Ａ領域と同様の設計がなされる。ただし、上記Ａ領域は、電子部品のうちチップ３００が搭載される領域の直下領域であるが、このＤ領域は、キャパシタ２００が搭載される領域の直下領域である。このキャパシタ２００の入出力端子部の配列は、チップ３００の入出力端子部よりもピッチが広いが、基本的には、上記Ａ領域と同様の作図処理を行うことで設計することができる。また、Ｅ領域（第一領域）・Ｆ領域（第三領域）に関しても同様に、Ｂ領域・Ｃ領域と同様の作図処理にて設計することができる。
【００７１】
図２２の（ｂ）に示す領域Ｇは、Ａ〜Ｆにあたる領域を除く領域であり、その第一主表面側に電子部品が搭載されていない領域である。この領域Ｇには、基板の第二主表面において形成されるＢＧＡやＰＧＡ等の端子部から電源用及びグランド用のビアが形成され、これらのビアと同種のスルーホール導体とを接続させつつ、これらのスルーホールから第一主表面に向けてビアが形成される。また、必要に応じて同種のビアの統合を行う配線が形成される。この領域の設計を行う場合は、予め定められた配置位置を有するＢＧＡやＰＧＡ等の端子部の図形を所定の作図レイヤ上に作図し、その後、これらと接続するビア図形を作図する。さらにこれらのビア図形と接続するスルーホール導体図形（貫通孔導体図形）を作図し、さらにその第一主表面側の領域にビア図形を作図する。このとき、必要に応じて統合配線図形や、統合用ビア図形の作図を行っても良い。
【００７２】
また、このように領域ごとの作図を行うＣＡＤシステムにおいては、作図レイヤ（ビアレイヤ、貫通導体孔レイヤ、中間レイヤ、配線レイヤ等）を各領域ごとに設定し、これらに対して作図処理を行った後で、これらの作図レイヤのうち同じ層のレイヤを、実基板の配置に基づいて同一平面上に並べて表示できる機能を有していることが望ましい。これにより、設計された基板の各層のレイアウトを容易にチェックすることが可能となる。
【００７３】
なお、本実施例では、電子基板を上記のように領域の区分し、その上で作図処理を実行するものとしたが、これらの領域の区分は、電子回路基板の設計思想・設計条件が異なる領域を分けるものであり、上記のような領域の分け方に限られるものではない。また、ここでの作図条件とは、電子回路基板の設計思想・設計条件によって定められるもので、基板要素図形（ビア図形、貫通導体孔図形、配線図形等、電子回路基板の作図設計に必要な図形）の形状、配列（配置位置、ピッチ）のほか、配列時における各種の制約等を含む。この作図条件は、分けられた領域ごとに設定されるものであるため、同じ基板要素図形であっても、各領域ごとに異なっていてもよい。
【図面の簡単な説明】
【００７４】
【図１】電子回路基板の一例を示す断面図。
【図２】本発明の電子回路基板用ＣＡＤシステムの電気的構成を示すブロック図。
【図３】配線ネットデータ登録メモリの内容を示すマップ。
【図４】本発明の電子回路基板用ＣＡＤシステムにおける作図画面上での操作過程の説明図。
【図５】エレメントの概念図。
【図６】エレメントのＣＡＤデータの概念図。
【図７】ビア図形のＣＡＤデータの概念図。
【図８】エレメントの重なり接続状態の第一説明図。
【図９】エレメントの重なり接続状態の第二説明図。
【図１０】エレメントのビア接続状態の説明図。
【図１１】作図処理の流れを示すフローチャート。
【図１２】ビア図形の配置状態を示す説明図。
【図１３】スルーホール導体作図処理の流れを示すフローチャート。
【図１４】スルーホール導体図形の作図課程を示す説明図。
【図１５】図１４に続く図。
【図１６】図１５に続く図。
【図１７】図１５に続く図で、図１６とは異なる作図過程を示す説明図。
【図１８】図１４〜１７とは異なるスルーホール導体図形の作図課程の説明図。
【図１９】ビア統合処理の流れを示すフローチャート。
【図２０】ビア統合を説明する説明図。
【図２１】図２０に続く図。
【図２２】図２に示す電子回路基板の概略図。
【符号の説明】
【００７５】
１    電子回路基板
２    コア材（コア基板）
３０ａ，３０ｂ  スルーホール導体（貫通孔導体）、スルーホール導体図形（貫通孔導体図形）
３４ａ，３４ｂ  ビア、ビア図形
１０１  電子回路基板用ＣＡＤシステム
１０２  入出力インターフェース
１０３  ＣＰＵ
１０５  ＲＡＭ
１０６  キーボード
１０７  マウス（ＣＡＤデータ入力手段）
１０８  ＣＤ−ＲＯＭドライブ
１１０  ハードディスクドライブ（記憶手段）
１１２  コンピュータ本体
１２０  ＣＤ−ＲＯＭ
２００  キャパシタ
３００  電子部品（チップ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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