(57)【要約】  【課題】  本発明は、入出力回路部にプルアップ抵抗もしくはプルダウン抵抗を備えた場合、貫通電流の低減化を図ることができる半導体集積回路を提供する。  【解決手段】  基準電位ＶＳＳと電源電圧ＶＤＤとの間に直列に接続されたＰｃｈのＭＯＳトランジスタ１１１とＮｃｈのＭＯＳトランジスタ１１２とより構成されるインバータ１１０と、基準電位ＶＳＳと電源電圧ＶＤＤとの間に接続されたＰｃｈのＭＯＳトランジスタで構成されたプルアップ抵抗１２０とを備え、外部より入力される入力信号の電圧がインバータ１１０の閾値以下となった場合にプルアップ抵抗１２０を切断するようにした。【選択図】図１
2005353842.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、あるいは入出力端子にプルアップ抵抗あるいはプルダウン抵抗を備えた半導体集積回路において、
上記入力端子、あるいは上記入出力端子を介して外部より入力される入力信号の電圧レベルに応じて上記プルアップ抵抗あるいは上記プルダウン抵抗を制御する制御手段を備えた、
ことを特徴とする半導体集積回路。
【請求項２】
請求項１に記載の半導体集積回路において、
上記プルアップ抵抗あるいは上記プルダウン抵抗は、ＭＯＳトランジスタである、
ことを特徴とする半導体集積回路。
【請求項３】
請求項１に記載の半導体集積回路において、
上記制御手段は、電源電圧と基準電位との間に直列に接続されたＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとよりなるインバータである、
ことを特徴とする半導体集積回路。
【請求項４】
出力端子、あるいは入出力端子にプルアップ抵抗あるいはプルダウン抵抗を備えた半導体集積回路であって、
上記出力端子、あるいは上記入出力端子を介して外部に出力信号を出力する場合に、上記プルアップ抵抗あるいは上記プルダウン抵抗を制御する制御手段を備えた、
ことを特徴とする半導体集積回路。
【請求項５】
請求項４に記載の半導体集積回路において、
上記プルアップ抵抗あるいは上記プルダウン抵抗は、ＭＯＳトランジスタである、
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路内の入出力回路に関し、特に、入力端子、出力端子、あるいは入出力端子に設けたプルアップ抵抗、プルダウン抵抗の制御に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路に設けられている入出力回路部について、図３を用いて説明する。図３に示す入出力回路部は、出力バッファ１と、入力バッファ２と、制御回路５と、インバータ８と、ＰｃｈＭＯＳトランジスタ６と、プルアップ抵抗７とを備えたものである。
【０００３】
上記出力バッファ１は、出力イネーブルＥＮＢ１により制御される。
上記入力バッファ２は、入力イネーブルＥＮＢ２により制御される。
【０００４】
上記制御回路５は、ＮＯＤＥ２とＮＯＤＥ３とを入力する論理和回路３と、リセット信号ＲＳＴの入力によりセットされ、入出力信号のいずれかがＨレベルのときにリセットされるＲＳフリップフロップ回路４とにより構成され、上記ＰｃｈＭＯＳトランジスタ６のゲート電圧をインバータ８を介して制御する。
【０００５】
上記ＰｃｈＭＯＳトランジスタ６と上記プルアップ抵抗７は、電源電圧ＶＤＤと信号ライン９との間に接続される。
【０００６】
以上のように構成された入出力回路部の動作について説明する。
電源投入した場合、ＲＳフリップフロップ４のセット端子Ｓにリセット信号ＲＳＴが入力され、セットされる。そして、ＲＳフリップフロップ４の出力ＱはＨレベルとなり、インバータ８により反転され、ＰｃｈＭＯＳトランジスタがＯＮとなる。これにより、ＮＯＤＥ１はプルアップされる。
【０００７】
入力信号であるＮＯＤＥ２あるいはＮＯＤＥ３のいずれかがＨレベルのとき、ＲＳフリップフロップ４はリセットされ、ＰｃｈＭＯＳトランジスタはＯＦＦとなる。これにより、プルアップ抵抗は切断される。
【特許文献１】特開２００１−６０６６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の半導体集積回路では、電源投入時にプルアップ抵抗、プルダウン抵抗を制御することは可能であったが、入力信号の電圧レベルに応じてプルアップ抵抗あるいはプルダウン抵抗を制御することはできなかった。
【０００９】
本発明は、上記問題点を解消するためになされたものであり、入力端子、出力端子、あるいは入出力端子にプルアップ抵抗あるいはプルダウン抵抗を設けた場合に、貫通電流の低減化を図ることができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記課題を解決するために、本発明の請求項１にかかる半導体集積回路は、入力端子、あるいは入出力端子にプルアップ抵抗あるいはプルダウン抵抗を備えた半導体集積回路において、上記入力端子、あるいは上記入出力端子を介して外部より入力される入力信号の電圧レベルに応じて上記プルアップ抵抗あるいは上記プルダウン抵抗を制御する制御手段を備えたことを特徴とするものである。
【００１１】
また、本発明の請求項２にかかる半導体集積回路は、請求項１に記載の半導体集積回路において、上記プルアップ抵抗あるいは上記プルダウン抵抗は、ＭＯＳトランジスタであることを特徴とするものである。
【００１２】
また、本発明の請求項３にかかる半導体集積回路は、請求項１に記載の半導体集積回路において、上記制御手段は、電源電圧と基準電位との間に直列に接続されたＰチャンネルＭＯＳトランジスタとＮチャンネルＭＯＳトランジスタとよりなるインバータであることを特徴とするものである。
【００１３】
また、本発明の請求項４にかかる半導体集積回路は、出力端子、あるいは入出力端子にプルアップ抵抗あるいはプルダウン抵抗を備えた半導体集積回路であって、上記出力端子、あるいは上記入出力端子を介して外部に出力信号を出力する場合に、上記プルアップ抵抗あるいは上記プルダウン抵抗を制御する制御手段を備えたことを特徴とするものである。
【００１４】
また、本発明の請求項５にかかる半導体集積回路は、請求項４に記載の半導体集積回路において、上記プルアップ抵抗あるいは上記プルダウン抵抗は、ＭＯＳトランジスタであることを特徴とするものである。
【発明の効果】
【００１５】
本発明の半導体集積回路によれば、入力端子、あるいは入出力端子にプルアップ抵抗あるいはプルダウン抵抗を設けた場合、上記入力端子、あるいは上記入出力端子を介して外部から入力される入力信号の電圧レベルに応じて上記プルアップ抵抗あるいは上記プルダウン抵抗を切断するようにしたので、貫流電流を低減させることができる。
【００１６】
また、本発明の半導体集積回路によれば、出力端子、あるいは入出力端子にプルアップ抵抗あるいはプルダウン抵抗を設けた場合、上記出力端子、あるいは上記入出力端子を介して外部に出力信号を出力するときに上記プルアップ抵抗あるいは上記プルダウン抵抗を切断するようにしたので、貫流電流を低減させることができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施の形態について図面を参照しながら説明する。
【００１８】
（実施の形態１）
以下に、本発明の実施の形態１にかかる半導体集積回路について図１を用いて説明する。図１は、本実施の形態１による半導体集積回路の構成を示す図である。
【００１９】
図１において、半導体集積回路内に設けられた入出力回路部１００は、インバータ１１０とプルアップ抵抗１２０とを備え、入力端子を介して外部より入力される入力信号Ｓ１０１の電圧レベルに応じてプルアップ抵抗１２０を制御するものである。
【００２０】
上記インバータ１１０は、基準電位ＶＳＳと電源電圧ＶＤＤとの間に直列に接続されたＰｃｈのＭＯＳトランジスタ１１１とＮｃｈのＭＯＳトランジスタ１１２とより構成され、該インバータ１１０のゲートは信号ライン１３０に接続される。
【００２１】
上記プルアップ抵抗１２０は、基準電位ＶＳＳと電源電圧ＶＤＤとの間に接続されたＰｃｈのＭＯＳトランジスタで構成され、該ＰｃｈのＭＯＳトランジスタのゲートは、インバータ１１０に接続されている。
【００２２】
以上のように構成された半導体集積回路内の入出力回路部１００についてその動作を説明する。
まず、インバータ１１０の閾値がα［Ｖ］になるように、ＰｃｈのＭＯＳトランジスタ１１１、及びＮｃｈのＭＯＳトランジスタ１１２のサイズを設計する。
【００２３】
外部より入力信号Ｓ１００が入出力回路部１００に入力されると、インバータ１１０では、入力電圧が閾値α［Ｖ］以下である場合、Ｈレベルの制御信号Ｓ１１０を出力し、プルアップ抵抗１２０を構成しているＰｃｈトランジスタがオフになる。すなわち、プルアップ抵抗が切断される。また、入力電圧が閾値α［Ｖ］より大きい場合は、Ｌレベルの制御信号Ｓ１１０を出力し、プルアップ抵抗１２０は切断されない。
【００２４】
なお、インバータ１１０の閾値αは、ＰｃｈのＭＯＳトランジスタ１１１、及びＮｃｈのＭＯＳトランジスタ１１２のサイズで決まるものであり、このサイズ設計値を変えることにより上記インバータ１１０の閾値αを所望の値に設定することができる。
【００２５】
このような実施の形態１による半導体集積回路は、外部より入力される入力信号が一定電圧以下となった場合にプルアップ抵抗１２０を切断するようにしたので、簡単な回路構成でプルアップ抵抗１２０を制御することができ、貫通電流の低減化を実現可能である。
【００２６】
なお、本実施の形態１では、入出力回路部がプルアップ抵抗を持つ場合の制御について説明したが、プルダウン抵抗を持つ入出力回路の場合も同様にプルダウン抵抗を制御するトランジスタにより一定電圧以上の信号が入力された場合にプルダウン抵抗を切断することができる。
【００２７】
また、本実施の形態１では、入力端子にプルアップ抵抗を設けた入出力回路部について説明したが、入出力端子にプルアップ抵抗あるいはプルダウン抵抗を設けた入出力回路部であっても同様の効果が得られる。
【００２８】
（実施の形態２）
以下に、本発明の実施の形態２にかかる半導体集積回路内に設けられた入出力回路部について図２を用いて説明する。図２は、本実施の形態２による入出力回路部の構成を示す図である。
【００２９】
図２において、半導体集積回路内に設けられた入出力回路部２００は、プルアップ抵抗２１０と出力バッファ２２０とを備え、入出力端子を介して外部に出力信号を出力する場合に、上記プルアップ抵抗２１０を制御するものである。この入出力回路部２００は入出力モードを有するものであり、入力モードの場合は、入出力端子を介して入力信号Ｓ２０１を入力し、出力信号Ｓ２０２を半導体集積回路内部（図示しない）に出力し、出力モードの場合は、半導体集積回路内部から出力される出力信号Ｓ２０４を入力とし、入出力端子を介して出力信号Ｓ２０１を外部へ出力する。
【００３０】
上記プルアップ抵抗２１０は、電源電圧ＶＤＤと信号ライン２３０との間に接続されたＰｃｈのＭＯＳトランジスタで構成され、該ＰｃｈのＭＯＳトランジスタのゲートは出力バッファ制御信号ライン２０３に接続されている。
【００３１】
上記出力バッファ２２０は、半導体集積回路内部から出力された出力バッファ制御信号Ｓ２０３により制御され、該出力バッファ制御信号がＨの場合はデータを出力し、Ｌの場合はデータを出力しない。
【００３２】
以上のように構成された半導体集積回路内の入出力回路部２００についてその動作を説明する。
【００３３】
半導体集積回路内部からの出力信号Ｓ２０４が入出力回路部２００に入力されると、出力バッファ２２０は、半導体集積回路内部から出力される出力バッファ制御信号Ｓ２０３がＨレベルの場合にイネーブルになり、信号Ｓ２０１を出力する。このとき、プルアップ抵抗２１０は切断され、貫通電流は流れない。
【００３４】
一方、出力バッファ制御信号Ｓ２０３がＬレベルの場合は、出力バッファ２２０はディスイネーブルとなり、プルアップ抵抗２１０がＯＮとなる。
【００３５】
このような実施の形態２による半導体集積回路は、半導体集積回路内部から出力される出力バッファ制御信号Ｓ２０３に応じてプルアップ抵抗２１０を制御するようにしたので、入出力端子が出力モードであるときにプルアップ抵抗２１０を切断することができ、貫通電流の低減化を実現可能である。
【００３６】
なお、本実施の形態２では、プルアップ抵抗を備えた場合について説明したが、プルダウン抵抗を備えた場合にも同様の効果が得られる。
【００３７】
また、本実施の形態２では、入出力端子にプルアップ抵抗を設けた入出力回路部について説明したが、出力端子にプルアップ抵抗あるいはプルダウン抵抗を設けた入出力回路部であっても同様の効果が得られる。
【産業上の利用可能性】
【００３８】
本発明は、半導体集積回路の入出力回路部にプルアップ抵抗またはプルダウン抵抗を持った構成の場合に、電力を大幅に削減可能な半導体集積回路として有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１にかかる半導体集積回路内の入出力回路部の構成を示す図である。
【図２】本発明の実施の形態２にかかる半導体集積回路内の入出力回路部の構成を示す図である。
【図３】従来の半導体集積回路内の入出力回路部の構成を示す図である。
【符号の説明】
【００４０】
１００  半導体集積回路の入出力回路部
１１０  インバータ
１１１  ＰｃｈＭＯＳトランジスタ
１１２  ＮｃｈＭＯＳトランジスタ
１２０  ＰｃｈＭＯＳトランジスタで構成されたプルアップ抵抗
１３０  信号ライン
２００  半導体集積回路の入出力回路部
２０３  出力バッファ制御信号ライン
２１０  ＰｃｈＭＯＳトランジスタで構成されたプルアップ抵抗
２２０  出力バッファ
２３０  信号ライン
１  出力バッファ
２  入力バッファ
３  論理和回路
４  ＲＳフリップフロップ
５  制御回路
６  ＰｃｈＭＯＳトランジスタ
７  プルアップ抵抗
８  インバータ
９  信号ライン
【図１】
2005353842.tif 000003
【図２】
2005353842.tif 000004
【図３】
2005353842.tif 000005