(57)【要約】【課題】高密度かつ微細化されたナノ結晶を作製する技術を確立し、これを利用して実用的な半導体ドットメモリを提供する。【解決手段】シリコン基板１１の表面部分に酸化シリコン層１２を形成する。次いで、シリコン基板１１上に酸化シリコン層１２を介してアモルファスシリコン層１３を好ましくは１ｎｍ以下の厚さに形成する。次いで、好ましくはシリコン基板１１を４００〜８００℃に加熱した状態で、アモルファスシリコン層１３をシランガスに暴露して、高密度化及び微細化されたシリコンナノ結晶１４を形成する。【選択図】図４
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【特許請求の範囲】
【請求項１】
シリコン基板の上方にアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層上に原料ガスを供給し、シリコンナノ結晶を形成する工程と、
を具えることを特徴とする、シリコンナノ結晶の作製方法。
【請求項２】
前記アモルファスシリコン層の厚さが１ｎｍ以下であることを特徴とする、請求項１に記載のシリコンナノ結晶の作製方法。
【請求項３】
前記原料ガスはシランガスであることを特徴とする、請求項１又は２に記載のシリコンナノ結晶の作製方法。
【請求項４】
前記シリコンナノ結晶は、前記シリコン基板を加熱した状態で、前記アモルファスシリコン層を前記原料ガスに暴露することによって形成することを特徴とする、請求項１〜３のいずれか一に記載のシリコンナノ結晶の作製方法。
【請求項５】
前記シリコン基板の加熱温度が２００〜１０００℃であることを特徴とする、請求項４に記載のシリコンナノ結晶の作製方法。
【請求項６】
前記シリコンナノ結晶の数密度が１×１０１２／ｃｍ２以上であることを特徴とする、請求項１〜５のいずれか一に記載のシリコンナノ結晶の作製方法。
【請求項７】
前記シリコンナノ結晶の大きさが１０ｎｍ以下であることを特徴とする、請求項１〜６のいずれか一に記載のシリコンナノ結晶の作製方法。
【請求項８】
シリコン基板の上方に形成され、数密度が１×１０１２／ｃｍ２以上であることを特徴とする、シリコンナノ結晶。
【請求項９】
大きさが１０ｎｍ以下であることを特徴とする、請求項８に記載のシリコンナノ結晶。
【請求項１０】
シリコン基板の表面部分に酸化シリコン層を形成する工程と、
前記シリコン基板上に前記酸化シリコン層を介してアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層上に原料ガスを供給し、シリコンナノ結晶を形成する工程と、
前記シリコンナノ結晶の表面を酸化する工程と、
前記シリコンナノ結晶を埋設するように追加のアモルファスシリコン層を形成する工程と、
前記追加のアモルファスシリコン層に熱酸化処理を施し、追加の酸化シリコン層を形成する工程と、
前記追加の酸化シリコン層上に電極を形成する工程と、
を具えることを特徴とする、フローティングゲート型メモリキャパシタ構造の作製方法。
【請求項１１】
前記アモルファスシリコン層の厚さが１ｎｍ以下であることを特徴とする、請求項１に記載のフローティングゲート型メモリキャパシタ構造の作製方法。
【請求項１２】
前記原料ガスはシランガスであることを特徴とする、請求項１０又は１１に記載のフローティングゲート型メモリキャパシタ構造の作製方法。
【請求項１３】
前記シリコンナノ結晶は、前記シリコン基板を加熱した状態で、前記アモルファスシリコン層を前記原料ガスに暴露することによって形成することを特徴とする、請求項１０〜１２のいずれか一に記載のフローティングゲート型メモリキャパシタ構造の作製方法。
【請求項１４】
前記シリコン基板の加熱温度が２００〜１０００℃であることを特徴とする、請求項１３に記載のフローティングゲート型メモリキャパシタ構造の作製方法。
【請求項１５】
前記シリコンナノ結晶の数密度が１×１０１２／ｃｍ２以上であることを特徴とする、請求項１０〜１４のいずれか一に記載のフローティングゲート型メモリキャパシタ構造の作製方法。
【請求項１６】
前記シリコンナノ結晶の、前記表面酸化処理以前における大きさが１０ｎｍ以下であることを特徴とする、請求項１０〜１５のいずれか一に記載のフローティングゲート型メモリキャパシタ構造の作製方法。
【請求項１７】
前記シリコンナノ結晶の、前記追加のアモルファスシリコン層の前記熱酸化処理後における大きさが１０ｎｍ以下であることを特徴とする、請求項１０〜１６のいずれか一に記載のフローティングゲート型メモリキャパシタ構造の作製方法。
【請求項１８】
シリコン基板の上方に形成され、数密度が１×１０１２／ｃｍ２以上であるシリコンナノ結晶と、
前記シリコンナノ結晶の上方において、酸化シリコン層を介して形成された電極と、
を具え、
前記シリコンナノ結晶がメモリとして機能することを特徴とする、フローティングゲート型メモリキャパシタ構造。
【請求項１９】
前記シリコンナノ結晶の大きさが１０ｎｍ以下であることを特徴とする、請求項１８に記載のフローティングゲート型メモリキャパシタ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコンナノ結晶の作製方法、シリコンナノ結晶、フローティングゲート型メモリキャパシタ構造の作製方法、及びフローティングゲート型メモリキャパシタ構造関する。
【背景技術】
【０００２】
半導体ドットメモリでは、数密度１×１０１２／ｃｍ２以上、結晶粒径１０ｎｍ以下の高密度ナノ結晶が必要とされる。従来においては、上述したナノ結晶を作製するに当り、ＣＶＤ法などの従来の成膜技術を用いた膜形成に、表面化学処理（薬液処理）を適用する方法などが検討されていた。しかしながら、上述したような高密度のナノ結晶を作製するには至っていない。
【０００３】
かかる問題を解消すべく、上述したプロセスを複数回繰り返してナノ結晶を多段階で形成し、結果として高密度のナノ結晶を得る試みがなされている。しかしながら、このような方法では、隣接するナノ結晶同士が重なりあい、ナノ結晶の配置密度が均一とならなくなるため、結果としてメモリとしての特性に大きなばらつきを生じさせてしまう原因となっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、高密度かつ微細化されたナノ結晶を作製する技術を確立し、これを利用して実用的な半導体ドットメモリを提供することを目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成すべく、本発明は、
シリコン基板の上方にアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層上に原料ガスを供給し、シリコンナノ結晶を形成する工程と、
を具えることを特徴とする、シリコンナノ結晶の作製方法に関する。
【０００６】
本発明によれば、シリコン基板の上方に微小な厚さのアモルファスシリコン層を形成し、次いで、前記アモルファスシリコン層上に原料ガスを供給してシリコンナノ結晶を作製する。このとき、前記アモルファスシリコン層は前記シリコンナノ結晶が高密度かつ微小な大ききで成長するための核として良好に機能する。その結果、前記シリコンナノ結晶は、例えば１×１０１２／ｃｍ２以上の数密度であって、１０ｎｍ以下の大きさまで高密度及び微細化することができるようになる。したがって、前記シリコンナノ結晶はドットメモリとして使用できるようになり、前記シリコンナノ結晶を利用した半導体ドットメモリの提供が可能となる。
【０００７】
なお、前記アモルファスシリコン層は、前記シリコン基板上に直接形成することもできるし、所定の中間層を介して形成することもできる。特に、以下に詳述するフローティングゲート型メモリキャパシタ構造などの半導体ドットメモリを作製する際には、前記シリコン基板とその上方に形成された素子構造とを電気的に絶縁するために酸化シリコン層などを形成することができる。
【０００８】
本発明の好ましい態様においては、前記アモルファスシリコン層の厚さを１ｎｍ以下とする。これによって、高密度かつ微細化されたシリコンナノ結晶を簡易に形成できるようになる。
【０００９】
また、前記シリコンナノ結晶を形成する際には、前記シリコン基板を例えば２００℃〜１０００℃、さらには４００℃〜８００℃に加熱した状態で行うことが好ましい。これによって、前記アモルファスシリコン層を、前記原料ガスに暴露させるのみで、前記シリコンナノ結晶を形成できるようになる。すなわち、前記シリコンナノ結晶の形成を簡易に行うことができる。
【００１０】
なお、前記原料ガスとしては、特にシリコン基板の加熱操作を通じて前記シリコンナノ結晶を形成する場合においては、シランガスを好ましく用いることができる。
【００１１】
また、本発明は、
シリコン基板の表面部分に酸化シリコン層を形成する工程と、
前記シリコン基板上に前記酸化シリコン層を介してアモルファスシリコン層を形成する工程と、
前記アモルファスシリコン層上に原料ガスを供給し、シリコンナノ結晶を形成する工程と、
前記シリコンナノ結晶の表面を酸化する工程と、
前記シリコンナノ結晶を埋設するように追加のアモルファスシリコン層を形成する工程と、
前記追加のアモルファスシリコン層に熱酸化処理を施し、追加の酸化シリコン層を形成する工程と、
前記追加の酸化シリコン層上に電極を形成する工程と、
を具えることを特徴とする、フローティングゲート型メモリキャパシタ構造の作製方法に関する。
【００１２】
本発明のフローティングゲート型メモリキャパシタ構造の作製方法は、上述した工程に従って形成された高密度かつ微細化されたシリコンナノ結晶を用いてメモリキャパシタ構造を作製するようにしている。したがって、前記シリコンナノ結晶の高密度かつ微細化を反映して、前記シリコンナノ結晶がドットメモリとして機能するようになり、実用的な半導体ドットメモリの提供が可能となる。
【発明の効果】
【００１３】
以上説明したように、本発明によれば、高密度かつ微細化されたナノ結晶を作製することができ、これを利用して実用的な半導体ドットメモリを提供することが可能となる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の詳細、並びにその他の特徴及び利点について詳述する。
図１は、本発明のフローティングゲート型メモリキャパシタ構造の作製方法の一例における工程図である。上述したように、本発明のフローティングゲート型メモリキャパシタ構造は、本発明のシリコンナノ結晶の作製方法を含む。
【００１５】
最初に、図１に示すように、シリコン基板１１を準備し、このシリコン基板１１の表面部分に熱酸化などの公知の手法を用いて酸化シリコン層１２を形成する。次いで、図２に示すように、電子線蒸着法などの公知の手法を用いて、シリコン基板１１上に酸化シリコン層１２を介してアモルファスシリコン層１３を形成する。上述したように、アモルファスシリコン層１３の厚さは１ｎｍ以下であることが好ましい。
【００１６】
これによって、高密度かつ微細化されたシリコンナノ結晶を簡易に形成できるようになる。なお、アモルファスシリコン層１３の厚さの下限は特に限定されるものではないが、０．１ｎｍであることが好ましい。
【００１７】
次いで、図３に示すように、好ましくはシリコン基板１１を２００℃〜１０００℃、好ましくは４００〜８００℃に加熱した状態で、アモルファスシリコン層１３をシランガスに暴露する。このとき、前記シランガスはアモルファスシリコン層１３上で熱分解するとともに、熱分解して生成されたシリコン元素がアモルファスシリコン１３を核として結晶成長し、図４に示すようなシリコンナノ結晶１４が形成される。シリコンナノ結晶１４の数密度は１×１０１２／ｃｍ２以上まで高密度化されるとともに、１０ｎｍ以下の大きさまで微細化される。
【００１８】
なお、シリコンナノ結晶１４の大きさとは、シリコンナノ結晶１４の底面の大きさ、すなわち前記底面の直径又は一辺の長さを意味するものである。
【００１９】
また、前記シランガスとしては、現在汎用されているジシランガス及びトリシランガス、その他高次のシラン系ガスを使用することができる。また、シランガスの水素が官能基で置換されたアルコキシシランガスなどのシランガスをも用いることもできる。
【００２０】
次いで、図５に示すように、シリコンナノ結晶１４に対して熱酸化処理などを施すことにより、その表面に酸化層１４Ａを形成し、次いで、図６に示すように、電子線蒸着法などの公知の手法を用いることによって、シリコンナノ結晶１４を埋設するようにして、追加のアモルファスシリコン層１５を形成する。次いで、追加のアモルファスシリコン層１５に熱酸化処理を施し、図７に示すように、追加のアモルファスシリコン層１５を追加の酸化シリコン層１６に転換する。
【００２１】
なお、追加のアモルファスシリコン層１５に対する熱酸化処理において、シリコンナノ結晶１４の表面部分がさらに酸化されるようになるが、酸化の進行に伴う内部応力の増加によって前記酸化の進行が停止する。したがって、シリコンナノ結晶１４は狭小化された状態で残存するようになる。なお、最終的に得たフローティングゲート型メモリキャパシタ構造を実用的なドットメモリとして使用すべく、このときのシリコンナノ結晶１４の大きさも１０ｎｍ以下であることが好ましい。
【００２２】
次いで、図８に示すように、追加の酸化シリコン層１６上に電極１７を形成し、フローティングゲート型メモリキャパシタ構造を形成する。このメモリキャパシタ構造においては、追加の酸化シリコン層１６中に埋設された、狭小化されたシリコンナノ結晶１４がメモリとして機能する。そして、シリコンナノ結晶１４は１×１０１２／ｃｍ２以上の数密度を有し、さらに１０ｎｍ以下にまで狭小化されているので、前記メモリキャパシタは実用的な半導体ドットメモリとして機能するようになる。
【実施例】
【００２３】
（実施例１）
アモルファスシリコン層１３の厚さを１ｎｍとするとともに、シリコン基板１１を６１０℃に加熱し、ジシランガス（Ｓｉ２Ｈ６）を用い、上述した図１〜４の工程に従ってシリコンナノ結晶１４の作製を試みた。図９は、得られたシリコンナノ結晶１４の高分解能ＴＥＭ写真である。図９より、約１０ｎｍの大きさのシリコンナノ結晶が得られていることが分かる。なお、ＴＥＭ観察により、シリコンナノ結晶１４の配置密度及び大きさはほぼ均一であることが確認された。
【００２４】
（実施例２）
実施例１で得られたシリコンナノ結晶に対して、上述した図５〜７に示す工程を施した。なお、追加のアモルファスシリコン層１５の厚さは２０ｎｍとした。図１０は、追加のアモルファスシリコン層１５に対する熱酸化処理後の状態を示す断面ＴＥＭ写真である。図１０より、上述したシリコンナノ結晶１４は前記熱酸化によって約５ｎｍまで狭小化されていることが判明した。なお、ＴＥＭ観察により、狭小化されたシリコンナノ結晶１４の配置密度及び大きさはほぼ均一であることが確認された。
【００２５】
以上、具体例を挙げながら発明の実施の形態に基づいて本発明を詳細に説明してきたが、本発明は上記内容に限定されるものではなく、本発明の範疇を逸脱しない限りにおいてあらゆる変形や変更が可能である。
【図面の簡単な説明】
【００２６】
【図１】本発明のフローティングゲート型メモリキャパシタ構造の作製方法における一工程を示す断面図である。
【図２】図１に示す工程の次の工程を示す断面図である。
【図３】図２に示す工程の次の工程を示す断面図である。
【図４】図３に示す工程の次の工程を示す断面図である。
【図５】図４に示す工程の次の工程を示す断面図である。
【図６】図５に示す工程の次の工程を示す断面図である。
【図７】図６に示す工程の次の工程を示す断面図である。
【図８】図７に示す工程の次の工程を示す断面図である。
【図９】本発明にシリコンナノ結晶の高分解能ＴＥＭ写真である。
【図１０】同じく、本発明にシリコンナノ結晶の高分解能ＴＥＭ写真である。
【符号の説明】
【００２７】
１１  シリコン基板
１２  酸化シリコン層
１３  アモルファスシリコン層
１４  シリコンナノ結晶
１５  追加のアモルファスシリコン層
１６  追加の酸化シリコン層
１７  電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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