(57)【要約】【課題】本発明は画素セルのレイアウトを改善して半導体基板のサイズの小型化を図る。【解決手段】  各画素セルは、ゲート線によって選択される画素スイッチＭ２０〜Ｍ２３と、選択された画素スイッチを介してデータ線Ｄ２０，Ｄ２１から画像データが書き込まれる画素電極と、画素スイッチに接続され画像データを保持する画素容量ＣＳ２０〜ＣＳ２３とで構成されている。一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ垂直走査方向に隣接する画素容量間の境界は全ての画素セルにおいて同一の配置となっている。また一対の画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ各画素スイッチを構成するトランジスタのドレインＤに接続されるデータ線Ｄ２０，Ｄ２１が互いに平行に隣り合って配線され、必ず同じタイミングで駆動される。【選択図】図３
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【特許請求の範囲】
【請求項１】
垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、
各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、
各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、
垂直走査方向に隣接する画素容量間の境界は全ての画素セルにおいて同一の配置となっている事を特徴とする半導体基板。
【請求項２】
前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、該一対の画素セルに含まれるトランジスタは、該ドレイン又はソース電極が共用されている事を特徴とする請求項１記載の半導体基板。
【請求項３】
垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、
各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、
各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、
前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、
該一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線が互いに平行に隣り合って配線され、
その隣り合って配線されているデータ線は必ず同じタイミングで駆動される事を特徴とする半導体基板。
【請求項４】
垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、
各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、
各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、
垂直走査方向に隣接する画素容量間の境界は全ての画素セルにおいて同一の配置となっており、
各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、
前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、
該一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線が互いに平行に隣り合って配線され、
その隣り合って配線されているデータ線は必ず同じタイミングで駆動される事を特徴とする半導体基板。
【請求項５】
画面領域が形成された半導体基板と、共通電極を有し前記半導体基板に対向配置された対向基板と、前記半導体基板と前記対向基板との間に封入された液晶層とからなる液晶表示装置であって、
前記画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、
各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された前記画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、
垂直走査方向に隣接する画素容量間の境界は全ての画素セルにおいて同一の配置となっている事を特徴とする液晶表示装置。
【請求項６】
画面領域が形成された半導体基板と、共通電極を有し前記半導体基板に対向配置された対向基板と、前記半導体基板と前記対向基板との間に封入された液晶層とからなる液晶表示装置であって、
前記画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、
各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された前記画面領域で、一対の画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、
前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、
該一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線が互いに平行に隣り合って配線され、
その隣り合って配線されているデータ線は必ず同じタイミングで駆動される事を特徴とする液晶表示装置。
【請求項７】
画面領域が形成された半導体基板と、共通電極を有し前記半導体基板に対向配置された対向基板と、前記半導体基板と前記対向基板との間に封入された液晶層とからなる液晶表示装置であって、
前記画面領域は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、
各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成され、
各画素セルがマトリクス状に配置された前記画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、
垂直走査方向に隣接する画素容量間の境界は全ての画素セルにおいて同一の配置となっており、
各画素セルがマトリクス状に配置された前記画面領域で、一対の画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、
前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、
該一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線が互いに平行に隣り合って配線され、
その隣り合って配線されているデータ線は必ず同じタイミングで駆動される事を特徴とする液晶表示装置。
【請求項８】
請求項５、６又は７に記載された液晶表示装置を用いて画像を表示するプロジェクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素電極やこれを駆動する画素スイッチが集積的に形成された半導体基板、この様な半導体基板を用いて組み立てられた液晶表示装置、及びこの液晶表示装置を用いて画像を表示するプロジェクタに関する。より詳しくは、半導体基板にマトリクス状に集積形成される画素のレイアウト方式に関する。
【背景技術】
【０００２】
アクティブマトリクス型の液晶表示装置などに使われる半導体基板は、基本的な構成として、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備えている。各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成されている。画素スイッチは例えばトランジスタで構成されている。
【特許文献１】特開平１１−３５２５１８号公報
【特許文献２】特開２００２−１６２６４０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
近年益々アクティブマトリクス型液晶表示装置に対する高精細化が求められている。高精細化は必然的に多画素数化となり、高精細アクティブマトリクス型液晶表示装置の半導体基板のチップサイズは巨大化の一途をたどる傾向にある。可能な限り、半導体チップサイズを小型化する為に、画素セルの微細化が求められている。
【０００４】
半導体基板上で画素スイッチとして用いられる電界効果トランジスタ（ＦＥＴ）は、半導体基板外部から入力される画像データ信号の電圧振幅以上のプロセス耐圧（ゲート酸化膜耐圧、Ｐ／Ｎ接合耐圧など）を確保する必要がある。このプロセス耐圧によりＦＥＴの最小レイアウト設計ルールが決定されてしまい、画素スイッチに用いられるＦＥＴを小型化することは困難であることが一般的に知られている。その為画素セル自体の微細化は限界になりつつあり、別のアプローチが模索されている。
【０００５】
図７に示す様に、従来のアクティブマトリクス型液晶表示装置は、一般的な構成として、全画素セルＦを同一の向きでマトリクス状に配置している。図では、画素セルの向きを文字Ｆの向きで表わしている。画素セルを同一向きでマトリクス状に配置した場合、画素スイッチとして用いるＦＥＴの最小レイアウト設計ルールにより、画素セルの最小サイズまでが決まってしまう。その為、画素セルサイズを縮小するという目的には不向きであり、チップサイズの小型化は困難である。
【０００６】
図８は、図７に示した画素セルの具体的な構成例を示す拡大図であり、マトリクス状に配された４個分の画素セルを表わしている。４個の画素セルの内部にはそれぞれ画素スイッチとして機能するＦＥＴトランジスタＭ１０〜Ｍ１３が形成されている。又画素容量ＣＳ１０〜ＣＳ１３が形成されている。２本のデータ線Ｄ１０，Ｄ１１は、ＦＥＴＭ１０〜Ｍ１３のソース又はドレインにそれぞれ接続されている。図では簡単の為、各ＦＥＴのドレインＤが対応するデータ線に接続する様表現してある。各画素容量ＣＳ１０〜ＣＳ１３の一方の電極は、画素電極（図示せず）にコンタクトＳ１０〜Ｓ１３を介して接続されている。このコンタクトＳ１０〜Ｓ１３は対応するＦＥＴＭ１０〜Ｍ１３のソースＳに接続されている。各画素容量ＣＳ１０〜ＣＳ１３の他方の電極はコンタクトＣＤ１０〜ＣＤ１３を介して、対応するシールド線ＳＤ１１，ＳＤ１３に接続されている。シールド線ＳＤ１０〜ＳＤ１３は、Ｓ１０〜Ｓ１３とＤ１０〜Ｄ１１との間のＡＣカップリングを削減する為に配されている。ここで、レイアウト設計ルールで規定されたＦＥＴの最小長さＬｍｉｎ１及びＦＥＴ間の最小スペースＳｍｉｎ１（ＦＥＴのアクティブ領域の最小スペース）の和により、垂直方向（図では上下方向）の画素セルの最小サイズが決定されてしまう。又水平方向（図では左右方向）についても同様に、データ線Ｄ１０〜Ｄ１１、シールド線ＳＤ１０〜ＳＤ１３及びコンタクトＳ１０〜Ｓ１３のレイアウト設計で規定されたｍｉｎルールによって水平方向の画素セルの最小サイズが決定されてしまう。
【０００７】
なお、各トランジスタＦＥＴは、半導体基板に形成された拡散層１Ｔとその上にゲート絶縁膜を介して形成された多結晶シリコン層２Ｔとによって構成された電界効果型トランジスタであって、ソースＳ、ドレインＤ及びゲートＧとを備えている。又各画素容量も、拡散層１Ｃ及び多結晶シリコン層２Ｃが一対の電極となり、両者の間に誘電体となる絶縁膜が配された構成となっている。
【課題を解決するための手段】
【０００８】
上述した従来の技術の課題に鑑み、本発明は画素セルのレイアウトを改善して半導体基板のサイズの小型化を図ることを目的とする。係る目的を達成するために以下の手段を講じた。即ち、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、垂直走査方向に隣接する画素容量間の境界は全ての画素セルにおいて同一の配置となっている。好ましくは、前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、該一対の画素セルに含まれるトランジスタは、該ドレイン又はソース電極が共用されている。  また、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備え、各画素セルは、ゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、該画素スイッチに接続され画像データを保持する画素容量とで構成される半導体基板であって、各画素セルがマトリクス状に配置された画面領域で、一対の画素セルを垂直走査方向に対して対称に配置したものを一単位としてマトリクス状に配置し、かつ、前記画素スイッチはゲート線に接続したゲート電極とデータ線に接続したドレイン又はソース電極を備えたトランジスタからなり、該一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線が互いに平行に隣り合って配線され、その隣り合って配線されているデータ線は必ず同じタイミングで駆動される事を特徴とする。
【発明の効果】
【０００９】
本発明によれば、画素セルがマトリクス状に配置された画面領域で、一対の画素セルを水平走査方向（横方向）に対して上下対称に配置したものを一単位としてマトリクス状に配置している。これにより、空きスペースを少なくすることができる。その際、垂直走査方向に隣接する画素容量間の境界は全ての画素セルににおいて同一の配置とすることで、画素セル間のＡＣカップリングを同一にして、画像表示品位の低下を防いでいる。又、対称配置された上下一対の画素セルに含まれるトランジスタは、ドレイン又はソース電極を共用することにより、スペースの有効活用を図っている。又本発明では、画素セルがマトリクス状に配置された画面領域で、一対の画素セルを垂直走査方向（縦方向）に対して左右対称に配置したものを一単位としてマトリクス状に配置している。これにより、空きスペースの縮小化を図り、以って個々の画素セルのサイズを縮小している。そして、左右一対の画素セルに含まれるトランジスタのドレイン又はソース電極に接続されるデータ線を互いに平行に隣り合って配線している。これにより、スペースの有効活用が図れる。その際、隣り合って配線されているデータ線は必ず同じタイミングで駆動する様にし、データ線間の干渉を防いで、高精細な画像表示を実現している。
【００１０】
以上の様に本発明に係る画素配置方法を用い且つ画像データの書込タイミング制御を行うことにより、画像表示特性を劣化させることなく画素セルのサイズを縮小することが可能となる。高精細化が進み画素数が増大化してもチップサイズを巨大化させず、半導体基板チップの価格の増加を抑制することが可能となる。ひいては、この半導体基板を用いた液晶表示装置やプロジェクタの価格増大を抑制することができる。又、画素セル小型化によりチップサイズを減少できるので、チップ内部の配線遅延も減少し画像データの高速書込が可能となるだけでなく、更にはデータ線につながる画素スイッチ用ＦＥＴのドレイン又はソースを共通化することで、データ線の負荷が少なくなり更なる高速化が可能となる。
【発明を実施するための最良の形態】
【００１１】
以下図面を参照して本発明の実施の形態を詳細に説明する。図１は、本発明に係る半導体基板の模式的な平面図である。図示する様に、各画素セルＦがマトリクス状に配置された画面領域で、上下一対の画素セルを水平走査方向（横方向）に対して上下対称に配置したものを一単位としてマトリクス状に配置している。又、各画素セルＦがマトリクス状に配置された画面領域で、左右一対の画素セルを垂直走査方向（縦方向）に対して左右対称に配置したものを一単位としてマトリクス状に配置している。この結果、田の字型に組まれた４個の画素セルを一単位とし、これを画面領域に繰り返し配列して半導体基板チップの小型化を達成している。図中の文字Ｆは画素セルの向きを示すものであり、文字Ｆの向きにより画素セルの向きを表現している。尚図１の実施形態では、画素セルの左右対称配置と上下対称配置を両方採用しているが、本発明はこれに限られるものではなく、左右対称配置及び上下対称配置のいずれか片方を採用するだけでも、半導体基板チップサイズの縮小に効果がある。
【００１２】
図２は、図１に示した画素セルの内部構成を示す拡大図であり、田の字状に配した４個分の画素セルのレイアウトを表わしている。４個の画素セルの各々にはＦＥＴトランジスタＭ２０〜Ｍ２３がそれぞれ形成されている。又画素容量ＣＳ２０〜ＣＳ２３も形成されている。ＦＥＴトランジスタＭ２０〜Ｍ２３の各ドレインＤにそれぞれデータ線Ｄ２０〜Ｄ２１が接続している。図では単純化の為ドレインＤがデータ線に接続する表現としているが、実際にはＦＥＴのソースとドレインの役割が交流駆動に応じて入れ替わる様になっている。各画素容量ＣＳ２０〜ＣＳ２３の一方の電極は、コンタクトＳ２０〜Ｓ２３を介して対応するＦＥＴトランジスタＭ２０〜Ｍ２３のソースＳに接続するとともに、対応する画素電極（図示せず）にも接続している。各画素容量ＣＳ２０〜ＣＳ２３の他方の電極は、コンタクトＣＤ２０，ＣＤ２１を介してシールド線ＳＤ２０，ＳＤ２１に接続している。このシールド線ＳＤ２０，ＳＤ２１は、コンタクトＳ２０〜Ｓ２３、およびそれぞれに接続されている各ソース電極とデータ線Ｄ２０〜Ｄ２１との間のＡＣカップリングをそれぞれ削減する目的で配されている。
【００１３】
ここで、各トランジスタＦＥＴは、半導体基板に形成された拡散層１Ｔとその上にゲート絶縁膜を介して形成された多結晶シリコン層２Ｔとによって構成された電界効果型トランジスタであって、ソースＳ、ドレインＤ及びゲートＧとを備えている。又各画素容量も、拡散層１Ｃ及び多結晶シリコン層２Ｃが一対の電極となり、両者の間に誘電体となる絶縁膜が配された構成となっている。
【００１４】
図２に示す様に、同一データ線に接続されるＦＥＴトランジスタＭ２０，Ｍ２１又はＭ２２，Ｍ２３のドレイン同士が隣り合う様に配置している。更にＦＥＴ間をアクティブ領域で接続するとともにＦＥＴのドレインのアクティブ領域へのコンタクトＤをＭ２０，Ｍ２１及びＭ２０，Ｍ２３で共有することにより、水平方向に対して上下対称な構造にすることが可能な上、各画素セルの垂直方向のサイズを小さくできることが分かる。但し、画素セルの配置を上下対称にした場合であっても、高精細な画像表示を実現する為には、上下で隣り合う画素セル間の境界に当たる破線で囲った領域の画素容量ＣＳ同士のレイアウトを常に同一パタンとすることが好ましい。これにより、画素セル内の画素容量ＣＳ同士のＡＣカップリングが同一となる様にしている。
【００１５】
次に左右方向については、データ線Ｄ２０，Ｄ２１が平行で隣り合う様に配置し、その両側をシールド線ＳＤ２０，ＳＤ２１で挟む様に配置し、更にＳＤ２０，ＳＤ２１をＦＥＴトランジスタＭ２０，Ｍ２１及びＭ２２，Ｍ２３で挟む様に配置している。これにより横方向に関しても左右対称な構造にすることが可能な上、シールド線の本数を削減することが可能となり、水平方向（横方向）の画素セルのサイズについても小さくすることが可能である。このパタンを実際にレイアウトする場合には、Ｓ２０とＳ２１、Ｓ２２とＳ２３とが隣り合うことになるが、画像表示の特性に影響を与えることはない。但し画素セルの配置を左右対称にし、データ線同士が平行に隣り合う構造とした場合、高精細な画像表示を実現する為には、隣り合うデータ線同士は常に同じタイミングで駆動することが好ましく、これにより隣接データ線間でのＡＣカップリングによるノイズの飛び込みおよび相互干渉を防ぐことができる。以上の様に画素セルの配置方法を変更し且つデータ書込タイミングを制御することにより、画像表示特性を劣化させることなく、画素セルを縮小化することが可能になる。
【００１６】
図３は、図２に示した画素セル４個分の回路図である。図示する様に、左上の画素セルは、トランジスタＭ２０と容量ＣＳ２０とで構成されている。左下の画素セルはトランジスタＭ２２と容量ＣＳ２２とで構成されている。この上下一対の画素セルは互いに対称配置されている。右上の画素セルはトランジスタＭ２１と容量ＣＳ２１で構成されている。右下の画素セルはトランジスタＭ２３と容量ＣＳ２３で構成されている。図示する様に左右の画素セルは対称配置になっている。
【００１７】
左側の画素セル２個に着目すると、トランジスタＭ２０とＭ２２はドレインＤを共通にし、これとデータ線Ｄ２０とが接続している。又トランジスタＭ２０のソースＳはコンタクトＳ２０を介して容量ＣＳ２０の一方の電極に接続している。容量ＣＳ２０の他方の電極はコンタクトＣＤ２０を介してシールド線ＳＤ２０に接続している。上下に配された容量ＣＳ２０とＣＳ２２はコンタクトＣＤ２０を共用している。右側２個の画素セルも左側２個の画素セルとちょうど対称配置されている。尚図示しないが、各トランジスタＭ２０〜Ｍ２３のゲートＧにはゲート線が接続されている。又、各トランジスタＭ２０〜Ｍ２３の各ソースＳには図示しないが画素電極が接続されている。
【００１８】
この様に、半導体基板は、垂直走査されるゲート線と、水平走査されるデータ線と、各ゲート線及び各データ線の交差部にマトリクス状に配された画素セルとを備えている。各画素セルはゲート線によって選択される画素スイッチと、選択された画素スイッチを介してデータ線から画像データが書き込まれる画素電極と、画素スイッチに接続され画像データを保持する容量とで構成されている。画素スイッチは電界効果型のトランジスタで構成されている。
【００１９】
図４の（Ａ）は、図２に示した半導体基板のＡ−Ａ線に沿って切断した断面構造を表わしている。図示する様に、シリコンウェハなどからなる半導体基板０には、半導体プロセスを用いて、画素容量ＣＳ２０，ＣＳ２１や電界効果型のトランジスタＭ２０，Ｍ２１が集積形成されている。トランジスタＭ２０，Ｍ２１は、基板０に形成された拡散層１Ｔと絶縁膜６を介してその上に配された多結晶シリコン層２Ｔとで構成されている。図示の断面はちょうどトランジスタＭ２０，Ｍ２１のゲートＧが現われている。一方画素容量ＣＳ２０，ＣＳ２１も、拡散層１Ｃと絶縁膜６を介してその上に配された多結晶シリコン膜２Ｃとで構成されている。拡散層１Ｃと多結晶シリコン膜２Ｃとが一対の電極となり、両者の間に配された絶縁膜６が誘電体となっている。係る構成を有するトランジスタ及び容量は層間絶縁膜７，８により被覆されており、その上にはアルミニウムなどからなる金属配線４がパタニング形成されている。図示の断面では、データ線Ｄ２０，Ｄ２１とシールド線ＳＤ２０，ＳＤ２１が現われている。
【００２０】
同じく図４の（Ｂ）は、図２に示した半導体基板のＢ−Ｂ線に沿った断面図である。この断面は、ちょうど上下に対称配置されたトランジスタＭ２０，Ｍ２２の間で共通化されたコンタクトＤが現われている。又、上下に対称配置された容量ＣＳ２０，ＣＳ２２の間の共通化されたコンタクトＣＤ２０も現われている。トランジスタＭ２０，Ｍ２２は一層目のアルミ配線３を介して二層目のデータ線Ｄ２０に接続している。又容量ＣＳ２０，ＣＳ２２の下側の電極は同じく配線３を介して上側のシールド線ＳＤ２０に接続している。（Ｂ）において破線で囲んだ部分は、ちょうど図２で同じく破線で囲んだ部分に対応している。
【００２１】
図５の（Ｃ）は、図２に示した半導体基板のＣ−Ｃ線に沿って切断した断面図である。この断面図は、各容量ＣＳ２２，Ｃ２０に対応して形成されたコンタクトＳ２２，Ｓ２０の構造が現われている。例えば、容量ＣＳ２２に着目すると、多結晶シリコン層２Ｃで構成された上側の電極はコンタクトＳ２２を介して配線３に接続している。この配線３は対応するトランジスタＭ２２のソースＳに接続している。従って、容量ＣＳ２２の上側の電極は対応するトランジスタのソース３に接続することになる。更にコンタクトＳ２２は層間絶縁膜８を介して上側の金属配線にも接続している。この上側の金属配線には図示しないが画素電極が接続することになる。
【００２２】
（Ｃ）には、点線で囲んだ様に、互いに隣り合う容量の境界領域が現われている。この境界領域では容量の下側電極及び上側電極共に同一パタンとなっており、寄生容量が等しくなる様にしている。
【００２３】
同じく図５の（Ｄ）は、図２に示した半導体基板のＤ−Ｄ線に沿って切断した断面構造を表わしている。この断面図はちょうどトランジスタＭ２２，Ｍ２０の三極構造が現われている。例えばトランジスタＭ２２に着目すると、拡散層１Ｔからなるソース領域Ｓと同じく拡散層１Ｔからなるドレイン領域Ｄとの間に、多結晶シリコン層２Ｔからなるゲート電極Ｇが配されている。ドレイン領域Ｄ側は配線３を介して対応するデータ線に接続し、ソース領域Ｓ側は配線３を介して画素電極（図示せず）に接続している。係る構成を有するトランジスタを用いて画素電極を交流駆動する場合は、ソース領域Ｓ及びドレイン領域Ｄの役割は交互に入れ替わることになる。
【００２４】
最後に図６は、本発明に係る半導体基板０を用いて組み立てられた液晶表示装置の一例を示す部分断面図である。図示を容易にする為３個分の画素セルが描かれている。個々の画素セルはトランジスタＭと容量ＣＳと画素電極３０とで構成されている。画素電極３０は光反射性である。半導体基板０は所定の間隙ｄ（数μｍ程度）を介してガラスなどからなる対向基板５０に接合されている。両基板０，５０の間に液晶８０が保持されている。この液晶８０は上下に配された配向膜８１，８２で例えば垂直配向されている。
【００２５】
図６に示した液晶表示装置はＬＣＯＳ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｏｎ  Ｓｉｌｉｃｏｎ）と呼ばれている。半導体基板を用い且つ半導体プロセスを適用することで、極めて微細な画素セルを集積形成できる。本発明では画素セルの左右対称配置構造及び上下対称配置構造を採用することで、画素セルの一層の微細化を達成している。係る構成を有するＬＣＯＳはプロジェクタなどに好適である。
【図面の簡単な説明】
【００２６】
【図１】本発明に係る半導体基板の模式的な平面図である。
【図２】図１に示した半導体基板の拡大平面図である。
【図３】図２に示した半導体基板の回路図である。
【図４】図２に示した半導体基板の断面図である。
【図５】図２に示した半導体基板の断面図である。
【図６】本発明に係る半導体基板を用いて組み立てられた液晶表示装置の一例を示す断面図である。
【図７】従来の半導体基板の一例を示す平面図である。
【図８】図７に示した従来の半導体基板の拡大図である。
【符号の説明】
【００２７】
１Ｔ・・・拡散層、１Ｃ・・・拡散層、２Ｔ・・・多結晶シリコン層、２Ｃ・・・多結晶シリコン層、Ｍ２０・・・トランジスタ、Ｍ２１・・・トランジスタ、Ｍ２２・・・トランジスタ、Ｍ２３・・・トランジスタ、ＣＳ２０・・・画素容量、ＣＳ２１・・・画素容量、ＣＳ２２・・・画素容量、ＣＳ２３・・・画素容量、Ｄ２０・・・データ線、Ｄ２１・・・データ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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