(57)【要約】【課題】  安価で信頼性の高い駆動回路及びプラズマディスプレイ装置を提供することを課題とする。【解決手段】  第１の信号ラインを容量性負荷の一端に接続するための第４のスイッチ素子（ＳＷ４）を駆動する第４のドライブ回路と、第２の信号ラインを容量性負荷の一端に接続するための第５のスイッチ素子（ＳＷ５）を駆動する第５のドライブ回路とを有する駆動回路が提供される。第４のドライブ回路及び第５のドライブ回路の少なくとも一方は、第３の電位を基準とした入力信号を、第２の信号ラインに発生する電圧に基づくローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路（８０１）と、ローレベル基準電圧を基準とした信号を、第４又は第５のスイッチ素子の出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路（８０３）とを有する。【選択図】        図１０
2005326675.tif 000002
【特許請求の範囲】
【請求項１】
表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
前記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
前記第１の信号ラインヘ第１の電位を供給するための第１のスイッチ素子と、
前記容量性負荷の一端に前記第１の電位と異なる第２の電位を供給するための第２の信号ラインと、
前記第１の信号ラインヘ第３の電位を供給するための第２のスイッチ素子と、
前記第１の信号ライン及び前記第２の信号ラインの間に接続され、前記第２及び第３の電位よりも高い電位を第２の信号ラインに供給可能である第１のコンデンサと、
前記第２の信号ラインに第３の電位を供給するための第３のスイッチ素子と、
前記第１の信号ラインを前記容量性負荷の一端に接続するための第４のスイッチ素子と、
前記第４のスイッチ素子を駆動するための第４のドライブ回路と、
前記第２の信号ラインを前記容量性負荷の一端に接続するための第５のスイッチ素子と、
前記第５のスイッチ素子を駆動するための第５のドライブ回路と、
前記第１の信号ライン及び前記第２の信号ラインの少なくとも一方と前記第３の電位を供給する供給ラインとの間に接続されたコイル回路とを有し、
前記第４のドライブ回路及び前記第５のドライブ回路の少なくとも一方は、
前記第３の電位を基準とした入力信号を、前記第２の信号ラインに発生する電圧に基づくローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、
前記ローレベル基準電圧を基準とした信号を、前記第４又は第５のスイッチ素子の出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路とを有する駆動回路。
【請求項２】
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記第２の信号ラインとの間に接続される第６のスイッチ素子を有する請求項１記載の駆動回路。
【請求項３】
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記第３の電位との間に接続される第７のスイッチ素子を有する請求項２記載の駆動回路。
【請求項４】
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記第３の電位との間に接続される第２のコンデンサを有する請求項２記載の駆動回路。
【請求項５】
さらに、前記ローレベルシフト回路と前記ハイレベルシフト回路との間に接続される波形処理回路を有する請求項１記載の駆動回路。
【請求項６】
前記波形処理回路の電源電圧は、前記ローレベル基準電圧を基準としたフローティング電源電圧である請求項５記載の駆動回路。
【請求項７】
入力基準電圧を基準とした入力信号を、入力基準電圧より低いローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、
前記ローレベル基準電圧を基準とした信号を、ローレベル基準電圧より高い出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路と、
前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子に接続される第１のスイッチ素子と
を有する駆動回路。
【請求項８】
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記入力基準電圧との間に接続される第２のスイッチ素子を有する請求項７記載の駆動回路。
【請求項９】
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記入力基準電圧との間に接続されるコンデンサを有する請求項７記載の駆動回路。
【請求項１０】
複数のＸ電極と、
前記複数のＸ電極との間に放電を発生させるための複数のＹ電極と、
容量性負荷を介して前記複数のＸ電極に放電電圧を印加するためのＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するためのＹ電極駆動回路とを有し、
前記Ｘ電極駆動回路又はＹ電極駆動回路は、
前記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
前記第１の信号ラインヘ第１の電位を供給するための第１のスイッチ素子と、
前記容量性負荷の一端に前記第１の電位と異なる第２の電位を供給するための第２の信号ラインと、
前記第１の信号ラインヘ第３の電位を供給するための第２のスイッチ素子と、
前記第１の信号ライン及び前記第２の信号ラインの間に接続され、前記第２及び第３の電位よりも高い電位を第２の信号ラインに供給可能である第１のコンデンサと、
前記第２の信号ラインに第３の電位を供給するための第３のスイッチ素子と、
前記第１の信号ラインを前記容量性負荷の一端に接続するための第４のスイッチ素子と、
前記第４のスイッチ素子を駆動するための第４のドライブ回路と、
前記第２の信号ラインを前記容量性負荷の一端に接続するための第５のスイッチ素子と、
前記第５のスイッチ素子を駆動するための第５のドライブ回路と、
前記第１の信号ライン及び前記第２の信号ラインの少なくとも一方と前記第３の電位を供給する供給ラインとの間に接続されたコイル回路とを有し、
前記第４のドライブ回路及び前記第５のドライブ回路の少なくとも一方は、
前記第３の電位を基準とした入力信号を、前記第２の信号ラインに発生する電圧に基づくローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、
前記ローレベル基準電圧を基準とした信号を、前記第４又は第５のスイッチ素子の出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路とを有するプラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路及びプラズマディスプレイ装置に関する。
【背景技術】
【０００２】
プラズマディスプレイ装置の１つである交流駆動型プラズマディスプレイパネル（Ｐｌａｓｍａ  Ｄｉｓｐｌａｙ  Ｐａｎｅｌ：ＰＤＰ）には、２本の電極で選択放電（アドレス放電）および維持放電を行う２電極型と、第３の電極を利用してアドレス放電を行う３電極型とがあった。また、上記３電極型においては、維持放電を行う第１の電極と第２の電極とが配置されている基板に第３の電極を形成する場合と、対向するもう１つの基板に当該第３の電極を形成する場合とがあった。
【０００３】
上記した各タイプのＰＤＰ装置は、何れも動作原理は同一であるので、以下では、維持放電を行う第１および第２の電極を第１の基板に設けるとともに、これとは別に、当該第１の基板と対向する第２の基板に第３の電極を設けたＰＤＰ装置についてその構成例を説明する。
【０００４】
図２１は、交流駆動型ＰＤＰ装置の全体構成を示す図である。図２１において、交流駆動型ＰＤＰ装置１は、各セルが表示画像の１画素であるマトリックス状に配置された複数のセルを有するパネルＰを備える。具体的には、図２１に示すような、ｍ行ｎ列のマトリックスに配置されたセルＣｍｎである。また、交流駆動型ＰＤＰ装置１には、第１の基板に互いに並行（平行）な走査電極Ｙ１〜Ｙｎおよび共通電極Ｘが設けられるとともに、上記第１の基板に対向する第２の基板にこれらの電極Ｙ１〜Ｙｎ、Ｘと直交する方向にアドレス電極Ａ１〜Ａｍが設けられている。共通電極Ｘは、各走査電極Ｙ１〜Ｙｎに対応してこれに接近して設けられ、一端が互いに共通に接続されている。
【０００５】
上記共通電極Ｘの共通端はＸ側回路２の出力端に接続され、各走査電極Ｙ１〜ＹｎはＹ側回路３の出力端に接続されている。また、アドレス電極Ａ１〜Ａｍはアドレス側回路４の出力端に接続されている。Ｘ側回路２は放電を繰り返す回路から成り、Ｙ側回路３は線順次走査する回路と放電を繰り返す回路とから成る。また、アドレス側回路４は、表示すべき列を選択する回路から成る。
【０００６】
これらのＸ側回路２、Ｙ側回路３およびアドレス側回路４は、駆動制御回路５から供給される制御信号により制御される。すなわち、アドレス側回路４とＹ側回路３内の線順次走査する回路によりどこのセルを点灯させるかを決め、Ｘ側回路２およびＹ側回路３の放電を繰り返すことによって、ＰＤＰ装置の表示動作を行う。
【０００７】
駆動制御回路５は、外部からの表示データＤ、表示データＤの読み込みタイミングを示すクロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳに基づいて上記制御信号を生成し、Ｘ側回路２、Ｙ側回路３およびアドレス側回路４に供給する。以上に示した構成により、交流駆動型ＰＤＰ装置１は、各セルの点滅を制御してパネルＰに映像を映し出すことができる。
【０００８】
ここで、図２１に示した交流駆動型ＰＤＰ装置１の各セルの構造について説明する。図２２（Ａ）〜（Ｃ）は、図２１に示した交流駆動型ＰＤＰ装置１が具備するセルの構造を示す図である。図２２（Ａ）は、１画素である第ｉ行第ｊ列のセルＣijの断面構成を示す図である。図２２（Ａ）において、共通電極Ｘおよび走査電極Ｙｉは、前面ガラス基板１１上に形成されている。その上には、放電空間１７に対し絶縁するための誘電体層１２が被着されるとともに、更にその上にＭｇＯ（酸化マグネシウム）保護膜１３が被着されている。
【０００９】
一方、アドレス電極Ａｊは、前面ガラス基板１１と対向して配置された背面ガラス基板１４上に形成され、その上には誘電体層１５が被着され、更にその上に蛍光体１８が被着されている。ＭｇＯ保護膜１３と誘電体層１５との間の放電空間１７には、Ｎｅ＋Ｘｅペニングガス等が封入されている。
【００１０】
図２２（Ｂ）は、交流駆動型ＰＤＰ装置の容量Ｃｐについて説明するための図である。図２２（Ｂ）に示すように、交流駆動型ＰＤＰ装置には、放電空間１７、共通電極Ｘと走査電極Ｙとの間、および前面ガラス基板１１にそれぞれ容量成分Ｃａ、Ｃｂ、Ｃｃが存在し、これらの合計によってセル１つ当りの容量Ｃｐcellが決まる（Ｃｐcell＝Ｃａ＋Ｃｂ＋Ｃｃ）。全てのセルの容量Ｃｐcellの合計がパネル容量Ｃｐである。
【００１１】
また、図２２（Ｃ）は、交流駆動型ＰＤＰ装置の発光について説明するための図である。図２２（Ｃ）に示すように、リブ１６の内面には、赤、青、緑色の蛍光体１８がストライプ状に各色毎に配列、塗付されており、共通電極Ｘおよび走査電極Ｙの間の放電によって蛍光体１８を励起して光１９を発するようになっている。
【００１２】
次に、図２１に示した交流駆動型ＰＤＰ装置１の動作について波形図を用いて説明する。
図２３は、図２１に示した交流駆動型ＰＤＰ装置１の動作を示す波形図である。図２３は、１フレームを構成する複数のサブフィールドのうちの１サブフィールド分における、Ｘ電極、Ｙ電極、アドレス電極へ印加する電圧の波形例を示している。１つのサブフィールドは、全面書き込み期間および全面消去期間から成るリセット期間と、アドレス期間と、維持放電（サステイン）期間とに区分される。
【００１３】
リセット期間においては、まず、共通電極Ｘへ印加する電圧がグランドレベルから（−Ｖｓ／２）に引き下げられる。一方、走査電極Ｙへ印加する電圧は、電圧Ｖｗと電圧（Ｖｓ／２）とを加算した電圧が印加される。このとき、電圧（Ｖｓ／２＋Ｖｗ）は時間経過とともに徐々に上昇してゆく。これにより、共通電極Ｘと走査電極Ｙとの電位差が（Ｖｓ＋Ｖｗ）となり、以前の表示状態に関わらず、全表示ラインの全セルで放電が行われ、壁電荷が形成される（全面書き込み）。
【００１４】
次に、共通電極Ｘおよび走査電極Ｙの電圧をグランドレベルに戻した後、共通電極Ｘに対する印加電圧がグランドレベルから（Ｖｓ／２）まで引き上げるとともに、走査電極Ｙに対する印加電圧が（−Ｖｓ／２）に落とされる。これにより、全セルにおいて壁電荷自身の電圧が放電開始電圧を越えて放電が開始される。このとき、上述のように共通電極Ｘに対する印加電圧により、蓄積されていた壁電荷が消去される（全面消去）。
【００１５】
次に、アドレス期間においては、表示データに応じて各セルのオン／オフを行うために、線順次でアドレス放電が行われる。このとき、共通電極Ｘには、電圧（Ｖｓ／２）が印加される。また、ある表示ラインに相当する走査電極Ｙに電圧を印加するときは、線順次により選択された走査電極Ｙには（−Ｖｓ／２）レベル、非選択の走査電極Ｙにはグランドレベルの電圧が印加される。
【００１６】
このとき、各アドレス電極Ａ１〜Ａｍ中の維持放電を起こすセル、すなわち点灯させるセルに対応するアドレス電極Ａｊには、電圧Ｖａのアドレスパルスが選択的に印加される。この結果、点灯させるセルのアドレス電極Ａｊと線順次で選択された走査電極Ｙとの間で放電が起こり、これをプライミング（種火）として共通電極Ｘと走査電極Ｙとの放電に即移行する。これにより、選択セルの共通電極Ｘおよび走査電極Ｙの上のＭｇＯ保護膜面に、次の維持放電が可能な量の壁電荷が蓄積される。
【００１７】
その後、維持放電期間になると、共通電極Ｘの電圧は後述する電力回収回路の働きにより徐々に上昇してゆく。そして、その上昇のピークの近傍において共通電極Ｘの電圧を（Ｖｓ／２）にクランプする。
【００１８】
次に、走査電極Ｙの電圧は徐々に下降してゆく。このとき、その一部の電荷を電力回収回路が回収する。尚、電力回収回路の動作については後述する。そして、その下降のピークの近傍において、走査電極Ｙの電圧を（−Ｖｓ／２）にクランプする。同様にして、共通電極Ｘおよび走査電極Ｙの印加電圧を電圧（−Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、印加電圧を徐々に上昇させていく。また、走査電極Ｙにおいて、最初の高電圧の印加時のみ電圧（Ｖｓ／２＋Ｖｘ）を印加する。尚、電圧Ｖｘは、図２３に示したアドレス期間に発生した壁電荷の電圧に加えることで維持放電に必要な電圧を生成する上乗せ分の電圧である。
【００１９】
また、共通電極Ｘおよび走査電極Ｙの印加電圧を電圧（Ｖｓ／２）からグランドレベル（０Ｖ）にするときには、印加電圧を徐々に下降させるとともに、セルに蓄積されていた電荷の一部を電力回収回路に回収する。
【００２０】
このようにして維持放電期間には、共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を交互に印加して維持放電を行い、１サブフィールドの映像を表示する。尚、交互に印加する動作は、サステイン動作と呼ばれ、後述する図２６を用いてその動作の詳細を説明する。
【００２１】
尚、交流駆動型ＰＤＰ装置１の各セルは、各セルの放電空間、共通電極Ｘと走査電極Ｙとの間、および前面ガラス基板にそれぞれ容量成分が存在し、これらの合計によってセル１つ当りの容量が決まる。また、交流駆動型ＰＤＰ装置１のセルの内面には、赤、青、緑色の蛍光体がストライプ状に各色毎に配列、塗付されており、共通電極Ｘおよび走査電極Ｙの間の放電によって蛍光体を励起して発光するようになっている。
【００２２】
しかし、上述したＸ側回路２およびＹ側回路３（以下、駆動回路とする）には、セル内で放電させるため高電圧の信号を出力する回路であり、その為、駆動回路を構成する各素子は高い耐圧が求められ製造コストを押し上げる要因であった。そこで、上述した駆動回路の具備する各素子の耐圧を低くして、回路構成の簡素化および製造コストの低減化を図る技術が提案されている。例えば、一方の電極には正の電圧を印加し、他方の電極には負の電圧を印加することにより、電極間の電位差を利用して電極間の放電を行う駆動回路が提案されている（例えば下記の特許文献１）。この回路は、ＴＥＲＥＳ（Ｔｅｃｈｎｏｌｏｇｙ  ｏｆ  Ｒｅｃｉｐｒｏｃａｌ  Ｓｕｓｔａｉｎｅｒ）回路と称されている。
【００２３】
以下に、上述したＴＥＲＥＳ回路の概略構成と動作について説明する。
図２４は、図２１に示した交流駆動型ＰＤＰ装置１の駆動回路の概略構成を示す図である。（ただしＸ側回路２のみ、Ｙ側回路３は同様の構成および動作であるため省略する）
【００２４】
図２４において、容量負荷２０（以下、「負荷」と称す。）は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルＣｍｎの合計の容量である。負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。ここで、走査電極Ｙとは、複数の走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
【００２５】
まず、共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、電源から供給される電圧（Ｖｓ／２）の電源ライン（電源線）とグランド（ＧＮＤ）との間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とグランドとの間には、スイッチＳＷ３が接続される。尚、コンデンサＣ１の一方の端子に接続される信号ラインを第１の信号ラインＯＵＴＡとし、他方の端子に接続される信号ラインを第２の信号ラインＯＵＴＢとする。
【００２６】
また、スイッチＳＷ４、ＳＷ５は、上記コンデンサＣ１の両端に直列に接続される。そして、これら２つのスイッチＳＷ４、ＳＷ５の相互接続点は出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに接続されるとともに、電力回収回路２１に接続されている。電力回収回路２１は、負荷２０に接続された２つのコイルＬ１、Ｌ２と、一方のコイルＬ１に直列に接続されるスイッチＳＷ６と、もう一方のコイルＬ２に直列に接続されるスイッチＳＷ７とを備える。さらに、電力回収回路２１は上記２つのスイッチＳＷ６、７の相互接続点と第２の信号ラインＯＵＴＢとの間に接続されるコンデンサＣ２を備える。
【００２７】
そして、上記容量負荷２０とそれに接続されるそれぞれのコイルＬ１、Ｌ２により、２系統の直列共振回路が構成される。すなわち、この電力回収回路２１は、２系統のＬ−Ｃ共振回路を持つものであり、コイルＬ１と負荷２０との共振によってパネルＰに供給した電荷を、コイルＬ２と負荷２０との共振によって回収するものである。
【００２８】
上述したスイッチＳＷ１〜ＳＷ７は、図２１に示した駆動制御回路５からそれぞれ供給される制御信号により制御される。上述したように駆動制御回路５は、論理回路等を用いて構成され、外部から供給される表示データＤ、クロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳ等に基づいて上記制御信号を生成し、スイッチＳＷ１〜ＳＷ７に供給する。また、上述したようにセル中の共通電極Ｘと走査電極Ｙが放電する期間を維持放電期間と呼ぶ。
【００２９】
図２６は、上記図２４のように構成した交流駆動型ＰＤＰ装置１の駆動回路による維持放電期間の駆動波形を示すタイムチャートである。
維持放電期間において、共通電極Ｘ側では、最初にスイッチＳＷ１、ＳＷ３、ＳＷ５をオンにし、残りのスイッチＳＷ２、ＳＷ４、ＳＷ６、ＳＷ７はオフにする。このとき、第１の信号ラインＯＵＴＡの電圧（第１の電位）は（＋Ｖｓ／２）となり、第２の信号ラインＯＵＴＢの電圧（第２の電位）および出力ラインＯＵＴＣの電圧はグランドレベルとなる（ｔ１）。
【００３０】
次に、電力回収回路２１内のスイッチＳＷ６をオンにすることにより、コイルＬ１と負荷２０の容量によりＬ−Ｃ共振が行われ、コンデンサＣ２に回収されていた電荷がスイッチＳＷ６およびコイルＬ１を介して負荷２０に供給される（ｔ２）。このような電流の流れにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は図２６の時刻ｔ２〜ｔ３に示すように徐々に上昇してゆく。また、時刻ｔ２でスイッチＳＷ５はオフする。
【００３１】
次に、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ４をオンとすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（Ｖｓ／２）にクランプする（ｔ３）。また、時刻ｔ３でスイッチＳＷ６はオフする。
【００３２】
また、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（Ｖｓ／２）からグランドレベル（０Ｖ）にする時には、まず、スイッチＳＷ７をオンして、スイッチＳＷ４をオフする（ｔ４）。これにより、コイルＬ２と負荷２０の容量にてＬ−Ｃ共振が行われ、コイルＬ２およびスイッチＳＷ７を介して、負荷２０に蓄積されていた電荷の一部を電力回収回路２１内のコンデンサＣ２に回収する。このような電流の流れによって、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は図２６の時刻ｔ４〜ｔ５に示すように徐々に下降してゆく。
【００３３】
次に、この共振時に発生するピーク電圧（マイナス方向へのピーク）の近傍においてスイッチＳＷ５をオンとすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（−Ｖｓ／２）にクランプする（ｔ５）。また、時刻ｔ５でスイッチＳＷ７はオフする。
【００３４】
次に、スイッチＳＷ１、ＳＷ３、ＳＷ５をオフにし、スイッチＳＷ２、ＳＷ４をオンにする。この時、スイッチＳＷ６、ＳＷ７はオフのままである。これにより、第１の信号ラインＯＵＴＡの電圧はグランドレベルとなり、第２の信号ラインＯＵＴＢおよび出力ラインＯＵＴＣの電圧は（−Ｖｓ／２）となる（ｔ６）。
【００３５】
次に、電力回収回路２１内のスイッチＳＷ７をオンにすることにより、コイルＬ２と負荷２０の容量によりＬ−Ｃ共振が行われ、コンデンサＣ２に回収されていた電荷（マイナス側）がスイッチＳＷ７およびコイルＬ２を介して負荷２０に供給される（ｔ７）。このような電流の流れにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は図２６の時刻ｔ７〜ｔ８に示すように徐々に下降してゆく。また、時刻ｔ７でスイッチＳＷ４はオフする。
【００３６】
次に、この共振時に発生するピーク電圧（マイナス方向へのピーク）の近傍においてスイッチＳＷ５をオンとすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（−Ｖｓ／２）にクランプする（ｔ８）。また、時刻ｔ８でスイッチＳＷ７はオフする。
【００３７】
また、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を（−Ｖｓ／２）からグランドレベル（０Ｖ）にする時には、まず、スイッチＳＷ６をオンして、スイッチＳＷ５をオフする（ｔ９）。これにより、コイルＬ１と負荷２０の容量にてＬ−Ｃ共振が行われ、コイルＬ１およびスイッチＳＷ６を介して、負荷２０に蓄積されていた電荷の一部を電力回収回路２１内のコンデンサＣ２に回収する。このような電流の流れによって、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は図２６の時刻ｔ９〜ｔ１０に示すように徐々に上昇してゆく。
【００３８】
次に、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ４をオンとすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧をグランドレベルにクランプする（ｔ１０）。また、時刻ｔ１０でスイッチＳＷ６はオフする。以上に示した動作により、図２４に示した駆動回路は、維持放電期間の間、共通電極Ｘへ−Ｖｓ／２〜Ｖｓ／２まで変化する電圧を印加する。また、上述した共通電極Ｘに供給する電圧と極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を各表示ラインの走査電極Ｙに交互に印加する。以上により、交流駆動型ＰＤＰ装置１は、維持放電を行うことができる。
【００３９】
尚、維持放電期間の間、共通電極Ｘおよび走査電極Ｙの上の保護膜面に、維持放電が可能な量の極性の異なる壁電荷が蓄積されている。そして、共通電極Ｘと走査電極Ｙとの間で放電が行われると、そのセル内の共通電極Ｘと走査電極Ｙ上の壁電荷は、それまでとは逆の極性の壁電荷となり、放電を収束させる。この時、壁電荷が移動するための時間が必要であり、その時間は、共通電極Ｘに電圧＋Ｖｓ／２または電圧−Ｖｓ／２が印加されている時間により定まる。
【００４０】
図２４に示した回路の具体例として図２５の回路を考えることができる。図２５では、図２４に示した回路における各スイッチ素子ＳＷ１〜ＳＷ５としてパワーＭＯＳＦＥＴ（あるいは、ＩＧＢＴでも良い）を用いた場合の回路図である。図２５では、各スイッチ素子ＳＷ１〜ＳＷ５をドライブするドライブ回路についても示している。図２５において、ドライブ回路Ｍ１，Ｍ２，Ｍ３Ｎ，Ｍ３Ｐは、ドライブ回路ＭＡを用いて構成されている。ドライブ回路ＭＡは、波形処理回路８０２、ハイレベルシフト回路８０３、出力増幅回路８０４を用いて構成されている。
【００４１】
入力信号端子から入力された信号ＩＮ１は、ハイレベルシフト回路８０３を介して、出力基準電圧端子Ｖｓｓの電圧を基準とした信号へ変換される。ハイレベルシフト回路８０３の出力電圧は、出力増幅回路８０４を介して増幅され、スイッチ素子ＳＷ１のドライブパルスとしてスイッチ素子ＳＷ１へ供給される。出力増幅回路８０４の電源電圧は、電源電圧ＶｅからダイオードＤＥを介して、ドライブ回路Ｍ１の出力電源端子Ｖｃへ供給される。第１の信号ラインＯＵＴＡが、グランド電圧の期間（スイッチ素子ＳＷ２がオンの期間、図２６におけるｔ６〜ｔ１０）において、上記ダイオードＤＥがオンとなり、コンデンサＣＥに電荷が充電される。この電荷は、上記出力増幅回路８０４を介して、図２６における期間ｔ１〜ｔ６（次の周期の同じタイミング）において、スイッチ素子ＳＷ１の制御端子ヘドライプパルスとして供給される。
【００４２】
また、図２５において、ドライブ回路Ｍ４，Ｍ５，Ｍ６，Ｍ７は、ドライブ回路ＭＢを用いて構成されている。ドライブ回路ＭＢは、光伝達素子であるゲートカプラを用いて構成されている。ゲートカプラは、フォトカプラと増幅回路の両者を１つのパゲージに内蔵した素子であり、パワーＭＯＳＦＥＴ，ＩＧＢＴ等のゲート端子を直接駆動できる。ゲートカプラの代りに、フォトカプラと増幅回路の組合せを用いていも良い。
【００４３】
上記ゲートカプラＭ４〜Ｍ７の働きにより、入力端子から入力されたグランド電圧を基準とした入力信号ＩＮ４〜ＩＮ７に基づいて、スイッチＳＷ４〜ＳＷ７を駆動することができる。上記ドライブ回路ＭＢでは、光により入力部と出力部を分離しているため、入力部と出力部の基準電圧が異なっていても、安定した駆動を行うことができる。光伝達素子を用いたＴＥＲＥＳ回路の駆動方法については、下記の特許文献２に記載されている。
【００４４】
【特許文献１】特許第３２０１６０３号公報
【特許文献２】特開２００２−２１５０８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００４５】
本発明の目的は、安価で信頼性の高い駆動回路及びプラズマディスプレイ装置を提供することである。
【課題を解決するための手段】
【００４６】
本発明の一観点によれば、表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、第１の信号ラインヘ第１の電位を供給するための第１のスイッチ素子と、容量性負荷の一端に第１の電位と異なる第２の電位を供給するための第２の信号ラインと、第１の信号ラインヘ第３の電位を供給するための第２のスイッチ素子と、第１の信号ライン及び第２の信号ラインの間に接続され、第２及び第３の電位よりも高い電位を第２の信号ラインに供給可能である第１のコンデンサと、第２の信号ラインに第３の電位を供給するための第３のスイッチ素子と、第１の信号ラインを容量性負荷の一端に接続するための第４のスイッチ素子と、第４のスイッチ素子を駆動するための第４のドライブ回路と、第２の信号ラインを容量性負荷の一端に接続するための第５のスイッチ素子と、第５のスイッチ素子を駆動するための第５のドライブ回路と、第１の信号ライン及び第２の信号ラインの少なくとも一方と第３の電位を供給する供給ラインとの間に接続されたコイル回路とを有する駆動回路が提供される。第４のドライブ回路及び第５のドライブ回路の少なくとも一方は、第３の電位を基準とした入力信号を、第２の信号ラインに発生する電圧に基づくローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、ローレベル基準電圧を基準とした信号を、第４又は第５のスイッチ素子の出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路とを有する。
【発明の効果】
【００４７】
ローレベルシフト回路及びハイレベルシフト回路は、１チップの半導体集積回路で形成することができるため、フォトカプラやゲートカプラ等の光伝達回路を用いる場合に比べ、回路のコストを下げることができる。
【発明を実施するための最良の形態】
【００４８】
本発明の実施形態は、図２１〜図２３に示したプラズマディスプレイ装置（マトリクス型平面表示装置）を用いる。図２１〜図２３及びそれらの説明は、上記と同様である。図１は、本発明の実施形態による駆動回路の原理図を示す。図２は、図１に示した原理図の回路例を示す図である。また、図３は、図２における動作波形図を示す。図４は、上記図２に示した回路をプラズマディスプレイ装置のＸ電極駆動回路、及び、Ｙ電極駆動回路へ応用した例について示している。
【００４９】
図１は、本発明の実施形態による交流駆動型ＰＤＰ（プラズマディスプレイパネル）装置の駆動回路の概略構成例を示す図である。なお、この図１に示す本実施形態の駆動回路は、例えば図２１に全体構成および図２２（Ａ）〜（Ｃ）にセル構成を示した交流駆動型ＰＤＰ装置（表示装置）１に適用することが可能である。また、図２３に示したリセット期間やアドレス期間の動作にも対応可能である。また、図２３に示した維持放電期間の走査電極Ｙにおける初回の電圧Ｖｘの上乗せ動作にも対応可能である。また、この図１において、図２４に示した符号と同一の符号を付したものは、同一の機能を有するものである。また、図１においても、図２４と同様にＸ側回路の概略構成のみ示し、Ｙ側回路は同様の構成および動作であるため省略している。尚、Ｘ側回路およびＹ側回路双方の詳細な回路例については後述する。
【００５０】
図１において、表示手段となる容量性負荷２０（以下、「負荷」と称す。）は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。ここで、走査電極Ｙとは、複数の走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
【００５１】
まず、スイッチＳＷ１、ＳＷ２は、電源から供給される電圧（Ｖｓ／２）の電源ライン（第１の電源線）とグランドとの間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とグランドとの間には、スイッチＳＷ３が接続される。尚、コンデンサＣ１の一方の端子に接続される信号ラインを第１の信号ラインＯＵＴＡとし、他方の端子に接続される信号ラインを第２の信号ラインＯＵＴＢとする。
【００５２】
更に、上記２つのスイッチＳＷ１、ＳＷ２の相互接続点とグランドとの間には、コイル回路Ａが接続される。また、コイル回路Ｂの両端は、スイッチＳＷ３の両端に並列接続される。言い換えると、第１の信号ラインＯＵＴＡとグランドの間に、コイル回路Ａが接続され、第２の信号ラインＯＵＴＢとグランドの間にコイル回路Ｂが接続される。尚、コイル回路Ａ、Ｂは、少なくともコイルを含む回路であり、そのコイルは負荷２０とスイッチＳＷ４、ＳＷ５を介してＬ−Ｃ共振するように構成されている。すなわち、コイル回路Ａ、Ｂと負荷２０により電力回収回路を構成する。
【００５３】
また、直列に接続されたスイッチＳＷ４とスイッチＳＷ５は、上記コンデンサＣ１の両端に接続される。そして、これら２つのスイッチＳＷ４、ＳＷ５の相互接続点は出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに接続される。また、図示していないが、負荷２０の走査電極Ｙ側にも同様の回路が接続される。
【００５４】
上述したスイッチＳＷ１〜ＳＷ５は、例えば図２１に示した駆動制御回路５からそれぞれ供給される制御信号により制御される。上述したように駆動制御回路５は、論理回路等を用いて構成され、外部から供給される表示データＤ、クロックＣＬＫ、水平同期信号ＨＳおよび垂直同期信号ＶＳ等に基づいて上記制御信号を生成し、スイッチＳＷ１〜ＳＷ５に供給する。以上の構成により、図１の駆動回路は、セル中の共通電極Ｘと走査電極Ｙが放電する期間である維持放電期間に維持放電を行う。
【００５５】
ここで、上述したコイル回路Ａ、Ｂの具体的な回路に置き換えて、上述した駆動回路の動作について説明する。
図２は、図１に示したコイル回路Ａ、Ｂを具体的な回路に置き換えた駆動回路の概略構成である。図２に示すように、コイル回路Ａは、ダイオードＤＡおよびコイルＬＡを具備し、コイル回路Ｂは、ダイオードＤＢとコイルＬＢを具備する。ダイオードＤＡのカソード端子は、スイッチＳＷ１、ＳＷ２の相互接続点に接続される。別の表現では、ダイオードＤＡのカソード端子は、第１の信号ラインＯＵＴＡに接続される。また、ダイオードＤＡのアノード端子は、コイルＬＡを介してグランドに接続される。ダイオードＤＢのカソード端子は、コイルＬＢを介してグランドに接続される。また、ダイオードＤＢのアノード端子は、コンデンサＣ１とスイッチＳＷ３の相互接続点に接続される。別の表現では、ダイオードＤＢのアノード端子は、第２の信号ラインＯＵＴＢに接続される。
【００５６】
上述したダイオードＤＡの順方向が示すように、コイル回路Ａは、負荷２０に対して、スイッチＳＷ４を介して電荷を供給する充電回路である。また、ダイオードＤＢの順方向が示すように、コイル回路Ｂは、負荷２０に対してスイッチＳＷ５を介して電荷を放出させる放電回路である。これらのコイル回路ＡとスイッチＳＷ４と負荷２０から成る充電回路の充電処理と、コイル回路ＢとスイッチＳＷ５と負荷２０から成る放電回路の放電処理のタイミングを制御することで、負荷２０に対する電力回収処理を実現する。尚、図２においてコイル回路Ａ、Ｂの他の構成は、図１に示す構成と同じなので、説明を省略する。
【００５７】
次に、図２に示した駆動回路の動作について説明する。
図３は、図２に示した駆動回路の動作を示す波形図である。図３おいて、第１の信号ラインＯＵＴＡと、第２の信号ラインＯＵＴＢと、出力ラインＯＵＴＣの電圧波形を一緒に表示している。ここで、それらの電圧波形の縦軸は出力ラインＯＵＴＣの電圧値に合っており、見やすくするため出力ラインＯＵＴＣの電圧波形と重ならないよう、第１の信号ラインＯＵＴＡの電圧波形は少し持ち上げて、第２の信号ラインＯＵＴＢの電圧波形は少し持ち下げて表示している。
【００５８】
まず、第１の信号ラインＯＵＴＡがグランド、第２の信号ラインＯＵＴＢおよび出力ラインＯＵＴＣが−Ｖｓ／２でスイッチＳＷ１〜ＳＷ５がオフしている状態から、スイッチＳＷ４がオンすると、負荷２０に蓄積された電圧−Ｖｓ／２がスイッチＳＷ４を介して第１の信号ラインＯＵＴＡに伝達され、第１の信号ラインＯＵＴＡの電圧が−Ｖｓ／２となり、その電圧はコンデンサＣ１の一方の端子に印加される。これにより、コンデンサＣ１の他方の端子における電位は−Ｖｓへ変化し、第２の信号ラインＯＵＴＢの電圧も−Ｖｓとなる（ｔ１１）。
【００５９】
そして、時刻ｔ１１の直後からコイルＬＡと負荷２０の容量との間でスイッチＳＷ４を介してＬ−Ｃ共振が行われることにより、グランドよりコイルＬＡおよびスイッチＳＷ４を介して負荷２０に電荷が供給されるので、第１の信号ラインＯＵＴＡ及び出力ラインＯＵＴＣの電位は−Ｖｓ／２からグランドレベルの電位を経て＋Ｖｓ／２附近まで上昇する。このような電流の流れによって、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は図３の時刻ｔ１１〜ｔ１２に示すように徐々に上昇してゆく。
【００６０】
次に、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ１、ＳＷ３をオンすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧をＶｓ／２にクランプする（ｔ１２）。次に、スイッチＳＷ１、ＳＷ３、ＳＷ４をオフする（ｔ１３）。次に、スイッチＳＷ５をオンする（ｔ１４）。これにより、負荷２０に蓄積されている電圧Ｖｓ／２がスイッチＳＷ５を介して第２の信号ラインＯＵＴＢに印加され、第２の信号ラインＯＵＴＢの電圧はＶｓ／２となる。これにより、第１の信号ラインＯＵＴＡの電圧はＶｓまで上昇する。
【００６１】
そして、時刻ｔ１４の直後からコイルＬＢと負荷２０の容量との間でスイッチＳＷ５を介してＬ−Ｃ共振が行われることにより、コイルＬＢおよびスイッチＳＷ５を介して負荷２０が電荷をグランドへ放電するので、第２の信号ラインＯＵＴＢ及び出力ラインＯＵＴＣの電位は＋Ｖｓ／２からグランドレベルの電位を経て−Ｖｓ／２附近まで下降する。このような電流の流れによって、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧は図３の時刻ｔ１４〜ｔ１５に示すように徐々に下降してゆく。
【００６２】
次に、この共振時に発生するピーク電圧の近傍においてスイッチＳＷ２をオンすることにより、共通電極Ｘに印加される出力ラインＯＵＴＣの電圧を−Ｖｓ／２にクランプする（ｔ１５）。以上に示した動作により、図２に示した駆動回路は、維持放電期間の間、共通電極Ｘへ−Ｖｓ／２〜Ｖｓ／２まで変化する電圧を印加する。また、上述した共通電極Ｘに印加する電圧と極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を各表示ラインの走査電極Ｙに交互に印加する。以上により、交流駆動型ＰＤＰ装置は、維持放電を行うことができる。
【００６３】
また、図３に示すように、従来の波形図である図２６と比較すると、図２６にあるグランドレベルの期間Ｔが、図３の出力ラインＯＵＴＣの電圧波形には無い。すなわち、本実施形態の駆動回路は、同じ周期でサステイン動作を行う場合に、従来に比べて維持放電パルスのトップ幅およびボトム幅である電圧Ｖｓ／２または電圧−Ｖｓ／２を維持する時間を長くすることができる。これにより、上述したように維持放電期間において、壁電荷が移動するための時間が必要であり、その時間をより確実に確保することができる。更には、従来と同じ維持時間を確保して、本実施形態の駆動回路の方が維持放電をより安定的に行うことができ動作マージンの拡大及びパネルＰの輝度を向上させることなども期待できる。
【００６４】
更に、図２４に示した従来の駆動回路の回路構成と図２に示した本実施形態の駆動回路の回路構成を比べると、図２４におけるスイッチＳＷ６、ＳＷ７の分のスイッチ数が減少している。これにより、スイッチ制御の複雑さが軽減される。更に、図２４のスイッチＳＷ６、ＳＷ７を制御する制御信号をレベルシフトする回路を挿入したり、制御信号回路とスイッチＳＷ６、ＳＷ７間の制御信号の伝達経路にフォトカプラ等を用いて電気的に分離したりする必要が無いため、部品点数を減少させることができる。また、図２の駆動回路は、図２４の駆動回路が具備するコンデンサＣ２も削除できている。これにより、図２４において不図示のコンデンサＣ２にかかる電圧を監視する回路も、コンデンサＣ２が無いので不要となる。これにより、更に部品点数を減少させることができる。
【００６５】
次に、図２に示した駆動回路の具体的な回路例（走査電極Ｙ側を含む）について図を示して説明する。
図４は、図２に示した駆動回路の具体的な回路例を示す図である。図４において、負荷２０は、１つの共通電極Ｘと１つの走査電極Ｙとの間に形成されているセルの合計の容量である。負荷２０には、共通電極Ｘおよび走査電極Ｙが形成されている。ここで、走査電極Ｙとは、図２１に示した走査電極Ｙ１〜Ｙｎの中の任意の走査電極である。
【００６６】
まず、共通電極Ｘ側では、スイッチＳＷ１、ＳＷ２は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランドとの間に直列に接続される。上記２つのスイッチＳＷ１、ＳＷ２の相互接続点にはコンデンサＣ１の一方の端子が接続され、このコンデンサＣ１の他方の端子とグランドとの間には、スイッチＳＷ３が接続される。また、コンデンサＣ１と並列にコンデンサＣｘが接続されている。
【００６７】
また、直列接続されたスイッチＳＷ４、ＳＷ５は、上記コンデンサＣ１の両端に接続される。そして、これら２つのスイッチＳＷ４、ＳＷ５の相互接続点は出力ラインＯＵＴＣを介して負荷２０の共通電極Ｘに接続されている。
【００６８】
また、図２と同様にコイル回路Ａは、ダイオードＤＡおよびコイルＬＡを具備し、コイル回路Ｂは、ダイオードＤＢとコイルＬＢを具備する。ダイオードＤＡのカソード端子は、スイッチＳＷ１、ＳＷ２の相互接続点に接続される。また、ダイオードＤＡのアノード端子は、コイルＬＡを介してグランドに接続される。ダイオードＤＢのカソード端子は、コイルＬＢおよびスイッチＳＷ１０を介してグランドに接続される。
【００６９】
このスイッチＳＷ１０は、上述したリセット期間やアドレス機関などに、第２の信号ラインＯＵＴＢに印加される電圧（Ｖｓ／２＋Ｖｗ）や（Ｖｓ／２＋Ｖｘ）が、そのままグランドに抜けてしまわないようにするためのスイッチである。また、ダイオードＤＢのアノード端子は、コンデンサＣ１とスイッチＳＷ３の相互接続点に接続される。また、ダイオードＤ２のアノード端子は、ダイオードＤＢのカソード端子と接続され、ダイオードＤ２のカソード端子は、ダイオードＤＢのアノード端子に接続される。また、ダイオードＤＢのカソード端子は、コイルＬＢを介してグランドに接続される。
【００７０】
一方、走査電極Ｙ側では、スイッチＳＷ１’、ＳＷ２’は、図示しない電源から供給される電圧（Ｖｓ／２）の電源ラインとグランドとの間に直列に接続される。これら２つのスイッチＳＷ１’、ＳＷ２’の相互接続点にはコンデンサＣ４の一方の端子が接続され、このコンデンサＣ４の他方の端子とグランドとの間には、スイッチＳＷ３’が接続される。また、コンデンサＣ４と並列にコンデンサＣｙが接続されている。
【００７１】
また、直列接続されたスイッチＳＷ４’、ＳＷ５’は、上記コンデンサＣ４の両端に接続される。そして、これら２つのスイッチＳＷ４’、ＳＷ５’の相互接続点は出力ラインＯＵＴＣ’を介して負荷２０の走査電極Ｙに接続されている。尚、スイッチＳＷ４’、ＳＷ５’は、スキャンドライバＳＤを構成している。スキャンドライバＳＤは、アドレス期間（図２３を参照）のスキャン時にはスキャンパルスを出力して、ライン毎の走査電極Ｙの選択動作を行う。また、スイッチＳＷ４’とコンデンサＣ４の一方の端子を接続する接続線を第３の信号ラインＯＵＴＡ’とし、スイッチＳＷ５’コンデンサＣ４の他方の端子を接続する接続線を第４の信号ラインＯＵＴＢ’とする。
【００７２】
さらに、第４の信号ラインＯＵＴＢ’と、書き込み電圧Ｖｗ（図２３を参照）を発生する電源ラインとの間には、抵抗Ｒ１やｎｐｎトランジスタＴｒ１を含むスイッチＳＷ８が接続される。また、第４の信号ラインＯＵＴＢ’と、電圧Ｖｘ（図２３を参照）を発生する電源ラインとの間には、ｎチャネルＭＯＳ電界効果トランジスタ（ＦＥＴ）Ｔｒ２、Ｔｒ３を含むスイッチＳＷ９が接続される。
【００７３】
また、第３の信号ラインＯＵＴＡ’は、コイル回路Ａ’を介してグランドに接続される。また第４の信号ラインＯＵＴＢ’は、コイル回路Ｂ’を介してグランドに接続される。また、コイル回路Ａ’は、ダイオードＤＡ’およびコイルＬＡ’を具備し、コイル回路Ｂ’は、ダイオードＤＢ’とコイルＬＢ’を具備する。ダイオードＤＡ’のカソード端子は、スイッチＳＷ１’、ＳＷ２’の相互接続点に接続される。また、ダイオードＤＡ’のアノード端子は、コイルＬＡ’を介してグランドに接続される。
【００７４】
ダイオードＤＢ’のカソード端子は、コイルＬＢ’およびスイッチＳＷ１０を介してグランドに接続される。このスイッチＳＷ１０は、上述したリセット期間やアドレス機関などに、第４の信号ラインＯＵＴＢ’に印加される電圧（Ｖｓ／２＋Ｖｗ）や（Ｖｓ／２＋Ｖｘ）が、そのままグランドに抜けてしまわないようにするためのスイッチである。また、ダイオードＤＢ’のアノード端子は、コンデンサＣ４とスイッチＳＷ３’の相互接続点に接続される。また、ダイオードＤ２’のアノード端子は、ダイオードＤＢ’のカソード端子と接続され、ダイオードＤ２’のカソード端子は、ダイオードＤＢ’のアノード端子に接続される。
【００７５】
尚、上述したスイッチＳＷ１〜ＳＷ５、ＳＷ８〜ＳＷ１０、ＳＷ１’〜ＳＷ５’およびトランジスタＴｒ１〜Ｔｒ３は、図２１に示した駆動制御回路５からそれぞれ供給される制御信号により制御される。
【００７６】
以上の構成により、維持放電期間の間、共通電極Ｘへ−Ｖｓ／２〜Ｖｓ／２まで変化する電圧を印加する。また、上述した共通電極Ｘに供給する電圧と極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を各表示ラインの走査電極Ｙに交互に印加する。
【００７７】
図２５に示した回路では、ドライブ回路Ｍ１によって、スイッチＳＷ１を構成するトランジスタＱＳＷ１（パワーＭＯＳＦＥＴ，ＩＧＢＴ等によって構成）へ供給するドライブパルスを形成していた。図２５におけるドライブ回路Ｍ１は、波形処理回路８０２、ハイレベルシフト回路８０３、出力増幅回路８０４によって構成されたドライブ回路ＭＡを用いていた。ドライブ回路ＭＡは、グランド電圧を基準とした信号をグランド電圧より高い電圧ヘレベルシフトするハイレベルシフト回路８０３が内蔵されている。よって、出力基準電圧に相当するトランジスタＱＳＷ１の出力端子（例えば、パワーＭＯＳＦＥＴのソース端子）が、グランド電圧より高い場合は、正常に動作させることができる。
【００７８】
これに対し、図４に示した回路では、第１の信号ラインＯＵＴＡに、グランド電圧より低い負電圧を発生させている（図３における期間ｔ１１〜ｔ１２）。よって、図２５に示したドライブ回路Ｍ１（ドライブ回路ＭＡ）の出力基準電圧（トランジスタＱＳＷ１の出力端子（パワーＭＯＳＦＥＴではソース端子、ＩＧＢＴではエミッタ端子）に発生する電圧）も負電圧となる。ドライブ回路ＭＡのハイレベルシフト回路８０３は、入力された信号を高電圧側ヘレベルシフトする機能しかないため、出力基準電圧端子Ｖｓｓが負電圧の場合、信号が正常に伝達できない可能性がある。また、ＰＮ接合タイプのＩＣによって、上記ドライブ回路ＭＡを形成している場合、サブストレートはグランド電圧に設定されている。上記出力基準電圧端子Ｖｓｓが負電圧になる場合、上記サブストレートにかかる電圧（グランド電圧）より低い電圧がＩＣ内に発生するため、ＩＣ内の寄生ダイオードに異常電流が流れる等により、ＩＣが破壊する可能性がある。
【００７９】
また、図４に示したスイッチＳＷ１は、電源投入時にコンデンサＣ１を充電する間、導通させておく必要がある。コンデンサＣ１を充電するために要する時間は、サステイン時間より長い時間が必要となる。すなわち、図２３の維持放電期間の開始時に、コンデンサＣ１に充電されていない場合には、維持放電期間開始時に大電流がトランジスタＱＳＷ１（図２５）を介してコンデンサＣ１に流れることになる。そのため、トランジスタＱＳＷ１の電流容量を大きくする必要がある、又はトランジスタＱＳＷ１が破壊される可能性がある。そのために、電源投入時にスイッチＳＷ１を介してコンデンサＣ１に電圧Ｖｓ／２を供給して充電する必要がある。
【００８０】
図４に示したスイッチＳＷ１を駆動するドライブ回路Ｍ１は、上記出力基準電圧端子Ｖｓｓが負電圧になった場合でも正常に信号を伝達でき、かつ、電源投入時のコンデンサＣ１を充電するのに必要なドライブパルスを長い期間供給できる機能が必要となる。図１〜図４の方法を実用化する上で重要となる上記２つの機能を有するドライブ回路を備えた駆動回路を、以下説明する。
【００８１】
図５は、図２の駆動回路の詳細な回路例を示す。
ドライブ回路Ｍ２Ｎ，Ｍ２Ｐ，Ｍ３Ｎ，Ｍ３Ｐは、ドライブ回路ＭＡを用いて構成されている。ドライブ回路ＭＡは、波形処理回路８０２、ハイレベルシフト回路８０３、出力増幅回路８０４を用いて構成されている。波形処理回路８０２は、インピーダンス変換を行う。ハイレベルシフト回路８０３は、グランド電圧を基準とした信号をグランド電圧より高い電圧ヘレベルシフトする。ドライブ回路ＭＡは、入力電源端子Ｖ１、入力信号端子Ｖ２、入力基準電圧端子Ｖ３、出力電源端子Ｖｃ、出力信号端子Ｖｏ及び出力基準電圧端子Ｖｓｓを有する。入力電源端子Ｖ１には、電圧Ｖｃｃ（例えば５Ｖ）が供給される。入力基準電圧端子Ｖ３は、グランドに接続される。ドライブ回路ＭＡは、入力信号端子Ｖ２に入力されるグランド基準の信号を、出力基準電圧端子Ｖｓｓの電位を基準とした信号に変換する。
【００８２】
ドライブ回路Ｍ１，Ｍ４，Ｍ５は、ドライブ回路ＭＢを用いて構成されている。ドライブ回路ＭＢは、入力信号端子Ｖ２、入力基準電圧端子Ｖ３、出力電圧端子Ｖｃ、出力信号端子Ｖｏ及び出力基準電圧端子Ｖｓｓを有し、光伝達素子であるゲートカプラを用いて構成される。ゲートカプラは、フォトカプラと増幅回路の両者を１つのパゲージに内蔵した素子であり、パワーＭＯＳＦＥＴ，ＩＧＢＴ等のゲート端子を直接駆動できる。ゲートカプラの代りに、フォトカプラとフォトカプラの出力電圧を増幅する増幅回路との組合せを用いていも良い。ドライブ回路ＭＢでは、光により入力部と出力部を分離しているため、入力部と出力部の基準電圧が異なっていても、安定した駆動を行うことができ、ドライブ回路ＭＡと同様の基準電圧変換を行うことができる。
【００８３】
入力信号端子ＩＮ１は、抵抗を介してドライブ回路Ｍ１の入力信号端子Ｖ２に接続される。ドライブ回路Ｍ１は、ゲートカプラであり、入力信号端子Ｖ２，入力基準電圧端子Ｖ３、出力電源端子Ｖｃ、出力信号端子Ｖｏ及び出力基準電圧端子Ｖｓｓを有する。コンデンサＣＥは、出力電源端子Ｖｃ及び出力基準電圧端子Ｖｓｓ間に接続される。電圧Ｖｅ（例えば１５Ｖ）の端子は、スイッチＳＷＥ及びダイオードＤＥを介して出力電源端子Ｖｃに接続される。
【００８４】
スイッチＳＷ１は、ｎチャネルＭＯＳＦＥＴ・ＱＳＷ１及びダイオードＤＳＷ１を有する。トランジスタＱＳＷ１は、ゲートが出力信号端子Ｖｏに接続され、ドレインが電圧Ｖｓ／２（例えば９０Ｖ）の端子に接続され、ソースが出力基準電圧端子Ｖｓｓ及びダイオードＤＳＷ１のアノードに接続される。ダイオードＤＳＷ１のカソードは、信号ラインＯＵＴＡに接続される。トランジスタＱＳＷ１は、出力基準電圧端子Ｖｓｓを基準に動作する。この出力基準電圧端子Ｖｓｓは、ダイオードＤＳＷ１を介して信号ラインＯＵＴＡに接続されるので、その電位は時間経過に従って変化する（図３参照）。そのため、ドライブ回路Ｍ１は、入力信号端子ＩＮ１のグランド基準の信号を、出力基準電圧端子Ｖｓｓの電位を基準にした信号に変換している。
【００８５】
スイッチＳＷ２は、スイッチＳＷ２Ｎ及びＳＷ２Ｐを有する。スイッチＳＷ２Ｎは、ｎチャネルＭＯＳＦＥＴ及びダイオードにより構成され、ドライブ回路Ｍ２Ｎにより駆動される。スイッチＳＷ２Ｐは、ｐチャネルＭＯＳＦＥＴ及びダイオードにより構成され、ドライブ回路Ｍ２Ｐにより駆動される。
【００８６】
スイッチＳＷ３は、スイッチＳＷ３Ｎ及びＳＷ３Ｐを有する。スイッチＳＷ３Ｎは、ｎチャネルＭＯＳＦＥＴ及びダイオードにより構成され、ドライブ回路Ｍ３Ｎにより駆動される。スイッチＳＷ３Ｐは、ｐチャネルＭＯＳＦＥＴ及びダイオードにより構成され、ドライブ回路Ｍ３Ｐにより駆動される。
【００８７】
スイッチＳＷ４は、ｎチャネルＭＯＳＦＥＴにより構成され、ドライブ回路Ｍ４により駆動される。スイッチＳＷ５は、ｎチャネルＭＯＳＦＥＴにより構成され、ドライブ回路Ｍ５により駆動される。
【００８８】
以上のように、トランジスタＱＳＷ１を駆動するドライブ回路Ｍ１として、ドライブ回路ＭＢを用いている。ドライブ回路ＭＢは、光伝達素子であるゲートカプラを用いて構成されている。ゲートカプラは、フォトカプラと増幅回路の両者を１つのパゲージに内蔵した素子であり、パワーＭＯＳＦＥＴ，ＩＧＢＴ等のゲート端子を直接駆動できる。ゲートカプラの代りに、フォトカプラと増幅回路の組合せを用いていも良い。ドライブ回路Ｍ１は、光伝達素子を用いることにより、図３に示すように信号ラインＯＵＴＡが負電圧になった場合でも正常に信号を伝達できる。
【００８９】
上記ゲートカプラの働きにより、入力信号端子ＩＮ１から入力されたグランド電位を基準とした信号に基づいて、スイッチＳＷ１を駆動することができる。上記ドライブ回路ＭＢは、光により入力部と出力部を分離しているため、入力部と出力部の基準電圧が異なっていても、安定した駆動を行うことができる。
【００９０】
また、図５に示した回路では、スイッチＳＷＥ、ダイオードＤＥ、コンデンサＣＥを用いてフローティング電源回路を構成している。このフローティング電源回路では、信号ラインＯＵＴＡがグランド電圧の時（図３におけるｔ１３〜ｔ１６）、スイッチＳＷＥをオンさせ、コンデンサＣＥに電荷を蓄積している。スイッチＳＷＥは、信号ラインＯＵＴＡがグランド以外のときにはオフする。このフローティング電源回路は、信号ラインＯＵＴＡ（Ｖｓｓ）の電位を基準とした電源電圧をドライブ回路Ｍ１の電源端子Ｖｃに供給する。
【００９１】
上記コンデンサＣＥに蓄積された電荷は、図３におけるｔ１２〜ｔ１３において、トランジスタＱＳＷ１のゲート端子ヘドライプパルスとして供給される。この結果、トランジスタＱＳＷ１をオンさせ、信号ラインＯＵＴＡの電圧を１／２Ｖｓに上昇させている。
【００９２】
電源投入時において、トランジスタＱＳＷ１を介してコンデンサＣ１へ徐々に充電電流を供給する必要がある。電源投入時にコンデンサＣ１を充電しない場合、トランジスタＱＳＷ１をオンさせると同時に、電源電圧１／２Ｖｓ側から、トランジスタＱＳＷ１を介して大電流が流れ、トランジスタＱＳＷ１の電流定格を超えて破壊する可能性がある。この課題を解決するため、電源投入時の電源電圧１／２Ｖｓの立ち上がり期間において、トランジスタＱＳＷ１を導通させ、コンデンサＣ１へ徐々に充電電流が流れるようにしている。
【００９３】
電源投入時において、上記コンデンサＣ１への充電を徐々に行うため、ドライブ回路Ｍ１は、上記コンデンサＣ１へ充電電流が流れる比較的長い期間（サステイン期間に比べ）、ドライブパルスのハイレベルを継続できるようにする必要がある。そこで、上記フローティング電源回路では、ドライブ回路Ｍ１へ供給する電源用のコンデンサＣＥの容量を十分大きい値に設定し、トランジスタＱＳＷ１を長期間導通させるのに必要な電荷量を蓄積できるようにしている。
【００９４】
特に、上記ドライブ回路Ｍ１としてプラズマディスプレイ装置のサステイン回路に適した高速ゲートカプラを使用する場合、ゲートカプラの光受動素子へ流すバイアス電流を大きくする必要があるため、上記コンデンサＣＥに大容量のコンデンサを使用する必要がある。実験では、コンデンサＣＥは、１００μＦ以上の容量が必要であることがわかった。
【００９５】
図５に示した回路では、上記ドライブ回路Ｍ１と、スイッチＳＷＥ、ダイオードＤＥ、コンデンサＣＥによって構成されたフローティング電源回路の働きにより、信号ラインＯＵＴＡが負電圧になつた場合でも、安定したドライブパルスをトランジスタＱＳＷ１へ供給することができる。また、電源投入時にコンデンサＣ１を徐々に充電することができ、上記駆動回路動作の安全性を確保することができる。
【００９６】
図５に示した回路では、ドライブ回路Ｍ４，Ｍ５として光伝達回路であるゲートカプラ等を用いている。ゲートカプラは、光を発光する発光ダイオード等の発光素子、光を受光する受光素子、受光素子の信号を増幅する増幅回路等を用いて構成されている。これら発光素子、受光素子、増幅回路は、それぞれ独立した半導体チップ等によって構成されている。
【００９７】
仮に、受光素子部と増幅回路部が同一チップ上に形成できたとしても、発光素子と受光素子間では、規定の絶縁耐圧を確保するため、別々のチップに形成する必要がある。上記ゲートカプラは、このように１つのパッケージ内に複数の半導体チップを内蔵させるため、アセンブリを含めた製造工程が複雑になり、製造コストが高くなる可能性がある。
【００９８】
ゲートカプラの代わりに、フォトカプラと増幅回路を用いた場合でも、上記ゲートカプラと同様の機能を実現できる。しかし、フォトカプラと増幅回路は別々のパッケージの部品になるため、両者合計した製造コストは、上記ゲートカプラより高くなる可能性がある。
【００９９】
図６は、図５のドライブ回路Ｍ４及びＭ５の他の構成例を示す。ドライブ回路Ｍ４及びＭ５は、それぞれローレベルシフト回路８０１、ハイレベルシフト回路８０３及び出力増幅回路８０４を有する。ハイレベルシフト回路８０３及び出力増幅回路８０４は、図５のものと同じである。ローレベルシフト回路８０１は、グランド電位を基準とした入力信号ＩＮ１の基準電位を、負側ヘレベルシフトする。ハイレベルシフト回路８０３は、ローレベルシフト回路８０１の出力信号の基準電位を、正側へレベルシフトする。出力増幅回路８０４は、ハイレベルシフト回路８０３の出力信号を増幅する。
【０１００】
図５と同様に、ドライブ回路Ｍ４及びＭ５の端子Ｖｃ及びＶｓｓ間にそれぞれコンデンサ６０２が接続される。ダイオード６０１は、アノードがフローティング電圧ＦＶｅに接続され、カソードがドライブ回路Ｍ４の端子Ｖｃに接続される。フローティング電圧ＦＶｅは、信号ラインＯＵＴＢを基準としたフローティング電圧であり、例えば１５Ｖである。
【０１０１】
図７は、図６に示したドライブ回路Ｍ４のローレベルシフト回路８０１、ハイレベルシフト回路８０３及び出力増幅回路８０４の回路構成例を示す図である。ドライブ回路Ｍ５の構成も同じである。
【０１０２】
まず、ローレベルシフト回路８０１の構成を説明する。ｎｐｎ接合バイポーラトランジスタＱ１１０は、ベース端子が抵抗Ｒ１１１を介して入力信号ＩＮ４の端子に接続され、エミッタ端子が抵抗Ｒ１１２を介して電圧Ｖｃｃ（例えば５Ｖ）に接続され、コレクタ端子が抵抗Ｒ１１３を介してローレベル基準電圧ＳＵＢ４（ＯＵＴＢ）の端子に接続される。そのコレクタ端子は、信号ＶＬＳ１をハイレベルシフト回路８０３に出力し、ｎｐｎトランジスタＱ４のベース端子に接続される。
【０１０３】
また、図７に示すようにハイレベルシフト回路８０３は、ｎｐｎ接合バイポーラトランジスタＱ４とｐｎｐ接合バイポーラトランジスタＱ５と抵抗Ｒ３、Ｒ４から構成される。ここで、ｎｐｎトランジスタＱ４のエミッタ端子は、抵抗Ｒ３を介してローレベル基準電位ＳＵＢ４の端子と接続される。また、ｎｐｎトランジスタＱ４のコレクタ端子は、ｐｎｐトランジスタＱ５のコレクタ端子に接続される。また、ｐｎｐトランジスタＱ５のベース端子は、ｐｎｐトランジスタＱ６のベース端子と接続される。また、ｎｐｎトランジスタＱ４のコレクタ端子とｐｎｐトランジスタＱ５のコレクタ端子の相互接続点は、ｐｎｐトランジスタＱ５のベース端子とｐｎｐトランジスタＱ６のベース端子の相互接続点に接続される。これにより、ハイレベルシフト回路８０３は、伝達信号ＶＬＳ２を出力する。また、ｐｎｐトランジスタＱ５のエミッタ端子は、抵抗Ｒ４を介して電源端子Ｖｃと接続される。
【０１０４】
次に、出力増幅回路８０４の回路構成について説明する。図７に示すように出力増幅回路８０４は、抵抗Ｒ５、Ｒ６と、ｐｎｐトランジスタＱ６と、インバータＩＮＶと、ｎチャネルＭＯＳＦＥＴ・Ｑ７と、ｎチャネルＭＯＳＦＥＴ・Ｑ８とを具備する。ｐｎｐトランジスタＱ６のエミッタ端子は、抵抗Ｒ５を介して電源端子Ｖｃと接続される。ｐｎｐトランジスタＱ６のコレクタ端子は、抵抗Ｒ６を介して基準電圧端子Ｖｓｓに接続される。また、ｐｎｐトランジスタＱ６のコレクタ端子と抵抗Ｒ６の相互接続点は、インバータＩＮＶの入力端子およびｎチャネルＭＯＳＦＥＴ・Ｑ７のゲート端子と接続される。
【０１０５】
また、ｎチャネルＭＯＳＦＥＴ・Ｑ７のドレイン端子は、電源端子Ｖｃと接続される。また、ｎチャネルＭＯＳＦＥＴ・Ｑ７のソース端子は、ｎチャネルＭＯＳＦＥＴ・Ｑ８のドレイン端子と接続される。また、ｎチャネルＭＯＳＦＥＴ・Ｑ８のゲート端子は、インバータＩＮＶの出力端子と接続される。また、ｎチャネルＭＯＳＦＥＴ・Ｑ８のソース端子は、基準電圧端子Ｖｓｓに接続される。また、ｎチャネルＭＯＳＦＥＴ・Ｑ７のソース端子とｎチャネルＭＯＳＦＥＴ・Ｑ８のドレイン端子の相互接続点は、出力端子Ｖｏと接続され、スイッチＳＷ４を駆動する信号Ｖｇを出力する。以上に示した構成により、伝達信号ＶＬＳ２を増幅して駆動信号ＶｇをスイッチＳＷ４のゲート端子へ出力する。
【０１０６】
図８は、図７に示した回路の動作を示すタイミングチャートである。入力信号ＩＮ４は、スイッチＳＷ４の制御信号を論理反転した信号である。すなわち、パルスＶＡ及びＶＢにおいて、スイッチＳＷ４をオンさせる。インバータを用いて、信号ＩＮ４を論理反転させてもよい。入力信号ＩＮ４は、基準電位がグランド（ＧＮＤ）であり、パルスＶＡとパルスＶＢ（例えば振幅は５Ｖ）を有する。基準電圧端子Ｖｓｓは、図３の信号ラインＯＵＴＣに相当し、−Ｖｓ／２（例えば−９０Ｖ）からＶｓ／２（例えば９０Ｖ）まで変化する。なお、説明の簡単のため、基準電圧端子Ｖｓｓの波形を単純にして示している。
【０１０７】
ここで、基準電圧端子Ｖｓｓが図７に示す変化を行う目的を説明する。上述した図２３に示した表示装置の駆動波形において、維持放電期間に、共通電極Ｘと各表示ラインの走査電極Ｙとに互いに極性の異なる電圧（＋Ｖｓ／２，−Ｖｓ／２）を交互に印加して維持放電を行う必要がある。このため、負荷２０の共通電極Ｘに対して正の電圧＋Ｖｓ／２と負の電圧−Ｖｓ／２とを交互に印加する。そのため、スイッチＳＷ４の基準電圧Ｖｓｓを−Ｖｓ／２からＶｓ／２まで変化させる。
【０１０８】
まず、時刻ｔ１でＶｓｓ＝０Ｖの時は、ＳＵＢ４＝０Ｖであり、図６に示したコンデンサ６０２によりＶｃ＝ＦＶｅである。また、時刻ｔ１で入力信号ＩＮ４＝５Ｖなので、ｐｎｐトランジスタＱ１１０はオフしている。これにより、ローレベルシフト回路８０１の出力信号ＶＬＳ１＝０Ｖである。これにより、ｎｐｎトランジスタＱ４はオフであり、ｐｎｐトランジスタＱ５もオフである。これにより、ハイレベルシフト回路８０３の出力信号ＶＬＳ２≒Ｖｃ＝ＦＶｅとなる。
【０１０９】
また、信号ＶＬＳ２≒ＦＶｅなのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位０Ｖである。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、出力増幅回路８０４の出力信号Ｖｇ＝０Ｖとなる。
【０１１０】
次に、時刻ｔ２でＶｓｓ＝−Ｖｓ／２に変化した時は、ＳＵＢ４≒−Ｖｓ／２となるとする。また、Ｖｃ＝ＦＶｅ−Ｖｓ／２となる。また、時刻ｔ２で入力信号ＩＮ４＝５Ｖのままなので、ｐｎｐトランジスタＱ１１０もオフのままである。これにより、ローレベルシフト回路８０１の出力信号ＶＬＳ１はＳＵＢ４と同じ電圧となる。同様に、ｎｐｎトランジスタＱ４は一時的にオンして、ｎｐｎトランジスタＱ４のコレクタ端子をＳＵＢ４とほぼ同じ電圧にしてオフする。
【０１１１】
次に、ｐｎｐトランジスタＱ５のベース端子の電位がＳＵＢ４≒−Ｖｓ／２となり、ｐｎｐトランジスタＱ５のエミッタ端子の電位Ｖｃ＝ＦＶｅ−Ｖｓ／２との電位差により、一時的にオンする。そして、ｐｎｐトランジスタＱ５のベース端子の電位がほぼＶｃ＝ＦＶｅ−Ｖｓ／２になった時点でオフする。これにより、ハイレベルシフト回路８０３の出力信号ＶＬＳ２≒ＦＶｅ−Ｖｓ／２となる。次に、信号ＶＬＳ２≒ＦＶｅ−Ｖｓ／２なのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位−Ｖｓ／２である。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、出力増幅回路８０４の出力信号Ｖｇ＝−Ｖｓ／２となる。
【０１１２】
次に、時刻ｔ３で、入力信号ＩＮ４がパルスＶＡにより０Ｖになると、ｐｎｐトランジスタＱ１１０はオンする。これにより、ローレベルシフト回路８０１の出力信号ＶＬＳ１の電圧値は、ＳＵＢ４〜Ｖｃｃ間の電圧値であって抵抗Ｒ１１３にかかる電圧値に変化し、パルスＶＡ１（立ち上がり信号）を形成する。
【０１１３】
次に、ｎｐｎトランジスタＱ４がオンし、これによりｐｎｐトランジスタＱ５もオンする。以上により、ハイレベルシフト回路８０３の出力信号ＶＬＳ２は、ＳＵＢ４〜Ｖｃ（−Ｖｓ／２〜ＦＶｅ−Ｖｓ／２）間の電圧値であって抵抗Ｒ３にかかる電圧値に変化し、パルスＶＡ２（立ち下がり信号）を出力する。次に、ｐｎｐトランジスタＱ５がオンすることでｐｎｐトランジスタＱ６もオンする。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、ＳＵＢ４〜Ｖｃ（−Ｖｓ／２〜ＦＶｅ−Ｖｓ／２）間の電圧値であって、抵抗Ｒ５と抵抗Ｒ６により分圧された電圧値へ変化し、パルスＶＡ３を形成する。
【０１１４】
以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオンし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオフするので、出力増幅回路８０４の出力信号Ｖｇ＝ＦＶｅ−Ｖｓ／２に変化し、パルスＶ４を形成する。尚、パルスＶＡが終了する（ＩＮ４が５Ｖになる）と各パルスＶＡ１〜ＶＡ４も終了し、上述した時刻ｔ２〜ｔ３の間の状態に戻る。
【０１１５】
次に、時刻ｔ４で、Ｖｓｓ＝０Ｖに戻った時は、ＳＵＢ４≒−Ｖｓ／２を維持するとする。また、時刻ｔ４でＶｃ＝ＦＶｅとなる。また、時刻ｔ４で入力信号ＩＮ４＝５Ｖのままなので、ｐｎｐトランジスタＱ１１０もオフのままである。これにより、ローレベルシフト回路８０１の出力信号ＶＬＳ１の電圧値は、ＳＵＢ４≒−Ｖｓ／２のままである。同様に、ｎｐｎトランジスタＱ４もオフしたままである。
【０１１６】
次に、ｐｎｐトランジスタＱ５は、エミッタ端子にかかる電位Ｖｃ＝ＦＶｅとベース端子にかかる電位ＦＶｅ−Ｖｓ／２との電位差により、一時的にオンする。そして、ｐｎｐトランジスタＱ５のベース端子の電位がほぼＶｃ＝ＦＶｅになった時点でオフする。これにより、ハイレベルシフト回路８０３の出力信号ＶＬＳ２≒ＦＶｅとなる。次に、伝達信号ＶＬＳ２≒ＦＶｅなのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位０Ｖである。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、出力増幅回路８０４の出力信号Ｖｇ＝０Ｖとなる。
【０１１７】
次に、時刻ｔ５で、基準電位ＶｓｓがＶｓ／２に上昇した時は、ＳＵＢ４≒−Ｖｓ／２を維持するとする。また、時刻ｔ５でＶｃ＝ＦＶｅ＋Ｖｓ／２となる。また、時刻ｔ５で入力信号ＩＮ４＝５Ｖのままなので、ｐｎｐトランジスタＱ２もオフのままである。これにより、ローレベルシフト回路８０１の出力信号ＶＬＳ１の電圧値は、ＳＵＢ４（≒−Ｖｓ／２）のままである。同様に、ｎｐｎトランジスタＱ４もオフしたままである。
【０１１８】
次に、ｐｎｐトランジスタＱ５は、エミッタ端子にかかる電位Ｖｃ＝ＦＶｅ＋Ｖｓ／２とベース端子にかかる電位ＦＶｅの電位差により、一時的にオンする。そして、ｐｎｐトランジスタＱ５のベース端子の電位がほぼＶｃ＝ＦＶｅ＋Ｖｓ／２になった時点でオフする。これにより、ハイレベルシフト回路８０１の出力信号ＶＬＳ２≒ＦＶｅ＋Ｖｓ／２となる。次に、信号ＶＬＳ２≒ＦＶｅ＋Ｖｓ／２なのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位＋Ｖｓ／２である。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、出力増幅回路８０４の出力信号Ｖｇ＝＋Ｖｓ／２となる。
【０１１９】
次に、時刻ｔ６で、入力信号ＩＮ４がパルスＶＢにより０Ｖになると、ｐｎｐトランジスタＱ１１０はオンする。ローレベルシフト回路８０１の出力信号ＶＬＳ１の電圧値は、ＳＵＢ４〜Ｖｃｃ間の電圧値であって抵抗Ｒ２にかかる電圧値に変化し、パルスＶＢ１（立ち下がり信号）を形成する。
【０１２０】
次に、ｎｐｎトランジスタＱ４がオンし、これによりｐｎｐトランジスタＱ５もオンする。以上により、ハイレベルシフト回路８０３の出力信号ＶＬＳ２は、ＳＵＢ４〜Ｖｃ（−Ｖｓ／２〜ＦＶｅ＋Ｖｓ／２）間の電圧値であって抵抗Ｒ３にかかる電圧値に変化し、パルスＶＢ２（立ち下がり信号）を形成する。次に、ｐｎｐトランジスタＱ５がオンすることでｐｎｐトランジスタＱ６もオンする。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、ＳＵＢ４〜Ｖｃ（＋Ｖｓ／２〜ＦＶｅ＋Ｖｓ／２）間の電圧値であって、抵抗Ｒ５と抵抗Ｒ６により分圧された電圧値へ変化し、パルスＶＢ３を形成する。
【０１２１】
以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオンし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオフするので、出力増幅回路８０４の出力信号Ｖｇ＝ＦＶｅ＋Ｖｓ／２に変化し、パルスＶＢ４を形成する。尚、パルスＶＢが終了する（ＩＮ４が５Ｖになる）と各パルスＶＢ１〜ＶＢ４も終了し、上述したｔ５〜ｔ６の間の状態に戻る。
【０１２２】
次に、時刻ｔ７で、Ｖｓｓ＝０Ｖに戻った時は、ＳＵＢ４≒−Ｖｓ／２を維持するとする。また、時刻ｔ７でＶｃ＝ＦＶｅとなる。また、時刻ｔ７で入力信号ＩＮ４＝５Ｖのままなので、ｐｎｐトランジスタＱ１１０もオフのままである。これにより、ローレベルシフト回路８０１の出力信号ＶＬＳ１の電圧値は、ＳＵＢ４≒−Ｖｓ／２のままである。同様に、ｎｐｎトランジスタＱ４もオフしたままである。
【０１２３】
次に、ｐｎｐトランジスタＱ５は、ベース端子の電位がほぼＦＶｅ＋Ｖｓ／２であるのでオフのままである。これにより、ハイレベルシフト回路８０３の出力信号ＶＬＳ２≒ＦＶｅ＋Ｖｓ／２のままなのでｐｎｐトランジスタＱ６はオフである。これにより、ｐｎｐトランジスタＱ６の出力信号であるＱ６Ｖは、Ｖｓｓと同じ電位０Ｖである。以上より、ｎチャネルＭＯＳＦＥＴ・Ｑ７はオフし、ｎチャネルＭＯＳＦＥＴ・Ｑ８はオンするので、出力増幅回路８０４の出力信号Ｖｇ＝０Ｖとなる。
【０１２４】
以上に説明したように、ローレベルシフト回路８０１、ハイレベルシフト回路８０３及び出力増幅回路８０４を用いることにより、入力信号ＩＮ４の基準電位ＧＮＤと、スイッチＳＷ４を駆動する際の基準電位Ｖｓｓ（ＯＵＴＣ）とが異なる電位であって、更に基準電位Ｖｓｓが負の電圧値となる場合でも、ローレベル基準電位を基板電位として供給する基板とトランジスタとの間に生じる寄生ダイオードに過電流が流れるのを防ぎ、安定に動作することができる。
【０１２５】
図６に示したドライブ回路Ｍ４及びＭ５は、ローレベルシフト回路８０１、ハイレベルシフト回路８０３、及び出力増幅回路８０４によって構成されており、これらの回路は１チップの半導体集積回路によって構成することができる。このため、図５のゲートカプラを使用する場合に比べて、製造コストを低減できる。
【０１２６】
しかしながら、図５における点線のブロック５０１内の回路を図６に示した回路に置き換えて動作させた場合、スイッチＳＷ４及びＳＷ５を正常に動作させるための課題が存在する。以下、この課題について説明する。
【０１２７】
図５における点線のブロック５０１内の回路を図６に示した回路に置き換えて動作させた場合、図３における時刻ｔ１４からｔＡの期間では、信号ラインＯＵＴＢに発生する電圧がグランドより高くなる。さらに、この信号ラインＯＵＴＢに発生する電圧は、図６における電源電圧Ｖｃｃ（例えば５Ｖ）よりも高くなる。この結果、図６に示したローレベルシフト回路８０１内の抵抗Ｒ１１３、ｐｎｐトランジスタＱ１１０のコレクタ−ベース間接合、ｐｎｐトランジスタＱ１１０のべース−エミッタ間接合を介して、他の期間と異なる逆流電流が流れる。この逆流電流が流れることにより、ローレベルシフト回路８０１のレベルシフト機能が正常に動作しなくなる可能性がある。なお、トランジスタＱ１１０は、寄生ダイオードＤＡ１及び寄生ツェナーダイオードＺＤ１を有する。
【０１２８】
また、ハイレベルシフト回路８０３内の抵抗Ｒ３、ｎｐｎトランジスタＱ４のエミッタ−ベース間接合、ｎｐｎトランジスタＱ５のべース−コレクタ間接合、ｐｎｐトランジスタＱ５のべース−エミッタ間接合、抵抗Ｒ４を介して、他の期問と異なる逆流電流が流れる。この逆流電流によりハイレベルシフト回路８０３のレベルシフト機能が正常に動作しなくなる可能性がある。なお、トランジスタＱ４は寄生ダイオードＤＡ２及び寄生ツェナーダイオードＺＤ２を有し、トランジスタＱ５は寄生ツェナーダイオードＺＤ３を有する。
【０１２９】
上記動作において、ｐｎｐトランジスタＱ１１０のべース−エミッタ間接合、ｎｐｎトランジスタＱ４のエミッタ−ベース間接合、ｐｎｐトランジスタＱ５のベース−エミッタ間接合には、その接合部に生じる寄生ダイオードに逆電圧がかかり、この寄生ダイオードの定格電圧（例えば、約７Ｖ位）を超えた場合に降伏電流が流れて破壊する可能性も生じる。
【０１３０】
そこで、図６に示した回路を図５に示した回路に適用した際の上記逆電流によるレベルシフト機能の低下を防止し、製造コストが安い半導体集積回路を用いたスイッチ素子のドライブ回路を、以下に説明する。
【０１３１】
（第１の実施形態）
図１０は、本発明の第１の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図６に示した回路に比べ、信号ラインＯＵＴＢとローレベル基準電圧端子（電圧ＳＵＢ４の端子及び電圧ＳＵＢ５の端子）との間に、逆流電流防止スイッチＳＷＺを接続した点が異なる。このスイッチＳＷＺは、信号ラインＯＵＴＢの電圧が０Ｖよりも高くなった期間（例えば、図３における時刻ｔ１４からｔＡの期間）にオフ（非導通）し、それ以外ではオン（導通）する。期間ｔ１４からｔＡの期間にスイッチＳＷＺをオフすることにより、電圧ＳＵＢ４及びＳＵＢ５はグランドより高くなることがなく、上記逆流電流を防止することができる。例えば、入力信号ＩＮ４及びＩＮ５の基準電圧がグランド（０Ｖ）とすれば、逆流防止スイッチＳＷＺは、信号ラインＯＵＴＢに発生する電圧が０Ｖより高くなった際にオフする。この結果、本実施形態の回路では、図６に示した回路で流れる可能性があった上記逆流電流を防止することができる。
【０１３２】
ドライブ回路Ｍ４及びＭ５は、フォトカプラを使用せずに、レベルシフト回路８０１、ハイレベルシフト回路８０３及び出力増幅回路８０４を１チップの半導体集積回路によって構成することができるので、製造コストを低減できる。また、上記逆流電流を防止し、図３に示す正常な波形を生成することができる。
【０１３３】
図９は、ローベルシフト回路８０１及びハイレベルシフト回路８０３の他の構成例を示す。図９の回路は、図１０のｐｎｐトランジスタＱ１１０及びＱ５の代わりに、ｐチャネル型ＭＯＳＦＥＴ・Ｑ１１０及びＱ５を用い、図１０のｎｐｎトランジスタＱ４の代わりにｎチャネル型ＭＯＳＦＥＴ・Ｑ４を用いる。ＭＯＳＦＥＴ・Ｑ１１０，Ｑ４，Ｑ５には、寄生ダイオード９０１が存在する。ドライブ回路Ｍ４及びＭ５の両者は、上記のＭＯＳＦＥＴを使用することができる。
【０１３４】
（第２の実施形態）
図１１は、本発明の第２の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図１０の逆流電流防止スイッチＳＷＺの代わりに、ダイオードＤＺ１を用いた点が異なる。ダイオードＤＺ１は、アノードがローレベル基準電圧ＳＵＢ４，ＳＵＢ５の端子に接続され、カソードが信号ラインＯＵＴＢに接続される。このダイオードＤＺ１の働きによって、信号ラインＯＵＴＢの電圧が低い場合は、ダイオードＤＺ１がオンし、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５は、信号ラインＯＵＴＢに発生する電圧とほぼ同じになる。一方、信号ラインＯＵＴＢの電圧が高くなった場合（例えば図３における時刻ｔ１４からｔＡの期間）では、上記ダイオードＤＺ１はオフする。この結果、上記逆流電流を防止することができる。
【０１３５】
本実施形態は、第１の実施形態と同様に、ドライブ回路Ｍ４及びＭ５を１チップの半導体集積回路によって構成することができるので、製造コストを低減できる。また、上記逆流電流を防止し、図３に示す正常な波形を生成することができる。
【０１３６】
（第３の実施形態）
図１２は、本発明の第３の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図１１に示した回路に、ダイオードＤＺ２を付加した点が異なる。ダイオードＤＺ２は、アノードがローレベル基準電圧ＳＵＢ４，ＳＵＢ５の端子に接続され、カソードがグランドに接続される。ダイオードＤＺ２は、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５の端子が０Ｖより低い場合はオフで、０Ｖより高い場合はオンする。これにより、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５を０Ｖ以下にすることができる。したがって、ノイズ等が発生する場合にも、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５を０Ｖ以下にし、上記逆流電流を防止することができる。
【０１３７】
（第４の実施形態）
図１３は、本発明の第４の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図１２に示した回路に、電圧安定コンデンサＣＺ１を追加した点が異なる。コンデンサＣＺ１は、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５の端子とグランドとの間に接続され、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５を安定化させる働きを有する。この結果、ノイズ等が発生しても、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５を０Ｖ以下にし、上記逆流電流をより確実に防止することができる。また、１つの半導体チップ１３０１内において、ドライブ回路Ｍ４，Ｍ５及びダイオードＤＺ１，ＤＺ２を構成することができ、製造コストを安くすることができる。
【０１３８】
（第５の実施形態）
図１４は、本発明の第５の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図１３に示した回路に、波形処理回路８０２を追加した点が異なる。ドライブ回路Ｍ４及びＭ５内のそれぞれにおいて、波形処理回路８０２は、ローレベルシフト回路８０１及びハイレベルシフト回路８０３の間に接続される。波形処理回路８０２には、ローレベル基準電圧ＳＵＢ４（ＳＵＢ５）及びフローティング電源電圧ＦＶｅ２が供給される。フローティング電源電圧ＦＶｅ２は、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５を基準としたフローティング電圧であり、例えば１５Ｖである。
【０１３９】
波形処理回路８０２は、ローレベルシフト回路８０１の出力電圧（抵抗Ｒ１１３の両端間電圧）を波形整形し、ハイレベルシフト回路８０３の入力電圧（トランジスタＱ４のベース電圧）を形成している。この結果、信号ラインＯＵＴＢの電圧変化に伴いローレベル基準電圧ＳＵＢ４，ＳＵＢ５が変化したり、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５にノイズが重畳されてローレベル基準電圧ＳＵＢ４，ＳＵＢ５が変化した場合でも、ハイレベルシフト回路８０３へ入力する電圧を安定に保つことができる。なお、波形処理回路８０２の具体例は、以下の第６及び第７の実施形態で説明する。
【０１４０】
（第６の実施形態）
図１５は、本発明の第６の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図１４の波形処理回路８０２として、シュミットトリガ回路１５０１を使用する。
【０１４１】
図１６（Ｂ）に示すように、シュミットトリガ回路１５０１は、出力電圧がローレベルからハイレベルに変化する入力電圧のしきい値電圧ＴＨＨと、出力電圧がハイレベルからローレベルヘ変化する入力電圧のしきい値電圧ＴＨＬが異なるヒステリシス特性を有する。図１６（Ａ）に示すように、通常のバッファ回路は、しきい値電圧ＴＨが１つであるため、入力電圧にノイズが重畳されていると、出力信号は誤動作により短期間にハイレベルとローレベルを繰り返す。図１６（Ｂ）に示すように、シュミットトリガ回路１５０１を用いることにより、入力電圧にノイズが重畳されても、誤動作が起り難く、正常な出力電圧が出力される。この結果、信号ラインＯＵＴＢの電圧変化に伴いローレベル基準電圧ＳＵＢ４，ＳＵＢ５が変化したり、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５にノイズが重畳されてローレベル基準電圧ＳＵＢ４，ＳＵＢ５が変化した場合でも、ハイレベルシフト回路８０３へ入力する電圧をより安定に保つことができる。
【０１４２】
（第７の実施形態）
図１７は、本発明の第７の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図１４の波形処理回路８０２として、同時オン防止回路１７０１を使用する。
【０１４３】
同時オン防止回路１７０１は、２つのローレベルシフト回路８０１からの入力信号Ｉ１及びＩ２を入力し、２つのハイレベルシフト回路８０２に出力信号Ｏ１及びＯ２を出力する。図１８に示すように、出力信号Ｏ１は、基本的には入力信号Ｉ１と同じである。出力信号Ｏ２は、基本的には入力信号Ｉ２と同じである。ただし、同時オン防止回路１７０１は、信号Ｉ１及びＩ２が同時にハイレベルになった時は、信号Ｏ１及びＯ２をローレベルにする。例えば、入力信号Ｉ２においてハイレベル信号Ａが発生すると、入力信号Ｉ１及びＩ２が共にハイレベルになるため、出力信号Ｏ２をローレベルにする。
【０１４４】
この結果、ノイズの混入や信号発生器の故障等により、入力信号ＩＮ４及びＩＮ５が同時にハイレベル（アクティブ状態）となった場合でも、スイッチＳＷ４，ＳＷ５へ供給されるドライブ電圧はローレベルになる。よって、スイッチＳＷ４及びＳＷ５が同時にオン状態となった場合に流れる貫通電流を防止することができる。すなわち、同時オン防止回路１７０１を設けることにより、誤動作によりスイッチＳＷ４及びＳＷ５が同時にオンすることを防止し、スイッチＳＷ４及びＳＷ５間の貫通電流が流れることを防止できる。
【０１４５】
（第８の実施形態）
図１９は、本発明の第８の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図１７の回路に、フローティング電源回路ＦＤ１を付加した点が異なる。
【０１４６】
フローティング電源回路ＦＤ１について説明する。入力直流電圧Ｖ１（例えば５Ｖ）は、トランスＴ１の１次巻線を介してｎチャネルパワーＭＯＳＦＥＴ・ＱＥ１に接続される。制御回路ＣＯＮＴ１は、ＭＯＳＦＥＴ・ＱＥ１のオン／オフを制御する。トランスＴ１は、その制御された入力電圧Ｖ１を変圧する。トランスＴ１の２次巻線は、一方の端子にローレベル基準電圧ＳＵＢ４，ＳＵＢ５が入力され、他方の端子に整流回路（ダイオードＤＦ１及びコンデンサＣＥ１）が接続される。トランスＴ１から出力された交流電圧は、ダイオードＤＦ１及びコンデンサＣＥ１によって整流され、フローティング電圧ＦＶｅ２を形成している。抵抗ＲＥ１及びＲＥ２によってフローティング電圧ＦＶｅ２を分圧し、フローティング電圧ＦＶｅ２を検出し、絶縁回路（例えばフォトカプラ等）ＺＥ１を介して、制御回路ＣＯＮＴ１ヘフィードバックされる。制御回路ＣＯＮＴ１は、このフィードバック電圧が一定となるように、パワーＭＯＳＦＥＴ・ＱＥ１のスイッチング時間を制御している。これにより、フローティング電圧ＦＶｅ２が一定となるように制御される。
【０１４７】
フローティング電源回路ＦＤ１では、トランスＴ１の２次巻線にローレベル基準電圧ＳＵＢ４，ＳＵＢ５が入力される。この結果、フローティング電圧ＦＶｅ２は、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５を基準としたフローティング電圧となる。このようなフローティング電源電圧ＦＶｅ２を形成し、波形処理回路（同時オン防止回路）１７０１へ供給することにより、波形処理回路１７０１を安定に動作させることができる。なお、フローティング電圧ＦＶｅは、信号ラインＯＵＴＢの電圧を基準としたフローティング電圧であり、フローティング電源回路ＦＤ１と同様にして生成することができる。
【０１４８】
（第９の実施形態）
図２０は、本発明の第９の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。本実施形態は、図１９のフローティング電源回路ＦＤ１の代わりに、フローティング電源回路ＦＤ２を設けた点が異なる。
【０１４９】
フローティング電源回路ＦＤ２について説明する。グランド（０Ｖ）を基準としたパルス状交流電圧ＶＰＬＳ（例えば１５Ｖ）を、カップリングコンデンサＣＢ１、抵抗ＲＢ１、ダイオードＤＢ２によって、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５を基準としたパルス状交流電圧ＶＰＬＳ１ヘレベル変換している。このパルス状電圧ＶＰＬＳ１をダイオードＤＢ１及びコンデンサＣＢ２によって整流することによって、フローティング電源電圧ＦＶｅ２を形成している。このようにフローティング電源電圧ＦＶｅ２を形成し、波形処理回路（同時オン防止回路）１７０１へ供給することにより、波形処理回路１７０１を安定に動作させることができる。
【０１５０】
以上のように、第１〜第９の実施形態の駆動回路は、容量性負荷２０の一端に第１の電位（＋Ｖｓ／２）を供給するための第１の信号ラインＯＵＴＡと、第１の信号ラインＯＵＴＡヘ第１の電位（＋Ｖｓ／２）を供給するための第１のスイッチ素子ＳＷ１と、容量性負荷２０の一端に第１の電位（＋Ｖｓ／２）と異なる第２の電位（−Ｖｓ／２）を供給するための第２の信号ラインＯＵＴＢと、第１の信号ラインＯＵＴＡヘ第３の電位（ＧＮＤ）を供給するための第２のスイッチ素子ＳＷ２と、第１の信号ラインＯＵＴＡ及び第２の信号ラインＯＵＴＢの間に接続され、第２及び第３の電位よりも高い電位を第２の信号ラインＯＵＴＢに供給可能である第１のコンデンサＣ１と、第２の信号ラインＯＵＴＢに第３の電位（ＧＮＤ）を供給するための第３のスイッチ素子ＳＷ３と、第１の信号ラインＯＵＴＡを容量性負荷２０の一端に接続するための第４のスイッチ素子ＳＷ４と、第４のスイッチ素子ＳＷ４を駆動するための第４のドライブ回路Ｍ４と、第２の信号ラインＯＵＴＢを容量性負荷２０の一端に接続するための第５のスイッチ素子ＳＷ５と、第５のスイッチ素子ＳＷ５を駆動するための第５のドライブ回路Ｍ５と、第１の信号ラインＯＵＴＡ及び第２の信号ラインＯＵＴＢの少なくとも一方と第３の電位（ＧＮＤ）を供給する供給ラインとの間に接続されたコイル回路ＬＡ又はＬＢとを有する。
【０１５１】
第４のドライブ回路Ｍ４及び第５のドライブ回路Ｍ５の少なくとも一方は、第３の電位（ＧＮＤ）を基準とした入力信号ＩＮ４又はＩＮ５を、第２の信号ラインＯＵＴＢに発生する電圧に基づくローレベル基準電圧ＳＵＢ４，ＳＵＢ５を基準とした信号ヘシフトするローレベルシフト回路８０１と、ローレベル基準電圧ＳＵＢ４，ＳＵＢ５を基準とした信号を、第４又は第５のスイッチ素子ＳＷ４又はＳＷ５の出力基準電圧Ｖｓｓを基準とした信号ヘシフトするハイレベルシフト回路８０３とを有する。
【０１５２】
第１〜第９の実施形態によれば、ローレベルシフト回路８０１のローレベル基準電圧ＳＵＢ４，ＳＵＢ５を入力信号ＩＮ４，ＩＮ５の基準電圧（例えば０Ｖ）以下とすることができる。これにより、ドライブ回路Ｍ４及びＭ５は、図３の波形のように、スイッチＳＷ４及びＳＷ５を正常に駆動することができる。
【０１５３】
また、スイッチＳＷ４及びＳＷ５のドライブ回路Ｍ４及びＭ５は、１チップの半導体集積回路で形成することができるため、フォトカプラやゲートカプラ等の光伝達回路を用いる場合に比べ、回路のコストを下げることができる。
【０１５４】
また、上記スイッチＳＷ４及びＳＷ５のドライブ回路Ｍ４及びＭ５をプラズマディスプレイ装置の駆動回路に用いることにより、駆動回路のコスト、及び、プラズマディスプレイ装置のコストを下げることができる。
【０１５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【０１５６】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【０１５７】
（付記１）
表示手段となる容量性負荷に対して所定電圧を印加するマトリクス型平面表示装置の駆動回路であって、
前記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
前記第１の信号ラインヘ第１の電位を供給するための第１のスイッチ素子と、
前記容量性負荷の一端に前記第１の電位と異なる第２の電位を供給するための第２の信号ラインと、
前記第１の信号ラインヘ第３の電位を供給するための第２のスイッチ素子と、
前記第１の信号ライン及び前記第２の信号ラインの間に接続され、前記第２及び第３の電位よりも高い電位を第２の信号ラインに供給可能である第１のコンデンサと、
前記第２の信号ラインに第３の電位を供給するための第３のスイッチ素子と、
前記第１の信号ラインを前記容量性負荷の一端に接続するための第４のスイッチ素子と、
前記第４のスイッチ素子を駆動するための第４のドライブ回路と、
前記第２の信号ラインを前記容量性負荷の一端に接続するための第５のスイッチ素子と、
前記第５のスイッチ素子を駆動するための第５のドライブ回路と、
前記第１の信号ライン及び前記第２の信号ラインの少なくとも一方と前記第３の電位を供給する供給ラインとの間に接続されたコイル回路とを有し、
前記第４のドライブ回路及び前記第５のドライブ回路の少なくとも一方は、
前記第３の電位を基準とした入力信号を、前記第２の信号ラインに発生する電圧に基づくローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、
前記ローレベル基準電圧を基準とした信号を、前記第４又は第５のスイッチ素子の出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路とを有する駆動回路。
（付記２）
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記第２の信号ラインとの間に接続される第６のスイッチ素子を有する付記１記載の駆動回路。
（付記３）
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記第３の電位との間に接続される第７のスイッチ素子を有する付記２記載の駆動回路。
（付記４）
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記第３の電位との間に接続される第２のコンデンサを有する付記２記載の駆動回路。
（付記５）
さらに、前記ローレベルシフト回路と前記ハイレベルシフト回路との間に接続される波形処理回路を有する付記１記載の駆動回路。
（付記６）
前記波形処理回路の電源電圧は、前記ローレベル基準電圧を基準としたフローティング電源電圧である付記５記載の駆動回路。
（付記７）
前記ローレベルシフト回路及び前記ハイレベルシフト回路は、１チップの半導体回路によって構成される付記１記載の駆動回路。
（付記８）
前記第４のドライブ回路及び前記第５のドライブ回路の両者は、
前記第３の電位を基準とした入力信号を、前記第２の信号ラインに発生する電圧に基づくローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、
前記ローレベル基準電圧を基準とした信号を、前記第４又は第５のスイッチ素子の出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路とを有する付記１記載の駆動回路。
（付記９）
前記第４のドライブ回路及び第５のドライブ回路の両者は、１チップの半導体回路によって構成される付記８記載の駆動回路。
（付記１０）
前記第６のスイッチ素子は、ダイオードである付記２記載の駆動回路。
（付記１１）
前記第６のスイッチ素子は、前記第２の信号ラインが前記第３の電位よりも高くなる期間において非導通になる付記２記載の駆動回路。
（付記１２）
前記ローレベルシフト回路は、ｐｎｐ接合バイポーラトランジスタと、このバイポーラトランジスタに接続された抵抗を用いて構成される付記１記載の駆動回路。
（付記１３）
前記ローレベルシフト回路は、ｐチャンネル型ＭＯＳＦＥＴと、このＭＯＳＦＥＴに接続された抵抗を用いて構成される付記１記載の駆動回路。
（付記１４）
前記ハイレベルシフト回路は、ｎｐｎ接合バイポーラトランジスタと、このバイポーラトランジスタに接続された抵抗を用いて構成される付記１記載の駆動回路。
（付記１５）
前記ハイレベルシフト回路は、ｎチャンネル型のＭＯＳＦＥＴと、このＭＯＳＦＥＴに接続された抵抗を用いて構成される付記１記載の駆動回路。
（付記１６）
前記波形処理回路は、前記ローレベルシフト回路の出力信号を波形整形する付記５記載の駆動回路。
（付記１７）
前記波形処理回路は、シュミットトリガ回路である付記５記載の駆動回路。
（付記１８）
前記第４のドライブ回路及び前記第５のドライブ回路の両者は、
前記第３の電位を基準とした入力信号を、前記第２の信号ラインに発生する電圧に基づくローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、
前記ローレベル基準電圧を基準とした信号を、前記第４又は第５のスイッチ素子の出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路とを有し、
前記波形処理回路は、前記２つのローレベルシフト回路の出力信号を入力し、その２つの出力信号が同時にアクティブ状態となることを防止するための同時オン防止回路である付記５記載の駆動回路。
（付記１９）
さらに、２次巻線の一方の端子にローレベル基準電圧が入力され、他方の端子に整流回路が接続され、前記フローティング電源電圧を生成するためのトランスを有する付記６記載の駆動回路。
（付記２０）
さらに、パルス状の交流電圧を、カップリングコンデンサを介して前記ローレベル基準電圧を基準としたパルス状の交流電圧に変換して整流することによって前記フローティング電源電圧を生成する電源回路を有する付記６記載の駆動回路。
（付記２１）
入力基準電圧を基準とした入力信号を、入力基準電圧より低いローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、
前記ローレベル基準電圧を基準とした信号を、ローレベル基準電圧より高い出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路と、
前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子に接続される第１のスイッチ素子と
を有する駆動回路。
（付記２２）
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記入力基準電圧との間に接続される第２のスイッチ素子を有する付記２１記載の駆動回路。
（付記２３）
さらに、前記ローレベルシフト回路へ供給されるローレベル基準電圧の入力端子と前記入力基準電圧との間に接続されるコンデンサを有する付記２１記載の駆動回路。
（付記２４）
前記第１のスイッチ素子は、ダイオードである付記２１記載の駆動回路。
（付記２５）
さらに、前記ローレベルシフト回路と前記ハイレベルシフト回路との間に接続される波形処理回路を有する付記２１記載の駆動回路。
（付記２６）
前記波形処理回路の電源電圧は、前記ローレベル基準電圧を基準としたフローティング電源電圧である付記２５記載の駆動回路。
（付記２７）
複数のＸ電極と、
前記複数のＸ電極との間に放電を発生させるための複数のＹ電極と、
容量性負荷を介して前記複数のＸ電極に放電電圧を印加するためのＸ電極駆動回路と、
前記複数のＹ電極に放電電圧を印加するためのＹ電極駆動回路とを有し、
前記Ｘ電極駆動回路又はＹ電極駆動回路は、
前記容量性負荷の一端に第１の電位を供給するための第１の信号ラインと、
前記第１の信号ラインヘ第１の電位を供給するための第１のスイッチ素子と、
前記容量性負荷の一端に前記第１の電位と異なる第２の電位を供給するための第２の信号ラインと、
前記第１の信号ラインヘ第３の電位を供給するための第２のスイッチ素子と、
前記第１の信号ライン及び前記第２の信号ラインの間に接続され、前記第２及び第３の電位よりも高い電位を第２の信号ラインに供給可能である第１のコンデンサと、
前記第２の信号ラインに第３の電位を供給するための第３のスイッチ素子と、
前記第１の信号ラインを前記容量性負荷の一端に接続するための第４のスイッチ素子と、
前記第４のスイッチ素子を駆動するための第４のドライブ回路と、
前記第２の信号ラインを前記容量性負荷の一端に接続するための第５のスイッチ素子と、
前記第５のスイッチ素子を駆動するための第５のドライブ回路と、
前記第１の信号ライン及び前記第２の信号ラインの少なくとも一方と前記第３の電位を供給する供給ラインとの間に接続されたコイル回路とを有し、
前記第４のドライブ回路及び前記第５のドライブ回路の少なくとも一方は、
前記第３の電位を基準とした入力信号を、前記第２の信号ラインに発生する電圧に基づくローレベル基準電圧を基準とした信号ヘシフトするローレベルシフト回路と、
前記ローレベル基準電圧を基準とした信号を、前記第４又は第５のスイッチ素子の出力基準電圧を基準とした信号ヘシフトするハイレベルシフト回路とを有するプラズマディスプレイ装置。
【図面の簡単な説明】
【０１５８】
【図１】交流駆動型ＰＤＰ装置の駆動回路の概略構成例を示す図である。
【図２】図１に示したコイル回路Ａ、Ｂを具体的な回路に置き換えた駆動回路の概略構成を示す図である。
【図３】図２に示した駆動回路の動作を示す波形図である。
【図４】図２に示した駆動回路を適用したプラズマディスプレイ装置を示す図である。
【図５】図２の駆動回路の詳細な回路例を示す図である。
【図６】図５のドライブ回路Ｍ４及びＭ５の他の構成例を示す回路図である。
【図７】図６に示したドライブ回路Ｍ４のローレベルシフト回路８０１、ハイレベルシフト回路８０３及び出力増幅回路８０４の回路構成例を示す図である。
【図８】図７に示した回路の動作を示すタイミングチャートである。
【図９】ローベルシフト回路８０１及びハイレベルシフト回路８０３の他の構成例を示す図である。
【図１０】本発明の第１の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図１１】本発明の第２の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図１２】本発明の第３の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図１３】本発明の第４の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図１４】本発明の第５の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図１５】本発明の第６の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図１６】図１６（Ａ）及び（Ｂ）はシュミットトリガ回路の動作を説明するための波形図である。
【図１７】本発明の第７の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図１８】同時オン防止回路の動作を説明するためのタイムチャートである。
【図１９】本発明の第８の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図２０】本発明の第９の実施形態による図５のドライブ回路Ｍ４及びＭ５の構成例を示す回路図である。
【図２１】交流駆動型ＰＤＰ装置の全体構成を示す図である。
【図２２】図２２（Ａ）〜（Ｃ）は交流駆動型ＰＤＰ装置が具備するセルの構造を示す図である。
【図２３】交流駆動型ＰＤＰ装置の動作を示す波形図である。
【図２４】交流駆動型ＰＤＰ装置の駆動回路の概略構成を示す図である。
【図２５】駆動回路の具体的構成を示す図である。
【図２６】交流駆動型ＰＤＰ装置の駆動回路による維持放電期間の駆動波形を示すタイムチャートである。
【符号の説明】
【０１５９】
１  交流駆動型ＰＤＰ
２  Ｘ側回路
３  Ｙ側回路
５  駆動制御回路
２０  容量性負荷
８０１  ローレベルシフト回路
８０２  波形処理回路
８０３  ハイレベルシフト回路
８０４  出力増幅回路
ＯＵＴＡ  第１の信号ライン
ＯＵＴＢ  第２の信号ライン
ＯＵＴＣ  出力信号ライン
【図１】
2005326675.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005326675.tif 000007
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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