(57)【要約】【課題】下部電極形成時におけるＨＳＧ膜のけずれを防止することにより、下部電極における空乏層の広がりを抑制し、キャパシタ容量の低減を防止する。【解決手段】半導体基板１００上の第二の層間絶縁膜１０８に凹部状のキャパシタ領域を形成する。その後、基板上にポリシリコン膜１１０及びＨＳＧ膜１１２を形成した後、ＰＨ３雰囲気中で熱処理してＨＳＧ膜１１２の表面部に不純物ドープ領域を形成する。その後、ＨＳＧ膜１１２上に酸化膜１１３を形成した後、キャパシタ領域の凹部内にレジスト１１５を形成する。その後、レジスト１１５をマスクにして、酸化膜１１３、ＨＳＧ膜１１２、ポリシリコン膜１１０をエッチングする。その後、レジスト１１５、酸化膜１１３を除去することにより、ＨＳＧ膜１１２及びポリシリコン膜１１０からなる下部電極を形成する。【選択図】        図３
2005019443.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に非晶質のシリコン膜を堆積する第１の工程と、
前記シリコン膜を多結晶化すると共に粗面化して粗面化シリコン膜を形成する第２の工程と、
前記粗面化シリコン膜の表面部に不純物領域を形成する第３の工程と、
前記第３の工程の後に、前記粗面化シリコン膜上に絶縁膜を形成する第４の工程と、
前記絶縁膜及び前記粗面化シリコン膜をパターニングする第５の工程と、
前記第５の工程の後に、前記絶縁膜を除去する第６の工程と
を有する半導体装置の製造方法。
【請求項２】
前記絶縁膜は、不純物を含まない酸化膜であり、
前記第３の工程では、不純物元素を含むガス雰囲気で熱処理を施すことによって、前記粗面化シリコン膜の表面部に前記不純物領域を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第５の工程では前記粗面化シリコン膜が下部電極にパターニングされ、前記第６の工程の後に、前記粗面化シリコン膜上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを有していることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記絶縁膜は、酸素プラズマ処理により形成した酸化膜であることを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
半導体基板の上に非晶質のシリコン膜を堆積する第１の工程と、
前記シリコン膜を多結晶化すると共に粗面化して粗面化シリコン膜を形成する第２の工程と、
前記粗面化シリコン膜上に不純物を含む絶縁膜を形成する第３の工程と、
前記絶縁膜から不純物を拡散して前記粗面化シリコン膜の表面部に不純物領域を形成する第４の工程と、
前記第４の工程の後に、前記絶縁膜及び前記粗面化シリコン膜をパターニングする第５の工程と、
前記第５の工程の後に、前記絶縁膜を除去する第６の工程と
を有する半導体装置の製造方法。
【請求項６】
前記絶縁膜は、ＰＳＧ膜であることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記第５の工程では前記粗面化シリコン膜が下部電極にパターニングされ、前記第６の工程の後に、前記粗面化シリコン膜上に容量絶縁膜を形成する工程と、前記容量絶縁膜上に上部電極を形成する工程とを有していることを特徴とする請求項５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に下部電極にＨＳＧ膜を有するキャパシタを備えた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置では、メモリの高集積化実現の為、メモリセルキャパシタの占有面積あたりの静電容量を増大させる要請がある。この要請に応え、各キャパシタにおける下部電極表面に半球状のグレイン（ＨＳＧ−Ｓｉ：Ｈｅｍｉ−ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ  Ｓｉ）を形成し、凹凸状の表面を得ることにより、電極の表面積を増大させる試みがなされている（例えば、特許文献１参照）。
【０００３】
以下、従来の半導体装置の製造方法について図面を用いて説明する。
【０００４】
図１５〜図１８は、従来の下部電極にＨＳＧ膜を有するキャパシタを備えた半導体装置の製造工程を示す断面図である。
【０００５】
まず、図１５（ａ）に示すように、通常のシリコン基板５０上にシャロートレンチ分離領域１を形成する。次に、ゲート絶縁膜（図示せず）及びポリシリコン膜を順次形成した後、リソグラフィー法によりゲート電極をパターニングし、ゲート電極２を形成する。次に、ゲート電極２をマスクにしてイオン注入法によりｎ型不純物である燐（Ｐ）を注入し、ＬＤＤ領域４を形成する。その後、ゲート電極２の側面上に絶縁膜からなるサイドウォール３を形成した後、基板上全面に第一の層間絶縁膜５を形成し、表面を平坦化する。
【０００６】
次に、図１５（ｂ）に示すように、第一の層間絶縁膜５にＬＤＤ領域４に到達するコンタクトホールを形成した後、コンタクトホールの内部にプラグ６を形成する。
【０００７】
次に、図１５（ｃ）に示すように、基板上にシリコンナイトライド膜７及び第二の層間絶縁膜８を順次堆積する。その後、第二の層間絶縁膜８及びシリコンナイトライド膜７をエッチングすることにより、キャパシタ領域９を形成する。
【０００８】
次に、図１６（ａ）に示すように、キャパシタ領域９を含む第二の層間絶縁膜８の上部にＰ等のｎ型不純物をドープした第二のポリシリコン膜１０を堆積する。次に、第二のポリシリコン膜１０上にアモルファスシリコン膜１１を堆積する。
【０００９】
次に、図１６（ｂ）に示すように、減圧雰囲気中でアモルファスシリコン膜１１の表面にモノシラン（ＳｉＨ４）を供給し、続いてシリコン基板５０を熱処理してアモルファスシリコン膜１１を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、ＨＳＧ膜１２が第二のポリシリコン膜１０上に形成される。さらに、シリコン基板５０をフォスフィン（以下ＰＨ３）を含むガス雰囲気中で例えば７００℃の温度で６分間熱処理する事により、ＨＳＧ膜１２にＰをドープする。このＰがドープされたＨＳＧ膜１２が、キャパシタの下部電極として利用される。
【００１０】
次に、図１６（ｃ）に示すように、ＨＳＧ膜１２上にレジスト１３を塗布した後、選択的にレジスト１３をキャパシタ領域９の凹部内のみに残した状態にする。
【００１１】
次に、図１７（ａ）に示すように、レジスト１３をマスクにして、ドライエッチング法によりＨＳＧ膜１２および第二のポリシリコン膜１０を異方性エッチングした後、レジスト１３を除去することで、キャパシタ領域９内部のみにＨＳＧ膜１２と第二のポリシリコン膜１０を残すことができる。
【００１２】
次に、図１７（ｂ）に示すように、基板全面に酸化タンタル膜１４を堆積し、この酸化タンタル膜１４を例えば温度８００℃、時間６０秒間、酸素雰囲気中でアニールすることにより多結晶化させる。続いて、ＣＶＤ法により酸化タンタル膜１４上に窒化チタン膜１５を堆積する。この窒化チタン膜１５が、キャパシタの上部電極として利用される。
【００１３】
次に、図１７（ｃ）に示すように、酸化タンタル膜１４及び窒化チタン膜１５上をパターニングして、上部電極を形成する。その後、基板上に第三の層間絶縁膜１６を堆積した後、表面を平坦化する。
【００１４】
次に、図１８に示すように、第三の層間絶縁膜１６、第二の層間絶縁膜８及びシリコンナイトライド膜７をエッチングしてプラグ６に到達するコンタクトホールを形成する。その後、コンタクトホール内に導電膜を埋め込んでコンタクト１７を形成した後、第三の層間絶縁膜１６上に配線層１８を形成する。
【００１５】
【特許文献１】
特開２００１−１４４０２５号公報
【００１６】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置の製造方法では、以下のような課題があった。
【００１７】
図１９は、従来のキャパシタ領域の拡大断面図である。図１９（ａ）に示すように、キャパシタは、第二のポリシリコン膜１０及びＨＳＧ膜１２からなる下部電極と、酸化タンタル膜１４からなる容量絶縁膜と、窒化チタン膜１５からなる上部電極を有している。
【００１８】
この従来のキャパシタでは、上部電極である窒化チタン膜１５に負の電圧を印加した場合、ＨＳＧ膜１２に空乏層１９が形成される。この空乏層１９の形成によって寄生容量が生じ、見かけ上容量絶縁膜の膜厚が増大した状態になる。この空乏層１９の広がりを抑制する為には、前述したＰＨ３を含むガス雰囲気で熱処理をして、図１９（ｂ）に示すように、ＨＳＧ膜１２に不純物ドーピング領域２０を形成すればよい。しかしながら、従来の製造方法では、図１９（ｃ）に示すように、不純物ドーピング領域２０が形成されたＨＳＧ膜１２の表面部にけずれ２１が生じるという課題がある。これは、ＨＳＧ膜１２の表面部に不純物ドーピング領域２０を形成した後、ＨＳＧ膜１２の表面を露出した状態で、図１６（ｃ）及び図１７（ａ）に示すような工程によって、第二のポリシリコン膜１０及びＨＳＧ膜１２からなる下部電極構造を形成する。この下部電極構造を形成するための洗浄工程、アッシング工程、及び自然酸化膜除去工程によってＨＳＧ膜１２の表面がエッチングされ、けずれ２１が生じる。
【００１９】
図２０は、従来技術で形成したキャパシタにおける、キャパシタ容量のプレート電圧（上部電極印加電圧）依存性を示す図である。横軸は上部電極に印加される電圧、縦軸は上部電極印加時のキャパシタ容量をプレート電圧が＋１Ｖのキャパシタ容量で規格化したものである。プレート電圧−１Ｖの場合のキャパシタ容量をプレート電圧＋１Ｖのキャパシタ容量で割った空乏化率は０．７６に達している。これは、ＨＳＧ膜１２の表面部の不純物ドーピング領域２０にけずれ２１が生じることにより、ＨＳＧ膜１２における不純物濃度が低下し、空乏層が発生するためであり、これにより、キャパシタ容量の減少を招き、ＤＲＡＭ性能の向上を阻害する大きな要因になるという問題を生じる。
【００２０】
上記問題について鑑み、本発明の目的は、ＨＳＧ膜（粗面化シリコン膜）に形成される空乏層の広がりを抑制し、キャパシタ容量の低減を防止することができる半導体装置の製造方法を提供するものである。
【００２１】
【課題を解決するための手段】
本発明の第１の半導体装置の製造方法は、半導体基板の上に非晶質のシリコン膜を堆積する第１の工程と、シリコン膜を多結晶化すると共に粗面化して粗面化シリコン膜を形成する第２の工程と、粗面化シリコン膜の表面部に不純物領域を形成する第３の工程と、第３の工程の後に、粗面化シリコン膜上に絶縁膜を形成する第４の工程と、絶縁膜及び粗面化シリコン膜をパターニングする第５の工程と、第５の工程の後に、絶縁膜を除去する第６の工程とを有する。
【００２２】
この製造方法によれば、粗面化シリコン膜の表面部に不純物領域を形成した後、絶縁膜が形成された状態で粗面化シリコン膜のパターニングを行うため、粗面化シリコン膜をパターニングすることによって生じる粗面化シリコン膜の表面部のけずれを防止することができる。これにより、粗面化シリコン膜の表面部に形成されている不純物領域のエッチングを防止することができるので、粗面化シリコン膜における不純物濃度の低下が抑制され、粗面化シリコン膜における空乏層の発生を防止することができる。
【００２３】
上記第１の半導体装置の製造方法において、絶縁膜は、不純物を含まない酸化膜であり、第３の工程では、不純物元素を含むガス雰囲気で熱処理を施すことによって、粗面化シリコン膜の表面部に不純物領域を形成するようにすればよい。
【００２４】
上記第１の半導体装置の製造方法において、第５の工程では粗面化シリコン膜が下部電極にパターニングされ、第６の工程の後に、粗面化シリコン膜上に容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極を形成する工程とを有しているものとすることができる。これにより、下部電極の粗面化シリコン膜における空乏層の発生を防止し、上部電極に負の電圧を加えた場合のキャパシタ容量の低減を抑制する事ができる。
【００２５】
上記第１の半導体装置の製造方法において、絶縁膜は、酸素プラズマ処理により形成した酸化膜であるものとすることができる。
【００２６】
本発明の第２の半導体装置の製造方法は、半導体基板の上に非晶質のシリコン膜を堆積する第１の工程と、シリコン膜を多結晶化すると共に粗面化して粗面化シリコン膜を形成する第２の工程と、粗面化シリコン膜上に不純物を含む絶縁膜を形成する第３の工程と、絶縁膜から不純物を拡散して粗面化シリコン膜の表面部に不純物領域を形成する第４の工程と、第４の工程の後に、絶縁膜及び粗面化シリコン膜をパターニングする第５の工程と、第５の工程の後に、絶縁膜を除去する第６の工程とを有する。
【００２７】
この製造方法によれば、不純物を含む絶縁膜から不純物を拡散して粗面化シリコン膜の表面部に不純物領域を形成した後、そのまま絶縁膜が形成された状態で粗面化シリコン膜のパターニングを行うため、粗面化シリコン膜をパターニングすることによって生じる粗面化シリコン膜の表面部のけずれを防止することができる。これにより、粗面化シリコン膜の表面部に形成されている不純物領域のエッチングを防止することができるので、粗面化シリコン膜における不純物濃度の低下が抑制され、粗面化シリコン膜における空乏層の発生を防止することができる。
【００２８】
上記第２の半導体装置の製造方法において、絶縁膜は、ＰＳＧ膜であるものとすることができる。
【００２９】
上記第２の半導体装置の製造方法において、第５の工程では粗面化シリコン膜が下部電極にパターニングされ、第６の工程の後に、粗面化シリコン膜上に容量絶縁膜を形成する工程と、容量絶縁膜上に上部電極を形成する工程とを有しているものとすることができる。これにより、下部電極の粗面化シリコン膜における空乏層の発生を防止し、上部電極に負の電圧を加えた場合のキャパシタ容量の低減を抑制する事ができる。
【００３０】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３１】
図１〜図４は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図である。
【００３２】
まず、図１（ａ）に示すように、通常のシリコンからなる半導体基板１００上にシャロートレンチ分離領域１０１を形成した後、ＤＲＡＭセルトランジスタの閾値電圧制御の為、ｐ型不純物、例えばＢをエネルギー１５ｋｅＶで２×１０１２／ｃｍ２注入する。ここで、ｐ型不純物の濃度は１０１７〜１０１８個／ｃｍ−３程度である。次に、半導体基板１００上にゲート絶縁膜（図示せず）を例えば７．５ｎｍ、ポリシリコン膜を例えば２００ｎｍ堆積した後、リソグラフィー法及びドライエッチング法によりポリシリコン膜をパターニングし、ゲート電極１０２を形成する。次に、リソグラフィー法によりメモリセル領域のみを開口させたレジスト膜（図示せず）を形成した後、レジスト膜をマスクにしてイオン注入法によりｎ型不純物、例えば燐（Ｐ）をエネルギー１０ｋｅＶで５×１０１２／ｃｍ２程度注入し、ＬＤＤ領域（ソース・ドレイン領域）１０４を形成する。その後、ＣＶＤ法によりＴＥＯＳ膜等の絶縁膜を半導体基板１００上の全面に堆積した後、異方性ドライエッチング法で絶縁膜をエッチングすることにより、ゲート電極１０２の側面に絶縁性サイドウォール１０３を形成する。その後、ＣＶＤ法によりＮＳＧ膜などの絶縁膜を半導体基板１００上の全面に例えば８００ｎｍ堆積し、第一の層間絶縁膜１０５を形成する。その後、ＣＭＰ法により第一の層間絶縁膜１０５を２００ｎｍ研磨し、表面を平坦化する。
【００３３】
次に、図１（ｂ）に示すように、第一の層間絶縁膜１０５にリソグラフィー法及びドライエッチング法によりＤＲＡＭセルトランジスタのＬＤＤ領域１０４に到達するコンタクトホールを形成する。その後、コンタクトホールの内部にプラグ１０６を形成する。プラグ１０６は、まずウエットエッチング法によりフッ酸を含んだ洗浄液を用いてコンタクトホール底部のＬＤＤ領域１０４表面に形成された自然酸化膜を除去した後、コンタクトホール内部を含む第一の層間絶縁膜１０５の上部にＰ等のｎ型不純物をドープした低抵抗ポリシリコン膜をＣＶＤ法で堆積し、続いてこのポリシリコン膜をＣＭＰ法で研磨する事により形成される。
【００３４】
次に、図１（ｃ）に示すように、プラグ１０６及び第一の層間絶縁膜１０５上に、ＣＶＤ法によりシリコンナイトライド膜１０７を例えば５０ｎｍ堆積した後、ＢＰＳＧ膜等で構成された第二の層間絶縁膜１０８を例えば７００ｎｍ堆積する。その後、第二の層間絶縁膜１０８上にリソグラフィー法によりキャパシタ領域に開口を有するフォトレジスト膜（図示せず）を形成した後、ドライエッチング法によりフォトレジスト膜をマスクとして第二の層間絶縁膜１０８をエッチングする。続いてドライエッチング法によりシリコンナイトライド膜１０７をエッチングすることにより、凹部状のキャパシタ領域１０９を形成する。
【００３５】
次に、図２（ａ）に示すように、ウエットエッチング法によりフッ酸を含んだ洗浄液を用いてキャパシタ領域１０９内に露出するプラグ１０６上の自然酸化膜を除去した後、キャパシタ領域１０９を含む第二の層間絶縁膜１０８の上部にＰ等のｎ型不純物をドープした第二のポリシリコン膜１１０をＣＶＤ法で堆積する。その後、フッ酸を含む洗浄液でポリシリコン膜１１０上の自然酸化膜を除去した後、過酸化水素水を含む洗浄液で第二のポリシリコン膜１１０上にケミカル酸化膜（図示せず）を例えば１．０ｎｍ形成する。次に、第二のポリシリコン膜１１０上にアモルファスシリコン膜１１１を例えば２５ｎｍ堆積する。
【００３６】
なお、上記の図示していないケミカル酸化膜は、第二のポリシリコン膜１１０とアモルファスシリコン膜１１１の間に存在しており、その目的は第二のポリシリコン膜１１０上に成長するアモルファスシリコン膜１１１がエピタキシャル成長するのを阻害し、アモルファス状態を保持するためである（この後の図２（ｂ）で形成されるＨＳＧ膜１１２は、アモルファスシリコン膜１１１がアモルファス状態でなければ形成されない）。このケミカル酸化膜は１ｎｍ程度であるので、第二のポリシリコン膜１１０とアモルファスシリコン膜１１１（もしくは、ＨＳＧ化処理後のＨＳＧ膜１１２）との導通を阻害しない。
【００３７】
次に、図２（ｂ）に示すように、フッ酸を含む洗浄液を用いてアモルファスシリコン膜１１１上の自然酸化膜を除去した後、減圧雰囲気中でアモルファスシリコン膜１１１の表面にＳｉＨ４を供給し、続いて半導体基板１００を熱処理してアモルファスシリコン膜１１１を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、ＨＳＧ膜１１２が第二のポリシリコン膜１１０上に形成される。さらに、半導体基板１００をＰＨ３を含むガス雰囲気中で例えば７００℃の温度で６分間熱処理する事により、ＨＳＧ膜１１２にＰをドープする。このＰがドープされたＨＳＧ膜１１２が、ＤＲＡＭのキャパシタの下部電極として利用される。
【００３８】
次に、図２（ｃ）に示すように、ＨＳＧ膜１１２上にＣＶＤ法によりＣＶＤ酸化膜１１３を例えば１０ｎｍ形成する。ここで、ＨＳＧ膜１１２上に形成する酸化膜は、酸素プラズマを用いた酸化処理により形成するプラズマ酸化膜であってもよい。
【００３９】
次に、図３（ａ）に示すように、ＣＶＤ酸化膜１１３の上にレジスト１１５を塗布した後、リソグラフィー法により基板を全面露光することにより、レジスト１１５をキャパシタ領域１０９の内部のみに残した状態にする。
【００４０】
次に、図３（ｂ）に示すように、レジスト１１５をマスクにしてドライエッチング法によりＣＶＤ酸化膜１１３、ＨＳＧ膜１１２および第二のポリシリコン膜１１０を異方性エッチングした後、レジスト１１５をドライエッチング法によるアッシング及びウエットエッチング法により除去することで、キャパシタ領域１０９内部のみにＣＶＤ酸化膜１１３、ＨＳＧ膜１１２と第二のポリシリコン膜１１０を残すことができる。これにより、ＨＳＧ膜１１２及びポリシリコン膜１１０からなる下部電極が形成される。ここで、キャパシタ領域１０９の内部のみにＣＶＤ酸化膜１１３、ＨＳＧ膜１１２、第二のポリシリコン膜１１０を残すために、ＣＭＰ法を用いて第二の層間絶縁膜１０８上のＣＶＤ酸化膜１１３、ＨＳＧ膜１１２、及び第二のポリシリコン膜１１０を除去してもよい。
【００４１】
次に、図３（ｃ）に示すように、ウェットエッチング法によりフッ酸を含んだ洗浄液を用いてＣＶＤ酸化膜１１３とＨＳＧ膜１１２上の自然酸化膜を除去した後、プラズマ窒素ガスを照射することによりＨＳＧ膜１１２上に２ｎｍの窒化膜（図示せず）を形成する。
【００４２】
次に、図４（ａ）に示すように、基板全面に酸化タンタル膜１１６を堆積し、この酸化タンタル膜１１６を例えば温度８００℃、時間６０秒間、酸化雰囲気中でアニールすることにより多結晶化させる。続いて、ＣＶＤ法により酸化タンタル膜１１６上に窒化チタン膜１１７を堆積する。この窒化チタン膜１１７が、ＤＲＡＭのキャパシタの上部電極として利用される。
【００４３】
次に、図４（ｂ）に示すように、リソグラフィー法及びドライエッチング法により酸化タンタル膜１１６と窒化チタン膜１１７をパターニングして、上部電極を形成する。その後、基板上の全面に、第三の層間絶縁膜１１８を例えば８００ｎｍ堆積した後、ＣＭＰ法により３００ｎｍ研磨して表面を平坦化する。
【００４４】
次に、図４（ｃ）に示すように、第三の層間絶縁膜１１８、第二の層間絶縁膜１０８及びシリコンナイトライド膜１０７をエッチングしてプラグ１０６に到達するコンタクトホールを形成する。その後、コンタクトホール内に導電膜を埋め込んでコンタクト１１９を形成した後、第三の層間絶縁膜１１８上に配線層１２０を形成する。
【００４５】
図５は、第１の実施形態におけるキャパシタ領域の拡大断面図である。図５（ａ）は、図２（ｂ）に示す工程において、第二のポリシリコン膜１１０上にＨＳＧ膜１１２を形成した後、ＰＨ３を含むガス雰囲気中でアニールすることにより、ＨＳＧ膜１１２の表面部には不純物ドープ領域１１４が形成された状態であり、図５（ｂ）は、図２（ｃ）に示す工程において、ＨＳＧ膜１１２上にＣＶＤ酸化膜１１３を形成した状態を示したものである。
【００４６】
図６は、第１の実施形態で形成したＨＳＧ膜と従来技術で形成したＨＳＧ膜における、ＨＳＧ膜にドーピングされた不純物濃度を示した図である。縦軸はＨＳＧ膜におけるリン濃度を、横軸はＨＳＧ膜の形成条件である。図に示すように、本実施形態で形成したＨＳＧ膜は、従来技術で形成したＨＳＧ膜に比べてリン濃度が高いことがわかる。これは、従来技術では、ＨＳＧ膜に不純物ドープ領域を形成した後、ＨＳＧ膜表面が露出した状態で下部電極構造を形成するための加工処理をするため、ＨＳＧ膜表面部の不純物ドープ領域が削られるため、不純物濃度が低くなってしまう。これに対して、本実施形態によれば、ＨＳＧ膜に不純物ドープ領域を形成した後、表面を酸化膜で保護した状態で下部電極構造を形成するための加工処理をするため、ＨＳＧ膜表面部の不純物ドープ領域の削れを防止することができるので、不純物濃度の低下を抑制することができる。
【００４７】
図７は、第１の実施形態で形成したキャパシタと従来技術で形成したキャパシタにおける、キャパシタ容量のプレート電圧（上部電極印加電圧）依存性を示す図である。横軸は上部電極に印加される電圧、縦軸は上部電極印加時のキャパシタ容量をプレート電圧が＋１Ｖのキャパシタ容量で規格化したものである。従来技術で形成したキャパシタでは、プレート電圧−１Ｖの場合のキャパシタ容量をプレート電圧＋１Ｖのキャパシタ容量で割った空乏化率は０．７６であった。これに対して、第１の実施形態で形成したキャパシタの空乏化率は０．８５と、従来のキャパシタに比べ改善されていることが分かる。これは、ＨＳＧ膜１１２上にＣＶＤ酸化膜１１３を堆積したことで、ＨＳＧ膜１１２における不純物ドープ領域１１４の表面を保護し、下部電極形成時における洗浄工程、アッシング工程での不純物ドープ領域１１４の磨耗を抑制できたからである。
【００４８】
以上のように本実施形態によれば、ＨＳＧ膜１１２の表面部に不純物ドープ領域１１４を形成した後に、ＨＳＧ膜１１２上にＣＶＤ酸化膜１１３を形成することによって、図３（ａ）及び図３（ｂ）に示す工程を経て下部電極構造を形成するための加工処理において生じるＨＳＧ膜１１２のけずれを防止することができる。これにより、ＨＳＧ膜１１２の表面部に形成されている不純物ドープ領域１１４のエッチングを防止することができるので、ＨＳＧ膜１１２における不純物濃度の低下が抑制され、ＨＳＧ膜１１２における空乏層の発生を防止することができる。その結果、キャパシタにおいて、上部電極に負の電圧を加えた場合のキャパシタ容量の低減を抑制する事ができ、ＤＲＡＭ特性を向上させることができる。
【００４９】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００５０】
図８〜図１０は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。
【００５１】
まず、図８（ａ）に示すように、通常のシリコンからなる半導体基板２００上にシャロートレンチ分離領域２０１を形成した後、ＤＲＡＭセルトランジスタの閾値電圧制御の為、ｐ型不純物、例えばＢをエネルギー１５ｋｅＶで２×１０１２／ｃｍ２注入する。ここで、ｐ型不純物の濃度は１０１７〜１０１８  個／ｃｍ−３程度である。次に、半導体基板２００上にゲート絶縁膜（図示せず）を例えば７．５ｎｍ、ポリシリコン膜を例えば２００ｎｍ堆積した後、リソグラフィー法及びドライエッチング法によりポリシリコン膜をパターニングし、ゲート電極２０２を形成する。次に、リソグラフィー法によりメモリセル領域のみを開口させたレジスト膜（図示せず）を形成した後、レジスト膜をマスクにしてイオン注入法によりｎ型不純物、例えば燐（Ｐ）をエネルギー１０ｋｅＶで５×１０１２／ｃｍ２程度注入し、ＬＤＤ領域（ソース・ドレイン領域）２０４を形成する。その後、ＣＶＤ法によりＴＥＯＳ膜等の絶縁膜を半導体基板２００上の全面に堆積した後、異方性ドライエッチング法で絶縁膜をエッチングすることにより、ゲート電極２０２の側面に絶縁性サイドウォール２０３を形成する。その後、ＣＶＤ法によりＮＳＧ膜などの絶縁膜を半導体基板２００上の全面に例えば８００ｎｍ堆積し、第一の層間絶縁膜２０５を形成する。その後、ＣＭＰ法により第一の層間絶縁膜２０５を２００ｎｍ研磨し、表面を平坦化する。
【００５２】
次に、図８（ｂ）に示すように、第一の層間絶縁膜１０５にリソグラフィー法及びドライエッチング法によりＤＲＡＭセルトランジスタのＬＤＤ領域１０４に到達するコンタクトホールを形成する。その後、コンタクトホールの内部にプラグ２０６を形成する。プラグ２０６は、まずウエットエッチング法によりフッ酸を含んだ洗浄液を用いてコンタクトホール底部のＬＤＤ領域２０４表面に形成された自然酸化膜を除去した後、コンタクトホール内部を含む第一の層間絶縁膜２０５の上部にＰ等のｎ型不純物をドープした低抵抗ポリシリコン膜をＣＶＤ法で堆積し、続いてこのポリシリコン膜をＣＭＰ法で研磨する事により形成される。
【００５３】
次に、図８（ｃ）に示すように、プラグ２０６及び第一の層間絶縁膜２０５上に、ＣＶＤ法によりシリコンナイトライド膜２０７を例えば５０ｎｍ堆積した後、ＢＰＳＧ膜等で構成された第二の層間絶縁膜２０８を例えば７００ｎｍ堆積する。その後、第二の層間絶縁膜２０８上にリソグラフィー法によりキャパシタ領域に開口を有するフォトレジスト膜（図示せず）を形成した後、ドライエッチング法によりフォトレジスト膜をマスクとして第二の層間絶縁膜２０８をエッチングする。続いてドライエッチング法によりシリコンナイトライド２０７をエッチングすることにより、凹部状のキャパシタ領域２０９を形成する。
【００５４】
次に、図９（ａ）に示すように、ウエットエッチング法によりフッ酸を含んだ洗浄液を用いてキャパシタ領域２０９内に露出するプラグ２０６上の自然酸化膜を除去した後、キャパシタ領域２０９を含む第二の層間絶縁膜２０８の上部にＰ等のｎ型不純物をドープした第二のポリシリコン膜２１０をＣＶＤ法で堆積する。その後、フッ酸を含む洗浄液でポリシリコン膜２１０上の自然酸化膜を除去した後、過酸化水素水を含む洗浄液で第二のポリシリコン膜２１０上にケミカル酸化膜（図示せず）を例えば１．０ｎｍ形成する。次に、第二のポリシリコン膜２１０上にアモルファスシリコン膜２１１を例えば２５ｎｍ堆積する。なお、図示していないケミカル酸化膜は、第１の実施形態同様、第二のポリシリコン膜２１０とアモルファスシリコン膜２１１の間に存在している。
【００５５】
次に、図９（ｂ）に示すように、フッ酸を含む洗浄液を用いてアモルファスシリコン膜２１１上の自然酸化膜を除去した後、減圧雰囲気中でアモルファスシリコン膜２１１の表面にＳｉＨ４を供給し、続いて半導体基板２００を熱処理してアモルファスシリコン膜２１１を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、ＨＳＧ膜２１２が第二のポリシリコン膜２１０上に形成される。
【００５６】
次に、図９（ｃ）に示すように、ＨＳＧ膜２１２上にＣＶＤ法によりｎ型不純物、例えばリンを含むＣＶＤ酸化膜であるＰＳＧ膜２１３を例えば１０ｎｍ形成した後、窒素雰囲気で８００℃、２５秒の熱処理をする。図１２は、この工程におけるキャパシタ領域の拡大断面図である。図１２（ａ）に示すように、ＨＳＧ膜２１２上にＰＳＧ膜２１３を形成した後、図１２（ｂ）に示すように、熱処理を行うことにより、ＰＳＧ膜２１３からＨＳＧ膜２１２にリンが拡散し、不純物ドープ領域２１４が形成される。
【００５７】
次に、図１０（ａ）に示すように、ＰＳＧ膜２１３の上にレジスト２１５を塗布した後、リソグラフィー法により基板を全面露光することにより、レジスト２１５をキャパシタ領域２０９の内部のみに残した状態にする。
【００５８】
次に、図１０（ｂ）に示すように、レジスト２１５をマスクにしてドライエッチング法によりＰＳＧ膜２１３、ＨＳＧ膜２１２および第二のポリシリコン膜２１０を異方性エッチングした後、レジスト２１５をドライエッチング法によるアッシング及びウエットエッチング法により除去することで、キャパシタ領域２０９内部のみにＰＳＧ膜２１３、ＨＳＧ膜２１２と第二のポリシリコン膜２１０を残すことができる。これにより、ＨＳＧ膜２１２及びポリシリコン膜２１０からなる下部電極が形成される。ここで、キャパシタ領域２０９の内部のみにＰＳＧ膜２１３、ＨＳＧ膜２１２、第二のポリシリコン膜２１０を残すために、ＣＭＰ法を用いて第二の層間絶縁膜２０８上のＰＳＧ膜２１３、ＨＳＧ膜２１２、及び第二のポリシリコン膜２１０を除去してもよい。
【００５９】
次に、図１０（ｃ）に示すように、ウェットエッチング法によりフッ酸を含んだ洗浄液を用いてＰＳＧ膜２１３とＨＳＧ膜２１２上の自然酸化膜を除去した後、プラズマ窒素ガスを照射することによりＨＳＧ膜２１２上に２ｎｍの窒化膜（図示せず）を形成する。
【００６０】
次に、図１１（ａ）に示すように、基板全面に酸化タンタル膜２１６を堆積し、この酸化タンタル膜を例えば温度８００℃、時間６０秒間、酸化雰囲気中でアニールすることにより多結晶化させる。続いて、ＣＶＤ法により酸化タンタル膜２１６上に窒化チタン膜２１７を堆積する。この窒化チタン膜２１７が、ＤＲＡＭのキャパシタの上部電極として利用される。
【００６１】
次に、図１１（ｂ）に示すように、リソグラフィー法及びドライエッチング法により酸化タンタル膜２１６と窒化チタン膜２１７をパターニングして、上部電極を形成する。その後、基板上の全面に、第三の層間絶縁膜２１８を例えば８００ｎｍ堆積した後、ＣＭＰ法により３００ｎｍ研磨して表面を平坦化する。
【００６２】
次に、図１１（ｃ）に示すように、第三の層間絶縁膜２１８、第二の層間絶縁膜２０８及びシリコンナイトライド膜２０７をエッチングしてプラグ２０６に到達するコンタクトホールを形成する。その後、コンタクトホール内に導電膜を埋め込んでコンタクト２１９を形成した後、第三の層間絶縁膜２１８上に配線層２２０を形成する。
【００６３】
図１３は、第２の実施形態で形成したＨＳＧ膜と従来技術で形成したＨＳＧ膜における、ＨＳＧ膜にドーピングされた不純物濃度を示した図である。縦軸はＨＳＧ膜におけるリン濃度を、横軸はＨＳＧ膜の形成条件である。図に示すように、本実施形態で形成したＨＳＧ膜は、従来技術で形成したＨＳＧ膜に比べてリン濃度が高いことがわかる。これは、従来技術では、ＨＳＧ膜に不純物ドープ領域を形成した後、ＨＳＧ膜表面が露出した状態で下部電極構造を形成するための加工処理をするため、ＨＳＧ膜表面部の不純物ドープ領域が削られるため、不純物濃度が低くなってしまう。これに対して、本実施形態によれば、ＨＳＧ膜にＰＳＧ膜からの拡散によって不純物ドープ領域を形成した後、表面をＰＳＧ膜で保護した状態で下部電極構造を形成するための加工処理をするため、ＨＳＧ膜表面部の不純物ドープ領域の削れを防止することができるので、不純物濃度の低下を抑制することができる。
【００６４】
図１４は、第２の実施形態で形成したキャパシタと従来技術で形成したキャパシタにおける、キャパシタ容量のプレート電圧（上部電極印加電圧）依存性を示す図である。横軸は上部電極に印加される電圧、縦軸は上部電極印加時のキャパシタ容量をプレート電圧が＋１Ｖのキャパシタ容量で規格化したものである。従来技術で形成したキャパシタでは、プレート電圧−１Ｖの場合のキャパシタ容量をプレート電圧＋１Ｖのキャパシタ容量で割った空乏化率は０．７６であった。これに対して、第２の実施形態で形成したキャパシタの空乏化率は０．８５と、従来のキャパシタに比べ改善されていることが分かる。これは、ＨＳＧ膜２１２上にＰＳＧ膜２１３を堆積したことで、ＨＳＧ膜２１２における不純物ドープ領域２１４の表面を保護し、下部電極形成時における洗浄工程、アッシング工程での不純物ドープ領域２１４の磨耗を抑制できたからである。
【００６５】
以上のように本実施形態によれば、ＨＳＧ膜２１２上にＰＳＧ膜２１３を形成し、ＨＳＧ膜２１２の表面部にＰＳＧ膜からの拡散によって不純物ドープ領域２１４を形成した後、そのままＰＳＧ膜２１３がＨＳＧ膜２１２上に形成された状態で、図１０（ａ）及び図１０（ｂ）に示す工程を経て下部電極構造を形成する。これにより、下部電極構造を形成する際に生じるＨＳＧ膜２１２のけずれを防止することができる。従って、ＨＳＧ膜２１２の表面部に形成されている不純物ドープ領域２１４のエッチングを防止することができるので、ＨＳＧ膜２１２における不純物濃度の低下が抑制され、ＨＳＧ膜２１２における空乏層の発生を防止することができる。その結果、キャパシタにおいて、上部電極に負の電圧を加えた場合のキャパシタ容量の低減を抑制する事ができ、ＤＲＡＭ特性を向上させることができる。
【００６６】
なお、上記の第１、第２の実施形態では、本発明をキャパシタに適用した例について説明したが、キャパシタ以外で、例えば、トランジスタのソース・ドレイン領域に注入されたドーパントの保護膜の形成方法として第１、第２の実施形態で示した本発明を適用することが可能である。
【００６７】
【発明の効果】
以上のように本発明によれば、粗面化シリコン膜に不純物領域を形成した後、粗面化シリコン膜上に絶縁膜が形成された状態で粗面化シリコン膜のパターニングを行うため、粗面化シリコン膜をパターニングすることによって生じる粗面化シリコン膜の表面部のけずれを防止することができる。これにより、粗面化シリコン膜の表面部に形成されている不純物領域のエッチングを防止することができるので、粗面化シリコン膜における不純物濃度の低下が抑制され、粗面化シリコン膜における空乏層の発生を防止することができる。
【００６８】
この本発明を用いてＤＲＡＭのキャパシタを形成した場合、上部電極に負の電圧を加えた場合のキャパシタ容量の低減を抑制する事ができ、ＤＲＡＭ特性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図３】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図４】本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図５】本発明の第１の実施形態におけるキャパシタ領域の拡大断面図
【図６】本発明の第１の実施形態で形成したＨＳＧ膜と従来技術で形成したＨＳＧ膜における、ＨＳＧ膜にドーピングされた不純物濃度を示す図
【図７】本発明の第１の実施形態で形成したキャパシタと従来技術で形成したキャパシタにおける、キャパシタ容量のプレート電圧依存性を示す図
【図８】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図９】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１０】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１１】本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図１２】本発明の第２の実施形態におけるキャパシタ領域の拡大断面図
【図１３】本発明の第２の実施形態で形成したＨＳＧ膜と従来技術で形成したＨＳＧ膜における、ＨＳＧ膜にドーピングされた不純物濃度を示す図
【図１４】本発明の第２の実施形態で形成したキャパシタと従来技術で形成したキャパシタにおける、キャパシタ容量のプレート電圧依存性を示す図
【図１５】従来の半導体装置の製造工程を示す断面図
【図１６】従来の半導体装置の製造工程を示す断面図
【図１７】従来の半導体装置の製造工程を示す断面図
【図１８】従来の半導体装置の製造工程を示す断面図
【図１９】従来のキャパシタ領域の拡大断面図
【図２０】従来技術で形成したキャパシタにおける、キャパシタ容量のプレート電圧依存性を示す図
【符号の説明】
１００、２００  半導体基板
１０１、２０１  シャロートレンチ分離領域
１０２、２０２  ゲート電極
１０３、２０３  絶縁性サイドウォール
１０４、２０４  ＬＤＤ領域（ソース・ドレイン領域）
１０５、２０５  第一の層間絶縁膜
１０６、２０６  プラグ
１０７、２０７  シリコンナイトライド膜
１０８、２０８  第二の層間絶縁膜
１０９、２０９  キャパシタ領域
１１０、２１０  第二のポリシリコン膜
１１１、２１１  アモルファスシリコン膜
１１２、２１２  ＨＳＧ膜
１１３          ＣＶＤ酸化膜
１１４、２１４  不純物ドーピング領域
１１５、２１５  レジスト
１１６、２１６  酸化タンタル膜
１１７、２１７  窒化チタン膜
１１８、２１８  第三の層間絶縁膜
１１９、２１９  コンタクト
１２０、２２０  配線層
２１３          ＰＳＧ膜
【図１】
2005019443.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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