(57)【要約】      （修正有）【課題】ヒューズ回路に設けるヒューズの本数やコントロール回路を削減することができる半導体記憶装置、ヒューズボックス回路及び半導体集積回路を提供する。【解決手段】メモリ一致回路により半導体記憶装置ごとに設定したメモリ情報と外部メモリ情報とが一致するかどうか判別し、一致すると判別したときに、リペア判別回路により第１メモリにアクセスするためのアクセスアドレスと、第１メモリの不良セルを示すリペアアドレスとが一致するかどうかの判別し、一致すると判別したときに第２メモリにアクセスを行うように構成している。このようにメモリを構成すれば、リペア用のヒューズボックス回路１を共通に使用することが可能になる。【選択図】  図１
2005353247.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルがマトリクス状に配置されている第１メモリと、リペア用のスペアメモリセルからなる第２メモリとを有し、前記第１メモリのメモリセルを前記第２メモリのスペアメモリセルに置き換えることができる半導体記憶装置において、
当該半導体記憶装置ごとに設定したメモリ情報と外部から入力される外部メモリ情報とが一致するか否かを判別するメモリ判別手段と、前記メモリ判別手段において一致すると判別した場合に、前記第１メモリにアクセスするためのアクセスアドレスと前記第１メモリの不良セル位置を示すリペアアドレスとが一致するか否かを判別するリペア判別手段と、前記リペア判別手段において一致すると判別した場合に、前記第２メモリにアクセスを行うように制御する制御手段と、を備えていることを特徴とする半導体記憶装置。
【請求項２】
複数のメモリセルがマトリクス状に配置されている第１メモリと、リペア用のスペアメモリセルからなる第２メモリとを有し、前記第１メモリのメモリセルを前記第２メモリのメモリセルに置き換えることができる半導体記憶装置において、
前記第１メモリにアクセスするためのアクセスアドレスに含まれる当該半導体記憶装置ごとに設定したメモリ情報と外部から入力される外部メモリ情報とが一致するか否かを判別すると共に、前記アクセスアドレスと前記第１メモリの不良セルを示すリペアアドレスとが一致するか否かを判別するリペア判別手段と、前記リペア判別手段において一致すると判別したときに、第２メモリをアクセスするように前記アクセスアドレスのアドレス変換を行うアドレス変換手段と、を備えていることを特徴とする半導体記憶装置。
【請求項３】
複数のヒューズ回路を有し、前記ヒューズ回路により半導体記憶装置のリペアアドレスを記憶するヒューズボックス回路において、前記ヒューズ回路を利用して、前記半導体記憶装置を識別するための識別情報を記憶する記憶手段を備えていることを特徴とするヒューズボックス回路。
【請求項４】
前記請求項３記載のヒューズボックス回路において、前記ヒューズ回路の出力をデコードするデコード回路を備え、前記デコード回路によりリペアイネーブル信号を生成するようにしたことを特徴とするヒューズボックス回路。
【請求項５】
請求項３または４に記載のヒューズボックス回路と、請求項１または２に記載の半導体記憶装置を複数備えて構成されることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置と、ヒューズボックス回路、及びこれら半導体記憶装置とヒューズボックス回路とから構成される半導体集積回路に関するものである。
【背景技術】
【０００２】
チップ上にメモリを集積する場合、メモリの容量が大きくなるにしたがってウェハーの欠陥などにより製品の歩留まりが悪化していくことが知られている。また、近年、メモリの大容量化に伴い、メモリの全てのセルを完全に作製することは困難になっている。
このため、従来からスタティックランダムアクセスメモリ（以下、「ＳＲＡＭ」と表記する）などのメモリを製造する場合は、歩留りの向上を図るために、通常のメモリとは別に救済用のスペアメモリセルを作製しておき、通常のセルに欠陥などの不良が存在するときは、正常なスペアメモリのセルに置き換えて使用するようにしていた。
通常メモリに存在する不良セルを正常なスペアメモリのセルに置き換える場合は、ヒューズ回路を利用するようにしている。このため、チップ上にヒューズ回路を設ける必要があった。
しかしながら、多数のメモリがチップ上に配置されることになるＳＯＣ（System On a Chip）において、メモリごとにヒューズ回路を搭載した場合、チップに設けるヒューズ回路の構成が大きくなり、チップサイズの大型化を招いていた。
このため、大容量のメモリにヒューズ回路による救済を行い、小容量のメモリにはヒューズ回路による救済を行わないようにしていたが、小容量のメモリを多数使用したＳＯＣなどでは歩留まりが低下するという欠点を解消することはできなかった。
ここで、図１０に従来のメモリの概略構成を示す。
この図１０に示すメモリ１００は、データをストアするためのメモリアレイ１０１、行アドレス信号に応答してメモリアレイ１０１内の行を選択する行デコーダ１０２、列アドレス信号に応答してメモリアレイ１０１内の列を選択する列デコーダ１０３、外部から与えられるアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎに基づいて、行デコーダ１０２及び列デコーダ１０３にそれぞれ供給する行アドレス信号及び列アドレス信号を生成するアドレスバッファ１０４を備えている。またメモリアレイ１０１からデータの読み出し、及びメモリアレイへのデータの書き込みを行う読み出し／書き込み回路１０６、この読み出し／書き込み回路１０６に対して入力データＤＯ０〜ＤＯｍ及び出力データＤＩ０〜ＤＩｍの入出力を行う入出力回路１０６を備えている。さらにメモリ１００は冗長回路としてスペアメモリセル１０７、スペアデコーダ１０８、制御回路１０９、リペア一致回路１１０を備えている。
このようなメモリ１００においては、メモリアレイ１０１に不良が存在した場合、リペア一致回路１１０にはその不良アドレスの情報がリペアアドレス信号ＲＡＤＤ０〜ＲＡＤＤｎとして入力される。またイネーブルに設定されたリペアイネーブル信号ＲＥＮが入力される。
【０００３】
リペアアドレス信号ＲＡＤＤ０〜ＲＡＤＤｎの設定は、図示していないヒューズ回路において行われる。ヒューズ回路では、アドレスラインごとに設けられているヒューズをレーザリペア装置などによりカットするか、否かによりリペアアドレス信号ＲＡＤＤ０〜ＲＡＤＤｎを１／０に設定するようにしている。
ただし、ヒューズ回路はヒューズの初期状態がアドレス信号として設定されるため、メモリアレイ１０１に不良が存在する場合はリペアイネーブル信号ＲＥＮをイネーブルに設定するようにしている。一方、メモリアレイ１０１に不良が存在しない場合はリペアイネーブル信号ＲＥＮをディスエーブルに設定するようにしている。そして、リペア一致回路１１０において、ヒューズ回路からのリペアイネーブル信号ＲＥＮがイネーブルで、且つ、外部からのアクセス用のアドレス信号ＡＡＤ０〜ＡＡＤｎとリペアアドレス信号ＲＡＤＤ０〜ＲＡＤＤｎとが一致した場合、アドレス一致信号ＡＧＡをイネーブルにして制御回路１０９に出力するようにしている。そして、制御回路１０９において、リペア一致回路１１０からのアドレス一致信号ＡＧＡによりイネーブル信号ＳＤＥＮをアクティブにしてスペアデコーダ１０８に入力するようにしている。これにより、スペアデコーダ１０８を活性化して、不良セルにアクセスする代わりにスペアメモリセル１０７にアクセスするようにしている。また、このとき、制御回路１０２は行デコーダ１０２へのイネーブル信号ＬＤＥＮをディスエーブルにして、行デコーダ１０２によるメモリアレイ１０１のメモリセルへのアクセスを行わないようにしている。これにより、メモリアレイ１０１の不良メモリセルに対応するリペアアドレス信号ＲＡＤＤ０〜ＲＡＤＤｎが入力された場合でもスペアメモリセル１０７のみアクセスすることができる。
【０００４】
しかしながら、このようなメモリ１００の場合、ヒューズ回路のヒューズをリペアアドレス信号の本数分（ｎ本）＋イネーブル信号分（１本）必要になるため、例えば１チップ上にメモリを１００個搭載して、すべてのメモリの救済を行うには、膨大な数のヒューズが必要になるので現実的でない。また、仮に１００個のメモリ全てにヒューズを設けたとしても、１００個のメモリを全てが不良である確率は殆ど無く実際は数個程度であるためヒューズ回路の殆どが未使用となる。
そこで、例えば特許文献１には、テスト回路を内蔵し、その不良情報からコントローラを通して該当メモリに不良アドレス情報をラッチさせて救済を行うことで、使用するヒューズを減らす方法が提案されている。
また、特許文献２には、ヒューズを複数のメモリで共有し、プログラム可能な選択回路を設けることによりヒューズの数を減らす技術が提案されている。
【特許文献１】特開２００２−２５２９２公報
【特許文献２】特開２００２−７４９８１公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１の場合、電源投入時には必ずテスト回路を動作させる必要があるため、システムにより使用できない場合がある。またテスト回路内蔵による面積増加などもあった。
また、特許文献２の場合は、選択回路のプログラムが必要になる。またチップ設計時に使用するメモリの個数により、その都度、選択回路を変更する必要があり、回路の増大を招いていた。
そこで、本発明は、上記したような点を鑑みてなされたものであり、ヒューズ回路に設けるヒューズの本数やコントロール回路を削減することができる半導体記憶装置、ヒューズボックス回路、及び半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
上記目的を達成するため、請求項１記載の発明は、複数のメモリセルがマトリクス状に配置されている第１メモリと、リペア用のスペアメモリセルからなる第２メモリとを有し、前記第１メモリのメモリセルを前記第２メモリのスペアメモリセルに置き換えることができる半導体記憶装置において、当該半導体記憶装置ごとに設定したメモリ情報と外部から入力される外部メモリ情報とが一致するか否かを判別するメモリ判別手段と、前記メモリ判別手段において一致すると判別した場合に、前記第１メモリにアクセスするためのアクセスアドレスと前記第１メモリの不良セル位置を示すリペアアドレスとが一致するか否かを判別するリペア判別手段と、前記リペア判別手段において一致すると判別した場合に、前記第２メモリにアクセスを行うように制御する制御手段と、を備えていることを特徴とする。
また請求項２記載の発明は、複数のメモリセルがマトリクス状に配置されている第１メモリと、リペア用のスペアメモリセルからなる第２メモリとを有し、前記第１メモリのメモリセルを前記第２メモリのスペアメモリセルに置き換えることができる半導体記憶装置において、前記第１メモリにアクセスするためのアクセスアドレスに含まれる当該半導体記憶装置ごとに設定したメモリ情報と外部から入力される外部メモリ情報とが一致するか否かを判別すると共に、前記アクセスアドレスと前記第１メモリの不良セルを示すリペアアドレスとが一致するか否かを判別するリペア判別手段と、前記リペア判別手段において一致すると判別したときに、第２メモリをアクセスするように前記アクセスアドレスのアドレス変換を行うアドレス変換手段と、を備えていることを特徴とする。
また請求項３記載の発明は、複数のヒューズ回路を有し、前記ヒューズ回路により半導体記憶装置のリペアアドレスを記憶するヒューズボックス回路において、前記ヒューズ回路を利用して、前記半導体記憶装置を識別するための識別情報を記憶する記憶手段を備えていることを特徴とする。
また請求項４記載の発明は、前記請求項３記載のヒューズボックス回路において、前記ヒューズ回路の出力をデコードするデコード回路を備え、前記デコード回路によりリペアイネーブル信号を生成するようにしたことを特徴とする。
請求項５記載の発明は、請求項３または４に記載のヒューズボックス回路と、請求項１または２に記載の半導体記憶装置を複数備えて構成されることを特徴とする。
【発明の効果】
【０００７】
請求項１記載の本発明によれば、メモリ判別手段により半導体記憶装置ごとに設定したメモリ情報と外部メモリ情報とが一致するかどうか判別し、一致すると判別したときに、リペア判別手段により第１メモリにアクセスするためのアクセスアドレスと、第１メモリの不良セルを示すリペアアドレスとが一致するかどうかの判別し、一致すると判別したときに第２メモリにアクセスを行うように構成している。
したがって、このような半導体記憶装置を複数用いて半導体集積回路を構成すると、ヒューズボックス回路から不良セルが存在する半導体記憶装置を示す外部メモリ情報を出力すれば、複数の半導体記憶装置に対してリペアアドレスを出力するリペア用のヒューズボックス回路を共通に使用することができるので、ヒューズボックス回路による救済効率の向上を図ることができる。
また半導体記憶装置を使用する設計段階で、半導体記憶装置固有のメモリ情報をそれぞれの半導体記憶装置に割り付けるようにすることで、ヒューズボックス回路に割り当てる半導体記憶装置の数量の制約を無くすことができる。
また請求項２記載の発明によれば、リペア判別手段により、アクセスアドレスに含まれるメモリ情報と、外部メモリ情報とが一致するかどうか判別すると共に、前記アクセスアドレスと前記第１メモリの不良セルを示すリペアアドレスとが一致するかどうかの判別し、一致すると判別したときに、アドレス変換手段によりアクセスアドレスにより第２メモリにアクセスを行うようにアドレス変換を行うようにしている。
したがって、このような半導体記憶装置を複数用いて半導体集積回路を構成した場合も、ヒューズボックス回路から不良セルが存在する半導体記憶装置を示すリペアメモリアドレスを出力すれば、上記同様、複数の半導体記憶装置に対してリペアアドレスを出力するリペア用のヒューズボックス回路を共通に使用することができるので、ヒューズボックス回路による救済効率の向上を図ることができる。
また、このように半導体記憶装置を構成した場合は、ペア判別手段においてメモリ情報と外部メモリ情報とが一致するかどうか判別することにより半導体記憶装置にメモリ判別機能を設ける必要がない。
また請求項３に記載の本発明によれば、１つのヒューズボックス回路がリペアすることができる半導体記憶装置の数を増やすことができるようになる。
また請求項４に記載の本発明によれば、デコード回路によりリペアイネーブル信号を生成するようにしているので半導体記憶装置にメモリ判別手段が不要になるという利点がある。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について説明する。
図１は、本発明の実施の形態とされる半導体集積回路の概略構成を示した図である。
この図１に示す半導体集積回路は、ヒューズボックス（ヒューズＢＯＸ）回路１と複数のメモリ１０−１、１０−２、１０−３・・・１０−ｍとから構成される。各メモリ１０−１〜１０−ｍには、ヒューズボックス回路１のアドレス信号ＦＭＡ０〜ＦＭＡｍがリペアメモリアドレス信号ＲＭＡ０〜ＲＭＡｍとして入力されると共に、同じくヒューズボックス回路１のアドレス信号ＦＡＡＤ０〜ＦＡＡＤｎがリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎとして入力されている。また各メモリ１０−１〜１０−ｍには、外部からアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎが入力される。さらに各メモリ１０−１〜１０−ｍには、それぞれ異なるメモリ識別アドレス信号ＭＡ０〜ＭＡｍが与えられている。このようなメモリ識別アドレス信号ＭＡ０〜ＭＡｍは、各メモリ１０−１〜１０−ｍの入力端子を直接電源またはＧＮＤに接続することで、それぞれ異なるアドレスを設定するようにしている。なお、このような半導体集積回路におけるメモリの数はメモリ識別アドレス信号ＭＡ０−ＭＡｍのビット数により制限される。
このような半導体集積回路は、作製後のテストにおいてメモリ１０−１〜１０−ｍのメモリセルに不良が存在する場合、不良セルが存在するメモリを示すリペアメモリアドレス信号ＲＭＡ０〜ＲＭＡｍと、不要セルのアドレスであるリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎとをプログラムするために、例えば、レーザリペア装置を用いてヒューズボックス回路１の対応するヒューズをカットするようにしている。
【０００９】
次に、上記したような半導体集積回路に好適な本実施の形態としてのメモリの構成について説明する。
図２は、第１の実施の形態とされるメモリの構成を示したブロック図である。なお、本実施の形態ではメモリとして１ポートのＳＲＡＭを例に挙げて説明する。
この図２において、メモリアレイ（第１メモリ）１１は、複数のメモリセルがマトリクス状に配置され、各メモリセルがそれぞれ１ビットのデータを記憶するようになされている。各メモリセルは行アドレスおよび列アドレスによって決定される所定のアドレス位置に配置される。行デコーダ１２は、行アドレス信号に応答してメモリアレイ１１内の行を選択し、列デコーダ１３は列アドレス信号に応答してメモリアレイ１１内の列を選択する。
アドレスバッファ１４は外部から与えられるアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎに基づいて、行デコーダ１２及び列デコーダ１３に供給する行アドレス信号及び列アドレス信号を生成する。読み出し／書き込み回路１５は、メモリアレイ１１に記憶されているデータの読み出し、あるいはメモリアレイ１１へデータの書き込みを行う。入出力回路１６は、読み出し／書き込み回路１５に対して入力データＤＯ０〜ＤＯｍ及び出力データＤＩ０〜ＤＩｍの入出力を行う。スペアメモリセル（第２メモリ）１７は、行数が上記メモリアレイ１１より少ないことを除けばメモリアレイ１１と同様の構成である。スペアデコーダ１８は、制御回路１９からのイネーブル信号ＳＤＥＮに応答してスペアメモリセルを選択する。制御回路１９は、クロック信号ＣＫなどに基づいて読み出し／書き込み回路１５の制御を行う共に、リペア一致回路２０から入力されるアドレス一致信号ＡＧＡに基づいて行デコーダ１２、列デコーダ１３、スペアデコーダ１８の動作状態を制御するようになされている。
リペア一致回路（リペア判別手段）２０は、外部からのアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎと、図１に示したヒューズ回路１からのリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎとを比較し、一致したときにアドレス一致信号ＡＧＡをアクティブにする。また、リペア一致回路２０は、後述するメモリ一致回路２１からメモリ一致信号ＡＧＭが入力されたときにイネーブルとなるように構成されている。
メモリ一致回路（メモリ判別手段）２１は、メモリ識別アドレス信号ＭＡ０〜ＭＡｍと、ヒューズ回路１からのリペアメモリアドレス信号ＲＭＡ０〜ＲＭＡｍとを比較し、一致したときにメモリ一致信号ＡＧＭをリペア一致回路２０に出力する。
【００１０】
図３は、メモリ一致回路の一例を示した図であり、この図に示すメモリ一致回路２１では、メモリ識別アドレス信号ＭＡ０とリペアアドレス信号ＲＭＡ０とをエクスクルーシブノア回路（以下、「ＸＮＯＲ回路」という）３１−０で比較する。同様にメモリアドレス信号ＭＡ１とリペアアドレス信号ＲＭＡ１とをＸＮＯＲ回路３１−１で比較し、最終的にはメモリアドレス信号ＭＡｍとリペアアドレス信号ＲＭＡｍとをＸＮＯＲ回路３１−ｍで比較する。そして、これらＸＮＯＲ回路３１−０〜３１−ｍの出力信号をアンド（ＡＮＤ）回路３２に入力し、その出力信号をメモリ一致信号ＡＧＭとして出力するように構成されている。
図４はリペア一致回路２０の一例を示した図であり、この図に示すリペア一致回路２０では、アクセス用アドレス信号ＡＤ０とリペアアドレス信号ＲＡＡＤ０とをＸＮＯＲ回路３３−０で比較する。同様にアクセス用アドレス信号ＡＤ１とリペアアドレス信号ＲＡＡＤ１とをＸＮＯＲ回路３３−１で比較し、最終的にはアクセス用アドレス信号ＡＤｎとリペアアドレス信号ＲＡＡＤｎとをＸＮＯＲ回路３３−ｎで比較する。そして、これらＸＮＯＲ回路３３−０〜３３−ｎの出力信号をＡＮＤ回路３４に入力し、その出力信号とメモリ一致信号ＡＧＭとをＡＮＤ回路３５に入力し、その出力信号をリペア一致信号ＡＧＡとして出力するようにしている。
【００１１】
次に、上記図２に示したメモリの動作を説明すると、不良が存在するメモリの不良セルにアクセスしようとした場合、メモリ一致回路２１において、リペアメモリアドレス信号ＲＭＡ０〜ＲＭＡｍとメモリ識別アドレス信号ＭＡ０〜ＭＡｍが一致したと判別されると、メモリ一致信号ＡＧＭがアクティブとなりリペア一致回路２０がイネーブルとなる。
リペア一致回路２０は、メモリ一致信号ＡＧＭによりイネーブルになっているときに、リペアアドレス信号ＲＡＡ０〜ＲＡＡｎとアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎが一致したときにアドレス一致信号ＡＧＡをアクティブにする。
制御回路１９は、アドレス一致信号ＡＧＡがアクティブとなることにより、スペアデコーダ１８のイネーブル信号ＳＤＥＮをアクティブにすると共に、行デコーダ１２のイネーブル信号ＬＤＥＮをディスエーブルする。これを受けてスペアデコーダ１８はスペアメモリセル１７のワードラインを活性化してアクセスするようにしている。
また、このとき、行デコーダ１２のイネーブル信号ＬＤＥＮをディスエーブルにして、メモリアレイ１１のワードラインを非活性化して読み出し／書き込み回路１５よりデータの読み書きを行うようにする。このようにすると、メモリアレイ１１の不良セルにアクセスすることなく、スペアメモリセル１７にアクセスを行うことができるのでメモリアレイ１１の不良セルを回避することができるようになる。
また、メモリ１０に不良セルが存在しているときに、不良セル以外のアドレス位置にアクセスする場合、メモリ一致回路２１からのメモリ一致信号ＡＧＭはイネーブルのままとされるが、リペア一致回路２０ではアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎとリペアアドレス信号ＲＡＡ０〜ＲＡＡｎとが一致しないため、アドレス一致信号ＡＧＡがアクティブにならない。この結果、制御回路１９のイネーブル信号ＳＤＥＮはアクティブにならず、スペアデコーダ１８はワードラインを非活性化のままとするので、スペアメモリ１７へのアクセスを行わないことになる。また、このときの制御回路１８からの出力されるイネーブル信号ＬＤＥＮは活性化したままとなるので、メモリアレイ１１のアクセスを行うことができる。
またメモリ１０に不良が存在していないときに、リペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎと同一のアドレスにアクセスしようとした場合、メモリ一致回路２１において、不一致であることが判別され、イネーブル信号ＡＧＭはディスエーブルのままとなる。この結果、リペア一致回路２０は動作せず、またアドレス一致信号ＡＧＡはアクティブにならないので制御回路１９は通常の動作を行うことになる。
【００１２】
このようにメモリ１０においては、メモリ一致回路２１によりメモリごとに設定したメモリ識別アドレス信号（メモリ情報）ＭＡ０〜ＭＡｍとヒューズ回路１からのリペアメモリアドレス信号（外部メモリ情報）ＲＭＡ０〜ＲＭＡｍとが一致するかどうか判別し、一致する場合はリペア一致回路２０によりメモリアレイ１１にアクセスするためのアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎと、メモリアレイ１１不良セルを示すリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎとが一致するかどうかの判別し、一致した場合はスペアメモリセル１７にアクセスするようにしている。
このようなメモリ１０を複数用いて半導体集積回路を構成すると、ヒューズボックス回路１から不良セルが存在するメモリを示すリペアメモリアドレス信号ＲＭＡ０〜ＲＭＡｍを出力すれば、複数のメモリ１０に対してリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎを出力するリペア用のヒューズボックス回路を共通に使用することができるので、ヒューズボックス回路１による救済効率の向上を図ることができる。
なお、このようなメモリ１０においては、ヒューズを共有するメモリの数は、メモリアドレス信号ＭＡｍ、ＲＭＡｍの数を増やせば幾らでも可能である。また、実際に使用するメモリの容量により、いくつのメモリでヒューズを共有するかは、チップ設計段階で任意に変更は可能である。
【００１３】
図５は、第２の実施の形態としてのメモリの構成を示したブロック図である。
この図５に示すメモリ４０は、メモリ識別アドレス信号ＭＡ０〜ＭＡｍを実際のメモリアドレス空間の上位に割り当てるようにしている。この場合、上記図２に示したメモリ１０とはアドレスバッファ４１、リペア一致回路４２、制御回路４３の構成が異なるものとされる。
アドレスバッファ４１は、外部から与えられるアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎに基づいて、行デコーダ１２及び列デコーダ１３に供給する行アドレス信号及び列アドレス信号を生成する。そして、リペア一致回路４２からのアドレス一致信号ＡＧＡがアクティブとなるときに、アクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎによりスペアデコーダ１８をアクセスするようにアドレス信号の変換を行う。つまり、アドレスバッファ４１は、リペア一致回路４２がアクティブになった場合、強制的にスペアメモリのアドレスに変換するアドレス変換回路を持たせてデコーダに出力するようにしている。
リペア一致回路４２は、リペアメモリアドレス信号ＲＭＡ０〜ＲＭＡｍとメモリ識別アドレス信号ＭＡ０〜ＭＡｍ、及びリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎとアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎがそれぞれ一致したときにアドレス一致信号ＡＧＡをアクティブにして出力する。
制御回路４３は、クロック信号ＣＫなどに基づいて列デコーダ１３、及び読み出し／書き込み回路１５の制御を行う。この場合の制御回路４３は、図２に示した制御回路１２において行っていた、リペア一致回路２０からのアドレス一致信号ＡＧＡに基づいて行う行デコーダ１２、列デコーダ１３、スペアデコーダ１８の制御を行わないように構成されている。なお、それ以外の構成は、図２に示したメモリ１０と同じとされるので説明は省略する。
【００１４】
ここで、図６を参照しながら、上記アドレスバッファ４１に備えられているアドレス変換回路について説明しておく。アドレスバッファ４１は、リペア一致回路４２からのリペア一致信号ＡＧＡがアクティブになったときに強制的にアドレスの変換を行う。このため、アドレスバッファ４１の内部には、実アドレス空間よりアドレス１本分多くアドレスを持たせておき、そのアドレスをスペアデコーダ１８のアドレスに設定している。そして、リペア一致信号ＡＧＡ（イネーブル信号）により実アドレス部分の信号レベルを「Ｌ」に変換し、余分の１本の信号レベルを「Ｈ」に変換することで、アドレスバッファ４１を本来のアドレス空間外にアクセスさせるようにしている。
図６はアドレスバッファ４１の構成例を示した図であり、この図に示すアドレスバッファ４１の各ＮＡＮＤ回路５２−０〜５２−ｎには、インバータ回路５１により反転されたリペア一致信号ＡＧＡと、それぞれアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎが入力されている。そして、各ＮＡＮＤ回路５２−０〜５２−ｎの出力は、それぞれインバータ回路５３−０〜５３−ｎにより反転してアドレス信号ＩＡＡＤ０〜ＩＡＡＤｎとして出力するように構成されている。
また、ＮＡＮＤ回路５２−ｎ＋１には、リペア一致信号ＡＧＡと電源電圧が与えられ、その出力信号はインバータ回路５３−ｎ＋１より反転してアドレス信号ＩＡＡＤｎ＋１として出力するように構成されている。
【００１５】
ここで、図５に示したメモリ４０の動作を説明すると、不良が存在するメモリの不良セルにアクセスしようとした場合、リペア一致回路４２は、リペアメモリアドレス信号ＲＭＡ０〜ＲＭＡｍとメモリ識別アドレス信号ＭＡ０〜ＭＡｍ、及びリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎとアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎが一致したときにアドレス一致信号ＡＧＡをアクティブにする。
そして、リペア一致回路４２のアドレス一致信号ＡＧＡがアクティブになるとアドレスバッファ４１は、そのときのアクセス用アドレス信号のＡＤレスを図６に示したような上記した内部で変換し、スペアデコーダ１８をアクセスするようにアドレス信号の変換を行う。これを受けてスペアデコーダ１８はスペアメモリのワードラインを活性化してスペアメモリセル１７にアクセスを行うようにしている。また、このとき行デコーダ４１は本来持っているアクセス可能空間以上のアドレスがアクセスされていることとなり、メモリアレイ１１ワードラインの立ち上げは起こらない。この状態で、読み出し／書き込み回路１６によりデータの読み書きを行うことで、メモリアレイの不良アドレスにアクセスせず、スペアメモリにアクセスを行うことで不良セルへのアクセスを回避することができるようになる。
また、メモリ４０に不良セルが存在しているときに、不良セル以外のアドレス位置にアクセスをしようとした場合、リペア一致回路４２は一致したとみなさないので、アドレスバッファ４１ではアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎのアドレス変換を行うことなく行デコーダ１２及び列デコーダ１３に入力して、メモリアレイ１１のメモリセルをアクセスするようにしている。
またメモリ４０に不良セルが存在しないときに、リペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎと同一のアドレス位置にアクセスしようとした場合、リペア一致回路４２は一致していないと判別するので、アドレスバッファ４１ではアクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎのアドレス変換を行うことなく、アクセス用アドレス信号を行デコーダ１２及び列デコーダ１３に入力してメモリアレイ１１をアクセスするようにしている。
【００１６】
このように本実施の形態のメモリ４０においては、リペア一致回路（リペア判別手段）４２により、アクセス用アドレス信号の上位に割り当てたメモリ識別アドレス信号（メモリ情報）ＭＡ０〜ＭＡｍと、リペアメモリアドレス信号（外部メモリ情報）ＲＭＡ０〜ＲＭＡｍとが一致するかどうか判別すると共に、アクセス用アドレス信号ＡＡＤ０〜ＡＡＤｎとリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎとが一致するかどうかの判別し、一致すると判別した場合に、アドレスバッファ４１においてアドレス変換を行ってスペアメモリセル１７をアクセスするようにしている。
したがって、このようなメモリ４０を複数用いて半導体集積回路を構成した場合も、ヒューズボックス回路１から不良セルが存在するメモリを示すリペアメモリアドレス信号ＲＭＡ０〜ＲＭＡｍを出力すれば、上記同様、複数のメモリ４０に対してリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎを出力するリペア用のヒューズボックス回路１を共通に使用することができるので、ヒューズボックス回路１による救済効率の向上を図ることができる。
また、このようにメモリ４０を構成した場合は、リペア一致回路４２においてメモリ識別アドレス信号とリペアメモリアドレス信号とが一致するかどうか判別することによりメモリ４０にメモリ判別回路を設ける必要がない。
なお、このようなメモリ４０においては、ヒューズを共有するメモリの数は、メモリアドレス信号ＭＡｍ、ＲＭＡｍの数を増やせば幾らでも可能である。また、実際に使用するメモリの容量により、いくつのメモリでヒューズを共有するかは、チップ設計段階で任意に変更は可能である。
【００１７】
次に、図７は本実施の形態とされる半導体集積回路の他の構成について説明する。
この図７に示す半導体集積回路は、ヒューズボックス（ヒューズＢＯＸ）回路６０と、複数のメモリ６１−１、６１−２、６１−３・・・６１−ｐとにより構成される。
そしてこの場合、各メモリ６１−１〜６１−ｐにヒューズボックス回路６０からリペアイネーブル信ＳＲＭ０〜ＳＲＭｐを入力するようにしている点が、上記図１に示した半導体集積回路と異なっている。
ヒューズボックス回路６０内には、ヒューズ回路のほかにリペアイネーブル信号発生回路を備え、ヒューズ回路の出力を各メモリ６１−１〜６１−ｐに対して共通のリペアアドレス信号ＲＡＡＤ０〜ＲＡＡＤｎとして出力すると共に、ヒューズ回路の一部をデコードして各メモリを選択するためのリペアイネーブル信号ＳＲＭ０〜ＳＲＭｐとしている。これにより、１つのヒューズボックス回路６０で複数のメモリ６１−１〜６１−ｐを救済することが可能となる。この場合、各メモリ６１−１〜６１−ｐはリペアイネーブル信号ＳＲＭ０〜ＳＲＭｐを受け、リペアアドレス信号が一致した時に救済を行うかどうかの制御を行うようにしている。
このように構成した場合は、各メモリ６１−１〜６１−ｐには判別回路を設けることなく、イネーブル信号ＳＲＭ信号をメモリ一致信号ＡＧＭとして利用することができるようになる。
図８は、ヒューズボックス回路６０内のリペアイネーブル信号発生回路の構成を示した図である。
この図８に示すリペアイネーブル信号発生回路は、３つのヒューズ回路７１ａ、７１ｂ、７１ｃの出力をデコードすることにより８本のイネーブル信号ＳＲＭを生成する場合が示されている。この場合、ＮＡＮＤ回路７３−０には、各ヒューズ回路７１ａ、７１ｂ、７１ｃの出力をインバータ回路７２ａ、７２ｂ、７２ｃで反転した出力がそれぞれ入力される。またＮＡＮＤ回路７３−１にはヒューズ回路７１ａ、７１ｂの出力と、ヒューズ回路７１ｃの出力をインバータ回路７２ｃで反転した出力がそれぞれ入力される。そして最終的にはＮＡＮＤ回路７３−８には各ヒューズ回路７１ａ、７１ｂ、７１ｃの出力がそれぞれ入力されている。各ＮＡＮＤ回路７３−０〜７３−８の出力は、それぞれインバータ回路７４−０〜７４−８で反転されて、イネーブル信号ＳＲＭ０〜ＳＲＭ８として出力される。なお、この図８に示すリペアイネーブル信号発生回路では、３つのヒューズ回路７１ａ〜７１ｃから８本のリペアイネーブル信号ＳＲＭ０〜ＳＲＭ８を発生するようにしているが、ヒューズ回路７１とデコード回路を増やすことにより任意の数のイネーブル信号ＳＲＭを発生することが可能である。
【００１８】
図９はヒューズ回路の構成例を示した図である。
この図９に示すヒューズ回路は、ヒューズＦＵ１１が切断されていない場合、ノードＮ１１がヒューズＦＵ１１によりＧＮＤに接続されて、「Ｌ」レベルとなる。そして、インバータＩＶ１１によりヒューズ回路の出力は「Ｈ」レベルとなる。
これに対して、ヒューズＦＵ１１が、レーザリペア装置などにより切断された場合、ノードＮ１１は浮ノードとなる。この時、チップの電源がＯＮになり電源電圧が供給されると、キャパシタＣ１１によりノードＮ１１の電位が「Ｈ」レベルに引き上げられる。この結果、インバータＩＶ１１により、ヒューズ回路の出力は「Ｌ」レベルとなる。またインバータＩＶ１１の出力はＰｃｈ−トランジスタＴｒ１３のゲートに接続されているため、Ｐｃｈ−トランジスタＴｒ１３はオンになり、浮ノードＮ１１には電源電圧が供給されるので安定した電圧レベルになる。
なお、これまで説明した本実施の形態のメモリにおいては、行アドレス（ワードライン側）にスペアセルを持たせる場合を例に挙げて説明したが、カラム側にスペアセルを持たせた場合でも同様な方法で実現可能である。
また、本実施の形態においては半導体記憶装置として１ポートのＳＲＡＭを例にあげて説明したが、これはあくまでも一例であり、ポート数に関係なくＳＲＡＭに適用することが可能である。またＳＲＡＭ以外のメモリ、例えばＤＲＡＭなどのメモリにも適用可能であることは言うまでもない。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態とされる半導体集積回路の概略構成を示した図である。
【図２】第１の実施の形態とされるメモリの構成を示した図である。
【図３】メモリ一致回路の一例を示した図である。
【図４】リペア一致回路の一例を示した図である
【図５】第２の実施の形態とされるメモリの構成を示した図である。
【図６】アドレスバッファの構成例を示した図である。
【図７】半導体集積回路の他の構成例を示した図である。
【図８】ヒューズボックス回路内に設けられているリペアイネーブル信号発生回路の構成を示した図である。
【図９】ヒューズ回路の構成を示した図である。
【図１０】従来のメモリの概略構成を示した図である。
【符号の説明】
【００２０】
１、６０  ヒューズボックス回路、１０、６１  メモリ、１１  メモリアレイ、１２  行デコーダ、１３  列デコーダ、１４、４１  アドレスバッファ、１５  読み出し／書き込み回路、１６  入出力回路、１７  スペアメモリセル、１８  スペアデコーダ、１９、４３  制御回路、２０、４２  リペア一致回路、２１  メモリ一致回路
【図１】
2005353247.tif 000003
【図２】
2005353247.tif 000004
【図３】
2005353247.tif 000005
【図４】
2005353247.tif 000006
【図５】
2005353247.tif 000007
【図６】
2005353247.tif 000008
【図７】
2005353247.tif 000009
【図８】
2005353247.tif 000010
【図９】
2005353247.tif 000011
【図１０】
2005353247.tif 000012