(57)【要約】    【課題】  遅延固定ループで使用されるＤＬＬ電源電圧のレベルが、外部電源電圧ＶＤＤのレベルを維持できる遅延固定ループの電源電圧供給装置及び電源電圧供給方法を提供すること。    【解決手段】  半導体記憶素子内の遅延固定ループに電源電圧を供給する装置であって、外部電源電圧を印加され、外部条件の変動の影響を受けないバンドギャップ電圧（Ｖbg）を出力するバンドギャップ電圧発生手段と、バンドギャップ電圧（Ｖbg）を第１電圧レベルにシフトする電圧レベルシフタ（４１０）と、第１電圧レベルが所定値より低い場合、電圧レベルシフタ（４１０）に印加される外部電源電圧（ＶＤＤ）と同じレベルの電圧を出力する電圧レベル補正手段（４２０）とを備えている。【選択図】図４
2005135372.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶素子内の遅延固定ループに電源電圧を供給する装置であって、
外部電源電圧を印加され、外部条件の変動の影響を受けないバンドギャップ電圧を出力するバンドギャップ電圧発生手段と、
前記バンドギャップ電圧を第１電圧レベルにシフトする電圧レベルシフタと、
前記第１電圧レベルが所定値より低い場合、前記電圧レベルシフタに印加される前記外部電源電圧と同じレベルの電圧を出力する電圧レベル補正手段と
を備えていることを特徴とする遅延固定ループの電源電圧供給装置。
【請求項２】
前記電圧レベルシフタが、
前記バンドギャップ電圧及びフィードバック電圧を比較及び増幅して出力する増幅部と、
該増幅部の出力によって制御され、選択的に前記外部電源電圧を出力する又は出力しない第１駆動部と、
該第１駆動部の出力を分割した電圧を、前記フィードバック電圧として前記増幅部に提供する抵抗部と
を備えていることを特徴とする請求項１に記載の遅延固定ループの電源電圧供給装置。
【請求項３】
前記電圧レベル補正手段が、
前記バンドギャップ電圧及び前記フィードバック電圧を比較及び増幅する比較部と、
該比較部から出力される信号の論理レベルを反転させて出力する反転部と、
該反転部の出力によって制御され、選択的に前記外部電源電圧を出力する又は出力しない第２駆動部と
を備えていることを特徴とする請求項２に記載の遅延固定ループの電源電圧供給装置。
【請求項４】
前記第１及び第２駆動部が、ＰＭＯＳトランジスタであることを特徴とする請求項３に記載の遅延固定ループの電源電圧供給装置。
【請求項５】
前記第２駆動部を構成するＰＭＯＳトランジスタが、抵抗領域において動作することを特徴とする請求項４に記載の遅延固定ループの電源電圧供給装置。
【請求項６】
前記第２駆動部のサイズは、前記第１駆動部のサイズより小さいことを特徴とする請求項４に記載の遅延固定ループの電源電圧供給装置。
【請求項７】
前記抵抗部が、
複数の抵抗を直列に接続して構成され、前記第１駆動部の出力端子と接地との間に接続されていることを特徴とする請求項２に記載の遅延固定ループの電源電圧供給装置。
【請求項８】
前記比較部が、
前記バンドギャップ電圧と前記フィードバック電圧とを比較するために、前記外部電源電圧を印加されることを特徴とする請求項３に記載の遅延固定ループの電源電圧供給装置。
【請求項９】
半導体記憶素子内の遅延固定ループに電源電圧を供給する方法であって、
外部電源電圧を印加され、外部条件の変動の影響を受けないバンドギャップ電圧を出力する第１ステップと、
電圧レベルシフタによって前記バンドギャップ電圧を第１電圧レベルにシフトする第２ステップと、
前記第１電圧レベルが所定値より低い場合、前記電圧レベルシフタに印加される前記外部電源電圧と同じレベルの電圧を出力する第３ステップと
を含むことを特徴とする遅延固定ループの電源電圧供給方法。
【請求項１０】
前記第２ステップが、
前記バンドギャップ電圧及びフィードバック電圧を比較及び増幅して出力する第４ステップと、
該第４ステップによる出力によって制御され、選択的に前記外部電源電圧を出力する又は出力しない第５ステップと、
該第５ステップによる出力を分割した電圧を、前記フィードバック電圧として提供する第６ステップと
を含むことを特徴とする請求項９に記載の遅延固定ループの電源電圧供給方法。
【請求項１１】
前記第３ステップが、
前記バンドギャップ電圧及び前記フィードバック電圧を比較及び増幅する第７ステップと、
該第７ステップにより出力される信号の論理レベルを反転させて出力する第８ステップと、
該第８ステップによる出力によって制御され、選択的に前記外部電源電圧を出力する又は出力しない第９ステップと
を含むことを特徴とする請求項１０に記載の遅延固定ループの電源電圧供給方法。
【請求項１２】
前記第９ステップが、ＰＭＯＳトランジスタによって行われることを特徴とする請求項１１に記載の遅延固定ループの電源電圧供給方法。
【請求項１３】
前記ＰＭＯＳトランジスタが、抵抗領域において動作することを特徴とする請求項１２に記載の遅延固定ループの電源電圧供給方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶素子内の遅延固定ループに電圧を供給するための電源電圧供給装置及び電源電圧供給方法に関する。
【背景技術】
【０００２】
遅延固定ループ(Delay Locked Loop:以下、ＤＬＬと記す)に使用される電源は、時間的に変動しない一定レベルの電圧をＤＬＬに対して供給しなければならず、外部供給電源及び内部回路で発生するノイズによる影響は、最小化されなければならない。このような理由によって、遅延固定ループに電圧を供給する従来の電圧供給装置は、図１に示すように、外部電源電圧ＶＤＤの入力を受け、プロセス、電圧、温度などの外部条件に影響されず、一定のバンドギャップ電圧Ｖbgを出力するバンドギャップ電圧発生器１１０を備えている。ところが、バンドギャップ電圧発生器１１０から出力されるバンドギャップ電圧Ｖbgは、ＤＬＬ１３０で使用するには低い電圧であるため、この電圧のレベルをシフトさせるためにバンドギャップ電圧発生器１１０から出力されるバンドギャップ電圧Ｖbgを所定の電圧レベルにシフトする電圧レベルシフタ１２０をさらに備えている。
【０００３】
図２は、従来の電圧レベルシフタ１２０の内部構成を示す回路図である。電圧レベルシフタ１２０は、増幅部２１０と、ＰＭＯＳトランジスタからなる第１駆動部２２０と、抵抗部２３０とを備えている。これらの動作を簡単に説明すれば以下の通りである。
【０００４】
増幅部２１０は、バンドギャップ電圧発生器１１０から出力されたバンドギャップ電圧Ｖbgと抵抗部２３０からフィードバックされるフィードバック電圧Ｖfbとを比較する。
【０００５】
図２において、バンドギャップ電圧Ｖbgがフィードバック電圧Ｖfbよりも大きければ、第１のＮＭＯＳトランジスタＮＭ１には、第２のＮＭＯＳトランジスタＮＭ２よりも少ない電流が流れる。これによって、ＰＭＯＳトランジスタＰＭ１のゲートの電圧は低くなり、フィードバック電圧Ｖfbが上昇する。これに対して、バンドギャップ電圧Ｖbgがフィードバック電圧Ｖfbよりも小さければ、第１のＮＭＯＳトランジスタＮＭ１には、第２のＮＭＯＳトランジスタＮＭ２よりも多くの電流が流れる。これによって、ＰＭＯＳトランジスタＰＭ１のゲートの電圧は高くなり、フィードバック電圧Ｖfbが低下する。従って、通常の動作状態では、バンドギャップ電圧Ｖbgとフィードバック電圧Ｖfbとは同じ電圧レベルとなる。
【０００６】
ここで、バンドギャップ電圧Ｖbgは、バンドギャップ電圧発生器１１０の特性上、外部電源電圧ＶＤＤに対する依存性が比較的低く、バンドギャップ電圧発生器１１０がバンドギャップの特性によって動作可能な範囲では、外部電源電圧ＶＤＤが変化してもバンドギャップ電圧Ｖbgは一定の出力レベルを維持する。一方、フィードバック電圧Ｖfbは、電圧レベルシフタ１２０の出力電圧ＶDLLを抵抗部２３０を構成する複数の抵抗を使用して抵抗値の割合に応じて分配された電圧値であるため、電圧レベルシフタ１２０の出力電圧レベルが低下すればフィードバック電圧Ｖfbも低下する。
【０００７】
即ち、図３に示すように、従来の電圧レベルシフタ１２０は、外部電源電圧ＶＤＤが低くなった場合、ＤＬＬ電源電圧ＶDLL、すなわちＤＬＬで使用される電源電圧ＶDLLが外部電源電圧ＶＤＤと一定の間隔を維持しながら低くなるという問題がある。これは次のような理由によって発生する。
【０００８】
電圧レベルシフタ１２０において最終的に電源の供給を担う第１駆動部２２０は、飽和領域において動作しているため、ＤＬＬ電源電圧ＶDLLは、外部電源電圧ＶＤＤから一定のドレイン−ソース電圧ＶＤＳだけ減少した値になる。すなわち、増幅部２１０の動作によって第１駆動部２２０が飽和領域に置かれている時には、常にＤＬＬ電源電圧ＶDLLのレベルは、外部電源電圧ＶＤＤから一定のドレイン−ソース電圧ＶＤＳだけ低くなる。
【０００９】
ところが、外部電源電圧ＶＤＤのレベルが低い状態の時は、ＤＬＬ電源電圧ＶDLLのレベルがさらに低くなって、ＤＬＬの動作に深刻な悪影響を及ぼし、正常に動作しなくなることがある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は上述した従来技術の問題点に鑑みてなされたものであって、その目的とするところは、遅延固定ループで使用されるＤＬＬ電源電圧ＶDLLのレベルが、外部電源電圧ＶＤＤのレベルを維持できるようにすることにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明に係る遅延固定ループの電源電圧供給装置は、半導体記憶素子内の遅延固定ループに電源電圧を供給する装置であって、外部電源電圧を印加され、外部条件の変動の影響を受けないバンドギャップ電圧を出力するバンドギャップ電圧発生手段と、前記バンドギャップ電圧を第１電圧レベルにシフトする電圧レベルシフタと、前記第１電圧レベルが所定値より低い場合、前記電圧レベルシフタに印加される前記外部電源電圧と同じレベルの電圧を出力する電圧レベル補正手段とを備えていることを特徴としている。
【００１２】
また、本発明に係る遅延固定ループの電源電圧供給装置において、前記電圧レベルシフタは、前記バンドギャップ電圧及びフィードバック電圧を比較及び増幅して出力する増幅部と、該増幅部の出力によって制御され、選択的に前記外部電源電圧を出力する又は出力しない第１駆動部と、該第１駆動部の出力を分割した電圧を、前記フィードバック電圧として前記増幅部に提供する抵抗部とを備えていることができる。
【００１３】
また、本発明に係る遅延固定ループの電源電圧供給装置において、前記電圧レベル補正手段は、前記バンドギャップ電圧及び前記フィードバック電圧を比較及び増幅する比較部と、該比較部から出力される信号の論理レベルを反転させて出力する反転部と、該反転部の出力によって制御され、選択的に前記外部電源電圧を出力する又は出力しない第２駆動部とを備えていることができる。
【００１４】
また、本発明に係る遅延固定ループの電源電圧供給装置において、前記第１及び第２駆動部は、ＰＭＯＳトランジスタであることができる。
【００１５】
また、本発明に係る遅延固定ループの電源電圧供給装置において、前記第２駆動部のＰＭＯＳトランジスタは、抵抗領域において動作するトランジスタであることができる。
【００１６】
また、本発明に係る遅延固定ループの電源電圧供給装置において、前記第２駆動部のサイズは、前記第１駆動部のサイズより小さいことができる。
【００１７】
また、本発明に係る遅延固定ループの電源電圧供給装置において、前記抵抗部は、複数の抵抗を直列に接続して構成され、前記第１駆動部の出力と接地との間に接続されることができる。
【００１８】
また、本発明に係る遅延固定ループの電源電圧供給装置において、前記比較部は、前記バンドギャップ電圧と前記フィードバック電圧とを比較するために、前記外部電源電圧を印加されることができる。
【００１９】
また、本発明の遅延固定ループの電源電圧供給方法は、半導体記憶素子内の遅延固定ループに電源電圧を供給する方法であって、外部電源電圧を印加され、外部条件の変動の影響を受けないバンドギャップ電圧を出力する第１ステップと、電圧レベルシフタによって前記バンドギャップ電圧を第１電圧レベルにシフトする第２ステップと、前記第１電圧レベルが所定値より低い場合、前記電圧レベルシフタに印加される前記外部電源電圧と同じレベルの電圧を出力する第３ステップとを含んでいることを特徴としている。
【００２０】
また、本発明に係る遅延固定ループの電源電圧供給方法において、前記第２ステップは、前記バンドギャップ電圧及びフィードバック電圧を比較及び増幅して出力する第４ステップと、該第４ステップによる出力によって制御され、選択的に前記外部電源電圧を出力する又は出力しない第５ステップと、該第５ステップによる出力を分割した電圧を、前記フィードバック電圧として提供する第６ステップとを含んでいることができる。
【００２１】
また、本発明に係る遅延固定ループの電源電圧供給方法において、前記第３ステップは、前記バンドギャップ電圧及び前記フィードバック電圧を比較及び増幅する第７ステップと、該第７ステップにより出力される信号の論理レベルを反転させて出力する第８ステップと、該第８ステップによる出力によって制御され、選択的に前記外部電源電圧を出力する又は出力しない第９ステップとを含んでいることができる。
【００２２】
また、本発明に係る遅延固定ループの電源電圧供給方法において、前記第９ステップは、ＰＭＯＳトランジスタによって行われることができる。
。
【００２３】
また、本発明に係る遅延固定ループの電源電圧供給方法において、前記ＰＭＯＳトランジスタは、抵抗領域において動作することができる。
【発明の効果】
【００２４】
本発明に係る遅延固定ループの電源電圧供給装置は、外部電源電圧が低下しても、遅延固定ループ用の電源電圧が所定の電圧レベル以下に低下することを防止し、遅延固定ループをスムーズに動作させることができるという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の望ましい実施の形態を、添付する図面を参照して説明する。
【００２６】
本発明の実施の形態に係る遅延固定ループの電源電圧供給装置は、バンドギャップ電圧発生器、電圧レベルシフタ、及び電圧レベル補正回路を備えている。ここで、バンドギャップ電圧発生器及び電圧レベルシフタは、それぞれ従来技術のバンドギャップ電圧発生器１１０、及び電圧レベルシフタ１２０と同じものである。図４は、本発明の実施の形態に係る電源電圧供給装置の一部を示す回路図であり、従来の電圧レベルシフタ１２０と同じ構成の電圧レベルシフタ４１０に電圧レベル補正回路４２０が追加された構成を示している。
【００２７】
本発明の実施の形態に係る電源電圧供給装置の電圧レベルシフタ４１０は、従来の電圧レベルシフタ１２０と同様に増幅部２１０、ＰＭＯＳトランジスタから構成される第１駆動部２２０、及び抵抗部２３０を備え、これらの構成及び動作は、図２に示した従来技術の電圧レベルシフタ１２０と同じであるため、これに対する具体的な説明は省略する。ただし、バンドギャップ電圧Ｖbgと抵抗部２３０からフィードバックされるフィードバック電圧Ｖfbとが同じでない場合には、ＤＬＬ電源電圧ＶDLLを分割する抵抗部２３０の複数の抵抗の抵抗値を調整し、フィードバック電圧Ｖfbとバンドギャップ電圧Ｖbgとが同じ電圧レベルになるようにできることに注目しなければならない。
【００２８】
本発明の実施の形態に係る電源電圧供給装置の電圧レベル補正回路４２０は、比較部４２１、反転部４２２及びＰＭＯＳトランジスタＭＰ３から構成された第２駆動部４２３を備えて構成されている。比較部４２１は、バンドギャップ電圧Ｖbgとフィードバック電圧Ｖfbとが入力され、これら２つの電圧の差を検出して増幅する。この時、２つの電圧は工程上の差によって、微細な電圧差が生じるため、増幅利益はそれほど大きくしないことが好ましい。
【００２９】
また、外部電源電圧ＶＤＤが低い場合には、フィードバック電圧Ｖfbがバンドギャップ電圧Ｖbgに比べ顕著に低くなる。この差によって比較部４２１の出力電圧Ｖ1は、反転部４２２の出力電圧Ｖ2を変更させることができる電圧Ｖｉｈ（ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ３によって形成されているインバータの出力を「Ｌ（Low）」レベルにシフトさせることができる、インバータに入力される最大電圧）より大きくなる。このため、比較部４２１を設計する際、インバータへの出力電圧Ｖ1をＶｉｌ（ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジスタＭＮ２によって形成されているインバータの出力電圧Ｖ2を「Ｈ（High）」レベルにシフトさせることができる、インバータに入力される最小電圧）より低くなるように調整する必要がある。
【００３０】
一方、本発明の実施の形態に係る電圧レベル補正回路４２０は、次のように動作する。フィードバック電圧Ｖfbがバンドギャップ電圧Ｖbgより低くなれば、比較部４２１の出力電圧Ｖ1が高くなる。比較部４２１の高くなった出力電圧Ｖ1によって、反転部４２２の出力Ｖ2が「Ｌ」レベルにシフトされる。反転部４２２の出力Ｖ2が「Ｌ」レベルになれば、第２駆動部４２３のＰＭＯＳトランジスタＭＰ３が抵抗領域（線型領域）において動作するようになり、ＭＯＳトランジスタの特性上、抵抗領域では飽和領域に比べて小さな抵抗値になる。したがって、図２に示すように従来の第１駆動部２２０のＰＭＯＳトランジスタＭＰ１は、ドレイン−ソース間の電圧に変化があっても常に一定の電流を供給しなければならないため、飽和領域において動作しなければならない。
【００３１】
これに対して、第２駆動部４２３のＰＭＯＳトランジスタＭＰ３は、ＤＬＬ電源電圧ＶDLLと外部電源電圧ＶＤＤとを接続する機能だけを担うため、飽和領域において動作する必要がなく、抵抗領域においての動作だけで充分である。一方、ＤＬＬ電源電圧ＶDLLが外部電源電圧ＶＤＤと同様のレベルになるには、第２駆動部４２３のＰＭＯＳトランジスタＭＰ３がオンしたときの抵抗値が、ＤＬＬに流れる全電流値から予想できる抵抗値に比べて、非常に小さくなければならないため、ＰＭＯＳトランジスタＭＰ３のサイズをできるだけ大きくするのが望ましい。
【００３２】
しかし、この場合にもＰＭＯＳトランジスタは、抵抗領域において動作する際、抵抗値が飽和領域において動作する際の抵抗値よりも小さな値になるため、第２駆動部４２３のＰＭＯＳトランジスタＭＰ３は、従来のＰＭＯＳトランジスタＭＰ１よりも小さいサイズに形成することができる。
【００３３】
図５は、図４に示した構成における外部電源電圧ＶＤＤとＤＬＬ電源電圧ＶDLLとの間の関係を示す図である。
【００３４】
尚、本発明は、上記した実施の形態に限定されるものではない。本発明の趣旨から逸脱しない範囲内で多様に変更して実施することが可能である。
【図面の簡単な説明】
【００３５】
【図１】遅延固定ループに電源を供給するための従来の電源供給装置を示すブロック図である。
【図２】従来技術の電圧レベルシフタの内部構成を示す回路図である。
【図３】従来技術に係る外部電源電圧とＤＬＬ電源電圧との間の関係を示す図である。
【図４】本発明の実施の形態に係る電源電圧供給装置を構成する電圧レベルシフタ及び電圧レベル補正回路を示す回路図である。
【図５】本発明に係る外部電源電圧とＤＬＬ電源電圧との間の関係を示す図である。
【符号の説明】
【００３６】
２１０    増幅部
２２０    第１駆動部
２３０    抵抗部
４１０    電圧レベルシフタ
４２０    電圧レベル補正回路
４２１    比較部
４２２    反転部
４２３    第２駆動部
【図１】
2005135372.tif 000003
【図２】
2005135372.tif 000004
【図３】
2005135372.tif 000005
【図４】
2005135372.tif 000006
【図５】
2005135372.tif 000007