(57)【要約】【課題】  製造条件の違いやバラツキの影響を受けずに、表示データを記憶するＲＡＭから表示装置への表示データの転送処理と、ＣＰＵから表示データのライト／リード処理との競合を防止する表示制御用回路を提供する。【解決手段】  表示データを記憶するＲＡＭを内蔵する表示制御用回路が、表示データをＲＡＭから表示装置へ転送する転送期間を規定するための基準クロックを発振する発振回路１７，３９と、基準クロックのクロック数をカウントするカウンタ回路４を備え、カウンタ回路４による基準クロックのカウント数により転送期間が決定される。更に、発振回路１７，３９が、発振停止中に表示データの転送要求を受け取ると発振を開始し、発振中にＣＰＵからアクセス要求を受け取ると発振を停止し、アクセス要求の停止により停止した発振を再開する。【選択図】  図１
2005300648.tif 000002
【特許請求の範囲】
【請求項１】
表示データを記憶するランダムアクセスメモリを内蔵する表示制御用回路であって、
前記表示データを前記ランダムアクセスメモリから表示装置へ転送する転送期間を規定するための基準クロックを発振する発振回路と、前記基準クロックのクロック数をカウントするカウンタ回路を備え、
前記カウンタ回路による前記基準クロックのカウント数により前記転送期間が決定されることを特徴とする表示制御用回路。
【請求項２】
前記発振回路が、発振停止中に前記ランダムアクセスメモリから前記表示装置への前記表示データの転送要求を受け取ると発振を開始し、発振中にＣＰＵから前記ランダムアクセスメモリに対するアクセス要求を受け取ると前記発振を停止し、前記アクセス要求の停止により停止した前記発振を再開することを特徴とする請求項１に記載の表示制御用回路。
【請求項３】
前記発振回路が、発振停止中に前記ランダムアクセスメモリから前記表示装置への前記表示データの転送要求を受け取ると発振を開始し、発振中にＣＰＵから前記ランダムアクセスメモリに対するアクセス要求を受け取るか、前記カウンタ回路が前記基準クロックを所定数カウントすると発振を停止する第１発振回路と、発振停止中に前記アクセス要求の停止により発振を開始し、発振中に前記カウンタ回路が前記基準クロックを所定数カウントすると発振を停止する第２発振回路とを備え、
前記基準クロックが、前記第１発振回路と前記第２発振回路の何れか一方の発振中のクロックにより生成されることを特徴とする請求項１または２に記載の表示制御用回路。
【請求項４】
前記発振回路が、遅延回路を有することを特徴とする請求項１〜３の何れか１項に記載の表示制御用回路。
【請求項５】
前記発振回路が、リングオシレータ回路で構成されていることを特徴とする請求項１〜４の何れか１項に記載の表示制御用回路。
【請求項６】
前記ランダムアクセスメモリから前記表示装置への前記表示データの転送命令信号の出力中に、ＣＰＵから前記ランダムアクセスメモリに対するアクセス要求を受け取ると、前記転送命令信号の出力を停止し、前記アクセス要求が停止した後、停止した前記転送命令信号を再出力することを特徴とする請求項１〜５の何れか１項に記載の表示制御用回路。
【請求項７】
ＣＰＵから前記ランダムアクセスメモリに対するアクセス要求の入力期間中に、前記ランダムアクセスメモリから前記表示装置への前記表示データの転送要求を受け取ると、前記アクセス要求が停止した後、前記ランダムアクセスメモリから前記表示装置への前記表示データの転送命令信号を出力することを特徴とする請求項１〜６の何れか１項に記載の表示制御用回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示データを記憶するランダムアクセスメモリ（ＲＡＭ）から表示装置への当該表示データの転送を制御する表示制御用回路に関し、より具体的には、表示データ用のシングルポートＲＡＭにより表示データを保持し表示を行う回路において、ＣＰＵから表示データのライト／リード処理と、シングルポートＲＡＭから表示装置への表示データの転送処理の競合を防止する表示制御用回路に関する。
【背景技術】
【０００２】
シングルポートＲＡＭを内蔵し、ＣＰＵにより制御を行いシングルポートＲＡＭへ表示データのライト／リードを行うとともに、表示データをシングルポートＲＡＭから表示パネル（表示装置）へ転送する際、ライト／リード命令と表示リードの命令が競合し、表示データが破壊される可能性が発生する。かかる競合によるデータ破壊を回避するため、従来種々の対応が採られている。例えば、下記の特許文献１において、アクセス裁定回路を設け、アクセスの有効・無効を制御する方法や、一定期間内においてアクセス可能な対象を決めておく方法が開示されている。また、下記特許文献２の従来回路には、表示リード中はフラグを立ててＣＰＵからのアクセスを停止する方法、及び、その問題であるライト／リードと表示リードとのサイクルタイムが長くなる欠点を改善するための内部同期回路が開示されている。
【特許文献１】特開昭６３−２３４３１６号公報
【特許文献２】特開２００３−２８８２０２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
特許文献１に開示された方法、及び、特許文献２に開示されている従来回路は、表示データのリード期間はＣＰＵからのアクセスを待機させ、データの競合を避ける方式である。このような方式は、特許文献２においても問題が提起されているように、ＣＰＵ側の制御系負荷が大きくなるとともに、ＲＡＭを介した表示データの転送のサイクルタイムが長くなるという問題が発生する。
【０００４】
特許文献２では、表示データのリード要求を待機させることにより、ＣＰＵからのアクセスを優先させる回路が開示されている。
【０００５】
特許文献２では、表示データのリード要求中にＣＰＵからのアクセスが発生した場合、表示データのリードが終了しているかを判定するフラグを必要とし、このフラグの作成のため、遅延回路等が必要になり回路が複雑化するという問題がある。また、遅延回路のみで表示リードの期間を決定する回路を採用すると、製造条件の違いやバラツキにより発生される遅延時間が異なるため、例えば工場等の変更によりプロセス条件が変更になる場合、回路動作に問題ないかを確認し、遅延回路の段数や、トランジスタサイズの変更等の再設計が必要になる場合がある。
【０００６】
本発明は、上記問題点に鑑みてなされたものであり、その目的は、製造条件の違いやバラツキの影響を受けずに、表示データを記憶するランダムアクセスメモリから表示装置への表示データの転送処理と、ＣＰＵから表示データのライト／リード処理との競合を防止する表示制御用回路を提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための本発明の特徴構成は、表示データを記憶するランダムアクセスメモリを内蔵する表示制御用回路が、前記表示データを前記ランダムアクセスメモリから表示装置へ転送する転送期間を規定するための基準クロックを発振する発振回路と、前記基準クロックのクロック数をカウントするカウンタ回路を備え、前記カウンタ回路による前記基準クロックのカウント数により前記転送期間が決定される点にある。
【０００８】
更に、本発明に係る表示制御用回路は、前記発振回路が、発振停止中に前記ランダムアクセスメモリから前記表示装置への前記表示データの転送要求を受け取ると発振を開始し、発振中にＣＰＵから前記ランダムアクセスメモリに対するアクセス要求を受け取ると前記発振を停止し、前記アクセス要求の停止により停止した前記発振を再開することを特徴とする。
【０００９】
上記特徴構成の本発明によれば、ランダムアクセスメモリから表示データをリードして表示装置へ転送するのに必要な転送期間が、内蔵する発振回路が発振する基準クロックのカウンタ回路によるカウント数により決定されるため、ロジックによる回路動作により転送期間を確保できる。つまり、製造条件や動作電圧の変化によりランダムアクセスメモリのアクセスに伴う回路遅延時間が変化した場合でも、発振回路も同様の回路遅延が生じて基準クロックの周期が変動し転送期間も相対的に変化するため、転送期間が確保される。
【００１０】
更に、発振回路が、発振停止中にランダムアクセスメモリから表示装置への表示データの転送要求を受け取ると発振を開始するので、ＣＰＵからランダムアクセスメモリに対するアクセス要求が無い場合は、転送要求とともに転送期間を開始し、表示データの転送を当該転送期間内に終了できる。また、発振回路が、発振中にＣＰＵから前記ランダムアクセスメモリに対するアクセス要求を受け取ると発振を停止し、前記アクセス要求の停止により停止した前記発振を再開するので、表示データの転送要求中に、ＣＰＵからのアクセスが発生した場合、当該ＣＰＵのアクセスを優先的に処理でき、ＣＰＵからのアクセス終了後に、自動的に転送期間が開始され、表示データの転送が実行される。この結果、ＣＰＵ側から表示データ転送終了を確認する必要がなく、回路構成の簡素化が図れ、ＣＰＵ側の制御負担も軽減される。
【発明を実施するための最良の形態】
【００１１】
本発明に係る表示制御用回路（以下、適宜「本発明回路」という。）の一実施の形態につき、図面に基づいて説明する。
【００１２】
図１に、本発明回路の制御回路部１の回路例を示す。図１に示すように、制御回路部１は、３つの回路ブロック２〜４を備えてなり、表示データ記憶用のランダムアクセスメモリ（以下、「表示ＲＡＭ」と称す。図示せず）から表示データをリード（読み出）し表示装置（図示せず）へ転送する転送期間を規定するための転送命令信号ＬＯＡＤａｒを出力する。３つの回路ブロック２〜４の内の１つは、第１の基準クロックＲＩＮＧ１、ＲＩＮＧ１Ｂを発振する第１発振回路１７を含む第１回路ブロック２であり、他の１つは、第２の基準クロックＲＩＮＧ２、ＲＩＮＧ２Ｂを発振する第２発振回路３９を含み、転送命令信号ＬＯＡＤａｒを生成する第２回路ブロック３であり、残りの１つは、第１または第２基準クロックＲＩＮＧ１Ｂ、ＲＩＮＧ２Ｂのクロック数をカウントするカウンタ回路を構成する第３回路ブロック４である。
【００１３】
図１中、信号名の最後に“Ｂ”を付してある信号は、“Ｌ” （低レベル）期間にアクティブとなる信号であり、同じ信号名で最後に“Ｂ”を付している信号と付していない信号が存在する場合、両信号の信号レベルは相互に反転関係にある。例えば、第１の基準クロックＲＩＮＧ１、ＲＩＮＧ１Ｂが該当する。
【００１４】
制御回路部１への外部からの入力信号は、ＬＯＡＤ信号、ＳＥＬＣＰＵ信号及びＡＣＬＢ信号の３つである。ＬＯＡＤ信号は表示データのリード要求信号（ＲＡＭから表示装置への転送要求信号）であり、ＳＥＬＣＰＵ信号はＣＰＵのアクセス要求信号である。何れも、入力レベルが“Ｈ”（高レベル）期間が、夫々の要求が有効なアクセス期間である。ＡＣＬＢ信号は、制御回路部１の全体に対するリセット信号であり、“Ｌ” （低レベル）期間において、各回路ブロック２〜４をリセットする。
【００１５】
また、図１中、符号１２、３２、４３、４４で示す論理回路は、Ｄ型フリップフロップであり、クロック端子ＣＫへの入力信号の立ち上がりタイミングにてデータ入力端子Ｄへの入力信号値をラッチし、ラッチされていたデータをデータ出力端子Ｑに出力する。データ出力端子ＱＢからはデータ出力端子Ｑから出力される出力信号の反転信号が出力される。リセット端子Ｒに“Ｈ”信号が入力されると、入力データのラッチはリセットされ、データ出力端子Ｑの出力は“Ｌ” （低レベル）となる。
【００１６】
第１発振回路１７と第２発振回路３９は、夫々リングオシレータで構成されており、第１発振回路１７と第２発振回路３９中に夫々設けられている回路１６、３６は、例えばインバータ回路を偶数段縦列に接続して構成される遅延回路であり、各発振回路１７、３９の発振周期を調整するために設けられている。
【００１７】
次に、図２〜図４に示すタイミング図を参照しながら、本発明回路の制御回路部１の動作を説明する。
【００１８】
先ず、図２を参照しながら、表示データの転送要求とＣＰＵからのアクセス要求間で競合がない場合を想定して、制御回路部１の概要を説明する。尚、図２〜図４中において、ＬＰは、例えば液晶表示装置での水平同期信号に基づく信号を表し、信号ＬＰの“Ｈ”期間が１水平ラインの表示期間を示す。
【００１９】
ＬＯＡＤ信号の立ち上りにより、第１回路ブロック２のフリップフロップ１２が“Ｈ”レベルの入力データをラッチし、内部信号であるＬＯＡＤｎｅｗ信号が“Ｈ”となる。ＬＯＡＤｎｅｗの信号が“Ｈ”となることにより、第１発振回路１７（リングオシレータ回路）が有効となり発振を開始する。第３回路ブロック４はＲＩＮＧ１のパルスを３回カウントすると、ＲＥＳＥＴ１信号を“Ｈ”にした後、第１回路ブロック２と第３回路ブロック４のフリップフロップ１２、４３、４４をリセットする。この結果、ＬＯＡＤｎｅｗ信号が“Ｌ”となり、第１発振回路１７の発振が停止する。ＲＥＳＥＴ１信号は、第３回路ブロック４から第１基準クロックＲＩＮＧ１Ｂに基づいて出力されるＲＥＳＥＴ信号である。
【００２０】
図２に示すケースでは、ＣＰＵからのアクセス要求はなくＳＥＬＣＰＵ信号は“Ｌ”のままであるため、第２回路ブロック３のフリップフロップ３２は動作せず、ＬＯＡＤａｒ信号はＬＯＡＤｎｅｗ信号と同じ波形となる。ＬＯＡＤａｒ信号が“Ｈ”期間に、表示ＲＡＭから表示データのリード（転送）が完了するように、遅延回路１６のトランジスタサイズ及び段数等が調整されている。
【００２１】
図１に示す制御回路部１では、内部の第１発振回路１７の発振周期をカウントしてＬＯＡＤａｒ信号の“Ｈ”期間（表示データの転送期間に相当）を設定しているため、電源電圧等の変化による遅延時間の変化に対して、３回の基準クロックをカウントする期間は必ず確保され、ロジック的に動作が変化することはない。しかしながら、基準クロックの発振周期は遅延回路を用いたリングオシレータで構成されているため、遅延回路１６、３６の遅延時間の変化に伴い、発振周期が変化する。
【００２２】
図１に示す制御回路部１は、表示ＲＡＭ（図示せず）と同じ半導体基板上に構成されているため、表示ＲＡＭと制御回路部１は同じ製造工程にて作製される。第１または第２発振回路１７、３９の発振周期をカウントしてＬＯＡＤａｒ信号の“Ｈ”期間が決定するため、表示ＲＡＭのトランジスタ動作が遅くなった場合、遅延回路１６、３６を各別に含む発振回路１７、３９の動作も遅くなり、表示ＲＡＭの転送速度の低下に対して、ＬＯＡＤａｒ信号の“Ｈ”期間も長くなり、読み出しエラーを防止できる。
【００２３】
次に、図３を参照して、表示データの転送要求期間中にＣＰＵのアクセス要求が発生した場合の競合回避動作について説明する。
【００２４】
ＬＯＡＤ信号の立ち上りにより、第１回路ブロック２のフリップフロップ１２が“Ｈ”レベルをラッチし、ＬＯＡＤｎｅｗの信号が“Ｈ”となる。ＬＯＡＤｎｅｗ信号が“Ｈ”となることにより、第１発振回路１７（リングオシレータ回路）が有効となり発振を開始するが、第３回路ブロック４のカウンタ回路のカウント動作が終了する前に、ＣＰＵからのアクセス要求が発生し、ＳＥＬＣＰＵが“Ｈ”となったため、競合検出状態を示すＬＯＡＤｎｅｗ信号とＳＥＬＣＰＵ信号の論理積（ＡＮＤ）信号であるＡＢＤＣＴ信号が“Ｈ”となり、第１回路ブロック２と第３回路ブロック４のフリップフロップ４３、４４がリセットされ、ＬＯＡＤｎｅｗ、ＬＯＡＤａｒの信号が“Ｌ”となり表示ＲＡＭからのリード（転送）が中止され、ＣＰＵアクセスのみとなり、競合が回避される。尚、図１ではＬＯＡＤｎｅｗ信号とＳＥＬＣＰＵ信号のＮＡＮＤ（否定論理積）信号であるＡＢＤＣＴＢ信号が第２回路ブロック３にて生成され、ＡＢＤＣＴ信号が“Ｈ”となる代わりに、ＡＢＤＣＴＢ信号が“Ｌ”となる。論理的には両者は全く等価な動作であり、フリップフロップ１２、４３、４４のリセット動作を行うのは“Ｈ”レベルでアクティブとなる信号であるため、説明の都合上、ＡＢＤＣＴ信号を用いて説明する。
【００２５】
ＡＢＤＣＴ信号が“Ｈ”になることにより、第２回路ブロック３のフリップフロップ３２のデータ入力端子Ｄの前段の２つのＮＯＲ回路２２、２３で構成されているラッチ回路のＮＯＲ回路２３の出力に“Ｈ”がラッチされ、ＳＥＬＣＰＵ信号の立下りにおいて、第２回路ブロック３のフリップフロップ３２が動作し、データ出力端子Ｑからの出力信号であるＰＬＵＳ信号を“Ｈ”にし、第２回路ブロック３の第２発振回路３９が発振を開始する。つまり、第２回路ブロック３はＣＰＵのアクセス要求が終了後動作を開始する回路である。第２回路ブロック３の発振クロック（第２基準クロック）は、図２の説明と同様に第３回路ブロック４にてカウントされ、３クロックをカウントして、ＲＥＳＥＴ２信号を“Ｈ”にした後に、第１回路ブロック２、第２回路ブロック３、及び、第３回路ブロック４の各フリップフロップをリセットする。このため、ＰＬＵＳ信号も“Ｌ”となりＬＯＡＤａｒの“Ｈ”期間も終了する。ＲＥＳＥＴ２信号は、第３回路ブロック４から第２基準クロックＲＩＮＧ２Ｂに基づいて出力されるＲＥＳＥＴ信号である。
【００２６】
第２回路ブロック３の遅延回路３６は第１回路ブロック２の遅延回路１６と同じ構成にすることにより、第１回路ブロック２で生成される表示データの転送期間と第２回路ブロック３で生成される表示データの転送期間は同じになる。第１回路ブロック２にて生成されたＬＯＡＤａｒ信号の最初の“Ｈ”期間はＣＰＵのアクセス要求により中断されたため、表示データの転送は終了していない可能性がある。しかしながら、第２回路ブロック３にて生成されたＬＯＡＤａｒ信号の２回目の“Ｈ”期間にて表示ＲＡＭの表示データの転送（リード動作）を始めから開始するため、表示データの転送期間を確保することができ、確実に表示データの表示装置への転送が完了する。
【００２７】
上述の如く、本発明回路の制御回路部１によれば、表示データの転送要求期間中にＣＰＵのアクセス要求があった場合、表示データの転送処理を中止することにより競合を回避し、ＣＰＵのアクセス要求が解除された後に、表示データを再度転送することが可能となる。
【００２８】
次に、ＣＰＵのアクセス要求期間中に表示データの転送要求が発生した場合について、図４を参照して説明する。
【００２９】
ＬＯＡＤ信号の立ち上りにより、第１回路ブロック２のフリップフロップ１２が“Ｈ”レベルをラッチし、ＬＯＡＤｎｅｗの信号が“Ｈ”となる。しかしながら、ＳＥＬＣＰＵの信号が“Ｈ”であるため、ＡＢＤＣＴ信号が直ぐに“Ｈ”となり、第１回路ブロック２と第３回路ブロック４のフリップフロップ１２、４３、４４がリセットされ、ＬＯＡＤｎｅｗ信号とＬＯＡＤａｒ信号は一旦“Ｈ”となるが、直ぐに“Ｌ”となる。この結果、競合が回避される。
【００３０】
ＣＰＵのアクセス要求が終了することにより、ＳＥＬＣＰＵ信号が立ち下がり、第２回路ブロック３が動作を開始し、図３に示す競合の説明で述べた競合解除（ＣＰＵのアクセス要求の解除）後の動作と同様、第２回路ブロック３のフリップフロップ３２が動作してＰＬＵＳ信号を“Ｈ”とし、第２回路ブロック３の第２発振回路３９が発振を開始する。第２回路ブロック３の発振クロック（第２基準クロック）は第３回路ブロック４のカウンタ回路にてカウントされ、３クロックをカウント、ＲＥＳＥＴ２信号を“Ｈ”にした後に、第１回路ブロック２と第２回路ブロック３と第３回路ブロック４の全てのフリップフロップ１２、３２、４３、４４をリセットする。このため、ＰＬＵＳ信号も“Ｌ”となりＬＯＡＤａｒ信号が“Ｌ”となって、転送期間（ＬＯＡＤａｒ信号の“Ｈ”期間）も終了する。
【００３１】
上述の如く、本発明回路の制御回路部１によれば、ＣＰＵのアクセス要求期間中に表示データの転送要求があった場合も、競合を回避し、ＣＰＵのアクセス要求が解除された後に、表示データを再度転送することが可能となる。
【００３２】
上記実施形態では、本発明回路の制御回路部１を３つの回路ブロックで構成し、第１回路ブロック２で、発振停止中に表示ＲＡＭから表示装置への表示データの転送要求を受け取ると発振を開始し、発振中にＣＰＵからアクセス要求を受け取るか、カウンタ回路が第１基準クロックを所定数（上記実施形態では３回）カウントすると発振を停止する第１発振回路１７を形成し、第２回路ブロック３で、発振停止中にＣＰＵからのアクセス要求の解除（停止）により発振を開始し、発振中にカウンタ回路が第２基準クロックを所定数カウントすると発振を停止する第２発振回路３９を形成する回路構成を説明したが、第１発振回路１７と第２発振回路３９の機能を一体化させて構成しても構わない。つまり、１つの発振回路が、発振停止中に表示ＲＡＭから表示装置への表示データの転送要求を受け取ると発振を開始し、発振中にＣＰＵからアクセス要求を受け取ると発振を停止し、アクセス要求の解除（停止）により停止した発振を再開するように構成しても構わない。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る表示制御用回路の一実施形態における要部回路構成例を示す論理回路図
【図２】本発明に係る表示制御用回路の一実施形態における動作タイミングを示すタイミング図
【図３】本発明に係る表示制御用回路の一実施形態における動作タイミングを示すタイミング図
【図４】本発明に係る表示制御用回路の一実施形態における動作タイミングを示すタイミング図
【符号の説明】
【００３４】
１：    本発明に係る表示制御用回路の制御回路部
２：    第１回路ブロック
３：    第２回路ブロック
４：    第３回路ブロック
１０、１１、１４、１５：  インバータ回路
２１、２４、２５、２７、２８：  インバータ回路
３０、３１、３４、３５、３８：  インバータ回路
４１、４２、４６：  インバータ回路
５０、５１、５４：  インバータ回路
１２、３２、４３、４４：  Ｄ型フリップフロップ
１３、２０、２６、２９、３３、４０、４５、５２：  ＮＡＮＤ回路
２２、２３、３７、５３：  ＮＯＲ回路
１６、３６：  遅延回路
１７：  第１発振回路
３９：  第２発振回路
ＲＩＮＧ１、ＲＩＮＧ１Ｂ：  第１の基準クロック
ＲＩＮＧ２、ＲＩＮＧ２Ｂ：  第２の基準クロック
ＬＯＡＤａｒ：  転送命令信号
ＬＯＡＤ：  転送要求信号（リード要求信号）
ＳＥＬＣＰＵ：  ＣＰＵのアクセス要求信号
ＡＣＬＢ：  制御回路部の全体に対するリセット信号
ＡＢＤＣＴＢ：  内部信号（転送要求とアクセス要求の競合検出信号の反転信号）
ＬＯＡＤｎｅｗ：  内部信号（転送要求信号）
ＲＥＳＥＴ、ＲＥＳＥＴ１、ＲＥＳＥＴ２：  内部信号（リセット信号）
ＰＬＵＳ：  内部信号（ＰＬＵＳ信号）
【図１】
2005300648.tif 000003
【図２】
2005300648.tif 000004
【図３】
2005300648.tif 000005
【図４】
2005300648.tif 000006