(57)【要約】【課題】  層間絶縁膜の周縁から内部に向けて伝播するクラックの進行を確実に止め、信頼性の高い半導体装置を提供する。【解決手段】  半導体装置１０１は、主表面を有するシリコン基板と、主表面上に形成されたメモリセルと、メモリセルを覆うように主表面上に形成された層間絶縁膜とを備える。層間絶縁膜は、頂面と、頂面から主表面にまで連なる周縁５４とを有する。層間絶縁膜には、メモリセルと周縁５４との間に位置して、主表面に対して平行に延在し、かつ互いに間隔を隔てて所定の方向に延びる溝１１ｍおよび１１ｎと、溝１１ｍおよび１１ｎから枝分かれし、溝１１ｍおよび１１ｎが延びる方向とは異なる方向に延びる溝１１ｐとが形成されている。半導体装置１０１は、さらに、溝１１ｍ、１１ｎおよび１１ｐを充填する金属膜１２ｍ、１２ｎおよび１２ｐを備える。【選択図】        図２
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【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面上に形成された半導体素子と、
頂面と、前記頂面から前記主表面にまで連なる周縁とを有し、前記半導体素子を覆うように前記主表面上に形成された層間絶縁膜とを備え、
前記層間絶縁膜には、前記半導体素子と前記周縁との間に位置して、前記主表面に対して平行に延在し、かつ互いに間隔を隔てて所定の方向に延びる帯状の第１および第２の溝部と、前記第１および第２の溝部から枝分かれし、前記第１および第２の溝部が延びる方向とは異なる方向に延びる複数の第３の溝部とが形成されており、さらに、
前記第１、第２および第３の溝部を充填する金属を備える、半導体装置。
【請求項２】
前記第３の溝部は、前記第１の溝部と前記第２の溝部との間に形成されている、請求項１に記載の半導体装置。
【請求項３】
前記第３の溝部は、前記第１の溝部と前記第２の溝部とを連結している、請求項１または２に記載の半導体装置。
【請求項４】
前記第１、第２および第３の溝部は、前記頂面から前記主表面にまで達している、請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１および第２の溝部は、前記半導体素子が形成された領域を囲むように前記周縁に沿って形成されている、請求項１から４のいずれか１項に記載の半導体装置。
【請求項６】
前記層間絶縁膜は、互いに種類が異なり、前記主表面上に順次形成された第１および第２の部分を含む、請求項１から５のいずれか１項に記載の半導体装置。
【請求項７】
主表面を有する半導体基板と、
前記主表面上に形成された半導体素子と、
頂面と、前記頂面から前記主表面にまで連なる周縁とを有し、前記半導体素子を覆うように前記主表面上に形成された層間絶縁膜とを備え、
前記層間絶縁膜には、前記半導体素子と前記周縁との間に位置して、前記主表面に対して平行に延在し、かつ所定の間隔ごとに互いに交差するように延びる帯状の第１および第２の溝部が形成されており、さらに、
前記第１および第２の溝部を充填する金属を備える、半導体装置。
【請求項８】
前記第１および第２の溝部は、前記頂面から前記主表面にまで達している、請求項７に記載の半導体装置。
【請求項９】
前記第１および第２の溝部は、前記半導体素子が形成された領域を囲むように前記周縁に沿って形成されている、請求項７または８に記載の半導体装置。
【請求項１０】
前記層間絶縁膜は、互いに種類が異なり、前記主表面上に順次形成された第１および第２の部分を含む、請求項７から９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般的には、半導体装置に関し、より特定的には、半導体基板上に多層の層間絶縁膜が形成された半導体装置に関する。
【背景技術】
【０００２】
従来、保護膜と機能配線との密着性を確保することを目的とした半導体ウェハおよびその製造方法が、特開平８−１７２０６２号公報に開示されている（特許文献１）。特許文献１に開示されている半導体ウェハでは、基板上の半導体装置領域に形成された機能配線と、ダイシング・ソーによって切断されるスクライブラインとの間に位置して、保護膜にスクライブラインに沿った周縁パターンが形成されている。このような周縁パターンを形成することによって、ダイシング・ソーによる切断時、スクライブラインに沿った保護膜の周縁に加わる力が、周縁パターンより内側に伝わることを防止できる。
【０００３】
また別に、ウェハを切り分けて半導体チップを得る際の割れが電子素子領域の内部に浸入することを防止する半導体チップおよびその製造方法が、特開平３−３０３５７号公報に開示されている（特許文献２）。さらに別に、チップの内部または周縁部においてスパッタ膜のカバレージ不良に起因する膜剥がれを防止する半導体装置およびその製造方法が、特開平１１−３４０１６７号公報に開示されている（特許文献３）。
【特許文献１】特開平８−１７２０６２号公報
【特許文献２】特開平３−３０３５７号公報
【特許文献３】特開平１１−３４０１６７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
このように特許文献１に開示された半導体ウェハでは、ダイシング・ソーによる切断時のダメージを軽減するため、保護膜に周縁パターンを形成している。しかし、保護膜にダメージが及ぶのは、ダイシング・ソーによる切断時のみではない。たとえば、半導体基板上に多層の層間絶縁膜を形成した場合、各々の層間絶縁膜が有する吸湿性や熱膨張率等の違いから、層間絶縁膜の内部または積層された層間絶縁膜の境界部においてクラックが発生する。また、半導体装置が高温、多湿の環境下で使用される場合、層間絶縁膜が水分を吸収することによってクラックが発生する。
【０００５】
これらのクラックはまず大気に触れる層間絶縁膜の周縁で発生し、その後、層間絶縁膜の内部に向けて伝播するが、特許文献１に開示されている周縁パターンによってもこのクラックの伝播を確実に止めることはできない。このため、クラックが半導体装置の内部にまで達し、半導体装置の信頼性に悪影響を与えるという問題が発生する。また、特許文献２に開示された半導体チップおよび特許文献３に開示された半導体装置によっても、このような問題は解決されるものではない。
【０００６】
そこでこの発明の目的は、上記の課題を解決することであり、層間絶縁膜の周縁から内部に向けて伝播するクラックの進行を確実に止め、信頼性の高い半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
この発明に従った半導体装置は、主表面を有する半導体基板と、主表面上に形成された半導体素子と、半導体素子を覆うように主表面上に形成された層間絶縁膜とを備える。層間絶縁膜は、頂面と、頂面から主表面にまで連なる周縁とを有する。層間絶縁膜には、半導体素子と周縁との間に位置して、主表面に対して平行に延在し、かつ互いに間隔を隔てて所定の方向に延びる帯状の第１および第２の溝部と、第１および第２の溝部から枝分かれし、第１および第２の溝部が延びる方向とは異なる方向に延びる複数の第３の溝部とが形成されている。半導体装置は、さらに、第１、第２および第３の溝部を充填する金属を備える。
【発明の効果】
【０００８】
この発明に従えば、層間絶縁膜の周縁から内部に向けて伝播するクラックの進行を確実に止め、信頼性の高い半導体装置を提供することができる。
【発明を実施するための最良の形態】
【０００９】
この発明の実施の形態について、図面を参照して説明する。
【００１０】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置が取り出される半導体ウェハを示す斜視図である。図１を参照して、半導体ウェハ１００は、シリコン基板と、シリコン基板上に形成された半導体素子とから構成されている。半導体ウェハの表面には、ダイシングライン１１０が格子状に形成されている。ダイシングソーを用いて、半導体ウェハ１００をダイシングライン１１０に沿って切断することによって、半導体ウェハ１００からチップ状の半導体装置１０１が取り出される。
【００１１】
図２は、図１中の矢印ＩＩ−ＩＩ線上に沿った断面図である。図２を参照して、図１中の半導体ウェハ１００から取り出された半導体装置１０１の所定の一断面が示されている。半導体装置１０１は、平面的に矩形形状を有し、その外形をなす周縁５４は、図１中のダイシングライン１１０に沿った切断面によって構成されている。２点鎖線５２に囲まれたメモリセル領域には、半導体素子としてのメモリセルが形成されている。
【００１２】
図３は、図２中の矢印ＩＩＩ−ＩＩＩ線上に沿った断面図である。図４は、図２中の矢印ＩＶ−ＩＶ線上に沿った断面図である。図２から図４を参照して、シリコン基板１の主表面１ａ上には、層間絶縁膜２および３が順次形成されている。層間絶縁膜２は、主表面１ａに形成され、メモリセル領域に位置する図示しないメモリセルを覆っている。層間絶縁膜２および３は、互いに種類が異なり、吸湿性や熱膨張率に差を有する材料からそれぞれ形成されている。層間絶縁膜２および３を形成する材料としては、たとえば、ＴＥＯＳ（tetra ethyl ortho silicate）、ＢＰＴＥＯＳ、ＦＳＧ（F-doped silicate glass）、リン（Ｐ）またはボロン（Ｂ）が所定の濃度でドープされたシリコン酸化膜、およびシリコン窒化膜などが挙げられる。
【００１３】
層間絶縁膜３は、主表面１ａに対して平行に延在する頂面５３を有する。層間絶縁膜２および３は、その頂面５３から主表面１ａに向けて延びる周縁５４を有する。層間絶縁膜２および３には、２点鎖線５２に囲まれたメモリセル領域に位置して、頂面５３から主表面１ａに達するホール３１が形成されている。ホール３１は、複数形成されており、マトリクス状に配置されている。ホール３１の内部は、タングステン（Ｗ）またはアルミニウム（Ａｌ）などからなる金属膜３２によって充填されている。
【００１４】
層間絶縁膜２および３には、２点鎖線５２に囲まれたメモリセル領域の外側に位置して、溝１１ｍおよび１１ｎが形成されている。溝１１ｎは、矩形形状に延在する周縁５４に沿って延びている。溝１１ｍは、溝１１ｎの内側において、溝１１ｎに対して平行に延びている。溝１１ｍと溝１１ｎとは、所定の間隔を隔てて形成されている。溝１１ｍおよび１１ｎは、メモリセル領域を囲むように形成されている。
【００１５】
層間絶縁膜２および３には、溝１１ｍと溝１１ｎとの間に位置して、溝１１ｐが形成されている。溝１１ｐは、間隔を隔てて複数形成されており、溝１１ｍと溝１１ｎとを接続している。溝１１ｐは、接続する溝１１ｍおよび１１ｎが延びる方向に直交方向に延びている。溝１１ｍ、１１ｎおよび１１ｐの内部は、タングステンまたはアルミニウムなどからなる金属膜１２ｍ、１２ｎおよび１２ｐによってそれぞれ充填されている。溝１１ｍ、１１ｎおよび１１ｐの内部は、ホール３１を充填する金属膜３２と同一材料によって充填されている。溝１１ｍ、１１ｎおよび１１ｐを充填する金属膜１２ｍ、１２ｎおよび１２ｐによって、メモリセル領域を囲むシールリング（seal ring）が構成されている。このシールリングは、元々、防湿機構として設けられており、周縁５４から吸収された湿気が半導体装置１０１に悪影響を与えることを防止している。
【００１６】
層間絶縁膜３の頂面５３上には、金属膜３２に接触するようにメタル配線３３が複数形成されている。層間絶縁膜３の頂面５３上には、金属膜１２ｍおよび１２ｎに接触するように、メタル配線１３ｍおよび１３ｎがそれぞれ形成されている。メタル配線１３ｍおよび１３ｎは、図２に示す金属膜１２ｍおよび１２ｎが延在するラインに沿って形成されている。メタル配線３３、１３ｍおよび１３ｎは、タングステンまたはアルミニウムなどによって形成されている。
【００１７】
層間絶縁膜３上には、メタル配線３３、１３ｍおよび１３ｎを覆うように、ＴＥＯＳなどからなる層間絶縁膜４が形成されている。層間絶縁膜４には、メタル配線３３に達するホール３４が形成されている。層間絶縁膜４には、メタル配線１３ｍおよび１３ｎに達する溝１４ｍおよび１４ｎがそれぞれ形成されている。溝１４ｍおよび１４ｎは、平面的に溝１１ｍおよび１１ｎと重なる位置にそれぞれ形成されている。ホール３４ならびに溝１４ｍおよび１４ｎの内部は、タングステンまたはアルミニウムなどからなる金属膜３５、１５ｍおよび１５ｎによってそれぞれ充填されている。層間絶縁膜４には、メタル配線１３ｍおよび１３ｎと、金属膜１５ｍおよび１５ｎとによって、メモリセル領域を囲むシールリングがさらに構成されている。
【００１８】
層間絶縁膜４の頂面上には、金属膜３５に接触するようにメタル配線３６が複数形成されている。層間絶縁膜４の頂面上には、金属膜１５ｍおよび１５ｎに接触するように、メタル配線１６ｍおよび１６ｎがそれぞれ形成されている。メタル配線１６ｍおよび１６ｎは、図２に示す金属膜１２ｍおよび１２ｎが延在するラインに沿って形成されている。メタル配線３６、１６ｍおよび１６ｎは、タングステンまたはアルミニウムなどによって形成されている。
【００１９】
層間絶縁膜４上には、メタル配線３６、１６ｍおよび１６ｎを覆うように、ＴＥＯＳなどからなる層間絶縁膜５が形成されている。層間絶縁膜５には、メタル配線３６に達するホール３７が複数形成されている。層間絶縁膜５には、メタル配線１６ｍおよび１６ｎに達する溝１７ｍおよび１７ｎがそれぞれ形成されている。溝１７ｍおよび１７ｎは、平面的に溝１１ｍおよび１１ｎと重なる位置にそれぞれ形成されている。ホール３７ならびに溝１７ｍおよび１７ｎの内部は、タングステンまたはアルミニウムなどからなる金属膜３８、１８ｍおよび１８ｎによってそれぞれ充填されている。層間絶縁膜５には、メタル配線１６ｍおよび１６ｎと、金属膜１８ｍおよび１８ｎとによって、メモリセル領域を囲むシールリングがさらに構成されている。
【００２０】
層間絶縁膜５の頂面上には、金属膜３８に接触するようにメタル配線３９が複数形成されている。層間絶縁膜５の頂面上には、金属膜１８ｍおよび１８ｎに接触するように、メタル配線１９ｍおよび１９ｎがそれぞれ形成されている。メタル配線１９ｍおよび１９ｎは、図２に示す金属膜１２ｍおよび１２ｎが延在するラインに沿って形成されている。メタル配線３９、１９ｍおよび１９ｎは、タングステンまたはアルミニウムなどによって形成されている。
【００２１】
層間絶縁膜５の頂面上には、メタル配線３９、１９ｍおよび１９ｎを覆うように、たとえばポリイミドからなる保護膜６が形成されている。なお、図示しないが、保護膜６には、メタル配線３９、１９ｍおよび１９ｎなどに電気的に接続された複数の電極が形成されている。
【００２２】
図５から図８は、図３中の半導体装置の製造方法の工程を示す断面図である。以下、図５から図８および図３を参照して、図３中の半導体装置の製造方法について説明する。
【００２３】
図５を参照して、シリコン基板１の主表面１ａ上に、互いに異なる材料からなる層間絶縁膜２および３を順次堆積する。図６を参照して、層間絶縁膜２および３に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、主表面１ａに達するホール３１ならびに溝１１ｍ、１１ｎおよび１１ｐを形成する。ホール３１ならびに溝１１ｍ、１１ｎおよび１１ｐを充填するように金属膜を堆積し、ホール３１ならびに溝１１ｍ、１１ｎおよび１１ｐの内部に金属膜３２、１２ｍ、１２ｎおよび１２ｐをそれぞれ形成する。
【００２４】
相対的に大きい面積を有する部分と相対的に小さい面積を有する部分とを同時にエッチングする場合、一般的には、相対的に大きい面積を有する部分の方がエッチングされやすい。このため、相対的に大きい面積を有する溝と、相対的に小さい面積を有するホールとを同時にエッチングする場合、両者の間でエッチングレートに差が生じてしまう。上述の工程では、溝１１ｍおよび１１ｎをホール３１と同時にエッチングしているが、溝１１ｍと溝１１ｎとは、間隔を隔てて形成されている。このため、溝１１ｍおよび１１ｎの２倍の溝幅を有する１つの溝を形成する場合と比較して、本実施の形態の方がエッチングの制御性に優れている。
【００２５】
図７を参照して、層間絶縁膜３の頂面５３上に所定形状を有するメタル配線３３、１３ｍおよび１３ｎを形成する。メタル配線３３、１３ｍおよび１３ｎを覆うように層間絶縁膜４を形成する。
【００２６】
図８を参照して、層間絶縁膜４に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、メタル配線３３、１３ｍおよび１３ｎに達するホール３４ならびに溝１４ｍおよび１４ｎを形成する。ホール３４ならびに溝１４ｍおよび１４ｎの内部に、金属膜３５、１５ｍおよび１５ｎをそれぞれ形成し、さらに、層間絶縁膜４の頂面上に所定形状を有するメタル配線３６、１６ｍおよび１６ｎを形成する。メタル配線３６、１６ｍおよび１６ｎを覆うように層間絶縁膜５を形成する。
【００２７】
図３を参照して、層間絶縁膜５に所定のフォトリソグラフィ工程およびエッチング工程を行なうことによって、メタル配線３６、１６ｍおよび１６ｎに達するホール３７ならびに溝１７ｍおよび１７ｎを形成する。ホール３７ならびに溝１７ｍおよび１７ｎの内部に、金属膜３８、１８ｍおよび１８ｎをそれぞれ形成し、さらに、層間絶縁膜５の頂面上に所定形状を有するメタル配線３９、１９ｍおよび１９ｎを形成する。メタル配線３９、１９ｍおよび１９ｎを覆うように保護膜６を形成する。以上の工程により、図３中に示す半導体装置が完成する。
【００２８】
なお、本実施の形態における半導体装置１０１では、各層間絶縁膜の頂面上に形成されたメタル配線が、メモリセル領域を囲むシールリングの一部を構成している。このため、たとえば図８に示す工程において、メタル配線１３ｍおよび１３ｎに達する溝１４ｍおよび１４ｎを形成すれば、上下層で連続するシールリングを形成することができる。この場合、層間絶縁膜３の頂面５３に露出する金属膜１２ｍおよび１２ｎに達する溝１４ｍおよび１４ｎを形成する場合と比較して、フォトリソグラフィ工程時のマスクずれが問題となりにくい。このため、溝１４ｍおよび１４ｎを形成する際のフォトリソグラフィ工程を容易に行なうことができる。
【００２９】
この発明の実施の形態１における半導体装置１０１は、主表面１ａを有する半導体基板としてのシリコン基板１と、主表面１ａ上に形成された半導体素子としてのメモリセルと、メモリセルを覆うように主表面１ａ上に形成された層間絶縁膜２および３とを備える。層間絶縁膜２および３は、頂面５３と、頂面５３から主表面１ａにまで連なる周縁５４とを有する。層間絶縁膜２および３には、メモリセルと周縁５４との間に位置して、主表面１ａに対して平行に延在し、かつ互いに間隔を隔てて所定の方向に延びる帯状の第１および第２の溝部としての溝１１ｍおよび１１ｎと、溝１１ｍおよび１１ｎから枝分かれし、溝１１ｍおよび１１ｎが延びる方向とは異なる方向に延びる複数の第３の溝部としての溝１１ｐとが形成されている。半導体装置１０１は、さらに、溝１１ｍ、１１ｎおよび１１ｐを充填する金属膜１２ｍ、１２ｎおよび１２ｐを備える。
【００３０】
溝１１ｐは、溝１１ｍと溝１１ｎとの間に形成されている。溝１１ｐは、溝１１ｍと１１ｎとを連結している。溝１１ｍ、１１ｎおよび１１ｐは、頂面５３から主表面１ａにまで達している。溝１１ｍおよび１１ｎは、メモリセルが形成された領域（２点鎖線５２に囲まれた領域）を囲むように周縁５４に沿って形成されている。層間絶縁膜は、互いに種類が異なり、主表面１ａ上に順次形成された第１および第２の部分としての層間絶縁膜２および３を含む。
【００３１】
なお、本実施の形態では、溝１１ｐを層間絶縁膜２および３の２層に設けたが、溝１１ｐを層間絶縁膜４および５にまで延在させても良い。この場合、現状、層間絶縁膜２および３に形成されているシールリング構造が、層間絶縁膜２から５までの４層に構築されることとなる。
【００３２】
このように構成された半導体装置１０１によれば、メモリセルと周縁５４との間には、溝１１ｍ、１１ｎおよび１１ｐに金属膜が充填されることによってシールリングが形成されている。このため、周縁５４で発生し、周縁５４から２点鎖線５２に囲まれたメモリセル領域に向かって伝播するクラックが、メモリセル領域にまで達することを防止できる。またこれにより、層間絶縁膜がシリコン基板１の主表面１ａ上から剥がれることを防止できる。
【００３３】
図９は、図３中の半導体装置に発生したクラックの状態を示す断面図である。図２および図９を参照して、周縁５４で発生したクラック４１は、初め金属膜１２ｎからなるシールリングに達する。この際、金属膜１２ｎが抵抗となり、クラック４１が伝播する力は弱められる。また、シールリングの一部は、金属膜１２ｍおよび１２ｎから枝分かれした金属膜１２ｐによって構成されている。このため、層間絶縁膜２および３とシールリングとの接触面積は増大し、シールリングは、層間絶縁膜２および３に対して機械的に噛み合った状態で形成される。このようなアンカー効果によりシールリングは層間絶縁膜２および３中で確実に支持されるため、クラック４１に対するシールリングの抵抗力を増大させることができる。以上の理由から、クラック４１の進行は、金属膜１２ｎと金属膜１２ｍとの間の層間絶縁膜中で止まるか、金属膜１２ｍからなるシールリング中で止まる。
【００３４】
また本実施の形態では、溝１１ｍと溝１１ｎとは、溝１１ｐによって接続されている。このため、金属膜１２ｐが金属膜１２ｎおよび１２ｍを連結する形態で設けられている。これにより、上述のアンカー効果による効果を特に大きく得ることができる。
【００３５】
また、溝１１ｐは、溝１１ｍと溝１１ｎとの間に位置するため、シールリングは、溝１１ｍと溝１１ｎとの間の領域に形成されている。このため、シールリングを形成する面積を保ったまま、金属膜１２ｐを設けたことによる上述の効果を得ることができる。これにより、半導体装置の小型化も同時に図ることができる。
【００３６】
また、半導体装置１０１では、金属膜１２ｍ、１２ｎおよび１２ｐから構成されるシールリングが、層間絶縁膜３の頂面５３から主表面１ａまで連続して形成されている。さらに、このシールリングは、半導体装置１０１のメモリセル領域を完全に囲むように形成されている。これらの理由から、周縁５４のいずれの位置でクラックが発生した場合にも、クラックがメモリセル領域内にまで達することを確実に防止できる。
【００３７】
なお、本実施の形態のように層間絶縁膜２および３が互いに異なる材料で形成されている場合、その吸湿性や熱膨張率などの違いから、層間絶縁膜２と層間絶縁膜３との境界部にクラックが発生しやすい。このため、本発明は、このような構成を備える半導体装置１０１において、特に有効に利用することができる。また一方で、半導体基板上に単層の層間絶縁膜が形成された半導体装置においても、水分を吸収した周縁からクラックが発生する場合がある。このため、本発明は、このような半導体装置においても、有効に利用することができる。
【００３８】
（実施の形態２）
図１０は、この発明の実施の形態２における半導体装置を示す断面図である。図１０では、実施の形態１において図２に示した断面に相当する形状が表わされている。実施の形態２における半導体装置は、実施の形態１における半導体装置と基本的には同様の構造を備えるが、層間絶縁膜に形成されたシールリングの形状のみが異なる。以下、重複する構造については、説明を省略する。
【００３９】
図１０を参照して、層間絶縁膜２および３には、２点鎖線５２に囲まれたメモリセル領域の外側に位置して、溝１１ｍおよび１１ｎと、溝１１ｎと溝１１ｍとの間でジグザグ状に延びる溝１１ｐとが形成されている。溝１１ｐは、所定の間隔ごとに溝１１ｎと溝１１ｍとを接続している。溝１１ｐは、接続する溝１１ｎおよび１１ｍが延びる方向に斜め方向に延びている。
【００４０】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、部分的には、周縁５４からメモリセル領域に向けて３本のシールリングが形成されているため、この部分においてクラックの進行を止めるという効果をより大きく得ることができる。
【００４１】
（実施の形態３）
図１１は、この発明の実施の形態３における半導体装置を示す断面図である。図１１では、実施の形態１において図２に示した断面に相当する形状が表わされている。実施の形態３における半導体装置は、実施の形態１における半導体装置と基本的には同様の構造を備えるが、層間絶縁膜に形成されたシールリングの形状のみが異なる。以下、重複する構造については、説明を省略する。
【００４２】
図１１を参照して、層間絶縁膜２および３には、２点鎖線５２に囲まれたメモリセル領域の外側に位置して、溝１１ｍおよび１１ｎと、溝１１ｎと溝１１ｍとの間に位置し、溝１１ｍおよび１１ｎが延在する方向に直交方向に延びる複数の溝１１ｐとが形成されている。溝１１ｐは、溝１１ｎおよび１１ｍの双方から突出しており、一方の溝から突出する溝１１ｐは、他方の溝に向けて延びている。溝１１ｐは、溝１１ｎおよび１１ｍの双方から交互に所定の間隔を隔てて突出している。
【００４３】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。
【００４４】
なお、実施の形態１から３では、溝１１ｐが溝１１ｍと溝１１ｎとの間に形成されている場合についてのみ説明したが、本発明はこれに限定されるものではない。溝１１ｐは、溝１１ｍおよび１１ｎの外側に延びる形状を有していても良い。
【００４５】
（実施の形態４）
図１２は、この発明の実施の形態４における半導体装置を示す断面図である。図１２では、実施の形態１において図２に示した断面に相当する形状が表わされている。実施の形態４における半導体装置は、実施の形態１における半導体装置と基本的には同様の構造を備えるが、層間絶縁膜に形成されたシールリングの形状のみが異なる。以下、重複する構造については、説明を省略する。
【００４６】
図１２を参照して、層間絶縁膜２および３には、２点鎖線５２に囲まれたメモリセル領域の外側に位置して、溝６１ｍが形成されている。溝６１ｍは、メモリセル領域を囲むように周縁５４に沿って延びている。層間絶縁膜２および３には、所定の間隔ごとに溝６１ｍに交差する溝６１ｎが形成されている。溝６１ｎは、９０度ずつ進行方向を変えながら、全体としては溝６１ｍが延在する方向に延びている。溝６１ｎは、溝６１ｍが延在する方向に対して直交方向に溝６１ｍに交差している。溝６１ｍおよび６１ｎの内部は、タングステンまたはアルミニウムなどからなる金属膜６２ｍおよび６２ｎによってそれぞれ充填されている。溝６１ｍおよび６１ｎを充填する金属膜６２ｍおよび６２ｎが、メモリセル領域を囲むシールリングを構成している。
【００４７】
この発明の実施の形態４における半導体装置は、主表面１ａを有する半導体基板としてのシリコン基板１と、主表面１ａ上に形成された半導体素子としてのメモリセルと、メモリセルを覆うように主表面１ａ上に形成された層間絶縁膜２および３とを備える。層間絶縁膜２および３は、頂面５３と、頂面５３から主表面１ａにまで連なる周縁５４とを有する。層間絶縁膜２および３には、メモリセルと周縁５４との間に位置して、主表面１ａに対して平行に延在し、かつ所定の間隔ごとに互いに交差するように延びる帯状の第１および第２の溝部としての溝６１ｍおよび６１ｎが形成されている。半導体装置は、さらに、溝６１ｍおよび６１ｎを充填する金属としての金属膜６２ｍおよび６２ｎを備える。
【００４８】
溝６１ｍおよび６１ｎは、頂面５３から主表面１ａにまで達している。溝６１ｍおよび６１ｎは、メモリセルが形成された領域を囲むように周縁５４に沿って形成されている。層間絶縁膜は、互いに種類が異なり、主表面１ａ上に順次形成された第１および第２の部分としての層間絶縁膜２および３を含む。
【００４９】
このように構成された半導体装置によれば、メモリセルと周縁５４との間には、溝６１ｍおよび６１ｎに金属膜が充填されることによってシールリングが形成されている。溝６１ｍと溝６１ｎとが交差することによって、この溝６１ｍおよび６１ｎを充填する金属膜６２ｍおよび６２ｎは、層間絶縁膜２および３に対して機械的に噛み合った状態で形成されることとなる。このため、シールリングは、既に述べたアンカー効果を得ることができる。したがって、本実施の形態における半導体装置においても、実施の形態１に記載の効果と同様の効果を奏することができる。
【００５０】
また、金属膜６２ｍおよび６２ｎから構成されるシールリングは、層間絶縁膜３の頂面５３から主表面１ａまで連続して形成されている。さらに、このシールリングは、半導体装置のメモリセル領域を囲むように形成されている。このため、これらに起因する効果に関しても、実施の形態１に記載の効果と同様の効果を奏することができる。
【００５１】
さらに、実施の形態１に記載の理由から、本発明に関しても、層間絶縁膜２および３が互いに異なる材料で形成されている半導体装置において、特に有効に利用することができる。また一方で、半導体基板上に単層の層間絶縁膜が形成された半導体装置においても、本発明を有効に利用することができる。
【００５２】
（実施の形態５）
図１３は、この発明の実施の形態５における半導体装置を示す断面図である。図１３では、実施の形態１において図２に示した断面に相当する形状が表わされている。実施の形態５における半導体装置は、実施の形態４における半導体装置と基本的には同様の構造を備えるが、層間絶縁膜に形成されたシールリングの形状のみが異なる。以下、重複する構造については、説明を省略する。
【００５３】
図１３を参照して、層間絶縁膜２および３には、２点鎖線５２に囲まれたメモリセル領域の外側に位置して、周縁５４に沿って延びる溝６１ｍと、所定の間隔ごとに溝６１ｍに交差する溝６１ｎとが形成されている。溝６１ｎは、ジグザグ状に延びて形成されており、溝６１ｍが延在する方向に対して斜め方向に溝６１ｍに交差している。
【００５４】
このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。
【００５５】
（実施の形態６）
図１４は、この発明の実施の形態６における半導体装置を示す断面図である。図１４では、実施の形態１において図２に示した断面に相当する形状が表わされている。実施の形態６における半導体装置は、実施の形態４における半導体装置と基本的には同様の構造を備えるが、層間絶縁膜に形成されたシールリングの形状のみが異なる。以下、重複する構造については、説明を省略する。
【００５６】
図１４を参照して、層間絶縁膜２および３には、２点鎖線５２に囲まれたメモリセル領域の外側に位置して、それぞれジグザグ状に延びる溝６１ｍおよび６１ｎが形成されている。溝６１ｍおよび６１ｎは、同一形状を有するが、互いにずれて形成されている。このため、溝６１ｍと溝６１ｎとは、所定の間隔ごとに交差している。
【００５７】
このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。
【００５８】
（実施の形態７）
図１５は、この発明の実施の形態７における半導体装置を示す断面図である。図１５では、実施の形態１において図２に示した断面に相当する形状が表わされている。実施の形態７における半導体装置は、実施の形態４における半導体装置と基本的には同様の構造を備えるが、層間絶縁膜に形成されたシールリングの形状のみが異なる。以下、重複する構造については、説明を省略する。
【００５９】
図１５を参照して、層間絶縁膜２および３には、所定の間隔ごとに互いに交差する溝６１ｍおよび６１ｎが形成されている。溝６１ｍおよび６１ｎは、互いに交差することによって、蜂巣状のハニカム構造を構成している。
【００６０】
このように構成された半導体装置によれば、実施の形態４に記載の効果と同様の効果を奏することができる。加えて、溝６１ｍおよび６１ｎがハニカム構造を構成することによって、シールリングの強度および剛性を向上させることができる。
【００６１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【００６２】
【図１】この発明の実施の形態１における半導体装置が取り出される半導体ウェハを示す斜視図である。
【図２】図１中の矢印ＩＩ−ＩＩ線上に沿った断面図である。
【図３】図２中の矢印ＩＩＩ−ＩＩＩ線上に沿った断面図である。
【図４】図２中の矢印ＩＶ−ＩＶ線上に沿った断面図である。
【図５】図３中の半導体装置の製造方法の第１工程を示す断面図である。
【図６】図３中の半導体装置の製造方法の第２工程を示す断面図である。
【図７】図３中の半導体装置の製造方法の第３工程を示す断面図である。
【図８】図３中の半導体装置の製造方法の第４工程を示す断面図である。
【図９】図３中の半導体装置に発生したクラックの状態を示す断面図である。
【図１０】この発明の実施の形態２における半導体装置を示す断面図である。
【図１１】この発明の実施の形態３における半導体装置を示す断面図である。
【図１２】この発明の実施の形態４における半導体装置を示す断面図である。
【図１３】この発明の実施の形態５における半導体装置を示す断面図である。
【図１４】この発明の実施の形態６における半導体装置を示す断面図である。
【図１５】この発明の実施の形態７における半導体装置を示す断面図である。
【符号の説明】
【００６３】
１  シリコン基板、１ａ  主表面、２，３  層間絶縁膜、１１ｍ，１１ｎ，１１ｐ，６１ｍ，６１ｎ  溝、１２ｍ，１２ｎ，１２ｐ，６２ｍ，６２ｎ  金属膜、５３  頂面、５４  周縁、１０１  半導体装置。
【図１】
2005129717.tif 000003
【図２】
2005129717.tif 000004
【図３】
2005129717.tif 000005
【図４】
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【図５】
2005129717.tif 000007
【図６】
2005129717.tif 000008
【図７】
2005129717.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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