(57)【要約】【課題】下部電極中の不純物の不活性化を防止することにより、下部電極における空乏層の広がりを抑制し、キャパシタ容量の低減を防止する。【解決手段】半導体基板１００上にポリシリコン膜１１０及びＨＳＧ膜１１２からなる下部電極と、酸化タンタル膜１１４からなる容量絶縁膜と、窒化チタン膜１１５からなる上部電極を形成する。その後、基板上に層間絶縁膜１１６を形成した後、コンタクトホール１１７を形成する。その後、窒化チタン膜１１８及びタングステン膜１１９を堆積した後、ＣＭＰ法によりコンタクトホール１１７内にのみ窒化チタン膜１１８及びタングステン膜１１９を残す。その後、８００℃、１０秒の短時間アニールを行って、ＨＳＧ膜１１２内のリンを再活性化する。その後、層間絶縁膜１１６上に配線層１２０を形成する。【選択図】        図５
2005019444.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に、不純物が導入された下部電極を形成する第１の工程と、
前記下部電極上に容量絶縁膜を形成する第２の工程と、
前記容量絶縁膜上に第１の導電膜を形成する第３の工程と、
前記第１の導電膜をパターニングして上部電極を形成する第４の工程と、
前記第４の工程の後に、基板上に層間絶縁膜を形成する第５の工程と、
前記層間絶縁膜にコンタクトホールを形成する第６の工程と、
前記コンタクトホール内および前記層間絶縁膜上に第２の導電膜を形成する第７の工程と、
前記第７の工程の後に、前記下部電極内に導入されている前記不純物を活性化するための第１の熱処理を行う第８の工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１の工程は、
前記半導体基板の上にポリシリコン膜を形成する工程と、
前記ポリシリコン膜上にアモルファスシリコン膜を形成する工程と、
前記基板を第２の熱処理することによって、前記アモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させてＨＳＧ膜を形成する工程と、
前記ＨＳＧ膜に不純物を導入する工程と、
前記ポリシリコン膜及び前記不純物の導入されたＨＳＧ膜をパターニングすることにより前記下部電極を形成する工程と
を有していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の熱処理の温度は、８００℃以上の温度であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第３の工程の後で、前記第６の工程の前に、８００℃以上の温度で第３の熱処理を行うことを特徴とする請求項１〜３のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記第１の導電膜は、窒化チタン膜であることを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記第１の導電膜は、５００℃以上６００℃以下の温度で形成することを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に下部電極にＨＳＧ膜を有するキャパシタを備えた半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等の半導体装置では、メモリの高集積化実現の為、メモリセルキャパシタの占有面積あたりの静電容量を増大させる要請がある。この要請に応え、各キャパシタにおける下部電極表面に半球状のグレイン（ＨＳＧ−Ｓｉ：Ｈｅｍｉ−ｓｐｈｅｒｉｃａｌ  Ｇｒａｉｎｅｄ  Ｓｉ）を形成し、凹凸状の表面を得ることにより、電極の表面積を増大させる試みがなされている（例えば、特許文献１参照）。
【０００３】
以下、従来の半導体装置の製造方法について図面を用いて説明する。
【０００４】
図８〜図１２は、従来の下部電極にＨＳＧ膜を有するキャパシタを備えた半導体装置の製造工程を示す断面図である。
【０００５】
まず、図８（ａ）に示すように、通常のシリコン基板５０上にシャロートレンチ分離領域１を形成する。次に、ゲート絶縁膜（図示せず）及びポリシリコン膜を順次堆積した後、リソグラフィー法によりポリシリコン膜をパターニングし、ゲート電極２を形成する。次に、ゲート電極２をマスクにしてイオン注入法によりｎ型不純物である燐（Ｐ）を注入し、ＬＤＤ領域４を形成する。その後、ゲート電極２の側面に絶縁膜からなるサイドウォール３を形成した後、第一の層間絶縁膜５を形成し、表面を平坦化する。
【０００６】
次に、図８（ｂ）に示すように、第一の層間絶縁膜５にＬＤＤ領域４に到達するコンタクトホールを形成した後、コンタクトホールの内部にプラグ６を形成する。
【０００７】
次に、図８（ｃ）に示すように、基板上にシリコンナイトライド膜７及び第二の層間絶縁膜８を順次堆積する。その後、第二の層間絶縁膜８及びシリコンナイトライド膜７をエッチングすることにより、凹部状のキャパシタ領域９を形成する。
【０００８】
次に、図９（ａ）に示すように、キャパシタ領域９を含む第二の層間絶縁膜８の上部にリン（Ｐ）等のｎ型不純物をドープした第二のポリシリコン膜１０を堆積する。次に、第二のポリシリコン膜１０上にアモルファスシリコン膜１１を堆積する。
【０００９】
次に、図９（ｂ）に示すように、減圧雰囲気中でアモルファスシリコン膜１１の表面にモノシラン（ＳｉＨ４）を供給し、続いてシリコン基板５０を熱処理してアモルファスシリコン膜１１を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、ＨＳＧ膜１２が第二のポリシリコン膜１０上に形成される。さらに、シリコン基板５０をフォスフィン（以下ＰＨ３）を含むガス雰囲気中で例えば７００℃の温度で６分間熱処理する事により、ＨＳＧ膜１２にＰ（リン）をドープする。このＰがドープされたＨＳＧ膜１２が、キャパシタの下部電極として利用される。
【００１０】
次に、図９（ｃ）に示すように、ＨＳＧ膜１２上にレジスト１３を塗布した後、選択的にレジスト１３をキャパシタ領域９の凹部内のみに残した状態にする。
【００１１】
次に、図１０（ａ）に示すように、レジスト１３をマスクにして、ドライエッチング法によりＨＳＧ膜１２および第二のポリシリコン膜１０を異方性エッチングした後、レジスト１３を除去することで、キャパシタ領域９内部のみにＨＳＧ膜１２と第二のポリシリコン膜１０を残すことができる（下部電極の形成）。
【００１２】
次に、図１０（ｂ）に示すように、基板全面に酸化タンタル膜１４を堆積し、この酸化タンタル膜１４を例えば温度８００℃、時間６０秒間、酸素雰囲気中でアニールすることにより多結晶化させる。続いて、ＣＶＤ法により原料ガスとして塩化チタン（以下ＴｉＣｌ４）およびアンモニア（以下ＮＨ３）を用いて酸化タンタル膜１４上に窒化チタン膜１５を堆積する。成膜温度は、６５０℃に設定する。理由は、ＤＲＡＭキャパシタの上部電極として用いるために窒化チタン膜１５は低抵抗化しなければならなく、高温での成膜が要求される為である。
【００１３】
次に、図１０（ｃ）に示すように、酸化タンタル膜１４及び窒化チタン膜１５をパターニングして上部電極を形成する。その後、基板上に第三の層間絶縁膜１６を堆積した後、表面を平坦化する。
【００１４】
次に、図１１（ａ）に示すように、第三の層間絶縁膜１６、第二の層間絶縁膜８及びシリコンナイトライド膜７をエッチングしてプラグ６に到達するビットラインコンタクトホール１７を形成する。
【００１５】
次に、図１１（ｂ）に示すように、ＣＶＤ法により密着層となる第二の窒化チタン膜１８をウェハ温度７００℃で第三の層間絶縁膜１６上、およびビットラインコンタクトホール１７の内部に堆積する。
【００１６】
次に、図１２（ａ）に示すように、ＣＶＤ法によりタングステン膜１９を第二の窒化チタン膜１８上に堆積する。
【００１７】
次に、図１２（ｂ）に示すように、第三の層間絶縁膜１６上の不要な第二の窒化チタン膜１８およびタングステン膜１９を研磨除去して、ビットラインコンタクトホール１７の内部のみに第二の窒化チタン膜１８とタングステン膜１９を残存させてビットラインコンタクトを形成する。その後、第三の層間絶縁膜１６上にビットラインコンタクトに接続される配線層２０を形成することによりＤＲＡＭメモリセルを形成する。
【００１８】
【特許文献１】
特開２００１−１４４０２５号公報
【００１９】
【発明が解決しようとする課題】
しかしながら、上述した従来の半導体装置の製造方法では、以下のような課題があった。
【００２０】
図１３は、従来のキャパシタ領域の拡大断面図である。図に示すように、キャパシタは、第二のポリシリコン膜１０及びＨＳＧ膜１２からなる下部電極と、酸化タンタル膜１４からなる容量絶縁膜と、窒化チタン膜１５からなる上部電極を有している。
【００２１】
このキャパシタは、上部電極である窒化チタン膜１５に負の電圧を印加した場合、ＨＳＧ膜１２に空乏層２１が形成される。この空乏層２１によって寄生容量が生じ、見かけ上容量絶縁膜の膜厚が増大した状態になる。この空乏層２１の広がりを抑制する為には、ＨＳＧ膜１２をＰＨ３雰囲気で熱処理することにより不純物ドーピング領域を形成すればよい。しかしながら、ＨＳＧ膜１２中にドーピングされたリンは、上部電極となる窒化チタン膜１５や密着層となる第二の窒化チタン膜１８を堆積する際の６５０℃付近の熱処理温度によって不活性化し、ＨＳＧ膜１２内でドナーとして機能しなくなる。
【００２２】
図１４は、第二のポリシリコン膜１０及びＨＳＧ膜１２からなる下部電極のシート抵抗の変化を示す図である。下部電極形成後のシート抵抗と比較して、窒化チタン膜１５堆積時相当の熱処理を加えた場合、そして第二の窒化チタン膜１８堆積時相当の熱処理を加えた場合にリンが不活性化し、シート抵抗が上昇していることが分かる。
【００２３】
図１５は、キャパシタ容量のプレート電圧（上部電極印加電圧）依存性を示す図である。横軸は上部電極に印加される電圧、縦軸は上部電極印加時のキャパシタ容量をプレート電圧が＋１Ｖのキャパシタ容量で規格化したものである。プレート電圧−１Ｖの場合のキャパシタ容量をプレート電圧＋１Ｖのキャパシタ容量で割った空乏化率は、上部電極（窒化チタン膜１５）堆積後には０．８５、密着層（第二の窒化チタン膜１８）およびコンタクト領域を形成した後の空乏化率は０．７６に達し、キャパシタ容量の減少を招き、ＤＲＡＭ性能の向上を阻害する大きな要因になる。
【００２４】
上記問題について鑑み、本発明の目的は、下部電極形成後の熱処理による下部電極中の不純物の不活性化を防止することにより、下部電極における空乏層の広がりを抑制し、キャパシタ容量の低減を防止する半導体装置の製造方法を提供するものである。
【００２５】
【課題を解決するための手段】
この目的を達成するために本発明の半導体装置の製造方法は、半導体基板の上に、不純物が導入された下部電極を形成する第１の工程と、下部電極上に容量絶縁膜を形成する第２の工程と、容量絶縁膜上に第１の導電膜を形成する第３の工程と、第１の導電膜をパターニングして上部電極を形成する第４の工程と、第４の工程の後に、基板上に層間絶縁膜を形成する第５の工程と、層間絶縁膜にコンタクトホールを形成する第６の工程と、コンタクトホール内および層間絶縁膜上に第２の導電膜を形成する第７の工程と、第７の工程の後に、下部電極内に導入されている不純物を活性化するための第１の熱処理を行う第８の工程とを有する。
【００２６】
この製造方法によれば、ビットラインコンタクトとなる第２の導電膜を形成した後に、下部電極内に導入されている不純物を活性化するための第１の熱処理を行うため、下部電極における空乏層の発生によるキャパシタ容量の低減を抑制することができるので、ＤＲＡＭ特性の向上を図ることができる。
【００２７】
上記半導体装置の製造方法において、第１の工程は、半導体基板の上にポリシリコン膜を形成する工程と、ポリシリコン膜上にアモルファスシリコン膜を形成する工程と、基板を第２の熱処理することによって、アモルファスシリコン膜を多結晶化すると共に、その表面にシリコン粒を成長させてＨＳＧ膜を形成する工程と、ＨＳＧ膜に不純物を導入する工程と、ポリシリコン膜及び不純物の導入されたＨＳＧ膜をパターニングすることにより下部電極を形成する工程とを有している。
【００２８】
上記半導体装置の製造方法において、第１の熱処理の温度は、８００℃以上の温度であることが好ましい。
【００２９】
上記半導体装置の製造方法において、第３の工程の後で、第６の工程の前に、８００℃以上の温度で第３の熱処理を行うことが好ましい。
【００３０】
上記半導体装置の製造方法において、第１の導電膜は、窒化チタン膜であることが好ましい。
【００３１】
上記半導体装置の製造方法において、第１の導電膜は、５００℃以上６００℃以下の温度で形成することが好ましい。
【００３２】
【発明の実施の形態】
以下、本発明における実施の形態に係る半導体装置の製造方法について、図面を参照しながら説明する。
【００３３】
図１〜図５は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００３４】
まず、図１（ａ）に示すように、通常のシリコンからなる半導体基板１００上にシャロートレンチ分離領域１０１を形成した後、ＤＲＡＭセルトランジスタの閾値電圧制御の為、ｐ型不純物、例えばボロン（以下、Ｂ）をエネルギー１５ｋｅＶで８×１０１２／ｃｍ２注入する。次に、半導体基板１００上にゲート絶縁膜（図示せず）を例えば７．５ｎｍ、ポリシリコン膜を例えば２００ｎｍ堆積した後、リソグラフィー法及びドライエッチング法によりポリシリコン膜をパターニングして、ゲート電極１０２を形成する。次にリソグラフィー法によりメモリセル領域のみを開口させたレジスト膜（図示せず）を形成した後、レジスト膜をマスクにしてイオン注入法によりｎ型不純物、例えば燐（以下、Ｐ）をエネルギー１０ｋｅＶで２×１０１３／ｃｍ２程度注入してＬＤＤ領域１０４を形成する。その後、ＣＶＤ法によりＴＥＯＳ膜等の絶縁膜を半導体基板上の全面に堆積した後、異方性ドライエッチング法で絶縁膜をエッチングすることにより、ゲート電極１０２の側面に、絶縁性サイドウォール１０３を形成する。次に、ＣＶＤ法によりＮＳＧ膜などの絶縁膜を半導体基板１００上の全面に、例えば８００ｎｍ堆積し、第一の層間絶縁膜１０５を形成する。その後、ＣＭＰ法により第一の層間絶縁膜１０５を２００ｎｍ研磨し、表面を平坦化する。
【００３５】
次に、図１（ｂ）に示すように、第一の層間絶縁膜１０５にリソグラフィー法及びドライエッチング法によりＤＲＡＭセルトランジスタのソース・ドレイン領域（ＬＤＤ領域１０４）に到達するコンタクトホールを形成する。その後、コンタクトホールの内部にプラグ１０６を形成する。プラグ１０６は、まずウエットエッチング法によりフッ酸を含んだ洗浄液を用いてコンタクトホール底部のソース・ドレイン領域に形成された自然酸化膜を除去した後、コンタクトホール内部を含む第一の層間絶縁膜１０５の上部にＰ等のｎ型不純物をドープした低抵抗ポリシリコン膜をＣＶＤ法で堆積し、続いてこのポリシリコン膜をＣＭＰ法で研磨する事により形成される。
【００３６】
次に、図１（ｃ）に示すように、プラグ１０６及び第一の層間絶縁膜１０５上に、ＣＶＤ法によりシリコンナイトライド膜１０７を例えば５０ｎｍ堆積した後、ＢＰＳＧ膜等で構成された第二の層間絶縁膜１０８を例えば７００ｎｍ堆積する。その後、第二の層間絶縁膜１０８上にリソグラフィー法によりキャパシタ領域に開口を有するフォトレジスト膜（図示せず）を形成した後、ドライエッチング法によりフォトレジスト膜をマスクとして第二の層間絶縁膜１０８をエッチングする。続いてドライエッチング法によりシリコンナイトライド膜１０７をエッチングすることにより、凹部状のキャパシタ領域１０９を形成する。
【００３７】
次に、図２（ａ）に示すように、ウエットエッチング法によりフッ酸を含んだ洗浄液を用いてキャパシタ領域１０９内に露出するプラグ１０６上の自然酸化膜を除去した後、キャパシタ領域１０９を含む第二の層間絶縁膜１０８の上部にＰ等のｎ型不純物をドープした第二のポリシリコン膜１１０をＣＶＤ法で堆積する。次に、第二のポリシリコン膜１１０上にアモルファスシリコン膜１１１を例えば２５ｎｍ堆積する。
【００３８】
次に、図２（ｂ）に示すように、フッ酸を含む洗浄液を用いてアモルファスシリコン膜１１１上の自然酸化膜を除去した後、減圧雰囲気中でアモルファスシリコン膜１１１の表面にモノシラン（ＳｉＨ４）を供給し、続いてシリコン基板を熱処理してアモルファスシリコン膜１１１を多結晶化すると共に、その表面にシリコン粒を成長させる。これにより、ＨＳＧ膜１１２が第二のポリシリコン膜１１０上に形成される。さらに、シリコン基板をフォスフィン（以下ＰＨ３）を含むガス雰囲気中で例えば７００℃の温度で６分間熱処理する事により、ＨＳＧ膜１１２にＰをドープする。このＰがドープされたＨＳＧ膜１１２が、ＤＲＡＭのＭＩＳキャパシタの下部電極として利用される。
【００３９】
次に、図２（ｃ）に示すように、ＨＳＧ膜１１２上にレジスト１１３を塗布した後、リソグラフィー法により基板を全面露光することにより、レジスト１１３をキャパシタ領域１０９の凹部内のみに残した状態にする。
【００４０】
次に、図３（ａ）に示すように、レジスト１１３をマスクにしてドライエッチング法によりＨＳＧ膜１１２および第二のポリシリコン膜１１０を異方性エッチングした後、レジスト１１３をドライエッチング法によるアッシング及びウエットエッチング法により除去することで、キャパシタ領域１０９の凹部内のみに第二のＨＳＧ膜１１２とポリシリコン膜１１０を残すことができる。
【００４１】
次に、ウエットエッチング法によりフッ酸を含んだ洗浄液を用いてＨＳＧ膜１１２上の自然酸化膜を除去した後、プラズマ窒素ガスを照射することによりＨＳＧ膜１１２上に２ｎｍの窒化膜（図示せず）を形成する。この窒化膜は、後に説明する酸化タンタル膜の酸化性雰囲気における結晶化及び改質処理の際の酸化防止膜として機能する。
【００４２】
次に、図３（ｂ）に示すように、基板全面に酸化タンタル膜１１４を堆積し、この酸化タンタル膜１１４を例えば温度８００℃、時間６０秒間、酸素雰囲気中でアニールすることにより多結晶化させる。
【００４３】
続いて、基板上の全面に、ＣＶＤ法により原料ガスとして塩化チタン（以下ＴｉＣｌ４）およびアンモニア（以下ＮＨ３）を用いて酸化タンタル膜１１４上に窒化チタン膜１１５を堆積する。このとき、窒化チタン膜１１５の堆積温度を、５００℃以上６００℃以下にすることにより、ＨＳＧ膜１１２に含まれるリンの不活性化を抑制することができるので、シート抵抗の上昇を低減することができる。この窒化チタン膜１１５が、ＤＲＡＭのキャパシタの上部電極として利用される。
【００４４】
次に、図３（ｃ）に示すように、リソグラフィー法及びドライエッチング法により、酸化タンタル膜１１４と窒化チタン膜１１５をパターニングして、上部電極を形成する。その後、基板上の全面に、第三の層間絶縁膜１１６を例えば８００ｎｍ堆積した後、ＣＭＰ法により３００ｎｍ研磨して表面を平坦化する。
【００４５】
次に、図４（ａ）に示すように、第三の層間絶縁膜１１６上にリソグラフィー法によりビットラインコンタクト領域のみに開口を有するフォトレジスト膜（図示せず）を形成した後、ドライエッチング法によりフォトレジスト膜をマスクとして第三の層間絶縁膜１１６、第二の層間絶縁膜１０８及びシリコンナイトライド膜１０７をエッチングして、ビットラインコンタクトホール１１７を形成する。
【００４６】
次に、図４（ｂ）に示すように、ＣＶＤ法により密着層となる第二の窒化チタン膜１１８をウェハ温度７００℃で第三の層間絶縁膜１１６上、およびビットラインコンタクトホール１１７の内部に堆積する。
【００４７】
次に、図５（ａ）に示すように、ＣＶＤ法によりタングステン膜１１９を第二の窒化チタン膜１１８上に堆積する。
【００４８】
次に、図５（ｂ）に示すように、ＣＭＰ法により第三の層間絶縁膜１１６上の不要な第二の窒化チタン膜１１８およびタングステン膜１１９を研磨除去して、ビットラインコンタクトホール１１７の内部のみに第二の窒化チタン膜１１８とタングステン膜１１９を残存させてビットラインコンタクトを形成する。そして、８００℃、１０秒の短時間アニールを行い、ＨＳＧ膜１１２内に導入したＰを再活性化する。ここで、短時間アニールは第二の窒化チタン膜１１８を堆積した直後に行なっても良い。また、上部電極となる窒化チタン膜１１５を堆積した後にも同様の短時間アニールを行なっても良い。
【００４９】
その後、第三の層間絶縁膜１１６上にビットラインコンタクト（第二の窒化チタン膜１１８及びタングステン膜１１９）に接続される配線層１２０を形成することにより、ＤＲＡＭメモリセルを形成することができる。なお、キャパシタは、第二のポリシリコン膜１１０及びＨＳＧ膜１１２からなる下部電極と、酸化タンタル膜１１４からなる容量絶縁膜と、窒化チタン膜１１５からなる上部電極とで構成されている。
【００５０】
図６は、本実施形態で形成したキャパシタと従来技術で形成したキャパシタにおける、第二のポリシリコン膜及びＨＳＧ膜からなる下部電極のシート抵抗を示す図である。従来のキャパシタに比べて、本実施形態に係るキャパシタの方が、シート抵抗値が半分程度になることがわかる。従来の製造方法で形成したキャパシタでは、上部電極となる窒化チタン膜１５および密着層となる第二の窒化チタン膜１８を堆積する際の処理温度である６５０℃〜７００℃の熱処理によりＨＳＧ膜１２に含まれるＰが不活性化し、下部電極形成時よりシート抵抗が上昇する。これに対し、本実施形態に係る製造方法では、窒化チタン膜１１５および第二の窒化チタン膜１１８を堆積した後に、８００℃、１０秒の熱処理を行なっているので、ＨＳＧ膜１１２に含まれるＰが再活性化し、ドナーとして機能するためシート抵抗は低下する。
【００５１】
また、図７は、本実施形態で形成したキャパシタと従来技術で形成したキャパシタにおける、キャパシタ容量のプレート電圧（上部電極印加電圧）依存性を示す図である。横軸は、上部電極に印加される電圧、縦軸は上部電極印加時のキャパシタ容量をプレート電圧が＋１Ｖのキャパシタ容量で規格化したものである。従来技術で形成したキャパシタでは、プレート電圧−１Ｖの場合のキャパシタ容量をプレート電圧＋１Ｖのキャパシタ容量で割った空乏化率は０．７６であった。これに対して、本実施形態で形成したキャパシタの空乏化率は０．８５と、従来のキャパシタに比べ改善されていることが分かる。これは、従来技術に比べて本実施形態では、ＨＳＧ膜１２のドーパントを再活性化したことによりドナーとして働く不純物が増加し、上部電極に負の電圧を印加した場合のＨＳＧ膜１１２に形成される空乏層の広がりを抑制できたからである。
【００５２】
以上のように本実施形態によれば、すくなくとも、ビットラインコンタクトとなる第二の窒化チタン膜１１８を堆積した後に（ビットラインコンタクト形成後の場合も含む）、８００℃、１０秒の短時間アニールを行なうことにより、ＨＳＧ膜１１２に含まれる不純物（Ｐ）が再活性化され、下部電極における空乏層の広がりを抑制し、キャパシタ容量の低減を防止することができる効果が得られる。さらに、上部電極となる窒化チタン膜１１５を堆積した後で、コンタクトホール１１７を形成する前までの間にも同様の短時間アニールを行なうことでより効果が得られる。これらの短時間アニールは、７８０℃〜９００℃の温度で行うことが好ましい。７８０℃未満では不純物の再活性化が不十分となるため、下部電極における空乏層の広がりを抑制し、キャパシタ容量の低減を防止するという効果が得られない。また、上限値（９００℃）については、上部電極膜、およびコンタクト導電膜の耐熱性を考慮し決定している。例えば、熱処理温度が９００℃を超えた場合、上部電極となる窒化チタン膜１１５、コンタクト密着層となる第二の窒化チタン膜１１８からのデガス（主に水素）により、コンタクト抵抗が不安定になり得るという問題が発生する。さらに、上記の短時間アニールにおけるより好ましい温度範囲は、８００℃〜８５０℃である。この８００℃については、上記の好ましい範囲の７００℃に対し温度マージンを加えた値であり、上限値（８５０℃）については、本実施の形態のように、トランジスタ形成工程の後にキャパシタを形成する場合、キャパシタ工程での熱処理を高温化するとトランジスタ特性が劣化する（セルトランジスタＬＤＤ領域１０４にドーピングされたリンが拡散し、オフリーク増大などを招く）恐れがあるので、これを防止するためには８５０℃以下が好ましい。
【００５３】
この短時間アニールによる不純物を活性化する意義は、短時間アニールを施すことにより、シリコン（例えばＨＳＧ膜１１２）に含まれる不純物（Ｐ）が再活性化され、ドナーとして働く不純物量を増加させることができる。よって下部電極における空乏層の広がりを抑制し、キャパシタ容量の低減を防止することができる効果が得られることである。
【００５４】
【発明の効果】
以上のように本発明によれば、ビットラインコンタクトとなる第２の導電膜を形成した後に、下部電極内に導入されている不純物を活性化するための第１の熱処理を行うため、下部電極における空乏層の発生によるキャパシタ容量の低減を抑制することができるので、ＤＲＡＭ特性の向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図２】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図３】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図４】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図５】本発明の実施形態に係る半導体装置の製造工程を示す断面図
【図６】本実施形態で形成したキャパシタと従来技術で形成したキャパシタにおける、下部電極のシート抵抗を示す図
【図７】本実施形態で形成したキャパシタと従来技術で形成したキャパシタにおける、キャパシタ容量のプレート電圧（上部電極印加電圧）依存性を示す図
【図８】従来の半導体装置の製造工程を示す断面図
【図９】従来の半導体装置の製造工程を示す断面図
【図１０】従来の半導体装置の製造工程を示す断面図
【図１１】従来の半導体装置の製造工程を示す断面図
【図１２】従来の半導体装置の製造工程を示す断面図
【図１３】従来のキャパシタ領域の拡大断面図
【図１４】従来の製造方法によるキャパシタの下部電極のシート抵抗の変化を示す図
【図１５】従来の製造方法によるキャパシタ容量のプレート電圧（上部電極印加電圧）依存性を示す図
【符号の説明】
１００  半導体基板
１０１  シャロートレンチ分離領域
１０２  ゲート電極
１０３  絶縁性サイドウォール
１０４  ＬＤＤ領域
１０５  第一の層間絶縁膜
１０６  プラグ
１０７  シリコンナイトライド膜
１０８  第二の層間絶縁膜
１０９  キャパシタ領域
１１０  第二のポリシリコン膜
１１１  アモルファスシリコン膜
１１２  ＨＳＧ膜
１１３  レジスト
１１４  酸化タンタル膜
１１５  窒化チタン膜
１１６  第三の層間絶縁膜
１１７  ビットラインコンタクトホール
１１８  第二の窒化チタン膜
１１９  タングステン膜
１２０  配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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