(57)【要約】【課題】  上層再配線を有する半導体装置において、それが搭載される回路基板を含む全体としての小型化を図る。【解決手段】  ベース板１の上面中央部にはＣＳＰと呼ばれる半導体構成体２が設けられ、その周囲には矩形枠状の絶縁層１４が設けられ、それらの上面には上層絶縁膜１５が設けられ、その上面には上層再配線１７が半導体構成体２の柱状電極１２に接続されて設けられている。ベース板１の下面には下層絶縁膜２２が設けられ、その下面には下層再配線２４が上下導通部２８を介して上層再配線１７に接続されて設けられている。そして、下層再配線２４に電子部品を接続させて搭載するようにして、電子機器のより一層の小型化が可能で、且つ、配線長を最短として回路特性劣化を抑制することができる。【選択図】  図１
2005019938.tif 000002
【特許請求の範囲】
【請求項１】
ベース板と、
該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する少なくとも１つの半導体構成体と、
該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、
該絶縁層上に、少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する少なくとも１層の上層再配線と、
前記ベース板下に設けられた少なくとも１層の下層再配線と、
前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、
を備えていることを特徴とする半導体装置。
【請求項２】
請求項１に記載の発明において、前記ベース板上に前記半導体構成体が複数個相互に離間して設けられていることを特徴とする半導体装置。
【請求項３】
請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とする半導体装置。
【請求項４】
請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とする半導体装置。
【請求項５】
請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とする半導体装置。
【請求項６】
請求項１に記載の発明において、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とする半導体装置。
【請求項７】
請求項６に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
【請求項８】
請求項６に記載の発明において、前記上層絶縁膜上に電子部品が前記最上層の上層再配線の接続パッド部に接続されて搭載されていることを特徴とする半導体装置。
【請求項９】
請求項１に記載の発明において、前記最下層の下層再配線の接続パッド部を除く部分を覆う下層絶縁膜を有することを特徴とする半導体装置。
【請求項１０】
請求項９に記載の発明において、前記下層再配線の接続パッド部下に半田ボールが設けられていることを特徴とする半導体装置。
【請求項１１】
請求項９に記載の発明において、前記最下層の下層絶縁膜下に電子部品が前記最下層の下層再配線の接続パッド部に接続されて搭載されていることを特徴とする半導体装置。
【請求項１２】
請求項１１に記載の発明において、前記下層絶縁膜下の少なくとも一部に平坦な吸着ヘッド吸着用領域が設けられていることを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の発明において、前記電子部品は前記下層絶縁膜下の周辺部に搭載され、前記下層絶縁膜の下面ほぼ中央部が前記吸着ヘッド吸着用領域とされていることを特徴とする半導体装置。
【請求項１４】
請求項１２に記載の発明において、前記電子部品は複数個で前記下層絶縁膜の下面ほぼ中央部を含む領域に搭載され、前記複数個の電子部品は封止膜で覆われ、該封止膜の下面が前記吸着ヘッド吸着用領域とされていることを特徴とする半導体装置。
【請求項１５】
請求項１２に記載の発明において、前記電子部品は複数個で前記下層絶縁膜の下面全体に搭載され、前記下層絶縁膜の下面ほぼ中央部に搭載された前記電子部品は封止膜で覆われ、該封止膜の下面に平板が設けられ、該平板の下面は前記吸着ヘッド吸着用領域とされていることを特徴とする半導体装置。
【請求項１６】
請求項１に記載の発明において、前記下層再配線の少なくとも一部または前記上層再配線の一部により薄膜回路素子が形成されていることを特徴とする半導体装置。
【請求項１７】
請求項１６に記載の発明において、前記薄膜回路素子は、インダクタ回路、またはアンテナ回路、のいずれかを含むことを特徴とする半導体装置。
【請求項１８】
請求項１に記載の発明において、前記ベース板の上面にグラウンド層が設けられていることを特徴とする半導体装置。
【請求項１９】
請求項１８に記載の発明において、前記グラウンド層は前記上下導通部または前記下層再配線に接続されていることを特徴とする半導体装置。
【請求項２０】
少なくとも、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも１層の上層再配線と、を備えた第１の半導体装置と、
ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも１層の上層再配線と、前記ベース板下に設けられた少なくとも１層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えた第２の半導体装置と、を備え、
前記第１の半導体装置上に、一乃至複数個の前記第２の半導体装置が互いに接続されて積層され、
前記積層された第１の半導体装置と第２の半導体装置の間、または、複数の前記第２の半導体装置の間、の接続部において、上側の半導体装置の前記最下層の下層再配線の接続パッド部と、下側の半導体装置の前記最上層の上層再配線の接続パッド部と、が接続されていることを特徴とする半導体装置。
【請求項２１】
請求項２０に記載の発明において、前記上側の半導体装置と、前記下側の半導体装置とが、その間に介在された接着層を介して接着されていることを特徴とする半導体装置。
【請求項２２】
請求項２１に記載の発明において、前記上側の半導体装置の最下層の下層再配線の接続パッド部と、前記下側の半導体装置の最上層の上層再配線の接続パッド部とは、前記接着層に設けられた貫通孔内に設けられた導電材を介して接続されていることを特徴とする半導体装置。
【請求項２３】
請求項２０に記載の発明において、前記第１および第２の半導体装置は、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とする半導体装置。
【請求項２４】
請求項２３に記載の発明において、前記積層された第２の半導体装置の最上層の半導体装置の、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とする半導体装置。
【請求項２５】
ベース板上に、各々が半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、
前記半導体構成体の周囲における前記ベース板上に絶縁層を形成する工程と、
接続パッド部を有し、且つ、少なくとも一部がいずれかの前記半導体構成体の前記外部接続用電極に接続される少なくとも１層の上層再配線を、該上層再配線のうち、最上層の上層再配線の接続パッド部が前記絶縁層上に配置されるように形成する工程と、
前記ベース板下に少なくとも１層の下層再配線を形成する工程と、
前記絶縁層および前記ベース板に形成された貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続する上下導通部を形成する工程と、
前記半導体構成体間における前記絶縁層および前記ベース板を切断して前記最上層の上層再配線の接続パッド部が前記絶縁層上に配置された半導体装置を複数個得る工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２６】
請求項２５に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、前記上下導通部と、を同時に形成することを特徴とする半導体装置の製造方法。
【請求項２７】
請求項２５に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、を同時に形成することを特徴とする半導体装置の製造方法。
【請求項２８】
請求項２５に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、を別々に形成することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２７または２８に記載の発明において、前記最下層の上層再配線および前記最上層の下層再配線を形成した後に、前記絶縁層および前記ベース板に前記貫通孔を形成し、該貫通孔内に導電性ペーストからなる前記上下導通部を形成することを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２５に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２５に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とする半導体装置の製造方法。
【請求項３２】
請求項２５に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とする半導体装置の製造方法。
【請求項３３】
請求項２５に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とする半導体装置の製造方法。
【請求項３４】
請求項２５に記載の発明において、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３５】
請求項３４に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３６】
請求項３４に記載の発明において、前記上層絶縁膜上に電子部品を前記上層再配線の接続パッド部に接続させて搭載する工程を有することを特徴とする半導体装置の製造方法。
【請求項３７】
請求項２５に記載の発明において、前記最下層の下層再配線の接続パッド部を除く部分を覆う下層絶縁膜を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３８】
請求項３７に記載の発明において、前記最下層の下層再配線の接続パッド部下に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３９】
請求項３７に記載の発明において、前記下層絶縁膜下に電子部品を前記最下層の下層再配線の接続パッド部に接続させて搭載する工程を有することを特徴とする半導体装置の製造方法。
【請求項４０】
請求項３８に記載の発明において、前記下層絶縁膜下の少なくとも一部に平坦な吸着ヘッド吸着用領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項４１】
請求項２５に記載の発明において、前記下層再配線の少なくとも一部または前記上層再配線の一部により薄膜回路素子を形成することを特徴とする半導体装置の製造方法。
【請求項４２】
請求項４１に記載の発明において、前記薄膜回路素子は、インダクタ回路、またはアンテナ回路、のいずれかを含むことを特徴とする半導体装置の製造方法。
【請求項４３】
請求項２５に記載の発明において、前記ベース板の上面にグラウンド層を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項４４】
請求項４３に記載の発明において、前記上下導通部または前記最上層の下層再配線を形成するとき、前記上下導通部または前記最上層の下層再配線を前記グラウンド層に接続することを特徴とする半導体装置の製造方法。
【請求項４５】
少なくとも、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも１層の上層再配線と、を備えた第１の半導体装置と、
ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも１層の上層再配線と、前記ベース板下に設けられた少なくとも１層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えた第２の半導体装置と、を備え、
前記第１の半導体装置上に、一乃至複数個の前記第２の半導体装置を積層し、積層する前記第１の半導体装置と第２の半導体装置の間、または、複数の前記第２の半導体装置の間において、上側の半導体装置の最下層の下層再配線の接続パッド部と下側の半導体装置の最上層の上層再配線の接続パッド部とを接続する工程を有することを特徴とする半導体装置の製造方法。
【請求項４６】
請求項４５に記載の発明において、前記第１の半導体装置および第２の半導体装置を、その各間に介在された接着層を介して一度に接着する工程を有することを特徴とする半導体装置の製造方法。
【請求項４７】
請求項４６に記載の発明において、前記接着工程において、前記上側の半導体装置の最下層の下層再配線の接続パッド部と、前記下側の半導体装置の最上層の上層再配線の接続パッド部とを、前記接着層に設けられた貫通孔内に設けられた導電材を介して接続することを特徴とする半導体装置の製造方法。
【請求項４８】
請求項４５に記載の発明において、前記第１および第２の半導体装置は、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とする半導体装置の製造方法。
【請求項４９】
請求項４５に記載の発明において、前記第１および第２の半導体装置を積層した後に、前記積層された第２の半導体装置の最上層の半導体装置の、前記最上層の上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、携帯電話に代表されるような携帯型電子機器の小型化に相俟ってＣＳＰ(chip size package)と呼ばれる半導体装置が開発されている。このＣＳＰは、複数の外部接続用の接続パッドが形成されたベアーの半導体装置の上面にパッシベーション膜（中間絶縁膜）を設け、このパッシベーション膜の各接続パッドの対応部に開口部を形成し、該開口部を介して各接続パッドに接続される再配線を形成し、各再配線の他端部側に柱状の外部接続用電極を形成するとともに、各外部接続用電極間に封止材を充填したものである。このような、ＣＳＰによれば、各柱状の外部接続用電極上に半田ボールを形成しておくことにより、接続端子を有する回路基板にフェースダウン方式でボンディングすることができ、実装面積をほぼベアーの半導体装置と同一のサイズとすることが可能となるので、従来のワイヤーボンディング等を用いたフェースアップ方式のボンディング方法に比し、電子機器を大幅に小型化することが可能である。このような、ＣＳＰにおいて、生産性を高めるために、ウエハ状態の半導体基板にパッシベーション膜、再配線、外部接続用電極、および封止材を形成し、さらに、封止材で覆われずに露出された外部接続用電極の上面に半田ボールを設けた後、ダイシングラインで切断するようにしたものがある（例えば、特許文献１参照）。
【０００３】
【特許文献１】特開２００１−１６８１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
ところで、上記従来の半導体装置では、集積化が進むに従って、外部接続用電極の数が増加すると、次のような問題があった。すなわち、上述した如く、ＣＳＰは、ベアーの半導体装置の上面に外部接続用電極を配列するので、通常は、マトリクス状に配列するのであるが、そのために、外部接続用電極数の多い半導体装置の場合には、外部接続用電極のサイズおよびピッチが極端に小さくなってしまう欠点を有しており、このため、ベアーの半導体装置のサイズの割に外部接続用電極が多いものには適用できないものであった。すなわち、外部接続用電極のサイズおよびピッチが極端に小さくなれば、回路基板との位置合わせが困難であるばかりでなく、接合強度が不足する、ボンディング時に電極間の短絡が発生する、通常はシリコン基板からなる半導体基板と回路基板の線膨張係数の差に起因して発生する応力により外部接続用電極が破壊される等の致命的な問題が発生するのである。
【０００５】
また、上記従来の半導体装置では、上述の如く、回路基板にフェースダウン方式でボンディングすることができ、実装面積をほぼベアーの半導体装置と同一のサイズとすることが可能となるので、従来のワイヤーボンディング等を用いたフェースアップ方式のボンディング方法に比し、電子機器を大幅に小型化することが可能であるが、それでも小型化に限界があった。すなわち、回路基板に他の必要な回路、例えば、インダクタ回路やアンテナ回路を形成し、これらの回路に上記従来の半導体装置を接続すると、これらが平面的に配置されるため、小型化に限界があった。また、平面的に配置される関係から、配線長が増大し、インピーダンス（浮遊容量等）の増加等の問題が生じ、回路特性が劣化することがあった。
【０００６】
そこで、この発明は、外部接続用電極の数が増加しても、そのサイズおよびピッチを必要な大きさにすることが可能となり、且つ、電子機器のより一層の小型化が可能で、配線長を最短として回路特性劣化を抑制することが可能となる新規な半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
請求項１に記載の発明は、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に、少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する少なくとも１層の上層再配線と、前記ベース板下に設けられた少なくとも１層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えていることを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記ベース板上に前記半導体構成体が複数個相互に離間して設けられていることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とするものである。
請求項５に記載の発明は、請求項１に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とするものである。
請求項６に記載の発明は、請求項１に記載の発明において、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とするものである。
請求項７に記載の発明は、請求項６に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項８に記載の発明は、請求項６に記載の発明において、前記上層絶縁膜上に電子部品が前記最上層の上層再配線の接続パッド部に接続されて搭載されていることを特徴とするものである。
請求項９に記載の発明は、請求項１に記載の発明において、前記最下層の下層再配線の接続パッド部を除く部分を覆う下層絶縁膜を有することを特徴とするものである。
請求項１０に記載の発明は、請求項９に記載の発明において、前記最下層の下層再配線の接続パッド部下に半田ボールが設けられていることを特徴とするものである。
請求項１１に記載の発明は、請求項９に記載の発明において、前記下層絶縁膜下に電子部品が前記最下層の下層再配線の接続パッド部に接続されて搭載されていることを特徴とするものである。
請求項１２に記載の発明は、請求項１１に記載の発明において、前記下層絶縁膜下の少なくとも一部に平坦な吸着ヘッド吸着用領域が設けられていることを特徴とするものである。
請求項１３に記載の発明は、請求項１２に記載の発明において、前記電子部品は前記下層絶縁膜下の周辺部に搭載され、前記下層絶縁膜の下面ほぼ中央部が前記吸着ヘッド吸着用領域とされていることを特徴とするものである。
請求項１４に記載の発明は、請求項１２に記載の発明において、前記電子部品は複数個で前記下層絶縁膜の下面ほぼ中央部を含む領域に搭載され、前記複数個の電子部品は封止膜で覆われ、該封止膜の下面が前記吸着ヘッド吸着用領域とされていることを特徴とするものである。
請求項１５に記載の発明は、請求項１２に記載の発明において、前記電子部品は複数個で前記下層絶縁膜の下面全体に搭載され、前記下層絶縁膜の下面ほぼ中央部に搭載された前記電子部品は封止膜で覆われ、該封止膜の下面に平板が設けられ、該平板の下面は前記吸着ヘッド吸着用領域とされていることを特徴とするものである。
請求項１６に記載の発明は、請求項１に記載の発明において、前記下層再配線の少なくとも一部または前記上層再配線の一部により薄膜回路素子が形成されていることを特徴とするものである。
請求項１７に記載の発明は、請求項１６に記載の発明において、前記薄膜回路素子は、インダクタ回路、またはアンテナ回路、のいずれかを含むことを特徴とするものである。
請求項１８に記載の発明は、請求項１に記載の発明において、前記ベース板の上面にグラウンド層が設けられていることを特徴とするものである。
請求項１９に記載の発明は、請求項１８に記載の発明において、前記グラウンド層は前記上下導通部または前記下層再配線に接続されていることを特徴とするものである。
請求項２０に記載の発明は、少なくとも、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも１層の上層再配線と、を備えた第１の半導体装置と、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも１層の上層再配線と、前記ベース板下に設けられた少なくとも１層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えた第２の半導体装置と、を備え、前記第１の半導体装置上に、一乃至複数個の前記第２の半導体装置が互いに接続されて積層され、前記積層された第１の半導体装置と第２の半導体装置の間、または、複数の前記第２の半導体装置の間、の接続部において、上側の半導体装置の前記最下層の下層再配線の接続パッド部と、下側の半導体装置の前記最上層の上層再配線の接続パッド部と、が接続されていることを特徴とするものである。
請求項２１に記載の発明は、請求項２０に記載の発明において、前記上側の半導体装置と、前記下側の半導体装置とが、その間に介在された接着層を介して接着されていることを特徴とするものである。
請求項２２に記載の発明は、請求項２１に記載の発明において、前記上側の半導体装置の最下層の下層再配線の接続パッド部と、前記下側の半導体装置の最上層の上層再配線の接続パッド部とは、前記接着層に設けられた貫通孔内に設けられた導電材を介して接続されていることを特徴とするものである。
請求項２３に記載の発明は、請求項２０に記載の発明において、前記第１および第２の半導体装置は、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とするものである。
請求項２４に記載の発明は、請求項２３に記載の発明において、前記積層された第２の半導体装置の最上層の半導体装置の、前記最上層の上層再配線の接続パッド部上に半田ボールが設けられていることを特徴とするものである。
請求項２５に記載の発明は、ベース板上に、各々が半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する複数の半導体構成体を相互に離間させて配置する工程と、前記半導体構成体の周囲における前記ベース板上に絶縁層を形成する工程と、接続パッド部を有し、且つ、少なくとも一部がいずれかの前記半導体構成体の前記外部接続用電極に接続される少なくとも１層の上層再配線を、該上層再配線のうち、最上層の上層再配線の接続パッド部が前記絶縁層上に配置されるように形成する工程と、前記ベース板下に少なくとも１層の下層再配線を形成する工程と、前記絶縁層および前記ベース板に形成された貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続する上下導通部を形成する工程と、前記半導体構成体間における前記絶縁層および前記ベース板を切断して前記最上層の上層再配線の接続パッド部が前記絶縁層上に配置された半導体装置を複数個得る工程と、を有することを特徴とするものである。
請求項２６に記載の発明は、請求項２５に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、前記上下導通部と、を同時に形成することを特徴とするものである。
請求項２７に記載の発明は、請求項２５に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、を同時に形成することを特徴とするものである。
請求項２８に記載の発明は、請求項２５に記載の発明において、前記最下層の上層再配線と、前記最上層の下層再配線と、を別々に形成することを特徴とするものである。
請求項２９に記載の発明は、請求項２７または２８に記載の発明において、前記最下層の上層再配線および前記最上層の下層再配線を形成した後に、前記絶縁層および前記ベース板に前記貫通孔を形成し、該貫通孔内に導電性ペーストからなる前記上下導通部を形成することを特徴とするものである。
請求項３０に記載の発明は、請求項２５に記載の発明において、前記切断は、前記半導体構成体が複数個含まれるように切断することを特徴とするものである。
請求項３１に記載の発明は、請求項２５に記載の発明において、前記半導体構成体は、前記外部接続用電極としての柱状電極を有するものであることを特徴とするものである。
請求項３２に記載の発明は、請求項２５に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッド部を有する再配線を有するものであることを特徴とするものである。
請求項３３に記載の発明は、請求項２５に記載の発明において、前記半導体構成体は、前記外部接続用電極としての接続パッドを有するものであることを特徴とするものである。
請求項３４に記載の発明は、請求項２５に記載の発明において、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を形成する工程を有することを特徴とするものである。
請求項３５に記載の発明は、請求項３４に記載の発明において、前記最上層の上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
請求項３６に記載の発明は、請求項３４に記載の発明において、前記上層絶縁膜上に電子部品を前記上層再配線の接続パッド部に接続させて搭載する工程を有することを特徴とするものである。
請求項３７に記載の発明は、請求項２５に記載の発明において、前記最下層の下層再配線の接続パッド部を除く部分を覆う下層絶縁膜を形成する工程を有することを特徴とするものである。
請求項３８に記載の発明は、請求項３７に記載の発明において、前記最下層の下層再配線の接続パッド部下に半田ボールを形成する工程を有することを特徴とするものである。
請求項３９に記載の発明は、請求項３７に記載の発明において、前記下層絶縁膜下に電子部品を前記最下層の下層再配線の接続パッド部に接続させて搭載する工程を有することを特徴とするものである。
請求項４０に記載の発明は、請求項３８に記載の発明において、前記下層絶縁膜下の少なくとも一部に平坦な吸着ヘッド吸着用領域を形成する工程を有することを特徴とするものである。
請求項４１に記載の発明は、請求項２５に記載の発明において、前記下層再配線の少なくとも一部または前記上層再配線の一部により薄膜回路素子を形成することを特徴とするものである。
請求項４２に記載の発明は、請求項４１に記載の発明において、前記薄膜回路素子は、インダクタ回路、またはアンテナ回路、のいずれかを含むことを特徴とするものである。
請求項４３に記載の発明は、請求項２５に記載の発明において、前記ベース板の上面にグラウンド層を形成する工程を有することを特徴とするものである。
請求項４４に記載の発明は、請求項４３に記載の発明において、前記上下導通部または前記最上層の下層再配線を形成するとき、前記上下導通部または前記最上層の下層再配線を前記グラウンド層に接続することを特徴とするものである。
請求項４５に記載の発明は、少なくとも、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも１層の上層再配線と、を備えた第１の半導体装置と、ベース板と、該ベース板上に設けられ、且つ、半導体基板および該半導体基板上に設けられた複数の外部接続用電極を有する、少なくとも１つの半導体構成体と、該半導体構成体の周囲における前記ベース板上に設けられた絶縁層と、該絶縁層上に少なくとも一部が前記半導体構成体の外部接続用電極に接続されて設けられ、且つ、接続パッド部を有する、少なくとも１層の上層再配線と、前記ベース板下に設けられた少なくとも１層の下層再配線と、前記絶縁層および前記ベース板に設けられた貫通孔内に前記上層再配線のうちのいずれかの層の上層再配線と前記下層再配線のうちのいずれかの層の下層再配線とを接続するように設けられた上下導通部と、を備えた第２の半導体装置と、を備え、前記第１の半導体装置上に、一乃至複数個の前記第２の半導体装置を積層し、積層する前記第１の半導体装置と第２の半導体装置の間、または、複数の前記第２の半導体装置の間において、上側の半導体装置の最下層の下層再配線の接続パッド部と下側の半導体装置の最上層の上層再配線の接続パッド部とを接続する工程を有することを特徴とするものである。
請求項４６に記載の発明は、請求項４５に記載の発明において、前記第１の半導体装置および第２の半導体装置を、その各間に介在された接着層を介して一度に接着する工程を有することを特徴とするものである。
請求項４７に記載の発明は、請求項４６に記載の発明において、前記接着工程において、前記上側の半導体装置の最下層の下層再配線の接続パッド部と、前記下側の半導体装置の最上層の上層再配線の接続パッド部とを、前記接着層に設けられた貫通孔内に設けられた導電材を介して接続することを特徴とするものである。
請求項４８に記載の発明は、請求項４５に記載の発明において、前記第１および第２の半導体装置は、前記最上層の上層再配線の接続パッド部を除く部分を覆う上層絶縁膜を有することを特徴とするものである。
請求項４９に記載の発明は、請求項４５に記載の発明において、前記第１および第２の半導体装置を積層した後に、前記積層された第２の半導体装置の最上層の半導体装置の、前記最上層の上層再配線の接続パッド部上に半田ボールを形成する工程を有することを特徴とするものである。
【発明の効果】
【０００８】
この発明によれば、半導体構成体の周囲に設けられた絶縁層上に最上層の上層再配線の少なくとも一部の接続パッド部を配置しているので、最上層の上層再配線の接続パッド部（外部接続用電極）の数が増加しても、そのサイズおよびピッチを必要な大きさにすることが可能となる。また、ベース板下に少なくとも１層の下層再配線を設け、絶縁層およびベース板に設けられた貫通孔内に設けられた上下導通部を介して、上層再配線のうちのいずれかの層の上層再配線と下層再配線のうちのいずれかの層の下層再配線とを接続しているので、最上層の上層再配線または最下層の下層再配線に電子部品を接続させて搭載するようにして、電子機器のより一層の小型化が可能で、且つ、配線長を最短として回路特性を向上させることが可能となる。
【発明を実施するための最良の形態】
【０００９】
（第１実施形態）
図１はこの発明の第１実施形態としての半導体装置の断面図を示す。この半導体装置は平面矩形形状のベース板１を備えている。ベース板１は、ガラス繊維、アラミド繊維、液晶繊維等にエポキシ系樹脂、ポリイミド系樹脂、ＢＴ（ビスマレイミド・トリアジン）樹脂、ＰＰＥ（ポリフェニレンエーテル）等を含浸させたもの、あるいは、シリコン、ガラス、セラミックス、樹脂単体等の絶縁材料からなっている。
【００１０】
ベース板１の上面には、ベース板１のサイズよりもある程度小さいサイズの平面矩形形状の半導体構成体２の下面がダイボンド材からなる接着層３を介して接着されている。この場合、半導体構成体２は、後述する再配線、柱状電極、封止膜を有しており、一般的にはＣＳＰと呼ばれるものであり、特に、後述の如く、シリコンウエハ上に再配線、柱状電極、封止膜を形成した後、ダイシングにより個々の半導体構成体２を得る方法を採用しているため、特に、ウエハレベルＣＳＰ（Ｗ−ＣＳＰ）とも言われている。以下に、半導体構成体２の構成について説明する。
【００１１】
半導体構成体２はシリコン基板（半導体基板）４を備えている。シリコン基板４は接着層３を介してベース板１に接着されている。シリコン基板４の上面には所定の機能の集積回路（図示せず）が設けられ、上面周辺部にはアルミニウム系金属等からなる複数の接続パッド５が集積回路に接続されて設けられている。接続パッド５の中央部を除くシリコン基板４の上面には酸化シリコン等からなる絶縁膜６が設けられ、接続パッド５の中央部は絶縁膜６に設けられた開口部７を介して露出されている。
【００１２】
絶縁膜６の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる保護膜（絶縁膜）８が設けられている。この場合、絶縁膜６の開口部７に対応する部分における保護膜８には開口部９が設けられている。両開口部７、９を介して露出された接続パッド５の上面から保護膜８の上面の所定の箇所にかけて、銅等からなる下地金属層１０が設けられている。下地金属層１０の上面全体には銅からなる再配線１１が設けられている。
【００１３】
再配線１１の接続パッド部上面には銅からなる柱状電極（外部接続用電極）１２が設けられている。再配線１１を含む保護膜８の上面にはエポキシ系樹脂やポリイミド系樹脂等からなる封止膜（絶縁膜）１３がその上面が柱状電極１２の上面と面一となるように設けられている。このように、Ｗ−ＣＳＰと呼ばれる半導体構成体２は、シリコン基板４、接続パッド５、絶縁膜６を含み、さらに、保護膜８、再配線１１、柱状電極１２、封止膜１３を含んで構成されている。
【００１４】
半導体構成体２の周囲におけるベース板１の上面には矩形枠状の絶縁層１４がその上面が半導体構成体２の上面とほぼ面一となるように設けられている。絶縁層１４は、例えば、熱硬化性樹脂、あるいは、熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものからなっている。
【００１５】
半導体構成体２および絶縁層１４の上面には第１の上層絶縁膜１５がその上面を平坦とされて設けられている。第１の上層絶縁膜１５は、ビルドアップ基板に用いられる、通常、ビルドアップ材と言われるもので、例えば、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中に繊維やフィラー等の補強材を分散させたものである。この場合、繊維は、ガラス繊維やアラミド繊維等である。フィラーは、シリカフィラーやセラミックス系フィラー等である。
【００１６】
第１の上層絶縁膜１５の上面の所定の箇所には銅からなる上層下地金属層１６が設けられている。上層下地金属層１６の上面全体には銅からなる上層再配線１７が設けられている。上層再配線１７を含む上層下地金属層１６の少なくとも一部は、柱状電極１２の上面中央部に対応する部分における第１の上層絶縁膜１５に設けられた開口部１８を介して柱状電極１２の上面に接続されている。
【００１７】
上層再配線１７を含む第１の上層絶縁膜１５の上面にはソルダーレジスト等からなる第２の上層絶縁膜１９が設けられている。上層再配線１７の接続パッド部に対応する部分における第２の上層絶縁膜１９には開口部２０が設けられている。開口部２０内およびその上方には半田ボール２１が上層再配線１７の接続パッド部に接続されて設けられている。複数の半田ボール２１は、第２の上層絶縁膜１９上にマトリクス状に配置されている。
【００１８】
ベース板１の下面には第１の下層絶縁膜２２がその下面を平坦とされて設けられている。第１の下層絶縁膜２２は、例えば、第１の上層絶縁膜１５と同一の材料からなっている。第１の下層絶縁膜２２の下面の所定の箇所には銅からなる下層下地金属層２３が設けられている。下層下地金属層２３の下面全体には銅からなる下層再配線２４が設けられている。
【００１９】
下層再配線２４を含む第１の下層絶縁膜２２の下面にはソルダーレジスト等からなる第２の下層絶縁膜２５が設けられている。下層再配線２４の接続パッド部に対応する部分における第２の下層絶縁膜２５には開口部２６が設けられている。そして、下層再配線２４の接続パッド部は開口部２６を介して露出されている。
【００２０】
上層再配線１７を含む上層下地金属層１６の少なくとも一部と下層再配線２４を含む下層下地金属層２３とは、第１の上層絶縁膜１５、絶縁層１４、ベース板１および第１の下層絶縁膜２２の所定の箇所に設けられた貫通孔２７の内壁面に設けられた銅からなる下地金属層２８ａと銅層２８ｂとからなる上下導通部２８を介して接続されている。この場合、上下導通部２８内には、上下配線の電気的な導通を良くするために、銅ペースト、銀ペースト、導電性樹脂等からなる導電材２９が充填されているが、絶縁性樹脂が充填されていてもよく、また、空洞であってもよい。
【００２１】
ところで、ベース板１のサイズを半導体構成体２のサイズよりもある程度大きくしているのは、シリコン基板４上の接続パッド５の数の増加に応じて、半田ボール２１の配置領域を半導体構成体２のサイズよりもある程度大きくし、これにより、上層再配線１７の接続パッド部（第２の上層絶縁膜１９の開口部２０内の部分）のサイズおよびピッチを柱状電極１２のサイズおよびピッチよりも大きくするためである。
【００２２】
このため、マトリクス状に配置された上層再配線１７の接続パッド部は、半導体構成体２に対応する領域のみでなく、半導体構成体２の周側面の外側に設けられた絶縁層１４に対応する領域上にも配置されている。つまり、マトリクス状に配置された半田ボール２１のうち、少なくとも最外周の半田ボール２１は半導体構成体２よりも外側に位置する周囲に配置されている。
【００２３】
また、この半導体装置では、ベース板１下に設けられた第１の下層絶縁膜２２下に下層再配線２４を設け、第１の上層絶縁膜１５、絶縁層１４、ベース板１および第１の下層絶縁膜２２に設けられた貫通孔２７内に設けられた上下導通部２８を介して、上層再配線１７の少なくとも一部と下層再配線２４とを接続しているので、例えば、下層再配線２４の少なくとも一部によりインダクタ回路やアンテナ回路等の薄膜回路素子を形成するようにしてもよい。また、後で説明するが、第２の下層絶縁膜２５の下面に電子部品を搭載するようにすることもでき、これらにより、電子機器のより一層の小型化が可能となるとともに、配線長を最短として回路特性を向上させることができる。
【００２４】
次に、この半導体装置の製造方法の一例について説明するに、まず、半導体構成体２の製造方法の一例について説明する。この場合、まず、図２に示すように、ウエハ状態のシリコン基板（半導体基板）４上にアルミニウム系金属等からなる接続パッド５、酸化シリコン等からなる絶縁膜６およびエポキシ系樹脂やポリイミド系樹脂等からなる保護膜８が設けられ、接続パッド５の中央部が絶縁膜６および保護膜８に形成された開口部７、９を介して露出されたものを用意する。上記において、ウエハ状態のシリコン基板４には、各半導体構成体が形成される領域に所定の機能の集積回路が形成され、接続パッド５は、それぞれ、対応する領域に形成された集積回路に電気的に接続されている。
【００２５】
次に、図３に示すように、両開口部７、９を介して露出された接続パッド５の上面を含む保護膜８の上面全体に下地金属層１０を形成する。この場合、下地金属層１０は、無電解メッキにより形成された銅層のみであってもよく、またスパッタにより形成された銅層のみであってもよく、さらにスパッタにより形成されたチタン等の薄膜層上にスパッタにより銅層を形成したものであってもよい。
【００２６】
次に、下地金属層１０の上面にメッキレジスト膜３１をパターン形成する。この場合、再配線１１形成領域に対応する部分におけるメッキレジスト膜３１には開口部３２が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３１の開口部３２内の下地金属層１０の上面に再配線１１を形成する。次に、メッキレジスト膜３１を剥離する。
【００２７】
次に、図４に示すように、再配線１１を含む下地金属層１０の上面にメッキレジスト膜３３をパターン形成する。この場合、柱状電極１２形成領域に対応する部分におけるメッキレジスト膜３３には開口部３４が形成されている。次に、下地金属層１０をメッキ電流路として銅の電解メッキを行なうことにより、メッキレジスト膜３３の開口部３４内の再配線１１の接続パッド部上面に柱状電極１２を形成する。次に、メッキレジスト膜３３を剥離し、次いで、再配線１１をマスクとして下地金属層１０の不要な部分をエッチングして除去すると、図５に示すように、再配線１１下にのみ下地金属層１０が残存される。
【００２８】
次に、図６に示すように、スクリーン印刷法、スピンコーティング法、ダイコート法等により、柱状電極１２および再配線１１を含む保護膜８の上面全体にエポキシ系樹脂やポリイミド系樹脂等からなる封止膜１３をその厚さが柱状電極１２の高さよりも厚くなるように形成する。したがって、この状態では、柱状電極１２の上面は封止膜１３によって覆われている。
【００２９】
次に、封止膜１３および柱状電極１２の上面側を適宜に研磨し、図７に示すように、柱状電極１２の上面を露出させ、且つ、この露出された柱状電極１２の上面を含む封止膜１３の上面を平坦化する。ここで、柱状電極１２の上面側を適宜に研磨するのは、電解メッキにより形成される柱状電極１２の高さにばらつきがあるため、このばらつきを解消して、柱状電極１２の高さを均一にするためである。
【００３０】
次に、図８に示すように、シリコン基板４の下面全体に接着層３を接着する。接着層３は、エポキシ系樹脂、ポリイミド系樹脂等のダイボンド材からなるものであり、加熱加圧により、半硬化した状態でシリコン基板４に固着する。次に、シリコン基板４に固着された接着層３をダイシングテープ（図示せず）に貼り付け、図９に示すダイシング工程を経た後に、ダイシングテープから剥がすと、図１に示すように、シリコン基板４の下面に接着層３を有する半導体構成体２が複数個得られる。
【００３１】
このようにして得られた半導体構成体２では、シリコン基板４の下面に接着層３を有するため、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設けるといった極めて面倒な作業が不要となる。なお、ダイシング工程後にダイシングテープから剥がす作業は、ダイシング工程後に各半導体構成体２のシリコン基板４の下面にそれぞれ接着層を設ける作業に比べれば、極めて簡単である。
【００３２】
次に、このようにして得られた半導体構成体２を用いて、図１に示す半導体装置を製造する場合の一例について説明する。まず、図１０に示すように、図１に示すベース板１を複数枚採取することができる大きさで、限定する意味ではないが、平面形状が矩形形状のベース板１を用意する。次に、ベース板１の上面の所定の複数箇所にそれぞれ半導体構成体２のシリコン基板４の下面に接着された接着層３を接着する。ここでの接着は、加熱加圧により、接着層３を本硬化させる。
【００３３】
次に、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に、例えばスクリーン印刷法やスピンコーティング法等により、第１の絶縁材料１４ａを形成し、さらにその上面にシート状の第２の絶縁材料１５ａを配置する。また、ベース板１の下面にシート状の第３の絶縁材料２２ａを配置する。第１の絶縁材料１４ａは、例えば、熱硬化性樹脂、あるいは、熱硬化性樹脂中にガラス繊維やシリカフィラー等の補強材を分散させたものである。
【００３４】
シート状の第２、第３の絶縁材料１５ａ、２２ａは、限定する意味ではないが、ビルドアップ材が好ましく、このビルドアップ材としては、エポキシ系樹脂やＢＴ樹脂等の熱硬化性樹脂中にシリカフィラーを混入させ、熱硬化性樹脂を半硬化状態にしたものがある。しかしながら、第２、第３の絶縁材料１５ａ、２２ａとして、ガラス繊維にエポキシ系樹脂等の熱硬化性樹脂を含浸させ、熱硬化性樹脂を半硬化状態にしてシート状となしたプリプレグ材、またはフィラーが混入されない、熱硬化性樹脂のみからなる材料を用いることもできる。
【００３５】
次に、図１１に示す一対の加熱加圧板３７、３８を用いて、第１〜第３の絶縁材料１４ａ、１５ａ、２２ａを加熱加圧する。すると、半導体構成体２間および最外周に配置された半導体構成体２の外側におけるベース板１の上面に絶縁層１４が形成され、半導体構成体２および絶縁層１４の上面に第１の上層絶縁膜１５が形成され、ベース板１の下面に第１の下層絶縁膜２２が形成される。
【００３６】
この場合、第１の上層絶縁膜１５の上面は、上側の加熱加圧板３６の下面によって押さえ付けられるため、平坦面となる。また、第１の下層絶縁膜２２の下面は、下側の加熱加圧板３８の上面によって押さえ付けられるため、平坦面となる。したがって、第１の上層絶縁膜１５の上面および第１の下層絶縁膜２２の下面を平坦化するための研磨工程は不要である。このため、ベース板１のサイズが例えば５００×５００ｍｍ程度と比較的大きくても、その上に配置された複数の半導体構成体２に対して第１の上層絶縁膜１５の上面および第１の下層絶縁膜２２の下面の平坦化を一括して簡単に行なうことができる。
【００３７】
次に、図１２に示すように、レーザビームを照射するレーザ加工により、柱状電極１２の上面中央部に対応する部分における第１の上層絶縁膜１５に開口部１８を形成する。また、メカニカルドリルを用いて、またはＣＯ２レーザビームを照射するレーザ加工により、第１の上層絶縁膜１５、絶縁層１４、ベース板１および第１の下層絶縁膜２２の所定の箇所に貫通孔２７を形成する。次に、必要に応じて、開口部１８内および貫通孔２７内等に発生したエポキシスミア等をデスミア処理により除去する。
【００３８】
次に、図１３に示すように、開口部１８を介して露出された柱状電極１２の上面を含む第１の上層絶縁膜１５の上面全体、第１の下層絶縁膜２２の下面全体および貫通孔２７の内壁面に、銅の無電解メッキにより、上層下地金属層１６、下層下地金属層２３、下地金属層２８ａを形成する。次に、上層下地金属層１６の上面に上層メッキレジスト膜４１をパターン形成し、また、下層下地金属層２３の下面に下層メッキレジスト膜４２をパターン形成する。この場合、貫通孔２７を含む上層再配線１７形成領域に対応する部分における上層メッキレジスト膜４１には開口部４３が形成されている。また、貫通孔２７を含む下層再配線２４形成領域に対応する部分における下層メッキレジスト膜４２には開口部４４が形成されている。
【００３９】
次に、下地金属層１６、２３、２８ａをメッキ電流路として銅の電解メッキを行なうことにより、上層メッキレジスト膜４１の開口部４３内の下地金属層１６の上面に上層再配線１７を形成し、また、下層メッキレジスト膜４２の開口部４４内の下地金属層２３の下面に下層再配線２４を形成し、さらに、貫通孔２７内の下地金属層２８ａの表面に銅層２８ｂを形成する。
【００４０】
次に、両メッキレジスト膜４１、４２を剥離し、次いで、上層再配線１７および下層再配線２４をマスクとして下地金属層１６、２３の不要な部分をエッチングして除去すると、図１４に示すように、上層再配線１７下にのみ上層下地金属層１６が残存され、また、下層再配線２４上にのみ下層下地金属層２３が残存される。この状態では、上層再配線１７を含む上層下地金属層１６の少なくとも一部は第１の上層絶縁膜１５の開口部１８を介して柱状電極１２の上面に接続されている。また、上層再配線１７を含む上層下地金属層１６の少なくとも一部と下層再配線２４を含む下層下地金属層２３とは、貫通孔２７の内壁面に設けられた下地金属層２８ａと銅層２８ｂとからなる上下導通部２８を介して接続されている。
【００４１】
次に、図１５に示すように、スクリーン印刷法等により、上下導通部２８内に銅ペースト、銀ペースト、導電性樹脂等からなる導電材２９を充填する。次に、必要に応じて、貫通孔２７から突出された余分の導電材２９をバフ研磨等により除去する。次に、スクリーン印刷法やスピンコーティング法等により、上層再配線１７を含む第１の上層絶縁膜１５の上面にソルダーレジスト等からなる第２の上層絶縁膜１９を形成する。この場合、上層再配線１７の接続パッド部に対応する部分における第２の上層絶縁膜１９には開口部２０が形成されている。また、スクリーン印刷法やスピンコーティング法等により、下層再配線２４を含む第１の下層絶縁膜２２の下面にソルダーレジスト等からなる第２の下層絶縁膜２５を形成する。この場合、下層再配線２４の接続パッド部に対応する部分における第２の下層絶縁膜２５には開口部２６が形成されている。
【００４２】
次に、開口部２０内およびその上方に半田ボール２１を上層再配線１７の接続パッド部に接続させて形成する。次に、互いに隣接する半導体構成体２間において、第２の上層絶縁膜１９、第１の上層絶縁膜１５、絶縁層１４、ベース板１、第１の下層絶縁膜２２および第２の下層絶縁膜２５を切断すると、図１に示す半導体装置が複数個得られる。
【００４３】
以上のように、上記製造方法では、ベース板１上に複数の半導体構成体２を接着層３を介して配置し、複数の半導体構成体２に対して、特に、上層再配線１７、下層再配線２４、上下導通部２８および半田ボール２１の形成を一括して行い、その後に分断して複数個の半導体装置を得ているので、製造工程を簡略化することができる。また、図１２に示す製造工程以降では、ベース板１と共に複数の半導体構成体２を搬送することができるので、これによっても製造工程を簡略化することができる。
【００４４】
（変形例１）
上記実施形態では、半田ボール２１を、半導体構成体２上およびその周囲の絶縁層１４上の全面に対応してマトリクス状に配列されるように設けているが、これに限定されるものではない。例えば、半田ボール２１を半導体構成体２の周囲の絶縁層１４上に対応する領域上にのみ設けるようにしてもよい。その場合、半田ボール２１を半導体構成体２の全周囲ではなく、半導体構成体２の４辺のうち、１〜３辺の側方のみに設けてもよい。また、このような場合には、絶縁層１４を矩形枠状のものとする必要はなく、半田ボール２１を設ける辺の側方のみに配置されるようにしてもよい。
【００４５】
（変形例２）
上記実施形態では、図１３に示すように、電解メッキにより上層再配線１７および下層再配線２４を形成している（以下、パターニングメッキ法という）が、これに限定されるものではない。例えば、無電解メッキにより形成した下地金属層１６、２３、２８ａの表面全体に電解メッキにより銅層を形成し、この銅層および下地金属層１６、２３、２８ａをフォトリソグラフィ法により連続してパターニングして、図１４に示すように、上層下地金属層１６を含む上層再配線１７を形成するとともに、下層下地金属層２３を含む下層再配線２４を形成するようにしてもよい（以下、パターニングエッチング法という）。また、いずれの方法においても、無電解メッキを行なう前に、貫通孔２７内にカーボン等からなる薄い導電膜を形成するようにしてもよい。
【００４６】
（変形例３）
ここで、上層再配線１７は、集積化が進むに従って、比較的微細なパターン形成が要求される傾向にある。一方、下層再配線２４は、これによりインダクタ回路やアンテナ回路等の薄膜回路素子を形成したり、あるいは比較的粗い配線を形成する程度であるため、要求されるパターン精度は比較的緩い。
【００４７】
ところで、一般に、パターニングメッキ法によって形成される配線層のパターニング精度はメッキレジスト膜によって形成されるパターンの精度に依存するが、メッキレジスト膜は厚さが比較的厚く、サイドエッチングが大きいため、パターンニングの精度は比較的低く、そのため、パターニングメッキ法によって形成される配線層のパターニング精度も低い。したがって、パターニングメッキ法は微細化には適していない。一方、パターニングエッチング法によって形成される配線層のパターニング精度は、電解メッキによって形成される配線層のエッチングによるパターンニング精度に依って決まり、この配線層の厚さは比較的薄いものであるため、サイドエッチングは少なく、比較的高い精度のパターンニングを行うことができる。したがって、パターニングエッチング法は微細化に適している。
【００４８】
そこで、比較的微細なパターニングが要求される上層再配線１７をパターニングエッチング法により形成し、微細なパターニングが要求されない下層再配線２４をパターニングメッキ法により形成するようにしてもよい。この場合、両面を同時に処理するようにしてもよく、また、片面ずつ別々に処理するようにしてもよい。片面ずつ別々に処理する場合には、一方の面を処理するとき、他方の面をレジストや保護フィルム等で覆っておくようにすればよい。また、いずれの処理方法においても、次に説明する上下導通部の形成方法を採用するようにしてもよい。
【００４９】
（変形例４）
上記実施形態では、貫通孔２７内に下地金属層２８ａと銅層２８ｂとからなる上下導通部２８を形成しているが、これに限定されるものではない。例えば、貫通孔２７内全部に銅ペースト、銀ペースト、導電性樹脂等からなる導電性材料を充填して、上下導通部を形成するようにしてもよい。この場合、まず、貫通孔２７を形成せずに、無電解メッキおよび電解メッキ等により、図１３に示すように、上層下地金属層１６、上層再配線１７、下層下地金属層２３および下層再配線２４を形成する。
【００５０】
次に、全体の両面に保護フィルムを貼り付け、これらの保護フィルムと上層下地金属層１６、上層再配線１７、下層下地金属層２３および下層再配線２４とを含むものに、メカニカルドリルを用いて、またはＣＯ２レーザビームを照射するレーザ加工により、貫通孔２７を形成する。次に、スクリーン印刷法等により、貫通孔２７内に銅ペースト、銀ペースト、導電性樹脂等からなる導電性材料を充填する。次に、両保護フィルムを剥離する。次に、貫通孔２７から突出された余分の導電性材料をバフ研磨等により除去する。次に、導電性材料をベークして硬化させると、上下導通部が形成される。
【００５１】
（第２実施形態）
図１６はこの発明の第２実施形態としての半導体装置の断面図を示す。この半導体装置において、図１に示す場合と異なる点は、ベース板１の上面の所定の箇所に銅箔からなるグラウンド層５１を設け、このグラウンド層５１の上面に半導体構成体２のシリコン基板４の下面を接着層３を介して接着し、グラウンド層５１の所定の箇所に形成された円孔５２の内壁面を上下導通部２８の下地金属層２８ａに接続させた点である。この場合、貫通孔２７を形成するとき、同時に、グラウンド層５１に円孔５２を形成する。そして、貫通孔２７内に下地金属層２８ａを形成すると、この下地金属層２８ａはグラウンド層５１の円孔５２の内壁面に接続される。
【００５２】
（第３実施形態）
図１６では、グラウンド層５１に上下導通部２８を接続させているが、これに限定されるものではない。例えば、図１７に示すこの発明の第３実施形態のように、グラウンド層５１に下層下地金属層２３を含む下層再配線２４を第１の下層絶縁膜２２およびベース板１に形成された開口部５３を介して接続するようにしてもよい。
【００５３】
（第４実施形態）
上記第１実施形態では、図１に示すように、第１の上層絶縁膜１５上に上層再配線１６を１層だけ形成した場合について説明したが、これに限らず、２層以上としてもよく、例えば、図１８に示すこの発明の第４実施形態のように、２層としてもよい。すなわち、半導体構成体２および絶縁層１４の上面にはビルドアップ材等からなる第１の上層絶縁膜６１が設けられている。第１の上層絶縁膜６１の上面には第１の上層下地金属層６２を含む第１の上層再配線６３が第１の上層絶縁膜６１に形成された開口部６４を介して柱状電極１２の上面に接続されて設けられている。
【００５４】
第１の上層再配線６３を含む第１の上層絶縁膜６１の上面にはビルドアップ材等からなる第２の上層絶縁膜６５が設けられている。第２の上層絶縁膜６５の上面には第２の下地金属層６６を含む第２の上層再配線６７が第２の上層絶縁膜６５に形成された開口部６８を介して第１の上層再配線６３の接続パッド部に接続されて設けられている。
【００５５】
第２の上層再配線６７を含む第２の上層絶縁膜６５の上面にはソルダーレジスト等からなる第３の上層絶縁膜６９が設けられている。第２の上層再配線６７の接続パッド部に対応する部分における第３の上層絶縁膜６９には開口部７０が形成されている。開口部７０内およびその上方には半田ボール７１が第２の上層再配線６７の接続パッド部に接続されて設けられている。
【００５６】
ところで、この第４実施形態では、第１の上層下地金属層６２を含む第１の上層再配線６３と下層下地金属層２３を含む下層再配線２４とを上下導通部２８を介して接続しているが、これに限らず、第２の上層下地金属層６６を含む第２の上層再配線６７と下層下地金属層２３を含む下層再配線２４とを上下導通部を介して接続するようにしてもよい。
【００５７】
また、この第４実施形態では、半田ボール７１は、半導体構成体２の周囲の矩形枠状の絶縁層１４上に対応する領域上のみに設けられている。この結果、半導体構成体２上に対応する領域における第２の上層絶縁膜６５の上面の大部分は、半田ボール７１に接続される第２の上層再配線６７を形成しないようにすることができるため、余剰領域となっている。そこで、この余剰領域に、第２の上層再配線からなる、例えばインダクタ回路等の薄膜受動素子７２を形成するようにして、電子機器の小型化を図るようにしてもよい。
【００５８】
また、第２の下層絶縁膜２５の下面周辺部の所定の一部に、より一層の小型化および配線長の最短化を図るため、コンデンサや抵抗等からなるチップ部品７３を搭載するようにしてもよい。この場合、チップ部品７３の両側の電極は、開口部２６内にスクリーン印刷等により充填された半田７４を介して下層再配線２４に接続されている。
【００５９】
さらに、チップ部品７３搭載領域を除く領域における第１の下層絶縁膜２２の下面に、下層再配線からなる、例えばアンテナ回路等の薄膜受動素子７４を形成するようにしてもよい。この場合、薄膜受動素子７４の形成領域として比較的大きな面積を確保することができて、薄膜受動素子７４としてアンテナ回路を良好に適用することができる。また、この場合、第２の下層絶縁膜２５の下面周辺部にチップ部品７３を搭載し、第２の下層絶縁膜２５の下面ほぼ中央部を平坦な領域としているため、この中央部の平坦領域を、この半導体装置をハンドリングするための吸着ヘッドを吸着させる、吸着ヘッド吸着用領域（マウント用ピックアップ領域）とすることができる。
【００６０】
ところで、第２の下層絶縁膜２５の下面の中央部付近を含む、下面のほぼ全体領域に複数個のチップ部品７３を搭載するようにすることもできる。その場合には、より一層の小型化および配線長の最短化を図ることができるが、その反面、平坦な吸着ヘッド吸着用領域を確保することが困難となる。そこで、次に、このような場合でも、平坦な吸着ヘッド吸着用領域を確保することができる第５、第６実施形態について説明する。
【００６１】
（第５実施形態）
図１９はこの発明の第５実施形態としての半導体装置の断面図を示す。この半導体装置では、第２の下層絶縁膜２５の下面のほぼ中央部を含む全体領域に複数個のチップ部品７３が搭載され、これらのチップ部品７３がエポキシ系樹脂やポリイミド系樹脂等からなる封止膜７５で覆われ、封止膜７５の下面が研磨により平坦とされ、この平坦な下面が吸着ヘッド吸着用領域とされている。
【００６２】
（第６実施形態）
図２０はこの発明の第５実施形態としての半導体装置の断面図を示す。この半導体装置では、第２の下層絶縁膜２５の下面のほぼ中央部を含む全体領域に複数個のチップ部品７３が搭載され、第２の下層絶縁膜２５の下面ほぼ中央部に搭載されたチップ部品７３がエポキシ系樹脂やポリイミド系樹脂等からなる封止膜７５で覆われ、この封止膜７５の下面に金属板等からなる平板７６が貼り付けられ、この平板７６の下面が平坦な吸着ヘッド吸着用領域とされている。なお、チップ部品７３の代わりに、あるいは、チップ部品７３と共に、ＬＳＩ等の集積回路からなる半導体ＩＣチップ（図示せず）や、図１に示す半導体構成体２と同等のもの、等を搭載するようにしてもよい。
【００６３】
（第７実施形態）
上記第１実施形態では、図１に示すように、第１の下層絶縁膜２２下に下層再配線２４を１層だけ形成した場合について説明したが、これに限らず、２層以上としてもよく、例えば、図２１に示すこの発明の第７実施形態のように、２層としてもよい。すなわち、ベース板１の下面にはビルドアップ材等からなる第１の下層絶縁膜１０１が設けられている。第１の下層絶縁膜１０１の下面には第１の下層下地金属層１０２を含む第１の下層再配線１０３が上下導通部２８に接続されて設けられている。
【００６４】
第１の下層再配線１０２を含む第１の下層絶縁膜１０１の下面にはビルドアップ材等からなる第２の下層絶縁膜１０４が設けられている。第２の下層絶縁膜１０４の下面には第２の下層下地金属層１０５を含む第２の下層再配線１０６が第２の下層絶縁膜１０４に形成された開口部１０７を介して第１の下層再配線１０３の接続パッド部に接続されて設けられている。第２の下層再配線１０６を含む第２の下層絶縁膜１０４の下面にはソルダーレジスト等からなる第３の下層絶縁膜１０８が設けられている。第２の下層再配線１０６の接続パッド部に対応する部分における第３の下層絶縁膜１０８には開口部１０９が形成されている。
【００６５】
ところで、この第７実施形態では、上層下地金属層１６を含む上層再配線１７と第１の下層下地金属層１０２を含む第１の下層再配線１０３とを上下導通部２８を介して接続しているが、これに限らず、上層下地金属層１６を含む上層再配線１７と第２の下層下地金属層１０５を含む第２の下層再配線１０６とを上下導通部を介して接続するようにしてもよい。
【００６６】
ここで、図示していないが、上層再配線を２層以上とし、且つ、下層再配線を２層以上とする場合には、図１８および図２１に示す場合も含めて、上層再配線のうちのいずれかの層の上層再配線と下層再配線のうちのいずれかの層の下層再配線とを上下導通部を介して接続するようにしてもよい。
【００６７】
（第８実施形態）
上記第１実施形態には、互いに隣接する半導体構成体２間において切断したが、これに限らず、２個またはそれ以上の半導体構成体２を１組として切断し、例えば、図２２に示すこの発明の第８実施形態のように、２個の半導体構成体２を１組として切断し、マルチチップモジュール型の半導体装置を得るようにしてもよい。この場合、２個で１組の半導体構成体２は同種、異種のいずれであってもよい。
【００６８】
（第９実施形態）
図２３はこの発明の第９実施形態としての半導体装置の断面図を示す。この半導体装置では、例えば図１に示すものと同じものからなる第１の半導体ブロック８１下に第２、第３の半導体ブロック８２、８３が搭載されている。この場合、第２の半導体ブロック８２は、例えば図１に示すものと比較して、半田ボール２１を備えていないものからなっている。第３の半導体ブロック８３は、例えば図１に示すものと比較して、貫通孔２７、上下導通部２８、導電材２９、第１の下層絶縁膜２２、第２の下層絶縁膜２５、下層下地金属層２３、下層再配線２４および半田ボール２１を備えていないものからなっている。
【００６９】
また、第１の半導体ブロック８１と第２の半導体ブロック８２とは、その間に介在された接着層８４を介して接着されている。この場合、第１の半導体ブロック８１の下層再配線２４の接続パッド部と第２の半導体ブロック８２の上層再配線１７の接続パッド部とは、接着層８４に設けられた貫通孔８５の部分に設けられた導電材８６を介して接続されている。
【００７０】
さらに、第２の半導体ブロック８２と第３の半導体ブロック８３とは、その間に介在された接着層８７を介して接着されている。この場合、第２の半導体ブロック８２の下層再配線２４の接続パッド部と第３の半導体ブロック８３の上層再配線１７の接続パッド部とは、接着層８７に設けられた貫通孔８８の部分に設けられた導電材８９を介して接続されている。
【００７１】
次に、この半導体装置の製造方法の一例について説明する。まず、図２４に示すように、例えば、第２の半導体ブロック８２の第２の上層絶縁膜１９の上面に、液晶ポリマー、熱可塑性ポリイミド、ＰＥＥＫ（ポリエーテルエーテルケトン）、ＰＰＳ（ポリフェニレンサルファイド）等の熱可塑性樹脂からなる薄いシート状の接着層８４を貼り付ける。この場合、接着層８４の上面には保護フィルム９０が貼り付けられている。
【００７２】
次に、レーザビームを照射するレーザ加工により、第２の上層絶縁膜１９の開口部２０つまり上層再配線１７の接続パッド部に対応する部分における保護フィルム９０および接着層８４に貫通孔８５を形成する。次に、貫通孔８５および開口部２０内に、スクリーン印刷法等により、低温焼結可能な銅ペースト、銀ペースト、導電性樹脂等からなる導電材８６を充填する。次に、保護フィルム９０を剥離する。この状態では、導電材８６は接着層８４上に保護フィルム９０の厚さの分だけ突出されている。
【００７３】
次に、上記と同様にして、第３の半導体ブロック８３の第２の上層絶縁膜１９の上面に貼り付けられた接着層８７に形成された貫通孔８８内等に導電材８９が充填されたものを用意する。次に、図２５に示すように、第３の半導体ブロック８３上の接着層８７上に第２の半導体ブロック８２を配置し、第２の半導体ブロック８２上の接着層８４上に第１の半導体ブロック８１を配置する。この場合、第１の半導体ブロック８１には半田ボール２１は形成されていない。また、このように配置した状態では、導電材８６、８９の上部はその上の半導体ブロック８１、８２の第２の下層絶縁膜２５の開口部２６内に挿入されている。
【００７４】
次に、一対の加熱加圧板９１、９２を用いて、第１〜第３の半導体ブロック８１〜８３および接着層８４、８７を加熱加圧する。すると、導電材８６、８９が焼結し、導電材８６を介して、第１の半導体ブロック８１の下層再配線２４の接続パッド部と第２の半導体ブロック８２の上層再配線１７の接続パッド部とが接続され、また、導電材８９を介して、第２の半導体ブロック８２の下層再配線２４の接続パッド部と第３の半導体ブロック８３の上層再配線１７の接続パッド部とが接続される。
【００７５】
また、接着層８４、８７が硬化すると、接着層８４を介して、第１の半導体ブロック８１と第２の半導体ブロック８２とが接着され、また、接着層８７を介して、第２の半導体ブロック８２と第３の半導体ブロック８３とが接着される。次に、図２３に示すように、第１の半導体ブロック８１上に半田ボール２１を形成する。かくして、図２２に示す半導体装置が得られる。
【００７６】
以上のように、上記製造方法では、第１〜第３の半導体ブロック８１〜８３をその各間に介在された接着層８４、８７を介して一度に接着しているので、製造工程を簡略化することができる。なお、第３の半導体ブロック８３は、第２の半導体ブロック８２と同様に、例えば図１に示すものと比較して、半田ボール２１を備えていないものとしてもよい。
【００７７】
（その他の実施形態）
上記各実施形態において、半導体構成体２は、外部接続用電極として、再配線１１の接続パッド部上に設けられた柱状電極１２を有するものとしたが、これに限定されるものではない。例えば、半導体構成体２は、外部接続用電極としての接続パッド部を有する再配線１１を有するものであってもよく、また、外部接続用電極としての接続パッド５を有するものであってもよく、さらに、外部接続用電極として、接続パッド５上に設けられた柱状電極を有するものであってもよい。
【００７８】
また、例えば、図１に示す第１実施形態においては、半田ボール２１は第２の上層絶縁膜１９に設けられた開口部２０から露出された上層再配線１７の接続パッド部に接続されて設けられるとしたが、これに限るものではなく、例えば、半田ボール２１を第２の下層絶縁膜２５に設けられた開口部２６から露出された下層再配線２４に接続させて設けるようにしてもよい。また、例えば、図１８に示す第４実施形態においては、チップ部品７３や半導体チップ等は下層絶縁膜２５の下面に、下層再配線２４に接続させて搭載するとしたが、これに限るものではなく、例えば、チップ部品７３や半導体チップ等を上層絶縁膜１９の上面に、上層再配線１７の接続パッド部に接続させて搭載するようにしてもよい。
【図面の簡単な説明】
【００７９】
【図１】この発明の第１実施形態としての半導体装置の断面図。
【図２】図１に示す半導体装置の製造方法の一例において、当初用意したものの断面図。
【図３】図２に続く製造工程の断面図。
【図４】図３に続く製造工程の断面図。
【図５】図４に続く製造工程の断面図。
【図６】図５に続く製造工程の断面図。
【図７】図６に続く製造工程の断面図。
【図８】図７に続く製造工程の断面図。
【図９】図８に続く製造工程の断面図。
【図１０】図９に続く製造工程の断面図。
【図１１】図１０に続く製造工程の断面図。
【図１２】図１１に続く製造工程の断面図。
【図１３】図１２に続く製造工程の断面図。
【図１４】図１３に続く製造工程の断面図。
【図１５】図１４に続く製造工程の断面図。
【図１６】この発明の第２実施形態としての半導体装置の断面図。
【図１７】この発明の第３実施形態としての半導体装置の断面図。
【図１８】この発明の第４実施形態としての半導体装置の断面図。
【図１９】この発明の第５実施形態としての半導体装置の断面図。
【図２０】この発明の第６実施形態としての半導体装置の断面図。
【図２１】この発明の第７実施形態としての半導体装置の断面図。
【図２２】この発明の第８実施形態としての半導体装置の断面図。
【図２３】この発明の第９実施形態としての半導体装置の断面図。
【図２４】図２３に示す半導体装置の製造方法の一例において、所定の製造工程の断面図。
【図２５】図２４に続く製造工程の断面図。
【符号の説明】
【００８０】
１  ベース板
２  半導体構成体
３  接着層
４  シリコン基板
５  接続パッド
１１  再配線
１２  柱状電極
１３  封止膜
１４  絶縁層
１５  第１の上層絶縁膜
１７  上層再配線
１９  第２の上層絶縁膜
２１  半田ボール
２２  第１の下層絶縁膜
２４  下層再配線
２５  第２の下層絶縁膜
２７  貫通孔
２８  上下導通部
【図１】
2005019938.tif 000003
【図２】
2005019938.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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