(57)【要約】【課題】ワードラインの活性時に電圧ＶＢＢのノードに流れる電流を抑制すること。【解決手段】アクセスが開始されると信号ＲＳＴ＿ｎによってリセット状態が解除され、アドレス信号Ｘｃが入力するとノードＡはＶＰＰからＶＳＳのレベルに遷移しノードＢがＶＰＰのレベルになる。このときブロック選択信号ＲＢＳは活性化しているがタイミング信号ＡＳＤは活性化していないのでノードＣはＶＤＤのレベルであり、ＷＬはＮＴＲ１１，１２を介して接地に接続される。つまりＷＬはＶＰＰからＶＳＳのレベルに遷移する。その後、タイミング信号ＡＳＤが活性化しノードＣがＶＳＳのレベルに遷移すると、ＮＴＲ７がオン、ＮＴＲ１１がオフとなり、ＷＬが接地電位から切り離される。ＮＴＲ９がオンするので、ＷＬはＶＢＢのレベルになる。ＶＢＢのノードに流れる電流はＶＳＳとＶＢＢの電差に相当する電流に低減される。【選択図】        図１
2005353244.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置のメモリセルにおけるアクセストランジスタが、スタンバイ時では接地電位よりも高い第１電圧が印加され、前記メモリセルをアクセスする活性化時では接地電位よりも低い第２電圧が印加される場合において、
前記アクセストランジスタに接続されるワードラインの電圧レベルを、活性化時では、スタンバイ終了に応答して前記第１電圧から接地電位のレベルに遷移させ、その後に発生する所定のタイミング信号に応答して接地電位から前記第２電圧のレベルに遷移させる遷移制御手段、
を備えることを特徴とするワードライン制御回路。
【請求項２】
ワードラインの電圧レベルを直接制御する終段のトランジスタであって前記遷移制御手段がワードラインの電圧レベルを接地電位から前記第２電圧のレベルに遷移させる際に制御される２つのトランジスタの各ソース電極の電位を、前記遷移制御手段がワードラインの電圧レベルを前記第１電圧から接地電位に遷移させる動作を行っている期間までは前記第２電圧よりも高い接地電位近傍の電圧レベルに設定し、前記遷移制御手段がワードラインの電圧レベルを接地電位から前記第２電圧のレベルに遷移させる際に、アクセスするメモリセルが属するブロックとアクセスしないメモリセルが属するブロックとを区別する制御信号がアクセスするメモリセルが属するブロックであることを示すとき前記第２電圧のレベルに設定する電圧設定手段、
を備えることを特徴とする請求項１に記載のワードライン制御回路。
【請求項３】
請求項１に記載のワードライン制御回路の複数個と、
前記複数のワードライン制御回路のそれぞれにおいてワードラインの電圧レベルを直接制御する終段のトランジスタであって前記遷移制御手段がワードラインの電圧レベルを接地電位から前記第２電圧のレベルに遷移させる際に制御される２つのトランジスタの各ソース電極の電位を、アクセスするメモリセルが属するブロックとアクセスしないメモリセルが属するブロックとを区別する制御信号に従い、アクセスするメモリセルが属するブロックに含まれると選択されたワードラインを制御するワードライン制御回路においては前記遷移制御手段がワードラインの電圧レベルを前記第１電圧から接地電位に遷移させる動作を行っている期間までは前記第２電圧よりも高い接地電位近傍の電圧レベルに設定するとともに、前記遷移制御手段がワードラインの電圧レベルを接地電位から前記第２電圧のレベルに遷移させる際に前記第２電圧のレベルに設定し、アクセスしないメモリセルが属するブロックに含まれるワードラインを制御するワードライン制御回路においては前記第２電圧よりも高い接地電位近傍の電圧レベルに設定する電圧設定手段と、
を備えたことを特徴とするワードライン制御回路。
【請求項４】
前記遷移制御手段は、
前記所定のタイミング信号の発生時に、アクセスするメモリセルが属するブロックとアクセスしないメモリセルが属するブロックとを区別する制御信号がアクセスするメモリセルが属するブロックであることを示すときにのみ接地電位から第２電圧のレベルに遷移させる動作を行う、
ことを特徴とする請求項１〜３のいずれか一つに記載のワードライン制御回路。
【請求項５】
前記遷移制御手段において、前記第１電圧から接地電位のレベルに遷移させる手段は、
スタンバイ時ではオフ動作を行い活性化時では終了時までオン動作を行う第１トランジスタと、スタンバイ時および活性化時において前記所定のタイミング信号が発生するまでの期間内オン動作を行い前記所定のタイミング信号が発生した以降オフ動作を行う第２トランジスタとをワードラインと接地電位との間に直列に配置した回路を含み、かつ、当該２つのトランジスタの各バックゲートの電位は、接地電位または第２電圧のレベルであることを特徴とする請求項１〜３のいずれか一つに記載のワードライン制御回路。
【請求項６】
前記ワードラインのレベルが接地電位から前記第２電圧のレベルに遷移する際にオフ動作を行う前記第２トランジスタの電圧閾値は接地電位と第２電圧との電位差よりも大きい値であることを特徴とする請求項５に記載のワードライン制御回路。
【請求項７】
ワードラインの電圧レベルを直接制御する終段のトランジスタであってソース電極に前記第２電圧が印加される２つのトランジスタの各バックゲートの電位は、接地電位または第２電圧のレベルであることを特徴とする請求項１に記載のワードライン制御回路。
【請求項８】
前記２つトランジスタのバックゲートの電位は第２電圧のレベルであることを特徴とする請求項２または３に記載のワードライン制御回路。
【請求項９】
前記所定のタイミング信号は、センスアンプ活性化信号であることを特徴とする請求項１〜３のいずれか一つに記載のワードライン制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置のメモリセルのワードラインを駆動するワードライン制御回路に関し、特にシステムＬＳＩにおいてロジックと混載する半導体記憶装置のメモリセルのワードラインを駆動するワードライン制御回路に関するものである。
【背景技術】
【０００２】
近年、半導体加工技術の微細化が進み、ロジックとメモリとを一つのチップ上に集積したシステムＬＳＩの開発が行われている。メモリには、ＳＲＡＭやＤＲＡＭ等の種々のメモリが開発されているが、大容量のメモリをロジックと混載するシステムＬＳＩでは、集積度の大きい、つまり１ビット当たりの面積が小さいＤＲＡＭを搭載する方がチップサイズが小さくなり、また歩留まりやコストの面で有利である。
【０００３】
しかし、従来の汎用ＤＲＡＭチップの製造プロセスでは、ＤＲＡＭのメモリキャパシタ部分の製造プロセスが複雑化しているので、ＣＭＯＳプロセスをベースとしたシステムＬＳＩを製造する場合、汎用ＤＲＡＭのようなメモリセルの製造プロセスを使用したＤＲＡＭを混載するには、困難なプロセス開発を伴ってしまう。そこで、メモリキャパシタをプレーナ型キャパシタ構造としたＤＲＡＭが提案され、開発が進んでいる（例えば特許文献１）。以下、図９を参照して、その概要を説明する。なお、図９は、ＤＲＡＭのメモリセルを説明する図である。
【０００４】
図９において、アクセストランジスタ３１とメモリセルキャパシタ３２は、共にＰチャネル型トランジスタである。アクセストランジスタ３１のゲート電極はワードライン（ＷＬ）３３に接続され、ドレイン電極はビットライン（ＢＬ）３４に接続されている。メモリセルキャパシタ３２のソース電極とドレイン電極とは共通にアクセストランジスタ３１のソース電極に接続され、ゲート電極には、セルプレート電位ＶＣＰが印加されている。
【０００５】
データの書き込みは、図示しないセンスアンプからＢＬ３４に書込データの電位を与えると共に、ＷＬ３３を活性化させてアクセストランジスタ３１をオン動作させることで、アクセストランジスタ３１を介してメモリセルキャパシタ３２に書き込む。また、データの読み出しは、ＷＬ３３を活性化させてアクセストランジスタ３１をオン動作させることで、メモリセルキャパシタ３２に蓄積された電荷をアクセストランジスタ３１を介してＢＬ３４に取り出して図示しないセンスアンプに入力しビットデータを取得する。このように、図９に示すメモリセルは、ＤＲＡＭとして動作する。
【０００６】
ここで、図９に示すメモリセルでは、時間の経過とともにメモリセルキャパシタ３２に書き込んだデータ（電荷）が様々なリーク電流によって失われてしまうので、リフレッシュ動作をしなければならないが、そのリフレッシュ動作の間隔が短いと消費電流が大きくなる。したがって、リーク電流を抑制しリフレッシュ動作の間隔を広げることが重要である。特に、アクセストランジスタ３１のチャネルを介したリーク（オフリーク）を抑制することが重要である。
【０００７】
そのため、図９に示すように、ＢＬ３４の振幅電圧は、電源電圧ＶＤＤＳ〜接地電位ＶＳＳの範囲であるが、アクセストランジスタ３１のゲート電極を制御するＷＬ３３の振幅電圧は、電圧ＶＰＰ〜電圧ＶＢＢの範囲である。ここで、電圧ＶＰＰは、Ｖｔｐ１＝０．２Ｖ〜０．５Ｖなる電圧Ｖｔｐ１を電源電圧ＶＤＤＳに加算した電圧（ＶＰＰ＝ＶＤＤ＋Ｖｔｐ１）である。この電源電圧ＶＤＤＳを少し昇圧した電圧ＶＰＰをアクセストランジスタ３１のゲート電極に印加することによってアクセストランジスタ３１のオフリークが抑制できるようになる。
【０００８】
また、アクセストランジスタ３１はＰチャネル型トランジスタであるので、ＢＬ３４の接地電位ＶＳＳを読み書きするために、ＷＬ３３の活性時には、アクセストランジスタ３１の閾値電圧の絶対値近傍の値をＶｔｐ２（Ｖｔｐ２＝０．２Ｖ〜０．５Ｖ）とすると、電圧ＶＢＢは、ＶＢＢ＝ＶＳＳ−Ｖｔｐ２に設定されている。これによって、接地電位ＶＳＳレベルの十分な書き込みが行える。
【０００９】
なお、電圧ＶＰＰや電圧ＶＢＢは、通常、チップの外部から与えられるのではなく、外部から与えられる電源電圧ＶＤＤ，接地電位ＶＳＳから生成するようにしている。すなわち、内部電源として、ＶＰＰ＝ＶＤＤ＋Ｖｔｐ１なる電圧ＶＰＰを発生するＶＰＰ発生回路と、ＶＢＢ＝ＶＳＳ−Ｖｔｐ２なる電圧ＶＢＢを発生するＶＢＢ発生回路とを備えている。
【００１０】
つまり、ワードライン制御回路は、正極電源であるＶＰＰ発生回路から電圧ＶＰＰの供給を受け、また負極電源であるＶＢＢ発生回路から電圧ＶＢＢの供給を受け、メモリセルのワードライン（ＷＬ３３）の電圧を、電圧ＶＰＰ〜電圧ＶＢＢの範囲に駆動するための制御回路であり、種々の回路構成のものが使用されている。
【００１１】
【特許文献１】特開２００３−９２３６４号公報
【特許文献２】特開平１０−２４１３６１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ところで、ワードラインのノードは、複数のメモリアクセストランジスタのゲート電極が接続され、更に、それらの配線による寄生容量も加わり、大きな容量になっており、メモリセルをアクセスしないワードラインの非活性時には、電圧ＶＰＰで充電されている。そのため、メモリセルをアクセスするワードラインの活性時に、ワードラインを電圧ＶＰＰから電圧ＶＢＢに駆動するとき、電圧ＶＢＢを発生するＶＢＢ発生回路に大きな放電電流が流れてしまう。その結果、発生する電圧ＶＢＢが不安定になり、ＶＢＢ発生回路の消費電流が大きくなるという問題がある。なお、特許文献２では、ワードラインの非活性時にＶＢＢ発生回路の消費電流を低減する方法が開示されている。
【００１３】
この発明は、上記に鑑みてなされたものであり、ワードラインの活性時に電圧ＶＢＢのノードに流れる電流を抑制する機構を設け、より安定化した電圧ＶＢＢによってワードラインを活性化することができるワードライン制御回路を得ることを目的とする。
【課題を解決するための手段】
【００１４】
上述した目的を達成するために、この発明は、半導体記憶装置のメモリセルにおけるアクセストランジスタが、スタンバイ時では接地電位よりも高い第１電圧が印加され、前記メモリセルをアクセスする活性化時では接地電位よりも低い第２電圧が印加される場合において、前記アクセストランジスタに接続されるワードラインの電圧レベルを、活性化時では、スタンバイ終了に応答して前記第１電圧から接地電位のレベルに遷移させ、その後に発生する所定のタイミング信号に応答して接地電位から前記第２電圧のレベルに遷移させる遷移制御手段を備えることを特徴とする。
【００１５】
この発明によれば、ワードラインの活性時に第２電圧を発生する回路に流れる放電電流は、接地電位と第２電圧との差分に相当する電流となり、低減することができる。したがって、活性化時のワードラインの電圧レベルが不安定化するのを防ぐことができ、また消費電流の低減を図ることができる。
【発明の効果】
【００１６】
この発明によれば、活性化時のワードラインの電圧レベルが不安定化するのを防ぐことができ、また消費電流の低減を図ることができるという効果を奏する。
【発明を実施するための最良の形態】
【００１７】
以下に図面を参照して、この発明にかかるワードライン制御回路の好適な実施の形態を詳細に説明する。
【００１８】
実施の形態１．
図１は、この発明の実施の形態１によるワードライン制御回路の構成を示す回路図である。図１において、２入力のＮＡＮＤ回路１の入力端には、アドレス信号Ｘａ，Ｘｂが印加される。このＮＡＮＤ回路１の出力端は、Ｎチャネル型トランジスタ（以降「ＮＴＲ」と記す）２のソース電極に接続されている。ＮＴＲ２のゲート電極にはアドレス信号Ｘｃが印加され、バックゲートは接地（電位ＶＳＳ）に接続されている。ＮＴＲ２のドレイン電極は、Ｐチャネル型トランジスタ（以降「ＰＴＲ」と記す）３，４の各ドレイン電極と、ＰＴＲ５，ＮＴＲ６の各ゲート電極とに接続されている。この接続ラインを以降「ノードＡ」と記す。
【００１９】
ＰＴＲ３のソース電極は、バックゲートと共に電源（電圧ＶＰＰ）に接続され、ゲート電極にはワードラインリセット信号ＲＳＴ＿ｎが印加される。ＰＴＲ４のソース電極は、バックゲートと共に電源（電圧ＶＰＰ）に接続され、ゲート電極はＰＴＲ５，ＮＴＲ６の共通接続されたドレイン電極に接続されている。ＰＴＲ５のソース電極は、バックゲートと共に電源（電圧ＶＰＰ）に接続され、ＮＴＲ６のソース電極は、バックゲートと共に接地（電位ＶＳＳ）に接続されている。
【００２０】
ＰＴＲ５，ＮＴＲ６の共通接続されたドレイン電極はＰＴＲ７のソース電極とＰＴＲ１０のゲート電極とＮＴＲ１２のゲート電極とに接続されている。この接続ラインを以降「ノードＢ」と記す。ＰＴＲ１０のソース電極は、バックゲートと共に電源（電圧ＶＰＰ）に接続されている。
【００２１】
ＰＴＲ７のバックゲートは電源（電圧ＶＰＰ）に接続され、ドレイン電極はＮＴＲ８のドレイン電極とＮＴＲ９のゲート電極とに接続されている。また、ＰＴＲ７のゲート電極は、ＮＡＮＤ回路１３の出力端とＮＴＲ１１のゲート電極との接続ラインに接続されている。この接続ラインを以降「ノードＣ」と記す。
【００２２】
ＰＴＲ１０のドレイン電極は、ＮＴＲ９のドレイン電極とＮＴＲ８のゲート電極とＮＴＲ１１のドレイン電極とに接続されている。この接続端にワードラインＷＬが接続されている。ＮＴＲ８のソース電極およびバックゲートと、ＮＴＲ９のソース電極およびバックゲートとは、共通に電源（電圧ＶＢＢ）に接続されている。
【００２３】
ＮＴＲ１１のソース電極はＮＴＲ１２のドレイン電極に接続されている。また、ＮＴＲ１１のバックゲートは、ＮＴＲ１２のバックゲートおよびソース電極と共に接地（電位ＶＳＳ）に接続されている。ＮＡＮＤ回路１３の入力端には、横列ブロック選択信号ＲＢＳとタイミング信号ＡＳＤとが印加される。
【００２４】
次に、図１と図２を参照して以上のように構成される実施の形態１によるワードライン制御回路の動作について説明する。なお、図２は、図１に示すワードライン制御回路の動作を説明する波形図である。アドレス信号Ｘａ，Ｘｂ，Ｘｃは、図示しないアレイコントロール回路に含まれるアドレスプリデコード回路にて生成されるアドレス信号である。スタンバイ状態では、共に接地電位ＶＳＳレベルである。そして、アクセス時では、まず、アドレス信号Ｘａ，Ｘｂが電源電圧ＶＤＤレベルに立ち上がり、その後、アドレス信号Ｘｃが電源電圧ＶＤＤレベルに立ち上がるように生成される。
【００２５】
また、ワードラインリセット信号ＲＳＴ＿ｎは、上記のアレイコントロール回路にて生成されるリセット信号であり、リセット時では接地電位ＶＳＳレベルであり、その解除時には電圧ＶＰＰのレベルになる。加えて、この実施の形態による横列ブロック選択信号ＲＢＳとタイミング信号ＡＳＤは、上記のアレイコントロール回路にて生成される制御信号である。
【００２６】
すなわち、横列ブロック選択信号ＲＢＳは、与えられたアドレス（Ｘａ，Ｘｂ，Ｘｃ）に対応するワードライン制御回路が含まれる横列ブロックを選択指定するために生成される。また、タイミング信号ＡＳＤは、ワードラインＷＬを接地電位ＶＳＳレベルに遷移させるタイミングを決定するために生成される。両者は、共に、スタンバイ状態では接地電位ＶＳＳのレベルであり、アクセス時には電源電圧ＶＤＤのレベルになる。
【００２７】
さて、スタンバイ状態では、ワードラインリセット信号ＲＳＴ＿ｎによるリセット処理が実行されるので、ＰＴＲ３は、オン動作状態になり、ノードＡは電圧ＶＰＰのレベルにプリチャージしている。これによって、ＮＴＲ６がオン動作状態にあるので、ノードＢは接地電位ＶＳＳのレベルになっている。ＰＴＲ１０は、オン動作状態にあり、ワードラインＷＬは、電圧ＶＰＰのレベルになる。
【００２８】
この状態では、横列ブロック選択信号ＲＢＳとタイミング信号ＡＳＤは、共に接地電位ＶＳＳのレベルにあるので、ノードＣは、電源電圧ＶＤＤのレベルになっている。その結果、ＰＴＲ７はオフ動作状態、ＮＴＲ８はオン動作状態であり、ＮＴＲ９は確実にオフ動作を維持するので、ワードラインＷＬは、電圧ＶＰＰのレベルにセットされる。そして、ＮＴＲ１１はオン動作状態にあるが、ノードＢが接地電位ＶＳＳのレベルであることによってＮＴＲ１２がオフ動作をしているので、ワードラインＷＬと接地（電位ＶＳＳ）とは接続されない。
【００２９】
アクセスが開始されると、まず、ワードラインリセット信号ＲＳＴ＿ｎが電圧ＶＰＰのレベルに立ち上がり、リセット状態が解除される。これによって、ＰＴＲ３がオフ動作を行う。しかし、ＰＴＲ４がオン動作を継続するので、ノードＡのレベルは、電圧ＶＰＰのレベルに維持される。所定のタイミング後、アドレス信号Ｘａ，Ｘｂが電源電圧ＶＤＤのレベルに立ち上がり、少し遅れてアドレス信号Ｘｃが電源電圧ＶＤＤのレベルに立ち上がるように生成される。
【００３０】
その結果、ノードＡは、アドレス信号Ｘｃが電源電圧ＶＤＤのレベルに立ち上がるタイミングで接地電位ＶＳＳのレベルに遷移するので、ＮＴＲ６がオフ動作を行い、ＰＴＲ５がオン動作を行う。これによって、ノードＢは、電圧ＶＰＰのレベルに遷移し、ＰＴＲ１０はオフ動作を行う。
【００３１】
ここで、横列ブロック選択信号ＲＢＳは、ワードラインリセット信号ＲＳＴ＿ｎが電圧ＶＰＰのレベルに立ち上がるタイミングで電源電圧ＶＤＤのレベルに立ち上がるが、タイミング信号ＡＳＤは、アドレス信号Ｘｃが電源電圧ＶＤＤのレベルに立ち上がるタイミング以降で接地電位ＶＳＳレベルから電源電圧ＶＤＤのレベルに立ち上がるので、上記のようにノードＢが電圧ＶＰＰのレベルに遷移するタイミングでは、ノードＣのレベルは、依然として電源電圧ＶＤＤのレベルのままである。
【００３２】
したがって、ＰＴＲ７は、オン動作を行わずオフ動作状態を維持するので、ＮＴＲ９のゲート電極にはノードＢの電圧ＶＰＰは伝わらず、ＮＴＲ９はオフ動作状態を維持する。つまり、ワードラインＷＬは電源（電圧ＶＢＢ）に接続されない。一方、ノードＢが電圧ＶＰＰのレベルに遷移すると、ＮＴＲ１２がオン動作を行う。ＮＴＲ１１はオン動作状態を維持しているので、ワードラインＷＬは、ＮＴＲ１１，ＮＴＲ１２を介して接地（電位ＶＳＳ）に接続され、電圧ＶＰＰから接地電位ＶＳＳのレベルに遷移する。
【００３３】
図９に示したメモリセルにおいて、アクセストランジスタ３１は、ＷＬ３３が接地電位ＶＳＳのレベルにある状態でもオン動作を行うので、ＢＬ３４にはデータが送出され、センスアンプに入力する。つまり、ＷＬ３３が接地電位ＶＳＳのレベルにある状態でも読み出しは可能である。
【００３４】
しかし、ＷＬ３３が接地電位ＶＳＳのレベルにある状態では、ＶＳＳレベルのデータの書き込みは行えない。アクセストランジスタ３１の書込時の閾値を超えないからである。そこで、図示しないアレイコントロール回路では、アドレス信号Ｘａ，Ｘｂ，Ｘｃを電源電圧ＶＤＤのレベルに立ち上げた後、所定の時間経過後にタイミング信号ＡＳＤを接地電位ＶＳＳのレベルから電源電圧ＶＤＤのレベルに立ち上げるようにしている。
【００３５】
タイミング信号ＡＳＤが電源電圧ＶＤＤのレベルに立ち上がると、ノードＣが接地電位ＶＳＳのレベルに立ち下がるので、ＰＴＲ７はオン動作状態になり、ＮＴＲ１１はオフ動作状態になる。ＮＴＲ１１がオフ動作状態になることで、ワードラインＷＬが接地電位ＶＳＳから切り離される。同時に、ＰＴＲ７がオン動作状態になるので、ＮＴＲ９がノードＢの電圧ＶＰＰレベルによってオン動作状態になり、ワードラインＷＬがＮＴＲ９を介して電源（電圧ＶＢＢ）に接続され、電圧ＶＢＢのレベルに遷移する。これによって、ワードラインＷＬが電圧ＶＢＢのレベルに活性化された状態になり、選択されたメモリセルに対して接地電位ＶＳＳレベルでの十分な書き込みが行われる。
【００３６】
ここで、ワードラインＷＬの容量をＣｗとすると、従来のワードライン制御回路では、電圧ＶＰＰ〜電圧ＶＢＢの電位差で生ずる電荷Ｃｗ×（ＶＰＰ−ＶＢＢ）を電圧ＶＢＢのノードに放電していた。これに対し、この実施の形態１では、接地電位ＶＳＳ〜電圧ＶＢＢの電位差で生ずる電荷Ｃｗ×（ＶＳＳ−ＶＢＢ）を電圧ＶＢＢのノードに放電するだけで済むので、放電電流を減らすことができ電圧ＶＢＢをより安定化させることができる。
【００３７】
但し、これを可能にするためには、電圧ＶＢＢは、−０．６Ｖ〜−０．２Ｖの範囲に設定する必要がある。電圧ＶＢＢが−０．６Ｖよりもマイナス側になると、ＮＴＲ１１のドレイン電極と基板のｐｎ接合とが順バイアスとなり基板からワードラインのノードに電流が流れてしまうからである。また、ノードＣが接地電位ＶＳＳのレベルであるので、接地電位ＶＳＳ〜電圧ＶＢＢの電位差がＮＴＲ１１の閾値電圧Ｖｔｈよりも小さくなるように設定し、ＮＴＲ１１がオン動作状態にならないようにしておく必要がある。
【００３８】
したがって、この実施の形態１によれば、電圧ＶＢＢの値およびノードＣの電圧レベルによって駆動されるＮＴＲ１１の閾値電圧を適切に設定することにより、ワードラインの活性化時に、電圧ＶＰＰから直接電圧ＶＢＢに遷移させるのではなく、途中の接地電位ＶＳＳも遷移レベルとして採用し、読み出し書き込み時は、電圧ＶＰＰから一旦接地電位ＶＳＳに遷移させ、その後、接地電位ＶＳＳから電圧ＶＢＢに遷移させるように構成できるので、電圧ＶＢＢを発生する回路に対する放電電流を減らすことができ、電圧ＶＢＢの安定化および消費電流の低減を図ることができる。
【００３９】
実施の形態２．
図３は、この発明の実施の形態２によるワードライン制御回路の構成を示す回路図である。なお、図３では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態２に関わる部分を中心に説明する。
【００４０】
すなわち、図３に示すように、実施の形態２では、ＮＴＲ１１，ＮＴＲ１２のバックゲートは、接地（電位ＶＳＳ）に接続するのではなく、電源（電圧ＶＢＢ）に接続されている。
【００４１】
このように、ＮＴＲ１１，ＮＴＲ１２のバックゲートの電位を電圧ＶＢＢのレベルに設定する構成とすれば、ＮＴＲ１１のドレイン電極のｐｎ接合が順バイアスになるので、基板からワードラインＷＬに向かって流れる電流を阻止することができる。但し、これを実現可能とするためには、ノードＣは、接地電位ＶＳＳのレベルであるので、電圧ＶＳＳ〜電圧ＶＢＢ間の電位差はＮＴＲ１１の閾値電圧よりも小さいことが必要である。
【００４２】
実施の形態３．
図４は、この発明の実施の形態３によるワードライン制御回路の構成を示す回路図である。なお、図４では、図１（実施の形態１）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態３に関わる部分を中心に説明する。
【００４３】
図４に示すように、実施の形態３では、図１（実施の形態１）に示した構成において、ＮＴＲ８，ＮＴＲ９のソース電極およびバックゲートに与える電位に変更が加えられている。すなわち、ＮＴＲ８，ＮＴＲ９の各ソース電極は、電源（電圧ＶＢＢ）に接続されるが、ＮＴＲ８，ＮＴＲ９の各バックゲートは、電源（電圧ＶＢＢ）ではなく、接地（電位ＶＳＳ）に接続されている。
【００４４】
このように、ＮＴＲ８，ＮＴＲ９のバックゲートの電位を接地電位ＶＳＳのレベルに設定する構成とすれば、回路を構成するＮＴＲの基板は、全て接地電位ＶＳＳとなるので、ＶＳＳ基板とＶＢＢ基板とを電気的に絶縁するためのトリプルウエル構造を必要としなくなる。そのため、トリプルウエル構造を作成するためのプロセス工程が省略できるので、チップの製造コストを下げることができる。
【００４５】
但し、ＮＴＲ８，ＮＴＲ９のバックゲートの電位を接地電位ＶＳＳのレベルに設定する構成とする場合は、電圧ＶＢＢの電源に接続されているので、ソース・ドレイン間でｐｎ順方向に電流が流れる可能性がある。それを阻止するため、電圧ＶＢＢは、ｐｎ接合の障壁閾値を超えないように、−０．６Ｖよりもプラス側に設定する必要がある。
【００４６】
実施の形態４．
図５は、この発明の実施の形態４によるワードライン制御回路の構成を示す回路図である。なお、図５では、図４（実施の形態３）に示した構成要素と同一ないしは同等である構成要素には同一の符号が付されている。ここでは、実施の形態４に関わる部分を中心に説明する。
【００４７】
すなわち、図５に示すように、実施の形態４によるワードライン制御回路１８では、図４（実施の形態３）に示した構成において、ＮＴＲ８，ＮＴＲ９の各ソース電極は、電源（電圧ＶＢＢ）ではなく、負電圧設定回路２０の出力端に接続されている。負電圧設定回路２０は、横列ブロック選択信号ＲＢＳの制御下に負電圧設定信号（以降「ＶＮＥＧＢ」と記す）を発生する。
【００４８】
負電圧設定回路２０について説明する。すなわち、図５において、横列ブロック選択信号ＲＢＳは、ＰＴＲ２１とＮＴＲ２２の各ゲート電極に印加される。ＰＴＲ２１のソース電極はバックゲートと共に電源（電圧ＶＤＤ）に接続され、ＮＴＲ２２のソース電極はバックゲートと共に接地（電位ＶＳＳ）に接続されている。ＰＴＲ２１とＮＴＲ２２の各ドレイン電極は、ＰＴＲ２３とＮＴＲ２４の各ゲート電極に接続されている。
【００４９】
ＰＴＲ２３のソース電極はバックゲートと共に電源（電圧ＶＤＤ）に接続され、ＮＴＲ２４のソース電極はバックゲートと共に電源（電圧ＶＢＢ）に接続されている。ＰＴＲ２３とＮＴＲ２４の各ドレイン電極は、ＮＴＲ２５のゲート電極に接続されている。ＮＴＲ２５のソース電極はバックゲートと共に電源（電圧ＶＢＢ）に接続されている。そして、ＮＴＲ２５のドレイン電極はＮＴＲ２６のドレイン電極およびベース電極に接続され、ＶＮＥＧＢの出力端を構成し、ＮＴＲ８，ＮＴＲ９の各ソース電極が接続される。この接続ラインをＶＮＥＧＢノードと記す。ＮＴＲ２６のソース電極は接地（電位ＶＳＳ）に接続され、バックゲートは電源（電圧ＶＢＢ）に接続されている。
【００５０】
次に、図５、図６を参照して、動作について説明する。なお、図６は、図５に示すワードライン制御回路の動作を説明する波形図である。図５、図６において、スタンバイ状態では、ワードラインリセット信号ＲＳＴ＿ｎによるリセット処理が実行されるので、ＰＴＲ３は、オン動作状態になり、ノードＡは電圧ＶＰＰのレベルにプリチャージしている。これによって、ＮＴＲ６がオン動作状態にあるので、ノードＢは接地電位ＶＳＳのレベルになっている。ＰＴＲ１０は、オン動作状態にあり、ワードラインＷＬは、電圧ＶＰＰのレベルになる。
【００５１】
この状態では、横列ブロック選択信号ＲＢＳとタイミング信号ＡＳＤは、共に接地電位ＶＳＳのレベルにあるので、ノードＣは、電源電圧ＶＤＤのレベルになっている。その結果、ＰＴＲ７はオフ動作状態、ＮＴＲ８はオン動作状態であり、ＮＴＲ９は確実にオフ動作を維持するので、ワードラインＷＬは、電圧ＶＰＰのレベルにセットされる。そして、ＮＴＲ１１はオン動作状態にあるが、ノードＢが接地電位ＶＳＳのレベルであることによってＮＴＲ１２がオフ動作をしているので、ワードラインＷＬと接地（電位ＶＳＳ）とは接続されない。
【００５２】
負電圧設定回路２０では、横列ブロック選択信号ＲＢＳが接地電位ＶＳＳのレベルにあるときは、ＰＴＲ２１がオン動作状態にある。これによって、ＮＴＲ２４がオン動作状態になりＮＴＲ２５のゲート電極には電圧ＶＢＢが印加され、ＮＴＲ２５はオフ動作状態になる。つまり、ＶＮＥＧＢノードは、電源（電圧ＶＢＢ）から切り離された状態にある。
【００５３】
アクセスが開始されると、実施の形態１にて説明したように、まず、ワードラインリセット信号ＲＳＴ＿ｎが電圧ＶＰＰのレベルに立ち上がり、リセット状態が解除される。また、横列ブロック選択信号ＲＢＳは、ワードラインリセット信号ＲＳＴ＿ｎが電圧ＶＰＰのレベルに立ち上がるタイミングで電源電圧ＶＤＤのレベルに立ち上がる。そうすると、負電圧設定回路２０では、ＮＴＲ２２がオン動作を行い、ＰＴＲ２３をオン動作させるので、ＮＴＲ２５は、ゲート電極に電源電圧ＶＤＤが印加されオン動作状態になる。これによって、ＶＮＥＧＢノードがＮＴＲ２５を介して電源（電圧ＶＢＢ）に接続され、電圧ＶＢＢのレベルに遷移する。
【００５４】
その後、実施の形態１にて説明したように、図示しないアレイコントロール回路にて、アドレス信号Ｘａ，Ｘｂが電源電圧ＶＤＤのレベルに立ち上がり、少し遅れてアドレス信号Ｘｃが電源電圧ＶＤＤのレベルに立ち上がるように生成される。ワードラインＷＬは、ＮＴＲ１１，ＮＴＲ１２を介して接地（電位ＶＳＳ）に接続され、電圧ＶＰＰのレベルから接地電位ＶＳＳのレベルに遷移する。また、図示しないアレイコントロール回路にて、タイミング信号ＡＳＤを電源電圧ＶＤＤのレベルに立ち上げる操作が行われ、ワードラインＷＬが接地電位ＶＳＳのレベルから電圧ＶＢＢのレベルに遷移するという動作が同様に行われる。
【００５５】
このように、実施の形態４によれば、横列選択信号によって選択されたとき、ワードラインＷＬを接地電位のレベルから電圧ＶＢＢのレベルに遷移させ、横列選択信号によって選択されないときはワードラインＷＬを接地電位のレベルに保持することができる。したがって、実施の形態５に示す構成が実現できる。
【００５６】
ここで、上記の動作過程におけるスタンバイ時において、ＶＮＥＧＢノードの電位は、スタンバイ状態が継続するとＮＴＲ９のオフリーク等によって上昇していくが、ＮＴＲ２６の閾値電圧をＶｔｈｎ１とすると、ＮＴＲ２６によって、ＶＳＳ＋Ｖｔｈｎ１の電位にクランプされるので、ＶＳＳ＋Ｖｔｈｎ１の電位以上には上昇しない。
【００５７】
そこで、ＶＮＥＧＢノードの電位がＶＳＳ＋Ｖｔｈｎ１であれば、ＮＴＲ８に注目すると、ＮＴＲ８のゲート・ソース間に掛かる電圧は、ＶＰＰ−（ＶＳＳ＋Ｖｔｈｎ１）となる。これに対し、例えば図４に示す場合では、スタンバイ時にＮＴＲ８のゲート・ソース間に掛かる電圧は、ＶＰＰ−ＶＢＢとなる。この電圧レベルは電源電圧ＶＤＤのレベルよりも大きいので、図４等に示す構成では、トランジスタ（ＮＴＲ８，ＮＴＲ９）の信頼性を低下させるおそれがある。
【００５８】
つまり、この実施の形態４では、図５に示す構成の負電圧設定回路２０が発生するＶＮＥＧＢをＮＴＲ８，ＮＴＲ９の各ソース電極に印加することにより、スタンバイ時にＮＴＲ８，ＮＴＲ９の各ゲート・ソース間に掛かる電圧を小さくすることができるので、トランジスタ（ＮＴＲ８，ＮＴＲ９）の信頼性を向上することができる。
【００５９】
実施の形態５．
図７は、この発明の実施の形態５によるワードライン制御回路サブブロックの構成を示すブロック図である。図８は、図７に示すワードライン制御回路サブブロックによって構成されるワードライン制御回路ブロックを示す図である。この実施の形態５では、実施の形態４に示したワードライン制御回路を拡張したより一般的な構成例が示されている。
【００６０】
図７において、ワードライン制御回路サブブロック３０は、ｎ個のワードライン制御回路１８と、ｎ個のワードライン制御回路１８それぞれのＶＮＥＧＢ端子（ＮＴＲ８，ＮＴＲ９の各ソース電極）が並列に接続される負電圧設定回路２０とで構成される。負電圧設定回路２０を制御する横列ブロック選択信号ＲＢＳは、このワードライン制御回路サブブロック３０を選択するときに電源電圧ＶＤＤに立ち上がる。つまり活性化する。非選択のときは接地電位ＶＳＳのレベルである。
【００６１】
実施の形態４にて説明したように、横列ブロック選択信号ＲＢＳが活性化すると、ＶＮＥＧＢ＝ＶＢＢとなる。また、非選択時では、ＶＮＥＧＢ＝ＶＳＳ＋Ｖｔｈｎ１にクランプされる。このようなＶＮＥＧＢがｎ個のワードライン制御回路１８それぞれのＶＮＥＧＢ端子、つまり図５に示したＮＴＲ８，ＮＴＲ９の各ソース電極に印加される。
【００６２】
図８において、ワードライン制御回路ブロック４０は、ｎ個のワードライン制御回路１８を含むｍ個のワードライン制御回路サブブロック３０にて構成される。ｍ個のワードライン制御回路サブブロック３０には、横列ブロック選択信号ＲＢＳ＜０＞〜横列ブロック選択信号ＲＢＳ＜ｍ＞の対応した横列ブロック選択信号ＲＢＳが入力される。
【００６３】
あるワードライン制御回路サブブロック３０が選択されると、対応する横列ブロック選択信号ＲＢＳが活性化され、その他の非選択であるワードライン制御回路サブブロック３０に対応する横列ブロック選択信号ＲＢＳは非活性（接地電位ＶＳＳ）のままである。選択されたワードライン制御回路サブブロック３０内のワードライン制御回路１８のＶＮＥＧＢ端子のみが電圧ＶＢＢのレベルになる。
【００６４】
このとき、活性化されるワードライン制御回路１８は、選択されたワードライン制御回路サブブロック３０内のｎ個のうちの１個だけであるが、選択されたワードライン制御回路サブブロック３０内にある全ワードライン制御回路１８のＶＮＥＧＢ端子は全て電圧ＶＢＢのレベルになる。
【００６５】
このように、実施の形態５によれば、複数のワードライン制御回路のそれぞれにおいてワードラインの電圧レベルを接地電位ＶＳＳから電圧ＶＢＢのレベルに遷移させる際に制御される２つのトランジスタの各ソース電極の電位を、横列ブロック選択信号ＲＢＳに従い、アクセスするメモリセルが属するブロックに含まれると選択されたワードラインを制御するワードライン制御回路においては、ワードラインの電圧レベルを電圧ＶＰＰから接地電位ＶＳＳに遷移させる動作を行っている期間までは電圧ＶＢＢよりも高い接地電位近傍の電圧レベルに設定するとともに、ワードラインの電圧レベルを接地電位ＶＳＳから電圧ＶＢＢのレベルに遷移させる際に電圧ＶＢＢのレベルに設定し、アクセスしないメモリセルが属するブロックに含まれるワードラインを制御するワードライン制御回路においては、電圧ＶＢＢよりも高い接地電位近傍の電圧レベルに設定することができる。
【００６６】
なお、以上説明した各実施の形態において、タイミング信号ＡＳＤに代えて、センスアンプの活性化信号を使用することができる。アレイコントロール回路は、ワードラインＷＬが活性化されてから所定のタイミング後にセンスアンプが活性化されるようにセンスアンプの活性化信号を生成するので、これを用いれば、アレイコントロール回路では、前述したような新たなタイミング信号ＡＳＤを生成する必要がなくなる。
【産業上の利用可能性】
【００６７】
以上のように、この発明にかかるワードライン制御回路は、ワードラインの活性時に電圧ＶＢＢのノードに流れる電流を抑制するのに有用である。
【図面の簡単な説明】
【００６８】
【図１】この発明の実施の形態１によるワードライン制御回路の構成を示す回路図である。
【図２】図１に示すワードライン制御回路の動作を説明する波形図である。
【図３】この発明の実施の形態２によるワードライン制御回路の構成を示す回路図である。
【図４】この発明の実施の形態３によるワードライン制御回路の構成を示す回路図である。
【図５】この発明の実施の形態４によるワードライン制御回路の構成を示す回路図である。
【図６】図５に示すワードライン制御回路の動作を説明する波形図である。
【図７】この発明の実施の形態５によるワードライン制御回路サブブロックの構成を示すブロック図である。
【図８】図７に示すワードライン制御回路サブブロックによって構成されるワードライン制御回路ブロックを示す図である。
【図９】ＤＲＡＭのメモリセルを説明する図である。
【符号の説明】
【００６９】
１，１３  ＮＡＮＤ回路
２，６，８，９，１１，１２，２２，２４，２５，２６  ＮＴＲ（Ｎチャネルトランジスタ）
３，４，５，１０，２１，２３  ＰＴＲ（Ｐチャネルトランジスタ）
１８  ワードライン制御回路
１９  負電圧設定回路
３０  ワードライン制御回路サブブロック
４０  ワードライン制御回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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