(57)【要約】【課題】リーク電流などが減少する薄膜構造部分をもつ半導体装置を提供すること。【解決手段】シリコン基板１１上に形成したシリコン薄膜１２と、このシリコン薄膜１２上に形成した高誘電体絶縁膜１３とを具備し、シリコン薄膜１２を構成する組成元素および高誘電体絶縁膜１３を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成した半導体薄膜と、この半導体薄膜上に形成した高誘電体薄膜とを具備し、前記半導体薄膜を構成する組成元素および前記高誘電体薄膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする半導体装置。
【請求項２】
半導体基板と、この半導体基板の表面に形成したチャネル領域と、このチャネル領域の一方の側に形成したソース領域と、前記チャネル領域の他方の側に形成したドレイン領域と、前記チャネル領域を覆うように形成した高誘電体ゲート絶縁膜と、この高誘電体ゲート絶縁膜上に形成したゲート電極とを具備し、前記半導体基板を構成する組成元素および前記高誘電体ゲート絶縁膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする半導体装置。
【請求項３】
シリコン膜を有するＳＯＩ基板と、このＳＯＩ基板の表面に形成したチャネル領域と、このチャネル領域の一方の側に形成したソース領域と、前記チャネル領域の他方の側に形成したドレイン領域と、前記チャネル領域を覆うように形成した高誘電体ゲート絶縁膜と、この高誘電体ゲート絶縁膜上に形成したゲート電極とを具備し、前記ＳＯＩ基板のシリコン膜を構成するシリコン元素および前記高誘電体ゲート絶縁膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅｄ  Ｉｎｔｅｇｒａｔｉｏｎ）などに使用される半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置たとえばＬＳＩは、スケーリング則によるＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｅｄ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型ＦＥＴの微細化により、高速化および高集積化が進められてきた。この方法は、ＭＩＳ型ＦＥＴの各部分、たとえばＳｉＯ２からなるゲート絶縁膜の膜厚およびゲート長に対して、その長さ方向および横方向の寸法を同時に縮小して微細化し、素子の特性を正常に保ちつつ、性能向上を可能にしてきた。
【０００３】
従来の半導体装置、たとえばＭＩＳ型ＦＥＴでは、半導体基板上にＳｉＯ２からなるゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成している。ＳｉＯ２で形成したゲート絶縁膜は、膜厚が２ｎｍ以下になると、直接トンネル電流が流れ始めるため、ゲートリーク電流を抑制できず、消費電力が増大する。
【０００４】
このような問題を解決するために、ＳｉＯ２よりも誘電率の高い材料、たとえば比誘電率が３．９以上の高誘電体材料をゲート絶縁膜に使用する方法が考えられている。高誘電体材料を用いる場合、ＳｉＯ２換算膜厚を抑えながら、物理膜厚を稼いでリーク電流を抑える必要があり、高誘電体材料に関するいろいろな研究が行われている。
【０００５】
たとえば、シリコンデバイスでは、自然同位体での存在度（以下、自然同位体比という）よりも存在度の大きい高純度シリコン同位体（２８Ｓｉ）を基板に用いて、放熱効果を向上させる方法（特許文献１参照）、あるいは、自然同位体比よりも存在度の大きい高純度シリコン同位体（２８Ｓｉ）を製造する方法（特許文献２参照）などが提案されている。
【０００６】
【特許文献１】
特開２００２−８７９００号公報
【０００７】
【特許文献２】
特開２０００−３４５３４２号公報
【０００８】
【発明が解決しようとする課題】
従来の半導体装置、たとえばＭＩＳ型ＦＥＴでは、リーク電流を抑えるために、ゲート絶縁膜に高誘電体薄膜を用いる方法が提案されている。
【０００９】
高誘電体薄膜はＳｉＯ２膜よりも高誘電率であるという優位性があるものの、ＳｉＯ２膜にはない欠点がある。たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法やエピタキシャル法によって、結晶性金属酸化物からなる高誘電体薄膜を形成する場合、次のような問題が発生する。
【００１０】
高誘電体薄膜は、同じ物理膜のＳｉＯ２膜に比較すると、半導体基板たとえばシリコン基板との間のキャリア注入障壁が小さく、リーク電流が増大する。
【００１１】
また、ＳｉＯ２膜は、熱酸化法によって欠陥の少ない膜を形成できる利点がある。これに対し、高誘電体薄膜は、シリコン基板上にデポジションで形成する際に、その界面や膜中に欠陥準位が発生しやすく、これら欠陥準位に起因するリーク電流が無視できない。
【００１２】
上記したように、高誘電体薄膜を用いる方法は、ＳｉＯ２膜を用いる方法に比べてリーク電流が大きくなる。そのため、消費電力が増大し、動作中に過剰なジュール熱が発生する。消費電力の増大はデバイスの信頼性や寿命などにも影響する。
【００１３】
ところで、高誘電体薄膜中に欠陥が発生する原因の１つに、高誘電体薄膜を構成する金属組成元素が自然同位体であることが挙げられている。自然同位体は、それを構成する原子どうしに質量のばらつきがあり、均一な膜を形成することが困難なためである。
【００１４】
たとえば自然同位体を用いてエピタキシャル法などで成膜すると、組成元素の不均一性によって、酸素欠損などの欠陥が発生し、リーク電流が増大する。また、膜中に固定電荷が生じ、キャリア移動度を低下させる。
【００１５】
一方、半導体装置に使用する半導体基板、たとえばシリコン基板を構成するシリコン元素も自然同位体で、表面の欠陥が成膜に影響を与える。たとえば界面準位が生成し、キャリア移動度を低下させる。したがって、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板のシリコン膜上に高誘電体ゲート絶縁膜を形成すると、デバイスの消費電力が増大し、ジュール熱の発生が顕著になり、信頼性が低下する。
【００１６】
ここで、高誘電体薄膜に使用する主な金属組成元素、たとえばＺｒ、Ｈｆ、Ｃｅ、および半導体基板に使用する半導体組成元素、たとえばＳｉについて、その同位体および質量、存在度（原子％）を（表１）に示す。（表１）に示すように、ＺｒやＨｆ、Ｃｅ、Ｓｉの同位体は原子どうしに質量のばらつきがある。
【００１７】
【表１】
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【００１８】
ところで、シリコンデバイスでは、特許文献１に示すように、高純度シリコン同位体（２８Ｓｉ）を基板に利用し、放熱効果を高める方法が提案されている。しかし、特許文献１には、高誘電体ゲート絶縁膜を形成する場合に、その膜中に発生した欠陥による問題、たとえばリーク電流の増大や固定電荷の発生、界面準位、移動度の劣化などの問題は記載されていない。このような問題を解決する方法も記載されていない。
【００１９】
また、特許文献２には、高純度シリコン同位体（２８Ｓｉ）を製造する方法が記載されている。しかし特許文献２にも、特許文献１と同様、高誘電体ゲート絶縁膜を形成した場合に発生する問題については記載されていない。その解決方法も記載されていない。
【００２０】
本発明は、上記した欠点を解決し、リーク電流などが減少する薄膜構造部分をもつ半導体装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明の半導体装置は、半導体基板上に形成した半導体薄膜と、この半導体薄膜上に形成した高誘電体薄膜とを具備し、前記半導体薄膜を構成する組成元素および前記高誘電体薄膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする。
【００２２】
また、本発明の半導体装置は、半導体基板と、この半導体基板の表面に形成したチャネル領域と、このチャネル領域の一方の側に形成したソース領域と、前記チャネル領域の他方の側に形成したドレイン領域と、前記チャネル領域を覆うように形成した高誘電体ゲート絶縁膜と、この高誘電体ゲート絶縁膜上に形成したゲート電極とを具備し、前記半導体基板を構成する組成元素および前記高誘電体ゲート絶縁膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする。
【００２３】
また、本発明の半導体装置は、シリコン膜を有するＳＯＩ基板と、このＳＯＩ基板の表面に形成したチャネル領域と、このチャネル領域の一方の側に形成したソース領域と、前記チャネル領域の他方の側に形成したドレイン領域と、前記チャネル領域を覆うように形成した高誘電体ゲート絶縁膜と、この高誘電体ゲート絶縁膜上に形成したゲート電極とを具備し、前記ＳＯＩ基板のシリコン膜を構成するシリコン元素および前記高誘電体ゲート絶縁膜を構成する組成元素の少なくとも１つが複数の同位体を有し、かつ、自然同位体での存在度が一番大きい少なくとも１つの同位体の存在度が、自然同位体における存在度よりも大きいことを特徴とする。
【００２４】
【発明の実施の形態】
本発明の第１実施形態について図１の工程図を参照して説明する。
【００２５】
まず、図１（ａ）に示すように、半導体基板たとえばシリコン基板１１が用意される。この場合、たとえばＳｉ（１１１）面基板を、弗化水素（ＨＦ）あるいは弗化アンモニウム（ＮＨ４Ｆ）を含む液に浸漬して超純粋洗浄し、原子オーダーで平坦な（１１１）面に形成する。その後、乾燥し、たとえばプラズマＣＶＤ装置に装着する。
【００２６】
次に、図１（ｂ）に示すように、シリコン基板１１上に半導体薄膜、たとえばシリコン薄膜１２をＣＶＤ法で成膜する。この成膜は、原料ガスとして、２８Ｓｉ同位体濃縮フッ化シランガス（Ｓｉ２  Ｆ５  ）およびＡｒガス、Ｈ２  ガスを用い、２８Ｓｉ同位体濃縮シリコン結晶薄膜を、たとえば２μｍの厚さに堆積する。
【００２７】
シリコン薄膜１２を構成するシリコン元素は複数の同位体２８Ｓｉ、２９Ｓｉ、３０Ｓｉを有し、自然同位体比は、２８Ｓｉがほぼ９２％と一番大きくなっている。この場合、シリコン薄膜１２を構成する２８Ｓｉ同位体は、自然同位体比よりも大きい存在度をもち、たとえば９５％以上の高純度同位体になっている。
【００２８】
次に、図１（ｃ）に示すように、シリコン薄膜１２上に、スパッタ法などにより、比誘電率が３．９以上のＨｆＯ２からなる高誘電体薄膜、たとえば高誘電体絶縁膜１３を３ｎｍの厚さに堆積する。
【００２９】
高誘電体絶縁膜１３を構成する金属組成元素Ｈｆは、複数の同位体、１７４Ｈｆ、１７６Ｈｆ、１７７Ｈｆ、１７８Ｈｆ、１７９Ｈｆ、１８０Ｈｆを有し、自然同位体比は１８０Ｈｆがほぼ３５％と一番大きくなっている。高誘電体絶縁膜１３を形成する場合、自然同位体比が一番大きい１８０Ｈｆの存在度を自然同位体比の２倍以上、たとえば８０％以上の高純度１８０Ｈｆをターゲットにする。そして、酸素を含む雰囲気中で処理し、シリコン薄膜１２上にＨｆＯ２を３ｎｍの厚さに堆積する。
【００３０】
上記の半導体装置は、たとえばシリコン薄膜１２部分にチャネル領域が形成され、その両側にソース領域およびドレイン領域が形成される。また、高誘電体絶縁膜１３上にゲート電極を形成し、たとえばトランジスタ構造が構成される。
【００３１】
上記した実施形態によれば、シリコン薄膜１２は、２８Ｓｉ同位体が自然同位体比よりも大きい２８Ｓｉ同位体濃縮フッ化シランガスをもとに成膜した高純度シリコン同位体２８Ｓｉで構成されている。また、高誘電体絶縁膜１３は、高純度１８０Ｈｆターゲットをもとに成膜した高純度１８０Ｈｆの酸化物で構成されている。
【００３２】
この場合、シリコン元素およびＨｆ元素をそれぞれ構成する同位体どうしの質量のばらつきが小さくなり、シリコン薄膜１２および高誘電体絶縁膜１３が均一に形成され、欠陥準位の少ない界面が実現する。したがって、トランジスタなどの半導体装置に組み立てた場合、膜内の酸素欠損が少なくなり、リーク電流が減少し、ジュール熱の発生が抑えられる。
【００３３】
上記の実施形態は、シリコン基板１１として（１１１）単結晶シリコンを使用している。シリコン基板１１には、所定のシリコン基板上に、シリコンをエピタキシャル成長させた（１１１）単結晶シリコンを用いることもできる。
【００３４】
また、シリコン基板１１の前処理で、弗化水素（ＨＦ）または弗化アンモニウム（ＮＨ４Ｆ）液を用いたウェット処理により、その表面を原子オーダーに平坦化している。しかし、シリコン基板１１が（１００）面など他の面方位の場合、あるいは、半導体基板がシリコン以外の半導体の場合は、平坦化などの前処理をドライ処理で行うこともできる。
【００３５】
シリコン薄膜１２の堆積も、ＣＶＤ以外の方法、たとえばＥＢ蒸着法やＭＢ法を用いることができる。高誘電体絶縁膜１３の堆積も、スパッタ法に限らず、ＣＶＤ法やＭＢＥ法などを用いることもできる。
【００３６】
また、高誘電体絶縁膜１３は、その金属組成元素としてＨｆを使用し、高純度１８０Ｈｆ同位体の金属酸化膜で形成している。しかし、高誘電体絶縁膜１３は、高純度１８０Ｈｆ同位体を含むシリケート膜で形成することもできる。また、金属酸化膜を形成する金属組成元素には、Ｈｆ以外の同位体、たとえばＺｒやＣｅ、Ｓｒ、Ｔａ、Ｔｉ、Ｓｎ、Ｓｃ、Ｙ、Ｂａ、Ｌａ、Ｇｄなどを用いることもできる。
【００３７】
次に、本発明の第２実施形態について図２の工程図を参照して説明する。
【００３８】
まず、図２（ａ）に示すように、一般に市販されている半導体基板、たとえばシリコン基板２１が用意される。シリコン基板２１を構成するシリコン元素は、自然同位体比の一番大きい２８Ｓｉが、自然同位体比よりも大きな存在度をもち、いわゆる高純度シリコン同位体になっている。シリコン基板２１は、その後、たとえばボロン（Ｂ）ドープでｐ型基板に形成され、あるいは、リン（Ｐ）ドープでｎ型基板に形成される。
【００３９】
次に、図２（ｂ）に示すように、たとえばＬＯＣＯＳ法により素子分離層２２が形成される。
【００４０】
次に、図２（ｃ）に示すように、シリコン基板２１上にＳｉ３Ｎ４マスク２３を形成する。その後、Ｓｉ３Ｎ４マスク２３を利用して不純物イオン注入法により、ソース領域２４およびドレイン領域２５を形成する。シリコン基板２１がｐ型の場合は、ソース領域２４やドレイン領域２５にＰ（リン）をドープし、ｎ型の場合はＢ（ボロン）をドープする。
【００４１】
次に、図２（ｄ）に示すようにＳｉ３Ｎ４マスク２３を除去する。その後、熱酸化およびそれに続くドライエッチングによりＳｉＯ２マスク２６を形成する。その後、ＳｉＯ２マスク２６の開口部に、スパッタ法によりＨｆＯ２の高誘電体薄膜、たとえば高誘電体ゲート絶縁膜２７を３ｎｍの厚みに堆積する。
【００４２】
高誘電体ゲート絶縁膜２７を堆積する場合、ターゲットとして、自然同位体比が一番大きく、かつ、その存在度が自然同位体比よりも大きい、いわゆる高純度１８０Ｈｆが用いられる。
【００４３】
次に、図２（ｅ）に示すように、ゲート電極となるＲｕ膜２８を、たとえばスパッタ法で２００ｎｍの厚さに堆積する。その後、レジストを堆積し、ゲート電極となる部分にレジスト２９を残す。その後、反応性イオンエッチング法によりＲｕ膜２８をエッチングし、レジスト２９下方の点線部分Ｄにゲート電極３０  （図２（ｆ）参照）を形成し、それ以外のＲｕ膜２８を除去する。
【００４４】
次に、ＣＶＤ法により第１ＳｉＯ２を堆積し、反応性イオンエッチング法により、図２（ｆ）に示すように、ゲート電極３０の側壁部分に第１ＳｉＯ２膜３１を残す。その後、ＣＶＤ法により第２ＳｉＯ２膜３２を堆積する。
【００４５】
次に、図２（ｇ）に示すように、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）技術により第２のＳｉＯ２膜３２を平坦化する。このとき、たとえばゲート電極３０の上面を露出させる。
【００４６】
次に、図２（ｈ）に示すように、ソース領域２４およびドレイン領域２５の上方に、それぞれコンタクト孔３３を形成する。
【００４７】
次に、図２（ｉ）に示すように、コンタクト孔３３にコンタクト電極となるＡｌ金属膜３４を、たとえばスパッタ法で形成する。
【００４８】
上記した実施形態によれば、シリコン基板２１が高純度シリコン同位体２８Ｓｉから形成されている。また、高誘電体ゲート絶縁膜２７は、その金属組成元素たとえばＨｆが、高純度１８０Ｈｆターゲットを用いて成膜した高純度同位体１８０Ｈｆで形成されている。したがって、シリコン基板２１および高誘電体ゲート絶縁膜２７が均一化し、絶縁膜中の酸素欠損や界面準位が減少する。その結果、リーク電流が小さくなり、チャンネルにおけるキャリア移動度が上昇する。
【００４９】
図２の場合、高誘電体ゲート絶縁膜２７は、その金属組成元素としてＨｆを使用し、高純度１８０Ｈｆ同位体の金属酸化膜で形成している。しかし、金属酸化膜を形成する金属組成元素には、Ｈｆ以外の高純度同位体、たとえばＺｒやＣｅ、Ｓｒ、Ｔａ、Ｔｉなどを用いることもできる。
【００５０】
次に、本発明の第３実施形態について図３の工程図を参照して説明する。
【００５１】
図３（ａ）に示すように、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板４０が用意される。ＳＯＩ基板４０は、シリコン支持ウエハー４１上にＳｉＯ２からなる絶縁膜４２が形成され、絶縁膜４２上にシリコン薄膜４３が形成されている。シリコン薄膜４３は、自然同位体比が一番大きい同位体２８Ｓｉの存在度が、自然同位体比よりも大きい、いわゆる高純度同位体になっている。
【００５２】
その後、シリコン薄膜４３は、ボロン（Ｂ）ドープによりｐ型基板に形成され、あるいは、リン（Ｐ）ドープによりｎ型基板に形成される。
【００５３】
次に、図３（ｂ）に示すように、たとえばＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法により素子分離層４４を形成する。
【００５４】
次に、図３（ｃ）に示すように、図２（ｃ）と同様の工程で、まず、ＥＢリソグラフィーによりＳｉ３Ｎ４マスク４５を形成する。その後、イオン注入法によりソース領域４６およびドレイン領域４７を形成する。このとき、シリコン薄膜４３がｐ型の場合はＰ（リン）をドープし、ｎ型の場合はＢ（ボロン）をドープする。
【００５５】
次に、図３（ｄ）に示すように、図２（ｄ）と同様の工程で、Ｓｉ３Ｎ４マスク４５を除去し、熱酸化およびそれに続くドライエッチングによりＳｉＯ２マスク４８を形成する。その後、ＳｉＯ２マスク４８の開口部に高誘電体薄膜、たとえばエピタキシャルＺｒＯ２高誘電体ゲート絶縁膜４９を堆積する。この場合、高誘電体ゲート絶縁膜４９を構成する金属組成元素にＺｒが使用されている。そして、たとえばＭＢＥ法を用い、自然同位体比が一番大きい９０Ｚｒの存在度が自然同位体比よりも大きい、たとえば９０％以上の高純度同位体に形成される。
【００５６】
次に、図３（ｅ）に示すように、ゲート電極となるＲｕ膜５０を、たとえばスパッタ法で２００ｎｍの厚さに堆積する。その後、レジストを堆積し、ゲート電極となる部分にレジスト５１を残す。その後、反応性イオンエッチング法によりＲｕ膜５０をエッチングし、レジスト５１下方の点線部分Ｄにゲート電極５２  （図３（ｆ）参照）を形成し、それ以外のＲｕ膜５０を除去する。
【００５７】
次に、ＣＶＤ法により第１ＳｉＯ２を堆積し、反応性イオンエッチング法により、図３（ｆ）に示すように、ゲート電極５２の側壁部分に第１ＳｉＯ２膜５３を残す。その後、ＣＶＤ法により第２ＳｉＯ２膜５４を堆積する。
【００５８】
次に、図３（ｇ）に示すように、ＣＭＰ技術により第２ＳｉＯ２膜５４を平坦化する。このとき、ゲート電極５２の上面を露出させる。
【００５９】
次に、図３（ｈ）に示すように、ソース領域４６およびドレイン領域４７の上方にコンタクト孔５５を形成する。
【００６０】
次に、図３（ｉ）に示すように、コンタクト孔５５にコンタクト電極となるＡｌ金属膜５６を、たとえばスパッタ法で形成する。
【００６１】
図３の場合、ＳＯＩ基板のシリコン薄膜４３が、自然同位体比の一番大きい同位体２８Ｓｉの存在度が、自然同位体比よりも大きい、いわゆる高純度同位体になっている。また、高誘電体ゲート絶縁膜４９の金属組成元素、たとえばＺｒも、自然同位体比の一番大きい９０Ｚｒの存在度が自然同位体比よりも大きい、いわゆる高純度同位体になっている。
【００６２】
したがって、酸素欠損に起因するリーク電流が減少し、また結晶構造のフォノン散乱が抑制され、ジュール熱の発生が抑えられる。また、ＳＯＩ基板と高誘電体ゲート絶縁膜体を組み合わせた構造をもつＭＩＳＦＥＴ装置の場合は、省消費電力および高チャネル移動度が実現される。
【００６３】
図３では、エピタキシャル高誘電体ゲート絶縁膜をＭＢＥ法で形成しているが、ＭＯＣＶＤ法などを用いることもできる。また、高誘電体ゲート絶縁膜をＺｒの酸化膜ＺｒＯ２で構成している。しかし、高誘電体ゲート絶縁膜の酸化膜を構成する金属組成元素には、Ｚｒ以外に、ＨｆやＰｂ、Ｌａ、Ｃｅ、Ｔｉ、Ｓｒ、Ｍｇ、Ｔａなどの金属、あるいは、これら金属元素の複数を組み合わせた多元素同位体組成を用いることもできる。
【００６４】
上記の実施形態では、半導体薄膜としてシリコンを使用している。しかし、半導体薄膜には、それ以外の単元素半導体または化合物半導体を用いることもできる。高誘電体薄膜についても、金属酸化膜に限らず、多元素高誘電体膜たとえば金属シリケート膜などを用いることもできる。
【００６５】
また、半導体薄膜や高誘電体薄膜を成膜する場合、同位体組成比を制御した原料を使用し、ＣＶＤ法やＭＢＥ法などが利用される。しかし、自然同位体を用いたイオンビームデポジション法（ＩＢＤ）法を利用することもでき、その他の成膜方法も適宜選択できる。
【００６６】
また、上記の実施形態では、半導体基板や半導体薄膜、高誘電体薄膜を構成する組成元素にそれぞれ同位体を使用し、同時に、自然同位体比が一番大きい各同位体の存在度を自然同位体比よりも大きくしている。しかし、半導体基板や半導体薄膜、高誘電体絶縁膜のいずれか１つの組成元素に同位体を使用し、自然同位体比が一番大きい同位体の存在度を自然同位体比よりも大きくした場合も、効果は低下するものの、リーク電流の減少などの効果は得られる。
【００６７】
また、半導体基板や半導体薄膜、高誘電体絶縁膜の各組成元素に１つあるいは複数の同位体がある場合、そのすべての同位体元素に対して、自然同位体比が一番大きい同位体の存在度を自然同位体比よりも大きくしてもよく、また、いずれか１つあるいは２つ以上の同位体元素に対して、自然同位体比が一番大きい同位体の存在度を自然同位体比よりも大きくしてもよい。
【００６８】
上記した構成によれば、酸素欠損やリーク電流、界面準位が減少し、また、チャネルのキャリア移動度が向上する半導体装置が得られる。
【００６９】
【発明の効果】
本発明によれば、リーク電流などが減少する薄膜構造部分をもつ半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明する工程図である。
【図２】本発明の他の実施形態を説明する工程図である。
【図３】本発明の他の実施形態を説明する工程図である。
【符号の説明】
１１…シリコン基板
１２…シリコン薄膜
１３…高誘電体絶縁膜
２１…シリコン基板
２２…素子分離層
２３…Ｓｉ３Ｎ４マスク
２４…ソース領域
２５…ドレイン領域
２６…ＳｉＯ２膜マスク
２７…高誘電体ゲート絶縁膜
２８…Ｒｕ膜
２９…レジスト
３０…ゲート電極
３１…第１ＳｉＯ２膜
３２…第２ＳｉＯ２膜
３３…コンタクト孔
３４…Ａｌ金属膜
【図１】
2005019463.tif 000004
【図２】
2005019463.tif 000005
【図３】
2005019463.tif 000006