(57)【要約】【課題】高性能なリソグラフィ装置を用いずに正確にコンタクトホールを形成することができ、装置全体の小型化が可能な半導体装置の製造方法を提供すること。【解決手段】本発明の半導体装置の製造方法は、並列する複数の素子分離絶縁膜と、素子分離絶縁膜と交差すると共に上層に第一の絶縁膜を有して並列する複数のゲート電極とを備える半導体基板を覆う第二の絶縁膜を形成する工程と、第一の絶縁膜でゲート電極を保護しながら、基板表面及び素子分離絶縁膜を露出させると共にゲート電極側面を覆う部分を残すように第二の絶縁膜を選択的に除去する工程と、異方性の選択エピタキシャル成長により、基板の露出部分からシリコン層を高さ方向に成長させる工程と、シリコン層の一部が露出するようにシリコン層を覆う層間絶縁膜を形成する工程と、シリコン層を選択的にエッチバックすることにより、第一の開口部を形成する工程を有することを特徴とする。【選択図】図２
2005353981.tif 000002
【特許請求の範囲】
【請求項１】
並列する複数の素子分離絶縁膜と、この素子分離絶縁膜と交差すると共に上層に第一の絶縁膜を有して並列する複数のゲート電極とが形成される半導体基板に、その表面を覆う第二の絶縁膜を形成する工程と、
第一の絶縁膜でゲート電極を保護しながら、基板表面及び素子分離絶縁膜を露出させると共にゲート電極側面を覆う部分を残すように第二の絶縁膜を選択的に除去する工程と、
異方性の選択エピタキシャル成長により、基板の露出部分からシリコン層を高さ方向に成長させる工程と、
シリコン層の一部が露出するようにシリコン層を覆う層間絶縁膜を形成する工程と、
シリコン層を選択的にエッチバックすることにより、第一の開口部を形成する工程と、
第一の開口部に少なくとも金属を含む材料を充填して導電性プラグを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
層間絶縁膜を形成する工程は、シリコン層を完全に覆うように層間絶縁膜を形成し、層間絶縁膜の平坦化によりシリコン層表面を露出させる工程である請求項１に記載の製造方法。
【請求項３】
第一の開口部以外の任意の領域に第二の開口部を形成する工程と、
第二の開口部に少なくとも金属を含む材料を充填して導電性プラグを形成する工程とをさらに有することを特徴とする請求項１に記載の製造方法。
【請求項４】
並列する複数の素子分離絶縁膜と、
素子分離絶縁膜と交差するとともに側面に側壁絶縁膜を有して並列する複数のゲート電極と、
素子分離絶縁膜及びゲート電極を覆うと共に、隣接する素子分離絶縁膜、及び隣接するゲート電極の側壁絶縁膜に囲まれる領域を露出させる開口を備える層間絶縁膜とを基板上に備え、
層間絶縁膜の表面での開口のサイズは、基板表面での開口のサイズと実質的に等しい半導体装置。
【請求項５】
開口は、金属を含む材料で充填されている請求項４に記載の半導体装置。
【請求項６】
ゲート電極は、素子分離絶縁膜と実質的に直交する請求項４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、基板に自己整合的に導電性プラグを形成する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置の高集積化に伴い、設計寸法は微細になってきており、とりわけ下地の半導体素子や配線に対するコンタクトの加工に関しては、微細なホールを形成することに加えて、下地とのアライメントマージンに余裕が無く、これらの加工の出来栄えは半導体製品の品質や製造歩留りに大きな影響を与え、半導体製造プロセスで非常に重要な工程の一つとなっている。
【０００３】
したがって、微細な半導体装置では、通常、下層の半導体層に対してセルフアラインでコンタクトが形成可能な製造プロセスが用いられる。
【０００４】
このようなセルフアラインコンタクトを形成する方法として、従来では例えば、特許文献１中に従来技術として開示されているように、まず、基板上に形成されたゲート電極の側壁にサイドウオールで、エッチングストッパとして機能するシリコン窒化膜を形成しておき、その後シリコン酸化膜からなる層間絶縁膜を形成し、平坦化を行った後、フォトリソグラフィー技術によりレジストを用いてコンタクトマスクを形成する。そして、このコンタクトマスクを用いて層間絶縁膜のエッチングを行う。このエッチングをシリコン窒化膜に対し十分選択比のある条件で行うと、シリコン窒化膜は殆どエッチングされないので、コンタクトマスクの形成時に多少のアライメントずれがあっても、ゲート電極が露出されることなくセルフアラインでコンタクトホールが開孔できる。なお、この方法で用いる基板には、通常、並列する複数の素子分離絶縁膜がゲート電極と直交するように形成されている。
【０００５】
この技術では、コンタクトマスクの形成時のアライメントずれが大きくなると、コンタクトホールの底がサイドウオールや素子分離絶縁膜などに乗り上げ、その結果、基板に接するコンタクトホールの面積が小さくなってしまい、コンタクト抵抗の増大を招くことになる。コンタクトホールの径を大きくすることで、この問題に対処することも一応は可能であるが、この径を大きくしすぎると、素子分離絶縁膜を挟んで隣り合うコンタクトホール同士が接触するという問題が発生する。
【０００６】
このようなことから、選択エピタキシャル成長技術を利用してコンタクトを形成する技術が提案されている。例えば、特許文献２には、ＭＯＳトランジスタのソース／ドレイン領域にシリコン層を成長させることで、このシリコン層をコンタクトの一部として形成する技術が知られている。
【０００７】
この従来技術を図１０〜１５を用いて簡単に説明する。図１１〜１５−（ａ）は、半導体装置のメモリセル部の平面図の図１０におけるI−I方向の断面図であり、図１１〜１５−（ｂ）は、半導体装置のメモリセル部の平面図の図１０におけるII−II方向の断面図である。
【０００８】
まず、図１１に示すように、基板５１上に、ゲート絶縁膜５３、ゲート電極５４、シリコン酸化膜のキャップ層５５を順次形成した後、ゲート電極５４と自己整合的にＮ型不純物を導入し、ソース５６／ドレイン５７を形成する。その次に、図１２に示すように、シリコン窒化膜からなる絶縁膜を堆積し、異方性エッチングによるエッチバックにより基板５１表面を露出させるとともに側壁にサイドウオール５８を形成する。
【０００９】
その次に、異方性の選択エピタキシャル成長技術を用いて、Ｎ型不純物を導入しながら、ゲート電極５４の上部にまで、素子活性領域上の高さ方向に柱状のシリコン層５９を堆積した後、続いて等方性の選択エピタキシャル成長を行いゲート電極５４上層のキャップ層５５に延びるようにシリコン層６０を横方向に成長させると図１３のようになる。その次に、図１４に示すように基板全面に層間絶縁膜６１を堆積し、ＣＭＰなどにより平坦化した後、下地のシリコン層６０に対してコンタクトする開口部６２の形成をフォトリソグラフィー技術によるレジストパターン６５の形成と、ドライエッチング技術を用いて行う。そしてその開口部６２に導電膜６３を埋め込み、所望の電極６４を接続して図１５に示すような自己整合コンタクトを有する半導体装置を得る。
【００１０】
このようにして、シリコン層６０の上面をコンタクトパッドとして機能させることにより、開口径６２を大きくすることが可能となり、多少のアライメントずれを生じてもゲート電極５４などとショートすることがなくなるのでコンタクト抵抗およびリーク電流の小さい半導体装置が得られる。
【特許文献１】特開平９−２１３９４９号公報
【特許文献２】特開平１０−１０７２１９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記方法ではアライメントマージンに余裕を持たせるために、コンタクトパッドとなる下地のシリコン層を等方性成長により横方向に成長させているが、これでは隣接するシリコン層どうしが接触する危険性が高い。
【００１２】
それに加えて、シリコン層自体を導電性プラグとしてしまうと金属材料に比べて抵抗が高くなる問題がある。
【００１３】
また、層間絶縁膜への開口部の形成にフォトリソグラフィー技術を用いているため、隣接する接続孔の間隔が狭くなると、露光装置などの状態が変動した場合に、開口部どうしが接触したり、隣のコンタクトパッドに接触してリークの原因となることから微細化が困難となる。
【００１４】
さらに、フラッシュメモリなどのメモリ製品では特に、大部分を占めるメモリセルパターンは、セルサイズがメモリ容量に影響を及ぼすため、線幅の加工ピッチを狭く設計されていることが多く、このような設計ルールを考慮すると、微細な加工が可能かどうかはリソグラフィ装置に関する技術への依存度が高く、高解像度を有する露光装置がないと微細な開口部形成は困難な状況になると言える。
【００１５】
上記のような微細加工をリソグラフィ装置技術だけに頼っていては、設計ルールが微細化するにつれ、リソグラフィ装置はますます複雑精緻で高価になり、しかもその装置を逐次導入しなければならなくなる。このように、リソグラフィ装置のみに頼った加工方法では、いずれ限界がくる可能性もある。
【００１６】
本発明は係る事情に鑑みてなされたものであり、高性能なリソグラフィ装置を用いずに正確にコンタクトホールを形成することができ、装置全体の小型化が可能な半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１７】
本発明の半導体装置の製造方法は、並列する複数の素子分離絶縁膜と、この素子分離絶縁膜と交差すると共に上層に第一の絶縁膜を有して並列する複数のゲート電極とが形成される半導体基板に、その表面を覆う第二の絶縁膜を形成する工程と、第一の絶縁膜でゲート電極を保護しながら、基板表面及び素子分離絶縁膜を露出させると共にゲート電極側面を覆う部分を残すように第二の絶縁膜を選択的に除去する工程と、異方性の選択エピタキシャル成長により、基板の露出部分からシリコン層を高さ方向に成長させる工程と、シリコン層の一部が露出するようにシリコン層を覆う層間絶縁膜を形成する工程と、シリコン層を選択的にエッチバックすることにより、第一の開口部を形成する工程と、第一の開口部に少なくとも金属を含む材料を充填して導電性プラグを形成する工程とを有することを特徴とする。
【発明の効果】
【００１８】
本発明では、まず、フォトリソグラフィー及びエッチング技術などを用いて、第二の絶縁膜に開口を形成して、基板表面及び素子分離絶縁膜を露出させる。この開口は、溝状に形成することができ、また、第一の絶縁膜でゲート電極を保護しながらエッチングを行うので、第二の絶縁膜の開口は、比較的精度の低いリソグラフィ装置を用いて形成することができる。
【００１９】
次に、露出部分から上方に延びるシリコン層を成長させる。この際、露出部分のうち素子分離絶縁膜が形成されている部分からはシリコン層は成長しないので、このシリコン層は、基板の露出部分から自己整合的に成長する。次に、このシリコン層を層間絶縁膜で覆った後、このシリコン層を除去することにより、層間絶縁膜にコンタクトホールを形成する。従って、本発明によれば、コンタクトホールは、自己整合的に成長させたシリコン層を除去することにより形成するので、フォトリソグラフィーを行うことなく、コンタクトホールを形成することができる。従って、従来のように、フォトリソグラフィーの際のアライメントずれを考慮してコンタクトホールを大きめに形成したり、コンタクトホール間の距離を大きくする必要がない。従って、本発明によれば、半導体装置の小型化が可能である。
【発明を実施するための最良の形態】
【００２０】
１．半導体装置の製造方法
本発明の半導体装置の製造方法は、並列する複数の素子分離絶縁膜と、この素子分離絶縁膜と交差すると共に上層に第一の絶縁膜を有して並列する複数のゲート電極とが形成される半導体基板に、その表面を覆う第二の絶縁膜を形成する工程と、第一の絶縁膜でゲート電極を保護しながら、基板表面及び素子分離絶縁膜を露出させると共にゲート電極側面を覆う部分を残すように第二の絶縁膜を選択的に除去する工程と、異方性の選択エピタキシャル成長により、基板の露出部分からシリコン層を高さ方向に成長させる工程と、シリコン層の一部が露出するようにシリコン層を覆う層間絶縁膜を形成する工程と、シリコン層を選択的にエッチバックすることにより、第一の開口部を形成する工程と、第一の開口部に少なくとも金属を含む材料を充填して導電性プラグを形成する工程とを有することを特徴とする。
【００２１】
１−１．並列する複数の素子分離絶縁膜と、この素子分離絶縁膜と交差すると共に上層に第一の絶縁膜を有して並列する複数のゲート電極とが形成される半導体基板に、その表面を覆う第二の絶縁膜を形成する工程
半導体基板は、シリコン基板などからなる。半導体基板には、並列する複数の素子分離絶縁膜が形成されている。素子分離絶縁膜は、シリコン酸化膜（材料）などからなり、ＣＶＤ法などの方法で形成することができる。素子分離絶縁膜は、好ましくは、細長い。また、複数の素子分離絶縁膜は、好ましくは、実質的に平行に並ぶ。
【００２２】
また、半導体基板は、素子分離絶縁膜と交差すると共に上層に第一の絶縁膜を有して並列する複数のゲート電極を備える。ゲート電極は、好ましくは、素子分離絶縁膜と実質的に直交する。また、複数のゲート電極は、好ましくは、実質的に平行に並ぶ。ゲート電極は、通常、ゲート絶縁膜を介して半導体基板上に形成される。ゲート絶縁膜は、シリコン酸化膜などからなる。ゲート電極は、ポリシリコン膜などからなる。また、ゲート電極は、ポリシリコン膜とタングステンシリサイド膜などの高融点金属シリサイド膜との積層膜からなってもよい。
【００２３】
第一の絶縁膜は、後工程で第二の絶縁膜に開口を形成する際にゲート電極を保護する。
従って、第一の絶縁膜は、第二の絶縁膜に開口を形成する際に除去されにくい材料で形成することが好ましい。第一の絶縁膜は、シリコン酸化膜などからなる。
ゲート絶縁膜、ゲート電極及び第一の絶縁膜は、例えば、これらを形成する材料で膜を形成し、順次エッチングを行ってパターニングすることができる。
【００２４】
第二の絶縁膜は、好ましくは、上記半導体基板の全面を覆う。第二の絶縁膜は、シリコン窒化膜などからなる。第一及び第二の絶縁膜の組合せは、第二の絶縁膜に開口を形成する際に第一の絶縁膜が除去されにくいという条件に設定できるものであればよく、例えば、第一の絶縁膜をシリコン窒化膜とし、第二の絶縁膜をシリコン酸化膜としてもよい。このとき、第二の絶縁膜の開口は、レジストパターン形成後にＣ4Ｆ8ガスを用いてドライエッチングという条件で形成することができる。第一及び第二の絶縁膜は、ＣＶＤ法などで形成することができる。
【００２５】
また、第二の絶縁膜を形成する前又は第二の絶縁膜に開口を形成した後などに、基板上方から逆導電型不純物のイオン注入を行う工程を備えてもよい。この際、ゲート電極又は第二の絶縁膜がマスクとなり、イオン注入は、自己整合的に行われる。なお、「逆導電型」とは、基板の導電型と逆の導電型を意味する。
【００２６】
１−２．第一の絶縁膜でゲート電極を保護しながら、基板表面及び素子分離絶縁膜を露出させると共にゲート電極側面を覆う部分を残すように第二の絶縁膜を選択的に除去する工程
この工程は、例えば、ゲート電極間に溝状の開口を有するフォトレジスト層を形成し、この層をマスクとして、第二の絶縁膜を異方性エッチングすることにより、行うことができる。ゲート電極間には基板領域及び素子分離絶縁膜の領域が交互に並んでいるので、このエッチングにより、基板表面及び素子分離絶縁膜が露出される。フォトレジスト層の溝状の開口は、好ましくは、ゲート電極間の幅よりも広く形成する。この場合、溝に垂直な方向にアライメントずれが生じても、確実に基板を露出させることができるからである。
また、このようにフォトレジスト層の溝状の開口を広く形成すると、ゲート電極上方の第二の絶縁膜もエッチングされるが、ゲート電極は、第一の絶縁膜で保護されているので、ゲート電極がダメージを受けることはない。
【００２７】
１−３．異方性の選択エピタキシャル成長により、基板の露出部分からシリコン層を高さ方向に成長させる工程
前工程で露出させた部分のうち素子分離絶縁膜が形成されている部分からはシリコン層は成長しないので、このシリコン層は、基板の露出部分から自己整合的に成長する。シリコン層は、通常、その上面が第一の絶縁膜の上面よりも高くなるように形成される。シリコン層の異方性の選択エピタキシャル成長は、例えば、６００〜８００℃の温度下で、１×１０-3〜５×１０-2 Ｐａの圧力で、原料ガスとして例えばジシラン（Ｓｉ2Ｈ6）をＨ2雰囲気中に流すことで行うことができる。シリコン層は異方性成長するので、素子分離絶縁膜や第二の絶縁膜に乗り上げないように成長される。また、シリコン層は、表面または内部にグレインを有するものであってもよい。なお、シリコン層成長時に、Ｎ+不純物ガスを導入したり、イオン注入法を用いて導電性としておいてもよい。なお、「シリコン層」には、シリコンゲルマニウムなどのシリコン合金層も含まれる。
【００２８】
１−４．シリコン層の一部が露出するようにシリコン層を覆う層間絶縁膜を形成する工程
この工程は、例えば、シリコン層を完全に覆うように層間絶縁膜を形成し、層間絶縁膜の平坦化によりシリコン層表面を露出させることによって、行うことができる。また、層間絶縁膜の上面がシリコン層の上面よりも低くなるように、層間絶縁膜を形成してもよい。層間絶縁膜は、ＢＰＳＧなどからなり、例えばＣＶＤ法で形成することができる。平坦化は、ＣＭＰ法で行うことができる。
【００２９】
１−５．シリコン層を選択的にエッチバックすることにより、第一の開口部を形成する工程
シリコン層のエッチバックは、層間絶縁膜を除去することなく、シリコン層を除去することができる条件で行い、例えば、ＨＢｒガスなどを用いて行うことができる。シリコン層を除去すると、層間絶縁膜に孔（コンタクトホール）が形成される。シリコン層が基板から自己整合的に成長してできたものであるので、コンタクトホールも自己整合的に形成される。従って、従来のように、フォトリソグラフィーの際のアライメントずれを考慮してコンタクトホールを大きめに形成したり、コンタクトホール間の距離を大きくする必要がない。従って、本発明によれば、半導体装置の小型化が可能である。
【００３０】
１−６．第一の開口部に少なくとも金属を含む材料を充填して導電性プラグを形成する工程
この工程は、例えば、開口部にＴｉＮなどのバリアメタル層を介してＷなどの導電膜を埋め込むことによって、行うことができる。
【００３１】
１−７．その他
第一の開口部以外の任意の領域に第二の開口部を形成する工程をさらに備えてもよい。
第二の開口部は、例えば、メモリセルと周辺回路を有する半導体装置において、周辺回路に形成する。周辺回路はメモリセルほど、チップ面積に影響しないため、設計ルールにゆとりを持たせていることが多く、この場合、第二の開口部は、層間絶縁膜に従来のフォトリソグラフィー法およびドライエッチングを用いて形成することができる。第二の開口部は、第一の開口部を形成する前又は後に、形成することができる。
また、第二の開口部に少なくとも金属を含む材料を充填して導電性プラグを形成する工程をさらに備えてもよい。この工程は、例えば、開口部にＴｉＮなどのバリアメタル層を介してＷなどの導電膜を埋め込むことによって、行うことができる。第二の開口部への導電性プラグの形成は、第一の開口部への導電性プラグの形成の前若しくは後に行ってもよく、これと同時に行ってもよい。
【００３２】
２．半導体装置の構造
本発明の半導体装置は、並列する複数の素子分離絶縁膜と、素子分離絶縁膜と交差するとともに側面に側壁絶縁膜を有して並列する複数のゲート電極と、素子分離絶縁膜及びゲート電極を覆うと共に、隣接する素子分離絶縁膜、及び隣接するゲート電極の側壁絶縁膜に囲まれる領域を露出させる開口を備える層間絶縁膜とを基板上に備え、層間絶縁膜の表面での開口のサイズは、基板表面での開口のサイズと実質的に等しい。
【００３３】
従来の半導体装置は、開口の一部が側壁絶縁膜又は素子分離絶縁膜の上に乗り上げ、そのため、開口の底面と基板との接触面積が小さくなり、コンタクト抵抗が大きくなっていた。本発明によれば、開口の底面の全体が確実に基板と接触しているので、従来の問題点は解消されている。また、本実施例の半導体装置の開口のサイズは、必要最低限の大きさであるので、本実施例によれば、半導体装置の小型化を図ることができる。
【００３４】
また、開口は、金属を含む材料で充填されていてもよい。このようにコンタクトが形成されると、コンタクトの抵抗が小さくなる。
【００３５】
また、ゲート電極は、素子分離絶縁膜と実質的に直交することが好ましい。
その他、半導体装置の製造方法についての説明は、その趣旨に反しない限り、半導体装置の構造についても当てはまる。
【実施例１】
【００３６】
本発明の実施例１を図１〜９を用いて説明する。図１は、本発明の半導体装置の構造を示す平面図である。また、図２〜９−（ａ）は、図１におけるI-I方向の断面図であり、図２〜９−（ｂ）は、図１におけるII-II方向の断面図である。
【００３７】
本実施例の半導体装置は、図２に示すように、並列する複数の素子分離絶縁膜２と、素子分離絶縁膜２と実質的に直交するとともに側面に側壁絶縁膜９を有して並列する複数のゲート電極Ｇと、素子分離絶縁膜２及びゲート電極Ｇを覆うと共に、隣接する素子分離絶縁膜２、及び隣接するゲート電極Ｇの側壁絶縁膜９に囲まれる領域を露出させる開口１３を備える層間絶縁膜１２とを基板１上に備え、層間絶縁膜１２の表面での開口１３のサイズは、基板表面での開口１３のサイズと実質的に等しい。また、開口１３は、金属を含む材料で充填されて、導電性プラグ１４が形成されている。なお、基板１には、ソース領域７及びドレイン領域８が形成され、ゲート電極Ｇの上層には、第一の絶縁膜６が形成されている。また、導電性プラグ１４には、メタル電極１５が接続されている。
【００３８】
従来の半導体装置は、開口１３の一部が側壁絶縁膜９又は素子分離絶縁膜２の上に乗り上げ、そのため、開口１３の底面と基板との接触面積が小さくなり、コンタクト抵抗が大きくなっていた。本実施例によれば、層間絶縁膜１２の表面での開口１３のサイズは、基板表面での開口１３のサイズと実質的に等しいので、従来の問題点は解消されている。また、本実施例の半導体装置の開口１３のサイズは、必要最低限の大きさであるので、本実施例によれば、半導体装置の小型化を図ることができる。また、本実施例の半導体装置では、開口１３が金属を含む材料で充填されて導電性プラグが形成されているので、導電性プラグ１４の抵抗が小さい。
【００３９】
以下、図２で示した半導体装置の製造方法を図３〜９の断面図を用いて説明する。
まず、トレンチ深さ２５０ｎｍの素子分離絶縁膜２を有するＰ型半導体基板１上に、１０ｎｍのゲート絶縁膜３を介して厚さ１５０ｎｍのポリシリコン膜４と厚さ１００ｎｍのたとえばタングステンシリサイド膜からなる高融点金属シリサイド膜５と、その上層にキャップ層としてシリコン酸化膜からなる第一の絶縁膜６を１００ｎｍ積層した後に、素子分離絶縁層（ＴＲ）に対して直交するように第一の絶縁膜６、並びに高融点金属シリサイド膜５とポリシリコン膜４を順次エッチングにより選択的にパターニングしてゲート電極Ｇを形成し、図３に示す構造を得る。
【００４０】
その次に、図４に示すように、例えばひ素からなるＮ型不純物をゲート電極Ｇをマスクにイオン注入を行い、トランジスタのソース７／ドレイン８拡散層を形成する。イオン注入は、例えばひ素を１０〜３０ＫｅＶのエネルギーで、基板に対して垂直に１×１０14〜１×１０15（ａｔｍ／ｃｍ2）程度の条件で行う。尚、トランジスタのソース７／ドレイン８形成のためのイオン注入は後で行うゲート電極Ｇの側壁にサイドウオール９を形成する工程の後に行ってもよい。
【００４１】
その次に、図５に示すように、ＬＰＣＶＤ等を用いて全面にシリコン窒化膜からなる第二の絶縁膜９を１００ｎｍ堆積する。
【００４２】
その次に、図６に示すように、たとえばドレイン領域８に開口を有するフォトレジスト１０を形成した後、第二の絶縁膜９を第一の絶縁膜６が露出するまで（第二の絶縁膜９の膜厚相当分）全面エッチバックを行い、ドレイン形成領域８の第二の絶縁膜９を開口させ、半導体基板８表面のみを露出させる。これにより、ドレイン８以外の領域では、素子分離絶縁膜２あるいは、第一の絶縁膜６か第二の絶縁膜９のいずれかの絶縁膜で保護される。例えばゲート電極Ｇは、第一の絶縁膜６によって保護されている。尚、フォトレジスト１０はドレイン８上のみの開口ではなく、その間にある素子分離絶縁膜（ＴＲ）も開口させるようにII-II方向に連続して開口する制御性の良い溝パターンを形成させる。これは、比較的高性能な製造装置を用いてフォトリソグラフィーを行わなくてもパターン形成可能であること意味する。本実施例の方法はII-II方向アライメントずれが全く問題にならない点に特に特徴を有し、本実施例の方法によれば、素子分離絶縁膜を挟んで隣接する素子間の距離を小さくすることができる。
【００４３】
次に、フォトレジスト１０を除去し、選択エピタキシャル成長法を用いて、ドレイン領域８に選択的にシリコン層１１を高さ方向に成長させると図７のようになる。選択エピ成長の条件としては、６００〜８００℃の温度下で、１×１０-3〜５×１０-2 Ｐａの圧力で、原料ガスとして例えばジシラン（Ｓｉ2Ｈ6）をＨ2雰囲気中に流すことで、シリコン層１１を高さ方向に異方性成長させる。この時、シリコン層１１は異方性成長するので、素子分離絶縁膜２や第二の絶縁膜９に乗り上げないように成長される。また、シリコン層１１はこれに限定せず、表面または内部にグレインを有するものであってもよい。成長させる膜厚としては、ゲート電極Ｇ上部の第一の絶縁膜６以上の高さ（４５０ｎｍ）あればよく、例えば６００ｎｍ程度成長させる。尚、シリコン層１１成長時に、Ｎ+不純物ガスを導入したり、イオン注入法を用いて導電性基板としておいてもよい。
【００４４】
その次に、図８に示すように、層間絶縁膜１２をシリコン層１１表面が露出するように基板全面に形成する。具体的には、たとえば層間絶縁膜１２としてＢＰＳＧをＣＶＤ法により堆積し、ＣＭＰ法を用いてシリコン層１１が露出するまで、層間絶縁膜１２を研磨し基板を平坦化する。
【００４５】
その次に、層間絶縁膜１２がハードマスクとなるようなエッチング選択性を持つＨＢｒガスなどの条件を用いて、シリコン層１１のみをエッチバックなどにより基板方向に後退させると図９のようになる。これにより、高性能なフォトリソグラフィー装置を用いることなく、層間絶縁膜１２に、ドレイン領域８のゲート側壁９を除いた領域と同じ底面を有する微細な開口部１３が形成されることになる。尚、メモリセルと周辺回路を有する半導体装置においては、周辺回路はメモリセルほど、チップ面積に影響しないため、設計ルールにゆとりを持たせていることが多く、この場合には、層間絶縁膜１２に従来のフォトリソグラフィー法およびドライエッチングを用いて開口部を開口させてもよい。
【００４６】
その後は、従来の製造方法と同様に、開口部１３にＴｉＮなどのバリアメタル層を介してＷなどの導電膜１４を埋め込み、Ａｌなどの所望の電極１５を接続して図２に示すような自己整合プロセスにより導電性プラグが形成されたメモリセルを備える半導体装置を得る。尚、本実施例はこれに限定せずメモリセルやＮ型またはＰ型ＭＯＳトランジスタを有する半導体装置にも適応可能である。
【００４７】
また、ソース７／ドレイン８領域の濃度プロファイル制御のための熱処理工程や、ＣｏやＮｉ等の高融点金属で基板をシリサイド化させる工程は上述した工程に適宜挿入可能である。
【００４８】
上記製造方法によれば、従来のフォトリソグラフィー法によるコンタクト形成においては、ゲート電極とコンタクトとの距離を確保するために、ゲート電極を一部で変形させる必要がなくなるのでゲート電極を等間隔でかつ真直ぐに配置できる。このためゲート電極の寸法安定性が向上する。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体装置の構造を示す平面図である。
【図２】本発明の実施例１に係る半導体装置の構造を示す断面図である。
【図３】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図４】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図５】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図６】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図７】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図８】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図９】本発明の実施例１に係る半導体装置の製造工程を示す断面図である。
【図１０】従来の半導体装置の構造を示す平面図である。
【図１１】従来の半導体装置の製造工程を示す断面図である。
【図１２】従来の半導体装置の製造工程を示す断面図である。
【図１３】従来の半導体装置の製造工程を示す断面図である。
【図１４】従来の半導体装置の製造工程を示す断面図である。
【図１５】従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００５０】
Ｇ…ゲート電極
１，５１…半導体基板
２，５２…素子分離絶縁膜
３，５３…ゲート絶縁膜
４，５４…ポリシリコン膜
５…高融点金属シリサイド膜
６，５５…第一の絶縁膜（キャップ層）
７，５６…ソース領域
８，５７…ドレイン領域
９，５８…サイドウオール(第二の絶縁膜)
１０，６５…フォトレジスト
１１，５９，６０…シリコン層
１２，６１…層間絶縁膜
１３，６２…開口部
１４，６３…導電性プラグ
１５，６４…メタル電極
【図１】
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【図２】
2005353981.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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