(57)【要約】【課題】半導体領域とゲート電極とによって形成される容量を低減し、高速化を可能にする半導体装置およびその製造方法を提供する。【解決手段】基板１０に第１の溝１４を形成し、第１の溝１４の側壁近傍を埋め込むように第１の絶縁膜を形成する。第１の溝１４の中央部において、底部が露出するように第２の溝を形成し、第２の溝の底部にゲート絶縁膜２２を形成し、ゲート絶縁膜２２の上面にゲート電極２４を形成する。第１の溝１４の側壁近傍において、第１の絶縁膜１６の少なくとも一部を第１の溝１４の底部が露出するまで除去し、露出した第１の溝１４の底部に半導体領域２６を形成する。第１の溝１４において、露出した底部を埋め込むように第２の絶縁膜２８を形成し、基板１０に第１の溝１４によって区分され、半導体領域２６とそれぞれ電気的に接続するソース・ドレイン領域３０を形成する。【選択図】図１
2005019473.tif 000002
【特許請求の範囲】
【請求項１】
基板に第１の溝を形成する工程と、
少なくとも前記第１の溝の側壁近傍を埋め込むように第１の絶縁膜を形成する工程と、
前記第１の溝の中央部において、前記第１の溝の底部が露出するように前記第２の溝を形成する工程と、
前記第２の溝の底部にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上面にゲート電極を形成する工程と、
前記第１の溝の側壁近傍において、前記第１の絶縁膜の少なくとも一部を、前記第１の溝の底部が露出するまで除去する工程と、
露出した前記第１の溝の底部に半導体領域を形成する工程と、
前記第１の溝において、露出した底部を埋め込むように第２の絶縁膜を形成する工程と、
前記基板に前記第１の溝によって区分され、前記半導体領域とそれぞれ電気的に接続するソース・ドレイン領域を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１の絶縁膜を形成する工程において、前記第１の絶縁膜として、エッチング選択比の異なる第３の絶縁膜および第４の絶縁膜を形成し、
前記第１の絶縁膜の少なくとも一部を除去する工程において、前記第１の溝の側壁近傍に形成された前記第３の絶縁膜を選択的に除去する
請求項１記載の半導体装置の製造方法。
【請求項３】
前記半導体領域を形成する工程と、前記第２の絶縁膜を形成する工程との間に、前記第４の絶縁膜を除去する工程とを
さらに有する請求項２記載の半導体装置の製造方法。
【請求項４】
前記ソース・ドレイン領域を形成する工程の後に、前記ソース・ドレイン領域の上面をシリサイド化する工程と
をさらに有する請求項１記載の半導体装置の製造方法。
【請求項５】
前記半導体領域を形成する工程の後に、前記半導体領域を活性化させる工程と
をさらに有する請求項１記載の半導体装置の製造方法。
【請求項６】
前記第１の溝を形成する工程の前に、前記基板に素子分離領域を形成する工程とをさらに有し、前記素子分離領域を形成する工程において用いたマスクを、前記第１の溝を形成する時のマスクとして用いる
請求項１記載の半導体装置の製造方法。
【請求項７】
基板に第１の溝を形成する工程と、少なくとも前記第１の溝の側壁近傍を埋め込むように第１の絶縁膜を形成する工程と、前記第１の溝の中央部において、前記第１の溝の底部が露出するように前記第２の溝を形成する工程と、前記第２の溝の底部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記第１の溝の側壁近傍において、前記第１の絶縁膜の少なくとも一部を、前記第１の溝の底部が露出するまで除去する工程と、露出した前記第１の溝の底部に半導体領域を形成する工程と、前記第１の溝において、露出した底部を埋め込むように第２の絶縁膜を形成する工程と、前記基板に前記第１の溝によって区分され、前記半導体領域とそれぞれ電気的に接続するソース・ドレイン領域を形成する工程とを含む工程によって形成された
半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、詳しくは、ＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）型トランジスタ構造（以下、ＭＯＳトランジスタ、とも称する）を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の高集積化および高速度化に伴い、ＭＯＳトランジスタのゲート電極の幅は、より細く加工することが求められている。たとえば、９０ｎｍノードといわれる世代においては７０ｎｍ程度、６５ｎｍノードといわれる世代においては３０〜４０ｎｍ程度のゲート幅になりつつある。
また、ゲート幅によって電流量を制御することには限界があるため、ゲート電極とソース・ドレイン領域との容量を低減することも検討されている。
【０００３】
さらに、ソース・ドレイン領域の抵抗を低くする方法として、シリコン基板上にコバルトやニッケルといった金属層を形成し、熱処理によってシリサイド化する工程が一般的になりつつある。ゲート電極も、シリサイド化することによって抵抗値を下げる効果が著しく大きい。一方で、シリサイド化された領域からの金属原子の突き抜けによる接合リーク電流を抑制するために、ソース・ドレイン領域の深さは、シリサイド化された領域の膜厚のばらつきマージンよりも十分深く取らねばならない。
【０００４】
図７は、従来の技術にかかる半導体装置の構造を示した概略断面図である。基板にゲート絶縁膜およびゲート電極が形成され、ソース・ドレイン領域１３０が、基板１１０表面から選択的にエピタキシャル成長させたシリコン層内に形成されている。また、ゲート電極の側面に絶縁膜などからなるサイドウォールが形成されている。図７のような構造をエレベートソース・ドレイン構造とも称する。
【０００５】
図８は、従来の技術にかかる半導体装置の構造を示した概略断面図である。基板にソース・ドレイン領域を区分する溝が形成され、溝の表面にゲート絶縁膜が形成され、ゲート絶縁膜の上面にゲート電極が形成されている。上記の構造によれば、ソース・ドレイン領域を体積を増やすことなく、エレベートソース・ドレイン構造と同様な性能を得ることができる。
【０００６】
上記のような従来の半導体装置の製造方法として、基板に形成された第１の溝の側壁に、絶縁材料からなるサイドウォールを形成し、第１の溝の底面に第２の溝を形成し、第２の溝の底面にゲート絶縁膜を形成し、第１および第２の溝を埋め込むようにゲート電極を形成する方法が知られている（たとえば、特許文献１参照）。
【０００７】
【特許文献１】
特開２００２−３４３９６３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置においては、プロセスの煩雑さや、形成された半導体素子の性能面などにおいて様々な問題があった。
たとえば、図７に示すような構造においては、ソース・ドレイン領域１３０の形成領域にのみ選択的にシリコン層を形成しなければならない。そのため、不完全なエピタキシャル成長による結晶欠陥の発生や、不要な領域へのシリコン層の形成など、プロセスの制御が難しい。
一方、図８に示すような構造においては、溝１１４に形成されたゲート電極１２４の側壁にも広い範囲にわたりゲート絶縁膜１２２が形成され、容量が大きくなる。また、ゲート電極の深さがソース・ドレイン領域よりも深いと、ゲート電極のエッジ部に反転しない領域が形成される可能性もある。
【０００９】
さらに、上記の溝にサイドウォールを形成する方法においても、抵抗が増加しないように溝の底部に拡張ソース・ドレイン領域を形成し、形成した拡張ソース・ドレイン領域を貫通するようにゲート電極を形成する。このとき、抵抗が増大しないような拡張ソース・ドレイン領域の厚さを貫通させると、ゲート電極の側壁周辺に拡張ソース・ドレイン領域が存在し、ゲート電極の寸法によっては許容できないレベルの容量の増加を生じる可能性がある。たとえば、２０ｎｍ程度の拡張ソース・ドレイン領域を貫通するゲート電極を形成すると、ゲート電極の片側で２０ｎｍ、両側で４０ｎｍ程度の重なりが増える。これは、ゲート長が３０ｎｍ以下の半導体素子においては、許容できないレベルの容量の増加となる。
また、堀り込み量のばらつきにより生じる拡張ソース・ドレイン間のショートを防止するために、拡張ソース・ドレイン領域を貫通し、さらに十分な堀り込み量を追加して、マージンを確保しなければならない。その結果、ゲート電極の実効長も増加することになり、十分な高速化を図ることができない可能性が考えられる。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、半導体領域とゲート電極とによって形成される容量を低減し、高速化を可能にする半導体装置およびその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、上記の本発明の半導体装置の製造方法は、基板に第１の溝を形成する工程と、少なくとも前記第１の溝の側壁近傍を埋め込むように第１の絶縁膜を形成する工程と、前記第１の溝の中央部において、前記第１の溝の底部が露出するように前記第２の溝を形成する工程と、前記第２の溝の底部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記第１の溝の側壁近傍において、前記第１の絶縁膜の少なくとも一部を、前記第１の溝の底部が露出するまで除去する工程と、露出した前記第１の溝の底部に半導体領域を形成する工程と、前記第１の溝において、露出した底部を埋め込むように第２の絶縁膜を形成する工程と、前記基板に前記第１の溝によって区分され、前記半導体領域とそれぞれ電気的に接続するソース・ドレイン領域を形成する工程とを含む。
【００１２】
上記の本発明の半導体装置の製造方法においては、基板に第１の溝を形成し、少なくとも前記第１の溝の側壁近傍を埋め込むように第１の絶縁膜を形成し、前記第１の溝の中央部において、前記第１の溝の底部が露出するように前記第２の溝を形成する。前記第２の溝の底部にゲート絶縁膜を形成し、前記ゲート絶縁膜の上面にゲート電極を形成し、前記第１の溝の側壁近傍において、前記第１の絶縁膜の少なくとも一部を、前記第１の溝の底部が露出するまで除去する。露出した前記第１の溝の底部に半導体領域を形成し、前記第１の溝において、露出した底部を埋め込むように第２の絶縁膜を形成し、前記基板に前記第１の溝によって区分され、前記半導体領域とそれぞれ電気的に接続するソース・ドレイン領域を形成する。
【００１３】
また、上記目的を達成するため、上記の本発明の半導体装置、基板に第１の溝を形成する工程と、少なくとも前記第１の溝の側壁近傍を埋め込むように第１の絶縁膜を形成する工程と、前記第１の溝の中央部において、前記第１の溝の底部が露出するように前記第２の溝を形成する工程と、前記第２の溝の底部にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記第１の溝の側壁近傍において、前記第１の絶縁膜の少なくとも一部を、前記第１の溝の底部が露出するまで除去する工程と、露出した前記第１の溝の底部に半導体領域を形成する工程と、前記第１の溝において、露出した底部を埋め込むように第２の絶縁膜を形成する工程と、前記基板に前記第１の溝によって区分され、前記半導体領域とそれぞれ電気的に接続するソース・ドレイン領域を形成する工程とを含む工程によって形成された半導体装置である。
【００１４】
上記の本発明の半導体装置においては、第１の溝の中央部にゲート絶縁膜およびゲート電極を形成し、第１の溝の底部の側壁近傍にソース・ドレイン領域と電気的に接続する半導体領域を形成する工程により製造がなされたものである。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。本発明における半導体装置は、本発明の半導体装置の製造方法によって形成されたものである。
〔第１の実施形態〕
図１は、本実施形態にかかる半導体装置を模式的に示した概略断面図である。
基板１０の表層にソース・ドレイン領域３０が形成され、ソース・ドレイン領域３０は、第１の溝１４により区分されている。第１の溝１４の中央底部の上面において、ゲート絶縁膜２２が形成され、ゲート絶縁膜２２上にゲート電極２４が形成されている。ゲート電極２４およびゲート絶縁膜２２が形成された第１の溝１４を埋め込むように第２の絶縁膜２８が形成されている。また、第１の溝１４の底部の側壁近傍、少なくともゲート絶縁膜が形成された領域を除く第１の溝の底部の表層において、活性領域３０よりも薄い不純物濃度の半導体領域２６が形成されている。
【００１６】
図２〜５は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
まず、図２（ａ）に示すように、必要に応じてｐ型の基板１０の所定の領域に不純物を導入し、ｎウェル領域およびｐウェル領域を形成した後に、基板１０上にＳｉＮ膜１２を１２０ｎｍ程度形成する。次に、第１の溝１４を形成するために、ＳｉＮ膜１２の一部を除去する。ＳｉＮ膜１２をマスクとして、基板１０を加工し、１００ｎｍ程度の第１の溝１４を形成する。第１の溝１４を形成後、チャネルのイオン注入やポケット領域の形成などに相当するイオン注入を行い、トランジスタの閾値電圧を所定の値に制御する。
【００１７】
また、ウェル領域を形成する前に、必要に応じて、ｐ型の基板１０にシャロートレンチなどの素子分離を形成してもよい。たとえば、図示は省略するが、基板にＳｉＯ２  膜などからなるパッド酸化膜を５ｎｍ程度形成し、酸化膜の上面にＳｉＮ膜などの絶縁膜を１２０ｎｍ程度形成する。所定の領域の絶縁膜を除去し、絶縁膜をマスクとして基板に素子分離用の溝を形成する。溝の深さは、たとえば、３００ｎｍ程度とする。形成された溝に酸化膜を埋め込み、化学的機械研磨（Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、以下ＣＭＰとも称する）法などにより平坦化する。この工程を行ったときは、素子分離のマスクとして用いたＳｉＮ膜を、第１の溝を形成するためのマスクとして使用してもよい。
【００１８】
次に、図２（ｂ）に示すように、第１の溝１４が形成された基板１０の上面に化学的気相成長（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ、以下、ＣＶＤとも称する）法などによりＳｉＯ２  膜などからなる第１の絶縁膜１６を第１の溝１４を埋め込むように形成する。第１の絶縁膜１６の膜厚は、たとえば、４０ｎｍ程度とする。また、第１の絶縁膜１６は、基板１０や、基板１０の上面に形成され、溝を形成するマスクとして用いたＳｉＮ膜、および後に形成されるゲート電極およびゲート絶縁膜に対し、選択的に除去することのできる膜であれば特に限定されない。
このとき、第１の絶縁膜１６の側壁における堆積レートが、表面における堆積レートの７割程度であるとする。その結果、上記のような約４０ｎｍ程度の第１の絶縁膜１６が形成され、側壁の片側において３０ｎｍ程度、溝全体で６０ｎｍ程度、第１の溝１４が狭くなる。
【００１９】
次に、図３（ｃ）に示すように、第１の絶縁膜１６をドライエッチングなどによりエッチバックする。その結果、基板１０上に形成された第１の絶縁膜１６を除去する。同時に、第１の溝１４の中央部において、底部が露出するように第１の絶縁膜１６を除去し、第２の溝２０を形成する。このとき、上記のように、第１の絶縁膜１６によって第１の溝１４は全体で６０ｎｍ程度狭くなっている。このため、１００ｎｍ程度の第１の溝１４の幅は、第２の溝２０においては４０ｎｍ程度に加工される。第２の溝は、上記の例に限定されず、後に形成されるゲート電極が所定の形状になるように形成される。
【００２０】
次に、図３（ｄ）に示すように、第２の溝２０の底部の上面にゲート絶縁膜２２を形成し、その後、ゲート絶縁膜２２の上面にゲート電極２４を形成する。たとえば、ゲート絶縁膜２２として、酸化膜の実効膜厚が１ｎｍ程度になるようにＳｉＯＮ膜を形成し、その後、ゲート電極２４として、ポリシリコンを第２の溝２０を埋め込むように形成する。その後、必要に応じてＣＭＰなどにより平坦化を行う。本実施形態においては、基板１０上には第１の溝１４を形成するためにマスクとして用いたＳｉＮ膜１２が形成されているので、ゲート電極２４の上面は基板１０の上面よりも高くなる。
ここで、同一の基板に複数の素子を形成するとき、ゲート絶縁膜２２の膜厚を各素子によって作り分ける場合もある。そのときは、図２（ａ）〜図３（ｄ）の工程において他の素子上にレジスト膜などのマスクを形成し、各素子ごとに行うこともできる。あるいは、図３（ｃ）までの工程を同時に行い、第２の溝２０を形成した状態で他の素子をレジスト膜などのマスクを形成し、ゲート絶縁膜を作り分けてもよい。
【００２１】
次に、図４（ｅ）に示すように、第１の溝１４の側壁近傍の第１の絶縁膜１６をエッチングなどにより底部が露出するまで除去する。本実施形態においては、第１の絶縁膜１６をすべて除去する。その結果、第１の溝１４にはゲート電極２４およびゲート絶縁膜２２が残る。ここで、ゲート電極２４の側壁に第１の絶縁膜１６が多少残っていてもよい。
【００２２】
次に、図４（ｆ）に示すように、露出された第１の溝１４の側壁近傍の底部に不純物を導入し、ゲート電極２４をマスクとして自己整合的に半導体領域２６を形成する。たとえば、形成される半導体領域２６の深さを２０〜３０ｎｍ程度にする。半導体装置として、ｎＭＯＳを形成するときには、Ａｓを１ｋｅＶ、１×１０１５ｃｍ−２程度、ｐＭＯＳを形成するときには、ＢＦ２  を１．５ｅＶ、１×１０１５ｃｍ−２程度でイオン注入法などにより不純物を導入する。本実施形態においては、ｐ型基板を用いているので、Ａｓを導入する。
【００２３】
その後、必要に応じて半導体領域２６を活性化させるために、加熱を行う。この加熱工程により、半導体領域２６は図４（ｆ）中の破線に示すようにわずかに拡散する。この活性化工程は、後に形成するソース・ドレイン領域の活性化と同時に行ってもよい。
【００２４】
次に、ゲート電極２４およびゲート絶縁膜２２が形成された第１の溝１４を埋め込み、基板１０とゲート電極２４を絶縁するように第２の絶縁膜２８を形成する。第２の絶縁膜２８としては、たとえば、ＣＶＤ法などにより、ＳｉＯ２  膜あるいはＳｉＮ膜などを形成する。その後、たとえばエッチバックを行い、不要な領域の第２の絶縁膜２８およびマスクとして用いたＳｉＮ膜１２を除去する。第２の絶縁膜２８はゲート絶縁膜２２と比較して厚く形成されるので、ソース・ドレイン領域とゲート電極２４との間の容量には特に影響を与えない。
【００２５】
その後、基板１０の表面から不純物を導入し、第１の溝１４の底部の側壁近傍に形成された半導体領域２６とそれぞれ接続するソース・ドレイン領域３０を形成する。たとえば、ソース・ドレイン領域３０の深さを１５０ｎｍ程度とするためには、ｎＭＯＳを形成する場合において、Ｐ＋  を１０ｋｅＶ、３×１０１５ｃｍ−２程度、ｐＭＯＳを形成する場合において、Ｂ＋  を３ｋｅＶ、５×１０１５ｃｍ−２程度でイオン注入を行う。本実施形態においては、ｐ型基板１０にｎＭＯＳを形成するために、Ｐ＋  を導入し、ソース・ドレイン領域３０を形成する。その後、基板１０を加熱し、形成したソース・ドレイン領域３０を活性化する。上記の半導体領域２６の活性化を同時に行ってもよい。その結果、図１に示すような半導体装置を形成する。
【００２６】
本実施形態にかかる半導体装置の製造方法においては、第１の溝１４に形成された第１の絶縁膜１６を除去し、露出した第１の溝１４の側壁近傍の底部に半導体領域２６を形成する。これにより、ソース・ドレイン領域３０と電気的に接続された半導体領域２６と、ゲート電極２４とが、ゲート絶縁膜を介して隣り合う領域を最小限に抑制し、形成される容量を低減することができる。その結果、トランジスタのスイッチング素子を高速化することが可能になる。また、ソース・ドレイン領域を素子の体積を増やすことなく深く形成することができる。
ここで、ゲート電極２４の側壁には、ゲート絶縁膜２２と比較して厚い第２の絶縁膜２８を形成するので、ソース・ドレイン領域３０とゲート電極２４との間の容量には特に影響を与えない。また、第１の絶縁膜１６上にマスクとなるレジスト膜などを形成し、第１の溝１４の側壁に隣接する第１の絶縁膜１６の一部を除去することもできる。
【００２７】
〔第２の実施形態〕
次に、第２の実施形態について、図面を参照して説明する。ここで、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図５は、本実施形態にかかる半導体装置を模式的に示した概略断面図である。
基板１０の表層にソース・ドレイン領域３０が形成され、ソース・ドレイン領域３０は、第１の溝１４により区分されている。第１の溝１４の中央底部の上面において、ゲート絶縁膜２２が形成され、ゲート絶縁膜２２上にゲート電極２４が形成されている。ゲート電極２４およびゲート絶縁膜２２が形成された第１の溝１４を埋め込むように第２の絶縁膜２８が形成されている。また、第１の溝１４の底部の側壁近傍、少なくともゲート絶縁膜が形成された領域を除く第１の溝の底部の表層において、活性領域３０よりも薄い不純物濃度の半導体領域２６が形成されている。
【００２８】
図６〜８は、本実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示した概略断面図である。
まず、図６（ａ）に示すように、必要に応じてｐ型の基板１０上にＳｉＮ膜１２を１２０ｎｍ程度形成する。次に、第１の溝１４を形成するために、ＳｉＮ膜１２の一部を除去する。ＳｉＮ膜１２をマスクとして、基板１０を加工し、１００ｎｍ程度の第１の溝１４を形成する。第１の溝１４を形成後、チャネルのイオン注入やポケット領域の形成などに相当するイオン注入を行い、トランジスタの閾値電圧を所定の値に制御する。
【００２９】
次に、第１の溝１４が形成された基板１０の上面にＣＶＤ法などにより、第１の絶縁膜１６として、エッチング比の異なる第３の絶縁膜１７および第４の絶縁膜１８を形成する。たとえば、第３の絶縁膜１７としてＳｉＯ２  膜を３０ｎｍ程度、第４の絶縁膜１８としてＳｉＮ膜を１０ｎｍ程度形成する。また、第３の絶縁膜１７および第４の絶縁膜１８は、基板１０などに対し、選択的に除去することのできる膜であれば特に限定されない。
【００３０】
次に、図６（ｂ）に示すように、第３の絶縁膜１７および第４の絶縁膜１８をドライエッチングなどによりエッチバックする。その結果、基板１０上に形成された第３および第４の絶縁膜１７，１８を除去するとともに、第１の溝１４の中央部において底部が露出するように所定の領域の第３および第４の絶縁膜１７，１８を除去し、第２の溝２０を形成する。第２の溝２０は、後に形成されるゲート電極が所定の形状になるように形成される。
次に、第２の溝２０の底部の上面にゲート絶縁膜２２を形成し、その後、ゲート絶縁膜２２の上面にゲート電極２４を形成する。
【００３１】
次に、図７（ｃ）に示すように、第１の溝１４の側壁近傍に形成された第３の絶縁膜１７をエッチングなどにより底部が露出するまで除去する。その結果、第４の絶縁膜１８および第３の絶縁膜１７の一部は、ゲート電極のサイドウォールとして残る。
【００３２】
次に、図７（ｄ）に示すように、露出された第１の溝１４の底部に不純物を導入し、半導体領域２６を形成する。たとえば、形成される半導体領域２６の深さを２０〜３０ｎｍ程度にする。その結果、第１の溝１４の底部に選択的に半導体領域２６を形成することができる。
ここで、必要に応じて、加熱をおこない半導体領域２６を活性化させる。半導体領域２６は第４の絶縁膜１８およびゲート電極２４をマスク自己整合的に形成されているので、拡散前の状態においてはゲート絶縁膜と隣接しないように形成される。この状態で加熱拡散を行うと、図中の破線に示すようにゲート絶縁膜と隣接する領域を第１の実施形態よりも低減し、半導体領域２６を形成することができる。これは、加熱拡散量を制御する、あるいは拡散量を予め見積もり、それを考慮にいれて第１の溝の底部の露出する領域を決定することにより、容易に調整することができる。
半導体領域２６の活性化は、この時点で行わず、後の工程においてソース・ドレイン領域の活性化と同時に行ってもよい。
【００３３】
次に、図８（ｅ）に示すように、基板１０の上面に形成されたＳｉＮ膜１２などを除去するとともに、ゲート電極２４の側壁に形成された第４の絶縁膜１８および第３の絶縁膜１７の一部を、たとえば、ウェットエッチングなどにより除去する。
【００３４】
次に、図８（ｆ）に示すように、ゲート電極２４およびゲート絶縁膜２２が形成された第１の溝１４を埋め込み、基板１０とゲート電極２４を絶縁するように第２の絶縁膜２８を形成する。その後、エッチバックを行い、不要な領域の第２の絶縁膜２８を除去する。第２の絶縁膜２８はゲート絶縁膜２２と比較して厚く形成されるので、ソース・ドレイン領域とゲート電極２４との間の容量には特に影響を与えない。
【００３５】
その後、基板１０の表面から不純物を導入し、第１の溝１４の底部の側壁近傍に形成された半導体領域２６とそれぞれ接続するソース・ドレイン領域３０を形成する。その後、基板１０を加熱し、形成したソース・ドレイン領域３０を活性化する。上記の半導体領域２６の活性化を同時に行ってもよい。その結果、図５に示すような半導体装置を形成する。
【００３６】
本実施形態にかかる半導体装置の製造方法においては、第１の溝１４の側壁部近傍の第３の絶縁膜１７を除去し、露出した第１の溝１４の底部の側壁近傍に半導体領域２６を形成する。これにより、ソース・ドレイン領域３０と電気的に接続された半導体領域２６とゲート絶縁膜２２との隣り合う領域を最小限に抑制し、形成される容量を低減することができる。その結果、トランジスタのスイッチング素子を高速化することが可能になる。
また、ゲート電極２４の側壁には、ゲート絶縁膜２２と比較して厚い第２の絶縁膜２８を形成するので、ソース・ドレイン領域３０とゲート電極２４との間の容量には特に影響を与えない。
さらに、第１の溝１４に形成されたゲート電極２４および第４の絶縁膜１８をマスクとして半導体領域２６を形成することにより、ゲート絶縁膜２２と半導体領域２６とが隣り合う領域を低減することができる。これにより、短チャネル効果を低減できる。
【００３７】
〔第３の実施形態〕
次に、第３の実施形態について、図面を参照して説明する。ここで、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。
図９は、本実施形態にかかる半導体装置の一部を模式的に示した概略断面図である。
実質的に、上記の実施形態にかかる半導体装置と同様であるが、ソース・ドレイン領域３０の表層およびゲート電極２４の表層にシリサイド３２，３４が形成されている。また、ソース・ドレイン領域３０と基板１０との接合部は第１の溝１４の底部よりも深くなるように形成されている。
上記の構成においても、第１の溝１４の底部の側壁近傍にはソース・ドレイン領域３０と接続するように半導体領域２６が形成されている。
【００３８】
本実施形態にかかる半導体装置は実質的に上記の実施形態と同様に製造することができる。
たとえば、図６（ａ）〜図８（ｆ）まで、上記の実施形態と同様の工程を行う。
その後、少なくともソース・ドレイン領域３０上にコバルト、チタン、ニッケルなどの金属膜を形成し、熱処理によってＳｉと反応させ、シリサイド３２を形成する。シリサイド３２はＳｉ膜上にのみ選択的に形成されるので、ＳｉＯ２  膜上の金属膜は、シリサイドとの薬品耐性の違いを利用して除去される。その結果、図９に示すような半導体装置が形成される。図９においては、ゲート電極２４の上面もシリサイド化されているが、ソース・ドレイン領域３０の上面のみがシリサイド化されていてもよい。
【００３９】
本実施形態の半導体装置の製造方法によれば、第１の溝１４の底部の側壁近傍にソース・ドレイン領域３０と接続するように半導体領域２６を形成し、ゲート電極２４およびソース・ドレイン領域３０の上面をシリサイド化する。その結果、半導体領域２６とゲート電極２４とにより形成される容量を低減するとともに、ゲート電極２４およびソース・ドレイン領域３０の抵抗を下げることができる。また、本実施形態の半導体装置の製造方法によれば、ソース・ドレイン領域３０およびゲート電極２４を形成する深さに制約がないため、シリサイド化するのに十分な深さに形成することができる。
【００４０】
〔第４の実施形態〕
次に、第４の実施形態について説明する。ここで、上記の実施形態と同様の部分は番号を同じくし、説明を省略し、以下、異なる部分についてのみ説明する。実質的に、上記の実施形態にかかる半導体装置と同様であるが、ゲート絶縁膜２２がハフニウムシリコン酸化膜、酸化アルミ膜、および酸化タンタル膜などのＳｉＯ２  膜あるいはＳｉＯＮ膜よりも誘電率が高い材料で形成され、ゲート電極２４がタングステン膜などの金属膜により形成されている。ゲート絶縁膜２２を上記のような高誘電率を有する材料を用いて形成することにより、ＳｉＯ２  膜を用いたときに問題になるようなトンネル電流を防止することができる。また、ゲート電極２４を金属材料により形成することによって、ポリシリコンを用いたときに問題となるゲートの空乏化を防止できる。
上記の構成においても、ソース・ドレイン領域３０とゲート電極２４とはゲート絶縁膜２２を介して隣接せず、第１の溝１４の側壁近傍の底部にはソース・ドレイン領域３０と接続するように半導体領域２６が形成されている。
【００４１】
本実施形態にかかる半導体装置は実質的に上記の実施形態と同様に製造することができる。
たとえば、図６（ａ）に示すような、上記の実施形態と同様の工程を行う。
その後、図６（ｂ）に示す工程において、ゲート絶縁膜２２として上記のようなＳｉＯ２  膜あるいはＳｉＯＮ膜よりも誘電率の高い絶縁膜を第２の溝の中央部の底部上面に形成し、その上にゲート電極２４として金属膜を形成する。その後、ＣＭＰ法などにより平坦化する。その後、図７（ｃ）〜図８（ｆ）に示す工程にしたがって同様に形成し、高誘電率のゲート絶縁膜２２と金属材料からなるゲート電極２４を有する図５に示すような半導体装置を形成する。
【００４２】
本実施形態の半導体装置によれば、半導体領域２６とゲート電極２４とにより形成される容量を低減するとともに、トンネル電流およびゲートの空乏化を抑制できる。
従来、高誘電率を有する絶縁材料および金属材料は、エッチングなどにより適切な形状を得ることは困難であった。しかしながら、本実施形態によれば、ゲート絶縁膜２２およびゲート電極２４の形状は、第１の絶縁膜２８の中央部に形成された溝の形状によって決まるため、ＣＭＰの選択比があれば比較的容易に形成することができる。
【００４３】
本発明は上記の実施形態に限定されない。
たとえば、本実施形態においては、ｐ型基板を用いて形成したが、ｎ型基板を用いてもよい。また、基板上に素子分離領域により分離された素子を複数形成してもよい。その場合、形成するＭＯＳトランジスタに応じて所定の領域にウェル領域を形成する。
その他、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４４】
【発明の効果】
以上説明してきたように、本発明の半導体装置によれば、半導体領域とゲート電極とによって形成される容量を低減し、高速化を可能にすることができる。
また、半導体装置の製造方法によれば、半導体領域とゲート電極とによって形成される容量を低減し、高速化を可能にすることができる。
【図面の簡単な説明】
【図１】図１は、本発明の第１の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図２】図２は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図２（ａ）は第１の工程を示し、図２（ｂ）は第２の工程を示す。
【図３】図３は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図３（ｃ）は第３の工程を示し、図３（ｄ）は第４の工程を示す。
【図４】図４は、本発明の第１の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図４（ｅ）は第５の工程を示し、図４（ｆ）は、第６の工程を示す。
【図５】図５は、本発明の第２の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図６】図６は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図６（ａ）は第１の工程を示し、図６（ｂ）は第２の工程を示す。
【図７】図７は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図７（ｃ）は第３の工程を示し、図７（ｄ）は第４の工程を示す。
【図８】図８は、本発明の第２の実施形態にかかる半導体装置の製造方法の主要な工程を順次模式的に示す概略断面図であり、図８（ｅ）は第５の工程を示し、図８（ｆ）は、第６の工程を示す。
【図９】図９は、本発明の第３の実施形態にかかる半導体装置の一部を模式的に示す概略断面図である。
【図１０】図１０は、従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【図１１】図１１は、従来の技術にかかる半導体装置の一部を模式的に示す概略断面図である。
【符号の説明】
１０…基板、１２…ＳｉＮ膜、１４…第１の溝、１６…第１の絶縁膜、１７…第３の絶縁膜、１８…第４の絶縁膜、２０…第２の溝、２２…ゲート絶縁膜、２４…ゲート電極、２６…半導体領域、２８…第２の絶縁膜、３０…ソース・ドレイン領域、３２、３４…シリサイド、１１０…基板、１１４…溝、１２２…ゲート絶縁膜、１２４…ゲート電極、１２８…サイドウォール、１３０…ソース・ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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