(57)【要約】【課題】  リーク特性、電荷保持特性及びプログラム特性に優れた半導体装置及びその製造方法を提供する。【解決手段】  本発明に係る半導体装置の製造方法は、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれのシリコン基板１上にボトム酸化膜６を形成し、ボトム酸化膜６上に窒化膜７を形成し、窒化膜７上にトップ酸化膜８を形成し、周辺回路トランジスタ形成領域におけるトップ酸化膜８、窒化膜７及びボトム酸化膜６を除去して、周辺回路トランジスタ形成領域においてシリコン基板１の表面を露出させ、周辺回路トランジスタ形成領域のシリコン基板１及びメモリトランジスタ形成領域のトップ酸化膜８それぞれに窒素と酸素を有する雰囲気で熱処理を行い、周辺回路トランジスタ形成領域のシリコン基板１上にゲート絶縁膜１０を形成するものである。【選択図】      図２
2005129711.tif 000002
【特許請求の範囲】
【請求項１】
メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記周辺回路トランジスタ形成領域における前記トップ酸化膜、前記窒化膜及び前記ボトム酸化膜を除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板及び前記メモリトランジスタ形成領域のトップ酸化膜それぞれに窒素と酸素を有する雰囲気で熱処理を行う工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
を具備する半導体装置の製造方法。
【請求項２】
メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記周辺回路トランジスタ形成領域における前記トップ酸化膜、前記窒化膜及び前記ボトム酸化膜を除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記トップ酸化膜それぞれに窒素と酸素を有する雰囲気で熱処理を行う工程と、
を具備する半導体装置の製造方法。
【請求項３】
半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記トップ酸化膜に窒素と酸素を有する雰囲気で熱処理を行う工程と、
を具備する半導体装置の製造方法。
【請求項４】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に窒素と酸素を有する雰囲気で熱処理を行う工程と、
を具備する半導体装置の製造方法。
【請求項５】
前記熱処理を行う工程は９００℃以上１１５０℃以下の温度条件で行う工程である請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記熱処理を行う工程は１０００℃より高く１１５０℃以下の温度条件で行う工程である請求項１乃至４のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記周辺回路トランジスタ形成領域における前記トップ酸化膜、前記窒化膜及び前記ボトム酸化膜を除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記トップ酸化膜それぞれにプラズマ窒化処理を行う工程と、
を具備する半導体装置の製造方法。
【請求項８】
半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記トップ酸化膜にプラズマ窒化処理を行う工程と、
を具備する半導体装置の製造方法。
【請求項９】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜にプラズマ窒化処理を行う工程と、
を具備する半導体装置の製造方法。
【請求項１０】
前記プラズマ窒化処理を行う工程は、４００℃以下の温度、窒素を含むガス雰囲気、減圧下でプラズマ窒化処理を行う工程である請求項７乃至９のいずれか一項に記載の半導体装置の製造方法。
【請求項１１】
前記トップ酸化膜の上部には１×１０２２ｃｍ−３程度の濃度の窒素が存在する請求項１乃至３、７及び８のいずれか一項に記載の半導体装置の製造方法。
【請求項１２】
前記ゲート絶縁膜の上部には１×１０２２ｃｍ−３程度の濃度の窒素が存在する請求項１、２、４、７及び９のいずれか一項に記載の半導体装置の製造方法。
【請求項１３】
メモリトランジスタ形成領域の半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
周辺回路トランジスタ形成領域の半導体基板上に形成されたゲート絶縁膜と、
を具備する半導体装置において、
前記周辺回路トランジスタ形成領域の半導体基板及び前記メモリトランジスタ形成領域のトップ絶縁膜それぞれは、該半導体基板及び該トップ絶縁膜それぞれに窒素と酸素を有する雰囲気で熱処理が行われて形成されたものである半導体装置。
【請求項１４】
メモリトランジスタ形成領域の半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
周辺回路トランジスタ形成領域の半導体基板上に形成されたゲート絶縁膜と、
を具備する半導体装置において、
前記ゲート絶縁膜及び前記トップ絶縁膜それぞれは、該ゲート絶縁膜及び該トップ絶縁膜それぞれに窒素と酸素を有する雰囲気で熱処理が行われて形成されたものである半導体装置。
【請求項１５】
半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
を具備する半導体装置において、
前記トップ絶縁膜は、該トップ絶縁膜に窒素と酸素を有する雰囲気で熱処理が行われたものである半導体装置。
【請求項１６】
半導体基板上に形成されたゲート絶縁膜を有する半導体装置において、
前記ゲート絶縁膜は、該ゲート絶縁膜に窒素と酸素を有する雰囲気で熱処理が行われたものである半導体装置。
【請求項１７】
メモリトランジスタ形成領域の半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
周辺回路トランジスタ形成領域の半導体基板上に形成されたゲート絶縁膜と、
を具備する半導体装置において、
前記ゲート絶縁膜及び前記トップ酸化膜それぞれは、プラズマ窒化処理が行われたものである半導体装置。
【請求項１８】
半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
を具備する半導体装置において、
前記トップ酸化膜はプラズマ窒化処理が行われたものである半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に、リーク特性、電荷保持特性及びプログラム特性に優れた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
以下、従来の不揮発性半導体装置の製造方法について説明する。この不揮発性半導体装置の製造方法は特開２００１−１８９３９０号公報に開示されている。
シリコン基板をメモリトランジスタ形成領域と周辺回路トランジスタ形成領域に素子分離し、シリコン基板の全面にＯＮＯ膜を形成する。次いで、メモリトランジスタ形成領域のＯＮＯ膜上にゲート電極を形成する。このゲート電極及びＯＮＯ膜により誘電体ゲート構造を構成する。
【０００３】
次いで、周辺回路トランジスタ形成領域においてＯＮＯ膜を除去してシリコン基板を露出させる。この後、周辺回路トランジスタ形成領域のシリコン基板にゲート絶縁膜を形成し、このゲート絶縁膜上にゲート電極を形成する。次いで、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれのソース及びドレイン領域に不純物を導入し、熱処理を行ってソース及びドレイン領域の拡散層を形成する。
【０００４】
【特許文献１】特開２００１−１８９３９０号公報（第８段落〜第１７段落、図２〜４）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来の半導体装置及びその製造方法には以下の問題点を有している。
第一に、周辺回路トランジスタ形成領域のトランジスタにおいてリーク特性に優れたゲート絶縁膜を形成することは困難である。
第二に、メモリトランジスタ形成領域の誘電体ゲート構造におけるＯＮＯ膜のトップ酸化膜においてリーク特性及び電荷保持特性を十分に得ることは困難である。
第三に、メモリトランジスタ形成領域のトランジスタの電荷保持特性を確保するためにはボトム酸化膜の膜厚がある程度必要となるが、ボトム酸化膜の膜厚を厚くするとプログラム速度が遅くなるので、高電界が必要となる。
【０００６】
本発明は上記のような事情を考慮してなされたものであり、その目的は、上述した課題の少なくとも一つを解決する半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記周辺回路トランジスタ形成領域における前記トップ酸化膜、前記窒化膜及び前記ボトム酸化膜を除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板及び前記メモリトランジスタ形成領域のトップ酸化膜それぞれに窒素と酸素を有する雰囲気で熱処理を行う工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
を具備する。
【０００８】
上記半導体装置の製造方法によれば、メモリトランジスタ形成領域の半導体基板上にボトム酸化膜、窒化膜及びトップ酸化膜を有するＯＮＯ膜を形成し、周辺回路トランジスタ形成領域の半導体基板の表面を露出させた状態で窒素と酸素を有するガス雰囲気での熱処理を施した後に周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する。これにより、ゲート絶縁膜及びトップ酸化膜それぞれに窒素を注入することができる。このため、周辺回路トランジスタのゲート絶縁膜をリーク特性に優れたものとすることができる。これと共に、ＯＮＯ膜のトップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。また、上述したようにメモリトランジスタ形成領域のトップ酸化膜に窒素を注入することにより、トップ酸化膜の誘電率を大きくすることができる。このため、ボトム酸化膜にかかる電界が高まり、プログラム特性を向上させることができる。
【０００９】
本発明に係る半導体装置の製造方法は、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記周辺回路トランジスタ形成領域における前記トップ酸化膜、前記窒化膜及び前記ボトム酸化膜を除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記トップ酸化膜それぞれに窒素と酸素を有する雰囲気で熱処理を行う工程と、
を具備する。
【００１０】
上記半導体装置の製造方法によれば、メモリトランジスタ形成領域の半導体基板上にボトム酸化膜、窒化膜及びトップ酸化膜を有するＯＮＯ膜を形成し、周辺回路トランジスタ形成領域の半導体基板の表面を露出させ、周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成した後に、トップ酸化膜及びゲート絶縁膜に窒素と酸素を有するガス雰囲気での熱処理を施している。このため、ゲート絶縁膜をリーク特性に優れたものとすることができると共に、トップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。また、トップ酸化膜の誘電率を大きくすることができ、そのため、ボトム酸化膜にかかる電界が高まり、プログラム特性を向上させることができる。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記トップ酸化膜に窒素と酸素を有する雰囲気で熱処理を行う工程と、
を具備する。
【００１２】
上記半導体装置の製造方法によれば、トップ酸化膜に窒素と酸素を有するガス雰囲気での熱処理を行うことにより、トップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。また、トップ酸化膜の誘電率を大きくすることができ、そのため、ボトム酸化膜にかかる電界が高まり、プログラム特性を向上させることができる。
【００１３】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に窒素と酸素を有する雰囲気で熱処理を行う工程と、
を具備する。
上記半導体装置の製造方法によれば、ゲート絶縁膜に窒素と酸素を有するガス雰囲気での熱処理を行うことにより、ゲート絶縁膜をリーク特性に優れたものとすることができる。
【００１４】
また、本発明に係る半導体装置の製造方法において、前記熱処理を行う工程は９００℃以上１１５０℃以下の温度条件で行う工程であることも可能である。
また、本発明に係る半導体装置の製造方法において、前記熱処理を行う工程は１０００℃より高く１１５０℃以下の温度条件で行う工程であることも可能である。
【００１５】
本発明に係る半導体装置の製造方法は、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれの半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記周辺回路トランジスタ形成領域における前記トップ酸化膜、前記窒化膜及び前記ボトム酸化膜を除去することにより、前記周辺回路トランジスタ形成領域において半導体基板の表面を露出させる工程と、
前記周辺回路トランジスタ形成領域の半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記トップ酸化膜それぞれにプラズマ窒化処理を行う工程と、
を具備する。
【００１６】
上記半導体装置の製造方法によれば、ゲート絶縁膜及びトップ酸化膜にプラズマ窒化処理を行うことにより、ゲート絶縁膜及びトップ酸化膜それぞれに窒素を注入でき、そのため、ゲート絶縁膜をリーク特性に優れたものとできると共に、トップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。また、トップ酸化膜の誘電率を大きくすることができ、そのため、ボトム酸化膜にかかる電界が高まり、プログラム特性を向上させることができる。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板上にボトム酸化膜を形成する工程と、
前記ボトム酸化膜上に窒化膜を形成する工程と、
前記窒化膜上にトップ酸化膜を形成する工程と、
前記トップ酸化膜にプラズマ窒化処理を行う工程と、
を具備する。
【００１８】
上記半導体装置の製造方法によれば、トップ酸化膜にプラズマ窒化処理を行うことにより、トップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。また、トップ酸化膜の誘電率を大きくすることができるため、ボトム酸化膜にかかる電界が高まり、プログラム特性を向上させることができる。
【００１９】
本発明に係る半導体装置の製造方法は、半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜にプラズマ窒化処理を行う工程と、
を具備する。
上記半導体装置の製造方法によれば、ゲート絶縁膜にプラズマ窒化処理を行うことにより、ゲート絶縁膜に窒素を注入することができる。このため、ゲート絶縁膜をリーク特性に優れたものとすることができる。
【００２０】
また、本発明に係る半導体装置の製造方法において、前記プラズマ窒化処理を行う工程は、４００℃以下の温度、窒素を含むガス雰囲気、減圧下でプラズマ窒化処理を行う工程であることが好ましい。
また、本発明に係る半導体装置の製造方法において、前記トップ酸化膜の上部には１×１０２２ｃｍ−３程度の濃度の窒素が存在することが好ましい。
また、本発明に係る半導体装置の製造方法において、前記ゲート絶縁膜の上部には１×１０２２ｃｍ−３程度の濃度の窒素が存在することが好ましい。
【００２１】
本発明に係る半導体装置は、メモリトランジスタ形成領域の半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
周辺回路トランジスタ形成領域の半導体基板上に形成されたゲート絶縁膜と、
を具備する半導体装置において、
前記周辺回路トランジスタ形成領域の半導体基板及び前記メモリトランジスタ形成領域のトップ絶縁膜それぞれは、該半導体基板及び該トップ絶縁膜それぞれに窒素と酸素を有する雰囲気で熱処理が行われて形成されたものである。
【００２２】
上記半導体装置によれば、ゲート絶縁膜及びトップ絶縁膜それぞれに窒素が注入されているため、ゲート絶縁膜をリーク特性に優れたものとできると共に、トップ絶縁膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。また、トップ絶縁膜の誘電率を大きくすることができるため、ボトム酸化膜にかかる電界が高まり、プログラム特性を向上させることができる。
【００２３】
本発明に係る半導体装置は、メモリトランジスタ形成領域の半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
周辺回路トランジスタ形成領域の半導体基板上に形成されたゲート絶縁膜と、
を具備する半導体装置において、
前記ゲート絶縁膜及び前記トップ絶縁膜それぞれは、該ゲート絶縁膜及び該トップ絶縁膜それぞれに窒素と酸素を有する雰囲気で熱処理が行われて形成されたものである。
【００２４】
本発明に係る半導体装置は、半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
を具備する半導体装置において、
前記トップ絶縁膜は、該トップ絶縁膜に窒素と酸素を有する雰囲気で熱処理が行われたものである。
【００２５】
本発明に係る半導体装置は、半導体基板上に形成されたゲート絶縁膜を有する半導体装置において、
前記ゲート絶縁膜は、該ゲート絶縁膜に窒素と酸素を有する雰囲気で熱処理が行われたものである。
上記半導体装置の製造方法によれば、前記ゲート絶縁膜は窒素と酸素を有する雰囲気で熱処理が行われたものである。これにより、ゲート絶縁膜に窒素が注入され、そのため、リーク特性に優れたゲート絶縁膜を得ることができる。
【００２６】
本発明に係る半導体装置は、メモリトランジスタ形成領域の半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
周辺回路トランジスタ形成領域の半導体基板上に形成されたゲート絶縁膜と、
を具備する半導体装置において、
前記ゲート絶縁膜及び前記トップ酸化膜それぞれは、プラズマ窒化処理が行われたものである。
【００２７】
上記半導体装置によれば、ゲート絶縁膜及びトップ酸化膜それぞれはプラズマ窒化処理が行われたものである。これにより、ゲート絶縁膜及びトップ酸化膜それぞれに窒素が注入され、ゲート絶縁膜をリーク特性に優れたものとできると共に、メモリトランジスタ形成領域のトップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。また、トップ酸化膜の誘電率を大きくすることができるため、ボトム酸化膜にかかる電界が高まり、プログラム特性を向上させることができる。
【００２８】
本発明に係る半導体装置は、半導体基板上に形成されたボトム酸化膜と、
前記ボトム酸化膜上に形成された窒化膜と、
前記窒化膜上に形成されたトップ絶縁膜と、
を具備する半導体装置において、
前記トップ酸化膜はプラズマ窒化処理が行われたものである。
【発明を実施するための形態】
【００２９】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１乃至図３は、本発明の実施の形態１による不揮発性半導体装置の製造方法を示す断面図である。この不揮発性半導体装置はＭＯＮＯＳ型のフラッシュメモリである。
【００３０】
まず、図１（Ａ）に示すように、Ｐ型のシリコン基板１に対して例えばＬＯＣＯＳ法によりシリコン酸化膜からなる素子分離絶縁膜２ａ〜２ｃを形成する。ここで、素子分離酸化膜２ｂにより分離された図面上左側の活性領域がメモリトランジスタ形成領域３であり、一方図面上右側の活性領域が周辺回路トランジスタ形成領域４である。次いで、シリコン基板１の表面に犠牲酸化膜５を熱酸化法により形成する。
【００３１】
この後、図１（Ｂ）に示すように、シリコン基板１の全面をライトエッチングすることにより犠牲酸化膜５を除去する。この犠牲酸化膜５の形成と除去は、この後の工程で形成するメモリ絶縁膜の信頼性を向上するために行うものである。
次に、図１（Ｃ）に示すように、シリコン基板１の表面に膜厚が例えば３．８ｎｍのシリコン酸化膜からなるボトム酸化膜６を形成する。このボトム酸化膜６は、１０００〜１１５０℃程度の温度、好ましくは１１００℃の温度、ドライ酸素雰囲気、７６０Ｔｏｒｒ程度の圧力で１２０秒程度の熱酸化により形成する。あるいはボトム酸化膜６を６５０℃〜９００℃程度の温度、より好ましくは７５０℃〜８５０℃程度の温度で、ウエット酸化雰囲気の熱酸化により形成してもよい。
【００３２】
次いで、ＮＨ３雰囲気で数分〜２時間程度、６５０℃〜９５０℃程度のアニールを行う。次いで、ボトム酸化膜６の上に減圧ＣＶＤ（chemical vapor deposition）法により膜厚が例えば５．０ｎｍの窒化膜（Ｓｉ３Ｎ４）７を堆積する。次いで、窒化膜７の上に膜厚が例えば４．０ｎｍのシリコン酸化膜からなるトップ酸化膜（ＨＴＯ）８を比較的高温で減圧ＣＶＤ法により形成する。このようにしてシリコン基板１の上にはＯＮＯ膜（ボトム酸化膜−窒化膜−トップ酸化膜）が形成される。
【００３３】
この後、図２（Ｄ）に示すように、トップ酸化膜８の上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像することにより、トップ酸化膜８上にはレジストパターン９が形成される。このレジストパターン９はメモリトランジスタ形成領域３を覆うパターンである。
【００３４】
次いで、レジストパターン９をマスクとしてトップ酸化膜８をドライエッチングすることにより、周辺回路トランジスタ形成領域のトップ酸化膜８が除去される。次いで、レジストパターン９をマスクとして窒化膜７をドライエッチングすることにより、周辺回路トランジスタ形成領域の窒化膜７が除去される。次いで、レジストパターン９をマスクとしてウエットエッチングすることにより、周辺回路トランジスタ形成領域のボトム酸化膜６が除去される。このようにして周辺回路トランジスタ形成領域のＯＮＯ膜は除去される。
【００３５】
次に、図２（Ｅ）に示すように、レジストパターン９を除去する。次いで、シリコン基板１を含む全面にＮＯアニールを施す。すなわち、シリコン基板１を含む全面にＮＯガス雰囲気（窒素と酸素を有するガス雰囲気）、９００〜１１５０℃の温度、好ましくは１０００℃より高く１１５０℃以下の温度、より好ましくは１１５０℃の温度、７４０Ｔｏｒｒの圧力で２０秒程度のランプアニールによる熱処理を行う。
【００３６】
この後、図２（Ｆ）に示すように、シリコン基板１の表面を１０００〜１１５０℃の温度、好ましくは１１００℃の温度、ドライ酸素雰囲気、７６０Ｔｏｒｒ程度の圧力で１２０秒程度熱酸化する。これにより、周辺回路トランジスタ形成領域のシリコン基板１の表面には膜厚が例えば２．５ｎｍ程度のシリコン窒化酸化膜からなるゲート絶縁膜１０が形成される。
【００３７】
上記の熱処理工程によりゲート絶縁膜１０及びトップ酸化膜８それぞれには窒素が注入されるので、ゲート絶縁膜１０及びトップ酸化膜８それぞれの表面付近には１×１０２２ｃｍ−３程度の濃度の窒素が存在することになる。これにより、周辺回路トランジスタのゲート絶縁膜１０をリーク特性に優れたものとすることができる。これと共に、ＯＮＯ膜のトップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。
【００３８】
尚、ここでは熱酸化条件としてドライ酸化を用いているが、ウエット酸化を用いても良い。この場合は、例えば、ゲート絶縁膜１０を６５０℃〜９００℃程度の温度、より好ましくは７５０℃〜８５０℃程度の温度で、ウエット酸化雰囲気の熱酸化により形成してもよい。また、ゲート絶縁膜１０の希望の膜厚にあわせて熱酸化時間や温度を適宜変更しても良い。
【００３９】
この後、図３（Ｇ）に示すように、トップ酸化膜８及びゲート絶縁膜１０を含む全面上にポリシリコン膜をＣＶＤ法により堆積する。次いで、このポリシリコン膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、ポリシリコン膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてポリシリコン膜をパターニングすることにより、メモリトランジスタ形成領域のＯＮＯ膜上にはゲート電極１１が形成され、周辺回路トランジスタ形成領域のゲート絶縁膜１０上にはゲート電極１３が形成される。このようにしてメモリトランジスタ形成領域には、ボトム酸化膜６、窒化膜７、トップ酸化膜８及びゲート電極１１からなる誘電体ゲート構造１２が形成され、周辺回路トランジスタ形成領域にはトランジスタのゲート電極１３が形成される。
【００４０】
次に、図３（Ｈ）に示すように、誘電体ゲート構造１２及びゲート電極１３をマスクとしてシリコン基板１に低濃度不純物１４をイオン注入する。これにより、メモリトランジスタ形成領域及び周辺回路トランジスタ形成領域それぞれのＬＤＤ(lightly doped drain)領域には低濃度不純物が導入される。
【００４１】
次に、図３（Ｉ）に示すように、誘電体ゲート構造１２及びゲート電極１３を含む全面上にシリコン酸化膜をＣＶＤ法により堆積する。次いで、このシリコン酸化膜をエッチバックすることにより、誘電体ゲート構造１２及びゲート電極１３それぞれの両側面にサイドウォール１５が形成される。
【００４２】
この後、誘電体ゲート構造１２、ゲート電極１３及びサイドウォール１５をマスクとしてシリコン基板１に高濃度不純物をイオン注入し、熱処理を施して不純物を拡散させる。これにより、メモリトランジスタ形成領域３において誘電体ゲート構造１２の両側面のシリコン基板１には高濃度不純物領域であるソース及びドレイン領域の拡散層１６，１７が形成され、その拡散層の内側には低濃度不純物領域であるＬＤＤ領域の拡散層２０，２１が形成される。また、周辺回路トランジスタ形成領域４においてゲート電極１３の両側面のシリコン基板１には高濃度不純物領域であるソース及びドレイン領域の拡散層１８，１９が形成され、その拡散層の内側には低濃度不純物領域であるＬＤＤ領域の拡散層２２，２３が形成される。
【００４３】
上記の構造のＭＯＮＯＳ型のフラッシュメモリの動作について説明する。
メモリトランジスタ形成領域３において、ＯＮＯ膜は、窒化膜７中の電荷トラップや、窒化膜７とトップ酸化膜８の界面に形成された電荷トラップなどに電荷を保持する機能を持つ。ゲート電極１１、シリコン基板１中のソース及びドレイン領域の拡散層１６，１７及びシリコン基板１に適当な電圧を印加することにより、トンネル電流が生じ、ボトム酸化膜６を通してシリコン基板１からＯＮＯ膜中に電子が注入され、上記の電圧によって形成される電界により伝導し、トラップ準位に捕獲される。あるいは逆に、ボトム酸化膜６を通してＯＮＯ膜中からシリコン基板１へ電子が放出される。
【００４４】
上記実施の形態１によれば、メモリトランジスタ形成領域３のシリコン基板１上にＯＮＯ膜を形成し、周辺回路トランジスタ形成領域４のシリコン基板１の表面を露出させた状態でＮＯアニール（窒素と酸素を有するガス雰囲気での熱処理）を施した後に周辺回路トランジスタ形成領域のシリコン基板１上にゲート絶縁膜１０を形成する。これにより、ゲート絶縁膜１０及びトップ酸化膜８それぞれに窒素を注入することができ、ゲート絶縁膜１０及びトップ酸化膜８それぞれの表面付近の窒素濃度を１×１０２２ｃｍ−３程度とすることができる。これにより、周辺回路トランジスタのゲート絶縁膜１０をリーク特性に優れたものとすることができる。これと共に、ＯＮＯ膜のトップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。
【００４５】
また、上述したようにメモリトランジスタのＯＮＯ膜のトップ酸化膜８に窒素を注入することにより、トップ酸化膜８の誘電率を大きくすることができる。このため、ボトム酸化膜６にかかる電界が高まり、プログラム特性を向上させることができる。これについて以下に詳しく説明する。
【００４６】
ＯＮＯ膜は３つの容量を直列接続したものと考えると、下記式が成り立つ。
ただし、ＯＮＯ膜全体の容量をＣＯＮＯとし、印加電圧をＶＯＮＯとする。
ボトム酸化膜の容量をＣ1、誘電率をε1、膜厚をｔ1、電圧をＶ1とする。
窒化膜（Ｓｉ３Ｎ４）の容量をＣ2とし、誘電率をε2、膜厚をｔ2、電圧をＶ2とする。
トップ酸化膜の容量をＣ3、誘電率をε3、膜厚をｔ3、電圧をＶ3とする。
【００４７】
1/ＣＯＮＯ＝1/Ｃ１＋1/Ｃ２＋1/Ｃ３    …(1)
ＶＯＮＯ＝Ｖ1＋Ｖ2＋Ｖ3    …(2)
Ｖ1＝Ｃ2×Ｃ3/(Ｃ1×Ｃ2＋Ｃ2×Ｃ3＋Ｃ1×Ｃ3)×ＶＯＮＯ    …(3)
Ｖ2＝Ｃ1×Ｃ3/(Ｃ1×Ｃ2＋Ｃ2×Ｃ3＋Ｃ1×Ｃ3)×ＶＯＮＯ    …(4)
Ｖ3＝Ｃ1×Ｃ2/(Ｃ1×Ｃ2＋Ｃ2×Ｃ3＋Ｃ1×Ｃ3)×ＶＯＮＯ    …(5)
【００４８】
上記式(1)〜(5)によってＯＮＯ膜における各々の膜にかかる電圧の比は下記式(6)のとおりとなる。
Ｖ1:Ｖ2:Ｖ3＝Ｃ2×Ｃ3:Ｃ1×Ｃ3:Ｃ1×Ｃ2    …(6)
ここで、Ｃ＝ε/ｔより電圧比は下記式(7)のようになる。
Ｖ1:Ｖ2:Ｖ３＝ε2×ε3/ｔ2×ｔ3:ε1×ε3/ｔ1×ｔ3:ε1×ε2/ｔ1×ｔ2    …(7)
【００４９】
上記式(7)より、各膜厚が変わらずにトップ酸化膜の誘電率ε3が大きくなると、ボトム酸化膜及び窒化膜にかかる電圧比率はそれぞれε3倍となる。従って、ＯＮＯ膜全体にかかる電圧が一定であっても、ボトム酸化膜の電界が増えてプログラムが早くなり、プログラム特性が向上することになる。
【００５０】
尚、上記実施の形態１では、シリコン基板１を含む全面にＮＯアニールを施した後に、シリコン基板１の表面にゲート絶縁膜を形成しているが、シリコン基板１の表面にゲート絶縁膜を形成した後に、シリコン基板１を含む全面にＮＯアニールを施すことも可能である。この場合も本実施の形態と同様の効果を得ることができる。
【００５１】
（実施の形態２）
図４（Ｄ），（Ｅ）は、本発明の実施の形態２による不揮発性半導体装置の製造方法を示す断面図であり、図１乃至図３と同一部分には同一符号を付す。
本実施の形態においても実施の形態１の図１（Ａ）乃至図２（Ｄ）に示す工程と同一工程を行い、図４（Ｄ）に示す状態を得る。
【００５２】
その次に、図４（Ｅ）に示すように、シリコン基板１の表面を１０００〜１１５０℃の温度、好ましくは１１００℃の温度、ドライ酸素雰囲気、７６０Ｔｏｒｒ程度の圧力で１２０秒程度熱酸化する。これにより、周辺回路トランジスタ形成領域のシリコン基板１の表面にはシリコン酸化膜からなるゲート酸化膜１０が形成される。尚、ここでは熱酸化条件としてドライ酸化を用いているが、ウエット酸化を用いても良い。
【００５３】
この後、ゲート酸化膜１０及びトップ酸化膜８にプラズマ窒化処理を行う。すなわち、室温〜４００℃の温度、好ましくは４００℃の温度、窒素とアルゴンを含むガス雰囲気、５００ｍ〜１０００ｍＴｏｒｒの圧力、好ましくは１０００ｍＴｏｒｒの圧力、パワー８００〜１２００Ｗで、ゲート酸化膜１０及びトップ酸化膜８にプラズマ窒化処理を行う。これにより、ゲート酸化膜１０及びトップ酸化膜８それぞれがシリコン窒化酸化膜となり、ゲート酸化膜１０及びトップ酸化膜８それぞれの表面付近には１×１０２２ｃｍ−３程度の濃度の窒素が存在することになる。尚、パワーはプラズマ装置によって適宜適切な値に設定することが好ましい。
【００５４】
この後は、実施の形態１の図３（Ｇ）乃至（Ｉ）の工程を行うことにより、不揮発性半導体装置を製造することができる。
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
すなわち、メモリトランジスタ形成領域のシリコン基板１上にＯＮＯ膜を形成し、周辺回路トランジスタ形成領域４のシリコン基板１上にゲート酸化膜１０を形成した状態でゲート酸化膜１０及びトップ酸化膜８にプラズマ窒化処理を行う。これにより、ゲート絶縁膜１０及びトップ酸化膜８それぞれに窒素を注入することができ、ゲート絶縁膜１０及びトップ酸化膜８それぞれの表面付近の窒素濃度を１×１０２２ｃｍ−３程度とすることができる。これにより、周辺回路トランジスタのゲート絶縁膜１０をリーク特性に優れたものとすることができる。これと共に、ＯＮＯ膜のトップ酸化膜のリーク量を低減でき、その結果、電荷保持特性を向上させることができる。
【００５５】
また、上述したようにメモリトランジスタのＯＮＯ膜のトップ酸化膜８に窒素を注入することにより、トップ酸化膜８の誘電率を大きくすることができる。このため、実施の形態１と同様の理由により、ボトム酸化膜６にかかる電界が高まり、プログラム特性を向上させることができる。
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５６】
【図１】本発明の実施の形態１による不揮発性半導体装置の製造方法を示す断面図。
【図２】本発明の実施の形態１による不揮発性半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態１による不揮発性半導体装置の製造方法を示す断面図。
【図４】本発明の実施の形態２による不揮発性半導体装置の製造方法を示す断面図。
【符号の説明】
【００５７】
１…シリコン基板、２ａ〜２ｃ…素子分離絶縁膜、３…メモリトランジスタ形成領域、４…周辺回路トランジスタ形成領域、５…犠牲酸化膜、６…ボトム酸化膜、７…窒化膜、８…トップ酸化膜、９…レジストパターン、１０…ゲート絶縁膜、１１…ゲート電極、１２…誘電体ゲート構造、１３…ゲート電極、１４…低濃度不純物、１５……サイドウォール、１６〜１９…ソース及びドレイン領域、２０〜２３…ＬＤＤ領域
【図１】
2005129711.tif 000003
【図２】
2005129711.tif 000004
【図３】
2005129711.tif 000005
【図４】
2005129711.tif 000006