(57)【要約】【課題】外部リセット端子を持たない集積回路装置にパワーオンリセット機能を持たせることができるリセット回路及びパワーオンリセット機能を持つ集積回路装置を提供することである。【解決手段】オートロード機能を有する集積回路装置１００の内部回路１３５を初期化するためのリセット信号ＲＳを生成するリセット回路１３０であって、所定の期待値データを記憶している第１のレジスタ１３２と、オートロードされたデータを保持する第２のレジスタ１３３と、第２のレジスタ１３３に保持されているデータと第１のレジスタ１３３に記憶されている期待値データとの比較を実行し、この比較の結果に基づいてリセット信号ＲＳを生成するデータ比較回路１３４とを有する。【選択図】        図１
2005135388.tif 000002
【特許請求の範囲】
【請求項１】
オートロード機能を有する集積回路装置の内部回路を初期化するためのリセット信号を生成するリセット回路において、
所定の期待値データを記憶している第１の記憶部と、
オートロードされたデータを保持する第２の記憶部と、
前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの比較を実行し、この比較の結果に基づいて前記リセット信号を生成するリセット制御部と
を有することを特徴とするリセット回路。
【請求項２】
前記リセット制御部は、時間を計測する計測部を有し、
前記リセット制御部は、前記計測部が前記集積回路装置の電源投入後において所定の時間を計測したときに前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの前記比較を実行し、この比較の結果、前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとが一致していると判断された場合に前記リセット信号を生成する
ことを特徴とする請求項１に記載のリセット回路。
【請求項３】
前記計測部は、前記集積回路装置の内部クロックを計測するカウンタを有することを特徴とする請求項２に記載のリセット回路。
【請求項４】
前記リセット制御部は、
所定時間の計測を繰り返し実行する第１の計測部と、
前記第１の計測部が前記所定時間を計測した回数を計測する第２の計測部と
を有し、
前記第２の計測部が所定回数を計測したときに前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの前記比較を実行し、この比較の結果、前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとが一致していると判断された場合に前記リセット信号を生成する
ことを特徴とする請求項１に記載のリセット回路。
【請求項５】
前記第１の計測部は、前記集積回路装置の内部クロックを一定値まで循環カウントする第１のカウンタを有し、
前記第２の計測部は、前記第１のカウンタが前記一定値まで循環カウントした回数を計測する第２のカウンタを有する
ことを特徴とする請求項４に記載のリセット回路。
【請求項６】
前記リセット制御部は、
所定時間の計測を繰り返し実行する第１の計測部と、
前記第１の計測部が前記所定時間を計測した回数を計測する第２の計測部と
を有し、
前記第２の計測部が所定回数を計測するまでの期間、前記第１の計測部が前記所定時間を計測する毎に前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの前記比較を実行し、前記複数回の比較の結果に基づいて前記リセット信号を生成する
ことを特徴とする請求項１に記載のリセット回路。
【請求項７】
前記第１の計測部は、前記集積回路装置の内部クロックを一定値まで循環カウントする第１のカウンタを有し、
前記第２の計測部は、前記第１のカウンタが前記一定値まで循環カウントした回数を計測する第２のカウンタを有する
ことを特徴とする請求項６に記載のリセット回路。
【請求項８】
前記リセット回路は、ＡＳＩＣチップに形成され、
前記オートロードされたデータは、ＲＯＭからオートロードされたデータである
ことを特徴とする請求項１から7までのいずれかに記載のリセット回路。
【請求項９】
オートロード機能を有する集積回路装置において、
内部回路と、
前記内部回路を初期化するためのリセット信号を生成するリセット回路と
を有し、
前記リセット回路が、
所定の期待値データを記憶する第１の記憶部と、
オートロードされたデータを保持する第２の記憶部と、
前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの比較を実行し、この比較の結果に基づいて前記リセット信号を生成するリセット制御部と
を有することを特徴とする集積回路装置。
【請求項１０】
前記オートロードされるデータを保持するＲＯＭをさらに有し、
前記リセット回路によるオートロードが、前記ＲＯＭからのオートロードである
ことを特徴とする請求項９に記載の集積回路装置。
【請求項１１】
前記リセット回路が、ＲＯＭに接続されており、
前記リセット回路によるオートロードが、前記ＲＯＭからのオートロードである
ことを特徴とする請求項９に記載の集積回路装置。
【請求項１２】
内部クロックを生成するオシレータと、
前記内部クロックに応じてオートロードされるデータのアドレスとリードコマンドを生成するリードコマンド／アドレス生成回路と
をさらに有することを特徴とする請求項９から１１までのいずれかに記載の集積回路装置。
【請求項１３】
前記リセット制御部は、時間を計測する計測部を有し、
前記リセット制御部は、前記計測部が前記集積回路装置の電源投入後において所定の時間を計測したときに前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの前記比較を実行し、この比較の結果、前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとが一致していると判断された場合には前記リセット信号を生成する
ことを特徴とする請求項９から１２までのいずれかに記載の集積回路装置。
【請求項１４】
前記計測部は、前記集積回路装置の内部クロックを計測するカウンタを有することを特徴とする請求項１３に記載の集積回路装置。
【請求項１５】
前記リセット制御部は、
所定時間の計測を繰り返し実行する第１の計測部と、
前記第１の計測部が前記所定時間を計測した回数を計測する第２の計測部と
を有し、
前記リセット制御部は、前記第２の計測部が所定回数を計測したときに前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの前記比較を実行し、この比較の結果、前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとが一致していると判断された場合には前記リセット信号を生成する
ことを特徴とする請求項９から１２までのいずれかに記載の集積回路装置。
【請求項１６】
前記第１の計測部は、前記集積回路装置の内部クロックを一定値まで循環カウントする第１のカウンタを有し、
前記第２の計測部は、前記第１のカウンタが前記一定値まで循環カウントした回数を計測する第２のカウンタを有する
ことを特徴とする請求項１５に記載の集積回路装置。
【請求項１７】
前記リセット制御部は、
所定時間の計測を繰り返し実行する第１の計測部と、
前記第１の計測部が前記所定時間を計測した回数を計測する第２の計測部と
を有し、
前記リセット制御部は、前記第２の計測部が所定回数を計測するまでの期間、前記第１の計測部が前記所定時間を計測する毎に前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの前記比較を実行し、前記複数回の比較の結果に基づいて前記リセット信号を生成する
ことを特徴とする請求項９から１２までのいずれかに記載の集積回路装置。
【請求項１８】
前記第１の計測部は、前記集積回路装置の内部クロックを一定値まで循環カウントする第１のカウンタを有し、
前記第２の計測部は、前記第１のカウンタが前記一定値まで循環カウントした回数を計測する第２のカウンタを有する
ことを特徴とする請求項１７に記載の集積回路装置。
【請求項１９】
前記集積回路装置は、ＡＳＩＣチップに形成されたことを特徴とする請求項９から１８までのいずれかに記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩ内の所定回路を初期化するためのリセット信号を生成するリセット回路、及びリセット機能を持つ集積回路装置に関するものである。
【背景技術】
【０００２】
一般に、外部からのリセット信号を入力する外部リセット端子が備えられていないＬＳＩには、電源投入時にＬＳＩ内の所定回路をリセットするパワーオンリセット回路が内蔵されている。例えば、下記の特許文献１には、抵抗、容量、及びバッファゲート回路からなるパワーオンリセット回路の構成例が開示されている。
【０００３】
【特許文献１】特開平５−２９９９９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この従来のパワーオンリセット回路によって、所望の波形（例えば、パルス幅）のリセット信号を生成するためには、抵抗及び容量を形成するトランジスタの構成及び寸法（ディメンション）を調整する必要がある。しかし、ＳＯＧ（Ｓｅａ  ｏｆ  Ｇａｔｅｓ）型のＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）を設計する場合、配線層を調整することによってゲート接続を変更することは可能であるが、個々のトランジスタのゲートの構成及び寸法（具体的には、ゲート長やゲート幅）を調整することはできない。従って、ＳＯＧ型のＡＳＩＣに、抵抗や容量を有するパワーオンリセット回路を形成することは困難である。このため、ＳＯＧ型のＡＳＩＣには、外部リセット端子を設け、外部回路で生成したリセット信号を外部リセット端子を介してＡＳＩＣに入力する必要があった。
【０００５】
本発明の目的は、外部リセット端子を持たない集積回路装置にパワーオンリセット機能を持たせることができるリセット回路及びパワーオンリセット機能を持つ集積回路装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明のリセット回路は、オートロード機能を有する集積回路装置の内部回路を初期化するためのリセット信号を生成するリセット回路であって、所定の期待値データを記憶している第１の記憶部と、オートロードされたデータを保持する第２の記憶部と、前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの比較を実行し、この比較の結果に基づいて前記リセット信号を生成するリセット制御部とを有するものである。
【０００７】
また、本発明の集積回路装置は、オートロード機能を有する集積回路装置であって、内部回路と、前記内部回路を初期化するためのリセット信号を生成するリセット回路とを有し、前記リセット回路が、所定の期待値データを記憶する第１の記憶部と、オートロードされたデータを保持する第２の記憶部と、前記第２の記憶部に保持されているデータと前記第１の記憶部に記憶されている前記期待値データとの比較を実行し、この比較の結果に基づいて前記リセット信号を生成するリセット制御部とを有するものである。
【発明の効果】
【０００８】
本発明によれば、オートロードされて第２の記憶部に保持されているデータと第１の記憶部に記憶されている所定の期待値データとの比較を実行し、この比較の結果に基づいてリセット信号を生成するので、外部リセット端子を持たない集積回路装置にパワーオンリセット機能を持たせることができるという効果を得ることができる。
【発明を実施するための最良の形態】
【０００９】
第１の実施形態
図１は、本発明の第１の実施形態に係る集積回路装置の構成及び動作を示す説明図である。また、図２は、第１の実施形態に係る集積回路装置の構成を示すブロック図である。図１及び図２に示されるように、集積回路装置１００は、ＳＯＧ型のＡＳＩＣチップ１１０と、ＲＯＭチップ１２０とを有する。
【００１０】
図２に示されるように、ＡＳＩＣチップ１１０は、リセット信号ＲＳを生成するリセット回路１３０と、ロジック回路（内部回路）１４０と、内部クロックＣＬＫを生成するオシレータ１５０と、入出力ポート１６０とを有する。ロジック回路１４０は、リセット回路１３０により生成されるリセット信号ＲＳに従って、リセット状態（即ち、ロジック回路１３０の通常動作を開始させる前の初期化された状態）又はリセット解除状態（即ち、ロジック回路１３０の通常動作を開始させた後の状態）のいずれかの状態になる。
【００１１】
図１及び図２に示されるように、リセット回路１３０は、内部クロックＣＬＫに応じてオートロードされるデータのアドレスＡＤＲとリードコマンドＣＯＭを生成するリードコマンド／アドレス生成回路１３１と、所定の期待値データを記憶している第１のレジスタ（期待値データ格納部）１３２と、オートロードされたデータを保持する第２のレジスタ（ロードデータレジスタ）１３３と、第２のレジスタ１３３に保持されているデータと第１のレジスタ１３２に記憶されている期待値データとの比較を実行し、この比較の結果に基づいてリセット信号ＲＳを生成するデータ比較回路（リセット制御部）１３４と、内部カウンタ１３５とを有する。集積回路装置１００は、例えば、半導体記憶装置であるが、本発明は、データをロードする機能を有する半導体装置であれば、半導体記憶装置以外の装置にも適用可能である。
【００１２】
図３は、集積回路装置１００の動作、主に、リセット回路１３０の動作を示すタイミング図である。図３に示されるように、集積回路装置１００に電源が投入された後（時刻ｔ１０の後）、電源電圧Ｖｄは上昇し、所定の電圧で安定する。電源投入の後、電源電圧Ｖｄがオシレータ１５０の発振可能電圧に達すると（時刻ｔ１１）、オシレータ１１が発振し、内部クロックＣＬＫを出力する。リードコマンド／アドレス生成回路１２は、この内部クロックＣＬＫを内部カウンタ１３５により一定値（例えば、２０ビット構成の場合には、‘ＦＦＦＦＦ’（１６進数表記））まで巡回カウントし、そのカウントに応じてアドレスＡＤＲ及びリードコマンドＣＯＭをＲＯＭチップ１２０に送る。これにより、ＲＯＭチップ１２０のアドレスＡＤＲで指定された領域に格納されている予めプログラムされたデータ（１６ｂｉｔ×４ｗｏｒｄｓ）の読み出し動作が実行される。このオートロード動作（時刻ｔ１１からｔ１２まで、即ち、図３においては期間ＡＬ）により読み出されたデータは、ＡＳＩＣチップ１１０のロードデータレジスタ１３３（１６ｂｉｔ×４ｗｏｒｄｓ）に保持される。
【００１３】
期待値データ格納部１３２には、ＲＯＭチップ１２０の所定の領域に格納されているデータと同一のデータが予めハードセット（０／１固定）されている。データ比較回路１３４は、内部カウンタ１３５が一定値（例えば、‘ＦＦＦＦＦ’（１６進数表記））をカウントしたときに（時刻ｔ１２）、ロードデータレジスタ１３３に保持されているデータと期待値データ格納部１３２にハードセットされている期待値データとを比較する。この比較の結果、ロードデータレジスタ１３３に保持されているデータと期待値データ格納部１３２に設定されている期待値データとが一致しないときには、ＡＳＩＣチップ１１０は過渡状態にあり、正常な動作を行う安定状態に達していないと判断できる。一方、ロードデータレジスタ１３３に保持されているデータと期待値データ格納部１３２に設定されている期待値データとが一致したときには、ＡＳＩＣチップ１１０は安定状態に達したと判断できる。
【００１４】
したがって、データ比較回路１３４は、ロードデータレジスタ１３３に保持されているデータと期待値データ格納部１３２に設定されている期待値データとが一致しないときには、ＡＳＩＣチップ１１０内のロジック回路１４０をリセット状態とし、ロードデータレジスタ１３３に保持されているデータと期待値データ格納部１３２に設定されている期待値データとが一致したときには、ＡＳＩＣチップ１１０内のロジック回路１４０をリセット解除状態とするリセット信号ＲＳを生成する。時刻ｔ１２において、ロードデータレジスタ１３３に保持されているデータと期待値データ格納部１３２に設定されている期待値データとが一致したときには、リセット信号ＲＳは、例えば、図３に示されるように、時刻ｔ１２より前がローレベルで、時刻ｔ１２以後でハイレベルになる。なお、時刻ｔ１２において、ロードデータレジスタ１３３に保持されているデータと期待値データ格納部１３２に設定されている期待値データとが一致しないときには、リセット信号ＲＳはローレベルを維持し続け、ロジック回路１４０はリセット状態を維持する。
【００１５】
以上に説明したように、第１の実施形態によれば、ロードデータレジスタ１３３、期待値データ格納部１３２、及びデータ比較回路１３４を用いて、電源電圧が内部回路を安定に動作させることができる状態に達したことを確認する前は、内部回路をリセット状態とし、前記確認の後は、内部回路をリセット解除状態としている。このため、第１の実施形態に係る集積回路装置１００又はリセット回路１３０を用いれば、外部リセット端子を有する集積回路装置と同様に、電源電圧が内部回路を安定動作させることができる状態に達した後に内部回路を通常動作状態（リセット解除状態）へと切り替えることができる。
【００１６】
図４は、第１の実施形態に係る集積回路装置の変形例の構成を示すブロック図である。図４において、図２に示される構成と同一又は対応する構成には、同じ符号を付す。図２に示される集積回路装置１００においては、ＲＯＭチップ１２０は集積回路装置１００の一部であるが、図４に示される集積回路装置２００においては、ＲＯＭ装置２２０は、集積回路装置２００の一部ではなく、入出力ポート１６０によって集積回路装置２００に接続されている。図４に示される集積回路装置２００は、ＲＯＭ装置２２０を外付けとした点以外は、上記図２に示される集積回路装置１００と同じである。
【００１７】
また、図５は、第１の実施形態に係る集積回路装置の他の変形例の構成を示すブロック図である。図５において、図２に示される構成と同一又は対応する構成には、同じ符号を付す。図２に示される集積回路装置１００においては、ＲＯＭチップ１２０は集積回路装置１００のＡＳＩＣチップ１１０とは別のチップに形成されているが、図５に示される集積回路装置３００においては、ＲＯＭ３２０は、集積回路装置３００のＡＳＩＣチップ３１０の一部として構成されている。図５に示される集積回路装置３００は、ＲＯＭ３２０をＡＳＩＣチップ３１０の一部として構成した点以外は、上記図２に示される集積回路装置１００と同じである。
【００１８】
第２の実施形態
図６は、本発明の第２の実施形態に係る集積回路装置の構成及び動作を示す説明図である。また、図７は、第２の実施形態に係る集積回路装置の構成を示すブロック図である。図６及び図７に示されるように、集積回路装置４００は、ＳＯＧ型のＡＳＩＣチップ４１０と、ＲＯＭチップ４２０とを有する。
【００１９】
図６に示されるように、ＡＳＩＣチップ４１０は、リセット信号ＲＳを生成するリセット回路４３０と、ロジック回路（内部回路）４４０と、内部クロックＣＬＫを生成するオシレータ４５０と、入出力ポート４６０とを有する。ロジック回路４４０は、リセット回路４３０により生成されるリセット信号ＲＳに従って、リセット状態（即ち、ロジック回路４３０の通常動作を開始させる前の初期化された状態）又はリセット解除状態（即ち、ロジック回路４３０の通常動作を開始させた後の状態）のいずれかの状態になる。
【００２０】
図６及び図７に示されるように、リセット回路４３０は、内部クロックＣＬＫに応じてオートロードされるデータのアドレスＡＤＲとリードコマンドＣＯＭを生成するリードコマンド／アドレス生成回路４３１と、所定の期待値データを記憶している第１のレジスタ（期待値データ格納部）４３２と、オートロードされたデータを保持する第２のレジスタ（ロードデータレジスタ）４３３と、第２のレジスタ４３３に保持されているデータと第１のレジスタ４３２に記憶されている期待値データとの比較を実行し、この比較の結果に基づいてリセット信号ＲＳを生成するデータ比較回路（リセット制御部）４３４と、第１のカウンタ４３５と、第２のカウンタ４３６とを有する。
【００２１】
第１のカウンタ４３５は、内部クロックＣＬＫを一定値（例えば、２０ビット構成の場合には、‘ＦＦＦＦＦ’（１６進数表記））まで巡回カウントし、第２のカウンタ４３６は、第１のカウンタ４３５が巡回カウントした回数を計測する。第２の実施形態においては、第２のカウンタ４３６が所定回数を計測した時点（時刻ｔ２２）において、第２のレジスタ４３３に保持されているデータと第１のレジスタ４３２に記憶されている期待値データとの比較を実行し、この１回の比較結果に基づいてリセット信号ＲＳを生成する。上記第１の実施形態では、データ比較回路１３４はロードデータレジスタ１３３に保持されているデータと期待値データ格納部１３２にハードセットされた期待値データとが一致したときには無条件でリセット解除するが、第２の実施形態では、第２のカウンタ４３６が所定値（例えば、各ビットが全て‘１’、即ち、カウント値が‘６３’）に達する前はリセット解除を行わない。
【００２２】
なお、集積回路装置４００は、例えば、半導体記憶装置であるが、本発明は、半導体記憶装置以外のデータをロードする機能を有する半導体装置であれば、半導体記憶装置以外の装置にも適用可能である。
【００２３】
図８は、集積回路装置４００の動作、主に、リセット回路４３０の動作を示すタイミング図である。図８に示されるように、集積回路装置４００に電源が投入された後（時刻ｔ２０の後）、電源電圧Ｖｄは上昇し、所定の電圧で安定する。電源投入の後、電源電圧Ｖｄがオシレータ１５０の発振可能電圧に達すると（時刻ｔ２１）、オシレータ４５０が発振し、内部クロックＣＬＫを出力する。リードコマンド／アドレス生成回路４３１は、この内部クロックＣＬＫを第１のカウンタ４３５により一定値（例えば、２０ビット構成の場合、‘ＦＦＦＦＦ’（１６進数表記））まで巡回カウントし、そのカウントに応じてアドレスＡＤＲ及びリードコマンドＣＯＭをＲＯＭチップ４２０に送る。これにより、ＲＯＭチップ４２０のアドレスＡＤＲで指定された領域に格納されている予めプログラムされたデータ（１６ｂｉｔ×４ｗｏｒｄｓ）の読み出し動作が実行される。このオートロード動作（期間ＡＬ）により読み出されたデータは、ＡＳＩＣチップ４１０のロードデータレジスタ４３３（１６ｂｉｔ×４ｗｏｒｄｓ）に保持される。第２の実施形態においては、図８に示されるように、オートロードＡＬを複数回（図８においては６４回）繰り返し、時刻ｔ２２において、ロードデータレジスタ４３３に保持されているデータと期待値データ格納部４３２にハードセットされている期待値データとを比較する。
【００２４】
ロードデータレジスタ４３３に保持されているデータと期待値データ格納部４３２に設定されている期待値データとが一致しないときには、ＡＳＩＣチップ４１０は過渡状態にあり、正常な動作を行う安定状態に達していないと判断できる。一方、ロードデータレジスタ１３３に保持されているデータと期待値データ格納部４３２に設定されている期待値データとが一致したときには、ＡＳＩＣチップ４１０は安定状態に達したと判断できる。
【００２５】
したがって、データ比較回路４３４は、ロードデータレジスタ４３３に保持されているデータと期待値データ格納部４３２に設定されている期待値データとが一致しないときには、ＡＳＩＣチップ４１０内のロジック回路４４０をリセット状態とし、ロードデータレジスタ４３３に保持されているデータと期待値データ格納部４３２に設定されている期待値データとが一致したときには、ＡＳＩＣチップ４１０内のロジック回路４４０をリセット解除状態とするリセット信号ＲＳを生成する。時刻ｔ２２において、ロードデータレジスタ４３３に保持されているデータと期待値データ格納部４３２に設定されている期待値データとが一致したときには、リセット信号ＲＳは、例えば、図８に示されるように、時刻ｔ２２より前がローレベルで、時刻ｔ２２以後でハイレベルになる。なお、時刻ｔ２２において、ロードデータレジスタ４３３に保持されているデータと期待値データ格納部４３２に設定されている期待値データとが一致しないときには、リセット信号ＲＳはローレベルを維持し、ロジック回路４４０はリセット状態を維持する。
【００２６】
以上に説明したように、第２の実施形態によれば、ロードデータレジスタ４３３、期待値データ格納部４３２、及びデータ比較回路４３４を用いて、電源電圧が内部回路を安定に動作させることができる状態に達したことを確認する前は、内部回路をリセット状態とし、前記確認の後は、内部回路をリセット解除状態としている。このため、第２の実施形態に係る集積回路装置４００又はリセット回路４３０を用いれば、外部リセット端子を有する集積回路装置と同様に、電源電圧が内部回路を安定動作させることができる状態に達した後に内部回路を通常動作状態（リセット解除状態）へと切り替えることができる。
【００２７】
図９は、第２の実施形態に係る集積回路装置の変形例の動作を示すタイミング図である。図９に示される動作は、内部クロックＣＬＫを第１のカウンタ４３５により一定値（例えば、２０ビット構成の場合、‘ＦＦＦＦＦ’（１６進数表記））までカウントする毎に（時刻ｔ１０１、…、ｔ１６４）、第２のレジスタ４３３に保持されているデータと第１のレジスタ４３２に記憶されている期待値データとの比較を実行し、これら複数の比較結果に基づいてリセット信号ＲＳを生成する点が、図８に示される動作と相違する。図９に示される例においては、時刻ｔ１０１、…、ｔ１６４の１つでも、ロードデータレジスタ４３３に保持されているデータと期待値データ格納部４３２に設定されている期待値データとが一致しないときには、ＡＳＩＣチップ４１０内のロジック回路４４０をリセット状態とし、時刻ｔ１０１、…、ｔ１６４のすべてにおいて、ロードデータレジスタ４３３に保持されているデータと期待値データ格納部４３２に設定されている期待値データとが一致したときには、ＡＳＩＣチップ４１０内のロジック回路４４０をリセット解除状態とするリセット信号ＲＳを生成する。
【００２８】
図９の動作の場合には、図８の動作の場合の効果に加え、電源投入時のＲＯＭ読み出し不具合によるリセット誤解除、ロードデータレジスタ４３３の初期値と期待値データとの偶然の一致によるリセット誤解除を防止できる。
【００２９】
以上説明した第１及び第２の実施形態では、オシレータ１５０，４５０及びロードコマンド／アドレス生成回路１３１，４３１により、電源投入時、オードロード動作を実行するが、本発明は、このような構成に限定されず、電源投入時にＲＯＭに格納されたデータを読み取る任意の構成に適用することが可能である。
【００３０】
また、第１及び第２の実施形態では、オートロードにより読み取られるデータ、ロードデータレジスタ１３３，４３３、期待値データ格納部１３２，４３２は、１６ｂｉｔ×４ｗｏｒｄｓのビット幅の構成とし、また、カウンタ１３５，４３５，４３６は‘０’から‘６３’までカウントできる６ｂｉｔ構成としたが、これらの構成に限定されず、ノイズの大小等、ＡＳＩＣの使用状況に応じた任意の構成とすることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る集積回路装置の構成及び動作を示す説明図である。
【図２】第１の実施形態に係る集積回路装置の構成を示すブロック図である。
【図３】第１の実施形態に係る集積回路装置の動作を示すタイミング図である。
【図４】第１の実施形態に係る集積回路装置の変形例の構成を示すブロック図である。
【図５】第１の実施形態に係る集積回路装置の他の変形例の構成を示すブロック図である。
【図６】本発明の第２の実施形態に係る集積回路装置の構成及び動作を示す説明図である。
【図７】第２の実施形態に係る集積回路装置の構成を示すブロック図である。
【図８】第２の実施形態に係る集積回路装置の動作を示すタイミング図である。
【図９】第２の実施形態に係る集積回路装置の変形例の動作を示すタイミング図である。
【符号の説明】
【００３２】
１００，２００，３００，４００  集積回路装置、
１１０，３１０，４１０  ＡＳＩＣチップ、
１２０，３２０，４２０  ＲＯＭチップ、
１３０，４３０  リセット回路、
１３１，４３１  リードコマンド／アドレス生成回路、
１３２，４３２  第１のレジスタ、
１３３，４３３  第２のレジスタ、
１３４，４３４  データ比較回路、
１３５  内部カウンタ、
１４０，４４０  ロジック回路、
１５０，４５０  オシレータ、
１６０  入出力ポート、
２２０  ＲＯＭ装置、
４３５  第１のカウンタ、
４３６  第２のカウンタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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