(57)【要約】【課題】半導体集積回路の検証装置及び検証方法において、特に半導体集積回路が内部の複数の動作クロックに同期して動作している場合に、検証プログラム等の部分的な変更によりタイミングのずれを生じても、試験パターン、検証プログラム、期待値データの作り直しの工数を著しく削減し、開発期間短縮と開発工数削減を実現する。【解決手段】半導体集積回路内部の複数の動作クロック１、２が所定の位相関係になるタイミングを位相関係検出回路により検出し、トリガー信号を出力して、試験パターンの入力タイミング、検証プログラムの開始タイミング、期待値データとの比較タイミングを、前記トリガータイミングを基準とした相対タイミングとする。【選択図】  図１
2005300350.tif 000002
【特許請求の範囲】
【請求項１】
複数の動作クロックで動作する検証対象の半導体集積回路と、
前記半導体集積回路へ試験パターン信号を入力する試験パターン信号入力手段と、
前記半導体集積回路が前記試験パターン信号の入力に基いて生成した検証対象信号を期待値信号と比較する比較手段と
を備えた半導体集積回路の検証装置において、
前記複数の動作クロックが所定の位相関係になった時点を検出し、この検出タイミングに同期したタイミングでトリガー信号を生成する位相関係検出手段を備え、
前記試験パターン信号入力手段は、前記位相関係検出手段からのトリガー信号をトリガーとして、前記半導体集積回路への試験パターン信号の入力を開始し、
前記比較手段は、前記半導体集積回路からの検証対象信号と前記期待値信号との比較タイミングを、前記トリガー信号を基準とした相対タイミングとして、前記検証対象信号と前記期待値信号との比較を行う
ことを特徴とする半導体集積回路の検証装置。
【請求項２】
前記検証対象の半導体集積回路は、物理実体の存在する半導体チップであり、
前記半導体チップからの検証対象信号は、前記半導体集積回路の外部端子から外部出力される
ことを特徴とする請求項１記載の半導体集積回路の検証装置。
【請求項３】
前記検証対象の半導体集積回路を検証プログラムに基づいて制御する制御手段を備え、
前記制御手段は、
前記トリガー信号をトリガーにして、前記検証プログラムの動作を開始させるタイミング制御手段を備える
ことを特徴とする請求項１記載の半導体集積回路の検証装置。
【請求項４】
前記タイミング制御手段は、
前記検証プログラムの動作をプログラマブルに停止させる停止手段と、
前記検証プログラムの動作の停止を所定の選択信号により解除して、検証プログラムを起動する起動手段と、
前記選択信号として前記トリガー信号をプログラマブルに選択する選択手段と
を備えた
ことを特徴とする請求項３記載の半導体集積回路の検証装置。
【請求項５】
前記請求項４記載の半導体集積回路の検証装置を使用して、半導体集積回路を検証する半導体集積回路の検証方法であって、
前記選択手段を用いて前記トリガー信号を前記選択信号として予め選択する選択工程と、
前記選択工程の後、前記停止手段を用いて前記検証プログラムの動作を停止させる停止工程と、
前記停止工程の後、前記起動手段を用いて前記トリガー信号により前記検証プログラムの動作を起動する起動工程と、
前記起動工程により、前記半導体集積回路を前記検証プログラムの動作に基づいて制御して、前記半導体集積回路から検証対象信号を発生させる実行工程とを有する
ことを特徴とする半導体集積回路の検証方法。
【請求項６】
コンピュータに、前記請求項５記載の選択工程、停止工程、起動工程、及び実行工程を実行させる検証プログラムである
ことを特徴とする半導体集積回路の検証プログラム。
【請求項７】
前記請求項６記載の半導体集積回路の検証プログラムが記憶されている
ことを特徴とする半導体集積回路の検証プログラムを記憶した記憶媒体。
【請求項８】
前記停止工程と前記起動工程との間に、所定のタイミングで所定の出力端子から所定の信号を出力する信号出力工程を備え、
前記起動工程は、前記所定の出力端子からの出力信号を前記トリガー信号として、前記検証プログラムの動作を起動する
ことを特徴とする請求項５記載の半導体集積回路の検証方法。
【請求項９】
請求項６記載の半導体集積回路の検証プログラムを使用した半導体集積回路の検証方法であって、
実行中の検証プログラムのアドレスが前記実行工程の先頭アドレスになったことを検出し、
この検出信号をトリガー信号として、前記起動工程において検証プログラムの動作を起動する
ことを特徴とする半導体集積回路の検証方法。
【請求項１０】
請求項１記載の半導体集積回路の検証装置において、
前記比較手段は、
前記半導体集積回路が生成した検証対象信号及び前記期待値信号の状態及び更新タイミングをデジタルデータ化するデジタルデータ化手段と、
前記検証対象信号及び期待値信号の更新タイミングデータを、前記トリガー信号を基準とした相対タイミングとしてデータ化する相対タイミングデータ化手段と、
前記相対タイミング化された検証対象信号及び期待値信号の両デジタルデータ同士を論理的に比較する論理比較手段とを備えた
ことを特徴とする半導体集積回路の検証装置。
【請求項１１】
請求項１記載の半導体集積回路の検証装置において、
前記比較手段は、
前記半導体集積回路が生成した検証対象信号と前記期待値信号とを電気的に比較する電気的比較手段と、
前記トリガー信号をトリガーとして、前記検証対象信号と前記期待値信号の前記電気的比較手段への入力を開始するタイミング制御手段とを備えた
ことを特徴とする半導体集積回路の検証装置。
【請求項１２】
請求項１記載の半導体集積回路の検証装置において、
前記検証対象の半導体集積回路と、前記位相関係検出手段とは、同一の半導体チップに内蔵され、
前記位相関係検出手段からの前記トリガー信号を前記半導体チップの外部に出力する出力手段を備えた
ことを特徴とする半導体集積回路の検証装置。
【請求項１３】
請求項４記載の半導体集積回路の検証装置において、
前記検証対象の半導体集積回路と、前記制御手段と、前記位相関係検出手段とは、同一の半導体チップに内蔵され、
前記位相関係検出手段からの前記トリガー信号を前記半導体チップの外部に出力する出力手段と、
所定の外部端子から前記半導体チップへの入力信号を選択信号とし、この選択信号を前記選択手段に入力する入力手段とを備えた
ことを特徴とする半導体集積回路の検証装置。
【請求項１４】
所定の入力端子の入力信号をトリガー信号にして試験パターン信号の出力を開始する出力手段と、検証対象信号が入力され且つ前記トリガー信号を基準とした相対タイミングを比較タイミングとして前記入力された検証対象信号を期待値信号と比較する比較手段とを有する試験装置と、
前記請求項１２記載の半導体集積回路とを有し、
前記試験装置が出力する試験パターン信号が前記半導体集積回路に入力され、
前記半導体集積回路が前記試験パターン信号に基づいて出力する検証対象信号を前記試験装置に入力し、
前記半導体集積回路がトリガー信号を出力し、このトリガー信号を前記試験装置に入力する
ことを特徴とする半導体集積回路の検証装置。
【請求項１５】
請求項１４記載の半導体集積回路の検証装置において、
請求項１２記載の半導体集積回路に代えて、請求項１３記載の半導体集積回路を備えた
ことを特徴とする半導体集積回路の検証装置。
【請求項１６】
請求項１記載の半導体集積回路の検証装置において、
所定の入力端子の入力信号をトリガー信号にして試験パターン信号の出力を開始する出力手段と、検証対象信号が入力され且つ前記トリガー信号を基準とした相対タイミングを比較タイミングとして前記入力された検証対象信号を期待値信号と比較する比較手段とを有する試験装置を有し、
前記試験装置は、
前記位相関係検出手段と、複数の動作クロックを入力する入力手段と、前記トリガー信号を外部に出力する出力手段とを有する
ことを特徴とする半導体集積回路の検証装置。
【請求項１７】
請求項１記載の検証対象の半導体集積回路と、
請求項１６記載の試験装置とを有し、
前記半導体集積回路は、前記複数の動作クロックを外部へ出力する出力手段を有し、
前記試験装置が出力する試験パターン信号を前記半導体集積回路に入力し、
前記半導体集積回路が前記試験パターン信号に基づいて出力する検証対象信号を前記試験装置に入力し、
前記半導体集積回路の前記出力手段が出力する複数の動作クロックを前記試験装置に入力する
ことを特徴とする半導体集積回路の検証装置。
【請求項１８】
請求項４記載の検証対象の半導体集積回路及び制御手段と、
請求項１６記載の試験装置とを有し、
前記検証対象の半導体集積装置は、複数の動作クロックを外部へ出力する出力手段を有し、
前記制御手段は、信号が入力され、この入力信号を検証プログラムの動作の停止を解除する選択信号とする選択手段を装備し、
前記試験装置が出力する試験パターン信号を前記半導体集積回路に入力し、
前記半導体集積回路が前記試験パターン信号に基づいて出力する検証対象信号を前記試験装置に入力し、
前記半導体集積回路の前記出力手段が出力する複数の動作クロックを前記試験装置に入力し、
前記試験装置から出力するトリガー信号を前記制御手段に入力する
ことを特徴とする半導体集積回路の検証装置。
【請求項１９】
請求項１、２、３又は４記載の検証対象半導体集積回路、位相関係検出手段、
及び制御手段は、回路開発における設計情報にて構成される
ことを特徴とする半導体集積回路の検証装置。
【請求項２０】
請求項１９半導体集積回路の検証装置において、
位相関係検出手段の設計情報は、プログラム化されていて、
前記プログラム化された位相関係検出手段の設計情報が組み込まれたシュミレータを有する
ことを特徴とする半導体集積回路の検証装置。
【請求項２１】
請求項１９記載の検証対象の半導体集積回路及び制御手段の設計情報と、
請求項２０記載のシュミレータとを備えた
ことを特徴とする半導体集積回路の検証装置。
【請求項２２】
請求項２１記載の半導体集積回路の検証装置において、
前記検証対象の半導体集積回路の設計情報が生成する複数の動作クロックのデータは、前記検証対象の半導体集積回路の端子の設計情報を介することなく、前記シュミレターの位相関係検証手段として動作するプログラムが処理する複数の動作クロックの入力データとされる
ことを特徴とする半導体集積回路の検証装置。
【請求項２３】
請求項２１記載の半導体集積回路の検証装置において、
前記シュミレータの位相関係検出手段として動作するプログラムが生成するトリガー信号のデータは、前記制御手段の端子の設計情報を介することなく、前記制御手段の設計情報のプログラム動作を起動する信号のデータとされる
ことを特徴とする半導体集積回路の検証装置。
【請求項２４】
請求項１記載の半導体集積回路の検証装置において、
前記複数クロックの所定の位相関係は、全てのクロックがエッジのタイミングである
ことを特徴とする半導体集積回路の検証装置。
【請求項２５】
請求項２４記載の半導体集積回路の検証装置において、
前記エッジタイミングは、立上りエッジタイミングである
ことを特徴とする半導体集積回路の検証装置。
【請求項２６】
請求項２４記載の半導体集積回路の検証装置において、
前記エッジタイミングは、立下りエッジタイミングである
ことを特徴とする半導体集積回路の検証装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のハードウェア及び制御プログラムの検証装置及び検証方法に関する。
【背景技術】
【０００２】
従来、半導体集積回路のハードウェア及びその制御プログラムの開発段階では、開発対象の半導体集積回路へ所定の試験パターン信号を与え、その試験パターン信号に基づく半導体集積回路からの出力信号（検証対象信号）をモニタする装置を介して検査担当者が目視し、検証仕様書通りの波形になっているかを確認している。
【０００３】
制御プログラムの検証においては、開発対象の半導体集積回路自体ではなく、半導体集積回路の設計情報をベースとして検証を容易化するための機能を追加した評価チップを検証対象とし、更に、検証を容易化する機能を装備したインサーキットエミュレータ（ＩＣＥ）に前記評価チップを組み込んで検証を行うことが一般化している。
【０００４】
量産チップの出荷試験においては、試験工数の削減と人為的な目視ミスを防止するために、例えば図８に示す通り、半導体試験装置（ＩＣテスタ）８２０において、所定の試験パターンデータ８５０のタイミング情報に基づいて、試験パターン生成手段８３０が試験パターン信号を生成して、試験対象の半導体集積回路８００へ入力し、これにより、検証プログラム８１０で制御された半導体集積回路８００の出力した検証対象信号を、予め用意した期待値信号と比較することにより、試験対象の半導体集積回路の基本動作及び機能に問題が無いかどうかを検査している。
【０００５】
尚、前記試験対象信号の比較の方法は、電気信号を位相比較器で比較するだけではなく、例えば、図１０に示すように、前記検証対象信号を所定の周期でサンプリングしてデジタルデータ化するサンプリングデジタル化手段８４０において、検証対象信号をデジタルデータ化し、そのデジタル化データ８６０を、予めデジタルデータ化された期待値データ８７０と比較する方法もある。
【０００６】
勿論、開発段階においても、量産チップの出荷試験と同様に、試験パターン信号と期待値信号とを予め用意し、試験パターン信号の入力と半導体集積回路からの検証対象信号との比較工程を自動化して、検証工数の削減と人為的な検証ミスの防止をする工夫がされている。
【０００７】
また、近年は、ハードウェアの開発において、ハードウェア開発記述言語（ＨＤＬ）による開発が普及し、ハードウェア記述言語で記載された設計情報を対象にして、コンピュータシュミレーション上でハードウェアや制御プログラムの検証が可能となっている。
【０００８】
前記何れの検証、試験においても、検証工数の削減を図り、また人為的な検証ミスを防止するには、試験パターンと期待値とを予め用意し、試験パターン信号の入力と半導体集積回路からの検証対象信号との比較工程を自動化する必要がある。このような検証の自動化手法は従来種々のものが実用されている。
【０００９】
前記検証自動化手法においての課題は、図１３に例示するように、入力パターンや、検証プログラム、又は検証対象のハードウェアや制御プログラムが部分的に変更された場合に、信号出力のタイミングがずれて、入力パターンや期待値をその度に変更しなければならないことである。勿論、変更に該当する機能ブロックに関連する入力パターンや期待値を変更することは当然であるが、変更に該当しない機能ブロックに関しても、入力パターンや期待値を変更する必要があり、無駄な開発工数が発生する。
【００１０】
但し、検証対象の半導体集積回路の出力が、検証プログラムを制御するシステムクロックにのみ同期して出力される場合の対策は、例えば特許文献１に記載されるように、容易である。この例として、検証対象の出力信号が全て汎用出力端子の出力であり、検証プログラムによるレジスタへの書き込みタイミングで出力されるケースを想定して、以下、説明する。
【００１１】
検証プログラムの変更に起因して書き込みタイミングが変更されても、全ての汎用出力端子の出力信号は同一のタイミングでずれるので、以下の対策を講じることができる。
【００１２】
即ち、所定の出力端子の出力信号を期待値比較のタイミングのトリガー信号として、検証プログラムを機能ブロック単位に分割し、分割したプログラムの先頭で前記トリガー端子からトリガー信号を出力する。そして、前記トリガー端子の出力をトリガーにして、前記試験パターンの入力を開始する。期待値比較のタイミングデータは、図１１に示すように、前記トリガー端子の出力タイミングとの差分とすれば良い。
【特許文献１】特開２００３−４８２１号公報（第４項段落［００３５］、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
既述のように、検証対象の半導体集積回路の出力信号が検証プログラムを制御するシステムクロックにのみ同期して出力される場合は、前述の対策を講じることにより、期待値データの変更の工数を著しく削減することが可能である。
【００１４】
しかしながら、検証対象の半導体集積回路の出力信号が、前記システムクロック以外の動作クロックに同期して出力される場合は、前記従来技術に記載の対策は、採用できない。
【００１５】
その一例として、シリアル送信を考える。シリアル転送クロックの外部への送信は、シリアル送信を許可／禁止を制御するレジスタに許可を設定し、その後に最初の内部のシリアル動作クロックの立上りエッジに同期して送信されるものとする。
【００１６】
図１２に記載の通り、検証プログラムの変更により前記レジスタへの書き込みタイミングが時間Ｔ１だけずれても、転送クロックの出力のタイミングのずれ時間Ｔ２は前記時間Ｔ１ではない。それに対して、汎用出力端子の出力タイミングは、時間Ｔ１だけずれるので、明らかに前記従来技術に記載の対策は、採用できない。
【００１７】
本発明は、前記課題に鑑みてなされたものであり、その目的は、複数の動作クロックで動作する半導体集積回路の検証装置及び検証方法において、検証プログラムや入力パターン、検証対象のハードウェアやソフトウェアの部分的な変更によってタイミングのずれが生じた際に、そのタイミングのずれによって生じる前記部分的な変更部分と関連しない部分の入力パターン、検証プログラム又は期待値を作り直す工数を削減し、これにより、出荷検査立ち上げを含む半導体集積回路の開発期の短縮と、開発コストの削減とを図ることにある。
【課題を解決するための手段】
【００１８】
前記課題を解決するため、本発明では、複数の動作クロックで動作する検証対象の半導体集積回路の検証の際には、その複数の動作クロックが所定の同一の位相関係になった時点を基準として、試験パターンの入力タイミングや、検証対象の半導体集積回路からの検証対象信号と期待値との比較タイミングとすることとする。
【００１９】
尚、本願発明での検証の対象となる半導体集積回路は、物理的実体として存在する半導体チップに限定されず、開発途中の設計情報も含まれる。
【００２０】
すなわち、請求項１に記載の発明の半導体集積回路の検証装置は、複数の動作クロックで動作する検証対象の半導体集積回路と、前記半導体集積回路へ試験パターン信号を入力する試験パターン信号入力手段と、前記半導体集積回路が前記試験パターン信号の入力に基いて生成した検証対象信号を期待値信号と比較する比較手段とを備えた半導体集積回路の検証装置において、前記複数の動作クロックが所定の位相関係になった時点を検出し、この検出タイミングに同期したタイミングでトリガー信号を生成する位相関係検出手段を備え、前記試験パターン信号入力手段は、前記位相関係検出手段からのトリガー信号をトリガーとして、前記半導体集積回路への試験パターン信号の入力を開始し、前記比較手段は、前記半導体集積回路からの検証対象信号と前記期待値信号との比較タイミングを、前記トリガー信号を基準とした相対タイミングとして、前記検証対象信号と前記期待値信号との比較を行うことを特徴とする。
【００２１】
従って、請求項１記載の発明では、試験パターン信号の変更等に起因して、検証対象の半導体集積回路からの検証対象信号の生成にタイミングがずれても、複数の動作クロックが所定の一定の位相関係になったタイミングから検証が開始されるので、試験パターン信号や期待値信号に同一の相対タイミングのパターンを使用することができて、試験パターン信号や期待値信号を作り直す必要が無くなる。
【００２２】
請求項２記載の発明は、前記請求項１記載の半導体集積回路の検証装置において、前記検証対象の半導体集積回路は、物理実体の存在する半導体チップであり、前記半導体チップからの検証対象信号は、前記半導体集積回路の外部端子から外部出力されることを特徴とする。
【００２３】
従って、請求項２記載は発明では、タイミング検証を、物理実体の存在する半導体チップに対して行うことができる。
【００２４】
請求項３記載の発明は、前記請求項１記載の半導体集積回路の検証装置において、前記検証対象の半導体集積回路を検証プログラムに基づいて制御する制御手段を備え、前記制御手段は、前記トリガー信号をトリガーにして、前記検証プログラムの動作を開始させるタイミング制御手段を備えることを特徴とする。
【００２５】
従って、請求項３記載の発明では、制御手段をも含めたハードウェアや検証プログラムの検証に拡張することができる。
【００２６】
請求項４記載の発明は、前記請求項３記載の半導体集積回路の検証装置において、前記タイミング制御手段は、前記検証プログラムの動作をプログラマブルに停止させる停止手段と、前記検証プログラムの動作の停止を所定の選択信号により解除して、検証プログラムを起動する起動手段と、前記選択信号として前記トリガー信号をプログラマブルに選択する選択手段とを備えたことを特徴とする。
【００２７】
請求項５記載の発明の半導体集積回路の検証方法は、前記請求項４記載の半導体集積回路の検証装置を使用して、半導体集積回路を検証する半導体集積回路の検証方法であって、前記選択手段を用いて前記トリガー信号を前記選択信号として予め選択する選択工程と、前記選択工程の後、前記停止手段を用いて前記検証プログラムの動作を停止させる停止工程と、前記停止工程の後、前記起動手段を用いて前記トリガー信号により前記検証プログラムの動作を起動する起動工程と、前記起動工程により、前記半導体集積回路を前記検証プログラムの動作に基づいて制御して、前記半導体集積回路から検証対象信号を発生させる実行工程とを有することを特徴とする。
【００２８】
従って、請求項４及び５記載の発明では、複数の動作クロックが所定の位相関係になった時点で発生されるトリガー信号をトリガーにして、検証プログラムの動作を開始させるタイミング制御を具体化できる。
【００２９】
請求項６記載の発明の半導体集積回路の検証プログラムは、コンピュータに、前記請求項５記載の選択工程、停止工程、起動工程、及び実行工程を実行させる検証プログラムであることを特徴とする。
【００３０】
請求項７記載の発明の半導体集積回路の検証プログラムを記憶した記憶媒体は、前記請求項６記載の半導体集積回路の検証プログラムが記憶されていることを特徴とする。
【００３１】
請求項８記載の発明は、前記請求項５記載の半導体集積回路の検証方法において、前記停止工程と前記起動工程との間に、所定のタイミングで所定の出力端子から所定の信号を出力する信号出力工程を備え、前記起動工程は、前記所定の出力端子からの出力信号を前記トリガー信号として、前記検証プログラムの動作を起動することを特徴とする。
【００３２】
従って、請求項８記載の発明では、トリガー信号を外部端子に出力する出力手段を装備する必要がない。
【００３３】
請求項９記載の発明は、前記請求項６記載の半導体集積回路の検証プログラムを使用した半導体集積回路の検証方法であって、実行中の検証プログラムのアドレスが前記実行工程の先頭アドレスになったことを検出し、この検出信号をトリガー信号として、前記起動工程において検証プログラムの動作を起動することを特徴とする。
【００３４】
従って、請求項９記載の発明では、トリガー信号を外部端子に出力する出力手段を装備する必要がなく、また、所定のタイミングで所定の信号を所定の出力端子に出力する工程のプログラミングを追加する必要がない。
【００３５】
請求項１０記載の発明は、前記請求項１記載の半導体集積回路の検証装置において、前記比較手段は、前記半導体集積回路が生成した検証対象信号及び前記期待値信号の状態及び更新タイミングをデジタルデータ化するデジタルデータ化手段と、前記検証対象信号及び期待値信号の更新タイミングデータを、前記トリガー信号を基準とした相対タイミングとしてデータ化する相対タイミングデータ化手段と、前記相対タイミング化された検証対象信号及び期待値信号の両デジタルデータ同士を論理的に比較する論理比較手段とを備えたことを特徴とする。
【００３６】
請求項１１記載の発明は、前記請求項１記載の半導体集積回路の検証装置において、前記比較手段は、前記半導体集積回路が生成した検証対象信号と前記期待値信号とを電気的に比較する電気的比較手段と、前記トリガー信号をトリガーとして、前記検証対象信号と前記期待値信号の前記電気的比較手段への入力を開始するタイミング制御手段とを備えたことを特徴とする。
【００３７】
請求項１２記載の発明は、前記請求項１記載の半導体集積回路の検証装置において、前記検証対象の半導体集積回路と、前記位相関係検出手段とは、同一の半導体チップに内蔵され、前記位相関係検出手段からの前記トリガー信号を前記半導体チップの外部に出力する出力手段を備えたことを特徴とする。
【００３８】
請求項１３記載の発明は、前記請求項４記載の半導体集積回路の検証装置において、前記検証対象の半導体集積回路と、前記制御手段と、前記位相関係検出手段とは、同一の半導体チップに内蔵され、前記位相関係検出手段からの前記トリガー信号を前記半導体チップの外部に出力する出力手段と、所定の外部端子から前記半導体チップへの入力信号を選択信号とし、この選択信号を前記選択手段に入力する入力手段とを備えたことを特徴とする。
【００３９】
請求項１４記載の発明の半導体集積回路の検証装置は、所定の入力端子の入力信号をトリガー信号にして試験パターン信号の出力を開始する出力手段と、検証対象信号が入力され且つ前記トリガー信号を基準とした相対タイミングを比較タイミングとして前記入力された検証対象信号を期待値信号と比較する比較手段とを有する試験装置と、前記請求項１２記載の半導体集積回路とを有し、前記試験装置が出力する試験パターン信号が前記半導体集積回路に入力され、前記半導体集積回路が前記試験パターン信号に基づいて出力する検証対象信号を前記試験装置に入力し、前記半導体集積回路がトリガー信号を出力し、このトリガー信号を前記試験装置に入力することを特徴とする。
【００４０】
請求項１５記載の発明は、前記請求項１４記載の半導体集積回路の検証装置において、請求項１２記載の半導体集積回路に代えて、請求項１３記載の半導体集積回路を備えたことを特徴とする。
【００４１】
請求項１６記載の発明は、前記請求項１記載の半導体集積回路の検証装置において、所定の入力端子の入力信号をトリガー信号にして試験パターン信号の出力を開始する出力手段と、検証対象信号が入力され且つ前記トリガー信号を基準とした相対タイミングを比較タイミングとして前記入力された検証対象信号を期待値信号と比較する比較手段とを有する試験装置を有し、前記試験装置は、前記位相関係検出手段と、複数の動作クロックを入力する入力手段と、前記トリガー信号を外部に出力する出力手段とを有することを特徴とする。
【００４２】
従って、請求項１６記載の発明では、位相関係検出手段を、検証対象の半導体集積回路ではなく、試験装置に装備するので、検証対象の半導体半導体集積回路のコストアップを抑制することができる。
【００４３】
請求項１７記載の発明の半導体集積回路の検証装置は、前記請求項１記載の検証対象の半導体集積回路と、請求項１６記載の試験装置とを有し、前記半導体集積回路は、前記複数の動作クロックを外部へ出力する出力手段を有し、前記試験装置が出力する試験パターン信号を前記半導体集積回路に入力し、前記半導体集積回路が前記試験パターン信号に基づいて出力する検証対象信号を前記試験装置に入力し、前記半導体集積回路の前記出力手段が出力する複数の動作クロックを前記試験装置に入力することを特徴とする。
【００４４】
請求項１８記載の発明の半導体集積回路の検証装置は、請求項４記載の検証対象の半導体集積回路及び制御手段と、請求項１６記載の試験装置とを有し、前記検証対象の半導体集積装置は、複数の動作クロックを外部へ出力する出力手段を有し、前記制御手段は、信号が入力され、この入力信号を検証プログラムの動作の停止を解除する選択信号とする選択手段を装備し、前記試験装置が出力する試験パターン信号を前記半導体集積回路に入力し、前記半導体集積回路が前記試験パターン信号に基づいて出力する検証対象信号を前記試験装置に入力し、前記半導体集積回路の前記出力手段が出力する複数の動作クロックを前記試験装置に入力し、前記試験装置から出力するトリガー信号を前記制御手段に入力することを特徴とする。
【００４５】
請求項１９記載の発明の半導体集積回路の検証装置は、前記請求項１、２、３又は４記載の検証対象半導体集積回路、位相関係検出手段、及び制御手段は、回路開発における設計情報にて構成されることを特徴とする。
【００４６】
請求項２０記載の発明は、前記請求項１９半導体集積回路の検証装置において、位相関係検出手段の設計情報は、プログラム化されていて、前記プログラム化された位相関係検出手段の設計情報が組み込まれたシュミレータを有することを特徴とする。
【００４７】
従って、請求項２０記載の発明では、前記請求項１６に記載の試験装置の機能を有するシュミレータを実現することができる。
【００４８】
請求項２１記載の発明の半導体集積回路の検証装置は、前記請求項１９記載の検証対象の半導体集積回路及び制御手段の設計情報と、請求項２０記載のシュミレータとを備えたことを特徴とする。
【００４９】
請求項２２記載の発明は、前記請求項２１記載の半導体集積回路の検証装置において、前記検証対象の半導体集積回路の設計情報が生成する複数の動作クロックのデータは、前記検証対象の半導体集積回路の端子の設計情報を介することなく、前記シュミレターの位相関係検証手段として動作するプログラムが処理する複数の動作クロックの入力データとされることを特徴とする。
【００５０】
従って、請求項２２に記載の発明では、検証対象の半導体集積回路に複数の動作クロックを出力する端子を装備する必要がないので、検証対象の半導体集積回路のコストアップを抑制できる。
【００５１】
請求項２３記載の発明は、前記請求項２１記載の半導体集積回路の検証装置において、前記シュミレータの位相関係検出手段として動作するプログラムが生成するトリガー信号のデータは、前記制御手段の端子の設計情報を介することなく、前記制御手段の設計情報のプログラム動作を起動する信号のデータとされることを特徴とする。
【００５２】
従って、請求項２３記載の発明では、検証対象の半導体集積回路にトリガー信号を入力する入力端子を装備する必要がないので、検証対象の半導体集積回路のコストアップを抑制できる。
【００５３】
請求項２４記載の発明は、前記請求項１記載の半導体集積回路の検証装置において、前記複数クロックの所定の位相関係は、全てのクロックがエッジのタイミングであることを特徴とする。
【００５４】
請求項２５記載の発明は、請求項２４記載の半導体集積回路の検証装置において、前記エッジタイミングは、立上りエッジタイミングであることを特徴とする。
【００５５】
請求項２６記載の発明は、前記請求項２４記載の半導体集積回路の検証装置において、前記エッジタイミングは、立下りエッジタイミングであることを特徴とする。
【発明の効果】
【００５６】
以上説明したように、請求項１〜２６記載の発明の半導体集積回路の検証装置及び検証方法によれば、半導体集積回路のハードウェアや制御プログラムの検証において、半導体集積回路内部の複数の動作クロックが所定の位相関係になるタイミングとトリガーとして、試験パターンの入力タイミング、検証プログラムの開始タイミング、期待値データとの比較タイミングを、各々、前記トリガータイミングを基準とした相対タイミングとしたので、検証プログラム等の部分的な変更によるタイミングのずれが他に影響を及ぼすことを有効に防止することができ、よって、試験パターン、検証プログラム及び期待値データの作り直しの工数を著しく削減できて、開発期間の短縮と開発工数の削減とを図ることができる。
【発明を実施するための最良の形態】
【００５７】
以下、本発明の実施形態を添付図面に従って説明する。
【００５８】
（実施形態１）
図１は本発明の実施形態１の効果を説明するイメージ図である。図２は、本発明の実施形態１による検証装置の概略を示すブロック図、図３は図２に記載した検証対象の半導体チップのブロック図である。また、図４は図３に記載の位相関係検出回路の回路図である。図５は本実施形態のフロチャートである。図９は本実施形態と比較のための従来技術の半導体チップのブロック図を示す。
【００５９】
本実施形態１における半導体集積回路の検証装置は、図２に記載の通り、検証対象の半導体チップ２００と、検証プログラムを記憶した記憶装置（又は記憶媒体、以下記憶装置で代表する）２１０と、テスタ２２０と、試験パターンデータを記憶した記憶装置２５０と、検証対象の半導体チップ２００からの出力信号をデジタルデータ化したデータを記憶した記憶装置２６０と、期待値データを記憶した記憶装置２７０とを有する。
【００６０】
前記テスタ２２０は、図２に示すように、試験パターン生成手段（試験パターン信号入力手段）２３０と、前記検証対象の半導体チップ２００から出力された検証対象信号をサンプリングして、デジタル化するサンプリングデジタル化手段２４０と、検証対象の半導体チップ２００から出力されるトリガー信号（後述）を入力する入力端子２８０と、図示は省略したが、前記試験パターン生成手段２３０で生成された試験パターン信号を前記検証対象の半導体チップ２００に対して出力する出力端子と、検証対象の半導体チップ２００からの出力信号を入力する入力端子と、その他一般的に普及しているテスタ２２０の機能ブロックとを有する。
【００６１】
前記検証対象の半導体チップ２００は、図３に記載した通り、周辺回路３１０と、制御手段３３０と、この制御手段３３０に内蔵されるＣＰＵ３６０にシステムクロックを供給するＰＬＬ３４０と、周辺回路３１０に供給する複数の動作クロックを生成する動作クロック生成回路３５０と、図示は省略したが、試験パターンを入力する入力端子と、検証対象の出力信号を出力する出力端子とを有する半導体集積回路を有する。更に、検証対象の半導体チップ２００は、この半導体集積回路に対して、本発明の特徴である位相関係検出回路（位相関係検出手段）３２０と、前記位相関係検出回路３２０が生成するトリガー信号ｔｒｇ（後述）を外部に出力する出力端子（出力手段）３９０とを有する。
【００６２】
前記位相関係検出回路３２０の内部構成は、図４に記載した内部構成を持つ。すなわち、図４の位相関係検出回路３２０は、周辺回路３１０の複数の動作クロックであるクロック１（ｃｌｋ１）及びクロック２（ｃｌｋ２）が同時に立ち上がったタイミングをシステムクロックでラッチして、後述の動作のトリガー信号となる位相関係検出信号ｔｒｇを出力する。
【００６３】
また、前記制御手段３３０の構成は、図３に記載の通り、ＣＰＵ３６０と、前記ＣＰＵ３６０へのシステムクロックの供給を許可／遮断するスタンバイ制御回路３７０と、前記スタンバイ制御回路３７０に対して前記システムクロックの供給の遮断を解除するトリガーとなる割込信号を出力する割込制御回路３８０とを有する。
【００６４】
一般的なマイコンには、消費電力を抑制するために、システムクロックをＣＰＵに供給しない機能が装備されている。システムクロックを供給しない間は当然のプログラム動作は停止する。クロックの停止は、一般的には割込みによって解除され、プログラムが再起動する。レジスタの設定によりプログラマブルにマイコンの周辺回路が生成する内部信号を選択して割込み信号とする機能が装備されている。前記制御手段３３０の構成と機能は、当業者にとって既知の構成を持つ。
【００６５】
前記割込制御回路３８０には、前記位相関係検出回路３２０が出力する位相関係検出信号ｔｒｇが入力され、この位相関係検出信号ｔｒｇをプログラマブルに割込信号として選択することができる。
【００６６】
前記位相関係検出回路３２０と、前記トリガー信号（位相関係検出信号）ｔｒｇを外部に出力する出力端子３９０は、図９に記載の従来技術の半導体チップと比較して判るように、本願発明の新規要素である。
【００６７】
本実施形態１に係る半導体集積回路の検証プログラムは、図１に概略を図示したように、例えば複数の機能Ａ〜Ｄを検証する４つの検証プログラムが連結したものである。
【００６８】
図１に示した検証プログラムにおいて、隣り同士の２つの機能検証プログラムの接合部分には、図５に示したフローチャートの通り、前記トリガー信号ｔｒｇを割込信号として選択して（ステップ５１０）、この割込信号ｔｒｇが入力された際にはその割込みを許可する設定をして（ステップ５１５）、その後、スタンバイモードに入る（ステップ５２０）という３つの命令が追加されている。
【００６９】
以下、図５において、機能Ａの検証プログラム（ステップ５０５）が変更されて、機能Ａの検証プログラムの終了タイミングがずれた場合の動作を説明する。
【００７０】
プログラム動作は、機能Ａの検証プログラムの動作が終了すると、一旦、スタンバイモード（ステップ５２０）に入り、ＣＰＵ３６０へのシステムクロックの供給が遮断されて、プログラム動作が停止する（ステップ５２５）。
【００７１】
位相関係検出回路３２０により、周辺回路の複数の動作クロック１とクロック２が共に立上りエッジになったタイミングで、トリガー信号ｔｒｇが発生する（ステップ５３０）。
【００７２】
前記トリガー信号は、前記ステップ５１０、５１５で割込信号として選択、許可されているので、スタンバイモードが解除されて、プログラムが再起動する（ステップ５３５）。従って、機能Ａの検証プログラムの終了タイミングにおいて、周辺回路３１０の複数の動作クロック１、クロック２の位相関係が如何なる関係であっても、プログラムの再起動タイミングの位相関係は、常に両者とも立上りエッジである。
【００７３】
このようにプログラムが再起動した後は、機能Ｂの検証の検証プログラムが実行される（ステップ５４０）。
【００７４】
前記位相検出回路３２０により、生成されたトリガー信号ｔｒｇは、トリガー信号出力端子３９０を介して半導体チップ２００の外部に出力され、トリガー信号入力端子２８０を介して、テスタ２２０の試験パターン生成手段２３０及びサンプリングデジタル化手段２４０に入力される。
【００７５】
前記トリガー信号ｔｒｇをトリガーにして、前記テスタ２２０は、機能Ｂの検証の試験パターン信号の出力を開始し（ステップ５５５）、半導体チップ２００に前記試験パターンデ信号が入力される。
【００７６】
試験パターン信号の入力開始タイミングにおけるクロック１とクロック２との位相関係は常に同一であるので、機能Ｂの検証の試験パターン信号の変化タイミングにおけるクロック１とクロック２との位相関係は、機能Ａの検証終了タイミング如何に拘わらず同一である。従って、機能Ｂを実現するハードウェアや検証プログラムを変更しない限り、機能Ｂの検証対象信号の出力信号は、前記トリガー信号ｔｒｇを基準とした相対タイミングとして考えると、常に同一の相対タイミングで同一のパターンが出力される。
【００７７】
前記検証対象の半導体チップ２００から前記試験パターン信号に基づいて出力された機能Ｂの検証対象の出力信号は、サンプリングデジタル化手段２４０によって、タイミング情報と共にデジタルデータ化される（ステップ５６０）。
【００７８】
その際、タイミング情報は、前記トリガー信号ｔｒｇを基準とした相対タイミングとしてデータ化される。相対タイミング化する手段は、一例として、前記トリガー信号ｔｒｇが入力されたタイミングを記憶し（ステップ５５０）た後、検証対象の信号シュミレーション開始時刻を基準タイミングとして検証対象信号をデータ化し（ステップ５６０）、前記シュミレーション開始時刻を基準とするタイミングの検証対象データと、前記トリガー信号ｔｒｇが入力されたタイミングでのデータとの差分を取る（ステップ５６５）ことにより、実現可能である。
【００７９】
次に、前記相対タイミング化された検証対象信号のデータと、前記記憶装置２７０の期待値データとを比較する（比較手段）（ステップ５７０）。これにより、本実施形態半導体集積回路の検証装置及び検証方法を実現することができる。
【００８０】
尚、機能検証の出力波形を目視して、合格した時点の前記出力信号データを以後のやり直し検証の期待値データとして記憶装置２７０に保存する。
【００８１】
（実施形態２）
次に、本発明の実施形態２を説明する。
【００８２】
トリガー信号の生成方法は、前記実施形態１で既述した以外にも存在する。例えば、前記再起動後の機能Ｂの検証プログラムの先頭部分に所定の汎用出力端子の出力信号を更新する命令を追加しても良い。前記汎用出力端子の出力信号の更新は、前記実施形態１に記載のトリガー信号ｔｒｇのタイミングから、常に命令の実行時間に相当する一定の時間分遅延したタイミングで更新されるので、トリガー信号として使用することができる。
【００８３】
一般のマイコンは、プログラムのアドレスバスの信号を外部に出力する機能が装備されている。例えば、アドレスバスの出力値が、前記再起動後の機能Ｂの検証の開始アドレスになったことを検出して、トリガーとしても良い。
【００８４】
（実施形態３）
続いて、本発明の実施形態３を説明する。
【００８５】
半導体集積回路からの出力信号（検証対象信号）のタイミングをトリガータイミングを基準とした相対タイミングとする手段は、前記実施形態１に前記した以外にも存在する。
【００８６】
例えば、出力タイミングデータを測定する基準タイマを、前記トリガー信号により、０にリセットしても良い。更に、例えば、期待値を信号化し、この期待値信号と半導体集積回路からの検証対象信号とを位相比較器に入力して比較する構成とし、その際に、前記トリガー信号をトリガーにして期待値信号の入力を開始するようにしても良い。
【００８７】
（実施形態４）
更に、本発明の実施形態４を説明する。
【００８８】
前記実施形態１に記載の位相関係検出回路３２０では、位相関係の検出回路を簡易化するために、クロック１とクロック２とが共に立上りエッジの時に、トリガー信号となる検出信号を生成する回路構成とした。しかし、トリガーのタイミングとなる位相関係は、この構成に限定されない。
【００８９】
例えば、トリガーのタイミングとなる位相関係として、複数クロックが全て立下りエッジの時でも良いし、立上りエッジと立下りエッジが混在しても良い。後者の構成は、動作クロックをラッチ回路に入力する前段にインバータを挿入すれば容易に実現可能である。
【００９０】
また、トリガータイミングとなる位相関係は、クロックのエッジのタイミングに限定されず、常に同一の位相関係であれば、如何なる位相関係であっても良いのは勿論である。
【００９１】
（実施形態５）
次に、本発明の実施形態５を図面に基づいて説明する。
【００９２】
前記実施形態１では、検証対象の半導体集積回路と、制御手段３３０と、複数の動作クロックが所定の位相関係になったことを検出してトリガー信号ｔｒｇを出力する位相関係検出回路３２０とを同一の半導体チップ２００に内蔵したが、必ずしも同一の半導体チップに内蔵する必要はない。
【００９３】
図６に記載の通り、位相関係検出回路６１０をテスタ６００に装備しても良い。その場合、検証対象の半導体集積回路を内蔵する半導体チップ６５０の端子６５２、６５３から、前記複数の動作クロックを出力して、前記テスタ６００の入力端子６１２、６１３に入力し、前記テスタ６００に内蔵した位相関係検出回路６１０が生成するトリガー信号をテスタ６００の出力端子６１１から出力し、このトリガー信号を、前記制御手段を内蔵する半導体チップ６５０の端子６５１に入力する構成とすれば、良い。
【００９４】
（実施形態６）
続いて、本発明の実施形態６を図面に基づいて説明する。
【００９５】
現在、半導体集積回路の開発には、ハードウェア開発記述言語（ＨＤＬ）を使用して、集積回路をプログラムで記述して開発する手法が普及している。
【００９６】
前記実施形態１では、物理的実態として存在する半導体チップを対象とした検証方法の実施形態を示した。しかし、本発明は、ハードウェア開発記述言語で記述された設計情報に対しても適用することが可能である。
【００９７】
図７は、本発明の実施形態１の図４に示した位相関係検出回路３２０を、ハードウェア開発記述言語（ＨＤＬ）であるＶｅｒｉｌｏｇ−ＨＤＬで記述したプログラムを示す。
【００９８】
図７に記載した記号ｃｌｋ＿ｔｒｇは、図４に記載した位相関係検出回路３２０に、また記号ｓｙｓ＿ｃｌｋはシステムクロックに、記号ｃｌｋ１、ｃｌｋ２は動作クロック１、動作クロック２に、また、記号ｔｒｇは位相関係検出信号に該当する。
【００９９】
検証対象が物理的実体を有する半導体チップの場合は、半導体チップからの検証対象信号は、物理的制約より、端子からの出力信号に限定さる。しかし、本実施形態のように本発明を設計情報に適用した場合には、内部で生成した全ての信号を検証対象とすることができる。
【０１００】
（実施形態７）
更に、本発明の実施形態７を図面に基づいて説明する。
【０１０１】
前記実施形態６を実施した場合、実施形態５で記載したテスタは、コンピュータ上で動作するシュミレータに該当する。このシュミレータに対して位相関係検出回路に該当する図７に示したプログラムを追加すれば良い。
【０１０２】
前記実施形態５に記載したテスタを、前記シュミレータに置き換えて、ハードウェア開発記述言語で記述された設定情報としての半導体チップを対象に検証を行う場合、複数の動作クロックを出力する端子を前記設計情報としての半導体チップに装備する必要はない。前記設計情報としての半導体チップの内部の動作クロックのデータを、直接前記シュミレータに追加したプログラムの入力データ（図７の記号ｃｌｋ１、ｃｌｋ２）としたり、又は、シュミレータの動作クロック１、２の入力端子の入力データとすれば良い。システムクロック（図７に示したｓｙｓ＿ｃｌｋ）に関しても同様である。
【０１０３】
前記処理は、同様の理由で、シュミレータが生成したトリガー信号を、前記設計情報としての半導体チップに内蔵された制御手段に入力する場合に、前記設計情報としての半導体チップに入力するための端子を装備する必要はない。シュミレータの生成したトリガー信号のデータ（図７に示したｔｒｇ）を、直接に前記設計情報としての半導体チップに内蔵された制御手段の内部信号のデータとして代入したり、又は、シュミレータのトリガー信号の出力端子のデータを、直接前記設計情報としての半導体チップに内蔵された制御手段の内部信号のデータとして代入すれば良い。
【産業上の利用可能性】
【０１０４】
以上説明したように、本発明は、半導体集積回路のハードウェア又は制御プログラムの検証において、検証プログラム等の部分的な変更によるタイミングのずれが他に影響を及ぼすことを有効に防止できるので、試験パターン、検証プログラム又は期待値データの作り直しの工数を著しく削減でき、出荷検査立ち上げを含む半導体集積回路の開発期間の短縮と、開発工数の削減を目的とする半導体集積回路の検証装置又は検証方法として有用である。
【図面の簡単な説明】
【０１０５】
【図１】（ａ）は本発明の実施形態１の検証プログラムの基本的な全体概略構成を示すイメージ図、（ｂ）は同実施形態の位相関係検出回路のトリガー信号に基づく検証の流れを示す図である。
【図２】同実施形態の半導体集積回路の検証装置の全体構成を示すブロック図である。
【図３】同実施形態における検査対象の半導体チップの内部構成を示すブロック図である。
【図４】同実施形態における位相関係検出回路の内部構成を示すブロック図である。
【図５】同実施形態における検証方法の動作フローチャートを示す図である。
【図６】本発明の実施形態５における導体集積回路の検証装置の全体構成を示すブロック図である。
【図７】本発明の実施形態６における位相関係検出回路をＨＤＬで既述したプログラムを示す図である。
【図８】従来の半導体集積回路の検証装置を示すブロック図である。
【図９】従来の半導体チップの内部構成を示すブロック図である。
【図１０】（ａ）は従来の検証方法のタイミングチャートを示す図、（ｂ）は同検証結果を示す図である。
【図１１】（ａ）は従来の他の検証方法のタイミングチャートを示す図、（ｂ）は同検証結果を示す図である。
【図１２】本発明が解決すべき課題を説明したタイミングチャート図であり、（ａ）は検証プログラムの変更前を示す図、（ｂ）は検証プログラムの変更後を示す図である。
【図１３】従来技術の課題を説明したイメージ図である。
【符号の説明】
【０１０６】
２００、６５０  検証対象の半導体チップ
２１０、６４０  検証プログラムを記憶した記憶装置
２２０、６００  テスタ
２３０、６２０  試験パターン生成手段（試験パターン信号入力手段）
２４０、６３０  サンプリングデジタル化手段
２５０、６６０  試験パターンデータを記憶した記憶装置
２６０、６７０  検証対象信号をデジタル化データを記憶した記憶装置
２７０、６８０  期待値データを記憶した記憶装置
２８０、６５１  トリガ信号入力端子
３１０          周辺回路
３２０、６１０  位相関係検出回路（位相関係検出手段）
３３０          制御手段
３４０          ＰＬＬ
３５０          動作クロック生成回路
３６０          ＣＰＵ
３７０          スタンバイ制御回路
３８０          割込制御回路
３９０、６１１  トリガー信号出力端子
６１２、６１３  検証対象の半導体チップの動作クロック入力端子
６５２、６５３  動作クロック出力端子
【図１】
2005300350.tif 000003
【図２】
2005300350.tif 000004
【図３】
2005300350.tif 000005
【図４】
2005300350.tif 000006
【図５】
2005300350.tif 000007
【図６】
2005300350.tif 000008
【図７】
2005300350.tif 000009
【図８】
2005300350.tif 000010
【図９】
2005300350.tif 000011
【図１０】
2005300350.tif 000012
【図１１】
2005300350.tif 000013
【図１２】
2005300350.tif 000014
【図１３】
2005300350.tif 000015