(57)【要約】【課題】検査装置のキャリブレーション動作を迅速に行うこと。【解決手段】デジタイザ１６の動作クロックに遅延を付与する遅延付与部１７と、キャリブレーション動作時に遅延付与部によって付与する遅延量を変化させる遅延量変化部１９と、キャリブレーション動作時に動作クロックを遅延量変化部１９に分配する分配部１９とを備える。基準タイミング信号生成部１０より出力される基準タイミング信号をデジタイザ１６によって読み込む際に、デジタイザ１６の動作クロックの遅延量を、動作クロックの立ち上がりまたは立ち下がりごとに変化させることによって、迅速なキャリブレーション動作を可能としている。【選択図】        図１
2005300469.tif 000002
【特許請求の範囲】
【請求項１】
第１クロックに従って所定信号の読込または生成の少なくとも一方を行う第１読込／生成手段および第２クロックに従って所定信号の読込または生成の少なくとも一方を行う第２読込／生成手段を備え、被試験装置の特性を検査する通常動作と、通常動作に先立って前記第１、第２クロックの位相を同期するキャリブレーション動作とを行う検査装置であって、
前記第１クロックに所定量の遅延を付与する遅延付与手段と、
キャリブレーション動作の際に、前記遅延付与手段が付与する遅延量を所定範囲に渡って変化させる遅延量変化手段と、
前記遅延量変化手段によって前記第１クロックの遅延量が変化する期間に渡って、前記第１、第２クロックの一方に基づいて生成された信号を前記第１、第２クロックの他方によって規定されたタイミングに従って読み込むクロック読込手段と、
前記読込手段による複数の読込結果を記憶する記憶手段と、
前記読込手段による読込動作終了後、前記記憶手段に記憶された読込結果の変化に対応する遅延量を通常動作時の遅延量として導出する最適遅延量導出手段と、
を備えたことを特徴とする検査装置。
【請求項２】
前記遅延付与手段は、入力される制御信号に応じて、前記第１クロックに付与する遅延量を変化させる機能を有し、
前記遅延量変化手段は、前記第１クロックに従って駆動し、前記遅延付与手段に対してクロックごとに異なる遅延量に対応した制御信号を出力することを特徴とする請求項１に記載の検査装置。
【請求項３】
前記遅延量変化手段は、時間経過に伴い遅延量が減少するよう制御信号を出力することを特徴とする請求項１または２に記載の検査装置。
【請求項４】
前記遅延量変化手段は、入力される前記第１クロックの立ち上がりまたは立ち下がりを検出するごとに前回出力時よりも１減じた数値データを含む制御信号を出力することを特徴とする請求項２または３に記載の検査装置。
【請求項５】
前記第１読込／生成手段は、通常動作の際に前記被試験装置から入力されるアナログ信号をディジタル信号に変換するデジタイザ内に備わるアナログ・ディジタル変換手段であり、
前記記憶手段は、前記デジタイザ内に配置され、通常動作の際に前記アナログ・ディジタル変換手段によって変換されたディジタル信号を保持する機能を有し、
前記第２読込／生成手段は、基準タイミング信号を生成する基準タイミング供給回路であることを特徴とする請求項１〜４のいずれか一つに記載の検査装置。
【請求項６】
第１クロックに従って所定信号の生成または読込を行う第１読込／生成手段および第２クロックに従って所定信号の生成または読込を行う第２読込／生成手段を備え、該第１、第２読込／生成手段を用いて被試験装置に所定信号を入出力することによって前記被試験装置の特性を検査する検査装置に対して、前記第１、第２クロックの位相を同期するキャリブレーション動作を行う検査装置のクロック同期方法であって、
前記第１クロックに従って所定信号を出力する信号出力工程と、
前記信号出力工程において出力された所定信号を、遅延量を順次変化させつつ第２クロックに従って読み込む信号読込工程と、
前記信号読込工程完了後、前記信号読込工程における読込結果が変化するタイミングを探索する探索工程と、
を含むことを特徴とする検査装置のクロック同期方法。
【請求項７】
前記信号読込工程において、前記遅延量の変化は、前記第２クロックの立ち上がりまたは立ち下がりごとに行われ、前記遅延量は、時間経過と共に徐々に減少するよう変化することを特徴とする請求項６に記載の検査装置のクロック同期方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、検査装置において、それぞれ個別の動作クロックに従って動作する回路素子間のキャリブレーション動作、例えば、基準タイミング信号を生成する基準タイミング信号生成部の動作クロックとデジタイザの動作クロックとの間の位相合わせ動作であるキャリブレーション動作を行う技術に関する。
【背景技術】
【０００２】
近年、半導体装置の特性検査を行う分野において、検査対象としてディジタル回路、アナログ回路等を内蔵したシステムＬＳＩ等の半導体装置の電気特性等を検査するための検査装置が提案されている。具体的には、例えば、ディジタル信号の入出力を行うロジックテストユニット、アナログ信号の入出力を行うアナログテストユニットおよび半導体装置に対して基準タイミングを供給する基準タイミング供給ユニットを備えて構成されており、このような検査装置の一例として、ミックスド・シグナル・テストシステム等が提案されている（例えば、特許文献１参照。）。
【０００３】
かかる検査装置では、被試験装置たる半導体装置に対する供給信号の生成タイミングおよび半導体装置からの応答信号の取り込みタイミングについて、ロジックテストユニット、アナログテストユニットに備わる各構成要素が互いに合致したタイミングに従って動作する必要がある。従って、従来の検査装置では、通常検査時に各構成要素が合致したタイミングで動作するよう、通常検査を行う前等に各構成要素における動作クロックの位相を同期するキャリブレーション動作を行う必要がある。
【０００４】
図８は、従来の検査装置の構成の概要を示すブロック図である。図８に示すように、従来の検査装置は、制御ユニット１０１と、基準タイミング信号を供給する基準タイミング供給ユニット１０２と、半導体装置１２０のアナログ系回路の検査を行うためのアナログテストユニット１０３と、半導体装置１２０のロジック系回路の検査を行うためのロジックテストユニット１０４と、検査時に半導体装置１２０を載置し、半導体装置１２０に対して、基準タイミング供給ユニット１０２等によって生成された信号の出力等を行うためのパフォーマンスボード１０５とを備える。
【０００５】
また、図８に示す従来の検査装置の例では、制御ユニット１０１は、参照クロック生成部１０７、遅延制御部１０８、パターン発生部１０９を備え、基準タイミング供給ユニット１０２は、基準タイミング信号生成部１１０、ドライバ１１１、比較部１１２を備え、アナログテストユニット１０３は、イベントシーケンサ１１３、動作クロック生成部１１４、アナログ波形発生部１１５、デジタイザ１１６および遅延付与部１１７、１１８を備える。ここで、デジタイザ１１６は、半導体装置から出力されるアナログ信号をアナログ・ディジタル変換すると共に、変換によって得られたディジタル信号を保持するためのものである。具体的には、デジタイザ１１６は、例えば参照クロック生成部１０７から出力されるクロックに従って動作する動作クロック生成部１１４によって生成されたクロックに遅延付与部１１７によって所定の遅延が付加された動作クロックに基づいて動作する。また、基準タイミング信号生成部１１０は、例えば制御ユニット１０１内に備わる参照クロック生成部１０７から出力されるクロックに従って動作し、例えばパルス状の基準タイミング信号を生成している。
【０００６】
従来の検査装置において、デジタイザ１１６の動作クロックを基準タイミング信号生成部１１０の動作クロックに同期するプロセスについて説明する。まず、あらかじめ、パフォーマンスボード１０５上の適当な端子間を短絡することによってドライバ１１１の出力側とデジタイザ１１６の入力側とを接続し、基準タイミング信号生成部１１０によって生成された基準タイミング信号がデジタイザ１１６に直接入力される状態にする。そして、遅延制御部１０８は、遅延付与部１０８に対して所定の遅延量を付与するよう指示すると共に、パターン発生部１０９等を駆動させて基準タイミング信号生成部１１０およびデジタイザ１１６を駆動させる。デジタイザ１１６は、遅延付与部１１７を介して入力された動作クロックのタイミングに従って基準タイミング信号を読込み、読込結果を遅延制御部１０８に対して出力することによって、所定遅延量における基準タイミング信号の読込プロセスが完了する。
【０００７】
そして、遅延量を変化させて複数回に渡って読込プロセスを行うことによって、遅延制御部１０８は、異なる遅延量が付加された動作クロックにおけるデジタイザ１１６による読込結果が取得される。ここで、基準タイミング信号は、例えばパルス状の信号によって構成されることから、読込結果は遅延量に応じてＨｉｇｈまたはＬｏｗのいずれかとなり、遅延制御部１０８は、読込結果が例えばＬｏｗからＨｉｇｈに変化する時点に対応した遅延量を、通常動作時に遅延付与部１１７によって付与される遅延量として定め、同期プロセスは完了する。
【０００８】
【特許文献１】特開平１０−０４８２９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来の検査装置は、同期プロセスに長時間を要するという問題を有していた。すなわち、従来の検査装置では、同期プロセスを行う際に、所定の遅延量を付与するよう設定を行った後にデジタイザ１１６等を駆動して読込動作を行い、再び異なる遅延量の設定を行ってデジタイザ１１６等を駆動するというプロセスを繰り返すこととなる。かかるプロセスは読込結果がＬｏｗからＨｉｇｈに変化する遅延量が見つかるまで多数回に渡って行われる必要があることから、一つの遅延量ごとに各構成要素の動作の開始および停止を行う構成とした場合、短時間にキャリブレーション動作を行うことは困難である。
【００１０】
また、従来の検査装置の中には、例えば遅延付与部１１７が付与する遅延量の具体的な値が制御ユニット１０１内に保持され、保持された値に応じて遅延付与部１１７が遅延を付与する構成を有するものがある。かかる構成の検査装置について上記のキャリブレーション動作を行った場合には、個々のプロセスごとに遅延量の具体値を書き換える必要があり、キャリブレーション動作にはさらに長時間を有することとなる。
【００１１】
本発明は、上記に鑑みてなされたものであって、短時間でキャリブレーション動作を行うことが可能な検査装置および検査装置のクロック同期方法を実現することを目的とする。
【課題を解決するための手段】
【００１２】
上述した課題を解決し、目的を達成するために、請求項１にかかる検査装置は、第１クロックに従って所定信号の読込または生成の少なくとも一方を行う第１読込／生成手段および第２クロックに従って所定信号の読込または生成の少なくとも一方を行う第２読込／生成手段を備え、被試験装置の特性を検査する通常動作と、通常動作に先立って前記第１、第２クロックの位相を同期するキャリブレーション動作とを行う検査装置であって、前記第１クロックに所定量の遅延を付与する遅延付与手段と、キャリブレーション動作の際に、前記遅延付与手段が付与する遅延量を所定範囲に渡って変化させる遅延量変化手段と、前記遅延量変化手段によって前記第１クロックの遅延量が変化する期間に渡って、前記第１、第２クロックの一方に基づいて生成された信号を前記第１、第２クロックの他方によって規定されたタイミングに従って読み込むクロック読込手段と、前記読込手段による複数の読込結果を記憶する記憶手段と、前記読込手段による読込動作終了後、前記記憶手段に記憶された読込結果の変化に対応する遅延量を通常動作時の遅延量として導出する最適遅延量導出手段とを備えたことを特徴とする。
【００１３】
また、請求項２に記載の検査装置は、上記の発明において、前記遅延付与手段は、入力される制御信号に応じて、前記第１クロックに付与する遅延量を変化させる機能を有し、前記遅延量変化手段は、前記第１クロックに従って駆動し、前記遅延付与手段に対してクロックごとに異なる遅延量に対応した制御信号を出力することを特徴とする。
【００１４】
また、請求項３に記載の検査装置は、上記の発明において、前記遅延量変化手段は、時間経過に伴い遅延量が減少するよう制御信号を出力することを特徴とする。
【００１５】
また、請求項４に記載の検査装置は、上記の発明において、前記遅延量変化手段は、入力される前記第１クロックの立ち上がりまたは立ち下がりを検出するごとに前回出力時よりも１減じた数値データを含む制御信号を出力することを特徴とする。
【００１６】
また、請求項５に記載の検査装置は、上記の発明において、前記第１読込／生成手段は、通常動作の際に前記被試験装置から入力されるアナログ信号をディジタル信号に変換するデジタイザ内に備わるアナログ・ディジタル変換手段であり、前記記憶手段は、前記デジタイザ内に配置され、通常動作の際に前記アナログ・ディジタル変換手段によって変換されたディジタル信号を保持する機能を有し、前記第２読込／生成手段は、前記被試験装置に対して基準タイミング信号を供給する基準タイミング供給回路であることを特徴とする。
【００１７】
また、請求項６に記載の検査装置のクロック同期方法は、第１クロックに従って所定信号の読込または生成の少なくとも一方を行う第１読込／生成手段および第２クロックに従って所定信号の読込または生成の少なくとも一方を行う第２読込／生成手段を備え、被試験装置の特性を検査する検査装置に対して、前記第１、第２クロックの位相を同期するキャリブレーション動作を行う検査装置のクロック同期方法であって、前記第１クロックに従って所定信号を出力する信号出力工程と、前記信号出力工程において出力された所定信号を、遅延量を順次変化させつつ第２クロックに従って読み込む信号読込工程と、前記信号読込工程完了後、前記信号読込工程における読込結果が変化するタイミングを探索する探索工程とを含むことを特徴とする。
【００１８】
また、請求項７に記載の検査装置のクロック同期方法は、上記の発明において、前記信号読込工程において、前記遅延量の変化は、前記第２クロックの立ち上がりまたは立ち下がりごとに行われ、前記遅延量は、時間経過と共に徐々に減少するよう変化することを特徴とする。
【発明の効果】
【００１９】
本発明にかかる検査装置および検査装置のクロック同期方法は、遅延量を変化させつつ第１、第２クロックの一方に基づいて生成された信号を、第１、第２クロックの他方に従って読み込んだ後に通常動作時の遅延量を導出する構成としたため、迅速なキャリブレーション動作を行うことが可能であるという効果を奏する。
【００２０】
また、本発明にかかる検査装置および検査装置のクロック同期方法は、第１クロックの立ち上がりまたは立ち下がりごとに遅延量を変化させる構成としたため、同一遅延量だけ遅延させた状態で複数回に渡って読込動作を行うことが回避され、迅速なキャリブレーション動作を行うことが可能であるという効果を奏する。
【発明を実施するための最良の形態】
【００２１】
以下に、本発明にかかる検査装置を実施するための最良の形態（以下、単に「実施の形態」と称する）について図面を参照しつつ説明を行う。なお、図面は模式的なものであり、各部分の厚みと幅との関係、それぞれの部分の厚みの比率などは現実のものとは異なることに留意すべきであり、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００２２】
（実施の形態１）
まず、実施の形態１にかかる検査装置について説明する。図１は、本実施の形態１にかかる検査装置の全体構成について示すブロック図であり、図２は、本実施の形態１にかかる検査装置に備わるデジタイザおよび遅延量変化部の具体的構成について詳細に示すブロック図である。
【００２３】
図１に示すように、本実施の形態１にかかる検査装置は、装置全体の駆動を制御する制御ユニット１と、キャリブレーション動作の際に基準となる基準タイミング信号を出力するための基準タイミング供給ユニット２と、検査の際に半導体装置２０に対してアナログ信号の入出力を行うアナログテストユニット３と、検査の際に半導体装置２０に対してディジタル信号の入出力を行うロジックテストユニット４と、検査対象たる半導体装置２０を保持してアナログテストユニット３等と半導体装置２０とを電気的に接続するパフォーマンスボード５とを備える。
【００２４】
制御ユニット１は、検査時にアナログテストユニット３等の動作を制御すると共に、後述するキャリブレーション動作の際の制御を行う機能も有する。具体的には、制御ユニット１は、基準タイミング供給ユニット２等が動作時に参照する参照クロックを生成する参照クロック生成部６と、キャリブレーション動作時に最適遅延量を導出する最適遅延量導出部７と、アナログテストユニット３におけるアナログ信号の生成タイミング等を制御するアナログ制御部８と、検査時に所定パターンを発生し、ロジックテストユニット４の駆動を制御するパターン発生制御部９とを備える。
【００２５】
基準タイミング供給ユニット２は、キャリブレーション動作の際に基準となる基準タイミング信号を出力するためのものである。具体的には、基準タイミング供給ユニット２は、基準タイミング信号を生成する基準タイミング信号生成部１０を備え、基準タイミング信号生成部１０によって生成された基準タイミング信号は、ドライバ１１を介して外部に出力可能な構成を有する。また、基準タイミング供給ユニット２は、入力される信号を所定信号と比較して、比較結果を基準タイミング信号生成部１０に対して出力する比較部１２を備える。なお、基準タイミング供給ユニット２は、図１に示すように半導体装置２０の検査を行う際にはパフォーマンスボード５とは接続されず、キャリブレーション動作を行う際に、例えばキャリブレーション動作用のボードを介して後述するデジタイザ１６と接続されることとなる。
【００２６】
基準タイミング信号生成部１０は、特許請求の範囲における第２読込／生成手段の一例として機能する。具体的には、基準タイミング信号生成部１０は、参照クロック生成部６より出力された参照クロック（特許請求の範囲における第２クロックの一例に相当）に従って所定の基準タイミング信号を生成し、ドライバ１１を介して、生成した基準タイミング信号を出力する機能を有する。
【００２７】
アナログテストユニット３は、検査時に半導体装置２０に対してアナログ信号の入出力を行うためのものであって、アナログ信号を出力するための機構と、半導体装置２０から出力されたアナログ信号を読み込む機構とを備える。具体的には、アナログテストユニット３は、半導体装置２０に対してアナログ信号を生成・出力するアナログ波形発生部１５と、半導体装置２０からのアナログ信号を入力・読込するデジタイザ１６と、アナログ波形発生部１５およびデジタイザ１６の動作内容の制御等を行うイベントシーケンサ１３と、アナログ波形発生部１５およびデジタイザ１６の動作クロック（特許請求の範囲における第１クロックの一例に相当）を生成する動作クロック生成部１４とを有する。また、アナログテストユニット３は、動作クロック生成部１４とデジタイザ１６との間に配置され、動作クロックに対して所定量の遅延を付与する遅延付与部１７と、キャリブレーション動作時に遅延が付された動作クロックを分配する分配部１８と、分配部１８の分配先に配置され、入力される動作クロックに基づいて遅延付与部１７によって付与される遅延量を変化させる遅延量変化部１９とを備える。
【００２８】
遅延付与部１７は、動作クロック生成部１４から入力される動作クロックに対して所定量の遅延を付与するためのものである。本実施の形態１においては、遅延付与部１７は、遅延量変化部１９より入力される制御信号によって遅延量を変化させる機能を有する。
【００２９】
分配部１８は、検査動作の際には遅延が付与された動作クロックをデジタイザ１６に対して出力する一方で、キャリブレーション動作の際には、動作クロックをデジタイザ１６のみならず遅延量変化部１９に対しても分配する機能を有する。具体的には、分配部１８は、例えば制御ユニット１の制御に従って駆動する構成を有し、制御ユニット１からキャリブレーション動作を開始する旨の指示がなされることによって、入力される動作クロックを遅延量変化部１９に対しても出力する機能を有する。
【００３０】
次に、デジタイザ１６および遅延量変化部１９について詳細に説明する。図２はデジタイザ１６および遅延量変化部１９の構造について詳細に示すブロック図であり、以下図２を参照しつつデジタイザ１６等について説明する。
【００３１】
デジタイザ１６は、特許請求の範囲における第１読込／生成手段の一例として機能するものである。具体的には、図２に示すように、入力されるアナログ信号をディジタル信号に変換するアナログ・ディジタル変換部２３と、アナログ・ディジタル変換部２３によって変換されたディジタル信号を記憶する波形メモリ２２と、制御ユニット１の指示に基づいて波形メモリ２２の駆動状態を制御するメモリ制御部２４とを備える。
【００３２】
アナログ・ディジタル変換部２３は、特許請求の範囲におけるクロック読込手段の一例として機能するためのものである。なお、特許請求の範囲におけるクロック読込手段としては、第１読込／生成手段とは別個独立に備えた構成とするのが原則であるが、本実施の形態１においては、第１読込／生成手段の一例であるデジタイザ１６に備わるアナログ・ディジタル変換部２３をクロック読込手段の例として用いている。
【００３３】
アナログ・ディジタル変換部２３は、パフォーマンスボード５を介して入力されるアナログ信号について、分配部１８を介して入力される動作クロックに従ってディジタル信号に変換するためのものである。具体的には、アナログ・ディジタル変換部２３は、動作クロックの立ち上がり時点におけるアナログ信号をディジタル信号に変換し、波形メモリ２２に対して出力する機能を有する。
【００３４】
波形メモリ２２は、特許請求の範囲における記憶手段の一例として機能するためのものである。波形メモリ２２は、具体的にはメモリ制御部２４の制御に従って、アナログ・ディジタル変換部２３から出力されたディジタル信号の値を記憶すると共に、記憶した値を制御ユニット１に対して出力する機能を有する。
【００３５】
メモリ制御部２４は、波形メモリ２２の動作を制御するためのものである。具体的には、メモリ制御部２４は、制御ユニット１からの指示に基づき波形メモリ２２に対してディジタル信号の記憶、出力を指示する機能を有する。
【００３６】
次に、遅延量変化部１９について説明する。遅延量変化部１９は、分配部１８から入力された動作クロックに従って駆動し、遅延量に関する制御信号を遅延付与部１７に対して出力する機能を有する。ここで、「動作クロックに従って」とは、動作クロックの立ち上がりまたは立ち下がりごとに動作することを意味する。遅延量変化部１９は、具体的には、分配部１８から入力される動作クロックを反転させるためのインバータ部２５と、インバータ部２５によって反転された動作クロックに基づいて駆動し、反転された動作クロックの立ち上がりごとに制御信号を生成・出力するダウンカウンタ部２６とを備える。
【００３７】
ダウンカウンタ部２６は、入力されるパルス信号の立ち上がりにあわせて駆動し、パルス信号の立ち上がりごとに徐々に減少する数値データを含む制御信号を遅延付与部１７に対して出力する機能を有する。具体的には、ダウンカウンタ部２６は、入力されるパルス信号（動作クロックを反転させた信号）の立ち上がりを検出するたびに、パルス信号に同期してｎ、ｎ−１、ｎ−２、ｎ−３、・・・（ｎ：自然数）と１ずつ減少する数値を含む制御信号を遅延付与部１７に順次出力する機能を有する。
【００３８】
なお、かかる制御信号に対して、遅延付与部１７は、それぞれ付与する遅延量をｎｔ、（ｎ−１）ｔ、（ｎ−２）ｔ、（ｎ−３）ｔ、・・・と変化させるよう機能する。ここでｔは、遅延付与部１７が付与しうる遅延量の最も小さな値、すなわち遅延付与部１７の最小分解能に対応した値とする。また、ｎは任意に定めることとしても良いが、本実施の形態１では、ｎｔがあらかじめ推測される見積もり量に対応するようｎの値を定めることとする。
【００３９】
次に、本実施の形態１にかかる検査装置におけるキャリブレーション動作について説明する。図３は、本実施の形態１におけるキャリブレーション動作を説明するためのフローチャートであり、以下では図３を適宜参照してキャリブレーション動作について説明する。なお、以下の説明においては、あらかじめキャリブレーション動作用のボードを介して基準タイミング信号生成部１０とデジタイザ１６とを接続し、生成された基準タイミング信号がデジタイザ１６に入力される状態となっているものとする。
【００４０】
まず、最適遅延量導出部７は、遅延付与部１７に対して基準となる遅延量（例えば、ｎｔ）を付与するよう指示すると共に、基準タイミング信号生成部１０およびデジタイザ１６に対して駆動開始を指示する（ステップＳ１０１）。そして、デジタイザ１６内に備わるアナログ・ディジタル変換部２３によって、遅延量が付与された動作クロックに従って、入力される基準タイミング信号の読込が行われ（ステップＳ１０２）、読込結果が波形メモリ２２によって記憶される（ステップＳ１０３）。
【００４１】
その後、最適遅延量導出部７は、所定範囲に渡って遅延量が変化したか否かを判定し（ステップＳ１０４）、所定範囲に渡って変化していないと判断された場合には（ステップＳ１０４，Ｎｏ）、遅延量変化部１９によって遅延量変化処理が行われ（ステップＳ１０５）、かかる処理に応じて遅延付与部１７は異なる遅延量を動作クロックに付与する（ステップＳ１０６）。その後、再びステップＳ１０２に戻って上記の動作を繰り返し、異なる遅延量における読込結果が記憶される。
【００４２】
一方、所定範囲に渡って変化したものと判断された場合（ステップＳ１０４，Ｙｅｓ）、最適遅延量導出部７は波形メモリ２２が記憶した読込結果を出力するようメモリ制御部２４に指示し、波形メモリ２２から最適遅延量導出部７に対して、異なる遅延量における読込結果を出力する（ステップＳ１０７）。その後、最適遅延量導出部７は、波形メモリ２２から出力された読込結果に基づいて基準タイミング信号生成部１０とデジタイザ１６とが同期する遅延量を導出し、キャリブレーション動作は終了する。
【００４３】
次に、ステップＳ１０５において行われる遅延量変化処理について説明する。図４は、遅延量変化処理の詳細について示すサブルーチンであり、遅延量変化処理における遅延量変化部１９の動作を示している。まず、遅延量変化部１９は、分配部１８を介して入力される動作クロックの立ち下がりの検出を繰り返し（ステップＳ２０１）、立ち下がりを検出した場合には（ステップＳ２０１，Ｙｅｓ）、ダウンカウンタ部２６から出力する数値データｎの値を（ｎ−１）に変換し（ステップＳ２０２）、変換によって得られた値（ｎ−１）を遅延付与部１７に対して出力し（ステップＳ２０３）、遅延付与部１７は新たな遅延量として（ｎ−１）ｔを設定する。以上で遅延量変化処理は終了し、変化した遅延量が動作クロックに付与されることとなる。
【００４４】
ステップＳ１０２における読込動作について図５を参照して説明する。図５は、キャリブレーション動作時における基準タイミング信号と、遅延付与部１７によって遅延が付与された動作クロックと、分配された動作クロックがインバータ部２５によって反転された信号と、ダウンカウンタ部２６によって出力される制御信号との時間変動について示すタイミングチャートである。遅延付与部１７は、動作クロックごとに減少する遅延量を付与することから、遅延量が付されて遅延付与部１７より出力される動作クロックは、図５に示すように周期がＴ0、Ｔ1（＝Ｔ0−ｔ）、Ｔ2（＝Ｔ0−２ｔ）、Ｔ3（＝Ｔ0−３ｔ）、・・・と減少することとなる。従って、一定の発振周期を保持する基準タイミング信号との間の位相差は徐々に減少することとなり、クロックごとにおけるアナログ・ディジタル変換部２３の読み取り結果は位相差に応じて変化することとなる。
【００４５】
すなわち、図５に示すように周期Ｔ0〜Ｔ2に対応した動作クロックにおいては読み取られる基準タイミング信号の値はＨｉｇｈであるのに対し、周期Ｔ3、Ｔ4、・・・に対応した動作クロックにおいては読み取られる基準タイミング信号の値はＬｏｗとなる。このように、ステップＳ１０２において読み取られる基準タイミング信号の値はある周期を境に変化することとなる。そして、かかる読み取り結果についてステップＳ１０７において出力された後、最適遅延量導出部７は、読み取り結果が変化する時点を判定し、かかる時点に基づいて通常動作時における最適な遅延量が導出され、キャリブレーション動作が完了することとなる。
【００４６】
また、本実施の形態１では、ステップＳ２０２において、インバータ部２５によって出力される信号の立ち上がり時（すなわち、遅延付与部１７から出力される動作クロックの立ち下がり時）にあわせてダウンカウンタ部２６が駆動し、数値データを１ずつ低減した制御信号を出力する構成を有する。上記したように、ダウンカウンタ部２６から出力される制御信号に含まれる数値に対応した遅延付与部１７によって付与される遅延量が定まることから、ステップＳ２０２に示す動作をインバータ部２５が行うことによって、遅延付与部１７によって付与される遅延量はクロックごとにｔずつ減少し、図５に示すように遅延量が付与された動作クロックの周期は、Ｔ0、Ｔ1、Ｔ2、・・・と変化する。
【００４７】
次に、本実施の形態１にかかる検査装置の利点について説明する。まず、本実施の形態１にかかる検査装置は、上記したように、キャリブレーション動作を開始した後には、基準タイミング信号および動作クロックの生成を停止することなく付与する遅延量を所定範囲に渡って順次変化させている。そして、かかる変化に対応した読み取り結果を遅延量の変化が終了した後にまとめて最適遅延量導出部７に出力することとしている。従って、従来のように遅延量を変化させるたびに基準タイミング信号等の生成・停止を繰り返す必要がなく、効率的なキャリブレーション動作を行うことが可能であり、キャリブレーション動作を迅速に行うことができるという利点を有する。
【００４８】
また、本実施の形態１にかかる検査装置は、通常動作時とは別個独立の機構を用いて遅延量の変化を順次行う構成を有する。従って、例えば通常動作時における遅延量の値を制御ユニット１内に保持する構成を有する検査装置においても、キャリブレーション動作専用に別個独立の遅延量変化部１９を備えることによって、キャリブレーション動作時に制御ユニット１内に保持される値の書き換え動作等を行う必要が無くなることとなる。このことから、本実施の形態１にかかる検査装置は、制御ユニット１内に保持される値の書き換え動作を伴うことなくキャリブレーション動作を行うことが可能であり、キャリブレーション動作を迅速に行うことができるという利点を有する。
【００４９】
さらに、本実施の形態１にかかる検査装置は、ダウンカウンタ部２６を用いて遅延量変化部１９を構成することとしている。ダウンカウンタ部２６は、上記したように分配部１８を介して入力される動作クロックに応じて、変化させる遅延量に対応した数値を含む制御信号を出力する機能を有すると共に、かかる数値についてクロックごとに順次１ずつ減少するよう生成する機能を有する。従って、本実施の形態１では、遅延量を変化させる際に、例えば制御ユニット１による制御を行う必要はなく、ソフト的な処理を行うことなく遅延量を順次変化させることが可能であり、キャリブレーション動作を迅速に行うことが可能である。
【００５０】
また、１クロックごとに異なる数値データを含む制御信号を出力するダウンカウンタ部２６を備えることによって、本実施の形態１では、遅延付与部１７が１クロックごとに遅延量を変化させることが可能となる。従って、本実施の形態１にかかる検査装置は、１クロックごとに異なる遅延量が付与された動作クロックに従って基準タイミング信号を読み込むことが可能となり、例えば同一の遅延量が付与された動作クロックに従って基準タイミング信号を複数回読み込むといった無駄を省くことが可能となり、キャリブレーション動作を迅速に行うことが可能となる。
【００５１】
（実施の形態２）
次に、実施の形態２にかかる検査装置について説明する。本実施の形態２にかかる検査装置は、アナログ波形発生部の動作クロックについて基準タイミング信号との間で同期する構成を有する。すなわち、本実施の形態２にかかる検査装置では、特許請求の範囲における第１読込／生成手段としてアナログ波形発生部を用いることとしている。
【００５２】
図６は、本実施の形態２にかかる検査装置の全体構成を示す模式図である。図６に示すように、本実施の形態２にかかる検査装置は、基本的には実施の形態１にかかる検査装置と同様の構成を有する。従って、以下では実施の形態２にかかる検査装置について実施の形態１との相違点を中心に説明し、以下において特に言及されない点については、実施の形態１と同様の構成・機能を有するものとする。
【００５３】
図６に示すように、実施の形態２にかかる検査装置は、アナログテストユニット３０において、デジタイザ３１は動作クロック生成部１４から出力される動作クロックをそのまま受け取って駆動する構成を有する一方、アナログ波形発生部３２は、動作クロック生成部１４から出力された動作クロックに対して、遅延付与部３３によって所定量の遅延が付された信号が入力される構成を有し、遅延が付与された動作クロックに従って動作する構成を有する。また、アナログ波形発生部３２と遅延付与部３３との間には、キャリブレーション動作時に遅延が付与された動作クロックを分配する分配部３４が配置され、分配部３４による分配先には、キャリブレーション動作時に遅延付与部３３によって付与される遅延量を変化させる機能を有する遅延量変化部３５が配置されている。
【００５４】
アナログ波形発生部３２、遅延付与部３３および分配部３４は、キャリブレーション動作の開始時等において最適遅延量導出部７の制御をうける構成を有し、遅延量変化部３５は、図２に示す遅延量変化部１９と同様の構成を有することとする。また、アナログ波形発生部３２は、少なくともキャリブレーション動作時において、分配部３４を介して入力される動作クロックに対応したアナログ波形、例えば動作クロックに対応した周期を有するアナログ波形を出力する機能を有することとする。
【００５５】
また、本実施の形態２にかかる検査装置は、基準タイミング供給ユニット２９において、比較部３６がクロック読込手段として機能すると共に、基準タイミング信号生成部３７が新たに記憶部３８を備えた構成を有する。比較部３６は、本来的には入力される信号について、所定パターンとの比較を行う機能を有するものであるが、本実施の形態２では、少なくともキャリブレーション動作時において、アナログ波形発生部３２から出力された信号と、基準タイミング信号との比較を行うことによって読込機能を実現することとしている。また、記憶部３８は、キャリブレーション動作時に比較部３６によって取得された比較結果を記憶するためのものであり、遅延付与部３３によって所定範囲に渡る遅延量の変化が行われた後に、記憶した内容を最適遅延量導出部７に対して出力する機能を有する。
【００５６】
本実施の形態２にかかる検査装置におけるキャリブレーション動作について、実施の形態１との相違点を中心に説明する。本実施の形態２では、順次変化する遅延量が付与された動作クロックに従ってアナログ波形発生部３２から出力されたアナログ信号を比較部３６によって読込み、所定範囲に渡って変化された遅延量に対応して複数得られた読込結果の値が変化する時点に基づいて、通常動作時に付与すべき遅延量を決定することとしている。このように、アナログ波形発生部３２を第１読込／生成手段とし、アナログ波形発生部３２から出力されたアナログ信号を、基準タイミング供給ユニット２９側で読み込む構成とすることによっても本発明を実現することが可能である。かかる構成を採用することによって、アナログ波形発生部３２に入力される動作クロックを、基準タイミング信号に対して迅速にキャリブレーション動作を行うことが可能であるという利点を有する。
【００５７】
（実施の形態３）
次に、実施の形態３にかかる検査装置について説明する。本実施の形態３にかかる検査装置は、第１読込／生成手段としてロジックテストユニットに備わる論理比較部を用いた構成を有し、キャリブレーション動作時において、論理比較部の動作クロックを基準タイミング信号に同期させる構成を有する。
【００５８】
図７は、本実施の形態３にかかる検査装置の全体構成を示すブロック図である。図７に示すように、本実施の形態２にかかる検査装置は、基本的には実施の形態１、２にかかる検査装置と同様の構成を有する。従って、以下では実施の形態３にかかる検査装置について実施の形態１、２との相違点を中心に説明し、以下において特に言及されない点については、実施の形態１、２と同様の構成・機能を有するものとする。
【００５９】
図７に示すように、本実施の形態３にかかる検査装置は、アナログテストユニット４１内にお備わるアナログ波形発生部１５およびデジタイザ３１は、動作クロック生成部１４によって生成される動作クロックに基づいて駆動する構成を有する。一方、ロジックテストユニット４２は、通常の構成に加えてキャリブレーション動作を行うための構成を備えている。具体的には、ロジックテストユニット４２は、検査に用いるロジック信号パターン等を出力するパターン発生部４３と、パターン発生部４３によって出力された信号を、実波形を有するパターン信号に変換する波形フォーマッタ部４４と、波形フォーマッタ部４４から出力されたパターン信号をパフォーマンスボード５に出力するためのドライバ４５とを備える。
【００６０】
また、ロジックテストユニット４２は、検査時に半導体装置２０から入力される信号について、正規の論理電圧を有する論理信号であるか否かを判定するアナログ比較部４６と、アナログ比較部４６を通過した信号について、あらかじめ定めた期待値と一致するか否かの判定を行う論理比較部４７と、論理比較部４７によって期待値と一致しないものと判定されたデータを記憶する不良解析メモリ４８とを備える。さらに、本実施の形態３にかかる検査装置は、パターン発生部４３と論理比較部４７との間に遅延付与部４９および分配部５０を備えると共に、分配部５０の分配先に、遅延付与部４９によって付与される遅延量を変化させる遅延量変化部５１を備えた構成を有する。
【００６１】
論理比較部４７は、特許請求の範囲における第１読込／生成手段およびクロック読込手段の一例として機能する。具体的には、論理比較部４７は、パターン発生部４３を介して入力される動作クロックに、遅延付与部４９によって所定量の遅延が付されたクロックに従って駆動することとする。そして、論理比較部４７は、基準タイミング信号に対応したパターンを論理比較の際の期待値として保持し、キャリブレーション動作の際にかかるパターンと、入力される基準タイミング信号とを比較することによって、基準タイミング信号の読込みを行う機能を有する。
【００６２】
不良解析メモリ４８は、特許請求の範囲における記憶手段の一例として機能するためのものである。具体的には、不良解析メモリ４８は、通常動作時に論理比較部４７によって論理比較が行われた結果、期待値と相違するデータについて記憶すると共に、キャリブレーション動作時に論理比較部４７によって基準タイミング信号の期待値と実際に入力される基準タイミング信号とを比較した結果を記憶する機能を有する。
【００６３】
次に、本実施の形態３にかかる検査装置のキャリブレーション動作について実施の形態１、２との相違点を中心に簡単に説明する。論理比較部４７は、例えばパフォーマンスボード５上の適切な端子間を短絡することによって、基準タイミング信号生成部１０によって生成された基準タイミング信号を入力する。上記したように、論理比較部４７は、パターン発生部４３を介して出力され、遅延付与部４９によって遅延量が付与された動作クロックに従って論理比較を行う機能を有する。従って、論理比較部４７によって取得される比較結果としては、遅延時間の変化に応じて、一致と不一致の一方から他方に変化することとなる。最適遅延量導出部７は、論理比較部４７の論理比較動作が完了した後に、不良解析メモリ４８に記憶された情報に基づいてかかる一致と不一致の変化時点に基づいて通常動作時に使用すべき遅延量を導出している。
【００６４】
このように、第１読込／生成手段としてロジックテストユニット内の構成要素を用いることも可能である。かかる場合であっても、デジタイザ等のアナログテストユニット内の構成要素の場合と同様に迅速なキャリブレーション動作を行うことが可能である。
【図面の簡単な説明】
【００６５】
【図１】実施の形態１にかかる検査装置の全体構成を示すブロック図である。
【図２】実施の形態１にかかる検査装置に備わるデジタイザおよび遅延量変化部の詳細な構成について示すブロック図である。
【図３】実施の形態１にかかる検査装置のキャリブレーション動作を説明するためのフローチャートである。
【図４】キャリブレーション動作における遅延量変化処理について示すサブルーチンである。
【図５】キャリブレーション動作時における各構成要素から出力される信号の時間変動を示すタイムチャートである。
【図６】実施の形態２にかかる検査装置の全体構成を示すブロック図である。
【図７】実施の形態３にかかる検査装置の全体構成を示すブロック図である。
【図８】従来技術にかかる検査装置の全体構成を示すブロック図である。
【符号の説明】
【００６６】
１    制御ユニット
２    基準タイミング供給ユニット
３    アナログテストユニット
４    ロジックテストユニット
５    パフォーマンスボード
６    参照クロック生成部
７    最適遅延量導出部
８    アナログ制御部
９    パターン発生制御部
１０  基準タイミング信号生成部
１１  ドライバ
１２  比較部
１３  イベントシーケンサ
１４  動作クロック生成部
１５  アナログ波形発生部
１６  デジタイザ
１７  遅延付与部
１８  分配部
１９  遅延量変化部
２０  半導体装置
２２  波形メモリ
２３  アナログ・ディジタル変換部
２４  メモリ制御部
２５  インバータ部
２６  ダウンカウンタ部
２９  基準タイミング供給ユニット
３０  アナログテストユニット
３１  デジタイザ
３２  アナログ波形発生部
３３  遅延付与部
３４  分配部
３５  遅延量変化部
３６  比較部
３７  基準タイミング信号生成部
３８  記憶部
４１  アナログテストユニット
４２  ロジックテストユニット
４３  パターン発生部
４４  波形フォーマッタ部
４５  ドライバ
４６  アナログ比較部
４７  論理比較部
４８  不良解析メモリ
４９  遅延付与部
５０  分配部
５１  遅延量変化部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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