(57)【要約】  【課題】  抵抗値のばらつきが少なく、かつ、低抵抗な接続を実現する多層接続方法を提供する。  【解決手段】  ２本の配線層Ｓ１、Ｓ２を用いて入出力セル１とパッド２との２点間を多層接続する場合、配線層Ｓ１と配線層Ｓ２とを分離する絶縁膜Ｚに、配線方向に平行であって、互いに３μｍ以上の間隔を有する直線上に形成されたビアホールＶを介して２本の配線層を結合させる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上に伝導物質を堆積させて形成される複数の配線層を、各配線層間に形成された断面が垂直なビアホールを介して互いに結合することにより２点間を電気的に接続する多層接続方法において、
前記ビアホールを、配線方向に平行であって、互いに３μｍ以上の間隔を有する直線上に形成することを特徴とする多層接続方法。
【請求項２】
請求項１に記載の多層接続方法により入出力セルとパッドとが接続されていることを特徴とする半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、半導体集積回路において入出力セルとパッドとを接続する場合などに採用される、複数の配線層を用いて２点間を接続する多層接続方法に関するものである。
【背景技術】
【０００２】
従前から、半導体集積回路において入出力セルとパッドとを接続する場合など、スペース的な問題から配線幅を十分に大きくとることができない場合は、電流容量を確保するために、積層された複数の配線層を用いて２点間を接続する手法が採用されている。
【０００３】
２本の配線層で接続する場合を例にとって、従来の多層接続方法を説明する。従来の多層接続においては、図３の（イ）に上部から見た平面図を、図３の（ロ）に図３の（イ）におけるＢ−Ｂ'での断面図を、それぞれ示すように、入出力セル１とパッド２とに重なる部分にのみ、配線層Ｓ１と配線層Ｓ２との間の絶縁膜ＺにビアホールＶを形成することによって、配線層Ｓ１、Ｓ２のそれぞれを入出力セル１及びパッド２にコンタクトさせるとともに、配線層Ｓ１と配線層Ｓ２とを結合させていた。
【０００４】
その他には、図４の（イ）に上部から見た平面図を、図４の（ロ）に図４の（イ）におけるＣ−Ｃ'での断面図を、それぞれ示すように、入出力セル１とパッド２とに重なる部分だけでなく、入出力セル１とパッド２との間にも絶縁膜Ｚにできるだけ多くのビアホールＶを無制限に形成し、配線層Ｓ１と配線層Ｓ２とを密接に結合させていた。
【０００５】
ここで、ビアホールＶを介して配線層Ｓ１と配線層Ｓ２とは互いに結合されるわけであるが、図５はその結合状態の一例を模式的に示している。この例では、ビアホールＶには上層の配線層Ｓ２を形成する伝導物質Ｍ２（通常、この伝導物質Ｍ２は下層の配線層Ｓ１を形成する伝導物質Ｍ１と異なるものである）が充填されるが、その充填状態、特に、下層の配線層Ｓ１を形成する伝導物質Ｍ１との接続部分の厚みＴ１は製造プロセス上から見て必ずしもコントロールすることはできず、ビアホールＶにおける抵抗値がばらつく。また、上記の厚みＴ１は配線層Ｓ２のビアホールＶ以外の平坦部分における厚みＴ２よりも薄くなるので、配線層Ｓ２はビアホールＶにおいて配線の厚みが薄くなる。すなわち、配線層Ｓ１と配線層Ｓ２とはビアホールＶを介して結合されるとはいっても、両配線層がショートしたかのように効果的には結合されてはおらず、弱い結合でしかない（比較的抵抗値の大きな抵抗を介して結合されている）のである。
【０００６】
以上の内容から、図３、４に示した従来の多層接続方法では、以下に述べるような問題があった。まず、図３に示した多層接続方法では、入出力セル１とパッド２とに重なる部分にのみビアホールＶを形成しているため、配線層Ｓ１と配線層Ｓ２とは２箇所でしか結合されておらず、配線層Ｓ１と配線層Ｓ２との間の抵抗値が高い。その結果、入出力セル１とパッド２とを接続する配線間の抵抗値が高くなるとともに、ビアホールＶにおける抵抗値に左右されてばらつきが大きくなる。
【０００７】
一方、図４に示した多層接続方法では、配線層Ｓ１と配線層Ｓ２とを密接に結合しているため、配線層Ｓ１と配線層Ｓ２との間の抵抗値が低くなり、その結果、ビアホールＶにおける抵抗値の影響を受けにくくなり、入出力セル１とパッド２とを接続する配線間の抵抗値のばらつきを抑えることができる。しかしながら、配線層Ｓ１と配線層Ｓ２との密接な結合を、できるだけ多くのビアホールＶを無制限に形成することによって実現しているため、配線層Ｓ２において配線の厚みが薄くなる部分が非常に多くなり（配線層Ｓ２が全域に渡って厚みが薄くなった状態）、配線層Ｓ２の抵抗値が高くなるので、入出力セル１とパッド２とを接続する配線間の抵抗値が高いという問題は解決されない。
【０００８】
まとめると、従来の多層接続方法では、低抵抗な配線層を形成し得る複数のプレーンを用意したにもかかわらず（ビアホールを形成しなければ、配線層自体は低抵抗で良好な伝導体である）、抵抗値のばらつきが小さく、かつ、低抵抗な接続を実現するには至っていなかった。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
そこで、本発明は、抵抗値のばらつきが小さく、かつ、低抵抗な接続を実現する多層接続方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記の目的を達成するため、本発明の多層接続方法では、基板上に伝導物質を堆積させて形成される複数の配線層を、各配線層間に形成された断面が垂直なビアホールを介して互いに結合することにより２点間を電気的に接続する多層接続方法において、前記ビアホールを、配線方向に平行であって、互いに３μｍ以上の間隔を有する直線上に形成する。
【発明の効果】
【００１１】
以上の多層接続方法によれば、複数の配線層が互いに密接に結合されている状態を保ちつつ、各配線層においてビアホールが存在しない３μｍ以上の幅を有する領域を２点間に連続して確保することができる。そして、これにより、配線層間の抵抗値を低く維持しつつ、ビアホールに起因した配線層の抵抗値の上昇が抑制されることがわかっている。
【発明を実施するための最良の形態】
【００１２】
以下に、本発明の多層接続方法を採用した半導体集積回路について説明する。図１は半導体集積回路を上部から見た平面図であり、１０は論理回路などが形成されているコア部、２０はＩ／Ｏ部である。Ｉ／Ｏ部２０には複数の入出力セル１が形成されており、破線で示すように、各入出力セル１はチップの外周部３０に配置された互いに異なるパッド２と接続されている。
【００１３】
図２の（イ）は１つの入出力セル１とパッド２とが接続されている様子を上部から見た拡大平面図、図２の（ロ）は図２（イ）中のＡ−Ａ'での断面図である。本実施形態では、入出力セル１とパッド２とが２本の配線層Ｓ１、Ｓ２を用いて多層接続されており、入出力セル１と重なる部分及びパッド２と重なる部分には、従来と同じく、配線層Ｓ１と配線層Ｓ２とを分離する絶縁膜ＺにビアホールＶを形成して、配線層Ｓ１と配線層Ｓ２とを結合させるとともに、配線層Ｓ１、Ｓ２のそれぞれを入出力セル１及びパッド２にコンタクトさせている。さらに、入出力セル１とパッド２との間には、ビアホールＶを、配線方向と垂直な方向には、所定の制限を設けて形成して、具体的には、配線方向と平行であって、互いに３μｍ以上の間隔を有する直線上にビアホールＶを形成して、配線層Ｓ１と配線層Ｓ２とを結合させている。
【００１４】
以上のように入出力セル１とパッド２とを接続することによって、配線層Ｓ１、Ｓ２のそれぞれにおいてビアホールＶが存在しない３μｍ以上の幅を有する領域が入出力セル１とパッド２との間に連続して確保される。
【００１５】
尚、従来は、入出力セル１とパッド２との間にビアホールＶを形成する場合は、できるだけ多くのビアホールＶを無制限に形成していたため、入出力セル１とパッド２との間に連続してビアが存在しない領域が実質的に確保されていなかった（少なくとも３μｍ以上の幅を有する領域が確保されていることはなかった）。
【００１６】
ここで、シミュレーションの結果、入出力セル１とパッド２との間に連続して確保される、ビアホールＶが存在しない領域の幅を３μｍ以上とすることによって、ビアホールＶに起因した、すなわち、ビアホールＶにおいて配線幅が狭くなることによる、配線層の抵抗値の上昇が抑制されることがわかっている。
【００１７】
そして、入出力セル１とパッド２との間にビアホールＶが存在しない領域を連続して確保するために、配線方向と垂直な方向に対してはビアホールＶの形成に制限を与えているが、配線方向と平行な方向にはできるだけ多くのビアホールＶを形成することによって、配線層Ｓ１と配線層Ｓ２とは密接に結合されており、配線層Ｓ１と配線層Ｓ２との間の抵抗値は低く維持されている。
【００１８】
したがって、本実施形態の半導体集積回路では、配線層Ｓ１、Ｓ２の２倍の配線幅を有する１つの配線層で接続したかのように、入出力セル１とパッド２との間は抵抗値のばらつきが少なく、かつ、低抵抗な接続となっている。
【００１９】
尚、２本の配線層を用いて２点間を接続する場合を例に挙げたが、本発明はこれに限定されるものではなく、３本以上の配線層を用いて行う場合にも有効であることは勿論である。また、本発明は、入出力セルとパッドとの接続に限らず、例えば、電源ラインやグランドラインなど、その他の様々な接続に適用され得る。
【産業上の利用可能性】
【００２０】
以上説明したように、本発明の多層接続方法によれば、複数の配線層を用いた任意の２点間の接続を、抵抗値のばらつきが少なく、かつ、低抵抗なものとすることができる。すなわち、ｎ本の配線層で接続する場合、本発明の多層接続方法を採用すれば、ｎ倍の配線幅を有する１つの配線層で接続した場合と同等の効果を得ることができる。したがって、本発明の多層接続方法によって、配線幅のより一層の微細化が可能となり、例えば、半導体集積回路などにおいては、配線幅による制約が小さくなり、入出力セル及びパッドをより多く配置することができるようになる。
【図面の簡単な説明】
【００２１】
【図１】は、本発明の多層接続方法を入出力セルとパッドとの接続に採用した半導体集積回路の上部から見た平面図である。
【図２】は、図１において１つの入出力セル１とパッド２とが接続されている様子を上部から見た拡大平面図（図２（イ））と、図２（イ）におけるＡ−Ａ′での断面図（図２（ロ））である。
【図３】は、従来の多層接続方法を示す図である。
【図４】は、図３に示すものとは異なる、従来の多層接続方法を示す図である。
【図５】は、ビアホールＶを介して配線層Ｓ１と配線層Ｓ２とが結合される状態を模式的に示した図である。
【符号の説明】
【００２２】
１            入出力セル
２            パッド
１０          コア部
２０          Ｉ／Ｏ部
３０          チップの外周部
Ｓ１、Ｓ２    配線層
Ｚ            絶縁膜
Ｖ            ビアホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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