(57)【要約】【課題】電源電圧の変動下において集積回路を試験するための装置および方法を提供する。【解決手段】第１の電源電圧を提供する第１の電源レール１０６ａに結合された第１のサブ回路１０４ａと、第２の電源電圧を提供する第２の電源レール１０６ｂに結合された第２のサブ回路１０４ｂと、第１のサブ回路１０４ａに結合され、第２の電源電圧を変調することなく第１の電源電圧を変調する第１の電源変調手段１１４ａ、１１０ａ〜ｎと、を含む、集積回路１００の一実施形態が提供される。【選択図】図１
2005265847.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源電圧を提供する第１の電源レールに結合された第１のサブ回路と、
第２の電源電圧を提供する第２の電源レールに結合された第２のサブ回路と、
前記第１のサブ回路に結合され、前記第２の電源電圧を変調することなく前記第１の電源電圧を変調する第１の電源変調器と、
を含む集積回路。
【請求項２】
前記第２のサブ回路に結合され、前記第１の電源電圧を変調することなく前記第２の電源電圧を変調する第２の電源変調器をさらに含む、請求項１に記載の集積回路。
【請求項３】
前記第１の電源変調器が、前記第１の電源レールに結合された複数の分流器と、前記第１の複数の分流器の所定のサブセットを所定の期間活動化する第１の分流器コントローラとを含む、請求項１に記載の集積回路。
【請求項４】
前記第１の分流器コントローラにトリガ信号を提供するトリガ回路をさらに備え、
前記第１の分流器コントローラが、前記トリガ信号の受け取りに応答して前記第１の複数の分流器の前記所定のサブセットを活動化する手段を含む、請求項３に記載の集積回路。
【請求項５】
第１の電源電圧を提供する第１の電源レールに結合された第１のサブ回路と、
第２の電源電圧を提供する第２の電源レールに結合された第２のサブ回路と、
前記第１の電源レールと前記第１のサブ回路とに結合され、前記第２の電源電圧を変調することなく前記第１の電源電圧を変調する第１の複数の分流器と、
前記第１の複数の分流器に結合され、トリガ信号の受け取りに応答して前記第１の複数の分流器の所定のサブセットを第１の所定の期間活動化する第１の分流器制御手段と、
前記第１のサブ回路に結合され、前記第１の分流器制御手段が前記第１の複数の分流器の前記所定のサブセットを活動化している間に前記第１サブ回路の実際の出力を識別する出力識別手段と、
前記出力識別手段に結合され、前記実際の出力を前記第１のサブ回路の期待出力と比較する比較手段と、
を含む集積回路。
【請求項６】
第１の電源電圧を提供する第１の電源レールに結合された第１のサブ回路と、第２の電源電圧を提供する第２の電源レールに結合された第２のサブ回路とを含む集積回路を使用する方法であって、
（Ａ）トリガ信号を受け取るステップと、
（Ｂ）前記トリガ信号の受け取りに応答して、前記第２の電源電圧を変調することなく第１の電源電圧を変調するステップと、
を含む方法。
【請求項７】
（Ｃ）前記トリガ信号の受け取りに応答して、前記第１の電源電圧を変調することなく前記第２の電源電圧を変調するステップをさらに含む、請求項６に記載の方法。
【請求項８】
前記ステップ（Ｂ）および（Ｃ）が同時に実行される、請求項７に記載の方法。
【請求項９】
前記ステップ（Ｂ）が、少なくとも１つの第１の分流器を第１の所定の期間活動化するステップを含み、前記少なくとも１つの第１の分流器が、前記第１の電源レールに結合されている、請求項６に記載の方法。
【請求項１０】
第１の電源電圧を提供する第１の電源レールに結合された第１のサブ回路と、第２の電源電圧を提供する第２の電源レールに結合された第２のサブ回路とを含む集積回路を使用する方法であって、
（Ａ）トリガ信号を受け取るステップと、
（Ｂ）前記トリガ信号の受け取りに応答して、第１の複数の分流器のサブセットを第１の所定の期間活動化して、前記第１の電源電圧を第１の量だけ変調するステップと、
（Ｃ）前記トリガ信号の受け取りに応答して、第２の複数の分流器のサブセットを第２の所定の期間活動化して、前記第２の電源電圧を前記第１の量とは異なる第２の量だけ変調するステップと、
を含み、
前記ステップ（Ｂ）および（Ｃ）が同時に実行される、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、集積回路の試験に関する。
【０００２】
（関連出願の相互参照）
本出願は、以下の同時係属で共同所有の米国特許出願と関連する。
「Ｓｙｓｔｅｍ  ａｎｄ  Ｍｅｔｈｏｄ  ｔｏ  Ｍｉｔｉｇａｔｅ  Ｖｏｌｔａｇｅ  Ｆｌｕｃｔｕａｔｉｏｎｓ」と題する２００３年９月３日に出願された米国特許出願第１０／６５３，７６０号。
【０００３】
「Ｍｅｔｈｏｄ  ａｎｄ  Ｓｙｓｔｅｍ  ｔｏ  Ｔｅｍｐｏｒａｒｉｌｙ  Ｍｏｄｉｆｙ  ａｎ  Ｏｕｔｐｕｔ  Ｗａｖｅｆｏｒｍ」と題する２００３年８月２２日に出願された米国特許出願第１０／６４６，９３５号。
【背景技術】
【０００４】
試験は、集積回路設計のきわめて重要な部分である。回路の動作をシミュレートするソフトウェアシミュレータを使用して特定の設計の誤りを識別し修正することができるが、誤りの中には、回路の物理的プロトタイプを試験することによってしか検出できないものがある。マイクロプロセッサや他の集積回路は、トランジスタ密度、クロック周波数および複雑さが増大し続けているので、そのような回路の障害の診断と性能の測定は、だんだん難しくなってきている。詳細には、回路の複雑化並びにチップパッケージに設けることができる外部パッドの数の実際の制約によって、マイクロプロセッサの内部状態を観察する能力はだんだん制限されるようになってきた。その結果、集積回路の内部状態に影響を及ぼすが回路の外部ピンには顕れないエラーの検出がだんだん難しくなってきている。
【０００５】
集積回路を試験する１つの方法は、回路に提供される電源電圧を増減し、そのような変更された電源電圧条件下での回路の出力を観察することである。集積回路への電源電圧を高くする１つの効果は、回路の動作周波数を高めることである。しかしながら、既知の入力の組を与えた場合の期待出力と異なる出力を回路が発生するときに検出可能であるように、電源電圧の変動はまた、回路を誤動作させることがある。所定の電源電圧の範囲内にある電源電圧が供給されたときに集積回路が適正出力を発生できないことは、製造上および／または設計上の欠陥の証拠である可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そのような試験は、一般に、集積回路全体に提供される外部電源電圧を変調する。そのような手法の１つの欠点は、パッケージ寄生と電源から回路の内部構成要素までの距離（信号経路の長さで測定した）とによって、きわめて短期間に装置に提供される電力を動的に制御する能力が妨げられるので、外部電源電圧のそのような変調に対する集積回路の応答がきわめて遅くなりやすいということである。したがって、外部電源電圧の変調は、回路の内部構成要素への高速の電源変化の影響を測定する機会を制限する。
【０００７】
さらに、外部電源は、一般に、様々な直流電圧レベルに設定することしかできない。その結果、そのような電源は、一般に、集積回路に過渡電圧を動的に導入する能力が制限される。したがって、外部電源の変調は、内部回路構成要素に対する過渡電圧の影響を測定する機会を制限する。
【課題を解決するための手段】
【０００８】
本発明の１つの態様において、第１の電源電圧を提供する第１の電源レールに結合された第１のサブ回路と、第２の電源電圧を提供する第２の電源レールに結合された第２のサブ回路と、第１のサブ回路に結合され、第２の電源電圧を変調することなく第１の電源電圧を変調する第１の電源変調手段と、を含む集積回路が提供される。
【０００９】
本発明の様々な態様および実施形態の他の特徴および利点は、以下の説明と併記の特許請求の範囲から明らかになるであろう。
【発明を実施するための最良の形態】
【００１０】
図１を参照すると、本発明の１つの実施形態による局部電源変調回路を含む集積回路１００（マイクロプロセッサなど）の回路図が示されている。集積回路１００は、複数の局部領域１０２ａ〜ｂを含む。例示のために図１には２つの局部領域１０２ａ〜ｂだけを示しているが、集積回路１００は、任意数の局部領域を含むことができる。局部領域１０２ａ〜ｂは、一律の縮尺に従わずに描かれている。より正確に言うと、局部領域１０２ａ〜ｂは、任意の大きさでよく、集積回路内のどこに配置されてもよい。
【００１１】
局部領域１０２ａ〜ｂは、それぞれ局部被試験回路（ＣＵＴ：ｃｉｒｃｕｉｔ  ｕｎｄｅｒ  ｔｅｓｔ）１０４ａ〜ｂを含む。局部ＣＵＴ１０４ａ〜ｂはそれぞれ、試験したい集積回路１００の任意のサブ回路でよい。後でより詳しく説明するように、集積回路１００は、局部ＣＵＴ１０４ａ〜ｂに提供される局部電源電圧を変調してそのような変調した電源電圧に対するＣＵＴ１０４ａ〜ｂの応答を試験する回路を含む。局部ＣＵＴ１０４ａ〜ｂは、図１の他の要素と同じように、説明を容易にするためにブロックの形で示されている。
【００１２】
局部ＣＵＴ１０４ａ〜ｂはそれぞれ、電源レール１０６ａ〜ｂとアース１０８ａ〜ｂの間に結合されている。電源レール１０６ａ〜ｂは、例えば、共通電源に結合されている。同様に、アース１０８ａ〜ｂは、例えば、共通アースに結合されている。
【００１３】
分流トランジスタ１１０ａ〜ｎが、局部ＣＵＴ１０４ａと並列に（すなわち、電源レール１０６ａとアース１０８ａの間に）結合されている。同様に、複数の分流トランジスタ１１２ａ〜ｎが、局部ＣＵＴ１０４ｂと並列（すなわち電源レール１０６ｂとアース１０８ｂの間に）に結合されている。図１に２つの分流トランジスタ１１０ａ〜ｎおよび１１２ａ〜ｎだけを示したが、局部領域１０２ａ〜ｂはそれぞれ、任意の数の分流トランジスタを含むことができる。分流トランジスタの数は、局部領域によって異なってもよい。分流トランジスタ１１０ａ〜ｎおよび１１２ａ〜ｎの他の使用例は、「Ｓｙｓｔｅｍ  ａｎｄ  Ｍｅｔｈｏｄ  ｔｏ  Ｍｉｔｉｇａｔｅ  Ｖｏｌｔａｇｅ  Ｆｌｕｃｔｕａｔｉｏｎｓ」と「Ｍｅｔｈｏｄ  ａｎｄ  Ｓｙｓｔｅｍ  ｔｏ  Ｔｅｍｐｏｒａｒｉｌｙ  Ｍｏｄｉｆｙ  ａｎ  Ｏｕｔｐｕｔ  Ｗａｖｅｆｏｒｍ」と題する前に引用した特許出願に記載されている。
【００１４】
分流トランジスタ１１０ａ〜ｎの１つまたは複数を活動化（ターンオン）させると、活動化されたトランジスタが、電源レール１０６ａとアース１０８ａ間で電流を流し、それにより、局部ＣＵＴ１０４ａに提供される電圧が局部的に低くなる。代替として、最初に分流器１１０ａ〜ｎを比較的長時間活動化させ、次に非活動化することによって、局部領域１０２ａに、より高電圧の遷移を導入することができる。局部ＣＵＴ１０４ｂに関して、分流器１１２ａ〜ｎの１つまたは複数を活動化しかつ／または非活動化することによって、同じ効果を導入することができる。
【００１５】
また、局部領域１０２ａ〜ｂはそれぞれ、分流器１１０ａ〜ｎおよび１１２ａ〜ｎの活動化と非活動化をそれぞれ制御する分流器構成およびイネーブルエンジン１１４ａ〜ｂを含む。エンジン１１４ａ〜ｂは、例えば、ＲＯＭや他の回路内に有限状態機械を実現する。
【００１６】
後でより詳しく説明するように、エンジン１１４ａ〜ｂはそれぞれ、分流器１１０ａ〜ｎおよび１１２ａ〜ｎのうちの対応するものを所定の期間活動化するように構成されることができる。一般に、エンジン１１４ａ〜ｂはそれぞれ、イネーブル線１１６ａ〜ｎおよび１１８ａ〜ｎに結合されている。イネーブル線１１６ａ〜ｎはそれぞれ、分流トランジスタ１１０ａ〜ｎのゲートに結合され、イネーブル線１１８ａ〜ｎはそれぞれ、分流トランジスタ１１２ａ〜ｎのゲートに結合されている。エンジン１１４ａは、イネーブル線１１６ａ〜ｎのうちの対応するものをアサートすることによって分流トランジスタ１１０ａ〜ｎのうちの特定のものを活動化する（すなわち、オンにする）ことができる。同様に、エンジン１１４ｂは、イネーブル線１１８ａ〜ｎのうちの対応するものをアサートすることによって分流トランジスタ１１２ａ〜ｎのうちの特定のものを活動化することができる。
【００１７】
集積回路１００は、また、線１２２にトリガ信号１２２を提供することができるトリガ発生回路１２０を含む。代替として、トリガ発生回路１２０は、集積回路１００の外部にあり、トリガ信号を集積回路１００への入力として提供してもよい。トリガ発生回路は、１９９９年２月２に発行された「Ｓｙｓｔｅｍ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｏｎ−Ｃｈｉｐ  Ｄｅｂｕｇ  Ｓｕｐｐｏｒｔ  ａｎｄ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｍｏｎｉｔｏｒｉｎｇ  ｉｎ  ａ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ」と題する米国特許第５，８６７，６４４号に開示されている種類のような任意の種類のトリガ発生回路でよい。
【００１８】
一般に、トリガ発生回路は、回路内の所定のイベントの発生に応じてトリガ信号を発生する。そのようなイベントの１つの例は、タイムアウトイベントであり、これは、マイクロプロセッサなどの構成要素が所定の期間内に要求に応答しないときに生じる。タイムアウトイベントの発生を示すために、タイムアウトイベントの発生に応答してタイムアウトイベントトリガ信号を発生することができる。もう１つの例は、特定のシーケンスまたはパターンの命令の実行に応答して発生されるトリガ信号である。集積回路は、一般に、回路試験のためと集積回路がエラーに応答することを可能にするための様々なトリガ発生回路を含む。トリガ発生回路１２０は、例えば、集積回路１００内あるいは集積回路１００と同じコンピュータシステム内の既存のトリガ発生回路である。
【００１９】
トリガ信号線１２２は、それぞれ局部領域１０２ａ〜ｂに結合された線１２４ａ〜ｂに分岐され、それにより線１２２上のトリガ信号を両方の局部領域１０２ａ〜ｂに提供することが可能になる。局部領域１０２ａ〜ｂはそれぞれ、線１２４ａ〜ｂ上のトリガ信号をそれぞれ受け取るラッチ１２６ａ〜ｂを含む。ラッチ１２６ａ〜ｂはそれぞれ、クロック線１２８ａ〜ｂ上のクロック信号によってクロック（刻時）される。トリガ発生回路１２０は、クロック線１２８ｃ上のクロック信号によってクロックされる。共通クロック信号はそれぞれ、クロック線１２８ａ〜ｃ上でラッチ１２６ａ〜ｂとトリガ発生回路１２０に提供することができる。
【００２０】
また、局部領域１０２ａ〜ｂはそれぞれ、線１３０ａ〜ｂでラッチ１２６ａ〜ｂの出力にそれぞれ結合された調整可能な遅延回路１３２ａ〜ｂを含む。遅延回路１３２ａ〜ｂはそれぞれ、例えば、ラッチ１２６ａ〜ｂから出力されたラッチトリガ信号に所望量のアナログ遅延を導入するように個別に構成することができるアナログ遅延回路である。遅延回路１３２ａ〜ｂの出力はそれぞれ、線１３４ａ〜ｂを介して分流器構成及びイネーブルエンジン１１４ａ〜ｂの入力に結合され、それによりエンジン１１４ａ〜ｂに遅延トリガ信号が提供される。
【００２１】
図２を参照すると、本発明の１つの実施形態における領域１０２ａや１０２ｂなどの局部回路領域内の構成要素によって実行される方法２００のフローチャートが示されている。方法２００は、トリガ信号を受け取る（ステップ２０２）。例えば、局部領域１０２ａは、線１２４ａでラッチ１２６ａにトリガ発生回路１２０からトリガ信号を受け取る。方法２００は、所定の遅延期間だけトリガ信号を遅らせる（ステップ２０４）。この遅延は、必須ではなく、例えば調整式遅延回路１３２ａによって実行される。この遅延により、トリガ信号をクロックサイクル内でシフトさせて、局部被試験回路１０４ａのクロックサイクル中の様々なポイントで導入される電力遷移の影響を試験することができる。
【００２２】
方法２００は、局部被試験回路１０４ａに供給される電力を変調する（ステップ２０６）。供給電力は、例えば、増加または減少される。図１に示した実施形態において、ステップ２０６は、以下のような分流器構成およびイネーブルエンジン１１４ａと分流器１１０ａ〜ｎによって実行することができる。
【００２３】
方法２００は、トリガ信号に応答して活動化させる分流器ｎonの数を識別する（ステップ２０８）。各分流器構成およびイネーブルエンジン１１４ａ〜ｂは、例えば、局部領域１０２ａ〜ｂのうちの対応する領域内で活動化される分流器の数ｎonを表す値を記憶するレジスタを含むことができる。
【００２４】
特定の局部領域の値ｎonがゼロの場合、その領域内の分流器はどれも、トリガ信号の発生に応答して活動化されない。したがって、局部領域１０２ａ〜ｂのうちの特定の局部領域に電力遷移を導入したい場合、それらの領域ではｎonの値がゼロでない値に設定され、他の領域ではｎonの値はゼロに設定されることができる。代替として、分流器構成およびイネーブルエンジン１１４ａ〜ｂは、エンジンが、対応する分流器のどれかを活動化すべきかどうか示す別個の「分流器イネーブル」値（例えば、レジスタに記憶される）を含むことができる。そのような実施形態において、特定の局部領域の分流器構成およびイネーブルエンジンは、対応する「分流器イネーブル」値が示す場合に対応する分流器だけを活動化することになる。このような技法の１つの用途は、エンジン１１４ａ〜ｂの各々を対応する分流器を活動化するように連続的に構成する一方で、残りのすべてのエンジンをそれらに対応する分流器を活動化しないように構成することによって、局部領域１０２ａ〜ｂを１つずつ試験することである。
【００２５】
方法２００は、識別された数の分流器を活動化する時間ｔの長さを識別する（ステップ２１０）。図１に示した実施形態において、エンジン１１４ａ〜ｂは、線１３４ａ〜ｂ上の遅延トリガ信号がアサートされている間は対応する分流器を活動化する。したがって、図１に示した実施形態では、ステップ２１０は暗黙的に実行される。しかしながら、代替として、エンジン１１４ａ〜ｂは、互いに独立しかつトリガ信号の持続時間の所定の期間対応する分流器を活動化するように（例えば、レジスタに記憶された値を使用して）構成されてもよい。
【００２６】
方法２００は、識別された数ｎonの分流器を期間ｔだけ活動化する（ステップ２１２）。図１に示した実施形態において、エンジン１１４ａは、分流器１１０ａ〜ｎのゲートに結合された線１１６ａ〜ｎのうちのｎon個の線をアサートし、それによりｎon個の分流器だけを活動化することによって、ステップ２１２を実行することができる。エンジン１１４ｂは、同じように動作することができるが、ｎon値は局部領域によって異なっていてもよい。
【００２７】
方法２００は、ＣＵＴへの電力が変調されている間の局部ＣＵＴの出力を記録する（ステップ２１４）。例えば、図１を参照すると、局部領域１０２ａ〜ｂはそれぞれ、局部ＣＵＴ１０４ａ〜ｂの出力に結合された走査ラッチ１３６ａ〜ｂを含む。当業者に周知のように、局部ＣＵＴ１０４ａ〜ｂの出力はそれぞれ、特定の時間に走査ラッチ１３６ａ〜ｂに入れられ、それによりその時間に局部ＣＵＴ１０４ａ〜ｂの出力が記録される。本発明の１つの実施形態において、局部ＣＵＴに供給される電力の変調の間に、局部ＣＵＴ１０４ａ〜ｂの１つまたは複数の出力が走査ラッチ１３６ａ〜ｂに入れられ、それによりステップ２１４が実施される。
【００２８】
方法２００は、局部ＣＵＴの記録した出力を局部ＣＵＴの期待出力と比較する（ステップ２１６）。例えば、図１を参照すると、局部領域１０２ａ〜ｂはそれぞれ、走査ラッチ１３６ａ〜ｂの出力に結合された比較器１３８ａ〜ｂを含む。それにより、比較器１３８ａ〜ｂはそれぞれ、局部ＣＵＴ１０４ａ〜ｂの記録出力を入力として受け取る。走査ラッチ１３６ａ〜ｂと比較器１３８ａ〜ｂは、局部領域１０２ａ〜ｂ内に示されているが、代替として、それらが集積回路１００の外にあってもよいことに注意されたい。
【００２９】
また、比較器１３８ａ〜ｂはそれぞれ、局部ＣＵＴ１０４ａ〜ｂの期待出力１４０ａ〜ｂを入力として受け取る。当業者に周知のように、マイクロプロセッサなどの回路の期待出力は、回路の動作をシミュレートする回路シミュレータを使用して特定することができる。そのようなシミュレータが、特定の入力が提供されたときの回路の動作をシミュレートするように指示されたとき、シミュレータは、回路によって発生されると期待される出力を示すことができる。
【００３０】
比較器１３８ａ〜ｂは、局部ＣＵＴ１０４ａ〜ｂの記録出力を（走査ラッチ１３６ａ〜ｂによる出力として）局部ＣＵＴ１０４ａ〜ｂの期待出力１４０ａ〜ｂと比較し、記録出力が期待出力１４０ａ〜ｂと等しいかどうかを示す不一致信号１４２ａ〜ｂを発生する（ステップ２１８）。不一致信号１４２ａ〜ｂの値は、不一致信号１４２ａ〜ｂを発生した電力遷移および回路入力に関する情報と共に、回路試験器に報告され、それに応じて適切な修正操作を行うことができる。
【００３１】
図２に関して開示した技法を使用して、局部ＣＵＴ１０４ａおよび１０４ｂに提供する電源電圧を互いに独立に変調できることに注意されたい。例えば、図４を参照すると、本発明の１つの実施形態における領域１０２ａや１０２ｂなどの局部回路領域内の構成要素によって実行される方法４００のフローチャートが示されている。方法４００は、図２の方法２００のステップ２０２に関して前に述べたようにトリガ信号を受け取る（ステップ４０２）。方法４００は、局部ＣＵＴ１０４ｂに提供される電源電圧を変調することなく局部ＣＵＴ１０４ａに提供する電源電圧を変調する（ステップ４０４）。ステップ４０４は、例えば、図２の方法２００のステップ２０６に関して前に述べたように実行される。
【００３２】
複数のマルチプロセッサコアを有するマイクロプロセッサでは、前述の技法を使用してコアを以下のように試験することが有利なことがある。通常の電源電圧を受け取る第１のコアと、前述の技法を使用して修正した電源電圧を受け取る第２のコアの２つのコアに同じコードシーケンスを実行することができる。第１のコアの出力は、前述の技法を使用して第２のコアの出力と比較される基準出力として使用してもよい。
【００３３】
シングルコアマイクロプロセッサでは、そのマイクロプロセッサが適正に機能するとことが分かっている動作点でマイクロプロセッサにコードシーケンスを実行させることができる。この動作点におけるマイクロプロセッサの出力は、基準出力として記録することができる。次に、様々な他の動作点でマイクロプロセッサに同じコードシーケンスを実行させることができ、得られた出力を、前述の技法を使用して基準出力と比較することができる。
【００３４】
図２に示した方法２００は、１つの被試験回路に提供される電源電圧を変調するために、局部領域１０２ａ〜ｂのうちの１つによって実行される。図３を参照すると、集積回路１００内の複数の被試験回路に提供される電源電圧を変調するために、本発明の１つの実施形態の集積回路１００によって実行される方法３００のフローチャートが示されている。
【００３５】
方法３００は、トリガ信号を発生する（ステップ３０２）。図１を参照すると、ステップ３０２は、トリガ発生回路１２０によって実行することができる。代替として、オフチップトリガ発生回路が、集積回路１００によって受け取られるトリガ信号を発生することができる。
【００３６】
複数の被試験回路内の各回路Ｃに（ステップ３０４）、方法３００は、（１）トリガ信号に応答して回路Ｃに供給される電力を変調し（ステップ３０６）、（２）回路Ｃの出力を記録し（ステップ３０８）、（３）回路Ｃの記録出力を回路Ｃの期待出力と比較し（ステップ３１０）、（４）記録出力が期待出力と等しいかどうかを示す信号を発生する（ステップ３１２）。
ステップ３０６〜３１２は、それぞれ方法２００のステップ２０６、２１４、２１６および２１８（図２）と同じように実行することができる。各局部ＣＵＴのステップ３０６〜３１４を実行すると（ステップ３１４）、方法３００は終了する。
【００３７】
方法３００により、単一トリガ信号が複数の局部領域１０２ａ〜ｂへの局部電力遷移の導入をトリガできることに注意されたい。単一トリガ信号を使用する場合でも、図２に関して前に述べた技法を使用して、様々な長さの時間に各局部領域１０２ａ〜ｂに様々な電力遷移を導入することができる。
【００３８】
例えば、図５を参照して、本発明の１つの実施形態における集積回路１００を使用する方法５００のフローチャートを示す。方法５００は、図２の方法２００のステップ２０２に関して前に述べたようにトリガ信号を受け取る（ステップ５０２）。トリガ信号の受け取りに応じて、方法は同時に、（Ａ）分流器１１０ａ〜ｎのサブセットを第１の所定の期間活動化してＣＵＴ１０４ａに提供される電源電圧を第１の量だけ変調し（ステップ５０４）、（Ｂ）分流器１１２ａ〜ｎのサブセットを第２の所定の期間活動化して、ＣＵＴ１０４ｂに提供される電源電圧を第２の量だけ変調する（ステップ５０６）。それぞれのステップ５０４および５０６は、図２において方法２００のステップ２０６に関して前に述べたように実施することができる。
【００３９】
前述のように、一般に、集積回路の動作に対する電力変調の影響を試験する従来の技法は、集積回路全体に提供される外部電源電圧を変調する。しかしながら、前述の理由のため、外部電源電圧の変調は、回路の内部構成要素に対する素早い電源変化の影響を測定する機会を制限する。これに対して、本明細書に開示した技法は、集積回路における回路電圧感度の体系的な調査を可能にする。詳細には、本明細書に開示した技法は、集積回路の指定された局部領域に電力遷移を指定された期間導入することを可能にし、それにより電力変動の影響を、従来技術の技法を使用してできる制御よりもさらに細かい制御で測定することができる。
【００４０】
本明細書に開示した技法は、特に、集積回路の設計のデバッグの際に有用であり得る。設計のデバッグは、集積回路の適切な動作マージンと仕様を決定するために必要であり、そのようなデバッグにより、より広い仕様範囲にわたって動作するように再設計されることができる周辺サブ回路を識別することができる。本明細書に開示した技術は、そのような周辺回路の識別を従来の技術よりも迅速かつ正確にするのに役立し、それにより製品が市場に出るまでの時間が改善される。詳細には、特定の局部領域内の指定されたサブ回路に電力遷移を導入する機能は、他の局部領域内の他のサブ回路に影響を及ぼさずに、回路内のどの領域に障害がありまたそのような障害が発生した条件の特定を容易にする。
【００４１】
特定の局部被試験回路に障害が起きた入力条件は、例えば、集積回路１００に一連の入力を提供し、トリガ発生回路１２０を使用して入力のうちの第１の入力が集積回路１００に提供されたときだけトリガ信号を発生することによって、識別することができる。集積回路１００の動作は、前述のように比較器１３８ａ〜ｂを使用することによって試験することができる。次に、同じ組の入力を集積回路１００に提供することができるが、今度は入力のうちの第２の入力が集積回路１００に提供されたときに発生されたトリガ信号と共に提供される。次に、比較器１３８ａ〜ｂを使用して集積回路１００の動作を試験することができる。そのような一連の動作を、入力のそれぞれに繰り返すことができる。特定のテストランの際にエラーが識別された場合、エラーを引き起こした入力は、集積回路が特定の入力を処理している間だけ電圧遷移が導入されたことが試験設計から分かるので、特定することができる。そのような技法は、回路１００の特定の局部領域に障害が起きた特定の条件を高い精度で特定することを可能にし、それにより回路設計の修正が容易になる。
【００４２】
従来の技法のもう１つの欠点は、そのような従来の技法を使用して集積回路の内部電圧グリッドに「最悪ケース」の遷移電圧条件を導入することが困難または不可能な場合があることである。しかしながら、集積回路内の様々な領域をそのような最悪ケースの条件下で試験して、装置がそのような条件下において現場で適切に動作するかどうかを判定することが重要である。本明細書に開示した技法は、分流トランジスタによって引き出される分岐電流の量を設定することによって、内部回路内の「最悪ケース」の電圧遷移の影響に関して集積回路を体系的に調べることを可能にする。より一般には、活動化する分流器の数及びその活動化する期間を設定する機能は、導入する電圧遷移の量にわたるきわめて細かい制御を可能にし、それにより回路が正確に動作できる条件の厳密な範囲をより正確に決定することができる。
【００４３】
また、複数の局部領域１０２ａ〜ｂ内への電圧遷移の導入をトリガするために単一トリガ信号（例えば、トリガ発生回路１２０によって発生されたトリガ信号）を使用することは有利である。そのような１つの利点は、複数の信号を使用する複数の局部領域への電圧遷移の導入をトリガするために単一トリガ信号を使用することが簡単になることである。局部領域１０２ａ〜ｂ内のトリガ発生回路１２０と電圧変調回路を共通クロック信号でクロックすることによって、局部領域に導入される電力遷移のタイミングを正確に制御することができる。さらに、そのようなタイミングの調整は、単一トリガ信号の利点を無駄にすることなく、調整式遅延回路１３２ａ〜ｂを使用して、各領域１０２ａ〜ｂ内で個々に正確に制御することができる。さらに、分流器構成およびイネーブルエンジン１１４ａ〜ｂを、対応する分流器の活動化または非活動化をイネーブルまたはディスエーブルするように構成することができ、それにより、単一トリガ信号の利点を無駄にすることなく、電力遷移が導入される間ずっと領域ごとに細かい制御が実現される。
【００４４】
以上、本発明を特定の実施形態に関して説明したが、以上の実施形態は、単なる説明として提供されており、本発明の範囲を限定も定義もしないことを理解されたい。特許請求の範囲には以下のものを含むがそれらに限定されない様々な他の実施形態が含まれる。例えば、本明細書に示した要素と構成要素は、追加の構成要素にさらに分割されてもよく、あるいは同じ機能を実行するさらに少ない数の構成要素を構成するように結合されてもよい。
【００４５】
集積回路１００は、マイクロプロセッサなどの任意の種類の集積回路でよい。「Ｓｙｓｔｅｍ  ａｎｄ  Ｍｅｔｈｏｄ  ｆｏｒ  Ｏｎ−Ｃｈｉｐ  Ｄｅｂｕｇ  Ｓｕｐｐｏｒｔ  ａｎｄ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｍｏｎｉｔｏｒｉｎｇ  ｉｎ  ａ  Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ」と題する前に参照した特許では、トリガ発生回路１２０の特定の例が開示されているが、回路１２０は、任意の種類のトリガ発生回路でよい。さらに、トリガ発生回路は、集積回路内の所定のイベントの発生に応答してトリガ信号を発生することができるが、トリガ発生回路１２０は、任意の種類のイベントに基づいてトリガ信号を発生することができる。例えば、前述のように、トリガ発生回路１２０は、具体的には、所望の時間にトリガ信号を発生するように制御される。したがって、より一般的には、トリガ発生回路１２０は、本明細書に開示した技法と共に使用することができる信号発生器の１つの例に過ぎない。
【００４６】
さらに、図１に示したトリガ発生回路１２０は、共通クロック信号をラッチ１２６ａ〜ｂと共用しているが、これは、本発明の必要条件ではない。さらに、集積回路１００は、多数のトリガ発生回路を含むことができ、それぞれのトリガ発生回路が、集積回路１００内の１つまたは複数の局部領域に結合されてもよい。そのようなトリガ発生回路は、互いに同期していても同期していなくてもよい。
【００４７】
局部被試験回路１０４ａ〜ｂは、集積回路１００の任意の種類のサブ回路でよい。集積回路１００は、任意の数の局部領域を含むことができ、それぞれの局部領域は、１つまたは複数の局部被試験回路を含むことができる。
【００４８】
調整式遅延回路１３２ａ〜ｂは、必須ではなく、任意の方式で実現することができる。当業者は、トリガ信号を任意の所望の量だけ遅らせるアナログ遅延回路を実現する方法を理解するであろう。さらに、代替として、調整式遅延回路１３２ａ〜ｂは、当業者に周知の技法を使用するディジタル遅延回路として実現されてもよい。図１に示した特定の分流器１１０ａ〜ｎおよび１１２ａ〜ｎはトランジスタであるが、これは本発明の必要条件ではない。より正確に言うと、任意の種類の分流器を使用することができる。
【００４９】
分流器構成およびイネーブルエンジン１１４ａ〜ｂは、ハードウェア、ソフトウェア、ファームウェア、特定用途向けＩＣ（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、カスタムアナログまたはディジタル回路、あるいはこれらの任意の組み合わせで実現することができる。例えば、エンジン１１４ａ〜ｂは、単に走査ラッチとして実現されてもよく、各走査ラッチは、対応する局部領域内で電圧操作を行うかどうかを制御する。もう１つの例として、エンジン１１４ａ〜ｂは、障害が検出されるまである期間にわたってオンにする分流器の数を増やすことによって、予めプログラムされた電圧操作をある期間にわたって発生するマイクロコントローラである。
【図面の簡単な説明】
【００５０】
【図１】本発明の１つの実施形態による局部電源変調回路を含む集積回路の回路図である。
【図２】本発明の１つの実施形態における図１の集積回路の各局部領域内の構成要素によって実行される方法のフローチャートである。
【図３】集積回路内の複数の局部被試験回路に提供される電源電圧を変調するために、本発明の１つの実施形態における図１の集積回路によって実行される方法のフローチャートである。
【図４】本発明の１つの実施形態における集積回路を使用する方法のフローチャートである。
【図５】本発明のもう１つの実施形態における集積回路を使用する方法のフローチャートである。
【符号の説明】
【００５１】
１００：集積回路
１０２ａ〜１０２ｂ：局部領域
１０４ａ〜１０４ｂ：局部被試験回路
１０６ａ〜１０６ｂ：電源レール
１１０ａ〜１１０ｎ、１１２ａ〜１１２ｎ：分流トランジスタ
１１４ａ〜１１４ｂ：分流器構成およびイネーブルエンジン
１２０：トリガ発生回路
１２６ａ〜１２６ｂ：ラッチ
１３２ａ〜１３２ｂ：調整可能な遅延回路
１３６ａ〜１３６ｂ：走査ラッチ
１３８ａ〜１３８ｂ：比較器
１４０ａ〜１４０ｂ：期待出力
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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