(57)【要約】【課題】  金属膜をゲート電極として用いる電界効果トランジスタ（ＦＥＴ）の形成において、ゲート絶縁膜の信頼性や電気特性を劣化させることのない製造方法を得る。【解決手段】  ダミーゲート５ａ（不図示）およびゲート絶縁膜４ａをマスクとして拡散層１０を形成した後、ダミーゲート５ａを所要膜厚除去して、ゲート溝１３の底部に残存ダミーゲート５ｂを形成する。そして、ゲート絶縁膜４ａを除去することなくそのまま最終的なゲート絶縁膜として用いる。  さらに残存ダミーゲート５ｂをシリサイド化させて金属シリサイド膜を形成し、さらにその上に金属膜を形成する。これにより、ゲート絶縁膜の信頼性および電気特性を劣化させることなく、金属膜をゲート電極とするトランジスタを形成できる。【選択図】      図７
2005353655.tif 000002
【特許請求の範囲】
【請求項１】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコンを含むダミーゲートを形成する工程と、
前記基板上に前記ダミーゲートを覆う層間絶縁膜を形成する工程と、
前記ダミーゲートの表面を露出させるように前記層間絶縁膜を除去する工程と、
前記ダミーゲートを所要厚さ除去してゲート溝を形成するとともに、前記ゲート溝の底部に前記ダミーゲートの一部を所定膜厚残存させる工程と、
前記ゲート溝の前記残存ダミーゲートの上に第一金属膜を形成する工程と、
前記残存ダミーゲートを前記第一金属膜とシリサイド化反応させて金属シリサイド膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の上にシリコンを含むダミーゲートを形成する工程と、
前記基板上に前記ダミーゲートを覆う層間絶縁膜を形成する工程と、
前記ダミーゲートの表面を露出させるように前記層間絶縁膜を除去する工程と、
前記基板上の第一領域において、前記ダミーゲートを所要厚さ除去してゲート溝を形成するとともに、前記ゲート溝の底部に前記ダミーゲートの一部を残存させる工程と、
前記第一領域において前記ゲート溝の前記残存ダミーゲートの上に第一金属膜を形成するとともに、前記基板上の第二領域において前記ダミーゲートの上に第一金属膜を形成する工程と、
前記第一領域において前記残存ダミーゲートを前記第一金属膜とシリサイド化反応させて金属シリサイド膜を形成するとともに、前記第二領域において前記ダミーゲートの表面を前記第一金属膜とシリサイド化反応させて前記ダミーゲートの表面に金属シリサイド膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記金属シリサイド膜を形成する工程の後に、前記ゲート溝内で前記金属シリサイド膜の上に第二金属膜を形成する工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ダミーゲートを形成する工程の後、前記層間絶縁膜を形成する工程の前に、前記ダミーゲートをマスクとして前記基板の主面に拡散層を形成する工程を含むことを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第一金属膜としてＮｉ、Ｐｄ、Ｐｔ、Ｔｉ、Ｚｒ、Ｈｆのいずれかの金属膜を用い、前記第二金属膜としてＷ、Ａｌ、Ｃｕのいずれかの金属膜を用いることを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、特に金属膜をゲート電極として用いる電界効果トランジスタ（ＦＥＴ）の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの微細化に伴いゲート絶縁膜の薄膜化が進むと、多結晶シリコン膜等をゲート電極として用いる電界効果トランジスタ（ＦＥＴ）は、空乏化によるゲート容量低下を無視できなくなる。そこで、空乏化の無い金属膜をゲート電極として用いる技術が開発されている（例えば、非特許文献１参照）。
【０００３】
金属膜は多結晶シリコン膜に比べ、ゲート絶縁膜となるシリコン酸化膜やＡｌ２Ｏ３、ＨｆＯ２などの高誘電体膜と反応しやすい。従って金属膜をゲート電極として用いる場合、通常は高温熱処理を必要とする拡散層の形成後にゲート電極を形成する（例えば、特許文献１参照）。
【０００４】
図２２〜図２６は、金属膜をゲート電極として用いる従来のＭＯＳＦＥＴの形成方法を説明する半導体装置の断面図である。
図２２に示すように、シリコン基板１の主面に素子分離２、ウェル３が形成され、ウェル３の中に低濃度拡散層領域７およびポケットイオン注入領域８が形成されている。さらに、スペーサー９をマスクとして高濃度拡散層領域１０が形成されている。
そしてシリコン基板１の主面上にダミーゲート酸化膜４ａおよびダミーゲート５ａが形成され、その上に全面にストッパー膜１１および層間絶縁膜１２が形成されている。
【０００５】
次に、図２２に示した層間絶縁膜１２およびダミーゲート５ａの上のストッパー膜１１を化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ）により研磨して、図２３に示すように、ダミーゲート５ａの上面を露出させる。
【０００６】
次に、図２４に示すように、ダミーゲート５ａ（図２３参照）をドライエッチングにより除去し、さらにダミーゲート酸化膜４ａ（図２３参照）をフッ酸水溶液により除去して、ゲート溝１３を形成する。このとき、スペーサー９の下のゲート酸化膜４ａがゲート溝１３の外側に向かって横方向にエッチングされ、隙間１３ａが形成されている。
【０００７】
次に、図２５に示すように、ゲート溝１３（図２４参照）の内面にゲート絶縁膜２０、第一金属膜２１、および第二金属膜２２を形成する。
【０００８】
さらに、ゲート溝１３（図２４参照）の外部に形成したゲート絶縁膜２０、第一金属膜２１、および第二金属膜２２（図２５参照）をＣＭＰなどにより除去する。そして、図２６に示すように、第一金属膜２１ａおよび第二金属膜２２ａをゲート電極とするＭＯＳＦＥＴを形成する。
【０００９】
【非特許文献１】B.Guillaumot et al., IEDM2002 Tech. Dig., pp355-358
【特許文献１】特開２００１−１０２４４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来の半導体装置の製造方法では、ダミーゲート５ａをドライエッチングにより除去する際にシリコン基板１にダメージが入り、ゲート絶縁膜の耐圧等を劣化させるおそれがあった。
【００１１】
また、ダミーゲート酸化膜４ａをフッ酸水溶液により除去する際にスペーサー９の下に隙間１３ａが形成され、後に形成するゲート電極が隙間１３ａに入り込み、電界集中によりゲート絶縁膜を介したリーク電流を増加させるおそれもあった。
【００１２】
本発明は上記課題を解決するためになされたもので、金属膜をゲート電極として用いる電界効果トランジスタ（ＦＥＴ）の形成において、ゲート絶縁膜の信頼性や電気特性を劣化させることのない半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にシリコンを含むダミーゲートを形成する工程と、前記基板上に前記ダミーゲートを覆う層間絶縁膜を形成する工程と、前記ダミーゲートの表面を露出させるように前記層間絶縁膜を除去する工程と、前記ダミーゲートを所要厚さ除去してゲート溝を形成するとともに、前記ゲート溝の底部に前記ダミーゲートの一部を所定膜厚残存させる工程と、前記ゲート溝の前記残存ダミーゲートの上に第一金属膜を形成する工程と、前記残存ダミーゲートを前記第一金属膜とシリサイド化反応させて金属シリサイド膜を形成する工程とを含むことを特徴とする。
【００１４】
また、本発明に係る別の半導体装置の製造方法は、基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上にシリコンを含むダミーゲートを形成する工程と、前記基板上に前記ダミーゲートを覆う層間絶縁膜を形成する工程と、前記ダミーゲートの表面を露出させるように前記層間絶縁膜を除去する工程と、前記基板上の第一領域において、前記ダミーゲートを所要厚さ除去してゲート溝を形成するとともに、前記ゲート溝の底部に前記ダミーゲートの一部を残存させる工程と、前記第一領域において前記ゲート溝の前記残存ダミーゲートの上に第一金属膜を形成するとともに、前記基板上の第二領域において前記ダミーゲートの上に第一金属膜を形成する工程と、前記第一領域において前記残存ダミーゲートを前記第一金属膜とシリサイド化反応させて金属シリサイド膜を形成するとともに、前記第二領域において前記ダミーゲートの表面を前記第一金属膜とシリサイド化反応させて前記ダミーゲートの表面に金属シリサイド膜を形成する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１５】
本発明によれば、金属膜をゲート電極として用いる電界効果トランジスタ（ＦＥＴ）の形成において、ゲート絶縁膜の信頼性や電気特性を劣化させることのない半導体装置の製造方法を得ることができる。
【発明を実施するための最良の形態】
【００１６】
実施の形態１．
図１〜図１０は、本発明の実施の形態１による半導体装置の製造方法を、半導体装置の断面により順を追って説明する工程説明図である。一般に半導体装置の製造において、シリコン基板にＰ型不純物を含んだＰ型シリコン基板または、シリコン基板にＮ型不純物を含んだＮ型シリコン基板が用いられるが、ここではＰ型シリコン基板（以下、「シリコン基板」又は「基板」という）を使用する例を示す。
通常、同一基板上にＮＭＯＳトランジスタおよびＰＭＯＳトランジスタを形成するが、断面構造は同一であるので、本実施の形態では代表としてＰＭＯＳトランジスタを形成する製造方法を中心に説明する。
【００１７】
まず、図１に示すように、シリコン基板１の主面に素子分離２およびＮ型不純物を導入したＮ型ウェル３を形成する。次に、シリコン基板１上にゲート絶縁膜４を形成する。例えば、縦型拡散炉を用いて酸素を含む雰囲気中でシリコン基板１を熱酸化し、５ｎｍ程度の膜厚でシリコン酸化膜を形成する。
さらにゲート絶縁膜４の上に、後の工程でダミーゲートとなる多結晶シリコン膜５を形成する。例えばＬＰ−ＣＶＤにより、１５０ｎｍ程度の膜厚で形成する。
【００１８】
次に、図２に示すように、多結晶シリコン膜５（図１参照）の上にリソグラフィによりレジストパターン６を形成し、これをマスクとして多結晶シリコン膜５をエッチングして、ゲート絶縁膜４の上にシリコンを含むダミーゲート５ａを形成する。この後、図示しないが、レジストパターン６を除去する。
【００１９】
次に、図３に示すように、ダミーゲート５ａをマスクとして、シリコン基板１の主面にＰ型不純物を含む低濃度拡散層領域７、およびＮ型不純物を含むポケットイオン注入領域８を、イオン注入により形成する。
【００２０】
次に、シリコン基板１上に全面にシリコン窒化膜を形成してエッチバックを行うことにより、図４に示すように、ダミーゲート５ａの側面にシリコン窒化膜からなるスペーサー９を形成する。このとき、図３に示したゲート絶縁膜４は、ダミーゲート５ａおよびスペーサー９の下の部分がゲート絶縁膜４ａとして残り、それ以外の部分は除去される。
そして、ダミーゲート５ａおよびスペーサー９をマスクとしてシリコン基板１の主面にＰ型不純物を含む拡散層１０をイオン注入により形成する。さらにランプアニールなどにより８００〜１０００℃程度の高温熱処理を行って拡散層１０の不純物を活性化させる。
このように、金属膜をゲート電極として用いるＦＥＴの製造方法において、ゲート電極となる金属膜を形成する前に拡散層を形成して、高温熱処理を行うようにした。これにより、高温熱処理によりゲート絶縁膜がゲート電極（金属膜）と反応して電気特性を劣化させることがない。
【００２１】
次に、図５に示すように、後の工程で形成するコンタクトホールのエッチングで用いるストッパー膜１１を、シリコン基板１上に全面に形成する。例えば、ＬＰ−ＣＶＤにより３０ｎｍ程度の膜厚で形成する。さらに、シリコン基板１の上にダミーゲート５ａを覆う層間絶縁膜１２を形成する。例えば、高密度プラズマＣＶＤにより、２００ｎｍ程度の膜厚で形成する。
【００２２】
次に、図６に示すように、ダミーゲート５ａの表面を露出させるように層間絶縁膜１２（図５参照）を除去する。例えば、図５に示した層間絶縁膜１２の表面およびダミーゲート５ａ上のストッパー膜１１を化学機械研磨（Chemical Mechanical Polishing；以下、「ＣＭＰ」という）により研磨して、ダミーゲート５ａの表面を露出させる。
【００２３】
次に、図７に示すように、ダミーゲート５ａ（図６参照）を所要厚さ除去してゲート溝１３を形成するとともに、ゲート溝１３の底部にダミーゲート５ａの一部を所定膜厚残存させる。例えば、図６に示したダミーゲート５ａを所要の膜厚だけドライエッチングすることにより、図７に示すように、ゲート溝１３の底部に１０ｎｍ程度の残存ダミーゲート５ｂを形成する。
【００２４】
このようにエッチングを行うことにより、シリコン基板１にダメージが入ることがないので、ゲート耐圧等の劣化を防ぐことができる。
さらに、ゲート絶縁膜４ａも除去しないようにした。これにより、スペーサー９の下に隙間が形成されることもないので、ゲート絶縁膜を介したリーク電流の増加を防ぐことができる。
【００２５】
また、ゲート溝１３の側面にゲート絶縁膜を形成しないので、ゲート溝１３の幅は、最終的に形成するゲート電極の幅と等しくなる。これによりゲート電極の幅を容易に設計することができる。また、ゲート電極と低濃度拡散領域とのオーバーラップ幅を容易に制御することもできる。
【００２６】
次に、図８に示すように、ゲート溝１３の残存ダミーゲート５ｂの上に、第一金属膜１４を形成する。例えば、ゲート溝１３の内面を覆うように、Ｎｉからなる第一金属膜１４をＰＶＤ法などにより２０ｎｍ程度の膜厚で全面に形成する。このとき、第一金属膜１４を残存ダミーゲート５ｂの膜厚（１０ｎｍ程度）よりもやや厚い２０ｎｍ程度の膜厚で形成する。これは、次に行うシリサイド化反応により残存ダミーゲート５ｂを全てシリサイド化させるためである。
【００２７】
また、従来技術によりゲート絶縁膜上に直接金属膜を形成するとき、ＰＶＤを用いるとゲート絶縁膜にダメージを与え、ＣＶＤを用いるとその原料に含まれる不純物により、いずれもゲート絶縁膜の信頼性を劣化させるおそれがある。
これに対して、本実施の形態ではゲート溝１３の残存ダミーゲート５ｂ上に第一金属膜１４を形成するようにしたので、上述のゲート絶縁膜の信頼性劣化を防ぐことができる。
また、従来技術では（ダミーとしての）ゲート絶縁膜を一度除去した後、そこに新たにゲート絶縁膜を形成する。このとき、このゲート絶縁膜を形成する前にゲート溝内を清浄に洗浄するのは困難であり、かえってゲート絶縁膜の信頼性を劣化させるおそれがある。しかし、本実施の形態によればゲート絶縁膜４ａを除去することなく最終的なゲート絶縁膜として用いるので、シリコン基板１の表面を改めて洗浄する必要はなく、ゲート信頼性の劣化を防ぐことができる。
【００２８】
次に、図示しないが、ゲート溝１３の残存ダミーゲート５ｂ（図８参照）を第一金属膜１４とシリサイド化反応させて、金属シリサイド膜を形成する。例えば、窒素雰囲気中で４００℃〜５００℃のランプアニールを数十秒行うことにより、残存ダミーゲート５ｂは全てシリサイド化され、金属シリサイド膜となる。
さらに、硫酸と過酸化水素水の混合液により未反応の第一金属膜、すなわち未反応のＮｉを除去する。これにより、図９に示すように、ゲート溝１３の底部に金属シリサイド膜１５を形成する。
【００２９】
前述のように、上記の例では金属シリサイド膜１５に含まれる第一金属膜としてＮｉを用いるようにした。第一金属膜としては、Ｎｉの他に、Ｐｄ、Ｐｔ、Ｔｉ、Ｚｒ、Ｈｆなどの金属膜を用いることができる。
ＰＭＯＳトランジスタを形成する場合には、第一金属膜としてＮｉ、Ｐｄ、Ｐｔなどの金属膜を用いると好適である。これらの金属膜は、Ｐ型不純物を含む多結晶シリコンの仕事関数に近いので、ＰＭＯＳトランジスタの閾値を安定させることができる。
一方、ＮＭＯＳトランジスタを形成する場合には、金属シリサイド膜１５に含まれる第一金属膜として、Ｔｉ、Ｚｒ、Ｈｆなどの金属膜を用いると好適である。これらの金属膜は、Ｎ型不純物を含む多結晶シリコンの仕事関数に近いので、ＮＭＯＳトランジスタの閾値を安定させることができる。
【００３０】
次に、図示しないが、図９に示したゲート溝１３を埋め込むように、第二金属膜を全面に形成する。第二金属膜としては、後に行うＣＭＰで容易に加工でき、且つ、電気抵抗が低い金属膜を用いると好適である。例えばＷ、Ａｌ、Ｃｕなどの金属膜を用いる。
そして、ゲート溝１３の外部に形成した第二金属膜をＣＭＰなどにより除去して、図１０に示すように、ゲート溝１３内で金属シリサイド膜１５の上に、第二金属膜１６を形成する。
このように金属シリサイド膜１５を形成する工程の後に、ゲート溝１３内で金属シリサイド膜１５の上に抵抗の低い第二金属膜１６を形成することにより、トランジスタのゲート電極の抵抗を低くすることができる。
【００３１】
以上説明したように、本実施の形態では、シリコン基板１上にゲート絶縁膜４を形成して、その上にシリコンを含むダミーゲート５ａを形成し、シリコン基板１上にダミーゲート５ａを覆う層間絶縁膜１２を形成するようにした。
そして、ダミーゲート５ａの表面を露出させるように層間絶縁膜１２を除去した後、ダミーゲート５ａを所要厚さ除去してゲート溝１３を形成するとともに、ゲート溝１３の底部にダミーゲート５ａの一部を所定膜厚残存させ、ゲート溝１３の底部に残存ダミーゲート５ｂを形成するようにした。
さらに、ゲート溝１３の残存ダミーゲート５ｂの上に第一金属膜１４を形成して、残存ダミーゲート５ｂを第一金属膜１４とシリサイド化反応させて金属シリサイド膜１５を形成するようにした。
【００３２】
このように形成することにより、ゲート耐圧等の劣化を防ぐことができる。また、ゲート絶縁膜を介したリーク電流の増加を防ぐことができる。
従って、金属膜をゲート電極として用いる電界効果トランジスタ（ＦＥＴ）の形成において、ゲート絶縁膜の信頼性や電気特性を劣化させることのない、優れた半導体装置の製造方法を得ることができる。
【００３３】
実施の形態２．
本実施の形態では、同一基板上に金属ゲート電極のトランジスタを形成する第一領域と、シリコンゲート電極のトランジスタを形成する第二領域とを有する例について説明する。
第一領域および第二領域には、Ｎ型、Ｐ型のいずれか任意の導電型のトランジスタを形成することが可能である。本実施の形態においては、第一領域に金属ゲート電極のＰＭＯＳトランジスタを形成し、第二領域にシリコンゲート電極のＮＭＯＳトランジスタを形成する例を示す。
【００３４】
図１１〜図２１は、本発明の実施の形態２による半導体装置の製造方法を、半導体装置の断面により順を追って説明する工程説明図である。各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。また、実施の形態１と同様の製造方法についても、その説明を簡略化ないし省略する。
【００３５】
まず、図１１に示すように、第一領域Ａおよび第二領域Ｂを含むシリコン基板１上にゲート絶縁膜４を形成し、ゲート絶縁膜４の上に多結晶シリコン膜５を形成する。そして、第二領域Ｂにシリコンゲート電極のＮＭＯＳトランジスタを形成するので、第二領域Ｂの多結晶シリコン膜５にリンなどのＮ型不純物をイオン注入する（第二領域Ｂにシリコンゲート電極のＰＭＯＳトランジスタを形成する場合には、第二領域Ｂの多結晶シリコン膜５に、ボロンなどのＰ型不純物をイオン注入する）。
次に、後に行う拡散層の表面をシリサイド化させる工程において、ダミーゲートのシリサイド化防止膜として用いるハードマスクとして、多結晶シリコン膜５の上にシリコン窒化膜１７をＬＰ−ＣＶＤなどにより１００ｎｍ程度の膜厚で形成する。
【００３６】
次に、図１２に示すように、シリコン窒化膜１７（図１１参照）の上にリソグラフィによりレジストパターン（不図示）を形成し、これをマスクとしてシリコン窒化膜１７および多結晶シリコン膜５（図１１参照）をエッチングする。これにより、ゲート絶縁膜４の上に、ハードマスク１７ａと、シリコンを含むダミーゲート５ａとを形成する。
【００３７】
次に、図１２に示したシリコン基板１上のダミーゲート５ａをマスクとして、イオン注入を行う。これにより、図１３に示すように第一領域ＡにＰ型不純物の低濃度拡散層領域７ａを形成し、第二領域ＢにＮ型不純物の低濃度拡散層領域７ｂを形成する。
同様に、第一領域ＡにＮ型不純物のポケットイオン注入領域８ａを形成し、第二領域ＢにＰ型不純物のポケットイオン注入領域８ｂを形成する。
【００３８】
次に、図１４に示すように、実施の形態１と同様にして第一領域Ａおよび第二領域Ｂのダミーゲート５ａの側面にシリコン窒化膜からなるスペーサー９を形成する。
さらに、第一領域Ａのダミーゲート５ａおよびスペーサー９をマスクとして、第一領域Ａのシリコン基板１の主面にＰ型不純物を含む拡散層１０ａをイオン注入により形成する。同様に、第二領域Ｂのシリコン基板１の主面にＮ型不純物を含む拡散層１０ｂをイオン注入により形成する。さらに、実施の形態１と同様に熱処理を行って、拡散層１０ａおよび拡散層１０ｂの不純物を活性化させる。
【００３９】
次に、図１５に示すように、シリコン基板１上に全面にＮｉ膜１８を１０〜２０ｎｍの膜厚で形成する。次に、図示しないが、窒素雰囲気中で４００℃〜５００℃のランプアニールを数十秒行うことにより、第一領域Ａの拡散層１０ａ、第二領域Ｂの拡散層１０ｂの表面をシリサイド化させる。そして、未反応のＮｉを除去することにより、図１６に示すように第一領域Ａの拡散層１０ａおよび第二領域Ｂの拡散層１０ｂの表面にシリサイド層１９を形成する。これにより、拡散層１０ａおよび拡散層１０ｂの抵抗を小さくすることができる。
【００４０】
次に、図示しないが、実施の形態１と同様にしてシリコン基板１上にダミーゲート５ａを覆う層間絶縁膜を形成する。そして、図１７に示すように、実施の形態１と同様にしてダミーゲート５ａの表面を露出させるように該層間絶縁膜を除去する。
【００４１】
次に、図１８に示すように、シリコン基板１上の第一領域Ａにおいて、ダミーゲート５ａ（図１７参照）を所要厚さ除去してゲート溝１３を形成するとともに、ゲート溝１３の底部にダミーゲート５ａの一部を残存させる。例えば、第二領域Ｂのダミーゲート５ａを覆うようにレジストパターン２３をリソグラフィにより形成する。これをマスクとして、図１７に示した第一領域Ａのダミーゲート５ａを所要の膜厚だけドライエッチングして、図１８に示すように、ゲート溝１３の底部に１０ｎｍ程度の残存ダミーゲート５ｂを形成する。
その後、図示しないが、レジストパターン２３を除去する。
【００４２】
次に、図１９に示すように、第一領域Ａにおいてゲート溝１３の残存ダミーゲート５ｂの上に第一金属膜１４を形成するとともに、シリコン基板１上の第二領域Ｂにおいてダミーゲート５ａの上に第一金属膜１４を形成する。例えば、実施の形態１と同様にして第一金属膜１４をシリコン基板１上に全面に形成することにより、第一領域Ａのゲート溝１３の残存ダミーゲート５ｂの上と、第二領域Ｂのダミーゲート５ａの上に、第一金属膜１４を２０ｎｍ程度形成する。
ここで、本実施の形態では第一領域ＡにＰＭＯＳの金属ゲート電極トランジスタを形成するので、実施の形態１と同様の理由により、第一金属膜としてＮｉ、Ｐｄ、Ｐｔなどの金属膜を形成すると好適である。逆にＮＭＯＳの金属ゲート電極トランジスタを形成する場合には、Ｔｉ、Ｚｒ、Ｈｆなどの金属膜が好適である。
【００４３】
次に、図示しないが、実施の形態１と同様の方法により、第一領域Ａにおいて残存ダミーゲート５ｂ（図１９参照）を第一金属膜１４とシリサイド化反応させて金属シリサイド膜を形成するとともに、第二領域Ｂにおいてダミーゲート５ａの表面を第一金属膜１４とシリサイド化反応させて、ダミーゲート５ａの表面に金属シリサイド膜を形成する。
さらに、実施の形態１と同様の方法により第一領域Ａおよび第二領域Ｂの未反応の第一金属膜を除去する。これにより、図２０に示すように、第一領域Ａのゲート溝１３の底部と、第二領域Ｂのダミーゲート５ａの表面に金属膜シリサイド膜１５を形成する。
【００４４】
次に、図２０に示したゲート溝１３を埋め込むように第二金属膜（不図示）を形成する。さらに、ゲート溝１３の外部に形成した該第二金属膜をＣＭＰなどにより除去する。これにより、図２１に示すように、ゲート溝１３（図２０参照）の底部に形成した金属シリサイド膜１５の上に、第二金属膜１６を形成する。
なお、実施の形態１と同様の理由により、第二金属膜としてＷ、Ａｌ、Ｃｕなどを用いると好適である。
【００４５】
このようにして、シリコン基板１上の第一領域Ａに、金属シリサイド膜１５および第二金属膜１６からなる金属ゲート電極を形成し、第二領域Ｂに、ダミーゲート５ａおよび金属シリサイド膜１５からなるシリコンゲート電極を形成することができる。
すなわち、第一領域Ａでは、ゲート電極の抵抗が低い金属ゲート電極を用いたトランジスタを形成することができる。一方、第二領域Ｂに形成するシリコンゲート電極は、内部回路のみならず、入出力回路、アナログ素子のいずれかに使用することができる。これにより、同一基板上に複数種類のトランジスタ又は素子を形成することができる。
【００４６】
以上説明したように、本実施の形態では、シリコン基板１上にゲート絶縁膜４を形成して、その上にシリコンを含むダミーゲート５ａを形成し、シリコン基板１上にダミーゲート５ａを覆う層間絶縁膜１２を形成するようにした。
そして、ダミーゲート５ａの表面を露出させるように層間絶縁膜１２を除去した後、シリコン基板１上の第一領域Ａにおいて、ダミーゲート５ａを所要厚さ除去してゲート溝１３を形成するとともに、ゲート溝１３の底部にダミーゲート５ａの一部を所定膜厚残存させ、ゲート溝１３の底部に残存ダミーゲート５ｂを形成するようにした。
次に、第一領域Ａにおいてゲート溝１３の残存ダミーゲート５ｂの上に第一金属膜１４を形成するとともに、シリコン基板１上の第二領域Ｂにおいてダミーゲート５ａの上に第一金属膜１４を形成するようにした。
さらに、第一領域Ａにおいて残存ダミーゲート５ｂを第一金属膜１４とシリサイド化反応させて金属シリサイド膜１５を形成するとともに、第二領域Ｂにおいてダミーゲート５ａの表面を第一金属膜１４とシリサイド化反応させてダミーゲート５ａの表面に金属シリサイド膜１５を形成するようにした。
【００４７】
このように形成することにより、同一基板上に複数種類のトランジスタ又は素子を形成することができる。また第一領域Ａ（金属ゲート電極を形成する領域）については、実施の形態１と同様の効果を得ることができる。
さらに、第一領域Ａの拡散層１０ａおよび第二領域Ｂの拡散層１０ｂの表面をシリサイド化するようにしたので、各拡散層の抵抗を小さくすることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図２】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図４】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図５】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図６】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図７】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図８】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図９】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１０】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図１１】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１２】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１３】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１４】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１５】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１６】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１７】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１８】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１９】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図２０】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図２１】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図２２】従来の半導体装置の製造方法を示す断面図。
【図２３】従来の半導体装置の製造方法を示す断面図。
【図２４】従来の半導体装置の製造方法を示す断面図。
【図２５】従来の半導体装置の製造方法を示す断面図。
【図２６】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
【００４９】
１  シリコン基板、２  素子分離、４ａ  ゲート絶縁膜（ゲート酸化膜）、５ａ  ダミーゲート、９  スペーサー、１０  拡散層、１１  ストッパー膜、１２ａ  層間絶縁膜、１３  ゲート溝、１４  第一金属膜、１５  金属シリサイド膜、１６  第二金属膜、１９  シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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