(57)【要約】【課題】電子装置が省電力モードにあるときに電子装置の全電力をほとんどシャットダウンすることができる省電力制御回路を有する電子装置を提供する。【解決手段】電力制御回路は、発振器パワー信号、クロックパワー信号及びデジタルパワー信号を発生する。発振器は、発振器クロック信号を発生し、発振器パワー信号に従って動作し又は遮断を行う。クロックパルス発生器は、発振器クロック信号に従って作動クロック信号を発生し、クロックパワー信号に従って動作し又は遮断を行う。マルチ−イネーブルモジュール２１０は、デジタルパワー信号に従ってデジタル回路２２１にデジタルクロック信号を送信し、選択信号に従うとともに作動クロック信号と発振器クロックのうちの一方に基づいてデジタルクロック信号を発生する。【選択図】図２
2005135368.tif 000002
【特許請求の範囲】
【請求項１】
デジタル回路を有する電子装置の省電力制御回路であって、
発振器パワー信号、クロックパワー信号及びデジタルパワー信号を発生する電力制御回路と、
発振器クロック信号を発生し、前記発振器パワー信号に従って動作し又は遮断を行う発振器と、
前記発振器クロック信号に従って作動クロック信号を発生し、前記クロックパワー信号に従って動作し又は遮断を行うクロックパルス発生器と、
前記デジタルパワー信号に従って前記デジタル回路にデジタルクロック信号を送信し、選択信号に従うとともに前記作動クロック信号と前記発振器クロックのうちの一方に基づいて前記デジタルクロック信号を発生するマルチ−イネーブルモジュールとを具えることを特徴とする省電力制御回路。
【請求項２】
前記電子装置が、前記発振器パワー信号、前記クロックパワー信号及び前記デジタルパワー信号のうちの少なくとも一つに従って動作し又は遮断を行うメモリを更に具え、前記メモリがフラッシュＲＯＭを具えることを特徴とする請求項１記載の省電力制御回路。
【請求項３】
前記マルチ−イネーブルモジュールが、
前記発振器クロック信号及び前記作動クロック信号を受信し、前記発振器クロック信号及び前記作動クロック信号の使用の際の選択信号に従って出力クロック信号を発生するマルチプレクサと、
前記出力クロック信号を受信するよう設定された第１入力端子、反転されたデジタルパワー信号を受信するよう設定された第２入力端子、及び前記デジタルクロック信号を出力する出力端子を有するＡＮＤゲートとを具えることを特徴とする請求項１記載の省電力制御回路。
【請求項４】
前記電子装置が、独立したリザーブ回路を具え、そのリザーブ回路が、本来前記デジタル回路に属し、前記デジタル回路が不作動であるときも動作を継続し、かつ、前記発振器クロック信号を受信することによって作動することを特徴とする請求項１記載の省電力制御回路。
【請求項５】
前記電子装置が省電力モードに入った後並びに種々の機能を実行するために前記デジタル回路及びリザーブ回路に対するクロック信号がもはや要求されないときに、前記発振器に対する電力を遮断することを特徴とする請求項４記載の省電力制御回路。
【請求項６】
デジタル回路を有する電子装置の省電力制御回路であって、
発振器クロック信号を発生する発振器と、
前記発振器クロック信号に従って作動クロック信号を発生するクロックパルス発生器と、
前記発振器クロック信号を受信するとともに前記発振器クロック信号の周波数をＮで除算して、分周クロック信号を生成し、Ｎを正の整数とする分周器と、
選択信号に従って前記発振器クロック信号、前記作動クロック信号及び前記分周クロック信号のうちの一つを用いて、デジタルクロック信号を発生するとともに前記デジタルクロック信号を前記デジタル回路に送信するマルチプレクサとを具えることを特徴とする省電力制御回路。
【請求項７】
前記電子装置がメモリを更に具えることを特徴とする請求項６記載の省電力制御装置。
【請求項８】
前記電子装置が、前記電子装置が省電力モードに入ったときにメモリアイドル信号を生成するマイクロ−プログラムモジュールを具え、前記マイクロ−プログラムモジュールが、前記デジタルクロック信号及び前記メモリアイドル信号に従って前記メモリの動作及び遮断を制御し、前記マイクロ−プログラムモジュールが、マルチプレクサ又はデジタル回路と組み合わせたマイクロ−プログラム制御ユニットを具えることを特徴とする請求項７記載の省電力制御回路。
【請求項９】
前記省電力モードを、スタンバイモード及びスリープモードから選択できるようにしたことを特徴とする請求項８記載の省電力制御回路。
【請求項１０】
前記マルチプレクサが、少なくとも、
前記電子装置が通常の動作モードに入るときに前記デジタルクロック信号を発生するよう前記作動クロック信号を使用する機能と、
前記電子装置がスタンバイモードに入るときに前記デジタルクロック信号を発生するよう前記発振器クロック信号を使用する機能と、
前記電子装置がスリープモードに入るときに前記デジタルクロック信号を発生するよう前記分周クロック信号を使用する機能とを実行することを特徴とする請求項９記載の省電力制御回路。
【請求項１１】
デジタル回路を有する電子装置の電力消費を低減する省電力方法であって、前記デジタル回路が、通常、作動クロック信号から取得したデジタルクロック信号によって起動され、
クロックパワー信号をイネーブルして、前記作動クロック信号の発生を中断するステップと、
デジタルパワー信号をイネーブルして、前記デジタルクロック信号の発生を中断するステップと、
前記作動クロック信号を再び用いて、外部イベントの発生を検出した後に前記デジタルクロック信号を発生し、前記デジタル回路を通常の動作に戻すステップとを具えることを特徴とする省電力方法。
【請求項１２】
前記電子装置が、前記クロックパワー信号と前記デジタルパワー信号からなる群から選択した信号を送信することによって遮断されるメモリを具え、前記メモリをフラッシュＲＯＭとしたことを特徴とする請求項１１記載の省電力方法。
【請求項１３】
前記作動クロック信号の変わりに発振器クロック信号を使用して、前記デジタルクロック信号を発生するとともに、前記作動クロック信号の生成を中断するステップを更に具え、
前記作動クロック信号が、前記発振器クロック信号の周波数より高い周波数を有し、前記発振器クロック信号の生成を、前記発振器パワー信号をイネーブルすることによって中断しうることを特徴とする請求項１１記載の省電力方法。
【請求項１４】
前記デジタル回路内に全ての回路を収集することによってリザーブ回路を構築し、前記リザーブ回路が、前記デジタル回路に対する前記デジタルクロック信号の送信が中断された後でも前記リザーブ回路の作動を要求するようにしたステップと、
前記デジタルクロック信号を前記リザーブ回路に再送出し、前記リザーブ回路が通常の動作を継続し、前記デジタルクロック信号の送信を中断して前記デジタル回路を遮断するステップとを更に具えることを特徴とする請求項１１記載の省電力方法。
【請求項１５】
前記電子装置を通常の動作モードに戻すステップが、
前記デジタルパワー信号を無効にして前記デジタルクロック信号を生成するステップと、
前記クロックパワー信号を無効にして前記作動クロック信号を生成するステップと、
前記作動クロック信号を選択して前記デジタルクロック信号を生成し、前記デジタル回路が通常の動作を行うようにしたステップとを具え、
前記電子装置がメモリを具え、前記デジタルクロック信号及び前記作動クロック信号の生成とともに前記メモリをターンオンするように信号を送信することを特徴とする請求項１４記載の省電力方法。
【請求項１６】
前記発振器クロック信号の生成後に前記電子装置を通常の動作モードに戻すステップが、
前記発振器パワー信号を無効にして、前記発振器クロック信号をイネーブルするステップと、
前記クロックパワー信号を無効にし、前記発振器クロック信号に従って前記作動クロック信号を生成するステップと、
前記デジタルパワー信号を無効にするとともに前記作動クロック信号を選択して、前記デジタルクロック信号を生成するステップとを具え、
前記電子装置がメモリを具え、前記発振器パワー信号、前記クロックパワー信号及び前記デジタルパワー信号の無効とともに前記メモリをターンオンするように信号を送信することを特徴とする請求項１３記載の省電力方法。
【請求項１７】
デジタル回路を有する電子装置の電力消費を低減する省電力方法であって、前記デジタル回路が、通常、作動クロック信号から取得したデジタルクロック信号によって起動され、
発振器クロック信号の周波数を正の整数Ｎで除算して、分周クロック信号を生成し、前記発振器クロック信号が、前記作動クロック信号より低い周波数を有し、
前記電子装置の状態に従うとともに、前記発振器クロック信号と前記分周クロック信号のうちの一つを用いて前記デジタルクロック信号を生成し、前記電子装置がスタンバイモードに入ったときに前記発振器クロック信号を選択し、前記電子装置がスリープモードに入ったときに前記分周クロック信号を選択するステップとを具えることを特徴とする省電力方法。
【請求項１８】
メモリをパワーダウンするために前記デジタルクロック信号に従ってメモリアイドル信号を発生し、前記メモリをフラッシュＲＯＭとすることを特徴とする請求項１７記載の省電力方法。
【請求項１９】
前記電子装置がスタンバイモードとスリープモードのうちの一方に入った後に前記作動クロック信号の発生を中断することを特徴とする請求項１７記載の省電力方法。
【請求項２０】
外部イベント検出後に前記電子装置を通常の動作モードに戻すステップが、
前記電子装置が前記スタンバイモードのときに、
前記発振器クロック信号に従って作動クロックパルスの生成を再開するとともに、前記作動クロック信号を選択して前記デジタルクロック信号を再生し、前記デジタル回路が通常の動作を行えるようにし、前記電子装置がメモリを具え、前記作動クロック信号及び前記デジタルクロック信号の発生とともに前記メモリをパワーオンするよう信号を送信し、
前記電子装置が前記スリープモードのときに、
前記発振器クロック信号を再生し、前記発振器クロック信号に従って前記作動クロック信号を再生し、前記作動クロック信号を選択して前記デジタルクロック信号を再生し、前記デジタルクロック信号が通常の動作を行えるようにし、前記電子装置がメモリを具え、前記発振器クロック信号、前記作動クロック信号及び前記デジタルクロック信号の発生とともに前記メモリをパワーオンするよう信号を送信することを特徴とする請求項１７記載の省電力方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、省電力制御回路及びその方法に関する。特に、本発明は、電子装置の省電力制御回路及びその方法に関する。
【背景技術】
【０００２】
図１は、従来の電子装置（例えば、集積回路又はアプリケーション仕様の集積回路）の電力制御回路を示す線形的なブロック図である。図１に示すように、電子装置は電力制御回路１０１を有する。電力制御回路１０１は、クロックパルス発生回路１０３を制御するためにデジタルクロック信号ＤＣＬＫを受信する。クロックパルス発生回路１０３は複数のクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３及びＣＬＫ４を発生し、これらは、種々の主要な集積回路チップ（例えば、デジタル回路）１０５，１０７，１０９及び１１１に送信される。電子装置が（スタンバイ又はスリープモードのような）省電力モードに入ると、電力制御回路１０１は、クロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ４の送信を中断するようクロックパルス発生回路１０３を制御し、ＩＣチップに対する給電を一時的にシャットダウンして電力をセーブする。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の電力制御回路は複数の不都合を有する。電子装置がスタンバイ又はスリープモードに入ると、ＩＣチップに対する給電を、ＩＣチップに進行する全てのクロック信号を中断することによってのみ遮断することができる。さらに、電力制御回路１０１が外部信号を受信する必要があり、デジタルクロック信号ＤＣＬＫを瞬時的に中断することができないので、電力制御回路１０１に対する給電を維持する必要がある。したがって、電流の更なる低減が阻害される。
【０００４】
さらに、従来の電子装置のほとんどは、通常の（デジタル又はアナログ）回路とは別に種々のＩＣチップの動作をアシストする他のメモリユニットを有する。しかしながら、ＳＲＡＭのみが、それ自身によって電力を遮断する自動的な電力シャットダウン設計を有する。フラッシュＲＯＭを具える他のタイプのメモリは、自己切替設計を有さず、その結果、これらの装置を、外部装置の助けによってターンオン又はオフする必要がある。したがって、図１に示すようなクロック信号回路によって制御できるＩＣチップとは異なり、メモリユニットを制御するために、特別な回路を電力制御回路内に設定する必要がある。すなわち、複雑な回路設計を導入する必要があり、製造コストが高くなる。
【０００５】
したがって、本発明は、電子装置が省電力モードにあるときに電子装置の全電力をほとんどシャットダウンすることができる省電力制御回路を有する電子装置を提供する。さらに、種々のＩＣチップをシャットダウンする回路を、記憶装置をシャットダウンするのに用いることができるので、記憶装置をシャットダウンする特別な回路を必要としない。
【課題を解決するための手段】
【０００６】
本発明は、電子装置用の省電力制御回路を提供する。電子装置は内部デジタル回路を有する。省電力制御回路は、電力制御回路と、発振器と、クロックパルス発生器と、マルチイネーブルモジュールとを具える。電力制御回路は、クロック信号によって起動されない。さらに、電力制御回路は、発振電力信号を発振器に供給し、クロック電力信号をクロックパルス発生器に供給し、かつ、デジタル電力信号をマルチイネーブルモジュールに供給して、それぞれの起動又はシャットダウンを制御する。発振器及びクロックパルス発生器に対する電力は、発振器電力信号及びクロック電力信号に基づいて遮断される。さらに、発振器は、発振器クロック信号をクロックパルス発生器に供給し、クロックパルス発生器は、発振器クロック信号に基づいて作動クロック信号を生成する。マルチイネーブルモジュールは、作動クロック信号と発振器クロック信号のいずれを使用するかを選択する選択信号を利用して、デジタルクロック信号を生成する。デジタルクロック信号は、デジタル電力信号に基づいてデジタル回路に送信される。外部で発生した信号を、電力制御回路をウェークアップするのに用いる。さらに、クロック信号をターンオフした後に停止することができないデジタル回路の部分を、独立したリザーブ回路として別に設定し、発振器クロック信号を受信するために特に発振器に結合される。さらに、電力制御回路は、発振器電力信号と、クロック電力信号と、デジタル電力信号のうちの少なくとも一つを、デジタル回路とともに動作する（フラッシュＲＯＭのような）メモリに送信する。したがって、メモリの動作又はシャットダウンを、電力制御回路を通じて制御することができる。本発明において、マルチイネーブルモジュールを、マルチプレクサ及びＡＮＤゲートを用いて構成することができる。
【０００７】
本発明は、他の電子装置用省電力制御回路も提供する。電子装置は外部デジタル回路を有する。省電力制御回路は、発振器と、クロックパルス発生器と、分周器と、マルチプレクサとを具える。発振器は、発振器クロック信号を分周器及びクロックパルス発生器に供給する。クロックパルス発生器は、発振器クロック信号に基づいて作動クロック信号を発生する。分周器は、受信した発振器クロック信号の周波数をＮ（正の整数）で除算して、分周されたクロック信号を生成する。マルチプレクサは、発振器クロック信号、作動クロック信号、又は分周されたクロック信号を選択信号に基づいて選択して、デジタル回路に対するデジタルクロック信号を生成する。さらに、マルチプレクサ又はデジタル回路は、（フラッシュＲＯＭのような）メモリに信号を送信することができ、そのメモリは、メモリの動作又はシャットダウンを制御するためにデジタル回路とともに動作する。
【０００８】
本発明は、電子装置の電力消費を減少する方法も提供する。電子装置は、通常の動作中にデジタルクロック信号を受信するデジタル回路を有する。通常の動作中、電子装置は、作動クロック信号を用いて、デジタルクロック信号を生成する。省電力方法は、少なくとも、作動クロック信号の代わりに発振器クロック信号を用いたデジタルクロック信号の発生を具える。作動クロック信号は、発振器クロック信号より上の周波数を有する。クロックパワー信号は、発振器クロック信号の発生を中断するようイネーブルされる。その後、デジタル電力信号は、デジタルクロック信号の発生を中断するようイネーブルされる。外部イベントは発振器クロック信号を再起動して、電子装置が通常動作に戻る。さらに、イネーブル信号をメモリにも送信することができ、メモリはデジタル回路とともに動作し、デジタルクロック信号の生成が中断されると、メモリへの電力が遮断される。さらに、通常の動作に対するデジタルクロック信号の連続的な受信を要求するデジタル回路の一部を、独立したリザーブ回路として別に設定することができる。したがって、発振器クロック信号を維持する間のデジタルクロック信号の遮断によって、リザーブ回路の動作を終了することなくデジタル回路をシャットダウンする。
【０００９】
本発明は、電子装置の電力消費を減少する他の方法も提供する。電子装置は、通常の動作中にデジタルクロック信号を受信するデジタル回路を有する。通常の動作中、電子装置は、作動クロック信号を用いてデジタルクロック信号を生成する。省電力方法は、少なくとも、発振器クロック信号の周波数のＮ（正の整数）の除算による、分周されたクロック信号を生成を具える。発振器クロック信号は、作動クロック信号より低い周波数を有する。電子装置の動作によれば、作動クロック信号又は分周されたクロック信号を用いて、デジタル回路に対するデジタルクロック信号を生成する。当然、外部イベントは、発振器クロック信号を再起動して、電子装置が通常の動作に戻る。さらに、電子装置が（フラッシュＲＯＭのような）メモリを有する場合、分周されたクロック信号に基づく信号を送信して、メモリ電力を遮断する。
【発明の効果】
【００１０】
簡潔に説明すると、本発明による電力制御回路は、クロック信号で起動する回路ではない。したがって、電力制御回路は、電子装置が省電力モードであるときにデジタルクロック信号の生成を中断することができ、その結果、多くの電力をセーブすることができる。さらに、省電力モードでシャットダウンすることができない（例えば、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）のリフレッシュ動作）電子装置内の回路を、独立したリザーブ回路として別に設定し又は直接デジタル回路から低周波クロック信号を受信するよう特別に設定することができる。いずれの場合も、電力エネルギーをセーブすることができる。さらに、省電力モードでデジタル回路をシャットダウンする信号を直接用いて、メモリ電力を遮断するとともに更に高い電力効率レベルに到達することができる。
【発明を実施するための最良の形態】
【００１１】
図２は、本発明の好適な実施の形態による電子装置の内側の省電力制御回路を示す線形的なブロック図である。図２に示すように、省電力制御回路は、電力制御回路２０１と、発振器（ＯＳＣ）２０３と、クロックパルス発生器２０５と、リザーブ回路２０７と、マルチイネーブルモジュール２１０とを具える。電力制御回路２０１は、発信機（ＯＳＣ）２０３及びクロックパルス発生器２０５に信号を送信する。電子装置がフラッシュＲＯＭ２２３を具える場合、信号はフラッシュＲＯＭ２２３（例えば、フラッシュＲＯＭのチップ選択端子ＣＳ）にも送信される。電力制御回路２０１は、信号を（例えばインバータ２１を通じて）、マルチイネーブルモジュール２１０に送信する。リザーブ回路２０７は、スリープモードのように動作を中断できないデジタル回路２２１の内側に回路の一部を有し、それをデジタル回路２２１に結合する。さらに、電力制御回路２０１は、外部イベントを検出する端子も有し、その結果、電子装置は、省電力モードからウェークアップすることができる。
【００１２】
通常の動作モードにおいて、発振器２０３は、発振器クロック信号ＣＬＫ１をクロックパルス発生器２０５及びマルチイネーブルモジュール２１０に送信する。発振器クロック信号ＣＬＫ１によれば、クロックパルス発生器２０５は、作動クロック信号ＣＬＫ２をマルチイネーブルモジュール２１０に送信する。マルチイネーブルモジュール２１０は、電力制御回路２０１によって供給されたデジタル電力信号Ｖ１に基づいて、デジタルクロック信号ＤＣＬＫをデジタル回路２２１に送信する。デジタル回路２０１は、デジタルクロック信号ＤＣＬＫに従って動作する。本実施の形態において、マルチイネーブルモジュール２１０を、マルチプレクサ２１２及びＡＮＤゲート２１４を互いに接続することによって構成することができる。マルチプレクサ２１２は、発振器クロック信号ＣＬＫ１又は作動クロック信号ＣＬＫ２を選択し、外部からトリガがかけられた選択ＳＥＬ信号に従って、ＡＮＤゲート２１４に対する出力クロック信号ＣＬＫ３を生成する。ＡＮＤゲート２１４は、電力制御回路２０１からのデジタル電力信号Ｖ１がイネーブルされたか否かに従ってデジタルクロック信号ＤＣＬＫをデジタル回路２２１に出力する。
【００１３】
本実施の形態において、電子装置が、スタンバイモードやスリープモードのような省電力モードに入ると、マルチプレクサ２１２は、発振器２０３によって生成された発振クロック信号ＣＬＫ１を選択して、他の発振クロック信号ＣＬＫ３を発生する。その間、電力制御回路２０１は、クロック電力信号Ｖ２をイネーブルしてクロックパルス発生器２０５をシャットダウンし、その結果、作動クロック信号ＣＬＫ２の生成を中断する。その後、電力制御回路２０１はデジタル電力信号Ｖ１をイネーブルして、ＡＮＤゲートを不作動状態にするとともに、任意のデジタルクロック信号ＤＣＬＫの出力を防止する。デジタルクロック信号ＤＣＬＫを設けることなく、デジタル回路２２１に対する電力がセーブされる。この状態において、ダイナミックメモリのリフレッシのようにクロック信号なしで動作することができないデジタル回路２２１の任意の回路が存在する場合、回路は、分離されるとともにリザーブ回路２０７に保持される（明らかに、そのような回路を複製できないが、回路の重複となる）。リザーブ回路２０７は、発振器２０３から発振器信号ＣＬＫ１を受信することによって通常の動作を継続する（したがって、発振器２０３はシャットダウンする必要がない。）。さらに、電力制御回路２０１がデジタル電力信号Ｖ１をイネーブルする際にフラッシュＲＯＭ２２３のチップ選択端子ＣＳを不作動状態にすることができ、その結果、フラッシュＲＯＭに対する電力も遮断することができる。
【００１４】
さらに、デジタル回路２２１の内側の全ての機能的な回路が省電力モードで動作することができる場合、デジタル回路２２１を完全にパワーダウンすることができる。この場合において、電力制御回路２０１は、発振器電力信号Ｖ３をイネーブルして発振器２０３をシャットダウンすることができ、その結果、発振器クロック信号ＣＬＫ１はもはや生成されない。さらに、誰かが電子装置又は外部装置のキーボードを押すような外部イベントが、データ交換を要求する場合、非同期で制御された電力制御回路２０１は、ウェークアップ信号を受信する。その後、電力制御回路２０１は、発振器２０３及びクロックパルス発生器２０５を再駆動するよう信号送信し、その結果、電子装置は通常の状態に戻る。
【００１５】
本実施の形態において、電力制御回路２０１は、任意の外部クロック信号なしで動作することができる。省電力モードにおいて、リザーブ回路２０７が動作を継続する必要があるとしても、発振器クロック信号ＣＬＫ１しか必要とならない。発振器クロック信号ＣＬＫ１は、作動クロック信号ＣＬＫ２及びデジタルクロック信号ＤＣＬＫより著しく低い作動周波数を有する。したがって、発振器２０３の消費電力は非常に小さくなる。デジタル回路２２１を完全にシャットダウンできる場合、発振器２３０は、発振器クロック信号ＣＬＫ１の生成を中断することができ、その結果、消費される電力が幾分低くなる。さらに、電子装置の内側にあるフラッシュＲＯＭ２２３によって消費される電力も考慮することができる。電子装置が省電力モードにある場合、発振器電力信号Ｖ３、クロック電力信号Ｖ２又はデジタル電力信号Ｖ１をフラッシュＲＯＭ２２３に伝送してメモリをシャットダウンし、電力エネルギーの一部をセーブすることができる。本実施の形態において、電力制御回路２０１は、発振器２０３又はクロックパルス発生器２０５を制御するために同一タイプの信号を利用して、フラッシュＲＯＭ２２３をシャットダウンする。他のセットの回路を設計する必要がないので、そのような省電力制御回路の実現コストが低くなる。当然、本実施の形態は、フラッシュＲＯＭに限定されず、入力信号は、メモリのチップ選択端子に限定されない。
【００１６】
本実施の形態において、フラッシュＲＯＭに対する給電は、デジタル電力信号Ｖ１をイネーブルしてチップ選択ＣＳ端子を不作動状態にすることによって遮断される。しかしながら、これは、唯一のあり得る設計ではない。フラッシュＲＯＭ２２３に対する電力を遮断するためにクロック電力信号Ｖ２又は発振器電力信号Ｖ３を用いる回路も許容される。回路設計の専門家は、各々のケースにおける実際の状況に適合するよう必要な調整を行うことができる。
【００１７】
図３Ａは、本発明の好適な実施の形態による電子装置内のエネルギーセーブのステップを示すフローチャートである。図６Ａは、本発明の好適な実施の形態によるコンパクトディスクの内側の省電力制御回路の種々のタイミング信号を示す図である。上記実施の形態によれば、本発明は、図３Ａ，６Ａに示すように、コンパクトディスクのような電子装置の電力消費を低減する方法を提供することができる。先ず、ステップＳ３０１において、選択信号ＳＥＬが時間Ｔ１でイネーブルされ、発振器クロック信号ＣＬＫ１を用いながらデジタルクロック信号ＤＣＬＫを生成する。ステップＳ３０３において、クロックパワー信号Ｖ２が時間Ｔ２でイネーブルされて、作動クロック信号ＣＬＫ２の発生を中断する。ステップＳ３０５において、デジタルパワー信号Ｖ１を時間Ｔ３でイネーブルして、デジタルクロック信号ＤＣＬＫの発生を中断する。その後、電子装置は省電力モードに入る。ステップＳ３０７において、外部イベントが時間Ｔ４で生じ、デジタルパワー信号Ｖ１が時間Ｔ４で無効にされ、クロックパワー信号Ｖ２が時間Ｔ５で無効にされ、選択信号ＳＥＬが時間Ｔ６で無効にされて、電子装置が通常の動作に戻る。不安定な信号の影響を防止するために、（特に信号をオンに切り替えるときに）次の信号をオン又はオフに切り替えることができるようになる前に、信号を（固定値又は零の値に）安定化することができる。さらに、クロックリセット信号ＲＳＴＣＫＧをクロックパワー信号Ｖ２とともにイネーブルして、作動クロック信号ＣＬＫ２を、同期をとりながらリセットする。
【００１８】
図３Ｂは、本発明の好適な実施の形態による電子装置内のエネルギーセーブのサブステップを示すフローチャートである。図２，３Ｂ，６Ａに示すように、デジタルパワー信号がステップＳ３１１でイネーブルされると、通常の動作に対するデジタルクロック信号ＤＣＬＫを要求する（データリフレッシュ動作）任意の回路（例えば、ダイナミックランダムアクセスメモリ）が存在するか否かを決定するアセスメントを実行する。デジタルクロック信号ＤＣＬＫを要求する回路が存在する場合、リザーブ回路２０７が発振器クロック信号ＣＬＫ１の受信を継続するとともに、クロック信号を要求するデジタル回路２２１の内側の機能を実行するために、ステップＳ３１１を実行する。デジタルクロック信号ＤＣＬＫを要求する回路が存在しない場合、発振器パワー信号Ｖ３をイネーブルするとともに発振器クロック信号ＣＬＫ１の発生を中断するために、ステップＳ３１５を実行する。さらに、デジタルパワー信号Ｖ１がイネーブルされたときにステップＳ３１７を実行して、デジタルパワー信号Ｖ１、クロックパワー信号Ｖ２及び／又は発振器パワー信号Ｖ３をフラッシュＲＯＭ２２３に送信し、電力を遮断する。
【００１９】
図３Ｃは、本発明の好適な実施の形態により省電力モードの電子装置が通常の動作モードに戻るステップを示すフローチャートである。図６Ｂは、本発明の好適な実施の形態によるコンパクトディスクの内側の他の省電力制御回路の種々のタイミング信号を示す図である。図２，３Ｃ，６Ｂに示すように、省電力モードから通常の動作モードに戻るよう電子装置に呼びかける外部イベントが時間Ｔ６で生じる場合、電力制御回路２０１はウェークアップ信号を取り出す。その後、ステップＳ３２１で発振器パワー信号Ｖ３を無効にするとともに発振器クロック信号ＣＬＫ１を再発生する。発振器クロック信号ＣＬＫ１が安定化された後、発振器クロック信号ＣＬＫ１に従ってクロックパワー信号Ｖ２を無効にするとともに作動クロック信号ＣＬＫ２を再生するために、ステップＳ３２３が実行される。本実施の形態において、クロックリセット信号ＲＳＴＣＫＧを同時に無効にして、作動クロック信号ＣＬＫ２を再発生する。作動クロック信号ＣＬＫ２を安定化した後、デジタルパワー信号Ｖ１を時間Ｔ８で無効にしてステップＳ３２５を実行し、デジタルクロック信号ＤＣＬＫを、作動クロック信号ＣＬＫ２に従って生成する。最後に、ステップＳ３２７において、フラッシュＲＯＭ２２３に対する電力を戻す。
【００２０】
図３Ｄは、本発明の好適な実施の形態により省電力モードの電子装置が通常の動作モードに戻る他のステップを示すフローチャートである。図２、３Ｄ及び６Ａに示すように、外部イベントが時間Ｔ４で発生する場合、デジタル制御回路２０１は、同様にしてウェークアップ信号を受信する。しかしながら、電子装置の発振器パワー信号Ｖ３がイネーブルされなかった場合、デジタルパワー信号Ｖ１を時間Ｔ４で無効にするためにステップＳ３３１を実行し、デジタルクロック信号ＣＬＫ３を、発振器クロック信号ＣＬＫ１に従って発生させる。デジタルクロック信号ＣＬＫ３が安定化されると、時間Ｔ５でクロックパワー信号Ｖ２を無効にするとともに作動クロック信号ＣＬＫ２を発生するようステップＳ３３３を実行する。同様に、クロックリセット信号ＲＳＴＣＫＧを同時に無効にする。作動クロック信号ＣＬＫ２が安定した後、選択信号ＳＥＬを無効にするとともに作動クロック信号ＣＬＫ２を使用するためにステップＳ３３５を実行して、デジタルクロック信号ＣＬＫ３を発生する。その結果、デジタル回路２２１は通常の動作に戻る。
【００２１】
図４Ａは、本発明の他の実施の形態による電子装置の省電力制御回路のブロック図である。図４Ａに示すように、発振器（ＯＳＣ）４０１は、発振器クロック信号ＣＬＫ１を分周器４０５、マルチプレクサ４０７及びクロックパルス発生器４０３に送信する。分周器４０５は、発振器クロック信号ＣＬＫ１に従って分周クロック信号ＣＬＫ３をマルチプレクサ４０７に送信する。クロックパルス発生器４０３は、発振器クロック信号ＣＬＫ１に従って作動クロック信号ＣＬＫ２をマルチプレクサ４０７に送信する。マルチプレクサ４０７は、作動クロック信号ＣＬＫ２又は分周クロック信号ＣＬＫ３を用いて、デジタル回路４０９に送信するためのデジタルクロック信号ＤＣＬＫを発生する。デジタル回路４０９もフラッシュＲＯＭ４１１に結合される。
【００２２】
図４Ａに示す電子装置の省電力モードは、スタンバイモード及びスリープモードを具える。電子装置がスタンバイモードに入ると、セレクト信号ＳＥＬがマルチプレクサ４０７を始動させ、発振器クロック信号ＣＬＫ１を用いてデジタルクロック信号ＤＣＬＫを発生する。さらに、スタンバイモードにおいて、マルチプレクサ４０７（又はデジタル回路４０９）は、クロックパルス発生器４０３への電力を遮断するために信号送信を行う。マルチプレクサ４０７（又はデジタル回路４０９）は、デジタル回路４０９にリンクされたフラッシュＲＯＭ４１１（明らかに、外部信号に従って電力を遮断することができる任意のメモリとすることもできる。）への電力を遮断するために信号送信を行ってもよい。
【００２３】
図４Ｂは、本発明の他の実施の形態によるマイクロプログラムモジュールのブロック図である。図４Ｂに示すように、本実施の形態は、フラッシュＲＯＭ４１１をパワーダウンするためにマイクロプログラムモジュール４２０も設ける。さらに、マイクロプログラムモジュール４２０を、（図４Ａに示すような）デジタル回路４０９、（図示しない）マルチプレクサ４０７又は他の場所に収容することができる。マイクロプログラムモジュール４２０は、例えば、８０５１単一チップマイクロ−プログラム制御ユニット４２１を具える。電子装置がスタンバイモードに入ると、マイクロプログラム制御ユニット４２１は、デジタルクロック信号ＤＣＬＫのようなクロック信号をフラッシュＲＯＭ４１１に送信してフラッシュＲＯＭ４１１に対する電力を遮断するまで、マイクロプログラムユニットに基づいてメモリアイドル信号ＩＤＬＥを送信することができる。その間、メモリアイドル信号ＩＤＥＬを、インバータ４１を通過した後にＡＮＤゲート４２２の入力端子に送信することもできる。ＡＮＤゲート４２２の他の入力端子は、デジタルクロック信号ＤＣＬＫを取り出す。メモリアイドル信号ＩＤＬＥに従って、ＡＮＤゲート４２２は、制御信号Ｖ４がイネーブルされてマイクロプログラム制御ユニット４２１への電力が遮断されたか否かを決定する。マイクロ−プログラム制御ユニット４２１の一主要態様では、マイクロ−プログラム制御ユニット４２１がパワーダウンしたときにメモリアイドル信号ＩＤＬＥを遮断信号ＩＮＴによって無効にする。メモリアイドル信号が一度無効にされると、マイクロ−プログラム制御ユニット４２１及びフラッシュＲＯＭ４１１に対する電力がオンに戻される。すなわち、外部イベントにより開始される遮断信号ＩＮＴによって、フラッシュＲＯＭ４１１への給電が再開される。
【００２４】
電子装置がスリープモードに入ると、選択信号ＳＥＬは、図４Ａに示すマルチプレクサ４０７を始動させ、分周器４０３からの分周クロック信号ＣＬＫ３を用いてデジタルクロック信号ＤＣＬＫを発生する。その後、クロックパルス発生器４０３が遮断される。分周信号ＣＬＫ３は、発振器クロック信号ＣＬＫ１の周波数を正の整数Ｎで除算することによって得られる周波数を有する。さらに、デジタル回路４０９（又はマルチプレクサ４０７）は、フラッシュＲＯＭ４１１に対する電力を遮断する上記マイクロ−プログラムモジュール４２０と同様な機構を有する。
【００２５】
本実施の形態において、電子装置がスタンバイモードとスリープモードのいずれであるかは関係なく、デジタル回路４０９によって受信されたデジタルクロック信号ＤＣＬＫの周波数は、比較的低い。電子装置が省電力モードで動作するとき、フラッシュＲＯＭに対する電力を上記実施の形態のようにすることができる。したがって、本実施の形態による省電力モードにおける電子装置の電力消費は、極めて小さい。
【００２６】
図５Ａは、本発明の他の実施の形態による電素装置のエネルギーをセーブするステップを示すフローチャートである。図６Ｃは、本発明の他の実施の形態によるコンパクトディスクの内側の省電力制御回路の種々のタイミング信号を示す図である。図４Ａ，５Ａ，６Ｃに示すように、ステップＳ５１０は、発振器クロック信号ＣＬＫ１をＮで除算するようステップＳ５１０を実行して、分周クロック信号ＣＬＫ３を発生する。ここで、Ｎを正の整数とする。その後、電子装置の状態に従って、発振器クロック信号ＣＬＫ１又は分周クロック信号ＣＬＫ３を選択するためにステップＳ５２０を実行して、デジタルクロック信号ＤＣＬＫを発生する。本発明の電子装置がスタンバイモード又はスリープモードにあるときにステップＳ５３０で外部イベントが生じる場合、電子装置は、通常の動作モードに戻る。さらに、省電力方法は、図６Ｃに示すように時間Ｔ３でメモリアイドル信号ＩＤＬＥを開始して、フラッシュＲＯＭ４１１に対する電力を遮断してもよい。
【００２７】
図４Ａ，５Ａに示すように、電子装置がステップＳ５２０でスタンバイモードにあるときに、ステップＳ５２２が実行され、発振器クロック信号ＣＬＫ１を用いてデジタルクロック信号ＤＣＬＫを発生する。その後、ステップＳ５２４を実行して、作動クロック新のグＣＬＫ２の発生を中断する。
【００２８】
図５Ａ，６Ｃに示すように、電子装置がスリープモードにあるとき、時間Ｔ１で選択信号ＳＥＬをイネーブルするためにステップＳ５２６を実行し、分周クロック信号ＣＬＫ３を用いて、デジタルクロック信号ＤＣＬＫを発生する。その後、時間Ｔ２でクロックパワー信号ＰＤＣＫＧ及びクロックリセット信号ＲＳＴＣＫＧをイネーブルするためにステップＳ５２８を実行して、作動クロックパルスＣＬＫ２の発生を中断する。
【００２９】
図５Ｂは、本発明の他の実施の形態による省電力モードの電子装置を通常の動作モードに戻すステップを示すフローチャートである。図５Ｂ，５Ｃに示すように、電子装置がスタンバイモード又はスリープモードにあるときに外部イベントが発生すると、遮断信号ＩＮＴが時間Ｔ４で発生する。ステップＳ５４１において、遮断信号ＩＮＴは、メモリアイドル信号ＩＤＬＥを無効にするとともに、電力をフラッシュＲＯＭに戻す。その後、ステップＳ５４３において、クロックパワー信号ＰＤＣＫＧ及びクロックリセット信号ＲＳＴＣＫＧが時間Ｔ５で無効にされて、作動クロック信号ＣＬＫ２が、発振器クロック信号ＣＬＫ１に従って再発生する。作動クロック信号ＣＬＫ２が安定にされた後、ステップＳ５４５において、選択信号ＳＥＬが時間Ｔ６で無効にされ、作動クロック信号ＣＬＫ２を用いてデジタルクロック信号ＤＣＬＫを発生し、デジタル回路４０９が通常の動作に戻る。
【００３０】
本発明は、上記実施の形態に限定されるものではなく、幾多の変更及び変形が可能である。
【図面の簡単な説明】
【００３１】
【図１】従来のコンパクトディスク装置の電力制御回路を示す線形ブロック図である。
【図２】本発明の好適な実施の形態による電子装置の内側の省電力制御回路を示す線形的なブロック図である。
【図３Ａ】本発明の好適な実施の形態による電子装置内のエネルギーセーブのステップを示すフローチャートである。
【図３Ｂ】本発明の好適な実施の形態による電子装置内のエネルギーセーブのサブステップを示すフローチャートである。
【図３Ｃ】本発明の好適な実施の形態により省電力モードの電子装置が通常の動作モードに戻るステップを示すフローチャートである。
【図３Ｄ】本発明の好適な実施の形態により省電力モードの電子装置が通常の動作モードに戻る他のステップを示すフローチャートである。
【図４Ａ】本発明の他の実施の形態による電子装置の省電力制御回路のブロック図である。
【図４Ｂ】本発明の他の実施の形態によるマイクロプログラムモジュールのブロック図である。
【図５Ａ】本発明の他の実施の形態による電素装置のエネルギーをセーブするステップを示すフローチャートである。
【図５Ｂ】本発明の他の実施の形態による省電力モードの電子装置を通常の動作モードに戻すステップを示すフローチャートである。
【図６Ａ】本発明の好適な実施の形態によるコンパクトディスクの内側の省電力制御回路の種々のタイミング信号を示す図である。
【図６Ｂ】本発明の好適な実施の形態によるコンパクトディスクの内側の他の省電力制御回路の種々のタイミング信号を示す図である。
【図６Ｃ】本発明の他の実施の形態によるコンパクトディスクの内側の省電力制御回路の種々のタイミング信号を示す図である。
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図４Ａ】
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【図４Ｂ】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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