(57)【要約】  【課題】半導体素子に特別な構成を要求することなく、半導体素子を回路基板に実装した後に、異方性導電膜による接続抵抗値を容易に測定可能な半導体装置を提供する。【解決手段】電気接続用バンプ１２を有する半導体素子と、半導体素子がバンプを介して実装された回路基板１６とを備え、回路基板上に形成された配線パターンとバンプとが、それらの間に介在させた異方性導電膜１０ａにより接続されている。回路基板上に、一個のバンプに対応させて一対の接続抵抗測定用の配線パターン１５ａ，１５ｂが先端部相互間に間隙を設けて配置され、接続抵抗測定用の配線パターンの先端部は各々、対応するバンプの一部領域に異方性導電膜を介在させて接続されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電気接続用バンプを有する半導体素子と、前記半導体素子が前記バンプを介して実装された回路基板とを備え、前記回路基板上に形成された配線パターンと前記バンプとが、それらの間に介在させた異方性導電膜により接続された半導体装置において、
前記回路基板上に、一個の前記バンプに対応させて一対の接続抵抗測定用の配線パターンが先端部相互間に間隙を設けて配置され、前記接続抵抗測定用の配線パターンの先端部は各々、対応する前記バンプの一部領域に前記異方性導電膜を介在させて接続されていることを特徴とする半導体装置。
【請求項２】
前記接続抵抗測定用の一対の配線パターンは、対応する前記バンプと対向する面積が互いに等しく設定された請求項１に記載の半導体装置。
【請求項３】
電気接続用バンプを有する半導体素子を配線パターンが形成された回路基板上に実装するために、前記バンプと前記配線パターンとをそれらの間に介在させた異方性導電膜により接続し、前記バンプと前記配線パターンの間の前記異方性導電膜による接続抵抗値を測定する方法において、
前記回路基板上に、一個の前記バンプに対応させて一対の接続抵抗測定用の配線パターンを先端部相互間に間隙を設けて配置し、前記接続抵抗測定用の配線パターンの先端部を各々、対応する前記バンプの一部領域に前記異方性導電膜を介在させて接続し、前記一対の接続抵抗測定用の配線パターンを介して前記異方性導電膜に通電することにより、前記異方性導電膜による接続抵抗値を測定することを特徴とする接続抵抗測定方法。
【請求項４】
前記接続抵抗測定用の一対の配線パターンは、対応する前記バンプと対向する面積を互いに等しく設定する請求項３に記載の抵抗抵抗測定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気接続用のバンプを有する半導体素子を実装した半導体装置、特に、バンプと回路基板の配線パターンとの異方性導電膜を介した接続の抵抗値を、実装後に容易に測定可能な構造を有する半導体装置、および接続抵抗測定方法に関する。
【背景技術】
【０００２】
半導体素子を実装した機器の高機能化および多機能化に伴って、半導体素子の高集積化、大規模化が一層進み、半導体素子と回路基板とを接続する電気的接続部の数が大幅に増加する傾向にある。半導体素子を回路基板に実装する形態としては、電気接続用バンプが形成された半導体素子を回路基板に対して直接実装した形態が広く用いられつつある。そのような半導体素子の実装構造は実装面積の低減に有効であり、半導体装置の小形化に適している。
【０００３】
電気接続用バンプを介した実装構造を有する半導体装置の例を、図３に示す。図３（ａ）は正面図である。半導体素子１は、一方の表面に格子状に形成された複数の外部電極２を有し、これら外部電極２と内部回路３が電気的に接続されている。各外部電極２には、図３（ｂ）の平面図に配置のみが概念的に示されるように、電気接続用のバンプ４が設けられている。半導体素子１を搭載する回路基板５上に形成された配線パターン（図示せず）と、各バンプ４とが電気的に接続される。
【０００４】
回路基板５上に形成された配線パターン（図示せず）と、各バンプ４との接続は、図４に示すようにして行われる。図４は、一例として、液晶パネル６にＬＳＩを実装する場合を示す。図４（ａ１）〜（ａ３）は模式的平面図、図４（ｂ１）〜（ｂ３）は、図４（ａ１）におけるＢ−Ｂ線に沿って切断して示した断面図である。
【０００５】
図４（ａ１）、（ｂ１）に示すように、液晶パネル６は、画素電極等が形成されたアレイ基板７とカラーフィルタが形成されたカラーフィルター基板８からなる。アレイ基板７は、カラーフィルター基板８から露出したＬＳＩ搭載部７ａを有する。ＬＳＩ搭載部７ａには、パネル電極９を含む所定の配線パターンが形成されている。このＬＳＩ搭載部７ａに対して、図４（ａ２）、（ｂ２）に示すように、異方性導電膜１０を付設する。次に図４（ａ３）、（ｂ３）に示すように、ＬＳＩ１１を、金バンプ１２が設けられた面を下にして、異方性導電膜１０上に載置する。その際、ＬＳＩ搭載部７ａのパネル電極９と金バンプ１２とを対向させて、異方性導電膜１０によりパネル電極９と金バンプ１２を電気的に接続する。
【０００６】
異方性導電膜１０により接続が行われる状態について、図５〜図６を参照して説明する。図５には、ＬＳＩ搭載部７ａのパネル電極９とＬＳＩ１１の金バンプ１２を、異方性導電膜１０を介在させて対向させた状態が示される。この状態で、圧着用ツール１３によりＬＳＩ１１をアレイ基板７に向かって押圧しながら、異方性導電膜１０の樹脂を硬化させる。図６には、その工程における１個の金バンプ１２の近傍（図５にＸで示す領域）を拡大して示す。
【０００７】
図６（ａ）は、圧着前の状態を、図６（ｂ）は圧着後の状態を示す。異方性導電膜１０は、直径３〜５μｍの導電粒子１０ａが樹脂１０ｂ中に分散した構造を有する。図６（ａ）に示すように、金バンプ１２を、異方性導電膜１０を介在させてパネル電極９と対向させ、加熱、押圧することにより、図６（ｂ）に示す圧着状態を得る。この状態では、金バンプ１２とパネル電極９の間に導電粒子１０ａが狭持され扁平化している。そして、樹脂１０ｂが硬化することにより、この状態が固定されている。金バンプ１２とパネル電極９の間に扁平化した導電粒子１０ａが狭持されることにより、金バンプ１２とパネル電極９間の方向の導電性のみが獲得される。
【０００８】
このように、半導体素子を電気接続用のバンプを介して回路基板に直接実装する構成にあっては、異方性導電膜１０による金バンプ１２とパネル電極９間の接続の信頼性が極めて重要であり、電気的接続が所定の状態に行われているか否かを、実装後に検査する必要がある。そのため従来、図７に示すような方法で、接続抵抗値が測定されていた。
【０００９】
図７（ａ）は、従来例における、異方性導電膜によるバンプとパネル電極間の接続抵抗値測定方法を示す概略断面図、図７（ｂ）は同平面図である。図７（ａ）は、図７（ｂ）におけるＣ−Ｃ断面図である。なお図７（ｂ）は、理解し易さを考慮して、ＬＳＩ１１に隠れた部分も実線で示した。
【００１０】
この測定を実施するために、ＬＳＩ１１には、測定用バンプ１２ａ〜１２ｄを設け、測定用バンプ１２ａ、１２ｂはＬＳＩ内部配線１４ａにより接続し、測定用バンプ１２ｃ、と１２ｄはＬＳＩ内部配線１４ｂにより接続する。また、アレイ基板７には、測定用配線パターン９ａ〜９ｃを設ける。ＬＳＩ１１をアレイ基板７上に実装すると、測定用バンプ１２ａは測定用配線パターン９ａと、測定用バンプ１２ｂ、１２ｃは測定用配線パターン９ｂと、測定用バンプ１２ｄは測定用配線パターン９ｃと、それぞれ導電粒子１０ａを介して接続される。
【００１１】
この実装状態で、測定用配線パターン９ａと９ｃ間に通電すると、電流は、配線パターン９ａ→導電粒子１０ａ→バンプ１２ａ→ＬＳＩ内部配線１４ａ→バンプ１２ｂ→導電粒子１０ａ→測定用配線パターン９ｂ→導電粒子１０ａ→バンプ１２ｃ→ＬＳＩ内部配線１４ｂ→バンプ１２ｄ→導電粒子１０ａ→測定用配線パターン９ｃという経路を流れる。従って、各バンプにおける導電粒子１０ａによる接続箇所を４箇所通過することになるので、全体の接続抵抗を測定して、４分の１の値を、一個のバンプにおける接続抵抗として、接続状態を判定することができる（特許文献１参照）。
【特許文献１】特開平１０−９３２９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記従来の接続抵抗測定方法では、異方性導電膜による接続抵抗を測定するために、測定用バンプ間を、ＬＳＩ内部で短絡させておく必要がある。そのため、この測定方法は、それに適合させたカスタム品についてのみ適用可能であり、汎用ＬＳＩには適用できない。
【００１３】
本発明は、半導体素子に特別な構成を要求することなく、半導体素子を回路基板に実装した後に、異方性導電膜による接続抵抗値を容易に測定可能な半導体装置の構成を提供することを目的とする。
【００１４】
また、半導体素子に特別な構成を要求することなく、半導体素子を回路基板に実装した後に、異方性導電膜による接続抵抗値を容易に測定可能な方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置は、電気接続用バンプを有する半導体素子と、前記半導体素子が前記バンプを介して実装された回路基板とを備え、前記回路基板上に形成された配線パターンと前記バンプとが、それらの間に介在させた異方性導電膜により接続された構成を有する。上記目的を解決するために、前記回路基板上に、一個の前記バンプに対応させて一対の接続抵抗測定用の配線パターンが先端部相互間に間隙を設けて配置され、前記接続抵抗測定用の配線パターンの先端部は各々、対応する前記バンプの一部領域に前記異方性導電膜を介在させて接続されていることを特徴とする。
【００１６】
本発明の抵抗値測定方法は、電気接続用バンプを有する半導体素子を配線パターンが形成された回路基板上に実装するために、前記バンプと前記配線パターンとをそれらの間に介在させた異方性導電膜により接続し、前記バンプと前記配線パターンの間の前記異方性導電膜による接続抵抗値を測定する方法である。そして、前記回路基板上に、一個の前記バンプに対応させて一対の接続抵抗測定用の配線パターンを先端部相互間に間隙を設けて配置し、前記接続抵抗測定用の配線パターンの先端部を各々、対応する前記バンプの一部領域に前記異方性導電膜を介在させて接続し、前記一対の接続抵抗測定用の配線パターンを介して前記異方性導電膜に通電することにより、前記異方性導電膜による接続抵抗値を測定することを特徴とする。
【発明の効果】
【００１７】
本発明によれば、半導体素子に通常の状態で形成された電気接続用バンプに対して、回路基板上の配線パターンを特定の状態に接続するだけであるため、汎用ＬＳＩにも適用して、異方性導電膜による接続抵抗値を容易に測定可能とすることができる。
【発明を実施するための最良の形態】
【００１８】
本発明の半導体装置または抵抗値測定方法において好ましくは、前記接続抵抗測定用の一対の配線パターンは、対応する前記バンプと対向する面積が互いに等しく設定される。
【００１９】
以下、本発明の実施の形態における半導体装置の構成について、図面を参照して具体的に説明する。
【００２０】
図１は、本発明の一実施形態における半導体装置の要部を示し、（ａ）は模式的平面図、（ｂ）は図１（ａ）のＡ−Ａ線に沿って示した断面図である。この図は、従来例の図７に相当し、バンプ１２は、図４及び図５に示したものと同様、ＬＳＩのような半導体素子の面に通常の電気接続用として形成されているが、図面の見易さを考慮して、半導体素子は図示を省略した。一対の接続抵抗測定用の配線パターン１５ａ、１５ｂは、図４及び図５に示したアレイ基板７のような回路基板１６上に形成されている。
【００２１】
一対の接続抵抗測定用の配線パターン１５ａ、１５ｂとバンプ１２とが、それらの間に介在させた異方性導電膜（図示せず）中の導電粒子１０ａにより接続されている。バンプ１２は、他の接続バンプと同じ大きさであることが望ましい。配線パターン１５ａ、１５ｂは、一対が一個のバンプ１２に対応させて配置されている。配線パターン１５ａ、１５ｂの先端部は、相互間に間隙を設けて配置され、各々、バンプ１２の一部領域に、異方性導電膜を介在させて接続されている。
【００２２】
この実装状態で、測定用配線パターン１５ａと１５ｂ間に通電すると、電流は、配線パターン１５ａ→導電粒子１０ａ→バンプ１２→導電粒子１０ａ→測定用配線パターン１５ｂという経路を流れる。従って、導電粒子１０ａによる接続箇所を２箇所通過することになるが、２箇所の投影接触面積を合わせて１個のバンプ１２の投影接触面積に相当するので、全体の接続抵抗値を測定すれば、１個のバンプ１２による接続状態を判定することができる。
【００２３】
この接続抵抗測定方法によれば、バンプ１２の形成に関して、半導体素子に接続抵抗測定のための特別な構成を必要とはしない。つまり、通常の汎用ＬＳＩ等をそのまま用い、回路基板１６の側の配線パターンを、測定のための特別な形状、配置に設定すれば、半導体素子を回路基板に実装した後に、異方性導電膜による接続抵抗値を容易に測定可能となる。また、抵抗値測定のために通電する経路が短くて済むので、測定結果の精度も十分に高い。
【００２４】
接続抵抗測定用の一対の配線パターン１５ａ、１５ｂが、各々、対応するバンプ１２と対向する面積は、互いに等しく設定されることが好ましい。この接続抵抗測定方法を実施するためには、バンプ１２の寸法は、例えば８０μｍ×８０μｍであればよい。バンプ１２の材質としては、金を用いることができる。回路基板１６は、エポキシ系樹脂等で形成されたものでも、あるいは従来例に述べた液晶ディスプレイの場合のようにガラス基板の場合でも、本実施の形態の構成を適用可能である。半導体素子は、樹脂あるいはセラミックパッケージの形態のものでも、または、ベアチップの形態のものでも、本実施の形態の構成を適用可能である。
【００２５】
図２（ａ）は、本実施の形態の構成が適用される半導体素子１７におけるバンプ配列の一例を示す平面図、（ｂ）は回路基板２０の配線パターンの一例を示す平面図である。
【００２６】
図２（ａ）の半導体素子１７の下面には、入力バンプ１８ａ、及び出力バンプ１８ｂが形成されている。入力バンプ１８ａ及び出力バンプ１８ｂの一部は、内部回路１９に接続され、また、一部は相互に接続されている。但し図２（ａ）は、図２（ｂ）に示す回路基板２０の配線パターンとの関係を理解し易いように、下面に形成された入力バンプ１８ａ、出力バンプ１８ｂを、上面側から透視した状態に記載されている。
【００２７】
図２（ｂ）に示す回路基板２０には、配線パターンとして入力パッド２１ａ、出力パッド２１ｂ、及びＦＯＧパッド２１ｃが配置されている。出力パッド２１ｂの一部は、回路基板２０の他の領域と、配線２１ｄにより接続されている。さらに、一箇所の入力パッド２１ａ、ＦＯＧパッド２１ｃに代えて、図１（ａ）に示したものと同様の、接続抵抗測定用の配線パターン１５ａ、１５ｂが形成されている。
【００２８】
入力パッド２１ａ、出力パッド２１ｂが各々、半導体素子１７の入力バンプ１８ａ、出力バンプ１８ｂと、異方性導電膜を介して接続される。その際、接続抵抗測定用の配線パターン１５ａ、１５ｂの先端部が、半導体素子１７の入力バンプ１８ａのうちの一個と上述のように接続される。それにより、接続抵抗測定用の接続が形成される。
【産業上の利用可能性】
【００２９】
本発明の半導体装置の構成によれば、電気接続用バンプが通常の状態で形成された汎用ＬＳＩに適用して、異方性導電膜による接続抵抗値を容易に測定可能とすることが可能であり、液晶ディスプレ等における半導体装置として有用である。
【図面の簡単な説明】
【００３０】
【図１】（ａ）は本発明の一実施形態における半導体装置の要部を模式的に示す平面図、（ｂ）は図１（ａ）のＡ−Ａ線に沿って示した断面図
【図２】（ａ）は同半導体装置における、半導体素子のバンプ配列を示す平面図、（ｂ）は回路基板の配線パターンを示す平面図
【図３】（ａ）は電気接続用バンプを介した実装構造を有する半導体装置の例を示す模式的正面図、（ｂ）はバンプの配置を示す平面図
【図４】同半導体装置における半導体素子を実装する工程を示し、（ａ１）〜（ａ３）は模式的平面図、（ｂ１）〜（ｂ３）は、図４（ａ１）におけるＢ−Ｂ線に沿って切断して示した断面図
【図５】図４（ｂ３）に示した工程をより詳細に示す断面図
【図６】図５における要部を拡大して示す断面図
【図７】従来例における、異方性導電膜によるバンプとパネル電極間の接続抵抗値測定方法を示し、（ａ）は断面図、（ｂ）は平面図
【符号の説明】
【００３１】
１  半導体素子
２  外部電極
３  内部回路
４  バンプ
５  回路基板
６  液晶パネル
７  アレイ基板
７ａ  ＬＳＩ搭載部
８  カラーフィルター基板
９  パネル電極
９ａ〜９ｃ  測定用配線パターン
１０  異方性導電膜
１０ａ  導電粒子
１０ｂ  樹脂
１１  ＬＳＩ
１２  金バンプ
１２ａ〜１２ｄ  測定用バンプ
１３  圧着用ツール
１４  ＬＳＩ内部配線
１５ａ、１５ｂ  配線パターン
１６  回路基板
１７  半導体素子
１８ａ  入力バンプ
１８ｂ  出力バンプ
１９  内部回路
２０  回路基板
２１ａ  力パッド
２１ｂ  出力パッド
２１ｃ  ＦＯＧパッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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