(57)【要約】【課題】窒化膜のピンホールを介して半導体基板の熱酸化が行われることを抑制する。【解決手段】窒化珪素膜４上に酸化珪素膜５を積層してから、トランジスタ形成領域Ｒ１に熱酸化膜６を形成するとともに、熱酸化膜６と膜厚の異なる熱酸化膜７をトランジスタ形成領域Ｒ２に形成し、キャパシタ形成領域Ｒ３の窒化珪素膜４上に上部電極１１を形成する。【選択図】      図１
2005019712.tif 000002
【特許請求の範囲】
【請求項１】
膜厚の異なるゲート酸化膜が半導体基板に形成された半導体装置の製造方法において、
選択酸化用窒化膜上に酸化膜を形成してから前記半導体基板の熱処理を行うことにより、膜厚の異なるゲート酸化膜を形成することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜で分離された半導体基板上に窒素膜および酸化膜を順次積層する工程と、
前記窒素膜および酸化膜を選択的に除去することにより、前記素子分離絶縁膜で分離された半導体基板の第１領域を露出させる工程と、
前記第１領域が露出させられた半導体基板の熱処理を行うことにより、前記半導体基板の第１領域に第１熱酸化膜を形成する工程と、
前記半導体基板上に残存する窒素膜および酸化膜を選択的に除去することにより、前記素子分離絶縁膜で分離された半導体基板の第２領域を露出させる工程と、
前記第２領域が露出させられた半導体基板の熱処理を行うことにより、第１熱酸化膜と膜厚が異なる第２熱酸化膜を前記半導体基板の第２領域に形成する工程と、
前記素子分離絶縁膜で分離された半導体基板の残存する窒素膜上の酸化膜を除去する工程と、
前記第１領域および前記第２領域上にゲート電極をそれぞれ形成するとともに、前記第３領域上に上部電極を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記窒素膜上の酸化膜は熱ＣＶＤにより形成することを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記窒素膜の膜厚は１００Å以下であることを特徴とする請求項２または３記載の半導体装置の製造方法。
【請求項５】
前記半導体基板の第２領域を露出させる際に、前記第１熱酸化膜が形成された第１領域はフォトレジストで覆われていることを特徴とする請求項２〜４のいずれか１項記載の半導体装置の製造方法。
【請求項６】
前記窒素膜上の酸化膜を除去する際に、前記第１熱酸化膜が形成された第１領域および前記第２熱酸化膜が形成された第２領域はフォトレジストで覆われていることを特徴とする請求項２〜５のいずれか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に、選択酸化用窒化膜をキャパシタに併用する場合に適用して好適なものである。
【０００２】
【従来の技術】
従来の半導体装置では、例えば、特許文献１に開示されているように、シリコン窒化膜の膜質を向上させるために、シリコン窒化膜を形成した後、そのシリコン窒化膜に熱窒化処理を行う方法が行われている。
【０００３】
【特許文献１】
特開平７−７４３２１号公報
【０００４】
【発明が解決しようとする課題】
しかしながら、シリコン窒化膜の熱窒化処理を行う方法では、シリコン窒化膜に形成されたピンホールがそのまま残存する。このため、選択酸化用のシリコン窒化膜をキャパシタに併用する場合、キャパシタの容量を増大させるために、シリコン窒化膜の膜厚を薄くすると、シリコン窒化膜に形成されたピンホールを介してシリコン基板が熱酸化され、シリコン基板に形成されるゲート酸化膜の膜質が劣化するという問題があった。
【０００５】
そこで、本発明の目的は、窒化膜のピンホールを介して半導体基板の熱酸化が行われることを抑制することが可能な半導体装置の製造方法を提供することである。
【０００６】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置の製造方法によれば、膜厚の異なるゲート酸化膜が半導体基板に形成された半導体装置の製造方法において、選択酸化用窒化膜上に酸化膜を形成してから前記半導体基板の熱処理を行うことにより、膜厚の異なるゲート酸化膜を形成することを特徴とする。
【０００７】
これにより、選択酸化用窒化膜のピンホールが酸化膜で塞がれた状態で、半導体基板の熱処理を行うことが可能となり、選択酸化用窒化膜を薄膜化した場合においても、選択酸化用窒化膜に形成されたピンホールを介して半導体基板が熱酸化されることを抑制することが可能となる。このため、選択酸化用窒化膜をキャパシタに併用した場合においても、ゲート酸化膜の膜質の劣化を抑制しつつ、キャパシタの容量を増大させることが可能として、キャパシタの小型化を図ることが可能となる。
【０００８】
また、本発明の一態様に係る半導体装置の製造方法によれば、半導体基板上に素子分離絶縁膜を形成する工程と、前記素子分離絶縁膜で分離された半導体基板上に窒素膜および酸化膜を順次積層する工程と、前記窒素膜および酸化膜を選択的に除去することにより、前記素子分離絶縁膜で分離された半導体基板の第１領域を露出させる工程と、前記第１領域が露出させられた半導体基板の熱処理を行うことにより、前記半導体基板の第１領域に第１熱酸化膜を形成する工程と、前記半導体基板上に残存する窒素膜および酸化膜を選択的に除去することにより、前記素子分離絶縁膜で分離された半導体基板の第２領域を露出させる工程と、前記第２領域が露出させられた半導体基板の熱処理を行うことにより、第１熱酸化膜と膜厚が異なる第２熱酸化膜を前記半導体基板の第２領域に形成する工程と、前記素子分離絶縁膜で分離された半導体基板の残存する窒素膜上の酸化膜を除去する工程と、前記第１領域および前記第２領域上にゲート電極をそれぞれ形成するとともに、前記第３領域上に上部電極を形成する工程とを備えることを特徴とする。
【０００９】
これにより、窒化膜にピンホールが存在する場合においても、窒化膜のピンホールを酸化膜で塞いだ状態で、半導体基板を選択的に熱酸化させことが可能となり、ピンホールを介して半導体基板が熱酸化されることを抑制しつつ、膜厚の異なる熱酸化膜を半導体基板上に形成することが可能となる。このため、窒化膜の薄膜化を可能としつつ、窒化膜をキャパシタに併用することが可能となり、熱酸化膜の膜質の劣化を抑制しつつ、キャパシタの容量を増大させることが可能となる。
【００１０】
また、本発明の一態様に係る半導体装置の製造方法によれば、前記窒素膜上の酸化膜は熱ＣＶＤにより形成することを特徴とする。
これにより、窒素膜上に形成される酸化膜を緻密化することが可能となり、窒素膜を薄膜化した場合においても、選択酸化を安定して行うことが可能となる。また、本発明の一態様に係る半導体装置の製造方法によれば、前記窒素膜の膜厚は１００Å以下であることを特徴とする。
【００１１】
これにより、窒素膜を薄膜化することを可能として、キャパシタの容量を増大させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記半導体基板の第２領域を露出させる際に、前記第１熱酸化膜が形成された第１領域はフォトレジストで覆われていることを特徴とする。
【００１２】
これにより、半導体基板の第２領域を露出させる際に窒素膜のドライエッチングが行われた場合においても、第１熱酸化膜がダメージを受けることを防止することが可能となり、第１熱酸化膜の膜質劣化を防止しつつ、第２熱酸化膜を形成することが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、前記窒素膜上の酸化膜を除去する際に、前記第１熱酸化膜が形成された第１領域および前記第２熱酸化膜が形成された第２領域はフォトレジストで覆われていることを特徴とする。
【００１３】
これにより、窒素膜上の酸化膜を除去する際に、第１熱酸化膜および第２熱酸化膜が除去されることを防止することが可能となり、第１熱酸化膜および第２熱酸化膜をそのまま残したまま、窒素膜上の酸化膜を除去することが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置の製造方法について図面を参照しながら説明する。
図１は、本発明の一実施形態に係る半導体装置の製造方法を示す断面図である。
【００１５】
図１（ａ）において、半導体基板１には、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、素子分離絶縁膜２が形成されている。そして、半導体基板１には、素子分離絶縁膜２で分離されたトランジスタ形成領域Ｒ１、Ｒ２およびキャパシタ形成領域Ｒ３が設けられている。なお、半導体基板１の素子分離を行うために、ＳＴＩ（Ｓｈａｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）を用いるようにしてもよい。
【００１６】
そして、半導体基板１の熱酸化を行うことにより、素子分離絶縁膜２が形成された半導体基板１上に犠牲酸化膜３を形成する。そして、プラズマＣＶＤなどの方法により、犠牲酸化膜３が形成された半導体基板１上に窒化珪素膜４を積層した後、熱ＣＶＤなどの方法により、窒化珪素膜４上に酸化珪素膜５を積層する。
ここで、窒化珪素膜４の膜厚は１００Å以下とすることができ、酸化珪素膜５の膜厚は１００Å以下とすることができる。また、熱ＣＶＤを用いて窒化珪素膜４上に酸化珪素膜５を積層することにより、酸化珪素膜５を緻密化することが可能となり、窒化珪素膜４を薄膜化した場合においても、選択酸化を安定して行うことが可能となる。
【００１７】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて犠牲酸化膜３、窒化珪素膜４および酸化珪素膜５をパターニングすることにより、トランジスタ形成領域Ｒ１の犠牲酸化膜３、窒化珪素膜４および酸化珪素膜５を除去し、トランジスタ形成領域Ｒ１の半導体基板１表面を露出させる。
【００１８】
次に、図１（ｃ）に示すように、窒化珪素膜４および酸化珪素膜５を酸化防止膜として、半導体基板１の熱酸化を行うことにより、トランジスタ形成領域Ｒ１に熱酸化膜６を形成する。ここで、窒化珪素膜４および酸化珪素膜５を酸化防止膜として、半導体基板１の熱酸化を行うことにより、窒化珪素膜４にピンホールがある場合においても、トランジスタ形成領域Ｒ２の半導体基板１が熱酸化されることを抑制することが可能となり、トランジスタ形成領域Ｒ１の半導体基板１を選択的に熱酸化することができる。
【００１９】
次に、図１（ｄ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて犠牲酸化膜３、窒化珪素膜４および酸化珪素膜５をパターニングすることにより、トランジスタ形成領域Ｒ２の犠牲酸化膜３、窒化珪素膜４および酸化珪素膜５を除去し、トランジスタ形成領域Ｒ２の半導体基板１表面を露出させる。
【００２０】
ここで、トランジスタ形成領域Ｒ２の半導体基板１表面を露出させる際に、トランジスタ形成領域Ｒ１をフォトレジストで覆うことができる。これにより、トランジスタ形成領域Ｒ２の半導体基板１表面を露出させる際に、犠牲酸化膜３、窒化珪素膜４および酸化珪素膜５のドライエッチングが行われた場合においても、熱酸化膜６がダメージを受けることを防止することが可能となり、熱酸化膜６の膜質劣化を防止することが可能となる。
【００２１】
次に、図１（ｅ）に示すように、窒化珪素膜４および酸化珪素膜５を酸化防止膜として、半導体基板１の熱酸化を行うことにより、熱酸化膜６と膜厚の異なる熱酸化膜７をトランジスタ形成領域Ｒ２に形成する。
次に、図１（ｆ）に示すように、トランジスタ形成領域Ｒ１およびトランジスタ形成領域Ｒ２をフォトレジスト８で覆ってから、酸化珪素膜５のエッチングを行うことにより、キャパシタ形成領域Ｒ３の酸化珪素膜５を除去する。ここで、トランジスタ形成領域Ｒ１およびトランジスタ形成領域Ｒ２をフォトレジスト８で覆ってから、酸化珪素膜５のエッチングを行うことにより、キャパシタ形成領域Ｒ３の酸化珪素膜５を除去する際に、トランジスタ形成領域Ｒ１、Ｒ２にそれぞれ形成された熱酸化膜６、７が除去されることを防止することが可能となり、熱酸化膜６、７をそのまま残したまま、窒化珪素膜４上の酸化珪素膜５を除去することが可能となる。
【００２２】
次に、図１（ｇ）に示すように、ＣＶＤなどの方法により、半導体基板１上に多結晶シリコンを堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコンをパターニングすることにより、熱酸化膜６、７上にゲート電極９、１０をそれぞれ形成するとともに、キャパシタ形成領域Ｒ３の窒化珪素膜４上に上部電極１１を形成する。
【００２３】
これにより、窒化珪素膜４にピンホールが存在する場合においても、窒化珪素膜４のピンホールを酸化珪素膜５で塞いだ状態で、半導体基板１を選択的に熱酸化させことが可能となり、ピンホールを介して半導体基板１が熱酸化されることを抑制しつつ、膜厚の異なる熱酸化膜６、７を半導体基板１上に形成することが可能となる。このため、窒化珪素膜４の薄膜化を可能としつつ、窒化珪素膜４をキャパシタに併用することが可能となり、熱酸化膜６、７の膜質の劣化を抑制しつつ、キャパシタの容量を増大させることが可能となる。
【００２４】
なお、上述した実施形態では、２種類の厚さの熱酸化膜６、７を同一半導体基板１上に形成する方法について説明したが、３種類の厚さの熱酸化膜を同一半導体基板上に形成するようにしてもよい。
【図面の簡単な説明】
【図１】一実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】Ｒ１、Ｒ２  トランジスタ形成領域、Ｒ３  キャパシタ形成領域、１  半導体基板、２  素子分離絶縁膜、３  犠牲酸化膜、４  窒化膜、５  酸化膜、６、７  熱酸化膜、８  レジスト、９、１０  ゲート電極、１１  上部電極
【図１】
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