(57)【要約】【課題】  簡単な工程により製造可能な異なる寸法のデータ層及び基準層を有するメモリセルを提供する。【解決手段】  本発明の方法は、異なる寸法のメモリセル層を有するメモリ構造を製造する方法であって、強磁性材料の少なくとも２つの層を形成するステップ、強磁性材料上に少なくとも１つのマスク層を形成するステップ、少なくとも１つのマスク層をパターン形成するステップ、少なくとも１つのマスク層を第１のエッチング転写マスクとして利用して、強磁性材料をエッチングするステップ、少なくとも１つのマスク層の平面寸法を横方向に縮小し、強磁性材料の平面寸法よりも縮小させるステップ、縮小された少なくとも１つのマスク層を第２のエッチング転写マスクとして利用して、強磁性材料の１つの層をエッチングし、それによって、エッチングされるその強磁性層の横方向寸法を、強磁性材料の別の強磁性層と異ならせるステップを含むことを特徴とする。【選択図】  図３
2005129950.tif 000002
【特許請求の範囲】
【請求項１】
異なる寸法のメモリセル層を有するメモリ構造を製造する方法であって、
強磁性材料の少なくとも２つの層を形成するステップ、
前記強磁性材料上に少なくとも１つのマスク層を形成するステップ、
前記少なくとも１つのマスク層をパターン形成するステップ、
前記少なくとも１つのマスク層を第１のエッチング転写マスクとして利用して、前記強磁性材料をエッチングするステップ、
前記少なくとも１つのマスク層の平面寸法を横方向に縮小し、前記強磁性材料の平面寸法よりも縮小させるステップ、
前記縮小された少なくとも１つのマスク層を第２のエッチング転写マスクとして利用して、前記強磁性材料の１つの層をエッチングし、それによって、エッチングされるその強磁性層の横方向寸法を、前記強磁性材料の別の強磁性層と異ならせるステップ
を含む方法。
【請求項２】
前記強磁性材料をエッチングするステップが、前記強磁性材料の少なくとも２つの層を含むメモリセルを形成するステップを含む請求項１に記載の方法。
【請求項３】
前記横方向に縮小するステップが、反応性イオンエッチングを実施するステップを含む請求項１に記載の方法。
【請求項４】
前記横方向に縮小するステップが、化学湿式エッチングを実施するステップを含む請求項１に記載の方法。
【請求項５】
前記横方向に縮小するステップが、
エッチングを実施し、前記少なくとも１つのマスク層の平面寸法を縮小するステップを含む請求項１に記載の方法。
【請求項６】
前記縮小された少なくとも１つのマスク層を利用して、前記強磁性材料の１つの層をエッチングするステップが、前記縮小された少なくとも１つのマスク層によって保護されない前記強磁性層の一部分をエッチングして除去するステップを含む請求項１に記載の方法。
【請求項７】
前記強磁性層の一部分をエッチングして除去するステップが、指向性の強い物理的なエッチングを含む請求項６に記載の方法。
【請求項８】
それぞれが異なる寸法のメモリセル層を有する複数の磁気メモリ構造を含む不揮発性メモリアレイであって、
強磁性材料の少なくとも２つの層を形成するステップ、
前記強磁性材料上に少なくとも１つのマスク層を形成するステップ、
前記少なくとも１つのマスク層をパターン形成するステップ、
前記少なくとも１つのマスク層を第１のエッチング転写マスクとして利用して、前記強磁性材料をエッチングするステップ、
前記少なくとも１つのマスク層の平面寸法を横方向に縮小し、前記強磁性材料の平面寸法よりも縮小させるステップ、
前記縮小された少なくとも１つのマスク層を第２のエッチング転写マスクとして利用して、前記強磁性材料の１つの層をエッチングし、それによって、エッチングされるその強磁性層の横方向寸法を、前記強磁性材料の別の強磁性層と異ならせるステップを含む工程によって形成される不揮発性メモリアレイ。
【請求項９】
異なる寸法のデータ層及び基準層を有し、それによって該層のうちの１つからのフリンジ磁界が前記層のうちの別の層に悪影響を及ぼす可能性を低減する磁気メモリ構造を製造する方法であって、
少なくとも１つのデータ層及び基準層を含むメモリセルを形成するステップ、
前記メモリセル上にマスクを形成するステップ、
前記マスクを利用して、前記メモリセルをエッチングするステップ、
前記マスクをエッチングし、少なくとも１つの横方向寸法において前記メモリセルよりも幅を狭くするステップ、
前記狭くされたマスクを利用して、前記層のうちの少なくとも１つが少なくとも１つの横方向寸法において前記層のうちの別の層よりも狭くなるようにエッチングするステップ
を含む方法。
【請求項１０】
異なる寸法のデータ層及び基準層を有し、それによって該層のうちの１つからのフリンジ磁界が前記層のうちの別の層に悪影響を及ぼす可能性を低減する磁気メモリ構造であって、
少なくとも１つのデータ層及び基準層を含むメモリセルを形成するステップ、
前記メモリセル上にマスクを形成するステップ、
前記マスクを利用して、前記メモリセルをエッチングするステップ、
前記マスクをエッチングし、少なくとも１つの横方向寸法において前記メモリセルよりも幅を狭くするステップ、
前記狭くされたマスクを利用して、前記層のうちの少なくとも１つが少なくとも１つの横方向寸法において前記層のうちの別の層よりも狭くなるようにエッチングするステップを含む工程によって形成される磁気メモリ構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は磁気メモリに関する。より詳細には、本発明は、異なる寸法のメモリセル層を有する磁気メモリに関する。
【背景技術】
【０００２】
一般に、メモリチップは、シリコンウェーハ上に付着され、列導電性リード線（ビット線）及び行導電性リード線（ワード線）のアレイを介してアドレス指定可能な複数のメモリセルを含む。通常、メモリセルはビット線及びワード線が交差する場所に配置されている。データが読み出されるか、又はデータが書き込まれるメモリセルは、行及び列を特定するなどの機能を実行する専用の回路によって制御される。通常、各メモリセルは、１ビットのデータを表す「１」又は「０」の形でデータを記憶する。
【０００３】
磁気メモリセルのアレイは磁気ランダムアクセスメモリすなわちMRAMと呼ぶことができる。MRAMは一般に、不揮発性メモリ（すなわち電源がオフされても、データを保持する固体チップ）である。少なくとも１つの形式の磁気メモリセルは、少なくとも１つの中間層によって相互に分離されているデータ層及び基準層を含む。データ層はビット層、記憶層又はセンス層と呼ばれることもある。磁気メモリセルでは、１ビットのデータ（たとえば「１」又は「０」）は、１つ又は複数の導電性リード線（たとえばビット線及びワード線）を介してデータ層に「書込まれる」ことにより記憶される。通常のデータ層は１つ又は複数の強磁性材料から形成されている。通常、書込み動作は、データ層内の磁気モーメントの向きを所定の方向に設定する書込み電流によって達成される。
【０００４】
一旦書き込まれたならば、記憶されたデータビットは、１つ又は複数の導電性リード線（たとえば読出し線）を介して、磁気メモリセルに読出し電流を供給することにより読み出される。メモリセル毎に、データ層及び基準層の磁気モーメントの向きは、互いに対して平行（同じ方向を向く）又は反平行（異なる方向を向く）かのいずれかである。平行の度合いはセルの抵抗に影響を及ぼし、この抵抗は、読出し電流に応答して、メモリセルによって生成される出力電流又は出力電圧を検知（たとえばセンス増幅器を介して）することにより判定することができる。
【０００５】
より具体的には、磁気モーメントが平行である場合には、出力電流に基づいて判定される抵抗は第１の相対的な値（たとえば相対的に低い）を有する。磁気モーメントが反平行である場合には、判定される抵抗は第２の相対的な値（たとえば相対的に高い）を有する。２つの状態（すなわち平行及び反平行）の相対的な値は、通常、明瞭に検知されるほど十分に異なる。「１」又は「０」は、設計仕様に応じて、個別の相対的な抵抗値に割り当てられる。
【０００６】
スペーサ層とも呼ばれることのある中間層は、絶縁性材料（たとえば誘電体）、非磁性の導電性材料及び／又は他の公知の材料を含み、通常、データ層と基準層の間の交換結合を妨げるほど十分に厚い。メモリセルをアドレス指定し、データ層及び基準層に電流を流して、メモリセルに対するデータの読出し又は書込みを行うための電流を与えるのに利用される種々の導電性リード線（たとえばビット線、ワード線及び読出し線）は、導電層（単数又は複数）と呼ばれる１つ又は複数の付加的な層によってもたらされる。
【０００７】
上記の層及びそのそれぞれの特性は、当該技術分野において知られているトンネル磁気抵抗（TMR）効果に基づく磁気メモリセルに特有のものである。層及び特性の他の組み合わせを利用して、TMR効果に基づく磁気メモリセルを形成することもできる。たとえば、Anthonyらに対して発行された米国特許第6,404,674号を参照されたい。
【０００８】
磁気メモリセルのさらに他の構成は、他のよく知られている物理的効果（たとえば、巨大磁気抵抗（GMR）、異方性磁気抵抗（AMR）、超巨大磁気抵抗（コロッサル磁気抵抗（CMR））及び／又は他の物理的効果）に基づく。
【０００９】
この特許出願を通して、最初に記載されたようなTMRメモリセルを参照しながら種々の例示的な実施形態を記載する。それらの例示的な実施形態が、個々の実施態様の要件に従って、当該技術分野において知られている他の形式の磁気メモリセル（たとえば他の形式のTMRメモリセル、GMRメモリセル、AMRメモリセル、CMRメモリセルなど）を使用して実施できることは、当業者に容易に理解されることである。
【００１０】
一般的に言うと、任意の構成のメモリデバイスのために望ましい特性は、高速、低消費電力及び／又は低コストを含む。製造工程が簡単なほど、及び／又はチップ寸法が小さいほど、低コストを達成することができる。しかしながら、通常、磁気メモリセルが小さくなるほど、読出し／書込み動作中に基準層のエッジにおいて生成されるフリンジ磁界が、直ぐ近くのデータ層に容認できないほどの影響を及ぼしやすくなる。フリンジ磁界は、メモリセルの切替え特性に影響を及ぼす可能性がある。通常、データ層は、データ層の磁気的な向きを変更しようとするときに（たとえば書込み動作中に）越えられる固有の抵抗力（すなわちデータ層の材料及び厚みによる）を有する。固有の抵抗力、すなわち保磁力は、基準層のエッジから生じるフリンジ磁界のような、データ層の近くに存在する他の磁界によって影響を及ぼされる可能性がある。結果として、データ層に記憶されたデータが損なわれることがある。フリンジ磁界を低減させるための１つの方法は、データ層に対して異なる寸法の基準層を使用することである。たとえば、基準層をデータ層に対して大きく又は小さくすることができる（垂直方向又は水平方向のどちらか、又は両方の方向において）。しかしながら、異なる寸法の基準層及びデータ層を形成することは、製造工程を複雑にし、コストを上昇させる（すなわちパターン形成ステップが追加される）可能性がある。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
したがって、異なる寸法のデータ層及び基準層を有するメモリセルを形成するための簡単な工程が必要とされている。
【課題を解決するための手段】
【００１２】
上記課題は、それぞれ異なる寸法のメモリセル層を有するメモリ構造を形成する方法であって、この方法が、強磁性材料の少なくとも２つの層を形成するステップ、強磁性材料上に少なくとも１つのマスク層を形成するステップ、その少なくとも１つのマスク層をパターン形成する（パターニング）ステップ、少なくとも１つのマスク層を第１のエッチング転写マスクとして利用して強磁性材料をエッチングするステップ、少なくとも１つのマスク層の平面寸法を横方向に縮小し、強磁性材料の平面寸法よりも狭くなるようにするステップ、縮小された少なくとも１つのマスク層を第２のエッチング転写マスクとして利用して強磁性材料の１つの層をエッチングし、それによってエッチングされる強磁性層が強磁性材料の別の強磁性層とは異なる横方向の寸法となるようにするステップを含むことによって解決される。
【発明の効果】
【００１３】
本発明は、異なる寸法のメモリセル層を有するメモリ構造を形成する方法に関し、この方法は、強磁性材料（320、340）の少なくとも２つの層を形成するステップ、強磁性材料上に少なくとも１つのマスク層（410、420）を形成するステップ、その少なくとも１つのマスク層をパターン形成するステップ、少なくとも１つのマスク層を第１のエッチング転写マスクとして利用して強磁性材料をエッチングするステップ、少なくとも１つのマスク層（410、420）の平面寸法を横方向に縮小し、強磁性材料の平面寸法よりも狭くなるようにするステップ、縮小された少なくとも１つのマスク層を第２のエッチング転写マスクとして利用して強磁性材料（340）の１つの層をエッチングし、それによってエッチングされる強磁性層が強磁性材料の別の強磁性層（320）とは異なる横方向の寸法となるようにするステップを含む。この構成によって、簡単な工程を介して、異なる寸法のデータ層及び基準層を有するメモリセルを製造することが可能となる。
【発明を実施するための最良の形態】
【００１４】
また他の実施形態及び実施態様を以下に記載する。
【００１５】
［I.概要］
本明細書では、改善された磁気メモリ構造を形成するための例示的な改善された製造工程を記載する。
セクションIIでは従来技術による例示的な磁気メモリ構造を記載する。
セクションIIIでは、セクションIIの磁気メモリ構造を形成するための例示的な自己整合（セルフアライメント）バイア工程を記載する。
セクションIVでは例示的な改善された磁気メモリ構造を記載する。
セクションVでは、例示的な改善された磁気メモリ構造を形成するための例示的な改善された自己整合（セルフアライメント）バイア工程を記載する。
【００１６】
［II.従来技術による例示的な磁気メモリ構造の構成］
図１は、従来技術による例示的な磁気メモリ構造100の立面図を示す。一般に、メモリ構造は、上側ピン止め構造（基準層がデータ層の上方に位置する）又は下側ピン止め構造（基準層がデータ層の下方に位置する）として形成される。説明を簡単にするために、上側ピン止め構造のみを図１に示し、本明細書の種々の例示的な実施形態の説明において参照する。しかしながら、この構成は例示にすぎない。したがって、任意の特定の設計要件に従って、他の構成（たとえば下側ピン止め構造など）も本明細書に開示する例示的な工程を利用して実施できることが当業者に容易に理解されよう。
【００１７】
［A.従来技術による例示的な上側ピン止めメモリ構造］
メモリ構造100は、第１の導体110と、データ層120と、スペーサ層130と、基準層140と、第２の導体150を含む。説明を簡単にするために、データ層120、スペーサ層130及び基準層140の組み合わせは、メモリセル160と呼ばれることもある。当然、メモリセル160は下側ピン止め構成（図示せず）とすることもでき、その場合には、基準層140がデータ層120の下方に位置する。図１に示す例示的な構成では、第１の導体110及び第２の導体150は互いに直交し、書込み及び読出しの両方の動作に対して共働して使用される。
【００１８】
図１に示すようなメモリ構造の構成が例示にすぎないことは当業者に理解されよう。他の構成、たとえば、さらに別の導体（単数又は複数）（たとえば読出し動作のための個別の導体）を有する構成及び／又はさらに付加的な層を有する構成も従来技術において公知である。たとえば、別の磁気メモリ構造の構成は、シード層、反強磁性（AFM）層、保護キャップ層及び／又は他の層を含む場合もある。シード層は一般に、AFM層内の結晶配列を改善する。シード層のための例示的な材料として、タンタル（Ta）、ルテニウム（Ru）、鉄ニッケル（NiFe）、銅（Cu）又はこれらの材料の組み合わせを挙げることができる。一般に、AFM層は、基準層140内の磁気的な安定性を高める。AFM層のための例示的な材料として、マンガンイリジウム（IrMn）、マンガン鉄（FeMn）、マンガンニッケル（NiMn）、マンガン白金（PtMn）及び／又は他のよく知られている材料を挙げることができる。保護キャップ層は、その周囲環境からデータ層120を保護し（たとえばデータ層120の酸化を抑えることによって）、当該技術分野において公知である任意の適切な材料、たとえばタンタル（Ta）、窒化タンタル（TaN）、クロム（Cr）、アルミニウム（Al）又はチタン（Ti）から形成される。説明を簡単にするために、これらの付加的な層は図面に示さない。しかしながら、個々の設計上の選択に従って、これらの付加的な層のうちの１つ又は複数の層を有する磁気メモリ構造が、本明細書に記載されることとなる種々の実施形態で実施される。
【００１９】
第１の導体110及び第２の導体150は、銅（Cu）、アルミニウム（Al）、銅アルミニウム（AlCu）、タンタル（Ta）、タングステン（Ｗ）、金（Au）、銀（Ag）、上記の金属のうちの１つ又は複数からなる合金、及び／又は他の導電性材料（単数又は複数）、合金（単数又は複数）から形成される。その導体は、当該技術分野において公知である付着又は他の技法（たとえばスパッタリング、蒸着、電気めっきなど）によって形成される。
【００２０】
データ層120は１つ又は複数の強磁性材料を含む。例示的な実施形態では、データ層120に適する強磁性材料は、限定はしないが、鉄ニッケル（NiFe）、コバルト鉄ニッケル（NiFeCo）、鉄コバルト（CoFe）、鉄ニッケル（NiFe）及びコバルト（Co）からなる他の磁性合金、アモルファス強磁性合金、並びに他の材料を含む。
【００２１】
１つの例示的な実施形態では、スペーサ層130はトンネル障壁層である（たとえばメモリセル100がTMRメモリセルである場合）。この実施形態では、スペーサ層130を、二酸化珪素（SiO2）、窒化珪素（SiNx）、酸化マンガン（MgO）、アルミナ（Al2O3）、窒化アルミニウム（AlNx）、酸化タンタル（TaOx）及び／又は他の絶縁性材料から形成することができる。
【００２２】
別の例示的な実施形態では、スペーサ層130は非磁性の導電層である（たとえばメモリセル100がGMRメモリセルである場合）。この実施形態では、スペーサ層130を、銅（Cu）、金（Au）、銀（Ag）及び／又は他の非磁性の導電性材料から形成することができる。
【００２３】
基準層140は、単一の材料層又は複数の材料層を含む。たとえば基準層140は、１つ又は複数の強磁性材料を含む。１つの例示的な実施形態では、基準層140に対して適する強磁性材料は、鉄ニッケル（NiFe）、コバルト鉄ニッケル（NiFeCo）、鉄コバルト（CoFe）、鉄ニッケル（NiFe）及びコバルト（Co）からなる他の磁性合金、アモルファス強磁性合金、並びに他の材料を含む。
【００２４】
一般に、図１に示す構成のような、従来技術における磁気メモリ構造の物理的な構成は非常に複雑であり、したがって複雑な製造ステップを必要とする。従来の磁気メモリ構造の小さな寸法及び複数の層は、正確な数多くのマスク形成工程を必要とし、いくつかのメモリセルが短絡されるという関連した危険性を含んでいる。たとえば、データ層120上に導電性材料がいくらかこぼれ、落ちると、短絡を引き起こし、影響を受けた磁気メモリセル（単数又は複数）が使用できなくなることがあるために、通常、導体150と基準層140との間に電気的接続を形成することは難題になっている。導体150と基準層140の間に電気的接続を形成するための例示的な工程は、当該技術分野において「自己整合バイア」工程として知られている。例示的な自己整合バイア工程を以下のセクションIIIに記載する。
【００２５】
［III.図１の磁気メモリ構造を形成するための例示的な自己整合バイア工程］
図２Ａ〜図２Ｇは、図１に示す例示的なメモリ構造を製造するための例示的な自己整合バイア工程を示す。
【００２６】
図２Ａでは、第１の導体110が基板200上に形成される。第１の導体110は、当該技術分野において知られている方法に従って形成される。たとえば、第１の導体110を、電気めっき、スパッタリング又は他の適切な付着工程を利用して形成することができ、その後、化学機械平坦化（CMP）のような平坦化工程により平坦化することができる。
【００２７】
図２Ｂでは、データ層120、スペーサ層130及び基準層140が、第１の導体110上に形成される。これらの層は、当該技術分野において公知である付着及び／又は他の技法（たとえばスパッタリング、蒸着、化学気相成長、原子層付着（ALD）及び／又は他の公知の技法）により形成される。
【００２８】
図２Ｃでは、第１のマスク層210及び第２のマスク層220が形成される。自己整合バイア工程の典型的な実施態様では、第１のマスク層210及び第２のマスク層220は、互いに異なる有機組成物を有するフォトレジスト材料から形成されている。これらの層は、当該技術分野において公知であるスピニング工程及びベーキング工程、並びに／あるいは他の工程により形成される。
【００２９】
図２Ｄでは、第２のマスク層220が、当技術分野において公知であるパターン形成方法を利用して第１のマスクによってパターン形成される（たとえば露光された後に溶媒内で現像される）。次に、第１のマスク層210の一部分（パターン形成された第２のマスク層220の下方にあるいくらかの部分を含む）が、第２のマスク層220の下方にわずかなアンダーカットが現われるまで除去される。１つの例示的な実施態様では、これは、第２のマスク層220に対するよりも、第１のマスク層210に対して選択性のある溶媒によって湿式化学エッチングを行うことにより達成することができる。溶媒内で所与のフォトレジストが溶解する速度を知ることにより、十分な時間を適用し、適切な量の第１のマスク層210だけを溶解し、図２Ｄに示す構造を達成することができる。代替的には、反応性イオンエッチングのような乾式エッチング法を利用して、第１のマスク層210を除去し、図２Ｄの構造を形成することができる。次に、パターン形成された第１のマスク層210及び第２のマスク層220を利用し、当該技術分野において公知であるエッチング技法を使用して、基準層140、スペーサ層130及びデータ層120をエッチングし、メモリセル160が形成される。
【００３０】
図２Ｅでは、誘電体材料230の層が、当該技術分野において公知である付着又は他の技法を利用して形成される。第２のマスク層220の下方にあるアンダーカットのために、第１のマスク層210の側壁のいくらかの部分は誘電体材料230によって被覆されない。
【００３１】
図２Ｆでは、第１のマスク層210及び第２のマスク層220が、当該技術分野において公知であるエッチング（乾式又は湿式）技法を利用して除去される。当然、第２のマスク層220の上方にある誘電体材料230も、第１のマスク層210及び第２のマスク層220が除去される際に除去される。この時点で、誘電体材料230によって実質上取り囲まれているバイア240が、メモリセル160の上に形成され、メモリセル160の別の層の上、たとえばデータ層120上に導電性材料がこぼれ、落ちることにより生じることのある短絡を懸念することなく、第２の導体を形成することができる。
【００３２】
図２Ｇでは、第２の導体150が、当該技術分野において公知である付着及びパターン形成技法により形成される。
【００３３】
先に示した製造ステップは例示にすぎない。他の製造ステップが、ある特定の実施態様の要件に従って利用される場合もあることが当業者に理解されよう。たとえば、図２Ａ〜図２Ｇに示すような種々の層が、他の製造シーケンス（たとえば、基準層140が下側ピン止めメモリ構造において最初に形成される）に従って形成される態様、１つ又は複数の層が同時に形成される態様、異なる材料の１つ又は複数の層が組み合わせられて単一の層（たとえばデータ層）が形成される態様など、他の態様も可能である。
【００３４】
さらに、上記のTMRメモリセルは例示にすぎない。個々の実施態様の要件に従って、他の形式のメモリセル（たとえばGMRメモリセルなど）を構成することができることは当業者に理解されよう。たとえば、GMRメモリセルを構成するために、スペーサ層130を非磁性の導電層とすることができる。
【００３５】
［IV.例示的な改善された磁気メモリ構造］
図３は例示的な改善された磁気メモリ構造300を示す。例示的なメモリ構造300は、第１の導体310と、データ層320と、スペーサ層330と、基準層340と、第２の導体350とを含む。説明を簡単にするために、データ層320、スペーサ層330及び基準層340の組み合わせを、メモリセル360と呼ぶこともある。当然、メモリセル360を下側ピン止め構造（図示せず）とすることもでき、その場合には、基準層340がデータ層320の下方に位置する。図１の磁気メモリ構造100と図３の磁気メモリセル構造300の間の１つの相違は、基準層340がデータ層320とは異なる寸法（この場合には小さな寸法）を有することにある。
【００３６】
特定の実施態様によれば、上記の例示的な構成を有する磁気メモリ構造は１つ又は複数の利点を示す。たとえば、基準層340及びデータ層320が互いに対して異なる寸法を有するとき、これは、寸法が同じであればメモリアレイ内の直ぐ近くにあるデータ層に影響を及ぼすことのある、基準層340から生じるフリンジ磁界の不利な影響を低減するのに役立つ。
【００３７】
図３に示す例示的な構成では、第１の導体310及び第２の導体350は互いに直交し、書込み及び読出し動作の両方の場合に共働して利用される。
【００３８】
図３に示すようなメモリ構造の構成は例示にすぎないことは、当業者に理解されよう。他の構成、たとえば、基準層に対してより小さなデータ層、異なる形状のデータ層及び／又は基準層、下側ピン止め構造なども実施され得る。さらに、付加的な導体（単数又は複数）を有する構成（たとえば読出し動作に対する個別の導体）及び／又は付加的な層を有する構成も、個々の設計上の選択に従って実施され得る。
【００３９】
［V.図３の例示的な磁気メモリ構造を形成するための例示的な改善された自己整合バイア工程］
図４Ａ〜図４Ｅは、図３に示すような例示的なメモリ構造を製造するための例示的な改善された自己整合バイア工程を示す。
【００４０】
図４Ａ〜図４Ｅに示す工程は、上記の図２Ｄに示す工程ステップの後に開始され、当該技術分野において公知である技法に従って、第１の導体310、メモリセル360（たとえばデータ層320、スペーサ層330、基準層340を含む）、第１のマスク層410及び第２のマスク層420が既に形成され、パターン形成されている。
【００４１】
さらに、例示的な実施態様では、第１のマスク層410及び／又は第２のマスク層420をハードマスク層とする。ハードマスク層は、有機フォトレジストよりもエッチングして除去するのが相対的に難しい。例示的なハードマスク材料として、炭素（Ｃ）、窒化タンタル（TaN）、炭化珪素（SiC）、窒化珪素（SiNx）及び酸化珪素（SiOx）を挙げることができる。さらに別の例示的な実施形態では、設計上の選択に応じて、第１のマスク層410及び／又は第２のマスク層420を金属層（たとえばクロム（Cr）、タンタル（Ta）など）とすることができる。
【００４２】
図に示すようなマスク層410、420は例示にすぎない。設計上の選択に従って、さらに多くの、又はさらに少ないマスク層を実施することができることは、当業者に理解されよう。たとえば、層の種々の部分が異なるエッチング速度を有する（たとえば、層の上側よりも層の下側においてエッチング速度がより速い）場合には、単一のマスク層を実施することができる。層内で異なるエッチング速度を有するマスク層を形成するための技術は、当該技術分野において公知であり、本明細書中ではこれ以上詳しく説明する必要はない。たとえば、フォトレジスト層を適用後に処理することによって、層の一部分を層内の別の部分よりも溶解しやすく、又は溶解しにくくすることができる。
【００４３】
さらに、第２のマスク層420の下方に作り出されるアンダーカットは例示にすぎない。設計上の選択による他の実施態様では、アンダーカットは必ずしも現われない。
【００４４】
図２Ｄ（すなわち図４Ａの開始時点）では、第２のマスク層を利用して、エッチング中にメモリセルの寸法を画定したので、メモリセルは第２のマスク層と同じ横方向寸法を有する。
【００４５】
図４Ａでは、第１のマスク層410及び第２のマスク層420の両方の平面寸法を縮小するために、縮小ステップが実行される。一般に、マスク層410、420の平面寸法を縮小するために利用されることになる具体的なエッチング技法は設計上の選択に依存する。１つの例示的な実施態様では、反応性イオンエッチング又は化学湿式エッチングを利用することができる。反応性イオンエッチングを利用する場合には、異方性エッチングを利用して、第１のマスク層410及び第２のマスク層420の側壁を、層の垂直方向の厚みに対して違いを付けてエッチングすることができる。この技法は、後の処理ステップの場合にも必要とされるマスク層410、420がなくなることを防ぐことができる。
【００４６】
マスク層が薄くなりすぎて後の処理ステップにおいて利用できなくなる前に、平面寸法を所望のように縮小できるのであれば、等方性反応性イオンエッチング又は湿式エッチングを利用することもできる。しかしながら、等方性反応性イオンエッチング（及び湿式エッチング）は、一般に、全ての方向においてエッチングするので、マスク層410、420は、そのエッジにおける先鋭な角を失うことがある。マスク層の丸みを帯びた角は、後に、マスク層410、420をマスクとして利用してエッチングされることになる他の層（たとえば基準層及び／又はデータ層）の形状に影響を及ぼす。
【００４７】
図４Ａに示す処理の終了時に、マスク層410及び420は、少なくとも１つの横方向寸法において寸法を縮小されており、ここでマスク層420は、メモリセル360よりも幅が狭く、横方向寸法が小さくなる。縮小されたマスク層410、420を利用して、メモリセル360内の１つ又は複数の層をエッチングすることができ、たとえば基準層340を、データ層320に対してより小さな寸法までエッチングすることができる。縮小する量は設計上の選択による。たとえば、所望の量だけフリンジ磁界を減少させるために必要とされる基準層340の寸法の縮小を計算し、その後、それに応じてマスク層を小さくすることができる。
【００４８】
図４Ｂでは、メモリセル360の層の一部分、たとえば基準層340が、縮小されたマスク層410及び420を利用してエッチングされる。したがって、基準層340はデータ層320とは異なる寸法を有する（たとえばより小さくなる）。１つの例示的な実施態様では、イオンビームエッチング／ミリングのような、指向性の強い物理的なエッチング技法が利用される。縮小された基準層340は例示にすぎない。２つ以上の層（たとえば多層基準層、スペーサ層、シード層、AFM層など）をエッチングできることが、当業者に理解されよう。さらに、他の構成（たとえば下側ピン止め構造）では、代わりに、データ層320（１つ又は複数の材料層を含み得る）が基準層340に対してより小さくなるまでエッチングされる。
【００４９】
図４Ｃでは、誘電体材料430の層が、当該技術分野において公知である付着又は他の技法を利用して形成される。第２の縮小されたマスク層420の下方がアンダーカットされるので、第１の縮小されたマスク層410の側壁のある部分は、誘電体材料430で被覆されない。いくつかの実施態様では、アンダーカットは存在しなくてもよい。これらの実施態様では、誘電体材料はマスク層410の側壁も被覆することができる。
【００５０】
図４Ｄでは、縮小された第１のマスク層410及び第２のマスク層420が、当該技術分野において公知であるエッチング（乾式又は湿式）技法を利用して除去される。この時点で、この例示的な実施形態では、誘電体材料430によって実質上取り囲まれているバイア440が、縮小された基準層340の上に形成され、データ層320上に導電性材料がこぼれ、落ちることにより形成されることのある短絡を懸念することなく、第２の導体を形成することができる。第２のマスク層420の下方にアンダーカットが存在しない１つの例示的な実施態様では、バイア440はメモリセル360と実質上同じ寸法とすることができる。この実施態様では、短絡が生じる可能性に対してより注意しながら、第２の導体を形成する必要がある。
【００５１】
図４Ｅでは、第２の導体350が、当該技術分野において公知である付着及びパターン形成技法によって形成される。
【００５２】
上記の製造ステップは例示にすぎない。ある特定の実施態様の要件に従って、他の製造ステップを利用できることは、当業者に理解されよう。たとえば、図４Ａ〜図４Ｅに示すような種々の層が、他の製造シーケンスに従って形成される態様（たとえば、下側ピン止めメモリ構造では基準層340が最初に形成される）、１つ又は複数の層が同時に形成される態様、１つ又は複数の異なる材料層が組み合わせられて単一の層（たとえばデータ層）が形成される態様など、他の態様も可能である。
【００５３】
さらに、先に示したTMRメモリセルは例示にすぎない。ある特定の実施態様の要件に従って、他の形式のメモリセル（たとえばGMRメモリセルなど）を構成することができることは、当業者に理解されよう。たとえば、GMRメモリセルを構成する場合、スペーサ層330を非磁性の導電層とすることができる。
【００５４】
［VI.結論］
上記の例は、ある特定の例示的な実施形態を示し、当業者には、他の実施形態、変形形態及び変更形態が明らかであろう。したがって、本発明は上記の特定の実施形態に限定されるのではなく、むしろそれは特許請求の範囲によって規定される。さらに、特許請求の範囲の記載のうちのいくつかは、ある特定のシーケンスにおける構成要素を区別し、及び／又は構成要素を列挙するために、文字数字の識別子を含むことがある。そのような識別子又はシーケンスは、単に読むために、便宜上与えられているものであり、必ずしも、ステップのある特定の順序、すなわち特許請求の範囲の構成要素間の特定の順序関係を必要としたり、又は暗示したりするものと解釈されるべきではない。
【図面の簡単な説明】
【００５５】
【図１】従来技術における例示的な磁気メモリ構造の構成を示す図である。
【図２Ａ】図１の例示的な磁気メモリ構造を形成するための例示的な工程を示す図である。
【図２Ｂ】図１の例示的な磁気メモリ構造を形成するための例示的な工程を示す図である。
【図２Ｃ】図１の例示的な磁気メモリ構造を形成するための例示的な工程を示す図である。
【図２Ｄ】図１の例示的な磁気メモリ構造を形成するための例示的な工程を示す図である。
【図２Ｅ】図１の例示的な磁気メモリ構造を形成するための例示的な工程を示す図である。
【図２Ｆ】図１の例示的な磁気メモリ構造を形成するための例示的な工程を示す図である。
【図２Ｇ】図１の例示的な磁気メモリ構造を形成するための例示的な工程を示す図である。
【図３】例示的な改善された磁気メモリ構造の構成を示す図である。
【図４Ａ】図３の改善された磁気メモリ構造を形成するための例示的な工程を示す図である。
【図４Ｂ】図３の改善された磁気メモリ構造を形成するための例示的な工程を示す図である。
【図４Ｃ】図３の改善された磁気メモリ構造を形成するための例示的な工程を示す図である。
【図４Ｄ】図３の改善された磁気メモリ構造を形成するための例示的な工程を示す図である。
【図４Ｅ】図３の改善された磁気メモリ構造を形成するための例示的な工程を示す図である。
【符号の説明】
【００５６】
300      磁気メモリ構造
310      第１の導体
320      データ層
330      スペーサ層
340      基準層
350      第２の導体
360      メモリセル
410      第１のマスク層
420      第２のマスク層
430      誘電体
440      バイア
【図１】
2005129950.tif 000003
【図２Ａ】
2005129950.tif 000004
【図２Ｂ】
2005129950.tif 000005
【図２Ｃ】
2005129950.tif 000006
【図２Ｄ】
2005129950.tif 000007
【図２Ｅ】
2005129950.tif 000008
【図２Ｆ】
2005129950.tif 000009
【図２Ｇ】
2005129950.tif 000010
【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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