(57)【要約】【課題】クリップ操作を簡素化することができ、かつ、ゲインに応じて出力データの範囲が狭くなってしまうことを回避することができる可変ゲイン積分器を提供する。【解決手段】可変乗算器１１は、入力データに可変ゲインを乗算する。可変乗算器１１の出力データは、加算器１２および積分値保持器１５により累積加算される。ここで、加算後の出力データは、クリップ回路１３により、積分値保持器１５で保持可能なデータ範囲でクリップされる。積分データは、固定乗算器１４で固定ゲインと乗算され、出力される。【選択図】図１
2005135342.tif 000002
【特許請求の範囲】
【請求項１】
時系列順で入力されるデジタルの入力データを累積加算する可変ゲイン積分器であって、
入力データに可変ゲインを乗ずる可変乗算手段と、
当該可変乗算手段の出力データを前回の積分データに加算する加算手段と、
当該加算手段の出力データを所定範囲に制限し、積分データを得るデータ制限手段と、
当該データ制限手段により得られた積分データを保持し、保持している積分データを前記前回の積分データとして前記加算手段に供給する積分値保持手段と、
前記データ制限手段により得られた積分データに固定ゲインを乗ずる固定乗算手段と、
を有することを特徴とする可変ゲイン積分器。
【請求項２】
請求項１に記載の可変ゲイン積分器であって、
前記可変乗算手段の可変ゲインは１以上であり、前記固定乗算手段の固定ゲインは１未満であることを特徴とする可変ゲイン積分器。
【請求項３】
請求項１または２に記載の可変ゲイン積分器であって、
前記固定乗算器により得られたデータが出力されるバスのビット幅はｊであり、前記固定ゲインは２-k（ｋは正の整数）であり、前記積分値保持手段により保持可能なデータのビット幅は（ｊ＋ｋ）であることを特徴とする可変ゲイン積分器。
【請求項４】
時系列順で入力されるデジタルの対象データから直流成分をキャンセルするＤＣオフセットキャンセラであって、
前記対象データからオフセットデータを減ずる減算手段と、
当該減算手段の出力データを累積加算し、得られたデータを前記減算手段に前記オフセットデータとして供給する可変ゲイン積分器とを有し、
前記可変ゲイン積分器は、
前記減算手段の出力データに可変ゲインを乗ずる可変乗算手段と、
当該可変乗算手段の出力データを前回の積分データに加算する加算手段と、
当該加算手段の出力データを所定範囲に制限し、積分データを得るデータ制限手段と、
当該データ制限手段により得られた積分データを保持し、保持している積分データを前記前回の積分データとして前記加算手段に供給する積分値保持手段と、
前記データ制限手段により得られた積分データに固定ゲインを乗じ、前記オフセットデータを得る固定乗算手段と、
を有することを特徴とするＤＣオフセットキャンセラ。
【請求項５】
時系列順で入力されるデジタルの入力データを累積加算する可変ゲイン積分方法であって、
入力データに可変ゲインを乗ずる可変乗算ステップと、
当該可変乗算ステップで得られたデータを保持されている前回の積分データに加算する加算ステップと、
当該加算ステップで得られたデータを所定範囲に制限し、積分データを得るデータ制限ステップと、
当該データ制限ステップで得られた積分データに固定ゲインを乗ずる固定乗算ステップと、
前記データ制限ステップで得られた積分データを保持する積分値保持ステップと、
を有することを特徴とする可変ゲイン積分方法。
【請求項６】
コンピュータに時系列順で入力されるデジタルの入力データを累積加算させる可変ゲイン積分プログラムであって、コンピュータに、
入力データに可変ゲインを乗ずる可変乗算ステップと、
当該可変乗算ステップで得られたデータを保持されている前回の積分データに加算する加算ステップと、
当該加算ステップで得られたデータを所定範囲に制限し、積分データを得るデータ制限ステップと、
当該データ制限ステップで得られた積分データに固定ゲインを乗ずる固定乗算ステップと、
前記データ制限ステップで得られた積分データを保持する積分値保持ステップと、
を実行させることを特徴とする可変ゲイン積分プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力データを累積加算する可変ゲイン積分器に関し、特に、可変ゲインを乗算することができるものに関する。
【背景技術】
【０００２】
デジタル回路で構成された積分器が知られている。図１３に、デジタル積分器の構成例を示す。図１３では、入力データとフリップフロップ７２（以下、ＦＦと称す）に保持されているデータとが加算器７１によって加算され、次のクロックで加算後のデータがＦＦ７２に蓄えられる。この動作が繰り返されることにより、入力データが累積加算され、積分データが得られる。一般に、デジタル回路では、バスのビット幅やＦＦ７２のビット数は固定されている。そこで、図１３では、クリップ回路７３によりクリップ操作を行い、加算後のデータの範囲を制限している。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
累積加算により得られた積分データに対し、ゲインを掛けて出力したい場合がある。積分データにゲインを掛けて出力する積分器の構成としては、図１４に示されるものが想定される。図１４では、乗算器７４により、Ａ地点のクリップ回路７３から出力される積分データにゲインＧが掛けられる。そして、乗算器７４の出力データは、Ｂ地点のクリップ回路７５により出力バスのビット幅ｊに制限される。
【０００４】
しかし、図１４の積分器では、乗算器７４のゲインが可変である場合に、以下の問題がある。この問題について、出力バスが４ビット幅であり、乗算器のゲインが１／１６、１／８、１／４で可変である場合を例にとって具体的に説明する。
【０００５】
ＦＦ７２のビット数を８ビットに設定した場合、積分データ（クリップ回路７３の出力データ）の最大値は、２５５（２進数「１１１１１１１１」）となる。ゲインが１／１６のとき、乗算器７４の出力データの最大値は１５（「１１１１」）となり、乗算後のクリップ操作は不要である。ゲインが１／８のとき、乗算器７４の出力データの最大値は３１（「１１１１１」）となり、上位１ビット目が「１」のときにクリップ操作が必要となる。ゲインが１／４のとき、乗算器７４の出力データの最大値は６３（「１１１１１１」）となり、上位１ビット目または上位２ビット目が「１」のときにクリップ操作が必要となる。したがって、加算後のクリップ回路７３の他に、乗算後のクリップ回路７５を設けなければならない。さらに、乗算後のクリップ回路７５では、ゲインに応じて異なるクリップ操作を行う必要がある。この結果、積分器全体の回路構成が複雑になってしまう。
【０００６】
一方、ＦＦ７２のビット数を６ビットに設定した場合、積分データの最大値は、６３（「１１１１１１」）となる。そして、乗算器７４の出力データの最大値は、ゲインが１／１６、１／８、１／４のとき、それぞれ３（「００１１」）、７（「０１１１」）、１５（「１１１１」）となる。したがって、ゲインによらず、乗算後のクリップ操作は不要となる。しかし、乗算後のデータの範囲は、ゲインが１／１６のとき０〜３、１／８のとき０〜７であり、出力バスのデータ範囲０〜１５に比べて狭くなってしまう。このため、例えば、クリップ回路７３でクリップが生じ、積分データが最大値６３（「１１１１１１」）となっていても、ゲインが１／１６の場合、乗算器７４の出力データは、出力バスの最大値１５よりも遥かに小さい３となってしまう。
【０００７】
本発明は、クリップ操作を省略または簡素化することができ、かつ、ゲインに応じて出力データの範囲が狭くなってしまうことを回避することができる可変ゲイン積分器を提供する。
【課題を解決するための手段】
【０００８】
本発明は、時系列順で入力されるデジタルの入力データを累積加算する可変ゲイン積分器であって、入力データに可変ゲインを乗ずる可変乗算手段と、当該可変乗算手段の出力データを前回の積分データに加算する加算手段と、当該加算手段の出力データを所定範囲に制限し、積分データを得るデータ制限手段と、当該データ制限手段により得られた積分データを保持し、保持している積分データを前記前回の積分データとして前記加算手段に供給する積分値保持手段と、前記データ制限手段により得られた積分データに固定ゲインを乗ずる固定乗算手段と、を有することを特徴とする。
【０００９】
ここで、固定ゲインが乗算される積分データには、積分値保持手段に保持されている積分データも含まれる。また、前記データ制限手段は、前記積分値保持手段により保持可能なデータの最小値から最大値までの範囲でデータを制限することが望ましい。
【００１０】
前記可変乗算手段の可変ゲインは１以上であり、前記固定乗算手段の固定ゲインは１未満であることが好ましい。
【００１１】
本発明の好ましい態様では、前記固定乗算器により得られたデータが出力されるバスのビット幅はｊであり、前記固定ゲインは２-k（ｋは正の整数）であり、前記積分値保持手段により保持可能なデータのビット幅は（ｊ＋ｋ）である。
【００１２】
また、本発明は、時系列順で入力されるデジタルの対象データから直流成分をキャンセルするＤＣオフセットキャンセラであって、前記対象データからオフセットデータを減ずる減算手段と、当該減算手段の出力データを累積加算し、得られたデータを前記減算手段に前記オフセットデータとして供給する可変ゲイン積分器とを有し、前記可変ゲイン積分器は、前記減算手段の出力データに可変ゲインを乗ずる可変乗算手段と、当該可変乗算手段の出力データを前回の積分データに加算する加算手段と、当該加算手段の出力データを所定範囲に制限し、積分データを得るデータ制限手段と、当該データ制限手段により得られた積分データを保持し、保持している積分データを前記前回の積分データとして前記加算手段に供給する積分値保持手段と、前記データ制限手段により得られた積分データに固定ゲインを乗じ、前記オフセットデータを得る固定乗算手段と、を有することを特徴とする。
【００１３】
また、本発明は、時系列順で入力されるデジタルの入力データを累積加算する可変ゲイン積分方法であって、入力データに可変ゲインを乗ずる可変乗算ステップと、当該可変乗算ステップで得られたデータを保持されている前回の積分データに加算する加算ステップと、当該加算ステップで得られたデータを所定範囲で制限し、積分データを得るデータ制限ステップと、当該データ制限ステップで得られた積分データに固定ゲインを乗ずる固定乗算ステップと、前記データ制限ステップで得られた積分データを保持する積分値保持ステップと、を有することを特徴とする。
【００１４】
また、本発明は、コンピュータに時系列順で入力されるデジタルの入力データを累積加算させる可変ゲイン積分プログラムであって、コンピュータに、入力データに可変ゲインを乗ずる可変乗算ステップと、当該可変乗算ステップで得られたデータを保持されている前回の積分データに加算する加算ステップと、当該加算ステップで得られたデータを所定範囲で制限し、積分データを得るデータ制限ステップと、当該データ制限ステップで得られた積分データに固定ゲインを乗ずる固定乗算ステップと、前記データ制限ステップで得られた積分データを保持する積分値保持ステップと、を実行させることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、入力データに可変ゲインを乗じ、積分データに固定ゲインを乗じるので、ゲインを変化させても最終的に得られる出力データの範囲は変動しない。これにより、積分データにゲインを乗じた後のクリップ操作を省略または簡素化することができ、かつ、ゲインに応じて出力データの範囲が狭くなってしまうことを回避することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に従って説明する。
【００１７】
図１は、本実施の形態に係る可変ゲイン積分器１０の構成を示すブロック図である。この可変ゲイン積分器１０は、例えば、磁気再生装置等のＤＣオフセットキャンセラやＡＧＣ（Automatic Gain Control）回路に好適に利用される。図１において、可変ゲイン積分器１０は、可変乗算器１１、加算器１２、クリップ回路１３、固定乗算器１４、および積分値保持器１５を有する。
【００１８】
図２は、本実施の形態に係る可変ゲイン積分器１０の動作手順を示すフローチャートである。以下、図１、２を参照して、可変ゲイン積分器１０の動作について説明する。
【００１９】
可変乗算器１１は、バスＢｉから供給された被積分値であるデジタルの入力データｘ（ｎ）（ｎ＝１，２，３，・・・）に可変のゲインＧ１を乗じて、データｘ´（ｎ）（＝Ｇ１・ｘ（ｎ））を算出する（Ｓ１）。そして、得られたデータｘ´（ｎ）を加算器１２に出力する。
【００２０】
加算器１２は、可変乗算器１１から供給されたデータｘ´（ｎ）を、積分値保持器１５に保持されている前回の積分データｙ（ｎ−１）に加算し、データｙ´（ｎ）（＝ｘ´（ｎ）＋ｙ（ｎ−１））を算出する（Ｓ２）。そして、得られたデータｙ´（ｎ）をクリップ回路１３に出力する。
【００２１】
クリップ回路１３は、加算器１２から供給されたデータｙ´（ｎ）を予め設定された範囲に制限し、積分データｙ（ｎ）を得る（Ｓ３）。これにより、積分データｙ（ｎ）の値を取り扱い可能な範囲に制限することができる。例えば、積分データｙ（ｎ）が無限に大きくなることを防止できる。本実施の形態では、クリップ回路１３は、積分値保持器１５により保持可能なデータの最小値Ｓminから最大値Ｓmaxまでの範囲でデータｙ´（ｎ）をクリップする。より具体的に説明すると、クリップ回路１３は、データｙ´（ｎ）と最小値Ｓminおよび最大値Ｓmaxとを比較し、データｙ´（ｎ）が最大値Ｓmaxより大きい場合には最大値Ｓmaxを積分データｙ（ｎ）とし、データｙ´（ｎ）が最小値Ｓminより小さい場合には最小値Ｓminを積分データｙ（ｎ）とし、これら以外の場合にはデータｙ´（ｎ）をそのまま積分データｙ（ｎ）とする。したがって、積分データｙ（ｎ）は、最小値Ｓmin以上、最大値Ｓmax以下の値となる。クリップ回路１３は、得られた積分データｙ（ｎ）を固定乗算器１４および積分値保持器１５に出力する。
【００２２】
固定乗算器１４は、クリップ回路１３から供給された積分データｙ（ｎ）に、固定のゲインＧ２を乗じて、出力データｚ（ｎ）（＝Ｇ２・ｙ（ｎ））を算出する（Ｓ４）。そして、得られた出力データｚ（ｎ）をバスＢｏに送出する。この出力データｚ（ｎ）は、可変ゲインＧ１の値によらず、Ｇ２・Ｓmin以上、Ｇ２・Ｓmax以下の値となる。
【００２３】
一方、積分値保持器１５は、クリップ回路１３から供給された積分データｙ（ｎ）を保持する（Ｓ５）。そして、積分値保持器１５は、保持した積分データｙ（ｎ）を加算器１２に前回の積分データとして供給する。この積分データｙ（ｎ）は、次回のステップＳ２において、データｘ´（ｎ＋１）と加算される。
【００２４】
このような動作が繰り返されることにより、入力データｘ（ｎ）が累積加算される。
【００２５】
ここで、ゲインＧ１、ゲインＧ２や積分値保持器１５の最小値Ｓmin、最大値Ｓmax等の設定について説明する。バスＢｏにより伝送可能なデータの最小値がＢminであり、最大値がＢmaxであるとする。また、１／ｐ（ｐは正の整数）から１／ｑ（ｑは正の整数、ｑ＜ｐ）の範囲でゲインを可変にしたいとする。このとき、ゲインＧ２を固定値１／ｐとし、ゲインＧ１を１以上かつｐ／ｑ以下の範囲で可変とする。そして、積分値保持器１５の最小値Ｓminをｐ・Ｂminとし、最大値Ｓmaxをｐ・Ｂmaxとする。すると、積分データｙ（ｎ）の範囲は、ｐ・Ｂmin以上、ｐ・Ｂmax以下となり、固定乗算器１４の出力データの範囲は、Ｂmin以上、Ｂmax以下となる。この範囲は、バスＢｏが伝送可能なデータの範囲と一致する。したがって、この場合、固定乗算器１４の後段にクリップ回路を設ける必要がない。また、可変ゲインＧ１によらず、出力データの範囲は、バスＢｏが伝送可能なデータの範囲と一致する。
【００２６】
なお、ゲインＧ１の可変範囲に１未満の範囲が含まれると、可変乗算器１１において、データが失われてしまう場合がある。例えば、ゲインＧ１が１／４であり、可変乗算器１１でビット列を右に２だけシフトさせる場合、入力データ３（２進数「１１」）は、０になってしまう。よって、ゲインを可変させたい範囲に１未満の範囲が含まれる場合、ゲインＧ１は１以上、ゲインＧ２は１未満であることが好ましい。
【００２７】
また、ゲインＧ２を１／ｐより小さくすると、積分値保持器１５の最小値Ｓminから最大値Ｓmaxまでの範囲が広くなってしまい、積分値保持器１５に必要とされる保持容量が増大してしまう。よって、ゲインＧ２は、ゲインＧ１・Ｇ２の最小値であることが好ましい。言い換えると、ゲインＧ１の可変範囲の最小値は１であることが望ましい。
【００２８】
以下、本実施の形態に係る可変ゲイン積分器１０の構成および動作について、より具体的な例を示す。
【００２９】
まず、構成について説明する。バスＢｉは３ビット幅であり、入力データは０（２進数「０００」）から７（「１１１」）までの値をとる。可変乗算器１１は、ビット列を左に０、１、２、または３だけシフトさせるシフトレジスタである。よって、ゲインＧ１は、１、２、４、または８である。加算器１２は、８ビットの全加算器からなる。クリップ回路１３は、加算器１２から供給された９ビットデータの最上位桁（ＭＳＢ：Most Significant Bit）が「０」の場合には、当該９ビットデータのうち下位８ビットをそのまま出力し、ＭＳＢが「１」の場合には、２５５（「１１１１１１１１」）を出力する回路である。固定乗算器１４は、クリップ回路から供給された８ビットデータを右に４ビットだけシフトさせ、得られた４ビットデータをビット幅４のバスＢｏに出力するシフトレジスタである。よって、ゲインＧ２は、１／１６（＝１／２4）である。積分値保持器１５は、０（「００００００００」）から２５５（「１１１１１１１１」）までのデータを保持することができる８ビットのフリップフロップである。
【００３０】
つぎに、上記構成を有する可変ゲイン積分器１０の動作について説明する。ここでは、入力データｘ（ｎ）（ｎ＝１，２，３，・・・）は一定値３（「０１１」）であるとする。また、ゲインＧ１として２が選択されているものとする。
【００３１】
まず、積分値保持器１５に積分データｙ（４）が保持されている場合について説明する。ここで、積分データｙ（４）は、２４（「０００１１０００」）である。
【００３２】
バスＢｉから入力データｘ（５）が供給されると、可変乗算器１１は、入力データｘ（５）である３（「０１１」）を左に１ビットシフトさせ、６（「０１１０」）を加算器１２に出力する。加算器１２は、６（「０１１０」）を前回の積分データｙ（４）である２４（「０００１１０００」）に加算し、３０（「００００１１１１０」）をクリップ回路１３に出力する。クリップ回路１３は、３０（「００００１１１１０」）のＭＳＢが「０」なので、３０（「０００１１１１０」）を積分データｙ（５）として固定乗算器１４に出力する。固定乗算器１４は、３０（「０００１１１１０」）を右に４ビットシフトさせ、１（「０００１」）を出力データｚ（５）としてバスＢｏに出力する。一方、クリップ回路１３で得られた積分データｙ（５）である３０（「０００１１１１０」）は、次のクロックで、積分値保持器１５に蓄えられ、加算器１２に供給される。
【００３３】
つぎに、積分値保持器１５に積分データｙ（４２）が保持されている場合について説明する。ここで、積分データｙ（４２）は、２５２（「１１１１１１００」）である。
【００３４】
バスＢｉから入力データｘ（４３）が供給されると、可変乗算器１１は、入力データｘ（４３）である３（「０１１」）を左に１ビットシフトさせ、６（「０１１０」）を加算器１２に出力する。加算器１２は、６（「０１１０」）を前回の積分データｙ（４２）である２５２（「１１１１１１００」）に加算し、２５８（「１００００００１０」）をクリップ回路１３に出力する。クリップ回路１３は、２５８（「１００００００１０」）のＭＳＢが「１」なので、２５５（「１１１１１１１１」）を積分データｙ（４３）として固定乗算器１４に出力する。固定乗算器１４は、２５５（「１１１１１１１１」）を右に４ビットシフトさせ、１５（「１１１１」）を出力データｚ（４３）としてバスＢｏに出力する。一方、クリップ回路１３で得られた積分データｙ（４３）である２５５（「１１１１１１１１」）は、次のクロックで、積分値保持器１５に蓄えられ、加算器１２に供給される。
【００３５】
なお、上記の例では、正の整数のみを扱っているが、これに限られないことは言うまでもない。例えば、負数を含む整数を扱う場合には、２の補数表現が利用される。
【００３６】
以上のとおり、本実施の形態によれば、入力データに可変ゲインを乗じ、クリップ回路の後段では固定ゲインを乗じるので、可変ゲインの値によらず、出力データｚ（ｎ）の範囲は一定となる。これにより、出力データｚ（ｎ）に許容されているデータ範囲に対して、実際の出力データｚ（ｎ）のデータ範囲が狭くなってしまうことを回避することができる。また、固定乗算器１４の後段のクリップ動作が、ゲインの値に応じて変化することを回避することができる。さらに、固定乗算器１４の後段のクリップを省略することが可能となる。この結果、回路規模を小さくすることができ、また処理速度を向上させることができる。
【００３７】
また、可変ゲインＧ１を１以上とし、固定ゲインＧ２を１未満とすることにより、Ｇ１・Ｇ２が１未満の範囲を含む場合であっても、可変乗算器１１でデータが失われてしまうことがない。
【００３８】
また、バスＢｏのビット幅がｊであるとき、固定ゲインＧ２を２-k（ｋは正の整数）とし、積分値保持器１５により保持可能なデータのビット幅を（ｊ＋ｋ）とすれば、固定乗算器１４の出力データのビット幅をバスＢｏのビット幅ｊに一致させることができる。これにより、固定乗算器１４の後段のクリップ回路が不要となる。
【００３９】
図３は、可変ゲイン積分器１０を用いたＤＣオフセットキャンセラ１００の構成を示すブロック図である。このＤＣオフセットキャンセラ１００は、時系列順で入力されるデジタルの対象データに含まれる直流成分を除去するものである。図３において、加算器２０は、キャンセラ入力データから、オフセットデータとして可変ゲイン積分器１０の出力データｚ（ｎ）を減じ、直流成分を除去する。加算器２０により得られたＤＣキャンセル後のデータは、遅延器３０により遅延された後、ＤＣオフセットキャンセラの出力データとして出力されるとともに、可変ゲイン積分器１０に入力データとして供給される。
【００４０】
このＤＣオフセットキャンセラによれば、可変ゲイン積分器１０からフィードバックされるデータの範囲がゲインによらずバスのビット幅に一致するので、直流成分を適切に除去することができる。また、可変ゲイン積分器１０におけるクリップ操作が簡素なので、全体の構成が簡易なものとなる。
【００４１】
以上、本発明の実施の形態について説明したが、本発明が上記の実施の形態に限定されないことは言うまでもない。例えば、上記の実施の形態では、可変乗算手段、加算手段、データ制限手段、固定乗算手段、および積分値保持手段は、専用のハードウェア回路により実現されているが、上記の各手段はどのように実現されてもよい。一例を挙げると、ＲＯＭ等の記憶媒体に格納されたプログラムをＣＰＵおよびＲＡＭに実行させることにより、上記の各手段を実現することができる。この場合、例えば、積分データに割り当てられている記憶容量、および、出力データｚ（ｎ）の受け手側の受け取り可能なデータ範囲が固定されている場合に効果が得られる。
【００４２】
また、図２において、固定ゲインを乗ずるステップＳ４と積分データを保持するステップＳ５との順序は、逆であってもよく、同時であってもよい。例えば、図４に示されるように、可変ゲイン積分器を構成することができる。この場合、積分値保持器１５が積分データを保持し、その後、固定乗算器１４が積分値保持器１５に保持された積分データに固定ゲインを乗ずることとなる。なお、図４の可変ゲイン積分器では、図１の可変ゲイン積分器よりも、出力データｚ（ｎ）の出力タイミングが１クロック遅くなる。
【００４３】
以下、図面に従って、本実施の形態に係る可変ゲイン積分器１０の適用例について説明する。なお、ここでは、適用例の構成についての詳しい説明は省略する。
【００４４】
図５は、デジタル信号再生回路の構成を示すブロック図である。デジタル信号再生回路は、例えば、デジタルビデオカメラの再生装置に使用される。図５において、磁気テープ（不図示）に記録されたデジタルデータは、磁気ヘッド（不図示）により再生され、Ａ／Ｄ変換部４１でデジタルサンプリングされる。Ａ／Ｄ変換部４１から出力されるデジタル信号は、ゲインコントロール部４２でゲインが掛けられる。インターポレータ４３は、ゲインコントロール部４２の出力信号に基づいて、デジタルデータのデータ存在点のデータ値を推定補間する。インターポレータ４３の出力信号は、フィルタ群４４および適応等化器４５により波形等化され、等化信号として出力される。この等化信号は、振幅誤差検出部４６およびループフィルタ４７を介してゲインコントロール部４２にフィードバックされ、これに応じてゲインコントロール部４２におけるゲインが調整される。また、等化信号は、タイミング誤差検出部４８、ループフィルタ４９、およびＮＣＯ（Numerical Controlled Oscillator）５０を介してインターポレータ４３にフィードバックされ、これに応じてインターポレータ４３における推定補間の位置が調整される。
【００４５】
上記の信号再生回路において、本実施の形態に係る可変ゲイン積分器１０は、ＡＧＣ（Automatic Gain Control）回路のループフィルタ４７、ビットタイミング制御のためのフィードバックループに挿入されているループフィルタ４９、および適応等化器４５で用いられている。図６に、ループフィルタ４７および振幅誤差検出部４６の内部構成を示す。図７に、ループフィルタ４９の内部構成を示す。また、図８に、適応等化器４５の内部構成を示す。図８において、適応等化器４５への入力信号は、４つの遅延素子、４つの係数乗算器、および加算器からなる可変ＦＩＲ（有限インパルス応答）フィルタにより等化され、等化信号として出力される。４つの係数乗算器の係数（フィルタ係数）は、ＬＭＳ（Least Mean Square）アルゴリズムに従ってＬＭＳアルゴリズム部４５ａにより随時更新される。ここで、可変ゲイン積分器１０は、ＬＭＳアルゴリズム部４５ａで使用されている。図９に、ＬＭＳアルゴリズム部４５ａの内部構成を示す。
【００４６】
図１０は、ＰＳＫ（Phase Shift Keying）復調回路の構成を示すブロック図である。図１０において、Ａ／Ｄ変換器から供給されたＩ，Ｑ信号は、ＤＣオフセットキャンセラ１００により直流成分が除去され、位相回転器５１で位相が回転させられる。そして、インターポレータ５２により、位相回転器５１の出力信号からナイキスト点のＩ，Ｑ信号値が推定補間される。この補間により得られた信号は、ＦＩＲフィルタからなるハーフナイキストフィルタ５３によって帯域制限され、出力される。ハーフナイキストフィルタ５３の出力信号は、電力誤差検出部５４、ループフィルタ５５、および信号変換部５６を介してゲイン調整アンプにフィードバックされ、これに応じて受信波に対するゲインが調整される。また、ハーフナイキストフィルタ５３の出力信号は、キャリア位相誤差検出部５７およびループフィルタ５８を介して位相回転器５１にフィードバックされ、これに応じて位相回転器５１での回転量が調整される。さらに、ハーフナイキストフィルタ５３の出力信号は、クロックタイミング誤差検出部５９およびループフィルタ６０を介してインターポレータ５２にフィードバックされ、これに応じて推定補間位置が調整される。
【００４７】
上記のＰＳＫ復調回路において、本実施の形態に係る可変ゲイン積分器１０は、ＤＣオフセットキャンセラ１００、ＡＧＣ（Automatic Gain Control）回路のループフィルタ５５、位相同期回路のループフィルタ５８、およびタイミング同期用のループフィルタ６０で用いられている。図１１に、ループフィルタ５５、電力誤差検出部５４、および信号変換部５６の内部構成を示す。また、図１２に、ループフィルタ５８の内部構成を示す。なお、ＤＣオフセットキャンセラ１００の内部構成は、図３に示されるとおりである。また、ループフィルタ６０の内部構成は、図７のループフィルタ４９と同様である。
【００４８】
以上のとおり、本実施の形態に係る可変ゲイン積分器１０は、様々な機器、回路で好適に使用される。
【図面の簡単な説明】
【００４９】
【図１】可変ゲイン積分器１０の構成を示すブロック図である。
【図２】可変ゲイン積分器１０の動作手順を示すフローチャートである。
【図３】可変ゲイン積分器１０を有するＤＣオフセットキャンセラ１００の構成を示すブロック図である。
【図４】可変ゲイン積分器の他の構成を示すブロック図である。
【図５】デジタル信号再生回路の構成を示すブロック図である。
【図６】ループフィルタ４７および振幅誤差検出部４６の内部構成を示すブロック図である。
【図７】ループフィルタ４９の内部構成を示すブロック図である。
【図８】適応等化器４５の内部構成を示すブロック図である。
【図９】ＬＭＳアルゴリズム部４５ａの内部構成を示すブロック図である。
【図１０】ＰＳＫ（Phase Shift Keying）復調回路の構成を示すブロック図である。
【図１１】電力誤差検出部５４、ループフィルタ５５、および信号変換部５６の内部構成を示すブロック図である。
【図１２】ループフィルタ５８の内部構成を示すブロック図である。
【図１３】従来のデジタル積分器の構成を示すブロック図である。
【図１４】積分データにゲインを掛ける積分器の構成を示すブロック図である。
【符号の説明】
【００５０】
１０  可変ゲイン積分器、１１  可変乗算器、１２  加算器、１３  クリップ回路、１４  固定乗算器、１５  積分値保持器、２０  加算器、３０  遅延器、４１  Ａ／Ｄ変換部、４２  ゲインコントロール部、４３  インターポレータ、４４  フィルタ群、４５  適応等化器、４５ａ  ＬＭＳアルゴリズム部、４６  振幅誤差検出部、４７  ループフィルタ、４８  タイミング誤差検出部、４９  ループフィルタ、５０  ＮＣＯ、５１  位相回転器、５２  インターポレータ、５３  ハーフナイキストフィルタ、５４  電力誤差検出部、５５  ループフィルタ、５６  信号変換部、５７  キャリア位相誤差検出部、５８  ループフィルタ、５９  クロックタイミング誤差検出部、６０  ループフィルタ、１００  ＤＣオフセットキャンセラ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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