(57)【要約】【課題】  ＦＰＧＡのコンフィグレーション完了後、主電源の電圧レベルの変化に影響を受けることなくＦＰＧＡの誤動作を防止することができるデータ処理装置の提供。【解決手段】  切換器８は端子８ａ及び端子８ｄ（第１端子及び第４端子）が主電源９及び補助電源１０に接続され、端子８ｂ及び端子８ｃ（第２端子及び第３端子）がＦＰＧＡ７に接続されており、第１入力端子がアースされ、第２入力端子が端子８ｄに接続されたスイッチング部８３を備える。主電源９が投入された場合、切換器８は端子８ａに印加された主電源９の電圧を端子８ｂから出力し、ＦＰＧＡ７は該電圧を端子７ａにて検出し、シリアルＩ／ＦＲＯＭ１１から回路データを読み出してコンフィグレーションし、その完了時に端子７ｂから信号をスイッチング部８３の第３入力端子へ出力する。これに伴い、切換器８はスイッチング部８３から出力される補助電源１０の電圧を端子８ｂから出力する。【選択図】        図１
2005135021.tif 000002
【特許請求の範囲】
【請求項１】
データ処理を行うべくプログラムされたフィールドプログラマブルゲートアレイと、該フィールドプログラマブルゲートアレイに接続された切換器とを備え、
該切換器は、主電源及び補助電源に各別に接続すべくなしてあり、前記主電源の電圧が印加された場合に、該主電源の電圧を前記フィールドプログラマブルゲートアレイに供給すべくなしてあり、
前記フィールドプログラマブルゲートアレイは、前記主電源の電圧を検出してコンフィグレーションを行うべくなしてあり、コンフィグレーション完了時に、前記切換器へ信号を出力すべくなしてあり、
前記切換器は、前記補助電源の電圧が印加された場合であって、前記フィールドプログラマブルゲートアレイから出力される前記信号を受信したときに、前記補助電源の電圧を前記フィールドプログラマブルゲートアレイに供給すべくなしてある
ことを特徴とするデータ処理装置。
【請求項２】
前記切換器は、主電源に接続すべくなしてある第１端子と、前記フィールドプログラマブルゲートアレイに接続された第２端子及び第３端子と、補助電源に接続すべくなしてある第４端子とを有し、前記第１端子に前記主電源の電圧が印加された場合に、該主電源の電圧を前記第２端子を介して前記フィールドプログラマブルゲートアレイに供給すべくなしてあり、
前記フィールドプログラマブルゲートアレイは、前記切換器の前記第２端子から出力される前記主電源の電圧を検出してコンフィグレーションを行うべくなしてあり、コンフィグレーション完了時に、前記切換器の前記第３端子へ前記信号を出力すべくなしてあり、
前記切換器は、前記第４端子に前記補助電源の電圧が印加された場合であって、前記第３端子にて前記フィールドプログラマブルゲートアレイから出力される前記信号を受信したときに、前記補助電源の電圧を前記第２端子を介して前記フィールドプログラマブルゲートアレイに供給すべく前記第２端子及び第４端子を接続するスイッチング手段を有する
ことを特徴とする請求項１に記載のデータ処理装置。
【請求項３】
前記切換器の前記第１端子及び第４端子はそれぞれ、主電源及び補助電源に接続されていることを特徴とする請求項２に記載のデータ処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールドプログラマブルゲートアレイ（以下、ＦＰＧＡという）及び切換器を備えるデータ処理装置に関し、より詳細には、ＦＰＧＡ、及びＦＰＧＡに主電源又は補助電源の電圧を切り換えて出力するように構成した切換器を備えるデータ処理装置に関する。
【背景技術】
【０００２】
ＦＰＧＡは、多数の論理ゲートをアレイ状に配置し、論理ゲート間に設けられている複数の配線を適宜接続することにより所望の論理回路を構成し、ＦＰＧＡに動作機能が付与される。ただし、ＦＰＧＡに動作機能を付与するためには、配線を接続して回路を構成する（コンフィグレーションする）ための回路データ（ｐｏｆ（programable object file）データ）を、別途用意された専用のシリアルＩ／ＦＲＯＭから読み出して書き込む必要がある。
【０００３】
具体的には、ＦＰＧＡは回路データとして例えば画像処理用又はリレー制御用の回路データを読み出して書き込んだ場合、前者では画像処理回路として動作し、後者ではリレー制御回路として動作する。また、一のＦＰＧＡに対して種々の回路データを用意しておき、例えばシステムの正常時又は異常時といった所定の条件毎に各回路データを読み出して書き込むことにより、物理的に複数の回路を用いることなく、種々の条件に適した回路動作を一のＦＰＧＡに行わせることも可能である（例えば、特許文献１参照）。
【０００４】
ＦＰＧＡはまた、製品開発を短縮化させるために、試作品の回路動作を評価する際に、設計現場において回路の設計変更が可能な構成（論理ゲート間の配線の接続が可変）であるため、コストが高く、量産には不向きである一方、近年ではＦＰＧＡを試作品の性能評価に用いるだけでなく、製品に実装した状態で市場に投入する場合もある。
【特許文献１】特開２０００−２５０７７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ＦＰＧＡの構造は一般に、ＳＲＡＭ構造（揮発性メモリの構造）であるため、電源を投入する都度、ＦＰＧＡは回路を構成するために、回路データ（ｐｏｆデータ）の書き込み、つまりコンフィグレーションを行う必要がある。このようなコンフィグレーションは、電源にプルアップ接続された端子（ｎＣＯＮＦＩＧ端子）の状態をＦＰＧＡが監視し、該端子に印加される電圧レベルの検出がＬからＨへ変化したときに行われる。そして、ＦＰＧＡはコンフィグレーションを完了した後、安定して動作するには、前記端子に印加される電圧レベルが常にＨでなければならない。
【０００６】
しかしながら、前記端子に印加される電源の電圧レベルは、何らかの原因でノイズの影響を受けたり、電源が瞬断したりして変化する場合があり、このようなときには、前記端子に印加される電源の電圧レベルがＨからＬとなり、更に再度Ｈとなる場合がある。
【０００７】
ＦＰＧＡは、一旦回路を構成して動作しているにも関わらず、前述したような電圧レベルの変化を検出する都度、再度コンフィグレーションを行う、つまり電圧レベルがＨからＬへ変化した時点で書き込まれた回路データが消去し、更に電圧レベルがＬからＨへ再度変化した時点で回路データを再度書き込むため、誤動作を起こす虞があるという問題がある。
【０００８】
また、検出する電圧レベルがＨからＬへ変化し、再度Ｈレベルへ戻らずともＬレベルの状態を維持するような場合であれば、書き込まれた回路データは消去したままの状態であるので、ＦＰＧＡは当然動作しないという問題がある。
【０００９】
本発明は斯かる問題に鑑みてなされたものであり、その目的とするところは、ＦＰＧＡと、ＦＰＧＡに接続された切換器とを備え、切換器は主電源の電圧が印加された場合に、主電源の電圧をＦＰＧＡに供給可能とし、ＦＰＧＡは切換器から出力される主電源の電圧を検出してコンフィグレーションを可能とし、切換器は補助電源の電圧が印加された場合であって、ＦＰＧＡがコンフィグレーション完了時に出力する信号を受信したときに、補助電源の電圧をＦＰＧＡに供給可能な構成とすることにより、切換器に主電源及び補助電源をそれぞれ接続した場合に、ＦＰＧＡの誤動作を防止し、装置全体を安定して動作することができるデータ処理装置を提供することにある。
【００１０】
本発明の他の目的は、切換器は自身が有する４つの端子の内、第１端子に主電源の電圧が印加された場合に、第２端子を介して主電源の電圧をＦＰＧＡに供給可能とし、ＦＰＧＡは切換器の第２端子から出力される主電源の電圧を検出してコンフィグレーションを可能とし、切換器は第４端子に補助電源の電圧が印加された場合であって、ＦＰＧＡがコンフィグレーション完了時に出力する信号を第３端子にて受信したときに、補助電源の電圧を第２端子を介してＦＰＧＡに供給可能なように、第２端子及び第４端子を接続するスイッチング手段を有する構成とすることにより、切換器の第１端子及び第４端子にそれぞれ主電源及び補助電源を接続した場合に、ＦＰＧＡの誤動作を防止し、装置全体を安定して動作することができるデータ処理装置を提供することにある。
【００１１】
本発明の更に他の目的は、切換器の第１端子及び第４端子に主電源及び補助電源をそれぞれ接続することにより、切換器が第３端子にてＦＰＧＡからの信号を受信するまで又は受信した場合は、切換器の第２端子から、前者では第１端子に接続された主電源の電圧をＦＰＧＡへ出力し、後者では第４端子に接続された補助電源の電圧をＦＰＧＡへ出力することができ、ＦＰＧＡの誤動作を防止し、装置全体を安定して動作することができるデータ処理装置を提供することにある。
【課題を解決するための手段】
【００１２】
第１発明に係るデータ処理装置は、データ処理を行うべくプログラムされたフィールドプログラマブルゲートアレイ（ＦＰＧＡ）と、該フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に接続された切換器とを備え、該切換器は、主電源及び補助電源に各別に接続すべくなしてあり、前記主電源の電圧が印加された場合に、該主電源の電圧を前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に供給すべくなしてあり、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、前記主電源の電圧を検出してコンフィグレーションを行うべくなしてあり、コンフィグレーション完了時に、前記切換器へ信号を出力すべくなしてあり、前記切換器は、前記補助電源の電圧が印加された場合であって、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）から出力される前記信号を受信したときに、前記補助電源の電圧を前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に供給すべくなしてあることを特徴とする。
【００１３】
第２発明に係るデータ処理装置は、第１発明に係るデータ処理装置において、前記切換器は、主電源に接続すべくなしてある第１端子と、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に接続された第２端子及び第３端子と、補助電源に接続すべくなしてある第４端子とを有し、前記第１端子に前記主電源の電圧が印加された場合に、該主電源の電圧を前記第２端子を介して前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に供給すべくなしてあり、前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）は、前記切換器の前記第２端子から出力される前記主電源の電圧を検出してコンフィグレーションを行うべくなしてあり、コンフィグレーション完了時に、前記切換器の前記第３端子へ前記信号を出力すべくなしてあり、前記切換器は、前記第４端子に前記補助電源の電圧が印加された場合であって、前記第３端子にて前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）から出力される前記信号を受信したときに、前記補助電源の電圧を前記第２端子を介して前記フィールドプログラマブルゲートアレイ（ＦＰＧＡ）に供給すべく前記第２端子及び第４端子を接続するスイッチング手段を有することを特徴とする。
【００１４】
第３発明に係るデータ処理装置は、第２発明に係るデータ処理装置において、前記切換器の前記第１端子及び第４端子はそれぞれ、主電源及び補助電源に接続されていることを特徴とする。
【００１５】
第１発明に係るデータ処理装置にあっては、切換器に主電源が接続され、主電源の電圧が印加された場合に、主電源の電圧をＦＰＧＡへ出力する。そうすると、ＦＰＧＡは主電源のＨレベルの電圧を検出するため、コンフィグレーションを行い、コンフィグレーション完了時に、コンフィグレーションの完了を示す信号を切換器へ出力する。このとき、切換器に補助電源（例えば電池又はキャパシタ等）が接続され、補助電源の電圧が印加されている場合、切換器は補助電源の電圧をＦＰＧＡに供給する。
【００１６】
これにより、ＦＰＧＡは一旦コンフィグレーションを完了した後、常に補助電源の安定したＨレベルの電圧を検出するため、コンフィグレーションが再度行われるのを防止する。つまり、何らかの原因でたとえ主電源の電圧レベルが変化した場合においても、ＦＰＧＡが一旦コンフィグレーションを完了した後は、主電源の電圧レベルの変化に影響を受けることなく、ＦＰＧＡの誤動作が防止される。これに伴って、ＦＰＧＡはデータを滞りなく処理するため、装置全体としての動作も安定する。
【００１７】
第２発明に係るデータ処理装置にあっては、切換器の第１端子に主電源が接続され、主電源の電圧が印加された場合に、主電源の電圧を第２端子からＦＰＧＡへ出力する。そうすると、ＦＰＧＡは主電源のＨレベルの電圧を検出するため、コンフィグレーションを行い、コンフィグレーション完了時に、コンフィグレーションの完了を示す信号を出力する。そうすると、切換器は第３端子にてＦＰＧＡが出力した信号を受信し、受信した信号に基づいて、スイッチング手段が第２端子及び第４端子を接続する。つまり、ＦＰＧＡがコンフィグレーションを完了すると同時に自動的に、切換器の第２端子及び第４端子が接続される。このとき、切換器の第４端子に補助電源が接続され、補助電源の電圧が印加されている場合、切換器は第２端子を介して補助電源の電圧をＦＰＧＡに供給する。
【００１８】
これにより、ＦＰＧＡは一旦コンフィグレーションを完了した後、常に補助電源の安定したＨレベルの電圧を検出するため、コンフィグレーションが再度行われるのを防止する。つまり、何らかの原因でたとえ主電源の電圧レベルが変化した場合においても、ＦＰＧＡが一旦コンフィグレーションを完了した後は、主電源の電圧レベルの変化に影響を受けることなく、ＦＰＧＡの誤動作が防止される。これに伴って、ＦＰＧＡはデータを滞りなく処理するため、装置全体としての動作も安定する。
【００１９】
第３発明に係るデータ処理装置にあっては、切換器の第１端子及び第４端子に主電源及び補助電源がそれぞれ接続されているため、切換器が第３端子にてＦＰＧＡからの信号を受信するまで又は受信した場合は、前者ではスイッチング手段の動作により第１端子に接続された主電源の電圧が第２端子からＦＰＧＡへ出力され、後者ではスイッチング手段の動作により第４端子に接続された補助電源の電圧が第２端子からＦＰＧＡへ出力される。
【００２０】
これにより、ＦＰＧＡは一旦コンフィグレーションを完了した後、常に補助電源の安定したＨレベルの電圧を検出するため、コンフィグレーションが再度行われるのを防止する。つまり、何らかの原因でたとえ主電源の電圧レベルが変化した場合においても、ＦＰＧＡが一旦コンフィグレーションを完了した後は、主電源の電圧レベルの変化に影響を受けることなく、ＦＰＧＡの誤動作が防止される。これに伴って、ＦＰＧＡはデータを滞りなく処理するため、装置全体としての動作も安定する。
【発明の効果】
【００２１】
本発明によれば、切換器に主電源及び補助電源が各別に接続した場合、ＦＰＧＡは一旦コンフィグレーションを完了した後は、常に補助電源の安定したＨレベルの電圧を検出することができる。
【００２２】
これにより、コンフィグレーションが再度行われるのを防止することができる。つまり、何らかの原因でたとえ主電源の電圧レベルが変化した場合においても、ＦＰＧＡが一旦コンフィグレーションを完了した後は、主電源の電圧レベルの変化に影響を受けることなく、ＦＰＧＡの誤動作を防止することができる。これに伴って、ＦＰＧＡはデータを滞りなく処理することができるため、装置全体としての動作を安定させることができる。
【００２３】
よって、切換器に主電源及び補助電源をそれぞれ接続した場合、本発明のデータ処理装置を、試作品として回路動作（ＦＰＧＡ）の性能評価試験を行う場合、又は商品として提供する場合においては、前者では性能評価試験を効率よく行うことができ、後者では信頼性の高い装置を提供することができる。
【００２４】
また、本発明によれば、ＦＰＧＡがコンフィグレーションを完了すると同時に自動的に、切換器の第２端子及び第４端子を接続することができるため、切換器の第１端子及び第４端子に主電源及び補助電源をそれぞれ接続した場合、ＦＰＧＡは一旦コンフィグレーションを完了した後は、常に補助電源の安定したＨレベルの電圧を検出することができる。
【００２５】
これにより、コンフィグレーションが再度行われるのを防止することができる。つまり、何らかの原因でたとえ主電源の電圧レベルが変化した場合においても、ＦＰＧＡが一旦コンフィグレーションを完了した後は、主電源の電圧レベルの変化に影響を受けることなく、ＦＰＧＡの誤動作を防止することができる。これに伴って、ＦＰＧＡはデータを滞りなく処理することができるため、装置全体としての動作を安定させることができる。
【００２６】
更に、本発明によれば、切換器の第１端子及び第４端子に主電源及び補助電源がそれぞれ接続されているため、切換器が第３端子にてＦＰＧＡからの信号を受信するまで又は受信した場合は、前者ではスイッチング手段の動作により第１端子に接続された主電源の電圧を第２端子からＦＰＧＡへ出力することができ、後者ではスイッチング手段の動作により第４端子に接続された補助電源の電圧を第２端子からＦＰＧＡへ出力することができる。
【００２７】
これにより、コンフィグレーションが再度行われるのを防止することができる。つまり、何らかの原因でたとえ主電源の電圧レベルが変化した場合においても、ＦＰＧＡが一旦コンフィグレーションを完了した後は、主電源の電圧レベルの変化に影響を受けることなく、ＦＰＧＡの誤動作を防止することができる。これに伴って、ＦＰＧＡはデータを滞りなく処理することができるため、装置全体としての動作を安定させることができる。
【００２８】
また、切換器の第１端子及び第４端子に主電源及び補助電源がそれぞれ接続されているため、本発明のデータ処理装置を、主電源及び補助電源を内蔵したデータ処理装置として提供することができ、しかも、主電源及び補助電源を内蔵したデータ処理装置を商品として提供する場合においては、購入者にとって使用勝手が非常によいものとなる。
【発明を実施するための最良の形態】
【００２９】
以下に、本発明のデータ処理装置を、画像データを処理するための装置として適用した実施の形態について、図面を用いて詳細に説明する。図１は本発明のデータ処理装置の概略構成を示す一部回路図を用いたブロック図であり、図中２０は本発明のデータ処理装置である。データ処理装置２０は、装置全体の制御を行う中央処理装置としてのＣＰＵ１を備え、ＣＰＵ１はバス２を介してＲＯＭ３と接続されている。
【００３０】
ＲＯＭ３には、データ処理装置２０の動作に必要な制御プログラムが予め格納されおり、ＣＰＵ１は、ＲＯＭ３に格納してある制御プログラムを順次実行し、バス２を介して接続される各種ハードウェアの動作を制御する。ＲＡＭ４は、ＳＲＡＭ又はフラッシュメモリ等で構成され、バス２に接続されており、ＣＰＵ１による制御プログラムの実行時に発生するデータを一時的に記憶する。
【００３１】
Ｉ／Ｏ装置５，６は、データ処理装置２０の周辺装置であり、バス２に接続されている。具体的には、Ｉ／Ｏ装置５は、原稿を光学的に読み取って画像データを生成するスキャナ装置であり、Ｉ／Ｏ装置６は、処理した画像データを用紙又はＯＨＰ等の記録媒体に画像形成するプリンタ装置である。
【００３２】
ＦＰＧＡ７は、バス２に接続されていると共に、端子７ａ及び端子７ｂが、切換器８の端子８ｂ（第２端子）及び端子８ｃ（第３端子）に接続されている。切換器８は端子８ａ（第１端子）が主電源９に接続され、端子８ｄ（第４端子）が補助電源１０に接続されている。
【００３３】
主電源９は、データ処理装置２０が備える各種ハードウェアに電圧を供給する。なお、主電源９から各種ハードウェアへの電圧供給線の図示は省略している。また、主電源９は、データ処理装置２０に設ける構成としたが、これに限らず、データ処理装置２０の外部に設ける構成であってもよい。
【００３４】
補助電源１０は、例えばリチウム電池又はキャパシタ等で構成されており、ノイズの影響によりその供給する電圧レベルが変化する虞のある主電源９とは異なり、ＦＰＧＡ７に電圧を安定して供給することができる。なお、補助電源１０のオン／オフ（補助電源１０が後述するスイッチング部８３と電気的に接続するか否か）は、主電源９のオン／オフに連動して行われるように構成されている。また、補助電源１０は、データ処理装置２０に設ける構成としたが、これに限らず、データ処理装置２０の外部に設ける構成であってもよく、切換器８に内蔵する構成であってもよい。
【００３５】
ＦＰＧＡ７はまた、端子７ｃにてシリアルＩ／ＦＲＯＭ１１に接続されている。シリアルＩ／ＦＲＯＭ１１は、ＦＰＧＡ７が画像データを処理する回路を構成するための回路データ（ｐｏｆデータ）が格納されており、回路データをＦＰＧＡ７にシリアル転送することができる。ＦＰＧＡ７は、主電源９が投入されたときに、つまり切換器８の端子８ａに主電源９の電圧が印加されたときに、端子７ａにて主電源９のＨレベルの電圧を検出し、シリアルＩ／ＦＲＯＭ１１に格納してある回路データを読み出して書き込む、つまり該回路データに従って、予め用意されている種々の論理ゲート等を結線することにより回路機能を確定する（コンフィグレーションする）。これにより、ＦＰＧＡ７は画像処理回路として動作し、Ｉ／Ｏ装置５が読み取った原稿の画像データを処理する。
【００３６】
ＦＰＧＡ７は、シリアルＩ／ＦＲＯＭ１１から読み出した回路データを書き込み、回路を構成したとき（コンフィグレーション完了時）に、回路の構成完了（コンフィグレーションの完了）を示すＨレベルの信号（ＣＯＮＦＩＧ＿ＤＯＮＥ信号）（Ｈレベルの電圧）を端子７ｂから出力する。つまり、ＦＰＧＡ７は、コンフィグレーションを完了するまでは、Ｈレベルの信号を出力しないため、それまでは切換器８の端子８ｃにＬレベルの信号（Ｌレベルの電圧）が入力されていることと同義である。
【００３７】
なお、回路データ格納用のシリアルＩ／ＦＲＯＭ１１は、データ処理装置２０に設ける構成としたが、これに限らず、データ処理装置２０の外部に設ける構成であってもよく、また、回路データをＲＯＭ３内に格納してもよい。
【００３８】
メモリ１２は、バス２に接続されており、ＣＰＵ１の制御に基づいて、ＦＰＧＡ７が処理した画像データをＩ／Ｏ装置６が記録媒体に画像形成する前に一旦記憶する。
【００３９】
切換器８は、端子８ａ，８ｂ，８ｃ，８ｄの他、ダイオード８１，８２、スイッチング部８３、及び抵抗８４，８５を備える。ダイオード８１のアノードは、端子８ａに接続されており、ダイオード８１のカソードは、抵抗８４を介して端子８ｂに接続されている。スイッチング部８３は３つの入力端子と１つの出力端子を有し、第１入力端子がアースさ、第２入力端子が切換器８の端子８ｄに接続され、第３入力端子が切換器８の端子８ｃに接続され、出力端子がダイオード８２のアノードに接続されている。ダイオード８１，８２のカソードは共通接続されている。ダイオード８１，８２のカソードの共通接続点と切換器８の端子８ｃとの間には、抵抗８５が接続されている。
【００４０】
ここで、スイッチング部８３の回路構成例を図２に示す。スイッチング部８３は、スイッチ（アナログスイッチ）８３ａ，８３ｂ、及びインバータ８３ｃを備える。スイッチング部８３は、アースされている第１入力端子がスイッチ８３ａを介して出力端子に接続されており、切換器８の端子８ｄに接続されている第２入力端子がスイッチ８３ｂを介して出力端子に接続されている。スイッチ８３ａは、第３入力端子に入力されたＬレベルの電圧（すなわちＦＰＧＡ７はＨレベルの電圧を出力していない）がインバータ８３ｃを介して反転入力されることによりオンとなる構成となっている。スイッチ８３ｂは、第３入力端子に入力されたＦＰＧＡ７が出力したＨレベルの電圧がそのまま入力されることによりオンとなる構成となっている。よって、スイッチング部８３は、第３入力端子に入力される電圧がＬレベルのときは第１入力端子に印加されるアースのＬレベルの電圧を出力し、第３入力端子に入力される電圧がＨレベルのときは第２入力端子に印加される補助電源１０のＨレベルの電圧を出力する構成となっている。このように、第３入力端子に入力されるＦＰＧＡ７からのＨレベルの電圧は、スイッチング部８３から補助電源１０のＨレベルの電圧を出力するための制御信号として動作する。
【００４１】
以上の如き構成のデータ処理装置２０において、切換器８によるＦＰＧＡ７の端子７ａへの電圧供給の動作について説明する。まず、主電源９が投入されたとき、切換器８は端子８ａに主電源９の電圧が印加され、端子８ｂから主電源９の電圧を出力する。これにより、ＦＰＧＡ７は端子７ａにて主電源９のＨレベルの電圧を検出する。
【００４２】
このとき、補助電池１０は、主電源９の投入と同時にスイッチング部８３に電気的に接続されるが、ＦＰＧＡ７はコンフィグレーション完了の信号を出力しておらず、スイッチ８３ａにはＬレベルの電圧がインバータ８３ｃを介して反転入力されるため、スイッチ８３ａはオンとなり、スイッチ８３ｂにはＬレベルの電圧がそのまま入力されるため、スイッチ８３ｂはオフとなる。したがって、スイッチング部８３からはアースのＬレベルの電圧が出力される。
【００４３】
次に、ＦＰＧＡ７は、シリアルＩ／ＦＲＯＭ１１に格納してある回路データを端子７ｃを介して読み出してコンフィグレーションし（回路を構成し）、コンフィグレーションの完了時にＨレベルの電圧を端子７ｂから切換器８の端子８ｃへ出力する。
【００４４】
このとき、スイッチ８３ａには、ＦＰＧＡ７のコンフィグレーション完了を示すＨレベルの電圧がインバータ８３ｃを介して反転入力されるため、スイッチ８３ａはオフとなり、スイッチ８３ｂには、ＦＰＧＡ７のコンフィグレーション完了を示すＨレベルの電圧がそのまま入力されるため、スイッチ８３ｂはオンとなる。したがって、スイッチング部８３からは補助電源１０のＨレベルの電圧が出力される（切換器８の端子８ｂ及び端子８ｄが接続される）。
【００４５】
よって、主電源９が投入されている限り、たとえ何らかの原因でノイズの影響を受けたり、主電源９が瞬断したりして主電源９の電圧レベルがＨからＬとなり、再度Ｈへ変化し、又はＬレベルの状態を維持しようとも、ＦＰＧＡ７は常に端子７ａにて補助電源１０のＨレベルの電圧を検出し続ける。つまり、ＦＰＧＡ７の端子７ａは、主電源９が投入されてコンフィグレーションを完了するまでは主電源９に接続され、コンフィグレーション完了後は主電源９がオフされるまで補助電源１０に接続されていることと同義である。
【００４６】
以上により、一旦コンフィグレーションした（回路を構成した）ＦＰＧＡ７は、主電源９がオフされるまで、ノイズの影響又は主電源９の瞬断等による主電源９の電圧レベルの変化に影響を受けることなく、安定して動作することができる。また、これに伴って、データ処理装置２０は滞りなく画像データを処理することができるため、装置全体としての動作も安定する。
【図面の簡単な説明】
【００４７】
【図１】本発明のデータ処理装置の概略構成を示す一部回路図を用いたブロック図である。
【図２】スイッチング部の回路構成例を示す図である。
【符号の説明】
【００４８】
１  ＣＰＵ
７  ＦＰＧＡ（フィールドプログラマブルゲートアレイ）
８  切換器
９  主電源
１０  補助電源
２０  データ処理装置
８３  スイッチング部
【図１】
2005135021.tif 000003
【図２】
2005135021.tif 000004