(57)【要約】【課題】維持ブロック駆動を行うＡＣ型プラズマディスプレイ装置において、配線パターンの引き回しが複雑になることに起因する課題の発生を抑制することにより、動作安定性の高いＡＣ型プラズマディスプレイ装置を実現することを目的とする。【解決手段】各ブロック１６ａ〜１６ｄを駆動するスキャン回路２２およびサステイン回路２３と、このスキャン回路２２およびサステイン回路２３それぞれに放電パルス信号２８ａ〜２８ｄを供給する信号出力手段２９ａ〜２９ｄと、前記放電パルス信号を記憶し前記信号出力手段の各々へ出力制御信号２７ａ〜２７ｄを供給する信号記憶手段２６とを備え、各ブロックにおいて、スキャン回路およびサステイン回路と信号出力手段との間の配線長は、信号記憶手段から信号出力手段の間の配線長より短く構成したことを特徴とするＡＣ型プラズマディスプレイ装置１である。【選択図】図１
2005300568.tif 000002
【特許請求の範囲】
【請求項１】
マトリクス構造のパネルを有し、表示領域を複数のブロックに分割して駆動するＡＣ型プラズマディスプレイ装置であって、各ブロックを駆動するスキャン回路およびサステイン回路と、このスキャン回路およびサステイン回路それぞれに放電パルス信号を供給する信号出力手段と、前記放電パルス信号を記憶し前記信号出力手段の各々へ出力制御信号を供給する信号記憶手段とを備え、各ブロックにおいて、スキャン回路およびサステイン回路と信号出力手段との間の配線長は、信号記憶手段から信号出力手段の間の配線長より短く構成したことを特徴とするＡＣ型プラズマディスプレイ装置。
【請求項２】
前記信号出力手段は、他の信号出力手段からの放電パルス信号を入力とし、前記放電パルス信号の位相をシフトさせて、同じブロックのスキャン回路およびサステイン回路ブロック駆動回路と他のブロックの信号出力手段へ放電パルス信号を供給することを特徴とする請求項１に記載のＡＣ型プラズマディスプレイ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電極結線（マトリクス）構造によるＡＣ型プラズマディスプレイ装置に関する。
【背景技術】
【０００２】
図６は、従来のプラズマディスプレイ装置の概略構成を模式的に示す図である。プラズマディスプレイ装置１００は、プラズマディスプレイパネル（ＰＤＰ）１０１とスキャン回路１１１とサステイン回路１１２とアドレス回路１１３とを備える。ＰＤＰ１０１は複数個のスキャン電極１０２、複数個のサステイン電極１０３及び複数個のアドレス電極１０４を有する。複数個のアドレス電極１０４は画面垂直方向に配列され、複数個のスキャン電極１０２及び複数個のサステイン電極１０３は画面水平方向に対になって配列されている。複数個のサステイン電極１０３はすべて同電位になるよう共通化されている。スキャン電極１０２、サステイン電極１０３及びアドレス電極１０４の各交点には放電セル１０５が形成され、表示画面上の画素として機能する。スキャン回路１１１は複数個のスキャン電極１０２を順に駆動し、サステイン回路１１２は複数個のサステイン電極１０３を共通に駆動する。アドレス回路１１３は映像データに応じて複数個のアドレス電極１０４を１ライン分同時に駆動する。
【０００３】
図７に、従来のＡＣ型プラズマディスプレイ装置を駆動するための、アドレス・発光分離（Ａｄｄｒｅｓｓ  Ｄｉｓｐｌａｙ−ｐｅｒｉｏｄ  Ｓｅｐａｒａｔｅｄ）駆動方式（以下、ＡＤＳ駆動方式と略する）のタイミングチャートを示す。ＴＶ信号は、一般に１秒間に６０枚の画像を重ね合わせて映像を表示しており、約１６．６ｍｓｅｃに１回の割合で画像を形成している。その１６．６ｍｓｅｃに相当する時間を１（ＴＶ）フィールドとする。図７（ａ）に示すように、その１フィールドは、複数個のサブフィールドＳＦ１、ＳＦ２〜ＳＦＮに分割されており、各サブフィールドはアドレス期間Ｔａｄｒとそれぞれ維持期間Ｔｓｕｓ１、Ｔｓｕｓ２〜ＴｓｕｓＮから構成される。アドレス期間Ｔａｄｒでは、表示させるライン数分に相当する個数のスキャンパルスを順にスキャンする。
【０００４】
図７（ｂ）は、ＡＤＳ駆動方式におけるスキャン電極、サステイン電極及びアドレス電極の動作波形の一例を示すものである。図７（ｂ）に示すように、アドレス電極は、アドレス期間Ｔａｄｒにおいて、各ラインに表示するデータを各ラインのスキャンパルス幅Ｔｓｃａｎ内でＨレベルもしくはＬレベルを設定する。Ｈレベルに対応するアドレス電圧は例えば約６０Ｖであり、Ｌレベルに対応するアドレス電圧は例えば０Ｖである。アドレス電極１０４によりＨレベルの電圧を印加した各ライン上の各画素空間には、壁電荷が蓄積されている。Ｌレベルの場合には壁電荷は蓄積されていない。壁電荷が蓄積されている画素は、各維持発光期間Ｔｓｕｓｉ（ｉ＝１〜Ｎ）では放電が開始、維持されることとなる。
【０００５】
各サブフィールドの維持期間Ｔｓｕｓ１、Ｔｓｕｓ２〜ＴｓｕｓＮは、例えば、各サブフィールドの重み付け比率が２の累乗（１：２：４：〜：２N-1）になるよう設定されている。各サブフィールドの発光時間を選択的に組み合わせることで、１〜２N段階の多階調表示をしている。例えば、Ｎ＝８の場合、１フィールドは８個のサブフィールドで構成され、２8＝２５６階調表示が可能となる。
【０００６】
しかしＡＤＳ駆動方式では、一定のアドレス期間Ｔａｄｒを各サブフィールドにて確保する必要があり、少なくとも（サブフィールド数×Ｔａｄｒ）の期間は非発光となる。サブフィールド数を増やした高階調表示またはハイビジョン映像のような高解像度表示の場合には非発光期間が多くなり、１フィールド内における発光期間の割合は少なくなり、輝度を確保できない。例えば、上下２分割駆動するライン数７６８のプラズマディスプレイ装置では、１ラインをアドレスする期間を２μｓｅｃとすると、１サブフィールドのアドレス期間７６８μｓｅｃとなる。１２ｂｉｔで多階調表示するには、全アドレス期間７６８μｓｅｃ×１２＝９．２ｍｓｅｃが必要となり、初期化期間４００μｓｅｃ、消去期間１５０μｓｅｃを考慮すると、１フィールド（１６．６ｍｓｅｃ）内の発光期間の比率は（１６．６−９．２−０．４−０．１５×１２）／１６．６＝約３１％となる。サブフィールド数を１４に増やすと、全アドレス期間は１０．８（ｍｓｅｃ）となり、１フィールド内の発光期間の比率は約２０％に低下する。また、ライン数を１０２４に増加させた場合は、全アドレス期間は１２．２（ｍｓｅｃ）になり１フィールド内の発光期間の比率は約１３％にまで低下してしまう。
【０００７】
そこで、高輝度を確保するための手段の一つとして、特許文献１に示すような維持ブロック駆動方式が提案されている。これは、表示領域の全ラインを、例えばＩ〜IVの４つのブロックに分割し、ブロック毎にアドレスおよび維持発光させるタイミングをシフトさせる方式である。このような方式においては、電源からみた各ブロックの駆動回路の表示負荷の変化に対する駆動回路の負荷すなわち回路インピーダンスの変動が分割されることで、インピーダンス変動に伴う表示輝度の変化度合いが低減されるという利点がある。また、各ブロックを駆動させる駆動回路において、それぞれのアドレス及び維持発光させるタイミングを一定間隔で順にシフトさせることで、各ブロックのアドレス期間を短縮し、サブフィールド数を増やす、あるいは高輝度を確保することが可能となる。このような駆動方式におけるＡＤＳ駆動方法の一例を以下に説明する。
【０００８】
図８に示すプラズマディスプレイ装置２００は、プラズマディスプレイパネル（ＰＤＰ）２０１とスキャン回路２１１とサステイン回路２１２とアドレス回路２１３とを備える。ＰＤＰ２０１は複数個のスキャン電極２０２、複数個のサステイン電極２０３及び複数個のアドレス電極２０４を有する。複数個のアドレス電極２０４は画面垂直方向に配列され、複数個のスキャン電極２０２及び複数個のサステイン電極２０３は画面水平方向に対になって配列されている。スキャン電極２０２、サステイン電極２０３及びアドレス電極２０４の各交点には放電セル２０５が形成され、表示画面上の画素として機能する。そして、各ブロックを駆動するために、スキャン回路２１１、サステイン回路２１２はブロックに対応して分割されている。
【０００９】
図９は、図８に示したプラズマディスプレイ装置におけるスキャン回路２１１、サステイン回路２１２の各ブロック毎の駆動電圧のタイミングチャートの一例を示す図である。
【００１０】
まず、第１ブロックの第１サブフィールドＳＦ１において初期化が行われた後、第１ブロックのアドレス期間が開始され、その後、維持期間が実行される。次に、第１ブロックのアドレス期間が終了した時点以降に第２ブロックのアドレス期間が開始され、第２ブロックのアドレス期間が終了した後、第２ブロックの維持期間が開始される。以降第２ブロックと同様に第３及び第４のブロックのアドレス期間及び維持期間が開始される。第２サブフィールドＳＦ２以降も同様に、ブロックのタイミングがシフトされた形で初期化期間、アドレス期間、維持期間が順に実行される。なお、ＰＤＰ２０１の縦方向への画素列はアドレス電極を共有するため、２つ以上の画素を同時にはアドレス（書き込み）できない。すなわち、各ブロックのアドレス期間は重ねることができない。そこで、第４ブロックのアドレス時間終了以降に第１ブロックにおけるＳＦ２のアドレス期間が開始される。
【００１１】
以上のような維持ブロック駆動の利点は、各ブロックのアドレス期間にてアドレスされるライン数が、全ラインをアドレスする時間をブロック数で分割したライン数になる点にある。すなわち、あるブロックにおけるアドレス期間は、全ラインのアドレスに要する時間を、分割するブロック数で割った値となり、例えば、４ブロック構成では、１つのブロックにおけるアドレス期間は全ライン分の１／４となる。そして、各ブロックにおけるアドレス時間を短縮し、１フィールドにおけるサブフィールド数を増やすことで階調数を増加させる、あるいは各サブフィールドの維持期間を延長して高輝度化に用いることが可能となる。
【００１２】
すなわち、プラズマディスプレイ装置２００においてサブフィールド駆動を行う際、各サブフィールドに割り当てられた重み付けに相当する維持パルス数の合計で輝度レベルが確定する。通常のＡＤＳ駆動では、例えば、ＳＦ１〜ＳＦＮの重み付けが２の累乗（１：２：４：〜：２N-1）となるように維持パルス数が設定されており、２8＝２５６階調の表示が可能である。そして、１００階調目を表示する場合には、ＳＦ３、ＳＦ６、ＳＦ７（＝４＋３２＋６４＝１００）を点灯させるとよい。このように、維持パルス数を変えることで、輝度レベルを変化させ、輝度を調整することができる。
【特許文献１】特開２００１−２６５２８１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
維持ブロック駆動を行う場合、個々のブロックの駆動回路に対し、各放電パルス信号線が少なくとも１０〜２０本以上必要になり、装置全体ではブロック数倍となる。それら全ての信号線が１つ乃至複数の信号生成回路から供給されるが、ＰＤＰを駆動する高圧回路を含む駆動回路基板上に上記多数の信号線を配線することで配線パターンの引き回しが複雑になり、各信号線の配線長にばらつきが発生し、総配線長も長くなる。すると、放電パルス信号には、信号生成回路からの出力直後に比べ、駆動回路への到達時には配線抵抗や浮遊容量による配線遅延が発生する可能性がある。ブロック間で放電パルス信号の配線遅延量が異なる場合には、ブロック間の位相制御で配線遅延量は吸収できるが、１つのブロックを動作させる放電パルス信号間で配線遅延量が異なると、誤動作を引き起こす要因となる。
【００１４】
また、信号線の配線パターンの引き回しや高圧回路と共存することに起因する干渉ノイズや、互いの信号線間のクロストークが発生する場合がある。
【００１５】
本発明は上記課題を解決するためになされたものであり、維持ブロック駆動を行うＡＣ型プラズマディスプレイ装置において、配線パターンの引き回しが複雑になることに起因する課題の発生を抑制することにより、動作安定性の高いＡＣ型プラズマディスプレイ装置を実現することを目的とする。
【課題を解決するための手段】
【００１６】
上記目的を実現するために本発明のＡＣ型プラズマディスプレイ装置は、マトリクス構造のパネルを有し、表示領域を複数のブロックに分割して駆動するＡＣ型プラズマディスプレイ装置であって、各ブロックを駆動するスキャン回路およびサステイン回路と、このスキャン回路およびサステイン回路それぞれに放電パルス信号を供給する信号出力手段と、前記放電パルス信号を記憶し前記信号出力手段の各々へ出力制御信号を供給する信号記憶手段とを備え、各ブロックにおいて、スキャン回路およびサステイン回路と信号出力手段との間の配線長は、信号記憶手段から信号出力手段の間の配線長より短く構成したことを特徴とするものである。
【発明の効果】
【００１７】
本発明のＡＣ型プラズマディスプレイ装置によれば、維持ブロック駆動を行うＡＣ型プラズマディスプレイ装置において、配線パターンの引き回しが複雑になることに起因する課題の発生を抑制することが可能となり、動作安定性の高いＡＣ型プラズマディスプレイ装置を実現することができる。
【発明を実施するための最良の形態】
【００１８】
すなわち、本発明の請求項１に記載の発明は、マトリクス構造のパネルを有し、表示領域を複数のブロックに分割して駆動するＡＣ型プラズマディスプレイ装置であって、各ブロックを駆動するスキャン回路およびサステイン回路と、このスキャン回路およびサステイン回路それぞれに放電パルス信号を供給する信号出力手段と、前記放電パルス信号を記憶し前記信号出力手段の各々へ出力制御信号を供給する信号記憶手段とを備え、各ブロックにおいて、スキャン回路およびサステイン回路と信号出力手段との間の配線長は、信号記憶手段から信号出力手段の間の配線長より短く構成したことを特徴とするＡＣ型プラズマディスプレイ装置である。
【００１９】
また、請求項２に記載の発明は、請求項１に記載の発明において、前記信号出力手段は、他の信号出力手段からの放電パルス信号を入力とし、前記放電パルス信号の位相をシフトさせて、同じブロックのスキャン回路およびサステイン回路ブロック駆動回路と他のブロックの信号出力手段へ放電パルス信号を供給することを特徴とするものである。
【００２０】
以下、本発明の一実施の形態について図面を用いて説明する。
【００２１】
（実施の形態１）
図１は、本発明の一実施の形態によるプラズマディスプレイ装置の概略構成を示すブロック図である。また、図２は、図１に示すブロック図をさらに模式化して示すブロック図である。
【００２２】
プラズマディスプレイ装置１は、プラズマディスプレイパネル（ＰＤＰ）１１と、このＰＤＰ１１に画像表示を行わせるための駆動部２１とを備える。
【００２３】
ＰＤＰ１１は、スキャン電極１２、サステイン電極１３、アドレス電極１４を有し、スキャン電極１２およびサステイン電極１３とアドレス電極１４とが交差する箇所に放電セル１５を形成している。この放電セル１５が表示画面上での画素を構成し、この放電セルが集合して画像表示領域を形成する。
【００２４】
駆動部２１は、スキャン回路２２、サステイン回路２３、アドレス回路２４、および信号生成手段２５とを備える。
【００２５】
図１は、一例として、全ラインを４つのブロック１６ａ、１６ｂ、１６ｃ、１６ｄに分割した構成を示すものである。そして、ブロック１６ａ〜１６ｄに対応して、スキャン回路２２はスキャン回路２２ａ〜２２ｄを、また、サステイン回路２３はサステイン回路２３ａ〜２３ｄを備える。なお、ブロックごとのスキャン回路とサステイン回路との組、すなわち、スキャン回路２２ａとサステイン回路２３ａ、スキャン回路２２ｂとサステイン回路２３ｂ、スキャン回路２２ｃとサステイン回路２３ｃ、スキャン回路２２ｄとサステイン回路２３ｄを、それぞれのブロックに対するブロック駆動回路と呼ぶ。
【００２６】
信号生成手段２５は、４つのブロック１６ａ〜１６ｄに対する放電パルス信号の信号情報を記憶する手段である信号記憶手段２６と、信号記憶手段２６からの出力制御信号２７ａ〜２７ｄに基づき、それぞれ対応するスキャン回路２２およびサステイン回路２３であるブロック駆動回路へ放電パルス信号２８ａ〜２８ｄを供給する、信号出力手段２９ａ〜２９ｄとを有する。
【００２７】
すなわち、出力制御信号２７ａ〜２７ｄは、放電パルス信号２８ａ〜２８ｄのタイミング位置、パルス数、パルス幅等を各信号出力手段２９ａ〜２９ｄに伝達するものである。
【００２８】
そして、各信号出力手段２９ａ〜２９ｄからの放電パルス信号２８ａ〜２８ｄに従い、スキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄは、ＰＤＰ１１のスキャン電極１２およびサステイン電極１３に印加するための放電パルスを発生させる。そしてこのことにより、ＰＤＰ１１の放電セル１５の発光、非発光を制御し、画像の表示を行う。
【００２９】
ここで本発明の一実施の形態によるプラズマディスプレイ装置においては、信号出力手段２９ａ〜２９ｄと、それに対応するスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄとの間の配線長を極力短くなるように、最低限、信号記憶手段２６と信号出力手段２９ａ〜２９ｄとの間の配線長より短くなるように構成している。そしてこのような構成を実現するために、例えば一つの例として、信号記憶手段２６と各信号出力手段２９ａ〜２９ｄとを同一のＩＣパッケージに構成せずに、別個のＩＣパッケージに構成し、かつ、各信号出力手段２９ａ〜２９ｄはスキャン回路２２およびサステイン回路２３の近くとなるように構成している。
【００３０】
図３は、スキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄに印加する駆動電圧のタイミングの一例を示すタイミングチャートである。図３に示すように、本発明の一実施の形態によるＡＣ型プラズマディスプレイ装置においては、各ブロック１６ａ〜１６ｄの動作タイミングを一定時間間隔で順にシフトさせることで、サブフィールド数を増加させたり高輝度を確保したりすることが可能となる。
【００３１】
１つのブロックに対しては、従来のＡＤＳ駆動と同様、初期化期間、アドレス期間、維持期間の順にサブフィールド駆動する。まず、ブロック１６ａの第１サブフィールドＳＦ１において初期化が行われた後、ブロック１６ａのアドレス期間が開始され、その後、維持期間が実行される。次に、ブロック１６ａのアドレス期間が終了した時点以降にブロック１６ｂのアドレス期間が開始され、ブロック１６ｂのアドレス期間が終了した後、ブロック１６ｂの維持期間が開始される。以降、ブロック１６ｂと同様にブロック１６ｃ及びブロック１６ｄのアドレス期間及び維持期間が開始される。第２サブフィールドＳＦ２以降も同様に、ブロック１６ａ〜１６ｄのタイミングがシフトされた形で初期化期間、アドレス期間、維持期間が順に実行される。但し、ＰＤＰの縦方向への画素列はアドレス電極１４を共有するため、２つ以上の画素を同時にはアドレス（書き込み）出来ない。すなわち、各ブロック１６ａ〜１６ｄのアドレス期間は重ねることが出来ない。そこで、ブロック１６ｄのアドレス時間終了以降にブロック１６ａにおけるＳＦ２のアドレス期間が開始される。
【００３２】
上述のようにブロック１６ａ〜１６ｄに分割して駆動する（維持ブロック駆動）ことで、各ブロック１６ａ〜１６ｄのアドレス期間にて書き込まれるライン数は、全ラインをアドレスする時間をブロック数で分割した数となる。このことにより、あるブロックにおけるアドレス期間は、全ラインのアドレスに要する時間を、分割するブロック数で割った値となり、例えば、全４ブロック構成では、１つのブロックにおけるアドレス期間は全ライン分の１／４となる。例えば、ライン数７６８、１ラインをアドレスする期間２μｓｅｃ、１２ＳＦ駆動、全４ブロック（上下各２ブロック）の場合、発光期間の比率は約５９％に向上する。また、ライン数１０２４の場合でも５０％近くの発光期間が確保される。
【００３３】
このように、各ブロックにおけるアドレス時間を短縮し、１フィールドにおけるサブフィールド数を増やすことで階調数を増加させ、あるいは各サブフィールドの維持期間を延長して輝度向上を実現することが可能となる。
【００３４】
また、個々のブロック１６ａ〜１６ｄを駆動するスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄにおいて、表示画像の変化に対する回路負荷、すなわち回路インピーダンスの変動がブロック数分だけ分散されることから、インピーダンス変動に伴う表示輝度の変化度合いが低減されるという利点を得ることもできる。
【００３５】
ここで、先にも述べたように、本実施の形態においてもアドレス電極１４を共用することから、ブロック１６ｄの第１サブフィールドＳＦ１における最終ラインのアドレスが完了する以前に、ブロック１６ａの第２サブフィールドＳＦ２の第１ラインのアドレスを開始することが不可能であり、ブロック１６ｄで最終ラインをアドレスする時刻より、ブロック１６ａで第１ラインをアドレス開始する時刻が先行するようなブロック駆動を行う場合はＡＤＳ駆動方式を用いることができない。
【００３６】
以上の構成においては、出力制御信号２７ａ〜２７ｄを伝達するための、信号記憶手段２６と信号出力手段２９ａ〜２９ｄとの間の配線は、単位ブロック当たり多くても数本で済むのに対し、放電パルス信号２８ａ〜２８ｄを伝達するための、信号出力手段２９ａ〜２９ｄとスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄとの間の配線は、一般に、ブロック個々に対して２０本〜３０本を必要とする。
【００３７】
ここで、放電パルス信号２８ａ〜２８ｄの各々は、出力制御信号２７ａ〜２７ｄにより伝達されたタイミング位置、パルス数、パルス幅等の情報を含んで生成されており、特にタイミング情報には時間的な相関関係をもって出力されている。そこで、放電パルス信号２８ａ〜２８ｄを伝達する配線の配線長が長いと、配線に存在する配線抵抗や浮遊する静電容量で形成される配線インピーダンスの違いにより、放電パルス信号２８ａ〜２８ｄの伝達が時間方向にばらつき、相互の位相関係が保てなくなる。さらに２０本から３０本もある配線を全て同じ配線パターン、同じ配線長、あるいは同じ浮遊容量にすることは非常に困難であり、結果として各配線の配線インピーダンスが異なり配線遅延量にばらつきが生じることとなる。これは、配線の配線長が長くなる程、顕著になってしまう。
【００３８】
図４を用いて、配線遅延のばらつきによる誤動作発生のメカニズムを説明する。スキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄにおいては、図４に示すような、プッシュプル動作させる高圧出力回路が多く含まれている。ここで、配線遅延量のばらつきにより、オンするタイミングが少し重なった状態となると、オン重複期間にプッシュプル回路に貫通電流が流れ、各電源間がショートに近い状況となり、回路素子や電源を破壊する可能性がある。すなわち、放電パルス信号２８ａ〜２８ｄを伝達するための、信号出力手段２９ａ〜２９ｄとスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄとの間の配線長がばらつくと、配線遅延にばらつきが生じ、上述したような誤動作を引き起こす原因になる。
【００３９】
また、信号出力手段２９ａ〜２９ｄとスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄとの間の配線の長さが長いと、配線パターンの引き回しや高圧回路を含むスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄとの共存により放電パルス信号２８ａ〜２８ｄにノイズが重畳され易くなり、また配線間のクロストークも発生し易くなり、さらに誤動作の発生を増加させることとなる。
【００４０】
以上述べたように、放電パルス信号２８ａ〜２８ｄを伝達するための、信号出力手段２９ａ〜２９ｄとスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄとの間の配線の長さが長い場合、スキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄの誤動作を引き起こす可能性が高くなる。
【００４１】
しかしながら、本発明の一本実施の形態によるプラズマディスプレイ装置の場合、例えば、信号記憶手段２６と各信号出力手段２９ａ〜２９ｄとを同一のＩＣパッケージに構成せずに、別個のＩＣパッケージに構成し、かつ、各信号出力手段２９ａ〜２９ｄはスキャン回路２２およびサステイン回路２３の近くとなるように構成することにより、信号出力手段２９ａ〜２９ｄと、それに対応するスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄとの間の配線長を極力短くなるように、最低限、信号記憶手段２６と信号出力手段２９ａ〜２９ｄとの間の配線長より短くなるように構成している。そして、このことにより、上述したような課題の発生を抑制することが可能となる。
【００４２】
一方、出力制御信号２７ａ〜２７ｄは、複数本ある放電パルス信号２８ａ〜２８ｄの各信号線のタイミング位置、パルス数、パルス幅等の情報を送信するものであり、例えば、送信するための制御クロック線、信号データ線、イネーブル信号等を用いて時系列にシリアル通信で行うことにより、少ない制御本数で放電パルス信号２８ａ〜２８ｄの生成に必要な情報を伝達することができる。出力制御信号２７ａ〜２７ｄは、ある規定時間に、タイミング位置、パルス数、パルス幅等の情報を主信号出力手段２９ａ〜２９ｄに伝達するものであり、スキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄを駆動する放電パルス信号２８ａ〜２８ｄのように、直接的には、波形の配線遅延は影響しない。
【００４３】
また、少ない本数で情報伝達が完結することからも、放電パルス信号２８ａ〜２８ｄほどは配線遅延のばらつきの影響が少なくて済む。さらに、信号出力手段２９ａ〜２９ｄが上記情報を受信するので、送受信エラーが発生したとしても送受信確認を行い再度送信するといった対処方法で情報伝達を確立することも可能である。
【００４４】
なお、ブロック１６ａ〜１６ｄに対する駆動回路において、上述のような配線長の関係、すなわち、信号出力手段２９ａ〜２９ｄと、それに対応するスキャン回路２２ａ〜２２ｄおよびサステイン回路２３ａ〜２３ｄとの間の配線長を極力短くなるように、最低限、信号記憶手段２６と信号出力手段２９ａ〜２９ｄとの間の配線長より短くなるように構成しているという関係が１つでも成立しないと、動作安定性にばらつきが生じ、装置としての動作安定性が損なわれる。従って、全てのブロック１６ａ〜１６ｄに対する駆動回路に対して、上述の関係とすることが必要である。
【００４５】
なお、以上の説明では、ブロックの数は４としたが、４に限定するものではなく、２以上のブロックの場合にも適用できる。ブロックの数を増やすと、サブフィールド数を多く確保でき、より高画質な表示を得ることができる。または維持発光期間を拡大し維持パルス数を増やすことができるので、より高輝度な表示を実現できる。しかし、ブロック数が多いと、ブロック毎に駆動回路が必要になり、制御が困難かつ回路のコストアップに繋がる。よって、実用的には、２〜４ブロックが妥当である。また、ブロックに対する個々の駆動回路のスキャンドライバは、個々のブロックに対し整数倍であると回路を構成しやすいが、各ブロックに跨る場合でも本実施の形態の駆動装置を用いることで、各ブロック間の特性の格差を是正することができる。また、信号記憶手段２６は１つの例を示したが、ブロック毎に設置してもよい。
【００４６】
ブロック毎に対応する駆動回路の入力段に、配線遅延のばらつきを抑えるために論理回路を組み込む場合は、信号出力手段２９ａ〜２９ｄからその論理回路までを含めて改めて信号出力手段２９ａ〜２９ｄとし、実質のブロック毎の駆動回路との配線長を可能な限り縮小する形と考えられ、この実施の形態に合致する。また、ブロック間の配線遅延量は、ブロック間の位相シフト量を調整することで吸収すればよい。
【００４７】
（実施の形態２）
図５は、本発明の実施の形態２によるＡＣ型プラズマディスプレイ装置の駆動回路の概略構成を模式的に示すブロック図であり、実施の形態１の説明で用いた図２に対応するものである。
【００４８】
図５に示すように実施の形態２によるＡＣ型プラズマディスプレイ装置の駆動回路は、
４つのブロック１６ａ、１６ｂ、１６ｃ、１６ｄに対応して、スキャン回路３２ａ〜３２ｄ、およびサステイン回路３３ａ〜３３ｄを備える。
【００４９】
また、信号生成手段３５は、４つのブロック１６ａ〜１６ｄに対する放電パルスの信号情報を記憶する手段である信号記憶手段３６と、信号記憶手段３６からの出力制御信号３７ａに基づき、スキャン回路３２ａおよびサステイン回路３３ａへ放電パルス信号３８ａを供給する信号出力手段である主信号出力手段３９ａ、および、信号記憶手段３６からの出力制御信号３７ｂ〜３７ｄに基づき、スキャン回路３２ｂ〜３２ｄ、およびサステイン回路３３ｂ〜３３ｄへ放電パルス信号３８ｂ〜３８ｄを供給する信号出力手段である、副信号出力手段３９ｂ〜３９ｄとを有する。
【００５０】
信号記憶手段３６は、主信号出力手段３９ａが主放電パルス信号３８ａを出力するのに必要なタイミング位置、パルス数、パルス幅等の情報と、副信号出力手段３９ｂ〜３９ｄが出力する副放電パルス信号３８ｂ〜３８ｄの主放電パルス信号３８ａに対する位相シフト量を記憶する。出力制御信号３７ａ〜３７ｄは、主信号出力手段３９ａから主放電パルス信号３８ａを、また副信号出力手段３９ｂ〜３９ｄから副放電パルス信号３８ｂ〜３８ｄを出力させるために、タイミング位置、パルス数、パルス幅等の情報を伝達する。実施の形態１と同様に、送信するための制御クロック線、信号データ線、イネーブル信号等を用いて時系列にシリアル通信で行うと、少ない制御本数で放電パルス信号生成に必要な情報が伝達できる。
【００５１】
まず、ブロック１６ａに対するスキャン回路３２ａ、サステイン回路３３ａを駆動させるため、主放電パルス信号３８ａが主信号出力手段３９ａから出力される。出力制御信号３７ａは、実施の形態１と同様、放電パルス信号の各信号線のタイミング位置、パルス数、パルス幅等の情報を伝達するために用いる。一方、主信号出力手段３９ａは、副信号出力手段３９ｂへも主放電パルス信号３８ａを出力する。
【００５２】
次に、副信号出力手段３９ｂは、主放電パルス信号３８ａを受信し、主放電パルス信号３８ａを時間方向に一定量だけ位相をシフトさせた副放電パルス信号３８ｂを出力する。つまり、主信号出力手段３９ａは、副信号出力手段３９ｂの基準位相かつ放電パルス信号源として機能する。そして副放電パルス信号３８ｂは、スキャン回路３２ｂ、サステイン回路３３ｂを駆動する。ここで、各信号出力手段から出力される各放電パルス信号は、一定時間だけ位相がシフトする相互関係にあるため、出力制御信号３７ｂは、主放電パルス信号３８ａから副放電パルス信号３８ｂまでの時間差を示す位相シフト量だけを伝達すればよい。以下、副信号出力手段３９ｃ、３９ｄも同様である。
【００５３】
以上においては、実施の形態１と同様に、主信号出力手段３９ａとそれに対応するスキャン回路３２ａおよびサステイン回路３３ａとの間の配線長、および副信号出力手段３９ｂ〜３９ｄとそれに対応するスキャン回路３２ｂ〜３２ｄおよびサステイン回路３３ｂ〜３３ｄとの間の配線長を、極力短くなるように、最低限、信号記憶手段３６と主信号出力手段３９ａとの間の配線長および信号記憶手段３６と副信号出力手段３９ｂ〜３９ｄとの間の配線長より短くなるように構成している。そして、このことにより、実施の形態１と同様、誤動作の発生を抑制することが可能となる。
【００５４】
さらに、本実施の形態の場合、前段の信号出力手段が出力する放電パルス信号を後段の放電パルス信号の位相基準かつ信号源に設定しているので、出力制御信号の本数を低減することができ、高圧回路を含むブロック駆動回路からの干渉ノイズや出力制御信号間クロストークといった誤動作の原因をさらに低減することができる。その結果、装置としての動作安定性をさらに増長することができる。
【００５５】
なお、以上述べた実施の形態はＰＤＰ以外のディスプレイにも適用できる。すなわち、ＰＤＰは、各画素において発光／非発光の２値表示を行うディスプレイであるが、液晶、ＥＬ、ＦＥＤにおいてもブロック駆動するディスプレイであれば本発明が適用できる。
【産業上の利用可能性】
【００５６】
以上述べたように、本発明のＡＣ型プラズマディスプレイ装置によれば、維持ブロック駆動を行うＡＣ型プラズマディスプレイ装置において、配線パターンの引き回しが複雑になることに起因する課題の発生を抑制することを可能とし、動作安定性の高いＡＣ型プラズマディスプレイ装置を提供することができる。
【図面の簡単な説明】
【００５７】
【図１】本発明の一実施の形態によるＡＣ型プラズマディスプレイ装置の概略構成を示すブロック図
【図２】図１に示したブロック図を更に模式化して示す図
【図３】駆動電圧のタイミングの一例を示すタイミングチャート
【図４】配線遅延のばらつきによる誤動作発生のメカニズムを説明するための図
【図５】本発明の一実施の形態によるＡＣ型プラズマディスプレイ装置の駆動回路の概略構成を模式的に示すブロック図
【図６】従来のＡＣ型プラズマディスプレイ装置の概略構成を模式的に示す図
【図７】従来のＡＣ型プラズマディスプレイ装置を駆動するための駆動方式のタイミングチャート
【図８】従来のＡＣ型プラズマディスプレイ装置の概略構成を模式的に示す図
【図９】図８に示したプラズマディスプレイ装置における駆動電圧のタイミングチャートの一例を示す図
【符号の説明】
【００５８】
１  ＡＣ型プラズマディスプレイ装置
１１  プラズマディスプレイパネル
１２  スキャン電極
１３  サステイン電極
１４  アドレス電極
１５  放電セル
１６ａ〜１６ｄ  ブロック
２１  駆動部
２２  スキャン回路
２３  サステイン回路
２４  アドレス回路
２６  信号記憶手段
２７ａ〜２７ｄ  出力制御信号
２８ａ〜２８ｄ  放電パルス信号
２９ａ〜２９ｄ  信号出力手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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