(57)【要約】【課題】外乱に影響されることなしに安定して正確な光量を測定することができるダイオードを提供する。【解決手段】薄膜ダイオード１００のｉ領域１１２とｎ領域１１３間にｎ−領域１１７を設け、ｉ領域１１２とｎ−領域１１７上に絶縁膜を介してゲート電極１１４を設け、ゲート電極１１４を、アノード電極１１５もしくはカソード電極１１６に接続する。【選択図】    図１
2005019636.tif 000002
【特許請求の範囲】
【請求項１】
ガラス基板上に形成された多結晶シリコンを活性層とするＰｉｎ構造の薄膜ダイオードにおいて、
同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域との間に低濃度にドナーがドープされたｎ−領域をもち、前記ｉ領域上と前記ｎ−領域上に絶縁膜を介してゲート電極を具備することを特徴とする薄膜ダイオード。
【請求項２】
ガラス基板上に形成された多結晶シリコンを活性層とするｐｉｎ構造の薄膜ダイオードにおいて、
同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｐ領域との間に低濃度にアクセプタがドープされたｐ−領域をもち、前記ｉ領域上と前記ｐ−領域上に絶縁膜を介してゲート電極を具備することを特徴とする薄膜ダイオード。
【請求項３】
ガラス基板上に形成された多結晶シリコンを活性層とするｐｉｎ構造の薄膜ダイオードにおいて、
同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域との間に低濃度にドナーがドープされたｎ−領域をもち、前記ｉ領域と前記ｐ領域との間に低濃度にボロンがドープされたｐ−領域をもち前記ｉ領域上と前記ｎ−領域と前記ｐ−領域上に絶縁膜を介してゲート電極を具備することを特徴とする薄膜ダイオード。
【請求項４】
ガラス基板上に形成された多結晶シリコンを活性層とするＰｉｎ構造の薄膜ダイオードにおいて、
同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域との間に低濃度にドナーがドープされた第１のｎ−領域が形成され、前記ｐ領域の下部に前記ｉ領域に接するように低濃度にドナーがドープされた第２のｎ−領域が形成され、前記ｉ領域上に絶縁膜を介してゲート電極を具備することを特徴とする薄膜ダイオード。
【請求項５】
ガラス基板上に形成された多結晶シリコンを活性層とするＰ型の薄膜トランジスタにおいて、
ボロンが高濃度にドープされたｐ領域と、前記ｐ領域の下部にｉ領域に接するように低濃度にドナーがドープされたｎ−領域を具備することを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はｐｉｎ構造を有するゲート制御型の薄膜ダイオード及び薄膜トランジスタの構造に関する。
【０００２】
【従来の技術】
近年、多結晶シリコン（ポリシリコンともいう）や非結晶シリコン（アモルファスシリコンともいう）は、ＣＶＤ法（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ  ）などにより透明基板上に製膜が可能であることから、表示素子や画像入力装置への応用が盛んに行われている。
【０００３】
このうち画像入力装置では、例えば、複数の信号線と選択線とをマトリクス状に配線するとともに、このマトリクスの各格子毎に光センサーダイオードを配置し、各ダイオードに対し、順に逆バイアスを印加した場合の光量に応じた電流又は電圧信号を、位置の情報として取り出すことで画像情報を得ている。
【０００４】
これに関連する技術として、ｐ−ｉ並びにｎ−ｉ接合の界面を捕獲中心密度の低いｉ領域内に形成することにより、多結晶シリコンダイオードでは逆方向リーク電流を減少させて受光素子として使用することができるようにし、また非結晶シリコンダイオードでは逆方向暗電流を減少させたフォトダイオードが提案されている（例えば、参考文献１参照）。
【０００５】
【特許文献１】
特許第２９５９６８２号公報
【発明が解決しようとする課題】
従来の一般的なダイオードを用いた受光素子では、ｐｉｎ構造のダイオードに逆バイアスを印加しておき、光を照射して、これによって増加する光電流を測定することで光を検知していた。このような構造の素子の場合、ｉ領域が空乏化し、キャリア濃度が低下するため、このキャリア濃度が周辺の配線の誘導起電力、静電気、表面付着電荷などの外乱に影響されて抵抗が大きく変化してしまい、また光を照射した場合の電流と光を照射しない場合の電流の比が不十分なことから、安定して光量を正確に把握することは困難であった。
【０００６】
本発明の目的は、安定して正確な光量を測定することができる薄膜ダイオードを提供することにある。
【０００７】
【課題を解決するための手段】
上記課題を解決するため、請求項１の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするｐｉｎ構造の薄膜ダイオードにおいて、同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域の間に低濃度にドナーがドープされたｎ−領域をもち、前記ｉ領域上と前記ｎ−領域上に絶縁膜を介してゲート電極を具備することを要旨とする。
【０００８】
請求項２の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするｐｉｎ構造の薄膜ダイオードにおいて、同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｐ領域の間に低濃度にアクセプタがドープされたｐ−領域をもち、前記ｉ領域上と前記ｐ−領域上に絶縁膜を介してゲート電極を具備することを要旨とする。
【０００９】
請求項３の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするｐｉｎ構造の薄膜ダイオードにおいて、同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域の間に低濃度にドナーがドープされたｎ−領域をもち、前記ｉ領域と前記ｐ領域の間に低濃度にボロンがドープされたｐ−領域をもち前記ｉ領域上と前記ｎ−領域と前記ｐ−領域上に絶縁膜を介してゲート電極を具備することを要旨とする。
【００１０】
請求項４の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするＰｉｎ構造の薄膜ダイオードにおいて、同一膜中に、ボロンが高濃度にドープされたｐ領域と、リンが高濃度にドープされたｎ領域と、不純物をほとんど含まないｉ領域とを具備し、前記ｐ領域がアノード電極に、前記ｎ領域がカソード電極に接続され、前記ｉ領域と前記ｎ領域との間に低濃度にドナーがドープされた第１のｎ−領域が形成され、前記ｐ領域の下部に前記ｉ領域に接するように低濃度にドナーがドープされた第２のｎ−領域が形成され、前記ｉ領域上に絶縁膜を介してゲート電極を具備することを要旨とする。
【００１１】
請求項５の発明は、ガラス基板上に形成された多結晶シリコンを活性層とするＰ型の薄膜トランジスタにおいて、ボロンが高濃度にドープされたｐ領域と、前記ｐ領域の下部にｉ領域に接するように低濃度にドナーがドープされたｎ−領域を具備することを要旨とする。
【００１２】
なお、請求項１に記載の薄膜ダイオードと、請求項２に記載のｐ型の薄膜トランジスタと、ＬＤＤ構造のｎ型の薄膜トランジスタを厚さ８０ｎｍ程度の共通の絶縁膜で形成し、ゲート電極となる金属を成膜後、前記ｐ型の薄膜トランジスタのゲート電極と前記薄膜ダイオードのゲート電極のｐ領域側の電極部分を同時に形成し、次いで前記ｐ領域上の絶縁酸化膜厚をエッチングにより１５ｎｍ以下まで薄膜化した後、プラズマイオンドーピング装置によりボロンを加速電圧１０ｋｅＶ  でドーズ量１Ｅ１５／ｃｍ２程度でドーピングし、前記ｎ型の薄膜トランジスタのゲート電極と前記薄膜トランジスタのゲート電極のｎ領域側の電極部分を同時に形成し、更にプラズマドーピング装置によりリンを加速電圧５０ｋｅＶ  でドーズ量３ｅ１３／ｃｍ２程度でドーピングする製造方法により、前記薄膜ダイオードと、前記ｐ型の薄膜トランジスタと、前記ｎ型の薄膜トランジスタとを製造することができる。
【００１３】
【発明の実施の形態】
以下、本発明に係わる薄膜ダイオード及び薄膜トランジスタの各実施の形態について説明する。
【００１４】
図１は、実施の形態１に係わる薄膜ダイオード１００の概略断面図である。
【００１５】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、この積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域１１１と、不純物をほとんど含まないｉ領域１１２と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のリンがドープされたｎ−領域１１７と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度のリンがドープされたｎ領域１１３とが隣接して構成されている。ｉ領域１１２は、コンタミなどで混入する不純物に対し、イントリンシックにするために、１Ｅ１６ａｔｍ／ｃｍ３  程度のボロン又はリンがドープされていてもよい。ｎ−領域１１７は、高い逆バイアス電圧が印加された場合、電界を緩和しリーク電流を防止するためにあり、ｎ−領域上のゲート電極１１４は、さらに電界緩和効果を助長する働きがある。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域１１２とｎ−領域１１７とを覆うようにモリブデンタングステン合金からなるゲート電極１１４が３００ｎｍ程度の厚さで形成されている。ゲート電極１１４上には酸化シリコン膜１０４が形成されている。
【００１６】
酸化シリコン膜１０４上には、アノード電極１１５とカソード電極１１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。アノード電極１１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介しｐ領域１１１に接触し、カソード電極１１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介しｎ領域１１３に接触している。酸化シリコン膜１０４、アノード電極１１５及びカソード電極１１６上には、窒化シリコン膜１０５が成膜されている。
【００１７】
図２は、実施の形態２として、図１に係わる薄膜ダイオード１００と同一ガラス基板上にＣＭＯＳ回路として形成された駆動回路用のｐ型薄膜トランジスタ２００とｎ型薄膜トランジスタ３００の構造を示す概略断面図である。
【００１８】
ｐ型薄膜トランジスタ２００は以下のような断面構造となっている。
【００１９】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域２１１と、不純物をほとんど含まないｉ領域２１２と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域２１３とが隣接して構成されている。ｉ領域２１２は、ｖｔｈ制御のため１Ｅ１６ａｔｍ／ｃｍ３  程度のボロン、又はリンがドープされていてもよい。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域２１２を覆うようにモリブデンタングステン合金からなるゲート電極２１４が３００ｎｍ程度の厚さで形成されている。ゲート電極２１４上には酸化シリコン膜１０４が形成されている。
【００２０】
酸化シリコン膜１０４上には、ソース電極２１５とドレイン電極２１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。ソース電極２１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｐ領域２１１に接触し、ドレイン電極２１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｐ領域２１３に接触している。このようにしてｐ型薄膜トランジスタが形成されている。
【００２１】
またｎ型薄膜トランジスタ３００は以下のような断面構造となっている。
【００２２】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にリンがドープされたｎ領域３１１と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のリンがドープされたｎ−領域３１７と、不純物をほとんど含まないｉ領域３１２と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のリンがドープされたｎ−領域３１８と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度のリンがドープされたｎ領域３１３とが隣接して構成されている。ｉ領域３１２は、ｖｔｈ制御のため１Ｅ１６ａｔｍ／ｃｍ３  程度のボロン、又はリンがドープされていてもよい。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域３１２とｎ−領域３１７，３１８とを覆うようにモリブデンタングステン合金からなるゲート電極３１４が３００ｎｍ程度の厚さで形成されている。ｎ−領域３１７，３１８は、ドレインに高い電圧が印加された場合、電界を緩和し素子の劣化を防止するためにあり、ｎ−領域上のゲート電極３１４は、ゲートに電圧を印加した場合に、ｎ−領域上にキャリアを発生させるため、ｎ−領域があっても電流を低下させない働きがある。ゲート電極３１４上には酸化シリコン膜１０４が形成されている。
【００２３】
酸化シリコン膜１０４上には、ソース電極３１５とドレイン電極３１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。ソース電極３１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｎ領域３１１に接触し、ドレイン電極３１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｎ−領域３１３に接触している。
【００２４】
以上の説明から明らかなように、上記実施の形態に係わる薄膜ダイオード１００において、アノード部の構造をｐ型薄膜トランジスタ２００のソースドレイン部の構造と一致させ、またカソード部の構造をｎ型薄膜トランジスタ３００のソースドレイン構造と一致させることで、ＣＭＯＳ回路を形成する際に、新規に工程を増加することなしにゲート制御型の薄膜ダイオードを製造することが可能となる。
【００２５】
ここで、実施の形態１に係わる薄膜ダイオード１００の評価結果について説明する。
【００２６】
図３は、図１に示す薄膜ダイオード１００を評価する回路の構成図である。図３において、ゲート電極１１４、アノード電極１１５、カソード電極１１６は図１の記号で表している。図４は、図１に示す構造の薄膜ダイオード１００に対し、図３に示す回路構成においてゲート電圧Ｖｇｐに一定の電圧を印加した場合のＩ−Ｖ（電流電圧）特性を示している。図４から明らかなように、光を照射しない場合の特性４０１（ダイオード暗電流特性）と、光を照射した場合の特性４０２（ダイオード光電流特性）は、０≦Ｖｇｐ≦Ｖｎｐの範囲で、２桁以上の光照射／非照射時の電流比を示すことが認められた。
【００２７】
図５は、実施の形態３を示す回路構成図である。本例では、ゲート電極１１４がカソード電極１１６に接続されている。これによりＶｇｐ＝Ｖｎｐとなり、良好な光照射／非照射時の電流比を得ることができる。
【００２８】
図６は、実施の形態４を示す回路構成図である。本例では、ゲート電極１１４がアノード電極１１５に接続されている。これによりＶｇｐ＝０となり、良好な光照射／非照射時の電流比を得ることができる。
【００２９】
図７は、実施の形態５に係わる薄膜ダイオード７００の概略断面図である。図７では、図２と同等部分に同一符号を付している。
【００３０】
本実施の形態に係わる薄膜ダイオード７００において多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域１１１と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のボロンがドープされたｐ−領域７０１と、不純物をほとんど含まないｉ領域１１２と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度のリンがドープされたｎ領域１１３とが隣接して構成されている。また酸化シリコン膜１０３上には、ｉ領域１１２とｐ−領域７０１とを覆うようにゲート電極１１４が形成されている。
【００３１】
また、ｐ型薄膜トランジスタ７１０において多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域２１１と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のボロンがドープされたｐ−領域７０２と、不純物をほとんど含まないｉ領域２１２と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のボロンがドープされたｐ−領域７０３と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域２１３とが隣接して構成されている。また酸化シリコン膜１０３上には、ｉ領域１１２とｐ−領域７０１，７０２を覆うようにゲート電極２１４が形成されている。
【００３２】
図７において、ｐ−領域７０１は、高い逆バイアス電圧が印加された場合、電界を緩和しリーク電流を防止するためにあり、ｐ−領域上のゲート電極１１４は、さらに電界緩和効果を助長する働きがある。
【００３３】
また、ｐ型薄膜トランジスタ７１０とｎ型薄膜トランジスタ７２０のドレイン周りの構造を、薄膜ダイオード７００と一致させることにより、同一のプロセスで形成することができる。
【００３４】
図８は、実施の形態６に係わる薄膜ダイオード８００の概略断面図である。図８では、図２と同等部分に同一符号を付している。
【００３５】
本実施の形態に係わる薄膜ダイオード８００において多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域１１１と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のボロンがドープされたｐ−領域７０１と、不純物をほとんど含まないｉ領域１１２と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のリンがドープされたｎ−領域１１７と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度のリンがドープされたｎ領域１１３とが隣接して構成されている。また酸化シリコン膜１０３上には、ｉ領域１１２とｎ−領域１１７とｐ−領域７０１とを覆うようにゲート電極１１４が形成されている。
【００３６】
図８において、ｎ−領域１１７とｐ−領域７０１は、高い逆バイアス電圧が印加された場合、電界を緩和しリーク電流を防止するためにあり、ｎ−領域上とｐ−領域上のゲート電極１１４は、さらに電界緩和効果を助長する働きがある。
【００３７】
また、ｐ型薄膜トランジスタ８１０とｎ型薄膜トランジスタ８２０のドレイン周りの構造を、薄膜ダイオード８００と一致させることにより、同一のプロセスで形成することができる。
【００３８】
図９は、実施の形態７に係わる薄膜ダイオード１０００の概略断面図である。図９では、図１と同等部分に同一符号を付している。
【００３９】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、この積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域１１１と、不純物をほとんど含まないｉ領域１１２と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のリンがドープされた第１のｎ−領域１１７と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度のリンがドープされたｎ領域１１３とが隣接して構成されている。このうち、ｐ領域１１１の下部には第２のｎ−領域１１８がｉ領域１１２と隣接して構成されている。ｉ領域１１２は、コンタミなどで混入する不純物に対し、イントリンシックにするために、１Ｅ１６ａｔｍ／ｃｍ３  程度のボロン又はリンがドープされていてもよい。第１のｎ−領域１１７は、高い逆バイアス電圧が印加された場合、電界を緩和しリーク電流を防止する働きがある。また、第１のｎ−領域１１７はｐ領域１１１と接合面を形成し、光電気変換部として機能する。
【００４０】
各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域１１２を覆うようにモリブデンタングステン合金からなるゲート電極１１４が３００ｎｍ程度の厚さで形成されている。ゲート電極１１４上には酸化シリコン膜１０４が形成されている。
【００４１】
酸化シリコン膜１０４上には、アノード電極１１５とカソード電極１１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。アノード電極１１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介しｐ領域１１１に接触し、カソード電極１１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介しｎ領域１１３に接触している。酸化シリコン膜１０４、アノード電極１１５及びカソード電極１１６上には、窒化シリコン膜１０５が成膜されている。
【００４２】
図１０は、実施の形態８に係わるｐ型薄膜トランジスタ２０００の概略断面図である。ここでは、図９に示す薄膜ダイオード１０００と同一ガラス基板上にＣＭＯＳ回路として形成された駆動回路用のｐ型薄膜トランジスタ２０００とｎ型薄膜トランジスタ３０００の構造を併記して示す。図１０では、図２と同等部分に同一符号を付している。
【００４３】
ｐ型薄膜トランジスタ２０００は以下のような断面構造となっている。
【００４４】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域２１１と、不純物をほとんど含まないｉ領域２１２と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にボロンがドープされたｐ領域２１３とが隣接して構成されている。このうち、ｐ領域２１１の下部にはｎ−領域２１８がｉ領域１１２と隣接して構成されている。また、ｐ領域２１３の下部にはｎ−領域２１９がｉ領域２１２と隣接して構成されている。ｎ−領域２１８、２１９は、ドレイン電圧が高い場合、ゲートがｏｆｆ状態の場合でもガラス基板側のポリシリコンが完全にはｏｆｆせず、リーク電流が発生するのを阻止する働きがある。
【００４５】
ｉ領域２１２は、ｖｔｈ制御のため１Ｅ１６ａｔｍ／ｃｍ３  程度のボロン、又はリンがドープされていてもよい。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域２１２を覆うようにモリブデンタングステン合金からなるゲート電極２１４が３００ｎｍ程度の厚さで形成されている。ゲート電極２１４上には酸化シリコン膜１０４が形成されている。
【００４６】
酸化シリコン膜１０４上には、ソース電極２１５とドレイン電極２１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。ソース電極２１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｐ領域２１１に接触し、ドレイン電極２１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｐ領域２１３に接触している。このようにしてｐ型薄膜トランジスタが形成されている。
【００４７】
またｎ型薄膜トランジスタ３０００は以下のような断面構造となっている。
【００４８】
ガラス基板上１０１に、プラズマＣＶＤ法で窒化シリコン膜、又は酸化シリコン膜、又はこれらの積層膜１０２が１５０ｎｍ程度の厚さで成膜され、積層膜１０２上に孤立した多結晶シリコン膜が５０ｎｍ程度の厚さで形成されている。多結晶シリコン膜は、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度にリンがドープされたｎ領域３１１と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のリンがドープされたｎ−領域３１７と、不純物をほとんど含まないｉ領域３１２と、１Ｅ１７ａｔｍ／ｃｍ３  程度の低濃度のリンがドープされたｎ−領域３１８と、１Ｅ１９ａｔｍ／ｃｍ３  程度の高濃度のリンがドープされたｎ領域３１３とが隣接して構成されている。ｉ領域３１２は、ｖｔｈ制御のため１Ｅ１６ａｔｍ／ｃｍ３  程度のボロン、又はリンがドープされていてもよい。各ポリシリコン膜上には、５０ｎｍ〜１００ｎｍ程度の酸化シリコン膜１０３が成膜されている。また酸化シリコン膜１０３上には、ｉ領域３１２を覆うようにモリブデンタングステン合金からなるゲート電極３１４が３００ｎｍ程度の厚さで形成されている。ｎ−領域３１７，３１８は、ドレインに高い電圧が印加された場合、電界を緩和し素子の劣化を防止する働きがある。ゲート電極３１４上には酸化シリコン膜１０４が形成されている。
【００４９】
酸化シリコン膜１０４上には、ソース電極３１５とドレイン電極３１６がモリブデン及びアルミ積層膜からなる約６００ｎｍの厚さで形成されている。ソース電極３１５は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｎ領域３１１に接触し、ドレイン電極３１６は、酸化シリコン膜１０３、酸化シリコン膜１０４に開けられたコンタクトホールを介してｎ−領域３１３に接触している。
【００５０】
以上の説明から明らかなように、上記実施の形態に係わる薄膜ダイオード１０００において、アノード部の構造をｐ型薄膜トランジスタ２０００のソースドレイン部の構造と一致させ、またカソード部の構造をｎ型薄膜トランジスタ３０００のソースドレイン構造と一致させることで、ＣＭＯＳ回路を形成する際に、新規に工程を増加することなしにゲート制御型の薄膜ダイオードを製造することが可能となる。
【００５１】
ここで、実施の形態７に係わる薄膜ダイオード１０００の評価結果について説明する。
【００５２】
図１１は、図９に示す薄膜ダイオード１０００を評価する回路の構成図である。図１１において、ゲート電極１１４、アノード電極１１５、カソード電極１１６は図９の記号で表している。図１２は、図９に示す構造の薄膜ダイオード１０００に対し、図１１に示す回路構成においてゲート電圧Ｖｇｐに一定の電圧を印加した場合のＩ−Ｖ（電流電圧）特性を示している。図１２から明らかなように、光を照射しない場合の薄膜ダイオード１０００の特性４０１（ダイオード暗電流特性）は、従来の薄膜ダイオードにおける特性４０２に対し低い電流値を示している。また、光を照射した場合の薄膜ダイオード１０００の特性４０３（ダイオード光電流特性）は、従来の薄膜ダイオードにおける特性４０４に対し高い電流値を示している。このように、薄膜ダイオード１０００は０≦Ｖｇｐ≦Ｖｎｐの範囲で２桁以上の光照射／非照射時の電流比を示すことが認められた。
【００５３】
図１３は、図１０に示すｐ型薄膜トランジスタ２０００を評価する回路の構成図である。また図１４は、そのＩ−Ｖ（電流電圧）特性を示している。図１４から明らかなように、ｐ型薄膜トランジスタ２０００の特性６０１は、ｎ−領域（２１８，２１９）がない従来のｐ型薄膜トランジスタの特性６０２に対してｏｆｆ領域の電流値（ｏｆｆ電流）が低下することが認められた。したがって、受光素子の信号を増幅する際にＣＭＯＳ回路を構成した場合においても、ｐ型薄膜トランジスタのｏｆｆ電流を低減できるため、安定した動作が可能となる。
【００５４】
次に、図１０に示す薄膜ダイオード１０００、ｐ型薄膜トランジスタ２０００及びｎ型薄膜トランジスタ３０００の製造方法について説明する。
【００５５】
図１５は、ｐ領域の形成過程を示す概略断面図であり、図１０と同等部分に同一符号を付している。酸化シリコン膜（ゲート酸化膜）１０３上にモリブデンタングステン合金を成膜した後、ｐ型薄膜トランジスタ２０００のゲート電極２１４と薄膜ダイオード１０００のゲート電極１１４のｐ領域側の電極部分を同時に形成し、ｐ領域上の絶縁酸化膜厚をエッチングにより１５ｎｍ以下まで薄膜化した後、プラズマイオンドーピング装置でボロンを加速電圧１０ｋｅＶ  程度でドーズ量１Ｅ１５／ｃｍ２程度でドーピングする。この際、ｐ領域のボロン濃度はゲート電極側で高く、またガラス側で低くなり、その濃度比は２〜４桁となる。
【００５６】
図１６は、ｎ−領域の形成過程を示す概略断面図であり、図１０と同等部分に同一符号を付している。ｎ型薄膜トランジスタ３０００のゲート電極３１４と薄膜ダイオード１０００のゲート電極１１４のｎ−領域側の電極部分を同時に形成し、プラズマドーピング装置にてリンを加速電圧６０ｋｅＶ  でドーズ量１ｅ１５／ｃｍ２程度でドーピングすることによりｎ−領域を形成する。
【００５７】
図１７は、ｎ−領域を形成した後の様子を示す概略断面図である。図１６の状態からレジストマスクで不要な部分を保護した後、プラズマドーピング装置にてリンを加速電圧６０ｋｅＶ  でドーズ量１ｅ１５／ｃｍ２程度でドーピングすることによりｎ−領域が形成される。
【００５８】
以上の説明から明らかなように、上記実施の形態に係わる薄膜ダイオード１０００において、アノード部の構造をｐ型薄膜トランジスタ２０００のソースドレイン部の構造と一致させ、またカソード部の構造をｎ型薄膜トランジスタ３０００のソースドレイン構造と一致させることで、ＣＭＯＳ回路を形成する際に、新規に工程を増加することなしにゲート制御型の薄膜ダイオードを製造することが可能となる。さらに、ゲート制御型の薄膜ダイオード１０００のｎ−領域１１８及びｐ型薄膜トランジスタ２０００のｎ−領域２１８，２１９は、ｎ型薄膜トランジスタのＬＤＤ部を形成するドーピング工程で自動的に形成されるため、新規に工程を増加することなしに製造することが可能となる。
【００５９】
【発明の効果】
以上説明したように、本発明によれば、周辺の配線の誘導起電力、静電気、表面付着電荷などの外乱に影響により抵抗が大きく変化することがなく、また光を照射した場合の電流と光を照射しない場合の電流の比を大きくすることができるため、安定して正確な光量を測定することができる。
【図面の簡単な説明】
【図１】実施の形態１に係わる薄膜ダイオードの概略断面図。
【図２】図１に係わる薄膜ダイオードを駆動する薄膜トランジスタの構造を示す概略断面図。
【図３】図１に示す薄膜ダイオードを評価する回路の構成図。
【図４】図３の回路においてゲート電圧Ｖｇｐに一定の電圧を印加した場合のＩ−Ｖ特性図。
【図５】実施の形態３を示す回路構成図。
【図６】実施の形態４を示す回路構成図。
【図７】実施の形態５に係わる薄膜ダイオードの概略断面図。
【図８】実施の形態６に係わる薄膜ダイオードの概略断面図。
【図９】実施の形態７に係わる薄膜ダイオードの概略断面図。
【図１０】実施の形態８に係わるｐ型薄膜トランジスタの概略断面図。
【図１１】図９に示す薄膜ダイオードを評価する回路の構成図。
【図１２】図１１に示す回路構成においてゲート電圧Ｖｇｐに一定の電圧を印加した場合のＩ−Ｖ特性図。
【図１３】図１０に示すｐ型薄膜トランジスタを評価する回路の構成図。
【図１４】図１３に示す回路構成のＩ−Ｖ特性図。
【図１５】ｐ領域の形成過程を示す概略断面図。
【図１６】ｎ−領域の形成過程を示す概略断面図。
【図１７】ｎ−領域を形成した後の様子を示す概略断面図。
【符号の説明】
１００，７００，８００，１０００…薄膜ダイオード
１０１…ガラス基板
１０２…窒化シリコン膜又は酸化シリコン膜（積層膜）
１０３，１０４…酸化シリコン膜
１０５…窒化シリコン膜
１１１…  高濃度ボロンドープ多結晶シリコン膜（ｐ領域）
１１２…多結晶シリコン膜（ｉ領域）
１１３…高濃度リンドープ多結晶シリコン膜（ｎ領域）
１１４…ゲート電極
１１５…アノード電極
１１６…カソード電極
１１７，３１７，３１８…低濃度リンドープ多結晶シリコン膜（ｎ−領域）
７０１，７０２，７０３…低濃度ボロンドープ多結晶シリコン膜（ｐ−領域）
２００，７１０，８１０，２０００…ｐ型薄膜トランジスタ
３００，７２０，８２０，３０００…ｎ型薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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