(57)【要約】【課題】  増幅器の出力とドライバの出力をぶつけるときに、両方の出力レベルが異なると“ひげ”が発生し、被測定デバイスを破壊したり、誤動作させることがあったという課題を解決する。【解決手段】  増幅器とドライバの出力をぶつけるときの両方の出力の設定値が異なるとランタイムエラー信号を発生させ、リレーのオンオフ設定値を固定すると共に、テストを強制的に終了させるようにした。被測定デバイスに印可する信号に“ひげ”が発生することがなくなるので、被測定デバイスを破壊したり誤動作させることがなくなる。【選択図】                    図１
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【特許請求の範囲】
【請求項１】
試験パターンを被測定デバイスに入力し、この被測定デバイスの出力パターンと期待パターンを比較して前記被測定デバイスの良否を判定するＬＳＩテスタにおいて、
複数のアナログ信号を出力するＤＡ変換部と、
前記被測定デバイスに信号を出力するドライバと、
前記被測定デバイスに信号を出力する増幅器と、
前記ＤＡ変換部の出力を選択して前記ドライバおよび前記増幅器に出力する第１のスイッチと、
前記ドライバの出力または前記増幅器の出力を選択して前記被測定デバイスに出力する第２のスイッチと、
前記ＤＡ変換部および／または前記第１及び第２のスイッチの設定値が間違っていないかをチェックし、間違っているとエラー信号を出力するエラー検出回路と、
所定のテストパターンに基づいて前記第１および前記第２のスイッチのオンオフを制御し、かつ前記エラー信号が入力されたときにその内部状態を固定する制御回路と、
を具備したことを特徴とするＬＳＩテスタ。
【請求項２】
前記エラー検出回路は、前記第２のスイッチが前記ドライバと前記増幅器の出力を切り替える直前で、前記ドライバの出力と前記増幅器の出力がほぼ一致するように設定されていないときに、エラー信号を出力するようにしたことを特徴とする請求項１記載のＬＳＩテスタ。
【請求項３】
前記エラー検出回路は、パワーオンの状態で前記第２のスイッチの状態を変更する設定を行ったときに、エラー信号を出力するようにしたことを特徴とする請求項１若しくは請求項２記載のＬＳＩテスタ。
【請求項４】
前記エラー検出回路は、設定が禁止されている値を前記ＤＡ変換部に設定したときに、エラー信号を出力するようにしたことを特徴とする請求項１若しくは請求項３いずれかに記載のＬＳＩテスタ。
【請求項５】
前記エラー検出回路は、前記ＤＡ変換部に設定されるデジタル値に基づいて設定の妥当性を判断するようにしたことを特徴とする請求項１若しくは請求項４いずれかに記載のＬＳＩテスタ。
【請求項６】
前記ＤＡ変換部の出力をデジタル信号に変換するＤＣ測定ユニットを有し、このＤＣ測定ユニットの出力に基づいて設定の妥当性を判断し、誤った設定のときは前記制御回路の内部状態を固定するようにしたことを特徴とする請求項１若しくは請求項５いずれかに記載のＬＳＩテスタ。
【請求項７】
前記制御回路の内部回路が固定されたときにテストを終了するようにしたことを特徴とする請求項１若しくは請求項６いずれかに記載のＬＳＩテスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＳＩテスタに関し、特に間違った設定を行ったときに、スイッチの設定を固定して被測定デバイスを保護することができるＬＳＩテスタに関するものである。
【背景技術】
【０００２】
ＬＳＩテスタに関連する先行技術文献としては次のようなものがある。
【０００３】
【特許文献１】特開２０００−２９２５００号公報
【０００４】
ＬＳＩテスタは、試験パターンを被測定対象であるＩＣやＬＳＩ（以下ＤＵＴという）に印可し、それらの出力値と期待値を比較して、ＤＵＴの良否を判定する装置である。以下、前記特許文献１に沿って、ＬＳＩテスタの概要を説明する。
【０００５】
図４はＬＳＩテスタの構成図である。メインフレームＭＦはこのＬＳＩテスタの本体であり、テスタコントローラＴＳＣ、ハードディスクドライブＨＤＤ、タイミングジェネレータＴＧ、パターンジェネレータＰＧおよびＤＣソースメジャーＳＭで構成されている。
【０００６】
テスタコントローラＴＳＣはハードディスクドライブＨＤＤからテストプログラムとパターンデータを読み出し、ＬＳＩテスタ全体の制御を行う。タイミングジェネレータＴＧ内のレートジェネレータＲＧはテスタコントローラＴＳＧによって制御され、テストレートを発生する。
【０００７】
パターンジェネレータＰＧはシーケンシャルパターンアドレスジェネレータＳＱＰＧとパターンメモリＰＭで構成される。シーケンシャルパターンアドレスジェネレータＳＱＰＧは、レートジェネレータＲＧからテストレートを受け取り、パターンアドレスを発生する。パターンメモリＰＭにはテスタコントローラＴＳＧが読み出したパターンデータが格納され、前記パターンアドレスに基づいてパターンデータを出力する。
【０００８】
ＤＣソースメジャーＳＭは測定ユニットＰＭＵとデバイス電源ＤＰＳで構成され、いずれもテスタコントローラＴＳＣによって制御される。測定ユニットＰＭＵは比較的大電圧・大電流を供給し、デバイス電源ＤＰＳはＤＵＴに電源を供給する。
【０００９】
テストヘッドＴＨはクロック分配部ＣＡ、インターフェイスＩＦおよび複数のピンエレクトロニクスＰＥで構成され、メインフレームＭＦおよびＤＵＴに接続される。クロック分配部ＣＡはレートジェネレータＲＧからテストレートを受け取り、ピンエレクトロニクスＰＥに分配する。インターフェイスＩＦはテスタコントローラＴＳＣとピンエレクトロニクスＰＥ間のインターフェイスを司る。
【００１０】
図５にピンエレクトロニクスＰＥの構成を示す。エッジジェネレータＣＴＧはクロック分配部ＣＡおよびパターンジェネレータＰＧに接続され、テストレートに同期したエッジおよびＤＵＴからの出力を判定するストローブ信号を粗い精度で出力する。また、ＤＵＴの出力パターンと期待パターンを比較して、ピン毎のパス／フェイル情報をフェイルメモリＦＭに格納する。
【００１１】
エッジジェネレータＦＴＧは、エッジジェネレータＣＴＧから入力されたエッジおよびストローブ信号から、試験パターンとＤＵＴからの出力を判定するストローブ信号を細かい精度で出力する。この試験パターンはドライバＤＲＶおよびリレーＲＹを介してＤＵＴに出力される。
【００１２】
アクティブロードＡＬＤはリレーＲＹを介してＤＵＴに定電流負荷を与える。コンパレータＣＭＰはエッジジェネレータＦＴＧから入力したストローブ信号に基づいてＤＵＴからの信号を比較し、その結果をエッジジェネレータＣＴＧに出力する。測定ユニットＳＶＩは比較的小電圧・小電流をＤＵＴに供給する。
【００１３】
コントローラＣＰＵはピンエレクトロニクスＰＥ内の各種制御を行う。ＤＡ変換部ＤＡＣは、ドライバＤＲＶ、アクティブロードＡＬＤ、コンパレータＣＭＰに供給する各種電圧を発生する。マルチプレクサＭＴＸはコントローラＣＰＵによって制御され、ＤＵＴに接続する。
【００１４】
次に、図６を用いてピンエレクトロニクスＰＥの設定について説明する。ＤＡ変換部ＤＡＣにはＨＬＥＶ〜ＨＶＩＬの複数のＤＡ変換器が内蔵される。これらのＤＡ変換器はレベルＨＬＥＶ〜ＨＶＩＬの信号を発生する。ＤＡ変換器ＨＶＩＨ〜ＨＶＩＬの出力はスイッチＳＷ１〜ＳＷ４を介してドライバＤＲＶに供給される。このドライバＤＲＶの出力はリレーＲＹ３を介してＤＵＴに出力される。
【００１５】
また、スイッチＳＷ５を介してＤＡ変換器ＨＬＥＶの出力が、およびリレーＲＹ１を介してドライバＤＲＶの出力が増幅器ＡＭＰに入力される。この増幅器ＡＭＰの出力はリレーＲＹ２を介してＤＵＴに出力される。スイッチＳＷ１〜ＳＷ５およびリレーＲＹ１〜ＲＹ３はコントロール用ＩＣ内部の制御回路ＣＴＲＬによって制御される。
【００１６】
このような構成において、ノーマルレベルの信号をＤＵＴに与えるときには、スイッチＳＷ２とＳＷ３をオンにしてＤＡ変換器ＶＩＨ、ＶＩＬの出力をドライバＤＲＶに供給し、リレーＲＹ３をオンにしてドライバＤＲＶの出力をＤＵＴに出力する。
【００１７】
また、ハイレベル試験信号をファンクションさせてＤＵＴに与えるときは、スイッチＳＷ１とＳＷ４をオンにしてＤＡ変換器ＨＶＩＨとＨＶＩＬの出力をドライバＤＲＶに供給し、またリレーＲＹ１，ＲＹ２をオンにする。ドライバＤＲＶの出力は増幅器ＡＭＰで増幅されてＤＵＴに出力される。
【００１８】
また、ハイレベル信号をファンクションさせずにＤＣレベルのみＤＵＴに与えるときは、スイッチＳＷ５とリレーＲＹ２をオンにする。ＤＡ変換器ＨＬＥＶの出力は増幅器ＡＭＰで増幅されてＤＵＴに出力される。
【００１９】
さらに、ノーマルレベルのＶＩＨあるいはＶＩＬをハイレベルのＨＬＥＶをぶつけるときは、スイッチＳＷ２，ＳＷ３をオンにしてＤＡ変換器ＶＩＨ、ＶＩＬの出力をドライバＤＲＶに供給し、スイッチＳＷ５をオンにしてＤＡ変換器ＨＬＥＶの信号を増幅器ＡＭＰに入力する。さらに、リレーＲＹ２，ＲＹ３を順次オンにして、増幅器ＡＭＰの出力とドライバＤＲＶの出力を順次ＤＵＴに出力する。
【００２０】
このように、スイッチＳＷ１〜ＳＷ５およびリレーＲＹ１〜ＲＹ３を制御することにより、種々の試験を行うことができる。
【００２１】
図７に、テストを開始するときのフローを示す。まず、（Ｂ−１）でどのスイッチおよびリレーをオンにするか、およびＤＡ変換器ＨＬＥＶ〜ＨＶＩＬの出力レベルを設定する。
【００２２】
次にＲＬＯＮ命令を発生させる。これによって、リレーＲＹ１〜ＲＹ３のうち、設定されたリレーがオンする。次に、（Ｂ−３）でパワーオン命令を発生させる。これによってＤＡ変換部ＤＡＣが信号を出力し、かつスイッチＳＷ１〜ＳＷ５のうち、（Ｂ―１）によって設定されたスイッチがオンになる。そして、（Ｂ−４）でテストを開始する。
【発明の開示】
【発明が解決しようとする課題】
【００２３】
しかし、このようなＬＳＩテスタでは、スイッチＳＷ１〜ＳＷ５やリレーＲＹ１〜ＲＹ３の設定が間違ったままで測定を行うと、被測定デバイスを破壊し、また誤動作させてしまうという課題があった。
【００２４】
例えば、ハイレベル信号とローレベル信号をぶつける際に電圧の設定を間違えたり、スイッチＳＷ１〜ＳＷ５がオンになったままでリレーＲＹ１〜ＲＹ３のオンオフを切り替えると、被測定デバイスに印可する信号に“ひげ”が発生し、被測定デバイスを破壊してしまう可能性があった。
従って本発明の目的は、間違った設定を行った場合に、パワーオン命令を発する前にランタイムエラーを発生させ、スイッチおよびリレーの状態を変化させないようにすることにより、被測定デバイスを壊したり誤動作させることがないＬＳＩテスタを提供することにある。
【課題を解決するための手段】
【００２５】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
試験パターンを被測定デバイスに入力し、この被測定デバイスの出力パターンと期待パターンを比較して前記被測定デバイスの良否を判定するＬＳＩテスタにおいて、
複数のアナログ信号を出力するＤＡ変換部と、
前記被測定デバイスに信号を出力するドライバと、
前記被測定デバイスに信号を出力する増幅器と、
前記ＤＡ変換部の出力を選択して前記ドライバおよび前記増幅器に出力する第１のスイッチと、
前記ドライバの出力または前記増幅器の出力を選択して前記被測定デバイスに出力する第２のスイッチと、
前記ＤＡ変換部および／または前記第１および第２のスイッチの設定値が間違っていないかをチェックし、間違っているとエラー信号を出力するエラー検出回路と、
所定のテストパターンに基づいて前記第１および前記第２のスイッチのオンオフを制御し、かつ前記エラー信号が入力されたときにその内部状態を固定する制御回路と、
を具備したものである。被測定デバイスが破壊されることがない。
【００２６】
請求項２記載の発明は、請求項１記載の発明において、
前記エラー検出回路は、前記第２のスイッチが前記ドライバと前記増幅器の出力を切り替える直前で、前記ドライバの出力と前記増幅器の出力がほぼ一致するように設定されていないときに、エラー信号を出力するようにしたものである。被測定デバイスに印可する信号に“ひげ”が発生することがない。
【００２７】
請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記エラー検出回路は、パワーオンの状態で前記第２のスイッチの状態を変更する設定を行ったときに、エラー信号を出力するようにしたものである。被測定デバイスが破壊されることがない。
【００２８】
請求項４記載の発明は、請求項１若しくは請求項３いずれかに記載の発明において、
前記エラー検出回路は、設定が禁止されている値を前記ＤＡ変換部に設定したときに、エラー信号を出力するようにしたものである。被測定デバイスが破壊されることがない。
【００２９】
請求項５記載の発明は、請求項１若しくは請求項４いずれかに記載の発明において、
前記エラー検出回路は、前記ＤＡ変換部に設定されるデジタル値に基づいて設定の妥当性を判断するようにしたものである。構成が簡単になる。
【００３０】
請求項６記載の発明は、請求項１若しくは請求項５いずれかに記載の発明において、
前記ＤＡ変換部の出力をデジタル信号に変換するＤＣ測定ユニットを有し、このＤＣ測定ユニットの出力に基づいて設定の妥当性を判断し、誤った設定のときは前記制御回路の内部状態を固定するようにしたものである。確実に誤設定を検出できる。
【００３１】
請求項７記載の発明は、請求項１若しくは請求項６いずれかに記載の発明において、
前記制御回路の内部回路が固定されたときにテストを終了するようにしたものである。誤ってテストを開始することがない。
【発明の効果】
【００３２】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３，４，５，６及び請求項７の発明によれば、誤った設定を行ったときに選択スイッチの状態を固定して、テストを終了するようにした。そのため、被測定デバイスに与える信号に“ひげ”が発生することがなくなるので、被測定デバイスが破壊し、あるいは誤動作することがなくなるという効果がある。また、許可されていない設定を防止することができるという効果もある。
【発明を実施するための最良の形態】
【００３３】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係るＬＳＩテスタの一実施例を示す構成図である。なお、図６と同じ要素には同一符号を付し、説明を省略する。また、図１はピンエレクトロニクスの一部の構成である。他の部分の構成は図４および図５と同じなので、説明を省略する。
【００３４】
図１において、１はコントローラであり、制御回路１１およびエラー検出回路１２で構成されている。制御回路１１はフリップフロップ１１１，このフリップフロップ１１１のクロック端子ＣＫにその出力端子が接続される２入力ＡＮＤゲート１１３、このＡＮＤゲート１１３の入力端子の１つにその出力端子が接続されるインバータ１１２で構成されている。ＡＮＤゲート１１３の他の入力端子にはクロック信号が入力される。
【００３５】
フリップフロップ１１１はそのクロック端子ＣＫに供給されるクロックの立ち上がりでそのデータ端子Ｄに印可されるパターンデータをラッチし、スイッチＳＷ１〜ＳＷ５およびリレーＲＹ１〜ＲＹ３のオンオフを制御する。
【００３６】
なお、図１ではフリップフロップ１１１，インバータ１１２，ＡＮＤゲート１１３は各々１つしか記載されていないが、実際にはスイッチおよびリレーの数だけ設置されている。
【００３７】
１２はエラー検出回路であり、その出力はインバータ１１２に入力される。エラー検出回路１２はＤＡ変換部ＤＡＣに設定される設定値、スイッチＳＷ１〜ＳＷ５およびリレーＲＹ１〜ＲＹ３の設定が正しいかどうかをチェックし、間違っていると高レベルのランタイムエラー信号を出力する。
【００３８】
ランタイムエラー信号が出力されると、インバータ１１２の出力は低レベルになり、ＡＮＤゲート１１３の出力は低レベルに固定される。そのため、フリップフロップ１１１の内部状態はデータ端子Ｄに印可される信号に関わらず固定され、スイッチＳＷ１〜ＳＷ５およびリレーＲＹ１〜ＲＹ３は前の状態を維持する。
【００３９】
２はプロセッサであり、ランタイムエラー信号が入力される。プロセッサ２はピンエレクトロニクス全体の制御を行うと共に、ランタイムエラーが発生したときは、エラー処理など必要な処理を行う。
【００４０】
図２にテストを開始するためのフローを示す。最初に（Ａ−１）でどのスイッチおよびリレーをオンにするか、およびＤＡ変換器ＤＡＣの出力レベルを設定し、（Ａ−２）でＲＬＯＮ命令を発生してリレーをオンにする。ここまでのフローは図７従来例と同じである。
【００４１】
次に、ＤＡ変換器ＤＡＣの設定値およびスイッチＳＷ１〜ＳＷ５とリレーＲＹ１〜ＲＹ３が正しく設定されているかを確認する。この確認はエラー検出回路１２が行う。設定が正しいと（Ａ−４）でパワーオン命令を発生させて、（Ａ−５）でテストを開始する。設定が正しくないと、（Ａ−６）でランタイムエラー信号を発生させてテストを終了する。
【００４２】
前述したように、ランタイムエラーが発生するとフリップフロップ１１１にクロックが供給されなくなる。そのため、スイッチＳＷ１〜ＳＷ５およびリレーＲＹ１〜ＲＹ３はランタイムエラー信号が発生する前の状態を維持する。そのため、間違った設定でこれらのスイッチやリレーがオンされることはない。
【００４３】
主な試験項目には下記の４種類があり、それぞれ次のようにスイッチＳＷ１〜ＳＷ５、リレーＲＹ１〜ＲＹ３を制御する。
ノーマルレベルの試験信号を被測定デバイスＤＵＴに与えるときには、スイッチＳＷ２、ＳＷ３とリレーＲＹ３をオンにする。ドライバＤＲＶにはレベルＶＩＨとＶＩＬの電圧が供給され、その出力は被測定デバイスＤＵＴに出力される。
ハイレベルの電圧でファンクションさせて試験信号を被測定デバイスＤＵＴに与えるときは、スイッチＳＷ１，ＳＷ４とリレーＲＹ１，ＲＹ２をオンにする。ドライバＤＲＶにはレベルＨＶＩＨ、ＨＶＩＬの電圧が供給され、その出力は増幅器ＡＭＰで増幅されて被測定デバイスＤＵＴに出力される。
【００４４】
ＤＣのハイレベル試験信号を被測定デバイスＤＵＴに与えるときは、スイッチＳＷ５とリレーＲＹ２をオンにする。レベルＨＬＥＶの電圧は増幅器ＡＭＰで増幅され、被測定デバイスＤＵＴに出力される。
レベルＶＩＨまたはＶＩＬのノーマルレベルＤＣ試験信号とレベルＨＬＥＶのハイレベル試験信号をぶつけるときは、スイッチＳＷ２，ＳＷ３，ＳＷ５とリレーＲＹ２，ＲＹ３をオンにする。
【００４５】
前記（４）は、例えば１２ＶのハイレベルＤＣ電圧を与えた後に、パワーオフしないで３Ｖのハイ論理レベル（ＶＩＨ）またはロー論理レベル（ＶＩＬ）のファンクションテストを行う試験である。
【００４６】
この場合、スイッチＳＷ５とリレーＲＹ２をオンにして１２Ｖのハイレベル信号を出力している状態から、スイッチＳＷ２，ＳＷ３とリレーＲＹ３をオンにするノーマルレベルのファンクション状態にいきない移行すると、リレーやスイッチのオンオフタイミングの差のために、リレーＲＹ２とＲＹ３が両方ともオンになる、あるいはオフになる状態が発生したり、スイッチＳＷ１とＳＷ２あるいはＳＷ３とＳＷ４が同時にオンあるいはオフになる状態が発生する。
【００４７】
この同時オンオフのために、被測定デバイスＤＵＴに出力する試験信号に“ひげ”等が発生して、被測定デバイスＤＵＴが壊れたり、誤動作する可能性が出てくる。
【００４８】
これを避けるために、スイッチＳＷ５とリレーＲＹ２がオンの状態でスイッチＳＷ２とＳＷ３をオンにしてドライバＤＲＶの出力を３Ｖ（高レベル）固定に保ち、増幅器ＡＭＰの出力電圧を３Ｖに落とした後にリレーＲＹ３をオンにする。このときドライバＤＲＶ出力と増幅器ＡＭＰの出力がぶつかるが、両方とも同じ３Ｖなので、“ひげ”が発生することはない。その後リレーＲＹ２をオフにしてファンクションテストを開始する。
【００４９】
あるいは、ドライバＤＲＶの出力を０Ｖに固定し、増幅器ＡＭＰの出力を０Ｖに移行させた後にリレーＲＹ３をオンするようにしてもよい。いずれの場合も“ひげ”が発生しないので、被測定デバイスＤＵＴが破損したり、誤動作することはなくなる。
【００５０】
前述したように、リレーＲＹ２とＲＹ３を同時にオンにして２つの試験信号をぶつけるときには、ドライバＤＲＶと増幅器ＡＭＰの出力電圧のレベルが一致していないと、“ひげ”が発生して被測定デバイスＤＵＴを破壊したり、誤動作させたりする可能性がある。
【００５１】
そのため、パワーオン命令を発生する前に、エラー検出回路１２によって異なった値が設定されていないかをチェックし、異なった値が設定されているとランタイムエラー信号をアクティブ（高レベル）にするようにする。
【００５２】
異なった値が設定されているかどうかは、ＤＡ変換器ＨＬＥＶに設定される値とＤＡ変換器ＶＩＨに設定される値が異なっているかどうかをチェックすればよい。但し、増幅器ＡＭＰに入力された信号はその利得倍だけ増幅されるので、それを考慮して比較しなければならない。
【００５３】
例えば、増幅器ＡＭＰの利得が４であるとすると、ＤＡ変換器ＨＬＥＶにはこの利得を考慮して下位側に２ビットシフトしたデータが入力される。すなわち、ＤＡ変換器ＨＬＥＶの入力値の１ビット目、２ビット目がそれぞれＤＡ変換器ＶＩＨの入力値の３ビット目、４ビット目に対応する。
【００５４】
このため、ドライバＤＲＶと増幅器ＡＭＰの出力が一致しているかどうかをチェックするためには、ＤＡ変換部ＨＬＥＶの入力値の１ビット目とＤＡ変換器ＶＩＨの入力値の３ビット目を、２ビット目と４ビット目をという風に比較していく。
【００５５】
この場合、ＤＡ変換器ＶＩＨの入力値の下位２ビットは無視されるので完全な比較はできないが、通常この２ビットに相当する電圧は非常に小さいので、無視しても実用上差し支えることはない。
【００５６】
なお、増幅器ＡＭＰの利得が２の累乗の場合はビットシフトして比較すればよいが、２の累乗でないときは、ＤＡ変換器ＨＬＥＶの入力値に増幅器ＡＭＰの利得を乗じた値と、ＤＡ変換器ＶＩＨの入力値を比較すればよい。
【００５７】
なお、エラー検出回路１２が検出するエラーの内容は、上で説明した信号をぶつけたときの電圧だけでなく、下記の事項をエラーとして検出するようにしてもよい。
パワーオン中にリレーＲＹ１〜ＲＹ３のオンオフ設定値を変更したとき。
設定してはいけない電圧を設定したとき。
増幅器ＡＭＰの出力とＤＡ変換器ＶＩＨの出力（ノーマルレベルのハイ論理レベル）をぶつけたいときに、ドライバＤＲＶがＶＩＬ（ロー論理レベル）を出力しているとき。
前記（３）とは逆に、増幅器ＡＭＰの出力とＤＡ変換器ＶＩＬの出力（ノーマルレベルのロー論理レベル）をぶつけたいときに、ドライバＤＲＶがＶＩＨ（ハイ論理レベル）を出力しているとき。
【００５８】
このような場合でもランタイムエラー信号を発生させてスイッチおよびリレーの状態を固定し、テストを終了させるようにすると、被測定デバイスＤＵＴを壊したり誤動作させることがなくなる。
【００５９】
図３に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図３において、３はＤＣ測定ユニットであり、ＤＡ変換器ＨＬＥＶ、ＶＩＨ、ＶＩＬの出力電圧が入力され、この出力電圧をデジタル信号に変換して出力する。
【００６０】
４はコントローラであり、制御回路１１，エラー検出回路１２および２入力のＯＲゲート４１で構成される。エラー検出回路１２の出力はＯＲゲート４１の一方の入力端子に入力され、その出力端子はインバータ１１３の入力端子に接続される。
【００６１】
５はプロセッサであり、ＤＣ測定ユニット３の出力が入力される。プロセッサ５はこの出力が異常でないかどうかをチェックし、異常であると高レベルのエラー信号をＯＲゲート４１の他方の入力端子に出力する。そのため、フリップフロップ１１１にはクロックが入力されなくなり、以前の状態を保持する。プロセッサ５はこのエラー信号を出力したとき、またはエラー検出回路１２からランタイムエラー信号が入力されたときは、必要なエラー処理を行う。
【００６２】
この実施例では、ＤＡ変換部ＤＡＣの出力をＤＣ測定ユニット３で直接検出するので、より確実に設定の異常を検出することができる。ただし、この場合でも図１実施例と同じように、増幅器ＡＭＰの利得を考慮して異常検出を行わなければならない・
【００６３】
なお、図１，図３の実施例ではスイッチＳＷ１〜ＳＷ５とリレーＲＹ１〜ＲＹ３を使い分けているが、両方ともスイッチあるいはリレーを用いてもよい。
【図面の簡単な説明】
【００６４】
【図１】本発明の一実施例を示す構成図である。
【図２】本発明の一実施例の動作を説明するためのフローチャートである。
【図３】本発明の他の実施例を示す構成図である。
【図４】ＬＳＩテスタの構成図である。
【図５】ピンエレクトロニクスの構成図である。
【図６】従来のピンエレクトロニクスの構成図である。
【図７】従来のピンエレクトロニクスの動作を説明するためのフローチャートである。
【符号の説明】
【００６５】
１、４  コントローラ
１１  制御回路
１１１  フリップフロップ
１１２  インバータ
１１３  ＡＮＤゲート
１２  エラー検出回路
２、５  プロセッサ
３  ＤＣ測定ユニット
４１  ＯＲゲート
ＤＡＣ  ＤＡ変換部
ＳＷ１〜ＳＷ５  スイッチ
ＲＹ１〜ＲＹ３  リレー
ＡＭＰ  増幅器
ＤＵＴ  被測定デバイス
【図１】
2005326352.tif 000003
【図２】
2005326352.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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