(57)【要約】【課題】  しきい値電圧調節のためのイオンが注入された領域のイオン濃度分布を一定にして素子の性能を向上させることを可能にする半導体素子の素子分離膜製造方法を提供する。【解決手段】  半導体基板の表面にしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上に、フォトエッチング工程を行って活性領域及び素子分離領域を定義するトレンチを形成する段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域に拡散することを最大限抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する酸化工程を行う段階と、前記酸化工程によって前記活性領域から前記側壁酸化膜へ拡散された前記しきい値電圧調節用イオンを補充するために前記活性領域にイオン注入を行う段階と、前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含む。【選択図】図４
2005019941.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面にしきい値電圧調節のためのイオン注入を行う段階と、
前記半導体基板上に、フォトエッチング工程を行って活性領域及び素子分離領域を定義するトレンチを形成する段階と、
前記しきい値電圧調節のために注入されたイオンが前記素子分離領域に拡散することを最大限抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する酸化工程を行う段階と、
前記酸化工程によって前記活性領域から前記側壁酸化膜へ拡散された前記しきい値電圧調節用のイオンを補充するために前記活性領域にイオン注入を行う段階と、
前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含む半導体素子の素子分離膜形成方法。
【請求項２】
前記側壁酸化膜は、前記トレンチ形成の際にトレンチの上部又は底部コーナーのラウンディング処理を行うと同時に、前記トレンチの内部に埋め込まれる酸化膜の接着力を増大させるために形成し、５０〜１００Å程度の厚さに形成することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項３】
前記酸化工程は温度８００〜９５０℃程度の範囲内でドライ酸化方式によって行うことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項４】
前記酸化工程の後、活性領域に行うイオン注入工程は１０〜２５Ｋｅｖのエネルギー帯域で１Ｅ１１〜１Ｅ１２ｉｏｎ／ｃｍ２のドーズで行うことを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【請求項５】
前記しきい値電圧調節のために注入されるイオンはボロンを利用することを特徴とする請求項１記載の半導体素子の素子分離膜形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の素子分離膜形成方法に関する。 
【背景技術】
【０００２】
一般に、半導体素子の素子分離膜形成工程は、半導体基板の所定領域に素子分離膜形成用のフォトレジストパターンを形成し、このパターンをエッチングマスクとしてエッチング工程を行ってトレンチを形成する。この際、前記エッチング工程に対して発生したエッチング損傷を補償し、トレンチの上部又は底部コーナーのラウンディング(rounding)処理及び前記トレンチ内に埋め込まれる酸化膜の接着力を増大させるために、前記形成されたトレンチの側壁に側壁酸化膜を形成する酸化工程を行う。
【０００３】
この際、前記半導体基板には、前記素子分離膜形成工程の前にイオン注入工程を介してしきい値電圧調節のためのイオン注入を行うが、前記酸化工程によって前記しきい値電圧調節のためのイオン注入の際に注入されたイオンは前記側壁酸化膜へ拡散する現象が発生する。
【０００４】
したがって、前記しきい値電圧調節のためのイオンが注入された領域から側壁酸化膜へ拡散されたイオンにより、しきい値電圧調節のためのイオンが注入された領域は、不均一なイオン濃度分布を有する。よって、前記不均一なイオン濃度分布はハンプ(hump)現象をもたらすようにし、これはしきい値電圧が低くなる逆狭チャネル幅効果(inverse narrow width effect)を発生させて素子の性能を低下させるという問題点がある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、かかる問題点を解決するためのもので、その目的は、しきい値電圧調節のためのイオンが注入された領域のイオン濃度分布を一定にして素子の性能を向上させることを可能にする半導体素子の素子分離膜製造方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記目的を達成するための本発明の思想は、半導体基板の表面にしきい値電圧調節のためのイオン注入を行う段階と、前記半導体基板上にフォトエッチング工程を行い、活性領域及び素子分離領域を定義するトレンチを形成する段階と、前記しきい値電圧調節のために注入されたイオンが前記素子分離領域に拡散することを最大限抑制しながら、前記トレンチの側壁に側壁酸化膜を形成する酸化工程を行う段階と、前記酸化工程によって前記活性領域から前記側壁酸化膜へ拡散された前記しきい値電圧調節用イオンを補充するために前記活性領域にイオン注入を行う段階と、前記トレンチの内部に酸化膜を埋め込んで素子分離膜を形成する段階とを含む。
【０００７】
前記側壁酸化膜は、前記トレンチ形成の際にトレンチの上部又は底部コーナーのラウンディング処理を行うと同時に、前記トレンチの内部に埋め込まれる酸化膜の接着力を増大させるために、５０〜１００Å程度の厚さに形成することが好ましい。
【０００８】
前記酸化工程は温度８００〜９５０℃程度の範囲内でドライ酸化方式によって行うことが好ましい。
【０００９】
前記酸化工程の後、活性領域に行うイオン注入工程は１０〜２５Ｋｅｖのエネルギー帯域で１Ｅ１１〜１Ｅ１２ｉｏｎ／ｃｍ２のドーズで行うことが好ましい。
【００１０】
前記しきい値電圧調節のために注入されるイオンはボロンを用いることが好ましい。
【発明の効果】
【００１１】
本発明によれば、前記トレンチに側壁酸化膜を形成する酸化工程が行われる温度を低め、前記酸化工程の際に側壁酸化膜へ拡散されたイオンを補充するためのイオン注入工程を行うことにより、しきい値電圧調節のためのイオンが注入された活性領域のイオン濃度分布を一定にして素子の性能を改善させることができるという効果がある。
【発明を実施するための最良の形態】
【００１２】
以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ここで、本発明の実施例は、様々な変形実施が可能であり、本発明は下記の実施例に限定されるものと解釈されてはならない。これらの実施例は当技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することができ、或いはその間に第３の膜が介在されることもできる。
【００１３】
図１ないし図５は本発明の好適な一実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【００１４】
図１を参照すると、半導体基板10の上部全面にスクリーン酸化膜11を形成する。前記半導体基板10は、Ｐ型トランジスターが形成される領域（以下、「ＰＭＯＳ領域」という）とＮ型トランジスターが形成される領域（以下、「ＮＭＯＳ領域」という）とに区分定義されている。前記スクリーン酸化膜（図示せず）は後続のイオン注入工程に対する損失を低下させるためのバッファ層の機能を行う。この際、スクリーン酸化膜（図示せず）は約７００〜９００℃程度の温度で５０〜７０Å程度の厚さにウェット又はドライ酸化方式で形成する。
【００１５】
次に、フォト／エッチング工程を用いてＰＭＯＳ及びＮＭＯＳ領域それぞれにウェル領域形成及びしきい値電圧調節のためのイオン注入工程を行う。図１にはＮＭＯＳ領域に形成されたしきい値電圧調節のためのイオンが注入された領域、すなわち活性領域Ａのみが示されている。前記ＰＭＯＳ領域のしきい値電圧調節のためのイオン注入ドーパントは砒素Ａｓ又はリンＰを用い、ＮＭＯＳ領域のしきい値電圧調節のためのイオン注入ドーパントはボロンＢを用いる。次に、前記スクリーン酸化膜11をエッチング工程によって除去する。
【００１６】
図２を参照すると、前記工程済みの半導体基板10の上部全面にゲート酸化膜12、ポリシリコン膜14及びパッド窒化膜16を順次形成する。
【００１７】
前記ゲート酸化膜12は温度７５０〜８５０℃程度の範囲内でドライ又はウェット酸化工程を行った後、温度９００〜９１０程度の範囲でＮ２ガスを用いて２０〜３０分間アニーリング工程を行うことにより、５００〜７００Å程度の厚さに形成することができる。
【００１８】
前記ポリシリコン膜14は温度５００〜５５０℃程度の範囲で約０.１〜３ｔｏｒｒの圧力、ＳｉＨ４又はＳｉ２Ｈ６のようなＳｉソースガスとＰＨ３ガス雰囲気中でドープト非晶質シリコン(doped Poly Silicon)膜を２５０〜５００Å程度の厚さに形成することができる。
【００１９】
また、パッド窒化膜16はＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法によって９００〜２０００Å程度の厚さに形成することができる。
【００２０】
図３を参照すると、前記結果物上にフォトレジストパターン（図示せず）を形成し、前記フォトレジストパターン（図示せず）をエッチングマスクとしてエッチング工程を行い、素子分離領域を定義するトレンチＴを形成する。
【００２１】
前記トレンチＴを形成するに際して、前記半導体基板10は７５〜８５°程度の特定の傾きをもつようにエッチングを行う。
【００２２】
図４を参照すると、前記トレンチＴの側壁に酸化工程によって側壁酸化膜18を形成する。この側壁酸化膜18は前記トレンチＴの形成のためのエッチング時に側壁に対して発生するエッチング損傷を補償し、トレンチＴの上部または底部コーナーのラウンド処理及び前記トレンチＴの内部が埋め込まれる酸化膜の接着力を増大させるために形成する。この際、前記側壁酸化膜18は温度約８００〜９５０℃程度の範囲内でドライ酸化方式によって５０〜１００Å程度の厚さに形成することができる。従来の技術における側壁酸化膜を形成するための酸化工程の際に１０００〜１１５０℃程度の温度で行ったが、ＮＭＯＳ領域にしきい値電圧調節のために注入されたボロンイオンが前記側壁酸化膜18へ拡散してしきい値電圧調節のためのイオンの濃度を低下させた。したがって、本発明では８００〜９５０℃程度に低めて、前記しきい値電圧の調節のために注入されたボロンイオンが側壁酸化膜１８へ拡散することを多少減らすことができる。
【００２３】
図５を参照すると、前記酸化工程によって活性領域Ａから側壁酸化膜18へ拡散したボロンイオンを補充するために、前記結果物に形成された活性領域Ａにイオン注入工程を行う。前記低くなった酸化工程の温度によって、拡散するボロンイオンの量は減少したが、完全なボロンイオンの拡散は制限し難いため、前記酸化工程によって拡散したボロンイオンの濃度を補充するために前記活性領域にイオン注入工程を行う。この際のイオン注入工程は１０〜２５Ｋｅｖのエネルギー帯域で１Ｅ１１〜１Ｅ１２ｉｏｎ／ｃｍ２のドーズで行うことができる。前記パッド窒化膜16をウェットエッチング工程によって除去し、前記パッド窒化膜16が除去された結果物のトレンチＴの内部に、ギャップフィリング特性に優れたＨＤＰ酸化膜が充填されるように蒸着した後、前記ポリシリコン膜14が露出するまでＣＭＰ(Chemical Mechanical Polishing)工程の平坦化工程を行って素子分離膜20を形成する。
【００２４】
本発明の好適な一実施例によれば、前記トレンチに側壁酸化膜を形成する酸化工程が行われる温度を低め、前記酸化工程の際に側壁酸化膜へ拡散したイオンを補充するためのイオン注入工程を行うことにより、しきい値電圧調節のためのイオンが注入された活性領域のイオン濃度分布を一定にして素子の性能を改善することができる。
【００２５】
本発明は、具体的に実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形又は変更することが可能なのは、当該分野で通常の知識を有する者には明らかなことである。よって、このような変形又は変更は本発明の特許請求の範囲に属する。
【図面の簡単な説明】
【００２６】
【図１】本発明の好適な一実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図２】本発明の好適な一実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図３】本発明の好適な一実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図４】本発明の好適な一実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【図５】本発明の好適な一実施例に係る半導体素子の素子分離膜形成方法を説明するための断面図である。
【符号の説明】
【００２７】
Ａ    …活性領域
10    …半導体基板
11    …スクリーン酸化膜
12    …ゲート酸化膜
14    …ポリシリコン膜
16    …パッド窒化膜
18    …側壁酸化膜
20    …素子分離膜
【図１】
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【図２】
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【図３】
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【図４】
2005019941.tif 000006
【図５】
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