(57)【要約】【課題】ページ内のデータをバイト単位で読み出すことなく、ページ全体がデータ初期状態（消去状態）にあるブランクページを高速に見つけ出すことができる半導体記憶装置及びそのブランクページ検索方法を提供することを目的とする。【解決手段】半導体記憶装置は、メモリセルアレイ１、データバッファ２及びカラムスイッチ５を備えている。上記データバッファは、読み出し時にビット線の電位をセンスして選択されたメモリセルのデータを確定させ、且つ読み出したデータを保持する。このデータバッファは、全データバッファが全て“０”データを保持しているか否か、及び全データバッファが全て“１”データを保持しているか否かの両方を検知する。上記カラムスイッチは、上記データバッファの一部を選択してバス１１と接続する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
電気的に書き換え可能な不揮発性のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイからのデータの読み出し時に、ビット線電位をセンスして選択されたメモリセルのデータを確定させ、且つ読み出したデータを保持するように構成されたデータバッファと、
前記データバッファの一部を選択してバスに接続するカラムスイッチとを具備し、
前記データバッファで、全て“０”データを保持しているか否か、及び全て“１”データを保持しているか否かの両方を検知することによりブランクページを検索する
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイ中の任意の２本以上のワード線に選択電圧を印加するように構成された第１の回路と、残りのワード線に非選択電圧を印加するように構成された第２の回路とを更に具備し、複数ページのデータが全て消去状態にあることを一括検知することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
電気的に書き換え可能な不揮発性のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイ中のビット線にそれぞれ接続されるビット線スイッチと、
前記ビット線スイッチに接続され、前記メモリセルアレイ中の選択されたメモリセルから読み出されたデータをセンスするセンスアンプ部と、読み出し時に前記センスアンプ部でセンスしたデータを保持し、書き込み時には書き込みデータを保持するデータキャッシュ部とを有するデータバッファと、
前記データバッファの一部を選択してバスに接続するカラムスイッチと、
前記ページバッファに共通線を介して接続され、前記共通線に対する電位設定とレベル検出を行い、前記ページバッファ内のデータのオール“１”を検出する検出器と
を具備することを特徴とする半導体記憶装置。
【請求項４】
選択ワード線電圧を第１のレベルにして２ページ内のデータが全て消去状態にあるか否かを一括で検知するステップと、
前記一括で検知するステップで消去状態にないことが検知されたとき、選択ワード線電圧を第２のレベルにして前記２ページのうち１ページ内のデータが全て消去状態にあるか否かを一括で検知するステップと
を具備することを特徴とする半導体記憶装置のブランクページ検索方法。
【請求項５】
消去の単位となるブロック内のページアドレスを、順次半分に分割して読み出しを行い、ページ内のデータが全て消去状態にあるページを検索することを特徴とする請求項４に記載の半導体記憶装置のブランクページ検索方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置及びそのブランクページ検索方法に関するもので、例えばＮＡＮＤ型フラッシュメモリに書き込みを行う際に、データ初期状態にあるページ（ブランクページ）を探すための検索方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリでは、例えば特許文献１に記載されているように、電荷蓄積層としての例えばフローティングゲートとコントロールゲートとが積層されたｎチャネルＭＯＳＦＥＴ構造の複数のメモリセルを、それらのソース，ドレインを隣接するもの同士で共有する形で直列接続し、その一端とビット線との間、及び他端とソース線との間にそれぞれ第１，第２のセレクトゲートを設けて、一つのＮＡＮＤストリングを構成している。上記ＮＡＮＤストリングはアレイ状に配置され、同一行のメモリセルのコントロールゲートがワード線に共通接続され、同一行の第１，第２のセレクトゲートのゲートが第１，第２のセレクトゲート線にそれぞれ共通接続される。
【０００３】
上記ワード線を共有するＮＡＮＤストリングのグループが消去単位としてのブロックを構成し、消去時にはブロック内の全てのメモリセルが消去される。読み出し及び書き込みでは、複数ブロック中の一つの第１のセレクトゲートを選択して導通させることにより、直列接続されたメモリセルをビット線に接続した状態で、１本のワード線に選択電圧、同一ＮＡＮＤストリング上のその他のワード線には非選択電圧を印加する。各ビット線には、センスアンプと書き込みバイアス回路（読み出し及び書き込みデータを保持するデータバッファとまとめてページバッファを呼ぶ）が接続され、選択されたワード線を共有するページと呼ばれる単位で読み出し並びに書き込みが行われる。ページは、例えば２１１２バイト、ブロックは１２８ＫＢである。
【０００４】
一方、ホストは、ＩＯバスを介してメモリセルに記憶されているデータにアクセスする。ＩＯバスのビット幅を例えば８ビット（１バイト）とすると、ホストはページバッファに対してＳＲＡＭと同様にバイト単位でアクセスする。
【０００５】
ところで、ＮＡＮＤ型フラッシュメモリでは、メモリセルに記憶されているデータの信頼性を保証するために、ページアドレス順に書き込みが行われる。このため、ホストは新規に書き込みを行う際に、データが初期状態にあるページ（ブランクページ）を探す必要がある。
【０００６】
しかし、ホストはバイト単位でしかデータをアクセスできないため、該当ページがブランクページであるか否かを確認するためには、２１１２バイトを１バイトずつ順番に読み出さなければならない。このため、ブランクページの確認に２１１２クロックを要する。
【特許文献１】特開２００２−１４１４７７
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、ページ内のデータをバイト単位で読み出すことなく、ページ全体がデータ初期状態（消去状態）にあるブランクページを高速に見つけ出すことができる半導体記憶装置及びそのブランクページ検索方法を提供することにある。
【課題を解決するための手段】
【０００８】
この発明の一態様によると、電気的に書き換え可能な不揮発性のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイからのデータの読み出し時に、ビット線電位をセンスして選択されたメモリセルのデータを確定させ、且つ読み出したデータを保持するように構成されたデータバッファと、前記データバッファの一部を選択してバスに接続するカラムスイッチとを具備し、前記データバッファで、全て“０”データを保持しているか否か、及び全て“１”データを保持しているか否かの両方を検知することによりブランクページを検索する半導体記憶装置が提供される。
【０００９】
また、この発明の一態様によると、電気的に書き換え可能な不揮発性のメモリセルが配列されたメモリセルアレイと、前記メモリセルアレイ中のビット線にそれぞれ接続されるビット線スイッチと、前記ビット線スイッチに接続され、前記メモリセルアレイ中の選択されたメモリセルから読み出されたデータをセンスするセンスアンプ部と、読み出し時に前記センスアンプ部でセンスしたデータを保持し、書き込み時には書き込みデータを保持するデータキャッシュ部とを有するデータバッファと、前記データバッファの一部を選択してバスに接続するカラムスイッチと、前記ページバッファに共通線を介して接続され、前記共通線に対する電位設定とレベル検出を行い、前記ページバッファ内のデータのオール“１”を検出する検出器とを具備する半導体記憶装置が提供される。
【００１０】
更に、この発明の一態様によると、選択ワード線電圧を第１のレベルにして２ページ内のデータが全て消去状態にあるか否かを一括で検知するステップと、前記一括で検知するステップで消去状態にないことが検知されたとき、選択ワード線電圧を第２のレベルにして前記２ページのうち１ページ内のデータが全て消去状態にあるか否かを一括で検知するステップとを具備する半導体記憶装置のブランクページ検索方法が提供される。
【発明の効果】
【００１１】
この発明によれば、ページ内のデータをバイト単位で読み出すことなく、ページ全体がデータ初期状態（消去状態）にあるブランクページを高速に見つけ出すことができる半導体記憶装置及びそのブランクページ検索方法が得られる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態について図面を参照して説明する。  
［第１の実施形態］
図１は、この発明の第１の実施形態に係る半導体記憶装置及びそのブランクページ検索方法について説明するためのもので、ＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図である。本第１の実施形態では、ページ一括のブランクチェックを行う例を説明する。
【００１３】
不揮発性のメモリセルをアレイ状に配置したメモリセルアレイ１は、ビット線スイッチ（BL SW）４を介してページバッファ（PB）２に接続されている。上記メモリセルアレイ１は、例えばＮＡＮＤストリングがアレイ状に配置されたＮＡＮＤセルアレイである。各々のＮＡＮＤストリングは、電荷蓄積層としての例えばフローティングゲートとコントロールゲートとが積層されたｎチャネルＭＯＳＦＥＴ構造の複数のメモリセルを、それらのソース，ドレインを隣接するもの同士で共有する形で直列接続し、その一端とビット線との間、及び他端とソース線との間にそれぞれ第１，第２のセレクトゲートを設けたものである。同一行のメモリセルのコントロールゲートはワード線に共通接続され、同一行の第１，第２のセレクトゲートのゲートは第１，第２のセレクトゲート線にそれぞれ共通接続されている。同一列のＮＡＮＤストリングは、上記第１のセレクトゲートを介して同一のビット線に接続される。また、各ＮＡＮＤストリングは、上記第２のセレクトゲートを介してソース線に共通接続されている。
【００１４】
上記ページバッファ２は、センスアンプとしての機能とデータキャッシュとしての機能を併せ持っている。データキャッシュは、読み出し時にはセンスデータを、書き込み時には書き込みデータを保持する。このページバッファ２は、ＣＳＬデコーダ（CSL Dec）６で指定されたカラムがカラムスイッチ（Col.SW）５を経由してＩＯバス１１に接続され、データの入出力が可能になっている。このＩＯバス１１のビット幅が例えば８ビットであれば、ページバッファ２は１バイト単位でＩＯバス１１とデータの授受を行うことになる。
【００１５】
上記メモリセルアレイ１と上記ページバッファ２中の各データ保持部間のデータ転送、及び上記ページバッファ２によるセンス動作は、ページバッファコントロール回路（PB Ctrl）７によって制御される。ブロックデコーダ（BLK Dec）８Ａとロウデコーダ（ROW Dec）８Ｂとによって、上記メモリセルアレイ１中のページアドレスによって指定されたメモリセルが選択される。上記メモリセルアレイ１中の各メモリセルやページバッファ２に印加される電圧は、電源回路（Voltage Generator）９で生成される。また、この電源回路９で生成された電圧は、ＣＳＬデコーダ６、ページバッファコントロール回路７、ブロックデコーダ８Ａ及びロウデコーダ８Ｂなどに供給される。
【００１６】
当該半導体記憶装置（モジュール）は、インターフェース回路１２を介して外部に接続される。読み出しや書き込みなどの各種命令、アドレス及びデータは、このインターフェース回路１２を通して授受される。そして、上記インターフェース回路１２を介して入力されたアドレスと命令は、内部制御回路（Controller）１０に送られる。この内部制御回路１０は、読み出し制御や書き込み制御、アドレス制御といった各種の制御を行う制御回路を備え、電源回路９やデコーダ８Ａ，８Ｂ、ページバッファコントロール回路７を制御することにより、書き込みや読み出し動作、消去動作、及びセンス動作などを制御する。
【００１７】
また、上記ページバッファ２は１本の共通線ＤＥＴを介してオール“１”検出器（Detector）３に接続されている。この検出器３は、共通線ＤＥＴを０Ｖに設定する。そして、ページバッファ２内に一つでも“０”データがあれば、このページバッファ２内に設けたプルアップ素子により共通線ＤＥＴが充電されるようになっている。あるいは、検出器３で共通線ＤＥＴを電源電圧Ｖｃｃにプリチャージし、ページバッファ２内に設けたプルダウン素子で放電しても良い。上記検出器３は、この共通線ＤＥＴに対するプリチャージ（または０Ｖに設定）とレベル検出を行い、結果ステータスを内部制御回路１０に渡す。
【００１８】
図２は、上記図１に示した回路におけるページバッファ２の１ビットを抽出して具体的な構成例を示している。この回路は、ビット線電位設定用のｎチャネルＭＯＳＦＥＴ３１、センスアンプ及びデータキャッシュとして働くラッチ３２、上記ラッチ３２にビット線ＢＬの電位を転送するための転送用のｎチャネルＭＯＳＦＥＴ３３，３４、ビット線プリチャージ用のｎチャネルＭＯＳＦＥＴ４２、上記ラッチ３２に保持されているデータに応じて共通線ＤＥＴのプリチャージとレベル検出を行うためのｎチャネルＭＯＳＦＥＴ４３〜４７、ｐチャネルＭＯＳＦＥＴ４８，４９及びキャパシタＣ１，Ｃ２などを備えている。
【００１９】
すなわち、ビット線ＢＬにはＭＯＳＦＥＴ３１の電流通路の一端が接続され、このＭＯＳＦＥＴ３１の電流通路の他端（ノードＮ０）にはＭＯＳＦＥＴ３３，３４の電流通路の一端が接続される。上記ＭＯＳＦＥＴ３１のゲートには信号ＢＬＣＬＡＭＰが供給され、上記ＭＯＳＦＥＴ３３のゲートには信号ＴＧ１が供給され、上記ＭＯＳＦＥＴ３４のゲートには上記信号ＴＧ１の反転信号ＴＧ１Ｂが供給される。上記ＭＯＳＦＥＴ３３，３４の電流通路の他端はそれぞれラッチ３２の入出力端に接続される。このラッチ３２は、相補的なセンスアンプイネーブル信号ＳＥＮＢ，ＳＥＮと相補的なラッチ制御信号ＬＡＴＢ，ＬＡＴによって動作が制御される。
【００２０】
上記ノードＮ０と電源Ｖｃｃ間には、ＭＯＳＦＥＴ４２の電流通路が接続される。このＭＯＳＦＥＴ４２のゲートには、信号ＰＳが供給される。ビット線ＢＬをプリチャージするときには、上記信号ＰＳを“Ｈ”レベルにしてＭＯＳＦＥＴ４２をオンさせる。この際、信号ＢＬＣＬＡＭＰのレベルに応じてＭＯＳＦＥＴ３１のオン抵抗を変化させ、ビット線ＢＬのプリチャージ電位を調整する。また、上記ノードＮ０と接地点Ｖｓｓ間には、キャパシタＣ２が接続されている。更に、上記ノードＮ０には、ＭＯＳＦＥＴ４３の電流通路の一端が接続され、そのゲートには信号ＲＥＧが供給される。上記ＭＯＳＦＥＴ４３の電流通路の他端には、ＭＯＳＦＥＴ４５の電流通路の一端が接続され、そのゲート（ノードＮ２）はＭＯＳＦＥＴ４４の電流通路の一端に接続される。上記ノードＮ２と接地点Ｖｓｓ間には、キャパシタＣ１が接続されている。上記キャパシタＣ２，Ｃ１はそれぞれ、ノードＮ０，Ｎ２の寄生容量が十分大きければ必ずしも設けなくても良い。上記ＭＯＳＦＥＴ４４の電流通路の他端は、ＭＯＳＦＥＴ３３とラッチ３２との接続点（ノードＮ１１）に接続され、そのゲートには信号ＤＴＧが供給される。また、上記ノードＮ２には、ＭＯＳＦＥＴ４６の電流通路の一端が接続される。このＭＯＳＦＥＴ４６の電流通路の他端には信号ＶＲＥＧが供給され、そのゲートには信号ＣＡＰＣＲＧが供給される。
【００２１】
上記ＭＯＳＦＥＴ４５の電流通路の他端（ＣＯＭ線）には、ＭＯＳＦＥＴ４７，４８の電流通路の一端、及びＭＯＳＦＥＴ４９のゲートがそれぞれ接続される。上記ＭＯＳＦＥＴ４７の電流通路の他端は接地点Ｖｓｓに接続され、そのゲートには信号ＣＯＭＲＳＴが供給される。上記ＭＯＳＦＥＴ４８の電流通路の他端は電源Ｖｃｃに接続され、そのゲートには信号ＣＯＭＨｎが供給される。上記ＭＯＳＦＥＴ４９の電流通路の一端は電源Ｖｃｃに接続され、他端は共通線ＤＥＴに接続される。
【００２２】
上記のような構成において、選択されたメモリセルからビット線ＢＬを介して読み出されたデータは、ＭＯＳＦＥＴ３１，３３あるいはＭＯＳＦＥＴ３１，３４を介してラッチ３２に供給されてセンスされ、且つ保持される。“１”データ保持のときは、ラッチ３２のノードＮ１１が“Ｌ”レベル（０）、ノードＮ１２が“Ｈ”レベル（１）となっている。上記ＣＯＭ線、ＭＯＳＦＥＴ４７，４８はバイトごとに共有されている。
【００２３】
上記のような構成において、図３のタイミングチャートに示すように、時刻ｔ０では信号ＣＯＭＲＳＴを“Ｌ”レベル、信号ＣＯＭＨｎを“Ｌ”レベル、信号ＴＧ１Ｂを“Ｌ”レベル、信号ＲＥＧを“Ｌ”レベル、信号ＤＴＧを“Ｌ”レベル、信号ＶＲＥＧを“Ｈ”レベル、信号ＣＡＰＣＲＧを“Ｈ”レベルに設定する。これによって、ＭＯＳＦＥＴ４７はオフ、ＭＯＳＦＥＴ４８はオン、ＭＯＳＦＥＴ３４はオフ、ＭＯＳＦＥＴ４３はオフ、ＭＯＳＦＥＴ４４はオフ、ＭＯＳＦＥＴ４６はオンとなり、ＣＯＭ線が電源電圧Ｖｃｃでプリチャージされ、ＭＯＳＦＥＴ４９がオフして共通線ＤＥＴは“Ｌ”レベルとなる。
【００２４】
時刻ｔ１のタイミングで信号ＣＯＭＨｎを“Ｈ”レベルに反転させてＭＯＳＦＥＴ４８をオフした後、時刻ｔ２のタイミングで信号ＴＧ１Ｂを“Ｈ”レベル、信号ＲＥＧを“Ｈ”レベルに反転させることにより、ＭＯＳＦＥＴ３４，４３，４５がオンする。
【００２５】
この動作によりＣＯＭ線とラッチ３２のノードＮ１２が導通する。そして、ラッチ３２のデータが“０”ならば、ノードＮ１２は“Ｌ”レベルを保持しているのでＣＯＭ線の電位が低下する。この結果、ＭＯＳＦＥＴ４９がオンして共通線ＤＥＴの電位が上昇する。この際、ページバッファ２に１ビットでも“０”があれば共通線ＤＥＴの電位は上昇する。逆にページバッファ２内のデータがオール“１”ならば共通線ＤＥＴの電位は低いままである。この共通線ＤＥＴの電位変化を図１に示した検出器３で検知することにより、ページ内のデータをバイト単位で読み出すことなく、ページ全体がデータ初期状態（消去状態）にあるブランクページを高速に見つけ出すことができる。
【００２６】
上記ページバッファ２におけるデータの初期値の検出機能は、例えば下記（１）〜（３）のように様々な用途で使用可能である。
【００２７】
（１）プログラム（Program）ベリファイ結果判定
ＮＡＮＤ型フラッシュメモリのプログラム時、“０”を書きたいビットはノードＮ１１が“Ｌ”レベル、“１”を書きたい（書き込みを行わない）ビットはノードＮ１１が“Ｈ”レベルを保持している。ベリファイ後、“０”が十分に書き込めたビットはノードＮ１１が“Ｈ”レベルに、まだ書き込みレベルが十分でないビットは“Ｌ”レベルを保持する。一方、“１”書き込みのビットはノードＮ２（キャパシタンスノード）に“Ｈ”レベルを保持し、ＭＯＳＦＥＴ４３，４５をオンさせて読み出しの結果に拘わらずノードＮ１１は“Ｈ”レベルを保持する。ベリファイ判定時、上記“１”チェックのＭＯＳＦＥＴ３４の代わりにＭＯＳＦＥＴ３３をオンさせてＣＯＭ線とノードＮ１１とを導通させる。もし、１ビットでも書き込みが不十分なビットがあれば、ＣＯＭ線は放電される。ページ全体では、これを共通線ＤＥＴに反映させる。
【００２８】
（２）消去ベリファイ結果判定
消去ベリファイ時には、図４に示すようにＮＡＮＤセルアレイ中の消去されたブロックの各端子をバイアスする。すなわち、全ワード線ＷＬ０〜ＷＬ１５に０Ｖ、セレクトゲート線ＳＧＤ，ＳＧＳに５Ｖを与えてオン状態にし、ソース線ＣＥＬＳＲＣから電源電圧Ｖｃｃを印加する。ビット線ＢＬ０，ＢＬ１，ＢＬ２，…は０Ｖに放電してからセンスアンプＳＡ０，ＳＡ１，ＳＡ２，…に接続する。
【００２９】
全てのメモリセルが十分消去されると、ワード線ＷＬ０〜ＷＬ１５が０Ｖでもメモリセルはオン状態になるので、ソース線ＣＥＬＳＲＣからビット線ＢＬ０，ＢＬ１，ＢＬ２，…が充電される。これをセンスアンプＳＡ０，ＳＡ１，ＳＡ２，…で検出する。
【００３０】
全ビットの消去が十分であると、ページバッファ２のノードＮ１１は“Ｈ”レベルとなる。そこで、プログラムベリファイ同様、ＭＯＳＦＥＴ３３をオンさせてノードＮ１１とＣＯＭ線を導通させれば、共通線ＤＥＴの電位変化を検出することで全ビットの消去完了を知ることができる。
【００３１】
（３）リード（Read）ブランクチェック
ページリード後に、上記ベリファイと同様の動作を行う（但し、ＣＯＭ線とノードＮ１２を導通させる）ことで読み出したデータがオール“１”であるか否かが判定できる。プログラム／イレーズ時は、ベリファイ結果をステータス（Status）パス／フェイルとして出力する。同様に、オール“１”チェックの結果をリードのステータスとして出力すれば、ホスト側はページがデータ初期状態と同じか否かわかる。ベリファイと同じ論理であれば、パスがデータ初期状態、フェイルがページ上に何らかのデータが書かれていることになる。
【００３２】
このリード方法は、通常のリード機能に付加しても良い。但し、ページ読み出し後に判定動作が入る分だけシーケンスの所要時間が延びる。そこで、ブランクチェックが必要なときだけに使用する別機能（コマンド）としても構わない。
【００３３】
［第２の実施形態］
本第２の実施形態は、バイナリサーチを使ったブロック内のブランクページ検索方法である。
【００３４】
図５は、この発明の第２の実施形態に係る半導体記憶装置のブランクページ検索方法について説明するためのもので、上述した第１の実施形態で説明したページ一括のブランクチェックを利用し、ブロック内のブランクページを検索する場合のフローチャートである。ここでは、１ブロック内に３２ページ存在すると仮定して説明する。
【００３５】
ＮＡＮＤ型フラッシュメモリは、メモリセルに記憶されているデータの信頼性を保証するために、ページアドレス順に書き込みが行われる。そこで、ページアドレス順に書き込みが行われることを前提として、ブランクチェックがフェイルする最も大きなページアドレスを探し出すようにしている。
【００３６】
まず、アドレスをセットする（ステップＳ１）。ここで、スタートページが０（S_page=0）、エンドページが３１（E_page=31）とすると、初期ページを上記スタートページとエンドページの中間（page=int{(S_page+E_page)/2}に設定する。
【００３７】
次に、ステップＳ１で設定した初期ページから読み出しをスタートする（ステップＳ２）。
【００３８】
メモリが作動可能になるのを待ち（ステップＳ３）、リードブランクステータスを実行する（ステップＳ４）。
【００３９】
そして、ブランクチェックを行い（ステップＳ５）、パスするとエンドページとスタートページの差（E_page-S_page）が２か否か判定する（ステップＳ６）。一方、ブランクチェックでフェイルした時もエンドページとスタートページの差（E_page-S_page）が２か否か判定する（ステップＳ７）。
【００４０】
上記ステップＳ６で２でないと判定されたときには、新しいアドレスをセットする。このアドレスのセットは、エンドページに上記チェックしたページを設定し（E_page=page）、初期ページを上記スタートページと新たに設定したエンドページの中間（page=int{(S_page+E_page)/2}に設定する。その後、ステップＳ２に戻って同様な動作を繰り返す。上記ステップＳ６で２であると判定されたときには、ブランクページをスタートページに設定（Blank page=S_page）して（ステップＳ１０）検索動作を終了する。
【００４１】
上記ステップＳ７で２でないと判定されたときには、やはり新しいアドレスをセットする。このアドレスのセットは、スタートページに上記チェックしたページを設定し（S_page=page）、初期ページを上記スタートページとエンドページの中間（page=int{(S_page+E_page)/2}に設定する。その後、ステップＳ２に戻って同様な動作を繰り返す。上記ステップＳ７で２であると判定されたときには、ブランクページをページに設定（Blank page=page）して（ステップＳ１１）検索動作を終了する。
【００４２】
なお、上述した検索フローそのものはよく知られたブランクサーチである。
【００４３】
［第３の実施形態］
本第３の実施形態は、コントロールゲートへのバイアス電圧を使ったブランクページの検索方法である。
【００４４】
上記第２の実施形態では、メモリへの書き込みがページ順であり、バイナリサーチで見つけた最終データページ以降は必ずブランクであることを前提とした。しかし、図６に示すように、選択ページ（ワード線ＷＬ１）以降のワード線ＷＬ２〜ＷＬ１５全てに選択バイアス電圧を印加すると、選択ページ以降がまとめてブランクであることを確認できる（ページアドレス順序がソース側からであれば選択ページ以前）。
【００４５】
よって、ページ内のデータをバイト単位で読み出すことなく、且つページ全体がデータ初期状態（消去状態）にあるブランクページをより高速に見つけ出すことができる。
【００４６】
［第４の実施形態］
本第４の実施形態は、多値メモリのブランクページ検索方法（Upper & Lower）である。ここでは、図７（ａ），（ｂ）に示すように４値のページ割付がなされている場合を考える。
【００４７】
例えばページ０，１では同じメモリセルが選択され、ページ０には図７（ａ）に示すように“１１”，“１０”が書き込まれる。ページ０のデータが確定した後に、ページ１を書き込むときは、図７（ｂ）に示すようにページ０のデータに応じて、矢印で表記されているように“００”，“１１”が書き込まれるものとする。
【００４８】
この場合、ワード線の電位が０Ｖで上記第１の実施形態のブランクチェックをパスすると、ページ０，１のいずれも初期状態であることを示し、このブランクチェックがフェイルで且つワード線の電位が２Ｖでブランクチェックパスであるとページ１のみ初期状態であることを示す。
【００４９】
このようにして、多値のページ割付がなされている場合にも応用可能である。
【００５０】
上記のような構成並びに方法によれば、ＮＡＮＤ型フラッシュメモリにおいてページ単位（例えば２ＫＢ）でデータ初期状態（オール“１”）にあるか否かチェックし、バイナリサーチと併用することでブロック内のデータ初期状態にあるページを高速に検索できる。
【００５１】
以上第１乃至第４の実施形態を用いてこの発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００５２】
【図１】この発明の第１の実施形態に係る半導体記憶装置及びそのブランクページ検索方法について説明するためのもので、ＮＡＮＤ型フラッシュメモリの概略構成を示すブロック図。
【図２】図１に示した回路におけるページバッファの１ビットを抽出して具体的な構成例を示す回路図。
【図３】図２に示した回路の動作について説明するためのタイミングチャート。
【図４】消去ベリファイ時におけるＮＡＮＤセルアレイの各端子のバイアス状態を示す回路図。
【図５】この発明の第２の実施形態に係る半導体記憶装置のブランクページ検索方法について説明するためのフローチャート。
【図６】この発明の第２の実施形態に係る半導体記憶装置のブランクページ検索方法の変形例について説明するための回路図。
【図７】この発明の第４の実施形態に係る半導体記憶装置のブランクページ検索方法について説明するためのもので、多値のページ割付がなされている場合のセルのしきい値電圧と記憶データとの関係を示す図。
【符号の説明】
【００５３】
１…メモリセルアレイ、２…ページバッファ、３…検出器、４…ビット線スイッチ、５…カラムスイッチ、６…ＣＳＬデコーダ、７…ページバッファコントロール回路、８Ａ…ブロックデコーダ、８Ｂ…ロウデコーダ、９…電源回路、１０…内部制御回路、１１…ＩＯバス、１２…インターフェース回路。
【図１】
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【図２】
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【図３】
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【図４】
2005353171.tif 000006
【図５】
2005353171.tif 000007
【図６】
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【図７】
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