(57)【要約】【課題】  半導体パッケージや配線基板などに組み込まれ、あるいは電子部品として単体で使用される、キャパシタ実効面積の増加により容量の増大が可能なキャパシタとその製造方法を提供すること。【解決手段】  並行する配線１８ａ、１８ｂと、隣り合う配線１８ａ及び１８ｂの間に位置し且つそれらのおのおのに直接接するキャパシタ誘電体膜１４とにより形成されるキャパシタとする。【選択図】      図１
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【特許請求の範囲】
【請求項１】
並行する配線と、隣り合う配線の間に位置し且つそれらのおのおのに直接接するキャパシタ誘電体膜とにより形成されることを特徴とするキャパシタ。
【請求項２】
前記配線が格子状に配列されている、請求項１記載のキャパシタ。
【請求項３】
前記配線の断面形状が矩形である、請求項１又は２記載のキャパシタ。
【請求項４】
前記配線の断面形状が、周囲に微細な凹凸を有する断面形状、あるいは隣り合う配線とくし型にかみ合うような凹凸又は突起を周囲に形成した断面形状である、請求項１又は２記載のキャパシタ。
【請求項５】
前記配線の前記キャパシタ誘電体膜と接する部分のアスペクト比が１／４以上である、請求項４記載のキャパシタ。
【請求項６】
前記配線の前記キャパシタ誘電体膜と接する部分の幅が他の部分より広げられている、請求項１から５までのいずれか一つに記載のキャパシタ。
【請求項７】
前記隣り合う配線の一方が半導体装置に接続する電源配線、他方がグラウンド配線である、請求項１〜６までのいずれか一つに記載のキャパシタ。
【請求項８】
前記誘電体膜が前記隣り合う配線の一方のみと接し、前記隣り合う配線の他方に電解質層が接している、請求項１から７までのいずれか一つに記載のキャパシタ。
【請求項９】
前記隣り合う配線の双方にそれぞれ誘電体膜が接し、これらの誘電体膜の間に電解質層が挿入されている、請求項１から７までのいずれか一つに記載のキャパシタ。
【請求項１０】
前記キャパシタ誘電体膜の誘電率が１０より大きい、請求項１から９までのいずれか一つに記載のキャパシタ。
【請求項１１】
請求項１から１０までのいずれか一つに記載のキャパシタの製造方法であって、絶縁材料層の上にキャパシタ誘電体層を形成する工程と、キャパシタ誘電体層を貫通する並行配線を形成する工程を含むキャパシタ製造方法。
【請求項１２】
前記キャパシタ誘電体層を、前記隣り合う配線のうちの一方に被着させて形成し、こうして形成したキャパシタ誘電体に接するようにその後他方の配線を形成する、請求項１１記載のキャパシタ製造方法。
【請求項１３】
前記キャパシタ誘電体層を、スパッタリング、ＣＶＤ、蒸着、電着、陽極酸化又はゾルゲル法により形成する、請求項１２記載のキャパシタ製造方法。
【請求項１４】
請求項１から１０までのいずれか一つに記載のキャパシタを含むパッケージ基板。
【請求項１５】
請求項１から１０までのいずれか一つに記載のキャパシタを含む配線基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、キャパシタに関し、より詳しく言えば、キャパシタ実効面積の増加により容量の増大が可能なキャパシタとその製造方法に関し、このキャパシタは半導体用パッケージや配線基板などに組み込まれ、又は電子部品として単体でも使用できる。
【背景技術】
【０００２】
半導体装置用パッケージや配線基板に作り込んで内蔵されるキャパシタは、例えば特許文献１に記載されている。半導体装置用パッケージ内に電子部品として組み込まれるキャパシタは、例えば特許文献２に記載されている。
【０００３】
特許文献１と２に示されたように、従来のそのようなキャパシタは、誘電体膜を上部電極層と下部電極層とで挟んだ平行平板型である。このような平行平板型キャパシタを図１２に模式的に示す。この図に示したキャパシタは、絶縁材料層２０２の上に順次形成された下部電極２０４、誘電体膜２０６、上部電極２０８により構成される。下部電極２０４と上部電極２０８はそれぞれ、キャパシタを覆う絶縁層２１０を貫通する接続端子２１２と２１４を介して、キャパシタを他の回路部品につなぐための配線２１６、２１８に接続している。配線２１６、２１８の上には、保護膜（絶縁材料膜）２２０が設けられている。
【０００４】
図１２に示したように、平行平板型のキャパシタにおいては、キャパシタを他の回路部品につなぐための接続端子２１２、２１４が下部電極２０４、上部電極２０８からそれぞれ引き出される構造をとっている。このような構造においては、各電極２０４、２０８の端部から接続端子２１２、２１４との接続部までの引き回しがあり、それに応じて抵抗成分及びインダクタンス成分が大きくなるのを避けることができない。また、上部電極２０８と下部電極２０４の形状が非対称であるため、特にＬＳＩを搭載するパッケージ基板に内蔵されたキャパシタのように高周波電源に接続して使用されるような場合には、安定した特性を示すのが困難となる。更に、キャパシタを形成する部分の平面面積（実効面積）に限りがあり、容量の増加に限界がある。
【０００５】
【特許文献１】特開平１１−６８３１９号公報
【特許文献２】特開２００１−２７４０３４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明の目的は、キャパシタ実効面積の増加により容量の増大が可能な、半導体装置用パッケージや配線基板に組み込まれ、あるいは電子部品として単体でも使用できるキャパシタとその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明のキャパシタは、並行する配線と、隣り合う配線の間に位置し且つそれらのおのおのに直接接するキャパシタ誘電体膜とにより形成されることを特徴とする。
【０００８】
本発明のキャパシタについて、「直接接する」とは、キャパシタ誘電体膜が配線のうちのキャパシタ電極に相当する部分に他の部材を介することなく接し、且つ配線が誘電体膜と接する部分の面積が誘電体膜の表面積と同じになっていることを言う。
【０００９】
好ましくは、配線は格子状に配列される。
好ましくは、配線の断面形状は矩形であり、より好ましくは正方形である。配線断面が正方形の場合について言えば、配線のキャパシタ誘電体膜と接する部分のアスペクト比は１／４以上であるのが好ましい。
好ましくは、配線のキャパシタ誘電体膜と接する部分の幅は他の部分より広い。
やはり好ましくは、キャパシタ誘電体膜の誘電率は１０より大きい。
【００１０】
本発明のキャパシタは、絶縁材料層の上にキャパシタ誘電体層を形成する工程と、キャパシタ誘電体層を貫通する並行配線を形成する工程を含む製造方法により製造することができる。
【００１１】
好ましくは、キャパシタ誘電体層を隣り合う配線のうちの一方に被着させて形成し、こうして形成したキャパシタ誘電体層に接するようにその後他方の配線を形成する。キャパシタ誘電体層を形成する方法は、スパッタリング、ＣＶＤ、蒸着、電着、陽極酸化又はゾルゲル法など、任意の方法でよい。
【発明の効果】
【００１２】
本発明によれば、電極における引き回しがなく、インダクタンスの非常に小さなキャパシタの利用が可能になる。更に、配線線路長を短くできることから、低抵抗化を図ることも可能である。インピーダンスは抵抗が小さく、インダクタンスが小さいほど低下するので、本発明によれば、上記の効果より、低インピーダンスのキャパシタを提供することができる。
【００１３】
また、キャパシタの実効面積となる配線断面のアスペクト比を大きくし、配線ピッチを狭めることで、平行平板型の従来のキャパシタよりも大きな容量のキャパシタの提供が可能となる。キャパシタの容量が大きくなるほど、インピーダンスは低下するので、この面からも本発明のキャパシタは低インピーダンス化に有利である。
【発明を実施するための最良の形態】
【００１４】
図１（ａ）に、本発明のキャパシタの縦断面図を示し、図１（ｂ）にその横断面図を示す。これらの図は、半導体素子（図示せず）を実装基板（図示せず）に実装するのに使用される半導体装置用パッケージのビルドアップ基板に内蔵されたキャパシタを示している。
【００１５】
図１（ａ）を参照すると、ビルドアップ基板の絶縁材料層１２の上に、キャパシタ誘電体材料の層１４が位置し、その上を例えばソルダレジスト等の絶縁材料の保護膜１６が覆っている。そしてこれらを、この基板に搭載する例えばＬＳＩ等の半導体素子に接続する電源配線１８ａとグラウンド配線１８ｂが貫通しており、各配線の上部には、搭載する半導体素子に接続するパッド２０が設けられている。キャパシタ誘電体を構成する層１４は、高誘電率材料、例えば誘電率εが１０より大きい誘電材料で形成するのが好ましい。本発明のキャパシタで使用可能な誘電材料の例を挙げると、Ｔａ2Ｏ5、ＢＳＴ、ＳＴＯ、ＢＴＯ等の無機系高誘電率材料や、あるいはエポキシやポリイミド等の樹脂に上記無機系高誘電率材料のフィラーを含有させた樹脂系材料などである。層１４以外の部材の材料としては、通常の半導体装置用パッケージ基板で用いられる材料と同様のものを使用することができる。
【００１６】
図１（ａ）において、隣り合う配線１８ａと１８ｂの間に誘電体材料層１４を挟み込んだ、図中に破線で示した部分２４が、キャパシタを構成している。誘電体材料層１４は、ビルドアップ基板の素子実装面に対して平行な膜として形成されており、この例の場合、配線１８ａと１８ｂはこの膜状の誘電体材料層１４を厚さ方向に貫通しているビアである。このキャパシタは、半導体装置用パッケージの電源系配線（電源配線及びグラウンド配線を含む）とそれらに挟まれた誘電体膜により構成され、電源系の配線そのものをキャパシタの電極として利用している。隣り合う配線間に誘電体膜を配置することによりキャパシタを都合よく形成するために、電源配線１８ａとグラウンド配線１８ｂは、図示のように交互に形成するのが好ましい。
【００１７】
本発明のキャパシタにおいては、図１（ａ）から明らかなように、配線１８ａと１８ｂが誘電体膜１４に直接接しており、キャパシタの２つの電極を構成している。しかも、配線１８ａ、１８ｂと誘電体膜１４は、互いにキャパシタの有効面の全体で接している。このことから、本発明のキャパシタは、従来のキャパシタで問題であった電極の端部から配線への接続端子までの引き回しと無縁である。また、電源配線１８ａとグラウンド配線１８ｂは構造的に対称となるよう形成することができるため、従来のキャパシタでやはり問題であった高周波電流の通電時の不安定要因を解消することができる。
【００１８】
本発明のキャパシタでは、キャパシタの２つの電極を構成する配線間の間隔ｄ（図１（ａ））をより狭くすることで、キャパシタの容量を上げることが可能である。隣り合う配線のピッチＰ（同じく図１（ａ））は、より狭くする方が、電源配線とグラウンド配線のインダクタンスの相殺効果を大きくすることができ、低インダクタンス化に有利である。配線幅Ｗ（同じく図１（ａ））は、広い方が、電極抵抗を小さくするのに有利である。
【００１９】
一方、配線はどのような形状で形成することも可能であるが、誘電体膜を挟んで向かい合う面積が大きくなるほどキャパシタの実効面積を大きくできることから、矩形の断面形状が好ましく、正方形の断面形状が特に好ましい。更に好ましい配線断面形状は、図１０（ａ）に示したような周囲に微細な凹凸を有する断面形状、あるいは図１０（ｂ）に示したような隣り合う配線とくし型にかみ合うような凹凸又は突起を周囲に形成した断面形状である。
【００２０】
配線の配置については、キャパシタ誘電体膜を挟んで隣接する配線が少なくとも２本あればキャパシタを構成できるが、交互の電送線路網による相互インダクタンスの低減、キャパシタ実効面積の増大効果が得られる点で、格子状に配置するのが好ましい。
【００２１】
配線形状が図１（ｂ）に例示したような正方形断面形状のキャパシタについて言えば、キャパシタ部分２４（図１（ａ））の配線のアスペクト比（高さ／断面幅比）を１／４以上とすれば、従来の平行平板型のキャパシタよりも大きな実効面積を得ることが可能である。これを、図２（ａ）と２（ｂ）を参照して説明する。
【００２２】
図２（ａ）に示したのは従来の平行平板型キャパシタであり、これは絶縁材料層３０の上に位置する１辺の幅がＷの正方形の下部電極３２、上部電極３４、それらに挟まれた誘電体膜３６で構成されている。図２（ｂ）には本発明によるキャパシタを示し、このキャパシタは、絶縁材料層４０の上に設けた誘電体膜４４と、それらを貫通する９本の配線４２で構成されており、各配線は１辺の幅がＷの正方形になっている。図２（ａ）のキャパシタの実効面積は、誘電体膜３６が電極３２（又は３４）と接触する面の面積に等しく、Ｗ2で表すことができる。図２（ｂ）の、誘電体で四方を取り囲まれた１本の配線に着目すると、その１辺の長さＷは図２（ａ）の平行平板型キャパシタの１辺の長さと等しく、この配線とそれを取り囲む誘電体膜で形成されるキャパシタの実効面積は、キャパシタ部分の高さをｈとすると、４Ｗｈで表すことができる。図２（ａ）のキャパシタの実効面積Ｗ2より図２（ｂ）のキャパシタの実効面積４Ｗｈが大きくなる条件は、Ｗ2＜４Ｗｈであり、すなわちＷ／ｈ＜４であることが分かる。これから、本発明のキャパシタ部分の配線のアスペクト比（高さ／断面幅比（ｈ／Ｗ）が１／４以上であれば、従来の平行平板型のキャパシタよりも大きな実効面積の得られることが分かる。
【００２３】
この関係を、１辺の幅Ｗの正方形についての実効面積を比較する下記の表１に示す。この表に示したのは、幅Ｗを変数とし、本発明によるキャパシタ部分の高さｈを２０（任意単位）に固定して得た計算結果である。
【００２４】
【表１】
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【００２５】
先に説明したように、本発明のキャパシタの容量を上げるためには、キャパシタの２つの電極を構成する配線間の間隔ｄ（図１（ａ））をより狭くすることが有効である。これを容易に可能にする構造の一例を図３に示す。この図のキャパシタは、単体で、電子部品としてのキャパシタとして使用可能なものであり、そしてこのキャパシタは、図１（ａ）を参照して説明したキャパシタと同様の部材で形成されており、従って各部材は図１（ａ）におけるのと同じ符号で示されている。図１（ａ）のキャパシタとの違いは、図３のキャパシタではキャパシタ部分２４で、配線１８ａ、１８ｂの幅が広がり、それに応じてそれらの間に挟まれた部分の誘電体材料層１４の幅が狭められていることである。こうして、電極を構成する配線間の間隔ｄを狭くしてキャパシタの容量を増大させることができる。より狭くした配線（電極）間に挿入される薄い誘電体膜は、後に説明するように、半導体産業で一般に用いられているパターニング技術、めっき技術等を利用して形成することができ、そしてこの場合には、例えば数μｍ程度まで誘電体膜の膜厚を薄くすることが可能である。
【００２６】
配線１８ａ、１８ｂの幅を広げ、それらの間に挟まれた誘電体材料層１４の幅（厚さ）を狭めたこの態様においても、配線のうちの電極に相当する部分の高さと誘電体材料層の高さが同一であり、配線が誘電体膜と接する部分の面積と誘電体膜の表面積とが同じであることに注目すべきである。
【００２７】
図４に、本発明のキャパシタを内蔵したパッケージ基板を示す。このパッケージ基板では、コア基板５２の両面にビルドアップ層を形成したビルドアップ部分５４の上に高誘電率材料層５６が形成してあり、電源系配線（電源配線とグラウンド配線を含む）５８とシグナル配線５９が高誘電率材料層５６を貫通している。高誘電率材料層５６を貫通している配線部分はビアである。電源系配線５８が高誘電率材料層５６を貫通する部分に、本発明によるキャパシタが形成されている。これらの配線の上端部には、この基板に搭載する半導体素子（例えばＬＳＩ）６８に接続するためのパッド６０とバンプ６１が設けられ、また例えばソルダレジストなどで形成した保護膜６２が設けられている。ビルドアップ部分５４の下には、半導体素子を搭載したパッケージ基板を実装基板（図示せず）に実装するのに使用するバンプ６４と、保護膜６６が設けられている。
【００２８】
本発明のキャパシタは、絶縁材料層の上にキャパシタ誘電体層を形成する工程と、キャパシタ誘電体層を貫通する並行配線を形成する工程を含む製造方法により製造することができる。
【００２９】
例えば、図３で説明した構造のキャパシタは、図５（ａ）〜５（ｆ）を参照して次に説明するように製造することができる。ここで製造を説明するキャパシタは、電子部品としてキャパシタ単体で使用されたり、半導体装置用パッケージ内部に組み込まれるキャパシタであり、シリコン基板上に作製される。なお、図５（ａ）〜５（ｆ）では、キャパシタを構成する配線のうちの３本のみを示している。
【００３０】
図５（ａ）に示したように、シリコン基板７０にブラインドビアを設け、シリコン基板７０のブラインドビア内部を含む表面に熱酸化処理によりＳｉＯ2からなる絶縁層７１を形成する。シリコン基板７０の代わりに樹脂基板等の絶縁基板を使用する場合には、絶縁層７１の形成は不要である。次に、ビアを充填し絶縁層７１の全面を覆うようにめっきやスパッタで形成した配線材料の層をパターニングして、ビアに埋め込まれた部分の幅５０μｍより大きい幅（１００μｍ）の正方形の部分を絶縁層７１より上に有する配線部材７２ａ（高さ２０μｍ）と、絶縁材料層の表面と同じレベルまでの配線部材７２ｂを、それらが交互に配列するように形成する。配線部材の材料としては、例えばＣｕ、Ａｌ、Ｐｔ、Ａｕなどを用いることができる。次に、配線部材７２ａ、７２ｂを形成した基板の全面を覆って、例えばスパッタリング、ＣＶＤ、蒸着法などを利用して誘電体材料を被着して、図５（ｂ）に示したようにキャパシタ誘電体膜７４を形成する。誘電体膜材料としては、例えばＴａ2Ｏ5、ＢＳＴ、ＳＴＯなどを使用することができる。誘電体膜の膜厚は、作製するキャパシタの用途などによりいろいろであるが、一般には１０ｎｍ〜１０μｍ程度とすることができる。
【００３１】
続いて、例えばレーザ加工又はドライエッチングのような方法により、配線部材７２ｂの上の誘電体膜を除去して配線部材７２ｂの上端を露出させてから、側壁に誘電体膜７４を形成した２つの配線部材７２ａの間に配線部材７２ｂの上部を形成する配線材料を、例えば電解めっきにより充填し、そして研磨等による平坦化により配線部材７２ａと７２ｂの上端の高さを揃える（図５（ｃ））。その後、各配線部材の上端を露出する開口７７を備えた保護膜７６を、例えばソルダレジストにより形成し（図５（ｄ））、開口７７に配線材料を充填してその上にパッド７８を形成する（図５（ｅ））。パッド７８は、例えばＮｉ膜とＡｕ膜を順次形成して作製することができる。最後に、図５（ｆ）に示したように、シリコン基板７０を下面から研磨等により薄化して、配線部材７２ａと７２ｂを基板下面に露出させる。
【００３２】
本発明のキャパシタを内蔵した図４のビルドアップパッケージ基板は、次のように製造することができる。まず、図１１（ａ）に示したように、通常のビルドアップ基板の製造工程により、図４の５４で表されたビルドアップ部分までの製作を行う。次に、図１１（ｂ）に示したように、ビルドアップ部分５４の片面に、高誘電率材料層５６を形成する。高誘電率材料層５６の形成には、例えば、Ｔａ2Ｏ5、ＢＳＴ、ＳＴＯ、ＢＴＯ等の高誘電率材料のフィラーがエポキシやポリイミド等の樹脂中に分散された樹脂フィルムを積層する方法を使用することができる。このほかに、スパッタリング、ＣＶＤ、蒸着法や、電着法、陽極酸化法、ゾルゲル法等を利用して、高誘電率材料層５６を形成することもできる。続いて、レーザ加工やドライエッチングにより、高誘電率材料層５６にビア孔５７を形成し（図１１（ｃ））、そして例えば銅の電解めっきにより、ビア孔５７に銅を充填して、ビア５７ａを形成し、次いで、必要に応じて、研磨等により表面を平坦化する（図１１（ｄ））。その後、図１１（ｅ）に示したように、保護膜６２を形成し、例えばニッケルめっきと金めっきによりパッド６０を形成し、そして半田ボール等を用いてバンプ６１を形成する。
【００３３】
図５（ｂ）を参照して説明したキャパシタ誘電体膜の形成は、先に挙げたスパッタリング、ＣＶＤ、蒸着法以外に、電着法、陽極酸化法、ゾルゲル法等、様々な方法を利用して行うことができる。
【００３４】
例えば、電着法を用いる場合は、図５（ａ）の配線部材７２ａ、７２ｂの形成後、図６（ａ）に示したように、基板の全面に形成したシード層８１をパターニングして、２つの配線部材７２ａの間の領域のシード層材料を除去する。次に、図６（ｂ）に示したように、レジストパターン８２を使用してシード層８１の上に選択的にキャパシタ誘電体材料８３を電着する。レジストパターン８２を除去後、図６（ａ）の工程でシード層材料を除去した領域を露出する別のレジストパターン８４（図６（ｃ））を形成し、その露出領域に電解めっきにより配線材料を充填する。次いで、レジストパターン８４を除去してから、図６（ｄ）に示したように研磨等での平坦化により配線部材７２ａと７２ｂの上端の高さを揃える。
【００３５】
陽極酸化法を用いる場合は、図５（ａ）の配線部材７２ａ、７２ｂの形成後、例えばスパッタリング法を利用して、図７（ａ）に示したように基板の全面に、誘電体形成材料（前駆物質）、例えばＴａの、層９１を形成する。次に、図７（ｂ）に示したようにレジストパターン９２を形成し、これをマスクにＴａ層９１を選択陽極酸化して、Ｔａ2Ｏ5の誘電体膜９１’を形成する。レジストパターン９２を除去後、図７（ｃ）に示したように２つの配線部材７２ａに挟まれた領域を露出する別のレジストパターン９４を形成し、その露出領域に電解めっきにより配線材料９６を充填する。次いで、レジストパターン９４を除去してから、研磨等での平坦化により配線部材７２ａと７２ｂの上端の高さを揃える（図７（ｄ））。ここで説明した例では、配線部材７２ｂ中にＴａ層９１が含まれているが、これは途中の工程で除去してもよい。
【００３６】
あるいはまた、キャパシタ誘電体膜の形成は、高誘電率シート材を使用して行うこともできる。この場合には、図５（ａ）の配線部材７２ａ、７２ｂの形成後に、図８（ａ）に示したように、基板の全面に、例えばＢＴＯ、ＳＴＯ等のフィラーを混合したポリイミドやエポキシなどの高誘電率シート材１０１をラミネートする。次いで、例えばレーザ加工又はドライエッチングのような方法を利用して、図８（ｂ）に示したように配線部材７２ｂの上のシート材１０１の一部を除去して開口１０２を形成する。続いて、電解めっきにより、図８（ｃ）に示したように開口１０２に配線材料を充填する。最後に、研磨等での平坦化により配線部材７２ａと７２ｂの上端の高さを揃える（図８（ｄ））。
【００３７】
本発明のキャパシタは、電極を構成する２つの配線の間に、誘電体膜に加えて電解質層を含むこともできる。電解質層を備えたキャパシタ（一般に「電解キャパシタ」として知られる）は、大容量のキャパシタとして用いることができる。本発明の電解キャパシタにおいては、誘電体膜が一方の配線のみに接し、電解質層が他方の配線に接する構造と、あるいは双方の配線にそれぞれ誘電体膜が接し、これらの誘電体膜の間に電解質層が挿入された構造の両方が可能である。前者の場合には、先に定義した「直接接する」の例外として、誘電体膜は一方の配線と電解質層を介して接する。
【００３８】
電解質層を含む態様においては、誘電体膜と電解質層を、例えば次のとおりに形成することができる。図５（ａ）の配線部材７２ａ、７２ｂの形成後に、図９（ａ）に示したように、基板の全面に、誘電体形成材料（前駆物質）、例えばＴａの、層１１１を形成する。次いで、図９（ｂ）に示したようにレジストパターン１１２を形成し、これをマスクにＴａ層１１１を選択陽極酸化して、Ｔａ2Ｏ5誘電体膜１１１’を形成する。レジストパターン１１２を除去後、図９（ｃ）に示したように、例えば高分子電解質などを使って、基板全面に電解質層１１４を形成し、そして配線部材７２ｂの上方の電解質層１１４の一部を除去してＴａ層１１１を露出させる（露出したＴａ層１１１は続いて除去してもよい）。次に、図９（ｄ）に示したように、２つの配線部材７２ａの間の領域を露出するレジストパターン１１６を形成し、先に露出したＴａ層１１１の上に電解めっきにより配線材料を被着する。その後、レジストパターン１１６を除去してから、図９（ｅ）に示したように、平坦化により配線部材７２ａと７２ｂの上端の高さを揃える。ここで説明した誘電体膜と電解質層の形成以外のキャパシタの製造工程は、先に説明した態様におけるものと同様である。また、配線の側壁に残した電解質層１１４の下のＴａ層１１１は、途中の工程で除去することも可能である。
【００３９】
以上説明したように、本発明によれば、図３に示したような電子部品として使用したり、パッケージ用基板に内蔵するキャパシタとしても、また図４に示したようなビルドアップ基板などのパッケージ用基板内に作り込んで内蔵するキャパシタとしても使用可能な、低インダクタンス、低抵抗、低インピーダンスのキャパシタの利用が可能になる。
【図面の簡単な説明】
【００４０】
【図１】本発明のキャパシタを説明する図である。
【図２】本発明のキャパシタにおける配線のアスペクト比と実効面積との関係を説明する図である。
【図３】本発明によるキャパシタの一つの好ましい態様を説明する図である。
【図４】本発明のキャパシタを内蔵したパッケージ基板を示す図である。
【図５】本発明のキャパシタの製造方法を説明する図である。
【図６】本発明のキャパシタにおけるキャパシタ誘電体膜の形成方法の一つを説明する図である。
【図７】本発明のキャパシタにおけるキャパシタ誘電体膜のもう一つの形成方法を説明する図である。
【図８】本発明のキャパシタにおけるキャパシタ誘電体膜の別の形成方法を説明する図である。
【図９】本発明によるキャパシタの電解質層を備えた態様の製造を説明する図である。
【図１０】本発明における配線断面形状の例を示す図である。
【図１１（ａ）】本発明のキャパシタを内蔵したビルドアップパッケージ基板の製造過程において高誘電率材料層を形成する前のビルドアップ部分を示す図である。
【図１１（ｂ）】ビルドアップ部分の片面に高誘電率材料層を形成する工程を説明する図である。
【図１１（ｃ）】高誘電率材料層にビア孔を形成する工程を説明する図である。
【図１１（ｄ）】ビア孔へのめっきの充填によりビアを形成する工程を説明する図である。
【図１１（ｅ）】保護膜、パッド及びバンプの形成を説明する図である。
【図１２】従来の平行平板型キャパシタを説明する図である。
【符号の説明】
【００４１】
１２…絶縁材料層
１４…キャパシタ誘電体材料層
１６…保護膜
１８ａ…電源配線
１８ｂ…グラウンド配線
２０…パッド
２４…キャパシタ部分
３０、４０…絶縁材料層
３２…下部電極
３４…上部電極
３６、４４…誘電体膜
４２…配線
５４…パッケージ基板のビルドアップ部分
５６…高誘電率材料層
５８…電源系配線
７１…絶縁層
７２ａ、７２ｂ…配線部材
７４…キャパシタ誘電体膜
７６…保護膜
１１４…電解質層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１（ａ）】
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【図１１（ｂ）】
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【図１１（ｃ）】
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【図１１（ｄ）】
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【図１１（ｅ）】
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【図１２】
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