(57)【要約】【課題】    複数チップから構成される三次元半導体集積回路装置の、回路構成法。【解決手段】    配線工程を施したウェハーにバンプを生成し、複数の半導体集積回路の検査済み良品ベアチップをフェースダウンで貼り付けることにより所望の機能を実現する三次元半導体集積回路装置で、微細プロセスで製造されたベアチップの入出力回路を単純化し、大規模な静電保護素子を不要にするとともに、そのチップの酸化膜圧を単一化し製造工程を単純にするための、回路構成手法。【選択図】    図３
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【特許請求の範囲】
【請求項１】
複数の半導体チップ群を、異なる基盤チップに対して、それぞれ接続端子を含む面を対向して電気的且つ機械的に接続することにより機能を実現する三次元半導体集積回路装置において、複数の半導体チップ群の少なくとも１つの半導体チップに含まれる入出力信号が、基盤チップを介して他の半導体チップと電気的に接続され、且つ接続された半導体チップに前述の入出力信号を増幅し装置外部の静電気から保護するための回路を有することを特徴とする三次元半導体集積回路装置。
【請求項２】
複数の半導体チップ群を、異なる基盤チップに対して、それぞれ接続端子を含む面を対向して電気的且つ機械的に接続することにより機能を実現する三次元半導体集積回路装置において、複数の半導体チップ群の少なくとも１つの半導体チップに含まれる入出力信号が、基盤チップと電気的に接続され、且つ基盤チップに前述の入出力信号を増幅し装置外部の静電気から保護するための回路を有することを特徴とする三次元半導体集積回路装置。
【請求項３】
請求項１及び請求項２の三次元半導体集積回路装置において、前述した複数の半導体チップ群の少なくとも１つの半導体チップが、装置全体の最大定格電圧より低い耐圧の酸化膜を、単一のゲート酸化膜とするＭＯＳトランジスタにより構成されることを特徴とする三次元半導体集積回路装置。
【請求項４】
請求項１及び請求項２の半導体集積回路装置において、前述した複数の半導体チップ群の少なくとも１つの半導体チップに相補の出力信号を有し、且つその相補の出力信号が電気的に接続されたその他のチップにおいて昇圧され単一の出力信号に変換され、且つ変換された出力信号が増幅され集積回路装置の外部端子と接続されたことを特徴とする三次元半導体集積回路装置。
【請求項５】
複数の半導体チップ群を、異なる基盤チップに対して、それぞれ接続端子を含む面を対向して電気的且つ機械的に接続することにより機能を実現する三次元半導体集積回路装置において、複数の半導体チップ群の少なくとも１つの半導体チップに相補の出力信号を含み、且つ相補の出力信号が基盤チップ或いは基板チップを介して他の半導体チップと電気的に接続され、且つ接続されたチップにおいて昇圧され単一信号として内部回路に接続されることを特徴とする三次元半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】  本発明は、複数の半導体集積回路チップからなる三次元半導体集積回路装置に関し、特に高速・低消費電力・高密度実装を実現した半導体集積回路装置の回路方式に関する。
【背景技術】
【０００２】  従来、半導体集積回路はムーアの法則に従い、高集積化による低コスト化・高速化・低消費電力化・高信頼性化の恩恵を享受してきた。しかし設計ルールが、１８０ナノメーターよりさらに微細になってくると、ＳＯＣ（システム・オン・チップ）と呼ばれるように、チップに集積可能なシステムの規模が非常に大きくなり、更なる高集積化のためには、ＤＲＡＭやフラッシュ等の大規模メモリー回路や、ＲＦ等の高速アナログ回路を同時に集積する必要がでてきた。しかしながら、これらを１チップ化するためにはウェハー製造プロセスが非常に複雑になり、搭載されるロジック・メモリー・アナログ等の各機能に対して製造プロセスの最適化が困難になり、リークの増加・基盤ノイズ等の問題が発生する。さらにメモリーセル・ロジックセル等は微細化に対し恩恵を得るが、インターフェース回路・アナログ回路・高耐圧回路等は微細化する事が難しいため、チップ内に占有面積の不均衡が生ずる。さらに、マスク代を含めた開発費用ならびに開発期間が著しく増大する。これは最終製品の市場におけるライフサイクルの短命化から考えても致命的である。【０００３】  このように考えていくと、特に９０ナノメーター以降のウェハー製造プロセスで、ＳＯＣ化を必要とするシステムは、非常に高い性能を追求するとともに、大量生産が可能であるシステムに限られていく。このような問題を回避するために、複数の複数の半導体集積回路チップあるいは異種のチップを１つのパッケージに収納することで、上記の問題を回避しようとするＳＩＰ（システム・イン・パッケージ）という手法が広まりつつある。この手法により、他社チップとの混載や、光・機械等の異種チップとの混載等の多機能化を進める事も可能となる。【０００４】  例えば、図１や図２に示す構造のように、機能を搭載する複数の半導体集積回路チップ（以降ＡＳＣと略す）群とは別に、配線ベースチップ（以降ＷＢＣと略す）を使用して、複数のＡＳＣ群とＷＢＣを、ＷＢＣのパッド上に設けられたバンプを介して、お互いのパッドの存在する面どうしを接合し、全体で一つの機能を実現する半導体集積回路装置等が考えられている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】本発明が解決しようとしている問題は、図１・図２に示すような構造の複数チップからなる半導体集積回路装置を、高速・高密度・低消費電力で且つ低いコストで実現することである。現在、０．３５ミクロンより微細な製造プロセスでは、まず外部の静電気からチップを守るために、内部で機能を実現するためのＭＯＳトランジスタより、外部でインターフェースをとるためのＭＯＳトランジスタの酸化膜を厚くしている。これにより製造工程が複雑になるばかりか、インターフェース回路の大きさがチップに占める割合が増加して、機能あたりのコストが増大している。またこのような複数のＡＳＣを、ＷＢＣに対してそれぞれ接続端子を含む面を対向して電気的且つ機械的に接続することにより機能を実現する三次元半導体集積回路装置においては、通常の外部接続のためのインターフェースは、駆動能力が高すぎノイズ等の問題を生じる場合がある。
【課題を解決するための手段】
【０００６】  本発明では、複数のＡＳＣをＷＢＣ対して、それぞれ接続端子を含む面を対向して電気的且つ機械的に接続することにより機能を実現する三次元半導体集積回路装置において、微細プロセスで製造されるＡＳＣに含まれる入出力信号が、直接ＷＢＣまたはＷＢＣを介して他のＡＳＣと電気的に接続され、且つ接続されたチップに入出力信号を増幅し装置外部の静電気から保護するための回路を有している。或いは微細プロセスで製造されＡＳＣに含まれる相補の出力信号が、ＷＢＣまたはＷＢＣを介して他のＡＳＣと電気的に接続され、接続されたチップに接続されたチップの電源電圧まで昇圧する回路を有している。
【発明の効果】
【０００７】  本発明の効果として、製造コストの高い微細プロセスで製造されるＡＳＣのインターフェース回路部分を縮小し、且つ単一のゲート酸化膜で製造できるので、対象となるＡＳＣ単体の製造コストを下げることができる。また微細プロセスにおいて開発上問題である静電保護素子の設計・検証がＡＳＣの開発の工程で不要となり、開発期間が短縮される。また、微細プロセスで使用される電源電圧の振幅で、チップ間がインターフェースされるので、電力の消費並びにノイズが少ない。
【発明を実施するための最良の形態】
【０００８】  本発明を実施するための最良の形態は、複数の半導体チップ群を、異なる基盤チップに対して、それぞれ接続端子を含む面を対向して電気的且つ機械的に接続すること場合で、特に１８０ナノメーター以降の微細プロセスを用いた半導体チップを新規に設計して、実装する場合である。
【実施例１】
【０００９】  本発明の実施例１を入力回路・出力回路については図３、双方向回路については図４を用いて説明する。入力回路「１１」・出力回路「１２」を含むＡＳＣ「９」は、能動素子を含むＷＢＣまたはＷＢＣの配線を経由して接続される別のＡＳＣである「１０」に相補の信号で電気的に接続され、レベル変換回路を含む「１３」の入力回路、「１４」の出力回路を経由して、外部へ接続するためのボンディング・パッドに接続される。また、入出力回路「１７」を含むＡＳＣ「１５」は、能動素子を含むＷＢＣまたはＷＢＣの配線を経由して接続される別のＡＳＣである「１６」に相補の信号で電気的に接続され、レベル変換回路を含む「１８」の入出力回路を経由して、外部へ接続するためのボンディング・パッドに接続される。ここで、入力回路「１１」に関しては、良品検査の時には、ＡＳＣ「９」に含まれるパッドを用いて、入力信号を与えることができるとともに不要な貫通電流を遮断できる様に回路を構成している。同様に出力回路「１２」関しては、良品検査の時には、ＡＳＣ「９」に含まれる別のパッドを用いて、出力信号を測定するとこができるとともに不要な貫通電流を遮断できる様に回路を構成している。さらに、双方向回路「１７」関しては、良品検査の時には、ＡＳＣ「１５」に含まれるパッドを用いることにより、入力信号を与え、出力信号を測定するとこが可能にするとともに不要な貫通電流を遮断できる様に回路を構成している。
【実施例２】
【００１０】  本発明の実施例２を通常の入出力の場合については図５、内部バス回路については図６を用いて説明する。図５では、電源電圧の低いのＡＳＣから、それよりも電源電圧の高いチップへの信号の伝播のための回路例である。出力回路を含むＡＳＣ「１９」の内部信号が、能動素子を含むＷＢＣまたはＷＢＣの配線を経由して接続される別のＡＳＣである「２０」に相補信号で接続され、昇圧された後に「２０」の内部信号として伝播されている。その際、それぞれのチップ「１９」と「２０」が単独で試験できるようにそれぞれ内部に検査用のパッドを挿入するとともに、不要な貫通電流を遮断できる様に回路を構成している。図６では、電源電圧の異なるＡＳＣ間でバスを構成した場合の回路例である。比較的高い電源電圧を持つＡＳＣ１「２１」と比較的低い電源電圧を持つＡＳＣ２「２２」・ＡＳＣ３「２３」は、ＷＢＣ「２４」を経由してバスを構成している。ここで、ＡＳＣ３「２３」のトライステート出力信号は、出力の相補信号と制御の相補信号に分離され出力され、ＷＢＣ「２４」に含まれる昇圧回路を経てＡＳＣ１「２１」と同じ振幅まで増幅されトライステート回路を構築しバスを構成する。同様に、それぞれのＡＳＣ「２１」・「２２」・「２３」が単独で試験できるようにそれぞれ内部に検査用のパッドを挿入するとともに、不要な貫通電流を遮断できる様に回路を構成している。
【産業上の利用可能性】
【００１１】  本発明により、複数の半導体集積回路チップを高速・高密度・低消費電力で集積することが可能になるため、携帯電話・ＰＤＡ・スチールカメラ・ディジタルビデオカメラ・腕時計型携帯機器等、小容積化・高性能・少消費電力を志向するシステムの実装に有効である。さらに、高速な内部バスを構成できる事よりグラフィックチップ関連、パーソナルコンピュータ等のシステムの小型化・高性能化に有効である。
【図面の簡単な説明】
【００１２】
【図１】本発明の回路方式を使用する三次元半導体集積回路装置例の断面図である。２層金属配線のＷＢＣ「１」に、「３」・「４」のＡＳＣがバンプ「５」により電気的に接続され、「６」の埋め込み層により物理的に固定されている。
【図２】本発明の回路方式を使用する三次元半導体集積回路装置の、別の例の断面図である。ＭＯＳトランジスタ「８」を含む３層金属配線のＷＢＣ「２」に、「３」・「４」のＡＳＣがバンプ「５」により電気的に接続され、「６」の埋め込み層により物理的に固定されている。
【図３】本発明の実施例１の説明図である。入力回路「１１」・出力回路「１２」を含むＡＳＣ「９」は、能動素子を含むＷＢＣまたはＷＢＣの配線を経由して接続される別のＡＳＣである「１０」に相補の信号で電気的に接続され、レベル変換回路を含む「１３」の入力回路、「１４」の出力回路を経由して、外部へ接続するためのボンディング・パッドに接続される。
【図４】本発明の実施例１の説明図である。入出力回路「１７」を含むＡＳＣ「１５」は、能動素子を含むＷＢＣまたはＷＢＣの配線を経由して接続される別のＡＳＣである「１６」に相補の信号で電気的に接続され、レベル変換回路を含む「１８」の入出力回路を経由して、外部へ接続するためのボンディング・パッドに接続される。
【図５】本発明の実施例２の説明図であり、電源電圧の低いのＡＳＣから、それよりも電源電圧の高いチップへの信号の伝播のための回路例である。出力回路を含むＡＳＣ「１９」の内部信号が、能動素子を含むＷＢＣまたはＷＢＣの配線を経由して接続される別のＡＳＣである「２０」に相補信号で接続され、昇圧された後に「２０」の内部信号として伝播されている。
【図６】本発明の実施例２の説明図であり、電源電圧の異なるＡＳＣ間でバスを構成した場合の回路例である。比較的高い電源電圧を持つＡＳＣ１「２１」と比較的低い電源電圧を持つＡＳＣ２「２２」・ＡＳＣ３「２３」は、ＷＢＣ「２４」を経由してバスを構成している。ここで、ＡＳＣ３「２３」のトライステート出力信号は、出力の相補信号と制御の相補信号に分離され出力され、ＷＢＣ「２４」に含まれる昇圧回路を経てＡＳＣ１「２１」と同じ振幅まで増幅されトライステート回路を構築しバスを構成する。
【符号の説明】
【００１３】  １：ベースとなる配線チップ（ＷＢＣ）。
２：ＭＯＳトランジスタ等の素子を含むベースとなる配線チップ（ＷＢＣ）。
３：配線チップ「１」に、貼り付けられる半導体集積回路チップ（ＡＳＣ）。
４：配線チップ「１」に、貼り付けられる半導体集積回路チップ（ＡＳＣ）。
５：配線チップＷＢＣと半導体集積回路チップＡＳＣを電気的に接続するバンプ。
６：配線チップＷＢＣに半導体集積回路チップＡＳＣを固定するための埋め込み層。
７：ＷＢＣ上の金属配線配線。
８：ＷＢＣに形成されたＭＯＳトランジスタ。
９：ＡＳＣに含まれる回路。
１０：「９」以外のＡＳＣまたはＷＢＣに含まれる回路。
１１：ＡＳＣ「９」に含まれる入力回路。
１２：ＡＳＣ「９」に含まれる出力回路。
１３：「９」以外のＡＳＣまたはＷＢＣ「１０」に含まれる入力回路。
１４：「９」以外のＡＳＣまたはＷＢＣ「１０」に含まれる出力回路。
１５：ＡＳＣに含まれる回路。
１６：「１５」以外のＡＳＣまたはＷＢＣに含まれる回路。
１７：ＡＳＣ「１５」に含まれる入出力回路。
１８：「１５」以外のＡＳＣまたはＷＢＣ「１６」に含まれる入出力回路。
１９：ＡＳＣに含まれる出力回路。
２０：「１９」以外のＡＳＣまたはＷＢＣに含まれる入力回路。
２１：ＡＳＣ１の回路（双方向回路）。
２２：ＡＳＣ２の回路（入力回路）。
２３：ＡＳＣ３の回路（出力回路）。
２４：ＷＢＣの回路（ＡＳＣ１・ＡＳＣ２・ＡＳＣ３とともにバスを構成）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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