(57)【要約】【課題】  半導体装置の導体間を接続するＷプラグの形成において、ホール径の更なる微細化が進んでも、Ｗプラグ内のボイドの発生を抑えて信頼性の向上を図る。【解決手段】  下層導体層１が形成された半導体基板２上に層間絶縁層３を形成し、ホール開口部４を形成後、ホール開口部４に第１の密着層６を形成した後、ホール開口部４の開口端付近の第１の密着層６をエッチングする。次に第２の密着層７をホール開口部４の上半部分に形成した後、ホール開口部４内にブランケットＣＶＤ法にて、Ｗ層９を充填する。第２の密着層７は第１の密着層６に比べ、Ｗ層の成長開始までのインキュベーション時間が長い特性を持つものとすることにより、ホール開口部４内部において、ホール底部分よりもホール開口端部付近でのＷ層の成長程度が遅くなり、Ｗ層の充填時にホール開口端が早期に塞がることによるＷプラグ内のボイドの発生を抑えられる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板表面部分または基板表面上方に下層導体層が形成された半導体基板上に層間絶縁層を形成する工程と、
前記層間絶縁層に前記下層導体層上を開口するホール開口部を形成する工程と、
前記層間絶縁層上と前記ホール開口部内の側壁及び底部に第１の密着層を形成する工程と、
前記ホール開口部の上部部分の前記側壁の前記第１の密着層上に第２の密着層を形成する工程と、
前記第２の密着層を形成後にブランケットＣＶＤ法にてタングステン層を形成することにより前記ホール開口部内に前記タングステン層を充填する工程とを有し、
前記第２の密着層上に形成される前記タングステン層の成長速度が前記第１の密着層上に形成される前記タングステン層の成長速度より遅くなる特性をもつように、または前記第２の密着層上に形成される前記タングステン層の成長開始までのインキュベーション時間が前記第１の密着層上に形成される前記タングステン層の成長開始までのインキュベーション時間より長くなる特性をもつように、前記第１の密着層及び前記第２の密着層を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記ホール開口部内に前記第１の密着層を形成した後、前記第２の密着層を形成する前に、前記ホール開口部内の開口端付近に堆積している前記第１の密着層をドライエッチングにより、前記第２の密着層の堆積膜厚程度を除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１の密着層はＴｉＣｌ4、ＮＨ3ソースを用いた熱ＣＶＤ法により形成されるＴｉＮ膜であり、前記第２の密着層はＴＤＭＡＴの有機ソースを用いたＭＯＣＶＤ法により形成されるＴｉＮ膜であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記第１の密着層を形成後、前記半導体基板を一旦大気に解放せずに連続して前記第２の密着層の形成までを行うことを特徴とする請求項１〜３の何れか１項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、ビアホールやコンタクトホールの接続孔におけるブランケット−タングステンＣＶＤ法における配線形成方法に係わるものである。
【背景技術】
【０００２】
微細なコタクトホールやビアホールを埋め込む技術として、カバレージ性が良く、抵抗の低いブランケット−タングステン（Ｗ）ＣＶＤ法プラグの形成が実用化されている。このブランケット−タングステン（Ｗ）ＣＶＤ法は、図４に示すように層間絶縁層１０１内のビアホール、及びコンタクトホール内にタングステン（Ｗ）層１０２を充填してＷプラグを形成する方法である。
【０００３】
しかし、図４に示すようにホール内部にＷ層１０２が完全に充填される前に、ホール開口端が先に塞がることによってホール内部のＷ層１０２にボイド１０３が形成されてしまうという問題があった。これは、Ｗ層１０２の充填前にホール開口部に形成する密着層１０４のオーバーハング形状による影響、また、層間絶縁層１０１にホール開口部をドライエッチングによって形成する際に生じたホール内部の膨らみによる影響が起因しており、また、ホール開口部分から浸入する成膜反応ガスの供給量がホール開口部分と底部との間で差が生じてしまうため、Ｗ層１０２の成長速度がその供給量に律速し、そのためホール開口部付近が先に塞がってしまい、その結果、ホール内部にボイド１０３が発生するものと考えられる。
【０００４】
このボイド１０３は、ブランケット−Ｗ層形成後にＷ層の不要な部分をＣＭＰ法により研磨・除去してホール内部にのみＷ層１０２を残してプラグを形成した際、プラグ内に発生したボイド１０３が大きいとプラグ表面に露出してしまう。このボイド１０３の露出は、プラグ内部に異物を含みやすく、Ｗプラグ上に新たな膜が成膜されて温度が上昇する場合、接触不良を引き起こすばかりでなく、ボイド１０３内表面に付着した水分が一気に蒸発して発生する膜膨れや、膜はがれ等の原因となっていた。そこでその対応のため、図５に示す製造方法が考えられた（例えば、特許文献１を参照）。
【０００５】
図５（ａ）に示すように、Ｓｉ基板１１１上に形成された層間絶縁層１０５上に第１の密着層（ＴｉＮ膜）１０６を全面に形成した後、その上にフォトレジスト膜１０７を全面に形成した後、フォトレジスト膜１０７に開口１０９を形成して、層間絶縁層１０５へのホール形成用のマスクを形成する。次に、等方性エッチングにより第１の密着層１０６を選択エッチングし、これによって第１の密着層１０６に形成される開口１０８の縁はフォトレジスト膜１０７の開口縁より外方に後退させている。次に、異方性エッチングにより層間絶縁層１０５にホール開口部１１０を形成する。
【０００６】
次に、図５（ｂ）に示すように、フォトレジスト膜１０７を付けたまま、拡散層領域のＳｉ基板１１１とのコンタクトメタルとしてＴｉ膜１１２、及びタングステン（Ｗ）とＳｉ基板１１１との反応を抑えるバリアメタルとしてＴｉＮ膜１１３をスパッタ法により形成する。
【０００７】
次に、図５（ｃ）に示すように、フォトレジスト膜１０７、およびフォトレジスト膜１０７上のＴｉ膜１１２、ＴｉＮ膜１１３を除去する。その後、図示していないが、ブランケット−ＣＶＤ法にてタングステン（Ｗ）層を堆積してホール開口部１１０内に充填した後、不要部分のＷ層および第１の密着層１０６を除去してＷプラグを形成している。
【０００８】
上記の配線形成方法によれば、第１の密着層１０６の開口径が層間絶縁層１０５に形成されたホール開口径よりも外方向に後退しているため、ホール開口端付近にＷ層の成長核となるＴｉＮ膜（第１の密着層１０６）が存在しないために、ホール開口端付近でＷ層の成長が抑えられ、コンタクトホール底部側からホール全体にＷ層が均一に成長し、コンタクトホールの開口端が早期に塞がれてしまうことなく、Ｗ層内のボイドの発生を抑えることができ、また、フォトレジスト膜１０７を付けたまま、バリアメタルとして堆積したＴｉ膜１１２、ＴｉＮ膜１１３を堆積させることで、Ｔｉ膜１１２、ＴｉＮ膜１１３がオーバーハングして形成されるのは、フォトレジスト膜１０７の開口部付近であるため、フォトレジスト膜１０７の除去後、層間絶縁層１０５のホール開口縁付近では、第１の密着層１０６の開口縁が外方に後退しており、Ｗ層成長時の核となるＴｉＮ膜のオーバーハング形状は存在しないため、該オーバーハングによるＷ層内のボイド発生への影響を抑えることができるということである。
【特許文献１】特開平８−１７２０５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、ホール径の微細化がさらに進み、かつ層間絶縁層の膜厚が増えアスペクト比が増加していくと、上記の配線形成技術では、ホール開口縁部分のＴｉＮ膜を除去して開口縁部分（層間絶縁層表面）でのＷ層の成長速度を抑えただけではその効果が生じてこなくなる。ブランケット−ＣＶＤ法でのＷ膜のカバレッジ性では、ホール内部において、アスペクト比が増加するとホール開口端付近の側壁部分と底部におけるカバレッジ性に差が顕著に生じてしまうためである。その結果、ホール開口縁付近のＴｉＮ膜を除去しただけでは、ホール側壁全面にＴｉＮ膜が存在するために、前述するようにホール開口端付近のＷ層の成長がホール底部に比べて早期に進むことで、ホール内にＷ層が充分に充填される前にホール開口端を塞いでしまい、Ｗ層内にはボイドが発生してしまうことになる。
【００１０】
本発明は、ホール径の更なる微細化が進んでも、ホールに充填したＷ層内のボイドの発生を抑えて信頼性の向上を図ることができる半導体装置の製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１１】
本発明の半導体装置の製造方法は、基板表面部分または基板表面上方に下層導体層が形成された半導体基板上に層間絶縁層を形成する工程と、層間絶縁層に下層導体層上を開口するホール開口部を形成する工程と、層間絶縁層上とホール開口部内の側壁及び底部に第１の密着層を形成する工程と、ホール開口部の上部部分の側壁の第１の密着層上に第２の密着層を形成する工程と、第２の密着層を形成後にブランケットＣＶＤ法にてタングステン層を形成することによりホール開口部内にタングステン層を充填する工程とを有し、第２の密着層上に形成されるタングステン層の成長速度が第１の密着層上に形成されるタングステン層の成長速度より遅くなる特性をもつように、または第２の密着層上に形成されるタングステン層の成長開始までのインキュベーション時間が第１の密着層上に形成されるタングステン層の成長開始までのインキュベーション時間より長くなる特性をもつように、第１の密着層及び第２の密着層を形成することを特徴とする。
【００１２】
この製造方法によれば、Ｗ層形成時、ホール開口部内の露出面にはＷ層の成長性の異なる第１及び第２の密着層がホール開口部内の上下に形成されていることによって、ホール開口部上部でのＷ層の成長過程がホール開口部下部よりも遅くなり、ホール開口部の開口端が早期に塞がってしまうことでホール開口部内部のＷ層内にボイドが発生していたことを抑えることができる。
【００１３】
上記の半導体装置の製造方法において、ホール開口部内に第１の密着層を形成した後、第２の密着層を形成する前に、ホール開口部内の開口端付近に堆積している第１の密着層をドライエッチングにより、第２の密着層の堆積膜厚程度を除去することが好ましい。
【００１４】
これにより、第２の密着層形成時のオーバーハングを抑え、Ｗ層形成時のボイドの発生をさらに抑制することができる。
【００１５】
上記の半導体装置の製造方法において、第１の密着層はＴｉＣｌ4、ＮＨ3ソースを用いた熱ＣＶＤ法により形成されるＴｉＮ膜であり、第２の密着層はＴＤＭＡＴの有機ソースを用いたＭＯＣＶＤ法により形成されるＴｉＮ膜であることが好ましい。
【００１６】
これにより、カバレッジ性の優れたＴｉＣｌ4−ＴｉＮ膜に比べ、ＭＯＣＶＤ−ＴｉＮ膜はカバレッジ性が悪いことを利用し、ホール開口部内の上下に第１の密着層と第２の密着層を容易に形成することができ、かつ、ＴｉＣｌ4−ＴｉＮ膜上に対してＭＯＣＶＤ−ＴｉＮ膜上でのＷ膜の成長開始までのインキュベーション時間が長いため、Ｗ層のホール開口部内での成長を選択的に行うことができる。
【００１７】
上記の半導体装置の製造方法において、第１の密着層を形成後、半導体基板を一旦大気に解放せずに連続して第２の密着層の形成までを行うことが好ましい。
【００１８】
これにより、スループットへの影響を抑えることができる。
【発明の効果】
【００１９】
以上のように本発明によれば、ホール開口部にＷ層の成長性の異なる第１及び第２の密着層をホール開口部内上下に形成することによって、ブランケット−タングステンＣＶＤ法におけるＷ核成長形成膜のカバレッジ性を向上させ、Ｗプラグ内のボイドの発生を抑え、その後のＣＭＰにより不要なＷ層等を除去してホール開口部内にのみＷ層を残したときに、Ｗプラグ表面にボイドの開口穴の発生を抑制することができ、信頼性を向上できる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施の形態について、図面を参照しながら説明する。図１は、本発明の実施の形態におけるコンタクトプラグの配線形成工程を示す工程断面図である。
【００２１】
図１（ａ）に示すように、表面の不純物拡散領域からなる下層導体層１が形成された半導体基板２上にＢＰＳＧ等のシリコン酸化膜をプラズマＣＶＤ法により全面成膜した後、ＣＭＰ法によって平坦化を行い層間絶縁層３を膜厚１．５μｍとなるように形成する。続いて、リソグラフィー工程により層間絶縁層３上に、コンタクトホール形成用に開口を有するフォトレジストパターン（図示せず）を形成し、これをマスクとして層間絶縁層３をドライエッチングすることにより、層間絶縁層３の所定の位置に上層配線（図示せず）と下層導体層１とを連通させるためのホール開口部４（ホール開口径：約０．２μｍ）を形成し、上記フォトレジストパターンを除去する。
【００２２】
次に、図１（ｂ）に示すように、ホール開口部４を形成し、上記フォトレジストパターンを除去した後、ホール開口部４内に充填させるＷ層とＳｉとの相互拡散を防止し、かつ下層導体層１とのコンタクト抵抗を得る目的で、アルゴンスパッタによりＴｉ膜５を層間絶縁層３の表面上で膜厚２５ｎｍとなるように条件を設定してホール開口部４内に堆積させる。このとき、スパッタによるターゲット分子の飛来方向の特性と飛来数の確率に影響して、Ｔｉ膜５はホール開口部４側壁には数ｎｍ程度堆積し、またホール開口部４底部においては、そのカバレッジ性の特性よりホール深さが１．５μｍであるため約２〜４ｎｍ程度の堆積となっている。続けて、Ｗ層との密着性を図るための第１の密着層６として、ＴｉＣｌ4とＮＨ3をソースとした熱ＣＶＤ法によりＴｉＮ膜を、Ｔｉ膜５上に１０ｎｍ堆積している。ここで、ＴｉＣｌ4ソースのＴｉＮ膜はカバレッジ性に優れており、実験においても、膜厚１．６μｍの層間絶縁層にホール径が０．２μｍのコンタクトホールに対するＴｉＣｌ4−ＴｉＮのボトムカバレッジ性を確認した結果、ホール開口端部の側壁膜厚に対してホール底部の膜厚は、９５％以上のカバレッジ性を有している。
【００２３】
次に、図１（ｃ）に示すように、Ａｒスパッタにより、ホール開口端のエッヂ部８の第１の密着層６であるＴｉＣｌ4ソースのＴｉＮ膜をエッチバックすることにより、次に堆積される第２の密着層７堆積分の膜厚程度を除去する。
【００２４】
次に、図１（ｄ）に示すように、第２の密着層７として、ＴＤＭＡＴを有機ソースに用いたＭＯＣＶＤ法によりＴｉＮ膜を、第１の密着層６表面上に膜厚が２〜５ｎｍ堆積するように時間を設定して成膜する。この時の成膜条件は、圧力：１．５×１３３Ｐａ（１．５Ｔｏｒｒ）、ヒーター温度：４５０℃、キャリアガス流量：２２５ｓｃｃｍである。このＭＯＣＶＤ法によるＴｉＮ膜はカバレッジ性は前述のＴｉＣｌ4ソースのＴｉＮ膜（第１の密着層６）と比べ良くない。
【００２５】
ここで、図２は、膜厚０．６μｍの層間絶縁層にホール径が０．１５〜０．３５μｍのコンタクトホールに対してＭＯＣＶＤ法によるＴｉＮ膜のボトムカバレッジ性を確認したときのホール径に対する相関関係をプロットしたグラフである。このグラフより明らかなように、ホール径が小さくなるにつれ線形的にボトムカバレッジ性は低下している。これは、開口面積に比例して開口部からホール内部への反応ガスの流量が減少するため、ホール径の差に対して開口端部での成膜膜厚は反応律速にあるために膜厚が一定になるが、ホールの深さ方向に対しては反応律速から供給律速に変化し、開口部からの供給量に比例してホール底部での堆積膜厚が減少するものと考えられる。また同様に、ホール深さが深くなるとカバレッジ性はさらに低下する。これは、ホールの深さが深くなる分、ホール底部への反応ガスの供給量がさらに減少するため、前述のホール径とカバレッジ性との比例的関係と同様、ホール底部での膜厚は減少するものと考えられる。
【００２６】
膜厚１．５μｍの層間絶縁層にホール径が０．２μｍのコンタクトホールにＭＯＣＶＤ法によるＴｉＮ膜を層間絶縁層表面上に７ｎｍ堆積させた実験で、ＴｉＮ膜はホール開口端より１．０〜１．４μｍの深さまでしかホール側壁には堆積しておらず、この結果より、ＭＯＣＶＤ法によるＴｉＮ膜を層間絶縁膜の表面上に２〜５ｎｍ堆積するように時間設定すれば、ホール開口部の深さ方向に対して１／２程度の深さまでのホール側壁部分にのみＴｉＮ膜を堆積させることが可能となり、結果的に、図１（ｄ）に示すように、ホール開口部４の下半分が第１の密着層６、ホール開口部４の上半分が第２の密着層７となる上下に特性の違う密着層を形成することができることになる。
【００２７】
ここで、図１（ｃ）に示すように、第１の密着層６であるＴｉＣｌ4ソースのＴｉＮ膜を堆積した後、Ａｒスパッタによりホール開口端のエッヂ部８のＴｉＮ膜（ＴｉＣｌ4ソース）をエッチバックして３〜５ｎｍの第２の密着層７堆積分の膜厚を除去しているのは、第２の密着層７のＴｉＮ膜（ＭＯＣＶＤ法による）を堆積しても、このエッチバックによってホール開口端が削られているため、第１・第２の密着層（６、７）によるホール開口部４のオーバーハング形状を抑えられ、さらにボイド形成の抑制を図ることができるためである。また、これらの密着層形成装置において、第１の密着層６の形成室から第２の密着層７の形成室までを、半導体製造装置において半導体基板２の搬送室に接続しておけば、第１の密着層６を形成後、半導体基板２を大気に解放することなく連続して第２の密着層７の形成までを処理することができるため、半導体装置の処理時間を大幅に増やすことはなく、信頼性の向上を図りながらスループットへの影響を抑えることができる。
【００２８】
次に、図１（ｅ）に示すように、上記第２の密着層７を形成後、ブランケット−ＣＶＤ法によりタングステン（Ｗ）層９をホール開口部４内に充填させる。このＷ層９の形成において、初めは核成長形成膜を約２０ｎｍ形成する。この際の成膜条件は、アルゴン雰囲気中において、圧力：３０×１３３Ｐａ（３０Ｔｏｒｒ）、ヒーター温度：４５０℃で、反応ガス流量はＷＦ6が４２ｓｃｃｍ、ＳｉＨ4が５ｓｃｃｍ、Ｈ2が５００ｓｃｃｍである。その後、圧力：９０×１３３Ｐａ（９０Ｔｏｒｒ）、ヒーター温度：４５０℃、反応ガス流量はＷＦ6が１２０ｓｃｃｍ、Ｈ2が５００ｓｃｃｍにより約１８０ｎｍ核成長形成膜表面上に堆積してホール開口部分４の残りの空間を充填していく。ここで、膜厚１．５μｍの層間絶縁層にホール径０．２μｍ、密着層にＴｉＣｌ4ソースのＴｉＮ膜を１０ｎｍ堆積したコンタクトホールに対して上述の条件でＷ層を充填した実験において、ＷＦ6＋Ｈ2ガス還元によるＷ層成長は約９０％以上のカバレッジ性を有しているが、ＷＦ6＋ＳｉＨ4ガス還元によるＷ核成長形成膜は、６０〜８０％程度のカバレッジ性である。
【００２９】
その後、図１（ｆ）に示すように、ＣＭＰ法により不要部分のＷ層９、第２の密着層７、第１の密着層６およびＴｉ膜５を除去することにより、ホール開口部４内のみにＷ層９、第２の密着層７、第１の密着層６およびＴｉ膜５を残して、Ｗプラグを形成している。
【００３０】
上述の製造方法によれば、第１の密着層６、第２の密着層７にそれぞれＴｉＣｌ4ソースのＴｉＮ膜、ＭＯＣＶＤ−ＴｉＮ膜を選択すれば、図３のグラフに示すようにＷ層９が堆積し始めるまでのインキュベーション時間に密着層によって差があるため、ＴｉＣｌ4ソースのＴｉＮ膜上にＷ核成長形成膜を２０ｎｍ堆積させようとした場合、ＭＯＣＶＤ−ＴｉＮ膜（プラズマトリートメント有り）上ではＷ核成長形成膜は１５ｎｍしか堆積せず、その差が５ｎｍを生ずる。
【００３１】
その結果、Ｗ層２０ｎｍ堆積させようとしたとき、前述したようにホール開口部４の下方に堆積しているＴｉＣｌ4ソースのＴｉＮ膜の第１の密着層６ではＷ核成長形成膜のカバレッジ性よりホール底部で１２〜１６ｎｍしか堆積しないが、ホール開口部４上方の第２の密着層７であるＭＯＣＶＤ−ＴｉＮ膜上ではＷ核成長形成膜は膜厚１５ｎｍの堆積となり、Ｗ核形成膜のホール開口端に対する底部のカバレッジ性は８０％以上となり、結果的に、ホール開口端から底部までほぼ均一の膜厚でＷ核成長形成膜が堆積することになる。さらに、図３のグラフに示すように、ＭＯＣＶＤ−ＴｉＮ膜のプラズマトリートメント処理を行わなければ、さらにＷ層堆積開始までのインキュベーション時間が増加するため、Ｗ核形成膜のカバレッジ性がほぼ１００％もしくは１００％を超えることになる。従って、Ｗ核成長形成膜のカバレッジ性の悪さによるホール開口端付近と底部付近とのＷ核形成膜の膜厚差分から発生していたボイドの発生を抑制することができる。
【００３２】
以上のように本実施の形態によれば、第２の密着層７は第１の密着層６に比べ、Ｗ層の成長開始までのインキュベーション時間が長い特性をもつことにより、ホール開口部４内部において、ホール下部の第２の密着層７上のＷ層の成長程度よりもホール上部の第１の密着層６上でのＷ層の成長程度が遅く、Ｗ層９の充填時にホール開口端が早期に塞がることによるＷプラグ内のボイドの発生を抑えることができ、信頼性を向上できる。
【００３３】
なお、第１の密着層６と第２の密着層７を、第２の密着層７が第１の密着層６に比べ、Ｗ層の成長速度が遅い関係をもつものとしてもよい。
【００３４】
また、第２の密着層７を、ホール開口部４の開口端から、深さ方向にホール開口部４の深さの１／２程度の深さまで形成したが、それよりも上部部分にのみ形成されてあってもよい。例えば、場合によってはホール開口部４の開口端から、深さ方向にホール開口部４の深さの１／３や、１／４程度の深さまでに形成してもよい。
【００３５】
また、本実施の形態では、Ｗプラグの下部の下層導体層１を、半導体基板２表面に形成された不純物拡散領域としたが、半導体基板上に形成されるポリシリコンや金属等の導体からなる配線や電極であってもよい。
【産業上の利用可能性】
【００３６】
本発明における半導体装置の製造方法は、Ｗプラグ表面にボイドの開口穴の発生を抑制でき、半導体装置の信頼性等の向上に有用である。
【図面の簡単な説明】
【００３７】
【図１】本発明の実施の形態における半導体装置の製造方法を工程順に示す断面図
【図２】本発明の実施の形態におけるＭＯＣＶＤ−ＴｉＮ膜のカバレッジ性確認結果を示す図
【図３】本発明の実施の形態における密着層差によるＷ核形成膜の成膜速度を示す図
【図４】従来のＷプラグにおけるボイド形成時の断面図
【図５】別の従来例による製造方法を工程順に示す断面図
【符号の説明】
【００３８】
１  下層導体層
２  半導体基板
３  層間絶縁層
４  ホール開口部
６  第１の密着層
７  第２の密着層
９  タングステン層
【図１】
2005129831.tif 000003
【図２】
2005129831.tif 000004
【図３】
2005129831.tif 000005
【図４】
2005129831.tif 000006
【図５】
2005129831.tif 000007