(57)【要約】【課題】BIST等の特殊回路を含むLSIにおいて、検査時間を短縮し、製品コストの削減を実現する検査手法を提供する。【解決手段】LSI検査装置は、LSIを格納するトレーを備え、トレーは格納したＬＳＩの端子に接触する電極と、電極に信号を伝達する配線と、配線に信号を供給する端子とを有する。LSI検査方法は、LSI検査装置を用いてLSIの特定検査を、LSIテスターでの検査する前のLSIが待機しているトレー上で実施するステップ７と、LSIテスターでＬＳＩを検査するステップ１２、１３とを含む。LSIテスターでの検査で最初にトレー上で行った特定検査の結果を読み出し、この結果がFAILであった場合、検査終了となり（ステップ１１）、パスであってもトレー上で行った検査については、LSIテスターでは検査せずに済む。  【選択図】図１
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【特許請求の範囲】
【請求項１】
LSIを格納するトレーを備え、前記トレーは格納した前記ＬＳＩの端子に接触する電極と、前記電極に信号を伝達する配線と、前記配線に前記信号を供給する端子とを有することを特徴とするLSI検査装置。
【請求項２】
トレーは、電極と格納されたLSIの端子が接触するようＬＳＩを圧着する構造を有する請求項１記載のLSI検査装置。
【請求項３】
配線と電極の接続を切り替える機構を有する請求項１または請求項２記載のLSI検査装置。
【請求項４】
請求項１、請求項２または請求項３記載のLSI検査装置を用いて検査するLSI検査方法であって、特定モードに設定することにより動作する検査モードおよび回路を持つLSIに対して、モード設定、前記検査モードおよび前記回路の動作に必要となる信号を前記LSIの端子に供給することにより前記LSI検査装置で前記LSIの特定検査を実施することを特徴とするLSI検査方法。
【請求項５】
請求項４記載のLSI検査方法を、LSIテスターでの検査する前のLSIが待機しているトレー上で実施する第１のステップと、前記LSIテスターで前記ＬＳＩを検査する第２のステップとを含むLSI検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、BIST回路、burn-inモード回路などの特殊回路を含むLSI製品のLSI検査装置およびLSI検査方法に関するものである。
【背景技術】
【０００２】
特許文献1にあるようにBIST等の特殊回路を含むLSIの試験はLSIテスターを用いて行う。その試験方法も含め、テストコスト削減、テスト効率化を目的として、LSIに関する数多くの試験方法が考案されている。
【０００３】
従来のBIST回路等の特殊回路を含むLSIの一般的な検査方法を図５の例を用いて説明する。図５中のLSIはBIST機構およびSCANテスト回路を持ったLSIとする。従来のLSI製品の検査方法は図５に示す通り、まず、トレー上でLSIが待機している（ステップ１）。その後、ハンドラーにより、LSIがトレーからLSIテスターに転送される（ステップ２）。LSIがLSIテスターに装着されると（ステップ３）、製品検査（１）としてDC特性テストを実施し（ステップ４）、その後、製品検査（２）としてファンクション特性テスト（ＣＡＮ）を実施し（ステップ５）、つぎに製品検査（３）としてファンクション特性テスト（ＢＩＳＴ）を実施し（ステップ６）、検査は終了する。このファンクション特性テストは図５の例では、SCANテスト、BISTとする。この時の検査時間（テスターの使用時間）は符号１４で示すように、１つのLSI当たりのテスト時間が（１）DC特性テストと、（２）ファンクション特性テスト（SCAN）と、（３）ファンクション特性テスト（BIST）の合計時間である。また、トレーの全LSIの検査時間はトレーの全LSI数をnとすると先述の、１つのLSI当たりの検査時間にnを掛け合せたものである。
【特許文献１】特開2000-11691
【発明の開示】
【発明が解決しようとする課題】
【０００４】
検査時間（テスターの使用時間）は製品コストに直結するものである。検査時間が短ければ、製品コストも少なくて済む。図５の例のような従来の検査方法である場合、LSIはテスターでの検査前にトレー上で待機する時間が発生するが、この時にはLSIに対して何も行われず時間の無駄が発生する。またテスターでの検査時にもFAILが判明するまで、図５中の検査（１）、（２）、（３）を実施するが、これはFAILするLSIに対しても検査時間を費やしていることになり、その分の時間だけ製品コストが増大してしまう。
【０００５】
したがって、この発明の目的は、検査フローにおいて、LSI製品の検査を効率よく行い、LSIテスターの使用時間、つまり検査時間を短縮し、製品コストを低減することができるLSI検査装置および方法を提供することである。
【課題を解決するための手段】
【０００６】
この発明のLSI検査装置は、LSIを格納するトレーを備え、トレーは格納したＬＳＩの端子に接触する電極と、電極に信号を伝達する配線と、配線に信号を供給する端子とを有することを特徴とするものである。
【０００７】
上記構成において、トレーは、電極と格納されたLSIの端子が接触するようＬＳＩを圧着する構造を有するものである。
【０００８】
上記構成において、配線と電極の接続を切り替える機構を有する。
【０００９】
この発明のLSI検査方法は、上記構成のLSI検査装置を用いて検査するLSI検査方法であって、特定モードに設定することにより動作する検査モードおよび回路を持つLSIに対して、モード設定、検査モードおよび回路の動作に必要となる信号をLSIの端子に供給することによりLSI検査装置でLSIの特定検査を実施することを特徴とするものである。
【００１０】
この発明の別のLSI検査方法は、上記構成のLSI検査方法を、LSIテスターでの検査する前のLSIが待機しているトレー上で実施する第１のステップと、LSIテスターでＬＳＩを検査する第２のステップとを含むものである。
【発明の効果】
【００１１】
本発明のＬＳＩ検査装置によれば、トレーにより、LSIの端子に信号を印加することができるので、特定モードに設定することにより動作する検査モードや、回路を持つLSIに対して、モード設定、検査モードや回路の動作に必要となる信号をLSIの端子に供給することにより、LSI検査装置でLSIの特定検査を実施することができる。
【００１２】
したがって、ＬＳＩ検査装置を用いてLSIの特定検査を行う際、LSIテスターでの検査前のLSIが待機しているトレー上で実施することにより、LSIテスターで実施するLSIの検査項目を省略することができ、トレー上の待機中の時間を活用して検査の一部を行い、またトレー上での検査でFAILしたものについては、テスターでの検査時間をほぼ0(s)にできる。
【００１３】
これにより、BIST等の特殊回路を有するLSIにおいて、LSIテスターで行うLSIの検査項目、検査時間を削減することを実現できる。それによりLSIの製品コストを削減できる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の一実施の形態について、図１から図４を用いて説明する。
【００１５】
図２は、LSIテスターによるLSIの検査前にLSIの検査項目であるBISTを実施するための機構を設けたLSI検査装置の例である。
【００１６】
このLSI検査装置は、LSI２３のBIST回路動作に必要な設定端子２４に対して、任意の電位や信号の供給が可能であるようにトレー１６上の電極２２が接する構造である。トレー１６の１枚ごとに電位、信号を供給するための数本の配線２１が施してある。それらの配線２１に供給される信号はトレー１６のLSI格納部分に設けられた電極２２に伝達され、この電極２２とLSI２３の端子２０が接触することによって、トレー１６に格納してあるそれぞれのLSI２３の特定端子２４に対して任意の信号供給を実現する。
【００１７】
LSI検査装置は、BIST回路を動作させるために必要な特定端子２４の位置が変わっても特定端子２４の各々に必要な信号を供給できるような切り替えスイッチ２７を有する。スイッチ２７は各々の信号入力配線２８が任意の各配線２１に接続できるような構造であり、トレー１６上の電極２２への任意の信号供給を実現する。
【００１８】
また、図４に示すトレー構造は、本発明を実現するためにBIST回路の動作に必要な設定端子２０とそれに接するべきトレー１６上の電極２２とのコンタクトを保つための圧着機構を持った構造例である。この図４のトレー１６は、それぞれのLSI２３が格納されるトレー１６の枠ごとに、トレー１６を重ねた時に上部からLSI２３を圧着するための部分球状の凸部２５を持っている。そして、それら複数のトレー１６を重ねたときに全てのLSI２３に対して圧着できるよう、重ねたトレーの両側の部分を留め金等の留め具２６で固定するものである。
【００１９】
本発明は、上記で述べた構造を持ったトレー１６を用いる検査方法が特徴であるが、その例を図１の検査方法を用いて説明する。図１の例におけるLSI２３は特定のモード設定により動作するBIST回路とSCAN回路を持ったLSIとする。
【００２０】
図1中の製品検査（１）のDC特性テストとは、LSI２３の入力端子、出力端子や電源端子に対して、リーク電流や動作電流、出力電圧等を測定する静的な検査である。
【００２１】
図１中の製品検査（２）のファンクション特性テストとは、LSIの内部回路が正しく動作、機能するかどうかを保障する動的な検査であり、SCANテストは、LSI内部の組み合わせ回路中のレジスタ（フリップフロップ）を、特定のSCANテストモードに入れることによって、任意の状態にセットしたり、値を読み出すことを可能にし、それらの組み合わせ回路中のレジスタやノードの故障を診断するテストであり、テストパターン（シミュレーション結果から生成する）との期待値の比較を行うものである。
【００２２】
また、BISTは、特定のBISTモードに入れることによって、LSI２３内に設けられた自己診断用テストパターン発生回路によって試験対象の回路に信号を入力し、試験対象の回路からの出力信号をBIST回路内部で期待値比較を行い、LSI外部に良否判定結果を出力するもので、その出力信号をテストパターンによって比較するものである。このテストは、実動作速度においてロジック回路を試験するものである。
【００２３】
図１および図３において、LSI２３がLSIテスターでの検査前にトレー上で待機している時に、トレーの機構を用いて、LSI２３のMODE[n]端子に対して、LSI２３がBIST動作モードに遷移するための組み合わせの信号（特定信号）を供給する。これによりＬＳＩ２３はＢＩＳＴモード動作に遷移する。その後、続けて電源（VDD）端子、GND（VSS）端子、発振（OSC）端子に対して、BIST回路３０が動作する電源電圧、GNDレベルの信号、クロックをそれぞれ供給する。BIST回路動作モード遷移後には、これらの信号が供給されるとBIST回路３０が動作し、試験対象の回路例えばロジック回路３２に対して自己診断試験を実施し、特定のRAM３１のアドレスにBIST判定結果（自己診断試験結果）が格納される動作をする。このようにして、BIST回路動作に必要な信号をトレー２３上に待機しているLSI２３の特定端子２４に供給することによって、トレー１６上での待機中に全LSI２３のBISTの実施が終了する（ステップ７）。
【００２４】
次にハンドラーによってLSI２３はLSIテスターに搬送される（ステップ８）。LSIテスターにLSI２３を装着（ステップ９）後、LSIテスターを用いた検査が始まる。LSIテスターでの検査の初めにトレー１６上で行ったBIST結果をＲＡＭ３１から読み出す（ステップ１０）。BIST結果の読み出しに関しては図５に示す従来のテストフローより増加しているテスト項目であるが、この項目にかかる時間は全体の検査時間に対して０に近似できる程度である。この結果がFAILであった場合、この段階でLSIテスターによる検査は終了となる（ステップ１１）。
【００２５】
また、BIST判定結果がPASSであった場合、製品検査（１）のDC特性テスト（ステップ１２）、製品検査（２）のファンクション特性テスト（SCAN）テストが行われ（ステップ１３）、検査は終了する。この時、従来のテストフローで示したファンクション特性テスト（BIST）（図５のステップ６）に関しては、先述の通り、トレー上での待機中に実施しているので行われない。このときの検査時間（テスターの使用時間）は、符号１５で示すように、１つのLSI当たりでは、トレー１６上で実施のBIST判定結果がPASSである時、（１）DC特性テスト、（２）ファンクション特性テスト（SCAN）の合計時間であり、BIST判定結果がFAILである場合は、ほぼ０である。また、トレー１６の全LSIの検査時間は、トレー１６の全LSIの数をn、トレー１６上で実施のBIST判定結果がFAILであるLSI２３の数をmとすると、(n-m)すなわち、実際にLSIテスターを使用するLSIの数と、〔（１）＋（２）〕すなわち新規検査フローにおけるLSIテスターの検査時間とを掛け合わせたものである。従って、この新規検査フローと従来検査フローとの検査時間の差分、つまり、全LSI数n×（３）ファンクション特性テスト（BIST）の時間と、トレー１６上で実施のBIST判定結果がFAILであるサンプル数m×〔（１）DC特性テストの検査時間＋（２）ファンクション特性テスト（SCAN）の検査時間〕の和の時間だけ、検査時間を短縮できる。
【産業上の利用可能性】
【００２６】
この発明にかかるLSI検査装置および方法は、LSI製品の検査を効率よく行い、LSIテスターの使用時間、つまり検査時間を短縮し、製品コストを低減することができる等の効果を有し、LSI検査装置および方法等として有用である。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施形態における検査フローのフロー図である。
【図２】本発明の一実施形態おけるトレー上でBISTを実施するためのトレー機構を示し、（ａ）はＬＳＩを格納したトレーの斜視図、（ｂ）はその部分拡大図、（ｃ）はその概略部分断面図である。
【図３】ＬＳＩのBIST回路の動作概要を説明する説明図である。
【図４】LSIの端子とトレーの電極とのコンタクトを保つためのトレー圧着機構を示し、（ａ）は複数のトレーの積層状態の斜視図、（ｂ）は凸部の部分拡大図、（ｃ）はＬＳＩを凸部で圧着する途中の断面図、（ｄ）は留め金で複数のトレーを挟持した状態の斜視図である。
【図５】従来の検査フロー図である。
【符号の説明】
【００２８】
１〜６        従来の検査フローのステップ
７〜１３      検査フローのステップ
１６        トレー
２０        端子
２１        配線
２２        電極
２３        ＬＳＩ
２４        端子
２５        凸部
２６        留め金
３０        ＢＩＳＴ回路
３１        ＲＡＭ
３２        ロジック回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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