(57)【要約】【課題】ＧａＡｓ基板に設けられた段差部上に形成された半導体装置、特に、｛１１１｝傾斜面上に形成された、不純物がシリコンからなるｐ型領域を含む半導体装置の提供を目的とする。【解決手段】段差部上に形成された半導体装置が、互いに略平行な２つの｛１００｝平坦面と、｛１００｝平坦面に挟まれた｛１１１｝傾斜面とを備えた表面を有するＧａＡｓ基板と、表面上に設けられたｎ型の第１ＧａＡｓ層と、第１ＧａＡｓ層上に設けられた第２ＧａＡｓ層であって、シリコンを不純物として導入することにより、｛１００｝平坦面上をｎ型ＧａＡｓ領域とし｛１１１｝傾斜面上をｐ型ＧａＡｓ領域とした第２ＧａＡｓ層と、ｐ型ＧａＡｓ領域上に設けられたゲート電極と、ゲート電極を挟むように、ｎ型ＧａＡｓ領域上に設けられたソース電極およびドレイン電極とを含む。【選択図】        図１
2005019509.tif 000002
【特許請求の範囲】
【請求項１】
段差部上に形成された半導体装置であって、
互いに略平行な２つの｛１００｝平坦面と、該｛１００｝平坦面に挟まれた｛１１１｝傾斜面とを備えた表面を有するＧａＡｓ基板と、
該表面上に設けられたｎ型の第１ＧａＡｓ層と、
該第１ＧａＡｓ層上に設けられた第２ＧａＡｓ層であって、シリコンを不純物として導入することにより、該｛１００｝平坦面上をｎ型ＧａＡｓ領域とし、該｛１１１｝傾斜面上をｐ型ＧａＡｓ領域とした該第２ＧａＡｓ層と、
該ｐ型ＧａＡｓ領域上に設けられたゲート電極と、
該ゲート電極を挟むように、該ｎ型ＧａＡｓ領域上に設けられたソース電極およびドレイン電極とを含む接合型電界効果トランジスタを含む半導体装置。
【請求項２】
更に、上記ＧａＡｓ基板上に設けられ、上記第１ＧａＡｓ層と、該第１ＧａＡｓ上に設けられたゲート電極とこれを挟むように設けられたソース電極およびドレイン電極とを有する電界効果トランジスタを含む請求項１に記載の半導体装置。
【請求項３】
段差部上に形成された半導体装置であって、
互いに略平行な２つの｛１００｝平坦面と、該｛１００｝平坦面に挟まれた｛１１１｝傾斜面とを備えた表面を有するＧａＡｓ基板と、
該表面上に設けられたｎ型の第１ＧａＡｓ層と、
該第１ＧａＡｓ層上に設けられた第２ＧａＡｓ層であって、シリコンを不純物として導入することにより該｛１１１｝傾斜面上をｐ型ＧａＡｓ領域とした該第２ＧａＡｓ層と、
該第２ＧａＡｓ層上に設けられたｎ型の第３ＧａＡｓ層と、
該第１ＧａＡｓ層上に設けられたコレクタ電極と、該第２ＧａＡｓ層上に設けられたベース電極と、該第３ＧａＡｓ層上に設けられたエミッタ電極とを含むバイポーラトランジスタを含む半導体装置。
【請求項４】
段差部上に形成された半導体装置であって、
互いに略平行な２つの｛１００｝平坦面と、該｛１００｝平坦面に挟まれた｛１１１｝傾斜面とを備えた表面を有するＧａＡｓ基板と、
該表面上に設けられたｎ型の第１ＧａＡｓ層と、
該第１ＧａＡｓ層上に設けられた第２ＧａＡｓ層であって、シリコンを不純物として導入することにより該｛１１１｝傾斜面上をｐ型ＧａＡｓ領域とした該第２ＧａＡｓ層と、
該第２ＧａＡｓ層上に設けられたｎ型のＡｌＧａＡｓ層と、
該第１ＧａＡｓ層上に設けられたコレクタ電極と、該第２ＧａＡｓ層上に設けられたベース電極と、該ＡｌＧａＡｓ層上に設けられたエミッタ電極とを含むヘテロバイポーラトランジスタを含む半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＧａＡｓ基板に設けられた段差部上に形成された半導体装置に関し、特に、｛１１１｝傾斜面上に形成された、不純物がシリコンからなるｐ型領域を含む半導体装置に関する。
【０００２】
【従来の技術】
ＧａＡｓの接合形電界効果トランジスタ（ＪＦＥＴ）では、ｎ型チャネル層とゲート電極との間にｐ型領域を設け、ｎ型チャネル層とｐ型領域とのｐｎ接合部分に形成される空乏層をゲート電極に印加する電圧により伸縮させる。この結果、ゲート電圧により、ｎ型チャネル層を流れる電流を制御することができる。一般に、このようなｐ型領域は、ｎ型チャネル層の上方に、Ｚｎ等のアクセプタ不純物を熱拡散またはイオン注入して形成される。
【０００３】
また、バイポーラトランジスタ（ＢＴ）やヘテロバイポーラタトランジスタ（ＨＢＴ）においても、ｐ型領域はこのような熱拡散やイオン注入で形成される。
【０００４】
【非特許文献１】
Ｍ．  Ｗａｄａ，  Ｈ．  Ｋａｗａｓａｋｉ，  Ｙ．  Ｈｉｄａ，  Ａ．  Ｏｋｕｂｏｒａ，  ａｎｄ  Ｊ．  Ｋａｓａｈａｒａ，  ”１２  ＧＨｚ  ＧａＡｓ  Ｊ−ＦＥＴ  ２５６／２５８  Ｄｕａｌ−ｍｏｄｕｌｕｓ  Ｐｒｅｓｃａｌｅｒ  ＩＣ”，  ＩＥＥＥ  ＧａＡｓ  ＩＣ  Ｓｙｍｐｏｓｉｕｍ  １９８９，  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ，  ｐｐ．１０９−１１２
【０００５】
【発明が解決しようとする課題】
しかしながら、熱拡散法やイオン注入法を用いてｐ型領域を形成する場合、拡散マスクや注入マスクの形成が必要となり、製造プロセスが煩雑になり、製造コストが増大するという問題があった。
【０００６】
特に、熱拡散法を用いる場合、表面からの拡散深さＬは、以下の式（１）で表される。
【０００７】
Ｌ＝（√Ｄ）・ｔ                                          （１）
但し、Ｄ＝Ｄ０ｅｘｐ（−Ｅｄ／ｋ・Ｔ）
ここで、Ｄ：拡散係数、Ｄ０：拡散定数、Ｅｄ：活性化エネルギー、ｋ：ボルツマン定数、Ｔ：温度、ｔ：時間
【０００８】
式（１）からわかるように、拡散深さＬは温度の指数関数で表されることから、拡散深さＬの制御には、非常に高精度な温度制御が求められる。このため、各ウエハ間やウエハ面内で均一なトランジスタを作製することは非常に難しいという問題もあった。
【０００９】
また、イオン注入法を用いる場合、注入深さや濃度の制御性は良好であるが、一方で、結晶にダメージが導入される。このため、ダメージを回復させるアニール工程が必要であるが、アニール工程における活性化率が安定しないという問題もあった。
【００１０】
本発明は、エピタキシャル成長法を用いてｐ型領域を部分的に形成したＪＦＥＴ等の半導体装置の提供を目的とする。
【００１１】
【課題を解決するための手段】
本発明は、段差部上に形成された半導体装置であって、互いに略平行な２つの｛１００｝平坦面と、該｛１００｝平坦面に挟まれた｛１１１｝傾斜面とを備えた表面を有するＧａＡｓ基板と、該表面上に設けられたｎ型の第１ＧａＡｓ層と、該第１ＧａＡｓ層上に設けられた第２ＧａＡｓ層であって、シリコンを不純物として導入することにより、該｛１００｝平坦面上をｎ型ＧａＡｓ領域とし、該｛１１１｝傾斜面上をｐ型ＧａＡｓ領域とした該第２ＧａＡｓ層と、該ｐ型ＧａＡｓ領域上に設けられたゲート電極と、該ゲート電極を挟むように、該ｎ型ＧａＡｓ領域上に設けられたソース電極およびドレイン電極とを含む接合型電界効果トランジスタを含む半導体装置である。
かかる半導体装置ではｐ型ＧａＡｓ領域を制御性よく形成でき、特性のばらつきの少ない半導体装置を再現性よく提供できる。
【００１２】
【発明の実施の形態】
実施の形態１．
図１は、全体が１００で表される、本実施の形態１にかかる接合形電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  ＦＥＴ：以下、「ＪＦＥＴ」という。）の断面図である。
ＪＦＥＴ１００は、表面が（１００）面である半絶縁性のＧａＡｓ基板１を含む。ＧａＡｓ基板１の表面には段差部１１が形成されており、段差部１１の傾斜面は（１１１）面となっている。
【００１３】
ＧａＡｓ基板１の上には、ｎ型の第１ＧａＡｓ層２が設けられている。更に、第１ＧａＡｓ層２の上には、第２ＧａＡｓ層３が設けられている。第２ＧａＡｓ層３には不純物としてシリコンが添加されており、段差部１１（１１１傾斜面）上の第２ＧａＡｓ層３がｐ型ＧａＡｓ領域３１、（１００）平坦面上の第２ＧａＡｓ層３がｎ型ＧａＡｓ領域３２となっている。
【００１４】
ｐ型ＧａＡｓ領域３１の上には、ゲート電極４が設けられ、ゲート電極４を挟むように、ソース電極５とドレイン電極６がｎ型ＧａＡｓ領域３２上に設けられている。
【００１５】
ＪＦＥＴ１００では、ゲート電極４に電圧を印加することにより、ｐ型ＧａＡｓ領域３１の電位を変化させることができ、ｐ型ＧａＡｓ領域３１とｎ型ＧａＡｓ層２からなるｐｎ接合部分に形成される空乏層が、ｐ型ＧａＡｓ領域３１の電位の変化に伴って伸縮する。これにより、ｎ型ＧａＡｓ層２を流れる電流の量を制御できる。
【００１６】
なお、ＪＦＥＴ１００は、一般には、エンハンスメント型（ノーマリ・オフ型）であるため、ゲート電極４に正電圧を印加することにより電流が流れる。
【００１７】
次に、図２を用いて、ＪＦＥＴ１００の製造方法について簡単に説明する。かかる製造方法は、以下の工程１〜４を含む。
【００１８】
工程１：図２（ａ）に示すように、表面が（１００）面である半絶縁性のＧａＡｓ基板１を準備する。続いて、ＧａＡｓ基板１の表面を部分的に覆うように、レジストマスク２１を形成する。
【００１９】
工程２：図２（ｂ）に示すように、ＧａＡｓ基板１の表面をエッチングする。エッチングには、例えば、酒石酸と過酸化水素水との混合溶液が用いられる。エッチング深さ（表面に垂直な方向の距離）は約２００ｎｍ〜約１０００ｎｍ程度が好ましい。かかるエッチングにより、露出した傾斜面が（１１１）面からなる段差部１１が形成される。
なお、エッチングで形成した段差部１１は順メサ形状となる必要があるため、レジストマスク２１のエッジが延びる方向は、［０−１１］方向であることが必要である。
【００２０】
工程３：図２（ｃ）に示すように、レジストマスク２１を除去した後、分子線エピタキシャル（ＭＢＥ）法を用いて、ＧａＡｓ基板１の表面上にｎ型の第１ＧａＡｓ層２を形成する。ドーパントにはＳ、Ｓｅ、Ｔｅ等のｎ型ドーパントが用いられ、不純物濃度は約１〜５×１０１７ｃｍ−３、膜厚は約１００ｎｍ〜約３００ｎｍであることが好ましい。
【００２１】
続いて、同じくＭＢＥ法を用いて、第１ＧａＡｓ層２の上に第２ＧａＡｓ層３を形成する。ドーパントにはＳｉが用いられる。ここで、ＧａＡｓにＳｉを不純物としてドーピングした場合、Ｓｉは、（１１１）面上のＧａＡｓ層ではｐ型ドーパントとして振舞い、（１００）面上のＧａＡｓ層ではｎ型ドーパントとして振舞う。この結果、第２ＧａＡｓ層３は、段差部１１の上のｐ型ＧａＡｓ領域３１と、平坦面（（１００）面）上のｎ型ＧａＡｓ領域３２からなる。第２ＧａＡｓ層３の不純物濃度は約５×１０１７ｃｍ−３〜約１×１０１９ｃｍ−３、膜厚は約１００ｎｍ〜約２００ｎｍであることが好ましい。
【００２２】
工程４：図２（ｄ）に示すように、ｐ型ＧａＡｓ領域３１の上にゲート電極４、ｎ型ＧａＡｓ領域３２の上にソース電極５、ドレイン電極６をそれぞれ形成する。ゲート電極４は、例えばＡｕＺｎ／Ａｕからなり、ソース電極５、ドレイン電極６は、例えばＡｕＧｅ／Ｎｉ／Ａｕからなる。
以上の工程により、本実施の形態１にかかるＪＦＥＴ１００が完成する。
【００２３】
なお、第２ＧａＡｓ層３の形成には、ＭＢＥ法以外にＭＯＣＶＤ法やＶＰＥ法を用いることもできるが、（１１１）傾斜面上に良好なｐ型ＧａＡｓ領域３１を形成するためには、ＭＢＥ法を用いることが好ましい。
【００２４】
このように、本実施の形態にかかるＪＦＥＴ１００を用いることにより、比較的簡単な製造工程で、所定の膜厚および濃度を有するｐ型ＧａＡｓ領域３１を形成することができる。これにより、安価で、かつ再現性よくＪＦＥＴ１００を提供できる。
【００２５】
実施の形態２．
図３は、全体が２００で表される、本実施の形態２にかかるバイポーラトランジスタの断面図である。図３中、図１と同一符号は、同一又は相当箇所を示す。
バイポーラトランジスタ２００は、表面が（１００）面である半絶縁性のＧａＡｓ基板１を含む。ＧａＡｓ基板１の表面には傾斜面が（１１１）面の段差部１１が形成されている。
【００２６】
ＧａＡｓ基板１の上には、ｎ型の第１ＧａＡｓ層２が設けられている。更に、第１ＧａＡｓ層２の段差部１１（１１１傾斜面）上に、第２ＧａＡｓ層からなるｐ型ＧａＡｓ領域３１が設けられている。また、ｐ型ＧａＡｓ領域３１の上には、ｎ型の第３ＧａＡｓ層７が設けられている。
【００２７】
第１ＧａＡｓ層２の上には、例えばＡｕＧｅ／Ｎｉ／Ａｕからなるコレクタ電極１６が、ｐ型ＧａＡｓ領域３１の上には、例えばＰｔ／Ｔｉ／Ａｕからなるベース電極１４が、また第３ＧａＡｓ層７の上にはＡｕＧｅ／Ｎｉ／Ａｕからなるエミッタ電極１５が、それぞれ設けられている。
【００２８】
次に、図４を用いて、バイポーラトランジスタ２００の製造方法について簡単に説明する。かかる製造方法は、以下の工程１〜４を含む。
【００２９】
工程１：図４（ａ）に示すように、表面が（１００）面である半絶縁性のＧａＡｓ基板１を準備し、レジストマスク２２を形成する。
【００３０】
工程２：図４（ｂ）に示すように、ＧａＡｓ基板１の表面をエッチングして、露出した傾斜面が（１１１）面からなる段差部１１を形成する。エッチング深さ（表面に垂直な方向の距離）は、約２μｍ〜約１０μｍである。レジストマスク２２を除去した後、分子線エピタキシャル（ＭＢＥ）法を用いて、ｎ型の第１ＧａＡｓ層２、ｐ型ＧａＡｓ領域３１とｎ型ＧａＡｓ領域３２とからなる第２ＧａＡｓ層３、およびｎ型の第３ＧａＡｓ層７を順次形成する。
第１ＧａＡｓ層２のドーパントにはＳ、Ｓｅ、Ｔｅ等のｎ型ドーパントが用いられ、不純物濃度は約１〜５×１０１７ｃｍ−３、膜厚は約５００ｎｍ〜約１０００ｎｍであることが好ましい。第２ＧａＡｓ層３のドーパントはＳｉであり、（１１１）傾斜面上ではｐ型、（１００）平坦面上ではｎ型のドーパントとなる。不純物濃度は約１〜１０×１０１８ｃｍ−３、膜厚は約５０ｎｍ〜約２００ｎｍであることが好ましい。また、第３ＧａＡｓ層７のドーパントにはＳ、Ｓｅ、Ｔｅ等のｎ型ドーパントが用いられ、不純物濃度は約５〜１０×１０１７ｃｍ−３、膜厚は約５０ｎｍ〜約２００ｎｍであることが好ましい。
【００３１】
工程３：図４（ｃ）に示すように、第３ＧａＡｓ層７の上にゲート電極１５を形成した後に、ゲート電極１５をエッチングマスクに用いて第３ＧａＡｓ層７をエッチングする。エッチングには、例えばＳＦ６ガスを用いたＲＩＥが用いられる。
【００３２】
工程４：図４（ｄ）に示すように、ｐ型ＧａＡｓ領域３１上のみにレジストマスク（図示せず）を形成して、第２ＧａＡｓ層３のうちのｎ型ＧａＡｓ領域３２をエッチングする。
【００３３】
最後に、例えば蒸着法を用いてベース電極１４、コレクタ電極１６を形成し、バイポーラトランジスタ２００が完成する。
【００３４】
このように、本実施の形態にかかるバイポーラトランジスタ２００を用いることにより、安価で、かつ膜厚等の再現性、制御性の良いバイポーラトランジスタ２００を提供できる。
【００３５】
実施の形態３．
図５は、全体が３００で表される、本実施の形態３にかかるヘテロバイポーラトランジスタ（ＨＢＴ）の断面図である。図５中、図１と同一符号は、同一又は相当箇所を示す。
ヘテロバイポーラトランジスタ３００は、第３ＧａＡｓ層７の代わりにＡｌＧａＡｓ層１７を用いる以外は、上述のバイポーラトランジスタ２００と同じ構造である。ＡｌＧａＡｓ層１７の組成は、ＡｌＸＧａ１−ＸＡｓ（０＜Ｘ≦０．３５）であり、不純物濃度は約５〜１０×１０１７ｃｍ−３、膜厚は約５０ｎｍ〜約２００ｎｍである。また、ｐ型ＧａＡｓ領域３１は、不純物濃度を約５〜１０×１０１８ｃｍ−３、膜厚を約５０ｎｍ〜約２００ｎｍ、第１ＧａＡｓ層２は、不純物濃度を約１〜５×１０１７ｃｍ−３、膜厚を約５００ｎｍ〜約１０００ｎｍとするのが好ましい。
【００３６】
かかるヘテロバイポーラトランジスタ３００を用いることにより、安価で、かつ膜厚等の再現性、制御性の良いヘテロバイポーラトランジスタ２００を提供できる。また、上述のバイポーラトランジスタ２００に比べて電流利得が大きく、高性能化が期待される。
【００３７】
実施の形態４．
図６は、全体が４００で表される、本実施の形態４にかかる、ＪＦＥＴ１００と電界効果トランジスタ（以下、「ＭＥＳＦＥＴ」という。）５０が同一基板に形成された半導体装置の断面図である。図６中、図１と同一符号は、同一又は相当箇所を示す。
【００３８】
半導体装置４００では、ＧａＡｓ基板１上にｎ型の第１ＧａＡｓ層２が形成され、実施の形態１にかかるＪＦＥＴ１００が段差部１１上に設けられている。更に、平坦面（（１００）面）上の第１ＧａＡｓ層２の上に、ゲート電極５１、およびこれを挟むようにソース電極５２、ドレイン電極５３が配置されたＭＥＳＦＥＴが設けられている。
【００３９】
上述のように、一般にＪＦＥＴ１００はエンハンスメント型（ノーマリ・オフ型）であり、一方、一般にＭＥＳＦＥＴ５０は、ディプレッション型（ノーマリ・オン型）である。従って、ＪＦＥＴ１００とＭＥＳＦＥＴ５０を同一基板に設けることにより、相補型（コンプリメンタリ型）の集積回路を容易に形成できる。
【００４０】
実施の形態５．
図７は、全体が５００で表される、本実施の形態５にかかる、バイポーラトランジスタ２００とＭＥＳＦＥＴ５０とが同一基板に形成された半導体装置の断面図である。図７中、図１と同一符号は、同一又は相当箇所を示す。
【００４１】
半導体装置５００では、実施の形態２にかかるバイポーラトランジスタ２００が段差部１１上に設けられ、また、平坦面上にはＭＥＳＦＥＴ５０が設けられている。
【００４２】
このように、高出力用素子に用いられるバイポーラトランジスタ２００と、スイッチング素子に用いられるＭＥＳＦＥＴ５０とを同一基板に設けることにより、このような素子の組み合わせからなる集積回路を容易に得ることができる。一般に、バイポーラトランジスタ２００とＭＥＳＦＥＴ５０は正電源のみで駆動させることができ、集積回路を形成する上でも有利である。
【００４３】
実施の形態６．
図８は、全体が６００で表される、本実施の形態６にかかる、ヘテロバイポーラトランジスタ３００とＭＥＳＦＥＴ５０が、同一基板に形成された半導体装置の断面図である。図８中、図１と同一符号は、同一又は相当箇所を示す。
【００４４】
半導体装置６００では、実施の形態３にかかるヘテロバイポーラトランジスタ３００が段差部１１上に設けられている。また、平坦面上にはＭＥＳＦＥＴ５０が設けられている。
【００４５】
実施の形態５と同様に、高出力用素子に用いられるヘテロバイポーラトランジスタ３００と、スイッチング素子に用いられるＭＥＳＦＥＴ５０とを同一基板１に設けることにより、このような素子の組み合わせからなる集積回路を容易に得ることができる。また、ヘテロバイポーラトランジスタ３００とＭＥＳＦＥＴ５０は正電源のみで駆動させることができ、集積回路を形成する上でも有利である。
【００４６】
実施の形態７．
図９は、全体が７００で表される、本実施の形態７にかかる、バイポーラトランジスタ２００とヘテロバイポーラトランジスタ３００が同一基板に形成された半導体装置の断面図である。図９中、図１と同一符号は、同一又は相当箇所を示す。
【００４７】
半導体装置７００では、半絶縁性のＧａＡｓ基板１の表面に２つの段差部１１、１２が設けられている。段差部１１、１２に露出している傾斜面はともに（１１１）面である。２つの段差部１１、１２は、レジストマスクを用いて、ＧａＡｓ基板１の表面を２度エッチングすることにより得られる。
【００４８】
ＧａＡｓ基板１上にはｎ型の第１ＧａＡｓ層２が形成され、実施の形態２にかかるバイポーラトランジスタ２００が段差部１１上に、実施の形態３にかかるヘテロバイポーラトランジスタ３００が段差部１１上に、それぞれ設けられている。
【００４９】
かかる半導体装置７００は、まず、ヘテロバイポーラトランジスタ３００の形成領域を例えばＳｉＯ２膜で覆った状態で、バイポーラトランジスタ２００を形成し、その後にＳｉＯ２膜を除去してヘテロバイポーラトランジスタ３００を形成する。
【００５０】
このように、異なった種類のトランジスタ２００、３００を同じＧａＡｓ基板１に形成することにより、集積回路の設計の自由度が向上する。また、バイポーラトランジスタ２００とヘテロバイポーラトランジスタ３００は正電源のみで駆動させることができ、集積回路を形成する上でも有利である。
【００５１】
実施の形態８．
図１０は、全体が８００で表される、本実施の形態８にかかる、バイポーラトランジスタ２００、ヘテロバイポーラトランジスタ３００、およびＭＥＳＦＥＴ５０が同一基板に形成された半導体装置の断面図である。図１０中、図１と同一符号は、同一又は相当箇所を示す。
【００５２】
半導体装置８００では、半絶縁性のＧａＡｓ基板１の表面に２つの段差部１１、１２が設けられている。段差部１１、１２に露出している傾斜面はともに（１１１）面である。ＧａＡｓ基板１上にはｎ型の第１ＧａＡｓ層２が形成され、実施の形態２にかかるバイポーラトランジスタ２００が段差部１１上に、実施の形態３にかかるヘテロバイポーラトランジスタ３００が段差部１１上に、それぞれ設けられている。更に、平坦面上にＭＥＳＦＥＴ５０が設けられている。
【００５３】
このように、異なった種類のバイポーラトランジスタ２００、３００や、スイッチング用のＭＥＳＦＥＴ５０を同じＧａＡｓ基板上に形成することにより、集積回路の設計の自由度が向上する。また、これらのトランジスタ５０、２００、３００は正電源のみで駆動させることができ、集積回路を形成する上でも有利である。
【００５４】
実施の形態９．
図１１は、全体が９００で表される、本実施の形態９にかかる、バイポーラトランジスタ２００、ヘテロバイポーラトランジスタ３００、ＪＦＥＴ１００、およびＭＥＳＦＥＴ５０が同一基板に形成された半導体装置の断面図である。図１１中、図１と同一符号は、同一又は相当箇所を示す。
【００５５】
半導体装置９００では、半絶縁性のＧａＡｓ基板１の表面に３つの段差部１１、１２、１３が設けられている。段差部１１、１２、１３に露出している傾斜面はともに（１１１）面である。ＧａＡｓ基板１上には、実施の形態２にかかるバイポーラトランジスタ２００が段差部１１上に、実施の形態３にかかるヘテロバイポーラトランジスタ３００が段差部１１上に、実施の形態１にかかるＪＦＥＴ１００が段差部１３上に、それぞれ設けられている。更に、ＭＥＳＦＥＴ５０が平坦面上に設けられている。
【００５６】
このように、異なった種類のバイポーラトランジスタ２００、３００や、スイッチング用のＪＦＥＴ１００、ＭＥＳＦＥＴ５０を同じＧａＡｓ基板上に形成することにより、集積回路の設計の自由度が向上する。
【００５７】
なお、実施の形態１〜９では、半絶縁性のＧａＡｓ基板１の表面を（１００）面、段差部１１等に露出した傾斜面を（１１１）面として説明したが、これらの面と等価な他の面を用いてもかまわない。
【００５８】
【発明の効果】
以上の説明から明らかなように、傾斜面を用いて半導体装置を形成することにより、膜厚等の制御性の良い半導体装置を安価で再現性良く提供できる。
【図面の簡単な説明】
【図１】実施の形態１にかかる接合形電界効果トランジスタの断面図である。
【図２】実施の形態１にかかる接合形電界効果トランジスタの製造工程の断面図である。
【図３】実施の形態２にかかるバイポーラトランジスタの断面図である。
【図４】実施の形態２にかかるバイポーラトランジスタの製造工程の断面図である。
【図５】実施の形態３にかかるヘテロバイポーラトランジスタの断面図である。
【図６】実施の形態４にかかる半導体装置の断面図である。
【図７】実施の形態５にかかる半導体装置の断面図である。
【図８】実施の形態６にかかる半導体装置の断面図である。
【図９】実施の形態７にかかる半導体装置の断面図である。
【図１０】実施の形態８にかかる半導体装置の断面図である。
【図１１】実施の形態９にかかる半導体装置の断面図である。
【符号の説明】
１  ＧａＡｓ基板、２  第１ＧａＡｓ層、３  第２ＧａＡｓ層、４  ゲート電極、５  ソース電極、６  ドレイン電極、１１  段差部、３１  ｐ型ＧａＡｓ領域、３２  ｎ型ＧａＡｓ領域、１００  接合形電界効果トランジスタ。
【図１】
2005019509.tif 000003
【図２】
2005019509.tif 000004
【図３】
2005019509.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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