(57)【要約】  【課題】  複数列の入出力セルを含み、これらの入出力セルに電源を供給するための電源配線が設けられた半導体集積回路において、入出力セルと内部回路とを接続する引き出し配線を容易に配置できるようにして、配線スペースを削減する。  【解決手段】  この半導体集積回路は、半導体基板１と、半導体基板の少なくとも一辺に沿って長手方向が該一辺に対して平行となるように配置された複数列の入出力セル１２１〜１２３と、それよりも内側に配置された複数の内部回路１３１と、半導体基板上に形成された複数の配線層とを具備し、電源配線１４１ａ〜１４３ｂが形成されている配線層の数が、入出力セル１２１上におけるよりも入出力セル１２２上における方が少なく、信号配線１５１〜１５３が形成されている配線層の数が、入出力セル１２１上におけるよりも入出力セル１２２上における方が多い。【選択図】  図３
2005353683.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の少なくとも一辺に沿って長手方向が前記一辺に対して平行となるように配置され、複数のパッドにそれぞれ電気的に接続された複数列の入出力セルと、
前記複数列の入出力セルよりも半導体基板の内側に配置された複数の内部回路と、
前記半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、電源配線が形成されている配線層の数が、前記半導体基板の前記一辺に近い第１の列の入出力セル上におけるよりも前記半導体基板の前記一辺から遠い第２の列の入出力セル上における方が少なく、いずれかの入出力セルといずれかの内部回路とを接続する信号配線が形成されている配線層の数が、前記第１の列の入出力セル上におけるよりも前記第２の列の入出力セル上における方が多い、前記複数の配線層と、
を具備する半導体集積回路。
【請求項２】
前記複数の配線層の内の所定数の下層の配線層に、前記複数列の入出力セル又は前記複数の内部回路の内部配線が形成されている、請求項１記載の半導体集積回路。
【請求項３】
前記複数の配線層の数が、電源配線が形成されている配線層の数と、いずれかの入出力セルといずれかの内部回路とを接続する信号配線が形成されている配線層の数との和に等しい、請求項１又は２記載の半導体集積回路。
【請求項４】
前記電源配線が、第１の電源電位に接続されたときに、対応する列の入出力セルに第１の電源電位を供給する第１の電源配線と、第２の電源電位に接続されたときに、対応する列の入出力セルに第２の電源電位を供給する第２の電源配線とを含む、請求項１〜３のいずれか１項記載の半導体集積回路。
【請求項５】
前記入出力セルが、外部回路から信号を入力する第１のセルと、外部回路に信号を出力する第２のセルと、外部回路との間で信号を入力及び出力する第３のセルとの内のいずれかを含む、請求項１〜４のいずれか１項記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部回路との間で信号の入力、及び／又は、出力を行うための回路が形成された複数の入出力セル（Ｉ／Ｏセル）が半導体基板（半導体チップ）の周辺部に配置され、これらのＩ／Ｏセルに電源を供給するための電源配線が設けられた半導体集積回路に関する。
【背景技術】
【０００２】
ゲートアレイ等の半導体集積回路においては、基本的な回路の単位構造であるセルを用いて設計が行われ、アレイ状に配置された複数のセルを配線層において接続することにより、所望の機能が実現される。一般的には、外部回路との接続のために用いられる電極であるパッドが半導体チップの最外周に配置され、外部回路とのインタフェース機能を備えるＩ／Ｏセルが、半導体チップの外周部において、パッドよりも内側に配置される。Ｉ／Ｏセルは、パッドに入力される信号を内部セル（内部回路）に伝達し、内部セルから出力される信号をパッドに出力する。
【０００３】
下記の特許文献１には、内部のコアトランジスタ領域を変更せずに、半導体チップ面積の縮小化、多ピン化に対応可能な半導体装置が開示されている。この半導体装置においては、Ｉ／Ｏセルが半導体装置の第１の辺に沿って配列され、Ｉ／Ｏセルの長辺が半導体装置の第１の辺と平行であり、Ｉ／Ｏセルの短辺が、半導体装置の第１の辺と直交する第２の辺と平行である。即ち、Ｉ／Ｏセルの向きが、通常の半導体装置におけるのと９０°異なっており、ピン数が少ない場合には、半導体チップの内側への食い込みが少ないので、半導体チップ面積を縮小化することができ、ピン数が多い場合には、複数列のＩ／Ｏセルを半導体チップの外側から内側へ並べて配置することにより、多ピン化に対応できる。
【０００４】
特許文献１の図２には、半導体チップに配置された６個のパッドと、それらのパッドに接続される６個のＩ／Ｏセルとが示されている。ここで、パッドとＩ／Ｏセルとを接続する引き出し配線は示されているが、Ｉ／Ｏセルと内部セルとを接続する引き出し配線は示されていない。しかしながら、実際には、Ｉ／Ｏセルと内部セルとを接続する引き出し配線を配置する必要がある。ピン数が多い場合には、半導体チップの外側から内側へ並べて配置されるＩ／Ｏセルの列を増やさなければならないので、大きな配線スペースが必要となってしまう。これにより、Ｉ／Ｏセルの長手方向のサイズが実質的に増大し、配置できるパッド数が制限されてしまう。この場合には、配置されるＩ／Ｏセルの数によって、チップサイズが決まることになる。
【特許文献１】特開２００３−３１８２６３号公報（第１〜２頁、図５）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
そこで、本発明は、上記の点に鑑み、半導体基板の少なくとも一辺に沿って長手方向が該一辺に対して平行となるように配置された複数列の入出力セルを含み、これらの入出力セルに電源を供給するための電源配線が設けられた半導体集積回路において、入出力セルと内部回路とを接続する引き出し配線を容易に配置できるようにして、配線スペースを削減することを目的とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明に係る半導体集積回路は、半導体基板と、半導体基板の少なくとも一辺に沿って長手方向が該一辺に対して平行となるように配置され、複数のパッドにそれぞれ電気的に接続された複数列の入出力セルと、複数列の入出力セルよりも半導体基板の内側に配置された複数の内部回路と、半導体基板上に層間絶縁膜を介して繰り返し形成された複数の配線層であって、電源配線が形成されている配線層の数が、半導体基板の一辺に近い第１の列の入出力セル上におけるよりも半導体基板の一辺から遠い第２の列の入出力セル上における方が少なく、いずれかの入出力セルといずれかの内部回路とを接続する信号配線が形成されている配線層の数が、第１の列の入出力セル上におけるよりも第２の列の入出力セル上における方が多い、上記複数の配線層とを具備する。
【０００７】
ここで、複数の配線層の内の所定数の下層の配線層に、複数列の入出力セル又は複数の内部回路の内部配線が形成されるようにしても良い。また、複数の配線層の数が、電源配線が形成されている配線層の数と、いずれかの入出力セルといずれかの内部回路とを接続する信号配線が形成されている配線層の数との和に等しくなるようにしても良い。
【０００８】
さらに、電源配線が、第１の電源電位に接続されたときに、対応する列の入出力セルに第１の電源電位を供給する第１の電源配線と、第２の電源電位に接続されたときに、対応する列の入出力セルに第２の電源電位を供給する第２の電源配線とを含むようにしても良い。また、入出力セルが、外部回路から信号を入力する第１のセルと、外部回路に信号を出力する第２のセルと、外部回路との間で信号を入力及び出力する第３のセルとの内のいずれかを含むようにしても良い。
【発明の効果】
【０００９】
本発明によれば、電源配線が形成される配線層の数を、半導体基板の外側ほど多くし、半導体基板の内側ほど少なくすることにより、入出力セルと内部回路とを接続する信号配線が形成される配線層の数を、半導体基板の内側ほど多くしたので、引き出し配線の配置が容易となり、配線スペースを削減することができる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態について、図面を参照しながら詳しく説明する。なお、同一の構成要素には、同一の参照番号を付して説明を省略する。
図１は、本発明の一実施形態に係る半導体集積回路のレイアウトの概要を示す平面図である。この半導体集積回路においては、半導体基板（半導体チップ）１が、パッド配置領域１１と、Ｉ／Ｏセル配置領域１２と、内部回路配置領域１３とに分けて使用される。
【００１１】
半導体基板１の最外周に設けられたパッド配置領域１１においては、外部回路との接続に用いられる複数のパッド１１１〜１１３が配置される。半導体基板１の周辺部において、パッド配置領域１１よりも内側に設けられたＩ／Ｏセル配置領域１２においては、外部回路から信号を入力したり、外部回路に信号を出力したり、又は、外部回路との間で信号を入力及び出力する複数のＩ／Ｏセルが配置される。複数のＩ／Ｏセルよりも半導体基板１の内側に設けられた内部回路配置領域１３においては、複数の内部回路が配置される。
【００１２】
ゲートアレイの場合には、内部回路配置領域１３において、基本回路を構成する複数の内部セルがアレイ状に配列されて、これらの内部セル同士を配線層において接続することにより、所望の機能を有する半導体集積回路が実現される。以下においては、このようなゲートアレイの場合について説明する。
【００１３】
本実施形態においては、半導体基板１の各辺に沿って、Ｉ／Ｏセルの長手方向が各辺に対して平行となるように、第１〜第３の列のＩ／Ｏセル１２１〜１２３が配置されている。これらのＩ／Ｏセルは、複数のパッド１１１〜１１３にそれぞれ電気的に接続されている。
【００１４】
図２は、本発明の一実施形態に係る半導体集積回路のレイアウトの一部を示す平面図である。本実施形態においては、半導体基板１上に、それぞれ層間絶縁膜を介して、第１層目の配線層（第１配線層）〜第６層目の配線層（第６配線層）が形成される。
【００１５】
図２に示すように、半導体基板１において、パッド１１１〜１１３と、第１〜第３の列のＩ／Ｏセル１２１〜１２３と、内部セル１３１及び１３２とが配列されている。また、各列のＩ／Ｏセル上には、電源電位ＶＤＤに接続されたときに、対応する列の入出力セルに電源電位ＶＤＤを供給する第１の電源配線と、電源電位ＶＳＳに接続されたときに、対応する列の入出力セルに電源電位ＶＳＳを供給する第２の電源配線とが配置されている。
【００１６】
各セルは、半導体基板内に形成された不純物拡散領域と半導体基板上にゲート絶縁膜を介して形成されたゲート電極とによって構成される複数のトランジスタ、及び、これらのトランジスタに接続されたセル内の配線を含んでいる。このようなセルによって、例えば、インバータ、ＮＡＮＤ回路、ＮＯＲ回路等の論理ブロックが実現される。
【００１７】
各パッド１１１〜１１３は、任意の数の配線層を用いて構成される。また、セル内の配線は、第１配線層〜第３配線層に形成される。一方、第１列のＩ／Ｏセル１２１上においては、電源電位ＶＤＤ用の環状電源配線１４１ａ、及び、電源電位ＶＳＳ用の環状電源配線１４１ｂが、第４配線層〜第６配線層に形成されている。また、第２列のＩ／Ｏセル１２２上においては、電源電位ＶＤＤ用の環状電源配線１４２ａ、及び、電源電位ＶＳＳ用の環状電源配線１４２ｂが、第５配線層〜第６配線層に形成されている。さらに、第３の列のＩ／Ｏセル１２３上においては、電源電位ＶＤＤ用の環状電源配線１４３ａ、及び、電源電位ＶＳＳ用の環状電源配線１４３ｂが、第６配線層に形成されている。
【００１８】
これに対し、第１列のＩ／Ｏセル１２１と内部セル１３１又は１３２とを接続する信号配線１５１は、第１配線層〜第３配線層に形成されている。また、第２列のＩ／Ｏセル１２２と内部セル１３１又は１３２とを接続する信号配線１５２は、第１配線層〜第４配線層に形成されている。さらに、第３の列のＩ／Ｏセル１２３と内部セル１３１又は１３２とを接続する信号配線１５３は、第１配線層〜第５配線層に形成されている。なお、信号配線１５１〜１５３の各々は、１本又は複数本の配線パターンを含んでいる。
【００１９】
図３は、図１のIII−III面における断面図である。図３に示すように、半導体基板１上には、ゲート絶縁膜２を介してゲート電極３が形成されている。ゲート絶縁膜２及びゲート電極３の両側の半導体基板１内には、ソース及びドレインとなる２つの不純物拡散領域４及び５が形成されている。
【００２０】
半導体基板１上には、層間絶縁膜１６１を介して、信号配線１５１〜１５３を含む第１配線層が形成されている。第１配線層の配線は、層間絶縁膜１６１に形成されたスルーホールを介して、半導体基板１内に形成された不純物拡散領域、又は、半導体基板１上に形成されたゲート電極に電気的に接続されている。さらに、第１配線層上には、層間絶縁膜１６２を介して、信号配線１５１〜１５３を含む第２配線層が形成されている。第２配線層の配線は、層間絶縁膜１６２に形成されたスルーホールを介して、第１配線層の配線に接続されている。
【００２１】
第２配線層上には、層間絶縁膜１６３を介して、信号配線１５１〜１５３を含む第３配線層が形成されている。第３配線層の配線は、層間絶縁膜１６３に形成されたスルーホールを介して、第２配線層の配線に接続されている。さらに、第３配線層上には、層間絶縁膜１６４を介して、環状電源配線１４１ａ及び１４１ｂと、信号配線１５２〜１５３とを含む第４配線層が形成されている。第４配線層の配線は、層間絶縁膜１６４に形成されたスルーホールを介して、第３配線層の配線に接続されている。
【００２２】
第４配線層上には、層間絶縁膜１６５を介して、環状電源配線１４１ａ〜１４２ａ及び１４１ｂ〜１４２ｂと、信号配線１５３とを含む第５配線層が形成されている。第５配線層の配線は、層間絶縁膜１６５に形成されたスルーホールを介して、第４配線層の配線に接続されている。さらに、第５配線層上には、層間絶縁膜１６６を介して、環状電源配線１４１ａ〜１４３ａ及び１４１ｂ〜１４３ｂを含む第６配線層が形成されている。第６配線層の配線は、層間絶縁膜１６６に形成されたスルーホールを介して、第５配線層の配線に接続されている。
【００２３】
このようにして、電源電位ＶＤＤ及び電源電位ＶＳＳがＩ／Ｏセル１２１〜１２３に供給されると共に、Ｉ／Ｏセル１２１〜１２３と内部セル１３１とが電気的に接続される。図３に示すように、いずれかのＩ／Ｏセルといずれかの内部セルとを接続する信号配線が形成されている配線層の数は、第１列のＩ／Ｏセル上におけるよりも第２列のＩ／Ｏセル上における方を多くし、第２列のＩ／Ｏセル上におけるよりも第３列のＩ／Ｏセル上における方を多くしている。
【００２４】
具体的な例として、１つのＩ／Ｏセルと１つの内部セルとを接続する信号配線が５本の配線パターンを含む場合について考える。再び図２を参照すると、第１列の２つのＩ／Ｏセル１２１と内部セル１３１及び１３２とを接続する信号配線１５１は、第１列のＩ／Ｏセル１２１と第２列のＩ／Ｏセル１２２との境界上において、合計１０本の配線パターンを含んでいる。
【００２５】
また、第１列及び第２列の４つのＩ／Ｏセル１２１及び１２２と内部セル１３１及び１３２とを接続する信号配線１５１及び１５２は、第２列のＩ／Ｏセル１２２と第３列のＩ／Ｏセル１２３との境界上において、合計２０本の配線パターンを含んでいる。さらに、第１列〜第３列の６つのＩ／Ｏセル１２１〜１２３と内部セル１３１及び１３２とを接続する信号配線１５１〜１５３は、第３列のＩ／Ｏセル１２３の内側の境界上において、合計３０本の配線パターンを含んでいる。
【００２６】
従来の半導体集積回路において、環状電源配線のために、第１列〜第３列のＩ／Ｏセル上で第５配線層及び第６配線層を使用する場合には、信号配線の配線パターンを通すために、第１配線層〜第４配線層を使用することができる。その結果、第１列のＩ／Ｏセルと第２列のＩ／Ｏセルとの境界上においては、１０÷４＝２．５、即ち、１つの配線層当り最大３本の配線パターンを通し、第２列のＩ／Ｏセルと第３列のＩ／Ｏセルとの境界上においては、２０÷４＝５、即ち、１つの配線層当り５本の配線パターンを通し、第３列のＩ／Ｏセルの内側の境界上においては、３０÷４＝７．５、即ち、１つの配線層当り最大８本の配線パターンを通す必要がある。
【００２７】
一方、本実施形態においては、環状電源配線のために使用する配線層の数を、半導体基板１の外側ほど多くし、半導体基板１の内側ほど少なくしている。その場合に、第１列のＩ／Ｏセル１２１と第２列のＩ／Ｏセル１２２との境界上においては、配線パターンを通すために第１配線層〜第３配線層を使用することができるので、１０÷３＝３．３、即ち、１つの配線層当りの配線パターンの数は最大４本となる。
【００２８】
また、第２列のＩ／Ｏセル１２２と第３列のＩ／Ｏセル１２３との境界上においては、配線パターンを通すために第１配線層〜第４配線層を使用することができるので、２０÷４＝５、即ち、１つの配線層当りの配線パターンの数は５本となる。さらに、第３列のＩ／Ｏセル１２２の内側の境界上においては、配線パターンを通すために第１配線層〜第５配線層を使用することができるので、３０÷５＝６、即ち、１つの配線層当りの配線パターンの数は６本となる。
【００２９】
このように、半導体基板の内側に行くほど配線パターンの本数は大幅に増加するが、本実施形態によれば、配線パターンを通すために使用することができる配線層の数を増加させることにより、１つの配線層当りの配線パターンの数の上限を、８本から６本に抑えることができる。従って、入出力セルと内部回路とを接続する引き出し配線の配置が容易となり、配線スペースを削減することができる。
【図面の簡単な説明】
【００３０】
【図１】本発明の一実施形態に係る半導体集積回路のレイアウトの概要を示す平面図。
【図２】本発明の一実施形態に係る半導体集積回路のレイアウトの一部を示す平面図。
【図３】図１のIII−III面における断面図。
【符号の説明】
【００３１】
１  半導体基板、  ２  ゲート絶縁膜、  ３  ゲート電極、  ４、５  不純物拡散領域、  １１  パッド配置領域、  １２  Ｉ／Ｏセル配置領域、  １３  内部回路配置領域、  １１１〜１１３  パッド、  １２１〜１２３  Ｉ／Ｏセル、  １３１、１３２  内部セル、  １４１ａ〜１４３ａ  電源電位ＶＤＤ用の環状電源配線、  １４１ｂ〜１４３ｂ  電源電位ＶＳＳ用の環状電源配線、  １５１〜１５３  信号配線、  １６１〜１６６  層間絶縁膜
【図１】
2005353683.tif 000003
【図２】
2005353683.tif 000004
【図３】
2005353683.tif 000005