(57)【要約】【課題】  チタンシリサイド膜のパターンの微細化が進んでもパターン間のショートを抑制する。【解決手段】  シリコン基板１０に、素子分離酸化膜１９及びゲート電極１４を形成する。ゲート電極１４の側壁に側壁材１６を形成し、シリコン基板１０上に、不純物層１８を形成する。素子分離酸化膜１９、ゲート電極１４、側壁材１６及び不純物層１８を覆うようにチタン膜１１を形成し、加熱処理してＣ４９相のチタンシリサイド膜１３を形成する。チタン膜１１の表面のうち、素子分離酸化膜１９及び側壁材１６それぞれと重なる部分に酸化物層２０を形成し、Ｃ４９相のチタンシリサイド膜１３及びチタン膜１１とともに高温で加熱処理することにより、チタンシリサイド膜１３をＣ４９相からＣ５４相に相転移させるとともに、チタン膜１１を、酸化物層２０と反応させて酸化チタン膜２２に変化させる。そして酸化チタン膜２２及び酸化物層２０を除去する。【選択図】      図５
2005129562.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板上に、素子分離酸化膜、及び多結晶シリコンよりなるゲート電極を形成する工程と、
前記ゲート電極の側壁に側壁材を形成する工程と、
前記シリコン基板に不純物層を形成する工程と、
前記素子分離酸化膜、前記ゲート電極、前記側壁材及び前記不純物層を覆うようにチタン膜を形成する工程と、
前記不純物層、前記ゲート電極、及び前記チタン膜を加熱処理することにより、前記不純物層と前記チタン膜とが接している部分、及び前記ゲート電極と前記チタン膜とが接している部分それぞれにＣ４９相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち、前記素子分離酸化膜及び前記側壁材それぞれと重なる部分に酸化物層を形成する工程と、
Ｃ４９相の前記チタンシリサイド膜、前記チタン膜及び前記酸化物層を、前記Ｃ４９相のチタンシリサイド膜を形成する工程より高温で加熱処理することにより、前記チタンシリサイド膜をＣ４９相からＣ５４相に相転移させるとともに、前記チタン膜を、前記酸化物層と反応させて酸化チタン膜に変化させる工程と、
前記酸化チタン膜及び前記酸化物層を除去する工程と
を具備する半導体装置の製造方法。
【請求項２】
シリコン層の表面の一部に絶縁層を形成する工程と、
前記シリコン層の表面、および前記絶縁層の表面にチタン膜を形成する工程と、
前記シリコン層および前記チタン膜を加熱処理することにより、前記シリコン層と前記チタン膜とが接している部分に、Ｃ４９相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち前記絶縁層と重なる部分に、酸化物層を形成する工程と、
前記シリコン層、前記チタン膜、Ｃ４９相の前記チタンシリサイド膜、および前記酸化物層を、前記Ｃ４９相のチタンシリサイド膜を形成する工程よりも高温で加熱処理することにより、前記チタンシリサイド膜をＣ４９相からＣ５４相に相転移させるとともに、前記チタン膜を、前記酸化物層と反応させて酸化チタン膜に変化させる工程と、
前記酸化チタン膜および前記酸化物層を除去する工程と
を具備する半導体装置の製造方法。
【請求項３】
シリコン層の表面の一部に絶縁層を形成する工程と、
前記シリコン層の表面、および前記絶縁層の表面にチタン膜を形成する工程と、
前記シリコン層および前記チタン膜を加熱処理することにより、前記シリコン層と前記チタン膜とが接している部分に、Ｃ４９相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち前記絶縁層と重なる部分に、酸化物層を形成する工程と、
前記シリコン層、前記チタン膜、Ｃ４９相の前記チタンシリサイド膜、および前記酸化物層を、前記Ｃ４９相のチタンシリサイド膜を形成する工程よりも高温で加熱処理することにより、前記チタンシリサイド膜をＣ４９相からＣ５４相に相転移させるとともに、前記チタン膜の少なくとも一部を前記酸化物層と反応させて酸化チタン層に変化させる工程と、
前記酸化チタン層および前記酸化物層を除去し、酸化せずに残留している前記チタン膜を除去する工程と
を具備する半導体装置の製造方法。
【請求項４】
前記酸化物層は酸化シリコン層であり、
前記酸化チタン膜および前記酸化物層を除去する工程において、前記酸化物層および前記酸化チタン膜を、フッ化水素含有物を用いたエッチングにより除去する請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記酸化チタン膜および前記酸化物層を除去する工程において、前記酸化物層の表面に粘着テープを粘着させた後、当該粘着テープを引き剥がすことにより、前記酸化物層および前記酸化チタン膜を前記粘着テープに粘着させて除去する請求項１乃至３のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記酸化物層及び前記酸化チタン膜を除去した後、ＲＣＡ洗浄を行う請求項５に記載の半導体装置の製造方法。
【請求項７】
素子分離酸化膜と、
多結晶シリコンよりなるゲート電極と、
前記ゲート電極の側壁に形成されていて酸化シリコンよりなる側壁材と、
不純物層と、
前記ゲート電極及び前記不純物層それぞれの表面に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記素子分離酸化膜、前記ゲート電極、前記側壁材、及び前記不純物層それぞれを覆うように形成されたチタン膜を、前記ゲート電極及び前記不純物層とともに加熱処理することにより、Ｃ４９相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりＣ５４相に相転移しており、
前記素子分離酸化膜及び前記側壁材の上に残留しているチタン膜は、酸化チタンに変化した後除去されている半導体装置。
【請求項８】
シリコン層と、
前記シリコン層の表面の一部に形成された絶縁層と、
前記シリコン層の表面の別の部分に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記シリコン層及び前記絶縁層それぞれを覆うように形成されたチタン膜を、前記絶縁層とともに加熱処理することによりＣ４９相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりＣ５４相に相転移しており、
前記絶縁層の上に残留しているチタン膜は、酸化チタンに変化した後除去されている半導体装置。
【請求項９】
シリコン層と、
前記シリコン層の表面の一部に形成された絶縁層と、
前記シリコン層の表面の別の部分に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記シリコン層及び前記絶縁層それぞれを覆うように形成されたチタン膜を、前記絶縁層とともに加熱処理することによりＣ４９相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりＣ５４相に相転移しており、
前記絶縁層の上に残留しているチタン膜の少なくとも一部は、酸化チタンに変化した後除去されており、
酸化チタンに変化せずに残留している前記チタン膜も除去されている半導体装置。
【請求項１０】
前記酸化物層は酸化シリコン層であり、前記酸化物層および前記酸化チタン層が、フッ化水素含有物を用いたエッチングにより除去されている請求項７乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記酸化物層および前記酸化チタン層が、前記酸化物層の表面に粘着テープを粘着させた後、当該粘着テープを引き剥がすことにより、前記粘着テープとともに除去されている請求項７乃至９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法および半導体装置に係わり、特に、チタンシリサイド膜のパターンの微細化が進んでもパターン間のショートを抑制することができる半導体装置の製造方法および半導体装置に関する。
【背景技術】
【０００２】
図１６は、チタンシリサイド膜を用いた半導体装置の一例を示す断面図である。この半導体装置は、特開２０００−０８２８１１号公報に開示されており、例えば以下のようにサリサイド（Self-Aligned-Silicide）技術を用いて製造される。
【０００３】
すなわちシリコン基板１０上に複数の素子分離酸化膜１９を形成し、素子分離酸化膜１９の間にゲート酸化膜１２を形成する。ゲート酸化膜１２の上に多結晶シリコンよりなるゲート電極１４を形成した後、ゲート電極１４をマスクとして低濃度不純物層１７をイオン注入により形成する。その後、ゲート電極１４の側壁に側壁材１６を形成し、ゲート電極１４および側壁材１６をマスクとしてソースおよびドレインとなる不純物層１８を形成する。
【０００４】
そして基板全面にチタン膜（図示せず）をスパッタリングにより形成する。そして、加熱処理を行うと、ゲート電極１４および不純物層１８それぞれがチタン膜と反応し、ゲート電極１４および不純物層１８それぞれの表面にチタンシリサイド膜１３が形成される。このとき、チタンシリサイド膜１３は高抵抗の結晶構造（Ｃ４９相）を有する。その後、シリサイド化されていないチタン膜をエッチングにより除去する。そしてチタンシリサイド膜１３を低抵抗の結晶構造（Ｃ５４相）に相転移させるために、チタンシリサイド膜１３を、チタンシリサイド膜１３を形成するときよりも高温で加熱処理する。その後、チタンシリサイド膜１３、素子分離酸化膜１９、および側壁材１６の上に層間絶縁膜８を形成する。そして層間絶縁膜８のチタンシリサイド膜１３と重なる部分にコンタクトホール８ａを形成し、コンタクトホール８ａ上面を通るようにアルミ合金配線９ａ，９ｂを形成する。このときアルミ合金の一部をコンタクトホール中に埋め込み、アルミ合金配線９ａ，９ｂとチタンシリサイド膜１３とを導通させる。
【０００５】
【特許文献１】特開２０００−０８２８１１号公報（第３２段落乃至第３７段落、図１乃至図６）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、チタンシリサイド膜をＣ４９相からＣ５４相に相転移させるとき、チタンシリサイド膜が高温で加熱処理されるため、チタンシリサイド膜の中のシリコンが、側壁材や素子分離酸化膜の表面に残留しているチタン膜まで水平方向に拡散する場合があった。このため、チタンシリサイド膜が、ゲート電極及び不純物層それぞれの表面から、素子分離酸化膜の表面や側壁材の表面など、下地がシリコンでない部分まではみ出す場合があった。この場合、チタンシリサイド膜のパターンの微細化が進むと、パターン間でショートする可能性がある。
本発明は上記のような事情を考慮してなされたものであり、その目的は、チタンシリサイド膜のパターンの微細化が進んでもパターン間のショートを抑制することができる半導体装置の製造方法および半導体装置を提供することにある。
【課題を解決するための手段】
【０００７】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
シリコン基板に、素子分離酸化膜、及び多結晶シリコンよりなるゲート電極を形成する工程と、
前記ゲート電極の側壁に側壁材を形成する工程と、
前記シリコン基板上に、不純物層を形成する工程と、
前記素子分離酸化膜、前記ゲート電極、前記側壁材及び前記不純物層を覆うようにチタン膜を形成する工程と、
前記不純物層、前記ゲート電極、及び前記チタン膜を加熱処理することにより、前記不純物層と前記チタン膜とが接している部分、及び前記ゲート電極と前記チタン膜とが接している部分それぞれにＣ４９相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち、前記素子分離酸化膜及び前記側壁材それぞれと重なる部分に酸化物層を形成する工程と、
Ｃ４９相の前記チタンシリサイド膜、前記チタン膜及び前記酸化物層を、前記Ｃ４９相のチタンシリサイド膜を形成する工程より高温で加熱処理することにより、前記チタンシリサイド膜をＣ４９相からＣ５４相に相転移させるとともに、前記チタン膜を、前記酸化物層と反応させて酸化チタン膜に変化させる工程と、
前記酸化チタン膜及び前記酸化物層を除去する工程と
を具備する。
【０００８】
上記した半導体の製造方法によれば、チタンシリサイド膜を、高抵抗の結晶構造（Ｃ４９相）から低抵抗の結晶構造（Ｃ５４相）に相転移させるとともに、素子分離酸化膜の表面及び側壁材の表面に残留しているチタン膜を酸化チタン膜に変化させる。このため、相転移させるための加熱処理において、チタンシリサイド膜に含まれるシリコンは、残留しているチタン膜の中に拡散しにくい。したがってチタンシリサイド膜はゲート電極及び不純物層の表面からはみ出にくくなり、チタンシリサイド膜の微細化が進んでも、チタンシリサイド膜間のショートを抑制することができる。
【０００９】
本発明に係る半導体装置の他の製造方法は、
シリコン層の表面の一部に絶縁層を形成する工程と、
前記シリコン層の表面、および前記絶縁層の表面にチタン膜を形成する工程と、
前記シリコン層および前記チタン膜を加熱処理することにより、前記シリコン層と前記チタン膜とが接している部分に、Ｃ４９相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち前記絶縁層と重なる部分に、酸化物層を形成する工程と、
前記シリコン層、前記チタン膜、Ｃ４９相の前記チタンシリサイド膜、および前記酸化物層を、前記Ｃ４９相のチタンシリサイド膜を形成する工程よりも高温で加熱処理することにより、前記チタンシリサイド膜をＣ４９相からＣ５４相に相転移させるとともに、前記チタン膜を、前記酸化物層と反応させて酸化チタン膜に変化させる工程と、
前記酸化チタン膜および前記酸化物層を除去する工程と
を具備する。
【００１０】
本発明にかかる半導体装置の他の製造方法は、
シリコン層の表面の一部に絶縁層を形成する工程と、
前記シリコン層の表面、および前記絶縁層の表面にチタン膜を形成する工程と、
前記シリコン層および前記チタン膜を加熱処理することにより、前記シリコン層と前記チタン膜とが接している部分に、Ｃ４９相のチタンシリサイド膜を形成する工程と、
前記チタン膜の表面のうち前記絶縁層と重なる部分に、酸化物層を形成する工程と、
前記シリコン層、前記チタン膜、Ｃ４９相の前記チタンシリサイド膜、および前記酸化物層を、前記Ｃ４９相のチタンシリサイド膜を形成する工程よりも高温で加熱処理することにより、前記チタンシリサイド膜をＣ４９相からＣ５４相に相転移させるとともに、前記チタン膜の少なくとも一部を前記酸化物層と反応させて酸化チタン層に変化させる工程と、
前記酸化チタン層および前記酸化物層を除去する工程と、
酸化せずに残留している前記チタン膜を除去する工程と
を具備する。
【００１１】
上記した半導体装置の他の製造方法によれば、チタンシリサイド膜を、高抵抗の結晶構造（Ｃ４９相）から低抵抗の結晶構造（Ｃ５４相）に相転移させるとともに、絶縁層の表面に残留しているチタン膜を酸化チタン膜２２に変化させる。このため、相転移させるための加熱処理において、チタンシリサイド膜に含まれるシリコンは、残留しているチタン膜の中に拡散しにくい。したがってチタンシリサイド膜は、シリコン層の表面から絶縁層の表面にはみ出にくくなり、チタンシリサイド膜の微細化が進んでも、チタンシリサイド膜間のショートを抑制することができる。
なおシリコン層はひとつでもよいが、複数であってもよい。この場合、複数のシリコン層それぞれの表面にチタンシリサイド膜が形成される。
【００１２】
また、本発明に係る半導体装置の製造方法において、前記酸化物層は酸化シリコン層である場合、前記酸化チタン膜および前記酸化物層を除去する工程において、前記酸化物層および前記酸化チタン膜を、フッ化水素含有物を用いたエッチングにより除去することも可能である。
また、前記酸化チタン膜および前記酸化物層を除去する工程において、前記酸化物層の表面に粘着テープを粘着させた後、当該粘着テープを引き剥がすことにより、前記酸化物層および前記酸化金属層を剥離させて除去することも可能である。この場合、前記酸化物層及び前記酸化チタン膜を除去した後、ＲＣＡ洗浄を行うことも可能である。
【００１３】
本発明に係る半導体装置は、
素子分離酸化膜と、
多結晶シリコンよりなるゲート電極と、
前記ゲート電極の側壁に形成されていて酸化シリコンよりなる側壁材と、
不純物層と、
前記ゲート電極及び前記不純物層それぞれの表面に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記素子分離酸化膜、前記ゲート電極、前記側壁材、及び前記不純物層それぞれを覆うように形成されたチタン膜を、前記ゲート電極及び前記不純物層とともに加熱処理することにより、Ｃ４９相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりＣ５４相に相転移しており、
前記素子分離酸化膜及び前記側壁材の上に残留しているチタン膜は、酸化チタンに変化した後除去されている。
【００１４】
本発明に係る他の半導体装置は、
シリコン層と、
前記シリコン層の表面の一部に形成された絶縁層と、
前記シリコン層の表面の別の部分に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記シリコン層及び前記絶縁層それぞれを覆うように形成されたチタン膜を、前記絶縁層とともに加熱処理することによりＣ４９相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりＣ５４相に相転移しており、
前記絶縁層の上に残留しているチタン膜は、酸化チタンに変化した後除去されている。
【００１５】
本発明に係る他の半導体装置は、シリコン層と、
前記シリコン層の表面の一部に形成された絶縁層と、
前記シリコン層の表面の別の部分に形成されたチタンシリサイド膜と
を備え、
前記チタンシリサイド膜は、前記シリコン層及び前記絶縁層それぞれを覆うように形成されたチタン膜を、前記絶縁層とともに加熱処理することによりＣ４９相のチタンシリサイド膜として形成され、その後この加熱処理より高温で加熱処理されることによりＣ５４相に相転移しており、
前記絶縁層の上に残留しているチタン膜の少なくとも一部は、酸化チタンに変化した後除去されており、
酸化チタンに変化せずに残留している前記チタン膜も除去されている。
【００１６】
本発明に係る半導体装置において、前記酸化物層は酸化シリコン層である場合、前記酸化物層および前記酸化チタン層が、フッ化水素含有物を用いたエッチングにより除去されていることも可能である。
また、前記酸化物層および前記酸化チタン層が、前記酸化物層の表面に粘着テープを粘着させた後、当該粘着テープを引き剥がすことにより、剥離して除去されていることも可能である。
【発明を実施するための形態】
【００１７】
以下、図面を参照して本発明の実施の形態について説明する。 図１乃至図６は、本発明に係る第１の実施の形態であり、図１６に示した構造を有する半導体装置を製造する方法を示す断面図である。
【００１８】
まず、図１に示すように、シリコン基板１０上に素子分離酸化膜１９を形成する。そして素子分離酸化膜１９の間において、シリコン基板１０の表面にゲート酸化膜１２を形成する。素子分離酸化膜としては、ＬＯＣＯＳ、セミリセスＬＯＣＯＳ、シャロートレンチなどの構造を用いることができる。そしてゲート酸化膜１２の上に多結晶シリコンよりなるゲート電極１４を形成し、ゲート電極１４をマスクとして低濃度不純物層１７をイオン注入により形成する。その後、ゲート電極１４の側壁に側壁材１６を形成する。この後、ゲート電極１４及び側壁材１６をマスクとしてシリコン基板１０に不純物層（ソース／ドレイン）１８を形成する。これらの形成方法は公知の手法を用いる。
【００１９】
次に、図２に示すように、ゲート電極１４、側壁材１６、不純物層１８及び素子分離酸化膜１９を含むシリコン基板全面にチタンをスパッタリングしてチタン膜１１を形成する。この際、チタン膜１１の厚さは例えば３０ｎｍ程度である。このチタン膜１１の厚さは、所望するチタンシリサイド膜の厚さをある定数で除すことにより算出できる。本実施の形態では、この定数は２．５程度である。
【００２０】
次に、チタン膜１１、ゲート電極１４および不純物層１８を、５００℃〜７００℃で加熱処理する。加熱時間は、例えば加熱温度が７００℃の場合、３０秒である。この加熱処理によって、ゲート電極１４および不純物層１８中とチタン膜１１中のチタンが反応し、図３に示すように、ゲート電極１４および不純物層１８それぞれの表面に、厚さが７５ｎｍ程度のチタンシリサイド膜１３が形成される。このときチタン膜１１のうち、素子分離酸化膜１９及び側壁材１６それぞれの上に形成された部分はシリサイド化せず、残留する。なおここで形成されるチタンシリサイド膜１３は、高抵抗の結晶構造（Ｃ４９相）を有する。
【００２１】
次に、図４に示すように、残留しているチタン膜１１、及びチタンシリサイド膜１３の表面に、酸化シリコン層２０を形成する。酸化シリコン層２０は例えばＣＶＤ法により形成される。
そして図５に示すように、酸化シリコン層２０をパターニングし、チタン膜１１の表面以外に形成されている酸化シリコン層２０を除去する。酸化シリコン層２０のパターニングは、例えば以下のように行われる。まず酸化シリコン層２０の上にフォトレジスト膜(図示せず)を塗布し、このフォトレジスト膜を露光、現像することにより、酸化シリコン層２０上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして酸化シリコン層２０をエッチングする。
【００２２】
次に、チタン膜１１、チタンシリサイド膜１３、および酸化シリコン層２０を、チタンシリサイド膜１３を形成する工程よりも高温、例えば８００℃で加熱処理する。このときの加熱時間は例えば３０秒である。この加熱処理によって、チタンシリサイド膜１３は、高抵抗の結晶構造（Ｃ４９相）から低抵抗の結晶構造（Ｃ５４相）に相転移する。
【００２３】
この加熱処理において、図６に示すように、素子分離酸化膜１９及び側壁材１６それぞれの上で残留しているチタン膜１１は、酸化シリコン層２０に接しているため、チタンシリサイド膜１３からシリコンが拡散する前に、酸化シリコン層２０に含まれる酸素と反応し、微結晶化した酸化チタン（ＴｉＯｘ）膜２２になる。このためチタンシリサイド膜１３は、相転移のための加熱処理において、ゲート電極１４及び不純物層１８の表面からはみ出にくくなり、微細化が進んでもショートしにくくなる。
【００２４】
次に、図７に示すように、酸化シリコン層２０および酸化チタン膜２２をエッチングにより除去する。エッチングには、例えばフッ化水素を含む溶液を用いる。このとき酸化シリコン層２０が厚いとエッチングの制御が難しくなる。すなわちエッチング時間が短いと酸化シリコン層２０または酸化チタン膜２２が残留してしまい、エッチング時間が長いと素子分離酸化膜１９までエッチングしてしまう。このため、図４に示した工程において、酸化シリコン層２０は薄く形成されるのが好ましい。
【００２５】
また、チタン膜１１の一部が酸化せずに残留している場合においても、エッチングにはフッ化水素を含む溶液が用いられているため、残留しているチタン膜１１も除去される。すなわち本実施形態において、酸化シリコン層２０および酸化チタン膜２２を除去する工程と、残留しているチタン膜１１を除去する工程が同時に行われる。
なおエッチング後にＲＣＡ洗浄を行ってもよい。
【００２６】
次に、容量素子及びＭＯＳトランジスタを含む全面上にシリコン酸化膜などの層間絶縁膜８をＣＶＤ法により堆積する。次いで、層間絶縁膜８の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、層間絶縁膜８上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして層間絶縁膜８をエッチングすることにより、層間絶縁膜８に、ゲート電極１４及び不純物層１８それぞれの上に位置するコンタクトホール８ａ（図１６参照）を形成する。
【００２７】
次いで、コンタクトホール８ａ内及び層間絶縁膜８上にＡｌ合金膜をスパッタリングにより堆積する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、Ａｌ合金膜上にレジストパターンを形成する。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングすることにより、層間絶縁膜８の上に、不純物層１８に接続されたＡｌ合金配線９ａ、及びゲート電極１４に接続されたＡｌ合金配線９ｂが形成される。Ａｌ合金配線としては、基板側よりＴｉ／ＴｉＮ／Ａｌ−Ｃｕ／ＴｉＮを積層した配線を用いてもよい。
【００２８】
このようにして製作された半導体装置は図１６に示すような構造を有する。すなわち、シリコン基板１０の表面には素子分離酸化膜１９が形成されており、この素子分離酸化膜１９の相互間の素子領域には、ソース拡散層である不純物層１８、ゲート電極１４、及びドレイン拡散層である不純物層１８が、この順に形成されている。ゲート電極１４はゲート酸化膜１２の上に形成されており、側面には側壁材１６が形成されている。不純物層１８及びゲート電極１４の表面にはチタンシリサイド膜１３が、外側にはみ出ないように形成されている。素子分離酸化膜１９、側壁材１６及びチタンシリサイド膜１３の上には層間絶縁膜８が形成されている。層間絶縁膜８には、チタンシリサイド膜１３の上に位置するコンタクトホール８ａが形成されている。チタンシリサイド膜１３は、コンタクトホール８ａによって、半導体装置表面に形成されたＡｌ合金配線９ａ，９ｂに接続されている。
【００２９】
上記実施の形態によれば、チタン膜１１をゲート電極１４及び不純物層１８と反応させて高抵抗の結晶構造（Ｃ４９相）を有するチタンシリサイド膜１３を形成した後、チタンシリサイドに変化せずに残留しているチタン膜１１の上に酸化シリコン層２０を形成する。そしてチタンシリサイド膜１３、残留しているチタン膜１１、および酸化シリコン層２０を加熱処理し、チタンシリサイド膜１３を、高抵抗の結晶構造（Ｃ４９相）から低抵抗の結晶構造（Ｃ５４相）に相転移させるとともに、チタン膜１１を酸化チタン膜２２に変化させる。このため、チタンシリサイド膜１３を相転移させるための加熱処理において、チタンシリサイド膜１３に含まれるシリコンは、素子分離酸化膜１９の表面及び側壁材１６の表面に残留しているチタン膜１１の中に拡散しにくい。したがってチタンシリサイド膜１３はゲート電極１４及び不純物層１８の表面からはみ出にくくなり、チタンシリサイド膜１３の微細化が進んでも、チタンシリサイド膜１３間のショートを抑制することができる。
【００３０】
なお、ゲート電極１４、側壁材１６、不純物層１８及び素子分離酸化膜１９を形成した後、かつチタン膜１１を形成する前に、ゲート電極１４及び不純物層１８にイオンを打ち込んでもよい。この処理を行うことにより、ゲート電極１４および不純物層１８の表面にチタンシリサイド膜１３が形成されやすくなる。イオンの打ち込みは例えば以下のように行われる。まずゲート電極１４、側壁材１６、不純物層１８及び素子分離酸化膜１９を覆うように酸化シリコン層をＣＶＤ法により形成する。次にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、酸化シリコン層にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、酸化シリコン層を、ゲート電極１４及び不純物層１８の表面からエッチングして除去する。レジストパターンを除去した後、ゲート電極１４及び不純物層１８にアルゴンイオンを打ち込む。その後、酸化シリコン層をエッチングにより除去する。
【００３１】
次に本発明にかかる第２の実施の形態について、図８を用いて説明する。
第２の実施の形態においては、まず第１の実施の形態において、図１から図６を用いて説明した処理を行うことにより、図６に示した構造を形成する。次に、図８に示すように、粘着テープ１００を酸化シリコン層２０の上に粘着させた後、この粘着テープ１００を引き剥がす。
酸化チタン膜２２と素子分離酸化膜１９の結合力は、酸化チタン膜２２と酸化シリコン層２０との結合力より弱い。このため、粘着テープ１００が引き剥がされる際に、酸化チタン膜２２と素子分離酸化膜１９とが乖離し、酸化シリコン層２０および酸化チタン膜２２は、粘着テープ１００とともに半導体装置の本体から引き剥がされる。そして半導体装置の表面をＲＣＡ洗浄する。
このようにしても、酸化シリコン層２０および酸化チタン膜２２を除去することができる。
【００３２】
次に本発明にかかる第３の実施の形態について、図９乃至図１５を用いて説明する。本実施の形態は、シリコン層の表面において、絶縁層の間隙にチタンシリサイド膜を形成する方法を示す。
まず図９に示すように、シリコン層３０の表面に、絶縁層の一例である酸化シリコン層３１を、以下のように形成する。すなわち酸化シリコン層３１を、例えばＣＶＤ法によってシリコン層３０の表面に形成する。次にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、酸化シリコン層にレジストパターンを形成する。次いで、このレジストパターンをマスクとして、酸化シリコン層の一部をエッチングして除去し、シリコン層３０を露出させる。
なおシリコン層３０はシリコン基板であってもよいし、基板上に形成された単結晶シリコン膜、多結晶シリコン膜、またはアモルファスシリコン膜であってもよい。また、酸化シリコン層３１をＣＶＤ法以外の方法、例えば熱酸化法などにより形成してもよい。
【００３３】
次いで、図１０に示すように、シリコン層３０及び酸化シリコン層３１それぞれの表面に、チタン膜３２をスパッタリングにより形成する。
次いで、シリコン層３０及びチタン膜３２を５００℃〜７００℃で加熱処理する。加熱時間は、例えば加熱温度が７００℃の場合、３０秒である。この加熱処理によって、シリコン層３０とチタン膜３２が反応し、図１１に示すように、シリコン層３０とチタン膜３２とが接している部分に、Ｃ４９相のチタンシリサイド膜３４が形成される。
【００３４】
次いで、図１２に示すように、残留しているチタン膜３２、及びチタンシリサイド膜３４の表面に酸化シリコン層３６を形成する。酸化シリコン層３６は例えばＣＶＤ法により形成される。そして図１３に示すように、酸化シリコン層３６をパターニングし、チタンシリサイド膜３４の上から酸化シリコン層３６を除去する。酸化シリコン層３６のパターニングは、第１の実施の形態における酸化シリコン層２０のパターニングと同様に行われる。
【００３５】
次いで、チタン膜３２、チタンシリサイド膜３４、及び酸化シリコン層３６を形成する工程よりも高温、例えば８００℃で加熱処理する。このときの加熱時間は例えば３０秒である。この加熱処理によって、図１４に示すように第１の実施の形態と同様に、チタンシリサイド膜１３は高抵抗の結晶構造（Ｃ４９相）から低抵抗の結晶構造（Ｃ５４相）に相転移し、チタン膜３２は微結晶化した酸化チタン膜３８に変化する。
【００３６】
次いで、第１の実施の形態と同様の手法を用いて、フッ化水素を含む溶液でエッチングすることにより、酸化チタン膜３８及び酸化シリコン層３６を除去する。ここでチタン膜３２の一部が酸化せずに残留している場合においても、エッチングにはフッ化水素を含む溶液が用いられているため、残留しているチタン膜３２も除去される。すなわち本実施形態において、酸化シリコン層３６および酸化チタン膜３８を除去する工程と、残留しているチタン膜３２を除去する工程が同時に行われる。
またエッチング後にＲＣＡ洗浄を行ってもよいし、第２の実施の形態と同様の手法を用いて酸化チタン膜３８及び酸化シリコン層３６を除去してもよい。
【００３７】
このようにして、図１５に示すように、シリコン層３０の表面において、酸化シリコン層３１の間にチタンシリサイド膜３４が形成される。本形態においても、第１の実施の形態と同様の作用により、チタンシリサイド膜３４はシリコン層３０の表面から酸化シリコン層３１の表面にはみ出にくくなり、チタンシリサイド膜３４の微細化が進んでも、チタンシリサイド膜３４間のショートを抑制することができる。
【００３８】
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
例えば第３の実施の形態において、シリコン層３０以外のシリコン層をひとつまたは複数形成し、このシリコン層、シリコン層３０、及び酸化シリコン層３１それぞれの表面にチタン膜３２を形成してもよい。この場合、最初の加熱処理により、シリコン層３０、及びこれ以外のシリコン層それぞれの表面にチタンシリサイド膜が形成される。そして酸化シリコン層３６を形成した後、シリコン層それぞれの表面に形成されたチタンシリサイド膜それぞれの上から、酸化シリコン層３６をエッチングにより除去する。以下、第３の実施の形態と同じ処理を行うことにより、酸化シリコン層３６の表面に残留しているチタン膜３２が除去される。
【図面の簡単な説明】
【００３９】
【図１】第１の実施の形態による半導体装置の製造方法を示す断面図
【図２】図１の次工程を示す断面図
【図３】図２の次工程を示す断面図
【図４】図３の次工程を示す断面図
【図５】図４の次工程を示す断面図
【図６】図５の次工程を示す断面図
【図７】図６の次工程を示す断面図
【図８】第２の実施の形態による半導体装置の製造方法を示す断面図
【図９】第３の実施の形態による半導体装置の製造方法を示す断面図
【図１０】図９の次工程を示す断面図
【図１１】図１０の次工程を示す断面図
【図１２】図１１の次工程を示す断面図
【図１３】図１２の次工程を示す断面図
【図１４】図１３の次工程を示す断面図
【図１５】図１４の次工程を示す断面図
【図１６】半導体装置の構造を示す断面図
【符号の説明】
【００４０】
９ａ，９ｂ…Ａｌ合金配線、１０…シリコン基板、１１，３２…チタン膜、１２…ゲート酸化膜、１３，３４…チタンシリサイド膜、１４…ゲート電極、１６…側壁材、１７…低濃度不純物層、１８…不純物層、１９…素子分離酸化膜、２０，３１，３６…酸化シリコン層、２２，３８…酸化チタン層、３０…シリコン層、１００…粘着テープ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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