(57)【要約】【課題】  製造工程の途中において生産数量を変更しても損失を軽減できるワンチップマイクロコンピュータを提供する。【解決手段】  ワンチップマイクロコンピュータ１には、ＣＰＵ２によって実行されるプログラムを格納するＲＯＭ３の少なくとも一部領域が異なるメモリアドレスで選択できるように制御できるデコーダ回路６がある。デコーダ回路６の一部配線は、プログラムをＲＯＭ３に書き込み格納する工程より後の製造工程で、配線が行われて、ＲＯＭ３でＣＰＵ２からアクセス可能な領域の少なくとも一つが決定される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと、前記ＣＰＵによって実行される複数のプログラムを格納するメモリとを備えるワンチップマイクロコンピュータであって、
所定電源又は接地に接続される切り替えスイッチと、前記切り替えスイッチからの出力信号と前記ＣＰＵからの特定アドレス信号とに基づき前記メモリに格納される前記複数のプログラムの１つを選択する選択回路とから構成されるデコーダ回路が前記ＣＰＵと前記メモリとの間に設けられ、
前記切り替えスイッチの前記所定電源又は接地へ接続する製造工程が、前記メモリに複数のプログラムを格納するための製造工程より後の製造工程で行われれたものであることを特徴とするワンチップマイクロコンピュータ。
【請求項２】
前記切り替えスイッチの前記所定電源又は接地へ接続する製造工程は、金属配線工程であることを特徴とする請求項１に記載のワンチップマイクロコンピュータ。
【請求項３】
前記金属配線工程は、最上層の金属配線工程であることを特徴とする請求項２に記載のワンチップマイクロコンピュータ。
【請求項４】
前記切り替えスイッチの前記所定電源又は接地へ接続する製造工程は、ボンディング工程であることを特徴とする請求項１に記載のワンチップマイクロコンピュータ。
【請求項５】
ＣＰＵと、前記ＣＰＵによって実行される複数のプログラムを格納するメモリとを備えるワンチップマイクロコンピュータの製造方法であって、
前記メモリに複数のプログラムを格納するための製造工程と、
前記メモリに複数のプログラムを格納するための製造工程より後の製造工程であって、所定電源又は接地に接続される切り替えスイッチと、前記切り替えスイッチからの出力信号と前記ＣＰＵからの特定アドレス信号とに基づき前記メモリに格納される前記複数のプログラムの１つを選択する選択回路とから構成されるデコーダ回路の前記切り替えスイッチの前記所定電源又は接地へ接続する製造工程と
を有することを特徴とするワンチップマイクロコンピュータの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ワンチップマイクロコンピュータおよびワンチップマイクロコンピュータの製造方法に係り、特にメモリへのアクセス技術に関する。
【背景技術】
【０００２】
ワンチップマイクロコンピュータは、ＣＰＵ（中央処理装置）、ＲＯＭ（読み出し専用メモリ）、ＲＡＭ（読み書き可能なランダムアクセスメモリ）、周辺入出力回路などを１チップに集積したもので、このワンチップコンピュータを電子機器に組み込むことにより小型化やコストパフォーマンス向上に寄与している。更に、ＲＯＭに格納されるアプリケーションプログラムを変更することで、電子機器の仕様変更に柔軟に対応できるため、電子機器の機能拡充に盛んに利用されている。
【０００３】
従来のワンチップマイクロコンピュータでは、半導体の集積度が向上すると、半導体のチップサイズが縮小され、その結果チップコストも削減されてきた。一方では、チップサイズをそのまま維持させて、例えば、アプリケーションプログラムを格納する内蔵ＲＯＭの容量を増加させて、電子機器の機能向上に対応して複雑化するアプリケーションプログラムの開発を容易にし、また開発期間の短縮と開発コスト削減を図ることが行われている。
【０００４】
更に、マイクロコンピュータによってアクセスされるメモリ空間の容量を越えた内蔵ＲＯＭを実装しているワンチップマイクロコンピュータがある。このワンチップマイクロコンピュータは、内蔵ＲＯＭに複数のプログラムを搭載し、Ｉ／Ｏ端子（入出力端子）の状態で実行させるプログラムを選ぶようにして、半導体に実装されるハードウェアを最大限に有効に活用できるようにしたものである（例えば、特許文献１参照。）。
【０００５】
しかし、このワンチップマイクロコンピュータでは、Ｉ／Ｏ端子の状態によって複数のプログラムの１つが選択起動されるため、特定のユーザと特定のメーカのプログラムとにしか対応できないと言う制約がある。
【０００６】
また、ワンチップマイクロコンピュータにプログラムを格納するメモリには、素子サイズが小さくコストの点で優れたマスクＲＯＭが採用されることが多い。しかし、このマスクＲＯＭを採用した場合は、アプリケーションプログラムを格納したマイクロコンピュータの生産数量を決定する時期が、マスクＲＯＭにプログラムデータを書き込む不純物ドーピングのための酸化膜開孔工程という製造工程の早い時期に行わなければならない問題がある。
【０００７】
しかしながら、ユーザのシステム仕様により、ワンチップマイクロコンピュータに格納されるプログラム容量は種々存在するが、ＲＯＭ容量だけが異なるワンチップマイクロコンピュータをその都度設計開発することは初期投資が大きくなるため、そのような製造は行わない。したがって、ユーザはメーカ側が販売するＲＯＭ容量の異なる数種類のワンチップマイクロコンピュータの中から、ユーザのプログラム容量に合わせて最適なものを選択するしか方法がない。
【特許文献１】特開２００２−４１４９４号公報（第６−８頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
Ｉ／Ｏ端子の状態で動作モードを制御してメモリに格納された複数のアプリケーションプログラムの１つを選択して実行するワンチップマイクロコンピュータでは、複数のアプリケーションプログラムに対応した最終製品の出荷量が変動した時に、最終製品の組み立て時にＩ／Ｏ端子を制御することで最終製品の生産数量比率を変更することができるが、Ｉ／Ｏ端子を制御することで格納されたアプリケーションプログラムの機能解析が容易となるため、プログラムの機密性が低下する問題があった。
【０００９】
一方、コスト的に優れたマスクＲＯＭにアプリケーションプログラムを格納させるワンチップマイクロコンピュータでは、その生産数量をマスクＲＯＭにプログラムを格納させる不純物ドーピングのための酸化膜開孔工程という半導体製造工程の中では早い時期に決定する必要があり、最終製品の出荷量が変動する時に生産数量を柔軟に増減できない問題があった。
【００１０】
本発明の目的は、ＲＯＭに格納する複数のプログラム間での機密性を維持して、アプリケーションプログラムに対応した生産数量の比率決定を、プログラムをＲＯＭに格納する製造工程より後のプログラム選択信号の配線の製造工程の時まで遅らせたワンチップマイクロコンピュータおよびワンチップマイクロコンピュータの製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明のワンチップマイクロコンピュータは、ＣＰＵと、前記ＣＰＵによって実行される複数のプログラムを格納するメモリとを備えるワンチップマイクロコンピュータであって、所定電源又は接地に接続される切り替えスイッチと、前記切り替えスイッチからの出力信号と前記ＣＰＵからの特定アドレス信号とに基づき前記メモリに格納される前記複数のプログラムの１つを選択する選択回路とから構成されるデコーダ回路が前記ＣＰＵと前記メモリとの間に設けられ、前記切り替えスイッチの前記所定電源又は接地へ接続する製造工程が、前記メモリに複数のプログラムを格納するための製造工程より後の製造工程で行われれたものであることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、マスクＲＯＭに格納する複数のプログラム間での機密性を維持し、更に、複数のプログラムを格納したワンチップマイクロコンピュータの生産数量の比率決定を、プログラムをマスクＲＯＭに格納する製造工程より後のプログラム選択信号の配線工程まで遅らせることができて、製造工程中の生産数量の変更に伴うユーザの損失を軽減できるワンチップマイクロコンピュータが実現できる。
【発明を実施するための最良の形態】
【００１３】
以下、図面を参照して本発明の実施例を説明する。
【実施例】
【００１４】
以下に、本発明のワンチップマイクロコンピュータの実施の形態を図１乃至図４を参照して説明する。図１は、実施形態のワンチップマイクロコンピュータの構成を示すブロック図、図２は、図１のデコーダ回路のブロック図、図３は、図１のプログラムメモリのメモリマップ、図４は、ワンチップマイクロコンピュータの製造工程の一部を示す製造工程図である。
【００１５】
図１において、ワンチップマイクロコンピュータ１のＣＰＵ２は、ＲＯＭ３に格納されたプログラムを実行する。ワンチップマイクロコンピュータ１には、ＣＰＵ２の実行時に使用するＲＡＭや、周辺入出力回路や、内部回路の動作を制御する信号を発生するブロックが存在するが図示していない。ＲＯＭ３は、第１のブロック７のＲＯＭａと第２のブロック８のＲＯＭｂとで構成されている。そして、ＣＰＵ２とＲＯＭ３とは、アドレスバス４およびデータバス５を介して接続されている。また、アドレスバス４とＲＯＭ３との間には前記第１のブロックＲＯＭａおよび第２のブロックＲＯＭｂを選択するためのデコーダ回路６が接続されている。
【００１６】
ＣＰＵ２は、電源投入後、ＲＯＭ３の定められたメモリアドレス（例えば、１６ビットのアドレスＦＦＦＦＨ。Ｈ：１６進表示）からプログラムを構成する命令コードを読み出し実行する。
【００１７】
即ち、ＣＰＵ２は、読み出しアドレスの最上位ビットＡ１５（ＭＳＢ：Most  Significant  Bit）〜最下位ビットＡ０（ＬＳＢ：Least  Significant  Bit）で示される１６ビット幅のアドレスバス４にＦＦＦＦＨを出力し、図示していないメモリ読み出しコントロール信号を制御して、ＲＯＭ３のアドレスＦＦＦＦＨ番地のプログラムを読み出すようにアクセスする。
【００１８】
ＲＯＭ３は、アドレスＦＦＦＦＨ番地に格納されたプログラムの命令コードを、データの最上位ビットＤ１５（ＭＳＢ）〜最下位ビットＤ０（ＬＳＢ）で示される１６ビット幅のデータバス５に出力する。そして、ＣＰＵ２はデータバス５上に出力された命令コードを読み込んで、その命令コードが１６ビット長であればＲＯＭ３へのアクセス動作を終了し、読み込んだ命令を実行する。
【００１９】
ＣＰＵ２は、割り込み処理や、分岐命令のような実行アドレスを不連続に変化させる命令コードを実行しないときは、メモリアドレス値が減少するように順次アドレスを変化させてＲＯＭ３から命令コードを読み込んで実行する。なお、メモリ読み出し開始アドレスを例えば００００Ｈとし、アドレス値をインクリメントする構成であっても良い。
【００２０】
ここで、ＲＯＭ３の第１のブロック７（ＲＯＭａ）を、例えば１６Ｋワード（３２Ｋバイト）の容量とし、第２のブロック８（ＲＯＭｂ）を８Ｋワード（１６Ｋバイト）の容量として構成されているとすると、ＣＰＵからのアドレスの上位３ビットが入力されるデコード回路６から第１の選択信号（ＢＳａ）９が“１”（Ｈｉｇｈ）の時、第１のブロック７（ＲＯＭａ）が選択され、また、第２の選択信号（ＢＳｂ）１０が“１”の時に、第２のブロック８（ＲＯＭｂ）が選択される。そして、ＣＰＵ２から出力されるアドレスデータと読み出しコントロール信号従って、ＲＯＭ３に格納されたプログラムが読み出されてデータバス５に出力される。
【００２１】
次に、デコード回路６の構成を図２を参照して説明する。図２に示すように、デコーダ回路６は、第１の切り替えスイッチ１４（ＳＷａ）、第２の切り替えスイッチ１５（ＳＷａ）、ＡＮＤ回路とインバータとで構成される第１の選択信号９（ＢＳａ）を生成する第１の選択信号生成回路１６、および３つのＡＮＤ回路、インバータ、ＯＲ回路とで構成される第２の選択信号１０（ＢＳｂ）を生成する第１の選択信号生成回路１７で構成される。そして、第１の切り替えスイッチ１４（ＳＷａ）および第２の切り替えスイッチ１５（ＳＷｂ）の入力端の一方には所定電源ＶＤＤが接続され、他方には接地（グラウンド）ＧＮＤが接続されている。
【００２２】
そして、第１の選択信号生成回路１６は、アドレスバス４の上位２ビット（Ａ１５〜Ａ１４）のアドレス信号１１、１２と、第１の切り替えスイッチ１４（ＳＷａ）の信号とが入力され、第１のブロック７（ＲＯＭａ）を選択する第１の選択信号９（ＢＳａ）を生成する。また、第２の選択信号生成回路１７は、アドレスバス４の上位３ビット（Ａ１５〜Ａ１３）のアドレス信号１１〜１３と、第１および第２の切り替えスイッチ１４（ＳＷａ）、１５（ＳＷｂ）の信号とが入力され、第２のブロック８（ＲＯＭｂ）を選択する第２の選択信号１０（ＢＳｂ）を生成する。
【００２３】
このデコード回路６の第１の切り替えスイッチ１４（ＳＷａ）および第２の切り替えスイッチ１５（ＳＷｂ）がＶＤＤ（１：Ｈｉｇｈ）またはＧＮＤ（０：Ｌｏｗ）に接続される組合せにより、プログラムを格納するＲＯＭ３は、異なるプログラム格納容量を持つことが可能となる。
【００２４】
図３は、第１の切り替えスイッチ１４（ＳＷａ）および第２の切り替えスイッチ１５（ＳＷｂ）がＶＤＤ（１：Ｈｉｇｈ）またはＧＮＤ（０：Ｌｏｗ）に接続される組合せにより、ＣＰＵ２からアクセスできるＲＯＭ３の容量が変化する様子を示す図である。
【００２５】
即ち、第１の切り替えスイッチ１４（ＳＷａ）がＶＤＤ（１：Ｈｉｇｈ）に接続され、第２の切り替えスイッチ１５（ＳＷｂ）がＧＮＤ（０：Ｌｏｗ）に接続される場合で、且つ上位アドレスＡ１３〜Ａ１５の３ビットが“１”を示す場合は、第１の選択信号生成回路１６からの第１の選択信号９（ＢＳａ）は“１”とならず、一方、第２の選択信号生成回路１７からの第２の選択信号１０（ＢＳｂ）は“１”となる。したがって、この場合は図３（ａ）に示すメモリマップとなって、８Ｋワードのプログラムが格納される第２のブロック８（ＲＯＭｂ）のみ（読み出しアドレス“ＦＦＦＦＨ〜Ｅ０００Ｈ”の間）がＣＰＵ２からアクセス可能となる。
【００２６】
次に、第１の切り替えスイッチ１４（ＳＷａ）がＧＮＤ（０：Ｌｏｗ）に接続され、第２の切り替えスイッチ１５（ＳＷｂ）もＧＮＤ（０：Ｌｏｗ）に接続される場合で、且つ上位アドレスＡ１４とＡ１５の２ビットが“１”を示す場合は、第１の選択信号生成回路１６からの第１の選択信号９（ＢＳａ）は“１”となり、一方、第２の選択信号生成回路１７からの第２の選択信号１０（ＢＳｂ）は“１”とならない。したがって、この場合は図３（ｂ）に示すメモリマップとなって、１６Ｋワードのプログラムが格納される第１のブロック７（ＲＯＭａ）のみ（読み出しアドレス“ＦＦＦＦＨ〜Ｃ０００Ｈ”の間）がＣＰＵ２からアクセス可能となる。
【００２７】
次に、第１の切り替えスイッチ１４（ＳＷａ）がＧＮＤ（０：Ｌｏｗ）に接続され、第２の切り替えスイッチ１５（ＳＷｂ）がＶＤＤ（１：Ｈｉｇｈ）に接続される場合で、且つ上位アドレスＡ１４とＡ１５の２ビットが“１”を示す第１の状態の場合は、第１の選択信号生成回路１６からの第１の選択信号９（ＢＳａ）は“１”となり、一方、第２の選択信号生成回路１７からの第２の選択信号１０（ＢＳｂ）は“１”とならない。しかし、第１および第２の切り替えスイッチ１４（ＳＷａ）、１５（ＳＷｂ）が同じ接続であって、且つ上位アドレスＡ１４が“０”を示し、上位アドレスＡ１５とＡ１３が“１”を示す場合は、第１の選択信号生成回路１６からの第１の選択信号９（ＢＳａ）は“１”とならず、一方、第２の選択信号生成回路１７からの第２の選択信号１０（ＢＳｂ）は“１”となる。したがって、この場合は図３（ｃ）に示すメモリマップとなって、上記第１の状態では１６Ｋワードのプログラムが格納される第１のブロック７（ＲＯＭａ）が（読み出しアドレス“ＦＦＦＦＨ〜Ｃ０００Ｈ”の間）がＣＰＵ２からアクセス可能となり、第２の状態では８Ｋワードのプログラムが格納される第２のブロック８（ＲＯＭｂ）が（読み出しアドレス“ＢＦＦＦＨ〜Ａ０００Ｈ”の間）がＣＰＵ２からアクセス可能となる。
【００２８】
この結果、図３（ａ）では、ＲＯＭ３に第２のブロック８（ＲＯＭｂ）の８Ｋワードのプログラムが格納され、これをＣＰＵ２がアクセス可能とする。また、図３（ｂ）では、ＲＯＭ３に第１のブロック７（ＲＯＭａ）の１６Ｋワードのプログラムが格納され、これをＣＰＵ２がアクセス可能とする。そして、図３（ｃ）では、ＲＯＭ３に第１のブロック７（ＲＯＭａ）と第２のブロック８（ＲＯＭｂ）を合計した２４Ｋワードの容量のプログラムが格納され、これをＣＰＵ２がアクセス可能とする。
【００２９】
本実施形態のワンチップマイクロコンピュータによれば、図２のデコーダ回路６を用いることで、３種類のＲＯＭ容量を持つワンチップマイクロコンピュータとして使用することでき、それぞれのＲＯＭ容量を持つワンチップマイクロコンピュータを個別に設計開発する必要がなく設計開発費を減らすことができる。
【００３０】
一方、ＲＯＭ３がメモリサイズが小さくコスト的に有利なマスクＲＯＭの場合、ユーザの開発するプログラムは、図４に示すワンチップマイクロコンピュータの製造工程の不純物ドーピング工程３１で、ＲＯＭ３に格納されるように製造される。このため、ユーザは不純物ドーピングのための酸化膜開孔工程３０までにプログラムデータを確定している必要があり、更に、そのプログラムデータはユーザ固有であるために、データ確定と同時にワンチップマイクロコンピュータの生産数量を決定して置く必要がある。
【００３１】
本実施形態のワンチップマイクロコンピュータ１では、ユーザＡの１６Ｋワードの容量のプログラムを第１のブロック７（ＲＯＭａ）に、ユーザＢの８Ｋワードの容量のプログラムを第１のブロック８（ＲＯＭｂ）に格納して、複数ユーザのプログラムを同一チップ上のＲＯＭ３に格納可能となる。また、この場合、デコーダ回路６により、ユーザＡに対しては第２のブロック８（ＲＯＭｂ）をＣＰＵ２からアクセスできなくし、また、ユーザＢに対しては第１のブロック７（ＲＯＭａ）をＣＰＵ２からアクセスできなくしているため、互いのユーザプログラムの機密性は維持できる。
【００３２】
また、デコーダ回路６の第１の切り替えスイッチ１４（ＳＷａ）と第２の切り替えスイッチ１５（ＳＷｂ）のＶＤＤまたはＧＮＤへの接続は、図４に示す配線工程３４で行うことができるので、配線工程３４のための層間膜や酸化膜の開孔工程３３まで、ユーザＡとユーザＢに販売するワンチップマイクロコンピュータの生産数量比率の決定を遅らせることができる。したがって、ユーザの生産量が変化した時に、短日数でユーザ毎のワンチップマイクロコンピュータの生産数量の変更に対応可能となるため、ユーザの損失を少なくできる。なお、第１および第２の切り替えスイッチ１４（ＳＷａ）と１５（ＳＷｂ）のＶＤＤまたはＧＮＤへの接続に用いる配線材料は、配線に電流がほとんど流れないので、ＡｌやＣｕやＷなどの金属材料とともにポリＳｉのような半導体材料を用いることができる。
【００３３】
本発明は、上記実施形態に限定されるものではなく、発明の要旨を逸脱しない範囲で、種々変形し、実施できることは勿論である。
【００３４】
例えば、マスクＲＯＭに不純物ドーピングでプログラムを格納する方法として、イオン注入工程で実現してもよく、酸化膜開孔の工程が不要となってチップコストの低減が図れる。
【００３５】
また、マスクＲＯＭのメモリセルの出力部とビット配線の交点のコンタクトの有無でプログラムデータを格納するようにしてもよく、ビット配線のコンタクト製造工程は、酸化膜の開口部に不純物ドーピングする製造工程より後半にあるため、格納するプログラムデータの確定を遅らせることができプログラムの完成度向上が図れる。
【００３６】
また、ＲＯＭ３を構成するブッロク数は、２つに限定されるものではなく、各ＲＯＭ容量に合わせて、切り替えスイッチＳＷの数と、デコーダ回路からのＲＯＭブロックを選択する出力信号線ＢＳの数を増やせば、３個以上であってもよく、この場合は、更に、多くのユーザのプログラムを書き込めるので、全体の生産数量が増えて生産数量比率の変更により、ユーザ毎の生産数の調整幅が大きくなる。
【００３７】
また、各ＲＯＭのブロックの容量がＣＰＵ２のメモリアドレス空間より小さければ、ＲＯＭ３としての合計のメモリ容量は、ＣＰＵ２メモリアドレス空間の容量より大きくてもよく、この場合は、メモリアドレス空間の１／２以上のプログラム容量が必要な複数のユーザのプログラムをＲＯＭ３に格納することができる。
【００３８】
また、ＲＯＭ３の１個のＲＯＭのブロックが共通にアクセスできるようにデコーダ回路６を構成してもよく、この場合は、共通にアクセスできるＲＯＭ領域にメーカが提供する共通プログラムを格納して、各ユーザのプログラム容量を小さくすることができる。
【００３９】
また、第１および第２の切り替えスイッチ１４（ＳＷａ）と１５（ＳＷｂ）のＶＤＤまたはＧＮＤへの接続は、最上層の配線工程で行うことができ、この場合、下層の配線工程で接続するより、後ろの製造工程まで生産数量比率の決定を遅らせることができ、更に、ユーザの損失を減らすことができるようになる。
【００４０】
また、第１および第２の切り替えスイッチ１４（ＳＷａ）と１５（ＳＷｂ）のＶＤＤまたはＧＮＤへの接続に、ワイヤボンディングのためのパッド領域を設ける必要があるが、ボンディング工程３６で行うようにすることができ、この場合は、図４に示すようにワンチップマイクロコンピュータの半導体素子としての製造工程の最終段階のボンディング工程３６まで、生産数量比率の決定を遅らせることができるとともに、ユーザ毎の生産量の変更に対して短時日で対応できるようになる。
【図面の簡単な説明】
【００４１】
【図１】本発明の実施形態に係るワンチップマイクロコンピュータの一部の構成を示すブロック図。
【図２】本発明の実施形態に係るデコーダ回路の構成を示すブロック図。
【図３】本発明の実施形態に係るプログラムメモリのメモリマップを示す図。
【図４】本発明の実施形態に係るワンチップマイクロコンピュータの製造工程の一部を示す製造工程図。
【符号の説明】
【００４２】
１  ワンチップマイクロコンピュータ
２  ＣＰＵ（中央処理装置）
３  ＲＯＭ（読み出し専用メモリ）
４  アドレスバス
５  データバス
６  デコーダ回路
７  ＲＯＭの第１のブロック（ＲＯＭａ）
８  ＲＯＭの第２のブロック（ＲＯＭｂ）
９、１０  第１および第２の選択信号
１１  最上位ビット（ＭＳＢ）のアドレス信号（Ａ１５）
１２  最上位より第２位のビットのアドレス信号（Ａ１４）
１３  最上位より第３位のビットのアドレス信号（Ａ１３）
１４、１５  第１および第２の切り替えスイッチ
１６、１７  第１および第２の選択信号生成回路
３０、３３  酸化膜開孔工程
３１  不純物ドーピング工程
３２  不純物拡散工程
３４  配線工程
３５  ダイシング工程
３６  ボンディング工程
３７  モールド工程
【図１】
2005157454.tif 000003
【図２】
2005157454.tif 000004
【図３】
2005157454.tif 000005
【図４】
2005157454.tif 000006