(57)【要約】【課題】ハードマスクと関係するエッチ後残留物を充分に除去できるポストプラズマ洗浄プロセスを有する、半導体装置を製造するプロセスを提供する。【解決手段】半導体基板２２５の上に位置するパターニングされたハードマスク層２１０を通してプラズマエッチング２５０を行い、ハードマスク層２１０上に変性層２１０ａを形成する工程と、変性層２１０ａに対してポストプラズマ洗浄プロセスを行い変性層２１０ａの少なくとも実質的な部分を除去する工程とを備える、半導体装置を製造するプロセスを提供する。【選択図】図２Ｄ
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【特許請求の範囲】
【請求項１】
半導体基板の上に位置するパターニングされたハードマスク層を通してプラズマエッチングを行い、前記ハードマスク層上に変性層を形成する工程と、
前記変性層に対してポストプラズマ洗浄プロセスを行い前記変性層の少なくとも実質的な部分を除去する工程と
を備える、半導体装置を製造するプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、広くは、半導体装置の製作において用いられる洗浄プロセスに関し、より詳しくは、半導体装置の構造物を形成するのに用いられるハードマスクの変性面（modified surface）の少なくとも実質的な部分を除去するポストプラズマ洗浄（post plasma cleaning)プロセスに関する。
【背景技術】
【０００２】
半導体装置の製造において、エッチングまたはイオン注入のような特定の処理工程において処理されない領域を保護するのに、典型的には、フォトレジストマスクが使用される。処理工程が完了した後、フォトレジストは除去され、そして製造プロセスにおける次の工程が行われる。所定の装置には、５０以上もの異なる処理工程について、フォトレジストの塗布および除去が必要であり、かつ各工程の後、全てのフォトレジストを完全に除去して汚染および欠陥を回避することが重要である。
【０００３】
元来、フォトレジストは化学的に除去されていたが、環境的な問題と相対的に高いコストのために、この方法は、もはや広くは用いられていない。今日、最も普通には、フォトレジストは、プラズマ反応炉で剥ぎ取られるか「灰化（アッシング)」され、そこでは、ＲＦ放電が使用されて酸素ラジカルを生成し、それは、フォトレジストの炭化水素と結合して、気体状の、簡単に処分される水と二酸化炭素を生成する。
【０００４】
デバイス技術がサブナノメーター設計にまで縮小されていて、フォトレジストのみを用いるのでは、必要とされる高解像度を達成するのがますます困難になってきている。サブナノメーター設計のパターニングに必要とされる、より高い解像度を達成するために、半導体製造業者は、シリコン、窒化シリコンまたは酸窒化シリコンあるいはそれらを二層としたような、ハードマスク材料と結合するより薄いフォトレジストを、そのフォトレジストと一緒にあるいは全体的にそのフォトレジストの代わりに用いることを考えている。典型的には、ハードマスク材料を最初にパターニングするのにフォトレジストが用いられ、そしてそれは除去される。そして、そのフォトレジスト層に替わるハードマスク層を通してエッチングが行われる。このプロセスによって、より薄いフォトレジスト層を用いることが可能となり、フォトレジスト層が存在することで余計な心配をする必要も無く、エッチング処理の間、ハードマスクによってエッチングをより制御できる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
典型的には、各パターン形成および、イオン注入やエッチング処理のようなそれに続く処理の後、灰化後（ポストアッシュ）洗浄（post ash cleanig）が行われて、マスクが灰化された後の残留物が除去される。通常の灰化後洗浄は周知であって、有用な組み合わせとしては、硫酸／過酸化水素（ＳＰＭ）、水酸化アンモニウム／過酸化水素（ＡＰＭ）または塩酸／過酸化水素（ＨＰＭ）の化合物（chemistries）が含まれる。フォトレジストの代わりに、またはそれに加えてハードマスクが用いられるとき、しばしばフッ酸（ＨＦ）の化合物（chemistry）もまた洗浄シーケンスに加えられる。しかしながら、残念なことに、このハードマスクのエッチングにシリコンのエッチングが続くとき、前述の通常の化合物は、ハードマスクと関係するエッチ後残留物を全て除去するのに充分ではない。
【０００６】
したがって、技術上必要とされるのは、これらの不都合を回避するポスト洗浄プロセスである。
【課題を解決するための手段】
【０００７】
従来技術の前述の欠陥に対処するために、本発明によって、半導体基板の上に位置するパターニングされたハードマスク層を通してプラズマエッチングを行い、そのプラズマエッチングによってそのハードマスク層上に変性層を形成し、かつその変性層をポストプラズマ洗浄プロセスすることによって、その変性層の少なくとも実質的な部分を除去する、半導体装置を製造するプロセスが提供される。
【０００８】
別の実施例においては、本発明によって、集積回路を製造するプロセスが提供される。この特定の実施例においては、半導体基板の上に位置するパターニングされたハードマスク層を通してプラズマエッチングを行い、そのプラズマエッチングによってそのハードマスク層上に変性層を形成し、かつその変性層をポストプラズマ洗浄プロセスすることによって、その変性層の少なくとも実質的な部分を除去することを含む、半導体基板への分離溝（トレンチ)の形成方法が提供される。そのプロセスには更に、基板上または基板内であって分離溝の間にトランジスタ構造を形成し、かつそれらトランジスタ構造の上に位置する誘電体層内の相互接続を形成して、それらトランジスタ構造を相互接続して、動作可能な集積回路を形成する。
【０００９】
以下に記述される発明の詳細な説明を当業者がより良く理解するように、好ましいかつ代替可能な本発明の特長が、前記のとおり概説されている。発明の特許請求の範囲の主題となる、発明の更なる特長は、以下に記述される。当業者は、開示される概念および特定の実施例を直ちに基礎として用いて、本発明と同じ目的を達成する他の構造を設計し、または修正することができるということを理解すべきである。当業者はまた、そのような等価の構築物は、発明の範囲から逸脱するものではないということも認識すべきである。
【００１０】
本発明をより完全に理解するために、添付図面を用いて以下の詳細な説明を参照する。様々な特長は、縮尺どおりに描かれている訳ではないことを強調しておく。実際、説明を明確にするために、様々な特長の寸法を、任意に増大させ、もしくは低減させている。ここで、添付した図面を用いて、以下の説明を参照する。
【００１１】
パターニングされたハードマスクを通して行われるプラズマエッチング処理に続いてポストプラズマ洗浄プロセスを用いることによる、ハードマスクの変性層の少なくとも実質的な部分の除去に関連する利点を、本発明で認識する。浅い溝分離（ＳＴＩ）構造物のような半導体構造物の形成において、ハードマスク層を用いることと、これらの装置の製造において発生する欠陥との間に、密接な相互関係があることが発見されている。本発明は、特定の作用理論によって限定されるものではないが、プラズマエッチングによって、ハードマスク材料の、プラズマに露呈される部分は化学的に変性され、それは典型的には、ハードマスクの上または外部分であると信じられている。この場合の変性とは、溝分離構造物を形成する間に、ハードマスクの外または上層にシリコン、酸素または炭素のイオンを衝突させ、または染み込ませることを示している。その変性によって、下または上に横たわる材料とはストレスのレベルの異なる、ハードマスク上のフィルムが形成される。このストレスの差によって、変性ハードマスクフィルムは、とりわけ高密度プラズマ処理の間に起こるストレスの多い環境にさらされると、剥がれ落ちし易くなる。高密度プラズマ酸化シリコン蒸着処理のような高密度プラズマ処理は、しばしば、発生している他の環境に無関係にバイアスが加わることを特徴としており、その結果、エネルギー値の高いイオン衝突が生じる。このイオン衝突によって、典型的には、スパッタエッチングまたは「エッチング」としてしばしば言及される状態が引き起こされる。高密度プラズマ処理について以上に言及し、明細書の残りの部分を通しても言及しているが、当業者は、中密度プラズマ処理のような他のプラズマ処理でも同様の効果が生じ得ることを理解しうる。
【００１２】
前述のような、フォトレジスト残留物を除去するのに用いられる通常の灰化後洗浄の化合物は、この変性層およびそれと関連する残留物を除去するのに充分では無いということもまた見出されている。この変性層が除去されなければ、それに続く分離酸化物蒸着の間に、それは剥げ落ちて基板の表面に欠陥を形成し、装置の適切な動作に重大な影響を及ぼし得る。そのような欠陥の例が、図１Ａ、図１Ｂおよび図１Ｃに例示されていて、ＳＴＩ構造物１２０の上に、分離酸化物蒸着の最初のわずかの時間に形成される欠陥１１０または薄片が示されており、そしてそれらは、引き続く残りの分離酸化物蒸着物１３０を遮断し、それによりフィールド分離を失わせる「キラー欠陥」が生成される。もちろん、これによって装置の歩留が低減し、それによって今度は生産コストが増大する。
【実施例１】
【００１３】
ここで、図２Ａ乃至図２Ｇを参照すると、製作の様々な段階での半導体装置２００の断面図が例示されている。図２Ａに示されるように、通常のフォトレジスト層２１５とハードマスク層２１０が、シリコン基板のような半導体基板２２５の上に位置するパッド酸化膜２２０の上に、通常通り蒸着されている。ハードマスク層２１０は、様々な材料であり得る。例えば、ハードマスク層２１０は、窒化シリコンまたは酸窒化シリコンからなる。しかしながら、他の実施例においては、ハードマスク層２１０が、シリコンまたは炭化シリコンであり得る。しかしながら、多くのアプリケーションにおいて、ハードマスク層２１０は窒化シリコンである。この蒸着に続いて、フォトレジスト層２１５がマスク２３０を通して露光され、通常のリソグラフィック処理を用いてパターニングされ、図２Ｂに示されるように、フォトレジスト層２１５に開口２３５が形成され、それは、図示のとおり、下に横たわるハードマスク層２１０の一部を露出する。そして、例えば、約１０ｍＴから約１００ｍＴの範囲、代表的には約１０ｍＴから約５０ｍＴの範囲にある圧力でのフッ化炭素ガス（例えば、ＣＦ４またはＣＨ２Ｆ２）を用い、約２００ワットから約５００ワットの範囲にあるバイアス電力で通常のハードマスクエッチング２４０が、開口２３５を通して行われ、ハードマスク層２１０の露出された部分を除去して、ハードマスク層２１０にガイド開口２４５を形成する。典型的には、このエッチングによって、図示のようにフォトレジスト層２１５がより薄い層２１５ａとなるようにフォトレジスト層２１５の大部分を消滅させる。ハードマスクエッチング２４０は、パッド酸化膜層２２０で停止されるか、またはわずかな距離だけパッド酸化膜層に入り込むまで続けられ、その結果、薄いパッド酸化膜領域２２０ａが示される。
【００１４】
引き続き図２Ｃを参考としつつ図２Ｄを参照すると、先の段落に記述されたプラズマエッチングに類似するが、ＨＢｒおよびその他のガスを用いるプラズマエッチング２５０が、ガイド開口２４５を通して行われ、それによって基板２２５に溝２５５が形成される。溝２５５のサイズには変化があってよいが、特に有利な実施例においては、溝２５５すなわちポストプラズマエッチングは、最も広い点で幅が約１５９ｎｍであり、深さは約２５ｎｍから約４０ｎｍの範囲にあり、それは、サブナノメーターのサイズのデバイスを使用する技術において特に有用である。
【００１５】
プラズマエッチング２５０の間、ハードマスク層２１０においてはシリコン、酸素または炭素のイオン衝突または染み込み（impregnate）によってその外部又は上部が変性され、ハードマスク層２１０の変性層２１０ａを形成すると信じられている。前述のように、この変性によって、この変性層２１０ａは、ハードマスク層２１０の下に横たわる部分または続いて蒸着される層とは異なるストレスを受け、それによってその後のプロセスの間に薄片化し易くなる。
【００１６】
プラズマエッチング２５０が完了した後、エッチングされた基板２２５は、硫酸／過酸化水素（ＳＰＭ）、水酸化アンモニウム／過酸化水素（ＡＰＭ）または塩酸／過酸化水素（ＨＰＭ）の混合液あるいはそれらの組み合わせを用い、通常の灰化後洗浄プロセスにて露出され、残存するフォトレジストの残留物またはエッチング高分子を除去する。ハードマスク層２１０は、シリコンエッチングに対してマスクするように用いられたので、その灰化後洗浄には、フッ酸（ＨＦ）洗浄が含まれてもよい。しかしながら、変性層２１０ａはなおも残る。変性層２１０ａの全てではないにしても実質的な部分を除去するのに、更なるポストプラズマ洗浄プロセスが用いられる。実質的な部分とは、以下に記述するような真の欠陥の数を大きく低減するのに充分なだけの部分である。ポストプラズマ洗浄プロセスは、ハードマスク層２１０に用いられる材料の種類に依存する。例えば、ハードマスク層２１０が窒化シリコンであるならば、燐酸を用いるのが有利である。燐酸の濃度には変化があってもよいが、特定の実施例において、燐酸は、約９２％の燐酸にまで濃縮され、残りのパーセンテージは水とされる。約１６０℃の温度の燐酸を用いると有利である。好ましくは、洗浄プロセスはウェットエッチングプロセスであり、そして代表的な実施例において、それは等方性エッチングであって、等方性エッチングの下方侵食作用によって、より迅速に変性層２１０ａを除去する。しかしながら、別の実施例においては、そのエッチングは異方性エッチングである。別の例では、ハードマスク層２１０がシリコンであるならば、硝酸／フッ化水素の化合物が用いられ、そこではハードマスク層２１０は酸窒化物であって、燐酸／酸化剤の化合物が用いられる。洗浄プロセスに含まれる化合物は、用いられるハードマスク材料の種類に依存する。当業者であるならば、どのハードマスク材料にどの化合物が適切であるのか理解している。
【００１７】
ここで、図２Ｅを参照すると、変性層２１０ａの除去後の本発明の別の実施例が示されている。有利な実施例においては、通常の方法で形成され、溝２５５内に位置する酸化物ライナー２６０が、溝２５５に含まれていることに注意すべきである。そのような実施例においては、ポストプラズマ洗浄が、酸化物ライナー２６０の形成前またはその形成に続いて行われる。図２Ｅにおいて、酸化物ライナー２６０が、図２Ｄに例示されるような変性層２１０ａの除去に続いて形成されることが示されている。
【００１８】
酸化物ライナー２６０の形成および変性層２１０ａの除去に続いて、溝２５５は通常、図２Ｆに示されるように、酸化物のような誘電体材料２６５で充填される。１つの実施例において、溝２５５は通常の高密度プラズマ酸化物を用いて充填される。そして、誘電体材料２６５の実質的な部分は、通常の化学的／機械的研磨（ＣＭＰ）プロセスを用いてハードマスク層２１０の上面から除去され、結果として図２Ｇに示される構造物を生じる。これに続いて、通常の方法でハードマスクとパッド酸化膜が剥ぎ取られ、結果として図３に示される構造物３１０を生じ、それは、この特定の例においては、トランジスタの分離溝である。しかしながら、前述の図は分離構造物の形成方法を例示しているが、本発明はそれに限定されるものではなく、ハードマスク層を用いて半導体の特長を形成するようにした製作プロセス内でのいかなるレベルまたは工程においても、本発明を用いることができるということを特に理解すべきである。
【００１９】
したがって、本発明では、通常の灰化後のフォトレジスト洗浄プロセスによって除去できなかった、ハードマスク層２１０の変性層２１０ａを、ポストプラズマ洗浄プロセスを用いることによって除去するという利点が認識される。ＡＰＭ時間および温度を増大させ、ＨＦ時間を増大させ、ＳＰＭおよびＡＰＭ工程を加え、更にいくつかの他の洗浄シーケンスを加えることで、この同じ問題を解決しようと以前にも試みられたが、成功したものはなかった。ＨＦシーケンスとＡＰＭシーケンスの双方とも酸化物をエッチングし、より少ない度合いでシリコンをエッチングする。分離窒化物パッド酸化膜の側壁が露出されるので、このパッド酸化膜の除去量を更に増やすことは危険であると考えられている。加えて、溝エッチングの後に露出されるシリコンのエッチングについてもまた同じ懸念が表され得る。
【００２０】
プラズマエッチングされた基板に対してポストプラズマ洗浄プロセスを行う時間は、変化があってもよい。例えば、その時間は、約３２０秒から約４８０秒までの範囲にあり、その間、約３ｎｍから約２４ｎｍの範囲の厚さだけハードマスク層２１０の変性層２１０ａが除去される。時間および除去される量の特定の範囲が開示されているが、そのような範囲は、特定の使用のために調整できるということを当業者は理解しうる。
【００２１】
簡単に図４を参照すると、欠陥の低減と、燐酸の化合物の使用との相関関係を示すグラフ４００が例示される。とりわけ、図４では、変性ハードマスクの除去される量の変化に対して測定される欠陥の数が比較されている。図４におけるデータから分かるとおり、この特定の例において燐酸を含み、プラズマ洗浄プロセスがなされたサンプルでは、真の欠陥の数に著しい低下が示された。本発明のある特定の観点においては、ハードマスク層２１０の上部を約５．４ｎｍ除去することによって結果の改善が達成されたが、それは、指示されているとおり、薄片化が実質的に最小となるように効果的に変性層２１０ａを除去するものであった。
【００２２】
この改善で真の欠陥密度が低減することは、ポストプラズマ洗浄プロセスがなされなかったウェハの欠陥密度グラフである図５Ａを、ポストプラズマ洗浄プロセスがなされたウェハの欠陥密度グラフである図５Ｂと比較することで、更に例示されている。ポストプラズマ洗浄プロセスがなされなかったウェハ上の真の欠陥は、約１５４であると報告され、一方、ポストプラズマ洗浄プロセスがなされたウェハ上の真の欠陥は、約１２に過ぎないと報告された。このように、デバイスに対してポストプラズマ洗浄プロセスがなされたとき、欠陥の数に大きな低下があったが、それによって今度は、変性層２１０ａの少なくとも実質的な部分が、ポストプラズマ洗浄プロセスの間に除去されたことが示されている。
【実施例２】
【００２３】
前記のとおり、前述のプロセスを用いて、現在の通常の灰化後フォトレジスト洗浄プロセスによって可能となるよりも、より欠陥の数が少ない集積回路を製造することができる。更には、本発明は、フォトレジストマスクに加えてまたはフォトレジストマスクの代わりにハードマスクを用いることが望ましい製造のいかなる段階でも用いることができる。図６には、そのような集積回路装置の１つの例が示されている。集積回路６００にはトランジスタ６０５が含まれ、ゲート６１０および、ウェル６２０に形成されるソース／ドレイン６１５を含んでいるが、それらは相補金属酸化物半導体設計レイアウトを形成するようにドープすることができる。ＳＴＩのような絶縁構造物６２５は、トランジスタ６０５を相互に分離し、電気的に絶縁する。前述の、そして本発明の範囲内のプロセスは、ハードマスク材料の使用を必要とするこれらの構造物のいずれかを形成するのに用いられる。例えば、絶縁構造物６２５または相互接続構造物６３５を形成するのに本発明を用いることができる。層間誘電体層６３０がトランジスタ６０５の上に位置しており、そしてそこには相互接続６３５が形成されていて種々のトランジスタ６０５を相互接続し、動作可能な集積回路を形成する。本出願の教示によって、図６に示されるような動作可能な集積回路をいかにして形成するのかは、当業者には分かる。
【００２４】
本発明は詳細に記述されているが、当業者であるならば、発明の範囲から逸脱することなく、ここで様々な変更、置換および改変を行うことができることを理解すべきである。
【００２５】
以上の説明に関して更に以下の項を開示する。
（１）半導体基板の上に位置するパターニングされたハードマスク層を通してプラズマエッチングを行い、前記ハードマスク層上に変性層を形成する工程と、
前記変性層に対してポストプラズマ洗浄プロセスを行い前記変性層の少なくとも実質的な部分を除去する工程と
を備える、半導体装置を製造するプロセス。
（２）前記除去には、前記変性層を等方性エッチングする工程が含まれる（１）記載のプロセス。
（３）前記等方性エッチングには、燐酸が含まれている（２）記載のプロセス。
（４）プラズマエッチングには、パターニングされたシリコン、窒化シリコン、炭化シリコンまたは酸窒化ハードマスクを通してのエッチングが含まれている（１）記載のプロセス。
（５）前記プラズマエッチングに先立って、前記パターニングされたハードマスクからフォトレジスト層を除去する工程が更に含まれている（１）記載のプロセス。
（６）除去には、前記変性層全ての除去であり、それにより、変性されていないハードマスク層の取り残しが含まれている（１）記載のプロセス。
（７）前記プラズマエッチングには更に、前記除去に先立って、前記半導体基板への溝の形成が含まれている（１）記載のプロセス。
（８）前記溝への酸化物ライナーの形成が更に含まれている（７）記載のプロセス。
（９）前記酸化物ライナーの形成には、前記除去に先立っての前記酸化物ライナーの形成が含まれている（８）記載のプロセス。
（１０）除去には、前記パターニングされたハードマスク層上部の、約３ｎｍから約２４ｎｍの範囲の厚さの除去が含まれている（１）記載のプロセス。
（１１）半導体基板の上に位置するパターニングされたハードマスク層を通してプラズマエッチングを行い、前記ハードマスク層上に変性層を形成する工程と、
前記変性層に対してポストプラズマ洗浄プロセスを行い、前記変性層の少なくとも実質的な部分を除去する工程と
を含んでいる、半導体基板へ絶縁溝を形成する工程と、
前記基板上および基板内、かつ前記絶縁溝間に、トランジスタ構造物を形成する工程と、
前記トランジスタ構造物を相互接続して動作可能な集積回路を形成し、前記トランジスタ構造物の上に位置する誘電体層内へ相互接続を形成する工程と
を備える、集積回路を製造するプロセス。
（１２）前記除去には、前記変性層に対して等方性エッチングを行う工程が含まれている（１１）記載のプロセス。
（１３）前記等方性エッチングには、燐酸が含まれている（１２）記載のプロセス。
（１４）プラズマエッチングには、シリコンまたは窒素を備えるパターニングされたハードマスクを通してのエッチングが含まれている（１１）記載のプロセス。
（１５）前記プラズマエッチングに先立って、前記パターニングされたハードマスクからのフォトレジスト層の除去が更に含まれている（１１）記載のプロセス。
（１６）除去には、前記変性層全ての除去で、それによる、変性されていないハードマスク層の取り残しが含まれている（１１）記載のプロセス。
（１７）前記溝への酸化物ライナーの形成が更に含まれている（１１）記載のプロセス。
（１８）前記酸化物ライナーの形成には、前記除去に先立っての前記酸化物ライナーの形成が含まれている（１７）記載のプロセス。
（１９）露呈には、前記パターニングされたハードマスク層上部の、約３ｎｍから約２４ｎｍの範囲の厚さの除去が含まれている（１１）記載のプロセス。
（２０）トランジスタ構造物の形成には、前記半導体基板上へのゲートの形成と、前記基板内へのウェルおよびソース／ドレイン領域の形成とが含まれている（１１）記載のプロセス。
（２１）半導体基板２２５の上に位置するパターニングされたハードマスク層２１０を通してプラズマエッチング２５０を行い、ハードマスク層２１０上に変性層２１０ａを形成する工程と、変性層２１０ａに対してポストプラズマ洗浄プロセスを行うことにより、変性層２１０ａの少なくとも実質的な部分を除去する工程とを含む、半導体装置を製造するプロセスを備える半導体装置を製造するプロセスが、本発明により提供される。
【図面の簡単な説明】
【００２６】
【図１】通常の灰化後洗浄処理およびそれに続く高密度プラズマ酸化物蒸着の後の半導体基板上に位置するハードマスク欠陥の写真である。
【図２Ａ】本発明によって提供される半導体構造物の、種々の製造段階の１つを示す断面図である。
【図２Ｂ】本発明によって提供される半導体構造物の、種々の製造段階の１つを示す断面図である。
【図２Ｃ】本発明によって提供される半導体構造物の、種々の製造段階の１つを示す断面図である。
【図２Ｄ】本発明によって提供される半導体構造物の、種々の製造段階の１つを示す断面図である。
【図２Ｅ】本発明によって提供される半導体構造物の、種々の製造段階の１つを示す断面図である。
【図２Ｆ】本発明によって提供される半導体構造物の、種々の製造段階の１つを示す断面図である。
【図２Ｇ】本発明によって提供される半導体構造物の、種々の製造段階の１つを示す断面図である。
【図３】ハードマスクおよびパッド酸化膜を取り除いて分離溝の形成が完了した後の、図２の装置の断面図である。
【図４】欠陥数対取り除かれた変性ハードマスクの量、ポストＳＴＩ充填、を示すグラフである。
【図５】本発明を用いずに製作されたウェハの、本発明を用いて製作されたウェハとの欠陥比較グラフである。
【図６】本発明により製作された集積回路の断面図である。
【符号の説明】
【００２７】
１１０  欠陥
１２０  ＳＴＩ構造物
１３０  分離酸化物蒸着物
２１０  ハードマスク層
２１０ａ  変性層
２１５  フォトレジスト層
２１５ａ  薄い層
２２０  パッド酸化膜
２２０ａ  薄いパッド酸化膜領域
２２５  半導体基板
２３５  開口
２４０  ハードマスクエッチング
２４５  ガイド開口
２５０  プラズマエッチング
２５５  溝
２６０  酸化物ライナー
２６５  誘電体材料
６００  集積回路
６０５  トランジスタ
６１０  ゲート
６１５  ソース／ドレイン
６２０  ウェル
６２５  絶縁構造物
６３５  相互接続構造物
【図１】
2005129946.tif 000003
【図２Ａ】
2005129946.tif 000004
【図２Ｂ】
2005129946.tif 000005
【図２Ｃ】
2005129946.tif 000006
【図２Ｄ】
2005129946.tif 000007
【図２Ｅ】
2005129946.tif 000008
【図２Ｆ】
2005129946.tif 000009
【図３】
2005129946.tif 000010
【図４】
2005129946.tif 000011
【図５】
2005129946.tif 000012
【図６】
2005129946.tif 000013
【図２Ｇ】
2005129946.tif 000014