(57)【要約】【課題】  マスクＲＯＭにおいて、読み出しデータの極性に応じてセンスノードおよび、ビット線へのプリチャージ経路を切り替えることで、貫通電流を削減するとともに高速アクセスを可能にする半導体記憶装置を提供する。【解決手段】  メモリセルアレイ１と、コラムアドレスデコーダ７と、選択されたメモリセルに接続されるビット線４の変化を増幅するためのセンスアンプ８と、ビット線４およびセンスアンプ８の入力端子を充電するためのプリチャージ回路１７とを備え、プリチャージ回路１７は、電源電圧とセンスアンプ８の入力端子の間に挿入された第１のスイッチ手段と、コラムアドレスデコーダ７とセンスアンプ８の入力端子の間に挿入された第２のスイッチ手段を有する。【選択図】  図１
2005222606.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路とを備え、
前記第１のプリチャージ回路は、電源電圧と前記第１のセンスアンプの入力端子の間に挿入された第１のスイッチ手段と、前記第１の列アドレスデコーダと前記第１のセンスアンプの入力端子の間に挿入された第２のスイッチ手段を有し、
前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、前記第１のセンスアンプがしきい値を超えたとき、前記第２のスイッチ手段は導通から非導通へ切り換え、前記第１のスイッチ手段は非導通から導通に切り換えるように制御するとともに、前記プリチャージの開始で前記第１のセンスアンプが前記しきい値を超えないとき前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子へのプリチャージを停止することを特徴とする半導体記憶装置。
【請求項２】
第１のスイッチ手段は、Ｐチャンネル型ＭＯＳトランジスタで構成され、ソース電極が電源電圧Ｖｄｄに、ドレイン電極が第１のセンスアンプの入力端子に、ゲート電極が第１のセンスアンプの出力端子に接続されており、第１のセンスアンプの入力端子がＨレベル、すなわち出力端子がＬレベルである場合に導通状態となり、前記第１のセンスアンプの入力端子と前記電源電圧Ｖｄｄを接続し、前記第１のセンスアンプの入力端子が Ｌレベル、すなわち出力端子がＨレベルである場合に非導通状態となり、前記センスアンプの入力端子と前記電源電圧Ｖｄｄを切断する請求項１記載の半導体記憶装置。
【請求項３】
第２のスイッチ手段は、Ｎチャンネル型ＭＯＳトランジスタで構成され、ソース電極が第１の列アドレスデコーダに接続され、ドレイン電極が第１のセンスアンプの入力端子に接続され、ゲート電極が前記第１のセンスアンプの出力端子に接続されており、前記第１のセンスアンプの入力端子がＨレベル、すなわち前記第１のセンスアンプの出力端子がＬレベルにある場合に非導通状態となり、前記第１のセンスアンプの入力端子と前記第１の列アドレスデコーダ間の接続を遮断し、前記第１のセンスアンプの入力端子がＬレベル、すなわち前記第１のセンスアンプの出力端子がＨレベルにある場合に導通状態となり、前記第１のセンスアンプの入力端子と前記第１の列アドレスデコーダを接続する請求項１記載の半導体記憶装置。
【請求項４】
第１のプリチャージ信号は、任意のタイミングにて任意のパルス幅を持つワンショットパルス信号である請求項１記載の半導体記憶装置。
【請求項５】
第１のプリチャージ信号は、任意のクロック信号に同期して活性化した後、第１のセンスアンプの入力端子およびビット線を充電し、そのレベルが前記第１のセンスアンプでＨと認識できる時間を想定して非活性化する請求項１または請求項４記載の半導体記憶装置。
【請求項６】
第１のプリチャージ信号の起動タイミングは、行アドレスが確定し、ワード線が活性化した後である請求項１、請求項４または請求項５記載の半導体記憶装置。
【請求項７】
第１のプリチャージ信号は、列アドレス選択信号に同期して生成する、ワンショットパルス信号である請求項１、請求項４または請求項５記載の半導体記憶装置。
【請求項８】
第１のプリチャージ信号のパルス幅は、第１のセンスアンプと全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される請求項１、請求項４または請求項５記載の半導体記憶装置。
【請求項９】
第１および第２のプリチャージ信号を生成するクロック信号は、制御クロック信号とは別に、半導体記憶装置に入力される外部信号である請求項１、請求項４または請求項５記載の半導体記憶装置。
【請求項１０】
第２のプリチャージ信号は、非活性化状態にある場合に、前記第１のセンスアンプの入力端子を接地電位 に固定し、活性化状態にある場合に、前記第１のセンスアンプの入力端子を、接地電位から切り離す請求項１、請求項４または請求項５記載の半導体記憶装置。
【請求項１１】
第２のプリチャージ信号は、列アドレスデコード信号を一定時間遅延させて生成させる請求項１、請求項４または請求項５記載の半導体記憶装置。
【請求項１２】
第１のプリチャージ制御回路の電流駆動能力は、第２のスイッチ手段、第１の列アドレスデコーダ、ビット線およびメモリセルを介した電流能力と等しいか、または小さくなるよう設計されている請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項１３】
第１のスイッチ手段の電流駆動能力は、第１のプリチャージ制御回路の電流駆動能力より大きくなるように設計されている請求項１、請求項２または請求項３記載の半導体記憶装置。
【請求項１４】
複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第２のプリチャージ制御回路と、前記第２のプリチャージ制御回路を制御するための第３のプリチャージ信号を生成する第２のプリチャージ信号発生回路を備え、
前記第１のプリチャージ回路は、電源電圧と前記第１のセンスアンプの入力端子の間に挿入された第１のスイッチ手段と、前記第１の列アドレスデコーダと前記第１のセンスアンプの入力端子の間に挿入された第２のスイッチ手段を有し、
前記第２のプリチャージ制御回路は、前記第３のプリチャージ信号により前記第１のセンスアンプの入力端子を充電することにより前記プリチャージを開始し、前記第３のプリチャージ信号の停止により前記第１のセンスアンプの前記入力端子をＬレベルにするものであり、
前記第１のセンスアンプがしきい値を超えたとき、前記第２のスイッチ手段は導通から非導通へ切り換え、前記第１のスイッチ手段は非導通から導通に切り換えるように制御することを特徴とする半導体記憶装置。
【請求項１５】
第２のプリチャージ制御回路の電流駆動能力は、第１のスイッチ手段の電流駆動能力より十分小さくなるように設計されている請求項１４記載の半導体記憶装置。
【請求項１６】
複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、前記第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第２のプリチャージ回路と、前記第２のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路を備え、
前記第２のプリチャージ回路は、電源電圧と前記第１のセンスアンプの入力端子の間に挿入された第３のスイッチ手段を有し、
前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子にプリチャージすることにより前記プリチャージを開始し、前記第１のセンスアンプがしきい値を超えたとき、前記第３のスイッチ手段が導通から非導通へ切り換えるように制御するとともに、前記プリチャージの開始で前記第１のセンスアンプが前記しきい値を超えないとき前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子へのプリチャージを停止することを特徴とする半導体記憶装置。
【請求項１７】
第３のスイッチ手段は、Ｐチャンネル型ＭＯＳトランジスタで構成され、ソース電極が電源電圧に、ドレイン電極が第１のセンスアンプの入力端子に、ゲート電極が前記第１のセンスアンプの出力端子に接続されており、前記第１のセンスアンプの入力端子がＨレベル、すなわち出力端子がＬレベルである場合に導通状態となり、前記第１のセンスアンプの入力端子と前記電源電圧を接続し、前記第１のセンスアンプの入力端子がＬレベル、すなわち出力端子がＨレベルである場合に非導通状態となり、前記センスアンプの入力端子と電源電圧を切断する請求項１６記載の半導体記憶装置。
【請求項１８】
複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第３のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第２のプリチャージ制御回路と、前記第２のプリチャージ制御回路を制御するための第３のプリチャージ信号を生成する第２のプリチャージ信号発生回路とを備え、
前記第３のプリチャージ回路は、前記第１のセンスアンプの入力端子と前記列アドレスデコード回路との間に挿入された第４のスイッチ手段を有し、
前記第２のプリチャージ制御回路は前記第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、前記第１のセンスアンプがしきい値を超えたとき、前記第４のスイッチ手段を導通から非導通へ切り換えることを特徴とする半導体記憶装置。
【請求項１９】
第４のスイッチ手段は、センスアンプの入力端子がＨレベル、すなわち前記センスアンプの出力端子がＬレベルの場合に非導通状態となり、前記第１のセンスアンプの入力端子と前記列アドレスデコード回路との接続を遮断し、前記センスアンプの入力端子がＬレベル、すなわち前記センスアンプの出力端子がＨレベルの場合に導通状態となり、前記第１のセンスアンプの入力端子と前記列アドレスデコード回路とを接続する請求項１８記載の半導体記憶装置。
【請求項２０】
複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および、前記第１のセンスアンプの入力端子を充電するための第４のプリチャージ回路と、前記第４のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する、第１のプリチャージ信号発生回路と、前記列アドレスデコード信号を前記第１の列アドレスデコーダに供給する第５のスイッチ手段とを備え、
前記第４のプリチャージ回路は、電源電圧と前記第１のセンスアンプの入力端子の間に挿入された第６のスイッチ手段を有し、
前記第１のプリチャージ制御回路は前記第１のセンスアンプの入力端子にプリチャージすることにより前記プリチャージを開始し、前記第１のセンスアンプがしきい値を超えたとき、前記第６のスイッチ手段を導通するとともに前記第５のスイッチ手段を非導通にすることを特徴とする半導体記憶装置。
【請求項２１】
列アドレスデコード信号を第１の列アドレスデコーダに供給する第５のスイッチ手段は、第１のセンスアンプの出力のレベルによって接続または切断する請求項２０記載の半導体記憶装置。
【請求項２２】
第５のスイッチ手段は、メモリセルから読み出されたデータが０である場合に、列アドレスデコード信号を第１の列アドレスデコーダに供給させ、前記メモリセルから読み出されたデータが１の場合には、前記列アドレスデコード信号から前記第１の列アドレスデコーダを切断し、前記第１の列アドレスデコーダの前記列アドレスデコード信号の入力を接地電位に短絡する請求項２０または請求項２１記載の半導体記憶装置。
【請求項２３】
第１のプリチャージ制御回路の電流駆動能力は、第１の列アドレスデコーダ、ビット線およびメモリセルを介した電流能力と等しい、または小さくなるように設計されている請求項２０または請求項２１記載の半導体記憶装置。
【請求項２４】
複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第２の列アドレスデコーダと、この第２の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続される前記ビット線の変化を増幅するための第１のセンスアンプと、前記ビット線および前記第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路とを備え、前記第２の列アドレスデコーダは、第７および第８のスイッチ手段が並列に接続されて構成されていることを特徴とする半導体記憶装置。
【請求項２５】
第２の列アドレスデコーダを構成する第７のスイッチ手段は、Ｎチャンネル型ＭＯＳトランジスタであり、第８のスイッチ手段はＰチャンネル型ＭＯＳトランジスタである請求項２４記載の半導体記憶装置。
【請求項２６】
第７のスイッチ手段は列アドレスデコード信号にて制御され、第８のスイッチ手段は、列アドレスデコード信号に対して相補極性をもつ列アドレスデコード信号にて制御される請求項２４または請求項２５記載の半導体記憶装置。
【請求項２７】
複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、前記第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続される前記ビット線の変化を増幅するための第２のセンスアンプと、前記ビット線および前記第２のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路と、第１のセンスアンプ制御回路とを備え、
前記第２のセンスアンプは、前記第１のセンスアンプ制御回路により切り替わる第１のスイッチングレベルと第２のスイッチングレベルを有することを特徴とする半導体記憶装置。
【請求項２８】
第２のセンスアンプは、第１のインバータと、前記第１のインバータの出力と接地電位の間に挿入された第９のスイッチ手段と、前記第１のインバータの入力と前記第１のセンスアンプ制御回路の出力とを入力する第１のＮＡＮＤ回路と、前記第１のＮＡＮＤ回路の出力と、前記第９のスイッチ手段の制御入力間に挿入された第２のインバータによって構成される請求項２７記載の半導体記憶装置。
【請求項２９】
第９のスイッチ手段はＮチャンネル型ＭＯＳトランジスタである請求項２７または請求項２８記載の半導体記憶装置。
【請求項３０】
第２のセンスアンプの第１のスイッチングレベルは、第１のインバータにおけるＰチャンネル型ＭＯＳトランジスタの電流能力と、Ｎチャンネル型ＭＯＳトランジスタの電流能力の比によって決まり、第２のセンスアンプの第２のスイッチングレベルは、第１のインバータにおけるＰチャンネル型ＭＯＳトランジスタの電流能力と、第９のスイッチ手段の電流能力および第１のインバータのＮチャンネル型ＭＯＳトランジスタの電流能力の総和の比によって決まる請求項２７、請求項２８または請求項２９記載の半導体記憶装置。
【請求項３１】
第２のセンスアンプの第１のスイッチングレベルは、第２のスイッチングレベルより高く、第２のスイッチングレベルは、０データを読み出すときのセンスノードレベルより高くなるように設計されている請求項２７、請求項２８または請求項３０記載の半導体記憶装置。
【請求項３２】
第２のセンスアンプは、読み出しデータの判定を開始する際に第１のスイッチングレベルであり、主に０データ読み出しを判定し、第１のセンスアンプ制御回路にて、第２のスイッチングレベルに変化した後、１データ読み出しを判定することで、１データ読み出し判定を高速に行う請求項２７、請求項２８または請求項３０記載の半導体記憶装置。
【請求項３３】
第１のセンスアンプ制御回路による、第２のセンスアンプの第１および第２のスイッチングレベル切り替えタイミングは、第１および第２のプリチャージ信号を一定時間遅延させて生成したものである請求項２７、請求項２８または請求項３０記載の半導体記憶装置。
【請求項３４】
第１のセンスアンプ制御回路による、第２のセンスアンプの第１および第２のスイッチングレベル切り替えタイミングは、前記第２のセンスアンプと全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される請求項２７、請求項２８または請求項３０に記載の半導体記憶装置。
【請求項３５】
複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、前記メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、前記メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、前記列アドレスデコード信号を受けて前記ビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダにより前記メモリセルアレイの選択されたメモリセルに接続される前記ビット線の変化を増幅するための第２のセンスアンプと、前記ビット線および前記第２のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、前記第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、前記第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路と、第１のフューズボックス回路を備え、
前記第２のセンスアンプは第１のスイッチングレベルと第２のスイッチングレベルを有し、前記第１のフューズボックス回路にて前記第１と第２のスイッチングレベルが切り替えられることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に低消費電力で高速データ読み出しを行う半導体記憶装置に関するものである。
【背景技術】
【０００２】
マスクＲＯＭなどの不揮発性メモリの読み出しを高速に行うために、メモリセルに記憶されたデータを読み出す前にビット線のプリチャージを行う。ここで低消費電力化を図るため、列アドレスデコーダによって選択された1ビット線のみ、選択的にプリチャージを行う。
【０００３】
図２１は、従来のマスクＲＯＭをブロック図で示したものである。１は複数のＮチャンネル型ＭＯＳトランジスタで構成されたメモリセルアレイ、２はメモリセル、３はワード線、４はビット線である。５は入力バッファであり、マスクＲＯＭ外部から入力されたアドレスや制御信号の波形整形を行い、マスクＲＯＭ内部に伝える。６はロウデコーダでありメモリセルアレイ１の行方向を選択する。７はコラムデコーダであり、メモリセルアレイ１の列方向を選択する。８はセンスアンプであり、コラムデコーダ７を介してビット線４と接続されている。９はデータ出力バッファであり、センスアンプ８にて増幅されたメモリセル２から読み出されたデータを、マスクＲＯＭ外部に伝達する。１０はプリチャージ回路であり、ビット線４のうち、コラムデコーダ７にて選択された１ビット線のみプリチャージを行う。１１はプリチャージ制御回路であり、センスアンプ８の出力に応じてプリチャージ回路１０を制御し、プリチャージの強さや期間を可変する。１２はプリチャージ信号発生回路、１３はプリチャージ信号であり、外部入力アドレスにて選択されたプリチャージ制御回路１１を活性化し、ビット線４の選択プリチャージを実現する。
【０００４】
メモリセルアレイ１は、ワード線３とビット線４の交点にメモリセル２を配置しており、メモリセル２におけるソース端子が接地電位に、ゲート端子がワード線３に接続されている。ここで該ドレイン端子がビット線４に接続されている場合に「０」を、該ドレイン端子がビット線に接続されていない場合に「１」を記憶する。
【０００５】
次に図２２、図２３を参照しながら、図２１の動作を説明する。図２２は従来のマスクＲＯＭのセンスアンプ回路の概略図であり、図２３はその動作波形の概略図である（特許文献１参照）。図２２は、１６コラム選択の場合を示している。図２２において、ビット線ＢＬ０〜ＢＬ１５は、リセット信号として働くコラムアドレス選択信号の相補信号ＮＣＡ０〜ＮＣＡ１５にて駆動される、リセット用Ｎチャンネル型ＭＯＳトランジスタＭＲ０〜ＭＲ１５を介してそれぞれ接地電源Ｖｓｓに接続されるとともに、コラムアドレス選択回路兼プリチャージトランスファを形成するＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５を介して、センスアンプ８の入力端子であるセンスノードＳＯＵＴに接続されている。
【０００６】
またメモリセルトランジスタＭＣ０〜ＭＣ１５は、ビット線ＢＬ０〜ＢＬ１５と接地電源Ｖｓｓの間に挿入され、ゲート端子にはワード線ＷＬが接続されている。ここで、メモリセルトランジスタＭＣ０〜ＭＣ１５において、ドレイン端子がビット線ＢＬ０〜ＢＬ１５に接続されているもの（図中ＭＣ０、２、１５）はデータ「０」が記憶されており、ドレイン端子がビット線ＢＬ０〜ＢＬ１５に接続されていないもの（図中ＭＣ１）はデータ「１」が記憶されていることになる。
【０００７】
記憶するデータの極性は、半導体製造工程にてプログラムされる。
【０００８】
センスノードＳＯＵＴは、プリチャージ信号ＰＵで駆動されるＰチャンネル型ＭＯＳトランジスタＭＰ１を介して電源Ｖｄｄに接続されるとともに、プリチャージ信号ＰＵで駆動されるＰチャンネル型ＭＯＳトランジスタＭＰ２と、センスアンプ８の出力であるＮＯＵＴで駆動される、Ｎチャンネル型ＭＯＳトランジスタＭＮ２との縦型接続回路の直列接続を介して、電源電圧Ｖｄｄに接続されている。上記のトランジスタＭＴ０〜ＭＴ１５が、図２１におけるコラムデコーダ７に対応し、トランジスタＭＰ１、ＭＰ２がプリチャージ回路１０に対応し、トランジスタＭＮ２がプリチャージ制御回路１１に対応する。
【０００９】
ここで各部信号波形を図２３に示す。なおセンスノードＳＯＵＴ、ＮＯＵＴ、ビット線ＢＬそれぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを“Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図２３に示すタイミング動作(Ｔ１〜Ｔ６)を説明する。
【００１０】
Ｔ１は初期状態である。コラムアドレス選択信号ＣＡ０〜ＣＡ１５の全てが"Ｌ"レベル、リセット信号ＮＣＡ０〜ＮＣＡ１５の全てが“Ｈ"レベルなので、ビット線ＢＬ０〜ＢＬ１５の全ては"Ｌ"レベルに固定されており、ＮＯＵＴは"Ｈ"レベルとなっている。
【００１１】
Ｔ２はアクセス開始である。ロウアドレスにて１本のワード線ＷＬが選択され、活性化状態（ ＝"Ｈ"レベル） となる。任意の時間差を持ってプリチャージ信号ＰＵが"Ｌ"レベルになり、プリチャージが準備される。ここでコラム選択信号ＣＡ０〜１５のうちどれか１本が選択されて"Ｈ"レベルとなり、同時に、相補的に対応するリセット信号ＮＣＡ０〜ＮＣＡ１５のうちどれか１本が"Ｌ"レベルとなると、１本のビット線ＢＬを選択し、センスノードＳＯＵＴへのプリチャージが開始される。ここでトランジスタＭＮ２は導通状態にある。ビット線ＢＬへのプリチャージが、複数のセルトランジスタ１の拡散容量などによる負荷や、ビット線ＢＬ自体の配線負荷のために比較的ゆっくりであるのに対し、センスノードＳＯＵＴの負荷は比較的軽いため、センスノードＳＯＵＴは、トランジスタＭＰ１、ＭＰ２により急速にプリチャージされる。
【００１２】
Ｔ３でトランジスタＭＮ２が非導通状態になる。センスノードＳＯＵＴの電位上昇により、トランジスタＭＮ２のゲート・ソース端子間電位差が下がり、トランジスタＭＮ２は非導通状態となる。このためトランジスタＭＰ２によるプリチャージが弱まり、センスノードＳＯＵＴの電位上昇が遅くなる。またここで、トランジスタＭＰ１の電流能力は、トランジスタＭＰ２の電流能力より低く設計してあるので、総合的なプリチャージ能力も弱くなる。
【００１３】
Ｔ４はセンス動作開始である。ビット線ＢＬの電位上昇により、トランジスタＭＴのゲート・ソース端子間電位差が下がり、コンダクタンスの低い状態になる。ここでメモリセルトランジスタに記憶されているデータが「１」(即ちＢＬ１が選択された)場合、ビット線ＢＬ１の電位上昇は早い。このためトランジスタＭＴ１のゲート・ソース端子間電位差は特に低くなり、センスノードＳＯＵＴの電位は急速に上昇する。
【００１４】
次にメモリセルトランジスタに記憶されているデータが「０」(即ち、ＢＬ０が選択された)場合、ビット線ＢＬ０の電位がメモリセルトランジスタを介して接地電源Ｖｓｓ側に引きずられるので、センスノードＳＯＵＴの電位はトランジスタＭＰ１、ＭＴ０および、メモリセルトランジスタ２のコンダクタンス比で決まるレベルまでしか上がらない。これにより、データが「０」の場合と「１」の場合とで、センスノードＳＯＵＴの電位差が確定する。
【００１５】
Ｔ５はセンス動作完了である。データ「１」でのセンスノードＳＯＵＴの電位がセンスアンプ８のしきい値を超えると、ＮＯＵＴが"Ｈ"レベルから"Ｌ"レベルに反転する。逆にデータ「０」の場合は、センスノードＳＯＵＴの電位はセンスアンプ８のしきい値を超えないように設計してあるので、ＮＯＵＴは反転せず"Ｈ"のままとなる。これによりＮＯＵＴの値が確定する。
【００１６】
Ｔ６はアクセス終了である。ワード線ＷＬを"Ｌ"レベルに戻して非活性化状態にする。同時にプリチャージ信号ＰＵが"Ｈ"レベルとなり、センスノードＳＯＵＴに対するプリチャージは停止する。次にコラムアドレス選択信号ＣＡおよび、リセット信号ＮＣＡも、それぞれ非活性化状態になり、 コラムアドレス選択信号ＣＡ＝"Ｌ"レベル、リセット信号ＮＣＡ＝"Ｈ"レベルとなるので、選択されていたビット線ＢＬは"Ｌ"レベルにリセットされる。
【００１７】
以上のように従来の半導体記憶装置では、プリチャージの初期段階でセンスノードＳＯＵＴを急速に充電し、その後プリチャージを弱くしてデータ「０」、「１」の判別を可能としている。またＴ１〜Ｔ６の一連の動作により、特に低電源電圧下でのマスクＲＯＭに記憶されたデータの高速読み出しが可能となる。
【特許文献１】特開２０００−１９５２８６号公報（第４頁、第１１図および第１２図）
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従来例では、読み出されたデータが「０」である場合、電源電圧Ｖｄｄと接地電源Ｖｓｓの間に挿入されたトランジスタＭＰ２、ＭＴ０〜１５、メモリルトランジスタ２を介して貫通電流が発生するので、低消費電力化が根本的に困難である。
【００１９】
また、この貫通電流に起因して、センスノードＳＯＵＴの電位は「浮いた」状態となる。特にプロセスの微細化(トランジスタのゲート長の細線化)が進むにつれ、メモリセルトランジスタ２がターンオフしているにもかかわらず発生する、電流の漏れ(オフリーク電流)が増大する。そのため、プリチャージトランジスタである、Ｐチャンネル型ＭＯＳトランジスタＭＰ１、ＭＰ２の電流駆動能力はある程度大きくなければならず、センスノードＳＯＵＴの電位はますます「高く」なってしまう。
【００２０】
トランジスタの製造ばらつきなども考慮し、センスアンプ８のしきい値は「高め」に設定することで、データ「０」をデータ「１」と誤判定することを避けるのが一般的である。
【００２１】
しかし逆に、読み出しデータが「１」である場合、先に説明したようにセンスアンプ８のしきい値が「高め」に設計してあるので、ビット線ＢＬ０の負荷が重い（メモリセルアレイ１の構成が、ビット線ＢＬ方向に長い場合や、ビット線ＢＬ０に多数のメモリセル２が接続されている場合など）場合、センスノードＳＯＵＴの電位上昇が非常にゆっくりとなる。その結果、センスアンプ８がデータ「１」を判定するまでの時間、すなわち「１」データ読み出し時間（ｔＡＣ）が極めて遅くなるという課題がある。
【００２２】
したがって、この発明の目的は、貫通電流を削減するとともに高速アクセスを可能にする半導体記憶装置を提供することである。
【課題を解決するための手段】
【００２３】
上記の目的を達成するために、請求項１記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路とを備え、
第１のプリチャージ回路は、電源電圧と第１のセンスアンプの入力端子の間に挿入された第１のスイッチ手段と、第１の列アドレスデコーダと第１のセンスアンプの入力端子の間に挿入された第２のスイッチ手段を有し、
第１のプリチャージ制御回路は第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、第１のセンスアンプがしきい値を超えたとき、第２のスイッチ手段は導通から非導通へ切り換え、第１のスイッチ手段は非導通から導通に切り換えるように制御するとともに、プリチャージの開始で第１のセンスアンプがしきい値を超えないとき第１のプリチャージ制御回路は第１のセンスアンプの入力端子へのプリチャージを停止することを特徴とするものである。
【００２４】
上記構成において、第１のスイッチ手段は、Ｐチャンネル型ＭＯＳトランジスタで構成され、ソース電極が電源電圧Ｖｄｄに、ドレイン電極が第１のセンスアンプの入力端子に、ゲート電極が第１のセンスアンプの出力端子に接続されており、第１のセンスアンプの入力端子がＨレベル、すなわち出力端子がＬレベルである場合に導通状態となり、第１のセンスアンプの入力端子と電源電圧Ｖｄｄを接続し、第１のセンスアンプの入力端子が Ｌレベル、すなわち出力端子がＨレベルである場合に非導通状態となり、センスアンプの入力端子と電源電圧Ｖｄｄを切断する。
【００２５】
上記構成において、第２のスイッチ手段は、Ｎチャンネル型ＭＯＳトランジスタで構成され、ソース電極が第１の列アドレスデコーダに接続され、ドレイン電極が第１のセンスアンプの入力端子に接続され、ゲート電極が第１のセンスアンプの出力端子に接続されており、第１のセンスアンプの入力端子がＨレベル、すなわち第１のセンスアンプの出力端子がＬレベルにある場合に非導通状態となり、第１のセンスアンプの入力端子と第１の列アドレスデコーダ間の接続を遮断し、第１のセンスアンプの入力端子がＬレベル、すなわち第１のセンスアンプの出力端子がＨレベルにある場合に導通状態となり、第１のセンスアンプの入力端子と第１の列アドレスデコーダを接続する。
【００２６】
上記構成において、第１のプリチャージ信号は、任意のタイミングにて任意のパルス幅を持つワンショットパルス信号である。
【００２７】
上記構成において、第１のプリチャージ信号は、任意のクロック信号に同期して活性化した後、第１のセンスアンプの入力端子およびビット線を充電し、そのレベルが第１のセンスアンプでＨと認識できる時間を想定して非活性化する。
【００２８】
上記構成において、第１のプリチャージ信号の起動タイミングは、行アドレスが確定し、ワード線が活性化した後である。
【００２９】
上記構成において、第１のプリチャージ信号は、列アドレス選択信号に同期して生成する、ワンショットパルス信号である。
【００３０】
上記構成において、第１のプリチャージ信号のパルス幅は、第１のセンスアンプと全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される。
【００３１】
上記構成において、第１および第２のプリチャージ信号を生成するクロック信号は、制御クロック信号とは別に、半導体記憶装置に入力される外部信号である。
【００３２】
上記構成において、第２のプリチャージ信号は、非活性化状態にある場合に、第１のセンスアンプの入力端子を接地電位 に固定し、活性化状態にある場合に、第１のセンスアンプの入力端子を、接地電位から切り離す。
【００３３】
上記構成において、第２のプリチャージ信号は、列アドレスデコード信号を一定時間遅延させて生成させる。
【００３４】
上記構成において、第１のプリチャージ制御回路の電流駆動能力は、第２のスイッチ手段、第１の列アドレスデコーダ、ビット線およびメモリセルを介した電流能力と等しいか、または小さくなるよう設計されている。
【００３５】
上記構成において、第１のスイッチ手段の電流駆動能力は、第１のプリチャージ制御回路の電流駆動能力より大きくなるように設計されている。
【００３６】
請求項１４記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第２のプリチャージ制御回路と、第２のプリチャージ制御回路を制御するための第３のプリチャージ信号を生成する第２のプリチャージ信号発生回路を備え、
第１のプリチャージ回路は、電源電圧と第１のセンスアンプの入力端子の間に挿入された第１のスイッチ手段と、第１の列アドレスデコーダと第１のセンスアンプの入力端子の間に挿入された第２のスイッチ手段を有し、
第２のプリチャージ制御回路は、第３のプリチャージ信号により第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、第３のプリチャージ信号の停止により第１のセンスアンプの入力端子をＬレベルにするものであり、
第１のセンスアンプがしきい値を超えたとき、第２のスイッチ手段は導通から非導通へ切り換え、第１のスイッチ手段は非導通から導通に切り換えるように制御することを特徴とするものである。
【００３７】
上記構成において、第２のプリチャージ制御回路の電流駆動能力は、第１のスイッチ手段の電流駆動能力より十分小さくなるように設計されている。
【００３８】
請求項１６記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第２のプリチャージ回路と、第２のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路を備え、
第２のプリチャージ回路は、電源電圧と第１のセンスアンプの入力端子の間に挿入された第３のスイッチ手段を有し、
第１のプリチャージ制御回路は第１のセンスアンプの入力端子にプリチャージすることによりプリチャージを開始し、第１のセンスアンプがしきい値を超えたとき、第３のスイッチ手段が導通から非導通へ切り換えるように制御するとともに、プリチャージの開始で第１のセンスアンプがしきい値を超えないとき第１のプリチャージ制御回路は第１のセンスアンプの入力端子へのプリチャージを停止することを特徴とするものである。
【００３９】
上記構成において、第３のスイッチ手段は、Ｐチャンネル型ＭＯＳトランジスタで構成され、ソース電極が電源電圧に、ドレイン電極が第１のセンスアンプの入力端子に、ゲート電極が第１のセンスアンプの出力端子に接続されており、第１のセンスアンプの入力端子がＨレベル、すなわち出力端子がＬレベルである場合に導通状態となり、第１のセンスアンプの入力端子と電源電圧を接続し、第１のセンスアンプの入力端子がＬレベル、すなわち出力端子がＨレベルである場合に非導通状態となり、センスアンプの入力端子と電源電圧を切断する。
【００４０】
請求項１８記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第３のプリチャージ回路と、第１のプリチャージ回路を制御するための第２のプリチャージ制御回路と、第２のプリチャージ制御回路を制御するための第３のプリチャージ信号を生成する第２のプリチャージ信号発生回路とを備え、
第３のプリチャージ回路は、第１のセンスアンプの入力端子と列アドレスデコード回路との間に挿入された第４のスイッチ手段を有し、
第２のプリチャージ制御回路は第１のセンスアンプの入力端子を充電することによりプリチャージを開始し、第１のセンスアンプがしきい値を超えたとき、第４のスイッチ手段を導通から非導通へ切り換えることを特徴とするものである。
【００４１】
上記構成において、第４のスイッチ手段は、センスアンプの入力端子がＨレベル、すなわちセンスアンプの出力端子がＬレベルの場合に非導通状態となり、第１のセンスアンプの入力端子と列アドレスデコード回路との接続を遮断し、センスアンプの入力端子がＬレベル、すなわちセンスアンプの出力端子がＨレベルの場合に導通状態となり、第１のセンスアンプの入力端子と列アドレスデコード回路とを接続するものである。
【００４２】
請求項２０記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および、第１のセンスアンプの入力端子を充電するための第４のプリチャージ回路と、第４のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する、第１のプリチャージ信号発生回路と、列アドレスデコード信号を第１の列アドレスデコーダに供給する第５のスイッチ手段とを備え、
第４のプリチャージ回路は、電源電圧と第１のセンスアンプの入力端子の間に挿入された第６のスイッチ手段を有し、
第１のプリチャージ制御回路は第１のセンスアンプの入力端子にプリチャージすることによりプリチャージを開始し、第１のセンスアンプがしきい値を超えたとき、第６のスイッチ手段を導通するとともに第５のスイッチ手段を非導通にすることを特徴とするものである。
【００４３】
上記構成において、列アドレスデコード信号を第１の列アドレスデコーダに供給する第５のスイッチ手段は、第１のセンスアンプの出力のレベルによって接続または切断するものである。
【００４４】
上記構成において、第５のスイッチ手段は、メモリセルから読み出されたデータが０である場合に、列アドレスデコード信号を第１の列アドレスデコーダに供給させ、メモリセルから読み出されたデータが１の場合には、列アドレスデコード信号から第１の列アドレスデコーダを切断し、第１の列アドレスデコーダの列アドレスデコード信号の入力を接地電位に短絡する。
【００４５】
上記構成において、第１のプリチャージ制御回路の電流駆動能力は、第１の列アドレスデコーダ、ビット線およびメモリセルを介した電流能力と等しい、または小さくなるように設計されている。
【００４６】
請求項２４記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第２の列アドレスデコーダと、この第２の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第１のセンスアンプと、ビット線および第１のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路とを備え、第２の列アドレスデコーダは、第７および第８のスイッチ手段が並列に接続されて構成されていることを特徴とするものである。
【００４７】
上記構成において、第２の列アドレスデコーダを構成する第７のスイッチ手段は、Ｎチャンネル型ＭＯＳトランジスタであり、第８のスイッチ手段はＰチャンネル型ＭＯＳトランジスタである。
【００４８】
上記構成において、第７のスイッチ手段は列アドレスデコード信号にて制御され、第８のスイッチ手段は、列アドレスデコード信号に対して相補極性をもつ列アドレスデコード信号にて制御される。
【００４９】
請求項２７記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第２のセンスアンプと、ビット線および第２のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路と、第１のセンスアンプ制御回路とを備え、
第２のセンスアンプは、第１のセンスアンプ制御回路により切り替わる第１のスイッチングレベルと第２のスイッチングレベルを有することを特徴とするものである。
【００５０】
上記構成において、第２のセンスアンプは、第１のインバータと、第１のインバータの出力と接地電位の間に挿入された第９のスイッチ手段と、第１のインバータの入力と第１のセンスアンプ制御回路の出力とを入力する第１のＮＡＮＤ回路と、第１のＮＡＮＤ回路の出力と、第９のスイッチ手段の制御入力間に挿入された第２のインバータによって構成される。
【００５１】
上記構成において、第９のスイッチ手段はＮチャンネル型ＭＯＳトランジスタである。
【００５２】
上記構成において、第２のセンスアンプの第１のスイッチングレベルは、第１のインバータにおけるＰチャンネル型ＭＯＳトランジスタの電流能力と、Ｎチャンネル型ＭＯＳトランジスタの電流能力の比によって決まり、第２のセンスアンプの第２のスイッチングレベルは、第１のインバータにおけるＰチャンネル型ＭＯＳトランジスタの電流能力と、第９のスイッチ手段の電流能力および第１のインバータのＮチャンネル型ＭＯＳトランジスタの電流能力の総和の比によって決まる。
【００５３】
上記構成において、第２のセンスアンプの第１のスイッチングレベルは、第２のスイッチングレベルより高く、第２のスイッチングレベルは、０データを読み出すときのセンスノードレベルより高くなるように設計されている。
【００５４】
上記構成において、第２のセンスアンプは、読み出しデータの判定を開始する際に第１のスイッチングレベルであり、主に０データ読み出しを判定し、第１のセンスアンプ制御回路にて、第２のスイッチングレベルに変化した後、１データ読み出しを判定することで、１データ読み出し判定を高速に行う。
【００５５】
上記構成において、第１のセンスアンプ制御回路による、第２のセンスアンプの第１および第２のスイッチングレベル切り替えタイミングは、第１および第２のプリチャージ信号を一定時間遅延させて生成したものである。
【００５６】
上記構成において、第１のセンスアンプ制御回路による、第２のセンスアンプの第１および第２のスイッチングレベル切り替えタイミングは、第２のセンスアンプと全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される。
【００５７】
請求項３５記載の発明の半導体記憶装置は、複数のメモリセルをマトリクス状に配置したメモリセルアレイと、行アドレス信号を取り込み、メモリセルアレイのゲート端子に接続されている列方向のワード線を選択するための行アドレスデコード信号を生成する第１のデコード回路と、列アドレス信号を取り込み、メモリセルアレイのドレイン端子に接続されている行方向のビット線を選択するための列アドレスデコード信号を生成する第２のデコード回路と、列アドレスデコード信号を受けてビット線を選択するための第１の列アドレスデコーダと、この第１の列アドレスデコーダによりメモリセルアレイの選択されたメモリセルに接続されるビット線の変化を増幅するための第２のセンスアンプと、ビット線および第２のセンスアンプの入力端子を充電するための第１のプリチャージ回路と、第１のプリチャージ回路を制御するための第１のプリチャージ制御回路と、第１のプリチャージ制御回路を制御するための第１および第２のプリチャージ信号を生成する第１のプリチャージ信号発生回路と、第１のフューズボックス回路を備え、
第２のセンスアンプは第１のスイッチングレベルと第２のスイッチングレベルを有し、第１のフューズボックス回路にて第１と第２のスイッチングレベルが切り替えられることを特徴とするものである。
【発明の効果】
【００５８】
請求項１記載の発明の半導体記憶装置によれば、メモリセルから読み出されたデータの論理値が「０」である場合、ビット線および、センスアンプの入力端子への電流供給を停止することで、センスアンプの判定レベルを充分引き下げ、センスアンプの増幅作用を確実なものとするとともに、貫通電流の低減を果たす。逆にメモリセルから読み出されたデータの論理値が「１」である場合、センスアンプの入力端子をビット線および、メモリセルから切り離すことで、センスアンプの確定速度を高速化し、高速アクセスを可能とする。
【００５９】
以上のように、読み出しデータの極性に応じてセンスノードおよび、ビット線へのプリチャージ経路を切り替えることで、貫通電流を削減するとともに高速アクセスを可能にする半導体記憶装置を容易に提供する。
【００６０】
請求項１４記載の発明によれば、センスアンプのスイッチングレベルを「低め」に設計できるので、データ「１」読み出しの高速化を実現する。また微小な貫通電流が発生するが、プリチャージ信号を１本に圧縮できるので、センスアンプ制御の簡略化、レイアウト面積の削減といった効果もある。
【００６１】
請求項１６記載の発明によれば、「０」データ読み出しの場合、例えばワンショットパルスであるプリチャージ信号にて、貫通電流の発生を抑え、低消費電力化を図ることができる。同時にセンスノードの電位〜０Ｖとなることにより、センスアンプのスイッチングレベルを「低め」に設計でき、データ「１」読み出しの高速化を実現する。第１および第２のプリチャージ信号を共通にし、プリチャージ信号を１本に圧縮することで、プリチャージ信号の制御を簡略化、省レイアウト面積化を図ることができる。
【００６２】
請求項１８記載の発明によれば、「１」データ読み出し時のメモリセルトランジスタにおけるオフリークの影響を無視することができるので、センスノードＳＯＵＴへのプリチャージ能力を絞ることが可能である。その結果「０」データ読み出し時の貫通電流を削減し、同時にセンスアンプの感度を上げることができ、高速アクセスを可能とする。またプリチャージ信号の制御を簡略化、省レイアウト面積化も実現することができる。
【００６３】
請求項２０記載の発明によれば、センスノードとビット線間に挿入される、Ｎチャンネル型ＭＯＳトランジスタ数を削減することにより、ビット線へのスムーズな電荷転送を可能にし、センスアンプにおける判定動作の高速化、安定化を図ることができる。
【００６４】
請求項２４記載の発明によれば、コラムアドレス選択回路兼プリチャージトランスファを「ＣＭＯＳスイッチ」にて構成することで、ビット線へのスムーズな電荷転送を可能にし、センスアンプにおける判定動作の高速化、安定化を図ることができる。
【００６５】
請求項２７記載の発明によれば、任意のタイミングを持ったセンスアンプ制御信号にてＮチャンネル型ＭＯＳトランジスタを制御し、センスアンプのスイッチングレベルを「高め」から「低め」に調整することで、「１」データ読み出し時間を短縮することが可能となる。センスアンプ制御信号のタイミングは、センスアンプ制御回路にて生成するだけでなく、コラムアドレス選択信号または、プリチャージ信号の遅延から生成してもよい。
【００６６】
請求項３５記載の発明によれば、センスアンプ制御信号は、フューズボックスなどにより、チップ製造工程にて"Ｈ"レベルか"Ｌ"レベルかに設定する「スイッチ信号」となっている。従ってセンスアンプのスイッチングレベルは、任意の電圧幅を持って調整可能となる。この時、センスアンプはセンスアンプのスイッチングレベルの調整幅に応じて、Ｎチャンネル型ＭＯＳトランジスタを複数個内蔵していてもよい。
【発明を実施するための最良の形態】
【００６７】
以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
（第１の実施の形態）
図１は、本発明の第１の実施の形態における回路の概略図である。
【００６８】
１は複数のＮチャンネル型ＭＯＳトランジスタで構成されたメモリセルアレイ、２はメモリセル、３はワード線、４はビット線である。５は入力バッファであり、マスクＲＯＭ外部から入力されたアドレスや制御信号の波形整形を行い、マスクＲＯＭ内部に伝える。６はロウデコーダでありメモリセルアレイ１の行方向を選択する。７はコラムデコーダであり、メモリセルアレイ１の列方向を選択する。８はセンスアンプであり、コラムデコーダ７を介してビット線４と接続されている。９はデータ出力バッファであり、センスアンプ８にて増幅されたメモリセル２から読み出されたデータを、マスクＲＯＭ外部に伝達する。
【００６９】
１４はプリチャージ信号発生回路であり、１５はプリチャージ信号である。プリチャージ信号発生回路１４にて、外部入力アドレスにて選択されたプリチャージ制御回路１６を活性化するためのプリチャージ信号１５を生成し、ビット線４の選択プリチャージを実現する。ここでプリチャージ信号１５ａはワンショットパルス信号であり、プリチャージ信号１５ｂは、任意のタイミングにて活性化するタイミング信号である。
【００７０】
１６はプリチャージ制御回路、１７はプリチャージ回路である。センスアンプ８の出力論理値に応じてビット線ＢＬへのプリチャージ、ディスチャージ経路を切り替え、センスアンプ８の動作を制御する。
【００７１】
メモリセルアレイ１は、ワード線３とビット線４の交点にメモリセル２を配置しており、メモリセル２におけるソース端子が接地電位Ｖｓｓに、ゲート端子がワード線ＷＬに接続されている。ここで該ドレイン端子がビット線ＢＬに接続されている場合に「０」を、該ドレイン端子がビット線ＢＬに接続されていない場合に「１」を記憶する。
【００７２】
次に図２、図３を参照しながら、図１の動作を説明する。ここで、図２は本発明の第１の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図３はその動作波形の概略図である。図２は、１６コラム選択の場合を示している。図２において、ビット線ＢＬ０〜ＢＬ１５は、リセット信号として働くコラムアドレス選択信号ＣＡ０〜ＣＡ１５の相補信号ＮＣＡ０〜ＮＣＡ１５にて駆動されるリセット用Ｎチャンネル型ＭＯＳトランジスタＭＲ０〜ＭＲ１５を介してそれぞれ接地電源Ｖｓｓに接続されるとともに、コラムアドレス選択回路兼プリチャージトランスファを形成するＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５を介して、センスアンプ８の入力端子であるセンスノードＳＯＵＴに接続されている。
【００７３】
またメモリセルトランジスタＭＣ０〜ＭＣ１５は、ビット線ＢＬ０〜ＢＬ１５と接地電源Ｖｓｓの間に挿入され、該ゲート端子にはワード線ＷＬが接続されている。ここで、メモリセルトランジスタＭＣ０〜ＭＣ１５において、該ドレイン端子がビット線ＢＬ０〜ＢＬ１５に接続されているもの（図中ＭＣ０、２、１５）はデータ「０」が記憶されており、該ドレイン端子がビット線ＢＬ０〜ＢＬ１５に接続されていないもの（図中ＭＣ１）はデータ「１」が記憶されていることになる。
記憶するデータの極性は、半導体製造工程にてプログラムされる。
【００７４】
センスノードＳＯＵＴは、プリチャージ信号ＰＵ１で駆動されるＰチャンネル型ＭＯＳトランジスタＭＰ１および、プリチャージ信号ＰＵ２で駆動されるＮチャンネル型ＭＯＳトランジスタＭＮ３を介して、それぞれ電源Ｖｄｄおよび、接地電源Ｖｓｓに接続されるとともに、センスアンプ８の出力ＮＯＵＴにて駆動される、Ｐチャンネル型ＭＯＳトランジスタＭＰ２および、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を介して、それぞれ電源Ｖｄｄおよび、Ｎチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５と接続される。
【００７５】
ここで、Ｎチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５がコラムデコーダ７に対応し、ＭＯＳトランジスタＭＰ１およびＭＮ３が、プリチャージ制御回路１６に、ＭＯＳトランジスタＭＰ２およびＭＮ４が、プリチャージ回路１７に、それぞれ対応する。
【００７６】
ここで各部信号波形を図３に示す。なおセンスノードＳＯＵＴ、センスアンプ８の出力ＮＯＵＴ、ビット線ＢＬ０それぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを"Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図３に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。
【００７７】
Ｔ１は初期状態である。ワード線ＷＬは非活性化状態（＝"Ｌ"レベル）にあり、コラムアドレス選択信号ＣＡ０〜１５の全てが"Ｌ"レベル、リセット信号ＮＣＡ０〜ＮＣＡ１５の全てが"Ｈ"レベルである。またプリチャージ信号ＰＵ１およびＰＵ２も"Ｈ"レベルとなっているので、Ｎチャンネル型ＭＯＳトランジスタＭＮ３は導通状態、Ｐチャンネル型ＭＯＳトランジスタＭＰ１は非導通状態にあり、センスノードＳＯＵＴは"Ｌ"レベルに、ＮＯＵＴは"Ｈ"レベルに固定されている。従って、Ｎチャンネル型ＭＯＳトランジスタＭＮ４は導通状態、Ｐチャンネル型ＭＯＳトランジスタＭＰ２は非導通状態にあるので、ビット線ＢＬ０〜ＢＬ１５も"Ｌ"レベルに固定される。
【００７８】
Ｔ２はアクセス開始である。ロウアドレスにて１本のワード線ＷＬが選択され、活性化状態（ ＝"Ｈ"レベル） となる。任意の時間差を持ってプリチャージ信号ＰＵ１が"Ｌ"レベル、プリチャージ信号ＰＵ２が"Ｌ"レベルになるので、Ｐチャンネル型ＭＯＳトランジスタＭＰ１が導通状態に、Ｎチャンネル型ＭＯＳトランジスタＭＮ３が非導通状態になる。これにより、センスノードＳＯＵＴにＰチャンネル型ＭＯＳトランジスタＭＰ１を介してプリチャージが始まる。
【００７９】
ここで、コラム選択信号ＣＡ０〜１５のうちどれか１本が選択されて"Ｈ"レベル、相補的に対応するリセット信号ＮＣＡ０〜ＮＣＡ１５のうちどれか１本が"Ｌ"レベルとなると、１本のビット線ＢＬを選択し、ビット線ＢＬへのプリチャージが開始される。ビット線ＢＬへのプリチャージが、複数のセルトランジスタ２の拡散容量などによる負荷や、ビット線ＢＬ自体の配線負荷のために比較的ゆっくりであるのに対し、センスノードＳＯＵＴの負荷は比較的軽いため、センスノードＳＯＵＴはトランジスタＭＰ１によって急速にプリチャージされる。
【００８０】
Ｔ３〜Ｔ４はセンス動作である。メモリセルトランジスタ２に記憶されているデータが「１」(即ち、ＢＬ１を選択した)である場合、センスノードＳＯＵＴの電位は上がり続け、センスアンプ８のしきい値を超える。するとＮＯＵＴが反転して"Ｌ"レベルになり、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を非導通状態にするので、センスノードＳＯＵＴとビット線ＢＬ０は切り離される。この時、Ｐチャンネル型ＭＯＳトランジスタＭＰ２が導通状態となる。
【００８１】
ここでプリチャージ信号ＰＵ１は"Ｈ"レベルに戻る（ＰＵ１は、ワンショットパルス信号）ので、Ｐチャンネル型ＭＯＳトランジスタＭＰ１は非導通状態になるが、Ｐチャンネル型ＭＯＳトランジスタＭＰ２が導通状態であるので、センスノードＳＯＵＴへのプリチャージは維持される。またビット線ＢＬ１へのプリチャージ経路を完全に遮断してしまうので、メモリセルトランジスタ２にて発生するオフリークの影響も、排除することができる。
【００８２】
メモリセルトランジスタ２に記憶されているデータが「０」(即ちＢＬ０を選択した)である場合、センスノードＳＯＵＴのレベルは、センスアンプ８のしきい値を超えない。従ってＮチャンネル型ＭＯＳトランジスタＭＮ４は（高コンダクタンスながらも） 導通状態を維持し、Ｐチャンネル型ＭＯＳトランジスタＭＰ２も非導通状態を維持する。ここで、ワンショットパルスであるプリチャージ信号ＰＵ１が"Ｈ"レベルに戻ると、Ｐチャンネル型ＭＯＳトランジスタＭＰ１が非導通状態になり、センスノードＳＯＵＴおよび、ビット線ＢＬ０のレベルは共に“Ｌ”（＝０ｖ）になる。従って、従来例にて発生していた読み出しデータが「０」の場合の貫通電流を抑え、低消費電力化を果たすことが可能となる。同時に、センスアンプ８のスイッチングレベルを従来例に比べて「低め」に設計することができ、高速アクセスを実現する。
【００８３】
Ｔ５はアクセス終了である。ワード線ＷＬを"Ｌ"レベルに戻して非活性化状態にする。同時にプリチャージ信号ＰＵ２が"Ｈ"レベルとなり、センスノードＳＯＵＴを初期化（"Ｌ"レベル）する。次にコラムアドレス選択信号ＣＡおよび、リセット信号ＮＣＡも、それぞれ非活性化状態になり、 コラムアドレス選択信号ＣＡ＝"Ｌ"レベル、リセット信号ＮＣＡ＝"Ｈ"レベルとなるので、選択されていたビット線ＢＬはＮチャンネル型ＭＯＳトランジスタＭＴ０にて、"Ｌ"レベルにリセットされる。
【００８４】
以上のように本発明の第１の実施の形態における半導体記憶装置は、「０」データ読み出しの場合、ビット線ＢＬ０およびセンスノードＳＯＵＴへのプリチャージ経路を遮断し、貫通電流の発生を抑えるので、低消費電力化を図ることができる。この時、センスノードＳＯＵＴの電位〜０Ｖとなるため、センスアンプ８のスイッチングレベルを「低め」に設計できるので、データ「１」読み出しの高速化を実現する。本発明の第１の実施の形態では、２本のプリチャージ信号にて制御しているが、プリチャージ信号ＰＵ２を任意のアドレス信号に置き換えても問題ない。
【００８５】
なお、第１の実施の形態において以下のような形態が可能である。
【００８６】
第１のプリチャージ信号１５ａのパルス幅は、センスアンプ８と全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成してもよい。
【００８７】
プリチャージ信号１５ａ、１５ｂを生成するクロック信号は、制御クロック信号とは別に、半導体記憶装置に入力される外部信号としてもよい。
【００８８】
プリチャージ信号１５ｂは、非活性化状態にある場合にセンスアンプ８の入力端子を接地電位（“Ｌ”レベル） に固定し、活性化状態にある場合に、センスアンプ８の入力端子を、接地電位から切り離す。
【００８９】
プリチャージ信号１５ｂは、列アドレスデコード信号を一定時間遅延させて生成することができる。
【００９０】
プリチャージ制御回路１６の電流駆動能力は、スイッチ手段であるＮチャンネル型ＭＯＳトランジスタＭＮ４、列アドレスデコーダとなるＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５、ビット線ＢＬおよびメモリセル２を介した電流能力と等しいか、または小さくなるよう設計されている。
【００９１】
スイッチ手段であるＰチャンネル型ＭＯＳトランジスタＭＰ２の電流駆動能力は、プリチャージ制御回路１６の電流駆動能力より大きくなるように設計されることができる。
（第２の実施の形態）
図４は、本発明の第２の実施の形態における回路の概略図である。図４と本発明の第１の実施の形態における図１の違いは、プリチャージ信号発生回路１４がプリチャージ信号発生回路１８に、プリチャージ信号１５ａおよび１５ｂが、プリチャージ信号１９に、プリチャージ制御回路１６がプリチャージ制御回路２０に、プリチャージ回路１７がプリチャージ回路２１に置き換わっている以外に無いので、詳細説明は省略する。
【００９２】
次に図５、図６を参照しながら、図４の動作を説明する。ここで図５は本発明の第２の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図６はその動作波形の概略図である。
【００９３】
図５と本発明の第１の実施の形態における図２との違いは、プリチャージ信号１５ａおよび、１５ｂが、プリチャージ信号１９に置き換わり、プリチャージ制御回路１６がプリチャージ制御回路２０に、プリチャージ回路１７がプリチャージ回路２１に置き換わっている以外に無いので、詳細説明は省略する。
【００９４】
図６に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。
【００９５】
Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。
【００９６】
Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と全く同じ動作であり、詳細説明は省略する。
【００９７】
Ｔ３〜Ｔ４はセンス動作である。本発明の第２の実施の形態では、プリチャージ制御回路２０を構成する、Ｐチャンネル型ＭＯＳトランジスタＭＰ１とＮチャンネル型ＭＯＳトランジスタＭＮ３のゲート端子に、プリチャージ信号ＰＵが共通に接続されている。プリチャージ信号ＰＵはワンショットパルス信号であるので、センス動作中に、プリチャージ信号ＰＵが切れる（"Ｈ"レベルに遷移する）と、Ｎチャンネル型ＭＯＳトランジスタＭＮ３は導通状態となる。従って「１」データ読み出しの場合、センスノードＳＯＵＴは"Ｈ"レベル 、Ｐチャンネル型ＭＯＳトランジスタＭＰ２は導通状態となるので、 Ｐチャンネル型ＭＯＳトランジスタＭＰ２および、Ｎチャンネル型ＭＯＳトランジスタＭＮ３を介して、貫通電流が流れることになる。
【００９８】
但し、Ｎチャンネル型ＭＯＳトランジスタＭＮ３の電流駆動能力は、初期状態において、比較的容量の軽いセンスノードＳＯＵＴを接地電源レベル（ＶＳＳ）に押さえておく程度でよいので、十分小さく設計することができ、貫通電流も微小量に抑えることが可能である。
【００９９】
一方、プリチャージ信号１９は、センスアンプ１つあたり１本で済むので、制御の簡略化、省面積に効果がある。プリチャージ信号１９の本数は、搭載するセンスアンプ数に応じて必要であり、ＲＯＭマクロの容量構成によっては、配線領域の削減が小チップ化に大きく貢献する。
【０１００】
Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作であり、詳細説明は省略する。
【０１０１】
以上のように本発明の第２の実施の形態における半導体記憶装置は、本発明の第１の実施の形態と同様に、センスアンプ８のスイッチングレベルを「低め」に設計できるので、データ「１」読み出しの高速化を実現する。本発明の第１の実施の形態に比べて、微小な貫通電流が発生するが、プリチャージ信号を１本に圧縮できるので、センスアンプ制御の簡略化、レイアウト面積の削減といった効果もある。
（第３の実施の形態）
図７は、本発明の第３の実施の形態における回路の概略図である。図７と本発明の第１の実施の形態における図１の違いは、プリチャージ制御回路１６がプリチャージ制御回路２２に、プリチャージ回路１７がプリチャージ回路２３に置き換わっている以外に無いので、詳細説明は省略する。
【０１０２】
次に図８、図９を参照しながら、図７の動作を説明する。ここで図８は本発明の第３の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図９はその動作波形の概略図である。図８において、ＭＯＳトランジスタＭＰ１および、ＭＮ３が、プリチャージ制御回路２２に、ＭＯＳトランジスタＭＰ２が、プリチャージ回路２３に、それぞれ対応する。
【０１０３】
ここで各部信号波形を図９に示す。なおセンスノードＳＯＵＴ、センスアンプ８の出力ＮＯＵＴ、ビット線ＢＬそれぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを"Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図９に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。
【０１０４】
Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。
【０１０５】
Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と全く同じ動作であり、詳細説明は省略する。
【０１０６】
Ｔ３〜Ｔ４はセンス動作である。メモリセルトランジスタ２に記憶されているデータが「０」(即ちＢＬ０が選択された)場合、センスノードＳＯＵＴの電位がセンスアンプ８のスイッチングレベルを超えず、ＮＯＵＴは"Ｈ"レベルを維持するので、Ｐチャンネル型ＭＯＳトランジスタＭＰ２は非導通状態のままとなる。しかる後、ワンショットパルス信号であるプリチャージ信号ＰＵ１切れる("Ｈ"レベルに遷移する)ので、センスノードＳＯＵＴおよび、ビット線ＢＬ０の最終レベルは〜０Ｖとなる。つまり本発明の第３の実施の形態では、本発明の第１の実施の形態と同様にセンスノードＳＯＵＴに「浮き」が発生しない。従って、センスアンプ８のスイッチングレベルを「低め」に設計することができ、「１」データ読み出しの高速化を図ることができる。
【０１０７】
Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作であり、詳細説明は省略する。
【０１０８】
以上のように本発明の第３の実施の形態における半導体記憶装置では、「０」データ読み出しの場合、ワンショットパルスであるプリチャージ信号ＰＵ１にて、貫通電流の発生を抑え、低消費電力化を図ることができる。同時にセンスノードＳＯＵＴの電位〜０Ｖとなるため、センスアンプ８のスイッチングレベルを「低め」に設計でき、データ「１」読み出しの高速化を実現する。但し、プリチャージ信号の制御が煩雑になり、レイアウト面積が増加する場合もある。
【０１０９】
ここで本発明の第２の実施の形態のように、プリチャージ信号を１本に圧縮することで(「１」データ読み出し時に微小貫通電流が発生するが)、プリチャージ信号の制御を簡略化、省レイアウト面積化を図ることができるのは、言うまでも無い。
【０１１０】
また、プリチャージ信号ＰＵ２の代わりに任意のアドレス信号を用いてもよい。
（第４の実施の形態）
図１０は、本発明の第４の実施の形態における回路の概略図である。図１０と本発明の第２の実施の形態の図４との違いは、プリチャージ制御回路２０がプリチャージ制御回路２４に、プリチャージ回路２１がプリチャージ回路２５に置き換わる以外に無いので、詳細説明は省略する。
【０１１１】
次に図１１、図１２を参照しながら、図１０の動作を説明する。ここで図１１は本発明の第４の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図１２はその動作波形の概略図である。図１１において、ＭＯＳトランジスタＭＰ１およびＭＮ３がプリチャージ制御回路２４に、ＭＯＳトランジスタＭＮ４がプリチャージ回路２５に、それぞれ対応する。
【０１１２】
ここで各部信号波形を図１２に示す。なお、センスノードＳＯＵＴ、センスアンプ８の出力ＮＯＵＴ、ビット線ＢＬ０それぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを"Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図１２に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。
【０１１３】
Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。
【０１１４】
Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と同じ動作であり、詳細説明は省略する。但し、プリチャージ信号ＰＵは、ワンショットパルスではなく、任意のタイミングにて遷移するタイミング信号である。
【０１１５】
Ｔ３〜Ｔ４はセンス動作である。メモリセルトランジスタ２に記憶されているデータが「１」( 即ちＢＬ１が選択された)である場合、センスノードＳＯＵＴの電位は上がり続け、センスアンプ８のしきい値を超える。するとＮＯＵＴが反転して"Ｌ"レベルになり、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を非導通状態にするので、センスノードＳＯＵＴとビット線ＢＬ１は電気的に切り離される。従って、メモリセルトランジスタ２にて発生するオフリークの影響を排除することができる。
【０１１６】
メモリセルトランジスタ２に記憶されているデータが「０」(例えばＢＬ０を選択した)場合、センスノードＳＯＵＴのレベルは、センスアンプ８のしきい値を超えない。従ってＮチャンネル型ＭＯＳトランジスタＭＮ４は、高コンダクタンスながらも 導通状態を維持し、Ｐチャンネル型ＭＯＳトランジスタＭＰ１とメモリセルトランジスタ２の間の「引き合い」にて、センスノードＳＯＵＴおよび、ビット線ＢＬ０の最終到達レベルが決まる。従って従来例と同様に、貫通電流が発生することになる。但し先に説明したように、「１」データ読み出し時のオフリークを無視できるので、Ｐチャンネル型ＭＯＳトランジスタＭＰ１の電流駆動能力を絞ることができる。その結果、従来例と比べて貫通電流を微小化すると同時に、センスアンプ８のスイッチングレベルも「低め」に設計できるので、アクセスの高速化を実現できる。更にプリチャージ信号はワンショットパルスではなく、しかもセンスアンプ１個あたり１本で済むので、制御の簡略化、省レイアウト面積化にも効果がある。
【０１１７】
Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作なので、詳細説明は省略する。
【０１１８】
以上のように本発明の第４の実施の形態における半導体記憶装置では、「１」データ読み出し時のメモリセルトランジスタにおけるオフリークの影響を無視することができるので、センスノードＳＯＵＴへのプリチャージ能力を絞ることが可能である。その結果「０」データ読み出し時の貫通電流を削減し、同時にセンスアンプ８の感度を上げることができ、高速アクセスを可能とする。またプリチャージ信号の制御を簡略化、省レイアウト面積化も実現することができる。
（第５の実施の形態）
図１３は、本発明の第５の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図１４はその動作波形の概略図である。
【０１１９】
図１３は、本発明の第３の実施の形態における図８に対して、コラムアドレス選択信号ＣＡ０〜ＣＡ１５の入力部とコラムアドレス選択回路兼プリチャージトランスファを構成するＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５の間に、スイッチ回路３２が追加されている。またスイッチ回路３２にはセンスアンプ８の出力ノードＮＯＵＴも入力しており、ＮＯＵＴが"Ｈ"レベル(即ち、初期状態および、「０」データ読み出し)の場合に、コラムアドレス選択信号ＣＡ０〜ＣＡ１５をＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５に伝達し、出力ノードＮＯＵＴが"Ｌ"レベル(即ち、「１」データ読み出し)の場合に、コラムアドレス選択信号ＣＡ０〜ＣＡ１５とＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５を電気的に切断する。同時にＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５のゲート端子の電位を接地電位(ＶＳＳ)に短絡し、選択されていたＮチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５を非導通状態にする。
【０１２０】
これは本発明の第１の実施の形態において、「１」データ読み出しの場合、出力ノードＮＯＵＴが"Ｌ"レベルに遷移し、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を非導通状態にする動作と、本質的に同じである。なお、プリチャージ制御回路２２の電流駆動能力は、列アドレスデコーダ７、ビット線ＢＬおよびメモリセル２を介した電流能力と等しいか、または小さくなるように設計されている。
【０１２１】
次に図１４に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。
【０１２２】
Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。
【０１２３】
Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と全く同じ動作であり、詳細説明は省略する。
【０１２４】
Ｔ３〜Ｔ４はセンス動作である。本発明の第１の実施の形態における図３のＴ３〜Ｔ４と本質的には同じ動作である。
【０１２５】
但し、本発明の第１の実施の形態における図２のＮチャンネル型ＭＯＳトランジスタＭＮ４が存在しない。Ｎチャンネル型ＭＯＳトランジスタＭＴ０〜ＭＴ１５が、Ｎチャンネル型ＭＯＳトランジスタＭＮ４と同等の働きをする。つまり、本発明の第１、第２、第４の実施の形態では、センスノードＳＯＵＴとビット線ＢＬの間に、２個のＮチャンネル型ＭＯＳトランジスタＭＴ０、ＭＮ４が挿入されていたものが、本発明の第５の実施の形態では１個のＮチャンネル型ＭＯＳトランジスタＭＴ０のみとなるので、センスノードＳＯＵＴからビット線ＢＬへの電荷転送がスムーズに行われる。同時に、「０」データ読み出し時のビット線ＢＬ０の電位と、「１」データ読み出し時のビット線ＢＬ１の電位の差も大きくなるので、センスアンプ８による判定動作がより高速に、安定して行われることになる。
【０１２６】
Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作なので、詳細説明は省略する。
【０１２７】
以上のように、本発明の第５の実施の形態における半導体記憶装置では、センスノードＳＯＵＴとビット線ＢＬ０間に挿入される、Ｎチャンネル型ＭＯＳトランジスタ数を削減することにより、ＢＬ０へのスムーズな電荷転送を可能にし、センスアンプ８における判定動作の高速化、安定化を図ることができる。
（第６の実施の形態）
図１５は、本発明の第６の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図１６はその動作波形の概略図である。
【０１２８】
図１５において、ビット線ＢＬ０〜ＢＬ１５は、リセット信号として働くコラムアドレス選択信号の相補信号ＮＣＡ０〜ＮＣＡ１５にて駆動されるリセット用Ｎチャンネル型ＭＯＳトランジスタＭＲ０〜ＭＲ１５を介してそれぞれ接地電源Ｖｓｓに接続されるとともに、コラムアドレス選択回路兼プリチャージトランスファを形成するＮチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５および、Ｐチャンネル型ＭＯＳトランジスタＭＰＴ０〜ＭＰＴ１５を介して、センスアンプ８の入力端子であるセンスノードＳＯＵＴに接続されている。ここで、Ｎチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５のゲート端子には、コラムアドレス選択信号ＣＡ０〜ＣＡ１５が接続され、Ｐチャンネル型ＭＯＳトランジスタＭＰＴ０〜ＭＰＴ１５には、コラムアドレス選択信号の相補信号ＮＣＡ０〜ＮＣＡ１５が接続される。即ち、Ｎチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５と、対応するＰチャンネル型ＭＯＳトランジスタＭＰＴ０〜ＭＰＴ１５は、それぞれ「ＣＭＯＳスイッチ」を構成する。
【０１２９】
センスノードＳＯＵＴは、プリチャージ信号ＰＵ１で駆動されるＰチャンネル型ＭＯＳトランジスタＭＰ１および、プリチャージ信号ＰＵ２で駆動されるＮチャンネル型ＭＯＳトランジスタＭＮ３を介して、それぞれ電源Ｖｄｄおよび、接地電源Ｖｓｓに接続されるとともに、センスアンプ８の出力ＮＯＵＴにて駆動される、Ｐチャンネル型ＭＯＳトランジスタＭＰ２および、Ｎチャンネル型ＭＯＳトランジスタＭＮ４を介して、それぞれ電源ＶｄｄおよびＮチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５と接続される。
【０１３０】
次に図１６に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。
【０１３１】
Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。
【０１３２】
Ｔ２はアクセス開始である。本発明の第１の実施の形態における図３のＴ２と全く同じ動作であり、詳細説明は省略する。
【０１３３】
Ｔ３〜Ｔ４はセンス動作である。本発明の第１の実施の形態における図３のＴ３〜Ｔ４と本質的には同じ動作である。
【０１３４】
但し、コラムアドレス選択回路兼プリチャージトランスファがＮチャンネル型ＭＯＳトランジスタＭＮＴ０〜ＭＮＴ１５および、Ｐチャンネル型ＭＯＳトランジスタＭＰＴ０〜ＭＰＴ１５による「ＣＭＯＳスイッチ」で構成されており、センスノードＳＯＵＴからビット線ＢＬへの電荷転送は、本発明の第１の実施の形態(図２)よりスムーズに行われる。従って「０」データ読み出し時のＢＬ０の電位と、「１」データ読み出し時のＢＬ１の電位差が大きくなるので、センスアンプ８による判定動作が、より高速に安定して行われることになる。
【０１３５】
Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作なので、詳細説明は省略する。
【０１３６】
以上のように本発明の第６の実施の形態における半導体記憶装置では、コラムアドレス選択回路兼プリチャージトランスファを「ＣＭＯＳスイッチ」にて構成することで、ＢＬ０へのスムーズな電荷転送を可能にし、センスアンプ８における判定動作の高速化、安定化を図ることができる。
（第７の実施の形態）
図１７は、本発明の第７の実施の形態における回路の概略図である。
【０１３７】
図１７と本発明の第１の実施の形態における図１の違いは、プリチャージ回路１７がプリチャージ回路２５に、センスアンプ８がセンスアンプ２８に置き換わっていることと、センスアンプ制御回路２６が、入力バッファ５とセンスアンプ２８の間に挿入されたこと以外に無いので、詳細説明は省略する。
【０１３８】
次に図１８、図１９を参照しながら、図１７の動作を説明する。ここで図１８は本発明の第７の実施の形態におけるマスクＲＯＭのセンスアンプ回路の概略図であり、図１９はその動作波形の概略図である。図１８において、プリチャージ回路２５は電源ＶｄｄとセンスノードＳＯＵＴの間に挿入された、Ｐチャンネル型ＭＯＳトランジスタＭＰ２と、コラムアドレス選択回路兼プリチャージトランスファをなすＮチャンネル型ＭＯＳトランジスタＭＮ４にて構成されている。またセンスアンプ２８は、センスノードＳＯＵＴと、Ｐチャンネル型ＭＯＳトランジスタＭＰ２およびＮチャンネル型ＭＯＳトランジスタＭＮ４のゲート端子にそれぞれ接続しているＮＯＵＴとの間に挿入された第１のインバータＩＮ１と、ＮＯＵＴと接地電位Ｖｓｓとの間に挿入されたＮチャンネル型ＭＯＳトランジスタＭＮ５と、センスノードＳＯＵＴの信号とセンスアンプ制御信号２７が入力するＮＡＮＤ回路と、このＮＡＮＤ回路およびＮチャンネル型ＭＯＳトランジスタＭＮ５のゲート端子の間に挿入された第２のインバータＩＮ２にて構成される。
【０１３９】
ここで、第１のインバータＩＮ１のスイッチングレベルは高め、即ち、Ｐチャンネル型ＭＯＳトランジスタの電流能力の方が、Ｎチャンネル型ＭＯＳトランジスタの電流能力より大きく設計してあり、Ｎチャンネル型ＭＯＳトランジスタＭＮ５の電流能力は、第１のインバータＩＮ１のＮチャンネル型ＭＯＳトランジスタの電流能力よりも大きくなるように設計してあることが特徴である。
【０１４０】
ここで各部信号波形を図１９に示す。なおセンスノードＳＯＵＴ、ＮＯＵＴ、ビット線ＢＬそれぞれについて、メモリセルに記憶されたデータが「１」の場合を実線、「０」の場合を破線で示す。データの読み出しは、コラムアドレス選択信号ＣＡ０〜ＣＡ１５のうち、外部アドレスにて選択された１つを"Ｈ"レベルに、それ以外は"Ｌ"レベルのままにしておくことで、１本のビット線ＢＬを選択して行う。図１９に示すタイミング動作(Ｔ１〜Ｔ５)を説明する。
【０１４１】
Ｔ１は初期状態である。本発明の第１の実施の形態における図３のＴ１と全く同じ動作であり、詳細説明は省略する。
【０１４２】
Ｔ２はアクセス開始である。センスアンプ制御信号ＳＡ＿ＧＯの初期値は"Ｌ"レベルであり、Ｎチャンネル型ＭＯＳトランジスタＭＮ５は非導通状態となっている。従ってセンスアンプ２８のスイッチングレベルは「高め」であり、この時点では、プリチャージが開始されたセンスノードＳＯＵＴのレベルは、「０」データ読み出しのものも、「１」データ読み出しのものも、センスアンプ２８のスイッチングレベルを超えることができない。
【０１４３】
Ｔ３〜Ｔ４はセンス動作である。センスアンプ制御回路２５にて生成された任意のタイミングにて、センスアンプ制御信号ＳＡ＿ＧＯが"Ｌ"レベルから"Ｈ"レベルに遷移する。するとＮチャンネル型ＭＯＳトランジスタＭＮ５が導通状態になるので、センスアンプ２８のスイッチングレベルが「下がる」。その結果、「１」データ出力時のＳＯＵＴ電位がセンスアンプ２８のスイッチングレベルを「超えやすく」なり、アクセスの高速化を図ることができる。この時、センスアンプ２８の「下がり量」は、「０」データ出力時のＳＯＵＴの電位より低くならないように調整しておくことは言うまでもないことである。
【０１４４】
Ｔ５はアクセス終了である。本発明の第１の実施の形態における図３のＴ５と全く同じ動作であり、詳細説明は省略する。
【０１４５】
以上のように本発明の第７の実施の形態における半導体記憶装置では、任意のタイミングを持ったセンスアンプ制御信号ＳＡ＿ＧＯにてＮチャンネル型ＭＯＳトランジスタＭＮ５を制御し、センスアンプ２８のスイッチングレベルを「高め」から「低め」に調整することで、「１」データ読み出し時間を短縮することが可能となる。
【０１４６】
なお、センスアンプ２８の第１のスイッチングレベルは、第１のインバータＩＮ１におけるＰチャンネル型ＭＯＳトランジスタの電流能力と、Ｎチャンネル型ＭＯＳトランジスタの電流能力の比によって決まり、第２のスイッチングレベルは、第１のインバータＩＮ１におけるＰチャンネル型ＭＯＳトランジスタの電流能力と、スイッチ手段であるＮチャンネル型ＭＯＳトランジスタＭＮ５の電流能力および第１のインバータＩＮ１のＮチャンネル型ＭＯＳトランジスタの電流能力の総和の比によって決まる。
【０１４７】
センスアンプ２８の第１のスイッチングレベルは、第２のスイッチングレベルより高く、第２のスイッチングレベルは、０データを読み出すときのセンスノードレベルより高くなるように設計されている。
【０１４８】
センスアンプ２８は、読み出しデータの判定を開始する際に第１のスイッチングレベルであり、主に０データ読み出しを判定し、センスアンプ制御回路２６にて、第２のスイッチングレベルに変化した後、１データ読み出しを判定することで、１データ読み出し判定を高速に行う。
【０１４９】
センスアンプ制御回路２６による、センスアンプ２８の第１および第２のスイッチングレベル切り替えタイミングは、センスアンプ２８と全く同じに作られた、タイミング計測用のダミーセンスアンプの入力端子を充電する時間で生成される。
【０１５０】
センスアンプ制御信号ＳＡ＿ＧＯのタイミングは、センスアンプ制御回路２５にて生成するだけでなく、コラムアドレス選択信号または、プリチャージ信号ＰＵ１、ＰＵ２の遅延から生成してもよい。
（第８の実施の形態）
図２０は、本発明の第８の実施の形態における回路の概略図である。図２０と本発明の第７の実施の形態における図１７の違いは、センスアンプ制御回路２６がフューズボックス２９に、センスアンプ制御信号２７がセンスアンプ制御信号２８ａに置き換わっていることである。
【０１５１】
即ち、本発明の第７の実施の形態におけるセンスアンプ制御信号２７は、コラムアドレス選択信号に同期したタイミング信号であったが、本発明の第８の実施形態におけるセンスアンプ制御信号２８ａは、フューズボックスなどにより、チップ製造工程にて"Ｈ"レベルか"Ｌ"レベルかに設定する「スイッチ信号」となっているのである。従ってセンスアンプ２８のスイッチングレベルは、任意の電圧幅を持って調整可能となる。
【０１５２】
この時、センスアンプ２８は、Ｎチャンネル型ＭＯＳトランジスタＭＮ５は、センスアンプ２８のスイッチングレベルの調整幅に応じて、複数個内蔵していてもよいことは、言うまでも無い。
【産業上の利用可能性】
【０１５３】
本発明にかかる半導体記憶装置は、貫通電流の削減、高速アクセスを可能にする等の効果を有し、半導体記憶装置等として有用である。
【図面の簡単な説明】
【０１５４】
【図１】本発明の第１の実施の形態における半導体装置の概略ブロック図である。
【図２】第1の実施の形態におけるセンスアンプ部の概略図である。
【図３】第1の実施の形態における動作波形の概略図である。
【図４】本発明の第２の実施の形態における半導体装置の概略図である。
【図５】第２の実施の形態におけるセンスアンプ部の概略図である。
【図６】第２の実施の形態における動作波形の概略図である。
【図７】本発明の第３の実施の形態における半導体装置の概略ブロック図である。
【図８】第３の実施の形態におけるセンスアンプ部の概略図である。
【図９】第３の実施の形態における動作波形の概略図である。
【図１０】本発明の第４の実施の形態における半導体装置の概略ブロック図である。
【図１１】第４の実施の形態におけるセンスアンプ部の概略図である。
【図１２】第４の実施の形態における動作波形の概略図である。
【図１３】第５の実施の形態におけるセンスアンプ部の概略図である。
【図１４】第５の実施の形態における動作波形の概略図である。
【図１５】第６の実施の形態におけるセンスアンプ部の概略図である。
【図１６】第６の実施の形態における動作波形の概略図である。
【図１７】本発明の第７の実施の形態における半導体装置の概略ブロック図である。
【図１８】第７の実施の形態におけるセンスアンプ部の概略図である。
【図１９】第７の実施の形態における動作波形の概略図である。
【図２０】本発明の第８の実施の形態における半導体装置の概略ブロック図である。
【図２１】従来例における半導体記憶装置の概略ブロック図である。
【図２２】従来例におけるセンスアンプ部の概略図である。
【図２３】従来例における動作波形の概略図である。
【符号の説明】
【０１５５】
１    メモリセルアレイ
２    メモリセル
３    ワード線
４    ビット線
５    入力バッファ
６    ロシデコーダ
７    コラムデコーゴ
８    センスアンプ
９    データ出力バッファ
１４    プリチャージ信号発生回路
１５    プリチャージ信号
１６    プリチャージ制御回路
１７    プリチャージ回路
Ｖｄｄ  電源電圧
Ｖｓｓ  接地電位
ＢＬ    ビット線
ＳＯＵＴ  センスノード
ＮＯＵＴ  センスアンプの出力
ＷＬ    ワード線
ＣＡ    コラム選択信号
ＮＣＡ  リセット信号
ＭＣ    メモリセルトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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