(57)【要約】【課題】優良な静電容量検出装置を実現する。【解決手段】Ｍ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の出力線、及び此等交点に設けられた静電容量検出素子とを具備し、静電容量検出素子は信号検出素子と信号増幅素子及び信号転送素子とを含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用ＭＩＳ型薄膜半導体装置から成る。【選択図】  図４Ｂ
2005061878.tif 000002
【特許請求の範囲】
【請求項１】
対象物との距離に応じて変化する静電容量を検出する事に依り該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の出力線、及び該電源線と該出力線との交点に設けられた静電容量検出素子とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子及び信号転送素子とを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、
該信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用ＭＩＳ型薄膜半導体装置から成る事を特徴とする静電容量検出装置。
【請求項２】
前記静電容量検出装置はＮ本の列線を具備し、
前記信号増幅用ＭＩＳ型薄膜半導体装置のソース領域は前記出力線に接続され、
前記信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域と前記信号転送用ＭＩＳ型薄膜半導体装置のソース領域とが接続され、
前記信号転送用ＭＩＳ型薄膜半導体装置のドレイン領域は前記電源線に接続され、
前記信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極は前記容量検出電極に接続され、
前記信号転送用ＭＩＳ型薄膜半導体装置のゲート電極は前記列線に接続される事を特徴とした請求項１記載の静電容量検出装置。
【請求項３】
前記静電容量検出装置はＮ本の列線を具備し、
前記信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域は前記電源線に接続され、
前記信号増幅用ＭＩＳ型薄膜半導体装置のソース領域と前記信号転送用ＭＩＳ型薄膜半導体装置のドレイン領域とが接続され、
前記信号転送用ＭＩＳ型薄膜半導体装置のソース領域は前記出力線に接続され、
前記信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極は前記容量検出電極に接続され、
前記信号転送用ＭＩＳ型薄膜半導体装置のゲート電極は前記列線に接続される事を特徴とした請求項１記載の静電容量検出装置。
【請求項４】
前記出力線と前記列線は第一配線にて配線され、前記電源線は第二配線にて配線され、該第一配線と該第二配線とは絶縁膜を介して異なった層上に形成されて居る事を特徴とする請求項２、請求項３記載の静電容量検出装置。
【請求項５】
前記容量検出電極が第三配線にて配線され、該第一配線及び該第二配線と該第三配線とは絶縁膜を介して異なった層上に形成されて居る事を特徴とする請求項４記載の静電容量検出装置。
【請求項６】
該第三配線が前記静電容量検出装置の配線の中で最も表面側に位置する事を特徴とする請求項５記載の静電容量検出装置。
【請求項７】
対象物との距離に応じて変化する静電容量を検出する事に依り、該対象物の表面形状を読み取る静電容量検出装置に於いて、
該静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の出力線、Ｎ本の列線及び該電源線と該出力線との交点に設けられた静電容量検出素子、該Ｎ本の出力線及び該Ｎ本の列線に接続する出力信号選択回路とを具備し、
該静電容量検出素子は信号検出素子と信号増幅素子及び信号転送素子を含み、
該出力信号選択回路は共通出力線と出力信号用パスゲートを含み、
該信号検出素子は容量検出電極と容量検出誘電体膜とを含み、
該信号増幅素子はゲート電極とゲート絶縁膜と半導体膜から成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、
該信号転送素子はゲート電極とゲート絶縁膜と半導体膜から成る信号転送用ＭＩＳ型薄膜半導体装置から成り、
該出力信号用パスゲートはゲート電極とゲート絶縁膜と半導体膜から成る出力信号パスゲート用ＭＩＳ型薄型半導体装置から成る事を特徴とする静電容量検出装置。
【請求項８】
前記信号増幅用ＭＩＳ型薄膜半導体装置のソース領域は前記出力線に接続され、
前記信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域と前記信号転送用ＭＩＳ型薄膜半導体装置のソース領域とが接続され、
前記信号転送用ＭＩＳ型薄膜半導体装置のドレイン領域は前記電源線に接続され、
前記信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極は前記容量検出電極に接続され、
前記信号転送用ＭＩＳ型薄膜半導体装置のゲート電極は前記列線に接続され、前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のソース領域は前記共通出力線に接続され、
前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のドレイン領域は前記出力線に接続され、
前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のゲート電極は列線に接続される事を特徴とした請求項７記載の静電容量検出装置。
【請求項９】
前記信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域は前記電源線に接続され、
前記信号増幅用ＭＩＳ型薄膜半導体装置のソース領域と前記信号転送用ＭＩＳ型薄膜半導体装置のドレイン領域とが接続され、
前記信号転送用ＭＩＳ型薄膜半導体装置のソース領域は前記出力線に接続され、
前記信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極は前記容量検出電極に接続され、
前記信号転送用ＭＩＳ型薄膜半導体装置のゲート電極は前記列線に接続され、前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のソース領域は前記共通出力線に接続され、
前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のドレイン領域は前記出力線に接続され、
前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置のゲート電極は列線に接続される事を特徴とした請求項７記載の静電容量検出装置。
【請求項１０】
前記出力線と前記列線は第一配線にて配線され、前記電源線と前記共通出力線は第二配線にて配線され、該第一配線と該第二配線とは絶縁膜を介して異なった層上に形成されて居る事を特徴とする請求項８、請求項９記載の静電容量検出装置。
【請求項１１】
前記容量検出電極が第三配線にて配線され、該第一配線及び該第二配線と該第三配線とは絶縁膜を介して異なった層上に形成されて居る事を特徴とする請求項１０記載の静電容量検出装置。
【請求項１２】
該第三配線が前記静電容量検出装置の配線の中で最も表面側に位置する事を特徴とする請求項１１記載の静電容量検出装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本願発明は指紋等の微細な凹凸を有する対象物の表面形状を、対象物表面との距離に応じて変化する静電容量を検出する事に依り読み取る静電容量検出装置に関する。
【０００２】
【従来の技術】
従来、指紋センサ等に用いられる静電容量検出装置はセンサ電極と当該センサ電極上に設けられた誘電体膜とを単結晶硅素基板に行列状に形成していた（特開平１１−１１８４１５、特開２０００−３４６６０８、特開２００１−５６２０４、特開２００１−１３３２１３等）。図１は従来の静電容量検出装置の動作原理を説明している。センサ電極と誘電体膜とがコンデンサーの一方の電極と誘電体膜とを成し、人体が接地された他方の電極と成る。このコンデンサーの静電容量ＣＦは誘電体膜表面に接した指紋の凹凸に応じて変化する。一方、半導体基板には静電容量ＣＳを成すコンデンサーを準備し、此等二つのコンデンサーを直列接続して、所定の電圧を印可する。斯うする事で二つのコンデンサーの間には指紋の凹凸に応じた電荷Ｑが発生する。この電荷Ｑを通常の半導体技術を用いて検出し、対象物の表面形状を読み取っていた。
【０００３】
【発明が解決しようとする課題】
しかしながら此等従来の静電容量検出装置は、当該装置が単結晶硅素基板上に形成されて居る為に、指紋センサとして用いると指を強く押しつけた際に当該装置が割れて仕舞うとの課題を有して居た。
【０００４】
更に指紋センサはその用途から必然的に２０ｍｍ×２０ｍｍ程度の大きさが求められ、静電容量検出装置面積の大部分はセンサ電極にて占められる。センサ電極は無論単結晶硅素基板上に作られるが、膨大なエネルギーと労力とを費やして作成された単結晶硅素基板の大部分（センサ電極下部）は単なる支持体としての役割しか演じてない。即ち従来の静電容量検出装置は高価なだけでは無く、多大なる無駄と浪費の上に形成されて居るとの課題を有する。
【０００５】
加えて近年、クレジットカードやキャッシュカード等のカード上に個人認証機能を設けてカードの安全性を高めるべきとの指摘が強い。然るに従来の単結晶硅素基板上に作られた静電容量検出装置は柔軟性に欠ける為に、当該装置をプラスティック基板上に作成し得ないとの課題を有している。
【０００６】
そこで本発明は上述の諸事情を鑑み、その目的とする所は安定に動作し、更に製造時に不要なエネルギーや労力を削減し得、又単結晶硅素基板以外にも作成し得る優良な静電容量検出装置を提供する事に有る。
【０００７】
【課題を解決するための手段】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置に於いて、静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の出力線、及び各電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）と各出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）と信号転送素子（ＳＴＥｉｊ）とを含み、信号検出素子は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）から成り、信号転送素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）から成る事を特徴とする。更に此の静電容量検出装置はＮ本の列線を具備し、信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のソース領域はｊ列目の出力線（ＯＬｊ）に接続され、信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のドレイン領域と信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のソース領域とが接続され、信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のドレイン領域はｉ行目の電源線（ＰＬｉ）に接続され、信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のゲート電極は前記容量検出電極に接続され、信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のゲート電極はｊ列目の列線（ＣＬｊ）に接続される事を特徴とする。或いは信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）と信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）との静電容量検出素子（ＥＣＳＥｉｊ）内に於ける位置関係を交換しても良い。具体的には此の静電容量検出装置はＮ本の列線を具備し、信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のドレイン領域がｉ行目の電源線（ＰＬｉ）に接続され、信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のソース領域と信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のドレイン領域とが接続され、信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のソース領域はｊ列目の出力線（ＯＬｊ）に接続され、信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のゲート電極は前記容量検出電極に接続され、信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のゲート電極はｊ列目の列線（ＣＬｊ）に接続される事も特徴と為す。更に本発明の静電容量検出装置は出力線と列線は第一配線にて配線され、電源線は第二配線にて配線され、第一配線と第二配線とは絶縁膜を介して異なった層上に形成されて居る事も特徴と為す。更に容量検出電極が第三配線にて配線され、第一配線及び第二配線と、第三配線とは絶縁膜を介して異なった層上に形成されて居る事を特徴とする。更に第三配線が静電容量検出装置の配線の中で最も表面側に位置する事を特徴とする。
【０００８】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置に於いて、静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の出力線、Ｎ本の列線、及び各電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）と各出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）、Ｎ本の出力線及びＮ本の列線に接続する出力信号選択回路とを具備し、此の静電容量検出素子（ＥＣＳＥｉｊ）は信号検出素子（ＳＳＥｉｊ）と信号増幅素子（ＳＡＥｉｊ）及び信号転送素子（ＳＴＥｉｊ）とを含み、出力信号選択回路は共通出力線と出力信号用パスゲート（ｊ列目に位置する出力信号用パスゲートＯＬＰＧＥｊ）を含み、信号検出素子（ＳＳＥｉｊ）は容量検出電極と容量検出誘電体膜とを含み、信号増幅素子（ＳＡＥｉｊ）はゲート電極とゲート絶縁膜と半導体膜から成る信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）から成り、信号転送素子（ＳＴＥｉｊ）はゲート電極とゲート絶縁膜と半導体膜から成る信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）から成り、出力信号用パスゲート（ＯＬＰＧＥｊ）はゲート電極とゲート絶縁膜と半導体膜から成る出力信号パスゲート用ＭＩＳ型薄型半導体装置（ＴＳＤ−ＯＬＰＧｊ）から成る事を特徴する。更に信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のソース領域はｊ列目の出力線（ＯＬｊ）に接続され、信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のドレイン領域と信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のソース領域とが接続され、信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のドレイン領域はｉ行目の電源線（ＰＬｉ）に接続され、信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のゲート電極は前記容量検出電極に接続され、信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のゲート電極はｊ列目の列線（ＣＬｊ）に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＯＬＰＧｊ）のソース領域は前記共通出力線に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＯＬＰＧｊ）のドレイン領域はｊ列目の出力線（ＯＬｊ）に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＯＬＰＧｊ）のゲート電極はｊ列目の列線（ＣＬｊ）に接続される事を特徴とする。或いは信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）と信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）との静電容量検出素子（ＥＣＳＥｉｊ）内に於ける位置関係を交換しても良い。具体的には信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のドレイン領域はｉ行目の電源線（ＰＬｉ）に接続され、前記信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のソース領域と前記信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のドレイン領域とが接続され、前記信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のソース領域はｊ列目の出力線（ＯＬｊ）に接続され、前記信号増幅用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＡｉｊ）のゲート電極は前記容量検出電極に接続され、前記信号転送用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＳＴｉｊ）のゲート電極はｊ列目の列線（ＣＬｊ）に接続され、前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＯＬＰＧｊ）のソース領域は前記共通出力線に接続され、前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＯＬＰＧｊ）のドレイン領域はｊ列目の出力線（ＯＬｊ）に接続され、前記出力信号パスゲート用ＭＩＳ型薄膜半導体装置（ＴＳＤ−ＯＬＰＧｊ）のゲート電極はｊ列目の列線（ＣＬｊ）に接続される事を特徴する。
【０００９】
本発明の静電容量検出装置では出力線と列線とが第一配線にて配線され、電源線と共通出力線とが第二配線にて配線され、此等第一配線と第二配線とは絶縁膜を介して異なった層上に形成されて居る事も特徴と為す。更に容量検出電極が第三配線にて配線され、第一配線及び第二配線と、第三配線とは絶縁膜を介して異なった層上に形成されて居る事を特徴とする。更に、第三配線が静電容量検出装置の配線の中で最も表面側に位置する事を特徴とする。
【００１０】
【発明の実施の形態】
本発明は対象物との距離に応じて変化する静電容量を検出する事に依り、対象物の表面形状を読み取る静電容量検出装置を金属−絶縁膜−半導体膜から成るＭＩＳ型薄膜半導体装置を用いて作成する。薄膜半導体装置は通常、硝子基板上に作成され、大面積を要する半導体集積回路を安価に製造する技術として知られて居る。具体例としては、昨今は液晶表示装置等に応用されている。従って指紋センサ等に適応される静電容量検出装置を薄膜半導体装置にて作成すると、単結晶硅素基板と云った多大なエネルギーを消費して作られた高価な基板を使用する必要がなく、貴重な地球資源を浪費する事なく安価に当該装置を作成し得る。又、薄膜半導体装置はＳＵＦＴＬＡ（特開平１１−３１２８１１やＳ．  Ｕｔｓｕｎｏｍｉｙａ  ｅｔ．  ａｌ．  Ｓｏｃｉｅｔｙ  ｆｏｒ  Ｉｎｆｏｒｍａｔｉｏｎ  Ｄｉｓｐｌａｙ  ｐ．  ９１６  （２０００））と呼ばれる転写技術を適応する事で、半導体集積回路をプラスティック基板上に作成出来るので、静電容量検出装置も単結晶硅素基板から解放されてプラスティック基板上に形成し得るので有る。
【００１１】
さて、図１に示すが如き従来の動作原理を適応した静電容量検出装置を薄膜半導体装置にて作成するのは、現在の薄膜半導体装置の技術を以ってしては不可能である。二つの直列接続されたコンデンサー間に誘起される電荷Ｑは非常に小さい為に、高精度感知を可能とする単結晶硅素ＬＳＩ技術を用いれば電荷Ｑを正確に読み取れるが、薄膜半導体装置ではトランジスタ特性が単結晶硅素ＬＳＩ技術程には優れず、又薄膜半導体装置間の特性偏差も大きいが故に電荷Ｑを正確に読み取れない。
【００１２】
そこで本発明の静電容量検出装置は、少なくともＭ行Ｎ列の行列状に配置されたＭ本（Ｍは１以上の整数）の電源線と、Ｎ本（Ｎは１以上の整数）の出力線、及び各電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）と各出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子は信号検出素子と信号増幅素子とを最少の構成要素として含む。斯うした構成である静電容量検出装置の一例を図４Ａに示す。信号検出素子は容量検出電極と容量検出誘電体膜とを含み、容量検出電極には静電容量に応じて電荷Ｑが発生する。本発明ではこの電荷Ｑを各静電容量検出素子に設けられた信号増幅素子にて増幅し、電流又は電圧に変換する。具体的には信号増幅素子はゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置から成り、信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極が容量検出電極に接続される。
【００１３】
図２に本願発明の動作原理図を示す。静電容量Ｃｓを持つコンデンサーと、対象物の表面形状に応じて変化する静電容量ＣＦを有するコンデンサーとの間に容量結合にて分割された電圧は信号増幅用ＭＩＳ型薄膜半導体装置のゲート電位を変化させる。斯うして此の薄膜半導体装置のドレイン領域に所定の電圧を印可すると、容量結合にて誘起された電圧に応じて薄膜半導体装置のソースドレイン間に流れる電流Ｉが著しく増幅される。ゲート電極に誘起された電荷Ｑ自体は何処にも流れずに保存されるので、ドレイン電圧を高くしたり或いは測定時間を長くする等で電流Ｉｄｓの測定も容易になり、従って薄膜半導体装置を用いても対象物の表面形状を十分正確に計測出来る様になる。
【００１４】
前述の如く本願発明では信号増幅素子として信号増幅用ＭＩＳ型薄膜半導体装置を用いて居る。この場合、静電容量Ｃｓを持つコンデンサーを信号増幅用ＭＩＳ型薄膜半導体装置其の物で兼用し得る。即ち静電容量Ｃｓに代わる新たな静電容量を信号増幅用ＭＩＳ型薄膜半導体装置のトランジスタ容量ＣＴとするので有る。斯うする事で静電容量検出素子から静電容量Ｃｓを持つコンデンサーを省略出来、構造が簡素化されると同時に製造工程も容易と化す。加えて図２に描かれて居る二つの電源を共通の電源Ｖｄｄとして纏める事も静電容量検出装置内に於ける余計な配線を省略し得るとの観点で効果的と言える。斯様な状態に於ける動作原理に関する等価回路図を図３に示す。対象物の表面形状に応じて変化する静電容量ＣＦを有するコンデンサーとトランジスタ容量ＣＴを有するコンデンサーとが直列に接続されて居る。厳密にはトランジスタ容量ＣＴは信号増幅用ＭＩＳ型薄膜半導体装置のドレイン電極とゲート電極との間に形成される静電容量である。図３の構成を実現させるには、図４に示すが如く信号増幅用ＭＩＳ型薄膜半導体装置のソース領域を出力線に接続し、信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域を電源線に接続した上で、電源線に電圧Ｖｄｄを印可し、出力線より対象物の表面形状に応じて変化する電流Ｉｄｓを取り出せば良い。例えば各容量を適当に設定し、指紋の山が信号検出素子に接した時には信号増幅素子は高抵抗となって電源線と出力線とを遮断し（電流Ｉｄｓを殆ど通過させず）、反対に指紋の谷が信号検出素子に面した時には信号増幅素子は低抵抗となって電源線と出力線とを導通させる（電流Ｉｄｓを通過させる）。斯うした電流量の変化や出力線に掛かる電圧変化を感知して指紋形状等に起因する静電容量を検出する。
【００１５】
原理的には斯うした構成で指紋等の表面形状情報を採取可能で有るが、行列状に配置された各電源線及び各出力線には其々複数の静電容量検出素子が接続されている為、静電容量検出素子間で情報の干渉が生じて仕舞う。図４Ａに示した構成の静電容量検出装置にて静電容量検出素子ＥＣＳＥｉｊに依り対象物の表面形状を読み取る場合、電源線ＰＬｉに電圧Ｖｄｄを印可し、出力線ＯＬｊから出力信号ＯＳｉｊを取り出す。もし信号増幅素子ＳＡＥｉｊが高抵抗で有れば出力線ＯＬｊは低電位で有らねば成らない。所がこの時、電源線ＰＬｉに接続された全ての静電容量検出素子ＥＣＳＥｉｙ（ｙは１からＮ迄の総ての整数）にも電圧Ｖｄｄが印可される為、各出力線ＯＬｙには、静電容量検出素子ＥＣＳＥｉｙを通じて読み取られた表面形状に応じた出力信号ＯＳｉｙが流れる。例えば信号増幅素子ＳＥＡｉｊ＋１が低抵抗状態に有れば出力線ＯＬｊ＋１は出力信号ＯＳｉｊ＋１を介して高電位と成る。更に、出力線ＯＬｙに接続された静電容量検出素子ＥＣＳＥｘｙ（ｘはｉを除く１からＭ迄の整数）を通して、電源線ＰＬｘにも電流が流れ得る。例えば出力線ＯＬｊ＋１が高電位になった状態で信号増幅素子ＳＡＥｉ−１ｊ＋１が低抵抗ならば、信号増幅素子ＳＡＥｉ−１ｊ＋１を介して逆方向の出力信号ＯＳｉ−１ｊ＋１が存在し得、本来低電位でなければならない電源線ＰＬｉ−１を高電位として仕舞う。斯うして本来低電位に有るべき非選択電源線ＰＬｘ（ｘはｉを除く１からＭ迄の整数）に通った電流が非選択電源線を高電位に変えて仕舞う。非選択電源線が高電位に変わると、静電容量検出素子ＥＣＳＥｘｊを介して出力信号ＯＳｘｊが出力線ＯＬｊに流れる。先の例に戻ると例えば信号増幅素子ＳＡＥｉ−１ｊが低抵抗だと出力信号ＯＳｉ−１ｊが出力線ＯＬｊに流入する。この結果、出力線ＯＬｊには本来検出すべきＯＳｉｊの他にＯＳｉ−１ｊなど他の出力信号が重畳して仕舞う。換言すると電源線ＰＬｉと出力線ＯＬｊとの間に静電容量検出装置ＥＣＳＥｉｊ以外の電流経路が存在するのである。電源線ＰＬｉを選択して電圧Ｖｄｄを印可したとしても、実質的には電源線の選択が機能せず、出力線ＯＬｊには複数の静電容量検出素子を通して複数の出力信号が流れ込み、精度良く表面形状を読み取る事が困難となる。
【００１６】
そこで本発明では各静電容量検出素子を確実に選択し、その動作を制御する信号転送素子を用いる事に依り、検出情報の素子間干渉を防ぎ、精度の高い静電容量の検出を可能とする。本発明の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本（Ｍは１以上の整数）の電源線と、Ｎ本（Ｎは１以上の整数）の出力線、及び各電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）と各出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）とを具備し、此の静電容量検出素子ＥＣＳＥｉｊは信号検出素子ＳＳＥｉｊと信号増幅素子ＳＡＥｉｊと信号転送素子ＳＴＥｉｊとを含む。信号検出素子ＳＳＥｉｊは容量検出電極と容量検出誘電体膜とを含み、静電容量を検出して静電容量を電圧に変換する。信号増幅素子ＳＡＥｉｊはゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊから成り、信号転送素子ＳＴＥｉｊはゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊから成る。信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊと信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊとは静電容量検出素子ＥＣＳＥｉｊ内に於いて直列に接続される。
【００１７】
斯うした構成を実現する静電容量検出装置の一例を図４Ｂと図４Ｃとを用いて詳述する。（図４Ｂと図４ＣとではＭＩＳ型薄膜半導体装置のソース領域をＳ、ドレイン領域をＤ、ゲート電極をＧにて表示して居る。又、ソース領域とドレイン領域はＮ型半導体装置では電位の低い方をソース領域と定義し、Ｐ型半導体装置では電位の高い方をソース領域と定義する。）図４Ｂと図４Ｃの静電容量検出素子ＥＣＳＥｉｊでは、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊと信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊとが電源線ＰＬｉと出力線ＯＬｊとの間にて直列に接続されている。これに依り静電容量検出素子間での出力信号干渉を防ぎ、検出精度の高い静電容量検出装置を実現し得る。実際、静電容量検出素子ＥＣＳＥｉｊからの出力信号を読み出す際には、ｉ行目電源線を選択して高電位とし、その状態にて信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのゲート電極に印加する電圧を制御する事で、静電容量検出素子ＥＣＳＥｉｊのみを選択出来る様になる。先の例に倣うと、図４Ａでは出力信号の干渉がＯＳｉｊからＯＳｉｊ＋１を経て、逆出力信号ＯＳｉ−１ｊ＋１、ＯＳｉ−１ｊとの経路で出力線ＯＬｊに発生していた。所が、本発明（図４Ｂと図４Ｃ）の構成では列側の選択を信号転送素子にて行っているが故、ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊを選択した状態では他列の信号転送素子は必ず高抵抗状態に保たれる。この為にＯＳｉｊ＋１や逆出力信号ＯＳｉ−１ｊ＋１は遮断され、出力線ＯＬｊに選択した静電容量検出素子ＥＣＳＥｉｊ以外の出力信号が重畳する事はなくなる。信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのソース・ドレイン間が電気的に導通状態である（信号転送素子が選択状態である）時のみ静電容量検出素子ＥＣＳＥｉｊだけが動作し、信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのソース・ドレイン間が電気的に導通状態でない（信号転送素子が非選択状態である）時には、静電容量検出素子ＥＣＳＥｉｊは動作しないのである。
【００１８】
此迄述べて来た様に、信号転送素子を含む静電容量検出装置を用いて表面形状情報の採取時に生じる情報の干渉を防ぐ一つの方法は、列選択に依り静電容量検出素子の動作を制御する事にある。そこで本発明の静電容量検出装置では、列毎に静電容量検出素子の動作を制御する列線ＣＬｊを設け、此の列線ＣＬｊに印加する電圧に応じて信号転送素子ＳＴＥｉｊの選択（信号転送素子ＳＴＥｉｊが低抵抗で導通状態）か非選択（信号転送素子ＳＴＥｉｊが高抵抗で遮断状態）かを切り替え、静電容量検出素子ＥＣＳＥｉｊの動作を制御する。具体的には本発明の静電容量検出装置はＮ本の列線ＣＬｊをも具備して居る。即ちＭ行Ｎ列の行列を含む静電容量検出装置の各行列要素は電源線ＰＬｉと出力線ＯＬｊ、列線ＣＬｊ、及び静電容量検出素子ＥＣＳＥｉｊとから成る。信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのソース領域はｊ列目の出力線ＯＬｊに電気的に接続され、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのドレイン領域と信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのソース領域とが電気的に接続され、更に信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのドレイン領域はｉ行目の電源線ＰＬｉに電気的に接続される。電気的に接続されるとは直接此等が繋がれる事の他にも、何らかのスイッチ素子を介して導通が取られる事をも意味している。例えば信号転送素子と電源線との間に更に他のトランジスタを直列に配置しても良い。配置されたトランジスタが選択状態となり低抵抗ならば、信号転送素子と電源線との間は導通が取られるので、信号転送素子と電源線とは電気的に接続されていると言える。信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのゲート電極は容量検出電極に電気的に接続され、信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのゲート電極はｊ列目の列線ＣＬｊに電気的に接続される。斯うした構成となる静電容量検出装置の全体構造が図４Ｂに示されて居る。上述の構成とは反対に信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊと信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊとの静電容量検出素子ＥＣＳＥｉｊ内に於ける位置関係を交換しても良い。具体的には本発明の別な形態となる静電容量検出素子はＮ本の列線ＣＬｊを具備し、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのドレイン領域がｉ行目の電源線ＰＬｉに電気的に接続され、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのソース領域と信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのドレイン領域とが電気的に接続され、信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのソース領域はｉ行目の出力線ＯＬｊに電気的に接続される。信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのゲート電極は容量検出電極に電気的に接続され、信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのゲート電極はｊ列目の列線ＣＬｊに電気的に接続される。斯うした構成となる静電容量検出装置の全体構造が図４Ｃに示されて居る。斯うした構成を成す事に依り、電源線ＰＬｉに高電位Ｖｄｄを印可してｉ行を選択出来、列線ＣＬｊに所定の選択電位を印可してｊ列を選択する。斯くして静電容量検出素子ＥＣＳＥｉｊが表面形状に応じて読み取った出力信号ＯＳｉｊ（電圧Ｖｉｊ又は電流Ｉｉｊ）を正確に出力線ＯＬｊから取り出すことが可能と化す。例えば図４Ｂや図４Ｃの構成にて静電容量検出素子ＥＣＳＥｉｊに依り表面形状を測定する場合には、電源線ＰＬｉに電圧Ｖｄｄを印可してｉ行を選択し、列線ＣＬｊにも同じ電圧Ｖｄｄを印可してｊ列を選択する。まず正電源電圧Ｖｄｄが印加された電源線ＰＬｉに接続されているＮ個の静電容量検出素子ＥＣＳＥｉｂ（ｂは１からＮ迄の整数）が選択され、更にその中から列線ＣＬｊに依り選択されて居るｊ列に属する静電容量検出素子ＥＣＳＥｉｊだけが選択され、動作状態とされる。斯うして非選択列の静電容量検出装置ＥＣＳＥｉｙ、（ｙはｉを除く１からＭ迄の整数）を経由した出力情報の拡散が排除され、電源線ＰＬｉと出力線ＯＬｊとの間には静電容量検出素子ＥＣＳＥｉｊ以外の情報流入経路が断たれる。故に出力線ＯＬｊには静電容量検出素子ＥＣＳＥｉｊだけを通して表面形状に応じた出力信号ＯＳｉｊ（電圧Ｖｉｊ又は電流Ｉｉｊ）が出力されるるに至り、静電容量検出素子間の情報干渉を防止し得る。
【００１９】
斯様な構成の静電容量検出装置を効果的に機能させる為に、本発明の静電容量検出装置では出力線と列線とが第一配線にて配線され、電源線が第二配線にて配線され、此等第一配線と第二配線とは絶縁膜を介して異なった層上に形成される。更に容量検出電極は絶縁膜にて第一配線及び第二配線と異なった層上に形成されて居る第三配線にて配線される。又、容量検出電極は第一配線から第三配線の何れにて配線し得るが、静電容量検出装置中の配線の中で最も表面側に第三配線を位置させる。斯うした構成を成す事で余分な配線を除去し、以て各配線間に生ずる寄生容量を最小化せしめ、故に微少な静電容量を高感度にて検出せしめる訳である。本発明を具現化する静電容量検出素子の構造の一例を図５を用いて説明する。図５ではＭＩＳ型薄膜半導体装置のソース領域をＳ、ドレイン領域をＤ、ゲート電極をＧにて表示して居る。静電容量検出素子の信号増幅素子を成す信号増幅用ＭＩＳ型薄膜半導体装置及び信号転送素子を構成する信号転送用ＭＩＳ型薄膜半導体装置は、其々ソース領域とチャンネル形成領域とドレイン領域とを含む半導体膜とゲート絶縁膜とゲート電極とを不可欠な構成要件としている。図５の構成例では信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域と信号転送用ＭＩＳ型半導体装置のソース領域は一つの領域として設けられていて、信号増幅用ＭＩＳ型薄膜半導体装置と信号転送用ＭＩＳ型薄膜半導体装置を第一層間絶縁膜が覆っている。信号増幅用ＭＩＳ型薄膜半導体装置のソース領域には第一配線が接続され、信号転送用ＭＩＳ型薄膜半導体装置のドレイン領域には第二配線が接続される。或いは信号増幅用ＭＩＳ型薄膜半導体装置のドレイン領域に第一配線が接続され、信号転送用ＭＩＳ型薄膜半導体装置のソース領域に第二配線が接続されても良い。第一配線と第二配線との間には第二層間絶縁膜が設けられ、第一配線と第二配線とは異なった層上に形成される。勿論、第二配線を第一層間絶縁膜上に形成し、第一配線を第二層間絶縁膜上に形成する事も可能である。静電容量検出素子の信号検出素子を成す容量検出電極は第三配線として設けられ、信号増幅用ＭＩＳ型薄膜半導体装置のゲート電極に接続される。第三配線は第二層間絶縁膜の上に設けられた第三層間絶縁膜上に形成され、第一配線及び第二配線とは更に異なった層上に形成される。容量検出電極と、第一配線乃至は第二配線とは電気的に導通が取られている部位（電気抵抗がゼロとの理想系にて等電位と化す部位）以外とは異なった層上にあってもお互いに重なり合わない様に配置する。微小な静電容量を検出する為には寄生容量を最小とする必要があり、上述の構成を取る事で容量検出電極と第二配線、乃至は容量検出電極と第二配線寄生容量を最小と出来、それ故に高感度の静電容量検出装置が実現する。容量検出電極上は容量検出誘電体膜が被い、容量検出誘電体膜は静電容量検出装置の最表面に位置する。容量検出誘電体膜は静電容量検出装置の保護膜の役割も同時に演ずる。保護膜として効率よく機能するには容量検出誘電体膜の比誘電率が第二層間絶縁膜や第三層間絶縁膜の比誘電率よりも大きい事が望まれる。
【００２０】
次に本発明に依る静電容量検出装置からの出力信号読み出し方法を図４Ｂと図４Ｃとを用いて説明する。本発明の静電容量検出素子はＭ行Ｎ列の行列状に配置されている為、対象物の表面形状を読み取るには行と列とを其々順次走査し、Ｍ×Ｎ個の静電容量検出素子を適当な順番にて選択して行く。即ち電源線ＰＬｉに電圧Ｖｄｄを印可した上で、列線ＣＬｊを順次選択して行き、出力線ＯＬｊに現れる出力信号ＯＳｉｊを読み取るとの作業を繰り返す。此の時に各静電容量検出素子から如何なる順序にて検出された出力信号を読み出すかを定めるのが出力信号選択回路である。具体的には、本発明の静電容量検出装置はＭ行Ｎ列の行列状に配置されたＭ本の電源線と、Ｎ本の出力線、Ｎ本の列線、及び各電源線（ｉ行目の電源線ＰＬｉ、ｉは１からＭ迄の整数）と各出力線（ｊ列目の出力線ＯＬｊ、ｊは１からＮ迄の整数）との交点に設けられた静電容量検出素子（ｉ行ｊ列に位置する静電容量検出素子ＥＣＳＥｉｊ）、Ｎ本の出力線及びＮ本の列線に接続する出力信号選択回路とを具備する。Ｍ行Ｎ列行列の各行列要素は電源線ＰＬｉと出力線ＯＬｊ、列線ＣＬｊ、及び静電容量検出素子ＥＣＳＥｉｊから構成される。各行列要素に繋がるＮ本の出力線とＮ本の列線は出力信号選択回路に繋がる。静電容量検出素子ＥＣＳＥｉｊは信号検出素子ＳＳＥｉｊと信号増幅素子ＳＡＥｉｊ及び信号転送素子ＳＴＥｉｊとを含む。出力信号選択回路は共通出力線（ＬＤＯＵＴ）と出力信号用パスゲート（ｊ列目に位置する出力信号用パスゲートＯＬＰＧＥｊ）を少なくとも含むで居る。信号検出素子ＳＳＥｉｊは容量検出電極と容量検出誘電体膜とを含む。信号増幅素子ＳＡＥｉｊはゲート電極とゲート絶縁膜と半導体膜とから成る信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊから構成され、信号転送素子ＳＴＥｉｊはゲート電極とゲート絶縁膜と半導体膜とから成る信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊから構成され、出力信号用パスゲートＯＬＰＧＥｊはゲート電極とゲート絶縁膜と半導体膜とから成る出力信号パスゲート用ＭＩＳ型薄型半導体装置ＴＳＤ−ＯＬＰＧｊから構成される。出力信号選択回路はデコーダーやシフトレジスタなどに依り選択された列からの出力信号を共通出力線に取り出す。即ちＮ本の列線の内でｊ列目の列線ＣＬｊが選択された際に、Ｎ本の出力線の内でｊ列目の出力線ＯＬｊに現れた出力信号ＯＳｊを選択的に共通出力線に取り出す。本発明の静電容量検出装置では全ての出力信号を共通出力線に出力する。斯様な構成にせねば、各出力信号ＯＳｊを検出する際に、各出力線ＯＬｊ上に出力信号を検出する装置を個別に設けねばならず、製造が困難を窮めると共に、Ｎ個の接続端子にも接続のばらつきが生じるので測定誤差を大きくする要因と成る。そこで本発明の静電容量検出装置では全ての出力信号を数本（一本から八本程度）の共通出力線から出力し、外部回路との実装工程等を容易にすると共に、接続端子に起因する接続のばらつきを最小とし、精度の高い測定を実現している。又、単純に共通出力線と出力線とを接続するだけでは（それでも測定は可能だが）、共通出力線を介して其々の出力線同士が直接接続され、出力信号が広く他の出力線に拡散して仕舞う。此���微弱な出力信号を高速で且つ高精度に検出をする上では好ましくない。そこで本発明の静電容量検出装置では各出力線ＯＬｊと共通出力線との間に出力信号の電気的導通を制御する出力信号用パスゲートＯＬＰＧＥｊを設ける。斯様な構成下では出力信号ＯＳｉｊは選択された出力線ＯＬｉｊと共通出力線内だけに止まり、その他の非選択状態の出力線へは広がらない。例えば出力信号を電圧で読む場合、選択された出力線と共通出力線だけの電位を変えれる事になるので短時間で精度の高い検出が可能とされる。
【００２１】
本発明の静電容量検出装置に於いて、共通出力線から効率良く出力信号を読み出すには列線ＣＬｊに依って選択された列の出力線ＯＬｊのみが共通出力線と電気的に導通する必要がある。そこで本発明の静電容量検出素子では列線ＣＬｊに依りｊ列に位置する静電容量検出素子ＥＣＳＥｉｊを選択すると同時にｊ列目の出力線ＯＬｊに繋がった出力信号用パスゲートＯＬＰＧＥｊの電気導通状態を制御する。出力信号用パスゲートＯＬＰＧＥｊは一例として出力信号パスゲート用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＯＬＰＧｊから成る。より詳細には、本発明の静電容量検出装置は信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのソース領域がｊ列目の出力線ＯＬｊに電気的に接続され、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのドレイン領域と信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのソース領域とが電気的に接続され、信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのドレイン領域がｉ行目の電源線ＰＬｉに電気的に接続され、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのゲート電極が容量検出電極に電気的に接続され、信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのゲート電極がｊ列目の列線ＣＬｊに電気的に接続され、ｊ列目に設けられた出力信号パスゲート用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＯＬＰＧｊのソース領域が共通出力線に電気的に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＯＬＰＧｊのドレイン領域がｊ列目の出力線ＯＬｊに電気的に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＯＬＰＧｊのゲート電極がｊ列目の列線ＣＬｊに電気的に接続される。斯うした構成に有る静電容量検出装置の全体構造を図４Ｂに示す。或いは信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊと信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊとの静電容量検出素子ＥＣＳＥｉｊ内に於ける位置関係を交換しても良い。具体的には、本発明の静電容量検出装置は、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのドレイン領域がｉ行目の電源線ＰＬｉに電気的に接続され、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのソース領域と信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのドレイン領域とが電気的に接続され、信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのソース領域がｊ列目の出力線ＯＬｊに電気的に接続され、信号増幅用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＡｉｊのゲート電極が容量検出電極に電気的に接続され、信号転送用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＳＴｉｊのゲート電極がｊ列目の列線ＣＬｊに電気的に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＯＬＰＧｊのソース領域が共通出力線に電気的に接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＯＬＰＧｊのドレイン領域がｊ列目の出力線ＯＬｊに接続され、出力信号パスゲート用ＭＩＳ型薄膜半導体装置ＴＳＤ−ＯＬＰＧｊのゲート電極がｊ列目の列線ＣＬｊに接続される。斯うした構成に有る静電容量検出装置の全体構造を図４Ｃに示す。電気的に接続されるとは先に述べた如く直接乃至は間接的に電気的導通が取られる事を意味する。
【００２２】
斯様な構成を取ると、Ｎ本の列線の内からｊ列目の列線ＣＬｊを選択すると、同時にＮ本の出力線の内でｊ列目に位置する只一本の出力線ＯＬｊを選択する事に成り、出力信号が他の出力線へ拡散される事態を防止し得る。その結果、電源線ＰＬｉ及び列線ＣＬｊに依り選択された静電容量検出素子ＥＣＳＥｉｊからの出力信号ＯＳｉｊは、出力線ＯＬｊにのみと出力信号用パスゲートＯＬＰＧＥｊを介して共通出力線とに出力され、高速で精度の高い検出が実現する。
【００２３】
実際に列を走査する際に列線に供給される信号（列選択信号）としては、シフトレジスタからの出力やデコーダーからの出力などが利用される。列選択信号を供給するシフトレジスタやデコーダーも薄膜半導体装置にて作成しても良い。列選択信号を生成する回路をシフトレジスタとすると、シフトレジスタは各出力段に転送されて来る信号から列選択信号を作成し、これを順次列線に供給して行く。列選択信号を生成する回路をデコーダーとすると、デコーダーはデコーダーへの入力信号に応じてＮ個の出力段から特定の出力段を選定し、この出力段に列選択信号を供給する。即ち選定された出力段に接続した列線が選択される事に成る。此の様にしてＮ個の出力信号用パスゲートＯＬＰＧＥｊと静電容量検出素子ＥＣＳＥｉｊとには列線から適時選択信号が入力される。静電容量検出素子ＥＣＳＥｉｊは適時選択され、出力信号ＯＳｉｊは共通出力線に出力されて行く。
【００２４】
先と同様、静電容量検出装置を効果的に機能させる為に、本発明の静電容量検出装置では出力線と列線とが第一配線にて配線され、電源線と共通出力線の一部乃至は全部が第二配線にて配線され、此等第一配線と第二配線とは絶縁膜を介して異なった層上に形成されて居る。更に容量検出電極は絶縁膜にて第一配線及び第二配線と異なった層上に形成されて居る第三配線にて配線される。又、容量検出電極は第一配線から第三配線の何れにて配線し得るが、静電容量検出装置中の配線の中で最も表面側に第三配線を位置させる。斯うした構成を成す事で余分な配線を除去し、以て各配線間に生ずる寄生容量を最小化せしめ、故に微少な静電容量を高感度にて検出せしめる訳である。
【００２５】
斯様な静電容量検出素子は前述のＳＵＦＴＬＡ技術を用いて、プラスティック基板上に形成され得る。単結晶硅素技術に基づく指紋センサはプラスティック上では直ぐに割れて仕舞ったり、或いは十分な大きさを有さぬが為に実用性に乏しい。これに対して本願発明に依るプラスティック基板上の静電容量検出素子は、プラスティック基板上で指を被うに十分に大きい面積としても静電容量検出素子が割れる心配もなく、プラスティック基板上での指紋センサとして利用し得る。具体的には本願発明により個人認証機能を兼ね備えたスマートカードが実現される。個人認証機能を備えたスマートカードは銀行カード（ｂａｎｋｃａｒｄ）やクレジットカード（ｃｒｅｄｉｔ  ｃａｒｄ）、身分証明書（Ｉｄｅｎｔｉｔｙ  ｃａｒｄ）等で使用され、此等のセキュリティーレベルを著しく高めた上で尚、個人指紋情報をカード外に流出させずに保護するとの優れた機能を有する。
（実施例１）
ガラス基板上に薄膜半導体装置からなる静電容量検出装置を製造した上で、此の静電容量検出装置をＳＵＦＴＬＡ技術を用いてプラスティック基板上に転写し、プラスティック基板上に静電容量検出装置を作成した。静電容量検出装置は３０４行３０４列の行列状に並んだ静電容量検出素子から構成される。行列部の大きさは２０ｍｍ角の正方形である。
【００２６】
基板は厚み２００μｍのポリエーテルスルフォン（ＰＥＳ）である。信号増幅用ＭＩＳ型薄膜半導体装置も信号転送用ＭＩＳ型薄膜半導体装置も、出力信号パスゲート用ＭＩＳ型薄膜半導体装置も、総て同じ断面構造を有する薄膜トランジスタにて作られている。薄膜トランジスタは図５に示すトップゲート型で工程最高温度４２５℃の低温工程にて作成される。半導体膜はレーザー結晶化にて得られた多結晶硅素薄膜でその厚みは５０ｎｍである。又、ゲート絶縁膜は化学気相堆積法（ＣＶＤ法）にて形成された４０ｎｍ厚の酸化硅素膜で、ゲート電極は厚み４００ｎｍのタンタル薄膜から成る。ゲート絶縁膜を成す酸化硅素膜の比誘電率はＣＶ測定により約３．９と求められた。第一層間絶縁膜と第二層間絶縁膜及び第三層間絶縁膜は原料物質としてテトラエチルオーソシリケート（ＴＥＯＳ：Ｓｉ（ＯＣＨ２ＣＨ３）４）と酸素とを用いてＣＶＤ法にて形成した酸化硅素膜である。第一層間絶縁膜はゲート電極（本実施例では４００ｎｍ）よりも２０％程度以上厚く、第二層間絶縁膜よりも薄いのが望ましい。斯うするとゲート電極を確実に覆って、ゲート電極と第一配線乃至は第二配線との短絡を防止し、同時に第二層間絶縁膜を厚くし得るからである。本実施例では第一層間絶縁膜を５００ｎｍとした。第三層間絶縁膜は第二配線と容量検出電極とを分離し短絡を防止して居る。第一配線と容量検出電極とは第二層間絶縁膜と第三層間絶縁膜とによって分離されている。従って第一配線と容量検出電極との間に生ずる寄生容量を最小とし、好感度の静電容量検出装置を実現するには第二層間絶縁膜の誘電率と第三層間絶縁膜の誘電率とは出来る限り小さく、その厚みは出来る限り厚い方が好ましい。而るにＣＶＤ法にて積層された酸化硅素膜の総厚みが２μｍ程度を越えると酸化膜に亀裂が生ずる場合があり、歩留まりの低下をもたらす。従って第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下とする。斯うする事で静電容量検出装置の生産性が向上する。先にも述べた様に第二層間絶縁膜と第三層間絶縁膜とは厚い方が好ましいので、第一層間絶縁膜よりも厚くする。第一層間絶縁膜はゲート電極よりも２０％程度以上厚く、第二層間絶縁膜と第三層間絶縁膜とは第一層間絶縁膜よりも厚く、第一層間絶縁膜と第二層間絶縁膜と第三層間絶縁膜との和は２μｍ程度以下が理想的と言える。本実施例では第二層間絶縁膜の厚みを１μｍとした。第一配線と第二配線は何れも５００ｎｍ厚のアルミニウムより成り、配線幅は５μｍである。第一配線に依り出力線と列線が形成され、第二配線にて電源線と共通出力線が形成され、インジウム錫酸化物（ＩＴＯ）から成る第三配線に依り容量検出電極が配線された。容量検出電極と第二配線とは重なり部がない。此等の距離を余り離すと容量検出電極が小さくなって測定感度が落ちる為、第二配線と容量検出電極との距離は０．５μｍから５μｍの間とすべきである。本実施例では静電容量検出装置を成す行列のピッチを６６μｍとし、解像度を３８５ｄｐｉ（ｄｏｔｓ  ｐｅｒ  ｉｎｃｈ）としている。容量検出電極面積は１２００μｍ２から１６００μｍ２で有った。容量検出誘電体膜は厚み３００ｎｍの窒化硅素膜にて形成された。ＣＶ測定からこの窒化���素膜の比誘電率は略７．５であった。
【００２７】
回路構成は図４Ｂとし、信号増幅用ＭＩＳ型薄膜半導体装置と信号転送用ＭＩＳ型薄膜半導体装置はＮ型薄膜トランジスタにて形成し、出力信号パスゲート用ＭＩＳ型薄膜半導体装置はＣＭＯＳ薄膜トランジスタにて形成した。列線には選択時に正電源電位Ｖｄｄ（４．０Ｖ）を供給し、非選択時には負電源電位Ｖｓｓ（０Ｖ）を供給した。又電源線には選択時に正電源電位Ｖｄｄ（４．０Ｖ）を供給し、非選択時には負電源電位Ｖｓｓ（０Ｖ）を供給した。列線の選択も電源線の選択もＣＭＯＳ薄膜トランジスタにて作られたシフトレジスタからの信号を利用した。信号増幅用ＭＩＳ型薄膜半導体装置と信号転送用ＭＩＳ型薄膜半導体装置のゲート長は３μｍで、ゲート幅は１０μｍであった。又、出力信号パスゲート用薄膜半導体装置を為すＮ型及びＰ型薄膜トランジスタのゲート長は共に３μｍで、ゲート幅は共に２７０μｍであった。ＣＭＯＳパスゲートを構成するＮ型薄膜トランジスタのゲート電極には列線に供給される列選択信号を入力し、Ｐ型薄膜トランジスタのゲート電極には列選択信号を反転させた信号を入力した。
【００２８】
此の様な構成にて静電容量検出装置を作成したところフレーム周波数５Ｈｚにて良好な指紋画像が採取された。
【００２９】
【発明の効果】
以上詳述してきた様に、従来の単結晶硅素基板を用いた技術では数ｍｍ×数ｍｍ程度の小さな静電容量検出装置しかプラスティック基板上に形成出来なかったが、本願発明に依るとその百倍もの面積を有する静電容量検出装置をプラスティク基板上に作成する事が実現し、しかも対象物の凹凸情報を窮めて高精度に検出出来る様になった。その結果、例えばスマートカードのセキュリティーレベルを著しく向上せしめるとの効果が認められる。又、単結晶硅素基板を用いた従来の静電容量検出装置は装置面積の極一部しか単結晶硅素半導体を利用して居らず、莫大なエネルギーと労力とを無駄に費やしていた。これに対し本願発明では斯様な浪費を排除し、地球環境の保全に役立つとの効果を有する。
【図面の簡単な説明】
【図１】従来技術に於ける動作原理を説明した図。
【図２】本願発明に於ける動作原理を説明した図。
【図３】本願発明に於ける動作原理を説明した図。
【図４】Ａ  信号転送素子を持たない静電容量検出装置を説明した図。Ｂ  本願発明全体構成を説明した図。Ｃ  本願発明全体構成を説明した図。
【図５】本願発明の素子構造を説明した図。
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図５】
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