(57)【要約】【課題】本発明は、ラッチタイミングを強誘電体のバラツキや温度・電源依存性に応じて変化させることで、ＶＤＤに近くない十分大きな電位差のセンスアンプ入力をラッチ可能な半導体記憶装置を提供することを目的とする。【解決手段】半導体記憶装置は、メモリセルと、メモリセルから読み出すデータに応じた電位が現れる信号線と、信号線の電位が所定の電位を超えたことを検出すると検出信号を出力する電位検出回路と、検出信号に応答して信号線の電位の増幅を開始するセンスアンプを含むことを特徴とする。【選択図】図５
2005129151.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
該メモリセルから読み出すデータに応じた電位が現れる信号線と、
該信号線の電位が所定の電位を超えたことを検出すると検出信号を出力する電位検出回路と、
該検出信号に応答して該信号線の電位の増幅を開始するセンスアンプ
を含むことを特徴とする半導体記憶装置。
【請求項２】
該メモリセルは互いに反転したデータを格納するための２つの強誘電体容量を含み、該信号線は該２つの強誘電体容量にそれぞれ対応する２本の信号線であり、該電位検出回路は該２本の信号線のそれぞれに対応して設けられ、該２本の信号線に対応する該電位検出回路の何れか一方が該検出信号を出力すると、それに応答して該センスアンプは該２本の信号線のデータの増幅を開始することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該メモリセルからのデータを読み出すビット線と、
該ビット線の電位を増幅して該信号線に出力するプリセンスアンプ
を含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項４】
該電位検出回路はシュミットトリガ回路であることを特徴とする請求項１記載の半導体記憶装置。
【請求項５】
該シュミットトリガ回路の入力立ち上がりに対する入出力特性はＰｃｈ−ＭＯＳトランジスタとＮｃｈ−ＭＯＳトランジスタの直列接続からなるインバータの入出力特性であることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
該電位検出回路から出力される該検出信号を遅延させて該センスアンプに供給する遅延回路を更に含むことを特徴とする請求項１記載の半導体記憶装置。
【請求項７】
互いに反転したデータを格納するための２つの強誘電体容量を含むメモリセルと、
該２つの強誘電体容量にトランジスタを介してそれぞれ接続される２本のビット線と、
該２本のビット線をそれぞれ入力として電位を増幅する２つのプリセンスアンプと、
該２つのプリセンスアンプの出力をそれぞれ入力とし入力電位が所定の電位を超えたことを検出すると検出信号を出力する２つの電位検出回路と、
該２つのプリセンスアンプの出力を入力とし該２つの電位検出回路の何れか一方が該検出信号を出力すると増幅動作を開始するセンスアンプ
を含むことを特徴とする半導体記憶装置。
【請求項８】
該電位検出回路はシュミットトリガ回路であることを特徴とする請求項７記載の半導体記憶装置。
【請求項９】
該シュミットトリガ回路の入力立ち上がりに対する入出力特性はＰｃｈ−ＭＯＳトランジスタとＮｃｈ−ＭＯＳトランジスタの直列接続からなるインバータの入出力特性であることを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
該電位検出回路から出力される該検出信号を遅延させて該センスアンプに供給する遅延回路を更に含むことを特徴とする請求項７記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体記憶装置に関し、詳しくはセンスアンプのラッチのタイミングを調整した強誘電体メモリに関する。
【背景技術】
【０００２】
強誘電体メモリ（ＦＲＡＭ、ＦｅＲＡＭ）は、メモリセルとして強誘電体容量を用い電源オフ時であっても情報を保持できるため、ＩＣカードの記憶媒体等として用いられる。
【０００３】
図１は、従来の強誘電体メモリの構成の一例を示す図である。図１に示す回路は強誘電体メモリの読み出しに関連する部分であり、２Ｔ２Ｃ（２トランジスタ２キャパシタ）型メモリセル１、プリセンスアンプ２、プリセンスアンプ３、Ｖｔｈ発生回路４、マイナス電圧発生回路５、及びセンスアンプ６を含む。
【０００４】
実際の構成ではメモリセル１はマトリクス状に配置されるが、図示の簡略化のために１個のみを示してある。メモリセル１において、ＷＬはワード線、ＰＬはプレート線、ＢＬ及びＢＬＸはビット線、Ｎ１及びＮ２はアクセストランジスタ、更にＦ１及びＦ２は強誘電体容量である。
【０００５】
強誘電体メモリにおいては、強誘電体容量に正または負の電圧を印加して分極させることにより書き込みを行い、強誘電体容量に正電圧を印加したときの分極反転電流の有無を検出することにより読み出しを行う。書き込み動作においては、ワード線ＷＬを選択状態（ＨＩＧＨ）にして、アクセストランジスタＮ１をＯＮにする。ビット線ＢＬとプレート線ＰＬ間に正又は負の電圧が加えられると、強誘電体容量Ｆ１にこの電圧が印加され、所望のデータが書き込まれる。“０”データを書き込む場合は、ビット線ＢＬを０Ｖとし、プレート線ＰＬを電源電圧ＶＤＤにする。また“１”データを書き込む場合は、ビット線ＢＬを電源電圧ＶＤＤとし、プレート線ＰＬを０Ｖに設定する。強誘電体容量Ｆ２には、同様の手順により、強誘電体容量Ｆ１のデータと反転したデータが書き込まれる。書き込み動作後に印加電圧が消えても強誘電体容量の分極は保持されるので、書き込まれたデータは不揮発データとして保持される。
【０００６】
読み出し動作においては、ワード線ＷＬを選択してアクセストランジスタＮ１をＯＮにし、プレート線ＰＬを電源電圧ＶＤＤに設定する。ビット線ＢＬはプリセンスアンプ２により略グラウンド電位ＧＮＤに保たれており、強誘電体容量Ｆ１には正電圧が印加される。強誘電体容量Ｆ１に“０”が格納されている場合には、強誘電体容量Ｆ１にかかる電圧は書き込み時と同一の極性であるために、分極の反転は起こらない。従って比較的小さな電荷がビット線ＢＬに流れる。強誘電体容量Ｆ１に“１”が格納されている場合には、強誘電体容量Ｆ１にかかる電圧は書き込み時と反対極性であるために、分極の反転が起こる。従って、大きな反転電荷がビット線ＢＬに流れる。この電流をプリセンスアンプ２で検知し電圧に変換する。強誘電体容量Ｆ２についても同様に、プリセンスアンプ３が電流を検知し電圧に変換する。センスアンプ６は、プリセンスアンプ２及び３の出力電位の差を電源電圧ＶＤＤ及びＧＮＤまで増幅する。
【０００７】
プリセンスアンプ２は、スイッチＳ１及びＳ３、Ｐｃｈ−ＭＯＳトランジスタＰ１、及び容量Ｃ１及びＣ３を含む。プリセンスアンプ３は、スイッチＳ２及びＳ４、Ｐｃｈ−ＭＯＳトランジスタＰ２、及び容量Ｃ２及びＣ４を含む。センスアンプ６は、Ｐｃｈ−ＭＯＳトランジスタＰ３〜Ｐ７、Ｎｃｈ−ＭＯＳトランジスタＮ３〜Ｎ７、スイッチＳ５及びＳ６、及びインバータＩ１を含む。
【０００８】
図２は、図１の従来回路の動作を説明するための信号波形図である。以下に、図２を用いて図１の回路の動作を説明する。
【０００９】
強誘電体容量Ｆ１にはデータ“１”が格納され、強誘電体容量Ｆ２にはデータ“０”が格納されているとする。図２において、時間Ｔ１まではスイッチＳ１及びＳ２がＯＮ（短絡）されており、ビット線ＢＬ及びＢＬＸがグラウンド電位ＧＮＤに固定されている。時間Ｔ１以降は、スイッチＳ１及びＳ２がＯＦＦ（解放）となり、ビット線ＢＬ及びＢＬＸを開放する。Ｖｔｈ発生回路４は、Ｐｃｈ−ＭＯＳトランジスタＰ１及びＰ２のソース（ビット線ＢＬ及びＢＬＸ）がグラウンド電位ＧＮＤの時のＶｔｈ（ＭＯＳ閾値）に等しい電位を発生する。この電位はＧＮＤよりも低い電位である。
【００１０】
マイナス電圧発生回路５は負電位ＶＭＩＮＵＳを発生する。負電位ＶＭＩＮＵＳは例えば−３Ｖである。スイッチＳ３及びＳ４は、時間Ｔ１まではＯＮであり、Ｐｃｈ−ＭＯＳトランジスタＰ１及びＰ２のドレイン（ノードＭＩＮＵＳ及びＭＩＮＵＳＸ）を負電位ＶＭＩＮＵＳに維持する。時間Ｔ１以降は、スイッチＳ３及びＳ４がＯＦＦとなりノードＭＩＮＵＳ及びＭＩＮＵＳＸを開放する。時間Ｔ１から時間Ｔ２までは、ノードＭＩＮＵＳ及びＭＩＮＵＳＸの電位は容量Ｃ１及びＣ２により負電位ＶＭＩＮＵＳに保たれる。
【００１１】
時間Ｔ２に、ワード線ＷＬとプレート線ＰＬとをＶＤＤ（例えば３Ｖ）に変化させる。アクセストランジスタＮ１及びＮ２がＯＮとなり、強誘電体容量Ｆ１及びＦ２に正電圧が印加される。データ１を記憶している強誘電体容量Ｆ１には書き込み時と反対極性の電圧がかかるので、分極反転により大きな反転電荷がビット線ＢＬに流れる。この時ビット線ＢＬの電位が上がろうとするが、Ｐｃｈ−ＭＯＳトランジスタＰ１のゲートにＶｔｈが印加されているために、ビット線ＢＬの電位が僅かでも上昇するとＰｃｈ−ＭＯＳトランジスタＰ１がＯＮする。これによりビット線ＢＬからノードＭＩＮＵＳに反転電荷に等しい電荷が流れ、ビット線ＢＬの電位はＧＮＤ近傍に保たれる。反転電荷が流入することにより、容量Ｃ１によって保たれていたノードＭＩＮＵＳの電位は図２に示す様に大きく上昇する。
【００１２】
一方、データ“０”を記憶している強誘電体容量Ｆ２にかかる電圧は書き込み時と同極性であるので分極反転は起こらず、比較的小さな電荷がビット線ＢＬＸに流れる。この時ビット線ＢＬＸの電位が上がろうとするが、Ｐｃｈ−ＭＯＳトランジスタＰ２のゲートにＶｔｈが印加されているために、ビット線ＢＬＸの電位が僅かでも上昇するとＰｃｈ−ＭＯＳトランジスタＰ２がＯＮする。これによりビット線ＢＬＸからノードＭＩＮＵＳＸに電荷が流れ、ビット線ＢＬＸの電位はＧＮＤ近傍に保たれる。電荷が流入することにより、容量Ｃ２によって保たれていたノードＭＩＮＵＳＸの電位は図２に示す様に上昇する。但し記憶データが“０”であることに対応して、ノードＭＩＮＵＳＸの電位の上昇はノードＭＩＮＵＳの電位の上昇より小さい。
【００１３】
センスアンプ６のスイッチＳ５及びＳ６は時間Ｔ１まではＯＮにされており、容量Ｃ３及びＣ４の一端ＯＵＴ及びＯＵＴＸは、時間Ｔ１までＧＮＤに固定されている。容量Ｃ３及びＣ４の他端ＭＩＮＵＳ及びＭＩＮＵＳＸは上で述べたように、時間Ｔ１までは負電位ＶＭＩＮＵＳに固定されている。時間Ｔ１を経過するとスイッチＳ５及びＳ６はＯＦＦとなりノードＯＵＴ及びＯＵＴＸは開放される。容量Ｃ３及びＣ４はその両端の電位差を保つのでノードＭＩＮＵＳ及びＭＩＮＵＳＸの電位変化に応じて、ノードＯＵＴ及びＯＵＴＸの電位も同様に変化する。従ってノードＯＵＴ及びＯＵＴＸの電位波形はノードＭＩＮＵＳ及びＭＩＮＵＳＸの電位波形と同一で、電位が｜ＶＭＩＮＵＳ｜だけ上にシフトされ、グラウンド電位ＧＮＤを基準とした正電位の波形となる。
【００１４】
センスアンプ６はラッチ型のセンスアンプであり、ノードＯＵＴ及びＯＵＴＸを入力としてラッチし、それぞれＶＤＤとグラウンド電位ＧＮＤまで増幅する。ＭＯＳトランジスタＰ４、Ｐ５、Ｎ４、及びＮ５は、クロスカップル接続された２つのインバータを構成する。ＭＯＳトランジスタＰ３及びＮ３は、これら２つのインバータを電源から切り離す電源スイッチとして機能する。またＭＯＳトランジスタＰ６、Ｎ６、Ｐ７、及びＮ７はトランスファーゲートである。
【００１５】
時間Ｔ３まではラッチ起動信号ＳＡＰＯＷＥＲはＬＯＷで、クロスカップル接続の２つのインバータは電源から切り離されフローティング状態となっている。トランスファーゲートはＯＮであり、ノードＯＵＴ及びＯＵＴＸはクロスカップル接続のノードＳＡＯＵＴ及びＳＡＯＵＴＸに接続されている。時間Ｔ３でラッチ起動信号ＳＡＰＯＷＥＲがＨＩＧＨに変化すると、トランスファーゲートがＯＦＦすると共にクロスカップル接続の２つのインバータに電源が入る。これによりノードＳＡＯＵＴ及びＳＡＯＵＴＸの電位が、それぞれＶＤＤとＧＮＤまで増幅される。この増幅された信号が読み出し出力となる。
【００１６】
なお、上記の例とは逆に強誘電体容量Ｆ１にデータ“０”が格納され強誘電体容量Ｆ２にデータ“１”が格納されている場合でも、データ読み出しの際のスイッチング動作や増幅動作等は同様である。
【特許文献１】特開２００２−１３３８５７号公報
【非特許文献１】“インターネット時代のパスポート、ＦＲＡＭスマートカード”、［ｏｎｌｉｎｅ］、平成14年、富士通株式会社、インターネット＜ＵＲＬ：http://edevice.fujitsu.com/fj/CATALOG/AD05/05-00023/index_j.html＞
【非特許文献２】カワシマショウイチロウ  他６名（Shoichiro Kawashima, et.al.）著，アイトリプルイー  ジャーナル  オブ  ソリッドステート  サーキッツ（IEEE Journal of Solid-State Circuits），２００２年５月，第３７巻，第５号，ｐ．５９２−５９８
【発明の開示】
【発明が解決しようとする課題】
【００１７】
図３は、図２に示されるノードＯＵＴ及びＯＵＴＸとラッチ起動信号ＳＡＰＯＷＥＲの時間Ｔ３付近の波形の拡大図である。
【００１８】
図３において、メモリセルの読み出しによりノードＯＵＴ及びＯＵＴＸの電位が上昇し、センスアンプ６が起動される時間Ｔ３でΔＶの電位差が生じている。センスアンプ６はこの電位差を入力として増幅する。一般に強誘電体の特性は製造バラツキが大きく、温度・電源依存性も大きい。またノードＯＵＴ及びＯＵＴＸの電位波形は、メモリセルの容量Ｆ１及びＦ２とプリセンスアンプ内の容量Ｃ１及びＣ２の相対的バラツキにも左右される。
【００１９】
バラツキや温度・電源依存性によりメモリセルの容量Ｆ１及びＦ２が設計値より大きめになった場合、図４に示す様にノードＯＵＴ及びＯＵＴＸの電位が過度に上昇する場合がある。ここで“１”の読み出しデータであるノードＯＵＴの電位は、ＶＤＤ（例えば３Ｖ）を越えてＶＤＤ＋０．６Ｖ程度に達すると飽和する。これは、プリセンスアンプ２内のＰｃｈ−ＭＯＳトランジスタＰ１のバックゲートがＧＮＤに接続されているために、ソース／ドレインが＋０．６Ｖ程度以上になろうとすると、ソース／ドレインとバックゲート間のＰＮ接合が順方向となり電流が流れ、それ以上ソース／ドレインの電位が上がらないためである。即ち、ノードＭＩＮＵＳの電位は＋０．６Ｖ程度以上になることはなく、ノードＯＵＴの電位もＶＤＤ＋０．６Ｖ程度以上になることはない。
【００２０】
他方、“０”の読み出しデータであるノードＯＵＴＸの電位は、飽和点まで距離があるために時間と共に上昇し続ける。
【００２１】
従って、図４に示す様なタイミングで時間Ｔ３が設定されている場合には、ラッチタイミングＴ３より早い時間において十分大きい電位差ΔＶ’が得られているにも関らず、ラッチタイミングＴ３においては小さい電位差ΔＶしか得られない。この場合、センスアンプ６は、入力電位差が小さいために誤読み出しを起こす可能性がある。またセンスアンプ６はラッチ型センスアンプであり、そのゲインは入力電位がＶＤＤ／２の付近で最も高い。図４に示すように２つの入力が共にＶＤＤに近い場合には、ゲインが低く誤読み出しの可能性が高くなるという問題点がある。
【００２２】
以上を鑑みて、本発明は、ラッチタイミングを強誘電体のバラツキや温度・電源依存性に応じて変化させることで、ＶＤＤに近くない十分大きな電位差のセンスアンプ入力をラッチ可能な半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明による半導体記憶装置は、メモリセルと、該メモリセルから読み出すデータに応じた電位が現れる信号線と、該信号線の電位が所定の電位を超えたことを検出すると検出信号を出力する電位検出回路と、該検出信号に応答して該信号線の電位の増幅を開始するセンスアンプを含むことを特徴とする。
【発明の効果】
【００２４】
上記半導体記憶装置においては、読み出しデータに応じた電位が所定の電位を超えたことを電位検出回路により検出し、この検出に応じたタイミングでセンスアンプがデータを増幅する（即ちラッチ動作を実行する）。従ってデータ電位の立ち上がりが過度に急峻である場合には早いタイミングでラッチ動作を実行し、データ電位の立ち上がりが標準である場合には標準のタイミングでラッチ動作を実行し、データ電位の立ち上がりが過度に緩やかである場合には遅いタイミングでラッチ動作を実行することができる。これにより、ラッチタイミングを強誘電体のバラツキや温度・電源依存性に応じて変化させることが可能となり、ＶＤＤに近くない十分大きな電位差のセンスアンプ入力をラッチして正確なデータ検知をすることができる。
【発明を実施するための最良の形態】
【００２５】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００２６】
図５は、本発明による強誘電体メモリの構成の一例を示す図である。図５において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２７】
図５に示す回路は強誘電体メモリの読み出しに関連する部分であり、２Ｔ２Ｃ（２トランジスタ２キャパシタ）型メモリセル１、プリセンスアンプ２、プリセンスアンプ３、Ｖｔｈ発生回路４、マイナス電圧発生回路５、センスアンプ６、シュミットトリガ回路７、シュミットトリガ回路８、及びＮＡＮＤ回路９を含む。図５の本発明においては、電位検出手段として機能するシュミットトリガ回路７及び８により、ノードＯＵＴ及びＯＵＴＸの電位が所定の電位に達したことを検出する。これを検出すると、シュミットトリガ回路７及び８はラッチ起動信号ＳＡＰＯＷＥＲを発生し、センスアンプ６のラッチ動作を起動する。
【００２８】
具体的には、シュミットトリガ回路７及び８がプリセンスアンプ２及び３のノードＯＵＴ及びＯＵＴＸに接続され、その出力ＴＲＧ１及びＴＲＧ２がＮＡＮＤゲート９を介してラッチ起動信号ＳＡＰＯＷＥＲとしてセンスアンプ６に供給される。ここでのシュミットトリガ回路７及び８の出力は負論理であり、ノードＯＵＴ及びＯＵＴＸが立ち上がる前の出力ＴＲＧ１及びＴＲＧ２はＨＩＧＨである。従って、ＮＡＮＤゲート９から供給されるラッチ起動信号ＳＡＰＯＷＥＲはＬＯＷである。読み出し動作が開始し、例えばノードＯＵＴの電位がシュミットトリガ回路の入力立ち上がり側の閾値に達すると、出力ＴＲＧ１がＨＩＧＨからＬＯＷに切り替わる。これに応じてラッチ起動信号ＳＡＰＯＷＥＲがＨＩＧＨとなり、センスアンプ６が起動される。
【００２９】
図６は、図５のノードＯＵＴ及びＯＵＴＸとラッチ起動信号ＳＡＰＯＷＥＲの電圧を示す信号波形図である。
【００３０】
図６は、メモリセル容量のバラツキ又は温度・電源依存性によりノードＯＵＴ及びＯＵＴＸの電位が過度に上昇した場合を示している。前述の通りノードＯＵＴは飽和し、点線で示す従来のラッチ起動信号ＳＡＰＯＷＥＲのタイミングＴ３では、電位差ΔＶが小さくなっている。またノードＯＵＴ及びＯＵＴＸの電位は共に、センスアンプ６のゲインが低いＶＤＤに近傍に位置している。本発明においては、時間Ｔ３’でノードＯＵＴの電位がシュミットトリガ回路７の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに達すると、ラッチ起動信号ＳＡＰＯＷＥＲが生成される。これによりセンスアンプ６が起動され、ラッチタイミング（Ｔ３’）で充分大きな電位差ΔＶ’が確保される。またノードＯＵＴ及びＯＵＴＸの電位がＶＤＤ／２に近いので、センスアンプ６は十分なゲインを発揮することができる。
【００３１】
図７は、本発明においてメモリセル容量のバラツキ又は温度・電源依存性によりノードＯＵＴ及びＯＵＴＸの電位が様々に振れた場合に生成されるラッチ起動信号ＳＡＰＯＷＥＲのタイミングを示す信号波形図である。
【００３２】
一点鎖線はノードＯＵＴ及びＯＵＴＸの電位が高めの場合を示し、実線は電位が標準の場合を示し、点線は電位が低めの場合を示す。何れの場合においてもノードＯＵＴ及びＯＵＴＸの何れかがシュミットトリガ回路の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに到達すると、ラッチ起動信号ＳＡＰＯＷＥＲが生成され、適正なタイミングでセンスアンプのラッチ動作が介しされる。
【００３３】
図８は、本発明による強誘電体メモリの更に詳細な構成の一例を示す図である。図８において、図１及び図５と同一の構成要素は同一の番号で参照する。
【００３４】
図８に示す回路は強誘電体メモリの読み出しに関連する部分であり、２Ｔ２Ｃ（２トランジスタ２キャパシタ）型メモリセル１、プリセンスアンプ２、プリセンスアンプ３、Ｖｔｈ発生回路４、マイナス電圧発生回路５、センスアンプ６、シュミットトリガ回路７、シュミットトリガ回路８、及びＮＡＮＤ回路９を含む。
【００３５】
実際の構成ではメモリセル１はマトリクス状に配置されるが、図示の簡略化のために１個のみを示してある。メモリセル１において、ＷＬはワード線、ＰＬはプレート線、ＢＬ及びＢＬＸはビット線、Ｎ１及びＮ２はアクセストランジスタ、更にＦ１及びＦ２は強誘電体容量である。
【００３６】
プリセンスアンプ２は、スイッチＳ１及びＳ３、Ｐｃｈ−ＭＯＳトランジスタＰ１、及び容量Ｃ１及びＣ３を含む。プリセンスアンプ３は、スイッチＳ２及びＳ４、Ｐｃｈ−ＭＯＳトランジスタＰ２、及び容量Ｃ２及びＣ４を含む。センスアンプ６は、Ｐｃｈ−ＭＯＳトランジスタＰ３〜Ｐ７、Ｎｃｈ−ＭＯＳトランジスタＮ３〜Ｎ７、スイッチＳ５及びＳ６、及びインバータＩ１を含む。
【００３７】
シュミットトリガ回路７は、Ｐｃｈ−ＭＯＳトランジスＰ８〜Ｐ１０及びＮｃｈ−ＭＯＳトランジスタＮ８を含む。同様にシュミットトリガ回路８は、Ｐｃｈ−ＭＯＳトランジスタＰ１１〜Ｐ１３及びＮｃｈ−ＭＯＳトランジスタＮ９を含む。
【００３８】
図９は、図８の回路の動作を説明するための信号波形図である。以下に、図９を用いて図８の回路の動作を説明する。
【００３９】
図９に示すのは、メモリセル容量のバラツキ又は温度・電源依存性によりノードＯＵＴ及びＯＵＴＸの電位が過度に上昇した場合である。強誘電体容量Ｆ１にはデータ“１”が格納され、強誘電体容量Ｆ２にはデータ“０”が格納されているとする。図９において、時間Ｔ１まではスイッチＳ１及びＳ２がＯＮ（短絡）されており、ビット線ＢＬ及びＢＬＸがグラウンド電位ＧＮＤに固定されている。時間Ｔ１以降は、スイッチＳ１及びＳ２がＯＦＦ（解放）となり、ビット線ＢＬ及びＢＬＸを開放する。Ｖｔｈ発生回路４は、Ｐｃｈ−ＭＯＳトランジスタＰ１及びＰ２のソース（ビット線ＢＬ及びＢＬＸ）がグラウンド電位ＧＮＤの時のＶｔｈ（ＭＯＳ閾値）に等しい電位を発生する。この電位はＧＮＤよりも低い電位である。
【００４０】
マイナス電圧発生回路５は負電位ＶＭＩＮＵＳを発生する。負電位ＶＭＩＮＵＳは例えば−３Ｖである。スイッチＳ３及びＳ４は、時間Ｔ１まではＯＮであり、Ｐｃｈ−ＭＯＳトランジスタＰ１及びＰ２のドレイン（ノードＭＩＮＵＳ及びＭＩＮＵＳＸ）を負電位ＶＭＩＮＵＳに維持する。時間Ｔ１以降は、スイッチＳ３及びＳ４がＯＦＦとなりノードＭＩＮＵＳ及びＭＩＮＵＳＸを開放する。時間Ｔ１から時間Ｔ２までは、ノードＭＩＮＵＳ及びＭＩＮＵＳＸの電位は容量Ｃ１及びＣ２により負電位ＶＭＩＮＵＳに保たれる。
【００４１】
時間Ｔ２に、ワード線ＷＬとプレート線ＰＬとをＶＤＤ（例えば３Ｖ）に変化させる。アクセストランジスタＮ１及びＮ２がＯＮとなり、強誘電体容量Ｆ１及びＦ２に正電圧が印加される。データ１を記憶している強誘電体容量Ｆ１には書き込み時と反対極性の電圧がかかるので、分極反転により大きな反転電荷がビット線ＢＬに流れる。この時ビット線ＢＬの電位が上がろうとするが、Ｐｃｈ−ＭＯＳトランジスタＰ１のゲートにＶｔｈが印加されているために、ビット線ＢＬの電位が僅かでも上昇するとＰｃｈ−ＭＯＳトランジスタＰ１がＯＮする。これによりビット線ＢＬからノードＭＩＮＵＳに反転電荷に等しい電荷が流れ、ビット線ＢＬの電位はＧＮＤ近傍に保たれる。反転電荷が流入することにより、容量Ｃ１によって保たれていたノードＭＩＮＵＳの電位は図９に示す様に大きく上昇する。
【００４２】
一方、データ“０”を記憶している強誘電体容量Ｆ２にかかる電圧は書き込み時と同極性であるので分極反転は起こらず、比較的小さな電荷がビット線ＢＬＸに流れる。この時ビット線ＢＬＸの電位が上がろうとするが、Ｐｃｈ−ＭＯＳトランジスタＰ２のゲートにＶｔｈが印加されているために、ビット線ＢＬＸの電位が僅かでも上昇するとＰｃｈ−ＭＯＳトランジスタＰ２がＯＮする。これによりビット線ＢＬＸからノードＭＩＮＵＳＸに電荷が流れ、ビット線ＢＬＸの電位はＧＮＤ近傍に保たれる。電荷が流入することにより、容量Ｃ２によって保たれていたノードＭＩＮＵＳＸの電位は図９に示す様に上昇する。但し記憶データが“０”であることに対応して、ノードＭＩＮＵＳＸの電位の上昇はノードＭＩＮＵＳの電位の上昇より小さい。
【００４３】
センスアンプ６のスイッチＳ５及びＳ６は時間Ｔ１まではＯＮにされており、容量Ｃ３及びＣ４の一端ＯＵＴ及びＯＵＴＸは、時間Ｔ１までＧＮＤに固定されている。容量Ｃ３及びＣ４の他端ＭＩＮＵＳ及びＭＩＮＵＳＸは上で述べたように、時間Ｔ１までは負電位ＶＭＩＮＵＳに固定されている。時間Ｔ１を経過するとスイッチＳ５及びＳ６はＯＦＦとなりノードＯＵＴ及びＯＵＴＸは開放される。容量Ｃ３及びＣ４はその両端の電位差を保つのでノードＭＩＮＵＳ及びＭＩＮＵＳＸの電位変化に応じて、ノードＯＵＴ及びＯＵＴＸの電位も同様に変化する。従ってノードＯＵＴ及びＯＵＴＸの電位波形はノードＭＩＮＵＳ及びＭＩＮＵＳＸの電位波形と同一で、電位が｜ＶＭＩＮＵＳ｜だけ上にシフトされ、グラウンド電位ＧＮＤを基準とした正電位の波形となる。
【００４４】
シュミットトリガ回路７及び８の入力は、それぞれノードＯＵＴ及びＯＵＴＸに接続されている。初期状態においてノードＯＵＴ及びＯＵＴＸはグラウンド電位ＧＮＤにあり、シュミットトリガ回路７及び８の出力ＴＲＧ１及びＴＲＧ２はＨＩＧＨである。従って、ＮＡＮＤゲート９の出力であるラッチ起動信号ＳＡＰＯＷＥＲはＬＯＷである。
【００４５】
読み出しが始まるとノードＯＵＴ及びＯＵＴＸの電位が上昇し、図９に示す例では、ノードＯＵＴが先に時間Ｔ３’でシュミットトリガ回路７の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに到達する。これに応答して、出力ＴＲＧ１がＨＩＧＨからＬＯＷに切り替わり、ＮＡＮＤゲートの出力であるラッチ起動信号ＳＡＰＯＷＥＲがＨＩＧＨに変化する。ノードＯＵＴ及びＯＵＴＸの波形は緩やかに立ち上がるが、シュミットトリガ回路７及び８においては一旦出力が切り替わると、その後入力が多少変動しても出力が入力の細かな変動を検出して切り替わることはない。即ち、チャッタリングを起こすことはない。シュミットトリガ回路の動作の詳細については後述する。
【００４６】
センスアンプ６はラッチ型のセンスアンプであり、ノードＯＵＴ及びＯＵＴＸを入力としてラッチし、それぞれＶＤＤとグラウンド電位ＧＮＤまで増幅する。ＭＯＳトランジスタＰ４、Ｐ５、Ｎ４、及びＮ５は、クロスカップル接続された２つのインバータを構成する。ＭＯＳトランジスタＰ３及びＮ３は、これら２つのインバータを電源から切り離す電源スイッチとして機能する。またＭＯＳトランジスタＰ６、Ｎ６、Ｐ７、及びＮ７はトランスファーゲートである。
【００４７】
時間Ｔ３まではラッチ起動信号ＳＡＰＯＷＥＲはＬＯＷで、クロスカップル接続の２つのインバータは電源から切り離されフローティング状態となっている。トランスファーゲートはＯＮであり、ノードＯＵＴ及びＯＵＴＸはクロスカップル接続のノードＳＡＯＵＴ及びＳＡＯＵＴＸに接続されている。時間Ｔ３でラッチ起動信号ＳＡＰＯＷＥＲがＨＩＧＨに変化すると、トランスファーゲートがＯＦＦすると共にクロスカップル接続の２つのインバータに電源が入る。これによりノードＳＡＯＵＴ及びＳＡＯＵＴＸの電位が、それぞれＶＤＤとＧＮＤまで増幅される。この増幅された信号が読み出し出力となる。
【００４８】
以上のように、シュミットトリガ回路７及び８がノードＯＵＴ及びＯＵＴＸの電位を検知してラッチ起動信号を生成することにより、ノードＯＵＴ及びＯＵＴＸの電位が過度に急速に上昇する場合でも、適正なタイミングでセンスアンプのラッチを起動できる。なお、上記の例とは逆に強誘電体容量Ｆ１にデータ“０”が格納され強誘電体容量Ｆ２にデータ“１”が格納されている場合でも、データ読み出しの際のスイッチング動作や増幅動作等は同様である。また容量Ｃ１〜Ｃ４は強誘電体容量でもよい。
【００４９】
図１０は、図８に示されるシュミットトリガ回路７の入出力特性を示す図である。図示の入出力特性は、シュミットトリガ回路８についても同様である。
【００５０】
シュミットトリガ回路７の入力がＬＯＷの場合、Ｐｃｈ−ＭＯＳトランジスタＰ８及びＰ９がＯＮし、またＮｃｈ−ＭＯＳトランジスタＮ８がＯＦＦするので、出力はＨＩＧＨになる。出力がＨＩＧＨであるので、Ｐｃｈ−ＭＯＳトランジスタＰ１０はＯＦＦである。Ｐｃｈ−ＭＯＳトランジスタＰ１０がＯＦＦである状態では、この回路はインバータとして動作する。従って入力が立ち上がると、インバータと同様の入出力特性に従って出力が立ち下がる。この時の閾値が入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴである。一旦出力がＬＯＷになると、Ｐｃｈ−ＭＯＳトランジスタＰ１０がＯＮしてノード１０の電位を引き下げる。これによりＰｃｈ−ＭＯＳトランジスタＰ９はＯＦＦする。従って、この時点で入力電位が多少下がって閾値ＶＳＣＨＭＩＤＴより下がったとしても、出力がＨＩＧＨに戻ることはない。立ち上がりが完了し入力がＨＩＧＨにある状態では、Ｐｃｈ−ＭＯＳトランジスタＰ８及びＰ９がＯＦＦであり、Ｎｃｈ−ＭＯＳトランジスタＮ８がＯＮである。
【００５１】
この状態から入力が立ち下がる動作を以下に説明する。はじめＰｃｈ−ＭＯＳトランジスタＰ１０がＯＮであるので、Ｐｃｈ−ＭＯＳトランジスタＰ９のソースであるノード１０の電位を引き下げている。従って、Ｐｃｈ−ＭＯＳトランジスタＰ９がＯＮするためには、Ｐｃｈ−ＭＯＳトランジスタＰ８によりノード１０の電位を引き上げられる程度にまで入力電位が充分に下がる必要がある。従って、入力立ち下がり側の閾値はＶＳＣＨＭＩＤＴより低いものとなる。入力電位が入力立ち下がり側の閾値より低くなり出力がＨＩＧＨになると、Ｐｃｈ−ＭＯＳトランジスタＰ１０がＯＦＦし、Ｐｃｈ−ＭＯＳトランジスタＰ８及びＰ９がＯＮ、Ｎｃｈ−ＭＯＳトランジスタＮ８がＯＦＦとなる。Ｐｃｈ−ＭＯＳトランジスタＰ１０がＯＦＦしたことにより、入力電位が入力立ち下がり側の閾値より多少高くなっても出力が切り替わることはない。
【００５２】
図１１は、シュミットトリガ回路の構成の別の一例を示す回路図である。図１２は、図１１のシュミットトリガ回路の入出力特性を示す。
【００５３】
図１１に示すシュミットトリガ回路７Ａは、一般に知られ、広く用いられている回路構成である。シュミットトリガ回路７Ａは、Ｐｃｈ−ＭＯＳトランジスＰ８〜Ｐ１０及びＮｃｈ−ＭＯＳトランジスタＮ８、Ｎ２０、及びＮ２１を含む。図１１のシュミットトリガ回路７Ａの入出力特性である図１２と、前述のシュミットトリガ回路７の入出力特性を示す図１０とを比較すれば分るように、前述のシュミットトリガ回路７では、入力立ち上がりの際の動作がインバータの動作と同一であるために、立ち上がり側の閾値ＶＳＣＨＭＩＤＴが相対的に低い電位に設定されている。
【００５４】
前述のように、センスアンプ６はラッチ型センスアンプであり、そのゲインは入力電位がＶＤＤ／２の付近で最も高い。従って、この付近に立ち上がり側の閾値ＶＳＣＨＭＩＤＴを設定することが必要な場合には、図８に示すシュミットトリガ回路７及び８の構成を用いることができる。より高い電位に立ち上がり側の閾値ＶＳＣＨＭＩＤＴを設定してよい場合には、図１１のシュミットトリガ回路７Ａを用いることができる。
【００５５】
図１３は、本発明による強誘電体メモリの構成の変形例を示す図である。図１３において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００５６】
図１３に示す回路は、遅延回路１１が設けられていることが図５の構成と異なる。ＮＡＮＤゲート９の出力ＴＲＧ３が、遅延回路１１を介して、ラッチ起動信号ＳＡＰＯＷＥＲとしてセンスアンプ６に供給される。
【００５７】
図１４は、図１３の回路の動作を示す信号波形図である。図１４に示されるのは、メモリセル容量のバラツキ又は温度・電源依存性によりノードＯＵＴ及びＯＵＴＸの電位が過度に上昇した場合である。図６の場合と同様にノードＯＵＴは飽和し、時間Ｔ３では電位差ΔＶが小さくなってしまう。ノードＯＵＴがシュミットトリガ回路７の入力立ち上がり側の閾値ＶＳＣＨＭＩＤＴに到達すると、シュミットトリガ回路７の出力ＴＲＧ１がＬＯＷになることで、ＮＡＮＤゲート９の出力ＴＲＧ３がＨＩＧＨになる。このＨＩＧＨへの変化が、遅延回路１１により所定の時間遅延してから、ラッチ起動信号ＳＡＰＯＷＥＲのＨＩＧＨへの変化として現れる。
【００５８】
図１４に示すように、ノードＯＵＴ及びＯＵＴＸの電位差はノードＯＵＴが飽和する時間Ｔ３’’付近で最大になる。従って、センスアンプ６のゲイン変化の影響がそれ程大きくない場合には、このタイミングＴ３’’でラッチを起動するのが好ましい。しかしこのタイミングではノードＯＵＴの電位がＶＤＤ（例えば３Ｖ）を超えてるいが、一方でシュミットトリガ回路の閾値ＶＳＣＨＭＩＤＴをＶＤＤより高く設定することは不可能であるという問題がある。そこで図１３の構成では、時間Ｔ３’でノードＯＵＴが閾値ＶＳＣＨＭＩＤＴに到達したことを検知し、所定時間遅延させて時間Ｔ３’’でラッチ起動信号ＳＡＰＯＷＥＲをＨＩＧＨにする。これにより時間Ｔ３’での電位差ΔＶ’よりも大きい電位差ΔＶ’’をセンスアンプ６で検知することが可能となり、より確実に誤読み出しを防ぐことができる。
【００５９】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【００６０】
【図１】従来の強誘電体メモリの構成の一例を示す図である。
【図２】図１の従来回路の動作を説明するための信号波形図である。
【図３】図２に示されるノードの電位とラッチ起動信号についての時間Ｔ３付近の波形の拡大図である。
【図４】ノードの電位が過度に上昇する場合を示す図である。
【図５】本発明による強誘電体メモリの構成の一例を示す図である。
【図６】図５のノードの電位とラッチ起動信号の電圧を示す信号波形図である。
【図７】本発明においてメモリセル容量のバラツキ又は温度・電源依存性によりノードの電位が様々に振れた場合に生成されるラッチ起動信号のタイミングを示す信号波形図である。
【図８】本発明による強誘電体メモリの更に詳細な構成の一例を示す図である。
【図９】図８の回路の動作を説明するための信号波形図である。
【図１０】図８に示されるシュミットトリガ回路の入出力特性を示す図である。
【図１１】シュミットトリガ回路の構成の別の一例を示す回路図である。
【図１２】図１１のシュミットトリガ回路の入出力特性を示す図である。
【図１３】本発明による強誘電体メモリの構成の変形例を示す図である。
【図１４】図１３の回路の動作を示す信号波形図である。
【符号の説明】
【００６１】
１  メモリセル
２  プリセンスアンプ
３  プリセンスアンプ
４  Ｖｔｈ発生回路
５  マイナス電圧発生回路
６  センスアンプ
７  シュミットトリガ回路
８  シュミットトリガ回路
９  ＮＡＮＤ回路
１１  遅延回路
【図１】
2005129151.tif 000003
【図２】
2005129151.tif 000004
【図３】
2005129151.tif 000005
【図４】
2005129151.tif 000006
【図５】
2005129151.tif 000007
【図６】
2005129151.tif 000008
【図７】
2005129151.tif 000009
【図８】
2005129151.tif 000010
【図９】
2005129151.tif 000011
【図１０】
2005129151.tif 000012
【図１１】
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【図１２】
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【図１３】
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【図１４】
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