(57)【要約】【課題】極微細プロセスの開発サイクルが年々短くなる中で、多種のＩ／Ｏセルラインナップを開発することは工数的に厳しい。集積回路内Ｉ／Ｏ領域における低耐圧素子の集積密度は低く、集積回路全体としてのチップサイズ増大につながる。【解決手段】Ｉ／Ｏセルライブラリは、高耐圧素子のみで構成したハードマクロライブラリで開発し、従来Ｉ／Ｏセル内に存在していた低耐圧素子は、機能記述したソフトマクロライブラリとして開発する。これにより、Ｉ／Ｏセルライブラリ開発工数を減少させることができる。開発したハードマクロライブラリ、およびソフトマクロライブラリは、従来のレイアウト設計フローに適用でき、工数の増大を防ぐことができる。Ｉ／Ｏ領域内に低耐圧素子を存在させないことで、Ｉ／Ｏ領域内低耐圧素子用電源配線を排除できる。【選択図】      図２
2005019652.tif 000002
【特許請求の範囲】
【請求項１】
コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路のレイアウト時に使用するライブラリを開発する方法において、
前記Ｉ／Ｏ領域用電源電圧以上の耐圧を有する高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、および、前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域から前記Ｉ／Ｏセルへの論理、を機能記述したソフトマクロライブラリ群、を開発する工程を含む、
ことを特徴とする半導体集積回路のライブラリ開発方法。
【請求項２】
請求項１に記載の半導体集積回路のライブラリ開発方法において、
前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域からＩ／Ｏセルへの論理、を配置するにおいてのタイミング制約情報を開発する工程をさらに含む、
ことを特徴とする半導体集積回路のライブラリ開発方法。
【請求項３】
コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路の設計を行うレイアウト方法において、
前記Ｉ／Ｏ領域用電源電圧以上の耐圧を有する高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、および、前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域から前記Ｉ／Ｏセルへの論理、を機能記述したソフトマクロライブラリ群、を用いて、前記Ｉ／Ｏ領域内には高耐圧素子のみの配置を行い、前記コア内部領域には、前記高耐圧素子との接続がなされる低耐圧素子の配置を行う工程を含む、
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項４】
コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路の、前記Ｉ／Ｏ領域内のＩ／Ｏセルの設計を行う半導体集積回路のレイアウト方法において、
前記高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、を含むハードマクロライブラリ群と、Ｉ／Ｏセルから前記コア内部領域への、および前記コア内部領域からＩ／Ｏセルへの論理を、機能記述したものよりなるソフトマクロライブラリ群と、前記コア内部領域に配置されるべき論理を構成するスタンダードセルライブラリ群と、目的とする半導体集積回路を構成するセル相互間の接続情報（以下、ＲＴＬ情報と称す）と、を入力情報として、論理合成を行い、ネットリストを生成するネットリスト生成ステップと、
前記生成されたネットリストを元に、Ｉ／Ｏセル、Ｉ／Ｏセルから前記コア内部領域への、および前記コア内部領域からＩ／Ｏセルへの論理、および、前記コア内部領域に配置されるべき論理についての、配置・配線を行う配置・配線ステップと、
前記配置・配線されたレイアウトに対して、前記ソフトマクロライブラリ群の配置に関するタイミング制約情報を含めたタイミング制約情報、およびレイアウト制約情報を満たしているか、の検証を行うタイミング・レイアウト検証ステップと、を含む、
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項５】
請求項４に記載の半導体集積回路のレイアウト方法において、
前記タイミング・レイアウト検証ステップにおいて、前記配置・配線ステップにより配置・配線されたレイアウトが、前記制約情報を満たしていないと判断された場合、前記配置・配線ステップにより、再度、配置・配線を行う、
ことを特徴とする半導体集積回路のレイアウト方法。
【請求項６】
コア内部領域と、高耐圧素子群を含み前記コア内部領域を囲むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路において、
前記Ｉ／Ｏ用電源電圧以下の耐圧を有する低耐圧素子群は、前記コア内部領域内に、前記Ｉ／Ｏ領域内の前記高耐圧素子群の前段、あるいは後段に、これに接続して設けられ、
前記Ｉ／Ｏ領域内には、前記コア内部領域用の電源電圧を有さない、
ことを特徴とする半導体集積回路。
【請求項７】
請求項６に記載の半導体集積回路において、
前記低耐圧素子群は、前記コア内部領域の空き領域に配置され、
該低耐圧素子群と、前記コア内部領域内の他の素子とは、電源電圧を共有したものである、
ことを特徴とする半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のライブラリ設計方法，レイアウト方法、および半導体集積回路に関するものであり、通常、半導体集積回路のＩ／Ｏ領域にはＩ／Ｏセル等が存在し、Ｉ／Ｏセルには高耐圧素子群および低耐圧素子群が存在するが、本発明は、特に、低耐圧素子群をコア内部領域に持つような設計手法をとる、またはそのような回路を形成することで、Ｉ／Ｏセルライブラリ設計の効率向上、チップサイズの縮小を図るようにしたものに関する。
【０００２】
【従来の技術】
以下に、従来のＩ／Ｏセル開発方法、レイアウト設計手法、およびそれを用いた半導体集積回路について説明する。
例えば特許文献１に示される半導体集積回路は、内部セル領域と、内部セル領域の外部に設けられ、内部セルとチップ外部とのインターフェースを行うＩ／Ｏセル領域とを有する。
【０００３】
こうした半導体集積回路内のＩ／Ｏセルライブラリ内には複数の高耐圧素子、および低耐圧素子が存在する。例えば、高速化，低消費電力化を図った半導体集積回路では低電源電圧で動作する低耐圧素子でコア内部領域を構成し、高電源電圧で動作する外部回路との間で信号の入出力を行うにあたって、高電源電圧で動作する高耐圧素子を有するＩ／Ｏ領域を介することでこれを行うようにしている。ところで、低耐圧素子から高耐圧素子へ、および高耐圧素子から低耐圧素子へは、通常、信号のＨレベルの電圧変換（以下、レベルシフトと称す）が必要であり、このレベルシフト回路もＩ／Ｏセル内に存在する。したがって、Ｉ／Ｏセルライブラリ開発時にはレベルシフト回路を含めて、サージ保護、シュミット等の他の機能をも実現するように設計し、複数の品種で簡易に使用できるようハードマクロライブラリとして開発する。
【０００４】
以下、従来のレイアウト設計フローについて、図４を用いて説明する。
半導体集積回路のレイアウト設計をするためには、図４のようにＩ／Ｏセルライブラリを含むハードマクロライブラリ群Ｓ１ａ、スタンダードセルライブラリ群Ｓ１ｂ、および目的とする半導体集積回路を構成するセル相互間の接続情報であるＲＴＬ（Ｒｅｇｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）情報Ｓ１ｃ、が必要である。これらの情報を元に論理合成・および不要な論理についての論理圧縮を行って（ステップＳ２）、ネットリストを作成し（ステップＳ３）、レイアウトツールにて配置・配線を行い（ステップＳ４）、レイアウト検証，タイミング検証等の検証を実施する（ステップＳ５）。
【０００５】
図５は、従来の半導体集積回路内の電源配線の例を示す図である。
半導体集積回路のチップ内部領域１は、その中心に位置するコア内部領域２と、該コア内部領域２を囲むＩ／Ｏ領域とに分けられる。上記コア内部領域２には、いわゆるスタンダードセルライブラリ群として挙げられる、ＡＮＤ，ＮＡＮＤ，インバータ等の基本的な論理回路からなる順序回路、組み合わせ回路等の論理回路が存在し、これらの論理素子を取り囲むように、コア内部電源配線４ａが配置される。
【０００６】
一方、コア内部領域２を囲む上記Ｉ／Ｏ領域には、いわゆるハードマクロライブラリ群として挙げられる、Ｉ／Ｏセルやアクセサリ情報を持つコーナーセル等が存在する。ここで上述のように、Ｉ／Ｏセル内にはレベルシフト回路が存在するため、低耐圧素子および高耐圧素子の両方が存在する。Ｉ／Ｏセル内の素子の大部分（個数、面積）は高耐圧素子であり、低耐圧素子はわずかである。しかし低耐圧素子にはＩ／Ｏ用電源電圧は印加できないため、Ｉ／Ｏセル内にもコア内部電源と同一電圧の電源配線４ｂ（以下、Ｉ／Ｏ領域内低耐圧素子用電源，と称す）を設けることが必要になり、その配線幅としては電圧降下を生じない、もしくは生じても無視できる程度の太さであることが必要である。
【０００７】
【特許文献１】
特公平１−２３９４３号公報（第１図（Ａ）、第１頁−第２頁）
【０００８】
【発明が解決しようとする課題】
このように、Ｉ／Ｏセルライブラリには、同じ出力能力であってもプルアップ、プルダウン機能が付与されているライブラリ等のラインナップが必要であり、なおかつ信号入出力の規格も多数存在するため、膨大な数のＩ／Ｏセルラインナップを開発する必要がある。さらに、極微細プロセスの開発サイクルは年々短くなってきており、その中で各プロセス毎にＩ／Ｏセルラインナップを開発していくことは、工数的に難しくなってきている。
また、Ｉ／Ｏセル内の低耐圧素子領域は素子密度が低くなることが多く、集積回路全体のチップサイズ増大につながってくることとなる。
【０００９】
本発明は、上記従来の問題点を解決するためになされたもので、チップサイズを小さくできるとともに、従来のＩ／Ｏセルライブラリ設計工数を減少させることのできる半導体集積回路のライブラリ開発方法，レイアウト方法、および半導体集積回路を提供することを目的としている。
【００１０】
【課題を解決するための手段】
前記課題を解決するために、本発明にかかる半導体集積回路のライブラリ開発方法，レイアウト方法、および半導体集積回路は、Ｉ／Ｏセル内の高耐圧素子群の前段、および後段の低耐圧素子群をコア内部領域に配置し、該低耐圧素子群が通常スタンダードセルがコア内部領域にて使用しているコア内部電源配線を共用するようにライブラリを開発することで、Ｉ／Ｏ領域内低耐圧素子用電源を設ける必要がなく、チップサイズを小さくすることができるようにしたものである。
【００１１】
すなわち、この発明の請求項１にかかる半導体集積回路のライブラリ開発方法は、コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路のレイアウト時に使用するライブラリを開発する方法において、前記Ｉ／Ｏ領域用電源電圧以上の耐圧を有する高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、および、前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域から前記Ｉ／Ｏセルへの論理、を機能記述したソフトマクロライブラリ群、を開発する工程を含む、ことを特徴とするものである。
【００１２】
また、この発明の請求項２にかかる半導体集積回路のライブラリ開発方法は、請求項１に記載の半導体集積回路のライブラリ開発方法において、前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域からＩ／Ｏセルへの論理、を配置するにおいてのタイミング制約情報を開発する工程をさらに含む、ことを特徴とするものである。
【００１３】
また、この発明の請求項３にかかる半導体集積回路のレイアウト方法は、コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路の設計を行うレイアウト方法において、前記Ｉ／Ｏ領域用電源電圧以上の耐圧を有する高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、および、前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域から前記Ｉ／Ｏセルへの論理、を機能記述したソフトマクロライブラリ群、を用いて、前記Ｉ／Ｏ領域内には高耐圧素子のみの配置を行い、前記コア内部領域には、前記高耐圧素子との接続がなされる低耐圧素子の配置を行う工程を含む、ことを特徴とするものである。
【００１４】
また、この発明の請求項４にかかる半導体集積回路のレイアウト方法は、コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路の、前記Ｉ／Ｏ領域内のＩ／Ｏセルの設計を行う半導体集積回路のレイアウト方法において、前記高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、を含むハードマクロライブラリ群と、Ｉ／Ｏセルから前記コア内部領域への、および前記コア内部領域からＩ／Ｏセルへの論理を、機能記述したものよりなるソフトマクロライブラリ群と、前記コア内部領域に配置されるべき論理を構成するスタンダードセルライブラリ群と、目的とする半導体集積回路を構成するセル相互間の接続情報（以下、ＲＴＬ情報と称す）と、を入力情報として、論理合成を行い、ネットリストを生成するネットリスト生成ステップと、前記生成されたネットリストを元に、Ｉ／Ｏセル、Ｉ／Ｏセルから前記コア内部領域への、および前記コア内部領域からＩ／Ｏセルへの論理、および、前記コア内部領域に配置されるべき論理についての、配置・配線を行う配置・配線ステップと、前記配置・配線されたレイアウトに対して、前記ソフトマクロライブラリ群の配置に関するタイミング制約情報を含めたタイミング制約情報、およびレイアウト制約情報を満たしているか、の検証を行うタイミング・レイアウト検証ステップと、を含む、ことを特徴とするものである。
【００１５】
また、この発明の請求項５にかかる半導体集積回路のレイアウト方法は、請求項４に記載の半導体集積回路のレイアウト方法において、前記タイミング・レイアウト検証ステップにおいて、前記配置・配線ステップにより配置・配線されたレイアウトが、前記制約情報を満たしていないと判断された場合、前記配置・配線ステップにより、再度、配置・配線を行う、ことを特徴とするものである。
【００１６】
また、この発明の請求項６にかかる半導体集積回路は、コア内部領域と、高耐圧素子群を含み前記コア内部領域を囲むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路において、前記Ｉ／Ｏ用電源電圧以下の耐圧を有する低耐圧素子群は、前記コア内部領域内に、前記Ｉ／Ｏ領域内の前記高耐圧素子群の前段、あるいは後段に、これに接続して設けられ、前記Ｉ／Ｏ領域内には、前記コア内部領域用の電源電圧を有さない、ことを特徴とするものである。
【００１７】
また、この発明の請求項７にかかる半導体集積回路は、請求項６に記載の半導体集積回路において、前記低耐圧素子群は、前記コア内部領域の空き領域に配置され、該低耐圧素子群と、前記コア内部領域内の他の素子とは、電源電圧を共有した、ことを特徴とするものである。
【００１８】
【発明の実施の形態】
（実施の形態１）
以下、本発明の実施の形態１について図１を用いて説明する。
本発明の実施の形態１による半導体集積回路のレイアウト方法は、Ｉ／Ｏセルライブラリの開発時において、従来、ハードマクロであるＩ／Ｏセル内に配置されていた低耐圧素子を機能記述してソフトマクロライブラリとして開発したものを用いて、レイアウトを行うようにしたものである。
【００１９】
すなわち、Ｉ／Ｏセル内の高耐圧素子群は、従来どおりのハードマクロライブラリとして設計を行い、従来、ハードマクロであるＩ／Ｏセル内に配置されていた低耐圧素子については、これがコア内部領域内に配置されるように、機能記述してソフトマクロライブラリとして開発するようにし、さらに、該ソフトマクロライブラリに関しては、そのタイミング制約情報をも規定するようにしたものである。
【００２０】
以下、本発明の実施の形態１によるレイアウト設計のフローを、図１に示し、これについて、図４の従来のレイアウト設計フローと対比しながら、説明する。
まず、本実施の形態１では、Ｉ／Ｏセルライブラリを含むハードマクロライブラリ群（Ｓ１ａ）、およびこのハードマクロライブラリ群（Ｓ１ａ）に含まれなくなった低耐圧素子を機能記述したソフトマクロライブラリ群（Ｓ１ｄ）、さらに、スタンダードセルライブラリ群（Ｓ１ｂ）、および、目的とする半導体集積回路を構成する各セル間の接続情報であるＲＴＬ情報（Ｓ１ｃ）を開発する。
【００２１】
その際、ハードマクロライブラリ群（Ｓ１ａ）はそのＩ／Ｏセルライブラリに高耐圧素子のみを有するものとしてこれを開発し、ソフトマクロライブラリ群（Ｓ１ｄ）はハードマクロライブラリ群（Ｓ１ａ）に含まれなくなった低耐圧素子を含むものであり、Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域から前記Ｉ／Ｏセルへの論理、を機能記述することでこれを開発する（ライブラリ開発工程）。
【００２２】
また、Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域からＩ／Ｏセルへの論理、を配置するにおいて、その実動作を保証するためのタイミング制約情報についてもこれを開発する（タイミング制約情報開発工程）。
【００２３】
そしてこれらハードマクロライブラリ群（Ｓ１ａ）、ソフトマクロライブラリ群（Ｓ１ｄ）、スタンダードセルライブラリ群（Ｓ１ｂ）、およびＲＴＬ情報（Ｓ１ｃ）を入力情報として、論理合成を行う（ネットリスト生成ステップ）（ステップＳ２）。
これにより、集積回路全体のネットリストが作成され、レイアウトツールへの入力情報となる（ステップＳ３）。その際、不要な論理は論理圧縮される。
【００２４】
次に、レイアウトツール上で、前記ネットリストを配置し、配線する（配置・配線ステップ）（ステップＳ４）。
その後、レイアウト検証、およびタイミング検証を行う（ステップＳ５ａ）。その際、Ｉ／Ｏソフトマクロライブラリ（Ｓ１ｄ）の配置に関するタイミング制約（Ｓ６）に対する検証をも、同時に行う（タイミング・レイアウト検証ステップ）。
【００２５】
これにより、Ｉ／Ｏセルライブラリのラインナップを減少させることができ、その分設計工数を減少できるとともに、従来と同様のレイアウトフローを用いて、Ｉ／Ｏ領域内に低耐圧素子および該素子用の電源配線を持たないものが得られ、その分チップサイズを縮小することができる。
【００２６】
このように、本実施の形態１においては、Ｉ／Ｏセルライブラリの開発時において、Ｉ／Ｏセル内の低耐圧素子を機能記述したソフトマクロライブラリの形式で開発・リリースを行うようにし、かつ該開発したＩ／Ｏセルライブラリを含むハードマクロライブラリ群、および低耐圧素子を機能記述したソフトマクロライブラリ群、さらにスタンダードセルライブラリ群、およびＲＴＬ情報を入力情報として論理合成・論理圧縮を行い、集積回路全体のネットリストを作成してレイアウトツールへの入力情報を得、次にレイアウトツール上で前記ネットリストを配置、配線し、その後レイアウト検証、およびタイミング検証を行い、その際Ｉ／Ｏソフトマクロライブラリの配置に関するタイミング制約に対する検証をも同時に行うことにより、従来のＩ／Ｏセルライブラリの設計工数を大幅に減少させることができる。
【００２７】
また、Ｉ／Ｏ領域内に低耐圧素子を存在させないようにレイアウトを行うことにより、Ｉ／Ｏ領域内低耐圧素子用電源配線を排除することができ、さらに低耐圧素子群の電源をスタンダードセル用の電源と共用することにより、チップサイズを縮小することができる。
さらに、こうしたレイアウトを、従来と同様のレイアウトフローを用いて実現することができる。
【００２８】
（実施の形態２）
本発明の実施の形態２によるレイアウト設計フローを、図２に示し、説明する。
この実施の形態２は、図１に示す実施の形態１とほぼ同様のフローによりそのレイアウトを行う。しかしながら、レイアウト検証・タイミング検証（図２においては、ステップＳ５ｂ）において制約違反があった場合には、配置・配線（ステップＳ４）を修正するフローをとる。上記レイアウト検証・タイミング検証（図２においては、ステップＳ５ｂ）において、Ｉ／Ｏソフトマクロライブラリ（Ｓ１ｄ）の配置に関するタイミング制約（Ｓ６）に対する検証をも、同時に行うことができるのは、図１における場合と同様である。
【００２９】
これは、低耐圧素子は本来Ｉ／Ｏ領域内に設けられていたが、この低耐圧素子をコア内部領域に設けるため、その分配線長が必要となり、動作タイミングの制約違反が起こり得るためであり、この制約違反に対する検証を、本来のレイアウト検証・タイミング検証と合わせて行うことで、特別な手間を要することなく、低耐圧素子をコア内部領域に設ける際の動作タイミングの保証が可能となる。
【００３０】
このような本実施の形態２による半導体集積回路のレイアウト方法においては、上記実施の形態１において、レイアウト検証・タイミング検証において制約違反があった場合には、配置・配線を修正するようにしたので、上記実施の形態１のメリットに加え、レイアウト検証・タイミング検証において制約違反があった場合には、配置・配線を修正することにより、コア内部に配置された低耐圧素子の動作タイミングを保証できるので、該配置・配線をより精度よく行うことができる。
【００３１】
なお、上記実施の形態１および２では、スタンダードセルライブラリ群（Ｓ１ｂ）とは別にＩ／Ｏソフトマクロライブラリ（Ｓ１ｄ）を設けるようにしたが、Ｉ／Ｏソフトマクロライブラリはスタンダードセルライブラリ群に含めるようにしてもよい。
【００３２】
（実施の形態３）
次に、本発明の実施の形態３による半導体集積回路内電源配線を図３に示し、従来の半導体集積回路を示す図５と対比しながら、説明する。
図５において、チップ内部領域１は、チップの外周内にある領域であり、コア内部領域２は、チップ内部領域１から、Ｉ／Ｏセル、コーナーセル等のＩ／Ｏ領域、を差し引いた領域であり、Ｉ／Ｏ用電源配線３は、Ｉ／Ｏ領域内の高耐圧素子へ接続される電源配線であり、コア内部電源配線４は、コア内部領域２に配置される低耐圧素子（図示せず）へ接続される電源配線であり、Ｉ／Ｏ領域内低耐圧素子用電源配線４ｂは、Ｉ／Ｏ領域内の低耐圧素子（図示せず）へ接続される電源配線である。Ｉ／Ｏ用電源配線３、およびコア内部電源配線４ａ、およびＩ／Ｏ領域内低耐圧素子用電源配線４ｂは、電源であり、Ｈレベル、Ｌレベルの２本の配線が必要であるため、図中には２本ずつ示している。通常、コア内部電源配線４ａと、Ｉ／Ｏ領域内低耐圧素子用電源配線４ｂとは、同一電圧であり、Ｉ／Ｏ用電源配線３、およびＩ／Ｏ領域内低耐圧素子用電源配線４ｂは、共にリング状に形成される。例として、図５内では、コア内部電源配線３もリング状の配線とした。ここで、Ｉ／Ｏ領域内低耐圧素子用電源配線４ｂは、Ｉ／Ｏ領域に低耐圧素子が存在するために必要となる配線である。
【００３３】
本発明の実施の形態３による半導体集積回路を示す図３において、図５と同様に、チップ内部領域１は、チップの外周内にある領域であり、コア内部領域２は、チップ内部領域１からＩ／Ｏ領域を差し引いた領域である。
【００３４】
Ｉ／Ｏ用電源配線３は、Ｉ／Ｏ領域内の高耐圧素子へ接続される電源配線である。
コア内部電源配線４は、コア内部領域２に配置される低耐圧素子へ接続される電源配線である。例として、コア内部電源配線４は、リング状の配線とした。
【００３５】
本実施の形態３では、Ｉ／Ｏ領域に低耐圧素子を配置していないため、Ｉ／Ｏ領域内低耐圧素子用電源配線が不要となっているものである。
即ち、半導体集積回路に外部から信号を入力する際に、高耐圧素子およびその後段の低耐圧素子を介して信号をレベルシフトして入力し、半導体集積回路から外部に信号を出力する際は高耐圧素子およびその前段の低耐圧素子を介して信号をレベルシフトして出力するが、これら低耐圧素子についてはコア内部領域２に配置し、その電源供給をコア内部領域２への電源配線で行うようにしている。
【００３６】
このような本実施の形態３による半導体集積回路においては、Ｉ／Ｏセルライブラリの開発時において、Ｉ／Ｏセル内の低耐圧素子を機能記述したソフトマクロライブラリの形式で開発・リリースを行うことにより、従来のＩ／Ｏセルライブラリ設計工数を減少でき、また、Ｉ／Ｏ領域内に低耐圧素子を存在させないことで、Ｉ／Ｏ領域内低耐圧素子用電源配線を排除することができ、さらに、低耐圧素子の電源をスタンダードセル用電源と共用するコア内部電源配線とすることで、チップサイズを縮小させた半導体集積回路が得られるものである。
【００３７】
（実施の形態４）
次に、本発明の実施の形態４について説明する。
本実施の形態４は、前記実施の形態３において、従来Ｉ／Ｏセル内部に持っていた低耐圧素子群を、コア内部領域の空きスペースに効率良く配置し、コア内部電源配線から電源を供給するようにしたものである。
【００３８】
これにより、Ｉ／Ｏ領域内に低耐圧素子を存在させないようにすることにより、Ｉ／Ｏ領域内低耐圧素子用電源配線を排除することができ、さらに低耐圧素子群を、コア内部領域の空き領域へ効率良く配置し、それらの電源をスタンダードセル用の電源と共用させることにより、チップサイズを大きく縮小することができる（できましたら、図面を補充いただければと思います。）。
この低耐圧素子群の、コア内部領域の空き領域への効率良い配置は、通常の配置・配線ツールを用いて実現できる。
【００３９】
なお、上記実施の形態１ないし３においても、本実施の形態４と同様、低耐圧素子群を、コア内部領域の空き領域へ効率良く配置することでチップサイズを大きく縮小するようにしてもよい。
【００４０】
また、上記実施の形態１ないし４では、高耐圧素子は、半導体集積回路の外部とのインターフェースに使用する電源電圧に耐えうるものとしたが、これに限るものではなく、サージ等のさらなる高電圧に耐え得るものとしてもよい。
【００４１】
さらに、低耐圧素子は、半導体集積回路のコア内部領域の電源で動作するものとしたが、これに限るものではなく、高耐圧素子よりも耐圧が低いものであればよい。
【００４２】
また、コア内部領域に配置する低耐圧素子群は、高耐圧素子群の前段に接続されるものおよび後段に接続されるものの両方がある場合を示したが、いずれか一方のみとしてもよい。
さらに、特許文献１に示すようなゲートアレイに限るものではなく、各種の半導体集積回路に適用することが可能である。
【００４３】
【発明の効果】
以上のように、本発明にかかる半導体集積回路のライブラリ開発方法，レイアウト方法、および半導体集積回路によれば、高耐圧素子のみで構成したＩ／Ｏセルライブラリを開発し、従来Ｉ／Ｏセル内に存在していた低耐圧素子群を機能記述したソフトマクロライブラリとして開発するものであり、これにより、Ｉ／Ｏセルライブラリのラインナップ数を削減することができ、設計工数を減少させることができる。また、レイアウト設計においても、他ライブラリ、ＲＴＬ情報、ソフトマクロライブラリ、Ｉ／Ｏソフトマクロライブラリの配置に関するタイミング制約情報を、入力情報として、従来のレイアウトフローを用いて、レイアウトを行うことが可能になる。
【００４４】
さらに、Ｉ／Ｏ領域に低耐圧素子が存在しなくなるため、Ｉ／Ｏ領域内低耐圧素子用電源が不要になる。さらに、従来Ｉ／Ｏ領域内に存在していた低耐圧素子を、コア内部領域内の空き領域に効率良く配置し、コア内部電源を供給することで、半導体集積回路のチップサイズを縮小することができる。
【００４５】
すなわち、この発明の請求項１にかかる半導体集積回路のライブラリ開発方法によれば、コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路のレイアウト時に使用するライブラリを開発する方法において、前記Ｉ／Ｏ領域用電源電圧以上の耐圧を有する高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、および、前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域から前記Ｉ／Ｏセルへの論理、を機能記述したソフトマクロライブラリ群、を開発する工程を含むようにしたので、Ｉ／Ｏセルライブラリーのラインナップ数を削減することができ、設計工数を減少させることができる効果がある。
【００４６】
また、この発明の請求項２にかかる半導体集積回路のライブラリ開発方法によれば、請求項１に記載の半導体集積回路のライブラリ開発方法において、前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域からＩ／Ｏセルへの論理、を配置するにおいてのタイミング制約情報を開発する工程をさらに含むようにしたので、少ない設計工数で実現でき、チップサイズを小さくできるレイアウトを得られるライブラリに、その実動作を保証するタイミング制約情報を含めることが可能となる効果がある。
【００４７】
また、この発明の請求項３にかかる半導体集積回路のレイアウト方法によれば、コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路の設計を行うレイアウト方法において、前記Ｉ／Ｏ領域用電源電圧以上の耐圧を有する高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、および、前記Ｉ／Ｏセルから前記コア内部領域への、あるいは前記コア内部領域から前記Ｉ／Ｏセルへの論理、を機能記述したソフトマクロライブラリ群、を用いて、前記Ｉ／Ｏ領域内には高耐圧素子のみの配置を行い、前記コア内部領域には、前記高耐圧素子との接続がなされる低耐圧素子の配置を行う工程を含むようにしたので、少ない設計工数で実現でき、チップサイズを小さくできるレイアウトを、従来と同様のレイアウトフローを用いて得ることが可能となる効果がある。
【００４８】
また、この発明の請求項４にかかる半導体集積回路のレイアウト方法によれば、コア内部領域と、該コア内部領域を囲んで形成された高耐圧素子群を含むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、前記Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路の、前記Ｉ／Ｏ領域内のＩ／Ｏセルの設計を行う半導体集積回路のレイアウト方法において、前記高耐圧素子のみよりなるＩ／Ｏセルハードマクロライブラリ群、を含むハードマクロライブラリ群と、Ｉ／Ｏセルから前記コア内部領域への、および前記コア内部領域からＩ／Ｏセルへの論理を、機能記述したものよりなるソフトマクロライブラリ群と、前記コア内部領域に配置されるべき論理を構成するスタンダードセルライブラリ群と、目的とする半導体集積回路を構成するセル相互間の接続情報（以下、ＲＴＬ情報と称す）と、を入力情報として、論理合成を行い、ネットリストを生成するネットリスト生成ステップと、前記生成されたネットリストを元に、Ｉ／Ｏセル、Ｉ／Ｏセルから前記コア内部領域への、および前記コア内部領域からＩ／Ｏセルへの論理、および、前記コア内部領域に配置されるべき論理についての、配置・配線を行う配置・配線ステップと、前記配置・配線されたレイアウトに対して、前記ソフトマクロライブラリ群の配置に関するタイミング制約情報を含めたタイミング制約情報、およびレイアウト制約情報を満たしているか、の検証を行うタイミング・レイアウト検証ステップと、を含むようにしたので、少ない設計工数で実現でき、チップサイズを小さくできるレイアウトを、従来と同様のレイアウトフローを用て得ることが可能となり、しかもそのタイミングおよびレイアウトの検証も合わせて行える効果がある。
【００４９】
また、この発明の請求項５にかかる半導体集積回路のレイアウト方法によれば、請求項４に記載の半導体集積回路のレイアウト方法において、前記タイミング・レイアウト検証ステップにおいて、前記配置・配線ステップにより配置・配線されたレイアウトが、前記制約情報を満たしていないと判断された場合、前記配置・配線ステップにより、再度、配置・配線を行うようにしたので、少ない設計工数で実現でき、チップサイズを小さくできるレイアウトを、従来と同様のレイアウトフローを用いて得ることが可能となり、しかもタイミングおよびレイアウトの検証結果が制約条件を満たさない場合の修正を合わせて行える効果がある。
【００５０】
また、この発明の請求項６にかかる半導体集積回路によれば、コア内部領域と、高耐圧素子群を含み前記コア内部領域を囲むＩ／Ｏ領域とを備え、前記コア内部領域用の電源電圧と、Ｉ／Ｏ領域用の電源電圧とを異にする半導体集積回路において、前記Ｉ／Ｏ用電源電圧以下の耐圧を有する低耐圧素子群は、前記コア内部領域内に、前記Ｉ／Ｏ領域内の前記高耐圧素子群の前段、あるいは後段に、これに接続して設けられ、前記Ｉ／Ｏ領域内には、前記コア内部領域用の電源電圧を有さないものとしたので、Ｉ／Ｏ領域内の低耐圧素子群およびコア内部領域用の電源電圧が不要となり、その分チップサイズを小さくできる半導体集積回路が得られる効果がある。
【００５１】
また、この発明の請求項７にかかる半導体集積回路によれば、請求項６に記載の半導体集積回路において、前記低耐圧素子群は、前記コア内部領域の空き領域に配置され、該低耐圧素子群と、前記コア内部領域内の他の素子とは、電源電圧を共有するようにしたので、チップサイズをさらに小さくできる半導体集積回路が得られる効果がある。
【図面の簡単な説明】
【図１】本発明の請求項２に対応する実施の形態１におけるレイアウト設計フローを示す図。
【図２】本発明の請求項３に対応する実施の形態２におけるレイアウト設計フローを示す図。
【図３】本発明の請求項４、５に対応する実施の形態３における、半導体集積回路内の電源配線を示す図。
【図４】従来のレイアウト設計フローを示す図。
【図５】従来の半導体集積回路内の電源配線の例を示す図。
【符号の説明】
１    チップ内部領域
２    コア内部領域
３    Ｉ／Ｏ用電源配線
４    コア内部電源配線、およびＩ／Ｏ領域内低耐圧素子用電源配線
Ｓ１ａ  ハードマクロライブラリ群
Ｓ１ｄ  Ｉ／Ｏソフトマクロライブラリ
Ｓ１ｂ  スタンダードセルライブラリ群
Ｓ１ｃ  ＲＴＬ情報
Ｓ２  論理合成・論理圧縮ステップ
Ｓ４  配置・配線ステップ
Ｓ５ａ，Ｓ５ｂ  レイアウト検証・タイミング検証ステップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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