(57)【要約】【課題】インダクターから生じた磁界の影響で他のチップの配線に誘導電流が発生することを抑制する。【解決手段】半導体装置は、インダクター１４を有する第１のチップ１０と、第１のチップ１０と重ねられ、導電層２２を有する第２のチップ２０と、第１及び第２のチップ１０，２０間に設けられた第１の磁気遮蔽層１９とを具備する。【選択図】      図１
2005353911.tif 000002
【特許請求の範囲】
【請求項１】
インダクターを有する第１のチップと、
前記第１のチップと重ねられ、導電層を有する第２のチップと、
前記第１及び第２のチップ間に設けられた第１の磁気遮蔽層と
を具備することを特徴とする半導体装置。
【請求項２】
前記第１のチップは、
表面と裏面とを有する半導体基板と、
前記半導体基板の前記表面に形成された素子と
を備え、
前記第１の磁気遮蔽層は、前記半導体基板の前記裏面に設けられている
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１のチップの側面に設けられた第２の磁気遮蔽層と
をさらに具備することを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の磁気遮蔽層の面積は、前記インダクターが存在する面積よりも大きい
ことを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記半導体基板の膜厚は、前記インダクターの外径よりも薄く、
前記第１のチップの膜厚は、前記インダクターの外径よりも薄い
ことを特徴とする請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インダクターを有する半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話で使用されているチップの面積縮小の要求は益々高まっている。これは、携帯電話機の小型化を図りつつ、性能の向上や機能数の増加が求められているためである。そこで、このような要求を満たすため、チップの膜厚を薄くして、チップ同士を重ねるＳＩＰ（System in package）技術が研究されている。
【０００３】
しかし、ＳＩＰ技術では、チップを薄膜化することで回路間の距離が近くなるため、干渉の問題が生じる。特に、インダクターを有するチップが他のチップと積層された場合、インダクターの付近に他のチップの配線が存在すると、インダクターから発生した磁界の影響で、前記配線中に誘導電流が流れてしまう。その結果、インダクターのＱ値が劣化するという問題があった。
【０００４】
尚、この出願の発明に関連する先行技術文献情報としては、次のようなものがある。
【特許文献１】特開2002−16209号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、インダクターから生じた磁界の影響で他のチップの配線に誘導電流が発生することを抑制する半導体装置を提供する。
【課題を解決するための手段】
【０００６】
本発明は、前記課題を解決するために以下に示す手段を用いている。
【０００７】
本発明の一視点による半導体装置は、インダクターを有する第１のチップと、前記第１のチップと重ねられ、導電層を有する第２のチップと、前記第１及び第２のチップ間に設けられた第１の磁気遮蔽層とを具備する。
【発明の効果】
【０００８】
本発明によれば、インダクターから生じた磁界の影響で他のチップの配線に誘導電流が発生することを抑制する半導体装置を提供できる。
【発明を実施するための最良の形態】
【０００９】
本発明の実施の形態を以下に図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。尚、図面では、説明の便宜上、インダクターやチップ等は模式的に図示してあるため、形状、膜厚及び大きさ等は実際とは異なる場合もある。
【００１０】
［第１の実施形態］
第１の実施形態は、ＳＩＰ（System in package）技術により高周波回路等に使用されるインダクターを有するチップが他のチップと重ねられた場合、インダクターから発生する磁力線を遮断するための遮蔽層を２枚のチップの間に設けたものである。
【００１１】
図１は、本発明の第１の実施形態に係るＳＩＰ構造の半導体装置の概略的な断面図を示す。図２は、本発明の第１の実施形態に係るインダクターの外径と遮蔽層の大きさとの関係を説明するための平面図を示す。以下に、第１の実施形態に係るＳＩＰ構造の半導体装置について説明する。
【００１２】
図１に示すように、ＳＩＰ技術により、第１及び第２のチップ１０，２０が重ねられている。第１のチップ１０は、半導体基板１１と、この半導体基板１１の表面に設けられた素子１２と、半導体基板１１の上方に設けられたインダクター１４とを含んで構成されている。第２のチップ２０は、導電層２２を含んで構成されている。そして、第１のチップ１０の裏面（半導体基板１１の裏面）には絶縁膜１８が形成され、絶縁膜１８の第１のチップ１０と対向する面と反対側の面上及び第１のチップ１０の側面上には例えば磁性体からなる遮蔽層１９が形成されている。このように、インダクター１４から発生する磁力線が導電層２２に悪影響を及ぼすことを抑制するために、第１及び第２のチップ１０，２０間、具体的にはインダクター１４と導電層２２との間に、遮蔽層１９が設けられている。
【００１３】
ここで、磁性体からなる遮蔽層１９の材料としては、例えば、Ｎｉ単体、Ｆｅ単体、Ｃｏ単体や、Ｎｉ，Ｆｅ，Ｃｏのうち少なくとも１つの金属を含む材料が望ましい。このＮｉ，Ｆｅ，Ｃｏのうち少なくとも１つの金属を含む材料は、Ｎｉ，Ｆｅ，Ｃｏのうちいずれか１つの金属を含む合金や、Ｎｉ，Ｆｅ，Ｃｏの組み合わせからなる合金（例えばＮｉＦｅ，ＣｏＦｅ等）を含む。
【００１４】
その他、遮蔽層１９の材料としては、スピン分極率の大きいマグネタイト、ＣｒＯ2，ＲＸＭｎＯ3-y（Ｒ；希土類、Ｘ；Ｃａ，Ｂａ，Ｓｒ）等の酸化物系の材料でもよいし、ＮｉＭｎＳｂ，ＰｔＭｎＳｂ等のホイスラー合金等の材料でもよい。尚、遮蔽層１９の磁性材料中に、磁性特性を失わないかぎり、Ａｇ，Ｃｕ，Ａｕ，Ａｌ，Ｍｇ，Ｓｉ，Ｂｉ，Ｔａ，Ｂ，Ｃ，Ｏ，Ｎ，Ｐｄ，Ｐｔ，Ｚｒ，Ｉｒ，Ｗ，Ｍｏ，Ｎｂ等の非磁性元素が多少含まれていてもよい。
【００１５】
インダクター１４は、例えば平面型のスパイラルコイル（図２参照）であり、低抵抗の材料である例えばＡｌ、Ｃｕ、Ａｕ等で形成されている。
【００１６】
導電層２２は、例えば金属配線、トランジスタのゲート電極、コンタクト等であり、例えばＡｌ、Ｃｕ、Ｗ、ポリシリコン等で形成されている。
【００１７】
素子１２は、例えばＭＯＳトランジスタである。このＭＯＳトランジスタのゲート電極の最小ゲート長は、例えば１１０ｎｍ以下になっている。尚、素子１２の一例としてトランジスタを図示したが、これに限定されず、例えば配線、コンタクト、キャパシタ等を第１のチップ１０内に配置することも勿論可能である。
【００１８】
絶縁膜１８は、例えばシリコン酸化膜で形成されている。この絶縁膜１８は必ずしも必要ではないが、遮蔽層１９は、半導体基板１１の裏面に直接形成するよりも、絶縁膜１８を介在させて形成する方が望ましい。これは、絶縁膜１８を設けないと、導電性の遮蔽層１９の場合、隣接する素子同士が導通してしまうおそれがあるのに対し、絶縁膜１８を設けることにより、隣接する素子同士を非導通にし、隣の素子にノイズが入ることを抑制できるからである。このように、絶縁膜１８に非導通の機能を持たせるには、絶縁膜１８は例えば３ｎｍ以上の膜厚を有することが望ましい。
【００１９】
図２に示すように、インダクター１４から発生する磁力線を遮断するためには、遮蔽層１９の面積はインダクター１４が存在する面積よりも大きいことが望ましい。つまり、遮蔽層１９の面積は、インダクター１４の最も外側の配線からインダクター１４の外径Ｘ以上外側に広げた大きさが望ましい。換言すると、遮蔽層１９の幅Ｙは、インダクター１４の外径Ｘの３倍以上あることが望ましい。これは、インダクター１４の最も外側の配線から発生する磁力線は、インダクター１４の外径Ｘ程度インダクター１４の外側に広がると考えられるので、この最も外側に広がった磁力線を確実に遮断するためである。例えば、インダクター１４の外径Ｘが１００μｍ乃至４００μｍである場合、遮蔽層１９の幅Ｙは３００μｍ乃至１２００μｍ以上にするとよい。
【００２０】
図３乃至図８は、本発明の第１の実施形態に係るＳＩＰ構造の半導体装置の製造工程の断面図を示す。以下に、第１の実施形態に係る半導体装置の製造方法について説明する。ここでは、チップの分割にハーフカット・ダイシング法を用いる。
【００２１】
まず、図３に示すように、第１のチップ１０が例えば次のように形成される。半導体基板（例えばシリコン基板）１１上に例えばＭＯＳトランジスタ等の素子１２が形成され、半導体基板１１及び素子１２上に絶縁膜（例えばシリコン酸化膜）１３が形成される。次に、この絶縁膜１３上にインダクター１４が形成され、絶縁膜１３及びインダクター１４上に絶縁膜（例えばシリコン酸化膜）１５が形成される。このように形成された第１のチップ１０の膜厚Ｃ１は例えば７５０μｍ程度であり、半導体基板１１の膜厚Ｓ１は例えば７４７μｍ程度である。
【００２２】
次に、図４に示すように、第１のチップ１０が例えばＲＩＥ（Reactive Ion Etching）のような異方性エッチングにより加工され、溝１６が形成される。この溝１６は、チップ１０の表面（絶縁膜１５の表面）から半導体基板１１内に至るまで貫通しており、例えば５０μｍ程度の深さＤを有する。
【００２３】
次に、図５に示すように、チップ１０の表面（絶縁膜１５の表面）上に保護テープ１７が貼り付けられる。
【００２４】
次に、図６に示すように、保護テープ１７が存在しないチップ１０の裏面（半導体基板１１の裏面）が、例えばグラインダーで削られる。このグライディングにより、第１のチップ１１の膜厚Ｃ２は例えば２３μｍ程度、半導体基板１１の膜厚Ｓ２は例えば２０μｍ程度まで薄くなる。従って、チップ１０の裏面が溝１６の深さＤ以上削られることにより、溝１６の底面が開口し、第１のチップ１０が分割される。
【００２５】
次に、図７に示すように、エッチングレートを遅くするために、グライディングからドライエッチング又はウェットエッチングに変更し、さらに半導体基板１１の裏面がエッチングされる。その結果、第１のチップ１１の膜厚Ｃ３は例えば４．６μｍ程度、半導体基板１１の膜厚Ｓ３は例えば１．６μｍ程度とさらに薄くなる。
【００２６】
このエッチングは、等方性エッチングでも異方性エッチングでもどちらでもよいが、異方性エッチングの方が望ましい。これは、等方性エッチングよりも異方性エッチングの方が、半導体基板１１の薄膜化の均一性を保てるからである。
【００２７】
尚、このようなエッチング後、半導体基板１１の裏面には酸化膜（シリコン酸化膜）１８が自然に形成されるが、この絶縁膜１８の絶縁性が不十分な場合には、酸素プラズマを照射する等して酸化させるとよい。
【００２８】
次に、図８に示すように、例えばスパッタ法を用いて、絶縁膜１８上、保護テープ１７上及び溝１６の側面上に磁性体からなる遮蔽層１９が堆積される。ここで、遮蔽層１９は、スパッタ法以外にもＣＶＤ（Chemical Vapor Deposition）法等でも形成することは可能であるが、スパッタ法の方が望ましい。これは、高温処理のＣＶＤ法よりも低温処理のスパッタ法の方が、保護テープ１７が溶ける恐れがないからであり、さらに、ＣＶＤ法よりもスパッタ法の方が、磁性体からなる遮蔽層１９を付着させやすいからである。
【００２９】
次に、図１に示すように、例えばダイシング等で第１のチップ１０が１チップ毎に切断される。次に、絶縁膜２１内に導電層２２が設けられた第２のチップ２０が用意された後、第１のチップ１０と第２のチップ２０とが張り合わされる。この際、インダクター１４と導電層２２との間に遮蔽層１９が存在するように、半導体基板１１の裏面に形成された遮蔽層１９が第２のチップ２０と張り合わされる。その後、保護テープ１７が剥がされる。このようにして、２枚のチップ１０，２０が重ねられたＳＩＰ（System in package）構造が完成する。
【００３０】
図９（ａ），（ｂ）は、本発明の第１の実施形態に係る薄膜基板に遮蔽層を堆積した後のＴＥＭ（Transmission Electron Microscope：透過型電子顕微鏡）写真を示す。図１０は、図９（ａ），（ｂ）の遮蔽層の組成比をＥＰＭＡ（Electron Probe Micro Analysis：電子プローブマイクロ分析法）で分析した結果を示す。ここでは、上記製造方法において、半導体基板と遮蔽層との間に絶縁膜が形成されることを説明する。
【００３１】
図９（ａ）は、薄膜化された半導体基板１１の裏面に遮蔽層１９を堆積した後の状態（図８の工程）をＴＥＭで撮影したものである。この図９（ａ）の囲み領域を拡大すると、図９（ｂ）に示すように、半導体基板１１の裏面と遮蔽層１９との間には、絶縁膜１８が形成されていた。この実験では、半導体基板１１を１．７μｍまで削り、ＮｉＦｅ膜からなる遮蔽層１９を半導体基板１１の裏面に５０ｎｍ堆積した場合のものであり、この場合、１１ｎｍの絶縁膜１８が形成されていた。従って、ＮｉＦｅ膜からなる遮蔽層１９は金属層であるが、この遮蔽層１９と半導体基板１１との間には絶縁膜１８が形成されるため、遮蔽層１９と半導体基板１１との導通を防ぐことができている。
【００３２】
尚、本実験では、ＮｉＦｅ膜からなる遮蔽層１９の組成比をＥＰＭＡで分析した結果、図１０に示すように、Ｆｅは１６．１％、Ｎｉは８３．９％であった。
【００３３】
図１１は、本発明の第１の実施形態に係る遮蔽層をＮｉＦｅ膜で形成した場合のＦｅ含有率と抵抗率との関係を示す。ここでは、遮蔽層を例えばＮｉＦｅ膜で形成した場合、Ｆｅ含有率はどの程度が望ましいかについて説明する。
【００３４】
図１１に示すように、遮蔽層１９中のＦｅの含有率が１００％から２０％程度まで減少しても、遮蔽層１９の抵抗率はほぼ変化しないが、Ｆｅの含有率が２０％以下になると、遮蔽層１９の抵抗率が序々に上昇する。
【００３５】
ここで、インダクター１４から発生した磁場により、インダクター１４の下に誘導起電力が生じるが、誘導電流＝誘導起電力／抵抗値であるため、遮蔽層１９の抵抗が低いと、導電層２２に発生する誘導電流が流れやすくなってしまう。このため、遮蔽層１９の抵抗は、できるだけ高くすることが望ましい。従って、遮蔽層１９をＮｉＦｅ膜で形成した場合、ＮｉＦｅ膜のＦｅ含有率は２０％以下にすることが望ましい。
【００３６】
このことから、遮蔽層１９は、導電性の磁性体で形成するよりも、絶縁性の磁性体で形成する方が望ましい。ここで、導電性の磁性体の一例としては、パーマロイ系の磁性体材料があげられ、絶縁性の磁性体の一例としては、フェライト系の磁性体材料があげられる。尚、導電性の磁性体で遮蔽層１９を形成した場合は、金属含有率を例えば５０％以下にするとよい。
【００３７】
図１２は、本発明の第１の実施形態に係る遮蔽層の膜厚の変化に伴うインダクターのＱ値の周波数依存性を示す。ここでは、遮蔽層の膜厚はどの程度が望ましいかについて説明する。尚、図１２の結果は、半導体基板の膜厚は１．７μｍ、遮蔽層はＮｉＦｅ膜で形成した場合のものである。
【００３８】
図１２に示すように、遮蔽層１９の膜厚を１０，５０，１００，３００ｎｍと変化させた場合、１０，５０ｎｍの場合は周波数を大きくするとともにインダクター１４のＱ値も高くなっているが、１００ｎｍにすると８００ＭＨｚのあたりでインダクター１４のＱ値が少し劣化し、さらに、３００ｎｍにすると８００ＭＨｚ乃至１２００ＭＨｚのあたりでインダクター１４のＱ値が大幅に劣化していることが分かる。これは、ＮｉＦｅ膜からなる遮蔽層１９の膜厚が厚くなることで、遮蔽層１９の抵抗値が下がり、導電層２２に誘導電流が流れやすくなったからであると考える。従って、遮蔽層１９の膜厚は薄くすることが望ましく、遮蔽層１９をＮｉＦｅ膜で形成した場合は、ＮｉＦｅ膜の膜厚は例えば５０ｎｍ未満にするのが望ましい。但し、磁力線の遮断効果を得るためには、遮蔽層１９の膜厚は1ｎｍ以上あることが望ましい。
【００３９】
図１３（ａ），（ｂ）は、本発明の第１の実施形態に係るＳＩＰ構造の半導体装置の概略的な断面図であって、図１３（ａ）は遮蔽層がない場合を示し、図１３（ｂ）は遮蔽層がある場合を示す。図１４（ａ），（ｂ）は、本発明の第１の実施形態に係るインダクターのＱ値の周波数依存性を示す図であって、図１４（ａ）は遮蔽層がない場合を示し、図１４（ｂ）は遮蔽層がある場合を示す。ここでは、遮蔽層が基板の裏面にある場合とない場合によって、インダクターから発生する磁界（磁力線）が導電層に及ぼす影響の違い及び基板の薄膜化に伴うインダクターのＱ値の違いについて説明する。
【００４０】
まず、図１３（ａ）及び図１４（ａ）を用いて、遮蔽層がない場合について説明する。
【００４１】
図１３（ａ）に示すように、インダクター１４に電流Ｉ１を流すと、この電流Ｉ１により磁界Ｈａが発生し、この磁界Ｈａが第２のチップ２０の導電層２２付近にまで及ぶ。その結果、この磁界Ｈａによって、導電層２２に誘導電流Ｉ２が発生してしまう。
【００４２】
そして、半導体基板１１を薄くすればするほど、インダクター１４と導電層２２との距離は短くなるため、導電層２２は磁界Ｈａによる影響を受けやすくなり、誘導電流Ｉ２も増加する。
【００４３】
従って、図１４（ａ）に示すように、半導体基板１１を薄くするにしたがって、誘導電流Ｉ２によってエネルギーロスが増加するため、インダクター１４のＱ値は序々に低下する。
【００４４】
次に、図１３（ｂ）及び図１４（ｂ）を用いて、遮蔽層がある場合について説明する。
【００４５】
図１３（ｂ）に示すように、インダクター１４に電流Ｉ１を流すと、この電流Ｉ１により磁界Ｈｂが発生する。しかし、この磁界Ｈｂが遮蔽層１９を通過する際に、遮蔽層１９の磁化によって遮蔽層１９の面に水平な方向（紙面の横方向）の磁界成分Ｈｂｘが大きくなるため、遮蔽層１９の面に垂直な方向（紙面の縦方向）の磁界成分Ｈｂｙは小さくなる。これにより、磁界Ｈｂが遮蔽層１９でシールドされ、第２のチップ２０側へ磁界Ｈｂが広がることを抑制される。換言すると、第１のチップ１０内のインダクター１４から磁力線が発生しても、遮蔽層１９の遮断効果によって、第２のチップ２０内の導電層２２に侵入する磁力線の数を減少させることができるため、導電層２２に発生する誘導電流を減少させることができる。
【００４６】
このため、半導体基板１１を薄くしてインダクター１４と導電層２２との距離を短くした場合であっても、遮蔽層１９の遮断効果によって、導電層２２に発生する誘導電流の増加を抑制することができる。
【００４７】
従って、図１４（ｂ）に示すように、半導体基板１１の膜厚を５０〜７５０μｍから２０μｍ又は１．７μｍに薄くした場合であっても、遮蔽層１９によって誘導電流によるエネルギーロスの増加を抑制できるため、インダクター１４のＱ値の劣化を抑制できる。
【００４８】
尚、導電層２２に対する磁力線の侵入を１００％防いでいなくても、磁力線の侵入を抑制できるだけでも、図１４（ｂ）のようにＱ値の劣化は十分抑制できる。
【００４９】
上記第１の実施形態によれば、次のような効果を得ることができる。
【００５０】
（ａ）第１及び第２のチップ１０，２０間（インダクター１４と導電層２２間）に磁性体からなる遮蔽層１９を設けている。従って、インダクター１４から発生した磁界が導電層２２に及ぶことを遮蔽層１９で遮断することができる。このため、導電層２２に誘導電流が発生することを抑制できるので、インダクター１４のＱ値の劣化を抑制できる。さらに、インダクター１４下の半導体基板１１に生じる誘導起電力の発生を抑制できるため、基板ノイズの発生を抑制できる。
【００５１】
（ｂ）図１５は、遮蔽層を設けない場合であって、インダクター１４のＱ値が劣化するチップの膜厚とインダクター１４の外径との関係を示す。この結果を見ると、インダクター１４の外径が４００μｍの場合、チップの膜厚が５００μｍ付近からＱ値が劣化し、インダクター１４の外径が２００μｍの場合、チップの膜厚が２００μｍ付近からＱ値が劣化し、インダクター１４の外径が１００μｍの場合、チップの膜厚が１００μｍ付近からＱ値が劣化している。つまり、インダクター１４の外径とＱ値が劣化するチップの膜厚がほぼ一致していることが分かる。
【００５２】
ここで、一般に使用されるインダクター１４の外径は１００μｍ乃至４００μｍの大きさであるが、ＳＩＰ構造においてインダクター１４の外径よりも薄くした薄膜化チップを使用することが考えられる。しかし、図１５の結果からも分かるように、Ｑ値の劣化を抑制するには、チップの膜厚を、インダクター１４の外径よりも厚くすることが望ましい。このように、遮蔽層を設けない場合、Ｑ値の劣化を抑制することを考慮すると、チップの膜厚はインダクター１４の外径の制約を受けてしまう。
【００５３】
これに対し、第１の実施形態では、遮蔽層１９を設けているため、インダクター１４の外径よりもチップを薄くしても、遮蔽層１９の遮断効果によりＱ値の劣化を抑制することができる。このため、第１の実施形態では、インダクター１４の外径の制約を受けずにチップの膜厚を薄くすることができる。従って、ＳＩＰ構造において、インダクター１４の外径の制約を受けずに、積層されたチップの数を増やすことができる。このように、第１の実施形態では、インダクター１４の外径よりもチップ１０の膜厚を薄くすることができ、つまり、インダクター１４の外径よりも半導体基板１１の膜厚を薄くすることができる。
【００５４】
（ｃ）図１６は、高さが５００μｍの空間に積層されるチップの数とシリコン基板の膜厚との関係を示す。図３に示すように、シリコン基板の膜厚を薄くすることによって、チップの数は著しく増加することが分かる。このことからも、チップの薄膜化技術は、非常に重要なものであると言える。
【００５５】
しかし、これまでのチップの薄膜化の限界は、２０μｍ程度であると考えられる。その理由は以下の通りである。まず、グラインダーでシリコン基板を薄膜化すると、シリコン基板の膜厚の制御性が悪く、＋／−５μｍの膜厚バラツキが存在するため、シリコン基板を５μｍ以下に薄くしようとすると、ウエハ面内にチップが存在しない部分が生じ、歩留まりが著しく劣化してしまう。また、グラインダーではエッチングレートが早く、シリコン基板を削り過ぎることがあるため、シリコン基板の膜厚を精度良く制御できない。また、グラインダーでシリコン基板を削ると、チップへのストレスが大きく、薄膜化されたチップは容易に破壊してしまう。
【００５６】
これに対し、第１の実施形態では、半導体基板１１を薄くするエッチングの際（図６及び図７の工程）、グラインダーから、このグラインダーよりも低速のドライエッチング又はウェットエッチングに変更している。このため、エッチングレートが遅くなるので、半導体基板１１の膜厚の制御が容易となる。また、エッチングの際のチップへのストレスも抑制できるため、チップ破壊の問題も回避できる。以上のことから、グラインダーだけでチップの薄膜化を行った場合よりも、チップを薄くすることが容易となり、チップの積層数を増加することができる。具体的には、チップ１０の膜厚Ｃ３は例えば４．６μｍ程度にまで薄くでき、従来困難であった２０μｍ以下の厚さのチップを形成できる。
【００５７】
［第２の実施形態］
第２の実施形態は、第１の実施形態で用いた通常の半導体基板の代わりにＳＯＩ（Silicon On Insulator）基板を用いている。
【００５８】
図１７は、本発明の第２の実施形態に係るＳＩＰ構造の半導体装置の概略的な断面図を示す。以下に、第２の実施形態に係る半導体装置について説明する。
【００５９】
図１７に示すように、第２の実施形態において、第１の実施形態と異なる点は、主に、第１のチップ１０にＳＯＩ基板３０を用いている点、ＳＯＩ基板３０を構成する埋め込み絶縁膜３２が図１の絶縁膜１８の代わりとなっている点、遮蔽層１９が第１のチップ１９の側面に存在しない点である。
【００６０】
ここで、ＳＯＩ基板３０は、半導体基板３１と埋め込み絶縁膜３２と半導体層３３とで構成されるが、図１７では、半導体基板３１が削られて無くなっている。このため、ＳＯＩ基板３０を構成する埋め込み絶縁膜３２上に遮蔽層１９が設けられている。そして、埋め込み絶縁膜３２は、半導体層３３と遮蔽層１９とを非導通にするための層として機能している。
【００６１】
また、後述する製造方法を実行することにより、遮蔽層１９は、第１のチップ１０の側面には形成されずに、第１のチップ１０の裏面（埋め込み絶縁膜３２上）にのみ設けられている。ここで、第１の実施形態のように第１のチップ１０の側面にも遮蔽層１９が形成されている方が、遮断効果は高められるが、第２の実施形態のように第１のチップ１０の裏面のみに遮蔽層１９が形成されていても、Ｑ値の劣化を抑制できるだけの十分な遮蔽効果はある。
【００６２】
図１８乃至図２３は、本発明の第２の実施形態に係るＳＩＰ構造の半導体装置の製造工程の断面図を示す。以下に、第２の実施形態に係る半導体装置の製造方法について説明する。ここでも、第１の実施形態と同様、チップの分割にハーフカット・ダイシング法を用いる。
【００６３】
まず、図１８に示すように、第１のチップ１０が例えば次のように形成される。半導体基板（例えばシリコン基板）３１と埋め込み絶縁膜３２と半導体層３３とで構成されたＳＯＩ基板３０上に例えばＭＯＳトランジスタ等の素子１２が形成され、半導体基板１１及び素子１２上に絶縁膜（例えばシリコン酸化膜）１３が形成される。次に、この絶縁膜１３上にインダクター１４が形成され、絶縁膜１３及びインダクター１４上に絶縁膜（例えばシリコン酸化膜）１５が形成される。このように形成された第１のチップ１０の膜厚Ｃ１’は、例えば７５５μｍ程度であり、半導体基板３１の膜厚Ｓ１’は例えば７５０μｍ程度である。
【００６４】
次に、図１９に示すように、第１のチップ１０が例えばＲＩＥのような異方性エッチングにより加工され、溝１６が形成される。この溝１６は、チップ１０の表面（絶縁膜１５の表面）から埋め込み絶縁膜３２に達するまで貫通しており、例えば５μｍ程度の深さＤ’を有する。
【００６５】
次に、図２０に示すように、チップ１０の表面（絶縁膜１５の表面）上に保護テープ１７が貼り付けられる。
【００６６】
次に、図２１に示すように、保護テープ１７が存在しないチップ１０の裏面（半導体基板３１の裏面）が例えばグラインダーで削られ、半導体基板３１を完全には無くさない程度に薄くされる。その結果、第１のチップ１１の膜厚Ｃ２’は例えば２５μｍ程度、半導体基板３１の膜厚Ｓ２’は例えば２０μｍ程度まで薄くなる。
【００６７】
ここで、第１の実施形態の図６に示す工程では、チップ１０の裏面が溝１６の深さＤ以上削られることにより、溝１６の底面が開口して第１のチップ１０が分割された。これに対し、第２の実施形態の図２０に示す工程では、チップ１０の裏面は溝１６の深さＤ’以上削られないため、この段階では第１のチップ１０はまだ分割されない。
【００６８】
次に、図２２に示すように、エッチングレートを遅くするために、グライディングからドライエッチング又はウェットエッチングに変更し、さらに埋め込み絶縁膜３２が露出するまで半導体基板３１の裏面がエッチングされる。その結果、第１のチップ１１の膜厚Ｃ３’は例えば５μｍ程度とさらに薄くなる。
【００６９】
ここで、第１の実施形態の図７に示す工程では、半導体基板１１の裏面に酸化膜（シリコン酸化膜）１８が自然に形成された。これに対し、第２の実施形態の図２２に示す工程では、埋め込み絶縁膜３２が存在するため自然酸化膜は形成されない。
【００７０】
次に、図２３に示すように、例えばスパッタ法を用いて、埋め込み絶縁膜３２上に磁性体からなる遮蔽層１９が堆積される。
【００７１】
次に、図１７に示すように、例えばダイシング等で第１のチップ１０が１チップ毎に切断される。次に、絶縁膜２１内に導電層２２が設けられた第２のチップ２０が用意された後、第１のチップ１０と第２のチップ２０とが張り合わされる。この際、インダクター１４と導電層２２との間に遮蔽層１９が存在するように、第１のチップ１０の裏面に形成された遮蔽層１９が第２のチップ２０と張り合わされる。その後、保護テープ１７が剥がされる。このようにして、２枚のチップ１０，２０が重ねられたＳＩＰ構造が完成する。
【００７２】
上記第２の実施形態によれば、第１の実施形態と同様の効果を得ることができるだけでなく、さらに、次のような効果を得ることができる。
【００７３】
まず、図１９の工程において、溝１６を形成する際、ＳＯＩ基板３０の埋め込み絶縁膜３２をストッパーとしてエッチングを制御できるため、溝１６の深さＤ’の制御が容易となる。
【００７４】
また、図２２の工程において、半導体基板３１をエッチングする際、シリコン基板である半導体基板３１と酸化膜である埋め込み絶縁膜３２との選択比が高いため、埋め込み絶縁膜３２でエッチングを止めることができる。従って、半導体基板３１のエッチングの制御が容易となるため、半導体層３３にエッチングによる悪影響を与えることを防止できる。
【００７５】
その他、本発明は、上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で、以下のように種々に変形することが可能である。
【００７６】
（１）上記第１及び第２の実施形態では、複数のチップが重ねられたＳＩＰ構造について説明したが、１チップがパッケージされた構造に本発明を適用してもよい。例えば、図２４に示すように、パッケージ４１に設けられた導体板４２上にチップ１０が搭載され、このチップ１０が導体板４２にワイヤ４３で接続されている場合、遮蔽層１９の遮断効果により、インダクター２４から発生する磁力線が導体板４２に悪影響を及ぼすことを防止できる。
【００７７】
（２）図２５に示すように、第１及び第２のチップ１０，２０は、磁性体を材料に含む接着剤５１で張り合わせてもよい。この接着剤５１を磁性体材料で形成することにより、この接着剤５１で磁力線をさらに遮断することができる。
【００７８】
（３）上記第１及び第２の実施形態では、第１のチップ１０にのみ遮蔽層１９を設けたが、図２６に示すように、第２のチップ２０における第１のチップ１０側の面上に磁性体からなる遮蔽層２３をさらに設けてもよい。この場合、磁力線の遮断効果をさらに高めることができる。
【００７９】
（４）遮蔽層１９は、第１のチップ１０の裏面の全面に必ずしも形成していなくてもよく、磁力線の遮断効果が得られるのであれば、図２７に示すように、遮蔽層１９は、第１のチップ１０の裏面に部分的に形成することも可能である。その結果、遮蔽層１９の隙間２４を利用して、第２のチップ２０のパッド２５を外に引き出して隙間２４に配置することが可能となる。そして、第１のチップ１０の半導体基板１１及び絶縁膜１８を貫通する金属層２６を設け、この金属層２６とパッド２５とを接続させることにより、第１及び第２のチップ１０，２０を最短距離で接続できる。これにより、パッドを各チップ上に設けて、ボンディングワイヤを介してチップ間の信号のやりとりを行う場合（例えば図２９参照）よりも、図２７の場合は、第１及び第２のチップ１０，２０間の信号線が最短のため、信号伝送の遅延やロスを低減できる。
【００８０】
（５）インダクター１４の周囲に、磁性体からなる遮蔽層をさらに設けてもよい。例えば、図２８に示すように、インダクター１４の上面及び側面に磁性体からなる遮蔽層５２を設けてもよい。この場合、磁力線の遮蔽効果をさらに高めることができる。
【００８１】
（６）上記第１及び第２の実施形態では、ハーフカット・ダイシング法を用い、あらかじめ形成しておいた溝１６でチップを分割することにより、チップの割れ等を防止していた。しかし、このハーフカット・ダイシング法に限定されず、例えば、第１のチップ１０に保護テープ１７を接着し、第１のチップ１０の裏面を削った後、第１のチップ１０を保護テープ１７と一緒に細分化して第２のチップ２０と張り付けることも可能である。
【００８２】
（７）上記第１及び第２の実施形態では、２つのチップが積層されたＳＩＰ構造を例にあげたが、３つ以上のチップを積層することも勿論可能である。例えば、図２９及び図３０に示すように、４つのチップ２０，１０，６０，７０を積層し、各チップ２０，１０，６０，７０の上面にパッド８１，８２，８３，８４を設け、パッケージ８０にワイヤ８５，８６，８７，８８でボンディングしてもよい。この場合、パッケージ８０上に積み上げたチップは、上方のチップほど小さくなるように（ピラミッド形状になるように）重ねるのが望ましい。
【００８３】
ここで、図２９の場合、インダクターを有しないチップとインダクターを有するチップとを交互に積層している。すなわち、インダクターを有しないチップ２０上にインダクター１４を有するチップ１０を重ね、このチップ１０上にインダクターを有しないチップ６０を重ね、このチップ６０上にインダクター７４を有するチップ７０を重ねている。そして、インダクター１４から発生する磁界が、チップ２０へ及ぶことを遮蔽層１９で抑制し、かつ、チップ６０へ及ぶことを遮蔽層６３で抑制している。同様に、インダクター７４から発生する磁界がチップ６０へ及ぶことを、遮蔽層７９で抑制している。
【００８４】
一方、図３０の場合、インダクターを有する２つのチップを、インダクターを有しないチップで挟むように積層している。すなわち、インダクターを有しないチップ２０上にインダクター１４を有するチップ１０を重ね、このチップ１０上にインダクター７４を有するチップ７０を重ね、このチップ７０上にインダクターを有しないチップ６０を重ねている。そして、インダクター１４から発生する磁界がチップ２０へ及ぶことを、遮蔽層１９で抑制している。同様に、インダクター７４から発生する磁界が、チップ１０へ及ぶことを遮蔽層７９で抑制し、かつ、チップ６０へ及ぶことを遮蔽層６３で抑制している。
【００８５】
尚、インダクター１４，７４を有するチップ１０，７０は、例えばロジック回路を有するチップであり、インダクターを有しないチップ２０，６０は、例えばアナログ回路を有するチップである。
【００８６】
（８）遮蔽層１９は、磁気を遮蔽する層（磁気遮蔽層）として機能するのであれば、磁性体で形成されることに限定されない。例えば、遮蔽層１９は、例えば５００Ω以上の高抵抗を有する金属層で形成してもよい。ここで、金属層からなる遮蔽層１９の抵抗を５００Ω以上にするには、遮蔽層１９の膜厚を非常に薄くしたり、遮蔽層１９の材料として高抵抗な金属材を選んだりするとよい。
【００８７】
さらに、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件から幾つかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００８８】
【図１】本発明の第１の実施形態に係わるＳＩＰ構造の半導体装置を示す概略的な断面図。
【図２】本発明の第１の実施形態に係るインダクターの外径と遮蔽層の大きさとの関係を示す平面図。
【図３】本発明の第１の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図４】図３に続く、本発明の第１の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図５】図４に続く、本発明の第１の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図６】図５に続く、本発明の第１の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図７】図６に続く、本発明の第１の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図８】図７に続く、本発明の第１の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図９】図９（ａ）は、本発明の第１の実施形態に係る薄膜基板に遮蔽層を堆積した後を示すＴＥＭ写真、図９（ｂ）は、図９（ａ）の囲み領域を拡大したＴＥＭ写真。
【図１０】図９（ａ），（ｂ）の遮蔽層の組成比をＥＰＭＡで分析した結果を示す図。
【図１１】本発明の第１の実施形態に係る遮蔽層をＮｉＦｅ膜で形成した場合のＦｅ含有率と抵抗率との関係を示す図。
【図１２】本発明の第１の実施形態に係る遮蔽層の膜厚の変化に伴うインダクターのＱ値の周波数依存性を示す図。
【図１３】図１３（ａ），（ｂ）は、本発明の第１の実施形態に係るＳＩＰ構造の半導体装置の概略的な断面図であって、図１３（ａ）は遮蔽層がない場合を示す図、図１３（ｂ）は遮蔽層がある場合を示す図。
【図１４】図１４（ａ），（ｂ）は、本発明の第１の実施形態に係るインダクターのＱ値の周波数依存性を示す図であって、図１４（ａ）は遮蔽層がない場合を示す図、図１４（ｂ）は遮蔽層がある場合を示す図。
【図１５】本発明の第１の実施形態に係る半導体装置の効果の説明に用いる図であって、遮蔽層を設けない場合、インダクターのＱ値が劣化するチップの膜厚とインダクター１４の外径との関係を示す図。
【図１６】本発明の第１の実施形態に係る半導体装置の効果の説明に用いる図であって、高さが５００μｍの空間に積層されるチップの数とシリコン基板の膜厚との関係を示す図。
【図１７】本発明の第２の実施形態に係わるＳＩＰ構造の半導体装置を示す概略的な断面図。
【図１８】本発明の第２の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図１９】図１８に続く、本発明の第２の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図２０】図１９に続く、本発明の第２の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図２１】図２０に続く、本発明の第２の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図２２】図２１に続く、本発明の第２の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図２３】図２２に続く、本発明の第２の実施形態に係わるＳＩＰ構造の半導体装置の製造工程を示す断面図。
【図２４】本発明の各実施形態に係わるパッケージングされた半導体装置を示す断面図。
【図２５】本発明の各実施形態に係わる半導体装置であって、第１及び第２のチップが磁性体を含む接着剤で張り付けられた状態を示す断面図。
【図２６】本発明の各実施形態に係わる半導体装置であって、第２のチップにも遮蔽層を設けた場合を示す断面図。
【図２７】本発明の各実施形態に係わる半導体装置であって、第１のチップの裏面に遮蔽層を部分的に形成した場合を示す断面図。
【図２８】本発明の各実施形態に係わる半導体装置であって、インダクターの周囲に遮蔽層を形成した場合を示す断面図。
【図２９】本発明の各実施形態に係わる半導体装置であって、４つのチップを積層した場合を示す断面図。
【図３０】本発明の各実施形態に係わる半導体装置であって、４つのチップを積層した場合を示す断面図。
【符号の説明】
【００８９】
１０…第１のチップ、１１，３１，７１…半導体基板、１２，７２…素子、１３，１５，１８，２１，６１，７３，７５，７８…絶縁膜、１４，７４…インダクター、１６…溝、１７…保護テープ、１９，２３，５２，６３，７９…遮蔽層、２０…第２のチップ、２２，６２…導電層、２４…隙間、２５，８１，８２，８３，８４…パッド、２６…金属層、３０…ＳＯＩ基板、３２…埋め込み絶縁膜、３３…半導体層、４１，８０…パッケージ、４２…導体板、４３，８５，８６，８７，８８…ワイヤ、５１…接着剤、６０…第３のチップ、７０…第４のチップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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