(57)【要約】【課題】ＰＬＬに伴う不都合と問題を軽減、解消する。【解決手段】ＰＬＬ１０内の周波数位相補正システムは、位相周波数検出器１２、第一の電流と電圧を発生する第一と第二の電荷ポンプ、電圧−電流（Ｖ２Ｉ）変換器、電流加算器１６、電流制御発振器（ＣＣＯ）１８を含む。位相周波数検出器１２は、クロック信号と、ＰＬＬ１０の出力信号から得られる比較信号との周波数差、位相差を検出し、それぞれ第一と第二の電荷ポンプに送る。第一電荷ポンプは第一の電流を修正し、電流加算器１６に送る。第二電荷ポンプは電圧を修正し、Ｖ２Ｉ変換器に送る。Ｖ２Ｉ変換器は電圧に対応する第二の電流を発生し、電流加算器１６に送る。電流加算器１６は第一と第二の電流を組み合わせて、制御電流をＣＣＯ１８に送る。ＣＣＯ１８は周波数と位相がそれぞれ第一、第二の電流の修正に応じて変化する一つ以上の発振信号を発生する。【選択図】図１
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【特許請求の範囲】
【請求項１】
位相同期ループ（ＰＬＬ）内の周波数と位相の補正のためのシステムであって、
クロック信号と、ＰＬＬの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝えるように動作し得る位相周波数検出器と、
周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝えるように動作し得る前記第一の電荷ポンプと、
位相差に応じて電圧を修正し、電圧−電流（Ｖ２Ｉ）変換器に電圧を伝えるように動作し得る前記第二の電荷ポンプと、
電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝えるように動作し得る前記Ｖ２Ｉ変換器と、
第一の電流と第二の電流を相互に組み合わせて、電流制御発振器（ＣＣＯ）に対する制御電流を発生し、前記ＣＣＯに制御電流を伝えるように動作し得る前記電流加算器と、
第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生するように動作し得る前記ＣＣＯと
を具備するＰＬＬの周波数位相補正システム。
【請求項２】
位相同期ループ（ＰＬＬ）内の周波数と位相の補正のための方法であって、
位相周波数検出器を使用して、クロック信号と、ＰＬＬの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝え、
前記第一の電荷ポンプを使用して、周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝え、
前記第二の電荷ポンプを使用して、位相差に応じて電圧を修正し、電圧−電流（Ｖ２Ｉ）変換器に電圧を伝え、
前記Ｖ２Ｉ変換器を使用して、電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝え、
前記電流加算器を使用して、第一の電流と第二の電流を相互に組み合わせて、電流制御発振器（ＣＣＯ）に対する制御電流を発生し、前記ＣＣＯに制御電流を伝え、
前記ＣＣＯを使用して、第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生する、
ステップを含むＰＬＬの周波数位相補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般に電子回路に関するものであり、更に詳しくはＰＬＬ内での周波数と位相の補正に関するものである。
【背景技術】
【０００２】
特定の周波数をそなえた信号を発生するために回路設計ではしばしば発振器が使用される。公知の発振器としては、インダクタンス−静電容量（ＬＣ）構成要素をそなえた電圧制御発振器がある。しかし、ＬＣ構成要素を使用すると、高消費電力の大形の回路となり得る。公知の発振器としては、電流制御発振器もある。しかし、これらの公知の発振器外部条件に過度に敏感になることがある。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明によれば、ＰＬＬに伴う不都合と問題が軽減または解消される。
【課題を解決するための手段】
【０００４】
一実施例では、位相同期ループ（ＰＬＬ）１０内の周波数と位相の補正のためのシステムは、位相周波数検出器と、それぞれ第一の電流と電圧とを発生する第一および第二の電荷ポンプと、電圧−電流（Ｖ２Ｉ）変換器と、電流加算器、電流制御発振器（ＣＣＯ）とを含む。位相周波数検出器は、クロック信号と比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝える。比較信号はＰＬＬの出力信号から得られる。第一の電荷ポンプは周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝える。第二の電荷ポンプは位相差に応じて電圧を修正し、Ｖ２Ｉ変換器に電圧を伝える。Ｖ２Ｉ変換器は電圧に対応する第二の電流を発生し、電流加算器に第二の電流を伝える。電流加算器は第一の電流と第二の電流を相互に組み合わせて、ＣＣＯに対する制御電流を発生し、ＣＣＯに制御電流を伝える。ＣＣＯは第一の電流と第二の電流に応じて一つ以上の発振信号を発生する。ＣＣＯからの発振信号の周波数は第一の電流の修正に応じて変化し、発振信号の位相は第二の電流の修正に応じて変化する。
【発明の効果】
【０００５】
本発明の特定の実施例は一つ以上の技術的利点を提供し得る。たとえば、特定の実施例により、ＰＬＬは電圧スケーリングを容易にし得る。その結果、ＰＬＬは比較的低い電源電圧、たとえば０．５ボルトで適正に動作し得る。特定の実施例は電源電圧、たとえばＶＤＤに対してスケーリング可能である。特定の実施例では、ＣＭＯＳテクノロジーでＰＬＬがスケーリング可能となるようにＰＬＬの構成要素が実現される。特定の実施例はフィードフォワード（ｆｅｅｄ−ｆｏｒｗａｒｄ）アーキテクチャを提供する。特定の実施例では、制御電流がフィードフォワードアーキテクチャの実現を容易にする。特定の実施例では、バイアス発生がフィードフォワードアーキテクチャの実現を容易にする。
【０００６】
特定の実施例はＬＣタンク回路と比べて、ＰＬＬに伴う所要面積を減らす。特定の実施例はクロックディザ（ｃｌｏｃｋ  ｄｉｔｈｅｒｉｎｇ）を容易に構成でき、その結果、ＰＬＬの電力出力が低減されることにより、ＰＬＬの近くの回路素子（たとえば、アンテナ）に悪影響を及ぼす恐れのあるＰＬＬからの干渉が低減される。特定の実施例では、発振器の利得は実質的にプロセスと温度によらない。特定の実施例は高性能と低電力の用途に対して構成できる。ある実施例はこれらの技術的利点のすべて、またはいくつかを提供し得るか、もしくはどれも提供し得ない。ある実施例は一つ以上の他の技術的利点を提供し、それらの一つ以上は図、説明、および特許請求の範囲により当業者には容易に明らかとなり得る。
【０００７】
本発明およびその特徴と利点がより完全に理解されるように、付図を参照して以下の説明を行う。
【実施例１】
【０００８】
図１は周波数と位相の補正を行うＰＬＬの例１０を示す。一実施例では、ＰＬＬ１０は、位相周波数検出器１２、比例積分（ＰＩ）制御器１４、電流加算器１６、ＣＣＯ１８、一つ以上の変換器２０、および分周器２２を含む。１本以上の線、リード線、または他の適当なリンクを使用して、ＰＬＬ１０の構成要素を相互に結合し得る。たとえば、ＰＬＬ１０の構成要素を相互に結合するための線を埋めた回路基板にＰＬＬ１０の構成要素を結合してもよい。ＰＬＬ１０の用途としては、たとえば、低電力高性能のディジタル信号プロセッサ（ＤＳＰ）のコア、低電力無線の応用指向集積回路（ＡＳＩＣ：ａｐｐｌｉｃａｔｉｏｎ−ｓｐｅｃｉｆｉｃ  ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）、低電力の並直変換−直並変換（ＳＥＲＤＥＳ：ｓｅｒｉａｌｉｚｅｒ−ｄｅｓｅｒｉａｌｉｚｅｒ）インタフェース、および他の適当な用途がある。
【０００９】
ＰＬＬ１０は第一の周波数のクロック信号２４を受信し、クロック信号２４を使用して、第一の周波数の倍数である第二の周波数を各々がそなえる一つ以上のＰＬＬ出力信号２６を発生し得る。たとえば、ＰＬＬ１０は約６０−７０ＭＨｚのクロック信号２４を受信し、クロック信号２４を使用して、約２．４ＧＨｚの一つ以上の出力信号２６を発生し得る。ＰＬＬ１０は位相周波数検出器１２でクロック信号２４を受信し得る。位相周波数検出器１２はクロック信号２４を分周器２２からの比較信号２８と比較し、適当な手法により比較に基づきクロック信号２４と比較信号２８との間の位相差と周波数差を判定し得る。位相周波数検出器１２は位相差と周波数差に応じて制御信号３０を発生し、制御信号３０をＰＩ制御器１４に伝え得る。後で説明するように、ＰＩ制御器１４は制御信号３０に基づいて二つの電流３２ａおよび３２ｂを発生し、電流３２を電流加算器１６に伝え得る。電流３２ａはクロック信号２４と比較信号２８との間の周波数差に対応し、電流３２ｂはクロック信号２４と比較信号２８との間の位相差に対応し得る。
【００１０】
電流加算器１６は電流３２ａと３２ｂを相互に組み合わせて、結果の制御電流３４をＣＣＯ１８に伝え得る。特定の実施例では、ＣＣＯ１８は、互いに約１８０°位相が離れた二つの正弦発振信号を各々が発生する一つ以上のＣＣＯ素子（これは遅延セルを含み得る）を含み得る。ＣＣＯ１８の各ＣＣＯ素子は、適当な手法により正弦波を方形波に変換する変換器２０に結合し得る。変換器２０はＣＣＯ素子４４から発振信号３６を受信し、発振信号３６を使用して、デューティサイクルが約５０％で、互いに約１８０°位相が離れた二つの方形波を発生し得る。ＰＬＬ１０の出力信号２６は、これらの（そして他の）方形波を含み得る。ＰＬＬ１０は一つ以上の出力信号２６を発生し得る。特定の実施例では、すべての出力信号２６の周波数は、ほぼ相互に等しい。出力信号２６の位相は互いに異なってもよい。特定の実施例では、出力信号２６の位相は３６０°内に等間隔になっていてもよい。たとえば、ＰＬＬ１０が１２個の出力信号２６を発生する場合には、出力信号２６の位相を０°、３０°、６０°、９０°、１２０°、１５０°、１８０°、２１０°、２４０°、２７０°、３００°、および３３０°とし得る。
【００１１】
帰還信号３８（これはＰＬＬ１０の一つ以上の出力信号２６を含み得る）が一つ以上の変換器２０から分周器２２に伝え得る。分周器２２は帰還信号３８を受信して、適当な手法により帰還信号３８を分周することにより、位相周波数検出器１２に対する比較信号２８を発生し得る。限定するものではない一例として、各出力信号２６の周波数がクロック信号２４の周波数の約１００倍であると想定すれば、分周器２２は帰還信号３８を１００分周して比較信号２８を発生し得る。クロック信号２４と比較信号２８との間に周波数差が存在すれば、位相周波数検出器１２はこの周波数差をＰＩ制御器１４に伝え、後で説明するように、ＰＩ制御器１４に電流３２ａ（したがって、制御電流３４）を修正させて周波数差を減らし得る。同様に、クロック信号２４と比較信号２８との間に位相差が存在すれば、位相周波数検出器１２はこの位相差をＰＩ制御器１４に伝え、後で説明するように、ＰＩ制御器１４に電流３２ｂ（したがって、制御電流３４）を修正させて位相差を減らし得る。
【００１２】
図２は、ＰＬＬ１０の例を更に詳細に示す。特定の実施例では、ＶＤＤの下限はＰＬＬ１０内のＮチャネルＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスの閾値とし得る。これらのＮＭＯＳデバイスでは、ＶＤＤ＞ＶＴ＋ＶＤＳであり、ここでＶＴは閾値電圧、ＶＤＳは飽和電圧である。特定の実施例では、ＶＤＤの上限はＰＬＬ１０内のトランジスタの電源電圧の上限（たとえば、１．２Ｖ）に応じて決め得る。ＰＩ制御器１４は、二つの電荷ポンプ４０ａと４０ｂ、および電圧−電流（Ｖ２Ｉ）変換器４２を含む。電荷ポンプ４０ａは、クロック信号２４と比較信号２８との間の周波数差に比例する電流（ＩＰＲＯＰ）を発生する。電流３２ａはＩＰＲＯＰを含み得る。電荷ポンプ４０ｂは、クロック信号２４と比較信号２８との間の位相差に比例する電圧（ＶＩＮＴ）を発生する。Ｖ２Ｉ変換器４２はＶＩＮＴをこの位相差に比例する電流（ＩＩＮＴ）に変換する。電流３２ｂはＩＩＮＴを含み得る。ＩＰＲＯＰおよびＩＩＮＴはそれぞれ周波数差および周波数差を補正するために使用される。電流加算器１６では、ＩＰＲＯＰがＩＩＮＴに重畳される。次に、組み合わせ電流（ＩＰＲＯＰ＋ＩＩＮＴ）を使用して、ＣＣＯ１８を駆動する。出力信号２６の周波数がクロック信号２４の周波数の想定された倍数より大きいか、または小さくなった場合には、ＩＰＲＯＰが変化して、この周波数差を小さくし得る。同様に、出力信号２６の位相がクロック信号２４の位相から離れた場合には、ＩＩＮＴが変化して、この位相差を小さくし得る。
【００１３】
Ｖ２Ｉ変換器４２は次の二つの式に従って電流Ｉ１を積分して、電流ＩＩＮＴを発生し得る。
2005168022.tif 000003
【００１４】
Ｖ２Ｉ変換器４２内の抵抗Ｒは、特定の要求に応じて調節可能としてもよい。Ｒおよび静電容量Ｃ１、Ｃ２は、次の式で示されるように集合的に変換を行う。
2005168022.tif 000004
式（３）で、ｇｍは、制御電流３４に結合されたＭＯＳＦＥＴであるＭｇｍの相互コンダクタンスを表し、ｓは動作周波数を表わす。Ｃ２が０より大きければ、ＰＬＬ１０は３次のＰＬＬ１０である。しかし、Ｃ２がほぼ０になれば、ＰＬＬ１０は２次のＰＬＬ１０になる。Ｃ１、Ｃ２、ＣＰＳＲＲ、およびＲは、ＰＬＬの出力信号の位相と周波数のシフトに生じ得るリンギングを集合的に減衰し得る。Ｃ２は式（３）に３次の項を与え、Ｃ２が０より大きいとき、ＰＬＬの出力信号は位相シフト、周波数シフト、またはそれらの両方の後じきに落ち着き得る。
【００１５】
ＰＬＬ１０のループ利得Ｇ（ｓ）は次のように計算し得る。
2005168022.tif 000005
式（４）で、ＫＩＣＯはＣＣＯ１８の利得をＨｚ／Ａ単位で表わし、ｓは動作の周波数を表わし、ＭはＰＬＬの乗数設定を表わし、ｇｍはＭｇｍの相互コンダクタンスを表わす。特定の要求に応じて、クロックディザはある用途では望ましく、他の用途では望ましくないことがある。特定の実施例では、クロックディザを行うために、電流加算器１６に適当な電流加算−減算回路を追加し得る。電流加算−減算回路は周期的にＣＣＯ１８の入力の電流を加算または減算することにより、ＰＬＬ１０の電力出力を減少し得る。特定の実施例では、クロックディザを行うために、各ＣＣＯ素子４４に高抵抗トランジスタを追加してもよい。図３はＣＣＯ素子４４の例を示す。特定の実施例では、クロックディザを行うために、各ＣＣＯ素子４４に高抵抗トランジスタを追加し、トランジスタのゲートとドレーンをＯＵＴ−に結合し、トランジスタのソースをＶＤＤに結合してもよい。トランジスタのソース電流はＩＩＮＴの１／１００にほぼ等しくし得る。
【００１６】
図４は、ＰＬＬ１０内の周波数補正のための方法の例を示す。この方法はステップ１００で始まり、比較信号２８とクロック信号２４との間に周波数差が生じる。ステップ１０２で、位相周波数検出器１２は周波数差をＰＩ制御器１４に伝える。ステップ１０４で、ＰＩ制御器１４は周波数差に応じて電流加算器１６への電流３２ａを調節する。ステップ１０６で、電流３２ａの変化に応じて、電流加算器１６はＣＣＯ１８への制御電流を調節することにより周波数差を補正する。この点で、方法は終了する。
【００１７】
図５は、ＰＬＬ１０内の位相補正のための方法の例を示す。この方法はステップ２００で始まり、比較信号２８とクロック信号２４との間に位相差が生じる。ステップ２０２で、位相周波数検出器１２は周波数差をループフィルタキャップ（ｃａｐ）に伝える。ステップ２０４で、ループフィルタキャップは周波数差の積分に比例する電圧を発生する。周波数差の積分は位相差に相当する。ステップ２０６で、Ｖ２Ｉ変換器４２は位相差に比例する電流を発生する。ステップ２０８で、ＰＩ制御器１４は位相差に応じて電流加算器１６への電流３２ｂを調節する。ステップ２１０で、電流３２ｂの変化に応じて、電流加算器１６はＣＣＯ１８への制御電流を調節することにより位相差を補正する。この点で、方法は終了する。
【００１８】
図４および５に示す方法を別々に図示し、説明してきたが、これらの方法は特定の要求に応じて、同じ構成要素の一つ以上を使用してＰＬＬ１０内で多少同時に実行しても良い。本発明をいくつかの実施例で説明してきたが、無数の変化、変異、変更、変形、および修正を当業者に示唆してもよく、本発明は特許請求の範囲の範囲内に入るこのような変化、変異、変更、変形、および修正を包含するものである。本発明は、特許請求の範囲に反映されない明細書のいかなる記述によってもいかなる点においても限定されるものではない。
【００１９】
以上の説明に関して更に以下の項を開示する。
（１）位相同期ループ（ＰＬＬ）内の周波数と位相の補正のためのシステムであって、
クロック信号と、ＰＬＬの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝えるように動作し得る位相周波数検出器と、
周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝えるように動作し得る前記第一の電荷ポンプと、
位相差に応じて電圧を修正し、電圧−電流（Ｖ２Ｉ）変換器に電圧を伝えるように動作し得る前記第二の電荷ポンプと、
電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝えるように動作し得る前記Ｖ２Ｉ変換器と、
第一の電流と第二の電流を相互に組み合わせて、電流制御発振器（ＣＣＯ）に対する制御電流を発生し、前記ＣＣＯに制御電流を伝えるように動作し得る前記電流加算器と、
第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生するように動作し得る前記ＣＣＯと
を具備するＰＬＬの周波数位相補正システム。
【００２０】
（２）ＣＣＯがクロックディザのための一つ以上のトランジスタデバイスを具備する（１）記載のＰＬＬの周波数位相補正システム。
（３）電流加算器がクロックディザのための電流加算と減算の回路を具備する（１）記載のＰＬＬの周波数位相補正システム。
【００２１】
（４）第一および第二の電荷ポンプとＶ２Ｉ変換器とが集合的に比例積分（ＰＩ）回路として機能する（１）−（３）のいずれか１項記載のＰＬＬの周波数位相補正システム。
（５）発振信号は各々周波数と位相をそなえ、発振信号の周波数は少なくともほぼ相互に等しく、発振信号の位相は少なくともほぼ３６０°内に等間隔になっている（１）−（４）のいずれか１項記載のＰＬＬの周波数位相補正システム。
【００２２】
（６）ＣＣＯからの発振信号は正弦波であり、一つ以上の発振信号を実質的に方形波に変換するように各々が動作し得る一つ以上の変換器をシステムが具備する（１）−（４）のいずれか１項記載のＰＬＬの周波数位相補正システム。
（７）位相が互いに少なくともほぼ１８０°離れている二つの発振信号を発生するように各々が動作し得る一つ以上のＣＣＯ素子をＣＣＯが具備する（１）−（４）のいずれか１項記載のＰＬＬの周波数位相補正システム。
【００２３】
（８）位相同期ループ（ＰＬＬ）内の周波数と位相の補正のための方法であって、
位相周波数検出器を使用して、クロック信号と、ＰＬＬの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝え、
前記第一の電荷ポンプを使用して、周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝え、
前記第二の電荷ポンプを使用して、位相差に応じて電圧を修正し、電圧−電流（Ｖ２Ｉ）変換器に電圧を伝え、
前記Ｖ２Ｉ変換器を使用して、電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝え、
前記電流加算器を使用して、第一の電流と第二の電流を相互に組み合わせて、電流制御発振器（ＣＣＯ）に対する制御電流を発生し、前記ＣＣＯに制御電流を伝え、
前記ＣＣＯを使用して、第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生する、
ステップを含むＰＬＬの周波数位相補正方法。
【００２４】
（９）位相同期ループ（ＰＬＬ）内の周波数と位相の補正のためのロジックであって、媒体で符号化され、実行されたときに、
クロック信号と、ＰＬＬの出力信号から得られた比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝えるように動作し得る位相周波数検出器と、
周波数差に応じて第一の電流を修正し、電流加算器に第一の電流を伝えるように動作し得る前記第一の電荷ポンプと、
位相差に応じて電圧を修正し、電圧−電流（Ｖ２Ｉ）変換器に電圧を伝えるように動作し得る前記第二の電荷ポンプと、
電圧に対応する第二の電流を発生し、前記電流加算器に第二の電流を伝えるように動作し得る前記Ｖ２Ｉ変換器と、
第一の電流と第二の電流を相互に組み合わせて、電流制御発振器（ＣＣＯ）に対する制御電流を発生し、前記ＣＣＯに制御電流を伝えるように動作し得る前記電流加算器と、
第一の電流と第二の電流に応じて、周波数が第一の電流の修正に応じて変化し、位相が第二の電流の修正に応じて変化する一つ以上の発振信号を発生するように動作し得る前記ＣＣＯと
を与えるＰＬＬの周波数位相補正ロジック。
【００２５】
（１０）一実施例では、位相同期ループ（ＰＬＬ）１０内の周波数と位相の補正のためのシステムは、位相周波数検出器１２と、それぞれ第一の電流と電圧とを発生する第一および第二の電荷ポンプと、電圧−電流（Ｖ２Ｉ）変換器と、電流加算器１６と、電流制御発振器（ＣＣＯ）１８とを含む。位相周波数検出器１２は、クロック信号と比較信号との間の周波数差および位相差を検出し、第一の電流を発生する第一の電荷ポンプに周波数差を伝え、電圧を発生する第二の電荷ポンプに位相差を伝える。比較信号はＰＬＬ１０の出力信号から得られる。第一の電荷ポンプは周波数差に応じて第一の電流を修正し、電流加算器１６に第一の電流を伝える。第二の電荷ポンプは位相差に応じて電圧を修正し、Ｖ２Ｉ変換器に電圧を伝える。Ｖ２Ｉ変換器は電圧に対応する第二の電流を発生し、電流加算器１６に第二の電流を伝える。電流加算器１６は第一の電流と第二の電流を相互に組み合わせて、ＣＣＯに対する制御電流を発生し、ＣＣＯ１８に制御電流を伝える。ＣＣＯ１８は第一の電流と第二の電流に応じて一つ以上の発振信号を発生する。ＣＣＯ１８からの発振信号の周波数は第一の電流の修正に応じて変化し、発振信号の位相は第二の電流の修正に応じて変化する。
【図面の簡単な説明】
【００２６】
【図１】周波数と位相の補正を行うＰＬＬの例を示す。
【図２Ａ】周波数と位相の補正を行うＰＬＬの例を更に詳細に示す。
【図２Ｂ】周波数と位相の補正を行うＰＬＬの例を更に詳細に示す。
【図３】電流制御発振器（ＣＣＯ：ｃｕｒｒｅｎｔ−ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ）の例を示す。
【図４】ＰＬＬにおける周波数補正の方法の例を示す。
【図５】ＰＬＬにおける位相補正の方法の例を示す。
【符号の説明】
【００２７】
１０  ＰＬＬ
１２  位相周波数検出器
１６  電流加算器
１８  電流制御発信器（ＣＣＯ）
４０ａ  電荷ポンプ
４０ｂ  電荷ポンプ
４２  電圧−電流（Ｖ２Ｉ）変換器
【図１】
2005168022.tif 000006
【図２Ａ】
2005168022.tif 000007
【図２Ｂ】
2005168022.tif 000008
【図３】
2005168022.tif 000009
【図４】
2005168022.tif 000010
【図５】
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