(57)【要約】【課題】半導体膜の表面にダメージを与えることなく、温和な条件で、半導体膜の平坦性を確保できる半導体装置の製造方法を提供する。【解決手段】本発明の半導体装置の製造方法は、基板１０上に非晶質シリコン膜２１を形成する工程と、該非晶質シリコン膜２１を備えた基板１０に対して光照射にて熱処理を行う熱処理工程とを含み、該熱処理を真空中にて行うことを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
半導体膜を備えた半導体装置の製造方法であって、基板上に半導体膜を形成する工程と、該半導体膜を備えた基板に対して光照射にて熱処理を行う熱処理工程とを含み、前記熱処理を真空中にて行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記熱処理工程が、前記半導体膜に対しレーザー光を照射して、該半導体膜を結晶化させる処理を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記熱処理工程における真空度が、１×１０−１Ｐａ以下であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記熱処理工程における真空度を、酸素雰囲気下及び／又は窒素雰囲気下にて制御することを特徴とする請求項１ないし３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記熱処理工程における真空度を、酸素雰囲気下にて制御するものとし、前記半導体膜の表面に酸化膜を形成しながら、当該半導体膜を結晶化させることを特徴とする請求項１ないし４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
半導体膜を備えた半導体装置であって、前記半導体膜の表面粗さが、最大高さＲｍａｘにて表した値で５０ｎｍ以下とされていることを特徴とする半導体装置。
【請求項７】
前記半導体膜の表面粗さが、中心線平均粗さＲａで表した値で５ｎｍ以下とされていることを特徴とする請求項６に記載の半導体装置。
【請求項８】
半導体膜と、該半導体膜上にゲート絶縁膜を介して配設されたゲート電極とを備えた薄膜トランジスタであって、
前記ゲート絶縁膜の厚さが、前記半導体膜の最大高さＲｍａｘで表した表面粗さの値を最小値として構成され、該半導体膜の最大高さＲｍａｘが５０ｎｍ以下であることを特徴とする薄膜トランジスタ。
【請求項９】
前記半導体膜の表面粗さが、中心線平均粗さＲａで表した値で５ｎｍ以下とされていることを特徴とする請求項８に記載の薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法、及び半導体装置、薄膜トランジスタに関し、特に高信頼性の半導体膜を具備した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
液晶装置やエレクトロルミネッセンス（ＥＬ）装置等の表示装置として、マトリクス状に配置された多数の画素をそれぞれ駆動するために、各画素に薄膜半導体装置であるＴＦＴ（薄膜トランジスタ）を設けたアクティブマトリクス型の表示装置が知られている。かかる用途に用いられるＴＦＴとしては、多結晶シリコンＴＦＴが広く用いられている。また、多結晶シリコンＴＦＴの製造プロセスとして、能動層を比較的低温にて製造することが可能な低温プロセスが知られている。
【０００３】
以下、低温プロセスを採用した多結晶シリコンＴＦＴの能動層の形成方法について簡単に説明する。はじめに、基板の全面に、シリコン酸化膜等からなる下地保護膜（緩衝膜）を形成した後、全面に、半導体膜である非晶質シリコン膜を形成する。次いで、この非晶質シリコン膜にエキシマレーザー光（波長３０８ｎｍあるいは２４９ｎｍ等）を照射してレーザーアニールを施す。この工程において、非晶質シリコンが多結晶化し、多結晶シリコン膜が形成される。その後、この多結晶シリコン膜を所定の形状にパターニングし、不純物を注入後、ＥＬＡ、ＲＴＡや炉アニール等の方法で活性化することにより能動層として機能する多結晶半導体膜を形成することができる。かかる方法を採用すれば、例えば６００℃以下の比較的低温で能動層を形成することができるので、非晶質シリコンＴＦＴと同じ比較的安価なガラス基板を用いながら、高性能なＴＦＴを得ることができる。
【０００４】
このようなレーザーアニール等の光照射による熱処理にて非晶質シリコン膜を多結晶化する場合、その結晶粒界が山状に盛り上がり、表面が粗くなる場合がある。このように能動層たる半導体膜の表面に盛上りができると、該盛上りの部分において電界集中が起こり、リーク電流の発生の要因となる場合がある。また、半導体膜の平坦性が低下するため、該半導体膜とゲート電極との間に形成するゲート絶縁膜の薄膜化が困難となり、これに伴いゲート電圧値を増大させる必要が生じ、その結果、半導体装置の高性能化を妨げる要因となる場合がある。そこで、例えば特許文献１には、半導体膜の表面にできた盛上りの部分をエッチングにより除去する技術が開示されている。
【０００５】
【特許文献１】
特開平１１−１８６５５２号公報
【０００６】
【発明が解決しようとする課題】
しかしながら上記特許文献１の技術では、エッチングにより半導体膜の表面にダメージを与えてしまう惧れがあり、また、このようなエッチング処理では半導体膜の表面にできた盛上りを十分に除去できない場合もある。本発明は、このような課題を解決するためになされたものであって、半導体膜の表面にダメージを与えることなく、温和な条件で、半導体膜の平坦性を確保できる方法を提供することを目的とする。また、本発明は高い信頼性を備えた半導体膜を具備する半導体装置及び薄膜トランジスタを提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、本発明の半導体装置の製造方法は、半導体膜を備えた半導体装置の製造方法であって、基板上に半導体膜を形成する工程と、該半導体膜を備えた基板に対して光照射にて熱処理を行う熱処理工程とを含み、前記熱処理を真空中にて行うことを特徴とする。
【０００８】
このように光照射にて熱処理を行う工程を真空雰囲気中にて行ったところ、従来のような熱処理に伴う半導体膜表面での盛上りの発生を防止ないし抑制することができるようになり、しかもエッチングや研磨等の除去工程を行わずとも盛上りの発生を防止ないし抑制することができるため、半導体膜表面にダメージを与えることもなくなった。したがって、本発明の製造方法によると、光照射による熱処理を行うことで半導体膜を多結晶化することができ、しかも温和な条件にて該半導体膜の平坦性を確保することができるようになる。その結果、リーク電流が生じ難く、ひいては高性能で信頼性の高い半導体装置を提供することが可能となる。
【０００９】
つまり、従来、光照射により半導体膜は瞬時に融点以上まで加熱され、その後、室温まで冷却され固化されていた。この場合、冷却速度が極めて短いため、半導体膜は過冷却状態となり、一瞬にして固化される結果、結晶粒がぶつかり合った点、すなわち結晶粒界は山状に盛り上がる場合があった。しかしながら、本発明のように真空中にて熱処理を行うことで、雰囲気中に熱を奪う媒体（大気）がなくなるため、加熱後において半導体膜が除冷されることとなり、上記のような盛上りの発生を抑制できたものと考えられる。
【００１０】
なお、本発明の熱処理工程においては、前記半導体膜に対しレーザー光を照射して、該半導体膜を結晶化させる処理を含むものとすることができる。このように半導体膜を含む基板に対しレーザー光を照射させることにより該半導体膜を好適に多結晶化することが可能となる。
【００１１】
また、前記熱処理工程において、真空度を１×１０−１Ｐａ以下に調整するものとすることができる。このような真空度に調整することにより、半導体膜の表面に熱処理工程に伴う山状の盛上りが一層生じ難いものとなる。ここで、該熱処理工程における真空度は、例えば窒素雰囲気下にて制御することができる。
【００１２】
一方、上記真空度は、酸素雰囲気下にて制御することもでき、この場合、半導体膜の表面に酸化膜を形成させながら、当該半導体膜を結晶化させることとなる。したがって、窒素雰囲気で熱処理を行うのに比して表面は若干粗くなる場合があるものの、半導体膜の表面に形成される酸化膜のキャッピング効果により、熱処理によるアブレーションが生じ難くなり、その結果、半導体膜成分が表面から飛び出る等の不具合が生じ難く、当該半導体装置の歩留りが向上することとなる。
【００１３】
次に、上記のような製造方法により得られた半導体装置は、表面粗さが最大高さＲｍａｘにて表した値で５０ｎｍ以下の半導体膜を備えることを特徴とする。このように表面粗さの小さい半導体膜を備えた半導体装置は、半導体膜表面の特定部位において電界集中が起こる等の不具合が生じ難く、非常に信頼性の高いものとなる。なお、上記本発明の製造方法にて得られた半導体装置は、表面粗さが中心線平均粗さＲａで表した値で５ｎｍ以下の半導体膜を備えたものとすることができ、この場合も、表面の特定部位において電界集中が起こる等の不具合が生じ難いものとなる。
【００１４】
次に、上記のような製造方法により製造された半導体装置は、例えば薄膜トランジスタに適用することが好ましい。
特に、本発明の薄膜トランジスタは、半導体膜と、該半導体膜上にゲート絶縁膜を介して配設されたゲート電極とを備え、前記ゲート絶縁膜の厚さが、前記半導体膜の最大高さＲｍａｘで表した表面粗さの値を最小値として構成され、該半導体膜の最大高さＲｍａｘが５０ｎｍ以下であることを特徴とする。なお、半導体膜の表面粗さは、中心線平均粗さＲａで表した値では５ｎｍ以下となる。
【００１５】
このような薄膜トランジスタについても、半導体膜表面の特定部位において電界集中が起こる等の不具合が生じ難く、非常に信頼性の高いものとなる。また、半導体膜の平坦性が高いため、該半導体膜とゲート電極との間に形成するゲート絶縁膜を一層薄膜化することができ、その結果、ＴＦＴのゲート電圧を低減させることが可能となり、当該薄膜トランジスタの高性能化が可能となる。なお、ゲート絶縁膜の膜厚は、具体的には半導体膜の表面粗さＲｍａｘを最小値として構成することができる。
【００１６】
【発明の実施の形態】
以下、本発明に係る実施形態について図面を参照しつつ説明する。図１〜図３は、本発明の製造方法を採用した半導体装置の一製造方法について、そのプロセスの概略を示す断面模式図である。なお、各図においては、各層や各部材を図面上で認識可能な程度の大きさとするため、各層や各部材毎に縮尺を異ならせてある。
【００１７】
まず、製造される半導体装置、ここではＴＦＴ（薄膜トランジスタ）の構成について図３（ｃ）を参照しつつ説明する。図３（ｃ）はＴＦＴ１００の概略構成を示す断面模式図で、ｎチャネル型の多結晶シリコンＴＦＴの構成を示すものである。図３（ｃ）に示したＴＦＴ１００は、ガラス基板（基材）１０の表面に下地保護膜１１を介して多結晶シリコン膜２２を具備しており、該多結晶シリコン膜２２は高濃度ソース領域２２ｄ、低濃度ソース領域２２ｂ、チャネル領域２２ａ、低濃度ドレイン領域２２ｃ、高濃度ドレイン領域２２ｅを含んで構成されている。
【００１８】
高濃度ソース領域２２ｄにはコンタクトホール３４を介してソース電極３６が、高濃度ドレイン領域２２ｅにはコンタクトホール３５を介してドレイン電極３７が電気的に接続されている。また、多結晶シリコン膜２２のチャネル領域２２ａの上層には、ゲート絶縁膜３１を介してゲート電極３２が形成されている。このようなＴＦＴ１００は、例えば液晶装置等の電気光学装置の画素スイッチング素子として好適なもので、その場合、ドレイン電極３７が画素電極として構成されることとなる。
【００１９】
ここで、多結晶シリコン膜２２は、その表面粗さが最大高さＲｍａｘにて表した値で５０ｎｍ以下とされており、且つゲート絶縁膜３１の厚さ（ここでは５０ｎｍ程度）以下とされている。つまり、ゲート絶縁膜３１の厚さは、多結晶シリコン膜２２の表面粗さ（最大高さＲｍａｘ）を最小値として構成することができるが、本実施形態では該多結晶シリコン膜２２の表面粗さをＲｍａｘ≦５０ｎｍとなるように構成したため、ゲート絶縁膜３１の厚さが５０ｎｍ程度の薄膜にて構成されており、その結果、ＴＦＴ１００のゲート電圧値を低減させることが可能とされている。なお、多結晶シリコン膜２２の表面粗さは、中心線平均粗さＲａで表した値では５ｎｍ以下とされている。
【００２０】
以上のような多結晶シリコン膜２２を備えた本実施形態のＴＦＴ１００は、以下に述べるようなプロセスにて製造することができる。以下、ＴＦＴ１００の製造方法について図１〜図３を参照しつつ説明する。
【００２１】
はじめに、図１（ａ）に示すように、超音波洗浄等により清浄化したガラス基板１０を用意した後、基板温度が１５０〜４５０℃となる条件下で、ガラス基板１０の全面に、シリコン酸化膜等の絶縁膜からなる下地保護膜（緩衝膜）１１を成膜する。具体的には、プラズマＣＶＤ法等により１０μｍ未満（例えば５００ｎｍ程度）の厚さに成膜する。この工程において用いる原料ガスとしては、モノシランと一酸化二窒素との混合ガスや、ＴＥＯＳ（テトラエトキシシラン、Ｓｉ（ＯＣ２Ｈ５）４）と酸素、ジシランとアンモニア等が好適である。
【００２２】
次に、図１（ｂ）に示すように、基板温度が１５０〜４５０℃となる条件下で、下地保護膜１１を形成したガラス基板１０の全面に、非晶質シリコン膜（非晶質半導体膜）２１をプラズマＣＶＤ法等により例えば３０〜１００ｎｍの厚さに成膜する。この工程において用いる原料ガスとしては、ジシランやモノシランが好適である。
【００２３】
次に、この非晶質シリコン膜２１に対して、ＢＨＦ（ＮＨ４Ｆ／ＨＦ／Ｈ２Ｏ）溶液を用いて表面の自然酸化膜をエッチングした後、該非晶質シリコン膜２１に、真空度１×１０−１Ｐａ以下の真空条件下、図１（ｃ）に示すようにエキシマレーザー光Ｌ（ＸｅＣｌエキシマレーザーの場合は波長３０８ｎｍ、ＫｒＦエキシマレーザーの場合は波長２４９ｎｍ）を照射してレーザーアニールを行い、多結晶シリコン膜２２を生成する。
【００２４】
次に、図１（ｄ）に示すように、多結晶シリコン膜２２をフォトリソグラフィー法により、形成する能動層の形状にパターニングする。すなわち、多結晶シリコン膜２２上にフォトレジストを塗布した後、フォトレジストの露光、現像、多結晶シリコン膜２２のエッチング、フォトレジストの除去を行うことにより、多結晶シリコン膜２２のパターニングを行う。なお、非晶質シリコン膜２１をパターニングしてから、レーザーアニールを行って多結晶シリコン膜２２を形成しても良い。
【００２５】
次に、図２（ａ）に示すように、３５０℃以下の温度件下で、多結晶シリコン膜２２を形成したガラス基板１０の全面に、シリコン酸化膜及び／又はシリコン窒化膜等からなるゲート絶縁膜３１を例えば５０〜１５０ｎｍの厚さ（本実施形態では５０ｎｍ）に成膜する。この工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
【００２６】
次に、図２（ｂ）に示すように、ゲート絶縁膜３１を形成したガラス基板１０の全面に、スパッタリング法等により、アルミニウム、タンタル、モリブデン等の金属、又はこれらの金属のいずれかを主成分とする合金等の導電性材料を成膜した後、フォトリソグラフィー法によりパターニングし、３００〜８００ｎｍの厚さのゲート電極３２を形成する。すなわち、導電性材料を成膜したガラス基板１０上にフォトレジストを塗布した後、フォトレジストの露光、現像、導電性材料のエッチング、フォトレジストの除去を行うことにより、導電性材料をパターニングし、ゲート電極３２を形成する。
【００２７】
次に、図２（ｃ）に示すように、ゲート電極３２をマスクとして、約０．１×１０１３〜約１０×１０１３／ｃｍ２のドーズ量で低濃度の不純物イオン（リンイオン）を打ち込み、ゲート電極３２に対して自己整合的に低濃度ソース領域２２ｂ、低濃度ドレイン領域２２ｃを形成する。ここで、ゲート電極３２の直下に位置し、不純物イオンが導入されなかった部分はチャネル領域２２ａとなる。
【００２８】
また、図２（ｄ）に示すように、ゲート電極３２より幅広のレジストマスク（図示略）を形成して高濃度の不純物イオン（リンイオン）を約０．１×１０１５〜約１０×１０１５／ｃｍ２のドーズ量で打ち込み、高濃度ソース領域２２ｄ、及び高濃度ドレイン領域２２ｅを形成する。
【００２９】
なお、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のソース領域及びドレイン領域を形成する代わりに、低濃度の不純物の打ち込みを行わずにゲート電極３２より幅広のレジストマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域及びドレイン領域を形成しても良い。また、ゲート電極３２をマスクとして高濃度の不純物を打ち込み、セルフアライン構造のソース領域及びドレイン領域を形成しても良い。
【００３０】
次に、図２（ｄ）に示したような多結晶シリコン膜２２を備えたガラス基板１０に対して、図３（ａ）に示すようにランプ光ＳＬを照射してアニールを行う。具体的には、減圧雰囲気下、窒素雰囲気中で、エキシマーレーザーアニールを行うことにより、ソース領域２２ｂ、２２ｄ及びドレイン領域２２ｃ、２２ｅに注入された不純物の活性化を行う。
【００３１】
次に、図３（ｂ）に示すように、ゲート電極３２の表面側（ガラス基板１０とは異なる側）にＣＶＤ法等により、シリコン酸化膜等からなる層間絶縁膜３３を例えば３００〜８００ｎｍの厚さに成膜し、さらに所定のパターンのレジストマスク（図示略）を形成した後、該レジストマスクを介して層間絶縁膜３３のドライエッチングを行い、層間絶縁膜３３において高濃度ソース領域２２ｄ及び高濃度ドレイン領域２２ｅに対応する部分にコンタクトホール３４、３５をそれぞれ形成する。なお、層間絶縁膜３３の成膜工程において用いる原料ガスとしては、ＴＥＯＳと酸素ガスとの混合ガス等が好適である。
【００３２】
次に、図３（ｃ）に示すように、層間絶縁膜３３の全面に、アルミニウム、チタン、窒化チタン、タンタル、モリブデン、又はこれらの金属のいずれかを主成分とする合金等の導電性材料を、スパッタリング法等により成膜した後、フォトリソグラフィー法によりパターニングし、例えば４００〜８００ｎｍの厚さのソース電極３６及びドレイン電極３７を形成する。すなわち、導電性材料を成膜したガラス基板１０上にフォトレジストを塗布した後、フォトレジストの露光、現像、導電性材料のエッチング、フォトレジストの除去を行うことにより、導電性材料をパターニングし、ソース電極３６及びドレイン電極３７を形成する。以上のようにして、ｎチャネル型の多結晶シリコンＴＦＴ（半導体装置）１００を製造することができる。
【００３３】
以上のような本実施形態のＴＦＴ（半導体装置）１００の製造方法においては、非晶質シリコン膜２１を備えた基板に対してレーザーアニールを行う際、これを真空中にて行うものとしている。このようにレーザーアニールを真空雰囲気中にて行ったところ、熱処理に伴う半導体膜表面での盛上りの発生を防止ないし抑制することができるようになった。つまり、大気圧下でレーザーアニールを行うと、レーザー照射によりシリコン膜は瞬時に融点以上まで加熱され、その後、室温まで冷却され固化されていた。この場合、冷却速度が極めて短いため、シリコン膜は過冷却状態となり、一瞬にして固化される結果、結晶粒がぶつかり合った点、すなわち結晶粒界は山状に盛り上がる場合があった。しかしながら、本実施形態のように真空雰囲気下にてレーザーアニールを行うことで、雰囲気中に熱を奪う媒体（大気）がなくなるため、加熱後においてシリコン膜が相対的に除冷されることとなり、上記のような盛上りの発生を抑制できたものと考えられる。
【００３４】
その結果、本実施形態の製造方法によると、レーザーアニールにより非晶質シリコン膜２１を多結晶化することができ、しかも研磨又はエッチング等の後処理を施すことなく生成される多結晶シリコン膜２２の平坦性を確保することができるようになる。その結果、リーク電流が生じ難く、ひいては高性能で信頼性の高い本実施形態のＴＦＴ１００を提供することが可能となる。
【００３５】
（実施例）
次に、本発明の効果を確認するために、以下の評価を行った。
すなわち、上記実施の形態で示した製造方法を採用し、特にレーザーアニールを行う際の真空条件を、窒素雰囲気下、表１に示すような条件にてそれぞれ行った。そして、各真空条件のもとで得られたＴＦＴについて、その多結晶シリコン膜２２の表面粗さを中心線平均粗さＲａ及び最大高さＲｍａｘの値にて評価した。結果を表１に示す。
【００３６】
【表１】
2005019878.tif 000003
【００３７】
このように１×１０５Ｐａの大気圧条件下では、製造されるＴＦＴの多結晶シリコン膜の表面粗さが、中心線平均粗さＲａで６ｎｍ、最大高さＲｍａｘで６０ｎｍとなり、結果的に表面が粗く、例えば表面上の盛上りのできたところにおいてリーク電流が発生する場合がある。
【００３８】
一方、１×１０−４〜１×１０−１Ｐａの真空条件下では、製造されるＴＦＴの多結晶シリコン膜の表面粗さが、中心線平均粗さＲａで５ｎｍ以下、最大高さＲｍａｘで５０ｎｍ以下となり、より平坦な表面の半導体膜を備え、リーク電流の発生も少ないＴＦＴを製造することができた。
【００３９】
次に、上記実施の形態で示した製造方法を採用し、特にレーザーアニールを行う際の真空条件を、酸素雰囲気下、表２に示すような条件にてそれぞれ行った。そして、各真空条件のもとで得られたＴＦＴについて、その多結晶シリコン膜２２の表面粗さを中心線平均粗さＲａ及び最大高さＲｍａｘの値にて評価した。結果を表２に示す。
【００４０】
【表２】
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【００４１】
このように１×１０５Ｐａの大気圧条件下では、製造されるＴＦＴの多結晶シリコン膜の表面粗さが、中心線平均粗さＲａで７ｎｍ、最大高さＲｍａｘで７０ｎｍとなり、結果的に表面が粗く、例えば表面上の盛上りのできたところにおいてリーク電流が発生する場合がある。
【００４２】
一方、１×１０−４〜１×１０−２Ｐａの真空条件下では、製造されるＴＦＴの多結晶シリコン膜の表面粗さが、中心線平均粗さＲａで５ｎｍ以下、最大高さＲｍａｘで５０ｎｍ以下となり、より平坦な表面の半導体膜を備え、リーク電流の発生も少ないＴＦＴを製造することができた。
【００４３】
また、１×１０−１Ｐａの条件では、製造されるＴＦＴの多結晶シリコン膜の表面粗さが、中心線平均粗さＲａで６ｎｍ、最大高さＲｍａｘで６０ｎｍとなり、窒素雰囲気の条件に比して若干表面の平坦性が低下した。しかしながら、真空度を酸素雰囲気下にて制御しているため、シリコン膜の表面に酸化膜を形成させながら、当該シリコン膜を結晶化させることとなる。この場合、シリコン膜の表面に形成される酸化膜のキャッピング効果により、熱処理によるアブレーションが生じ難くなり、その結果、シリコン膜成分が表面から飛び出る等の不具合が生じ難くなり、当該ＴＦＴの製造歩留りが向上することとなる。
【００４４】
なお、上記キャッピング効果を生じ得る酸化膜は、自然酸化膜以下の膜厚であるため、例えばＢＨＦ溶液により非晶質シリコン膜の表面をエッチングした後、レーザーアニールを行うまでの放置時間を調整し、例えば１×１０−４Ｐａ以下の真空度でのレーザーアニールよってもキャッピング用酸化膜を生成することが可能である。
【００４５】
以上、本発明の一実施の形態を示したが、本発明はこれに限定されるものではなく、各請求項に記載した範囲を逸脱しない限り、各請求項の記載文言に限定されず、当業者がそれらから容易に置き換えられる範囲にも及び、かつ、当業者が通常有する知識に基づく改良を適宜付加することができる。例えば、本実施形態では、ｎチャネル型のＴＦＴを製造する場合を例として説明したが、ｐチャネル型のＴＦＴを製造する場合にも同様に本発明の製造方法を適用することができる。
【図面の簡単な説明】
【図１】本発明に係るＴＦＴの製造工程を模式的に示す断面図。
【図２】図１に続く、ＴＦＴの製造工程を模式的に示す断面図。
【図３】図２に続く、ＴＦＴの製造工程を模式的に示す断面図。
【符号の説明】
１０…ガラス基板（基板）、２１…非晶質シリコン膜、２２…多結晶シリコン膜、１００…ＴＦＴ（半導体装置）
【図１】
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【図２】
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【図３】
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