(57)【要約】【課題】低コストで複数の外部インタフェース機能を実現することができる画像処理装置を提供する。【解決手段】外部装置との信号の入出力用に設けられたＩ／Ｏバス７に接続された入出力用ＡＳＩＣ８と、外部装置とのインタフェースに対応したコネクタを有し、外部装置と接続するサブ基板１０（２０）とを有し、入出力用ＡＳＩＣ８を、サブ基板１０（２０）と接続する入出力端子を有し、同一の入出力端子により複数のインタフェースに応じた信号の入出力を行うようにしたことを特徴としている。入出力用ＡＳＩＣ８の同一の入出力端子により複数のインタフェースに応じた信号の入出力を行うようにしたことで、使用したいインタフェースに応じたサブ基板を装着し、さまざまなインタフェースを実現することができる。【選択図】          図１
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【特許請求の範囲】
【請求項１】
外部装置とのデータ入出力用バスに接続され、複数の外部インタフェース機能を実現するとともに該複数の外部インタフェース機能に共通の入出力端子を有する論理素子と、
前記入出力端子を介して前記論理素子に接続されるとともに、前記複数の外部インタフェース機能のうちの１つのインタフェース機能に対応するコネクタを備えたサブ基板と、
を有することを特徴とするコントローラ基板。
【請求項２】
前記サブ基板は、対応するインタフェースを前記論理素子に通知するためのＩＤ信号を前記論理素子と接続した際に出力し、
前記コントローラ基板は、前記サブ基板から入力されるＩＤ信号により接続される外部装置とのインタフェースを認識し、前記論理素子を該インタフェースに対応した信号を入出力するように設定することを特徴とする請求項１記載のコントローラ基板。
【請求項３】
前記論理素子は、前記サブ基板と接続すると、所定の信号線の電圧変化により接続された外部装置とのインタフェースを認識することを特徴とする請求項２記載のコントローラ基板。
【請求項４】
請求項１から３のいずれか１項に記載のコントローラ基板を搭載したことを特徴とする画像処理装置。
【請求項５】
外部装置とのデータ入出力用バスに接続され、複数の外部インタフェース機能を実現するとともに該複数の外部インタフェース機能に共通の入出力端子を有する論理素子と、
前記入出力端子を介して前記論理素子に接続されるとともに、前記複数の外部インタフェース機能のうちの１つのインタフェース機能に対応するコネクタを備えたサブ基板と、を接続し前記サブ基板に接続された前記外部装置を前記データ入出力用バスに接続することを特徴とする外部装置接続方法。
【請求項６】
前記サブ基板は、対応するインタフェースを前記論理素子に通知するためのＩＤ信号を前記論理素子と接続した際に出力し、
前記コントローラ基板は、前記サブ基板から入力されるＩＤ信号により接続される外部装置とのインタフェースを認識し、前記論理素子を該インタフェースに対応した信号を入出力するように設定することを特徴とする請求項５記載の外部装置接続方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は画像処理装置等に使用されるコントローラ基板に関し、特にＰＣ等の外部ホスト装置とのインタフェースを複数有するコントローラ基板に関する。
【０００２】
【従来の技術】
プリンタ等の画像処理装置では、ＰＣ等の外部ホスト装置からデータを受け取るための外部インタフェースを複数備えている場合がある。外部インタフェースとしては、ＩＥＥＥ１２８４準拠のパラレルインタフェース、ＵＳＢインタフェース、１０ＢＡＳＥ−Ｔインタフェースなどが挙げられる。
【０００３】
パラレルインタフェースを標準装備として備え、シリアルインタフェースをオプション装備可能な端末機を低コストで実現する技術について開示された発明が、以下に示す特許文献１に開示されている。
【０００４】
この特許文献１に開示された技術について図９を参照しながら説明する。
図９（Ａ）には、パラレルインタフェースを標準装備し、シリアル印字データについてはシリアルインタフェースアダプタを用いて処理可能なシリアルプリンタの構成が示されている。図９（Ａ）に示すワンチップマイクロコンピュータ（以下、ワンチップマイコンという）２１１は、シリアルインタフェースを内蔵しており、ゲートアレイ２１２は、パラレルインタフェースおよび印字ピンの制御回路を内蔵している。コネクタ２１３は、ワンチップマイコン２１１とゲートアレイ２１２の各端子と外部機器とを接続し、パラレル印字データの処理時にはパラレルデータを出力するホストコンピュータのコネクタ部に直接接続され、シリアル印字データの処理時にはシリアルインタフェースアダプタに接続される。
【０００５】
また、図９（Ｂ）にはオプション装備のシリアルインタフェースアダプタの構成が示されている。このアダプタは、図９（Ａ）に示すシリアルプリンタとシリアルデータを出力するホストコンピュータとの間に接続される。パラレルコネクタ部２２１の端子２２２ａ〜２２２ｇは、コネクタ部２１３の端子２１３ａ〜２１３ｇに接続され、シリアルコネクタ部２２２はシリアルデータを出力するホストコンピュータのコネクタ部に接続される。
【０００６】
この端末機の動作を以下に説明する。パラレルインタフェースでプリンタを動作させるときには、ソフトウェアによってワンチップマイコン２１１の各端子をシリアルデータ用の端子として設定する。
【０００７】
一方、シリアルインタフェースでプリンタを動作させるときには、図９（Ｂ）に示すシリアルインタフェースアダプタのパラレルコネクタ部２２１をプリンタのコネクタ部２１３に接続し、シリアルコネクタ部２２２をシリアルデータを出力するホストコンピュータのコネクタ部に接続する。このとき、ソフトウェアによってワンチップマイコン２１１の端子をシリアル用に設定する。
【０００８】
また、複数の外部インタフェースをサブ基板で実現する場合もある。例えば、ＩＥＥＥ８０２．３準拠の１０Ｂａｓｅ−Ｔインタフェースでは、物理層デバイスをサブ基板としている画像処理装置もある。サブ基板の設置方法については、以下に示す特許文献２に開示がある。この文献には、マザーボードに対して、各部を構成するプリント基板を接続ピンにより着脱するようにし、組み立て性や交換性を向上させた発明が開示されている。
【０００９】
【特許文献１】
特開平７−１２９２９２号公報
【特許文献２】
特開平３−９１８１９号公報
【００１０】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１に開示された端末機は、２種類のインタフェースを備えるために、シリアルインタフェースを持つワンチップマイコン２１１と、パラレルインタフェースを持つゲートアレイ２１２の２つのデバイスが必要となる。また、パラレルコネクタ内にシリアル信号を入れ込むようにしているため、シリアルインタフェースを使用するときには外部に変換アダプタ基板が必要となる。
【００１１】
また、特許文献２に開示された発明は、単にマザーボードとサブ基板との組みかたについてだけ述べられている。
【００１２】
また、マザーボード上のＰＣＩ等の汎用バスと外部インタフェース用のサブ基板とを接続することは可能であるが、その場合、汎用バスとサブ基板とを接続することができ、外部インタフェース機能を備えたデバイスをサブ基板に実装する必要がある。従って、複数の外部インタフェースを有するマザーボードとするためには、サブ基板ごとに上記デバイスを実装しなければならなくなり、コスト高となる。
【００１３】
本発明は上記事情に鑑みてなされたものであり、低コストで複数の外部インタフェース機能を実現することができるコントローラ基板、画像処理装置、および外部装置接続方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
かかる目的を達成するために請求項１記載の発明は、外部装置とのデータ入出力用バスに接続され、複数の外部インタフェース機能を実現するとともに該複数の外部インタフェース機能に共通の入出力端子を有する論理素子と、前記入出力端子を介して前記論理素子に接続されるとともに、前記複数の外部インタフェース機能のうちの１つのインタフェース機能に対応するコネクタを備えたサブ基板と、を有することを特徴としている。複数の外部インタフェース機能を実現するとともに複数の外部インタフェース機能に共通の入出力端子を有する論理素子に、外部装置とのインタフェースに応じたコネクタを備えたサブ基板を装着することで、さまざまなインタフェースを持った外部装置との接続が可能となる。また、コントローラ基板に複数のインタフェースを設ける場合に、論理素子を複数設ける必要がないため、コントローラ基板を小型化することができると共に、低コストで各種インタフェースを実現することができる。
【００１５】
請求項２記載の発明は、請求項１記載の発明において、前記サブ基板は、対応するインタフェースを前記論理素子に通知するためのＩＤ信号を前記論理素子と接続した際に出力し、前記コントローラ基板は、前記サブ基板から入力されるＩＤ信号により接続される外部装置とのインタフェースを認識し、前記論理素子を該インタフェースに対応した信号を入出力するように設定することを特徴としている。従って、接続される外部装置とのインタフェースを認識し、論理素子をインタフェースに対応した信号を入出力するように設定することができる。
【００１６】
請求項３記載の発明は、請求項２記載の発明において、前記論理素子は、前記サブ基板と接続すると、所定の信号線の電圧変化により接続された外部装置とのインタフェースを認識することを特徴としている。従って、より簡易な構成で、接続される外部装置とのインタフェースを論理素子に認識させることができる。
【００１７】
請求項４記載の発明は、請求項１から３のいずれか１項に記載のコントローラ基板を搭載した画像処理装置であることを特徴としている。従って、低コストで各種インタフェースを実現した画像処理装置を提供することができる。
【００１８】
請求項５記載の発明は、外部装置とのデータ入出力用バスに接続され、複数の外部インタフェース機能を実現するとともに該複数の外部インタフェース機能に共通の入出力端子を有する論理素子と、前記入出力端子を介して前記論理素子に接続されるとともに、前記複数の外部インタフェース機能のうちの１つのインタフェース機能に対応するコネクタを備えたサブ基板と、を接続し前記サブ基板に接続された前記外部装置を前記データ入出力用バスに接続することを特徴としている。複数の外部インタフェース機能を実現するとともに複数の外部インタフェース機能に共通の入出力端子を有する論理素子に、外部装置とのインタフェースに応じたコネクタを備えたサブ基板を装着することで、さまざまなインタフェースを持った外部装置との接続が可能となる。また、コントローラ基板に複数のインタフェースを設ける場合に、論理素子を複数設ける必要がないため、コントローラ基板を小型化することができると共に、低コストで各種インタフェースを実現することができる。
【００１９】
請求項６記載の発明は、請求項５記載の発明において、前記サブ基板は、対応するインタフェースを前記論理素子に通知するためのＩＤ信号を前記論理素子と接続した際に出力し、前記コントローラ基板は、前記サブ基板から入力されるＩＤ信号により接続される外部装置とのインタフェースを認識し、前記論理素子を該インタフェースに対応した信号を入出力するように設定することを特徴としている。従って、接続される外部装置とのインタフェースを認識し、論理素子をインタフェースに対応した信号を入出力するように設定することができる。
【００２０】
【発明の実施の形態】
次に添付図面を参照しながら本発明に係る実施の形態を詳細に説明する。
【００２１】
まず、図１を参照しながら画像処理コントローラ基板１の構成について説明する。
図１に示されるように本実施形態は、制御プログラムを実行するＣＰＵ２と、制御プログラムが格納されるプログラムＲＯＭ３と、画像データを一時的に格納したりＣＰＵ２のワーク領域として使用されるシステムＲＡＭ４と、ＣＰＵ２とＩ／Ｏバス７間のデータ転送中継や、メモリバス６のコントロール機能を備えたバスブリッジ回路５と、Ｉ／Ｏバス７に接続される外部ホストマシン１００との外部インタフェース機能を備える入出力用ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）８と、コネクタ１１によって入出力用ＡＳＩＣ８と接続され、外部ホストマシン１００とのインタフェースを実現するＩＥＥＥ１２８４用サブ基板１０と、同じくコネクタ２１によって入出力用ＡＳＩＣ８と接続され、外部ホストマシン１００とのインタフェースを実現するＩＥＥＥ１３９４用サブ基板２０と、を有している。
【００２２】
画像処理コントローラ基板１上に実装された入出力用ＡＳＩＣ８は、複数の外部インタフェース機能を実現するとともに複数の外部インタフェース機能に共通の入出力端子を有している。すなわち、入出力用ＡＳＩＣ８は、画像処理コントローラ基板１からのモード設定により、ＩＥＥＥ１２８４用の入出力端子とＩＥＥＥ１３９４用の入出力端子として機能する。これらの機能は互いに排他的に実現される。入出力用ＡＳＩＣ８内部のレジスタのモード設定を変更すると、複数の異なるインタフェースに応じた信号を共通の入出力端子から入出力する。
【００２３】
図２には、入出力用ＡＳＩＣ８がＩＥＥＥ１２８４として機能する際の入出力端子と、入出力ＡＳＩＣ８がＩＥＥＥ１３９４として機能する際の入出力端子とが示されている。
図２に示されるように、第１の入出力端子は、ＰＤＩＲ（ＩＥＥＥ１２８４）とＬＰＳ（ＩＥＥＥ１３９４）とを選択的に入出力する端子として使用される。ＩＥＥＥ１２８４が選択された場合に、第１入出力端子からは外部ホストマシンとの通信が双方向通信であった場合に通信方向を指示するディレクション信号（ＰＤＩＲ）が出力される。また、ＩＥＥＥ１３９４が選択された場合に、第１の入出力端子からはＬｉｎｋパワーステータス信号（ＬＰＳ）が出力される。
【００２４】
第２の入出力端子は、ＤＳＴＲＢ（ＩＥＥＥ１２８４）とＳＣＬＫ（ＩＥＥＥ１３９４）とを選択的に入出力する端子として使用される。ＩＥＥＥ１２８４が選択された場合に、第２入出力端子からはデータ線上に有効なデータが出力されていることを示す信号（ＤＳＴＲＢ）が入力される。また、ＩＥＥＥ１３９４が選択された場合に、第２の入出力端子からはＬｉｎｋコントロール用のクロック信号（ＳＣＬＫ）が入力される。
【００２５】
第３の入出力端子は、ＩＥＥＥ１２８４が選択された場合にだけ、ＡＣＫ（ＩＥＥＥ１２８４）を出力する端子として使用される。ＡＣＫは、正常終了ステータスを示す信号である。
【００２６】
第４の入出力端子は、ＩＥＥＥ１２８４が選択された場合にだけ、ＢＵＳＹ（ＩＥＥＥ１２８４）を出力する端子として使用される。ＢＵＳＹは、周辺機器がデータ処理中で、次のデータを処理することができないことを示す信号である。
【００２７】
第５の入出力端子は、ＰＰＥＮＤ（ＩＥＥＥ１２８４）とＬＲＥＱ（ＩＥＥＥ１３９４）とを選択的に入出力する端子として使用される。ＩＥＥＥ１２８４が選択された場合に、第５入出力端子からは紙なしのステータスを通知する信号（ＰＰＥＮＤ）が出力される。また、ＩＥＥＥ１３９４が選択された場合に、第５の入出力端子からはＬｉｎｋリクエスト入力の信号（ＬＲＥＱ）が出力される。
【００２８】
第６の入出力端子は、ＩＥＥＥ１２８４が選択された場合にだけ、ＳＥＬＥＣＴ（ＩＥＥＥ１２８４）を出力する端子として使用される。ＳＥＬＥＣＴは、周辺装置がホストマシンから要求されたモードに対応しているか否かを表す信号である。
【００２９】
第７の入出力端子は、ＡＵＴＯＦＥＥＤ（ＩＥＥＥ１２８４）とＬＩＮＫＯＮ（ＩＥＥＥ１３９４）とを選択的に入出力する端子として使用される。ＩＥＥＥ１２８４が選択された場合に、第７の入出力端子からは自動給紙のステータスを示す信号（ＡＵＴＯＦＥＥＤ）が入力される。また、ＩＥＥＥ１３９４が選択された場合に、第７の入出力端子からはリンクオン信号（ＬＩＮＫＯＮ）が入力される。
【００３０】
第８の入出力端子は、ＩＮＰＵＴＰＲＩＭＥ（ＩＥＥＥ１２８４）とＣＴＬ［０］（ＩＥＥＥ１３９４）とを選択的に入出力する端子として使用される。ＩＥＥＥ１２８４が選択された場合に、第８の入出力端子からはホストマシン側から周辺機器をリセットする信号（ＩＮＰＵＴＰＲＩＭＥ）が入力される。また、ＩＥＥＥ１３９４が選択された場合に、第８の入出力端子はＬｉｎｋインタフェース制御入出力端子［０］の機能を果たす。
【００３１】
第９の入出力端子は、ＩＥＥＥ１２８４が選択された場合だけ、ＦＡＵＬＴ（ＩＥＥＥ１２８４）として使用される。ＦＡＵＬＴ（ＩＥＥＥ１２８４）は、異常発生のステータスを表す信号である。
【００３２】
第１０の入出力端子は、ＳＥＬＥＣＴＩＮ（ＩＥＥＥ１２８４）とＣＴＬ［１］（ＩＥＥＥ１３９４）とを選択的に入出力する端子として使用される。ＩＥＥＥ１２８４が選択された場合に、第１０の入出力端子からは周辺機器を選択する信号（ＳＥＬＥＣＴＩＮ）が入力される。ＩＥＥＥ１３９４が選択された場合に、第１０の入出力端子はＬｉｎｋインタフェース制御入出力端子［１］の機能を果たす。
【００３３】
次に、図３、及び４を参照しながらＩＥＥＥ１２８４用サブ基板１０とＩＥＥＥ１３９４用サブ基板２０の構成を説明する。なお、図３には、ＩＥＥＥ１２８４用サブ基板１０の構成が示され、図４にはＩＥＥＥ１３９４用サブ基板２０の構成が示されている。
図３に示されるようにＩＥＥＥ１２８４用サブ基板１０は、外部ホストマシン１００とのインタフェース用のコネクタ１３と、バッファ１２と、入出力用ＡＳＩＣ８とＩＥＥＥ１２８４サブ基板１０とを接続するためのコネクタ１１だけの構成である。入出力用ＡＳＩＣ８とＩＥＥＥ１２８４用サブ基板１０との間は、ＰＣＩ等の汎用バスではなく、入出力用ＡＳＩＣ８の入出力端子からのインタフェース用の信号が直接接続されている。
【００３４】
また、図４に示されるようにＩＥＥＥ１３９４用サブ基板２０は、外部ホストマシン１００とのインタフェース用のコネクタ２３と、物理層デバイス２２と、入出力用ＡＳＩＣ８とＩＥＥＥ１３９４サブ基板２０と接続するためのコネクタ２１だけの構成である。物理層デバイス２２は、上位層からの論理信号を実際のバス上に流れる電気信号に変換する機能を有している。物理層デバイス２２から出力される電気信号は、図４に示す１３９４用コネクタ２３を介して外部ホストマシン１００に出力される。入出力用ＡＳＩＣ８とＩＥＥＥ１３９４用サブ基板２０との間も同様に、入出力用ＡＳＩＣ８の入出力端子からのインタフェース用の信号が直接接続される。
【００３５】
ここで、図５、６、及び７を参照しながら入出力用ＡＳＩＣ８に接続するサブ基板が、ＩＥＥＥ１２８４用サブ基板１０であるのか、ＩＥＥＥ１３９４用サブ基板２０であるのかを入出力用ＡＳＩＣ８に認識させる方法について説明する。
各サブ基板には、その基板がサポートするインタフェースを判別するためのＩＤを有する。ＩＤとは、例えば、以下のようなものである。画像処理コントローラ基板１上に、ＩＥＥＥ１２８４サブ基板１０とＩＥＥＥ１３９４サブ基板２０のどちらかが装着される場合、ＩＥＥＥ１２８４サブ基板１０では図５のようにＩＤ信号をハイレベル（抵抗を介してあるいは直接電源に接続）、ＩＥＥＥ１３９４サブ基板２０では図６のようにＩＤ信号をローレベル（抵抗を介してあるいは直接グラントに接続）とすれば、このＩＤ信号のレベルを確認することでどちらの機能を持ったサブ基板が接続されているか認識することができる。
【００３６】
また、図５、６には、ＩＤ信号が１ビットである場合を示したが、図７のように多ビット化することで、より多数のサブ基板の機能を検知したり、あるいはサブ基板が接続されていないことを認識することも可能となる。
【００３７】
次に、図８に示されたフローチャートを参照しながら画像処理コントローラ基板１の動作手順を説明する。
画像処理コントローラ基板１は、電源がＯＮされ起動すると（ステップＳ１）サブ基板から出力されるＩＤ信号により入出力用ＡＳＩＣ８にどのようなインタフェースのサブ基板が接続されたかを検出する（ステップＳ２）。次に、検出したインタフェースのサブ基板と接続されるように入出力用ＡＳＩＣのモード設定を行う（ステップＳ３）。画像処理コントローラ基板１からのモード設定を受けた入出力用ＡＳＩＣ８は、設定されたインタフェース機能を実現するように変更される。
【００３８】
このように本実施形態は、複数の外部インタフェース機能を実現するとともに複数の外部インタフェース機能に共通の入出力端子を有する入出力用ＡＳＩＣ８に、外部装置とのインタフェースに応じたコネクタを備えたサブ基板１０（２０）を装着することで、さまざまなインタフェースを持った外部ホストマシン１００との接続が可能となる。また、画像処理コントローラ基板１に複数のインタフェースを設ける場合に、入出力用ＡＳＩＣ８を複数設ける必要がないため、画像処理コントローラ基板１を小型化することができると共に、低コストで各種インタフェースを実現することができる。
【００３９】
また、画像処理コントローラ基板とサブ基板間は、各インタフェース用の信号を直接接続することで、サブ基板をコネクタと必要に応じてバッファ程度のシンプルな構成とでき、低コストで各種インタフェースを実現することができる。
【００４０】
なお、上述した実施形態は本発明の好適な実施の形態である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。
【００４１】
【発明の効果】
以上の説明より明らかなように本発明は、複数の外部インタフェース機能を実現するとともに複数の外部インタフェース機能に共通の入出力端子を有する論理素子に、外部装置とのインタフェースに応じたコネクタを備えたサブ基板を装着することで、さまざまなインタフェースを持った外部装置との接続が可能となる。また、コントローラ基板に複数のインタフェースを設ける場合に、論理素子を複数設ける必要がないため、コントローラ基板を小型化することができると共に、低コストで各種インタフェースを実現することができる。
【００４２】
また、サブ基板が、対応するインタフェースを論理素子に通知するためのＩＤ信号を前記論理素子と接続した際に出力し、コントローラ基板は、サブ基板から入力されるＩＤ信号により接続される外部装置とのインタフェースを認識し、論理素子をインタフェースに対応した信号を入出力するように設定することで、論理素子をインタフェースに対応した信号を入出力するように設定することができる。
【図面の簡単な説明】
【図１】本発明に係る画像処理コントローラ基板の構成を示す図である。
【図２】入出力用ＡＳＩＣ８の入出力端子を示す図である。
【図３】入出力用ＡＳＩＣ８とサブ基板１０との接続例を示す図である。
【図４】入出力用ＡＳＩＣ８とサブ基板１０との接続例を示す図である。
【図５】接続されたサブ基板を検出するための構成を示す図である。
【図６】接続されたサブ基板を検出するための構成を示す図である。
【図７】接続されたサブ基板を検出するための構成を示す図である。
【図８】画像処理コントローラ基板の処理手順を示すフローチャートである。
【図９】従来の発明の構成を示す図である。
【符号の説明】
１  画像処理コントローラ基板      ２  ＣＰＵ
３  プログラムＲＯＭ                ４  システムＲＡＭ
５  バスブリッジ回路                ６  メモリバス
７  Ｉ／Ｏバス                      ８  入出力用ＡＳＩＣ
１０、２０  サブ基板                １１、２１  コネクタ
【図１】
2005007616.tif 000003
【図２】
2005007616.tif 000004
【図３】
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【図４】
2005007616.tif 000006
【図５】
2005007616.tif 000007
【図６】
2005007616.tif 000008
【図７】
2005007616.tif 000009
【図８】
2005007616.tif 000010
【図９】
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