(57)【要約】【課題】  試験を中断せずに柔軟に遅延量を変更することができ、ハードウェア量の増大を抑え、操作性を向上することができる遅延発生回路を得る。【解決手段】  遅延データを保持する保持回路と、この遅延データに応じた遅延量を被遅延信号に与えて出力する遅延回路とを含む複数の遅延ユニットと、複数の遅延ユニットの各出力を基に遅延信号を得る出力論理回路と、フレーム信号に応じて、遅延ユニット切換信号及び書込信号を出力する切換信号発生回路と、遅延ユニット切換信号に応じて、複数の遅延ユニットの何れかを選択して被遅延信号を入力させる入力切換回路と、書込信号に応じて、複数の遅延ユニットのうちで被遅延信号が入力されているものを除く何れかの遅延ユニットの保持回路に遅延データを書き込む遅延データ書込制御回路を有する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
遅延データを保持する保持回路と、この遅延データに応じた遅延量を被遅延信号に与えて出力する遅延回路とを含む複数の遅延ユニットと、
前記複数の遅延ユニットの各出力を基に遅延信号を得る出力論理回路と、
フレーム信号に応じて、遅延ユニット切換信号及び書込信号を出力する切換信号発生回路と、
前記遅延ユニット切換信号に応じて、前記複数の遅延ユニットの何れかを選択して前記被遅延信号を入力させる入力切換回路と、
前記書込信号に応じて、前記複数の遅延ユニットのうちで前記被遅延信号が入力されているものを除く何れかの遅延ユニットの前記保持回路に遅延データを書き込む遅延データ書込制御回路を有することを特徴とする遅延発生回路。
【請求項２】
前記出力論理回路は、前記複数の遅延ユニットの各出力の論理和を取ることを特徴とする請求項１記載の遅延発生回路。
【請求項３】
前記切換信号発生回路は、内部状態を示す応答信号を前記外部に出力し、前記外部から入力される制御信号によって制御されることを特徴とする請求項１又は２記載の遅延発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩテスタや信号発生器を使って被試験デバイスの試験を行う場合に必要となる各種信号発生器用の遅延発生回路に関するものであり、特に、被遅延信号の遅延量を変化させて行う試験に対応した遅延発生回路に関するものである。
【背景技術】
【０００２】
従来の遅延発生回路の一例を図５に示す（例えば、特許文献１参照）。この遅延回路は、被遅延信号入力端子５１に入力される被遅延信号及び縦列接続された遅延ゲート回路５２〜５８から出力される遅延信号Ｄ１〜Ｄ７の中から、試験前に設定しておいた遅延量選択信号Ｃ１〜Ｃ３により指定される信号をセレクタ６１〜６７を用いて選択することで、遅延信号出力端子６８から所望の遅延信号を得るというものである。
【０００３】
また、従来の遅延回路の他の例を図６に示す（例えば、特許文献２参照）。この遅延回路では、試験前に、遅延発生回路内に設けられた遅延メモリ７１の各格納アドレスに遅延値を格納しておく。そして、試験では、被遅延信号が遅延ブロック７２に入力すると共に、被遅延信号に同期した選択信号ＴＳ１〜ＴＳ６が遅延メモリ７１に印加される。この選択信号ＴＳ１〜ＴＳ６に対応する格納アドレスの遅延値が読み出され、それが遅延ブロック７２に印加されて、被遅延信号に所定の遅延量が加えられて遅延信号を得る。ここで、遅延ブロック７２として、図５に示す遅延発生回路を用いることができ、その場合、遅延メモリから読み出された遅延値が遅延量選択信号Ｃ１〜Ｃ３として印加される。
【０００４】
【特許文献１】特開平６−３２６５７０号公報
【特許文献２】特開平６−１０９８１２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図５に対応する従来の遅延発生回路では、遅延量を変更する場合に、試験を中断して選択信号Ｃ１，Ｃ２，Ｃ３を再び設定しなければならなかった。そのため、遅延量を頻繁に変更する試験では連続性が失われ、特に高速デバイスのようなデリケートなデバイスを試験する場合、デバイス温度の変動等により、再現性の良い、高精度な試験が行えないという問題があった。
【０００６】
一方、図６に対応する従来の遅延発生回路では、被遅延信号の各サイクルに遅延量を変化させることができるため、試験を中断せずに遅延量を変更することができる。しかし、遅延メモリを構成する高速メモリや、その高速メモリのデータと被遅延信号とのタイミング関係を損なうことなく内部回路を制御する制御回路が必要であり、これらのハードウェア量が遅延量変更の柔軟性に比例して増大するという問題があった。また、被遅延信号と選択信号の組み合わせでテストパターンが構成されているため、遅延量を変更するにはテストパターンも変更しなければならないという操作面での問題もあった。
【０００７】
本発明は、上述のような課題を解決するためになされたもので、その目的は、試験を中断せずに柔軟に遅延量を変更することができ、ハードウェア量の増大を抑え、操作性を向上することができる遅延発生回路を得るものである。
【課題を解決するための手段】
【０００８】
本発明に係る遅延発生回路は、遅延データを保持する保持回路と、この遅延データに応じた遅延量を被遅延信号に与えて出力する遅延回路とを含む複数の遅延ユニットと、複数の遅延ユニットの各出力を基に遅延信号を得る出力論理回路と、フレーム信号に応じて、遅延ユニット切換信号及び書込信号を出力する切換信号発生回路と、遅延ユニット切換信号に応じて、複数の遅延ユニットの何れかを選択して被遅延信号を入力させる入力切換回路と、書込信号に応じて、複数の遅延ユニットのうちで被遅延信号が入力されているものを除く何れかの遅延ユニットの保持回路に遅延データを書き込む遅延データ書込制御回路を有する。本発明のその他の特徴は以下に明らかにする。
【発明の効果】
【０００９】
本発明により、試験を中断せずに柔軟に遅延量を変更することができ、ハードウェア量の増大を抑え、操作性を向上することができる。
【発明を実施するための最良の形態】
【００１０】
図１は、本発明の実施の形態に係る遅延発生回路を示す構成図である。この遅延発生回路は、外部から被遅延信号入力端子１１に入力された被遅延信号に所定の遅延量を与え、これにより得た遅延信号を遅延信号出力端子１２から外部に出力するものであり、遅延ユニット１３ａ，１３ｂ、出力論理回路１４、切換信号発生回路１５、入力切換回路１６、遅延データ書込制御回路１７を有する。以下、遅延回路の構成について更に詳細に説明する。
【００１１】
まず、遅延ユニット１３ａ，１３ｂは、それらのうちの何れかに被遅延信号が入力され、この入力された被遅延信号に所定の遅延量を与えて出力する。ここで、遅延ユニット１３ａは、遅延データを保持する保持回路２１ａと、この遅延データに応じた遅延量を被遅延信号に与えて出力する遅延回路２２ａを有する。同様に、遅延ユニット１３ｂは、保持回路２１ｂと遅延回路２２ｂを有する。なお、ここでは２つの遅延ユニットが設けられている場合を例に取って説明するが、これに限らず、３以上の複数の遅延ユニットが設けられていてもよい。
【００１２】
次に、出力論理回路１４は、遅延ユニット１３ａ，１３ｂの各出力を基に遅延信号を得るものであり、遅延ユニット１３ａ，１３ｂの各出力の論理和を取るように構成されている。
【００１３】
そして、切換信号発生回路１５は、外部からフレーム信号入力端子２３に入力されたフレーム信号に応じて、遅延ユニット切換信号及び書込信号を出力する。また、切換信号発生回路１５は、内部状態を示す応答信号を応答信号出力端子２４から外部に出力し、外部から制御信号入力端子２５に入力された制御信号に応じて制御される。
【００１４】
ここで、フレーム信号について説明する。まず、被遅延信号は、繰り返し発生されるテストパターンであり、マクロ的には、ある固まり（以下、フレームと呼ぶ）の単位で構成されている。このフレームは、例えば、被遅延デバイスの取り扱う一つのデータ長の単位であったり、被遅延信号を発生するテストパターン発生器のハードウェアの制約があるなどの様々な理由から決まる。そして、フレーム信号とは、ここでは、被遅延信号を構成するフレームの始まりを示す信号である。なお、フレーム信号がフレームの終わりを示す場合にも本発明は適用できる。
【００１５】
また、入力切換回路１６は、切換信号発生回路１５から出力された遅延ユニット切換信号に応じて、遅延ユニット１３ａ，１３ｂの何れかを選択して被遅延信号を入力させる。
【００１６】
そして、遅延データ書込制御回路１７は、切換信号発生回路１５から出力された書込信号に応じて、遅延ユニット１３ａ，１３ｂのうちで被遅延信号が入力されているものを除く何れかの遅延ユニットの保持回路に、外部から遅延データ入力端子２６に入力された遅延データを書き込む。
【００１７】
次に、図１に示す遅延発生回路の動作について、図２のタイミングチャートを参照しながら説明する。まず、試験実行前に遅延ユニット１３ａ，１３ｂ内の保持回路２１ａ、２１ｂに、所望の遅延データを書き込んでおく。また、最初は被遅延信号が遅延ユニット１３ａを通過し、応答信号が“Ｌ”になるように初期化する。なお、これらの初期化のための構成や制御端子については図示及び説明を省略する。
【００１８】
そして、試験を開始すると、被遅延信号が遅延発生回路に入力され、遅延ユニット１３ａを通過して出力論理回路１４から遅延信号が出力される。そして、遅延ユニット１３ｂは非動作状態にあるので、出力論理回路１４の出力には遅延ユニット１３ａの出力が現れる。
【００１９】
次に、フレーム信号が “Ｈ”になると、切換信号発生回路１５から出力される遅延ユニット切換信号が“Ｈ”になり、入力切換回路１６は、被遅延信号の信号経路を遅延ユニット１３ａから遅延ユニット１３ｂに切換え、出力論理回路１４の出力には遅延ユニット１３ｂの出力が現れる。このように、フレーム信号が“Ｈ”になるたびに、被遅延信号が通過する遅延ユニット１３ａ，１３ｂが入れ換わり、それぞれに対応する遅延値が被遅延信号に付加される。
【００２０】
さらに、本実施の形態に係る遅延発生回路は、被遅延信号が通過していない方の遅延ユニットの保持回路の遅延データを書き換えることで、試験を中断せずに遅延量を変更することができる。この動作について以下に説明する。まず、外部の制御装置（不図示）は、遅延データ入力端子２６に入力する遅延データを所望の遅延量を設定し、切換信号発生回路１５から出力される応答信号が“Ｌ”であることを確認し、制御信号を“Ｈ”にすることで、切換信号発生回路１５に対して、遅延データを変換するように指示する。これを受けて、切換信号発生回路１５は、出力する応答信号を“Ｌ”から“Ｈ”に反転させることで、外部に対して、通知を受信した旨を応答する。そして、“Ｈ” の制御信号情報が入力された後に最初のフレーム信号が入力すると、切換信号発生回路１５は書込信号を出力し、これを入力した遅延データ書込制御回路１７は、被遅延信号が入力されていない方の遅延ユニットの保持回路に遅延データを書き込む。その後、切換信号発生回路１５は、応答信号を“Ｈ”から“Ｌ”に戻すことで、外部に対して、信号経路が切り換ると共に遅延データが書き込まれた旨を応答する。以上説明したような簡単なハンドシェイクで遅延発生回路を制御して遅延量を変換することができる。
【００２１】
次に、入力切換回路１６について更に詳細に説明する。まず、入力切換回路１６は、図３に示すように、遅延回路４１、遅延回路４２、切換回路４３、フリップフロップ回路４４を有する。次に、この入力切換回路１６の動作を説明する。ここでは、被遅延信号とフレーム信号が図４に示すようにほぼ同時に到来するタイミング関係にあると仮定する。まず、被遅延信号は、遅延回路４１で遅延された後に二手に別れ、一方はフリップフロップ回路４４のＣＬＫ端子に入力され、他方は更に遅延回路４２で遅延された後に切換回路４３に入力される。次に、フリップフロップ回路４４は、被遅延信号に同期させて、Ｄａｔａ端子から遅延ユニット切換信号を取り込む。この遅延ユニット切換信号が“Ｈ”になると、Ｑ端子から出力される経路切換信号は“Ｈ”に反転する。そして、切換回路４３は、入力された被遅延信号を遅延ユニット１３ａ又は１３ｂへ出力する。この切換回路４３は、フリップフロップ回路４４から入力される経路切換信号が“Ｈ”になる度に信号経路を切換える。なお、遅延回路４１は、フリップフロップ回路４４のＤａｔａ端子のセットアップ時間を満たす遅延量であり、遅延回路４２はフリップフロップ回路４４の出力遅延量と切換回路４３の経路切換のための遅延量の加算値に相当する遅延量である。また、フレーム信号のパルス幅は、フリップフロップ回路４４のＤａｔａ端子のホールド時間を満たす時間幅を有している必要がある。また、フリップフロップ回路４４は、Ｒ端子に初期化信号が入力されると初期化されるが、詳細な説明は省略する。
【００２２】
以上説明したように、本発明は、従来のように遅延発生回路内の遅延メモリに全ての遅延量を保持するのではなく、その都度、外部から遅延データを書き込むようにしたものである。これにより、試験を中断せずに遅延量を変更することができる。また、遅延メモリやその制御回路が不要であるため、ハードウェア量の増大を抑えることができる。そして、遅延量を変更する際にテストパターンを変更する必要がないため、操作性を向上することができる。また、被試験デバイスの初期段階のように広範囲に遅延量を変化させる試験や、複雑なシーケンスで遅延量を変化させる試験や、変化量に一定の規則性を持たせるような長大な変化を必要とする試験に対しても、柔軟に遅延量を変更することができる。
【００２３】
また、内部状態を示す応答信号を外部に出力し、外部から入力される制御信号によって制御されるように切換信号発生回路を構成しているため、簡単なハンドシェイクで遅延発生回路を制御することができる。これにより、被遅延信号に非同期に遅延データを書き込むことができる。
【図面の簡単な説明】
【００２４】
【図１】本発明の実施の形態に係る遅延発生回路を示す構成図である。
【図２】図１に示す遅延発生回路のタイミングチャートである。
【図３】入力切換回路を示す構成図である。
【図４】被遅延信号とフレーム信号のタイミングチャートである。
【図５】従来の遅延回路の一例を示す構成図である。
【図６】従来の遅延回路の他の例を示す構成図である。
【符号の説明】
【００２５】
１３ａ，１３ｂ  遅延ユニット
１４  出力論理回路
１５  切換信号発生回路
１６  入力切換回路
１７  遅延データ書込制御回路
２１ａ，２１ｂ  保持回路
２２ａ，２２ｂ  遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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