(57)【要約】      （修正有）【課題】  【解決手段】  本発明によるサブフィールドコーディング回路３０は，サブフィールドデータにそれぞれに対応する複数のワードを格納する一のメモリセルアレイ３１と，それぞれＲ，Ｇ，Ｂ階調データ２１ａ〜２１ｃに応答して，複数のワードのうちからＲ，Ｇ，Ｂ選択ワードをそれぞれに同時に選択するアドレスデコーダ群３２ａ〜３２ｃと，読み出しポート３３とを含む。メモリセルアレイ３１は，Ｒ，Ｇ，Ｂ選択ワードを，それぞれＲ，Ｇ，Ｂ階調データ２１ａ〜２１ｃに対応するＲ，Ｇ，Ｂサブフィールドデータ２２ａ〜２２ｃとして読み出しポート３３に同時に供給する。読み出しポート（３３）は，Ｒ，Ｇ，Ｂサブフィールドデータサブフィールドデータ（２２ａ〜２２ｃ）を出力する。【選択図】図２Ａ
2005300565.tif 000002
【特許請求の範囲】
【請求項１】
サブフィールドデータにそれぞれに対応する複数のワードを格納する一のメモリセルアレイと，
それぞれ第１〜第ｐ入力階調データに応答して，前記複数のワードのうちから第１〜第ｐ選択ワードを同時に選択するデコーダ回路と，
読み出しポート
とを含み，
前記メモリセルアレイは，前記第１〜第ｐ選択ワードを，それぞれ前記第１〜第ｐ入力階調データに対応する第１〜第ｐ読み出しサブフィールドデータとして前記読み出しポートに同時に供給し，
前記読み出しポートは，前記第１〜第ｐ読み出しサブフィールドデータを出力する
サブフィールドコーディング回路。
【請求項２】
請求項１に記載のサブフィールドコーディング回路であって，
更に，
書き込みアドレスに応答して前記複数のワードのうちから書き込みワードを選択する書き込みデコーダと，
書き込みサブフィールドデータを受け取る書き込みポート
とを備え，
前記書き込みワードは，前記書き込みサブフィールドデータに書き換えられる
サブフィールドコーディング回路。
【請求項３】
請求項１に記載のサブフィールドコーディング回路であって，
書き込みサブフィールドデータを受け取る書き込みポートを更に備え，
前記デコーダ回路は，それぞれ前記第１〜第ｐ入力階調データに応答して，前記複数のワードのうちから第１〜第ｐ選択ワードをそれぞれに選択する第１〜第ｐアドレスデコーダを含み，
前記第１〜第ｐアドレスデコーダのうちの一のアドレスデコーダは，書き込みアドレスに応答して前記複数のワードのうちから書き込みワードを選択し，
前記書き込みワードは，前記書き込みサブフィールドデータに書き換えられる
サブフィールドコーディング回路。
【請求項４】
請求項１に記載のサブフィールドコーディング回路であって，
前記デコーダ回路は，それぞれ前記第１〜第ｐ入力階調データに応答して，前記複数のワードのうちから第１〜第ｐ選択ワードをそれぞれに選択する第１〜第ｐアドレスデコーダを含み，
前記メモリセルアレイは，
それぞれが前記複数のワードの数Ｍと同数の第１〜第ｐアドレス線と，
前記読み出しポートに接続された第１〜第ｐ読み出し配線と，
Ｍ行に並べられた単位回路
とを備え，
前記単位回路の行のそれぞれは，前記複数のワードをそれぞれに記憶するために使用され，
前記複数の単位回路のそれぞれは，
対応する前記ワードの一ビットを記憶するメモリセルと，
それぞれ，前記第１〜第ｐ読み出し線と前記メモリセルとの間に介設され，且つ，前記第１〜第ｐアドレス線にそれぞれに接続された第１〜第ｐスイッチ素子
とを具え，
前記第１〜第ｐアドレスデコーダのうちの第ｉアドレスデコーダは，前記第ｉ入力階調データに応答して，前記第ｉ選択ワードに対応するアドレス線を活性化し，
前記第１〜第ｐスイッチ素子のうちの第ｉスイッチ素子は，それに接続された前記第ｉアドレス線が活性化されたとき，前記メモリセルと前記第ｉ読み出し配線とを電気的に接続し，前記メモリセルに記憶されている前記ビットを前記第ｉ読み出し配線を介して前記読み出しポートに出力する
サブフィールドコーディング回路。
【請求項５】
請求項４に記載のサブフィールドコーディング回路であって，
更に，
書き込みサブフィールドデータを受け取る書き込みポート
を含み，
第１〜第ｐ読み出し配線のうちの前記第１読み出し配線は，前記書き込みポートに接続され，
書き込み動作において，前記第１〜第ｐアドレスデコーダのうちの前記第１アドレスデコーダは，書き込みアドレスに応答して，前記第１アドレス線を活性化し，
前記第１スイッチは，前記書き込み動作において前記第１アドレス線が活性化されたとき，前記メモリセルと前記第１読み出し配線とを電気的に接続し，前記書き込みサブフィールドデータの一ビットを対応する前記メモリセルに供給する
サブフィールドコーディング回路。
【請求項６】
請求項１に記載のサブフィールドコーディング回路であって，
前記デコーダ回路は，それぞれ前記第１〜第ｐ入力階調データに応答して，前記複数のワードのうちから第１〜第ｐ選択ワードをそれぞれに選択する第１〜第ｐアドレスデコーダを備え，
前記メモリセルアレイは，
それぞれが前記複数のワードの数Ｍと同数の第１〜第ｐアドレス線と，
前記読み出しポートに接続された第１〜第ｐデータ線と，
前記読み出しポートに接続された第１〜第ｐ相補データ線と，
Ｍ行に並べられた単位回路
とを具備し，
前記単位回路の行のそれぞれは，前記複数のワードをそれぞれに記憶するために使用され，
前記複数の単位回路のそれぞれは，
入力が第１ノードに接続され，出力が第２ノードに接続された第１インバータと，
入力が第２ノードに接続され，出力が第１ノードに接続された第２インバータと，
それぞれ，前記第１〜第ｐデータ線と前記第１ノードとの間に介設され，且つ，前記第１〜第ｐアドレス線にそれぞれに接続された第１〜第ｐスイッチ素子
それぞれ，前記第１〜第ｐ相補データ線と前記第２ノードとの間に介設され，且つ，前記第１〜第ｐアドレス線にそれぞれに接続された第１〜第ｐ相補スイッチ素子
とを具え，
前記第１〜第ｐアドレスデコーダのうちの第ｉアドレスデコーダは，前記第ｉ入力階調データに応答して，前記第ｉ選択ワードに対応するアドレス線を活性化し，
前記第１〜第ｐスイッチ素子のうちの第ｉスイッチ素子は，それに接続された前記第ｉアドレス線が活性化されたとき，前記第１ノードと前記第ｉデータ線とを電気的に接続し，前記メモリセルに記憶されている前記ビットを前記第ｉデータ線を介して前記読み出しポートに出力し，
前記第１〜第ｐ相補スイッチ素子のうちの第ｉ相補スイッチ素子は，それに接続された前記第ｉアドレス線が活性化されたとき，前記第２ノードと前記第ｉ相補データ線とを電気的に接続し，前記メモリセルに記憶されている前記ビットの相補ビットを前記第ｉ相補データ線を介して前記読み出しポートに出力する
サブフィールドコーディング回路。
【請求項７】
請求項６に記載のサブフィールドコーディング回路であって，
更に，
書き込みサブフィールドデータを受け取る書き込みポート
を含み，
前記第１〜第ｐデータ線のうちの前記第１データ線と，前記第１〜第ｐ相補データ線のうちの前記第１相補データ線とは，前記書き込みポートに接続され，
書き込み動作において，前記第１〜第ｐアドレスデコーダのうちの前記第１アドレスデコーダは，書き込みアドレスに応答して，前記第１アドレス線を活性化し，
前記第１スイッチは，前記書き込み動作において前記第１アドレス線が活性化されたとき，前記第１ノードと前記第１データ線とを電気的に接続して前記書き込みサブフィールドデータの一ビットを前記第１ノードに供給し，
前記第１相補スイッチは，前記書き込み動作において前記第１アドレス線が活性化されたとき，前記第２ノードと前記第１相補データ線とを電気的に接続して前記一ビットの相補ビットを前記第２ノードに供給する
サブフィールドコーディング回路。
【請求項８】
サブフィールドデータにそれぞれに対応する複数のワードを一のメモリセルアレイに格納するステップと， 
それぞれ第１〜第ｐ入力階調データに応答して，前記複数のワードのうちから第１〜第ｐ選択ワードを同時に選択するステップと，
前記第１〜第ｐ選択ワードを，それぞれ前記第１〜第ｐ入力階調データに対応する第１〜第ｐ読み出しサブフィールドデータとして同時に出力するステップ
とを備えた
サブフィールドコーディング方法。
【請求項９】
請求項１乃至請求項７のいずれか一項に記載のサブフィールドコーディング回路を備えた
プラズマ表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は，サブフィールドコーディング回路に関し，特に，ディスプレイパネルの画素の階調レベルを表す階調データをサブフィールドデータに変換するサブフィールドコーディング回路に関する。
【背景技術】
【０００２】
サブフィールド法は，プラズマディスプレイパネルのように，各画素のそれぞれが，”オン”状態，”オフ”状態の２つの状態しかとらないようなディスプレイパネルで階調表示を実現するために使用される最も一般的な方法である。サブフィールド法は，１フレーム期間を，サブフィールドと呼ばれる複数の期間に分割する。典型的なサブフィールド法では，各サブフィールドは，アドレス期間，及び表示期間で構成される。アドレス期間（走査期間）は，各画素を”オン”状態，”オフ”状態の何れかに設定する期間であり，表示期間（又は維持期間）は，”オン”状態の画素が発光する期間である。表示期間の長さは，サブフィールド毎に異なる。最も典型的には，各サブフィールドの表示期間の比率は，１：２：４：・・・：２ｎ：・・・とされる。各画素の階調表示は，画素が”オン”状態にされるサブフィールドを，当該画素の階調に応じて選択することによって実現される。当該画素の階調レベルに応じて所望のサブフィールドが選択され，選択されたサブフィールドの表示期間において当該画素が”オン”状態にされる。画素が”オン”状態にされるサブフィールドは，その表示期間の長さの和が，当該画素の階調レベルに対応するように選択される。画素が”オン”状態にされるサブフィールドの表示期間の長さの和が，ディスプレイパネルを観察する観察者によって認識される当該画素の階調に対応している。
【０００３】
サブフィールド法を実現するためには，各画素の階調を示す映像データを，各サブフィールドの表示期間において当該画素が”オン”状態，”オフ”状態のいずれにされるかを示すデータ，即ち，サブフィールドデータに変換する必要がある。階調データをサブフィールドデータに変換する回路は，サブフィールドコーディング回路と呼ばれる。
【０００４】
サブフィールドコーディング回路による映像データのサブフィールドデータへの変換は，最も典型的には，変換テーブルを用いたテーブルルックアップによって実現される。サブフィールドコーディング回路には，使用され得る全ての階調のそれぞれに対応するサブフィールドデータが格納された変換テーブルが用意される。映像データが入力されると，サブフィールドコーディング回路は，入力された映像データに示された階調に対応するサブフィールドデータを変換テーブルから取り出して出力する。
【０００５】
一般に，映像データは複数の階調データ（例えば，赤，緑，青にそれぞれに対応したＲ階調データ，Ｇ階調データ，及びＢ階調データ）を含んでいるため，サブフィールドコーディング回路は，複数の階調データを並列に処理することが求められる。このため，典型的なサブフィールドコーディング回路は，Ｒ階調データ，Ｇ階調データ，及びＢ階調データを並列に処理するために，３つの変換テーブルを備えている（特許文献１，図６参照）。しかし，３つの変換テーブルをサブフィールドコーディング回路に設けることは，変換テーブルを格納するために必要なメモリの容量を増大させるため好ましくない。
【特許文献１】特開２００３−１５５９４号公報
【０００６】
特許文献１は，変換テーブルを格納するために必要なメモリ容量を減少させるための技術を開示している。特許文献１に開示されたサブフィールドコーディング回路は，マルチプレクサと，一つの変換テーブルを格納するメモリと，デマルチプレクサとを備えている。マルチプレクサは，パラレルに入力されるＲ入力階調データ，Ｇ入力階調データ，及びＢ入力階調データをマルチプレクスして出力する。マルチプレクスされた入力階調データは，時分割で逐次にサブフィールドデータに変換される。変換によって生成されたサブフィールドデータはデマルチプレクスされ，Ｒ，Ｇ，Ｂそれぞれに対応するサブフィールドデータが別々の出力端子から出力される。
【０００７】
しかし，特許文献１に開示されたサブフィールドコーディング回路は，メモリ容量を有効に減少させる一方で，高速な動作には適していない。上記の典型的なサブフィールドコーディング回路と同じ動作速度を実現するためには，特許文献１に開示されたサブフィールドコーディング回路は，変換テーブルを格納するメモリのアクセス速度を３倍に増加することが要求される。
【０００８】
このような背景から，変換テーブルを格納するために必要なメモリの容量の減少と，高速な動作速度との両方を実現するようなサブフィールドコーディング回路が求められている。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の目的は，変換テーブルを格納するために必要なメモリの容量の減少と，高速な動作速度との両方を実現するようなサブフィールドコーディング回路を提供することにある。
【課題を解決するための手段】
【００１０】
上記の目的を達成するために，本発明は，以下に述べられる手段を採用する。その手段に含まれる技術的事項には，［特許請求の範囲］の記載と［発明を実施するための最良の形態］の記載との対応関係を明らかにするために，［発明を実施するための最良の形態］で使用される番号・符号が付加されている。但し，付加された番号・符号は，［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１１】
本発明によるサブフィールドコーディング回路（３０）は，サブフィールドデータにそれぞれに対応する複数のワードを格納する一のメモリセルアレイ（３１，１３１，２３１）と，それぞれ第１〜第ｐ入力階調データ（２１ａ〜２１ｃ）に応答して，複数のワードのうちから第１〜第ｐ選択ワードを同時に選択するデコーダ回路（３２ａ〜３２ｃ）と，読み出しポート（３３）とを含む。メモリセルアレイ（３１，１３１，２３１）は，第１〜第ｐ選択ワードを，それぞれ第１〜第ｐ入力階調データ（２１ａ〜２１ｃ）に対応する第１〜第ｐ読み出しサブフィールドデータ（２２ａ〜２２ｃ）として読み出しポート（３３）に同時に供給する。読み出しポート（３３）は，前記第１〜第ｐ読み出しサブフィールドデータ（２２ａ〜２２ｃ）を出力する。
【００１２】
このようなサブフィールドコーディング回路（３０）は，一のメモリセルアレイ（３１，１３１，２３１）しか用いずに，複数の入力階調データ（２１ａ〜２１ｃ）を第１〜第ｐ読み出しサブフィールドデータ（２２ａ〜２２ｃ）を同時に変換して同時に出力可能である。このため，本発明のサブフィールドコーディング回路は，変換テーブルを格納するために必要なメモリの容量の減少と，高速な動作速度との両方を実現することができる。
【００１３】
一の実施形態では，当該サブフィールドコーディング回路（３０）は，更に，書き込みアドレス（３６）に応答して前記複数のワードのうちから書き込みワードを選択する書き込みデコーダ（３４）と，書き込みサブフィールドデータ（３７）を受け取る書き込みポート（３５）とを備えている。書き込みデコーダ（３４）によって選択された書き込みワードは，書き込みサブフィールドデータ（３７）に書き換えられる。
【００１４】
デコーダ回路は，それぞれ第１〜第ｐ入力階調データ（２１ａ〜２１ｃ）に応答して，前記複数のワードのうちから第１〜第ｐ選択ワードをそれぞれに選択する第１〜第ｐアドレスデコーダ（３２ａ〜３２ｃ）を含む場合がある。この場合，サブフィールドコーディング回路（３０）のサイズを抑制するためには，第１〜第ｐアドレスデコーダ（３２ａ〜３２ｃ）のうちの一のアドレスデコーダが，書き込みアドレス（３６）に応答して前記複数のワードのうちから書き込みポート（３５）に供給される書き込みサブフィールドデータ（３７）に書き換えられる書き込みワードを選択することが好適である。
【００１５】
具体的には，当該サブフィールドコーディング回路（３０）は，下記のように構成されていることが好適である；前記デコーダ回路は，それぞれ第１〜第ｐ入力階調データ（２１ａ〜２１ｃ）に応答して，前記複数のワードのうちから第１〜第ｐ選択ワードをそれぞれに選択する第１〜第ｐアドレスデコーダ（３２ａ〜３２ｃ）を含む。メモリセルアレイ（３１，１３１，２３１）は，それぞれが前記複数のワードの数Ｍと同数の第１〜第ｐアドレス線（４２ａ〜４２ｃ）と，読み出しポート（３３）に接続された第１〜第ｐ読み出し配線（４３ａ〜４３ｃ，４４ａ〜４４ｂ）と，Ｍ行に並べられた単位回路（４１）とを備えている。単位回路（４１）の行のそれぞれは，前記複数のワードをそれぞれに記憶するために使用される。複数の単位回路（４１）のそれぞれは，対応する前記ワードの一ビットを記憶するメモリセル（５１）と，それぞれ，前記第１〜第ｐ読み出し線（４３ａ〜４３ｃ，４４ａ〜４４ｂ）とメモリセル（５１）との間に介設され，且つ，第１〜第ｐアドレス線（４２ａ〜４２ｃ）にそれぞれに接続された第１〜第ｐスイッチ素子（５２ａ〜５２ｃ，５３ａ〜５３ｃ）とを具えている。第１〜第ｐアドレスデコーダ（３２ａ〜３２ｃ）のうちの第ｉアドレスデコーダは，前記第ｉ入力階調データに応答して，前記第ｉアドレス線のうち前記第ｉ選択ワードに対応するアドレス線を活性化する。第１〜第ｐスイッチ素子のうちの第ｉスイッチ素子（５２ａ〜５２ｃ，５３ａ〜５３ｃ）は，それに接続された第ｉアドレス線が活性化されたとき，メモリセル（５１）と前記第ｉ読み出し配線とを電気的に接続し，メモリセル（５１）に記憶されている前記ビットを前記第ｉ読み出し配線を介して読み出しポート（３３）に出力する。
【００１６】
第１〜第ｐ読み出し線（４３ａ〜４３ｃ，４４ａ〜４４ｂ）のそれぞれは，メモリセル（５１）から当該メモリセル（５１）に記憶されている一ビットを読み出しポート（３３）に伝送するデータ線（４３ａ〜４３ｃ）であることが可能であり，また，その相補ビットを読み出しポート（３３）に伝送する相補データ線（４４ａ〜４４ｃ）であることが可能である。
【００１７】
サブフィールドコーディング回路（３０）のサイズを抑制するためには，第１〜第ｐ読み出し配線（４３ａ〜４３ｃ，４４ａ〜４４ｂ）のうちの第１読み出し配線（４２ａ，４３ｂ）が，書き込みサブフィールドデータ（３７）を受け取る書き込みポート（３５）に接続され，書き込み動作において，第１〜第ｐアドレスデコーダ（３２ａ〜３２ｃ）のうちの前記第１アドレスデコーダ（３２ａ）は，書き込みアドレス（３６）に応答して，前記第１アドレス線（４２ａ）を活性化し，第１スイッチ（５２ａ，５３ａ）は，書き込み動作において第１アドレス線（４２ａ）が活性化されたとき，メモリセル（５１）と第１読み出し配線（４３ａ，４４ａ）とを電気的に接続し，書き込みポート（３５）に供給される書き込みサブフィールドデータ（３７）の一ビットを対応するメモリセル（５１）に供給することが好適である。
【００１８】
更に具体的には，当該サブフィールドコーディング回路（３０）は，下記のように構成されていることが好適である；前記デコーダ回路は，それぞれ第１〜第ｐ入力階調データ（２１ａ〜２１ｃ）に応答して，複数のワードのうちから第１〜第ｐ選択ワードをそれぞれに選択する第１〜第ｐアドレスデコーダ（３２ａ〜３２ｃ）を備えている。メモリセルアレイ（３１，１３１，２３１）は，それぞれが前記複数のワードの数Ｍと同数の第１〜第ｐアドレス線（４２ａ〜４２ｃ）と，読み出しポート（３３）に接続された第１〜第ｐデータ線（４３ａ〜４３ｃ）と，読み出しポート（３３）に接続された第１〜第ｐ相補データ線（４４ａ〜４４ｃ）と，Ｍ行に並べられた単位回路（４１）とを具備する。単位回路（４１）の行のそれぞれは，前記複数のワードをそれぞれに記憶するために使用される。複数の単位回路（４１）のそれぞれは，入力が第１ノード（５６）に接続され，出力が第２ノード（５７）に接続された第１インバータ（５１ａ）と，入力が第２ノード（５７）に接続され，出力が第１ノード（５６）に接続された第２インバータ（５１ｂ）と，それぞれ，第１〜第ｐデータ線（４３ａ〜４３ｃ）と第１ノード（５６）との間に介設され，且つ，第１〜第ｐアドレス線（４２ａ〜４２ｃ）にそれぞれに接続された第１〜第ｐスイッチ素子（５２ａ〜５２ｃ）と，それぞれ，第１〜第ｐ相補データ線（４４ａ〜４４ｃ）と第２ノード（５７）との間に介設され，且つ，第１〜第ｐアドレス線（４２ａ〜４２ｃ）にそれぞれに接続された第１〜第ｐ相補スイッチ素子（５３ａ〜５３ｃ）とを具えている。第１〜第ｐアドレスデコーダ（３２ａ〜３２ｃ）のうちの第ｉアドレスデコーダは，前記第ｉ入力階調データに応答して，前記第ｉアドレス線のうち前記第ｉ選択ワードに対応するアドレス線を活性化する。第１〜第ｐスイッチ素子（５２ａ〜５２ｃ）のうちの第ｉスイッチ素子は，それに接続された前記第ｉアドレス線が活性化されたとき，第１ノード（５６）と前記第ｉデータ線とを電気的に接続し，メモリセル（５１）に記憶されているビットを前記第ｉデータ線を介して読み出しポート（３３）に出力する。一方，第１〜第ｐ相補スイッチ素子（５３ａ〜５３ｃ）のうちの第ｉ相補スイッチ素子は，それに接続された前記第ｉアドレス線が活性化されたとき，第２ノード（５７）と第ｉ相補データ線とを電気的に接続し，メモリセル（５１）に記憶されている前記ビットの相補ビットを前記第ｉ相補データ線を介して読み出しポート（３３）に出力する。
【００１９】
上記のサブフィールドコーディング回路は，プラズマ表示装置に適用することが好適である。
【００２０】
本発明によるサブフィールドコーディング方法は，
サブフィールドデータにそれぞれに対応する複数のワードを一のメモリセルアレイ（３１，１３１，２３１）に格納するステップと，
それぞれ第１〜第ｐ入力階調データ（２１ａ〜２１ｃ）に応答して，前記複数のワードのうちから第１〜第ｐ選択ワードを同時に選択するステップと，
第１〜第ｐ選択ワードを，それぞれ前記第１〜第ｐ入力階調データ（２１ａ〜２１ｃ）に対応する第１〜第ｐ読み出しサブフィールドデータ（２２ａ〜２２ｃ）として同時に出力するステップ
とを備えている。このようなサブフィールドコーディング方法は，一のメモリセルアレイ（３１，１３１，２３１）しか用いずに，複数の入力階調データ（２１ａ〜２１ｃ）を第１〜第ｐ読み出しサブフィールドデータ（２２ａ〜２２ｃ）を同時に変換して同時に出力可能である。このため，本発明のサブフィールドコーディング回路は，変換テーブルを格納するために必要なメモリの容量の減少と，高速な動作速度との両方を実現することができる。
【発明の効果】
【００２１】
本発明によれば，変換テーブルを格納するために必要なメモリの容量の減少と，高速な動作速度との両方を実現するようなサブフィールドコーディング回路を提供することができる。
【発明を実施するための最良の形態】
【００２２】
第１  プラズマ表示装置の全体構成
図１は，本発明によるサブフィールドコーディング回路を搭載したプラズマ表示装置のブロック図である。当該プラズマ表示装置は，γ変換された入力映像信号５を処理してデータ信号６を生成する信号処理ＬＳＩ１と，データ信号６を生成する作業領域として使用されるフレームメモリ２と，データ信号６に応答して，それに搭載されたプラズマディスプレイパネル４を駆動する表示モジュール３とを備えている。
【００２３】
信号処理ＬＳＩ１は，ビデオ信号処理部１１とサブフィールドコーディング回路３０とフレームメモリ制御部１２とシリアル／パラレル変換部１３を備えている。
【００２４】
ビデオ信号処理部１１は，入力映像信号５を受け取って逆γ変換し，更に必要に応じて減色処理を行ってＲＧＢ映像データ２１を生成する。減色処理としては，ディザ法，及び誤差拡散法が例示される。ＲＧＢ映像データ２１は，赤に対応するＲ階調データ２１ａと，緑に対応するＧ階調データ２１ｂと，青に対応するＢ階調データ２１ｃとを含んでいる。Ｒ階調データ２１ａ，Ｇ階調データ２１ｂ，及びＢ階調データ２１ｃは，それぞれｎビットデータであり，２ｎ階調を表現可能である。本実施の形態では，ｎは１０である。
【００２５】
サブフィールドコーディング回路３０は，Ｒ階調データ２１ａ，Ｇ階調データ２１ｂ，及びＢ階調データ２１ｃを，それぞれＲサブフィールドデータ２２ａ，Ｇサブフィールドデータ２２ｂ，Ｂサブフィールドデータ２２ｃに変換する。サブフィールドデータ２２ａ〜２２ｃは，いずれも，ｍビットのデータである。本実施の形態では，ｍは，１６である。後述されるように，本発明は，このサブフィールドコーディング回路３０の改良に関するものである。
【００２６】
フレームメモリ制御部１２は，フレームメモリ２へのアクセスを制御する。フレームメモリ制御部１２は，Ｒサブフィールドデータ２２ａ，Ｇサブフィールドデータ２２ｂ，Ｂサブフィールドデータ２２ｃから各フレームの画像データであるフレームデータ２３を生成し，フレームメモリ２に一時的に保存する。更に，フレームメモリ制御部１２は，フレームメモリ２に保存されたフレームデータ２３を走査ライン毎に読み出す。
【００２７】
シリアル／パラレル変換部１３は，フレームメモリ２から読み出されたフレームデータ２３に対してシリアル／パラレル変換を行ってデータ信号６を生成する。生成されたデータ信号６は，表示モジュール３に供給される。
【００２８】
表示モジュール３は，データドライバ１４と，走査ドライバ１５と，高圧パルス発生回路１６と，電力回収回路１７とを備えている。データドライバ１４は，信号処理ＬＳＩ１から受け取ったデータ信号６に応答してプラズマディスプレイパネル４のデータ電極を駆動する。走査ドライバ１５は，プラズマディスプレイパネル４の走査電極を駆動する。高圧パルス発生回路１６は，プラズマディスプレイパネル４の駆動に使用される高電圧パルスを発生し，発生した高電圧パルスをプラズマディスプレイパネル４及び走査ドライバ１５に供給する。電力回収回路１７は，高圧パルス発生回路１６から電力を回収してプラズマディスプレイパネル４の消費電力を低減するために使用される回路である。
【００２９】
第２  実施の第１形態
１．  実施の第１形態のサブフィールドコーディング回路の全体構成
図２Ａは，本発明の実施の第１形態のサブフィールドコーディング回路３０の構成を示す回路図である。実施の第１形態のサブフィールドコーディング回路３０は，メモリセルアレイ３１と，アドレスデコーダ３２ａ，３２ｂ，３２ｃと，読み出しポート３３と，書き込みデコーダ３４と，書き込みポート３５とを備えている。
【００３０】
メモリセルアレイ３１は，Ｒ階調データ２１ａ，Ｇ階調データ２１ｂ，及びＢ階調データ２１ｃをテーブルルックアップによってＲサブフィールドデータ２２ａ，Ｇサブフィールドデータ２２ｂ，Ｂサブフィールドデータ２２ｃに変換するために使用される変換テーブルを記憶する。メモリセルアレイ３１は，ｍビット，２ｎワード構成を有しており，各ワードとしてｍビットのサブフィールドデータを記憶している。ここでｎは，Ｇ階調データ２１ｂ，及びＢ階調データ２１ｃのビット数である。例えば，Ｇ階調データ２１ｂ，及びＢ階調データ２１ｃがそれぞれ１０ビットであり，サブフィールドデータが１６ビットであれば，メモリセルアレイ３１は，１６ビット１０２４（＝２１０）ワード構成を有するように設計される。メモリセルアレイ３１のワードの数は，Ｒ階調データ２１ａ，Ｇ階調データ２１ｂ，及びＢ階調データ２１ｃが表現可能な階調の数と同じであることに留意されたい。
【００３１】
アドレスデコーダ３２ａ〜３２ｃ及び読み出しポート３３は，メモリセルアレイ３１からのサブフィールドデータの読み出しに使用される回路である。アドレスデコーダ３２ａ〜３２ｃは，それぞれ，Ｒ階調データ２１ａ，Ｇ階調データ２１ｂ，及びＢ階調データ２１ｃをアドレスとして用いてメモリセルアレイ３１のワードをそれぞれに選択する。アドレスデコーダ３２ａ〜３２ｃと，階調データ２１ａ〜２１ｃの対応を明確にするために，以下において，アドレスデコーダ３２ａ〜３２ｃは，それぞれ，Ｒアドレスデコーダ３２ａ，Ｇアドレスデコーダ３２ｂ，Ｂアドレスデコーダ３２ｃと記載されることがある。Ｒアドレスデコーダ３２ａによって選択されたワード（Ｒ選択ワード）が，Ｒサブフィールドデータ２２ａとして読み出しポート３３に供給される。同様に，Ｇアドレスデコーダ３２ｂによって選択されたＧ選択ワードが，Ｇサブフィールドデータ２２ｂとして読み出しポート３３に供給され，Ｂアドレスデコーダ３２ｃによって選択されたＢ選択ワードが，Ｂサブフィールドデータ２２ｃとして読み出しポート３３に出力される。読み出しポート３３は，Ｒサブフィールドデータ２２ａ，Ｇサブフィールドデータ２２ｂ，Ｂサブフィールドデータ２２ｃをフレームメモリ制御部１２に供給する。
【００３２】
図２Ｂを参照して，書き込みデコーダ３４及び書き込みポート３５は，メモリセルアレイ３１へのサブフィールドデータの書き込みに使用される回路である。書き込みデコーダ３４は，書き込みアドレス３６に応答してメモリセルアレイ３１のワードを選択する。書き込みポート３５は，書き込みアドレス３６によって選択されたワードを，それに供給された書き込みサブフィールドデータ３７に書き換える。
【００３３】
図３は，メモリセルアレイ３１の構成を示す回路図である。メモリセルアレイ３１は，２ｎ行ｍ列に並べられた単位回路４１と，３×ｎ本の読み出しアドレス線と，３×ｍ本のデータ線と，３×ｍ本の相補データ線とを備えている。読み出しアドレス線は，それぞれｎ本のＲアドレス線４２ａ，Ｇアドレス線４２ｂ，Ｂアドレス線４２ｃで構成される。３×ｍ本のデータ線は，それぞれｍ本のＲデータ線４３ａ，Ｇデータ線４３ｂ，Ｂデータ線４３ｃで構成され，３×ｍ本の相補データ線は，それぞれｍ本のＲ相補データ線４４ａ，Ｇ相補データ線４４ｂ，Ｂ相補データ線４４ｃから構成される。
【００３４】
単位回路４１は，それぞれ，サブフィールドデータの一ビットを記憶する記憶回路である。一の行に並べられたｍ個の単位回路４１は，一のワード（即ち，ｍビットのサブフィールドデータ）を記憶する。
【００３５】
Ｒアドレス線４２ａ，Ｇアドレス線４２ｂ，及びＢアドレス線４２ｃは，サブフィールドデータの読み出し動作時に，単位回路４１の行，即ち，メモリセルアレイ３１のワードを選択するために使用される配線である。Ｒアドレス線４２ａ，Ｇアドレス線４２ｂ，Ｂアドレス線４２ｃは，それぞれ，Ｒアドレスデコーダ３２ａ，Ｇアドレスデコーダ３２ｂ，Ｂアドレスデコーダ３２ｃに接続されている。Ｒアドレス線４２ａは，単位回路４１の行にそれぞれに対応して設けられており，その数は，ワード数と同じｎ本である。Ｇアドレス線４２ｂ，Ｂアドレス線４２ｃも同様である。
【００３６】
Ｒデータ線４３ａ，Ｒ相補データ線４４ａは，読み出し動作時に，Ｒアドレスデコーダ３２ａによって選択されたＲ選択ワードを，Ｒサブフィールドデータ２２ａとして出力するために使用される読み出し配線である。Ｒデータ線４３ａには，Ｒサブフィールドデータ２２ａの各ビットに対応する電位が生成され，Ｒ相補データ線４４ａには，その相補ビットに対応する電位が生成される。Ｒデータ線４３ａ，Ｒ相補データ線４４ａは，いずれも読み出しポート３３に接続されている。読み出しポート３３は，Ｒデータ線４３ａ，Ｒ相補データ線４４ａの電位差から，Ｒサブフィールドデータ２２ａを生成して出力する。
【００３７】
Ｇデータ線４３ｂ，Ｇ相補データ線４４ｂ，Ｂデータ線４３ｃ，及びＢ相補データ線４４ｃも，Ｒデータ線４３ａ，Ｒ相補データ線４４ａと同様の役割をする読み出し配線である。Ｇデータ線４３ｂ，Ｇ相補データ線４４ｂは，Ｇアドレスデコーダ３２ｂによって選択されたＧ選択ワードを，Ｇサブフィールドデータ２２ｂとして出力するために使用される配線であり，Ｂデータ線４３ｃ，Ｂ相補データ線４４ｃは，Ｂアドレスデコーダ３２ｃによって選択されたＢ選択ワードを，Ｂサブフィールドデータ２２ｃとして出力するために使用される配線である。
【００３８】
メモリセルアレイ３１は，更に，書き込みアドレス線４５と，書き込みデータ線４６，及び相補書き込みデータ線４７とを備えている。
【００３９】
書き込みアドレス線４５は，書き込み動作時に，メモリセルアレイ３１のワードを選択するために使用される配線である。書き込みアドレス線４５は，書き込みデコーダ３４に接続されている。書き込みアドレス線４５は，単位回路４１の行にそれぞれに対応して設けられており，その数は，ワード数と同じｎ本である。
【００４０】
書き込みデータ線４６及び相補書き込みデータ線４７は，書き込み動作時に，書き込みデコーダ３４によって選択されたワードに，書き込みサブフィールドデータ３７を書き込むために使用される配線である。書き込みデータ線４６は，単位回路４１の列にそれぞれに対応して設けられており，その数は，サブフィールドデータのビット数と同じｍ本である。書き込みデータ線４６及び相補書き込みデータ線４７は，書き込みポート３５に接続され，書き込みデータ線４６には，書き込みサブフィールドデータ３７ａの各ビットに対応する電位が，相補書き込みデータ線４７には，その相補ビットに対応する電位が生成される。
【００４１】
２．単位回路４１の構成
各単位回路４１は，ＳＲＡＭメモリセルと同様に，一ビットを記憶するラッチと，そのラッチにアクセスするアクセストランジスタとを含んで構成される；具体的には，各単位回路４１は，メモリセル５１と，Ｒ読み出しトランジスタ５２ａ，５３ａと，Ｇ読み出しトランジスタ５２ｂ，５３ｂと，Ｂ読み出しトランジスタ５２ｃ，５３ｃと，書き込みトランジスタ５４，５５とを備えている。
【００４２】
メモリセル５１は，２つのインバータ５１ａ，５１ｂを含むラッチで構成される。インバータ５１ａの入力は，ストレージノード５６に接続され，出力はストレージノード５７に接続される。一方，インバータ５１ｂの入力は，ストレージノード５７に接続され，出力はストレージノード５６に接続される。ストレージノード５６は，サブフィールドデータの一ビットを保持するノードであり，ストレージノード５７は，その相補ビットを保持するノードである。
【００４３】
Ｒ読み出しトランジスタ５２ａ，５３ａは，Ｒアドレス線４２ａの電位に応答して，メモリセル５１をＲデータ線４３ａ，Ｒ相補データ線４４ａに電気的に接続するスイッチ素子である。Ｒ読み出しトランジスタ５２ａ，５３ａのドレインはそれぞれストレージノード５６，５７に接続され，ソースはそれぞれＲデータ線４３ａ，Ｒ相補データ線４４ａに接続されている。Ｒ読み出しトランジスタ５２ａ，５３ａのゲートは，いずれも，Ｒアドレス線４２ａに接続されている。Ｒアドレス線４２ａが活性化されると（典型的にはハイ電位にプルアップされると），Ｒ読み出しトランジスタ５２ａは，ストレージノード５６をＲデータ線４３ａに電気的に接続し，Ｒ読み出しトランジスタ５３ａは，ストレージノード５７をＲ相補データ線４４ａに電気的に接続する。
【００４４】
同様に，Ｇ読み出しトランジスタ５２ｂ，５３ｂ，及びＢ読み出しトランジスタ５２ｃ，５３ｃは，対応するアドレス線の電位に応答して，メモリセル５１を対応するデータ線及び相補データ線に電気的に接続するスイッチ素子である。；Ｇアドレス線４２ｂが活性化されると，Ｇ読み出しトランジスタ５２ｂは，メモリセル５１のストレージノード５６をＧデータ線４３ｂに電気的に接続し，Ｇ読み出しトランジスタ５３ｂは，ストレージノード５７をＧ相補データ線４４ｂに電気的に接続する。同様に，Ｂアドレス線４２ｃが活性化されると，Ｂ読み出しトランジスタ５２ｃは，メモリセル５１のストレージノード５６をＢデータ線４３ｃに電気的に接続し，Ｂ読み出しトランジスタ５３ｃは，ストレージノード５７をＢ相補データ線４４ｃに電気的に接続する。
【００４５】
書き込みトランジスタ５４，５５は，書き込みアドレス線４５の電位に応答して，メモリセル５１を，書き込みデータ線４６及び相補書き込みデータ線４７に電気的に接続するスイッチ素子である。書き込みアドレス線４５が活性化されると，書き込みトランジスタ５４は，メモリセル５１のストレージノード５６を書き込みデータ線４６に接続し，書き込みトランジスタ５５は，ストレージノード５７を相補書き込みデータ線４７に接続する。
【００４６】
このような構成を有する単位回路４１は，メモリセル５１に保持されるサブフィールドデータのビットを，Ｒデータ線４３ａ，Ｇデータ線４３ｂ，及びＢデータ線４３ｃに同時に出力し，その相補ビットをＲ相補データ線４４ａ，Ｇ相補データ線４４ｂ，及びＢ相補データ線４４ｃに同時に出力可能である。後述されるように，これは，Ｒサブフィールドデータ２２ａ，Ｇサブフィールドデータ２２ｂ，Ｂサブフィールドデータ２２ｃを同時に出力するために重要である。
【００４７】
３．本実施の形態のサブフィールドコーディング回路の動作
（１）書き込み動作
図２Ｂを参照して，書き込み動作では，書き込みアドレス３６が，書き込みデコーダ３４に入力される。図３を参照して，書き込みデコーダ３４は，書き込みアドレス３６に応答して書き込みアドレス線４５のうちの一つを選択書き込みアドレス線として選択し，選択書き込みアドレス線を活性化する。選択書き込みアドレス線の活性化は，書き込みアドレス３６に応答して一のワードを選択することと等価である。
【００４８】
選択書き込みアドレス線の活性化により，選択されたワードに対応するｍ個のメモリセル５１が，書き込みデータ線４６及び相補書き込みデータ線４７に接続される。書き込みサブフィールドデータ３７が，そのｍ個のメモリセル５１に転送され，選択されたワードが，書き込みサブフィールドデータ３７に書き換えられる。
【００４９】
図３の構成では，書き込み動作を，上記の読み出し動作と同時に実行可能である。
【００５０】
（２）読み出し動作（即ち，階調データのサブフィールドデータへの変換）
図２Ａを参照して，読み出し動作では，Ｒ階調データ２１ａ，Ｇ階調データ２１ｂ，Ｂ階調データ２１ｃが，それぞれＲアドレスデコーダ３２ａ，Ｇアドレスデコーダ３２ｂ，Ｂアドレスデコーダ３２ｃに入力される。
【００５１】
図３を参照して，Ｒアドレスデコーダ３２ａは，Ｒ階調データ２１ａに応答してＲアドレス線４２ａのうちの一つを選択Ｒアドレス線として選択し，その選択Ｒアドレス線を活性化する。選択Ｒアドレス線の活性化は，Ｒ階調データ２１ａに応答して一のワードを選択することと等価である。
【００５２】
選択Ｒアドレス線の活性化により，選択Ｒアドレス線に接続されたｍ個のメモリセル５１がＲデータ線４３ａ及びＲ相補データ線４４ａに電気的に接続される。これにより，選択されたワード（即ち，サブフィールドデータ）の各ビットがＲデータ線４３ａに転送され，更にその相補ビットがＲ相補データ線４４ａに転送される。これにより，Ｒ階調データ２１ａに対応するＲサブフィールドデータ２２ａが読み出しポート３３から出力される。
【００５３】
Ｇサブフィールドデータ２２ｂ，Ｂサブフィールドデータ２２ｃの出力も同様にして行われる。Ｇアドレスデコーダ３２ｂは，Ｇ階調データ２１ｂに応答してＧアドレス線４２ｂのうちの一つを選択Ｇアドレス線として選択する。選択Ｇアドレス線が活性化され，Ｇ階調データ２１ｂに対応するＧサブフィールドデータ２２ｂが読み出しポート３３から出力される。同様に，Ｂアドレスデコーダ３２ｃは，Ｂ階調データ２１ｃに応答してＢアドレス線４２ｃのうちの一のＢアドレス線を選択する。選択Ｂアドレス線が活性化され，Ｂ階調データ２１ｃに対応するＢサブフィールドデータ２２ｃが読み出しポート３３から出力される。
【００５４】
アドレスデコーダ３２ａ〜３２ｃによるアドレス線４２ａ〜４２ｃの選択は，同時に行われる。これは，サブフィールドデータ２２ａ〜２２ｃを同時に出力するために重要である。アドレス線４２ａ〜４２ｃが同時に選択されることにより，アドレスデコーダ３２ａ〜３２ｃによって選択されたワードに対応するメモリセル５１からデータ線４３ａ〜４３ｃへのサブフィールドデータの各ビットの転送（及び，その相補ビットの相補データ線４４ａ〜４４ｃへの転送）は，同時に行われる。このため，サブフィールドデータ２２ａ〜２２ｃは，読み出しポート３３から同時に出力される。
【００５５】
メモリセルアレイ３１は，アドレスデコーダ３２ａ〜３２ｃのうちの２つ以上が同一のワードを選択しても，選択されたワードが，対応する２つ以上のサブフィールドデータとして同時に出力可能に構成されていることに留意されるべきである。これは，メモリセル５１がインバータ５１ａ，５１ｂで構成されており，ゆえに，それ自体でデータ線４３ａ〜４３ｃ，及び相補データ線４４ａ〜４４ｃを駆動する機能を有しているためである。例えば，Ｒアドレスデコーダ３２ａ，Ｇアドレスデコーダ３２ｂが同一のワードを選択した場合を考える。選択された該ワードに対応するメモリセル５１は，それに保持しているビットに応答してＲデータ線４３ａ及びＲ相補データ４４ａを駆動するとともに，Ｇデータ線４３ｂ及びＧ相補データ線４４ｂを駆動することが可能である。
【００５６】
このように，サブフィールドコーディング回路３０は，一つのメモリセルアレイ３１しか使用せずに，階調データ２１ａ〜２１ｃのサブフィールドデータ２２ａ〜２２ｃを（時分割ではなく）並列に変換可能である。
【００５７】
第３  サブフィールドコーディング回路の実施の第２形態
図４Ａ，４Ｂは，実施の第２形態におけるサブフィールドコーディング回路３０の構成を示すブロック図である。実施の第２形態では，サブフィールドコーディング回路３０のサイズを小さくするために，Ｒ階調データ２１ａをＲサブフィールドデータ２２ａに変換する回路が，書き込みサブフィールドデータ３７のメモリセルアレイへの書き込みに兼用される；即ち，書き込みデコーダ３４は設けられない。これに伴い，メモリセルアレイの構成が以下に述べられるように変更される。
【００５８】
図５は，実施の第２形態におけるサブフィールドコーディング回路３０のメモリセルアレイ１３１の構成を示している。実施の第２形態のメモリセルアレイ１３１は，実施の第１形態のメモリセルアレイ３１と以下の点において異なる；実施の第２形態のメモリセルアレイ１３１は，書き込みアドレス線４５，書き込みデータ線４６，相補書き込みデータ線４７が除かれている。更に，単位回路４１は，書き込みトランジスタ５４，５５が除かれる。その代わりに，Ｒデータ線４３ａとＲ相補データ線４４ａとが，書き込みポート３５に接続される。Ｒデータ線４３ａとＲ相補データ線４４ａが，書き込みサブフィールドデータ３７の書き込みに使用される。書き込みアドレス線４５，書き込みデータ線４６，相補書き込みデータ線４７がメモリセルアレイ１３１から除かれることは，メモリセルアレイ１３１のサイズの縮小に有効である。加えて，書き込みトランジスタ５４，５５が単位回路４１から除かれることは，単位回路４１を構成するトランジスタの数を減少させ，メモリセルアレイ１３１のサイズの縮小に有効である。具体的には，実施の第１形態では，一の単位回路が１２個のトランジスタで構成されるのに対し，本実施の形態では，一の単位回路が１０個のトランジスタで構成される。
【００５９】
図４Ａに示されているように，読み出し動作は，実施の第１形態と同様にして行われる；Ｒアドレスデコーダ３２ａは，Ｒ階調データ２１ａに応答してＲ選択ワードを選択する。Ｒ選択ワードが，Ｒサブフィールドデータ２２ａとして読み出しポート３３に供給される。
【００６０】
一方，図４Ｂに示されているように，書き込み動作では，書き込みアドレス３６がＲアドレスデコーダ３２ａに与えられ，書き込みサブフィールドデータ３７が，書き込みポート３５に供給される。Ｒアドレスデコーダ３２ａは，書き込みアドレス３６に応答してメモリセルアレイ３１のワードの一つを選択する。図５を参照して，Ｒアドレスデコーダ３２ａは，選択されたワードに対応するＲアドレス線４２ａ，即ち選択Ｒアドレス線を活性化する。選択Ｒアドレス線の活性化により，選択Ｒアドレス線に接続されたｍ個のメモリセル５１がＲデータ線４３ａ及びＲ相補データ線４４ａに電気的に接続される。書き込みサブフィールドデータ３７がＲデータ線４３ａ及びＲ相補データ線４４ａを介して選択Ｒアドレス線に接続されたｍ個のメモリセル５１に転送され，選択されたワードが書き込みサブフィールドデータ３７に書き換えられる。
【００６１】
以上に説明されているように，本実施の形態では，Ｇ階調データ２１ｂをＧサブフィールドデータ２２ｂに変換する回路がサブフィールドデータ３７のメモリセルアレイ１３１への書き込みに兼用され，これにより，メモリセルアレイ１３１の構成要素が減少される。メモリセルアレイ１３１の構成要素の減少は，サブフィールドコーディング回路３０のサイズの縮小に有効である。
【００６２】
本実施の形態において，Ｇ階調データ２１ｂをＧサブフィールドデータ２２ｂに変換する回路がサブフィールドデータ３７のメモリセルアレイ１３１への書き込みに兼用されることも可能である。同様に，Ｂ階調データ２１ｃをＢサブフィールドデータ２２ｃに変換する回路がサブフィールドデータ３７のメモリセルアレイ３１への書き込みに兼用されることも可能である。このために必要なサブフィールドコーディング回路３０の変更は，当業者には自明的である。
【００６３】
第３  サブフィールドコーディング回路の実施の第３形態
実施の第３形態では，図６に示されているように，実施の第２形態のメモリセルアレイ１３１の一部の構成要素を取り除くことにより，サブフィールドコーディング回路３０のサイズが一層に縮小されている。詳細には，Ｒデータ線４３ａとＲ相補データ線４４ａとの一方が取り除かれ，更に，取り除かれた一方のデータ線に対応するＲ読み出しトランジスタが取り除かれる。同様に，Ｇデータ線４３ｂとＧ相補データ線４４ｂとの一方が取り除かれ，更に，取り除かれた一方のデータ線に対応するＧ読み出しトランジスタが取り除かれる。加えて，Ｂデータ線４３ｃとＢ相補データ線４４ｃとの一方が取り除かれ，更に，取り除かれた一方のデータ線に対応するＢ読み出しトランジスタが取り除かれる。
【００６４】
具体的には，実施の第３形態のメモリセルアレイ２３１では，実施の第２形態のメモリセルアレイ１３１から，Ｒデータ線４３ａ，Ｇ相補データ線４４ｂ，Ｂ相補データ線４４ｃが取り除かれる。更に，実施の第３形態では，単位回路４１から，Ｒデータ線４３ａに接続されるＲ読み出しトランジスタ５２ａ，Ｇ相補データ線４４ｂに接続されるＧ読み出しトランジスタ５３ｂ，Ｂ相補データ線４４ｃに接続されるＢ読み出しトランジスタ５３ｃが取り除かれる。
【００６５】
このような構成でも，メモリセル５１へのアクセスが可能であることは，当業者には自明的である。書き込み動作では，書き込みアドレス３６がＲアドレスデコーダ３２ａに与えられ，書き込みサブフィールドデータ３７が，書き込みポート３５に供給される。Ｒアドレスデコーダ３２ａは，書き込みアドレス３６に応答してメモリセルアレイ３１のワードの一つを選択する。図６を参照して，Ｒアドレスデコーダ３２ａは，選択されたワードに対応するＲアドレス線４２ａ，即ち選択Ｒアドレス線を活性化する。選択Ｒアドレス線の活性化により，選択Ｒアドレス線に接続されたｍ個のメモリセル５１がＲ相補データ線４４ａに電気的に接続される。書き込みサブフィールドデータ３７がＲ相補データ線４４ａを介して選択Ｒアドレス線に接続されたｍ個のメモリセル５１に転送され，選択されたワードが書き込みサブフィールドデータ３７に書き換えられる。
【００６６】
一方，読み出し動作では，Ｒ階調データ２１ａ，Ｇ階調データ２１ｂ，Ｂ階調データ２１ｃが，それぞれＲアドレスデコーダ３２ａ，Ｇアドレスデコーダ３２ｂ，Ｂアドレスデコーダ３２ｃに入力される。
【００６７】
Ｒ階調データ２１ａに対応するＲサブフィールドデータ２２ａを生成するために，Ｒアドレスデコーダ３２ａは，Ｒ階調データ２１ａに応答してＲアドレス線４２ａのうちの一つを選択Ｒアドレス線として選択し，その選択Ｒアドレス線を活性化する。選択Ｒアドレス線の活性化により，選択Ｒアドレス線に接続されたｍ個のメモリセル５１がＲ相補データ線４４ａに電気的に接続される。これにより，該ｍ個のメモリセル５１に保存されたＲ選択ワードの相補データが，Ｒ相補データ線４４ａを介して読み出しポート３３に転送される。読み出しポート３３は，その相補データを反転することによってＲ階調データ２１ａに対応するＲサブフィールドデータ２２ａを生成する。
【００６８】
Ｇサブフィールドデータ２２ｂ，Ｂサブフィールドデータ２２ｃの生成も，ほぼ同様にして行われる。Ｇアドレスデコーダ３２ｂは，Ｇ階調データ２１ｂに応答してＧアドレス線４２ｂのうちの一つを選択Ｇアドレス線として選択する。選択Ｇアドレス線が活性化され，選択Ｇアドレス線に接続されたｍ個のメモリセル５１がＧデータ線４３ｂに電気的に接続される。これにより，該ｍ個のメモリセル５１に保存されたＧ選択ワードが，Ｇデータ線４３ｂを介して読み出しポート３３に転送される。読み出しポート３３は，転送されたＧ選択ワードをＧ階調データ２１ｂに対応するＧサブフィールドデータ２２ｂとして出力する。Ｂサブフィールドデータ２２ｃの出力も同様にして行われる。
【００６９】
以上に説明されているように，本実施の形態では，メモリセルアレイ２３１の構成要素が減少され，これにより，サブフィールドコーディング回路３０のサイズが縮小されている。具体的には，メモリセルアレイ２３１のデータ線の数が半分に減少されている。加えて，実施の第２形態では，一の単位回路が１０個のトランジスタで構成されるのに対し，本実施の形態では，一の単位回路が７個のトランジスタで構成される。
【００７０】
第４  まとめ及び補足
以上に説明されているように，本発明のサブフィールドコーディング回路３０は，一のメモリセルアレイしか用いずに，Ｒ階調データ２１ａ，Ｇ階調データ２１ｂ，及びＢ階調データ２１ｃを，それぞれＲサブフィールドデータ２２ａ，Ｇサブフィールドデータ２２ｂ，Ｂサブフィールドデータ２２ｃに同時に変換して同時に出力可能である。このため，本発明のサブフィールドコーディング回路は，変換テーブルを格納するために必要なメモリの容量の減少と，高速な動作速度との両方を実現することができる。
【００７１】
なお，上記の実施の形態には，Ｒ，Ｇ，Ｂ各色の階調データを並列に処理するサブフィールドコーディング回路が開示されているが，本発明は，複数の階調データをパラレルに処理する任意のサブフィールドコーディング回路に適用可能であることは，当業者には自明的である。
【図面の簡単な説明】
【００７２】
【図１】図１は，本発明の実施の一形態のサブフィールドコーディング回路が搭載されるプラズマ表示装置の構成を示すブロック図である。
【図２Ａ】図２Ａは，実施の第１形態のサブフィールドコーディング回路を示すブロック図である。
【図２Ｂ】図２Ｂは，実施の第１形態のサブフィールドコーディング回路を示すブロック図である。
【図３】図３は，実施の第１形態のサブフィールドコーディング回路のメモリセルアレイの構成を示す回路図である。
【図４Ａ】図４Ａは，実施の第２形態のサブフィールドコーディング回路を示すブロック図である。
【図４Ｂ】図４Ｂは，実施の第２形態のサブフィールドコーディング回路を示すブロック図である。
【図５】図５は，実施の第２形態のサブフィールドコーディング回路のメモリセルアレイの構成を示す回路図である。
【図６】図６は，実施の第３形態のサブフィールドコーディング回路のメモリセルアレイの構成を示す回路図である。
【符号の説明】
【００７３】
１：信号処理ＬＳＩ
２：フレームメモリ
３：表示モジュール
４：プラズマディスプレイパネル
５：入力映像信号
６：データ信号
１１：ビデオ信号処理部
１２：フレームメモリ制御部
１３：シリアル／パラレル変換部
１４：データドライバ
１５：走査ドライバ
１６：高圧パルス発生回路
１７：電力回収回路
２１：ＲＧＢ映像データ
２１ａ：Ｒ階調データ
２１ｂ：Ｇ階調データ
２１ｃ：Ｂ階調データ
２２ａ：Ｒサブフィールドデータ
２２ｂ：Ｇサブフィールドデータ
２２ｃ：Ｂサブフィールドデータ
２３：フレームデータ
３０：サブフィールドコーディング回路
３１，１３１，２３１：メモリセルアレイ
３２ａ：アドレスデコーダ
３２ｂ：アドレスデコーダ
３２ｃ：アドレスデコーダ
３３：読み出しポート
３４：書き込みデコーダ
３５：書き込みポート
４１：単位回路
４２ａ：Ｒアドレス線
４２ｂ：Ｇアドレス線
４２ｃ：Ｂアドレス線
４３ａ：Ｒデータ線
４３ｂ：Ｇデータ線
４３ｃ：Ｂデータ線
４４ａ：Ｒ相補データ線
４４ｂ：Ｇ相補データ線
４４ｃ：Ｂ相補データ線
４５：書き込みアドレス線
４６：書き込みデータ線
４７：相補書き込みデータ線
５１：メモリセル
５１ａ，５１ｂ：インバータ
５２ａ，５３ａ：Ｒ読み出しトランジスタ
５２ｂ，５３ｂ：Ｇ読み出しトランジスタ
５２ｃ，５３ｃ：Ｂ読み出しトランジスタ
５４，５５：書き込みトランジスタ
【図１】
2005300565.tif 000003
【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６】
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