(57)【要約】【課題】高誘電率絶縁膜を用いる半導体装置において、高温熱処理によるゲート絶縁膜の信頼性劣化を防止し、ゲート電極の抵抗を低くする。【解決手段】高誘電率絶縁膜をゲート絶縁膜に用いる半導体装置において、高温熱処理を必要とする拡散層１２を先に形成し、その後ゲート絶縁膜１５を形成する。さらに、凹型に形成したゲート絶縁膜１５の内面を覆うように、図示しないバッファーの多結晶シリコン膜を形成後に金属膜１７を形成し、熱処理により反応させて金属珪化膜１６ａを形成する。以上のように形成することにより、ゲート絶縁膜１５の信頼性劣化を防止する。また、金属珪化膜１６ａの内面に金属膜１７が残るように形成することにより、ゲート電極を低抵抗化する。【選択図】      図１５
2005019885.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の主面に形成した、溝を有する絶縁膜と、
前記絶縁膜の溝の少なくとも底面に且つ前記半導体基板の表面と接するように形成したゲート絶縁膜と、
前記ゲート絶縁膜上に形成したゲート電極とを備えた半導体装置において、
前記ゲート電極が金属珪化膜で構成されていることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の主面に形成した、溝を有する絶縁膜と、
前記絶縁膜の溝の少なくとも底面に且つ前記半導体基板の表面と接するように形成したゲート絶縁膜と、
前記ゲート絶縁膜上に形成したゲート電極とを備えた半導体装置において、
前記ゲート電極が前記ゲート絶縁膜に接する金属珪化膜と、この金属珪化膜に接し前記金属珪化膜に含まれる金属と同じ金属とで構成されていることを特徴とする半導体装置。
【請求項３】
半導体基板主面にダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート絶縁膜の上にダミーゲートを形成する工程と、
前記ダミーゲートを覆うように、半導体基板主面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨して前記ダミーゲートの上面を露出させる工程と、
前記ダミーゲートおよび前記ダミーゲート絶縁膜を選択的に除去してゲート溝を形成する工程と、
前記ゲート溝の少なくとも底面に且つ前記半導体基板の表面と接するようにゲート絶縁膜を形成する工程と、
前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面にシリコン膜を形成する工程と、
前記溝状に形成したシリコン膜の内面に金属膜を埋め込む工程と、
前記溝状に形成したシリコン膜と前記金属膜を熱処理により反応させて、全て金属珪化膜にする工程と、
前記ゲート溝の外部に形成した前記金属膜および前記金属珪化膜を除去することによりゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板主面にダミーゲート絶縁膜を形成する工程と、
前記ダミーゲート絶縁膜の上にダミーゲートを形成する工程と、
前記ダミーゲートを覆うように、半導体基板主面上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を研磨して前記ダミーゲートの上面を露出させる工程と、
前記ダミーゲートおよび前記ダミーゲート絶縁膜を選択的に除去してゲート溝を形成する工程と、
前記ゲート溝の少なくとも底面に且つ前記半導体基板の表面と接するようにゲート絶縁膜を形成する工程と、
前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面にシリコン膜を溝状に形成する工程と、
前記溝状に形成したシリコン膜の内面に金属膜を埋め込む工程と、
前記溝状に形成したシリコン膜と前記金属膜を熱処理により反応させて、前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面に、溝状に金属珪化膜を形成し、前記溝状に形成した金属珪化膜の内面に前記金属膜が残るようにする工程と、
前記ゲート溝の外部に形成した前記金属膜および前記金属珪化膜を除去することによりゲート電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特に高誘電率絶縁膜を用いた半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの高集積化に伴い、構成するＭＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴと称する）の微細化が急速に進み、ゲート絶縁膜の膜厚はシリコン酸化膜に換算して２ｎｍを下回るほどに薄膜化が進行している。
【０００３】
ゲート絶縁膜としては、現在ＳｉＯ２またはそれにＮを添加したＳｉＯＮなどが用いられており、将来的には、より高い比誘電率をもつＨｆ、Ｚｒの酸化物およびそれにＳｉ、Ｎ、Ａｌなどを添加した高誘電率絶縁膜を用いる検討が精力的に行われている。
【０００４】
これらの高誘電率絶縁膜をゲート絶縁膜として用いる場合、これまで用いられてきた多結晶シリコンのゲート電極では、ゲート電極の空乏化によりゲート容量が低下することが問題になっている。ゲート容量の低下は、シリコン酸化膜の膜厚に換算すると約０．５ｎｍの膜厚が増加することに相当し、トランジスタの特性劣化につながる。
【０００５】
そこで、ゲート電極の空乏化を回避するため、ゲート電極を多結晶シリコンから空乏化の無い金属に置き換える検討が行われている。しかしながら、金属はシリコン酸化膜や高誘電体膜と反応しやすいので、高温熱処理を必要とする拡散層の形成後にゲート電極を形成する方法が提案されている（非特許文献１参照）。
【０００６】
ゲート電極の金属の堆積方法としては、大別してスパッタリング法などの物理的気相成長法（ＰＶＤ）と化学的気相成長法（ＣＶＤ）が挙げられるが、非常に薄い絶縁膜上に金属電極を直接堆積する場合には、いずれの方法も問題がある。
【０００７】
金属をＰＶＤ法により形成する場合、運動エネルギーの大きい金属粒子や荷電した金属粒子が直接絶縁膜表面に衝突するため、金属と絶縁膜界面や絶縁膜内に欠陥が発生する可能性がある。
【０００８】
また、金属をＣＶＤ法により形成する場合は、原料中にＦやＣｌなどのハロゲンや有機物が含まれる。高誘電率絶縁膜は、ハロゲンを含む雰囲気中でエッチングされやすいため、ゲート電極形成時にゲート絶縁膜がエッチングされてしまう可能性がある。
また、堆積された金属中にはハロゲンやＣ（炭素）が含まれ、後の熱工程で絶縁膜中に拡散し、欠陥を生じさせる可能性がある。
【０００９】
これらの問題を解決する方法として、多結晶シリコンの全体を金属との熱反応を用いて金属珪化物（シリサイド）に置き換える方法が提案されている（非特許文献２参照）。
【００１０】
【非特許文献１】
Ａ．  Ｙａｇｉｓｈｉｔａ  ｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．  （１９９８），  ｐｐ．７８５−７８８など
【非特許文献２】
Ｚ．Ｋｒｉｖｏｋａｐｉｃ  ｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．  （２００２），  ｐｐ．２７５−２７８など
【００１１】
図１６〜２３は、ゲート電極および拡散層にシリサイドを形成する従来の半導体装置の製造方法を、半導体装置の断面図により、順を追って説明する工程説明図である。通常は同一基板上にＮＭＯＳとＰＭＯＳを形成するが、構造が同一であるので、ＮＭＯＳの断面のみを示す。
【００１２】
まず、図１６に示すように、シリコンを主体とする半導体基板２０１中にＳＴＩ２０２およびＰ型ウェル２０３を形成する。
【００１３】
次に、図１７に示すように、半導体基板２０１表面に、ＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘまたはそれらに窒素を添加した膜からなるゲート絶縁膜２０４および多結晶シリコン膜２０５を形成する。
【００１４】
次に、図１８に示すように、リソグラフィによりレジストパターン２０７を形成し、これをマスクとしてドライエッチングによりゲート電極２０６を形成する。
【００１５】
次に、図１９に示すように、ゲート電極２０６をマスクとしてＮ型の低濃度拡散層領域（以下、エクステンションと称する）２０８およびＰ型のポケットイオン注入領域（以下、Ｈａｌｏと称する）２０９を形成する。
【００１６】
次に、図２０に示すように、ＬＰＣＶＤおよびドライエッチングにより、ゲート側壁２１０を形成する。
【００１７】
次に、図２１に示すように、ゲート電極２０６およびゲート側壁２１０をマスクとして、イオン注入によりＮ型ソース／ドレイン２１１を形成する。
【００１８】
次に、図２２に示すように、Ｎ型ソース／ドレイン２１１およびゲート電極２０６の表面の自然酸化膜を除去し、シリサイドを形成するための金属２１２を堆積する。
【００１９】
次に、図２３に示すように、窒素雰囲気中でアニールを行い、金属２１２（図２２参照）とシリコンを反応させ、未反応の金属を除去してＮ型ソース／ドレイン２１１の表層部をシリサイド化してシリサイド層２１３を形成するとともに、ゲート電極２０６（図２２参照）全体を完全にシリサイド化してシリサイド化ゲート電極２１４を形成する。
【００２０】
この後、通常の技術を用いて、ゲート電極２１４の上に層間絶縁膜、コンタクト、および配線を形成する。これらの工程はこの分野で既知であるので説明は省略する。
【００２１】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置において、Ｈｆ、Ｚｒの酸化物、およびそれらの酸化物にＳｉ、Ｎ、Ａｌなどを添加した高誘電率絶縁膜をゲート絶縁膜として用い、ゲート絶縁膜を形成後に拡散層を形成すると、拡散層形成のための高温熱処理により、ゲート絶縁膜のリークが増大し、ゲート絶縁膜の信頼性劣化を招くという問題があった。
【００２２】
本発明は、上記従来の課題を解決するためになされたもので、高誘電率絶縁膜をゲート絶縁膜に用いた半導体装置において、拡散層形成のための高温熱処理によりゲート絶縁膜の信頼性劣化が起こらないようにすることを目的とする。また、ゲート電極の抵抗を下げて、集積回路のＲＣ遅延が起こりにくくなるようにすることも目的とする。
【００２３】
【課題を解決するための手段】
本発明は、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置の製造方法において、高温熱処理を必要とする拡散層を先に形成し、その後ゲート絶縁膜として高誘電率絶縁膜を形成し、高誘電率絶縁膜を覆うように多結晶シリコン膜を形成し、これをバッファー膜として金属を形成し、多結晶シリコン膜をシリサイド化させるようにした。このように形成することにより、ゲート絶縁膜の信頼性劣化を防止することができる。
また、ゲート電極を金属珪化膜と金属からなる膜により形成することにより、ゲート電極の低抵抗化を実現し、集積回路のＲＣ遅延が起こらない半導体装置およびその製造方法を提供することができる。
【００２４】
すなわち、本発明の半導体装置は、半導体基板と、前記半導体基板の主面に形成した、溝を有する絶縁膜と、前記絶縁膜の溝の少なくとも底面に且つ前記半導体基板の表面と接するように形成したゲート絶縁膜と、前記ゲート絶縁膜上に形成したゲート電極とを備えた半導体装置において、前記ゲート電極が、金属珪化膜、または、前記ゲート電極が前記ゲート絶縁膜に接する金属珪化膜と、この金属珪化膜に接し前記金属珪化膜に含まれる金属と同じ金属とで構成されていることを特徴とする。
【００２５】
また、本発明の半導体装置の製造方法は、半導体基板主面にダミーゲート絶縁膜を形成する工程と、前記ダミーゲート絶縁膜の上にダミーゲートを形成する工程と、前記ダミーゲートを覆うように、半導体基板主面上に層間絶縁膜を形成する工程と、前記層間絶縁膜を研磨して前記ダミーゲートの上面を露出させる工程と、前記ダミーゲートおよび前記ダミーゲート絶縁膜を選択的に除去してゲート溝を形成する工程と、前記ゲート溝の少なくとも底面に且つ前記半導体基板の表面と接するようにゲート絶縁膜を形成する工程と、前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面にシリコン膜を溝状に形成する工程と、前記溝状に形成したシリコン膜の内面に金属膜を埋め込む工程と、前記溝状に形成したシリコン膜と前記金属膜を熱処理により反応させて、全て金属珪化膜にするか、あるいは、前記溝状に形成したシリコン膜と前記金属膜を熱処理により反応させて、前記ゲート溝および前記ゲート絶縁膜により形成した溝の内面に、溝状に金属珪化膜を形成し、前記溝状に形成した金属珪化膜の内面に前記金属膜が残るようにする工程と、前記ゲート溝の外部に形成した前記金属膜および前記金属珪化膜を除去することにより、ゲート電極を形成する工程とを備えたことを特徴とする。
本発明のその他の半導体装置あるいはその他の製造方法については、以下において詳細に説明する。
【００２６】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
実施の形態１．
図１〜１２は、本発明実施の形態１による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。一般に半導体装置の製造において、シリコン基板にＰ型不純物を含んだＰ型シリコン基板または、シリコン基板にＮ型不純物を含んだＮ型シリコン基板が用いられるが、ここではＰ型シリコン基板を使用した例を示す。
【００２７】
通常、同一基板上にＮＭＯＳおよびＰＭＯＳを形成するが、断面構造は同一であるので、ここではＮＭＯＳの断面のみを示す。
【００２８】
図１は、浅い溝型ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ、以下ＳＴＩと称する）法によりＳＴＩを形成後、ＮＭＯＳ領域にＰ型ウェルを形成した後の工程を示す断面図である。Ｐ型シリコン基板１にＳＴＩ２を形成し、Ｎ型チャネルＭＯＳトランジスタを形成する領域（以下、ＮＭＯＳ領域と称する）３にＰ型ウェル４を形成する。
【００２９】
次に、図２に示すように、Ｐ型シリコン基板１の表面に、ＳｉＯ２またはＳｉＯ２に窒素を添加した膜からなるダミーゲート絶縁膜５を縦型拡散炉により５ｎｍ程度の膜厚で形成する。次に、ダミーゲート絶縁膜５の上に、多結晶シリコン膜からなるダミーゲート膜６をＬＰＣＶＤにより１５０ｎｍから２００ｎｍ程度の膜厚で形成する。
【００３０】
このとき、ダミーゲート膜６は、後の工程で形成する層間絶縁膜やゲート側壁に対するエッチング選択比が大きい材料であることが好ましく、アモルファスシリコン等を用いても良い。
【００３１】
次に、図３に示すように、リソグラフィにより、ゲートを形成する位置７にレジストパターン８を形成し、これをマスクとして異方性エッチングを行う。エッチング後、ゲートを形成する位置７にダミーゲート６ａを形成する。このとき、ダミーゲート６ａの幅６ｂは、１００ｎｍ程度となっている。
【００３２】
次に、図４に示すように、リソグラフィによりＮＭＯＳ領域３以外の位置に図示しないレジストパターンを形成し、このレジストパターンおよびダミーゲート６ａをマスクとして、ＮＭＯＳのエクステンションおよびＮＭＯＳのＨａｌｏ形成のためのイオン注入を行う。
【００３３】
ＮＭＯＳのエクステンション形成のイオン注入は、ヒ素を加速電圧５〜１０ｋｅＶ程度、ドーズ量５〜６×１０１４ｃｍ−２程度の条件で行う。また、ＮＭＯＳのＨａｌｏ形成のイオン注入は、ボロンを加速電圧１０ｋｅＶ程度、ドーズ量６〜８×１０１３ｃｍ−２程度、注入角度３０°程度の条件で行い、ＮＭＯＳ領域３にＮＭＯＳのエクステンション９、ＮＭＯＳのＨａｌｏ１０を形成する。
【００３４】
次に、図５に示すように、シリコン窒化膜をＬＰＣＶＤにより３０〜５０ｎｍ程度の膜厚で形成し、さらに異方性エッチングを行うことにより、ダミーゲート６ａの側面に側壁１１を形成する。
【００３５】
次に、図６に示すように、リソグラフィによりＮＭＯＳ領域３以外の位置に図示しないレジストパターンを形成し、このレジストパターンと、ダミーゲート６ａおよび側壁１１をマスクとしてイオン注入を行い、ＮＭＯＳ領域３にＮＭＯＳのソース／ドレイン１２を形成する。
【００３６】
Ｎｃｈソース／ドレインのイオン注入は、ヒ素を加速電圧５０〜６０ｋｅＶ程度、ドーズ量３〜６×１０１５ｃｍ−２程度の条件で行い、ＮＭＯＳ領域３にＮＭＯＳのソース／ドレイン１２を形成する。
【００３７】
次に、Ｐ型シリコン基板１に対して、ランプアニールにより１０００℃で３秒、急速加熱処理を行う。この処理により、ＮＭＯＳ領域３のエクステンション９、ＮＭＯＳのＨａｌｏ１０、ＮＭＯＳのソース／ドレイン１２が活性化される。
【００３８】
次に、図７に示すように、Ｐ型シリコン基板１の主面に、ダミーゲート６ａ、ＳＴＩ２、側壁１１の上に、すなわち全面を覆うように層間絶縁膜１３を形成する。このとき、層間絶縁膜１３の膜厚は、ダミーゲート６ａの膜厚よりも厚くなるように形成する。
【００３９】
次に、図８に示すように、層間絶縁膜１３をＣＭＰにより研磨し、ダミーゲート６ａの上面を露出させる。
【００４０】
次に、図９に示すように、ダミーゲート６ａおよびダミーゲート絶縁膜５ａ（図８参照）を層間絶縁膜１３と側壁１１、およびＰ型シリコン基板１に対して選択的にエッチングし、凹型形状のゲート溝１４を形成する。このとき、ゲート溝１４の底部にはＰ型シリコン基板１が露出している。
また、前述のように、ダミーゲート６ａの幅６ｂが１００ｎｍ程度であった（図３参照）ため、ゲート溝１４の幅１４ａは、１００ｎｍ程度となっている。
【００４１】
次に、図１０に示すように、凹型形状のゲート溝１４（図９参照）の内面を被覆するように、ゲート絶縁膜１５をＣＶＤにより３〜５ｎｍ程度の膜厚で形成する。このとき、前述のようにゲート溝１４の幅１４ａは１００ｎｍ程度（図９参照）であり、ゲート絶縁膜１５の膜厚よりも十分に大きいため、ゲート絶縁膜１５は、ゲート溝１４の内面に９０ｎｍ程度の凹型形状の溝を形成している。
【００４２】
ゲート絶縁膜の材料としては、ハフニウム酸化膜またはジルコニウム酸化膜、あるいはこれらの酸化膜にシリコン、窒素、アルミニウムなどを添加した膜、あるいはシリコン酸化膜に窒素を添加した膜などを用いる。ゲート絶縁膜の膜厚としては、ゲート長１００ｎｍ程度のＭＯＳＦＥＴを製造するためには、シリコン酸化膜厚に換算した実効膜厚が２ｎｍ以下であることが好ましい。
【００４３】
なお、ゲート絶縁膜をＣＶＤにより形成する工程に置き換えて、ゲート溝の底部に露出したＰ型シリコン基板１を急速加熱処理、あるいは、Ｏ３、Ｏ、またはＮのラジカル、プラズマのような活性種の低温処理により酸化あるいは窒化し、ゲート絶縁膜を形成するようにしても良い。
【００４４】
次に、ゲート溝１４の内面に形成した凹型形状のゲート絶縁膜１５の内面に、多結晶シリコン膜１６をＬＰＣＶＤにより、例えば、３０ｎｍ以上の膜厚で形成する。ここで、前述のように、ゲート絶縁膜は９０ｎｍ程度の凹型形状の溝を形成しているので、多結晶シリコン膜１６は、３０ｎｍ以下の幅の溝を形成している。
シリコン膜１６の膜厚は、シリサイド化による体積膨張の後、溝全体がシリサイドで充填される厚さであれば良い。また、多結晶シリコン膜１６により凹型形状の溝が完全に埋め込まれるようにしても良い。
【００４５】
このとき、ゲート絶縁膜１５の内面に形成した多結晶シリコン膜１６は、次工程で形成する金属膜とゲート絶縁膜との間のバッファー膜となっている。ここで、ゲート絶縁膜と金属膜との間のバッファー膜は、以下の理由により必要であると考えられる。
【００４６】
一般に金属膜を埋め込む工程においては、スパッタ法またはＣＶＤ法が用いられる。スパッタ法を用いる場合、運動エネルギーの大きい金属粒子や荷電した金属粒子が直接ゲート絶縁膜表面に衝突するため、ゲート絶縁膜内、あるいはゲート絶縁膜と金属膜の界面に欠陥を発生させ、ゲート絶縁膜の信頼性を低下させてしまう。
【００４７】
また、金属膜の形成にＣＶＤ法を用いる場合は、原料にＦやＣｌなどのハロゲンや有機物が含まれるが、例えばハフニウム酸化膜、ジルコニウム酸化膜などの高誘電率絶縁膜がゲート絶縁膜として用いられると、これらの膜が金属膜形成中にエッチングされる可能性がある。また、さらにその後の工程の熱処理においてハロゲンや有機物が金属膜からゲート絶縁膜中に拡散し、ゲート絶縁膜に欠陥を生じさせるので、ゲート絶縁膜の信頼性低下につながる。
【００４８】
一方、多結晶シリコン膜のＣＶＤにおいては、ＳｉＨ４、Ｓｉ２Ｈ６などの、ハロゲンや炭素を含まない原料を用いることができるので、ゲート絶縁膜を形成後、金属膜に対するバッファー膜として多結晶シリコン膜を形成することで、ゲート絶縁膜の信頼性劣化を回避できると考えられる。
【００４９】
次に、多結晶シリコン膜１６上に金属膜１７を形成するが、金属膜１７を形成する前には、多結晶シリコン膜１６との反応性を考慮して適宜、自然酸化膜除去のための洗浄処理を行う。例えば１％程度に希釈した弗酸水溶液にて、６０秒程度の処理を行う。
【００５０】
次に、多結晶シリコン膜１６により形成した溝の内面に埋め込むように、スパッタ法により金属膜１７を形成する。
【００５１】
ここで、金属膜１７の種類は、シリサイドの仕事関数などを考慮して決定しなければならない。ＮＭＯＳではＮ型ポリシリコンの仕事関数に近いものを採用するのが良く、ＰＭＯＳではＰ型ポリシリコンの仕事関数に近いものを採用するのが良い。
【００５２】
Ｎ型ポリシリコンの仕事関数に近いシリサイドを形成する金属としては、ＩＶａ属の元素すなわちＴｉ、Ｚｒ、Ｈｆ、およびＶａ属の元素すなわちＶ、Ｎｂ、Ｔａ、およびＶＩａ属の元素Ｃｒ、Ｍｏ、Ｗなどが挙げられる。
【００５３】
また、Ｐ型ポリシリコンの仕事関数に近いシリサイドを形成する金属としては、ＶＩＩＩ属の元素、すなわちＮｉ、Ｐｄ、Ｐｔ、Ｃｏ、Ｒｕなどが挙げられる。
【００５４】
次に、図１１に示すように、４５０℃程度の窒素雰囲気中で３０秒間、ランプアニールによる急速加熱処理を行い、多結晶シリコン膜１６の全部と金属膜１７とを反応させ、シリサイド膜（金属珪化膜）１６ａを形成する。
このとき、多結晶シリコン膜１６によって形成した溝の内部に埋め込まれていた金属膜１７は、シリサイドにより全て消費されており、溝の内部に金属膜１７は残っていない。
【００５５】
ここで、従来の技術においては、シリサイド形成後、ゲート上および拡散層上の以外の箇所には、シリコンが露出していないので、シリサイド化していない未反応の金属がそのまま残っている。これを残したままにするとゲート電極と拡散層がショートしてしまうので、従来の技術においては、シリサイド形成後に未反応の金属を選択エッチングする必要がある。
しかし、この実施の形態においては、後述するゲート溝の外部に形成した金属を除去する工程において、未反応の金属を除去することができる（ゲート形成の工程と兼ねることが可能である）ので、未反応の金属を選択エッチングする工程を省略することができる。
【００５６】
アニールの雰囲気は、金属が酸化されやすいものであれば、Ａｒなどの不活性ガスやＨ２などの還元性ガス、Ｎ２などの非酸化性ガスであることが望ましく、適宜これらの混合雰囲気を用いても良い。
【００５７】
アニールの温度および時間は、多結晶シリコン膜１６の全てと、金属膜１７が完全に反応するのに十分なものであることが必要である。
【００５８】
次に、図１２に示すように、ゲート溝１４（図９参照）の外部に形成した金属膜１７、シリサイド膜１６ａ、ゲート絶縁膜１５（図１１参照）をＣＭＰなどにより除去することにより、ゲート電極１８を形成する。なお、ここでゲート絶縁膜１５は、後に行うコンタクト形成工程に支障がなければ、ゲート溝１４（図９参照）の外部に残っていても良い。
ここで、前述したように従来の技術においては、シリサイドを形成後に未反応の金属を選択エッチングする必要があった。しかし、この実施の形態においては、この工程においてゲート溝の外部に形成した未反応の金属を除去することができるので、シリサイド除去後の未反応の金属を選択エッチングする工程を省略することができる。
【００５９】
この後、図示しないが、通常の技術を用いて、ゲート電極１８および層間絶縁膜１３の上に第２の層間絶縁膜を形成し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知であるので、説明は省略する。
【００６０】
以上述べたように、この実施の形態では、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置の製造方法において、高温熱処理を必要とする拡散層を先に形成し、その後層間絶縁膜の中で、少なくとも半導体基板の表面と接するようにゲート絶縁膜を形成し、ゲート溝およびゲート絶縁膜で形成する溝の内面に凹型形状の多結晶シリコン膜を形成し、さらにその内面に金属膜を埋め込み、多結晶シリコン膜と金属を反応させて、ゲート溝およびゲート絶縁膜で形成する溝の内面を金属珪化膜で埋め込むように形成した。
このように、高温熱処理を必要とする拡散層をゲート絶縁膜よりも先に形成することにより、拡散層形成時の高温熱処理によるゲート絶縁膜の信頼性劣化を防止することができる。
【００６１】
また、金属膜を形成する前に、高誘電率絶縁膜を覆うように多結晶シリコン膜を形成するようにした。
多結晶シリコン膜のＣＶＤでは、ＳｉＨ４、Ｓｉ２Ｈ６などの、ハロゲンやＣ（炭素）を含まない原料を用いることができるので、金属膜をＣＶＤにより形成する場合には、金属のＣＶＤに原料として含まれるＦやＣｌなどのハロゲンや有機物により高誘電率絶縁膜が金属膜形成時にエッチングされるのを防ぐことができる。また、その後の熱処理で金属膜に含まれるハロゲンや有機物がゲート絶縁膜に拡散するのを防ぐことができるので、ゲート絶縁膜の信頼性劣化を防止することができる。
また、金属膜をＰＶＤにより形成する場合には、ゲート絶縁膜上に多結晶シリコン膜を形成しているので、ゲート絶縁膜に対する物理的ダメージが抑えられ、ゲート膜の信頼性劣化を防止することができる。
【００６２】
なお、従来の技術においては、シリサイド形成後に未反応の金属を除去する必要があった。しかし、この実施の形態によれば、ゲート溝の外部に形成した金属を除去する工程において未反応の金属を除去することができるので、シリサイド形成後に未反応の金属を選択エッチングする工程を省略することができる。
【００６３】
また、この実施の形態によれば、Ｐ型シリコン基板の主面に層間絶縁膜を形成し、この層間絶縁膜の中で、少なくともＰ型シリコン基板の表面と接するようにゲート絶縁膜を形成し、ゲート溝およびゲート絶縁膜で形成する溝の内面に、金属珪化膜からなるゲート電極を埋め込んだ構造の半導体装置を得ることが出来る。
これによれば、金属珪化膜からなるゲート電極を有し、高誘電率ゲート絶縁膜の信頼性劣化を防止した半導体装置を得ることが出来る。
【００６４】
以上から、この実施の形態によれば、ゲート絶縁膜耐圧や、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）特性など、ゲート絶縁膜の高信頼性を維持することが可能な半導体装置およびその製造方法を得ることができる。
【００６５】
実施の形態２．
図１３〜１５は、本発明実施の形態２による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。なお、実施の形態１における図１〜図９の工程は、本実施の形態２でも同様であるので援用する。
一般に半導体装置の製造において、シリコン基板にＰ型不純物を含んだＰ型シリコン基板または、シリコン基板にＮ型不純物を含んだＮ型シリコン基板が用いられるが、ここではＰ型シリコン基板を使用した例を示す。
この実施の形態２において、まず実施の形態１で示した工程と同一の工程（図１〜図９までの工程）により、ＳＴＩを形成し、ダミーゲートおよびダミーゲート絶縁膜を除去してゲート溝を形成する。
【００６６】
その後、図１３に示すように、凹型形状のゲート溝１４（図９参照）の内面を被覆するように、ゲート絶縁膜１５をＣＶＤにより３〜５ｎｍ程度の膜厚で形成し、さらに、ゲート溝１４（図９参照）の内面に形成した凹型形状のゲート絶縁膜１５の内面に、多結晶シリコン膜１６をＬＰＣＶＤにより１ｎｍ程度の膜厚で形成する。
【００６７】
なお、実施の形態１でも述べたように、ゲート絶縁膜をＣＶＤにより形成する工程に置き換えて、ゲート溝の底部に露出したＰ型シリコン基板１を急速加熱処理、あるいは、Ｏ３、Ｏ、またはＮのラジカル、プラズマのような活性種の低温処理により酸化あるいは窒化し、ゲート絶縁膜を形成するようにしても良い。
【００６８】
このとき、ゲート溝１４の幅１４ａが１００ｎｍ程度であった（図９参照）ので、多結晶シリコン膜１６は、９０ｎｍ程度の幅の溝を形成している。
【００６９】
次に、実施の形態１と同様に、多結晶シリコン膜１６の自然酸化膜除去のための洗浄処理、例えば１％程度に希釈した弗酸水溶液にて、６０秒程度の処理を適宜行う。
次に、多結晶シリコン膜１６により形成した凹型形状の溝の内部に、スパッタ法により金属膜１７を形成する。
【００７０】
次に、図１４に示すように、実施の形態１と同様の条件で急速加熱処理を行い、シリコン膜１６の全部と金属膜１７とを反応させ、シリサイド膜１６ａを形成する。このとき、多結晶シリコン膜１６（図１３参照）は全てシリサイド化されているが、実施の形態１と比較して、形成した多結晶シリコン膜１６の膜厚が薄いため、溝の内部には、金属膜１７が残っている。
【００７１】
次に、図１５に示すように、ゲート溝の外部に形成した金属膜１７、シリサイド膜１６ａ、ゲート絶縁膜１５をＣＭＰなどにより除去することにより、ゲート電極１８を形成する。
【００７２】
この後、図示しないが、実施の形態１と同様、通常の技術を用いて、ゲート電極１８および層間絶縁膜１３の上に第２の層間絶縁膜を形成し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知であるので、説明は省略する。
【００７３】
以上述べたように、この実施の形態では、高誘電率絶縁膜をゲート絶縁膜として用いる半導体装置の製造方法において、高温熱処理を必要とする拡散層を先に形成し、その後層間絶縁膜の中で、少なくとも半導体基板の表面と接するようにゲート絶縁膜を形成し、ゲート溝およびゲート絶縁膜で形成する溝の内面に凹型形状の多結晶シリコン膜を形成し、さらにその内面に金属膜を埋め込み、多結晶シリコン膜と金属を反応させて、ゲート溝およびゲート絶縁膜で形成する溝の内面を金属珪化膜で埋め込み、その内面に金属珪化膜に含まれる金属と同一の金属を埋め込むように形成した。
このように、高温熱処理を必要とする拡散層をゲート絶縁膜よりも先に形成することにより、拡散層形成時の高温熱処理によるゲート絶縁膜の信頼性劣化を防止することができる。
【００７４】
また、金属膜を形成する前に、高誘電率絶縁膜を覆うように多結晶シリコン膜を形成するようにした。
多結晶シリコン膜のＣＶＤでは、ＳｉＨ４、Ｓｉ２Ｈ６などの、ハロゲンやＣ（炭素）を含まない原料を用いることができるので、金属膜をＣＶＤにより形成する場合には、金属のＣＶＤに原料として含まれるＦやＣｌなどのハロゲンや有機物により高誘電率絶縁膜が金属膜形成時にエッチングされるのを防ぐことができる。また、その後の熱処理で金属膜に含まれるハロゲンや有機物がゲート絶縁膜に拡散するのを防ぐことができるので、ゲート絶縁膜の信頼性劣化を防止することができる。
また、金属膜をＰＶＤにより形成する場合には、ゲート絶縁膜上に多結晶シリコン膜を形成しているので、ゲート絶縁膜に対する物理的ダメージが抑えられ、ゲート膜の信頼性劣化を防止することができる。
【００７５】
なお、従来の技術においては、シリサイド形成後に未反応の金属を除去する必要があった。しかし、この実施の形態によれば、ゲート溝の外部に形成した金属を除去する工程において未反応の金属を除去することができるので、シリサイド形成後に未反応の金属を選択エッチングする工程を省略することができる。
【００７６】
また、この実施の形態によれば、Ｐ型シリコン基板の主面に層間絶縁膜を形成し、この層間絶縁膜の中で、少なくともＰ型シリコン基板の表面と接するようにゲート絶縁膜を形成し、ゲート溝およびゲート絶縁膜で形成する溝の内面に、金属珪化膜と、この金属珪化膜に接し前記金属珪化膜に含まれる金属と同じ金属からなるゲート電極を埋め込んだ構造の半導体装置を得ることが出来る。
これによれば、ゲート絶縁膜に接する金属珪化膜および、前記金属珪化膜に接し金属珪化膜に含まれる金属と同じ金属からなるゲート電極を有し、高誘電率ゲート絶縁膜の信頼性劣化を防止した半導体装置を得ることが出来る。
【００７７】
以上から、この実施の形態によれば、ゲート絶縁膜耐圧や、ＴＤＤＢ特性など、ゲート絶縁膜の高信頼性を維持することが可能な半導体装置およびその製造方法を得ることができる。
さらに、この実施の形態のゲート電極は、溝状の金属珪化膜と、さらにその内側に金属が埋め込まれた構造になっているので、実施の形態１の効果に加えて、ゲート電極の抵抗を下げることができる。従って、ゲート電極の抵抗が低く、ＲＣ遅延の小さい集積回路を実現できる半導体装置およびその製造方法を得ることができる。
【００７８】
【発明の効果】
以上説明したように、本発明による半導体装置およびその製造方法によれば、ゲート絶縁膜の高信頼性を維持し、ＲＣ遅延の小さい集積回路集積回路を実現できる良好な半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図２】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図３】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図４】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図５】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図６】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図７】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図８】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図９】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１０】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１１】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１２】本発明の実施形態１の半導体装置の製造方法を示す断面図。
【図１３】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図１４】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図１５】本発明の実施形態２の半導体装置の製造方法を示す断面図。
【図１６】従来の半導体装置の製造方法を示す断面図。
【図１７】従来の半導体装置の製造方法を示す断面図。
【図１８】従来の半導体装置の製造方法を示す断面図。
【図１９】従来の半導体装置の製造方法を示す断面図。
【図２０】従来の半導体装置の製造方法を示す断面図。
【図２１】従来の半導体装置の製造方法を示す断面図。
【図２２】従来の半導体装置の製造方法を示す断面図。
【図２３】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
１  Ｐ型シリコン基板、  ２  ＳＴＩ、  ３  ＮＭＯＳ領域、  ４  Ｐ型ウェル、  ５  ダミーゲート絶縁膜、  ６  ダミーゲート膜、  ６ａ  ダミーゲート、  ９  ＮＭＯＳのエクステンション、  １０  ＮＭＯＳのＨａｌｏ、  １１  側壁、  １２  ＮＭＯＳのソース／ドレイン、  １３  層間絶縁膜、  １４  ゲート溝、  １５  ゲート絶縁膜、  １６  多結晶シリコン膜、  １６ａ  シリサイド膜（金属珪化膜）、  １７  金属膜、  １８  ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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