(57)【要約】【課題】  閾値電圧（Ｖth）への影響を小さく抑えるもボディ−ドレイン間リークを低減し、スタンバイ電力を低下させて信頼性の高い半導体装置を実現する。【解決手段】  エクステンション領域を形成するに際して、不純物としてリン（Ｐ+）よりも低拡散性のｎ型不純物、ここでは砒素（Ａｓ+）を用い、通常の高いドーズ量（高濃度）で低い加速エネルギーによるイオン注入に加え、低いドーズ量で高い加速エネルギーによるイオン注入を行う。【選択図】  図１
2005136000.tif 000002
【特許請求の範囲】
【請求項１】
半導体領域上にゲートをパターン形成する工程と、
前記ゲートをマスクとして、前記半導体領域の表層にリンよりも低拡散性のｎ型不純物を導入し、第１の接合を形成する工程と、
少なくとも前記ゲートをマスクとして、前記半導体領域の表層にｎ型不純物を導入し、前記第１の接合よりも深く、前記第１の接合の前記ゲートの下方に存する部分を残して前記第１の接合と重なる第２の接合を形成する工程と
を含み、
前記第１の接合を形成する工程は、少なくとも、第１の加速エネルギー及び第１のドーズ量で行う第１のイオン注入と、前記第１の加速エネルギーよりも高い第２の加速エネルギー及び前記第１のドーズ量よりも低い第２のドーズ量で行う第２のイオン注入とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記第１の接合を形成する工程においては、前記低拡散性のｎ型不純物として砒素を用いることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１の接合を形成する工程は、前記第１及び第２のイオン注入に加え、第３のドーズ量及び第３の加速エネルギーで行う第３のイオン注入を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲートの両側面にサイドウォールを形成する工程を更に含み、
前記第２の接合を形成する工程は、前記ゲート及び前記サイドウォールをマスクとして実行されることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ゲートをノッチ形状に加工する工程を更に含み、
前記第１の接合を形成する工程は、前記ノッチ形状の前記ゲートをマスクとして実行されることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ゲートをマスクとして、前記半導体領域の表層にｐ型不純物を導入する工程を更に含むことを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記第２のイオン注入を、加速エネルギーが２０ｋｅＶ以上３０ｋｅＶ以下、ドーズ量が１×１０13／ｃｍ2以上３×１０13／ｃｍ2以下の範囲内の値で行うことを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
ゲート、ソース及びドレインを有する半導体装置であって、
前記ソース及びドレインは、リンよりも低拡散性のｎ型不純物が導入されてなり、第１の接合と、前記第１の接合よりも深く、前記第１の接合の前記ゲートの下方に存する部分を残して前記第１の接合と重なる第２の接合とを含み形成されており、
前記第１の接合は、その下部における前記低拡散性のｎ型不純物濃度の漸減領域が、前記ゲート端から内側では当該ゲート端に近づくほど幅広となり、前記ゲート端から外側では略一定幅となるように形成されていることを特徴とする半導体装置。
【請求項９】
前記低拡散性のｎ型不純物が砒素であることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記ソース及びドレインと少なくとも一部重なるように形成されてなるｐ型不純物領域を更に含むことを特徴とする請求項８又は９に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース／ドレインが浅接合と深接合の２層構造に形成されてなる半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年では、携帯電話、ＰＤＡ（Personal Digital Assistants）などの普及により、半導体チップのスタンバイ電力を低減することが重要視されている。半導体チップのスタンバイ電力を削減する直接的な方法は、トランジスタのオフ電流（Ｉoff）を小さくすることである。具体的には、閾値電圧（Ｖth）のロールオフ特性及び電流駆動能力を向上させるために設けるポケット領域の形成やＶth制御のためのイオン注入のドーズ量を上げて、高いＶthを得ることによって小さいＩoffを達成している。
【０００３】
【特許文献１】特開２００３−３１７９８号公報
【特許文献２】特開平６−２２４３８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、スケーリングの進んだゲート長（Ｌｇ）の短いトランジスタは急峻な接合を有し、高いチャネル不純物濃度を持つため、ポケット領域の形成やＶth制御のためのイオン注入のドーズ量を上げるとＶthは高くなる一方で、ボディー（基板や半導体領域）−ドレイン間のリークが増える。その結果として、Ｉoffの増加を招くという問題がある。
【０００５】
この様子を図１１，図１２を用いて説明する。
図１１は、トランジスタのＩoffを構成する電流成分を説明するための概略断面図である。Ｉoffはゲート−ドレイン間のリーク（ＧＤ間リーク）、ソース−ドレイン間のリーク（ＳＤ間リーク）、ボディ−ドレイン間のリーク（ＢＤ間リーク）の和で表される。図１２は、ゲート長８０ｎｍのトランジスタにおいて、ポケット領域形成のためのイオン注入のドーズ量を上げてゆくときのトランジスタのゲート電圧−ドレイン電流（Ｖｇ−Ｉｄ）特性の変化を示す特性図である。
【０００６】
ポケット領域の形成時のドーズ量を上げることにより、Ｖthは深い方向にシフトするが、ＢＤ間リークが増大するため、当該ドーズ量がある値以上ではＩoffがＢＤ間リークで決まるようになり、Ｉoffが極小値を持つ。トランジスタのＶthを変えずにＢＤ間リークを抑えることができるならば、図１３に示すように、より小さいＩoffの実現が可能となる。
【０００７】
従来、ｎ型のＭＯＳトランジスタのＢＤ間リークを低減する手法としてよく使われる手法は、エクステンション領域（又はＬＤＤ層）の形成にリン（Ｐ+）を用いることである。ところがこの方法ではＰ+の拡散が大きいため、ゲート長の短いトランジスタではＶthが低下し、結果としてＩoffが小さくならない。
【０００８】
本発明は、上記の問題に鑑みてなされたものであり、閾値電圧（Ｖth）への影響を小さく抑えるもボディ−ドレイン間リークを低減し、スタンバイ電力を低下させて信頼性の高い半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、半導体領域上にゲートをパターン形成する工程と、
前記ゲートをマスクとして、前記半導体領域の表層にリンよりも低拡散性のｎ型不純物を導入し、第１の接合を形成する工程と、少なくとも前記ゲートをマスクとして、前記半導体領域の表層にｎ型不純物を導入し、前記第１の接合よりも深く、前記第１の接合の前記ゲートの下方に存する部分を残して前記第１の接合と重なる第２の接合を形成する工程とを含み、前記第１の接合を形成する工程は、少なくとも、第１の加速エネルギー及び第１のドーズ量で行う第１のイオン注入と、前記第１の加速エネルギーよりも高い第２の加速エネルギー及び前記第１のドーズ量よりも低い第２のドーズ量で行う第２のイオン注入とを含む。
【００１０】
本発明の半導体装置は、ゲート、ソース及びドレインを有する半導体装置であって、
前記ソース及びドレインは、リンよりも低拡散性のｎ型不純物が導入されてなり、第１の接合と、前記第１の接合よりも深く、前記第１の接合の前記ゲートの下方に存する部分を残して前記第１の接合と重なる第２の接合とを含み形成されており、前記第１の接合は、その下部における前記低拡散性のｎ型不純物濃度の漸減領域が、前記ゲート端から内側では当該ゲート端に近づくほど幅広となり、前記ゲート端から外側では略一定幅となるように形成されている。
【発明の効果】
【００１１】
本発明によれば、閾値電圧（Ｖth）への影響を小さく抑えるもボディ−ドレイン間リークを低減し、スタンバイ電力を低下させて信頼性の高い半導体装置を実現することができる。
【発明を実施するための最良の形態】
【００１２】
−本発明の基本骨子−
初めに、本発明の基本骨子について説明する。
本発明者は、ＢＤ間リークを低減するには、浅接合であるエクステンション領域とチャネルとの間の電界を緩和、即ち、このエクステンション領域−チャネル間の不純物濃度プロファイルを緩やかにすれば良いことに想到した。
【００１３】
本発明では、このプロファイルを緩やかにするために、エクステンション領域を形成するに際して、不純物としてリン（Ｐ+）よりも低拡散性のｎ型不純物、ここでは砒素（Ａｓ+）を用い、通常の低い加速エネルギーで高いドーズ量（高濃度）による第１のイオン注入に加え、高い加速エネルギーで低いドーズ量による第２のイオン注入を行う。以下では便宜上、第１のイオン注入をＥLＤHイオン注入、第２のイオン注入をＥHＤLイオン注入と記す。
【００１４】
この様子を図１に示す。ここで、図１（ａ）が通常の１回のイオン注入でエクステンション領域を形成する場合、図１（ｂ）が本発明による２回のイオン注入でエクステンション領域を形成する場合を示しており、両図ともに横軸が半導体領域（半導体基板）表面からの深さ、縦軸がＡｓ濃度を表す。図１（ｂ）中の破線で示すように、２回のイオン注入によりエクステンション領域の不純物濃度プロファイルが全体として緩やかとなり、ＢＤ間リークが低減する。またこの場合、ＢＤ間リークの低減に伴い、更にポケット領域の形成時のドーズ量を上げることが可能になり、より短いゲート長のトランジスタにおけるＩoffの小さい動作が実現する。
【００１５】
ゲート電極をマスクとしてＡｓ+のイオン注入により形成されるエクステンション領域の様子を図２に示す。ここで、図２（ａ）が通常の１回のイオン注入でエクステンション領域を形成した場合、図２（ｂ）が本発明による２回のイオン注入でエクステンション領域を形成した場合を示す。
図２（ａ）では、図１（ａ）の不純物濃度プロファイルを反映して、下部に幅Ｗが比較的狭く均一なＡｓの漸減領域（基板表面から深くなるほど徐々にＡｓ濃度が低くなる領域）１０２を有するエクステンション領域１０１が形成されている。これに対して、図２（ｂ）では、図１（ｂ）の不純物濃度プロファイルを反映して、下部にゲート電極３の端部（ゲート端）から内側では当該ゲート端に近づくほど幅Ｗが広くなり、ゲート端から内側ではＷが略一定となるＡｓの漸減領域２を有するエクステンション領域１が形成されている。即ち、図２（ｂ）の破線で示すように、ゲート電極端より内側では図２（ｂ）の空乏層幅はゲート電極の中心に近づくにつれて図２（ａ）の空乏層幅に近づく。他方、ゲート電極端より外側ではほぼ均一な空乏層幅となり、この空乏層幅は図２（ａ）よりも広く、緩やかな濃度プロファイルとなる。
【００１６】
ドーパントとして低拡散性のｎ型不純物を用いることの利点は、所望の部位に緩やかな不純物濃度プロファイルを容易に形成することができ、ロールオフ特性への影響が小さく、Ｖthに影響を与えずにＢＤ間リークを低減できることにある。ここでは、低拡散性のｎ型不純物としてＡｓ+を例に挙げたが、これに限らず、Ｐ+よりも拡散性の小さいｎ型不純物であれば良い。
【００１７】
図３は、本発明による２回のＡｓ+のイオン注入によりエクステンション領域を形成した場合のＶｇ−Ｉｄ特性を、従来による１回のＡｓ+のイオン注入の場合との比較に基づいて示す特性図である。このように、２回のイオン注入を実行することにより、ＢＤ間リークが抑制されていることが判る。
【００１８】
以上説明した本発明による２回のイオン注入の優位性を踏まえ、当該イオン注入の具体的な適正注入条件を調べた結果を以下に示す。
【００１９】
図４は、本発明による２回のＡｓ+のイオン注入のうち、ＥHＤLイオン注入の条件を変えた場合のＩon−Ｉoff特性（図４（ａ））及びロールオフ特性（図４（ｂ））を示す特性図である。ここでは、ＥHＤLイオン注入において加速エネルギーを一定値（２０ｋｅＶ）とし、ドーズ量を増加させた。
このように、接合リークとロールオフ特性とはトレードオフの関係にあり、即ちドーズ量の増加により接合リークは減少する一方で、ロールオフ特性は劣化してＶthの低下を引き起こし、結果としてＩoffが増大してしまうことが判る。
【００２０】
上記の考察結果を踏まえ、本発明による２回のＡｓ+のイオン注入のうち、ＥHＤLイオン注入の条件（ドーズ量）とＩoffとの関係を図５に示す。
この結果から、接合リーク及びＩoffの双方を抑えることができるＥHＤLイオン注入の適正範囲は、ドーパントをＡｓ+とした場合で、加速エネルギーが２０ｋｅＶ以上３０ｋｅＶ以下、ドーズ量が１×１０13／ｃｍ2以上３×１０13／ｃｍ2以下である。
【００２１】
なお、ここでは２回のイオン注入によりエクステンション領域を形成する場合を例示したが、例えば３回以上のイオン注入を実行しても良い。例えば３回の場合、通常のＥLＤHイオン注入に加え、ＥHＤLイオン注入と、加速エネルギー及びドーズ量をＥLＤHイオン注入とＥHＤLイオン注入の中間値とする第３のイオン注入（ＥMＤMイオン注入）を行う。これにより、更になだらかに漸減する不純物濃度プロファイルのエクステンション領域が実現する。
【００２２】
−本発明の具体的な諸実施形態−
以下、本実施形態のＭＯＳトランジスタの概略構成をその製造方法と共に説明する。
【００２３】
（第１の実施形態）
図６及び図７は、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図６（ａ）に示すように、シリコン半導体基板１１の素子分離領域に素子分離構造、ここでは素子分離領域に溝を形成し、絶縁材料で埋め込むＳＴＩ（Shallow Trench Isolation）法による素子分離構造１２を形成し、活性領域１３を画定する。その後、活性領域１３にｐ型不純物、ここではホウ素（Ｂ+）をイオン注入し、ｐウェル１４を形成し、更に閾値電圧（Ｖth）を制御するため、ｐウェル１４の表層にホウ素（Ｂ+）をイオン注入する。
【００２４】
続いて、図６（ｂ）に示すように、ｐウェル１４の表面に酸化法によりゲート絶縁膜１５を形成した後、ＣＶＤ法により多結晶シリコン膜を堆積し、この多結晶シリコン膜（及びゲート絶縁膜１５）をフォトリソグラフィー及びそれに続くドライエッチングにより加工して、ゲート電極１６をパターン形成する。
【００２５】
続いて、図６（ｃ）に示すように、２回のイオン注入により浅接合であるエクステンション領域１７を形成する。具体的には、ゲート電極１５をマスクとして、ゲート電極１５の両側における半導体基板１１の表層にリン（Ｐ+）よりも低拡散性のｎ型不純物、ここでは砒素（Ａｓ+）を、先ず高加速エネルギー、低ドーズ量でイオン注入する（ＥHＤLイオン注入）。更にＡｓ+をＥHＤLイオン注入よりも低加速エネルギー、高ドーズ量でイオン注入し（ＥLＤHイオン注入）、エクステンション領域１７を形成する。ここで、ＥHＤLイオン注入を加速エネルギー２０ｋｅＶ以上３０ｋｅＶ以下、ドーズ量１×１０13／ｃｍ2以上×１０13／ｃｍ2以下で傾斜角（各図中においてｔで示す）０°（基板面に垂直な方向）の注入条件で、ＥLＤHイオン注入を加速エネルギー０．５ｋｅＶ以上５ｋｅＶ以下、ドーズ量０．５×１０15／ｃｍ2以上２．５×１０15／ｃｍ2以下で傾斜角０°の注入条件でそれぞれ実行する。
【００２６】
続いて、同様にゲート電極１５をマスクとして、ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー５ｋｅＶ以上１０ｋｅＶ以下、ドーズ量６×１０12／ｃｍ2以上１５×１０12／ｃｍ2以下、傾斜角２８°で４方向からイオン注入し、ポケット領域１８を形成する。その後、所定温度でアニール処理を実行してエクステンション領域１７のＡｓを活性化する。
【００２７】
続いて、図７（ａ）に示すように、ＣＶＤ法により半導体基板１１の全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）してゲート電極１６（及びゲート絶縁膜１５）の両側面のみにシリコン酸化膜を堆積し、サイドウォール１９を形成する。
【００２８】
続いて、図７（ｂ）に示すように、ゲート電極１６及びサイドウォール１９をマスクとして、半導体基板１１の表層にｎ型不純物、ここではリン（Ｐ+）をイオン注入し、エクステンション領域１７のゲート電極１６の下方に存する部分を残してエクステンション領域１７と重なる深接合であるソース／ドレイン２０を形成する。その後、所定温度でアニール処理を実行してソース／ドレイン２０のＡｓを活性化する。
【００２９】
続いて、いわゆるサリサイドプロセスによりシリサイド層、ここではＣｏＳｉ層２１をゲート電極、ソース／ドレイン２０の各表面に形成し、未反応のＣｏを除去する。しかる後、全面を覆う層間絶縁膜の形成、各種配線プロセス等を経て、ＭＯＳトランジスタを完成させる。
【００３０】
本実施形態によれば、閾値電圧（Ｖth）への影響を小さく抑えるもボディ−ドレイン間リークを低減し、スタンバイ電力を低下させて信頼性の高いＭＯＳトランジスタを実現することが可能となる。
【００３１】
（変形例）
ここで、本実施形態の変形例について説明する。ここでは、エクステンション領域を３回のイオン注入により形成する。
【００３２】
先ず、図６（ａ）の工程を経た後、図８に示すように、３回のイオン注入により浅接合であるエクステンション領域３１を形成する。具体的には、ゲート電極１５をマスクとして、ゲート電極１５の両側における半導体基板１１の表層にリン（Ｐ+）よりも低拡散性のｎ型不純物、ここでは砒素（Ａｓ+）を、先ず高加速エネルギー、低ドーズ量でイオン注入する（ＥHＤLイオン注入）。ＥHＤLイオン注入よりも低加速エネルギー及び高ドーズ量でイオン注入し（ＥMＤMイオン注入）、続いてＡｓ+をＥMＤMよりも低加速エネルギー及び高ドーズ量でイオン注入して（ＥLＤHイオン注入）、エクステンション領域３１を形成する。ここで、ＥHＤLイオン注入を加速エネルギー２０ｋｅＶ以上３０ｋｅＶ以下、ドーズ量１×１０13／ｃｍ2以上３×１０13／ｃｍ2以下で傾斜角０°の注入条件で、ＥMＤMイオン注入を加速エネルギー７ｋｅＶ以上１０ｋｅＶ以下、ドーズ量０．５×１０13／ｃｍ2以上１×１０13／ｃｍ2以下で傾斜角７°により４方向（４回）の注入条件で、ＥLＤHイオン注入を加速エネルギー０．５ｋｅＶ以上５ｋｅＶ以下、ドーズ量０．５×１０15／ｃｍ2以上２．５×１０15／ｃｍ2以下で傾斜角０°の注入条件でそれぞれ実行する。これにより、更になだらかに漸減する不純物濃度プロファイルのエクステンション領域３１が形成される。
【００３３】
そして、第１の実施形態と同様に、ポケット領域１８を形成し、所定温度でアニール処理を実行してエクステンション領域３１のＡｓを活性化した後、図６（ｃ），図７（ａ），（ｂ）の各工程を経て、ＭＯＳトランジスタを完成させる。
【００３４】
（第２の実施形態）
本実施形態では、第１の実施形態と同様にＭＯＳトランジスタを製造する一例を開示するが、ゲート電極をいわゆるノッチ形状とする点で相違する。
【００３５】
図９及び図１０は、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
先ず、図９（ａ）に示すように、シリコン半導体基板１１の素子分離領域に素子分離構造、ここでは素子分離領域に溝を形成し、絶縁材料で埋め込むＳＴＩ（Shallow Trench Isolation）法による素子分離構造１２を形成し、活性領域１３を画定する。その後、活性領域１３にｐ型不純物、ここではホウ素（Ｂ+）をイオン注入し、ｐウェル１４を形成し、更に閾値電圧（Ｖth）を制御するため、ｐウェル１４の表層にホウ素（Ｂ+）をイオン注入する。
【００３６】
続いて、図９（ｂ）に示すように、ｐウェル１４の表面に酸化法によりゲート絶縁膜１５を形成した後、ＣＶＤ法により多結晶シリコン膜を堆積し、この多結晶シリコン膜（及びゲート絶縁膜１５）をフォトリソグラフィー及びそれに続くドライエッチングにより加工して、ゲート電極１６をパターン形成する。
【００３７】
続いて、ゲート電極１６を覆うように、ＣＶＤ法により全面に薄いシリコン酸化膜２２及び薄いシリコン窒化膜２３を堆積し、エッチバックによりゲート電極１６の両側面のみにシリコン酸化膜２２及びシリコン窒化膜２３を形成する。そして、ウェットエッチングによりゲート電極１６下部のシリコン酸化膜２２及びシリコン窒化膜２３を除去して薄いサイドウォール２４を形成し、このサイドウォール２４によりゲート電極１６をノッチ形状とする。
【００３８】
続いて、図９（ｃ）に示すように、２回のイオン注入により浅接合であるエクステンション領域１７を形成する。具体的には、ゲート電極１５及びサイドウォール２４をマスクとして、半導体基板１１の表層にリン（Ｐ+）よりも低拡散性のｎ型不純物、ここでは砒素（Ａｓ+）を、先ず高加速エネルギー、低ドーズ量でイオン注入する（ＥHＤLイオン注入）。更にＡｓ+をＥHＤLイオン注入よりも低加速エネルギー、高ドーズ量でイオン注入し（ＥLＤHイオン注入）、エクステンション領域１７を形成する。ここで、ＥHＤLイオン注入を加速エネルギー２０ｋｅＶ以上３０ｋｅＶ以下、ドーズ量１×１０13／ｃｍ2以上３×１０13／ｃｍ2以下で傾斜角０°（前記垂直方向）の注入条件で、ＥLＤHイオン注入を加速エネルギー０．５ｋｅＶ以上５ｋｅＶ以下、ドーズ量０．５×１０15／ｃｍ2以上２．５×１０15／ｃｍ2以下で傾斜角０°の注入条件でそれぞれ実行する。
【００３９】
続いて、同様にゲート電極１５及びサイドウォール２４をマスクとして、ｐ型不純物、ここではホウ素（Ｂ+）を加速エネルギー７ｋｅＶ以上１０ｋｅＶ以下、ドーズ量６×１０12／ｃｍ2以上１５×１０12／ｃｍ2以下、傾斜角２８°で４方向からイオン注入し、ポケット領域１８を形成する。その後、所定温度でアニール処理を実行してエクステンション領域１７のＡｓを活性化する。
【００４０】
続いて、図１０（ａ）に示すように、ＣＶＤ法により半導体基板１１の全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性ドライエッチング（エッチバック）してゲート電極１６（及びゲート絶縁膜１５）の両側面のみにサイドウォール２４を介してシリコン酸化膜を堆積し、サイドウォール１９を形成する。
【００４１】
続いて、図１０（ｂ）に示すように、ゲート電極１６及びサイドウォール１９をマスクとして、半導体基板１１の表層にｎ型不純物、ここではリン（Ｐ+）をイオン注入し、エクステンション領域１７のゲート電極１６の下方に存する部分を残してエクステンション領域１７と重なる深接合であるソース／ドレイン２０を形成する。その後、所定温度でアニール処理を実行してソース／ドレイン２０のＡｓを活性化する。
【００４２】
続いて、いわゆるサリサイドプロセスによりシリサイド層、ここではＣｏＳｉ層２１をゲート電極、ソース／ドレイン２０の各表面に形成し、未反応のＣｏを除去する。しかる後、全面を覆う層間絶縁膜の形成、各種配線プロセス等を経て、ＭＯＳトランジスタを完成させる。
【００４３】
本実施形態によれば、閾値電圧（Ｖth）への影響を小さく抑えるもボディ−ドレイン間リークを低減し、スタンバイ電力を低下させて信頼性の高いＭＯＳトランジスタを実現することが可能となる。
【図面の簡単な説明】
【００４４】
【図１】本発明により形成されるエクステンション領域の不純物濃度プロファイルを従来例との比較に基づいて示す特性図である。
【図２】ゲート電極をマスクとしてＡｓ+のイオン注入により形成されるエクステンション領域の様子を示す概略断面図である。
【図３】本発明による２回のＡｓ+のイオン注入によりエクステンション領域を形成した場合のＶｇ−Ｉｄ特性を、従来による１回のＡｓ+のイオン注入の場合との比較に基づいて示す特性図である。
【図４】本発明による２回のＡｓ+のイオン注入のうち、ＥHＤLイオン注入の条件を変えた場合のＩon−Ｉoff特性及びロールオフ特性を示す特性図である。
【図５】本発明による２回のＡｓ+のイオン注入のうち、ＥHＤLイオン注入の条件（ドーズ量）とＩoffとの関係を示す特性図である。
【図６】第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図７】図６に続き、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図８】第１の実施形態によるＭＯＳトランジスタの製造方法の変形例の主要工程のみを示す概略断面図である。
【図９】第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１０】図９に続き、第２の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
【図１１】トランジスタのＩoffを構成する電流成分を説明するための概略断面図である。
【図１２】ポケット領域形成のためのイオン注入のドーズ量を上げてゆくときのトランジスタのＶｇ−Ｉｄ特性の変化を示す特性図である。
【図１３】チャネル（ポケット領域の）ドーズ量とトランジスタのＩoffの関係を示す特性図である。
【符号の説明】
【００４５】
１，１７，３１  エクステンション領域
２  Ａｓの漸減領域
３，１６  ゲート電極
１１  シリコン半導体基板
１２  素子分離構造
１３  活性領域
１４  ｐウェル
１５  ゲート絶縁膜
１８  ポケット領域
１９，２４  サイドウォール
２０  ソース／ドレイン
２１  ＣｏＳｉ層
２３  シリコン酸化膜
２４  シリコン窒化膜
【図１】
2005136000.tif 000003
【図２】
2005136000.tif 000004
【図３】
2005136000.tif 000005
【図４】
2005136000.tif 000006
【図５】
2005136000.tif 000007
【図６】
2005136000.tif 000008
【図７】
2005136000.tif 000009
【図８】
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【図９】
2005136000.tif 000011
【図１０】
2005136000.tif 000012
【図１１】
2005136000.tif 000013
【図１２】
2005136000.tif 000014
【図１３】
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