(57)【要約】  【課題】選択トランジスタを有するフローティングゲート型不揮発性メモリにおいて、選択トランジスタ間のコンタクトを簡便なプロセスで自己整合的に形成する。  【解決手段】選択ゲート電極(12)とダミーゲート電極(2)は、第一の電極間絶縁膜(13)によって、電気的に絶縁され、第一の絶縁膜(13)のサイドウォール(18)は、第一層メタル配線下部に形成されるメタル間絶縁膜をエッチング除去してコンタクト用の穴を形成する際に、エッチングストッパ膜となる絶縁膜で構成されており、第一のコンタクト(6)と、第一のコンタクト(6)をはさんで列方向に隣接配置される２本のダミーゲート電極(2)の少なくとも一方を電気的に接続した場合、第一のコンタクト(6)と選択ゲート電極(12)の電気的絶縁の確保を可能にしたことにより、前記第一のコンタクト(6)を自己整合的に第一の拡散層(5)と接続させる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された第一のゲート絶縁膜と選択ゲート電極と第一の電極間絶縁膜とダミーゲート電極と第一の絶縁膜サイドウォールから構成されるスタックゲートを含むアレイ状に形成された選択トランジスタと、
前記半導体基板上に形成された、第二のゲート絶縁膜と浮遊ゲート電極と第二の電極間絶縁膜と制御ゲート電極と第二の絶縁膜サイドウォールから構成されるスタックゲートを含むアレイ状に形成されたメモリトランジスタと、
行方向に延伸する前記ダミーゲート電極および前記制御ゲート電極と、
列方向に隣接配置された２個の選択トランジスタの間に配置された第一の拡散層と、
前記第一の拡散層上に形成された第一のコンタクトと、
前記第一のコンタクトを介して前記第一の拡散層を行方向に電気的に接続するメタル配線とを含むメモリセルアレイであって、
前記選択ゲート電極と前記ダミーゲート電極は、第一の電極間絶縁膜によって、電気的に絶縁され、
前記第一の絶縁膜サイドウォールは、第一層メタル配線下部に形成されるメタル間絶縁膜をエッチング除去してコンタクト用の穴を形成する際に、エッチングストッパ膜となる絶縁膜で構成されており、
前記第一のコンタクトと、前記第一のコンタクトをはさんで列方向に隣接配置される２本の前記ダミーゲート電極の少なくとも一方を電気的に接続した場合、前記第一のコンタクトと前記選択ゲート電極の電気的絶縁の確保を可能にしたことにより、前記第一のコンタクトを自己整合的に前記第一の拡散層と接続させることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第一のコンタクトをはさんで列方向に隣接配置された２本の前記ダミーゲート電極の間隔が、前記第一のコンタクトの列方向長さの２倍未満である請求項1に記載の不揮発性半導体記憶装置。
【請求項３】
前記第一のコンタクトをはさんで列方向に隣接配置された２本の前記ダミーゲート電極の間隔が、コンタクトをはさまずに隣接する第一のスタックゲートと第二のスタックゲートの間隔、もしくは、コンタクトをはさまずに隣接する２本の第二のスタックゲートの間隔と実質的に等しい請求項1に記載の不揮発性半導体記憶装置。
【請求項４】
前記第一のコンタクトは、前記第一の拡散層をはさんで隣接配置された２本の前記ダミー電極の少なくとも一方と電気的に接続している請求項1に記載の不揮発性半導体記憶装置。
【請求項５】
列方向に隣接配置された２個のメモリトランジスタの間に配置された第二の拡散層と、前記第二の拡散層上に形成された第二のコンタクトとをさらに有するメモリセルアレイにおいて、
前記第二のコンタクトをはさんで列方向に隣接配置された２本の前記制御ゲート電極の間隔は、前記第二のコンタクトの列方向長さの２倍以上である請求項１〜４のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項６】
前記第一のコンタクトは、列方向に長い楕円形状である請求項１〜４のいずれか1項に記載の不揮発性半導体記憶装置。
【請求項７】
前記第一のコンタクトは、行方向に延伸して配置され、複数の前記第一の拡散層を１個の前記第一のコンタクトで接続している請求項１〜４のいずれか1項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
近年、ロジック混載フラッシュメモリの需要が拡大している。ロジック混載フラッシュメモリは、ロジックを低電圧かつ高速に動作させるために、汎用フラッシュメモリよりも低電圧かつ速いリードアクセスが必要である。このため、それに適したメモリセルが求めれている。例えば、下記の特許文献１に提案されているメモリトランジスタと選択トランジスタを有する２トランジスタ型メモリセルは、低電圧かつ速いリードアクセスが可能であり、混載フラッシュ用メモリセルに好適である。以下、このメモリセルアレイ構造とメモリセル構造について説明する。
【０００３】
図５は、従来のメモリセルアレイの平面図を示している。制御ゲート電極１ａ〜１ｄとダミーゲート電極２ａ〜２ｂが、行方向に延伸して配置されている。列方向に隣接する２本の制御ゲート電極１の間にはドレイン拡散層３があり、ドレイン拡散層３の上部にはドレインコンタクト４が設けられている。列方向に隣接するダミーゲート電極２の間にはソース拡散層５があり、ソース拡散層５の上部にはソースコンタクト６が設けられている。ソースコンタクト６は円形である。列方向に隣接する制御ゲート電極１とダミーゲート電極２の間には、中間拡散層７が設けられている。また、隣接する各拡散層の間には、素子分離膜８が設けられている。このように、素子分離膜８が縞状に配置されているために、選択トランジスタとメモリトランジスタのゲート幅の長さが安定して製造できる。
【０００４】
図６は、従来のメモリセルアレイの断面図を示している。なお、図６は、図５におけるIV-IV線の断面図を示している。半導体基板９上にＰ型ウェル１０があり、ドレイン拡散層３と中間拡散層７の間に、メモリトランジスタが配置されている。メモリトランジスタは、Ｐ型ウェル１０上に形成された、ゲート絶縁膜１１、第１層電極１２、電極間絶縁膜１３、制御ゲート電極１からなるスタックゲート構造を有している。また、Ｐ型ウェル１０の上に形成されたソース拡散層５と中間拡散層７の間に、選択トランジスタが配置されている。選択トランジスタは、Ｐ型ウェル１０上に形成された、ゲート絶縁膜１１、第１層電極１２、電極間絶縁膜１３、ダミーゲート電極２からなるスタックゲート構造を有している。
【０００５】
また、メモリトランジスタと選択トランジスタは、シリコン酸化膜サイドウォール１４を有している。ドレイン拡散層３の上には、ドレインコンタクト４と、第一層メタル配線１５、ヴァイアコンタクト１６、第二層メタル配線１７が設けられている。なお、この第二層メタル配線１７はビット線を構成しており、図５の列方向に延伸している。ソース拡散層５の上には、ソースコンタクト６と、第一層メタル配線１５が設けられている。なお、この第一層メタル配線１５はソース線を構成しており、図５の行方向に延伸している。
【０００６】
図７は、従来のメモリセルアレイの断面図を示している。なお、図７は、図５におけるV-V線の断面図を示している。半導体基板９上にＰ型ウェル１０があり、その上に、メモリトランジスタが複数個配置されている。ここで、第１層電極１２は、図のように隣接するメモリトランジスタ間で分離されており、この部分は浮遊ゲート電極として、電荷の蓄積部となる。８は素子分離膜である。
【０００７】
図８は、従来のメモリセルアレイの断面図を示している。なお、図８は、図５におけるVI-VI線の断面図を示している。半導体基板９上にＰ型ウェル１０があり、その上に、選択トランジスタが複数個配置されている。ここで、第１層電極１２は、図のように隣接するメモリトランジスタ間で分離されておらず、選択トランジスタの選択ゲート電極となる。また、図示していないが、選択ゲート電極の電位は、第１層電極１２上に設けられたコンタクトにより供給される。
【０００８】
なお、以上説明した従来のメモリセルアレイ構造とメモリセル構造において、ドレインコタクト４はメモリトランジスタの制御ゲート電極１と十分に離間しており、リソ工程の合わせズレが生じても電気的に絶縁された状態が保たれるように配置されている。また、ソースコタクト６は選択トランジスタのダミーゲート電極２と十分に離間しており、リソ工程の合わせズレが生じても電気的に絶縁された状態が保たれるように配置されている。なお、コンタクトとゲート間のマージンを削減するために、コンタクトとゲートを自己整合的に形成する方法もいくつか提案されているが、工程が複雑であり、また、ゲートの上に窒化シリコン膜などを被せる構造になっているため、ゲートをサリサイド化できず、高抵抗になるという不具合を有している。
【特許文献１】特開平１１−１７７０６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従来のメモリセルは、ソースコタクトとダミーゲート電極とが十分に離間して配置されており、リソ工程の合わせズレが生じても電気的に絶縁された状態が保たれるようになっている。このため、ソースコタクトとダミーゲート電極とのあいだに大きな間隔を必要とし、セルサイズが大きくなるという問題を有していた。
【００１０】
本発明は、上記問題点に着目してなされたものであり、その目的は、ソースコタクトとダミーゲート電極とのあいだに大きな間隔を設けず、ソースコンタクトとダミーゲート電極がリソ工程の合わせズレによって電気的に接続されたとしても、正常にメモリセルとして動作するように、簡単なプロセスで製造可能な自己整合コンタクトを有するメモリセルを提供することにある。
【課題を解決するための手段】
【００１１】
本発明の不揮発性半導体記憶装置は、半導体基板上に形成された第一のゲート絶縁膜と選択ゲート電極と第一の電極間絶縁膜とダミーゲート電極と第一の絶縁膜サイドウォールから構成されるスタックゲートを含むアレイ状に形成された選択トランジスタと、
前記半導体基板上に形成された、第二のゲート絶縁膜と浮遊ゲート電極と第二の電極間絶縁膜と制御ゲート電極と第二の絶縁膜サイドウォールから構成されるスタックゲートを含むアレイ状に形成されたメモリトランジスタと、
行方向に延伸する前記ダミーゲート電極および前記制御ゲート電極と、
列方向に隣接配置された２個の選択トランジスタの間に配置された第一の拡散層と、
前記第一の拡散層上に形成された第一のコンタクトと、
前記第一のコンタクトを介して前記第一の拡散層を行方向に電気的に接続するメタル配線とを含むメモリセルアレイであって、
前記選択ゲート電極と前記ダミーゲート電極は、第一の電極間絶縁膜によって、電気的に絶縁され、
前記第一の絶縁膜サイドウォールは、第一層メタル配線下部に形成されるメタル間絶縁膜をエッチング除去してコンタクト用の穴を形成する際に、エッチングストッパ膜となる絶縁膜で構成されており、
前記第一のコンタクトと、前記第一のコンタクトをはさんで列方向に隣接配置される２本の前記ダミーゲート電極の少なくとも一方を電気的に接続した場合、前記第一のコンタクトと前記選択ゲート電極の電気的絶縁の確保を可能にしたことにより、前記第一のコンタクトを自己整合的に前記第一の拡散層と接続させることを特徴とする。
【発明の効果】
【００１２】
本発明は、選択トランジスタの選択ゲート電極とダミーゲート電極を電気的に絶縁し、列方向に隣接する２本のダミーゲート電極間にある拡散層上に設けられたコンタクトと、少なくとも一方のダミーゲート電極を電気的に接続していることにより、簡便なプロセスで自己整合コンタクトを形成できるために、列方向に隣接するダミーゲート電極間の間隔を従来よりも狭くすることができ、より小さいセルサイズの半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００１３】
本発明においては、半導体基板上に形成された第一のゲート絶縁膜と選択ゲート電極と第一の電極間絶縁膜とダミーゲート電極と第一の絶縁膜サイドウォールから構成されるスタックゲートから構成される選択トランジスタを有し、前記選択ゲート電極と前記ダミーゲート電極は、第一の電極間絶縁膜によって、電気的に絶縁され、前記第一の絶縁膜サイドウォールは、第一層メタル配線下部に形成されるメタル間絶縁膜をエッチング除去してコンタクト用の穴を形成する際に、エッチングストッパ膜として機能する絶縁膜から構成されていることにより、列方向に隣接する選択トランジスタ間に設けられた第一のコンタクトと、前記第一のコンタクトをはさんで列方向に隣接配置される２本の前記ダミーゲート電極の少なくとも一方が電気的に接続された場合に、前記第一のコンタクトと前記選択ゲート電極の電気的絶縁が確保されることを可能とし、前記第一のコンタクトを、自己整合的に前記第一の拡散層と接続することにより、小さいセルサイズの不揮発性半導体記憶装置を得ることができる。
【００１４】
すなわち、前記第一の絶縁膜サイドウォールに関して、従来例では、エッチングストッパ膜にならない膜を使用していたが、本発明ではエッチングストッパ膜になる膜を使用している。これにより、従来例では前記第一のコンタクトを自己整合的に前記第一の拡散層と接続させられないのに対して、本発明では、前記第一のコンタクトを自己整合的に前記第一の拡散層と接続させることができる。
【００１５】
前記第一のコンタクトをはさんで列方向に隣接配置された２本の前記ダミーゲート電極の間隔が、前記第一のコンタクトの列方向長さの２倍よりも小さく構成することが好ましい。これにより、小さいセルサイズを有する不揮発性半導体記憶装置を得ることができる。
【００１６】
前記第一のコンタクトをはさんで列方向に隣接配置された２本の前記ダミーゲート電極の間隔が、コンタクトをはさまずに隣接する第一のスタックゲートと第二のスタックゲートの間隔、もしくは、コンタクトをはさまずに隣接する２本の第二のスタックゲートの間隔と等しく構成することが好ましい。これにより、小さいセルサイズの不揮発性半導体記憶装置を得ることができる。
【００１７】
前記第一のコンタクトは、前記第一の拡散層をはさんで隣接配置された２本の前記ダミー電極の少なくとも一方と電気的に接続するように構成することが好ましい。これにより、小さいセルサイズの不揮発性半導体記憶装置を得ることができる。
【００１８】
前記列方向に隣接配置された２個のメモリトランジスタの間に配置された第二の拡散層と、前記第二の拡散層上に形成された第二のコンタクトとをさらに有するメモリセルアレイにおいて、前記第二のコンタクトをはさんで列方向に隣接配置された２本の前記制御ゲート電極の間隔は、前記第二のコンタクトの列方向長さの２倍以上とすることが好ましい。これにより、第一のコンタクト周辺の小さいセルを実現しつつ、第二のコンタクトと制御ゲート間の短絡を防止することができる。
【００１９】
前記第一のコンタクトが列方向に長い楕円形状を有していることが好ましい。これにより、第一の拡散層と第一のコンタクトとの接続を確実にすることができる。
【００２０】
前記第一のコンタクトは、行方向に延伸して配置され、複数の前記第一の拡散層を１個の前記第一のコンタクトで接続していることが好ましい。これにより、行方向の電気的接続を確実にすることができる。
【００２１】
以下、本発明の実施形態について、図面を参照しながら説明する。まず、本発明のメモリセルアレイ構造を説明する。
【００２２】
図２は、本発明の一実施形態におけるメモリセルアレイの平面図を示している。図２は、従来例の図５と対応している。その違いは下記の３点にある。
（１）図２と図５を比較すると明らかなとおり、図２ではシリコン窒化膜サイドウォール１８を使用しているのに対して、図５ではシリコン酸化膜サイドウォール１４を使用している。
（２）本発明の実施形態では、隣接するダミーゲート電極２ａ，２ｂの間隔が従来例よりも狭いことである。すなわち、ダミーゲート電極２ａ，２ｂの間隔が従来例ではコンタクト直径の２倍程度の間隔であるのに対し、本発明の実施形態では、コンタクト径（円形の場合）とほぼ同じとした。
（３）本発明の実施形態では、ソースコンタクト６が円形状ではなく、列方向に長い楕円形状を有していることである。従来例のソースコンタクト６が円形であるのに対し、本発明の実施形態では列方向に長径が短径の１．５〜２倍程度程度長い楕円形状とした。
【００２３】
なお、図２において、行方向に隣接するソース拡散層５は素子分離膜８により電気的に分離されているが、分離されていなくても良い。
【００２４】
図１は、本実施形態のメモリセルアレイの断面図を示している。なお、図１は、図２におけるI-Ｉ線断面図を示し、従来例で説明した図７と対応している。また、図２におけるII-II線断面図は従来例で説明した図７と対応し、図２におけるIII-III線断面図は従来例で説明した図８と対応するので、説明を省略する。
【００２５】
従来例の図６と、図１の違いについて説明する。まず、メモリトランジスタと選択トランジスタのサイドウォールは、従来例がシリコン酸化膜サイドウォール１４であるのに対し、本実施形態ではシリコン窒化膜サイドウォール１８である。シリコン窒化膜サイドウォール１８は、ソースコンタクト６のホールを形成する際に、エッチングストッパ膜として機能する。なお、実施形態ではシリコン窒化膜を用いているが、同様な機能を有する材質であればよい。また、実施形態では、サイドウォールがシリコン窒化膜の単層構造として記載しているが、シリコン酸化膜などとの複合膜であってもよい。
【００２６】
次に、隣接する２本のダミーゲート電極２の間隔が、従来例よりも狭くなっている。これは、ソースコンタクト６が、図１のようにダミーゲートと接続しても、ソースコンタクト６と選択ゲート電極を構成する第１層電極１２との絶縁が保たれるためである。
【００２７】
従来例の図８で説明したように、選択トランジスタの選択ゲート電極の電位は、第１層電極１２上に設けられたコンタクトにより供給されている。そのため、第１層電極１２とダミーゲート電極２が電気的に絶縁されていれば、ダミーゲート電極２がソースコンタクト６に接続されていても、選択トランジスタの動作に支障は生じない。ただし、ソースコンタクト６が第１層電極１２と接続された場合には、選択トランジスタのゲートとソースが短絡してしまい、動作しなくなる。そのため、本実施形態では、ソースコンタクト６のホールを形成する際にエッチングストッパ膜として機能する、シリコン窒化膜サイドウォール１８を採用している。
【００２８】
なお、図１におけるソースコンタクト６は、図２の説明で述べたように、図２の列方向に長い楕円形状を有しているため、図１では、ソースコンタクト６の幅が、ドレインコタクト４よりも幅が広く図示されている。これは、ソースコンタクト６とダミーゲート電極２との間のリソグラフィー工程における合わせズレが生じた場合にも、安定的にソースコンタクト６とソース拡散層５の間の電気的接続を確保するためである。よって、リソグラフィー工程における合わせズレによる支障が無い場合は、従来例と同様な円状のソースコンタクト６を用いても良い。
【００２９】
なお、図１において、ソース線は第一層メタル配線１５で形成され、ビット線は第二層メタル配線１７で形成されているが、どのメタル配線層で形成されていても良い。
【００３０】
以上の説明から明らかなように、本発明は、選択トランジスタをメモリトランジスタと同様なスタックゲート構造で形成し、選択トランジスタのスタックゲートの上側の電極をダミーゲート電極２として、また、下側の第１層電極１２上を選択ゲート電極として機能させ、ダミーゲート電極２と第１層電極１２が電気的に分離されておれば、ソースコンタクト６とダミーゲート電極２が短絡しても動作に支障が無いことに着目してなされたものである。
【００３１】
よって、図３、図４に示すように、ソースコンタクト６とダミーゲート電極２との間のリソグラフィー工程における合わせズレがゼロに近い場合には、ソースコンタクト６と隣接する２本のダミーゲート電極２が接続されず（図３）、リソグラフィー工程における合わせズレが生じた場合に、ソースコンタクト６と隣接する２本のダミーゲート電極２の一方に接続される（図４）ような構造も、本発明の範疇に含まれるのである。
【００３２】
なお、想定すべきリソグラフィー工程における合わせズレは、通常、コンタクトの直径の半分程度である。
【００３３】
そのため、図３において、ソースコンタクト６をはさむダミーゲート電極２の間隔は、ソースコンタクト６の直径の２倍よりも小さく設定できる。また、ソースコンタクト６をはさむダミーゲート電極２の間隔の下限は、ゲート電極の加工限界で制限される。すなわち、図３においては、中間拡散層７をはさんで隣接するダミーゲート電極２と制御ゲート電極１の間の間隔になる。
【００３４】
一方、ドレインコンタクト４をはさむ制御ゲート電極１の間隔は、ドレインコンタクト４の直径の２倍以上に設定する必要がある。これは、ドレインコンタクト４と制御ゲート電極１の短絡を防止するためである。
【００３５】
また、第一層メタル配線１５で構成されるソース線と同じように、図２の行方向に延伸する配線状のコンタクト形状を有していても良い。この場合、いわゆるローカル配線的な使用方法になるため、第一層メタル配線１５は省略することが可能になり、行方向にならぶソース拡散層５の接続を確実にすることができる。
【００３６】
また、ソースコンタクト６とダミーゲート電極２が電気的に接続された場合、選択トランジスタの選択ゲート電極とソース間の容量が大きくなる。これに対しては、選択トランジスタの電極間絶縁膜１３を、メモリトランジスタの電極間絶縁膜１３よりも厚く形成することで緩和できる。
【００３７】
また、リソグラフィー工程における合わせズレによって、ソースコンタクト６とダミーゲート電極２が電気的に接続されたりされなかったりすることを回避するためには、リソグラフィー工程における合わせズレが生じても安定的に２本の隣接するダミー電極２に両方にソースコンタクト６が接続されるように、ソースコンタクト６とダミー電極２の重なりを大きくしておけばよい。この目的には、図２で説明した楕円状のソースコンタクト６が適している。
【００３８】
また、本実施形態では、選択トランジスタ１個とメモリトランジスタ１個からなるメモリセルを用いて説明したが、ダミーゲート電極２を有する選択トランジスタが２本隣接し、その間にコンタクトを取る構造を有するメモリセルであれば、適用が可能である。例えば、選択トランジスタ２個とメモリトランジスタ１個からなるメモリセル、選択トランジスタ２個と複数のメモリトランジスタを直列に接続したＮＡＮＤ型メモリセルなどにも適用できる。
【００３９】
また、本発明の自己整合コンタクト形成方法は、サイドウォールの材質を変えるだけで実施できるため、プロセス工程の増加も伴わない、簡便な方法になっている。
【００４０】
さらに、制御ゲート電極１の上に窒化シリコン膜などを形成しないために、サリサイド化した場合には制御ゲート電極１の上部全てがシリサイド化されるため、ゲートの低抵抗化が可能になり、高速リードアクセスに向いている。
【産業上の利用可能性】
【００４１】
以上説明したように、本発明は、簡便なプロセスで自己整合コンタクトを形成できる不揮発性半導体装置を提供するものである。
【図面の簡単な説明】
【００４２】
【図１】本発明の一実施形態におけるメモリセル断面図であって、図２のI-I線断面図。
【図２】本発明の一実施形態におけるメモリセル平面図。
【図３】本発明の一実施形態における第２のメモリセル断面図であって、図２のII-II線断面図。
【図４】本発明の一実施形態における第３のメモリセル断面図であって、図２のIII-III線断面図。
【図５】従来例におけるメモリセル平面図
【図６】従来例におけるメモリセル断面図であって、図５のIV-IV線断面図。
【図７】従来例におけるメモリセル断面図であって、図５のV-V線断面図。
【図８】従来例におけるメモリセル断面図であって、図５のVI-VI線断面図。
【符号の説明】
【００４３】
１  制御ゲート電極
２  ダミーゲート電極
３  ドレイン拡散層
４  ドレインコンタクト
５  ソース拡散層
６  ソースコンタクト
７  中間拡散層
８  素子分離膜
９  半導体基板
１０  Ｐ型ウェル
１１  ゲート絶縁膜
１２  第１層電極
１３  電極間絶縁膜
１４  シリコン酸化膜サイドウォール
１５  第一層メタル配線
１６  ヴァイアコンタクト
１７  第二層メタル配線
１８  シリコン窒化膜サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005129596.tif 000008
【図７】
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【図８】
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