(57)【要約】【課題】半導体基板上に形成した電気素子などの特性劣化を防止し、高信頼性の半導体装置を提供すること。【解決手段】ＧａＡｓ基板１１と、このＧａＡｓ基板１１上に形成された保護層とを具備した半導体装置において、保護層は、ＧａＡｓ基板１１面に接触する第１層１６およびこの第１層１６上に位置する第２層１７の少なくとも２つの層を有し、第１層１６はＮ／Ｓｉ比が０．５よりも大きいＳｉＮ膜で形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第１層およびこの第１層上に位置する第２層の少なくとも２つの層を有し、前記第１層はＮ／Ｓｉ比が０．５よりも大きいＳｉＮ膜で形成されていることを特徴とする半導体装置。
【請求項２】
電気素子が形成された半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第１層およびこの第１層上に位置する第２層のそれぞれがＳｉＮ膜で形成された少なくとも２つの層を有し、かつ、前記第１層のＮ／Ｓｉ比の方が前記第２層のＮ／Ｓｉ比よりも大きいことを特徴とする半導体装置。
【請求項３】
電気素子が形成された半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第１層およびこの第１層上に位置する第２層のそれぞれがＳｉＮ膜で形成された少なくとも２つの層を有し、かつ、前記第１層のＮ／Ｓｉ比が０．５よりも大きく、前記第２層のＮ／Ｓｉ比が０．５よりも小さいことを特徴とする半導体装置。
【請求項４】
電気素子が形成された半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第１層およびこの第１層上に位置する第２層の少なくとも２つの層を有し、かつ、前記第１層は、Ｎ／Ｓｉ比が０．５よりも大きいＳｉＮ膜で形成され、前記第２層は、ＳｉＯＮ膜またはＳｉＯ２  膜で形成されていることを特徴とする半導体装置。
【請求項５】
第１層の膜よりも第２層の膜の方が厚く形成されている請求項１ないし請求項４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＧａＡｓなどの半導体基板を、絶縁膜で形成した保護層によって保護する半導体装置に関する。
【０００２】
【従来の技術】
従来の半導体装置、たとえば電界効果型トランジスタは、ＧａＡｓなどの半導体基板上に、ゲート電極およびソース電極、ドレイン電極などを形成し、これら電極が形成された領域の上方に、耐水性の確保などのために保護層が形成されている。保護層を形成する絶縁膜には、たとえばＳｉＮ膜が用いられ、ＳｉＮ膜はプラズマＣＶＤなどで成膜される。
【０００３】
上記したように、半導体基板上に形成する保護層として、ＳｉＮ膜を用いる方法は特許文献１などに記載されている。
【０００４】
【特許文献１】
特開２００３−６００７６号公報
【０００５】
【発明が解決しようとする課題】
従来の半導体装置は、半導体基板の保護膜としてたとえばＳｉＮ膜が使用されている。しかし、ＳｉＮ膜をプラズマＣＶＤで成膜した場合、シリコン−窒素比（以下、Ｎ／Ｓｉ比という）が０．５よりも小さくなると、半導体基板を構成するＧａＡｓ界面に欠陥が生じ、多くの表面準位が形成される。
【０００６】
ここで、表面準位の形成状況について図３を参照して説明する。
【０００７】
図３の横軸はＮ／Ｓｉ比、縦軸は表面準位密度を示し、表面準位密度ＰはＮ／Ｓｉ比の低下によって増加し、Ｎ／Ｓｉ比が０．５近傍の値より小さくなると急激に増加する。表面準位密度Ｐが大きいと、高周波で使用した場合に、準位間で電子の充放電が行われ、たとえば半導体基板上に形成された電界効果トランジスタの出力を低下させる。
【０００８】
一方、ＳｉＮ膜に生じるストレスとＮ／Ｓｉ比との間には図４に示すような関係がある。横軸はＮ／Ｓｉ比、縦軸はストレスの大きさを示し、ストレスＱはＮ／Ｓｉ比が大きくなると増加する。ストレスＱが大きいと、ＳｉＮ膜に亀裂が発生しやすくなり、たとえば使用雰囲気中の水分が亀裂を通して電界効果型トランジスタ領域に拡散し、電界効果型トランジスタの信頼性を低下させる。
【０００９】
そのため、従来の半導体装置は、表面準位の発生状況あるいはストレスの発生状況とＮ／Ｓｉ比との関係を考慮し、Ｎ／Ｓｉ比をたとえば０．７〜０．８程度に設定している。したがって、表面準位の発生や亀裂の発生を十分に抑えることができなかった。
【００１０】
本発明は、上記した欠点を解決し、半導体基板上に形成した電気素子などの特性劣化を防止し、高信頼性の半導体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、半導体基板と、この半導体基板上に形成された保護層とを具備した半導体装置において、前記保護層は、前記半導体基板面に接触する第１層およびこの第１層上に位置する第２層の少なくとも２つの層を有し、前記第１層はＮ／Ｓｉ比が０．５よりも大きいＳｉＮ膜で形成されていることを特徴とする。
【００１２】
【発明の実施の形態】
本発明の実施形態について、半導体基板上に、電気素子として電界効果型トランジスタを形成した場合を例にとり図１を参照して説明する。
【００１３】
図（ａ）に示すように、半絶縁性半導体基板たとえばＧａＡｓ基板１１上に電界効果型トランジスタ１２を形成する。
【００１４】
この場合、ＧａＡｓ基板１１へのイオン注入およびアニール処理により、ｎ＋能動層１３および能動層１３の一方の側に位置するｎ＋ソース領域１４、能動層１３の他方の側に位置するｎ＋ドレイン領域１５を形成する。その後、能動層１３上にゲート電極Ｇを設け、またソース領域１４上にソース電極Ｓを設け、ドレイン領域１５上にドレイン電極Ｄを設ける。このような工程で、半導体基板上に電気素子、たとえば電界効果型トランジスタ１２を形成する。
【００１５】
次に、図（ｂ）に示すように、電界効果型トランジスタ１２を形成したＧａＡｓ基板１１上に、保護層となる第１層１６、たとえばＳｉＮ膜を成膜する。第１層１６のＳｉＮ膜はプラズマＣＶＤなどにより２０〜９０ｎｍの厚さに形成し、そのＮ／Ｓｉ比はたとえば０．５よりも大きく設定されている。
【００１６】
この場合、第１層１６はＧａＡｓ基板１１上の面、たとえばゲート電極Ｇの図示左右に位置する能動層１３およびソース領域１４やドレイン領域１５の一部に接触している。
【００１７】
次に、図（ｃ）に示すように、第１層１６上に、保護層となる第２層１７、たとえばＳｉＮ膜を成膜する。第２層１７のＳｉＮ膜もプラズマＣＶＤなどにより、たとえば第１層１５よりも厚くほぼ１００ｎｍの厚さに成膜する。第２層１７のＳｉＮ膜のＮ／Ｓｉ比は、第１層１６のＳｉＮ膜のＮ／Ｓｉ比よりも小さく、たとえば０．５よりも小さく設定されている。
【００１８】
この場合、Ｎ／Ｓｉ比の制御は、ＳｉＮ膜の成膜時に、たとえば導入するガス比や装置内の圧力を変更して行われる。
【００１９】
次に、図（ｄ）に示すように、フォトレジストおよびドライエッチング（ＲＩＥ）により、保護層を構成する第１層１６および第２層１７の各部分、たとえばゲート電極Ｇおよびソース電極Ｓ、ドレイン電極Ｄの上方に位置する部分に、第１層１６および第２層１７をそれぞれ貫通する貫通穴１８ｇ、１８ｓ、１８ｄをあける。
【００２０】
次に、図（ｅ）に示すように、貫通穴１８ｇ、１８ｓ、１８ｄ部分にゲート用電極１９Ｇ、ソース用電極１９Ｓ、ドレイン用電極１９Ｄを形成し、半導体装置を完成する。
【００２１】
ここで、保護層を２層構造にした半導体装置の特性について図２を参照して説明する。図２は、ＧａＡｓ基板上に形成した電界効果型トランジスタの出力特性で、横軸は入力電力Ｐｉｎ、縦軸は出力電力Ｐｏｕｔを示している。
【００２２】
符号Ａは保護層がＳｉＮ膜の１層構造で、Ｎ／Ｓｉ比＜０．５の場合、符号ＢはＳｉＮ膜の２層構造で、２層目を形成するＳｉＮ膜のＮ／Ｓｉ比＞０．５の場合、符号ＣはＳｉＮ膜の２層構造で、２層目を形成するＳｉＮ膜のＮ／Ｓｉ比＜０．５の場合である。符号Ｃに示すように、２層構造で、２層目のＳｉＮ膜のＮ／Ｓｉ比が０．５よりも小さい場合に、高い出力が得られている。
【００２３】
上記した構成によれば、半導体基板上に電界効果型トランジスタなどの電気素子を形成し、その上に、第１層および第２層からなる２層構造の保護膜を形成している。そして、半導体基板のＧａＡｓ面に接する第１層のＳｉＮ膜のＮ／Ｓｉ比を０．５よりも大きくしている。したがって、ＧａＡｓ面における表面準位の発生が抑えられる。また、第１層上に位置する第２層のＳｉＮ膜のＮ／Ｓｉ比を０．５よりも小さくしている。したがって、ＳｉＮ膜に作用するストレスが小さくなり、亀裂などの発生が防止される。その結果、水分などの侵入を防止でき、電界効果型トランジスタなどの特性劣化が抑えられ、信頼性の向上した半導体装置が実現される。
【００２４】
上記の実施形態では、第１層よりも第２層の方を厚く形成している。第１層は薄くても、半導体基板面における表面準位の発生を十分に防止できる。また、薄くすることによって、第１層のストレス発生が軽減するという効果がある。
【００２５】
また、保護層を、第１層と、第１層上に位置する第２層とをそれぞれＳｉＮ膜で形成し、半導体基板面に接触する第１層のＮ／Ｓｉ比を０．５よりも大きくし、第２層のＮ／Ｓｉ比を０．５よりも小さくしている。
【００２６】
しかし、Ｎ／Ｓｉ比が小さくなるほど表面準位が生じやすく、また、Ｎ／Ｓｉ比が大きいほどストレスが増大するという関係があるため、たとえば第１層のＳｉＮ膜のＮ／Ｓｉ比を、第２層のＮ／Ｓｉ比よりも大きくする構成でも、上記した同様、表面準位の発生が抑えられ、亀裂などの発生を防止するというの効果が得られる。
【００２７】
なお、本発明の場合、第２層には、ＳｉＮに代えてＳｉＯＮやＳｉＯ２  で形成しても亀裂などの発生を防止できる。
【００２８】
上記の実施形態では、電気素子として電界効果トランジスタを構成している。しかし、本発明は、電界効果型トランジスタ以外の電気素子を半導体基板上に形成した場合にも適用できる。
【００２９】
また、本発明は、電気素子を形成した半導体基板上に配線を多層に形成した多層配線構造の層間絶縁層などにも適用できる。また、本発明は、保護層を構成する第１層および第２層の上に、さらに１つまたは複数の絶縁層を設けた３層以上の多層構造にすることもできる。
【００３０】
上記した構成によれば、ＧａＡｓ基板などの半導体基板面に発生する表面準位密度が小さくなり、かつ、耐水性などが向上し、半導体基板などの特性劣化を防止でき、高信頼性の半導体装置が得られる。
【００３１】
【発明の効果】
本発明によれば、半導体基板の特性劣化を防止でき、高信頼性の半導体装置を実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態を説明するための工程図である。
【図２】本発明の特性を説明するための特性図である。
【図３】本発明における保護膜として使用されるＳｉＮ膜の特性を説明するための特性図である。
【図４】本発明における保護膜として使用されるＳｉＮ膜の他の特性を説明するための特性図である。
【符号の説明】
１１…ＧａＡｓ基板
１２…電界効果トランジスタ
１３…能動層
１４…ソース領域
１５…ドレイン領域
１６…保護層の第１層
１７…保護層の第２層
１８ｓ、１８ｇ、１８ｄ…貫通穴
１９ｓ…ソース用電極
１９ｇ…ゲート用電極
１９ｄ…ドレイン用電極
Ｇ…ゲート電極
Ｓ…ソース電極
Ｄ…ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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