(57)【要約】【課題】シリコンゲルマニウム層上の歪みシリコン層上に形成されたＭＯＳＦＥＴを有する半導体装置において、トランジスタ特性の劣化を防止でき、歩留まりの低下を抑制することができる半導体装置を提供する。【解決手段】半導体装置１１上には、シリコンゲルマニウム層１２が形成されている。シリコンゲルマニウム層１２上には、シリコン層１３が形成されている。さらに、シリコン層１３の表面領域にはシリサイド膜１９が形成されている。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたシリコンゲルマニウム層と、
前記シリコンゲルマニウム層上に形成されたシリコン層と、
前記シリコン層の表面領域に形成されたシリサイド膜と、
を具備することを特徴とする半導体装置。
【請求項２】
半導体基板上に形成されたシリコンゲルマニウム層と、
前記シリコンゲルマニウム層上に形成されたシリコン層と、
前記シリコン層の表面領域に離隔して形成されたソース領域及びドレイン領域と、
前記ソース領域とドレイン領域との間の前記シリコン層上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ソース領域上及びドレイン領域上に形成され、その下面と前記シリコンゲルマニウム層との間に前記シリコン層が存在するように形成されたシリサイド膜と、
を具備することを特徴とする半導体装置。
【請求項３】
前記シリコン層には、１０％以下のゲルマニウムが含まれていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記シリサイド膜と接触する前記シリコン層のゲルマニウム濃度が１０％以下であることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記シリコンゲルマニウム層のＧｅ濃度は１０％以上であることを特徴とする請求項１乃至４のいずれか１つに記載の半導体装置。
【請求項６】
前記シリサイド膜は、ニッケルシリサイド、コバルトシリサイド、エルビウムシリサイド、プラチナシリサイド、及びイリジウムシリサイド膜のいずれかを含むことを特徴とする請求項１乃至５のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関するものであり、特にシリコンゲルマニウム層上に形成された歪みシリコン層を含む半導体装置に関するものである。
【背景技術】
【０００２】
近年、シリコンゲルマニウム層上の歪みシリコン層上に形成されたＭＯＳ電界効果トランジスタ（以下、ＭＯＳＦＥＴと記す）が注目されている。このＭＯＳＦＥＴは、以下のような構造を有する。シリコン半導体基板上にシリコンゲルマニウム（ＳｉＧｅ）層が形成され、このシリコンゲルマニウム層上に歪みシリコン層が形成された基板が用いられる。歪みシリコン層上に、この歪みシリコン層をチャネルとするＭＯＳＦＥＴが形成されている（例えば、特許文献１参照）。このような構造の歪みシリコン層では、従来のシリコン層に比べて電子及びホールの移動度が高いことが知られている。そこで、歪みシリコン層上にＭＯＳＦＥＴを形成した場合、従来のＭＯＳＦＥＴに比べてトランジスタ特性を向上させることができる。
【０００３】
しかしながら、ＭＯＳＦＥＴでは、通常、ソース領域及びドレイン領域上にシリサイド膜を形成するが、このシリサイド膜がシリコンゲルマニウム層に達した場合、シリサイド膜とシリコンゲルマニウム（ＳｉＧｅ）とは親和性が悪いため、接合リーク電流の増大またはコンタクト不良を引き起こしてしまう。詳述すると、シリサイドとシリコンゲルマニウムとの反応により形成されるＮｉＳｉＧｅの３元化合物の熱的不安定性により、シリサイドが形成されるソース電極及びドレイン電極部分の抵抗のばらつき、接合リーク電流の増大及びばらつきの増大、及び３元化合物上に形成されたコンタクト部の抵抗のばらつきの増大などにより、トランジスタ特性が劣化し、ＭＯＳＦＥＴの歩留まりが低下するという問題がある。
【特許文献１】特開２００２−９４０６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
この発明は、前記事情に鑑みてなされたものであり、シリコンゲルマニウム層上の歪みシリコン層上に形成されたＭＯＳＦＥＴを有する半導体装置において、トランジスタ特性の劣化を防止でき、歩留まりの低下を抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
前記目的を達成するために、この発明の一実施形態の半導体装置は、半導体基板上に形成されたシリコンゲルマニウム層と、前記シリコンゲルマニウム層上に形成されたシリコン層と、前記シリコン層の表面領域に形成されたシリサイド膜とを具備する。
【発明の効果】
【０００６】
この発明によれば、シリコンゲルマニウム層上の歪みシリコン層上に形成されたＭＯＳＦＥＴを有する半導体装置において、トランジスタ特性の劣化を防止でき、歩留まりの低下を抑制することができる半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【０００７】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００８】
［第１の実施形態］
まず、この発明の第１の実施形態の半導体装置について説明する。
【０００９】
図１は、第１の実施形態のＭＯＳＦＥＴを含む半導体装置の構成を示す断面図である。シリコン半導体基板１１上には、シリコンゲルマニウム層１２が形成されている。このシリコンゲルマニウム層１２には、ゲルマニウム濃度が１０〜３０％のものが用いられる。シリコンゲルマニウム層１２上には、歪みシリコン層１３が形成されている。さらに、シリコン層１３及びシリコンゲルマニウム層１２に素子領域を分離するトレンチが形成され、このトレンチには絶縁膜が埋め込まれた素子分離絶縁膜（ＳＴＩ（Shallow Trench Isolation））１４が形成されている。
【００１０】
素子分離絶縁膜１４により分離された素子領域の歪みシリコン層１３の表面領域には、ソース領域１５とドレイン領域１６が離隔して形成され、さらにソース領域１５とドレイン領域１６の内側にはエクステンション領域１５Ａ、１６Ａがそれぞれ形成されている。ソース領域１５とドレイン領域１６との間のシリコン層１３上にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７上にはゲート電極１８が形成されている。さらに、ゲート電極１８の側面には、側壁絶縁膜２０が形成されている。
【００１１】
ソース領域１５上、ドレイン領域１６上、及びゲート電極１８上には、シリサイド膜１９、例えばニッケルシリサイド（ＮｉＳｉ）膜、コバルトシリサイド（ＣｏＳｉ）膜、ＩｒＳｉ（イリジウムシリサイド）膜などが形成されている。ここでは、ニッケルシリサイド膜１９が形成されているものとして説明する。ここで、ニッケルシリサイド膜１９はソース領域１５及びドレイン領域１６の表面から内部にわたって形成されるが、シリコンゲルマニウム層１２には達せず、ニッケルシリサイド膜１９とシリコンゲルマニウム層１２との間にはシリコン層１３が存在している。厳密に言えば、ニッケルシリサイド膜１９とシリコンゲルマニウム層１２間のシリコン層１３にはゲルマニウム（Ｇｅ）が含まれている場合があるが、この場合、ニッケルシリサイド膜１９とシリコン層１３との境界に存在するシリコン層１３のＧｅ濃度は１０％以下に抑えられている。
【００１２】
図２に、ニッケルシリサイド膜１９と接触するシリコン層１３のＧｅ濃度とソース領域１５及びドレイン領域１６の抵抗との関係を示す。図２に示したように、Ｇｅ濃度が１０％以下ではシート抵抗が１０Ω／□以下であるが、Ｇｅ濃度が１０％を超えるとシート抵抗が急激に上昇していく。このように、Ｇｅ濃度１０％を境にシート抵抗が急激に上昇していくため、シリサイド膜１９と接触するシリコン層１３のＧｅ濃度を１０％以下にすれば、ソース領域１５及びドレイン領域１６の抵抗値の上昇を抑制することができる。これにより、ＭＯＳＦＥＴにおけるトランジスタ特性の悪化を防止することができる。
【００１３】
以上説明したようにこの第１の実施形態では、シリサイド層とシリコンゲルマニウム層との間に、シリコン層あるいはＧｅ濃度が１０％以下のシリコン層が形成されているため、シリサイドとＧｅとの反応により生じるシリサイド膜の界面モフォロジーの劣化を防止することができる。これにより、ソース領域及びドレイン領域の抵抗のばらつき、接合リーク電流の増大及びばらつきの増大、３元化合物となったソース領域及びドレイン領域上に形成されたコンタクト材におけるコンタクト抵抗のばらつき増大などを防止でき、ＭＯＳＦＥＴを含む半導体装置の歩留まり低下を抑制することができる。
【００１４】
以下に、図１に示した第１の実施形態のＭＯＳＦＥＴを含む半導体装置の製造方法について説明する。
【００１５】
図３〜図８は、前記半導体装置の製造方法を示す各工程の断面図である。まず、図３に示すように、シリコン半導体基板１１上にシリコンゲルマニウム層１２をＣＶＤ法により形成し、さらにシリコンゲルマニウム層１２上に歪みシリコン層１３をＣＶＤ法により形成する。続いて、図４に示すように、シリコン層１３及びシリコンゲルマニウム層１２にトレンチを形成し、このトレンチに絶縁膜を埋め込んで素子分離絶縁膜（ＳＴＩ（Shallow Trench Isolation））１４を形成する。
【００１６】
次に、図５に示すように、シリコン層１３上にシリコン酸化膜１７を形成する。さらに、シリコン酸化膜１７上にポリシリコン膜１８を形成する。これらシリコン酸化膜１７とポリシリコン膜１８をＲＩＥ法によりエッチングして、図６に示すように、ゲート絶縁膜１７、及びゲート電極１８を形成する。
【００１７】
続いて、図７に示すように、ゲート電極１８両側のシリコン層１３の表面領域に、イオン注入法により不純物を導入して、エクステンション領域１５Ａ、１６Ａを形成する。その後、ゲート電極１８上及びシリコン層１３上にシリコン酸化膜を形成し、続いてＲＩＥ法により異方性エッチングを行って、ゲート電極１８の側面に側壁絶縁膜２０を形成する。さらに、側壁絶縁膜２０両側のシリコン層１３の表面領域に、イオン注入法により不純物を導入して、ソース領域１５及びドレイン領域１６を形成する。
【００１８】
次に、図７に示した構造上に、すなわちソース領域１５上、ドレイン領域１６上、ゲート電極１８上、及び側壁絶縁膜２０上に、高融点金属膜２１、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）などを堆積する。この実施形態ではニッケル膜２１を堆積するものとする。続いて、熱処理を行い、ソース領域１５及びドレイン領域１６を構成するシリコン層、及びゲート電極１８を構成するポリシリコン膜と、ニッケル膜２１とを反応させてニッケル膜２１をシリサイド化する。その後、未反応のニッケル膜２１を除去して、図１に示すようにソース領域１５上、ドレイン領域１６上、及びゲート電極１８上にニッケルシリサイド膜１９を形成する。
【００１９】
ここで、シリコン層１３上に堆積するニッケル膜２１の膜厚を、シリコン層１３の厚さの５４％未満に設定することにより、シリコンとニッケルとの反応によって形成されるニッケルシリサイド膜１９がシリコン層１３の下方にあるシリコンゲルマニウム層１２に接触しないようにする。このときのシリコンゲルマニウム（ＳｉＧｅ）層１２上のシリコン層１３及びニッケル膜２１と、これらシリコン層１３及びニッケル膜２１の反応により形成されるニッケルシリサイド膜１９の断面を図９に示す。図に示すように、シリコン層１３の厚さを１とし、これに対してニッケル膜２１の膜厚を０．５４未満としたとき、形成されるニッケルシリサイド膜１９の膜厚は１．２未満となり、シリコンゲルマニウム層１２とニッケルシリサイド膜１９との間にはシリコン層１３が残存する。これは、シリコン層の厚さを１とし、ニッケル膜の膜厚を０．５４としたとき、シリコン層及びニッケル膜が全て反応して、膜厚が１．２のニッケルシリサイド膜が形成されることから、ニッケル膜の膜厚を０．５４未満とすれば、反応しないシリコン層を残すことができるからである。なお、ニッケルシリサイド膜表面の凹凸やプロセスのばらつきなどにより生じる膜厚のゆらぎを考慮すると、シリコン層の厚さを１としたとき、ニッケル膜の膜厚は０．５以下が望ましい。
【００２０】
シリコンゲルマニウム層１２とニッケルシリサイド膜１９との間のシリコン層１３には、シリコンゲルマニウム層１２からＧｅが拡散するが、ニッケルシリサイド膜と接触するシリコン層１３のＧｅ濃度を１０％以下に抑えれば、シリサイドとＧｅとが反応してシリサイド膜の界面モフォロジーが劣化するのを防止することができる。
【００２１】
以上説明したように前述した製造方法によれば、シリサイド膜とシリコンゲルマニウム層との間にシリコン層を残すことができるため、シリサイドとＧｅとの反応により生じるシリサイド膜の界面モフォロジーの劣化を防止することができる。これにより、ＭＯＳトランジスタにおけるトランジスタ特性の劣化を防止でき、半導体装置の歩留まり低下を抑制することができる。
【００２２】
なお、厳密に言えば、シリサイド膜とシリコンゲルマニウム層との間のシリコン層にはＧｅが拡散しているが、シリサイド膜と接触するシリコン層のＧｅ濃度を１０％以下にすれば、同様にシリサイド膜の界面モフォロジーの劣化を防止することができる。
【００２３】
［第２の実施形態］
次に、この発明の第２の実施形態の半導体装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付す。
【００２４】
図１０は、第２の実施形態のＭＯＳＦＥＴを含む半導体装置の構成を示す断面図である。シリコンゲルマニウム層１２上の歪みシリコン層１３の表面領域には、ソース領域１５とドレイン領域１６が離隔して形成されている。シリコンゲルマニウム層１２には、ゲルマニウム濃度が１０〜３０％のものが用いられる。ソース領域１５とドレイン領域１６との間のシリコン層１３上にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７上にはゲート電極１８が形成されている。さらに、ゲート電極１８の側面には、側壁絶縁膜２０が形成されている。
【００２５】
ソース領域１５上及びドレイン領域１６上には、シリコン膜２２が形成されている。これらシリコン膜２２上には、シリサイド膜２３、例えばニッケルシリサイド（ＮｉＳｉ）膜、コバルトシリサイド（ＣｏＳｉ２）膜、エルビウムシリサイド（ＥｒＳｉ２）膜、プラチナシリサイド（ＰｔＳｉ）膜、イリジウムシリサイド（ＩｒＳｉ）膜などが形成されている。ここでは、ニッケルシリサイド膜２３が形成されているものとして説明する。ここで、ニッケルシリサイド膜２３はシリコン膜２２の表面から内部にわたって形成されるが、シリコンゲルマニウム層１２には達せず、ニッケルシリサイド膜２３とシリコンゲルマニウム層１２との間には少なくともシリコン膜２２あるいはシリコン層１３が存在している。厳密に言えば、ニッケルシリサイド膜２３とシリコンゲルマニウム層１２間のシリコン膜２２あるいはシリコン層１３にはＧｅが含まれている場合があるが、この場合、ニッケルシリサイド膜２３とシリコン膜２２あるいはシリコン層１３との境界に存在するＧｅ濃度は１０％以下に抑えられている。このため、シリサイドとＧｅとの反応により生じるニッケルシリサイド膜２３の界面モフォロジーの劣化を防止することができる。
【００２６】
この第２の実施形態では、ソース領域１５及びドレイン領域を構成するシリコン層１３上にシリコン膜２２を形成することにより、歪みシリコン層１３の厚さに関係なく、シリコン膜２２の表面からシリコンゲルマニウム層１２までの距離を調整することができるため、シリコン膜２２上に所望のニッケル膜を堆積し目標とする膜厚のニッケルシリサイド膜１９を形成することができる。その他の効果は、前記第１の実施形態と同様である。
【００２７】
以上説明したようにこの第２の実施形態では、シリサイド膜とシリコンゲルマニウム層との間に、少なくともシリコン膜あるいはシリコン層（またはＧｅ濃度が１０％以下のシリコン膜あるいはシリコン層）が形成されているため、シリサイドとＧｅとの反応により生じるシリサイド膜の界面モフォロジーの劣化を防止することができる。これにより、ソース領域及びドレイン領域の抵抗のばらつき、接合リーク電流の増大及びばらつきの増大、３元化合物となったソース領域及びドレイン領域上に形成されたコンタクト材におけるコンタクト抵抗のばらつき増大などを防止でき、ＭＯＳＦＥＴを含む半導体装置の歩留まり低下を抑制することができる。
【００２８】
以下に、図１０に示した第２の実施形態のＭＯＳＦＥＴを含む半導体装置の製造方法について説明する。
【００２９】
図１１〜図１７は、前記半導体装置の製造方法を示す各工程の断面図である。まず、図１１に示すように、シリコン半導体基板１１上に、シリコンゲルマニウム層１２、歪みシリコン層１３を順にＣＶＤ法により形成する。続いて、図１２に示すように、シリコン層１３及びシリコンゲルマニウム層１２に素子分離絶縁膜（ＳＴＩ（Shallow Trench Isolation））１４を形成する。
【００３０】
次に、図１３、図１４に示すように、シリコン層１３上に、シリコン酸化膜１７、ポリシリコン膜１８を形成した後、ＲＩＥ法によりエッチングしてゲート絶縁膜１７、及びゲート電極１８を形成する。その後、図１５に示すように、ゲート電極１８両側のシリコン層１３の表面領域に、エクステンション領域１５Ａ、１６Ａを形成する。ゲート電極１８の側面に側壁絶縁膜２０を形成する。
【００３１】
続いて、側壁絶縁膜２０両側のシリコン層１３上に、ＣＶＤ法により選択的にシリコン膜２２を堆積する。さらに、側壁絶縁膜２０両側のシリコン膜２２及びシリコン層１３の表面領域に、イオン注入法により不純物を導入して、ソース領域１５及びドレイン領域１６を形成する。
【００３２】
次に、図１６に示した構造上に、すなわちソース領域１５上、ドレイン領域１６上、ゲート電極１８上、及び側壁絶縁膜２０上に、高融点金属膜２１、例えばニッケル（Ｎｉ）、コバルト（Ｃｏ）、エルビウム（Ｅｒ）、プラチナ（Ｐｔ）、イリジウム（Ｉｒ）などを堆積する。この実施形態ではニッケル膜２１を堆積するものとする。続いて、熱処理を行い、ソース領域１５及びドレイン領域１６を構成するシリコン膜２２及びシリコン層１３、及びゲート電極１８を構成するポリシリコン膜と、ニッケル膜２１とを反応させてニッケル膜２１をシリサイド化する。その後、未反応のニッケル膜２１を除去して、図１０に示すようにソース領域１５及びドレイン領域１６上のシリコン膜２２上、及びゲート電極１８上にシリサイド膜２３を形成する。
【００３３】
ここで、シリコン膜２２上に堆積するニッケル膜２１の膜厚を、シリコン層１３とシリコン膜２２とを合わせた膜厚の５４％以下に設定することにより、シリコンとニッケルとの反応によって形成されるニッケルシリサイド膜２３がシリコン層１３の下方にあるシリコンゲルマニウム層１２に接触しないようにする。ニッケル膜２１の膜厚を、シリコン層１３とシリコン膜２２とを合わせた膜厚の５４％以下に設定する理由は前記第１の実施形態と同様である。
【００３４】
通常、Ｇｅ濃度が２０％のシリコンゲルマニウム層を用いる場合、その上方に接するように形成された歪みシリコン層に貫通転位が生じない臨界膜厚は約１２ｎｍとなっている。そこで、膜厚が４ｎｍ乃至１７ｎｍ程度のニッケルをスパッタ法により堆積し、熱処理により５〜２０Ω／□程度の抵抗をもつシリサイド膜を形成する場合、シリサイド膜の底面はシリコンゲルマニウム層へ接触してしまう。これを回避するために、目標とする抵抗値のシリサイド膜を得るために必要なニッケル膜の膜厚を求め、さらに形成後のシリサイド膜がシリコンゲルマニウム層に接触しないシリコンの厚さを求める。そして、求めた厚さとなるように、シリコン層１３上にシリコン膜２２を形成する。これにより、シリコンとニッケルとの反応によって形成されるニッケルシリサイド膜２３がシリコン層１３の下方にあるシリコンゲルマニウム層１２に接触しないようにしている。
【００３５】
なお、このシリコン層１３にはシリコンゲルマニウム層１２からＧｅが拡散するが、ニッケルシリサイド膜と接触するシリコン層１３のＧｅ濃度を１０％以下に抑えれば、シリサイドとＧｅとが反応してシリサイド膜の界面モフォロジーが劣化するのを防止することができる。
【００３６】
以上説明したように前述した製造方法によれば、シリサイド膜とシリコンゲルマニウム層との間にシリコン層を残すことができるため、シリサイドとＧｅとの反応により生じるシリサイド膜の界面モフォロジーの劣化を防止することができる。これにより、ＭＯＳトランジスタにおけるトランジスタ特性の劣化を防止でき、半導体装置の歩留まり低下を抑制することができる。
【００３７】
厳密に言えば、シリサイド膜とシリコンゲルマニウム層との間のシリコン層にはＧｅが拡散しているが、シリサイド膜と接触するシリコン層のＧｅ濃度を１０％以下にすれば、同様にシリサイド膜の界面モフォロジーの劣化を防止することができる。
【００３８】
さらに、ソース領域及びドレイン領域を構成するシリコン層上にシリコン膜を形成することにより、シリコンゲルマニウム層上のシリコンの厚さを設定することができるため、シリサイド膜がシリコンゲルマニウム層に接触することなく、目標とするシリサイド膜を形成することが可能である。
【００３９】
なお、この発明は以下の実施態様をとりうる。
【００４０】
半導体基板上にシリコンゲルマニウム層を形成する工程と、前記シリコンゲルマニウム層上にシリコン層を形成する工程と、前記シリコン層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、ゲート電極の両側のシリコン層の表面領域に、ソース領域及びドレイン領域を形成する工程と、前記ソース領域上及びドレイン領域上に、前記シリコンゲルマニウム層と接触しないようにシリサイド膜を形成する工程とを具備することを特徴とする半導体装置の製造方法。
【００４１】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。  さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００４２】
【図１】この発明の第１の実施形態のＭＯＳＦＥＴを含む半導体装置の構成を示す断面図である。
【図２】前記第１の実施形態におけるニッケルシリサイド膜と接触するシリコン層のＧｅ濃度とソース領域及びドレイン領域の抵抗との関係を示す図である。
【図３】前記第１の実施形態の半導体装置の製造方法を示す第１工程の断面図である。
【図４】前記第１の実施形態の半導体装置の製造方法を示す第２工程の断面図である。
【図５】前記第１の実施形態の半導体装置の製造方法を示す第３工程の断面図である。
【図６】前記第１の実施形態の半導体装置の製造方法を示す第４工程の断面図である。
【図７】前記第１の実施形態の半導体装置の製造方法を示す第５工程の断面図である。
【図８】前記第１の実施形態の半導体装置の製造方法を示す第６工程の断面図である。
【図９】前記第１の実施形態におけるシリコンゲルマニウム層上のシリコン層及びニッケル層と、これらにより形成されるニッケルシリサイド膜の断面図である。
【図１０】この発明の第２の実施形態のＭＯＳＦＥＴを含む半導体装置の構成を示す断面図である。
【図１１】前記第２の実施形態の半導体装置の製造方法を示す第１工程の断面図である。
【図１２】前記第２の実施形態の半導体装置の製造方法を示す第２工程の断面図である。
【図１３】前記第２の実施形態の半導体装置の製造方法を示す第３工程の断面図である。
【図１４】前記第２の実施形態の半導体装置の製造方法を示す第４工程の断面図である。
【図１５】前記第２の実施形態の半導体装置の製造方法を示す第５工程の断面図である。
【図１６】前記第２の実施形態の半導体装置の製造方法を示す第６工程の断面図である。
【図１７】前記第２の実施形態の半導体装置の製造方法を示す第７工程の断面図である。
【符号の説明】
【００４３】
１１…シリコン半導体基板、１２…シリコンゲルマニウム（ＳｉＧｅ）層、１３…歪みシリコン層、１４…素子分離絶縁膜（ＳＴＩ）、１５…ソース領域、１５Ａ…エクステンション領域、１６…ドレイン領域、１６Ａ…エクステンション領域、１７…ゲート絶縁膜、１８…ゲート電極、１９…シリサイド膜（またはニッケルシリサイド膜）、２０…側壁絶縁膜、２１…高融点金属膜（またはニッケル膜）、２２…シリコン膜、２３…シリサイド膜（またはニッケルシリサイド膜）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005353831.tif 000017
【図１６】
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【図１７】
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