(57)【要約】      （修正有）【課題】  フラッシュメモリの追加書込み時間を短縮し、ソフトウェアの負担を減少させる。【解決手段】  不揮発性メモリセルの消去動作は、１のワード線に接続される複数の不揮発性メモリセルについて一括して行い、書込動作において、前記１のワード線に書込電圧を印加し、前記１のワード線に接続される複数の不揮発性メモリセルのうち一群の不揮発性メモリセルへデータを格納する動作を制御し、前記一群の不揮発性メモリセルの全ては、前記書込動作の実行前において消去状態を有し、前記１のワード線に接続される不揮発性メモリセルのうち前記一群の不揮発性メモリセルとは別の不揮発性メモリセルは、前記書込動作の実行前において書込状態を有し、かつ前記書込動作の実行後においても書込状態を有するように構成した。【選択図】  図３
2005222693.tif 000002
【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルと、複数のワード線と、複数の入出力端子と、コマンドデコーダと、電圧発生回路と、制御回路とを有し、
前記複数のワード線のそれぞれは対応する複数の不揮発性メモリセルが接続され、
前記複数の不揮発性メモリセルのそれぞれには、書込状態と消去状態のいずれか１の状態を有し、不揮発性メモリセルの状態を消去状態に設定するための消去動作は、１のワード線に接続される複数の不揮発性メモリセルについて一括して行い、
前記コマンドデコーダは前記複数の入出力端子を介して入力された複数のコマンドのうち任意のコマンドをデコード可能であり、
アドレス情報とデータとを伴う書込コマンドのデコード結果に応じて実行される書込動作において、前記制御回路は前記複数のワード線のうち前記アドレス情報に対応した１のワード線を選択し、前記１のワード線に前記電圧発生回路で生成した書込電圧を印加し、前記１のワード線に接続される複数の不揮発性メモリセルのうち一群の不揮発性メモリセルへ前記データを格納する動作を制御し、
前記一群の不揮発性メモリセルの全ては、前記書込動作の実行前において消去状態を有し、
前記１のワード線に接続される不揮発性メモリセルのうち前記一群の不揮発性メモリセルとは別の不揮発性メモリセルは、前記書込動作の実行前において書込状態を有し、かつ前記書込動作の実行後においても書込状態を有する不揮発性メモリ装置。
【請求項２】
前記１のワード線に接続される不揮発性メモリセルのうちの前記別の不揮発性メモリセルの状態を消去状態にするための、消去コマンドのデコード結果に応じて実行される消去動作を行うことなく、前記書込動作が実行される請求項１の不揮発性メモリ装置。
【請求項３】
請求項１の不揮発性メモリ装置は更に複数のバッファ回路を有し、
前記複数のバッファ回路は前記複数の入出力端子に接続され、前記複数の入出力端子を介して入出力されるデータを一時的に記憶可能である不揮発性メモリ装置。
【請求項４】
前記制御回路はプログラムメモリから動作プログラムを読み出し、前記動作プログラムを実行することにより前記書込動作を制御する請求項３の不揮発性メモリ装置。
【請求項５】
前記１のワード線に接続される不揮発性メモリセルの数は４０９６より多い請求項１の不揮発性メモリ装置。
【請求項６】
請求項１の不揮発性メモリ装置は更に複数のラッチ回路を有し、
前記一群の不揮発性メモリセルに対応するラッチ回路には、前記データが格納され、
前記別の不揮発性メモリセルに対応するラッチ回路には、前記別の不揮発性メモリセルに既に格納されているデータの値によらず第１の値が設定される不揮発性メモリ装置。
【請求項７】
前記データには、前記別の不揮発性メモリセルについての第１の値と、前記一群の不揮発性メモリセルについてのそれぞれの不揮発性メモリセルへ設定すべき値とが含まれる請求項１の不揮発性メモリ装置。
【請求項８】
複数の不揮発性メモリセルと、複数の入出力端子と、コマンドレジスタと、電圧発生回路と、複数のワード線と、シーケンサとを有し、
前記複数のワード線のそれぞれは対応する複数の不揮発性メモリセルが接続され、
前記複数の不揮発性メモリセルのそれぞれには、書込状態と消去状態の任意の１状態を持ち、不揮発性メモリセルの状態を消去状態に設定するための消去動作は、１のワード線に接続される複数の不揮発性メモリセルについて一括して行い、
前記コマンドレジスタは前記複数の入出力端子から入力されるコマンドを一時的に格納可能とされ、
アドレス情報とデータとを伴う書込コマンドに応じた書込動作において、前記シーケンサは、前記複数のワード線のうち前記アドレス情報に応じて１のワード線を選択し、前記１のワード線に前記電圧発生回路で発生した書込電圧を印加し、前記１のワード線に接続される不揮発性メモリセルの状態を前記データに応じて消去状態から書込状態に遷移させ、
前記シーケンサは、第１ワード線の第１の不揮発性メモリセルを選択するための第１アドレスを前記アドレス情報として伴う前記書込コマンドに応じた第１書込動作の実行を行った後、前記第１の不揮発性メモリセルの状態を前記書込状態から前記消去状態に遷移させるための消去コマンドに応じた消去動作を行うことなく、前記第１ワード線に接続される第２の不揮発性メモリセルを選択するための第２アドレスを前記アドレス情報として伴う前記書込コマンドに応じた第２書込動作の実行を行うことが可能な不揮発性メモリ装置。
【請求項９】
前記シーケンサは、プログラムメモリからプログラムステップを取り込んで実行することにより、前記書込動作および前記消去動作のそれぞれを実行可能な請求項８の不揮発性メモリ装置。
【請求項１０】
前記プログラムメモリは読み出し専用メモリとして構成される請求項９の不揮発性メモリ装置。
【請求項１１】
前記不揮発性メモリ装置は更に、前記コマンドレジスタに格納されたコマンドをデコードするためのコマンドデコーダを有する請求項８の不揮発性メモリ装置。
【請求項１２】
前記１のワード線に接続される不揮発性メモリセルの数は４０９６より多い請求項８の不揮発性メモリ装置。
【請求項１３】
請求項８の不揮発性メモリ装置は更に複数のラッチ回路を有し、
前記第２書込動作において、前記第１の不揮発性メモリセルに対応するラッチ回路には前記第１の不揮発性メモリセルに既に格納されているデータの値によらず第１の値が設定され、前記第２の不揮発性メモリセルに対応するラッチ回路には前記第２の不揮発性メモリセルへ設定すべき値が設定される請求項８の不揮発性メモリ装置。
【請求項１４】
前記第２書込動作を行うための前記書込コマンドが伴う前記データは、前記第１の不揮発性メモリセルについての第１の値と、前記第２の不揮発性メモリセルについての前記第２の不揮発性メモリセルへ設定すべき値とを含む請求項８の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置さらには不揮発性半導体記憶装置における情報書込み方式に適用して特に有効な技術に関し、例えば複数の記憶情報を電気的に一括消去可能な不揮発性メモリ装置に利用して有効な技術に関するものである。
【背景技術】
【０００２】
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する不揮発性記憶素子をメモリセルに使用しており、１個のトランジスタ（ＭＯＳＦＥＴ）でしきい値電圧を情報として記憶するメモリセルを構成することができる。かかるフラッシュメモリにおいては、書き込み動作では、図１８に示すように、不揮発性記憶素子のドレイン電圧を例えば５Ｖ（ボルト）にし、コントロールゲートＣＧが接続されたワード線を例えば−１０Ｖにすることにより、フローティングゲートＦＧから電荷をドレイン領域へ引き抜いて、しきい値電圧を低い状態（論理"０"）にする。消去動作では、図１９に示すように、ウェル領域を例えば−５Ｖにし、コントローゲートＣＧを１０Ｖのような高電圧にしてフローティングゲートＦＧに負電荷を注入してしきい値を高い状態（論理"１"）にする。これにより、１つのメモリセルに１ビットのデータを記憶させるようにしている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
従来のフラッシュメモリは、一本のワード線に複数のメモリセルのコントロールゲートが接続され、このワード線に接続される複数のメモリセルを単位（以下、この単位をセクタと称する）として、消去、書込み、読出しがそれぞれの動作モードに区別されて行なわれてきた。まず消去は、ワード線を共通にする複数のメモリセルに対して同時に行われる。この消去はセクタ単位で行われ、複数のメモリセルのうち特定のメモリセルだけを選択的に消去することはできない。
【０００４】
一方、書込みは、一旦消去を行なって図２０（ａ）のようにしきい値を高くしてから、しきい値を下げようとするメモリセルが接続されたワード線に−１０Ｖを印加しドレインに５Ｖ、ソースに０Ｖを印加して行なうようにしていた。これによって、書込みを行なったメモリセルのしきい値は、図２０（ｂ）のようにベリファイ電圧Ｖpvよりも低くなる。このとき、書込みが行なわれないつまりしきい値を下げないメモリセルのドレインには０Ｖが印加されていたが、上記書込みセルとワード線を共通にする他のメモリセルのゲートには−１０Ｖのような大きな電圧が印加されるため、しきい値が僅かに下がる現象が起きる。書込みを行う特定のメモリセルのしきい値電圧だけが変化することが望ましいが、書込みを行わないメモリセルにもわずかにではあるがしきい値の変化が起こる。この望ましくないしきい値電圧の変化は、ディスターブと呼ばれる。かかるディスターブ現象は、主にワード線に電圧が印加されることによって起こるため、ワード線ディスターブ（またはワードディスターブ）と呼ばれる。
【０００５】
上記のワードディスターブにより、セクタ単位のメモリセルは一括消去を行わずに書込みを繰り返し行うことは困難であった。この様子を、図２０（ｃ）から（ｆ）に示す。最初に同じワード線に接続される複数のメモリセルを一括消去すると、この複数のメモリセルのしきい値はすべて最も高い消去レベルとなる（図２０（ａ））。次に書込みを行い、特定のメモリセルのしきい値を選択的に書込み状態にする（図２０（ｂ））。この時、複数のメモリセルは、しきい値電圧が消去状態の第１メモリセル群（図２０（ｃ）の点線）と、しきい値電圧が書込み状態の第２メモリセル群（図２０（ｄ）の点線）とからなる。選択的なメモリセルの消去はできないので、書込みを行えるのは第１メモリセルに限られる。そこで、第１メモリセル群のいずれかを選択して書込みを行う。この時、ワードディスターブが起こると、図２０（ｃ）及び（ｄ）のように書込みを行わなかったメモリセルのしきい値電圧が低下する。
【０００６】
一括消去を行わずに書込みを繰り返し行うことで、ディスターブが何度か繰り返されると、メモリセルのしきい値が図２０（ｅ）のようにデータ読出し時のワード線レベルＶr よりも低くなって、誤まったデータの読出しが行なわれてしまう。また、図２０（ｆ）のように接地電位Ｖｓｓより低くなって非選択時にもオン状態となってしまい、ワード線は異にするがソース線は共通であるメモリセルを選択したときに、データ線上の電荷が上記接地電位Ｖｓｓよりもしきい値の低いメモリセルを通してソースに流れてしまうため、誤ったデータの読出しが行なわれるおそれがあるという問題点があった。
【０００７】
なお、メモリアレイの構成によっては、しきい値の低い状態を消去状態とし、書込みによってメモリセルのしきい値を高くする方式もあるが、かかる書込み方式においても、書込み時にワード線を共通にする非書込みのメモリセルのしきい値が僅かに高くなるというディスターブ現象がある（図２１(c)，(d)参照）。そして、ディスターブが何度か繰り返されると、メモリセルのしきい値が図２１（ｅ）のようにデータ読出し時のワード線レベルＶr よりも高くなって誤まったデータの読出しが行なわれるおそれがある。
【０００８】
図２２に、一本のワード線で管理されるセクタの情報マットを示す。例えば、図２０（ａ−１）〜（ａ−３）では一本のワード線に512byte(4096bit)のメモリセルが接続される。ここで、図２２に示すように、同一セクタ内にＯＳ情報（オペレーションシステムに関する情報）やセクタ管理情報等一般ユーザーに開放されていない記憶領域（以下、システム領域と称する）と、一般ユーザーが自由に書込みをできる記憶領域（以下、ユーザー領域と称する）とを混在して設けることでメモリの有効利用を図ることができる。実際にはシステム領域はユーザ領域に比べるとほんの僅かである。このような記憶方式のフラッシュメモリは、システム領域に所定のデータが書き込まれ、ユーザー領域は未書込みの状態でユーザーに提供される。大きな情報エリアを持つユーザ領域の消去状態にあるメモリセルを選択して繰り返し書込みを行う追加書込みと呼ばれる動作が行えると便利である。しかるに、従来のフラッシュメモリを使用したシステムでは、ディスターブのため記憶情報の保証ができなくなるためそのような追加書込み動作が行なわれていなかった。また、追加書込みを許容したとしてもディスターブによるしきい値変動を考慮して連続して追加書込みを行う回数を大幅に制限する必要性があった。
【０００９】
また、メモリ自身も上記のような使用の仕方を考慮して設計されていなかった。そのため、従来のフラッシュメモリで追加書込みを行なうとすると、通常の書込みと同一のアルゴリズムすなわち一旦当該セクタのデータを外部へ読み出してセクタの一括消去を行なってから、上記読出しデータと追加書込みデータとを合成して書込みを行なわなくてはならないため、追加書込みに要する時間が非常に長くなるとともに、ソフトウェアの負担が大きくなってしまうという不具合があることが明らかになった。
【００１０】
この発明の目的は、ワード線ディスターブによるメモリセルのしきい値の変動を回復させることが可能な不揮発性メモリシステムおよび不揮発性半導体メモリを提供することにある。
この発明の他の目的は、一括消去を行わずに追加書込みの連続実行が可能な不揮発性メモリシステムおよび不揮発性半導体メモリを提供することにある。
【００１１】
この発明の他の目的は、追加書込みという動作を通常の書込みよりも高速で行なうことができ、しかも追加書込みにおけるソフトウェアの負担を軽減することが可能な不揮発性メモリシステムおよび不揮発性半導体メモリを提供することにある。
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、所定の指令が与えられると、指定アドレスのセクタの記憶データを読み出してレジスタに退避させてから当該セクタの一括消去を行ない、前記退避されたデータと追加書込みしようとするデータとから実際の書込みデータ（以下、書込み期待値データと称する）を形成して書込み動作を行なうように構成したものである。
【００１３】
また、しきい値電圧の第１状態（例えばしきい値電圧の高い消去状態）と第２状態（例えばしきい値電圧の低い書込み状態）とにより情報を記憶する複数のメモリセルと、前記複数のメモリセルのコントロールゲートに接続されるワード線とを有するメモリアレイと、コマンド入力端子を有し前記コマンド入力端子に入力される命令に従って前記複数のメモリセルの消去および書込みの動作を所定の手順に従って制御するシーケンサとを備え、前記シーケンサの受ける前記命令には、複数のメモリセルのしきい値電圧を一括して第１状態に変化させる消去コマンドと、前記複数のメモリセルのうちしきい値電圧が第１状態にあるメモリセルの少なくとも一つを選択的に第２状態に変化させる追加書込みコマンドとを含み、前記追加書込みコマンド、前記消去コマンドを実行せずに複数回連続してデータの書込みを実行可能であるように不揮発性メモリ装置を構成する。
【００１４】
さらに、好適な実施形態においては、前記複数のメモリセルのうち、しきい値電圧が第１状態にあるメモリセルを第１メモリセル群とし、しきい値電圧が第２状態にあるメモリセルを第２メモリセル群とするときに、前記シーケンサは、前記追加書込みコマンドが入力されると、前記第２メモリセル群のしきい値電圧を前記第１状態と第２状態との間にする第１のステップを実行した後、前記第１メモリセル群の少なくとも一つを選択的に前記第２状態にするとともに、前記第２メモリセル群のメモリセルのしきい値電圧を前記第２状態とする第２のステップを実行するように構成される。
【００１５】
さらに、別の好適な実施形態においては、前記シーケンサの受ける前記命令には、複数のメモリセルのしきい値電圧を一括して第１状態に変化させる消去コマンドと、前記複数のメモリセルに含まれる選択された第１メモリセル群のしきい値電圧を前記第２状態に変化させるために前記ワード線に第２電圧を印加する手順を含む第１書込みコマンドと、前記複数のメモリセルのしきい値電圧を前記第２状態から第１状態の電圧方向に変化させるために前記ワード線に第１電圧を印加した後に、前記複数のメモリセルに含まれる選択された第２メモリセル群のしきい値電圧を前記第２状態に変化させるために前記ワード線に第２電圧を印加する手順を含む第２書込みコマンドとが含まれるようにする。
【００１６】
これによって、追加書込みの際にワード線ディスターブによるメモリセルのしきい値の変動が回復され、誤ったデータの読み出しを防止することができる。結果として、消去命令を実行せずに追加書込みを連続して実行できる回数を大幅に増加させることができる。
【００１７】
また、選択セクタから読み出され内部レジスタに保持したデータと、外部から入力した追加書込みデータを用いて、書込み期待値データを自動的に内部で形成してから書込み動作を行なうように構成することにより、追加書込みという動作を通常の書込みよりも高速で行なうことができ、しかも追加書込みにおけるソフトウェアの負担を軽減することができる。
【発明の効果】
【００１８】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、この発明は、不揮発性半導体記憶装置におけるワード線ディスターブによるメモリセルのしきい値の変動を回復し、誤まったデータの読み出しを防止することができるとともに、追加書込みという動作を通常の書込みよりも高速で行なうことができ、しかも追加書込みにおけるソフトウェアの負担を軽減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明をフラッシュメモリに適用した場合の実施例を図面を用いて説明する。
【実施例１】
【００２０】
図１には、本発明を適用したフラッシュメモリの一実施例が示されている。特に制限されないが、図１に示されている各回路ブロックは、単結晶シリコンのような１個の半導体チップ１上に形成されている。
【００２１】
図１において、１１は図１８に示されているようなフローティングゲートを有する１つのトランジスタからなるメモリセルがマトリックス状に配置されたメモリアレイ、１２はメモリアレイ１１から読み出された１セクタ分のデータを保持したり外部から入力された書込みデータを保持するデータレジスタ、１３は上記メモリアレイ１１とデータレジスタ１２との間に設けられた追加書込みや書換えの際のデータ変換を行なう書換回路である。
【００２２】
また、１４は外部から入力されたアドレス信号を保持するアドレスレジスタ、１５はメモリアレイ１１内のワード線の中から上記アドレスレジスタ１４に取り込まれたアドレスに対応した１本のワード線を選択するＸデコーダ、１６は外部からの書込みデータを上記データレジスタ１２に順次転送したりデータレジスタ１２に読み出されたデータを外部へ出力するためのＹアドレス信号（データ線選択信号）を生成するＹアドレスカウンタである。上記Ｙアドレスカウンタ１６は、１セクタの先頭アドレスから最終アドレスまでを順次更新し出力する機能を有する。１７は生成されたＹアドレスをデコードして１セクタ内の１つのデータを選択するＹデコーダ、１８はデータレジスタ１２に読み出されたデータを増幅して外部へ出力するメインアンプである。
【００２３】
この実施例のフラッシュメモリは、特に制限されないが、シリアルアクセスのデータ入出力インタフェースを持つ。例えば読出し時には、読み出すべきセクタのアドレスが入力されると一本のワード線が選択され、それに接続される複数のメモリセルから並行してデータが読み出され、それぞれ後に説明するセンスラッチ群ＳＬＴに一旦保持される。このセンスラッチ群は上記データレジスタ１２に含まれる。センスラッチ群はＹアドレスカウンタ１６により順次選択され、その保持データがシリアルに出力される。書込みの場合は、シリアルデータが入力され、上記とは逆の経路で選択されたセクタに書込みが行われる。また、メモリチップの入出力端子は複数とされ、１セクタのデータが分割してシリアルに入力される。
【００２４】
この実施例のフラッシュメモリは、特に制限されないが、外部のＣＰＵ等から与えられるコマンドを保持しそれをデコードするコマンドレジスタ&デコーダ２１と、該コマンドレジスタ&デコーダ２１のデコード結果に基づいて当該コマンドに対応した処理を実行すべくメモリ内部の各回路に対する制御信号を順次形成して出力する制御回路（シーケンサ）２２とを備えており、コマンドが与えられるとそれを解読して自動的に対応する処理を開始するように構成されている。
【００２５】
上記制御回路２２は、例えばマイクロプログラム方式のＣＰＶの制御部と同様に、コマンド（命令）を実行するのに必要な一連のマイクロ命令郡が格納されたＲＯＭ（リードオンリメモリ）からなり、コマンドレジスタ&デコーダ２１がコマンドに対応したマイクロ命令群の先頭アドレスを生成して制御回路２２に与えることにより、マイクロプログラムが起動されるように構成することができる。このＲＯＭ内に設けられたソフトウェアには、図４で後述する命令手順と、電圧印加時間等の条件とが格納される。ＲＯＭには最低限のマイクロ命令のみを搭載し、命令条件や追加プログラムは書換可能なフラッシュメモリに格納するようにしてもよい。
【００２６】
さらに、この実施例のフラッシュメモリには、上記各回路の他、アドレス信号やデータ信号の入出力を行なうＩ／Ｏバッファ回路２３、外部のＣＰＵ等から供給される制御信号が入力される制御信号入力バッファ回路２４、外部から供給される電源電圧Ｖccに基づいて書込み電圧Ｖｗ（−１０Ｖ）、消去電圧Ｖｅ（１０Ｖ）、読出し電圧（２Ｖ）、ベリファイ電圧（１Ｖ）等チップ内部で必要とされる電圧を生成する電源回路２５、メモリの動作状態に応じてこれらの電圧の中から所望の電圧を選択してメモリアレイ１１やＸデコーダ１５に供給する電源切替回路２６等が設けられている。なお、電源電圧よりも高いＶｗやＶｅのような電圧は、電源回路２５に含まれるチャージポンプ回路により発生される。
【００２７】
特に制限されないが、この実施例のフラッシュメモリは、アドレス信号と書込みデータ信号およびコマンド入力とで外部端子（ピン）Ｉ／Ｏを共用している。そのため、上記Ｉ／Ｏバッファ回路２３は、上記制御信号入力バッファ回路２４からの制御信号に従ってこれらの入力信号を区別して取り込み所定の内部回路に供給するように構成されている。
【００２８】
外部のＣＰＵ等からこの実施例のフラッシュメモリに入力される制御信号としては、例えばリセット信号ＲＥＳやチップ選択信号ＣＥ、書込み制御信号ＷＥ、出力制御信号ＯＥ、コマンドもしくはデータ入力かアドレス入力かを示すためのコマンドイネーブル信号ＣＤＥ、システムクロックＳＣ等がある。
【００２９】
なお、上記実施例のフラッシュメモリを制御する外部の装置としては、アドレス生成機能とコマンド生成機能を備えていればよいので、汎用マイクロコンピュータＬＳＩを用いることができる。
【００３０】
図２には書込みによってメモリセルのしきい値を下げる方式のメモリアレイ１１の具体例を示す。この実施例のメモリアレイ１１は２つのマットで構成されており、図２にはそのうち片方のメモリマットの具体例が示されている。同図に示すように、各メモリマットは、列方向に配列され各々ソースおよびドレインが共通接続された並列形態のｎ個のメモリセル（フローティングゲートを有するＭＯＳＦＥＴ）ＭＣ１〜ＭＣｎからなるメモリ列ＭＣＣが行方向（ワード線ＷＬ方向）および列方向（データ線ＤＬ方向）にそれぞれ複数個配設されている。各メモリ列ＭＣＣは、ｎ個のメモリセルＭＣ１〜ＭＣｎのドレインおよびソースがそれぞれ共通のローカルデータ線ＬＤＬおよび共通のローカルソース線ＬＳＬに接続され、ローカルデータ線ＬＤＬは選択ＭＯＳＦＥＴ  Ｑs1を介してメインデータ線ＤＬに、またローカルソース線ＬＳＬは選択ＭＯＳＦＥＴ  Ｑs2を介して接地点または負電圧に接続可能にされた構成にされている。上記複数のメモリ列ＭＣＣのうちワード線方向に配設されているものは半導体基板上の同一のウェル領域ＷＥＬＬ内に形成される。
【００３１】
特に制限されないが、図２に示すメモリアレイの構成を有し、消去状態を高いしきい値電圧にとるとともに書込み状態を低いしきい値電圧にとる方式はＡＮＤ形フラッシュメモリと呼ばれることがある。この場合、フローティングゲートへの電子の注入（しきい値電圧を上げ、消去状態にする）には、特に制限されないが、トランジスタのチャネルからＦＮ（Fowler-Nordheim）トンネル注入が用いられ、フローティングゲートからの電子の引き抜き（しきい値電圧を下げ、書込み状態にする）には、拡散層へのＦＮトンネル放出が用いられる。
【００３２】
データ消去時にはそのウェル領域ＷＥＬＬおよびローカルソース線ＬＳＬに−３Ｖのような負電圧を与え、ウェル領域を共通にするワード線に１０Ｖのような電圧を印加することで、一括消去が可能にされている。なお、データ消去時には選択ＭＯＳＦＥＴ  Ｑs2がオン状態にされて、各メモリセルのソースに−３Ｖの負電圧が印加されるように構成されている。このとき、選択ＭＯＳＦＥＴ  Ｑs1はオフとされ、ドレインは、コントロールゲートに１０Ｖの高電圧が印加されることでオン状態にされたメモリセルのチャンネルを通してソース側の電圧が伝えられることで−３Ｖのような電位にされる。
【００３３】
一方、データ書込み時には、選択されるメモリセルが接続されたワード線に−１０Ｖのような負電圧が印加されるとともに、選択されるメモリセルに対応したメインデータ線ＤＬが３Ｖのような電位にされかつ選択メモリセルが接続されたローカルデータ線ＬＤＬ上の選択ＭＯＳＦＥＴ  Ｑs1がオン状態され、ドレインに３Ｖが印加される。ただし、このときローカルソース線ＬＳＬ上の選択ＭＯＳＦＥＴ  Ｑs2はオフ状態とされている。
【００３４】
また、データ読出し時には、選択されるメモリセルが接続されたワード線に読出し電圧Ｖｒ（例えば２．０Ｖ）のような電圧が印加されるとともに、選択されるメモリセルに対応したメインデータ線ＤＬが１Ｖのような電位にプリチャージされかつ選択メモリセルが接続されたローカルデータ線ＬＤＬ上の選択ＭＯＳＦＥＴ  Ｑs1がオン状態とされる。そして、このときローカルソース線ＬＳＬ上の選択ＭＯＳＦＥＴ  Ｑs2はオン状態とされ、接地電位（０Ｖ）が印加される。これにより、メモリセルのしきい値電圧に応じて電流が流れるもの（ＬＤＬ電位が０Ｖに低下）と、電流が流れないもの（ＬＤＬ電位が１Ｖに維持される）とが区別され、メモリセルの記憶情報が読み出される。
【００３５】
ここで、データ書込み時および消去時の電圧が図１８，図１９の従来タイプに比べて低いのは、従来より微細加工が可能な技術を使用して素子寸法を小さくするとともに、電源電圧Ｖｃｃとして従来の５Ｖに代えて３Ｖを使用しているためである。
【００３６】
上記メインデータ線ＤＬの一端（メモリアレイの中央側）には読出し時にデータ線のレベルを検出するとともに書込み時に書込みデータに応じた電位を与えるセンスラッチ回路ＳＬＴと追加書込みの際に期待値データを形成したりするのに使用するデータ反転回路ＷＲＷがそれぞれ接続されている。上記センスラッチ回路ＳＬＴの集合が図１におけるデータレジスタ１２で、データ反転回路ＷＲＷの集合が図１における書換回路１３である。この２つのウェル領域ＷＥＬＬ上に形成された２つのメモリアレイをマットａ（ＭＡＴａ）と呼ぶこととする。ここで、メインデータ線の数やセンスラッチ回路ＳＬＴは１セクタに対応した数とされ、例えば４２２４個（512+16byte）が並列に設けられる。
【００３７】
この実施例ではメモリアレイは２つのメモリマットで構成され、センスラッチ回路ＳＬＴの反対側すなわち図の下側にも上記データ反転回路ＷＲＷとメモリマットが配置されており、そのメモリアレイ内の各メインデータ線ＤＬが対応するデータ反転回路ＷＲＷを介してセンスラッチ回路ＳＬＴの他方の入出力端子に接続されている。即ち、データ反転回路ＷＲＷはマットＭＡＴａ及びＭＡＴｂごとに設けられ（区別するときはＷＲＷａ，ＷＲＷｂと呼ぶ）、センスラッチ回路ＳＬＴは２つのメモリマットで共用される。
【００３８】
図３には、上記センスラッチ回路ＳＬＴおよびデータ反転回路ＷＲＷの具体的回路例を示す。回路はセンスラッチ回路を挟んで対称であるため、一方のメモリマット内の１本のデータ線に関してのみ図示するとともに、便宜上、データ線に接続されているメモリ列のうち１つのメモリ列ＭＣＣのみ示したが、実際には複数のメモリ列ＭＣＣが接続されるものである。図示のごとく、センスラッチ回路ＳＬＴはＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴからなる２つのＣＭＯＳインバータの入出力端子が交差結合されたフリップフロップ回路ＦＦにより構成されている。そして、上記センスラッチ回路ＳＬＴの一対の入出力端子Ｎａ，Ｎｂに、Ｙデコーダの出力によってオン、オフ制御されるいわゆるＹゲートを構成するカラムスイッチＭＯＳＦＥＴ  Ｑｙａ、Ｑｙｂが接続されている。このメインデータ線ごとに設けられた複数のカラムスイッチＱｙａ，Ｑｙｂの他端は、相補共通入出力線（ＩＯ，／ＩＯ）に共通接続される。
【００３９】
データ反転回路ＷＲＷａは、上記センスラッチ回路ＳＬＴの一方の入出力端子Ｎａと一方のメモリマット内のメインデータ線ＤＬａとの間に接続された伝送ＭＯＳＦＥＴ  Ｑt1と、電源電圧端子Ｖｃｃとメインデータ線ＤＬａとの間に接続され制御信号ＰＣ2Aによって制御されるプリチャージ用のＭＯＳＦＥＴ  Ｑp1と、プリチャージ切替端子ＶＰＣとメインデータ線ＤＬａとの間に直列接続されたＭＯＳＦＥＴＱt2，Ｑp2とにより構成されている。このうちＱt2のゲートには、上記センスラッチ回路ＳＬＴの入出力端子Ｎａの電位が印加され、Ｑp2のゲートには制御信号ＰＣ1Aが印加されている。また、上記プリチャージ切替端子ＶＰＣには電源電圧ＶccまたはＶssが供給されるように構成されている。
【００４０】
さらに、上記センスラッチ回路ＳＬＴの他方の入出力端子Ｎｂにも同様の構成のＭＯＳＦＥＴＱt1，Ｑt2，Ｑp1，Ｑp2からなるデータ反転回路ＷＲＷｂが接続されている。
【００４１】
図４に制御回路２２によるデータ追加書込み時の制御手順を示す。追加書込みを起動する追加書込みコマンドは、図１の制御入力信号のうち、コマンドイネーブル信号ＣＤＥが有効とされるとき、ＩＯ入出力端子から入力されるコマンドにより設定された８ビットのコードにより指定される。後に説明するように、この制御回路は、この他に消去コマンドや書込みコマンド等を受け付けるが、それらはＩＯ入出力端子から入力されるコードの違いにより区別される。コマンドコードはコマンドデコーダによりデコードされ、それにより対応する一連のプログラムが起動される。
【００４２】
この制御シーケンスは、追加書込みコマンドがコマンドレジスタ&デコーダ２１に取り込まれることによって開始される。この制御シーケンスが開始されると、チップ内部が追加書込みモードにセットアップされ、データレジスタ１２ではすべてのセンスラッチＳＬＴに"１"がセットされる（ステップＳ１）。次に、外部から入力された書込みアドレスをアドレスレジスタ１４に取り込む（ステップＳ２）。続いて、外部から入力された少なくとも１つの追加書込みデータをデータレジスタ１２に格納する（ステップＳ３）。
【００４３】
次に、外部から書込み開始コマンドがコマンドレジスタ&デコーダ２１に取り込まれることによって、上記アドレスレジスタ１４に保持されているセクタアドレス（Ｘアドレス）がＸデコーダ１５でデコードされ、メモリアレイ１１内の１本のワード線が選択されて２Ｖのような読み出しレベルに設定される。これによって、１セクタ分のデータがデータレジスタ１２に読み出されるとともに、すでにセットされていた追加書込みデータとに基づいて書込み期待値データを作成してそれをデータレジスタ１２に保持させる（ステップＳ４）。以上の処理が前記制御回路（シーケンサ）２２の制御の下で書換回路１３（データ反転回路ＷＲＷ）によって自動的に行なわれる。
【００４４】
続いて、上記選択ワード線に１０Ｖ、ウェル領域に−３Ｖの消去パルスを印加して当該セクタのすべてのメモリセルのしきい値を高める（ステップＳ５）。このステップが本願の特徴とするところの一つである。これによって、記憶データが論理"０"であったメモリセルは図１０(C-1)のようにしきい値がＶｅｖ以上となり、記憶データは論理"１"に変化するとともに、記憶データが論理"１"であったメモリセルは図１０(B-1)のようにディスターブが回復される。なお、上記記憶データが論理"１"であったメモリセルのディスーブは、同一セクタ内の他のメモリセルへの書込みの際に生じたものである。
【００４５】
図４のステップＳ５においては、セクタのすべてのメモリセルのしきい値を電圧Ｖｅｖよりも高くする例であるが、本発明はこれに限定されるものでなく、図２３(c-1)のように、セクタ中のすでにデータが書き込まれているメモリセルに対してはそのしきい値を電圧Ｖｐｖ（<Ｖｅｖ）よりも高くする程度でもよい。この同一セクタのメモリセルを一括してしきい値電圧を電圧Ｖｅｖよりも高くすることをせずに電圧Ｖｐｖよりも高電位側にする操作を便宜上、擬消去と呼ぶこととする。この擬消去は、１セクタのメモリセルを一括して消去する動作と比較すると、メモリセルに印加する電圧は同じであるが、その電圧印加時間において区別される。即ち、後に図１４で説明する消去コマンドを実行して、書込み状態にあるメモリセルに完全な消去を行うためには、通常１ｍｓの間、選択ワード線に１０Ｖを印加する。これに対して、擬消去では、その１／１０程度の時間（約０．１ｍｓ）とされる。
【００４６】
従って、１セクタ内でしきい値電圧が第２状態にある第１メモリセル群のしきい値電圧は、完全にしきい値電圧が第１状態まで変化するのではなく、しきい値電圧が第１状態と第２状態の中間程度にされる。また、同一セクタ内で第１メモリセル群の残りであり、しきい値電圧が第１状態にある第２メモリセル群は、さらにしきい値電圧が高まる電圧方向（即ちしきい値電圧の第２状態から第１状態への電圧方向）にしきい値電圧が変化させられる。つまり擬消去は、メモリセルの完全な消去ではなく、ワードディスターブによって引き起こされる第１状態から第２状態への電圧方向のしきい値電圧の変化を見込んで、予めその変化を相殺する分だけ逆の電圧方向へしきい値電圧を変化される操作ととらえることができる。
【００４７】
次に、選択ワード線を−１０Ｖに設定してデータ線は上記ステップＳ４で作成されデータレジスタ１２（センスラッチＳＬＴ）に保持されている期待値データを用いてローカルデータ線ＬＤＬの電圧レベルを３Ｖに選択的に設定して書込みを行なう（ステップＳ６）。書込みを行わないメモリセルのローカルデータ線ＬＤＬの電圧レベルは０Ｖとする。それから、ベリファイ電圧Ｖｐｖを用いて読出しを行なってデータレジスタ１２の保持データがすべて"０"になっているか否か判定することでしきい値が充分に低くなっているかチェックし（ステップＳ７）、１つでも"１"のデータが残っている場合には、しきい値が高いメモリセルがあると判定してステップＳ６へ戻ってそのときデータレジスタ１２に保持されているデータを用いて再度書込みとベリファイを繰り返す。
【００４８】
上記繰り返しの過程では、すでにしきい値が充分に低くなっている（ベリファイ電圧Ｖｐｖよりもしきい値電圧が低くなった）メモリセルは、ローカルデータ線ＬＤＬの電圧レベルを０Ｖとして書込みを行わないように設定する。そして、残るしきい値の低下が不充分なメモリセルに対し選択的に書込みを行い、書込みを行うべきメモリセル群のしきい値電圧がすべて充分に低くなったところで、再書込みとベリファイを停止する。
【００４９】
この書込みベリファイは同一セクタ内のメモリセルの書込み時間のばらつきに対応するものである。即ち、先の擬消去により第１状態と第２状態の間のしきい値に設定されたメモリセルは、第１状態から第２状態へしきい値電圧を変化させるメモリセルよりも書込み時間がはるかに短い。書込みベリファイを用いることにより、書込み時のしきい値電圧のばらつきを抑えるとともに、しきい値電圧がＶｓｓ以下になってしまうことが有効に防止される。
【００５０】
図５〜図８には、上記追加書込みフローにおけるステップＳ４の書込み期待値データ作成時のメモリアレイおよびデータ反転回路ＷＲＷの各部の信号タイミングをさらに詳細に示す。なお、図５〜図８は図３に示されているメモリアレイにおいて右側のメモリマットＭＡＴａが選択される場合の信号タイミングを示す。また、表１には、上記書込み期待値データ作成過程でのデータレジスタ１２における保持データおよびデータ線レベルの変化の様子を、上から下へ時間を追って順に示す。
【００５１】
【表１】
2005222693.tif 000003
【００５２】
表１に示されているように、追加書込み時には、追加書込みデータがデータレジスタ１２（センスラッチＳＬＴ）の所定のビットに格納される。なお、前述したように、同一セクタ内の追加書込みをしないメモリセル（既にデータが書き込まれているメモリセル）に対応したセンスラッチＳＬＴには、データ"１"（この段階では、しきい値を変化させないことを意味している）がセットされている。即ち、表１において、使用中の欄の追加データの項目は、追加書込みを行わないことを明瞭にするため、"−"で示したが、実際には"１"となる。また、データ反転回路ＷＲＷ内の電源切替端子ＶＰＣには最初にＶｃｃ（ハイレベル）を供給しておく。
【００５３】
この状態で、図５に示すように、先ず信号ＰＣ2B，ＰＣ1Aを立ち上げる（ｔ１）。これによって、非選択側のマットＭＡＴｂではデータ反転回路ＷＲＷｂ内のＭＯＳＦＥＴ  Ｑp1がオンされて複数のメインデータ線ＤＬｂが基準電位（例えば０．５Ｖ）にプリチャージされる。一方、選択側のマットＭＡＴａではデータ反転回路ＷＲＷａ内のＭＯＳＦＥＴ  Ｑp2がオンされるとともに、ＭＯＳＦＥＴ  Ｑt2がセンスラッチＳＬＴの保持データに応じてそれが"１"のときはオンされ、"０"のときはオフとされるため、センスラッチＳＬＴの保持データが"１"に対応するメインデータ線ＤＬａは１Ｖにプリチャージされ、保持データが"０"に対応するメインデータ線ＤＬａはＶｓｓ（ロウレベル）とされる。追加書込みをしないメモリセル（既にデータが書き込まれているメモリセル）に対応したセンスラッチＳＬＴには、データ"１"がセットされているため、対応するメインデータ線ＤＬａはすべて１Ｖにプリチャージされる。
【００５４】
続いて、１本のワード線およびローカルドレイン線選択信号ＳＤおよびローカルソース線選択信号ＳＳを立ち上げて、メモリアレイ内の選択ＭＯＳＦＥＴ  Ｑs1をオンさせる（図５のタイミングｔ２）。これによって、データ"０"が既に書き込まれているメモリセル（低しきい値）はオンとなるため、対応するメインデータ線ＤＬａはディスチャージされてロウレベルとなる。一方、記憶データが"１"のメモリセル（高しきい値）はオフとなるため、対応するメインデータ線ＤＬａはハイレベルのままである。さらに、未書込み（消去状態）のメモリセル（高しきい値）はオフであるため、対応するメインデータ線ＤＬａは追加書込みデータに応じてセンスラッチＳＬＴの保持データが"１"に対応するメインデータ線ＤＬａは１Ｖとされ、保持データが"０"に対応するメインデータ線ＤＬａはＶｓｓとされる。
【００５５】
次に、センスラッチＳＬＴの電源電圧ＳＬＰ，ＳＬＮをリセット状態（ＳＬＰ＝ＳＬＮ＝０．５Ｖ）にして保持データを一旦キャンセル（図５のタイミングｔ３）した後、信号ＴＲをハイレベルにしてデータ線上の伝送ＭＯＳＦＥＴ  Ｑt1をオンさせてデータ線の電位をセンスラッチＳＬＴに伝えて（図５のタイミングｔ４）から、センスラッチＳＬＴの電源電圧ＳＬＰ，ＳＬＮを順バイアス状態にしてデータ線の電位を増幅する（図５のタイミングｔ５）。図６には上記信号タイミングに従ったときのセンスラッチＳＬＴの入出力ノードとメインデータ線ＤＬａ，ＤＬｂの電位の変化を示す。
【００５６】
なお、図６において、符号ＤＡｉはセンスラッチＳＬＴのＭＡＴａ（右側マット）側の入出力ノードＮａの電位、符号ＤＢｉはセンスラッチＳＬＴのＭＡＴｂ（左側マット）側の入出力ノードＮｂの電位、符号ＧＤＬＡｉはＭＡＴａ側のメインデータ線ＤＬａの電位、符号ＧＤＬＢｉはＭＡＴｂ側のメインデータ線ＤＬｂの電位である。また、図６（ａ）は選択メモリセルの現在の状態が書込み状態（低しきい値）である場合の波形、図６（ｂ）は選択メモリセルの現在の状態が消去状態（高しきい値）で追加書込みでデータの書込みを行なわない場合の波形、図６（ｃ）は選択メモリセルの現在の状態が消去状態（高しきい値）で追加書込みでデータの書込みを行なう場合の波形である。
【００５７】
その後、図７に示すように、信号ＴＲをロウレベルにして伝送ＭＯＳＦＥＴ  Ｑt1をオフさせてデータ線とセンスラッチＳＬＴとを遮断した状態で、信号ＰＣ2A，ＰＣ2Bを立ち上げる（タイミングｔ６）。これによって、データ反転回路ＷＲＷａ内のＭＯＳＦＥＴ  Ｑp1がオンされてメインデータ線ＤＬａ，ＤＬｂがそれぞれ１Ｖ，０．５Ｖにプリチャージされる。次に、データ反転回路ＷＲＷａ内の電源切替端子ＶＰＣをＶｓｓに切り替えてから信号ＰＣ1Aを立ち上げる（図７のタイミングｔ７）。
【００５８】
すると、選択側ではデータ反転回路ＷＲＷａ内のＭＯＳＦＥＴ  Ｑp2がオンされるとともに、ＭＯＳＦＥＴ  Ｑt2がセンスラッチＳＬＴの保持データに応じてそれが"１"のときはオンされ、"０"のときはオフとされる。そのため、センスラッチＳＬＴの保持データが"１"に対応するメインデータ線ＤＬａはＶｓｓ（ロウレベル）にディスチャージされ、保持データが"０"に対応するメインデータ線ＤＬａは１Ｖ（ハイレベル）のままにされる。つまり、データレジスタ１２の保持データを反転した状態が選択側のデータ線上に現れる。
【００５９】
次に、センスラッチＳＬＴの電源電圧ＳＬＰ，ＳＬＮをリセット状態にして保持データを一旦キャンセル（図７のタイミングｔ８）した後、信号ＴＲをハイレベルにしてデータ線上の伝送ＭＯＳＦＥＴ  Ｑt1をオンさせてデータ線の電位をセンスラッチＳＬＴに伝えて（図７のタイミングｔ９）から、センスラッチＳＬＴの電源電圧ＳＬＰ，ＳＬＮを順バイアス状態にしてデータ線の電位を増幅する（図７のタイミングｔ１０）。これによって、データレジスタ１２には、書込みを行なうべきメモリセルに対応したセンスラッチＳＬＴにのみ"１"にされた書込み期待値データが保持される。この書込み期待値データは、追加書込みデータと既に書込みがなされたメモリセルの記憶データとを並べ反転させたものであることが、表１より容易に理解される。
【００６０】
実施例のフラッシュメモリでは、上記書込み期待値データをデータレジスタ１２に保持したまま、データ線上の伝送ＭＯＳＦＥＴ  Ｑt1をオフした状態で選択ワード線とウェル領域に消去パルスを印加して当該セクタのメモリセルをすべて消去状態（高しきい値）あるいは擬消去する。その後、データレジスタ１２に保持されている上記書込み期待値データを用いて、保持データが"１"であるデータ線のみ３Ｖのようなレベルにプリチャージして選択ワード線に−１０Ｖを印加することで、所望の追加書込みが実行される。その結果、プリチャージされなかったデータに接続されたメモリセルはしきい値が変化せず記憶データは"１"となり、逆にプリチャージされたデータに接続されたメモリセルはしきい値が低くされることで記憶データは"０"となる。
【００６１】
なお、上記消去パルス印加時に消去状態であったメモリセルのしきい値は、最低限書込みベリファイ電圧を越えれば良く、消去時間の節約が可能である。
【００６２】
図８には上記信号タイミングに従ったときのセンスラッチＳＬＴの入出力ノードとメインデータ線ＤＬａ，ＤＬｂの電位の変化を示す。また、図８（ａ）は図５の動作終了時（タイミングｔ５）にセンスラッチＳＬＴのマットＡ側の入出力ノードの電位がハイレベルであった場合のその後の波形、図８（ｂ）は図５の動作終了時（タイミングｔ５）にセンスラッチＳＬＴのマットＡ側の入出力ノードの電位がロウレベルであった場合のその後の波形を示す。
【００６３】
図９には、各メモリセルの追加書込み前と追加書込み後のしきい値の変化の様子を示す。図９において、（Ａ）は書込み前の状態が「消去（記憶データ"１"）」で追加書込みデータが"１"であるメモリセルの変化を、（Ｂ）は書込み前の状態が「消去（記憶データ"１"）」で追加書込みデータが"０"であるメモリセルの変化を、（Ｃ）は書込み前の状態が「書込み（記憶データ"０"）」で追加書込みがないメモリセルのしきい値の変化を示す。図９において、緩やかな右下がりの傾斜は、ディスターブによるしきい値の低下を意味している。なお、図９で破線で示すのは、初期書込みも追加書込みコマンドを用いて行なった場合のしきい値の変化である。即ち、メモリセルの一括消去直後の書込みにおいてもディスターブが起こるので、追加書込コマンドを用いる書込みは有効である。
【００６４】
表２には、メモリセルの状態（記憶データ）と追加書込データおよび書込期待値データとの関係を示す。表２に記されているＡ，Ｂ，Ｃの符号は、図９のメモリセルのしきい値変化との対応を表すものである。
【００６５】
【表２】
2005222693.tif 000004
【００６６】
図１０には、この実施例の追加書込み制御を適用することにより、各メモリセルのしきい値の変化の様子が示されている。図１０は、１セクタ内のメモリセル群のしきい値の遷移状態を表す図であり、横軸は電圧、縦軸は特定のしきい値電圧にあるメモリセルの度数を表している。この図において、しきい値電圧の第１状態（消去状態：論理"１"）と第２状態（書込み状態：論理"０"）とが定義される。即ち、メモリセルの記憶状態を決めるためのメモリセルのしきい値電圧は、第１状態ではＶｅｖ以上となり、第２状態はＶｓｓからＶｐｖの範囲となり、いずれも一点の電圧ではなく、所定の幅を持ったものとなる。
【００６７】
この実施例に従うと、図１０(A-1)，(B-1)に示すように、最初の書込み時のディスターブで破線で示すごとくしきい値が下がってしまっているメモリセルのしきい値を回復してやることができる。前述の説明では詳しく述べなかったが、１セクタを一括消去して、その中の特定のメモリセル群に書込みを行うと、残りのメモリセルは最初からワードディスターブを受けるのである。なお、図１０において、(A-1)，(A-2)は同一セクタ内でしきい値電圧が第１状態にある未使用領域の第１メモリセル群（消去状態）に書込みを行なわない場合のしきい値の変化の様子を、(B-1)，(B-2)は同じく第１メモリセル群に書込みを行なう場合のしきい値の変化の様子を示す。また、(C-1)，(C-2)は使用領域にあるしきい値電圧が第２状態の書込み状態の第２メモリセル群のしきい値の変化の様子をそれぞれ示す。同図から分かるように、この実施例では書込み済みのメモリセルも一旦消去状態にされてから再び書込み状態とされる。
【００６８】
なお、上記実施例では、セクタを使用領域と未使用領域の２つに分けた場合について説明したが、それに限定されるものでなく、上記未使用領域を複数のセクションに分割して各セクショ唐イとに追加書込みを可能な構成にしてもよい。
【００６９】
さらに、上記実施例では、データ書込みの際に一旦消去を行なってしきい値を高くした後に書込みパルスでしきい値を下げる方式のフラッシュメモリについて説明したが、消去動作でメモリセルのしきい値を低くしてから書込みパルスでしきい値を高くする方式等であっても良い。
【００７０】
図１に示した１チップに形成された第１の実施例のフラッシュメモリは、上述した追加書込みコマンド（第２書込みコマンド）の他に、少なくとも、図１３の読出しコマンド、図１４の消去コマンド（１セクタのメモリセルのしきい値電圧を一括して第１状態（消去状態）にするコマンド）、図１５の書込みコマンド（第１書込みコマンド）を有する。図１３〜１４の手順の詳細は後に説明する。消去コマンドを実行して１セクタ内でしきい値が第２状態にあるメモリセル群を第１状態にするには、約１ｍｓの時間を要する。書込みコマンドを実行してしきい値が第１状態にあるメモリセル群を第２状態にするには同じく約１ｍｓの時間を要する。
【００７１】
以上の実施例により達成される本願発明の作用効果は以下の通りである。まず、図４の追加書込みコマンドと図１５の書込みコマンドとを比較すると、追加書込みコマンドは、ステップ４−５（Ｓ４−Ｓ５）の手順が特徴となる。ステップ４により最終書込みデータの合成が自動的に行われるようになり、書込み時間の節約となる。
【００７２】
また、しきい値電圧の電圧方向を特徴的に決めるワード線への電圧印加で比較すると、図１４の消去コマンドでは＋１０Ｖのみが約１ｍｓ印加されるステップを含み、図１５の書込みコマンドでは−１０Ｖのみが約１ｍｓ印加されるステップを含む。これに対し、図４では＋１０Ｖに引き続き−１０Ｖを印加するステップを有することで特徴付けられる。また、ステップ５の擬消去で＋１０Ｖを印加する時間は、消去コマンドで＋１０Ｖを印加する時間より大幅に短くされることで特徴付けられる。
【００７３】
ディスターブを回避するために１セクタの書込みデータを一旦センスラッチＳＬＴに退避してメモリセルを消去コマンドで完全に一括消去（約１ｍｓ）した後、センスラッチＳＬＴに退避したデータと新たな書込みデータから合成した最終書込みデータを書込みコマンドでメモリセルへ書込みを行う（約１ｍｓ）方法では、合計約２ｍｓ以上の時間を要する。これに対して、図２３で示すような擬消去を用いた追加書込みコマンドによれば、擬消去（約０．１ｍｓ）の後、書込み（約１ｍｓ）となるので、トータル約１．１ｍｓで完了し、実質的な書込み時間を約半分とすることができる。
【００７４】
また、擬消去によりディスターブの補償がなされワードディスターブが緩和されるため、追加書込みコマンドでは、実行に先立ち消去コマンドを実行して完全なセクタ消去をしなくてもよい。即ち、従来の書込みコマンドでは、その実行に先立ち消去コマンドを実行しなければならない制約があった。これに対し、追加書込みコマンドでは、ディスターブが大幅に緩和されるため、消去コマンドを実行せずに連続して実行できる回数を大幅に増やすことができる。つまり、本願発明の追加書込みコマンドは、消去コマンドを実行せずに、約１５回以上連続して実行しても、同一セクタ内のメモリセルの記憶データが保証される。消去−書込みを１５回以上繰り返すと３０ｍｓとなるのに対し、追加書込みコマンドを１５回連続して実行して１回消去コマンドを実行すると、１７．５ｍｓとなるに過ぎず、システム全体としても書込み時間が大幅に節約される。
【実施例２】
【００７５】
図１１には、上記書込みパルスでしきい値を高くする方式のメモリアレイの実施例を示す。
この実施例のメモリアレイと前記実施例のメモリアレイ（図２参照）との相違は、選択ＭＯＳＦＥＴ  Ｑs1，Ｑs2がなく各メモリセルＭＣ１〜ＭＣｎのドレインが直接メインデータ線ＤＬに接続されているとともに、各メモリセルＭＣ１〜ＭＣｎのソースは共通のコモンソース線ＣＳＬに接続されている点にあり、同一列のメモリセルは互いに並列的に接続されている点では前記実施例のメモリアレイと同じである。ただし、この実施例のメモリアレイでは、データ書込み時と消去時のメモリセルのしきい値電圧の定義が図２の実施例と逆である。
【００７６】
特に制限されないが、図１１に示すメモリアレイはＮＯＲ形フラッシュメモリと呼ばれることがある。この時、特に制限されないが、フローティングゲートへの電子の注入（しきい値電圧を上げ、書込み状態にする）には、トランジスタのドレインからＣＨＥ（Channel Hot Electron）注入が用いられ、フローティングゲートからの電子の引き抜き（しきい値電圧を下げ、消去状態にする）には、ＦＮトンネル放出が用いられる。
【００７７】
この実施例では、表３に示すように、データ書込み時にはコントロールゲートＣＧに１０Ｖのような高電圧が印加され、ソースには接地電位（０Ｖ）が印加される。一方、ドレインには、選択／非選択に応じて異なる電圧が印加される。すなわち、選択メモリセルのドレインには５Ｖのような電圧が印加されてメモリセルはオン状態となり、ソース・ドレイン間に電流が流れこのとき生じたホットエレクトロンがフローティングゲートに注入されてメモリセルのしきい値が高くされる。また、非選択メモリセルのドレインにはソースと同じ０Ｖが印加されてメモリセルのソース・ドレイン間には電流が流れずメモリセルのしきい値も低いままとされる。
【００７８】
【表３】
2005222693.tif 000005
【００７９】
デ−タ消去時にはコントロールゲートＣＧに−１０Ｖのような負電圧が印加され、ドレインは電圧が印加されないフローティング状態とされる。一方、ソースには、５Ｖのような正電圧が印加される。これによって、メモリセルのフローティングゲートから電子が引き抜かれ、メモリセルのしきい値が低くされる。この消去動作はワード線を共通にするセクタ単位で実行される。なお、この実施例のメモリセルは、データ読出し時にはコントロールゲートに５Ｖ、ソースに０Ｖ、ドレインに１Ｖが印加されることによって、しきい値が高いメモリセルはドレイン電流が流れず、しきい値が低いメモリセルはドレイン電流が流れてデータ線のプリチャージレベルが下がるのをセンスラッチで検出することでデータの読出しが行なわれる。
【００８０】
この実施例においても、前記実施例と同様な追加書込み制御を適用することにより、図１２(A-1)，(B-1)に示すように、最初の書込み時のディスターブで破線で示すごとくしきい値が上がってしまっているメモリセルのしきい値を回復してやることができる。なお、図１２において、(A-1)，(A-2)は未使用領域のメモリセル（消去状態）に書込みを行なわない場合のしきい値の変化の様子を、(B-1)，(B-2)は未使用領域のメモリセルに書込みを行なう場合のしきい値の変化の様子を、(C-1)，(C-2)は使用領域にある書込み状態のメモリセルのしきい値の変化の様子をそれぞれ示す。同図から分かるように、この実施例では書込み済みのメモリセルも一旦消去状態にされてから再び書込み状態とされる。
【００８１】
図２４に示されるように、メモリセルのしきい値の変化を電圧Ｖｐｖよりもわずかに低くする程度であってもよい。
【００８２】
以上本願の実施例２を用いて、第１状態と第２状態のしきい値電圧の高低を逆にしても実施例１と同様な効果が得られる。
【実施例３】
【００８３】
図１３〜図１５に本発明の他の実施例を示す。この実施例は、前記実施例における追加書込みコマンドや書込み期待値データ機能をフラッシュメモリに持たせずに、外部の制御装置からの一般的なデータ読出しコマンドと消去コマンドと書込みコマンドによって追加書込みを実行するようにしたものである。この実施例を適用できるフラッシュメモリは、少なくともデータ読出しコマンドと消去コマンドと書込みコマンドと開始コマンドとを解読して実行するシーケンサを備えている。このうち開始コマンドは必ずしも必要とされるものでなく、自動的にスタートするように構成することができる。
【００８４】
即ち、不揮発性メモリとしては、メモリアレイとシーケンサとが１チップ上に形成され、シーケンサは少なくとも、読出しコマンド（図１３）、消去コマンド（図１４）および書込みコマンド（図１５）の基本命令を実行可能とされている。そして、実施例１で説明したように完全な一括消去と前述の擬消去とができるように、消去コマンドでのワード線の電圧印加時間や実行ステップは、変更可能にできるものとする。擬消去専用に消去時間だけが異なる第２消去コマンドを設けてもよい。また、この時、消去コマンドの消去ベリファイは不要とされる。
【００８５】
本願発明の追加書込みコマンドは、上記３つの基本命令を順次連続して実行するマクロコマンドとなり、そのコマンドは例えばパーソナルコンピュータのＣＰＶで実行可能なプログラムとして、磁気記憶媒体等により配布可能とされる。従って、この場合のシーケンサは、メモリチップの狭義のシーケンサと外部のＣＰＵとが一体となったものである。追加コマンドの形態としては、不揮発性メモリドライバとして追加プログラムされたり、しばしばコンピュータのＯＳに組み込まれる形式とされる。従って、本願の対象は、３個の基本命令が実行できる不揮発性メモリチップと、それが接続されるＣＰＶを持つコンピュータシステムの一部となり得る。
【００８６】
以下、図１３〜図１５に従って、本実施例を説明する。
本実施例においては、追加書込みをする場合、外部の制御装置からフラッシュメモリに対して先ずデータ読出しコマンドが入力され、続いてデータを追加書込みしたい位置に相当するセクタアドレスが入力される。フラッシュメモリは、データ読出しコマンドが入力されると、メモリ内部の各回路を読出しモードに設定する（図１３のステップＳ１１）。続いてアドレスが入力されるとそのアドレスをアドレスレジスタに格納する（ステップＳ１２）。次に、外部から開始コマンドが入力されると、上記アドレスレジスタに格納されたアドレスのデータをメモリアレイ内から読み出して外部へ出力する。外部の制御装置は、フラッシュメモリから出力されたデータを外部のメモリ内の所定の退避エリアに格納する。また、外部制御装置は上記退避エリアに格納された読出しデータと追加書込みデータとから書込み期待値データを作成して外部メモリに保持しておく。
【００８７】
次に、外部制御装置からフラッシュメモリに対して消去コマンドとセクタアドレスが入力される。すると、フラッシュメモリはメモリ内部の各回路を消去モードに設定してから、入力されたアドレスをアドレスレジスタに格納する（図１４のステップＳ２１，Ｓ２２）。続いて開始コマンドが入力されると、上記アドレスレジスタに設定されたセクタアドレスに対応するメモリセルに対して、消去状態あるいは擬消去状態にするためのバイアス電圧を印加してしきい値を変化させる（ステップＳ２３）。その後、ベリファイ読出しを行なって、確実にデータが消去されたか確認し、消去がなされていないときはステップＳ２３へ戻って再度メモリセルに対して消去パルスを印加する（ステップＳ２４，Ｓ２５）。なお、ステップＳ２２〜２５の消去ベリファイは、通常の消去時に利用され、擬消去では使用されない。
【００８８】
次に、外部制御装置からフラッシュメモリに対して書込みコマンドとセクタアドレスおよび書込み期待値データが順次入力される。すると、フラッシュメモリはメモリ内部の各回路を書込みモードに設定してから、入力されたアドレスをアドレスレジスタに、また書込み期待値データをデータレジスタに格納する（図１５のステップＳ３１，Ｓ３２，Ｓ３３）。続いて開始コマンドが入力されると、上記アドレスレジスタに設定されたセクタアドレスに対応するメモリセルに対して、書込みパルスを印加してしきい値を変化させる（ステップＳ３４）。その後、ベリファイ読出しを行なって、確実にデータの書込みがなされたか確認し、書込みがなされていないときはステップＳ３４へ戻って再度メモリセルに対して書込みパルスを印加する（ステップＳ３５，Ｓ３６）。
【００８９】
以上、読出しコマンド、消去コマンドおよび書込みコマンドの３個の基本命令の組み合わせにより作ったマクロ追加書込みコマンドについて説明したが、図４の実施例に比べると、読出しデータをメモリチップ外部に取り出すため、図４のステップＳ４に対する手順の節約効果は薄れるものの、ワードディスターブを回避し、消去命令を実行せずにできる追加書込みについては実施例１と同様な効果が期待できる。
【００９０】
図１６には、本発明の更に他の実施例を示す。図１と同一の符号については、その詳細な説明は省略する。この実施例は、上記実施例における退避エリアとなるレジスタ（データ退避レジスタ）２７と、外部制御装置が行なっている書込み期待値データの演算を行なう演算回路（追加書込み対応演算回路）２８とをフラッシュメモリ内部に設けるようにしたものである。この実施例のシーケンサ２２は外部の制御装置から入力される追加書込みコマンドを解読して、上記レジスタ２７および演算回路２８を適当なタイミングで制御して追加書込みを実行させる機能を有するように構成される。
【００９１】
図１７には上記実施例のフラッシュメモリの応用例としてのメモリカードの構成を示す。メモリカード１００は、複数のフラッシュメモリ１０とこれらのリード・ライトを制御するコントローラユニット１１０とによって構成されており、コントローラユニット１１０とフラッシュメモリ１０とは、カード内に配設されたバス（図示省略）によって接続されており、コントローラユニット１１０からフラッシュメモリ１０に対して、上述の追加書込みコマンドその他のコマンドやセクタアドレス、書込みデータ、ライトイネーブル信号などの制御信号がバスを介して供給される。１２０は、カードの一側に沿って設けられた信号入出力や電源供給用の端子兼コネクタである。
【００９２】
実施例１や実施例２では、フラッシュメモリのメモリアレイと、命令を実行するためのコマンドシーケンサが１チップ上に設けられた不揮発性メモリについて述べたが、その実現方法は、図１７のようにカード形とすることもできる。このとき重要なことは、コントローラ１１０が少なくとも、図４で示した追加書込みコマンドの手順を含む不揮発性メモリシステムを構成することである。
【００９３】
メモリカード形態としたときの別の実施例としては、コントローラ１１０を省略し、フラッシュメモリチップが複数搭載されたメモリカードと、これらのメモリカードが接続可能とされるＣＰＶを含むパーソナルコンピュータの形態も取り得る。この場合には、フラッシュメモリの制御に必要な消去、書込み等の全てのコマンドはＣＰＵのプログラムとして含まれることとなる。そして、そのコマンドには図４の追加書込みコマンド、または図１３〜１５の基本命令を組み合わせたマクロ書込みコマンドを用いることができる。
【００９４】
以上説明したように、上記実施例においては、所定の指令が与えられると、指定アドレスのセクタの記憶データを読み出してレジスタに退避させてから当該セクタの一括消去を行ない、前記退避されたデータと追加書込みしようとするデータとから実際の最終書込みデータ（書込み期待値データ）を形成して書込み動作を行なうように構成したので、追加書込みの際にワード線ディスターブによるメモリセルのしきい値の変動が回復され、誤ったデータの読み出しを防止することができるという効果がある。
【００９５】
また、選択セクタから読み出されたデータを内部レジスタに保持した状態で外部から追加書込みデータが入力されると、書込み期待値データを自動的に内部で形成してから書込み動作を行なうように構成したので、追加書込みという動作を通常の書込みよりも高速で行なうことができ、しかも追加書込みにおけるソフトウェアの負担を軽減することができるという効果がある。
【００９６】
その結果、実施例のフラッシュメモリによれば、図２２に示すように、同一セクタ内にＯＳ情報やセクタ管理情報等一般ユーザーに開放されていないシステム領域と、一般ユーザーが自由に書込みをできるユーザー領域とを混在して設けることができ、これによってメモリの有効利用を図かることができる。このような記憶方式のフラッシュメモリは、システム領域に所定のデータが書き込まれ、ユーザー領域は未書込みの状態でユーザーに提供され、ユーザーが書込みを行なう時は追加書込みという動作で行なえるためである。なお、図２２における管理データとしては、例えばパリティコードやエラー訂正符号、当該セクタの書換え回数、等がセクタが不良ビットを含むか否かの情報、当該セクタを複数のセクションに分割して各セクションごとに追加書込みを可能な構成にした場合におけるセクションの使用／未使用を示すセクション管理情報等がある。
【００９７】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、上記実施例では、メモリアレイを２つのマットによって構成した場合について説明したが、この発明はそれに限定されず、偶数個のマットに分割した場合はもちろん１つのマットで構成されている場合にも適用することができる。
【００９８】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である一括消去型フラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、ＦＡＭＯＳを記憶素子とする不揮発性記憶装置一般さらには複数のしきい値を有するメモリセルを備えた半導体装置に広く利用することができる。
【図面の簡単な説明】
【００９９】
【図１】本発明に係るフラッシュメモリの一実施例の概略を示す全体ブロック図である。
【図２】本発明に係るフラッシュメモリのメモリアレイの構成例を示す回路図である。
【図３】センスラッチ回路ＳＬＴおよびデータ反転回路ＷＲＷの具体例を示す回路図である。
【図４】実施例のフラッシュメモリの追加書込み手順を示すフローチャートである。
【図５】実施例のフラッシュメモリにおける追加書込み時（前半）のメモリアレイ内の信号タイミングを示すタイミングチャートである。
【図６】実施例のフラッシュメモリにおける追加書込み時（前半）のセンスラッチおよびデータ線のレベル変位を示す波形図である。
【図７】実施例のフラッシュメモリにおける追加書込み時（後半）のメモリアレイ内の信号タイミングを示すタイミングチャートである。
【図８】実施例のフラッシュメモリにおける追加書込み時（後半）のセンスラッチおよびデータ線のレベル変位を示す波形図である。
【図９】実施例のフラッシュメモリにおける追加書込み時のメモリセルのしきい値の変化を示す説明図である。
【図１０】実施例のフラッシュメモリにおけるメモリセルのしきい値の変化を示す説明図である。
【図１１】本発明に係るフラッシュメモリのメモリアレイの他の実施例を示す回路図である。
【図１２】図１１の実施例のフラッシュメモリにおけるメモリセルのしきい値の変化を示す説明図である。
【図１３】本発明に係るフラッシュメモリの第２の実施例を説明する第１ステージの読出しコマンド実行手順を示すフローチャートである。
【図１４】本発明に係るフラッシュメモリの第２の実施例を説明する第２ステージの消去コマンド実行手順を示すフローチャートである。
【図１５】本発明に係るフラッシュメモリの第２の実施例を説明する第３ステージの書込みコマンド実行手順を示すフローチャートである。
【図１６】本発明に係るフラッシュメモリの第３の実施例の概略を示す全体ブロック図である。
【図１７】本発明に係るフラッシュメモリの応用例としてのメモリカードの概略構成図である。
【図１８】フラッシュメモリにおけるメモリセルの書込み時の印加電圧の一例を示す断面図である。
【図１９】フラッシュメモリにおけるメモリセルの消去時の印加電圧の一例を示す断面図である。
【図２０】従来のフラッシュメモリにおけるメモリセルのしきい値の変化を示す説明図である。
【図２１】従来の他のフラッシュメモリにおけるメモリセルのしきい値の変化を示す説明図である。
【図２２】フラッシュメモリにおける追加書込み可能なセクタの構成例を示す説明図である。
【図２３】実施例のフラッシュメモリにおけるメモリセルのしきい値の変化を示す他の説明図である。
【図２４】図１１の実施例のフラッシュメモリにおけるメモリセルのしきい値の変化を示す他の説明図である。
【符号の説明】
【０１００】
１１  メモリアレイ
１２  データレジスタ
１３  書換回路
１４  アドレスレジスタ
１５  Ｘデコーダ
２１  コマンドレジスタ&デコーダ
２２  シーケンサ
ＳＬＴ  センスラッチ回路
ＷＲＷデータ反転回路
ＤＬ  データ線
ＷＬ  ワード線
ＭＣ  メモリセル
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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