(57)【要約】【課題】インパクトイオン化によるオフリーク電流の増大を抑制する。【解決手段】  薄膜トランジスタ１は絶縁性支持基板１０上に設けられる半導体薄膜１２と、半導体薄膜１２上に設けられるゲート絶縁膜１４と、ゲート絶縁膜１４を介して半導体薄膜１２上に形成されるゲート電極層１６を備える。この薄膜トランジスタ１では、半導体薄膜１２はゲート電極層１６の下方に配置されるチャネル領域１２Ｃと、チャネル領域１２Ｃの両側に配置されるソース領域１２Ｓおよびドレイン領域１２Ｄとを含み、チャネル領域１２Ｃの不純物濃度が１×１０１６ｃｍ−３以下であり、半導体薄膜１２の厚さが１００ｎｍ以上である。【選択図】      図１
2005353825.tif 000002
【特許請求の範囲】
【請求項１】
絶縁性支持基板上に設けられる半導体薄膜と、前記半導体薄膜上に設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体薄膜上に形成されるゲート電極層を備え、前記半導体薄膜は前記ゲート電極層の下方に配置されるチャネル領域と、前記チャネル領域の両側に配置されるソース領域およびドレイン領域とを含み、前記チャネル領域の不純物濃度が１×１０１６ｃｍ−３以下であり、前記半導体薄膜の厚さが１００ｎｍ以上であることを特徴とする薄膜トランジスタ。
【請求項２】
前記半導体薄膜の厚さは、前記チャネル領域の不純物濃度が１×１０１５ｃｍ−３で前記チャネル領域のチャネル長が１μｍ未満である場合に１００〜２００ｎｍに設定されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項３】
前記半導体薄膜の厚さは、前記チャネル領域の不純物濃度が１×１０１５ｃｍ−３で前記チャネル領域のチャネル長が１μｍ以上である場合および前記チャネル領域の不純物濃度が１×１０１６ｃｍ−３である場合に２００〜４００ｎｍに設定されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項４】
前記ゲート電極層はｎ＋ ポリシリコンより大きい仕事関数を持つゲート材料からなることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項５】
前記ゲート材料はＭｏＷおよびｐ＋ポリシリコンのいずれか一方であることを特徴とする請求項４に記載の薄膜トランジスタ。
【請求項６】
前記薄膜トランジスタは表示パネル上に画素スイッチとして形成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項７】
前記薄膜トランジスタは表示パネル上に駆動回路の一部として形成されることを特徴とする請求項１に記載の薄膜トランジスタ。
【請求項８】
絶縁性支持基板上に設けられる半導体薄膜と、前記半導体薄膜上に設けられるゲート絶縁膜と、前記ゲート絶縁膜を介して前記半導体薄膜上に形成されるゲート電極層を備え、前記半導体薄膜は前記ゲート電極層の下方に配置されるチャネル領域と、前記チャネル領域の両側に配置されるソース領域およびドレイン領域とを含み、前記チャネル領域の不純物濃度および前記半導体薄膜の厚さは前記ソース領域から前記ドレイン領域に向かってチャネル領域の前記ゲート電極層側表面付近を移動するキャリアを前記ドレイン領域端に近づくにつれて前記ゲート電極層から離れる方向に広がらせるように設定されたことを特徴とする薄膜トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば液晶表示装置の表示パネル上に配置される駆動回路に組み込まれる薄膜トランジスタに関する。
【背景技術】
【０００２】
薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）は絶縁基板上に堆積される半導体薄膜に形成したＭＯＳ（ＭＩＳ）構造の電界効果トランジスタである。ここでは、例えば絶縁基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハに形成した電界効果トランジスタも同様に薄膜トランジスタとして取り扱う。こうした薄膜トランジスタのソース−ドレイン間の耐圧（ＳＤ耐圧）は一般的に小さく、オフリーク電流の増大やラッチアップ現象が比較的小さなソース−ドレイン間の電圧で発生する。従って、薄膜トランジスタは高いＳＤ耐圧を必要とする用途に向いていない。
【０００３】
近年では、駆動回路内蔵型の液晶表示装置が開発されている。この液晶表示装置では、複数の表示画素がこれら表示画素を駆動する駆動回路と一緒に表示パネルに形成される（例えば、特許文献１を参照）。駆動回路は３．３Ｖ程度の低い電源電圧で映像信号を処理するロジック回路部と、このロジック回路部の処理結果に対応して複数の表示画素を±５Ｖ程度の高い電源電圧で駆動する出力回路部とからなる。この液晶表示装置の場合、４〜６Ｖ程度のＳＤ耐圧がロジック回路部用トランジスタに必要であり、１０〜１２Ｖ程度のＳＤ耐圧が出力回路部用および画素スイッチ用トランジスタに必要である。これら出力回路部用および画素スイッチ用トランジスタとロジック回路部用トランジスタとは共通な製造プロセスで同時に形成できることが製造コストを低減するために好ましい。
【０００４】
薄膜トランジスタが比較的低い結晶性の半導体薄膜に形成される場合、一般に高いオフ時のＳＤ耐圧（オフ耐圧）を得ることができる。しかしながら、このオフ耐圧は結晶性を改善して高いキャリア移動度を持たせた半導体薄膜に薄膜トランジスタを形成した場合に劣化する。図２３は薄膜トランジスタの半導体薄膜がポリシリコン膜である場合およびこのポリシリコン膜よりも結晶性に優れた単結晶シリコン膜である場合にそれぞれ得られるチャネル長とオフ耐圧との関係を示す。図２３に示すように全てのチャネル長において、単結晶シリコン膜に形成した薄膜トランジスタのオフ耐圧特性曲線Ｓはポリシリコン膜に形成した薄膜トランジスタのオフ耐圧特性曲線Ｔよりも低くなっている。
【０００５】
また、図２４は半導体薄膜の結晶性を改善した薄膜トランジスタにおいてチャネル領域の不純物濃度と最大空乏層幅との関係を示す特性曲線グラフである。この薄膜トランジスタは例えば図２４に示す特性曲線Ｕを境界にして完全空乏（ＦＤ：Full Depletion）型と部分空乏（ＰＤ:Partial Depletion）型に分けることができる。ＦＤ型薄膜トランジスタはこの特性曲線Ｕの下側に位置する不純物濃度および空乏層幅を有し、ＰＤ型薄膜トランジスタはこの特性曲線Ｕの上側に位置する不純物濃度および空乏層幅を有する。ＦＤ型薄膜トランジスタは一般にＰＤ型薄膜トランジスタよりも優れた多くの利点を有する。ＦＤ型薄膜トランジスタの利点としては、例えばドレイン電流が低いゲート電圧の印加時にドレイン電圧の増大に伴って急激に増大するようなキンク現象を発生しないことがあげられる。このようなキンク現象の発生は薄膜トランジスタの信頼性の観点から好ましくない。
【特許文献１】特開２０００−３１０８１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、ＦＤ型薄膜トランジスタはＰＤ型薄膜トランジスタよりもオフ耐圧が低いという問題がある。チャネル領域内の電界強度は通常ドレイン端近傍で大きく、チャネル領域の両端間に電界を印加したときに発生したキャリアがそこで加速されてドレイン端に衝突するインパクトによって半導体をイオン化する。このインパクトイオン化により生成された少数キャリアはチャネル領域を構成する半導体薄膜の部分（ボディ）に蓄積して閾値電圧を変化させ、結果的にオフリーク電流を増大させてしまう。また、キャリアの蓄積は寄生バイポーラ現象としてチャネル領域に流れる電流をゲートによる制御不能な状態で自己継続させるシングルラッチアップの発生を容易にし、トランジスタの機能を損なわせる原因となる。
【０００７】
これに対して、ＰＤ型薄膜トランジスタで発生するキンク現象については、半導体薄膜においてチャネル領域を構成する部分（ボディ）にソースと同じもしくはソースよりも低い電位に保たれる電荷排出用のボディ端子を付加することによって抑制することができる。従って、オフ耐圧の向上という観点では、現在のところ、ボディ端子を付加したＰＤ型薄膜トランジスタがＦＤ型薄膜トランジスタよりも優位にある。但し、例えば１０Ｖ以上の大きなオフ耐圧を得るには、ボディ端子だけでは困難であり、例えばＬＤＤ（Lightly Doped Drain）構造を用いるか、あるいはＬＤＤ構造とボディ端子とを併用する必要がある。
【０００８】
本発明の目的は、インパクトイオン化によるオフリーク電流の増大を抑制できる薄膜トランジスタを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１観点によれば、絶縁性支持基板上に設けられる半導体薄膜と、半導体薄膜上に設けられるゲート絶縁膜と、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置されるチャネル領域と、チャネル領域の両側に配置されるソース領域およびドレイン領域とを含み、チャネル領域の不純物濃度が１×１０１６ｃｍ−３以下であり、半導体薄膜の厚さが１００ｎｍ以上である薄膜トランジスタが提供される。
【００１０】
本発明の第２観点によれば、絶縁性支持基板上に設けられる半導体薄膜と、半導体薄膜上に設けられるゲート絶縁膜と、ゲート絶縁膜を介して半導体薄膜上に形成されるゲート電極層を備え、半導体薄膜はゲート電極層の下方に配置されるチャネル領域と、チャネル領域の両側に配置されるソース領域およびドレイン領域を含み、チャネル領域の不純物濃度および半導体薄膜の厚さはソース領域からドレイン領域に向かってチャネル領域のゲート電極層側表面付近を移動するキャリアをドレイン領域端に近づくにつれてゲート電極層から離れる方向に広がらせるように設定された薄膜トランジスタが提供される。
【発明の効果】
【００１１】
この薄膜トランジスタでは、チャネル領域の不純物濃度が１×１０１６ｃｍ−３以下で、半導体薄膜の厚さが１００ｎｍ以上である。すなわち、チャネル領域の不純物濃度および半導体薄膜の厚さはソース領域からドレイン領域に向かってチャネル領域のゲート電極層側表面付近を移動するキャリアをドレイン領域端に近づくにつれてゲート電極層から離れる方向に広がらせるように設定されている。このため、薄膜トランジスタがＦＤ型であっても、キャリアがドレイン端近傍で加速されてドレイン端に衝突することによって生じる半導体のインパクトイオン化を軽減することができる。従って、インパクトイオン化により生成された少数キャリアがチャネル領域を構成する半導体薄膜のボディに蓄積して閾値電圧を変化させることにより増大するオフリーク電流を抑制することができる。さらに、ボディに蓄積する少数キャリアが減少するため、ゲートによる電流制御ができないシングルラッチアップの発生を阻止することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の一実施形態に係る薄膜トランジスタについて添付図面を参照して説明する。この薄膜トランジスタは、例えばアクティブマトリクス型液晶表示装置の表示パネルにおいて高いオフ耐圧を必要とする画素スイッチや駆動回路を構成するために用いられる。
図１はこの薄膜トランジスタ１の断面構造を示す。この薄膜トランジスタ１は支持基板１０、この支持基板１０上に配置される厚さ５０〜４００ｍｎの半導体薄膜１２、この半導体薄膜１２を覆う厚さ３０ｎｍのゲート絶縁膜１４、およびゲート絶縁膜１４を介して半導体薄膜１２上に形成される厚さ３０〜４０ｎｍのゲート電極層１６を備える。半導体薄膜１２はゲート電極層１６の下方に配置されるチャネル領域１２Ｃと、このチャネル領域１２Ｃの両側に配置されるソース領域１２Ｓおよびドレイン領域１２Ｄとを含む。ソース電極１８Ｓおよびドレイン電極１８Ｄはゲート絶縁膜１４に形成される１対のコンタクトホールを介してソース領域１２Ｓおよびドレイン領域１２Ｄに接続される。チャネル領域１２Ｃは、ソース領域１２Ｓおよびドレイン領域１２Ｄ間で電子または正孔のようなキャリアを移動させるための領域であり、このキャリアの移動はゲート電極層１６に印加されるゲート電圧に対応した電界によって制御される。ここでは、ソース領域１２Ｓおよびドレイン領域１２Ｄの各々はｎ型の不純物を１×１０１９〜２０の濃度で含有するｎ＋型不純物領域であり、チャネル領域１２Ｃは１×１０１６以下のｐ型不純物を含有するｐ型不純物領域である。ゲート電極層１６はｎ型不純物を含有するポリシリコン膜からなる。ゲート絶縁膜１４は例えば二酸化ケイ素（すなわち、ＳｉＯ２）のような酸化物からなり、薄膜トランジスタ１を電界トランジスタとして機能させるためにゲート電極層１８をチャネル領域２２から電気的に絶縁する。
【００１３】
支持基板１０は、例えばコーニング社の１７３７ガラス、溶融石英、サファイア、プラスチック、ポリイミド等の材料からなる絶縁性基板１０Ａを用いることができる。ここでは、１７３７ガラス基板が絶縁性基板１０Ａとして用いられ、さらにこの絶縁性基板１０Ａが半導体薄膜１２の下地となる下地絶縁層１０Ｂにより覆われている。半導体薄膜１２は下地絶縁層１０Ｂ上にアモルファスシリコン膜を堆積し、入射光を位相変調して逆ピーク状の光強度分布で出射する位相シフタを用いて空間的に強度変調されたエキシマレーザを照射する位相変調エキシマレーザ結晶化法によりアモルファスシリコン膜を溶融再結晶化して得られたポリシリコン膜からなる。位相変調エキシマレーザ結晶化法において、エキシマレーザは半導体薄膜１２上において位相シフタに依存した強度分布に設定され、この強度分布に対応した温度勾配を半導体薄膜１２内に生じさせる。この温度勾配は半導体薄膜１２平面に平行な横方向において低温部分から高温部分に向かう単結晶シリコン粒ＳＣの成長を促進する。この結果、単結晶シリコン粒ＳＣが図２に示すように少なくとも１個の薄膜トランジスタ１を収容可能な数ミクロン程度の粒径に成長する。図２では、単結晶シリコン粒ＳＣの形状が示されているが、半導体薄膜１２はソース領域１２Ｓ、ドレイン領域１２Ｄ、およびチャネル領域１２Ｃからなる島状部分だけを残すように製造過程でＭＥＳＡエッチングされる。チャネル領域１２Ｃ全体は単結晶シリコン粒ＳＣ内に配置されている。
【００１４】
尚、半導体薄膜１２は下地絶縁層１０Ｂを介さずに支持基板１２上に直接に形成されてもよい。また、半導体薄膜１２は例えば絶縁基板に接着してＳＯＩ(Semiconductor On Insulator) 構造基板を成す半導体ウェハによって構成されてもよい。さらに、半導体薄膜１２はポリシリコン膜以外に、例えばシリコン（Ｓｉ）、シリコンゲンルマニウム（ＳｉＧｅ）のような半導体を含む層であってもよい。薄膜トランジスタ１の閾値電圧はチャネル領域１２Ｃ内の不純物濃度に依存し、薄膜トランジスタ１の電流駆動能力はチャネル長（ソース領域１２Ｓおよびドレイン領域１２Ｄの距離に等しいチャネル領域１２Ｃの長さ）に依存する。
【００１５】
この薄膜トランジスタ１は、ソース領域１２Ｓからドレイン領域１２Ｄに向かってチャネル領域１２Ｃのゲート電極層１６側表面付近を移動するキャリアがドレイン領域１２Ｄの端に近づくにつれてゲート電極層１６側に比べて電界の弱いバックゲート側（すなわち、ゲート電極層１６から遠いチャネル領域１２Ｃの表面側）へ加速されるように設計されている。具体的には、チャネル領域１２Ｃの不純物濃度が例えば１×１０１６ｃｍ−３以下の小さな値に設定され、半導体薄膜１２の厚さ（チャネル領域１２Ｃの厚さ）が例えば１×１０１６ｃｍ−３というチャネル領域１２Ｃの不純物濃度に対して３００ｎｍ程度に設定される。この場合、チャネル領域１２Ｃの不純物濃度は従来において一般的な１×１０１７ｃｍ−３よりも低減され、半導体薄膜１２の厚さは従来において一般的な５０ｎｍよりも増大されている。半導体薄膜１２の厚さについては、例えばＰＤ型薄膜トランジスタに特有なキンクを発生させたり、パンチスルー現象に伴う閾値電圧の低下によってオフリーク電流を増大させたりする弊害の無い範囲で厚くする必要がある。これによりインパクトイオン化が生じにくくなり、ＳＤ耐圧の向上が期待できる。
【００１６】
図３は２種類のチャネル領域１２Ｃ用不純物濃度において得られる半導体薄膜１２の厚さとオフ耐圧（オフ時のＳＤ耐圧）との関係を示す。チャネル領域１２Ｃの不純物濃度が１×１０１６ｃｍ−３であれば、チャネル長ＬはＬ＝１μｍおよびＬ＝３μｍのいずれでも、半導体薄膜１２の厚さが厚いほどバックゲート側へキャリアを加速する効果を促進して、オフ耐圧を大きくできることがわかる。また、チャネル領域１２Ｃの不純物濃度が１×１０１５ｃｍ−３であれば、チャネル長Ｌ＝３μｍについて、半導体薄膜１２の厚さが厚いほどオフ耐圧を大きくできる。但し、オフ耐圧は半導体薄膜１２の厚さが３００ｎｍ以上で飽和特性を示す。チャネル長Ｌ＝１μｍについては、チャネル領域１２Ｃの不純物濃度が１×１０１５ｃｍ−３である場合に半導体薄膜１２の厚さを大きくすると、これがパンチスルー現象を顕著にさせてオフ耐圧を低下させる原因となる。チャネル領域１２Ｃの不純物濃度が１×１０１６ｃｍ−３であれば、半導体薄膜１２の厚さを厚くしてもオフ耐圧は安定である。
【００１７】
図４はチャネル領域１２Ｃの不純物濃度が１×１０１５ｃｍ−３である場合に得られる半導体薄膜１２の厚さとオフ耐圧との関係を様々なチャネル長Ｌについて示す。チャネル長Ｌ＝０．８μｍについては、半導体薄膜１２の厚さが１００ｎｍを越えることによりオフ耐圧が低下する。チャネル長Ｌ＝１μｍについては、半導体薄膜１２の厚さが２００ｎｍを越えることによりオフ耐圧が低下する。また、チャネル長Ｌ＝２．０については、半導体薄膜１２の厚さが４００ｎｍを越えることによりオフ耐圧が低下する。チャネル長Ｌ＝３．０および５．０については、半導体薄膜１２の厚さが４００ｎｍ以上でもオフ耐圧が安定である。従って、チャネル領域１２Ｃの不純物濃度が１×１０１５ｃｍ−３でチャネル長Ｌ＜１μｍである場合、半導体薄膜１２の厚さを１００〜２００ｎｍに設定することが好ましい。また、チャネル領域１２Ｃの不純物濃度が１×１０１５ｃｍ−３でチャネル長Ｌ≧１μｍである場合および１×１０１６ｃｍ−３である場合に半導体薄膜１２の厚さを２００〜４００ｎｍに設定することが好ましい。
【００１８】
図５は半導体薄膜１２の厚さが２００ｎｍである場合に得られるチャネル領域１２Ｃの不純物濃度とオフ耐圧との関係を示す。図５を参照すると、各チャネル長Ｌ毎に最適なチャネル領域１２Ｃの不純物濃度は僅かに異なるものの、１×１０１５ｃｍ−３、１×１０１６ｃｍ−３で良好なオフ耐圧の薄膜トランジスタ１が得られ、最適なチャネル領域１２Ｃの不純物濃度はほぼ１×１０１６ｃｍ−３程度であることがわかる。
【００１９】
図６〜図８はチャネル領域１２Ｃの不純物濃度がそれぞれ１×１０１５ｃｍ−３、１×１０１６ｃｍ−３、１×１０１７ｃｍ−３である場合に半導体薄膜１２内に得られる電位分布を示し、図９〜図１１はチャネル領域１２Ｃの不純物濃度がそれぞれ１×１０１５ｃｍ−３、１×１０１６ｃｍ−３、１×１０１７ｃｍ−３である場合に半導体薄膜１２内に得られる電流密度分布を示し、図１２〜図１４はチャネル領域１２Ｃの不純物濃度がそれぞれ１×１０１５ｃｍ−３、１×１０１６ｃｍ−３、１×１０１７ｃｍ−３である場合に半導体薄膜１２内に得られる電界強度分布を示す。これらを参照すると、チャネル領域１２Ｃの不純物濃度が低いほど、キャリアがチャネル領域１２Ｃにおいて矢印で表すようにゲート電極層１６から離れる方向に広がり易くなることがわかる。このため、キャリアがドレイン領域１２Ｄの端に衝突した衝撃による半導体のインパクトイオン化が生じにくくなり、ＳＤ耐圧が向上する。
【００２０】
図１５および図１６は最大空乏層幅がそれぞれ３０ｎｍ，５０ｎｍに設定されたＦＤ型薄膜トランジスタ１のドレイン電圧−ドレイン電流特性を示し、図１７および図１８は最大空乏層幅がそれぞれ１００ｎｍ，２００ｎｍに設定されたＰＤ型薄膜トランジスタ１のドレイン電圧−ドレイン電流特性を示す。これらの特性は、薄膜トランジスタ１のチャネル領域１２Ｃの不純物濃度およびチャネル長Ｌをそれぞれ一般的な１×１０１７ｃｍ−３,１μｍにそれぞれ設定して得られた結果である。図１５から図１８を比較すると、薄膜トランジスタ１をＦＤ型として形成した場合、閾値電圧Ｖthが小さくなることによって電流駆動能力を高くし、キンク現象も発生し難くすることが可能であることがわかる。
【００２１】
尚、チャネル領域１２Ｃの不純物濃度を１×１０１６ｃｍ−３程度とすると、ゲート電極層１６用のゲート材料としてよく用いられるｎ＋ ポリシリコンを用いると、多くの場合ノーマリオン型となる。ノーマリオフ型の特性を必要とする場合には、ゲート材料として、ｎ＋ ポリシリコンより大きい仕事関数を持つ金属のゲート材料を用いればよい。この金属としては、例えば仕事関数４．６ｅＶのＭｏＷがあげられる。また、仕事関数５．１ｅＶのｐ＋ポリシリコンをゲート材料として用いてもよい。例えばＭｏＷを用いた薄膜トランジスタ１は、比較的低い０．１〜５Ｖのドレイン電圧Ｖdを印加した場合に図１９に示すようなゲート電圧−ドレイン電流特性を得ることができ、比較的高い０．１〜１０Ｖのドレイン電圧Ｖdを印加した場合に図２０に示すようなゲート電圧−ドレイン電流特性を得ることができる。
【００２２】
本実施形態の薄膜トランジスタ１において、チャネル領域１２Ｃの不純物濃度および半導体薄膜１２の厚さは、ソース領域１２Ｓからドレイン領域１２Ｄに向かってチャネル領域１２Ｃのゲート電極層１６側表面付近を移動するキャリアをドレイン領域１２Ｄ端に近づくにつれてゲート電極層１６から離れる方向に広がらせるように設定されている。このため、薄膜トランジスタ１がＦＤ型であっても、キャリアがドレイン領域１２Ｄの端近傍で加速されてドレイン領域１２Ｄの端に衝突した衝撃で生じる半導体のインパクトイオン化を軽減することができる。従って、インパクトイオン化により生成された少数キャリアがチャネル領域１２Ｃを構成する半導体薄膜１２のボディに蓄積して閾値電圧を変化させることにより増大するオフリーク電流を抑制することができる。さらに、ボディに蓄積する少数キャリアが減少するため、ゲートによる電流制御ができないシングルラッチアップの発生を確実に阻止することができる。また、必要に応じてさらに従来と同様なボディ端子やＬＤＤ構造をこの薄膜トランジスタ１に追加することができる。この場合、チャネル領域１２Ｃの不純物濃度および半導体薄膜１２の厚さを本実施形態のように設定せずにボディ端子やＬＤＤ構造によってオフ耐圧を向上させた従来の薄膜トランジスタよりもさらに高いオフ耐圧を得ることが可能である。
【００２３】
図２１は上述した薄膜トランジスタ１を用いた液晶表示装置の概略的な回路構成を示し、図２２はこの液晶表示装置の概略的な断面構造を示す。
【００２４】
液晶表示装置は、液晶表示パネル１０１およびこの液晶表示パネル１０１を制御する液晶コントローラ１０２を備える。液晶表示パネル１０１は、例えば液晶層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持される構造を有し、液晶コントローラ１０２は液晶表示パネル１０１から独立した駆動回路基板ＰＣＢ上に配置される。
【００２５】
液晶表示パネル１０１は、マトリクス状に配置される複数の表示画素ＰＸ、複数の表示画素ＰＸの行に沿って配置される複数の走査線Ｙ、複数の表示画素ＰＸの列に沿って配置される複数のデータ線Ｘ、データ線Ｘおよび走査線Ｙの交差位置近傍にそれぞれ配置され各々１本の走査線Ｙからのゲートパルスに応答して１本のデータ線Ｘからのデータ信号を取り込みこのデータ信号を１個の表示画素ＰＸに供給する複数の画素スイッチＰＳ、複数の走査線Ｙを駆動する走査線ドライバ１０３、並びに複数のデータ線Ｘを駆動するデータ線ドライバ１０４を備える。複数の走査線Ｙ、複数のデータ線Ｘ、画素スイッチＰＸ、走査線ドライバ１０３、およびデータ線ドライバ１０４はアレイ基板ＡＲ上に形成される。各表示画素ＰＸはアレイ基板ＡＲ上に形成される複数の画素電極ＰＥの１個、複数の画素電極ＰＥに対向して対向基板ＣＴ上に形成されコモン電位に設定される単一の共通電極ＣＥ、画素電極ＰＥと共通電極ＣＥとの間に位置する液晶層ＬＱの一部、およびアレイ基板ＡＲ上に形成され画素電極ＰＥおよび共通電極ＣＥ間の液晶容量に並列に接続される補助容量Ｃｓを有する。補助容量Ｃｓは画素スイッチＰＸから供給されるデータ信号の電圧を保持し、データ信号の電圧を画素電極ＰＥに印加する。表示画素ＰＸの透過率は画素電極ＰＥおよび共通電極ＣＥ間の電位差によって制御される。
【００２６】
液晶コントローラ１０２は、例えば外部から供給されるデジタル映像信号ＶＩＤＥＯおよび同期信号を受取り、垂直走査制御信号ＹＣＴおよび水平走査制御信号ＸＣＴを発生する。垂直走査制御信号ＹＣＴは走査線ドライバ１０３に供給され、水平走査制御信号ＸＣＴは映像信号ＶＩＤＥＯと共にデータ線ドライバ１０４に供給される。走査線ドライバ１０３は垂直走査制御信号ＹＣＴによって制御され、１垂直走査（フレーム）期間においてゲートパルスを複数の走査線Ｙに順次供給する。ゲートパルスは各走査線Ｙに１水平走査期間（１Ｈ）だけ供給される。データ線ドライバ１０４は水平走査制御信号ＸＣＴによって制御され、１走査線Ｙがゲートパルスにより駆動される水平走査期間に入力される映像信号ＶＩＤＥＯの直並列変換およびデジタルアナログ変換を行って１行分のデータ信号を複数のデータ線Ｘにそれぞれ供給する。走査線ドライバ１０３およびデータ線ドライバ１０４の各々は比較的低い電源電圧で動作するロジック回路部ＬＧおよびロジック回路部ＬＧの電源電圧よりも高い電源電圧で動作する出力回路部ＯＣに区分される。ここでは、画素スイッチＰＳおよび出力回路部ＯＣは図１に示す薄膜トランジスタ１によって構成される。
【００２７】
この液晶表示装置では、上述した実施形態の薄膜トランジスタ１が高いオフ耐圧を必要とする画素スイッチＰＳおよび出力回路部ＯＣに適用されるため、安定な動作を確保することができる。尚、画素スイッチＰＳおよび出力回路部ＯＣを構成するためにチャネル長Ｌの異なる複数の薄膜トランジスタ１を形成し、これら薄膜トランジスタ１のチャネル長にそれぞれ合わせてチャネル領域１２Ｃの不純物濃度およびゲート材料を互いに異ならせ、その結果として各薄膜トランジスタ１でソース領域１２Ｓからドレイン領域１２Ｄに向かってチャネル領域１２Ｃのゲート電極層１６側表面付近を移動するキャリアをドレイン領域１２Ｄ端に近づくにつれてゲート電極層１６から離れる方向に広がらせてもよい。
【図面の簡単な説明】
【００２８】
【図１】本発明の一実施形態に係る薄膜トランジスタの断面構造を示す図である。
【図２】図１に示す薄膜トランジスタが半結晶シリコン粒内に配置された状態を示す図である。
【図３】図１に示す薄膜トランジスタに適用される２種類のチャネル領域用不純物濃度において得られる半導体薄膜の厚さとオフ耐圧との関係を示すグラフである。
【図４】図１に示すチャネル領域の不純物濃度が１×１０１５ｃｍ−３である場合に得られる半導体薄膜の厚さとオフ耐圧との関係を様々なチャネル長について示すグラフである。
【図５】図１に示す半導体薄膜の厚さが２００ｎｍである場合に得られるチャネル領域の不純物濃度とオフ耐圧との関係を示すグラフである。
【図６】図１に示すチャネル領域の不純物濃度が１×１０１５ｃｍ−３である場合に半導体薄膜内に得られる電位分布を示す図である。
【図７】図１に示すチャネル領域の不純物濃度が１×１０１６ｃｍ−３である場合に半導体薄膜内に得られる電位分布を示す図である。
【図８】図１に示すチャネル領域の不純物濃度が１×１０１７ｃｍ−３である場合に半導体薄膜内に得られる電位分布を示す図である。
【図９】図１に示すチャネル領域の不純物濃度が１×１０１５ｃｍ−３である場合に半導体薄膜内に得られる電流密度分布を示す図である。
【図１０】図１に示すチャネル領域の不純物濃度が１×１０１６ｃｍ−３である場合に半導体薄膜内に得られる電流密度分布を示す図である。
【図１１】図１に示すチャネル領域の不純物濃度が１×１０１７ｃｍ−３である場合に半導体薄膜内に得られる電流密度分布を示す図である。
【図１２】図１に示すチャネル領域の不純物濃度が１×１０１５ｃｍ−３である場合に半導体薄膜内に得られる電界強度分布を示す図である。
【図１３】図１に示すチャネル領域の不純物濃度が１×１０１６ｃｍ−３である場合に半導体薄膜内に得られる電界強度分布を示す図である。
【図１４】図１に示すチャネル領域の不純物濃度が１×１０１７ｃｍ−３である場合に半導体薄膜内に得られる電界強度分布を示す図である。
【図１５】図１に示す薄膜トランジスタを最大空乏層幅＝３０ｎｍのＦＤ型とした場合のドレイン電圧−ドレイン電流特性を示すグラフである。
【図１６】図１に示す薄膜トランジスタを最大空乏層幅＝５０ｎｍのＦＤ型とした場合のドレイン電圧−ドレイン電流特性を示すグラフである。
【図１７】図１に示す薄膜トランジスタを最大空乏層幅＝１００ｎｍのＰＤ型とした場合のドレイン電圧−ドレイン電流特性を示すグラフである。
【図１８】図１に示す薄膜トランジスタを最大空乏層幅＝２００ｎｍのＦＤ型とした場合のドレイン電圧−ドレイン電流特性を示すグラフである。
【図１９】図１に示す薄膜トランジスタに比較的低い０．１〜５Ｖのドレイン電圧を印加した場合に得られるゲート電圧−ドレイン電流特性を示すグラフである。
【図２０】図１に示す薄膜トランジスタに比較的高い０．１〜１０Ｖのドレイン電圧を印加した場合に得られるゲート電圧−ドレイン電流特性を示すグラフである。
【図２１】図１に示す薄膜トランジスタを用いた液晶表示装置の概略的な回路構成を示す図である。
【図２２】図２１に示す液晶表示装置の概略的な断面構造を示す図である。
【図２３】一般的な薄膜トランジスタの半導体薄膜がポリシリコン膜である場合およびこのポリシリコン膜よりも結晶性に優れた単結晶シリコン膜である場合にそれぞれ得られるチャネル長とオフ耐圧との関係を示すグラフである。
【図２４】図２３に示されるポリシリコンやＳＯＩを用いて半導体薄膜の結晶性を改善した薄膜トランジスタについてチャネル領域の不純物濃度と最大空乏層幅との関係を示す特性曲線グラフである。
【符号の説明】
【００２９】
１０…支持基板、１２…半導体薄膜、１２Ｓ…ソース領域、１２Ｄ…ドレイン領域、１２Ｃ…チャネル領域、１４…ゲート絶縁膜、１６…ゲート電極層、ＳＣ…単結晶シリコン粒。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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