(57)【要約】【課題】  バルクＳｉ，ＳＯＩ薄膜，ＳＧＯＩ薄膜等を組み合わせることによって、高速動作と低消費電力動作を兼ね備えた集積回路素子を実現する。【解決手段】  ＳＯＩ薄膜を利用した半導体装置において、絶縁膜１０２上の一部に該絶縁膜１０２に直接接して形成されたＳｉ薄膜１０５と、絶縁膜１０２上のＳｉ薄膜１０５が形成されていない部分に絶縁膜１０２に直接接して形成され、且つＳｉ薄膜１０５と最上面がほぼ面一に形成されたＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１）１０６と、Ｓｉ薄膜１０５に形成された第１の電界効果トランジスタ１０と、Ｓｉ1-x Ｇｅx 薄膜１０６に形成された第２の電界効果トランジスタ２０とを備えた。【選択図】      図１
2005353701.tif 000002
【特許請求の範囲】
【請求項１】
Ｓｉ基板上の一部に形成された絶縁膜と、
前記Ｓｉ基板上の前記絶縁膜の形成されていない部分に成長形成されたバルクＳｉ領域と、
前記絶縁膜上に該絶縁膜に直接接して形成され、且つ前記バルクＳｉ領域と最上面がほぼ面一に形成されたＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１）と、
前記バルクＳｉ領域に形成された第１の電界効果トランジスタと、
前記Ｓｉ1-x Ｇｅx 薄膜に形成された第２の電界効果トランジスタと、
を具備してなることを特徴とする半導体装置。
【請求項２】
絶縁膜上の一部に該絶縁膜に直接接して形成されたＳｉ薄膜と、
前記絶縁膜上の前記Ｓｉ薄膜が形成されていない部分に該絶縁膜に直接接して形成され、且つ前記Ｓｉ薄膜と最上面がほぼ面一に形成されたＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１）と、
前記Ｓｉ薄膜に形成された第１の電界効果トランジスタと、
前記Ｓｉ1-x Ｇｅx 薄膜に形成された第２の電界効果トランジスタと、
を具備してなることを特徴とする半導体装置。
【請求項３】
Ｓｉ基板上の一部に形成された絶縁膜と、
前記Ｓｉ基板上の前記絶縁膜の形成されていない部分に成長形成されたバルクＳｉ領域と、
前記絶縁膜上の一部に該絶縁膜に直接接して形成され、且つ前記バルクＳｉ領域と最上面がほぼ面一に形成されたＳｉ薄膜と、
前記絶縁膜上の前記Ｓｉ薄膜が形成されていない部分に該絶縁膜に直接接して形成され、且つ前記バルクＳｉ領域と最上面がほぼ面一に形成されたＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１）と、
前記バルクＳｉ領域に形成された第１の電界効果トランジスタと、
前記Ｓｉ薄膜に形成された第２の電界効果トランジスタと、
前記Ｓｉ1-x Ｇｅx 薄膜に形成された第３の電界効果トランジスタと、
を具備してなることを特徴とする半導体装置。
【請求項４】
前記Ｓｉ1-x  Ｇｅx 薄膜は圧縮歪みを有していることを特徴とする請求項１〜３の何れかに記載の半導体装置。
【請求項５】
前記Ｓｉ薄膜は伸張歪みを有していることを特徴とする請求項２又は３記載の半導体装置。
【請求項６】
前記Ｓｉ薄膜が伸張歪みを有し、前記Ｓｉ1-x Ｇｅx 薄膜が圧縮歪みを有していることを特徴とする請求項２又は３記載の半導体装置。
【請求項７】
前記Ｓｉ薄膜に形成する電界効果トランジスタはｎチャネル金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、前記Ｓｉ1-x Ｇｅx 薄膜に形成する電界効果トランジスタはｐチャネルＭＩＳＦＥＴであることを特徴とする請求項２又は３記載の半導体装置。
【請求項８】
前記Ｓｉ1-x Ｇｅx 薄膜に形成する電界効果トランジスタは、前記バルクＳｉ領域又はＳｉ薄膜に形成される電界効果トランジスタで構成される回路ブロックよりも高速性が要求される回路ブロックを構成するものであることを特徴とする請求項１〜３の何れかに記載の半導体装置。
【請求項９】
第１の電界効果トランジスタはインターフェース回路ブロックを構成するものであり、第２の電界効果トランジスタはＣＰＵ回路ブロックを構成するものであることを特徴とする請求項２記載の半導体装置。
【請求項１０】
第１の電界効果トランジスタはメモリ回路ブロックを構成するものであり、第２の電界効果トランジスタはインターフェース回路ブロックを構成するものであり、第３の電界効果トランジスタはＣＰＵ回路ブロックを構成するものであることを特徴とする請求項３記載の半導体装置。
【請求項１１】
絶縁膜上にＳｉ薄膜を形成する工程と、
前記Ｓｉ薄膜上の一部にＳｉ1-y Ｇｅy 薄膜（０＜ｙ＜１）を形成する工程と、
酸素を含む雰囲気中で熱処理することにより、前記Ｓｉ1-y Ｇｅy 薄膜とその下のＳｉ薄膜を酸化して表面側にＳｉ酸化膜を形成すると共に、前記絶縁膜に直接接するようにＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１，ｘ＞ｙ）を形成する工程と、
前記Ｓｉ酸化膜を除去する工程と、
前記Ｓｉ薄膜に第１の電界効果トランジスタを形成する工程と、
前記Ｓｉ1-x Ｇｅx 薄膜に第２の電界効果トランジスタを形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係わり、特に高い電流駆動力を特徴とする歪みＳｉ，歪みＳｉＧｅ，或いはＧｅをチャネルとした金属絶縁膜半導体電界効果トランジスタ（ＭＩＳＦＥＴ）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ回路素子の高性能化，高機能化のため、歪みＳｉや歪みＳｉＧｅ（Ｇｅも含む）等の高移動度のチャネル材料を用いることが検討されている。
【０００３】
歪みＳｉは、基板面内方向に伸張歪みを有しており、この伸張歪みの影響でバンド構造が変化し、電子，正孔移動度のいずれも無歪みのＳｉに比べて増大する。通常、歪みＳｉは、より格子定数の大きな格子緩和ＳｉＧｅ上にエピタキシャル成長することにより形成される。下地のＳｉＧｅのＧｅ組成が大きくなるほど歪みＳｉの歪み量が大きくなり、移動度はより高くなる。この歪みＳｉチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳよりも高速動作が期待できる。
【０００４】
一方、歪みＳｉＧｅは、基板面内方向に圧縮歪みを有しており、この圧縮歪みの影響でバンド構造が変化し、正孔移動度が無歪みのＳｉに比べて増大する。但し、正孔移動度に比べて電子移動度の増大は少ない。１％程度の圧縮歪みＳｉＧｅにおいては、Ｇｅ組成が８０％程度以上となると、電子移動度，正孔移動度のいずれも無歪みのＳｉに比べて２倍以上増大し、純粋なＧｅチャネルにおいて最大の移動度増大が得られる。これら、高Ｇｅ組成の歪みＳｉＧｅチャネルを有するＭＯＳＦＥＴでＣＭＯＳを構成すれば、同じサイズのＳｉ−ＣＭＯＳはおろか、歪みＳｉ−ＣＭＯＳよりも高速動作が期待できる。
【０００５】
さらに、歪みＳｉＧｅ−ＭＯＳＦＥＴとＳＯＩ（Si-on-Insulator）構造とを組み合わせた歪みＳＧＯＩ（SiGe-on-Insulator）−ＭＯＳＦＥＴ（例えば、非特許文献１参照）は、歪みＳｉＧｅチャネルの高いキャリア移動度によるメリットの他、接合容量を小さくできる、不純物濃度を低く抑えたまま微細化ができる、等のＳＯＩ構造に起因するメリットを併せ持つ。従って、歪みＳＧＯＩチャネルのＭＯＳＦＥＴによりＣＭＯＳ論理回路を構成すれば、より高速かつ低消費電力の動作が期待される。
【０００６】
しかしながら、ＳｉＧｅは、通常のＳｉよりもバンドギャップが小さいため、必然的に接合リーク電流は増加し、耐圧は低下する。従って、一つのＬＳＩチップに、高速動作を目的とするＨＰ（High performance）−ＭＯＳＦＥＴのみならず、低電力動作や低待機電力動作を目的とするＬＯＰ（Low Operation Power）−ＭＯＳＦＥＴ，ＬＳＰ（Low Stand-by Power）−ＭＯＳＦＥＴ、及び高耐圧ＭＯＳＦＥＴなど、複数の種類のＭＯＳＦＥＴを集積化するＳＯＣ（System-on-Chip）応用に対しては、ＳＧＯＩチャネルをＨＰ−ＭＯＳＦＥＴとして用い、ＬＯＰ−及びＬＳＰ−ＭＯＳＦＥＴには、バルクＳｉ或いはＳＯＩ、又は歪みＳＯＩを用いるのが理想的である。
【０００７】
歪みＳＯＩ−ＭＯＳＦＥＴとＳＧＯＩ−ＭＯＳＦＥＴを集積化した例が提案されている（例えば、特許文献１参照）。この文献においては、ｎチャネルは格子緩和ＳｉＧｅと歪みＳｉの２層構造になっている。従って、ｐ，ｎ両チャネルにおいてＳｉＧｅ層が用いられている。しかしながら、ＳｉＧｅは、歪み，無歪みに拘わらず、通常のＳｉよりもバンドギャップが小さいため、必然的に接合リーク電流は増加し、耐圧は低下する。従って、ＳＯＣ（System-on-Chip）応用に対しては、ＳｉＧｅ層の存在によりＨＰ−ＭＯＳＦＥＴ以外の素子においてリークや耐圧のスペックを満たすことが困難である。
【特許文献１】特開２００１−１６０５９４号公報
【非特許文献１】T. Tezuka et al., IEDM Technical Digests, p.946 (2001)
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このように従来、ＣＭＯＳ回路素子の高性能化，高機能化のため、歪みＳＯＩ−ＭＯＳＦＥＴとＳＧＯＩ−ＭＯＳＦＥＴを集積化した構成が提案されているが、この構成ではｐ，ｎ両チャネルにおいてＳｉＧｅ層が用いられており、ＳｉＧｅ層の存在によりＨＰ−ＭＯＳＦＥＴ以外の素子においてリークや耐圧のスペックを満たすことが困難であるという問題があった。即ち、高速動作と低消費電力動作の両方を実現することは困難であった。
【０００９】
また、ＳＯＩ構造のＭＯＳＦＥＴの微細化においては、埋め込み酸化膜上のチャネル層の膜厚も薄膜化する必要がある。特に、完全空乏型の動作のためにはゲート長の約１／４の膜厚まで薄膜化する必要がある。この要求は、例えばゲート長を２０ｎｍとするにはチャネル膜厚（特許文献１のｎＭＯＳＦＥＴにおいては、歪みＳｉと格子緩和ＳｉＧｅの膜厚を足し合わせたもの）を５ｎｍにする必要があることを意味する。このような薄膜化を多層膜構造で生産性を維持しつつ実現するのは非常に困難である。
【００１０】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、バルクＳｉ，ＳＯＩ薄膜，ＳＧＯＩ薄膜等を組み合わせることによって、高速動作と低消費電力動作を兼ね備えた集積回路素子を実現できる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために本発明は、次のような構成を採用している。
【００１２】
即ち、本発明の一態様に係わる半導体装置は、Ｓｉ基板上の一部に形成された絶縁膜と、前記Ｓｉ基板上の前記絶縁膜の形成されていない部分に成長形成されたバルクＳｉ領域と、前記絶縁膜上に該絶縁膜に直接接して形成され、且つ前記バルクＳｉ領域と最上面がほぼ面一に形成されたＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１）と、前記バルクＳｉ領域に形成された第１の電界効果トランジスタと、前記Ｓｉ1-x Ｇｅx 薄膜に形成された第２の電界効果トランジスタと、を具備してなることを特徴とする。
【００１３】
また、本発明の一態様に係わる半導体装置は、絶縁膜上の一部に該絶縁膜に直接接して形成されたＳｉ薄膜と、前記絶縁膜上の前記Ｓｉ薄膜が形成されていない部分に該絶縁膜に直接接して形成され、且つ前記Ｓｉ薄膜と最上面がほぼ面一に形成されたＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１）と、前記Ｓｉ薄膜に形成された第１の電界効果トランジスタと、前記Ｓｉ1-x Ｇｅx 薄膜に形成された第２の電界効果トランジスタと、を具備してなることを特徴とする。
【００１４】
また、本発明の一態様に係わる半導体装置は、Ｓｉ基板上の一部に形成された絶縁膜と、前記Ｓｉ基板上の前記絶縁膜の形成されていない部分に成長形成されたバルクＳｉ領域と、前記絶縁膜上の一部に該絶縁膜に直接接して形成され、且つ前記バルクＳｉ領域と最上面がほぼ面一に形成されたＳｉ薄膜と、前記絶縁膜上の前記Ｓｉ薄膜が形成されていない部分に該絶縁膜に直接接して形成され、且つ前記バルクＳｉ領域と最上面がほぼ面一に形成されたＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１）と、前記バルクＳｉ領域に形成された第１の電界効果トランジスタと、前記Ｓｉ薄膜に形成された第２の電界効果トランジスタと、前記Ｓｉ1-x Ｇｅx 薄膜に形成された第３の電界効果トランジスタと、を具備してなることを特徴とする。
【００１５】
また、本発明の一態様に係わる半導体装置の製造方法は、絶縁膜上にＳｉ薄膜を形成する工程と、前記Ｓｉ薄膜上の一部にＳｉ1-y Ｇｅy 薄膜（０＜ｙ＜１）を形成する工程と、酸素を含む雰囲気中で熱処理することにより、前記Ｓｉ1-y Ｇｅy 薄膜とその下のＳｉ薄膜を酸化して表面側にＳｉ酸化膜を形成すると共に、前記絶縁膜に直接接するようにＳｉ1-x Ｇｅx 薄膜（０＜ｘ≦１，ｘ＞ｙ）を形成する工程と、前記Ｓｉ酸化膜を除去する工程と、前記Ｓｉ薄膜に第１の電界効果トランジスタを形成する工程と、前記Ｓｉ1-x Ｇｅx 薄膜に第２の電界効果トランジスタを形成する工程と、を含むことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、Ｓｉ薄膜やＳｉＧｅ薄膜を単層として用い、絶縁膜上に直接接するように形成している。従って、各々の薄膜、更にはバルクＳｉにそれぞれ適した電界効果トランジスタを形成することにより、高速動作と低消費電力動作を兼ね備えた集積回路素子を実現することができる。また、Ｓｉ薄膜やＳｉＧｅ薄膜が単層であり、絶縁膜に直接接しているため、チャネル層を十分に薄膜化することができ、ＳＯＩ構造の特徴である完全空乏動作に有効である。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１８】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる半導体装置の概略構成を示す断面図である。
【００１９】
図中１０１はＳｉ基板であり、この基板１０１上に厚さ５０ｎｍのシリコン酸化膜（絶縁膜）１０２が形成されている。シリコン酸化膜１０２上の一部に第１の半導体層として厚さ５ｎｍの歪みＳｉ層（ＳＯＩ層）１０５が形成され、他の部分に第２の半導体層として厚さ５ｎｍの歪みＧｅ層（ＧＯＩ層）１０６が形成されている。そして、歪みＳｉ層１０５にはｎチャネルＭＩＳＦＥＴ１０が形成され、歪みＧｅ層１０６にはｐチャネルＭＩＳＦＥＴ２０が形成されている。即ち、相補型ＭＩＳ構造のＦＥＴが形成されている。
【００２０】
歪みＳｉ層１０５及び歪みＧｅ層１０６の上にはそれぞれ、ゲート絶縁膜１０８を介してゲート電極１０７が形成され、ゲート電極１０７の側壁に側壁絶縁膜１１０，１１１が形成されている。ゲート部の両側には不純物がイオン注入され、ソース・ドレイン領域が形成されている。ゲート電極１０７は、ｎＭＩＳＦＥＴ１０，ｐＭＩＳＦＥＴ２０のいずれもポリＳｉ0.35Ｇｅ0.65（ゲート長＝２０ｎｍ）であり、ゲート絶縁膜１０８は厚さ３ｎｍのＨｆＳｉＯＮ膜である。ゲート電極１０７及びソース・ドレイン領域上には、ニッケルジャーマノシリサイド（Ｎｉ（Ｓｉ0.35Ｇｅ0.65））膜１０９が形成されている。
【００２１】
なお、図中の１１２はＳｉ酸化膜等からなる層間絶縁膜、１１３はＡｌ等からなる配線電極を示している。また、ＳＯＩ層１０５及びＧＯＩ層１０６の面方位はいずれも（１００）である。
【００２２】
本実施形態は、Ｓｉ基板１０１上に形成された厚さ５０ｎｍのシリコン酸化膜１０２上のｎＭＩＳＦＥＴ１０、及びｐＭＩＳＦＥＴ２０によって構成される相補型金属絶縁膜半導体（ＣＭＩＳ）構造のＦＥＴ回路素子である。ここで、ｎＭＩＳＦＥＴ１０は歪みＳＯＩ層１０５のチャネルを有し、ｐＭＩＳＦＥＴ２０は歪みＧＯＩ層１０６のチャネルを有している。チャネル部の膜厚はいずれも５ｎｍと極めて薄いものである。
【００２３】
次に、本実施形態の半導体装置の製造方法を、図２〜図５を用いて説明する。
【００２４】
まず、図２（ａ）に示すように、歪みＳＯＩ基板１００を用意する。この歪みＳＯＩ基板１００は、Ｓｉ基板１０１上にＳｉ酸化膜１０２を介して歪みＳｉ層（ＳＯＩ層）１０５を形成したものである。歪みＳＯＩ層１０５の膜厚は７．５ｎｍ、伸張歪みは１．２４％である。なお、この歪みは格子緩和したＳｉ0.7 Ｇｅ0.3 上にエピタキシャル成長された歪みＳｉと同等である。以下、歪みを実効Ｇｅ組成ｘｅｆｆという量で表す。即ち、ｘｅｆｆ＝０．３相当の伸張歪みとは、組成０．３の格子緩和Ｓｉ0.7 Ｇｅ0.3 上に形成されたＳｉ層の歪みと等価である。本実施形態においては、歪みＳＯＩ層１０５の歪みは、ｘｅｆｆ＝０．３である。
【００２５】
ここで、ＳＯＩ層１０５に上記の歪みを持たせるためには、例えば格子緩和ＳｉＧｅ層上に形成された歪みＳｉ層を、絶縁膜を挟んでＳｉ基板と直接接着させた後に、ＳｉＧｅ層を除去するようにすればよい。
【００２６】
次いで、図２（ｂ）に示すように、歪みＳｉ層１０５上に熱酸化により５ｎｍのＳｉ酸化膜１１４を形成し、更にその上に厚さ２０ｎｍのＳｉ窒化膜１１５を堆積する。続いて、フォトリソグラフィーによりＳｉ窒化膜１１５を選択的に除去し、ｎＭＩＳＦＥＴ１０の形成領域にマスクを形成する。
【００２７】
次いで、図２（ｃ）に示すように、ｎＭＩＳＦＥＴ１０の形成領域をフォトレジスト１５１で保護した後に、ｐＭＩＳＦＥＴ２０の形成領域のＳｉ酸化膜１１４を剥離する。
【００２８】
次いで、図２（ｄ）に示すように、フォトレジスト１５１を剥離した後、ＵＨＶ−ＣＶＤ法やＬＰ−ＣＶＤ法により、厚さ２５ｎｍの歪みＳｉ0.8 Ｇｅ0.2 層１１７と厚さ５ｎｍのＳｉ層１１８を、歪みＳＯＩ基板の露出した領域上に順次選択成長する。ここで、下地の歪みＳＯＩ層１０５がｘｅｆｆ＝０．３の伸張歪みを有するので、ＳｉＧｅ層１１７は通常のＳｉ上とは異なり、伸張歪みを有する。
【００２９】
次いで、図２（ｅ）に示すように、ウェハーを１１００℃，１０００℃，９００℃と段階的に温度を下げながら熱酸化する。酸化の進行と共にＳｉとＳｉＧｅの界面は消失してほぼ均一組成のＳＧＯＩ層が形成される。また、酸化中にＧｅが酸化膜からはき出されてＳＧＯＩ中に蓄積され、Ｇｅ組成がＳＧＯＩ膜厚に反比例して増加する（酸化濃縮）。膜厚５ｎｍとなった時点で全てのＳｉが酸化され、Ｓｉ酸化膜１７７とＧｅ層（ＧＯＩ層）１０６が形成される。このＧＯＩ層１０６はｘｅｆｆ＝０．７相当の圧縮歪みを有している。これは、基板面に平行な格子定数が酸化濃縮工程において変化していないことを意味する。
【００３０】
このように、ＳＯＩ基板上の一部にＳｉＧｅ層を選択的にエピタキシャル成長し、該選択成長部分を酸化濃縮という手法によりＧｅ組成を増大させ、かつ薄膜化することにより、部分的なＧｅ単層膜領域（ＧＯＩ）を形成することができる。このＧＯＩ領域は、正孔のキャリアの移動度が高いため、ｐＭＩＳＦＥＴを形成して高速の素子を実現できる。さらに、酸化濃縮法でＧＯＩ層を形成する際に、酸化工程においてＧｅの総量は保存されるので、ＳｉＧｅ層の膜厚及びＧｅ組成を予め定めておくことにより、ＧＯＩ層の膜厚の制御も容易である。
【００３１】
次いで、図３（ｆ）に示すように、ＣＭＰ法によりＳｉ酸化膜１７７を平坦化した後、ＲＩＥ法でさらにＳｉ酸化膜１７７を薄膜化する。続いて、図３（ｇ）に示すように、ＣＤＥ法にてＳｉＮ膜１１５を除去し、希弗酸にて歪みＳＯＩ層１０５の活性領域と歪みＧＯＩ層１０６の活性領域の表面を露出させる。
【００３２】
次いで、図３（ｈ）に示すように、ＣＶＤ法によりＳｉ酸化膜１２２を２ｎｍ堆積した後、ｎチャネル領域にＢイオン、ｐチャネル領域にＡｓイオンをそれぞれ注入する。続いて、図３（ｉ）に示すように、フォトレジスト１５２を形成し、フォトリソグラフィーによりｐ，ｎ活性領域の中心部のみレジスト１５２の窓を開け、希弗酸にてＳｉ酸化膜１２２を除去する。
【００３３】
次いで、図４（ｊ）に示すように、レジスト１５２を除去した後、ＨｆＳｉＯＮゲート絶縁膜１０８をスパッタリングにより３ｎｍ堆積する。
【００３４】
次いで、図４（ｋ）に示すように、ポリＳｉ0.35Ｇｅ0.65膜を１００ｎｍ堆積した後、ｎチャネル領域にＡｓイオン、ｐチャネル領域にＢＦ2 イオンをそれぞれ注入する。続いて、フォトリソグラフィーとＲＩＥによりポリＳｉ0.35Ｇｅ0.65膜を選択エッチングすることにより、幅２０ｎｍのゲート電極１０７を形成する。
【００３５】
次いで、図４（ｌ）に示すように、厚さ５ｎｍのＳｉ酸化膜１２７をＣＶＤにより形成した後、レジスト１５３にてｐＭＩＳＦＥＴ２０の形成領域を保護した状態で、ｎＭＩＳＦＥＴエクステンション用のＡｓイオン注入を行う。同様に、図４（ｍ）に示すように、レジスト１５４を用いてｐＭＩＳＦＥＴエクステンション用のＢイオン注入を行う。
【００３６】
次いで、図５（ｎ）に示すように、厚さ２０ｎｍのＳｉ窒化膜１２８をＣＶＤで堆積する。その後、図５（ｏ）に示すように、ＲＩＥでこれらをエッチバックすることにより、ゲート側壁絶縁膜１１０，１１１を形成する。
【００３７】
次いで、図５（ｐ）に示すように、希弗酸処理にてソース・ドレイン領域１３０上に残留した酸化膜を除去した後、ゲート上部、及びソース・ドレイン領域上に厚さ２０ｎｍのＳｉ0.35Ｇｅ0.65層１３１を選択エピタキシャル法により成長する。その後、前記図４（ｌ）（ｍ）の要領で、ｎＭＩＳＦＥＴ領域にＡｓイオンを、ｐＭＩＳＦＥＴ領域にＢＦ2 イオンを注入し、６００℃５時間のアニールで活性化を行う。
【００３８】
次いで、図５（ｑ）に示すように、全面にＮｉを蒸着した後に６００℃でアニールし、続いて希塩酸で未反応のＮｉをエッチングすると、ゲート上部とソース・ドレイン領域の上部にＮｉ（Ｓｉ0.35Ｇｅ0.65）膜１０９が形成される。
【００３９】
これ以降は、層間絶縁膜１１２、電極１１３を形成することにより、前記図１に示す構造が得られる。
【００４０】
このように本実施形態によれば、Ｓｉ酸化膜１０２上に歪みＳＯＩ層１０５及び歪みＧＯＩ層１０６を表面高さがほぼ同じとなるように形成し、歪みＳＯＩ層１０５にｎＭＩＳＦＥＴを、歪みＧＯＩ層１０６にｐＭＩＳＦＥＴを形成することにより、歪みＳｉ−ＣＭＯＳよりも更なる高速動作をはかることができる。また、歪みＳＯＩ層１０５は勿論のこと歪みＧＯＩ層１０６も単層であり、Ｓｉ酸化膜１０２に直接接しているため、チャネル層を例えば５ｎｍと十分に薄くすることができ、ＳＯＩ構造の特徴である完全空乏動作に有効である。
【００４１】
（第２の実施形態）
図６は、本発明の第２の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４２】
本実施形態は、第１の実施形態における歪みＳＯＩチャネルを、歪みを有しない通常のＳＯＩチャネルとしたものであり、歪みＳＯＩ層１０５の代わりにＳＯＩ層１５５が形成されている。他は第１の実施形態と基本的に共通である。但し、ゲート電極１５７はポリＳｉ0.5 Ｇｅ0.5 であり、ゲート及びソース・ドレイン領域上のニッケルジャーマノシリサイド膜１５９はＮｉ（Ｓｉ0.5 Ｇｅ0.5 ）である。
【００４３】
本実施形態は、先の第１の実施形態において、出発基板を通常のＳＯＩ基板に、またゲート電極１５７及びゲート上部，ソース・ドレイン領域上のジャーマノシリサイド形成用のＳｉ0.35Ｇｅ0.65層をＳｉ0.5 Ｇｅ0.5 層に置き換えればよい。
【００４４】
このような構成であっても、ｐＭＩＳＦＥＴに関して歪みＧＯＩチャネルによる高速動作が実現でき、第１の実施形態と同様の効果が得られる。
【００４５】
（第３の実施形態）
図７は、本発明の第３の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４６】
本実施形態は、基本構造は第１の実施形態と共通であるが、ゲート電極２０７が全てジャーマノシリサイド（ＳｉＧｅ）である点、及びゲート絶縁膜２０８がＨｆＯＮ膜である点が異なる。また、ソース・ドレイン領域上には、Ｓｉ0.35Ｇｅ0.65層１３１と（Ｎｉ（Ｓｉ0.35Ｇｅ0.65））膜１０９が積層されている。製造方法は、後述する通りである。
【００４７】
本実施形態では、ゲート電極２０７に金属であるジャーマノシリサイドを用いることにより、ゲート空乏化が抑制され、ポリＳｉＧｅゲートの場合に比べてゲート容量を大きくすることができる。このように、ゲート電極２０７に金属であるジャーマノシリサイドを用いることにより、ゲート空乏化が抑制され、ポリＳｉＧｅゲートの場合に比べてゲート容量を大きくすることができる。
【００４８】
（第４の実施形態）
図８は、本発明の第４の実施形態に係わる半導体装置の概略構成を示す断面図である。なお、図１と同一部分には同一符号を付して、その詳しい説明は省略する。
【００４９】
本実施形態においては、第３の実施形態の構成に加え、ｎＭＩＳＦＥＴのソース・ドレイン領域上にはシリサイドＮｉＳｉ層２０９が、ｐＭＩＳＦＥＴのソース、ドレイン上にはジャーマナイドＮｉＧｅ層２１９がそれぞれ形成されている点が異なる。本実施形態も、ゲート電極２０７に金属であるジャーマノシリサイドを用いることにより、ゲート空乏化が抑制され、ポリＳｉＧｅゲートの場合に比べてゲート容量を大きくすることができる。
【００５０】
次に、本実施形態の半導体装置の製造方法を、図９〜図１２を用いて説明する。
【００５１】
本実施形態の製造方法は、途中まで第１の実施形態と共通である。即ち、第１の実施形態の前記図３（ｈ）の工程の後、図９（ａ）に示すように、活性領域上にポリＳｉダミーゲート２３５をリソグラフィーとＲＩＥにより形成し、さらにレジスト２５１にてｎＭＩＳＦＥＴ領域を保護してｐＭＩＳＦＥＴのエクステンション用Ｂイオン注入を行う。同様にして、図９（ｂ）に示すように、レジスト２５２を用いてｎＭＩＳＦＥＴのエクステンション用Ａｓイオン注入を行う。
【００５２】
次いで、図９（ｃ）に示すように、Ｓｉ窒化膜をＣＶＤ法で全面に堆積後、ＲＩＥ法にてエッチバックすることによりＳｉ窒化膜側壁１１１を形成する。続いて、図９（ｄ）に示すように、レジスト２５３でｐＭＩＳＦＥＴ領域を保護してからｎＭＩＳＦＥＴ上の酸化膜１２２を除去する。
【００５３】
次いで、図１０（ｅ）に示すように、ｎＭＩＳＦＥＴのソース・ドレイン領域及びダミーゲート２３５上に厚さ２０ｎｍのＳｉ層２３６を選択成長する。続いて、図１０（ｆ）に示すように、厚さ５ｎｍのＳｉ酸化膜２３７をＣＶＤにて全面に堆積する。
【００５４】
次いで、図１０（ｇ）に示すように、ｎＭＩＳＦＥＴ領域をレジスト２５４で保護し、希弗酸でｐＭＩＳＦＥＴ上のＳｉ酸化膜２３７を除去する。続いて、図１０（ｈ）に示すように、レジスト２５４を除去した後、ｐＭＩＳＦＥＴ領域上にＧｅ層２３８を選択エピタキシャル成長する。その後、前記図９（ａ）（ｂ）の要領でｎＭＩＳＦＥＴ，ｐＭＩＳＦＥＴのソース・ドレイン領域にそれぞれＡｓイオン，ＢＦ2 イオンを注入する。
【００５５】
次いで、図１１（ｉ）に示すように、厚さ１００ｎｍのＳｉ酸化膜２３９を全面に堆積した後、ＣＭＰ法にてゲート部の側壁の頂部が露出するまで平坦化し、６００℃，５時間の活性化アニールを行う。続いて、図１１（ｊ）に示すように、ＣＤＥ法にてポリＳｉダミーゲート２３５をエッチングし、希弗酸にてＳｉ酸化膜１２２を除去し、チャネル表面を露出させる。
【００５６】
次いで、図１１（ｋ）に示すように、ＭＯ−ＣＶＤ法にてＨｆＯ2 膜を堆積した後、窒素プラズマ処理によりＨｆＯＮゲート絶縁膜２０８を形成する。続いて、ポリＳｉ0.35Ｇｅ0.65膜２２５を堆積し、ダミーゲート除去後の穴を充填する。その後、図１１（ｌ）に示すように、ＣＭＰ法により平坦化する。
【００５７】
次いで、図１２（ｍ）に示すように、厚さ１００ｎｍのＮｉ膜２４０を堆積する。続いて、図１２（ｎ）に示すように、６００℃で１時間アニールし、ポリＳｉＧｅ膜２２５を全てジャーマノシリサイド化する。未反応のＮｉを塩酸で除去すると、ジャーマノシリサイドからなるゲート電極２０７が残る。
【００５８】
次いで、図１２（ｏ）に示すように、希弗酸でＳｉ酸化膜２３９をエッチングした後、ｎ及びｐＭＩＳＦＥＴのソース・ドレイン表面を露出させ、再び厚さ３０ｎｍのＮｉ膜２４２を堆積する。
【００５９】
次いで、図１２（ｐ）に示すように、６００℃で３０分アニールし、未反応のＮｉ膜２４２を塩酸で除去すると、ｎ及びｐＭＩＳＦＥＴのソース・ドレイン領域上にそれぞれシリサイド２０９及びジャーマノイド２１９が残る。
【００６０】
これ以降は図示しないが、層間絶縁膜１１２と電極１１３を形成することにより、前記図８に示す構造が得られる。
【００６１】
このような構成であっても、ゲート電極２０７に金属であるジャーマノシリサイドを用いることにより、ゲート空乏化が抑制され、ポリＳｉＧｅゲートの場合に比べてゲート容量を大きくすることができる。従って、第３の実施形態と同様の効果が得られる。
【００６２】
なお、第３の実施形態の構造は、前記図９（ｄ）から図１０（ｈ）の工程において、ｐＭＩＳＦＥＴとｎＭＩＳＦＥＴのソース・ドレイン領域上に同時にＳｉ0.35Ｇｅ0.65層を形成すればよい。
【００６３】
（第５の実施形態）
図１３は、本発明の第５の実施形態に係わる半導体装置の概略構成を示す断面図である。
【００６４】
図中３０１はＳｉ基板であり、この基板３０１上に厚さ５０ｎｍのシリコン酸化膜（絶縁膜）３０２が形成されている。シリコン酸化膜３０２上の一部に第１の半導体層として歪みＳｉ層（ＳＯＩ層）３０５が形成され、他の部分に第２の半導体層として歪みＳｉＧｅ層（ＳＧＯＩ層）３０６が形成されている。そして、歪みＳｉ層３０５にはｎチャネルＭＩＳＦＥＴ１０が形成され、歪みＳｉＧｅ層３０６にはｐチャネルＭＩＳＦＥＴ２０が形成されている。即ち、相補型ＭＩＳ構造のＦＥＴが形成されている。
【００６５】
歪みＳｉ層３０５及び歪みＳｉＧｅ層３０６の上にはそれぞれ、ゲート絶縁膜３０８を介してゲート電極３０７が形成され、ゲート電極３０７の側壁に側壁絶縁膜３１１が形成されている。ゲート部の両側には不純物がイオン注入され、ソース・ドレイン領域が形成されている。両ＭＩＳＦＥＴとも、ゲート電極３０７は高さ１００ｎｍ，幅２０ｎｍのポリＳｉ0.35Ｇｅ0.65膜であり、ゲート絶縁膜３０８は厚さ３ｎｍのＨｆＯＮ膜である。また、ｎＭＩＳＦＥＴ１０とｐＭＩＳＦＥＴ２０のソース・ドレイン領域上には、それぞれ、シリサイドＮｉＳｉ膜３０９，ジャーマノシリサイドＮｉ（Ｓｉ0.8 Ｇｅ0.2 ）膜３１９が形成されている。なお、図中の３１２はＳｉ酸化膜等からなる層間絶縁膜、３１３はＡｌ等からなる配線電極を示している。
【００６６】
本実施形態においては、ｎＭＩＳＦＥＴのチャネル部は歪みＳＯＩ層３０５、ｐＭＩＳＦＥＴのチャネル部は歪みＳＧＯＩ層３０６で形成されている。チャネル膜厚は、チャネル部の中心部が５ｎｍで最も薄く、ソース・ドレイン領域に近づくにつれて厚くなる特徴を有している。さらに、ｐＭＩＳＦＥＴにおいては、最も薄い中心部においてＧｅ組成が１００％で、ソース・ドレイン領域に近づくにつれてＧｅ組成が低くなり、ソース・ドレイン部で２０％となっている。
【００６７】
次に、図１４〜図１７を用いて本実施形態の半導体装置の製造方法を説明する。
【００６８】
まず、図１４（ａ）に示すように、Ｓｉ基板３０１上にＳｉ酸化膜３０２を介して膜厚７．５ｎｍの歪みＳｉ層（ＳＯＩ層）３０５を形成した歪みＳＯＩ基板３００を用意する。続いて、熱酸化にて厚さ５ｎｍのＳｉ酸化膜３１４を形成し、さらに厚さ２０ｎｍのＳｉ窒化膜３１５をＣＶＤにより堆積する。
【００６９】
次いで、図１４（ｂ）に示すように、フォトリソグラフィーとＲＩＥ法によりＳｉ窒化膜３１５にｐＭＩＳＦＥＴ形成領域のための窓を開け、更に希弗酸にて開口部のＳｉ酸化膜３１４を除去する。その後、Ｓｉ窒化膜３１５の窓に露出した歪みＳＯＩ層３０５上に、厚さ２０ｎｍのＳｉ0.75Ｇｅ0.25膜３１７と厚さ３ｎｍのＳｉ膜３１８を選択エピタキシャル成長する。
【００７０】
次いで、図１４（ｃ）に示すように、１１００℃の熱酸化によりＳｉ／ＳｉＧｅ表面に厚さ５ｎｍのＳｉ酸化膜３７７を形成する。ここで、ＳｉとＧｅの相互拡散により、ＳｉとＳｉＧｅ層との界面は消失し、ほぼ均一組成で厚さ２５ｎｍのＳｉ0.8 Ｇｅ0.2 層（ＳＧＯＩ層）３０６が形成される。
【００７１】
このように、ＳＯＩ基板上の一部にＳｉＧｅ層を選択的にエピタキシャル成長し、該選択成長部分を、酸化濃縮という手法によりＧｅ組成を増大させ、かつ薄膜化することで部分的なＳｉＧｅ単層膜領域（ＳＧＯＩ）を形成することができる。このＳＧＯＩ領域は、正孔のキャリアの移動度が高いため、ｐＭＩＳＦＥＴを形成して高速の素子を実現できることになる。
【００７２】
ＳＧＯＩ層を形成するために、ＳＯＩ基板上にエピタキシャル成長された低Ｇｅ組成のＳｉＧｅ層を高温で酸化して高Ｇｅ組成化する酸化濃縮法では、酸化の過程において、ＳｉＧｅの酸化膜中からＧｅが排出されて未酸化のＳｉＧｅ層中に押し戻されるため、酸化によりＳｉＧｅ層が薄膜化されるにつれ、Ｇｅ組成が増大する。また、酸化前に存在したＳｉとＳｉＧｅの界面は、ＳｉとＧｅの相互拡散によって消滅し、均一なＳｉＧｅ膜が形成される。また、高温においてはＳｉＧｅの酸化レートのＧｅ組成依存は無視できるので、酸化膜厚の制御も容易である。さらに、酸化工程においてＧｅの総量は保存されるので、酸化濃縮後のＧｅ組成は、膜厚に反比例して増大する。
【００７３】
従って、酸化後のＳｉＧｅ膜厚ｔｆとＧｅ組成ｘｆは任意に制御可能であり、他の領域のＳｉ層の厚さと揃えることも可能である。即ち、酸化前のＳｉＧｅ膜厚ｔｉ、Ｇｅ組成ｘｉに対し、ｘｆ／ｘｉ＝ｔｉ／ｘｆの関係がある。この酸化濃縮法自体は公知であるが、本実施形態の新規なポイントは、ＳＯＩ基板上の限定的な領域にのみＳｉＧｅ層を選択的に形成し、その部分にのみＳＧＯＩ構造を形成することで、絶縁膜上にＳｉとＳｉＧｅの単層膜が混在した基板が得られることにある。
【００７４】
次いで、図１４（ｄ）に示すように、レジスト３５１を形成した後、フォトリソグラフィーによりレジスト３５１のｎＭＩＳＦＥＴ領域上に窓を開ける。
【００７５】
次いで、図１５（ｅ）に示すように、希弗酸にてｎＭＩＳＦＥＴ領域２０上のＳｉ酸化膜３１４を除去する。その後、レジスト３５１を除去する。続いて、図１５（ｆ）に示すように、露出したＳｉ表面にＳｉを選択エピタキシャル成長し、膜厚をｐＭＩＳＦＥＴ領域のＳｉＧｅ層３０６の膜厚と同じ２５ｎｍに揃える。
【００７６】
次いで、図１５（ｇ）に示すように、希弗酸にてｐＭＩＳＦＥＴ領域上のＳｉ酸化膜３１４を除去した後、厚さ３ｎｍのＳｉ酸化膜３４９を堆積する。その後、ｎチャネル領域にＢイオン、ｐチャネル領域にＡｓイオンをそれぞれ注入する。
【００７７】
次いで、図１５（ｈ）に示すように、１００ｎｍ厚さのポリＳｉ膜をＣＶＤ法により堆積した後、フォトリソグラフィーとＲＩＥによりダミーゲート３３５を形成する。
【００７８】
次いで、図１６（ｉ）に示すように、厚さ２０ｎｍのＳｉ窒化膜を全面に堆積した後にＲＩＥでＳｉ窒化膜をエッチングし、側壁絶縁膜３１１を形成する。続いて、Ｓｉ酸化膜３３９をＣＶＤ法にて堆積し、ＣＭＰ法にて平坦化し、ダミーゲート３３５の頂部を露出させる。
【００７９】
次いで、図１６（ｊ）に示すように、ＣＤＥ法にてダミーゲート３３５をエッチング除去し、酸化濃縮法により開口部直下のＳｉＧｅ層３０５のＧｅ組成を増大させる。このとき、１１００℃，１０００℃，９００℃と段階的に温度を下げながら熱酸化することで開口部直下のＳｉＧｅ層３０５が融解することを防ぐ。そして、図１６（ｋ）に示すように、ＳｉＧｅ層３０５上にＳｉ酸化膜３５２が形成されると共に、ＳｉＧｅ層３０５の最薄部が５ｎｍになり、純粋なＧｅにまで濃縮された時点で酸化を停止する。
【００８０】
次いで、図１６（ｌ）に示すように、希弗酸にて開口部の熱酸化膜３５２を除去し、ＳｉＧｅ層の表面を露出させる。
【００８１】
次いで、図１７（ｍ）に示すように、ＭＯ−ＣＶＤ法にてＨｆＯ2 膜を堆積した後、窒素プラズマ処理により厚さ３ｎｍのＨｆＯＮゲート絶縁膜３０８を形成する。続いて、ポリＳｉ0.35Ｇｅ0.65膜３２５を堆積し、ダミーゲート除去後の穴を充填する。これにより、ゲート電極３０７を形成する。
【００８２】
次いで、図１７（ｎ）に示すように、ＣＤＥ法にてゲート部を除いてポリＳｉＧｅ膜３２５とＨｆＯＮゲート絶縁膜３０８を除去する。
【００８３】
次いで、図１７（ｏ）に示すように、ＲＩＥ法と希弗酸処理によりＳｉ酸化膜を一部除去し、ソース・ドレイン領域の表面を露出させた後、全面にＮｉ膜３４０を堆積する。
【００８４】
次いで、図１７（ｐ）に示すように、６００℃で３０分アニールするとゲート上部にジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜３４１、ｎＭＩＳＦＥＴのソース・ドレイン部にシリサイドＮｉＳｉ膜３０９、ｐＭＩＳＦＥＴのソース・ドレイン部にジャーマノシリサイドＮｉ（Ｓｉ0.8 Ｇｅ0.2 ）膜３１９がそれぞれ形成される。その後、反応せずに残ったＮｉ膜３４０を除去する。
【００８５】
これ以降は図示しないが、層間絶縁膜３１２と電極３１３を形成することにより、前記図１３に示す構造が得られる。
【００８６】
このような構成であっても、ｐＭＩＳＦＥＴに関して歪みＳＧＯＩチャネルによる高速動作が実現でき、第１の実施形態と同様の効果が得られる。
【００８７】
（第６の実施形態）
図１８は、本発明の第６の実施形態に係わる半導体装置の概略構成を示す断面図である。
【００８８】
これまで述べた実施形態は、ｎチャネルとしてＳＯＩ又は歪みＳＯＩ、ｐチャネルとしてＳＧＯＩ又はＧＯＩを用いたが、本実施形態においては、集積回路における高速ロジック部、例えばＣＰＵ回路ブロック４０のＣＭＩＳＦＥＴのチャネルを歪みＧＯＩ層４０６で構成し、その他の回路ブロック、例えばインターフェース回路ブロック３０のＣＭＩＳＦＥＴのチャネルを歪みＳＯＩ層４０５で構成した例である。
【００８９】
本実施形態においては、両ブロックのゲート電極はポリＳｉＧｅ層４０７とジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜４０９の積層構造であり、ゲート絶縁膜４０８は厚さ３ｎｍのＨｆＳｉＯＮ膜である。ゲート下のチャネルの膜厚はいずれも５ｎｍである。一方、インターフェース回路ブロック３０のＣＭＩＳＦＥＴのゲート長は５０ｎｍ、ＣＰＵ回路ブロック４０のＣＭＩＳＦＥＴのゲート長は２０ｎｍである。また、ＣＰＵ回路ブロック４０のＣＭＩＳＦＥＴのソース，ドレインはＧＯＩ層４０６とジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜４０９の積層構造、インターフェース回路ブロック３０のＣＭＩＳＦＥＴのソース，ドレインはＳｉ層４０５とジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜４０９の積層構造で構成される。
【００９０】
次に、本実施形態の半導体装置の製造方法を、図１９及び図２０を用いて説明する。
【００９１】
まず、図１９（ａ）に示すように、インターフェース回路ブロック３０用の歪みＳＯＩ層４０５と、ＣＰＵ回路ブロック４０用の歪みＧＯＩ層４０６とを、前記図２（ａ）から図３（ｈ）と同様の手順にて形成する。ＳＯＩ及びＧＯＩの厚さはいずれの領域も５ｎｍである。また、表面に厚さ３ｎｍのＳｉ酸化膜４２２が堆積されている。
【００９２】
次いで、図１９（ｂ）に示すように、全面に厚さ２０ｎｍのＳｉ窒化膜を堆積し、フォトリソグラフィーとＲＩＥ法で素子分離用マスク４１５を形成する。続いて、図１９（ｃ）に示すように、ＲＩＥ法でＳｉ酸化膜４２２と歪みＳＯＩ層４０５及び歪みＧＯＩ層４０６を選択的にエッチングする。その後、ＣＤＥ法にてＳｉ窒化膜マスク４１５をエッチバックする。
【００９３】
次いで、図１９（ｄ）に示すように、全面に厚さ３０ｎｍのＳｉ酸化膜４３２を堆積した後、ＣＭＰ法にて平坦化し、素子分離用マスク４１５の頭出しをする。続いて、図１９（ｅ）に示すように、ＣＤＥ法にてＳｉ窒化膜マスク４１５を除去し、更に希弗酸にて酸化膜４２２を除去した後、歪みＳＯＩ層４０５及び歪みＧＯＩ層４０６の表面を露出させる。
【００９４】
次いで、図２０（ｆ）に示すように、厚さ３ｎｍのＨｆＳｉＯＮゲート絶縁膜４０８、厚さ８０ｎｍのポリＳｉ0.35Ｇｅ0.65ゲート４０７を堆積し、ｎチャネル領域にＡｓイオン、ｐチャネル領域にＢＦ2 イオンをそれぞれ注入する。その後、フォトリソグラフィーとＲＩＥ法でゲートをパターニングし、エクステンション領域にイオン注入する。
【００９５】
次いで、図２０（ｇ）に示すように、全面にＳｉ酸化膜４２７とＳｉ窒化膜４２８を堆積した後、図２０（ｈ）に示すように、ＲＩＥ法でこれらをエッチバックすることによりゲート側壁４１０，４１１を形成する。
【００９６】
次いで、図２０（ｉ）に示すように、ソース・ドレイン部に残留する酸化膜を除去した後、露出したソース・ドレイン部に膜厚１５ｎｍのＳｉ0.35Ｇｅ0.65膜４３１を選択エピタキシャル成長し、ソース・ドレイン領域にイオン注入する。
【００９７】
次いで、図２０（ｊ）に示すように、全面にＮｉ膜を形成してから６００℃でアニールしてソース・ドレイン部とゲート頂部にジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜４０９を形成する。その後、未反応のＮｉ膜を希塩酸で除去する。
【００９８】
これ以降は図示しないが、層間絶縁膜４１２と電極４１３を形成することにより、前記図１８に示す構造が得られる。
【００９９】
このように本実施形態によれば、絶縁膜４０２上に歪みＳＯＩ層４０５及び歪みＧＯＩ層４０６を表面高さがほぼ同じとなるように形成し、歪みＳＯＩ層４０５にインターフェース回路ブロック３０を作製し、歪みＧＯＩ層４０６にＣＰＵ回路ブロック４０を作製している。即ち、ＬＯＰ−ＭＯＳＦＥＴやＬＳＰ−ＭＯＳＦＥＴなどの低電力動作や低待機電力動作を要求される素子を歪みＳＯＩ層４０５に作製し、ＨＰ−ＭＯＳＦＥＴなどの高速動作を要求される素子を歪みＧＯＩ層４０７に作製することができる。このため、インターフェース回路ブロック３０においては低電力動作や低待機電力動作が達成され、ＣＰＵ回路ブロック４０においては高速動作が達成されることになり、高速動作と低消費電力動作の両方を兼ね備えた集積回路素子を実現できることになる。
【０１００】
（第７の実施形態）
図２１は、本発明の第７の実施形態に係わる半導体装置の要部構造を示す断面図である。なお、図１８と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１０１】
本実施形態は、基本構成は第６の実施形態と同一であるが、製造方法が異なるために素子分離端４８０の構造が異なっている。即ち、素子分離端４８０の側面にもジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜４０９が形成されている。
【０１０２】
次に、本実施形態の半導体装置の製造方法を、図２２及び図２３を用いて説明する。
【０１０３】
まず、図２２（ａ）に示すように、Ｓｉ基板４０１上にシリコン酸化膜４０２を介して厚さ５ｎｍ歪みＳｉ層（ＳＯＩ層）４０５を形成した歪みＳＯＩ基板４００を用意し、熱酸化により厚さ５ｎｍのＳｉ酸化膜４１４をＳＯＩ層４０５上に形成し、更にＣＶＤにより厚さ２０ｎｍのＳｉ窒化膜４１５を堆積する。
【０１０４】
次いで、図２２（ｂ）に示すように、前記図１９（ｂ）から図１９（ｃ）と同様にしてＳｉ窒化膜マスク４１５をＳｉ酸化膜４３２で埋め込み平坦化する。続いて、図２２（ｃ）に示すように、レジスト４５１にてインターフェース回路ブロック領域３０を保護し、ＣＰＵ回路ブロック４０のＳｉ窒化膜マスク４１５をＣＤＥ法で除去する。
【０１０５】
次いで、図２２（ｄ）に示すように、レジスト４５１を除去した後、希弗酸でＳｉ酸化膜４１４を除去して厚さ２５ｎｍのＳｉ0.8 Ｇｅ0.2 層４１７と厚さ５ｎｍのＳｉ層４１８を選択エピタキシャル成長する。
【０１０６】
次いで、図２３（ｅ）に示すように、酸化濃縮法により厚さ５ｎｍのＧＯＩ層４０６を高速ロジック回路ブロック４０に形成し、ＣＭＰ法にて表面を平坦化する。続いて、図２３（ｆ）に示すように、ＣＤＥ法で残りのＳｉ窒化膜マスク４１５を除去した後、希弗酸で酸化膜４３２を除去する。
【０１０７】
次いで、図２３（ｇ）に示すように、ＣＶＤ法で厚さ３ｎｍのＳｉ酸化膜４２２を全面に堆積した後、ｎチャネル領域にＢイオン、ｐチャネル領域にＡｓイオンをそれぞれ注入する。
【０１０８】
これ以降は、前記図３（ｉ）から図５（ｇ）に示す工程と同様にして、前記図２１に示す構造が得られる。ここで、前記図１９（ｅ）とは異なりＳＯＩ層４０５及びＧＯＩ層４０６が基板表面から突出した状態にあるため、素子分離端４８０の側面にもジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜４０９が形成されることになる。
【０１０９】
このような構成であっても、先の第６の実施形態と同様の効果が得られる。しかも、素子分離端４８０の側面にもジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜４０９を形成しているため、素子分離端からのリーク電流を低減するという効果も得られる。
【０１１０】
（第８の実施形態）
図２４は、本発明の第８の実施形態に係わる半導体装置の要部構造を示す断面図である。
【０１１１】
本実施形態は、バルクＳｉ層５６１のチャネルを有するＣＭＩＳＦＥＴで構成されるメモリ回路ブロック５０と、歪みＳＯＩ−ＣＭＩＳで構成されるインターフェース回路ブロック３０と、歪みＧＯＩ−ＣＭＩＳで構成されるＣＰＵ回路ブロック４０によって構成されている。
【０１１２】
ここで、ゲート部の積層構造は全て共通であり、ゲート絶縁膜は厚さ３ｎｍのＨｆＳｉＯＮ膜５０８、ゲート電極はポリＳｉ0.35Ｇｅ0.65膜５０７とジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜５０９の積層構造となっている。また、側壁構造も共通で、ゲート電極側から膜厚１０ｎｍのＳｉ酸化膜５１０と、最厚部の厚さ１０ｎｍのＳｉ窒化膜５１１で構成される。ゲート長は、メモリ回路ブロック５０において６０ｎｍ、インターフェース回路ブロック３０において４０ｎｍ、ＣＰＵ回路ブロック４０において２０ｎｍである。チャネル部の歪みＳＯＩ膜厚、及び歪みＧＯＩ膜厚はいずれも５ｎｍである。ソース・ドレイン部はいずれもせり上げ構造で、ジャーマノシリサイドＮｉ（Ｓｉ0.35Ｇｅ0.65）膜５０９が形成されている。
【０１１３】
次に、本実施形態の半導体装置の製造方法を、図２５及び図２６を用いて説明する。
【０１１４】
まず、図２５（ａ）に示すように、Ｓｉ基板５０１上にシリコン酸化膜５０２を介して厚さ７．５ｎｍの歪みＳｉ層（ＳＯＩ層）５０５を形成した歪みＳＯＩ基板５００を用意する。続いて、図２５（ｂ）に示すように、熱酸化により厚さ５ｎｍのＳｉ酸化膜５１４を歪みＳＯＩ層５０５上に形成し、更にＣＶＤにより厚さ２０ｎｍのＳｉ窒化膜５１５を堆積する。
【０１１５】
次いで、図２５（ｃ）に示すように、メモリ回路ブロック領域５０とＣＰＵ回路ブロック４０のＳｉ窒化膜マスク５１５をＣＤＥ法で除去し、レジスト５５１にてメモリ回路ブロック領域５０とインターフェース回路ブロック３０を保護し、希弗酸でＣＰＵ回路ブロック４０のＳｉ酸化膜５１４を除去する。
【０１１６】
次いで、図２５（ｄ）に示すように、ＣＰＵ回路ブロック４０に厚さ２０ｎｍのＳｉ0.75Ｇｅ0.25層５１７と厚さ５ｎｍのＳｉ層５１８を選択エピタキシャル成長する。
【０１１７】
次いで、図２５（ｅ）に示すように、前記図３（ａ）から図３（ｈ）と同様の手順にて、インターフェース回路ブロック３０に厚さ５ｎｍの歪みＳＯＩ層５０５を、ＣＰＵ回路ブロック４０に厚さ５ｎｍの歪みＧＯＩ層５０６をそれぞれ形成する。そして、ＣＶＤ法で厚さ３ｎｍのＳｉ酸化膜５２３を全面に堆積した後、ｎチャネル領域にＢイオン、ｐチャネル領域にＡｓイオンをそれぞれ注入する。
【０１１８】
次いで、図２６（ｆ）に示すように、レジスト５５２にて歪みＳＯＩ層５０５と歪みＧＯＩ層５０６を保護し、ＲＩＥ法と希弗酸エッチングによりメモリ回路ブロック５０のＳｉ支持基板表面を露出させる。
【０１１９】
次いで、図２６（ｇ）に示すように、レジストを剥離した後、露出した支持基板表面にＳｉを選択成長する。続いて、Ｓｉ酸化膜５２３を一旦除去した後に、全面にＳｉ酸化膜５２２をＣＶＤ法にて堆積する。ここで、成長したＳｉ層５６１の表面が歪みＳＯＩ層５０５及び歪みＧＯＩ層５０６の表面と同じ高さに揃うようにする。
【０１２０】
次いで、図２６（ｈ）に示すように、全面にＳｉ窒化膜５１５を堆積し、フォトリソグラフィーで活性領域のみ残す。続いて、図２６（ｉ）に示すように、ＲＩＥ法により活性領域をパターニングし、ＣＤＥ法にてＳｉ窒化膜マスク５１５を後退させる。その後、図２６（ｊ）に示すように、全面をＳｉ酸化膜５３２で埋め込み、ＣＭＰ法で平坦化する。
【０１２１】
これ以降は図示しないが、前記図１９（ｅ）か図２０（ｊ）に示す工程を経ることにより、前記図２４の構造が得られる。
【０１２２】
このように本実施形態によれば、Ｓｉ基板５０１上の一部にバルクＳｉ領域５６１を形成すると共に、Ｓｉ基板５０１上の他の部分に絶縁膜５０２を介して歪みＳＯＩ層５０５及び歪みＧＯＩ層５０６をそれぞれの表面高さがほぼ同じとなるように形成し、バルクＳｉ領域５６１にメモリ回路ブロック５０、歪みＳＯＩ層５０５にインターフェース回路ブロック３０、歪みＧＯＩ層５０６にＣＰＵ回路ブロック４０を作製している。
【０１２３】
即ち、高い結晶品質が要求されるメモリはバルクＳｉ領域５６１に作製し、ＬＯＰ−ＭＯＳＦＥＴやＬＳＰ−ＭＯＳＦＥＴなどの低電力動作や低待機電力動作を要求される素子を歪みＳＯＩ層５０５に作製し、ＨＰ−ＭＯＳＦＥＴなどの高速動作を要求される素子を歪みＧＯＩ層５０７に作製することができる。このため、メモリを歩留まり良く製造できると共に、インターフェース回路ブロック３０においては低電力動作や低待機電力動作が達成され、ＣＰＵ回路ブロック４０においては高速動作が達成されることになり、高速動作と低消費電力動作の両方を兼ね備えた集積回路素子を歩留まり良く実現できることになる。
【０１２４】
（第９の実施形態）
図２７は、本発明の第９の実施形態に係わる半導体装置の要部構造を示す断面図である。なお、図２４と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１２５】
本実施形態においては、第８の実施形態と同様にバルクＳｉ５６１のチャネルを有するＣＭＩＳで構成されるメモリ回路ブロック５０と、歪みＳＯＩ−ＣＭＩＳで構成されるインターフェース回路ブロック３０と、歪みＧＯＩ−ＣＭＩＳで構成されるＣＰＵ回路ブロック４０によって構成されているが、メモリ回路ブロック５０におけるゲートの積層構造と、ソース・ドレインの構造が他の二つの領域と異なる。
【０１２６】
メモリ回路ブロック５０におけるゲート絶縁膜は厚さ２ｎｍのＳｉ酸窒化膜５６８、ゲート電極はポリＳｉ層５６７とシリサイドＮｉＳｉ膜５６９の積層構造である。また、ソース・ドレイン部はシリサイドで形成されており、せり上げ構造とはなっていない。また、側壁膜厚も他の２ブロックよりも厚く、ゲート電極側から膜厚１０ｎｍのＳｉ酸化膜５６３と、最厚部の厚さ３０ｎｍのＳｉ窒化膜５６４で構成される。他の二つの領域の構造は第８の実施形態と共通である。
【０１２７】
次に、本実施形態の半導体装置の製造方法を、図２８〜図３０を用いて説明する。
【０１２８】
まず、前記図２６（ｊ）の工程までは第８の実施形態と共通である。
【０１２９】
次いで、図２８（ａ）に示すように、フォトレジスト５５３でインターフェース回路ブロック３０とＣＰＵ回路ブロック４０を保護する。
【０１３０】
次いで、図２８（ｂ）に示すように、ＣＤＥ法でメモリ回路ブロック５０のＳｉ窒化膜マスク５１５を除去した後、レジスト５５３を剥離する。そして、ｎチャネル領域にＢイオン、ｐチャネル領域にＡｓイオンをそれぞれ注入した後、メモリ回路ブロック５０上のＳｉ酸化膜５２２を希弗酸にて除去する。
【０１３１】
次いで、図２８（ｃ）に示すように、メモリ回路ブロック５０上に厚さ２ｎｍのＳｉ酸窒化膜ゲート絶縁膜５６８を形成した後、全面に厚さ１００ｎｍのポリＳｉ膜５６９を堆積する。そして、ｎチャネル領域上にＡｓイオン、ｐチャネル上にＢＦ2 イオンをそれぞれ注入し、８５０℃で３０分窒素雰囲気中でアニールする。
【０１３２】
次いで、図２８（ｄ）に示すように、フォトリソグラフィーとＲＩＥ法でポリＳｉ膜５６９を選択エッチングすることにより、メモリ回路ブロック５０上にゲート電極５６７を形成する。続いて、Ｓｉ酸化膜５６３とＳｉ窒化膜５６４のゲート側壁及びエクステンションのイオン注入領域５７１を、前記図２０（ｆ）から図２０（ｈ）に示す工程で形成し、更にソース・ドレインのイオン注入領域５７２、さらにハローイオン注入領域５７３を形成する。
【０１３３】
次いで、図２９（ｅ）に示すように、全面にＳｉ酸化膜５３７をＣＶＤ法により堆積した後、メモリ回路ブロック５０上をレジスト５５４で保護する。
【０１３４】
次いで、図２９（ｆ）に示すように、ＲＩＥ法によりメモリ回路ブロック５０以外のＳｉ酸化膜５３７を除去してＳｉ窒化膜５１５の表面を露出される。続いて、ＣＤＥ法でＳｉ窒化膜５１５を除去した後、レジスト５５４を除去する。
【０１３５】
次いで、図２９（ｇ）に示すように、希弗酸にて酸化膜５２２を除去し、歪みＳＯＩ及び歪みＧＯＩの表面を露出し、厚さ３ｎｍのＨｆＳｉＯＮゲート絶縁膜５０８、ゲート電極となるポリＳｉ0.35Ｇｅ0.65膜５２５を８０ｎｍ堆積し、ゲートのｎチャネル領域にＡｓイオン、ｐチャネル領域にＢＦ2 イオンをそれぞれ注入する。
【０１３６】
次いで、図２９（ｈ）に示すように、フォトリソグラフィーとＲＩＥ法でポリＳｉ0.35Ｇｅ0.65膜５２５をゲートをパターニングすることによりゲート電極５０７を形成し、前記図２０（ｆ）から図２０（ｈ）に示す工程で、エクステンションのイオン注入領域５７１とゲート側壁５１０，５１１を形成する。
【０１３７】
次いで、図３０（ｉ）に示すように、ソース・ドレイン部に残留する酸化膜を除去した後、露出したソース・ドレイン部に膜厚１５ｎｍのＳｉ0.35Ｇｅ0.65膜５３１を選択エピタキシャル成長し、ソース・ドレインのイオン注入領域５７２を形成する。
【０１３８】
次いで、図３０（ｊ）に示すように、フォトレジスト５５５にてインターフェース回路ブロック５０とＣＰＵ回路ブロック４０を保護し、ＲＩＥ法と希弗酸エッチングによりメモリ回路ブロック５０上の酸化膜５３７を除去する。
【０１３９】
次いで、図３０（ｋ）に示すように、フォトレジスト５５５を剥離し、全面にＮｉを堆積し、窒素雰囲気中で６００℃３０分アニールすると、メモリ回路ブロック５０のソース・ドレイン部とゲート電極上部にはＮｉＳｉ膜５６９が、インターフェース回路ブロック３０とＣＰＵ回路ブロック４０のソース・ドレイン部とゲート電極上部にはＮｉ（Ｓｉ0.35Ｇｅ0.65）膜５０９がそれぞれ形成される。その後、未反応のＮｉを希塩酸で除去する。
【０１４０】
これ以降は図示しないが、層間絶縁膜５１２と電極５１３を形成することにより、前記図２７に示す構造が得られる。
【０１４１】
このような構成であっても、バルクＳｉ領域５６１にメモリ回路ブロック５０、歪みＳＯＩ層５０５にインターフェース回路ブロック３０、歪みＧＯＩ層５０６にＣＰＵ回路ブロック４０がそれぞれ形成されることになり、先の第８の実施形態と同様の効果が得られる。また、本実施形態では、メモリ回路ブロック５０におけるゲートの積層構造と、ソース・ドレインの構造を他の二つの領域と異ならせることにより、メモリ回路ブロック５０ゲート及びソース・ドレインに最適な材料を選択することができ、メモリ回路ブロック５０の更なる特性向上をはかることができる。
【０１４２】
（第１０の実施形態）
図３１は、本発明の第１０の実施形態に係わる半導体装置の要部構造を示す断面図である。なお、図２７と同一部分には同一符号を付して、その詳しい説明は省略する。
【０１４３】
本実施形態は、基本的な構成は第９の実施形態と同様であるが、メモリ回路ブロック５０が（１００）面を主面とするバルクＳｉ−ＣＭＩＳＦＥＴで構成され、他の領域が（１１１）面を主面とする圧縮歪みＧＯＩ層５７５をチャネルとするＣＭＩＳＦＥＴで構成されている。
【０１４４】
このような構成であれば、（１１１）面ＳｉＧｅにおいてＧｅ組成７０％以上で（１００）面ＳｉＧｅより高い移動度が得られるので、ＧＯＩ−ＣＭＩＳＦＥＴの駆動力が、（１００）面のチャネルで構成される第９の実施形態よりも大きいという特徴を持つ。一方、メモリ回路ブロック５０は良好なＣＭＩＳ界面を有する（１００）Ｓｉチャネルであるので、十分な信頼性及び低いオフ電流が得られる。
【０１４５】
本実施形態は、（１００）Ｓｉの支持基板上に、埋め込み絶縁膜を介して（１１１）面方位のＳＯＩ層が形成されている基板を出発基板として用い、第９の実施形態と同様の工程によって作製することができる。
【０１４６】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。第１〜第１０の実施形態で用いた個別技術、例えばソース・ドレインの構造やゲート絶縁膜、ゲート電極の材料等は適宜組み合わせを変えて用いることが可能である。また、ＳｉＧｅのＧｅ組成として実施形態中に明記されていない値を用いることも当然可能である。集積回路中の各回路ブロックとチャネル材料の組み合わせについても、実施形態中の記述に限定されるものではなく、適宜変更が可能である。
【０１４７】
また、実施形態中の歪みＳＯＩを無歪みのＳＯＩへ置き換えること、歪みＧＯＩを歪みＳＧＯＩ（０＜ｘ＜１；ｘ＝Ｇｅ組成）或いは無歪みのＧＯＩへ置き換えることも可能である。さらに、基板の面方位についても、（１００）面のみならず他の面方位、例えば（１１０）面や（１１１）面等を用いることも可能である。特に、（１１１）面においては、Ｇｅ組成７０％以上のＳＧＯＩを用いた場合に特に高い駆動力が得られる。
【０１４８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【図面の簡単な説明】
【０１４９】
【図１】第１の実施形態に係わる半導体装置の概略構成を示す断面図。
【図２】第１の実施形態の半導体装置の製造工程を示す断面図。
【図３】第１の実施形態の半導体装置の製造工程を示す断面図。
【図４】第１の実施形態の半導体装置の製造工程を示す断面図。
【図５】第１の実施形態の半導体装置の製造工程を示す断面図。
【図６】第２の実施形態に係わる半導体装置の概略構成を示す断面図。
【図７】第３の実施形態に係わる半導体装置の概略構成を示す断面図。
【図８】第４の実施形態に係わる半導体装置の概略構成を示す断面図。
【図９】第４の実施形態の半導体装置の製造工程を示す断面図。
【図１０】第４の実施形態の半導体装置の製造工程を示す断面図。
【図１１】第４の実施形態の半導体装置の製造工程を示す断面図。
【図１２】第４の実施形態の半導体装置の製造工程を示す断面図。
【図１３】第５の実施形態に係わる半導体装置の概略構成を示す断面図。
【図１４】第５の実施形態の半導体装置の製造工程を示す断面図。
【図１５】第５の実施形態の半導体装置の製造工程を示す断面図。
【図１６】第５の実施形態の半導体装置の製造工程を示す断面図。
【図１７】第５の実施形態の半導体装置の製造工程を示す断面図。
【図１８】第６の実施形態に係わる半導体装置の概略構成を示す断面図。
【図１９】第６の実施形態の半導体装置の製造工程を示す断面図。
【図２０】第６の実施形態の半導体装置の製造工程を示す断面図。
【図２１】第７の実施形態に係わる半導体装置の概略構造を示す断面図。
【図２２】第７の実施形態の半導体装置の製造工程を示す断面図。
【図２３】第７の実施形態の半導体装置の製造工程を示す断面図。
【図２４】第８の実施形態に係わる半導体装置の概略構造を示す断面図。
【図２５】第８の実施形態の半導体装置の製造工程を示す断面図。
【図２６】第８の実施形態の半導体装置の製造工程を示す断面図。
【図２７】第９の実施形態に係わる半導体装置の概略構造を示す断面図。
【図２８】第９の実施形態の半導体装置の製造工程を示す断面図。
【図２９】第９の実施形態の半導体装置の製造工程を示す断面図。
【図３０】第９の実施形態の半導体装置の製造工程を示す断面図。
【図３１】第１０の実施形態に係わる半導体装置の概略構造を示す断面図。
【符号の説明】
【０１５０】
１０…ｎチャネルＭＩＳＦＥＴ
２０…ｐチャネルＭＩＳＦＥＴ
３０…インターフェース回路ブロック
４０…ＣＰＵ回路ブロック
５０…メモリ回路ブロック
１０１，３０１，４０１，５０１…Ｓｉ基板
１０２，３０２，４０２，５０２…Ｓｉ酸化膜（絶縁膜）
１０５，３０５，４０５，５０５…歪みＳｉ層（ＳＯＩ層）
１０６，４０６，５０６，５７５…歪みＧｅ層（ＧＯＩ層）
１０７，１５７，２０７，３０７，４０７，５０７…ＳｉＧｅゲート電極
１０８，４０８，５０８…ＨｆＳｉＯＮゲート絶縁膜
１０９，１５９，３１９，４０９，５０９…ＮｉＳｉＧｅ層
１１０…Ｓｉ酸化膜（側壁絶縁膜）
１１１…Ｓｉ窒化膜（側壁絶縁膜）
１１２，３１２，４１２，５１２…層間絶縁膜
１１３，３１３，４１３，５１３…電極
１１４，１２７，１７７…Ｓｉ酸化膜
１１５，１２８…Ｓｉ窒化膜
１１７，１３１…ＳｉＧｅ層
１１８…Ｓｉ層
１５１〜１５４，２５１〜２５４，３５１，４５１，５５１〜５５５…レジスト
１５５…Ｓｉ層（ＳＯＩ層）
２０８，３０８…ＨｆＯＮゲート絶縁膜
２０９，２９０，３０９，５６９…ＮｉＳｉ層
２１９…ＮｉＧｅ層
３０６…歪みＳｉＧｅ層（ＳＧＯＩ層）
５６１…バルクＳｉ層
５６７…ポリＳｉゲート電極
５６８…Ｓｉ酸窒化ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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