(57)【要約】【課題】  配線領域を大幅に増加させることなく配線抵抗を低減することができ、回路特性の良好な半導体集積回路を得ることができる半導体集積回路の配線形成方法を提供する。【解決手段】  多層配線プロセスを用いた半導体集積回路の製造工程において、配線を下位層の第１層アルミ配線２０１と上位層の第２層アルミ配線により形成するとともに、この第１層アルミ配線２０１−第２層アルミ配線２０２間を電気的に接続するスルーホール２０３をアレイ状（格子状）に配置する。【選択図】    図２
2005129811.tif 000002
【特許請求の範囲】
【請求項１】
多層配線プロセスを用いた半導体集積回路の製造工程において、
下位層に第１の配線を設けるようにし、上位層にこの第１の配線に重なるように第２の配線を設けるようにするとともに、前記第１および前記第２の配線間に、前記第１および前記第２の配線を電気的に接続するための複数のスルーホールを、前記第１および前記第２の配線が重なり合う領域内で要求される電気的特性や周辺の接続状況に応じた配置で設けるようにすることを特徴とする半導体集積回路の配線形成方法。
【請求項２】
前記スルーホールを、一定の間隔を空けて格子状に配置することを特徴とする請求項１記載の半導体集積回路の配線形成方法。
【請求項３】
前記スルーホールを、前記第１および前記第２の配線の電流進行方向に沿った両辺側にそれぞれ配置することを特徴とする請求項１記載の半導体集積回路の配線形成方法。
【請求項４】
前記スルーホールを、前記第１および前記第２の配線の重なりが開始される始点と重なりが終了する終点にそれぞれ配置することを特徴とする請求項１もしくは３のいずれかに記載の半導体集積回路の配線形成方法。
【請求項５】
前記スルーホールを、前記第１または前記第２の配線に接続する第３の配線との交差部分に配置することを特徴とする請求項１、３、４のいずれかに記載の半導体集積回路の配線形成方法。
【請求項６】
請求項１乃至５のいずれかに記載の半導体集積回路の配線形成方法により形成された配線を具備する半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の配線形成方法、およびその配線形成方法により形成された配線を具備する半導体集積回路に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高集積化および微細化が著しく進んでおり、半導体素子間を接続する配線抵抗の増加による電圧降下および信号遅延等が回路特性に悪影響を与え問題となっている。
【０００３】
この配線抵抗を低減する代表的手段として配線長を短くする方法と配線の断面積を増加させる方法が挙げられる。しかし、半導体集積回路はそのレイアウト設計段階から物理的にまたは特性的に可能な限り半導体素子を近接させて設計されているため、配線長を短くして改善を図ることは困難である。
【０００４】
そこで、配線の断面積を増加させることで配線抵抗を低減する技術が提案されている。以下、図９を参照しながら、従来の配線抵抗低減方法について説明する。図９は、従来の配線抵抗低減方法を用いて形成された回路を上方向から視た模式図である。
【０００５】
図９において、９０１〜９０３はそれぞれ半導体素子Ｘ〜Ｚ、９０４〜９０６は半導体素子間を接続する配線を示している。図９に示す例では、半導体素子Ｘ９０１は半導体素子Ｙ９０２とのみ接続関係があり、その素子間隔が離れているため、半導体素子Ｘ９０１と半導体素子Ｙ９０２を接続する配線抵抗は必然的に大きくなる。このような場合、従来は、半導体素子Ｘ９０１と半導体素子Ｙ９０２を接続する際に、同一層上において並列接続された２本の配線９０４、９０５を用いることで配線の断面積を２倍に増加し、配線抵抗を約２分の１に低減していた（例えば、特許文献１参照。）。
【０００６】
しかしながら、このように同一層上において並列接続された２本（または３本以上）の配線を用いると、配線領域が大幅に増加し、半導体集積回路の高集積化を阻害するという問題が発生する。
【特許文献１】特開平４−３２２４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、上記問題点に鑑み、多層配線プロセスを用いた半導体集積回路の製造工程において、配線を複数の異なる配線層を用いて形成し、配線層間を電気的に接続するスルーホールを、その配線の領域内で要求される電気的特性や周辺の接続状況に応じて配置することにより、配線領域を大幅に増加させることなく配線抵抗を低減することができ、回路特性の良好な半導体集積回路を得ることができる半導体集積回路の配線形成方法、およびその配線形成方法により形成された配線を具備する半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の請求項１記載の半導体集積回路の配線形成方法は、多層配線プロセスを用いた半導体集積回路の製造工程において、下位層に第１の配線を設けるようにし、上位層にこの第１の配線に重なるように第２の配線を設けるようにするとともに、前記第１および前記第２の配線間に、前記第１および前記第２の配線を電気的に接続するための複数のスルーホールを、前記第１および前記第２の配線が重なり合う領域内で要求される電気的特性や周辺の接続状況に応じた配置で設けるようにすることを特徴とする。
【０００９】
本発明の請求項２記載の半導体集積回路の配線形成方法は、請求項１記載の半導体集積回路の配線形成方法であって、前記スルーホールを、一定の間隔を空けて格子状に配置することを特徴とする。
【００１０】
本発明の請求項３記載の半導体集積回路の配線形成方法は、請求項１記載の半導体集積回路の配線形成方法であって、前記スルーホールを、前記第１および前記第２の配線の電流進行方向に沿った両辺側にそれぞれ配置することを特徴とする。
【００１１】
本発明の請求項４記載の半導体集積回路の配線形成方法は、請求項１もしくは３のいずれかに記載の半導体集積回路の配線形成方法であって、前記スルーホールを、前記第１および前記第２の配線の重なりが開始される始点と重なりが終了する終点にそれぞれ配置することを特徴とする。
【００１２】
本発明の請求項５記載の半導体集積回路の配線形成方法は、請求項１、３、４のいずれかに記載の半導体集積回路の配線形成方法であって、前記スルーホールを、前記第１または前記第２の配線に接続する第３の配線との交差部分に配置することを特徴とする。
【００１３】
本発明の請求項６記載の半導体集積回路は、請求項１乃至５のいずれかに記載の半導体集積回路の配線形成方法により形成された配線を具備する。
【発明の効果】
【００１４】
本発明によれば、配線領域を大幅に増加させることなく配線抵抗を低減することができ、特性が良好な半導体集積回路を得ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態に係る半導体集積回路の配線形成方法、およびその配線形成方法により形成された配線を具備する半導体集積回路について、図面を参照しながら説明する。図１は電気回路の一部を示している。図１において、１０１、１０２は半導体素子Ａ、Ｂ、１０３は電源幹線、１０４、１０５はそれぞれ電源幹線１０３と半導体素子Ａ１０１、Ｂ１０２を接続する支線を示している。
【００１６】
ここで電源幹線１０３は大きな電流が流れる可能性があるため、配線抵抗による電圧降下を小さくしたい。そこで、多層配線プロセスを用いた半導体集積回路の製造工程において、実施の形態１〜３にて説明する配線形成方法によりこの電源幹線を形成することで、その配線抵抗を低減する。
【００１７】
（実施の形態１）
まず、本実施の形態１に係る半導体集積回路の配線形成方法、およびその配線形成方法により形成された配線を具備する半導体集積回路について説明する。図２は図１に示す電気回路中の電源幹線１０３を本実施の形態１に係る配線形成方法により製造した場合の模式図を示している。
【００１８】
図２において、２０１は第１層アルミ配線（第１の配線）、２０２は第２層アルミ配線（第２の配線）を示す。第１層アルミ配線２０１は下位層に設けられた配線であり、第２層アルミ配線２０２は第１層アルミ配線２０１に重なるように上位層に設けられた配線である。
【００１９】
２０３はスルーホールを示す。このスルーホール２０３は第１層アルミ配線２０１と第２層アルミ配線２０２を電気的に接続する。但し、第１層アルミ配線２０１および第２層アルミ配線２０２の配線厚みは同等とする。
【００２０】
第１層アルミ配線２０１および第２層アルミ配線２０２は重なるように上下に配置されているため、アルミ配線の断面積が約２倍となり、配線抵抗は約半分になる。また第１層アルミ配線２０１と第２層アルミ配線２０２が重なる領域全体に大面積のスルーホールを一つだけ配置した場合、オーバーエッチング等により歩留りの低下を招く恐れがあるが、本実施の形態１では、図２に示すようにスルーホール２０３の大きさを均等にして、一定の間隔を空けてアレイ状（格子状）に配置しているため、そのような問題は発生しない。
【００２１】
また、複数のスルーホールを設けることにより、各スルーホールは並列接続の関係となるので、第１層アルミ配線２０１と第２層アルミ配線２０２間のスルーホール自体による抵抗も低減することができる。
【００２２】
（実施の形態２）
以下、本実施の形態２に係る半導体集積回路の配線形成方法、およびその配線形成方法により形成された配線を具備する半導体集積回路について説明する。図３は図２に示す線分ａ−ａ’間で配線を切断した場合の断面図を示している。図３において、３０１は第１層アルミ配線、３０２および３０３は第２層アルミ配線、３０４はスルーホールを示している。
【００２３】
図３に示すように、第２層アルミ配線がスルーホール内に流れ込み、第１層アルミ配線と電気的に接続するが、その工程において第２層アルミ配線に凹凸が発生する場合がある。図３ではその凹凸を模式的に表しており、第２層アルミ配線の厚みが３０３に示す箇所では薄くなる。
【００２４】
アルミ配線の幅が固定されている場合、アルミ配線の厚みが薄い箇所ほど抵抗が高くなることから、図３に示すように、第２層アルミ配線に凹凸が発生した場合、配線抵抗が大きくなるという問題が生じる。
【００２５】
そこで、本実施の形態２では、このような問題を解決するために図４、図６に示すような配線を形成する。図４において、４０１は第１層アルミ配線（第１の配線）、４０２は第２層アルミ配線（第２の配線）、４０３はスルーホールを示している。図４に示すようにスルーホールを配線の電流進行方向に沿った両辺側に限定して配置する。
【００２６】
図５は図４に示す線分ａ−ａ’間で配線を切断した場合の断面図を示している。図５において、５０１は第１層アルミ配線、５０２は第２層アルミ配線を示している。図３と図５の断面図を比較すると、図５では、第２層アルミ配線が凹凸なく形成されている。これにより第２層アルミ配線内を流れる電流を阻害する配線抵抗が図２に示す場合よりも小さくなる。
【００２７】
また、図６は本実施の形態２に係る別異の配線形成方法により製造した配線の模式図を示している。図６において、６０１は第１層アルミ配線（第１の配線）、６０２は第２層アルミ配線（第２の配線）、６０３はスルーホールを示している。
【００２８】
この配線形成方法では、第１層および第２層のアルミ配線の電流進行方向に沿った両辺側に加えて、第１層および第２層のアルミ配線の重なりが開始する始点と重なりが終了する終点にもスルーホールを配置する。
【００２９】
図７に、図６に示す線分ａ−ａ’間で配線を切断した場合の断面図を示す。図７において、７０１は第１層アルミ配線、７０２は第２層アルミ配線、７０３はスルーホールを示している。
【００３０】
図５と図７の断面図を比較すると、図７の第２層アルミ配線７０２には凹凸が存在しており、配線抵抗が大きくなっている。しかしながら、アルミ配線が重なり合う始点と終点にそれぞれ複数のスルーホールを設けるので、電流が流入（または流出）する箇所のスルーホールは並列接続の関係となり、スルーホール自体による抵抗を低減することができる。
【００３１】
また、図３と図７の断面図を比較すると、図７に示す第２層アルミ配線の凹凸は図３に示す第２層アルミ配線に比べて少ないため、アルミ配線の長手方向（電流の進行方向）における配線抵抗は図３に示す場合に比べて小さくなる。
【００３２】
（実施の形態３）
以下、本実施の形態３に係る半導体集積回路の配線形成方法、およびその配線形成方法により形成された配線を具備する半導体集積回路について説明する。図８は本実施の形態３に係る配線形成方法により製造した配線の模式図を示している。
【００３３】
図８において、８０１は第１層アルミ配線（第１の配線）、８０２は第２層アルミ配線（第２の配線）、８０３はスルーホールを示す。また、８０４は第２アルミ配線層８０２に他の半導体素子または端子より接続する第２層アルミ配線（第３の配線）、つまり図１における支線を示している。
【００３４】
本実施の形態３では、図８に示すように、スルーホールを、第２層アルミ配線８０２と支線８０４が接続する箇所と、第１層および第２層のアルミ配線の電流進行方向に沿った両辺側に集中して配置する。
【００３５】
このように第２層アルミ配線８０２と支線８０４が接続する箇所（交差部分）に複数のスルーホールを配置すれば、電流が流入（または流出）する箇所のスルーホールは並列接続の関係となるので、スルーホール自体による抵抗を低減することができる。
【００３６】
なお、本実施の形態３では第２層アルミ配線に支線が接続される場合について説明したが、無論、第１層アルミ配線に支線が接続される場合も同様に配線を形成すればよい。
以上のように、実施の形態１〜３によれば、多層配線プロセスを用いた半導体集積回路の製造工程において、配線を複数の異なる配線層を用いて形成し、配線層間を電気的に接続するスルーホールを、その配線の領域内で要求される電気的特性や周辺の接続状況に応じて配置することにより、配線領域を大幅に増加させることなく配線抵抗を低減することができ、回路特性の良好な半導体集積回路を得ることができる。
【００３７】
なお、実施の形態１〜３では配線素材にアルミを用いているが配線素材は特にアルミに限定されない。例えば銅を配線素材として用いた場合も有効である。またスルーホールはビア、コンタクト等の呼び方をする場合もある。さらに実施の形態１〜３では第１層と第２層のアルミ配線を用いた場合について説明しているが、第２層と第３層、または第１層と第３層、さらには第１層と第２層と第３層の配線を用いることも可能である。
【産業上の利用可能性】
【００３８】
本発明は、レイアウト面積を増加させることなく配線抵抗を低減させ、良好な回路特性を得る場合に有用である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施の形態１〜３を説明するための電気回路の一例を示す図
【図２】本発明の実施の形態１に係る配線形成方法により製造した配線の模式図
【図３】図２に示す線分ａ−ａ´間で配線を切断した場合の断面図
【図４】本発明の実施の形態２に係る配線形成方法により製造した配線の模式図その１
【図５】図４に示す線分ａ−ａ´間で配線を切断した場合の断面図
【図６】本発明の実施の形態２に係る配線形成方法により製造した配線の模式図その２
【図７】図６に示す線分ａ−ａ´間で配線を切断した場合の断面図
【図８】本発明の実施の形態３に係る配線形成方法により製造した配線の模式図
【図９】従来の配線抵抗低減方法を用いて形成された回路を上方向から視た模式図
【符号の説明】
【００４０】
１０１      半導体素子Ａ
１０２      半導体素子Ｂ
１０３      電源幹線
１０４、１０５      支線
２０１、３０１、４０１、５０１、６０１、７０１、８０１      第１層アルミ配線
２０２、３０２、３０３、４０２、５０２、６０２、７０２、８０２      第２層アルミ配線
２０３、３０４、４０３、６０３、７０３、８０３      スルーホール
８０４      支線
９０１〜９０３      半導体素子
９０４〜９０６      配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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