(57)【要約】【課題】  構造を微細化してもコンタクト部分で電流がリークしにくくする。【解決手段】  シリコン基板１に、半導体素子が形成される素子領域を分離する素子分離膜２をＬＯＣＯＳ法により形成し、その後素子分離膜２を薄くする工程と、素子領域に位置するシリコン基板１上またはその表面に、シリコン以外の材質からなる導電膜７ａを、素子分離膜２に隣接して形成する工程と、導電膜７ａ上及び素子分離膜２上に層間絶縁膜８を形成する工程と、層間絶縁膜８に、導電膜７ａ上に位置するコンタクトホール８ａを形成する工程とを具備する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
シリコン基板に素子分離膜をＬＯＣＯＳ法により形成する工程と、
前記素子分離膜の表面をエッチングすることにより、前記素子分離膜の端部を除去する工程と、
前記素子分離膜の相互間に位置する前記シリコン基板の表面に、シリサイド膜を形成する工程と、
前記シリサイド膜上及び前記素子分離膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド膜上に位置するコンタクトホールを形成する工程と
を具備する半導体装置の製造方法。
【請求項２】
前記素子分離膜の端部を除去する工程は、前記素子分離膜のバーズビークを除去する工程である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記素子分離膜の端部を除去する工程は、前記素子分離膜の表面を１０ｎｍ以上５０ｎｍ以下エッチングする工程である請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記層間絶縁膜上及び前記コンタクトホール内に、ＣＶＤ法により導電体を堆積する工程をさらに具備し、
該導電膜を堆積する工程において、原料ガスからシリコン基板にダメージを与える成分が生成される請求項１〜３のいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記導電膜はタングステンであり、前記原料ガスはフッ化タングステンを含む請求項４に記載の半導体装置の製造方法。
【請求項６】
前記素子分離膜の端部を除去する工程は、ウェットエッチングにより該素子分離膜の表面をエッチングする工程である請求項１〜５のいずれか一項に記載の半導体装置の製造方法。
【請求項７】
前記素子分離膜の端部を除去する工程と、前記シリサイド膜を形成する工程の間に、
前記素子分離膜の相互間に位置する前記シリコン基板に、トランジスタ又は不揮発メモリを形成する工程を具備する請求項１〜６のいずれか一項に記載の半導体装置の製造方法。
【請求項８】
シリコン基板にＬＯＣＯＳ法により形成された素子分離膜と、
前記素子分離膜の相互間に形成されたシリサイド膜と、
前記シリサイド膜上及び前記素子分離膜上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シリサイド上に位置するコンタクトホールと、
前記コンタクトホールに埋め込まれて前記シリサイド膜に接続する導電体と
を具備し、
前記素子分離膜は、前記シリサイド膜が形成される前に端部が除去されている半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＬＯＣＯＳ法により素子領域が分離された半導体装置の製造方法及び半導体装置に関する。特に本発明は、構造を微細化してもコンタクト部分で電流がリークしにくい半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
図４及び図５の各図は、従来の半導体装置の製造方法を説明するための断面図である。まず図４（Ａ）に示すようにシリコン基板１０１上に窒化シリコン膜１２０を堆積し、この窒化シリコン膜１２０を、トランジスタが形成される素子領域を除いて除去する。次いで窒化シリコン膜１２０をマスクとしてシリコン基板１０１をエッチングすることにより、素子分離膜を形成すべき部分に溝１０１ａを形成する。
【０００３】
次いで、図４（Ｂ）に示すように、窒化シリコン膜１２０を残したままシリコン基板１０１を熱酸化する。これにより、シリコン基板１のうち溝１０１ａが形成された部分が酸化され、酸化シリコンからなる素子分離膜１０２が形成される。このとき素子分離膜１０２となる部分の体積が膨張するが、溝１０１ａが形成されているため、素子分離膜１０２は大部分がシリコン基板１０１に埋め込まれた状態になる。また素子分離膜１０２の端部は窒化シリコン膜１２０の下に入り込んで先細となり、バーズビーク１０２ａを形成する。
【０００４】
その後、図４（Ｃ）に示すように、窒化シリコン膜１２０を除去する。次いで、シリコン基板１を熱酸化することにより、素子領域にゲート酸化膜１０３を形成する。次いでゲート酸化膜１０３を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることによりゲート電極１０４を形成する。そしてゲート電極１０４をマスクとして不純物イオンをシリコン基板１０１に注入する。これによりシリコン基板１０１には低濃度不純物領域１０６が形成される。
【０００５】
次いで、ゲート電極１０４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極１０４の側壁にはサイドウォール１０５が形成される。次いで、ゲート酸化膜１０３のうちゲート電極１０４及びサイドウォール１０５に被覆されていない部分をエッチングにより除去する。次いで、ゲート電極１０４及びサイドウォール１０５をマスクとして不純物イオンをシリコン基板１０１に注入する。これにより、シリコン基板１０１にはソース及びドレインとなる不純物領域１０７が形成される。
【０００６】
次いで、不純物領域１０７及びゲート電極１０４を含む全面上にチタン膜を堆積し、その後熱処理を行う。これにより、不純物領域１０７上及びゲート電極１０４上それぞれのチタン膜がシリサイド化され、チタンシリサイド膜１０７ａ，１０４ａが形成される。そしてチタン膜のうちシリサイド化されなかった部分（例えば素子分離膜１０２上の部分及びサイドウォール１０５上の部分）をエッチングにより除去する。
次いで、素子領域上を含む全面上に、酸化シリコンを主成分とする層間絶縁膜１０８を堆積する。
【０００７】
次いで、図５（Ａ）に示すように層間絶縁膜１０８上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターン１２２を形成する。レジストパターン１２２は不純物領域１０７の上方に位置する開口部１２２ａを有する。なお、図示していないが、レジストパターン１２２はゲート電極１０４の上方にも開口部を有している。
次いで、レジストパターン１２２をマスクとして層間絶縁膜１０８をエッチングする。これにより、ゲート電極１０４上に位置するコンタクトホール(図示せず)、及び不純物領域１０７上に位置するコンタクトホール１０８ａが形成される。
【０００８】
その後、レジストパターン１２２を除去する。次いで、図５（Ｂ）に示すように、層間絶縁膜１０８上及びコンタクトホール中にタングステン（Ｗ）膜をＣＶＤ法により堆積する。ここで用いられる原料ガスにはフッ化タングステン（ＷＦ６）が含まれる。次いで層間絶縁膜１０８上からＷ膜をエッチング又はＣＭＰにより除去する。これにより、コンタクトホール中にはＷプラグ１０９が埋め込まれる。
【０００９】
次いで、Ｗプラグ１０９上及び層間絶縁膜１０８上を含む全面上にＡｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いで、このレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ｗプラグ１０９上を通る配線１１０が形成される。配線１１０はＷプラグ１０９及びチタンシリサイド膜１０４ａ，１０７ａを介してゲート電極１０４または不純物領域１０７に接続される。これに類似する技術は、例えば特許文献１に記載されている。
【特許文献１】特開平５−１６６７９８号公報（図８）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記した従来の方法において、フォトレジスト膜の露光工程でマスクの位置ずれが生じると、例えば図５（Ｂ）に示すように、レジストパターンの開口部が素子分離膜のバーズビークと重なる可能性がある。この場合、層間絶縁膜をエッチングするときにバーズビークもエッチングされ、シリコン基板のうちバーズビークの下にあった部分（例えば図５（Ｂ）の部分拡大図において符号１０１ｂで示す部分）が、コンタクトホールの底面に露出する。この場合、後の工程であるＷ膜を堆積する工程において、フッ化タングステンを用いたＣＶＤが行われるため、シリコン基板のうちコンタクトホールの底面に露出した部分は、ＣＶＤで生成したフッ化物と反応してダメージが入り、電流がリークしやすい構造になる。なおコンタクトホールを形成するときにＣ4Ｆ8が用いられることがあるが、この場合はシリコン基板が露出してもシリコン基板がＣ及びＣＦx系のポリマーで覆われるため、ダメージは入りにくい。
【００１１】
このような問題、すなわちコンタクト部分で電流がリークしやすくなるという問題は、半導体装置の省電力化が進み半導体装置の構造が微細化するにつれて顕著になってきた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、構造を微細化してもコンタクト部分で電流がリークしにくい半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、
シリコン基板に素子分離膜をＬＯＣＯＳ法により形成する工程と、
前記素子分離膜の表面をエッチングすることにより、前記素子分離膜の端部を除去する工程と、
前記素子分離膜の相互間に位置する前記シリコン基板の表面に、シリサイド膜を形成する工程と、
前記シリサイド膜上及び前記素子分離膜上に層間絶縁膜を形成する工程と、
前記層間絶縁膜に、前記シリサイド膜上に位置するコンタクトホールを形成する工程と
を具備する。
ここでいうＬＯＣＯＳ法には、セミリセス（Semi-Recess）ＬＯＣＯＳ法も含まれる。
【００１３】
この半導体装置の製造方法によれば、素子分離膜の端部は、素子分離膜が形成された後に除去されている。このため素子分離膜の端部に形成されたバーズビークは除去されるか、又は小さくなり、素子領域が広がる。そして導電膜は素子分離膜に隣接して形成されるため、素子領域の広がった部分にも形成される。このためコンタクトホールの位置がずれても素子分離膜とは重なりにくくなる。従ってコンタクトホールを形成するときに素子分離膜がエッチングされてシリコン基板がコンタクトホールの底面に露出することは少なくなる。
【００１４】
このためコンタクトホールを形成した後かつコンタクトホールを埋める前に、シリコン基板にダメージを与える物質を用いる工程が存在しても、シリコン基板はダメージを受けにくくなる。従ってコンタクトホールの底面でリーク電流は発生しにくくなる。
【００１５】
層間絶縁膜及びコンタクトホール内に、ＣＶＤ法により導電膜を堆積する工程をさらに具備し、該導電膜を堆積する工程において、原料ガスからシリコン基板にダメージを与える成分が生成される場合、本発明は特に効果を発揮する。ここで導電膜は例えばタングステンであり、原料ガスは例えばフッ化タングステンを含む。
【００１６】
素子分離膜の端部を除去する工程は、該素子分離膜のバーズビークを除去する工程であるのが好ましい。また素子分離膜の表面を１０ｎｍ以上５０ｎｍ以下エッチングする工程であるのが好ましい。また素子分離膜の端部を除去する工程はウェットエッチングにより該素子分離膜の表面をエッチングする工程であるのが好ましい。
素子分離膜の端部を除去する工程と、シリサイド膜を形成する工程の間に、素子分離膜の相互間に位置するシリコン基板に、トランジスタ又は不揮発メモリを形成する工程を具備してもよい。
【００１７】
本発明に係る半導体装置は、
シリコン基板上にＬＯＣＯＳ法により形成された素子分離膜と、
前記素子分離膜の相互間に形成されたシリサイド膜と、
前記シリサイド膜上及び前記素子分離膜上に形成された層間絶縁膜と、
前記層間絶縁膜に形成され、前記シリサイド上に位置するコンタクトホールと、
前記コンタクトホールに埋め込まれて前記シリサイド膜に接続する導電体と
を具備し、
前記素子分離膜は、前記シリサイド膜が形成される前に端部が除去されている。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１及び図２の各図は本発明の第１の実施形態に係る半導体装置の製造方法を説明するための断面図である。まず図１（Ａ）に示すように、シリコン基板１上に窒化シリコン膜２０を堆積し、この窒化シリコン膜２０を、トランジスタ等が形成される素子領域を除いて除去する。次いでこの窒化シリコン膜２０をマスクとしてシリコン基板１をエッチングし、素子分離膜を形成すべき部分に溝１ａを形成する。
【００１９】
次いで、図１（Ｂ）に示すように、窒化シリコン膜２０を残したままシリコン基板１を熱酸化する。これによりシリコン基板１のうち溝１ａが形成された部分が酸化され、酸化シリコンからなる素子分離膜２が、セミリセスＬＯＣＯＳ法により形成される。このとき素子分離膜２となる部分の体積が膨張するが、溝１ａが形成されているため素子分離膜２は大部分がシリコン基板１に埋め込まれた状態になる。また素子分離膜２の端部は窒化シリコン膜２０の下に入り込んで先細となり、バーズビーク２ａが形成される。
【００２０】
その後、図１（Ｃ）に示すように窒化シリコン膜２０を除去する。次いで素子分離膜２の表面をエッチングする。このときのエッチング量は、バーズビーク２ａが除去されるか、又は短くなる程度、例えば１０ｎｍ以上５０ｎｍ以下である。これにより、シリコン基板１のうちバーズビーク２ａの下に位置していた部分１ｂは露出し、素子分離膜の相互間である素子領域が広がる。なおエッチングは、酸化シリコンをエッチングできる薬液（例えばＨＦなど）を用いたウェットエッチングにより行われるのが好ましいが、チャージダメージを考慮しなくても良い場合は、プラズマを用いたドライエッチングにより行われても良い。
【００２１】
次いで、図２（Ａ）に示すように、シリコン基板１を熱酸化し、素子領域にゲート酸化膜３を形成する。次いで、ゲート酸化膜３を含む全面上にポリシリコン膜を堆積し、このポリシリコン膜をパターニングすることにより、ゲート電極４を形成する。そして、ゲート電極４をマスクとして不純物イオンをシリコン基板１に注入する。これにより、シリコン基板１には低濃度不純物領域６が形成される。
【００２２】
次いで、ゲート電極４上を含む全面上に酸化シリコン膜を形成し、この酸化シリコン膜をエッチバックする。これにより、ゲート電極４の側壁にサイドウォール５が形成される。次いで、ゲート酸化膜３のうちゲート電極４及びサイドウォール５に被覆されていない部分を、エッチングにより除去する。次いで、ゲート電極４及びサイドウォール５をマスクとして、不純物イオンをシリコン基板１に注入する。これにより、シリコン基板１にはソース及びドレインとなる不純物領域７が形成される。
【００２３】
次いで、不純物領域７及びゲート電極４を含む全面上にチタン膜を堆積し、その後、熱処理を行う。これにより、不純物領域７上及びゲート電極４上それぞれには、チタンシリサイド膜７ａ，４ａが形成される。ここでチタンシリサイド膜７ａは、不純物領域７のうちバーズビーク２ａがあった部分１ｂにも形成される。
そしてチタン膜のうちシリサイド化されなかった部分（例えば素子分離膜２上及びサイドウォール５上の部分）をエッチングにより除去する。
次いで、素子領域上を含む全面上に酸化シリコンを主成分とする層間絶縁膜８を堆積する。
【００２４】
次いで、図２（Ｂ）に示すように層間絶縁膜８上にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜８上にレジストパターン１２を形成する。レジストパターン１２は不純物領域７の上方に開口部１２aを有する。なお図示していないがレジストパターン１２はゲート電極４の上方にも開口部を有している。
【００２５】
次いでレジストパターン１２をマスクとして層間絶縁膜８をエッチングする。これによりゲート電極４上に位置するコンタクトホール(図示せず)、及び不純物領域７上に位置するコンタクトホール８ａが形成される。
【００２６】
このとき、マスクの位置合わせずれにより、コンタクトホール８ａの位置がずれる可能性がある。これに対して本実施形態では、素子分離膜２のバーズビーク２ａが除去され、チタンシリサイド膜７ａが形成されているため、マスクに位置ずれが生じても、開口部１２aは素子分離膜２と重なりにくくなっている。また、重なったとしても、重なった部分の素子分離膜２はある程度厚いため、シリコン基板１は露出しにくくなっている。このため、コンタクトホール８ａを形成する際に、コンタクトホール８ａの底面でシリコン基板１が露出しにくくなっている。
【００２７】
その後、レジストパターン１２を除去する。次いで、図２（Ｃ）に示すように、層間絶縁膜８上及びコンタクトホール中に、Ｗ膜をＣＶＤ法により堆積する。次いで、層間絶縁膜８上からＷ膜をエッチング又はＣＭＰにより除去する。これにより、コンタクトホール中にはＷプラグ９が埋め込まれる。
【００２８】
なお、Ｗ膜の原料ガスにはフッ化タングステン（ＷＦ６）が含まれるため、シリコンにダメージを与える成分がＣＶＤ法による成膜中に生成する。これに対して本実施形態では、コンタクトホール８ａの底面でシリコン基板１が露出しにくくなっている。このため、ＣＶＤ法による成膜中に、Ｗプラグ９の下方に位置するシリコン基板１は、従来と比べてダメージを受けにくい。従ってＷプラグ９と下層との接触部分すなわちコンタクト部分で電流はリークしにくくなる。
【００２９】
次いで、Ｗプラグ９上及び層間絶縁膜８上を含む全面上にＡｌ合金膜を形成する。次いで、このＡｌ合金膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することにより、Ａｌ合金膜上にレジストパターンを形成する。次いでこのレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ｗプラグ９上を通る配線１０が形成される。配線１０はＷプラグ９及びチタンシリサイド膜４ａ，７ａを介してゲート電極４または不純物領域７に接続する。
【００３０】
このように本実施形態によれば、素子分離膜２のうちバーズビーク２ａがあった部分にも、チタンシリサイド膜７ａが形成されているため、従来と比べてコンタクトホール８ａが素子分離膜２と重なりにくくなっている。このため、半導体装置の構造を微細化しても、コンタクトホール８ａを形成する際にコンタクトホール８ａの底面でシリコン基板１が露出しにくくなる。従ってＷ膜を堆積する際にコンタクトホール８ａの底面はダメージを受けにくく、このためＷプラグ９とチタンシリサイド膜７ａとの接触部分で電流はリークしにくくなる。
【００３１】
次に、図３を用いて本発明の第２の実施形態について説明する。本実施形態は不揮発メモリを形成する方法であるが、素子分離膜はセミリセスＬＯＣＯＳ法により形成される。以下、第1の実施形態と同一の構成については同一の符号を付し、説明を省略する。
まず、図３（Ａ）に示すように、シリコン基板１上に素子分離膜２をセミリセスＬＯＣＯＳ法により形成する。この形成方法は第１の実施形態と同じであり、素子分離膜２の端部にはバーズビーク２ａが形成される。
そして素子分離膜２の表面をエッチングし、バーズビーク２ａを除去する。これにより、シリコン基板１のうちバーズビーク２ａの下に位置していた部分１ｂは露出し、素子領域が広がる。このエッチングも第１の実施形態と同様に行う。
【００３２】
次いで、図３（Ｂ）に示すようにシリコン基板１を熱酸化することにより、素子領域にトンネル酸化膜２１を形成する。次いで、トンネル酸化膜２１を含む全面上にポリシリコン膜、シリコン酸化膜及びポリシリコン膜をこの順に積層する。次いでこれら積層膜をパターニングすることにより、トンネル酸化膜２１上にフローティングゲート２２、コントロール酸化膜２３及びコントロールゲート２４をこの順に積層する。
【００３３】
その後、トンネル酸化膜２１のうちフローティングゲート２２等で覆われていない部分を除去する。次いで、コントロールゲート２４等をマスクとしてシリコン基板１に不純物イオンを注入する。これによりシリコン基板１にはソース及びドレインとなる不純物領域２５が形成される。不純物領域２５はバーズビークがあった部分１ｂにも形成される。
【００３４】
次いで、不純物領域２５及びコントロールゲート２４を含む全面上にチタン膜を堆積し、その後熱処理を行う。これにより不純物領域２５上及びコントロールゲート２４上それぞれにはチタンシリサイド膜２５ａ，２４ａが形成される。ここでチタンシリサイド膜２５ａは、不純物領域２５のうちバーズビークがあった部分１ｂにも形成される。
そしてチタン膜のうちシリサイド化されなかった部分（例えば素子分離膜２上）をエッチングにより除去する。
次いで、素子領域上を含む全面上に酸化シリコンを主成分とする層間絶縁膜２６を堆積する。
【００３５】
次いで、図３（Ｃ）に示すように、層間絶縁膜２６上にフォトレジスト膜（図示せず）を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、層間絶縁膜２６上にレジストパターンを形成する。次いで、このレジストパターンをマスクとして層間絶縁膜２６をエッチングする。これにより、コントロールゲート２４上に位置するコンタクトホール(図示せず)、及び不純物領域２５上に位置するコンタクトホール２６ａが形成される。このとき、素子分離膜２のうちバーズビーク２ａがあった部分にもチタンシリサイド膜２５ａが形成されているため、コンタクトホール２６ａの位置がずれたとしても、従来と比べてコンタクトホール２６ａは素子分離膜２と重なりにくい。このため、コンタクトホール２６ａを形成する際にコンタクトホール２６ａの底面でシリコン基板１が露出しにくくなる。
【００３６】
その後、レジストパターンを除去する。次いで、層間絶縁膜２６上及びコンタクトホール中にＷ膜をＣＶＤ法により形成する。次いで、層間絶縁膜２６上からＷ膜をＣＭＰにより除去する。これによりコンタクトホール中にはＷプラグ２７が埋め込まれる。なお、Ｗ膜の原料ガスにはフッ化タングステン（ＷＦ６）が含まれており、ＣＶＤ法による成膜中にシリコン基板にダメージを与える成分が生成するが、コンタクトホール２６ａの底面でシリコン基板１が露出しにくくなっているため、Ｗプラグ２７の下方に位置するシリコン基板１にはダメージが入りにくい。従ってＷプラグ２７と下層のコンタクト部分で電流はリークしにくくなる。
【００３７】
次いで、Ｗプラグ２７上及び層間絶縁膜２６上を含む全面上にＡｌ合金膜を形成する。次いでこのＡｌ合金膜上にフォトレジスト膜を塗布する。次いで、このフォトレジスト膜を露光及び現像することにより、Ａｌ合金膜上にレジストパターンを形成する。次いでこのレジストパターンをマスクとしてＡｌ合金膜をエッチングする。これにより、Ａｌ合金膜がパターニングされ、Ｗプラグ２７上を通る配線２８が形成される。配線２８はＷプラグ及びチタンシリサイド膜を介してコントロールゲート２４または不純物領域２５に接続する。
この第２の実施形態においても第１の実施形態と同様の効果を得ることができる。
【００３８】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。上記した実施例ではセミリセスＬＯＣＯＳ法により素子分離膜を形成したが、通常のＬＯＣＯＳ法で形成される素子分離膜に対しても本発明を適用することは可能である。またＬＯＣＯＳ法により素子分離膜が形成される領域であれば、トランジスタや不揮発メモリ以外の素子が形成される領域であっても本発明を適用することができる。またチタンシリサイド膜の代わりに他のシリサイド膜（例えばＣｏシリサイド膜やＮｉシリサイド膜）が形成される場合においても、本発明は適用可能である。
【図面の簡単な説明】
【００３９】
【図１】（Ａ）は第１の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【図２】（Ａ）は図１（Ｃ）の次の工程を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【図３】（Ａ）は第２の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【図４】（Ａ）は従来の半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【図５】（Ａ）は図４（Ａ）の次の工程を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図。
【符号の説明】
【００４０】
１，１０１…シリコン基板、１a，１０１a…溝、１ｂ…バーズビークがあった部分、２，１０２…素子分離膜、２a，１０２a…バーズビーク、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、４a，７a，２４a，２５a，１０４a，１０７a…チタンシリサイド膜、５，１０５…サイドウォール、６，１０６…低濃度不純物領域、７，２５，１０７…不純物領域、８，２６，１０８…層間絶縁膜、８a，２６a，１０８a…コンタクトホール、９，２７，１０９…Ｗプラグ、１０，２８，１１０…配線、１２，１２２…レジストパターン、１２a，１２２a…開口部、２０，１２０…窒化シリコン膜、２１…トンネル酸化膜、２２…フローティングゲート、２３…コントロール酸化膜、２４…コントロールゲート
【図１】
2005353674.tif 000003
【図２】
2005353674.tif 000004
【図３】
2005353674.tif 000005
【図４】
2005353674.tif 000006
【図５】
2005353674.tif 000007