(57)【要約】【課題】不揮発性メモリを混載しないプロセス技術の優先的な開発が可能であると共に、不揮発性メモリを混載しない半導体装置と不揮発性メモリを混載する半導体装置との間で共通の設計マクロを使用しうる半導体装置群及びその製造方法を提供する。【解決手段】第１の設計マクロ及び不揮発性メモリを含む第１の半導体装置と、第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない第２の半導体装置とを有する半導体装置群において、第１の設計マクロは、第１の半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有し、第２の設計マクロは、第２の半導体基板上に形成された第２の活性領域と第２の素子分離領域とを有し、第１の活性領域の断面上端部における曲率半径は、第２の活性領域の断面上端部における曲率半径よりも大きく、第１の活性領域の表面と第１の素子分離領域の表面との高さの差は、第２の活性領域の表面と第２の素子分離領域の表面との高さの差よりも大きい。【選択図】  図３
2005129760.tif 000002
【特許請求の範囲】
【請求項１】
第１の設計マクロ及び不揮発性メモリを含む第１の半導体装置と、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない第２の半導体装置とを有する半導体装置群であって、
前記第１の設計マクロは、第１の半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有し、
前記第２の設計マクロは、第２の半導体基板上に形成された第２の活性領域と第２の素子分離領域とを有し、
前記第１の活性領域の断面上端部における曲率半径は、前記第２の活性領域の断面上端部における曲率半径よりも大きく、
前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差は、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも大きい
ことを特徴とする半導体装置群。
【請求項２】
請求項１記載の半導体装置群において、
前記第１の活性領域の前記曲率半径は、前記第１の活性領域の前記表面と前記第１の素子分離領域の前記表面との高さの差と、前記第２の活性領域の前記表面と前記第２の素子分離領域の前記表面との高さの差とが異なることに伴う素子特性の相違を相殺するように、前記第２の活性領域の前記曲率半径よりも大きくなっている
ことを特徴とする半導体装置群。
【請求項３】
請求項１又は２記載の半導体装置群において、
前記第１の素子分離領域は、前記第１の半導体基板に形成された溝と、前記溝に埋め込まれた絶縁物とを有し、
前記第２の素子分離領域は、前記第２の半導体基板に形成された溝と、前記溝に埋め込まれた絶縁物とを有する
ことを特徴とする半導体装置群。
【請求項４】
請求項１乃至３のいずれか１項に記載の半導体装置群において、
前記第１の半導体装置は、前記不揮発性メモリを含むＦＰＧＡであり、
前記第２の半導体装置は、不揮発性メモリを含まないＦＰＧＡである
ことを特徴とする半導体装置群。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置群において、
前記第１の設計マクロ及び前記第２の設計マクロは、主ロジック回路部を構成する
ことを特徴とする半導体装置群。
【請求項６】
半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有する第１の設計マクロ及び不揮発性メモリを含む半導体装置であって、
他の半導体基板上に形成された第２の活性領域と第２の素子分離領域を有し、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない他の半導体装置と共に半導体装置群を構成し、
前記第１の活性領域の断面上端部における曲率半径が、前記第２の活性領域の断面上端部における曲率半径よりも大きく、
前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差が、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも大きい
ことを特徴とする半導体装置。
【請求項７】
半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有する第１の設計マクロを含み、不揮発性メモリを含まない半導体装置であって、
他の半導体基板上に形成された第２の活性領域と第２の素子分離領域を有し、前記第１の設計マクロとの同一性を有する第２の設計マクロ及び不揮発性メモリを含む他の半導体装置と共に半導体装置群を構成し、
前記第１の活性領域の断面上端部における曲率半径が、前記第２の活性領域の断面上端部における曲率半径よりも小さく、
前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差が、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも小さい
ことを特徴とする半導体装置。
【請求項８】
第１の設計マクロ及び不揮発性メモリを含む第１の半導体装置と、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない第２の半導体装置とを含む半導体装置群の製造方法であって、
前記第１の半導体装置は、第１の半導体基板に第１の溝を形成する工程と、前記第１の半導体基板を酸化処理して前記第１の溝の上端部を丸める工程と、前記第１の溝内に第１の絶縁物を埋め込む工程と、前記第１の溝内に埋め込まれた前記第１の絶縁物の一部を除去し、表面に第１の沈み込み領域を形成する工程とを有する半導体装置の製造方法により製造し、
前記第２の半導体装置は、第２の半導体基板に第２の溝を形成する工程と、前記第２の半導体基板を酸化処理して前記第２の溝の上端部を丸める工程と、前記第２の溝内に第２の絶縁物を埋め込む工程と、前記第２の溝内に埋め込まれた前記第２の絶縁物の一部を除去し、表面に第２の沈み込み領域を形成する工程とを有する半導体装置の製造方法により製造し、
前記第１の溝の前記上端部を丸める工程及び前記第２の溝の前記上端部を丸める工程では、前記第１の溝の前記上端部の曲率半径が、前記第２の溝の前記上端部の曲率半径よりも大きくなるようにし、
前記第１の沈み込み領域を形成する工程及び前記第２の沈み込み領域を形成する工程では、前記第１の沈み込み領域における沈み込み量が、前記第２の沈み込み領域における沈み込み量よりも大きくなるようにする
ことを特徴とする半導体装置群の製造方法。
【請求項９】
請求項８記載の半導体装置群の製造方法において、
前記第１の溝の前記曲率半径は、前記第１の沈み込み領域における前記沈み込み量と前記第２の沈み込み領域における前記沈み込み量とが異なることに伴う素子特性の相違を相殺するように、前記第２の溝の前記曲率半径よりも大きくする
ことを特徴とする半導体装置群の製造方法。
【請求項１０】
請求項８又は９記載の半導体装置群の製造方法において、
前記第１の溝の上端部を丸める工程における酸化温度は、前記第２の溝の上端部を丸める工程における酸化温度よりも高い
ことを特徴とする半導体装置群の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリを混載しない半導体装置とフラッシュメモリセルを混載する半導体装置とを含む半導体装置群及びその製造方法、並びにこの半導体装置群に含まれる半導体装置に関する。
【背景技術】
【０００２】
ＦＰＧＡ（Field Programmable Gate Array）は、そのプログラム可能な点から、ロジック半導体市場における大きな分野を形成している。ＦＰＧＡは基本的には、ＳＲＡＭを基礎としたリコンフィギュラブルな配線等をチップ上に敷き詰めて構成される。また、リコンフィギュラブルな具体的なプログラムデータは、別チップであるフラッシュメモリ（Flash EPROM）等に格納されている。そして、電源を入れる毎にフラッシュメモリに格納されたデータをＦＰＧＡチップに伝達し、プログラミングを行う。このような構成をとった場合、電源オン時の立ち上がりが遅い、プログラムデータを外部から取り出すことができセキュリティ上好ましくない、等の問題が生じる。
【０００３】
こうした問題を解決するために、プログラムデータを格納できるフラッシュメモリを同一チップ上に混載したＦＰＧＡチップが開発されようとしている。しかしながら、フラッシュメモリを混載したＦＰＧＡチップの製造工程は、通常のＦＰＧＡチップに比較してフラッシュメモリを形成するための工程分だけ工程数が増加し、製造コストは増加してしまうという新たな問題を生じる。
【０００４】
このような背景から、高いセキュリティを必要とするＦＰＧＡにはフラッシュメモリ混載チップが、セキュリティよりもチップの価格を重視するＦＰＧＡにはロジック回路のみからなるチップが、それぞれ用いられると想定される。両者はチップ構成こそ異なるものの、ＦＰＧＡとしての機能は基本的に同一であり、同一の設計マクロを用いて設計することとなる。したがって、フラッシュメモリを混載した製造プロセスを経て製造されたトランジスタの特性と、フラッシュメモリを混載しない製造プロセスを経て製造されたトランジスタ特性とを、できるだけ近づけるという努力がなされる。
【０００５】
特許文献１には、フラッシュメモリ素子を形成するウェル、高電圧トランジスタを形成するウェル、フラッシュメモリ素子のフローティングゲート等を形成した後に、主ロジック回路を構成するトランジスタのウェル等を形成する製造プロセスが開示されている。このようにして、フラッシュメモリ特有の製造プロセスを、ロジック回路を構成するトランジスタの製造プロセスよりも前に行うことにより、ロジック回路を構成するトランジスタのチャネル不純物分布を、フラッシュメモリを混載しない場合とほぼ等しくすることができる。
【特許文献１】特開２００１−１９６４７０号公報
【特許文献２】特開平１１−３１７４５８号公報
【特許文献３】特開２０００−２６９４５０号公報
【特許文献４】特開２０００−３１５７３８号公報
【特許文献５】特開２００１−０１５６１８号公報
【特許文献６】特開２００１−０６８６５２号公報
【特許文献７】特開２００３−００７８６３号公報
【非特許文献１】"A 130nm Generation High Density ETOX Flash Memory Technology", IEDM 2001
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、例えば非特許文献１にも記載されているように、フラッシュメモリを混載する場合、トンネル絶縁膜の信頼性を確保するために、活性領域上端部の丸め量を一定以上に大きくすることが望ましい。一方、フラッシュメモリを混載しない場合、そのような必要はない。活性領域の上端部の丸まりが異なれば、特にチャネル幅の狭いナロートランジスタの特性が異なることとなる。
【０００７】
また、フラッシュメモリを混載する場合、フラッシュメモリ素子を制御する高電圧トランジスタが必要である。高電圧動作トランジスタには高電圧が印加されるため、主ロジックトランジスタのゲート絶縁膜よりも厚いゲート絶縁膜を用いるのが望ましい。したがって、フラッシュメモリを混載する場合には、より多くのゲート絶縁膜を形成する必要がある。
【０００８】
複数のゲート絶縁膜を形成する一般的な方法は、例えば特許文献２に記載されている。特許文献２に記載の方法は、まず、厚いゲート絶縁膜を成長し、薄いゲート絶縁膜の形成予定領域の厚いゲート絶縁膜を除去し、次いで薄いゲート絶縁膜を成長するというものである。したがって、フラッシュメモリを混載した場合には、高電圧トランジスタ用の厚いゲート絶縁膜を除去する分だけ、薄いゲート絶縁膜を有する主ロジックトランジスタ形成領域における素子分離膜のリセス量が増大することになる。素子分離膜のリセス量が増大すると、特にナロートランジスタに占める素子分離膜側面の影響が増大し、トランジスタの閾値電圧のチャネル幅依存が変化することとなる。
【０００９】
このように、フラッシュメモリを混載する場合と混載しない場合とでは、素子分離に要求される特性が大きく異なり、双方のトランジスタ特性、特にナロー効果を同一とすることは非常に困難であった。
【００１０】
こうした問題を解決する一つの方法として、フラッシュメモリを混載した場合としない場合とにおいて、満たすべき特性の総てを考慮に入れて製造方法を確立することが考えられる。しかしながら、これは新たに次のような課題を生じる。
【００１１】
第１に、フラッシュメモリを混載したプロセス技術と、フラッシュメモリを混載しないプロセス技術とを同時に開発する必要がある。例えば、活性領域上端部の丸め量は、フラッシュメモリ素子の特性と、主ロジックトランジスタの特性との双方の観点から最適される。フラッシュメモリを混載したプロセス技術は、その他にも最適化が必要となる。このため、フラッシュメモリを混載しないプロセス技術の開発が遅れてしまう。
【００１２】
第２に、フラッシュメモリを混載しない場合のＳＴＩリセス量を、混載した場合と同じとするには、混載しない場合の主ロジックトランジスタのゲート絶縁膜形成前の絶縁膜除去処理を余分に行う必要がある。そうすると、主ロジックトランジスタのゲート絶縁膜形成領域の半導体基板表面が余分に絶縁膜除去薬液に曝されることとなる。半導体基板表面が過剰に絶縁膜除去薬液に曝されると、半導体基板表面が荒れたり、薬液からの汚染が増加したりしてしまう。主ロジックトランジスタのゲート絶縁膜形成領域に予め厚い絶縁膜を成長しておけば、過剰に薬液に曝されることは防止できるが、フラッシュメモリを混載しない半導体装置の製造に不要な工程を付加することとなり、フラッシュメモリを混載しない半導体装置の製造コストが増加してしまう。薬液の純度等を改善することも考えられるが、薬液の純度を高くするにはコストが増加し、結局はフラッシュメモリを混載しない半導体装置の製造コストが増大してしまう。
【００１３】
別の解決方法として、例えば特許文献３乃至６に記載されているように、フラッシュメモリ部と主ロジック部との素子分離構造を、各々の特性に合致するように異なったものとし、且つ、例えば特許文献７に記載されているように、素子分離膜の沈み込みを抑えることが考えられる。しかしながら、この方法では、フラッシュメモリ混載半導体装置の製造工程数が増大し、製造コストが増大することとなる。
【００１４】
本発明の目的は、不揮発性メモリを混載しないプロセス技術の優先的な開発が可能であると共に、不揮発性メモリを混載しない半導体装置と不揮発性メモリを混載する半導体装置との間で共通の設計マクロを使用することができ、不揮発性メモリを混載する半導体装置におけるトンネル絶縁膜の信頼性が高く、厚いゲート絶縁膜を有する高電圧トランジスタを容易に付加することができる半導体装置群及びその製造方法を提供することにある。
【００１５】
また、本発明の他の目的は、上記半導体装置群に含まれる半導体装置を提供することにある。
【課題を解決するための手段】
【００１６】
上記目的は、第１の設計マクロ及び不揮発性メモリを含む第１の半導体装置と、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない第２の半導体装置とを有する半導体装置群であって、前記第１の設計マクロは、第１の半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有し、前記第２の設計マクロは、第２の半導体基板上に形成された第２の活性領域と第２の素子分離領域とを有し、前記第１の活性領域の断面上端部における曲率半径は、前記第２の活性領域の断面上端部における曲率半径よりも大きく、前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差は、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも大きいことを特徴とする半導体装置群によって達成される。
【００１７】
また、上記目的は、半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有する第１の設計マクロ及び不揮発性メモリを含む半導体装置であって、他の半導体基板上に形成された第２の活性領域と第２の素子分離領域を有し、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない他の半導体装置と共に半導体装置群を構成し、前記第１の活性領域の断面上端部における曲率半径が、前記第２の活性領域の断面上端部における曲率半径よりも大きく、前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差が、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも大きいことを特徴とする半導体装置によっても達成される。
【００１８】
また、上記目的は、半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有する第１の設計マクロを含み、不揮発性メモリを含まない半導体装置であって、他の半導体基板上に形成された第２の活性領域と第２の素子分離領域を有し、前記第１の設計マクロとの同一性を有する第２の設計マクロ及び不揮発性メモリを含む他の半導体装置と共に半導体装置群を構成し、前記第１の活性領域の断面上端部における曲率半径が、前記第２の活性領域の断面上端部における曲率半径よりも小さく、前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差が、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも小さいことを特徴とする半導体装置によっても達成される。
【００１９】
また、上記目的は、第１の設計マクロ及び不揮発性メモリを含む第１の半導体装置と、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない第２の半導体装置とを含む半導体装置群の製造方法であって、前記第１の半導体装置は、第１の半導体基板に第１の溝を形成する工程と、前記第１の半導体基板を酸化処理して前記第１の溝の上端部を丸める工程と、前記第１の溝内に第１の絶縁物を埋め込む工程と、前記第１の溝内に埋め込まれた前記第１の絶縁物の一部を除去し、表面に第１の沈み込み領域を形成する工程とを有する半導体装置の製造方法により製造し、前記第２の半導体装置は、第２の半導体基板に第２の溝を形成する工程と、前記第２の半導体基板を酸化処理して前記第２の溝の上端部を丸める工程と、前記第２の溝内に第２の絶縁物を埋め込む工程と、前記第２の溝内に埋め込まれた前記第２の絶縁物の一部を除去し、表面に第２の沈み込み領域を形成する工程とを有する半導体装置の製造方法により製造し、前記第１の溝の前記上端部を丸める工程及び前記第２の溝の前記上端部を丸める工程では、前記第１の溝の前記上端部の曲率半径が、前記第２の溝の前記上端部の曲率半径よりも大きくなるようにし、前記第１の沈み込み領域を形成する工程及び前記第２の沈み込み領域を形成する工程では、前記第１の沈み込み領域における沈み込み量が、前記第２の沈み込み領域における沈み込み量よりも大きくなるようにすることを特徴とする半導体装置群の製造方法によっても達成される。
【発明の効果】
【００２０】
本発明によれば、不揮発性メモリを混載しない半導体装置と不揮発性メモリを混載する半導体装置とにおけるＳＴＩリセス量の差分を考慮し、この差分に基づいて、不揮発性メモリを混載しない半導体装置及び不揮発性メモリを混載する半導体装置の活性領域上端部の曲率半径をそれぞれ制御することにより、ＳＴＩリセス量の増加に起因する素子特性の変動を活性層上端部の曲率半径増加により相殺するので、不揮発性メモリを混載しない半導体装置と不揮発性メモリを混載する半導体装置とに、共通の一の設計マクロを適用することができる。
【００２１】
これにより、不揮発性メモリを混載しないプロセス技術の優先的な開発が可能となる。また、活性領域上端部の曲率半径を増加することにより、不揮発性メモリのトンネル絶縁膜の信頼性を向上することができる。また、リセス量の増大を許容されることにより、トンネル酸化膜や高電圧トランジスタのゲート絶縁膜を追加的に形成することを容易にすることができる。
【発明を実施するための最良の形態】
【００２２】
本発明の一実施形態による半導体装置群及びその製造方法について図１乃至図２１を用いて説明する。
【００２３】
図１は本実施形態による半導体装置群の構造を示す平面図、図２及び図３は本実施形態による半導体装置群の構造を示す概略断面図、図４はロジックトランジスタの閾値電圧に関する活性領域上端部の曲率半径及びＳＴＩリセス量依存性を示すグラフ、図５乃至図２１は本実施形態による半導体装置群の製造方法を示す工程断面図である。
【００２４】
はじめに、本実施形態による半導体装置群について図１乃至図４を用いて説明する。なお、図１（ａ）はフラッシュメモリセルを混載しない半導体装置のチップ概念図、図１（ｂ）はフラッシュメモリセルを混載する半導体装置のチップ概念図、図２（ａ）はフラッシュメモリセルを混載しない半導体装置に使用される６種類のトランジスタを示す概略断面図、図２（ｂ）はフラッシュメモリセルを混載する半導体装置に使用される１１種類のトランジスタを示す概略断面図である。
【００２５】
本実施形態による半導体装置群は、フラッシュメモリセルを混載しない半導体装置と、フラッシュメモリを混載する半導体装置とを含むものである。そして、フラッシュメモリを混載しない半導体装置の主ロジック回路部と、フラッシュメモリを混載する半導体装置の主ロジック回路部とが、共通の設計マクロにより構成されていることに主たる特徴がある。
【００２６】
なお、設計マクロとは、所定の回路やパターンレイアウト等の情報をも含み、特定の処理を行うための機能ブロックであり、ＩＰマクロとも呼ばれている。設計マクロを組み合わせて回路設計を行うことにより、設計コストを低減することができる。設計マクロの回路やレイアウトが同じでも、含まれるトランジスタの特性や抵抗値等が異なれば所定の動作をしなくなることがある。したがって、異なる半導体装置で同一の設計マクロを用いる場合には、設計マクロに含まれるトランジスタの特性を可能な限り近づける必要がある。
【００２７】
図１（ａ）に示すように、フラッシュメモリを混載しない半導体装置２００は、主ロジック回路部２０２と、入出力回路部２０４とを有している。入出力回路部２０４は、ＰＭＯＳ部２０４Ｐと、ＮＭＯＳ部２０４Ｎとをそれぞれ有している。
【００２８】
図２（ａ）に示すように、フラッシュメモリを混載しない半導体装置は、ｐ型ウェル８２内に形成されたｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）と、ｎ型ウェル８４内に形成されたｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）と、ｐ型ウェル８６内に形成されたｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）と、ｎ型ウェル８８内に形成されたｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）とを有している。
【００２９】
ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）及びｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）は、入出力回路部２０４を構成するトランジスタであり、２．５Ｖ動作或いは３．３Ｖ動作等のトランジスタである。２．５Ｖ動作トランジスタと３．３Ｖ動作トランジスタとは、ゲート絶縁膜の厚さ、閾値電圧制御条件、ＬＤＤ条件は互いに相違するが、同時に両方を搭載する必要はなく、何れか一方のみが搭載されるものである。
【００３０】
ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）と、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）と、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）と、ｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）は、主ロジック回路部２０２を構成するトランジスタである。これらトランジスタには、主ロジック回路部２０２の性能向上のために、極薄膜ゲート絶縁膜が用いられる。
【００３１】
図１（ｂ）に示すように、フラッシュメモリを混載する半導体装置３００は、フラッシュメモリを混載しない半導体装置と同様の主ロジック回路部３０２及び入出力回路部３０４に加え、フラッシュメモリセル部３０６と、フラッシュメモリセル制御回路部３０８とを有している。フラッシュメモリセル制御回路部３０８は、ＰＭＯＳ部３０８Ｐと、ＮＭＯＳ部３０８Ｎとをそれぞれ有している。
【００３２】
フラッシュメモリを混載する半導体装置は、フラッシュメモリを混載しない半導体装置に含まれる６種類のトランジスタに加え、ｎ型ウェル９０中のｐ型ウェル７８内に形成されたフラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）と、ｎ型ウェル８０内に形成されたｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）とを有している。
【００３３】
フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）は、スタックゲート構造のフラッシュＥＰＲＯＭであり、フローティングゲートに所定の情報を電荷として蓄えるものである。トンネル酸化膜の膜厚は、電荷保持特性や酸化膜寿命等に応じて独立して決定される。
【００３４】
ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）と、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）と、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）と、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）とは、フラッシュメモリセル制御回路部３０８を構成するトランジスタであり、フラッシュメモリセルの読み出し時は５Ｖ、書込み消去時は１０Ｖ弱までの電圧が印加される高電圧トランジスタである。フラッシュメモリセル制御回路部３０８は、このように大きな電圧が必要とされるため、ゲート絶縁膜も厚くなる。
【００３５】
このように、フラッシュメモリを混載しない半導体装置とフラッシュメモリを混載する半導体装置とではトランジスタの種類が大きく異なっており、フラッシュメモリを混載しない半導体装置の製造プロセスに単純にフラッシュメモリを混載する半導体装置特有のプロセスを追加しただけでは、フラッシュメモリを混載する半導体装置の主ロジック回路部と、フラッシュメモリを混載しない半導体装置の主ロジック回路部と共通の設計マクロにより構成することはできない。
【００３６】
そこで、本実施形態による半導体装置群では、フラッシュメモリを混載しない半導体装置の主ロジック回路部２０２を構成するトランジスタの特性と、フラッシュメモリを混載する半導体装置の主ロジック回路部３０２を構成するトランジスタの特性との相違を最小限に抑えて共通の一の設計マクロを適用可能とするために、素子分離膜の形成条件を適宜制御する。
【００３７】
具体的には、ＳＴＩ法によりシリコン基板１０中に形成する素子分離膜２２に関し、フラッシュメモリを混載しない半導体装置では、活性領域上端部の曲率半径を１０〜２０ｎｍ程度、ＳＴＩリセス量を１０〜４０ｎｍに設定するのに対し（図３（ａ）参照）、フラッシュメモリを混載する半導体装置では、活性領域上端部の曲率半径を３０〜６０ｎｍ程度、ＳＴＩリセス量を４０〜８０ｎｍと、フラッシュメモリセルを混載しない半導体装置の場合よりも大きい値に設定する（図３（ｂ）参照）。ここで、活性領域上端部の曲率半径とは、活性領域を断面でみた場合の表面側縁部の曲率半径であり、ＳＴＩリセス量（或いは沈み込み量）とは、活性領域表面と素子分離領域表面との高さの差を表す物理量である（図３（ｂ）参照）。
【００３８】
図４は、フラッシュメモリを混載しないロジック半導体装置の通常のＳＴＩ形成条件を標準条件（図中、○印）とし、これに対してＳＴＩ埋め込み酸化膜のリセス（沈み込み）量を増加した場合（図中、●印）、活性領域上端部の曲率半径を増加した場合（図中、■印）の、ロジックトランジスタの閾値電圧のチャネル幅依存性をプロットしたものである。
【００３９】
図示するように、ＳＴＩリセス量を増加すると、チャネル幅減少とともに閾値電圧が大きく低下する、いわゆる逆狭チャネル効果が顕著となる。これに対し、活性領域上端部の曲率半径を増加すると、チャネル幅減少とともに閾値電圧が増大する、いわゆる狭チャネル効果が顕著となる。したがって、活性領域上端部の曲率半径を大きくし、且つ、ＳＴＩリセス量を大きくすれば、両者は互いに打ち消しあって、標準条件に近いチャネル幅依存性を得ることができる。
【００４０】
すなわち、フラッシュメモリを混載する半導体装置における活性領域上端部の曲率半径及びＳＴＩリセス量を、フラッシュメモリを混載しない半導体装置よりも大きくすることにより、両半導体装置のトランジスタ特性を非常に近いものとすることができる。
【００４１】
しかも、活性領域上端部の曲率半径を増加することは、例えば非特許文献１にも記載されているように、フラッシュメモリセルのトンネル絶縁膜の信頼性向上という効果をも奏する。また、リセス量の増大を許容すれば、トンネル酸化膜や高電圧トランジスタのゲート絶縁膜を追加的に形成することは容易となる。
【００４２】
したがって、活性領域上端部の曲率半径及びＳＴＩリセス量を適宜制御することにより、トランジスタ特性の同一性、トンネル絶縁膜の信頼性、厚いゲート絶縁膜の付加、フラッシュメモリを混載しないプロセス技術の優先的な開発、を達成することができる。
【００４３】
次に、本実施形態による半導体装置群の製造方法について、図５乃至図２１を用いて説明する。
【００４４】
なお、図５はフラッシュメモリを混載しない半導体装置における素子分離膜の製造方法を示す工程断面図、図６はフラッシュメモリを混載する半導体装置における素子分離膜の製造方法を示す工程断面図、図７乃至図２１は両半導体装置の製造方法を総括的に示す工程断面図である。
【００４５】
以下の説明において、ｎチャネルトランジスタと表現するときは、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）、及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとし、ｐチャネルトランジスタと表現するときは、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）、及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。
【００４６】
また、高電圧トランジスタと表現するときは、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、中電圧トランジスタと表現するときは、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）及びｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）を含むものとし、低電圧トランジスタと表現するときは、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。
【００４７】
また、ｎチャネル高電圧トランジスタと表現するときは、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、ｐチャネルトランジスタと表現するときは、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）を含むものとし、ｎチャネル低電圧トランジスタと表現するときは、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとし、ｐチャネル低電圧トランジスタと表現するときは、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）を含むものとする。
【００４８】
まず、シリコン基板１０を熱酸化し、例えば膜厚１０ｎｍのシリコン酸化膜１２を成長する。
【００４９】
次いで、シリコン酸化膜１２上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのシリコン窒化膜１４を成長する。
【００５０】
次いで、リソグラフィー及びドライエッチングにより、シリコン窒化膜１４、シリコン酸化膜１２、シリコン基板１０を順次エッチングし、シリコン基板１０に、深さが例えば３００ｎｍの溝１６を形成する（図５（ａ）、図６（ａ））。
【００５１】
次いで、シリコン基板１０を熱酸化し、溝の内面にシリコン酸化膜１８を形成する。この熱酸化は、フラッシュメモリを混載しない半導体装置とフラッシュメモリを混載する半導体装置とで、以下のように異なる条件にて行う。
【００５２】
フラッシュメモリを混載しない半導体装置では、例えば８５０℃の温度で熱酸化を行い、例えば膜厚約１０ｎｍのシリコン酸化膜１８を成長する。この条件で熱酸化を行った場合、最終的な活性領域上端部の曲率半径は、約１０〜３０ｎｍとなる（図５（ｂ））。
【００５３】
フラッシュメモリを混載する半導体装置では、例えば１１００℃の温度で熱酸化を行い、例えば膜厚約４０ｎｍのシリコン酸化膜１８を成長する。シリコン酸化膜１８の膜厚が厚ければ厚いほど、そして酸化温度が高ければ高いほど、活性領域上端部の丸まりが増大する。この条件で熱酸化を行った場合、最終的な活性領域上端部の曲率半径は、約４０〜６０ｎｍとなる（図６（ｂ））。
【００５４】
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５５０ｎｍのシリコン酸化膜２０を成長する。
【００５５】
次いで、ＣＭＰ法により、シリコン窒化膜１４が露出するまでシリコン酸化膜２０を平坦化し、溝１６に埋め込まれ、シリコン酸化膜１８，２０よりなる素子分離膜２２を形成する（図５（ｃ）、図６（ｃ））。
【００５６】
このようにして素子分離膜２２を形成した後、素子分離膜２２により画定された活性領域上に、フラッシュメモリを混載しない半導体装置にあっては６種類のトランジスタを、フラッシュメモリを混載する半導体装置にあっては１１種類のトランジスタを、それぞれ形成する。
【００５７】
以下の説明では、フラッシュメモリを混載する半導体装置の製造工程に沿って、本実施形態による半導体装置群の製造方法を説明する。フラッシュメモリを混載しない半導体装置の製造工程は、フラッシュメモリを混載する半導体装置の製造工程から不要な工程を省略するにすぎないため、その旨を説明することにより、改めて断面図を用いて説明することはしない。
【００５８】
まず、上述の製造方法により、シリコン基板１０上に、素子分離膜２２により画定された活性領域を形成する（図７（ａ））。
【００５９】
なお、図において、素子分離膜２２により画定された活性領域は、左側から順に、フラッシュメモリセル（Ｆｌａｓｈ  ｃｅｌｌ）形成領域、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を表すものとする。
【００６０】
次いで、シリコン窒化膜１４を燐酸により、シリコン酸化膜１２を弗酸水溶液により、それぞれ除去した後、シリコン基板１０を熱酸化し、例えば膜厚１０ｎｍの犠牲酸化膜としてのシリコン酸化膜２４を成長する。
【００６１】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜２６を形成する。
【００６２】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型埋め込み不純物層２８及びｐ型ウェル用不純物層３０，３２を形成する（図７（ｂ））。ｎ型埋め込み不純物層２８は、例えばリン（Ｐ＋）イオンを、加速エネルギー２ＭｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。ｐ型ウェル用不純物層３０は、例えばボロン（Ｂ＋）イオンを、加速エネルギー４００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。また、ｐ型ウェル用不純物層３２は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件でイオン注入することにより形成する。
【００６３】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００６４】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域を露出し、他の領域を覆うフォトレジスト膜３４を形成する。
【００６５】
次いで、フォトレジスト膜３４をマスクとしてイオン注入を行い、フッラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域に、閾値電圧制御用不純物層３６を形成する（図８（ａ））。閾値電圧制御用不純物層３６は、例えばボロンイオンを、加速エネルギー４０ｋｅＶ、ドーズ量６×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００６６】
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
【００６７】
次いで、犠牲酸化膜としてのシリコン酸化膜２４を、弗酸水溶液により除去する。
【００６８】
次いで、例えば９００〜１０５０℃の温度で３０分間の熱酸化を行い、活性領域上に、膜厚１０ｎｍのトンネル酸化膜３８を形成する（図８（ｂ））。
【００６９】
次いで、例えばＣＶＤ法により、トンネル酸化膜３８上に、例えば膜厚９０ｎｍのポリシリコン膜を成長する。
【００７０】
次いで、フォトリソグラフィー及びドライエッチングによりポリシリコン膜をパターニングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域に、ポリシリコン膜よりなるフローティングゲート４０を形成する。
【００７１】
次いで、フローティングゲート４０が形成されたトンネル酸化膜３８上に、例えばＣＶＤ法により例えば膜厚５ｎｍのシリコン酸化膜と例えば膜厚１０ｎｍのシリコン窒化膜を成長した後、シリコン窒化膜の表面を９５０℃にて９０分間熱酸化し、膜厚３０ｎｍ程度のシリコン酸化膜を成長する。これにより、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜４２を形成する（図９（ａ））。なお、ＯＮＯ膜４２形成過程の熱処理により、ウェル不純物は０．１〜０．２μｍ程度以上拡散し、不純物分布はブロードとなる。
【００７２】
このように、本実施形態による半導体装置群の製造方法では、トンネル酸化膜３８、フローティングゲート４０、ＯＮＯ膜４２等、フラッシュメモリセル特有の熱処理プロセスを、中電圧トランジスタ及び低電圧トランジスタが形成されるｐ型ウェル８２，８６、ｎ型ウェル８４，８８の形成前に行う。したがって、フラッシュメモリを混載する半導体装置に特有の熱処理工程が、中電圧トランジスタ形成領域及び低電圧トランジスタ形成領域の不純物プロファイルに影響を与えることを防止することができる。
【００７３】
なお、上述した図７（ｂ）乃至図９（ａ）に示す工程は、フラッシュメモリを混載する半導体装置に特有の工程であり、フラッシュメモリを混載しない半導体装置では、これらの工程は省略する。
【００７４】
次いで、フォトリソグラフィーにより、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域及びｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜４４を形成する。
【００７５】
次いで、フォトレジスト膜４４をマスクとしてイオン注入を行い、ｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｐ型ウェル用不純物層４６，４８を形成する（図９（ｂ））。ｐ型ウェル用不純物層４６は、例えばボロンイオンを、加速エネルギー１００ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。ｐ型ウェル用不純物層４８は、例えばボロンイオンを、加速エネルギー４００ｋｅＶ、ドーズ量１．４×１０１３ｃｍ−２の条件でイオン注入することにより形成する。なお、ｐ型ウェル用不純物層４６，４８は、前述のＯＮＯ膜形成過程の熱処理を受けることなく急峻な分布を維持し、ｎチャネルソース／ドレインとｎ型ウェル９０との間のパンチスルーを抑制する効果を有する。
【００７６】
次いで、例えばアッシングにより、フォトレジスト膜４４を除去する。
【００７７】
次いで、フォトリソグラフィーにより、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜５０を形成する。
【００７８】
次いで、フォトレジスト膜５０をマスクとしてイオン注入を行い、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に、ｎ型ウェル用不純物層５２，５４を形成する（図１０（ａ））。ｎ型ウェル用不純物層５２は、ｐチャネル高電圧・低閾値トランジスタの閾値電圧を制御するためのものであり、その条件は適宜調整できるが、例えばリンイオンを、加速エネルギー２４０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．２Ｖの閾値電圧を得る。フラッシュメモリを混載しない場合には、ｎ型ウェル用純物層５２は、例えばリンイオンを、加速エネルギー２４０ｋｅＶ、ドーズ量８×１０１２ｃｍ−２の条件でイオン注入することにより形成する。また、ｎ型ウェル用不純物層５４は、例えばリンイオンを、加速エネルギー６００ｋｅＶ、ドーズ量１．５×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００７９】
次いで、例えばアッシングにより、フォトレジスト膜５０を除去する。
【００８０】
次いで、フォトリソグラフィーにより、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜５６を形成する。
【００８１】
次いで、フォトレジスト膜５６をマスクとしてイオン注入を行い、ｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物拡散層５８を、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域及びｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域にチャネルストップ層６０を形成する（図１０（ｂ））。閾値電圧制御用不純物層５８及びチャネルストップ層６０は、例えばリンイオンを、加速エネルギー２４０ｋｅＶ、ドーズ量６．５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．６Ｖの閾値電圧を得る。ｎ型ウェルは、横拡散の少ない急峻な分布を有し、ｎチャネルソース・ドレインとｎ型ウェルとの間のパンチスルーも抑制される。
【００８２】
次いで、例えばアッシングにより、フォトレジスト膜５６を除去する。
【００８３】
なお、上述した図１０（ｂ）に示す工程は、フラッシュメモリを混載する半導体装置に特有の工程であり、フラッシュメモリを混載しない半導体装置では、この工程は省略する。
【００８４】
次いで、フォトリソグラフィーにより、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜６２を形成する。
【００８５】
次いで、フォトレジスト膜６２をマスクとしてイオン注入を行い、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に閾値電圧制御用不純物層６４を形成する（図１１（ａ））。閾値電圧制御用不純物層６４は、例えばボロンイオンを、加速エネルギー３０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約＋０．３〜＋０．４Ｖの閾値電圧を得る。
【００８６】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
【００８７】
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜６６を形成する。
【００８８】
次いで、フォトレジスト膜６６をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に閾値電圧制御用不純物層６８を形成する（図１１（ｂ））。閾値電圧制御用不純物層６８は、例えば砒素（Ａｓ＋）イオンを、加速エネルギー１５０ｋｅＶ、ドーズ量３×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．３〜−０．４Ｖの閾値電圧を得る。
【００８９】
次いで、例えばアッシングにより、フォトレジスト膜６６を除去する。
【００９０】
次いで、フォトリソグラフィーにより、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜７０を形成する。
【００９１】
次いで、フォトレジスト膜７０をマスクとしてイオン注入を行い、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層７２を形成する（図１２（ａ））。閾値電圧制御用不純物層７２は、例えばボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約＋０．２Ｖの閾値電圧を得る。
【００９２】
次いで、例えばアッシングにより、フォトレジスト膜７０を除去する。
【００９３】
次いで、フォトリソグラフィーにより、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜７４を形成する。
【００９４】
次いで、フォトレジスト膜７４をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域に閾値電圧制御用不純物層７６を形成する（図１２（ｂ））。閾値電圧制御用不純物層７６は、例えば砒素イオンを、加速エネルギー１００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成し、約−０．２Ｖの閾値電圧を得る。
【００９５】
次いで、例えばアッシングにより、フォトレジスト膜７４を除去する。
【００９６】
こうして、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層３０，３２，４６，４８、閾値電圧制御用不純物層３６を含むｐ型ウェル７８と、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層５２，５４、閾値電圧制御用不純物層５８を含むｎ型ウェル８０と、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域に形成され、ｐ型ウェル用不純物層４６，４８、閾値電圧制御用不純物層６４を含むｐ型ウェル８２と、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域に形成され、ｎ型ウェル用不純物層５２，５４、チャネルストップ層６０、閾値電圧制御用不純物層６８を含むｎ型ウェル８４と、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｐ型ウェル用不純物層４６，４８、閾値電圧制御用不純物層７２を含むｐ型ウェル８６と、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域に形成され、ｎ型ウェル用不純物層５２，５４、チャネルストップ層６０、閾値電圧制御用不純物層７６を含むｎ型ウェル８８とを形成する。また、ｎ型ウェル８０は、ｎ型埋め込み不純物層２８とともに、ｐ型ウェル７８を囲うｎ型ウェル９０としても機能する。すなわち、ｐ型ウェル７８は、ｎ型ウェル９０内に形成された二重ウェルである（図１３（ａ）参照）。
【００９７】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域を覆い、他の領域を露出するフォトレジスト膜９２を形成する。
【００９８】
次いで、例えばドライエッチングにより、フォトレジスト膜９２をマスクとしてＯＮＯ膜４２をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のＯＮＯ膜４２を除去する。
【００９９】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９２をマスクとしてトンネル酸化膜３８をエッチングし、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域以外のトンネル酸化膜３８を除去する（図１３（ｂ））。
【０１００】
次いで、例えばアッシングにより、フォトレジスト膜９２を除去する。
【０１０１】
次いで、例えば８５０℃の温度で熱酸化を行い、活性領域上に、膜厚１３ｎｍのシリコン酸化膜９４を形成する。
【０１０２】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及び高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を覆い、他の領域を露出するフォトレジスト膜９６を形成する。
【０１０３】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜９６をマスクとしてシリコン酸化膜９４をエッチングし、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜９４を除去する（図１４（ａ））。
【０１０４】
次いで、例えばアッシングにより、フォトレジスト膜９６を除去する。
【０１０５】
なお、上述した図１４（ａ）に示す工程は、フラッシュメモリを混載しない半導体装置では、素子分離膜１２の形成後に形成した膜厚１０ｎｍの犠牲酸化膜としてのシリコン酸化膜２４を、マスクを用いずに除去することとなる。
【０１０６】
次いで、例えば８５０℃の温度で熱酸化を行い、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚４．５ｎｍのシリコン酸化膜９８を形成する。なお、この熱酸化工程において、シリコン酸化膜９４の膜厚も増加する。
【０１０７】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域及び中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域を覆い、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出するフォトレジスト膜１００を形成する。
【０１０８】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜１００をマスクとしてシリコン酸化膜９８をエッチングし、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン酸化膜９８を除去する（図１４（ｂ））。
【０１０９】
次いで、例えばアッシングにより、フォトレジスト膜１００を除去する。
【０１１０】
次いで、例えば８５０℃の温度で熱酸化を行い、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域の活性領域上に、膜厚２．２ｎｍのシリコン酸化膜よりなるゲート絶縁膜１０２を形成する。なお、この熱酸化工程において、シリコン酸化膜９４，９８の膜厚も増加し、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域には合計膜厚１６ｎｍのゲート絶縁膜１０４が形成され、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域には合計膜厚５．５ｎｍのゲート絶縁膜１０６が形成される（図１５（ａ））。
【０１１１】
図１４（ａ）乃至図１５（ａ）に示す工程を施すことにより、フラッシュメモリを混載しない半導体装置では、図１４（ａ）に示す工程においてシリコン酸化膜２４を除去する際、図１４（ｂ）に示す工程においてシリコン酸化膜９８を除去する際に、素子分離膜１２もエッチングされる。設定するエッチング量がエッチングすべき膜厚の１．５倍であること、高密度プラズマＣＶＤにより形成したシリコン酸化膜が熱酸化膜の１．５倍のエッチングレートであることを考慮すると、シリコン酸化膜２４，９８の除去に伴いエッチングされる素子分離膜の量（ＳＴＩリセス量）は、約３３ｎｍとなる。
【０１１２】
一方、フラッシュメモリを混載する半導体装置では、図８（ｂ）に示す工程においてシリコン酸化膜２４を除去する際、図１３（ｂ）に示す工程においてトンネル酸化膜３８を除去する際、図１４（ａ）に示す工程においてシリコン酸化膜９４を除去する際、図１４（ｂ）に示す工程においてシリコン酸化膜９８を除去する際に、素子分離膜１２もエッチングされる。したがって、シリコン酸化膜２４，９４，９８、トンネル酸化膜３８の除去に伴いエッチングされる素子分離膜の量（ＳＴＩリセス量）は、約８４ｎｍとなる。
【０１１３】
これにより、素子分離膜２２は、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域では、活性領域上端部の曲率半径が１０〜３０ｎｍ、ＳＴＩリセス量が約３０ｎｍ、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域では、活性領域上端部の曲率半径が４０〜６０ｎｍ、ＳＴＩリセス量が約８０ｎｍとなり、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域における活性領域上の曲率半径及びＳＴＩリセス量は、低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域よりも大きくなる（図５（ｄ）、図６（ｄ））。
【０１１４】
次いで、ＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜１０８を成長する。
【０１１５】
次いで、プラズマＣＶＤ法により、ポリシリコン膜１０８上に、例えば膜厚３０ｎｍのシリコン窒化膜１１０を成長する。なお、シリコン窒化膜１１０は、下層のポリシリコン膜１０８をパターニングする際の反射防止及びエッチングマスクを兼ねるものであると同時に、後述するフラッシュセルのゲート電極の側面酸化の際にロジック部分のゲート電極を保護する役割をも有する。
【０１１６】
次いで、フォトリソグラフィー及びドライエッチングにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域のシリコン窒化膜１１０、ポリシリコン膜１０８、ＯＮＯ膜４２及びフローティングゲート４０をパターニングし、ポリシリコン膜１０８よりなるフラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２等を形成する（図１５（ｂ））。
【０１１７】
次いで、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２の側面を約１０ｎｍ程度熱酸化し、ソース／ドレイン領域１１４のイオン注入を行う。
【０１１８】
次いで、再度、ゲート電極１１２の側面を約１０ｎｍ程度熱酸化する。
【０１１９】
次いで、例えば熱ＣＶＤ法によりシリコン窒化膜を堆積後、このシリコン窒化膜及びシリコン窒化膜１１０をエッチバックし、ゲート電極１１２の側壁部分にシリコン窒化膜よりなる側壁絶縁膜１１６を形成する。
【０１２０】
次いで、フォトリソグラフィー及びドライエッチングにより、高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のポリシリコン膜１０８をパターニングし、ポリシリコン膜１０８よりなるゲート電極１１８を形成する（図１６（ａ））。
【０１２１】
なお、上述した図１５（ｂ）及び図１６（ａ）に示す工程は、フラッシュメモリを混載しない半導体装置では、中電圧トランジスタ（Ｎ−ＭＶ、Ｐ−ＭＶ）形成領域及び低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域のシリコン窒化膜１１０及びポリシリコン膜１０８のパターニングのみを行う。
【０１２２】
次いで、フォトリソグラフィーにより、ｐチャネル低電圧トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２０を形成する。
【０１２３】
次いで、フォトレジスト膜１２０をマスクとしてイオン注入を行い、ｐチャネル低電圧・高閾値トランジスタ（Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｐチャネル低電圧・低閾値トランジスタ（Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域のエクステンション１２２を形成する（図１６（ｂ））。エクステンション１２２は、例えばボロンイオンを、加速エネルギー０．５ｋｅＶ、ドーズ量３．６×１０１４ｃｍ−２として、及び、砒素イオンを、加速エネルギー８０ｋｅＶ、ドーズ量各６．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
【０１２４】
次いで、例えばアッシングにより、フォトレジスト膜１２０を除去する。
【０１２５】
次いで、フォトリソグラフィーにより、ｎチャネル低電圧トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２４を形成する。
【０１２６】
次いで、フォトレジスト膜１２４をマスクとしてイオン注入を行い、ｎチャネル低電圧・高閾値トランジスタ（Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ）及びｎチャネル低電圧・低閾値トランジスタ（Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域のエクステンション１２６を形成する（図１７（ａ））。エクステンション１２６は、例えば砒素イオンを、加速エネルギー３ｋｅＶ、ドーズ量１．１×１０１５ｃｍ−２として、及び、弗化ボロン（ＢＦ２＋）イオンを、加速エネルギー３５ｋｅＶ、ドーズ量各９．５×１０１２ｃｍ−２として、基板法線から２８度傾いた４方向からイオン注入を行うことにより形成し、ポケット付きのエクステンションとする。
【０１２７】
次いで、例えばアッシングにより、フォトレジスト膜１２４を除去する。
【０１２８】
次いで、フォトリソグラフィーにより、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１２８を形成する。
【０１２９】
次いで、フォトレジスト膜１２８をマスクとしてイオン注入を行い、ｐチャネル中電圧トランジスタ（Ｐ−ＭＶ）のソース／ドレイン領域のエクステンション１３０を形成する（図１７（ｂ））。エクステンション１３０は、例えば弗化ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量７×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１３０】
次いで、例えばアッシングにより、フォトレジスト膜１２８を除去する。
【０１３１】
次いで、フォトリソグラフィーにより、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）形成領域を露出し、他の領域を覆うフォトレジスト膜１３２を形成する。
【０１３２】
次いで、フォトレジスト膜１３２をマスクとしてイオン注入を行い、ｎチャネル中電圧トランジスタ（Ｎ−ＭＶ）のソース／ドレイン領域のエクステンション１３４を形成する（図１８（ａ））。エクステンション１３４は、例えば砒素イオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件で、例えばリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入を行うことにより形成する。
【０１３３】
次いで、例えばアッシングにより、フォトレジスト膜１３２を除去する。
【０１３４】
次いで、フォトリソグラフィーにより、ｐチャネル高電圧トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１３６を形成する。
【０１３５】
次いで、フォトレジスト膜１３６をマスクとしてイオン注入を行い、ｐチャネル高電圧・低閾値トランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ）及びｐチャネル高電圧・高閾値トランジスタ（Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ）のソース／ドレイン領域のエクステンション１３８を形成する（図１８（ｂ））。エクステンション１３８は、例えば弗化ボロンイオンを、加速エネルギー８０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１３６】
次いで、例えばアッシングにより、フォトレジスト膜１３６を除去する。
【０１３７】
次いで、フォトリソグラフィーにより、ｎチャネル高電圧トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１４０を形成する。
【０１３８】
次いで、フォトレジスト膜１４０をマスクとしてイオン注入を行い、ｎチャネル高電圧・低閾値トランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ）及びｎチャネル高電圧・高閾値トランジスタ（Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ）のソース／ドレイン領域のエクステンション１４２を形成する（図１９（ａ））。エクステンション１４２は、例えばリンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量４×１０１３ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１３９】
次いで、例えばアッシングにより、フォトレジスト膜１４０を除去する。
【０１４０】
なお、上述した図１８（ｂ）及び図１９（ａ）に示す工程は、フラッシュメモリを混載する半導体装置に特有の工程であり、フラッシュメモリを混載しない半導体装置では、この工程は省略する。
【０１４１】
次いで、例えば熱ＣＶＤ法によりシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、ゲート電極８６，９２の側壁部分にシリコン酸化膜よりなる側壁絶縁膜１４４を形成する。
【０１４２】
次いで、フォトリソグラフィーにより、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）形成領域及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１４６を形成する。
【０１４３】
次いで、フォトレジスト膜１４６をマスクとしてイオン注入を行い、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域１４８を形成する（図１９（ｂ））。同時に、このイオン注入により、フラッシュメモリセル（Ｆｌａｓｈ ｃｅｌｌ）のゲート電極１１２及びｎチャネルトランジスタ（Ｎ−ＨＶ Ｌｏｗ Ｖｔ、Ｎ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＭＶ、Ｎ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｎ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１１８は、ｎ型にドーピングされる。ソース／ドレイン領域１４８は、例えばリンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量６×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１４４】
次いで、例えばアッシングにより、フォトレジスト膜１４６を除去する。
【０１４５】
次いで、フォトリソグラフィーにより、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）形成領域を露出し、他の領域を覆うフォトレジスト膜１５０を形成する。
【０１４６】
次いで、フォトレジスト膜１５０をマスクとしてイオン注入を行い、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のソース／ドレイン領域１５２を形成する（図２０（ａ））。同時に、このイオン注入により、ｐチャネルトランジスタ（Ｐ−ＨＶ Ｌｏｗ Ｖｔ、Ｐ−ＨＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＭＶ、Ｐ−ＬＶ Ｈｉｇｈ Ｖｔ、Ｐ−ＬＶ Ｌｏｗ Ｖｔ）のゲート電極１１８は、ｐ型にドーピングされる。ソース／ドレイン領域１５２は、例えばボロンイオンを、加速エネルギー５ｋｅＶ、ドーズ量４×１０１５ｃｍ−２の条件でイオン注入を行うことにより形成する。
【０１４７】
次いで、例えばアッシングにより、フォトレジスト膜１５０除去する。
【０１４８】
次いで、周知のサリサイドプロセスにより、ゲート電極１１２，１１８上及びソース／ドレイン領域１４８，１５２上をシリサイド化する。
【０１４９】
こうして、シリコン基板１０上に、フラッシュメモリを混載する半導体装置にあっては１１種類のトランジスタを、フラッシュメモリを混載しない半導体装置にあっては６種類のトランジスタを完成する。
【０１５０】
次いで、トランジスタ等が形成されたシリコン基板１０上に、絶縁膜１５４を成長後、コンタクトホール１５６、電極プラグ１５８、配線１６０等を形成し、第１層金属配線層までを完成する（図２０（ｂ））。
【０１５１】
次いで、絶縁膜の成長、配線等の形成を繰り返し行い、絶縁膜１５４上に、所望の層数の多層配線層１６２を形成する。
【０１５２】
次いで、多層配線層１６２上に、絶縁膜１６４を成長後、コンタクトホール１６６、電極プラグ１６８、配線１７０、パッド電極１７２等を形成し、最上層金属配線層までを完成する。
【０１５３】
次いで、配線層１７０、パッド電極１７２等が形成された絶縁膜１６４上に、パッシベーション膜１７４を形成し、半導体装置を完成する（図２１）。
【０１５４】
このように、本実施形態によれば、フラッシュメモリを混載しない半導体装置とフラッシュメモリを混載する半導体装置とにおけるＳＴＩリセス量の差分を考慮し、この差分に基づいて、フラッシュメモリを混載しない半導体装置及びフラッシュメモリを混載する半導体装置の活性領域上端部の曲率半径をそれぞれ制御することにより、ＳＴＩリセス量の増加による逆狭チャネル効果を、活性層上端部の曲率半径増加による狭チャネル効果により相殺するので、フラッシュメモリを混載しない半導体装置に含まれるロジックトランジスタと、フラッシュメモリを混載する半導体装置に含まれるロジックトランジスタとに、共通の一の設計マクロを適用することができる。
【０１５５】
これにより、フラッシュメモリを混載しないプロセス技術の優先的な開発が可能となる。また、活性領域上端部の曲率半径を増加することにより、フラッシュメモリのトンネル絶縁膜の信頼性を向上することができる。また、リセス量の増大を許容されることにより、トンネル酸化膜や高電圧トランジスタのゲート絶縁膜を追加的に形成することを容易にすることができる。
【０１５６】
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１５７】
例えば、上記実施形態では、フラッシュメモリを混載しないＦＰＧＡとフラッシュメモリを混載するＦＰＧＡとを例にして説明したが、ＦＰＧＡに限定されるものではない。本発明は、フラッシュメモリを混載しない半導体装置とフラッシュメモリを混載する半導体装置とを含む半導体装置群であって、両半導体装置のロジックトランジスタの同一性が重要である半導体装置群に広く適用することができる。
【０１５８】
また、上記実施形態では、フラッシュメモリを混載しない半導体装置を６種類のトランジスタにより構成し、フラッシュメモリを混載する半導体装置を１１種類のトランジスタにより構成したが、トランジスタの数はこれに限定されるものではない。
【０１５９】
また、活性領域上端部の曲率半径や、ＳＴＩリセス量は、上記実施形態に記載の値に限定されるものではなく、フラッシュメモリセルの特性やゲート絶縁膜の種類及び膜厚等に応じて適宜設定することができる。
【０１６０】
上述したとおり、本発明の特徴をまとめると以下の通りとなる。
【０１６１】
（付記１）
第１の設計マクロ及び不揮発性メモリを含む第１の半導体装置と、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない第２の半導体装置とを有する半導体装置群であって、
前記第１の設計マクロは、第１の半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有し、
前記第２の設計マクロは、第２の半導体基板上に形成された第２の活性領域と第２の素子分離領域とを有し、
前記第１の活性領域の断面上端部における曲率半径は、前記第２の活性領域の断面上端部における曲率半径よりも大きく、
前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差は、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも大きい
ことを特徴とする半導体装置群。
【０１６２】
（付記２）
付記１記載の半導体装置群において、
前記第１の活性領域の前記曲率半径は、前記第１の活性領域の前記表面と前記第１の素子分離領域の前記表面との高さの差と、前記第２の活性領域の前記表面と前記第２の素子分離領域の前記表面との高さの差とが異なることに伴う素子特性の相違を相殺するように、前記第２の活性領域の前記曲率半径よりも大きくなっている
ことを特徴とする半導体装置群。
【０１６３】
（付記３）
付記２記載の半導体装置群の製造方法において、
前記素子特性は、トランジスタの閾値電圧のチャネル幅依存性である
ことを特徴とする半導体装置群の製造方法。
【０１６４】
（付記４）
付記１乃至３のいずれか１項に記載の半導体装置群において、
前記第１の素子分離領域は、前記第１の半導体基板に形成された溝と、前記溝に埋め込まれた絶縁物とを有し、
前記第２の素子分離領域は、前記第２の半導体基板に形成された溝と、前記溝に埋め込まれた絶縁物とを有する
ことを特徴とする半導体装置群。
【０１６５】
（付記５）
付記１乃至４のいずれか１項に記載の半導体装置群において、
前記第１の半導体装置は、前記不揮発性メモリを含むＦＰＧＡであり、
前記第２の半導体装置は、不揮発性メモリを含まないＦＰＧＡである
ことを特徴とする半導体装置群。
【０１６６】
（付記６）
付記１乃至５のいずれか１項に記載の半導体装置群において、
前記第１の設計マクロ及び前記第２の設計マクロは、主ロジック回路部を構成する
ことを特徴とする半導体装置群。
【０１６７】
（付記７）
半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有する第１の設計マクロ及び不揮発性メモリを含む半導体装置であって、
他の半導体基板上に形成された第２の活性領域と第２の素子分離領域を有し、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない他の半導体装置と共に半導体装置群を構成し、
前記第１の活性領域の断面上端部における曲率半径が、前記第２の活性領域の断面上端部における曲率半径よりも大きく、
前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差が、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも大きい
ことを特徴とする半導体装置。
【０１６８】
（付記８）
半導体基板上に形成された第１の活性領域と第１の素子分離領域とを有する第１の設計マクロを含み、不揮発性メモリを含まない半導体装置であって、
他の半導体基板上に形成された第２の活性領域と第２の素子分離領域を有し、前記第１の設計マクロとの同一性を有する第２の設計マクロ及び不揮発性メモリを含む他の半導体装置と共に半導体装置群を構成し、
前記第１の活性領域の断面上端部における曲率半径が、前記第２の活性領域の断面上端部における曲率半径よりも小さく、
前記第１の活性領域の表面と前記第１の素子分離領域の表面との高さの差が、前記第２の活性領域の表面と前記第２の素子分離領域の表面との高さの差よりも小さい
ことを特徴とする半導体装置。
【０１６９】
（付記９）
第１の設計マクロ及び不揮発性メモリを含む第１の半導体装置と、前記第１の設計マクロとの同一性を有する第２の設計マクロを含み、不揮発性メモリを含まない第２の半導体装置とを含む半導体装置群の製造方法であって、
前記第１の半導体装置は、第１の半導体基板に第１の溝を形成する工程と、前記第１の半導体基板を酸化処理して前記第１の溝の上端部を丸める工程と、前記第１の溝内に第１の絶縁物を埋め込む工程と、前記第１の溝内に埋め込まれた前記第１の絶縁物の一部を除去し、表面に第１の沈み込み領域を形成する工程とを有する半導体装置の製造方法により製造し、
前記第２の半導体装置は、第２の半導体基板に第２の溝を形成する工程と、前記第２の半導体基板を酸化処理して前記第２の溝の上端部を丸める工程と、前記第２の溝内に第２の絶縁物を埋め込む工程と、前記第２の溝内に埋め込まれた前記第２の絶縁物の一部を除去し、表面に第２の沈み込み領域を形成する工程とを有する半導体装置の製造方法により製造し、
前記第１の溝の前記上端部を丸める工程及び前記第２の溝の前記上端部を丸める工程では、前記第１の溝の前記上端部の曲率半径が、前記第２の溝の前記上端部の曲率半径よりも大きくなるようにし、
前記第１の沈み込み領域を形成する工程及び前記第２の沈み込み領域を形成する工程では、前記第１の沈み込み領域における沈み込み量が、前記第２の沈み込み領域における沈み込み量よりも大きくなるようにする
ことを特徴とする半導体装置群の製造方法。
【０１７０】
（付記１０）
付記９記載の半導体装置群の製造方法において、
前記第１の溝の前記曲率半径は、前記第１の沈み込み領域における前記沈み込み量と前記第２の沈み込み領域における前記沈み込み量とが異なることに伴う素子特性の相違を相殺するように、前記第２の溝の前記曲率半径よりも大きくする
ことを特徴とする半導体装置群の製造方法。
【０１７１】
（付記１１）
付記１０記載の半導体装置群の製造方法において、
前記素子特性は、トランジスタの閾値電圧のチャネル幅依存性である
ことを特徴とする半導体装置群の製造方法。
【０１７２】
（付記１２）
付記９乃至１１の何れか１項に記載の半導体装置群の製造方法において、
前記第１の溝の上端部を丸める工程における酸化温度は、前記第２の溝の上端部を丸める工程における酸化温度よりも高い
ことを特徴とする半導体装置群の製造方法。
【図面の簡単な説明】
【０１７３】
【図１】本発明の一実施形態による半導体装置群の構造を示す平面図である。
【図２】本発明の一実施形態による半導体装置群の構造を示す概略断面図（その１）である。
【図３】本発明の一実施形態による半導体装置群の構造を示す概略断面図（その２）である。
【図４】ロジックトランジスタの閾値電圧に関する活性領域上端部の曲率半径及びＳＴＩリセス量依存性を示すグラフである。
【図５】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１）である。
【図６】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その２）である。
【図７】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その３）である。
【図８】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その４）である。
【図９】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その５）である。
【図１０】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その６）である。
【図１１】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その７）である。
【図１２】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その８）である。
【図１３】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その９）である。
【図１４】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１０）である。
【図１５】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１１）である。
【図１６】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１２）である。
【図１７】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１３）である。
【図１８】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１４）である。
【図１９】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１５）である。
【図２０】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１６）である。
【図２１】本発明の一実施形態による半導体装置群の製造方法を示す工程断面図（その１７）である。
【符号の説明】
【０１７４】
１０…シリコン基板
１２，１８，２０，２４，９４，９８…シリコン酸化膜
１４，１１０…シリコン窒化膜
１６…溝
２２…素子分離膜
２６，３４，４４，５０，５６，６２，６６，７０，７４，９２，９６，１００，１２０，１２４，１２８，１３２，１３６，１４０，１４６，１５０…フォトレジスト膜
２８…ｎ型埋め込み不純物層
３０，３２，４６，４８…ｐ型ウェル用不純物層
３６，５８，６４，６８，７２…閾値電圧制御用不純物層
３８…トンネル酸化膜
４０…フローティングゲート
４２…ＯＮＯ膜
５２，５４…ｎ型ウェル用不純物層
６０…チャネルストップ層
７８，８２，８６…ｐ型ウェル
８０，８４，８８，９０…ｎ型ウェル
１０２，１０４，１０６…ゲート絶縁膜
１０８…ポリシリコン膜
１１２，１１８…ゲート電極
１１４，１４８，１５２…ソース／ドレイン領域
１１６，１４４…側壁絶縁膜
１２２，１２６，１３０，１３４，１３８，１４２…エクステンション
１５４，１６４…絶縁膜
１５６，１６６…コンタクトホール
１５８，１６８…電極プラグ
１６０，１７０…配線層
１６２…多層配線層
１７２…パッド電極
１７４…パッシベーション膜
２００，３００…半導体装置
２０２，３０２…主ロジック回路部
２０４，３０４…入出力回路部
２０４Ｎ，３０４Ｎ，３０８Ｎ…ＮＭＯＳ部
２０４Ｐ，３０４Ｐ，３０８Ｐ…ＰＭＯＳ部
３０６…フラッシュメモリセル部
３０８…フラッシュメモリセル制御回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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