(57)【要約】【課題】  セルフリフレッシュ周期を適切に制御することができる低消費電力、かつ生産性に優れ、かつ動作の信頼性が高い半導体記憶装置を提供することである。【解決手段】  バイアス電圧制御回路３４において、ＮチャネルＭＯＳトランジスタ７１は温度に依存しない一定レベルの基準電圧ＶＲＥＦを受け、ＮチャネルＭＯＳトランジスタ７３は正の温度特性を有する基準電圧ＶＲＥＦＴを受ける。また、ＮチャネルＭＯＳトランジスタ７５，７７の電流駆動能力は同じである。したがって、モードレジスタによって温度に対応したリフレッシュ周期を設定する方法と、半導体記憶装置の温度に基づいてリフレッシュ周期を自己制御的に調整する方法とを問題なく共用することができ、生産性が向上する。また、デバイスの温度に応じてセルフリフレッシュ周期を適切に制御することができる。【選択図】        図５
2005222574.tif 000002
【特許請求の範囲】
【請求項１】
半導体記憶装置であって、
複数行複数列に配置された複数のメモリセル、
温度条件を示すデータが格納されるモードレジスタ、
外部信号によって指定され前記モードレジスタに格納されたデータが示す温度条件が第１の範囲である場合は、前記モードレジスタに格納されたデータに基づいてリフレッシュ周期を設定し、前記外部信号によって指定され前記モードレジスタに格納されたデータが示す温度条件が第２の範囲である場合は、前記半導体記憶装置の温度に基づいて自己制御でリフレッシュ周期を設定し、設定したリフレッシュ周期のリフレッシュ要求信号を生成する信号発生回路、および
前記リフレッシュ要求信号に同期して前記複数のメモリセルを順次選択し、選択したメモリセルの記憶データのリフレッシュを行なうリフレッシュ実行回路を備える、半導体記憶装置。
【請求項２】
前記信号発生回路は、
前記モードレジスタに格納されたデータが示す温度条件が前記第１の範囲である場合は、前記モードレジスタに格納されたデータに応じたバイアス電圧を生成し、前記モードレジスタに格納されたデータが示す温度条件が前記第２の範囲である場合は、前記半導体記憶装置の温度に応じたバイアス電圧を生成するバイアス電圧発生回路、および
前記バイアス電圧発生回路によって生成されたバイアス電圧に応じた周期の前記リフレッシュ要求信号を生成する発振回路を含む、請求項１に記載の半導体記憶装置。
【請求項３】
前記バイアス電圧発生回路は、
温度依存性を有する第１の基準電圧を生成する第１の基準電圧発生回路、
前記第１の基準電圧と比べ実質的に温度依存性を有しない第２の基準電圧を生成する第２の基準電圧発生回路、および
前記モードレジスタに格納されたデータが示す温度条件が前記第１の範囲である場合は、前記第２の基準電圧に応じた電流を所定のノードに与え、前記モードレジスタに格納されたデータが示す温度条件が前記第２の範囲である場合は、前記第１の基準電圧に応じた電流を前記所定のノードに与える選択回路、
それぞれ複数の温度条件に対応して設けられ、各々が対応の温度条件に応じた抵抗値を有する複数の抵抗素子、および
前記複数の抵抗素子のうち、前記モードレジスタに格納されたデータが示す温度条件に対応する抵抗素子を前記所定のノードと基準電位のラインとの間に接続する切換回路を含み、
前記バイアス電圧は、前記所定のノードから出力される、請求項２に記載の半導体記憶装置。
【請求項４】
前記複数の抵抗素子のうち、前記第１の範囲の温度条件に対応する複数の抵抗素子は互いに異なる抵抗値を有し、前記第２の範囲の温度条件に対応する複数の抵抗素子は同一の抵抗値を有する、請求項３に記載の半導体記憶装置。
【請求項５】
前記外部信号が入力されないときは、前記モードレジスタに格納されたデータが示す温度条件は前記第２の範囲である、請求項１から請求項４までのいずれかに記載の半導体記憶装置。
【請求項６】
半導体記憶装置であって、
複数行複数列に配置された複数のメモリセル、
１ビットのデータを１個のメモリセルで記憶するシングルセルモードと、１ビットのデータを２個のメモリセルで記憶するツインセルモードのうちのいずれか一方のモードを選択する選択回路、
前記シングルセルモードにおけるリフレッシュ周期を示す信号を記憶する第１のヒューズ回路、
前記ツインセルモードにおけるリフレッシュ周期を示す信号を記憶する第２のヒューズ回路、
前記選択回路によって前記シングルセルモードが選択された場合は、前記第１のヒューズ回路に記憶された信号に応じたリフレッシュ周期のリフレッシュ要求信号を生成し、前記選択回路によって前記ツインセルモードが選択された場合は、前記第２のヒューズ回路に記憶された信号に応じたリフレッシュ周期のリフレッシュ要求信号を生成する信号発生回路、および
前記信号発生回路によって生成されたリフレッシュ要求信号に同期して前記複数のメモリセルを順次選択し、選択したメモリセルの記憶データのリフレッシュを行なうリフレッシュ実行回路を備える、半導体記憶装置。
【請求項７】
前記第１のヒューズ回路は、
発振周期を示す信号を記憶する第１の副ヒューズ回路、および
分周比を示す信号を記憶する第２の副ヒューズ回路を含み、
前記第２のヒューズ回路は、
発振周期を示す信号を記憶する第３の副ヒューズ回路、および
分周比を示す信号を記憶する第４の副ヒューズ回路を含み、
前記信号発生回路は、
前記選択回路によって前記シングルセルモードが選択された場合は、前記第１の副ヒューズ回路に記憶された信号に応じた周期で発振し、前記選択回路によって前記ツインセルモードが選択された場合は、前記第３の副ヒューズ回路に記憶された信号に応じた周期で発振する発振回路、および
前記選択回路によって前記シングルセルモードが選択された場合は、前記第２の副ヒューズ回路に記憶された信号に応じた分周比で前記発振回路の出力信号を分周し、前記選択回路によって前記ツインセルモードが選択された場合は、前記第４のヒューズ回路に記憶された信号に応じた分周比で前記発振回路の出力信号を分周するカウンタ回路を含み、
前記カウンタ回路の出力信号が前記リフレッシュ要求信号となる、請求項６に記載の半導体記憶装置。
【請求項８】
前記選択回路は、パッドを含み、前記パッドがフローディング状態にされたときは前記シングルセルモードを選択し、ワイヤボンディングによって前記パッドの電位が基準レベルにされたときは前記ツインセルモードを選択する、請求項６または請求項７に記載の半導体記憶装置。
【請求項９】
半導体記憶装置であって、
複数の外部信号の論理レベルが予め定められた第１の組合わせにされたことに応じて活性化信号を出力するモードレジスタ、
前記モードレジスタから前記活性化信号が入力され、かつ前記複数の外部信号の論理レベルが予め定められた第２の組合わせで予め定められた数のクロック分だけ入力されたことに応じて、テストモードを指示するテストモードエントリ信号を出力するテストモード回路を備える、半導体記憶装置。
【請求項１０】
前記予め定められた第１の組合わせにおける前記複数の外部信号の論理レベルは同一ではない、請求項９に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、特に、動作モードを設定するモードレジスタを有し、記憶データを保持するためのリフレッシュを行なう半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置の代表格の１つであるＤＲＡＭ（Dynamic Random Access Memory）は、メモリセルが１つのトランジスタおよび１つのキャパシタで構成され、メモリセル自体の構造が単純であることから、半導体デバイスの高集積化および大容量化に最適なものとして、様々なシステムにおいて使用されている。ＤＲＡＭのデータはコンデンサに蓄積された電荷によって保持されるが、この電荷はリーク電流によって徐々に失われ、ある一定時間を過ぎるとデータが消失してしまう。このためＤＲＡＭでは、保持データが消える前にメモリセルのデータのリフレッシュが必要である。ＤＲＡＭが利用されるシステムの性能、用途、規模などによって、様々なタイプのＤＲＡＭがこれまで開発されている。
【０００３】
擬似ＳＲＡＭ（Pseudo Static Random Access Memory）は、メモリセルの構造をＤＲＡＭと同じにして低消費電力化を図り、外部とのインターフェースをＳＲＡＭと同じにして高速化を図ったものである。この擬似ＳＲＡＭは、リフレッシュ用の補助回路を内蔵する。
【０００４】
ＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）は、外部からのクロックに同期してデータの入出力を行なう。このＳＤＲＡＭは、シリアルデータを連続して出力するバースト動作による高速動作が可能である。
【０００５】
記憶データのリフレッシュには、チップ内部にタイマを内蔵して定期的にリフレッシュタイミングを作り、自動的にリフレッシュを行なうセルフリフレッシュという方式がある。このセルフリフレッシュにより、データを保持するだけのスタンバイ状態などにおいてメモリの消費電力を低く抑えことができる。
【０００６】
セルフリフレッシュ時において、単位時間あたりのリフレッシュ動作の回数が少ないほど消費電流は小さくなる。また、一般に、温度が低いほどデバイスのリフレッシュ特性はよくなり、リフレッシュ動作の回数は少なくてすむ。そこで、デバイスの温度に合わせてリフレッシュ周期を調整するＴＣＳＲ（Temperature Compensated Self Refresh）という方法がある。このＴＣＳＲでは、温度が低いほどリフレッシュ周期を長くすることによって、セルフリフレッシュ時の消費電流を低減する。
【０００７】
ＴＣＳＲには、モードレジスタによって温度に対応したリフレッシュ周期を設定する方法がある。この場合、デバイスの温度に適したリフレッシュ周期をユーザが設定することができる。また、温度に依存したバイアス電圧によって発振回路が発振動作を行なうことにより、温度に対応したリフレッシュ周期を自己制御的に調整する方法もある。
【０００８】
下記の特許文献１では、リフレッシュ周期を使用周波数に応じて最適化しうるＳＤＲＡＭ等の半導体記憶装置が開示されている。
【０００９】
下記の特許文献２では、ヒューズを用いてセルフリフレッシュ周期を調節する半導体メモリ装置が開示されている。
【００１０】
下記の特許文献３では、リフレッシュ間隔を規定する発振回路の動作電流を、正の温度特性を有するバイアス電圧により調整する半導体記憶装置が開示されている。この場合、室温条件下におけるセルフリフレッシュモード時の消費電流を低減することができる。
【００１１】
下記の特許文献４には、モードレジスタに格納されたデータに従ってセルフリフレッシュモード時に実行されるリフレッシュ態様を特定する半導体記憶装置が開示されている。
【特許文献１】特開平１１−３１３８３号公報
【特許文献２】特開平９−２８２８７１号公報
【特許文献３】特開２００３−１３２６７６号公報
【特許文献４】特開２００２−３７３４８９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、従来の半導体記憶装置では、モードレジスタによって温度に対応したリフレッシュ周期を設定する方法と、自己制御的に調整する方法とをうまく共用することができず、生産性が悪かった。また、それらの方法を共用した場合、デバイスの温度に応じてセルフリフレッシュ周期を適切に制御できず、低消費電力化が十分に図れなかった。
【００１３】
また、１ビットのデータを１個のメモリセルで記憶するシングルセルモードと、１ビットのデータを２個のメモリセルで記憶するツインセルモードとでは、リフレッシュ特性が異なる。しかし、従来はシングルセルモードとツインセルモードのモード切換をワイヤボンディングによって行なう際に、それぞれのモードに対応して、適切にセルフリフレッシュ周期を調整することができなかった。このため、生産性が悪く、低消費電力化が十分に図れなかった。
【００１４】
また、従来は外部からの信号のみによって、通常の動作モードからテストモードへの切換を行なっていたため、外部からの信号にノイズが混入した場合に誤ってテストモードに切換えられてしまうことがあった。
【００１５】
それゆえに、この発明の主たる目的は、セルフリフレッシュ周期を適切に制御することができる低消費電力、かつ生産性に優れた半導体記憶装置を提供することである。
【００１６】
この発明の他の目的は、動作の信頼性が高い半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１７】
この発明に係る半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、温度条件を示すデータが格納されるモードレジスタと、外部信号によって指定されモードレジスタに格納されたデータが示す温度条件が第１の範囲である場合は、モードレジスタに格納されたデータに基づいてリフレッシュ周期を設定し、外部信号によって指定されモードレジスタに格納されたデータが示す温度条件が第２の範囲である場合は、半導体記憶装置の温度に基づいて自己制御でリフレッシュ周期を設定し、設定したリフレッシュ周期のリフレッシュ要求信号を生成する信号発生回路と、リフレッシュ要求信号に同期して複数のメモリセルを順次選択し、選択したメモリセルの記憶データのリフレッシュを行なうリフレッシュ実行回路をとを備えたものである。
【００１８】
また、この発明に係る他の半導体記憶装置は、複数行複数列に配置された複数のメモリセルと、１ビットのデータを１個のメモリセルで記憶するシングルセルモードと、１ビットのデータを２個のメモリセルで記憶するツインセルモードのうちのいずれか一方のモードを選択する選択回路と、シングルセルモードにおけるリフレッシュ周期を示す信号を記憶する第１のヒューズ回路と、ツインセルモードにおけるリフレッシュ周期を示す信号を記憶する第２のヒューズ回路と、選択回路によってシングルセルモードが選択された場合は、第１のヒューズ回路に記憶された信号に応じたリフレッシュ周期のリフレッシュ要求信号を生成し、選択回路によってツインセルモードが選択された場合は、第２のヒューズ回路に記憶された信号に応じたリフレッシュ周期のリフレッシュ要求信号を生成する信号発生回路と、信号発生回路によって生成されたリフレッシュ要求信号に同期して複数のメモリセルを順次選択し、選択したメモリセルの記憶データのリフレッシュを行なうリフレッシュ実行回路とを備えたものである。
【００１９】
また、この発明に係るさらに他の半導体記憶装置は、複数の外部信号の論理レベルが予め定められた第１の組合わせにされたことに応じて活性化信号を出力するモードレジスタと、モードレジスタから活性化信号が入力され、かつ複数の外部信号の論理レベルが予め定められた第２の組合わせで予め定められた数のクロック分だけ入力されたことに応じて、テストモードを指示するテストモードエントリ信号を出力するテストモード回路とを備えたものである。
【発明の効果】
【００２０】
この発明に係る半導体記憶装置では、複数行複数列に配置された複数のメモリセルと、温度条件を示すデータが格納されるモードレジスタと、外部信号によって指定されモードレジスタに格納されたデータが示す温度条件が第１の範囲である場合は、モードレジスタに格納されたデータに基づいてリフレッシュ周期を設定し、外部信号によって指定されモードレジスタに格納されたデータが示す温度条件が第２の範囲である場合は、半導体記憶装置の温度に基づいて自己制御でリフレッシュ周期を設定し、設定したリフレッシュ周期のリフレッシュ要求信号を生成する信号発生回路と、リフレッシュ要求信号に同期して複数のメモリセルを順次選択し、選択したメモリセルの記憶データのリフレッシュを行なうリフレッシュ実行回路をとが設けられる。したがって、モードレジスタによって温度に対応したリフレッシュ周期を設定する方法と、半導体記憶装置の温度に基づいてリフレッシュ周期を自己制御的に調整する方法とを問題なく共用することができ、生産性が向上する。また、デバイスの温度に応じてセルフリフレッシュ周期を適切に制御することができるため、低消費電力化が実現できる。
【００２１】
また、この発明に係る他の半導体記憶装置では、複数行複数列に配置された複数のメモリセルと、１ビットのデータを１個のメモリセルで記憶するシングルセルモードと、１ビットのデータを２個のメモリセルで記憶するツインセルモードのうちのいずれか一方のモードを選択する選択回路と、シングルセルモードにおけるリフレッシュ周期を示す信号を記憶する第１のヒューズ回路と、ツインセルモードにおけるリフレッシュ周期を示す信号を記憶する第２のヒューズ回路と、選択回路によってシングルセルモードが選択された場合は、第１のヒューズ回路に記憶された信号に応じたリフレッシュ周期のリフレッシュ要求信号を生成し、選択回路によってツインセルモードが選択された場合は、第２のヒューズ回路に記憶された信号に応じたリフレッシュ周期のリフレッシュ要求信号を生成する信号発生回路と、信号発生回路によって生成されたリフレッシュ要求信号に同期して複数のメモリセルを順次選択し、選択したメモリセルの記憶データのリフレッシュを行なうリフレッシュ実行回路とが設けられる。したがって、シングルセルモード用の第１のヒューズ回路とツインセルモード用の第２のヒューズ回路を設けたことによって、シングルセルモードおよびツインセルモードの各々に適切なセルフリフレッシュ周期を設定することができる。このため、生産性が向上し、セルフリフレッシュ周期を適切に制御することが可能な低消費電力の半導体装置が実現できる。
【００２２】
また、この発明に係るさらに他の半導体記憶装置は、複数の外部信号の論理レベルが予め定められた第１の組合わせにされたことに応じて活性化信号を出力するモードレジスタと、モードレジスタから活性化信号が入力され、かつ複数の外部信号の論理レベルが予め定められた第２の組合わせで予め定められた数のクロック分だけ入力されたことに応じて、テストモードを指示するテストモードエントリ信号を出力するテストモード回路とが設けられる。したがって、テストモード回路は、モードレジスタによって活性化された後でなければテストモード制御を行なわない。このため、通常の動作モードにおいて、外部からの信号にノイズが混入した場合でもテストモードになることはない。これにより、半導体記憶装置の動作の信頼性が向上する。
【発明を実施するための最良の形態】
【００２３】
実施の形態１．
図１は、この発明の実施の形態１による擬似ＳＲＡＭの全体構成を示すブロック図である。図１において、この擬似ＳＲＡＭは、アドレスバッファ１、制御信号バッファ２、制御回路３、モードレジスタ４、メモリアレイ５、およびＩＯバッファ６を備える。
【００２４】
アドレスバッファ１は、外部アドレス信号Ａ０〜Ａｉ（ただし、ｉは０以上の整数である）をラッチして制御回路３に与える。制御信号バッファ２は、外部からの制御信号／ＣＥ，／ＷＥ，／ＯＥ，ＣＬＫ，／ＡＤＶ，ＣＲＥ，／ＬＢ，／ＵＢをラッチして制御回路３に与える。メモリアレイ５は、行列状に配列された複数のメモリセルを含む。各メモリセルは、行アドレスおよび列アドレスによって決定される所定のアドレスに配置される。
【００２５】
制御回路３は、アドレスバッファ１および制御信号バッファ２からの信号に従って種々の内部信号を生成し、擬似ＳＲＡＭ全体を制御する。外部アドレス信号Ａ０〜Ａｉに従って、メモリアレイ５のメモリセルを選択される。選択されたメモリセルは、活性化されてＩＯバッファ６に結合される。制御回路３に隣接して、モードレジスタ４が設けられる。モードレジスタ４には、種々の動作モードを設定するためのデータが格納される。制御回路３は、モードレジスタ４に格納されたデータに従って各種動作モードの制御を行なう。
【００２６】
メモリアレイ５のメモリセルは、その記憶データを周期的にリフレッシュする必要がある。モードレジスタ４には、擬似ＳＲＡＭを動作させる温度条件を示す温度条件データも格納される。後に詳細に説明するように、セルフリフレッシュの制御を行なうリフレッシュ制御回路は制御回路３に設けられる。
【００２７】
ＩＯバッファ６は、読出動作時はメモリアレイ５からの読出データＱ０〜Ｑｊを外部に出力し、書込動作時は外部から入力されたデータＤ０〜Ｄｊをメモリアレイ５に与える。
【００２８】
図２は、図１に示したメモリアレイ５とそれに関連する部分の構成を示す回路ブロック図である。図２を参照して、行デコーダ１１および列デコーダ１２は、図１に示した制御回路３に設けられ、列選択ゲート２１、センスアンプ２２、イコライザ２３およびメモリセルＭＣは、図１に示したメモリアレイ５に設けられる。
【００２９】
行デコーダ１１は、外部アドレス信号Ａ０〜Ａｉから生成される行アドレス信号ＲＡ０〜ＲＡｉに従って、メモリアレイ５の行アドレスを指定する。列デコーダ１２は、外部アドレス信号Ａ０〜Ａｉから生成される列アドレス信号ＣＡ０〜ＣＡｉに従って、メモリアレイ５の列アドレスを指定する。
【００３０】
メモリアレイ５は、各列に対応して設けられた列選択ゲート２１、センスアンプ２２およびイコライザ２３を含む。列選択ゲート２１は、それぞれビット線ＢＬ，／ＢＬとデータ入出力線ＩＯ，／ＩＯの間に接続された２つのＮチャネルＭＯＳトランジスタを含む。２つのＮチャネルＭＯＳトランジスタのゲートは、ともに列選択線ＣＳＬを介して列デコーダ１２に接続される。列デコーダ１２によって列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられると２つのＮチャネルＭＯＳトランジスタが導通し、ビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，／ＩＯとが結合される。
【００３１】
センスアンプ２２は、センスアンプ活性化信号ＳＡＰ，ＳＡＮがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになったことに応じて、ビット線ＢＬ，／ＢＬ間の微小電位差を電源電圧ＶＣＣに増幅する。イコライザ２３は、ビット線イコライズ信号ＢＬＥＱが活性化レベルの「Ｈ」レベルになったことに応じて、ビット線ＢＬと／ＢＬの電位をビット線電位ＶＢＮにイコライズする。
【００３２】
メモリアレイ５は、さらに、行列状に配列された複数のメモリセルＭＣを含む。各メモリセルＭＣは、対応する行のワード線ＷＬに接続される。奇数番の列の複数のメモリセルＭＣは、それぞれビット線ＢＬまたは／ＢＬに交互に接続される。偶数番の列の複数のメモリセルＭＣは、それぞれビット線／ＢＬまたはＢＬに交互に接続される。
【００３３】
なお、各メモリセルＭＣは、アクセス用のＮチャネルＭＯＳトランジスタと情報記憶用のキャパシタとを含む周知のものである。ワード線ＷＬは、行デコーダ１１の出力を伝達し、選択された行のメモリセルＭＣを活性化させる。ビット線対ＢＬ，／ＢＬは、選択されたメモリセルＭＣとデータ信号の入出力を行なう。
【００３４】
次に、図１および図２を参照して、擬似ＳＲＡＭの動作について説明する。書込モード時においては、列デコーダ１２によって列アドレス信号ＣＡ０〜ＣＡｉに応じた列の列選択線ＣＳＬが活性化レベルの「Ｈ」レベルに立上げられ、その列の列選択ゲート２１が導通する。ＩＯバッファ６は、外部から与えられた書込データをデータ入出力線対ＩＯ，／ＩＯを介して選択された列のビット線対ＢＬ，／ＢＬに与える。書込データはビット線ＢＬ，／ＢＬ間の電位差として与えられる。次いで、行デコーダ１１によって、行アドレス信号ＲＡ０〜ＲＡｉに応じた行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられ、その行のメモリセルＭＣのＭＯＳトランジスタが導通する。選択されたメモリセルＭＣのキャパシタには、ビット線ＢＬまたは／ＢＬの電位に応じた電荷が蓄えられる。
【００３５】
読出モード時においては、まずビット線イコライズ信号ＢＬＥＱが非活性化レベルの「Ｌ」レベルに立下がり、イコライザ２３によるビット線ＢＬ，／ＢＬのイコライズが停止される。次いで、行デコーダ１１によって行アドレス信号ＲＡ０〜ＲＡｉに対応する行のワード線ＷＬが選択レベルの「Ｈ」レベルに立上げられる。これに応じて、ビット線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣのキャパシタの電荷量に応じて微小量だけ変化する。
【００３６】
次いで、センスアンプ活性化信号ＳＡＮ，ＳＡＰがそれぞれ順次「Ｌ」レベルおよび「Ｈ」レベルとなり、センスアンプ２２が活性化される。これに応じて、ビット線ＢＬ，／ＢＬ間の微小電位差が電源電圧ＶＣＣに増幅される。次いで、列デコーダ１２によって列アドレス信号ＣＡ０〜ＣＡｉに対応する列の列選択線ＣＳＬが選択レベルの「Ｈ」レベルに立上げられ、その列の選択ゲート２１が導通する。選択された列のビット線対ＢＬ，／ＢＬのデータが列選択ゲート２１およびデータ入出力線対ＩＯ，／ＩＯを介してＩＯバッファ６に与えられる。ＩＯバッファ６は、メモリアレイ５から与えられた読出データを外部に出力する。
【００３７】
また、擬似ＳＲＡＭにおいては、メモリアクセスサイクル内で通常の書込／読出を行なうサイクルとリフレッシュサイクルとを連続して行なうように構成している。これにより、アクセスサイクル時にリフレッシュが実行され、外部アクセスに対してリフレッシュを隠すことができ、ＤＲＡＭを見かけ上ＳＲＡＭとして動作させることができる。リフレッシュモード時においては、ワード線ＷＬが順次選択レベルの「Ｈ」レベルに立上げられ、その行のメモリセルＭＣが選択される。選択されたメモリセルＭＣのデータをセンスアンプ２２によって増幅し、各メモリセルＭＣが保持していたデータを再書込みする。
【００３８】
次に、この擬似ＳＲＡＭの特徴となるセルフリフレッシュの制御について詳細に説明する。図３は、セルフリフレッシュの制御を行なうリフレッシュ制御回路３１、およびモードレジスタ４の構成を示すブロック図である。このリフレッシュ制御回路３１は、図１に示した制御回路３に設けられる。図３において、リフレッシュ制御回路３１は、基準電圧発生回路３２、正温度特性回路３３、バイアス電圧制御回路３４および発振回路３５を含む。
【００３９】
モードレジスタ４は、擬似ＳＲＡＭを動作させる温度条件を示す温度条件データＡ３，Ａ４を格納する。リフレッシュ制御回路３１は、モードレジスタ４に格納された温度条件データＡ３，Ａ４に従って、セルフリフレッシュモード時に実行するリフレッシュ動作を制御する。
【００４０】
基準電圧発生回路３２は、安定した一定レベルの基準電圧ＶＲＥＦを生成する。正温度特性回路３３は、基準電圧ＶＲＥＦを受け、正の温度特性を有する（温度が高いほどその電圧レベルが上昇する）基準電圧ＶＲＥＦＴを出力する。基準電圧ＶＲＥＦは、基準電圧ＶＲＥＦＴと比べ実質的に温度依存性を有しない。
【００４１】
バイアス電圧制御回路３４は、基準電圧ＶＲＥＦ，ＶＲＥＦＴを受け、モードレジスタ４からの温度条件データＡ３，Ａ４に従って、デバイスの温度に対応した電圧レベルのバイアス電圧ＶＢを生成する。発振回路３５は、セルフリフレッシュ活性化信号ＳＲＥが活性化レベルにされたことに応じて活性化され、バイアス電圧ＶＢに従って動作電流が規定される発振動作を行なう。この発振回路３５は、発振動作によってバイアス電圧ＶＢの電圧レベルに対応した発振周期を有するリフレッシュ要求信号ＰＨＹを生成する。このリフレッシュ要求信号ＰＨＹの発振周期は、デバイスの温度が低いほど周期が長くなるように制御される。
【００４２】
図４は、図３に示した正温度特性回路３３の構成を示す回路図である。図４において、この正温度特性回路３３は、ＮチャネルＭＯＳトランジスタ４１，４２、ＰチャネルＭＯＳトランジスタ４３，４４および抵抗素子４５を含む。
【００４３】
抵抗素子４５およびＰチャネルＭＯＳトランジスタ４３は、電源電位ＶＤＤのラインとノードＮ１との間に直列接続される。抵抗素子４５は、その抵抗値が大きな正の温度特性を有する。すなわち、温度が上昇すると抵抗値が増大し、温度が低下すると抵抗値が小さくなる。ＰチャネルＭＯＳトランジスタ４４は、電源電位ＶＤＤのラインと出力ノードＮ２との間に接続される。ＰチャネルＭＯＳトランジスタ４３，４４のゲートはともにノードＮ１に接続される。ここで、ＰチャネルＭＯＳトランジスタ４３，４４のゲート長は十分に大きく、短チャネル効果は生じない。さらに、ＰチャネルＭＯＳトランジスタ４３のゲート幅は、ＰチャネルＭＯＳトランジスタ４４のゲート幅よりも十分に大きい。これらのＰチャネルＭＯＳトランジスタ４３，４４はカレントミラー回路を構成している。
【００４４】
ＮチャネルＭＯＳトランジスタ４１は、ノードＮ１と接地電位ＧＮＤのラインとの間に接続され、そのゲートは基準電圧発生回路３２からの基準電圧ＶＲＥＦを受ける。ＮチャネルＭＯＳトランジスタ４２は、出力ノードＮ２と接地電位ＧＮＤのラインとの間に接続され、そのゲートは出力ノードＮ２に接続される。出力ノードＮ２からは、正の温度特性を有する基準電圧ＶＲＥＦＴがバイアス電圧制御回路３４に与えられる。
【００４５】
温度に依存しない一定レベルの基準電圧ＶＲＥＦに応じて、ＮチャネルＭＯＳトランジスタ４１には安定した一定レベルのリファレンス電流Ｉｒが流れる。抵抗素子４５には同じ大きさの電流Ｉｒが流れる。ＰチャネルＭＯＳトランジスタ４４には、ノードＮ１の電位に応じた大きさの電流Ｉｔが流れる。ここで、温度が上昇した場合、抵抗素子４５の抵抗値が増大し、電圧降下によりノードＮ１の電位は低下する。これに応じて、ＰチャネルＭＯＳトランジスタ４４に流れる電流Ｉｔが増加し、出力ノードＮ２の電位（ＶＲＥＦＴ）は上昇する。一方、温度が低下した場合、抵抗素子４５の抵抗値が小さくなるため、出力ノードＮ２の電位（ＶＲＥＦＴ）が低下する。
【００４６】
図５は、図３に示したバイアス電圧制御回路３４の構成を示す回路図である。図５において、このバイアス電圧制御回路３４は、電圧選択部６１、電圧制御部６２、ＰチャネルＭＯＳトランジスタ６３，６４およびレジスタ入力部６５を含む。電圧選択部６１は、インバータ５１，５２およびＮチャネルＭＯＳトランジスタ７１〜７４を含む。電圧制御部６２は、インバータ５３〜５６、論理回路５７〜６０およびＮチャネルＭＯＳトランジスタ７５〜８２を含む。レジスタ入力部６５は、ＥＸ−ＯＲゲート６６およびインバータ６７を含む。
【００４７】
レジスタ入力部６５において、ＥＸ−ＯＲゲート６６は、モードレジスタ４からの温度条件データＡ３，Ａ４を受け、それらの排他的論理和信号を出力する。すなわち、温度条件データＡ３，Ａ４の論理レベルが同じ場合は「Ｌ」レベルの信号を出力し、温度条件データＡ３，Ａ４の論理レベルが異なる場合は「Ｈ」レベルの信号を出力する。インバータ６７は、ＥＸ−ＯＲゲート６６の出力信号の論理レベルを反転させ、リフレッシュ構成指示データＳＲＴ＜１＞を出力する。また、温度条件データＡ３は、リフレッシュ構成指示データＳＲＴ＜０＞として出力される。
【００４８】
図６は、図３に示したモードレジスタ４に格納される温度条件データＡ３，Ａ４と、リフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞と、温度条件との対応関係を一覧にして示す図である。図６において、各温度条件に対応した８５℃モード、７０℃モード、４５℃モードおよび１５℃モードにおける温度条件データＡ３，Ａ４およびリフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞の論理レベルを示す。
【００４９】
８５℃モードにおいて、温度条件データＡ３，Ａ４はともに「Ｈ」レベルに設定される。これに応じて、レジスタ入力部６５は「Ｈ」レベルのリフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞を出力する。７０℃モードにおいて、温度条件データＡ３，Ａ４はともに「Ｌ」レベルに設定される。これに応じて、レジスタ入力部６５は「Ｌ」レベルのリフレッシュ構成指示データＳＲＴ＜０＞、および「Ｈ」レベルのリフレッシュ構成指示データＳＲＴ＜１＞を出力する。４５℃モードにおいて、温度条件データＡ３は「Ｈ」レベルに設定され、温度条件データＡ４は「Ｌ」レベルに設定される。これに応じて、レジスタ入力部６５は「Ｈ」レベルのリフレッシュ構成指示データＳＲＴ＜０＞、および「Ｌ」レベルのリフレッシュ構成指示データＳＲＴ＜１＞を出力する。１５℃モードにおいて、温度条件データＡ３は「Ｌ」レベルに設定され、温度条件データＡ４は「Ｈ」レベルに設定される。これに応じて、レジスタ入力部６５は「Ｌ」レベルのリフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞を出力する。
【００５０】
このように、モードレジスタ４には、８５℃モード、７０℃モード、４５℃モードおよび１５℃モードの各々に対応した温度条件データＡ３，Ａ４が格納される。ユーザによって外部からモードレジスタ４が設定されると、デバイスの温度に対応した温度条件（モード）が選択される。これに応じて、レジスタ入力部６５によってリフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞が生成される。リフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞に基づいて、セルフリフレッシュ周期が制御される。
【００５１】
電圧選択部６１において、インバータ５１は、レジスタ入力部６５からのリフレッシュ構成指示データＳＲＴ＜１＞の論理レベルを反転させて出力する。インバータ５２は、インバータ５１からの信号の論理レベルを反転させて出力する。
【００５２】
ＮチャネルＭＯＳトランジスタ７１，７２は、ノードＮ１１と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ７１のゲートは、基準電圧発生回路３２からの基準電圧ＶＲＥＦを受ける。ＮチャネルＭＯＳトランジスタ７２のゲートは、インバータ５１を介してレジスタ入力部６５からのリフレッシュ構成指示データＳＲＴ＜１＞を受ける。ＮチャネルＭＯＳトランジスタ７３，７４は、ノードＮ１１と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ７３のゲートは、正温度特性回路３３からの基準電圧ＶＲＥＦＴを受ける。ＮチャネルＭＯＳトランジスタ７４のゲートは、インバータ５２，５１を介してレジスタ入力部６５からのリフレッシュ構成指示データＳＲＴ＜１＞を受ける。
【００５３】
ＰチャネルＭＯＳトランジスタ６３は、電源電位ＶＤＤのラインとノードＮ１１との間に接続される。ＰチャネルＭＯＳトランジスタ６４は、電源電位ＶＤＤのラインと出力ノードＮ１２との間に接続される。ＰチャネルＭＯＳトランジスタ６３，６４のゲートはともにノードＮ１１に接続される。これらのＰチャネルＭＯＳトランジスタ６３，６４はカレントミラー回路を構成している。
【００５４】
電圧制御部６２において、ＮチャネルＭＯＳトランジスタ７５，７６は、出力ノードＮ１２と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ７５のゲートは、そのドレインに接続される。論理回路５７は、レジスタ入力部６５からのリフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞を受ける。論理回路５７の出力ノードは、インバータ５３を介してＮチャネルＭＯＳトランジスタ７６のゲートに接続される。
【００５５】
ＮチャネルＭＯＳトランジスタ７７，７８は、出力ノードＮ１２と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ７７のゲートは、そのドレインに接続される。論理回路５８は、レジスタ入力部６５からのリフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞を受ける。論理回路５８の出力ノードは、インバータ５４を介してＮチャネルＭＯＳトランジスタ７８のゲートに接続される。
【００５６】
ＮチャネルＭＯＳトランジスタ７９，８０は、出力ノードＮ１２と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ７９のゲートは、そのドレインに接続される。論理回路５９は、レジスタ入力部６５からのリフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞を受ける。論理回路５９の出力ノードは、インバータ５５を介してＮチャネルＭＯＳトランジスタ８０のゲートに接続される。
【００５７】
ＮチャネルＭＯＳトランジスタ８１，８２は、出力ノードＮ１２と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ８１のゲートは、そのドレインに接続される。論理回路６０は、レジスタ入力部６５からのリフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞を受ける。論理回路６０の出力ノードは、インバータ５６を介してＮチャネルＭＯＳトランジスタ８２のゲートに接続される。出力ノードＮ１２からのバイアス電圧ＶＢは、発振回路３５に与えられる。
【００５８】
なお、ＮチャネルＭＯＳトランジスタ７５，７７はともに所定のゲート幅を有するＮチャネルＭＯＳトランジスタを１６個並列接続したものであり、ＮチャネルＭＯＳトランジスタ７９は所定のゲート幅を有するＮチャネルＭＯＳトランジスタを１０個並列接続したものであり、ＮチャネルＭＯＳトランジスタ８１は所定のゲート幅を有するＮチャネルＭＯＳトランジスタを８個並列接続したものである。すなわち、ＮチャネルＭＯＳトランジスタ７５，７７の電流駆動能力はともにＮチャネルＭＯＳトランジスタ８１の電流駆動能力の２倍であり、ＮチャネルＭＯＳトランジスタ７９の電流駆動能力はＮチャネルＭＯＳトランジスタ８１の電流駆動能力の１．２５倍である。
【００５９】
このように、ＮチャネルＭＯＳトランジスタ７５，７７，７９，８１は、それぞれ所定の抵抗値を有する抵抗素子として機能する。また、ＮチャネルＭＯＳトランジスタ７６，７８，８０，８２は、それぞれ対応するＮチャネルＭＯＳトランジスタ７５，７７，７９，８１と基準電位のラインとの接続を切換えるスイッチングトランジスタとして機能する。
【００６０】
次に、図５および図６を参照して、このバイアス電圧制御回路３４の動作について説明する。まず、電圧選択部６１の動作について説明する。モードレジスタ４が８５℃モードまたは７０℃モードに設定された場合（ＳＲＴ＜１＞＝「Ｈ」レベル）、インバータ５１の出力信号は「Ｌ」レベルにされ、インバータ５２の出力信号は「Ｈ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ７２が非導通になり、ＮチャネルＭＯＳトランジスタ７４が導通する。この場合、ＮチャネルＭＯＳトランジスタ７３に流れる電流は、正の温度特性を有する基準電圧ＶＲＥＦＴによって変動する。すなわち、温度が上昇すると基準電圧ＶＲＥＦＴが上昇するため、ＮチャネルＭＯＳトランジスタ７３に流れる電流は増加する。これに応じて、ノードＮ１１の電位は低下し、ＰチャネルＭＯＳトランジスタ６４に流れる電流は増加する。このため、出力ノードＮ１２の電位（ＶＢ）は上昇する。一方、温度が低下すると基準電圧ＶＲＥＦＴが低下するため、ＮチャネルＭＯＳトランジスタ７３に流れる電流は減少する。これに応じて、ノードＮ１１の電位は上昇し、ＰチャネルＭＯＳトランジスタ６４に流れる電流は減少する。このため、出力ノードＮ１２の電位（ＶＢ）は低下する。
【００６１】
また、モードレジスタ４が４５℃モードまたは１５℃モードに設定された場合（ＳＲＴ＜１＞＝「Ｌ」レベル）、インバータ５１の出力信号は「Ｈ」レベルにされ、インバータ５２の出力信号は「Ｌ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ７２が導通し、ＮチャネルＭＯＳトランジスタ７４が非導通になる。この場合、ＮチャネルＭＯＳトランジスタ７１に流れる電流は、温度に依存しない一定レベルの基準電圧ＶＲＥＦによって定められる。すなわち、温度が変動してもノードＮ１１の電位、および出力ノードＮ１２の電位（ＶＢ）は一定である。
【００６２】
このように、モードレジスタ４が８５℃モードまたは７０℃モードに設定された場合は、正の温度特性を有する基準電圧ＶＲＥＦＴに応じた電流がノードＮ１１に与えられる。一方、モードレジスタ４が４５℃モードまたは１５℃モードに設定された場合は、温度に依存しない一定レベルの基準電圧ＶＲＥＦに応じた電流がノードＮ１１に与えられる。
【００６３】
次に、電圧制御部６２の動作について説明する。製品出荷時のモードレジスタ４の設定のデフォルトは７０℃モードである。モードレジスタ４が７０℃モードに設定された場合（ＳＲＴ＜０＞＝「Ｌ」レベル、ＳＲＴ＜１＞＝「Ｈ」レベル）、論理回路５８の出力信号が「Ｌ」レベルにされ、論理回路５７，５９，６０の出力信号が「Ｈ」レベルにされる。このため、インバータ５４の出力信号が「Ｈ」レベルにされ、インバータ５３，５５，５６の出力信号が「Ｌ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ７８が導通し、ＮチャネルＭＯＳトランジスタ７６，８０，８２が非導通になる。したがって、出力ノードＮ１２の電位（ＶＢ）は、ＮチャネルＭＯＳトランジスタ７７，７８によって定められる。
【００６４】
モードレジスタ４が８５℃モードに設定された場合（ＳＲＴ＜０＞＝ＳＲＴ＜１＞＝「Ｈ」レベル）、論理回路５７の出力信号が「Ｌ」レベルにされ、論理回路５８〜６０の出力信号が「Ｈ」レベルにされる。このため、インバータ５３の出力信号が「Ｈ」レベルにされ、インバータ５４〜５６の出力信号が「Ｌ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ７６が導通し、ＮチャネルＭＯＳトランジスタ７８，８０，８２が非導通になる。したがって、出力ノードＮ１２の電位（ＶＢ）は、ＮチャネルＭＯＳトランジスタ７５，７６によって定められる。
【００６５】
ここで、ＮチャネルＭＯＳトランジスタ７５，７７の電流駆動能力は同じであるため、製品出荷後にユーザがモードレジスタ４の設定を７０℃モードと８５℃モードとで切換えても、電圧制御部６２による出力ノードＮ１２の電位制御は行なわれない。
【００６６】
モードレジスタ４が４５℃モードに設定された場合（ＳＲＴ＜０＞＝「Ｈ」レベル、ＳＲＴ＜１＞＝「Ｌ」レベル）、論理回路５９の出力信号が「Ｌ」レベルにされ、論理回路５７，５８，６０の出力信号が「Ｈ」レベルにされる。このため、インバータ５５の出力信号が「Ｈ」レベルにされ、インバータ５３，５４，５６の出力信号が「Ｌ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ８０が導通し、ＮチャネルＭＯＳトランジスタ７６，７８，８２が非導通になる。したがって、出力ノードＮ１２の電位（ＶＢ）は、ＮチャネルＭＯＳトランジスタ７９，８０によって定められる。
【００６７】
モードレジスタ４が１５℃モードに設定された場合（ＳＲＴ＜０＞＝ＳＲＴ＜１＞＝「Ｌ」レベル）、論理回路６０の出力信号が「Ｌ」レベルにされ、論理回路５７〜５９の出力信号が「Ｈ」レベルにされる。このため、インバータ５６の出力信号が「Ｈ」レベルにされ、インバータ５３〜５５の出力信号が「Ｌ」レベルにされる。これに応じて、ＮチャネルＭＯＳトランジスタ８２が導通し、ＮチャネルＭＯＳトランジスタ７６，７８，８０が非導通になる。したがって、出力ノードＮ１２の電位（ＶＢ）は、ＮチャネルＭＯＳトランジスタ８１，８２によって定められる。
【００６８】
ここで、ＮチャネルＭＯＳトランジスタ７５，７７の電流駆動能力は、ともにＮチャネルＭＯＳトランジスタ８１の電流駆動能力の２倍であるため、モードレジスタ４が７０℃モードまたは８５℃モードに設定された場合の出力ノードＮ１２の電位（ＶＢ）は、ともにモードレジスタ４が１５℃モードに設定された場合の１／２倍にされる。また、ＮチャネルＭＯＳトランジスタ７９の電流駆動能力は、ＮチャネルＭＯＳトランジスタ８１の電流駆動能力の１．２５倍であるため、モードレジスタ４が４５℃モードに設定された場合の出力ノードＮ１２の電位（ＶＢ）は、モードレジスタ４が１５℃モードに設定された場合の１／１．２５倍にされる。
【００６９】
したがって、製品出荷後に、ユーザがモードレジスタ４の設定を７０℃モード（または８５℃モード）と４５℃モードと１５℃モードとで切換えた場合、電圧制御部６２によって出力ノードＮ１２の電位制御が行なわれる。
【００７０】
なお、ここでは、モードレジスタ４による７０℃モードと８５℃モードの設定切換を無効にする方法として、ＮチャネルＭＯＳトランジスタ７５，７７の電流駆動能力を同じにする方法を示したが、この方法に限定されるものではない。たとえば、ＮチャネルＭＯＳトランジスタ７５，７６、インバータ５３および論理回路５７を削除し、７０℃モードおよび８５℃モードの両方においてＮチャネルＭＯＳトランジスタ７８が導通するような構成にしてもよい。
【００７１】
図７は、図３に示した発振回路３５の構成を示す回路図である。図７において、この発振回路３５は、ＰチャネルＭＯＳトランジスタ９１〜１００およびＮチャネルＭＯＳトランジスタ１０１〜１１５を含む。
【００７２】
ＰチャネルＭＯＳトランジスタ９１は、電源電位ＶＤＤのラインとノードＮ２１との間に接続され、そのゲートはセルフリフレッシュ活性化信号ＳＲＥを受ける。ＰチャネルＭＯＳトランジスタ９２は、電源電位ＶＤＤのラインとノードＮ２１との間に接続される。ＮチャネルＭＯＳトランジスタ１０１〜１０３は、ノードＮ２１と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９２およびＮチャネルＭＯＳトランジスタ１０１は、それらのゲートがともにノードＮ２５に接続され、インバータを構成する。ＮチャネルＭＯＳトランジスタ１０２のゲートは、バイアス電圧ＶＢを受ける。ＮチャネルＭＯＳトランジスタ１０３のゲートは、セルフリフレッシュ活性化信号ＳＲＥを受ける。
【００７３】
ＰチャネルＭＯＳトランジスタ９３は、電源電位ＶＤＤのラインとノードＮ２２との間に接続される。ＮチャネルＭＯＳトランジスタ１０４，１０５は、ノードＮ２２と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９３およびＮチャネルＭＯＳトランジスタ１０４は、それらのゲートがともにノードＮ２１に接続され、インバータを構成する。ＮチャネルＭＯＳトランジスタ１０５のゲートは、セルフリフレッシュ活性化信号ＳＲＥを受ける。ＰチャネルＭＯＳトランジスタ９４は、電源電位ＶＤＤのラインとノードＮ２３との間に接続される。ＮチャネルＭＯＳトランジスタ１０６，１０７は、ノードＮ２３と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９４およびＮチャネルＭＯＳトランジスタ１０６は、それらのゲートがともにノードＮ２２に接続され、インバータを構成する。ＮチャネルＭＯＳトランジスタ１０７のゲートは、セルフリフレッシュ活性化信号ＳＲＥを受ける。ＰチャネルＭＯＳトランジスタ９５は、電源電位ＶＤＤのラインとノードＮ２４との間に接続される。ＮチャネルＭＯＳトランジスタ１０８，１０９は、ノードＮ２４と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９５およびＮチャネルＭＯＳトランジスタ１０８のゲートは、それらのゲートがともにノードＮ２３に接続され、インバータを構成する。ＮチャネルＭＯＳトランジスタ１０９のゲートは、セルフリフレッシュ活性化信号ＳＲＥを受ける。ＰチャネルＭＯＳトランジスタ９６は、電源電位ＶＤＤのラインとノードＮ２５との間に接続される。ＮチャネルＭＯＳトランジスタ１１０，１１１は、ノードＮ２５と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９６およびＮチャネルＭＯＳトランジスタ１１０は、それらのゲートがともにノードＮ２４に接続され、インバータを構成する。ＮチャネルＭＯＳトランジスタ１１１のゲートは、セルフリフレッシュ活性化信号ＳＲＥを受ける。
【００７４】
ＰチャネルＭＯＳトランジスタ９２〜９６およびＮチャネルＭＯＳトランジスタ１０１、１０４，１０６，１０８，１１０は、インバータをリング状に接続したリングオシレータを構成する。また、ＮチャネルＭＯＳトランジスタ１０２，１０５，１０７，１０９，１１１は、それらのゲートがともにバイアス電圧ＶＢを受けてリングオシレータの電流源を構成し、それぞれバイアス電圧ＶＢの電圧レベルに応じた大きさの動作電流をリングオシレータに供給する。
【００７５】
ＰチャネルＭＯＳトランジスタ９７およびＮチャネルＭＯＳトランジスタ１１２は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはともにノードＮ２５に接続され、インバータを構成する。ＰチャネルＭＯＳトランジスタ９８は、電源電位ＶＤＤのラインとノードＮ２７との間に接続される。ＮチャネルＭＯＳトランジスタ１１３，１１４は、ノードＮ２７と接地電位ＧＮＤのラインとの間に直列接続される。ＰチャネルＭＯＳトランジスタ９８およびＮチャネルＭＯＳトランジスタ１１３は、それらのゲートがともにＰチャネルＭＯＳトランジスタ９７とＮチャネルＭＯＳトランジスタ１１２の間のノードＮ２６に接続され、インバータを構成する。ＮチャネルＭＯＳトランジスタ１１４のゲートは、セルフリフレッシュ活性化信号ＳＲＥを受ける。
【００７６】
ＰチャネルＭＯＳトランジスタ９９は、電源電位ＶＤＤのラインと、ＰチャネルＭＯＳトランジスタ９８とＮチャネルＭＯＳトランジスタ１１３の間のノードＮ２７との間に接続され、そのゲートはセルフリフレッシュ活性化信号ＳＲＥを受ける。ＰチャネルＭＯＳトランジスタ１００およびＮチャネルＭＯＳトランジスタ１１５は、電源電位ＶＤＤのラインと接地電位ＧＮＤのラインとの間に直列接続され、それらのゲートはともにノードＮ２７に接続され、インバータを構成する。ＰチャネルＭＯＳトランジスタ１００とＮチャネルＭＯＳトランジスタ１１５の間の出力ノードＮ２８からは、リフレッシュ要求信号ＰＨＹが出力される。
【００７７】
次に、この発振回路３５の動作について説明する。まず、セルフリフレッシュ活性化信号ＳＲＥが非活性化レベルの「Ｌ」レベルの場合について説明する。セルフリフレッシュ活性化信号ＳＲＥが「Ｌ」レベルにされたことに応じて、ＰチャネルＭＯＳトランジスタ９１が導通し、ＮチャネルＭＯＳトランジスタ１０３が非導通になる。このため、ノードＮ２１は「Ｈ」レベルになる。これに応じて、ノードＮ２２が「Ｌ」レベル、ノードＮ２３が「Ｈ」レベル、ノードＮ２４が「Ｌ」レベル、ノードＮ２５が「Ｈ」レベルになる。このとき、ノードＮ２５が「Ｈ」レベルにされたことに応じて、ＮチャネルＭＯＳトランジスタ１０１が導通するが、ＮチャネルＭＯＳトランジスタ１０３が非導通になっているため、ノードＮ２１は「Ｈ」レベルを保持する。したがって、この場合、リングオシレータによる発振動作は行なわれない。
【００７８】
また、セルフリフレッシュ活性化信号ＳＲＥが「Ｈ」レベルにされたことに応じて、ＰチャネルＭＯＳトランジスタ９９が導通し、ＮチャネルＭＯＳトランジスタ１１４が非導通になる。このため、ノードＮ２７は「Ｈ」レベルになる。これに応じて、出力ノードＮ２８からは、「Ｌ」レベルのリフレッシュ要求信号ＰＨＹが出力される。
【００７９】
次に、セルフリフレッシュ活性化信号ＳＲＥが活性化レベルの「Ｈ」レベルの場合について説明する。セルフリフレッシュ活性化信号ＳＲＥが「Ｈ」レベルにされたことに応じて、ＰチャネルＭＯＳトランジスタ９１が非導通になり、ＮチャネルＭＯＳトランジスタ１０３が導通する。この場合、奇数個（ここでは、５個）のインバータによって構成されるリングオシレータが発振動作を行ない、ノードＮ２１〜Ｎ２５の論理レベルは交互に切換えられる。このリングオシレータの動作電流はバイアス電圧ＶＢによって規定されるため、発振周期はバイアス電圧ＶＢの電圧レベルに応じて変化する。すなわち、バイアス電圧ＶＢが上昇した場合は、リングオシレータの動作電流が大きくなるため発振周期が短くなる。一方、バイアス電圧ＶＢが低下した場合は、リングオシレータの動作電流が小さくなるため発振周期が長くなる。
【００８０】
また、セルフリフレッシュ活性化信号ＳＲＥが「Ｈ」レベルにされたことに応じて、ＰチャネルＭＯＳトランジスタ９９が非導通になり、ＮチャネルＭＯＳトランジスタ１１４が導通する。このため、ノードＮ２５の論理レベルが交互に切換えられることに応じて、ノードＮ２６〜Ｎ２８の論理レベルが交互に切換えられる。したがって、出力ノードＮ２８からは、所定周期のリフレッシュ要求信号ＰＨＹが出力される。
【００８１】
したがって、デバイスの温度が高い場合は、バイアス電圧発生回路３４によってバイアス電圧ＶＢを上昇させることにより、リフレッシュ要求信号ＰＨＹの発振周期が短くなるように制御される。一方、デバイスの温度が低い場合は、バイアス電圧制御回路３４によってバイアス電圧ＶＢを低下させることにより、リフレッシュ要求信号ＰＨＹの発振周期が長くなるように制御される。セルフリフレッシュモード時におけるセルフリフレッシュ周期は、このリフレッシュ要求信号ＰＨＹの発振周期に応じて定められる。これにより、温度が低いほどセルフリフレッシュ周期が長くなるため、セルフリフレッシュモード時における消費電流が低減される。
【００８２】
従来は、モードレジスタ４によって温度に対応したリフレッシュ周期を設定する方法と、正温度特性回路３３によってリフレッシュ周期を自己制御的に調整する方法とを共用していなかった。このため、ユーザの要望に合わせて回路を構成する必要があり、生産性が悪かった。
【００８３】
図５に示したバイアス電圧制御回路３４を参照して、従来のバイアス電圧制御回路では、ＮチャネルＭＯＳトランジスタ７７は、所定のゲート幅を有するＮチャネルＭＯＳトランジスタを１２個並列接続したもので構成していた。このため、ＮチャネルＭＯＳトランジスタ７７の電流駆動能力は、ＮチャネルＭＯＳトランジスタ８１の電流駆動能力の１．５倍であった。ここで、ＮチャネルＭＯＳトランジスタ７１，７２を設けずに、モードレジスタ４によるリフレッシュ制御と、正温度特性回路３３によるリフレッシュ制御とを単純に組合わせた場合、セルフリフレッシュ周期が２重に制御されるために適切な制御が行なわれない可能性があった。たとえば、高温におけるリフレッシュ制御を保証した場合、低温におけるセルフリフレッシュ周期が適正値よりも長くなり、リフレッシュオーバーしてしまう可能性があった。この場合、リフレッシュが適切に行なわれずに、保持すべきデータが消失してしまうことになる。
【００８４】
そこで、この実施の形態１では、モードレジスタ４が８５℃モードまたは７０℃モードに設定された場合は、正温度特性回路３３からの基準電圧ＶＲＥＦＴを用いたリフレッシュ制御を行なう。一方、モードレジスタ４が４５℃モードまたは１５℃モードに設定された場合は、基準電圧発生回路３２からの基準電圧ＶＲＥＦを用いたリフレッシュ制御を行なう。また、モードレジスタ４の７０℃モードと８５℃モードとの設定切換を無効にし、７０℃モード（または８５℃モード）と４５℃モードと１５℃モードとの設定切換を有効にする。
【００８５】
たとえば、デバイスの温度が７０℃よりも高い場合、製品出荷後にユーザがモードレジスタ４の設定をデフォルトの７０℃モードから８５℃モードに切換えても設定切換は無効にされ、リフレッシュ周期は温度に依存して自己制御的に調整される。また、デバイスの温度が７０℃よりも低い場合、製品出荷後にユーザがモードレジスタ４の設定をデフォルトの７０℃モードから４５℃モードまたは１５℃モードに切換えた場合、リフレッシュ周期はモードレジスタ４の設定によって温度に対応した周期にされる。したがって、モードレジスタによって温度に対応したリフレッシュ周期を設定する方法と、正温度特性回路によってリフレッシュ周期を自己制御的に調整する方法とを問題なく共用することができ、生産性が向上する。また、デバイスの温度に応じてセルフリフレッシュ周期を適切に制御することができるため、低消費電力化が実現できる。
【００８６】
なお、ここでは、擬似ＳＲＡＭを例に挙げて説明したが、ＳＤＲＡＭなど他の半導体記憶装置においても同様の効果が得られる。
【００８７】
実施の形態２．
図８は、この発明の実施の形態２によるリフレッシュ制御に関連する部分の構成を示すブロック図である。図８において、シングル用ヒューズ部１２１，１２３、ツイン用ニューズ部１２２，１２４、モード選択回路１２５、リフレッシュ制御回路１２６、カウンタ回路１２７およびインバータ１３１〜１５０は、図１に示した制御回路３に設けられる。
【００８８】
シングル用ヒューズ部１２１，１２３は、それぞれ複数（たとえば、３個）のヒューズ回路１２１ａ〜１２１ｃ，１２３ａ〜１２３ｃを含む。ツイン用ヒューズ部１２２，１２４は、それぞれ複数（たとえば、３個）のヒューズ回路１２２ａ〜１２２ｃ，１２４ａ〜１２４ｃを含む。
【００８９】
ヒューズ回路１２１ａの出力信号は、インバータ１３２，１３８を介して制御信号ＶＲ１としてリフレッシュ制御回路１２６に与えられる。ヒューズ回路１２１ｂの出力信号は、インバータ１３４，１３９を介して制御信号ＶＲ２としてリフレッシュ制御回路１２６に与えられる。ヒューズ回路１２１ｃの出力信号は、インバータ１３６，１４０を介して制御信号ＶＲ３としてリフレッシュ制御回路１２６に与えられる。
【００９０】
ヒューズ回路１２２ａの出力信号は、インバータ１３３，１３８を介して制御信号ＶＲ１としてリフレッシュ制御回路１２６に与えられる。ヒューズ回路１２２ｂの出力信号は、インバータ１３５，１３９を介して制御信号ＶＲ２としてリフレッシュ制御回路１２６に与えられる。ヒューズ回路１２２ｃの出力信号は、インバータ１３７，１４０を介して制御信号ＶＲ３としてリフレッシュ制御回路１２６に与えられる。
【００９１】
モード選択回路１２５は、１ビットを１個のメモリセルで実現するシングルセルモードと、１ビットを２個のメモリセルで実現するツインセルモードのうちどちらか一方のモードを選択する選択信号ＳＴＳを生成する。インバータ１３２，１３４，１３６は、それぞれＨｉｇｈ側制御端子が選択信号ＳＴＳをインバータ１３１を介して受け、それぞれＬｏｗ側制御端子が選択信号ＳＴＳを直接受ける。インバータ１３３，１３５，１３７は、それぞれＨｉｇｈ側制御端子が選択信号ＳＴＳを直接受け、それぞれＬｏｗ側制御端子が選択信号ＳＴＳをインバータ１３１を介して受ける。インバータ１３２〜１３７は、トライステートインバータであり、それぞれＨｉｇｈ側制御端子およびＬｏｗ側制御端子の入力信号が、「Ｌ」レベルおよび「Ｈ」レベルの組合わせの場合に活性化され、「Ｈ」レベルおよび「Ｌ」レベルの組合わせの場合に非活性化される。
【００９２】
リフレッシュ制御回路１２６は、インバータ１３８，１３９，１４０からの制御信号ＶＲ１，ＶＲ２，ＶＲ３に応じた周期で発振し、所定周期のリフレッシュ要求信号ＰＨＹを生成する。
【００９３】
ヒューズ回路１２３ａの出力信号は、インバータ１４２，１４８を介して制御信号ＶＣ１としてカウンタ回路１２７に与えられる。ヒューズ回路１２３ｂの出力信号は、インバータ１４４，１４９を介して制御信号ＶＣ２としてカウンタ回路１２７に与えられる。ヒューズ回路１２３ｃの出力信号は、インバータ１４６，１５０を介して制御信号ＶＣ３としてカウンタ回路１２７に与えられる。
【００９４】
ヒューズ回路１２４ａの出力信号は、インバータ１４３，１４８を介して制御信号ＶＣ１としてカウンタ回路１２７に与えられる。ヒューズ回路１２４ｂの出力信号は、インバータ１４５，１４９を介して制御信号ＶＣ２としてカウンタ回路１２７に与えられる。ヒューズ回路１２４ｃの出力信号は、インバータ１４７，１５０を介して制御信号ＶＣ３としてカウンタ回路１２７に与えられる。
【００９５】
インバータ１４２，１４４，１４６は、それぞれＨｉｇｈ側制御端子が選択信号ＳＴＳをインバータ１４１を介して受け、それぞれＬｏｗ側制御端子が選択信号ＳＴＳを直接受ける。インバータ１４３，１４５，１４７は、それぞれＨｉｇｈ側制御端子が選択信号ＳＴＳを直接受け、それぞれＬｏｗ側制御端子が選択信号ＳＴＳをインバータ１４１を介して受ける。インバータ１４２〜１４７は、トライステートインバータであり、それぞれＨｉｇｈ側制御端子およびＬｏｗ側制御端子の入力信号が、「Ｌ」レベルおよび「Ｈ」レベルの組合わせの場合に活性化され、「Ｈ」レベルおよび「Ｌ」レベルの組合わせの場合に非活性化される。
【００９６】
カウンタ回路１２７は、インバータ１４８，１４９，１５０からの制御信号ＶＣ１，ＶＣ２，ＶＣ３に応じた分周比で、リフレッシュ制御回路１２６からのリフレッシュ要求信号ＰＨＹを分周してリフレッシュ要求信号ＰＨＹＣを生成する。
【００９７】
図９は、図８に示したヒューズ回路１２１ａの構成を示す回路図である。図８において、このヒューズ回路１２１ａは、ＰチャネルＭＯＳトランジスタ１６１、ＮチャネルＭＯＳトランジスタ１６２〜１６４、ヒューズ１６５，１６６およびインバータ１６７，１６８を含む。
【００９８】
ＰチャネルＭＯＳトランジスタ１６１およびヒューズ１６５は、電源電位ＶＤＤのラインとノードＮ３１との間に直列接続される。ＮチャネルＭＯＳトランジスタ１６２は、ノードＮ３１と接地電位ＧＮＤのラインとの間に接続される。ＰチャネルＭＯＳトランジスタ１６１およびＮチャネルＭＯＳトランジスタ１６２のゲートは、ともに接地電位ＧＮＤのラインに接続される。
【００９９】
ヒューズ１６６およびＮチャネルＭＯＳトランジスタ１６３は、ノードＮ３１と接地電位ＧＮＤのラインとの間に直列接続される。ＮチャネルＭＯＳトランジスタ１６３のゲートは、後で図１１に示す基準電圧発生回路３２からの基準電圧ＶＲＥＦを受ける。この基準電圧ＶＲＥＦは、ＮチャネルＭＯＳトランジスタ１６３のしきい値電圧よりも少し高い一定レベルの電圧である。
【０１００】
インバータ１６７，１６８は、ノードＮ３１とヒューズ回路１２１ａの出力ノードとの間に直列接続される。ＮチャネルＭＯＳトランジスタ１６４は、ノードＮ３１と接地電位ＧＮＤのラインとの間に接続される。ＮチャネルＭＯＳトランジスタ１６４のゲートは、インバータ１６７とインバータ１６８の間のノードに接続される。
【０１０１】
ウェハテスト時において、ヒューズ１６５，１６６のうちのいずれか一方がブローされる。まず、ヒューズ１６５がブローされた場合について説明する。ＰチャネルＭＯＳトランジスタ１６１はそのゲートが接地電位ＧＮＤを受けて導通し、ＮチャネルＭＯＳトランジスタ１６２は、そのゲートが接地電位ＧＮＤを受けて非導通になっている。ノードＮ３１は、ヒューズ１６５がブローされているため、ＰチャネルＭＯＳトランジスタ１６１を介して電源電位ＶＤＤを受けない。ヒューズ１６６はブローされていないため、ノードＮ３１は、ＮチャネルＭＯＳトランジスタ１６３を介して接地電位ＧＮＤを受け、「Ｌ」レベルにされる。ノードＮ３１からの「Ｌ」レベルの信号は、インバータ１６７、１６８によってその論理レベルが２回反転され、ヒューズ回路１２１ａの出力信号は「Ｌ」レベルにされる。なお、ＮチャネルＭＯＳトランジスタ１６４は、そのゲートがインバータ１６７からの「Ｈ」レベルの信号を受けて導通する。このため、ノードＮ３１は、ＮチャネルＭＯＳトランジスタ１６４を介して接地電位ＧＮＤを受け、「Ｌ」レベルに固定される。
【０１０２】
一方、ヒューズ１６６がブローされた場合、ノードＮ３１は、ＮチャネルＭＯＳトランジスタ１６３を介して接地電位ＧＮＤを受けない。ノードＮ３１は、ヒューズ１６５がブローされていないため、ＰチャネルＭＯＳトランジスタ１６１を介して電源電位ＶＤＤを受け、「Ｈ」レベルにされる。ノードＮ３１からの「Ｈ」レベルの信号は、インバータ１６７、１６８によってその論理レベルが２回反転され、ヒューズ回路１２１ａの出力信号は「Ｈ」レベルにされる。このとき、ＮチャネルＭＯＳトランジスタ１６４は、そのゲートがインバータ１６７からの「Ｌ」レベルの信号を受けて非導通になる。このため、ノードＮ３１は、ＮチャネルＭＯＳトランジスタ１６４を介して接地電位ＧＮＤを受けず、「Ｈ」レベルに固定される。
【０１０３】
このように、ウェハテスト時のヒューズブローによって、ヒューズ回路１２１ａの出力信号は「Ｈ」レベルまたは「Ｌ」レベルにされる。ヒューズ回路１２１ａ〜１２１ｃ，１２２ａ〜１２２ｃ，１２３ａ〜１２３ｃ，１２４ａ〜１２４ｃは、それぞれ同様の構成であり、同様の動作を行なう。
【０１０４】
図１０は、図８に示したモード選択回路１２５の構成を示す回路図である。図８において、このモード選択回路１２５は、ボンディングパッド１７１、ＰチャネルＭＯＳトランジスタ１７２〜１７５およびインバータ１７６，１７７を含む。
【０１０５】
ボンディングパッド１７１は、ワイヤボンディングによってその出力ノードＮ４１をフローディング状態または「Ｌ」レベルにする。出力ノードＮ４１は、シングルセルモードにおいてフローティング状態にされ、ツインセルモードにおいてを「Ｌ」レベルにされる。
【０１０６】
ＰチャネルＭＯＳトランジスタ１７２〜１７４は、電源電位ＶＤＤのラインとノードＮ４１との間に直列接続され、それらのゲートはともに接地電位ＧＮＤのラインに接続される。インバータ１７６，１７７は、ノードＮ４１とモード選択回路１２５の出力ノードとの間に直列接続される。ＰチャネルＭＯＳトランジスタ１７５は、電源電位ＶＤＤのラインとノードＮ４１との間に接続される。ＰチャネルＭＯＳトランジスタ１７５のゲートは、インバータ１７６とインバータ１７７の間のノードに接続される。
【０１０７】
シングルモードにおいて、出力ノードＮ４１がフローティング状態にされる。ノードＮ４１は、ＰチャネルＭＯＳトランジスタ１７２〜１７４を介して電源電位ＶＤＤを受け、「Ｈ」レベルにされる。ノードＮ４１からの「Ｈ」レベルの信号は、インバータ１６７、１６８によってその論理レベルが２回反転され、モード選択回路１２５の出力選択信号ＳＴＳは「Ｈ」レベルにされる。このとき、ＰチャネルＭＯＳトランジスタ１７５は、そのゲートがインバータ１７６からの「Ｌ」レベルの信号を受けて導通する。このため、ノードＮ４１は、ＰチャネルＭＯＳトランジスタ１７５を介して電源電位ＶＤＤを受け、「Ｈ」レベルに固定される。
【０１０８】
一方、ツインセルモードにおいて、出力ノードＮ４１が「Ｌ」レベルにされる。ノードＮ４１からの「Ｌ」レベルの信号は、インバータ１６７、１６８によってその論理レベルが２回反転され、モード選択回路１２５の出力選択信号ＳＴＳは「Ｌ」レベルにされる。このとき、ＰチャネルＭＯＳトランジスタ１７５は、そのゲートがインバータ１７６からの「Ｈ」レベルの信号を受けて非導通になる。このため、ノードＮ４１は、ＰチャネルＭＯＳトランジスタ１７５を介して電源電位ＶＤＤを受けず、「Ｌ」レベルに固定される。
【０１０９】
図８に戻って、モード選択回路１２５の出力選択信号ＳＴＳは、シングルセルモードにおいて「Ｈ」レベルにされ、ツインセルモードにおいて「Ｌ」レベルにされる。シングルセルモードにおいて、選択信号ＳＴＳが「Ｈ」レベルにされたことに応じて、インバータ１３２，１３４，１３６が活性化され、インバータ１３３，１３５，１３７が非活性化される。したがって、ヒューズ回路１２１ａ，１２１ｂ，１２１ｃの出力信号は、それぞれインバータ１３２，１３４，１３６およびインバータ１３８，１３９，１４０を介して制御信号ＶＲ１，ＶＲ２，ＶＲ３としてリフレッシュ制御回路１２６に与えられる。
【０１１０】
一方、ツインセルモードにおいて、選択信号ＳＴＳが「Ｌ」レベルにされたことに応じて、インバータ１３３，１３５，１３７が活性化され、インバータ１３２，１３４，１３６が非活性化される。したがって、ヒューズ回路１２２ａ，１２２ｂ，１２２ｃの出力信号は、それぞれインバータ１３３，１３５，１３７およびインバータ１３８，１３９，１４０を介して制御信号ＶＲ１，ＶＲ２，ＶＲ３としてリフレッシュ制御回路１２６に与えられる。
【０１１１】
図１１は、図８に示したリフレッシュ制御回路１２６の構成を示すブロック図であって、図３と対比される図である。図８のリフレッシュ制御回路１２６を参照して、図３のリフレッシュ制御回路３１と異なる点は、バイアス電圧制御回路３４がバイアス電圧制御回路１８１で置換されている点である。このバイアス電圧制御回路１８１は、インバータ１３８，１３９，１４０からの制御信号ＶＲ１，ＶＲ２，ＶＲ３を受ける。なお、図１１において、図３と対応する部分においては同一符号を付し、その詳細説明を省略する。
【０１１２】
図１２は、図１１に示したバイアス電圧制御回路１８１の構成を示す回路図であって、図５と対比される図である。図１２のバイアス電圧制御回路１８１を参照して、図５のバイアス電圧制御回路３４と異なる点は、ＮチャネルＭＯＳトランジスタ１９１〜１９３およびＰチャネルＭＯＳトランジスタ１９４〜１９６が追加されている点である。なお、図１２において、図５と対応する部分においては同一符号を付し、その詳細説明を省略する。
【０１１３】
ＮチャネルＭＯＳトランジスタ１９１およびＰチャネルＭＯＳトランジスタ１９４は、電源電位ＶＤＤのラインとノードＮ１１との間に直列接続される。ＮチャネルＭＯＳトランジスタ１９２およびＰチャネルＭＯＳトランジスタ１９５は、電源電位ＶＤＤのラインとノードＮ１１との間に直列接続される。ＮチャネルＭＯＳトランジスタ１９３およびＰチャネルＭＯＳトランジスタ１９６は、電源電位ＶＤＤのラインとノードＮ１１との間に直列接続される。ＮチャネルＭＯＳトランジスタ１９１のゲートは制御信号ＶＲ１を受け、ＮチャネルＭＯＳトランジスタ１９２のゲートは制御信号ＶＲ２を受け、ＮチャネルＭＯＳトランジスタ１９３のゲートは制御信号ＶＲ３を受ける。ＰチャネルＭＯＳトランジスタ１９４〜１９６のゲートは、ともにノードＮ１１に接続される。
【０１１４】
制御信号ＶＲ１，ＶＲ２，ＶＲ３がすべて「Ｌ」レベルの場合、ＮチャネルＭＯＳトランジスタ１９１〜１９３が非導通になるため、バイアス電圧制御回路１８１の動作は、図５に示したバイアス電圧制御回路３４の動作と同様である。
【０１１５】
制御信号ＶＲ１，ＶＲ２，ＶＲ３のうち少なくとも１つが「Ｈ」レベルの場合、ＮチャネルＭＯＳトランジスタ１９１〜１９３のうちそのゲートが「Ｈ」レベルの制御信号を受けたＮチャネルＭＯＳトランジスタが導通する。これに応じて、ノードＮ１１の電位は上昇し、ＰチャネルＭＯＳトランジスタ６４に流れる電流は減少する。このため、出力ノードＮ１２の電位（ＶＢ）は低下する。また、制御信号ＶＲ１，ＶＲ２，ＶＲ３がすべて「Ｈ」レベルの場合は出力ノードＮ１２の電位（ＶＢ）が大きく低下する。
【０１１６】
このように、制御信号ＶＲ１，ＶＲ２，ＶＲ３の論理レベルの組合わせに応じて、出力ノードＮ１２の電位（ＶＢ）が微調整される。これに応じて、発振回路３５の発振周期が制御され、リフレッシュ要求信号ＰＨＹの周期が微調整される。
【０１１７】
図８に戻って、シングルセルモードにおいて、選択信号ＳＴＳが「Ｈ」レベルにされたことに応じて、インバータ１４２，１４４，１４６が活性化され、インバータ１４３，１４５，１４７が非活性化される。したがって、ヒューズ回路１２３ａ，１２３ｂ，１２３ｃの出力信号は、それぞれインバータ１４２，１４４，１４６およびインバータ１４８，１４９，１５０を介して制御信号ＶＣ１，ＶＣ２，ＶＣ３としてカウンタ回路１２７に与えられる。
【０１１８】
一方、ツインセルモードにおいて、選択信号ＳＴＳが「Ｌ」レベルにされたことに応じて、インバータ１４３，１４５，１４７が活性化され、インバータ１４２，１４４，１４６が非活性化される。したがって、ヒューズ回路１２４ａ，１２４ｂ，１２４ｃの出力信号は、それぞれインバータ１４３，１４５，１４７およびインバータ１４８，１４９，１５０を介して制御信号ＶＣ１，ＶＣ２，ＶＣ３としてカウンタ回路１２７に与えられる。
【０１１９】
図１３は、図８に示したカウンタ回路１２７の構成を示すブロック図である。図１３において、このカウンタ回路１２７は、カウンタ入力回路２０１、カウンタ２０２〜２０４、論理回路２０５およびカウンタ出力回路２０６を含む。
【０１２０】
カウンタ入力回路２０１は、リフレッシュ制御回路１２６からのリフレッシュ要求信号ＰＨＹに応答して、クロック信号ＣＬＫＴ，ＣＬＫＬを生成する。カウンタ２０２は、制御信号ＶＣ１が「Ｈ」レベルの場合は、クロック信号ＣＬＫＴを分周した信号ＣＹ１を生成する。一方、制御信号ＶＣ１が「Ｌ」レベルの場合は、出力回路２０６からのリセット信号ＲＳＴに応答してリセット動作を行ない、クロック信号ＣＬＫＴを分周しない。カウンタ２０３は、制御信号ＶＣ２が「Ｈ」レベルの場合は、カウンタ２０２の出力信号ＣＹ１を分周した信号ＣＹ２を生成する。一方、制御信号ＶＣ２が「Ｌ」レベルの場合は、出力回路２０６からのリセット信号ＲＳＴに応答してリセット動作を行ない、カウンタ２０２の出力信号ＣＹ１を分周しない。カウンタ２０４は、制御信号ＶＣ３が「Ｈ」レベルの場合は、カウンタ２０３の出力信号ＣＹ２を分周した信号ＣＹ３を生成する。一方、制御信号ＶＣ３が「Ｌ」レベルの場合は、出力回路２０６からのリセット信号ＲＳＴに応答してリセット動作を行ない、カウンタ２０３の出力信号ＣＹ２を分周しない。
【０１２１】
論理回路２０５は、カウンタ２０２〜２０４の出力信号ＣＹ１〜ＣＹ３がすべて「Ｈ」レベルの場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。
【０１２２】
カウンタ出力回路２０６は、論理回路２０５の出力信号およびカウンタ入力回路２０１からのクロック信号ＣＬＫＬに基づいて、リフレッシュ要求信号ＰＨＹＣおよびリセット信号ＲＳＴを生成する。リフレッシュ要求信号ＰＨＹＣおよびリセット信号ＲＳＴは、論理回路２０５の出力信号が「Ｌ」レベルにされたことに応じて、所定期間だけ「Ｈ」レベルにされる。
【０１２３】
図１４は、制御信号ＶＣ１〜ＶＣ３がすべて「Ｈ」レベルである場合のカウンタ回路１２７の動作を示すタイムチャートである。図１４において、リフレッシュ要求信号ＰＨＹは所定周期のパルス信号列である。カウンタ入力回路２０１は、リフレッシュ要求信号ＰＨＹに応答して、所定周期のクロック信号ＣＬＫＴ，ＣＬＫＬを生成する。
【０１２４】
カウンタ２０２は、時刻ｔ１において、クロック信号ＣＬＫＴが「Ｈ」レベルに立上げられたことに応じて出力信号ＣＹ１を「Ｈ」レベルに立上げ、時刻ｔ３において、クロック信号ＣＬＫＴが再び「Ｈ」レベルに立上げられたことに応じて出力信号ＣＹ１を「Ｌ」レベルに立下げる。このように、カウンタ２０２は、制御信号ＶＣ１が「Ｈ」レベルの場合に、入力クロック信号ＣＬＫＴを分周した信号を信号ＣＹ１として出力する。
【０１２５】
カウンタ２０３は、時刻ｔ１において、信号ＣＹ１が「Ｈ」レベルに立上げられたことに応じて出力信号ＣＹ２を「Ｈ」レベルに立上げ、時刻ｔ４において、信号ＣＹ１が再び「Ｈ」レベルに立上げられたことに応じて出力信号ＣＹ２を「Ｌ」レベルに立下げる。このように、カウンタ２０３は、制御信号ＶＣ２が「Ｈ」レベルの場合に、入力信号ＣＹ１を分周した信号を信号ＣＹ２として出力する。
【０１２６】
カウンタ２０４は、時刻ｔ１において、信号ＣＹ２が「Ｈ」レベルに立上げられたことに応じて出力信号ＣＹ３を「Ｈ」レベルに立上げ、時刻ｔ５において、信号ＣＹ２が再び「Ｈ」レベルに立上げられたことに応じて出力信号ＣＹ３を「Ｌ」レベルに立下げる。このように、カウンタ２０４は、制御信号ＶＣ３が「Ｈ」レベルの場合に、入力信号ＣＹ２を分周した信号を信号ＣＹ３として出力する。このように、カウンタ２０２，２０３，２０４は、それぞれ制御信号ＣＹ１〜ＣＹ３が「Ｈ」レベルの場合は、カウンタ出力回路２０６からのリセット信号ＲＳＴに基づくリセット動作を行なわない。
【０１２７】
カウンタ出力回路２０６は、時刻ｔ２において、カウンタ２０２〜２０４の出力信号ＣＹ１〜ＣＹ３がともに「Ｈ」レベルにされた状態でクロック信号ＣＬＫＬが「Ｌ」レベルに立下げられたことに応じて、リフレッシュ要求信号ＰＨＹＣおよびリセット信号ＲＳＴを所定期間だけ「Ｈ」レベルに立上げる。カウンタ回路１２７は、このような動作を周期的に繰返すことによって、所定周期のリフレッシュ要求信号ＰＨＹＣを生成する。
【０１２８】
図１５は、制御信号ＶＣ１，ＶＣ２が「Ｈ」レベル、制御信号ＶＣ３が「Ｌ」レベルである場合のカウンタ回路１２７の動作を示すタイムチャートであって、図１４と対比される図である。図１５のタイムチャートを参照して、図１４のタイムチャートと異なる部分は、信号ＣＹ３、リセット信号ＲＳＴおよびリフレッシュ要求信号ＰＨＹＣの波形である。なお、図１５において、図１４と対応する部分においてはその詳細説明を省略する。
【０１２９】
カウンタ２０２，２０３は、制御信号ＶＣ１，ＶＣ２が「Ｈ」レベルであることに応じて、それぞれ入力信号ＣＬＫＴ，ＣＹ１を分周した信号を信号ＣＹ１，ＣＹ２として出力する。カウンタ２０４は、制御信号ＣＹ３が「Ｌ」レベルであることに応じて、カウンタ出力回路２０６からのリセット信号ＲＳＴに基づくリセット動作を行なう。すなわち、時刻ｔ２において、リセット信号ＲＳＴが「Ｈ」レベルに立上げられたことに応じて、出力信号ＣＹ３を「Ｌ」レベルに立下げる。
【０１３０】
カウンタ出力回路２０６は、時刻ｔ１１において、カウンタ２０２〜２０４の出力信号ＣＹ１〜ＣＹ３がともに「Ｈ」レベルにされた状態でクロック信号ＣＬＫＬが「Ｌ」レベルに立下げられたことに応じて、リフレッシュ要求信号ＰＨＹＣおよびリセット信号ＲＳＴを所定期間だけ「Ｈ」レベルに立上げる。
【０１３１】
時刻ｔ１１において、カウンタ２０４は再びリセット動作を行なう。すなわち、リセット信号ＲＳＴが「Ｈ」レベルに立上げられたことに応じて、出力信号ＣＹ３を「Ｌ」レベルに立下げる。カウンタ回路１２７は、このような動作を周期的に繰返すことによって、所定周期のリフレッシュ要求信号ＰＨＹＣを生成する。このように、制御信号ＶＣ１，ＶＣ２が「Ｈ」レベル、制御信号ＶＣ３が「Ｌ」レベルである場合は、図１４に示したように制御信号ＶＣ１〜ＶＣ３がすべて「Ｈ」レベルである場合に比べて、生成されるリフレッシュ要求信号ＰＨＹＣの周期が短くなる。
【０１３２】
図示しないが、制御信号ＶＣ１〜ＶＣ３のうちの１つが「Ｈ」レベル、他の２つが「Ｌ」レベルの場合は、リフレッシュ要求信号ＰＨＹＣの周期がさらに短くなる。このように、制御信号ＶＣ１〜ＶＣ３のうち「Ｌ」レベルの制御信号が多いほど、リフレッシュ要求信号ＰＨＹＣの周期は短くなる。
【０１３３】
以上のように、制御信号ＶＣ１，ＶＣ２，ＶＣ３の論理レベルの組合わせに応じて、カウンタ回路１２７の分周比が制御される。これにより、リフレッシュ要求信号ＰＨＹＣの周期が調整される。セルフリフレッシュモード時におけるセルフリフレッシュ周期は、このリフレッシュ要求信号ＰＨＹＣの周期に応じて定められる。すなわち、セルフリフレッシュ周期は、制御信号ＶＣ１，ＶＣ２，ＶＣ３によって調整される。
【０１３４】
図８に戻って、シングル用ヒューズ部１２１およびツイン用ヒューズ部１２２によって生成される制御信号ＶＲ１〜ＶＲ３により、リフレッシュ制御回路１２６からのリフレッシュ要求信号ＰＨＹの周期が微調整される。このため、シングルセルモードおよびツインセルモードにおいて、個別にリフレッシュ要求信号ＰＨＹの周期を微調整することができる。また、シングル用ヒューズ部１２３およびツイン用ヒューズ部１２４によって生成される制御信号ＶＣ１〜ＶＣ３により、カウンタ回路１２７からのリフレッシュ要求信号ＰＨＹＣの周期が調整される。このため、シングルセルモードおよびツインセルモードにおいて、個別にリフレッシュ要求信号ＰＨＹＣの周期を調整することができる。
【０１３５】
従来は、シングルセルモードおよびツインセルモードにおいて同一のヒューズ回路を設けていたため、シングルセルモードとツインセルモードのモード切換をワイヤボンディングによって行なう際に、各モードに対応してセルフリフレッシュ周期を調整することができなかった。
【０１３６】
そこで、この実施の形態２では、シングルセル用ヒューズ部１２１，１２３およびツインセル用ヒューズ部１２２，１２４を設け、それらをワイヤボンディングによって切換えて使用する。これにより、リフレッシュ制御回路１２６とカウンタ回路１２７を共有化し、シングルセルモードおよびツインセルモードの各々に適切なセルフリフレッシュ周期を設定することができる。このため、生産性が向上し、セルフリフレッシュ周期を適切に制御することが可能な低消費電力の半導体装置が実現できる。
【０１３７】
なお、ここでは、擬似ＳＲＡＭを例に挙げて説明したが、ＳＤＲＡＭなど他の半導体記憶装置においても同様の効果が得られる。
【０１３８】
実施の形態３．
図１６は、この発明の実施の形態３によるテストモード制御に関連する部分の構成を示すブロック図である。図１６において、テストモード回路２１１は図１に示した制御回路３に設けられる。
【０１３９】
モードレジスタ４は、外部からの信号／ＣＥ，ＣＬＫ，／ＡＤＶ，ＣＲＥ，／ＷＥ，ＡＤＤ＜２０：０＞に応じて、テストモードイネーブル信号ＴＭＥを生成する。テストモード回路２１１は、モードレジスタ４からのテストモードイネーブル信号ＴＭＥが活性化レベルにされたことに応じて活性化され、外部からの信号／ＯＥ，／ＣＥ，ＣＬＫ，／ＡＤＶ，ＣＲＥ，／ＷＥ，ＡＤＤ＜２０：０＞に応じて、テストモードエントリ信号ＴＭＥＮＴを生成する。テストモード回路２１１は、このテストモードエントリ信号ＴＭＥＮＴを活性化レベルにすることによって、擬似ＳＲＡＭの動作を通常の動作モードからテストモードに切換える。なお、ここでは、アドレス信号ＡＤＤ＜２０：０＞を２１ビットの信号として説明するが、アドレス信号ＡＤＤのビット数は任意である。
【０１４０】
図１７は、図１６に示したモードレジスタ４の構成を示す回路ブロック図である。図１７において、このモードレジスタ４は、インバータ２２１，２２２，２２４、論理回路２２３，２２５、フリップフロップ（ＦＦ）２３１〜２３３、データラッチ部２３４，２３６および遅延回路２３５を含む。
【０１４１】
フリップフロップ２３１は、クロック信号ＣＬＫに同期して動作し、アドレスバリッド信号／ＡＤＶをインバータ２２１を介して取込み、取込んだ信号を保持して出力する。フリップフロップ２３２は、クロック信号ＣＬＫに同期して動作し、レジスタイネーブル信号ＣＲＥを取込み、取込んだ信号を保持して出力する。フリップフロップ２３３は、クロック信号ＣＬＫに同期して動作し、ライトイネーブル信号／ＷＥをインバータ２２２を介して取込み、取込んだ信号を保持して出力する。
【０１４２】
論理回路２２３は、フリップフロップ２３１〜２３３からの信号がすべて「Ｈ」レベルの場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。遅延回路２３５は、論理回路２２３の出力信号を所定時間だけ遅延させて出力する。論理回路２２５は、その一方入力端子が論理回路２２３の出力信号をインバータ２２４を介して受け、その他方入力端子が論理回路２２３の出力信号を遅延回路２３５を介して受ける。論理回路２２５は、インバータ２２４および遅延回路２３５からの信号の両方が「Ｈ」レベルの場合は「Ｌ」レベルのクロック信号ＣＬＫＴＭを出力し、インバータ２２４および遅延回路２３５からの信号のうち少なくとも一方が「Ｌ」レベルの場合は「Ｈ」レベルのクロック信号ＣＬＫＴＭを出力する。
【０１４３】
データラッチ部２３４は、クロック信号ＣＬＫに応答してラッチ動作を行ない、アドレス信号ＡＤＤ＜２０：０＞を取込んで信号ＤＬＯを生成する。データラッチ部２３５は、クロック信号ＣＬＫＴＭに応答してラッチ動作を行ない、データラッチ部２３４の出力信号ＤＬＯを取込んでテストモードイネーブル信号ＴＭＥを生成する。
【０１４４】
図１８は、図１７に示したフリップフロップ２３１の構成を示す回路図である。図１８において、このフリップフロップ２３１は、インバータ２４１〜２４５、ＰチャネルＭＯＳトランジスタＱＰ１〜ＱＰ４およびＮチャネルＭＯＳトランジスタＱＮ１〜ＱＮ４を含む。
【０１４５】
インバータ２４１は、クロック信号ＣＫＬの論理レベルを反転させ、クロック信号／ＣＬＫを出力する。ＰチャネルＭＯＳトランジスタＱＰ１およびＮチャネルＭＯＳトランジスタＱＮ１は、ともに入力ノードＮ５１とノードＮ５２との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ１のゲートはクロック信号ＣＬＫを受け、ＮチャネルＭＯＳトランジスタＱＮ１のゲートはクロック信号／ＣＬＫを受ける。
【０１４６】
インバータ２４２，２４３は、ノードＮ５２とノードＮ５３との間に直列接続される。ＰチャネルＭＯＳトランジスタＱＰ２およびＮチャネルＭＯＳトランジスタＱＮ２は、ともにノードＮ５３とノードＮ５２との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ２のゲートはクロック信号／ＣＬＫを受け、ＮチャネルＭＯＳトランジスタＱＮ２のゲートはクロック信号ＣＬＫを受ける。
【０１４７】
ＰチャネルＭＯＳトランジスタＱＰ３およびＮチャネルＭＯＳトランジスタＱＮ３は、ともにノードＮ５３とノードＮ５４との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ３のゲートはクロック信号／ＣＬＫを受け、ＮチャネルＭＯＳトランジスタＱＮ３のゲートはクロック信号ＣＬＫを受ける。
【０１４８】
インバータ２４４，２４５は、ノードＮ５４と出力ノードＮ５５の間に直列接続される。ＰチャネルＭＯＳトランジスタＱＰ４およびＮチャネルＭＯＳトランジスタＱＮ４は、ともに出力ノードＮ５５とノードＮ５４との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ４のゲートはクロック信号ＣＬＫを受け、ＮチャネルＭＯＳトランジスタＱＮ４のゲートはクロック信号／ＣＬＫを受ける。
【０１４９】
図１９は、図１８に示したフリップフロップ２３１の動作を示すタイムチャートである。図１９を参照して、フリップフロップ２３１には所定周期のクロック信号ＣＬＫが与えられる。時刻ｔ２１において、クロック信号ＣＬＫは「Ｌ」レベル、クロック信号／ＣＬＫは「Ｈ」レベルである。これに応じて、ＰチャネルＭＯＳトランジスタＱＰ１およびＮチャネルＭＯＳトランジスタＱＮ１は導通しており、ＰチャネルＭＯＳトランジスタＱＰ２およびＮチャネルＭＯＳトランジスタＱＮ２は非導通になっている。このため、時刻ｔ２１において、入力ノードＮ５１が「Ｈ」レベルに立上げられたことに応じて、ノードＮ５３は「Ｈ」レベルに立上げられる。また、クロック信号／ＣＬＫが「Ｈ」レベルであり、クロック信号ＣＬＫが「Ｌ」レベルであることに応じて、ＰチャネルＭＯＳトランジスタＱＰ３およびＮチャネルＭＯＳトランジスタＱＮ３は非導通になっており、ＰチャネルＭＯＳトランジスタＱＰ４およびＮチャネルＭＯＳトランジスタＱＮ４は導通している。このため、ノードＮ５３の電位変化はノードＮ５４に伝達せず、出力ノードＮ５５は「Ｌ」レベルを保持する。
【０１５０】
時刻ｔ２２において、クロック信号ＣＬＫが「Ｈ」レベルに立上げられ、クロック信号／ＣＬＫが「Ｌ」レベルに立下げられる。これに応じて、ＰチャネルＭＯＳトランジスタＱＰ１およびＮチャネルＭＯＳトランジスタＱＮ１が非導通になり、ＰチャネルＭＯＳトランジスタＱＰ２およびＮチャネルＭＯＳトランジスタＱＮ２が導通する。このため、入力ノードＮ５１の電位変化はノードＮ５２に伝達せず、ノードＮ５３は次にクロック信号ＣＬＫが「Ｌ」レベルに立下げられる時刻ｔ２３まで「Ｈ」レベルを保持する。また、クロック信号／ＣＬＫが「Ｌ」レベルに立下げられ、クロック信号ＣＬＫが「Ｈ」レベルに立上げられたことに応じて、ＰチャネルＭＯＳトランジスタＱＰ３およびＮチャネルＭＯＳトランジスタＱＮ３が導通し、ＰチャネルＭＯＳトランジスタＱＰ４およびＮチャネルＭＯＳトランジスタＱＮ４が非導通になる。このため、ノードＮ５３の電位（「Ｈ」レベル）がノードＮ５４に伝達し、出力ノードＮ５５が「Ｈ」レベルに立上げられる。
【０１５１】
時刻ｔ２２と時刻ｔ２３の間のある時刻において、入力ノードＮ５１が「Ｌ」レベルに立下げられる。時刻ｔ２３において、クロック信号ＣＬＫが「Ｌ」レベルに立下げられ、クロック信号／ＣＬＫが「Ｈ」レベルに立上げられる。これに応じて、ＰチャネルＭＯＳトランジスタＱＰ１およびＮチャネルＭＯＳトランジスタＱＮ１が導通し、ＰチャネルＭＯＳトランジスタＱＰ２およびＮチャネルＭＯＳトランジスタＱＮ２が非導通になる。このため、入力ノードＮ５１の電位（「Ｌ」レベル）がノードＮ５２に伝達し、ノードＮ５３が「Ｌ」レベルに立下げられる。また、クロック信号／ＣＬＫが「Ｈ」レベルに立上げられ、クロック信号ＣＬＫが「Ｌ」レベルに立下げられたことに応じて、ＰチャネルＭＯＳトランジスタＱＰ３およびＮチャネルＭＯＳトランジスタＱＮ３が非導通になり、ＰチャネルＭＯＳトランジスタＱＰ４およびＮチャネルＭＯＳトランジスタＱＮ４が導通する。このため、ノードＮ５３の電位変化はノードＮ５４に伝達せず、出力ノードＮ５５次にクロック信号ＣＬＫが「Ｈ」レベルに立上げられる時刻ｔ２４まで「Ｈ」レベルを保持する。
【０１５２】
時刻ｔ２４において、クロック信号ＣＬＫが「Ｈ」レベルに立上げられ、クロック信号／ＣＬＫが「Ｌ」レベルに立下げられる。これに応じて、ＰチャネルＭＯＳトランジスタＱＰ１およびＮチャネルＭＯＳトランジスタＱＮ１が非導通になり、ＰチャネルＭＯＳトランジスタＱＰ２およびＮチャネルＭＯＳトランジスタＱＮ２が導通する。このため、ノードＮ５３は「Ｌ」レベルを保持する。また、クロック信号／ＣＬＫが「Ｌ」レベルに立下げられ、クロック信号ＣＬＫが「Ｈ」レベルに立上げられたことに応じて、ＰチャネルＭＯＳトランジスタＱＰ３およびＮチャネルＭＯＳトランジスタＱＮ３が導通し、ＰチャネルＭＯＳトランジスタＱＰ４およびＮチャネルＭＯＳトランジスタＱＮ４が非導通になる。このため、ノードＮ５３の電位（「Ｌ」レベル）がノードＮ５４に伝達し、出力ノードＮ５５が「Ｌ」レベルに立下げられる。
【０１５３】
このように、フリップフロップ２３１は、クロック信号ＣＬＫに同期してインバータ２２１の出力信号を保持し、保持した信号を論理回路２２３に与える。なお、図１７に示したフリップフロップ２３２，２３３は、フリップフロップ２３１と同様の構成であり、同様の動作を行なう。
【０１５４】
図２０は、図１７に示したデータラッチ部２３４の構成を示す回路ブロック図である。図２０において、このデータラッチ部２３４は、それぞれアドレス信号ＡＤＤ＜２０＞〜ＡＤＤ＜０＞に対応した複数のラッチ回路（ＤＬ）２５１を含む。
【０１５５】
ラッチ回路２５１は、インバータ２６１〜２６３、ＰチャネルＭＯＳトランジスタＱＰ１１，ＱＰ１２およびＮチャネルＭＯＳトランジスタＱＮ１１，ＱＮ１２を含む。
【０１５６】
インバータ２６１は、クロック信号ＣＫＬの論理レベルを反転させ、クロック信号／ＣＬＫを出力する。入力ノードＮ６１は、アドレス信号ＡＤＤ＜２０＞を受ける。ＰチャネルＭＯＳトランジスタＱＰ１１およびＮチャネルＭＯＳトランジスタＱＮ１１は、ともに入力ノードＮ６１とノードＮ６２との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ１１のゲートはクロック信号ＣＬＫを受け、ＮチャネルＭＯＳトランジスタＱＮ１１のゲートはクロック信号／ＣＬＫを受ける。
【０１５７】
インバータ２６２，２６３は、ノードＮ６２と出力ノードＮ６３との間に直列接続される。ＰチャネルＭＯＳトランジスタＱＰ１２およびＮチャネルＭＯＳトランジスタＱＮ１２は、ともに出力ノードＮ６３とノードＮ６２との間に接続される。ＰチャネルＭＯＳトランジスタＱＰ１２のゲートはクロック信号／ＣＬＫを受け、ＮチャネルＭＯＳトランジスタＱＮ１２のゲートはクロック信号ＣＬＫを受ける。出力ノードＮ６３からは、信号ＤＬＯ＜２０＞が出力される。
【０１５８】
図２１は、図２０に示したラッチ回路２５１の動作を示すタイムチャートである。図２１を参照して、ラッチ回路２５１には所定周期のクロック信号ＣＬＫが与えられる。時刻ｔ３１において、クロック信号ＣＬＫは「Ｌ」レベル、クロック信号／ＣＬＫは「Ｈ」レベルである。これに応じて、ＰチャネルＭＯＳトランジスタＱＰ１１およびＮチャネルＭＯＳトランジスタＱＮ１１は導通しており、ＰチャネルＭＯＳトランジスタＱＰ１２およびＮチャネルＭＯＳトランジスタＱＮ１２は非導通になっている。このため、時刻ｔ３１において、入力アドレス信号ＡＤＤ＜２０＞が「Ｈ」レベルに立上げられたことに応じて、出力信号ＤＬＯ＜２０＞は「Ｈ」レベルに立上げられる。
【０１５９】
時刻ｔ３２において、クロック信号ＣＬＫが「Ｈ」レベルに立上げられ、クロック信号／ＣＬＫが「Ｌ」レベルに立下げられる。これに応じて、ＰチャネルＭＯＳトランジスタＱＰ１１およびＮチャネルＭＯＳトランジスタＱＮ１１が非導通になり、ＰチャネルＭＯＳトランジスタＱＰ１２およびＮチャネルＭＯＳトランジスタＱＮ１２が導通する。このため、入力アドレス信号ＡＤＤ＜２０＞の電位変化はノードＮ６２に伝達せず、出力信号ＤＬＯ＜２０＞は次にクロック信号ＣＬＫが「Ｌ」レベルに立下げられる時刻ｔ３３まで「Ｈ」レベルを保持する。
【０１６０】
時刻ｔ３２と時刻ｔ３３の間のある時刻において、入力アドレス信号ＡＤＤ＜２０＞が「Ｌ」レベルに立下げられる。時刻ｔ３３において、クロック信号ＣＬＫが「Ｌ」レベルに立下げられ、クロック信号／ＣＬＫが「Ｈ」レベルに立上げられる。これに応じて、ＰチャネルＭＯＳトランジスタＱＰ１１およびＮチャネルＭＯＳトランジスタＱＮ１１が導通し、ＰチャネルＭＯＳトランジスタＱＰ１２およびＮチャネルＭＯＳトランジスタＱＮ１２が非導通になる。このため、入力アドレス信号ＡＤＤ＜２０＞の電位（「Ｌ」レベル）がノードＮ６２に伝達し、出力信号ＤＬＯ＜２０＞が「Ｌ」レベルに立下げられる。
【０１６１】
このように、ラッチ回路２５１は、クロック信号ＣＬＫの立上がりエッジに応答して入力アドレス信号ＡＤＤ＜２０＞をラッチし、信号ＤＬＯ＜２０＞をデータラッチ部２３６に出力する。なお、図２０に示した複数のラッチ回路２５１は、それぞれ同様の構成であり、同様の動作を行なう。
【０１６２】
図２２は、図１７に示したモードレジスタ４の動作を示すタイムチャートである。図２２を参照して、時刻ｔ４１において、アドレスバリッド信号／ＡＤＶおよびライトイネーブル信号／ＷＥが「Ｌ」レベルに立下げられ、レジスタイネーブル信号ＣＲＥが「Ｈ」レベルに立上げられる。すなわち、フリップフロップ２３１〜２３３の入力信号がすべて「Ｈ」レベルに立上げられる。
【０１６３】
時刻ｔ４２において、クロック信号ＣＬＫが「Ｈ」レベルに立上げられたことに応じて、フリップフロップ２３１〜２３３の出力信号がすべて「Ｈ」レベルに立上げられる。これに応じて、論理回路２２３の出力信号が所定期間だけ「Ｌ」レベルに立下げられる。この論理回路２２３の出力信号がインバータ２２４および遅延回路２３５を介して論理回路２２５に与えられるため、論理回路２２５の出力クロック信号ＣＬＫＴＭは、時刻ｔ４３に「Ｌ」レベルに立下げられるワンショットパルスの信号となる。論理回路２２５の出力クロック信号ＣＬＫＴＭは、時刻ｔ４５において、アドレスバリッド信号／ＡＤＶおよびライトイネーブル信号／ＷＥが「Ｈ」レベルに立上げられ、レジスタイネーブル信号ＣＲＥが「Ｌ」レベルに立下げられたことに応じて、「Ｈ」レベルに立上げられる。
【０１６４】
データラッチ部２３４は、時刻４１において、入力アドレス信号ＡＤＤ＜２０：０＞のデータＸを取込み、信号ＤＬＯ＜２０：０＞として出力する。時刻ｔ４２において、クロック信号ＣＬＫの立上がりエッジに応答してデータＸをラッチし、時刻ｔ４６にクロック信号ＣＬＫが「Ｌ」レベルに立下げられるまでの期間、データＸを保持する。
【０１６５】
次に、データラッチ部２３６の動作について説明する。図２３は、図１７に示したデータラッチ部２３６の構成を示す回路ブロック図である。図２３において、このデータラッチ部２３６は、それぞれ信号ＤＬＯ＜２０＞〜ＤＬＯ＜０＞に対応した複数のラッチ回路（ＤＬ）２７１、インバータ２８１，２８２，２８４，２８６および論理回路２８３，２８５を含む。
【０１６６】
複数のラッチ回路２７１は、それぞれ図２０に示したラッチ回路２５１と同様の構成であり、同様の動作を行なう。すなわち、それぞれ信号ＤＬＯ＜２０＞〜ＤＬＯ＜０＞に対応した複数のラッチ回路２７１は、クロック信号ＣＬＫＴＭの立上がりエッジに応答して信号ＤＬＯ＜２０＞〜ＤＬＯ＜０＞をラッチする。
【０１６７】
論理回路２８３の第１入力端子は信号ＤＬＯ＜２０＞をラッチ回路２７１およびインバータ２８１を介して受け、第２入力端子は信号ＤＬＯ＜１９＞をラッチ回路２７１を介して受け、第３入力端子は信号ＤＬＯ＜１８＞をラッチ回路２７１およびインバータ２８２を介して受ける。論理回路２８３は、第１〜第３入力端子の信号がすべて「Ｈ」レベルの場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。
【０１６８】
論理回路２８５の一方入力端子は論理回路２８３の出力信号をインバータ２８４を介して受け、他方入力端子は信号ＤＬＯ＜０＞をラッチ回路２７１を介して受ける。論理回路２８５は、２つ入力端子の信号がともに「Ｈ」レベルの場合に出力信号を「Ｌ」レベルにし、２つの入力端子の信号のうち少なくとも１つが「Ｌ」レベルの場合は出力信号を「Ｈ」レベルにする。インバータ２８６は、論理回路２８５の出力信号の論理レベルを反転させ、テストモードイネーブル信号ＴＭＥを出力する。
【０１６９】
なお、信号ＤＬＯ＜１７＞〜ＤＬＯ＜１＞に対応する部分は、通常の内部動作モードの設定に用いられる。このため、通常の内部動作モードに使用しない信号ＤＬＯ＜２０＞〜ＤＬＯ＜１８＞，ＤＬＯ＜０＞をテストモード制御に用いる。
【０１７０】
図１７および図２２を参照して、データラッチ部２３６は、時刻ｔ４３において、クロック信号ＣＬＫＴＭが「Ｌ」レベルに立下げられたことに応じて信号ＤＬＯ＜２０：０＞を取込み、取込んだ信号ＤＬＯ＜２０：０＞に応じて出力テストモードイネーブル信号ＴＭＥを活性化レベルの「Ｈ」レベルに立上げる。時刻ｔ４５において、クロック信号ＣＬＫＴＭが「Ｈ」レベルに立上げられたことに応じてラッチ動作を行ない、出力テストモードイネーブル信号ＴＭＥを活性化レベルの「Ｈ」レベルに固定する。
【０１７１】
図１６に戻って、テストモード回路２１１は、モードレジスタ４からのテストモードイネーブル信号ＴＭＥが活性化レベルの「Ｈ」レベルにされたことに応じて、活性化される。図２４は、図１６に示したテストモード回路２１１の構成を示す回路ブロック図である。図２４において、このテストモード回路２１１は、インバータ２９１〜２９３，２９５，２９７、論理回路２９４，２９７およびフリップフロップ３０１〜３０３，３０４を含む。ここで、フリップフロップ３０１〜３０３，３０４は、それぞれ図１８に示したフリップフロップ２３１と同様の構成であり、同様の動作を行なう。
【０１７２】
インバータ２９１〜２９３は、それぞれ信号／ＡＤＶ，／ＷＥ，／ＯＥの論理レベルを反転させて出力する。論理回路２９４は、テストモードイネーブル信号ＴＭＥおよびインバータ２９１，２９２の出力信号がすべて「Ｈ」レベルの場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。インバータ２９５は、論理回路２９４からの信号の論理レベルを反転させて出力する。
【０１７３】
フリップフロップ３０１は、クロック信号ＣＬＫに同期してインバータ２９５の出力信号を保持し、保持した信号をフリップフロップ３０２および論理回路２９６に与える。フリップフロップ３０２は、クロック信号ＣＬＫに同期してフリップフロップ３０１の出力信号を保持し、保持した信号をフリップフロップ３０３および論理回路２９６に与える。フリップフロップ３０３は、クロック信号ＣＬＫに同期してフリップフロップ３０２の出力信号を保持し、保持した信号を論理回路２９６に与える。
【０１７４】
論理回路２９６は、フリップフロップ３０１〜３０３の出力信号がすべて「Ｈ」レベルの場合にのみ「Ｌ」レベルの信号を出力し、他の場合は「Ｈ」レベルの信号を出力する。インバータ２９７は、論理回路２９６からの信号の論理レベルを反転させて出力する。
【０１７５】
フリップフロップ３０４は、インバータ２９７の出力信号に同期してインバータ２９３の出力信号を保持し、保持した信号をテストモードエントリ信号ＴＭＥＮＴとして出力する。
【０１７６】
図２５は、図２４に示したテストモード回路２１１の動作を示すタイムチャートである。図２５を参照して、時刻ｔ５１までの期間（時刻ｔ４１，ｔ４４を含む）における信号波形は、図２２に示した信号波形を対応している。
【０１７７】
時刻ｔ４４において、モードレジスタ４からのテストモードイネーブル信号ＴＭＥが活性化レベルの「Ｈ」レベルに立上げられたことに応じて、テストモード回路２１１が活性化される。
【０１７８】
時刻ｔ５１，ｔ５２，ｔ５３において、３回連続して信号／ＡＤＶ，／ＷＥが「Ｌ」レベルに立下げられる。これに応じて、フリップフロップ３０１〜３０３の出力信号がすべて「Ｈ」レベルにされ、インバータ２９７はワンショットパルスのクロック信号を出力する。フリップフロップ３０４は、インバータ２９７からのワンショットパルスのクロック信号に応答してインバータ２９３の出力信号（信号／ＯＥの反転信号）を取込み、時刻ｔ５４において、出力テストモードエントリ信号ＴＭＥＮＴを活性化レベルの「Ｈ」レベルに立上げる。これに応じて、図１に示した擬似ＳＲＡＭはテストモードにされる。
【０１７９】
なお、図２３において、テストモード制御を行なう際に、信号ＤＬＯ＜２０＞，ＤＬＯ＜１８＞を「Ｌ」レベル、信号ＤＬＯ＜１９＞，ＤＬＯ＜０＞を「Ｈ」レベルに設定するのは以下の理由による。信号ＤＬＯ＜２０＞〜ＤＬＯ＜０＞に対応する複数のラッチ回路２７１はすべて同じ回路構成であるため、電源投入時にすべてのラッチ回路２７１が「Ｈ」レベルに初期設定されてしまう可能性がある。このため、内部動作モードで使用する信号ＤＬＯ＜１７＞〜ＤＬＯ＜１＞を「Ｌ」レベル、テストモード制御で使用する信号ＤＬＯ＜２０＞〜ＤＬＯ＜１８＞，ＤＬＯ＜０＞を「Ｈ」レベルに設定してテストモード制御を行なう構成にした場合、電源投入時にすべてのラッチ回路２７１が「Ｈ」レベルに初期設定されると誤ってテストモードになってしまう可能性がある。しかし、この実施の形態３では、信号ＤＬＯ＜２０＞，ＤＬＯ＜１８＞が「Ｌ」レベル、信号ＤＬＯ＜１９＞，ＤＬＯ＜０＞が「Ｈ」レベルである場合にテストモードイネーブル信号ＴＭＥを活性化レベルの「Ｈ」レベルに立上げる。したがって、電源投入時にすべてのラッチ回路２７１が「Ｈ」レベルに初期設定されてしまった場合でも、誤ってテストモードになってしまうことはない。
【０１８０】
従来のテストモード回路は、外部からの信号／ＯＥ，／ＣＥ，ＣＬＫ，／ＡＤＶ，ＣＲＥ，／ＷＥ，ＡＤＤ＜２０：０＞のみを用いてテストモード制御を行なっていた。このため、通常の動作モード時において、外部からの信号／ＯＥ，／ＣＥ，ＣＬＫ，／ＡＤＶ，ＣＲＥ，／ＷＥ，ＡＤＤ＜２０：０＞にノイズが混入した場合に、誤ってテストモードになってしまうことがあった。また、このように誤ってテストモードになるのを防止するために、通常の動作モードでは使用しない高電圧をテストモードで外部端子に印加していた。このため、高電圧の影響によりトランジスタの信頼性に問題が生じていた。
【０１８１】
しかし、この実施の形態３では、テストモード回路２１１は、モードレジスタ４によって活性化された場合に、信号／ＯＥ，／ＣＥ，ＣＬＫ，／ＡＤＶ，ＣＲＥ，／ＷＥ，ＡＤＤ＜２０：０＞に応じてテストモードエントリ信号ＴＭＥＮＴを生成する。すなわち、テストモード回路２１１は、モードレジスタ４によって活性化された後でなければテストモード制御を行なわない。このため、通常の動作モードにおいて、外部からの信号にノイズが混入した場合でもテストモードになることはない。したがって、半導体記憶装置の動作の信頼性が向上する。
【０１８２】
なお、ここでは、擬似ＳＲＡＭを例に挙げて説明したが、ＳＤＲＡＭなど他の半導体記憶装置においても同様の効果が得られる。
【０１８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８４】
【図１】この発明の実施の形態１による擬似ＳＲＡＭの全体構成を示すブロック図である。
【図２】図１に示したメモリアレイとそれに関連する部分の構成を示す回路ブロック図である。
【図３】セルフリフレッシュの制御を行なうリフレッシュ制御回路、およびモードレジスタの構成を示すブロック図である。
【図４】図３に示した正温度特性回路の構成を示す回路図である。
【図５】図３に示したバイアス電圧制御回路の構成を示す回路図である。
【図６】図３に示したモードレジスタ４に格納される温度条件データＡ３，Ａ４と、リフレッシュ構成指示データＳＲＴ＜０＞，ＳＲＴ＜１＞と、温度との対応関係を一覧にして示す図である。
【図７】図３に示した発振回路の構成を示す回路図である。
【図８】この発明の実施の形態２によるリフレッシュ制御に関連する部分の構成を示すブロック図である。
【図９】図８に示したヒューズ回路の構成を示す回路図である。
【図１０】図８に示したモード選択回路の構成を示す回路図である。
【図１１】図８に示したリフレッシュ制御回路の構成を示すブロック図である。
【図１２】図１１に示したバイアス電圧制御回路の構成を示す回路図である。
【図１３】図８に示したカウンタ回路の構成を示すブロック図である。
【図１４】制御信号ＶＣ１〜ＶＣ３がすべて「Ｈ」レベルである場合のカウンタ回路の動作を示すタイムチャートである。
【図１５】制御信号ＶＣ１，ＶＣ２が「Ｈ」レベル、制御信号ＶＣ３が「Ｌ」レベルである場合のカウンタ回路の動作を示すタイムチャートである。
【図１６】この発明の実施の形態３によるテストモード制御に関連する部分の構成を示すブロック図である。
【図１７】図１６に示したモードレジスタの構成を示す回路ブロック図である。
【図１８】図１７に示したフリップフロップ２３１の構成を示す回路図である。
【図１９】図１８に示したフリップフロップ２３１の動作を示すタイムチャートである。
【図２０】図１７に示したデータラッチ部２３４の構成を示す回路ブロック図である。
【図２１】図２０に示したラッチ回路の動作を示すタイムチャートである。
【図２２】図１７に示したモードレジスタの動作を示すタイムチャートである。
【図２３】図１７に示したデータラッチ部２３６の構成を示す回路ブロック図である。
【図２４】図１６に示したテストモード回路の構成を示す回路ブロック図である。
【図２５】図２４に示したテストモード回路の動作を示すタイムチャートである。
【符号の説明】
【０１８５】
１  アドレスバッファ、２  制御信号バッファ、３  制御回路、４  モードレジスタ、５  メモリアレイ、６  ＩＯバッファ、１１  行デコーダ、１２  列デコーダ、２１  列選択ゲート、２２  センスアンプ、２３  イコライザ、３１，１２６  リフレッシュ制御回路、３２，１８１  基準電圧発生回路、３３  正温度特性回路、３４  バイアス電圧制御回路、３５  発振回路、４１，４２，７１〜８２，１０１〜１１５，１６２〜１６４  ＮチャネルＭＯＳトランジスタ、４３，４４，６３，６４，９１〜１００，１６１，１７２〜１７５，１９１〜１９６  ＰチャネルＭＯＳトランジスタ、４５  抵抗素子、５１〜５６，６７，１６７，１６８，１７６，１７７，２２１，２２２，２２４，２４１〜２４５，２６１〜２６３，２８１，２８２，２８４，２８６，２９１〜２９３，２９５，２９７  インバータ、５７〜６０，２０５，２２３，２２５，２８３，２８５，２９４，２９７  論理回路、６１  電圧選択部、６２  電圧制御部、６５  レジスタ入力部、６６  ＥＸ−ＯＲゲート、１２１，１２３  シングル用ヒューズ部、１２１ａ〜１２１ｃ，１２２ａ〜１２２ｃ，１２３ａ〜１２３ｃ，１２４ａ〜１２４ｃ  ヒューズ回路、１２２，１２４  ツイン用ニューズ部、１２５  モード選択回路、１２７  カウンタ回路、１６５，１６６  ヒューズ、１７１  ボンディングパッド、２０１  カウンタ入力回路、２０２〜２０４  カウンタ、２０６  カウンタ出力回路、２１１  テストモード回路、２３１〜２３３，３０１〜３０３，３０４  フリップフロップ、２３４，２３６  データラッチ部、２３５  遅延回路、２５１，２７１  ラッチ回路、ＱＰ１〜ＱＰ４，ＱＰ１１，ＱＰ１２  ＰチャネルＭＯＳトランジスタ、ＱＮ１〜ＱＮ４，ＱＮ１１，ＱＮ１２  ＮチャネルＭＯＳトランジスタ。
【図１】
2005222574.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
2005222574.tif 000014
【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005222574.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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