(57)【要約】【課題】従来、レジストをサイドエッチにより後退させながら酸化シリコン膜をエッチングし、イオン注入時に傾斜したプロファイルを形成するという手法は制御性が悪く、また単一の注入プロファイルしか形成できなかった。【解決手段】ストッパ層と犠牲層を積層した半導体基板において、犠牲層表面を酸化させてレジストを酸化した犠牲層表面までオーバーラップさせてパターニングを行う。そして、酸化した犠牲層表面の端部を起点とした犠牲層の傾斜形状をサイドエッチングにより形成する。そして、この犠牲層の傾斜を注入マスクとして、傾斜した注入プロファイルを形成する。これにより傾斜したプロファイルを持つ注入領域を任意に精度良く形成することが出来る。【選択図】図１
2005353865.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に傾斜をもたせ高濃度注入された領域を形成する方法であって、
半導体基板上に犠牲層を形成する工程（ａ）と、
前記領域及び前記領域に隣接する素子分離領域の犠牲層の表面に酸化膜を形成する工程（ｂ）と、
少なくとも前記素子分離領域の前記酸化膜が露出するように前記酸化膜上にレジスト膜を形成する工程（ｃ）と、
露出した前記酸化膜をウェットエッチングにより除去し、さらに、前記レジスト膜に覆われた前記酸化膜を横方向から除去する工程（ｄ）と、
前記工程（ｄ）の後に、前記レジスト膜を除去後、前記領域にイオン注入をする工程（ｅ）と、
前記工程（ｅ）の後に、前記犠牲層を除去する工程（ｆ）とを備え、
前記工程（ｄ）における前記酸化膜の横方向からのウェットエッチングにより犠牲層が傾斜を有するようにエッチングされることを特徴とする半導体装置の製造方法。
【請求項２】
前記工程（ｃ）において、前記領域を前記レジスト膜で覆う面積を任意に設定することにより、前記犠牲層の傾斜角度を制御し２つ以上の傾斜した注入プロファイルを同時に形成することを特徴とする請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関するものであり、特に高濃度注入層を任意のプロファイルで形成する製造方法に関するものである。
【背景技術】
【０００２】
近年ICチップの更なる微細化、多機能化、多回路構成化に伴い、マスクデザインのフレキシブル性が求められている。例えば、同一半導体基板上にピンチオフ電圧が異なる２つ以上のFETを備えた半導体装置を製造することなどが求められている。このような従来技術として、特許文献１に示すようなものがある。これには、駆動能力の向上やホットキャリア耐性を向上させるために、ソースからドレインにかけて次第に深くなる傾斜を持った高濃度注入層を形成するMOSFETの製造方法が記載されている。これについて、以下に図を用いて説明する。
【０００３】
図３は、従来における半導体装置の製造方法で、ソースからドレインにかけて次第に深くなる傾斜を持った高濃度注入層を形成するMOSFETの製造方法の各工程の断面を示す図である。図３（ａ）に示すように、シリコン基板３０１にLOCOS選択酸化法によりフィールド酸化膜３０２を形成した後、熱酸化法によりゲート絶縁膜３０３を形成する。次に、ＣＶＤ法によりの窒化シリコン膜３０４を形成する。窒化シリコン膜３０４は、この上層に形成される酸化シリコン膜をフッ酸でエッチングする際のバリア層となる。次に、ＣＶＤ法により酸化シリコン膜３０５を形成した後、ドレイン形成予定領域近傍に端がくるように膜厚3μmのフォトレジスト３０６をパターニングする。次に、フォトレジスト３０６のエッチング速度と酸化シリコン膜３０５のエッチング速度の比が10:1となるように等方エッチング条件でテーパエッチングを行なう。このときフォトレジスト３０６はエッチングされ膜厚が減少すると同時に横方向にもエッチングされソース側へ後退する。フォトレジスト３０６が後退することにより酸化シリコン膜３０５が露出し、図３（ｂ）に示すように酸化シリコン膜３０５のエッチングが進行する。次に、図３（ｃ）に示すように、フォトレジスト３０６の横方向のエッチングがソース側に達したところでエッチングを停止する。その後イオン注入を行なう。酸化シリコン膜３０５の膜厚の変化に応じてシリコン基板３０１中のBr等の深さ方向分布が変化して、傾斜したプロファイルを持つ高濃度注入層３０７が形成される。この時、高濃度注入層の傾斜の角度は酸化シリコン膜３０５のエッチング速度とフォトレジスト３０６のエッチング速度の比により決定される。前記の条件ではこの比が0.1であるため、傾斜の角度をθとするとtanθ=0.1で表される。次に、図３の（ｄ）に示すようにフッ酸を用いたウェットエッチングにより酸化シリコン膜３０５を除去した後、高温のリン酸を用いたウェットエッチングにより窒化シリコン膜３０４を除去する。次にＣＶＤ法によりポリシリコンからなるゲート電極３０８を形成する。次にAsのイオン注入を行った後、窒素雰囲気でアニールを行ないソース３０９、およびドレイン３１０を形成する。
【０００４】
上記の方法で形成されたMOSFETはソースからドレインにかけて次第に深くなる傾斜したプロファイルの高濃度注入層を備えているため、ドレイン電圧を印加したときのピンチオフ電圧が向上し、ドレイン電流も増加して高い駆動能力を確保することができる。またチャネル領域の横方向電界はチャネル領域全体で平均化されていて、ドレイン近傍の横方向電界が緩和されて、ホットキャリアが発生することによるデバイスの劣化が抑制される。
【特許文献１】特開平４−３０７９７０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし上記の傾斜を持つプロファイルの高濃度注入層の製造方法では、高濃度注入層の寸法や傾斜角度を一度の処理において、面内に単一でしか形成できないという課題を有していた。例えば上記のMOSFETの近傍にソース−ドレイン間の距離が異なるため高濃度注入層の寸法や傾斜角度が異なり、ピンチオフ電圧の異なるMOSFETを形成し半導体装置に多機能性を備えさせるといったことができない。これを行なうためには同一の工程を２回以上繰り返し、さらにテーパエッチングの選択比を変更してエッチングを行なう必要がある。またレジストのサイドエッチを精度良く制御することができない為に、注入マスクとなる酸化シリコンの傾斜を精度良く形成することが困難であるという課題を有していた。
【課題を解決するための手段】
【０００６】
本発明の半導体装置の製造方法は、半導体基板に傾斜をもたせ高濃度注入された領域を形成する方法であって、半導体基板上に犠牲層を形成する工程（ａ）と、前記領域及び前記領域に隣接する素子分離領域の犠牲層の表面に酸化膜を形成する工程（ｂ）と、少なくとも前記素子分離領域の前記酸化膜が露出するように前記酸化膜上にレジスト膜を形成する工程（ｃ）と、露出した前記酸化膜をウェットエッチングにより除去し、さらに、前記レジスト膜に覆われた前記酸化膜を横方向から除去する工程（ｄ）と、前記工程（ｄ）の後に、前記レジスト膜を除去後、前記領域にイオン注入をする工程（ｅ）と、前記工程（ｅ）の後に、前記犠牲層を除去する工程（ｆ）とを備え、前記工程（ｄ）における前記酸化膜の横方向からのウェットエッチングにより犠牲層が傾斜を有するようにエッチングされることを特徴とする。
【０００７】
また、前記工程（ｃ）において、前記領域を前記レジスト膜で覆う面積を任意に設定することにより、前記犠牲層の傾斜角度を制御し２つ以上の傾斜した注入プロファイルを同時に形成することを特徴とする。
【０００８】
本発明によれば、任意の角度、寸法の傾斜部を有する犠牲層を形成することができる。そして、この傾斜を有する犠牲層をハードマスクとして注入マスクに用いることで、２つ以上の傾斜プロファイルを持つ高濃度注入層を精度良く、かつ同時に形成することができる。
【発明の効果】
【０００９】
本発明の半導体装置の製造方法は様々な傾斜プロファイルを持つ高濃度注入層を精度良く形成することが可能になり、ウェハ面内に多様な素子を形成することができる。これにより半導体装置の多機能化、多回路構成化が可能となる。また、一度に２つ以上の傾斜プロファイルを持つ高濃度注入層を精度良く、かつ同時に形成することができ、工程回数を削減する事が可能となる。
【発明を実施するための最良の形態】
【００１０】
以下に、本発明の実施の形態について、図面を参照しながら説明する。例として化合物半導体のプロセスで説明する。
【００１１】
（実施の形態１）
図１（ａ）〜図１（ｇ）を参照しながら、本発明の実施の形態１について説明する。
【００１２】
図１は、本発明の実施の形態１における半導体装置の製造方法の工程を示す断面図である。
【００１３】
図１（ａ）に示すようにGaAs層１０１の上層にストッパ層としてAlGaAs層１０２、その上層に犠牲層としてGaAs層１０３を堆積した半導体基板にパターニングされたフォトレジスト１０４を形成する。その後、O2プラズマ処理を行なう。このO2プラズマ処理により、レジストで覆われていない部位のGaAs層１０３の極表面が酸化され、酸化GaAs層１０５が形成される。その後、フォトレジスト１０４を除去する。
【００１４】
ここで、犠牲層とは、半導体装置の製造の一時期のみ半導体装置上に堆積させハードマスクとして使用し、その後に取り去られる層である。
【００１５】
そして、図１（ｂ）に示すように、酸化GaAs層１０５にフォトレジスト１０６がオーバーラップするようにフォトレジスト１０６をパターニングする。次に、GaAsウェットエッチングを行ない、傾斜部を形成する。このウェットエッチングでは、GaAs層１０３とAlGaAs層１０２を同時にエッチングできるものならばよい。このとき、図１（ｃ）に示すようなサイドエッチング形状を得ることができる。これは、GaAsをエッチングするメカニズムとして、まず酸化GaAs層を形成し、その後、酸化GaAs層をエッチングするという現象を繰り返すため、あらかじめ酸化させておいた酸化GaAs層１０５はエッチングが進行し、フォトレジスト１０６とGaAs層１０３の間に微小な空隙が形成され、酸化GaAs層１０５のフォトレジスト１０６のパターンの端部との接点を起点としてテーパ形状が形成される。この端部より内部は、レジストとGaAsが密着している為サイドエッチはそれ以上入らない。これにより、サイドエッチ量をオーバーラップ量により制御することができる。また、このオーバーラップ量によって、後に形成される傾斜部の寸法、角度が決定される。これにより、傾斜の形成寸法、角度を任意に設定でき、面内に任意の２つ以上のプロファイルを持つ傾斜を形成することが可能である。例えば、オーバーラップ量が２μmのとき、傾斜の角度は５°となる。また、オーバーラップ量が、４μmのとき、傾斜の角度は３°となる。その後、フォトレジスト１０６を除去し、図１（ｄ）に示すように、フォトレジスト１０７をパターニングする。そして、Siのイオン注入を行ない、高濃度注入層１０８を形成する。この時の処理条件は、FETの所望のピンチオフ電圧に応じて適宜設定することができる。
【００１６】
次に、図１（ｅ）に示すように、フォトレジスト１０７を除去した後、GaAs層１０３を選択ウェットエッチングにより除去する。そして、図１（ｆ）に示すように、AlGaAs層１０２をウェットエッチングにより除去する。その後ダミーゲート１０９、フォトレジスト１１０をパターニングしこれらをマスクとしてSiのイオン注入を行ない、ソース、ドレイン領域注入層１１１を形成する。
【００１７】
次に、図１（ｇ）に示すように、ダミーゲート１０９、フォトレジスト１１０を除去し、絶縁膜１１２、ソース電極１１３、ゲート電極１１４、ドレイン電極１１５を形成する。絶縁膜１１２の材質としては例えば酸化シリコンを使用することができ、成膜方法は例えばＣＶＤ法を用いることができる。ソース電極１１３、ゲート電極１１４、ドレイン電極１１５の各金属膜のパターニング方法としては例えばリフトオフ法を用いることができる。上記の半導体装置の製造方法により、高濃度注入層１０８の傾斜プロファイルを任意に形成することができる。
【００１８】
（実施の形態２）
図２（ａ）〜図２（ｇ）を参照しながら、本発明の実施の形態２について説明する。
【００１９】
図２は、本発明の実施の形態２における半導体装置の製造方法の工程を示す断面図である。
【００２０】
図２（ａ）に示すようにGaAs層２０１の上層にストッパ層としてAlGaAs層２０２、その上層に犠牲層としてGaAs層２０３を堆積した半導体基板にパターニングされたフォトレジスト２０４を形成する。その後、O2プラズマ処理を行なう。このO2プラズマ処理により、レジストで覆われていない部位のGaAs層２０３の表面に酸化GaAs層２０５が形成される。その後、フォトレジスト２０４を除去する。
【００２１】
ここで、犠牲層とは、半導体装置の製造の一時期のみ半導体装置上に堆積させハードマスクとして使用し、その後に取り去られる層である。
【００２２】
次に、図２（ｂ）に示すように、フォトレジスト２０６をパターニングする。この時、酸化GaAs層２０５にフォトレジスト２０６がオーバーラップする量を部位によって異なるようにする。このオーバーラップ量によって、後に形成される傾斜部の寸法、角度が決定される、これにより傾斜の形成寸法、角度を任意に設定でき、面内に任意の２つ以上のプロファイルを持つ傾斜を形成することが可能である。例えば、オーバーラップ量が、２μmのとき、傾斜角度は５°である。また、オーバーラップ量が、４μｍのとき、傾斜角度は、３°である。
【００２３】
次に、図２（ｃ）に示すように、ウェットエッチングで傾斜部を形成する。このとき、異なる２つ以上の傾斜を同時に形成することができる。ウェットエッチングは、GaAs層２０３とAlGaAs層２０２を同時にエッチングできるものならばよい。この時、図２（ｃ）に示すようなサイドエッチング形状を得ることができる。
【００２４】
次に、図２（ｄ）に示すように、フォトレジスト２０６を除去し、パターニングされたフォトレジスト２０７をGaAs層２０３上に形成する。その後、Siのイオン注入を行ない、高濃度注入層２０８および２０９を形成する。この高濃度注入層２０８、２０９のプロファイルは、図２（ｃ）のウェットエッチングで形成された傾斜角度がそのまま転写されたものである。この時の処理条件は、FETの所望のピンチオフ電圧に応じて適宜設定することができる。その後、図２（ｅ）に示すように、フォトレジスト２０７を除去した後、GaAs層２０３を選択ウェットエッチングにより除去し、平坦な表面を形成する。その後AlGaAs層２０２をウェットエッチングにより除去する。
【００２５】
次に、図２（ｆ）に示すように、ダミーゲート２１２、パターニングされたフォトレジスト２１０を形成しこれらをマスクとしてSiのイオン注入を行ない、ソース、ドレイン領域注入層２１１を形成する。
【００２６】
次に、図２（ｇ）に示すように、ダミーゲート２１２、フォトレジスト２１０を除去し、ソース電極２１３、２１６および２１９、ゲート電極２１４、２１７および２２０、ドレイン電極２１５、２１８および２２１を形成する。絶縁膜も形成するがここでは割愛した。これらのソース電極、ドレイン電極、ゲート電極のパターニング方法としては、例えばリフトオフ法を用いて形成することができる。
【００２７】
上記の半導体装置の製造方法により、例えば高濃度注入層２０８と２０９等の異なる傾斜プロファイルの高濃度注入層を同時に２つ以上備える半導体装置を製造することができる。
【産業上の利用可能性】
【００２８】
本発明の半導体装置の製造方法は、高濃度注入層のプロファイルを任意に、また２つ以上同時に精度良く設定する半導体装置の製造方法として有用である。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１における半導体装置の製造方法の工程を示す断面図
【図２】本発明の実施の形態２における半導体装置の製造方法の工程を示す断面図
【図３】従来における半導体装置の製造方法を示す断面図
【符号の説明】
【００３０】
１０１  GaAs層
１０２  AlGaAs層
１０３  GaAs層
１０４  フォトレジスト
１０５  酸化GaAs層
１０６  フォトレジスト
１０７  フォトレジスト
１０８  高濃度注入層
１０９  ダミーゲート
１１０  フォトレジスト
１１１  ソース、ドレイン領域注入層
１１２  絶縁膜
１１３  ソース電極
１１４  ゲート電極
１１５  ゲート電極
２０１  GaAs層
２０２  AlGaAs層
２０３  GaAs層
２０４  フォトレジスト
２０５  酸化GaAs層
２０６  フォトレジスト
２０７  フォトレジスト
２０８  高濃度注入層
２０９  高濃度注入層
２１０  フォトレジスト
２１１  ソースドレイン領域注入層
２１２  ダミーゲート
２１３、２１６、２１９  ソース電極
２１４、２１７、２２０  ゲート電極
２１５、２１８、２２１  ドレイン電極
３０１  シリコン基板
３０２  フィールド酸化膜
３０３  ゲート絶縁膜
３０４  窒化シリコン膜
３０５  酸化シリコン膜
３０６  フォトレジスト
３０７  高濃度注入層
３０８  ゲート電極
３０９  ソース
３１０  ドレイン
【図１】
2005353865.tif 000003
【図２】
2005353865.tif 000004
【図３】
2005353865.tif 000005