(57)【要約】【課題】  本発明は半導体チップを高精度に実装することを課題とする。【解決手段】  半導体装置１０は、半導体チップ１２を絶縁層１４を成す第１絶縁層１８と第２絶縁層２０との間に埋め込むように構成し、半導体チップ１２の電極パッド２２に第１絶縁層１８に形成される配線パターン２４を直接接続するように構成されている。また、配線パターン２４は、半導体チップ１２の電極パッド２２の表面にジンケート処理を施して接続電極２３を形成した後、Pb含有樹脂層２６に無電解めっきによりシード層２８を形成し、シード層２８に再配線３０を電解めっきにより形成したものである。そして、再配線３０を覆うようにソルダレジストなどの第３絶縁層３２が積層されており、再配線３０に連通するように第３絶縁層３２に形成された貫通孔３２ａにはバンプ３４が挿入されるように形成され、再配線３０と接続されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
支持板の表面に第１絶縁層を積層する第１工程と、
前記第１絶縁層に半導体チップの電極パッドと接続するための孔を加工する第２工程と、
前記孔に前記半導体チップの電極パッドを一致させるように位置合わせを行って前記半導体チップを前記第１絶縁層の表面に貼り付ける第３工程と、
前記半導体チップを被覆するように第２絶縁層を前記第１絶縁層に積層する第４工程と、
前記支持板を前記第１絶縁層から除去する第５工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程は、レーザ加工により前記孔を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第３工程は、
前記半導体チップの回路形成面に対する電極パッドの位置を検出する工程と、
前記半導体チップの電極パッドの位置を前記孔の位置に一致させるように前記半導体チップを搬送する工程と、
前記半導体チップの回路形成面を前記第１絶縁層の表面に貼り付ける工程と、
を有することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
請求項１に記載の半導体装置の製造方法であって、
前記孔を介して前記半導体チップの電極パッドに接続される配線パターンを前記第１絶縁層の外面に形成する第６工程を有し、
前記第６工程は、
前記半導体チップの電極パッドの表面に接続電極を形成し、その後前記第１絶縁層の外面にシード層を形成し、次いで前記シード層の表面に電解めっきにより導体層を積層し、続いて、パターニング及びエッチングにより前記シード層及び前記導体層を所定形状の配線パターンとすることを特徴とする半導体装置の製造方法。
【請求項５】
半導体チップを封止する絶縁層と該絶縁層の外面に形成された配線層とを有する半導体装置であって、
前記絶縁層を成す第１絶縁層と第２絶縁層との間に半導体チップを埋め込むように構成し、
前記半導体チップの電極パッドに前記第１絶縁層の外面に形成される配線パターンを直接接続することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に係り、特に半導体チップを高精度に実装するように構成された半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＬＳＩ技術は、データ伝送の高速化、大容量化に伴い実装技術の高密度化が進められている。このような要望に応じるため、絶縁層に貼り付けた半導体チップ上に絶縁層と配線層とを積層して半導体チップを絶縁層間に埋め込むように構成することにより高密度に実装するパッケージ方法が研究されている。このようなパッケージ方法としては、例えば、基板に半導体チップの裏面を接着（ダイボンディング）し、半導体チップの電極パッドに接続される導体配線パターン及びスタッドビアを有する絶縁層とをビルドアップ法により積層する方法がある（例えば、特許文献１参照）。
【０００３】
また、半導体チップをベース上に接着し、半導体チップ上に再配線やスタッドビアを形成して半導体チップ上を封止膜で覆い、さらに、封止膜上に上層絶縁膜や上層再配線を形成する方法がある（例えば、特許文献２参照）。
【特許文献１】特開２００２−１６１７３号公報
【特許文献２】特開２００４−７１９９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記特許文献１に記載された製造方法では、基板の凹部に半導体チップを挿入して貼り付けるため、半導体チップを所定の貼り付け位置に搬送する工程において、例えば、一辺が１４ｍｍの半導体チップを一辺が１５ｍｍの凹部の輪郭形状に対して半導体チップの４辺の位置を規定するようにして位置合わせを行うことになる。
【０００５】
ところが、この製造方法では、パターニングの精度が±１μｍ程度であるのに対してダイシングにより切り取られた半導体チップの４辺の加工精度が±１０μｍ程度であるので、半導体チップを基板に貼り付ける際は、半導体チップの加工精度によって半導体チップの電極パッド（例えば、一辺が５０μｍ〜７０μｍ程度の四角形）の位置が基板上のビアホールの位置に対してずれることになるため、ビアホールを大径（例えば、電極パッドの４倍程度の直径）にしてスタッドビアと半導体チップの電極パッドとの接続を確保していた。このように、ビアホールの大径化に伴ってスタッドビアの間隔を広くしなければならないので、その分ＩＣパッケージの小型化を図ることが難しかった。
【０００６】
また、上記特許文献２に記載された製造方法では、シリコン基板上に接続パッド及び絶縁膜を形成し、さらに再配線及びスタッドビア、封止膜を形成したウエハレベルパッケージの半導体構成体をベース上に貼り付け、さらに２層に分けて形成された上層配線層を絶縁層間に形成し、複数の配線層の組み合わせによりバンプの間隔を広げていた。そのため、この製造方法では、ウエハレベルでシリコン基板上に接続パッド、再配線、スタッドビアを形成することにより各層の位置精度を高められる反面、半導体チップをウエハレベルパッケージにしてからベース上に配線層や絶縁層をビルドアップ法により形成することになり、製造コストが高価になるという問題があった。
【０００７】
そこで、本発明は上記課題を解決した半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は上記課題を解決するため、以下のような特徴を有する。
【０００９】
請求項１記載の発明は、支持板の表面に第１絶縁層を積層する第１工程と、前記第１絶縁層に半導体チップの電極パッドと接続するための孔を加工する第２工程と、前記孔に前記半導体チップの電極パッドを一致させるように位置合わせを行って前記半導体チップを前記第１絶縁層の表面に貼り付ける第３工程と、前記半導体チップを被覆するように第２絶縁層を前記第１絶縁層に積層する第４工程と、前記支持板を前記第１絶縁層から除去する第５工程と、を有することを特徴とする。
【００１０】
請求項２記載の発明は、前記第２工程が、レーザ加工により前記孔を形成することを特徴とする。
【００１１】
請求項３記載の発明は、前記第３工程が、前記半導体チップの回路形成面に対する電極パッドの位置を検出する工程と、前記半導体チップの電極パッドの位置を前記孔の位置に一致させるように前記半導体チップを搬送する工程と、前記半導体チップの回路形成面を前記第１絶縁層の表面に貼り付ける工程と、を有することを特徴とする。
【００１２】
請求項４記載の発明は、請求項１に記載の半導体装置の製造方法であって、前記孔を介して前記半導体チップの電極パッドに接続される配線パターンを前記第１絶縁層の外面に形成する第６工程を有し、前記第６工程は、前記半導体チップの電極パッドの表面に接続電極を形成し、その後前記第１絶縁層の外面にシード層を形成し、次いで前記シード層の表面に電解めっきにより導体層を積層し、続いて、パターニング及びエッチングにより前記シード層及び前記導体層を所定形状の配線パターンとすることを特徴とする。
【００１３】
請求項５記載の発明は、半導体チップを封止する絶縁層と該絶縁層の外面に形成された配線層とを有する半導体装置であって、前記絶縁層を成す第１絶縁層と第２絶縁層との間に半導体チップを埋め込むように構成し、前記半導体チップの電極パッドに前記第１絶縁層の外面に形成される配線パターンを直接接続することを特徴とする。
【発明の効果】
【００１４】
本発明によれば、第１絶縁層に半導体チップの電極パッドと接続するための孔を加工し、孔に半導体チップの電極パッドを一致させるように位置合わせを行って半導体チップを第１絶縁層の表面に貼り付けることにより、半導体チップの電極パッドと孔内に形成されるスタッドビアとの接続を高精度に行うことが可能になり、その分小型化を図れると共に、ウエハレベルの再配線を行わないベアチップを使用してチップ搭載精度の高精度化を図れるので、製造コストを安価に抑えることができる。
【００１５】
また、第１絶縁層と第２絶縁層との間に半導体チップを埋め込むように構成し、半導体チップの電極パッドに第１絶縁層に形成される配線パターンを直接接続することにより、配線長を短くできると共に、配線層及び絶縁層を何層も積層する必要がないので、薄型化を図ることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面と共に本発明の一実施例について説明する。
【実施例１】
【００１７】
図１は本発明になる半導体装置の一実施例を示す縦断面図である。図２乃至図１３は本発明になる半導体装置の製造方法の工程を順に示す縦断面図である。
【００１８】
図１に示されるように、半導体装置１０は、半導体チップ１２に絶縁層１４と配線層１６とが積層されており、絶縁層１４を成す第１絶縁層１８と第２絶縁層２０との間に半導体チップ１２を埋め込むように構成し、半導体チップ１２の電極パッド２２に第１絶縁層１８に形成される配線パターン２４を直接接続するように構成されている。
【００１９】
また、配線パターン２４は、半導体チップ１２の電極パッド２２の表面にジンケート処理を施して接続電極２３を形成した後、Pb（パラジウム）含有樹脂層２６に無電解めっきによりシード層２８を形成し、シード層２８に再配線３０を電解めっきにより形成したものである。そして、再配線３０を覆うようにソルダレジストなどの第３絶縁層３２が積層されており、再配線３０に連通するように第３絶縁層３２に形成された貫通孔３２ａ（再配線３０のランド部を露出するための孔）にはバンプ３４が挿入されるように形成され、再配線３０と接続されている。複数のバンプ３４は、再配線３０の延在位置（ランド部）に対応するように配置されており、互いに干渉しないように所定間隔おきに配置される。
【００２０】
このように、半導体装置１０は、半導体チップ１２の電極パッド２２に第１絶縁層１８に形成される配線パターン２４を直接接続する構成とすることにより、従来のように配線層及び絶縁層を何層も積層する必要がないので、薄型化を図ることが可能になる。また、第１絶縁層１８を貫通するシード層２８のスタッドビア２８ａは、高精度に位置合わせされて電極パッド２２に接続されるため、配線パターン２４の配線長を短くできると共に、従来のものよりも小径化されており、その分配線のためのスペースを小さくして半導体装置１０の小型化を図ることが可能になる。
【００２１】
ここで、上記のように構成された半導体装置１０の製造方法の各工程について図２乃至図１３を参照して説明する。
【００２２】
図２に示す工程１では、捨て板となる支持板４０上にビルドアップ樹脂をラミネートして第１絶縁層１８を形成する。支持板４０は、第１絶縁層１８を支持するのに必要な強度を有すると共に、後述する工程で除去されるため、例えば、シリコン（Si）または銅板（Cu）またはガラスエポキシ板に銅を被覆したもの等により形成される。また、第１絶縁層１８は、熱硬化性フィルム（例えば、エポキシ系樹脂）をラミネートして形成される。尚、第１絶縁層１８に用いられる熱硬化性フィルムは、レーザ加工性に優れている。
【００２３】
図３に示す工程２では、レーザ加工機（図示せず）により第１絶縁層１８にビアホール（孔）１８ａを加工する。このビアホール１８ａは、予め設定された半導体チップ１２の電極パッド２２の位置に対応する座標位置に設けられる。尚、ビアホール１８ａの加工位置は、レーザ加工機の加工精度によって高精度に位置出しされている。
【００２４】
第１絶縁層１８は、熱硬化性樹脂であるので、レーザ光の照射により加熱された部分に微小なビアホール１８ａが貫通される。その際、ビアホール１８ａを加工するレーザ光は、ビアホール１８ａが貫通されると支持板４０の表面にも照射されるが、後の工程で支持板４０を削除するため、支持板４０の損傷は問題にならない。また、レーザ加工機によるビア加工は、レーザ光のエネルギの制御やマスクを使用して複数の孔を同時加工できるので、半導体チップ１２の配置数に応じて多数のビアホール１８ａを形成する場合でもビア加工を短時間で行える。
【００２５】
尚、ビアホール１８ａの加工方法としては、レーザ加工以外の方法（例えば、フォトリソグラフィ法に基づいて露光、現像することにより孔を形成する方法）を用いることも可能である。
【００２６】
図４に示す工程３では、ベアチップからなる半導体チップ１２の回路形成面１２ａを下にしたフェイスダウンにより半導体チップ１２を第１絶縁層１８の表面に貼り付ける。その際、チップ実装装置（図示せず）により搬送される半導体チップ１２の電極パッド２２をビアホール１８ａに一致させるように位置合わせを行って半導体チップ１２を第１絶縁層１８に押し付ける。このように、前工程で高精度に形成された半導体チップ１２の電極パッド２２と、レーザ加工機により高精度に形成されたビアホール１８ａとの位置合わせにより、従来のように半導体チップ１２の輪郭を基準に位置合わせを行う場合よりも正確に位置合わせすることが可能になる。
【００２７】
尚、位置合わせの方法としては、例えば、ＣＣＤイメージセンサ（図示せず）により半導体チップ１２の電極パッド２２の位置を検出して電極パッド２２とビアホール１８ａの位置を一致させるか、あるいは支持板４０をシリコンで形成した場合には、支持板４０の下方からＣＣＤイメージセンサ（図示せず）により電極パッド２２がビアホール１８ａと重なる位置に位置合わせしても良い。あるいは、半導体チップ１２の背面及び第１絶縁層１８上にアライメントマークを設けることにより、上方からＣＣＤイメージセンサ（図示せず）によりアライメントマークの位置合わせを行うことも可能である。
【００２８】
また、半導体チップ１２を第１絶縁層１８に貼り付ける方法としては、接着剤あるいは粘着性を有する接着シートを介して第１絶縁層１８の表面に固着する方法がある。
【００２９】
尚、本実施例では、第１絶縁層１８に対して２個の半導体チップ１２を貼り付けた状態を図示しているが、実際には２個以上の半導体チップ１２が貼り付けられるようになっており、説明の便宜上、このように図示している。また、図５乃至図１３においても、便宜上、第１絶縁層１８に２個の半導体チップ１２を貼り付けた状態を図示して説明する。
【００３０】
図５に示す工程４では、第１絶縁層１８及び半導体チップ１２の表面にビルドアップ樹脂からなる第２絶縁層２０を形成する。第２絶縁層２０は、熱硬化性フィルム（例えば、エポキシ系樹脂）をラミネートして形成される。これにより、半導体チップ１２は、積層された絶縁層１８と２０との間に挟持される。
【００３１】
また、第１絶縁層１８上に載置された半導体チップ１２の表面に第２絶縁層２０を隙間無く密着させるため、真空ラミネーション法を用いる。そして、絶縁層１８，２０は、加熱により硬化して半導体チップ１２を絶縁層１４の内部に埋め込む。
【００３２】
図６に示す工程５では、支持板４０を第１絶縁層１８から分離させて除去する。支持板４０は、銅板により形成されている場合にはエッチングにより除去され、シリコンにより形成されている場合には、例えば、フッ酸(HF)を用いたウエットエッチング、あるいはバックグラインドにより削除される。
【００３３】
続いて、電極パッド２２がアルミまたはアルミ合金からなる場合、シード層としてニッケル−リン（NiP）層を無電解めっきで形成する際の前処理液やめっき液により電極パッド２２が腐食しやすい。そのため、電極パッド２２のアルミ表面に接続電極２３を形成して被覆する。
【００３４】
この工程では、前処理として、電極パッド２２上に無電解めっきが施されるように電極パッド２２のアルミ表面に対してジンケート処理（Zincate treatment:亜鉛置換）を行う。このジンケート処理は、(a)電極パッド２２のアルミ表面を洗浄、(b)エッチングによりアルミ表面の酸化膜を除去、(c)アルミ表面に第１亜鉛置換膜（厚く、粗い置換膜）を形成、(d) 第１亜鉛置換膜を剥離、(e) アルミ表面に第２亜鉛置換膜（薄く、緻密な置換膜）を形成、の手順で行われる。続いて、無電解Ｎｉめっきにより電極パッド２２上にニッケル−リン（NiP）層を成膜して膜厚が５〜１０μｍの接続電極２３をＵＢＭ（Under Barrier Metal）として形成する。尚、このジンケート処理及び接続電極２３を形成する工程は、半導体チップとして固片化される前にウエハレベルで行うようにしても良い。
【００３５】
図７に示す工程６では、無電解めっきを促進するために触媒として作用するPb含有樹脂層２６を第１絶縁層１８の下面に形成する。
【００３６】
図８に示す工程７では、Pb含有樹脂層２６のうち第１絶縁層１８のビアホール１８ａ内に形成された柱状部２６ａにエッチング等によりビアホール１８ａより小径の貫通孔２６ｂを形成する。
【００３７】
図９に示す工程８では、Pb含有樹脂層２６の表面に無電解めっきまたはスパッタ法によりニッケル（Ni）または銅（Cu）を積層してシード層２８を形成する。
【００３８】
図１０に示す工程９では、シード層２８の表面に配線対応部分に開口を有するレジスト膜（図示せず）を形成し、レジスト膜の開口に銅（Cu）などからなる金属膜パターン（膜厚１０〜２０μｍ）を形成し、この金属膜パターンが再配線３０となる。そして、レジスト膜を除去してシード層２８を露出させ、その後、再配線３０をマスクしてシード層２８をエッチングすることにより、シード層２８と再配線３０とからなる配線パターン２４を得る。これにより、電極パッド２２が接続電極２３を介して配線パターン２４に電気的に接続された構造が得られる。
【００３９】
図１１に示す工程１０では、配線パターン２４及びシード層２８の表面にソルダレジストが積層されて第３絶縁層３２が形成される。
【００４０】
図１２に示す工程１１では、フォトリソグラフィ法に基づいて露光、現像することにより開口３２ａを形成し、第３絶縁層３２に配線パターン２４に連通する開口３２ａを設ける。
【００４１】
図１３に示す工程１２では、開口３２ａ内に露出する配線パターン２４部分（ランド部）に半田ボールを接続してバンプ３４を第３絶縁層３２の表面に突出させる。そして、ダイシングソー４２により隣接する各々の半導体チップ間で所定寸法に切断して図１に示す半導体装置１０を得る。
【００４２】
このように、上記工程１〜１２に基づいて、第１絶縁層１８に半導体チップ１２の電極パッド２２と接続するための孔１８ａを加工し、孔１８ａに半導体チップ１２の電極パッド２２を一致させるように位置合わせを行って半導体チップ１２を第１絶縁層１８の表面に貼り付けることにより、半導体チップ１２の電極パッド２２と孔１８ａ内に形成されるスタッドビア２８ａとの接続を高精度に行うことが可能になり、その分小型化を図れると共に、ウエハレベルでの再配線を行わないベアチップを使用してチップ搭載精度の高精度化を図れるので、製造コストを安価に抑えることが可能になる。
【図面の簡単な説明】
【００４３】
【図１】本発明になる半導体装置の一実施例を示す縦断面図である。
【図２】半導体装置の製造方法の工程１を示す縦断面図である。
【図３】半導体装置の製造方法の工程２を示す縦断面図である。
【図４】半導体装置の製造方法の工程３を示す縦断面図である。
【図５】半導体装置の製造方法の工程４を示す縦断面図である。
【図６】半導体装置の製造方法の工程５を示す縦断面図である。
【図７】半導体装置の製造方法の工程６を示す縦断面図である。
【図８】半導体装置の製造方法の工程７を示す縦断面図である。
【図９】半導体装置の製造方法の工程８を示す縦断面図である。
【図１０】半導体装置の製造方法の工程９を示す縦断面図である。
【図１１】半導体装置の製造方法の工程１０を示す縦断面図である。
【図１２】半導体装置の製造方法の工程１１を示す縦断面図である。
【図１３】半導体装置の製造方法の工程１２を示す縦断面図である。
【符号の説明】
【００４４】
１０  半導体装置
１２  半導体チップ
１４  絶縁層
１６  配線層
１８  第１絶縁層
２０  第２絶縁層
２２  電極パッド
２４  配線パターン
２６  Pb含有樹脂層
２８  シード層
３０  再配線
３４  バンプ
４０  支持板
【図１】
2005353837.tif 000003
【図２】
2005353837.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005353837.tif 000009
【図８】
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【図９】
2005353837.tif 000011
【図１０】
2005353837.tif 000012
【図１１】
2005353837.tif 000013
【図１２】
2005353837.tif 000014
【図１３】
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