(57)【要約】【課題】  リファレンスセルのトリミングに起因する問題点を解消し、多値化に対応可能で、高速且つ安定した読み出し動作を可能とする半導体記憶装置を提供する。【解決手段】  選択メモリセルとリファレンスセルに夫々の閾値電圧に応じた電流が流れるように所定の電圧を印加し、選択メモリセルとリファレンスセルを流れる各電流を比較して選択メモリセルに記憶されたデータを読み出す読み出し回路を備えてなる不揮発性半導体記憶装置であって、読み出し回路が、通常の読み出し時と、書き込み検証のための読み出し時で、同じ記憶状態に設定されたリファレンスセルを共通に利用し、書き込み検証のための読み出し時において、選択メモリセルとリファレンスセルに所定の電圧を印加する際に、リファレンスセルに対する印加条件を、通常の読み出し時における印加条件より、見かけ上の閾値電圧が書き込み状態方向にシフトするように設定する。【選択図】  図１
2005222625.tif 000002
【特許請求の範囲】
【請求項１】
不揮発性記憶素子を有するメモリセルを複数配列してなる主メモリアレイと、
前記不揮発性記憶素子を有する１または複数のリファレンスメモリセルと、
前記主メモリアレイの中から特定の前記メモリセルを選択するアドレス選択回路と、
前記アドレス選択回路で選択された選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じた電流が流れるように所定の電気的ストレスを印加し、前記選択メモリセルと前記リファレンスメモリセルを流れる前記各電流を比較して前記選択メモリセルに記憶されたデータを読み出す読み出し回路と、
前記アドレス選択回路で選択された選択メモリセルにデータを書き込む書き込み回路と、を備えてなる不揮発性半導体記憶装置であって、
前記読み出し回路が、通常の読み出し時と、書き込み検証のための読み出し時で、同じ記憶状態に設定された前記リファレンスメモリセルを共通に利用し、書き込み検証のための読み出し時において、前記書き込みメモリセルと前記リファレンスメモリセルに前記所定の電気的ストレスを印加する際に、前記リファレンスメモリセルに対する印加条件を、前記通常の読み出し時における印加条件より、前記記憶状態が書き込み状態方向にシフトするように設定することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記不揮発性記憶素子が記憶状態によって閾値電圧が変化するＦＥＴ構造の不揮発性メモリトランジスタであり、
前記読み出し回路は、前記通常の読み出し時において、前記選択メモリセルと前記リファレンスメモリセルの夫々の前記不揮発性メモリトランジスタのゲートに同一レベルの電圧を印加し、前記書き込み検証のための読み出し時において、前記書き込みメモリセルと前記リファレンスメモリセルの夫々の前記不揮発性メモリトランジスタのゲートに異なるレベルの電圧を印加することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記リファレンスメモリセルの前記不揮発性メモリトランジスタの閾値電圧は、テスト時に調整可能に構成されていることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記書き込みメモリセルと前記リファレンスメモリセルの前記不揮発性メモリトランジスタのゲートに印加される各電圧は、同じ内部電圧を分圧して生成されることを特徴とする請求項２または３に記載の不揮発性半導体記憶装置。
【請求項５】
前記内部電圧を発生する回路が、前記不揮発性メモリトランジスタを有し、該不揮発性メモリトランジスタの閾値電圧を調整することにより、前記内部電圧の電圧レベルを調整可能に構成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記内部電圧を発生する回路の前記不揮発性メモリトランジスタの閾値電圧は、テスト時に調整可能に構成されていることを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
前記メモリセルが３値以上のデータを記憶可能であり、
前記リファレンスメモリセルは、１つの選択メモリセルに対して３値以上の記憶状態数に応じた複数個が設けられていることを特徴とする請求項１〜６の何れか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フラッシュメモリ等の不揮発性半導体記憶装置に関し、更に詳細には、不揮発性半導体記憶装置のメモリセルの読み出し時、または、書き込み若しくは消去のベリファイ時の基準となるリファレンスセルの構成に関する。
【背景技術】
【０００２】
半導体記憶装置においては、そのメモリセルの記憶状態を読み出すために、様々な手法が利用されている。不揮発性の半導体記憶装置の１つであるフラッシュメモリを例に説明する。フラッシュメモリは、各メモリセルがフローティングゲート構造のメモリトランジスタを備えて構成され、各メモリセルのフローティングゲートに注入された電荷（電子）の蓄積量に従って情報を記憶している。具体的には、フローティングゲートに電子が多く注入されている状態においては、チャネル領域には反転層が形成されにくく、このためメモリセルの閾値電圧は高くなる（書き込み状態と定義する）。一方、フローティングゲートから電子が放出されている状態では、チャネル領域には反転層が形成されやすく、このメモリセルの閾値電圧は低くなる（消去状態と定義する）。選択したメモリセルの状態が上記書き込み状態か上記消去状態かを高速に判定するために、書き込み状態と消去状態の中間の閾値電圧を有するリファレンスメモリセルを用意して差動入力型のセンスアンプ回路に入力する。
【０００３】
また、各メモリセルに多値データ（例えば、４値データ）を記憶可能なフラッシュメモリの場合，フローティングゲートに蓄積されている電荷量によって，図４に示すような４つの記憶状態が存在する。
【０００４】
最も電荷量が少ない状態が“１１”であり，消去状態に対応する。この“１１”状態から、“１０”、“０１”、“００”の何れかの記憶状態に遷移させるため、メモリセルのフローティングゲートに電荷を注入する動作を書き込み動作と呼ぶ。
【０００５】
書き込み動作は，フローティングゲートの電荷を増加させる方向にのみ可能であり，例えば“０１”状態から“１０”状態にするには，一度消去動作を行って“１１”状態にした後，“１０”状態に書き込みする必要がある。ここで，書き込み動作はメモリセル単位で可能であるが，消去動作は複数のメモリセルを一括して行う。
【０００６】
フラッシュメモリの一般的な書き込み動作について，図１を参照しながら説明する。フラッシュメモリに書き込み動作を行う際は，第１サイクルでＩ／Ｏパッド２２を通して書き込みコマンドを、アドレスパッド１を通して書き込み対象のメモリセルのアドレスを指定する。入力されたコマンドはコマンドデコーダ２３で解釈され、それが書き込みコマンドであった場合は，第２サイクルでＩ／Ｏパッド２２から入力されたデータ（書き込みデータ）を、アドレスパッド１から入力されたアドレスに書き込みするよう、制御回路１３に伝える。
【０００７】
書き込みするメモリセルのアドレスは、アドレスマルチプレクサ３を通してメイン行デコーダ４及びメイン列デコーダ８でデコードされ、同時に複数（例えば８個）のフラッシュセルが選択される。
【０００８】
フラッシュセルの閾値電圧を上げるには，メモリセルトランジスタのソースを０Ｖにし、ゲートとドレインに高電圧を印加して発生するチャネルホットエレクトロンをフローティングゲートに注入する。
【０００９】
選択されたメモリセルを書き込みするか、或いは、どの記憶状態に書き込みするかは，書き込みデータを基に書き込み回路１２で生成されたパルスパターンによって決定される。
【００１０】
メモリセルのゲートには、ポンプ回路１４で昇圧した例えば１２Ｖの高電圧を、書き込みを行う記憶状態（閾値電圧）に応じて分圧した電圧が、デジタル・アナログ・コンバータ回路（Ｄ２Ａ）１６から出力され、メイン行デコーダ４を通して印加される。Ｄ２Ａ１６から何Ｖの電圧を出力するかは，制御回路１３からの制御信号によって決まる。
【００１１】
選択されたメモリセルの内，書き込みするメモリセルのドレインにのみ、書き込み回路１２、メイン列デコーダ８を通して、例えば５Ｖの電圧を一定時間印加する（書き込みパルス）。書き込みしないセルのドレインには０Ｖを印加することで電荷注入が行われないようにし、閾値電圧の変化（つまり、書き込み）を防ぐ。
【００１２】
書き込みパルス印加後，所望の閾値電圧に到達しているかどうかを、リファレンス列デコーダ７及びリファレンス行デコーダ５で選択されたリファレンスアレイ１１のリファレンスメモリセルの閾値電圧とセンスアンプ９で比較してベリファイ（検証）する。このベリファイ動作は、読み出し動作の一種であるが、読み出し時の動作マージンを確保する目的で行われる。従って、ウェハテスト時に、ベリファイ時に使用するリファレンスセルの閾値電圧を、読み出し時に使用するリファレンスセル閾値電圧と違う電圧に設定することによって当該動作マージンを確保する。
【００１３】
ベリファイ動作を、図１を参照して説明する。メモリセルの選択は書き込み時と同様であるので省略する。ベリファイ動作時は，メモリセルのソースを０Ｖ、ドレインを低電圧（例えば１Ｖ）、ゲートを読み出し電圧（例えば、６Ｖ）に設定して行う。この電圧設定は、主メモリアレイ１０のメモリセル、リファレンスアレイ１１のリファレンスメモリセルで共通であり、ポンプ回路１４で昇圧した電圧をＤ２Ａ１６で分圧した電圧が、主メモリアレイ１０にはメイン高電圧スイッチ回路１７を通して、リファレンスアレイ１１にはリファレンス高電圧スイッチ回路１８を通して印加される。
【００１４】
書き込み動作後のメモリセルの閾値電圧が，リファレンスセルの閾値電圧より低い場合、センスアンプ９からは、例えば信号レベル“１”（書き込み未了）が書き込み回路１２に送られ、再度書き込みパルスが印加される。パルス印加後は再度ベリファイ動作状態になり、センスアンプ９の出力が信号レベル“０” （書き込み終了）になるまで、書き込みパルスが印加される。
【００１５】
ベリファイ動作によって読み出しマージンを確保する様子を、図４を参照して説明する。例えば、データ“０１”に書き込みしたい場合、ベリファイ動作で、閾値電圧ＰＶ２に設定されたリファレンスメモリセルを用いる。これまでに説明したように、リファレンスメモリセルの閾値電圧を超えるまで書き込みを行うので、書き込み終了したメモリセルの閾値電圧は，必ず閾値電圧ＰＶ２を超えている。
【００１６】
データ“０１”の読み出しは，図４の閾値電圧Ｍに設定されたリファレンスセルを用いて行うので、読み出し対象メモリセルとリファレンスメモリセル（閾値電圧Ｍ）との間には、最低（ＰＶ２−Ｍ）の閾値電圧差ができていることになる。一般に，センスアンプに入力する二つのメモリセルの閾値電圧差が大きいほど、高速且つ安定して読み出せる。つまり、閾値電圧差（ＰＶ２−Ｍ）が大きいほど読み出しマージンが増すことになる。
【００１７】
従って、従来では、十分な読み出しマージンを確保するために通常の読み出し用の閾値電圧とベリファイ動作用の閾値電圧に分類され、且つ、多値記憶に対応して書き込み状態別に個別に設定された複数のリファレンスメモリセルを用意していた。例えば、下記特許文献１，２を参照。
【特許文献１】特開昭５９−１０４７９６号公報
【特許文献２】特開２００２−１００１９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
複数のリファレンスメモリセルの各種閾値電圧の設定は、テスタを用いてテスト時に行うが、図８に示すように、読み出し用リファレンスメモリセル（ＣｅｌｌＡ）と、ベリファイ用リファレンスメモリセル（ＣｅｌｌＢ）の閾値電圧設定が、テスタの誤差でずれた場合、設定していた閾値電圧差よりも小さくなる場合が考えられる。具体的には、ベリファイ用リファレンスメモリセルの閾値電圧が負方向にずれ、読み出し用リファレンスメモリセルの閾値電圧が正方向にずれた場合、閾値電圧差が設定値より小さくなる。もしこのようなずれが生じた場合、読み出し時の動作マージンが小さくなるという問題があった。
【００１９】
不揮発性半導体記憶装置は、大容量化の要望に対応するため、メモリセルは多値化の傾向にあるが、多数の記憶レベルを判定するために多種類の閾値電圧を備えたリファレンスメモリセルを備える必要がある。つまり、リファレンスメモリセルとそれに付随するレベルセンス回路が増加する。
【００２０】
また、従来の不揮発性半導体記憶装置における上記テスト時におけるリファレンスメモリセルの閾値電圧の設定（「トリミング」と言う。）には、以下の問題がある。不揮発性半導体記憶装置は、大容量化、多値化等により、リファレンスメモリセル数が増加するのでトリミング対象となるリファレンスメモリセル数が増加する。また、多値化に伴いリファレンスメモリセルのトリミングの高精度化が要求されるため、リファレンスセル数が増加するほど、また、トリミングステップをより細かく行ない高精度化を行なうほど、トリミング時間が長くなり、生産効率の低下要因となる。
【００２１】
本発明は、上記問題点に鑑みてなされたもので、その目的は、上記リファレンスメモリセルのトリミングに起因する問題点を解消し、多値化に対応可能で、高速且つ安定した読み出し動作を可能とする半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２２】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、不揮発性記憶素子を有するメモリセルを複数配列してなる主メモリアレイと、前記不揮発性記憶素子を有する１または複数のリファレンスメモリセルと、前記主メモリアレイの中から特定の前記メモリセルを選択するアドレス選択回路と、前記アドレス選択回路で選択された選択メモリセルと前記リファレンスメモリセルに夫々の記憶状態に応じた電流が流れるように所定の電気的ストレスを印加し、前記選択メモリセルと前記リファレンスメモリセルを流れる前記各電流を比較して前記選択メモリセルに記憶されたデータを読み出す読み出し回路と、前記アドレス選択回路で選択された選択メモリセルにデータを書き込む書き込み回路と、を備えてなる不揮発性半導体記憶装置であって、前記読み出し回路が、通常の読み出し時と、書き込み検証のための読み出し時で、同じ記憶状態に設定された前記リファレンスメモリセルを共通に利用し、書き込み検証のための読み出し時において、前記書き込みメモリセルと前記リファレンスメモリセルに前記所定の電気的ストレスを印加する際に、前記リファレンスメモリセルに対する印加条件を、前記通常の読み出し時における印加条件より、前記記憶状態が書き込み状態方向にシフトするように設定することを第１の特徴とする。
【００２３】
本発明に係る不揮発性半導体記憶装置は、第１の特徴において、より具体的に、前記不揮発性記憶素子が記憶状態によって閾値電圧が変化するＦＥＴ構造の不揮発性メモリトランジスタであり、前記読み出し回路が、前記通常の読み出し時において、前記選択メモリセルと前記リファレンスメモリセルの夫々の前記不揮発性メモリトランジスタのゲートに同一レベルの電圧を印加し、前記書き込み検証のための読み出し時において、前記書き込みメモリセルと前記リファレンスメモリセルの夫々の前記不揮発性メモリトランジスタのゲートに異なるレベルの電圧を印加する。更に、本発明に係る不揮発性半導体記憶装置は、前記リファレンスメモリセルの前記不揮発性メモリトランジスタの閾値電圧が、テスト時に調整可能に構成されている。
【００２４】
上記第１の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、先ず、読み出し回路が、通常の読み出し時と、書き込み検証のための読み出し時（ベリファイ時）で、同じ記憶状態に設定されたリファレンスメモリセルを共通に利用するため、リファレンスメモリセルの数を減らすことができる。更に、通常の読み出し時とベリファイ時での実質的な閾値電圧差を、ベリファイ時にリファレンスメモリセルに印加する電気的ストレスの差で実現しているため、リファレンスメモリセルの閾値電圧設定時の誤差が、通常の読み出し時とベリファイ時で等しく現れるため、閾値電圧差が閾値電圧設定時の誤差によって狭くなり読み出しマージンが低下することがない。結果として、多値化に対応可能で、高速且つ安定した読み出し動作を可能とする不揮発性半導体記憶装置を提供することができる。
【００２５】
本発明に係る不揮発性半導体記憶装置は、更に、前記書き込みメモリセルと前記リファレンスメモリセルの前記不揮発性メモリトランジスタのゲートに印加される各電圧は、同じ内部電圧を分圧して生成されることを第２の特徴とする。
【００２６】
本発明に係る不揮発性半導体記憶装置は、上記第２の特徴に加えて、前記内部電圧を発生する回路が、前記不揮発性メモリトランジスタを有し、該不揮発性メモリトランジスタの閾値電圧を調整することにより、前記内部電圧の電圧レベルを調整可能に構成されていることを特徴とし、更に、前記内部電圧を発生する回路の前記不揮発性メモリトランジスタの閾値電圧は、テスト時に調整可能に構成されていることを特徴とする。
【００２７】
また、上記第２の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、書き込み検証（ベリファイ）時に書き込みメモリセルとリファレンスメモリセルの夫々の不揮発性メモリトランジスタのゲートに印加する電圧レベルの変動が、それの基となる内部電圧が共通であるため同じ方向に現れる。このため、リファレンスメモリセルのゲート電圧変動による閾値電圧の変動が、書き込みメモリセルの同様の閾値電圧の変動と相殺され、書き込みメモリセルとリファレンスメモリセルの閾値電圧差の正確な比較が保障される。また、内部電圧レベルが不揮発性メモリトランジスタの閾値電圧で調整可能に構成されているので、製造バラツキによる内部電圧レベルの変動を補償でき、且つ、少ない調整回数で多くのリファレンスメモリセルに共通して高精度の閾値電圧差を提供することができる。
【００２８】
本発明に係る不揮発性半導体記憶装置は、更に、上記何れかの特徴に加えて、前記メモリセルが３値以上のデータを記憶可能であり、前記リファレンスメモリセルは、１つの選択メモリセルに対して３値以上の記憶状態数に応じた複数個が設けられていることを第３の特徴とする。
【００２９】
上記第３の特徴を備えた本発明に係る不揮発性半導体記憶装置によれば、上記第１及び第２の特徴の不揮発性半導体記憶装置の作用効果を、多値記憶に適用でき、高速且つ安定した読み出し動作を可能とする多値記憶の不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００３０】
本発明に係る不揮発性半導体記憶装置（以下、適宜「本発明装置」という。）の一実施の形態につき、図面に基づいて説明する。
【００３１】
本発明装置は、装置全体での機能ブロック構成は従来の一般的なフラッシュメモリと同様であり、図１に示すような構成となっている。
【００３２】
本発明装置は、図１に示すように、アドレスパッド１、アドレスバッファ２、アドレスマルチプレクサ３、メイン行デコーダ４、リファレンス行デコーダ５、リファレンス列デコーダ７、メイン列デコーダ８、センスアンプ９、主メモリアレイ１０、リファレンスアレイ１１、書き込み回路１２、制御回路１３、ポンプ回路１４、読み出しポンプ回路１５、デジタル・アナログ・コンバータ回路（Ｄ２Ａ）１６、メイン高電圧スイッチ回路１７、リファレンス高電圧スイッチ回路１８、第１センスデータラッチ回路１９、第２センスデータラッチ回路２０、入出力バッファ２１、Ｉ／Ｏパッド２２、コマンドデコーダ２３等を備えて構成される。尚、図示しないが、必要な制御信号（ライトイネーブル信号、チップイネーブル信号、出力イネーブル信号等）が別途夫々の入力パッド及び入力バッファを介して各部に供給される。
【００３３】
主メモリアレイ１０は、不揮発性記憶素子を有するメモリセルを行方向及び列方向にアレイ状に複数配列して構成され、リファレンスアレイ１１は、同じ不揮発性記憶素子を有するリファレンスメモリセルを同様に複数配列して構成される。本実施形態では、主メモリアレイ１０及びリファレンスアレイ１１内の各メモリセルが、不揮発性記憶素子としてフローティングゲート型ＦＥＴ構造のフラッシュメモリトランジスタを備えてフラッシュメモリセルとして構成される場合を想定する。従って、メモリセルはその記憶状態を、フローティングゲートに蓄積される電子の多寡で設定し、その記憶状態が、メモリトランジスタの閾値電圧の差となって現れる。
【００３４】
以下、各機能ブロックについて、簡単に説明する。アドレスパッド１は、外部からのアドレス信号を入力する端子であり、アドレスバッファ２は、アドレスパッド１から入力されるアドレス信号をバッファ処理して内部信号レベルに変換する。アドレスマルチプレクサ３は、外部からのアドレス信号と各種動作モードにおいて内部回路で使用される内部アドレス信号を切り替える機能を有し、切り替え後のアドレス信号を各種デコーダに供給する。
【００３５】
メイン行デコーダ４は、主メモリアレイ１０内のメモリセルを行方向に沿って選択し、リファレンス行デコーダ５は、リファレンスアレイ１１内のリファレンスメモリセルを行方向に沿って選択する。また、メイン列デコーダ８は、主メモリアレイ１０内のメモリセルを列方向に沿って選択し、リファレンス列デコーダ７は、リファレンスアレイ１１内のリファレンスメモリセルを列方向に沿って選択する。各デコーダは、主メモリアレイ１０内のメモリセルとリファレンスアレイ１１内のリファレンスメモリセルの各部（ゲート、ドレイン等）に対して、各動作モード（読み出し、書き込み、消去）において所定の電圧を供給する。従って、通常の読み出し動作、書き込みベリファイ動作、消去ベリファイ動作における読み出し回路の一部として機能する。
【００３６】
センスアンプ９は、メイン行デコーダ４とメイン列デコーダ８によって選択された主メモリアレイ１０内の選択メモリセルの閾値電圧と、リファレンス行デコーダ５とリファレンス列デコーダ７によって選択されたリファレンスアレイ１１内のリファレンスメモリセルの閾値電圧を比較して、選択メモリセルに書き込まれたデータを読み出す回路であり、公知の回路を用いて構成される。具体的な選択メモリセルとリファレンスメモリセルの閾値電圧の比較は、選択メモリセルと選択されたリファレンスメモリセルの両方のゲート、ソース、ドレインに夫々同じバイアス電圧を印加して、閾値電圧の差によるドレイン電流の差を電圧差に変換して、センスアンプ９でその電圧差を差動増幅して実現する。尚、センスアンプ９は、本実施形態では、通常の読み出し時の読み出し回路として使用されるとともに、書き込みベリファイ時及び消去ベリファイ時の読み出し回路としても使用される。
【００３７】
書き込み回路１２は、選択メモリセルにＩ／Ｏパッド２２を通して入力された書き込みデータに応じたデータ書き込みを行うための回路である。従来の回路構成と同様である。
【００３８】
制御回路１３は、書き込み動作及び消去動作に伴う書き込みパルスや消去パルスの印加を伴う書き込み処理及び消去処理と、その後の書き込み状態や消去状態を検証するためのベリファイ処理を、所定のアルゴリズムで実行するための制御回路である。具体的には、ステートマシン等の回路構成で実現される。従って、制御回路１３は、書き込み検証回路及び消去検証回路の一部として機能する。
【００３９】
ポンプ回路１４は、外部から供給される電源電圧から書き込み及び消去動作に必要な高電圧を内部的に発生するための昇圧回路である。また、読み出しポンプ回路１５は、外部から供給される電源電圧から読み出し動作に必要な内部電源電圧を発生するための昇圧回路である。電源電圧の低電圧化及び内部電源電圧の安定化のために必要となる。デジタル・アナログ・コンバータ回路（Ｄ２Ａ）１６は、ポンプ回路１４で生成された内部高電圧を、制御回路１３からの制御信号に応じて必要な電圧レベルに降圧させて供給する回路である。
【００４０】
メイン高電圧スイッチ回路１７は、Ｄ２Ａ１６または読み出しポンプ回路１５から供給される電圧を、各種メモリ動作に応じた適正電圧を選択して主メモリアレイ１０に供給するための電圧選択回路である。リファレンス高電圧スイッチ回路１８は、Ｄ２Ａ１６または読み出しポンプ回路１５から供給される電圧を、各種メモリ動作に応じた適正電圧を選択してリファレンスアレイに供給するための電圧選択回路である。
【００４１】
第１センスデータラッチ回路１９と第２センスデータラッチ回路２０は、センスアンプ９で読み出された複数ビットのデータを一時的に保存する回路である。データ幅が広い場合に、２分割してシリアルに出力することが可能となる
入出力バッファ２１は、第１センスデータラッチ回路１９と第２センスデータラッチ回路２０の出力を、Ｉ／Ｏパッド２２を介して外部に対し所定の出力レベルで出力するとともに、外部からＩ／Ｏパッド２２を介して入力された書き込みデータやその他のコマンド入力を受け付ける回路である。Ｉ／Ｏパッド２２は外部とデータの入出力を行う端子である。
【００４２】
コマンドデコーダ２３は、入出力バッファ２１を介して入力されたコマンドをデコードして制御回路に出力する回路である。ここで、コマンドとしては、一般的なフラッシュメモリで使用されるコマンド体系が想定されるが、コマンドは特定のコマンド体系のものに限定されるものではない。
【００４３】
次に、本発明装置の特徴であるリファレンスアレイ１１の構成について、図２〜図５を参照して説明する。先ず、図２は、従来のリファレンスアレイ１１とその周辺回路との関係を模式的に示した図であり、図４は、従来のリファレンスアレイ１１に含まれるリファレンスメモリセルの種類を示している。他方、図３は、本発明装置のリファレンスアレイ１１とその周辺回路との関係を模式的に示した図であり、図５は、本発明装置のリファレンスアレイ１１に含まれるリファレンスメモリセルの種類を示している。
【００４４】
各メモリセルが４値データを記憶する４値メモリを想定した場合、従来では、少なくとも７種類のリファレンスメモリセルを用意していた。つまり、通常読み出し用として、閾値電圧がＬ、Ｍ、Ｈの３種類を用意していた。各閾値電圧Ｌ、Ｍ、Ｈは、夫々、“１１”状態（消去状態）の閾値電圧分布の上限値と“１０” 状態の閾値電圧分布の下限値の中間値、“１０”状態の閾値電圧分布の上限値と“０１” 状態の閾値電圧分布の下限値の中間値、“０１”状態の閾値電圧分布の上限値と“００” 状態の閾値電圧分布の下限値の中間値に設定されている。更に、従来のリファレンスメモリセルは、書き込みベリファイ用として、閾値電圧がＰＶ１、ＰＶ２、ＰＶ３の３種類を用意していた。各閾値電圧ＰＶ１、ＰＶ２、ＰＶ３は、夫々、“１０” 状態の閾値電圧分布の下限値、“０１” 状態の閾値電圧分布の下限値、“００” 状態の閾値電圧分布の下限値に設定されている。また、従来のリファレンスメモリセルは、消去ベリファイ用として、閾値電圧がＥＶの１種類を用意していた。閾値電圧ＥＶは“１１”状態（消去状態）の閾値電圧分布の上限値に設定されている。
【００４５】
これに対して、本発明装置のリファレンスアレイ１１では、通常読み出し用の閾値電圧がＬ、Ｍ、Ｈの３種類だけを用意し、各ベリファイ用のリファレンスメモリセルは省略している。
【００４６】
通常の読み出し時は、従来のフラッシュメモリも本発明装置も同じリファレンスメモリセルを使用するため、その動作手順は同じであるので、詳細な説明は割愛する。
【００４７】
以下、書き込みベリファイ時において、通常読み出し用の閾値電圧がＬ、Ｍ、Ｈのリファレンスメモリセルを用いて、読み出しを行う手順について説明する。先ず、書き込みパルスの印加が終了すると、書き込みデータに応じたリファレンスメモリセルがリファレンス列デコーダ７及びリファレンス行デコーダ５で選択される。例えば、データ“０１”の書き込みでは、閾値電圧Ｍのリファレンスメモリセルが選択され、一方、書き込み対象の選択メモリセルは、メイン行デコーダ４とメイン列デコーダ８で選択される。通常、書き込み対象のメモリセルは複数同時に書き込み処理されるため、ベリファイも同時に行う場合は、同数のセンスアンプ９と同数のリファレンスメモリセルが用いられる。以下の説明では、１つの選択メモリセルを対象として説明する。
【００４８】
図６に示すように、書き込み対象の選択メモリセルと閾値電圧Ｍのリファレンスメモリセルを選択する場合は、メイン行デコーダ４を介して選択メモリセルのゲートにメインゲート電圧Ｖｍｗｌを印加し、リファレンス行デコーダ５を介して各リファレンスメモリセルのゲートにリファレンスゲート電圧Ｖｒｗｌを印加する。各ゲート電圧はＶｍｗｌ、Ｖｒｗｌは、図７に示すように、ポンプ回路１４で生成された内部電圧（高電圧）をＤ２Ａ１６に供給し、抵抗ラダー回路で構成された分圧回路で該内部電圧を分圧して生成される。各ラダー抵抗により、例えば１０ｍＶ刻みの電圧が、制御回路１３からの選択信号により選択可能に構成されている。ここで、メインゲート電圧Ｖｍｗｌは、リファレンスゲート電圧Ｖｒｗｌより閾値電圧差（ＰＶ２−Ｍ）だけ高く設定されている。選択メモリセル及びリファレンスメモリセルを流れるドレイン電流は、ゲート電圧と閾値電圧の差で決まるため、リファレンスゲート電圧Ｖｒｗｌを閾値電圧差（ＰＶ２−Ｍ）だけ低くすることは、リファレンスゲート電圧Ｖｒｗｌをメインゲート電圧Ｖｍｗｌと同電圧に上昇させたと仮定すれば、リファレンスメモリセルの閾値電圧が見かけ上高くなり、ＰＶ２と等価になる。これにより、書き込みベリファイにおいて、選択メモリセルの閾値電圧がＰＶ２未満の場合は、センスアンプ９で出力“１”となり、書き込み未了と判定され、選択メモリセルの閾値電圧がＰＶ２以上となって、センスアンプ９の出力“０”となるまで再度書き込みパルスの印加が続行される。
【００４９】
ここで、センスアンプ９の動作について簡単に説明する。図７に示すように、選択メモリセル及びリファレンスメモリセルを流れるドレイン電流は、読み出し電圧発生回路２４によって発生される所定の読み出し電圧が、例えばＮチャネルＭＯＳＦＥＴで構成される負荷回路２５を通して所定のバイアス電圧に降圧され、メイン列デコーダ８及びリファレンス列デコーダ７等を介して、各メモリセルのドレインに印加されることで、読み出し電圧発生回路２４から供給される。また、読み出し電圧発生回路２４から供給される各ドレイン電流は、負荷回路２５によって電圧に変換されるため、各メモリセルの閾値電圧差によるドレイン電流の差が、センスアンプ９の各入力ノードにおいて電圧差に変換される。これによって、電圧差動入力型のセンスアンプを用いることで、選択メモリセル及びリファレンスメモリセルを比較判定することができる。
【００５０】
以上のように、本発明装置では、書き込みベリファイ用のリファレンスメモリセルを用意せずに、リファレンスゲート電圧Ｖｒｗｌを調整することで、従来と同様に書き込みメモリセルの閾値電圧分布の制御が可能となっている。また、以下に説明するように、従来に比べて、読み出し動作マージンが向上する。
【００５１】
次に、本発明装置において読み出し動作マージンが向上する点について簡単に説明する。従来のように、書き込みベリファイ用のリファレンスメモリセルを用いる場合は、図８に示すように、読み出し用リファレンスメモリセル（ＣｅｌｌＡ）と、ベリファイ用リファレンスメモリセル（ＣｅｌｌＢ）の閾値電圧設定が、互いに逆方向となると閾値電圧差が狭まり、読み出し動作マージンが低下することは、既に説明した通りである。本発明装置において、書き込みベリファイ用のリファレンスメモリセルを用いずに、読み出し用リファレンスメモリセル（ＣｅｌｌＡ）のリファレンスゲート電圧Ｖｒｗｌを調整するだけであれば、読み出し用リファレンスメモリセル（ＣｅｌｌＡ）の閾値電圧の誤差は、図９に示すように、そのまま、ベリファイ時のリファレンスメモリセルの実質的な閾値電圧に対する同方向の誤差となって現れる。この結果、書き込みベリファイ時に閾値電圧が高めであったため、書き込み対象の選択メモリセルの閾値電圧が仮に高めになったとしても、通常の読み出し用のリファレンスメモリセルの閾値電圧も同じだけ高めにシフトしているので、選択メモリセルとリファレンスメモリセルの閾値電圧差は維持されるため、通常の読み出し用のリファレンスメモリセルの閾値電圧の設定誤差による読み出し動作マージンの低下は抑制され、従来に比べて読み出し動作マージンが向上する。
【００５２】
次に、消去ベリファイ時において、通常読み出し用の閾値電圧がＬのリファレンスメモリセルを用いて、読み出しを行う手順について説明する。先ず、消去パルスの印加が終了すると、閾値電圧Ｌのリファレンスメモリセルがリファレンス列デコーダ７及びリファレンス行デコーダ５で選択される。一方、消去対象の選択メモリセルは、主メモリアレイ１０内の消去ブロック内から、制御回路１３で発生された内部アドレスに基づいてメイン行デコーダ４とメイン列デコーダ８で選択される。通常、消去対象のメモリセルは、ブロック単位で一括して消去処理されるため、ベリファイはセンスアンプ９の個数に応じて数ビット単位で同時に処理される。以下の説明では、１つの選択メモリセルを対象として説明する。
【００５３】
消去対象の選択メモリセルと閾値電圧Ｌのリファレンスメモリセルを選択する場合は、メイン行デコーダ４を介して選択メモリセルのゲートにメインゲート電圧Ｖｍｗｌを印加し、リファレンス行デコーダ５を介して各リファレンスメモリセルのゲートにリファレンスゲート電圧Ｖｒｗｌｅを印加する。書き込みベリファイ時との相違点は、書き込みベリファイ時は、メインゲート電圧Ｖｍｗｌがリファレンスゲート電圧Ｖｒｗｌより例えば閾値電圧差（ＰＶ２−Ｍ）だけ高く設定されていたのに対して、消去ベリファイ時では、メインゲート電圧Ｖｍｗｌがリファレンスゲート電圧Ｖｒｗｌｅより閾値電圧差（Ｌ−ＥＶ）だけ低く設定されている点である。これは、そもそも消去ベリファイ用のリファレンスメモリセルの閾値電圧ＥＶが、データ“１０”の読み出し用のリファレンスメモリセルの閾値電圧Ｌよりも読み出しマージンを確保するために低く設定されているためである。メインゲート電圧Ｖｍｗｌとリファレンスゲート電圧Ｖｒｗｌｅは、書き込みベリファイ時と同様に、ポンプ回路１４で生成された内部電圧（高電圧）をＤ２Ａ１６に供給し、抵抗ラダー回路で構成された分圧回路で該内部電圧を分圧して生成される。
【００５４】
通常読み出し用の閾値電圧がＬ、Ｍ、Ｈのリファレンスメモリセルは、主メモリアレイ１０及びリファレンスアレイ１１の構成、データ幅、あるメモリアレイブロックで通常の読み出し動作中に他のメモリアレイブロックで書き込みまたは消去動作を行えるデュアルワーク機能の有無等に応じて、複数組が用意されるが、それらの閾値電圧の調整（トリミング）は、テスト時にテスタを用いて実施される。従って、リファレンスアレイ１１内の各リファレンスメモリセルへの消去・書き込み動作がテスト用の回路を用いて可能な構成となっている。具体的なトリミング手順は、従来のフラッシュメモリにおける通常読み出し用のリファレンスメモリセルのトリミングと同様であるので、詳細な説明は割愛する。
【００５５】
次に、本発明装置の別実施の形態につき説明する。
【００５６】
〈１〉上記実施形態では、消去ベリファイ時も通常の読み出し用のリファレンスメモリセルを用いる場合を説明したが、消去ベリファイ時には、専用の消去ベリファイ用のリファレンスメモリセルを用いても構わない。書き込みベリファイ用のリファレンスメモリセルを省略するだけでも、リファレンスメモリセルの個数を削減でき、データ“１０”、“０１”、“００”の読み出しマージンが向上し、本発明の効果は発揮される。
【００５７】
〈２〉上記実施形態において、図１に例示したブロック構成は一例であり、図１の構成に限定されるものではない。また、４値メモリの場合を例に本発明について説明したが、メモリセル当りの記憶状態数は４値に限定されるものではない。
【００５８】
〈３〉上記実施形態では、４値メモリの場合に、３種類の通常読み出し用のリファレンスメモリセルを用意したが、例えば、閾値電圧Ｍのリファレンスメモリセルを１種類だけ用意して、他の２種類の閾値電圧Ｌ、Ｈについては、リファレンスゲート電圧Ｖｒｗｌの変更によって生成するようにしても構わない。
【００５９】
〈４〉上記実施形態において、ポンプ回路１４が、フラッシュメモリトランジスタを有し、当該フラッシュメモリトランジスタの閾値電圧を調整することにより、Ｄ２Ａ１６に供給する内部電圧の電圧レベルを調整可能に構成されているのも好ましい。例えば、２つのフラッシュメモリトランジスタを用意し、２つのフラッシュメモリトランジスタの閾値電圧差を基準電圧として、出力電圧のレギュレーションを行うように構成することで、Ｄ２Ａ１６に供給する内部電圧の安定化を図ることができる。
【００６０】
〈５〉上記実施形態では、メモリセルとしてフラッシュメモリセルを想定したが、メモリセルはこれに限定されるものではない。また、メモリセルは、記憶状態の違いがメモリトランジスタの閾値電圧の違いとなって現れるもの以外に、ＭＲＡＭ、ＯＵＭ、ＲＲＡＭ等のように可変抵抗素子型のメモリセルであっても、同様の考え方は適用可能である。
【００６１】
以上詳細に説明したように、本発明に係る不揮発性半導体記憶装置によれば、１つのリファレンスメモリセルを複数種類の閾値電圧を備えたリファレンスメモリセルとして機能させることができるので、１つのリファレンスメモリセルを読み出し用とベリファイ用に兼用できる。また、１つのリファレンスメモリセルを複数種類の読み出し用閾値電圧を備えた複数種類の読み出し用リファレンスメモリセルとして機能させることもできる。更に、１つのリファレンスメモリセルを複数種類のベリファイ判定電圧を備えた複数種類のベリファイ用リファレンスメモリセルとして機能させることもできる。
【００６２】
また、１つのリファレンスメモリセルを複数種類の読み出しまたはベリファイ用リファレンスメモリセルとして機能させることにより、リファレンスメモリセル数を削減することができる。また、リファレンスメモリセル数を削減できるので、ベリファイの対象となるリファレンスメモリセル数が削減し、ベリファイ工程を省力化することができる。また、選択メモリセルの記憶データを読み出すセンスアンプとリファレンスメモリセルのレイアウト面積のオーバヘッドを軽減することができる。また、閾値電圧をリファレンスメモリセルのゲート入力電圧で制御するので、読み出し時の判定電圧と、書込みまたは消去時の判定電圧のマージン電圧を確実に確保でき、不揮発性半導体記憶装置の動作の安定性、高速化及び信頼性を高くすることができる。また、リファレンスメモリセル数を削減し、且つ、リファレンスメモリセルの閾値電圧をゲート電圧で制御可能に構成したので、生産の効率を下げることなくリファレンスメモリセルの閾値電圧を高精度にトリミングすることができる。
【図面の簡単な説明】
【００６３】
【図１】本発明に係る不揮発性半導体記憶装置の一実施形態または従来のフラッシュメモリの概略構成を示すブロック図
【図２】従来のフラッシュメモリのリファレンスアレイの構成と周辺回路との関係を模式的に示すブロック図
【図３】本発明に係る不揮発性半導体記憶装置の一実施形態におけるリファレンスアレイの構成と周辺回路との関係を模式的に示すブロック図
【図４】４値のフラッシュメモリセルの閾値電圧分布特性とベリファイ電圧の関係を説明する図
【図５】本発明に係る不揮発性半導体記憶装置における、４値のフラッシュメモリセルの閾値電圧分布特性とベリファイ電圧の関係を説明する図
【図６】本発明に係る不揮発性半導体記憶装置の一実施形態における読み出し動作またはベリファイ動作に関連する主要回路を模式的に示すブロック図
【図７】本発明に係る不揮発性半導体記憶装置の一実施形態における選択メモリセルのゲートに印加するメインゲート電圧とリファレンスメモリセルのゲートに印加するリファレンスゲート電圧を発生する回路の概略を示す回路図
【図８】従来のフラッシュメモリの閾値電圧設定（トリミング）上の問題点を説明する図
【図９】本発明に係る不揮発性半導体記憶装置における閾値電圧設定（トリミング）上の利点を説明する図
【符号の説明】
【００６４】
１    ：アドレスパッド
２    ：アドレスバッファ
３    ：アドレスマルチプレクサ
４    ：メイン行デコーダ
５    ：リファレンス行デコーダ
７    ：リファレンス列デコーダ
８    ：メイン列デコーダ
９    ：センスアンプ
１０  ：主メモリアレイ
１１  ：リファレンスアレイ
１２  ：書き込み回路
１３  ：制御回路
１４  ：ポンプ回路
１５  ：読み出しポンプ回路
１６  ：デジタル・アナログ・コンバータ回路
１７  ：メイン高電圧スイッチ回路
１８  ：リファレンス高電圧スイッチ回路
１９  ：第１センスデータラッチ回路
２０  ：第２センスデータラッチ回路
２１  ：入出力バッファ
２２  ：Ｉ／Ｏパッド
２３  ：コマンドデコーダ
２４  ：読み出し電圧発生回路
２５  ：負荷回路
Ｖｍｗｌ  ：メインゲート電圧
Ｖｒｗｌ  ：リファレンスゲート電圧
Ｌ、Ｍ、Ｈ  ：読み出し用閾値電圧
ＰＶ１、ＰＶ２、ＰＶ３  ：書き込みベリファイ用閾値電圧
ＥＶ  ：消去ベリファイ用閾値電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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