(57)【要約】【課題】  半導体装置の内部構造の検査を容易に行うことができるようにする。【解決手段】  コンタクトホール８ａ，８ｂを有する層間絶縁膜８と、層間絶縁膜８上に形成され、コンタクトホール８ａ，８ｂ上を通り、該コンタクトホール８ａ，８ｂを介して層間絶縁膜８の下層と接続する配線９ａ，９ｂと、配線９ａ，９ｂのコンタクトホール８ａ，８ｂと重ならない部分に形成され、該配線９ａ，９ｂの本体より幅広となっている検査用パッド９eとを具備する。検査用パッド９eは配線９ａ，９ｂの端部に形成されている。【選択図】      図１
2005353676.tif 000002
【特許請求の範囲】
【請求項１】
接続孔を有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記接続孔上を通り、該接続孔を介して前記層間絶縁膜の下層と接続する配線と、
前記層間絶縁膜上の前記接続孔と重ならない部分に形成され、前記配線の本体より幅広となっていて該配線の本体に繋げられた検査用パッドと
を具備する半導体装置。
【請求項２】
前記層間絶縁膜上、前記配線及び前記検査用パッド上に形成された上層を更に具備する請求項１に記載の半導体装置。
【請求項３】
前記層間絶縁膜上に形成され、規則性を持って前記配線の近傍に配置された複数のダミー導電層と、
前記層間絶縁膜上、前記配線上、前記検査用パッド上、及び前記複数のダミー導電層上に形成され、表面がＣＭＰにより平坦化された上層と、
を更に具備し、
前記検査用パッドは、前記ダミー導電層の配置の規則性を維持した位置に配置されている請求項1に記載の半導体装置
【請求項４】
前記検査用パッドは、前記配線の端部に形成されている請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
接続孔を有する層間絶縁膜と、
前記層間絶縁膜上に形成され、一部が前記接続孔と重なることにより該接続孔を介して前記層間絶縁膜の下層と接続する配線と、
前記層間絶縁膜上に形成され、規則性を持って前記配線の近傍に配置された複数のダミー導電層と、
前記層間絶縁膜上、前記配線上、及び前記複数のダミー導電層上に形成され、表面がＣＭＰにより平坦化された上層と、
を具備し、
前記ダミー導電層の幅は前記配線の幅より広く、
いずれかの前記ダミー導電層は、前記配線と重なって検査用パッドとして機能する半導体装置。
【請求項６】
前記配線及び前記検査用パッドはＡｌ合金、ＴｉＮ又はＣｕ合金により形成されている請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記下層は配線層又は半導体素子である請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
層間絶縁膜に接続孔を形成する工程と、
前記層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記接続孔を介して前記層間絶縁膜の下層と接続する配線、及び前記接続孔と重ならない部分に位置し前記配線の本体につながっていて該配線の本体より幅広である検査用パッドを形成する工程と
を具備する半導体装置の製造方法。
【請求項９】
層間絶縁膜に、該層間絶縁膜の表面に位置する溝及び該溝の底面に位置する接続孔を形成する工程と、
前記層間絶縁膜上、前記溝中及び前記接続孔中に導電体を堆積する工程と、
前記層間絶縁膜上から前記導電体を除去することにより、前記層間絶縁膜の表面に埋め込まれている配線及び検査用パッドを形成する工程と、
を具備し、
前記配線は、前記接続孔を介して前記層間絶縁膜の下層に接続するように形成され、
前記検査用パッドは、前記接続孔と重ならない部分に位置し、かつ前記配線の本体につながっていて該配線の本体より幅広に形成される、半導体装置の製造方法。
【請求項１０】
前記配線及び前記検査用パッドを形成する工程の後に、前記検査用パッドに検査用のプローブを接触させて検査用の信号を前記配線に入力することにより前記半導体装置の検査を行う工程を更に具備する請求項８又は９に記載の半導体装置の製造方法。
【請求項１１】
半導体装置を検査する方法であって、
該半導体装置は、
接続孔を有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記接続孔上を通り、該接続孔を介して前記層間絶縁膜の下層と接続する配線と、
前記層間絶縁膜上の前記接続孔と重ならない部分に形成され、前記配線の本体より幅広となっていて該配線の本体につながっている検査用パッドと、
前記検査用パッド上に形成された上層と
を備え、
前記上層を除去して前記検査用パッドを露出させる工程と、
前記検査用パッドにプローブを接触させて検査用の信号を前記配線に入力する工程と
を具備する半導体装置の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置の製造方法及び半導体装置の検査方法に関する。特に本発明は、検査を容易に行うことができる半導体装置、半導体装置の製造方法及び半導体装置の検査方法に関する。
【背景技術】
【０００２】
図９（Ａ）は従来の半導体装置の平面概略図である。図９（Ｂ）,（Ｃ）はそれぞれ図９（Ａ）のＡ−Ａ断面図,Ｂ−Ｂ断面図である。図９（Ｂ）に示すように従来の半導体装置は、この半導体装置では、ＬＯＣＯＳ法により形成された素子分離膜１０２により素子領域間が分離されている。素子領域にはトランジスタが形成されている。詳細には、シリコン基板１０１にはソース領域及びドレイン領域となる不純物領域１０７及び低濃度不純物領域１０６が２組形成されている。シリコン基板１０１の表層にはゲート酸化膜１０３が形成されており、ゲート酸化膜１０３の上にはゲート電極１０４が形成されている。ゲート電極１０４は２つの低濃度不純物領域１０６の間に位置しており、その側壁はサイドウォール１０５に被覆されている。サイドウォール１０５は低濃度不純物領域１０６の上方に位置している。そしてシリコン基板１０１のゲート電極１０４の下方に位置する部分がチャネル領域として機能する。
【０００３】
素子分離膜１０２及びトランジスタ上には層間絶縁膜１０８が形成されている。そして図９（Ｂ）及び（Ｃ）に示すように層間絶縁膜１０８には、ゲート電極１０４上に位置するコンタクトホール１０８ａ、及び２つの不純物領域１０７それぞれの上に位置するコンタクトホール１０８ｂが形成されている。コンタクトホール１０８ａ,１０８ｂそれぞれの上には配線１０９ａ,１０９ｂが形成されている。これら配線１０９ａ,１０９ｂはそれぞれ一部がコンタクトホール１０８ａ,１０８ｂに埋め込まれることによりゲート電極１０４,不純物領域１０７に接続している。なお図９（Ａ）に示すように配線１０９ａ,１０９ｂそれぞれは、コンタクトホール１０８ａ,１０８ｂと重なる部分が広がっている。これにより配線１０９ａ,１０９ｂは、製造上のばらつきに起因して位置ずれが生じても、コンタクトホール１０８ａ,１０８ｂ上に位置するようになっている。
【０００４】
そして図９の各図に示すように層間絶縁膜１０８上及び配線１０９ａ,１０９ｂ上には上層１１０が形成されている。上層１１０は例えば層間絶縁膜や保護膜である。このように配線１０９ａ,１０９ｂは外部に露出しない構造となっている。
【０００５】
製造した半導体装置が不良品である場合、内部構造を検査してその原因を解析する場合がある。このためには半導体装置内部の各々の配線に検査用のプローブを接触させ、検査用の信号を配線に入力し、また検査用の信号に対する出力を取得する必要がある。
以下、図１０及び図１１を参照して図９に示した半導体装置の配線１０９ａ,１０９ｂに検査用のプローブを接触させる従来の方法について説明する。図１０,図１１それぞれにおいて（Ａ）は半導体装置の平面概略図である。また（Ｂ）は（Ａ）のＢ−Ｂ断面図であり、図９（Ｃ）に示した断面図に相当する。
【０００６】
まず図１０（Ａ）及び（Ｂ）に示すように上層１１０を平面研磨装置により研磨して除去し、配線１０９ａ,１０９ｂの端部を含む領域を露出させる。次いで図１１（Ａ）及び（Ｂ）に示すように、ＦＩＢ(Focused Ion Beam)を用いて配線１０９ａ,１０９ｂの端部それぞれにＷを堆積し、パッド１１２ａ,１１２ｂを形成する。パッド１１２ａ,１１２ｂは幅が配線１０９ａ,１０９ｂより広く、このため配線よりも検査用のプローブ１５０を容易に接触させやすい。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記したように、半導体装置の内部構造の検査を行うためには、従来は検査の下準備として配線を露出させ、さらにこの配線上にパッドを新たに形成する必要があった。従って多くの労力を要していた。
本発明は上記のような事情を考慮してなされたものであり、その目的は、内部構造の検査を容易に行うことができる半導体装置、半導体装置の製造方法及び半導体装置の検査方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明にかかる半導体装置は、
接続孔を有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記接続孔上を通り、該接続孔を介して前記層間絶縁膜の下層と接続する配線と、
前記接続孔と重ならない部分に形成され、前記配線の本体より幅広となっていて該配線の本体につなげられた検査用パッドと
を具備する。
【０００９】
この半導体装置によれば、配線の前記接続孔と重ならない部分には、該配線の本体より幅広となっている検査用パッドが形成されている。このため半導体装置の内部構造を検査するときに検査用のパッドを形成する必要がない。このため従来と比べて簡単な工程で半導体装置の内部構造を検査することができる。
【００１０】
この半導体装置において、前記層間絶縁膜上、前記配線及び前記検査用パッド上に形成された上層を更に具備してもよい。この場合、上層を研磨するのみで検査用のパッドが露出し、内部構造の検査を行うことができる。
【００１１】
また層間絶縁膜上に形成され、規則性を持って配線の近傍に配置された複数のダミー導電層と、層間絶縁膜上、配線上、検査用パッド上、及び複数のダミー導電層上に形成され、表面がＣＭＰにより平坦化された上層とを更に具備し、検査用パッドは、ダミー導電層の配置の規則性を維持した位置に配置されていてもよい。この場合、ＣＭＰ研磨前の上層の表面は、規則性を持って凹凸を繰り返す形状となる。このためＣＭＰ研磨後の上層の表面は、いずれの場所も略同じ高さとなる。
【００１２】
本発明に係る他の半導体装置は、
接続孔を有する層間絶縁膜と、
前記層間絶縁膜上に形成され、一部が前記接続孔と重なることにより該接続孔を介して前記層間絶縁膜の下層と接続する配線と、
前記層間絶縁膜上に形成され、規則性を持って前記配線の近傍に配置された複数のダミー導電層と、
前記層間絶縁膜上、前記配線上、及び前記複数のダミー導電層上に形成された上層と、
を具備し、
前記ダミー導電層の幅は前記配線の幅より広く、
いずれかの前記ダミー導電層は、前記配線と重なって検査用パッドとして機能する。
【００１３】
なお配線及び検査用パッドは、Ａｌ合金、ＴｉＮ又はＣｕ合金により形成されていてもよい。また検査用パッドは、前記配線の端部に形成されていてもよい。また下層は配線層又は半導体素子（例えばトランジスタや容量素子）である。
【００１４】
本発明に係る半導体装置の製造方法は、
層間絶縁膜に接続孔を形成する工程と、
前記層間絶縁膜上に導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記接続孔を介して前記層間絶縁膜の下層と接続する配線、及び前記接続孔と重ならない部分に位置し前記配線の本体につながっていて該配線の本体より幅広である検査用パッドを形成する工程と
を具備する。
【００１５】
本発明に係る他の半導体装置の製造方法は、
層間絶縁膜に、該層間絶縁膜の表面に位置する溝及び該溝の底面に位置する接続孔を形成する工程と、
前記層間絶縁膜上、前記溝中及び前記接続孔中に導電体を堆積する工程と、
前記層間絶縁膜上から前記導電体を除去することにより、前記層間絶縁膜の表面に埋め込まれている配線及び検査用パッドを形成する工程と、
を具備し、
前記配線は、前記接続孔を介して前記層間絶縁膜の下層に接続するように形成され、
前記検査用パッドは、前記接続孔と重ならない部分に位置し、かつ前記配線の本体につながっていて該配線の本体より幅広に形成される。
【００１６】
これらの半導体装置の製造方法において、前記検査用パッドを形成する工程の後に、前記検査用パッドに検査用のプローブを接触させて検査用の信号を前記配線に入力することにより検査を行う工程を更に具備してもよい。
【００１７】
本発明に係る半導体装置を検査する方法は、
検査対象となる半導体は、
接続孔を有する層間絶縁膜と、
前記層間絶縁膜上に形成され、前記接続孔上を通り、該接続孔を介して前記層間絶縁膜の下層と接続する配線と、
前記層間絶縁膜上の前記接続孔と重ならない部分に形成され、前記配線の本体より幅広となっていて該配線の本体につながっている検査用パッドと
前記検査用パッド上に形成された上層と
を備え、
前記上層を除去して前記検査用パッドを露出する工程と、
前記検査用パッドにプローブを接触させて検査用の信号を前記配線に入力する工程と
を具備する。
【発明を実施するための形態】
【００１８】
以下、図面を参照して本発明の実施形態について説明する。図１（Ａ）は第１の実施形態に係る半導体装置の平面概略図である。図１（Ｂ）,（Ｃ）はそれぞれ図１（Ａ）のＡ−Ａ断面図,Ｂ−Ｂ断面図である。この半導体装置では、ＬＯＣＯＳ法により形成された素子分離膜２により素子領域間が分離されている。素子領域にはトランジスタが形成されている。詳細には素子領域において、シリコン基板１には、それぞれソース領域及びドレイン領域となる不純物領域７ａ，７ｂ及び低濃度不純物領域６ａ，６ｂが２組互いに向き合うように形成されている。シリコン基板１の表層にはゲート酸化膜３が形成されており、ゲート酸化膜３の上にはゲート電極４が形成されている。ゲート電極４は２つの低濃度不純物領域６ａ，６ｂの間に位置しており、その側壁はサイドウォール５に被覆されている。サイドウォール５は低濃度不純物領域６ａ，６ｂの上方に位置している。またシリコン基板１のゲート電極４の下方に位置する部分がチャネル領域として機能する。
【００１９】
素子分離膜２及びトランジスタ上には層間絶縁膜８が形成されている。そして図１（Ｂ）及び（Ｃ）に示すように層間絶縁膜８にはゲート電極４上に位置するコンタクトホール（接続孔）８ｃ、及び２つの不純物領域７ａ，７ｂそれぞれの上に位置するコンタクトホール（接続孔）８ａ，８ｂが形成されている。コンタクトホール８ａ,８ｂそれぞれの上には配線９ａ，９ｂ，９ｃが形成されている。これら配線９ａ，９ｂ，９ｃはそれぞれ一部がコンタクトホール８ａ,８ｂ，８ｃに埋め込まれることにより、それぞれ不純物領域７ａ，７ｂ,ゲート電極４に接続している。なお図８（Ａ）に示すように配線９ａ，９ｂ，９ｃそれぞれは、コンタクトホール８ａ，８ｂ，８ｃ上に位置する部分９ｄが広がっている。このため製造上のばらつきに起因して位置ずれが生じても、配線９ａ,９ｂそれぞれはコンタクトホール８ａ,８ｂ上に位置できる。
【００２０】
また図１（Ａ）及び（Ｃ）に示すように層間絶縁膜８上には、配線９ａ,９ｂ，９ｃそれぞれの端部に位置する複数の検査用パッド９eが設けられている。検査用パッド９eは半導体装置を動作させる上ではダミーとなっており、いずれのコンタクトホールとも重なっていない。検査用パッド９eは略長方形であるが配線９ａ，９ｂ，９ｃそれぞれの本体より幅が広く、また配線９ａ，９ｂ，９ｃとともに、層間絶縁膜８上に形成された上層１０により被覆されている。上層１０は例えば層間絶縁膜であり、表面がＣＭＰ（Chemical Mechanical Polishing）により平坦化されている。
【００２１】
層間絶縁膜８上のうち配線９ａ，９ｂ，９ｃが設けられていない領域には複数のダミーパッド９ｆが規則性をもって配置されており、これにより上層１０の表面がＣＭＰにより平坦化しやすくなっている。なお検査用パッド９eは、ダミーパッド９ｆと略同一形状であり、かつダミーパッド９ｆの規則性を維持した位置に配置されているため、ダミーパッド９ｆの一つとみなすことができる。
【００２２】
次に図２、図３及び図１を参照して、上記した半導体装置の製造方法を説明する。図２及び図３それぞれにおいて（Ａ）は図１（Ａ）のＡ−Ａ断面に相当する断面を示しており、（Ｂ）は図１（Ａ）のＢ−Ｂ断面に相当する断面を示している。
まず図２（Ａ）及び（Ｂ）に示すようにシリコン基板１にＬＯＣＯＳ法により素子分離膜２を形成する。素子分離膜２は素子領域上が開口している。次いでシリコン基板１を熱酸化する。これによりシリコン基板１のうち素子領域内に位置する部分にゲート酸化膜３が形成される。
【００２３】
次いでゲート酸化膜３上を含む全面上にポリシリコン膜を形成する。次いでこのポリシリコン膜をパターニングすることによりゲート電極４を形成する。次いでゲート電極４及び素子分離膜２をマスクとしてシリコン基板１に不純物イオンを注入する。これによりシリコン基板１に低濃度不純物領域６ａ，６ｂが形成される。
【００２４】
次いでゲート酸化膜３上を含む全面上に窒化シリコン膜を形成する。次いでこの窒化シリコン膜をエッチバックすることによりゲート電極４の側壁にサイドウォール５を形成する。次いでゲート電極４、サイドウォール５及び素子分離膜２をマスクとして不純物イオンを注入する。これによりシリコン基板１に不純物領域７ａ，７ｂが形成される。このようにして素子領域にトランジスタが形成される。
【００２５】
次いでトランジスタ上及び素子分離膜２上に層間絶縁膜８を形成する。次いで層間絶縁膜８上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして層間絶縁膜８をエッチングする。これにより層間絶縁膜８にコンタクトホール８ａ，８ｂ及びコンタクトホール８ｃ（図１に図示）が形成される。
次いでコンタクトホール８ａ，８ｂ，８ｃ内及び層間絶縁膜８上に導電膜９を形成する。導電膜９は例えばＡｌ合金膜やＴｉＮ膜である。
【００２６】
次いで図３（Ａ）及び（Ｂ）に示すように導電膜９上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして導電膜９をエッチングする。これにより導電膜９がパターニングされ、配線９ａ，９ｂ，９ｃ、検査用パッド９e及びダミーパッド９ｆが同一の工程で同一の厚さに形成される。
【００２７】
次いで図１（Ｂ）及び（Ｃ）に示すように層間絶縁膜８、配線９ａ，９ｂ，９ｃ、検査用パッド９e及びダミーパッド９ｆ上に上層１０を形成する。このとき層間絶縁膜８上のうち配線９ａ，９ｂ，９ｃ近傍にはこれら配線と同一の厚さを有する複数のダミーパッド９ｆが規則性を持って配置されているため、上層１０の表面は、規則性を持って凹凸を繰り返す形状となる。次いで上層１０の表面をＣＭＰにより研磨し平坦化する。このとき上層１０の表面は規則性を持って凹凸を繰り返す形状となっているため、研磨後の表面は、いずれの場所も略同じ高さとなる。このようにして半導体装置が形成される。
【００２８】
次に図４を参照して本実施形態に係る半導体装置の内部構造を検査する方法を説明する。図４（Ａ）は半導体装置の平面概略図であり、（Ｂ）は図１（Ａ）のＢ−Ｂ断面に相当する断面を示す図である。まず平面研磨装置を用いて上層１０を研磨し、配線９ａ，９ｂ、配線９ｃ（図１に図示）及び検査用パッド９eを露出させる。次いで複数の検査用パッド９eそれぞれに検査用のプローブ６０を同時に接触させる。このとき検査用パッド９eは配線９ａ，９ｂ，９ｃの端部に形成されているためプローブ６０を接触させやすい。そして検査用パッド９eを介して配線９ｃに検査用の信号を入力し、また検査用の信号に対する出力を、検査用パッド９eを介して配線９ｂから得る。
【００２９】
このように配線９ａ，９ｂ，９ｃを形成するときに配線９ａ，９ｂ，９ｃの端部に検査用パッド９eを形成しておいたため、半導体装置の内部構造を検査するときに検査用のパッドを形成する必要がない。このため従来と比べて簡単な工程で半導体装置の内部構造を検査することができる。
また配線９ａ，９ｂ，９ｃと同時に検査用パッド９eを形成しているため、半導体装置の製造工程及びコストも増えない。
【００３０】
また検査用パッド９eは、ダミーパッド９ｆと略同一形状であり、かつダミーパッド９ｆの規則性を維持した位置に配置されている。このため上層１０は、表面が規則性を持って凹凸を繰り返す形状となっているため、ＣＭＰ研磨後の上層１０の表面は、いずれの場所も略同じ高さとなる。
【００３１】
次に図５（Ａ）〜（Ｃ）の断面図を参照して第２の実施形態を説明する。なお図５（Ｄ）は図５（Ｃ）の状態における半導体装置の平面概略図である。本実施形態は複数層形成された配線層のうち上層に位置する配線層に検査用パッドを形成する方法である。
まず図５（Ａ）に示すようにシリコン基板１の上方に形成された層間絶縁膜２０上にＡｌ合金膜やＴｉＮ等の導電膜を形成し、この導電膜をパターニングすることにより下層配線２１ａを形成する。下層配線２１ａは２層目以上の配線層の場合もあるが、１層目の配線層（例えば第１の実施形態で示した配線９ａ,９ｂ，９ｃ）の場合もある。
【００３２】
次いで下層配線２１ａ及び層間絶縁膜２０上に第２の層間絶縁膜２２を形成する。次いで第２の層間絶縁膜２２上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして第２の層間絶縁膜をエッチングする。これにより第２の層間絶縁膜２２に、下層配線２１ａ上に位置するビアホール２２ａが形成される。
【００３３】
次いで図５（Ｂ）に示すように第２の層間絶縁膜２２上及びビアホール２２ａ内にＡｌ合金膜やＴｉＮ等の導電膜２３を形成する。
その後図５（Ｃ）に示すように導電膜２３上にフォトレジスト膜（図示せず）を形成し、このフォトレジスト膜を露光及び現像することによりレジストパターンを形成する。次いでこのレジストパターンをマスクとして導電膜２３をエッチングすることにより、上層配線２３ａを形成する。上層配線２３ａは一部がビアホール２２ａの内部に埋め込まれることにより下層配線２１ａと接続している。
【００３４】
なお図５（Ｄ）に示すように、導電膜２３をエッチングすることにより、上層配線２３ａの端部には検査用パッド２３ｄが形成される。また上層配線２３ａが形成されていない部分には複数のダミーパッド２３ｅが形成される。検査用パッド２３ｄは上層配線２３ａの本体と比べて幅広になっている。またダミーパッド２３ｅは規則性を持って配置されている。そして検査用パッド２３ｄは、ダミーパッド２３ｅと略同一形状であり、かつダミーパッド２３ｅの規則性を維持した位置に配置されている。また上層配線２３ａのうちビアホール２２ａ上に位置する部分及びその近傍２３ｃは上層配線２３ａの本体と比べて幅広になっている。
【００３５】
次いで第２の層間絶縁膜２２、上層配線２３ａ、検査用パッド２３ｄ及びダミーパッド２３ｅ上に上層２４（例えば第３の層間絶縁膜、又は保護膜）を形成する。このとき第２の層間絶縁膜２２上のうち上層配線２３ａ近傍にはこれら配線と同一の厚さを有する複数のダミーパッド２３ｅが規則性を持って配置されているため、上層２４は表面が規則性を持って凹凸を繰り返す形状となっている。次いで上層２４の表面をＣＭＰにより研磨し平坦化する。このようにして半導体装置が形成される。
【００３６】
この半導体装置の内部構造を検査するときには、第１の実施形態と同様に上層２４を研磨により除去して上層配線２３ａおよび検査用パッド２３ｄを露出させればよい。そして検査用パッド２３ｄに検査用のプローブ（図示せず）を接触させ、検査用の信号を入力し、また検査用の信号に対する応答を取得する。
このように第２の実施形態においても第１の実施形態と同一の作用及び効果を得ることができる。
【００３７】
次に図６を参照して第３の実施形態について説明する。本実施形態は、半導体装置を製造する過程で配線等の内部構造を検査する方法である。図６（Ａ）〜（Ｃ）は第１の実施形態における図１（Ａ）のＢ−Ｂ断面に相当する断面を示しており、図６（Ｄ）は図６（Ｃ）の状態における半導体装置の平面概略図を示している。以下第１の実施形態と同一の構成については同一の符号を付し、説明を省略する。
【００３８】
まず図６（Ａ）に示すようにシリコン基板１に素子分離膜２、ゲート酸化膜３、ゲート電極(図示せず)、低濃度不純物領域（図示せず）、ソースとなる不純物領域（図示せず）、ドレインとなる不純物領域７ｂ、層間絶縁膜８、ゲート電極上のコンタクトホール及びコンタクトホール８ｂ、並びにゲート電極に接続する配線（図示せず）、ソースとなる不純物領域に接続する配線（図示せず）及び配線９ｂを形成する。これらの形成方法は第１の実施形態と同一である。なお配線９ｂ等の配線にはコンタクトホール上の幅広の部分９ｄ及び検査用パッド９eが形成されている。
【００３９】
次いで図６（Ｂ）に示すように検査用のプローブ６０を各配線の検査用パッド９eに接触させ、ゲート電極に接続する配線に検査用の信号を入力し、また不純物領域７ｂに接続する配線９ｂから出力を取得する。そして出力が正常であるか否かを調べることにより、トランジスタ及び配線が正常に形成されたか否かを判断する。
【００４０】
次いで 図６（Ｃ），（Ｄ）に示すように層間絶縁膜８上及び配線上に上層１０を形成する。このときの上層は層間絶縁膜である。次いで上層１０上に、層間絶縁膜８上の配線上に位置するコンタクトホール(図示せず)を形成する。次いでこのコンタクトホールの中及び上層１０上に導電膜(例えばＡｌ合金やＴｉＮ)を堆積し、この導電膜をパターニングする。これにより上層１０上に、コンタクトホールを介して層間絶縁膜８上の配線に接続する配線１１ａを形成する。配線１１ａの端部には検査用パッド１１ｂが形成されている。検査用パッド１１ｂは配線１１ａの本体より幅広になっており、検査用のプローブ６０が接触しやすくなっている。
【００４１】
次いで検査用のプローブ６０を検査用パッド１１ｂに接触させ、ゲート電極に接続する配線に検査用の信号を入力し、またドレインに接続する配線から出力を取得する。そして出力が正常であるか否かを調べることにより、配線１１ａが正常に形成されたか否かを判断する。
【００４２】
このように本実施形態によれば、半導体装置の配線を形成するたびに検査用のプローブを検査用パッドに接触させ、トランジスタ及び配線が正常に形成されたか否かを調べる。このため不良品を製造の途中で製造ラインから外すことができる。また早期に製造装置の製造条件を修正することができる。
なお上記した検査は定期的にサンプルを取り出して行うことが想定されるが、可能であれば全量検査を行っても良い。また例えば不良品が出た段階で製造ラインを停止させ、各配線工程が終了した製造途中の半導体装置それぞれに対して上記した検査を行い、どの部分及びどの製造工程が不良の原因であるかを判断してもよい。
【００４３】
次に図７及び図８を参照して第４の実施形態に係る半導体装置の製造方法について説明する。本実施形態はエッチングにより配線を形成する代わりにダマシン法により配線を形成する点を除いては第２の実施形態と同一である。以下第２の実施形態と同一の構成については同一の符号を付し、説明を省略する。図７（Ａ）〜（Ｃ）及び図８（Ａ），（Ｂ），（Ｄ）は、本実施形態を説明するための半導体装置の断面図であり、図７（Ｄ），図８（Ｃ）はそれぞれ図７（Ｃ），図８（Ｂ）の状態における半導体装置の平面概略図である。
【００４４】
まず図７（Ａ）に示すようにシリコン基板１の上方に形成された層間絶縁膜２０に配線用溝を形成する。次に、この配線用溝内及び層間絶縁膜２０上にスパッタ法によりバリアメタル膜（図示せず）を堆積する。このバリアメタル膜にはＴａ膜、ＴａＮ膜又はＴａ／ＴａＮ積層膜が用いられる。
【００４５】
この後、配線用溝内及びバリアメタル膜上にスパッタ法によりＣｕ又はＣｕ合金からなるメッキシード層（図示せず）を堆積させる。次に、このメッキシード層上に電界メッキ法によりＣｕ又はＣｕ合金膜を形成する。この後、層間絶縁膜２０上に存在するＣｕ又はＣｕ合金膜、メッキシード層及びバリアメタル膜をＣＭＰ（Chemical Mechanical Polishing）法により除去する。これにより、層間絶縁膜２０の配線用溝内にはＣｕ又はＣｕ合金膜からなる第１層目のＣｕ又はＣｕ合金配線３２が埋め込まれる。
【００４６】
次に、第１層目のＣｕ又はＣｕ合金配線３２上、ならびに層間絶縁膜２０上にＣＶＤ（Chemical Vapor Deposition）法により例えば窒化シリコンからなる厚さ０．０５〜０．１μｍ程度の第１のエッチングストッパー膜４２を形成する。次に、第１のエッチングストッパー膜４２上にＣＶＤ法により酸化シリコンを主成分とする厚さ０．５〜１．０μｍ程度の第２の層間絶縁膜４４を堆積する。
【００４７】
この後、第２の層間絶縁膜４４上にＣＶＤ法により窒化シリコンからなる厚さ０．０５〜０．１μｍ程度の第２のエッチングストッパー膜４６を形成する。この後、第２のエッチングストッパー膜４６の上に酸化シリコンを主成分とする厚さ０．５〜１．０μｍ程度の第３の層間絶縁膜４８を堆積する。
【００４８】
次いで図７（Ｂ）に示すように、第３の層間絶縁膜４８上にレジスト膜（図示）を塗布し、このレジスト膜を露光、現像する。これにより第３の層間絶縁膜４８上には接続孔用の開口部を有する第１のレジストパターンが形成される。
次に、第１のレジストパターンをマスクとして第３の層間絶縁膜４８、第２のエッチングストッパー膜４６及び第２の層間絶縁膜４４をエッチングする。これにより、第２の層間絶縁膜４４にはＣｕ又はＣｕ合金配線３２上に位置するビアホール（接続孔）４４ａが形成される。
【００４９】
この後、図７（Ｃ），（Ｄ）に示すように、第１のレジストパターンを剥離した後、第３の層間絶縁膜４８上にレジスト膜（図示せず）を塗布し、このレジスト膜を露光、現像する。これにより、第３の層間絶縁膜４８上には配線用溝を形成するための開口部を有する第２のレジストパターンが設けられる。次いで、第２のレジストパターンをマスクとし且つ第１及び第２のエッチングストッパー膜４２，４６をストッパーとして第３の層間絶縁膜４８をエッチングする。これにより、第３の層間絶縁膜４８には配線用溝（トレンチ）４８ａが形成される。配線用溝４８ａには幅広の部分４８ｂが形成されており、この部分４８ｂにおいてビアホール４４ａに繋げられている。また配線用溝４８ａの端部４８ｃも溝本体と比べて幅広になっている。
【００５０】
次に、図８（Ａ）に示すように、第２のレジストパターンをマスクとして、配線用溝４８ａの底面に露出している第２のエッチングストッパー膜４６、及びビアホール４４ａの底面に露出している第１のエッチングストッパー膜４２をエッチングした後、第２のレジストパターンを剥離する。なお、第１及び第２のエッチングストッパー膜４２，４６は、第２のレジストパターンを剥離した後にエッチングすることも可能である。
【００５１】
次いでビアホール４４ａ内、配線用溝４８ａ内及び第３の層間絶縁膜４８上にスパッタ法によりＴａ膜、ＴａＮ膜又はＴａ／ＴａＮ積層膜からなるバリアメタル膜（図示せず）を堆積する。次いでこのバリアメタル膜上にスパッタ法によりＣｕ又はＣｕ合金からなるメッキシード層（図示せず）を堆積させる。この後、このメッキシード層上に電界メッキ法によりＣｕ又はＣｕ合金膜５０を形成する。
【００５２】
次に、図８（Ｂ）に示すように、第３の層間絶縁膜４８上に存在するＣｕ又はＣｕ合金膜５０、メッキシード層及びバリアメタル膜をＣＭＰ法により研磨する。これにより第３の層間絶縁膜４８の配線用溝４８ａ内には、第２層目のＣｕ又はＣｕ合金配線５０ａが形成される。
【００５３】
このときＣｕ又はＣｕ合金配線５０ａは、ビアホール４４ａ上に位置する部分５０ｂが幅広になっている。またＣｕ又はＣｕ合金配線５０ａの端部には、検査用パッド５０ｃが形成される。またＣｕ又はＣｕ合金配線５０ａは、一部がビアホール４４ａ内に埋め込まれている。これによりＣｕ又はＣｕ合金配線５０ａは第１層目のＣｕ又はＣｕ合金配線３２に接続する。
【００５４】
次いで図８（Ｃ）及び（Ｄ）に示すように第３の層間絶縁膜４８、Ｃｕ又はＣｕ合金配線５０ａそれぞれの上に上層２４を形成する。
このような構成を有する半導体装置の内部構造の検査は、第２の実施形態と同様に行うことができる。従って本実施形態でも第２の実施形態と同様の効果を得ることができる。また第４の実施形態と同様に上層を形成する前に検査用パッド５０ｃに検査用のプローブを接触させて信号の入出力を行うことにより、配線が正常に形成されたか否かを調べることができる。
【００５５】
尚、本発明は上述した実施形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００５６】
【図１】（Ａ）は第１の実施形態に係る半導体装置の平面概略図、（Ｂ）,（Ｃ）はそれぞれ（Ａ）のＡ−Ａ断面図,Ｂ−Ｂ断面図。
【図２】半導体装置の製造方法を説明する図であり、（Ａ）は図１（Ａ）のＡ−Ａ断面に相当する断面を示し、（Ｂ）は図１（Ａ）のＢ−Ｂ断面に相当する断面を示す。
【図３】図２の次の工程を示しており、（Ａ）は図１（Ａ）のＡ−Ａ断面に相当する断面を示し、（Ｂ）は図１（Ａ）のＢ−Ｂ断面に相当する断面を示す。
【図４】半導体装置の内部構造を検査する方法を説明する図であり、（Ａ）は半導体装置の平面概略図、（Ｂ）は図１（Ａ）のＢ−Ｂ断面に相当する断面を示す図。
【図５】（Ａ）は第２の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図、（Ｄ）は（Ｃ）の状態における半導体装置の平面概略図。
【図６】（Ａ）は第３の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図、（Ｄ）は（Ｃ）の状態における半導体装置の平面概略図。
【図７】（Ａ）は第４の実施形態に係る半導体装置の製造方法を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の次の工程を示す断面図、（Ｄ）は（Ｃ）の状態における半導体装置の平面概略図。
【図８】（Ａ）は図７の次の工程を示す断面図、（Ｂ）は（Ａ）の次の工程を示す断面図、（Ｃ）は（Ｂ）の状態における半導体装置の平面概略図、（Ｄ）は（Ｂ）の次の工程を示す断面図。
【図９】（Ａ）は従来の半導体装置の平面概略図、（Ｂ）,（Ｃ）はそれぞれ（Ａ）のＡ−Ａ断面図,Ｂ−Ｂ断面図。
【図１０】従来の半導体装置の検査方法を示す図であり、（Ａ）は半導体装置の平面概略図、（Ｂ）は（Ａ）のＢ−Ｂ断面図。
【図１１】図１０の次の工程を示す図であり、（Ａ）は半導体装置の平面概略図、（Ｂ）は（Ａ）のＢ−Ｂ断面図。
【符号の説明】
【００５７】
１，１０１…シリコン基板、２，１０２…素子分離膜、３，１０３…ゲート酸化膜、４，１０４…ゲート電極、５，１０５…サイドウォール、６ａ，６ｂ，１０６…低濃度不純物領域、７ａ，７ｂ，１０７…不純物領域、８，２０，２２，４４，４８，１０８…層間絶縁膜、８ａ，８ｂ，８ｃ，１０８ａ，１０８ｂ…コンタクトホール、９，２３…導電膜、９ａ，９ｂ，９ｃ，１１ａ，１１ｂ，１０９ａ，１０９ｂ…配線、９ｄ…幅広の部分、９ｅ，２３ｄ，５０ｃ…検査用パッド、９ｆ，２３ｅ…ダミーパッド、１０，２４…上層、２１ａ…下層配線、２２ａ，４４ａ…ビアホール、２３ａ…上層配線、６０，１５０…検査用のプローブ、３２，５０ａ…Ｃｕ又はＣｕ合金配線、４２，４６…エッチングストッパー膜、４８ａ…配線用溝、４８ｃ…端部、１１２ａ，１１２ｂ…パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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