(57)【要約】【課題】  タイル形状に設けられた面発光型半導体レーザを有する薄膜デバイスにおいて、高速動作を阻害する要因となる容量成分を低減することができる薄膜デバイス及び電子機器を提供する。【解決手段】  トランジスタでスイッチングされるとともに、下側反射層と活性層と上側反射層とを有してなる面発光レーザ素子を有する薄膜デバイスであって、前記下側反射層を少なくともなすタイル形状のタイル本体部と、前記活性層と前記上側反射層とを有するとともに、前記タイル本体部の上面に設けられている柱状部と、前記タイル本体部に接続されている下部電極と、前記柱状部に接続されている上部電極と、前記タイル本体部の上面側における前記柱状部の近傍に配置されているとともに、前記上部電極を他の部材から絶縁する絶縁層と、を含み、前記タイル本体部は、定電圧源に接続されていることを特徴とする。【選択図】    図１
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【特許請求の範囲】
【請求項１】
トランジスタでスイッチングされるとともに、下側反射層と活性層と上側反射層とを有してなる面発光レーザ素子を有する薄膜デバイスであって、
前記下側反射層を少なくともなすタイル形状のタイル本体部と、
前記活性層と前記上側反射層とを有するとともに、前記タイル本体部の上面に設けられている柱状部と、
前記タイル本体部に接続されている下部電極と、
前記柱状部に接続されている上部電極と、
前記タイル本体部の上面側における前記柱状部の近傍に配置されているとともに、前記上部電極を他の部材から絶縁する絶縁層と、を含み、
前記タイル本体部は、定電圧源に接続されていることを特徴とする薄膜デバイス。
【請求項２】
前記面発光レーザ素子と前記トランジスタとが直列に接続され、
前記タイル本体部は、Ｐ型半導体からなり、
前記下部電極は、アノード電極であり、
前記柱状部は、Ｎ型半導体からなり、
前記上部電極は、カソード電極であること特徴とする請求項１記載の薄膜デバイス。
【請求項３】
前記面発光レーザ素子と前記トランジスタとが並列に接続され、
前記タイル本体部は、Ｎ型半導体からなり、
前記下部電極は、カソード電極であり、
前記柱状部は、Ｐ型半導体からなり、
前記上部電極は、アノード電極であること特徴とする請求項１記載の薄膜デバイス。
【請求項４】
前記トランジスタは、Ｎ型ＭＯＳトランジスタであり、
前記Ｎ型ＭＯＳトランジスタのドレインと前記上部電極とが接続されていることを特徴とする請求項１から３のいずれか一項記載の薄膜デバイス。
【請求項５】
前記トランジスタは、ＮＰＮ型バイポーラトランジスタであり、
前記ＮＰＮ型バイポーラトランジスタのコレクタと前記上部電極とが接続されていることを特徴とする請求項１から３のいずれか一項記載の薄膜デバイス。
【請求項６】
前記薄膜デバイスは、前記タイル本体部の下面を接合面として所望の基板の所望の位置に接合されるものであることを特徴とする請求項１から５のいずれか一項記載の薄膜デバイス。
【請求項７】
前記薄膜デバイスは、任意の基板上に薄膜デバイスとして形成された後、該任意の基板上からタイル形状に切り離されたものであることを特徴とする請求項１から６のいずれか一項記載の薄膜デバイス。
【請求項８】
前記タイル本体部の上面には、少なくとも２つの前記柱状部が設けられていることを特徴とする請求項１から７のいずれか一項記載の薄膜デバイス。
【請求項９】
前記少なくとも２つの柱状部毎に、前記カソード電極又はアノード電極が設けられていることを特徴とする請求項８記載の薄膜デバイス。
【請求項１０】
前記柱状部の高さは、前記絶縁層の高さと略同一であることを特徴とする請求項１から９のいずれか一項記載の薄膜デバイス。
【請求項１１】
前記柱状部は、該柱状部の高さを増大させる部材であるスペーサ層を有することを特徴とする請求項１から１０のいずれか一項記載の薄膜デバイス。
【請求項１２】
前記スペーサ層は、前記上側反射層の上と、前記上側反射層の途中とのうちの少なくとも一方に形成されていることを特徴とする請求項１１記載の薄膜デバイス。
【請求項１３】
前記スペーサ層は、前記面発光レーザ素子の発振波長の光エネルギーよりもバンドギャップが大きい材質からなることを特徴とする請求項１１又は１２記載の薄膜デバイス。
【請求項１４】
前記スペーサ層の光吸収係数は、前記面発光レーザ素子の発振波長の光に対して、１０００［ｃｍ−１］以下であることを特徴とする請求項１１から１３のいずれか一項記載の薄膜デバイス。
【請求項１５】
前記絶縁層は、上面に段差又は曲面を有し、前記柱状部の高さの値よりも大きい値の厚さ部分を有することを特徴とする請求項１から１４のいずれか一項記載の薄膜デバイス。
【請求項１６】
前記絶縁層は、ポリイミドを構成材料の少なくとも１つとすることを特徴とする請求項１から１５のいずれか一項記載の薄膜デバイス。
【請求項１７】
前記絶縁層は、ポリイミドよりも誘電率の小さい材質のフィラーが混入された部材からなることを特徴とする請求項１から１６のいずれか一項記載の薄膜デバイス。
【請求項１８】
前記絶縁層は、所望材料に気体を混ぜてフォーム状にしたものからなることを特徴とする請求項１から１７のいずれか一項記載の薄膜デバイス。
【請求項１９】
前記絶縁層は、所望材料にテフロン（登録商標）の粒子を混ぜたものからなることを特徴とする請求項１から１８のいずれか一項記載の薄膜デバイス。
【請求項２０】
請求項１から請求項１９のいずれか一項記載の薄膜デバイスを有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜デバイス及び電子機器に関するものである。
【背景技術】
【０００２】
面発光型半導体レーザは、２次元集積化が可能な発光素子であり、次世代の高速かつ大容量の信号伝達手段に用いられる光源として、光並列通信及び光並列演算などへの応用が期待されている。この面発光型半導体レーザは、半導体基板上に設けられた共振器から、その半導体基板の共振器設置面に対して垂直方向にレーザ光を出射する。すなわち、この共振器は、レーザ共振器としての機能を有し、下側反射層、活性層、上側反射層が順に積層することにより構成される。
【０００３】
面発光型半導体レーザを駆動させるためには、レーザ表面から活性層へと電流を注入する必要がある。このため、面発光型半導体レーザには、活性層に電流を注入するための一対の電極（アノード電極とカソード電極）が形成されている。また、前記活性層に電流を集中して注入するために、共振器のうち少なくとも活性層を含む部分を、エッチングにより柱状に形成する方法が一般に用いられている。
【０００４】
また、面発光型半導体レーザは、化合物半導体基板上に形成され、シリコン半導体基板で形成することができない。一方、ＣＰＵ及び記憶素子などの半導体集積回路は一般にシリコン半導体基板上に形成される。そこで集積回路などが形成されたシリコン半導体基板の表面に面発光型半導体レーザを設けるために、エピタキシャルリフトオフ（ＥＬＯ）法を用いる方法が考え出されている。この方法は、一旦、化合物半導体基板上に面発光型半導体レーザ素子を形成し、その基板から面発光型半導体レーザ素子を微小なタイル形状に切り離して薄膜デバイスを形成し、その薄膜デバイス（微小タイル状素子）をシリコン半導体基板（最終基板）の所望位置に貼り付けるものである（例えば、特許文献１参照）。
【特許文献１】特開２０００−５８５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、面発光型半導体レーザを駆動する方法としては、トランジスタにより面発光型半導体レーザを直接スイッチングする方法がある。その方法には、面発光型半導体レーザとトランジスタを直列に接続する方法と並列に接続する方法がある。
【０００６】
面発光型半導体レーザとトランジスタを直列に接続する方法では、面発光型半導体レーザのアノードをバイアス電源（一定電圧電源）に接続し、面発光型半導体レーザのカソードをＭＯＳトランジスタのドレイン（又はソース）に接続し、そのＭＯＳトランジスタのソース（又はドレイン）を電流制限用の抵抗を介してアースに接続する構成とする。ＭＯＳトランジスタのゲートに高速な変調信号（伝送信号など）を入力することにより、面発光型半導体レーザはその高速な変調信号に対応したレーザ光を出射する。したがって、このようなＭＯＳトランジスタを用いる駆動方法では、面発光型半導体レーザのカソード側が高周波電圧で変調される。ここで用いられるＭＯＳトランジスタは、通常Ｎ型ＭＯＳトランジスタである。Ｎ型ＭＯＳトランジスタは一般にＰ型ＭＯＳトランジスタよりも高速に動作するので、高速駆動用には一般にＮ型ＭＯＳトランジスタが面発光型半導体レーザのスイッチング手段として用いられている。
【０００７】
しかしながら、その面発光型半導体レーザのカソード側に容量成分が存在すると、その容量に対しての充放電動作が発生し、面発光型半導体レーザの動作速度が低下してしまう。特に、従来において、面発光型半導体レーザを微小タイル状素子として最終基板に貼り付ける構成として考え出されていた次の構成では、面発光型半導体レーザのカソード側に比較的大きな容量成分が形成されてしまう。その構成とは、面発光型半導体レーザのカソード側を微小タイル状素子のタイル本体部として且つそのタイル本体部の底面を接着面として最終基板に貼り付ける構成である。このようにすると、タイル本体部の底面全体と最終基板の表面との間に比較的大きなコンデンサが形成されてしまう。したがって、その従来の面発光型半導体レーザの駆動方法及び構成では、面発光型半導体レーザの被駆動端子側であるカソード側などに比較的大きな容量成分が形成されてしまい、面発光型半導体レーザの高速動作を妨げる要因が存在するという問題点がある。
【０００８】
本発明は、上記事情に鑑みてなされたもので、タイル形状の構造を有する薄膜デバイスにおいて、高速動作を阻害する要因となる容量成分を低減することができる薄膜デバイス及び電子機器を提供することを目的とする。
また、本発明は、タイル形状に設けられた面発光型半導体レーザを有する薄膜デバイスにおいて、高速動作を阻害する要因となる容量成分を低減することができる薄膜デバイス及び電子機器を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記の目的を達成するために、本発明の薄膜デバイスは、トランジスタでスイッチングされるとともに、下側反射層と活性層と上側反射層とを有してなる面発光レーザ素子を有する薄膜デバイスであって、前記下側反射層を少なくともなすタイル形状のタイル本体部と、前記活性層と前記上側反射層とを有するとともに、前記タイル本体部の上面に設けられている柱状部と、前記タイル本体部に接続されている下部電極と、前記柱状部に接続されている上部電極と、前記タイル本体部の上面側における前記柱状部の近傍に配置されているとともに、前記上部電極を他の部材から絶縁する絶縁層と、を含み、前記タイル本体部は、定電圧源に接続されていることを特徴とする。
本発明によれば、例えば、下側反射層をなすタイル本体部にはバイアス電源を接続し、柱状部の上側反射層にはＭＯＳトランジスタのドレイン端子を接続することにより、本薄膜デバイスの面発光レーザ素子をスイッチングすることができる。ここで、ＭＯＳトランジスタのソース端子は電流制御回路又は抵抗（無くてもよい、以下同じ）を介してアースに接続し、そのトランジスタのゲート端子には高速な変調信号を印加する。そして、例えば本発明の薄膜デバイスにおけるタイル本体部の下面（底面）を接合面としてその薄膜デバイスを所望の基板（最終基板）に接合した場合、そのタイル本体部の底面全体と基板との間に比較的大きな容量成分が形成されたとしても、その容量成分が面発光レーザ素子の高速動作を阻害することを回避することができる。これは、上記のようにタイル本体部にはバイアス電源が接続されているので、上記タイル本体部の底面側の容量成分は、一定のバイアス電圧のみが印加されるからである。そこで、本発明によれば、面発光レ―ザ素子を備える薄膜デバイス（微小タイル状素子など）においてタイル本体部を最適な極性にすることができ、面発光レーザ素子の応答速度に影響を与える寄生容量を大幅に低減させることができるので、タイル形状の薄膜デバイスからなる面発光型半導体レーザであって、従来よりも高速に動作することができる面発光型半導体レーザを提供することができる。
【００１０】
また、本発明の薄膜デバイスは、前記面発光レーザ素子と前記トランジスタとが直列に接続され、前記タイル本体部は、Ｐ型半導体からなり、前記下部電極は、アノード電極であり、前記柱状部は、Ｎ型半導体からなり、前記上部電極は、カソード電極であることが好ましい。
本発明によれば、例えば、アノード電極にはバイアス電源を接続し、カソード電極にはＭＯＳトランジスタのドレイン端子を接続することにより、上記発明と同様に、面発光レーザ素子の応答速度に影響を与える寄生容量を大幅に低減させることができ、本薄膜デバイスの面発光レーザ素子を駆動することができる。したがって、タイル形状の薄膜デバイスからなる面発光型半導体レーザであって、従来よりも高速に動作することができる面発光型半導体レーザを提供することができる。さらに本発明によれば、アノード電極及びカソード電極がタイル本体部の上面側に配置されているので、当該タイル本体部の底面を最終基板に接合した後などにおいても、そのアノード電極及びカソード電極と最終基板の電極とを電気的に接続する配線を容易に設けることができる。
【００１１】
また、本発明の薄膜デバイスは、前記面発光レーザ素子と前記トランジスタとが並列に接続され、前記タイル本体部は、Ｎ型半導体からなり、前記下部電極は、カソード電極であり、前記柱状部は、Ｐ型半導体からなり、前記上部電極は、アノード電極であることが好ましい。
本発明によれば、例えば、アノード電極には電流制御回路又は抵抗を介してバイアス電源を接続し、カソード電極にはアースを接続し、ＭＯＳトランジスタに変調信号を印加することにより、上記発明と同様に、面発光レーザ素子の応答速度に影響を与える寄生容量を大幅に低減させることができ、本薄膜デバイスの面発光レーザ素子をスイッチング駆動することができる。したがって、タイル形状の薄膜デバイスからなる面発光型半導体レーザであって、従来よりも高速に動作することができる面発光型半導体レーザを提供することができる。また、本発明によれば、面発光レーザ素子とトランジスタとが並列に接続されているので、従来よりもさらに高速にスイッチングすることができる。
【００１２】
また、本発明の薄膜デバイスは、前記トランジスタがＮ型ＭＯＳトランジスタであり、前記Ｎ型ＭＯＳトランジスタのドレインと前記上部電極とが接続されていることが好ましい。
本発明によれば、一般にＰ型ＭＯＳトランジスタよりも高速に動作するＮ型ＭＯＳトランジスタを用いて、上記本発明の面発光レーザ素子をより高速にスイッチングすることができる。
【００１３】
また、本発明の薄膜デバイスは、前記トランジスタがＮＰＮ型バイポーラトランジスタであり、前記ＮＰＮ型バイポーラトランジスタのコレクタと前記上部電極とが接続されていることが好ましい。
本発明によれば、一般にＰＮＰ型バイポーラトランジスタよりも高速に動作するＮＰＮ型バイポーラトランジスタを用いて、上記本発明の面発光レーザ素子をより高速にスイッチングすることができる。
【００１４】
また、本発明の薄膜デバイスは、前記タイル本体部の下面（底面）を接合面として所望の基板の所望の位置に接合されるものであることが好ましい。
本発明によれば、例えば化合物半導体からなる面発光型半導体レーザの薄膜デバイスをシリコン半導体からなる基板（最終基板）の所望位置に接合して、光伝送手段をもつ集積回路などを構成することができる。そして、タイル本体部の底面全体と最終基板との間に比較的大きな容量成分が形成されたとしても、その容量成分が面発光レーザ素子の高速動作を阻害することを回避することができる。そこで、本発明によれば、最終基板の所望位置に貼り付けることのできる薄膜デバイスからなる面発光型半導体レーザであって、従来よりも高速に動作することができる面発光型半導体レーザを提供することができる。
【００１５】
また、本発明の薄膜デバイスは、任意の基板上に薄膜デバイスとして形成された後、該任意の基板上からタイル形状に切り離されたものであることが好ましい。
本発明によれば、例えば任意の基板である第１基板に犠牲層を形成しておき、その犠牲層の上に上記薄膜デバイスをなす半導体素子を形成しておき、犠牲層をエッチングすることにより、タイル本体部などからなる微小タイル形状の上記薄膜デバイスを形成することができる。そして、タイル本体部などからなる薄膜デバイス（タイル状素子）を任意の基板（最終基板あるいは第２基板）に接合して、その基板の所望位置に面発光型半導体レーザを配置することが可能となる。ここで、最終基板は、シリコン半導体基板でも化合物半導体基板でもその他の部材でもよい。そこで、本発明によれば、シリコン半導体基板上に、ガリウム・ヒ素製の面発光型半導体レーザを形成でき、その面発光型半導体レーザを従来よりも高速に動作させることができる。また、第１基板上で面発光型半導体レーザを完成させてから微小タイル形状に切り離すので、集積回路などを作成する前に、予め面発光型半導体レーザをテストして選別することが可能となる。
【００１６】
また、本発明の薄膜デバイスは、前記タイル本体部の上面には少なくとも２つの前記柱状部が設けられていることが好ましい。
本発明によれば、１つのタイル本体部上に、複数の面発光型半導体レーザをアレイ構造として設けることができる。したがって、各面発光型半導体レーザを高速に駆動することができるとともに、複数の面発光型半導体レーザを高密度に配置することができ、さらに各面発光型半導体レーザの特性を一致させることができる。
【００１７】
また、本発明の薄膜デバイスは、前記少なくとも２つの柱状部毎に、前記カソード電極又はアノード電極が設けられていることが好ましい。
本発明によれば、１つのタイル本体部上に設けられた複数の面発光型半導体レーザのそれぞれを個別に駆動制御することができる。したがって、複数の高速な光信号源を高密度に配置することができる。
【００１８】
また、本発明の薄膜デバイスは、前記柱状部の高さが前記絶縁層の高さと略同一であることとしてもよい。
本発明によれば、例えば柱上部の近傍に絶縁層を配置すると、その柱状部の上面の接合したカソード電極又はアノード電極を、絶縁層の上面まで平行に引き延ばすことができ、柱状部の上面の面積よりも大きいカソード電極又はアノード電極を設けることができる。したがって、カソード電極又はアノード電極についての配線形成を容易化することができる。
【００１９】
また、本発明の薄膜デバイスは、前記柱状部が該柱状部の高さを増大させる部材であるスペーサ層を有することが好ましい。
本発明によれば、スペーサ層によって柱状部の高さを増大させることができる。柱状部の高さを増大させると、その柱状部の近傍に配置された絶縁層の厚みを増大させることができる。ここで、本薄膜デバイスの構造において、カソード電極又はアノード電極とタイル本体部との間に絶縁層が挟まれた構造は、コンデンサとして機能し、面発光型半導体レーザの高速動作を阻害する容量成分となる。しかし、本発明の構造によれば、絶縁層の厚みを増大させることができるので、上記コンデンサの対向電極の間隔を広げることができ、かかる容量成分を低減することができる。したがって、本発明によれば、タイル形状の薄膜デバイスからなる面発光型半導体レーザであって、従来よりもさらに高速に動作することができる面発光型半導体レーザを提供することができる。
【００２０】
また、本発明の薄膜デバイスは、前記スペーサ層が、前記上側反射層の上と、前記上側反射層の途中とのうちの少なくとも一方に形成されていることが好ましい。
本発明によれば、面発光型半導体レーザの共振器の特性に影響を与えないスペーサ層を簡便に設けることができる。
【００２１】
また、本発明の薄膜デバイスは、前記スペーサ層が、前記面発光レーザ素子の発振波長の光エネルギーよりもバンドギャップが大きい材質からなることが好ましい。
本発明によれば、面発光型半導体レーザのレーザ光（発振光）がスペーサ層で吸収されることを回避することができる。したがって、面発光型半導体レーザの共振器の特性に影響を与えないスペーサ層を設けることができる。
【００２２】
また、本発明の薄膜デバイスは、前記スペーサ層の光吸収係数が前記面発光レーザ素子の発振波長の光に対して１０００［ｃｍ−１］以下であることが好ましい。
本発明によれば、スペーサ層が面発光型半導体レーザのレーザ光を吸収することを実質上無視できるので、面発光型半導体レーザの発振特性に影響を与えないスペーサ層を設けることができる。
【００２３】
また、本発明の薄膜デバイスは、前記絶縁層が、上面に段差又は曲面を有し、前記柱状部の高さの値よりも大きい値の厚さ部分を有することが好ましい。
本発明によれば、柱状部にスペーサ層などを設けることなく、絶縁層の厚みのみを大きくすることができる。したがって、本発明は、スペーサ層を設けることなどによる面発光型半導体レーザの特性変動を回避しながら、高速動作に影響を与える容量成分を低減することができる。また、絶縁層の上面が段差又は曲面を有しているので、柱状部の上面端と絶縁層の上面端との段差を無くすこともでき、カソード電極又はアノード電極についての配線形成を容易化することができる。
【００２４】
また、本発明の薄膜デバイスは、前記絶縁層は、ポリイミドを構成材料の少なくとも１つとすることが好ましい。
本発明によれば、耐熱性の高いポリイミドを絶縁層に用いることにより、製造工程における耐熱性を高めることができ、薄膜デバイスの製造容易化を図ることができる。
【００２５】
また、本発明の薄膜デバイスは、前記絶縁層が、ポリイミドよりも誘電率の小さい材質のフィラーが混入された部材からなることが好ましい。
本発明によれば、例えばポリイミドの中に上記誘電率の小さいフィラーを混入させることにより、絶縁層の誘電率を下げることができる。そこで、その絶縁層をアノード電極又はカノード電極とタイル本体部とで挟んで構成されるコンデンサの容量を低減することができる。したがって、本発明によれば、タイル形状の薄膜デバイスからなる面発光型半導体レーザであって、従来よりもさらに高速に動作することができる面発光型半導体レーザを簡便に提供することができる。
【００２６】
また、本発明の薄膜デバイスは、前記絶縁層が所望材料に気体を混ぜてフォーム状にしたものからなることが好ましい。
本発明によれば、絶縁層をなす所望材料（ポリイミドなど）の中に空気などの気体を混ぜてフォーム状にすることにより、その絶縁層を構成要素とする容量成分を低減させることができる。例えば空気の誘電率は１であり、ポリイミドの誘電率は３前後であるので、絶縁層の誘電率を大幅に低減させることができる。したがって、本発明によれば、タイル形状の薄膜デバイスからなる面発光型半導体レーザであって、従来よりもさらに高速に動作することができる面発光型半導体レーザを簡便に提供することができる。
【００２７】
また、本発明の薄膜デバイスは、前記絶縁層が所望材料にテフロン（登録商標）の粒子を混ぜたものからなることが好ましい。
本発明によれば、テフロン（登録商標）の誘電率は２前後であるので、絶縁層の誘電率を簡便に低減させることができる。したがって、本発明によれば、タイル形状の薄膜デバイスからなる面発光型半導体レーザであって、従来よりもさらに高速に動作することができる面発光型半導体レーザを簡便に提供することができる。
【００２８】
また本発明の電子機器は、前記薄膜デバイスを有することを特徴とする。
本発明によれば、エピタキシャルリフトオフ（ＥＬＯ）法などを用いて形成されたタイル形状の薄膜デバイスからなる面発光型半導体レーザであって高速に駆動制御することができる面発光型半導体レーザを備える電子機器を提供することができる。したがって、従来よりも高速な光信号を送信できるコンパクトな電子機器を提供することができる。
【発明を実施するための最良の形態】
【００２９】
＜第１実施形態＞
以下、本発明の第１実施形態に係る薄膜デバイスについて、図１及び図２を参照して説明する。本実施形態ではタイル状素子の一例として微小なタイル形状を有する微小タイル状素子を挙げて説明するが、本発明はこれに限定されるものではなく、微小ではないタイル状素子に適用することもできる。
【００３０】
本実施形態は、微小タイル形状（微小タイル状素子）の面発光型半導体レーザを設け、その面発光型半導体レーザのカソードとＭＯＳトランジスタのドレイン端子とを直列に接続し、その面発光型半導体レーザに順バイアスを印加する構成とする。この構成において、ＭＯＳトランジスタをスイッチングすることで面発光型半導体レーザの光出力を変調する。さらに、本実施形態では、上記構成において、面発光型半導体レーザを構成する微小タイル状素子のタイル本体部を該面発光型半導体レーザのアノードとする。これらにより、本実施形態では、面発光型半導体レ―ザを備える微小タイル状素子においてタイル本体部を最適な極性にすることができ、面発光型半導体レーザの応答速度に影響を与える寄生容量を大幅に低減させることができ、面発光型半導体レーザを従来よりも高速にかつ良好にスイッチングすることができる。次に、本実施形態について具体的に説明する。
【００３１】
図１は、本発明の第１実施形態に係る薄膜デバイスの構造を示す模式断面図である。図２は、図１に示す薄膜デバイスと駆動回路の等価回路を示す回路図であり、図２（ａ）はＭＯＳトランジスタを用いた例であり、図２（ｂ）はバイポーラトランジスタを用いた変形例である。先ず、図２（ａ）に示す実施形態について説明する。本薄膜デバイスは面発光型半導体レーザＶＣ１を備える微小タイル状素子１ａである。微小タイル状素子１ａは、接着層５１を介して最終基板５０に接合されている。そして微少タイル状素子１ａの面発光型半導体レーザは、ＭＯＳトランジスタでスイッチングされるものとする。
【００３２】
微小タイル状素子１ａに形成されている面発光型半導体レーザは、ＭＯＳトランジスタで駆動されるものであり、下側反射層、活性層、上側反射層を順に積層した構造からなる共振器を有する。下側反射層及び上側反射層は、それぞれＰ型とＮ型のＡｌＧａＡｓ多層膜からなるＤＢＲ（Distributed Bragg Reflector）ミラーを構成している。そして、微小タイル状素子１ａは、タイル形状を有するタイル本体部１１と、タイル本体部１１の上面に設けられた円柱形状の柱状部１２と、絶縁層１３と、アノード電極１４と、カソード電極１５とを有する。本実施形態において、アノード電極１４は本発明の下部電極に該当し、カソード電極１５は本発明の上部電極に該当する。
【００３３】
また、微小タイル状素子１ａは、例えば厚さが２０μｍ以下であり、縦横の大きさが数十μｍから数百μｍの板状部材である。微小タイル状素子１ａの製造方法は、最終基板５０とは異なる半導体基板（第１基板）に犠牲層を形成し、その犠牲層の上層に微小タイル状素子１ａをなす機能層（面発光型半導体レーザを含む）を積層する。次いで、犠牲層をエッチングすることにより、機能層の一部を半導体基板から切り離すことで、面発光型半導体レーザを備える微小タイル状素子１ａが完成する。このようなエピタキシャルリフトオフ（ＥＬＯ）法を用いた微小タイル状素子１ａの製造方法については後で詳細に説明する。
【００３４】
タイル本体部１１は、下側反射層を少なくともなすＰ型半導体で構成されている。すなわちタイル本体部１１は、例えばＰ型のＡｌＧａＡｓ多層膜からなるＤＢＲ（Distributed Bragg Reflector）ミラーを構成している。タイル本体部１１の上には、活性層と上側反射層とからなる柱状部１２が積層されている。柱状部１２の活性層は、タイル本体部１１の上面における中央付近の領域に薄い円柱形状に積層されており、例えばＧａＡｓとＡｌＧａＡｓの多重量子井戸からなる。柱状部１２の上側反射層は、上記活性層の上面に円柱形状に積層されており、例えばＮ型のＡｌＧａＡｓ多層膜からなるＤＢＲミラーを構成している。これらのＰ型半導体からなるタイル本体部１１と、柱状部１２の活性層と、柱状部１２のＮ型半導体からなる上部反射層とによって面発光型半導体レーザＶＣ１をなす光共振器が形成されている。
【００３５】
絶縁層１３は、タイル本体部１１の上面における柱状部１２の近傍に設けられており、カソード電極１５と他の構成部材（Ｐ型半導体のタイル本体部１１など）とが短絡することを防いでいる。そして、絶縁層１３は、タイル本体部１１の上面における柱状部１２の側面からそのタイル本体部１１の一方端に向かって形成されている。絶縁層１３は、例えばポリイミド、樹脂、ガラス、セラミック又は酸化シリコン（ＳｉＯ２）などからなる材料で形成する。
【００３６】
アノード電極１４は、タイル本体部（Ｐ型半導体）１１の上面に設けられている。具体的には、タイル本体部１１の上面における上記柱状部１２が設けられている領域以外の領域、すなわちタイル本体部１１の上面における中央付近以外の領域上に、アノード電極１４が設けられている。そして、アノード電極１４は、タイル本体部１１をなすＰ型半導体とオーミック接触（接続）している。
カソード電極１５は、柱状部１２の上面、すなわちＮ型半導体からなる上部反射層の上面と絶縁層１３の上面とを１つの金属膜で覆うように設けられている。そして、カソード電極１５は、上部反射層をなすＮ型半導体とオーミック接触している。
【００３７】
このような構成の微小タイル状素子１ａは、タイル本体部１１の底面全体を接合面として、接着層５１を介して最終基板５０に接合されている。微小タイル状素子１ａは、最終基板５０の所望位置に接合することができる。接着剤５１は、絶縁性を有することが好ましい。最終基板５０は、特に限定されず、シリコン、セラミック、ガラス、ガラスエポキシ、プラスチック、ポリイミドなど任意の部材を適用することができる。そして、最終基板５０には、電子素子、電気光学素子、電極又は集積回路（図示せず）などが設けられているものとする。
【００３８】
また、最終基板５０には微少タイル状素子１ａに設けられた面発光型半導体レーザＶＣ１を駆動する駆動回路が設けられており、その駆動回路は電気配線（図示せず）を介して微少タイル状素子１ａのアノード電極１４及びカソード電極１５にそれぞれ接続されている。その駆動回路について、図１及び図２（ａ）を参照して説明する。微小タイル状素子１ａに設けられている面発光型半導体レーザＶＣ１のアノードは、アノード電極１４を介してバイアス電圧Ｖｄｄが印加される。そのバイアス電圧Ｖｄｄは、最終基板５０の定電圧電源より供給されるものである。面発光型半導体レーザＶＣ１のカソードは、カソード電極１５を介してＭＯＳトランジスタＴｒ１のドレイン端子に接続されている。ＭＯＳトランジスタＴｒ１のソース端子は、電流制御回路ＩＣＣを介してアースに接続されている。
【００３９】
この電流制御回路ＩＣＣは、面発光型半導体レーザＶＣ１及びＭＯＳトランジスタＴｒ１を流れる電流を制御しながら、その電流値にかかわらず端子電圧を略一定に保つことができる回路である。また、電流制御回路ＩＣＣは省略して、ＭＯＳトランジスタＴｒ１のソース端子を直接アースに接続してもよい。また、電流制御回路ＩＣＣは、バイアス電圧Ｖｄｄと面発光型半導体レーザＶＣ１のアノードとの間に配置してもよい。
ＭＯＳトランジスタＴｒ１、電流制御回路ＩＣＣ及びアースは、最終基板５０に設けられている。また、ＭＯＳトランジスタＴｒ１のゲート端子には、例えば伝送信号などをなす高速な変調信号が印加される。
【００４０】
このような駆動回路において、微小タイル状素子１ａのタイル本体部１１の底面全体と最終基板５０との間に比較的大きな容量成分Ｃ１が形成される場合がある。しかし、タイル本体部１１（ＶＣ１のアノード側）には一定のバイアス電圧Ｖｄｄが印加されるので、容量成分Ｃ１には高周波電圧が印加されず、その容量成分Ｃ１が面発光型半導体レーザＶＣ１の高速動作を阻害することとはならない。
【００４１】
また、絶縁層１３をカソード電極１５とタイル本体部１１とで挟む構造では、容量成分Ｃ２が形成される。この容量成分Ｃ２は、面発光型半導体レーザＶＣ１に並列に接続されるので、その面発光型半導体レーザＶＣ１の高速動作を阻害する要因となる。しかし、容量成分Ｃ２は、タイル本体部１１の上面の一部に形成されるので、タイル本体部１１の下面全体に形成される容量成分Ｃ１と比較すると十分に小さくすることができる。
【００４２】
これらにより、本実施形態によれば、微小タイル形状の薄膜デバイスからなるとともに、ＭＯＳトランジスタで駆動される面発光型半導体レーザであって、従来よりも高速に動作することができる面発光型半導体レーザを提供することができる。すなわち、面発光型半導体レーザＶＣ１は、ＭＯＳトランジスタで駆動される従来の微小タイル形状の面発光型半導体レーザと比べて、高速に通信することができる大容量の光信号を出射することができる。
また、本実施形態において、ＭＯＳトランジスタＴｒ１の代わりに、化合物半導体ＦＥＴ(Field Effect Transistor)を用いてもよい。なお、化合物半導体ＦＥＴは、高周波帯で電力効率がよい、雑音指数が低いなどの特長がある。
【００４３】
次に、本実施形態の変形例について図２（ｂ）を参照して説明する。図２（ｂ）は、図１に示す薄膜デバイスの駆動回路についての他の例を示す回路図である。本変形例は、図２（ａ）に示す駆動回路においてＭＯＳトランジスタＴｒ１の代わりに、ｎｐｎ型バイポーラトランジスタＴｒ２を用いたものである。具体的には、面発光型半導体レーザＶＣ１のカソードとｎｐｎ型バイポーラトランジスタＴｒ２のコレクタとを直列に接続し、面発光型半導体レーザＶＣ１に順バイアス電圧Ｖｄｄを印加し、ｎｐｎ型バイポーラトランジスタＴｒ２のエミッタをアースに接続する構成とする。すなわち、この構成はエミッタ接地回路をなしている。このような構成によれば、ｎｐｎ型バイポーラトランジスタＴｒ２のベースに変調信号を入力することにより、面発光型半導体レーザＶＣ１の光出力を変調信号により変調することができる。この構成においても、図２（ａ）に示す構成と同様に、微小タイル素子１ａのタイル本体部１１をその面発光型半導体レーザＶＣ１のアノードとする。
【００４４】
このような構成の本変形例によれば、図２（ａ）に示す構成と同様に、タイル本体部１１（ＶＣ１のアノード側）には一定のバイアス電圧Ｖｄｄが印加されるので、微小タイル状素子１ａのタイル本体部１１の底面全体と最終基板５０との間に比較的大きな容量成分Ｃ１が構成されるが、その容量成分Ｃ１には高周波電圧が印加されず、その容量成分Ｃ１が面発光型半導体レーザＶＣ１の高速動作を阻害することとはならない。したがって、本変形例においては、面発光型半導体レーザＶＣ１を従来よりも高速にスイッチングすることができるのみならず、より大きな電流を面発光型半導体レーザＶＣ１に流すことができる。
なお、バイアス電圧Ｖｄｄと面発光型半導体レーザＶＣ１のアノードとの間に、又は、ｎｐｎ型バイポーラトランジスタＴｒ２のエミッタとアースとの間に、電流制御回路を配置してもよい。
【００４５】
また、本実施形態の他の変形例としては、ＭＯＳトランジスタのソース端子と面発光型半導体レーザＶＣ１のアノードとを直列に接続した構成を挙げることができる。この構成の場合は、タイル本体部１１をカソードとするとよい。
【００４６】
＜第２実施形態＞
次に、本発明の第２実施形態に係る薄膜デバイスについて、図３及び図４を参照して説明する。図３は、本発明の第２実施形態に係る薄膜デバイスの構造を示す模式断面図である。図４は、図３に示す薄膜デバイスと駆動回路の等価回路を示す回路図である。
【００４７】
本実施形態の概要について先ず説明する。本実施形態は、微小タイル形状（微小タイル素子）の面発光型半導体レーザＶＣ２を設け、その面発光型半導体レーザＶＣ２とＭＯＳトランジスタＴｒ３とを並列に接続し、その面発光型半導体レーザＶＣ２に順バイアスＶｄｄを印加する構成を有する。この構成において、ＭＯＳトランジスタＴｒ３をスイッチングすることで面発光型半導体レーザＶＣ２の光出力を変調する。さらに、本実施形態では、上記構成において、面発光型半導体レーザＶＣ２を構成する微小タイル状素子１ｂのタイル本体部１１’を面発光型半導体レーザＶＣ２のカソードとする。また、バイアスＶｄｄと面発光型半導体レーザＶＣ２との間には、常に一定電流を出力する電流制御回路ＩＣＣを配置するのが好ましい。
【００４８】
次に、本実施形態の動作原理について説明する。ＭＯＳトランジスタＴｒ３が「ＯＦＦ」になると、電流制御回路ＩＣＣから出力される電流の全部が面発光型半導体レーザＶＣ２に流れ、その面発光型半導体レーザＶＣ２の出力がハイレベルになる。一方、ＭＯＳトランジスタＴｒ３が「ＯＮ」になると、電流制御回路ＩＣＣから出力される電流がＮ型トランジスタＴｒ３側にも分配され、面発光型半導体レーザＶＣ２を流れる電流が減少し、面発光型半導体レーザＶＣ２の出力がローレベルになる。このように本実施形態では、電流制御回路ＩＣＣからは常に一定電流電流が出力されるので、上記第１実施形態の構成よりも、より高速に面発光型半導体レーザＶＣ２をスイッチングすることが可能となる。
【００４９】
次に、本実施形態の薄膜デバイスにおける詳細な構成について、図３を参照して説明する。本薄膜デバイスは、面発光型半導体レーザＶＣ２を備える微小タイル状素子１ｂである。微小タイル状素子１ｂは、接着層５１を介して最終基板５０に接合されている。
微小タイル状素子１ｂに形成されている面発光型半導体レーザＶＣ２は、下側反射層、活性層、上側反射層を順に積層した構造からなる共振器を有する。下側反射層及び上側反射層は、それぞれＮ型とＰ型のＡｌＧａＡｓ多層膜からなるＤＢＲミラーを構成している。そして、微小タイル状素子１ｂは、タイル形状を有するタイル本体部１１’と、タイル本体部１１’の上面に設けられた円柱形状の柱状部１２’と、絶縁層１３と、アノード電極１４と、カソード電極１５とを有する。また、微小タイル状素子１ｂは、その形状及び大きさは図１に示す微小タイル状素子１ａと同一とすることができ、エピタキシャルリフトオフ（ＥＬＯ）法を用いる方法で製造できる。
【００５０】
ただし、タイル本体部１１’及び柱状部１２’をなす半導体の型は、第１実施形態のタイル本体部１１及び柱状部１２とはそれぞれ異なる。すなわち、タイル本体部１１’は、下側反射層を少なくともなすものであるがＮ型半導体で構成されている。すなわち、タイル本体部１１’は、例えばＮ型のＡｌＧａＡｓ多層膜からなるＤＢＲミラーを構成している。タイル本体部１１’の上には、活性層と上側反射層とからなる柱状部１２’が積層されている。柱状部１２’の活性層は、タイル本体部１１’の上面における中央付近の領域に薄い円柱形状に積層されており、例えばＡｌＧａＡｓからなる。柱状部１２’の上側反射層は、上記活性層の上面に円柱形状に積層されており、例えばＰ型のＡｌＧａＡｓ多層膜からなるＤＢＲミラーを構成している。これらのＮ型半導体からなるタイル本体部１１’と、柱状部１２’の活性層と、柱状部１２’のＰ型半導体からなる上部反射層とによって面発光型半導体レーザＶＣ２をなす光共振器が形成されている。
【００５１】
絶縁層１３は、タイル本体部１１’の上面における柱状部１２’の近傍に設けられており、アノード電極１４と他の構成部材（Ｎ型半導体のタイル本体部１１’など）とが短絡することを防いでいる。そして、絶縁層１３の構成材料は、第１実施形態の絶縁層１３と同一である。
【００５２】
アノード電極１４は、柱状部１２’の上面、すなわちＰ型半導体からなる上部反射層の上面と絶縁層１３の上面とを１つの金属膜で覆うように設けられている。そして、アノード電極１４は、上部反射層をなすＰ型半導体とオーミック接触している。
カソード電極１５は、タイル本体部（Ｎ型半導体）１１’の上面に設けられている。具体的には、タイル本体部１１’の上面における柱状部１２’が設けられている領域以外の領域、すなわちタイル本体部１１’の上面における中央付近以外の領域上に、カソード電極１５が設けられている。そして、カソード電極１５は、タイル本体部１１’をなすＮ型半導体とオーミック接触（接続）している。このように、本実施形態のアノード電極１４は第１実施形態のカソード電極１５の位置に配置され、本実施形態のカソード電極１５は第１実施形態のアノード電極１４の位置に配置されている。
【００５３】
このような構成の微小タイル状素子１ｂは、タイル本体部１１’の底面全体を接合面として、接着層５１を介して最終基板５０に接合されている。微小タイル状素子１ｂは、最終基板５０の所望位置に接合することができる。接着剤５１及び最終基板５０の構成材料は第１実施形態の接着剤５１及び最終基板５０と同一である。ただし、本実施形態の最終基板５０に形成されている駆動回路は、図４に示すように第１実施形態の駆動回路とは異なる。
【００５４】
図４に示す駆動回路において、微小タイル状素子１ｂのタイル本体部１１’の底面全体と最終基板５０との間に比較的大きな容量成分Ｃ１’が形成される場合がある。しかし、タイル本体部１１’（ＶＣ２のカソード側）はアースに接続されているので、容量成分Ｃ１’には高周波電圧が印加されず、容量成分Ｃ１’が面発光型半導体レーザＶＣ２の高速動作を阻害することとはならない。
【００５５】
また、絶縁層１３をアノード電極１４とタイル本体部１１’とで挟む構造では、容量成分Ｃ２’が形成される。この容量成分Ｃ２’は、面発光型半導体レーザＶＣ２に並列に接続されるので、その面発光型半導体レーザＶＣ２の高速動作を阻害する要因となる。しかし、容量成分Ｃ２’は、タイル本体部１１’の上面の一部に形成されるので、タイル本体部１１’の下面全体に形成される容量成分Ｃ１’と比較すると十分に小さくすることができる。
【００５６】
これらにより、本実施形態によれば、面発光型半導体レ―ザを備える本実施形態の構成の微小タイル状素子においてタイル本体部を最適な極性にすることができ、面発光型半導体レーザの応答速度に影響を与える寄生容量を大幅に低減させることができ、さらに、面発光型半導体レーザと並列にスイッチング素子を接続したので、微小タイル形状の薄膜デバイスからなるとともに、従来よりもさらに高速にスイッチングすることができる面発光型半導体レーザを提供することができる。
【００５７】
また、本実施形態において、ＭＯＳトランジスタＴｒ３の代わりに、化合物半導体ＦＥＴを用いてもよい。
また、本実施形態において、ＭＯＳトランジスタＴｒ３の代わりに、バイポーラトランジスタを用いることもできる。具体的には、バイポーラトランジスタのコレクタ及びエミッタを面発光型半導体レーザのアノード及びカソードにそれぞれ接続し、面発光型半導体レーザに順バイアスを印加する構成とする。この構成の場合は、タイル本体部１１’を面発光型半導体レーザのカソードとすると、寄生容量の影響を回避でき好ましい。
【００５８】
＜第３実施形態＞
次に、本発明の第３実施形態に係る薄膜デバイスについて、図５及び図６を参照して説明する。図５は、本発明の第３実施形態に係る薄膜デバイスの構造を示す模式断面図である。図６は、図５に示す薄膜デバイスと駆動回路の等価回路を示す回路図である。本実施形態の薄膜デバイスでは、１つの微小タイル素子１ｃに２つの面発光型半導体レーザＶＣ１１，ＶＣ１２を設けてアレイ構造としている。すなわち、図１に示す微小タイル状素子１ａにおけるタイル本体部１１上に２つの柱状部１２ａ,１２ｂとを設けたものに相当する。次に、その構成について具体的に説明する。なお、同一の構成部材については、同一の符号を付けている。
【００５９】
微小タイル状素子１ｃにおけるタイル本体部１１は、下側反射層を少なくともなすＰ型半導体で構成されている。タイル本体部１１の上には、柱状部１２ａと柱状部１２ｂとが離れて設けられている。柱状部１２ａ，１２ｂは、それぞれ、活性層と上側反射層をなすＮ型半導体とが積層されたものである。これらのＰ型半導体からなるタイル本体部１１と、柱状部１２ａの活性層と、柱状部１２ａのＮ型半導体からなる上部反射層とによって、面発光型半導体レーザＶＣ１１をなす第１光共振器が形成されている。また、Ｐ型半導体からなるタイル本体部１１と、柱状部１２ｂの活性層と、柱状部１２ｂのＮ型半導体からなる上部反射層とによって、面発光型半導体レーザＶＣ１２をなす第２光共振器が形成されている。
【００６０】
また、柱状部１２ａ及び柱状部１２ｂの周囲には絶縁層１３が配置されており、柱状部１２ａと柱状部１２ｂとは絶縁層１３で絶縁されている。アノード電極１４は、タイル本体部（Ｐ型半導体）１１の上面に設けられている。具体的には、タイル本体部１１の上面における上記柱状部１２ａ,１２ｂ及び絶縁層１３が設けられている領域以外の領域上に、アノード電極１４が設けられている。そして、アノード電極１４は、タイル本体部１１をなすＰ型半導体とオーミック接触している。
【００６１】
カソード電極１５ａは、柱状部１２ａの上面と絶縁層１３の一部上面とを１つの金属膜で覆うように設けられている。そして、カソード電極１５ａは、柱状部１２ａの上部反射層をなすＮ型半導体とオーミック接触している。カソード電極１５ｂは、柱状部１２ｂの上面と絶縁層１３の一部上面とを１つの金属膜で覆うように設けられている。そして、カソード電極１５ｂは、柱状部１２ｂの上部反射層をなすＮ型半導体とオーミック接触している。
【００６２】
このような構成の微小タイル状素子１ｃは、タイル本体部１１の底面全体を接合面として、接着層５１を介して最終基板５０に接合されている。微小タイル状素子１ｃは、最終基板５０の所望位置に接合することができる。接着剤５１及び最終基板５０の構成材料は第１実施形態の接着剤５１及び最終基板５０と同一である。ただし、本実施形態の最終基板５０に形成されている駆動回路は、第１実施形態の駆動回路とは異なる。
【００６３】
すなわち、最終基板５０には微少タイル状素子１ｃに設けられた面発光型半導体レーザＶＣ１１，ＶＣ１２を駆動する駆動回路が設けられており、その駆動回路は電気配線（図示せず）を介して微少タイル状素子１ｃのアノード電極１４及びカソード電極１５ａ,１５ｂにそれぞれ接続されている。その駆動回路について、図５及び図６を参照して説明する。微小タイル状素子１ｃに設けられている面発光型半導体レーザＶＣ１１，ＶＣ１２のアノードには、ともにアノード電極１４を介してバイアス電圧Ｖｄｄが印加される。そのバイアス電圧Ｖｄｄは、最終基板５０の定電圧電源より供給されるものである。
【００６４】
面発光型半導体レーザＶＣ１１のカソードは、カソード電極１５ａを介してＭＯＳトランジスタＴｒ４のドレイン端子に接続されている。ＭＯＳトランジスタＴｒ４のソース端子は、電流制御回路ＩＣＣ１を介してアースに接続されている。また、面発光型半導体レーザＶＣ１２のカソードは、カソード電極１５ｂを介してＭＯＳトランジスタＴｒ５のドレイン端子に接続されている。ＭＯＳトランジスタＴｒ５のソース端子は、電流制御回路ＩＣＣ２を介してアースに接続されている。電流制御回路ＩＣＣ１，ＩＣＣ２は、流れる電流を制御しながら、その電流値にかかわらず端子電圧を略一定に保つことができる回路である。ＭＯＳトランジスタＴｒ４,Ｔｒ５、電流制御回路ＩＣＣ１，ＩＣＣ２及びアースは、最終基板５０に設けられている。また、例えば、ＭＯＳトランジスタＴｒ４のゲート端子には第１伝送信号をなす高速な変調信号が印加され、ＭＯＳトランジスタＴｒ５のゲート端子には第２伝送信号をなす高速な変調信号が印加される。
【００６５】
このような駆動回路において、微小タイル状素子１ａのタイル本体部１１の底面全体と最終基板５０との間に比較的大きな容量成分Ｃ１が形成される場合がある。しかし、タイル本体部１１（ＶＣ１１，ＶＣ１２のアノード側）には一定のバイアス電圧Ｖｄｄが印加されるので、容量成分Ｃ１には高周波電圧が印加されず、その容量成分Ｃ１が面発光型半導体レーザＶＣ１の高速動作を阻害することとはならない。
【００６６】
また、絶縁層１３をカソード電極１５ａとタイル本体部１１とで挟む構造では、容量成分Ｃ２１が形成される。この容量成分Ｃ２１は、面発光型半導体レーザＶＣ１１に並列に接続されるので、その面発光型半導体レーザＶＣ１１の高速動作を阻害する要因となる。しかし、容量成分Ｃ２１は、タイル本体部１１の上面の一部に形成されるので、タイル本体部１１の下面全体に形成される容量成分Ｃ１と比較すると十分に小さくすることができる。
また、絶縁層１３をカソード電極１５ｂとタイル本体部１１とで挟む構造では、容量成分Ｃ２２が形成される。この容量成分Ｃ２２は、面発光型半導体レーザＶＣ１２に並列に接続されるので、その面発光型半導体レーザＶＣ１２の高速動作を阻害する要因となる。しかし、容量成分Ｃ２２は、タイル本体部１１の上面の一部に形成されるので、タイル本体部１１の下面全体に形成される容量成分Ｃ１と比較すると十分に小さくすることができる。
【００６７】
これらにより、本実施形態によれば、微小タイル形状の薄膜デバイスからなるとともに、ＭＯＳトランジスタで駆動されるアレイ構造の面発光型半導体レーザであって、従来よりも高速に動作することができる面発光型半導体レーザを提供することができる。
さらに、本実施形態によれば、１つのタイル本体部１１上に、複数の面発光型半導体レーザＶＣ１１,ＶＣ１２をアレイ構造として設けることができる。したがって、各面発光型半導体レーザＶＣ１１,ＶＣ１２から高速な光信号を出射することができるとともに、その複数の面発光型半導体レーザＶＣ１１,ＶＣ１２を高密度に配置することができ、さらに各面発光型半導体レーザＶＣ１１,ＶＣ１２の特性を一致させることができる。
【００６８】
＜第４実施形態＞
次に、本発明の第４実施形態に係る薄膜デバイスについて、図７を参照して説明する。図７は、本発明の第４実施形態に係る薄膜デバイスの構造を示す模式断面図である。本実施形態では、上記図１から図６に示す実施形態における容量成分Ｃ２，Ｃ２’，Ｃ２１，Ｃ２２を低減する構造を提供するものである。すなわち、上記のような薄膜デバイスからなる面発光型半導体レーザにおいて、柱状部の上面に接続されたアノード電極又はカソード電極とタイル本体部とで挟まれた絶縁層で構成される容量成分を低減して、さらに面発光型半導体レーザの高速駆動を可能にするものである。
【００６９】
図７（ａ）の面発光型半導体レーザ２００は、上側反射層の上層にスペーサ層を設けることで柱上部の高さを増大させることにより、絶縁層の厚みを増してその絶縁層についての容量成分を低減している。図７（ｂ）の面発光型半導体レーザ２００は、上側反射層の途中にスペーサ層を設けることで柱上部の高さを増大させることにより、絶縁層の厚みを増してその絶縁層についての容量成分を低減している。具体的な構造について次に説明する。
【００７０】
図7（ａ），（ｂ）は、図１に示す微小タイル状素子１aにおける柱状部１２の周辺に相当する部位を示している。本実施形態の微小タイル状素子に設けられた面発光型半導体レーザ２００は、絶縁層２１７の厚さを大きくすることにより、図１から図６に示す実施形態における容量成分Ｃ２，Ｃ２’，Ｃ２１，Ｃ２２を低減する構造としている。
面発光型半導体レーザ２００は、例えばＧａＡｓからなる半導体基板２０１、半導体基板２０１上に形成されたＮ型ＧａＡｓからなるバッファ層２０２、共振器２２０、及び共振器２２０上に形成されたＰ型ＧａＡｓからなるコンタクト層２０８を含み構成される。
【００７１】
共振器２２０には、柱状の半導体堆積体（柱状部）２１０が形成されている。ここで、柱状部２１０とは、共振器２２０の一部であって、少なくともコンタクト層２０８と上側反射層２０７を含む柱状の半導体堆積体のことをいう。この柱状部２１０は絶縁層２１７で埋め込まれている。すなわち、柱状部２１０の側面は絶縁層１１７で覆われている。ここで、柱状部２１０の高さと絶縁層２１７の高さとは略同一となっている。そして柱状部２１０及び絶縁層２１７上には上部電極２１３が形成されており、上部電極２１３はコンタクト層２０８にオーミック接触している。
【００７２】
このように、柱状部２１０の高さと絶縁層２１７の高さとを略同一にしたので、その柱状部２１０の上面に接合した上部電極（カソード電極又はアノード電極）２１３を、絶縁層２１７の上面まで平行に引き延ばすことができ、柱状部２１０の上面の面積よりも大きい上部電極２１３を設けることができる。したがって、上部電極２１３に接続させる配線形成を容易化することができる。
【００７３】
共振器２２０は、バッファ層２０２上に形成され、Ｎ型ＡｌＡｓ層とＮ型Ａｌ0.15Ｇａ0.85Ａｓ層とを交互に積層した３０ペアの分布反射型多層膜ミラー（以下、「下側反射層」という）２０３、Ｎ型Ａｌ0.5Ｇａ0.5ＡｓからなるＮ型クラッド層２０４、ＧａＡｓウエル層とＡｌ0.5Ｇａ0.7Ａｓバリア層からなり、ウエル層が３層で構成される多重井戸構造の活性層２０５、Ａｌ0.5Ｇａ0.5ＡｓからなるＰ型クラッド層２０６、およびＰ型Ａｌ0.85Ｇａ0.15Ａｓ層とＰ型Ａｌ0.15Ｇａ0.85Ａｓ層とを交互に積層した２５ペアの分布反射型多層膜ミラー（以下、「上側反射層」という）２０７が順次積層されて構成される。また、下側反射層２０３の上には下部電極２１５が設けられており、その下部電極２１５は下側反射層２０３にオーミック接触している。これらの構造において、上側反射層２０７、活性層２０５及び下側反射層２０３により、ｐｉｎダイオードが形成されている。そして、かかるｐｉｎダイオードに所望の電流を流すことにより、柱上部２１０の上面における中央部の開口部２１６からレーザ光が出射される。
【００７４】
また、共振器２２０のうち面発光型半導体レーザ２００のレーザ光出射側から下側反射層２０３の途中にかけての部分が、レーザ光出射側からから見て円形の形状にエッチングされて柱状部２１０が形成されている。なお、本実施形態では、柱状部２１０の平面形状を円形としたが、この形状は任意の形状をとることが可能である。
【００７５】
さらに、図７（ａ）の面発光型半導体レーザ２００では、本実施形態の特徴的部分として、上側反射層２０７の上層にスペーサ層２０９を設けている。すなわち、スペーサ層２０９は、上側反射層２０７とコンタクト層２０８との間に設けられており、柱状部２１０の一部をなしている。スペーサ層２０９は、柱状部２１０の機能を維持しながら、その柱上部２１０の高さを増大させる部材である。
また、図７（ｂ）の面発光型半導体レーザ２００では、本実施形態の特徴的部分として上側反射層２０７の途中にスペーサ層２０９を設けている。このスペーサ層２０９も、柱状部２１０の一部をなしており、柱状部２１０の機能を維持しながら、その柱上部２１０の高さを増大させる部材である。
【００７６】
このような構成によれば、スペーサ層２０９によって柱状部の高さを増大させることができる。柱状部２１０の高さを増大させると、その柱状部２１０の近傍に配置しその柱状部２１０の高さと略同じ高さを持たせた絶縁層２１７の厚みを増大させることができる。ここで、本面発光型半導体レーザ２００において、上部電極２１３（カソード電極又はアノード電極に相当）と下側反射層２０３（タイル本体部に相当）との間に絶縁層２１７が挟まれた構造は、上記実施形態の容量成分（コンデンサ）Ｃ２，Ｃ２’，Ｃ２１，Ｃ２２として機能し、面発光型半導体レーザ２００の高速動作を阻害する容量成分となる。しかし、本実施形態の構造によれば、スペーサ層２０９により絶縁層２１７の厚みを増大させることができるので、上記コンデンサの対向電極の間隔を広げることができ、かかる容量成分を低減することができる。したがって、本実施形態によれば、タイル形状の薄膜デバイスからなる面発光型半導体レーザ２００であって、従来よりもさらに高速に動作することができる面発光型半導体レーザ２００を提供することができる。
【００７７】
スペーサ層２０９は、面発光型半導体レーザ２００の発振波長の光エネルギーよりもバンドギャップが大きい材質からなることが好ましい。このようにすれば、面発光型半導体レーザのレーザ光（発振光）がスペーサ層２０９で吸収されることを回避することができる。したがって、面発光型半導体レーザ２００の発振特性に影響を与えないスペーサ層２０９を設けることができる。
【００７８】
また、スペーサ層２０９の光吸収係数は、面発光型半導体レーザの発振波長の光に対して１０００［ｃｍ−１］以下であることが好ましい。このようにすれば、スペーサ層２０９が共振器２２０内のレーザ光を吸収することを実質上無視できるので、面発光型半導体レーザ２００の発振特性に影響を与えないスペーサ層２０９を設けることができる。また、スペーサ層２０９は、かかる発振特性に影響を与えることを回避するために、導電率の高いものからなることが好ましい。
【００７９】
＜第５実施形態＞
次に、本発明の第５実施形態に係る薄膜デバイスについて、図８を参照して説明する。図８は、本発明の第５実施形態に係る薄膜デバイスの構造を示す模式断面図である。本実施形態と上記第４実施形態の薄膜デバイスとの相違点は、絶縁層２１７及び上部電極２１３の形状である。本実施形態の薄膜デバイスでは、スペーサ層２０９を設けていないが、上記実施形態と同様にしてスペーサ層２０９を設けてもよい。その他の構成については、図７に示す第４実施形態の薄膜デバイスと同様であるので、同一符号を付して説明を省略する。
【００８０】
本実施形態の面発光型半導体レーザ２００における絶縁層２１７は、上面に曲面（又は段差）を有し、柱状部２１０の高さよりも高い部分、すなわち柱状部２１０の厚みよりも厚い部分を有する。すなわち、図８に示すように、絶縁層２１７は、柱状部２１０の近傍ではその柱状部２１０の上面と略同じ高さであり、柱状部２１０から離れるについれて徐々に高さが増していき、ある高さまで増した後はまた徐々に低くなる断面形状をしている。そして、柱状部２１０の上面の一部と絶縁層２１７の上面とを通るように、上部電極２１３が形成されている。
【００８１】
このような構成にすると、柱状部２１０にスペーサ層などを設けることなく、絶縁層２１７の厚みのみを大きくすることができる。したがって、本実施形態によれば、スペーサ層を設けることなどによる面発光型半導体レーザ２００の特性変動を回避しながら、面発光型半導体レーザ２００の高速動作を阻害する容量成分を低減することができる。また、絶縁層２１７の上面が曲面又は段差を有しているので、柱状部２１０の上面端と絶縁層２１７の上面端との段差を無くすこともでき、柱状部２１０の上面に接続する上部電極２１３（カソード電極又はアノード電極）についての配線形成を容易化することができる。また、図８に示すような絶縁層２１７の厚みの変化は、本図のように傾斜面（曲面）により変化させるだけでなく、複数の階段形状により変化させてもよく、１段の階段形状により変化させてもよい。
【００８２】
また、絶縁層２１７自体の誘電率を下げることにより、上記実施形態の容量成分（コンデンサ）Ｃ２，Ｃ２’，Ｃ２１，Ｃ２２を低減して、面発光型半導体レーザ２００をさらに高速に動作させることができる。
絶縁層２１７の構成材料としては、例えばポリイミドを用いることができる。そのポリイミドの中に、そのポリイミドよりも誘電率の小さい材質のフィラーを混入させることにより、絶縁層２１７の誘電率を下げることができる。ここで、ポリイミドの誘電率εは３前後であり、空気の誘電率εは１であるので、ポリイミドに空気を混ぜてフォーム状にすることで絶縁層２１７の密度を下げることができ、絶縁層の誘電率εを大幅に低減させることができる。
【００８３】
ここで、フォーム状にする方法としては、液状のポリイミド前駆体に発泡剤を混ぜる手法が挙げられる。具体的には、その発泡剤を混ぜたポリイミド前駆体を微小タイル状素子を形成する基板上に塗布し、次いでパターニングし、ポリイミドキュア（イミド化）の加熱工程で同時に発泡剤を発泡させる。これにより、パターニングされたフォーム状の絶縁層２１７を得る。他の手法としては、フォーミングさせてからパターニング及びポリイミドキュアをする手順が考えられる。
【００８４】
また、絶縁層２１７は、ポリイミドなどの所望材料にテフロン（登録商標）の粒子を混ぜたものからなるとしてもよい。このようにすると、テフロン（登録商標）の誘電率εは２前後であるので、絶縁層２１７の誘電率を低減させることができる。例えば液状のポリイミド前駆体にテフロン（登録商標）粒子フィラーを混ぜるだけで、その他に特別な工程を必要とせずに、絶縁層２１７の誘電率を簡便に低減させることができる。
これらにより、本実施形態では、絶縁層２１７自体の誘電率を下げることができるので、上記実施形態の容量成分（コンデンサ）Ｃ２，Ｃ２’，Ｃ２１，Ｃ２２を低減して、面発光型半導体レーザ２００をさらに高速に動作させることができる。
【００８５】
（微小タイル状素子の製造方法）
次に、上記実施形態の微小タイル状素子１ａ，１ｂ，１ｃ（面発光型半導体レーザ２００を含む）の製造方法について、図９から図１８を参照して説明する。本製造方法は、基本的にエピタキシャルリフトオフ法に基づくものである。また本製造方法では、微小タイル状素子としての化合物半導体デバイス（化合物半導体素子）を基板（最終基板）となるシリコン・ＬＳＩチップ上に接合する場合について説明するが、半導体デバイスの種類及びＬＳＩチップの種類に関係なく本発明を適用することができる。なお、本実施形態における「半導体基板」とは、半導体物資から成る物体をいうが、板形状の基板に限らず、どのような形状であっても半導体物資であれば「半導体基板」に含まれる。
【００８６】
＜第１工程＞
図９は微小タイル状素子の製造方法の第１工程を示す概略断面図である。図９において、基板１１０は、半導体基板であり、例えばガリウム・ヒ素化合物半導体基板とする。基板１１０における最下位層には、犠牲層１１１を設けておく。犠牲層１１１は、アルミニウム・ヒ素（ＡｌＡｓ）からなり、厚さが例えば数百ｎｍの層である。
例えば、犠牲層１１１の上層には機能層１１２を設ける。機能層１１２の厚さは、例えば１μｍから１０（２０）μｍ程度とする。そして、機能層１１２において半導体デバイス（半導体素子）１１３を作成する。半導体デバイス１１３としては、本実施形態の面発光型半導体レーザＶＣ１，ＶＣ２，ＶＣ１１，ＶＣ１２、又は面発光型半導体レーザ２００などを設ける。これらの半導体デバイス１１３は、何れも基板１１０上に多層のエピタキシャル層を積層して素子が形成されたものである。また、各半導体デバイス１１３には、電極（アノード電極及びカソード電極など）も形成し、上述の絶縁層２１７なども形成し、動作テストも行う。
【００８７】
＜第２工程＞
図１０は微小タイル状素子の製造方法の第２工程を示す概略断面図である。本工程においては、各半導体デバイス１１３を分割するように分離溝１２１を形成する。分離溝１２１は、少なくとも犠牲層１１１に到達する深さをもつ溝とする。例えば、分離溝の幅及び深さともに、１０μｍから数百μｍとする。また、分離溝１２１は、後述するところの選択エッチング液が当該分離溝１２１を流れるように、行き止まりなく繋がっている溝とする。さらに、分離溝１２１は、碁盤のごとく格子状に形成することが好ましい。
また、分離溝１２１相互の間隔を数十μｍから数百μｍとすることで、分離溝１２１によって分割・形成される各半導体デバイス１１３のサイズを、数十μｍから数百μｍ四方の面積をもつものとする。分離溝１２１の形成方法としては、フォトリソグラフィとウェットエッチングによる方法、またはドライエッチングによる方法を用いる。また、クラックが基板に生じない範囲でＵ字形溝のダイシングで分離溝１２１を形成してもよい。
【００８８】
＜第３工程＞
図１１は微小タイル状素子の製造方法の第３工程を示す概略断面図である。本工程においては、中間転写フィルム１３１を基板１１０の表面（半導体デバイス１１３側）に貼り付ける。中間転写フィルム１３１は、表面に粘着剤が塗られたフレキシブルな帯形状のフィルムである。
【００８９】
＜第４工程＞
図１２は微小タイル状素子の製造方法の第４工程を示す概略断面図である。本工程においては、分離溝１２１に選択エッチング液１４１を注入する。本工程では、犠牲層１１１のみを選択的にエッチングするために、選択エッチング液１４１として、アルミニウム・ヒ素に対して選択性が高い低濃度の塩酸を用いる。
【００９０】
＜第５工程＞
図１３は微小タイル状素子の製造方法の第５工程を示す概略断面図である。本工程においては、第４工程での分離溝１２１への選択エッチング液１４１の注入後、所定時間の経過により、犠牲層１１１のすべてを選択的にエッチングして基板１１０から取り除く。
【００９１】
＜第６工程＞
図１４は微小タイル状素子の製造方法の第６工程を示す概略断面図である。第５工程で犠牲層１１１が全てエッチングされると、基板１１０から機能層１１２が切り離される。そして、本工程において、中間転写フィルム１３１を基板１１０から引き離すことにより、中間転写フィルム１３１に貼り付けられている機能層１１２を基板１１０から引き離す。
これらにより、半導体デバイス１１３が形成された機能層１１２は、分離溝１２１の形成及び犠牲層１１１のエッチングによって分割されて、所定の形状（例えば、微小タイル形状）の半導体素子（上記実施形態の「微小タイル状素子」）とされ、中間転写フィルム１３１に貼り付け保持されることとなる。ここで、機能層の厚さが例えば１μｍから８μｍ、大きさ（縦横）が例えば数十μｍから数百μｍであるのが好ましい。
【００９２】
＜第７工程＞
図１５は微小タイル状素子の製造方法の第７工程を示す概略断面図である。本工程においては、微小タイル状素子１６１が貼り付けられた中間転写フィルム１３１を移動させることで、最終基板１７１（上記実施形態の最終基板５０）の所望の位置に微小タイル状素子１６１をアライメントする。ここで、最終基板１７１は、例えば、シリコン半導体からなり、ＬＳＩ領域１７２が形成されている。また、最終基板１７１の所望の位置には、微小タイル状素子１６１を接着するための接着剤１７３を塗布しておく。なお、ＬＳＩ領域１７２には、上記実施形態の面発光型半導体レーザの駆動回路が含まれている。
【００９３】
＜第８工程＞
図１６は微小タイル状素子の製造方法の第８工程を示す概略断面図である。本工程においては、最終基板１７１の所望の位置にアライメントされた微小タイル状素子１６１を、中間転写フィルム１３１越しに裏押し治具１８１で押しつけて最終基板１７１に接合する。ここで、所望の位置には接着剤１７３が塗布されているので、その最終基板１７１の所望の位置に微小タイル状素子１６１が接着される。
【００９４】
＜第９工程＞
図１７は微小タイル状素子の製造方法の第９工程を示す概略断面図である。本工程においては、中間転写フィルム１３１の粘着力を消失させて、微小タイル状素子１６１から中間転写フィルム１３１を剥がす。
中間転写フィルム１３１の粘着剤は、紫外線（ＵＶ）又は熱により粘着力が消失するものにしておく。ＵＶ硬化性の粘着剤とした場合は、裏押し治具１８１を透明な材質にしておき、裏押し治具１８１の先端から紫外線（ＵＶ）を照射することで中間転写フィルム１３１の粘着力を消失させる。熱硬化性の接着剤とした場合は、裏押し治具１８１を加熱すればよい。あるいは第６工程の後で、中間転写フィルム１３１を全面紫外線照射するなどして粘着力を全面消失させておいてもよい。粘着力が消失したとはいえ実際には僅かに粘着性が残っており、微小タイル状素子１６１は非常に薄く軽いので中間転写フィルム１３１に保持される。
【００９５】
＜第１０工程＞
本工程は、図示していない。本工程においては、加熱処理などを施して、微小タイル状素子１６１を最終基板１７１に本接合する。
【００９６】
＜第１１工程＞
図１８は微小タイル状素子の製造方法の第１１工程を示す概略断面図である。本工程においては、微小タイル状素子１６１の電極と最終基板１７１上の回路を配線１９１により電気的に繋ぎ、一つのＬＳＩチップなど（面発光型半導体レーザとその駆動回路を備えた光インターコネクション回路用の集積回路チップなど）を完成させる。最終基板１７１としては、シリコン半導体のみならず、石英基板又はプラスチックフィルムを適用してもよい。
【００９７】
＜電子機器＞
上記実施形態の薄膜デバイスを備えた電子機器の例について、次に説明する。
上記実施形態の薄膜デバイスは、面発光型半導体レーザであるが、面発光型半導体レーザ以外の半導体レーザ又は発光ダイオードなどに適用することができる。これらの薄膜デバイスは、レーザ光を用いる機器に対して広く適用できる。したがって、これらの薄膜デバイスを備えた応用回路又は電子機器としては、、光インターコネクション回路、光ファイバ通信モジュール、レーザプリンタ、レーザビーム投射器、レーザビームスキャナ、リニアエンコーダ、ロータリエンコーダ、変位センサ、圧力センサ、ガスセンサ、血液血流センサ、指紋センサ、高速電気変調回路、無線ＲＦ回路、携帯電話、無線ＬＡＮなどが挙げられる。
【００９８】
図１９（ａ）は、携帯電話の一例を示した斜視図である。図１７（ａ）において、符号１０００は上記薄膜デバイスを信号伝達手段又は表示手段などの一部として用いた携帯電話本体を示し、符号１００１は表示部を示している。図１９（ｂ）は、腕時計型電子機器の一例を示した斜視図である。図１９（ｂ）において、符号１１００は上記薄膜デバイスを信号伝達手段又は表示手段などの一部として用いた時計本体を示し、符号１１０１は表示部を示している。図１９（ｃ）は、ワープロ、パソコンなどの携帯型情報処理装置の一例を示した斜視図である。図１９（ｃ）において、符号１２００は情報処理装置、符号１２０２はキーボードなどの入力部、符号１２０４は上記薄膜デバイスを信号伝達手段又は表示手段の一部として用いた情報処理装置本体、符号１２０６は表示部を示している。
【００９９】
図１９に示す電子機器は、上記実施形態の薄膜デバイスからなる面発光型半導体レーザ及び駆動回路などを備えているので、従来よりも高速な光信号を発生できるコンパクトな電子機器を提供することができる。
【０１００】
なお、本発明の技術範囲は上記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲において種々の変更を加えることが可能であり、実施形態で挙げた具体的な材料や層構成などはほんの一例に過ぎず、適宜変更が可能である。
【図面の簡単な説明】
【０１０１】
【図１】本発明の第１実施形態に係る薄膜デバイスの構造を示す模式断面図である。
【図２】図１に示す薄膜デバイスと駆動回路の等価回路を示す回路図である。
【図３】本発明の第２実施形態に係る薄膜デバイスの構造を示す模式断面図である。
【図４】図３に示す薄膜デバイスと駆動回路の等価回路を示す回路図である。
【図５】本発明の第３実施形態に係る薄膜デバイスの構造を示す模式断面図である。
【図６】図５に示す薄膜デバイスと駆動回路の等価回路を示す回路図である。
【図７】本発明の第４実施形態に係る薄膜デバイスの構造を示す模式断面図である。
【図８】本発明の第５実施形態に係る薄膜デバイスの構造を示す模式断面図である。
【図９】本発明の実施形態に係る微小タイル状素子の製造方法の第１工程を示す断面図である。
【図１０】同上の製造方法の第２工程を示す断面図である。
【図１１】同上の製造方法の第３工程を示す断面図である。
【図１２】同上の製造方法の第４工程を示す断面図である。
【図１３】同上の製造方法の第５工程を示す断面図である。
【図１４】同上の製造方法の第６工程を示す断面図である。
【図１５】同上の製造方法の第７工程を示す断面図である。
【図１６】同上の製造方法の第８工程を示す断面図である。
【図１７】同上の製造方法の第９工程を示す断面図である。
【図１８】同上の製造方法の第１１工程を示す断面図である。
【図１９】本発明の薄膜デバイスを備えた電子機器の一例を示す図である。
【符号の説明】
【０１０２】
１ａ，１ｂ，１ｃ…微小タイル状素子、１１，１１’…タイル本体部、１２，１２’，１２ａ，１２ｂ…柱状部、１３…絶縁層、１４…アノード電極、１５，１５ａ，１５ｂ…カソード電極、５０…最終基板、５１…接着層、Ｃ１，Ｃ２，Ｃ１’，Ｃ２’，Ｃ２１，Ｃ２２…容量成分（コンデンサ）、Ｔｒ１，Ｔｒ３，Ｔｒ４，Ｔｒ５…ＭＯＳトランジスタ、Ｔｒ２…ｎｐｎ型バイポーラトランジスタ、ＩＣＣ，ＩＣＣ１，ＩＣＣ２…電流制御回路、２００，ＶＣ１，ＶＣ２，ＶＣ１１，ＶＣ１２…面発光型半導体レーザ、Ｖｄｄ…バイアス電圧、２０１…半導体基板、２０２…バッファ層、２０３…下側反射層、２０４…Ｎ型クラッド層、２０５…活性層、２０６…Ｐ型クラッド層、２０７…上側反射層、２０８…コンタクト層、２０９…スペーサ層、２１０…柱状部、２１３…上部電極、２１５…下部電極、２１７…絶縁層、２２０…共振器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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