(57)【要約】【課題】  電流信号により信号供給を行なう場合に、良好な表示動作を行なうことが可能なアクティブマトリクス型表示装置を提供する。【解決手段】アクティブマトリクス型表示装置は、表示素子１１０および表示素子に駆動電流を供給する画素回路１２０を含み、基板上にマトリクス状に配置される複数の画素１００と、画素に沿って配置された映像信号配線Ｘｍと、映像信号配線へベース電流を供給した後、映像信号配線を介して画素へ階調電流を供給する映像信号ドライバ３００と、を備えている。各画素回路は、画素の選択および非選択を制御する画素スイッチＳＳＴを含み、画素の選択時において階調電流およびベース電流の差分電流を記憶し、画素の非選択時に記憶した差分電流を駆動電流として表示素子へ出力する。【選択図】  図１
2005157347.tif 000002
【特許請求の範囲】
【請求項１】
表示素子と、前記表示素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配置された複数の画素と、
前記画素に沿って配置された映像信号配線と、
前記映像信号配線へベース電流を供給した後、前記映像信号配線を介して前記画素へ階調電流を供給する映像信号ドライバと、を備え、
前記各画素回路は、前記画素の選択および非選択を制御する画素スイッチを含み、前記画素の選択時において前記階調電流および前記ベース電流の差分電流を記憶し、前記画素の非選択時に記憶した差分電流を駆動電流として前記表示素子へ出力するアクティブマトリクス型表示装置。
【請求項２】
前記ベース電流は、一水平走査期間における、前記映像信号配線の配線容量が最高階調表示から最低階調表示を行なう電位変化分に相当する電荷量よりも大きな値に設定される請求項１に記載のアクティブマトリクス型表示装置。
【請求項３】
前記映像信号ドライバは、前記基板上に形成されている請求項１に記載のアクティブマトリクス型表示装置。
【請求項４】
前記表示素子は、対向する電極間に有機発光層を備えた自己発光素子である請求項１ないし３のいずれか１項に記載のアクティブマトリクス型表示装置。
【請求項５】
前記画素スイッチのオンオフ制御を行なう制御信号を出力する走査ドライバをさらに備え、前記走査ドライバは前記基板上に形成されている請求項１に記載のアクティブマトリクス型表示装置。
【請求項６】
前記画素回路は、ポリシリコンで形成された半導体層を用いた薄膜トランジスタを備えている請求項１に記載のアクティブマトリクス型表示装置。
【請求項７】
表示素子と、前記表示素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配置された複数の画素と、
前記画素に沿って配置された映像信号配線と、
前記映像信号配線へベース電流を供給すると共に、前記映像信号配線を介して前記画素へ階調電流を供給する映像信号ドライバと、
前記映像信号ドライバから供給されたベース電流を記憶し、前記映像信号配線へ出力するベース電流記憶部と、を備え、
前記各画素回路は、前記画素の選択および非選択を制御する画素スイッチを含み、前記画素の選択時において前記階調電流および前記ベース電流の差分電流を記憶し、前記画素の非選択時に記憶した差分電流を駆動電流として前記表示素子へ出力するアクティブマトリクス型表示装置。
【請求項８】
前記ベース電流記憶部は、各画素毎に設けられている請求項７に記載のアクティブマトリクス型表示装置。
【請求項９】
前記ベース電流記憶部は、各映像信号配線毎に設けられている請求項７に記載のアクティブマトリクス型表示装置。
【請求項１０】
前記ベース電流記憶部は、前記映像信号配線毎に共通に接続され、かつ、所定周期毎に異なる映像信号配線に接続される請求項７に記載のアクティブマトリクス型表示装置。
【請求項１１】
表示素子と、前記表示素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配置された複数の画素と、
前記画素に沿って配置された複数の映像信号配線と、
前記映像信号配線を介して前記画素へベース電流及び階調電流を供給する映像信号ドライバと、を備え、
前記各画素は、前記映像信号ドライバから供給されたベース電流を記憶するベース電流記憶部と、前記映像信号ドライバから供給された階調電流を記憶する映像信号書込み回路と、を有し、
前記各画素回路は、前記画素の選択および非選択を制御する画素スイッチを含み、前記画素の選択時において前記ベース電流記憶部および前記映像信号書込み回路に前記ベース電流および前記階調電流をそれぞれ記憶させ、前記画素の非選択時に記憶した前記ベース電流及び前記階調電流の差分電流を駆動電流として前記表示素子へ出力するアクティブマトリクス型表示装置。
【請求項１２】
前記映像信号ドライバは、前記ベース電流を供給する第１電流供給部と、前記階調電流を供給する第２電流供給部とを含み、前記第１電流供給部は、前記基板上に一体的に形成されている請求項１１に記載のアクティブマトリクス型表示装置。
【請求項１３】
前記第１電流供給部は所定のベース電流を供給する定電流回路を含み、前記第２電流供給部は可変の階調電流を供給するソースＩＣを含んでいる請求項１２に記載のアクティブマトリクス型表示装置。
【請求項１４】
前記第１電流供給部および第２電流供給部は、前記映像信号配線ごとに対応して設けられている請求項１２又は１３に記載のアクティブマトリクス型表示装置。
【請求項１５】
前記画素回路は、一定電圧電源間に前記表示素子および出力スイッチと直列に接続されｐ型薄膜トランジスタで構成された駆動トランジスタと、前記駆動トランジスタのゲートとソースとの電位差を一定に保持する蓄積キャパシタと、を有し、前記駆動トランジスタのドレインは前記画素スイッチを介して映像信号配線と接続され、
前記ベース電流記憶部は、一定電圧電源に接続されたソースおよび前記画素スイッチを介して前記映像信号配線に接続されたドレインを有し、ｎ型薄膜トランジスタで構成された第１トランジスタと、前記第１トランジスタのゲートとソースとの電位差を一定に保持する第１キャパシタと、を有し、
前記映像信号書込み回路は、一定電圧電源に接続されたソースおよび前記画素スイッチを介して前記映像信号配線に接続されたドレインを有しｐ型薄膜トランジスタで構成された第２トランジスタと、前記第２トランジスタのゲートとソースとの電位差を一定に保持する第２キャパシタと、を有している請求項１１ないし１４に記載のアクティブマトリクス型表示装置。
【請求項１６】
前記画素回路は、一定電圧電源間に前記表示素子および出力スイッチと直列に接続されｐ型薄膜トランジスタで構成された駆動トランジスタと、前記駆動トランジスタのゲートとソースとの電位差を一定に保持する蓄積キャパシタと、を有し、前記駆動トランジスタのドレインは前記画素スイッチを介して映像信号配線と接続され、
前記ベース電流記憶部は、一定電圧電源に接続されたドレインおよび前記画素スイッチを介して前記映像信号配線に接続されたソースを有し、ｐ型薄膜トランジスタで構成された第１トランジスタと、前記第１トランジスタのゲートとソースとの電位差を一定に保持する第１キャパシタと、前記第１トランジスタのゲートとドレインとの間に設けられオンオフ制御されるスイッチとを有し、
前記映像信号書込み回路は、一定電圧電源に接続されたソースおよび前記画素スイッチを介して前記映像信号配線に接続されたドレインを有しｐ型薄膜トランジスタで構成された第２トランジスタと、前記第２トランジスタのゲートとソースとの電位差を一定に保持する第２キャパシタと、を有している請求項１１ないし１４に記載のアクティブマトリクス型表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクティブマトリクス型表示装置に関し、特に電流信号にて信号書き込みを行なうアクティブマトリクス型表示装置に関する。
【背景技術】
【０００２】
ＣＲＴディスプレイに対して、薄型、軽量、低消費電力の特徴を活かして、液晶表示装置に代表される平面表示装置の需要が急速に伸びてきた。中でも、オン画素とオフ画素とを電気的に分離し、かつオン画素への映像信号を保持する機能を有する画素スイッチを各画素に設けたアクティブマトリクス型表示装置は、隣接画素間でのクロストークのない良好な表示品位が得られることから、携帯情報機器を始め、種々のディスプレイに利用されるようになってきた。
【０００３】
近年では、液晶表示装置に比べて高速応答及び広視野角化が可能な自己発光型のディスプレイとして有機エレクトロルミネセンス（ＥＬ）表示装置の開発が盛んに行われている。
【０００４】
有機ＥＬ表示装置は、各画素に表示素子として有機ＥＬ素子と、表示素子へ駆動電流の供給を行なう画素回路とを含み、発光輝度を制御することにより表示動作を行なう。この画素回路への画像情報の供給には、電流信号により行なう方式（例えば、特許文献１）と、電圧信号により行なう方式（例えば、特許文献２）とが知られている。
【特許文献１】米国特許第６，３７３，４５４  Ｂ１号明細書
【特許文献２】米国特許第６，２２９，５０６  Ｂ１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記のような電流信号により信号供給を行なう表示装置の場合には、信号供給を行なう配線の配線容量に起因して、十分な信号供給ができなくなる恐れがある。特に、書き込む電流値が小さい場合に書き込み不足に起因する表示不良が生じる、という問題があった。また、多階調表示を行なう場合には、設定電流量の小さい低階調側で書き込みが困難となり、表示上不具合が生じていた。
【０００６】
本件発明は、上記課題に対してなされたものであって、電流信号により信号供給を行なう場合でも、良好な表示動作を行なうことが可能なアクティブマトリクス型表示装置を提供するものである。
【課題を解決するための手段】
【０００７】
この発明の態様に係るアクティブマトリクス型表示装置は、表示素子と、前記表示素子に駆動電流を供給する画素回路とを含み、基板上にマトリクス状に配置された複数の画素と、前記画素に沿って配置された映像信号配線と、前記映像信号配線へベース電流を供給した後、前記映像信号配線を介して前記画素へ階調電流を供給する映像信号ドライバと、を備え、  
前記各画素回路は、前記画素の選択および非選択を制御する画素スイッチを含み、前記画素の選択時において前記階調電流および前記ベース電流の差分電流を記憶し、前記画素の非選択時に記憶した差分電流を駆動電流として前記表示素子へ出力することを特徴としている。
【発明の効果】
【０００８】
本発明によれば、良好な表示動作を行なうことが可能なアクティブマトリクス型表示装置を実現することができる。
【発明を実施するための最良の形態】
【０００９】
本発明の第１の実施形態として、有機ＥＬ表示装置を例にとり図面を用いて詳細に説明する。
【００１０】
図１は、有機ＥＬ表示装置１の概略平面図を示し、図２は、その動作を説明するための概略図である。
【００１１】
図１に示すように、有機ＥＬ表示装置１は、例えば、１０型以上の大型アクティブマトリクス型表示装置として構成され、ガラス等の絶縁性支持基板１０上にマトリクス状（Ｍ×Ｎ）に配置された複数の画素１００と、この画素１００の行方向に沿って配置された複数の走査配線Ｙ１ｎ〜Ｙ２ｎ（ｎ＝１，２，３，・・・，Ｎ）および複数の出力制御配線Ｙ０ｎと、画素１００の列方向に沿って配置された複数の映像信号配線Ｘｍ（ｍ＝１，２，３，・・・，Ｍ）と、電源電圧供給配線Ｖｄｄ１、Ｖｄｄ２と、走査配線Ｙ１ｎ〜Ｙ２ｎに走査信号Ｙｓｉｇ１ｎ〜Ｙｓｉｇ２ｎを出力し、出力制御配線Ｙ０ｎに制御信号Ｙｓｉｇ０ｎを出力する走査ドライバ１２２と、映像信号配線Ｘｍにベース電流ＩＢを出力し、且つ映像信号配線Ｘｍに映像信号として階調電流ＩＣを出力する映像信号ドライバ３００と、映像信号ドライバ３００から供給されるベース電流ＩＢを記憶し対応する映像信号配線Ｘｍへ出力する複数のベース電流記憶部２００とを備えている。
【００１２】
ベース電流記憶部２００は、図５に示すように、第１電圧電源Ｖｄｄ１および映像信号配線Ｘｍ間に接続された第１トランジスタＤＲＴ１と、一方の電極が第１トランジスタＤＲＴ１のゲートに接続され、第１トランジスタＤＲＴ１のゲートとソースとの電位差を一定に保持する第１キャパシタＣｓ１と、第１トランジスタＤＲＴ１のゲートとドレインとの間に接続された第１スイッチＴＣＴ１とを備えている。尚、第１キャパシタＣｓ１は、第１トランジスタＤＲＴ１のゲート−ソース間に接続されているが、これに限定されない。例えば、第１トランジスタＤＲＴ１および第１スイッチＴＣＴ１は、ｐ型薄膜トランジスタで構成される。また、ベース電流記憶部２００は、画素１００を形成する支持基板１０上に一体的かつ同時に形成される。
【００１３】
図１および図５に示すように、各画素１００は、対向電極間に光活性層を備えた表示素子１１０と、この表示素子１１０を駆動するよう駆動電流を供給する画素回路１２０とを含んでいる。表示素子１１０は、例えば自己発光素子であって、ここでは光活性層として少なくとも有機発光層を備えた有機ＥＬ素子である。
【００１４】
画素回路１２０は、画素１００の選択時に階調電流ＩＣおよびベース電流ＩＢの差分電流ＩＣ−ＩＢを記憶し、画素１００の非選択時に記憶した差分電流ＩＣ−ＩＢを駆動電流ＩＤとして表示素子１１０へ出力するものである。画素回路１２０は、画素１００の選択／非選択を制御する画素スイッチＳＳＴと、駆動電流を記憶する駆動電流記憶部１２１と、駆動電流記憶部１２１から表示素子１１０への駆動電流の出力／非出力を制御する出力スイッチＢＣＴを備える。
【００１５】
まず、図２（ａ）に示すように、ベース電流供給期間において、ベース電流記憶部２００の第１トランジスタＤＲＴ１を介して映像信号配線Ｘｍに所定のベース電流ＩＢが流れるよう設定し、このベース電流ＩＢに応じた第１トランジスタＤＲＴ１のゲート−ソース間電位を第１キャパシタＣｓ１へ書き込む。このとき、駆動電流記憶部１２１は、映像信号配線から電気的に分離された状態にある。
【００１６】
ここでベース電流ＩＢとは、定電流源１３１により所定値に設定される電流信号であり、一水平走査期間（ｔ）の、映像信号配線の配線容量（Ｃｐ）に最高階調表示から最低階調表示を行なう電位変化分（最大電圧変化ΔＶ）に相当する電荷量よりも大きな値に設定される（ＩＢ＞Ｃｐ×ΔＶ／ｔ）。例えば、最高階調表示を行なう駆動電流と同程度の大きさに設定される。一例として、フルカラー表示を行なう場合、赤色発光を行なう画素１００では、最高階調表示を行なう駆動電流は２μＡ程度である。
【００１７】
次に、図２（ｂ）に示すように、映像信号書き込み期間において、第１トランジスタＤＲＴ１のゲート−ドレイン間を非接続とした時点で、ベース電流ＩＢに対応した第１トランジスタＤＲＴ１のゲート−ソース間電位を第１キャパシタＣｓ１に保持する。そして、ベース電流記憶部２００に記憶したベース電流ＩＢを映像信号配線Ｘｍに出力すると共に、映像信号に対応した階調電流ＩＣを供給することにより、駆動電流記憶部１２１に所望の駆動電流ＩＤを流し、駆動電流ＩＤを記憶する。
【００１８】
ここで、階調電流ＩＣとは、後述する画素回路１２０の駆動トランジスタＤＲＴのソース−ドレイン間に流れる電流量が所望の大きさの電流量となるよう設定される電流信号で、ベース電流ＩＢと表示素子１１０へ供給する駆動電流ＩＤとを足し合わせた大きさに設定される。つまり、駆動トランジスタＤＲＴのソース−ドレイン間に流れる電流量は、階調電流ＩＣとベース電流ＩＢとの差分電流ＩＣ−ＩＢで設定される。以下の実施形態では、ベース電流ＩＢを固定、階調電流ＩＣを可変電流として説明するが、両者を可変させることも可能である。
【００１９】
図２（ｃ）に示すように、表示期間において、画素１００と映像信号配線Ｘｍとを電気的に切断した状態で、駆動電流記憶部１２１に記憶した駆動電流ＩＤを表示素子１１０へ供給することにより、表示素子１１０を動作させる。
【００２０】
例えば、３Ｖの電圧変化で黒色表示を行なう場合、ベース電流ＩＢを２．０μＡ、階調電流ＩＣを２．０μＡと設定すればよい。それぞれの画素１００の入力端子（画素スイッチＳＳＴの入力）までの配線には数μＡ以上の電流が流れるため、１０ｐＦの容量がついたとしても、１５μｓ以内に充電し、画素回路１２０への映像信号の書き込み時間不足を起こすことなく、安定した表示動作を行なうことができる。
【００２１】
このように、外部から入力された映像情報を表す入力信号に対応した電流書き込みにおいて差分電流を用いて行なうため、映像信号配線へ供給する電流値を自由に設定することが可能となる。このため、映像信号配線の配線容量よりも十分に大きな値に設定することができ、ベース電流および階調電流を配線容量よりも十分大きく設定することにより、画素への映像信号の書き込みにおいて、十分な信号供給を行なうことが可能となる。
【００２２】
そして、画素への映像信号の書き込みにおいて、配線容量に影響されない大きな書き込み電流で、その差分電流である小さい電流書き込みが可能となるので、書き込み不足を引き起こすことなく、設定電流量の小さい画素へも良好な書き込みを行なうことができる。特に、低階調側でのスジムラ、ざらつき感の視認を解消することができる。
【００２３】
また、映像信号配線への高電流の書き込みを行なった後、低電流の書き込みを行なう場合での低電流の映像信号の書き込み不足も解消することができる。例えば、従来では、最高階調表示（白表示）の映像信号の書き込みを行なった後、最低階調表示（黒表示）の書き込みを行なう場合、後者の映像信号の書き込み不足により、高階調側の書き込み状態となり、表示上、白表示が尾を引いたような画像となる恐れがある。本件発明はこのような書き込み不足に起因する表示不良を解消することも可能となる。
【００２４】
また、本実施形態ではベース電流記憶部２００は、表示素子１１０を形成した支持基板１０と同一基板上に設けられ、画素回路１２０を構成する配線や薄膜トランジスタと同時に同一工程にて形成することができる。このように、ベース電流記憶部２００を表示装置に内蔵することにより、電流信号を供給する配線の長さを縮小することができ、容量性負荷を低減し、安定した電流信号の供給が可能となる。また、外部回路との接続点数を削減することができ、機械的な信頼性を向上させることができる。画素回路１２０とベース電流記憶部２００とを同一基板上に同一工程にて形成するため、それぞれ特性の近似された素子を用いて構成することが可能となり、表示素子への駆動電流のばらつきを低減することができる。
【００２５】
各画素１００は例えば図３に示すように構成されている。この場合、駆動電流記憶部１２１は、第２電圧電源Ｖｄｄ２および第３電圧電源Ｖｓｓ間に表示素子１１０および出力スイッチＢＣＴと直列に接続された駆動トランジスタＤＲＴと、駆動トランジスタＤＲＴのドレインと出力スイッチＢＣＴとの間に接続された書き込みスイッチＷＲＴと、駆動トランジスタＤＲＴのゲートと書き込みスイッチＷＲＴを介して駆動トランジスタＤＲＴのドレインとの間に接続された補正スイッチＴＣＴと、駆動トランジスタＤＲＴのゲートとソースとの電位差を一定に保持する蓄積キャパシタＣｓと、を備えている。駆動トランジスタＤＲＴのゲートは補正スイッチＴＣＴおよび画素スイッチＳＳＴを介して、また、駆動トランジスタＤＲＴのドレインは書き込みスイッチＷＲＴおよび画素スイッチＳＳＴを介して映像信号配線Ｘｍと接続されている。このような構成をカレントコピー型という。
【００２６】
各画素１００は例えば図４に示すように構成してもよい。この変形例において、駆動電流記憶部１２１は、駆動トランジスタＤＲＴとカレントミラーの関係になるように配置されたトランジスタＴｒを備え、画素１００選択時の映像信号の書き込みの際には、駆動トランジスタＤＲＴを用い、画素１００非選択時には駆動トランジスタＤＲＴを介して書き込まれた電流とほぼ同等の電流をトランジスタＴｒを介して駆動電流として表示素子１１０へ出力することも可能である。このような構成をカレントミラー型という。この場合、出力スイッチＢＣＴは省略可能である。
【００２７】
図３および図４に示した画素１００において、書き込みスイッチＷＲＴは、ベース電流記憶部２００からのベース電流の出力を画素１００を介さずに映像信号配線Ｘｍを通して映像信号ドライバ３００へ供給する場合には省略可能である。この場合、第１トランジスタＤＲＴ１のドレインと補正スイッチＴＣＴのドレインと、画素スイッチＳＳＴのドレインとを常に接続した状態とする。
【００２８】
このように、本実施形態は、電流信号により画素１００へ映像信号の書き込みを行なう種々のタイプの表示装置１に適用することができる。
【００２９】
本実施形態では画素回路１２０を構成する薄膜トランジスタは全て同一工程、同一層構造で形成され、半導体層にポリシリコンを用いたトップゲート構造の薄膜トランジスタである。全て同一の導電型の薄膜トランジスタで構成することにより、製造工数の増大を抑制することができる。
【００３０】
以下、第１の実施形態について、さらに詳細に説明する。
【００３１】
図１および図５に示すように、ベース電流記憶部２００は、各映像信号配線Ｘｍごとに設けられている。図５は、一例としてあるｍ列目の映像信号配線Ｘｍに接続された複数の画素１００とベース電流記憶部２００との関係を示し、図６は、そのタイミングチャートを示している。
【００３２】
ベース電流記憶部２００の第１スイッチＴＣＴ１は、共通の制御配線ＹＢｎに接続され、制御信号ＹｓｉｇＢｎに基づきスイッチのオン／オフ制御が行なわれる。
【００３３】
各画素１００における画素スイッチＳＳＴおよび補正スイッチＴＣＴは、画素１００の行毎にそれぞれ共通の第１走査配線Ｙ１ｎ、第２走査配線Ｙ２ｎに接続され、支持基板１０に一体的に形成される走査ドライバ１２２から供給される走査信号Ｙｓｉｇ１ｎ、Ｙｓｉｇ２ｎに基づきオン／オフ制御される。出力スイッチＢＣＴは、画素１００の行毎に同一の出力制御配線Ｙ０ｎに接続され、走査ドライバ１２２から供給される制御信号Ｙｓｉｇ０ｎに基づきオン／オフ制御される。
【００３４】
走査ドライバ１２２は、シフトレジスタと、出力バッファを含み、外部から供給される水平走査スタートパルスを順次次段に転送し、各段の出力を、出力バッファを介して第１走査配線Ｙ１ｎに走査信号Ｙｓｉｇ１ｎとして供給する。このタイミングは１水平走査期間と同期する。また、各段の出力を信号処理することにより出力制御信号Ｙｓｉｇ０ｎあるいは走査信号Ｙｓｉｇ２ｎとし、対応する出力制御配線Ｙ０ｎ、走査配線Ｙ２ｎに供給する。制御信号ＹｓｉｇＢｎは、走査ドライバ１２２のシフトレジスタの出力（あるいは入力）信号に基づき生成される。
【００３５】
駆動トランジスタＤＲＴのドレインは、画素１００の列毎に共通に配線される映像信号配線Ｘｍに、画素スイッチＳＳＴを介して接続され、これら映像信号配線を介して駆動回路である映像信号ドライバ３００と接続される。ベース電流ＩＢおよび階調電流Ｉｃは、時分割することにより映像信号ドライバ３００にて設定され、同一の映像信号配線Ｘｍを用いて供給される。ベース電流記憶部２００は、１画面分の映像信号を書き換えるタイミング毎に、つまり、１垂直周期毎に映像信号ドライバ３００からのベース電流ＩＢの書込みが行なわれ、記憶内容がリフレッシュされる。尚、画素スイッチＳＳＴおよび補正スイッチＴＣＴが同一導電型の薄膜トランジスタにより構成される場合には、その走査配線を共通化することが可能である。
【００３６】
次に、この発明の第２の実施形態に係る有機ＥＬ表示装置１について説明する。図７および図８に示すように、ベース電流記憶部２００は、各映像信号配線Ｘｍに対応して設けられ、第１トランジスタＤＲＴ１のドレインと映像信号配線との間に接続されたベース電流スイッチＳＷにより、ベース電流の入出力が制御される。
【００３７】
図８は、有機ＥＬ表示装置におけるある画素１００と、映像信号配線Ｘｍに対応して設けられたベース電流記憶部２００との関係を概略的に示し、図９はその等価回路を示し、図１０（ａ）ないし１０（ｃ）は、画素およびベース電流記憶部２００の動作を示している。図１１は、タイミングチャートを示し、上から順に、ドライバ内の電流／電圧スイッチ切替状態（ＳIの時、定電流出力、ＳＶの時、定電圧出力）、ｍ列目の映像信号配線の信号状態、ベース電流スイッチＳＷの制御信号、第１スイッチＴＣＴ１の制御信号ＹｓｉｇＢ、（ｎ−１）行目、ｍ列目の画素１００の各部の走査信号、ｎ行目、ｍ列目の画素１００の各部の走査信号をそれぞれ示している。ここでは、画素スイッチＳＳＴおよび補正スイッチＴＣＴを制御する走査配線は同一配線を用いている。
【００３８】
映像信号ドライバ３００は、階調信号を出力する定電流源１３１に加え、中間調書き込み程度の所定電位、例えば３Ｖの電位をプリチャージ電圧Ｖｐとして出力する定電圧源１３２を備えている。図１０（ａ）に示すように、定低電流源１３１からベース電流記憶部２００にベース電流を書き込んだ後、図１０（ｂ１）に示すように、ベース電流記憶部２００のＳＷをオフし、定電圧源１３２から駆動電流記憶部１２１にプリチャージ電圧Ｖｐをプリチャージする。続いて、図１０（ｂ２）に示すように、書き込まれたベース電流を駆動電流記憶部１２１に供給して駆動電流記憶部に駆動電流を書き込んだ後、図１０（ｃ）に示すように、駆動電流により表示素子１１０を駆動して発光させる。このように、映像信号書き込み期間を時分割し、各行の書き込み毎に駆動電流記憶部１２１の駆動トランジスタＤＲＴを予め良好な動作状態に設定することができる。
【００３９】
図１２に示すように、この発明の第３の実施形態に係る有機ＥＬ表示装置１によれば、ベース電流記憶部２００は映像信号配線数よりも１つ多く設けられ、所定期間、例えば１垂直周期毎に異なるベース電流記憶部２００からの出力を用いて画素１００を動作させることも可能である。この場合、図１３に示すように、導電型の異なる一対の薄膜トランジスタ、つまり、ｎ型薄膜トランジスタｎ−Ｔｒおよびｐ型薄膜トランジスタｐ−Ｔｒの組を映像信号配線Ｘｍ毎に配置され、それぞれの薄膜トランジスタに異なるベース電流記憶部２００が接続されている。
【００４０】
このように、映像信号配線Ｘｍに対して複数のベース電流記憶部２００を切り替えて接続動作させることにより、ベース電流の出力ばらつきを平均化することができ、表示動作をより良好なものとすることができる。
【００４１】
図１４に示すように、この発明の第４の実施形態に係る有機ＥＬ表示装置１は、各画素１００に対応して設けられた第２ベース電流スイッチＳＷ２を更に具備し、対応するベース電流記憶部２００の出力を画素スイッチＳＳＴを介して映像信号配線Ｘｍへ供給するように構成されている。第２ベース電流スイッチＳＷ２は、ベース電流記憶部２００および駆動電流記憶部１２１間に接続されている。例えば、第２ベース電流スイッチＳＷ２は、画素回路１２０と同様にｐ型薄膜トランジスタにより構成され、ソースがベース電流記憶部２００の第１トランジスタＤＲＴ１のドレイン、ドレインが駆動電流記憶部１２１の駆動トランジスタＤＲＴのドレインに接続されている。
【００４２】
このように、画素スイッチＳＳＴおよび第２ベース電流スイッチＳＷ２を介して映像信号配線Ｘｍとは別配線を経由してベース電流を出力することにより、安定したベース電流の出力を行なうことができ、良好な表示動作を実現できる。尚、この場合、隣接出力制御配線間を走査する出力制御信号Ｙｓｉｇ０ｎ、Ｙｓｉｇ０（ｎ＋１）の切り替えタイミングが非常に短い（ほぼ同時）であることが望ましい。前の行をオフしてから次の行のオンまでの期間がある場合には、ベース電流記憶部２００の出力端に、当該期間中ベース電流記憶部と上記配線とを電気的に非接続とするスイッチを設けることが望ましい。
【００４３】
第２ベース電流スイッチＳＷ２の制御は、画素スイッチＳＳＴの制御と同一信号によって行なうことにより、つまり、第２ベース電流スイッチＳＷ２のゲートを画素スイッチＳＳＴのゲートと同一の走査配線に接続することにより、配線数の増大を抑制することができる。
【００４４】
図１５に示すように、この発明の第５の実施形態に係る有機ＥＬ表示装置１によれば、ベース電流記憶部２００は画素１００ごとに設けられている。ベース電流記憶部２００において、第１トランジスタＤＲＴ１のドレインは、画素回路１２０の画素スイッチＳＳＴを介して映像信号配線Ｘｍと接続されている。ベース電流および階調電流は、映像信号ドライバ３００にて設定され、時分割することにより同一の映像信号配線Ｘｍを用いて複数のベース電流記憶部２００に供給される。
【００４５】
図１６は、第５の実施形態における一画素１００、図１７はその等価回路、図１８は各部のタイミングチャートをそれぞれ示している。ベース電流記憶部２００は、各画素１００を書き換えるタイミング毎に、つまり、１水平周期毎にベース電流の書込みが行なわれ、ベース電流記憶部２００毎に記憶動作が行なわれる。各ベース電流記憶部２００は、１垂直周期毎に記憶内容がリフレッシュされる。尚、図１７中Ｙ３ｎ（ｎ＝１，２，３，・・・，Ｎ）は第３走査配線を示し、書き込みスイッチＷＲＴへ走査信号Ｙｓｉｇ３を供給する。
【００４６】
このように、各画素１００にベース電流記憶部２００を配置することにより、表示面内、特に映像信号配線単位での表示ムラを低減することができる。同時に、応答性の向上、書き込み期間の短縮を図ることができる。
【００４７】
図１９に示すように、この発明の第６の実施形態に係る有機ＥＬ表示装置１によれば、画素１００ごとにベース電流記憶部２００、駆動電流記憶部１２１、映像信号書込み回路３１０が設けられている。図１９は、一例としてあるｍ列目の映像信号配線Ｘｍに接続された複数の画素１００とベース電流記憶部２００、駆動電流記憶部１２１、および映像信号書込み回路３１０との関係を示している。映像信号ドライバ３００は、各映像信号線Ｘｍに接続され第１電流供給部として機能する定電流回路３２０、およびスイッチＳ９を介して映像信号線に接続され第２電流供給部として機能する可変のソースＩＣ３２２を備えている。定電流回路３２０は支持基板１０上に作り込まれ、ソースＩＣ３２２は支持基板１０外に配設されている。
【００４８】
各画素１００は、対向電極間に光活性層を備えた表示素子１１０と、この表示素子１１０を駆動するよう駆動電流を供給する画素回路１２０とを含んでいる。表示素子１１０は、例えば自己発光素子であって、ここでは光活性層として少なくとも有機発光層を備えた有機ＥＬ素子である。
【００４９】
駆動電流記憶回路１２１を含む画素回路１２０は、第２電圧電源Ｖｄｄ２（例えば、５Ｖ）および第３電圧電源Ｖｓｓ（例えば、−５Ｖ）間に表示素子１１０および出力スイッチＳ８（ＢＣＴ）と直列に接続された駆動トランジスタＤＲＴと、駆動トランジスタＤＲＴのドレインと出力スイッチＳ８（ＢＣＴ）との間に接続された書き込みスイッチＳ４（ＷＲＴ）と、駆動トランジスタＤＲＴのゲートと書き込みスイッチＳ４（ＷＲＴ）を介して駆動トランジスタＤＲＴのドレインとの間に接続された補正スイッチＳ３（ＴＣＴ）と、駆動トランジスタＤＲＴのゲートとソースとの電位差を一定に保持する蓄積キャパシタＣｓと、を備えている。駆動トランジスタＤＲＴのゲートは補正スイッチＳ３（ＴＣＴ）および画素スイッチＳ７（ＳＳＴ）を介して、また、駆動トランジスタＤＲＴのドレインは書き込みスイッチＳ４（ＷＲＴ）および画素スイッチＳ７（ＳＳＴ）を介して映像信号配線Ｘｍと接続されている。例えば、駆動トランジスタＤＲＴおよび補正スイッチＳ３（ＴＣＴ）、書き込みスイッチＳ４（ＷＲＴ）はｐ型薄膜トランジスタで構成される。
【００５０】
ベース電流記憶部２００は、第１電圧電源Ｖｄｄ１（例えば、０Ｖ）および映像信号配線Ｘｍ間に第２スイッチＳ２および画素スイッチＳ７（ＳＳＴ）を介して接続された第１トランジスタＤＲＴ１と、一方の電極が第１トランジスタＤＲＴ１のゲートに接続され、第１トランジスタＤＲＴ１のゲートとソースとの電位差を一定に保持する第１キャパシタＣｓ１と、第１トランジスタＤＲＴ１のゲートとドレインとの間に第２スイッチＳ２を介して接続された第１スイッチＳ１（ＴＣＴ１）とを備えている。例えば、第１トランジスタＤＲＴ１はｎ型薄膜トランジスタで構成され、第１スイッチ及び第２スイッチＳ１、Ｓ２はｐ型薄膜トランジスタで構成される。また、ベース電流記憶部２００は、画素１００を形成する支持基板１０上に一体的かつ同時に形成される。後述するベース電流ＩＢは、映像信号ドライバ３００の定電流回路３２０にて設定され、時分割することにより同一の映像信号配線Ｘｍを用いて複数の画素１００に供給される。
【００５１】
映像信号書込み回路３１０は、第４電圧電源Ｖｄｄ４（例えば、１０Ｖ）および映像信号配線Ｘｍ間に第４スイッチＳ６および画素スイッチＳ７（ＳＳＴ）を介して接続された第２トランジスタＤＲＴ２と、一方の電極が第２トランジスタＤＲＴ２のゲートに接続され、第２トランジスタＤＲＴ２のゲートとソースとの電位差を一定に保持する第２キャパシタＣｓ２と、第２トランジスタＤＲＴ２の第４スイッチＳ６を介してゲートとドレインとの間に接続された第３スイッチＳ５とを備えている。例えば、第２トランジスタＤＲＴ２および第３乃至第４スイッチＳ５、Ｓ６はｐ型薄膜トランジスタで構成される。映像信号書込み回路３１０は、画素１００を形成する支持基板１０上に一体的かつ同時に形成される。後述する階調電流ＩＣは、映像信号ドライバ３００のソースＩＣ３２２にて設定され、時分割することにより同一の映像信号配線Ｘｍを用いて複数の画素１００に供給される。  
なお、スイッチＳ１ないしＳ８は、それぞれゲート配線を介して走査信号ドライバ１２２に接続され、走査信号ドライバからの制御信号に基づいて開閉制御される。
【００５２】
次に、上記のように構成された有機ＥＬ表示装置１の画素１００における書込み動作および表示動作について説明する。図２０は、画素１００における各スイッチの切換えタイミングを示している。図２１ないし図２３は、各画素のベース電流書込み動作、映像信号電流書込み動作、駆動電流書込み動作、および表示動作をそれぞれ示している。
【００５３】
まず、図２０および図２１に示すように、ベース電流書込み期間において、ベース電流記憶回路２００のスイッチＳ１、Ｓ２、画素スイッチＳ７、スイッチ１０をＯＮ、他のスイッチをＯＦＦに切換える。これにより、映像信号配線Ｘｍおよびベース電流記憶部２００の第１トランジスタＤＲＴ１を介して、定電流回路３２０から第１電圧電源Ｖｄｄ１に所定のベース電流ＩＢを流し、このベース電流ＩＢに応じた第１トランジスタＤＲＴ１のゲート−ソース間電位を第１キャパシタＣｓ１へ書き込む。このとき、画素回路１２０および映像信号書込み回路３１０は、映像信号配線Ｘｍから電気的に分離された状態にある。
【００５４】
次に、図２０および図２２に示すように、映像信号電流書き込み期間において、映像信号書込み回路３１０のスイッチＳ５、Ｓ６、画素スイッチＳ７、スイッチ９をＯＮ、他のスイッチをＯＦＦに切換える。第１トランジスタＤＲＴ１のゲート−ドレイン間を非接続とした時点で、ベース電流ＩＢに対応した第１トランジスタＤＲＴ１のゲート−ソース間電位を第１キャパシタＣｓ１に保持する。そして、ソースＩＣ３２２により、第４電圧電源Ｖｄｄ４（１０Ｖ）から映像信号書込み回路３１０の第２トランジスタＤＲＴ２および映像信号配線Ｘｍを介して、映像信号に対応した階調電流ＩＣを流し、この階調電流ＩＣに応じた第２トランジスタＤＲＴ２のゲート−ソース間電位を第２キャパシタＣｓ２へ書き込む。このとき、画素回路１２０および駆動電流記憶部１２１は、映像信号配線Ｘｍから電気的に分離された状態にある。
【００５５】
続いて、図２０および図２３に示すように、駆動信号書き込み期間において、ベース電流記憶回路２００のスイッチＳ２、画素回路１２０のスイッチＳ３、Ｓ４、および映像信号書込み回路３１０のスイッチＳ６をＯＮ、他のスイッチをＯＦＦに切換える。第２トランジスタＤＲＴ２のゲート−ドレイン間を非接続とした時点で、階調電流ＩＣに対応した第２トランジスタＤＲＴ２のゲート−ソース間電位を第２キャパシタＣｓ２に保持する。
【００５６】
そして、画素１００と映像信号配線Ｘｍとを電気的に切断した状態で、ベース電流記憶部２００に記憶したベース電流ＩＢおよび映像信号書込み回路に記憶した階調電流ＩＣを第１電圧電源Ｖｄｄ１（０Ｖ）に出力することにより、階調電流ＩＣとベース電流ＩＢとの差分電流（ＩＢ−ＩＣ）である駆動電流ＩＤに応じた駆動トランジスタＤＲＴのゲート−ソース間電位をキャパシタＣｓへ書き込む。
【００５７】
図２０および図２４に示すように、表示期間において、画素回路１２０のスイッチＳ４および出力スイッチＳ８をＯＮ、他のスイッチをＯＦＦに切換える。これにより、画素１００と映像信号配線Ｘｍとを電気的に切断した状態で、駆動電流記憶部１２１に記憶した駆動電流ＩＤを表示素子１１０へ供給し、表示素子１１０を動作させる。
【００５８】
本実施形態において、ベース電流記憶部２００および映像信号書込み回路３１０は、各画素１００を書き換えるタイミング毎に、つまり、１水平周期にベース電流の書込みおよび映像信号の書込みが行なわれ、ベース電流記憶部２００および映像信号書込み回路３１０の記憶動作が行なわれる。各ベース電流記憶部２００は、１垂直周期毎に記憶内容をリフレッシュさせてもよい。あるいは、ベース電流の書込みおよび映像信号電流書き込みを１水平周期、駆動信号電流の書込みを次の１水平周期として、２水平周期で駆動する構成としてもよい。
【００５９】
また、上述の実施形態においては、ベース電流ＩＢを固定、階調電流ＩＣを可変電流として説明したが、両者を可変させることも可能である。
【００６０】
以上のように構成された第６の実施形態によれば、外部から入力された映像情報を表す入力信号に対応した電流書き込みにおいて差分電流を用いて行なうため、映像信号配線へ供給する電流値を自由に設定することが可能となる。このため、映像信号配線の配線容量よりも十分に大きな値に設定することができ、ベース電流および階調電流を配線容量よりも十分大きく設定することにより、画素への映像信号の書き込みにおいて、十分な信号供給を行なうことが可能となる。
【００６１】
そして、各画素１００にベース電流記憶部２００、映像信号書込み回路３１０および駆動電流記憶部１２１を設けることにより、画素への映像信号の書き込みにおいて、画素１００と容量負荷（Ｃｓｉｇ）の大きな映像信号配線Ｘｍとを電気的に切断した状態で、映像信号を映像信号書込み回路３１０に書き込むことができる。従って、映像信号書込み時、駆動負荷を大幅に低減し、低階調表示でも書き込み不足を引き起こすことなく、設定電流量の小さい画素へも良好な書き込みを行なうことができる。これにより、低階調側でのスジムラ、ざらつき感の視認を解消することができる。このような効果は、大型の表示装置において特に有効となる。
【００６２】
また、各画素１００にベース電流記憶部２００、映像信号書込み回路３１０および駆動電流記憶部１２１を配置することにより、表示面内、特に映像信号配線単位での表示ムラを低減することができる。同時に、応答性の向上、書き込み期間の短縮を図ることが可能となる。
【００６３】
上述した第６の実施形態において、ベース電流記憶部２００の第１トランジスタＤＲＴ１はｎ型薄膜トランジスタを用いたが、ｐ型薄膜トランジスタを用いてもよい。図２５に示す第７の実施形態によれば、ベース電流記憶部２００は、第１電圧電源Ｖｄｄ１（例えば、０Ｖ）および映像信号配線Ｘｍ間にスイッチＳ２および画素スイッチＳ７を介して接続された第１トランジスタＤＲＴ１を有し、この第１トランジスタＤＲＴ１はｐ型薄膜トランジスタにより構成されている。第１トランジスタＤＲＴ１のドレインは第１電圧電源Ｖｄｄ１に接続されている。
【００６４】
また、ベース電流記憶部２００は、一方の電極が第１トランジスタＤＲＴ１のソースに接続され、第１トランジスタＤＲＴ１のゲートとソースとの電位差を一定に保持する第１キャパシタＣｓ１と、第１トランジスタＤＲＴ１のゲートとドレインとの間に接続されたスイッチＳ１とを備えている。スイッチＳ１、Ｓ２はｐ型薄膜トランジスタで構成される。ベース電流記憶部２００は、画素１００を形成する支持基板１０上に一体的かつ同時に形成される。後述するベース電流ＩＢおよび階調電流Ｉcは可変のソースＩＣ３２２にて設定され、時分割することにより同一の映像信号配線Ｘｍを用いて複数の画素１００に供給される。尚、第６の実施形態において説明したように、定電流回路を支持基板上に内蔵し、スイッチＳ９，Ｓ１０によりソースＩＣと切り替えることも可能である。
【００６５】
第７の実施形態において、画素回路１２０および映像信号書込み回路３１０の構成は第６の実施形態と同一であり、同一の部分には同一の参照符号を付してその詳細な説明を省略する。
【００６６】
図２６に示すように、ベース電流書込み期間において、ベース電流記憶回路２００のスイッチＳ１、Ｓ２、画素スイッチＳ７をＯＮ、他のスイッチをＯＦＦに切換える。これにより、映像信号配線Ｘｍおよびベース電流記憶部２００の第１トランジスタＤＲＴ１を介して、ソースＩＣから第１電圧電源Ｖｄｄ１に所定のベース電流ＩＢを流し、このベース電流ＩＢに応じた第１トランジスタＤＲＴ１のゲート−ソース間電位、例えば、−５Ｖを第１キャパシタＣｓ１へ書き込む。このとき、画素回路１２０および映像信号書込み回路３１０は、映像信号配線Ｘｍから電気的に分離された状態にある。
【００６７】
次に、図２７に示すように、映像信号電流書き込み期間において、映像信号書込み回路３１０のスイッチＳ５、Ｓ６、画素スイッチＳ７をＯＮ、他のスイッチをＯＦＦに切換える。第１トランジスタＤＲＴ１のゲート−ドレイン間およびソース−映像信号配線Ｘｍ間を非接続とした時点で、ベース電流ＩＢに対応した第１トランジスタＤＲＴ１のゲート−ソース間電位（例えば、−５Ｖ）を第１キャパシタＣｓ１に保持する。そして、第４電圧電源Ｖｄｄ４（１０Ｖ）から映像信号書込み回路３１０の第２トランジスタＤＲＴ２および映像信号配線Ｘｍを介して、映像信号に対応した階調電流ＩＣをソースＩＣ３２２に流し、この階調電流ＩＣに応じた第２トランジスタＤＲＴ２のゲート−ソース間電位を第２キャパシタＣｓ２へ書き込む。このとき、画素回路１２０および駆動電流記憶部１２１は、映像信号配線Ｘｍから電気的に分離された状態にある。
【００６８】
以下、第６の実施形態と同様に、駆動信号書き込み期間において、ベース電流記憶回路２００のスイッチＳ２、画素回路１２０のスイッチＳ３、Ｓ４、および映像信号書込み回路３１０のスイッチＳ６をＯＮ、他のスイッチをＯＦＦに切換える。第２トランジスタＤＲＴ２のゲート−ドレイン間を非接続とした時点で、階調電流ＩＣに対応した第２トランジスタＤＲＴ２のゲート−ソース間電位を第２キャパシタＣｓ２に保持する。
【００６９】
そして、画素１００と映像信号配線Ｘｍとを電気的に切断した状態で、ベース電流記憶部２００に記憶したベース電流ＩＢおよび映像信号書込み回路に記憶した階調電流ＩＣを第１電圧電源Ｖｄｄ１（０Ｖ）に出力する。これにより、階調電流ＩＣとベース電流ＩＢとの差分（ＩＢ−ＩＣ）である駆動電流ＩＤに応じた駆動トランジスタＤＲＴのゲート−ソース間電位をキャパシタＣｓへ書き込む。
【００７０】
表示期間において、画素回路１２０のスイッチＳ４および出力スイッチＳ８をＯＮ、他のスイッチをＯＦＦに切換える。これにより、画素１００と映像信号配線Ｘｍとを電気的に切断した状態で、駆動電流記憶部１２１に記憶した駆動電流ＩＤを表示素子１１０へ供給し、表示素子１１０を動作させる。
【００７１】
以上のように構成された第７の実施形態によれば、前述した第６の実施形態と同様の作用効果を得ることができる。更に、第７の実施形態によれば、ベース電流記憶部２００の第１トランジスタＤＲＴ１をｐ型薄膜トランジスタで構成することにより、それぞれｐ型薄膜トランジスタで構成された画素回路１２０の駆動トランジスタＤＲＴ、映像信号書込み回路３１０の第２トランジスタＤＲＴ２、およびスイッチＳないしＳ８と同一の製造プロセスにて形成することが可能となる。従って、ｎ型薄膜トランジスタの形成プロセスを省略し、製造コストの低減を図ることが可能となる。
【００７２】
また、ベース電流ＩＢを固定、階調電流ＩＣを可変電流とすると第１キャパシタＣｓ１の変動を抑制することができ、両者を可変とする場合と比べ、より望ましい。  なお、第２ないし第７の実施形態において、他の構成は前述した第１の実施形態と同一であり、同一の部分に同一の参照符号を付してその詳細な説明を省略した。  
本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【図面の簡単な説明】
【００７３】
【図１】図１は、本発明の第１の実施形態に係る有機ＥＬ表示装置を示す概略平面図である。
【図２】図２は、前記有機ＥＬ表示装置の動作の説明する図である。
【図３】図３は、前記有機ＥＬ表示装置の画素を示す概略図である。
【図４】図４は、前記有機ＥＬ表示装置における画素の変形例を示す概略図である。
【図５】図５は、前記有機ＥＬ表示装置の一列の画素回路およびベース電流記憶部を示す概略図である。
【図６】図６は、前記有機ＥＬ表示装置の各部のタイミングチャートである。
【図７】図７は、本発明の第２の実施形態に係る有機ＥＬ表示装置の概略平面図である。
【図８】図８は、前記第２の実施形態に係る有機ＥＬ表示装置の一部を示す概略図である。
【図９】図９は、前記第２の実施形態に係る有機ＥＬ表示装置の一部等価回路である。
【図１０】図１０は、前記第２の実施形態に係る有機ＥＬ表示装置の動作を説明するための図である。
【図１１】図１１は、前記第２の実施形態に係る有機ＥＬ表示装置の各部のタイミングチャートである。
【図１２】図１２は、本発明の第３の実施形態に係る有機ＥＬ表示装置の一部を示す概略図である。
【図１３】図１３は、本発明の第３の実施形態を示す有機ＥＬ表示装置の一部を示す概略図である。
【図１４】図１４は、本発明の第４の実施形態を示す有機ＥＬ表示装置を示す概略平面図である。
【図１５】図１５は、本発明の第５の実施形態に係る有機ＥＬ表示装置を示す概略平面図である。
【図１６】図１６は、前記第５の実施形態に係る有機ＥＬ表示装置の画素回路およびベース電流記憶部を示す概略図である。
【図１７】図１７は、前記第５の実施形態に係る有機ＥＬ表示装置の画素回路およびベース電流記憶部付近の等価回路である。
【図１８】図１８は、前記第５の実施形態に係る有機ＥＬ表示装置の各部のタイミングチャートである。
【図１９】図１９は、本発明の第６の実施形態に係る有機ＥＬ表示装置の画素を示す概略平面図である。
【図２０】図２０は、前記第６の実施形態に係る有機ＥＬ表示装置の各部のタイミングチャートである。
【図２１】図２１は、前記第６の実施形態に係る有機ＥＬ表示装置におけるベース電流書込み動作を示す概略図である。
【図２２】図２２は、前記第６の実施形態に係る有機ＥＬ表示装置における映像信号書込み動作を示す概略図である。
【図２３】図２３は、前記第６の実施形態に係る有機ＥＬ表示装置における駆動電流書込み動作を示す概略図である。
【図２４】図２４は、前記第６の実施形態に係る有機ＥＬ表示装置における表示動作を示す概略図である。
【図２５】図２５は、本発明の第７の実施形態に係る有機ＥＬ表示装置の画素を示す概略平面図である。
【図２６】図２６は、前記第７の実施形態に係る有機ＥＬ表示装置におけるベース電流書込み動作を示す概略図である。
【図２７】図２７は、前記第７の実施形態に係る有機ＥＬ表示装置における映像信号書込み動作を示す概略図である。
【符号の説明】
【００７４】
１…有機EL表示装置、  ２…支持基板、  １００…画素、
１１０…表示素子、  １２０…画素回路、  １２１…駆動電流記憶部、
１３０…映像信号ドライバ、  ２００…ベース電流記憶部、
３００…映像信号ドライバ、  ３１０…映像信号書込み回路、
３２０…定電流回路、  ３２２…ソースＩＣ
【図１】
2005157347.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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