(57)【要約】  【課題】  タイミングコントローラとＬＣＤパネルとを接続するためのＦＰＣの数を低減し、その結果、製造コストを低減するために、高抵抗信号経路（ＬＣＤパネルにおけるＩＴＯ経路等）に好適なソースドライバを提供する。  【解決手段】  ディスプレイパネルを駆動するため、クロック信号とディスプレイデータと制御信号とを受取るソースドライバであって、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、前記レシーバに結合され、前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するためのトランスミッタと、を備えることを特徴とするソースドライバ。【選択図】  図２Ａ  
2005222027.tif 000002
【特許請求の範囲】
【請求項１】
ディスプレイパネルを駆動するため、クロック信号とディスプレイデータと制御信号とを受取るソースドライバであって、
前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、
前記レシーバに結合され、前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するためのトランスミッタと、を備えることを特徴とするソースドライバ。
【請求項２】
前記トランスミッタは、差分信号トランスミッタであることを特徴とする請求項１記載のソースドライバ。
【請求項３】
前記レシーバは、差分信号レシーバであることを特徴とする請求項２記載のソースドライバ。
【請求項４】
前記トランスミッタは、電圧モード差分信号トランスミッタであることを特徴とする請求項２記載のソースドライバ。
【請求項５】
前記トランスミッタは、電流モード差分信号トランスミッタであることを特徴とする請求項２記載のソースドライバ。
【請求項６】
前記トランスミッタは、ＴＴＬ信号トランスミッタであることを特徴とする請求項１記載のソースドライバ。
【請求項７】
前記レシーバは、ＴＴＬ信号レシーバであることを特徴とする請求項６記載のソースドライバ。
【請求項８】
前記トランスミッタは、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを同期化するデータ同期化回路と、前記データ同期化回路に結合され、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号とを受取り、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数のバッファと、を備えることを特徴とする請求項１記載のソースドライバ。
【請求項９】
前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数の電圧バッファを有することを特徴とする請求項１記載のソースドライバ。
【請求項１０】
前記ディスプレイパネルは、α−Ｓｉ液晶ディスプレイパネルであることを特徴とする請求項１記載のソースドライバ。
【請求項１１】
前記ディスプレイパネルは、低温ポリシリコン液晶ディスプレイパネルであることを特徴とする請求項１記載のソースドライバ。
【請求項１２】
ディスプレイパネルと、
クロック信号とディスプレイデータと制御信号とを出力するタイミングコントローラと、
複数のソースドライバとを備え、前記複数のソースドライバは、
直列接続されて直列構成を成し、前記ディスプレイパネルに結合されるとともに、前記直列構成の一端は前記タイミングコントローラに結合され、前記ディスプレイパネルを駆動するために前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力することを特徴とするフラットパネルディスプレイ。
【請求項１３】
前記複数のソースドライバのそれぞれは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、前記レシーバに結合され、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するためのトランスミッタと、を備えることを特徴とする請求項１２記載のフラットパネルディスプレイ。
【請求項１４】
前記トランスミッタは、差分信号トランスミッタであることを特徴とする請求項１３記載のフラットパネルディスプレイ。
【請求項１５】
前記レシーバは、差分信号レシーバであることを特徴とする請求項１４記載のフラットパネルディスプレイ。
【請求項１６】
前記トランスミッタは、電圧モード差分信号トランスミッタであることを特徴とする請求項１４記載のフラットパネルディスプレイ。
【請求項１７】
前記トランスミッタは、電流モード差分信号トランスミッタであることを特徴とする請求項１４記載のフラットパネルディスプレイ。
【請求項１８】
前記トランスミッタは、ＴＴＬ信号トランスミッタであることを特徴とする請求項１３記載のフラットパネルディスプレイ。
【請求項１９】
前記レシーバは、ＴＴＬ信号レシーバであることを特徴とする請求項１８記載のフラットパネルディスプレイ。
【請求項２０】
前記トランスミッタは、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを同期化するデータ同期化回路と、前記データ同期化回路に結合され、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号とを受取り、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数のバッファと、を備えることを特徴とする請求項１３記載のフラットパネルディスプレイ。
【請求項２１】
前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数の電圧バッファを有することを特徴とする請求項１３記載のフラットパネルディスプレイ。
【請求項２２】
前記ディスプレイパネルは、α−Ｓｉ液晶ディスプレイパネルであることを特徴とする請求項１２記載のフラットパネルディスプレイ。
【請求項２３】
前記ディスプレイパネルは、低温ポリシリコン液晶ディスプレイパネルであることを特徴とする請求項１２記載のフラットパネルディスプレイ。
【請求項２４】
ディスプレイパネルを駆動するため、マスター／スレーブ設定信号とクロック信号とディスプレイデータと制御信号とを受取るソースドライバであって、
前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、
前記レシーバに結合され、前記マスター／スレーブ設定信号を受取り、前記マスター／スレーブ設定信号に対応してマスターモードとスレーブモードとの内の一つで動作するトランスミッタ、とを備え、
前記トランスミッタが前記マスターモードで動作する場合、前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力し、前記トランスミッタが前記スレーブモードで動作する場合、前記トランスミッタは、前記次の段階の前記別のソースドライバの用途のために、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを直接出力することを特徴とするソースドライバ。
【請求項２５】
前記トランスミッタは、差分信号トランスミッタであることを特徴とする請求項２４記載のソースドライバ。
【請求項２６】
前記レシーバは、差分信号レシーバであることを特徴とする請求項２５記載のソースドライバ。
【請求項２７】
前記トランスミッタは、電圧モード差分信号トランスミッタであることを特徴とする請求項２５記載のソースドライバ。
【請求項２８】
前記トランスミッタは、電流モード差分信号トランスミッタであることを特徴とする請求項２５記載のソースドライバ。
【請求項２９】
前記トランスミッタは、ＴＴＬ信号トランスミッタであることを特徴とする請求項２４記載のソースドライバ。
【請求項３０】
前記レシーバは、ＴＴＬ信号レシーバであることを特徴とする請求項２９記載のソースドライバ。
【請求項３１】
前記トランスミッタは、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを同期化するデータ同期化回路と、前記データ同期化回路に結合され、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号とを受取り、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数のバッファと、を備えることを特徴とする請求項２４記載のソースドライバ。
【請求項３２】
前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数の電圧バッファを有することを特徴とする請求項２４記載のソースドライバ。
【請求項３３】
前記ディスプレイパネルは、α−Ｓｉ液晶ディスプレイパネルであることを特徴とする請求項２４記載のソースドライバ。
【請求項３４】
前記ディスプレイパネルは、低温ポリシリコン液晶ディスプレイパネルであることを特徴とする請求項２４記載のソースドライバ。
【請求項３５】
ディスプレイパネルと、
クロック信号とディスプレイデータと制御信号とを出力するタイミングコントローラと、
複数のマスター／スレーブ設定信号を出力する制御回路と、
複数のソースドライバとを備え、前記複数のソースドライバは、
直列接続されて直列構成を成し、前記ディスプレイパネルに結合されるとともに、前記直列構成の一端は前記タイミングコントローラに結合され、前記ディスプレイパネルを駆動するために前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、それぞれが対応する前記複数のマスター／スレーブ設定信号の内の一つに対応して前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するか否かを決定することを特徴とするフラットパネルディスプレイ。
【請求項３６】
前記複数のソースドライバのそれぞれは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、
前記レシーバに結合され、前記マスター／スレーブ設定信号を受取り、前記マスター／スレーブ設定信号に対応してマスターモードとスレーブモードとの内の一つで動作するトランスミッタ、とを備え、
前記トランスミッタが前記マスターモードで動作する場合、前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力し、前記トランスミッタが前記スレーブモードで動作する場合、前記トランスミッタは、前記次の段階の前記別のソースドライバの用途のために、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを直接出力することを特徴とする請求項３５記載のフラットパネルディスプレイ。
【請求項３７】
前記トランスミッタは、差分信号トランスミッタであることを特徴とする請求項３６記載のフラットパネルディスプレイ。
【請求項３８】
前記レシーバは、差分信号レシーバであることを特徴とする請求項３７記載のフラットパネルディスプレイ。
【請求項３９】
前記トランスミッタは、電圧モード差分信号トランスミッタであることを特徴とする請求項３７記載のフラットパネルディスプレイ。
【請求項４０】
前記トランスミッタは、電流モード差分信号トランスミッタであることを特徴とする請求項３７記載のフラットパネルディスプレイ。
【請求項４１】
前記トランスミッタは、ＴＴＬ信号トランスミッタであることを特徴とする請求項３６記載のフラットパネルディスプレイ。
【請求項４２】
前記レシーバは、ＴＴＬ信号レシーバであることを特徴とする請求項４１記載のフラットパネルディスプレイ。
【請求項４３】
前記トランスミッタは、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを同期化するデータ同期化回路と、前記データ同期化回路に結合され、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号とを受取り、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数のバッファと、を備えることを特徴とする請求項３６記載のフラットパネルディスプレイ。
【請求項４４】
前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数の電圧バッファを有することを特徴とする請求項３６記載のフラットパネルディスプレイ。
【請求項４５】
前記ディスプレイパネルは、α−Ｓｉ液晶ディスプレイパネルであることを特徴とする請求項３５記載のフラットパネルディスプレイ。
【請求項４６】
前記ディスプレイパネルは、低温ポリシリコン液晶ディスプレイパネルであることを特徴とする請求項３５記載のフラットパネルディスプレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概略にはフラットパネルディスプレイに関し、さらに詳細には、フラットパネルディスプレイのソースドライバに関するものである。
【背景技術】
【０００２】
フラットパネルディスプレイ（ＦＰＤ）は、軽量、薄く小型で、低消費電力であるという利点を有する。従って、従来のディスプレイと比較して、省スペース化を得ることができる。いくつかのフラットパネルディスプレイのうち、液晶ディスプレイ（ＬＣＤ）は、従来のＣＲＴモニターに置き代わる絶好の機会にある。より多くの消費者に、従来のＣＲＴモニターをＬＣＤに置き換えさせ、その競争力を高めるためには、その製造コストの低減は不可避である。
【０００３】
図１は、従来のＬＣＤのブロック線図である。図１を参照すると、ＬＣＤパネル１１０は、複数のゲートチャンネル１２１とソースチャンネル１３１とを有する。各ゲートチャンネルとソースチャンネルとの交点は、画素（図示せず）を有する。この画素状態は、ゲートチャンネル１２１の信号がオンになっている間は、ソースチャンネル１３１の信号に依存する。ゲートチャンネル１２１の信号は、ゲート制御信号Ｇ＿ＣＯＮＴに基づいてゲートドライバ１２０によって生成される。ソースチャンネル１３１の信号は、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、ソース制御信号ＣＯＮＴとに基づき、ソースドライバ１３０によって生成される。ゲート制御信号Ｇ＿ＣＯＮＴ、クロック信号ＣＬＫ、ディスプレイデータＤＡＴＡ、及びソース制御信号ＣＯＮＴは、タイミングコントローラ１４０によって供給される。
【０００４】
従来のソースドライバをさらに述べると、図１におけるソースドライバの一部分が、図１Ａ及び図１Ｂに示されている。図１Ａは、ソースドライバの一部分が、低抵抗回路（例えば、ＦＰＣ）に適用されたブロック線図を示している。図１Ａを参照すると、コストや設計の融通性から、一般的にソースドライバ１３０は、数個のＩＣを組み合わせて実施される（図１Ａのソースドライバ１３０＿１〜１３０＿ｎ等）。それぞれのＩＣは、ソースチャンネル１３１の信号の一部分を供給する。ソースドライバＩＣのそれぞれは、タイミングコントローラ１４０とソースドライバ１３０＿１〜１３０＿ｎとの間のバス（ＣＬＫ、ＤＡＴＡ、ＣＯＮＴや他のバス）が低い抵抗で信号を伝送できるように、一般的にフレキシブルプリント基板（ＦＰＣ）の上に配置される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながらＦＰＣ技術に対する組立費は、許容するには高額すぎるものであり、歩留り率を向上させることは困難である。それ故に、ＦＰＣの数を低減しなければならない。そのため従来技術は、ソースドライバＩＣをＬＣＤパネル上に配置し、タイミングコントローラとソースドライバとの間に回路を実装するために、ＩＴＯ（インジウム・スズ酸化物）を使用している。図１Ｂは、ソースドライバの一部分が、高抵抗回路（例えば、ＩＴＯ）に適用されたブロック線図を示している。図１Ｂを参照すると、ＩＴＯが高抵抗信号経路を有するので、図１Ｂにおける等価抵抗は、ＩＴＯ信号経路の抵抗を表している。従って、ソースドライバ１３０＿１〜１３０＿ｎがタイミングコントローラ１４０から遠くになればなるほど、ソースドライバ１３０＿１〜１３０＿ｎとタイミングコントローラ１４０との間の抵抗は大きくなる。言い換えれば、高い抵抗は、システムの最大動作周波数を低下させてしまう。
【課題を解決するための手段】
【０００６】
そこで、本発明の目的は、タイミングコントローラとＬＣＤパネルとを接続するためのＦＰＣの数を低減し、その結果、製造コストを低減するために、高抵抗信号経路（ＬＣＤパネルにおけるＩＴＯ経路等）に好適なソースドライバを提供することにある。さらに、本発明のソースドライバは、信号経路の高抵抗を克服し、最大動作周波数を増加させるために、信号駆動能力を高めるためのトランスミッタを備える。
【０００７】
本発明の他の目的は、それぞれの段階におけるソースドライバが信号駆動能力を高め、そしてそれを次の段階のソースドライバに送信するように、本発明のソースドライバを直列接続したフラットパネルディスプレイを提供することにある。従って、性能を犠牲にすることなしにタイミングコントローラとＬＣＤパネルとを接続するためのＦＰＣの数を低減し、その結果、製造コストを低減するとともに歩留り率を向上させるように、高抵抗信号経路（ＬＣＤパネルにおけるＩＴＯ経路等）に使用することができる。
【０００８】
本発明のさらに他の目的は、消費電力を低減するため、動作モードをマスターモードまたはスレーブモードに設定するためのオプションを有するソースドライバを提供することにある。
【０００９】
本発明のさらに他の目的は、消費電力とＥＭＩとを低減するため、経路抵抗とシステム遅延時間の許容範囲とに基づいて、それぞれの段階におけるソースドライバをマスターモードまたはスレーブモードになるよう設定や調整が可能なフラットパネルディスプレイを提供することにある。
【００１０】
本発明によれば、ディスプレイパネルを駆動するため、クロック信号とディスプレイデータと制御信号とを受取るソースドライバであって、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、前記レシーバに結合され、前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するためのトランスミッタと、を備えることを特徴とするソースドライバが提供される。
【００１１】
本発明の好適な実施形態において、前記トランスミッタ／前記レシーバは、差分信号トランスミッタ／レシーバ、またはＴＴＬ信号トランスミッタ／レシーバである。前記トランスミッタは、電圧モード差分信号トランスミッタまたは電流モード差分信号トランスミッタとすることもできる。
【００１２】
本発明の好適な実施形態において、前記トランスミッタは、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを同期化するデータ同期化回路と、前記データ同期化回路に結合され、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号とを受取り、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号との駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数のバッファと、を備えることを特徴とする。
【００１３】
本発明の好適な実施形態において、前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数の電圧バッファを有することを特徴とする。
【００１４】
本発明によれば、ディスプレイパネルと、クロック信号とディスプレイデータと制御信号とを出力するタイミングコントローラと、複数のソースドライバとを備え、前記複数のソースドライバは、直列接続されて直列構成を成し、前記ディスプレイパネルに結合されるとともに、前記直列構成の一端は前記タイミングコントローラに結合され、前記ディスプレイパネルを駆動するために前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力することを特徴とするフラットパネルディスプレイが提供される。
【００１５】
本発明の好適な実施形態において、前記複数のソースドライバのそれぞれは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、前記レシーバに結合され、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するためのトランスミッタと、を備えることを特徴とする。
【００１６】
本発明の好適な実施形態において、前記トランスミッタは、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを同期化するデータ同期化回路と、前記データ同期化回路に結合され、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号とを受取り、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号との駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数のバッファと、を備えることを特徴とする。
【００１７】
本発明の好適な実施形態において、前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数の電圧バッファを有することを特徴とする。
【００１８】
本発明の好適な実施形態において、前記ディスプレイパネルは、α−Ｓｉ液晶ディスプレイパネルまたは低温ポリシリコン液晶ディスプレイパネルである。
【００１９】
本発明によれば、ディスプレイパネルを駆動するため、マスター／スレーブ設定信号とクロック信号とディスプレイデータと制御信号とを受取るソースドライバであって、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、前記レシーバに結合され、前記マスター／スレーブ設定信号を受取り、前記マスター／スレーブ設定信号に対応してマスターモードとスレーブモードとの内の一つで動作するトランスミッタ、とを備え、前記トランスミッタが前記マスターモードで動作する場合、前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力し、前記トランスミッタが前記スレーブモードで動作する場合、前記トランスミッタは、前記次の段階の前記別のソースドライバの用途のために、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを直接出力することを特徴とするソースドライバが提供される。
【００２０】
本発明の好適な実施形態において、前記トランスミッタ／前記レシーバは、差分信号トランスミッタ／レシーバ、またはＴＴＬ信号トランスミッタ／レシーバである。前記トランスミッタは、電圧モード差分信号トランスミッタまたは電流モード差分信号トランスミッタとすることもできる。
【００２１】
本発明の好適な実施形態において、前記トランスミッタは、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを同期化するデータ同期化回路と、前記データ同期化回路に結合され、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号とを受取り、前記同期化されたクロック信号と前記同期化されたディスプレイデータと前記同期化された制御信号との駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数のバッファと、を備えることを特徴とする。
【００２２】
本発明の好適な実施形態において、前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するための複数の電圧バッファを有することを特徴とする。
【００２３】
本発明によれば、ディスプレイパネルと、クロック信号とディスプレイデータと制御信号とを出力するタイミングコントローラと、複数のマスター／スレーブ設定信号を出力する制御回路と、複数のソースドライバとを備え、前記複数のソースドライバは、直列接続されて直列構成を成し、前記ディスプレイパネルに結合されるとともに、前記直列構成の一端は前記タイミングコントローラに結合され、前記ディスプレイパネルを駆動するために前記クロック信号と前記ディスプレイデータと前記制御信号とを受取り、それぞれが対応する前記複数のマスター／スレーブ設定信号の内の一つに対応して前記クロック信号と前記ディスプレイデータと前記制御信号との駆動能力を高め、且つ、次の段階の別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力するか否かを決定することを特徴とするフラットパネルディスプレイが提供される。
【００２４】
本発明の好適な実施形態において、前記複数のソースドライバのそれぞれは、前記クロック信号と前記ディスプレイデータと前記制御信号とを受取るためのレシーバと、前記レシーバに結合され、前記マスター／スレーブ設定信号を受取り、前記マスター／スレーブ設定信号に対応してマスターモードとスレーブモードとの内の一つで動作するトランスミッタ、とを備え、前記トランスミッタが前記マスターモードで動作する場合、前記トランスミッタは、前記クロック信号と前記ディスプレイデータと前記制御信号との前記駆動能力を高め、且つ、前記次の段階の前記別のソースドライバの用途のために、前記高められたクロック信号と前記高められたディスプレイデータと前記高められた制御信号とを出力し、前記トランスミッタが前記スレーブモードで動作する場合、前記トランスミッタは、前記次の段階の前記別のソースドライバの用途のために、前記レシーバから受取った前記クロック信号と前記ディスプレイデータと前記制御信号とを直接出力することを特徴とする。
【００２５】
本発明の好適な実施形態において、前記ディスプレイパネルは、α−Ｓｉ液晶ディスプレイパネルまたは低温ポリシリコン液晶ディスプレイパネルである。
【発明の効果】
【００２６】
本発明は、ソースドライバを結合するために直列接続構成を活用し、受取ったクロック信号と、ディスプレイデータと、制御信号との駆動能力を高める。従って本発明は、信号経路の高抵抗を克服し、最大動作周波数を増加させるように、性能を犠牲にすることなしにタイミングコントローラとＬＣＤパネルとを接続するためのＦＰＣの数を低減するために、高抵抗信号経路（ＬＣＤパネルにおけるＩＴＯ経路等）に適用することができる。その結果、本発明は、製造コストを低減できるとともに歩留り率を向上させることができる。
【００２７】
本発明によれば、さらに、消費電力とＥＭＩとを低減するため、経路抵抗とシステム遅延時間の許容範囲とに基づいて、ソースドライバをマスターモードまたはスレーブモードに設定するためのオプションが提供される。
【００２８】
上記は、従来技術におけるいくつかの欠点及び本発明の利点の概略的な説明である。当業者にとっては、本発明の他の特徴、利点や実施例は、以下の詳細な説明や添付図面、添付された特許請求の範囲から明らかになる。
【発明を実施するための最良の形態】
【００２９】
本発明の図示を容易にするため、以下の実施形態ではＬＣＤを例として用いる。但し、本発明はＬＣＤに限定されないということに注目すべきである。
【００３０】
図２は、本発明の好適な実施形態に係るＬＣＤのブロック線図である。図２を参照すると、複数のゲートチャンネル２２１とソースチャンネル２３１とが、ＬＣＤパネル２１０の上で交差するように配置されている。各ゲートチャンネルとソースチャンネルとの交点は、画素（図示せず）を有する。この画素状態は、ゲートチャンネル２２１の信号がオンになっている間は、ソースチャンネル２３１の信号に依存する。ゲートチャンネル２２１の信号は、ゲート制御信号Ｇ＿ＣＯＮＴに基づいてゲートドライバ２２０によって生成される。ソースチャンネル２３１の信号は、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、ソース制御信号ＣＯＮＴとに基づき、ソースドライバ２３０によって生成される。ゲート制御信号Ｇ＿ＣＯＮＴ、クロック信号ＣＬＫ、ディスプレイデータＤＡＴＡ、及びソース制御信号ＣＯＮＴは、タイミングコントローラ２４０によって供給される。
【００３１】
本発明の好適な実施形態に係るソースドライバをさらに述べると、図２のソースドライバの一部分が図２Ａに示されている。図２Ａは、図２のソースドライバの一部分のブロック線図を示している。図２Ａを参照すると、ソースドライバ２３０＿１〜２３０＿ｎは直列接続され、直列構成を成している。その直列構成の一端（本実施形態ではソースドライバ２３０＿１）は、タイミングコントローラ２４０に結合されている。ソースドライバ２３０＿１〜２３０＿ｎはそれぞれ、ソースチャンネル２３１の信号の一部分を供給する。図２Ａの等価抵抗Ｒは、ディスプレイパネル上のＩＴＯ経路等の、信号経路の抵抗を表している。ソースドライバは、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを受取ってディスプレイパネルを駆動し（図２のＬＣＤパネル２１０等）、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとの駆動能力を高め、そして、次の段階のソースドライバの用途のためにそれらの信号を出力する。
【００３２】
上記実施形態におけるソースドライバは、図２Ｂに示されるように実施することができる。図２Ｂは、本発明の好適な実施形態に係る、図２のソースドライバのブロック線図である。図２Ｂを参照すると、ソースドライバ２３０のレシーバ２５０は、タイミングコントローラ２４０または前段階のソースドライバから、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを受取る。チャンネル駆動回路２６０は、レシーバ２５０からクロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを取得し、それらの信号に基づいて複数のソースチャンネル２３１の信号を生成する。ソースチャンネル２３１の信号のそれぞれは、対応するソースチャンネルを駆動する。レシーバ２５０とチャンネル駆動回路２６０は、従来技術によって実施可能であるため、ここでそれらを説明する必要はない。
【００３３】
この実施形態のトランスミッタ２７０は、データ同期化回路２７１と、バッファ２７２とを有する。データ同期化回路２７１は、複数の信号を受取り、それらの信号を同期させ、同期化した信号を出力する。この実施形態においては、他の信号を同期させるためのベースとして、例えば、クロック信号ＣＬＫを用いることができる。バッファ２７２はそれぞれ、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを受取り、それらの駆動能力を高め、そしてそれらの高められたクロック信号ＯＣＬＫと、ディスプレイデータＯＤＡＴＡと、制御信号ＯＣＯＮＴとを出力する。
【００３４】
図２Ｃは、図２Ｂのソースドライバの、同期後の入力データの時間系列である。図２Ｂと２Ｃとを参照すると、ディスプレイデータＤＡＴＡが二つのデータ線ＤＡＴＡ＿ｘとＤＡＴＡ＿ｙとを有すると仮定した場合、データ線ＤＡＴＡ＿ｘとＤＡＴＡ＿ｙとに対する信号伝送経路の等価抵抗と浮遊容量とが相違するので、伝送遅延が異なることになる。図２Ｃに示すように、データ線ＤＡＴＡ＿ｘとＤＡＴＡ＿ｙは、経路遅延ＴｓＫｅｗを有することになる。データ同期化回路２７１と、バッファ２７２とを経た後は、信号と信号との間の経路遅延ＴｓＫｅｗは補正される。従って、伝送遅延が累積することがない。図２Ｃに示すように、データＯＤＡＴＡ＿ｘとＯＤＡＴＡ＿ｙとは、次の段階のソースドライバの用途のために同時に発信される。
【００３５】
本実施形態において、ソースドライバとソースドライバとの間で伝送される信号は、例えば、電圧モード差分信号、電流モード差分信号、ＴＴＬ信号、または他の種類の信号である。
【００３６】
上記実施形態におけるソースドライバは、図２Ｄに示すように実施することができる。図２Ｄは、本発明の好適な実施形態に係る、図２のソースドライバの他のブロック線図である。図２Ｄを参照すると、レシーバとトランスミッタは、複数の電圧バッファ２８０によって実施することができる。ソースドライバ２３０は、タイミングコントローラ２４０または前段階のソースドライバから、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを受取る。チャンネル駆動回路２６０は、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを取得し、それらの信号に基づいて複数のソースチャンネル２３１の信号を生成する。ソースチャンネル２３１の信号のそれぞれは、対応するソースチャンネルを駆動する。電圧バッファ２８０はそれぞれ、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを受取り、それらの駆動能力を高め、そしてそれらの高められたクロック信号ＯＣＬＫと、ディスプレイデータＯＤＡＴＡと、制御信号ＯＣＯＮＴとを出力する。
【００３７】
従って、本実施形態によって、性能を犠牲にすることなしにソースドライバをＩＴＯ等の高抵抗回路に適用することができる。また、ソースドライバがディスプレイパネル上に配置されるため、ＦＰＣの数を低減することができ、その結果、製造コストを低減することが可能であるとともに歩留り率を向上させることが可能である。
【００３８】
消費電力を低減するため、本発明は、信号経路遅延が許容域にある場合、トランスミッタを用いて複数のソースドライバを駆動するバス構成を備える。図３Ａは、本発明の他の好適な実施形態に係る、ディスプレイソース駆動回路のブロック線図である。図３Ａを参照すると、ソースドライバ３３０＿１〜３３０＿ｎは直列接続され、直列構成を成している。その直列構成の一端（本実施形態ではソースドライバ３３０＿１）は、タイミングコントローラ３４０に結合されている。ソースドライバ３３０＿１〜３３０＿ｎはそれぞれ、ソースチャンネル３３１の信号の一部分を供給する。図３Ａの等価抵抗Ｒは、ディスプレイパネル上のＩＴＯ経路等の、信号経路の抵抗を表している。ソースドライバは、ディスプレイパネルを駆動するために（図２のＬＣＤパネル２１０等）、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを受取る。
【００３９】
ソースドライバ３３０＿１〜３３０＿ｎは、それぞれマスター／スレーブ設定信号Ｍ＿Ｓ＿１〜Ｍ＿Ｓ＿ｎを受取る。ソースドライバは、マスター／スレーブ設定信号に基づき、マスターモードとスレーブモードとの内の一つで動作する。ソースドライバがマスターモードで動作する場合、ソースドライバは、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとの駆動能力を高め、そして、次の段階のソースドライバの用途のためにそれらの信号を出力する。ソースドライバがスレーブモードで動作する場合、消費電力を低減するために、ソースドライバは、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを直接出力する。マスター／スレーブ設定信号Ｍ＿Ｓ＿１〜Ｍ＿Ｓ＿ｎは、制御回路３９０によって供給される。
【００４０】
図３Ｂは、本発明の他の好適な実施形態に係る、ソースドライバ（スレーブモードにおける）のブロック線図である。図３Ｂを参照すると、ソースドライバ３３０は、タイミングコントローラ３４０または前段階のソースドライバから、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを受取る。チャンネル駆動回路３６０は、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとを取得し、それらの信号に基づいて複数のソースチャンネル３３１の信号を生成する。ソースチャンネル３３１の信号のそれぞれは、対応するソースチャンネルを駆動する。ソースドライバ３３０は、さらにマスター／スレーブ設定信号Ｍ＿Ｓを受取る。例えば、マスター／スレーブ設定信号Ｍ＿Ｓが低い場合、ソースドライバ３３０はスレーブモードで動作するように設定され、マスター／スレーブ設定信号Ｍ＿Ｓが高い場合、ソースドライバ３３０はマスターモードで動作するように設定される。ソースドライバがスレーブモードで動作する場合、ソースドライバは、クロック信号ＣＬＫと、ディスプレイデータＤＡＴＡと、制御信号ＣＯＮＴとをパスラインを経て直接出力する。
【００４１】
マスター／スレーブ設定信号Ｍ＿Ｓが高い場合、ソースドライバ３３０はマスターモードで動作するように設定される。図３Ｃは、本発明の他の好適な実施形態に係る、ソースドライバ（マスターモードにおける）のブロック線図である。図３Ｃを参照すると、ソースドライバ３３０は、レシーバ３５０とトランスミッタ３７０とを有する。この実施形態では、ソースドライバ３３０がマスターモードで動作するように設定されている場合は、図２Ｂに示す前述の実施形態と同様の動作となるため、従って再び説明する必要はない。
【００４２】
図３Ｄは、本発明の他の好適な実施形態に係る、他のソースドライバ（マスターモードにおける）のブロック線図である。図３Ｄを参照すると、レシーバとトランスミッタは、複数の電圧バッファ３８０によって実施される。図３Ｄに示す本実施形態の動作は、図２Ｄに示す前述の実施形態と同様の動作となるため、従って再び説明する必要はない。
【００４３】
本実施形態において、ソースドライバのそれぞれの動作モードは、許容システム時間遅延の範囲に柔軟に対応する。十個のソースドライバを有するＬＣＤパネルを例として挙げると、Ｍをソースドライバがマスターモードで動作する場合を表し、Ｓをソースドライバがスレーブモードで動作する場合を表すとすると、考えられるソースドライバの組み合わせは、Ｍ−Ｍ−Ｍ−Ｍ−Ｍ−Ｍ−Ｍ−Ｍ−Ｍ−Ｍ、Ｍ−Ｓ−Ｍ−Ｓ−Ｍ−Ｓ−Ｍ−Ｓ−Ｍ−Ｓ、Ｍ−Ｓ−Ｓ−Ｍ−Ｓ−Ｓ−Ｍ−Ｓ−Ｓ−Ｓ、Ｍ−Ｓ−Ｓ−Ｓ−Ｍ−Ｓ−Ｓ−Ｓ−Ｍ−Ｓ、或いは、Ｍ−Ｓ−Ｓ−Ｓ−Ｓ−Ｍ−Ｓ−Ｓ−Ｓ−Ｓ、があると思われる。上記ソースドライバの組み合わせは、信号経路の抵抗に基づいて調整することができる。従って、本実施形態によって、消費電力とＥＭＩとをさらに低減することが可能である。
【００４４】
上記の説明は、本発明の好適な実施形態の、十分且つ完全な記載を提供するものである。当業者によって、本発明の範囲および精神を変更することなく本発明の構成に対して様々な変形や代替構成や均等物がなされるかもしれない。従って、上記の説明と図示は、特許請求の範囲によって定義された本発明の範囲を限定するものと解釈してはならない。
【図面の簡単な説明】
【００４５】
【図１】従来のＬＣＤのブロック線図である。
【図１Ａ】図１のソースドライバの一部分が、低抵抗回路（例えば、ＦＰＣ）に適用されたブロック線図を示すものである。
【図１Ｂ】図１のソースドライバの一部分が、高抵抗回路（例えば、ＩＴＯ）に適用されたブロック線図を示すものである。
【図２】本発明の好適な実施形態に係るＬＣＤのブロック線図である。
【図２Ａ】図２のソースドライバの一部分のブロック線図を示すものである。
【図２Ｂ】本発明の好適な実施形態に係る、図２のソースドライバのブロック線図である。
【図２Ｃ】図２Ｂのソースドライバの、同期後の入力データの時間系列である。
【図２Ｄ】本発明の好適な実施形態に係る、図２のソースドライバの他のブロック線図である。
【図３Ａ】本発明の他の好適な実施形態に係る、ディスプレイソース駆動回路のブロック線図である。
【図３Ｂ】本発明の他の好適な実施形態に係る、ソースドライバ（スレーブモードにおける）のブロック線図である。
【図３Ｃ】本発明の他の好適な実施形態に係る、ソースドライバ（マスターモードにおける）のブロック線図である。
【図３Ｄ】本発明の他の好適な実施形態に係る、他のソースドライバ（マスターモードにおける）のブロック線図である。
【符号の説明】
【００４６】
２１０  ＬＣＤパネル
２３０  ソースドライバ
２４０  タイミングコントローラ
２５０  レシーバ
２６０  チャンネル駆動回路
２７０  トランスミッタ
２７１  データ同期化回路
２７２  バッファ
２８０  電圧バッファ
３３０  ソースドライバ
３４０  タイミングコントローラ
３５０  レシーバ
３６０  チャンネル駆動回路
３７０  トランスミッタ
３８０  電圧バッファ
３９０  制御回路
【図１】
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【図１Ａ】
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【図１Ｂ】
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【図２】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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