(57)【要約】【課題】ダミーメモリセルやダミービットラインの特性を変えることなく、容易にダミーメモリ回路を使った自己制御回路に動作マージンを持たせられる半導体記憶装置を提供する。【解決手段】メモリセルからの読み出しを模擬するダミーメモリ回路を有する半導体記憶装置であって、ダミーメモリ回路は、予め固定されたデータを持つ第１のダミーメモリセル（以下、ＤＭＣ０）と、ＤＭＣ０とは逆相のデータに固定された第２のダミーメモリセル（以下、ＤＭＣ１）とをダミービットライン対で接続している。ＤＭＣ０はワードラインによりメモリセルと同期して選択され、ＤＭＣ１はＤＭＣ０が選択される直前に一時的に選択され、プリチャージされた状態からＤＭＣ０が読み出すデータとは逆のデータをダミービットライン上に出力するようにした。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のメモリセルを有するメモリアレイと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、このビットライン対をプリチャージするプリチャージ回路と、前記メモリセルからの読み出しを模擬するダミーメモリ回路とを有する半導体記憶装置において、前記ダミーメモリ回路は、あらかじめ固定されたデータを持つ第１のダミーメモリセルと、前記第１のダミーメモリセルとは逆相のデータに固定された第２のダミーメモリセルと、これらのダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対をプリチャージするダミープリチャージ回路とを有し、前記第１のダミーメモリセルは前記ワードラインにより前記メモリセルと同期して選択され、前記第２のダミーメモリセルは前記第１のダミーメモリセルが選択される直前に一時的に選択され、プリチャージされた状態から前記第１のダミーメモリセルが読み出すデータとは逆のデータをダミービットライン上に出力することを特徴とする半導体記憶装置。
【請求項２】
請求項１に記載の半導体記憶装置において、前記第２のダミーメモリセルが選択される期間は、前記第１のダミーメモリセルの選択直後の一定期間であることを特徴とする半導体記憶装置。
【請求項３】
請求項１または２に記載の半導体記憶装置において、前記第２のダミーメモリセルは複数ビットが同時に選択されることを特徴とする半導体記憶装置。
【請求項４】
請求項１、２または３に記載の半導体記憶装置において、前記第１および第２のダミーメモリセルは、それぞれ複数ビットが同時に選択されることを特徴とする半導体記憶装置。
【請求項５】
請求項１、２または３に記載の半導体記憶装置において、前記ダミーセンスアンプからの検出信号が、前記センスアンプの活性化状態を制御することを特徴とする半導体記憶装置。
【請求項６】
請求項１、２または３に記載の半導体記憶装置において、前記ダミーセンスアンプからの検出信号が、前記メモリセルを選択するワードラインの活性化状態を制御することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、具体的には、消費電流を低減させるための自己制御回路を有するスタティックＲＡＭ等の半導体記憶装置であって、製造工程などのばらつきによる動作マージン不足を防止するための回路に関する。
【背景技術】
【０００２】
一般的に、半導体記憶装置においては、消費電流を低減させる目的として、擬似的に動作を模擬して自己制御を行う回路がよく用いられている。その代表的な例がダミーメモリ回路である。これはメモリセルからの読み出しを模擬し、読み出しが完了しているかどうかを検出することによって、内部活性化信号を非活性化状態に変化させるものである。
【０００３】
選択されたメモリセルからのデータの読み出しが始まると、ビットライン対を介してセンスアンプに伝えられ、そこでわずかな電位差のデータが増幅される。そのセンスアンプからの出力が出力回路を通してデータ出力とされる。通常、出力回路には、データをラッチする回路を伴っているため、出力ラッチが完了すれば、センスアンプは活性化状態にある必要はない。
そこで、ダミーメモリ回路を用いてセンスアンプの出力状態をモニタさせ、センスアンプの活性化状態あるいは出力ラッチのタイミングを制御する方法がよくとられている。
【０００４】
また、読み出し時のビットラインの振幅も、センスアンプが検知できる以上にスイングさせる必要がないが、これもダミーメモリ回路でワードラインを制御することによってビットラインのフルスイングを抑える方法がよく用いられている。
このダミーメモリ回路を用いて自己制御を行う場合、センスアンプからの出力が確実に行われたことを確認して、センスアンプやワードラインの活性化状態を制御しなければならない。
【０００５】
しかしながら、過剰に動作マージンをとると、メモリ回路自体の性能を下げてしまうことになる。逆に、非活性化状態にするタイミングが早すぎれば、データの誤出力を招いてしまうことになる。そのため、ある程度の動作マージンを確実に設けなければならないことになる。
【０００６】
また、製造ばらつきによる各メモリセル、センスアンプの特性、ビットラインの容量、抵抗といったもののばらつきという予期しにくい要因に対しても、正しいデータが出力できる回路でなければ、歩留まりを低下させてしまうことになる。
さらに、制御回路自身の消費電流の増加もあるため、出来るだけ容易に動作マージンを確保できる方法が好ましい。
【０００７】
図７は、自己制御動作を行うダミーメモリ回路を備えた従来の半導体記憶装置の回路図である。複数のメモリセル（ＭＣ）が複数のワードライン（ＷＬ０〜ＷＬｎ）により選択され、ビットライン対（ＢＬ０，ＢＲ０、ＢＬ１，ＢＲ１、…、ＢＬｎ，ＢＲｎ）を介してセンスアンプにより増幅され、出力回路によりデータの出力を行う。これらの一連の読み出し動作をダミーメモリ回路で模擬して、内部制御回路によりセンスアンプやワードライン、プリチャージ回路の活性化状態を制御している。
【０００８】
いずれかのワードライン（ＷＬｊ）によりメモリセル（ＭＣ）が選択されると、それに同期してダミーメモリ回路においてもダミーワードライン（ＤＷＬ）によりダミーメモリセル（ＤＭＣ）が選択される。
通常、メモリセルに保持されるデータには「０」，「１」のいずれの場合もあり得るが、ダミーメモリセル（ＤＭＣ）においてはいずれか一方の読み出しを模擬すれば良いため、「０」か「１」のいずれかに固定された構成になっている。
【０００９】
ここで、通常使用するメモリセル（ＭＣ）は、図８に示すように、フリップフロップ型に構成され第１および第２の記憶節点を持つ記憶部と、ゲートと接続するワードライン（ＷＬ）が選択レベル（高レベル）のときオンとなり記憶部の記憶節点と相補信号の入出力を行うビットライン対（ＢＬ，ＢＲ）とを対応接続するスイッチング用のトランジスタとから構成される。
【００１０】
また、ダミーメモリ回路に用いるメモリセル（ＤＭＣ）は、図９に示すように、メモリセル（ＭＣ）と同様にフリップフロップ型に構成され第１および第２の記憶節点を持つ記憶部と、ゲートと接続するワードライン（ＷＬ）が選択レベル（高レベル）のときオンとなり記憶部の記憶節点と相補信号の入出力を行うダミービットライン対（ＤＢＬ，ＤＢＲ）とを対応接続するスイッチング用のトランジスタとを備えて構成される。
そして、一方の記憶節点には電源電位が与えられ、他方のダミービットライン側から読み出されるようにあらかじめ固定されている。
【００１１】
この図７では、ダミーメモリ回路において「０」の読み出しを行う場合について表している。ダミーメモリセル（ＤＭＣ）では、動作上もっとも遅くなるメモリセル（ＭＣ）での動作を想定していなければならないため、ダミーワードライン（ＤＷＬ）での負荷はワードライン（ＷＬ）の最遠端のものと同等にしている。
【００１２】
また、ダミービットラインもセンスアンプから最も遠い場所に配置されることを想定して構成している。プリチャージ回路によりビットライン対（ＢＬ，ＢＲ）およびダミービットライン対（ＤＢＬ，ＤＢＲ）の初期状態は、電源電位レベルに固定されており、この状態から読み出し動作に入ると、選択されたメモリセル（ＭＣ）およびダミーメモリセル（ＤＭＣ）からビットライン対（ＢＬ，ＢＲ）およびダミービットライン対（ＤＢＬ，ＤＢＲ）にデータが出力される。
【００１３】
ここで、ダミーメモリセル（ＤＭＣ）でのデータは「０」に固定されているため、ダミーセンスアンプにおいて、「０」の読み出しが完了した時点で、通常使用しているセンスアンプでも読み出しが完了しているものとし、内部制御回路により一連の読み出し動作を終了させようとする。
【００１４】
また、製造ばらつきによる各メモリセル、センスアンプの特性、ビットラインの容量、抵抗といったもののばらつきがないものとすれば、回路およびレイアウト的には最悪条件を考慮しているため、動作上問題はないはずである。
しかし、実際には製造ばらつきによりダミーメモリ回路での模擬動作が充分でなくなり、内部制御回路での非活性化信号が早すぎて、動作マージンが確保できなくなり、歩留りを下げてしまう危険性が生じてしまっている。
【００１５】
このため、通常のワードラインドライバの最遠端にダミー回路を配置する方法だけでなく、何らかの方法で動作マージンを確保しようとする方法が試みられている。
例えば、特許文献１の技術では、ダミーメモリセルをワードラインの最遠端に設け、さらにダミービットライン対の線幅を広く、且つ線間隔を狭くすることで寄生容量を通常のビットライン容量よりも大きくすることで、センスアンプや出力ラッチ回路を制御する動作タイミングにマージンを設けることが示されている。
【００１６】
また、特許文献２の技術では、ダミープリチャージ回路によりダミービットライン対のプリチャージレベルを変えることで、ダミーメモリセルからの読み出しに一定の動作マージンを確保している。
【００１７】
また、特許文献３の技術では、動作不良の原因はダミーメモリセルでのリーク電流であるとし、ダミービットライン対の負荷用ダミーメモリセルのデータを読み出し用のダミーメモリセルのデータとは逆相のデータ固定値として持たせておくことで、製造ばらつきによる動作不良を回避している。
【特許文献１】特開平８−２７３３６５号公報
【特許文献２】特開２００２−２４５７８２号公報
【特許文献３】特開２００３−３６６７８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明は、上述の実情を考慮してなされたものであって、ダミーメモリセルやダミービットラインの特性を変えることなく、容易にダミーメモリ回路を使った自己制御回路に動作マージンを持たせられる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
上述の課題を解決するために、請求項１の発明の半導体記憶装置は、複数のメモリセルを有するメモリアレイと、このメモリセルを選択するワードラインと、このメモリセルから相補信号の入出力を行うビットライン対と、このビットライン対からの信号を増幅するセンスアンプと、このビットライン対をプリチャージするプリチャージ回路と、前記メモリセルからの読み出しを模擬するダミーメモリ回路とを有する半導体記憶装置において、前記ダミーメモリ回路は、あらかじめ固定されたデータを持つ第１のダミーメモリセルと、前記第１のダミーメモリセルとは逆相のデータに固定された第２のダミーメモリセルと、これらのダミーメモリセルに接続されたダミービットライン対と、ダミービットライン対からのデータを検出して増幅するダミーセンスアンプと、前記ダミービットライン対をプリチャージするダミープリチャージ回路とを有し、前記第１のダミーメモリセルは前記ワードラインにより前記メモリセルと同期して選択され、前記第２のダミーメモリセルは前記第１のダミーメモリセルが選択される直前に一時的に選択され、プリチャージされた状態から前記第１のダミーメモリセルが読み出すデータとは逆のデータをダミービットライン上に出力することを特徴とする。
【００２０】
請求項２の発明は、請求項１に記載の半導体記憶装置において、前記第２のダミーメモリセルが選択される期間は、前記第１のダミーメモリセルの選択直後の一定期間であることを特徴とする。
【００２１】
請求項３の発明は、請求項１または２に記載の半導体記憶装置において、前記第２のダミーメモリセルは複数ビットが同時に選択されることを特徴とする。
【００２２】
請求項４の発明は、請求項１、２または３に記載の半導体記憶装置において、前記第１および第２のダミーメモリセルは、それぞれ複数ビットが同時に選択されることを特徴とする。
【００２３】
請求項５の発明は、請求項１、２または３に記載の半導体記憶装置において、前記ダミーセンスアンプからの検出信号が、前記センスアンプの活性化状態を制御することを特徴とする。
【００２４】
請求項６の発明は、請求項１、２または３に記載の半導体記憶装置において、前記ダミーセンスアンプからの検出信号が、前記メモリセルを選択するワードラインの活性化状態を制御することを特徴とする。
【発明の効果】
【００２５】
以上の構成により、メモリセルの読み出し状態をモニタし活性化状態を制御するためのダミーメモリ回路を、一定の動作マージンをつけた形で容易に構成することができる。その結果、動作性能を落とすことなく低消費化でき、あらゆるメモリサイズのセルに対しても一定の動作マージンを持った形で対応できる。
【発明を実施するための最良の形態】
【００２６】
以下、本発明の半導体記憶装置に係る好適な実施形態について説明する。
＜実施形態１＞
図１は、本発明の半導体記憶装置の実施形態１における回路図である。
メモリセル（ＭＣ）は、図８に示した構成となっており、このメモリセルをワードラインの数だけ列方向に並べたメモリアレイをビットラインの数だけ行方向に並べて形成している。メモリアレイの各列には、選択レベルに対応するメモリセルを選択状態とする複数のワードライン（ＷＬ０〜ＷＬｎ）が設けられ、また、メモリアレイの各列では、各メモリセルの第１および第２のデータ入出力端と対応接続するビットライン対（ＢＬ，ＢＲ）が設けられている。
【００２７】
プリチャージ回路は、内部制御回路から与えられるプリチャージ制御信号（ＰＲＣ）の活性化レベルに応答して複数のビットライン対を所定の電位にプリチャージする。
センスアンプは、選択されたビットライン対のデータをセンス増幅イネーブル信号（ＳＥＮ）の活性化レベルに応答して増幅し出力する。
このセンスアンプの出力データが出力イネーブル信号（ＯＥ）の活性化レベルに応答して出力回路がデータ信号を出力する。
【００２８】
内部制御回路は、与えられたアドレス信号（Ａ０〜Ａｎ）に従って、複数のワードライン（ＷＬ０〜ＷＬｎ）のうちの所定のワードラインを選択するようにワードライン選択信号をワードラインドライバに出力する。
ワードラインドライバは、内部制御回路から出力されるワードライン選択信号に応答して該当ワードラインを活性化し、活性化されたワードラインを通じて読み出しバイアスを供給する。ワードラインドライバによって活性化されるワードラインはメモリアレイの各メモリセルのゲートと連結される。
【００２９】
さらに、ダミーメモリ回路としては、あらかじめ固定されたレベルのデータを持つ第１のダミーメモリセル（ＤＭＣ０）、この第１のダミーメモリセル（ＤＭＣ０）と逆相のデータに固定されたレベルのデータを持つ第２のダミーメモリセル（ＤＭＣ１）と、これらのダミーメモリセル（ＤＭＣ０，ＤＭＣ１）に接続されたダミービットライン対（ＤＢＬ，ＤＢＲ）と、ダミープリチャージ制御信号（ＤＰＲＣ）の活性化レベルに応答してプリチャージを終了させるダミープリチャージ回路、選択されたダミービットライン対のデータをセンス増幅イネーブル信号（ＳＥＮ）の活性化レベルに応答して、ダミービットライン対（ＤＢＬ，ＤＢＲ）からの信号を検出してダミーセンスアンプ検出信号（ＤＳＡ）を内部制御回路へ出力して、センスアンプでも出力が確定しているものとして、センスアンプを活性化状態から非活性化状態へと変化させるとともに、ワードラインも非選択状態へと変化さるダミーセンスアンプを有している。
【００３０】
これらのダミーメモリセル（ＤＭＣ０、ＤＭＣ１）は、図９に示すような構成の回路である。本実施形態１において、第１のダミーメモリセル（ＤＭＣ０）には「０」のデータが、第２のダミーメモリセル（ＤＭＣ１）には「１」のデータが固定された状態で与えられたものとして説明する。
【００３１】
第２のダミーメモリセル（ＤＭＣ１）は、ダミーワードライン（ＤＷＬ０）とは異なる第２のダミーワードライン（ＤＷＬ１）により第１のダミーメモリセル（ＤＭＣ０）が選択される直前に一時的に選択され、プリチャージされた状態から第１のダミーメモリセル（ＤＭＣ０）が読み出すデータとは逆のデータをダミービットライン（ＤＢＬ，ＤＢＲ）上に出力する。このとき、第１と第２のダミーメモリセル（ＤＭＣ０，ＤＭＣ１）は、それぞれ複数ビットが同時に選択される。
この第２のダミーメモリセル（ＤＭＣ１）は、ダミービットラインの初期状態を変動させるために構成されたものであり、そのため第２のダミーワードラインは通常使用しているワードラインとは負荷容量や配線長を等しくしてもしなくてもよい。
【００３２】
次に、本実施形態１の動作を図２のタイミングチャートを用いて説明する。図２は、ワードラインおよびダミーワードラインが選択される直前に、第２のダミーワードライン（ＤＷＬ１）が一定期間のみ選択される状態を表したものである。
同期式のＳＲＡＭ（Static Random Access Memory）の場合、クロック信号（ＣＫ）の入力とともに動作を開始し、アドレス信号（Ａｎ）により選択されたワードライン（ＷＬ）が活性化状態となる。これと同期してダミーワードライン（ＤＷＬ０）も活性化状態となっている。
【００３３】
ここで、第２のダミーメモリセル（ＤＭＣ１）を選択する第２のダミーワードライン（ＤＷＬ１）は、例えば、クロック信号（ＣＫ）から生成する等で、ワードライン（ＷＬ）やダミーワードライン（ＤＷＬ０）よりもあらかじめ先に選択されるようにしておく。
その結果、「１」のデータがダミービットライン上には先に出力されることになる。この第２のダミーメモリセル（ＤＭＣ１）の選択は一時的なものであり、その後すぐに第１のダミーワードライン（ＤＷＬ０）が選択され、ダミービットライン上には「０」のデータの読み出しが開始される。
【００３４】
しかし、タイミングチャートにある通り、一時的に逆相のデータを出力しているため、それを打ち消す期間だけ読み出しが遅らされることになる。通常使用しているメモリセルにおいては、事前に反転データをビットライン上に出力することはありえないため、確実にダミーメモリ回路での出力が遅くなり、これが動作マージンとなって、製造ばらつきなどが生じたとしても、確実に活性化期間に一定の動作マージンを確保できる。
【００３５】
ここで、通常のプリチャージ回路にはセンス増幅イネーブル信号（ＳＥＮ）やワードライン（ＷＬ）の信号と同期したプリチャージ制御信号（ＰＲＣ）を入力しているが、ダミープリチャージ回路には第２のダミーワードライン（ＤＷＬ１）での選択に合わせてプリチャージを終了させるダミープリチャージ制御信号（ＤＰＲＣ）を入力している。
【００３６】
また、図３は、ワードラインおよびダミーワードラインが選択される直後の一定期間のみ第２のダミーワードライン（ＤＷＬ１）が選択される場合のタイミングチャートを表している。この図３の場合では、第１のダミーワードライン（ＤＷＬ０）と第２のダミーワードライン（ＤＷＬ１）が一定期間二重選択されるように設計している。
したがって、ダミーメモリセル（ＤＭＣ）の選択直後は、相反するデータが２つのダミーメモリセル（ＤＭＣ０、ＤＭＣ１）から出力されるため、ダミービットライン対が同一レベルで、また単ビットの選択の場合よりも緩やかに一定期間の間は電位を下げていくことになる。
【００３７】
その後、第２のダミーワードライン（ＤＷＬ１）での選択が終了すると、従来の「０」読み出しへと移行するが、前半の部分での遅れが図２の場合と同様、活性期間の動作マージンとして確保できることになる。また、この場合のダミープリチャージ回路への入力信号は、通常のプリチャージ回路への入力信号と同様のものでよい。
【００３８】
ここでは、ダミーメモリセル（ＤＭＣ）での読み出しデータが「０」読み出しのものを例に挙げたが、「１」読み出しの場合でも同様に逆相のデータを第２のダミーメモリセルに使用すれば同様の効果がある。
【００３９】
＜実施形態２＞
図４は、本発明の半導体記憶装置に係る実施形態２の回路図である。実施形態１は、動作マージンを稼ぐために１つの第２のダミーメモリセル（ＤＭＣ１）を接続していたが、本実施形態２では、より多くの動作マージンを稼げるように第２のダミーメモリセル（ＤＭＣ１）を複数接続している。
【００４０】
または、ダミーワードライン（ＤＷＬ０）で接続されるダミーメモリセル（ＤＭＣ０）を複数にすることもできる。この場合は、一定の遅延は設けるがその後の読み出しを早くし、回路全体のイネーブル状態を短くしたい場合などに適用できる。
【００４１】
図５は、実施形態２のワードラインおよびダミーワードライン選択回路の回路図である。図５は、ダミーワードライン（ＤＷＬ０）の選択に前もってダミーワードライン（ＤＷＬ１）が一定期間選択される回路を表したものである。
内部制御回路から生成される内部同期クロック信号（ＩＣＫ）により所定のワードライン（ＷＬ）、ダミーワードライン（ＤＷＬ０）が選択される。この時のダミーワードライン（ＤＷＬ１）の選択期間は遅延回路によって決まるため、遅延時間をデコーダでの遅延時間に合わせれば、ダミーワードライン（ＤＷＬ０）とダミーワードライン（ＤＷＬ１）は２重選択されずに切り替わることになる。
【００４２】
また、図６は、実施形態２のワードラインおよびダミーワードライン選択回路の別の回路図である。図６は、ダミーワードライン（ＤＷＬ１）とダミーワードライン（ＤＷＬ０）が一定期間同時選択される回路を表したものである。
内部同期クロック信号（ＩＣＫ）に同期してワードライン（ＷＬ０〜ＷＬｎ）と同時にダミーワードライン（ＤＷＬ０）が選択されるが、これと同時にダミーワードライン（ＤＷＬ１）も選択される。しかし、ダミーワードライン（ＤＷＬ１）の選択はダミーワードライン（ＤＷＬ０）の選択直後の一定期間のみであり、この選択期間は遅延回路により制御されている。
【００４３】
以上の構成により、メモリセルの読み出し状態をモニタし活性化状態を制御するためのダミーメモリ回路を、一定の動作マージンをつけた形で容易に構成することができる。その結果、動作性能を落とすことなく低消費化でき、あらゆるメモリサイズのセルに対しても一定の動作マージンを持った形で対応できる。
【図面の簡単な説明】
【００４４】
【図１】本発明の半導体記憶装置の実施形態１における回路図である。
【図２】実施形態１のタイミング構成を示すタイムチャートである。
【図３】実施形態１の別のタイミング構成を示すタイムチャートである。
【図４】本発明の半導体記憶装置の実施形態２における回路図である。
【図５】実施形態２のワードラインおよびダミーワードライン選択回路の回路図である。
【図６】実施形態２のワードラインおよびダミーワードライン選択回路の別の回路図である。
【図７】自己制御動作を行うダミーメモリ回路を備えた従来の半導体記憶装置の回路図である。
【図８】メモリセルの回路図である。
【図９】ダミーメモリセルの回路図である。
【符号の説明】
【００４５】
Ａ０〜Ａｎ…アドレス信号、ＢＬ，ＢＬ０〜ＢＬｎ，ＢＲ，ＢＲ０〜ＢＲｎ…ビットライン、ＣＫ…クロック信号、Ｄ０〜Ｄｎ…データ信号、ＤＢＲ，ＤＢＬ…ダミービットライン、ＤＭＣ，ＤＭＣ０，ＤＭＣ１…ダミーメモリセル、ＤＰＲＣ…ダミープリチャージ制御信号、ＤＳＡ…ダミーセンスアンプ検出信号、ＤＷＬ，ＤＷＬ０，ＤＷＬ１…ダミーワードライン、ＩＣＫ…内部同期クロック信号、ＭＣ…メモリセル、ＯＥ…出力イネーブル信号、ＰＲＣ…プリチャージ制御信号、ＳＥＮ…センス増幅イネーブル信号、ＷＬ，ＷＬ０〜ＷＬｎ…ワードライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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