(57)【要約】      （修正有）【課題】厚みが容易に調整可能なＡＲＣ層を形成すること、スパッタリングされた材料がビアホールにオーバーハングして半導体処理を妨害するということがない半導体デバイスの製造方法および半導体デバイスが提供される。【解決手段】本発明の半導体デバイスはＰＭＤ層５を通る、異方性形成されたビアホールを有する。ビアホールの異方性ジオメトリーにより、ゲート構造３上のビアホールの直径とゲート構造上にないビアホールの直径とが等しくなる。ビアホールは、ＰＭＤ層上にシリコン層６とアンチ反射層７とを堆積することにより形成される。シリコン層およびアンチ反射層はエッチングされて、通常のテーパ状のホールを有する。ＰＭＤ層を貫通するビアホールは異方性エッチングされて直線的壁を有する。【選択図】図３
2005129932.tif 000002
【特許請求の範囲】
【請求項１】
プレメタル誘電体層と、
前記プレメタル誘電体層上に設けられたシリコン層と、
前記シリコン層上に設けられた反射防止層と
を含む構造体を提供する提供工程と、
前記提供された構造体のうち、前記シリコン層と前記反射防止層とに少なくとも１つのテーパ状の開口部を形成する第１形成工程と、
前記形成された少なくとも１つのテーパ状の開口部を通って前記プレメタル誘電体層を非テーパ状にエッチングすることによって、前記プレメタル誘電体層に少なくとも１つのビアホールを形成する第２形成工程と
を包含する半導体デバイス製造方法。
【請求項２】
前記第１形成工程は、前記シリコン層と前記反射防止層とをエッチングすることによって、前記少なくとも１つのテーパ状の開口部を形成する工程を包含する、請求項１に記載の半導体デバイス製造方法。
【請求項３】
前記提供工程は、
前記プレメタル誘電体層上に前記シリコン層を堆積する第１堆積工程と、
前記シリコン層上に前記反射防止層を堆積する第２堆積工程と
を包含する、請求項１に記載の半導体デバイス製造方法。
【請求項４】
前記少なくとも１つのビアホール内に充填層を充填する充填工程をさらに包含する、請求項１に記載の半導体デバイス製造方法。
【請求項５】
前記充填層は、タングステン、銅、および銅合金からなる群より選択された少なくとも１つを含む、請求項４に記載の半導体デバイス製造方法。
【請求項６】
前記少なくとも１つのビアホールのそれぞれは、円筒形である、請求項１に記載の半導体デバイス製造方法。
【請求項７】
前記充填工程は、
前記少なくとも１つのビアホールをＴｉ／ＴｉＮ層でライニングし、さらに前記ライニングされた少なくとも１つのビアホールをタングステンで充填する第１充填工程と、前記少なくとも１つのビアホールをＴａ／ＴａＮ層でライニングし、さらに前記ライニングされた少なくとも１つのビアホールを銅で充填する第２充填工程とのうち、いずれか一方の工程を包含する、請求項４に記載の方法。
【請求項８】
前記シリコン層は多結晶シリコンを含む、請求項１に記載の半導体デバイス製造方法。
【請求項９】
前記シリコン層はアモルファスシリコンを含む、請求項１に記載の半導体デバイス製造方法。
【請求項１０】
前記シリコン層と前記反射防止層とを除去する除去工程をさらに包含する、請求項１に記載の半導体デバイス製造方法。
【請求項１１】
前記構造体は、基板と、前記基板上に設けられた少なくとも１つのゲート構造体とをさらに含み、
前記プレメタル誘電体層は、前記基板と前記少なくとも１つのゲート構造体との上に設けられており、
前記プレメタル誘電体層に形成された少なくとも１つのビアホールは、前記基板まで延びた少なくとも１つの第１ビアホールと、前記少なくとも１つのゲート構造体まで延びた少なくとも１つの第２ビアホールとを含み、
前記少なくとも１つの第１ビアホールの直径は、前記少なくとも１つの第２ビアホールの直径に等しい、請求項１に記載の半導体デバイス製造方法。
【請求項１２】
前記充填工程は、前記シリコン層と前記反射防止層とに金属を堆積することによって、前記充填層を形成する工程を包含する、請求項４に記載の半導体デバイス製造方法。
【請求項１３】
前記金属は、タングステンを含む、請求項１２に記載の半導体デバイス製造方法。
【請求項１４】
基板と、
前記基板上に設けられた少なくとも１つのゲート構造体と、
前記基板と前記少なくとも１つのゲート構造体との上に設けられたプレメタル誘電体層と
を含む半導体デバイスであって、
前記プレメタル誘電体層には、複数のビアホールが形成されており、
前記複数のビアホールは、前記基板まで延びた少なくとも１つの第１ビアホールと、前記少なくとも１つのゲート構造体まで延びた少なくとも１つの第２ビアホールとを含み、
前記少なくとも１つの第１ビアホールと前記少なくとも１つの第２ビアホールとは非テーパ状である、半導体デバイス。
【請求項１５】
前記少なくとも１つの第１ビアホールの直径は、前記少なくとも１つの第２ビアホールの直径に等しい、請求項１４に記載の半導体デバイス。
【請求項１６】
前記プレメタル誘電体層上にシリコン層と反射防止層とを堆積し、前記シリコン層と前記反射防止層とをエッチングすることによって前記シリコン層と前記反射防止層とに複数のテーパ状の開口部を形成し、前記複数のテーパ状の開口部を通って前記プレメタル誘電体層を異方性エッチングすることによって、前記複数のビアホールが形成される、請求項１４に記載の半導体デバイス。
【請求項１７】
前記複数のビアホール内には、金属が充填されている、請求項１４に記載の半導体デバイス。
【請求項１８】
前記金属は、タングステン、銅、および銅合金からなる群から選択された少なくとも１つである、請求項１７に記載の半導体デバイス。
【請求項１９】
前記複数のビアホールは、チタンでライニングされている、請求項１４に記載の半導体デバイス。
【請求項２０】
前記複数のビアホールは、互いに平行な壁を有する、請求項１４に記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テーパ状にエッチングすることにより形成されるコンタクトホールを有する半導体デバイスに関する。
【背景技術】
【０００２】
半導体デバイスがますます小型化するにつれて、ビアホールとも呼ばれるコンタクトホールのサイズも大幅に小型化されてきた。０．１８μｍ半導体処理の出現は、フォトリトグラフィー工程での不十分なマージンによる形状欠陥などの多くの問題を引き起こしている。エッチングプロセスは、エッチング用マスク材料として作用するフォトレジストの厚みが減少することによってますます困難になっている。層間絶縁膜の厚みが多様化することによりコンタクトのディメンションの変更が起こっている。
【０００３】
シリコン内のアクティブ素子と第１の金属層内のアクティブ素子との間の誘電体素子は、プレメタル誘電体（ＰＭＤ：ＰｒｅＭｅｔａｌ  Ｄｉｅｌｅｃｔｒｉｃ）と呼ばれる。ＰＭＤは第１の層間誘電体（ＩＬＤ−１）とも呼ばれる。ＰＭＤは典型的にはドーピングされた二酸化シリコンまたはガラスである。ＰＭＤ層の重要な機能は、２つの方法でトランジスタデバイスを絶縁することである。すなわち、金属相互接続膜から電気的に絶縁することと、モバイルアイコンなどの不純物源から物理的に絶縁することである。ＰＭＤは高性能デバイスでの熱消費が少ないためトランジスタの特性劣化を最小限に抑える。
【０００４】
ＩＬＤはマルチレベル金属化での金属レベルを電気的に絶縁する絶縁材料である。ＩＬＤは一旦堆積されると、パターニングおよびエッチングされて様々な金属層およびシリコン層用のビアパスウェイを形成する。ビアホールはコンタクトホールとも呼ばれ、金属（従来はタングステン（Ｗ））で充填され、ビアホールプラグを形成する。ウェハには多くのビアホールがあり、製品化された３００ｍｍウェハの個々の層には最高１０１１のビアホールがある。ＩＬＤ内にビアホールを形成するプロセスは、ＰＭＤを含むすべてのＩＬＤ層について繰り返される。従来の金属化では、アルミニウム合金の層が誘電体層上全体に堆積され、パターニングされ、その後エッチングされて、金属配線が形成される。金属エッチングは従来の金属化では重要な技術である。
【０００５】
図７は、従来の技術により製造されたビアホールを有する半導体デバイスを示す。図７において、トランジスタはシリコン基板１と、１つのトランジスタを他のトランジスタから分離するフィールド領域２とを含む。基板１の上には、トランジスタゲート３が形成されている。トランジスタゲート３の上には、窒化シリコン（Ｓｉ３Ｎ４）保護膜４が形成されている。あるいはシリコンオキシニトリドを用いて保護膜を形成してもよい。シリコン保護膜４の上には、ＢＰＳＣ（Ｂｏｒｏｐｈｓｏｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）またはＰＭＤ（ＰｒｅＭｅｔａｌ  Ｄｉｅｌｅｃｔｒｉｃ：プレメタル誘電体）が堆積される。ＰＭＤに用いられる材料は、ＦＳＧ（Ｓｉｌｉｃｏｎ  Ｏｘｙｆｌｕｏｒｉｄｅ：シリコンオキシフロリド）、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  Ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ナノ多孔性シリカ、ＰＡＥ（ＰｏｌｙＡｒｙｌｅｎｅ  Ｅｔｈｅｒ：ポリアリレンエーテル）、ＦＬＡＣ（ＦＬｕｏｒｉｎａｔｅｄ  Ａｍｏｒｐｈｏｕｓ  Ｃａｒｂｏｎ：フッ化アモルファスカーボン）、またはＡＦ４（脂肪族四フッ化ポリ−ｐ−キシレン）を含む。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図７に示す従来技術では、ＰＭＤ層５上に直接、反射防止塗装（ＡＲＣ：ＡｎｔｉＲｅｆｌｅｃｔｉｖｅ  Ｃｏａｔｉｎｇ）層７が設けられている。ＡＲＣ層７上には、ビアホールが形成される部分の上に開口部を有するフォトレジスト層８が形成されている。従来技術においては、ビアホールの長さが異なること、すなわちゲート上のビアホールがソースまたはドレイン上のビアホールよりも短いことにより問題が発生する。ビアホールは直線状にカットされることが望ましい。しかし、従来技術では、フォトレジストがビアホール上に大きな開口部を有しており、形成されるビアホールはテーパ状になる。その結果、ゲート上のビアホールの直径ｌ１とゲート上にないビアホールの直径ｌ２とは等しくならない。すなわちｌ１≠ｌ２である。
【０００７】
従来技術に関連するさらなる不利な点は、ＡＲＣ層７が完全に不透明でなく、少なくともある程度の光がＡＲＣ層７を透過し得ることである。入射光の波の位相と反射光の波の位相とが同一である場合、光の強度は入射光と反射光との強度の合計に等しい。位相が１８０度異なる場合、光は互いに打ち消し合って消光を引き起こす。層の厚みを調整することにより入射光と反射光とが互いに打ち消し合うように位相を調整できる。
【０００８】
ＡＲＣ層７を調整した後に窒化層をエッチングしなければならないため、ＡＲＣ層７を調整することは困難である。ＡＲＣ層７および窒化層とも類似したエッチング特性を有する。このことは、両層とも同一の速度でエッチングされることを意味する。したがって、窒化層はマスクとして作用せず、従来技術を用いてＡＲＣ層７の厚みを制御することは困難である。
【０００９】
従来技術のさらなる不利な点は、ビアホールを開けた後の処理に関連する。ビアホールを開けた後、コンタクトでの抵抗を低減するためにＴｉおよびＴｉＮがスパッタリングされる。その後コンタクトホールはタングステンで充填される。スパッタリング中、ＴｉおよびＴｉＮはビアホールにオーバーハングしている。これは、スパッタリング中、ＴｉおよびＴｉＮが角度をもってビアホールにアプローチすることによって起こる。その結果、ＴｉおよびＴｉＮがビアホールにオーバーハングし、ビアホールの開口部を狭くする。このオーバーハングは、タングステンが適切にビアホールに充填されることを妨げる。この不適切な充填を防止するために、ビアホールの開口部をテーパ状にすることができるが、ビアホールの開口部をテーパ状にすると、ゲート上のビアホールの直径がゲート上にないビアホールの直径と異なるという問題を引き起こす。したがって、ビアホールの開口部をテーパ状にすることは、ＴｉおよびＴｉＮのオーバーハングによって起こる不利な点を低減するための理想的な解決法ではない。
【００１０】
本発明は、上記課題に鑑みてなされたものであり、厚みが容易に調整可能なＡＲＣ層が形成された半導体デバイスの製造方法および半導体デバイス、並びにスパッタリングされた材料がビアホールにオーバーハングして半導体処理を妨害するということがない半導体デバイスの製造方法および半導体デバイスを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明はその一局面において、関連技術において制限されていたこと及び不利であった点による問題点の１以上を実質的に排除する半導体デバイスの製造方法を提供する。
【００１２】
本発明はその一局面において、半導体デバイス用コンタクトを形成する方法であって、半導体デバイス上にＰＭＤ層を堆積する工程と、ＰＭＤ層上にシリコン層を堆積する工程と、シリコン層上にアンチ反射層を堆積する工程と、シリコン層およびアンチ反射層をテーパ状にエッチングする工程と、ＰＭＤ層内にビアホールをエッチングにより非テーパ状に形成する工程と、エッチングにより形成されたビアホール内にコンタクトを形成する工程とを包含する方法を提供する。ビアホールはタングステンによって充填され得る。またはビアホールはＴａ／ＴａＮによってライニングされ銅によって充填される。コンタクトは、タングステン、銅、および銅合金のうち少なくとも１つである金属から形成される。
【００１３】
本発明はその一局面において、基板と、基板上の少なくとも１つのゲートと、少なくとも１つのゲートおよび基板上のＰＭＤ層と、少なくとも１つのゲート上の少なくとも１つのビアホールと、少なくとも１つのゲート上にない少なくとも１つのビアホールとを有し、少なくとも１つのゲート上の少なくとも１つのビアホールが非テーパ状であり、少なくとも１つのゲート上にない少なくとも１つのビアホールも非テーパ状である半導体デバイスに関する。
【００１４】
本発明はその一局面において、少なくとも１つのゲート構造上の前記少なくとも１つのビアホールと、少なくとも１つのゲート構造上にない少なくとも１つのビアホールとが同一の直径を有することに関する。
【００１５】
本発明はその一局面において、少なくとも１つのビアホールが互いに平行な壁を有するように、ＰＭＤ層を通して異方形成された少なくとも１つのビアホールに関する。
【００１６】
本発明はその一局面において、ＰＭＤ層上にシリコン層を堆積し、ＰＭＤ層上にアンチ反射層を堆積し、アンチ反射層およびシリコン層を通してテーパ状ホールをエッチングにより形成し、ＰＭＤ層を異方性エッチングにより形成することにより形成される少なくとも１つのビアホールを有する半導体デバイスに関する。
【００１７】
本発明の半導体デバイス製造方法は、プレメタル誘電体層と、前記プレメタル誘電体層上に設けられたシリコン層と、前記シリコン層上に設けられた反射防止層とを含む構造体を提供する提供工程と、前記提供された構造体のうち、前記シリコン層と前記反射防止層とに少なくとも１つのテーパ状の開口部を形成する第１形成工程と、前記形成された少なくとも１つのテーパ状の開口部を通って前記プレメタル誘電体層を非テーパ状にエッチングすることによって、前記プレメタル誘電体層に少なくとも１つのビアホールを形成する第２形成工程とを包含し、これにより、上記目的が達成される。
【００１８】
前記第１形成工程は、前記シリコン層と前記反射防止層とをエッチングすることによって、前記少なくとも１つのテーパ状の開口部を形成する工程を包含してもよい。
【００１９】
前記提供工程は、前記プレメタル誘電体層上に前記シリコン層を堆積する第１堆積工程と、前記シリコン層上に前記反射防止層を堆積する第２堆積工程とを包含してもよい。
【００２０】
前記少なくとも１つのビアホール内に充填層を充填する充填工程をさらに包含してもよい。
【００２１】
前記充填層は、タングステン、銅、および銅合金からなる群より選択された少なくとも１つを含んでもよい。
【００２２】
前記少なくとも１つのビアホールのそれぞれは、円筒形でよい。
【００２３】
前記充填工程は、前記少なくとも１つのビアホールをＴｉ／ＴｉＮ層でライニングし、さらに前記ライニングされた少なくとも１つのビアホールをタングステンで充填する第１充填工程と、前記少なくとも１つのビアホールをＴａ／ＴａＮ層でライニングし、さらに前記ライニングされた少なくとも１つのビアホールを銅で充填する第２充填工程とのうち、いずれか一方の工程を包含してもよい。
【００２４】
前記シリコン層は多結晶シリコンを含んでよい。
【００２５】
前記シリコン層はアモルファスシリコンんでよい。
【００２６】
前記シリコン層と前記反射防止層とを除去する除去工程をさらに包含してもよい。
【００２７】
前記構造体は、基板と、前記基板上に設けられた少なくとも１つのゲート構造体とをさらに含み、前記プレメタル誘電体層は、前記基板と前記少なくとも１つのゲート構造体との上に設けられており、前記プレメタル誘電体層に形成された少なくとも１つのビアホールは、前記基板まで延びた少なくとも１つの第１ビアホールと、前記少なくとも１つのゲート構造体まで延びた少なくとも１つの第２ビアホールとを含み、前記少なくとも１つの第１ビアホールの直径は、前記少なくとも１つの第２ビアホールの直径に等しくてよい。
【００２８】
前記充填工程は、前記シリコン層と前記反射防止層とに金属を堆積することによって、前記充填層を形成する工程を包含してもよい。
【００２９】
前記金属は、タングステンを含んでよい。
【００３０】
本発明の半導体デバイスは、基板と、前記基板上に設けられた少なくとも１つのゲート構造体と、前記基板と前記少なくとも１つのゲート構造体との上に設けられたプレメタル誘電体層とを含む半導体デバイスであって、前記プレメタル誘電体層には、複数のビアホールが形成されており、前記複数のビアホールは、前記基板まで延びた少なくとも１つの第１ビアホールと、前記少なくとも１つのゲート構造体まで延びた少なくとも１つの第２ビアホールとを含み、前記少なくとも１つの第１ビアホールと前記少なくとも１つの第２ビアホールとは非テーパ状であり、これにより、上記目的が達成される。
【００３１】
前記少なくとも１つの第１ビアホールの直径は、前記少なくとも１つの第２ビアホールの直径に等しくてよい。
【００３２】
前記プレメタル誘電体層上にシリコン層と反射防止層とを堆積し、前記シリコン層と前記反射防止層とをエッチングすることによって前記シリコン層と前記反射防止層とに複数のテーパ状の開口部を形成し、前記複数のテーパ状の開口部を通って前記プレメタル誘電体層を異方性エッチングすることによって、前記複数のビアホールが形成されてもよい。
【００３３】
前記複数のビアホール内には、金属が充填されてもよい。
【００３４】
前記金属は、タングステン、銅、および銅合金からなる群から選択された少なくとも１つでよい。
【００３５】
前記複数のビアホールは、チタンでライニングされてもよい。
【００３６】
前記複数のビアホールは、互いに平行な壁を有してもよい。
【００３７】
以下の詳細な説明により本発明の利点はより明らかになる。詳細な説明および特定の実施形態は本発明の好適な実施形態を示してはいるが、説明のためだけのものであることが理解されるべきである。詳細な説明から、本発明の思想および範囲内での様々な改変および変更が当業者には明らかとなるからである。
【発明の効果】
【００３８】
上記の従来技術の問題点を解決するために、本発明はある局面において、マスク材料としてアモルファスまたはポリシリコンを堆積し、ゲート電極の形成後に有機または無機ＡＲＣを堆積し、ＳｉＮ保護膜を堆積し、層間膜を堆積し、ＣＭＰ（化学機械的研磨）を用いて平坦化する。
【００３９】
本発明は、２つの層（シリコンおよびＡＲＣ）を用いることにより、ベース層間の厚みが様々に異なることによりディメンションが変化することを完全に無視することを可能にする。さらに、フォトプロセスのマージンを改良するため、層間膜のエッチングに通常のテーパを適用し、コンタクト形成後にレジストパターンを底面の直径よりも大きくした。これにより、アクティブ領域、ゲート、および他のウェハ表面部分上の層間膜の厚みが異なることによりディメンションが様々に変化するというような問題が緩和される。本発明は、コンタクトの上部の開口部の直径が増加することにより起こる、コンタクトの上部に形成された接続配線と他の金属導体との短絡を最小限にする。
【００４０】
以下の詳細な説明により本発明の利点はより明らかになる。詳細な説明および特定の実施形態は本発明の好適な実施形態を示してはいるが、説明のためだけのものであることが理解されるべきである。詳細な説明から、本発明の思想および範囲内での様々な改変および変更が当業者には明らかとなるからである。
【発明を実施するための最良の形態】
【００４１】
図１は、本発明の半導体ビアホールを形成するプロセスを示す図である。
【００４２】
シリコン基板１には、公知の方法でフィールド酸化膜２が形成されている。シリコン基板１上にゲート電極３が設けられる。シリコン基板１、フィールド酸化膜２およびゲート３電極上に保護膜４が設けられる。保護膜４は、例えば、窒化シリコンまたはシリコンオキシニトリドである。保護膜４上には、ＰＭＤ（ＩＬＤ−１とも呼ばれる）層５が設けられる。ＰＭＤ層５上には、まずシリコン層６が堆積される。シリコン層６は、例えば、アモルファスシリコンまたは多結晶シリコンを含む。シリコン層６上には、有機または無機のＡＲＣ層７が堆積される。ＡＲＣ層７には、フォトレジスト層８が設けられる。フォトレジスト層８には、ビアホールを形成するための開口部が形成されている。
【００４３】
フィールド酸化膜２は、複数のトランジスタ間の絶縁バリアとして作用し、複数のトランジスタを互いに絶縁する。フィールド酸化膜２の厚さは、約２５００オングストローム〜約１５０００オングストロームである。
【００４４】
ゲート電極３は、シリコン基板１に設けられたＳｉＯ２層またはＳｉＮ層上に設けられる。ゲート電極３は、例えば、ＣＶＤによってポリ−Ｓｉ、ａ−Ｓｉ、またはＷＳｉをシリコン基板１上に堆積し、堆積されたポリ−Ｓｉ、ａ−Ｓｉ、またはＷＳｉをパターニングすることによって、ＳｉＯ２層またはＳｉＮ層上に設けられる。パターニングには、例えば、フォトリトグラフィーおよびエッチング技術が用いられる。ＳｉＯ２層およびＳｉＮ層の厚さは、１５ｎｍ未満である。ポリ−Ｓｉ、ａ−Ｓｉ、およびＷＳｉの厚さは、１００ｎｍ〜３００ｎｍである。ＳｉＮ層は、典型的には、ＬＰＣＶＤまたはＰＣＶＤによって、シリコン基板１上に設けられる。ＬＰＣＶＤは、アンモニアとジクロロシランガスとの反応を利用し（約７５０℃）、ＰＣＶＤは、ＳｉＨ４とＮＨ３との反応を利用する（約４００℃）。
【００４５】
ＰＭＤ層５は、例えば、ＣＶＤによってウェハ表面に堆積される。ＰＭＤ層５は、典型的には、二酸化シリコン、ドーピングされた二酸化シリコン、またはガラスを含む。ＰＭＤ層５は、ボロシリケートガラス、ＰＳＧ（ｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＢＰＳＧ（Ｂｏｒｏｐｈｓｏｐｈｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ）またはＦＳＧ（ｆｌｕｏｒｏｓｉｌｉｃａｔｅ  ｇｌａｓｓ：フルオロシリケートガラス、シリコンオキシフロリドとも呼ばれる）を含んでもよい。ＰＭＤ層５は、上述した材料に替えて、ＨＳＱ（Ｈｙｄｒｏｇｅｎ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、ナノ多孔性シリカ、ＰＡＥ（ポリアリレンエーテル）、ＦＬＡＣ（フッ化アモルファスカーボン）、またはＡＦ４（脂肪族四フッ化ポリ−ｐ−キシレン）を含んでもよい。
【００４６】
シリコン層６は、例えば、アモルファスまたは多結晶シリコン（ポリシリコン）を含む。ポリシリコンは、例えば、ＬＰＣＶＤ（Ｌｏｗ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：低圧化学蒸着法）によって、炉内で、ＰＭＤ層５上に堆積され得る。ＬＰＣＶＤでは、例えば、シランが用いられる。
【００４７】
ＡＲＣ層７は、例えば、意図しない光の反射を防止する反射防止層（反射防止塗装層）である。ＡＲＣ層７は、フォトレジスト内で静止した波の影響を低減する。ＡＲＣ層７は、例えば、ＳｉＯ２、Ｔａ２Ｏ５、ＰＭＭＡ（ポリメチルメタクリレート）またはポリカーボネートを含み得るがこれらに限定されない。ＡＲＣ層７を形成するために水溶性ポリマーが頻繁に用いられる。ＡＲＣ層７は、上述した材料に替えて、有機ＡＲＣ（例えば、ＳｉＯＮ、ＣまたはＡＲＳ（Ｓｈｉｐｌｅｙ  Ｉｎｃ．）を含み得るがこれらに限定されない。
【００４８】
フォトレジスト層８は、ポジティブなフォトレジストであってもよいしネガティブなフォトレジストであってもよい。ポジティブなフォトレジストは、例えば、フェノールホルムアミド樹脂（ノボラックとも呼ばれる）であり得る。フォトレジストは、ジアゾナフトキノーネなどのセンシタイザを含み得る。フォトレジストは、例えば、酸生成剤を含む化学的に増幅されたフォトレジストであり得る。フォトレジストは、例えば、ｔｅｒｔ−ブトキシカルボニル、ポリヒドロキシスチレン、フェノール樹脂、またはＰＭＭＡ（ポリメチルメタクリレート）をベースとしたＤＵＶ（深紫外線）フォトレジストであり得る。フォトレジストは、ＥＧＭＥＡ（エチレングリコールモノメチルエーテルアセテート）またはＰＧＭＥＡ（プロピレングリコールモノメチルエーテルアセテート）などの溶媒で希釈され得る。
【００４９】
図１を参照して説明したように、プレメタル誘電体層５と、プレメタル誘電体層５上に設けられたシリコン層６と、シリコン層６上に設けられた反射防止層７とを含む構造体が提供される。
【００５０】
図２は、ビアホールを形成するエッチングプロセスの初期段階を示す。
【００５１】
ＡＲＣ層７およびシリコン層６をエッチングすることによって、単純な通常のテーパの形状がＡＲＣ層７およびシリコン層６に形成される。エッチングには、典型的に、Ｃｌ２、ＨＢｒおよびＯ２ガスが用いられる。ガス流量は１：３〜５：０．１であり、圧力は約１０ｍｍＴｏｒｒである。ＨＢｒのガス流量を調整することによって、テーパの形状を制御し得る。
【００５２】
本発明のプロセスでは、提供された構造体のうち、シリコン層６とＡＲＣ層７とに少なくとも１つのテーパ状の開口部が形成される。図２を参照して説明したように、例えば、少なくとも１つのテーパ状の開口部は、シリコン層６とＡＲＣ層７とをエッチングすることによって形成される。
【００５３】
図３は、その後、ＰＭＤ層５および保護層４を異方性エッチングする様子を示す。
【００５４】
ＰＭＤ層５および保護層４を異方性エッチングすることによって、非テーパの形状がＰＭＤ層５および保護層４に形成される。非テーパ形状のビアホールがＰＭＤ層５および保護層４を貫通するように形成される。ビアホールの壁は、シリコン基板１に対して垂直である。
【００５５】
ＰＭＤ層５に非テーパの形状を形成するために、ＰＭＤ層５のエッチングには、典型的に、Ｃ５Ｆ８、ＣＯ、Ｏ２およびＡｒガスが用いられる。ガス流量は１：３：２：２０であり、圧力は約１５ｍｍＴｏｒｒである。Ｏ２のガス流量を調整することによって、テーパの角度を制御し得る。保護層４に非テーパの形状を形成するために、保護層４のエッチングには、ＣＨ２Ｆ２、ＡｒおよびＯ２ガスが用いられる。ガス流量は１：１０：１であり、圧力は約５０ｍｍＴｏｒｒである。
【００５６】
図３を参照して説明したように、テーパ状の開口部を通ってＰＭＤ層５を非テーパ状にエッチングすることによって、ＰＭＤ層５にビアホールを形成する。
【００５７】
図４は、図３の構成を詳細に示す。図４を参照して、特にビアホールの形成を説明する。
【００５８】
ＡＲＣ層７の上面でのビアホールの直径をＤとし、ＰＭＤ層５の上面でのビアホールの直径をＬとする。ゲート電極３に接続しているビアホール（すなわち、ゲート電極３に延びているが、基板１の表面に延びていないビアホール）の底面の直径をｌ１とする。ゲート電極３に接続していないビアホール（すなわち基板１の表面に延びているビアホール）の直径をｌ２とする。
【００５９】
ＡＲＣ層７の上面でのビアホールの直径Ｄは、ＰＭＤ層５の上面でのビアホールの直径Ｌよりも大きい（Ｄ＞Ｌ）。異方性エッチングによって、ＰＭＤ層５を貫通するビアホールが形成される。ビアホールの壁は垂直で非テーパ状である。すなわち、ゲート電極３の上面でのビアホールの直径は、Ｌ＝ｌ１である。同様に、ゲート電極３の上面にないビアホールの壁も垂直で非テーパ状である。すなわち、ゲート電極３の上面にないビアホールの直径も、Ｌ＝ｌ２である。従って、デバイスの均等な壁ジオメトリーによりＬ＝ｌ１＝ｌ２である。すなわち、ＰＭＤ層５に形成された複数のビアホールは、例えば、円筒形であり、複数のビアホールの壁は互いに平行である。
【００６０】
図５は、半導体に金属を堆積する様子を示す。
【００６１】
ビアホールが形成された後、ビアホールには金属充填材９が充填される（図５参照）。金属充填材９は、例えば、タングステン、銅、または銅合金であり得るがこれらに限定されない。銅は、０．０８μｍが好ましく、さらに、先進の技術において有利である。ビアホール内では、Ｔｉ／ＴｉＮまたはＴａ／ＴａＮなどのバリア金属が用いられてもよい。例えば、ビアホールをＴｉ／ＴｉＮ層でライニングし、次にライニングされたビアホールをタングステンで充填しえる。また、ビアホールをＴａ／ＴａＮ層でライニングし、次にライニングされたビアホールを銅で充填しえる。
【００６２】
図示したように、本発明の半導体デバイスを製造する方法は多くの利点を有する。金属充填材９は、電気化学的堆積などの多くの方法によって充填され得る。
【００６３】
図６は、金属充填材９の適用に続くプロセスを示す。
【００６４】
金属充填材９、フォトレジスト層８、ＡＲＣ層７およびシリコン層６は、ＣＭＰ（化学機械的平坦化）を用いたダマスクプロセスによって除去される。これにより表面が平坦化され、ＩＬＤに関する次のレベルの準備がなされる。この結果得られる表面のジオメトリーは、平坦であり、回路を形成する金属充填材９がＰＭＤ層５内に嵌め込まれている。
【００６５】
上記の実施形態および利点は一例にすぎず本発明を限定するものではない。本発明の教示は他のタイプの装置にも容易に適用可能である。本発明に関する記載は説明のためのものであり特許請求の範囲を限定するものではない。当業者には多くの変形例、改変および変更が明らかである。上記の説明および本明細書に示された特定の実施形態は、単に本発明の最良の形態および原理を示すものであり、本発明は特許請求の範囲によってのみ限定される。
【００６６】
添付の図面は本発明のさらなる理解のために含まれる。図面は本発明の実施形態を説明し、明細書と共に本発明の実施形態の原理を説明する助けとなる。
【産業上の利用可能性】
【００６７】
本発明の利点は、厚みが容易に調整可能なＡＲＣ層を形成することができることを含む。その結果、ＰＭＤ層に影響を与えないように光を打ち消すことができる。この利点は、クリプトンレーザ（λ＝２４８ｎｍ）またはフッ化アルゴンレーザ（λ＝１９３ｎｍ）が用いられる際には特に重要である。
【００６８】
本発明により形成されるビアホールの異方性プロファイルは、非常に有利である。従来のビアホールジオメトリーの場合に見られるように、スパッタリングされた材料がビアホールにオーバーハングして半導体処理を妨害するということがない。本発明はさらに層の厚みの違いから起こる不利な点を最小限に抑える。この改善されたディメンションの多様性は従来技術に対する大きな進歩といえる。
【図面の簡単な説明】
【００６９】
【図１】本発明による半導体ビアホールを形成するプロセスを示す図である。
【図２】ビアホールを形成するエッチングプロセスの初期段階を示す。
【図３】ＰＭＤ層に施される異方性エッチングを示す。
【図４】図３の構成を詳細に示す図であり、特にビアホール形成のジオメトリーを示す。
【図５】半導体に金属を堆積する様子を示す。
【図６】金属の充填に続くプロセスを示す。
【図７】従来のビアホール技術を示す。
【符号の説明】
【００７０】
１  シリコン基板
２  フィールド酸化膜
３  ゲート電極
４  保護膜
５  ＰＭＤ層
６  シリコン層
７  ＡＲＣ層
８  フォトレジスト層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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