(57)【要約】【課題】 ＢｉＣＭＯＳ製造方法を提供する。【解決手段】 ゲート用導電層をパターニングしてＣＭＯＳ領域にゲートを形成すると同時にバイポーラトランジスタ領域の活性領域をオープンする開口部を定義する導電層パターンを形成するＢｉＣＭＯＳ製造方法。以後ＣＭＯＳ工程を進行しつつ、バイポーラトランジスタ工程を進行する。これにより、マスク適用数を減少させて素子特性の低下を防止しうる。【選択図】 図８
2005129949.tif 000002
【特許請求の範囲】
【請求項１】
基板においてＣＭＯＳ領域及びバイポーラトランジスタ領域を限定する段階と、
前記基板上にゲート酸化膜を形成する段階と、
前記ゲート酸化膜上にゲート用導電層を形成する段階と、
前記ゲート用導電層をパターニングして前記ＣＭＯＳ領域にゲートを形成すると同時に、前記バイポーラトランジスタ領域の活性領域をオープンする開口部を定義する導電層パターンを形成する段階と、
前記ゲート側壁にゲートスペーサを形成すると同時に、前記開口部内壁にスペーサを形成する段階と、
前記スペーサが形成された結果物上にベース用導電層を形成する段階と、
前記ベース用導電層上に絶縁膜を形成する段階と、
前記絶縁膜をエッチングしてエミッタウィンドウを形成する段階と、
前記エミッタウィンドウ上にエミッタ用導電層を形成する段階と、
前記エミッタ用導電層及び前記絶縁膜をパターニングしてエミッタを形成する段階と、
前記ベース用導電層をパターニングしてベースを形成する段階と、
前記ゲート両側にソース／ドレインを形成する段階と、を含むことを特徴とするＢｉＣＭＯＳ製造方法。
【請求項２】
前記ソース／ドレインをＬＤＤ構造に形成するため、前記ゲートを形成した後にＬＤＤ低濃度イオン注入段階をさらに含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項３】
前記ソース／ドレインをＬＤＤ構造に形成するため、前記ゲートスペーサを形成した後にＬＤＤ低濃度イオン注入段階をさらに含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項４】
前記ベース用導電層を形成する段階は、
前記開口部内のゲート酸化膜を除去して前記基板の表面を露出させる段階と、
ドーパントがドーピングされていないＳｉ層を種層として形成する段階と、
前記Ｓｉ層上にＳｉＧｅ層、ドーパントがドーピングされたＳｉＧｅ層を順に形成する段階と、を含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項５】
前記ゲートスペーサと共に形成されるバイポーラトランジスタ領域のスペーサは酸化膜、窒化膜、酸化窒化膜あるいはポリシリコン膜で形成されることを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項６】
前記バイポーラトランジスタ領域のスペーサをポリシリコン膜で形成した後、前記バイポーラトランジスタ領域側にのみドーパントを注入してドーピングされたポリシリコンにする段階をさらに含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項７】
前記バイポーラトランジスタ領域のスペーサをポリシリコン膜で形成した後、前記ベース用導電層のドーパントを拡散させてドーピングされたポリシリコンにする段階をさらに含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項８】
前記ゲートスペーサと共に形成されるバイポーラトランジスタ領域のスペーサを形成する前に前記ゲートの再酸化工程を実施することを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項９】
前記エミッタを形成する段階は、
前記エミッタ用導電層はパターニングするが、前記ＣＭＯＳ領域上の前記エミッタ用導電層部分は除去する段階と、
前記絶縁膜はウェットエッチングにて除去するが、パターニングされた前記エミッタ用導電層と前記ベース用導電層間の前記絶縁膜部分は残す段階と、を含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項１０】
前記ベースを形成する段階は前記ベース用導電層はパターニングするが、前記ＣＭＯＳ領域上の前記ベース用導電層部分は除去する段階を含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項１１】
前記ソース／ドレインを形成する段階は、
前記ゲート及びゲートスペーサをマスクとして高濃度イオン注入を実施する段階と、
ＲＴＡ方式を利用して高濃度イオン注入ドーパントをドライブインさせる段階を含み、
前記高濃度イオン注入ドーパントをドライブインさせる段階と同時に前記エミッタ内のドーパントもドライブインさせることを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項１２】
前記ソース／ドレインを形成する段階の間に前記バイポーラトランジスタ領域にもイオン注入を実施して外因性ベース領域を形成する段階を含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項１３】
前記ベースを形成した後、前記ベースの下の前記導電層パターンをパターニングする段階をさらに含むことを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項１４】
前記ベース用導電層と前記導電層パターンとをマージしてベースを構成せしめることを特徴とする請求項１に記載のＢｉＣＭＯＳ製造方法。
【請求項１５】
基板をＣＭＯＳ領域及びバイポーラトランジスタ領域に限定する段階と、
前記基板上にゲート酸化膜を形成する段階と、
前記ゲート酸化膜上にポリシリコンゲート層を形成する段階と、
前記ポリシリコンゲート層をパターニングして前記ＣＭＯＳ領域にゲートを形成すると同時に、前記バイポーラトランジスタ領域の活性領域をオープンする開口部を定義する導電層パターンを形成する段階と、
前記ゲート側壁にゲートスペーサを形成すると同時に、前記開口部内壁にスペーサを形成する段階と、
前記スペーサが形成された結果物上にＳｉＧｅベース層を形成する段階と、
前記ＳｉＧｅベース層上に絶縁膜を形成する段階と、
前記絶縁膜をエッチングしてエミッタウィンドウを形成する段階と、
前記エミッタウィンドウ上にポリシリコンエミッタ層を形成する段階と、
前記ポリシリコンエミッタ層及び前記絶縁膜をパターニングしてエミッタを形成する段階と、
前記ＳｉＧｅベース層及び前記導電層パターンをパターニングしてベースを形成する段階と、
前記ゲート両側にイオン注入を実施した後、イオン注入ドーパントをドライブインさせてソース／ドレインを形成する段階と、を含み、
前記イオン注入ドーパントをドライブインさせる間に前記エミッタ内のドーパントもドライブインさせることを特徴とするＢｉＣＭＯＳ製造方法。
【請求項１６】
前記ソース／ドレインを形成する段階の間に前記バイポーラトランジスタ領域にもイオン注入を実施して外因性ベース領域を形成する段階を含むことを特徴とする請求項１５に記載のＢｉＣＭＯＳ製造方法。
【請求項１７】
前記ＳｉＧｅベース層と前記導電層パターンとをマージしてベースを構成せしめることを特徴とする請求項１５に記載のＢｉＣＭＯＳ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はバイポーラトランジスタとシーモス（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：以下、ＣＭＯＳ）トランジスタと、を融合したバイシーモス（以下、ＢｉＣＭＯＳ）の製造方法に係り、特にバイポーラトランジスタとしてはヘテロ接合バイポーラトランジスタ（Ｈｅｔｅｒｏｊｕｎｃｔｉｏｎ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：以下、ＨＢＴ）を使用するＢｉＣＭＯＳ製造方法に関する。
【背景技術】
【０００２】
超高速通信機術の発達に伴って高周波作動トランジスタの開発が速い速度で進んでいる。特に最近には高周波作動トランジスタ素子にＳｉＧｅ ＨＢＴを利用している。ＳｉＧｅ ＨＢＴが一般的なバイポーラトランジスタと異なる点は、ベースをＳｉＧｅエピタキシャル層で形成するということである。ＳｉＧｅはＳｉよりエネルギーバンドギャップが小さいので、これをベースとして使用したＨＢＴは電流利得及び動作速度がだいぶ改善される。そして、ベースにドーパントのドーピング濃度を高めても電流利得値が低下せずにベース抵抗が低くなるので、雑音指数を下げられる。のみならず、動作電圧も減少するので低電力化が可能である。また、ＳｉＧｅ内のＧｅ含有量及び分布を調節してｆＴ（転移周波数）及びｆＭＡＸ（最大振動周波数）を増加させられる。従って、ＳｉＧｅ ＨＢＴはｆＴ及びｆＭＡＸが５０ＧＨＺ以上の高周波動作素子であって通信用素子などに広く使われている。
【０００３】
このようなＨＢＴは、普通ＣＭＯＳトランジスタと融合されてＢｉＣＭＯＳ素子として使われる。公知のＢｉＣＭＯＳはシリコン基板上にＣＭＯＳトランジスタとバイポーラトランジスタとが融合されたものであり、例えば特許文献１にはエピタキシャル成長による内部ベース領域を有するバイポーラトランジスタとゲート電極、ソース／ドレイン電極に対して自己整列シリサイドを有するＭＯＳトランジスタとを同一基板に形成するＢｉＣＭＯＳ工程が記述されている。進歩したＢｉＣＭＯＳ技術はバイポーラトランジスタの代わりにＳｉＧｅ ＨＢＴを使用するものである。ＳｉＧｅでなるベースはアナログ信号処理のための高性能ＨＢＴのためのものであり、ＣＭＯＳトランジスタはデジタル信号処理及びデータ保存のためのものである。
【０００４】
このようなＳｉＧｅ ＨＢＴは、既存のIII−V族化合物半導体と同じ性能を示しつつもシリコン製造工程をそのまま適用するによって低コストの具現が可能である。また、シリコン半導体技術の適用によっていわゆる“システムオンチップ（Ｓｙｓｔｅｍ Ｏｎ Ｃｈｉｐ：以下、ＳＯＣ）”を可能にし、その応用性が増加している。
【０００５】
ところが、既存のＳｉＧｅ ＨＢＴ製造工程をＣＭＯＳトランジスタ製造工程と融合させたＳｉＧｅ ＢｉＣＭＯＳ工程では、ＣＭＯＳトランジスタ形成後にＨＢＴを具現するか、またはＣＭＯＳトランジスタ工程の中間にＨＢＴ工程を挿入した。このような工程は既存のＣＭＯＳトランジスタ工程にＨＢＴ工程を単に追加する方式であるため、ＣＭＯＳトランジスタ工程とは異なる工程が追加されることによってＣＭＯＳトランジスタの素子性能を劣化させる問題点が発生する。例えば、ＣＭＯＳトランジスタのソース／ドレインまで形成した後にＨＢＴのエミッタドーパントドライブイン工程を進行すれば、熱的負担ゆえにソース／ドレイン接合形態が変化してＣＭＯＳトランジスタの性能が劣化する。
【０００６】
そして、既存のＣＭＯＳトランジスタ工程にＨＢＴ工程を単に追加する方式では、ＨＢＴ具現のためのフォトリソグラフィ工程を進行するために７〜８枚程度のマスクが追加で必要になるなど、マスクの数、工程段階数が増加する短所がある。
【特許文献１】特開平９−１０７０４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、ＣＭＯＳトランジスタの性能を劣化させることなくＣＭＯＳトランジスタとバイポーラトランジスタとが融合されたＢｉＣＭＯＳ製造方法を提供するところにある。
【課題を解決するための手段】
【０００８】
本発明のＢｉＣＭＯＳ製造方法では基板をＣＭＯＳ領域及びバイポーラトランジスタ領域に限定する。前記基板上にゲート酸化膜を形成した後、ゲート用導電層を形成する。前記ゲート用導電層をパターニングして前記ＣＭＯＳ領域にゲートを形成すると同時に、前記バイポーラトランジスタ領域に導電層パターンを形成して活性領域をオープンする開口部を定義する。その次に、前記ゲート側壁にゲートスペーサを形成すると同時に前記開口部内壁にスペーサを形成した後、前記スペーサが形成された結果物上にベース用導電層を形成する。前記ベース用導電層上に絶縁膜を形成した後、前記エミッタ用導電層上の所定部分をエッチングしてエミッタウィンドウを形成する。前記エミッタウィンドウ上にエミッタ用導電層を形成した後、前記エミッタ用導電層及び前記絶縁膜をパターニングしてエミッタを形成する。次いで、前記ベース用導電層をパターニングしてベースを形成した後、前記ゲート両側にソース／ドレインを形成する。
【発明の効果】
【０００９】
本発明によればＣＭＯＳトランジスタのゲートパターニング段階をバイポーラトランジスタの活性領域定義に適用することによって、バイポーラトランジスタ領域でのフィールド領域のリセスがなく、ベースの抵抗を低く具現できる特徴がある。
【００１０】
既存のＣＭＯＳ工程用マスクに３枚のＨＢＴ工程のためのマスクを追加することによってＢｉＣＭＯＳ具現が可能となる。追加されたマスクはエミッタウィンドウをオープンするためのもの、エミッタ用導電層をパターニングするためのもの、そしてベース用導電層をパターニングするためのもののみである。従来７〜８枚が必要であった工程に比べて低コストで高性能のＳｉＧｅ ＢｉＣＭＯＳ工程を具現しうる。
【００１１】
またＣＭＯＳ工程中間にＨＢＴ工程が同時に進行されることによって熱的負担を最小化できる。例えば、ソース／ドレインのためのＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）段階でエミッタのドーパントドライブインを同時に進行しうる。このようにＨＢＴ熱工程とＣＭＯＳ熱工程とを融合できて熱的負担を減少させられる効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下、添付した図面に基づいて本発明の望ましい実施例を説明する。しかし、本発明の実施例は様々な他の形態に変形でき、本発明の範囲が後述の実施例によって限定されるものと解釈されてはならない。本発明の実施例は当業者に本発明をより完全に説明するために提供されるものである。図面上の同じ符号で表示された要素は同じ要素を意味する。
【００１３】
添付した図面、図１ないし図８は本発明によるＢｉＣＭＯＳ製造方法の第１実施例を説明するための各工程別断面図である。本実施例ではバイポーラトランジスタがＳｉＧｅ ＨＢＴタイプの場合を例に挙げる。
【００１４】
まず図１を参照して、Ｐ−型のドーパントを含む半導体基板１００、例えば、Ｐ−型シリコン基板を準備する。このようなＰ−型の半導体基板１００のＨＢＴ領域側に、所定部分が開放されたマスクを使用してここにヒ素（Ａｓ）のようなＮ＋型のドーパントを注入し、埋没コレクタ層１０４（Ｎ−ＢＬ）を形成する。この時、ＣＭＯＳ形成部位にＰ＋型のドーパントを注入してＰ＋領域１０２を形成するか、または埋没コレクタ層１０４と共にドーパントを注入してＮ＋領域を形成することもある。その上に常圧化学気相蒸着（Ａｔｍｏｓｐｈｅｒｉｃ  Ｐｒｅｓｓｕｒｅ  Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＡＰＣＶＤ）方式などでコレクタ層１０６をエピタキシャル成長させた後に拡散させれば、埋没コレクタ層１０４からドーパントが広がってＮ−型エピタキシャル層になる。ここで低濃度を意味する（−）はおおよそ１０１６／ｃｍ３のオーダを意味し、高濃度を意味する（＋）はおおよそ１０１９／ｃｍ３のオーダを意味することにする。
【００１５】
次に、コレクタ層１０６にて活性領域以外の部分である半導体基板１００に公知の方式により、素子分離膜、例えばＰＳＴ（Ｐｏｌｙ Ｓｉｌｉｃｏｎ Ｆｉｌｌｅｄ Ｄｅｅｐ Ｔｒｅｎｃｈ）１０８及びＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）１１０を形成する。ＰＳＴ １０８形成は省略でき、図示したようにＨＢＴ領域側に形成するならば、ＳＴＩ １１０を形成する工程中に追加しうる。ＰＳＴ １０８及びＳＴＩ １１０は隣接するトランジスタと電気的に隔離するために形成するものである。また、ＣＭＯＳが形成されるＣＭＯＳ領域及びＨＢＴが形成されるＨＢＴ領域を限定する役割を果たす。次いで、コレクタ層１０６のうち、後ほどコレクタ電極が形成される部分が開放されたマスクを使用し、ここにＮ＋型ドーパントイオン注入を実施してＮ＋サブコレクタコンタクト（図示せず）を形成する段階を追加で行える。
【００１６】
次に図２のように、ＣＭＯＳ領域側にＮウェル（図示せず）及びＰウェル１１３を形成した後、必要に応じてキャパシタ（例えば、デカップリングキャパシタ）などを形成する。ＣＭＯＳトランジスタは公知のように、ＮチャンネルＭＯＳトランジスタとＰチャンネルＭＯＳトランジスタとが集積されたものである。説明の便宜を図るために本明細書ではＮチャンネルＭＯＳトランジスタの場合のみを図示して説明するが、反対の導電型を導入すればＰチャンネルＭＯＳトランジスタを形成でき、その二つを集積してＣＭＯＳトランジスタを形成できる。
【００１７】
次に、半導体基板１００の全面にゲート酸化膜１１４を形成する。ゲート酸化膜１１４は、例えばシリコン酸化膜、チタン酸化膜、アルミニウム酸化膜、ハフニウム酸化膜あるいはタンタル酸化膜を蒸着して形成しうる。このような酸化膜を蒸着するには通常的な蒸着方法、例えば化学気相蒸着（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：ＣＤＶ）、ＳＡＣＶＤ（Ｓｕｂ−Ａｔｍｏｓｐｈｅｒｉｃ  ＣＶＤ）、低圧化学気相蒸着（Ｌｏｗ−Ｐｒｅｓｓｕｒｅ  ＣＶＤ：ＬＰＣＶＤ）またはプラズマ印加化学気相蒸着（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅｄ  ＣＶＤ：ＰＥＣＶＤ）を利用しうる。蒸着酸化膜の代りに半導体基板１００を熱酸化させてシリコン酸化膜を形成することもできる。続いて、ゲート酸化膜１１４上にゲート用導電層１１６、例えばドーピングされたポリシリコン層を形成する。ドーピングされたポリシリコンはＬＰＣＶＤにより５００℃ないし７００℃の温度で蒸着しうる。
【００１８】
次に図３に図示したように、ゲート用導電層１１６をパターニングしてＣＭＯＳ領域のゲート１１６ａを形成しつつ、これと同時にＨＢＴ領域には導電層パターン１１６ｂを形成する。導電層パターン１１６ｂはＨＢＴ領域の活性領域をオープンする開口部１１８を定義するように形成する。
【００１９】
次に図４のように、ゲート１１６ａが形成された結果物上に酸化膜、窒化膜または酸化窒化膜などを薄く蒸着して絶縁膜１２０を形成する。この絶縁膜１２０をエッチングバックすることにより、ゲート１１６ａの側壁にゲートスペーサ１２０ａを形成する。これと同時に開口部１１８の内壁にもスペーサ１２０ｂが形成され、このスペーサ１２０ｂはＨＢＴ領域のフィールドリセス防止を担当する。そして、ゲートスペーサ１２０ａ及びスペーサ１２０ｂはポリシリコン膜で形成することもある。ポリシリコン膜で形成した後、ＨＢＴ領域側のスペーサ１２０ｂにのみドーパントを注入するか、または後続工程にて上部のベース用導電層（図示せず）から広がったドーパントによってＨＢＴ領域側のスペーサ１２０ｂのみがドーピングされたポリシリコンになる。このようなドーピングされたポリシリコンスペーサは後続工程で形成するベース用導電層と共にベースとして使用しうる。
【００２０】
次に図５のように、スペーサ１２０ｂが形成された結果物上にベース用導電層１２２ａ及び１２２ｂを形成する。ベース用導電層は好ましくはＳｉＧｅ層である。開口部１１８内のゲート酸化膜１１４部分を除去して基板１００表面を露出させた後、ＳｉＧｅ蒸着を実施すれば開口部１１８内にはＳｉＧｅエピタキシャル層１２２ａが形成される。しかし、多結晶上に蒸着される残りの部分は全てポリＳｉＧｅ層１２２ｂになる。ＳｉＧｅ層を形成する際には、ドーパントがドーピングされていないＳｉ層を種層として形成した上にＳｉＧｅ層、ドーパントがドーピングされたＳｉＧｅ層を順に形成することが望ましい。
【００２１】
具体的に、ＨＢＴ領域で開口部１１８内のゲート酸化膜１１４を湿式洗浄によって除去する。湿式洗浄によって酸化膜を除去するには公知のＨＦ希釈液またはＢＯＥ（Ｂｕｆｆｅｒｅｄ Ｏｘｉｄｅ Ｅｔｃｈａｎｔ）を利用しうる。次いで、露出された半導体基板１００の面にＳｉＧｅエピタキシャル層１２２ａを成長する。ＳｉＧｅエピタキシャル層１２２ａを成長させる際、インサイチューで２次元ドーピングを多数実施しうる。この時の２次元ドーピングとは、Ｓｉソース及びＧｅソースを供給してエピタキシャル層を成長させる際、一定時間の間ドーピングソースを供給することを意味する。このようなＳｉＧｅエピタキシャル層１２２ａは界面中の炭素（Ｃ）と酸素（Ｏ）の量が少なくなければならず、ドーピング濃度を正確に調節せねばならない。多結晶上に蒸着される残りの部分はすべてポリＳｉＧｅ層１２２ｂになる。その次に、ベース用導電層１２２ａ及び１２２ｂ上にエミッタとベースとの分離のための絶縁膜１２４、例えば酸化膜を形成する。
【００２２】
図６を参照して、エミッタ／ベース接合のために絶縁膜１２４をエッチングしてエミッタウィンドウ１２６をオープンさせる。前記の図１ないし図５を参照して説明した段階は、ＣＭＯＳ工程を進行しつつＨＢＴ工程を共に進行したので追加で必要なマスクがない。図６の段階に至って初めてエミッタウィンドウをオープンするためのマスクが１枚必要になる。その次に、エミッタウィンドウ１２６上にエミッタ用導電層１２８、例えばドープトポリシリコン層を形成する。例えば、ポリシリコン蒸着と同時にドーパントが注入されるインサイチュ方式で形成する。インサイチュでドーピングされたポリシリコンを蒸着できない場合、ポリシリコンにイオン注入工程を実施してドープトポリシリコンを形成しうる。
【００２３】
図７に図示したように、エミッタ用導電層１２８はエミッタ状にパターニングするが、ＣＭＯＳ領域上のエミッタ用導電層部分は全部除去する。エミッタ用導電層をパターニングするためのマスク１枚が必要になる。その次に、絶縁膜１２４はウェットエッチングによって除去するが、パターニングされたエミッタ用導電層、すなわちエミッタ１２８ａとベース用導電層１２２ａ間の絶縁膜１２４部分は残す。絶縁膜１２４除去段階をエミッタ用導電層１２８のパターニング段階と連係して進行する場合、酸化膜とポリシリコン選択比差を利用すればＣＭＯＳ部分のエミッタ用導電層１２８除去を容易にしつつ、絶縁膜１２４のストリンガを残さない。
【００２４】
図８を参照して、ベース用導電層１２２ｂをパターニングしてベース１３０を形成する。ここで、ベース用導電層をパターニングするためのマスク１枚が必要である。この時、ＣＭＯＳ領域上のベース用導電層部分は全て除去する。その次に、ゲート１１６ａの両側にソース／ドレイン１３２を形成する。ソース／ドレイン１３２を形成するためには、まずゲート１１６ａ及びゲートスペーサ１２０ａをマスクとして高濃度のイオン注入を実施する。その次に、ＲＴＡ方式を利用して高濃度のイオン注入ドーパントをドライブインさせる。この時、エミッタ１２８ａ内のドーパントも同時にドライブインさせられる。従来、熱的負担が発生したエミッタドライブイン熱工程をＣＭＯＳ熱工程と共に融合でき、熱的負担を減少させられる効果を奏する。この時、基板コンタクト（図示せず）もイオン注入で形成しうる。ベース１３０を形成した後、ベース１３０の下の導電層パターン１１６ｂもパターニングしうる。特に、本実施例ではベース用導電層１２２ｂと導電層パターン１１６ｂとがマージされて一つのベースを成す。従って、低抵抗具現が可能である。そして、前記の図４を参照して説明したようにスペーサ１２０ｂをポリシリコンで形成した場合にはエミッタ１２８ａのドライブインによるドーパントがスペーサ１２０ｂをドーピングされたポリシリコンにするので低抵抗具現にさらに有用である。
【００２５】
一方、必要なコンタクト部位にシリサイド工程を進行する自己整列シリサイド工程を追加的に進行しうる。オームコンタクトを達成するので、接触抵抗及びベース寄生抵抗などが減少する。
【００２６】
以上で説明したように、本発明によるＢｉＣＭＯＳ工程において追加的に必要なマスク枚数は３枚にすぎない。従来７〜８枚が必要であった方法に比べればマスク数が画期的に減少したことが分かる。マスク数の減少、すなわちフォトリソグラフィ工程数の減少は製造コストの節減につながる。そして、従来熱的負担が発生したエミッタドライブイン熱工程をＣＭＯＳ熱工程と共に融合でき、熱的負担を減少させられる効果を奏する。
【００２７】
図９は本発明の第２実施例を説明するための断面図である。前記第１実施例の図３のようにゲート１１６ａを形成した後、図４のようにゲートスペーサ１２０ａを形成する前にゲート１１６ａ再酸化工程を実施しうる。再酸化工程を実施すればゲート１１６ａなど、導電層の露出部位に熱酸化膜１１７が形成されつつ、エッチング段階で発生したダメージと残留していた残余物を除去できてゲート酸化膜１１４の信頼性向上にも役立つ。ゲート１１６ａの再酸化工程を実施して進行した場合の最終結果物が図９である。図示したようにゲート１１６ａとゲートスペーサ１２０ａ間、導電層パターン１１６ｂとスペーサ１２０ｂ間に熱酸化膜１１７が介在される。従って、ベース用導電層１２２ｂと導電層パターン１１６ｂとは酸化膜１１７によって相互分離された構造となる。
【００２８】
図１０は本発明の第３実施例を説明するための断面図である。前記第１実施例の図３のようにゲート１１６ａを形成した後、ゲート１１６ａをマスクとしてＣＭＯＳ領域にＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造のソース／ドレインを形成するための低濃度イオン注入を実施しうる。または、図４のようにゲートスペーサ１２０ａを形成した後に低濃度イオン注入を実施することもできる。図１０はこのように低濃度のイオン注入を実施した後、ソース／ドレイン高濃度のイオン注入を実施してＬＤＤ構造のソース／ドレイン１３２’が形成された例を図示する。
【００２９】
図１１は本発明の第４実施例を説明するための断面図である。前記第１実施例のようなソース／ドレイン１３２を形成する段階の間に、あるいは前記第３実施例のようなＬＤＤ構造のソース／ドレイン領域１３２’を形成する段階の間に、バイポーラトランジスタ領域にもイオン注入を実施してＰ＋外因性ベース領域１２２ｃを形成しうる。外因性ベース領域１２２ｃを形成すればｆＭＡＸを高めるか、または雑音指数を改善しうる。
【００３０】
以上本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、本発明の技術的な思想内で当業者によって様々な変形が可能である。
【産業上の利用可能性】
【００３１】
ＨＢＴ熱工程とＣＭＯＳ熱工程とを融合してドーパントの外部拡散が最小化されるので、ＣＭＯＳトランジスタの性能を劣化させずに高性能のバイポーラトランジスタを融合させることによって高性能の通信用素子と高性能のデジタル処理素子とを融合したＳＯＣ具現が可能になる。
【図面の簡単な説明】
【００３２】
【図１】本発明によるＢｉＣＭＯＳ製造方法の第１実施例を説明するための各工程別断面図であって、第１の工程を示す図である。
【図２】図１の次の工程を示す図である。
【図３】図２の次の工程を示す図である。
【図４】図３の次の工程を示す図である。
【図５】図４の次の工程を示す図である。
【図６】図５の次の工程を示す図である。
【図７】図６の次の工程を示す図である。
【図８】図７の次の工程を示す図である。
【図９】本発明によるＢｉＣＭＯＳ製造方法の第２実施例を説明するための断面図である。
【図１０】本発明によるＢｉＣＭＯＳ製造方法の第３実施例を説明するための断面図である。
【図１１】本発明によるＢｉＣＭＯＳ製造方法の第４実施例を説明するための断面図である。
【符号の説明】
【００３３】
１００  半導体基板
１０２  Ｐ＋領域
１０４  埋没コレクタ層
１０６  コレクタ層
１０８  ＰＳＴ
１１０  ＳＴＩ
１１３  Ｐウェル
１１４  ゲート酸化膜
１１６ａ  ゲート
１１６ｂ  導電層パターン
１２０ａ  ゲートスペーサ
１２０ｂ  スペーサ
１２２ａ、１２２ｂ  ベース用導電層
１２４  絶縁膜
１２８ａ  エミッタ
１３０  ベース
１３２  ソース／ドレイン
【図１】
2005129949.tif 000003
【図２】
2005129949.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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