(57)【要約】【課題】  従来の回路構成では、時計用発振回路の出力のみしか、時計回路の動作クロックに選択することができなかったため、ＣＰＵ動作中でも時計用発振回路の出力を動作させる必要があり、ＣＰＵ動作中に時計回路を使用する場合の消費電力が大きくなってしまっていた。【解決手段】  水晶発振回路Ｂの出力だけでなく、時計以外の回路の動作用のクロックを生成するための水晶発振回路Ａの出力信号を時計回路の動作クロックとして選択できるようにして、また、発振制御レジスタとＣＰＵの状態信号と発振制御端子を用いて、発振回路Ｂの発振／停止を制御できるようにした。【選択図】  図１
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【特許請求の範囲】
【請求項１】
CPU動作用クロックを生成する発振回路である第１の水晶発振回路と、
時計回路動作用クロックを生成する発振回路である第２の水晶発振回路と、
前記第１の水晶発振回路からの出力信号および前記第２の水晶発振回路からの出力信号が入力され、前記２つの出力信号のいずれか一方を選択して時計回路動作クロックとして出力する選択回路と、
前記時計回路動作クロックが入力される時刻カウンタと、
発振制御レジスタからの出力信号と発振制御用の外部端子からの出力信号と中央処理装置(CPU)から出力されるCPUの動作状態を示す状態信号に基いて発振制御信号を生成する発振制御回路とを備え、
前記発振制御信号を前記第２の水晶発振回路に入力することにより、前記第２の水晶発振回路の発振／停止の制御を行うことができることを特徴とする時計回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、発振周波数の異なる２つの水晶発振回路を持ち、その２つの水晶発振回路の出力信号のどちらでも動作クロックとして選択することができ、また、発振制御回路により一方の水晶発振回路を停止することができる機能を持つ時計回路に関するものである。
【背景技術】
【０００２】
以下、従来の時計回路について説明する。
図２の従来の構成図のように、ＣＰＵ（２０６）動作用のシステムクロック（２０４）を生成するための源発振である水晶発振回路Ａ（２０１）の出力信号である源発振クロック（２０２）は逓倍回路であるＰＬＬ（２０３）と中央処理装置であるＣＰＵ（２０６）に入力されており、ＰＬＬ（２０３）の出力信号であるシステムクロック（２０４）はＣＰＵ（２０６）及び、周辺回路（２０５）に入力されていた。このように源発振クロック（２０２）は時計回路（２１０）には入力されておらず、水晶発振回路Ａ（２０１）とは異なる周波数信号を出力する時計用発振回路である水晶発振回路Ｂ（２０８）の出力信号のみが時計回路（２１０）の動作用クロックである時計回路動作クロック（２０９）として時計回路（２１０）に入力される構成となっていた（例えば、特許文献１参照）。従って、時計回路（２１０）を動作させるためには、ＣＰＵ（２０６）の動作状態にかかわらず、水晶発振回路Ｂ（２０８）を動作させる必要がある。
【特許文献１】特開平１−１２７９９６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図２で示されるような従来構成では、以下のような課題がある。
【０００４】
時計回路動作クロック（２０９）に使用できるのは、水晶発振回路Ｂ（２０８）の出力信号のみとなっていたため、時計回路（２１０）を使用する場合には、水晶発振回路Ａ（２０１）が発振／停止にかかわらず、水晶発振回路Ｂ（２０８）を発振させなければならない。従って、ＣＰＵ（２０６）が動作中に時計回路（２１０）を使用する場合には、水晶発振回路Ａ（２０１）と水晶発振回路Ｂ（２０８）の両方を動作させる必要があるので、消費電力が大きくなってしまってしまう。
【課題を解決するための手段】
【０００５】
上記課題を解決するために、以下のような手段を提案する。
時計回路以外の回路の動作用のクロックを生成するための第１の水晶発振回路の出力信号と、時計回路の動作用のクロックを生成するための第２の水晶発振回路の出力信号のどちらでも時計回路の動作クロックとして用いることができ、発振制御レジスタと発振制御用の外部端子とＣＰＵのスリープ状態を示す状態信号を元に、発振制御回路で発振制御信号を生成し、その出力信号により第２の水晶発振回路の発振／停止の制御を行うことができるような構成にする。これにより、第１の水晶発振回路が発振中に時計回路を使用する場合には、時計回路の動作クロックに第１の水晶発振回路を選択でき、その間、第２の水晶発振回路の発振を停止させることができる。
【発明の効果】
【０００６】
図１のように、信号選択回路（１１０）と発振制御回路（１０５）を追加することで、水晶発振回路Ａ（２０１）と水晶発振回路Ｂ（２０８）のどちらでも時計回路動作クロック（２０９）として使用することができ、また、発振制御端子（１０４）により水晶発振回路Ｂ（２０８）の動作／停止を選択でき、更に、ＣＰＵ（２０６）がスリープ状態である場合に発振制御レジスタ（１０１）を設定することにより、水晶発振回路Ｂ（２０８）の動作／停止を選択できる。
その結果、発振制御レジスタ（１０１）と発振制御端子（１０４）の設定などにより、様々な使用方法が可能となり、その中でも、ＣＰＵ（２０６）が動作中、つまり、水晶発振回路Ａ（２０１）が動作中に時計回路（２１０）を使用する場合には、時計回路動作クロック（２０９）に水晶発振回路Ａ（２０１）を選択し、水晶発振回路Ｂ（２０８）の発振を停止させることにより、従来回路よりも動作消費電力を低下させることができる。
【発明を実施するための最良の形態】
【０００７】
図１は発明を実施するための最良の形態を表すものである。以下、図１を用いて回路構成を説明する。
ＣＰＵ（２０６）や周辺回路（２０５）の動作用のクロックであるシステムクロック（２０４）の源発振である水晶発振回路Ａ（２０１）と、それとは別の周波数を持つ時計回路（２１０）の動作クロックを生成している水晶発振回路Ｂ（２０８）が存在し、源発振クロック（２０２）をＰＬＬ（２０３）へ入力し、ＰＬＬ（２０３）の出力信号であるシステムクロック（２０４）を用いて、ＣＰＵ（２０６）および周辺回路（２０５）を動作させている回路構成の場合に、源発振クロック（２０２）と水晶発振回路Ｂ（２０８）の出力信号である時計回路用クロック（１０７）を信号選択回路（１１０）に入力し、信号選択制御レジスタ（１０８）を設定することで、水晶発振回路Ａ（２０１）と水晶発振回路Ｂ（２０８）のどちらの出力信号でも時計回路動作クロック（２０９）として選択できるようにする。ここで、時計回路（２１０）は異なる周波数の信号が入力されても時刻が狂わないように構成にしておく。次に、水晶発振回路Ｂ（２０８）の発振／停止を選択できる外部端子（１０４）とＣＰＵ（２０６）がスリープ状態であることを示す状態信号（１０３）とＣＰＵ（２０６）がスリープ状態の時に水晶発振回路Ｂ（２０８）の発振／停止を制御できる発振制御レジスタ（１０１）を発振制御回路（１０５）に入力して、それらの入力信号を元に図３のような論理の信号を生成する。は新制御回路（１０５）の処理は、以下のようになる。まず、発振制御端子（１０４）で停止を選択している場合には、ＣＰＵ状態信号（１０３）と発振制御レジスタ（１０１）の設定条件にかかわらず、水晶発振回路Ｂ（２０８）は停止する。次に、発振制御端子（１０４）で発振を選択しており、ＣＰＵ状態信号が動作を示している場合には、発振制御レジスタ（１０１）の設定にかかわらず、水晶発振回路Ｂ（２０８）は発振する。次に、発振制御端子（１０４）で発振を選択しており、ＣＰＵ状態信号がスリープを示し、発振制御レジスタ（１０１）で停止を選択している場合には、水晶発振回路Ｂ（２０８）は発振する。次に、発振制御端子（１０４）で発振を選択しており、ＣＰＵ状態信号がスリープを示し、発振制御レジスタ（１０１）で発振を選択している場合には、水晶発振回路Ｂ（２０８）は発振する。
以上のような回路構成にすることで、ＣＰＵ（２０６）がスリープ時は発振制御信号Ｃ（２０７）により水晶発振回路Ａ（２０１）が停止するが、水晶発振回路Ｂ（２０８）を時計回路動作クロック（２０９）に使用することで、時計回路（２１０）を使用することができ、時計回路（２１０）を使用しない場合には、発振制御信号Ｂ（１０６）を用いて、水晶発振回路Ｂ（２０８）の発振を停止させることもできる。また、ＣＰＵ（２０６）動作時には水晶発振回路Ａ（２０１）が動作しているので、源発振クロック（２０２）と時計回路用クロック（１０７）のどちらでも時計回路動作クロック（２０９）に使用することができ、更に源発振クロック（２０２）を時計回路動作クロック（２０９）に使用した場合には、発振制御信号Ｂ（１０６）を用いて、水晶発振回路Ｂ（２０８）の発振を停止させ消費電力を抑えることができる。
【産業上の利用可能性】
【０００８】
本発明では、発振制御レジスタと発振制御端子の設定などにより、様々な使用方法が可能となり、その中でも、ＣＰＵが動作中（水晶発振回路Ａが動作中）に時計回路を使用する場合には、時計回路の動作クロックに水晶発振回路Ａを選択し、水晶発振回路Ｂの発振を停止させることにより、従来回路よりも動作消費電力を低下させることができる。
また、時計回路だけではなく、システムクロックとは別系統のクロックで動作させたい回路が存在する場合には、本発明を適用することが可能である。
【図面の簡単な説明】
【０００９】
【図１】本発明の実施形態における２クリスタル制御付き時計回路の構成図
【図２】従来例における時計回路の構成図
【図３】図１における発振制御回路（１０５）の処理を示す図
【符号の説明】
【００１０】
１０１  発振制御レジスタ  
１０２  発振制御信号Ａ
１０３  状態信号
１０４  発振制御端子
１０５  発振制御回路
１０６  発振制御信号Ｂ
１０７  時計回路用クロック
１０８  信号選択制御レジスタ
１０９  信号選択制御信号
１１０  信号選択回路
２０１  水晶発振回路Ａ
２０２  源発振クロック  
２０３  ＰＬＬ
２０４  システムクロック
２０５  周辺回路
２０６  ＣＰＵ
２０７  発振制御信号
２０８  水晶発振回路Ｃ
２０９  時計回路動作クロック
【図１】
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【図２】
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【図３】
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