(57)【要約】      （修正有）【課題】閾値電圧を容易に調整できる完全空乏化（ＦＤ）型ＳＯＩトランジスタを有する半導体装置を提供する。【解決手段】半導体装置は、支持半導体基板１１と、絶縁層１２と、第１導電型の能動半導体層１３とが積層されたＳＯＩ構造と、能動半導体層内に第１、第２の活性領域を画定する素子分離領域１６と、各活性領域の一部表面上方に形成された、第２導電型の半導体ゲート電極２２と、各ゲート電極両側で活性領域に形成された、第２導電型のソース／ドレインエクステンション領域２７と、ゲート電極下方で、活性領域内で、前記ソース／ドレインエクステンション領域に挟まれて画定されたチャネル領域と、各ゲート電極下方の支持半導体基板表面部に形成された第１導電型の閾値調整領域１７と、を有し、ゲート電極にオフ電圧が印加された状態で、各チャネル領域は完全に空乏化し、閾値調整領域は一部空乏化している。【選択図】  図１
2005019799.tif 000002
【特許請求の範囲】
【請求項１】
支持半導体基板と、
前記支持半導体基板上に配置された絶縁層と、
前記絶縁層上に配置された第１導電型の能動半導体層と、
前記能動半導体層内に第１及び第２の活性領域を画定する素子分離領域と、
各活性領域の一部表面上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成された、前記第１導電型と逆導電型である第２導電型の半導体ゲート電極と、
前記各ゲート電極両側で前記活性領域に形成された、前記第２導電型のソース／ドレインエクステンション領域と、
前記ゲート電極下方で、前記活性領域内で、前記ソース／ドレインエクステンション領域に挟まれて画定されたチャネル領域と、
前記各ゲート電極下方の前記絶縁層と接する前記支持半導体基板表面部に形成された前記第１導電型の閾値調整領域と、
を有し、前記ゲート電極にオフ電圧が印加された状態で、前記各チャネル領域は完全に空乏化しており、前記閾値調整領域は一部空乏化している半導体装置。
【請求項２】
前記第１の活性領域下方の前記閾値調整領域と、前記第２の活性領域下方の前記閾値調整領域が異なる不純物濃度を有する請求項１記載の半導体装置。
【請求項３】
さらに、
前記各ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ両側で前記活性領域に形成された前記第２導電型の第１領域と、
前記サイドウォールスペーサ両側で、前記閾値調整領域よりも深く、前記支持基板表面部に形成された前記第２導電型の第２領域と、
を有する請求項１または２記載の半導体装置。
【請求項４】
前記絶縁層が前記サイドウォールスペーサ両側で除去されており、前記第１領域と前記第２領域とは連続してソース／ドレイン領域を形成する請求項３記載の半導体装置。
【請求項５】
（ａ）支持半導体基板と、絶縁層と、第１導電型の能動半導体層とが積層されたＳＯＩ構造を準備する工程と、
（ｂ）能動半導体層内に第１、第２の活性領域を画定する素子分離領域を形成する工程と、
（ｃ）前記第１、第２の活性領域下方の支持半導体基板表面部に第１導電型の不純物をイオン注入し、第１、第２の閾値調整領域を形成する工程と、
（ｄ）各活性領域の一部表面上方に、前記第１導電型と逆導電型の第２導電型の半導体ゲート電極を形成する工程と、
（ｅ）各ゲート電極、素子分離領域をマスクとし、各活性領域に、第２導電型の不純物をイオン注入し、ソース／ドレインエクステンション領域を形成すると共に、ゲート電極下方で、活性領域内で、前記ソース／ドレインエクステンション領域に挟まれたチャネル領域を画定する工程と、
を有し、ゲート電極にオフ電圧が印加された状態で、各チャネル領域は完全に空乏化し、閾値調整領域は一部空乏化しているように、前記能動半導体層の厚さ、不純物濃度、前記絶縁層の厚さ、前記閾値調整領域の不純物濃度が選択されている半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置とその製造方法に関し、特にゲート電圧オフ時にチャネル層が完全に空乏化した（ｆｕｌｌｙ  ｄｅｐｌｅｔｅｄ）ＦＤ型ＳＯＩ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｏｎ  ｉｎｓｕｌａｔｏｒ）トランジスタを含む半導体装置とその製造方法に関する。
【０００２】
【従来の技術】
高性能ＭＰＵには、消費電力を抑えながら動作周波数を上げることが要求される。動作周波数を上げるには、オン電流を増やしながら接合容量やゲート容量を減らすことが望まれる。オン電流を増やすには、反転層移動度を高めることが望まれ、チャネル領域の不純物濃度は抑えることが望ましい。ゲート容量を減らすには、ゲート長を短くすることが望ましく、この時発生する短チャネル効果を抑制するには、浅い接合を形成することが好ましく、浅いソース／ドレインエクステンション領域が形成される。
【０００３】
動作速度の速いトランジスタを得るには閾値を低くするほうが有利であるが、閾値を低くするとオフ時のリーク電流が増加する。オフ時の消費電力を低くするには、閾値の高いトランジスタが有利である。チップ全体の消費電力を抑えるには、高いスイッチング速度が要求される回路とそうでない回路で、閾値の異なるトランジスタを使い分けることが有効である。このためには、チップ内に複数の閾値を持つトランジスタを形成することが必要である。
【０００４】
このように、高性能ＭＰＵを実現するには、チャネル領域の不純物濃度の抑制、浅いソース／ドレインエクステンション領域の形成、トランジスタによって閾値電圧を異ならせることが望まれる。
【０００５】
ＳＯＩトランジスタは、基本的に寄生容量を低くでき、高速動作に適している。通常のバルクＭＯＳトランジスタの高濃度ソース／ドレイン領域の下面が埋込絶縁層に接するＰＤ（ｐａｒｔｉａｌｌｙ  ｄｅｐｌｅｔｅｄ）型ＳＯＩトランジスタは、バルクＭＯＳトランジスタに比べ、寄生容量の削減が可能である。しかし、チャネル領域が電気的に浮遊状態にあるため、スイッチング動作の履歴（チャネル領域の残留電荷）によって閾値電圧が変動するヒストリ効果が生じる。
【０００６】
ソース／ドレインエクステンション領域の下面が埋込絶縁層に接するＦＤ型ＳＯＩトランジスタは、原理的にチャネル領域に電荷キャリアを含まないため、ヒストリ効果を抑制することができる。さらに、チャネル領域の低不純物濃度化により、反転層移動度の向上も容易となる。しかし、オフ時にもチャネル領域が完全に空乏化していると、空乏層の変動は生じず、チャネル領域の不純物濃度の制御によって閾値を変更するのが困難になる。
【０００７】
上述のように、高性能ＭＰＵを実現するには、閾値の異なるトランジスタを形成することが望まれる。閾値の異なるＦＤ型ＳＯＩトランジスタを形成できなければ、高性能ＭＰＵを実現するのが困難となる。
【０００８】
ゲート材料を変更することにより、ＦＤ型ＳＯＩトランジスタの閾値を変更する方法が提案されている（例えば、Ｊ．  Ｋｅｄｚｉｅｒｓｋｉ  ＩＥＤＭ  ｐ．２４７  ２００２）。ゲート電極の多結晶シリコン層を全てシリサイド化することにより、メタルゲートＦＤ型ＳＯＩトランジスタを形成することも報告されている（Ｓ．  Ｍｏｎｆｒａｙ  ＩＥＤＭ  ｐ．２６３  ２００２）。例示された埋込絶縁層上のシリコン層の厚さは５ｎｍである。シリサイド化されることにより多結晶シリコンゲート電極の空乏化も当然抑制される。
【０００９】
【非特許文献１】
ＩＥＤＭ  ｐ．２４７  ２００２
【特許文献２】
ＩＥＤＭ  ｐ．２６３  ２００２
ゲート電極に、仕事関数の異なる材料を用いれば、ＦＤ型ＳＯＩトランジスタの閾値を調整することは可能である。しかし、新材料の採用は信頼性などの点において、新たな負担を生じさせる。
【００１０】
特開平１１−２１４６８６号は、深さ方向の不純物濃度分布が表面側で低くなるレトログレードプロフィールを有するチャネル領域を採用することにより短チャネル効果を抑制することを提案している。ＳＯＩトランジスタにおいては、絶縁層上のチャネル領域をレトログレードチャネルプロフィールとすると共に、絶縁層下の支持基板表面部に高濃度不純物拡散層を形成することにより、空乏層が埋込酸化膜下側に伸びるのを抑制でき、短チャネル効果を抑制できると説明している。
【００１１】
【特許文献１】
特開平１１−２１４６８６号公報
【００１２】
【発明が解決しようとする課題】
本発明の目的は、閾値電圧を容易に調整できるＦＤ型ＳＯＩトランジスタを有する半導体装置を提供することである。
【００１３】
本発明の他の目的は、閾値電圧の異なる複数種類のＦＤ型ＳＯＩトランジスタを有する半導体装置を提供することである。
本発明のさらに他の目的は、高性能のＭＰＵを実現可能な半導体装置を提供することである。
本発明の他の目的は、このような半導体装置の製造方法を提供することである。
【００１４】
【課題を解決するための手段】
本発明の１観点によれば、支持半導体基板と、前記支持半導体基板上に配置された絶縁層と、前記絶縁層上に配置された第１導電型の能動半導体層と、前記能動半導体層内に第１及び第２の活性領域を画定する素子分離領域と、各活性領域の一部表面上に形成されたゲート絶縁層と、前記ゲート絶縁層上に形成された、前記第１導電型と逆導電型である第２導電型の半導体ゲート電極と、前記各ゲート電極両側で前記活性領域に形成された、前記第２導電型のソース／ドレインエクステンション領域と、前記ゲート電極下方で、前記活性領域内で、前記ソース／ドレインエクステンション領域に挟まれて画定されたチャネル領域と、前記各ゲート電極下方の絶縁層と接する前記支持半導体基板表面部に形成された前記第１導電型の閾値調整領域と、を有し、ゲート電極にオフ電圧が印加された状態で、前記各チャネル領域は完全に空乏化しており、前記閾値調整領域は一部空乏化している半導体装置が提供される。
【００１５】
本発明の他の観点によれば、（ａ）支持半導体基板と、絶縁層と、第１導電型の能動半導体層とが積層されたＳＯＩ構造を準備する工程と、（ｂ）能動半導体層内に第１、第２の活性領域を画定する素子分離領域を形成する工程と、（ｃ）前記第１、第２の活性領域下方の支持半導体基板表面部に第１導電型の不純物をイオン注入し、第１、第２の閾値調整領域を形成する工程と、（ｄ）各活性領域の一部表面上方に、前記第１導電型と逆導電型の第２導電型の半導体ゲート電極を形成する工程と、（ｅ）各ゲート電極、素子分離領域をマスクとし、各活性領域に、第２導電型の不純物をイオン注入し、ソース／ドレインエクステンション領域を形成すると共に、ゲート電極下方で、活性領域内で、前記ソース／ドレインエクステンション領域に挟まれたチャネル領域を画定する工程と、を有し、ゲート電極にオフ電圧が印加された状態で、各チャネル領域は完全に空乏化し、閾値調整領域は一部空乏化しているように、前記能動半導体層の厚さ、不純物濃度、前記絶縁層の厚さ、前記閾値調整領域の不純物濃度が選択されている半導体装置の製造方法が提供される。
【００１６】
【発明の実施の形態】
以下、図面を参照して本発明の実施例を説明する。高速動作を要求されるトランジスタは低い閾値を有することが望ましく、リーク電流が少ない低消費電力のトランジスタは高い閾値を有することが望ましい。０．１Ｖ以上の閾値の差を実現することが望まれる。
【００１７】
図１（Ａ）は、本発明の第１の実施例による半導体装置の構成を概略的に示す断面図である。ｐ型の支持シリコン基板１１、埋込酸化シリコン層１２、ｐ型の表面シリコン層１３が積層され、ＳＯＩ構造を形成している。表面シリコン層１３から支持シリコン基板１１の表面部に到るシャロートレンチアイソレーション（ＳＴＩ）１６により複数の活性領域を画定する素子分離領域が形成されている。
【００１８】
素子分離領域１６で画定された各活性領域内において、表面シリコン層１３の上にゲート酸化膜２１、ｎ＋型の多結晶シリコン層２２が積層され、パターニングされてゲート電極を形成している。ゲート電極の両側の表面シリコン層１３に、ｎ型不純物を高濃度に添加したソース／ドレイン領域（エクステンション領域）２７が形成されている。
【００１９】
ソース／ドレイン領域２７の深さは、埋込酸化シリコン層１２によって規制されるため、浅いソース／ドレイン領域２７が形成されている。ソース／ドレイン領域２７間にチャネル領域１３が画定される。チャネル領域は、ゲート電極にオフ電圧が印加された状態でも完全に空乏化するように、その不純物濃度、厚さが選択されている。
【００２０】
ゲート電極の側面上には、酸化シリコンのサイドウォールスペーサ２４が形成されている。サイドウォールスペーサ２４外側の表面シリコン層１３にさらにｎ型不純物をイオン注入し、高濃度ソース／ドレイン領域２８を形成してもよい。
【００２１】
ゲート電極下方の埋込酸化シリコン層１２下側の支持シリコン基板表面部には、ｐ型不純物が添加された閾値調整領域１７が形成されている。ゲート酸化膜２１の厚さ、チャネル領域１３の厚さと不純物濃度、埋込酸化シリコン層１２の厚さを選択することにより、ゲート電極にオフ電圧を印加した時にも、閾値調整領域１７の表面部には、空乏層３０が形成されている。空乏層３０の幅を制御可能とするために、完全空乏化しているチャネル領域１３の厚さ、埋込酸化シリコン層層１２の厚さは十分薄く選択する。
【００２２】
例えば、ゲート酸化シリコン層２１が厚さ１．８ｎｍの時、埋込酸化シリコン層１２の厚さを１．８ｎｍとする。表面シリコン層１３は、厚さ５ｎｍ、ｐ型不純物濃度約１×１０１７ｃｍ−３を有する。閾値調整領域１７は、例えばｐ型不純物濃度１×１０１８ｃｍ−３を有する。なお、支持シリコン基板１１は、例えばｐ型不純物濃度約１×１０１５ｃｍ−３を有する。
【００２３】
図１（Ｂ）は、図１（Ａ）に示す構成の深さ方向のバンド構造を模式的に示す。ゲート電極２２はｎ＋型であり、ｐ型閾値調整領域１７との間に仕事関数の差（作り付け電位）を有する。この電位差により表面シリコン層１３は完全に空乏化し、酸化膜２１，１２内にも電界が生じている。さらに、ｐ型閾値調整領域１７の表面部に空乏層３０が発生し、電界が生じている。空乏層３０は電位変化を伴うので、シリコン層１３にとっては基板バイアスと同様の作用を示す。
【００２４】
図中、ＥＦはフェルミレベルを示し、Ｅｉは真性準位を示す。又、Ｎａは閾値調整領域１７の不純物濃度を示す。表面シリコン層１３の厚さをＴｓｉとし、埋込酸化シリコン層の厚さをＴｂｏｘとし、ゲート酸化シリコン層の厚さＴｏｘとする。表面シリコン層１３の表面でのフェルミレベルＥＦと真性準位Ｅｉとの差をΨＢとする。
【００２５】
ゲート電極２２に正の電圧Ｖｇを印加すると、ゲート電極２２のポテンシャルは下がり、この変化に伴い、シリコン層１３のポテンシャルも左下がりに低下する。この時空乏層３０も延びる。閾値調整領域１７内の空乏層の延びは、不純物濃度に依存する。ΨＢが０．４Ｖになるゲート電圧を閾値電圧Ｖｔｈとする。閾値電圧Ｖｔｈは、閾値調整領域の不純物濃度に依存する。
【００２６】
閾値電圧Ｖｔｈは、簡単化のため、表面シリコン層１３はノンドープとすると、以下の式に基づき近似することができる。
【００２７】
【数１】
2005019799.tif 000003
上述の式を用い、表面シリコン層１３の厚さＴｓｉ、閾値調整領域１７の不純物濃度Ｎａををパラメータとし、閾値Ｖｔｈが埋込酸化シリコン層１２の厚さに対しどのように変化するかを調べた。なお、ゲート長は十分長いものとした。
【００２８】
図１（Ｃ）は、上述の計算結果を示すグラフである。横軸は埋込酸化シリコン層の厚さＴｂｏｘを単位ｃｍで対数スケールで示し、縦軸は閾値Ｖｔｈを単位Ｖでリニアスケールで示す。
【００２９】
表面シリコン層１３の厚さを５ｎｍとし、閾値調整領域１７の不純物濃度を１×１０１６ｃｍ−３、１×１０１７ｃｍ−３、１×１０１８ｃｍ−３、１×１０１９ｃｍ−３とした時の特性をそれぞれ曲線ｓ１〜ｓ４で示す。
【００３０】
埋込酸化シリコン層Ｔｂｏｘの厚さが１００ｎｍ（１×１０−５ｃｍ）の場合は、閾値調整領域の不純物濃度を変化させても、閾値はほとんど変化しない。閾値調整領域１７中に、空乏層はほとんど入らないことを示すと考えられる。
【００３１】
埋込酸化シリコン層の厚さＴｂｏｘを１０ｎｍ（１×１０−６ｃｍ）とすると、不純物濃度を３桁変化させることにより、閾値Ｖｔｈの絶対値は約０．０８Ｖ程度変化する。閾値調整領域の不純物濃度の差により、空乏層の延びに差が生じること示すと考えられる。埋込酸化シリコン層の厚さＴｂｏｘの厚さを１ｎｍとすれば、閾値の差は約０．３５Ｖに拡大する。埋込酸化シリコン層を薄くすることにより、閾値調整領域に生じる空乏層が厚くなり、変化する幅が大きくなることを示すと考えられる。
【００３２】
表面シリコン層１３の厚さＴｓｉを１０ｎｍとし、閾値調整領域１７の不純物濃度を１×１０１６ｃｍ−３、１×１０１７ｃｍ−３．１×１０１８ｃｍ−３．１×１０１９ｃｍ−３にした時の閾値をそれぞれ曲線ｓ６〜ｓ９で示す。表面シリコン層１３を１０ｎｍと厚くすると、閾値の変動は減少し、埋込酸化シリコン層の厚さＴｂｏｘが１０ｎｍの時、閾値Ｖｔｈの変化は約０．０７Ｖ、埋込み酸化シリコン層の厚さＴｂｏｘが１ｎｍの場合、閾値Ｖｔｈの変化は約０．２３Ｖとなる。
【００３３】
このように、表面シリコン層、埋込絶縁層の厚さを適切に選択し、埋込絶縁層下に形成する閾値調整領域の不純物濃度を調整することにより、０．１Ｖ以上の閾値の差、さらに０．２Ｖ以上の閾値の差が得られる。
【００３４】
閾値が８０ｍＶ変化すると電流は約１桁変化する。３桁の不純物濃度の変化により閾値電圧が約０．３５Ｖ変化することは、１桁の不純物濃度の変化により約１桁半の電流変化が得られることを示す。閾値調整領域の不純物濃度が１桁変化することにより閾値が０．０２５Ｖ以上変化する場合を、ゲート電圧の変化により、閾値調整領域内の空乏層幅が実質的に変化すると呼ぶことにする。
【００３５】
これらの結果から、埋込酸化シリコン層１２の厚さを１０ｎｍ以下で十分薄くすると、埋込酸化シリコン層下の閾値調整領域の不純濃度の変化により、閾値電圧を変化させられることが判明した。表面シリコン層１３の厚さも１０ｎｍ以下とすることが好ましい。ただし、上述の計算は簡単化されたモデルに基づくものである。念の為、２次元のデバイスシミュレーションも行った。
【００３６】
図２は、２次元デバイスシミュレーションの結果を示すグラフである。横軸はゲート長を単位μｍで対数スケールで示し、縦軸は閾値Ｖｔｈを単位Ｖでリニアスケールで示す。なお、埋込酸化シリコン層の厚さは１．８ｎｍ、ゲート酸化シリコン層の厚さは１．７ｎｍ、表面シリコン層の不純物濃度は１×１０１７ｃｍ−３、支持シリコン基板１１の不純物濃度は１×１０１５ｃｍ−３とした。ドレイン電圧は０．９Ｖとした。
【００３７】
表面シリコン層の厚さを１０ｎｍとし、埋込み酸化シリコン層下の閾値調整領域の不純物濃度を３×１０１８ｃｍ−３、１×１０１９ｃｍ−３、３×１０１９ｃｍ−３とした時の特性をそれぞれ曲線ｓ１１、ｓ１２、ｓ１３で示す。表面シリコン層の厚さを５ｎｍとし、閾値調整領域の不純物濃度を３×１０１８ｃｍ−３、１×１０１９ｃｍ−３、３×１０１９ｃｍ−３とした時の特性を、それぞれ曲線ｓ１６、ｓ１７、ｓ１８で示す。
【００３８】
曲線ｓ１１、ｓ１２、ｓ１３でも、曲線ｓ１６、ｓ１７、ｓ１８でも、閾値調整領域の不純物濃度の１桁の変化により約０．１Ｖ以上の閾値電圧の変化が得られている。ゲート電圧の変化により、閾値調整領域の空乏層幅が実質的に大きく変化していることが判る。
【００３９】
ゲート長Ｌｇが３０ｎｍ（３×１０−２μｍ）の時、閾値電圧を−０．０５〜０Ｖに設定するには、表面シリコン層の厚さが１０ｎｍの場合には、閾値調整領域の不純物濃度を１０１９ｃｍ−３にする必要がある。表面シリコン層の厚さを５ｎｍとすると、閾値電圧−０．０５〜０Ｖとするのに閾値調整用埋込領域の不純物濃度は１０１８ｃｍ−３台で十分である。
【００４０】
閾値調整領域は、表面からのイオン注入によって形成するのが便利である。閾値調整領域の不純物濃度を高くしようとすると、表面シリコン層にも相対的に高い不純物濃度を与えることになる。高い反転層移動度を得るには、チャネル領域の不純物濃度は低いほうが有利である。閾値調整領域の不純物濃度をあまり高くしないためには、表面シリコン層の厚さは１０ｎｍ未満、好ましくは５ｎｍ以下とすることが望ましい。
【００４１】
埋込酸化シリコン層の厚さを１．８ｎｍ、ゲート酸化シリコン層の厚さを１．７ｎｍ、表面シリコン層の厚さを５ｎｍ、不純物濃度を１×１０１７ｃｍ−３、支持シリコン基板１１の不純物濃度を１×１０１５ｃｍ−３とした時、閾値調整領域１７の不純物濃度を３×１０１８ｃｍ−３〜１×１０１９ｃｍ−３の範囲で変動させれば閾値電圧を−０．１３Ｖ〜０．１６Ｖ（計０．２９Ｖ）の範囲で制御できることを確認した。
【００４２】
このように、図１（Ａ）の構成において、表面シリコン層の厚さを１０ｎｍ未満、埋込絶縁層の厚さを１０ｎｍ以下とし、閾値調整領域の不純物濃度を変化させることにより閾値電圧を変化させることができる。
【００４３】
第１の実施例においては、ＦＤ型ＳＯＩトランジスタの閾値を所望の値に設定する場合を説明した。複数種類のＦＤ型ＳＯＩトランジスタを作成する場合、異なる閾値を選択することもできる。
【００４４】
図３（Ａ）は、本発明の第２の実施例による半導体装置の構成を概略的に示す断面図である。シリコン支持基板１１、埋込酸化シリコン層１２、表面シリコン層１３が積層され、ＳＯＩ構造を構成することは第１の実施例と同様である。素子分離領域１６は、異なる閾値を有する複数種類のトランジスタの活性領域を画定している。支持基板１１の表面領域にｐ型ウエル領域３１が形成されている場合を図示するが、ｐ型ウエル領域３１は省略することも可能である。
【００４５】
第１の活性領域における閾値調整領域１７と第２の活性領域における閾値調整領域１８とはｐ型不純物濃度が異なる。例えば、第１の活性領域における閾値調整領域１７は、約１×１０１８ｃｍ−３のｐ型不純物濃度を有し、第２の活性領域における閾値調整領域１８は、約１×１０１９ｃｍ−３のｐ型不純物濃度を有する。各活性領域で、表面シリコン層上に、ゲート絶縁膜２１、ｎ＋型多結晶シリコンゲート電極２２、サイドウォールスペーサ２４が形成され、ゲート電極両側にソース／ドレイン領域２７が形成されることは第１の実施例と同様である。ゲート長が十分長い場合、第１の活性領域に形成されるトランジスタの閾値はＶｔｈ＝０．０３４Ｖとなり、高速動作に適する。第２の活性領域に形成されるトランジスタの閾値はＶｔｈ＝０．１５６Ｖとなり、オフ時のリーク電流の抑制に適する。０．１Ｖ以上の閾値の差が得られている。
【００４６】
図３（Ａ）においては、閾値電圧の異なるｎチャネルトランジスタを形成する場合を示したが、同様閾値電圧の異なるｐチャネルトランジスタを形成することもできる。
【００４７】
図３（Ｂ）は、閾値電圧の異なるｐチャネルトランジスタの構成を示す概略断面図である。支持シリコン基板１１上には埋込酸化シリコン層１２を介してｎ型表面シリコン層３３が積層されている。表面シリコン層３３内に素子分離領域１６で画定された第３の活性領域、第４の活性領域が形成されている。支持シリコン基板１１の表面層にｎ型ウェル３２が形成された場合を示すが、ｎ型ウェル３２は省略してもよい。
【００４８】
第３の活性領域下の支持シリコン基板表面部には第１のｎ型不純物濃度を有する閾値調整領域３７が形成され、第４の活性領域下の支持シリコン基板表面部には第２のｎ型不純物濃度を有する閾値調整領域３８が形成されている。
【００４９】
表面シリコン層３３の上に、ゲート絶縁膜２１、ｐ＋型多結晶シリコン層４２が積層され、パターニングされてゲート電極構造を構成している。ゲート電極４２両側の表面シリコン層内にｐ型不純物が添加されたソース／ドレイン（エクステンション）領域４７が形成される。ゲート電極側面上には酸化シリコンのサイドウォールスペーサ２４が形成されている。
【００５０】
図３（Ｂ）の構成においては、支持基板以外のシリコン層の導電型が図３（Ａ）に示すものと反転されている。閾値調整領域３７，３８のｎ型不純物濃度が異なることにより、２つのトランジスタの閾値が異なる値となる。単一半導体チップ上に図３（Ａ）の構成と、図３（Ｂ）の構成とを集積化することによりＣＭＯＳ回路を作製することができる。ｎチャネルトランジスタ、ｐチャネルトランジスタそれぞれで、高速動作を要求される回路では低い閾値、消費電力の抑制が望まれる回路では高い閾値を実現できる。
【００５１】
図３（Ｃ）は、トランジスタの平面構成を概略的に示す。素子分離領域ＳＴＩにより、活性領域が画定されている。活性領域を横切るように、ゲート電極Ｇが形成されている。ゲート電極Ｇの一端は素子分離領域上で幅が拡げられ、ゲートコンタクト領域ＧＣを形成している。ゲート電極Ｇの両側にソース領域Ｓ、ドレイン領域Ｄが形成される。
【００５２】
図３（Ｄ）は、ＦＤ型ＳＯＩトランジスタの平面構成の他の例を示す。素子分離領域ＳＴＩに画定された活性領域は、図中上方に突出した領域を有し、ボディーコンタクト領域ＢＣを構成している。ボディーコンタクト領域ＢＣを用い、トランジスタのチャネル領域に積極的にバイアス電圧を印加することが可能となる。
【００５３】
第１、第２の実施例においては、表面シリコン層内にＦＤ型ＳＯＩトランジスタを形成した。閾値調整領域が支持半導体基板表面に広く形成されている。トランジスタのソース／ドレイン領域と閾値調整領域とが対向し、寄生容量を形成する。寄生容量は小さいほど好ましい。次ぎに、ソース／ドレイン領域の寄生容量を低減することのできる構成を説明する。
【００５４】
図４（Ａ）〜図５（Ｈ）は、本発明の第３の実施例による半導体装置の製造方法を示す概略断面図である。なお、第１、第２の実施例による半導体装置の製造方法の説明も兼ねる。ｎチャネルトランジスタの製造を主として説明し、ｐチャネルトランジスタ用に異なる工程を必要とする場合は追加説明する。
【００５５】
図４（Ａ）に示すように、支持シリコン基板１１、埋込酸化シリコン層１２、表面シリコン層１３を貼り合わせたＳＯＩ構造を準備する。埋込酸化シリコン層１２は、例えば厚さ約１．８ｎｍであり、表面シリコン層１３は、最終状態で厚さ約５ｎｍとなるように厚さを選択する。表面シリコン層が厚すぎる場合には、表面部分を酸化し、酸化膜を除去することにより厚さを減少させる。
【００５６】
図４（Ｂ）を参照する。表面シリコン層１３の上に窒化シリコン膜のマスクを形成し、窒化シリコン膜をマスクとして表面シリコン層１３、埋込酸化シリコン層１２、支持シリコン基板１１をエッチングし、ＳＴＩ用溝を形成する。形成したＳＴＩ用溝内を埋め込むように酸化シリコン層を化学気相堆積（ＣＶＤ）またはプラズマＣＶＤ（ＰＥ−ＣＶＤ）により堆積し、窒化シリコン層マスク上の酸化シリコン層を化学機械研磨（ＣＭＰ）により除去する。その後窒化シリコンマスクは除去する。このようにして、例えば幅０．２μｍ、深さ０．３μｍのＳＴＩ１６を形成する。
【００５７】
図４（Ｃ）に示すように、表面シリコン層１３の表面にスルー酸化膜を厚さ約５ｎｍ形成する。必要に応じて、支持シリコン基板表面部にｎ型ウェル、ｐ型ウェル３１を形成する。Ｎチャネルトランジスタ領域に対して、埋込酸化シリコン層１２よりも深くまでＢイオンを加速エネルギ１０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２、注入角度約７度でイオン注入し、閾値調整用ｐ型領域１７を形成する。表面シリコン層１３にもｐ型不純物が添加され、表面シリコン層はｐ型となる。但し、加速エネルギが高いので表面シリコン層の不純物濃度は低い。
【００５８】
さらに、第２の活性領域を露出するレジストマスクを形成し、追加的にＢイオンを加速エネルギ１０ｋｅＶ、ドーズ量９×１０１３ｃｍ−２、注入角度約７度でイオン注入し、より高濃度の閾値調整領域１８を形成する。第２の活性領域のドーズ量は、合わせて１×１０１４ｃｍ−２となる。
【００５９】
なお、図３（Ａ）、（Ｂ）に示すように、ｎチャネルトランジスタとｐチャネルトランジスタを形成する場合、ｐチャネルトランジスタの第３、第４の全活性領域に対してＡｓイオンを加速エネルギ４０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２、注入角度約７度でイオン注入し、比較的低濃度のｎ型閾値調整領域を形成する。加速エネルギが高いので、表面シリコン層は、低濃度のｎ型層となる。
【００６０】
さらに、レジストマスクで選択された第４の活性領域に対しＡｓイオンを加速エネルギ４０ｋｅＶ、ドーズ量４．５×１０１３ｃｍ−２、注入角度約７度でイオン注入し、比較的高濃度（ドーズ量５×１０１３ｃｍ−２）のｎ型閾値調整領域を形成する。その後スルー酸化シリコン層は除去する。
【００６１】
図４（Ｄ）を参照する。活性領域の表面シリコン層１３表面を熱酸化し、厚さ約１．８ｎｍのゲート絶縁膜２１を成長する。ゲート絶縁膜の上に、例えば厚さ約１００ｎｍの多結晶（ポリ）シリコン層２２を成長し、さらにその表面上に厚さ約１０ｎｍの酸化シリコン層２３をＣＶＤにより成長する。酸化シリコン層２３は、エピタキシャル成長の際のハードマスクを形成する。
【００６２】
例えばゲート長約３０ｎｍでゲート電極構造をパターニングする。ゲート電極構造をマスクとし、Ａｓイオンを加速エネルギ５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２、注入角度０度でイオン注入し、ソース／ドレイン領域２７を形成する。以下、注入角度に言及しないイオン注入は注入角度０度である。ポリシリコンゲート電極の不純物濃度が不足する場合は、ポリシリコン層に対して予め不純物を添加しておく。
【００６３】
ｐチャネルトランジスタ領域においては、Ｂイオンを加速エネルギ０．５ｋｅＶ、ドーズ量１×１０１５ｃｍ−２でイオン注入し、ｐ型ソース／ドレイン領域を形成する。ポリシリコンゲート電極の不純物濃度が不足する場合は、ポリシリコン層に対して予め不純物を添加しておく。
【００６４】
このようにして、ソース／ドレイン領域のエクステンション領域が形成される。さらに、ゲート電極を覆うように厚さ約８０ｎｍの酸化シリコン層を成長し、リアクティブイオンエッチング（ＲＩＥ）により平坦部上の酸化シリコン層をエッチング除去する。ゲート電極側壁上にサイドウォールスペーサ２４が残る。図４（Ｄ）の工程を終了すると、第１、第２実施例対応の構成が得られる。第１、第２の実施例の場合は、必要に応じ、サイドウォールスペーサ形成後、さらに高濃度ソース／ドレイン領域形成用イオン注入を行う。以下、深いソース／ドレイン領域等を形成する工程等を説明する。
【００６５】
図５（Ｅ）に示すように、酸化シリコン層をマスクとし露出した表面シリコン層をＲＩＥによりエッチング除去する。シリコン層が除去されると、埋込酸化シリコン層１２が露出する。続いて、厚さ１．８ｎｍの埋込酸化シリコン層１２をエッチングする。ゲート電極上部の酸化シリコン層２３もエッチングされるが、厚さ１０ｎｍと埋込酸化シリコン層に比べて十分厚いため、その一部は残る。支持シリコン基板１１の閾値調整領域１７、１８が露出する。
【００６６】
図５（Ｆ）に示すように、露出したシリコン表面上に選択的に、シリコン層をエピタキシャル成長する。酸化シリコン層で覆われたゲート電極構造、ＳＴＩ上にはＳｉは成長しない。例えば、基板温度７５０℃、ソースガスとしてジクロルシラン１００ｓｃｃｍ、ＨＣｌ１０ｓｃｃｍを、チャンバー内圧力１ｔｏｒｒで供給する。表面シリコン層１３の表面とほぼ同一レベルまでエピタキシャル層２６が成長した時点でエピタキシャル成長を停止させる。
【００６７】
図５（Ｇ）に示すように、サイドウォールスペーサをマスクとし、Ｐイオンを加速エネルギ１０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入し、高濃度ｎ型ソース／ドレイン領域２８を形成する。なお、ゲート電極にもｎ型不純物がイオン注入される。高濃度ｎ型ソース／ドレイン領域２８は、ｐ型閾値調整領域１７、１８を貫通し、その下の低濃度ｐ型ウエル領域３１に達する。
【００６８】
高濃度ｎ型ソース／ドレイン領域２８底面が、比較的高濃度の閾値調整領域１７、１８とでなく、低濃度ｐ型領域３１と接合を形成するため、接合容量を低く抑えることができる。高濃度ソース／ドレイン領域２８の側面は、比較的高濃度の閾値調整領域１７、１８と接触するが、その面積は小さいため、容量は小さく抑えられる。
【００６９】
ｐチャネル領域においては、Ｂイオンを加速エネルギ３ｋｅＶ、ドーズ量２×１０１５ｃｍ−２でイオン注入し、ｎ型閾値調整領域を貫通して、低濃度ｎ型ウェルに達する高濃度ｐ型ソース／ドレイン領域を形成する。
【００７０】
図５（Ｈ）を参照する。ゲート電極２２上の酸化シリコン層２３をエッチング除去し、シリサイド反応可能な金属例えばＣｏ膜を堆積し、熱処理することによりシリサイド層２９を形成する。シリサイド層２９は、例えば厚さ２０ｎｍ形成される。低抵抗のコンタクトが得られる。
【００７１】
図５（Ｈ）に示す構成においては、シリサイド層２９が、表面シリコン層１３よりも厚く形成されるため、ソース／ドレインのエクステンション領域２７は、シリサイド層２９と側面のみによってコンタクトする。シリサイド層とシリコン層との間の接触抵抗が大きくなる可能性がある。
【００７２】
図６（Ａ）〜（Ｄ）は、シリサイド層の接触抵抗を低減することのできる第４の実施例による半導体装置の製造方法を概略的に示す。
図６（Ａ）は、図５（Ｅ）に示す状態と同等の状態を示す。埋込酸化シリコン層１２がサイドウォールスペーサ２４の両側でエッチングされ、閾値調整領域１７が露出している。
【００７３】
図６（Ｂ）に示すように、第３の実施例同様の条件で、シリコン層２６ｘをエピタキシャルに成長する。本実施例においては、表面シリコン層１３の表面よりもさらに上までエピタキシャルシリコン層２６ｘを成長し、シリサイド化した時のシリサイド層下面が表面シリコン層１３の上面とほぼ一致するようにする。
【００７４】
図６（Ｃ）に示すように、Ｐイオンを加速エネルギ１０ｋｅＶ、ドーズ量４×１０１５ｃｍ−２でイオン注入し、エピタキシャルシリコン層２６ｘから、閾値調整領域１７を貫通する高濃度ソース／ドレイン領域２８を形成する。なお、ｐチャネルトランジスタにおいては、Ｂイオンを加速エネルギ３ｋｅＶ、ドーズ量２×１０１５ｃｍ−２でイオン注入する。
【００７５】
図６（Ｄ）に示すように、露出しているシリコン表面にシリサイド層２９を形成する。高濃度ソース／ドレイン領域２８の表面においては、シリサイド層２９が表面シリコン層１３とほぼ同じレベルまで形成される。エクステンション領域２７と高濃度ソース／ドレイン領域２８が連続して存在し、シリサイド層２９は、広い底面積でシリコン層２８と接触し、接触抵抗を低減化する。
【００７６】
図７（Ａ）〜（Ｃ）は、シリサイド層の接触抵抗を低減化する第５の実施例を示す。
図７（Ａ）は、図５（Ｇ）と等価の状態である。このままシリサイド層を形成すると、シリサイド層の側面とエクステンション領域２７の側面とが接触することになる。
【００７７】
図７（Ｂ）に示すように、基板表面上に酸化シリコン層を厚さ約４０ｎｍ、ＣＶＤで堆積する。この酸化シリコン層をＲＩＥによりエッチングし、ゲート電極側壁上にのみ第２のサイドウォールスペーサ２５を残す。高濃度ソース／ドレイン領域２８の露出表面がゲート電極から離れる方向に移動している。
【００７８】
図７（Ｃ）に示すように、露出しているシリコン表面にシリサイド層２９を形成する。高濃度ソース／ドレイン領域２８の表面においては、ゲート電極から離れた領域にのみシリサイド層２９が形成されるため、埋込酸化シリコン層１２とシリサイド層２９とが離され、高濃度ソース／ドレイン領域２８がシリサイド層２９底面及び側面を囲んで残る。このようにして、シリサイド層２９の広い面積で接触を形成し、接触抵抗を低減化できる。
【００７９】
図８（Ａ）、（Ｂ），（Ｃ）は、第６の実施例による半導体装置の製造方法を示す。エピタキシャル成長を用いることなく、寄生容量を低減化する。
図８（Ａ）は、ゲート電極上の酸化シリコン層が形成されていない点以外は、図４（Ｄ）と等価な状態を示す。
【００８０】
図８（Ｂ）に示すように、比較的高い加速エネルギで、高濃度ソース／ドレイン領域を形成するイオン注入を行なう。表面シリコン層１３の露出部分に高濃度ソース／ドレイン領域２８が形成されると共に、埋込酸化シリコン層１２下部にも高濃度ｎ型領域２８ｘが形成される。高濃度ｎ型領域２８ｘが比較的高濃度の閾値調整領域１７を貫通して低濃度領域３１と接触するようになると、高濃度ｎ型領域２８ｘの接合容量が減少する。このようにして、トランジスタのソース／ドレイン領域の寄生容量を減少できる。
【００８１】
図８（Ｃ）に示すように、露出しているシリコン表面上にシリサイド化可能な金属層を堆積し、シリサイド層２９を形成する。
本実施例によれば、簡単な製造工程によって、ソース／ドレイン領域の寄生容量を低減化することができる。
【００８２】
以上実施例に沿って、本発明を説明したが、本発明はこれらに制限されるものではない。例えば、半導体はシリコンに限定されない．各領域の例示した数値は限定的なものではない。材料も限定的ではない。その他、種々の変更、改良、組合せが可能なことは、当業者に自明であろう。
【００８３】
以下、本発明の特徴を付記する。
（付記１）（１）  支持半導体基板と、
前記支持半導体基板上に配置された絶縁層と、
前記絶縁層上に配置された第１導電型の能動半導体層と、
前記能動半導体層内に第１及び第２の活性領域を画定する素子分離領域と、
各活性領域の一部表面上に形成されたゲート絶縁層と、
前記ゲート絶縁層上に形成された、前記第１導電型と逆導電型である第２導電型の半導体ゲート電極と、
前記各ゲート電極両側で前記活性領域に形成された、前記第２導電型のソース／ドレインエクステンション領域と、
前記ゲート電極下方で、前記活性領域内で、前記ソース／ドレインエクステンション領域に挟まれて画定されたチャネル領域と、
前記各ゲート電極下方の絶縁層と接する前記支持半導体基板表面部に形成された前記第１導電型の閾値調整領域と、
を有し、ゲート電極にオフ電圧が印加された状態で、前記各チャネル領域は完全に空乏化しており、前記閾値調整領域は一部空乏化している半導体装置。
【００８４】
（付記２）  前記支持半導体基板は、第１低濃度のシリコン基板であり、前記絶縁層は酸化シリコン層であり、前記能動半導体層は前記第１低濃度より高濃度の第２低濃度のシリコン層であり、前記ゲート電極は前記第２低濃度より高濃度のポリシリコン層である付記１記載の半導体装置。
【００８５】
（付記３）  前記ゲート電極下方の前記能動半導体層は、１０ｎｍ未満の厚さを有する付記１または２記載の半導体装置。
（付記４）  前記絶縁層は、１０ｎｍ以下の厚さを有する付記１〜３のいずれかに記載の半導体装置。
【００８６】
（付記５）（２）  前記第１の活性領域下方の前記閾値調整領域と、前記第２の活性領域下方の前記閾値調整領域が異なる不純物濃度を有する付記１記載の半導体装置。
【００８７】
（付記６）  前記第１の活性領域のトランジスタと第２の活性領域のトランジスタとは、０．１Ｖ以上の閾値の差を有する付記１〜５のいずれかに記載の半導体装置。
【００８８】
（付記７）（３）  さらに、
前記各ゲート電極の側壁上に形成されたサイドウォールスペーサと、
前記サイドウォールスペーサ両側で前記活性領域に形成された前記第２導電型の第１領域と、
前記サイドウォールスペーサ両側で、前記閾値調整領域よりも深く、前記支持基板表面部に形成された前記第２導電型の第２領域と、
を有する付記１〜６のいずれかに記載の半導体装置。
【００８９】
（付記８）（４）  前記絶縁層が前記サイドウォールスペーサ両側で除去されており、前記第１領域と前記第２領域とは連続してソース／ドレイン領域を形成する付記７記載の半導体装置。
【００９０】
（付記９）  前記第１領域は前記チャネル領域よりも高い表面を有する付記８記載の半導体装置。
（付記１０）  前記第１領域と前記第２領域とは、前記絶縁層で分離されている付記７記載の半導体装置。
【００９１】
（付記１１）  さらに、前記各ゲート電極、前記各ソース／ドレイン領域、または前記ソース／ドレインエクステンション領域の一部上に形成されたシリサイド層を有する付記１〜１０のいずれかに記載の半導体装置。
【００９２】
（付記１２）  （ａ）支持半導体基板と、絶縁層と、第１導電型の能動半導体層とが積層されたＳＯＩ構造を準備する工程と、
（ｂ）能動半導体層内に第１、第２の活性領域を画定する素子分離領域を形成する工程と、
（ｃ）前記第１、第２の活性領域下方の支持半導体基板表面部に第１導電型の不純物をイオン注入し、第１、第２の閾値調整領域を形成する工程と、
（ｄ）各活性領域の一部表面上方に、前記第１導電型と逆導電型の第２導電型の半導体ゲート電極を形成する工程と、
（ｅ）各ゲート電極、素子分離領域をマスクとし、各活性領域に、第２導電型の不純物をイオン注入し、ソース／ドレインエクステンション領域を形成すると共に、ゲート電極下方で、活性領域内で、前記ソース／ドレインエクステンション領域に挟まれたチャネル領域を画定する工程と、
を有し、ゲート電極にオフ電圧が印加された状態で、各チャネル領域は完全に空乏化し、閾値調整領域は一部空乏化しているように、前記能動半導体層の厚さ、不純物濃度、前記絶縁層の厚さ、前記閾値調整領域の不純物濃度が選択されている半導体装置の製造方法。
【００９３】
（付記１３）  さらに、
（ｆ）前記ゲート電極側壁上にサイドウォールスペーサを形成する工程と、
（ｇ）前記ゲート電極、前記サイドウォールスペーサをマスクとし活性領域に前記第２導電型の不純物をイオン注入し、前記ソース／ドレインエクステンション領域に連続する高濃度の第１領域と、前記閾値調整領域を貫通する高濃度の第２領域を形成する工程と、
を含む付記１２記載の半導体装置の製造方法。
【００９４】
（付記１４）  さらに、
（ｈ）前記工程（ｇ）に先立ち、前記サイドウォールスペーサ外側の前記能動半導体層、前記絶縁層をエッチングし、前記支持半導体基板を露出する工程と、
（ｉ）前記露出した支持半導体基板上に半導体層をエピタキシャル成長する工程と、
を含み、前記工程（ｉ）の後、前記工程（ｇ）を行なう付記１３記載の半導体装置の製造方法。
【００９５】
（付記１５）  さらに、
（ｊ）前記工程（ｇ）の後、露出している半導体表面にシリサイド層を形成する工程、
を含む付記１３または１４記載の半導体装置の製造方法。
【００９６】
（付記１６）前記工程（ｃ）が、第１、第２の閾値調整領域で異なる不純物濃度のイオン注入を行う付記１２〜１５のいずれかに記載の半導体装置の製造方法。
【００９７】
【発明の効果】
ＦＤ型ＳＯＩトランジスタにおいて、埋込絶縁層の下に一部空乏化された閾値調整領域を設けることにより、閾値を調整することができる。閾値の異なる複数種類のトランジスタを形成することができる。
このようなトランジスタを製造する好適な方法が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施例による半導体装置の構成及び特性を概略的に示す断面図、ダイアグラム、グラフである。
【図２】２次元シミュレーションによる図１に示すトランジスタの特性を示すグラフである。
【図３】本発明の第２の実施例による半導体装置の構成を概略的に示す断面図である。
【図４】本発明の第３の実施例による半導体装置の製造方法を概略的に示す断面図である。
【図５】第３の実施例による半導体装置の製造方法を概略的に示す断面図である。
【図６】本発明の第４の実施例による半導体装置の製造方法を概略的に示す断面図である。
【図７】本発明の第５の実施例による半導体装置の製造方法を概略的に示す断面図である。
【図８】本発明の第６の実施例による半導体装置の製造方法を概略的に示す断面図である。
【符号の説明】
１１  支持シリコン基板
１２  埋込絶縁層
１３  表面半導体層
１６  素子分離領域（ＳＴＩ）
１７、１８  閾値調整領域
２１  ゲート絶縁層
２２  ゲート電極
２３  表面保護層
２４  サイドウォールスペーサ
２７  ソース／ドレインエクステンション領域
２８  高濃度ソース／ドレイン領域
２９  シリサイド層
３３  表面シリコン層
４２  ゲート電極
４７  ソース／ドレインエクステンション領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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