(57)【要約】【課題】一つのＬＳＩチップにおけるインタフェース部分（特に、チップ周辺に配置された外部続端子とのインタフェース部分）について、ＢＩＳＴ方式以外の検査手法を用いて、容易かつ効率的に検査を行うことを可能とする。【解決手段】スキャンテストモード時において、ＬＳＩチップ１００の周辺に配置されているバウンダリスキャンセル（ＢＳ）を活用して、新規なスキャンチェーンを形成する。この新規に形成されるスキャンチェーンは、フルスキャンテスト対象回路（５００）と外部接続端子（パッド）Ｐ１〜Ｐ９等との間のインタフェース領域Ｋ１，Ｋ２，Ｋ３に位置する、検査がむずかしい組合せ回路２００，３００，４００を検査するためのテスト用のパスとなる。テストパターンとして、ＡＴＰＧにより自動生成されたパターンを利用し、検査精度を高める。【選択図】  図１
2005300217.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップに集積されたスキャンテスト対象回路と、
前記半導体チップの外部接続端子の近傍に設けられ、テストモード時において、少なくともその一部がスキャンチェーンを構成可能なように設計されている、複数のバウンダリスキャンセルと、
を有する半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置であって、
前記スキャンテスト対象回路は、フリップフロップをすべて使用してスキャンチェーンを構築するフルスキャンテストの対象回路であり、
前記半導体チップの外部接続端子と、前記少なくとも一つのバウンダリスキャンセルと、前記フルスキャンテストの対象回路の一部と、を電気的に接続して構築されるスキャンチェーンと、
を有する半導体集積回路装置。
【請求項３】
テストモード時において、半導体チップの外部接続端子の近傍に配置される、バウンダリスキャン回路を構成する複数のバウンダリスキャンセルの少なくとも一部が、前記外部接続端子とスキャンテスト対象回路との間の領域に位置するテスト対象回路の検査をするためのスキャンチェーンを構成するように、前記バウンダリスキャン回路を設計する半導体集積回路装置のテスト回路設計方法。
【請求項４】
テストモード時において、半導体チップの外部接続端子の近傍に配置される、バウンダリスキャン回路を構成する複数のバウンダリスキャンセルの少なくとも一部が、前記外部接続端子とスキャンテスト対象回路との間の領域に位置するテスト対象回路の検査をするためのスキャンチェーンを構成するように、前記バウンダリスキャン回路を設計するステップと、
スキャンテスト時において、前記複数のバウンダリスキャンセルの少なくとも一部を構成要素として構築される前記スキャンチェーンを用いて、前記検査対象回路にデータを入力し、その結果として前記検査対象回路から出力されるデータを前記外部接続端子を介して外部に導出して観察し、これにより前記検査対象回路のテストを実行するステップと、
を含む半導体集積回路装置のスキャンテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路装置のテスト回路設計方法に関する。
【背景技術】
【０００２】
複雑なシステムＬＳＩの実現には、そのＬＳＩの検査手法の確立が不可欠である。大規模ＬＳＩの検査手法としては、ＢＩＳＴ（ビルトイン・セルフテスト）回路を用いる方法や、スキャンチェーン方式のテスト回路を用いる方法、アイソレーションテスト等があるが、いずれも一長一短があり、大規模ＬＳＩでは、これらを適宜、使い分ける手法が採用される。
【０００３】
ＢＩＳＴ方式は、ＬＳＩ内部において発生させたテストパターンを内部回路に入力し、その結果として内部回路から出力される信号パターンから故障判定を行い、その結果を外部に出力するものであり、この方式は、メモリ回路のように、規則性のある構造の機能ブロックの検査に適している。
【０００４】
スキャンチェーン方式は、順序回路を構成するフリップフロップを連結してシフトレジスタとして動作させることによりスキャンチェーン（テストモード用の信号経路であり、スキャンパスとも呼ばれる）を構成し、テストパターンの入力、内部の組み合わせ回路からのデータの読み出しを行い、期待値との一致判定を行うことで故障診断を行うものである。この方式は、多数のフリップフロップを含む順序回路と組合せ回路により構成される内部回路の検査に適している。
【０００５】
ここで、システムＬＳＩの検査手法について考察する。システムＬＳＩでは、一つの半導体チップに、種類の異なる、複数の機能マクロ（ＩＰコア）が配置される。各機能マクロは、予め、テスト容易化設計がなされている。
【０００６】
例えば、規則構造をもつメモリマクロやマイクロプログラム制御マクロについては、ＢＩＳＴを利用して検査を行うように設計されており、また、大規模な順序回路を含む機能マクロについては、例えば、フルスキャン方式のスキャンテスト（所定のフリップフロップを全部使用し、長いスキャンチェーンを構成してテストを行う方式）を行うように設計されている。したがって、各機能マクロの内部の回路ブロックについては、検査手法が、一応、確立されているといえる。
【０００７】
ただし、システムＬＳＩは、各機能マクロが有機的に結合して構成される一つのＬＳＩである以上、各機能マクロ単独の動作のみならず、各機能マクロ間のインタフェース部分の適正動作、各機能マクロとＬＳＩチップの外部接続端子（パッド）との間のインタフェース部分の適正動作の有無についても、事前に検査できるようにしておく必要がある。
【０００８】
このようなインタフェース部分（境界部分）の検査を容易化する技術は、例えば、特許文献１に記載されている。特許文献１に記載の技術では、少量の回路を追加することにより、インタフェース部分について、ＢＩＳＴ方式の検査を行うことを可能としている。
【特許文献１】特開平６−２０１７８２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、上述したように、検査方式には一長一短があり、その検査方式に適した回路と、そうでない回路がある。仮に、インタフェース部分に配置される回路が、ＢＩＳＴ方式の検査に向かない回路である場合（あるいは、ＢＩＳＴ方式の検査が困難な位置にレイアウトされている場合）には、特許文献１に記載の技術は使用できない。このような場合は、ＬＳＩチップ全体を実際に動作させる等して、インタフェース部分の適正動作を確認する必要があり（実動作試験）、効率的な検査を行うことが困難となる。
【００１０】
本発明は、一つのＬＳＩチップにおけるインタフェース部分（特に、チップ周辺に配置された外部接続端子とのインタフェース部分）について、ＢＩＳＴ方式以外の検査手法を用いて、容易かつ効率的に検査を行うことを可能とすることを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路装置は、半導体チップに集積されたスキャンテスト対象回路と、前記半導体チップの外部接続端子の近傍に設けられ、テストモード時において、少なくともその一部がスキャンチェーンを構成可能なように設計されている、複数のバウンダリスキャンセルとを有する。
【００１２】
本発明では、スキャンテスト時において、バウンダリスキャン回路（ボード実装時のＬＳＩチップ間の接続や、ＬＳＩチップの外部接続端子の状態観測等に用いられる検査回路）を活用し、インタフェース部分の回路を検査するための特別のスキャンチェーンを、余分な回路を付加することなく構成する。つまり、本来のスキャンテスト対象回路が備えるスキャンチェーンと、バウンダリスキャンセルを構成要素とするスキャンチェーンとを接続して新たなスキャンチェーンを構築することで、インタフェース部分にある、ＢＩＳＴ方式の検査が困難な回路（あるいは、検査が困難な位置にある回路）について、スキャンチェーン方式のテストを実行できるようになり、効率的な検査が実現される。また、スキャンチェーン方式の検査では、ＡＴＰＧ（オートマチック・テストパターン・ジェネレータ）により生成された、多彩なテストパターンを利用できるため、精度の高い検査を行うことができる。
【００１３】
また、本発明の半導体集積回路装置の一態様では、前記スキャンテスト対象回路は、フリップフロップをすべて使用してスキャンチェーンを構築するフルスキャンテストの対象回路であり、また、前記半導体チップの外部接続端子と、前記少なくとも一つのバウンダリスキャンセルと、前記フルスキャンテストの対象回路の一部と、を電気的に接続して構築されるスキャンチェーンは、前記フルスキャンテストの対象回路と前記半導体チップの外部接続端子との間の領域にあるテスト対象回路にテストパターンを入力するため、および前記テスト対象回路から出力されるデータを前記外部接続端子を介して外部へ導出するために使用される。
【００１４】
フルスキャンテスト回路は、半導体チップを縦横に横切る長いスキャンチェーンを有する。バウンダリスキャンセルを構成要素に含む局所的なスキャンチェーンを、そのフルスキャンテスト用のスキャンチェーンに接続すれば、新たなスキャンチェーンを、柔軟かつ容易に構築することができる。このことは、インタフェース部分の回路（検査対象の回路）が、ＬＳＩチップ上のどの位置にあるかに関係なく、その回路を検査するための新たなスキャンパスを容易に構築することができることを意味する。そして、バウンダリスキャンセルを利用することで構築される新たなスキャンチェーンを、外部接続端子の近傍にレイアウトされている回路（外部接続端子とのインタフェース領域にある検査対象の回路）へのテストパターン入力、および出力データの外部への導出用のパスとして利用する。これにより、ＬＳＩチップの周辺に配置されるインタフェース回路等についても、容易に、スキャンチェーン方式による検査を実行することができる。スキャンチェーン方式の検査では、ＡＴＰＧ（オートマチック・テストパターン・ジェネレータ）により生成された、多彩なテストパターンを利用できるため、精度の高い検査を行うことができる。
【００１５】
また、本発明の半導体集積回路装置のテスト回路設計手法は、テストモード時において、半導体チップの外部接続端子の近傍に配置される、バウンダリスキャン回路を構成する複数のバウンダリスキャンセルの少なくとも一部が、前記外部接続端子とスキャンテスト対象回路との間の領域に位置するテスト対象回路の検査をするためのスキャンチェーンを構成するように、前記バウンダリスキャン回路を設計する。
【００１６】
バウンダリスキャン回路およびスキャンテスト回路を、個別に設計するのではなく、一つのＬＳＩ内において、バウンダリスキャン回路を、スキャンテスト時におけるスキャンチェーンの一部としても利用できるように、予め、設計するものである。すなわち、一つのＬＳＩに含まれる種類の異なるテスト回路を、ＬＳＩ全体のテスト回路の効率的な構築という総合的な観点にたって設計するものであり、これにより、テスト回路資源の有効利用を図ることができる。また、従来、実動作試験に頼らざるを得なかったインタフェース部分についても、ＡＴＰＧを利用した高精度なテストを実施することができるようになり、検査効率が向上する。
【００１７】
また、半導体集積回路装置のスキャンテスト方法は、テストモード時において、半導体チップの外部接続端子の近傍に配置される、バウンダリスキャン回路を構成する複数のバウンダリスキャンセルの少なくとも一部が、前記外部接続端子とスキャンテスト対象回路との間の領域に位置するテスト対象回路の検査をするためのスキャンチェーンを構成するように、前記バウンダリスキャン回路を設計するステップと、スキャンテスト時において、前記複数のバウンダリスキャンセルの少なくとも一部を構成要素として構築される前記スキャンチェーンを用いて、前記検査対象回路にデータを入力し、その結果として前記検査対象回路から出力されるデータを前記外部接続端子を介して外部に導出して観察し、これにより前記検査対象回路のテストを実行するステップと、を含む。
【００１８】
従来は、スキャンテストの対象は、本来のスキャン設計された回路ブロックのみであったが、本発明のスキャンテスト方法によれば、新規なスキャンチェーンを柔軟に構築することで、インタフェース部分にある組合せ回路等も、スキャンテストの対象とすることができる。すなわち、スキャンテストの適用対象の拡大を図ることができる。システムＬＳＩのさらなる大規模化に伴い、検査上の死角となる回路が増大する傾向にあるが、本発明を活用することで、柔軟な対処が可能となる。
【発明の効果】
【００１９】
本発明によれば、一つのＬＳＩに実装されるテスト回路資源（バウンダリスキャンセル）を有効活用することにより、新たなスキャンチェーンを、柔軟に構築することが可能となる。したがって、特別な回路を付加することなく、従来検査がむずかしかったインタフェース部分の組合せ回路等についても、ＡＴＰＧを利用したスキャンチェーン方式のテストを行うことが可能となる。
【００２０】
システムＬＳＩのさらなる大規模化に伴い、検査上の死角となる回路が増大する傾向にあるが、本発明を活用することで、柔軟な対処が可能となる。すなわち、本発明を適用することにより、大規模化する半導体集積回路のテスト回路設計において、本来の動作と無関係な配線引き回しによる回路面積の増大、また、面積増大による性能低下などの不都合を回避することができる。また、回路設計が容易化されることから、半導体集積回路のコストダウンの実現、開発期間短縮の実現も達成することができる。
【発明を実施するための最良の形態】
【００２１】
（第１の実施形態）
図１は、本発明の半導体集積回路装置の一例（フルスキャンテスト対象回路とバウンダリスキャン回路の双方を含み、バウンダリスキャンセルをスキャンチェーンの一部として利用可能なように設計されたシステムＬＳＩ）の全体構成を示すブロック図である。
【００２２】
図示されるように、このシステムＬＳＩは、ＬＳＩチップ１００の外周部分に設けられた複数の外部接続端子（パッド）Ｐ１〜Ｐ９等と、それらの外部接続端子（パッド）の近傍に配置された複数のバウンダリスキャンセル（ＢＳ）１０２〜１１２等と、フルスキャンテスト対象回路５００と、このフルスキャンテスト対象回路５００と複数の外部接続端子Ｐ１〜Ｐ９等の間の領域（インタフェース領域）に位置する、検査がむずかしい回路（組合せ回路等）２００，３００，４００と、含んで構成されている。
【００２３】
バウンダリスキャン回路は、後に、ＬＳＩチップ１００が回路基板（不図示）に接続された場合に、その接続が適正になされているか否か、あるいは、ＬＳＩチップ１００における所定の外部接続端子（パッド）に現れる信号の観測等に使用される回路であり、本来は、フルスキャンテスト対象回路５００とは、別の用途に使用されるものである。バウンダリスキャン回路は、バウンダリスキャンセル（ＢＳ）という、多目的のメモリ素子を含んで構成される。
【００２４】
図２は、バウンダリスキャンセルの主要な機能を説明するための図である。図２に示されるように、バウンダリスキャンセル（ＢＳ）は、基本的に、２入力（IN-A,IN-B）かつ２出力（OUT-S,OUT-N）の素子であり、IN-AをそのままOUT-Sとして出力させる機能（スルー出力機能）と、IN-A,IN-Bのいずれかを取り込んでラッチする機能（キャプチャ、シフト機能）、内部のラッチ状態をそのまま維持する機能（状態維持機能）および、出力を更新する機能（更新出力機能）を有している。各バウンダリスキャンセル（ＢＳ）の機能は、タップコントローラ（ＴＡＰＣ）から出力される制御信号（IN-C，IN-D，IN-E，IN-F）によって制御される。
【００２５】
なお、図１では、タップコントローラ（ＴＡＰＣ）は省略されている。また、図１では、IN-A,IN-B，OUT-S,OUT-Nは各々、A，B，S，Nと簡略化されて描かれている。
【００２６】
図３は、一つのバウンダリスキャンセルの内部の回路構成の一例を示す回路図である。図示されるように、バウンダリスキャンセル（ＢＳ）は、２つの入力セレクタ５１，５２と、従属接続された２つのフリップフロップ（５３，５４）と、により構成される。入力セレクタ５１の選択動作は、タップコントローラ（ＴＡＰＣ）から供給される制御信号（IN-C）によって制御される。各フリップフロップ５３，５４のクロック端子（ＣＫ）には、タップコントローラ（ＴＡＰＣ）から、動作クロック（IN-D，IN-E）が与えられる。  また、入力セレクタ５２の選択動作は、タップコントローラ（ＴＡＰＣ）から供給される制御信号（IN-F）によって制御される。
【００２７】
ここで、図１に戻って、ＬＳＩチップ１００の内部構成の説明を続ける。図１に示されるように、フルスキャンテスト設計された回路（フルスキャンテスト対象回路）５００は、テストモード時には、フリップフロップ（ＦＦ１〜ＦＦ９）と、組合せ回路５１０，５２０が、交互に配置された形態となり、結果的に、ＬＳＩチップ１００を左右に横断する３本のフルスキャンチェーンが構築される。
【００２８】
すなわち、第１のフルスキャンチェーンは、外部接続端子（パッド）Ｐ１，フリップフロップＦＦ１，組合せ回路５１０，フリップフロップＦＦ２，組合せ回路５２０，フリップフロップＦＦ３，外部接続端子（パッド）Ｐ４により形成される。同様に、第２のフルスキャンチェーンは、パッドＰ２，フリップフロップＦＦ４，組合せ回路５１０，フリップフロップＦＦ５，組合せ回路５２０，フリップフロップＦＦ６，パッドＰ５により形成される。同様に、第３のフルスキャンチェーンは、パッドＰ３，フリップフロップＦＦ７，組合せ回路５１０，フリップフロップＦＦ８，組合せ回路５２０，フリップフロップＦＦ９，パッドＰ６により形成される。
【００２９】
図４は、フルスキャンテスト対象回路の具体的な内部構成を示す回路図である。図示されるように、フルスキャンテスト対象回路５００の各フルスキャンチェーンは、フリップフロップ（ＦＦ）６０ａ〜６０ｃと、組合せ回路６２ａ〜６２ｃ（図１の参照符号５１０，５２０に相当する）と、セレクタ６４ａ〜６４ｃ（図１では不図示）と、により構成される基本回路を１単位とし、これらが規則的に連結されて構成されている。各フルスキャンチェーンの動作は、制御信号IN1〜IN3、CK1〜CK3、CS1〜CS3（図１では不図示）によって制御される。
【００３０】
図１の本発明に係るＬＳＩチップ１００では、スキャンテストモード時において、スキャンテスト対象回路５００に形成されている本来の３本のスキャンチェーンの他に、バウンダリスキャンセル（ＢＳ）を構成要素の一部に含む、新たなスキャンチェーンを利用することができる。図１中、理解を容易化するために、新規に形成されるスキャンチェーンを、太い矢印にて示している。
【００３１】
図示されるように、新規に形成されるスキャンチェーンは２本ある。そのうちの１本は、図１の上側に示されるものであり、「外部接続端子（パッド）Ｐ７，バウンダリスキャンセル（ＢＳ）１０２，ＬＳＩチップ１００の周囲のインタフェース部分（主に、パッドとのインタフェースに関係する部分）Ｋ１にレイアウトされている検査対象の組合せ回路２００，スキャンテスト対象回路５００内の組合せ回路５１０，フリップフロップＦＦ２，同じくスキャンテスト対象回路５００内の組合せ回路５２０，ＬＳＩチップ１００の周囲のインタフェース部分（主に、パッドとのインタフェースに関係する部分）Ｋ２にレイアウトされている検査対象の組合せ回路３００，バウンダリスキャンセル（ＢＳ）１０５，外部接続端子（パッド）Ｐ８」により構築される。
【００３２】
このスキャンチェーンは、ＡＴＰＧ（オートマチック・テストパターン・ジェネレータ）により自動生成された多彩なテストパターン信号を、検査対象の組合せ回路２００または３００に入力し、また、それらの組合せ回路２００または３００から出力される信号を、ＬＳＩチップ１００の外部へと導出するための、臨時的な検査用のパスとして利用される。
【００３３】
ＡＴＰＧにより生成されるパターン（ＡＴＰＧパターン１）は、パッドＰ７から入力される。また、検査対象の組合せ回路２００または３００の出力信号は、パッドＰ８を介して外部に導出される。外部に出力される信号は“ＯＵＴ１”と示されている。
【００３４】
新規に形成される２本目のスキャンチェーンは、図１の下側に示されるものであり、「パッドＰ３，フリップフロップ（ＦＦ７），組合せ回路５１０，フリップフロップ（ＦＦ８），組合せ回路５２０，インタフェース部分Ｋ３にレイアウトされている検査対象の回路４００，バウンダリスキャンセル（ＢＳ）１１１，バウンダリスキャンセル（ＢＳ）１１２，パッドＰ９」により構築される。
【００３５】
この新規に形成される２本目のスキャンチェーンは、ＡＴＰＧ（オートマチック・テストパターン・ジェネレータ）により自動生成された多彩なテストパターン信号を、ＬＳＩチップ１００の周辺のインタフェース部分Ｋ３にレイアウトされている検査対象の組合せ回路４００に入力し、また、その組合せ回路４００から出力される信号を、ＬＳＩチップ１００の外部へと導出するための、臨時的な検査用のパスとして利用される。
【００３６】
ここで、ＡＴＰＧにより生成されるパターン（ＡＴＰＧパターン２）は、パッドＰ３から入力される。また、検査対象の組合せ回路４００の出力信号は、パッドＰ９を介して外部に導出される。外部に出力される信号は“ＯＵＴ２”と示されている。
【００３７】
このように、図１のＬＳＩチップ１００では、既存のテスト資源（バウンダリスキャンセル）を有効活用することにより、新たなスキャンチェーンを柔軟に形成し、ＬＳＩチップ１００の周辺に配置されている、ＢＩＳＴ等による検査が困難な組合せ回路（検査が困難な位置にある組合せ回路を含む）についても、スキャンテストを行うことが可能となる。
【００３８】
バウンダリスキャンセル（ＢＳ）は、本来的にデータのシフト機能を有しているため、スキャンチェーンを構成するシフトレジスタとして利用可能である。また、バウンダリスキャンセル（ＢＳ）は、ＬＳＩチップ１００の外周に設けられるパッドＰ１〜Ｐ８等の近傍に配置されているため、パッドを介して入力されるＡＴＰＧパターンを内部回路に伝達し、また、その内部回路からの信号をパッドを介して外部に導出するための経路として利用するのに好都合である。また、複数のバウンダリスキャンセル（ＢＳ）がＬＳＩチップ１００の周囲に配設されるため、利用可能なテスト資源の数が多いということであり、それだけ、スキャンチェーンの設計の自由度が高いということになる。
【００３９】
また、図１に示すように、フルスキャン設計のテスト回路（フルスキャンテスト対象回路）５００は、通常、ＬＳＩ１００のチップを横断（あるいは縦断）形態で構成され、長いスキャンチェーン（スキャンパス）を有している。したがって、スキャンテストの対象としたい内部の回路（組合せ回路等）が、どのような位置にあっても、その近くに、フルスキャンチェーンが敷設されているということになる。したがって、その内部の回路に近い位置にあるパッドおよびバウンダリスキャンセルを結ぶローカルなテスト用のパス（ローカルなスキャンチェーン）を形成し、そのローカルなスキャンチェーンを、その内部の回路の近傍にあるフルスキャンチェーン部分に接続することで、容易に、新規なスキャンチェーンを形成することができる。
【００４０】
本発明は、このような知見に基づき、バウンダリスキャンセルという既存の回路を有効利用して、余分な回路の付加なく、ＬＳＩチップの周辺に位置する回路の検査を行うための、臨時的なスキャンチェーンを柔軟に形成する。したがって、テストの効率を高めることができる。また、ＡＴＰＧにより、多彩なテストパターンを自動生成することができるため、高精度の検査を行うことができる。また、本発明では、バウンダリスキャン回路の設計（および、ＬＳＩチップ１００に内蔵される全体の回路の設計）段階において、予め、上記のような新規なスキャンチェーンの形成が可能なように、素子遅延の適正化や、必要なシフトレジスタの適切な位置における配置等の工夫をしておく（つまり、新規なスキャンチェーンを柔軟に構築可能なように、ＬＳＩチップ全体の回路を設計しておく）。
【００４１】
以下、図１に示すＬＳＩチップのテスト方法の概要を説明する。すなわち、予め、ＬＳＩチップの外部接続端子の近傍に配置される複数のバウンダリスキャンセルの少なくとも一部を、外部接続端子とスキャン設計対象回路との境界領域にある、テスト時において検査がむずかしい（位置にある）、組み合わせ回路等の検査をするためのスキャンチェーンとして使用できるように、バウンダリスキャン回路等を設計しておく。そして、スキャンテスト時（パーシャルスキャンテストも含むが、特に、フルスキャンテストが有効である）において、バウンダリスキャンセルの少なくとも一部を構成要素として構築される臨時のスキャンチェーンを用いて上記の組み合わせ回路等にデータを入力し、かつ、その組み合わせ回路等から出力されるデータを前記外部接続端子を介して外部に導出して観察し、これにより、上記の組み合わせ回路等についての検査を実行する。
【００４２】
このように、本発明によれば、既存のテスト資源を有効活用し、従来検査が困難な回路（検査が困難な位置にある回路を含む）についても、効率的かつ精度の高いスキャンテストを実施することができる。余分な回路の追加もほとんど必要ないため、ＬＳＩのチップ面積の増大等の弊害も生じない。
【００４３】
（第２の実施形態）
図５は、本発明の半導体集積回路装置の他の例（ＢＩＳＴ対象回路に設けられているバウンダリスキャンセルも利用してスキャンチェーンを構築する例）の全体構成を示すブロック図である。図６において、図１と同じ部分には、同じ参照符号が付されている。本実施形態の特徴は、ＬＳＩチップの周辺に配置されたバウンダリスキャンセルのみならず、そのＬＳＩに配置される機能マクロ（ＢＩＳＴテスト対象回路）に設けられているバウンダリスキャンセルについても、臨時的なスキャンチェーンを形成するための要素として利用する点である。
【００４４】
図５の上側に太い矢印で示されるスキャンチェーンは、「パッドＰ１０，バウンダリスキャンセル（ＢＳ）１０１および１０２，スキャンテストの対象回路（組合せ回路）２０２，フルスキャンテスト対象回路５００内の組合せ回路５１０，フリップフロップ（ＦＦ２），組合せ回路５２０，スキャンテストの対象回路（組合せ回路）３０２，バウンダリスキャンセル（ＢＳ）１０６，パッドＰ１１」によって構築される。
【００４５】
このスキャンチェーンに関しては、パッドＰ１０からＡＴＰＧにより自動生成されたテストパターン（ＡＴＰＧパターン３）が入力される。また、検査対象の回路２０２または３０２から出力されるデータは、パッドＰ１１を介してＬＳＩチップ１００の外部に出力される。
【００４６】
このスキャンチェーンは、図１で説明した臨時的な（新規な）スキャンチェーンと同趣旨であり、説明を省略する。ここで、注目すべきは、図５の下側に示される、もう一本の新規なスキャンチェーンである。図示されるように、図５のＬＳＩチップ１００には、二つのＢＩＳＴ（ビルトイン・セルフテスト）対象回路６００ａ，６００ｂが設けられている。各ＢＩＳＴ対象回路６００ａ，６００ｂには、テストパターンを生成すると共に、テスト対象回路からの信号を受けて故障診断を行うＢＩＳＴ回路６０２ａ，６０２ｂが設けられている。
【００４７】
また、このＢＩＳＴ対象回路６００ａ，６００ｂには、複数のバウンダリスキャンセル（図中、“ｂｓ”と記載される）が設けられている。機能マクロであるＢＩＳＴ対象回路（例えば、メモリマクロ、所定のロジックマクロ等）には、バウンダリスキャン回路も実装される場合があり、図5では、この場合を想定している。
【００４８】
図５では、このＢＩＳＴ対象回路６００ａ，６００ｂに設けられた、複数のバウンダリスキャンセル（ｂｓ）の一部をスキャンチェーンとして利用している。このスキャンチェーンは、フルスキャン対象回路５００とＢＩＳＴ対象回路６００ａ，６００ｂとの間の接続部“Ｑ１，Ｑ２”の接続の検査、あるいは、それらの回路間で授受されるデータの、正確性の検査に使用される。
【００４９】
このスキャンチェーンは、「パッドＰ３，フリップフロップＦＦ７，組合せ回路５１０，ＢＩＳＴ対象回路６００ａ，６００ｂ内の複数のバウンダリスキャンセル（ｂｓ），組合せ回路５２０，フリップフロップＦＦ９，パッドＰ６」により構築される。このスキャンチェーンに関しては、パッドＰ３からＡＴＰＧにより自動生成されたテストパターン（ＡＴＰＧパターン４）が入力される。また、検査対象である、フルスキャン対象回路５００とＢＩＳＴ対象回路６００ａ，６００ｂとの間の接続部“Ｑ１，Ｑ２”を経由して得られるデータは、パッドＰ６を介してＬＳＩチップ１００の外部に出力される。
【００５０】
このように、スキャンテストモード時に、ＢＩＳＴ対象回路６００ａ，６００ｂ内の複数のバウンダリスキャンセル（ｂｓ）を利用して、臨時のスキャンチェーンを形成することで、余分な回路を付加することなく、従来、検査が困難であった、フルスキャン対象回路５００とＢＩＳＴ対象回路６００ａ，６００ｂとの間の接続部“Ｑ１，Ｑ２”の導通状態、各回路ブロック間で授受されるデータの正確性等をチェックすることが可能となる。したがって、テスト効率が向上する。
【００５１】
また、本発明では、ＢＩＳＴ対象回路６００ａ，６００ｂ内に配置されるバウンダリスキャン回路の設計（および、ＬＳＩチップ１００に内蔵される全体の回路の設計）段階において、予め、上記のような新規なスキャンチェーンの形成が可能なように、素子遅延の適正化や、必要なシフトレジスタの適切な位置における配置等の工夫をしておく（つまり、新規なスキャンチェーンを柔軟に構築可能なように、ＬＳＩチップ全体の回路を設計しておく）。
【００５２】
以下、図５に示すＬＳＩチップのテスト方法の概要を説明する。すなわち、一つのＬＳＩチップ内に存在する、すべてのバウンダリスキャンセル（ＬＳＩの外部接続端子の近傍に配置されるものの他、ＢＩＳＴ設計対象回路内に設けられるものを含む）の少なくとも一部を、スキャンテスト時においてスキャンチェーンとして利用できるようにする点に配慮して、ＬＳＩに含まれる全バウンダリスキャン回路の設計を行なう。
【００５３】
そして、スキャンテスト（特に、フルスキャンテスト）時において、バウンダリスキャンセルの少なくとも一部を構成要素として構築されるスキャンチェーンを用いて、一つのＬＳＩに配置される種類の異なる回路ブロックの境界領域（インタフェース部分）、あるいは、一つの回路ブロックと外部接続端子との間の境界領域（インタフェース部分）に配置されている回路（接続配線を含む）についての検査を行なう。
【００５４】
このように、本発明によれば、検査時における死角になりがちなインタフェース部分の回路についても、高精度のスキャンテストを実行することができるようになり、柔軟な対処が可能となる。
【産業上の利用可能性】
【００５５】
本発明の半導体集積回路装置および半導体集積回路装置のテスト回路設計方法は、一つのＬＳＩに実装されるテスト回路資源（バウンダリスキャンセル）を有効活用することにより、新たなスキャンチェーンを、柔軟に構築することが可能となるという効果を有し、システムＬＳＩ等の半導体集積回路装置、半導体集積回路のテスト回路設計技術等として有用である。
【図面の簡単な説明】
【００５６】
【図１】本発明の半導体集積回路装置の一例（フルスキャンテスト対象回路とバウンダリスキャン回路の双方を含み、バウンダリスキャンセルをスキャンチェーンの一部として利用可能なように設計されたシステムＬＳＩ）の全体構成を示すブロック図
【図２】バウンダリスキャンセルの主要な機能を説明するための図
【図３】一つのバウンダリスキャンセルの内部の回路構成の一例を示す回路図
【図４】フルスキャンテスト対象回路の具体的な内部構成を示す回路図
【図５】本発明の半導体集積回路装置の他の例（ＢＩＳＴ対象回路に設けられているバウンダリスキャンセルも利用してスキャンチェーンを構築する例）の全体構成を示すブロック図
【符号の説明】
【００５７】
５１，５２  入力セレクタ
５３，５４  バウンダリスキャンセルを構成するフリップフロップ
１００  ＬＳＩチップ
１０２〜１１２  バウンダリスキャンセル（ＢＳ）
５００  フルスキャンテスト対象回路
５１０、５２０  組合せ回路
ＦＦ１〜ＦＦ９  フリップフロップ
２００，３００，４００  インタフェース領域に位置する検査対象の回路（組合せ回路等）
Ｐ１〜Ｐ１１  複数の外部接続端子（パッド）
Ｋ１〜Ｋ３  インタフェース領域
ＴＡＰＣ  タップコントローラ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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