(57)【要約】【課題】  １つのフレームメモリを用いて３フレームのデータを記憶する信号処理装置及び方法を提供し、同信号処理装置を含む表示装置を提供する。【解決手段】  信号処理装置及び方法に関し、この信号処理装置は、第１クロックを受けて第１クロックの周波数よりも高い周波数を有する第２クロックを生成するクロック変換部、そして、３フレームのデータを記憶し、第２クロックに同期してデータの書込・読出を行うフレームメモリを含み、第２クロックの１クロック当り２つのデータの書込・読出をフレームメモリに対して行う。【選択図】      図３
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【特許請求の範囲】
【請求項１】
第１クロックを受けて前記第１クロックの周波数よりも高い周波数を有する第２クロックを生成するクロック変換部と、
３フレームのデータを記憶し、前記第２クロックに同期してデータの書込・読出を行うフレームメモリと、
を含み、
前記第２クロックの１クロック当りに２つのデータの書込・読出を前記フレームメモリに対して行う信号処理装置。
【請求項２】
外部装置から入力される第１フレームデータを受けて前記フレームメモリに書き込み、前記フレームメモリに記憶されている第２フレームデータ及び第３フレームデータを前記フレームメモリから読み出す信号処理部をさらに含む、請求項１に記載の信号処理装置。
【請求項３】
前記信号処理部は、前記第１フレームデータを記憶する第１書き込み行メモリと第２書き込み行メモリ、前記第２フレームデータを記憶する第１読み出し行メモリ、そして第３フレームデータを記憶する第２読み出し行メモリを含む、請求項２に記載の信号処理装置。
【請求項４】
前記信号処理部は、前記第１書き込み行メモリに記憶されている前記第１フレームデータを前記第１書き込み行メモリから読み出して前記フレームメモリに書き込み、前記フレームメモリに記憶されている前記第２フレームデータを前記フレームメモリから読み出して前記第１読み出し行メモリに書き込み、前記フレームメモリに記憶されている前記第３フレームデータを前記フレームメモリから読み出して前記第２読み出し行メモリに書き込む、請求項３に記載の信号処理装置。
【請求項５】
前記第１読み出し行メモリ、前記第２読み出し行メモリ、前記第１書き込み行メモリ、そして前記第２書き込み行メモリの書き込み動作及び読み出し動作は、互いに異なるタイミングで動作する、請求項４に記載の信号処理装置。
【請求項６】
前記第２クロックの周波数は、前記第１クロックの周波数の１．５倍である、請求項５に記載の信号処理装置。
【請求項７】
前記信号処理部は、前記第２クロックに従って、前記第１フレームデータを前記第１書き込み行メモリから読み出し、前記第２フレームデータを前記第１読み出し行メモリに書き込み、前記第３フレームデータを第２読み出し行メモリに書き込む、請求項６に記載の信号処理装置。
【請求項８】
前記クロック変換部は、第１クロックを２分周した第３クロックを生成し、
前記信号処理部は、前記第３クロックに従って、前記第１フレームデータを前記第１書き込み行メモリと前記第２書き込み行メモリに書き込み、前記第１フレームデータを前記第２書き込み行メモリから読み出し、前記第２フレームデータを前記第１読み出し行メモリから読み出し、前記第３フレームデータを前記第２読み出し行メモリから読み出す、請求項７に記載の信号処理装置。
【請求項９】
前記第１読み出し行メモリから前記第２フレームデータを読み出す時間、前記第２読み出し行メモリから前記第３フレームデータを読み出す時間、前記第２書き込み行メモリから前記第１フレームデータを読み出す時間は、前記第１フレームデータが前記信号処理部に入力される時間（T）と同じである、請求項８に記載の信号処理装置。
【請求項１０】
前記信号処理部は、前記第１読み出し行メモリから前記第２フレームデータを読み出し、前記第２読み出し行メモリから前記第３フレームデータを読み出し、前記第２書き込み行メモリから前記第１フレームデータを読み出し、前記第１フレームデータ、前記第２フレームデータ、そして前記第３フレームデータを比較し、その比較結果に従って補正されたデータを生成するデータ補正部をさらに含む、請求項９に記載の信号処理装置。
【請求項１１】
前記第１読み出し行メモリ、前記第２読み出し行メモリ、前記第１書き込み行メモリ、そして前記第２書き込み行メモリは、ＦＩＦＯまたはデュアルポートラムからなる、請求項１０に記載の信号処理装置。
【請求項１２】
前記クロック変換部はＰＬＬを含む、請求項１１に記載の信号処理装置。
【請求項１３】
前記クロック変換部は前記信号処理部に含まれる、請求項１２に記載の信号処理装置。
【請求項１４】
前記フレームメモリはＤＤＲ ＳＤＲＡＭである、請求項２に記載の信号処理装置。
【請求項１５】
１Ｈ周期内において、前記第１フレームデータを前記フレームメモリに書き込み始める時間は、前記第２フレームデータ若しくは前記第３フレームデータを前記フレームメモリから読み出し始める時間よりも後である、請求項１４に記載の信号処理装置。
【請求項１６】
前記第１フレームデータを前記フレームメモリに書き込む時間、前記第２フレームデータを前記フレームメモリから読み出す時間、そして前記第３フレームデータを前記フレームメモリから読み出す時間は、それぞれ前記第１フレームデータが前記信号処理部に入力される時間（T）の１/３である、請求項１５に記載の信号処理装置。
【請求項１７】
前記Ｔ時間のうちの第１のＴ/３時間の間に、前記フレームメモリから前記第２フレームデータを読み出し、第２のＴ/３時間の間に前記フレームメモリから前記第３フレームデータを読み出し、第３のＴ/３時間の間に前記第１フレームデータを前記フレームメモリに書き込む、請求項１６に記載の信号処理装置。
【請求項１８】
前記第２フレームデータ若しくは前記第３フレームデータが記憶されていた前記フレームメモリの記憶空間に、前記第１フレームデータを書き込む、請求項１７に記載の信号処理装置。
【請求項１９】
３フレームのデータを記憶し、１クロック当り２つのデータの読出・書込を行うフレームメモリと、
外部装置から入力データを受けて、前記入力データを前記フレームメモリに書き込む信号処理部と、
を含み、
前記フレームメモリに記憶されているデータを前記フレームメモリから読み出す時間が、前記入力データを前記フレームメモリに書き込む時間よりも長い、信号処理装置。
【請求項２０】
前記記憶されているデータを、前記フレームメモリから読み出し始める時間は、前記入力データを前記フレームメモリに書き込み始める時間よりも前である、請求項１９に記載の信号処理装置。
【請求項２１】
前記フレームメモリから前記記憶されているデータを読み出す時間は、前記フレームメモリに前記入力データを書き込む時間の２倍である、請求項２０に記載の信号処理装置。
【請求項２２】
前記フレームメモリはＤＤＲ ＳＤＲＡＭである、請求項２１に記載の信号処理装置。
【請求項２３】
前記信号処理部は、行データを複数個記憶する行メモリを含み、
前記信号処理部は、前記入力データを前記行メモリに書き込み、前記フレームメモリに記憶されている第１フレームデータと第２フレームデータを前記フレームメモリから読み出して前記行メモリに書き込み、前記行メモリに記憶されている前記入力データを前記行メモリから読み出して前記フレームメモリに書き込む、請求項２２に記載の信号処理装置。
【請求項２４】
前記行メモリに記憶されている前記第１フレームデータ、前記第２フレームデータ、そして前記入力データを前記行メモリから読み出して比較し、その比較結果に従って補正されたデータを生成する、請求項２３に記載の信号処理装置。
【請求項２５】
請求項１項〜請求項２４のいずれか１項の信号処理装置を含む表示装置。
【請求項２６】
第１クロックを受けて前記第１クロック周波数よりも高い周波数を有する第２クロックを生成する段階と、
外部装置から第１フレームデータを受信して、前記第２クロックに従ってフレームメモリに書き込む段階と、
前記フレームメモリに記憶されている第２フレームデータ及び第３フレームデータを前記第２クロックに従って読み出す段階と、
を含む信号処理方法。
【請求項２７】
前記第２クロックの周波数は、前記第１クロックの周波数の１．５倍である、請求項２６に記載の信号処理方法。
【請求項２８】
外部装置から第１フレームデータを受信する段階と、
第１時間フレームメモリに記憶されている第２フレームデータ及び第３フレームデータを読み出す段階と、
前記第１時間よりも短い第２時間の間に前記第１フレームデータを前記フレームメモリに書き込む段階と、
を含む信号処理方法。
【請求項２９】
前記第１時間は前記第２時間の２倍である、請求項２８に記載の信号処理方法。
【請求項３０】
前記第２フレームデータ及び前記第３フレームデータを読み出す段階は、前記第１フレームデータを書き込む段階よりも先に行われる、請求項２７または請求項２９に記載の信号処理方法。
【請求項３１】
前記フレームメモリはＤＤＲ ＳＤＲＡＭである、請求項３０に記載の信号処理方法。
【請求項３２】
前記第１フレームデータを前記フレームメモリに書き込む時間、前記第２フレームデータを前記フレームメモリから読み出す時間、そして前記第３フレームデータを前記フレームメモリから読み出す時間は、それぞれ前記第１フレームデータが入力される時間の１/３である、請求項３１に記載の信号処理方法。
【請求項３３】
受信した前記第１フレームデータを行メモリに書き込み、前記フレームメモリから読み出す前記第２フレームデータ及び前記第３フレームデータを前記行メモリに書き込む段階をさらに含む、請求項３２に記載の信号処理方法。
【請求項３４】
前記第１フレームデータ、前記第２フレームデータ、そして前記第３フレームデータを比較し、その比較結果に従って補正されたデータを生成する段階をさらに含む、請求項３３に記載の信号処理方法。
【請求項３５】
前記比較/生成段階は、前記第１フレームデータ、前記第２フレームデータ、そして前記第３フレームデータを前記行メモリから読み出して、前記第１フレームデータ、前記第２フレームデータ、そして前記第３フレームデータを比較する段階を含む、請求項３４に記載の信号処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号処理装置及び方法に関し、特に、複数のフレームデータを記憶するためにメモリを用いる信号処理装置及び方法に関し、同信号処理装置を含む表示装置に関する。
【背景技術】
【０００２】
一般的な液晶表示装置は、画素電極及び共通電極を備える２つの表示板とその間に入っている誘電率異方性を有する液晶層を含む。画素電極は、行列状に配列されて、薄膜トランジスタ（ＴＦＴ）などのスイッチング素子に連結され１行ずつ順次にデータ電圧の印加を受ける。共通電極は、表示板の全面にわたって形成されており共通電圧の印加を受ける。画素電極と共通電極及びその間の液晶層は、回路的に見れば液晶蓄電器を構成し、液晶蓄電器は、これに連結されたスイッチング素子と共に画素を構成する基本単位となる。
【０００３】
このような液晶表示装置において、２つの電極に電圧を印加して液晶層に電界を生成し、この電界の強度を調節して液晶層を通過する光の透過率を調節することによって所望の画像を得る。この時、液晶層に一方向の電界が長く印加されることによって発生する劣化現象を防ぐために、フレーム毎、行毎、或いはドット毎に共通電圧に対するデータ電圧の極性を反転する。
【０００４】
このような液晶表示装置は、携帯に便利な平板表示装置（ＦＰＤ）の代表的なものであって、その中でも薄膜トランジスタ（ＴＦＴ）をスイッチング素子に利用するＴＦＴ-ＬＣＤが主に用いられている。
【０００５】
現在ＴＦＴ-ＬＣＤの大型化、高輝度化に従って動映像表示品質の重要性が強調され、特に、応答速度の改善が至急な問題である。即ち、液晶分子の応答速度が遅いため液晶蓄電器に充電される電圧（以下、画素電圧と言う）が目標電圧、つまり所望の輝度が得られる電圧にまで到達するのにある程度の時間がかかり、この時間は、液晶蓄電器に直前に充電されていた電圧との差によって変わる。したがって、例えば、目標電圧と直前電圧の差が大きい場合、最初から目標電圧のみを印加すれば、スイッチング素子がターンオンされている間に目標電圧に到達できないこともある。
【０００６】
このため、液晶の物性的な変化なく駆動的方法によって前述した問題を改善するために、ＤＣＣ（dynamic capacitance compensation）方式が提案された。即ち、ＤＣＣ方式は、液晶蓄電器の両端にかかる電圧が大きいほど充電速度が速くなる点を利用したものであって、当該画素に印加するデータ電圧（実際には、データ電圧と共通電圧の差であるが、便宜上、共通電圧を０と仮定する）を目標電圧よりも高くして、画素電圧が目標電圧に到達するのにかかる時間を短縮する。
【０００７】
このようなＤＣＣ方式では、フレームメモリが必要である。フレームメモリは、１フレーム全体のデータを記憶するメモリである。通常、１フレーム全体のデータを記憶するために、１つのフレームメモリを使用する。即ち、２フレームのデータを記憶するためには２つのフレームメモリが必要であり、３フレームのデータを記憶するためには３つのフレームメモリが必要である。ＤＣＣ方式によれば、フレームメモリに記憶されている２フレームのデータ或いは３フレームのデータを比較し、その比較結果に従って補正された映像データを算出する。
【０００８】
ところが、このようにフレームメモリを用いる場合、その分コストが上昇し、制御ボードの配設面積が増大するといった問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が目的とする技術的課題は、１つのフレームメモリを用いて３フレームのデータを記憶する信号処理装置及び方法を提供し、同信号処理装置を含む表示装置を提供することにある。
【課題を解決するための手段】
【００１０】
このような技術的課題を構成するための本発明の一実施例による液晶表示装置は、第１クロックを受けて前記第１クロックの周波数よりも高い周波数を有する第２クロックを生成するクロック変換部、そして３フレームのデータを記憶し、前記第２クロックに同期してデータの書込・読出を行うフレームメモリを含み、前記第２クロックの１クロック当り２つのデータの書込・読出を前記フレームメモリに対して行う。
【００１１】
前記信号装置は、外部装置から入力される第１フレームデータを受けて前記フレームメモリに書き込み、前記フレームメモリに記憶されている第２フレームデータと第３フレームデータを、前記フレームメモリから読み出す信号処理部をさらに含む構成とすることができる。
【００１２】
前記信号処理部は、前記第１フレームデータを記憶する第１書き込み行メモリと第２書き込み行メモリ、前記第２フレームデータを記憶する第１読み出し行メモリ、そして第３フレームデータを記憶する第２読み出し行メモリを含むのが好ましい。
【００１３】
前記信号処理部は、前記第１書き込み行メモリに記憶されている前記第１フレームデータを前記第１書き込み行メモリから読み出して前記フレームメモリに書き込み、前記フレームメモリに記憶されている前記第２フレームデータを前記フレームメモリから読み出して前記第１読み出し行メモリに書き込み、前記フレームメモリに記憶されている前記第３フレームデータを前記フレームメモリから読み出して前記第２読み出し行メモリに書き込むことができる。
【００１４】
前記第１読み出し行メモリ、前記第２読み出し行メモリ、前記第１書き込み行メモリ、そして前記第２書き込み行メモリの書き込み動作と読み出し動作が互いに異なるタイミングで動作するのが好ましい。
【００１５】
前記第２クロックの周波数は、前記第１クロックの周波数の１．５倍であるのが好ましい。
【００１６】
前記信号処理部は、前記第２クロックに従って、前記第１フレームデータを前記第１書き込み行メモリから読み出し、前記第２フレームデータを前記第１読み出し行メモリに書き込み、前記第３フレームデータを第２読み出し行メモリに書き込むことが好ましい。
【００１７】
前記クロック変換部は、第１クロックを２分周した第３クロックを生成し、前記信号処理部は、前記第３クロックに従って、前記第１フレームデータを前記第１書き込み行メモリと前記第２書き込み行メモリに書き込み、前記第１フレームデータを前記第２書き込み行メモリから読み出し、前記第２フレームデータを前記第１読み出し行メモリから読み出し、前記第３フレームデータを前記第２読み出し行メモリから読み出すことが好ましい。
前記第１読み出し行メモリから前記第２フレームデータを読み出す時間、前記第２読み出し行メモリから前記第３フレームデータを読み出す時間、前記第２書き込み行メモリから前記第１フレームデータを読み出す時間は、前記第１フレームデータが前記信号処理部に入力される時間（T）と同じである。
【００１８】
前記信号処理部は、前記第１読み出し行メモリから前記第２フレームデータを読み出し、前記第２読み出し行メモリから前記第３フレームデータを読み出し、前記第２書き込み行メモリから前記第１フレームデータを読み出し、前記第１フレームデータ、前記第２フレームデータ、そして前記第３フレームデータを比較し、比較結果に従って補正されたデータを生成するデータ補正部をさらに含むことができる。
【００１９】
前記第１読み出し行メモリ、前記第２読み出し行メモリ、前記第１書き込み行メモリ、そして前記第２書き込み行メモリは、ＦＩＦＯ（first-in-first-out）またはデュアルポートラム（dual port RAM）からなることができる。
【００２０】
前記クロック変換部は、ＰＬＬ（phase-locked loop）を含むことが好ましい。前記クロック変換部は、前記信号処理部に包含される構成とすることができる。
【００２１】
前記フレームメモリは、ＤＤＲ ＳＤＲＡＭ（double data rate synchronous dynamic RAM）であるのが好ましい。
【００２２】
１Ｈ周期内において、前記第１フレームデータを前記フレームメモリに書き込み始める時間は、前記第２フレームデータ若しくは前記第３フレームデータを前記フレームメモリから読み出し始める時間よりも後であるのが好ましい。
【００２３】
前記第１フレームデータを前記フレームメモリに書き込む時間、前記第２フレームデータを前記フレームメモリから読み出す時間、そして前記第３フレームデータを前記フレームメモリから読み出す時間は、各々前記第１フレームデータが前記信号処理部に入力される時間（T）の１/３であることが好ましい。
【００２４】
前記Ｔ時間のうちの第１のＴ/３時間の間に前記フレームメモリから前記第２フレームデータを読み出し、第２のＴ/３時間の間に前記フレームメモリから前記第３フレームデータを読み出し、第３のＴ/３時間の間に前記第１フレームデータを前記フレームメモリに書き込むことができる。
【００２５】
前記第２フレームデータ或いは前記第３フレームデータが記憶されていた前記フレームメモリの記憶空間に、前記第１フレームデータを書き込むことができる。
【００２６】
本発明の他の実施例による信号処理装置は、３フレームのデータを記憶し、１クロック当り２つのデータを読み出したり、書き込むフレームメモリ、そして外部装置から入力データを受けて、前記入力データを前記フレームメモリに書き込む信号処理部を含み、前記フレームメモリに記憶されているデータを前記フレームメモリから読み出す時間が、前記入力データを前記フレームメモリに書き込む時間よりも長い。
【００２７】
前記信号処理装置は、前記記憶されているデータを前記フレームメモリから読み出し始める時間は、前記入力データを前記フレームメモリに書き込み始める時間よりも前である。
前記フレームメモリから前記記憶しているデータを読み出す時間は、前記フレームメモリに前記入力データを書き込む時間の２倍であるのが好ましい。
【００２８】
前記フレームメモリは、ＤＤＲ  ＳＤＲＡＭであるのが良い。
【００２９】
前記信号処理部は行データを複数個記憶する行メモリを含み、前記信号処理部は前記入力データを前記行メモリに書き込み、前記フレームメモリに記憶されている第１フレームデータと第２フレームデータを前記フレームメモリから読み出して前記行メモリに書き込み、前記行メモリに記憶されている前記入力データを前記行メモリから読み出して前記フレームメモリに書き込むことが好ましい。
【００３０】
前記行メモリに記憶されている前記第１フレームデータ、前記第２フレームデータ、そして前記入力データを前記行メモリから読み出して比較し、比較結果に従って補正されたデータを生成できる。
【００３１】
本発明の他の実施例による表示装置は前記信号処理装置を含む。
【００３２】
本発明の他の実施例による信号処理方法は、第１クロックを受けて前記第１クロック周波数よりも高い周波数を有する第２クロックを生成する段階と、外部装置から第１フレームデータを受信して、前記第２クロックに従ってフレームメモリに書き込む段階と、前記フレームメモリに記憶されている第２フレームデータ及び第３フレームデータを前記第２クロックに従って読み出す段階とを含む。
【００３３】
前記第２クロックの周波数は、前記第１クロックの周波数の１．５倍であるのが望ましい。
【００３４】
本発明の他の実施例による信号処理方法は、外部装置から第１フレームデータを受信する段階と、第１の時間の間にフレームメモリに記憶されている第２フレームデータ及び第３フレームデータを読み出す段階と、前記第１の時間よりも短い第２の時間の間に、前記第１フレームデータを前記フレームメモリに書き込む段階とを含む。前記第１の時間は前記第２の時間の２倍であるのが望ましい。
【００３５】
前記第２フレームデータ及び前記第３フレームデータを読み出す段階は、前記第１フレームデータを書き込む段階よりも先に行われること好ましい。
【００３６】
前記第１フレームデータを前記フレームメモリに書き込む時間、前記第２フレームデータを前記フレームメモリから読み出す時間、そして前記第３フレームデータを前記フレームメモリから読み出す時間は、各々前記第１フレームデータが入力される時間の１/３であることが好ましい。
【００３７】
前記信号処理方法は、受信した前記第１フレームデータを行メモリに書き込み、前記フレームメモリから読み出した前記第２フレームデータと前記第３フレームデータを前記行メモリに書き込む段階をさらに含むことができる。
【００３８】
前記信号処理方法は、前記第１フレームデータ、前記第２フレームデータ、そして前記第３フレームデータを比較し、比較結果に従って補正されたデータを生成する段階をさらに含むことができる。
【００３９】
前記比較/生成段階は、前記第１フレームデータ、前記第２フレームデータ、そして前記第３フレームデータを前記行メモリから読み出し、前記第１フレームデータ、前記第２フレームデータ、そして前記第３フレームデータを比較する段階を含むことができる。
【発明の効果】
【００４０】
本発明に基づいて、信号処理装置に入力されるクロック周波数を調整し行メモリを用いれば、フレームメモリを１つのみ使用して３フレームデータを比較し、その比較結果に従って補正された映像データを生成することができる。その結果、フレームメモリを複数個用いる必要がなくメモリのコストを低減し、信号処理装置に用いられるI/Oピンも減らすことができるので、生産コストを節減することができる。なお、フレームメモリ及び信号制御部が占める実装面積を減らすことができる。
【発明を実施するための最良の形態】
【００４１】
以下、添付した図面を参照して、本発明の実施例に対して、本発明が属する技術分野における通常の知識を有する者が容易に実施することができるように詳細に説明する。しかし、本発明は、多様な形態で実現することができ、ここで説明する実施例に限定されない。
【００４２】
本発明の実施例による信号処理装置及び方法が適用される液晶表示装置について、図面を参考にして詳細に説明する。
【００４３】
図１は本発明の一実施例による液晶表示装置のブロック図であり、図２は本発明の１実施例による液晶表示装置の１画素に対する等価回路図である。
【００４４】
図１に示されるように、本発明の１実施例による液晶表示装置は、液晶表示板組立体３００及びこれに連結されたゲート駆動部４００、データ駆動部５００、データ駆動部５００に連結された階調電圧生成部８００、そしてこれらを制御する信号制御部６００を含む。
【００４５】
液晶表示板組立体３００は、等価回路から見れば、複数の表示信号線（G１-Gn、D１-Dm）とこれに接続され概ね行列状に配列された複数の画素を含む。
【００４６】
表示信号線（G１-Gn、D１-Dm）は、ゲート信号（走査信号とも言う）を伝達する複数のゲート線（G１-Gn）と、データ信号を伝達するデータ信号線またはデータ線（D１-Dm）を含む。ゲート線（G１-Gn）は、概ね行方向にのびて互いにほぼ平行であり、データ線（D１-Dm）は、概ね列方向にのびて互いにほぼ平行である。
【００４７】
各画素は表示信号線（G１-Gn、D１-Dm）に接続されたスイッチング素子（Q）と、これに接続された液晶蓄電器（CLC）及び維持蓄電器（CST）を含む。維持蓄電器（CST）は必要に応じて省略できる。
【００４８】
スイッチング素子（Q）は、下部表示板１００に備えられ、三端子素子としてその制御端子及び入力端子が各々ゲート線（G１-Gn）及びデータ線（D１-Dm）に連結されており、出力端子は、液晶蓄電器（CLC）及び維持蓄電器（CST）に連結されている。
【００４９】
液晶蓄電器（CLC）は、下部表示板１００の画素電極１９０と上部表示板２００の共通電極２７０を２つの端子とし、２つの電極１９０、２７０の間の液晶層３は誘電体として機能する。画素電極１９０は、スイッチング素子（Q）に連結され、共通電極２７０は、上部表示板２００の全面に形成されて共通電圧（Vcom）の印加を受ける。図２とは異なって、共通電極２７０が下部表示板１００に備えられることもあり、その際には、２つの電極１９０、２７０が全て線状若しくは棒状に作られる。
【００５０】
維持蓄電器（CST）は、下部表示板１００に備えられた別個の信号線（図示せず）と画素電極１９０が重なってなり、この別個の信号線には、共通電圧（Vcom）などの定められた電圧が印加される。ところが、維持蓄電器（CST）は、画素電極１９０が絶縁体を媒介としてすぐ上の前段ゲート線と重なって形成することもできる。
【００５１】
一方、色表示を実現するためには、各画素が色相を表示できなければならないが、これは画素電極１９０に対応する領域に、赤色、緑色、または青色のカラーフィルター２３０を備えることによって可能となる。図２で、カラーフィルター２３０は、上部表示板２００の当該領域に形成されているが、これとは異なって、下部表示板１００の画素電極１９０の上または下に形成することもできる。
【００５２】
液晶表示板組立体３００の２つの表示板１００、２００のうちの少なくとも１つの外側面には、光を偏光する偏光子（図示せず）が配設されている。
【００５３】
階調電圧生成部８００は、画素の透過率に係る２組の複数階調電圧を生成する。２組のうち１つは共通電圧（Vcom）に対してプラスの値を有し、もう１つはマイナスの値を有する。
【００５４】
ゲート駆動部４００は、液晶表示板組立体３００のゲート線（G１-Gn）に接続されて、外部からのゲートオン電圧（Von）とゲートオフ電圧（Voff）の組み合わせからなるゲート信号をゲート線（G１-Gn）に印加し、通常、複数の集積回路からなる。
【００５５】
データ駆動部５００は、液晶表示板組立体３００のデータ線（D１-Dm）に接続されて、階調電圧生成部８００からの階調電圧を選択してデータ信号として画素に印加し、通常、複数の集積回路からなる。
【００５６】
複数のゲート駆動集積回路またはデータ駆動集積回路はＴＣＰ（tape carrier package）（図示せず）に設けて、ＴＣＰを液晶表示板組立体３００に配設することも、ＴＣＰを使用せずにガラス基板上にこれら集積回路を直接配設することができる（ＣＯＧ実装方式）。なお、これら集積回路のような機能をする回路を液晶表示板組立体３００に直接配設することもできる。
【００５７】
信号制御部６００は、ゲート駆動部４００及びデータ駆動部５００などの動作を制御する制御信号を生成して、各該当する制御信号をゲート駆動部４００及びデータ駆動部５００に提供する。
【００５８】
以下、このような液晶表示装置の表示動作について詳細に説明する。
【００５９】
信号制御部６００は、外部のグラフィック制御機（図示せず）からＲＧＢ映像信号（R、G、B）及びその表示を制御する入力制御信号、例えば、垂直同期信号（Vsync）と水平同期信号（Hsync）、メーンクロック（MCLK）、データイネーブル信号（DE）などの提供を受ける。信号制御部６００は、入力映像信号（R、G、B）と入力制御信号に基づいて、映像信号（R、G、B）を液晶表示板組立体３００の動作条件に合わせて適切に処理し、ゲート制御信号（CONT１）及びデータ制御信号（CONT２）などを生成した後、ゲート制御信号（CONT１）をゲート駆動部４００に送り、データ制御信号（CONT２）及び処理した映像信号（R'、G'、B'）はデータ駆動部５００に送る。
【００６０】
ゲート制御信号（CONT１）は、ゲートオンパルス（ゲート信号のハイ区間）の出力開始を指示する垂直同期開始信号（STV）、ゲートオンパルスの出力時期を制御するゲートクロック信号（CPV）及びゲートオンパルスの幅を限定する出力イネーブル信号（OE）などを含む。
【００６１】
データ制御信号（CONT２）は、映像データ（R'、G'、B'）の入力開始を指示する水平同期開始信号（STH）とデータ線（D１-Dm）に当該データ電圧の印加を指示するロード信号（LOAD）、共通電圧（Vcom）に対するデータ電圧の極性（以下、“共通電圧に対するデータ電圧の極性”を略して“データ電圧の極性”と言う）を反転する反転信号（RVS）及びデータクロック信号（HCLK）などを含む。
【００６２】
データ駆動部５００は、信号制御部６００からのデータ制御信号（CONT２）に従って１行の画素に対応する映像データ（R'、G'、B'）を順次に受信し、階調電圧生成部８００からの階調電圧のうちの各映像データ（R'、G'、B'）に対応する階調電圧を選択することによって、映像データ（R'、G'、B'）を当該データ電圧に変換する。
【００６３】
ゲート駆動部４００は、信号制御部６００からのゲート制御信号（CONT１）に従ってゲートオン電圧（Von）をゲート線（G１-Gn）に印加して、このゲート線（G１-Gn）に連結されたスイッチング素子（Q）をターンオンさせる。
【００６４】
１つのゲート線（G１-Gn）にゲートオン電圧（Von）が印加されこれに連結された１行のスイッチング素子（Q）がターンオンされている間（この期間を“１Ｈ”または“１水平周期”といい、水平同期信号（Hsync）、データイネーブル信号（DE）、ゲートクロック（CPV）の１周期と同じである）、データ駆動部５００は各データ電圧を当該データ線（D１-Dm）に供給する。データ線（D１-Dm）に供給されたデータ電圧は、ターンオンされたスイッチング素子（Q）を通じて当該画素に印加される。
【００６５】
このような方式で、１フレーム期間の間に全てのゲート線（G１-Gn）に対し順次にゲートオン電圧（Von）を印加して全ての画素にデータ電圧を印加する。１フレームが終了すれば次のフレームが開始され、各画素に印加されるデータ電圧の極性が直前フレームの極性と逆になるように、データ駆動部５００に印加される反転信号（RVS）の状態を制御する（フレーム反転）。この時、１フレーム内でも反転信号（RVS）の特性によって、１つのデータ線を通じて流れるデータ電圧の極性を変えるライン反転方式や、１つの画素行に印加されるデータ電圧の極性も互いに異なるようなドット反転方式を用いることができる。
【００６６】
一般に、液晶表示装置における映像データは、赤色（R）、緑色（G）、青色（B）の各８ビットずつ２４ビットを１組として動作する。これにより、外部からの映像データ（R、G、B）も２４ビット或いはその倍である４８ビットを基本データとして液晶表示装置に入力される。本発明の実施例で、外部からの映像データ（R、G、B）は、１０８MHzのクロック周波数を有し、２４ビットを１組にするものと仮定する。ところが、クロック周波数と入力データのビット数は、表示装置の解像度によって様々な変化が可能であり、本発明においても様々な変化が可能である。
【００６７】
説明の便宜のために、n番目フレームの映像データ（Gn）を第１フレーム映像データとし、（n-１）番目フレームの映像データ（Gn-１）を第２フレーム映像データとし、（n-２）番目フレームの映像データ（Gn-２）を第３フレーム映像データと定義する。
【００６８】
以下、このような液晶表示装置に適用される本発明の実施例による信号処理装置について、図３を参照して詳細に説明する。信号処理装置は、既に説明した信号制御部６００に包含される構成とすることができ、信号処理装置の一部のみが信号制御部６００に包含される構成とすることができる。
【００６９】
図３は本発明の実施例による信号処理装置４０のブロック図である。この信号処理装置４０は、１つのフレームメモリ４３に第１フレーム映像データ（Gn）を書き込み、フレームメモリ４３に記憶されている第２フレーム映像データ（Gn-１）及び第３フレーム映像データ（Gn-２）を読み出し、第１フレーム映像データ（Gn）、第２フレーム映像データ（Gn-１）、そして第３フレーム映像データ（Gn-２）を比較し、比較結果に従って第２フレーム映像データ（Gn-１）を補正した映像データ（Gn-１'）を出力する。
【００７０】
図３に示すように、本発明の実施例による信号処理装置４０は、信号処理部４２と信号処理部４２に連結されたフレームメモリ４３を含む。信号処理部４２の入力端と出力端は、本実施例の信号処理装置４０の入力端と出力端である。
【００７１】
信号処理部４２は、クロック変換部４４；クロック変換部４４とフレームメモリ４３に各々連結されている第１書き込み行メモリ４５、第１読み出し行メモリ４６、そして第２読み出し行メモリ４７；クロック変換部４４に連結されている第２書き込み行メモリ４８;そして、第１読み出し行メモリ４６、第２読み出し行メモリ４７、そして第２書き込み行メモリ４８に連結され、出力が信号処理装置４０の出力であるデータ補正部４９を含む。
【００７２】
クロック変換部４４は、外部から第１クロック（Clock１）を受けて、第２クロック（Clock２）及び第３クロック（Clock３）を生成する。前記仮定したように、第１クロック（Clock１）は１０８MHzの周波数を有する。第２クロック（Clock２）は、第１クロック（Clock１）周波数の１．５倍である１６２MHzの周波数を有する。第３クロック（Clock３）は、第１クロック（Clock１）周波数の０．５倍である５４MHzの周波数を有する。第２クロック（Clock２）の周波数は、第３クロック（Clock３）周波数の３倍である。
【００７３】
クロック変換部４４は、第２クロック（Clock２）を生成するために、ＰＬＬ（phase locked loop）回路を具備する。
【００７４】
ＰＬＬ回路は、位相を同期してクロック周波数を一定にする位相同期発進回路であって、位相比較器（phase detector）、低域通過フィルター（low pass filter）、エラー増幅器（amplifier）、そして、電圧制御発発振器（voltage controlled oscillator）などを含む。ＰＬＬ回路は、入力信号と出力信号の位相差を検出し、検出された位相差信号の高周波成分をフィルタリングして位相差に当たる直流電圧を求め、この直流電圧を電圧制御発振器の入力に印加して、電圧制御発振器の出力周波数を位相がずれた分自動的に調整する。このようにＰＬＬ回路は、クロックの周波数を正確に可変する役割をするので、ＰＬＬ回路を備えた本実施例によるクロック変換部４４は、第１クロック（Clock１）の周波数の１．５倍に当たる周波数を有する第２クロック（Clock２）を生成できる。
【００７５】
一方、第３クロック（Clock３）は、第１クロック（Clock１）をフリップフロップを通じて２分周することによって簡単に生成できる。
【００７６】
第１書き込み行メモリ４５は、クロック変換部４４からの第３クロック（Clock３）に従って外部装置から第１フレーム映像データ（Gn）を受けて記憶し、記憶された第１フレーム映像データ（Gn）をクロック変換部４４からの第２クロック（Clock２）に従ってフレームメモリ４３に伝達する。
【００７７】
第１読み出し行メモリ４６は、クロック変換部４４からの第２クロック（Clock２）に従ってフレームメモリ４３から第３フレーム映像データ（Gn-２）を受けて記憶し、記憶された第３フレーム映像データ（Gn-２）をクロック変換部４４からの第３クロック（Clock３）に従ってデータ補正部４９に伝達する。
【００７８】
第２読み出し行メモリ４７は、クロック変換部４４からの第２クロック（Clock２）に従ってフレームメモリ４３から第２フレーム映像データ（Gn-１）を受けて記憶し、記憶された第２フレーム映像データ（Gn-１）をクロック変換部４４からの第３クロック（Clock３）に従ってデータ補正部４９に伝達する。
【００７９】
第２書き込み行メモリ４８は、クロック変換部４４からの第３クロック（Clock３）に従って外部装置から第１フレーム映像データ（Gn）を受けて記憶し、記憶された第１フレーム映像データ（Gn）をクロック変換部４４からの第３クロック（Clock３）に従ってデータ補正部４９に伝達する。
【００８０】
第２書き込み行メモリ４８は、第３クロック（Clock３）に同期して映像データを入出力するが、第１書き込み行メモリ４５と第１及び第２読み出し行メモリ４６、４７は、互いに異なる周波数を有する第２クロック（Clock２）と第３クロック（Clock３）に同期して映像データを入力したり出力する。このように互いに異なる動作クロックで映像データを入出力する第１書き込み行メモリ４５と第１及び第２読み出し行メモリ４６、４７は、ＦＩＦＯ（First-In-First-Out）またはデュアルポートラム（dual port RAM）を使用して実現できる。勿論、第２書き込み行メモリ４８もＦＩＦＯまたはデュアルポートラムを使用して実現できる。
【００８１】
ＦＩＦＯ及びデュアルポートラムは、入力端と出力端が分離されており、入力端と出力端で互いに異なる周波数を有するクロックに同期させて、互いに異なるタイミングでデータを入出力することができる。
【００８２】
ＦＩＦＯは、互いに速度が異なる２つのシステムのインターフェースに主に使用されており、アドレスバスはないが、入力及び出力専用のデータバスが２つある。入力データバスにデータを書き込めば、このデータはチップの内部で直前に入力されたデータのすぐ後ろに置かれる。そして、その次に入力されるデータは再びその後ろに置かれ、入力順で配列される。出力データバスでデータを読み出す際には、入力データバスにデータが入った順番でデータが読み出される。入力及び出力データバスは互いに同時に用いることができ、たとえば、入力されたものが全て読み出されそれ以上入力データがなければ、出力側にＦＩＦＯ-ｅｍｐｔｙ信号が出され、継続して読み出すことを防ぐ。逆に、入力データバス側から続けてデータを入力するが、出力側の読み出し速度が遅かったり読み出しが行われない場合、メモリチップがいっぱいになることが生じるが、その時は、入力側にＦＩＦＯ-ｆｕｌｌ信号が発生しデータをそれ以上書き込まないようにする。
【００８３】
一方、デュアルポートラムは、アドレスバスとデータバスが２つであるラムである。一般的なシングルポートラム（single port RAM）は、アドレスバスとデータバスが１つしかなく、１つの時点で１つの動作のみが行われる。しかしながら、デュアルポートラムはデータの書き込み及び読み出しのピンが別々になっており、一方ではデータをメモリの中に書き込み、もう一方ではデータを読み出すことができる。
【００８４】
データ補正部４９は、第２書き込み行メモリ４８から第１フレーム映像データ（Gn）を読み出し、第２読み出し行メモリ４７から第２フレーム映像データ（Gn-１）を読み出し、第１読み出し行メモリ４６から第３フレーム映像データ（Gn-２）を読み出して３フレームの映像データ（Gn、Gn-１、Gn-２）を比較し、その比較結果に従って補正された映像データ（Gn-１'）を生成し出力する。
【００８５】
データ補正部４９は、補正された映像データ（Gn-１'）を生成するために３フレームの映像データ（Gn、Gn-１、Gn-２）を比較し、対応する信号を出力するデータ比較部、３フレームの映像データ（Gn、Gn-１、Gn-２）が属する領域毎に補正変数を記憶するルックアップテーブル、そしてデータ比較部からの信号及び補正変数により演算処理を行って、補正された映像データ（Gn-１'）を生成する演算器などを含む構成とすることができる。
【００８６】
フレームメモリ４３は、ＤＤＲ  ＳＤＲＡＭからなる。ＤＤＲ  ＳＤＲＡＭはＤＤＲ  ＲＡＭとも呼ばれ、これはメモリに印加されるクロックの上昇エッジ及び下降エッジでそれぞれ読み出しまたは書き込み動作ができる。これに対して、ＳＤＲ  ＳＤＲＡＭ或いはＳＤＲＡＭは、クロックの上昇エッジでのみ若しくは下降エッジでのみ読み出しや書き込み動作ができる。したがって、ＤＤＲ  ＳＤＲＡＭはＳＤＲ  ＳＤＲＡＭに比べて２倍速い速度を出すことができる。言い換えれば、ＤＤＲ  ＳＤＲＡＭはＳＤＲ  ＳＤＲＡＭに比べて同じ量のデータを半分の時間で記憶することができる。
【００８７】
フレームメモリ４３は、３フレームの映像データ（Gn、Gn-１、Gn-２）を記憶するが、３フレームの映像データ（Gn、Gn-１、Gn-２）の全てを記憶はしない。即ち、フレームメモリ４３は、記憶している第３フレーム映像データ（Gn-２）を読み出しつつ、第３フレーム映像データ（Gn-２）が記憶されていた記憶場所に第１フレーム映像データ（Gn）を書き込んで記憶する。第３フレーム映像データ（Gn-２）が読み出されて補正された映像データ（Gn-１'）を生成するために用いられると、第３フレーム映像データ（Gn-２）は不要になるためである。したがって、フレームメモリ４３は、２フレームの映像データ全体に該当する量が記憶できる容量を持ってば良い。これによってフレームメモリ４３の容量を減らすことができる。
【００８８】
１フレームに該当する全体のデータ量は、液晶表示装置の解像度に従って決定される。解像度が１９２０×１０８０であるWUXGA級HDTVの場合、１フレーム全体のデータ量は１９２０×１０８０×３×８＝４９，７６６，４００ビットである。解像度が１９２０×１２００であるWUXGA級モニターの場合、１フレーム全体のデータ量は１９２０×１２００×３×８＝５５，２９６，０００ビットである。この場合、２つのフレーム全体のデータ量は概ね１１１メガビット（Mbit）以下である。よって、フレームメモリ４３として容量が１２８メガビットであるＤＤＲ  ＳＤＲＡＭを用いることができる。勿論、フレームメモリ４３に用いられるＤＤＲ  ＳＤＲＡＭの記憶容量は、必要に応じて増減できる。
【００８９】
以下、本発明の実施例による信号処理装置４０の動作について詳細に説明する。
【００９０】
まず、信号処理部４２が、フレームメモリ４３で３フレームの映像データ（Gn、Gn-１、Gn-２）を処理する動作について、図４を参照して説明する。
【００９１】
図４〜図９で、フレームメモリ４３は“FM”、第１書き込み行メモリ４５は“WLM１”、第２書き込み行メモリ４８は“WLM２”、第１読み出し行メモリ４６は“RLM１”、第２読み出し行メモリ４７は“RLM２”と各々参照される。
【００９２】
図４は本発明の１実施例によるフレームメモリ４３での読み出し/書き込みのタイミングを示すものである。
【００９３】
図４のように、データイネーブル信号（DE）がオンされている時間（T）の間に１行に該当する第１フレーム映像データ（Gn）（data＿in）が、外部装置から信号処理装置４０に入力される。第１フレーム映像データ（Gn）（data＿in）は、第１クロック（Clock１）に同期して入力され、１クロック当り１つの映像データが入力される。ここで、１行に対する映像データは、D1、D2、D3、…、Dx-１、Dxで示され、各々２４ビットデータである。
【００９４】
一方、既に説明したように、本実施例の信号処理部４２は、第２クロック（Clock２）に同期して映像データをフレームメモリ４３に書き込んだり、フレームメモリ４３から読み出し、１クロック当り２つの映像データをフレームメモリ４３に書き込んだり、フレームメモリ４３から読み出す。第２クロック（Clock２）の周波数は、第１クロック（Clock１）周波数の１．５倍であるので、フレームメモリ４３のデータ処理速度は、第１フレーム映像データ（Gn）（data＿in）が入力される速度の３倍である。即ち、フレームメモリ４３は、Ｔ/３に当たる時間の間に１行の映像データを処理することができる。
【００９５】
信号処理部４２は、データイネーブル信号（DE）がオンされている時間（T）を１/３に分けて、第１のＴ/３時間（以下、“第１のＴ/３時間”と言う）の間に１行の第３フレーム映像データ（Gn-２）をフレームメモリ４３から読み出す。そして信号処理部４２は、第２のＴ/３時間（以下、“第２のＴ/３時間”と言う）の間に１行の第２フレーム映像データ（Gn-１）をフレームメモリ４３から読み出す。その後、信号処理部４２は第３のＴ/３時間（以下、“第３のＴ/３時間”と言う）の間に１行の第１フレーム映像データ（Gn）をフレームメモリ４３に書き込む。
【００９６】
信号処理部４２は、第１のＴ/３時間の間にフレームメモリ４３から第２フレーム映像データ（Gn-１）先に読み出し、第２のＴ/３時間の間に第３フレーム映像データ（Gn-２）を読み出す事もできる。即ち、フレームメモリ４３に記憶されている第２フレーム映像データ（Gn-１）と第３フレーム映像データ（Gn-２）を読み出す順番は重要ではない。
【００９７】
ただし、第３のＴ/３時間の間に第１フレーム映像データ（Gn）をフレームメモリ４３に書き込めば良い。
【００９８】
一方、信号処理部４２がデータイネーブル信号（DE）のオン区間に同期して映像データをフレームメモリ４３から読み出したり、フレームメモリ４３に書き込むのを図４に示しているが、正確に同期しなくても良く、数クロック遅延して処理することもできる。
【００９９】
以下、本発明の実施例による信号処理部４２の第１読み出し行メモリ４６、第２読み出し行メモリ４７、第１書き込み行メモリ４５、そして第２書き込み行メモリ４８の動作を図５を参考にして説明する。
【０１００】
図５は本発明の１実施例による行メモリ４５〜４８での読み出し／書き込みのタイミングを示した図面である。
【０１０１】
既に説明したように、図５はデータイネーブル信号（DE）がオンされている時間（T）の間に１行に該当する第１フレーム映像データ（Gn）（data＿in）が外部装置から信号処理装置４０に入力されることを示している。第１フレーム映像データ（Gn）（data＿in）は、第１クロック（Clock１）に同期して入力され、１クロック当り１つの映像データが入力される。
【０１０２】
信号処理部４２は、第１のＴ/３時間の間にフレームメモリ４３から第３フレーム映像データ（Gn-２）を読み出して、第１読み出し行メモリ４６（RLM１）に書き込む。そして、第２のＴ/３時間と第３のＴ/３時間、そしてその次のＴ/３時間（以下、第４のＴ/３時間と言う）の間、即ち第２のＴ/３時間の開始からＴ時間の間に第１読み出し行メモリ４６から記憶されている第３フレーム映像データ（Gn-２）を読み出してデータ補正部４９に伝達する。信号処理部４２は、第２クロック（Clock２）に同期して第１読み出し行メモリ４６に、第３フレーム映像データ（Gn-２）を書き込み、第３クロック（Clock３）に同期して読み出す。
【０１０３】
信号処理部４２は、第２のＴ/３時間の間にフレームメモリ４３から第２フレーム映像データ（Gn-１）を読み出して、第２読み出し行メモリ４７（RLM２）に書き込む。そして、第２〜第４のＴ/３時間の間に第２読み出し行メモリ４７から記憶されている第２フレーム映像データ（Gn-１）を読み出してデータ補正部４９に伝達する。信号処理部４２は、第２クロック（Clock２）に同期して、第２読み出し行メモリ４７に第２フレーム映像データ（Gn-１）を書き込み、第３クロック（Clock３）に同期して読み出す。
【０１０４】
信号処理部４２は、第１〜第３のＴ/３時間の間に外部装置から第１フレーム映像データ（Gn）を受けて、第１書き込み行メモリ４５（WLM１）に書き込む。そして、第３のＴ/３時間の間に第１書き込み行メモリ４５から記憶されている第１フレーム映像データ（Gn）を読み出して、フレームメモリ４３に書き込む。信号処理部４２は、第３クロック（Clock３）に同期して、第１書き込み行メモリ４５に第１フレーム映像データ（Gn）を書き込み、第２クロック（Clock２）に同期して読み出す。
【０１０５】
信号処理部４２は、第１〜第３のＴ/３時間の間に外部装置から第１フレーム映像データ（Gn）を受けて、第２書き込み行メモリ４８（WLM２）に書き込む。そして、第２〜第４のＴ/３時間の間に第２書き込み行メモリ４８から記憶されている第１フレーム映像データ（Gn）を読み出して、データ補正部４９に伝達する。信号処理部４２は、第３クロック（Clock３）に同期して第２書き込み行メモリ４８に第１フレーム映像データ（Gn）を書き込んだり読み出す。
【０１０６】
以下、このような各行メモリ４５〜４８に入出力されるデータ波形をより詳細に説明する。
【０１０７】
まず、第１読み出し行メモリ４６に入出力されるデータ波形に対して図６を参考として説明する。
【０１０８】
図６は本発明の１実施例による第１読み出し行メモリ４６における読み出し/書き込みデータの波形図である。
【０１０９】
図６に示されるように、第１読み出し行メモリ４６（RLM１）に第３フレーム映像データ（Gn-２）を書き込むために同期させる第２クロック（Clock２）はｔ周期を有し、第１読み出し行メモリ４６から第３フレーム映像データ（Gn-２）を読み出すために同期させる第３クロック（Clock３）は３ｔ周期を有する。
【０１１０】
２４ビットの第３フレーム映像データ（Gn-２）ストリーム（FM＿data）は、第２クロック（Clock２）の上昇エッジ及び下降エッジに同期して、データが１つずつフレームメモリ４３から読み出される。一方、第１読み出し行メモリ４６で処理される第３フレーム映像データ（Gn-２）は奇数番目（odd）データと偶数番目（even）データを１つずつ合せた４８ビットデータである。これは、フレームメモリ４３からの映像データストリーム（FM＿data）を複数のフリップフロップ（flip-flop）を通過させることによって実現できる。
【０１１１】
即ち、第２クロック（Clock２）の上昇エッジで第３フレーム映像データ（Gn-２）の奇数番目（odd）データをラッチし、第２クロック（Clock２）の下降エッジで第３フレーム映像データ（Gn-２）の偶数番目（even）データをラッチした後に、ラッチされた奇数番目（odd）データを半クロック遅延させることによって４８ビットデータ（RLM１:WRITE＿data）を生成する。
【０１１２】
第１読み出し行メモリ４６にデータを書き込む際に、第２クロック（Clock２）に同期させて１クロック当り４８ビットデータを１つずつ書き込むので、フレームメモリ４３のデータ処理速度と同じ速度でデータを処理することができる。即ち、Ｔ/３時間の間に第３フレーム映像データ（Gn-２）１行を第１読み出し行メモリ４６に書き込むことができる。
【０１１３】
１行の第３フレーム映像データ（Gn-２）が第１読み出し行メモリ４６に書き込まれれば、信号処理部４２は、４８ビットの第３フレーム映像データ（Gn-２）を第３クロック（Clock３）に同期させ、第１読み出し行メモリ４６から読み出してデータ補正部４９に伝達する。第１読み出し行メモリ４６から第３フレーム映像データ（Gn-２）を読み出す時点は、第２のＴ/３時間が開始する時点である。第３クロック（Clock３）の周期が３ｔであるので、第３クロック（Clock３）に同期する１行の第３フレーム映像データ（Gn-２）（RLM１:READ＿data）は、Ｔ時間の間出力される。
【０１１４】
以下、第２読み出し行メモリ４７に入出力されるデータ波形について、図７を参照して説明する。
【０１１５】
図７は本発明の１実施例による第２読み出し行メモリ４７における読み出し/書き込みデータの波形図である。
【０１１６】
図７に示されるように、第２読み出し行メモリ４７（RLM２）で処理される１行の第２フレーム映像データ（Gn-１）の波形は、第１読み出し行メモリ４６で処理されるデータ波形と同じである。即ち、１行の第２フレーム映像データ（Gn-１）（RLM２:WRITE＿data）を第２クロック（Clock２）に同期させ第２読み出し行メモリ４７に書き込み、第３クロック（Clock３）に同期させ第２読み出し行メモリ４７から読み出す。ただし、第２のＴ/３時間の間に第２フレーム映像データ（Gn-１）をフレームメモリ４３から読み出して、第２読み出し行メモリ４７に書き込むという点のみが異なる。よって、第２読み出し行メモリ４７に関する詳細な説明は省略する。
【０１１７】
以下、第１書き込み行メモリ４５に入出力されるデータ波形について図８を参照して説明する。
【０１１８】
図８は本発明の１実施例による第１書き込み行メモリ４５における読み出し/書き込みデータの波形図である。
【０１１９】
既に説明したように、外部装置から周期１．５ｔである第１クロック（Clock１）に同期して１行の第１フレーム映像データ（Gn）（data＿in）が入力される。入力された第１フレーム映像データ（Gn）は、第３クロック（Clock３）に同期して、第１書き込み行メモリ４５に書き込まれ、第２クロック（Clock２）に同期して、第１書き込み行メモリ４５から読み出される。
【０１２０】
２４ビットの第１フレーム映像データ（Gn）ストリーム（data＿in）は、第１クロック（Clock１）の１クロック当り１つずつのデータが外部装置から入力される。第１書き込み行メモリ４５で処理される第１フレーム映像データ（Gn）は、奇数番目（odd）データと偶数番目（even）データを１つずつ合せた４８ビットデータである。これは、外部装置からの映像データストリーム（data＿in）を複数のフリップフロップ（flip-flop）を通過させることによって実現できる。即ち、第３クロック（Clock３）の上昇エッジで第１フレーム映像データ（Gn）の奇数番目（odd）データをラッチし、第３クロック（Clock３）の下降エッジで第１フレーム映像データ（Gn）の偶数番目（even）データをラッチした後に、ラッチされた奇数番目（odd）データを半クロック遅延させることによって、４８ビットデータ（WLM１:WRITE＿data）を生成する。
【０１２１】
第１書き込み行メモリ４５にデータを書き込む際に、第３クロック（Clock３）に同期して１クロック当り４８ビットデータを１つずつ書き込むので、外部装置からのデータ入力速度と同じ速度でデータを処理することができる。即ち、Ｔ時間の間に第１フレーム映像データ（Gn）１行を第１書き込み行メモリ４５に書き込むことができる。
【０１２２】
信号処理部４２は、第１書き込み行メモリ４５に書き込まれた第１フレーム映像データ（Gn）を第３のＴ/３時間の間に第２クロック（Clcok２）に同期させて読み出す。４８ビットのデータを第２クロック（Clock２）に同期させて読み出すので、Ｔ/３時間の間に１行に該当するデータを読み出すことができる。
【０１２３】
読み出した第１フレーム映像データ（Gn）（WLM１:READ＿data）は、４８ビットデータであるので、これを２４ビットに変換しフレームメモリ４３に書き込む。これは、マルチプレクサーを用いるば簡単に実現できる。即ち、４８ビットの第１フレーム映像データ（Gn）を２４ビットずつマルチプレクサーの入力端に連結し、第２クロック（Clock２）を選択端に連結すれば、第２クロック（Clock２）のローレベルで奇数番目（odd）２４ビット第１フレーム映像データ（Gn）が出力され、ハイレバルで偶数番目（even）２４ビット第１フレーム映像データ（Gn）が出力される。したがって、図８に示されるように、第２クロック（Clock２）の半クロック当り一つの２４ビット第１フレーム映像データ（Gn）（FM＿data）がフレームメモリ４３に伝達される。
【０１２４】
以下、第２書き込み行メモリ４８に入出力されるデータ波形について図９を参照して説明する。
【０１２５】
図９は本発明の１実施例による第２書き込み行メモリ４８における読み出し/書き込みデータの波形図である。
【０１２６】
信号処理部４２は、外部装置から入力される第１フレーム映像データ（Gn）を第１書き込み行メモリ４５と第２書き込み行メモリ４８に同時に書き込む。よって、図９の様に、第２書き込み行メモリ４８に書き込まれる第１フレーム映像データ（Gn）の波形は、第１書き込み行メモリ４５における第１フレーム映像データ（Gn）の波形と同一である。
【０１２７】
１行の第１フレーム映像データ（Gn）が第２書き込み行メモリ４８に書き込まれている間に、信号処理部４２は第２のＴ/３時間が開始する時点から４８ビットの第１フレーム映像データ（Gn）を第３クロック（Clock３）に同期させ、第２書き込み行メモリ４８から読み出してデータ補正部４９に伝達する。第３クロック（Clock３）の周期が３ｔであるので、第３クロック（Clock３）に同期した１行の第１フレーム映像データ（Gn）（WLM２:READ＿data）はＴ時間の間出力される。
【０１２８】
第１読み出し行メモリ４６からの第３フレーム映像データ（Gn-２）、第２読み出し行メモリ４７からの第２フレーム映像データ（Gn-１）、そして第２書き込み行メモリ４８からの第１フレーム映像データ（Gn）は、第３クロック（Clock３）に同期し、４８ビットのデータである。したがって、これらのデータを第１クロック（Clock１）に同期させ、２４ビットに変換して、データ補正部４９に伝達する。これは既に説明したように、マルチプレクサーを用いれば簡単に実現できる。
【０１２９】
データ補正部４９は、第１クロック（Clock１）に同期し、２４ビットである第１フレーム映像データ（Gn）、第２フレーム映像データ（Gn-１）、そして第３フレーム映像データ（Gn-２）を受けて比較し演算して、補正された映像データ（Gn-１'）を生成し出力する。
【０１３０】
以上、本発明の好ましい実施例について詳細に説明したが、本発明の権利範囲はこれに限定されず、特許請求の範囲で定義している本発明の基本概念を利用した当業者の種々の変形及び改良形態もまた本発明の権利範囲に属するものである。
【図面の簡単な説明】
【０１３１】
【図１】本発明の一実施例による液晶表示装置のブロック図である。
【図２】本発明の一実施例による液晶表示装置の一画素に対する等価回路図である。
【図３】本発明の実施例による信号処理装置のブロック図である。
【図４】本発明の一実施例によるフレームメモリにおける読み出し/書き込みのタイミングを示すものである。
【図５】本発明の一実施例による行メモリにおける読み出し/書き込みのタイミングを示すものである。
【図６】本発明の一実施例による第１読み出し行メモリにおける読み出し/書き込みデータの波形図である。
【図７】本発明の一実施例による第２読み出し行メモリにおける読み出し/書き込みデータの波形図である。
【図８】本発明の一実施例による第１書き込み行メモリにおける読み出し/書き込みデータの波形図である。
【図９】本発明の一実施例による第２書き込み行メモリにおける読み出し/書き込みデータの波形図である。
【符号の説明】
【０１３２】
３００  液晶表示板組立体
４００  ゲート駆動部
５００  データ駆動部
８００  階調電圧生成部
６００  信号制御部
１９０  画素電極
２７０  共通電極
４０  信号処理装置
４２  信号処理部
４３  フレームメモリ
４４  クロック変換部
４５  第１書き込み行メモリ
４６  第１読み出し行メモリ
４７  第２読み出し行メモリ
４８  第２書き込み行メモリ
４９  データ補正部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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