(57)【要約】 【課題】  制御回路のトランジスタを完全にオフにするシフトレジスタ制御回路を提供する。【解決手段】  複数のシフトレジスタを含み、それぞれ入力と出力端子と複数の双方向シフト制御素子を有し、前記各シフトレジスタに対応させる双方向シフトレジスタ回路を提供する。各回路は、第一レジスタの出力端子に接続された第一入力端子と第二シフトレジスタの出力端子に接続された第二入力端子を含む。制御装置は、第一と第二制御電圧を提供し、第一と第二電圧は、異なるレベルを有する。組み合せ回路は、前記第一と第二制御信号に基づき、指示信号を提供し、第一または第二シフトレジスタから提供された入力信号が対応するシフトレジスタの入力端子の方向にシフトされるように導く。この組み合せ回路は、ＮＯＲゲートまたはＮＡＮＤゲートからなる。【選択図】      図３ａ
2005129211.tif 000002
【特許請求の範囲】
【請求項１】
２つのシフトレジスタの１つから提供される入力信号を受け、シフトレジスタの入力端子に出力信号を提供するための組み合せロジックを有する双方向シフトレジスタの制御装置であって、
第一コントロールラインと既知電圧の間に直列に接続されており、第一素子の第一端子は前記第一コントロールラインに接続され、前記第一素子の第二端子は第二素子の第一端子に接続され、且つ、第三素子の第二端子は前記既知電圧に接続された、複数の素子と、
第二コントロールラインと前記シフトレジスタの入力端子の間に接続され、前記第一素子の第二端子は、前記シフトレジスタの入力端子に電気的に接続された、第四素子と、
第一電圧を、前記第一素子と前記第二素子との第三端子に、或いは前記第一素子と前記第三素子との第三端子に、同時に提供する手段と、
第二電圧を、前記第四素子と前記第二素子との第三端子に、或いは前記第四素子と前記第三素子との第三端子に、同時に提供する手段と、および  
隣接するシフトレジスタの入力端子のどれを処理するかを決める相違電圧を、前記第一及び前記第二コントロールラインに提供する手段と、
を備えることにより、組み合せロジックを構成することを特徴とする双方向シフトレジスタの制御装置。
【請求項２】
前記第一電圧と第二電圧を反転させる手段を更に含む請求項１に記載の制御装置。
【請求項３】
前記組み合せロジックはＮＯＲゲートで操作するものである請求項１に記載の制御装置。
【請求項４】
前記第一及び第四素子はｎ型素子であり、且つ、前記第二及び第三素子はｐ型素子である請求項３に記載の制御装置。
【請求項５】
前記既知電圧は高レベル電圧である請求項３に記載の制御装置。
【請求項６】
前記第一コントロールラインの電圧は高レベル電圧であり、且つ、前記第二コントロールラインの電圧は低レベル電圧である請求項３に記載の制御装置。
【請求項７】
前記第一コントロールラインの電圧は低レベル電圧であり、且つ、前記第二コントロールラインの電圧は、高レベル電圧である請求項３に記載の制御装置。
【請求項８】
前記組み合せロジックは、ＮＡＮＤゲートで操作するものである請求項２に記載の制御装置。
【請求項９】
前記第一及び第四素子はｐ型素子であり、且つ、前記第二及び第三素子はｎ型素子である請求項８に記載の制御装置。
【請求項１０】
前記既知電圧は低電圧である請求項８に記載の制御装置。
【請求項１１】
前記第一コントロールラインの電圧は高レベル電圧であり、且つ、前記第二コントロールラインの電圧は低レベル電圧である請求項８に記載の制御装置。
【請求項１２】
前記第一コントロールラインの電圧は低レベル電圧であり、且つ、前記第二コントロールラインの電圧は高レベル電圧である請求項８に記載の制御装置。
【請求項１３】
前記素子は、ＦＥＴ（ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）またはＦＧＴ（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）である請求項１に記載の制御装置。
【請求項１４】
前記シフトレジスタは、前記素子に実質的に隣接する請求項１に記載の制御装置。
【請求項１５】
前記シフトレジスタは、前記素子に論理的に隣接する請求項１に記載の制御装置。
【請求項１６】
入力端子と出力端子とをそれぞれ有する複数のシフトレジスタと、および
前記複数のシフトレジスタの第一シフトレジスタの出力端子に接続される第一入力端子、且つ、前記複数のシフトレジスタの第二シフトレジスタの出力端子に接続される第二入力端子、異なる電圧レベルの、第一制御電圧と第二制御電圧とを提供する手段、前記第一と第二制御電圧に基づいて、前記第一と第二シフトレジスタから提供された出力信号を入力信号とし、前記入力信号を対応するシフトレジスタの入力端子にシフトする組み合せ回路、を有し、前記複数のシフトレジスタの各シフトレジスタにそれぞれ対応させる双方向シフト制御回路と、
を備えることを特徴とする双方向シフトレジスタ回路。
【請求項１７】
前記組み合せ回路は、
第一コントロールラインと既知電圧の間に直列に接続され、第一素子の第一端子は前記第一コントロールラインに接続され、前記第一素子の第二端子は第二素子の第一端子に接続され、且つ、第三素子の第二端子は前記既知電圧に接続される、複数の素子と、
第二コントロールラインと前記シフトレジスタの入力端子の間に接続され、前記第一素子の第二端子は、前記シフトレジスタの入力端子に電気的に接続された、第四素子と、
第一電圧を、前記第一素子と前記第二素子との第三端子、或いは前記第一素子と前記第三素子との第三端子に、同時に提供する手段と、および
第二電圧を、前記第四素子と前記第二素子との第三端子、或いは前記第四素子と前記第三素子との第三端子に、同時に提供する手段と、を更に含む請求項１６に記載の双方向シフトレジスタ回路。
【請求項１８】
前記第一電圧と第二電圧とを反転させる素子を更に含む請求項１７に記載の装置。
【請求項１９】
前記組み合せ回路は、ＮＯＲゲートまたはＮＡＮＤゲートから選択されたものである請求項１７に記載の双方向シフトレジスタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタの電子回路に関し、特に、双方向シフトレジスタの制御回路に関するものである。
【背景技術】
【０００２】
液晶ディスプレイ（ＬＣＤ）の双方向シフトレジスタは、正転または反転の画像表示をさせることができる駆動回路とされている。仮に一つの方向から画像をスキャンする場合、正転で正常、または非反転の画像を表示することができ、仮に、画像を第二の方向からスキャンする時、反転の画像を表示することができる。ＬＣＤディスプレイの双方向シフトレジスタの制御回路（特許文献１参照）で応用されている。この回路では、シフトレジスタの入力と出力端子は、多段構造を構成する一定の規則に基づいて接続され、各出力端子の間に置かれた前進経路のゲート素子を有する。
【０００３】
図１ａは、従来の双方向シフトレジスタと制御回路を示している。この図例の説明では、三つのシフトレジスタ１１０、１２０と１３０は、それぞれ制御回路１１５、１２５と１３５に直列に接続される。シフトレジスタ１１０、１２０と１３０は、通常、シフトレジスタ回路１００の第（Ｎ−１）段、第（Ｎ）段と第（Ｎ＋１）段に分けられる。一般的には、シフトレジスタ回路１００の第（Ｎ−１）段、第（Ｎ）段と第（Ｎ＋１）段の素子は専門用語であり、この専門用語は、当業者に知られ、シフトレジスタ回路１００の操作は、隣接するレジスタ素子に基づいて完成される。一般的には、シフトレジスタ回路１００は、更に適切に理解されるように、いくらのレジスタ数によっても構成でき、且つ、実質的に、または論理的に電気接続し、どの段のシフトレジスタも構成する。
【０００４】
各レジスタは、更に、入力端子と出力端子を含む。第（Ｎ−１）段、第（Ｎ）段と第（Ｎ＋１）段のレジスタの入力端子は、それぞれ１１２、１２２と１３２であり、出力端子は、１１４、１２４と１３４である。制御回路１１５、１２５と１３５は、それぞれ対応するレジスタの入力端子に電気的に接続される。各レジスタの出力端子は、隣接する双方向制御回路に電気的に接続される。したがって、シフトレジスタ１２０の出力端子１２４は、制御回路１１５と１３５の入力信号を提供し、シフトレジスタ１１０の出力端子１１４とシフトレジスタ１３０の出力端子１３４は、制御回路１２５と隣接するレジスタ（未表示）の入力信号を提供する。
【０００５】
コントロールラインＣＬ１  １４５とＣＬ２  １４０は、シフトレジスタのデータが正転、または反転の方向でシフトされるように導く方法で、制御回路１１５、１２５と１３５を設定するのに用いられる。一般的に、コントロールラインＣＬ１  １４５とＣＬ２  １４０は、異なる電圧レベルに設定される。ＣＬ１  １４５が高レベルに設定された時、ＣＬ２  １４０は、低レベルに設定され、第一方向で操作され、第二方向で反対に操作される。
【０００６】
図１ｂと１ｃは、図１ａのシフトレジスタ回路１００の正転と反転のタイミング図を説明している。図１ａでは、出力端子１１４によって出力のパルス１１６ｐは、制御回路１２５の入力信号としてシフトレジスタ１２０の入力端子１２２に提供される。続いて、シフトレジスタ１２０の出力端子１２４は、パルス１２６ｐを制御回路１３５の入力端子に提供する。制御回路１３５は、入力電圧をシフトレジスタ１３０の入力端子１３２に提供する。続いて、シフトレジスタ１３０の出力端子１３４は、パルス１３６ｐを提供する。上述の初期パルスのプログレッシブシフトは正転（ｐｏｓｉｔｉｖｅ，ｐ）で、且つ、シフトレジスタの各段は、同じ正転方向を保持することでデータのシフトを完成する。図１ｃは、図１ａのシフトレジスタのパルスの反転（ｒｅｖｅｒｓｅ，ｒ）のタイミング図を説明している。この例では、出力端子１３４のパルス１３６ｒは、制御回路１２５に入力され、続いてシフトレジスタ１２０の入力端子に提供される。レジスタ１２０は、対応する出力端子１２４でパルス１２６ｒを生成し、制御回路１１５の入力信号として用いられる。上述の操作プロセスは、正転と反転シフトを含み、シフト装置の各シフトレジスタで繰り返し行われる。
【０００７】
図２は、従来のシフトレジスタ回路を説明している。このシフトレジスタ回路は、制御回路１２５とシフトレジスタＮ１２０を含む。制御回路１２５の中のスイッチ２１０と２２０は、例えばパルス１１６Ｐの第（Ｎ−１）段のデータ、または例えばパルス１３６ｒの第（Ｎ＋１）段のデータのいずれかをシフトレジスタ１２０の入力端子１２２に導く操作をすることができる。この説明例では、スイッチ２１０と２２０は、ｎ型電界効果トランジスタ（ＦＥＴｓ）である。また、コントロールライン１４０と１４５は、それぞれスイッチ２２０と２１０に電気的に接続される。この例で、高レベルの信号ＶＤＤがコントロールライン１４５に、低レベルの信号ＶＳＳがコントロールライン１４０に提供される時、スイッチ２１０はクローズされ、スイッチ２２０はオープンのままである。この時、例えばパルス１１６Ｐの第（Ｎ−１）段からの出力のデータは、シフトレジスタＮ１２０の入力端子に提供され、データは、第（Ｎ−１）段からシフトレジスタＮ１２０にシフトされる。あるいは、高レベルの信号がコントロールライン１４０に提供され、且つ、低レベルの信号がコントロールライン１４５に提供される時、スイッチ２１０はオープンのままで、スイッチ２２０はクローズにされる。この時、例えばパルス１３６ｒの第（Ｎ＋１）段からの出力のデータは、シフトレジスタＮ１２０の入力端子に提供され、データは、第（Ｎ＋１）段からシフトレジスタＮ１２０に反転シフトされる。
【０００８】
しかし、従来の技術は、ゲート素子の漏れの問題を引き起こす。例えば、仮にゲート素子２２０のソースとドレイン端子間に電圧漏れが生じた時、ＣＬ２で低レベルの正転シフトの操作の下で、例えば、ゲート素子２２０をコントロールラインＣＬ２の制御信号によってオフにできない場合、（Ｎ＋１）出力端子が生成した信号は、Ｎレジスタの入力端子１２２にまで漏れ、操作エラーを招く。
【０００９】
【特許文献１】米国特許第５、８９４、２９６号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで、本発明は、制御回路のトランジスタを完全にオフするシフトレジスタ制御回路を提供する。
【課題を解決するための手段】
【００１１】
上述の課題を解決するために、本発明は、２つのシフトレジスタの１つから提供される入力信号を受け、シフトレジスタの入力端子に出力信号を提供するための組み合せロジックを有する双方向シフトレジスタの制御装置であって、第一コントロールラインと既知電圧の間に直列に接続されており、第一素子の第一端子は前記第一コントロールラインに接続され、前記第一素子の第二端子は第二素子の第一端子に接続され、且つ、第三素子の第二端子は前記既知電圧に接続された、複数の素子と、第二コントロールラインと前記シフトレジスタの入力端子の間に接続され、前記第一素子の第二端子は、前記シフトレジスタの入力端子に電気的に接続された、第四素子と、第一電圧を、前記第一素子と前記第二素子との第三端子に、或いは前記第一素子と前記第三素子との第三端子に、同時に提供する手段と、第二電圧を、前記第四素子と前記第二素子との第三端子に、或いは前記第四素子と前記第三素子との第三端子に、同時に提供する手段と、および隣接するシフトレジスタの入力端子のどれを処理するかを決める相違電圧を、前記第一及び前記第二コントロールラインに提供する手段と、を備えるものとした
【００１２】
本発明に係る制御装置は、前記第一電圧と第二電圧とを反転させる手段を更に含むことが望ましい。
【００１３】
そして、本発明に係る制御装置における前記組み合せロジックはＮＯＲゲートで操作することが好ましい。この場合、前記第一及び第四素子はｎ型素子で、且つ、前記第二及び第三素子はｐ型素子であることが好ましい。また、前記既知電圧は高電圧であることが望ましい。前記第一コントロールラインの電圧が高レベル電圧である場合、前記第二コントロールラインの電圧は低レベル電圧であることが望ましい。これに対して、前記第一コントロールラインの電圧が低レベル電圧である場合は、前記第二コントロールラインの電圧は高レベル電圧であることが望ましい。
【００１４】
また、本発明に係る制御装置における前記組み合せロジックは、ＮＡＮＤゲートで操作することも望ましいものである。この場合は、前記第一及び第四素子はｐ型素子とし、前記第二及び第三素子はｎ型素子とすればよい。前記既知電圧は低電圧であることが望ましい。前記第一コントロールラインの電圧が高レベル電圧である場合、前記第二コントロールラインの電圧は低レベル電圧であることが望ましい。これに対して、前記第一コントロールラインの電圧が低レベル電圧である場合には、前記第二コントロールラインの電圧は高レベル電圧であることが望ましい。
【００１５】
本発明に係る制御装置における素子は、ＦＥＴ（ｆｉｅｌｄ  ｅｍｉｓｓｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ）またはＦＧＴ（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）であることが好ましい。また、シフトレジスタは、素子に実質的に隣接するようにするか、或いは素子に論理的に隣接するようにすることが好ましいものである。
【００１６】
本発明に係る双方向シフトレジスタ回路は、入力端子と出力端子とをそれぞれ有する複数のシフトレジスタと、および前記複数のシフトレジスタの第一シフトレジスタの出力端子に接続される第一入力端子、且つ、前記複数のシフトレジスタの第二シフトレジスタの出力端子に接続される第二入力端子、異なる電圧レベルの、第一制御電圧と第二制御電圧とを提供する手段、前記第一と第二制御電圧に基づいて、前記第一と第二シフトレジスタから提供された出力信号を入力信号とし、前記入力信号を対応するシフトレジスタの入力端子にシフトする組み合せ回路、を有し、前記複数のシフトレジスタの各シフトレジスタにそれぞれ対応させる双方向シフト制御回路と、を備えることを特徴とする。
【００１７】
この双方向シフトレジスタ回路における組み合せ回路は、第一コントロールラインと既知電圧の間に直列に接続され、第一素子の第一端子は前記第一コントロールラインに接続され、前記第一素子の第二端子は第二素子の第一端子に接続され、且つ、第三素子の第二端子は前記既知電圧に接続される、複数の素子と、第二コントロールラインと前記シフトレジスタの入力端子の間に接続され、前記第一素子の第二端子は、前記シフトレジスタの入力端子に電気的に接続された、第四素子と、第一電圧を、前記第一素子と前記第二素子との第三端子、或いは前記第一素子と前記第三素子との第三端子に、同時に提供する手段と、および第二電圧を、前記第四素子と前記第二素子との第三端子、或いは前記第四素子と前記第三素子との第三端子に、同時に提供する手段と、を更に含むようにすることが好ましい。さらに、前記第一電圧と第二電圧を反転させる素子を含むことも望ましい。この組み合せ回路は、ＮＯＲゲートまたはＮＡＮＤゲートから選択することができる。
【発明の効果】
【００１８】
本発明に係る双方向シフトレジスタの制御装置及び双方向シフトレジスタ回路によれば、パルス信号（Ｎ＋１）ｏｕｔがシフトレジスタ（Ｎ）を触発するのをブロックすることができので、制御回路のトランジスタに完全なオフをさせることができる。
【発明を実施するための最良の形態】
【００１９】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施例を示し、図面を参照しながら詳細に説明する。
【実施例】
【００２０】
図３ａは、本発明に係る第一実施例の制御回路３００の回路図を示している。第一実施例では、シフトレジスタの制御回路３００は、ＮＯＲゲートの組み合せロジック回路であり、第一トランジスタまたは素子３１０（以下、単に素子と称する）は、第一コントロールラインＣＬ１  １４５と第二素子３２５に電気的に接続される。第二素子３２５は、第一素子３１０と第三素子３２０の間に電気的に接続される。第三素子３２０は、既知の電圧、この場合ＶＤＤに電気的に接続される。第四素子３３０は、第二コントロールラインＣＬ２  １４０と出力端子の間に電気的に接続され、この出力端子は、シフトレジスタ１２０の入力端子１２１に電気的に接続されている。前記第一素子３１０は、更に前記第四素子３３０の出力端子に接続され、シフトレジスタ１２０の入力端子１２１に接続される。第一と第三素子のゲート端子は、第一と第三素子のゲート端子に電圧を同時に提供できる電気的手段に接続される。同様に、第二と第四素子のゲート端子は、第二と第四素子のゲート端子に電圧を同時に提供できる電気的手段に接続される。
【００２１】
この実施例では、第（Ｎ−１）段の出力端子の電圧（Ｎ−１）ｏｕｔ３５０は、端子３５２に提供され、この端子３５２によって第一素子３１０と第三素子３２０のゲート端子に電気的に接続する。第一素子３１０はｎ型トランジスタであり、第三素子３２０は、ｐ型トランジスタである。同様に、第（Ｎ＋１）段の電圧（Ｎ＋１）ｏｕｔ３６０は、端子３６２に提供され、この端子３６２によって、第一素子３３０と第三素子３２５のゲート端子に電気的に接続する。第一素子３３０は、ｎ型トランジスタであり、第三素子３２５は、ｐ型トランジスタである。
【００２２】
ｎ型トランジスタ（３１０）とトランジスタ（３３０）のソースは、それぞれコントロールラインＣＬ１  １４５とＣＬ２  １４０に接続される。本発明では、コントロールラインＣＬ１  １４５とＣＬ２  １４０は、異なる電圧レベルに設定され、正転シフト制御回路、または反転シフト制御回路のいずれかからなるＮＯＲ回路３００を操作する。
【００２３】
図３ｂは、正転シフト制御回路の時のＮＯＲ回路３００のタイミング図を示している。この例では、コントロールラインＣＬ１  １４５は、低レベル電圧ＶＳＳに設定され、コントロールラインＣＬ２  １４０は、高レベル電圧ＶＤＤに設定される。電圧（Ｎ−１）ｏｕｔ３５０と（Ｎ＋１）ｏｕｔ３６０の両方が低レベルの時、ｎ型トランジスタ（３１０）とトランジスタ（３３０）は、オフにされ、ｐ型トランジスタ（３２０）とトランジスタ（３２５）の両方は、オンにされる。この時、端子１２２とトランジスタ３２０のソース端子の間のパスのみが導通される。よって、電圧（Ｎ）Ｉｎ１２１の値は、高レベル電圧ＶＤＤである。
【００２４】
しかし、電圧（Ｎ−１）ｏｕｔ３５０が高レベルの時、この高レベルの電圧は、パルス３５４として表され、（Ｎ＋１）ｏｕｔ３６０が低レベルの時、ｎ型トランジスタ（３１０）とｐ型トランジスタ（３２５）の両方はオンにされ、ｎ型トランジスタ（３３０）とｐ型トランジスタ（３２０）はオフにされる。この例では、端子１２２とトランジスタ３１０のソース端子の間のパスのみが導通される。よって、端子１２２の電圧（Ｎ）Ｉｎ１２１の値は、コントロールラインＣＬ１  １４５の電圧ＶＳＳである。よって、電圧（Ｎ）Ｉｎ１２１のレベルは、低電圧レベルであり、この低電圧レベルは、パルス１２６ｐ’として表され、このパルス１２６ｐ’は、パルス３５４の反転の信号である。もう一方では、電圧（Ｎ−１）ｏｕｔ３５０が低レベルで、且つ、電圧（Ｎ＋１）ｏｕｔ３６０が高レベルの時、ｎ型トランジスタ（３３０）とｐ型トランジスタ（３２０）は、オンにされ、ｎ型トランジスタ（３１０）とｐ型トランジスタ（３２５）の両方はオフにされる。この例では、端子１２２とトランジスタ３３０のソース端子間のパスのみが導通される。よって、端子１２２の電圧（Ｎ）Ｉｎ１２１のレベルは、ほぼ高レベル電圧ＶＤＤで保持され、シフトレジスタ（Ｎ）が正転で操作している時、本発明の双方向制御回路によって、パルス信号（Ｎ＋１）ｏｕｔ３６０がシフトレジスタ（Ｎ）を触発するのをブロックすることができる。
【００２５】
次に、電圧（Ｎ＋１）ｏｕｔ３６０のタイムシフトを説明する。図１ａに示すように、シフトレジスタ（Ｎ）１２０の入力端子１２２がパルス信号を受けた時、出力パルス（Ｎ）ｏｕｔを生成し、この出力パルス（Ｎ）ｏｕｔのパルス幅は、図１ｂのパルス１２６ｐで示されたパルス幅より小さい。出力パルス（Ｎ）ｏｕｔは、双方向制御回路１１５と１３５に提供される。正転シフトで操作の時、双方向制御回路１１５は、出力パルス（Ｎ）ｏｕｔに基づいて対応するパルス信号を生成せず、双方向制御回路１３５は出力パルス（Ｎ）ｏｕｔに基づいてパルス信号を生成し、次のシフトレジスタ（Ｎ＋１）を触発する。同様に、シフトレジスタ（Ｎ＋１）の入力端子１３２がパルス信号を受けた後、シフト出力パルス（Ｎ）ｏｕｔを生成し、この出力パルス（Ｎ）ｏｕｔは、図１ｂの信号１３６ｐに相似する。出力パルス（Ｎ）ｏｕｔは、双方向制御回路１２５と次のトランジスタ（Ｎ＋１）の双方向制御回路（未表示）の入力端子に提供される。よって、工程が持続して行われる時、パルスは生成され、順次にシフトされる。
【００２６】
ＮＯＲ回路３００が反転シフト制御回路の操作の状態である場合を、図３ｃに示している。この図３ｃは、ＮＯＲ回路３００が反転シフト制御回路の時のタイミングを示すものである。この例では、コントロールラインＣＬ１  １４５は、高レベル電圧ＶＤＤに設定され、コントロールラインＣＬ２  １４０は、低レベル電圧ＶＳＳに設定される。電圧（Ｎ−１）ｏｕｔ３５０と電圧（Ｎ＋１）ｏｕｔ３６０の両方が低レベルの時、ｎ型トランジスタ（３３０と３１０）はオフにされ、ｐ型トランジスタ（３２０と３２５）はオンにされる。この時、端子１２２とトランジスタ（３２０）のソース端子間のパスのみが導通されるため、電圧（Ｎ）Ｉｎ１２１の値は、高レベル電圧ＶＤＤである。
【００２７】
しかし、電圧（Ｎ＋１）ｏｕｔ３６０が高レベル電圧の時、この高レベル電圧はパルス３６４として表わされることができ、電圧（Ｎ−１）ｏｕｔ３５０が低レベル電圧の時、ｎ型トランジスタ（３３０）とｐ型トランジスタ（３２０）の両方はオンにされ、ｎ型トランジスタ（３１０）とｐ型トランジスタ（３２５）はオフにされる。この例では、端子１２２とトランジスタ（３３０）のソース端子間のパスのみが導通される。よって、電圧（Ｎ）Ｉｎ１２２の値はコントロールラインＣＬ２  １４０の電圧ＶＳＳとなる。
【００２８】
図４ａは、本発明の第二実施例の制御回路４００に基づく回路図を示している。第二実施例では、制御回路４００は、ＮＡＮＤゲート組み合せロジック回路であり、各回路の構造は、全て図３ａと同じであるので、ここでの説明は繰り返さない。この第二実施例では、ｐ型トランジスタは図３ａのｎ型トランジスタに代わり、ｎ型トランジスタは図３ａのｐ型トランジスタに代わる。更に、第三素子４２０に提供された既知の電圧の値は、低レベル電圧ＶＳＳである。
【００２９】
本発明の第二実施例では、第（Ｎ−１）段の入力端子の電圧（Ｎ−１）*ｏｕｔ４５０は端子４５２に提供され、この端子４５２は、ｐ型トランジスタ（４１０）とｎ型トランジスタ（４２０）に電気的に接続され、電圧（Ｎ−１）*ｏｕｔ４５０を同時にｐ型トランジスタ（４１０）とｎ型トランジスタ（４２０）に提供する。同様に、第（Ｎ＋１）段の出力端子の電圧（Ｎ＋１）*ｏｕｔ４６０は端子４６２に提供され、この端子４６２は、ｐ型トランジスタ（４３０）とｎ型トランジスタ（４２５）に電気的に接続され、電圧（Ｎ＋１）*ｏｕｔ４６０を同時にｐ型トランジスタ（４３０）とｎ型トランジスタ（４２５）に提供する。更に、ｐ型トランジスタ（４１０）とトランジスタ（４３０）のソース端子は、それぞれコントロールラインＣＬ１  １４５とＣＬ２  １４０に接続される。この第二実施例では、コントロールラインＣＬ１  １４５とＣＬ２  １４０は、異なる電圧レベルに設定され、正転シフト制御回路または、反転シフト制御回路時のＮＡＮＤ回路４００を操作する。
【００３０】
図４ｂは、ＮＡＮＤ回路４００が正転シフト制御回路の場合のタイミング図を示している。この例では、コントロールラインＣＬ１  １４５は高レベル電圧ＶＤＤに設定され、コントロールラインＣＬ２  １４０は低レベル電圧ＶＳＳに設定される。電圧（Ｎ−１）*ｏｕｔ４５０と（Ｎ＋１）*ｏｕｔ４６０の両方が高レベル電圧の時、ｐ型トランジスタ（４１０）とトランジスタ（４３０）の両方はオフにされ、ｎ型トランジスタ（４２０）とトランジスタ（４２５）はオンにされる。この時、端子１２２とトランジスタ（４２０）のソース端子間のパスのみが導通される。よって、電圧（Ｎ）ｉｎ１２１の値は、低レベル電圧ＶＳＳである。
【００３１】
しかし、電圧（Ｎ−１）*ｏｕｔ４５０が低レベル電圧の時、この低レベル電圧はパルス４５４として表わされることができ、且つ、電圧（Ｎ＋１）*ｏｕｔ４６０が高レベル電圧の時、ｐ型トランジスタ（４１０）とｎ型トランジスタ（４２５）の両方はオンにされ、ｐ型トランジスタ（４３０）とｎ型トランジスタ（４２０）の両方はオフにされる。この例では、端子１２２とトランジスタ（４１０）のソース端子の間のパスのみが導通される。よって、電圧（Ｎ）Ｉｎ１２１の値は、コントロールラインＣＬ１  １４５の電圧ＶＤＤである。
【００３２】
図４ｃは、ＮＡＮＤ回路４００が反転シフト制御回路の場合のタイミング図を示している。この例では、コントロールラインＣＬ１  １４５は低レベル電圧ＶＳＳに設定され、コントロールラインＣＬ２  １４０は、高レベル電圧ＶＤＤに設定される。電圧（Ｎ−１）*ｏｕｔ４５０が高レベル電圧で、且つ、電圧（Ｎ＋１）*ｏｕｔ４６０が低レベル電圧の時、ｐ型トランジスタ（４３０）とｎ型トランジスタ（４２０）の両方は、オンにされ、ｐ型トランジスタ（４１０）とｎ型トランジスタ（４２５）の両方は、オフにされる。この時、端子１２２とトランジスタ４３０のソース端子間のパスのみが導通される。よって、電圧（Ｎ）Ｉｎ１２１のレベルは、コントロールラインＣＬ１  １４５の電圧レベルで、その値は高レベル電圧ＶＤＤである。
【００３３】
電圧（Ｎ−１）*ｏｕｔ４５０と電圧（Ｎ＋１）*ｏｕｔ４６０の両方が高レベル電圧の時、ｐ型トランジスタ（４１０）とトランジスタ（４３０）の両方はオフにされ、ｎ型トランジスタ（４２０）とトランジスタ（４２５）はオンにされる。この時、端子１２２とトランジスタ（４２０）のソース端子間のパスのみが導通される。よって、電圧（Ｎ）Ｉｎ１２１の電圧レベルは、低レベル電圧ＶＳＳである。
【００３４】
また、電圧（Ｎ＋１）*ｏｕｔ４６０が高レベル電圧で、且つ、電圧（Ｎ−１）*ｏｕｔ４５０が低レベル電圧の時、電圧（Ｎ−１）*ｏｕｔ４５０は、パルス４５４として表わされ、ｎ型トランジスタ（４２５）とｐ型トランジスタ（４１０）の両方はオンにされ、ｎ型トランジスタ（４２０）とｐ型トランジスタ（４３０）の両方はオフにされる。この例では、端子１２２とトランジスタ（４３０）のソース端子間のパスのみが導通される。よって、電圧（Ｎ）Ｉｎ１２１のレベルは、コントロールラインＣＬ１  １４５の電圧レベルで、その値は、低レベル電圧ＶＳＳである。この例では、電圧（Ｎ）Ｉｎ１２１は、通常、低電圧状態を維持する。
【００３５】
上述の操作ステップよりわかるように、シフトレジスタ（Ｎ）の入力触発信号電圧（Ｎ）ｉｎは、第（Ｎ＋１）段の出力パルスによって提供され、第（Ｎ−１）段の出力パルスによって提供できないため、この時の制御回路４００は、反転シフトの操作である。
【００３６】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。例えば、本発明の電界効果トランジスタ（ＦＥＴｓ）は、例えば、フローティングゲートトランジスタ（ｆｌｏａｔｉｎｇ  ｇａｔｅ  ｔｒａｎｓｉｓｔｏｒ）などのその他のタイプのトランジスタによって取り代えることができる。よって、本発明の従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００３７】
【図１ａ】従来の双方向シフトレジスタと制御回路の概略図。
【図１ｂ】図１ａのシフトレジスタ回路１００の正転のタイミング図。
【図１ｃ】図１ａのシフトレジスタ回路１００の反転のタイミング図。
【図２】従来のシフトレジスタ回路Ｎの概略図。
【図３ａ】第一実施例の制御回路３００の回路図。
【図３ｂ】ＮＯＲ回路３００が正転シフト制御回路の時のタイミング図。
【図３ｃ】ＮＯＲ回路３００が反転シフト制御回路の時のタイミング図。
【図４ａ】第二実施例の制御回路４００に基づく回路図。
【図４ｂ】ＮＡＮＤ回路４００が正転シフト制御回路の時のタイミング図。
【図４ｃ】ＮＡＮＤ回路４００が反転シフト制御回路の時のタイミング図。
【符号の説明】
【００３８】
１００  シフトレジスタ回路
１１０、１２０、１３０  シフトレジスタ
１１５、１２５、１３５  制御回路
１４０、１４５  コントロールライン
１１２、１２２、１３２  入力端子
１１４、１２４、１３４  出力端子
１１６ｐ、１２６ｐ、１３６ｐ、１１６ｒ、１２６ｒ、１３６ｒ、３５４、３６４、１２５ｐ、１２６ｒ、４５４、４６４  パルス信号
１２５  制御回路
２１０、３１０、３３０、４２０、４２５  ｎ型電界効果トランジスタ
３２０、３２５、４１０、４３０  ｐ型電界効果トランジスタ
３００  ＮＯＲロジック制御回路
３５０、４５０  前の一段のシフトレジスタの出力端子電圧
３６０、４６０  後の一段のシフトレジスタの出力端子電圧
３５２、４５２  前の一段のシフトレジスタの出力端子
３６２、４６２  後の一段のシフトレジスタの出力端子
４００  ＮＡＮＤロジック制御回路  
【図１ａ】
2005129211.tif 000003
【図１ｂ】
2005129211.tif 000004
【図１ｃ】
2005129211.tif 000005
【図２】
2005129211.tif 000006
【図３ａ】
2005129211.tif 000007
【図３ｂ】
2005129211.tif 000008
【図３ｃ】
2005129211.tif 000009
【図４ａ】
2005129211.tif 000010
【図４ｂ】
2005129211.tif 000011
【図４ｃ】
2005129211.tif 000012