(57)【要約】【課題】  適切な仕事関数のシリサイドゲート電極を有する半導体装置を提供する。【解決手段】  半導体装置は、ｐ型活性領域とｎ型活性領域とを有するシリコン基板と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−６０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とし、ｐ型活性領域上方ではＳｉに対するｎ型不純物を含み、ｎ型活性領域上方ではＳｉに対するｐ型不純物を含むゲート電極と、前記ゲート電極側方において，前記ｐ型活性領域中に形成されたｎ型ソース／ドレイン領域と、前記ｎ型活性領域中に形成されたｐ型ソース／ドレイン領域と、を有する。【選択図】  図１
2005129551.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型活性領域を有するシリコン基板と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−７０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とし、さらにＳｉに対するｐ型不純物を含むゲート電極と、
前記ゲート電極側方において，前記ｎ型活性領域中に形成されたｐ型ソース／ドレイン領域と、
を有する半導体装置。
【請求項２】
ｐ型活性領域を有するシリコン基板と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が３０ａｔ％−６０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とし、さらにＳｉに対するｎ型不純物を含むゲート電極と、
前記ゲート電極側方において，前記ｐ型活性領域中に形成されたｎ型ソース／ドレイン領域と、
を有する半導体装置。
【請求項３】
前記シリコン基板がｐ型活性領域とｎ型活性領域とを含み、前記ゲート電極が（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−６０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とする、請求項１または２記載の半導体装置。
【請求項４】
前記不純物の濃度が、ゲート絶縁膜との界面近傍において、１×１０２１ｃｍ−３以上である請求項１−３のいずれか１項記載の半導体装置。
【請求項５】
前記不純物が、各ゲート電極においてＰ，Ａｓ，Ｓｂ，Ｂ，Ｉｎの１種以上である請求項１−４のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に微細化に対応可能な金属、シリサイド等の低抵抗導電体ゲート電極を有する半導体装置に関する。ここで、シリサイドとは金属とＳｉとの混合物を含み、化学量論的組成であることを要しない。
【背景技術】
【０００２】
従来、集積回路に使用されるＭＯＳＦＥＴにおいて、ゲート電極は多結晶シリコン層とシリサイド層との積層であるポリサイドによって形成されてきた。シリサイドとしてはＷ、Ｃｏ、Ｎｉ等の金属とＳｉの化合物が用いられた。
【０００３】
一般的には、酸化シリコン等のゲート絶縁膜を形成した後、その上に多結晶シリコン，アモルファスシリコン等のＳｉ層が堆積され、さらにその上に金属薄層が成膜され、熱処理によって金属とＳｉ層上層部とを反応させてシリサイド層を形成する。シリサイド層は、Ｓｉ層より低い抵抗率を有し、ゲート電極の抵抗値を低下させる。
【０００４】
集積回路の微細化が進むと、ゲート電極長が短くなる．ゲート電極長が０．５μｍ以下になると、ポリサイド構造では十分低い抵抗値を得ることが困難になる。このため、ゲート電極として多結晶シリコン層を堆積した後、多結晶シリコン層全体をシリサイド化するフルシリサイデーションが提案されている（非特許文献１）。ゲート電極全体をシリサイドで形成することにより、ゲート抵抗を低下させると共に、シリコン層内に生成しえた空乏層を防止でき、トランジスタ特性を向上できる利点も生じる。
【０００５】
【非特許文献１】Jakub  Kedzierski et al., IEDM2002 Technical Digest, p. 247
【０００６】
集積回路に用いられるトランジスタには、ｎチャネルトランジスタとpチャネルトランジスタがある。これらのトランジスタを最適に動作させるためには、それぞれ最適の閾値電圧を有することが望まれ、それぞれのゲート電極は決められた範囲の仕事関数を有することが要求される。
【０００７】
ｐチャネル（ｐ型）ＭＯＳＦＥＴのゲート電極は、５．１ｅＶの仕事関数を持ち、ｎチャネル（ｎ型）ＭＯＳＦＥＴのゲート電極は４．１ｅＶの仕事関数を持つことが望まれる。従来のポリサイドゲート電極においては、仕事関数の調整は、多結晶シリコン層中への不純物イオン注入の不純物種、加速電圧、注入量により行われている。
【０００８】
多結晶Ｓｉにおけるのと同様に、ＮｉＳｉ中に不純物を添加すると仕事関数が変化することが報告されている（非特許文献２）。
【０００９】
【非特許文献２】M. Qin et al., J. Electrochem.Soc., 148(5), p.G271, 2001
【００１０】
フルシリサイデーションしたゲート電極中に不純物を添加して、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴとを作り分けた報告もある（非特許文献３）。
【００１１】
【非特許文献３】Z. Krivokapic et al., IEDM 2002 Technical Digest, p.367
【００１２】
これらの報告においては、仕事関数の変化が小さく、ｎチャネルＭＯＳＦＥＴおよびｐチャネルＭＯＳＦＥＴとして適当な上述の値の仕事関数は得られていない。
【００１３】
また、シリサイドよりさらに低抵抗化が可能なＡｌ，Ｗ，Ｃｕ，Ｍｏ，Ｔｉ，Ｔａなどの金属でゲート電極を形成する提案もされてきた。特にゲート長０．１μｍ以下のＭＯＳＦＥＴに有用である。空乏層生成を防止できる利点もある。
【００１４】
ｐ型使い捨てシリコンゲート電極、ｎ型使い捨てシリコンゲート電極の上にＡｌ、Ａｌ−Ｔｉ等の置換可能材料層を形成し、熱処理のよって使い捨てゲート電極を置換可能材料で置換して金属ゲート電極を形成する。置換Ａｌゲート電極は、ｎ型ポリシリコンゲート電極の〜０．２Ｖ内のスレッショルド電圧を与えると説明されている。
【００１５】
【特許文献１】特開平１１−２５１５９５号公報
【特許文献２】特開平１１−２６１０６３号公報
【特許文献３】特開２００１−２４１８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
本発明の目的は、適切な仕事関数のシリサイドゲート電極を有する半導体装置を提供することである。
本発明の他の目的は、適切な仕事関数のシリサイドゲート電極を有するｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴを含む半導体装置を提供することである。
【００１７】
本発明のさらに他の目的は、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴとに対し、異なる仕事関数を実現する（Ｎｉ＋Ｓｉ）ゲート電極を有する半導体装置を提供することである。
【課題を解決するための手段】
【００１８】
本発明の１観点によれば、ｎ型活性領域を有するシリコン基板と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−７０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とし、さらにＳｉに対するｐ型不純物を含むゲート電極と、前記ゲート電極側方において，前記ｎ型活性領域中に形成されたｐ型ソース／ドレイン領域と、を有する半導体装置が提供される。
【００１９】
本発明の他の観点によれば、ｐ型活性領域を有するシリコン基板と、前記活性領域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され、（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が３０ａｔ％−６０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とし、さらにＳｉに対するｎ型不純物を含むゲート電極と、前記ゲート電極側方において，前記ｐ型活性領域中に形成されたｎ型ソース／ドレイン領域と、を有する半導体装置が提供される。
【００２０】
さらに、前記シリコン基板がｐ型活性領域とｎ型活性領域とを含み、前記ゲート電極が（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−６０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とすることが望ましい。また、前記不純物の濃度が、ゲート絶縁膜との界面近傍において、１×１０２１ｃｍ−３以上であることが好ましい。
【発明の効果】
【００２１】
（Ｎｉ＋Ｓｉ）をゲート電極材料とし、Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−７０ａｔ％に選択し、Ｓｉに対するｐ型不純物を添加すると、仕事関数の大きな変化が得られる。ｐチャネルＭＯＳＦＥＴのゲート電極として好ましい仕事関数が得られる。
【００２２】
（Ｎｉ−Ｓｉ）をゲート電極材料とし、（Ｎｉ＋Ｓｉ）が３０ａｔ％−６０ａｔ％に選択し、Ｓｉに対するｎ型不純物を添加すると、仕事関数の大きな変化が得られる。ｎチャネルＭＯＳＦＥＴのゲート電極として好ましい仕事関数が得られる。
【００２３】
Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−６０ａｔ％に選択すると、同一ゲート電極材料（母材）を用いて、ｎチャネルＭＯＳＦＥＴ及びｐチャネルＭＯＳＦＥＴのゲート電極として好ましい仕事関数を得ることが可能となる。
【発明を実施するための最良の形態】
【００２４】
本発明者等は、金属とシリコンを用いてゲート電極を形成し、仕事関数を大きく変化させるためにどのようなことが可能であるか調べるため以下に述べる予備実験を行った。
図１Ａに示すように、１０Ωｃｍの低効率を有するｐ型Ｓｉ基板1の表面を熱酸化し、酸化シリコン膜２を形成した。酸化シリコン膜２の膜厚は、５ｎｍ、１０ｎｍ、１５ｎｍの3種類を準備した。
【００２５】
図１Ｂに示すように、酸化シリコンのゲート絶縁膜２の上に、多結晶シリコン膜３を厚さ５０ｎｍ熱化学気相堆積（ＣＶＤ）により成膜した。なお，多結晶シリコン膜を堆積しないサンプルも形成した。
【００２６】
図１Ｃに示すように、Ｓｉ基板１上方にメタルマスク４を配置し、スパッタリングによりＮｉ膜５とＴｉＮ膜６を積層した。ＴｉＮ膜６は、３０ｎｍの厚さを有し、シリサイド反応を行う際、雰囲気中に存在する酸素がＮｉ膜５を酸化することを防止するためのキャップ層として用いられている。
【００２７】
Ｓｉ層上のＮｉ膜５の膜厚を変化させ、結果的に得られる（Ｎｉ＋Ｓｉ）膜の組成を変化させた。Ｎｉ膜５の厚さは、１８ｎｍ、２４ｎｍ、３０ｎｍ，３６ｎｍ、４２ｎｍとし、Ｎｉ／（Ｎｉ＋Ｓｉ）の比率が３０ａｔ％、４０ａｔ％、５０ａｔ％、６０ａｔ％、７０ａｔ％となるようにした。Ｓｉ膜３を成膜しなかったサンプルにおいては、Ｎｉ膜５を厚さ５０ｎｍ成膜した。このようにして、Ｎｉ／（Ｎｉ＋Ｓｉ）の比率を３０ａｔ％−１００ａｔ％の範囲で変化させた。
【００２８】
図１Ｄに示すように、真空中で４００℃、１分間の熱処理を行い、Ｓｉ膜３とＮｉ膜５の間でシリサイド反応を生じさせ、（Ｎｉ＋Ｓｉ）膜７を生成させた。Ｎｉ層５の全厚さとその下方のＳｉ層３の全厚さとが反応し、（Ｎｉ＋Ｓｉ）層7を生じたと考えられる。（Ｎｉ＋Ｓｉ）は、シリサイドと考えられるが、厳密にはシリサイドとなっていないことも考えられる。少なくともＮｉとＳｉとが混じったものと考えられ、（Ｎｉ＋Ｓｉ）と標記する。
【００２９】
図１Ｅに示すように、ＴｉＮ膜６をマスクとし、イオンミリングによりＴｉＮ層６外方の多結晶Ｓｉ膜３及びその下の酸化シリコンのゲート絶縁膜２を除去した。このようにして、仕事関数を測定するためのＭＯＳダイオード構造のサンプルが形成された。
【００３０】
ＭＯＳダイオードのフラットバンド電圧Ｖｆｂは、金属（ここでは金属シリサイド）の仕事関数ΦＭと次のような関係がある。
Ｖｆｂ＝ΦＭＳ−（Ｑｆ／εｏｘ）＊ｔｏｘ
ΦＭＳ＝ΦＭ−ΦＳ
ここで、ΦＳはシリコンの仕事関数、ΦＭＳは金属の仕事関数ΦＭとＳｉの仕事関数ΦＳの仕事関数差、Ｑｆは固定電荷密度、ｔｏｘは酸化膜厚、εｏｘは酸化シリコンの誘電率を示す。フラットバンド電圧Ｖｆｂを測定し、ｔｏｘ（５ｎｍ、１０ｎｍ、１５ｎｍ）に対してプロットを行い、ｔｏｘ＝０に外挿することにより、ΦＭＳを求める。金属の仕事関数ΦＭ（ここではシリサイド（Ｎｉ−Ｓｉ）の仕事関数）を、測定したΦＭＳと既知の値に基づき計算したΦＳから求める。
【００３１】
図１Ｆは、サンプルの測定から得られた仕事関数と、サンプルの組成Ｎｉ／（Ｎｉ＋Ｓｉ）（ａｔ％）の関係を示すグラフである。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成を３０ａｔ％から１００ａｔ％まで変化させることにより、仕事関数は約４．４３ｅＶから約５．１ｅＶまで変化した。
【００３２】
Ｎｉ／（Ｎｉ＋Ｓｉ）＝１００ａｔ％でｐチャネルＭＯＳＦＥＴのゲートの仕事関数として適当な約５．１ｅＶが得られるが、ｎチャネルＭＯＳＦＥＴのゲート電極として適切な仕事関数約４．１ｅＶは得られない。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成を３０ａｔ％から７０ａｔ％の範囲で変化させると、仕事関数は約４．４ｅＶから約４．９ｅＶ以上まで変化することが判る。
【００３３】
Ｎｉをゲート電極材料として用いると、ｐチャネルＭＯＳＦＥＴのゲート電極の仕事関数として望ましい約５．１ｅＶが得られる。但しこの場合ｎチャネルＭＯＳＦＥＴのゲート電極は異なる材料で作成する必要が生じる。ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを同一材料で形成し、かつそれぞれ望ましい仕事関数を得る方法をさらに検討した。図１Ｂに示す多結晶Ｓｉ膜３に不純物を添加することにより、最終的に得られる（Ｎｉ＋Ｓｉ）膜７にｐ型及びｎ型不純物を添加することを試みた。
【００３４】
図２Ａに示すように、図１Ｂの工程において多結晶Ｓｉ膜３を成膜した後、多結晶Ｓｉ膜３に、ｐ型不純物Ｂ又はＩｎをイオン注入した。ＢまたはＩｎの濃度は、１Ｅ１９（１×１０１９）ｃｍ−３〜１Ｅ２２ｃｍ−３の範囲で変化させた。
【００３５】
先ずｐ型不純物としてＢを添加した場合を説明する。Ｂの注入条件は、加速電圧１ｋｅＶで行った。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成は３０ａｔ％〜７０ａｔ％の範囲で変化させた。なお、Ｂ濃度は、図１Ｅの構成において（Ｎｉ＋Ｓｉ）膜７とゲート絶縁膜２との界面近傍の値である。
【００３６】
Ｂ濃度が低い領域においては、添加したＢによる仕事関数の変化はほとんど生じていない。すなわち図１ＦのＮｉ／（Ｎｉ＋Ｓｉ）の組成による仕事関数とほぼ同一である。Ｂ濃度を１Ｅ２１ｃｍ−３以上にすると、Ｎｉ／（Ｎｉ＋Ｓｉ）の組成によらず、仕事関数が急激に上昇した。
【００３７】
Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が３０ａｔ％においては、Ｂ濃度を１Ｅ２１ｃｍ−３以上にすると、仕事関数は約４．９ｅＶとなった。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が４０ａｔ％−６０ａｔ％においては、Ｂ濃度を１Ｅ２１ｃｍ−３以上にすると、仕事関数は約５．１ｅＶとなった。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が７０ａｔ％においては、Ｂ濃度を１Ｅ２１ｃｍ−３以上にすると、仕事関数は約５．３ｅＶとなった。
【００３８】
Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が４０ａｔ％−７０ａｔ％において、Ｂ濃度を１Ｅ２１ｃｍ−３以上にすると、約５．１ｅＶの以上の仕事関数が得られたことになる。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成を４０ａｔ％−６０ａｔ％とすれば、１Ｅ２１ｃｍ−３以上のＢ添加で得られる仕事関数は約５．１ｅＶである。
【００３９】
次に、ｐ型不純物としてＩｎを用いた場合を説明する。
図２Ｃは、仕事関数の、（Ｎｉ＋Ｓｉ）中のＩｎ濃度に対する依存性を示すグラフである。Ｉｎ濃度が低い領域においては、添加したＩｎによる仕事関数の変化はほとんど生じていない。すなわち図１ＦのＮｉ／（Ｎｉ＋Ｓｉ）の組成による仕事関数とほぼ同一である。Ｉｎ濃度を１Ｅ２１ｃｍ−３以上にすると、Ｎｉ／（Ｎｉ＋Ｓｉ）の組成によらず、仕事関数が急激に上昇した。
【００４０】
Ｎｉ／（Ｎｉ＋Ｓｉ）が３０ａｔ％の場合、Ｉｎ濃度を１Ｅ２１ｃｍ−３以上にすると、得られた仕事関数は約４．９ｅＶであった。Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％〜６０ａｔ％の場合、Ｉｎ濃度を１Ｅ２１ｃｍ−３以上にすると、得られた仕事関数は約５．１ｅＶであった。Ｎｉ／（Ｎｉ＋Ｓｉ）が７０ａｔ％の場合、Ｉｎ濃度を１Ｅ２１ｃｍ−３以上にすると、得られた仕事関数は約５．３ｅＶであった。
【００４１】
Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％〜７０ａｔ％の場合、Ｉｎ濃度を１Ｅ２１ｃｍ−３以上にすると、約５．１ｅＶ以上の仕事関数が得られることになる。さらに、Ｎｉ／（Ｎｉ＋Ｓｉ）の比率を４０ａｔ％〜６０ａｔ％に選択すると、約５．１ｅＶの仕事関数が得られる。仕事関数に関して、Ｂ添加の効果とＩｎ添加の効果はほぼ同一であると考えられる。ｐ型不純物として、Ｂ，Ｉｎの少なくとも１種を用いることにより、仕事関数調整の効果が得られるであろう。
【００４２】
図３Ａは、多結晶Ｓｉ膜にｎ型不純物９としてＡｓ又はＳｂをイオン注入した場合を示す。
図３Ｂは、Ｓｉ膜３にＡｓをイオン注入した場合の結果を示すグラフである。Ａｓの濃度は、１Ｅ１９−１Ｅ２２ｃｍ−３で変化させた。図から明らかなように、Ａｓを１Ｅ２１ｃｍ−３以上添加すると、仕事関数は大幅に低下した。
【００４３】
Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が７０ａｔ％の場合、Ａｓを１Ｅ２１ｃｍ−３以上添加すると、仕事関数は約４．７ｅＶであった。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が４０ａｔ％−６０ａｔ％の場合、Ａｓを１Ｅ２１ｃｍ−３以上添加すると、約４．１ｅＶの仕事関数が得られた。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が３０ａｔ％の場合、Ａｓを１Ｅ２１ｃｍ−３以上添加すると、約３．９ｅＶの仕事関数が得られた。Ｎｉ／（Ｎｉ＋Ｓｉ）の比率を３０ａｔ％−６０ａｔ％に選択すると、約４．１ｅＶ以下の仕事関数が得られたことになる。
【００４４】
図３Ｃは、ｎ型不純物としてＳｂを用いた場合の結果を示す。Ａｓの場合同様、Ｓｂの濃度を１Ｅ２１ｃｍ−３以上にすると、仕事関数は大幅に低下した。Ｎｉ／（Ｎｉ＋Ｓｉ）が７０ａｔ％の場合、Ｓｂの濃度が１Ｅ２１ｃｍ−３以上で得られる仕事関数の減少量は比較的少なく、得られる仕事関数は約４．６ｅＶであった。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が４０ａｔ％−６０ａｔ％の場合、Ｓｂの濃度を１Ｅ２１ｃｍ−３以上にすると、仕事関数は約４．１ｅＶであった。Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が３０ａｔ％の場合、Ｓｂの濃度を１Ｅ２１ｃｍ−３以上にすると、仕事関数は約３．９ｅＶであった。
【００４５】
Ｎｉ／（Ｎｉ＋Ｓｉ）の組成が３０ａｔ％−６０ａｔ％の場合、Ｓｂの濃度を１Ｅ２１ｃｍ−３以上にすると、約４．１ｅＶ以下の仕事関数が得られたことになる。仕事関数に関して、Ａｓ添加とＳｂ添加の効果はほぼ類似するといえる。Ｓｉに対するｎ型不純物であるＡｓ、Ｓｂを用いてほぼ同様の結果が得られた。Ｓｉに対するｎ型不純物であるＰを用いても、同様の結果が得られるであろう。ｎ型不純物として、Ｐ，Ａｓ，Ｓｂの少なくとも１種を用いて、仕事関数調整の効果が得られるであろう。
【００４６】
以上説明した結果から、ゲート電極として（Ｎｉ＋Ｓｉ）を用い、Ｎｉ／（Ｎｉ＋Ｓｉ）の原子比率を約０．４〜０．６の範囲に選択し、Ｓｉに対するｎ型不純物及びｐ型不純物を約１Ｅ２１ｃｍ−３以上添加することにより、ＣＭＯＳＦＥＴとして望ましいゲート電極の仕事関数が得られることが分かった。
【００４７】
図１Ｇは、ＣＭＯＳＦＥＴ集積回路の構成例を示す概略断面図である。Ｓｉ基板１の表面にシャロートレンチアイソレーション（ＳＴＩ）により素子分離領域１２を形成する。素子分離領域１２に画定された活性領域内にｎ型不純物、ｐ型不純物をイオン注入し、ｎ型ウエル１４、ｐ型ウエル１５を形成する。Ｓｉ基板表面にゲート酸化膜２を熱酸化により形成し、その上に多結晶シリコン層を堆積する。
【００４８】
図２Ａ、３Ａに示したように、多結晶シリコン層にｐ型不純物、ｎ型不純物をイオン注入し、その後シリサイド反応を行なわせることにより、ｐ型不純物添加（Ｎｉ＋Ｓｉ）層、ｎ型不純物添加（Ｎｉ＋Ｓｉ）層を形成する。この（Ｎｉ＋Ｓｉ）層をパターニングすることにより、ｐチャネルＭＯＳＦＥＴ用ゲート電極７ｐ、ｎチャネルＭＯＳＦＥＴ用ゲート電極７ｎを形成する。
【００４９】
形成したゲート電極をマスクとし、ｎ型不純物、ｐ型不純物を分けてイオン注入することにより、エクステンション領域を形成する。さらに、窒化シリコン、酸化シリコン等の絶縁膜を堆積し、リアクティブイオンエッチング（ＲＩＥ）等を行うことによりサイドウォールスペーサＳＷを形成する。さらにｎ型不純物、ｐ型不純物をイオン注入し、ｐ型ソース／ドレイン領域２１、ｎ型ソース／ドレイン領域２２を形成する。
【００５０】
その後、層間絶縁膜２４を堆積し、コンタクト孔を形成する。コンタクト孔内に例えばＴｉ層、ＴｉＮ層、Ｗ層を堆積することにより、コンタクトプラグを形成する。その後、必要な配線を形成することにより、ＣＭＯＳＦＥＴ集積回路構造が得られる。
【００５１】
なお、シリコンを用いてゲート電極構造を作成した後、シリサイド化を行ってもよい。Ｎｉ／（Ｎｉ＋Ｓｉ）の原子組成比を４０ａｔ％〜６０ａｔ％に選択することにより、同一ゲート電極材料（母材）を用いてｐチャネルＭＯＳＦＥＴ、ｎチャネルＭＯＳＦＥＴのゲート電極として適切な仕事関数を得ることができる。
【００５２】
ゲート電極の母材をｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴで変えることが許される場合は、ｎチャネルＭＯＳＦＥＴ用ゲート電極は３０ａｔ％〜６０ａｔ％の（Ｎｉ＋Ｓｉ）を用いて、ｐチャネルＭＯＳＦＥＴ用ゲート電極は４０ａｔ％〜７０ａｔ％の（Ｎｉ＋Ｓｉ）を用いて作製することもできる。
【００５３】
以上説明した実施例においては、ゲート電極材料として（Ｎｉ＋Ｓｉ）のシリサイド材料を用いた。ゲート電極材料として金属を用いれば、シリサイドよりもさらに低抵抗のゲート電極が得られる。Ａｌゲート電極を形成する方法として、ＳｉとＡｌの熱置換を用いる方法が提案されている。本発明者等は、Ａｌ置換ゲート電極に不純物を添加することにより、（Ｎｉ＋Ｓｉ）シリサイドゲート電極に不純物を添加した時同様の効果が得られるか否かを検討した。
【００５４】
図４Ａ〜４Ｇは、仕事関数の測定に用いたサンプルの製造工程を概略的に示す断面図である。
図４Ａに示すように、Ｓｉ基板１の表面を熱酸化し、ゲート酸化膜２を形成した。ゲート酸化膜２の上に、厚さ約５０ｎｍの多結晶Ｓｉ膜３を熱ＣＶＤにより作成した。
【００５５】
図４（Ｂ）の示すように、多結晶Ｓｉ膜３に対し、ボロンイオン８をイオン注入した。注入量は、最終的に得られる置換Ａｌゲート電極の不純物濃度が１Ｅ１５〜１Ｅ２１ｃｍ−３の範囲になるように選択した。
【００５６】
図４Ｃに示すように、ボロンをイオン注入した多結晶Ｓｉ膜３の上に、ホトレジストパターンＰＲを形成し、ホトレジストパターンＰＲを形成し、ホトレジストパターンＰＲをマスクとして多結晶Ｓｉ層３をエッチングした。その後ホトレジストパターンＰＲは除去した。
【００５７】
図４Ｄに示すように、パターニングした多結晶Ｓｉ膜３を覆って厚さ約５０ｎｍのＡｌ層１１をスパッタリングで成膜した。
図４Ｅに示すように、多結晶Ｓｉ膜とＡｌ層の積層に対し、４００℃、３０分間の熱処理を行い、ＳｉとＡｌの置換反応を行わせた。多結晶Ｓｉ膜３のＳｉは、Ａｌ層１１中に拡散し、Ａｌ層１１からＡｌが多結晶Ｓｉ膜中に拡散し、ＳｉがＡｌに置換されてＡｌゲート電極１３が形成される。
【００５８】
図４Ｆに示すように、ＲＩＥによる異方性エッチングを行い、平坦部表面上でのＡｌ層１１を除去した。ゲートＡｌパターンの側壁には、Ａｌの側壁１１が残る。
図４Ｇに示すように、さらに等方性エッチングを行い、ゲート電極１３の側壁上の残留Ａｌを除去した。このようにして形成したサンプルに対し、フラットバンド電圧の測定を行い、仕事関数を得た。
【００５９】
図５は、得られた仕事関数の変化と、当初Ｓｉ中に添加した不純物（Ｂ）濃度の関係を示すグラフである。添加したＢ濃度が１Ｅ２０ｃｍ−３未満では添加したＢによる仕事関数の変化は小さい。添加したＢ濃度が１Ｅ２０ｃｍ−３以上になると急激な仕事関数の変化が生じている。Ｂ濃度１Ｅ２１ｃｍ−３以上において、０．３５ｅＶ以上の大幅な仕事関数の変化が得られるであろう。この仕事関数の変化は、図２Ｂに示す仕事関数の変化と類似した特性と考えることができよう。
【００６０】
但し、Ａｌに対し不純物を添加して仕事関数が変化するのは、Ｂを不純物とした場合に限られ、他のｐ型不純物及びｎ型不純物を添加しても、仕事関数の変化は得られなかった。Ａｌは、ｎチャネルＭＯＳＦＥＴのゲート電極として利用可能な仕事関数を有する。但し、純Ａｌをゲート電極として用いると、ｎチャネルＭＯＳＦＥＴのゲート電極と、ｐチャネルＭＯＳＦＥＴのゲート電極との仕事関数が等しくなってしまう。ｐチャネルＭＯＳＦＥＴのＡｌゲート電極の仕事関数を増加させることが望まれる。ｐチャネルＭＯＳＦＥＴのゲート電極に、Ｂを添加したＡｌを用いることにより、仕事関数を大きく増加することができる。
【００６１】
ｐチャネルＭＯＳＦＥＴのゲート電極に、Ｂを添加したＡｌを用い、ｎチャネルＭＯＳＦＥＴのゲート電極に、Ｂを添加しないＡｌを用いることにより、ゲート電極の仕事関数を変化させ、より好ましいＣＭＯＳＦＥＴを作成することができる。
【００６２】
図６Ａ〜６Ｆは、本発明の実施例によるＣＭＯＳ半導体集積回路装置の製造工程を概略的に示す断面図である。
図６Ａに示すように、シリコン基板１の表面にＳＴＩによる素子分離領域１２を形成し、ｎ型不純物、ｐ型不純物をイオン注入し、ｎ型ウエル１４、ｐ型ウエル１５を形成する。基板表面を熱酸化してゲート酸化膜２を形成した後、多結晶Ｓｉ層を堆積し、パターニングしてゲート電極１６、１７を形成する。ゲート電極１６、１７は、例えば高さ５０ｎｍ、幅４０ｎｍとする。
【００６３】
ｐチャネルＭＯＳＦＥＴに対してはｐ型不純物、例えばＢをイオン注入し、ｎチャネルＭＯＳＦＥＴに対してはｎ型不純物、例えばＰ又はＡｓをイオン注入し、ｐ型及びｎ型のエクステンション１８、１９を形成する。
【００６４】
窒化シリコン又は酸化シリコンを熱ＣＶＤにより堆積し、ＲＩＥ等により異方性エッチングを行うことによりサイドウォール２０を形成する。さらにｐチャネルＭＯＳＦＥＴに対しては、ｐ型不純物例えばＢをイオン注入し、ｎ型ＭＯＳＦＥＴに対してはｎ型不純物、例えばＰ、Ａｓをイオン注入して高濃度のソース／ドレイン領域２１、２２を形成する。ゲート電極にもｐ型不純物、ｎ型不純物が添加され、ｐ型ゲート電極１６、ｎゲート電極１７が形成される。なお、以上の工程は従来の工程であり、他の公知の方法を用いることもできる。
【００６５】
図６Ｂに示すように、ゲート電極１６、１７を覆うように酸化シリコン等の層間絶縁膜２４を成膜する。層間絶縁膜２４を化学機械研磨（ＣＭＰ）等により研磨し、ゲート電極１６、１７の表面を露出させる。ｎチャネルＭＯＳＦＥＴ領域をホトレジストパターンＰＲ１で覆い、Ｂをイオン注入する。Ｂの濃度はゲート電極１６中のＢ濃度を１Ｅ２１以上とするように選択することが好ましい。その後、レジストパターンＰＲ１は除去する。
【００６６】
図６Ｃに示すように、例えば１０００℃、３秒間のアニーリングを行うことにより、ゲート電極１６に添加したＢを活性化、拡散させ、Ｂ添加ゲート電極１６ｘを得る。
図６Ｄに示すように、露出させたゲート電極１６ｘ、１７に接するように、Ａｌ層２６を、例えば厚さ５００ｎｍ堆積する。Ｓｉゲート電極１６ｘ、１７と、Ａｌ層２６が接触した状態で、４００℃、３０分間のアニール処理を行う。アニール処理により、ＡｌとＳｉの置換を行う。ゲート電極中のＳｉはＡｌ層２６中に拡散し、Ａｌ層２６からＡｌがゲート電極中に拡散する。
【００６７】
図６Ｅは、得られる構成を示す。ゲート電極２８は、イオン注入したＢが添加された置換Ａｌで形成され、ゲート電極３０は、Ｂが添加されない置換Ａｌで形成される。ゲート電極２８は、高濃度にＢが添加されているため、ゲート電極３０よりも高い仕事関数を有する。
【００６８】
図６Ｆに示すように、ゲート電極上のＳｉが拡散したＡｌ層２６ｘをＣＭＰ等により除去する。その後、さらに層間絶縁膜を堆積し、コンタクト孔、導電性プラグを形成してトランジスタを完成させる。さらに、層間絶縁膜、上層配線を形成し、ＣＭＯＳ集積回路装置を形成する。
【００６９】
上述の実施例においては、ゲート電極を形成した後、絶縁層で埋め込み、ゲート電極を露出させ、熱置換を行ってＡｌゲート電極を作成した。
図７Ａ−７Ｈは、他の実施例を示す。
【００７０】
図７Ａに示すように、Ｓｉ基板１に素子分離領域１２、ｎ型ウエル１４、ｐ型ウエル１５を形成し、熱酸化によりゲート絶縁膜２を形成した後その上に多結晶Ｓｉ層３５を堆積する。
【００７１】
図７Ｂに示すように、多結晶Ｓｉ層の上にレジストパターンＰＲ１を形成し、ｐチャネルＭＯＳＦＥＴ領域の多結晶Ｓｉ層にＢをイオン注入する。高濃度にＢを添加された多結晶Ｓｉ層３５ｘが形成される。なお、ｎチャネルＭＯＳＦＥＴ上の多結晶Ｓｉ層３５は、不純物が添加されていない状態を保つ。
【００７２】
図７Ｃに示すように、レジストパターンＰＲ１を除去し、新たにゲート電極の形状を有するレジストパターンＰＲ２を形成する。レジストパターンＰＲ２をマスクとし、多結晶Ｓｉ層３５、３５ｘをエッチングし、ゲート電極形状を得る。その後レジストパターンＰＲ２は除去する。
【００７３】
図７Ｄに示すように、ｎチャネルＭＯＳトランジスタ領域をレジストパターンＰＲ３で覆い、ｐ型不純物例えばＢをイオン注入し、ソース／ドレイン領域２１を形成する。その後レジストパターンＰＲ３は除去する。
【００７４】
図７Ｅに示すように、レジストパターンＰＲ４でｐチャネルＭＯＳＦＥＴ領域を覆い、ｎチャネルＭＯＳＦＥＴ領域にｎ型不純物、例えばＰ又はＡｓをイオン注入する。ｎチャネルＭＯＳＦＥＴのソース／ドレイン領域２２が形成されると共に、ゲート電極にｎ型不純物が添加され、ｎ型ゲート電極３５ｙが形成される。その後レジストパターンＰＲ４は除去する。
【００７５】
図７Ｆに示すように、例えば窒化シリコン膜３７を堆積し、ＲＩＥ等により異方性エッチングを行うことにより、ゲート電極側壁上にサイドウォールＳＷを作成する。
図７Ｇに示すように、ゲート電極を覆って酸化シリコン等の層間絶縁膜３８を形成する。層間絶縁膜３８をＣＭＰ等により研磨し、ゲート電極表面を露出させる。
【００７６】
図７Ｈに示すように、露出したゲート電極表面に接触するように、Ａｌ層２６を例えば厚さ５００ｎｍ堆積する。以下、前述の実施例同様例えば４００℃、３０分間のアニール処理を行い、ＡｌとＳｉの置換反応を生じさせる。その後Ｓｉの拡散したＡｌ層２６は除去する。
【００７７】
図８Ａ−８Ｅは変形例を示す。図８Ａは、図７Ａと同様の工程を経た半導体基板の構造を示す。
図８Ｂは、図７Ｂに示した工程と同様の工程であり、ｐチャネルＭＯＳＦＥＴ領域の多結晶Ｓｉ膜３５にＢを好ましくは１Ｅ２１ｃｍ−３以上イオン注入する。その後レジストパターンＰＲ１は除去する。
【００７８】
図８Ｃは、露出した多結晶Ｓｉ膜上に直接Ａｌ層２６を堆積する工程を示す。この状態において、例えば４００℃、４０分間のアニール処理を行い、多結晶Ｓｉ層３５，３５ｘのＳｉとＡｌ層２６のＡｌの置換反応を生じさせる。シリコン基板上の多結晶Ｓｉ層は消滅し、置換Ａｌ層となる。
【００７９】
図８Ｄは、Ａｌ層２６の上にレジストパターンＰＲ２を形成し、下のＡｌ層２６ｘ及び置換Ａｌ層をパターニングした状態を示す。ｐチャネルＭＯＳＦＥＴ領域には、Ｂを添加した置換Ａｌート電極２８がパターニングされ、ｎチャネルＭＯＳＦＥＴ領域は、Ｂが添加されていない置換Ａｌゲート電極３０が形成される。それぞれのゲート電極の上にはＳｉが拡散したＡｌ層２６ｘが残る。Ａｌ層２６ｘは金属であり、このままゲート電極として用いることができる。
【００８０】
図８Ｅは他の変形例を示す。図８Ｂに示す工程の後、多結晶Ｓｉ層３５、３５ｘの上に例えば厚さ２００ｎｍのＡｌ層２６、厚さ５００ｎｍのＴｉ層３８をスパッタリングで積層する。Ｔｉ層３８は、Ｓｉを吸収する機能を有する。Ｓｉ層３５、３５ｘから、Ａｌ層２６に拡散したＳｉはさらにＴｉ層３８に吸収され、Ｔｉシリサイドとなって安定化する。例えば、図８Ｅに示す構造に対し、４００℃、３時間の熱置換反応を行うと、Ｓｉは層３５、３５ｘから、層２６を通り、Ｔｉ層３８に吸い出される。Ａｌ層２６は、ほとんどＳｉを含まないＡｌ層とすることができる。その後Ｔｉ層３８を除去し、図８Ｄ同様に工程によりゲート電極をパターニングする。
【００８１】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない、例えば種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
以下本発明の特徴を付記する。
【００８２】
（付記１）  ｎ型活性領域を有するシリコン基板と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−７０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とし、さらにＳｉに対するｐ型不純物を含むゲート電極と、
前記ゲート電極側方において，前記ｎ型活性領域中に形成されたｐ型ソース／ドレイン領域と、
を有する半導体装置。
【００８３】
（付記２）  ｐ型活性領域を有するシリコン基板と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が３０ａｔ％−６０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とし、さらにＳｉに対するｎ型不純物を含むゲート電極と、
前記ゲート電極側方において，前記ｐ型活性領域中に形成されたｎ型ソース／ドレイン領域と、
を有する半導体装置。
【００８４】
（付記３）  前記シリコン基板がｐ型活性領域とｎ型活性領域とを含み、前記ゲート電極が（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−６０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とする、付記１または２記載の半導体装置。
【００８５】
（付記４）  前記不純物の濃度が、ゲート絶縁膜との界面近傍において、１×１０２１ｃｍ−３以上である付記１−３のいずれか１項記載の半導体装置。
（付記５）    前記不純物が、各ゲート電極においてＰ，Ａｓ，Ｓｂ，Ｂ，Ｉｎの１種以上である付記１−４のいずれか１項記載の半導体装置。
【００８６】
（付記６）  ｐ型活性領域とｎ型活性領域とを有するシリコン基板と、
前記活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、（Ｎｉ＋Ｓｉ）に対するＮｉの比Ｎｉ／（Ｎｉ＋Ｓｉ）が４０ａｔ％−６０ａｔ％である（Ｎｉ＋Ｓｉ）を母体とし、ｐ型活性領域上方ではＳｉに対するｎ型不純物を含み、ｎ型活性領域上方ではＳｉに対するｐ型不純物を含むゲート電極と、
前記ゲート電極側方において，前記ｐ型活性領域中に形成されたｎ型ソース／ドレイン領域と、前記ｎ型活性領域中に形成されたｐ型ソース／ドレイン領域と、
を有する半導体装置。
【００８７】
（付記７）  前記ｎ型不純物と前記ｐ型不純物とが共に、１Ｅ２１ｃｍ−３以上の濃度を有する付記６記載の半導体装置。
（付記８）  前記ｎ型不純物がＰ，Ａｓ，Ｓｂの少なくとも１種を含み、前記ｐ型不純物がＢ，Ｉｎの少なくとも１種を含む付記６または７記載の半導体装置。
【００８８】
（付記９）  ｎ型活性領域を有するシリコン基板と、
前記ｎ型活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、Ｂを添加された置換Ａｌで形成されたゲート電極と、
前記ゲート電極側方において，前記ｎ型活性領域中に形成されたｐ型ソース／ドレイン領域と、
を有する半導体装置。
【００８９】
（付記１０）  さらに、
前記シリコン基板に形成されたｐ型活性領域と、
ｐ型活性領域上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、Ｂを含まない置換Ａｌで形成されたゲート電極と、
前記ゲート電極側方において，前記ｐ型活性領域中に形成されたｎ型ソース／ドレイン領域と、
を有する付記９記載の半導体装置。
【００９０】
（付記１１）  前記Ｂを添加された置換Ａｌで形成されたゲート電極は、Ｂを１Ｅ２１ｃｍ−３以上添加したＳｉをＡｌで置換した置換Ａｌで形成されている付記６または１０記載の半導体装置。
【００９１】
（付記１２）  （ａ）ｎ型活性領域とｐ型活性領域と、これらの活性領域上に形成されたゲート絶縁層を有するシリコン基板上に、Ｓｉ層を形成する工程と、
（ｂ）前記ｎ型活性領域上方のＳｉ層にＢを添加する工程と、
（ｃ）前記Ｓｉ層をパターニングして、使い捨てゲート電極を形成する工程と、
（ｄ）前記使い捨てゲート電極に接するＡｌ層を形成する工程と、
（ｅ）アニールにより、ＳｉとＡｌの置換を生じさせる工程と、
を含む半導体装置の製造方法。
【００９２】
（付記１３）  前記Ｂを添加する工程は、Ｂを１Ｅ２１ｃｍ−３以上添加する付記１２記載の半導体装置の製造方法。
（付記１４）  前記工程（ｃ）が、前記工程（ｂ）の前に行われる付記９または１３記載の半導体装置の製造方法。
【００９３】
（付記１５）  さらに、（ｆ）前記工程（ｄ）の前に、パターニングした前記使い捨てゲート電極を覆って絶縁層を形成し、研磨して前記使い捨てゲート電極の表面を露出させる工程を含む付記１２−１４のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００９４】
【図１】本発明者等が行った予備実験を説明する断面図、得られた結果を示すグラフ及びその結果を用いて作成された半導体集積回路装置の構成を示す断面図である。
【図２】不純物としてｐ型不純物をドープしたサンプルの構成を示す断面図、及び測定結果を示すグラフである。
【図３】不純物としてｎ型不純物をイオン注入したサンプルの構成を示す断面図、サンプルの測定結果を示すグラフである。
【図４】本発明者等が行った他の予備実験のサンプル作成工程を概略的に示す断面図である。
【図５】図４に示すサンプルから得られた測定結果を示すグラフである。
【図６】他の実施例よる半導体集積回路装置の製造工程を概略的に示す断面図である。
【図７】他の実施例よる半導体集積回路装置の製造工程を概略的に示す断面図である。
【図８】変形例による製造工程を概略的に示す断面図である。
【符号の説明】
【００９５】
１  Ｓｉ基板
２  ゲート絶縁膜
３  多結晶Ｓｉ膜
４  メタルマスク
５  Ｎｉ層
６  ＴｉＮ層
７  （Ｎｉ＋Ｓｉ）層
８  ｐ型不純物
９  ｎ型不純物
１１  Ａｌ層
１２  素子分離領域
１４  ｎ型ウエル
１５  ｐ型ウエル
１６  ｐ型ＭＯＳＦＥＴ用ゲート電極
１７  ｎ型ＭＯＳＦＥＴ用ゲート電極
１８  ｐ型エクステンション領域
１９  ｎ型エクステンション領域
２０、ＳＷ  サイドウォール
２１  ｐ型ソース／ドレイン領域
２２  ｎ型ソース／ドレイン領域
２４  層間絶縁膜
２６  Ａｌ層
２８  Ｂを含む置換Ａｌゲート電極
３０  Ｂを含まない置換Ａｌゲート電極
３５  多結晶Ｓｉ層
３７  窒化シリコン層
３８  層間絶縁膜
【図１】
2005129551.tif 000003
【図２】
2005129551.tif 000004
【図３】
2005129551.tif 000005
【図４】
2005129551.tif 000006
【図５】
2005129551.tif 000007
【図６】
2005129551.tif 000008
【図７】
2005129551.tif 000009
【図８】
2005129551.tif 000010