(57)【要約】【課題】  ドレイン電流の減少を抑えて、実質的なゲート・リーク電流低減効果のある半導体装置の製造技術を提供する。【解決手段】  酸化シリコン膜８と、シリコン基板１との界面への窒素の導入を抑制するために、アルゴンイオン（Ａｒ+）で酸化シリコン膜８表面付近のシリコンと酸素との原子間の結合を切断することにより酸化シリコン膜８表面付近の反応性を高めた状態に、窒素の活性種（Ｎ*）を酸化シリコン膜８に導入したもので、酸化シリコン膜８表面付近に窒素濃度が相対的に高く、酸化シリコン膜８−シリコン基板１界面付近の窒素濃度が相対的に低い酸化シリコン膜８をＭＩＳＦＥＴのゲート絶縁膜として使用する。【選択図】  図９
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【特許請求の範囲】
【請求項１】
半導体基板上にＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に、酸化シリコンを主成分として含むゲート絶縁膜を形成する工程と、
（ｂ）不活性元素を主成分とし、窒素を一構成元素とする分子の濃度が０．３％以下である混合気体を活性化させた雰囲気中に、前記ゲート絶縁膜を曝す工程と、
（ｃ）前記工程（ｂ）の後、前記ゲート絶縁膜に、前記窒素を一構成元素とする分子の活性種を導入する工程と、
（ｄ）前記工程（ｃ）の後、前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上にＭＩＳＦＥＴを形成する半導体装置の製造方法であって、
（ａ）前記半導体基板の主面に、酸化シリコンを主成分として含むゲート絶縁膜を形成する工程と、
（ｂ）不活性元素と、窒素を一構成元素とする分子とを含み、前記窒素を一構成元素とする分子の濃度が０．３％以下である混合気体を活性化させた雰囲気中に、前記ゲート絶縁膜を曝すことにより、前記窒素を一構成元素とする分子の活性種を前記ゲート絶縁膜に導入する工程と、
（ｃ）前記工程（ｂ）の後、前記ゲート絶縁膜上に前記ＭＩＳＦＥＴのゲート電極を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１または２記載の半導体装置の製造方法において、前記不活性元素は、アルゴンであることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１または２記載の半導体装置の製造方法において、前記窒素を一構成元素とする分子は、窒素分子であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）の製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
シリコンデバイスの場合、ＭＩＳＦＥＴのゲート絶縁膜に、酸化シリコンを主成分として含む絶縁膜が用いられる。
【０００３】
また、ゲート絶縁膜表面（ゲート電極界面側）付近の窒素濃度および膜密度が高く、半導体基板界面付近の窒素濃度が低く、また、両者の間に、膜表面と半導体基板界面との中間の窒素濃度を持つ領域が存在する酸窒化シリコン膜をゲート絶縁膜として使用する技術がある（例えば、特許文献１参照）。
【特許文献１】特開２００２−１１０６７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
半導体集積回路の微細化に伴い、ＭＩＳＦＥＴのゲート絶縁膜の薄膜化が求められるが、ゲート絶縁膜として用いられる誘電率の低い酸化シリコン膜を薄膜化すると、直接トンネル現象によるゲート・リーク電流の増加が問題となる。
【０００５】
このため、静電容量を確保しながらゲート絶縁膜の物理膜厚を増加させることによりゲート・リーク電流を低減させるべく、Ｈｆ酸化膜やＨｆシリケイト膜などの高誘電率ゲート絶縁膜の導入が検討されている。しかし、これらの高誘電率ゲート絶縁膜は、界面制御等に多くの課題を残しており、従来の酸化シリコン膜ベースの材料を超える性能を達成できるプロセス技術は未だ確立されていない。したがって、従来のように当面は酸化シリコン膜を窒化することによりゲート・リーク電流を低減させていくことになると考えられる。そのため、今後はより一層ゲート絶縁膜中の窒素濃度を増加させる必要がある。
【０００６】
ゲート絶縁膜の窒化処理技術として、高温においてＮＯガスにより酸化膜と基板との界面を窒化するＮＯ酸窒化法が用いられてきた。ＮＯ酸窒化法は、ゲート・リーク電流を低減させる効果の他、ホットキャリア耐性や電子移動度を大幅に向上させる高品質な界面特性を得ることができる。しかし、ＮＯ酸窒化法では界面のみを窒化し、酸化膜表面付近は窒化できないため、膜全体の窒素濃度を増やすことができず、窒素を導入する量には限界がある。また、界面の過度の窒化は界面準位や膜中トラップを増加させキャリア移動度を低下させる。
【０００７】
したがって、膜中の導入窒素量を増やすために、膜の表面付近に窒素を導入する方法が必要となる。よって、窒素の界面への拡散を抑制するため、低温での窒化が可能な方法、例えば、プラズマにより発生させた窒素活性種を用いた方法（プラズマ窒化）が開発されてきた。
【０００８】
しかし、膜厚が２ｎｍ以下の極薄ゲート絶縁膜では、導入窒素量の増加と共にキャリア移動度が減少してしまう。これはプラズマ窒化により導入された窒素が半導体基板との界面付近に拡散するためであると考えられる。したがって、ゲート絶縁膜をプラズマ窒化処理する方法は、ゲート・リーク電流を減少させることはできるが、ドレイン電流を減少させてしまうため、実質的なゲート・リーク電流低減効果は小さくなる。
【０００９】
本発明の目的は、ＭＩＳＦＥＴのドレイン電流の減少を抑えて、実質的なゲート・リーク電流低減効果のある半導体装置の製造技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明による半導体装置の製造方法は、アルゴンなどの不活性元素の活性種を含む気体中に酸化シリコンを主成分として含むゲート絶縁膜表面を曝すことにより、ゲート絶縁膜表面付近のシリコンと酸素との原子間の結合を切断して、ゲート絶縁膜表面付近の反応性を高めた後、ゲート絶縁膜に対して窒素の活性種による窒化処理を行うものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
ゲート絶縁膜と半導体基板との界面に窒素濃度が相対的に低い領域と、ゲート絶縁膜表面付近の窒素濃度が相対的に高い領域とを有するゲート絶縁膜が得られ、ＭＩＳＦＥＴのドレイン電流の減少を抑えた実質的なゲート・リーク電流低減効果のある半導体装置を実現できる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
本発明の実施の形態１であるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法の一例について、工程順に説明する。
【００１７】
まず、図１に示すように、半導体基板（円形の薄い板状に加工した半導体ウエハ）、例えば比抵抗が１０Ω・ｃｍ程度の単結晶シリコンからなるシリコン基板１を用意する。続いて、シリコン基板１を酸化性雰囲気中において８５０℃程度で熱処理して、シリコン基板１の主面に膜厚１０ｎｍ程度の薄いパッド酸化膜２を形成する。続いて、パッド酸化膜２上に膜厚１２０ｎｍ程度の窒化シリコン膜３をＣＶＤ（Chemical Vapor Deposition）法により形成する。なお、パッド酸化膜２は、窒化シリコン膜３を除去する際にシリコン基板1の表面を保護する目的で形成される。また窒化シリコン膜３は酸化されにくい性質を持つので、その下部（ＭＩＳＦＥＴの活性領域）のシリコン基板１表面の酸化を防止するマスクとして利用される。
【００１８】
次いで、フォトレジストパターン（図示せず）および窒化シリコン膜３をマスクとしたドライエッチングにより素子分離領域の窒化シリコン膜３とパッド酸化膜２とを除去する。なお、フォトレジストパターンは、シリコン基板１上にフォトレジスト膜を塗布した後、そのフォトレジスト膜に対して光露光および現像処理を施すことによりパターニングされている。
【００１９】
次いで、窒化シリコン膜３をマスクにしたドライエッチングにより素子分離領域のシリコン基板１に深さ３５０ｎｍ程度の素子分離溝５ａを形成した後、素子分離溝５ａの内部に生じたエッチングによるダメージ層を除去するために、シリコン基板１を１０００℃程度で熱処理して素子分離溝５ａの内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜（図示せず）を形成する。
【００２０】
次いで、ＣＶＤ法によりシリコン基板１上に酸化シリコン膜４を形成した後、この酸化シリコン膜４の膜質を改善するために、シリコン基板１を熱処理して酸化シリコン膜４をデンシファイ（焼き締め）する。
【００２１】
次いで、窒化シリコン膜３をエッチングストッパ膜としてＣＭＰ（Chemical Mechanical Polishing）法にて酸化シリコン膜４を研磨して素子分離溝５ａの内部に残すことにより、表面が平坦化された素子分離部５を形成する。続いて、熱リン酸を用いたウエットエッチングによりシリコン基板１の活性領域上に残った窒化シリコン膜３を除去する。
【００２２】
次に、図２に示すように、フォトレジストパターン（図示せず）をマスクとして、シリコン基板１のｐチャネル型ＭＩＳＦＥＴを形成する領域にｎ型の導電型を有する不純物（例えば、Ｐ（リン））をイオン注入してｎウェル６を形成する。続いて、上記フォトレジストパターンを除去した後、新たなフォトレジストパターン（図示せず）をマスクとして、シリコン基板１のｎチャネル型ＭＩＳＦＥＴを形成する領域にｐ型の導電型を有する不純物（例えば、Ｂ（ホウ素））をイオン注入して、ｐウェル７を形成する。続いて、上記フォトレジストパターンを除去した後、フッ化水素を用いてシリコン基板１上に残ったパッド酸化膜２を除去する。
【００２３】
次いで、シリコン基板１を酸化性雰囲気中において熱処理することによって、シリコン基板１上のｎウェル６およびｐウェル７の表面に、ゲート絶縁膜としての酸化シリコン膜８を形成する。
【００２４】
次いで、シリコン基板１上の酸化シリコン膜８に対して窒化処理を行う。まず、（ａ）活性化させた不活性元素のイオンで、シリコン基板１上の酸化シリコン膜８表面の、シリコンと酸素との原子間の結合（Ｓｉ−Ｏ結合）を切断し（以下、改質処理（ａ）とする）、続いて、（ｂ）窒素を一構成元素とする分子を活性化させることにより得られた活性種を、酸化シリコン膜８に導入する（以下、窒化処理（ｂ）とする）。
【００２５】
ここで、本実施の形態１では、改質処理（ａ）において、不活性元素にアルゴンを用い、窒化処理（ｂ）において、窒素を一構成元素とする分子に窒素分子を用いた。また、改質処理（ａ）においては、アルゴンを主成分とする混合ガスをプラズマによって活性化することにより不活性元素のイオンを発生させ、窒化処理（ｂ）においては、窒素分子を含む混合ガスをプラズマによって活性化することにより、窒素の活性種を発生させた。
【００２６】
次に、図３において改質処理（ａ）を、図４において窒化処理（ｂ）を説明する。なお図３および図４は、シリコン基板１（ｎウェル６またはｐウェル７は図示せず）上の酸化シリコン膜８の一部を拡大した状態を示す。
【００２７】
図３に示すように、アルゴンガスを導入した半導体製造装置内で放電が起こると、エネルギーを持った自由電子によって、アルゴンの電子がはじき飛ばされることにより正の電荷を持つアルゴンイオン（Ａｒ+）が発生する。このアルゴンイオン（Ａｒ+）はシリコン基板１上の酸化シリコン膜８に衝突し、この酸化シリコン膜８表面付近のシリコンと酸素との原子間の結合を切断する。したがって、酸化シリコン膜８表面付近には、反応性の高いシリコン原子を含む層（改質層）が存在することとなる。なお、不活性元素にアルゴンを用いることで、シリコンと酸素との原子間の結合を切断でき、かつ半導体装置の製造コストを抑えることができる。
【００２８】
次いで、図４に示すように、窒素ガスを導入した半導体製造装置内で放電が起こると、エネルギーを持った自由電子によって、窒素の活性種（Ｎ*）が発生する。この窒素の活性種（Ｎ*）は、酸化シリコン膜８表面付近で改質処理（ａ）により反応性の高い状態となっているシリコン原子と結合する。なお、窒素を一構成元素とする分子に窒素分子を用いたのは、窒素の活性種のみを得るためである。
【００２９】
図４に示すように、酸化シリコン膜８中に導入された窒素の活性種（Ｎ*）が、酸化シリコン膜８とシリコン基板１との界面まで拡散しようとしても、酸化シリコン膜８表面付近には反応性の高いシリコン原子が多く存在するため、窒素の活性種（Ｎ*）は、先に酸化シリコン膜８表面付近の反応性の高いシリコン原子と結合する。したがって、酸化シリコン膜８とシリコン基板１との界面には窒素濃度が相対的に低い領域と、酸化シリコン膜８表面付近の窒素濃度が相対的に高い領域とが存在する酸化シリコン膜８を形成することができる。
【００３０】
なお、不活性元素により酸化シリコン表面の改質を行う際には窒化は全く行われないか、あるいは過度に窒化が進行しないように考慮することが肝要である。これは、上記した表面の改質層以外の部分、特に酸化シリコン膜８とシリコン基板１との界面が窒化されるのを防ぐためである。このためには窒素を一構成元素とする分子の濃度を０．３％以下とすることが望ましい。
【００３１】
次に、図５および図６を用いて、本実施の形態１の窒化処理（改質処理（ａ）、続いて、窒化処理（ｂ）による窒化処理）を行った酸化シリコン膜を用いたｎ型ＭＩＳＦＥＴの特性を、従来のプラズマ窒化処理（本実施の形態１の窒化処理（ｂ）のみの窒化処理に相当する）を行った酸化シリコン膜を用いたｎ型ＭＩＳＦＥＴと比較する。
【００３２】
図５に、ｎ型ＭＩＳＦＥＴのゲート・リーク電流と電子移動度の関係を示す。図５では、本実施の形態１の窒化処理を行った酸化シリコン膜を用いたｎ型ＭＩＳＦＥＴ、および従来のプラズマ窒化処理を行った酸化シリコン膜を用いたｎ型ＭＩＳＦＥＴのゲート・リーク電流および電子移動度をプロットしている。なお、同図には窒化処理していない酸化シリコン膜を用いたｎ型ＭＩＳＦＥＴのゲート・リーク電流および電子移動度を用いて規格化した値を示している。
【００３３】
図５から、本実施の形態１の窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴ、および従来のプラズマ窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴは、窒化処理していない酸化シリコン膜を含むｎ型ＭＩＳＦＥＴと対比すると、両者ともゲート・リーク電流が減少している。このことは、微細化に伴った酸化シリコン膜（ゲート絶縁膜）の薄膜化のために問題となる直接トンネル現象によるゲート・リーク電流が、窒化処理された酸化シリコン膜をゲート絶縁膜として用いることで減少することを意味している。
【００３４】
さらに、本実施の形態１の窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴと、従来のプラズマ窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴの電子移動度とを比較すると、本実施の形態１の窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴの方が、電子移動度の減少を抑えていることがわかる。このことは、酸化シリコン膜を窒化することによる界面準位や膜中トラップの増減の違いと考えられる。したがって、従来のプラズマ窒化処理を行った酸化シリコン膜より、本実施の形態１の窒化処理を行った酸化シリコン膜の方がシリコン基板との界面における窒素濃度を低く保持することができることを意味している。
【００３５】
図６には、ある電圧を印加したときのドレイン電流とゲート・リーク電流の関係を示す。なお、図６では、本実施の形態１の窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴ、および従来のプラズマ窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴのドレイン電流およびゲート・リーク電流をプロットしている。本実施の形態１の窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴおよび従来のプラズマ窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴは、ゲート・リーク電流が減少するに従い、ドレイン電流も減少する傾向となっている。
【００３６】
ここで、ゲート・リーク電流を一定として比較した場合、本実施の形態１の窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴの方が、従来のプラズマ窒化処理を行った酸化シリコン膜を含むｎ型ＭＩＳＦＥＴより、ドレイン電流が大きいことがわかる。したがって、本実施の形態１の窒化処理を行うことにより、実質的なゲート・リーク電流低減効果のある酸化シリコン膜（ゲート絶縁膜）を得ることができる。
【００３７】
次に、図７に示すように、酸化シリコン膜８上に多結晶シリコン膜９ａをＣＶＤ法によって形成する。続いて、フォトレジストパターン（図示せず）をマスクとし、イオン注入することにより、多結晶シリコン膜９ａの導電型の作り分けを行う。続いて、多結晶シリコン膜９ａ上に絶縁膜１０を形成する。
【００３８】
次いで、フォトレジストパターン（図示せず）を絶縁膜１０上に形成する。続いて、フォトレジストパターン（図示せず）をマスクにして絶縁膜１０および多結晶シリコン膜９ａをドライエッチングすることにより、多結晶シリコン膜９ａからなるゲート電極９を形成する。
【００３９】
次いで、フォトリソグラフィ技術を用いて、ｐウェル７にリンまたはヒ素（Ａｓ）をイオン注入することによってｎ型半導体領域（エクステンション）１１を形成し、ｎウェル６にホウ素をイオン注入することによってｐ型半導体領域（エクステンション）１２を形成する。
【００４０】
次いで、ゲート電極９の側面にサイドウォールスペーサ１３を形成し、続いて、ｎ型半導体領域（エクステンション）１１にリンまたはヒ素をイオン注入することによってｎ型半導体領域（ソース、ドレイン）１４を形成し、ｐ型半導体領域（エクステンション）１２にホウ素をイオン注入することによってｐ型半導体領域（ソース、ドレイン）１５を形成する。ここまでの工程によってｎウェル６にｐチャネル型ＭＩＳＦＥＴＱｐが形成され、ｐウェル７にｎチャネル型ＭＩＳＦＥＴＱｎが形成される。
【００４１】
次いで、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐの上部に酸化シリコン膜からなる層間絶縁膜１６を、例えばＣＶＤ法により形成する。
【００４２】
次に、図８に示すように、ＣＭＰ法により層間絶縁膜１６の表面を研磨して、その表面を平坦に加工する。続いて、フォトレジストパターン（図示せず）をマスクにして層間絶縁膜１６をドライエッチングすることにより、ｎ型半導体領域（ソース・ドレイン）１４およびｐ型半導体領域（ソース・ドレイン）１５の上部にコンタクトホール１７を形成する。
【００４３】
次いで、コンタクトホール１７の内部を含むシリコン基板１上に、スパッタリング法により、例えばチタン（Ｔｉ）膜および窒化チタン（ＴｉＮ）膜を順次蓄積してバリア導体膜を形成した後、さらにＣＶＤ法により、例えばタングステン膜を形成し、コンタクトホール１７をそのタングステン膜で埋め込む。その後、層間絶縁膜１６上のチタン膜、窒化チタン膜およびタングステン膜を、ＣＭＰ法により除去し、プラグ１８を形成する。
【００４４】
次いで、シリコン基板１上に、ＣＶＤ法によりエッチングストッパ膜として窒化シリコン膜１９を形成する。これは、そのエッチングストッパ膜上の絶縁膜に配線形成用の溝や孔を形成する際に、その掘り過ぎにより下層に損傷を与えたり、加工寸法精度が劣化したりすることを回避するためである。
【００４５】
次いで、窒化シリコン膜１９の表面に、ＣＶＤ法により層間絶縁膜２０となる酸化シリコン膜を形成する。続いて、フォトレジストパターンをマスクにして窒化シリコン膜１９および層間絶縁膜２０をドライエッチングすることにより埋め込み配線形成用の配線溝を形成する。続いて、配線溝の底部に露出したプラグ１８の表面の反応層を除去するために、アルゴン雰囲気中にてスパッタエッチングによるシリコン基板１の表面処理を行う。
【００４６】
次いで、シリコン基板１上の全面に、配線溝を埋め込むように銅膜を形成し、これを配線層２１とし、ＣＭＰ法により配線層２１および層間絶縁膜２０を研磨して、その表面を平坦に加工する。
【００４７】
上記配線層の形成後、例えば図８を用いて説明した工程と同様の工程を繰り返すことにより、配線層の上部にさらに多層に配線を形成し、さらにパッシベーション膜でシリコン基板１の全体を覆うことにより、ＣＭＯＳデバイスが略完成する。
【００４８】
（実施の形態２）
次に、本発明の実施の形態２によるＣＭＯＳデバイスの製造方法の一例について、工程順に説明する。なお、本実施の形態２に関わるＭＩＳＦＥＴデバイス構造は、実施の形態１と同様なので、詳細な説明は省略する。
【００４９】
本実施の形態２では、ゲート絶縁膜の処理工程が実施の形態１と相違する。よって、図２に示すような、シリコン基板１上の酸化シリコン膜８（ゲート絶縁膜）が形成されるまでの工程は、実施の形態１と同様である。
【００５０】
すなわち、図２に示すように、シリコン基板１上に酸化シリコン膜８が形成された後、不活性元素と、窒素を一構成元素とする分子とを含む混合気体を活性化させることにより、酸化シリコン膜８の窒化処理を行う。ここで、本実施の形態２では、活性化はプラズマによって行い、不活性元素にアルゴンを用い、窒素を一構成元素とする分子に窒素分子を用いた。
【００５１】
図９は、シリコン基板１（ｎウェル６またはｐウェル７は図示せず）上の酸化シリコン膜８の一部を拡大した状態を示す。
【００５２】
窒素ガスおよびアルゴンガスを導入した半導体製造装置内で放電が起こると、エネルギーを持った自由電子によって、窒素の活性種（Ｎ*）が発生し、またアルゴンの電子がはじき飛ばされることにより正の電荷を持つアルゴンイオン（Ａｒ+）が発生する。このアルゴンイオン（Ａｒ+）はシリコン基板１上の酸化シリコン膜８に衝突し、この酸化シリコン膜８表面付近のシリコンと酸素との原子間の結合を切断する。したがって、酸化シリコン膜８表面付近には、反応性の高いシリコン原子が存在することとなる。また、窒素の活性種（Ｎ*）は、反応性の高いシリコン原子と結合する。
【００５３】
このように、酸化シリコン膜８中に導入された窒素の活性種（Ｎ*）が、酸化シリコン膜８とシリコン基板１との界面まで拡散しようとしても、酸化シリコン膜８表面付近には反応性の高いシリコン原子が多く存在するため、窒素の活性種（Ｎ*）は、先に酸化シリコン膜８表面付近の反応性の高いシリコン原子と結合する。したがって、酸化シリコン膜８とシリコン基板１との界面には窒素濃度が相対的に低い領域と、酸化シリコン膜８表面付近の窒素濃度が相対的に高い領域とが存在する酸化シリコン膜８を形成することができる。
【００５４】
また、処理雰囲気中で窒素の活性種が過剰に発生すると、上記した表面の改質層以外の部分、特に酸化シリコン膜８とシリコン基板１との界面が窒化される懸念がある。このため、窒素を一構成元素とする分子の濃度を０．３％以下とすることが望ましい。
【００５５】
なお、窒素に関しては活性種以外にイオンが発生していても本発明を達成する上で問題がないのは言うまでもない。
【００５６】
次いで、シリコン基板１上の酸化シリコン膜８に窒化処理した後の工程は、実施の形態１で図７および図８を用いて説明した工程につながり、最終的にＣＭＯＳデバイスが略完成する。
【００５７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１および２に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５８】
例えば、前記実施の形態１および２では、前記不活性元素にアルゴンを用い、また窒素を一構成元素とする分子に窒素分子を用いたが、アルゴンの代わりにＨｅ、Ｘｅまたはそれらの混合気体などを用いてもよく、窒素分子の代わりにＮＨ3、ＮＯなどを用いてもよい。
【００５９】
例えば、前記実施の形態１および２では、ゲート絶縁膜に酸化シリコン膜を用いたが、ゲート絶縁膜として酸窒化シリコン膜を用いても上記の効果と同様の効果を得ることができる。なお、酸窒化シリコン膜の形成方法としては、シリコン基板上に形成した酸化シリコン膜をＮＯガスまたはＮＯ2ガスを含む雰囲気中において９００〜１１００℃程度の高温でアニールする方法、シリコン基板を同様の条件において直接アニールする方法、シリコン基板上にＣＶＤにより堆積する方法により形成される。
【産業上の利用可能性】
【００６０】
本発明のＭＩＳＦＥＴの製造技術は、ＣＭＯＳデバイスを用いたロジックデバイス、ＳＯＣ（System On a Chip）およびＤＲＡＭ混載ＬＳＩに適用することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の実施の形態１による半導体装置の製造方法を説明する要部断面図である。
【図２】図１に続く半導体装置の製造工程中の要部断面図である。
【図３】半導体装置の製造工程中の要部拡大断面図である。
【図４】半導体装置の製造工程中の要部拡大断面図である。
【図５】本発明の実施の形態１によるｎ型ＭＩＳＦＥＴのゲート・リーク電流と電子移動度の関係図である。
【図６】本発明の実施の形態１によるｎ型ＭＩＳＦＥＴのドレイン電流とゲート・リーク電流の関係図である。
【図７】図２に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】本発明の実施の形態２による半導体装置の製造方法を説明する図であり、図２に続く半導体装置の製造工程中の要部拡大断面図である。
【符号の説明】
【００６２】
１  シリコン基板（半導体基板）
２  パッド酸化膜
３  窒化シリコン膜
４  酸化シリコン膜
５ａ  素子分離溝
５  素子分離部
６  ｎウェル
７  ｐウェル
８  酸化シリコン膜（ゲート絶縁膜）
９ａ  多結晶シリコン膜
９  ゲート電極
１０  絶縁膜
１１  ｎ型半導体領域（エクステンション）
１２  ｐ型半導体領域（エクステンション）
１３  サイドウォールスペーサ
１４  ｎ型半導体領域（ソース、ドレイン）
１５  ｐ型半導体領域（ソース、ドレイン）
１６  層間絶縁膜
１７  コンタクトホール
１８  プラグ
１９  窒化シリコン膜
２０  層間絶縁膜
２１  配線層
Ｑｎ  ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ  ｐチャネル型ＭＩＳＦＥＴ
【図１】
2005222977.tif 000003
【図２】
2005222977.tif 000004
【図３】
2005222977.tif 000005
【図４】
2005222977.tif 000006
【図５】
2005222977.tif 000007
【図６】
2005222977.tif 000008
【図７】
2005222977.tif 000009
【図８】
2005222977.tif 000010
【図９】
2005222977.tif 000011