(57)【要約】【課題】ソフトエラーの発生を十分に抑止可能なＳＲＡＭを含む半導体記憶装置およびその製造方法を提供する。【解決手段】本発明の半導体記憶装置は、スタティック型のメモリセルを含む半導体記憶装置であって、表面に孔３０ｂを有する層間絶縁層１６と、キャパシタ３１とを備えている。キャパシタ３１は、スタティック型メモリセルの記憶データの電位に保持される記憶ノード５１に電気的に接続される下部電極層１４ｂと、下部電極層１４ｂと誘電体層１９を挟んで対向する上部電極層２０とを有している。下部電極層１４ｂは孔３０ｂの壁面に沿って形成され、かつ上部電極層２０は孔３０ｂ内において、下部電極層１４ｂと対向している。【選択図】        図４
2005019831.tif 000002
【特許請求の範囲】
【請求項１】
スタティック型のメモリセルを含む半導体記憶装置であって、
表面に凹部を有する第１の絶縁層と、
前記スタティック型メモリセルの記憶データの電位に保持される記憶ノードに電気的に接続される第１の電極と、前記第１の電極と誘電体層を挟んで対向する第２の電極とを有する容量素子とを備え、
前記第１の電極は前記凹部の壁面に沿って形成され、かつ前記第２の電極は前記凹部内において、前記第１の電極と対向することを特徴とする、請求項１に記載の半導体記憶装置。
【請求項２】
前記第１の電極は筒状部分を有することを特徴とする、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１の電極はさらに前記第１の絶縁層上において前記筒状部分よりも外側に伸びる平面部を有していることを特徴とする、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第１の電極の端面と前記第２の電極の端面とが揃っていることを特徴とする、請求項３に記載の半導体記憶装置。
【請求項５】
前記第２の電極は、前記第１の電極の端面を覆うように形成されていることを特徴とする、請求項３に記載の半導体記憶装置。
【請求項６】
前記第１の絶縁層は第２の絶縁層上に形成されていて、前記第２の絶縁層に開口された接続用孔内に前記記憶ノードとなる導電層が形成されていることを特徴とする、請求項１〜５のいずれかに記載の半導体記憶装置。
【請求項７】
前記第１の電極は、単一の層により形成されていることを特徴とする、請求項１〜６のいずれかに記載の半導体記憶装置。
【請求項８】
スタティック型のメモリセルを含む半導体記憶装置であって、
接続用孔を有する第１の絶縁層と、
前記接続用孔内を埋め込み、かつ前記スタティック型メモリセルの記憶データの電位に保持される記憶ノードとなる導電層と、
前記導電層と電気的に接続され、かつ前記第１の絶縁層上において前記接続用孔よりも外周側へ延在する第１の電極と、前記第１の電極上に形成され、かつ前記第１の電極の端面を覆う誘電体層と、前記誘電体層を挟んで前記第１の電極と対向する第２の電極とを有する容量素子とを備えた、半導体記憶装置。
【請求項９】
前記第１の絶縁層は孔を有し、
前記孔の壁面に沿って形成されるバリアメタル層と、
前記孔内を埋め込む埋込み導電層とをさらに備え、
前記第１の電極は前記バリアメタル層と同じ材質から形成されている、請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１０】
前記第１の絶縁層は孔を有し、
前記孔内を埋め込む埋込み導電層と、
前記第１の絶縁層上に形成され、かつ前記埋込み導電層と電気的に接続されたパッド層とをさらに備え、
前記第１の電極は前記パッド層と同じ材質から形成されている、請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１１】
前記第１の絶縁層は孔を有し、
前記孔内を埋め込む埋込み導電層と、
前記第１の絶縁層上に配線され、かつ前記埋込み導電層と電気的に接続された配線層とをさらに備え、
前記第１の電極は前記配線層と同じ材質から形成されている、請求項１〜８のいずれかに記載の半導体記憶装置。
【請求項１２】
前記第２の電極は電源配線と電気的に接続されていることを特徴とする、請求項１〜１１のいずれかに記載の半導体記憶装置。
【請求項１３】
表面に凹部を有する第１の絶縁層と、容量素子とを備え、前記容量素子は、スタティック型メモリセルの記憶データの電位に保持される記憶ノードと電気的に接続される第１の電極と、前記第１の電極と誘電体層を挟んで対向する第２の電極とを有する、前記スタティック型のメモリセルを含む半導体記憶装置の製造方法であって、
前記第１の絶縁層を選択的に除去して前記第１の絶縁層に凹部を形成する工程と、
前記凹部の壁面に沿って前記第１の電極を形成する工程と、
前記凹部内において前記第１の電極と対向するように前記第２の電極を形成する工程とを含む、半導体記憶装置の製造方法。
【請求項１４】
前記第１の電極を形成する工程において、前記第１の電極はさらに前記第１の絶縁層上に伸びるように形成されることを特徴とする、請求項１３に記載の半導体記憶装置の製造方法。
【請求項１５】
前記第１の電極を形成する工程と、前記第２の電極を形成する工程とにおいて、前記第１の電極と前記第２の電極とは同一のマスクを用いてパターニングされることにより形成されることを特徴とする、請求項１４に記載の半導体記憶装置の製造方法。
【請求項１６】
前記第２の電極を形成する工程において、前記第２の電極は前記第１の電極の端面を覆うように形成されることを特徴とする、請求項１４に記載の半導体記憶装置の製造方法。
【請求項１７】
前記第１の絶縁層に孔を開口する工程と、前記孔内に埋込み導電層を埋め込む工程と、前記第１の電極を形成する工程と同一の工程で前記第１の絶縁層上にパッド層を形成する工程とをさらに備えた、請求項１３〜１６のいずれかに記載の半導体記憶装置の製造方法。
【請求項１８】
前記第１の絶縁層に孔を開口する工程と、前記孔内に埋込み導電層を埋め込む工程と、前記第１の電極を形成する工程と同一の工程で前記第１の絶縁層上に配線層を配線する工程とをさらに備えた、請求項１３〜１６のいずれかに記載の半導体記憶装置の製造方法。
【請求項１９】
接続用孔を有する第１の絶縁層と、容量素子とを備え、前記容量素子は、スタティック型メモリセルの記憶データの電位に保持される記憶ノードと電気的に接続される第１の電極と、前記第１の電極と誘電体層を挟んで対向する第２の電極とを有する、前記スタティック型のメモリセルを含む半導体記憶装置の製造方法であって、
前記第１の絶縁層に前記接続用孔を開口する工程と、
前記接続用孔内に埋込み導電層を埋め込む工程と、
前記第１の絶縁層上に前記埋込み導電層に電気的に接続された前記第１の電極を形成する工程と、
前記第１の電極の端面を覆うように前記第１の絶縁層上に誘電体層を形成する工程と、
前記第１の電極と対向するように前記第２の電極を形成する工程とを含む、半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、より特定的にはスタティック型のメモリセルを含む半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年、電子機器の軽薄短小化とともに、それら機器の機能を高速に実現する要望が強まっている。このような電子機器において、今やマイクロコンピュータを搭載することは不可欠であり、そのマイクロコンピュータの構成においては、大容量かつ高速なメモリの実現は必須となっている。また、パーソナルコンピュータの急速な普及と高性能化のもと、より高速な処理を実現するために、キャッシュメモリの大容量化が求められている。すなわち、ＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）が、制御プログラムなどの実行時において使用するＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）について、高速化と大容量化が求められている。
【０００３】
このＲＡＭとしては、一般にＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）とが使用されているが、上記したキャッシュメモリのように高速な処理を要する部分には、通常、ＳＲＡＭが使用されている。ＳＲＡＭは、１ビットの情報を記憶するフリップフロップ回路と２個のアクセストランジスタとで構成されていて、このフリップフロップ回路は、たとえば１対のドライバトランジスタと１対のロード（ロードトランジスタ）とで構成されている。
【０００４】
このようなＳＲＡＭのメモリセルにおいては、α線に起因するソフトエラーが問題となっている。これは、外界の宇宙線に含まれるα線やＬＳＩのパッケージ材料中に含まれる放射性原子から放出されるα線がメモリセル内に入り、ＳＲＡＭメモリセル中に保存されている情報を破壊する現象である。すなわち、ＳＲＡＭメモリセルの形成されている基板の空乏層にα線が入射すると、電子と正孔とが基板内に発生する。このようにして発生した電子が基板内を拡散すると、記憶データの電位に保持されている記憶ノードに電子が衝突する。これにより、記憶ノードの電位が低下し、正常な電位が保持されなくなる現象が起こる。このα線に起因するソフトエラーの発生を抑止するために、メモリセル中の記憶ノード（フリップフロップ回路中の入出力部）に容量素子を付加し、記憶ノードに電荷を蓄積することにより、記憶ノードの電位の低下を抑止する方法が検討されている。
【０００５】
たとえば、特開平１０−１６３４４０号公報（特許文献１）には、情報を記憶するフリップフロップ回路を構成する２つのインバータ回路の入出力端子を電気的に接続する２本の配線の間にキャパシタを形成することにより、メモリセルの記憶ノードの容量を増加させ、ソフトエラーの発生を抑止する技術について開示されている。具体的には、ＳＲＡＭメモリセルの２つの記憶ノードとなる２つのプラグ層が層間絶縁層内に形成されていて、これらの２つのプラグ層の各々を電気的に接続するように、２つのプラグ層が形成された層間絶縁層上に平行平板型のキャパシタが形成されている。
また、特開２００２−３２４８５５号公報（特許文献２）にも、同様のＳＲＡＭメモリセルの構成が示されている。
【０００６】
【特許文献１】
特開平１０−１６３４４０号公報
【０００７】
【特許文献２】
特開２００２−３２４８５５号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、デバイスの微細化に伴ない、記憶ノードに付加される容量素子の容量が小さくなっている。具体的には、ＳＲＡＭメモリセルの一辺の長さが２μｍ程度の場合、記憶ノードに付加可能な容量素子の容量は１×１０−１５Ｆ程度となっている。また、デバイスの低電圧化に伴ない、記憶ノードとの電位差も小さくなっている。これにより、容量素子に蓄積される電荷も減少している。これにより、従来のＳＲＡＭメモリセルの構造では、ソフトエラーの発生が十分に抑止できないという問題があった。
【０００９】
したがって、本発明の目的は、ソフトエラーの発生を十分に抑止可能なＳＲＡＭを含む半導体記憶装置およびその製造方法を提供することである。
【００１０】
【課題を解決するための手段】
本発明の半導体記憶装置は、スタティック型のメモリセルを含む半導体記憶装置であって、表面に凹部を有する第１の絶縁層と、容量素子とを備えている。容量素子は、スタティック型メモリセルの記憶データの電位に保持される記憶ノードに電気的に接続される第１の電極と、第１の電極と誘電体層を挟んで対向する第２の電極とを有している。第１の電極は凹部の壁面に沿って形成され、かつ第２の電極は凹部内において、第１の電極と対向している。
【００１１】
【発明の実施の形態】
（実施の形態１）
図１は、本発明の実施の形態１の半導体記憶装置におけるＳＲＡＭメモリセルの構成を示す回路図である。
【００１２】
図１を参照して、ＳＲＡＭメモリセル９１内において、ワード線４０が図中横方向に伸びていて、２本のビット線４１、４２が図中上下方向に伸びている。ワード線４０とビット線４１、４２の各々とは交差するように配置されている。ＳＲＡＭメモリセル９１は、ｎチャネルＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ（アクセストランジスタ）４３、４４と、ｐチャネルＭＯＳトランジスタ（ロードトランジスタ）４５、１２と、ｎチャネルＭＯＳトランジスタ（ドライバトランジスタ）１１、４８と、キャパシタ（容量素子）３１、５６とを備えている。
【００１３】
ｎチャネルＭＯＳトランジスタ４３については、ゲートがワード線４０に電気的に接続され、ソース／ドレインの一方がビット線４１に電気的に接続され、かつソース／ドレインの他方が記憶ノード５１に電気的に接続されている。また、ｎチャネルＭＯＳトランジスタ４３については、ゲートがワード線４０に電気的に接続され、ソース／ドレインの一方がビット線４２に電気的に接続され、かつソース／ドレインの他方が記憶ノード５２に電気的に接続されている。ｎチャネルＭＯＳトランジスタ４３、４４は、データ書込時およびデータ読出時のみ活性化されるワード線４０によって駆動され、データ書込時およびデータ読出時のみＯＮし、それ以外のときはＯＦＦする。
【００１４】
ｐチャネルＭＯＳトランジスタ４５とｎチャネルＭＯＳトランジスタ１１とは、電源ノード（Ｖｃｃ）４９と接地ノード（ＧＮＤ）５０との間に直列に接続されており、その接続部は記憶ノード５１である。ｐチャネルＭＯＳトランジスタ４５のゲートとｎチャネルＭＯＳトランジスタ１１のゲートとは互いに電気的に接続されており、その接続部は入力ノード５３である。
【００１５】
ｐチャネルＭＯＳトランジスタ１２とｎチャネルＭＯＳトランジスタ４８とは、電源ノード４９と接地ノード５０との間に直列に接続されており、その接続部は記憶ノード５２である。ｐチャネルＭＯＳトランジスタ１２のゲートとｎチャネルＭＯＳトランジスタ４８のゲートとは互いに電気的に接続されており、その接続部は入力ノード５４である。記憶ノード５１は入力ノード５４と電気的に接続されていて、記憶ノード５２は入力ノード５３と電気的に接続されている。このような接続によって、フリップフロップ回路が構成されている。
【００１６】
キャパシタ３１、５６の各々は、キャパシタ誘電体を挟んで互いに対向する一方電極と他方電極とを有している。キャパシタ３１の一方電極は記憶ノード５１に電気的に接続されていて、他方電極は固定電位に電気的に接続されている。また、キャパシタ５６の一方電極は記憶ノード５２に電気的に接続されていて、他方電極は固定電位に電気的に接続されている。ここで、固定電位とは、たとえば電源ノード４９や接地ノード５０などである。このキャパシタ３１、５６は、記憶ノード５１、５２の各々の２進情報“１”、“０”に対応した記憶データの電位と固定電位との間の電位差によって電荷が蓄積されるものであり、それにより記憶ノード５１、５２の各々の電位が保持されている。
【００１７】
続いて、実施の形態１におけるメモリセルアレイおよびＳＲＡＭメモリセルの具体的構成について説明する。
【００１８】
図２は、本発明の実施の形態１におけるメモリセルアレイの平面レイアウト構成を示す平面図である。図３は、図２における単位セル領域の平面レイアウト構成を示す平面図である。
【００１９】
まず、図２を参照して、点線で示された部分はＳＲＡＭメモリセル９１が形成される単位セル領域である。また、列方向（図中縦方向）に並んで配置される単位セル領域の各平面レイアウト構成は、両者の境界線に対して互いに線対称になるように構成されている。また、行方向（図中横方向）に並んで配置される単位セル領域の各平面レイアウトは互いに同じ構成を有している。なお、図２では、説明の便宜上、一部の構成のみを図示している。
【００２０】
次に、図３を参照して、ＳＲＡＭメモリセル９１内には、ｎ型拡散領域３ａ〜３ｆと、ｐ型拡散領域５ａ〜５ｄとが形成されている。また、図中横方向に伸びるようにゲート電極９ａ〜９ｄが形成されている。
【００２１】
図３中中央部にはＬ字型の記憶ノードコンタクト２ａ、２ｂの各々が形成されている。ｎ型拡散領域３ｅとｐ型拡散領域５ｃとゲート電極９ａとは、記憶ノードコンタクト２ａを介して電気的に接続されていて、ｎ型拡散領域３ｆとｐ型拡散領域５ｄとゲート電極９ｂとは、記憶ノードコンタクト２ｂを介して電気的に接続されている。図３中上部右側と、図３中下部左側とにはＧＮＤ線コンタクト７ａ、７ｂの各々が形成されている。ｎ型拡散領域３ａ、３ｂの各々は、ＧＮＤ線コンタクト７ａ、７ｂの各々と電気的に接続されている。図３中下部中央と、図３中上部中央とにはＶｃｃ線コンタクト７ｅ、７ｆの各々が形成されている。ｐ型拡散領域５ａ、５ｂの各々は、Ｖｃｃ線コンタクト７ｅ、７ｆの各々と電気的に接続されている。図３中下部右側と、図３中上部左側とにはビット線コンタクト７ｃ、７ｄの各々が形成されている。ｎ型拡散領域３ｃ、３ｄの各々は、ビット線コンタクト７ｃ、７ｄの各々の電気的に接続されている。図３中中央部左端と、図３中中央部右端とにはワード線コンタクト７ｇ、７ｈの各々が図中縦方向に伸びるように形成されている。ゲート電極９ｃ、９ｄの各々はワード線コンタクト７ｇ、７ｈの各々と電気的に接続されている。なお、図３にはｎ型拡散領域３ａ〜３ｆおよびｐ型拡散領域５ａ〜５ｄのパターンもあわせて示されている。
【００２２】
図４は、図３のＩＶ−ＩＶ線に沿った断面図である。
図４を参照して、フィールド酸化膜２４により電気的に分離されたシリコン基板９０の表面には、ｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とが形成されている。ｎチャネルＭＯＳトランジスタ１１は図１に示すＳＲＡＭメモリセル９１のドライバトランジスタの１つであり、ｐチャネルＭＯＳトランジスタ１２は図１に示すＳＲＡＭメモリセル９１のドライバトランジスタの１つである。
【００２３】
ｎチャネルＭＯＳトランジスタ１１はｎ型拡散領域３ａ、３ｃと、ゲート絶縁層１１ｂと、ゲート電極層１１ｃとを有している。ｎ型拡散領域３ａ、３ｃは、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有しており、互いに所定の距離を隔てて配置されている。ゲート電極層１１ｃはｎ型拡散領域３ａ、３ｃに挟まれる領域上にゲート絶縁層１１ｂを介して形成されている。ゲート電極層１１ｃの周囲は絶縁層１１ａおよびサリサイド層１１ｄにより覆われている。サリサイド層１１ｄは、ゲート電極層１１ｃやｎ型拡散領域３ａ、３ｃの低抵抗化のために形成されている。なお、ｐチャネルＭＯＳトランジスタ１２もｎチャネルＭＯＳトランジスタ１１と同様の構成を有している。
【００２４】
ｎチャネルＭＯＳトランジスタ１１およびｐチャネルＭＯＳトランジスタ１２を覆うようにシリコン基板９０上に層間絶縁層１３が形成されていて、その上に層間絶縁層１６が形成されている。層間絶縁層１３、１６にはｐ型拡散領域３ａに達する孔３０ａと、ｎ型拡散領域３ｃおよびｐ型拡散領域５ｃおよびｐチャネルＭＯＳトランジスタ１２のサリサイド層１２ｄに達する孔３０ｂ（凹部）と、ｐ型拡散領域５ａに達する孔３０ｃとが開口されている。孔３０ｂは平面形状がＬ字型である。孔３０ａ、３０ｃの各々には、バリアメタル層１４ａ、１４ｃおよび導電層１５ａ、１５ｃ（埋込み導電層）の各々が埋め込まれている。孔３０ｂにはキャパシタ３１が形成されている。すなわち、孔３０ｂには壁面に沿ってバリアメタル層（下部電極層）１４ｂ（第１の電極）が形成されていて、その上に、誘電体層１９と、上部電極層２０（第２の電極）とが積層して形成されている。これにより、下部電極層１４ｂは孔３０ｂの側壁に沿っている部分で筒状の形状を有していて、また、下部電極層１４ｂと上部電極層２０とは、孔３０ｂ内で対向している。また、バリアメタル層１４ａおよび下部電極層１４ｂおよびバリアメタル層１４ｃは、同じ材質から形成されている。本実施の形態におけるＳＲＡＭメモリセルにおいて、下部電極層１４ｂは記憶ノードとなっている（記憶ノードと電気的に接続されている）。
【００２５】
上部電極層２０と導電層１５ａ、１５ｂとを覆うように、層間絶縁層１６上に層間絶縁層２１と層間絶縁層２２とが積層して形成されている。
【００２６】
層間絶縁層２１、２２には導電層１５ｃに達する孔３０ｄが開口されている。孔３０ｄには、バリアメタル層１４ｄおよび導電層１５ｄが埋め込まれている。なお、バリアメタル層１４ａ〜１４ｄはたとえばＴｉ（チタン）やＴｉＮ（窒化チタン）よりなっていて、導電層１５ａ〜１５ｄはたとえばＷ（タングステン）よりなっている。
【００２７】
層間絶縁層２２上には、ＴｉＮ（窒化チタン）層２５ａと、Ａｌ（アルミニウム）層２６と、ＴｉＮ層２５ｂと、ＳｉＮ（窒化シリコン）層２７とよりなる配線層２８が形成されている。配線層２８は、電源ノード４９（図１）に電気的に接続された電源配線である。
【００２８】
次に、本実施の形態におけるＳＲＡＭメモリセルの製造方法について説明する。
【００２９】
図５〜図１０は本発明の実施の形態１におけるＳＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【００３０】
図５を参照して、シリコン基板９０の表面に、ｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とが以下のように形成される。すなわち、シリコン基板９０の表面にたとえばシリコン酸化膜よりなるゲート絶縁層１１ｂ、１２ｂが形成され、このゲート絶縁層１１ｂ、１２ｂ上にゲート電極層１１ｃ、１２ｃおよびサリサイド層１１ｄ、１２ｄが形成された後、通常の写真製版技術およびエッチング技術によりパターニングされる。ゲート電極層１１ｃ、１２ｃは、たとえば不純物が導入された多結晶シリコン層からなっている。ゲート電極層１１ｃ、１２ｃなどをマスクとしてシリコン基板９０へ不純物が注入されることにより、比較的低濃度のｎ型拡散領域３ａ、３ｃとｐ型拡散領域５ｃとが形成される。
【００３１】
ゲート電極層１１ｃ、１２ｃの側壁を覆うように、たとえばシリコン酸化膜よりなるサイドウォールスペーサー状の絶縁層１１ａ、１２ａが形成される。この後、ゲート電極層１１ｃ、１２ｃおよび絶縁層１１ａ、１２ａなどをマスクとしてシリコン基板９０上に不純物を注入することにより、比較的高濃度のｎ型拡散領域３ａ、３ｃとｐ型拡散領域５ｃとが形成される。この比較的高濃度の不純物領域と前述の比較的低濃度の不純物領域とにより、ＬＤＤ構造をなすｎ型拡散領域３ａ、３ｃとｐ型拡散領域５ｃとが形成される。以上のようにしてｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とが形成される。なお、ｐ型拡散領域５ｃと同一の工程によりｐ型拡散領域５ａが形成される。このようにして形成されたｎチャネルＭＯＳトランジスタ１１とｐチャネルＭＯＳトランジスタ１２とｐ型拡散領域５ａとフィールド酸化膜２４とを覆うように、たとえばＳｉＮよりなる層間絶縁層１３がシリコン基板９０上に形成される。
【００３２】
次に、図６を参照して、層間絶縁層１３の上に層間絶縁層１６が形成される。層間絶縁層１６は、たとえばＢＰＴＥＯＳ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）よりなる。ＢＰＴＥＯＳとはＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｙｌｅ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）を原料としてＢ（ボロン）、Ｐ（リン）を有するように形成されたシリコン酸化膜である。そして、通常の写真製版技術およびエッチング技術により層間絶縁層１３および層間絶縁層１６が選択的に除去され、層間絶縁層１３および層間絶縁層１６に孔３０ａ〜３０ｃの各々が開口される。これにより、孔３０ａの底部にｎ型拡散領域３ａが露出し、孔３０ｂの底部にｎ型拡散領域３ｃおよびｐ型拡散領域５ｃおよびｐチャネルＭＯＳトランジスタ１２のサリサイド層１２ｄが露出し、孔３０ｃの底部にｐ型拡散領域５ａが露出する。続いて、孔３０ａ〜３０ｃの側壁および底部と、層間絶縁層１６の上部とを覆うように、バリアメタル層１４および導電層１５が積層して形成される。
【００３３】
次に、図７を参照して、層間絶縁層１６よりも上の位置にあるバリアメタル層１４と導電層１５とが、たとえばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法により除去される。これにより、バリアメタル層１４および導電層１５は、孔３０ａ内を埋めるバリアメタル層１４ａおよび導電層１５ａと、孔３０ｂ内を埋める下部電極層１４ｂおよび導電層１５ｂと、孔３０ｃ内を埋めるバリアメタル層１４ｃおよび導電層１５ｃとに分離される。
【００３４】
次に、図８を参照して、孔３０ｂ以外の部分を覆うようにフォトレジスト２９がパターニングされる。そして、孔３０ｂ内を埋める導電層１５ｂがたとえばウエットエッチングにより除去され、下部電極層１４ｂが露出される。その後、フォトレジスト２９は除去される。
【００３５】
次に、図９を参照して、下部電極層１４ｂと、導電層１５ａ、１５ｃとを覆うように、誘電体層１９となる層と上部電極層２０となる層とが層間絶縁層１６上に積層して形成される。そして、通常の写真製版技術およびエッチング技術により、誘電体層１９と上部電極層２０とがパターニングされる。
【００３６】
次に、図１０を参照して、上部電極層２０と、導電層１５ａ、１５ｃとを覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が積層して形成される。層間絶縁層２１はたとえば窒化シリコンよりなり、層間絶縁層２２はたとえばＢＰＴＥＯＳよりなる。そして、通常の写真製版技術およびエッチング技術により、層間絶縁層２１および層間絶縁層２２に孔３０ｄが開口される。これにより、孔３０ｄの底部に導電層１５ｃが露出する。そして、孔３０ｄの側壁および底部と、層間絶縁層２２の上部とを覆うように、バリアメタル層１４ｄとなる層と導電層１５ｄとなる層とが積層して形成される。そして、これら２つの層のうち、層間絶縁層２２よりも上の位置にある部分が、たとえばＣＭＰ法により除去される。これにより、孔３０ｄ内を埋めるバリアメタル層１４ｄおよび導電層１５ｄが形成される。
【００３７】
次に、図４を参照して、ＴｉＮ層２５ａとなる層と、Ａｌ層２６となる層と、ＴｉＮ層２５ｂとなる層と、ＳｉＮ層２７となる層とが層間絶縁層２２上に積層して形成される。そして、通常の写真製版技術およびエッチング技術により、配線層２８がパターニングされる。以上のようにして本実施の形態におけるＳＲＡＭメモリセルが製造される。
【００３８】
本実施の形態における半導体記憶装置およびその製造方法によれば、孔３０ｂの壁面に沿って下部電極層１４ｂと上部電極層２０とが対向しているので、孔３０ｂの側壁部分における下部電極層１４ｂと上部電極層２０との対向面積の分だけキャパシタ３１の容量が増加する。キャパシタ３１の下部電極層１４ｂは記憶ノードと電気的に接続されているので、キャパシタ３１の容量が増加すれば、記憶ノードで蓄積される電荷が増加する。したがって、α線が入射することにより発生した電子が記憶ノードに衝突した場合でも、記憶ノードで蓄積されている電荷が多いので、記憶ノードの電位が低下しにくくなる。その結果、ソフトエラーの発生を十分に抑止可能となる。
【００３９】
上記半導体記憶装置においては、下部電極層１４ｂは筒状部分を有している。これにより、下部電極層１４ｂと上部電極層２０とは筒状部分で対向しているので、この筒状部分の面積の分だけキャパシタ３１の容量が増加する。したがって、簡易な構成によりキャパシタ３１の容量が増加する。
【００４０】
上記半導体記憶装置において、層間絶縁層１６は孔３０ｃを有し、孔３０ｃの壁面に沿って形成されるバリアメタル層１４ｃと、孔３０ｃ内を埋め込む導電層１５ｃとをさらに備え、下部電極層１４ｂはバリアメタル層１４ｃと同じ材質から形成されている。これにより、下部電極層１４ｂとバリアメタル層１４ｃとが同一の工程で形成することができるので、半導体記憶装置の製造方法が簡略化する。
【００４１】
上記半導体記憶装置においては、下部電極が単一の層である下部電極層１４ｂにより形成されている。これにより、下部電極を積層して形成する必要がなくなるので、下部電極の厚みが薄くなり、その結果、孔３０ｂ内における下部電極層１４ｂと上部電極層２０との対向面積が大きくなる。したがって、キャパシタ３１の容量が一層増加する。
【００４２】
（実施の形態２）
図１１は、本発明の実施の形態２におけるＳＲＡＭメモリセルを示す断面図である。
【００４３】
図１１を参照して、本実施の形態におけるＳＲＡＭメモリセルは、実施の形態１のＳＲＡＭメモリセルと比較して、Ａ部の構造が異なる。すなわち、バリアメタル層（下部電極層）１４ｂは、さらに層間絶縁層１６上において孔３０ｂ（筒状部分）よりも外側に伸びる平面部を有している。また、下部電極層１４ｂの端面と誘電体層１９の端面と上部電極層２０の端面とが揃っている。すなわち、下部電極層１４ｂと誘電体層１９と上部電極層２０との上部から見た平面形状が同じである。
【００４４】
なお、これ以外のＳＲＡＭメモリセルの構成については、図４に示す実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００４５】
次に、本実施の形態におけるＳＲＡＭメモリセルの製造方法について説明する。
【００４６】
本実施の形態の製造方法は、まず図５に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００４７】
図１２〜図１４は本発明の実施の形態２におけるＳＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【００４８】
次に、図１２を参照して、層間絶縁層１３の上に層間絶縁層１６が形成される。そして、通常の写真製版技術およびエッチング技術により、層間絶縁層１３および層間絶縁層１６に孔３０ａ、３０ｃのみが開口される。このとき、孔３０ｂは開口されない。これにより、孔３０ａの底部にｎ型拡散領域３ａが露出し、孔３０ｃの底部にｐ型拡散領域５ａが露出する。そして、孔３０ａ、３０ｃの側壁および底部と、層間絶縁層１６の上部とを覆うように、バリアメタル層１４ａ、１４ｃとなる層と、導電層１５ａ、１５ｃとなる層とが積層して形成される。そして、これら２つの層のうち、層間絶縁層１６よりも上の位置にある部分が、たとえばＣＭＰ法により除去される。これにより、孔３０ａ内を埋めるバリアメタル層１４ａおよび導電層１５ａと、孔３０ｃ内を埋めるバリアメタル層１４ｃおよび導電層１５ｃとが形成される。
【００４９】
次に、図１３を参照して、通常の写真製版技術およびエッチング技術により層間絶縁層１３および層間絶縁層１６が選択的に除去され、層間絶縁層１３および層間絶縁層１６に孔３０ｂが開口される。これにより、孔３０ｂの底部にｎ型拡散領域３ｃおよびｐ型拡散領域５ｃおよびｐチャネルＭＯＳトランジスタ１２のサリサイド層１２ｄが露出する。
【００５０】
次に、図１４を参照して、孔３０ｂの側壁および底部と層間絶縁層１６の上部とを覆うように、下部電極層１４ｂとなる層と、誘電体層１９となる層と、上部電極層２０となる層とが積層して形成される。そして、通常の写真製版技術およびエッチング技術により、下部電極層１４ｂと誘電体層１９と上部電極層２０とが、同一のマスクを用いてパターニングされる。
【００５１】
次に、図１１を参照して、上部電極層２０と、導電層１５ａ、１５ｃとを覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が積層して形成される。そして、通常の写真製版技術およびエッチング技術により、層間絶縁層２１および層間絶縁層２２に孔３０ｄが開口される。これにより、孔３０ｄの底部に導電層１５ｃが露出する。続いて、孔３０ｄの側壁および底部と、層間絶縁層２２の上部とを覆うように、バリアメタル層１４ｄとなる層と導電層１５ｄとなる層とが積層して形成される。そして、これら２つの層のうち、層間絶縁層２２よりも上の位置にある部分が、たとえばＣＭＰ法により除去される。これにより、孔３０ｄ内を埋めるバリアメタル層１４ｄおよび導電層１５ｄが形成される。次に、ＴｉＮ層２５ａとなる層と、Ａｌ層２６となる層と、ＴｉＮ層２５ｂとなる層と、ＳｉＮ層２７となる層とが層間絶縁層２２上に積層して形成される。そして、通常の写真製版技術およびエッチング技術により、ＴｉＮ層２５ａと、Ａｌ層２６と、ＴｉＮ層２５ｂと、ＳｉＮ層２７とがパターニングされ、配線層２８が形成される。以上のようにして本実施の形態におけるＳＲＡＭメモリセルが製造される。
【００５２】
上記半導体記憶装置においては、下部電極層１４ｂはさらに層間絶縁層１６上において孔３０ｂよりも外側に伸びる平面部を有している。
【００５３】
上記半導体記憶装置の製造方法においては、下部電極層１４ｂを形成する工程において、下部電極層１４ｂはさらに層間絶縁層１６上に伸びるように形成される。
【００５４】
これにより、下部電極層１４ｂと上部電極層２０とがさらに層間絶縁層１６上における下部電極層１４ｂの平面部において対向しているので、下部電極層１４ｂの平面部の対向面積の分だけ、さらにキャパシタ３１の容量が増加する。したがって、ソフトエラーの発生を一層抑止可能となる。
【００５５】
上記半導体装置において、下部電極層１４ｂの端面と上部電極層２０の端面とが揃っている。
【００５６】
上記半導体記憶装置の製造方法においては、孔３０ｂの壁面に沿って下部電極層１４ｇを形成する工程と、孔３０ｂ内において下部電極層１４ｂと対向するように上部電極層２０を形成する工程とにおいて、下部電極層１４ｂと上部電極層２０とは同一のマスクを用いてパターニングされることにより形成される。
【００５７】
これにより、下部電極層１４ｂと上部電極層２０とが同一工程によりパターニングされるので、下部電極層１４ｂと上部電極層２０とが別々の工程でパターニングされる場合と比較して、半導体記憶装置の製造方法が簡略化する。
【００５８】
（実施の形態３）
図１５は、本発明の実施の形態３におけるＳＲＡＭメモリセルを示す断面図である。
【００５９】
図１５を参照して、本実施の形態におけるＳＲＡＭメモリセルは、実施の形態１のＳＲＡＭメモリセルと比較して、Ｂ部の構造が異なる。すなわち、バリアメタル層（下部電極層）１４ｂは、さらに層間絶縁層１６上において孔３０ｂ（筒状部分）よりも外側に伸びる平面部を有している。また、下部電極層１４ｂの端面を覆うように下部電極層１４ｂ上に誘電体層１９および上部電極層２０が積層して形成されている。
【００６０】
なお、これ以外のＳＲＡＭメモリセルの構成については、図４に示す実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００６１】
次に、本実施の形態におけるＳＲＡＭメモリセルの製造方法について説明する。
【００６２】
本実施の形態の製造方法は、まず図５、図１２および図１３に示す実施の形態２の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００６３】
図１６および図１７は本発明の実施の形態３におけるＳＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【００６４】
次に、図１６を参照して、孔３０ｂの側壁および底部と、層間絶縁層１６の上部とを覆うように、下部電極層１４ｂとなる層が形成される。そして、通常の写真製版技術およびエッチング技術により、下部電極層１４ｂがパターニングされる。
【００６５】
次に、図１７を参照して、下部電極層１４ｂ上に誘電体層１９となる層と上部電極層２０となる層とが積層され、通常の写真製版技術およびエッチング技術により、誘電体層１９および上部電極層２０がパターニングされる。このとき、誘電体層１９および上部電極層２０は、下部電極層１４ｂの端面を覆うようにパターニングされる。
【００６６】
次に、図１５を参照して、上部電極層２０と、導電層１５ａ、１５ｃとを覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が積層して形成される。そして、通常の写真製版技術およびエッチング技術により、層間絶縁層２１および層間絶縁層２２に孔３０ｄが開口される。これにより、孔３０ｄの底部に導電層１５ｃが露出する。続いて、孔３０ｄの側壁および底部と、層間絶縁層２２の上部とを覆うように、バリアメタル層１４ｄとなる層と導電層１５ｄとなる層とが積層して形成される。そして、これら２つの層のうち、層間絶縁層２２よりも上の位置にある部分が、たとえばＣＭＰ法により除去される。これにより、孔３０ｄ内を埋めるバリアメタル層１４ｄおよび導電層１５ｄが形成される。次に、ＴｉＮ層２５ａとなる層と、Ａｌ層２６となる層と、ＴｉＮ層２５ｂとなる層と、ＳｉＮ層２７となる層とが層間絶縁層２２上に積層して形成される。そして、通常の写真製版技術およびエッチング技術により、ＴｉＮ層２５ａと、Ａｌ層２６と、ＴｉＮ層２５ｂと、ＳｉＮ層２７とがパターニングされ、配線層２８が形成される。以上のようにして本実施の形態におけるＳＲＡＭメモリセルが製造される。
【００６７】
上記半導体記憶装置において、上部電極層２０は、下部電極層１４ｂの端面を覆うように形成されている。
【００６８】
上記半導体記憶装置の製造方法においては、孔３０ｂ内において下部電極層１４ｂと対向するように上部電極層２０を形成する工程において、上部電極層２０は下部電極層１４ｂの端面を覆うように形成される。
【００６９】
これにより、下部電極層１４ｂが完全に誘電体層１９で覆われるので、下部電極層１４ｂと上部電極層２０とが確実に電気的に絶縁され、下部電極層１４ｂと上部電極層２０との間でリーク電流が流れることが防止される。
【００７０】
（実施の形態４）
図１８は、本発明の実施の形態４におけるＳＲＡＭメモリセルを示す断面図である。
【００７１】
図１８を参照して、本実施の形態におけるＳＲＡＭメモリセルは、実施の形態３のＳＲＡＭメモリセルと比較して、Ｃ部の構造が異なる。すなわち、上部電極層２０は、層間絶縁層１６上においてさらに導電層１５ｄの方に伸びていて、導電層１５ｄと電気的に接続されている。これにより、上部電極層２０は、配線層２８（電源配線）と電気的に接続されている。このような構成は、図１７に示す製造工程において、上部電極層２０が導電層１５ｄと電気的に接続するように、誘電体層１９とは別工程で上部電極層２０がパターニングされることにより製造される。
【００７２】
なお、これ以外のＳＲＡＭメモリセルの構成および製造方法については、図１５に示す実施の形態３の構成および製造方法とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００７３】
上記半導体記憶装置において、上部電極層２０は配線層２８と電気的に接続されている。これにより、配線層２８を流れる電流が、さらに上部電極層２０を流れる。したがって、配線層２８を流れている電流の経路が増えるので、配線層２８を流れている電流が受ける電気抵抗を小さくすることができる。また、上部電極層が配線層２８と同電位に保たれるので、上部電極層２０の電位を一定に保つための電源および配線が不要となる。さらに、配線層２８を省略し、上部電極層２０を電源配線として使用することも可能である。これにより、半導体記憶装置の構成を簡略化することができる。
【００７４】
（実施の形態５）
図１９は、本発明の実施の形態５におけるＳＲＡＭメモリセルを示す断面図である。
【００７５】
図１９を参照して、本実施の形態におけるＳＲＡＭメモリセルは、実施の形態３のＳＲＡＭメモリセルと比較して、Ｄ部の構造が異なる。すなわち、層間絶縁層１６上にさらに導電層３２（パッド層または配線層）が形成されている。導電層３２は下部電極層１４ｂと同じ材質で形成されていて、導電層１５ｃおよび導電層１５ｄと電気的に接続されている。このような構成は、図１６に示す製造工程において下部電極層１４ｂを形成する際に、下部電極層１４ｂと導電層３２とを同時にパターニングすることにより製造される。この導電層３２は、層間絶縁層２１および層間絶縁層２２に孔３０ｄが開口される際のパッド層となるように形成されてもよいし、たとえばＧＮＤ線コンタクト７ａ、７ｂ（図３）の各々を電気的に接続するための配線層や、ビット線コンタクト７ｃ、７ｄ（図３）の各々を電気的に接続するための配線層となるように形成されてもよい。
【００７６】
なお、これ以外のＳＲＡＭメモリセルの構成および製造方法については、図１５に示す実施の形態３の構成および製造方法とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００７７】
上記半導体記憶装置において、層間絶縁層１６は孔３０ｃを有していて、孔３０ｃ内を埋め込む導電層１５ｃと、パッド層となる導電層３２とをさらに備えている。導電層３２は、層間絶縁層１６上に形成されていて、かつ導電層１５ｃと電気的に接続されている。下部電極層１４ｂは導電層３２と同じ材質から形成されている。
【００７８】
上記半導体記憶装置の製造方法は、層間絶縁層１６に孔３０ｃを開口する工程と、孔３０ｃ内に導電層１５ｃを埋め込む工程と、下部電極層１４ｂを形成する工程と同一の工程で層間絶縁層１６上にパッド層となる導電層３２を形成する工程とをさらに備えている。
【００７９】
これにより、半導体記憶装置の製造工程を増加させることなくパッド層となる導電層３２が形成可能であるので、簡易な方法により、導電層１５ｄと導電層１５ｃとの電気的な接続を確実にすることができる。
【００８０】
上記半導体記憶装置において、層間絶縁層１６は孔３０ｃを有していて、孔３０ｃ内を埋め込む導電層１５ｃと、配線層となる導電層３２とをさらに備えている。導電層３２は、層間絶縁層１６上に配線されていて、かつ導電層１５ｃと電気的に接続されている。下部電極層１４ｂは導電層３２と同じ材質から形成されている。
【００８１】
上記半導体記憶装置の製造方法は、層間絶縁層１６に孔３０ｃを開口する工程と、孔３０ｃ内に導電層１５ｃを埋め込む工程と、下部電極層１４ｂを形成する工程と同一の工程で層間絶縁層１６上に配線層となる導電層３２を配線する工程とをさらに備えている。
【００８２】
これにより、半導体記憶装置の製造工程を増加させることなく配線層となる導電層３２が配線可能であるので、簡易な方法により、たとえばＧＮＤ線コンタクト７ａ、７ｂ（図３）の各々や、ビット線コンタクト７ｃ、７ｄ（図３）の各々などを電気的に接続することができる。
【００８３】
（実施の形態６）
図２０は、本発明の実施の形態６におけるＳＲＡＭメモリセルを示す断面図である。
【００８４】
図２０を参照して、本実施の形態におけるＳＲＡＭメモリセルにおいては、層間絶縁層１３、１６にはｎ型拡散領域３ａに達する孔３０ａと、ｎ型拡散領域３ｃに達する孔３０ｅ（接続用孔）と、ｐチャネルＭＯＳトランジスタ１２のサリサイド層１２ｄおよびｐ型拡散領域５ｃに達する孔３０ｆ（接続用孔）と、ｐ型拡散領域５ａに達する孔３０ｃとが開口されている。孔３０ａ、３０ｅ、３０ｆ、３０ｃの各々には、バリアメタル層１４ａ、１４ｅ、１４ｆ、１４ｃおよび導電層１５ａ、１５ｅ、１５ｆ、１５ｃの各々が埋め込まれている。本実施の形態におけるＳＲＡＭメモリセルにおいて、導電層１５ｅ、１５ｆは記憶ノードとなっている。
【００８５】
導電層１５ａ、１５ｃ、１５ｅ、１５ｆの各々を覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が形成されている。層間絶縁層２１、２２には導電層１５ｅおよび導電層１５ｆに達する孔３０ｇ（凹部）が開口されている。孔３０ｇにはキャパシタ３１が形成されている。すなわち、孔３０ｇには壁面に沿ってバリアメタル層（下部電極層）１４ｇ（第１の電極）が形成されている。下部電極層１４ｇは記憶ノードである導電層１５ｅ、１５ｆと電気的に接続されている。下部電極層１４ｇは、さらに層間絶縁層２２上において孔３０ｇよりも外側に伸びる平面部を有している。また、下部電極層１４ｇの端面を覆うように下部電極層１４ｇ上に誘電体層１９および上部電極層２０が積層して形成されている。これにより、下部電極層１４ｇは孔３０ｇの側壁に沿っている部分で筒状の形状を有していて、また、下部電極層１４ｇと上部電極層２０とは、孔３０ｇ内および層間絶縁層２２上において対向している。なお、バリアメタル層１４ｅ〜１４ｇはたとえばＴｉ（チタン）やＴｉＮ（窒化チタン）よりなっていて、導電層１５ｅ〜１５ｇはたとえばＷ（タングステン）よりなっている。
【００８６】
上部電極層２０を覆うように、層間絶縁層２２上に層間絶縁層２３が形成されている。層間絶縁層２２および層間絶縁層２３には、導電層１５ｃに達する孔３０ｄが開口されている。孔３０ｄには、バリアメタル層１４ｄおよび導電層１５ｄが埋め込まれている。
【００８７】
層間絶縁層２３上には、ＴｉＮ層２５ａと、Ａｌ（アルミニウム）層２６と、ＴｉＮ層２５ｂと、ＳｉＮ（窒化シリコン）層２７とよりなる配線層２８が形成されている。
【００８８】
なお、これ以外の構成については、図４に示す実施の形態１の構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【００８９】
次に、本実施の形態におけるＳＲＡＭメモリセルの製造方法について説明する。
【００９０】
本実施の形態の製造方法は、まず図５に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【００９１】
図２１〜図２３は本発明の実施の形態６におけるＳＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【００９２】
次に、図２１を参照して、層間絶縁層１３の上に層間絶縁層１６が形成される。そして、通常の写真製版技術およびエッチング技術により、層間絶縁層１３および層間絶縁層１６に孔３０ａ、３０ｅ、３０ｆ、３０ｃの各々が開口される。これにより、孔３０ａの底部にｎ型拡散領域３ａが露出し、孔３０ｅの底部にｎ型拡散領域３ｃが露出し、孔３０ｆの底部にｐ型拡散領域５ｃおよびｐチャネルＭＯＳトランジスタ１２のサリサイド層１２ｄが露出し、孔３０ｃの底部にｐ型拡散領域５ａが露出する。続いて、孔３０ａ、３０ｅ、３０ｆ、３０ｃの側壁および底部と、層間絶縁層１６の上部とを覆うように、バリアメタル層１４ａ、１４ｅ、１４ｆ、１４ｃとなる層と、導電層１５ａ、１５ｅ、１５ｆ、１５ｃとなる層とが積層して形成される。そして、これら２つの層のうち、層間絶縁層１６よりも上の位置にある部分が、たとえばＣＭＰ法により除去される。これにより、孔３０ａ内を埋めるバリアメタル層１４ａおよび導電層１５ａと、孔３０ｅ内を埋めるバリアメタル層１４ｅおよび導電層１５ｅと、孔３０ｆ内を埋めるバリアメタル層１４ｆおよび導電層１５ｆと、孔３０ｃ内を埋めるバリアメタル層１４ｃおよび導電層１５ｃとが形成される。
【００９３】
次に、図２２を参照して、導電層１５ａ、１５ｅ、１５ｆ、１５ｃの各々を覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が積層して形成される。そして、通常の写真製版技術およびエッチング技術により層間絶縁層２１および層間絶縁層２２が選択的に除去され、、層間絶縁層２１および層間絶縁層２２に孔３０ｇが開口される。これにより、孔３０ｇの底部に導電層１５ｅおよび導電層１５ｆが露出する。
【００９４】
次に、図２３を参照して、孔３０ｇの側壁および底部と、層間絶縁層２２の上部とを覆うように、下部電極層１４ｇとなる層が形成される。そして、通常の写真製版技術およびエッチング技術により、下部電極層１４ｇがパターニングされる。そして、下部電極層１４ｇ上に誘電体層１９となる層と上部電極層２０となる層とが積層され、通常の写真製版技術およびエッチング技術により、誘電体層１９および上部電極層２０がパターニングされる。このとき、誘電体層１９および上部電極層２０は、下部電極層１４ｇの端面を覆うようにパターニングされる。
【００９５】
次に、図２０を参照して、上部電極層２０を覆うように、層間絶縁層２２上に層間絶縁層２３が積層して形成される。そして、通常の写真製版技術およびエッチング技術により、層間絶縁層２２および層間絶縁層２３に孔３０ｄが開口される。これにより、孔３０ｄの底部に導電層１５ｃが露出する。続いて、孔３０ｄの側壁および底部と、層間絶縁層２３の上部とを覆うように、バリアメタル層１４ｄとなる層と導電層１５ｄとなる層とが積層して形成される。そして、これら２つの層のうち、層間絶縁層２３よりも上の位置にある部分が、たとえばＣＭＰ法により除去される。これにより、孔３０ｄ内を埋めるバリアメタル層１４ｄおよび導電層１５ｄが形成される。次に、ＴｉＮ層２５ａとなる層と、Ａｌ層２６となる層と、ＴｉＮ層２５ｂとなる層と、ＳｉＮ層２７となる層とが層間絶縁層２３上に積層して形成される。そして、通常の写真製版技術およびエッチング技術により、ＴｉＮ層２５ａと、Ａｌ層２６と、ＴｉＮ層２５ｂと、ＳｉＮ層２７とがパターニングされ、配線層２８が形成される。以上のようにして本実施の形態におけるＳＲＡＭメモリセルが製造される。
【００９６】
上記半導体記憶装置において、上部電極層２０は、下部電極層１４ｇの端面を覆うように形成されている。
【００９７】
上記半導体記憶装置の製造方法においては、孔３０ｇ内において下部電極層１４ｇと対向するように上部電極層２０を形成する工程において、上部電極層２０は下部電極層１４ｇの端面を覆うように形成される。
【００９８】
これにより、下部電極層１４ｇが完全に誘電体層１９で覆われるので、下部電極層１４ｇと上部電極層２０とが確実に電気的に絶縁され、下部電極層１４ｇと上部電極層２０との間でリーク電流が流れることが防止される。
【００９９】
上記半導体記憶装置において、層間絶縁層２２は層間絶縁層１６上に形成されていて、層間絶縁層１６に開口された孔３０ｅ、３０ｆ内に記憶ノードとなる導電層１５ｅ、１５ｆが形成されている。
【０１００】
これにより、層間絶縁層２２にキャパシタ３１のみを形成することができる。キャパシタ３１の容量は層間絶縁層２２の厚さ（図中上下方向の長さ）に比例するので、キャパシタ３１に必要な容量に応じて層間絶縁層２２の厚さを規定することにより、キャパシタ３１の容量が自由に調節可能となる。また、層間絶縁層２２にキャパシタ３１のみを形成することができるので、導電層１５ｅ、１５ｆとの電気的な接続を確保できる範囲でキャパシタ３１の平面形状を任意に規定することができる。したがって、キャパシタ３１の平面レイアウトの自由度が上がる。
【０１０１】
（実施の形態７）
図２４は、本発明の実施の形態７におけるＳＲＡＭメモリセルを示す断面図である。
【０１０２】
図２４を参照して、本実施の形態におけるＳＲＡＭメモリセルは、実施の形態６のＳＲＡＭメモリセルと比較して、Ｅ部の構造が異なる。すなわち、下部電極層１４ｇの端面と誘電体層１９の端面と上部電極層２０の端面とが揃っている。すなわち、下部電極層１４ｇと誘電体層１９と上部電極層２０との上部から見た平面形状が同じである。
このような構成は、図２３に示す製造工程において、孔３０ｇの側壁および底部と層間絶縁層１６の上部とを覆うように、下部電極層１４ｇとなる層と、誘電体層１９となる層と、上部電極層２０となる層とが積層して形成される。そして、通常の写真製版技術およびエッチング技術により、下部電極層１４ｇと誘電体層１９と上部電極層２０とが、同一のマスクを用いてパターニングされることにより製造される。
【０１０３】
なお、これ以外のＳＲＡＭメモリセルの構成および製造方法については、図２０に示す実施の形態６のＳＲＡＭメモリセルの構成および製造方法とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１０４】
上記半導体装置において、下部電極層１４ｇの端面と上部電極層２０の端面とが揃っている。
【０１０５】
上記半導体記憶装置の製造方法においては、孔３０ｇの壁面に沿って下部電極層１４ｇを形成する工程と、孔３０ｇ内において下部電極層１４ｇと対向するように上部電極層２０を形成する工程とにおいて、下部電極層１４ｇと上部電極層２０とは同一のマスクを用いてパターニングされることにより形成される。
【０１０６】
これにより、下部電極層１４ｇと上部電極層２０とが同一工程によりパターニングされるので、下部電極層１４ｇと上部電極層２０とが別々の工程でパターニングされる場合と比較して、半導体記憶装置の製造方法が簡略化する。
【０１０７】
（実施の形態８）
図２５は、本発明の実施の形態８におけるＳＲＡＭメモリセルを示す断面図である。
【０１０８】
図２５を参照して、本実施の形態におけるＳＲＡＭメモリセルは、実施の形態３のＳＲＡＭメモリセルと比較して、Ｆ部の構造が異なる。すなわち、上部電極層２０は、層間絶縁層２２上においてさらに導電層１５ｄの方に伸びていて、導電層１５ｄと電気的に接続されている。これにより、上部電極層２０は、配線層２８（電源配線）と電気的に接続されている。このような構成は、図２３に示す製造工程において、導電層１５ｄが形成される位置まで伸びるように、上部電極層２０が誘電体層１９とは別工程でパターニングされることにより製造される。
【０１０９】
なお、これ以外のＳＲＡＭメモリセルの構成および製造方法については、図２０に示す実施の形態６のＳＲＡＭメモリセルの構成および製造方法とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１１０】
上記半導体記憶装置において、上部電極層２０は配線層２８と電気的に接続されている。これにより、配線層２８を流れる電流が、さらに上部電極層２０を流れる。したがって、配線層２８を流れている電流の経路が増えるので、配線層２８を流れている電流が受ける電気抵抗を小さくすることができる。また、上部電極層が配線層２８と同電位に保たれるので、上部電極層２０の電位を一定に保つための電源および配線が不要となる。さらに、配線層２８を省略し、上部電極層２０を配線層２８として使用することも可能である。これにより、半導体記憶装置の構成を簡略化することができる。
【０１１１】
（実施の形態９）
図２６は、本発明の実施の形態９におけるＳＲＡＭメモリセルを示す断面図である。
【０１１２】
図２６を参照して、本実施の形態におけるＳＲＡＭメモリセルにおいては、ｎ型拡散領域３ａに達する孔３０ａと、ｎ型拡散領域３ｃおよびｐチャネルＭＯＳトランジスタ１２のサリサイド層１２ｄおよびｐ型拡散領域５ｃに達する孔３０ｂ（接続用孔）と、ｐ型拡散領域５ａに達する孔３０ｃとが層間絶縁層１３、１６に開口されている。孔３０ｂは平面形状がＬ字型である。孔３０ａ〜３０ｃの各々には、バリアメタル層１４ａ〜１４ｃおよび導電層１５ａ〜１５ｃの各々が埋め込まれている。本実施の形態におけるＳＲＡＭメモリセルにおいて、導電層１５ｂは記憶ノードとなっている。
【０１１３】
導電層１５ａ〜１５ｃの各々を覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が形成されている。層間絶縁層２１、２２には導電層１５ｂに達する孔３０ｇが開口されている。孔３０ｇには壁面に沿ってバリアメタル層（下部電極層）１４ｇ（第１の電極）が形成されている。下部電極層１４ｇは記憶ノードである導電層１５ｂと電気的に接続されている。
【０１１４】
なお、これ以外のＳＲＡＭメモリセルの構成については、図２０に示す実施の形態６のＳＲＡＭメモリセルの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１１５】
次に、本実施の形態におけるＳＲＡＭメモリセルの製造方法について説明する。
【０１１６】
本実施の形態の製造方法は、まず図５〜図７に示す実施の形態１の製造工程と同様の製造工程を経る。よってその説明を省略する。
【０１１７】
図２７および図２８は本発明の実施の形態９におけるＳＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【０１１８】
次に、図２７を参照して、導電層１５ａ〜１５ｃの各々を覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が積層して形成される。そして、通常の写真製版技術およびエッチング技術により層間絶縁層２１および層間絶縁層２２が選択的に除去され、層間絶縁層２１および層間絶縁層２２に孔３０ｇが開口される。これにより、孔３０ｇの底部に導電層１５ｂが露出する。
【０１１９】
次に、図２８を参照して、孔３０ｇの側壁および底部と、層間絶縁層２２の上部とを覆うように、下部電極層１４ｇとなる層が形成される。そして、通常の写真製版技術およびエッチング技術により、下部電極層１４ｇがパターニングされる。そして、下部電極層１４ｇ上に誘電体層１９となる層と上部電極層２０となる層とが積層され、通常の写真製版技術およびエッチング技術により、誘電体層１９および上部電極層２０がパターニングされる。このとき、誘電体層１９および上部電極層２０は、下部電極層１４ｇの端面を覆うようにパターニングされる。
【０１２０】
次に、図２６を参照して、上部電極層２０を覆うように、層間絶縁層２２上に層間絶縁層２３が積層して形成される。そして、通常の写真製版技術およびエッチング技術により、層間絶縁層２２および層間絶縁層２３に孔３０ｄが開口される。これにより、孔３０ｄの底部に導電層１５ｃが露出する。続いて、孔３０ｄの側壁および底部と、層間絶縁層２３の上部とを覆うように、バリアメタル層１４ｄとなる層と導電層１５ｄとなる層とが積層して形成される。そして、これら２つの層のうち、層間絶縁層２３よりも上の位置にある部分が、たとえばＣＭＰ法により除去される。これにより、孔３０ｄ内を埋めるバリアメタル層１４ｄおよび導電層１５ｄが形成される。次に、ＴｉＮ層２５ａとなる層と、Ａｌ層２６となる層と、ＴｉＮ層２５ｂとなる層と、ＳｉＮ層２７となる層とが層間絶縁層２３上に積層して形成される。そして、通常の写真製版技術およびエッチング技術により、ＴｉＮ層２５ａと、Ａｌ層２６と、ＴｉＮ層２５ｂと、ＳｉＮ層２７とがパターニングされ、配線層２８が形成される。以上のようにして本実施の形態におけるＳＲＡＭメモリセルが製造される。
【０１２１】
上記半導体記憶装置において、上部電極層２０は、下部電極層１４ｇの端面を覆うように形成されている。
【０１２２】
上記半導体記憶装置の製造方法においては、孔３０ｇ内において下部電極層１４ｇと対向するように上部電極層２０を形成する工程において、上部電極層２０は下部電極層１４ｇの端面を覆うように形成される。
【０１２３】
これにより、下部電極層１４ｇが完全に誘電体層１９で覆われるので、下部電極層１４ｇと上部電極層２０とが確実に電気的に絶縁され、下部電極層１４ｇと上部電極層２０との間でリーク電流が流れることが防止される。
【０１２４】
上記半導体記憶装置において、層間絶縁層２２は層間絶縁層１６上に形成されていて、層間絶縁層１６に開口された孔３０ｂ内に記憶ノードとなる導電層１５ｂが形成されている。
【０１２５】
これにより、層間絶縁層２２にキャパシタ３１のみを形成することができる。キャパシタ３１の容量は層間絶縁層２２の厚さ（図中上下方向の長さ）に比例するので、キャパシタ３１に必要な容量に応じて層間絶縁層２２の厚さを規定することにより、キャパシタ３１の容量が自由に調節可能となる。また、層間絶縁層２２にキャパシタ３１のみを形成することができるので、導電層１５ｂとの電気的な接続を確保できる範囲でキャパシタ３１の平面形状を任意に規定することができる。したがって、キャパシタ３１の平面レイアウトの自由度が上がる。
【０１２６】
（実施の形態１０）
図２９は、本発明の実施の形態１０におけるＳＲＡＭメモリセルを示す断面図である。
【０１２７】
図２９を参照して、本実施の形態におけるＳＲＡＭメモリセルにおいては、導電層１５ｅおよび導電層１５ｆを覆うように、層間絶縁層１６上に下部電極層１４ｈが形成されている。下部電極層１４ｈは層間絶縁層１６上において孔３０ｅおよび３０ｆよりも外周側へ延在していて、記憶ノードである導電層１５ｅ、１５ｆと電気的に接続されている。下部電極層１４ｈ上には、誘電体層１９が下部電極層１４ｈの端面３３（図中上下方向に伸びた面）を覆うように積層して形成されている。誘電体層１９上には、上部電極層２０が誘電体層１９の端面を覆うように積層して形成されている。これにより、下部電極層１４ｈと上部電極層２０とは、下部電極層１４ｈの平面部（図中左右方向に伸びた面）と端面３３とにおいて対向している。
【０１２８】
上部電極層２０を覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が形成されている。層間絶縁層２１および層間絶縁層２２には、導電層１５ｃに達する孔３０ｄが開口されている。孔３０ｄには、バリアメタル層１４ｄおよび導電層１５ｄが埋め込まれている。
【０１２９】
層間絶縁層２２上には、ＴｉＮ層２５ａと、Ａｌ（アルミニウム）層２６と、ＴｉＮ層２５ｂと、ＳｉＮ（窒化シリコン）層２７とよりなる配線層２８が形成されている。
【０１３０】
なお、これ以外のＳＲＡＭメモリセルの構成については、図２０に示す実施の形態６のＳＲＡＭメモリセルの構成とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１３１】
次に、本実施の形態におけるＳＲＡＭメモリセルの製造方法について説明する。
【０１３２】
本実施の形態の製造方法は、まず図５および図２１に示す実施の形態６の製造工程と同様の製造工程を経る。よってその説明を省略する。
【０１３３】
図３０および図３１は本発明の実施の形態１０におけるＳＲＡＭメモリセルの製造方法を工程順に示す断面図である。
【０１３４】
次に、図３０を参照して、導電層１５ｅと導電層１５ｆとを覆うように、層間絶縁層１６上に下部電極層１４ｈとなる層が積層され、通常の写真製版技術およびエッチング技術により、下部電極層１４ｈがパターニングされる。
【０１３５】
次に、図３１を参照して、下部電極層１４ｈ上に誘電体層１９となる層が積層され、通常の写真製版技術およびエッチング技術により、下部電極層１４ｈの端面３３を覆うように誘電体層１９がパターニングされる。そして、誘電体層１９上に上部電極層２０となる層が積層され、通常の写真製版技術およびエッチング技術により、誘電体層１９の端面を覆うように上部電極層２０がパターニングされる。
【０１３６】
次に、図２９を参照して、上部電極層２０を覆うように、層間絶縁層１６上に層間絶縁層２１および層間絶縁層２２が積層されて形成される。そして、通常の写真製版技術およびエッチング技術により、層間絶縁層２１および層間絶縁層２２に孔３０ｄが開口される。これにより、孔３０ｄの底部に導電層１５ｃが露出する。続いて、孔３０ｄの側壁および底部と、層間絶縁層２２の上部とを覆うように、バリアメタル層１４ｄとなる層と導電層１５ｄとなる層とが積層して形成される。そして、これら２つの層のうち、層間絶縁層２２よりも上の位置にある部分が、たとえばＣＭＰ法により除去される。これにより、孔３０ｄ内を埋めるバリアメタル層１４ｄおよび導電層１５ｄが形成される。次に、ＴｉＮ層２５ａとなる層と、Ａｌ層２６となる層と、ＴｉＮ層２５ｂとなる層と、ＳｉＮ層２７となる層とが層間絶縁層２３上に積層して形成される。そして、通常の写真製版技術およびエッチング技術により、ＴｉＮ層２５ａと、Ａｌ層２６と、ＴｉＮ層２５ｂと、ＳｉＮ層２７とがパターニングされ、配線層２８が形成される。以上のようにして本実施の形態におけるＳＲＡＭメモリセルが製造される。
【０１３７】
本実施の形態における半導体記憶装置およびその製造方法によれば、下部電極層１４ｈと上部電極層２０とは、下部電極層１４ｈの平面部および端面３３において対向している。したがって、端面３３における下部電極層１４ｈと上部電極層２０との対向面積の分だけキャパシタ３１の容量が増加する。キャパシタ３１の下部電極層１４ｈは記憶ノードである導電層１５ｅ、１５ｆと電気的に接続されているので、キャパシタ３１の容量が増加すれば、記憶ノードで蓄積される電荷が増加する。したがって、α線が入射することにより発生した電子が記憶ノードに衝突した場合でも、記憶ノードで蓄積されている電荷が多いので、記憶ノードの電位が低下しにくくなる。その結果、ソフトエラーの発生を十分に抑止可能となる。また、下部電極層１４ｈが完全に誘電体層１９で覆われるので、下部電極層１４ｈと上部電極層２０とが確実に電気的に絶縁され、下部電極層１４ｈと上部電極層２０との間でリーク電流が流れることが防止される。
【０１３８】
（実施の形態１１）
図３２は、本発明の実施の形態１１におけるＳＲＡＭメモリセルを示す断面図である。
【０１３９】
図３２を参照して、本実施の形態におけるＳＲＡＭメモリセルは、実施の形態１０のＳＲＡＭメモリセルと比較して、Ｇ部の構造が異なる。すなわち、上部電極層２０は、層間絶縁層１６上においてさらに導電層１５ｄの方に伸びていて、導電層１５ｄと電気的に接続されている。これにより、上部電極層２０は、配線層２８（電源配線）と電気的に接続されている。このような構成は、図３１に示す製造工程において、上部電極層２０が導電層１５ｄと電気的に接続するように、誘電体層１９とは別工程で上部電極層２０がパターニングされることにより製造される。
【０１４０】
なお、これ以外のＳＲＡＭメモリセルの構成および製造方法については、図２９に示す実施の形態１０の構成および製造方法とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１４１】
上記半導体記憶装置において、上部電極層２０は配線層２８と電気的に接続されている。これにより、配線層２８を流れる電流が、さらに上部電極層２０を流れる。したがって、配線層２８を流れている電流の経路が増えるので、配線層２８を流れている電流が受ける電気抵抗を小さくすることができる。また、上部電極層が配線層２８と同電位に保たれるので、上部電極層２０の電位を一定に保つための電源および配線が不要となる。さらに、配線層２８を省略し、上部電極層２０を配線層２８として使用することも可能である。これにより、半導体記憶装置の構成を簡略化することができる。
【０１４２】
（実施の形態１２）
図３３は、本発明の実施の形態１２におけるＳＲＡＭメモリセルを示す断面図である。
【０１４３】
図３３を参照して、本実施の形態におけるＳＲＡＭメモリセルは、実施の形態１２のＳＲＡＭメモリセルと比較して、Ｈ部の構造が異なる。すなわち、層間絶縁層１６上にさらに導電層３２（パッド層または配線層）が形成されている。導電層３２は下部電極層１４ｈと同じ材質で形成されていて、導電層１５ｃおよび導電層１５ｄと電気的に接続されている。このような構成は、図３０に示す製造工程において下部電極層１４ｈを形成する際に、下部電極層１４ｈと導電層３２とを同時にパターニングすることにより製造される。この導電層３２は、層間絶縁層２１および層間絶縁層２２に孔３０ｄが開口される際のパッド層となるように形成されてもよいし、たとえばＧＮＤ線コンタクト７ａ、７ｂ（図３）の各々を電気的に接続するための配線層や、ビット線コンタクト７ｃ、７ｄ（図３）の各々を電気的に接続するための配線層となるように形成されてもよい。
【０１４４】
なお、これ以外のＳＲＡＭメモリセルの構成および製造方法については、図２９に示す実施の形態１０の構成および製造方法とほぼ同じであるため、同一の部材については同一の符号を付し、その説明を省略する。
【０１４５】
上記半導体記憶装置において、層間絶縁層１６は孔３０ｃを有していて、孔３０ｃ内を埋め込む導電層１５ｃと、パッド層となる導電層３２とをさらに備えている。導電層３２は、層間絶縁層１６上に形成されていて、かつ導電層１５ｃと電気的に接続されている。下部電極層１４ｈは導電層３２と同じ材質から形成されている。
【０１４６】
これにより、半導体記憶装置の製造工程を増加させることなくパッド層となる導電層３２が形成可能であるので、簡易な方法により、導電層１５ｄと導電層１５ｃとの電気的な接続を確実にすることができる。
【０１４７】
上記半導体記憶装置において、層間絶縁層１６は孔３０ｃを有していて、孔３０ｃ内を埋め込む導電層１５ｃと、配線層となる導電層３２とをさらに備えている。導電層３２は、層間絶縁層１６上に配線されていて、かつ導電層１５ｃと電気的に接続されている。下部電極層１４ｂは導電層３２と同じ材質から形成されている。
【０１４８】
これにより、半導体記憶装置の製造工程を増加させることなく配線層となる導電層３２が配線可能であるので、簡易な方法により、たとえばＧＮＤ線コンタクト７ａ、７ｂ（図３）の各々や、ビット線コンタクト７ｃ、７ｄ（図３）の各々などを電気的に接続することができる。
【０１４９】
実施の形態１〜１２では、図１に示す回路構成のＳＲＡＭメモリセルについて示したが、本発明はこのような場合に限定されるものではなく、ＳＲＡＭメモリセルの記憶データの電位に保持される記憶ノードに容量素子の第１の電極が電気的に接続されている回路構成であれば適用することができる。また、実施の形態１〜１２では、キャパシタ３１の容量が増加する場合について示したが、同様の手段により、キャパシタ５６の容量も増加することができる。
【０１５０】
以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。
【０１５１】
【発明の効果】
以上のように、本発明における半導体記憶装置によれば、凹部の壁面に沿って第１の電極と第２の電極とが対向しているので、凹部の側壁部分における第１の電極と第２の電極との対向面積の分だけ容量素子の容量が増加する。容量素子の第１の電極は記憶ノードと電気的に接続されているので、容量素子の容量が増加すれば、記憶ノードで蓄積される電荷が増加する。したがって、α線が入射することにより発生した電子が記憶ノードに衝突した場合でも、記憶ノードで蓄積されている電荷が多いので、記憶ノードの電位が低下しにくくなる。その結果、ソフトエラーの発生を十分に抑止可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体記憶装置におけるＳＲＡＭメモリセルの構成を示す回路図である。
【図２】本発明の実施の形態１におけるメモリセルアレイの平面レイアウト構成を示す平面図である。
【図３】図２における単位セル領域の平面レイアウト構成を示す平面図である。
【図４】図３のＩＶ−ＩＶ線に沿った断面図である。
【図５】本発明の実施の形態１におけるＳＲＡＭメモリセルの製造方法の第１工程を示す断面図である。
【図６】本発明の実施の形態１におけるＳＲＡＭメモリセルの製造方法の第２工程を示す断面図である。
【図７】本発明の実施の形態１におけるＳＲＡＭメモリセルの製造方法の第３工程を示す断面図である。
【図８】本発明の実施の形態１におけるＳＲＡＭメモリセルの製造方法の第４工程を示す断面図である。
【図９】本発明の実施の形態１におけるＳＲＡＭメモリセルの製造方法の第５工程を示す断面図である。
【図１０】本発明の実施の形態１におけるＳＲＡＭメモリセルの製造方法の第６工程を示す断面図である。
【図１１】本発明の実施の形態２におけるＳＲＡＭメモリセルを示す断面図である。
【図１２】本発明の実施の形態２におけるＳＲＡＭメモリセルの製造方法の第１工程を示す断面図である。
【図１３】本発明の実施の形態２におけるＳＲＡＭメモリセルの製造方法の第２工程を示す断面図である。
【図１４】本発明の実施の形態２におけるＳＲＡＭメモリセルの製造方法の第３工程を示す断面図である。
【図１５】本発明の実施の形態３におけるＳＲＡＭメモリセルを示す断面図である。
【図１６】本発明の実施の形態３におけるＳＲＡＭメモリセルの製造方法の第１工程を示す断面図である。
【図１７】本発明の実施の形態３におけるＳＲＡＭメモリセルの製造方法の第２工程を示す断面図である。
【図１８】本発明の実施の形態４におけるＳＲＡＭメモリセルを示す断面図である。
【図１９】本発明の実施の形態５におけるＳＲＡＭメモリセルを示す断面図である。
【図２０】本発明の実施の形態６におけるＳＲＡＭメモリセルを示す断面図である。
【図２１】本発明の実施の形態６におけるＳＲＡＭメモリセルの製造方法の第１工程を示す断面図である。
【図２２】本発明の実施の形態６におけるＳＲＡＭメモリセルの製造方法の第２工程を示す断面図である。
【図２３】本発明の実施の形態６におけるＳＲＡＭメモリセルの製造方法の第３工程を示す断面図である。
【図２４】本発明の実施の形態７におけるＳＲＡＭメモリセルを示す断面図である。
【図２５】本発明の実施の形態８におけるＳＲＡＭメモリセルを示す断面図である。
【図２６】本発明の実施の形態９におけるＳＲＡＭメモリセルを示す断面図である。
【図２７】本発明の実施の形態９におけるＳＲＡＭメモリセルの製造方法の第１工程を示す断面図である。
【図２８】本発明の実施の形態９におけるＳＲＡＭメモリセルの製造方法の第２工程を示す断面図である。
【図２９】本発明の実施の形態１０におけるＳＲＡＭメモリセルを示す断面図である。
【図３０】本発明の実施の形態１０におけるＳＲＡＭメモリセルの製造方法の第１工程を示す断面図である。
【図３１】本発明の実施の形態１０におけるＳＲＡＭメモリセルの製造方法の第２工程を示す断面図である。
【図３２】本発明の実施の形態１１におけるＳＲＡＭメモリセルを示す断面図である。
【図３３】本発明の実施の形態１２におけるＳＲＡＭメモリセルを示す断面図である。
【符号の説明】
２ａ，２ｂ  記憶ノードコンタクト、３ａ〜３ｆ  ｎ型拡散領域、５ａ〜５ｄｐ型拡散領域、７ａ，７ｂ  ＧＮＤ線コンタクト、７ｃ，７ｄ  ビット線コンタクト、７ｅ，７ｆ  Ｖｃｃ線コンタクト、７ｇ，７ｈ  ワード線コンタクト、９ａ〜９ｄ  ゲート電極、１１，４３，４４，４８  ｎチャネルＭＯＳトランジスタ、１１ａ，１２ａ  絶縁層、１１ｂ，１２ｂ  ゲート絶縁層、１１ｃ，１２ｃ  ゲート電極層、１１ｄ，１２ｄサリサイド層、１２，４５  ｐチャネルＭＯＳトランジスタ、１３，１６，２１，２２，２３  層間絶縁層、１４，１４ａ〜１４ｄ，１４ｅ，１４ｆ  バリアメタル層、１４ｇ，１４ｈ  下部電極、１５，１５ａ〜１５ｆ，３２  導電層、１９  誘電体層、２０  上部電極層、２４  フィールド酸化膜、２５ａ，２５ｂ  ＴｉＮ層、２６  Ａｌ層、２７  ＳｉＮ層、２８  配線層、２９  フォトレジスト、３０ａ〜３０ｇ  孔、３１，５６  キャパシタ、３３  端面、４０  ワード線、４１，４２  ビット線、４９  電源ノード、５０  接地ノード、５１，５２記憶ノード、５３，５４  入力ノード、９０シリコン基板、９１  ＳＲＡＭメモリセル。
【図１】
2005019831.tif 000003
【図２】
2005019831.tif 000004
【図３】
2005019831.tif 000005
【図４】
2005019831.tif 000006
【図５】
2005019831.tif 000007
【図６】
2005019831.tif 000008
【図７】
2005019831.tif 000009
【図８】
2005019831.tif 000010
【図９】
2005019831.tif 000011
【図１０】
2005019831.tif 000012
【図１１】
2005019831.tif 000013
【図１２】
2005019831.tif 000014
【図１３】
2005019831.tif 000015
【図１４】
2005019831.tif 000016
【図１５】
2005019831.tif 000017
【図１６】
2005019831.tif 000018
【図１７】
2005019831.tif 000019
【図１８】
2005019831.tif 000020
【図１９】
2005019831.tif 000021
【図２０】
2005019831.tif 000022
【図２１】
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【図２２】
2005019831.tif 000024
【図２３】
2005019831.tif 000025
【図２４】
2005019831.tif 000026
【図２５】
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【図２６】
2005019831.tif 000028
【図２７】
2005019831.tif 000029
【図２８】
2005019831.tif 000030
【図２９】
2005019831.tif 000031
【図３０】
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【図３１】
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【図３２】
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【図３３】
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