(57)【要約】【課題】１つの基板で、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴに対して、異なる基板構造を実現して同程度の移動度向上を達成することができる半導体装置及びその製造方法を提供すること。【解決手段】シリコン基板１１と、このシリコン基板１１上に形成された、シリコン基板１１と格子定数の異なるシリコンゲルマニウム膜１４ｐ、１４ｎと、このシリコンゲルマニウム膜１４ｐ上のｐチャネルＭＯＳＦＥＴ形成領域に形成されたｐチャネルＭＯＳＦＥＴ３３と、シリコンゲルマニウム膜１４ｎ上のｎチャネルＭＯＳＦＥＴ形成領域に形成されたｎチャネルＭＯＳＦＥＴ３２とを備える。ｐチャネルＭＯＳＦＥＴ形成領域のシリコンゲルマニウム膜１４ｐの膜厚が、ｎチャネルＭＯＳＦＥＴ形成領域のシリコンゲルマニウム膜１４ｎの膜厚より薄い半導体装置を提供する。【選択図】  図４
2005019851.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、このシリコン基板上に形成された、シリコン基板と格子定数の異なるシリコンゲルマニウム膜と、このシリコンゲルマニウム膜上のｐチャネルＭＯＳＦＥＴ形成領域に形成されたｐチャネルＭＯＳＦＥＴと、シリコンゲルマニウム膜上のｎチャネルＭＯＳＦＥＴ形成領域に形成されたｎチャネルＭＯＳＦＥＴとを備え、
前記ｐチャネルＭＯＳＦＥＴ形成領域のシリコンゲルマニウム膜の膜厚が、ｎチャネルＭＯＳＦＥＴ形成領域のシリコンゲルマニウム膜の膜厚より薄いことを特徴とする半導体装置。
【請求項２】
シリコン基板におけるｐチャネルＭＯＳＦＥＴ形成領域の厚みとｎチャネルＭＯＳＦＥＴ形成領域の厚みとの差が、シリコンゲルマニウム膜におけるｎチャネルＭＯＳＦＥＴ形成領域の膜厚とｐチャネルＭＯＳＦＥＴ形成領域の膜厚との差に略等しい請求項１に記載の半導体装置。
【請求項３】
シリコン基板上に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を、その膜厚がｎチャネルＭＯＳＦＥＴ形成領域よりもｐチャネルＭＯＳＦＥＴ形成領域の方を薄くして形成する工程（Ａ）と、
前記シリコンゲルマニウム膜上のｎチャネルＭＯＳＦＥＴ形成領域にｎチャネルＭＯＳＦＥＴを形成し、かつシリコンゲルマニウム膜上のｐチャネルＭＯＳＦＥＴ形成領域にｐチャネルＭＯＳＦＥＴを形成する工程（Ｂ）とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
工程（Ａ）は、
シリコン基板の全面に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜上に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記シリコンゲルマニウム膜上のｐチャネルＭＯＳＦＥＴ形成領域の前記窒化シリコン膜を除去する工程と、
ｎチャネルＭＯＳＦＥＴ形成領域に残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のｐチャネルＭＯＳＦＥＴ形成領域を酸化して薄膜化する工程と、
シリコンゲルマニウム膜上のｎチャネルＭＯＳＦＥＴ形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む請求項３に記載の半導体装置の製造方法。
【請求項５】
工程（Ａ）は、
シリコン基板におけるｎチャネルＭＯＳＦＥＴ形成領域のみをエッチングして、シリコン基板の表面におけるｎチャネルＭＯＳＦＥＴ形成領域とｐチャネルＭＯＳＦＥＴ形成領域との間に段差部を形成する工程と、
前記段差部を有するシリコン基板の全面にシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜の全面に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記窒化シリコン膜におけるｐチャネルＭＯＳＦＥＴ形成領域のみを選択的に除去する工程と、
ｎチャネルＭＯＳＦＥＴ形成領域のみに残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のｐチャネルＭＯＳＦＥＴ形成領域を酸化して薄膜化する工程と、
ｎチャネルＭＯＳＦＥＴ形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む請求項３に記載の半導体装置の製造方法。
【請求項６】
工程（Ａ）において、シリコンゲルマニウム膜は、Ｇｅ濃度が１０〜３０％、膜厚が２００〜５００ｎｍで形成され、その後、ｐチャネルＭＯＳＦＥＴ形成領域が１０〜１００ｎｍの膜厚に薄膜化され、
シリコン膜は、５〜３０ｎｍの膜厚でシリコンゲルマニウム膜上に形成される請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
工程（Ａ）において、シリコン基板をエッチングして形成した段差部を７０°以下の傾斜角度で傾斜させる請求項５又は６に記載の半導体装置の製造方法。
【請求項８】
工程（Ａ）において、窒化シリコン膜をマスクとしてシリコンゲルマニウム膜におけるｐチャネルＭＯＳＦＥＴ形成領域を酸化して薄膜化するに際して、７００℃以下のウエット酸素雰囲気下で酸化する請求項４〜７の何れか１つに記載の半導体装置の製造方法。
【請求項９】
工程（Ａ）において、窒化シリコン膜をマスクとしてシリコンゲルマニウム膜におけるｐチャネルＭＯＳＦＥＴ形成領域を酸化して薄膜化するに際して、７００℃以下のウエット酸素雰囲気下で酸化し、その後、９００℃以上のウエット酸素雰囲気下で酸化を行い、シリコンゲルマニウム膜の膜厚を５〜５０ｎｍに薄膜化し、かつｐチャネルＭＯＳＦＥＴ形成領域の半導体膜の濃度を２０〜４０％に高濃度化する請求項４〜７の何れか１つに記載の半導体装置の製造方法。
【請求項１０】
工程（Ａ）は、シリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成した後に、
シリコンゲルマニウム膜のｎチャネルＭＯＳＦＥＴ形成領域に水素イオンを注入し、その後、６００℃以上の熱処理を行って、ｎチャネルＭＯＳＦＥＴ形成領域のシリコンゲルマニウム膜の歪みを緩和させる工程を含む４〜９の何れか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、より詳細には、シリコン基板を用いた歪みシリコン（Ｓｉ）と歪みシリコンゲルマニウム（ＳｉＧｅ）を同時に実現させ、高速のＣＭＯＳを作製する半導体装置の製造方法及びそれを用いて作製した半導体装置（ＣＭＯＳトランジスタ）に関する。
【０００２】
【従来の技術】
近年、ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の高速化を図るため、これまでのＳｉ−ＳｉＯ２からなるＭＯＳ界面をチャネルとする従来型の技術に代えて、Ｓｉと格子定数の異なる材料を用いてヘテロ構造を作製し、つまり、Ｓｉ基板上に、Ｓｉ基板と格子定数の異なる材料膜をエピタキシャル成長させることにより、その膜に水平方向の圧縮又は引っ張り歪みを与え、その歪みを利用して高移動度トランジスタを作製する研究が盛んに行われている。
【０００３】
歪みを利用したＭＯＳＦＥＴの製造技術の一例として、図５に示す技術が挙げられる。
まず、図５（ａ）に示すように、Ｓｉ基板５０上に、厚さ３００ｎｍ程度、Ｇｅ濃度２０％のＳｉＧｅ層５１をエピタキシャル成長させ、その上に、厚さ２０ｎｍ程度のＳｉ層５２を連続してエピタキシャル成長させる。
次に、上記工程で得られた基板Ｗ５０のＳｉ層５２上の全面に、図５（ｂ）に示すように、水素イオンを注入し、その後、８００℃程度の熱処理を行う。この熱処理により、水素の注入ピーク近傍に発生した水素のマイクロボイド（微小水素析出物）５３から伸びた積層欠陥（転位ループ）５４が、ＳｉＧｅ層５１とＳｉ基板５０との界面に到達し、さらに、界面方向に貫通転位を発生させる。この界面方向に貫通転位を発生させることにより、ＳｉＧｅ層５１の歪みが緩和される。このとき、歪み緩和されたＳｉＧｅ層５１上のＳｉ層５２には、引っ張り歪みが発生し、移動度が高くなる。このようにして得られた基板Ｗ５１を用いて作製したＣＭＯＳトランジスタの場合、ｎチャネルＭＯＳＦＥＴの移動度の向上は顕著に見られるが、ｐチャネルＭＯＳＦＥＴの移動度の向上率はｎチャネルＭＯＳＦＥＴの半分程度しか得られないことが実験的に確認されている。
【０００４】
ｐチャネルＭＯＳＦＥＴの移動度を向上させる方法として、図６に示すように、薄い歪みＳｉＧｅ膜６１を用いた方法が提案されている。この方法では、Ｓｉ基板６０上に、Ｇｅ濃度２０〜４０％、膜厚１０〜５０ｎｍのＳｉＧｅ膜６１をエピタキシャル成長させ、さらにその上に厚さ２０ｎｍ程度のＳｉ層６２を連続してエピタキシャル成長させることにより、圧縮歪みを持つＳｉＧｅ膜６１を形成でき、このようにして得られた基板Ｗ６０上にｐＭＯＳトランジスタを形成すると歪みＳｉＧｅ中にチャネルが形成され、移動度が従来比の約２倍程度得られることが実験的に確認されている。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来技術で説明した歪みＳｉ基板（図６の基板Ｗ６０）を用いて通常のＣＭＯＳを形成した場合、ｐチャネルＭＯＳＦＥＴの移動度の向上率をｎチャネルＭＯＳＦＥＴと同等にすることが同一基板では困難であった。同一基板上にｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの両方を作製した場合の特性は、「ＶＬＳＩ  Ｓｙｍｐｏｓｉｕｍ  ２００２  １０−４」（非特許文献１）に詳しく評価結果が示されている。そのトランジスタの移動度のＳｉに対する向上率は、図７に示すように、例えばＧｅ濃度３０％の歪み緩和したＳｉＧｅ膜上の歪みＳｉにチャネルを形成した場合、低い０．６ＭＶ／ｃｍの垂直電界での移動度を見ると、ｎチャネルＭＯＳＦＥＴでは１２０％の移動度の向上が見られるが、ｐチャネルＭＯＳＦＥＴでは、３０％しか向上が見られておらず、この基板を用いて作製したＣＭＯＳでは、大きな移動度向上率のアンバランスが生じてしまう。このアンバランスは、ＣＭＯＳを用いたインバータ回路を設計する場合、ｎチャネルＭＯＳＦＥＴに比してｐチャネルＭＯＳＦＥＴのチャネル幅を従来よりも大きくする必要があり、設計上好ましくないので改善が必要である。
【０００６】
上記課題を解決するためには、ｐチャネルＭＯＳＦＥＴの移動度をｎチャネルＭＯＳＦＥＴと同等に向上させる必要がある。従来例で説明したとおり、ｐチャネルＭＯＳＦＥＴの移動度を向上させる手法としては、圧縮歪みを持つＳｉＧｅ膜中にチャネルを形成する方法がある。例えば、「Ｐ．Ｍ．Ｃａｒｏｎｅ，  Ｖ．Ｖｅｎｋａｔａｒａｍａｎ  ａｎｄ  Ｊ．Ｃ．Ｓｔｕｒｎ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，ｐ．２９（１９９１）」（非特許文献２）にＧｅ３３％の歪みＳｉＧｅ膜で、約５０％程度の移動度向上が得られたことが、報告されている。また、「Ｊ．Ｗｅｌｓｅｒ，  Ｊ．Ｌ．Ｈｏｙｔ，  Ｓ．Ｔａｋａｇｉ  ａｎｄ  Ｊ．Ｆ．Ｇｉｂｂｏｎｓ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，ｐ．３７３（１９９４）」（非特許文献３）にはＧｅ２０％の歪み緩和したＳｉＧｅ膜上の引っ張り歪みをもつＳｉ膜中にチャネルを形成したｎチャネルＭＯＳＦＥＴで約７０％程度の移動度向上が得られている。
【０００７】
本発明の主な目的の一つは、１つの基板で、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴに対して、異なる基板構造を実現して同程度の移動度向上を達成することができる半導体装置及びその製造方法を提供することにある。
【０００８】
【非特許文献１】
ＶＬＳＩ  Ｓｙｍｐｏｓｉｕｍ  ２００２  １０−４
【非特許文献２】
Ｐ．Ｍ．Ｃａｒｏｎｅ，  Ｖ．Ｖｅｎｋａｔａｒａｍａｎ  ａｎｄ  Ｊ．Ｃ．Ｓｔｕｒｎ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，ｐ．２９（１９９１）
【非特許文献３】
Ｊ．Ｗｅｌｓｅｒ，  Ｊ．Ｌ．Ｈｏｙｔ，  Ｓ．Ｔａｋａｇｉ  ａｎｄ  Ｊ．Ｆ．Ｇｉｂｂｏｎｓ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，ｐ．３７３（１９９４）
【０００９】
【課題を解決するための手段】
かくして、本発明によれば、シリコン基板と、このシリコン基板上に形成された、シリコン基板と格子定数の異なるシリコンゲルマニウム膜と、このシリコンゲルマニウム膜上のｐチャネルＭＯＳＦＥＴ形成領域に形成されたｐチャネルＭＯＳＦＥＴと、シリコンゲルマニウム膜上のｎチャネルＭＯＳＦＥＴ形成領域に形成されたｎチャネルＭＯＳＦＥＴとを備え、
前記ｐチャネルＭＯＳＦＥＴ形成領域のシリコンゲルマニウム膜の膜厚が、ｎチャネルＭＯＳＦＥＴ形成領域のシリコンゲルマニウム膜の膜厚より薄い半導体装置が提供される。
【００１０】
また、本発明は別の観点によれば、シリコン基板上に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を、その膜厚がｎチャネルＭＯＳＦＥＴ形成領域よりもｐチャネルＭＯＳＦＥＴ形成領域の方を薄くして形成する工程（Ａ）と、
前記シリコンゲルマニウム膜上のｎチャネルＭＯＳＦＥＴ形成領域にｎチャネルＭＯＳＦＥＴを形成し、かつシリコンゲルマニウム膜上のｐチャネルＭＯＳＦＥＴ形成領域にｐチャネルＭＯＳＦＥＴを形成する工程（Ｂ）とを備える半導体装置の製造方法を提供することができる。
【００１１】
本発明によれば、Ｓｉ基板上に歪構造のＳｉＧｅ膜を形成した基板を用いて高速ＭＯＳＦＥＴを形成する場合に、従来問題となっていたＣＭＯＳに対する移動度向上率のアンバランスを解消することができ、１つの基板で、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴに対して、異なる基板構造を実現して同程度の移動度向上を達成した半導体装置を得ることができる。また、このような異なる基板構造を有する半導体基板を用いることにより、歪みＳｉを利用して設計する場合に、従来の設計資産が有効に活用可能となる。
【００１２】
本発明に適用される半導体装置としては、少なくともＣＭＯＳトランジスタを備える半導体装置であり、ＣＭＯＳトランジスタの単体、あるいはＣＭＯＳトランジスタと抵抗及び容量等の半導体素子を同一基板上に備えた集積回路などを挙げることができる。
【００１３】
本発明の半導体装置において、ＣＭＯＳトランジスタは、シリコン基板におけるｐチャネルＭＯＳＦＥＴ形成領域の厚みとｎチャネルＭＯＳＦＥＴ形成領域の厚みとの差が、シリコンゲルマニウム膜におけるｎチャネルＭＯＳＦＥＴ形成領域の膜厚とｐチャネルＭＯＳＦＥＴ形成領域の膜厚との差に略等しい構造とするのが、表面の平坦化を図る上で好ましい。なお、ＣＭＯＳトランジスタの具体的構造については後述の実施例で詳しく説明する。
【００１４】
本発明の半導体装置の製造方法において、シリコン基板上にシリコンゲルマニウム膜を、その膜厚がｎチャネルＭＯＳＦＥＴ形成領域よりもｐチャネルＭＯＳＦＥＴ形成領域の方を薄くして形成する上述の工程（Ａ）としては、以下の▲１▼▲２▼の方法がある。
【００１５】
▲１▼工程（Ａ）は、
シリコン基板の全面に、このシリコン基板と格子定数の異なるシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜上に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記シリコンゲルマニウム膜上のｐチャネルＭＯＳＦＥＴ形成領域の前記窒化シリコン膜を除去する工程と、
ｎチャネルＭＯＳＦＥＴ形成領域に残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のｐチャネルＭＯＳＦＥＴ形成領域を酸化して薄膜化する工程と、
シリコンゲルマニウム膜上のｎチャネルＭＯＳＦＥＴ形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む。
【００１６】
▲２▼工程（Ａ）は、
シリコン基板におけるｎチャネルＭＯＳＦＥＴ形成領域のみをエッチングして、シリコン基板の表面におけるｎチャネルＭＯＳＦＥＴ形成領域とｐチャネルＭＯＳＦＥＴ形成領域との間に段差部を形成する工程と、
前記段差を有するシリコン基板の全面にシリコンゲルマニウム膜を格子整合させながら形成する工程と、
前記シリコンゲルマニウム膜の全面に酸化シリコン膜、窒化シリコン膜を順次形成する工程と、
前記窒化シリコン膜におけるｐチャネルＭＯＳＦＥＴ形成領域のみを選択的に除去する工程と、
ｎチャネルＭＯＳＦＥＴ形成領域のみに残存する窒化シリコン膜をマスクとして、シリコンゲルマニウム膜のｐチャネルＭＯＳＦＥＴ形成領域を酸化して薄膜化する工程と、
ｎチャネルＭＯＳＦＥＴ形成領域に残存する窒化シリコン膜を選択的に除去すると共に、シリコンゲルマニウム膜上の前記酸化シリコンを除去する工程と、
露出したシリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成する工程とを含む。
この▲２▼の方法は、得られた基板の表面を容易に平坦化できる点で、上記▲１▼の方法よりも好ましい。
【００１７】
本発明の上記▲１▼又は▲２▼の方法による工程（Ａ）において、シリコンゲルマニウム膜は、Ｇｅ濃度が１０〜３０％、膜厚が２００〜５００ｎｍで形成され、その後、ｐチャネルＭＯＳＦＥＴ形成領域が１０〜１００ｎｍの膜厚に薄膜化され、シリコン膜は、５〜３０ｎｍの膜厚でシリコンゲルマニウム膜上に形成されるものとしてもよい。
このようにすれば、ｎチャネルＭＯＳＦＥＴの移動度にｐチャネルＭＯＳＦＥＴの移動度が同程度に近づいて向上し、機能性及び信頼性がより優れたＣＭＯＳトランジスタを製作可能な基板を得ることができる。
なお、シリコンゲルマニウム膜のＧｅ濃度が１０％よりも小さいと歪みが小さいので移動度の向上率が低く、３０％を越えると欠陥なしで、２００ｎｍ以上に成長することは困難である。また、シリコンゲルマニウム膜の膜厚が２００ｎｍよりも薄いとＰＮ接合のリーク電流が増え、５００ｎｍより厚いと欠陥なしで成長することが困難である。また、薄膜化されたｐチャネルＭＯＳＦＥＴ形成領域が１０ｎｍよりも薄いとその膜厚ばらつきが大きく、１００ｎｍよりも厚いと熱処理により歪み緩和が進行してしまう。また、シリコン膜が５ｎｍよりも薄いと熱処理により下のＳｉＧｅからＧｅが拡散して、表面の移動度が劣化してしまい、３０ｎｍよりも厚いと熱処理により歪み緩和してしまう。
【００１８】
本発明の上記▲２▼の方法による工程（Ａ）において、シリコン基板をエッチングして形成した段差部を７０°以下の傾斜角度で傾斜させるようにしてもよい。
このようにすれば、シリコン基板上に均一な厚みで欠陥なくシリコンゲルマニウム膜を成膜することができる。
なお、シリコン基板の段差部の傾斜角度が７０°より大きいと、その段差部上にシリコンゲルマニウム膜が側面に形成されにくくなり、段差部に空洞が形成されやすくなり、性能及び信頼性に悪影響を与え易くなる。
【００１９】
本発明の上記▲１▼又は▲２▼による工程（Ａ）において、窒化シリコン膜をマスクとしてシリコンゲルマニウム膜におけるｐチャネルＭＯＳＦＥＴ形成領域を酸化して薄膜化するに際して、７００℃以下のウエット酸素雰囲気下で酸化するようにしてもよい。
さらにその後、９００℃以上のウエット酸素雰囲気下で酸化を行い、シリコンゲルマニウム膜の膜厚を５〜５０ｎｍに薄膜化し、かつｐチャネルＭＯＳＦＥＴ形成領域の半導体膜の濃度を２０〜４０％に高濃度化するようにしてもよい。
このようにすれば、ＳｉＧｅの歪みを大きくできる。
【００２０】
本発明の上記▲１▼又は▲２▼の方法による工程（Ａ）は、シリコンゲルマニウム膜の全面にシリコン膜を格子整合させながら形成した後に、
シリコンゲルマニウム膜のｎチャネルＭＯＳＦＥＴ形成領域に水素イオンを注入し、その後、６００℃以上の熱処理を行って、ｎチャネルＭＯＳＦＥＴ形成領域のシリコンゲルマニウム膜の歪みを緩和させる工程を含むものであってもよい。
このようにすれば、ＳｉＧｅ中の欠陥発生を抑制可能となる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。なお、本発明は実施の形態に限定されるものではない。
【００２２】
［実施の形態１］
図１（ａ）〜（ｄ）は本発明の実施の形態１の半導体装置の製造方法を説明する概略工程説明図である。
この実施の形態１では、まず、表面が（１００）面を有する通常のＳｉ基板１上の酸化膜を公知の希釈ＨＦ溶液を用いて除去した後、図１（ａ）に示すように、公知のＣＶＤ法を用いてＳｉＨ４／ＧｅＨ４／Ｈ２ガス雰囲気、４００〜８００℃、ＧｅＨ４の流量比を調整することにより、Ｇｅ濃度１０〜５０％（好ましくは１０〜３０％）のＳｉＧｅ膜２をエピタキシャル成長させる。
【００２３】
ところで、ＳｉＧｅ膜２の成長は、Ｓｉ基板１の表面状態の影響を大きく受けるために、予めＨ２ガスのみで８００〜１０００℃のアニールを行って表面の水素終端化を行った後、公知の技術によりＳｉＨ４／Ｈ２ガス雰囲気中、８００〜１０００℃でＳｉ膜をＳｉ基板１に対してエピタキシャル成長させる。その後、大気開放せずに、同一反応室内に連続してＳｉＨ４／ＧｅＨ４／Ｈｅガスを流してＳｉＧｅ膜２をエピタキシャル成長させる。この時、バッファー層として成長させた上記Ｓｉ膜は大気開放されておらず、基本的に表面は酸素及びその他の汚染フリーとなっているため、欠陥の少ないＳｉＧｅ膜２の成長が可能となる。また、ＳｉＧｅ膜２の結晶構造はＳｉと同じダイヤモンド構造であるが、Ｇｅのイオン半径がＳｉよりも約３０％大きいためにＧｅ濃度が高くなるほど格子定数が大きくなり、水平方向はＳｉの格子間隔に整合し、水平方向に収縮歪みを持った形でエピタキシャル成長が進む。成長膜厚が厚くなるに従いＳｉＧｅ歪みエネルギーは大きくなり、歪み緩和のために転位が発生するエネルギー以上になるとＳｉＧｅ中に転位が形成されてＳｉＧｅの歪み緩和が生じる。この転位が発生するためのエネルギーは、堆積温度が高いほど小さくなるので、欠陥発生を防止するためには、できるだけ低温で成長させる必要がある。しかし、温度を４００℃以下に下げると成長速度が急激に低下してくるために、現実的な時間での成長が困難になり、成長速度との兼ね合いで温度を設定する。例えば、ホットウォール型のＣＶＤ装置では、２０％ＳｉＧｅの成長は５５０℃で数ｎｍ／ｍｉｎ程度であり、ＳｉＧｅ膜を厚さ３００ｎｍにまで成長させるのに数時間程度かかり、これ以上大幅に温度を下げることは現実的ではなくなる。また、例えば、堆積温度を４５０℃にすると３００ｎｍ堆積させるのに１桁程度時間が長くなるので、現実的でなくなる。図２に欠陥が発生しない臨界の膜厚を黒マーカー（丸形、四角形、逆三角形、三角形）で示す（Ｅｒｉｃｈ  Ｋａｓｐｅｒ；「Ｓｉｌｉｃｏｎ  Ｇｅｒｍａｎｉｕｍ」，  ｐ．１７，  Ｉｎｓｐｅｃ  Ｐｕｂ．（１９９４）より）。なお、図２において、丸形、四角形、逆三角形、三角形の各黒マーカーでの成長温度（堆積温度）はそれぞれ５５０℃、７５０℃、９００℃、９５０℃であり、αは転位エネルギーを表すファクターである。図２に示すように、成長温度を低くすると臨界の膜厚は厚くできるが、２０％ＳｉＧｅ膜では５５０℃の成長温度の場合の臨界膜厚は３００ｎｍであり、デバイスとして必要な３００ｎｍが形成可能である。また、歪みＳｉＧｅ膜を用いたＣＭＯＳの製造工程中に転位が発生しないためには、３０％ＳｉＧｅ膜では１０ｎｍ程度にする必要があることがわかる。
【００２４】
以上のことより、図１（ａ）に示したＳｉＧｅ膜２のエピタキシャル成長に際しては、まずｎチャネルＭＯＳＦＥＴの形成に必要なＧｅ濃度２０％、膜厚３００ｎｍ、堆積温度５５０℃以下で、Ｓｉ基板１の全面にＳｉＧｅ膜２を形成する。
【００２５】
次に、上記工程で形成したＳｉＧｅ膜２にｐチャネルＭＯＳＦＥＴのチャネル部とする歪みＳｉＧｅを形成する工程を図１（ｂ）、（ｃ）で説明する。
まず、Ｓｉ基板１上のＳｉＧｅ膜２の全面に公知のプラズマＣＶＤ法で、ＳｉＨ４／Ｏ２ガス雰囲気、堆積温度４００℃で膜厚２０ｎｍのＳｉＯ２膜３を形成し、続いて、ＳｉＨ４／ＮＨ３ガス雰囲気、堆積温度４００℃で膜厚１５０ｎｍのＳｉＮ膜４を形成する。
【００２６】
その後、公知のフォトリソグラフィー技術を用いてＳｉＮ膜４上に、ｐチャネルＭＯＳＦＥＴ形成領域にレジスト開口部を有するレジストパターンを形成し、このレジストパターンをマスクにして公知の反応性イオンを用いたエッチング技術（この場合、リン酸を含むエッチャントを用いたウエットエッチング）によって、ｐチャネルＭＯＳＦＥＴ形成領域（図１（ｂ）の右半分）のＳｉＮ膜４をエッチング除去する。その後、ｎチャネルＭＯＳＦＥＴ形成領域に残存するＳｉＮ膜４をマスクとして公知の酸化技術を用いて、Ｏ２／Ｈ２Ｏ雰囲気、温度６５０℃で、ｐチャネルＭＯＳＦＥＴ形成領域におけるＳｉＧｅ膜２の厚み２５０ｎｍ分を酸化する。なお、図１（ｂ）において、５は選択酸化で形成されたＧｅを含むＳｉＯ２膜である。この酸化条件では、ＧｅのＳｉＯ２中の拡散よりＳｉの酸化速度の方が速いために、ＳｉＧｅ中の酸化されないＧｅがＳｉＯ２中に取り込まれながらＳｉＯ２の酸化が進行する。酸化後のウエハ断面形状は、図１（ｂ）に示すように、ＳｉＮ膜４でカバーされたｎチャネルＭＯＳＦＥＴ形成領域は酸化されずに、ＳｉＮ膜４をエッチングしたｐチャネルＭＯＳＦＥＴ形成領域におけるＳｉＧｅ膜２の残膜の膜厚が５０ｎｍになるように設定する。
【００２７】
酸化後、ＳｉＮ膜４でカバーされた境界は、ＳｉＯ２膜３がＳｉＮ膜４の下に食い込んだ形状となる。この形状は、一般的にバーズ・ビーク（鳥のくちばし）と呼ばれ、ＳｉＯ２膜５を除去した後にテーパー形状となり、その形状は、酸化温度を変えることにより調整できる。例えば、ＳｉＯ２膜３の粘性が発生し始める９５０℃以上で酸化を行うと、ＳｉＮ膜４による応力及び酸化で発生する応力によりＳｉＯ２膜３中の酸素の拡散が抑制され、ＳｉＮ膜４下の酸化が進行し難くなるので、バーズビークの形状はＳｉＮ膜４の端部で急峻な形状となる。ここで、ＳｉＮ膜４の膜厚を薄くしても形状には大きな影響は与えずにＳｉＮ膜４下のＳｉＯ２膜３の入りこみ長さに影響を与える。逆に９５０℃以下の粘性が発生しない温度で酸化を行うと、酸化時のＳｉＯ２膜３の膨脹により発生する応力とＳｉＮ膜４が弾性変形して持ち上げられる時の応力がつりあうようにバーズビークの形状が形成され、所望の酸化条件を用いて製造上好ましい緩やかなテーパー角度を持つ段差形状を作ることができる。例えば、垂直に近い段差形状の場合、フォトレジストの塗布むらやエッチング残りの問題が生じるので、できるだけテーパー角度は小さくするのが望ましい。
【００２８】
次に、ｎチャネルＭＯＳＦＥＴ形成領域に残存するＳｉＮ膜４を、リン酸を含むエッチャント液を用い、温度１００℃で公知技術により選択的にエッチング除去し、次いで、ｐチャネルＭＯＳＦＥＴ形成領域における膜厚約５００ｎｍのＳｉＯ２膜５を希釈ＨＦ溶液で除去する。この時、ｎチャネルＭＯＳＦＥＴ形成領域に残存する膜厚２０ｎｍのＳｉＯ２膜３も除去される。この状態で、ｎチャネルＭＯＳＦＥＴ形成領域にＧｅ濃度２０％、膜厚３００ｎｍの歪みＳｉＧｅ膜２ｎが、ｐチャネルＭＯＳＦＥＴ形成領域にＧｅ濃度２０％、膜厚５０ｎｍの歪みＳｉＧｅ膜２ｐがＳｉ基板１上に２５０ｎｍの段差をもって形成される（図１（ｃ）参照）。
【００２９】
その後、ｐチャネルＭＯＳＦＥＴ形成領域の膜厚５０ｎｍのＳｉＧｅ膜２ｐのＧｅ濃度２０％を３０％以上に上げるために、公知の技術を用いて、図１（ｃ）に示すように、温度１０００℃、Ｈ２／Ｏ２ガス雰囲気中で膜厚４０ｎｍのＳｉＯ２膜６をＳｉ基板１上に形成する。このとき、ｐチャネルＭＯＳＦＥＴ形成領域のＳｉＧｅ膜２ｐはＧｅがＳｉＧｅ界面にパイルアップし、酸化されたＳｉＧｅ膜２ｐ中のＧｅがほとんどすべて界面に集まることとなり、界面付近ではＧｅ濃度が２０％から３０％近くになる。このときの酸化条件は、ＧｅをＳｉＯ２／ＳｉＧｅ界面に押し出すために、９５０℃以上の高温で行う必要がある。必用なＳｉＯ２膜６の膜厚は、ＳｉＯ２／ＳｉＧｅ界面のＧｅ濃度との兼ね合いで決めるが、ＳｉＧｅ膜２ｐ中へのＧｅの拡散もあるので、結果的にはトランジスタ特性より決めることとなる。なお、ｐチャネルＭＯＳＦＥＴ形成領域に比してｎチャネルＭＯＳＦＥＴ形成領域のＳｉＧｅ膜２ｎはＧｅ濃度を薄くし、膜厚を厚くするのは、ソース・ドレイン拡散層とＳｉＧｅ／Ｓｉ界面下の欠陥とが、ＳｉＧｅ膜厚を薄くすると近づき接合リークが増えるので、膜厚を厚く形成するが、臨界膜厚の関係（図２参照）でＧｅ濃度を高くできないということも一つの理由である。
【００３０】
次に、公知の技術により、ＳｉＯ２膜６を希釈ＨＦ溶液でエッチング除去した後、図１（ｄ）に示すように、公知のＣＶＤ法でＳｉＨ４／Ｈ２ガス雰囲気中、温度７００〜１０００℃でＳｉＧｅ膜２ｎ、２ｐ上に膜厚１５ｎｍ程度のＳｉ膜７をエピタキシャル成長させる。ここで、Ｓｉ膜７の堆積膜厚は、後の工程でのＧｅの表面への拡散影響を防止するためにできるだけ厚い方が望ましいが、ｎチャネルＭＯＳＦＥＴ形成領域のＳｉＧｅ膜２ｎは歪み緩和しているために、その上のＳｉ膜７は引っ張り歪みが発生するために、歪み緩和の臨界膜厚以下に設定する必要がある。本実施の形態１のＧｅ濃度２０％の場合、１５ｎｍが膜厚上限となる。
【００３１】
その後は、公知のＣＭＯＳ製造技術を用いて、図１（ｄ）で示した基板Ｗ１上のｎチャネルＭＯＳＦＥＴ形成領域（ＳｉＧｅ膜２ｎの領域）にｎチャネルＭＯＳＦＥＴを形成し、かつｐチャネルＭＯＳＦＥＴ形成領域（ＳｉＧｅ膜２ｐの領域）にｐチャネルＭＯＳＦＥＴを形成して、ＣＭＯＳトランジスタを作製する。
【００３２】
［実施の形態２］
図３（ａ）〜（ｅ）は本発明の実施の形態２の半導体装置の製造方法を説明する概略工程説明図である。
上述した実施の形態１では、図１（ｄ）に示した基板Ｗ１の表面におけるｎチャネルＭＯＳＦＥＴ形成領域とｐチャネルＭＯＳＦＥＴ形成領域の間に段差があるため、その後のＣＭＯＳ形成工程で平坦化加工等が必要となるため、表面はできるだけ段差が小さい方が望ましい。この実施の形態２の製造方法では、ＣＭＯＳ形成工程に至る前に基板表面の段差をほぼ無くすことが可能となる。
【００３３】
実施の形態２では、図３（ａ）に示すように、まず、公知のプラズマＣＶＤ法で、厚み６００μｍのＳｉ基板１１上にＳｉＨ４／Ｏ２ガス雰囲気、温度４００℃で膜厚２０ｎｍのＳｉＯ２膜１２を形成する。続いて、その後公知のフォトリソグラフィ技術を用いて、ＳｉＯ２膜１２上のｎチャネルＭＯＳＦＥＴ形成領域にレジスト開口部を有するレジストパターン１３を形成し、レジストパターン１３をマスクとして公知の反応性イオンを用いたエッチング技術によって、ｎチャネルＭＯＳＦＥＴ形成領域（図３（ａ）の左半分）のＳｉＯ２膜１２を除去し、かつＳｉ基板１１を膜厚２５０ｎｍ分除去する。このとき、エッチングによってＳｉ基板１１の表面におけるｎチャネルＭＯＳＦＥＴ形成領域とｐチャネルＭＯＳＦＥＴ形成領域との間に段差部が形成される。この段差部の形状は、その後のＳｉ基板１１上へのＳｉＧｅ膜１４（図３（ｂ）参照）のエピタキシャル成長のためにテーパー形状にすることが望ましく、さらに望ましくは７０°以下の傾斜角度θにする。段差部をテーパー形状にするためには等方性のエッチング成分を用いる手法、テーパーを有するレジストパターン１３を用いる手法、Ｓｉ基板１１とレジストパターン１３のエッチングレート差を小さくして加工する手法、あるいはこれらを組み合わせた手法などがある。
【００３４】
次に、図３（ｂ）に示すように、ｐチャネルＭＯＳＦＥＴ形成領域のレジストパターン１３を除去した後、残存するＳｉＯ２膜１２を公知の希釈ＨＦ溶液を用いて除去する。その後、公知のＣＶＤ法を用いて（実施の形態１と同様の手法で）、ＳｉＨ４／ＧｅＨ４／Ｈ２ガス雰囲気、４００〜８００℃、ＧｅＨ４の流量比を調整することにより、Ｓｉ基板１１上にＧｅ濃度１０〜５０％のＳｉＧｅ膜１４を膜厚３００ｎｍでエピタキシャル成長させる。ＳｉＧｅ膜１４の成長は、Ｓｉ基板１１の表面状態の影響を大きく受けるために、予めＨ２ガスのみで８００〜１０００℃のアニールを行ってＳｉ基板１１の表面の水素終端化を行った後、公知の技術で、ＳｉＨ４／Ｈ２ガス雰囲気中、８００〜１０００℃でＳｉ基板１１の表面にＳｉ膜（膜厚１００ｎｍ）をエピタキシャル成長させる。その後、大気開放せずに、同一反応室内に連続してＳｉＨ４／ＧｅＨ４／Ｈｅガスを流してＳｉ膜を介してＳｉ基板１１上にＳｉＧｅ膜１４をエピタキシャル成長させる。ここで、段差部を有するＳｉ基板１１上にＳｉＧｅ膜１４をエピタキシャル成長するに際して、段差部でのＳｉＧｅ成長の制御が重要となる。つまり、段差部にＳｉＧｅ膜１４が垂直に近い傾斜角度で成長すると、その近傍（段差部の端部）にファセットと呼ばれる特定の成長面が形成される場合があり、それが形成されると段差部のＳｉＧｅ膜１４中に空洞が形成され、その後の工程で問題が発生する可能性が高くなる。したがって、ＳｉＧｅ膜１４中に空洞が形成されないようにするためには、ＳｉＧｅ膜１４における段差部の端部の形状は順テーパーにする必要がある。
【００３５】
続いて、図３（ｃ）に示すように、（実施の形態１と同様の手法により）ＳｉＧｅ膜１４上に膜厚２０ｎｍのＳｉＯ２膜１５及び膜厚１５０ｎｍのＳｉＮ膜１６を形成し、ｐチャネルＭＯＳＦＥＴ形成領域にレジスト開口部を有するレジストパターンを用いてｐチャネルＭＯＳＦＥＴ形成領域のＳｉＮ膜１６を除去する。その後、ＳｉＮ膜１６をマスクとして、ＳｉＯ２膜１５を介してｐチャネルＭＯＳＦＥＴ形成領域のＳｉＧｅ膜１４を選択酸化で膜厚２５０ｎｍ分酸化する。なお図３（ｃ）において、１７は選択酸化で形成されたＧｅを含むＳｉＯ２膜である。
【００３６】
その後、図３（ｄ）に示すように、（実施の形態１と同様に）、ＳｉＮ膜１６及びＳｉＯ２膜１５、１７を除去し、その後、ＳｉＧｅ膜１４を酸化して２０ｎｍのＳｉＯ２膜１８を形成する。これにより、ｐチャネルＭＯＳＦＥＴ形成領域のＳｉＧｅ膜１４ｐはＧｅがＳｉＧｅ界面にパイルアップし、酸化されたＳｉＧｅ膜１４ｐ中のＧｅがほとんどすべて界面に集まることとなる。このときの酸化条件は、ＧｅをＳｉＯ２／ＳｉＧｅ界面に押し出すために、９５０℃以上の高温で行う必要がある。必用なＳｉＯ２膜１８の膜厚は、ＳｉＯ２／ＳｉＧｅ界面のＧｅ濃度との兼ね合いで決めるが、ＳｉＧｅ膜１４ｐ中へのＧｅの拡散もあるので、結果的にはトランジスタ特性より決めることとなる。
【００３７】
その後、図３（ｅ）に示すように、公知の技術により、ＳｉＯ２膜１８を希釈ＨＦで除去した後、公知のＣＶＤ法でＳｉＨ４／Ｈ２ガス雰囲気中、７００〜１０００℃でＳｉＧｅ膜１４ｎ、１４ｐ上に膜厚１５ｎｍ程度のＳｉ膜１９をエピタキシャル成長させる。
【００３８】
このようにして形成した基板Ｗ１１は、Ｓｉ基板１１におけるｐチャネルＭＯＳＦＥＴ形成領域の厚みＴｐ１とｎチャネルＭＯＳＦＥＴ形成領域の厚みＴｎ１との差が、ｎチャネルＭＯＳＦＥＴ形成領域のＳｉＧｅ膜１４ｎの膜厚Ｔｎ２とｐチャネルＭＯＳＦＥＴ形成領域のＳｉＧｅ膜１４ｐの膜厚Ｔｐ２との差に略等しくなっている。したがって、基板Ｗ１１の表面は段差のない平坦面である。
【００３９】
［実施の形態３］
図４（ａ）〜（ｄ）は本発明の実施の形態３の半導体装置の製造方法を説明する概略工程説明図である。この実施の形態３では、上述の実施の形態２で作製した半導体基板を用いて、ＣＭＯＳトランジスタを製造する方法を図４を用いて以下に説明する。なお、ここでは、実施の形態２で作製した基板を用いた例を示すが、実施の形態１で作製した基板を用いた場合もほぼ同様の方法でＣＭＯＳトランジスタの作製が可能である。
【００４０】
まず、実施の形態２で作製した基板（図３（ｅ）参照）を用いて、図４（ａ）に示すように、公知の素子分離技術により、ｎチャネルＭＯＳＦＥＴ形成領域とｐチャネルＭＯＳＦＥＴ形成領域との境界部分にＳｉＯ２からなる素子分離膜２０を埋め込み形成する。
【００４１】
次に、図４（ｂ）に示すように、公知の技術により、ｐチャネルＭＯＳＦＥＴ形成領域にレジスト開口部を有するフォトレジスト２１をマスクに、ボロンイオンを注入エネルギー５００ＫｅＶ、注入量１×１０１３ｃｍ−２でＳｉ基板１１中に打ち込み、ｐチャネルＭＯＳＦＥＴ形成領域にＰ型高濃度領域（Ｐウエル）２２を形成する。
【００４２】
その後、図４（ｃ）に示すように、公知の技術により、ｎチャネルＭＯＳＦＥＴ形成領域にレジスト開口部を有するレジストパターン２３をマスクに、リンイオンを注入エネルギー１．５ＫｅＶ、注入量１×１０１３ｃｍ−２でＳｉ基板１１中に打ち込み、ｎチャネルＭＯＳＦＥＴ形成領域にＮ型高濃度領域（Ｎウエル）２４を形成する。続いて、同一のレジストパターン２３をマスクとして、水素イオンを注入エネルギー４０ＫｅＶ、注入量１×１０１６ｃｍ−２で注入し、その後６００〜１０００℃でアニールを行い、微小水素析出物２５を形成し、そこから転位ループ２６を発生させる。この転位ループ２６がＳｉＧｅ膜１４ｎとＳｉ基板１１との界面に到達するとミスフィット転位が形成され、ＳｉＧｅの歪みが緩和される。
【００４３】
そしてその後、公知のＣＭＯＳプロセスを用いてＣＭＯＳトランジスタを形成する。ＣＭＯＳプロセスでは、図４（ｄ）に示すように、まず、ゲート酸化膜２７を膜厚２〜２０ｎｍで形成した後、膜厚２００ｎｍ程度のポリＳｉ膜を成長させ、異方性の反応性エッチング法により、ｎチャネルＭＯＳＦＥＴ形成領域及びｐチャネルＭＯＳＦＥＴ形成領域のそれぞれにゲート電極２８、２９を形成する。
【００４４】
その後、ｐチャネルＭＯＳＦＥＴ形成領域が開口したレジストパターンをマスクとして、ＢＦ２＋イオンを注入エネルギー４０ＫｅＶ、注入量３×１０１５ｃｍ−２で注入する。また、ｎチャネルＭＯＳＦＥＴ形成領域が開口したレジストパターンをマスクとして、Ａｓ＋イオンを注入エネルギー４０ＫｅＶ、注入量３×１０１５ｃｍ−２で注入する。そして、レジストパターンを除去した後、９００℃程度でアニールを行い、ｐチャネルＭＯＳＦＥＴ形成領域及びｎチャネルＭＯＳＦＥＴ形成領域それぞれにソース・ドレインのＰ＋拡散層３０とＮ＋拡散層３１を形成することにより、図４（ｄ）に示す歪みＳｉをチャネルとする表面チャネル型のｎチャネルＭＯＳＦＥＴ３２と歪みＳｉＧｅをチャネルとする埋め込みチャネル型のｐチャネルＭＯＳＦＥＴ３３が形成される。
【００４５】
このようにして形成されたＣＭＯＳトランジスタのｎチャネルＭＯＳＦＥＴ３２の移動度の向上率は、「Ｐ．Ｍ．Ｃａｒｏｎｅ，  Ｖ．Ｖｅｎｋａｔａｒａｍａｎ  ａｎｄ  Ｊ．Ｃ．Ｓｔｕｒｎ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，ｐ．２９（１９９１）」によるとＧｅ３０％程度の歪みＳｉＧｅで、約５０％程度の移動度向上が得られ、一方ｐチャネルＭＯＳＦＥＴ３３の移動度の向上率は、「Ｊ．Ｗｅｌｓｅｒ，  Ｊ．Ｌ．Ｈｏｙｔ，  Ｓ．Ｔａｋａｇｉ  ａｎｄ  Ｊ．Ｆ．Ｇｉｂｂｏｎｓ，  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  ｄｅｖｉｃｅｓ  ａｎｄ  Ｍａｔｅｒｉａｌｓ，ｐ．３７３（１９９４）」によるとＧｅ２０％の歪み緩和したＳｉＧｅ上の引っ張り歪みをもつＳｉ中にチャネルを形成したｐチャネルＭＯＳＦＥＴで約７０％程度の移動度向上が得られ、ｎチャネルＭＯＳＦＥＴ３２に対してｐチャネルＭＯＳＦＥＴ３３の移動度がほぼ同程に近づくよう向上することが達成可能となる。
【００４６】
【発明の効果】
本発明によれば、Ｓｉ基板上に歪構造のＳｉＧｅ膜を形成した基板を用いて高速ＭＯＳＦＥＴを形成する場合に、従来問題となっていたＣＭＯＳに対する移動度向上率のアンバランスを解消することができ、１つの基板で、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴに対して、異なる基板構造を実現して同程度の移動度向上を達成した半導体装置を得ることができる。また、このような異なる基板構造を有する半導体基板を用いることにより、歪みＳｉを利用して設計する場合に、従来の設計資産が有効に活用可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置の製造方法を説明する概略工程説明図である。
【図２】Ｓｉ基板にＳｉＧｅ膜をエピタキシャル成長した場合の臨界膜厚の十速値と計算値を示すグラフ図である。
【図３】本発明の実施の形態２の半導体装置の製造方法を説明する概略工程説明図である。
【図４】本発明の実施の形態３の半導体装置の製造方法を説明する概略工程説明図である。
【図５】従来例１の半導体装置の製造方法を説明するための概略工程説明図である。
【図６】従来例２の半導体装置の製造方法を説明するための概略工程説明図である。
【図７】従来例１と同等の歪みＳｉ基板を用いて作製したＣＭＯＳトランジスタの移動度のＳｉに対する向上率のＧｅ濃度依存性を示すグラフ図である。
【符号の説明】
１、１１  シリコン基板
２、１４  シリコンゲルマニウム膜
３、１５  酸化シリコン膜
４、１６  窒化シリコン膜
７、１９  シリコン膜
３２  ｎチャネルＭＯＳＦＥＴ
３３  ｐチャネルＭＯＳＦＥＴ
Ｔｎ２、Ｔｐ２  膜厚
Ｔｎ１、Ｔｐ１  厚み
θ  傾斜角度
【図１】
2005019851.tif 000003
【図２】
2005019851.tif 000004
【図３】
2005019851.tif 000005
【図４】
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【図５】
2005019851.tif 000007
【図６】
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【図７】
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