(57)【要約】【課題】  固体撮像装置の感度の低下を抑制しつつ、光電変換層にて受光可能な面積を拡大する。【解決手段】  透明基板１にＰ型半導体層２を形成し、Ｐ型半導体層２にＮ型ウェル３を形成し、Ｎ型ウェル３にＰ型ウェル４を形成し、Ｐ型ウェル４に電界効果型トランジスタを形成することにより、光電変換層上に電界効果型トランジスタを配置する。【選択図】      図１
2005129840.tif 000002
【特許請求の範囲】
【請求項１】
透明基板上に形成された光電変換層と、
前記光電変換層上に積層され、前記光電変換層からの信号を読み出すスイッチング素子とを備えることを特徴とする固体撮像装置。
【請求項２】
透明基板上に形成された第１導電型半導体層と、
前記第１導電型半導体層に形成された第２導電型ウェル層と、
前記第２導電型ウェル層に形成された第１導電型ウェル層と、
前記第１導電型ウェル層に形成され、ソースまたはドレインが前記第１導電型ウェル層に接続された電界効果型トランジスタとを備えることを特徴とする固体撮像装置。
【請求項３】
透明基板上に形成された第１導電型半導体層と、
前記第１導電型半導体層に形成された第２導電型ウェル層と、
前記第２導電型ウェル層上に積層され、ソースまたはドレインが前記第２導電型ウェル層に接続された薄膜トランジスタとを備えることを特徴とする固体撮像装置。
【請求項４】
透明基板上に形成された第１導電型半導体層と、
前記第１導電型半導体層に形成された第２導電型ウェル層と、
前記第２導電型ウェル層上に形成された遮光膜と、
前記遮光膜上に積層され、ソースまたはドレインが前記第２導電型ウェル層に接続された薄膜トランジスタとを備えることを特徴とする固体撮像装置。
【請求項５】
透明基板上に形成された透明電極と、
前記透明電極上に形成された光電変換層と、
前記光電変換層上に形成され、前記透明電極に対向して配置された対向電極と、
前記対向電極上に形成された層間絶縁膜と、
前記層間絶縁膜上に形成され、ソースまたはドレインが前記対向電極に接続された薄膜トランジスタと、
前記透明電極に接続された配線層とを備えることを特徴とする固体撮像装置。
【請求項６】
透明基板上に形成された透明電極と、
前記透明電極上に形成された光電変換層と、
前記光電変換層上に形成され、前記透明電極に対向して配置された対向電極と、
前記光電変換層および前記対向電極に形成された第１開口部と、
前記対向電極上に形成された第１層間絶縁膜と、
前記第１層間絶縁膜上に形成され、ソースまたはドレインが前記対向電極に接続された薄膜トランジスタと、
前記透明電極に接続された配線層と、
前記薄膜トランジスタ上に形成された第２層間絶縁膜と、
前記第２層間絶縁膜上に形成された遮光膜と、
前記遮光膜に形成され、前記第１開口部の位置に対応して配置された第２開口部とを備えることを特徴とする固体撮像装置。
【請求項７】
透明基板上に第１導電型半導体層を形成する工程と、
前記第１導電型半導体層に第２導電型ウェル層を形成する工程と、
前記第２導電型ウェル層に第１導電型ウェル層を形成する工程と、
前記第１導電型ウェル層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース層およびドレイン層を形成する工程と、
前記ゲート電極上に層間絶縁膜を形成する工程と、
前記ソース層またはドレイン層と前記第１導電型ウェル層とを接続する配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする固体撮像装置の製造方法。
【請求項８】
透明基板上に第１導電型半導体層を形成する工程と、
前記第１導電型半導体層に第２導電型ウェル層を形成する工程と、
前記第２導電型ウェル層上に層間絶縁膜を形成する工程と、
前記第２導電型ウェル層に接続された第１配線および前記第１導電型半導体層に接続された第２配線を前記層間絶縁膜上に形成する工程と、
ソースまたはドレインが前記第１配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする固体撮像装置の製造方法。
【請求項９】
前記第２導電型ウェル層と前記層間絶縁膜との間に遮光膜を形成する工程をさらに備えることを特徴とする請求項８記載の固体撮像装置の製造方法。
【請求項１０】
透明基板上に透明電極を形成する工程と、
前記透明電極上に光電変換層を形成する工程と、
前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、
前記対向電極上に層間絶縁膜を形成する工程と、
前記対向電極に接続された第１配線および前記透明電極に接続された第２配線を前記層間絶縁膜上に形成する工程と、
ソースまたはドレインが前記第１配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする固体撮像装置の製造方法。
【請求項１１】
透明基板上に透明電極を形成する工程と、
前記透明電極上に光電変換層を形成する工程と、
前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、
前記光電変換層および前記対向電極に第１開口部を形成する工程と、
前記第１開口部が形成された対向電極上に第１層間絶縁膜を形成する工程と、
前記対向電極に接続された第１配線および前記透明電極に接続された第２配線を前記第１層間絶縁膜上に形成する工程と、
ソースまたはドレインが前記第１配線に接続された薄膜トランジスタを前記第１層間絶縁膜上に形成する工程と、
前記薄膜トランジスタ上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に遮光膜を形成する工程と、
前記第１開口部の位置に対応して配置された第２開口部を前記遮光膜に形成する工程とを備えることを特徴とする固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は固体撮像装置および固体撮像装置の製造方法に関し、特に、スイッチング素子が光電変換層上に積層された構造に適用して好適なものである。
【背景技術】
【０００２】
従来の固体撮像装置では、例えば、特許文献１に開示されているように、完全密着型イメージセンサの光電変換素子と駆動用の薄膜トランジスタとを同一基板上に形成したものがある。
【特許文献１】特開平５−２７６３１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、従来の固体撮像装置では、光電変換素子と駆動用の薄膜トランジスタとが同一基板上に並べて配置されるため、光電変換素子にて受光可能な面積が制限され、チップサイズの大型化を招くという問題があった。
そこで、本発明の目的は、感度の低下を抑制しつつ、光電変換層にて受光可能な面積を拡大することが可能な固体撮像装置および固体撮像装置の製造方法を提供することである。
【課題を解決するための手段】
【０００４】
上述した課題を解決するために、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された光電変換層と、前記光電変換層上に積層され、前記光電変換層からの信号を読み出すスイッチング素子とを備えることを特徴とする。
これにより、透明基板を介して光電変換層に光を入射させることを可能としつつ、スイッチング素子を光電変換層上に重ねて配置することが可能となる。このため、スイッチング素子に光を遮られることなく、光電変換層にて光を受光することが可能となるとともに、スイッチング素子を透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
【０００５】
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された第１導電型半導体層と、前記第１導電型半導体層に形成された第２導電型ウェル層と、前記第２導電型ウェル層に形成された第１導電型ウェル層と、前記第１導電型ウェル層に形成され、ソースまたはドレインが前記第１導電型ウェル層に接続された電界効果型トランジスタとを備えることを特徴とする。
【０００６】
これにより、光電変換層上に電界効果型トランジスタを配置することを可能としつつ、光電変換層および電界効果型トランジスタを同一の半導体層を用いて形成することが可能となるとともに、透明基板を介して光電変換層に光を入射させることが可能となる。このため、電界効果型トランジスタに光を遮られることなく、光電変換層にて光を受光することが可能となるとともに、電界効果型トランジスタを透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
【０００７】
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された第１導電型半導体層と、前記第１導電型半導体層に形成された第２導電型ウェル層と、前記第２導電型ウェル層上に積層され、ソースまたはドレインが前記第２導電型ウェル層に接続された薄膜トランジスタとを備えることを特徴とする。
これにより、光電変換層上に薄膜トランジスタを配置することを可能としつつ、透明基板を介して光電変換層に光を入射させることが可能となる。このため、薄膜トランジスタに光を遮られることなく、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
【０００８】
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された第１導電型半導体層と、前記第１導電型半導体層に形成された第２導電型ウェル層と、前記第２導電型ウェル層上に形成された遮光膜と、前記遮光膜上に積層され、ソースまたはドレインが前記第２導電型ウェル層に接続された薄膜トランジスタとを備えることを特徴とする。
これにより、光電変換層上に薄膜トランジスタを配置することを可能としつつ、透明基板を介して光電変換層に光を入射させることが可能となるとともに、光電変換層に入射した光が薄膜トランジスタに入射することを防止することができる。このため、光による薄膜トランジスタの特性変動を防止しつつ、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となるとともに、固体撮像装置の動作の安定化を図ることができる。
【０００９】
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された透明電極と、前記透明電極上に形成された光電変換層と、前記光電変換層上に形成され、前記透明電極に対向して配置された対向電極と、前記対向電極上に形成された層間絶縁膜と、前記層間絶縁膜上に形成され、ソースまたはドレインが前記対向電極に接続された薄膜トランジスタと、前記透明電極に接続された配線層とを備えることを特徴とする。
【００１０】
これにより、半導体層を積層することで光電変換層を形成することが可能となるとともに、透明基板を介して光電変換層に光を入射させることを可能としつつ、光電変換層上に薄膜トランジスタを積層することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、光電変換層上に薄膜トランジスタを積層することが可能となるとともに、薄膜トランジスタに光を遮られることなく、光電変換層にて光を受光することが可能となり、感度の低下を抑制しつつ、チップサイズを容易に縮小することが可能となる。
【００１１】
また、本発明の一態様に係る固体撮像装置によれば、透明基板上に形成された透明電極と、前記透明電極上に形成された光電変換層と、前記光電変換層上に形成され、前記透明電極に対向して配置された対向電極と、前記光電変換層および前記対向電極に形成された第１開口部と、前記対向電極上に形成された第１層間絶縁膜と、前記第層間絶縁膜上に形成され、ソースまたはドレインが前記対向電極に接続された薄膜トランジスタと、前記透明電極に接続された配線層と、前記薄膜トランジスタ上に形成された第２層間絶縁膜と、前記第２層間絶縁膜上に形成された遮光膜と、前記遮光膜に形成され、前記第１開口部の位置に対応して配置された第２開口部とを備えることを特徴とする。
【００１２】
これにより、薄膜トランジスタに光が入射することを抑制しつつ、第１および第２開口部を介して光を透過させることが可能となるとともに、光電変換層上に薄膜トランジスタを積層することを可能としつつ、第１および第２開口部を介して透過した光の反射光を光電変換層で受光することが可能となる。このため、光による薄膜トランジスタの特性変動を防止しつつ、固体撮像装置側から光を入射させながら撮像を行うことが可能となるとともに、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となる。この結果、固体撮像装置の動作の安定化を図りつつ、固体撮像装置の小型化を図ることが可能となるとともに、光学系の簡略化を図りつつ、スキャナまたは複写機などを構成することができる。
【００１３】
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に第１導電型半導体層を形成する工程と、前記第１導電型半導体層に第２導電型ウェル層を形成する工程と、前記第２導電型ウェル層に第１導電型ウェル層を形成する工程と、前記第１導電型ウェル層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース層およびドレイン層を形成する工程と、前記ゲート電極上に層間絶縁膜を形成する工程と、前記ソース層またはドレイン層と前記第１導電型ウェル層とを接続する配線層を前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１４】
これにより、光電変換層上に電界効果型トランジスタを配置することを可能としつつ、光電変換層および電界効果型トランジスタを同一の半導体層を用いて形成することが可能となる。このため、電界効果型トランジスタを透明基板上に形成するための面積を削減することを可能としつつ、光電変換層および電界効果型トランジスタを単結晶半導体層上に形成することが可能となり、光電変換層および電界効果型トランジスタの特性の劣化を抑制することを可能としつつ、チップサイズを縮小することができる。
【００１５】
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に第１導電型半導体層を形成する工程と、前記第１導電型半導体層に第２導電型ウェル層を形成する工程と、前記第２導電型ウェル層上に層間絶縁膜を形成する工程と、前記第２導電型ウェル層に接続された第１配線および前記第１導電型半導体層に接続された第２配線を前記層間絶縁膜上に形成する工程と、ソースまたはドレインが前記第１配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１６】
これにより、光電変換層上に薄膜トランジスタを配置することが可能となり、薄膜トランジスタを透明基板上に形成するための面積を削減することを可能として、チップサイズを縮小することが可能となる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、前記第２導電型ウェル層と前記層間絶縁膜との間に遮光膜を形成する工程をさらに備えることを特徴とする。
【００１７】
これにより、光電変換層上に電界効果型トランジスタを配置した場合においても、光電変換層に入射した光が薄膜トランジスタに入射することを防止することが可能となり、光による薄膜トランジスタの特性変動を防止しつつ、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に透明電極を形成する工程と、前記透明電極上に光電変換層を形成する工程と、前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、前記対向電極上に層間絶縁膜を形成する工程と、前記対向電極に接続された第１配線および前記透明電極に接続された第２配線を前記層間絶縁膜上に形成する工程と、ソースまたはドレインが前記第１配線に接続された薄膜トランジスタを前記層間絶縁膜上に形成する工程とを備えることを特徴とする。
【００１８】
これにより、半導体層を積層することで光電変換層を形成することが可能となるとともに、光電変換層上に薄膜トランジスタを積層することが可能となり、製造プロセスの煩雑化を抑制しつつ、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となる。
また、本発明の一態様に係る固体撮像装置の製造方法によれば、透明基板上に透明電極を形成する工程と、前記透明電極上に光電変換層を形成する工程と、前記透明電極に対向して配置された対向電極を前記光電変換層上に形成する工程と、前記光電変換層および前記対向電極に第１開口部を形成する工程と、前記第１開口部が形成された対向電極上に第１層間絶縁膜を形成する工程と、前記対向電極に接続された第１配線および前記透明電極に接続された第２配線を前記第１層間絶縁膜上に形成する工程と、ソースまたはドレインが前記第１配線に接続された薄膜トランジスタを前記第１層間絶縁膜上に形成する工程と、前記薄膜トランジスタ上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に遮光膜を形成する工程と、前記第１開口部の位置に対応して配置された第２開口部を前記遮光膜に形成する工程とを備えることを特徴とする。
【００１９】
これにより、薄膜トランジスタに光が入射することを抑制しつつ、光電変換層上に薄膜トランジスタを積層することが可能となるとともに、第１および第２開口部を介して透過した光の反射光を光電変換層で受光することが可能となり、固体撮像装置の動作の安定化を図りつつ、固体撮像装置の光学系の簡略化を図ることが可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態に係る固体撮像装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る固体撮像装置の概略構成を示す断面図である。
図１において、透明基板１にはＰ型半導体層２が形成され、Ｐ型半導体層２にはＮ型ウェル３が形成され、Ｎ型ウェル３にはＰ型ウェル４が形成されている。
【００２１】
なお、透明基板１としてはサファイアやガラスなどの絶縁性基板を用いることができ、Ｐ型半導体層２、Ｎ型ウェル３およびＰ型ウェル４の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、Ｐ型半導体層２、Ｎ型ウェル３およびＰ型ウェル４は、単結晶半導体または多結晶半導体を用いることができる。例えば、単結晶シリコン層が形成された透明基板１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
【００２２】
また、Ｐ型半導体層２の膜厚は１０μｍ以上とすることができ、Ｎ型ウェル３は、Ｐ型半導体層２の深い位置に形成することができる。
そして、Ｐ型ウェル４上には、ゲート絶縁膜５を介してゲート電極６が形成されるとともに、ゲート電極６の両側にそれぞれ配置されたドレイン層７ａおよびソース層７ｂがＰ型ウェル４に設けられている。そして、ゲート電極６が形成されたＰ型ウェル４上には、層間絶縁膜８が形成され、層間絶縁膜７にはプラグ９ａ〜９ｄが埋め込まれている。ここで、プラグ９ａはドレイン層７ａに接続し、プラグ９ｂはソース層７ｂに接続し、プラグ９ｃはＮ型ウェル３に接続し、プラグ９ｄはＰ型半導体層２に接続することができる。なお、プラグ９ａ〜９ｄの材質としては、Ａｌ、Ｃｕ、Ｗなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
【００２３】
そして、層間絶縁膜８上には配線１０ａ〜１０ｃが形成されている。ここで、配線１０ａはプラグ９ａに接続し、配線１０ｂはプラグ９ｂ、９ｃに接続し、配線１０ｄはプラグ９ｄに接続することができる。なお、配線１０ａ〜１０ｃの材質としては、Ａｌ、Ｃｕなどの金属を用いることができる。
ここで、Ｐ型半導体層２の深い位置にＮ型ウェル３を形成することにより、Ｐ型半導体層２の深い位置に空乏層を形成することができる。このため、透明基板１を介して入射された光をＰ型半導体層２の深い位置で電荷に変換することが可能となり、光電変換を効率よく行うことが可能となる。
【００２４】
また、Ｐ型半導体層２の膜厚を厚くすることにより、透明基板１を介して入射された光がＰ型ウェル４に入射することを抑制することが可能となり、光電変換層上に電界効果型トランジスタを配置した場合においても、Ｐ型ウェル４に形成された電界効果型トランジスタの特性変動を抑制することができる。
そして、撮像動作を行う場合、透明基板１を介してＰ型半導体層２に光を入射させる。そして、所定のタイミングでゲート電極６をオンにし、Ｎ型ウェル３に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
【００２５】
これにより、Ｐ型ウェル４に形成された電界効果型トランジスタに光を遮られることなく、Ｐ型半導体層２とＮ型ウェル３との接合面にて光を受光することが可能となるとともに、電界効果型トランジスタを透明基板１上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。
なお、上述した実施形態では、Ｐ型半導体層２にＮ型ウェル３およびＰ型ウェル４を順次形成し、ＮチャンネルトランジスタをＰ型ウェル４に形成する方法について説明したが、Ｎ型半導体層にＰ型ウェルおよびＮ型ウェルを順次形成し、ＰチャンネルトランジスタをＮ型ウェルに形成するようにしてもよい。また、Ｐ型半導体層２とＮ型ウェル３との間にｉ型半導体層を設け、ｐｉｎダイオードで光電変換層を構成するようにしてもよい。
【００２６】
図２は、図１の固体撮像装置の製造方法を示す断面図である。
図２（ａ）において、透明基板１上に形成されたＰ型半導体層２にＮ型不純物を選択的に導入することにより、Ｐ型半導体層２にＮ型ウェル３を形成する。そして、Ｎ型ウェル３にＰ型不純物を選択的に導入することにより、Ｎ型ウェル３にＰ型ウェル４を形成する。
【００２７】
なお、Ｐ型半導体層２を透明基板１上に形成する場合、ＣＶＤなどの方法により多結晶半導体を堆積してもよいし、単結晶半導体が透明基板１上に貼り合された貼り合せ基板を用いるようにしてもよい。また、Ｐ型半導体層２にＮ型ウェル３を形成する場合、不純物のイオン注入を用いるようにしてもよいし、不純物のドライブインを用いるようにしてもよい。
【００２８】
次に、図２（ｂ）に示すように、例えば、Ｐ型ウェル４の熱酸化などの方法により、Ｐ型ウェル４上にゲート絶縁膜５を形成する。そして、ＣＶＤなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、Ｐ型ウェル４上にゲート電極６を形成する。
そして、ゲート電極６をマスクとして不純物のイオン注入をＰ型ウェル４に行うことにより、ゲート電極６に両側にそれぞれ配置されたドレイン層７ａおよびソース層７ｂをＰ型ウェル４に形成する。
【００２９】
次に、図２（ｃ）に示すように、ＣＶＤなどの方法により層間絶縁膜８を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜８のパターニングを行うことにより、ドレイン層７ａ、ソース層７ｂ、Ｎ型ウェル３およびＰ型半導体層２の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された層間絶縁膜８上にタングステンを堆積し、タングステンのエッチバックを行うことにより、ドレイン層７ａ、ソース層７ｂ、Ｎ型ウェル３およびＰ型半導体層２にそれぞれ接続されたプラグ９ａ〜９ｄを層間絶縁膜８に埋め込む。
【００３０】
そして、例えば、スパッタリングなどの方法により、プラグ９ａ〜９ｄが埋め込まれた層間絶縁膜８上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、プラグ９ａ、プラグ９ｂ、９ｃおよびプラグ９ｄにそれぞれ接続された配線１０ａ〜１０ｃを層間絶縁膜８上に形成する。
これにより、光電変換層および電界効果型トランジスタを単結晶半導体層上に形成することを可能としつつ、光電変換層上に電界効果型トランジスタを配置することが可能となり、光電変換層および電界効果型トランジスタの特性の劣化を抑制することを可能としつつ、電界効果型トランジスタを透明基板１上に形成するための面積を削減することが可能となる。
【００３１】
図３は、本発明の第２実施形態に係る固体撮像装置の概略構成を示す断面図である。
図３において、透明基板２１には、Ｐ型半導体層２２が形成され、Ｐ型半導体層２２にはＮ型ウェル２３が形成されている。
なお、透明基板２１としてはサファイアやガラスなどの絶縁性基板を用いることができ、Ｐ型半導体層２２およびＮ型ウェル２３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、Ｐ型半導体層２２およびＮ型ウェル２３は、単結晶半導体または多結晶半導体を用いることができる。例えば、単結晶シリコン層が形成された透明基板２１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
【００３２】
また、Ｐ型半導体層２２の膜厚は１０μｍ以上とすることができ、Ｎ型ウェル２３はＰ型半導体層２２の深い位置に形成することができる。
そして、Ｐ型半導体層２２に形成されたＮ型ウェル２３には、層間絶縁膜２４が形成され、層間絶縁膜２４にはプラグ２５ａ、２５ｂが埋め込まれている。ここで、プラグ２５ａはＮ型ウェル２３に接続し、プラグ２５ｂはＰ型半導体層２２に接続することができる。なお、プラグ２５ａ、２５ｂの材質としては、Ａｌ、Ｃｕ、Ｗなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
【００３３】
そして、プラグ２５ａ、２５ｂが埋め込まれた層間絶縁膜２４上には配線２６ａ、２６ｂが形成されている。ここで、配線２６ａはプラグ２５ａに接続し、配線２６ｂはプラグ２５ｂに接続することができる。なお、配線２６ａ、２６ｂの材質としては、Ａｌ、Ｃｕなどの金属を用いることができる。
また、層間絶縁膜２４上には、一端が配線２６ａにかかるように配置された多結晶半導体層２７が形成され、多結晶半導体層２７上には、ゲート絶縁膜２８を介してゲート電極２９が形成されている。そして、ソース層３０ｂと配線２６ａが接触するようにして、ゲート電極２９の両側にそれぞれ配置されたドレイン層３０ａおよびソース層３０ｂが多結晶半導体層２７に設けられている。
【００３４】
ここで、Ｐ型半導体層２２の深い位置にＮ型ウェル２３を形成することにより、Ｐ型半導体層２２の深い位置に空乏層を形成することができる。このため、透明基板２１を介して入射された光をＰ型半導体層２２の深い位置で電荷に変換することが可能となり、光電変換を効率よく行うことが可能となる。
また、Ｐ型半導体層２２の膜厚を厚くすることにより、透明基板２１を介して入射された光が多結晶半導体層２７に入射することを抑制することが可能となり、光電変換層上に薄膜トランジスタを配置することを可能としつつ、多結晶半導体層２７に形成された薄膜トランジスタの特性変動を抑制することができる。
【００３５】
そして、撮像動作を行う場合、透明基板２１を介してＰ型半導体層２２に光を入射させる。そして、所定のタイミングでゲート電極２９をオンにし、Ｎ型ウェル２３に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
これにより、Ｎ型ウェル２３上に形成された薄膜トランジスタに光を遮られることなく、Ｐ型半導体層２２とＮ型ウェル２３との接合面にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板２１上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となる。また、Ｐ型半導体層２２およびＮ型ウェル２３に単結晶半導体を用いることができ、変換効率を向上させることが可能となる。
【００３６】
なお、上述した実施形態では、Ｐ型半導体層２２にＮ型ウェル２３を形成する方法について説明したが、Ｎ型半導体層にＰ型ウェルを形成するようにしてもよい。また、Ｐ型半導体層２２とＮ型ウェル２３との間にｉ型半導体層を設け、ｐｉｎダイオードで光電変換層を構成するようにしてもよい。
図４は、図３の固体撮像装置の製造方法を示す断面図である。
【００３７】
図４（ａ）において、透明基板２１上に形成されたＰ型半導体層２２にＮ型不純物を選択的に導入することにより、Ｐ型半導体層２２にＮ型ウェル２３を形成する。
なお、Ｐ型半導体層２２を透明基板２１上に形成する場合、ＣＶＤなどの方法により多結晶半導体を堆積してもよいし、単結晶半導体を透明基板２１上には貼り合わせるようにしてもよい。また、Ｐ型半導体層２２にＮ型ウェル２３を形成する場合、不純物のイオン注入を用いるようにしてもよいし、不純物のドライブインを用いるようにしてもよい。
【００３８】
次に、図４（ｂ）に示すように、ＣＶＤなどの方法により層間絶縁膜２４を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜２４のパターニングを行うことにより、Ｎ型ウェル２３およびＰ型半導体層２２の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された層間絶縁膜２４上にタングステンを堆積し、タングステンのエッチバックを行うことにより、Ｎ型ウェル２３およびＰ型半導体層２２にそれぞれ接続されたプラグ２５ａ、２５ｂを層間絶縁膜２４に埋め込む。
【００３９】
そして、例えば、スパッタリングなどの方法により、プラグ２５ａ、２５ｂが埋め込まれた層間絶縁膜２４上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、プラグ２５ａ、２５ｂにそれぞれ接続された配線２６ａ、２６ｂを層間絶縁膜２４上に形成する。
次に、図４（ｃ）に示すように、例えば、ＣＶＤなどの方法により、配線２６ａ、２６ｂが形成された層間絶縁膜２４上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線２６ａに接続された多結晶半導体層２７を層間絶縁膜２４上に形成する。
【００４０】
そして、ＣＶＤなどの方法により、多結晶半導体層２７上にゲート絶縁膜２８を形成する。そして、ＣＶＤなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、多結晶半導体層２７上にゲート電極２９を形成する。
そして、ゲート電極２９をマスクとして不純物のイオン注入を多結晶半導体層２７に行うことにより、ゲート電極２９に両側にそれぞれ配置されたドレイン層３０ａおよびソース層３０ｂを多結晶半導体層２７に形成する。
【００４１】
これにより、光電変換層上に薄膜トランジスタを配置することが可能となり、薄膜トランジスタを透明基板２１上に形成するための面積を削減することを可能として、チップサイズを縮小することが可能となる。
図５は、本発明の第３実施形態に係る固体撮像装置の概略構成を示す断面図である。
図５において、透明基板４１には、Ｐ型半導体層４２が形成され、Ｐ型半導体層４２にはＮ型ウェル４３が形成されている。
【００４２】
なお、透明基板４１としてはサファイアやガラスなどの絶縁性基板を用いることができ、Ｐ型半導体層４２およびＮ型ウェル４３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができ、Ｐ型半導体層４２およびＮ型ウェル４３は、単結晶半導体または多結晶半導体を用いることができる。例えば、単結晶シリコン層が形成された透明基板４１としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。
【００４３】
また、Ｐ型半導体層４２の膜厚は１０μｍ以上とすることができ、Ｎ型ウェル４３はＰ型半導体層４２の深い位置に形成することができる。
そして、Ｎ型ウェル４３およびＰ型半導体層４２上には、遮光膜５２ａ、５２ｂが形成されている。なお、遮光膜５２ａ、５２ｂの材質としては、Ａｌ、Ｃｕ、Ｗなどの金属を用いることができる。
【００４４】
そして、遮光膜５２ａ、５２ｂがそれぞれ形成されたＮ型ウェル４３およびＰ型半導体層４２上には、層間絶縁膜４４が形成され、層間絶縁膜４４にはプラグ４５ａ、４５ｂが埋め込まれている。ここで、プラグ４５ａは遮光膜５２ａに接続し、プラグ４５ｂは遮光膜５２ｂに接続することができる。なお、プラグ４５ａ、４５ｂの材質としては、Ａｌ、Ｃｕ、Ｗなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
【００４５】
そして、プラグ４５ａ、４５ｂが埋め込まれた層間絶縁膜４４上には配線４６ａ、４６ｂが形成されている。ここで、配線４６ａはプラグ４５ａに接続し、配線４６ｂはプラグ４５ｂに接続することができる。なお、配線４６ａ、４６ｂの材質としては、Ａｌ、Ｃｕなどの金属を用いることができる。
また、層間絶縁膜４４上には、一端が配線４６ａにかかるように配置された多結晶半導体層４７が形成され、多結晶半導体層４７上には、ゲート絶縁膜４８を介してゲート電極４９が形成されている。そして、ソース層４０ｂと配線４６ａが接触するようにして、ゲート電極４９の両側にそれぞれ配置されたドレイン層５０ａおよびソース層５０ｂが多結晶半導体層４７に設けられている。
【００４６】
ここで、Ｐ型半導体層４２の深い位置にＮ型ウェル４３を形成することにより、Ｐ型半導体層４２の深い位置に空乏層を形成することができる。このため、透明基板４１を介して入射された光をＰ型半導体層４２の深い位置で電荷に変換することが可能となり、光電変換を効率よく行うことが可能となる。
また、Ｎ型ウェル４３およびＰ型半導体層４２上に遮光膜５２ａ、５２ｂをそれぞれ形成することにより、透明基板４１を介して入射された光が多結晶半導体層４７に入射することを防止することが可能となり、光電変換層上に薄膜トランジスタを配置することを可能としつつ、多結晶半導体層４７に形成された薄膜トランジスタの特性変動を抑制することができる。
【００４７】
そして、撮像動作を行う場合、透明基板４１を介してＰ型半導体層４２に光を入射させる。そして、所定のタイミングでゲート電極４９をオンにし、Ｎ型ウェル４３に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
これにより、光による薄膜トランジスタの特性変動を防止しつつ、光電変換層にて光を受光することが可能となるとともに、薄膜トランジスタを透明基板４１上に形成するための面積を削減することが可能となり、感度の低下を抑制しつつ、チップサイズを縮小することが可能となるとともに、固体撮像装置の動作の安定化を図ることができる。また、Ｐ型半導体層４２およびＮ型ウェル４３に単結晶半導体を用いることができ、変換効率を向上させることが可能となる。
【００４８】
なお、上述した実施形態では、Ｐ型半導体層４２にＮ型ウェル４３を形成する方法について説明したが、Ｎ型半導体層にＰ型ウェルを形成するようにしてもよい。また、Ｐ型半導体層４２とＮ型ウェル４３との間にｉ型半導体層を設け、ｐｉｎダイオードで光電変換層を構成するようにしてもよい。
図６は、図５の固体撮像装置の製造方法を示す断面図である。
【００４９】
図６（ａ）において、透明基板４１上に形成されたＰ型半導体層４２にＮ型不純物を選択的に導入することにより、Ｐ型半導体層４２にＮ型ウェル４３を形成する。
次に、図６（ｂ）に示すように、スパッタリングなどの方法により、Ｎ型ウェル４３が形成されたＰ型半導体層４２上にＡｌなどの金属膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属膜のパターニングを行うことにより、Ｎ型ウェル４３およびＰ型半導体層４２上に遮光膜５２ａ、５２ｂをそれぞれ形成する。
【００５０】
次に、図６（ｃ）に示すように、ＣＶＤなどの方法により、遮光膜５２ａ、５２ｂがそれぞれ形成されたＮ型ウェル４３およびＰ型半導体層４２上に層間絶縁膜４４を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて層間絶縁膜４４のパターニングを行うことにより、遮光膜５２ａ、５２ｂの表面をそれぞれ露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された層間絶縁膜４４上にタングステンを堆積し、タングステンのエッチバックを行うことにより、遮光膜５２ａ、５２ｂにそれぞれ接続されたプラグ４５ａ、４５ｂを層間絶縁膜４４に埋め込む。
【００５１】
そして、例えば、スパッタリングなどの方法により、プラグ４５ａ、４５ｂが埋め込まれた層間絶縁膜４４上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、プラグ４５ａ、４５ｂにそれぞれ接続された配線４６ａ、４６ｂを層間絶縁膜４４上に形成する。
次に、図６（ｄ）に示すように、例えば、ＣＶＤなどの方法により、配線４６ａ、４６ｂが形成された層間絶縁膜４４上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線４６ａに接続された多結晶半導体層４７を層間絶縁膜４４上に形成する。
【００５２】
そして、ＣＶＤなどの方法により、多結晶半導体層４７上にゲート絶縁膜４８を形成する。そして、ＣＶＤなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、多結晶半導体層４７上にゲート電極４９を形成する。
そして、ゲート電極４９をマスクとして不純物のイオン注入を多結晶半導体層４７に行うことにより、ゲート電極４９に両側にそれぞれ配置されたドレイン層５０ａおよびソース層３５ｂを多結晶半導体層４７に形成する。
【００５３】
これにより、光電変換層に入射した光が薄膜トランジスタに入射することを防止することを可能としつつ、光電変換層上に電界効果型トランジスタを配置することが可能となり、光による薄膜トランジスタの特性変動を防止しつつ、薄膜トランジスタを透明基板４１上に形成するための面積を削減することが可能となる。
図７は、本発明の第４実施形態に係る固体撮像装置の概略構成を示す断面図である。
【００５４】
図７において、透明基板６１には透明電極６２が形成され、透明電極６２上には光電変換層６３が積層されている。なお、なお、透明基板６１としてはサファイアやガラスなどの絶縁性基板を用いることができ、光電変換層６３としては、例えば、ｐｉｎダイオードを用いることができる。また、光電変換層６３としては、多結晶半導体を用いることができ、光電変換層６３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、透明電極６２としては、例えば、ＩＴＯ膜などを用いることができる。また、光電変換層６３に印加される電圧を均一化するために、透明電極６２を格子状にパターニングするようにしてもよい。また、透明電極６２を透明基板６１に形成する前に透明電極６２上に酸化膜を形成し、透明基板６６１に含まれる金属成分の侵入を防止するようにしてもよい。
【００５５】
そして、光電変換層６３上には、透明電極６２に対向して配置された対向電極６４が形成され、対向電極６４上には、光電変換層６３を覆うようにして絶縁膜６５が形成されている。そして、絶縁膜６５が形成された光電変換層６３上には、平坦化膜６６が形成されている。なお、対向電極６４としては、例えば、Ｃｒなどの金属膜を用いることができる。また、絶縁膜６５としては、例えば、金属酸化物などの遮光性のある絶縁膜を用いる。この絶縁膜６５により、透明基板６１側以外の方向からの光電変換層６３への光の侵入を防止する。また、平坦化膜６６としては、例えば、ＳＯＧ（スピンオングラス）などを用いることができる。あるいは、ＣＭＰ（化学的機械的研磨）などの方法によりシリコン酸化膜などの表面を研磨することで、平坦化膜６６を形成するようにしてもよい。
【００５６】
そして、平坦化膜６６には、対向電極６４および透明電極６２にそれぞれ接続されたプラグ６７ａ、６７ｂが埋め込まれている。なお、プラグ６７ａ、６７ｂの材質としては、Ａｌ、Ｃｕ、Ｗなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、プラグ６７ａ、６７ｂが埋め込まれた平坦化膜６６上には、プラグ６７ａ、６７ｂにそれぞれ接続された配線６８ａ、６８ｂが形成されている。なお、配線６７ａ、６７ｂの材質としては、Ａｌ、Ｃｕなどの金属を用いることができる。
【００５７】
また、平坦化膜６６上には、一端が配線６８ａにかかるように配置された多結晶半導体層６９が形成され、多結晶半導体層６９上には、ゲート絶縁膜７０を介してゲート電極７１が形成されている。そして、ソース層７２ｂと配線６８ａが接触するようにして、ゲート電極７１の両側にそれぞれ配置されたドレイン層７２ａおよびソース層７２ｂが多結晶半導体層６９に設けられている。
【００５８】
そして、撮像動作を行う場合、透明基板６１を介して光電変換層６３に光を入射させる。そして、所定のタイミングでゲート電極７１をオンにし、光電変換層６３に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
これにより、半導体層を積層することで光電変換層６３を形成することが可能となるとともに、透明基板６１を介して光電変換層６３に光を入射させることを可能としつつ、光電変換層６３上に薄膜トランジスタを積層することが可能となる。このため、製造プロセスの煩雑化を抑制しつつ、光電変換層６３上に薄膜トランジスタを積層することが可能となるとともに、薄膜トランジスタに光を遮られることなく、光電変換層６３にて光を受光することが可能となり、感度の低下を抑制しつつ、チップサイズを容易に縮小することが可能となる。
【００５９】
また、対向電極６４を遮光膜として用いることにより、透明基板６１を介して入射された光が多結晶半導体層６９に入射することを防止することが可能となり、多結晶半導体層６９に形成された薄膜トランジスタの特性変動を抑制することを可能としつつ、光電変換層６３上に薄膜トランジスタを配置することが可能となる。
図８は、図７の固体撮像装置の製造方法を示す断面図である。
【００６０】
図８（ａ）において、例えば、スパッタリングなどの方法により透明基板６１上にＩＴＯ膜を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてＩＴＯ膜のパターニングを行うことにより、透明基板６１上に透明電極６２を形成する。
そして、例えば、透明電極６２が形成された透明基板６１上にｐ層／ｉ層／ｎ層の３層構造からなる多結晶半導体膜およびＣｒ膜を順次成膜し、フォトリソグラフィー技術およびエッチング技術を用いてＣｒ膜のパターニングを行うことにより、多結晶半導体膜上に対向電極６４を形成する。そして、多結晶半導体膜上に形成された対向電極６４をマスクとして多結晶半導体膜のエッチングを行うことにより、対向電極６４下に自己整合的に配置された光電変換層６３を形成する。
【００６１】
次に、図８（ｂ）に示すように、スパッタなどの方法により絶縁膜６５を形成する。そして、ＣＶＤなどの方法により、シリコン酸化膜を堆積し、ＣＭＰなどの方法によりシリコン酸化膜の表面を研磨することにより、絶縁膜６５上に平坦化膜６６を形成する。
そして、フォトリソグラフィー技術およびエッチング技術を用いて平坦化膜６６および絶縁膜６５のパターニングを行うことにより、対向電極６４および透明電極６２の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された平坦化膜６６上にタングステンを堆積し、タングステンのエッチバックを行うことにより、対向電極６４および透明電極６２にそれぞれ接続されたプラグ６７ａ、６７ｂを平坦化膜６６および絶縁膜６５に埋め込む。
【００６２】
そして、例えば、スパッタリングなどの方法により、プラグ６７ａ、６７ｂが埋め込まれた平坦化膜６６上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、プラグ６７ａ、６７ｂにそれぞれ接続された配線６８ａ、６８ｂを平坦化膜６６上に形成する。
次に、図８（ｃ）に示すように、例えば、ＣＶＤなどの方法により、配線６８ａ、６８ｂが形成された平坦化膜６６上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線６８ａに接続された多結晶半導体層６９を平坦化膜６６上に形成する。
【００６３】
そして、ＣＶＤなどの方法により、多結晶半導体層６９上にゲート絶縁膜７０を形成する。そして、ＣＶＤなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、多結晶半導体層６９上にゲート電極７１を形成する。
そして、ゲート電極７１をマスクとして不純物のイオン注入を多結晶半導体層６９に行うことにより、ゲート電極７１に両側にそれぞれ配置されたドレイン層７２ａおよびソース層７２ｂを多結晶半導体層６９に形成する。
【００６４】
これにより、半導体層を積層することで光電変換層６３を形成することが可能となるとともに、光電変換層６３上に薄膜トランジスタを積層することが可能となり、製造プロセスの煩雑化を抑制しつつ、薄膜トランジスタを透明基板上に形成するための面積を削減することが可能となる。
図９は、本発明の第５実施形態に係る固体撮像装置の概略構成を示す断面図である。
【００６５】
図９において、透明基板８１には透明電極８２が形成され、透明電極８２上には光電変換層８３が積層されている。なお、なお、透明基板８１としてはサファイアやガラスなどの絶縁性基板を用いることができ、光電変換層８３としては、例えば、ｐｉｎダイオードを用いることができる。また、光電変換層８３としては、多結晶半導体を用いることができ、光電変換層８３の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。また、透明電極８２としては、例えば、ＩＴＯ膜などを用いることができる。また、光電変換層８３に印加される電圧を均一化するために、透明電極８２を格子状にパターニングするようにしてもよい。また、透明電極８２を透明基板８１に形成する前に透明電極６２上に酸化膜を形成し、透明基板８に含まれる金属成分の侵入を防止するようにしてもよい。
【００６６】
そして、光電変換層８３上には、透明電極８２に対向して配置された対向電極８４が形成され、光電変換層８３および対向電極８４には、光を透過させる開口部８３ａ、８４ａがそれぞれ形成されている。
そして、対向電極８４上には、光電変換層８３を覆うようにして絶縁膜８５が形成されている。そして、絶縁膜８５が形成された光電変換層８３上には、平坦化膜８６が形成されている。なお、対向電極８４としては、例えば、Ｃｒなどの金属膜を用いることができる。また、絶縁膜８５としては、例えば、金属酸化物などの遮光性のある絶縁膜を用いる。この絶縁膜８５により、透明基板８１側以外の方向からの光電変換層８３への光の侵入を防止する。また、平坦化膜８６としては、例えば、ＳＯＧ（スピンオングラス）などを用いることができる。あるいは、ＣＭＰ（化学的機械的研磨）などの方法によりシリコン酸化膜などの表面を研磨することで、平坦化膜８６を形成するようにしてもよい。
【００６７】
そして、平坦化膜８６には、対向電極８４および透明電極８２にそれぞれ接続されたプラグ８７ａ、８７ｂが埋め込まれている。なお、プラグ８７ａ、８７ｂの材質としては、Ａｌ、Ｃｕ、Ｗなどの金属の他、多結晶シリコンなどの半導体を用いることができる。
そして、プラグ８７ａ、８７ｂが埋め込まれた平坦化膜８６上には、プラグ８７ａ、８７ｂにそれぞれ接続された配線８８ａ、８８ｂが形成されている。なお、配線８７ａ、８７ｂの材質としては、Ａｌ、Ｃｕなどの金属を用いることができる。
【００６８】
また、平坦化膜８６上には、一端が配線８８ａにかかるように配置された多結晶半導体層８９が形成され、多結晶半導体層８９上には、ゲート絶縁膜９０を介してゲート電極９１が形成されている。そして、ソース層９２ｂと配線８８ａが接触するようにして、ゲート電極９１の両側にそれぞれ配置されたドレイン層９２ａおよびソース層９２ｂが多結晶半導体層８９に設けられている。なお、多結晶半導体層８９は、開口部８３ａ、８４ａの配置位置を避けるようにして配置することができる。
【００６９】
そして、ゲート電極９１が形成された平坦化膜８６上には、層間絶縁膜９３が積層され、層間絶縁膜９３上には、多結晶半導体層８９を覆うようにして配置された遮光膜９４が形成されている。なお、遮光膜９４の材質としては、例えば、ＡｌやＣｒなどの金属膜を用いることができる。ここで、遮光膜９４には、開口部８３ａ、８４ａの配置位置に対応して配置された開口部９４ａが設けられている。そして、開口部９４ａが設けられた遮光膜９４上には、保護膜９５が形成されている。なお、保護膜９５としては、例えば、シリコン酸化膜、シリコン窒化膜、あるいはこれらの積層膜などを用いることができる。
【００７０】
そして、撮像動作を行う場合、遮光膜９４側から光を入射させる。そして、遮光膜９４に設けられた開口部９４ａ、対向電極８４に設けられた開口部８４ａ、光電変換層８３に設けられた開口部８３ａおよび透明基板８１をそれぞれ介して光を透過させる。そして、透明基板８１を透過した光を被写体に入射させ、被写体からの反射光を光電変換層８３で受光させる。そして、所定のタイミングでゲート電極９１をオンにし、光電変換層８３に蓄積された電荷を検出することにより、撮像動作を実現することが可能となる。
【００７１】
これにより、光電変換層８３上に薄膜トランジスタを積層することを可能としつつ、開口部８３ａ、８４ａ、９４ａをそれぞれ介して透過した光の反射光を光電変換層８３で受光することが可能となる。このため、光による薄膜トランジスタの特性変動を防止しつつ、固体撮像装置側から光を入射させながら撮像を行うことが可能となるとともに、薄膜トランジスタを透明基板８１上に形成するための面積を削減することが可能となる。この結果、固体撮像装置の動作の安定化を図りつつ、固体撮像装置の小型化を図ることが可能となるとともに、光学系の簡略化を図りつつ、スキャナまたは複写機などを構成することができる。
【００７２】
また、開口部９４ａが形成された遮光膜９４を多結晶半導体層８９上に形成するとともに、開口部８３ａが形成された光電変換層８３を多結晶半導体層８９下に形成することにより、多結晶半導体層８９に形成された薄膜トランジスタに光が入射することを抑制しつつ、開口部８３ａ、９４ａを介して光を透過させることが可能となり、多結晶半導体層８９に形成された薄膜トランジスタの特性変動を抑制することを可能としつつ、光電変換層８３上に薄膜トランジスタを配置することが可能となる。
【００７３】
図１０は、図９の固体撮像装置の製造方法を示す断面図である。
図１０（ａ）において、例えば、スパッタリングなどの方法により透明基板８１上にＩＴＯ膜を成膜し、フォトリソグラフィー技術およびエッチング技術を用いてＩＴＯ膜のパターニングを行うことにより、透明基板８１上に透明電極８２を形成する。
そして、例えば、透明電極８２が形成された透明基板８１上にｐ層／ｉ層／ｎ層の３層構造からなる多結晶半導体膜およびＣｒ膜を順次成膜し、フォトリソグラフィー技術およびエッチング技術を用いてＣｒ膜のパターニングを行うことにより、開口部８４ａが設けられた対向電極８４を多結晶半導体膜上に形成する。そして、多結晶半導体膜上に形成された対向電極８４をマスクとして多結晶半導体膜のエッチングを行うことにより、開口部８３ａが設けられた光電変換層８３を対向電極８４下に自己整合的に形成する。
【００７４】
次に、図１０（ｂ）に示すように、スパッタなどの方法により絶縁膜８５を形成し、フォトリソグラフィー技術およびエッチング技術を用いて絶縁膜８５のパターニングを行うことにより、開口部８３ａ、８４ａの配置に対応した開口部を形成する。そして、ＣＶＤなどの方法により、シリコン酸化膜を堆積し、ＣＭＰなどの方法によりシリコン酸化膜の表面を研磨することにより、絶縁膜８５上に平坦化膜８６を形成する。
【００７５】
そして、フォトリソグラフィー技術およびエッチング技術を用いて平坦化膜８６および絶縁膜８５のパターニングを行うことにより、対向電極８４および透明電極８２の表面を露出させる開口部を形成する。そして、例えば、スパッタリングなどの方法により、開口部が形成された平坦化膜８６上にタングステンを堆積し、タングステンのエッチバックを行うことにより、対向電極８４および透明電極６２にそれぞれ接続されたプラグ８７ａ、８７ｂを平坦化膜８６および絶縁膜８５に埋め込む。
【００７６】
そして、例えば、スパッタリングなどの方法により、プラグ８７ａ、８７ｂが埋め込まれた平坦化膜８６上にＡｌを堆積し、フォトリソグラフィー技術およびエッチング技術を用いてＡｌのパターニングを行うことにより、プラグ８７ａ、８７ｂにそれぞれ接続された配線８８ａ、８８ｂを平坦化膜８６上に形成する。
次に、図１０（ｃ）に示すように、例えば、ＣＶＤなどの方法により、配線８８ａ、８８ｂが形成された平坦化膜８６上に多結晶半導体膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、一端が配線８８ａに接続された多結晶半導体層８９を平坦化膜８６上に形成する。
【００７７】
そして、ＣＶＤなどの方法により、多結晶半導体層８９上にゲート絶縁膜９０を形成する。そして、ＣＶＤなどの方法により多結晶半導体膜を堆積し、フォトリソグラフィー技術およびエッチング技術を用いて多結晶半導体膜のパターニングを行うことにより、多結晶半導体層８９上にゲート電極９１を形成する。
そして、ゲート電極９１をマスクとして不純物のイオン注入を多結晶半導体層８９に行うことにより、ゲート電極９１に両側にそれぞれ配置されたドレイン層９２ａおよびソース層９２ｂを多結晶半導体層８９に形成する。
【００７８】
次に、図１０（ｄ）に示すように、例えば、ＣＶＤなどの方法により、ゲート電極９１が形成された平坦化膜８６上に層間絶縁膜９３を積層する。そして、スパッタリングなどの方法により、層間絶縁膜９３上にＡｌなどの金属膜を成膜する。そして、フォトリソグラフィー技術およびエッチング技術を用いて金属膜のパターニングを行うことにより、多結晶半導体層８９を覆うようにして配置された遮光膜９４を層間絶縁膜９３上に形成するとともに、開口部８３ａ、８４ａの配置位置に対応して配置された開口部９４ａを遮光膜９４に形成する。
【００７９】
これにより、多結晶半導体層８９に形成された薄膜トランジスタに光が入射することを抑制しつつ、光電変換層８３上に薄膜トランジスタを積層することが可能となるとともに、開口部９４ａ、８４ａ、８３ａをそれぞれ介して透過した光の反射光を光電変換層８３で受光することが可能となり、固体撮像装置の動作の安定化を図りつつ、固体撮像装置の光学系の簡略化を図ることが可能となる。
【図面の簡単な説明】
【００８０】
【図１】本発明の第１実施形態に係る固体撮像装置の概略構成を示す断面図。
【図２】図１の固体撮像装置の製造方法を示す断面図。
【図３】本発明の第２実施形態に係る固体撮像装置の概略構成を示す断面図。
【図４】図３の固体撮像装置の製造方法を示す断面図。
【図５】本発明の第３実施形態に係る固体撮像装置の概略構成を示す断面図。
【図６】図５の固体撮像装置の製造方法を示す断面図。
【図７】本発明の第４実施形態に係る固体撮像装置の概略構成を示す断面図。
【図８】図７の固体撮像装置の製造方法を示す断面図。
【図９】本発明の第５実施形態に係る固体撮像装置の概略構成を示す断面図。
【図１０】図９の固体撮像装置の製造方法を示す断面図。
【符号の説明】
【００８１】
１、２１、４１、６１、８１  透明基板、２、２２、４２  Ｐ型半導体層、３、２３、４３  Ｎ型ウェル、４  Ｐ型ウェル、５、２８、４８、７０、９０  ゲート絶縁膜、６、２９、４９、７１、９１  ゲート電極、７ａ、３０ａ、５０ａ、７２ａ、９２ａ  ドレイン層、７ｂ、３０ｂ、５０ｂ、７２ｂ、９２ｂ  ソース層  ８、２４、４４、９３  層間絶縁膜、９ａ〜９ｄ、２５ａ、２５ｂ、４５ａ、４５ｂ、６７ａ、６７ｂ、８７ａ、８７ｂ  プラグ、１０ａ〜１０ｃ、２６ａ、２６ｂ、４６ａ、４６ｂ、６８ａ、６８ｂ、８８ａ、８８ｂ  配線、２７、４７、６９、８９  多結晶半導体層、３１、５１、７３、９５  保護膜、５２ａ、５２ｂ、９４  遮光膜、６２、８２  透明電極、６３、８３  光電変換層、６４、８４  対向電極、６５、８５  絶縁膜、６６、８６  平坦化膜、８３ａ、８４ａ、９４ａ  開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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