(57)【要約】【課題】  半導体素子の出力端子以降に介在する各装置の不要な特性に関係無く、正確に効率的に半導体素子の出力電圧をテストすることが出来る半導体素子検査方法の提供。【解決手段】  半導体素子の出力電圧が印加されるバッファを通じて与えられた前記出力電圧が、該出力電圧の許容上限電圧を超えるか否かを判定する上限判定手段と、前記出力電圧が該出力電圧の許容下限電圧を下回るか否かを判定する下限判定手段とを用いて、半導体素子の出力電圧が正常であるか否かを検査する半導体素子検査方法。許容上限電圧をバッファに印加しているときに（Ｓ４）、上限判定手段が判定する上限判定電圧値を検出し（Ｓ６）、許容下限電圧をバッファに印加しているときに（Ｓ１０）、下限判定手段が判定する下限判定電圧値を検出し（Ｓ１２）、検出した上限判定電圧値及び下限判定電圧値を上限判定手段及び下限判定手段に夫々設定して、半導体素子の出力電圧を検査する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
半導体素子の出力電圧が印加されるバッファを通じて与えられた前記出力電圧が、該出力電圧の許容上限電圧を超えるか否かを判定する上限判定手段と、前記出力電圧が該出力電圧の許容下限電圧を下回るか否かを判定する下限判定手段とを用いて、前記半導体素子の出力電圧が正常であるか否かを検査する半導体素子検査方法において、
前記許容上限電圧及び許容下限電圧を前記バッファに印加する許容電圧印加手段を用意し、該許容電圧印加手段が許容上限電圧を前記バッファに印加しているときに、前記上限判定手段が判定する上限判定電圧値を検出し、前記許容電圧印加手段が許容下限電圧を前記バッファに印加しているときに、前記下限判定手段が判定する下限判定電圧値を検出し、検出した前記上限判定電圧値を前記上限判定手段に設定し、検出した前記下限判定電圧値を前記下限判定手段に設定して、前記半導体素子の出力電圧を検査することを特徴とする半導体素子検査方法。
【請求項２】
前記許容電圧印加手段が許容上限電圧を前記バッファに印加しているときに、前記上限判定手段の判定を反転させる電圧値を上限判定電圧値とし、前記許容電圧印加手段が許容下限電圧を前記バッファに印加しているときに、前記下限判定手段の判定を反転させる電圧値を下限判定電圧値とする請求項１記載の半導体素子検査方法。
【請求項３】
順次、記憶した前記上限判定電圧値を前記上限判定手段に設定し、記憶した前記下限判定電圧値を前記下限判定手段に設定して、前記半導体素子の複数種類の出力電圧を検査する請求項１又は２記載の半導体素子検査方法。
【請求項４】
並行して複数の半導体素子の前記出力電圧を検査する請求項１乃至３の何れか１つに記載の半導体素子検査方法。
【請求項５】
半導体素子の出力電圧が印加されるバッファと、該バッファを通じて与えられた前記出力電圧が、該出力電圧の許容上限電圧を超えるか否かを判定する上限判定手段と、前記出力電圧が該出力電圧の許容下限電圧を下回るか否かを判定する下限判定手段とを備え、前記半導体素子の出力電圧が正常であるか否かを検査する半導体素子検査装置において、
前記許容上限電圧及び許容下限電圧を前記バッファに印加する許容電圧印加手段と、該許容電圧印加手段が許容上限電圧を前記バッファに印加しているときに、前記上限判定手段が判定する電圧値を検出する上限判定電圧検出手段と、該上限判定電圧検出手段が検出した電圧値を記憶する上限判定電圧記憶手段と、前記許容電圧印加手段が許容下限電圧を前記バッファに印加しているときに、前記下限判定手段が判定する電圧値を検出する下限判定電圧検出手段と、該下限判定電圧検出手段が検出した電圧値を記憶する下限判定電圧記憶手段とを備え、前記上限判定手段に上限判定電圧記憶手段が記憶する電圧値を設定し、前記下限判定手段に下限判定電圧検出手段が記憶する電圧値を設定して、前記半導体素子の出力電圧を検査すべくなしてあることを特徴とする半導体素子検査装置。
【請求項６】
前記上限判定電圧検出手段は、前記上限判定手段の判定を反転させる電圧値を検出し、前記下限判定電圧検出手段は、前記下限判定手段の判定を反転させる電圧値を検出すべくなしてある請求項５記載の半導体素子検査装置。
【請求項７】
複数種類の前記出力電圧について対応すべくなしてあり、該複数種類の出力電圧について、順次、前記上限判定手段に上限判定電圧記憶手段が記憶する電圧値を設定し、前記下限判定手段に下限判定電圧検出手段が記憶する電圧値を設定して、前記半導体素子の出力電圧を検査すべくなしてある請求項５又は６記載の半導体素子検査装置。
【請求項８】
請求項５乃至７に記載された半導体素子検査装置を複数備え、複数の半導体素子の出力電圧を検査すべくなしてあることを特徴とする半導体素子検査装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の出力電圧が正常であるか否かを検査する半導体素子検査方法及び半導体素子検査装置に関するものであり、特に、半導体集積回路（例えば、液晶駆動用ＩＣ等）の各出力電圧が正常であるか否かを検査する半導体素子検査方法及び半導体素子検査装置に関するものである。
【背景技術】
【０００２】
出力電圧を切替えて液晶を駆動するドライバの出力電圧が規定内であるか否かをテストする場合に、その出力電圧を高速電圧計で測定する方法、及びコンパレータを用いてテストする方法がある。
【０００３】
高速電圧計は高価である為、多出力（〜５１２出力）に対して１〜４台等の少ない高速電圧計を含む装置で、測定対象の出力端子を切替えながら、全切替え電圧の電圧測定、その測定した電圧値の記憶、及び記憶した電圧値の判定を行う。
【０００４】
コンパレータでテストする場合は、全切替え電圧をテストする為に、コンパレータの判定電圧を、ドライバの切替え電圧の仕様値に変更しながら行なう。
【特許文献１】特開昭６０−２５９０１８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
電圧測定をコンパレータを用いて実施する場合は、被測定デバイス（半導体素子）が複数種類の出力電圧値を切替えるのに対して、それらが規定内であるか否かを判定する為に、コンパレータの複数種類の判定電圧を切替え、規定の判定電圧値に変更する必要がある。この工程は、従来の検査装置であれば、膨大な時間を要するので、電圧切替え数が多い場合には、低効率となり、量産品のテストでは用いることが出来ないという問題がある。
【０００６】
また、コンパレータの前段に電圧を減衰又は増幅させるアンプが挿入されている場合が
殆どであり、アンプはゲイン、オフセット等の特性を持っている為、それらを考慮した上でコンパレータの判定電圧を設定する必要がある。更に、コンパレータもこれらの特性を持っている為、同様にこれらの特性を考慮した上で、コンパレータの判定電圧を設定する必要があり、これらの成分がある状態では、正確に被測定デバイスの出力電圧値をテスト出来ないという問題がある。
【０００７】
本発明は、上述したような事情に鑑みてなされたものであり、半導体素子の出力端子以降に介在する各装置の不要な特性に関係無く、正確に効率的に半導体素子の出力電圧をテストすることが出来る半導体素子検査方法及び半導体素子検査装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体素子検査方法は、半導体素子の出力電圧が印加されるバッファを通じて与えられた前記出力電圧が、該出力電圧の許容上限電圧を超えるか否かを判定する上限判定手段と、前記出力電圧が該出力電圧の許容下限電圧を下回るか否かを判定する下限判定手段とを用いて、前記半導体素子の出力電圧が正常であるか否かを検査する半導体素子検査方法において、前記許容上限電圧及び許容下限電圧を前記バッファに印加する許容電圧印加手段を用意し、該許容電圧印加手段が許容上限電圧を前記バッファに印加しているときに、前記上限判定手段が判定する上限判定電圧値を検出し、前記許容電圧印加手段が許容下限電圧を前記バッファに印加しているときに、前記下限判定手段が判定する下限判定電圧値を検出し、検出した前記上限判定電圧値を前記上限判定手段に設定し、検出した前記下限判定電圧値を前記下限判定手段に設定して、前記半導体素子の出力電圧を検査することを特徴とする。
【０００９】
本発明に係る半導体素子検査方法は、前記許容電圧印加手段が許容上限電圧を前記バッファに印加しているときに、前記上限判定手段の判定を反転させる電圧値を上限判定電圧値とし、前記許容電圧印加手段が許容下限電圧を前記バッファに印加しているときに、前記下限判定手段の判定を反転させる電圧値を下限判定電圧値とすることを特徴とする。
【００１０】
本発明に係る半導体素子検査方法は、順次、記憶した前記上限判定電圧値を前記上限判定手段に設定し、記憶した前記下限判定電圧値を前記下限判定手段に設定して、前記半導体素子の複数種類の出力電圧を検査することを特徴とする。
【００１１】
本発明に係る半導体素子検査方法は、並行して複数の半導体素子の前記出力電圧を検査することを特徴とする。
【００１２】
本発明に係る半導体素子検査装置は、半導体素子の出力電圧が印加されるバッファと、該バッファを通じて与えられた前記出力電圧が、該出力電圧の許容上限電圧を超えるか否かを判定する上限判定手段と、前記出力電圧が該出力電圧の許容下限電圧を下回るか否かを判定する下限判定手段とを備え、前記半導体素子の出力電圧が正常であるか否かを検査する半導体素子検査装置において、前記許容上限電圧及び許容下限電圧を前記バッファに印加する許容電圧印加手段と、該許容電圧印加手段が許容上限電圧を前記バッファに印加しているときに、前記上限判定手段が判定する電圧値を検出する上限判定電圧検出手段と、該上限判定電圧検出手段が検出した電圧値を記憶する上限判定電圧記憶手段と、前記許容電圧印加手段が許容下限電圧を前記バッファに印加しているときに、前記下限判定手段が判定する電圧値を検出する下限判定電圧検出手段と、該下限判定電圧検出手段が検出した電圧値を記憶する下限判定電圧記憶手段とを備え、前記上限判定手段に上限判定電圧記憶手段が記憶する電圧値を設定し、前記下限判定手段に下限判定電圧検出手段が記憶する電圧値を設定して、前記半導体素子の出力電圧を検査すべくなしてあることを特徴とする。
【００１３】
本発明に係る半導体素子検査方法及び半導体素子検査装置では、バッファに半導体素子の出力電圧が印加され、上限判定手段が、バッファを通じて与えられた半導体素子の出力電圧がその出力電圧の許容上限電圧を超えるか否かを判定し、下限判定手段が、半導体素子の出力電圧がその出力電圧の許容下限電圧を下回るか否かを判定し、半導体素子の出力電圧が正常であるか否かを検査する。許容電圧印加手段が許容上限電圧をバッファに印加しているときに、上限判定電圧検出手段が、上限判定手段が判定する電圧値を検出し、上限判定電圧記憶手段が、上限判定電圧検出手段が検出した電圧値を記憶する。許容電圧印加手段が許容下限電圧をバッファに印加しているときに、下限判定電圧検出手段が、下限判定手段が判定する電圧値を検出し、下限判定電圧記憶手段が、下限判定電圧検出手段が検出した電圧値を記憶する。上限判定手段に上限判定電圧記憶手段が記憶する電圧値を設定し、下限判定手段に下限判定電圧検出手段が記憶する電圧値を設定して、半導体素子の出力電圧を検査する。
【００１４】
本発明に係る半導体素子検査装置は、前記上限判定電圧検出手段は、前記上限判定手段の判定を反転させる電圧値を検出し、前記下限判定電圧検出手段は、前記下限判定手段の判定を反転させる電圧値を検出すべくなしてあることを特徴とする。
【００１５】
本発明に係る半導体素子検査方法及び半導体素子検査装置では、上限判定電圧検出手段は、上限判定手段の判定を反転させる電圧値を検出し、下限判定電圧検出手段は、下限判定手段の判定を反転させる電圧値を検出する。
【００１６】
本発明に係る半導体素子検査装置は、複数種類の前記出力電圧について対応すべくなしてあり、該複数種類の出力電圧について、順次、前記上限判定手段に上限判定電圧記憶手段が記憶する電圧値を設定し、前記下限判定手段に下限判定電圧検出手段が記憶する電圧値を設定して、前記半導体素子の出力電圧を検査すべくなしてあることを特徴とする。
【００１７】
本発明に係る半導体素子検査方法及び半導体素子検査装置では、半導体素子の複数種類の出力電圧について対応すべくなしてあり、複数種類の出力電圧について、順次、上限判定手段に上限判定電圧記憶手段が記憶する電圧値を設定し、下限判定手段に下限判定電圧検出手段が記憶する電圧値を設定して、半導体素子の出力電圧を検査する。
【００１８】
本発明に係る半導体素子検査装置は、本発明に係る半導体素子検査装置を複数備え、複数の半導体素子の出力電圧を検査すべくなしてあることを特徴とする。
【００１９】
本発明に係る半導体素子検査方法及び半導体素子検査装置では、本発明に係る半導体素子検査装置を複数備え、複数の半導体素子の出力電圧を検査する。
【発明の効果】
【００２０】
本発明に係る半導体素子検査方法及び半導体素子検査装置によれば、半導体素子の出力端子以降に介在する各装置の不要な特性に関係無く、正確に効率的に半導体素子の出力電圧をテストすることが出来る半導体素子検査方法及び半導体素子検査装置を実現することが出来る。
【００２１】
また、本発明に係る半導体素子検査方法及び半導体素子検査装置によれば、半導体素子の多段階の出力電圧の全段の値を、実際の表示機器駆動装置の出力切替え速度で検査することが出来る。
【００２２】
これにより、検査時間の大幅な短縮が可能である。例えば５１２段階の５１２出力の表示機器駆動装置出力電圧を検査する場合、1台の高速電圧計では１０〜１５秒要していたものが、本発明では、本発明の装置を表示機器駆動装置の出力分を用いたとして、表示機器駆動装置の出力切替え速度の１０〜２０μ秒に、出力切替え数を乗じた５〜１０ミリ秒で検査を済ませることが出来る。
【００２３】
また、コンパレータを使用する場合、コンパレータ迄の経路に表示機器駆動装置の出力電圧のばらつき仕様を大きく上回る量の誤差要因が存在しており、実際には検査を行うことが不可能であったが、本発明によりこの誤差要因を取り除く為、極めて正確な半導体素子検査方法及び半導体素子検査装置を提供することが出来る。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明を、その実施の形態を示す図面を参照しながら説明する。
【００２５】
図１は、本発明に係る半導体素子検査方法を実行する本発明に係る半導体検査装置の実施の形態の構成を示すブロック図である。
【００２６】
ここでは、半導体検査装置が検査するデバイス１（半導体素子）は３本の出力端子Ａ，Ｂ，Ｃを有し、各出力端子Ａ，Ｂ，Ｃが３段階の電圧を出力する例を示す。
【００２７】
この半導体検査装置は、デバイス１の各出力端子Ａ，Ｂ，Ｃをそれぞれテストする為の半導体検査部２Ａ，２Ｂ，２Ｃを備えている。
【００２８】
出力端子Ａは、切替スイッチ１６を介してバッファ１９（減衰器又は増幅器）の入力端子に接続され、バッファ１９の出力端子は、ハイ側コンパレータ２（上限判定手段）及びロー側コンパレータ８（下限判定手段）の各一方の入力端子に接続されている。ハイ側コンパレータ２及びロー側コンパレータ８の各出力端子は、それぞれコンパレータ出力変換器２０に接続されている。
【００２９】
バッファ１９の入力端子には、また、切替スイッチ１５を介して、電圧印加器１４（許容電圧印加手段）が接続されている。
【００３０】
ハイ側コンパレータ２の他方の入力端子は、ＤＡ変換器４（Digital/Analog変換器）の出力端子に接続され、ＤＡ変換器４の入力端子には、レジスタであるデータ記憶部５が接続され、ＤＡ変換器４は、データ記憶部５が記憶するデータ（電圧値）に応じた電圧を出力する。
【００３１】
データ記憶部５の入力端子は、データ記憶部６１（上限判定電圧記憶手段）の出力端子に接続され、データ記憶部６１は、データ記憶部６２，６３（上限判定電圧記憶手段）と共にレジスタ列を構成している。データ記憶部５の出力端子は、データ記憶部６３の入力端子に接続されている。
【００３２】
データ記憶部５，６１，６２，６３には、それぞれシフトレジスタであるデータ転送器７１が接続され、データ記憶部５，６１，６２，６３がそれぞれ記憶するデータは、データ転送器７の動作により、順次、シフト（転送）されるようになっている。
【００３３】
ロー側コンパレータ８の他方の入力端子は、ＤＡ変換器１０の出力端子に接続され、ＤＡ変換器１０の入力端子には、レジスタであるデータ記憶部１１が接続され、ＤＡ変換器１０は、データ記憶部１１が記憶するデータ（電圧値）に応じた電圧を出力する。
【００３４】
データ記憶部１１の入力端子は、データ記憶部１２１（下限判定電圧記憶手段）の出力端子に接続され、データ記憶部１２１は、データ記憶部１２２，１２３（下限判定電圧記憶手段）と共にレジスタ列を構成している。データ記憶部１１の出力端子は、データ記憶部１２３の入力端子に接続されている。
【００３５】
データ記憶部１１，１２１，１２２，１２３には、それぞれシフトレジスタであるデータ転送器１３１が接続され、データ記憶部１１，１２１，１２２，１２３がそれぞれ記憶するデータは、データ転送器１３１の動作により、順次、シフト（転送）されるようになっている。
【００３６】
半導体検査部２Ｂ，２Ｃの構成は、半導体検査部２Ａの構成と同様である。
【００３７】
以下に、このような構成の半導体素子検査装置の動作を、それを示す図２，４のフローチャートを参照しながら説明する。
【００３８】
デバイス１の出力端子Ａ，Ｂ，Ｃがそれぞれ順次出力する電圧Ｖ１７の、それぞれ1段階目が１Ｖ、２段階目が３Ｖ、３段階目が５Ｖであり、それらの仕様規定範囲をそれぞれ１Ｖ±１０ｍＶ、３Ｖ±１０ｍＶ、５Ｖ±１０ｍＶとし、出力端子Ａ，Ｂ，Ｃからの各出力が良品範囲内であると想定する。
【００３９】
半導体検査部２Ａ，２Ｂ，２Ｃの各バッファ１９の増幅率を１．０、０．９、１．１、各オフセット値を０．０、０．１、−０．１と想定する。
【００４０】
半導体検査部２Ａ，２Ｂ，２Ｃの各ハイ側コンパレータ２の増幅率を１．０、１．１、０．９、各オフセット値を０．０、−０．１、０．１と想定する。
【００４１】
半導体検査部２Ａ，２Ｂ，２Ｃの各ロー側コンパレータ８の増幅率を１．０、０．９、
１．１、各オフセット値を０．０、０．１、−０．１と想定する。
【００４２】
以下に、上記の想定した例において、デバイス１の出力電圧値をテストするに至る迄の全工程を説明する。
【００４３】
デバイス１の各出力電圧値Ｖ１７をテストする前に、各バッファ１９、ハイ側コンパレータ２及びロー側コンパレータ８のゲインオフセットを含めた各ハイ側判定電圧Ｖ３とロー側判定電圧Ｖ９とを求める。
【００４４】
先ず、各切替スイッチ１５をオンに、各切替スイッチ１６をオフにして、各バッファ１９に各電圧印加器１４をそれぞれ接続する（図２Ｓ２）。
【００４５】
次に、テストする出力電圧が１Ｖであるときの、各ハイ側コンパレータ２が各入力電圧Ｖ１９１をそれぞれ判定する為の各ハイ側コンパレータ判定電圧Ｖ３を求める。
【００４６】
このとき、各電圧印加器１４から１Ｖの許容上限電圧１．０１Ｖを出力させた（Ｓ４）状態で、各ＤＡ変換器４からの出力電圧を変化させ、各ハイ側コンパレータ２の判定出力がそれぞれ反転したときの出力電圧を各ハイ側コンパレータ判定電圧Ｖ３（許容上限電圧判定電圧）として検出する（Ｓ６）。検出した各ハイ側コンパレータ判定電圧Ｖ３は、各データ記憶部６１に記憶させる（Ｓ８）。
【００４７】
次に、テストする出力電圧が１Ｖであるときの、各ロー側コンパレータ８が各入力電圧Ｖ１９１をそれぞれ判定する為の各ロー側コンパレータ判定電圧Ｖ９を求める。
【００４８】
このとき、各電圧印加器１４から１Ｖの許容下限電圧０．９９Ｖを出力させた（Ｓ１０）状態で、各ＤＡ変換器１０からの出力電圧を変化させ、各ロー側コンパレータ８の判定出力がそれぞれ反転したときの出力電圧を各ロー側コンパレータ判定電圧Ｖ９（許容下限電圧判定電圧）として検出する（Ｓ１２）。検出した各ロー側コンパレータ判定電圧Ｖ９は、各データ記憶部１２１に記憶させる（Ｓ１４）。
【００４９】
次に、テストする出力電圧が他に有るか否かを判定し（Ｓ１６）、この場合は、出力電圧が３Ｖであるときの、各ハイ側コンパレータ２が各入力電圧Ｖ１９１をそれぞれ判定する為の各ハイ側コンパレータ判定電圧Ｖ３を求める。
【００５０】
このとき、各電圧印加器１４から３Ｖの許容上限電圧３．０１Ｖを出力させた（Ｓ４）状態で、各ＤＡ変換器４からの出力電圧を変化させ、各ハイ側コンパレータ２の判定出力がそれぞれ反転したときの出力電圧を各ハイ側コンパレータ判定電圧Ｖ３として検出する（Ｓ６）。検出した各ハイ側コンパレータ判定電圧Ｖ３は、各データ記憶部６２に記憶させる（Ｓ８）。
【００５１】
次に、テストする出力電圧が３Ｖであるときの、各ロー側コンパレータ８が各入力電圧Ｖ１９１をそれぞれ判定する為の各ロー側コンパレータ判定電圧Ｖ９を求める。
【００５２】
このとき、各電圧印加器１４から３Ｖの許容下限電圧２．９９Ｖを出力させた（Ｓ１０）状態で、各ＤＡ変換器１０からの出力電圧を変化させ、各ロー側コンパレータ８の判定出力がそれぞれ反転したときの出力電圧を各ロー側コンパレータ判定電圧Ｖ９として検出する（Ｓ１２）。検出した各ロー側コンパレータ判定電圧Ｖ９は、各データ記憶部１２２に記憶させる（Ｓ１４）。
【００５３】
次に、テストする出力電圧が他に有るか否かを判定し（Ｓ１６）、この場合は、出力電圧が５Ｖであるときの、各ハイ側コンパレータ２が各入力電圧Ｖ１９１をそれぞれ判定する為の各ハイ側コンパレータ判定電圧Ｖ３を求める。
【００５４】
このとき、各電圧印加器１４から５Ｖの許容上限電圧５．０１Ｖを出力させた（Ｓ４）状態で、各ＤＡ変換器４からの出力電圧を変化させ、各ハイ側コンパレータ２の判定出力がそれぞれ反転したときの出力電圧を各ハイ側コンパレータ判定電圧Ｖ３として検出する（Ｓ６）。検出した各ハイ側コンパレータ判定電圧Ｖ３は、各データ記憶部６３に記憶させる（Ｓ８）。
【００５５】
次に、テストする出力電圧が５Ｖであるときの、各ロー側コンパレータ８が各入力電圧Ｖ１９１をそれぞれ判定する為の各ロー側コンパレータ判定電圧Ｖ９を求める。
【００５６】
このとき、各電圧印加器１４から５Ｖの許容下限電圧４．９９Ｖを出力させた（Ｓ１０）状態で、各ＤＡ変換器１０からの出力電圧を変化させ、各ロー側コンパレータ８の判定出力がそれぞれ反転したときの出力電圧を各ロー側コンパレータ判定電圧Ｖ９として検出する（Ｓ１２）。検出した各ロー側コンパレータ判定電圧Ｖ９は、各データ記憶部１２３に記憶させる（Ｓ１４）。
【００５７】
次に、テストする出力電圧が他に有るか否かを判定し（Ｓ１６）、この場合は、他にテストする出力電圧が無いので、各切替スイッチ１５をオフに、各切替スイッチ１６をオンにして、各バッファ１９にデバイス１の各出力端子Ａ、Ｂ、Ｃをそれぞれ接続して（Ｓ１８）終了する。
【００５８】
上述したようにしてそれぞれ求めたコンパレータ判定電圧は、例えば図３に示す図表のようになる。
【００５９】
続いて、デバイス１の各出力端子Ａ、Ｂ、Ｃからの各出力電圧Ｖ１７のテストに移る。
【００６０】
デバイス１の各出力端子Ａ、Ｂ、Ｃから１Ｖ、３Ｖ、５Ｖの順番で出力されるように設定してある場合、これに合わせて、コンパレータ２，８に判定電圧を設定する順番を設定する。これらの判定電圧は、上述したように、事前に求めてデータ記憶部６１〜６３，１２１〜１２３に記憶させている判定電圧を用いる。
【００６１】
先ず、テストする出力電圧が１Ｖであるときの各ハイ側コンパレータ判定電圧Ｖ３を、それぞれ各データ転送器７１により各データ記憶部６１から各データ記憶部５に転送し、各ハイ側コンパレータ２の判定電圧を設定する（Ｓ２０）。このとき、各データ転送器７１は、各データ記憶部５の記憶データを各データ記憶部６３に、各データ記憶部６３の記憶データを各データ記憶部６２に、各データ記憶部６２の記憶データを各データ記憶部６１に、それぞれ転送する。
【００６２】
同様に、テストする出力電圧が１Ｖであるときの各ロー側コンパレータ判定電圧Ｖ９を、それぞれ各データ転送器１３１により各データ記憶部１２１から各データ記憶部１１に転送し、各ロー側コンパレータ８の判定電圧を設定する（Ｓ２０）。このとき、各データ転送器１３１は、各データ記憶部１１の記憶データを各データ記憶部１２３に、各データ記憶部１２３の記憶データを各データ記憶部１２２に、各データ記憶部１２２の記憶データを各データ記憶部１２１に、それぞれ転送する。
【００６３】
これにより、ＤＡ変換器４，１０は、データ記憶部５，１１の記憶データに応じたアナログ電圧Ｖ３，Ｖ９を出力し、これらは、それぞれハイ側コンパレータ２及びロー側コンパレータ８の判定に用いられる。
【００６４】
各コンパレータの判定電圧が設定された状態（Ｓ２０）で、デバイス１の各出力端子Ａ、Ｂ、Ｃから１Ｖの出力電圧Ｖ１７が出力され（Ｓ２２）、各バッファ１９に与えられる。
【００６５】
各ハイ側コンパレータ２及びロー側コンパレータ８は、各バッファ１９の出力電圧Ｖ１９１を判定し（Ｓ２４）、その判定出力を各コンパレータ出力変換器２０に与える。ここで、コンパレータの判定出力が反転したときは（Ｓ２６）、当該出力端子が規定外の電圧を出力しているのであり、図示しない記録手段にそれを記録しておく（Ｓ３０）。コンパレータの判定出力が反転しないときは（Ｓ２６）、当該出力端子は規定内の電圧を出力しているのであり、異常なしとする。
【００６６】
次に、デバイス１の各出力端子Ａ、Ｂ、Ｃからの出力電圧Ｖ１７に、テストすべき出力電圧が有るか否かを判定し（Ｓ２８）、この場合は、出力電圧Ｖ１７が３Ｖであるときのテストに移る。
【００６７】
先ず、テストする出力電圧が３Ｖであるときの各ハイ側コンパレータ判定電圧Ｖ３を、それぞれ各データ転送器７１により各データ記憶部６１から各データ記憶部５に転送し、各ハイ側コンパレータ２の判定電圧を設定する（Ｓ２０）。このとき、各データ転送器７１は、各データ記憶部５の記憶データを各データ記憶部６３に、各データ記憶部６３の記憶データを各データ記憶部６２に、各データ記憶部６２の記憶データを各データ記憶部６１に、それぞれ転送する。
【００６８】
同様に、テストする出力電圧が３Ｖであるときの各ロー側コンパレータ判定電圧Ｖ９を、それぞれ各データ転送器１３１により各データ記憶部１２１から各データ記憶部１１に転送し、各ロー側コンパレータ８の判定電圧を設定する（Ｓ２０）。このとき、各データ転送器１３１は、各データ記憶部１１の記憶データを各データ記憶部１２３に、各データ記憶部１２３の記憶データを各データ記憶部１２２に、各データ記憶部１２２の記憶データを各データ記憶部１２１に、それぞれ転送する。
【００６９】
これにより、ＤＡ変換器４，１０は、データ記憶部５，１１の記憶データに応じたアナログ電圧Ｖ３，Ｖ９を出力し、これらは、それぞれハイ側コンパレータ２及びロー側コンパレータ８の判定に用いられる。
【００７０】
各コンパレータの判定電圧が設定された状態（Ｓ２０）で、デバイス１の各出力端子Ａ、Ｂ、Ｃから３Ｖの出力電圧Ｖ１７が出力され（Ｓ２２）、各バッファ１９に与えられる。
【００７１】
各ハイ側コンパレータ２及びロー側コンパレータ８は、各バッファ１９の出力電圧Ｖ１９１を判定し（Ｓ２４）、その判定出力を各コンパレータ出力変換器２０に与える。ここで、コンパレータの判定出力が反転したときは（Ｓ２６）、当該出力端子が規定外の電圧を出力しているのであり、図示しない記録手段にそれを記録しておく（Ｓ３０）。コンパレータの判定出力が反転しないときは（Ｓ２６）、当該出力端子は規定内の電圧を出力しているのであり、異常なしとする。
【００７２】
次に、デバイス１の各出力端子Ａ、Ｂ、Ｃからの出力電圧Ｖ１７に、テストすべき出力電圧が有るか否かを判定し（Ｓ２８）、この場合は、出力電圧Ｖ１７が５Ｖであるときのテストに移る。
【００７３】
先ず、テストする出力電圧が５Ｖであるときの各ハイ側コンパレータ判定電圧Ｖ３を、それぞれ各データ転送器７１により各データ記憶部６１から各データ記憶部５に転送し、各ハイ側コンパレータ２の判定電圧を設定する（Ｓ２０）。このとき、各データ転送器７１は、各データ記憶部５の記憶データを各データ記憶部６３に、各データ記憶部６３の記憶データを各データ記憶部６２に、各データ記憶部６２の記憶データを各データ記憶部６１に、それぞれ転送する。
【００７４】
同様に、テストする出力電圧が５Ｖであるときの各ロー側コンパレータ判定電圧Ｖ９を、それぞれ各データ転送器１３１により各データ記憶部１２１から各データ記憶部１１に転送し、各ロー側コンパレータ８の判定電圧を設定する（Ｓ２０）。このとき、各データ転送器１３１は、各データ記憶部１１の記憶データを各データ記憶部１２３に、各データ記憶部１２３の記憶データを各データ記憶部１２２に、各データ記憶部１２２の記憶データを各データ記憶部１２１に、それぞれ転送する。
【００７５】
これにより、ＤＡ変換器４，１０は、データ記憶部５，１１の記憶データに応じたアナログ電圧Ｖ３，Ｖ９を出力し、これらは、それぞれハイ側コンパレータ２及びロー側コンパレータ８の判定に用いられる。
【００７６】
各コンパレータの判定電圧が設定された状態（Ｓ２０）で、デバイス１の各出力端子Ａ、Ｂ、Ｃから５Ｖの出力電圧Ｖ１７が出力され（Ｓ２２）、各バッファ１９に与えられる。
【００７７】
各ハイ側コンパレータ２及びロー側コンパレータ８は、各バッファ１９の出力電圧Ｖ１９１を判定し（Ｓ２４）、その判定出力を各コンパレータ出力変換器２０に与える。ここで、コンパレータの判定出力が反転したときは（Ｓ２６）、当該出力端子が規定外の電圧を出力しているのであり、図示しない記録手段にそれを記録しておく（Ｓ３０）。コンパレータの判定出力が反転しないときは（Ｓ２６）、当該出力端子は規定内の電圧を出力しているのであり、異常なしとする。
【００７８】
次に、デバイス１の各出力端子Ａ、Ｂ、Ｃからの出力電圧Ｖ１７に、テストすべき出力電圧が有るか否かを判定し（Ｓ２８）、この場合は、テストすべき出力電圧が無いので、テストを終了する。
【００７９】
尚、上述した実施の形態では、デバイス１の各出力端子を３本とし、その各出力電圧を１Ｖ，３Ｖ，５Ｖの３種類としているが、これらに限らず、より多数の出力端子及び出力電圧の種類であっても、同様に実現出来ることは勿論である。
【図面の簡単な説明】
【００８０】
【図１】本発明に係る半導体素子検査方法を実行する本発明に係る半導体検査装置の実施の形態の構成を示すブロック図である。
【図２】本発明に係る半導体素子検査装置の動作を示すフローチャートである。
【図３】本発明の実施の形態で示した例によるコンパレータの判定電圧をまとめた図表である。
【図４】本発明に係る半導体素子検査装置の動作を示すフローチャートである。
【符号の説明】
【００８１】
１  デバイス（表示機器駆動装置、半導体素子）
２  ハイ側コンパレータ（上限判定手段）
４，１０  ＤＡ変換器
５，１１  データ記憶部
８  ロー側コンパレータ（下限判定手段）
１４  電圧印加器（許容電圧印加手段）
１５，１６  切替スイッチ
１９  バッファ（減衰器、増幅器）
２０  コンパレータ出力変換器
６１〜６３  データ記憶部（上限判定電圧記憶手段）
１２１〜１２３  データ記憶部（下限判定電圧記憶手段）
７１，１３１  データ転送器
Ｖ３  ハイ側コンパレータ判定電圧
Ｖ９  ロー側コンパレータ判定電圧
Ｖ１７  デバイスの出力電圧
Ｖ１８  電圧印加器出力
【図１】
2005055229.tif 000003
【図２】
2005055229.tif 000004
【図３】
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【図４】
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