(57)【要約】【課題】  不揮発性半導体記憶装置の微細化、大容量化を推進する。【解決手段】  フラッシュメモリのメモリセルＭＣは、ｐ型ウエル３の表面に形成された第１ゲート絶縁膜５と、第１ゲート絶縁膜５の上に形成され、側面および上面が酸化シリコン膜（第１絶縁膜）６で覆われた選択ゲート７と、選択ゲート７の両側にサイドウォール状に形成され、酸化シリコン膜６を介して選択ゲート７と電気的に分離されたフローティングゲート８と、酸化シリコン膜６およびフローティングゲート８のそれぞれの表面を覆うように形成された第２ゲート絶縁膜９と、第２ゲート絶縁膜９の上部に形成されたコントロールゲート１０とを有する電界効果型トランジスタによって構成される。【選択図】  図２
2005353646.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板の主面に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、側面および上面が第１絶縁膜で覆われた選択ゲートと、
前記選択ゲートの両側にサイドウォール状に形成され、前記第１絶縁膜を介して前記選択ゲートと電気的に分離されたフローティングゲートと、
前記フローティングゲートの表面を覆うように形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上部に形成され、前記第２ゲート絶縁膜を介して前記フローティングゲートと電気的に分離されると共に、前記第２ゲート絶縁膜および前記第１絶縁膜を介して前記選択ゲートと電気的に分離されたコントロールゲートとを有する電界効果型トランジスタからなる複数のメモリセルが前記半導体基板の主面の第１方向およびこれと交差する第２方向に沿ってマトリクス状に配置されてなり、
前記第１方向に沿って配置された前記複数のメモリセルのそれぞれの前記コントロールゲートは、互いに接続されてワード線を構成し、
前記第２方向に沿って配置された前記複数のメモリセルのそれぞれの前記選択ゲートは、互いに接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記選択ゲートに所定電圧を印加したときに前記選択ゲートの下部の前記半導体基板に第２導電型の反転層が形成され、前記反転層は、前記第２方向に沿って配置された前記複数のメモリセルのそれぞれのソース、ドレインを構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記反転層は、ビット線を構成することを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記第２ゲート絶縁膜は、前記ワード線同士の間の領域の一部で前記半導体基板の表面に接していることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記第２方向に沿って互いに隣接して配置された任意の第１および第２の選択ゲートのそれぞれの両側に形成されたフローティングゲートのうち、前記第１の選択ゲートと前記第２の選択ゲートとの間に形成された一対のフローティングゲートは、前記第１の選択ゲートと前記第２の選択ゲートとの間の前記半導体基板に形成される一つのチャネル領域の上部領域内に配置され、かつ互いに電気的に分離されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
前記フローティングゲートのゲート長は、前記選択ゲートのゲート長よりも短いことをことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
前記フローティングゲートのゲート長は、前記選択ゲートのゲート長の二分の一以下であることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項８】
前記フローティングゲートのアスペクト比は、５以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
前記フローティングゲートの周囲の全静電容量（Ｃtot）に対する前記フローティングゲートと前記コントロールゲートとの間の静電容量（Ｃfg-cg）の比（Ｃfg-cg／Ｃtot）で表されるカップリング比は、０．８以上であることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
前記複数のメモリセルは、素子分離領域を介することなく、互いに隣接して配置されていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１１】
ＡＮＤ型フラッシュメモリであることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１２】
前記選択ゲートの一方の側壁の下部領域の前記半導体基板に第２導電型の拡散層が形成され、前記拡散層は、前記第２方向に沿って配置された前記複数のメモリセルのそれぞれのソース、ドレインを構成することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１３】
前記メモリセルへのデータの書き込みは、前記フローティングゲートの下部のチャネル領域で発生するホットエレクトロンを、前記第１絶縁膜を通じて前記フローティングゲートに注入することにより行われることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１４】
前記メモリセルにデータを書き込む際、前記第１方向に沿った隣接メモリセルのうち、そのフローティングゲートが前記メモリセルのフローティングゲートと対向して配置された隣接メモリセルは、そのフローティングゲートの下部のチャネル領域に空乏層を形成することによって、ホットエレクトロンの発生を抑制することを特徴とする請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】
前記空乏層の形成は、前記メモリセルの選択ゲートに印加する電圧を前記隣接メモリセルの選択ゲートに印加する電圧よりも高くすることによって行うことを特徴とする請求項１４記載の不揮発性半導体記憶装置。
【請求項１６】
第１導電型の半導体基板の主面に形成された第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に形成され、側面および上面が第１絶縁膜で覆われた選択ゲートと、
前記選択ゲートの両側にサイドウォール状に形成され、前記第１絶縁膜を介して前記選択ゲートと電気的に分離されたフローティングゲートと、
前記フローティングゲートの表面を覆うように形成された第２ゲート絶縁膜と、
前記第２ゲート絶縁膜の上部に形成され、前記第２ゲート絶縁膜を介して前記フローティングゲートと電気的に分離されると共に、前記第２ゲート絶縁膜および前記第１絶縁膜を介して前記選択ゲートと電気的に分離されたコントロールゲートとを有する電界効果型トランジスタからなる複数のメモリセルが前記半導体基板の主面の第１方向およびこれと交差する第２方向に沿ってマトリクス状に配置されてなり、
前記第１方向に沿って配置された前記複数のメモリセルのそれぞれの前記コントロールゲートは、互いに接続されてワード線を構成し、
前記第２方向に沿って配置された前記複数のメモリセルのそれぞれの前記選択ゲートは、互いに接続された不揮発性半導体記憶装置の製造方法であって、
（ａ）前記半導体基板の主面に前記第１ゲート絶縁膜を形成した後、前記第１ゲート絶縁膜上に第１導電膜を形成し、前記第１導電膜上に前記第１絶縁膜を形成する工程、
（ｂ）前記第１絶縁膜および前記第１導電膜をパターニングすることによって、上部が前記第１絶縁膜に覆われた前記選択ゲートを形成する工程、
（ｃ）前記選択ゲートの側壁を熱酸化することによって、前記選択ゲートの側面および上面を前記第１絶縁膜で覆う工程、
（ｄ）前記工程（ｃ）の後、前記半導体基板上に形成した第２導電膜を異方性エッチングすることによって、前記選択ゲートの両側にサイドウォール状に形成され、前記第１絶縁膜を介して前記選択ゲートと電気的に分離された前記フローティングゲートを形成する工程、
（ｅ）前記半導体基板上に前記フローティングゲートの表面を覆う第２ゲート絶縁膜を形成する工程、
（ｆ）前記第２ゲート絶縁膜上に形成した第３導電膜をパターニングすることによって、前記コントロールゲートを形成する工程、
を含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
前記第２ゲート絶縁膜は、熱酸化法によって形成した酸化シリコン膜を含むことを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
【請求項１８】
前記熱酸化法は、ＩＳＳＧ酸化法であることを特徴とする請求項１７記載の不揮発性半導体記憶装置の製造方法。
【請求項１９】
前記第２導電膜を異方性エッチングして前記フローティングゲートを形成する際、前記フローティングゲートのアスペクト比を５以上にすることを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
【請求項２０】
前記第２導電膜を異方性エッチングして前記フローティングゲートを形成する際、前記フローティングゲートのゲート長を前記選択ゲートのゲート長よりも短くすることを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
【請求項２１】
前記第２導電膜を異方性エッチングして前記フローティングゲートを形成する際、前記ワード線同士の間の領域の一部で前記半導体基板の表面が露出し、後の工程で形成する前記第２ゲート絶縁膜の一部が前記露出した半導体基板の表面に接することを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
【請求項２２】
前記工程（ｂ）の後、斜めイオン注入法を用いて前記半導体基板に不純物を導入することによって、前記選択ゲートの一方の側壁の下部領域の前記半導体基板に第２導電型の拡散層を形成することを特徴とする請求項１６記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置およびその製造技術に関し、特に、フラッシュメモリの大容量化に適用して有効な技術に関するものである。
【背景技術】
【０００２】
電気的に書き換えが可能な不揮発性半導体記憶装置のうち、情報の一括消去が可能なものとして、いわゆるフラッシュメモリが知られている。フラッシュメモリは、携帯性や耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置として急速に需要が拡大しているが、その市場を拡大するには、メモリセル面積の縮小によるビットコストの低減が重要な要素となる。
【０００３】
特許第２６９４６１８号公報（特許文献１）には、３層ポリシリコンゲートを用いた仮想接地型のメモリセルを有するフラッシュメモリが記載されている。この文献のメモリセルは、半導体基板中のウエルに形成された半導体領域および３つのゲート電極から構成されている。３つのゲート電極は、ウエル上に形成された浮遊ゲート、ウエル上と浮遊ゲート上に跨って形成された制御ゲート、および隣り合う制御ゲート、浮遊ゲート間に形成された消去ゲートである。３つのゲート電極はポリシリコンからなり、各々絶縁膜で分離され、浮遊ゲートとウエルとの間も絶縁膜で分離されている。制御ゲートは、行方向に接続されてワード線を構成している。ソースおよびドレイン拡散層は列方向に形成され、隣接するメモリセルと拡散層とを共用する仮想接地型となることで、列方向のピッチの緩和を図っている。消去ゲートはチャネルと平行で、かつワード線（制御ゲート）の間にワード線と平行に配置されている。
【０００４】
上記メモリセルへの書込みの際は、ワード線およびドレインにそれぞれ独立した正の電圧を印加し、ウエル、ソースおよび消去ゲートを０Ｖとする。これにより、ドレイン近傍のチャネル部でホットエレクトロンが発生し、浮遊ゲートに電子が注入され、メモリセルのしきい値が上昇する。消去の際は、消去ゲートに正の電圧を印加し、ワード線、ソース、ドレインおよびウエルは０Ｖとする。これにより、浮遊ゲートから消去ゲートに電子が放出され、しきい値が低下する。
【０００５】
特開２００２−３７３９４８号公報（特許文献２）は、ＡＮＤ型アレイ構造を有するスプリットゲート型のメモリセルを備えたフラッシュメモリを開示している。この文献のメモリセルは、基板に溝を形成してその内部に補助ゲートを埋め込み、この溝の底面と側面とにデータ線となる拡散層と補助ゲートのチャネル部分とを形成することによって、データ線方向のピッチを緩和している。
【０００６】
特開２００１−１５６２７５号公報（特許文献３）は、３層ポリシリコンゲートを用いたメモリセルを有する不揮発性半導体メモリ装置を開示している。この文献のメモリセルは、浮遊ゲート、制御ゲート以外の第３のゲート電極をデータ線方向に延在させ、この第３のゲート電極の下部のチャネルをＯＮ状態にした時に基板に形成される反転層をデータ線として用いる。これにより、メモリアレイ内の拡散層を削除できるので、データ線のピッチを緩和することが可能となる。
【特許文献１】特許第２６９４６１８号公報
【特許文献２】特開２００２−３７３９４８号公報
【特許文献３】特開２００１−１５６２７５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明者らが検討したＡＮＤ型フラッシュメモリは、ｐ型ウエル上に形成した３つのゲートを有する電界効果型トランジスタによってメモリセルを構成している。メモリセルを構成する３つのゲートは、フローティングゲート、コントロールゲートおよび選択ゲートである。選択ゲートは、第１ゲート絶縁膜（トンネル酸化膜）を介してｐ型ウエル上に形成され、フローティングゲートは、隣接する２つの選択ゲートの間に形成され、第１ゲート絶縁膜を介してｐ型ウエルと絶縁される。フローティングゲートと選択ゲートとは選択ゲートの側壁の絶縁膜により絶縁され、フローティングゲートとその上部に形成されるコントロールゲートは、第２ゲート絶縁膜により絶縁される。コントロールゲートは行方向に延在し、ワード線を構成している。選択ゲートは、ワード線に直交する列方向に延在する。メモリセルのソース、ドレインは、選択ゲートの一方の側壁下部のｐ型ウエルに形成され、ワード線に直交する列方向に延在してローカルビット線を構成している。
【０００８】
上記メモリセルへのデータの書き込みは、選択されたメモリセルのワード線に１５Ｖ（他のワード線は０Ｖ）、選択ゲートに１．２Ｖ（他の選択ゲートは０Ｖ）、ｎ型半導体領域（ソース）に０Ｖ、同一ワード線に接続された隣接メモリセルのｎ型半導体領域（ドレイン）に４．５Ｖをそれぞれ印加し、ソースからドレインに流れる電子の一部（ホットエレクトロン）を第１ゲート絶縁膜（トンネル酸化膜）を通じて浮遊ゲートに注入する。
【０００９】
上記メモリセルのフローティングゲートを形成するには、まず選択ゲートが形成された半導体基板上に多結晶シリコン膜を堆積する。この多結晶シリコン膜は、隣接する２つの選択ゲートの間が埋め込まれない程度の薄い膜厚で堆積する。次に、隣接する２つの選択ゲートの間の多結晶シリコン膜上に、例えば反射防止膜のような多結晶シリコン膜とのエッチング選択比が異なる絶縁膜を埋め込み、この状態で選択ゲートの上部を覆っている絶縁膜上の多結晶シリコン膜をエッチングすることにより、隣接する２つの選択ゲートの間に多結晶シリコン膜が残り、これがフローティングゲートとなる。
【００１０】
しかし、上記のようなフローティングゲート形成方法は、メモリセルの微細化が進んだ場合、隣接する２つの選択ゲートの間隔が極めて短くなるので、選択ゲートが形成された半導体基板上に多結晶シリコン膜を堆積した後、隣接する２つの選択ゲートの間の多結晶シリコン膜上に反射防止膜を埋め込むことが困難となるので、所望する形状のフローティングゲートを歩留まり良く形成することができなくなる。
【００１１】
また、隣接する２つの選択ゲートの間にフローティングゲートを形成するフラッシュメモリは、メモリセルの微細化が進むと、フローティングゲートの周囲の全静電容量（Ｃtot）に対するフローティングゲートとコントロールゲートとの間の静電容量（Ｃfg-cg）の比（Ｃfg-cg／Ｃtot）で表されるカップリング比が低下し、メモリセルを高速動作させることが困難になる。
【００１２】
本発明の目的は、メモリセルの微細化を促進することによって、不揮発性半導体記憶装置を大容量化する技術を提供することにある。
【００１３】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１４】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１５】
本発明の半導体記憶装置は、第１導電型の半導体基板の主面に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、側面および上面が第１絶縁膜で覆われた選択ゲートと、前記選択ゲートの両側にサイドウォール状に形成され、前記第１絶縁膜を介して前記選択ゲートと電気的に分離されたフローティングゲートと、前記フローティングゲートの表面を覆うように形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜の上部に形成され、前記第２ゲート絶縁膜を介して前記フローティングゲートと電気的に分離されると共に、前記第２ゲート絶縁膜および前記第１絶縁膜を介して前記選択ゲートと電気的に分離されたコントロールゲートとを有する電界効果型トランジスタからなる複数のメモリセルが前記半導体基板の主面の第１方向およびこれと交差する第２方向に沿ってマトリクス状に配置され、前記第１方向に沿って配置された前記複数のメモリセルのそれぞれの前記コントロールゲートは、互いに接続されてワード線を構成し、前記第２方向に沿って配置された前記複数のメモリセルのそれぞれの前記選択ゲートは、互いに接続されているものである。
【発明の効果】
【００１６】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１７】
不揮発性半導体記憶装置の微細化、大容量化を推進することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
（実施の形態１）
図１は、本発明の実施の形態１であるフラッシュメモリのメモリマット構成を示す要部平面図、図２は、図１のＡ−Ａ線に沿った半導体基板の要部断面図、図３は、図１のＢ−Ｂ線に沿った半導体基板の要部断面図、図４は、図１のＣ−Ｃ線に沿った半導体基板の要部断面図である。なお、図１（平面図）は、導電層のパターンを見易くするために、一部の部材の図示を省略してある。
【００２０】
本実施の形態のフラッシュメモリは、１６Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリである。このフラッシュメモリのメモリセルＭＣは、半導体基板（以下、単に基板という）１の主面のメモリマット領域にマトリクス状に配置されている。基板１はｐ型のシリコン（Ｓｉ）単結晶からなり、その上部にはｎ型埋込み層２が形成されている。ｎ型埋込み層２のさらに上部には、ｐ型ウエル３が形成されている。ｎ型埋込み層２は、各メモリマットのｐ型ウエル３と基板１とを分離し、各メモリマットのｐ型ウエル３とに所定の電位を供給するために形成されている。
【００２１】
メモリセルＭＣは、メモリマット領域のｐ型ウエル３に形成されている。メモリセルＭＣは、ｐ型ウエル３の表面に形成された第１ゲート絶縁膜５と、第１ゲート絶縁膜５の上に形成され、側面および上面が酸化シリコン膜（第１絶縁膜）６で覆われた選択ゲート７と、選択ゲート７の両側にサイドウォール状に形成され、酸化シリコン膜６を介して選択ゲート７と電気的に分離されたフローティングゲート８と、酸化シリコン膜６およびフローティングゲート８のそれぞれの表面を覆うように形成された第２ゲート絶縁膜９と、第２ゲート絶縁膜９の上部に形成されたコントロールゲート１０とを有する電界効果型トランジスタによって構成されている。
【００２２】
コントロールゲート１０は、第２ゲート絶縁膜９を介してフローティングゲート８と電気的に分離されると共に、第２ゲート絶縁膜９および酸化シリコン膜６を介して選択ゲート７と電気的に分離されている。図１のＸ方向に沿って配置された複数のメモリセルＭＣのそれぞれのコントロールゲート１０は互いに接続されて一体となり、１本のワード線ＷＬを構成している。
【００２３】
第１ゲート絶縁膜５は、膜厚９ｎｍ程度の酸化シリコン膜または酸窒化シリコン膜からなる。この第１ゲート絶縁膜５は、選択されたメモリセルＭＣにデータを書き込む際、ｐ型ウエル３の表面（チャネル領域）で発生したホットエレクトロンをフローティングゲート８へ注入する際の経路となる、いわゆるトンネル酸化膜として機能する。
【００２４】
選択ゲート７はｎ型の多結晶シリコン膜からなり、そのゲート長（Ｘ方向に沿った幅）および高さはそれぞれ４０ｎｍ程度である。また、Ｘ方向に沿って互いに隣接する２つの選択ゲート７の間隔は１４０ｎｍ程度である。Ｙ方向に沿って配置された複数のメモリセルのそれぞれの選択ゲート７は、互いに接続されて一体となっている。選択ゲート７の周囲を覆っている酸化シリコン膜６は、選択ゲート７の側壁部分における膜厚が１５ｎｍ程度、選択ゲート７の上面部分における膜厚が約６０ｎｍである。
【００２５】
フローティングゲート８はｎ型の多結晶シリコン膜などの導電性膜からなり、そのゲート長（第１ゲート絶縁膜５と接する部分のＸ方向の幅）は１５ｎｍ程度である。フローティングゲート８の上端部は、選択ゲート７を覆う酸化シリコン膜６の上端部近傍まで延在している。酸化シリコン膜６の側面にサイドウォール状に形成されたこのフローティングゲート８は、そのゲート長に対する高さの比（アスペクト比）が大きい（例えば５以上）ので、すなわち、サイドウォール状のフローティングゲート８と絶縁膜９の接面積がフローティングゲート８と絶縁膜５の接面積よりも大きいので、メモリセルＭＣのサイズを縮小した場合でも、第２ゲート絶縁膜９を挟んでコントロールゲート１０と対向する部分の面積比を大きく確保することができる。すなわち、フローティングゲート８の周囲の全静電容量（Ｃtot）に対するフローティングゲート８とコントロールゲート１０との間の静電容量（Ｃfg-cg）の比（Ｃfg-cg／Ｃtot）で表されるカップリング比を０．８以上にすることが可能である。従って、コントロールゲート１０によるフローティングゲート８の電圧制御性を向上させることができるので、低い電圧でもメモリセルＭＣの動作速度を向上させることができる。
【００２６】
フローティングゲート８とコントロールゲート１０とを絶縁する第２ゲート絶縁膜９は、３層の絶縁膜（酸化シリコン膜、窒化シリコン膜および酸化シリコン膜）で構成され、その膜厚は２０ｎｍ程度である。コントロールゲート１０（ワード線ＷＬ）は、ｎ型の多結晶シリコン膜などの導電性膜、またはｎ型の多結晶シリコン膜などの導電性膜の上にタングステンシリサイド（ＷＳｉx）膜を積層したポリサイド膜からなる。
【００２７】
上記メモリセルＭＣを構成する電界効果型トランジスタは、非動作時にはソース、ドレインが存在しない。しかし、メモリセルＭＣの動作時に選択ゲート７に正の電圧を印加すると、選択ゲート７の下部のｐ型ウエル３の表面にｎ型の反転層が形成され、この反転層がソース、ドレインとして機能する。反転層は、Ｙ方向に延在する選択ゲート７に沿って形成される。このｎ型の反転層は、後に詳細に説明するが、センス系メタル配線（Ｓ１、Ｓ２）を通じて、互いに異なる電圧が印加されるので、各メモリセルＭＣのビット線としても機能する。このように、メモリセルＭＣの動作時に選択ゲート７の下部に形成される反転層をビット線として利用する場合は、メモリマット領域内にビット線形成領域を確保しなくともよいので、互いに隣接するメモリセルＭＣ同士の間隔を縮小することができる。
【００２８】
選択ゲート７は、ｐ型ウエル３の表面に上記のような反転層を形成する機能の他、互いに隣接するメモリセルＭＣ間のアイソレーション機能も有している。すなわち、選択されたメモリセルＭＣの選択ゲート７に正の電圧を印加し、他の選択ゲート７に０Ｖを印加した場合は、正の電圧が印加された選択ゲート７の下部のみに反転層（ソース、ドレイン）が形成され、他の選択ゲート７の下部には反転層（ソース、ドレイン）が形成されないので、メモリセルＭＣ間のアイソレーションが実現できる。従って、メモリマット領域内に素子分離領域を確保しなくともよいので、互いに隣接するメモリセルＭＣ同士の間隔を縮小することができる。
【００２９】
図示はしないが、本実施の形態のフラッシュメモリの場合、素子分離領域は、メモリマット領域の周囲、すなわち互いに隣接するメモリマット領域の間に形成されている。この素子分離領域は、基板１に形成された溝の内部に酸化シリコン膜が埋め込まれたＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）とよばれる周知の素子分離溝によって構成されている。また、図１〜図４には示さないが、コントロールゲート１０（ワード線ＷＬ）の上層には、層間絶縁膜を挟んで複数層のメタル配線が形成されている。
【００３０】
図５は、メモリマット領域およびその周辺領域の概略平面図、図６は、図５のＡ−Ａ’線に沿った基板１の要部断面図、図７は、図５のＢ−Ｂ’線に沿った基板１の要部断面図である。
【００３１】
１つのメモリマット領域には、例えば２５６本のワード線ＷＬ（ＷＬ０、ＷＬ１・・・ＷＬ２５４、ＷＬ２５５）が互いに平行に配置されている。各ワード線ＷＬの幅は、互いに隣接するワード線ＷＬ同士の間隔と同一である。ワード線ＷＬ（ＷＬ０、ＷＬ１・・・ＷＬ２５４、ＷＬ２５５）のそれぞれは、その下部のメモリセルＭＣと重なった領域でコントロールゲート１０として機能する。
【００３２】
上記ワード線ＷＬ（ＷＬ０、ＷＬ１・・・ＷＬ２５４、ＷＬ２５５）と交差する方向（Ｙ方向）には、複数本の選択ゲート７が互いに平行に配置されている。これらの選択ゲート７は、並んで配置された４本が１セットとなるように構成されている。そして、各セットの４本の選択ゲート７には、メモリマット領域のＹ方向の両端部にそれぞれ２本ずつ形成された計４本の電源系メタル配線（Ｇ１〜Ｇ４）のいずれかを通じて、互いに異なる電圧が印加される。
【００３３】
メモリマット領域のＹ方向の両端部のｐ型ウエル３には、ｎ+型拡散層１２が形成されている。図７に示すように、ｎ+型拡散層１２は、選択ゲート７の一端部の下に形成されている。メモリマット領域の一方の端部に形成されたｎ+型拡散層１２は、メモリマット領域に形成された複数本の選択ゲート７のうち、例えば偶数番目の選択ゲート７の下部に形成されている。そして、このｎ+型拡散層１２には、第１のセンス系メタル配線（Ｓ１）を通じて所定の電圧が印加される。一方、メモリマット領域の他方の端部に形成されたｎ+型拡散層１２は、メモリマット領域に形成された複数本の選択ゲート７のうち、例えば奇数番目の選択ゲート７の下部に形成されている。そして、このｎ+型拡散層１２には、第２のセンス系メタル配線（Ｓ１）を通じて所定の電圧が印加される。このように、偶数番目の選択ゲート７の下部のｎ+型拡散層１２に第１のセンス系メタル配線（Ｓ１）が接続され、奇数番目の選択ゲート７の下部のｎ+型拡散層１２に第２のセンス系メタル配線（Ｓ１）が接続されているので、互いに隣接する２本の選択ゲート７のそれぞれに正の電圧を印加してそれらの下部のｐ型ウエル３に反転層を形成した際、これら２つの反転層に互いに異なる電圧を印加することができる。
【００３４】
基板１上には、上記のように構成されたメモリマット領域が複数形成され、これら複数のメモリマット領域によって、１６Ｇｂ（ギガビット）の容量を有するＡＮＤ型フラッシュメモリのメモリアレイが構成されている。メモリアレイの周囲には、各メモリマット領域のメモリセルＭＣを駆動する周辺回路（カラムデコーダ、ロウデコーダ、カラムラッチ回路、ウエル制御回路、昇圧回路、昇圧用クロック回路、電圧クランプ回路など）が形成されているが、それらの図示は省略する。
【００３５】
次に、本実施の形態のメモリセルＭＣの書き込み、読み出しおよび消去動作を説明する。ここでは、前記図５に示すワード線（ＷＬ１）に接続された２個のメモリセル（ＭＣ１、ＭＣ２）に注目し、その一方（ＭＣ１）を選択メモリセル、他方（ＭＣ２）を非選択メモリセルとして説明する。また、書き込み、読み出しおよび消去動作の際に、ワード線（ＷＬ１）と、メモリセル（ＭＣ１、ＭＣ２）のそれぞれの選択ゲート７および反転層とに印加する電圧の関係を図８に示す。なお、同図に示した電圧の値は一例であって、これに限定されるものではない。
【００３６】
メモリセル（ＭＣ１）にデータを書き込むには、メモリセル（ＭＣ１、ＭＣ２）が接続されているワード線（ＷＬ１）に１５Ｖを印加し、他のワード線（ＷＬ０、ＷＬ２・・・ＷＬ２５５）に０Ｖを印加する。また、電源系メタル配線Ｇ３を通じてメモリセル（ＭＣ１）の選択ゲート７に２Ｖを印加すると共に、電源系メタル配線Ｇ１を通じてメモリセル（ＭＣ２）の選択ゲート７に６Ｖを印加する。このとき、他の電源系メタル配線Ｇ２、Ｇ４に接続された選択ゲート７には０Ｖを印加し、それらの下部に反転層が形成されないようにする。
【００３７】
これにより、２個のメモリセル（ＭＣ１、ＭＣ２）がＯＮとなり、図９に示すように、メモリセル（ＭＣ１、ＭＣ２）の選択ゲート７のそれぞれの下部に位置するｐ型ウエル３の表面にｎ型反転層１１が形成されると共に、メモリセル（ＭＣ１、ＭＣ２）の間に位置するｐ型ウエル３の表面にチャネル領域１３が形成される。このとき、メモリセル（ＭＣ１）の選択ゲート７には２Ｖが印加されているのに対して、メモリセル（ＭＣ２）の選択ゲート７にはそれよりも高い６Ｖが印加されているので、メモリセル（ＭＣ２）のｎ型反転層１１の周囲に空乏層１４が広がり、その一端部はメモリセル（ＭＣ１）のフローティングゲート８の下部近傍まで達する。
【００３８】
次に、センス系メタル配線Ｓ２を通じてメモリセル（ＭＣ１）のｎ型反転層１１に０Ｖを印加し、センス系メタル配線Ｓ１を通じてメモリセル（ＭＣ２）のｎ型反転層１１に５Ｖを印加する。このようにすると、２つのｎ型反転層１１の間に電位差が生じ、５Ｖが印加されたメモリセル（ＭＣ２）のｎ型反転層１１がドレイン、０Ｖが印加されたメモリセル（ＭＣ１）のｎ型反転層１１がソースとなるので、２つのｎ型反転層１１の間のチャネル領域１３には、ソースからドレインへ向かう電子の流れが生じる。
【００３９】
前述したように、メモリセル（ＭＣ１）のフローティングゲート８の下部近傍には、メモリセル（ＭＣ２）のｎ型反転層１１の周囲に形成された空乏層１４の一端部が達しているので、メモリセル（ＭＣ２）のｎ型反転層１１に５Ｖを印加し、メモリセル（ＭＣ１）のｎ型反転層１１に０Ｖを印加すると、メモリセル（ＭＣ１）のフローティングゲート８の下部近傍に高い電位差（５Ｖ）が生じる。その結果、このフローティングゲート８の下部のチャネル領域１３でホットエレクトロンが発生し、このホットエレクトロンが第１ゲート絶縁膜５を通じてフローティングゲート８に注入される。一方、メモリセル（ＭＣ２）のフローティングゲート８の下部近傍は、空乏層１４の影響でホットエレクトロンの発生が抑えられるので、メモリセル（ＭＣ２）のフローティングゲート８にホットエレクトロンが注入されることはない。このようにして、選択されたメモリセル（ＭＣ１）のみにデータが書き込まれる。図１０は、書き込み時に空乏層１４がメモリセル（ＭＣ１、ＭＣ２）に及ぼす影響を模式的に示した等価回路図である。
【００４０】
メモリセル（ＭＣ２）にデータを書き込む場合は、２個のメモリセル（ＭＣ１、ＭＣ２）のそれぞれの選択ゲート７およびｎ型反転層１１に印加する電圧を上記と逆にすればよい。すなわち、ワード線（ＷＬ１）に１５Ｖを印加した状態で、メモリセル（ＭＣ１）の選択ゲート７に６Ｖを印加すると共に、メモリセル（ＭＣ２）の選択ゲート７に２Ｖを印加し、メモリセル（ＭＣ１）のｎ型反転層１１に５Ｖを印加すると共に、メモリセル（ＭＣ２）のｎ型反転層１１に０Ｖを印加する。このようにすると、メモリセル（ＭＣ２）のフローティングゲート８の下部のチャネル領域１３で発生したホットエレクトロンが第１ゲート絶縁膜５を通じてフローティングゲート８に注入され、メモリセル（ＭＣ２）にデータが書き込まれる。このとき、メモリセル（ＭＣ１）のフローティングゲート８の下部近傍は、メモリセル（ＭＣ１）のｎ型反転層１１から広がる空乏層１４の影響でホットエレクトロンの発生が抑えられるので、メモリセル（ＭＣ１）のフローティングゲート８にホットエレクトロンが注入されることはない。すなわち、メモリセル（ＭＣ２）のｎ型反転層１１からの空乏層１４が、メモリセル（ＭＣ２）のフローティングゲート８よりもメモリセル（ＭＣ１）側へ伸びているので、ホットエレクトロンがメモリセル（ＭＣ２）のフローティングゲート８に注入されることはない。
【００４１】
なお、メモリセル（ＭＣ１）には、２ｂｉｔ／１セルとして“００”／“０１”／“１０”／“１１”のような４種類のデータを書き込むこともできる。このような多値記憶は、ワード線（ＷＬ１）の書き込み電圧を一定にしたまま、書き込み時間を変え、選択されたメモリセル（ＭＣ１）のフローティングゲート８に注入するホットエレクトロンの量を変化させることによって行う。
【００４２】
メモリセル（ＭＣ１）に書き込まれたデータを読み出すには、チャネル領域に流れる電流の向きを書き込み時と逆にする。すなわち、メモリセル（ＭＣ１）が接続されているワード線（ＷＬ１）に１５Ｖを印加し、他のワード線（ＷＬ０、ＷＬ２・・・ＷＬ２５５）に０Ｖを印加する。また、電源系メタル配線Ｇ３を通じてメモリセル（ＭＣ１）の選択ゲート７に２Ｖを印加すると共に、電源系メタル配線Ｇ１を通じてメモリセル（ＭＣ２）の選択ゲート７に２Ｖを印加し、メモリセル（ＭＣ１、ＭＣ２）のそれぞれの選択ゲート７の下部にｎ型反転層１１を形成する。このとき、他の電源系メタル配線Ｇ２、Ｇ４に接続された選択ゲート７には０Ｖを印加し、それらの下部にｎ型反転層１１が形成されないようにする。さらに、センス系メタル配線Ｓ２を通じてメモリセル（ＭＣ１）のｎ型反転層１１に０Ｖを印加し、センス系メタル配線Ｓ１を通じてメモリセル（ＭＣ２）のｎ型反転層１１に１Ｖを印加する。そして、このときソース、ドレイン間に流れる電流の状況からメモリセル（ＭＣ１）のしきい値電圧を検出し、フローティングゲート８に注入された電荷の有無を判定する。また、書き込み時と同様、メモリセル（ＭＣ２）のフローティングゲート８の下部近傍は、空乏層１４の影響でホットエレクトロンの発生が抑えられるので、メモリセル（ＭＣ２）のデータが読み出されることはない。
【００４３】
データを消去するには、ワード線（ＷＬ１）に負の電圧（−１８Ｖ）を印加し、フローティングゲート８に注入された電荷をＦ−Ｎ（Fowlor Nordheim）トンネル放出によってｐ型ウエル３に放出する。
【００４４】
次に、本実施の形態１のフラッシュメモリの製造方法の一例を図１１〜図１７により説明する。
【００４５】
まず、図１１に示すように、ｐ型の単結晶シリコンからなる基板１に周知の製造方法を用いてｎ型埋込み層２とｐ型ウエル３とを形成した後、基板１を熱酸化することによって、ｐ型ウエル３の表面に酸化シリコンからなる第１ゲート絶縁膜（トンネル酸化膜）５を形成する。
【００４６】
次に、図１２に示すように、第１ゲート絶縁膜５の上部にＣＶＤ法で膜厚４０ｎｍ程度のｎ型多結晶シリコン膜と膜厚１５０ｎｍ程度の酸化シリコン膜６とを堆積した後、フォトレジスト膜をマスクにしたドライエッチング技術を用いて酸化シリコン膜６とｎ型多結晶シリコン膜とをパターニングすることによって、上面が酸化シリコン膜６で覆われた選択ゲート７を形成する。この選択ゲート７のゲート長は、６５ｎｍ程度である。
【００４７】
次に、上記選択ゲート７を形成する際のエッチングによって削られた選択ゲート７同士の間の第１ゲート絶縁膜５を再生するために、基板１を熱酸化する。この熱酸化を行うと、図１３に示すように、ｎ型多結晶シリコンからなる選択ゲート７の側壁も同時に酸化されるので、選択ゲート７の側面および上面が酸化シリコン膜６で覆われた状態になる。また、この熱酸化によって選択ゲート７のゲート長が縮小され、４０ｎｍ程度になる。
【００４８】
次に、図１４に示すように、酸化シリコン膜６で覆われた選択ゲート７の両側にサイドウォール状のフローティングゲート８を形成する。フローティングゲート８を形成するには、まず基板１上にＣＶＤ法でｎ型多結晶シリコン膜を堆積する。このｎ型多結晶シリコン膜は、選択ゲート７同士の間を埋め込まない程度の薄い膜厚（４０ｎｍ程度）で堆積する。次に、このｎ型多結晶シリコン膜を異方性エッチングすることによって、ゲート長が１５ｎｍ程度で、かつその上端部が酸化シリコン膜６の上端部近傍まで延在する高アスペクト比のフローティングゲート８を形成する。
【００４９】
上記の異方性エッチングを行うと、選択ゲート７同士の間の第１ゲート絶縁膜５とその下部のｐ型ウエル３の表面もエッチングされるので、図に示すように、この領域のｐ型ウエル３の表面が下方に後退する。
【００５０】
次に、図１５に示すように、フローティングゲート８と後の工程で形成するコントロールゲート１０とを絶縁する第２ゲート絶縁膜９を形成する。第２ゲート絶縁膜９は、フローティングゲート８とコントロールゲート１０との間の静電容量（Ｃfg-cg）を大きくするために、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を重ねた３層の絶縁膜で構成する。
【００５１】
第２ゲート絶縁膜９を構成する３層の絶縁膜のうち、下層の酸化シリコン膜の膜厚は６ｎｍ程度である。この酸化シリコン膜はＣＶＤ法で堆積してもよいが、良質な第２ゲート絶縁膜９を得るためには、ＣＶＤ法よりも熱酸化法で形成することが望ましい。しかし、前述したように、選択ゲート７同士の間のｐ型ウエル３の表面には、フローティングゲート８を形成する際の異方性エッチングによって段差が生じている。そのため、この状態で通常の熱酸化を行うと、段差部分の表面で酸化シリコン膜の膜厚が不均一となり、第２ゲート絶縁膜９の特性が劣化する恐れがある。
【００５２】
そこで、本実施の形態では、通常の熱酸化法に代えてＩＳＳＧ(In-Situ Steam Generation)酸化法を用いる。ＩＳＳＧ酸化法は、熱処理チャンバ内に水素と酸素を直接導入し、高温（例えば９００℃）に加熱した基板１上でラジカル酸化反応を行う方法である。ＩＳＳＧ酸化法は、周知のＲＴＰ(Rapid Thermal Process)方式による熱酸化法と比較した場合、基板１中への酸素の増速拡散が抑制されるという特徴がある。そのため、ＩＳＳＧ酸化法で基板１の表面を酸化すると、前述したような段差部分の表面にもほぼ均一な膜厚の酸化シリコン膜を形成することができる。
【００５３】
第２ゲート絶縁膜９の中間層となる窒化シリコン膜は、ＣＶＤ法で堆積する。この窒化シリコン膜の膜厚は８ｎｍ程度である。また、この窒化シリコン膜の上部の酸化シリコン膜は、ＣＶＤ法または熱酸化法で形成するが、良質、かつ均一な膜厚の酸化シリコン膜を得るためには、熱酸化法、特に前述したＩＳＳＧ酸化法で形成することが望ましい。この酸化シリコン膜の膜厚は６ｎｍ程度である。このように、ＣＶＤ法とＩＳＳＧ酸化法とを併用することにより、選択ゲート７同士の間のｐ型ウエル３の表面とフローティングゲート８の表面とを含む基板１の表面全体にほぼ均一な膜厚（２０ｎｍ程度）の第２ゲート絶縁膜９を形成することができる。
【００５４】
次に、図１６に示すように、第２ゲート絶縁膜９の上部にコントロールゲート１０（ワード線ＷＬ）を形成する。コントロールゲート１０（ワード線ＷＬ）を形成するには、第２ゲート絶縁膜９の上部にＣＶＤ法で膜厚２５０ｎｍ程度のｎ型多結晶シリコン膜を堆積し、続いて化学的機械研磨法を用いてｎ型多結晶シリコン膜の表面を平坦化した後、フォトレジスト膜をマスクにしたドライエッチング技術を用いてｎ型多結晶シリコン膜をパターニングする。
【００５５】
図１７（図１のＣ−Ｃ線に沿った断面図）に示すように、上記ｎ型多結晶シリコン膜をパターニングするためのドライエッチングを行う際、コントロールゲート１０（ワード線ＷＬ）同士の間の領域では、ｎ型多結晶シリコン膜のエッチング残りを防ぐためのオーバーエッチングが行われる。前述したように、この領域のｐ型ウエル３の表面は、選択ゲート７の両側にフローティングゲート８を形成する際の異方性エッチングで下方に後退し、その後の工程で、第２ゲート絶縁膜９により覆われる。
【００５６】
従って、ｎ型多結晶シリコン膜をパターニングする際にこの領域がオーバーエッチングされても、ｐ型ウエル３の表面の露出が防止または低減される。これにより、非選択のメモリセルＭＣのリーク電流が低減されるので、本実施の形態１のフラッシュメモリの動作信頼性および製造歩留まりが向上する。また、一本のビット線に接続されるメモリセルＭＣの数を増やすことができるので、フラッシュメモリの大容量化を推進することができる。
【００５７】
その後、コントロールゲート１０（ワード線ＷＬ）の上層に層間絶縁膜を挟んで複数層のメタル配線（電源系メタル配線Ｇ１〜Ｇ４、センス系メタル配線Ｓ１、Ｓ２など）を形成することにより、本実施の形態のフラッシュメモリが完成する。
【００５８】
上記した本実施の形態によれば、フラッシュメモリのメモリセルサイズを大幅に縮小することができるので、大容量のＡＮＤ型フラッシュメモリを実現することができる。
【００５９】
（実施の形態２）
図１８は、本発明の実施の形態２であるフラッシュメモリのメモリマット領域を示す要部断面図である。
【００６０】
図に示すように、本実施の形態のメモリセルＭＣは、選択ゲート７の下部のｐ型ウエル３の表面にソース、ドレインとして機能するｎ型拡散層４を設け、これをビット線として使用する。このｎ型拡散層４は、選択ゲート７の一方の側壁の下部領域に形成されている。ｎ型拡散層４を形成するには、前記図１４に示した方法でｐ型ウエル３の上部に選択ゲート７を形成した後、図１９に示すように、斜めイオン注入法を用いてｐ型ウエル３の表面にｎ型不純物を導入する。
【００６１】
このように、前記実施の形態１のフラッシュメモリは、選択ゲート７に正の電圧を印加したときにその下部のｐ型ウエル３の表面に形成されるｎ型反転層１１をビット線として使用するのに対し、本実施の形態のフラッシュメモリは、ビット線として使用するｎ型拡散層（ソース、ドレイン）４をあらかじめｐ型ウエル３の表面に形成しておく。ｎ型拡散層４をビット線として使用する方式は、ｎ型反転層１１をビット線として使用する方式に比べてビット線抵抗を低減することができる。
【００６２】
図２０は、メモリマット領域およびその周辺領域の概略平面図である。ここでは、図２０に示す２個のメモリセル（ＭＣ１、ＭＣ２）に注目し、その一方（ＭＣ１）が選択メモリセルである場合と、他方（ＭＣ２）が選択メモリセルである場合について、それぞれの動作を簡単に説明する。図２１は、図２０のＡ−Ａ’線に沿った基板１の概略断面図と書き込み、読み出し時の等価回路図、図２２は、図２０のＢ−Ｂ’線に沿った基板１の概略断面図と書き込み、読み出し時の等価回路図を示している。また、図２３は、メモリセル（ＭＣ１）を選択メモリセルとした場合に、ワード線ＷＬと、メモリセル（ＭＣ１、ＭＣ２）のそれぞれの選択ゲート７およびｎ型反転層１１とに印加する電圧の関係を示し、図２４は、メモリセル（ＭＣ２）を選択メモリセルとした場合に、ワード線ＷＬと、メモリセル（ＭＣ１、ＭＣ２）のそれぞれの選択ゲート７およびｎ型反転層１１とに印加する電圧の関係を示している。
【００６３】
本実施の形態のフラッシュメモリは、選択ゲート７の一方の側壁の下部領域にｎ型拡散層（ビット線）４を形成するので、フローティングゲート８とｎ型拡散層４とが近接して配置されたメモリセル（ＭＣ１）と、フローティングゲート８とｎ型拡散層４とが離間して配置されたメモリセル（ＭＣ２）とで、動作時の電圧関係を変える必要がある。
【００６４】
例えば、メモリセル（ＭＣ１）に書き込みを行う場合は、メモリセル（ＭＣ１、ＭＣ２）が接続されたワード線ＷＬに１５Ｖを印加する。そして、図２０に示す選択ＭＯＳトランジスタ（ＳＧ３、ＳＧ４）の一方（ＳＧ４）のゲートに６Ｖを印加し、センス系メタル配線Ｓ２を通じてメモリセル（ＭＣ１）のｎ型拡散層４に５Ｖの書き込み電圧を印加する。一方、選択ＭＯＳトランジスタ（ＳＧ１、ＳＧ２）の一方（ＳＧ１）のゲートに２Ｖを印加し、センス系メタル配線Ｓ１を通じてメモリセル（ＭＣ２）のｎ型拡散層４に０Ｖの電圧を印加する。
【００６５】
このようにすると、２つのｎ型拡散層４の間に電位差が生じ、５Ｖが印加されたメモリセル（ＭＣ１）のｎ型拡散層４がドレイン、０Ｖが印加されたメモリセル（ＭＣ２）のｎ型拡散層４がソースとなるので、２つのｎ型拡散層４の間のチャネル領域には、ソースからドレインへ向かう電子の流れが生じる。このとき、電源系メタル配線Ｇ２を通じて非選択メモリセル（ＭＣ２）の選択ゲート７に６Ｖの電圧を印加し、電源系メタル配線Ｇ１を通じて選択メモリセル（ＭＣ１）の選択ゲート７に０Ｖの電圧を印加すると、メモリセル（ＭＣ２）のフローティングゲート８の下部近傍は、メモリセル（ＭＣ２）のｎ型拡散層４から広がる空乏層の影響でホットエレクトロンの発生が抑えられるので、メモリセル（ＭＣ１）のフローティングゲート８のみにホットエレクトロンが注入される。
【００６６】
他方、メモリセル（ＭＣ２）に書き込みを行う場合は、メモリセル（ＭＣ２）のｎ型拡散層４に５Ｖの書き込み電圧を印加し、メモリセル（ＭＣ１）のｎ型拡散層４に０Ｖの電圧を印加する。このようにすると、メモリセル（ＭＣ２）のｎ型拡散層４がドレイン、メモリセル（ＭＣ１）のｎ型拡散層４がソースとなるので、２つのｎ型拡散層４の間のチャネル領域には、ソースからドレインへ向かう電子の流れが生じる。このとき、フローティングゲート７とｎ型拡散層４とが近接して配置されたメモリセル（ＭＣ１）は、ｎ型拡散層４から広がる空乏層の影響でフローティングゲート８の下部近傍におけるホットエレクトロンの発生が抑えられるので、メモリセル（ＭＣ２）のフローティングゲート８のみにホットエレクトロンが注入される。すなわち、この場合は、メモリセル（ＭＣ１）の選択ゲート７に高電圧を印加して空乏層を形成する必要がない。
【００６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００６８】
前記実施の形態では、フローティングゲート材料として多結晶シリコン膜を用い、フローティングゲートとコントロールゲートとを隔てる第２ゲート絶縁膜材料として３層の絶縁膜（酸化シリコン膜、窒化シリコン膜および酸化シリコン膜）を用いたが、フローティングゲート材料として窒化シリコン膜を用い、第２ゲート絶縁膜材料として１層の酸化シリコン膜を用いることもできる。この場合は、第２ゲート絶縁膜の膜厚を５ｎｍ程度まで薄くすることができるので、メモリセルサイズをさらに縮小することができる。
【００６９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＡＮＤ型フラッシュメモリに適用した場合について説明したが、それに限定されるものではなく、ＮＯＲ型フラッシュメモリに適用することもできる。また、フラッシュメモリを含んだシステムＬＳＩ（Large Scale Integrated circuit）のようなメモリ−ロジック混載型半導体装置にも適用できる。
【産業上の利用可能性】
【００７０】
本発明は、ＡＮＤ型フラッシュメモリのような不揮発性半導体記憶装置に適用できる。
【図面の簡単な説明】
【００７１】
【図１】本発明の一実施の形態であるフラッシュメモリのメモリマット構成を示す要部平面図である。
【図２】図１のＡ−Ａ線に沿った半導体基板の要部断面図である。
【図３】図１のＢ−Ｂ線に沿った半導体基板の要部断面図である。
【図４】図１のＣ−Ｃ線に沿った半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるフラッシュメモリのメモリマット領域およびその周辺領域を示す概略平面図である。
【図６】図５のＡ−Ａ’線に沿った基板１の要部断面図である。
【図７】図５のＢ−Ｂ’線に沿った基板１の要部断面図である。
【図８】書き込み、読み出しおよび消去動作の際に、ワード線と、メモリセルの選択ゲートおよび反転層とに印加する電圧の関係を示す図である。
【図９】メモリセルの書き込み動作を説明する図である。
【図１０】書き込み動作の際、空乏層がメモリセルに及ぼす影響を模式的に示した等価回路図である。
【図１１】本発明の一実施の形態であるフラッシュメモリの製造方法を示す要部断面図である。
【図１２】図１１に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１３】図１２に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１４】図１３に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１５】図１４に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１６】図１５に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１７】図１６に続くフラッシュメモリの製造方法を示す要部断面図である。
【図１８】本発明の他の実施の形態であるフラッシュメモリのメモリマット構成を示す要部断面図である。
【図１９】図１８に示すフラッシュメモリの製造方法を示す要部断面図である。
【図２０】本発明の他の実施の形態であるフラッシュメモリのメモリマット領域およびその周辺領域を示す概略平面図である。
【図２１】図２０のＡ−Ａ’線に沿った基板の概略断面図と、書き込み、読み出し時の等価回路図である。
【図２２】図２０のＢ−Ｂ’線に沿った基板の概略断面図と、書き込み、読み出し時の等価回路図である。
【図２３】書き込み、読み出しおよび消去動作の際に、ワード線と、メモリセルの選択ゲートおよび反転層とに印加する電圧の関係を示す図である。
【図２４】書き込み、読み出しおよび消去動作の際に、ワード線と、メモリセルの選択ゲートおよび反転層とに印加する電圧の関係を示す図である。
【符号の説明】
【００７２】
１  半導体基板
２  ｎ型埋込み層
３  ｐ型ウエル
４  ｎ型拡散層
５  第１ゲート絶縁膜（トンネル酸化膜）
６  酸化シリコン膜（第１絶縁膜）
７  選択ゲート
８  フローティングゲート
９  第２ゲート絶縁膜
１０  コントロールゲート
１１  ｎ型反転層
１２  ｎ+型拡散層
１３  チャネル領域
１４  空乏層
Ｇ１〜Ｇ４  電源系メタル配線
ＭＣ  メモリセル
Ｓ１〜Ｓ４  センス系メタル配線
ＷＬ  ワード線
【図１】
2005353646.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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