(57)【要約】【課題】絶縁基板表面に半導体素子が搭載される配線基板において、熱応力による半導体素子の破壊が有効に防止され、１次実装信頼性が高いと同時に２次実装信頼性にも優れ、プリント基板等に２次実装される２次実装構造においても１次実装信頼性の低下が抑制された配線基板とその２次実装構造を提供する。【解決手段】表面に半導体素子搭載領域を有する絶縁基板と、絶縁基板裏面に形成された外部回路基板との接合用ランド部と、該絶縁基板に形成され、該接合用ランド部を半導体素子に電気的に接続するための配線層とからなる配線基板において、前記絶縁基板表面には、半導体素子搭載領域の周囲に凹部またはスリットが形成されていることを特徴とする。【選択図】図１  
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【特許請求の範囲】
【請求項１】
表面に半導体素子搭載領域を有する絶縁基板と、絶縁基板裏面に形成された外部回路基板との接合用ランド部と、該絶縁基板に形成され、該接合用ランド部を半導体素子に電気的に接続するための配線層とからなる配線基板において、
前記絶縁基板表面には、半導体素子搭載領域の周囲に凹部またはスリットが形成されていることを特徴とする配線基板。
【請求項２】
前記凹部は、半導体素子搭載領域の全周を取り囲むように無端状に形成されている請求項１に記載の配線基板。
【請求項３】
前記凹部は、半導体素子搭載領域の各コーナー部に形成されている請求項１に記載の配線基板。
【請求項４】
前記凹部の深さが、絶縁基板厚みの１０％以上である請求項１乃至３のいずれかに記載の配線基板。
【請求項５】
前記スリットは、半導体素子搭載領域の各コーナー部に形成されている請求項１に記載の配線基板。
【請求項６】
前記絶縁基板が、ガラスセラミックス焼結体からなる請求項１乃至５のいずれかに記載の絶縁基板。
【請求項７】
請求項１乃至６のいずれかに記載の配線基板を、４０〜１５０℃における熱膨張係数が１０×１０−６／℃以上の有機樹脂を含む絶縁体基板の表面に接合用ランド部が形成された外部回路基板上に載置し、前記配線基板のランド部と前記外部回路基板の前記ランド部とを導体層によって電気的に接続固定してなる実装構造。
【請求項８】
前記配線基板の絶縁基板の熱膨張係数が、前記外部回路基板の熱膨張係数よりも小さい請求項７に記載の実装構造。
【請求項９】
前記外部回路基板がプリント基板である請求項７または８に記載の実装構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子が搭載される配線基板及び該配線基板を外部回路基板に導体層を介して接続するのに適した実装構造に関する。
【背景技術】
【０００２】
近年、高度情報化時代を迎え、情報通信技術が急速に発達し、それに伴い、各種半導体素子の高速化、大型化が図られている。この結果、半導体素子が搭載される配線基板（表面や内部に配線層を設けた絶縁基板から構成されている）においても、信号の伝送損失を低減するために、配線基板に設けられている配線層の低抵抗化と絶縁基板の低誘電率化が求められており、このような要求を満足するものとして、１０００℃以下での焼成によって緻密化でき、銅、銀または金等の低抵抗金属を主成分とする配線層との同時焼成が可能で且つ誘電率の低いガラスセラミックスを、絶縁基板として用いた配線基板が提案されている。
【０００３】
また、半導体としてシリコンを用いた半導体素子に関しては、微細配線化、高速化が、特に急速に推し進められている。例えば、高速信号処理を行う半導体装置において、素子内部のトランジスタ間を接続する配線の微細化と、半導体素子の内部配線の低抵抗化、および層間絶縁膜の低誘電率化が進められている。
【０００４】
半導体素子の層間絶縁膜として、従来は誘電率が４程度のＳｉＯ２が用いられてきたが、この絶縁膜をさらに低誘電率化すると、その機械的特性が低下する（即ち脆くなる）ことが良く知られている。特に、誘電率が２程度と非常に低い誘電率が得られる多孔質の絶縁膜を用いると、高速信号処理を低損失で行うことが可能となるため非常に望ましいが、その一方で、機械的特性の低下が著しくなり、素子の機械的耐性が著しく劣化する。
【０００５】
ところで、半導体素子収納用パッケージに代表される配線基板上に、半導体素子を実装（以下一次実装と称す）して半導体装置を組み立てる際には、半導体素子を配線基板にしっかりと固定するために、通常、その接合部分に熱硬化性樹脂を用いたアンダーフィル剤を充填して熱硬化させる（キュア工程）。このため、上記のような低誘電率の絶縁膜を使用した半導体素子を用いた場合には、一次実装時の熱処理に際して、半導体素子と配線基板中の絶縁基板との間の熱膨張係数のミスマッチにより熱応力が発生し、機械的耐性の低い半導体素子が破壊してしまうといった問題が懸念されている。また、同様の熱応力は、半導体素子のＯＮ／ＯＦＦに伴う発熱／冷却によっても発生し、この場合にも、半導体素子の破壊という問題を生じる。さらに、半導体素子が大型化すると熱応力がそれに伴い大きくなるため、半導体素子が破壊する危険性が増大する。
【０００６】
このような見地から、一次実装等による熱応力を低減するために、配線基板中の絶縁基板の熱膨張係数を、シリコンの熱膨張係数（２〜４×１０−６／℃：４０〜４００℃）に近似させることが求められており、例えば、ムライト、石英ガラス、ほう珪酸ガラスからなるガラスセラミック焼結体を絶縁基板とすることで、低熱膨張係数の多層セラミック回路基板を得ることが提案されている（特許文献１参照）。また、ＳｉＯ２、Ｂ２Ｏ３、Ｋ２Ｏ、Ａｌ２Ｏ３からなる硼珪酸ガラスとアルミナ、コージェライト、石英ガラスとを組み合わせることにより、低抵抗配線が可能な低熱膨張係数のセラミック絶縁基板を得ることが提案されている（特許文献２参照）。
【特許文献１】特公平４−５８１９８号公報
【特許文献２】特開平５−２５４９２３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかるに、特許文献１や２に記載されたガラスセラミック焼結体を絶縁基板として用いた場合には、低い熱膨張係数を実現しているため、熱応力が緩和され、例えば１次実装の信頼性を確保できるが、半面、４０〜１５０℃における熱膨張係数が１５〜２０×１０−６／℃程度と非常に大きいプリント配線基板で構成される外部回路基板上に、半導体装置を実装（以下、２次実装と称す。）する際には、セラミック絶縁基板とプリント基板との熱膨張係数のミスマッチが非常に大きくなる。配線基板（絶縁基板）と外部回路基板との熱膨張差が大きいと、配線基板は上に凸の反り変形により応力を緩和しようとするため、１次実装された半導体素子周辺、特にコーナー部（角部）では、この反り変形により高い熱応力が発生してしまい、結果として、１次実装信頼性が損なわれてしまうという問題があった。即ち、半導体素子が搭載された１次実装構造では、その実装信頼性を確保することはできるのであるが、プリント基板等の外部回路基板に実装された２次実装構造においては、その信頼性の確保が困難であり、１次実装構造の信頼性が損なわれてしまう（２次実装信頼性が低い）という問題があった。
【０００８】
従って、本発明の目的は、絶縁基板表面に半導体素子が搭載される配線基板において、熱応力による半導体素子の破壊が有効に防止され、１次実装信頼性が高いと同時に２次実装信頼性にも優れ、プリント基板等に２次実装される２次実装構造においても１次実装信頼性の低下が抑制された配線基板とその２次実装構造を提供することにある。
【課題を解決するための手段】
【０００９】
本発明によれば、表面に半導体素子搭載領域を有する絶縁基板と、絶縁基板裏面に形成された外部回路基板との接合用ランド部と、該絶縁基板に形成され、該接合用ランド部を半導体素子に電気的に接続するための配線層とからなる配線基板において、
前記絶縁基板表面には、半導体素子搭載領域の周囲に凹部またはスリットが形成されていることを特徴とする配線基板が提供される。
【００１０】
本発明によれば、また、上記の配線基板を、４０〜１５０℃における熱膨張係数が１０×１０−６／℃以上の有機樹脂を含む絶縁体基板の表面に接合用ランド部が形成された外部回路基板上に載置し、前記配線基板のランド部と前記外部回路基板の前記ランド部とを導体層によって電気的に接続固定してなる実装構造が提供される。
【発明の効果】
【００１１】
本発明の配線基板においては、絶縁基板表面の半導体素子搭載領域の周辺に、凹部またはスリットを設けたことが重要な特徴であり、このような凹部またはスリットにより、この配線基板を外部回路基板に実装（２次実装）した実装構造において、絶縁基板と外部回路基板との熱膨張差によって半導体素子に発生する熱応力を有効に低減することができ、２次実装信頼性を確保することが可能となる（２次実装構造においても、１次実装信頼性の低下を抑制することができる）。即ち、絶縁基板と外部回路基板との熱膨張差に起因する反り変形による半導体素子周辺部（特にコーナー部）への応力集中が緩和され、このような応力集中による半導体素子の破損を有効に防止することができるのである。例えば、前述した機械的強度の低い半導体素子を用いた場合においても、このような半導体素子の熱応力による破損を有効に防止することが可能である。
【００１２】
本発明の配線基板において、絶縁基板表面の前記凹部は、半導体素子搭載領域の全周を取り囲むように無端状に形成することができる。即ち、絶縁基板表面に搭載（１次実装）される半導体素子は、この凹部によって完全に取り囲まれるため、この半導体素子周辺部への応力集中が有効に緩和され、２次実装構造での熱応力に起因する１次実装の信頼性低下を確実に且つ有効に防止することができる。
【００１３】
また、本発明の配線基板においては、前記凹部を、半導体素子搭載領域の各コーナー部にのみ形成することもできる。即ち、２次実装構造において、絶縁基板と外部回路基板との熱膨張差に起因する上に凸の反り変形により発生する応力は、半導体素子のコーナー部（角部）に特に集中する。従って、半導体素子搭載領域の各コーナー部にのみ前記凹部を形成することによっても、上記の反り変形による応力集中を有効に緩和することができ、１次実装信頼性の低下を回避することができるのである。
【００１４】
さらに、前記凹部の深さは、絶縁基板厚みの１０％以上であることが好ましい。この凹部の深さが浅いと、反り変形による応力を十分に緩和することが困難となり、２次実装構造における１次実装信頼性低下を回避することが困難となるおそれがあるからである。
【００１５】
また、凹部の代わりにスリットを形成する場合、このようなスリットは、絶縁基板を貫通して設けられるものであるため、半導体素子搭載領域の全周にわたって形成することはできないが、該領域のコーナー部に形成することが好ましい。即ち、反り変形による応力は、搭載された半導体素子のコーナー部に集中するため、半導体素子搭載領域のコーナー部にスリットを形成することにより、このような応力集中を有効に緩和することができるからである。
【００１６】
また、前記絶縁基板は、ガラスセラミックス焼結体からなっていることが好ましい。即ち、ガラスセラミックス焼結体からなる絶縁基板を用いることにより、この絶縁基板の熱膨張係数を低減させ、この熱膨張係数をシリコンの熱膨張係数に近似させることができ、絶縁基板とシリコン半導体との熱膨張のミスマッチを低減させ、１次実装での信頼性を高めることができる。
【００１７】
本発明において、上述した配線基板を外部回路基板に実装（２次実装）した実装構造においては、外部回路基板として、４０〜１５０℃における熱膨張係数が１０×１０−６／℃以上の有機樹脂を含む絶縁体基板を用いているが、このような高熱膨張係数の絶縁体基板を外部回路基板として使用しているにもかかわらず、この２次実装構造において１次実装信頼性が損なわれることがない。即ち、上記のように高熱膨張係数の外部回路基板（絶縁体基板）を用いると、この外部回路基板と配線基板中の絶縁基板との熱膨張差が大きくなる。特に、配線基板中の絶縁基板として、シリコンの熱膨張係数に近似したものを使用する場合には、その熱膨張係数は低いため、２次実装構造での両者の熱膨張差はかなり大きくなる。この結果、配線基板は、既に述べた通り、上に凸の反り変形により応力を緩和し、１次実装された半導体素子周辺、特にコーナー部（角部）では、この反り変形により高い熱応力が発生してしまい、１次実装信頼性が損なわれてしまう。しかるに、上述した配線基板を用いた本発明の実装構造では、このような反り変形による半導体素子周辺部での応力が有効に緩和されるため、１次実装の信頼性低下を有効に回避することができる。
【００１８】
本発明の実装構造においては、前記配線基板の絶縁基板の熱膨張係数が、前記外部回路基板の熱膨張係数よりも小さいことが好適である。即ち、この熱膨張係数を小さくして、例えばシリコンの熱膨張係数（２〜４×１０−６／℃：４０〜４００℃）に近似させることにより、高速信号伝送特性に適したシリコン半導体素子等に対する１次実装信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付図面に示す具体例に基づき、本発明を詳細に説明する。
図１は、本発明の配線基板が外部回路基板上に２次実装された実装構造を説明するための横断面図であり、図２は、図１で示される配線基板に形成される凹部の配置例を示す平面図である。
【００２０】
図１及び図２を参照して、全体としてＡで示す配線基板の表面には、半導体素子Ｂが実装（１次実装）されており、また、この配線基板Ａは、Ｃで示す外部回路基板に実装（２次実装）されている。尚、図１に示されたような配線基板Ａに半導体素子Ｂが実装された構造は、いわゆるＢＧＡ型パッケージと呼ばれている。
【００２１】
配線基板Ａは、絶縁基板１と、その表裏面及び内部に形成された配線層３（ビアホール導体を含む）から構成されている。絶縁基板１の表面（上面）中央部（半導体素子搭載領域）には、半導体素子Ｂが、半田などの導体５により配線層３と電気的に接続される。さらに、ロウ材５の周囲には、エポキシ樹脂等の熱硬化性樹脂を含有するアンダーフィル材７が充填し、硬化されており、これにより、半導体素子Ｂは、配線基板Ａの表面（絶縁基板１の表面）にしっかりと固定され、しかも、この接続部に生じる応力を緩和し、１次実装の信頼性が高められている。
【００２２】
また、配線基板Ａの裏面には、メタライズからなるランド１０が配列されており、各ランド１０は、配線層３及び導体５を介して、表面に搭載された半導体素子Ｂに電気的に接続されている。
【００２３】
このように、半導体素子Ｂが搭載（１次実装）された配線基板Ａは、外部回路基板Ｃに実装（２次実装）されている。即ち、外部回路基板Ｃの表面にも、メタライズからなるランド１３が配列されており、配線基板Ａのランド１０を外部回路基板Ｃのランド１３上に載置し、半田などの導体１５によって、配線基板Ａは、外部回路基板Ｃに２次実装され、半導体素子Ｂは、外部回路基板Ｃに電気的に接続される。
【００２４】
ここで、半導体素子Ｂは、特にシリコン（単結晶シリコン）を半導体材料として使用し、且つ層間絶縁膜として、誘電率が２程度と非常に低い低誘電率の多孔質ＳｉＯ２膜が用いられているものが好適である。このような半導体素子Ｂを用いることにより、特に高速信号処理に適したパッケージを得ることができる。この半導体素子Ｂは、例えば複数のトランジスタが形成されたＬＳＩである。
【００２５】
絶縁基板１の比誘電率は７以下、特に６．５以下、最適には６以下であり、かつ配線層３は、銅、銀、金のいずれかを主成分とする低抵抗導体により、形成されていることが好ましい。これによって、高速の電気信号をより低損失で伝送することができる。また、絶縁基板１の４０〜４００℃における熱膨張係数は６×１０−６／℃以下、特に５×１０−６／℃以下、最適には４×１０−６／℃以下であるのがよい。即ち、絶縁基板１の熱膨張係数をシリコンの熱膨張係数（２〜４×１０−６／℃：４０〜４００℃）に近似させることにより、１次実装に際しての熱処理或いは半導体素子ＢのＯＮ／ＯＦＦにより、上述したシリコンを半導体材料として用いた半導体素子Ｂと絶縁基板１との熱膨張差による熱応力（両者の接続部である導体５に生じる）を減少させることができるため、より高い１次実装信頼性を得ることが可能となるためである。また、前述したアンダーフィル材７も、このような熱応力を緩和させ、１次実装信頼性を高める。
【００２６】
尚、絶縁基板１は、複数の絶縁層を積層させることにより形成することもでき、この場合、絶縁層の層間にも配線層３が形成される。また、絶縁基板１に上述した特性（誘電率、熱膨張係数）を持たせるためには、この絶縁基板１（あるい波絶縁層）を構成する絶縁材料として、ガラスあるいはガラスとフィラーの混合物からなるガラスセラミックス焼結体を用いることが好ましい。即ち、ガラスやフィラーの種類、両者の混合比等を適宜調整することにより、誘電率や熱膨張係数を上記の範囲内に設定することができる。
【００２７】
また、外部回路基板は、いわゆるプリント基板からなり、少なくとも有機樹脂を含む絶縁材料（例えば、ガラス−エポキシ樹脂複合材料、ガラス−ポリイミド樹脂複合材料など）からなり、一般には４０〜１５０℃における熱膨張係数が１０×１０−６／℃以上、特に１４〜１８×１０−６／℃）の絶縁基板の表面にＣｕ、Ａｕ、Ａｌ、Ｎｉ、Ｐｂ−Ｓｎなどの金属導体からなる配線導体層（省略）が形成された構造を有しており、このような配線導体層に接続された形で、前述したメタライズのランド１３が形成されている。
【００２８】
本発明の配線基板Ａにおいては、絶縁基板１の半導体素子搭載領域の周辺に凹部２０が設けられている。即ち、図１に示された実装構造においては、半導体素子ＢのＯＮ／ＯＦＦによる発熱及び冷却、配線基板Ａを外部回路基板Ｃ上に二次実装する際の熱処理などにより、絶縁基板１と外部回路基板Ｃ（を形成している絶縁体基板）との熱膨張差に起因して、配線基板Ａと外部回路基板Ｃとを接続している導体１５に熱応力が発生する。同時に、絶縁基板１と半導体素子Ｂとの熱膨張差に起因して、配線基板Ａと半導体素子Ｂとを接続している導体５にも熱応力が発生する。
【００２９】
従って、絶縁基板１と半導体素子Ｂとの熱膨張差を小さくして１次実装信頼性を高めると、絶縁基板１と外部回路基板Ｃ（半導体素子Ｂに比してかなり高い熱膨張係数を有する絶縁基板から形成されている）との熱膨張差が大きくなり、結局、このような大きな熱膨張差を緩和するために、配線基板Ａ（絶縁基板１）は、上に凸の形で反り変形し、この反り変形によって、半導体素子Ｂの周辺部（特にコーナー部）には、高い応力が発生する。従って、絶縁基板１と半導体素子Ｂとの熱膨張差を小さくして１次実装信頼性を高めているにもかかわらず、２次実装構造では、半導体素子Ｂや配線基板Ａの破壊、或いは電気的な接続不良などを生じ、１次実装信頼性が損なわれてしまう。
【００３０】
しかるに、本発明では、絶縁基板１の表面には、半導体素子搭載領域の周辺部に凹部２０が形成されているため、絶縁基板１の反り変形による半導体素子Ｂの周辺に生じる応力が有効に緩和され、２次実装構造における１次実装信頼性の低下を有効に回避することが可能となるものである。
【００３１】
本発明において、凹部２０の形状は特に制限されるものではないが、通常、図２（ａ）〜（ｃ）に示すような形状に設定される。
【００３２】
例えば、図２（ａ）では、凹部２０は無端状に形成され、絶縁基板１表面に実装された半導体素子Ｂは、その全周が凹部２０によって囲まれている。また、図２（ｂ）では、凹部２０は分割して形成されており、絶縁基板１表面に実装された半導体素子Ｂの各辺に対面するように、凹部２０が設けられている。さらに、図２（ｃ）では、絶縁基板１表面に実装された半導体素子Ｂの各コーナー部を囲むように、凹部２０が分割して設けられている。
【００３３】
本発明において、前述した反り変形の応力は、特に半導体素子Ｂのコーナー部に集中する。従って、図２（ａ）〜（ｃ）の形状の中では、コーナー部の応力集中が緩和されるという見地から、図２（ａ）及び（ｃ）の形状が好適であり、特に図２（ｃ）の形状は、最小限の大きさで反り変形の応力集中を有効に緩和でき、絶縁基板１の強度低下などを回避できるという点で、最も好適である。
【００３４】
また、反り変形に起因する応力は、凹部２０の底部に生じる。従って、この凹部２０が浅く形成されていると、かかる応力を十分に軽減することができないため、適度な深さを有しているべきであり、通常、絶縁基板１の厚みの１０％以上の深さを有していることが好ましい。また、必要以上に深くすると、特に図２（ａ）及び（ｂ）の形状では、配線層３の形成が阻害されたり、或いは絶縁基板１の強度が低下するなどの不都合を生じるため、その深さは、絶縁基板１の厚みの１０％以上、５０％以下、特に１５〜３０％の範囲とすることが望ましい。
【００３５】
さらに、凹部２０の幅Ｗは、特に制限されるものではないが、この幅をあまり大きくすると、絶縁基板１の強度低下などを生じるのみで、それ以上の効果を得ることはできないので、通常、基板厚みの１／２以下とするのが好ましい。
【００３６】
また、凹部２０の代わりに、絶縁基板１を貫通するスリットを設けることもでき、このようなスリットによっても、凹部２０と同様、２次実装構造における１次実装信頼性の低下を有効に回避することができる。ただし、スリットは、絶縁基板１を貫通しているため、図２（ａ）のように半導体素子搭載領域の全周にわたって設けることはできず、図２（ｂ）に示すように、搭載された半導体素子Ｂの各辺に対向する部分に設けるか、或いは図２（ｃ）に示すように、半導体素子Ｂのコーナー部に対向する部分に設ける。この場合、図２（ｃ）のように、半導体素子Ｂのコーナー部に対向する部分に設けることが、スリットによる絶縁基板１の強度低下を回避し、反り変形によるコーナー部への応力集中を緩和する上で、最も好適である。
【実施例１】
【００３７】
以下のようにして評価用の積層型配線基板を作製した。
まず、ガラスセラミックスを絶縁基板１（４０〜４００℃での熱膨張係数：１０×１０−６／℃）として用いて、その表面に半導体素子と接続されるメタライズ配線層、内部配線層及びビアホール導体、底面に導体を取りつけるための１８４９個の接続ランドを銅ペーストの印刷、あるいは充填により周知の方法に従い、９５０℃の温度で同時焼成して、配線基板（パッケージ）Ａを作製した。尚、パッケージサイズは４５mm x４５mm x２．０mmとし、中央部に、１５mm x１５mmの大きさで且つ幅がx０．６mmの凹部（その深さ及び形状は表１に示す）を形成した（試料Ｎｏ．２〜６）。また、比較のために、凹部を形成しないものも作製した（試料Ｎｏ．１）。さらに、凹部の代わりに表１に示す位置にスリットを形成したもの作製した（試料Ｎｏ．７，８）。
【００３８】
続いて、シリコン（４０〜４００℃での熱膨張係数が２．５×１０−６／℃）を主体とし低誘電率の多孔質の絶縁膜を有する表面積が１００ｍｍ２の評価用の半導体素子Ｂを準備し、厚さ０．１ｍｍの半田を介してパッケージ上（凹部で囲まれる部分）に位置合わせして載置し、リフロー処理を行った後、アンダーフィル剤を半導体素子Ｂと配線基板Ａ（絶縁基板１）の表面との間隙に注入し、硬化させることにより半導体素子Ｂをフリップチップ実装した。
【００３９】
一方、外部回路基板Ｃとして、ガラス−エポキシ基板（４０〜１５０℃での熱膨張係数；１５×１０−６／℃）の表面に銅箔からなる配線ランドが形成されたプリント基板を準備した。このプリント基板のランド部に半田（Sn63%-Pb37%）ペーストをスクリーン印刷により塗布した後、上記のパッケージのランドと上記プリント基板のランドとを位置合わせし、加熱溶融させて実装して評価用のサンプルを作製した。
【００４０】
上記実装評価用サンプルを、０〜１００℃の温度範囲で温度サイクル試験を１５００サイクルまで行い、１００サイクル終了毎に半導体素子Ｂの破壊の有無を確認し、半導体素子Ｂの破壊あるいは断線時のサイクル数を表１に示した。ここでは、１０００サイクルまで半導体素子Ｂの破壊あるいは断線のなきものを合格とした。
【００４１】
【表１】
2005129818.tif 000003
【００４２】
表１より明らかなように、半導体素子搭載部周辺に凹部またはスリットを有する半導体素子収納用パッケージは、いずれも１０００サイクルまで抵抗変化は全く認められず、極めて安定で良好な電気的接続状態を維持できた。しかし、凹部を設けない上記範囲外であるパッケージでは、１０００サイクル未満の早い段階から抵抗変化が検出され、実装後の信頼性に欠けることがわかった。
【００４３】
特に凹部を、半導体素子の角部に設けた場合と、全周に設けた凹部の深さをパッケージ厚みの２５％以上にした場合には１５００サイクルを越えても半導体素子の不良は全く認められず、高い実装信頼性を実現することができている。これは、半導体素子の角部にスリットを形成した場合も同様である。
【図面の簡単な説明】
【００４４】
【図１】本発明の配線基板が外部回路基板上に２次実装された実装構造を説明するための横断面図である。
【図２】図１で示される配線基板に形成される凹部の配置例を示す平面図である。
【符号の説明】
【００４５】
Ａ：配線基板
Ｂ：半導体素子
Ｃ：外部回路基板
１：絶縁基板
３：配線層
１０，１３：ランド
２０：凹部
【図１】
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【図２】
2005129818.tif 000005