(57)【要約】【課題】本発明は、強誘電体メモリにおいて、インプリント現象が生じているセルのデータを自動的に訂正して再書き込みすることにより、インプリント現象を中和できるようにすることを最も主要な特徴としている。【解決手段】たとえば、メモリセルアレイ１１のデータセルＭＣａに記憶されたセルデータ、および、パリティセルＭＣｂに記憶されたパリティデータを、センスアンプ１２によってページ単位で読み出す。その読み出した１ページ分のデータのうち、カラムセレクタ１３ａ，１３ｂによって任意のデータをワードごとに選択して、ＥＣＣ回路２１に出力する。そして、このＥＣＣ回路２１によって処理されたワードごとの訂正データは、Ｉ／Ｏ回路４１を介して読み出されるとともに、センスアンプ１２によって、所定のデータセルＭＣａに再書き込みされるように構成されている。【選択図】      図２
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【特許請求の範囲】
【請求項１】
データを記憶するための、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含むメモリセル部と、
前記メモリセル部に接続されたビット線と、
前記ビット線に接続されたセンスアンプと、
前記ビット線を介して、前記センスアンプにより前記複数のメモリセルから読み出されたセルデータに対し、パリティデータに応じて誤り検出および訂正処理を施す誤り検出・訂正回路と
を具備し、
前記セルデータの読み出し動作時に、前記誤り検出・訂正回路で処理された訂正後のセルデータを、そのセルデータを読み出したメモリセルに再書き込みすることを特徴とする半導体記憶装置。
【請求項２】
データを記憶するための、セルトランジスタのゲート端子にワード線が接続され、かつ、前記セルトランジスタのソース・ドレイン端子の一方に強誘電体キャパシタの一端が接続されるとともに、前記セルトランジスタのソース・ドレイン端子の他方がビット線に接続され、前記強誘電体キャパシタの他端がプレート線に接続された複数のメモリセルがアレイ状に配置されているメモリセル部と、
前記ビット線に接続されたセンスアンプと、
前記ビット線を介して、前記センスアンプにより前記複数のメモリセルから読み出されたセルデータに対し、データ読み出しの一単位であるワードごとに設けられるパリティデータに応じて誤り検出および訂正処理を施す誤り検出・訂正回路と、
前記ビット線を介して、前記センスアンプにより前記メモリセル部の所定のメモリセルから読み出され、前記誤り検出・訂正回路での誤り検出および訂正処理に用いたパリティデータを、訂正後のセルデータをもとに生成し直す生成回路と
を具備し、
前記セルデータの読み出し動作時に、前記誤り検出・訂正回路で処理された訂正後のセルデータを、第１のセルデータを書き込んだまま放置され、セルのヒステリシス特性がシフトした状態で、前記第１のセルデータとは反対の分極を有する第２のセルデータの書き込みが行われたメモリセルに再書き込みするとともに、
前記訂正後のセルデータをもとに生成し直したパリティデータを、そのパリティデータを読み出した前記所定のメモリセルに再書き込みすることを特徴とする半導体記憶装置。
【請求項３】
データを記憶するための、セルトランジスタのソース・ドレイン端子間に強誘電体キャパシタが接続されるとともに、所定個ずつ直列に接続されて少なくとも１つのメモリセルブロックを構成し、前記少なくとも１つのメモリセルブロックの一端がブロック選択トランジスタを介してビット線に接続され、他端がプレート線に接続された複数のメモリセルがアレイ状に配置されているメモリセル部と、
前記ビット線に接続されたセンスアンプと、
前記ビット線を介して、前記センスアンプにより前記複数のメモリセルから読み出されたセルデータに対し、データ読み出しの一単位であるワードごとに設けられるパリティデータに応じて誤り検出および訂正処理を施す誤り検出・訂正回路と、
前記ビット線を介して、前記センスアンプにより前記メモリセル部の所定のメモリセルから読み出され、前記誤り検出・訂正回路での誤り検出および訂正処理に用いたパリティデータを、訂正後のセルデータをもとに生成し直す生成回路と
を具備し、
前記セルデータの読み出し動作時に、前記誤り検出・訂正回路で処理された訂正後のセルデータを、そのセルデータを読み出したメモリセルに再書き込みするとともに、
前記訂正後のセルデータをもとに生成し直したパリティデータを、そのパリティデータを読み出した前記所定のメモリセルに再書き込みすることを特徴とする半導体記憶装置。
【請求項４】
前記誤り検出・訂正回路は、ページ単位で読み出される前記セルデータおよび前記パリティデータのうち、ワードごとに読み出される任意のセルデータに対して、前記誤り検出および訂正処理を施すことを特徴とする請求項１，２または３に記載の半導体記憶装置。
【請求項５】
データを記憶するための、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含むメモリセル部と、
前記メモリセル部に接続されたビット線と、
前記ビット線を介して、前記複数のメモリセルから読み出されるセルデータ、および、データ読み出しの一単位であるページごとに設けられるパリティデータを、ページ単位で保持させるための複数のラッチ回路を有するセンスアンプと、
前記ビット線を介して、前記センスアンプにより前記複数のメモリセルからページ単位で読み出された前記セルデータおよび前記パリティデータのうち、前記セルデータに対し、前記パリティデータに応じた誤り検出および訂正処理を一度に施す誤り検出・訂正回路と、
前記ビット線を介して、前記センスアンプにより前記メモリセル部の所定のメモリセルから読み出され、前記誤り検出・訂正回路での誤り検出および訂正処理に用いたパリティデータを、訂正後のセルデータをもとに生成し直す生成回路と
を具備し、
前記セルデータの読み出し動作時に、前記誤り検出・訂正回路で処理された訂正後のセルデータを、一括して前記複数のラッチ回路に書き戻した後、そのセルデータを読み出したメモリセルに再書き込みするとともに、
前記訂正後のセルデータをもとに生成し直したパリティデータを、そのパリティデータを読み出した前記所定のメモリセルに再書き込みすることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関するもので、特に、強誘電体キャパシタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｃａｐａｃｉｔｏｒ）を用いた不揮発性の強誘電体メモリ（ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ））に関するものである。
【背景技術】
【０００２】
近年、半導体記憶装置の一つとして、強誘電体キャパシタを用いた強誘電体メモリが注目されている（たとえば、特許文献１参照）。
【０００３】
図８は、強誘電体メモリのセルの構成例を示すものである。この強誘電体メモリセルは、たとえば図８に示すように、強誘電体キャパシタ１０１とＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ１０２とを直列に接続した構成となっている。つまり、上記ＭＯＳトランジスタ１０２のゲートには、ワード線ＷＬが接続されている。上記ＭＯＳトランジスタ１０２のドレインは、ビット線ＢＬに接続されている。上記ＭＯＳトランジスタ１０２のソースは、上記強誘電体キャパシタ１０１の一方の電極に接続されている。上記強誘電体キャパシタ１０１の他方の電極は、プレート線ＰＬに接続されている。
【０００４】
この強誘電体メモリセルの場合、たとえば図９に示すように、強誘電体のヒステリシス特性を利用してデータの記憶が行われる。つまり、強誘電体キャパシタ１０１の電圧を０Ｖとしたときの残留分極（量）Ｐが、たとえば、正の場合を“１”に、負の場合を“０”に対応させることで、データを記憶する。
【０００５】
ここで、強誘電体メモリに対するデータの書き込みおよび読み出し動作について説明する。強誘電体メモリの場合、プレート線ＰＬにパルスを印加して書き込みおよび読み出し動作を行う。
【０００６】
まず、書き込み動作時の動作原理について、ここでは、たとえば図１０に示す２Ｔ−２Ｃ構造のセルを用いて説明する。基本的には、図８に示した１Ｔ−１Ｃ構造のセルの動作原理も同様に説明できる。また、図１１は、書き込み動作時のタイミング（パルス）を示すものである。
【０００７】
図１０に示した２Ｔ−２Ｃ構造のセルの場合、ＭＯＳトランジスタ１０２ａ，１０２ｂを介して、対になるビット線ＢＬａ，ＢＬｂにつながる強誘電体キャパシタ１０１ａ，１０１ｂに、それぞれ反対の分極Ｐを書き込むようになっている。たとえば、ビット線ＢＬａの電位をグランド（０Ｖ）、ビット線ＢＬｂの電位を５Ｖにする。その際、ワード線ＷＬのレベルが６Ｖ以上（Ｖｃｃ＝５Ｖ，ＶTH＝１Ｖ）になると、強誘電体キャパシタ１０１ａの上部電極の電位は０Ｖ、強誘電体キャパシタ１０１ｂの上部電極の電位は５Ｖになる。
【０００８】
ワード線ＷＬが高電圧（Ｈｉｇｈ）になった後、図１１に示したようなパルスを、プレート線ＰＬに与える。たとえば、Ｔ1 のタイミングでは０Ｖを（図１２（ｂ）参照）、Ｔ2 のタイミングでは５Ｖを（図１３（ｂ）参照）、Ｔ3 のタイミングでは０Ｖを（図１４（ｂ）参照）、それぞれ与える。なお、図中に示す矢印は分極Ｐの向きを示している。
【０００９】
Ｔ1 のタイミングにおいては、強誘電体キャパシタ１０１ａの分極Ｐは点Ａ（図１２（ａ）参照）、強誘電体キャパシタ１０１ｂの分極Ｐは点Ｄ（図１２（ｃ）参照）となる。Ｔ2 のタイミングにおいては、強誘電体キャパシタ１０１ａの分極Ｐは点Ａから点Ｂ（図１３（ａ）参照）ヘ、強誘電体キャパシタ１０１ｂの分極Ｐは点Ｄから点Ｅ（図１３（ｃ）参照）へと移動する。Ｔ3 のタイミングにおいては、強誘電体キャパシタ１０１ａの分極Ｐは点Ｂから点Ｃ（図１４（ａ）参照）ヘ、強誘電体キャパシタ１０１ｂの分極Ｐは点Ｅから点Ｄ（図１４（ｃ）参照）へと移動する。これにより、データの書き込み動作は終了する。この動作を、データ“０”の書き込みと定義した場合、データ“１”の書き込みでは、強誘電体キャパシタ１０１ａには点Ｄの分極Ｐが、強誘電体キャパシタ１０１ｂには点Ｃの分極Ｐが書き込まれる。
【００１０】
電源が落ちて、プレート線ＰＬやビット線ＢＬａ，ＢＬｂによる外部電界が０になっても、データ“０”の書き込み時には、強誘電体キャパシタ１０１ａに残留分極点Ｃの＋Ｐｒの電荷が、強誘電体キャパシタ１０１ｂに残留分極点Ｅの−Ｐｒの電荷が、それぞれ蓄積される。逆に、データ“１”の書き込み時には、強誘電体キャパシタ１０１ａに残留分極点Ｅの−Ｐｒの電荷が、強誘電体キャパシタ１０１ｂに残留分極点Ｃの＋Ｐｒの電荷が、それぞれ蓄積される。
【００１１】
一方、強誘電体メモリからのデータの読み出しは、通常、破壊読み出しであり、読み出し動作の際にも再書き込みという操作が必要で、結局、読み出し動作は書き込み動作とほぼ同じ動作となる。
【００１２】
図１５は、上記した２Ｔ−２Ｃ構造のセルを例に、データの読み出し動作を説明するために示すものである。また、図１６は、読み出し動作時のタイミング（パルス）を示すものである。
【００１３】
データを読み出す場合、たとえば図１５に示すように、最初のプリチャージ・サイクルにおいて、左右のビット線ＢＬａ，ＢＬｂの電位をグランドレベル（０Ｖ）にする。また、センスアンプ（図示していない）は、ビット線ＢＬａ，ＢＬｂから切り離した状態にする。この状態において、ワード線ＷＬの電位を６Ｖ以上にすると、強誘電体キャパシタ１０１ａ，１０１ｂの上部電極の電位は、共に、０Ｖになる。なお、図中に示す矢印は分極Ｐの向きを示している。
【００１４】
読み出し動作時には、上記した書き込み動作時の場合と同様に、図１６に示したようなパルスを、プレート線ＰＬに与える。たとえば、Ｔ1 のタイミングでは０Ｖを（図１７（ｂ）参照）、Ｔ2 のタイミングでは５Ｖを（図１８（ｂ）参照）、Ｔ3 のタイミングでは０Ｖを（図１９（ｂ）参照）、それぞれ与える。なお、図中に示す矢印は分極Ｐの向きを示している。
【００１５】
強誘電体キャパシタ１０１ａ，１０１ｂに対し、データ“０”の書き込みによって、たとえば図１７（ａ），（ｃ）に示すような分極Ｐがそれぞれ記憶されているとする。すなわち、Ｔ1 のタイミングにおいて、強誘電体キャパシタ１０１ａの分極Ｐは点Ｃに、強誘電体キャパシタ１０１ｂの分極Ｐは点Ｅに、それぞれ記憶されているとする。この場合、たとえばデータ“０”を読み出す場合には、Ｔ2 のタイミングにおいて、プレート線ＰＬの電位が０Ｖから５Ｖに変化することにより、強誘電体キャパシタ１０１ａの分極Ｐは点Ｃから点Ｂ（図１８（ａ）参照）ヘ、強誘電体キャパシタ１０１ｂの分極Ｐは点Ｅから点Ｂ（図１８（ｃ）参照）へと移動する。その際、分極Ｐが反転した強誘電体キャパシタ１０１ｂのデータは、一旦、破壊される。
【００１６】
また、データ“１”の場合には、Ｔ2 のタイミングにおいて、強誘電体キャパシタ１０１ａの分極Ｐは点Ｅから点Ｂヘ、強誘電体キャパシタ１０１ｂの分極Ｐは点Ｃから点Ｂへと移動する。この際、分極Ｐが反転した強誘電体キャパシタ１０１ａのデータは、一旦、破壊される。
【００１７】
分極Ｐが反転する側のビット線の電位は、反転しない側のビット線の電位よりもわずかに上昇する。そこで、その微小な電位差を検出することにより、データの“０”または“１”を読み出すことができる。たとえば、データ“０”の場合、ビット線ＢＬａの電位は０Ｖに、ビット線ＢＬｂの電位は５Ｖになる。また、データ“１”の場合、ビット線ＢＬａの電位は５Ｖに、ビット線ＢＬｂの電位は０Ｖになる。
【００１８】
分極反転によって破壊されたデータは、プレート線ＰＬの電位が５Ｖから０Ｖに変化することにより、同一の読み出しサイクル内で、セルに再書き込みされる。すなわち、データ“０”の場合、Ｔ3 のタイミングにおいて、強誘電体キャパシタ１０１ａの分極Ｐは点Ｂから点Ｃ（図１９（ａ）参照）ヘ、強誘電体キャパシタ１０１ｂの分極Ｐは点Ｃから点Ｄ（図１９（ｃ）参照）へと移動する。また、データ“１”の場合は、Ｔ3 のタイミングにおいて、強誘電体キャパシタ１０１ａの分極Ｐは点Ｃから点Ｄヘ、強誘電体キャパシタ１０１ｂの分極Ｐは点Ｂから点Ｃへと移動する。これにより、データの読み出し動作は終了する。
【００１９】
なお、１Ｔ−１Ｃ構造のセルを有する強誘電体メモリの場合、ビット線の微小な電位差を検出するための、つまり、データの“０”または“１”を検出するための基準電位を発生させるダミーセルが必要となる。
【００２０】
図２０は、強誘電体メモリでのデータの読み出し動作を説明するために示すものである。つまり、読み出し動作時にセンスアンプ１１１によって読み出されたデータは、上述したように、セル１１２へ再書き込みされる。
【００２１】
ここで、強誘電体メモリには、インプリントと呼ばれる現象が生じる。これは、データを書き込んだままの状態で放置しておくと、そのセルのヒステリシス特性が、電圧軸の正／負側にシフトする現象である。データの書き込み直後において、セルのヒステリシス特性は、電圧軸および分極軸の交点に対して左右および上下にほぼ対称（点対称）である。ところが、たとえば図２１に示すように、データ“１”を書き込んだままの状態で放置されたセルのヒステリシス特性は、図に破線で示す位置から実線で示す位置へと、矢印方向（電圧軸負側）にシフトする。同様に、たとえば図２２に示すように、データ“０”を書き込んだままの状態で放置されたセルのヒステリシス特性は、図に破線で示す位置から実線で示す位置へと、矢印方向（電圧軸正側）にシフトする。
【００２２】
このような現象が生じた場合、たとえば図２３および図２４に示すように、放置データをそのまま読み出す際には残留分極量（信号量）に大きな変化がなく、問題はない。また、放置データと同一の分極Ｐを有して書き替えられたデータを読み出す場合にも、特に問題はない。しかしながら、放置データを反対の分極Ｐを有するデータによって書き替え、その書き替えたデータを読み出そうとすると、残留分極量がインプリント現象の生じていない正常時に比べて減少するため、正常な読み出しができなくなる可能性がある。つまり、たとえば図２５に示すように、データ“１”を書き込んだままの状態で放置されたセルに、放置データ（データ“１”）と反対の分極Ｐを有するデータ“０”を書き込むと、ヒステリシス特性のシフトにより、データ“０”の残留分極量（黒丸）は本来（正常時）の残留分極量（白丸）よりも大きく減少する。そのため、データ“０”を正しく読み出せなくなる。同様に、たとえば図２６に示すように、データ“０”を書き込んだままの状態で放置されたセルに、放置データ（データ“０”）と反対の分極Ｐを有するデータ“１”を書き込むと、ヒステリシス特性のシフトにより、データ“１”の残留分極量（黒丸）は本来の残留分極量（白丸）よりも大きく減少する。そのため、データ“１”を正しく読み出せなくなる。
【００２３】
インプリント現象により生じるデータの読み出し不良は、一般的に単ビット性の不良となることが多い。特に、経時変化による単ビット性の不良を救済する方法としては、既に、誤り検出・訂正（ＥＣＣ：Ｅｒｒｏｒ  Ｃｈｅｃｋｉｎｇ  ＆  Ｃｏｒｒｅｃｔｉｏｎ）回路を用いる方法が広く知られている。
【００２４】
図２７は、ＥＣＣ回路を採用した、従来の強誘電体メモリの構成例を示すものである。一般的なハミング符号方式のＥＣＣ回路１１３では、データの読み出し単位（ワード）ごとに、２p > k + p + 1 （ｋ：データ長、ｐ：パリティビット長）の関係を満たすようなビット長のパリティデータが設けられる。
【００２５】
すなわち、センスアンプ１１１によって強誘電体メモリセル１１２より読み出されたセルデータおよびパリティデータは、カラムセレクタ１１４を介してＥＣＣ回路１１３に入力される。単ビットの誤りであれば、このＥＣＣ回路１１３によって自動的にセルデータが訂正された後、入出力（Ｉ／Ｏ）回路１１５より出力される。また、上記センスアンプ１１１によって読み出されたセルデータおよびパリティデータは、それぞれ、データセル１１２ａおよびパリティセル１１２ｂへ再書き込みされる。
【００２６】
このようなＥＣＣ回路１１３を採用した強誘電体メモリにおいて、インプリント現象が生じたとする。たとえば図２８（ａ）に示すように、データ“１”の放置により、セル１１２のヒステリシス特性が左方向（図示矢印方向）にシフトしているとする。そして、この状態で、データセル１１２ａにデータ“０”を書き込み、それを読み出すとする。この場合、データ“０”の残留分極量の減少により、センスアンプ１１１は誤ってデータ“１”を出力する。すると、読み出されたセルデータはＥＣＣ回路１１３の働きによって訂正され、正しいデータ“０”となって出力される。
【００２７】
しかしながら、データセル１１２ａに再書き込みされるセルデータはデータ“１”のままである。すなわち、データセル１１２ａへの再書き込みは、訂正前の、センスアンプ１１１の出力によって行われる。そのため、たとえば図２８（ｂ）に示すように、データセル１１２ａに再書き込みされるセルデータは、結局、放置データと同じデータ“１”となる。このような状態が続くことにより、インプリント現象はさらに進行してしまう。
【００２８】
なお、強誘電体メモリの場合、読み出し動作時にデータの再書き込みという操作が必要なため、データの読み出しサイクルが長くなる。その対策として、以下のような方法がとられている。すなわち、従来の強誘電体メモリでは、複数のワードを含む１ページ分のデータをセンスアンプ１１１で読み出し、その１ページ分のデータを内部のラッチ回路で保持する（図２９（ａ）参照）。その後、カラムセレクタ１１４によって、ワードごとに任意のデータをラッチ回路から読み出して、ＥＣＣ回路１１３に出力する（図２９（ｂ）参照）。また、１ページ分のデータの読み出しが終わった後に、それぞれのデータをページ単位で各セル１１２へ再書き込みする（図２９（ｃ）参照）。このように、データの読み出しサイクルについては、上記の方法（いわゆる、ページ読み出し機能）により短縮することが可能とされている。
【特許文献１】特開２００２−１７５６９７
【発明の開示】
【発明が解決しようとする課題】
【００２９】
上記したように、従来においては、インプリント現象が生じているメモリセルに放置データと反対の分極を有するセルデータを書き込み、それを読み出そうとする場合、読み出したセルデータは訂正できるものの、メモリセルへの再書き込みは、訂正前のセンスアンプの出力によって行われるため、インプリント現象がさらに進行するという不具合があった。
【００３０】
本発明は、上記の課題を解決するためになされたものであって、その目的とするところは、インプリント現象が生じているメモリセルのセルデータを正しく読み出すことができるのみでなく、インプリント現象の進行をも抑制することが可能な半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００３１】
本願発明の一態様によれば、データを記憶するための、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含むメモリセル部と、前記メモリセル部に接続されたビット線と、前記ビット線に接続されたセンスアンプと、前記ビット線を介して、前記センスアンプにより前記複数のメモリセルから読み出されたセルデータに対し、パリティデータに応じて誤り検出および訂正処理を施す誤り検出・訂正回路とを具備し、前記セルデータの読み出し動作時に、前記誤り検出・訂正回路で処理された訂正後のセルデータを、そのセルデータを読み出したメモリセルに再書き込みすることを特徴とする半導体記憶装置が提供される。
【００３２】
また、本願発明の一態様によれば、データを記憶するための、セルトランジスタのゲート端子にワード線が接続され、かつ、前記セルトランジスタのソース・ドレイン端子の一方に強誘電体キャパシタの一端が接続されるとともに、前記セルトランジスタのソース・ドレイン端子の他方がビット線に接続され、前記強誘電体キャパシタの他端がプレート線に接続された複数のメモリセルがアレイ状に配置されているメモリセル部と、前記ビット線に接続されたセンスアンプと、前記ビット線を介して、前記センスアンプにより前記複数のメモリセルから読み出されたセルデータに対し、データ読み出しの一単位であるワードごとに設けられるパリティデータに応じて誤り検出および訂正処理を施す誤り検出・訂正回路と、前記ビット線を介して、前記センスアンプにより前記メモリセル部の所定のメモリセルから読み出され、前記誤り検出・訂正回路での誤り検出および訂正処理に用いたパリティデータを、訂正後のセルデータをもとに生成し直す生成回路とを具備し、前記セルデータの読み出し動作時に、前記誤り検出・訂正回路で処理された訂正後のセルデータを、第１のセルデータを書き込んだまま放置され、セルのヒステリシス特性がシフトした状態で、前記第１のセルデータとは反対の分極を有する第２のセルデータの書き込みが行われたメモリセルに再書き込みするとともに、前記訂正後のセルデータをもとに生成し直したパリティデータを、そのパリティデータを読み出した前記所定のメモリセルに再書き込みすることを特徴とする半導体記憶装置が提供される。
【００３３】
また、本願発明の一態様によれば、データを記憶するための、セルトランジスタのソース・ドレイン端子間に強誘電体キャパシタが接続されるとともに、所定個ずつ直列に接続されて少なくとも１つのメモリセルブロックを構成し、前記少なくとも１つのメモリセルブロックの一端がブロック選択トランジスタを介してビット線に接続され、他端がプレート線に接続された複数のメモリセルがアレイ状に配置されているメモリセル部と、前記ビット線に接続されたセンスアンプと、前記ビット線を介して、前記センスアンプにより前記複数のメモリセルから読み出されたセルデータに対し、データ読み出しの一単位であるワードごとに設けられるパリティデータに応じて誤り検出および訂正処理を施す誤り検出・訂正回路と、前記ビット線を介して、前記センスアンプにより前記メモリセル部の所定のメモリセルから読み出され、前記誤り検出・訂正回路での誤り検出および訂正処理に用いたパリティデータを、訂正後のセルデータをもとに生成し直す生成回路とを具備し、前記セルデータの読み出し動作時に、前記誤り検出・訂正回路で処理された訂正後のセルデータを、そのセルデータを読み出したメモリセルに再書き込みするとともに、前記訂正後のセルデータをもとに生成し直したパリティデータを、そのパリティデータを読み出した前記所定のメモリセルに再書き込みすることを特徴とする半導体記憶装置が提供される。
【００３４】
さらに、本願発明の一態様によれば、データを記憶するための、セルトランジスタおよび強誘電体キャパシタを用いた複数のメモリセルを含むメモリセル部と、前記メモリセル部に接続されたビット線と、前記ビット線を介して、前記複数のメモリセルから読み出されるセルデータ、および、データ読み出しの一単位であるページごとに設けられるパリティデータを、ページ単位で保持させるための複数のラッチ回路を有するセンスアンプと、前記ビット線を介して、前記センスアンプにより前記複数のメモリセルからページ単位で読み出された前記セルデータおよび前記パリティデータのうち、前記セルデータに対し、前記パリティデータに応じた誤り検出および訂正処理を一度に施す誤り検出・訂正回路と、前記ビット線を介して、前記センスアンプにより前記メモリセル部の所定のメモリセルから読み出され、前記誤り検出・訂正回路での誤り検出および訂正処理に用いたパリティデータを、訂正後のセルデータをもとに生成し直す生成回路とを具備し、前記セルデータの読み出し動作時に、前記誤り検出・訂正回路で処理された訂正後のセルデータを、一括して前記複数のラッチ回路に書き戻した後、そのセルデータを読み出したメモリセルに再書き込みするとともに、前記訂正後のセルデータをもとに生成し直したパリティデータを、そのパリティデータを読み出した前記所定のメモリセルに再書き込みすることを特徴とする半導体記憶装置が提供される。
【００３５】
上記した構成とした場合、インプリント現象が生じているメモリセルのセルデータを自動的に訂正して再書き込みできるようになる。これにより、インプリント現象が生じているメモリセルに、逆方向のインプリント現象を強制的に生じさせることが可能となる結果、インプリント現象によりシフトするヒステリシス特性を中和することが可能となるものである。
【発明の効果】
【００３６】
この発明によれば、インプリント現象が生じているメモリセルに訂正後のセルデータを再書き込みすることにより、インプリント現象の中和を図ることが可能となる。このため、インプリント現象が生じているメモリセルのセルデータを正しく読み出すことができるのみでなく、インプリント現象の進行をも抑制することが可能な半導体記憶装置を提供できる。
【発明を実施するための最良の形態】
【００３７】
以下、本発明の実施の形態について図面を参照して説明する。
【００３８】
［第１の実施形態］
図１は、この発明の第１の実施形態にしたがった、強誘電体メモリ（ＦｅＲＡＭ）の構成例を示すものである。ここでは、メモリセルアレイ（または、カラムブロック）が、セルトランジスタ（Ｔ）と強誘電体キャパシタ（Ｃ）とが直列に接続された複数のメモリセル（セルユニット）を有して構成される場合を例に説明する。
【００３９】
すなわち、この強誘電体メモリは、たとえば、複数のメモリセルアレイ（メモリセル部）１１、一般的なハミング符号方式の誤り検出・訂正（ＥＣＣ）回路２１、パリティ発生回路（生成回路）３１、および、入出力（Ｉ／Ｏ）回路４１を有して構成されている。この強誘電体メモリにおいて、各メモリセルアレイ１１は、複数のメモリセルＭＣと、センスアンプ１２と、カラム選択トランジスタ（カラムセレクタ）１３ａ，１３ｂとを有している。
【００４０】
上記センスアンプ１２には、相補の信号線対であるビット線ＢＬおよび／ＢＬが接続されている。上記ビット線ＢＬは、上記カラム選択トランジスタ１３ａを介して、データ線ＤＱに接続されている。また、上記ビット線／ＢＬは、上記カラム選択トランジスタ１３ｂを介して、データ線／ＤＱに接続されている。上記カラム選択トランジスタ１３ａ，１３ｂの各ゲートには、カラム選択信号線ＣＳＬ（０，１，…，ｊ）のいずれか１つが共通に接続されている。上記データ線ＤＱ，／ＤＱには、上記メモリセルアレイ１１の他、ＤＱコントローラ５１を介して、上記ＥＣＣ回路２１、上記パリティ発生回路３１および上記Ｉ／Ｏ回路４１が接続されている。
【００４１】
上記複数のメモリセルＭＣは、それぞれ、１つのセルトランジスタＴと、それに直列に接続された１つの強誘電体キャパシタＣとによって構成されている。各メモリセルＭＣにおいて、強誘電体キャパシタＣの一方の端子はプレート線ＰＬ０，ＰＬ１，…，ＰＬｎのいずれかに接続され、他方の端子はセルトランジスタＴをそれぞれ介して、上記ビット線ＢＬまたは／ＢＬに接続されている。セルトランジスタＴの各ゲートには、ワード線ＷＬ０，ＷＬ１，…，ＷＬｍが接続されている。
【００４２】
なお、本実施形態の場合、上記複数のメモリセルＭＣのうち、いくつかのメモリセルＭＣはセルデータを記憶するためのデータセルＭＣａとなっている。また、メモリセルＭＣのいくつかは、たとえば、読み出し単位（ワード）ごとに付加される、２p > k + p + 1 （ｋ：データ長、ｐ：パリティビット長）の関係を満たすようなビット長のパリティデータを記憶するための、パリティセルＭＣｂとなっている。また、上記センスアンプ１２は、セルデータおよびパリティデータを、所定数のワードからなるページ単位で保持する複数のラッチ回路（図示していない）を備えて構成されている。
【００４３】
図２は、上記した構成の強誘電体メモリの、データの読み出し動作について説明するために示すものである。すなわち、この強誘電体メモリは、読み出し動作時に、ＥＣＣ回路２１により訂正されたセルデータを、データセルＭＣａに再書き込みするように構成されている。また、その訂正されたセルデータをもとに、改めてパリティ発生回路３１によって発生されるパリティデータを、パリティセルＭＣｂに再書き込みするようになっている。こうすることによって、インプリント現象が生じているメモリセルから、残留分極量の減少により誤って読み出されたデータを自動的に正しいデータに訂正できるとともに、インプリント現象によりシフトされるヒステリシス特性を中和させることが可能となる。
【００４４】
たとえば、インプリント現象が生じているセルＭＣａに書き込まれたデータ“０”が、誤ってデータ“１”として読み出されたとしても（図３（ａ）参照）、そのデータセルＭＣａへの再書き込みは、ＥＣＣ回路２１によって訂正された正常なデータ“０”によって行われることになる（図３（ｂ）参照）。つまり、放置データ（データ“１”）とは反対の分極Ｐを有するデータ“０”によって、データセルＭＣａへの再書き込みが行われることになる。したがって、このデータ“０”を書き込んだままの状態でセルＭＣａが放置され続けば、一旦はインプリント現象（放置データ“１”）によって左方向にシフトしたヒステリシス特性が、たとえば図３（ｃ）に示すように、今度は逆の右方向へのヒステリシス特性のシフト（放置データ“０”によるインプリント現象）によって中和される。このように、本実施形態によれば、ヒステリシス特性の逆方向へのシフトによるインプリント現象の中和によって、インプリント現象の進行を抑制することが可能となる。
【００４５】
次に、上記した構成の強誘電体メモリにおいて、データの読み出し動作にかかる方法について、さらに説明する。なお、ここでは上記のページ読み出し機能により、読み出しサイクルの短縮を可能にした場合を例に説明する。
【００４６】
すなわち、この強誘電体メモリでは、たとえば図４（ａ）に示すように、所定数のワードを含む１ページ分のセルデータおよびワードごとに付加されたパリティデータを、所定のデータセルＭＣａおよびパリティセルＭＣｂからセンスアンプ１２で読み出し、その１ページ分のセルデータおよびパリティデータを内部のラッチ回路で保持する。その後、たとえば図４（ｂ）に示すように、カラムセレクタ１３ａ，１３ｂによって、ワードごとに任意のセルデータおよびパリティデータをラッチ回路から読み出して、ＥＣＣ回路２１に出力する。ＥＣＣ回路２１では、各パリティデータに応じてワードごとにセルデータの誤りを訂正し、Ｉ／Ｏ回路４１に出力する。そして、このときに訂正されたセルデータを、ワードごとにセンスアンプ１２内のラッチ回路に書き戻す。また、訂正されたセルデータをもとに、パリティ発生回路３１により改めてパリティデータを発生し直して、所定のパリティセルＭＣｂに再書き込みする。
【００４７】
このような動作を繰り返し、１ページ内の任意のセルデータに対するワードごとの訂正処理がすべて終了したとする。すると、たとえば図４（ｃ）に示すように、センスアンプ１２によって、ラッチ回路にそれぞれ書き戻された訂正データを含む１ページ分のセルデータが、ぺージ単位で所定のデータセルＭＣａに再書き込みされる。このような構成とすることにより、読み出しサイクルの短縮を可能にしつつ、アクセスされたワードについては、インプリント現象によってシフトしたヒステリシス特性を中和させることが可能となるものである。
【００４８】
［第２の実施形態］
図５は、この発明の第２の実施形態にしたがった強誘電体メモリ（ＦｅＲＡＭ）の、読み出し動作について説明するために示すものである。なお、ここではＩ／Ｏ回路４１の個数およびデータ線ＤＱ，／ＤＱの本数（バス幅）を、データをページ読み出しする際のページ長と同一にするようにした場合を例に説明する。また、本実施例の場合、パリティデータがページ単位で付加されるようになっている。
【００４９】
すなわち、この強誘電体メモリは、データの読み出し動作時に、ページ単位で読み出される１ページ分のデータを、ＥＣＣ回路２１により一度に訂正した後、Ｉ／Ｏ回路４１に出力するように構成されている。また、ＥＣＣ回路２１によって訂正されたセルデータをデータセルＭＣａに再書き込みするとともに、その訂正されたセルデータをもとに、改めてパリティ発生回路３１によって発生されるパリティデータを、パリティセルＭＣｂに再書き込みするようになっている。
【００５０】
こうすることによって、上述した第１の実施形態の場合と同様に、インプリント現象が生じているメモリセルから、残留分極量の減少により誤って読み出されたデータを自動的に正しいデータに訂正できるとともに、インプリント現象によりシフトされるヒステリシス特性を中和させることが可能となる。また、本実施形態によれば、第１の実施形態の場合ようなワードごとの読み出しサイクルにおいて、セルデータの訂正処理やパリティデータの発生を必要としない分、より高速化（読み出しサイクルの短縮）が可能である。また、１ページ分のデータを一度に訂正処理するため、１ページ内で最もインプリント現象が発生しやすいセルのデータをも確実に訂正することができる。これにより、第１の実施形態の場合のような、１ページ内のデータのうち、アクセスされなかったワードについては、ＥＣＣ回路２１による訂正が行われず、たとえインプリント現象によってヒステリシス特性がシフトされているとしても、それを中和することができないといった不具合を解決し得る。
【００５１】
次に、上記した構成の強誘電体メモリにおいて、データの読み出し動作にかかる方法について、さらに説明する。すなわち、この強誘電体メモリでは、たとえば図６（ａ）に示すように、所定数のワードを含む１ページ分のセルデータおよびページごとに付加されたパリティデータを、所定のデータセルＭＣａおよびパリティセルＭＣｂからセンスアンプ１２で読み出し、その１ページ分のセルデータおよびパリティデータを内部のラッチ回路で保持する。その後、たとえば図６（ｂ）に示すように、１ページ分のセルデータおよびパリティデータをラッチ回路から一度に読み出して、ＥＣＣ回路２１に出力する。ＥＣＣ回路２１では、そのパリティデータに応じて１ページ分のセルデータの誤りを一度に訂正し、Ｉ／Ｏ回路４１に出力する。そして、このときに訂正された１ページ分のセルデータを、センスアンプ１２内のラッチ回路に書き戻す。また、訂正された１ページ分のセルデータをもとに、パリティ発生回路３１により改めてパリティデータを発生させ、その発生し直されたパリティデータをパリティセルＭＣｂに再書き込みする。
【００５２】
こうして、ラッチ回路にそれぞれ書き戻された１ページ分の訂正データは、たとえば図６（ｃ）に示すように、センスアンプ１２によって、ぺージ単位で所定のデータセルＭＣａに再書き込みされる。このような構成とすることにより、読み出しサイクルの短縮を可能にしつつ、すべてのワードについて、インプリント現象によってシフトしたヒステリシス特性を中和させることが可能となるものである。しかも、訂正データをもとに、パリティ発生回路３１により発生し直されたパリティデータによって、パリティセルＭＣｂを書き替えるようにしている。これにより、ＥＣＣ回路２１において、常に、発生し直されたパリティデータを用いた適切な誤り検出・訂正処理が可能となる。
【００５３】
なお、本実施形態においては、たとえば、１ページ分のＩ／Ｏ出力の中から各ワードを選択するセレクタを設けることにより、ワードごとに必要なセルデータだけを選択的に読み出すことが可能である。
【００５４】
また、上述した第１，第２の実施形態においては、セルトランジスタＴと強誘電体キャパシタＣとが直列に接続された複数のメモリセルＭＣを備える強誘電体メモリに適用した場合について説明した。これに限らず、たとえば図７に示すように、セルトランジスタＴと強誘電体キャパシタＣとが並列に接続された複数のメモリセル（セルユニット）ＭＣを備える、ＴＣ並列ユニット直列接続型の強誘電体メモリにも同様に適用できる。
【００５５】
すなわち、このＴＣ並列ユニット直列接続型強誘電体メモリは、たとえば図７に示すように、複数のメモリセルアレイ（メモリセル部）１１’、一般的なハミング符号方式の誤り検出・訂正（ＥＣＣ）回路２１、パリティ発生回路（生成回路）３１、および、入出力（Ｉ／Ｏ）回路４１を有して構成されている。この強誘電体メモリにおいて、各メモリセルアレイ１１’は、複数のメモリセルＭＣと、複数のブロック選択トランジスタＢＳ０，ＢＳ１，〜と、センスアンプ１２と、カラム選択トランジスタ（カラムセレクタ）１３ａ，１３ｂとを有している。
【００５６】
上記センスアンプ１２には、相補の信号線対であるビット線ＢＬおよび／ＢＬが接続されている。上記ビット線ＢＬは、上記カラム選択トランジスタ１３ａを介して、データ線ＤＱに接続されている。また、上記ビット線／ＢＬは、上記カラム選択トランジスタ１３ｂを介して、データ線／ＤＱに接続されている。上記カラム選択トランジスタ１３ａ，１３ｂの各ゲートには、カラム選択信号線ＣＳＬ（０，１，…，ｊ）のいずれか１つが共通に接続されている。上記データ線ＤＱ，／ＤＱには、上記メモリセルアレイ１１’の他、ＤＱコントローラ５１を介して、上記ＥＣＣ回路２１、上記パリティ発生回路３１および上記Ｉ／Ｏ回路４１が接続されている。
【００５７】
上記複数のメモリセルＭＣは、それぞれ、１つのセルトランジスタＴと、そのソース・ドレイン間に並列に接続された１つの強誘電体キャパシタＣとによって構成されている。セルトランジスタＴの各ゲートには、ワード線ＷＬ０，ＷＬ１，…，ＷＬｍが接続されている。上記メモリセルＭＣは所定個づつ直列に接続されて、複数のセルブロックＣＢを構成している。各セルブロックＣＢにおいて、一端はプレート線ＰＬ０，ＰＬ１，〜のいずれかに接続されている。各セルブロックＣＢの他端は、上記ブロック選択トランジスタＢＳ０，ＢＳ１，〜のいずれか１つを介して、上記ビット線ＢＬまたは／ＢＬに接続されている。上記ブロック選択トランジスタＢＳ０，ＢＳ１，〜の各ゲートには、ブロック選択信号線ＢＳＬ０，ＢＳＬ１，〜のいずれかが接続されている。
【００５８】
なお、本例の強誘電体メモリの場合も、上記複数のメモリセルＭＣのうち、いくつかのメモリセルＭＣはセルデータを記憶するためのデータセルＭＣａとなっている。また、メモリセルＭＣのいくつかは、読み出し単位（ワード）ごとまたはページごとに付加される、２p > k + p + 1 （ｋ：データ長、ｐ：パリティビット長）の関係を満たすようなビット長のパリティデータを記憶するための、パリティセルＭＣｂとなっている。
【００５９】
このような構成によっても、上述した第１，第２の実施形態の場合と同様に、読み出しサイクルを犠牲にすることなく、インプリント現象が生じているセルに対して書き込まれたデータを正しく読み出すことができるとともに、インプリント現象によりシフトしたヒステリシス特性の中和を図ることが可能となる。したがって、インプリント現象が生じているセルのデータを正しく読み出すことができるのみでなく、インプリント現象の進行をも抑制することが可能となるものである。
【００６０】
また、ＥＣＣ回路は各メモリセルアレイに共通に設けられる場合に限らず、たとえば、セルアレイごとに設けることも可能である。
【００６１】
その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００６２】
【図１】本発明の第１の実施形態にしたがった、強誘電体メモリの一例を示す構成図。
【図２】図１に示した強誘電体メモリの、データの読み出し動作を説明するために示すブロック図。
【図３】図１に示した強誘電体メモリの、データの読み出し動作を説明するために示す特性図。
【図４】図１に示した強誘電体メモリの、データの読み出し動作を説明するために示す図。
【図５】本発明の第２の実施形態にしたがった強誘電体メモリの、データの読み出し動作を説明するために示すブロック図。
【図６】図５に示した強誘電体メモリの、データの読み出し動作を説明するために示す図。
【図７】強誘電体メモリの他の一例を示す構成図。
【図８】従来技術とその問題点を説明するために、強誘電体メモリのセルの一例を示す構成図。
【図９】強誘電体のヒステリシス特性を示す特性図。
【図１０】２Ｔ−２Ｃ構造のセルを例に、データの書き込み動作を説明するために示す図。
【図１１】図１０に示したセルを例に、データの書き込み動作時のタイミング（パルス）を示す図。
【図１２】図１０に示したセルを例に、データの書き込み動作を説明するために示す図。
【図１３】図１０に示したセルを例に、データの書き込み動作を説明するために示す図。
【図１４】図１０に示したセルを例に、データの書き込み動作を説明するために示す図。
【図１５】２Ｔ−２Ｃ構造のセルを例に、データの読み出し動作を説明するために示す図。
【図１６】図１５に示したセルを例に、データの読み出し動作時のタイミング（パルス）を示す図。
【図１７】図１５に示したセルを例に、データの読み出し動作を説明するために示す図。
【図１８】図１５に示したセルを例に、データの読み出し動作を説明するために示す図。
【図１９】図１５に示したセルを例に、データの読み出し動作を説明するために示す図。
【図２０】従来の強誘電体メモリの、データの読み出し動作を説明するために示すブロック図。
【図２１】従来の、データ“１”を書き込んだままの状態で放置されたセルのヒステリシス特性（インプリント現象）を示す図。
【図２２】従来の、データ“０”を書き込んだままの状態で放置されたセルのヒステリシス特性（インプリント現象）を示す図。
【図２３】従来の、データ“１”を書き込んだままの状態で放置されたセルの信号量の変化について説明するために示す特性図。
【図２４】従来の、データ“０”を書き込んだままの状態で放置されたセルの信号量の変化について説明するために示す特性図。
【図２５】従来の、データ“１”を書き込んだままの状態で放置されたセルにデータ“０”を書き込んだ場合の、信号量の変化について説明するために示す特性図。
【図２６】従来の、データ“０”を書き込んだままの状態で放置されたセルにデータ“１”を書き込んだ場合の、信号量の変化について説明するために示す特性図。
【図２７】従来の、ＥＣＣ回路を採用した強誘電体メモリの、データの読み出し動作を説明するために示すブロック図。
【図２８】従来の、ＥＣＣ回路を採用した強誘電体メモリの、データの読み出し動作を説明するために示す特性図。
【図２９】従来の、ＥＣＣ回路を採用した強誘電体メモリの、データのページ読み出し動作を説明するために示す図。
【符号の説明】
【００６３】
１１，１１’…メモリセルアレイ、１２…センスアンプ、１３ａ，１３ｂ…カラム選択トランジスタ、２１…誤り検出・訂正（ＥＣＣ）回路、３１…パリティ発生回路、４１…入出力（Ｉ／Ｏ）回路、５１…ＤＱコントローラ、Ｔ…セル（ＭＯＳ）トランジスタ、Ｃ…強誘電体キャパシタ、ＭＣ…メモリセル、ＭＣａ…データセル、ＭＣｂ…パリティセル、ＣＢ…セルブロック、Ｐ…分極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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