(57)【要約】【課題】半導体チップの面積を縮小させる。【解決手段】相対的に低い動作電圧で動作する低耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＬと、相対的に高い動作電圧で動作する高耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＨとが同一の半導体基板１Ｓに形成される半導体装置において、上記低耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＬをプレーナ型とし、上記高耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＨをトレンチゲート型とする。高耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＨのチャネルは、溝３ｂに沿って形成されるようになる。これにより、高耐圧のｎチャネル型のＭＩＳ・ＦＥＴＱＨにおいて、小さな占有面積で、必要なチャネル長およびｎ−型の半導体領域１２ａの長さを確保できる。【選択図】    図２
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【特許請求の範囲】
【請求項１】
第１動作電圧で動作する第１電界効果トランジスタと、
前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタとを半導体基板に備え、
前記第１電界効果トランジスタの第１ゲート電極は、前記半導体基板の主面上に第１ゲート絶縁膜を介して設けられ、
前記第２電界効果トランジスタの第２ゲート電極は、前記半導体基板の主面に対して交差する方向に形成された溝内に第２ゲート絶縁膜を介して設けられ、
前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項２】
第１動作電圧で動作する第１電界効果トランジスタと、
前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタと、溝型の分離部とを半導体基板に備え、
前記第１電界効果トランジスタの第１ゲート電極は、前記半導体基板の主面上に第１ゲート絶縁膜を介して設けられ、
前記第２電界効果トランジスタの第２ゲート電極は、前記半導体基板の主面に対して交差する方向に形成された溝内に第２ゲート絶縁膜を介して設けられ、
前記溝型の分離部の分離溝内には、前記第２ゲート電極と分離用絶縁膜とが埋め込まれていることを特徴とする半導体装置。
【請求項３】
第１動作電圧で動作する第１電界効果トランジスタと、
前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタとを半導体基板に備え、
前記第１電界効果トランジスタの第１ゲート電極は、前記半導体基板の主面上に第１ゲート絶縁膜を介して設けられ、
前記第２電界効果トランジスタの第２ゲート電極は、前記半導体基板の主面に対して交差する方向に形成された溝内に第２ゲート絶縁膜を介して設けられ、
前記第２ゲート電極の平面形状がＩ字状であることを特徴とする半導体装置。
【請求項４】
請求項３記載の半導体装置において、前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも厚いことを特徴とする半導体装置。
【請求項５】
請求項３記載の半導体装置において、前記溝内には、前記第２ゲート電極と分離部とが埋め込まれていることを特徴とする半導体装置。
【請求項６】
請求項１、２または３記載の半導体装置において、前記半導体基板には、その主面に対して交差する方向に形成された分離溝が設けられ、その分離溝の深さが前記溝の深さと等しいことを特徴とする半導体装置。
【請求項７】
請求項１、２または３記載の半導体装置において、前記半導体基板には、その主面に対して交差する方向に形成された分離溝が設けられ、その分離溝の深さが前記溝の深さと異なることを特徴とする半導体装置。
【請求項８】
請求項１、２または３記載の半導体装置において、前記第２電界効果トランジスタは、周辺系回路または電源系回路を形成するトランジスタであることを特徴とする半導体装置。
【請求項９】
請求項１、２または３記載の半導体装置において、前記第２電界効果トランジスタが、前記第２ゲート電極のゲート長方向に沿って複数並んで配置されていることを特徴とする半導体装置。
【請求項１０】
電界効果トランジスタと、溝形の分離部を半導体基板の主面に持つ半導体装置の製造方法において、
前記電界効果トランジスタのゲート電極を、前記半導体基板の主面に対して交差する方向に形成された溝内にゲート絶縁膜を介して形成する工程とを有し、
前記溝と、前記溝形の分離部の分離溝とを同一工程で形成することを特徴とする半導体装置の製造方法。
【請求項１１】
請求項１０記載の半導体装置の製造方法において、前記溝内に、前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の形成工程後、前記半導体基板の主面上に、前記ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が前記溝内に埋め込まれた第１導体パターンを形成する工程と、前記第１導体パターンの形成工程後、前記半導体基板の主面上に、前記分離溝を埋め込むように絶縁膜を堆積する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１２】
請求項１０記載の半導体装置の製造方法において、前記溝内に、前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の形成工程後、前記半導体基板の主面上に、前記ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が前記溝に埋め込まれた第１導体パターンを形成する工程と、前記第１導体パターンの形成工程後、前記半導体基板の主面上に、前記分離溝を埋め込むように絶縁膜を堆積する工程と、前記第１導体パターンおよび前記絶縁膜を同時に研磨することにより、前記溝内に残された前記第１導体パターンにより前記ゲート電極を形成するとともに、前記分離溝内に残された前記絶縁膜により分離部を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１３】
請求項１０記載の半導体装置の製造方法において、前記溝内に、前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の形成工程後、前記半導体基板の主面上に、前記ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が前記溝に埋め込まれた第１導体パターンを形成する工程と、前記第１導体パターンの形成工程後、前記半導体基板の主面上に、前記分離溝を埋め込むように絶縁膜を堆積する工程と、前記第１導体パターンおよび前記絶縁膜を同時に研磨することにより、前記溝内に残された前記第１導体パターンにより前記ゲート電極を形成するとともに、前記分離溝内に残された前記絶縁膜により分離部を形成する工程とを有し、
前記第１導体パターンの短方向寸法は、前記溝の短方向寸法よりも長いことを特徴とする半導体装置の製造方法。
【請求項１４】
請求項１０記載の半導体装置の製造方法において、前記分離溝内に絶縁膜を埋め込む工程と、前記絶縁膜の埋め込み工程後、前記溝内に、前記ゲート絶縁膜を介して、前記ゲート電極を形成するための導体膜を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
【請求項１５】
第１動作電圧で動作する第１電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタと、溝形の分離部を半導体基板の主面に持つ半導体装置の製造方法において、
前記第１電界効果トランジスタの第１ゲート電極を、前記半導体基板の主面上に第１ゲート絶縁膜を介して形成する工程と、
前記第２電界効果トランジスタの第２ゲート電極を、前記半導体基板の主面に対して交差する方向に形成された溝内に第２ゲート絶縁膜を介して形成する工程とを有し、
前記溝と、前記溝形の分離部の分離溝とを別々に形成することを特徴とする半導体装置の製造方法。
【請求項１６】
請求項１５記載の半導体装置の製造方法において、前記第２ゲート絶縁膜および第２ゲート電極を形成した後、前記第１ゲート絶縁膜および第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項１７】
請求項１５または１６記載の半導体装置の製造方法において、前記第１電界効果トランジスタの低不純物濃度の半導体領域と、前記第２電界効果トランジスタの低不純物濃度の半導体領域とを別々に形成することを特徴とする半導体装置の製造方法。
【請求項１８】
電界効果トランジスタと、溝形の分離部を半導体基板の主面に持つ半導体装置の製造方法において、
前記電界効果トランジスタのゲート電極を、前記半導体基板の主面に対して交差する方向に形成された溝内にゲート絶縁膜を介して形成する工程とを有し、
前記溝と、前記溝形の分離部の分離溝とを同一工程で形成する工程と、前記溝内に、前記ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の形成工程後、前記半導体基板の主面上に、前記ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が前記溝に埋め込まれた第１導体パターンを形成する工程と、前記第１導体パターンの形成工程後、前記半導体基板の主面上に、前記分離溝を埋め込むように絶縁膜を堆積する工程とを有することを特徴とする半導体装置の製造方法。
【請求項１９】
第１動作電圧で動作する第１電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタとを半導体基板の主面に持つ半導体装置の製造方法において、
前記第１電界効果トランジスタの第１ゲート電極を、前記半導体基板の主面上に第１ゲート絶縁膜を介して形成する工程と、
前記第２電界効果トランジスタの第２ゲート電極を、前記半導体基板の主面に対して交差する方向に形成された溝内に第２ゲート絶縁膜を介して形成する工程とを有し、
前記第２ゲート絶縁膜および第２ゲート電極を形成した後、前記第１ゲート絶縁膜および第１ゲート電極を形成することを特徴とする半導体装置の製造方法。
【請求項２０】
第１動作電圧で動作する第１電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタとを半導体基板の主面に持つ半導体装置の製造方法において、
前記第１電界効果トランジスタの第１ゲート電極を、前記半導体基板の主面上に第１ゲート絶縁膜を介して形成する工程と、
前記第２電界効果トランジスタの第２ゲート電極を、前記半導体基板の主面に対して交差する方向に形成された溝内に第２ゲート絶縁膜を介して形成する工程とを有し、
前記第１電界効果トランジスタの低不純物濃度の半導体領域と、前記第２電界効果トランジスタの低不純物濃度の半導体領域とを別々に形成することを特徴とする半導体装置の製造方法。
【請求項２１】
半導体基板に形成された素子分離部により規定された一対の半導体領域と、前記半導体基板の主面に対して交差する方向に形成された溝内にゲート絶縁膜を介して設けられたゲート電極とを有する電界効果トランジスタであって、
前記ゲート電極の平面形状は、ゲート幅方向においてゲート電極の両端部が前記素子分離部にはみ出し、かつ前記ゲート電極の両端部においてゲート長方向の幅が、前記ゲート電極の中央部におけるゲート長方向の幅よりも広くなるように構成されていることを特徴とする半導体装置。
【請求項２２】
半導体基板に形成された素子分離部により規定された一対の半導体領域と、前記半導体基板の主面に対して交差する方向に形成された溝内にゲート絶縁膜を介して設けられたゲート電極を有する電界効果トランジスタであって、
前記ゲート電極の平面形状は、ゲート幅方向においてゲート電極の両端部が前記一対の半導体領域よりもはみ出し、かつ前記ゲート電極の両端部においてゲート長方向の幅が、前記ゲート電極の中央部におけるゲート長方向の幅よりも広くなるように構成されていることを特徴とする半導体装置。
【請求項２３】
半導体装置の製造方法であって、
半導体基板に一対の半導体領域形成用領域を規定する溝を形成する工程と、
前記溝内に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の形成工程の後、前記半導体基板の主面上に、ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が前記溝に埋め込まれた第１導体パターンを形成する工程、
前記第１導体パターンの形成工程後、前記半導体基板の主面上に、前記溝を埋め込むように絶縁膜を堆積する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２４】
半導体装置の製造方法であって、
半導体基板に一対の半導体領域形成用領域を規定する溝を形成する工程と、
前記溝内に、ゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜の形成工程の後、前記半導体基板の主面上に、ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が前記溝に埋め込まれた第１導体パターンを形成する工程とを有し、
前記パターニングは、前記第１導体パターンの平面形状が、ゲート幅方向において第１導体パターンの両端部が前記一対の半導体領域形成用領域よりもはみ出し、かつ前記第１導体パターンのゲート長方向の幅が、前記半導体領域形成用領域間の幅よりも広くなるよう行われることを特徴とする半導体装置の製造方法。
【請求項２５】
請求項２３または２４記載の半導体装置の製造方法において、前記第１導体パターンの形成工程後、前記半導体基板の主面上に、前記分離溝を埋め込むように絶縁膜を堆積する工程と、
前記第１導体パターン及び前記絶縁膜を研磨してゲート電極を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２６】
半導体装置の製造方法であって、
半導体基板に溝を形成する工程と、
前記溝内に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート絶縁膜及びゲート電極の形成工程の後、前記半導体基板内に不純物を導入して、前記ゲート電極の下部にしきい値電圧調整領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２７】
半導体装置の製造方法であって、
半導体基板に溝を形成する工程と、
前記溝内に、ゲート絶縁膜及びゲート電極を形成する工程と、
前記ゲート絶縁膜及びゲート電極の形成工程の後、前記半導体基板内に不純物を導入して、前記ゲート電極の下部にウエル領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２８】
第１電界効果トランジスタと第２電界効果トランジスタとを有する半導体装置の製造方法であって、
第１電界効果トランジスタ形成領域において、半導体基板に溝を形成する工程と、
前記溝内に、第１電界効果トランジスタのゲート絶縁膜及びゲート電極を形成する工程と、
前記第１電界効果トランジスタのゲート絶縁膜及びゲート電極の形成工程の後、前記第１電界効果トランジスタ形成領域に不純物を導入して、第１ウエル領域を形成する工程と、
前記ゲート絶縁膜及びゲート電極の形成工程の後、第２電界効果トランジスタ形成領域に不純物を導入して、第２ウエル領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２９】
請求項２８記載の半導体装置の製造方法において、
前記第１ウエル領域及び前記第２ウエル領域形成工程の後、前記第２電界効果トランジスタのゲート絶縁膜及びゲート電極を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３０】
請求項２９記載の半導体装置の製造方法において、前記第２電界効果トランジスタのゲート絶縁膜及びゲート電極形成後、前記第１電界効果トランジスタ形成領域において、前記第１電界効果トランジスタのゲート電極の下部にしきい値電圧調整領域を形成する工程を有することを特徴とする半導体装置の製造方法。
【請求項３１】
請求項２８記載の半導体装置の製造方法において、前記第１ウエル領域の接合深さは、前記第２ウエル領域の接合深さよりも深く形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、同一の半導体基板に高耐圧電界効果トランジスタと低耐圧電界効果トランジスタとを持つ半導体装置およびその製造方法に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
例えば特開２００１−２１０８３９号公報には、プレーナ型の高耐圧ＭＯＳ・ＦＥＴと、プレーナ型の低耐圧ＭＯＳ・ＦＥＴとを同一の半導体基板に混在させた半導体装置が開示されている（特許文献１参照）。
【０００３】
また、例えば特開平７−１５３９５２号公報には、トレンチゲート型のＭＯＳ・ＦＥＴの構成が開示されている（特許文献２参照）。
【０００４】
【特許文献１】
特開２００１−２１０８３９号公報
【０００５】
【特許文献２】
特開平７−１５３９５２号公報
【０００６】
【発明が解決しようとする課題】
ところが、上記のようなプレーナ型の高耐圧ＭＯＳ・ＦＥＴを有する半導体装置においては、以下の課題があることを見出した。
【０００７】
すなわち、通常のプレーナ型の高耐圧ＭＯＳ・ＦＥＴでは、ソース、ドレイン間の耐圧を確保するために、チャネル長を長くしなければならない上、ゲート電極とドレインとの間をある程度離さなければならないため、半導体チップの面積が増大する問題がある。
【０００８】
本発明の目的は、半導体装置を構成する半導体チップの面積を縮小させることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
すなわち、本発明は、第１動作電圧で動作する第１電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタとを半導体基板に備え、前記第２電界効果トランジスタのゲート電極をトレンチゲート電極構造とするものである。
【００１２】
【発明の実施の形態】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態では、電界効果トランジスタであるＭＩＳ・ＦＥＴをＭＩＳと略し、ｐチャネル型のＭＩＳをｐＭＩＳと略し、ｎチャネル型のＭＩＳをｎＭＩＳと略す。なお、ＭＯＳ・ＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ・Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）は、ＭＩＳの下位概念とされる。
【００１３】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１４】
図１は本実施の形態の半導体装置の要部平面図の一例を示している。また、図２は図１のＸ１−Ｘ１線の断面図の一例を示し、図３は図１の高耐圧ＭＩＳのＸ１−Ｘ１線の要部拡大断面図の一例を示し、図４は図１のＹ１−Ｙ１線の拡大断面図の一例を示している。また、図５は図１の半導体装置の変形例のＸ１−Ｘ１線に相当する箇所の要部断面図を示している。
【００１５】
図１および図２には、２つのｎＭＩＳＱＬ，ＱＨが半導体基板（以下、単に基板という）１Ｓに配置されている場合が例示されている。図１および図２の左側のｎＭＩＳ（第１電界効果トランジスタ）ＱＬは相対的に低い動作電圧で動作する低耐圧ＭＩＳを例示し、同図の右側のｎＭＩＳ（第２電界効果トランジスタ）ＱＨは相対的に高い動作電圧で動作する高耐圧ＭＩＳを例示している。低耐圧のｎＭＩＳＱＬの動作電圧は、例えばチャネル長が０．１６μｍの場合で、例えば０．７Ｖ〜１．６５Ｖ程度である。一方、高耐圧のｎＭＩＳＱＨの動作電圧は、上記低耐圧のｎＭＩＳＱＬの動作電圧よりも高い値とされており、一般的には、動作電圧が３Ｖ以上（例えば３．０Ｖ、３．３Ｖまたは１２Ｖ）であれば高耐圧ＭＩＳとされている。
【００１６】
まず、上記基板１Ｓについて説明する。上記基板１Ｓは、例えばｐ型のシリコン（Ｓｉ）単結晶からなり、その主面（デバイス形成面）には分離部２が形成されている。この分離部２は、例えばＳＧＩ（Ｓｈａｌｌｏｗ  Ｇｒｏｏｖｅ  Ｉｓｏｌａｔｉｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）と称する溝型の分離部とされており、基板１Ｓの主面から基板１Ｓの厚さ方向に掘られた溝３ａ内に、例えば酸化シリコン（ＳｉＯ２等）からなる絶縁膜４ａ，４ｂが下層から順に埋め込まれることで形成されている。本実施の形態では、後述するように、溝３ａと、上記高耐圧ＭＩＳのトレンチゲート電極を形成するための溝３ｂとを同工程で形成するので、溝３ａ，３ｂの深さが等しくなっている。溝３ａ，３ｂの深さは、例えば０．３５μｍ程度である。
【００１７】
ただし、溝３ａ，３ｂの深さを等しくせず異ならせても良い。その場合、基板１Ｓの溝３ａ，溝３ｂの深さを全て異ならせても良いし、基板１Ｓの一部の溝３ａ，３ｂの深さは異ならせるが一部の溝３ａ，３ｂの深さは等しくなるようにしても良い。これは、分離用の溝３ａと、トレンチゲート電極用の溝３ｂとでそれぞれ最適な深さに設定したい場合や同じ分離用の溝３ａでも状況に応じて深さを変えた方が好ましい場合があるからである。例えば分離用の溝３ａは、あまり深くすると基板１Ｓに結晶欠陥が生じるので基本的に浅くすることが好ましい。一方、トレンチゲート電極用の溝３ｂは、高耐圧ＭＩＳのソースおよびドレイン間の耐圧を確保する観点等から相対的に深くする方が好ましい。このような観点からは、全ての分離用の溝３ａの深さを、全てのトレンチゲート電極用の溝３ｂの深さよりも浅くする構成を例示できる。また、同じ分離用の溝３ａでも、溝３ａが密集しているところ（密な領域）では上記と同様の理由から浅くした方が良いが、溝３ａの隣接間隔が離れているところ（疎な領域）では、寄生ＭＩＳのしきい値電圧を高くするために、溝３ａの深さをある程度深くした方が良い場合がある。このような観点からは、密な領域の分離用の溝３ａの深さは、トレンチゲート電極用の溝３ｂの深さよりも浅くし、疎な領域の分離用の溝３ａの深さは、トレンチゲート電極用の溝３ｂの深さと同等とする構成を例示できる。
【００１８】
次に、上記低耐圧のｎＭＩＳＱＬについて説明する。上記基板１Ｓの低耐圧ｎＭＩＳ形成領域には、ｐウエルＰＷＬが形成されている。ｐウエルＰＷＬには、例えばホウ素（Ｂ）が含有されている。そして、このｐウエルＰＷＬの上記分離部２に囲まれた活性領域に上記低耐圧のｎＭＩＳＱＬが形成されている。低耐圧のｎＭＩＳＱＬは、プレーナ型とされており、ソースおよびドレイン用の半導体領域６，６と、ゲート絶縁膜（第１ゲート絶縁膜）７と、ゲート電極８とを有している。低耐圧のｎＭＩＳＱＬのチャネルは、ゲート電極８下の基板１Ｓ部分に形成される。低耐圧のｎＭＩＳＱＬのチャネル長（ほぼゲート電極８の短方向の長さ）は、例えば０．１６μｍ程度である。
【００１９】
上記半導体領域６は、ｎ−型の半導体領域６ａと、ｎ＋型の半導体領域６ｂとを有している。すなわち、ｎＭＩＳＱＬはＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有している。ｎ−型の半導体領域６ａは、ホットキャリアを抑制または防止する電界緩和領域としての機能を有しており、ゲート電極８の両端部近傍に配置されている。ｎ−型の半導体領域６ａの長さ（基板１Ｓの主面に沿う方向の長さ＝オフセット長）は、例えば０．１μｍ程度である。ｎ＋型の半導体領域６ｂは、ゲート電極８の両端部から半導体領域６ａ（オフセット長）分だけ離れて配置されている。この半導体領域６ａ，６ｂには、例えばヒ素（Ａｓ）またはリン（Ｐ）等のような同一導電型の不純物が含有されているが、半導体領域６ａの不純物濃度の方が、半導体領域６ｂの不純物濃度よりも低くされている。ｎ＋型の半導体領域６ｂの表層には、例えばコバルトシリサイド（ＣｏＳｉｘ）等のようなシリサイド層９が形成されている。
【００２０】
上記ゲート絶縁膜７は、例えば酸化シリコンからなり、その厚さは、光学的な測定で、例えば２．８ｎｍ程度、電気的（容量（Ｃ）−電圧（Ｖ）特性）な測定で、例えば３．７ｎｍ程度である。ゲート絶縁膜７を酸窒化シリコン膜で形成することも好ましい。すなわち、ゲート絶縁膜７と基板１Ｓとの界面に窒素を偏析させる構成としても良い。酸窒化シリコン膜は、膜中における界面準位の発生を抑制したり、電子トラップを低減したりする効果が酸化シリコン膜よりも高いので、ゲート絶縁膜７の材料として酸窒化シリコン膜を用いることにより、ゲート絶縁膜７のホットキャリア耐性を向上させることができる。その結果、ゲート絶縁耐性を向上させることができ、また、ホットキャリアに起因するｎＭＩＳＱＬのしきい値電圧の変動を抑制または防止できる。さらに、酸窒化シリコン膜は、酸化シリコン膜に比べて不純物が貫通し難いので、ゲート絶縁膜７の材料として酸窒化シリコン膜を用いることにより、ゲート電極材料中の不純物が基板１Ｓ側に拡散することに起因するｎＭＩＳＱＬのしきい値電圧の変動を抑制または防止できる。ゲート絶縁膜７の他の構成として、例えば酸化シリコン膜上に窒化シリコン（ＳｉｘＮｙ）膜を積層することでゲート絶縁膜７を形成しても良い。また、例えばＨｆＯ２（誘電率ε＝２０．６）、ＺｒＯ２（ε＝２４．７）、Ａｌ２Ｏ３（ε＝８．４）、Ｙ２Ｏ３（ε＝１４）やＨｆＳｉＯ４、ＺｒＳｉＯ４（ε＝１９．４）等のような高誘電体膜からなる絶縁膜でゲート絶縁膜７を形成しても良い。
【００２１】
上記ゲート電極８は、例えば低抵抗な多結晶シリコン膜上に上記シリサイド層９を設けた、いわゆるポリサイドゲート電極構造とされている。ただし、ゲート電極８の構成は、これに限定されるものではなく、例えば低抵抗な多結晶シリコン膜の単体膜構造としても良いし、低抵抗多結晶シリコン膜上に窒化タングステン（ＷＮ）等のようなバリアメタル層を介してタングステン（Ｗ）等のようなメタル膜を設けた、いわゆるポリメタルゲート電極構造としても良い。このようなゲート電極８は、上記基板１Ｓ（ｐウエルＰＷＬ）の主面上に上記ゲート絶縁膜７を介して形成されている。ゲート電極８の平面形状は、図１に示すように、例えば長方形状とされている。ゲート電極８の全周側面には、例えば酸化シリコン膜からなるサイドウォール１０ａが形成されている。ここでは低耐圧ＭＩＳとしてｎＭＩＳを例示したが、これに限定されるものではなく、プレーナ型の低耐圧のｐＭＩＳを基板１Ｓに設けても良いし、プレーナ型の低耐圧のｎＭＩＳおよびｐＭＩＳを同一の基板１Ｓに設けても良い。
【００２２】
次に、上記高耐圧のｎＭＩＳＱＨについて説明する。上記基板１Ｓの高耐圧ｎＭＩＳ形成領域には、ｐウエルＨＰＷＬが形成されている。ｐウエルＨＰＷＬには、例えばホウ素（Ｂ）が含有されている。そして、上記ｐウエルＨＰＷＬの上記分離部２に囲まれた活性領域に上記高耐圧のｎＭＩＳＱＨおよびｐ＋型の半導体領域１６が形成されている。ｐ＋型の半導体領域１６は、上記高耐圧ＭＩＳの形成領域を取り囲むように形成されており、その表層には、上記シリサイド層９が形成されている。なお、上記ｐウエルＨＰＷＬは、埋込ｎウエルＢＮＷＬおよびｎウエルＨＮＷＬにより取り囲まれ、基板１ＳやｐウエルＰＷＬから電気的に分離されている。埋込ｎウエルＢＮＷＬおよびｎウエルＨＮＷＬには、例えばリン（Ｐ）が含有されている。
【００２３】
本実施の形態では、上記高耐圧のｎＭＩＳＱＨが、トレンチゲート型とされており、ソースおよびドレイン用の半導体領域１２，１２と、ゲート絶縁膜（第２ゲート絶縁膜）１３と、トレンチゲート電極１４と、しきい値調整用の半導体領域１５とを有している。この高耐圧のｎＭＩＳＱＨのチャネル（実効チャネル）は、図３の矢印ＣＨで例示するように、トレンチゲート電極１４を挟んで隣接するソースおよびドレイン用の半導体領域１２の間の基板１Ｓ部分に溝３ｂに沿って形成される。高耐圧のｎＭＩＳＱＨのチャネル長は、見かけ上のチャネル長ＣＬ１と、実効チャネル長とを有している。見かけ上のチャネル長ＣＬ１は、溝３ｂの幅（短方向の長さ）に相当する長さで、例えば０．３５μｍ程度である。また、実効チャネル長は、上記矢印ＣＨで例示する実効チャネルの長さで、例えば０．６９μｍ程度である。高耐圧ＭＩＳの場合、ソースおよびドレイン間の耐圧を確保する観点等から、そのチャネル長を低耐圧ＭＩＳのチャネル長よりも長くする必要がある（例えば低耐圧ＭＩＳのチャネル長が０．１６μｍ程度に対して、高耐圧ＭＩＳのチャネル長は０．９０μｍ程度必要）。これに対して、本実施の形態では、高耐圧のｎＭＩＳＱＨのチャネル（実効チャネル）の一部を溝３ｂの深さ方向にとることができる。このため、小さな面積でも、高耐圧ＭＩＳのチャネル長（実効チャネル長）を長くとれるので、高耐圧のｎＭＩＳＱＨのソースおよびドレイン間の耐圧を確保できる。また、高耐圧のｎＭＩＳＱＨの占有面積を、プレーナ型の高耐圧ＭＩＳよりも縮小させることができる。
【００２４】
上記半導体領域１２は、ｎ−型の半導体領域１２ａと、ｎ＋型の半導体領域１２ｂとを有している。すなわち、ｎＭＩＳＱＨもＬＤＤ（ゲートオーバーラップＬＤＤ）構造を有している。ｎ−型の半導体領域１２ａは、溝３ｂの深さのほぼ中央から基板１Ｓの主面に向かって所望の長さ分だけ延在して形成されている。この高耐圧のｎＭＩＳＱＨのｎ−型の半導体領域１２ａの所望の長さ（基板１Ｓの厚さ方向の長さ＝オフセット長）は、上記低耐圧のｎＭＩＳＱＬのｎ−型の半導体領域６ａのオフセット長よりも長く、例えば０．２〜０．５μｍ程度である。高耐圧ＭＩＳの場合、ソースおよびドレイン間の耐圧を確保するために、ｎ−型の半導体領域１２ａのオフセット長を、低耐圧ＭＩＳのｎ−型の半導体領域６ａのオフセット長よりも長くする必要がある。例えば低耐圧ＭＩＳのオフセット長は０．１μｍ程度に対して、高耐圧ＭＩＳのオフセット長は実効０．２μｍ、マスク合わせずれを考慮すると０．５μｍ程度が必要である。これに対して、本実施の形態では、高耐圧のｎＭＩＳＱＨのｎ−型の半導体領域１２ａの長さ（オフセット長）を溝３ｂの深さ方向にとることができるので、小さな面積でも、高耐圧のｎＭＩＳＱＨのｎ−型の半導体領域１２ａの長さ（オフセット長）を低耐圧のｎＭＩＳＱＬの半導体領域６ａの長さ（オフセット長）よりも長くとることができ、高耐圧ＭＩＳのソースおよびドレイン間の耐圧を確保できる。また、高耐圧のｎＭＩＳＱＨの占有面積を、プレーナ型の高耐圧ＭＩＳよりも縮小させることができる。上記ｎ＋型の半導体領域１２ｂは、基板１Ｓの主面から上記ｎ−型の半導体領域１２ａまで延在して形成されている。この半導体領域１２ａ，１２ｂには、例えばヒ素（Ａｓ）またはリン（Ｐ）等のような同一導電型の不純物が含有されているが、半導体領域１２ａの不純物濃度の方が、半導体領域１２ｂの不純物濃度よりも低くされている。ｎ＋型の半導体領域１２ｂの表層にも、上記シリサイド層９が形成されている。
【００２５】
上記ゲート絶縁膜１３は、例えば酸化シリコンからなり、溝３ｂの内面（側面および底面）を覆うように形成されている。このゲート絶縁膜１３の厚さ（二酸化シリコン換算膜厚）は、上記低耐圧のｎＭＩＳＱＬのゲート絶縁膜７の厚さ（二酸化シリコン換算膜厚）よりも厚く、例えば１９ｎｍ程度である。本実施の形態では、後述するように、ゲート絶縁膜１３が、熱酸化法で形成された酸化シリコン膜と、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で堆積された酸化シリコン膜との積層膜（すなわち、上記絶縁膜４ａ）で形成されている。ただし、これに限定されるものではなく、ゲート絶縁膜１３を、熱酸化法のみで形成しても良し、ＣＶＤ法のみで形成しても良い。
【００２６】
上記トレンチゲート電極１４の大半は、上記溝３ａ，３ｂ内に埋め込まれているが、その一部（上部）は基板１Ｓの主面よりも上方に若干突出されている。そのトレンチゲート電極１４の突出部の全周側面には、例えば酸化シリコン膜からなるサイドウォール１０ｂが形成されている。トレンチゲート電極１４も、例えば低抵抗な多結晶シリコン膜上に上記シリサイド層９を設けた、いわゆるポリサイドゲート電極構造とされている。ただし、トレンチゲート電極１４も、例えば低抵抗な多結晶シリコン膜の単体膜構造としても良いし、低抵抗多結晶シリコン膜上に窒化タングステン（ＷＮ）等のようなバリアメタル層を介してタングステン（Ｗ）等のようなメタル膜を設けた、いわゆるポリメタルゲート電極構造としても良い。トレンチゲート電極１４の平面形状は、図１に示すように、例えばＩ字状とされている。すなわち、トレンチゲート電極１４の平面形状は、その長手方向（ゲート幅方向）の両端の幅（長手方向に直交する方向の寸法）が、中央の幅（長手方向に直交する方向（ゲート長方向）の寸法）よりも広くなっている。トレンチゲート電極１４の長手方向の両端の幅広部分は、溝３ａにはみ出している。
【００２７】
このように、トレンチゲート電極１４の平面形状は、ゲート幅方向（長手方向）においてトレンチゲート電極１４の両端の幅広部分が分離部（素子分離部）２にはみ出し、かつ前記トレンチゲート電極１４の両端の幅広部分においてゲート長方向の幅が、トレンチゲート電極の中央部におけるゲート長方向の幅よりも広くなるように構成されている。すなわち、トレンチゲート電極１４の平面形状は、ゲート幅方向（長手方向）においてトレンチゲート電極１４の両端の幅広部分が一対の半導体領域１２よりもはみ出し、かつトレンチゲート電極１４の両端の幅広部分においてゲート長方向の幅が、トレンチゲート電極１４の中央部におけるゲート長方向の幅よりも広くなるように構成されている。これにより、後述するように、トレンチゲート電極１４を活性領域である半導体領域形成用領域ＬＨＲ間に自己整合的に形成することができ、高耐圧ＭＩＳを微細化できる。このため、図４に示すように、溝３ａには絶縁膜４ａ，４ｂとトレンチゲート電極１４との両方が埋め込まれたような状態になっている。ここでは高耐圧ＭＩＳとしてｎＭＩＳを例示したが、これに限定されるものではなく、高耐圧のｐＭＩＳを基板１Ｓに設けても良いし、高耐圧のｎＭＩＳおよびｐＭＩＳを同一の基板１Ｓに設けても良い。また、高耐圧ＭＩＳの全てをトレンチゲート型としても良いが、一部の高耐圧ＭＩＳをプレーナ型としても良い。
【００２８】
上記半導体領域１５は、上記高耐圧のｎＭＩＳＱＨのしきい値電圧を調整するための領域であり、例えばｐ型に設定されている。半導体領域１５は、トレンチゲート電極１４の底面近傍の基板１Ｓ部分の深さに、ソース−ドレイン用の半導体領域１２およびトレンチゲート電極１４直下のほぼ全域に渡って延在するように形成されている。これは、本実施の形態では、後述するように、半導体領域１２を形成するために用いたレジストパターンをマスクとして、半導体領域１５を形成するためである。ただし、図５に示すように、半導体領域１５をトレンチゲート電極１４の直下のみに設けても良い。
【００２９】
このような基板１Ｓの主面上には、例えば酸化シリコンからなる絶縁膜１７ａが堆積されている。この絶縁膜１７ａ上には、第１層配線１８ａが形成されている。第１層配線１８ａは、例えば窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタンおよび窒化チタンを下層から順に積み重ねてなり、コンタクトホールＣＴ内のプラグＰＧを通じて半導体領域６，１２，１６、ゲート電極８およびトレンチゲート電極１４と電気的に接続されている。プラグＰＧは、例えばタングステンからなる。
【００３０】
このように、本実施の形態では、高耐圧のｎＭＩＳＱＨをトレンチゲート型としたことにより、小さな面積で、高耐圧のｎＭＩＳＱＨのソースおよびドレイン間の耐圧を確保することができる。図６は、トレンチゲート型の高耐圧ＭＩＳとプレーナ型の高耐圧ＭＩＳとのチャネル長に対するソース−ドレイン耐圧特性を示している。符号のＴＲはトレンチゲート型の高耐圧ＭＩＳの特性を示し、符号のＰＬはプレーナ型の高耐圧ＭＩＳの特性を示している。トレンチゲート型の高耐圧ＭＩＳのチャネル長は、上記見かけ上のチャネル長である。トレンチゲート型の高耐圧ＭＩＳでは、プレーナ型の高耐圧ＭＩＳよりも小さなチャネル長で必要なソースおよびドレイン耐圧が得られていることが分かる。したがって、本実施の形態では、高耐圧のｎＭＩＳＱＨのソースおよびドレイン間の耐圧を確保したまま、高耐圧のｎＭＩＳＱＨの占有面積を縮小させることができる。すなわち、通常のプレーナ型の高耐圧ＭＩＳでは、ソースおよびドレイン間の耐圧を確保するために、チャネル長を長くしなければならない上、ゲート電極とドレインとの間をある程度離さなければならないため、高耐圧ＭＩＳの占有面積が大きくなる結果、半導体チップの面積が増大する問題がある。これに対して、本実施の形態によれば、高耐圧のｎＭＩＳＱＨをトレンチゲート型としたことにより、ｎＭＩＳＱＨのチャネル（実効チャネル）や上記オフセットを基板１Ｓの厚さ方向にとることができるので、高耐圧のｎＭＩＳＱＨのソースおよびドレイン間の耐圧を必要量確保したまま、高耐圧のｎＭＩＳＱＨの占有面積を縮小させることができる。本実施の形態では、高耐圧のｎＭＩＳＱＨの占有面積を５０％以上縮小させることができる。また、半導体チップ全体に占める高耐圧ＭＩＳの占有面積が４０％の場合、本実施の形態によれば高耐圧ＭＩＳの占有面積を半減できることから、０．４×０．５＝０．２となるので、半導体チップの面積を２０％またはそれ以上縮小させることができる。なお、図６のパンチスルーは、トレンチゲート型高耐圧ＭＩＳでも見かけ上のチャネル長があまりに短くなるとソース−ドレイン間でパンチスルーが発生しソース−ドレイン耐圧が急激に低下することを意味している。プレーナ型では、もっと長チャネルでパンチスルーが発生してソース−ドレイン耐圧が急激に低下する。
【００３１】
次に、本実施の形態の適用例を説明する。本実施の形態では、例えばＩＣカード（Ｉｎｔｅｇｒａｔｅｄ  ｃｉｒｃｕｉｔ）用のマイコンに適用した場合について説明する。図７は、そのＩＣカード用のマイコンが形成された半導体チップ１Ｃの平面図の一例を示している。半導体チップ１Ｃには、入出力回路領域Ｉ／Ｏ、メモリ領域Ｍ１〜Ｍ３、論理回路領域ＬＯ１，ＬＯ２が配置されている。入出力回路領域Ｉ／Ｏには、入力回路、出力回路または入出力双方向回路等のような入出力回路が形成されている。メモリ領域Ｍ１には、例えばＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等によりデータ処理用のメモリが形成されている。メモリ領域Ｍ２には、例えばフラッシュメモリ、あるいはＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等によりデータ格納用のメモリが形成されている。さらに、メモリ領域Ｍ３には、例えばマスクＲＯＭ（Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等によりプログラム等を格納するメモリが形成されている。上記トレンチゲート型の高耐圧ＭＩＳは、上記入出力回路領域Ｉ／Ｏおよびメモリ領域Ｍ１〜Ｍ３のデコーダ回路等のような周辺系回路や、電源回路、昇圧回路および降圧回路等のような電源系回路で使用されている。
【００３２】
図８は、図７の入出力回路領域Ｉ／Ｏに配置された入力バッファ回路の一例を示している。ここには、入力バッファ回路としてＣＭＩＳ型のインバータ回路ＩＮＶが例示されている。インバータ回路ＩＮＶは、ｐＭＩＳＱＨｐとｎＭＩＳＱＨｎとを有している。このｐＭＩＳＱＨｐおよびｎＭＩＳＱＨｎは、上記高耐圧のｎＭＩＳＱＨで説明したのと同様の構造で構成されている。すなわち、ｐＭＩＳＱＨｐおよびｎＭＩＳＱＨｎは、トレンチゲート型の高耐圧ＭＩＳとされている。なお、符号のＤ１，Ｄ２は保護ダイオードである。
【００３３】
図９は、図８のインバータ回路ＩＮＶのｎＭＩＳＱＨｎまたはｐＭＩＳＱＨｐのレイアウト例を示している。一般に入力バッファ回路は、それを構成するＭＩＳのチャネル幅が広いので、複数のｎＭＩＳＱＨｎ１〜ＱＨｎｘ（または複数のｐＭＩＳＱＨｐ１〜ＱＨｐｘ）が並列接続されるような構成になる。このため、各ＭＩＳの占有面積を縮小できる本実施の形態のトレンチゲート型の高耐圧ＭＩＳを、この入力バッファ回路に適用することは占有面積を縮小する上で特に有効である。比較のため、図１０に、図８のインバータ回路ＩＮＶを複数のプレーナ型の高耐圧ＭＩＳ５０Ｑ１〜５０Ｑｘで形成した場合を示す。符号５１はゲート電極、符号５２はオフセット領域、符号５３はソースおよびドレイン用の半導体領域を示している。プレーナ型の高耐圧ＭＩＳ５０を用いた場合、チャネル長方向の総寸法が、例えば１７．９４μｍ程度になるのに対して、本実施の形態のようにトレンチ型の高耐圧ＭＩＳＱＨ，ＱＨｎ，ＱＨｐを用いた場合、チャネル長方向の総寸法を、例えば５．３９μｍ程度にでき、７０％縮小できる。
【００３４】
図１１は、上記メモリ領域Ｍ２に配置されたフラッシュメモリの不揮発性のメモリセルＭＣ１の断面図の一例を示している。ここでは、コントロールゲート電極乗り上げ型のメモリセルＭＣ１を例示している。基板１Ｓの主面（デバイス形成面）にはメモリセルＭＣ１の選択用のｎＭＩＳＱｎｃと、メモリ用のｎＭＩＳＱｎｍとが配置されている。このメモリセルＭＣ１のドレイン領域Ｄｒｍおよびソース領域Ｓｒｍは、例えばｎ−型の半導体領域２０ａと、その半導体領域２０ａよりも不純物濃度の高いｎ＋型の半導体領域２０ｂとを有している（ＬＤＤ構造）。ｎ−型の半導体領域２０ａは、メモリセルＭＣ１のチャネル領域側に配置され、ｎ＋型の半導体領域２０ｂはメモリセルＭＣ１のチャネル領域側からｎ−型の半導体領域２０ａ分だけ離れた位置に配置されている。このドレイン領域Ｄｒｍとソース領域Ｓｒｍとの間の基板１Ｓの主面上には、上記選択用のｎＭＩＳＱｎｃのコントロールゲート電極ＣＧと、上記メモリ用のｎＭＩＳＱｎｍのメモリゲート電極ＭＧとが隣接して配置されている。
【００３５】
コントールゲート電極ＣＧおよびメモリゲート電極ＭＧは、例えばｎ型の低抵抗なポリシリコンからなる。コントロールゲート電極ＣＧの一部はメモリゲート電極ＭＧ側に乗り上げている。コントロールゲート電極ＣＧと基板１Ｓの主面との間には、例えば厚さ２〜３ｎｍ程度の薄い酸化シリコン（ＳｉＯ２等）からなるゲート絶縁膜２１が設けられている。このゲート絶縁膜２１の下方の基板１Ｓの主面には、ｐ型の半導体領域２２が形成されている。この半導体領域２２は、選択用のｎＭＩＳＱｎｃのチャネル形成用の半導体領域であり、この半導体領域２２により選択用のｎＭＩＳＱｎｃのしきい値電圧が所定の値に設定されている。半導体領域２２は、選択用のｎＭＩＳＱｎｃのしきい値電圧を上げる機能を有している。半導体領域２２には、例えばホウ素（Ｂ）が導入されている。
【００３６】
一方、メモリゲート電極ＭＧと基板１Ｓの主面との間には、電荷蓄積層ＣＳＬが、その上下の絶縁膜２３ｔ，２３ｂに挟まれた状態で設けられている。電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば５０ｎｍ以下である。ただし、電荷蓄積層ＣＳＬは窒化シリコンに限定されるものではなく種々変更可能であり、例えばアルミナ（Ａｌ２Ｏ３）等のように絶縁性のトラップ準位を形成できるような材料を用いることができる。絶縁膜２３ｂ，２３ｔは、例えば酸化シリコン等からなる。絶縁膜２３ｂの厚さは、例えば２〜６ｎｍ程度、絶縁膜２３ｔの厚さは、例えば１〜２０ｎｍ程度である。絶縁膜２３ｔを酸窒化シリコン（ＳｉＯＮ）で形成しても良い。また、絶縁膜２３ｂ、２３ｔを、それぞれ窒素を含有した酸化シリコン膜として形成することもできる。
【００３７】
上記絶縁膜２３ｂの下方、ｐ型の半導体領域２２とソース領域Ｓｒｍとの間の基板１Ｓの主面には、ｎ型の半導体領域２４が形成されている。この半導体領域２４は、メモリ用のｎＭＩＳＱｎｍのチャネル形成用の半導体領域であり、この半導体領域２４によりメモリ用のｎＭＩＳＱｎｍのしきい値電圧が所定の値に設定されている。半導体領域２４は、メモリ用のｎＭＩＳＱｎｍのしきい値電圧を下げる機能を有している。半導体領域２４には、例えばヒ素（Ａｓ）またはリン（Ｐ）が導入されている。メモリゲート電極ＭＧの上面には、例えば酸化シリコンからなる絶縁膜２５が設けられている。
【００３８】
また、メモリゲート電極ＭＧ、絶縁膜２３ｔ，２３ｂおよび電荷蓄積層ＣＳＬの側面には、例えば酸化シリコンからなるサイドウォール２６が形成されており、メモリゲート電極ＭＧとコントロールゲート電極ＣＧとの絶縁がなされている。このようなメモリセルＭＣ１のコントロールゲート電極ＣＧの両側面、絶縁膜２５の上面一部およびソース領域Ｓｒｍ側のサイドウォール２６の表面には、これを覆うようにサイドウォール２７が形成されている。このサイドウォール２７は、例えば酸化シリコンからなり、主として上記ｎ−型の半導体領域２０ａを形成するための部材である。
【００３９】
このようなメモリセルＭＣ１において、データの記憶に寄与する電荷は、ホットエレクトロン注入により基板１Ｓから電荷蓄積層ＣＳＬ中のトラップ準位に注入される。この電荷は離散的に蓄積されるため、電荷蓄積層ＣＳＬを取り囲む酸化膜（絶縁膜２３ｂ，２７ｔやサイドウォール２６）のどこか一部に欠陥が生じて異常リークがおきても、電荷蓄積層ＣＳＬ中の電荷が全て抜けてしまうことがないため、データ保持の信頼度を向上させることができる。そして、このため、電荷蓄積層ＣＳＬの上下の絶縁膜２３ｂ，２３ｔを薄膜化できるので、書き込みおよび消去動作の低電圧化を図ることができる。また、データの書き込み時はホットエレクトロン注入により基板１Ｓから電荷蓄積層ＣＳＬ中に電子を注入するので、電子注入効率に優れ、高速、低電流の書き込みができる。一方、データの消去時はメモリゲート電極ＭＧ側に正の電圧を印加して電荷蓄積層ＣＳＬ中の電子をメモリゲート電極ＭＧ側に引き抜く方式とするので、書き込みおよび消去動作の制御が容易であり、電源回路や周辺回路の簡素化（小規模化）が可能である。
【００４０】
図１２は、上記不揮発性のメモリセルの他の一例の断面図を示している。このメモリセルＭＣ２では、コントロールゲート電極ＣＧと基板１Ｓとの間に、絶縁膜２３ｂ、電荷蓄積層ＣＳＬおよび絶縁膜２３ｔが下層から順に堆積された状態で介在されている。データ書き込みは、ホットホールを基板１Ｓから電荷蓄積層ＣＳＬに注入することで行う。また、データ消去は、電子を基板１Ｓから電荷蓄積層ＣＳＬにＦＮ注入することにより行う。
【００４１】
図１３は、上記不揮発性のメモリセルのさらに他の一例の断面図を示している。このメモリセルＭＣ３は、一般的なメモリセルで、コントロールゲート電極ＣＧと基板１Ｓとの間に、絶縁膜２３ｂ、フローティングゲート電極ＦＧおよび絶縁膜２３ｔが下層から順に堆積された状態で介在されている。フローティングゲート電極ＣＧは、例えば低抵抗な多結晶シリコンからなり、データの記憶に寄与する電荷を蓄積する機能を有している。
【００４２】
次に、図１に示した本実施の形態の半導体装置の製造方法の一例を説明する。図１４および図１５は本実施の形態の半導体装置の製造工程中における図１のＸ１−Ｘ１線およびＹ１−Ｙ１線に該当する箇所の断面図を示している。図１４の符号のＨＲは高耐圧ＭＩＳ形成領域を示し、符号のＬＲは低耐圧ＭＩＳ形成領域を示している。また、図１６は、図１４および図１５と同一工程の図１と同一領域の平面図を示している。図１６には図面を見易くするため凸面にハッチングが付されている。
【００４３】
まず、基板１Ｓ（この段階では平面円形状の半導体ウエハ）の主面上に、例えば酸化シリコンからなるパッド膜３０を熱酸化法等により形成した後、その上に、例えば窒化シリコンからなる絶縁膜３１をＣＶＤ法等により堆積する。続いて、その絶縁膜３１上に、活性領域を覆うようなレジストパターンを形成した後、これをエッチングマスクとして、そこから露出する絶縁膜３１、パッド膜３０および基板１Ｓをエッチングすることにより、基板１Ｓの主面に分離用の溝３ａとトレンチゲート電極形成用の溝３ｂとを同時に形成する。溝３ａ，３ｂの深さは、例えば０．３５μｍ程度である。その後、上記レジストパターンを除去する。これにより、活性領域である半導体領域形成用領域ＬＨＲが、溝３ａ，３ｂにより規定される。
【００４４】
次いで、図１７および図１８は図１４〜図１６に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線およびＹ１−Ｙ１線に該当する箇所の断面図を示している。また、図１９は、図１７および図１８と同一工程の図１と同一領域の平面図を示している。図１９には図面を見易くするためハッチングが付されている。また、図２０は、不具合を説明するための基板１Ｓの高耐圧ＭＩＳ形成領域の平面図を示している。
【００４５】
ここでは、まず、基板１Ｓ（半導体ウエハ）に対してプレ酸化処理を施した後、基板１Ｓに対して熱酸化処理を施し、さらに、例えば酸化シリコン膜をＣＶＤ法により基板１Ｓの主面上に堆積することにより絶縁膜３２を形成する。絶縁膜３２は、上記絶縁膜４ａおよびゲート絶縁膜１３となる膜であり、その厚さ（二酸化シリコン換算膜厚）は、例えば１９ｎｍ程度である。絶縁膜３２を、ＩＳＳＧ（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｉｏｎ）酸化法等のような熱酸化法のみで形成しても良い。ＩＳＳＧ酸化法を採用することにより、溝３ａ，３ｂ内の底部角における絶縁膜３２のコーナーラウンディング性を向上させることができるので、分離部やトレンチゲート部での絶縁膜３２（絶縁膜４ａ，ゲート絶縁膜１３）の膜応力を低減できる。もちろん、絶縁膜３２をＣＶＤ法のみで形成しても良い。
【００４６】
続いて、基板１Ｓの主面上に、例えばリン（Ｐ）を含む低抵抗なｎ型の多結晶シリコンからなる厚さ０．４μｍ程度の導体膜をＣＶＤ法等により堆積した後、これを通常のフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることで、高耐圧ＭＩＳ形成領域ＨＲにｎ型の導体パターン（第１導体パターン）１４Ａを形成する。この導体パターン１４Ａは、上記トレンチゲート電極１４を形成するためのパターンであり、導体パターン１４Ａの一部は、溝３ａ，３ｂ内に埋め込まれている。導体パターン２４Ａの長手方向（ゲート幅方向）の両端は溝３ａ側に突出されている。導体パターン１４Ａの平面形状は、図１９に示すように、長方形状に形成されている。導体パターン１４Ａの幅（短方向寸法）は、溝３ｂの幅（短方向寸法）よりも長くなっている。これは、図２０に示すように、導体パターン１４Ａの平面形状を最初からＩ字状とすると、導体パターン１４Ａに合わせずれ生じた場合に、溝３ｂ内に導体パターン１４Ａが埋め込まれない部分が形成されてしまう問題が生じるからである。すなわち、導体パターン１４Ａの平面形状を、図１９に示すように、長方形状とすることにより、導体パターン１４Ａに若干の合わせずれが生じても、上記のような不具合が生じないようにすることができるからである。
【００４７】
次いで、図２１および図２２は図１７〜図１９に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線およびＹ１−Ｙ１線に該当する箇所の断面図を示している。また、図２３および図２４は図２１および図２２に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線およびＹ１−Ｙ１線に該当する箇所の断面図を示し、図２５は図２３および図２４の工程の図１と同一領域の平面図を示している。図２５には図面を見易くするためハッチングが付されている。さらに、図２６および図２７は図２３〜図２５に続く半導体装置の製造工程中の図１の高耐圧ＭＩＳ形成領域のＸ１−Ｘ１線およびＹ１−Ｙ１線に該当する箇所の拡大断面図を示している。
【００４８】
まず、図２１および図２２に示すように、例えば酸化シリコンからなる絶縁膜４ｂを、例えばオゾン（Ｏ３）とＴＥＯＳ（Ｔｅｔｒａｅｔｈｏｘｙｓｉｌａｎｅ）との混合ガスを用いたＣＶＤ法により基板１Ｓ（半導体ウエハ）の主面上に堆積する。続いて、絶縁膜４ｂおよび導体パターン１４Ａを化学機械研磨であるＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨する。この時、絶縁膜４ｂと、絶縁膜３１および導体パターン１４Ａとで選択比が大きくなるような条件でセリウム（Ｃｅ）系のスラリ等を用いて研磨処理を施す。これにより、図２３および図２４に示すように、分離用の溝３ａ内に絶縁膜４ａ，４ｂの分離部２を形成するとともに、トレンチゲート電極１４を形成する。このように、分離部２とトレンチゲート電極１４とを同じＣＭＰ処理で形成することができるので、分離部２とトレンチゲート電極１４とを別々のＣＭＰで形成する場合に比べて、工程の簡略化が可能となる。また、低耐圧ＭＩＳのゲート絶縁膜およびゲート電極を形成した後に、高耐圧ＭＩＳのゲート絶縁膜１３およびトレンチゲート電極１４を形成すると、ゲート絶縁膜１３の形成工程等のような熱処理時に低耐圧ＭＩＳのゲート絶縁膜も厚くなる場合があり、ゲート絶縁膜１３等のような熱を伴う処理の制御が難しくなる。これに対して、高耐圧ＭＩＳのゲート絶縁膜１３およびトレンチゲート電極１４を、低耐圧ＭＩＳのゲート絶縁膜およびゲート電極よりも先に形成することにより、高耐圧ＭＩＳと低耐圧ＭＩＳとを同一の基板１Ｓに持つ半導体装置の形成制御を容易にすることが可能となる。
【００４９】
上記ＣＭＰ処理では、絶縁膜３１が残される状態で研磨処理を終了する。絶縁膜３１の残膜は、トレンチゲート電極１４の上部の突出量を決める機能を有しており、その残膜厚さは、例えば７０〜８０ｎｍ程度とされている。このトレンチゲート電極１４の突出量（高さ）が大きすぎると、その突出部の側面側に、後の低耐圧ＭＩＳのゲート電極形成用の多結晶シリコン膜のエッチ残りが生じ、一方、トレンチゲート電極１４の突出量が小さすぎると、その突出部の側面に絶縁性のサイドウォールを形成できない。そこで、そのような問題が生じないように絶縁膜３１の残膜量（高さ）、すなわち、トレンチゲート電極１４の突出量が調整されている。このような研磨処理後のトレンチゲート電極１４の平面形状は、図２５に示すように、Ｉ字状に形成されている。トレンチゲート電極１４は溝３ｂに対して位置合わせ良く形成されており、トレンチゲート電極１４の一部は溝３ｂ内に良好に埋め込まれている。すなわち、トレンチゲート電極１４を活性領域である半導体領域形成用領域ＬＨＲ間に自己整合的に形成することができ、高耐圧ＭＩＳを微細化できる。
【００５０】
このように、本実施の形態は、半導体基板に一対の活性領域である半導体領域形成用領域ＬＨＲを規定する溝３ａ、３ｂを形成する工程と、溝３ａ、３ｂ内に、ゲート絶縁膜３２を形成する工程と、ゲート絶縁膜３２の形成工程の後、半導体基板の主面上に、ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が溝３ａ、３ｂに埋め込まれた導体パターン１４Ａを形成する工程とを有する。すなわち、本実施の形態は、半導体基板に一対の活性領域である半導体領域形成用領域ＬＨＲを規定する溝３ａ、３ｂを形成する工程と、溝３ａ、３ｂ内に、ゲート絶縁膜３２を形成する工程と、ゲート絶縁膜３２の形成工程の後、半導体基板の主面上に、ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が溝３ａ、３ｂに埋め込まれた導体パターン１４Ａを形成する工程とを有し、のパターニングは、導体パターン１４Ａの平面形状が、ゲート幅方向において導体パターン１４Ａの両端部が一対の半導体領域形成用領域ＬＨＲよりもはみ出し、かつ導体パターン１４Ａのゲート長方向の幅が、半導体領域形成用領域ＬＨＲ間の幅よりも広くなるよう行われる。なお、導体パターン１４Ａの形成工程後、半導体基板の主面上に、溝３ａ、３ｂを埋め込むように絶縁膜を堆積する工程とを有する。すなわち、絶縁膜４ｂを堆積した後、絶縁膜４ｂおよび導体パターン１４Ａを研磨して、分離溝３ａ、３ｂに、トレンチゲート電極１４と絶縁膜４ａ、４ｂを埋め込む。
【００５１】
これにより、導体パターン１４Ａに若干の合わせずれが生じても、トレンチゲート電極１４を活性領域である半導体領域形成用領域ＬＨＲ間に自己整合的に形成することができ、高耐圧ＭＩＳを微細化でき、半導体チップの面積を縮小させることができる。
【００５２】
その後、基板１Ｓに対して、例えばスチーム酸化（８００℃、最高で３０ｎｍ程度の厚さの酸化シリコン膜が形成される条件）処理を施すことにより、図２６および図２７に示すように、トレンチゲート電極１４の上面（露出表面）に、酸化シリコン等からなる絶縁膜３３を形成する。この絶縁膜３３は、絶縁膜３１の残膜をエッチングするために用いる熱リン酸等によりトレンチゲート電極１４の上面がアタックされるのを防止する機能（保護膜としての機能）の他、トレンチゲート電極１４に含まれる不純物（リン）が後の熱を伴う処理中に拡散現象により外部に放出されてしまう（Ｏｕｔ  ｄｉｆｆｕｓｉｏｎ）のを抑制または防止する機能を有している。
【００５３】
次いで、図２８は図２６および図２７に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図、図２９は図２８に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図を示している。
【００５４】
まず、絶縁膜３１を熱リン酸等を用いたウエットエッチング法により図２８に示すように除去し、洗浄処理等により絶縁膜３０，３３を除去した後、基板１Ｓ（半導体ウエハ）に対してプレ酸化処理を施すことにより、基板１Ｓの表面およびトレンチゲート電極１４の突出表面に、例えば酸化シリコンからなる絶縁膜３４を形成する。続いて、例えば所望の不純物イオンをイオン注入法により所望の領域に選択的に導入した後、例えば９５０℃、６０秒のアニール処理を施すことにより、図２９に示すように、埋込ｎウエルＢＮＷＬ、ｎウエルＨＮＷＬおよびｐウエルＨＰＷＬを形成する。埋込ｎウエルＢＮＷＬは、例えばリン（Ｐ）を打ち込みエネルギーが２．０ＭｅＶ程度、ドーズ量が５×１０１２／ｃｍ２程度で基板１Ｓに導入することで形成する。上記ｎウエルＨＮＷＬは、例えばリンを第１条件（打ち込みエネルギーが１ＭｅＶ程度、ドーズ量が８×１０１２／ｃｍ２程度）、第２条件（打ち込みエネルギーが４６０ＫｅＶ程度、ドーズ量が５×１０１１／ｃｍ２程度）および第３条件（打ち込みエネルギーが１８０ＫｅＶ程度、ドーズ量が１×１０１２／ｃｍ２程度）の３つの条件で基板１Ｓに導入した後、例えば二フッ化ホウ素（ＢＦ２）を打ち込みエネルギーが１００ＫｅＶ程度、ドーズ量が１．５×１０１２／ｃｍ２程度で基板１Ｓに導入することで形成する。上記ｐウエルＨＰＷＬは、例えばホウ素（Ｂ）を第１条件（打ち込みエネルギーが５００ＫｅＶ程度、ドーズ量が８×１０１２／ｃｍ２程度）、第２条件（打ち込みエネルギーが１５０ＫｅＶ程度、ドーズ量が１．８×１０１２／ｃｍ２程度）および第３条件（打ち込みエネルギーが５０ＫｅＶ程度、ドーズ量が１．２×１０１２／ｃｍ２程度）の３つの条件で基板１Ｓに導入した後、例えば二フッ化ホウ素を打ち込みエネルギーが１００ＫｅＶ程度、ドーズ量が２．５×１０１２／ｃｍ２程度で基板１Ｓに導入することで形成する。その後、上記メモリ領域Ｍ２の不揮発性メモリセル（図１１〜図１３のメモリセルＭＣ１〜ＭＣ３等）や論理回路領域ＬＯ１のＭＩＳを形成しても良い。
【００５５】
次いで、例えば所望の不純物イオンをイオン注入法により所望の領域に選択的に導入した後、例えば９５０℃、６０秒のアニール処理を施すことにより、基板１ＳにｎウエルおよびｐウエルＰＷＬを形成する。このｎウエルは、例えばリンを第１条件（打ち込みエネルギーが３６０ＫｅＶ程度、ドーズ量が２×１０１３／ｃｍ２程度）、第２条件（打ち込みエネルギーが１００ＫｅＶ程度、ドーズ量が１．５×１０１２／ｃｍ２程度）および第３条件（打ち込みエネルギーが４０ＫｅＶ程度、ドーズ量が８×１０１２／ｃｍ２程度）の３つの条件で基板１Ｓに導入することで形成する。上記ｐウエルＰＷＬは、例えばホウ素（Ｂ）を第１条件（打ち込みエネルギーが２００ＫｅＶ程度、ドーズ量が１．５×１０１３／ｃｍ２程度）、第２条件（打ち込みエネルギーが１２０ＫｅＶ程度、ドーズ量が１．８×１０１２／ｃｍ２程度）および第３条件（打ち込みエネルギーが５０ＫｅＶ程度、ドーズ量が５．０×１０１２／ｃｍ２程度）の３つの条件で基板１Ｓに導入した後、例えば二フッ化ホウ素を打ち込みエネルギーが６０ＫｅＶ程度、ドーズ量が２．０×１０１３／ｃｍ２程度で基板１Ｓに導入することで形成する。
【００５６】
次いで、基板１Ｓ（半導体ウエハ）に対して、例えばウエット酸化処理等のような熱酸化処理（処理温度は、例えば７００℃）を施すことにより、基板１Ｓの主面およびトレンチゲート電極１４の突出表面に、例えば酸化シリコンからなる絶縁膜３５ａ，３５ｂを形成する。続いて、例えばＮＯ、ＮＯ２またはＮＨ３といった含窒素ガス雰囲気中で基板１Ｓに対して、例えば熱処理（処理温度は、例えば８５０〜１０５０℃程度）を施すことにより、絶縁膜３５ａ，３５ｂを酸窒化シリコン（ＳｉＯＮ）膜とする。図３０はこの工程後の基板１Ｓの低耐圧ＭＩＳ形成領域ＬＲおよび高耐圧ＭＩＳ形成領域ＨＲの要部拡大断面図を示している。低耐圧ＭＩＳ形成領域の絶縁膜３５ａは、上記ゲート絶縁膜７であり、その厚さは、高耐圧ＭＩＳのゲート絶縁膜１３よりも薄く、光学的な測定で、例えば２．８ｎｍ程度、電気的（容量（Ｃ）−電圧（Ｖ）特性）な測定で、例えば３．７ｎｍ程度である。絶縁膜３５ａ，３５ｂは同工程で形成されているが、トレンチゲート電極１４には不純物が含まれているので、トレンチゲート電極１４の突出表面に形成される絶縁膜３５ｂの方が、基板１Ｓ上に形成される絶縁膜３５ａよりも厚く形成されている。絶縁膜３５ｂの厚さは、例えば６〜７ｎｍ程度とされている。
【００５７】
次いで、図３１は図２９および図３０に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図、図３２は図３１に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図、図３３は図３２に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図を示している。
【００５８】
まず、基板１Ｓ（半導体ウエハ）の主面上に、例えば厚さ２５０ｎｍ程度の低抵抗なｎ型の多結晶シリコンからなる導体膜８ＡをＣＶＤ法等により堆積した後、その上に、例えば厚さ１０ｎｍ程度の酸化シリコン等からなる絶縁膜３６をＣＶＤ法等により堆積する。続いて、その絶縁膜３６および導体膜８Ａを通常のフォトリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、図３２に示すように、低耐圧ＭＩＳ形成領域ＬＲにゲート電極８を形成する。このエッチング処理において、トレンチゲート電極１４の突出部は、その表面に形成された絶縁膜３５ｂにより保護されるので、トレンチゲート電極１４の突出部がエッチングされてしまったり、ダメージを受けたりするのを防止できる。また、トレンチゲート電極１４の突出量は、上記のように調整されているので、トレンチゲート電極１４の突出部の側面に導体膜８Ａのエッチ残りが生じることもない。
【００５９】
次いで、低耐圧のｎＭＩＳ形成領域にｎ−型の半導体領域６ａをイオン注入法等により形成する。すなわち、基板１Ｓの主面上にレジストパターンを形成した後、これをマスクとして所望の不純物イオンを基板１Ｓに選択的に導入する。この時に用いたレジストパターンをマスクとして、パンチスルーストッパ用のｐ型の半導体領域を基板１Ｓに形成しても良い。その後、そのレジストパターンを除去した後、上記と同様に、別のレジストパターンをマスクとして、低耐圧のｐＭＩＳ形成領域にｐ−型の半導体領域をイオン注入法等により形成する。この時も同じレジストパターンをマスクとして、パンチスルーストッパ用のｎ型の半導体領域を形成しても良い。
【００６０】
続いて、基板１Ｓの主面上に、高耐圧ＭＩＳ形成領域ＨＲが露出され、それ以外が覆われるようなレジストパターンＲＰを形成した後、高耐圧のｎＭＩＳ形成領域にｎ−型の半導体領域１２ａをイオン注入法等により形成する。この時に用いたレジストパターンＲＰをマスクとして、高耐圧ｎＭＩＳのしきい値電圧調整用の不純物（例えばホウ素）を導入し、トレンチゲート電極１４の下方の基板１Ｓにｐ型の半導体領域１５を形成する。このようにｎ−型の半導体領域１２ａの形成時に用いたレジストパターンＰＲをマスクとして半導体領域１５を形成することにより、工程を簡略化することができる。また、半導体領域１５の形成位置がバラツクのを低減し、高耐圧ＭＩＳの特性を向上させることが可能となる。ただし、半導体領域１５をｎ−型の半導体領域１２ａを形成する際に用いたレジストパターンとは別のレジストパターンで形成することもできる。その後、レジストパターンＰＲを除去した後、上記と同様に、別のレジストパターンをマスクとして、高耐圧のｐＭＩＳ形成領域にｐ−型の半導体領域をイオン注入法等により形成する。この時も同じレジストパターンをマスクとして、高耐圧ｐＭＩＳのしきい値電圧調整用の不純物（例えばリン）を導入し、トレンチゲート電極１４の下方の基板１Ｓにｎ型の半導体領域を形成する。
【００６１】
その後、そのレジストパターンを除去した後、基板１Ｓ（半導体ウエハ）の主面上に、例えば酸化シリコンからなる絶縁膜をＣＶＤ法等により堆積した後、これを異方性のドライエッチングによりエッチバックすることにより、図３３に示すように、ゲート電極８の側面と、トレンチゲート電極１４の突出部の側面とにサイドウォール１０ａ，１０ｂを形成する。この時、ゲート電極８およびトレンチゲート電極１４の上面が露出される程度にエッチバックを行う。
【００６２】
次いで、図３４は図３３に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図、図３５は図３４に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図を示している。
【００６３】
ここでは、低耐圧および高耐圧のｎＭＩＳ形成領域とｎウエル引出領域とに、ｎ＋型の半導体領域６ｂ，１２ｂを上記と同様のイオン注入法等により形成する。これにより、低耐圧のｎＭＩＳＱＬおよび高耐圧のｎＭＩＳＱＨを形成する。その後、そのレジストパターンを除去した後、上記と同様に、別のレジストパターンをマスクとして、低耐圧および高耐圧のｐＭＩＳ形成領域と、ｐウエル引出領域とに、ｐ＋型の半導体領域１６をイオン注入法等により形成する。
【００６４】
続いて、基板１Ｓ（半導体ウエハ）の主面上に、例えばコバルト（Ｃｏ）等のような導体膜をスパッタリング法等により堆積した後、基板１Ｓに対して熱処理を施すことにより、図３５に示すように、その導体膜と基板１Ｓ、ゲート電極７およびトレンチゲート電極１４との接触界面に、例えばコバルトシリサイド（ＣｏＳｉ２）等のようなシリサイド層９を形成する。その後、未反応の導体膜を除去する。上記サイドウォール１０ａ，１０ｂを設けたことにより、基板１Ｓ上のシリサイド層９と、ゲート電極７およびトレンチゲート電極１４の表面のシリサイド層９とを確実に絶縁させることができる。その後、通常の配線形成工程を経て図１〜図４に示した半導体装置を製造する。これにより、製造工程を簡略化できる。また、半導体チップの面積を縮小させることができる。
【００６５】
このように、本実施の形態によれば、第１動作電圧で動作する第１電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタとを半導体基板に備え、第２電界効果トランジスタのゲート電極をトレンチゲート電極構造とすることにより、半導体チップの面積を縮小させることが可能となる。
【００６６】
また、電界効果トランジスタと、溝形の分離部を半導体基板の主面に持つ半導体装置の製造方法において、電界効果トランジスタのゲート電極を、半導体基板の主面に対して交差する方向に形成された溝内にゲート絶縁膜を介して形成する工程とを有し、前記溝と、前記溝形の分離部の分離溝とを同一工程で形成することにより、製造工程の簡略化、半導体チップの面積を縮小させることができる。
【００６７】
また、電界効果トランジスタと、溝形の分離部を半導体基板の主面に持つ半導体装置の製造方法において、電界効果トランジスタのゲート電極を、半導体基板の主面に対して交差する方向に形成された溝内にゲート絶縁膜を介して形成する工程とを有し、
前記溝と、前記溝形の分離部の分離溝とを同一工程で形成する工程と、前記溝内に、前記第２ゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の形成工程後、前記半導体基板の主面上に、前記ゲート電極を形成するための導体膜を堆積し、これをパターニングすることにより、一部が前記溝に埋め込まれた第１導体パターンを形成する工程と、前記第１導体パターンの形成工程後、前記半導体基板の主面上に、前記分離溝を埋め込むように絶縁膜を堆積する工程とを有することにより、製造工程の簡略化、半導体チップの面積を縮小させることができる。
【００６８】
また、第１動作電圧で動作する第１電界効果トランジスタと、前記第１動作電圧よりも高い第２動作電圧で動作する第２電界効果トランジスタとを半導体基板の主面に持つ半導体装置の製造方法において、
第２電界効果トランジスタの第２ゲート絶縁膜および第２ゲート電極を形成した後、第１電界効果トランジスタの第１ゲート絶縁膜および第１ゲート電極を形成する。
【００６９】
また、第１電界効果トランジスタの低不純物濃度の半導体領域と、第２電界効果トランジスタの低不純物濃度の半導体領域とを別々に形成する。
【００７０】
また、半導体装置の製造方法であって、半導体基板に溝を形成する工程と、前記溝内に、ゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極の形成工程の後、前記半導体基板内に不純物を導入して、前記ゲート電極の下部にしきい値電圧調整領域を形成する工程とを有する。
【００７１】
また、半導体装置の製造方法であって、半導体基板に溝を形成する工程と、前記溝内に、ゲート絶縁膜及びゲート電極を形成する工程と、前記ゲート絶縁膜及びゲート電極の形成工程の後、前記半導体基板内に不純物を導入して、前記ゲート電極の下部にウエル領域を形成する工程とを有する。
【００７２】
また、第１電界効果トランジスタと第２電界効果トランジスタとを有する半導体装置の製造方法であって、第１電界効果トランジスタ形成領域において、半導体基板に溝を形成する工程と、前記溝内に、第１電界効果トランジスタのゲート絶縁膜及びゲート電極を形成する工程と、前記第１電界効果トランジスタのゲート絶縁膜及びゲート電極の形成工程の後、前記第１電界効果トランジスタ形成領域に不純物を導入して、第１ウエル領域を形成する工程と、前記ゲート絶縁膜及びゲート電極の形成工程の後、第２電界効果トランジスタ形成領域に不純物を導入して、第２ウエル領域を形成する工程とを有する。また、前記第１ウエル領域及び前記第２ウエル領域形成工程の後、前記第２電界効果トランジスタのゲート絶縁膜及びゲート電極を形成する工程とを有する。また、前記第２電界効果トランジスタのゲート絶縁膜及びゲート電極形成後、前記第１電界効果トランジスタ形成領域において、前記第１電界効果トランジスタのゲート電極の下部にしきい値電圧調整領域を形成する工程を有する。また、前記第１ウエル領域の接合深さは、前記第２ウエル領域の接合深さよりも深く形成する。
【００７３】
これらにより、製造工程の簡略化できる。また、半導体チップの面積を縮小させることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７４】
例えば前記実施の形態ではトレンチゲート電極形成用の導体パターン１４Ａを形成した後に溝３ａを絶縁膜４ｂで埋め込み、分離部２を形成する場合について説明したが、これに限定されるものではなく、その逆でも良い。すなわち、溝３ａ形成後の基板１Ｓの主面上に絶縁膜４ｂを堆積し、これをＣＭＰで研磨して溝３ａを絶縁膜４ｂで埋め込んだ後、溝３ｂを形成し、溝３ｂを埋め込むような導体パターン１４Ａを形成する。導体パターン１４Ａを形成した後に溝３ａを絶縁膜４ｂで埋め込む場合、溝３ａ内に導体パターン１４Ａのエッチ残りが生じる恐れが考えられるが、溝３ａを絶縁膜４ｂで埋め込んだ後に導体パターン１４Ａを形成することにより、溝３ａ内に導体パターン１４Ａのエッチ残りが生じるのを防止できる。
【００７５】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＩＣカード用のマイコンに適用した場合について説明したが、それに限定されるものではなく、例えばワンチップマイコン、フラッシュメモリまたはＬＣＤ（Ｌｉｑｕｉｄ  Ｃｒｙｓｔａｌ  Ｄｉｓｐｌａｙ）ドライバ等のような高電圧を扱う製品に適用できる。
【００７６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００７７】
すなわち、半導体チップの面積を縮小させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の一例の要部平面図である。
【図２】図１のＸ１−Ｘ１線の一例の断面図である。
【図３】図１の半導体装置を構成する高耐圧電界効果トランジスタのＸ１−Ｘ１線の一例の要部拡大断面図である。
【図４】図１のＹ１−Ｙ１線の一例の拡大断面図である。
【図５】本発明の他の実施の形態である半導体装置の図１のＸ１−Ｘ１線に相当する箇所の一例の要部断面図である。
【図６】トレンチゲート型の高耐圧電界効果トランジスタとプレーナ型の高耐圧電界効果トランジスタとでソース−ドレイン耐圧を比較して示したグラフ図である。
【図７】本発明の一実施の形態の半導体装置を構成する半導体チップの一例の平面図である。
【図８】図７の半導体チップの入出力回路領域に配置された入力回路の一例の回路図である。
【図９】図８の入力回路を複数のトレンチゲート型の電界効果トランジスタで形成した場合のレイアウト例を示す要部平面図である。
【図１０】図８の入力回路を複数のプレーナ型の電界効果トランジスタで形成した場合のレイアウト例を示す要部平面図である。
【図１１】本実施の形態の半導体装置における不揮発性メモリセルの一例の断面図である。
【図１２】本実施の形態の半導体装置における不揮発性メモリセルの他の一例の断面図である。
【図１３】本実施の形態の半導体装置における不揮発性メモリセルのさらに他の一例の断面図である。
【図１４】本実施の形態の半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図１５】図１４と同一工程における図１のＹ１−Ｙ１線に該当する箇所の断面図である。
【図１６】図１４および図１５と同一工程における図１と同一領域の平面図である。
【図１７】図１４〜図１６に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図１８】図１７と同一工程における図１のＹ１−Ｙ１線に該当する箇所の断面図である。
【図１９】図１７および図１８と同一工程における図１と同一領域の平面図を示している。
【図２０】不具合の説明するための半導体基板の高耐圧電界効果トランジスタ形成領域の平面図である。
【図２１】図１７〜図１９に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図２２】図２１と同一工程における図１のＹ１−Ｙ１線に該当する箇所の断面図である。
【図２３】図２１および図２３に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図２４】図２３と同一工程における図１のＹ１−Ｙ１線に該当する箇所の断面図である。
【図２５】図２３および図２４と同一工程における図１と同一領域の平面図である。
【図２６】図２３〜図２５に続く半導体装置の製造工程中の図１の高耐圧電界効果トランジスタ形成領域のＸ１−Ｘ１線に該当する箇所の拡大断面図である。
【図２７】図２３〜図２５に続く半導体装置の製造工程中の図１の高耐圧電界効果トランジスタ形成領域のＹ１−Ｙ１線に該当する箇所の拡大断面図である。
【図２８】図２６および図２７に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図２９】図２８に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図３０】図２８に続く半導体装置の製造工程中における低耐圧および高耐圧の電界効果トランジスタ形成領域の要部拡大断面図である。
【図３１】図２９および図３０に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図３２】図３１に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図３３】図３２に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図３４】図３３に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【図３５】図３４に続く半導体装置の製造工程中における図１のＸ１−Ｘ１線に該当する箇所の断面図である。
【符号の説明】
１Ｓ  半導体基板
２  分離部
３ａ，３ｂ  溝
４ａ，４ｂ  絶縁膜
６  半導体領域
６ａ  ｎ−型の半導体領域
６ｂ  ｎ＋型の半導体領域
７  ゲート絶縁膜
８  ゲート電極
８Ａ  導体膜
９  シリサイド層
１０ａ，１０ｂ  サイドウォール
１２  半導体領域
１３  ゲート絶縁膜
１４  トレンチゲート電極
１４Ａ  導体パターン（第１導体パターン）
１５  半導体領域
１６  ｐ＋型の半導体領域
１７ａ  絶縁膜
１８ａ  第１層配線
２０ａ  ｎ−型の半導体領域
２０ｂ  ｎ＋型の半導体領域
２１  ゲート絶縁膜
２２  ｐ型の半導体領域
２３ｔ，２３ｂ  絶縁膜
２４  ｎ型の半導体領域
２５  絶縁膜
２６，２７  サイドウォール
３０  パッド膜
３１  絶縁膜
３２  絶縁膜
３３  絶縁膜
３４  絶縁膜
３５ａ，３５ｂ  絶縁膜
３６  絶縁膜
５０Ｑ１〜５０Ｑｘ  高耐圧ＭＩＳ・ＦＥＴ
５１  ゲート電極
５２  オフセット領域
５３  半導体領域
ＱＬ  ｎチャネル型のＭＩＳ・ＦＥＴ（第１電界効果トランジスタ）
ＱＨ  ｎチャネル型のＭＩＳ・ＦＥＴ（第２電界効果トランジスタ）
ＰＷＬ  ｐウエル
ＨＰＷＬ  ｐウエル
ＢＮＷＬ  埋込ｎウエル
ＨＮＷＬ  ｎウエル
ＣＬ１  見かけ上のチャネル長
ＣＴ  コンタクトホール
ＰＧ  プラグ
Ｉ／Ｏ  入出力回路領域
Ｍ１〜Ｍ３  メモリ領域
ＭＣ１〜ＭＣ３  メモリセル
ＬＯ１，ＬＯ２  論理回路領域
ＩＮＶ  インバータ回路
ＱＨｐ，ＱＨｐ１〜ＱＨｐｘ  ｐチャネル型のＭＩＳ・ＦＥＴ
ＱＨｎ，ＱＨｎ１〜ＱＨｎｘ  ｎチャネル型のＭＩＳ・ＦＥＴ
Ｄ１，Ｄ２  保護ダイオード
ＭＧ  メモリゲート電極
ＣＧ  コントロールゲート電極
ＨＲ  高耐圧ＭＩＳ形成領域
ＬＲ  低耐圧ＭＩＳ形成領域
ＰＲ  レジストパターン
ＬＨＲ  半導体領域形成用領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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