(57)【要約】【課題】データ書き込み時の非選択高電圧によるプログラムディスターブの影響を最低限に抑える。 【解決手段】メモリセルアレイ１４と、メモリセルアレイ１４に接続され、データ書き込みとプログラムベリファイを繰り返し行う書き込み動作においてプログラムベリファイ結果を保持するページバッファ２４と、ページバッファ２４に接続され、ぺージバッファ２４に保持されたプログラムベリファイ結果に基づいて、フェイルビット数がリファレンスビット数以下であるか否かを判定するビットスキャン回路１８と、ビットスキャン回路１８に接続され、ビットスキャン回路１８の判定結果を保持するレジスタ２２と、書き込み動作とビットスキャン回路１８の動作シーケンスを制御し、レジスタ２２の一時格納の結果を受けて、フェイルビット数を残して書き込み動作を停止するシーケンサ２０とを備える不揮発性半導体記憶装置及びそのデータ書き込み方法。【選択図】図２
2005353242.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに接続され、データ書き込みとプログラムベリファイを繰り返し行う書き込み動作においてプログラムベリファイ結果を保持するページバッファと、
前記ページバッファに接続され、前記ぺージバッファに保持されたプログラムベリファイ結果に基づいて、フェイルビット数がリファレンスビット数以下であるか否かを判定するビットスキャン回路と、
前記ビットスキャン回路に接続され、前記ビットスキャン回路の判定結果を保持するレジスタと、
前記書き込み動作と前記ビットスキャン回路の動作シーケンスを制御し、前記レジスタの一時格納の結果を受けて、前記フェイルビット数を残して前記書き込み動作を停止するシーケンサ
とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
複数のメモリセルが配列されたメモリセルアレイと、
前記メモリセルアレイに接続され、データ書き込みとプログラムベリファイを繰り返し行う書き込み動作においてプログラムベリファイ結果を保持するページバッファと、
前記ページバッファに接続され、前記ぺージバッファに保持されたプログラムベリファイ結果に基づいて、フェイルビット数がリファレンスビット数以下であるか否かを判定するビットスキャン回路と、
前記ビットスキャン回路に接続され、前記ビットスキャン回路の判定結果を保持するレジスタと、
前記ビットスキャン回路の動作シーケンスを制御し、前記書き込み動作において前記リファレンスビット数を第１の特定ビット数から第２の特定ビット数に変更するシーケンサとを備えることを特徴とする不揮発性半導体記憶装置。
【請求項３】
前記メモリセルは、３値以上の多値論理データを記憶可能であることを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
第１の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、
前記第１の特定ビット数より大きな第２の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、
前記第１の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、
前記第２の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、
前記第１の特定ビット数無視のベリファイステータスがフェイルであれば、前記第１の特定ビット数無視のプログラムベリファイを実施するステップと、
前記第２の特定ビット数無視のベリファイステータスがフェイルであれば、前記第２の特定ビット数無視のプログラムベリファイを実施するステップ
とを備えることを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項５】
書き込みループ回数が上限値以下か否かを判定するステップと、
前記上限値以下であれば、第１の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、
前記上限値より大であれば、前記第１の特定ビット数より大きな第２の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、
前記第１の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、
前記第２の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、
前記第２の特定ビット数無視のベリファイステータスがフェイルであれば、前記書き込みループ回数が最大値より小であるか否かを判定するステップと、
前記書き込みループ回数が前記最大値であれば、ステータスがフェイルとするステップ
とを備え、データ書き込み開始から前記上限値までは前記第１の特定ビット数無視のプログラムベリファイを実施し、前記上限値から前記最大値までは、前記第２の特定ビット数無視のプログラムベリファイを実施することを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項６】
書き込み電圧が書き込み開始電圧に任意の電圧を加えた設定値以下か否かを判定するステップと、
前記設定値以下であれば、第１の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、
前記設定値より大であれば、前記第１の特定ビット数より大きな第２の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、
前記第１の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、
前記第２の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、
前記第２の特定ビット数無視のベリファイステータスがフェイルであれば、前記書き込み電圧が最大値より小か否かを判定するステップと、
前記書き込み電圧が前記最大値であれば、ステータスがフェイルとするステップ
とを備え、データ書き込み開始から前記設定値となるまでは前記第１の特定ビット数無視のプログラムベリファイを実施し、前記設定値から前記最大値までは、前記第２の特定ビット数無視のプログラムベリファイを実施することを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【請求項７】
書き込み電圧が上限値以下か否かを判定するステップと、
前記上限値以下であれば、第１の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、
前記上限値より大であれば、前記第１の特定ビット数より大きな第２の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、
前記第１の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、
前記第２の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、
前記第２の特定ビット数無視のベリファイステータスがフェイルであれば、前記書き込み電圧が最大値より小か否かを判定するステップと、
前記書き込み電圧が前記最大値であれば、ステータスがフェイルとするステップ
とを備え、前記上限値を固定パラメータとし、データ書き込み開始から前記上限値までは前記第１の特定ビット数無視のプログラムベリファイを実施し、前記上限値から前記最大値までは、前記第２の特定ビット数無視のプログラムベリファイを実施することを特徴とする不揮発性半導体記憶装置のデータ書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に係り、特にデータ書き込み時の非選択高電圧によるプログラムディスターブの影響を抑制する不揮発性半導体記憶装置及びそのデータ書き込み方法に関する。
【背景技術】
【０００２】
従来のＮＡＮＤ型フラッシュメモリのデータ書き込み方法では、データ書き込み時にプログラムループを任意のステップ幅で回転させ、全ビットの書き込みが終了した時点で書き込みループを停止する、データ書き込み方法を適用している。任意のステップ幅の値としては、例えば、多値論理の不揮発性半導体記憶装置では０．２Ｖ程度である。
【０００３】
短時間の処理で結果が得られ、かつプログラムベリファイ結果が全部パスしたかどうかだけでなく、フェイル数を高速に検知できる検知回路を備えた半導体記憶装置は、特許文献１に開示されている（特許文献１）。特許文献１に係る半導体記憶装置は、メモリセルが所定のデータ保持状態となったかどうかの検出を行うために、一括処理単位内の各メモリセルの書き込み、消去動作の終了／未終了状態に基づき所定のフェイル電流を流し、一括処理単位内の総電流量をＡ／Ｄコンバータ動作により検出することにより、一括動作で所定の未終了状態数を検出することを特徴としている（特許文献１）。
【０００４】
簡単な構成により、高い精度で、しかも高速な書き込み動作を可能にした多値不揮発性メモリについては、特許文献２に開示されている。特許文献２に係る多値不揮発性メモリにおいては、１つのメモリセルに２ビット以上の記憶情報を格納する多値不揮発性メモリに対し、消去状態のメモリセルに対して書き込みデータに対応し最初の書込動作のときに書き込み単位量を最小単位から順次に増加させるよう設定し、消去状態に隣接して分布する第１しきい値分布以下の所定のしきい値電圧に到達させるに費やした書き込み量から当該メモリセルの書き込み特性を判定して、かかる判定結果に基づいて単位書き込み量を設定することにより、簡単な構成により、高い精度でしかも高速な書き込み動作を実現する（特許文献２）。
【０００５】
従来のＮＡＮＤ型フラッシュメモリのデータ書き込み方法では、書き込みが遅い孤立ビットが存在するページでは、書き込みループは上限(以下、Loop_maxと記す)まで達してしまい、非選択電圧によるプログラムディスターブが多発するという問題がある。又、データ書き込みの遅いメモリセルトランジスタが数ビット存在するページにおいて、すべてのメモリセルトランジスタの書き込みが終わる地点、更にはLoop_max まで書き込みループが回転してしまうため、非選択電圧によるプログラムディスターブが多発するという問題がある。更に、ビット線方向に“０”が“１”に化ける「カラム不良」が存在する不揮発性半導体記憶装置では、全ページにプログラムディスターブ不良が多発してしまうという問題がある。
【０００６】
又、現在のＮＡＮＤ型フラッシュメモリにおいても、書き込み電圧において、上限値を設定し、書き込み電圧をこの上限値に制限することによって、プログラムディスターブの影響を抑えることは可能であるが、書き込み歩留りに影響が出るという問題がある。
【特許文献１】特開２００２−１４０８９９号公報（例えば、図１参照）
【特許文献２】特開２００２−２１６４８６号公報（例えば、図７参照）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、書き込みの遅い孤立ビット不良やカラム不良があった場合においても、データ書き込み時の非選択高電圧によるプログラムディスターブの影響を最低限に抑えることができる、不揮発性半導体記憶装置およびそのデータ書き込み方法を提供する。    
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明の第１の特徴は、（イ）複数のメモリセルが配列されたメモリセルアレイと、（ロ）メモリセルアレイに接続され、データ書き込みとプログラムベリファイを繰り返し行う書き込み動作においてプログラムベリファイ結果を保持するページバッファと、（ハ）ページバッファに接続され、ぺージバッファに保持されたプログラムベリファイ結果に基づいて、フェイルビット数がリファレンスビット数以下であるか否かを判定するビットスキャン回路と、（ニ）ビットスキャン回路に接続され、ビットスキャン回路の判定結果を保持するレジスタと、（ホ）書き込み動作とビットスキャン回路の動作シーケンスを制御し、レジスタの一時格納の結果を受けて、フェイルビット数を残して書き込み動作を停止するシーケンサとを備える不揮発性半導体記憶装置であることを要旨とする。
【０００９】
本発明の第２の特徴は、（イ）複数のメモリセルが配列されたメモリセルアレイと、（ロ）メモリセルアレイに接続され、データ書き込みとプログラムベリファイを繰り返し行う書き込み動作においてプログラムベリファイ結果を保持するページバッファと、（ハ）ページバッファに接続され、ぺージバッファに保持されたプログラムベリファイ結果に基づいて、フェイルビット数がリファレンスビット数以下であるか否かを判定するビットスキャン回路と、（ニ）ビットスキャン回路に接続され、ビットスキャン回路の判定結果を保持するレジスタと、（ホ）ビットスキャン回路の動作シーケンスを制御し、書き込み動作においてリファレンスビット数を第１の特定ビット数から第２の特定ビット数に変更するシーケンサとを備える揮発性半導体記憶装置であることを要旨とする。
【００１０】
本発明の第３の特徴は、(イ)第１の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、（ロ）第１の特定ビット数より大きな第２の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、（ハ）第１の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、（ニ）第２の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、（ホ）第１の特定ビット数無視のベリファイステータスがフェイルであれば、第１の特定ビット数無視のプログラムベリファイを実施するステップと、（へ）第２の特定ビット数無視のベリファイステータスがフェイルであれば、第２の特定ビット数無視のプログラムベリファイを実施するステップとを備える不揮発性半導体記憶装置のデータ書き込み方法であることを要旨とする。
【００１１】
本発明の第４の特徴は、（イ）書き込みループ回数が上限値以下か否かを判定するステップと、（ロ）上限値以下であれば、第１の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、（ハ）上限値より大であれば、第１の特定ビット数より大きな第２の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、（ニ）第１の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、（ホ）第２の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、（へ）第２の特定ビット数無視のベリファイステータスがフェイルであれば、書き込みループ回数が最大値より小であるか否かを判定するステップと、（ト）書き込みループ回数が最大値であれば、ステータスがフェイルとするステップとを備え、（チ）データ書き込み開始から上限値までは第１の特定ビット数無視のプログラムベリファイを実施し、上限値から最大値までは、第２の特定ビット数無視のプログラムベリファイを実施する不揮発性半導体記憶装置のデータ書き込み方法であることを要旨とする。
【００１２】
本発明の第５の特徴は、（イ）書き込み電圧が書き込み開始電圧に任意の電圧を加えた設定値以下か否かを判定するステップと、(ロ)設定値以下であれば、第１の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、（ハ）設定値より大であれば、第１の特定ビット数より大きな第２の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、（ニ）第１の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、（ホ）第２の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、（へ）第２の特定ビット数無視のベリファイステータスがフェイルであれば、書き込み電圧が最大値より小か否かを判定するステップと、（ト）書き込み電圧が最大値であれば、ステータスがフェイルとするステップとを備え、（チ）データ書き込み開始から設定値となるまでは第１の特定ビット数無視のプログラムベリファイを実施し、設定値から最大値までは、第２の特定ビット数無視のプログラムベリファイを実施する不揮発性半導体記憶装置のデータ書き込み方法であることを要旨とする。
【００１３】
本発明の第６の特徴は、（イ）書き込み電圧が上限値以下か否かを判定するステップと、（ロ）上限値以下であれば、第１の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、（ハ）上限値より大であれば、第１の特定ビット数より大きな第２の特定ビット数無視のベリファイステータスがパスか否かを判定するステップと、（ニ）第１の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、（ホ）第２の特定ビット数無視のベリファイステータスがパスであれば、ステータスがパスとするステップと、（へ）第２の特定ビット数無視のベリファイステータスがフェイルであれば、書き込み電圧が最大値より小か否かを判定するステップと、（ト）書き込み電圧が最大値であれば、ステータスがフェイルとするステップとを備え、（チ）上限値を固定パラメータとし、データ書き込み開始から上限値までは第１の特定ビット数無視のプログラムベリファイを実施し、上限値から最大値までは、第２の特定ビット数無視のプログラムベリファイを実施する不揮発性半導体記憶装置のデータ書き込み方法であることを要旨とする。
【発明の効果】
【００１４】
本発明によれば、書き込みの遅い孤立ビット不良やカラム不良があった場合においても、データ書き込み時の非選択高電圧によるプログラムディスターブの影響を最低限に抑えることができる、不揮発性半導体記憶装置およびそのデータ書き込み方法を提供することができる。
【発明を実施するための最良の形態】
【００１５】
次に、図面を参照して、本発明の第１乃至第３の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各回路ブロックの平面寸法の比率等は現実のものとは異なることに留意すべきである。又、図面相互間においても、互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１６】
また、以下に示す第１乃至第３の実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、構成部品の形状、構造、配置等を下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
【００１７】
本発明の実施の形態によれば、多値論理のＮＡＮＤ型フラッシュメモリのデータ書き込み動作時に、ビット無視の機能を組み込むことで、書き込みの遅い孤立ビット不良やカラム不良があった場合においても、書き込みループは停止し、プログラムディスターブの影響を最低限に抑えることができる、不揮発性半導体記憶装置およびそのデータ書き込み方法を提供することができる。又、本発明の実施の形態によれば、データ書き込みの遅いメモリセルトランジスタが数ビット存在するページにおいて、第１の特定ビット数、第２の特定ビット数以下(ＥＣＣ許容ビット数以下)を残して書き込みループが停止するため、プログラムディスターブの影響を最小限に抑える、多値論理の不揮発性半導体記憶装置およびそのデータ書き込み方法を提供することができる。
【００１８】
[第１の実施の形態]
以下の説明において、第１の特定ビット数をＭ１ビット、第２の特定ビット数をＭ２ビットと表現する。Ｍ１＜Ｍ２＜ＥＣＣ許容数が原則である。ビット無視を適用するには、そのフェイルビットを訂正して、正しくデータを出力するＥＣＣが必要である。Ｍ１＜Ｍ２＜ＥＣＣ許容数で表される不等式が成立すると、不良のないメモリとして認識することができる。
【００１９】
Ｍ１，Ｍ２は任意の値である。値が大きいほどプログラムディスターブの影響を抑える点では有効であるが、ＥＣＣが確実に訂正できるフェイル数に収めることが必要である。
【００２０】
本発明の実施の形態においては、書き込み動作の途中にビットスキャンを入れ、フェイル数がある値以下に収まれば、書き込み動作を停止するというシーケンサの動作が重要であり、これらの動作は２値、多値によらず共通に実行可能である。多値論理では、しきい値電圧分布間隔は狭いため、書き込み時のプログラムディスターブの影響を受けやすいが、本発明の実施の形態に係る不揮発性半導体記憶装置およびそのデータ書き込み方法を適用することによって有効に対応することが可能となる。
【００２１】
（全体構成）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成は、図１に示すように、メモリセルアレイ１４と、メモリセルアレイ１４に対してアドレスデータＡ６〜Ａ１８を入力するロウアドレスバッファ４２と、更に、ロウアドレスバッファ４２に接続されるロウアドレスレジスタ４０及びロウアドレスデコーダ３８と、メモリセルアレイ１４からのデータを検出するセンスアンプ１６と、センスアンプ１６に対してアドレスデータＡ０〜Ａ５，Ａ１６を入力するカラムアドレスバッファ３６と、更にカラムアドレスバッファ３６に接続されるカラムアドレスレジスタ３４及びカラムアドレスデコーダ３２と、センスアンプ１６に接続されるデータインプットバッファ２８，３０及びデータアウトプットバッファ４４，４６と、クロックジェネレータ４８と、論理回路ブロック５０とから構成される。論理回路ブロック５０は、図１に示すように、ＯＲゲート５２と、ＮＯＲゲート５４，５６，５８，６０と、ＡＮＤゲート６２，６４から構成される。
【００２２】
図１に示す本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、「ビット無視」の機能を組み込むためには、各ビットの書き込み状況の情報が必要である。この情報は、センスアンプ１６内に格納される。
【００２３】
更に、図１において、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のセンスアンプ１６近傍のブロック構成は、図２に示すように、コア回路１０と、周辺回路１２から構成される。コア回路１０は、メモリセルアレイ１４と、ページバッファ２４，キャッシュメモリ２６からなるセンスアンプ１６と、ページバッファ２４に接続されたビットスキャン回路１８とを備える。ページバッファ２４は、メモリセルアレイ１４に対する書き込みデータ又は読み出しデータを保持し、書き込み動作時にはプログラムベリファイ結果を保持する。周辺回路１２は、シーケンサ２０と、レジスタ２２とを備える。ビットスキャン回路１８は、センスアンプ１６内のページバッファ２４に格納されるデータを受けて、センスアンプ１６の外部で、ビットスキャン動作を実行する。レジスタ２２は、ビットスキャン回路１８に接続されていて、ビットスキャン回路１８におけるビットスキャンの結果を受けて、シーケンサ２０における書き込み動作を終了させる。
【００２４】
従って、本発明の第１の実施の形態に係る不揮発性半導体記憶装置は、図２に示すように、メモリセルアレイ１４と、メモリセルアレイ１４に接続され、データ書き込みとプログラムベリファイを繰り返し行う書き込み動作においてプログラムベリファイ結果を保持するページバッファ２４と、ページバッファ２４に接続され、ぺージバッファ２４に保持されたプログラムベリファイ結果に基づいて、フェイルビット数がリファレンスビット数以下であるか否かを判定するビットスキャン回路１８と、ビットスキャン回路１８に接続され、ビットスキャン回路１８の判定結果を保持するレジスタ２２と、書き込み動作とビットスキャン回路１８の動作シーケンスを制御し、レジスタ２２の一時格納の結果を受けて、フェイルビット数を残して書き込み動作を停止するシーケンサ２０とを備える。或いは又、シーケンサ２０は、ビットスキャン回路１８の動作シーケンスを制御し、書き込み動作においてリファレンスビット数をＭ１ビットからＭ２ビットに変更する動作を行う。又、メモリセルアレイ１４は、３値以上の多値論理データを記憶可能である。
【００２５】
（センスアンプ）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置に適用するセンスアンプの構成は、図３に示すように、メモリセルアレイ６８に対してビット線ＢＬを介して接続されるセンスアンプ回路６６と、センスアンプ回路６６に接続されるクランプ回路７４と、クランプ回路７４とセンスノード７２において接続されるテンポラリデータキャッシュ／ダイナミックデータキャッシュ７０と、更にページバッファ７６及びセカンダリーデータキャッシュ７８とから構成される。テンポラリデータキャッシュ／ダイナミックデータキャッシュ７０は、詳細には、テンポラリデータキャッシュ８０と、ダイナミックデータキャッシュ８２とを備える。ページバッファ７６は、プライマリーデータキャッシュ８４によって構成される。テンポラリデータキャッシュ８０とダイナミックデータキャッシュ８２は、検知・演算時に使用するキャッシュである。
【００２６】
読み出し動作において、メモリセルトランジスタの書き込み状況をセンスノード７２で検知し、その結果を、ページバッファ７６内のフリップフロップ回路構成を有するプライマリーデータキャッシュ８４に格納する。ページバッファ７６は、図２のページバッファ２４に相当する。ビットスキャン回路１８は、このページバッファ７６に格納されたデータに基づいて、設定された許容ビット数以下にフェイルビット（書かれていないビット）数が収まっているかを検知する。この検知結果を受けて、シーケンサ２０内で書き込み動作終了という命令が下される。
【００２７】
（ビットスキャン回路）
本発明の第１の実施の形態に係る不揮発性半導体記憶装置に適用するビットスキャン回路の構成は、図４（ａ）に示すように、１ページ長個のセンスアンプ（ラッチ）８６を複数個並列接続したセンスアンプと、リファレンス定電流パス８８と、インバータ９０と、出力ノード９２とを備える。1ページ長個のセンスアンプ（ラッチ）８６に含まれる各々のセンスアンプは、プログラムベリファイ結果であるパス／フェイルデータを保持する。図４（ａ）では、プログラムベリファイ結果がパスデータのときに“Ｈ”レベルが保持され、プログラムベリファイ結果がフェイルデータのときに“Ｌ”レベルが保持される場合を示している。１ページ長個のセンスアンプ（ラッチ）８６を複数個並列接続したセンスアンプからの電流Ｉsumと、リファレンス定電流パス８８を流れるリファレンス電流Ｉrefとの間の差動電流をインバータ９０の出力ノード９２から検出するという動作を行っている。
【００２８】
図４（ｂ）は、図４（ａ）の回路に流れる動作電流波形を示す。センスアンプ側からＩ／Ｏ０のみのデータ出力をしている。この時、センスアンプからの電流Ｉsumは、Ｉ／Ｏ０が保持するフェイルデータの数に比例している。図４（ａ）では、Ｉ／Ｏ０のフェイルビット数が１ビットである場合を示している。この場合、センスアンプからの電流Ｉsumは１×Ｉとなる。リファレンス定電流パス８８内のＭＯＳトランジスタのゲート端子に供給される信号Ｂ０，Ｂ１は、許容するフェイルビット数（リファレンスフェイル数）に応じてレベルが設定される信号である。リファレンスフェイル数を１ビットと設定する場合は、信号Ｂ０，Ｂ１を（Ｂ０，Ｂ１）＝（１，０）と設定する。この時、リファレンス電流Ｉrefは１．５×Ｉとなり、電流Ｉsumがリファレンス電流Ｉrefよりも小さくなる。これにより、インバータ９０の出力ノード９２は“１”レベルとなり、Ｉ／Ｏ０のフェイルビット数が許容するフェイルビット数（１ビット）以下であることが分かる。
【００２９】
ビットスキャン回路においては、何ビット許容するかにより、リファレンス電流Ｉrefを設定し、Ｉ／Ｏ０〜Ｉ／Ｏ７まで各々検知をしていく必要がある。図４（ａ）の回路構成では定電流パスの数はカラムの数であるため、バイトの数に対しては１対１対応であるが、ビットの数に対しては１／８に縮約された数となっている。従って、フェイルビット数を検出するためには、Ｉ／Ｏ０〜Ｉ／Ｏ７までの分を８回に時分割して検出する必要がある。リファレンス電流Ｉrefの設定を許容フェイル０個、１個と増やしていくとＩ／Ｏ１にもフェイルビットあったことが分かる。このようにして、Ｉ／Ｏ７まで繰り返し、各Ｉ／０の検出動作で検出されてフェイルビット数をレジスタ２２に累積していけば、フェイルビット数を検出することができる。実際にはレジスタ２２に累積されていくフェイルビット数が全体として許容されるフェイル数を超えたところで動作が終了する。    
この動作の使用例としては、多値動作におけるソフトプログラム後のベリファイで１ビット以下のフェイルであることを検出する場合、或いは多値動作における書き込み最終ループ後に１ビット以下のフェイルであることを検出する場合である。
（データ書き込み方法）
以下の説明において、Loopとは、書き込みパルスを段階的に電圧ステップアップして、回転させる動作を示す。ＰＣ（プログラムカウント）とは、Loopが一回転する毎に、Loop回数を積算させて回路に記憶させる際のそのLoop回数を示す。
【００３０】
（検討例）
まず、本発明の実施の形態の基礎として検討した検討例に係る不揮発性半導体記憶装置のデータ書き込み方法は、図５に示すフローチャートのように表される。Ｖpgmを書き込み電圧、ＰＣを書き込みループ回数とする。
【００３１】
（ａ）まず、ステップＳ１において、書き込み電圧Ｖpgm＝スタート電圧Ｖpgm_start、書き込みループ回数ＰＣ＝０に設定する。
【００３２】
（ｂ）次に、ステップＳ２において、ＰＣ＝ＰＣ＋１にプログラムする。
【００３３】
（ｃ）次に、ステップＳ３において、ベリファイステータス＝パスか否かを判定する。
【００３４】
（ｄ）ステップＳ３において、ＹＥＳであれば、ステップＳ５に移行し、ステータス＝パスとなる。
【００３５】
（ｅ）ステップＳ３において、ＮＯであれば、ステップＳ４に移行し、書き込みループ回数ＰＣ＜書き込みループ回数の最大値ＰＣ_maxか否かを判定する。
【００３６】
（ｆ）ステップＳ４において、ＮＯであれば、ステップＳ６に移行し、ステータス＝フェイルとなる。
【００３７】
（ｇ）ステップＳ４において、ＹＥＳであれば、ステップＳ７に移行し、書き込み電圧Ｖpgm＝Ｖpgm＋ステップサイズと設定し、ステップＳ２に戻る。ＮＡＮＤ型フラッシュメモリは、図５に示すように、データ書き込み時にプログラムループを任意のステップ幅でまわし、全ビットの書き込みが終了した時点で書き込みループが停止する、データ書き込み方法を適用している。
【００３８】
任意のステップ幅の値としては、例えば、多値論理の不揮発性半導体記憶装置では０．２Ｖ程度である。本発明の検討例に係る不揮発性半導体記憶装置のデータ書き込み方法において、１ページ＝１ワード線昇圧で書き込み可能な５１２バイトとし、ページ数分布とデータ書き込みループ回数の関係は、図６に示すように表される。
【００３９】
（本発明の実施の形態に係るデータ書き込み方法）
以下の実施の形態は、誤り訂正符号（ＥＣＣ）回路使用を前提とするＮＡＮＤ型フラッシュメモリを対象とする。
【００４０】
データ書き込みスタートからＮ回ループ(以下、Loop_max2と記す)まではＭ１ビット無視でまわし、Ｎ＋１回ループ以降はLoop_maxまでＭ２ビット無視のプログラムベリファイ(書き込みステータスの確認)を毎回実施する(図７参照)。ここで、Ｍ１、Ｍ２は任意の値であり、Ｍ１＜Ｍ２≦ＥＣＣ許容ビット数とする。
【００４１】
図８はプログラム ループ回数−ページ数分布を示しており、Loop_max2は図のように典型的なページが全て収まる境界辺りの値を任意に設定する。なお、Loop_max2の値は各不揮発性半導体記憶装置の書き込みばらつきを考慮してトリミングできるように設計することが望ましい。
【００４２】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置においては、Loop_max2は、変数としての書き込みスタートから固定値としての任意のLoop回数に設定され、不揮発性半導体記憶装置のチップ毎に異なる値となる。ここで、「変数としての書き込みスタート」とは、書き込み開始電圧Ｖpgm_startがウェハ状態における各不揮発性半導体記憶装置のチップごとに異なることを意味する。各チップ毎に最適な書き込み開始電圧Ｖpgm_startを測定し、この測定値をチップ内に予め書き込むことによって、「変数としての書き込みスタート」が実行される。又、「固定値としての任意のループ回数」とは、デバイス設計者、或いは回路設計者が任意に決定する値である。
【００４３】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法は、図７に示すフローチャートのように表される。
【００４４】
（ａ）まず、ステップＳ１において、書き込み電圧Ｖpgm＝スタート電圧Ｖpgm_start、書き込みループ回数ＰＣ＝０に設定する。
【００４５】
（ｂ）次に、ステップＳ２において、ＰＣ＝ＰＣ＋１にプログラムする。
【００４６】
（ｃ）次に、ステップＳ２１において、書き込みループ回数ＰＣ≦書き込みループ回数の上限値ＰＣ_max2であるか否かを判定する。
【００４７】
（ｄ）ステップＳ２１において、ＹＥＳであれば、ステップＳ２２に移行し、Ｍ１ビット無視のベリファイステータス＝パスか否かを判定する。
【００４８】
（ｅ）ステップＳ２１において、ＮＯであれば、ステップＳ２４に移行し、Ｍ２ビット無視のベリファイステータス＝パスか否かを判定する。
【００４９】
（ｆ）ステップＳ２２において、ＹＥＳであれば、ステップＳ５に移行し、ステータス＝パスとなる。
【００５０】
（ｇ）ステップＳ２２において、ＮＯであれば、ステップＳ２３に移行し、書き込み電圧Ｖpgm＝Ｖpgm＋ステップサイズと設定し、ステップＳ２に戻る。
【００５１】
（ｈ）ステップＳ２４において、ＹＥＳであれば、ステップＳ５に移行し、ステータス＝パスとなる。
【００５２】
（ｉ）ステップＳ２４において、ＮＯであれば、ステップＳ４に移行し、書き込みループ回数ＰＣ＜書き込みループ回数の最大値ＰＣ_maxか否かを判定する。
【００５３】
（ｊ）ステップＳ４において、ＹＥＳであれば、ステップＳ２３に戻る。
【００５４】
（ｋ）ステップＳ４において、ＮＯであれば、ステップＳ６に移行し、ステータス＝フェイルとなる。
【００５５】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法において、ページ数とデータ書き込みループ回数の関係は、図８に示すように表される。
【００５６】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法において、フェイルビット数とデータ書き込みループ回数の関係は、図９に示すように表される。
【００５７】
本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法において、フェイルビット数とデータ書き込みループ回数の関係の拡大図は、図１０に示すように表される。
【００５８】
図８のＡに示すようにLoop_max付近まで達してしまうページのセル書き込み特性の例を図８に示す。
【００５９】
図８は横軸データ書き込みループ回数、縦軸はデータが書けていないビット数を表しており、典型的なセルの書き込み速度が早いページと遅いページの分布を代表として示している。図８のように書き込みの遅いメモリセルトランジスタが数ビット存在する場合、検討例に係る書き込み方法ではすべてのセルの書き込みが終わる地点かLoop_max(図９のＡ)まで書き込みループがまわってしまうのに対し、本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法においてはＭ１、Ｍ２ビット以下を残してループ止まるためプログラムディスターブの影響を最小限に抑えることができる。
【００６０】
更に、図１０はLoop_max2、Loop_max付近の拡大図であり、それぞれの分布がＭ１、Ｍ２ビット無視により書き込み停止する地点Ｂ、Ｃ、Ｄを例示した。
【００６１】
以上のように、孤立ビット不良やカラム不良が存在して書き込みループ回数の分布に裾を持つページでは、プログラムディスターブの影響を効果的に抑えることができる。
【００６２】
以下に、パラメータの提案例を示す。
【００６３】
（１）ループ１〜ループ２８           →０ビット無視
（２）ループ２９〜ループ３２(Ｍａｘ)  →１ビット無視
ループ２９回以降に１ビット無視を適用することで、前述のとおり書き込み遅い孤立ビット不良や単カラム不良が存在しても１ビット無視して書き込みループが止まる。
【００６４】
また、書き込みスタートから１ビット無視を適用すると正常な不揮発性半導体記憶装置であっても多くのページで１ビット残して書き込みループが止まってしまうが、これはＥＣＣ救済可能なレベルであるため、プログラムディスターブ不良率高い不揮発性半導体記憶装置についてはＭ１(≧１) ビット無視の適用を検討することもできる。  
本発明の第１の実施の形態に係る不揮発性半導体記憶装置およびそのデータ書き込み方法によれば、多値論理のＮＡＮＤ型フラッシュメモリのデータ書き込み動作時に、ビット無視の機能を組み込むことで、書き込みの遅い孤立ビット不良やカラム不良があった場合においても、書き込みループは停止し、プログラムディスターブの影響を最低限に抑えることができる。
【００６５】
又、本発明の第１の実施の形態に係る不揮発性半導体記憶装置およびそのデータ書き込み方法によれば、データ書き込みの遅いメモリセルトランジスタが数ビット存在するページにおいて、Ｍ１、Ｍ２ビット以下(ＥＣＣ許容ビット数以下)を残して書き込みループが停止するため、プログラムディスターブの影響を最小限に抑えることができる。
【００６６】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法は、図１１に示すフローチャートのように表される。
【００６７】
第１の実施の形態ではデータ書き込みループ回数でビット無視のパラメータを設定するが、第２の実施の形態では書き込み開始電圧(Ｖpgm_startと記す)に対し、Ｖpgmx＝Ｖpgm_start＋ＶX(＜Ｖpgmmax)をパラメータで設定する。ＶXは書き込み電圧のステップサイズを表す。書き込みスタートからＶpgmxまではＭ１ビット無視でまわし、それ以降はＭ２ビット無視のプログラムベリファイを毎回実施する。第１の実施の形態と効果は同じであるが電圧でビット無視のパラメータを設定する。
【００６８】
本発明の第２の実施の形態に係る不揮発性半導体記憶装置においては、Loop_max2は、変数としての書き込み開始電圧Ｖpgm_startに、固定された任意の電圧を加えた設定値Ｖpgmxに設定され、不揮発性半導体記憶装置のチップ毎に異なる値となる。
【００６９】
（ａ）まず、ステップＳ１において、書き込み電圧Ｖpgm＝スタート電圧Ｖpgm_start、書き込みループ回数ＰＣ＝０に設定する。
【００７０】
（ｂ）次に、ステップＳ２において、ＰＣ＝ＰＣ＋１にプログラムする。
【００７１】
（ｃ）次に、ステップＳ２０において、書き込み電圧Ｖpgmが、変数としての書き込み開始電圧Ｖpgm_startに、固定された任意の電圧を加えた設定値Ｖpgmx以下か否かを判定する。ここで、Ｖpgmx＝Ｖpgm_start＋ＶX(＜Ｖpgmmax)である。
【００７２】
（ｄ）ステップＳ２０において、ＹＥＳであれば、ステップＳ２２に移行し、Ｍ１ビット無視のベリファイステータス＝パスか否かを判定する。
【００７３】
（ｅ）ステップＳ２０において、ＮＯであれば、ステップＳ２４に移行し、Ｍ２ビット無視のベリファイステータス＝パスか否かを判定する。
【００７４】
（ｆ）ステップＳ２２において、ＹＥＳであれば、ステップＳ５に移行し、ステータス＝パスとなる。
【００７５】
（ｇ）ステップＳ２２において、ＮＯであれば、ステップＳ２３に移行し、書き込み電圧Ｖpgm＝Ｖpgm＋ステップサイズと設定し、ステップＳ２に戻る。
【００７６】
（ｈ）ステップＳ２４において、ＹＥＳであれば、ステップＳ５に移行し、ステータス＝パスとなる。
【００７７】
（ｉ）ステップＳ２４において、ＮＯであれば、ステップＳ２５に移行し、書き込み電圧Ｖpgm≦書き込み電圧の最大値Ｖpgmmaxか否かを判定する。
【００７８】
（ｊ）ステップＳ２５において、ＹＥＳであれば、ステップＳ２３に戻る。
【００７９】
（ｋ）ステップＳ２５において、ＮＯであれば、ステップＳ６に移行し、ステータス＝フェイルとなる。
【００８０】
以上のように、本発明の第２の実施の形態に係る不揮発性半導体記憶装置およびそのデータ書き込み方法によれば、多値論理のＮＡＮＤ型フラッシュメモリのデータ書き込み動作時に、ビット無視の機能を組み込むことで、書き込みの遅い孤立ビット不良やカラム不良があった場合においても、書き込みループは停止し、プログラムディスターブの影響を最低限に抑えることができる。
【００８１】
又、本発明の第２の実施の形態に係る不揮発性半導体記憶装置およびそのデータ書き込み方法によれば、データ書き込みの遅いメモリセルトランジスタが数ビット存在するページにおいて、Ｍ１、Ｍ２ビット以下(ＥＣＣ許容ビット数以下)を残して書き込みループが停止するため、プログラムディスターブの影響を最小限に抑えることができる。
【００８２】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法は、図１２に示すフローチャートのように表される。
【００８３】
書き込み電圧の上限値Ｖpgmmax2(＜書き込み電圧の最大値Ｖpgmmax)を固定パラメータとして設定し、データ書き込みスタートからＶpgmmax2まではＭ１ビット無視でまわし、それ以降はＭ２ビット無視のプログラムベリファイを毎回実施する。書き込み電圧の上限値Ｖpgmmax2は書き込み開始電圧に関わらず設定されるため、書き込み特性ばらつくと第１の実施の形態、第２の実施の形態に比べ効果は下がる。
【００８４】
本発明の第３の実施の形態に係る不揮発性半導体記憶装置においては、Loop_max2は、全チップに共通に、固定された任意の電圧に設定される。
【００８５】
（ａ）まず、ステップＳ１において、書き込み電圧Ｖpgm＝スタート電圧Ｖpgm_start、書き込みループ回数ＰＣ＝０に設定する。
【００８６】
（ｂ）次に、ステップＳ２において、ＰＣ＝ＰＣ＋１にプログラムする。
【００８７】
（ｃ）次に、ステップＳ２６において、書き込み電圧Ｖpgm≦書き込み電圧の上限値Ｖpgmmax2か否かを判定する。
【００８８】
（ｄ）ステップＳ２６において、ＹＥＳであれば、ステップＳ２２に移行し、Ｍ１ビット無視のベリファイステータス＝パスか否かを判定する。
【００８９】
（ｅ）ステップＳ２６において、ＮＯであれば、ステップＳ２４に移行し、Ｍ２ビット無視のベリファイステータス＝パスか否かを判定する。
【００９０】
（ｆ）ステップＳ２２において、ＹＥＳであれば、ステップＳ５に移行し、ステータス＝パスとなる。
【００９１】
（ｇ）ステップＳ２２において、ＮＯであれば、ステップＳ２３に移行し、書き込み電圧Ｖpgm＝Ｖpgm＋ステップサイズと設定し、ステップＳ２に戻る。
【００９２】
（ｈ）ステップＳ２４において、ＹＥＳであれば、ステップＳ５に移行し、ステータス＝パスとなる。
【００９３】
（ｉ）ステップＳ２４において、ＮＯであれば、ステップＳ２５に移行し、書き込み電圧Ｖpgm≦書き込み電圧の最大値Ｖpgmmaxか否かを判定する。
【００９４】
（ｊ）ステップＳ２５において、ＹＥＳであれば、ステップＳ２３に戻る。
【００９５】
（ｋ）ステップＳ２５において、ＮＯであれば、ステップＳ６に移行し、ステータス＝フェイルとなる。
【００９６】
以上のように、本発明の第３の実施の形態に係る不揮発性半導体記憶装置およびそのデータ書き込み方法によれば、多値論理のＮＡＮＤ型フラッシュメモリのデータ書き込み動作時に、ビット無視の機能を組み込むことで、書き込みの遅い孤立ビット不良やカラム不良があった場合においても、書き込みループは停止し、プログラムディスターブの影響を最低限に抑えることができる。
【００９７】
又、本発明の第３の実施の形態に係る不揮発性半導体記憶装置およびそのデータ書き込み方法によれば、データ書き込みの遅いメモリセルトランジスタが数ビット存在するページにおいて、Ｍ１、Ｍ２ビット以下(ＥＣＣ許容ビット数以下)を残して書き込みループが停止するため、プログラムディスターブの影響を最小限に抑えることができる。
【００９８】
（フェイルビットスキャン）
本発明の検討例に係る不揮発性半導体記憶装置のデータ書き込み方法において、最終ループ後にのみフェイルビットスキャンを実施して１ビット無視を適用し、それ以外の書き込みでは書き込みパルス印加中に一括検知を行う、マルチレベルセル（ＭＬＣ）の例を説明するパルス波形は、図１３に示す通りである。これに対して、本発明の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法において、一括検知の代わりに書き込みパルス印加時にフェイルビットスキャンを行う、マルチレベルセル（ＭＬＣ）の例を説明するパルス波形は、図１４に示す通りである。
【００９９】
（一括検知、フェイルビットスキャン）
―マルチレベルセル（ＭＬＣ）―
マルチレベルセル（ＭＬＣ）においては、最終ループ後にのみフェイルビットスキャンを実施して、１ビット無視を適用している。それ以外の書き込みでは一括検知を行っているが、２値の動作に比べ時間がかかるため、図１３に示すように、書き込みパルス印加中に一括検知している。
【０１００】
本発明の実施の形態に係る不揮発性半導体記憶装置の書き込み方法では、図１４に示すように、一括検知の代わりにフェイルビットスキャンする必要があり、２値と同様に書き込みパルス印加中に行うのが望ましい。 
（その他の実施の形態）
上記のように、本発明は第１乃至第３の実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施の形態及び運用技術が明らかとなろう。
【０１０１】
このように、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【０１０２】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の模式的全体ブロック構成図。
【図２】本発明の第１の実施の形態に係る不揮発性半導体記憶装置の特徴的な構成を説明するブロック構成図。
【図３】本発明の第１の実施の形態に係る不揮発性半導体記憶装置に適用するセンスアンプの構成を説明する模式的構成図。
【図４】本発明の第１の実施の形態に係る不揮発性半導体記憶装置に適用するビットスキャン回路の（ａ）回路構成図と、（ｂ）動作波形を説明する図。
【図５】本発明の検討例に係る不揮発性半導体記憶装置のデータ書き込み方法を説明するフローチャート図。
【図６】本発明の検討例に係る不揮発性半導体記憶装置のデータ書き込み方法において、ページ数とデータ書き込みループ回数の関係を説明する図。
【図７】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法を説明するフローチャート図。
【図８】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法において、ページ数とデータ書き込みループ回数の関係を説明する図。
【図９】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法において、フェイルビット数とデータ書き込みループ回数の関係を説明する図。
【図１０】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法において、フェイルビット数とデータ書き込みループ回数の関係を説明する拡大図。
【図１１】本発明の第２の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法を説明するフローチャート図。
【図１２】本発明の第３の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法を説明するフローチャート図。
【図１３】本発明の検討例に係る不揮発性半導体記憶装置のデータ書き込み方法において、最終ループ後にのみフェイルビットスキャンを実施して１ビット無視を適用し、それ以外の書き込みでは書き込みパルス印加中に一括検知を行う、マルチレベルセル（ＭＬＣ）の例を説明するパルス波形図。
【図１４】本発明の実施の形態に係る不揮発性半導体記憶装置のデータ書き込み方法において、一括検知の代わりに書き込みパルス印加時にフェイルビットスキャンを行う、マルチレベルセル（ＭＬＣ）の例を説明するパルス波形図。
【符号の説明】
【０１０３】
１４…メモリセルアレイ
１６…センスアンプ
１８…ビットスキャン回路
２０…シーケンサ
２２…レジスタ
２４…ページバッファ
２６…キャッシュメモリ
６６…センスアンプ回路
Ｖpgm…書き込み電圧
ＰＣ…データ書き込みループ回数
Loop_max，ＰＣ_max…データ書き込みループ回数の最大値
Loop_max2，ＰＣ_max2…データ書き込みループ回数の上限値
Ｍ１，Ｍ２…ビット数
Ｖpgm_start…書き込み開始電圧
Ｖpgmx…書き込み開始電圧Ｖpgm_startに任意の電圧ＶXを加えた設定値
Ｖpgmmax…書き込み電圧の最大値
Ｖpgmmax2…書き込み電圧の上限値
ＶX…書き込み電圧のステップサイズ
【図１】
2005353242.tif 000003
【図２】
2005353242.tif 000004
【図３】
2005353242.tif 000005
【図４】
2005353242.tif 000006
【図５】
2005353242.tif 000007
【図６】
2005353242.tif 000008
【図７】
2005353242.tif 000009
【図８】
2005353242.tif 000010
【図９】
2005353242.tif 000011
【図１０】
2005353242.tif 000012
【図１１】
2005353242.tif 000013
【図１２】
2005353242.tif 000014
【図１３】
2005353242.tif 000015
【図１４】
2005353242.tif 000016