(57)【要約】【課題】半導体集積回路の自動パターンレイアウト設計時において、配線作業時間を短縮するとともに、プロセス・アンテナ効果によるＭＯＳトランジスタへのダメージ防止を実現する。【解決手段】半導体集積回路は回路ブロック１０、回路ブロックの出力端子Ｐｏｕｔに外部メタル配線１５を介してゲートに接続されたＭＯＳトランジスタＭ３を備えている。内部メタル配線ＩＭ１は、インバータＩＮＶ１の出力端子Ｐｏｕｔと接続する第１の配線１１と、出力端子Ｐｏｕｔと接続する第２の配線１２と、第１の配線１１と第２の配線１２とをビアを介して接続し、第１の配線１１と前記第２の配線１２より上層の配線である第３の配線１３とから構成される。また、２つのビアＶＩＡ６，ＶＩＡ７を介して前記第２の配線１２の端と接地電位間に、ダイオードＤ１を接続する。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力回路と、出力端子と、前記出力回路と前記出力端子とを接続する内部配線とを備える回路ブロックと、前記出力端子と前記回路ブロックの外のＭＯＳトランジスタとを接続する外部配線とを備える半導体集積回路において、
前記内部配線は前記出力回路と接続する第１の配線と、前記出力端子と接続する第２の配線と、前記第１の配線と前記第２の配線とをビアを介して接続し、前記第１の配線と前記第２の配線より上層の配線である第３の配線とから構成され、前記第２の配線と固定電位間にダイオードを接続することを特徴とする半導体集積回路。
【請求項２】
入力回路と、入力端子と、前記入力回路と前記入力端子とを接続する内部配線とを備える回路ブロックと、前記入力端子と前記回路ブロックの外のＭＯＳトランジスタとを接続する外部配線とを備える半導体集積回路において、
前記内部配線は前記入力回路と接続する第１の配線と、前記入力端子と接続する第２の配線と、前記第１の配線と前記第２の配線とをビアを介して接続し、前記第１の配線と前記第２の配線より上層の配線である第３の配線とから構成され、前記第１の配線と固定電位間にダイオードを接続することを特徴とする半導体集積回路。
【請求項３】
前記第２の配線は前記回路ブロックの中で使用される最上層の配線であることを特徴とする請求項１又は請求項２に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特に、プロセス・アンテナ効果によるＭＯＳトランジスタへのダメージを抑止した半導体集積回路に関する。
【背景技術】
【０００２】
従来、半導体集積回路の微細加工を実現するプラズマプロセスにおいて、半導体素子の破壊や信頼性の低下を招くチャージアップ現象が問題となっている。チャージアップ現象の一種として、プロセス・アンテナ効果が知られている。
【０００３】
このプロセス・アンテナ効果は、従来のＡｌ配線プロセスの場合、メタル層上にレジストをパターニングし、このレジストをマスクにメタル層をプラズマエッチングすることでメタル配線の加工を行う際に、メタル層のエッチング面よりチャージされる電荷によりＭＯＳトランジスタのゲート酸化膜がダメージを受け、ＭＯＳトランジスタの破壊や信頼性が劣化するというものである。
【０００４】
また、最近の微細化プロセスで使用されるＣｕ配線のダマシンプロセスの場合、メタル層の上面へのキャップ層である酸化膜を形成するプラズマＣＶＤ時に、その酸化膜が形成されるメタル層上面よりチャージされる電荷によっても、同様にＭＯＳトランジスタのゲート酸化膜がダメージを受ける。
【０００５】
このようなプロセス・アンテナ効果を防止する対策としては、プロセス技術上の対策の他に、パターンレイアウト設計上の対策がある。パターンレイアウト設計上の対策として、図３に示すように、メタル配線５０に接続されている拡散層Ｄ、ＭＯＳトランジスタ５１のゲートＧの面積に応じてメタル配線５０の長さＬを一定値以下に規制するデザインルールを満たすように設計したり、メタル配線５０にダイオード５２を接続してメタル配線上のレジストにチャージされた電荷を半導体基板５３へ逃がすなどの対策がある。
【特許文献１】特開２０００−１５０６０７号公報
【特許文献２】特開２００３−２０９１７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体集積回路プロセスの微細化に伴い、メタル配線形成工程に関して、メタル配線の端にダイオードを接続したり、メタル配線の配線長のデザインルールを１層レベルだけで捕らえていたのでは有効なプロセス・アンテナ効果対策ができないケースが多くなっている。特に、ハードＩＰと呼ばれる回路ブロックとその外部回路とを回路ブロックの入出力端子を介してメタル配線で接続する場合、回路ブロックとその外部回路のメタル配線構造がプロセス・アンテナ効果に対して互いに影響し合い、単純に有効な対策をとることが困難となり、自動パターンレイアウト設計上の配線処理が複雑になり、配線作業時間が非常に長くなるという問題があった。
【課題を解決するための手段】
【０００７】
そこで、本発明の半導体集積回路は、出力回路と、出力端子と、前記出力回路と前記出力端子とを接続する内部配線とを備える回路ブロックと、前記出力端子と前記回路ブロックの外のＭＯＳトランジスタとを接続する外部配線とを備える半導体集積回路において、前記内部配線は前記出力回路と接続する第１の配線と、前記出力端子と接続する第２の配線と、前記第１の配線と前記第２の配線とをビアを介して接続し、前記第１の配線と前記第２の配線より上層の配線である第３の配線とから構成され、前記第２の配線と固定電位間にダイオードを接続することを特徴とするものである。
【０００８】
また、本発明の半導体集積回路は、入力回路と、入力端子と、前記入力回路と前記入力端子とを接続する内部配線とを備える回路ブロックと、前記入力端子と前記回路ブロックの外のＭＯＳトランジスタとを接続する外部配線とを備える半導体集積回路において、前記内部配線は前記入力回路と接続する第１の配線と、前記入力端子と接続する第２の配線と、前記第１の配線と前記第２の配線とをビアを介して接続し、前記第１の配線と前記第２の配線より上層の配線である第３の配線とから構成され、前記第１の配線と固定電位間にダイオードを接続することを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、回路ブロックとその外部のメタル配線構造のそれぞれのプロセス・アンテナ効果に対する影響が分離されるので、半導体集積回路の自動パターンレイアウト設計時において、プロセス・アンテナ効果防止のためのデザインルールの固定が容易にできるようになり、配線作業時間を短縮するとともに、半導体集積回路の製造時においてプロセス・アンテナ効果によるＭＯＳトランジスタへのダメージ防止を実現することが可能になる。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の第１の実施形態に係る半導体集積回路について図１のレイアウト図を参照しながら説明する。この半導体集積回路は回路ＩＰ呼ばれる回路ブロック１０、回路ブロックの出力端子Ｐｏｕｔに外部メタル配線１５を介してゲートに接続されたＭＯＳトランジスタＭ３を備えている。回路ブロック１０は、出力回路であるインバータＩＮＶ１（Ｐチャネル型ＭＯＳトランジスタＭ１、Ｎチャネル型ＭＯＳトランジスタＭ２で構成されている）、インバータＩＮＶ１の出力は内部メタル配線ＩＭ１を介して出力端子Ｐｏｕｔに接続される。
【００１１】
内部メタル配線ＩＭ１は、前記インバータＩＮＶ１の出力端子Ｐｏｕｔと接続する第１の配線１１と、出力端子Ｐｏｕｔと接続する第２の配線１２と、第１の配線１１と第２の配線１２とをビアを介して接続し、第１の配線１１と前記第２の配線１２より上層の配線である第３の配線１３とから構成される。ここで、第１の配線１１の端は、上下方向に配置された３つのビアＶＩＡ１，ＶＩＡ２，ＶＩＡ３を介して第３の配線１３の端に接続される。ビアとは不図示の層間絶縁膜に開口されたビアホールに埋め込まれた接続電極のことである。この実施形態では第３の配線１３は、第４層メタル配線であるが、回路ブロック１０の中で使用される最上層の配線であることが好ましい。
【００１２】
第３の配線１３の他端は２つのビアＶＩＡ４，ＶＩＡ５を介して、２層だけ下げた第２層メタル配線である第２の配線１２の端に接続される。ここで、第３の配線１３の他端は１つのビアＶＩＡ４だけを介して、即ち、１層だけ下げて第２の配線１２に接続してもよい。そして、２つのビアＶＩＡ６，ＶＩＡ７を介して前記第２の配線１２の端と接地電位間に、ダイオードＤ１を接続する。
【００１３】
上記の半導体集積回路のレイアウト構成によれば、回路ブロック１０とその外部のメタル配線構造のそれぞれのプロセス・アンテナ効果に対する影響が分離されるので、プロセス・アンテナ効果の防止対策をとる上で、回路ブロック１０内とその外部とを別々にその防止対策をとることができるようになる。
【００１４】
即ち、半導体集積回路の製造時に、出力端子Ｐｏｕｔに接続された外部メタル配線１５が形成された段階では、その外部メタル配線１５が回路ブロック１０内の第２のメタル配線１２を介してダイオードＤ１が接続されることでプロセス・アンテナ効果の防止対策がとられる。この製造段階では、上層配線は形成されていないので、外部メタル配線１５はインバータＩＮＶ１から分離されている。したがって、外部メタル配線１５は、それに接続されたＭＯＳトランジスタＭ３のゲート面積を考慮したデザインルールに基づきその配線長を決定すればよい。なお、第２の配線１２及び第３の配線１３については、チャージアップによる電荷蓄積を最小にするために最小デザインルールでパターン設計することが好ましい。
【００１５】
次に、本発明の第２の実施形態に係る半導体集積回路について図２のレイアウト図を参照しながら説明する。この半導体集積回路は回路ＩＰ呼ばれる回路ブロック２０、回路ブロックの入力端子Ｐｉｎに外部メタル配線２５を介してゲートに接続されたＭＯＳトランジスタＭ６を備えている。回路ブロック２０は、入力回路であるインバータＩＮＶ２（Ｐチャネル型ＭＯＳトランジスタＭ４、Ｎチャネル型ＭＯＳトランジスタＭ５で構成されている）、インバータＩＮＶ２の出力は内部メタル配線ＩＭを介して出力端子Ｐｏｕｔに接続される。
【００１６】
内部メタル配線ＩＭ２は、前記インバータＩＮＶ２の入力端子Ｐｉｎと接続する第１の配線２１と、入力端子Ｐｉｎと接続する第２の配線２２と、第１の配線２１と第２の配線２２とをビアを介して接続し、第１の配線２１と前記第２の配線２２より上層の配線である第３の配線２３とから構成される。ここで、第１の配線１１の端は、上下方向に配置された３つのビアＶＩＡ１１，ＶＩＡ１２，ＶＩＡ１３を介して第３の配線２３の端に接続される。そして、ビアＶＩＡ１４を介して前記第１の配線２１の端と接地電位間に、ダイオードＤ２を接続する。
【００１７】
この実施形態では第３の配線２３は、第４層メタル配線であるが、回路ブロック２０の中で使用される最上層の配線であることが好ましい。第３の配線２３の他端は２つのビアＶＩＡ１５，ＶＩＡ１６を介して、２層だけ下げた第２層メタル配線である第２の配線２２の端に接続される。ここで、第３の配線２３の他端は１つのビアＶＩＡ１５だけを介して、即ち、１層だけ下げて第２の配線２２に接続してもよい。
【００１８】
上記の半導体集積回路のレイアウト構成によれば、回路ブロック２０とその外部のメタル配線構造のそれぞれのプロセス・アンテナ効果に対する影響が分離されるので、プロセス・アンテナ効果の防止対策をとる上で、回路ブロック２０内とその外部とを別々にその防止対策をとることができるようになる。
【００１９】
即ち、半導体集積回路の製造時に、入力端子Ｐｏｕｔに接続された外部メタル配線２５が形成された段階では、上層配線は形成されていないので、外部メタル配線２５はインバータＩＮＶ２から分離されている。したがって、外部メタル配線２５は、それに接続されたＭＯＳトランジスタＭ５のゲート面積を考慮したデザインルールに基づきその配線長を決定すればよい。一方、回路ブロック２０内のインバータＩＮＶ２の入力端子に接続された第１の配線２１の端にはダイオードＤ２が接続されているので、プロセス・アンテナ効果の防止対策がとられている。なお、第２の配線２２及び第３の配線２３については第１の実施形態と同様に、最小デザインルールでパターン設計することが好ましい。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る半導体集積回路のレイアウト図である。
【図２】本発明の第２の実施形態に係る半導体集積回路のレイアウト図である。
【図３】従来のプロセス・アンテナ効果を防止する対策を説明するための図である。
【符号の説明】
【００２１】
ＩＭ１，ＩＭ２  内部配線          １５，２５  外部配線
ＩＮＶ１，ＩＮＶ２  インバータ    Ｄ１，Ｄ２  ダイオード
【図１】
2005353949.tif 000003
【図２】
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【図３】
2005353949.tif 000005