(57)【要約】【課題】  化学機械研磨を用いた平坦化において、ストッパー膜のパターンをリソグラフィおよびエッチングを用いることなく形成し、ディッシングを防止する。【解決手段】  シリコン基板１の表面に素子分離の溝４を形成し、該溝を埋め込むように第一シリコン酸化膜６を形成する。その上に、ストッパー膜７および第二シリコン酸化膜８を順次形成する。このとき、ストッパー膜７は第一シリコン酸化膜６および第二シリコン酸化膜８よりも化学機械研磨の研磨レートが小さく、且つ、フッ酸水溶液およびドライエッチングによるエッチングレートが第一シリコン酸化膜６と同等な膜とする。  これにより、ストッパー膜７は化学機械研磨において全てのパターンでストッパー膜として機能し、素子分離の幅に関わらずディッシングを防止することができる。さらに、ストッパー膜７が除去される際にシリコン基板１上の表面の平坦性を保つことができる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
基板の表面に素子分離の溝を形成する工程と、
前記溝を埋め込むように前記基板上の全面に第一シリコン酸化膜を形成し、前記第一シリコン酸化膜の上にストッパー膜および第二シリコン酸化膜を順次形成する工程と、
前記第二シリコン酸化膜を形成した後の前記基板上の表面を化学機械研磨により平坦化するとともに前記第二シリコン酸化膜を全面除去する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
基板上に複数のダミーパターンを形成するとともに隣接するダミーパターンの間に凹部を形成する工程と、
前記隣接するダミーパターンの間の前記凹部を埋め込むように前記基板上に全面に第一シリコン酸化膜を形成し、前記第一シリコン酸化膜の上にストッパー膜および第二シリコン酸化膜を順次形成する工程と、
前記第二シリコン酸化膜を化学機械研磨により研磨して全面除去し前記基板上の表面を平坦化する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記ストッパー膜としてシリコン窒化膜、シリコン膜、金属膜、金属シリサイド膜、金属窒化膜、のいずれかの膜を用いることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に化学機械研磨を用いて平坦化を行う半導体装置の製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの高集積化に伴い、素子分離技術として浅溝分離（Shallow Trench Isolation；ＳＴＩ）が実用化されている。以下、従来のＳＴＩの製造方法について説明する。
【０００３】
図１３は、ＳＴＩを形成するための溝４にシリコン酸化膜６を埋め込んだ後の半導体装置の断面図である。半導体基板１の主面上にシリコン酸化膜２ａおよびシリコン窒化膜３ａが積層して形成され、溝４の内面にはシリコン酸化膜５が形成されている。
次に、図１４に示すように、シリコン窒化膜３ａ上に形成されたシリコン酸化膜６（図１３参照）を化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ）により研磨してシリコン窒化膜３ａの表面を露出させる。
【０００４】
しかし、素子分離の幅が大きい箇所においては、酸化膜６ａが過剰に研磨されて膜厚が薄くなってしまう現象（ディッシング）が発生する。この現象は、ＣＭＰの処理マージンを狭くして、素子分離特性の劣化を引き起こしてしまう。
これを防止するため、図１５に示すようにＣＭＰによりシリコン酸化膜６を研磨する前に、リソグラフィおよびエッチングを用いて素子分離の幅が大きい箇所にストッパー膜２１のパターンを形成する対策がなされていた（例えば、特許文献１参照）。
【０００５】
【特許文献１】特開平１１−１２１６０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記第二ストッパー膜２１のパターン形成は、リソグラフィの合わせずれの影響を受けるという課題があった。また、様々な幅の素子分離が過剰研磨されないように第二ストッパー膜２１の膜厚を最適化することは困難であった。さらに、上記リソグラフィを行うためのフォトマスクを作製するため、手間とコストがかかるという課題もあった。
【０００７】
本発明は上記課題を解決するためになされたもので、ＣＭＰ（化学機械研磨）を用いて平坦化を行う半導体装置の製造方法において、ストッパー膜のパターンをリソグラフィおよびエッチングを用いることなく形成し、素子分離の幅に関わらずディッシングを防止して平坦化を行う半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置の製造方法は、基板の表面に素子分離の溝を形成する工程と、前記溝を埋め込むように前記基板上の全面に第一シリコン酸化膜を形成し、前記第一シリコン酸化膜の上にストッパー膜および第二シリコン酸化膜を順次形成する工程と、前記第二シリコン酸化膜を形成した後の前記基板上の表面を化学機械研磨により平坦化するとともに前記第二シリコン酸化膜を全面除去する工程とを含むことを特徴とする。
【０００９】
また、本発明に係る別の半導体装置の製造方法は、基板上に複数のダミーパターンを形成するとともに隣接するダミーパターンの間に凹部を形成する工程と、前記隣接するダミーパターンの間の前記凹部を埋め込むように前記基板上に全面に第一シリコン酸化膜を形成し、前記第一シリコン酸化膜の上にストッパー膜および第二シリコン酸化膜を順次形成する工程と、前記第二シリコン酸化膜を化学機械研磨により研磨して全面除去し前記基板上の表面を平坦化する工程とを含むことを特徴とする。
本発明のその他の特徴については、以下において詳細に説明する。
【発明の効果】
【００１０】
本発明によれば、ＣＭＰ（化学機械研磨）を用いて平坦化を行う半導体装置の製造方法において、ストッパー膜のパターンをリソグラフィおよびエッチングを用いることなく形成し、素子分離の幅に関わらずディッシングを防止することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
図１〜図８は、本発明の実施の形態１による半導体装置の製造方法を説明するための断面図である。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００１２】
まず、図１に示すように、シリコン基板１の主面上にシリコン酸化膜２を１５ｎｍ程度の膜厚で形成する。そしてシリコン酸化膜２の上に、シリコン窒化膜３をＬＰＣＶＤにより１５０ｎｍ程度の膜厚で形成する。
【００１３】
次に、図２に示すように、リソグラフィおよびエッチングにより、シリコン窒化膜３およびシリコン酸化膜２（図１参照）をパターニングして、シリコン窒化膜３ａおよびシリコン酸化膜２ａを形成する。このとき、最終的に素子分離が形成される領域のシリコン基板１の表面が露出している。
またこのとき、領域Ａは最終的に形成される素子分離の幅が相対的に小さく（０．１〜０．５μｍ程度）、領域Ｂは最終的に形成される素子分離の幅が相対的に大きい（５μｍ程度以上）領域である。
【００１４】
次に、図３に示すように、シリコン窒化膜３ａおよびシリコン酸化膜２ａをマスクとしてシリコン基板１をエッチングし、シリコン基板１の表面に素子分離の溝４を３００ｎｍ程度の深さで形成する（溝４の深さは、シリコン基板１表面からの深さと定義する）。
次に、図４に示すように、溝４の内面にシリコン酸化膜５を２０ｎｍ程度の膜厚で形成する。
【００１５】
次に、図５に示すように、溝４を埋め込むようにシリコン基板１上の全面に第一シリコン酸化膜６を５００ｎｍ程度形成し、第一シリコン酸化膜６の上にストッパー膜７を２０ｎｍ程度、第二シリコン酸化膜８を２００ｎｍ程度の膜厚で順次形成する。
【００１６】
前述の第一シリコン酸化膜６は、溝４の幅が小さくても良好に埋め込むことができる膜とする。例えば、高密度プラズマ（High Density Plasma；ＨＤＰ）ＣＶＤを用いたシリコン酸化膜とする。このとき、溝４の深さ（約３００ｎｍ）と、シリコン酸化膜２ａ（約１５ｎｍ）の膜厚と、シリコン窒化膜３ａ（約１５０ｎｍ）の膜厚との合計である約４６５ｎｍよりも、第一シリコン酸化膜６の膜厚をやや厚く形成するようにした。
【００１７】
また、前述のストッパー膜７は、後に行う化学機械研磨（Chemical Mechanical Polishing；以下、「ＣＭＰ」という）においてストッパー膜となるようにする。すなわちＣＭＰの研磨レートが、第一シリコン酸化膜６および第二シリコン酸化膜８よりも小さい膜とする。さらにストッパー膜７はＣＭＰ後に除去する際に、ＣＭＰにより得られる平坦性を損なわない膜とする。すなわちフッ酸水溶液およびドライエッチングによるエッチングレートが、シリコン酸化膜６と同等となるようにする。
例えば成膜温度を４００℃に低温化したＬＰＣＶＤや、プラズマＣＶＤを用いることにより緻密度を低下させたシリコン窒化膜を形成する。
【００１８】
また、前述の第二シリコン酸化膜８は、後に行うＣＭＰの研磨レートがストッパー膜７よりも相対的に大きい膜とする。例えば、プラズマＣＶＤを用いたシリコン酸化膜とする。
【００１９】
次に、図６に示すように、第二シリコン酸化膜８（図５参照）を形成した後のシリコン基板１上の表面をＣＭＰにより平坦化するとともに、第二シリコン酸化膜８を全面除去する。このときストッパー膜７ａの研磨レートは、第一シリコン酸化膜６および第二シリコン酸化膜８の研磨レートよりも小さいので、領域Ａおよび領域Ｂの平坦部において、ストッパー膜７ａはほとんど研磨されない。
これによりディッシング防止のストッパー膜７ａのパターンをリソグラフィおよびエッチングを用いることなく形成でき、素子分離の幅に関わらず、第一シリコン酸化膜６ａとストッパー膜７ａとにより平坦な表面形状が得られる。
【００２０】
次に、図７に示すように、シリコン基板１の表面に露出したストッパー膜７ａ（図６参照）を５％程度に希釈したフッ酸水溶液により全面除去する。
前述のようにストッパー膜７ａとして、フッ酸水溶液およびドライエッチングによるエッチングレートが第一シリコン酸化膜６ａとほぼ同等である膜を用いるようにした。これにより、第一シリコン酸化膜６ａとストッパー膜７ａは略同一の膜厚がエッチングされるので、ストッパー膜７ａを全面除去した後においてもシリコン基板１上の表面は平坦性が保たれている。
なお、ストッパー膜７ａおよび第一シリコン酸化膜６ａのドライエッチングによるエッチングレートがほぼ同等となるようにしたので、ストッパー膜７ａをドライエッチングにより除去するようにしても、シリコン基板１上の表面の平坦性は保たれる。
【００２１】
次に、図８に示すように、熱リン酸によりシリコン窒化膜３ａ（図７参照）を全面除去する。これにより領域Ａおよび領域Ｂにおいて、溝４に素子分離６ａが形成される。
【００２２】
以上説明したように、本実施の形態に係る半導体装置の製造方法では、シリコン基板１の表面に素子分離の溝４を形成して、溝４を埋め込むようにシリコン基板１上の全面に第一シリコン酸化膜６を形成し、第一シリコン酸化膜６の上にストッパー膜７および第二シリコン酸化膜８を順次形成するようにした。
そして、第二シリコン酸化膜８を形成した後のシリコン基板１上の表面をＣＭＰにより平坦化するとともに第二シリコン酸化膜８を全面除去するようにした。
このように形成することにより、ＣＭＰを用いて平坦化を行う半導体装置の製造方法において、ストッパー膜７ａのパターンをリソグラフィおよびエッチングを用いることなく形成し、素子分離の幅に関わらずディッシングを防止して平坦化を行うことができる。
【００２３】
次に、本実施の形態の変形例について説明する。
上述のストッパー膜７は、ＣＭＰの研磨レートが第一シリコン酸化膜６および第二シリコン酸化膜８よりも小さく、かつ、ＣＭＰ後に除去する際のエッチングレートが同等な膜であれば良い。従って、ストッパー膜７としてシリコン窒化膜以外の膜、例えばシリコン膜、金属膜、金属シリサイド膜、金属窒化膜のいずれかの膜を用いても良い。
【００２４】
また、第二シリコン酸化膜８に置き換えて、ＣＭＰの研磨レートがストッパー膜７よりも大きい膜を用いても良い。
【００２５】
実施の形態２．
実施の形態１においては、素子分離の溝を埋め込み、基板上の表面をＣＭＰにより平坦化する例を示した。本実施の形態においては、基板上で隣接するダミーパターンにより形成された凹部を埋め込み、基板上の表面をＣＭＰにより平坦化する例を示す。
図９〜図１２は、本発明の実施の形態２による半導体装置の製造方法を説明するための断面図である。なお、各図において同一または相当する部分には同一符号を付して、その説明を簡略化ないし省略する。
【００２６】
図９は、金属-絶縁体-半導体（Metal Insulator Semiconductor；以下、「ＭＩＳ」という）型トランジスタのゲート電極を形成するためのダミーゲート電極１１ｃ、１１ｄをそれぞれシリコン基板１上の領域Ｃ、領域Ｄ上に形成した後の半導体装置の断面図である。
領域Ｃおよび領域Ｄは、ゲート長０．２μｍ程度のＭＩＳ型トランジスタが最終的に形成される領域である。領域Ｅは、領域Ｃおよび領域Ｄに挟まれた１０μｍ程度の幅の領域であって、トランジスタなどの素子が形成されない領域である。
【００２７】
領域Ｃおよび領域Ｄのシリコン基板１の主面に素子分離のシリコン酸化膜６ｂ、ウェル９が形成されている。そして、ダミーゲート電極１１ｃ、１１ｄの下にそれぞれダミーゲート酸化膜１０が形成されている。
また両領域のウェル９の中に、低濃度拡散層領域１２、ポケットイオン注入領域１３が形成されている。さらに両領域のダミーゲート電極１１ｃ、１１ｄの側面にサイドウォール１４が形成され、これらをマスクとして高濃度拡散層領域１５が形成されている。そしてシリコン基板１の上に、全面にコンタクトエッチングのためのストッパー膜１６が形成されている。
以下、本実施の形態において領域Ｃのダミーゲート酸化膜１０、ダミーゲート電極１１ｃ、サイドウォール１４を全体として「ダミーパターンＦ」という。同様に、領域Ｄのダミーゲート酸化膜１０、ダミーゲート電極１１ｄ、サイドウォール１４を全体として「ダミーパターンＧ」という。
【００２８】
領域Ｃ、領域Ｄのシリコン基板１上に複数のダミーパターンが形成され、各領域において幅が０．３μｍ程度で高さが２００ｎｍ（０．２μｍ）のダミーパターンＦおよびダミーパターンＧが互いに隣接して形成されている。そして、隣接するダミーパターンＦとダミーパターンＧとの間には、深さが２００ｎｍ（０．２μｍ）程度で幅が１０μｍ程度の凹部が形成されている。
【００２９】
次に、図１０に示すように、前述の凹部を埋め込むようにシリコン基板１上に全面に第一シリコン酸化膜１７を２００ｎｍ程度形成し、第一シリコン酸化膜１７の上にストッパー膜１８を２０ｎｍ程度、第二シリコン酸化膜１９を１００ｎｍ程度の膜厚で順次形成する。
【００３０】
このとき、第一シリコン酸化膜１７、ストッパー膜１８、および第二シリコン酸化膜１９の膜厚以外の形成条件については、実施の形態１と同様とする。
【００３１】
次に、図１１に示すように、第二シリコン酸化膜１９をＣＭＰにより研磨して全面除去し、シリコン基板１上の表面を平坦化する。
このときストッパー膜１８ａのＣＭＰの研磨レートは、第一シリコン酸化膜１７および第二シリコン酸化膜１９の研磨レートよりも小さいので、領域Ｃ、Ｄ、Ｅの平坦部において、ストッパー膜１８ａは殆んど研磨されない。従って、第一シリコン酸化膜１７とストッパー膜１８ａとにより平坦な表面形状が得られる。
これによりディッシング防止のストッパー膜１８ａのパターンをリソグラフィおよびエッチングを用いることなく形成でき、トランジスタなどの素子が形成されない幅の大きい領域Ｅにおいても、第一シリコン酸化膜１７とストッパー膜１８ａとにより平坦な表面形状が得られる。
【００３２】
次に、図１２に示すように、シリコン基板１上の表面に露出したストッパー膜１８ａ（図１１参照）を５％程度に希釈したフッ酸水溶液により全面除去して、第一シリコン酸化膜１７ａを露出させる。このとき、実施の形態１と同様の理由により、シリコン基板１上の表面は平坦性が保たれている。
【００３３】
以上説明したように、本実施の形態に係る半導体装置の製造方法では、シリコン基板１上に複数のダミーパターン（ダミーパターンＦおよびダミーパターンＧ）を形成するとともに隣接するダミーパターンＦとダミーパターンＧの間に凹部を形成し、その凹部を埋め込むようにシリコン基板１上に全面に第一シリコン酸化膜１７を形成し、第一シリコン酸化膜１７の上にストッパー膜１８および第二シリコン酸化膜１９を順次形成するようにした。
そして、第二シリコン酸化膜１９をＣＭＰにより研磨して全面除去し、シリコン基板１上の表面を平坦化するようにした。
このように形成することにより、実施の形態１と同様に、ＣＭＰを用いて平坦化を行う半導体装置の製造方法において、ストッパー膜１８ａのパターンをリソグラフィおよびエッチングを用いることなく形成し、素子分離の幅に関わらずディッシングを防止して平坦化を行うことができる。
【００３４】
また、本実施の形態においても実施の形態１で述べた変形例の適用が可能である。すなわち、上述のストッパー膜１８としてシリコン窒化膜以外の膜、例えばシリコン膜、金属膜、金属シリサイド膜、金属窒化膜のいずれかの膜を用いても良い。
同様に、第二シリコン酸化膜１９に置き換えて、ＣＭＰの研磨レートがストッパー膜１８よりも大きい膜を用いても良い。
【００３５】
また、実施の形態１では第一シリコン酸化膜、ストッパー膜、および第二シリコン酸化膜により素子分離の溝を埋め込み、シリコン基板上の表面を平坦化する例を示した。実施の形態２では上記と同様の構成の膜により、互いに隣接するダミーパターンの互いに対向する側面とシリコン基板の表面とにより形成される溝の上の表面を平坦化する例を示した。
本発明は上記の例以外でも、基板上に形成される段差であれば適用することが可能である。例えばゲート電極や容量電極などにより形成される凹部を第一シリコン酸化膜、ストッパー膜、および第二シリコン酸化膜により埋め込み、ＣＭＰを行うことによりディッシングを防止して基板上の表面を平坦化することができる。
【図面の簡単な説明】
【００３６】
【図１】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図２】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図４】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図５】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図６】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図７】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図８】本発明の実施の形態１による半導体装置の製造方法を示す断面図。
【図９】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１０】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１１】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１２】本発明の実施の形態２による半導体装置の製造方法を示す断面図。
【図１３】従来の半導体装置の製造方法を示す断面図。
【図１４】従来の半導体装置の製造方法を示す断面図。
【図１５】従来の半導体装置の製造方法を示す断面図。
【符号の説明】
【００３７】
１  シリコン基板、４  （素子分離の）溝、６  第一シリコン酸化膜、７  ストッパー膜、８  第二シリコン酸化膜、１１ｃ、１１ｄ  ダミーゲート電極、１６  コンタクトエッチングのストッパー膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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