(57)【要約】【課題】窒化膜上の配線同士、または窒化膜上の配線と不純物領域（動作領域、抵抗、周辺不純物領域）、配線とゲート金属層が近接する領域では、配線を伝搬する高周波信号が、容量成分となる窒化膜を通過し、半絶縁基板における空乏層の変化として相手側に漏れる問題があった。【解決手段】窒化膜上の配線同士、または窒化膜上の配線と不純物領域（動作領域、抵抗、周辺不純物領域）または配線とゲート金属層が隣り合う隙間の領域の基板に、島状に浮遊不純物領域を設ける。浮遊不純物領域はフローティング電位であり、窒化膜上の配線から基板に延びる空乏層を遮断する。従って、窒化膜上の配線同士、または窒化膜上の配線と不純物領域（動作領域、抵抗、周辺不純物領域）または窒化膜上の配線とゲート金属層が隣り合う領域で窒化膜上の配線から基板に延びる空乏層を介して高周波信号が相手側に漏れるのを防止できる。【選択図】    図３
2005353991.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板上に設けられ、不純物領域よりなる動作領域と、
前記基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられ、前記動作領域に接続する金属層と、
前記基板上に設けられ、前記動作領域と直流的に接続する他の金属層および／または他の不純物領域を具備し、
前記絶縁膜上の金属層と隣り合う前記他の金属層間、および／または前記絶縁膜上の金属層と隣り合う前記いずれかの不純物領域間の前記基板表面に少なくとも一部が配置されるフローティング電位の不純物領域を設けることを特徴とする半導体装置。
【請求項２】
前記いずれかの金属層は、前記動作領域に接続する配線であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜上の金属層は、配線またはパッドであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記他の金属層は前記絶縁膜上に設けられることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記他の金属層は、前記基板とショットキー接合を形成する金属層であることを特徴とする請求項１に記載の半導体装置。
【請求項６】
化合物半導体基板上に設けられ、不純物領域よりなる動作領域と、該動作領域表面に接続するソース電極、ゲート電極およびドレイン電極を有する複数のＦＥＴと、
少なくとも２つの前記ＦＥＴのソース電極あるいはドレイン電極に共通で接続する共通入力端子パッドと、
少なくとも２つの前記ＦＥＴのドレイン電極あるいはソース電極にそれぞれ接続する第１および第２出力端子パッドと、
前記ＦＥＴのゲート電極に接続手段を介して接続する第１および第２制御端子パッドと、
前記基板上の所定の領域に設けられた絶縁膜と、
前記絶縁膜上に設けられ前記動作領域に接続する金属層と、
前記基板上に設けられ、前記動作領域と直流的に接続する他の金属層および／または他の不純物領域を具備し、
前記絶縁膜上の金属層と隣り合う前記他の金属層間、および／または前記絶縁膜上の金属層と隣り合う前記いずれかの不純物領域間の前記基板表面に少なくとも一部が配置されるフローティング電位の不純物領域を設けることを特徴とする半導体装置。
【請求項７】
前記いずれかの金属層は、前記動作領域に接続する配線であることを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記絶縁膜上の金属層は、配線または前記いずれかのパッドであることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記他の金属層は、前記絶縁膜上に設けられることを特徴とする請求項６に記載の半導体装置。
【請求項１０】
前記他の金属層は前記ゲート電極または該ゲート電極に接続する配線であることを特徴とする請求項６に記載の半導体装置。
【請求項１１】
前記ＦＥＴは、ＨＥＭＴであることを特徴とする請求項６に記載の半導体装置。
【請求項１２】
前記他の不純物領域は前記パッドまたは該パッドに接続する配線周辺に設けられた不純物領域、または前記接続手段の一部であることを特徴とする請求項６に記載の半導体装置。
【請求項１３】
前記フローティング電位の不純物領域の周囲は、半絶縁基板の一部または絶縁化領域であることを特徴とする請求項１または請求項６に記載の半導体装置。
【請求項１４】
前記フローティング電位の不純物領域により前記絶縁膜上の金属層から前記基板に延びる空乏層の広がりを抑制することを特徴とする請求項１または請求項６に記載の半導体装置。
【請求項１５】
前記絶縁膜上の金属層を、高周波アナログ信号が伝搬することを特徴とする請求項１または請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特にインサーションロスを低減した半導体装置に関する。
【背景技術】
【０００２】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図１６は、多段接続の化合物半導体スイッチ回路装置の一例を示す図である。この回路は、ＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置であり、ＦＥＴを複数段に直列接続してハイパワーを実現するものである。
【０００４】
ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群Ｆ１、ＦＥＴ群Ｆ２を配置する。ＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥＴ１−２を直列に接続したものである。ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２を直列に接続したものである。各ＦＥＴ群を構成する４つのゲート電極にはそれぞれ、不純物領域からなる抵抗Ｒ１−１、Ｒ１−２、Ｒ２−１、Ｒ２−２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺に設けられている。なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２２０であり、実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）２２５である。第１層目の金属層は基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図１６では、パッド金属層と重なるために図示されていない。
【０００５】
ＦＥＴ群Ｆ１およびＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下ＦＥＴ群Ｆ１について説明する。ＦＥＴ１−１は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層２２５が共通入力端子パッドＩに接続されるソース電極２１５（あるいはドレイン電極２１６）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本の第３層目金属層のパッド金属層２２５がＦＥＴ１−１のドレイン電極２１６（あるいはソース電極２１５）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２２０で形成されるゲート電極２１７が１６本の櫛歯形状に配置されている。
【０００６】
ＦＥＴ１−２は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層２２５がソース電極２１５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本の第３層目金属層のパッド金属層２２５が、出力端子パッドＯ１に接続するドレイン電極２１６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２２０で形成されるゲート電極２１７が１６本の櫛歯形状に配置されている。
【０００７】
動作領域２１２は、一点鎖線の領域に設けられた不純物領域であり、高濃度の不純物領域からなるソース領域およびドレイン領域を含む。ソース領域、ドレイン領域はそれぞれソース電極２１５、ドレイン電極２１６と接続し、ゲート電極２１７は動作領域２１２の一部とショットキー接続している（例えば特願２００３−０４２４１９号明細書  図１１参照）。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
図１７に、図１６のｈ−ｈ線（ｉ−ｉ線も同様）の断面図を示す。これらの領域では、図の如く窒化膜２６０上に、パッド金属層２２５による配線３３０が配置されている。つまり、一般的には高周波信号が伝搬する配線３３０と半絶縁基板２１０は、窒化膜２６０で絶縁されていると考えられる。
【０００９】
しかし、実際にはこのようなパターンにおいて高周波信号の漏れが生じ、スイッチ回路装置のインサーションロス（挿入損失）の増加や、アイソレーションが悪化することが判った。
【００１０】
これは、金属層（配線）３３０に高周波信号が伝搬する場合、窒化膜２６０が容量成分となり、高周波信号が窒化膜２６０を通過してしまうためである。つまり高周波信号が半絶縁基板２１０に達すると、それに応じた空乏層が基板２１０内に生じ、隣接する配線や素子（ＦＥＴの動作領域）に高周波信号が漏れ、アイソレーションの悪化やインサーションロスの増加を引き起こしてしまう。
【課題を解決するための手段】
【００１１】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、化合物半導体基板上に設けられ、不純物領域よりなる動作領域と、前記基板上に設けられた絶縁膜と、前記絶縁膜上に設けられ、前記動作領域に接続する金属層と、前記基板上に設けられ、前記動作領域と直流的に接続する他の金属層および／または他の不純物領域を具備し、前記絶縁膜上の金属層と隣り合う前記他の金属層間、および／または前記絶縁膜上の金属層と隣り合う前記いずれかの不純物領域間の前記基板表面に少なくとも一部が配置されるフローティング電位の不純物領域を設けることにより解決するものである。
【００１２】
また、前記いずれかの金属層は、前記動作領域に接続する配線であることを特徴とするものである。
【００１３】
また、前記絶縁膜上の金属層は、配線またはパッドであることを特徴とするものである。
【００１４】
また、前記他の金属層は前記絶縁膜上に設けられることを特徴とするものである。
【００１５】
また、前記他の金属層は、前記基板とショットキー接合を形成する金属層であることを特徴とするものである。
【００１６】
第２に、化合物半導体基板上に設けられ、不純物領域よりなる動作領域と、該動作領域表面に接続するソース電極、ゲート電極およびドレイン電極を有する複数のＦＥＴと、少なくとも２つの前記ＦＥＴのソース電極あるいはドレイン電極に共通で接続する共通入力端子パッドと、少なくとも２つの前記ＦＥＴのドレイン電極あるいはソース電極にそれぞれ接続する第１および第２出力端子パッドと、前記ＦＥＴのゲート電極に接続手段を介して接続する第１および第２制御端子パッドと、前記基板上の所定の領域に設けられた絶縁膜と、前記絶縁膜上に設けられ前記動作領域に接続する金属層と、前記基板上に設けられ、前記動作領域と直流的に接続する他の金属層および／または他の不純物領域を具備し、前記絶縁膜上の金属層と隣り合う前記他の金属層間、および／または前記絶縁膜上の金属層と隣り合う前記いずれかの不純物領域間の前記基板表面に少なくとも一部が配置されるフローティング電位の不純物領域を設けることにより解決するものである。
【００１７】
また、前記いずれかの金属層は、前記動作領域に接続する配線であることを特徴とするものである。
【００１８】
また、前記絶縁膜上の金属層は、配線または前記いずれかのパッドであることを特徴とするものである。
【００１９】
また、前記他の金属層は、前記絶縁膜上に設けられることを特徴とするものである。
【００２０】
また、前記他の金属層は前記ゲート電極または該ゲート電極に接続する配線であることを特徴とするものである。
【００２１】
また、前記ＦＥＴは、ＨＥＭＴであることを特徴とするものである。
【００２２】
また、前記他の不純物領域は前記パッドまたは該パッドに接続する配線周辺に設けられた不純物領域、または前記接続手段の一部であることを特徴とするものである。
【００２３】
また、前記フローティング電位の不純物領域の周囲は、半絶縁基板の一部または絶縁化領域であることを特徴とするものである。
【００２４】
また、前記フローティング電位の不純物領域により前記絶縁膜上の金属層から前記基板に延びる空乏層の広がりを抑制することを特徴とするものである。
【００２５】
また、前記絶縁膜上の金属層を、高周波アナログ信号が伝搬することを特徴とするものである。
【発明の効果】
【００２６】
本発明に依れば以下の数々の効果が得られる。
【００２７】
第１に、共に動作領域に接続し、絶縁膜上で金属層と他の金属層が隣り合う領域および／または絶縁膜上の金属層と動作領域に接続する不純物領域または他の金属層が隣り合う領域において、両者の間の基板表面に高濃度のフローティング電位の不純物領域を設けることにより、基板中の空乏層の延びを抑制し、高周波信号の漏れを防止することができる。
【００２８】
第２に、絶縁膜上の金属層は、配線またはパッドであり、これらと他の金属層、および／または不純物領域の間に島状のフローティング電位の不純物領域を配置するので、絶縁膜を介して基板上に配置された配線またはパッドと、半導体装置を構成する金属層、不純物領域とが隣接する領域において高周波信号の漏れを防止できる。
【００２９】
第３に、絶縁膜上に設けられた金属層間にフローティング電位の不純物領域を配置することで、絶縁膜上で金属層同士が近接する領域において高周波信号の漏れを防止することができる。
【００３０】
第４に、ショットキー金属層と、絶縁膜上に設けられた金属層との間にフローティング電位の不純物を設けることにより、両者の間での高周波信号の漏れを防止することができる。
【００３１】
第５に、絶縁膜を介して設けられスイッチ回路の動作領域に接続する配線またはパッドと、スイッチ回路を構成する金属層および／または不純物領域間にフローティング電位の不純物領域を設けることにより、配線またはパッドを伝搬する高周波信号により基板に広がる空乏層を遮断でき、配線又はパッドから隣り合う金属層および／または不純物領域に漏れる高周波信号を抑制できる。特にチップの小型化に伴い各構成要素が近接して配置されるスイッチ回路装置において、配線またはパッドと各構成要素間の高周波信号の漏れを防止できるので、アイソレーション向上が図れ、インサーションロスの増加を防止することができる。
【００３２】
第６に、絶縁膜上に設けられた配線又はパッドと、動作領域に接続する他の金属層間にフローティング電位の不純物領域を設けることにより、近接する金属層間での高周波信号の漏れを抑制できる。
【００３３】
第７に、基板とショットキー接合を形成するゲート電極またはゲート配線と、窒化膜上の配線またはパッド間にフローティング電位の不純物領域を設けることにより、配線またはパッドとゲート配線（またはゲート電極）が近接する領域において高周波信号の漏れを抑制できる。
【００３４】
第８に、スイッチ回路がＨＥＭＴで構成される場合は、基本デバイスのインサーションロスが小さく、基本デバイス以外の場所でのわずかな高周波信号の漏れがスイッチ回路の挿入損失の悪化につながるが、これをほぼ完全に防止することにより、ＨＥＭＴの低挿入損失特性を十分生かしたＭＭＩＣを形成できる。
【００３５】
第９に、半導体装置を構成する動作領域、パッド（またはゲート配線）のアイソレーションを確保するための周辺不純物領域、抵抗のいずれかと絶縁膜を介して配置された配線またはパッド間の高周波信号の漏れを防止できる。
【００３６】
第１０に、特に配線又はパッドに高周波アナログ信号が伝搬する場合において、絶縁膜が容量成分となり、基板に高周波信号による空乏層が広がってしまうが、本実施形態によればこの空乏層の広がりを効果的に抑制し、半導体装置のアイソレーション向上が図れ、またインサーションロスの増加を抑制することができる。
【発明を実施するための最良の形態】
【００３７】
図１から図１５を参照し、本発明の実施の形態を詳細に説明する。
【００３８】
まず、図１および図２を参照し、本発明に好適な、ＦＥＴを複数段に直列接続したハイパワー用途のスイッチ回路装置の一例を説明する。
【００３９】
図１は、多段接続の化合物半導体スイッチ回路装置の一例を示す回路図である。このスイッチ回路装置はＳＰＤＴと呼ばれ、外部端子は共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ−１、Ｃｔｌ−２の５端子である。
【００４０】
図の如くスイッチ回路装置は、ＦＥＴを、例えばそれぞれ２段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる。また、第１のＦＥＴ群Ｆ１のＦＥＴ１−１のソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２のＦＥＴ２−１のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１のＦＥＴ群Ｆ１の２つのＦＥＴのゲート電極がそれぞれ抵抗を介して第１制御端子Ｃｔｌ−１に接続し、第２のＦＥＴ群Ｆ２の２つのゲート電極がそれぞれ抵抗を介して第２制御端子Ｃｔｌ−２に接続する。
【００４１】
更に、第１のＦＥＴ群Ｆ１の、ＦＥＴ１−２のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２の、ＦＥＴ２−２のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続したものである。
【００４２】
第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００４３】
図２は、この化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【００４４】
ＧａＡｓ基板にスイッチを行う２つのＦＥＴ群Ｆ１、ＦＥＴ群Ｆ２を配置する。ＦＥＴ群Ｆ１は例えばＦＥＴ１−１、ＦＥＴ１−２を直列に接続したものである。ＦＥＴ群Ｆ２は、ＦＥＴ２−１、ＦＥＴ２−２を直列に接続したものである。各ＦＥＴ群を構成する４つのゲート電極にはそれぞれ、不純物領域からなる抵抗Ｒ１−１、Ｒ１−２、Ｒ２−１、Ｒ２−２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺に設けられている。なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０である。実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）２５である。第１層目の金属層は、基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図２では、パッド金属層と重なるために図示されていない。
【００４５】
ＦＥＴ群Ｆ１およびＦＥＴ群Ｆ２はチップの中心線に対して対称に配置されており、構成は同様であるので、以下ＦＥＴ群Ｆ１について説明する。
【００４６】
動作領域１００ｃは、ＧａＡｓ基板にｎ型不純物をイオン注入した一点鎖線で囲まれる長方形の領域であり、動作領域１００ｃ内には高濃度のｎ型不純物領域でなるソース領域およびドレイン領域が選択的に形成されている。
【００４７】
ＦＥＴ１−１は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層２５が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成される不図示のソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本のパッド金属層２５がＦＥＴ１−１のドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成される不図示のドレイン電極（あるいはソース電極）が、動作領域１００ｃのドレイン（ソース領域）とオーミックに接続している。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置され、ソース領域およびドレイン領域間の動作領域１００ｃの一部とショットキー接合を形成している。
【００４８】
ＦＥＴ１−２は上側から伸びる櫛歯状の８本の第３層目金属層のパッド金属層２５がソース電極１５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。また下側から伸びる櫛歯状の９本のパッド金属層２５が、出力端子パッドＯ１に接続するドレイン電極１６（あるいはソース電極）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１６本の櫛歯形状に配置されている。尚、ゲート電極１７は、Ｐｔ埋め込み構造とし、Ｔｉ／Ｐｔ／Ａｕのゲート電極に比べ高耐圧と、低オン抵抗を実現したＦＥＴとなっている。
【００４９】
ＦＥＴ１−１のゲート電極１７は、動作領域１００ｃ外でゲート配線１２０により各櫛歯が束ねられ、ゲート配線１２０および抵抗Ｒ１−１を介して制御端子パッドＣ１に接続する。また、ＦＥＴ１−２のゲート電極１７も同様にゲート配線１２０により各櫛歯が束ねられ、ゲート配線１２０および抵抗Ｒ１−２を介して制御端子パッドＣ１に接続する。
【００５０】
抵抗Ｒ１−１、Ｒ１−２はそれぞれ基板に不純物を注入した不純物領域１００ｂ１、１００ｂ２で形成され、動作領域１００ｃ上のゲート電極１７と制御端子パッドＣ１とを接続している。
【００５１】
また、各パッド周辺およびゲート配線１２０の周辺には、アイソレーション向上のため、高濃度の不純物領域である周辺不純物領域１００ａが配置される。周辺不純物領域１００ａは、各パッドと直接接続し、パッド下の全面（またはパッド周辺）に、パッドよりはみ出して設けられる。またパッドから５μｍ以下程度離間してその周辺に設けられ、半絶縁基板を介して直流的に接続してもよい。また、同様にゲート配線１２０にも周辺不純物領域１００ａが直流的に接続する。
【００５２】
そして、絶縁膜上に配置された金属層間、絶縁膜上の金属層と動作領域１００ｃに接続する他の金属層間、あるいは絶縁膜上の金属層と動作領域に接続する不純物領域間の基板１０表面に、少なくとも一部が配置されるフローティング電位の不純物領域２００を設ける。
【００５３】
尚、絶縁膜上の金属層とは配線またはパッドをいい、配線とはパッド金属層２５による配線１３０である。
【００５４】
また、他の金属層とは絶縁膜上の配線１３０、あるいは基板とショトキー接合を形成する金属層（ゲート配線１２０、ゲート電極１７）である。
【００５５】
また、本明細書において、ＧａＡｓ基板の不純物領域とは、ＧａＡｓ基板に不純物をイオン注入したすべての領域をいう。従って不純物領域以外の領域とは半絶縁基板の一部である。
【００５６】
そして、不純物領域には、動作領域に直流的に接続する不純物領域１００とフローティング電位の不純物領域２００（以下浮遊不純物領域と称する）があり、動作領域に接続する不純物領域１００は、動作領域１００ｃ、動作領域１００ｃ以外の他の不純物領域であるパッド（またはゲート配線１２０）の周辺不純物領域１００ａ、抵抗１００ｂである。そして浮遊不純物領域２００は外部よりいかなる電位も印加されないフローティング電位であり、島状に設けられた高濃度（１〜５×１０１８ｃｍ−３程度）の不純物領域である。
【００５７】
すなわち、浮遊不純物領域２００は、具体的には、絶縁膜上の隣り合う金属層間、絶縁膜上の金属層―ゲート配線１２０間、絶縁膜上の金属層−ゲート電極１７間、絶縁膜上の金属層−周辺不純物領域１００ａ間、絶縁膜上の金属層−抵抗１００ｂ間、絶縁膜上の金属層−動作領域１００ｃ間の基板に、配置する。
【００５８】
まず、第１の実施形態は、絶縁膜上で隣り合う配線間、例えば第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２の境界の基板表面に、浮遊不純物領域２００を配置する場合である。
【００５９】
図３を参照してこれを詳細に説明する。図３（Ａ）は図２のａ−ａ線断面図であり、図３（Ｂ）は図２のｂ−ｂ線断面図である。
【００６０】
図３（Ａ）のごとく、ＦＥＴを直列に接続する領域においては、基板１０表面に設けられた窒化膜６０上にパッド金属層２５による配線１３０が延在している。すなわち、第１のＦＥＴ群Ｆ１側の配線１３０は、第２のＦＥＴ群Ｆ２の動作領域１００ｃと接続し窒化膜６０上に延在する他の配線１３０と近接して配置されている。
【００６１】
本実施形態ではこのように窒化膜６０上で隣り合って配置される配線１３０間（破線矢印）の基板１０表面に、浮遊不純物領域２００を設ける。
【００６２】
また、浮遊不純物領域２００と配線１３０との離間距離は、浮遊不純物領域２００をはさんで隣り合う配線１３０間の所定のアイソレーションが確保できる程度（例えば４μｍ程度）である。例えば、化合物半導体スイッチ回路装置に要求されるアイソレーションは２０ｄＢ以上であり、実験的に隣り合う高濃度の不純物領域間で４μｍの離間距離があれば２０ｄＢ以上のアイソレーションを確保できる。また最も干渉が起きやすいケースとして基板に接続した隣り合う金属層間においても２０μｍの離間距離があれば２０ｄＢ以上のアイソレーションを確保できる。窒化膜６０上で隣り合うの配線を有する本実施形態のパターンでは、配線１３０から４μｍ離間して浮遊不純物領域２００を例えば２μｍ幅で配置し、更に４μｍ離間して配線１３０を配置するため、配線１３０間のわずかな高周波信号の漏れを防止し挿入損失（インサーションロス）の増大も防ぐことができる。
【００６３】
メカニズムとしては前述のごとく、配線１３０に高周波アナログ信号が伝搬すると、窒化膜６０が容量成分となり、高周波信号が窒化膜６０を通過する。しかし、本実施形態では高周波信号が半絶縁基板１０に達し、基板中に空乏層が広がった場合であっても、浮遊不純物領域２００によりその空乏層の広がりを阻止することができる。
【００６４】
すなわち、アイソレーションを十分確保し、且つ、インサーションロスの増加を抑制することができる。
【００６５】
また、図３（Ｂ）のごとく、配線１３０のコーナー部同士が隣り合う領域においては、少なくとも一部が隣り合う配線１３０と他の配線１３０間（破線矢印）の基板表面に配置されるように、各配線１３０下方に浮遊不純物領域２００を設けるとよい。浮遊不純物領域２００はそれぞれの配線１３０からはみ出すように、島状に配置する（図２参照）。
【００６６】
これにより、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２との境界のみならず、配線１３０からチップ端部（図ではチップ下辺）方向に延びる空乏層も遮断することができる。尚、この場合はみ出すサイズは２μｍ程度あれば十分である。
【００６７】
浮遊不純物領域２００は、ソース領域およびドレイン領域または抵抗など、スイッチ回路を構成するｎ＋型不純物のイオン注入工程にて形成できるので、特別な工程を付加することなく、実施できる利点を有する。
【００６８】
次に図４を参照して、本発明の第２の実施形態について説明する。
【００６９】
第２の実施形態は、基本デバイスがＨＥＭＴの場合であり、第１の実施形態に示したＧａＡｓＦＥＴの場合と同様のパターンとなる。すなわち、平面図は図２と同様であるので説明は省略し、図４の断面図を参照して説明する。尚、図４（Ａ）は図２のａ−ａ線、図４（Ｂ）は図２のｂ−ｂ線断面図である。
【００７０】
ＨＥＭＴの基板３０形成は、半絶縁性ＧａＡｓ基板３１上にノンドープのバッファ層３２を積層する。バッファ層３２は、複数の層で形成される場合が多い。そして、バッファ層３２上には、電子供給層となるｎ＋ＡｌＧａＡｓ層３３、チャネル（電子走行）層となるノンドープのＩｎＧａＡｓ層３５、電子供給層となるｎ＋ＡｌＧａＡｓ層３３を順次積層する。また、電子供給層３３と、チャネル層３５間にはスペーサ層３４が配置される。
【００７１】
電子供給層３３上には、障壁層となるノンドープのＡｌＧａＡｓ層３６を積層し所定の耐圧とピンチオフ電圧を確保し、更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７には、パッド、ソース電極、ドレイン電極、または抵抗の取出し電極等の金属層が接続し、不純物濃度を高濃度（１〜５×１０１８ｃｍ−３程度）とすることによりソース抵抗、ドレイン抵抗を低減し、オーミック性を向上させている。
【００７２】
ＨＥＭＴは、電子供給層であるｎ＋ＡｌＧａＡｓ層３３のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５には電子移動度低下の原因となるドナー・イオンが存在しないため、クーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。
【００７３】
また、ＨＥＭＴでは、基板に選択的に形成された絶縁化領域５０で基板を分離することにより、必要なパターンを形成している。ここで、絶縁化領域５０とは、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアのトラップ準位を設け、絶縁化した領域である。例えば、動作領域１００ｃは、図２の一点鎖線の領域を絶縁化領域５０により分離して形成される。
【００７４】
つまり図２を参照して、動作領域１００ｃの、ソース領域（またはドレイン領域）となる基板のキャップ層３７に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）が接続する。そしてその上層にはパッド金属層２５によりソース電極１５（あるいはドレイン電極１６）が形成される。
【００７５】
また、動作領域１００ｃの一部、すなわちソース領域およびドレイン領域間のキャップ層をエッチングして、露出したノンドープＡｌＧａＡｓ層３６に第２層目金属層のゲート金属層２０で形成されるゲート電極１７を配置する。
【００７６】
また、各パッド（またはゲート配線１２０）周辺の周辺不純物領域１００ａ、および抵抗１００ｂ１〜１００ｂ４が絶縁化領域５０により分離されることにより形成される。
【００７７】
そして、第２の実施形態では図４（Ａ）のごとく、窒化膜６０上で隣り合う配線１３０間の基板に、浮遊不純物領域２００を配置する。
【００７８】
本明細書において、ＨＥＭＴの不純物領域とは、Ｂ＋注入で絶縁化しないすべての領域をいう。絶縁化領域５０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。つまり、本明細書では、Ｂ＋注入で絶縁化しない領域を、第１の実施形態のイオン注入による不純物領域に相当する領域とし、絶縁化領域５０は不純物領域ではないとする。
【００７９】
そして、絶縁化領域５０で分離された不純物領域には、動作領域に接続する不純物領域１００と浮遊不純物領域１２０があり、動作領域に接続する不純物領域は、動作領域１００ｃ、動作領域１００ｃに接続する他の不純物領域であるパッド（またはゲート配線）の周辺不純物領域１００ａまたは抵抗１００ｂである。浮遊不純物領域２００はいずれの電位も印加されないフローティング電位の不純物領域である。浮遊不純物領域２００の構造は、ＨＥＭＴのエピタキシャル層構造と同じであり、キャップ層３７（不純物濃度１〜５×１０１８ｃｍ−３程度）を含んでいるため、機能的には高濃度不純物領域といえる。
【００８０】
また、浮遊不純物領域２００と配線１３０は、浮遊不純物領域２００をはさんで配置される配線１３０間の所定のアイソレーションが確保できる程度（例えば４μｍ程度）で離間される。
【００８１】
これにより、配線１３０に高周波アナログ信号が伝搬し、高周波信号が窒化膜６０を通過することにより基板中に空乏層が広がる場合であっても、浮遊不純物領域２００によりその空乏層の広がりを阻止することができる。
【００８２】
すなわち、アイソレーションを十分確保し、且つ、インサーションロスの増加を抑制することができる。
【００８３】
特に、ＨＥＭＴの場合は、ＧａＡｓＦＥＴと比較して基本デバイスのインサーションロスが小さいため、チップ内の高周波信号経路において高周波信号がわずかでも漏れる箇所があると、スイッチ回路装置としてのインサーションロスの増加が顕著となる。また、絶縁化領域５０も、電気的に完全な絶縁ではなく絶縁化領域５０中に空乏層が伸び、空乏層の変化により信号がもれる。
【００８４】
しかし、本実施形態によれば、高濃度の浮遊不純物領域２００により高周波信号経路において高周波信号の漏れを防止でき、インサーションロスを低減できる。
【００８５】
また、図４（Ｂ）のごとく、絶縁膜上の配線１３０のコーナー部同士が隣り合う領域においては、少なくとも一部が隣り合う配線１３０間の基板表面に配置されるように、各配線１３０下方に浮遊不純物領域２００を設ける。すなわち、各配線１３０間の基板に、絶縁化領域５０を設け、それぞれの配線１３０からはみ出すように、島状にキャップ層３７を残す（図２参照）。これにより、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２との境界のみならず、配線１３０からチップ端部（図ではチップ下辺）方向に延びる空乏層も遮断することができる。
【００８６】
更に、この浮遊不純物領域２００は、ＨＥＭＴの動作領域１００ｃまたは抵抗などと同一工程において、絶縁化領域５０のパターンにより形成できるので、特別な工程を付加することなく、実施できる。
【００８７】
図５から図８を参照して、本発明の第３の実施形態を説明する。第３の実施形態は、ＳＰＤＴスイッチ回路装置の他の形態であり、図５は回路概要図、図６は図５の回路を１チップに集積化したスイッチ回路装置である。
【００８８】
図５のごとく、第３の実施形態のスイッチ回路装置は、基本的なＳＰＤＴスイッチ回路装置であり、第１のＦＥＴ１と第２のＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続され、ＦＥＴ１およびＦＥＴ２のゲート電極がそれぞれ抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そしてＦＥＴ１およびＦＥＴ２のドレイン電極（あるいはソース電極）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。
【００８９】
第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴがＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００９０】
そして、出力端子ＯＵＴ１に信号を通すときには制御端子Ｃｔｌ−１に例えば３Ｖ、制御端子Ｃｔｌ−２に０Ｖを印加し、逆に出力端子ＯＵＴ２に信号を通すときには制御端子Ｃｔｌ−２に３Ｖ、Ｃｔｌ−１に０Ｖのバイアス信号を印加している。
【００９１】
図６のごとく、ＧａＡｓ基板に、スイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２を接続する。また共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ−１、Ｃｔｌ−２に対応するパッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２が基板の周辺でＦＥＴ１およびＦＥＴ２の周囲にそれぞれ設けられている。なお、点線で示した第２層目金属層は各ＦＥＴのゲート電極１７形成時に同時に形成されるゲート金属層（Ｐｔ／Ｍｏ）２０である。実線で示した第３層目金属層は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）２５である。第１層目金属層は基板にオーミックに接合するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。
【００９２】
ＦＥＴ１のゲート電極１７と、制御端子パッドＣ１は抵抗Ｒ１で接続され、ＦＥＴ２のゲート電極１７と制御端子パッドＣ２は抵抗Ｒ２で接続されている。
【００９３】
チップ中心に向かって伸びる櫛歯状の９本の第３層目金属層のパッド金属層２５が出力端子パッドＯ１に接続されるドレイン電極１６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）がある。またチップ中心から外側に伸びる櫛歯状の９本の第３層目金属層のパッド金属層２５が共通入力端子パッドＩに接続されるソース電極１５（あるいはドレイン電極）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）がある。
【００９４】
この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が１７本の櫛歯形状に配置される。
【００９５】
ＧａＡｓ基板１０には一点鎖線のごとくｎ型不純物をイオン注入した動作領域１００ｃが設けられる。動作領域１００ｃ内には高濃度（ｎ＋）不純物のイオン注入領域であるソース領域およびドレイン領域が形成されており、それぞれソース電極１５、ドレイン電極１６と接続している。また、ゲート電極１７はソース領域およびドレイン領域間の動作領域１００ｃ表面とショットキー接合を形成している。
【００９６】
ＦＥＴ１のゲート電極１７は、動作領域１００ｃ外でゲート配線１２０により各櫛歯が束ねられ、抵抗Ｒ１を介して制御端子パッドＣ１に接続する。ＦＥＴ２のゲート電極１７も同様にゲート配線１２０により各櫛歯が束ねられ、抵抗Ｒ２を介して制御端子パッドＣ２に接続する。抵抗Ｒ１、Ｒ２はそれぞれ基板に高濃度のｎ型不純物を注入した不純物領域で形成される。
【００９７】
また、ゲート配線１２０は、ゲート電極１７と同様に基板とショットキー接合を形成している。そして、ゲート配線１２０の周辺には、ゲート配線１２０から基板に延びる空乏層の広がりを抑制し、アイソレーションを向上するため、ゲート配線１２０と直流的に接続する周辺不純物領域１００ａが配置されている。周辺不純物領域１００ａは、基板に設けられた不純物領域であり、ゲート配線１２０と直接接続し、ゲート配線１２０下の全面（またはゲート配線１２０周辺）に、ゲート配線１２０よりはみ出して設けられる。またゲート配線１２０から５μｍ以下程度離間してその周辺に設けられ、半絶縁基板を介して直流的に接続してもよい。５μｍ以下程度の離間距離であれば、ゲート配線１２０と周辺不純物領域１００ａとは十分直流的に接続していると言える。
【００９８】
同様の理由から各パッドの下方にもパッドと直流的に接続する周辺不純物領域１００ａが配置される。この場合もパッドの下全面（またはパッド下周辺）にパッドよりはみ出して、またはパッドから５μｍ以下程度離間して周辺に設けられる。
【００９９】
第３の実施形態は、図７および図８の如く、基板１０に設けられた周辺不純物領域１００ａと窒化膜６０上の金属層（配線１３０またはパッド）が隣り合う場合、あるいは動作領域１００ｃと窒化膜上の金属層（配線１３０またはパッド）が隣り合う場合である。
【０１００】
まず図７は、ゲート配線１２０と直流的に接続する周辺不純物領域１００ａと、窒化膜６０上の配線１３０（またはパッド）間に、浮遊不純物領域２００を配置する場合を示す。
【０１０１】
図７（Ａ）は、図６のｃ−ｃ線断面図であり、窒化膜６０上の配線１３０と、ゲート配線１２０の周辺不純物領域１００ａ間（破線矢印）の基板表面に少なくとも一部が配置されるように、配線１３０下方に島状に浮遊不純物領域２００を配置した場合である。配線１３０と、アイソレーション確保のためのゲート配線１２０の周辺不純物領域１００ａが近接した領域では窒化膜６０を介して高周波信号が漏れる場合がある。そこで、両者の間に島状に浮遊不純物領域２００を配置することにより、配線１３０から基板に漏れる高周波信号を遮断できる。上記のように窒化膜６０上の配線１３０からゲート配線１２０の周辺不純物領域１００ａへの高周波信号の漏れを抑制することは、同時に窒化膜６０上の配線１３０からゲート配線１２０そのものへの高周波信号の漏れを抑制することになる。このことは結果的に、例えばドレイン（ソース）ゲート間の高周波信号の漏れを防止することになる。
【０１０２】
また、他のパターンとして、図７（Ｂ）のごとく、配線１３０と周辺不純物領域１００ａ間の基板表面に浮遊不純物領域２００を配置しても同様の効果が得られる。
【０１０３】
図７（Ｃ）は、絶縁膜上の金属層がパッド（例えば出力端子パッドＯ１）の場合である。窒化膜上にパッドＯ１を配置する場合は、ワイヤボンド時の衝撃を吸収するため、図のように金メッキされている場合が多い。すなわち、絶縁膜上の金属層としては、蒸着金属膜からなるメッキ用金属Ｐ１と金メッキ層Ｐ２であるが、蒸着金属膜Ｐ１のみであってもよい。
【０１０４】
窒化膜上にパッドＯ１を設ける場合も、パッドＯ１下方と周辺または周辺のみに浮遊不純物領域２００を配置するとよい。パッドＯ１に高周波信号が印加されると、窒化膜６０が容量成分となり、基板に高周波信号が漏れるが、パッドＯ１下方と周辺または周辺のみに浮遊不純物領域２００を配置することにより、窒化膜６０を介しての高周波信号の基板への漏れを防止することができる。
【０１０５】
なお、上記パッド下の浮遊不純物領域２００と同様な働きを持つ異なるケースとしてパッドから高周波信号が基板に漏れるのを防止する周辺不純物領域１００ａがパッド下方に設けられている（例えば図７（Ｂ）のパッドＯ１下方の周辺不純物領域１００ａ）。しかしこの場合周辺不純物領域１００ａはパッドと直接コンタクトしておりパッドと直流的に接続している。一方図７（Ｃ）の場合のパッド下の不純物領域はパッドとの間に窒化膜が有りパッドと直流的に接続しておらず、周辺不純物領域１００ａではなく浮遊不純物領域２００である。
【０１０６】
次に、図８は、動作領域１００ｃと窒化膜６０上の配線１３０間（破線矢印）に、浮遊不純物領域２００を配置する場合を示す。図８（Ａ）は図６のｄ−ｄ線断面図であり、図８（Ｂ）は他のパターンである。
【０１０７】
不純物領域である動作領域１００ｃは、共通入力端子パッドＩから延在する配線１３０の両側に配置されている。
【０１０８】
そこで、図８（Ａ）のごとく、配線１３０と動作領域１００ｃ間の基板表面に少なくとも一部が配置されるように、配線１３０下方に島状に浮遊不純物領域２００を設ける。これにより配線１３０から基板に漏れる高周波信号を遮断できる。
【０１０９】
また、図８（Ｂ）のごとく、窒化膜６０上の配線１３０と、動作領域１００ｃ間の基板表面に浮遊不純物領域２００を配置しても同様の効果が得られる。
【０１１０】
次に図６および図９を参照して、第４の実施形態について説明する。第４の実施形態は、絶縁膜上の金属層と隣り合う他の金属層が、基板とショットキー接合を形成する金属層、すなわちゲート電極の場合であり、図９（Ａ）は、図６のｅ−ｅ線断面図、図９（Ｂ）は他のパターンである。
【０１１１】
図６のごとく、ゲート配線１２０と逆側のゲート電極１７先端は、不純物領域である動作領域１００ｃから突出しており、図９のごとく、半絶縁基板とショットキー接合を形成している。したがって、このようなゲート電極１７と窒化膜６０上の配線１３０が近接する領域においても、高周波信号が漏れるおそれがある。
【０１１２】
そこで、図９（Ａ）のごとく、配線１３０とゲート電極１７間（破線矢印）の基板表面に少なくとも一部が配置されるように、配線１３０下方に浮遊不純物領域２００を設ける。これにより、基板に広がる空乏層を介して漏れる高周波信号を防止することができる。
【０１１３】
また、図９（Ｂ）のごとく、配線１３０とゲート電極１７間に、島状の浮遊不純物領域２００を配置しても同様の効果が得られる。
【０１１４】
更に図１０から図１２には第５および第６の実施形態を示す。これらはそれぞれ第３および第４実施形態と同様のパターンで基本デバイスがＨＥＭＴの場合であるので、図６の平面図を参照して説明する。また、図１０（Ａ）が図６のｃ−ｃ線断面図、図１１（Ａ）が図６のｄ−ｄ線断面図、図１２（Ａ）が図６のｅ−ｅ線断面図である。
【０１１５】
前述の如くＨＥＭＴの場合は、基板３０を、絶縁化領域５０により分離することにより、動作領域１００ｃや周辺不純物領域１００ａ、抵抗１００ｂ等の不純物領域を形成する。
【０１１６】
第５の実施形態は、窒化膜６０上の配線１３０と、ゲート配線１２０の周辺不純物領域１００ａ間（破線矢印）に、浮遊不純物領域２００を形成するものである。
【０１１７】
図１０（Ａ）のごとく、ＨＥＭＴのゲート電極１７およびゲート配線１２０は、キャップ層３７をエッチングした障壁層３６に蒸着される。このときゲート電極１７、ゲート配線１２０部分のフォトリソグラフィ工程の後、さらにキャップ層３７のサイドエッチングを０．３μｍ程度行い、ゲート電極１７、ゲート配線１２０が形成される。
【０１１８】
すなわち、ゲート配線１２０の直下は、耐圧とピンチオフ電圧を確保するためのノンドープＡｌＧａＡｓ層３６であり、ゲート配線１２０が直流的に接続する周辺不純物領域１００ａは、周囲に配置されたキャップ層３７である。つまり、ゲート配線１２０は周辺不純物領域１００ａと直接固着してはいないが、わずか０．３μｍ程度の離間距離であれば直流的に十分接続しているといえる。
【０１１９】
本実施形態ではこのゲート配線１２０と直流的に接続する周辺不純物領域１００ａと、窒化膜６０上の配線１３０間に少なくとも一部が配置されるように、配線１３０下方に浮遊不純物領域２００を絶縁化領域５０で分離することにより形成する。この場合、配線１３０から浮遊不純物領域２００がはみ出す距離は２μｍ程度とする。これによりアイソレーションを十分確保し、インサーションロスも低減できる。
【０１２０】
上記のように窒化膜６０上の配線１３０からゲート配線１２０の周辺不純物領域１００ａへの高周波信号の漏れを抑制することは、同時に窒化膜６０上の配線１３０からゲート配線１２０そのものへの高周波信号の漏れを抑制することになる。このことは結果的に、例えばドレイン（ソース）ゲート間の高周波信号の漏れを防止することになる。
【０１２１】
また、図１０（Ｂ）のごとく、周辺不純物領域１００ａと配線１３０間の基板に浮遊不純物領域２００を設けても同様の効果が得られる。例えば、配線１３０から４μｍ離間して浮遊不純物領域２００を２μｍの幅で配置し、さらに４μｍ離間して周辺不純物領域１００ａを配置する。
【０１２２】
そして、図１１は、配線１３０−動作領域１００ｃ間に浮遊不純物領域２００を設ける場合である。
【０１２３】
図１１（Ａ）のごとく、動作領域１００ｃと配線１３０間の基板に少なくとも一部が配置されるように、配線１３０下方に島状に浮遊不純物領域２００を設ける。
【０１２４】
また、図１１（Ｂ）のごとく、動作領域１００ｃと配線１３０間（破線矢印）に配置されるように、島状の浮遊不純物領域２００を配置してもよい。
【０１２５】
図１２は、第６の実施形態であり、配線１３０とショットキー金属層（ゲート電極１７）とが隣り合う場合である。
【０１２６】
ＨＥＭＴの基板３０には、動作領域１００ｃおよび周辺不純物領域１００ａ等の不純物領域以外は絶縁化領域５０が配置されている。すなわち、動作領域１００ｃから突出するゲート電極１７先端部は、絶縁化領域５０上に配置され、基板とショットキー接合を形成する。
【０１２７】
このような、ゲート電極１７と窒化膜６０上の配線１３０とが隣り合う場合においても、高周波信号の漏れるおそれがある。
【０１２８】
そこで、図１２（Ａ）のごとく、配線１３０とゲート電極１７間（破線矢印）の基板表面に少なくとも一部が配置されるように、配線１３０下方に島状に浮遊不純物領域２００を設ける。これにより、基板に広がる空乏層を介して漏れる高周波信号を防止することができる。
【０１２９】
また、図１２（Ｂ）のごとく、配線１３０とゲート電極１７間に、浮遊不純物領域２００を設けても同様の効果が得られる。
【０１３０】
図１３および図１５を参照して本発明の他の実施形態を説明する。これは、上記のリバースコントロールパターンのＳＰＤＴスイッチ回路装置の他の形態であり、図１３はスイッチ回路装置の回路図、図１４は図１３の回路図を集積化した半導体装置の平面図の一例、図１５（Ａ）（Ｂ）はそれぞれ図１４の、ｆ−ｆ線、ｇ−ｇ線断面図である。
【０１３１】
図１３のごとく、この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１とＯＵＴ２とそれぞれ接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ−２、Ｃｔｌ−１の相補信号を印可している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【０１３２】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ２への入力信号の漏れは接地された外付けのコンデンサＣを介して接地に逃げ、アイソレーションが向上できる。
【０１３３】
図１４のごとく、基板は、化合物半導体基板（例えばＧａＡｓ）であり、この基板にスイッチを行うＦＥＴ１およびＦＥＴ２（いずれもゲート幅６００μｍ）を左右の中央部に配置し、その下方にシャントＦＥＴ３およびシャントＦＥＴ４（いずれもゲート幅３００μｍ）を配置し、更にシャントＦＥＴ３およびシャントＦＥＴ４のソース電極は接続されて接地端子ＧＮＤに接続されている。各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２、Ｒ３、Ｒ４が接続されており、共通入力端子ＩＮ、第１および第２出力端子ＯＵＴ１、ＯＵＴ２、第１および第２制御端子Ｃｔｌ−１、Ｃｔｌ−２、接地端子ＧＮＤに対応する電極パッドＩ、Ｏ１、Ｏ２、Ｃ１、Ｃ２、Ｇが基板の周辺に設けられ、接地のためのコンデンサＣが外付けで接地端子ＧＮＤに接続する。
【０１３４】
なお、点線で示した第２層目の金属層は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層２０（Ｔｉ／Ｐｔ／Ａｕ）であり、実線で示した第３層目の金属層は各素子の接続およびパッドの形成を行うパッド金属層２５（Ｔｉ／Ｐｔ／Ａｕ）である。第１層目金属層は基板にオーミックに接続するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）であり、各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するが、図では、パッド金属層と重なるために図示されていない。
【０１３５】
各ＦＥＴの動作領域１００ｃは、一点鎖線の領域に形成された不純物領域である。ＦＥＴ１（ＦＥＴ２も同様）は、下側から伸びる６本の櫛歯状の第３層目金属層のパッド金属層２５が出力端子パッドＯ１に接続されるソース電極１５（あるいはドレイン電極１６）であり、この下に第１層目金属層のオーミック金属層で形成されるソース電極（あるいはドレイン電極）があり動作領域１００ｃのソース（ドレイン）領域にオーミック接続している。
【０１３６】
また、上側から伸びる櫛歯状の６本のパッド金属層２５が共通入力端子パッドＩに接続されるドレイン電極１６（あるいはソース電極１５）であり、この下にオーミック金属層で形成されるドレイン電極（あるいはソース電極）が動作領域１００ｃのドレイン（ソース）領域にオーミック接続している。尚、共通入力端子パッドＩから伸びる真中の櫛歯のドレイン電極１６（あるいはソース電極１５）はＦＥＴ１とＦＥＴ２とで共用している。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が櫛歯形状に配置されて、動作領域１００ｃの一部とショットキー接合を形成している。
【０１３７】
また、シャントＦＥＴであるＦＥＴ３（ＦＥＴ４も同様）は、下側から伸びる櫛歯状の４本のパッド金属層２５が接地端子パッドＧに接続されるソース電極１５（あるいはドレイン電極）であり、この下にオーミック金属層で形成されるソース電極（あるいはドレイン電極）があり、動作領域１００ｃのソース（ドレイン）領域にオーミック接続している。
【０１３８】
また上側から伸びる櫛歯状の４本の第３層目金属層のパッド金属層２５が出力端子パッドＯ１に接続されるドレイン電極１６（あるいはソース電極）であり、この下に第１層目金属層のオーミック金属層で形成されるドレイン電極（あるいはソース電極）が動作領域１００ｃのドレイン（ソース）領域とオーミック接続している。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目金属層のゲート金属層２０で形成されるゲート電極１７が櫛歯形状に配置されて、動作領域１００ｃの一部とショットキー接合を形成している。
【０１３９】
また、図のパターンでは、ＧＮＤ端子パッドＧの周辺不純物領域１００ａの一部を、スイッチの動作を行うＦＥＴ１、ＦＥＴ２と、対向配置されるシャントＦＥＴであるＦＥＴ３、ＦＥＴ４間に延在している。これにより、動作領域１００ｃ外で基板とショットキー接合を形成するゲート電極から基板に広がる空乏層が、隣接して対向配置されたＦＥＴ３およびＦＥＴ４のゲート電極、ソース領域およびドレイン領域、動作領域１００ｃに到達することを防いでいる。
【０１４０】
各ＦＥＴのゲート電極１７は、動作領域１００ｃ外でゲート配線１２０により束ねられ、不純物領域である抵抗１００ｂ１〜１００ｂ４を介して、制御端子パッドＣ１、Ｃ２に接続する。またパッドまたはゲート配線１２０は周辺不純物領域１００ａと直流的に接続している。
【０１４１】
そして、図１５（Ａ）のごとく、窒化膜上の配線１３０−抵抗１００ｂ１（１００ｂ２）間（破線矢印）の基板に、島状に浮遊不純物領域２００を配置する。
【０１４２】
また、図１５（Ｂ）のごとく、窒化膜上の配線１３０−制御端子パッドＣ２の周辺不純物領域１００ａ間（破線矢印）の基板に、島状に浮遊不純物領域２００を配置する。
【０１４３】
尚、基本デバイスがＨＥＭＴの場合は、絶縁化領域５０で浮遊不純物領域２００を含む不純物領域を分離することにより形成し、絶縁膜上の配線と抵抗１００ｂまたはパッドの周辺不純物領域１００ａとが近接する領域の高周波信号の漏れを防止できる。
【０１４４】
以上ＧａＡｓＦＥＴの場合を例に説明したが、図１０〜図１２のごとく、ＨＥＭＴであっても同様に実施できる。
【０１４５】
抵抗については、ＧａＡｓＦＥＴの場合ドーズ量や加速電圧などイオン注入条件が異なるなどにより異なるシート抵抗の抵抗が混在していても良いし、ＨＥＭＴの場合はキャップ層有りとキャップ層無しの抵抗が混在していても良い。いずれの抵抗も動作領域に接続する不純物領域であり、これらの抵抗と絶縁膜上の配線が近接する場合には浮遊不純物領域をその間に配置することにより高周波信号のアイソレーションを向上できる。
【０１４６】
また、ＨＥＭＴのエピタキシャル構造で、キャップ層３７と障壁層３６の間にさらにＡｌＧａＡｓ層、ＧａＡｓ層の繰り返しやＩｎＧａＰ層があるエピタキシャル構造についても同様に実施できる。
【図面の簡単な説明】
【０１４７】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための平面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための回路図である。
【図６】本発明を説明するための平面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための断面図である。
【図１２】本発明を説明するための断面図である。
【図１３】本発明を説明する回路図である。
【図１４】本発明を説明する平面図である。
【図１５】本発明を説明する断面図である。
【図１６】従来技術を説明するための平面図である。
【図１７】従来技術を説明するための断面図である。
【符号の説明】
【０１４８】
１０      基板
１５      ソース電極
１６      ドレイン電極
１７      ゲート電極
２０      ゲート金属層
２５      パッド金属層
３０      基板
３１      ＧａＡｓ基板
３２      バッファ層
３３      電子供給層
３４      スペーサ層
３５      チャネル層
３６      障壁層
３７      キャップ層
５０      絶縁化領域
１００    不純物領域
１００ａ  周辺不純物領域
１００ｂ  抵抗
１００ｂ１、ｂ２、ｂ３、ｂ４      抵抗
１００ｃ      動作領域
１２０      ゲート配線
１３０      配線
２００      浮遊不純物領域
２１０      半絶縁基板
２１２      動作領域
２１５      ソース電極
２１６      ドレイン電極
２１７      ゲート電極
２２０      ゲート金属層
２２５      パッド金属層
２６０      窒化膜
３３０      配線
ＩＮ        共通入力端子
Ｃｔｌ−１  制御端子
Ｃｔｌ−２  制御端子
ＯＵＴ１    出力端子
ＯＵＴ２    出力端子
Ｉ          共通入力端子パッド
Ｃ１        第１制御端子パッド
Ｃ２        第２御端子パッド
Ｏ１        第１出力端子パッド
Ｏ２        第２出力端子パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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