(57)【要約】【課題】ダマシン型ゲートまたはリプレース型ゲートにおいて、ゲート溝底部のエッジ部に対するゲート絶縁膜埋め込みの被覆性を向上させる。【解決手段】ダマシン型ゲート３２またはリプレース型ゲートを有する半導体装置において、上側から基板１側に向かって幅が縮小されたテーパー形状のダミーゲート酸化膜を形成することにより、ゲート溝側壁の下部２７にテーパー形状を設ける。あるいは、ダミーゲートの上端部の外側に窪みを形成することにより、ゲート溝の上端の開口部３５が、基板から離れる方向に向かって外側に広がりをもつようにする。【選択図】  図３６
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【特許請求の範囲】
【請求項１】
ゲート電極をメタル材料で形成したダマシン型ゲート電極またはリプレース型ゲート電極を半導体基板上に有する半導体装置であって、上記ダマシン型ゲート電極またはリプレース型ゲート電極の下部を上記基板に向かって縮小するように形成することを特徴とする半導体装置。
【請求項２】
ゲート電極をメタル材料で形成したダマシン型ゲート電極を半導体基板上に有する半導体装置であって、上記ダマシン型ゲート電極の上部を基板から離れる方向に向かって広がりをもつように形成することを特徴とする半導体装置。
【請求項３】
ゲート電極をメタル材料で形成したリプレース型ゲート電極を半導体基板上に有する半導体装置であって、上記リプレース型ゲート電極を上記基板に対向する下部と、上記下部につながり基板から離れる方向に向かって広がりをもつように形成した中間部と、上記中間部に接し水平方向に広がる上部とを有するように形成することを特徴とする半導体装置。
【請求項４】
半導体基板主面にダミーゲート酸化膜を形成する工程と、
上記ダミーゲート酸化膜の表面に窒素をイオン注入する工程と、
上記ダミーゲート酸化膜の上にダミーゲートを形成する工程と、
上記ダミーゲートの下に形成した上記ダミーゲート酸化膜の幅が、上記半導体基板に向かって縮小するように、上記ダミーゲート酸化膜を等方性エッチングする工程と、
ダミーゲートの幅よりも小さいテーパー形状になるように、上記ダミーゲート酸化膜を等方性エッチングする工程と、
上記ダミーゲートおよび等方性エッチングにより加工された上記ダミーゲート酸化膜の側壁にスペーサーを形成する工程と、
上記スペーサーおよび上記ダミーゲートを覆うようにコンタクトエッチのストッパー膜を形成する工程と、
上記コンタクトエッチのストッパー膜の上に層間絶縁膜を形成する工程と、
上記層間絶縁膜および上記コンタクトエッチのストッパー膜を化学機械的研磨により研磨して上記ダミーゲート上面を露出させる工程と、
上記ダミーゲートおよび上記ダミーゲート酸化膜を除去してゲート溝を形成する工程と、
上記半導体基板主面に上記ゲート溝の内面を覆うようにゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜の上に上記ゲート溝を埋めるように電極膜を形成する工程と、
上記ゲート溝の外部の上記電極膜および上記ゲート絶縁膜を除去することによりダマシン型ゲート電極を形成するか、又は、上記ゲート溝より広い幅から外側の上記電極膜及び上記ゲート絶縁膜を除去することにより上記ゲート溝より広い幅の電極を残してリプレース型電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板主面にダミーゲート酸化膜を形成する工程と、
上記ダミーゲート酸化膜の上にダミーゲートを形成する工程と、
上記ダミーゲートの側壁にスペーサーを形成する工程と、
上記スペーサーおよび上記ダミーゲートを覆うようにコンタクトエッチのストッパー膜を形成する工程と、
上記コンタクトエッチのストッパー膜の上に層間絶縁膜を形成する工程と、
上記層間絶縁膜および上記コンタクトエッチのストッパー膜を化学機械的研磨により研磨して上記ダミーゲート上面を露出させる工程と、
上記スペーサーの上端部、および上記スペーサーの上端部の外側に形成したストッパー膜を等方性エッチングすることにより、上記ダミーゲート上端部の外側に窪みを形成する工程と、
上記ダミーゲートおよび上記ダミーゲート酸化膜を除去してゲート溝を形成する工程と、
上記半導体基板主面に上記ゲート溝の内面を覆うようにゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜の上に上記ゲート溝を埋めるように電極膜を形成する工程と、
上記ゲート溝の外部の上記電極膜および上記ゲート絶縁膜を除去することによりダマシン型ゲート電極を形成するか、又は、上記ゲート溝より広い幅から外側の上記電極膜及び上記ゲート絶縁膜を除去することにより上記ゲート溝より広い幅の電極を残してリプレース型電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板主面にダミーゲート酸化膜を形成する工程と、
上記ダミーゲート酸化膜の表面に窒素をイオン注入する工程と、
上記ダミーゲート酸化膜の上にダミーゲートを形成する工程と、
上記ダミーゲートの下に形成した上記ダミーゲート酸化膜の幅が、上記半導体基板に向かって縮小するように、上記ダミーゲート酸化膜を等方性エッチングする工程と、
上記ダミーゲートおよび等方性エッチングにより加工された上記ダミーゲート酸化膜の側壁にスペーサーを形成する工程と、
上記スペーサーおよび上記ダミーゲートを覆うようにコンタクトエッチのストッパー膜を形成する工程と、
上記コンタクトエッチのストッパー膜の上に層間絶縁膜を形成する工程と、
上記層間絶縁膜および上記コンタクトエッチのストッパー膜を化学機械的研磨により研磨して上記ダミーゲート上面を露出させる工程と、
上記スペーサーの上端部、および上記スペーサーの上端部の外側に形成したストッパー膜を等方性エッチングすることにより、上記ダミーゲート上端の外側に窪みを形成する工程と、
上記ダミーゲートおよび上記ダミーゲート酸化膜を除去してゲート溝を形成する工程と、
上記半導体基板主面に上記ゲート溝の内面を覆うようにゲート絶縁膜を形成する工程と、
上記ゲート絶縁膜の上に上記ゲート溝を埋めるように電極膜を形成する工程と、
上記ゲート溝の外部の上記電極膜および上記ゲート絶縁膜を除去することによりダマシン型ゲート電極を形成するか、又は、上記ゲート溝より広い幅から外側の上記電極膜及び上記ゲート絶縁膜を除去することにより上記ゲート溝より広い幅の電極を残してリプレース型電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであり、特にダマシン型ゲートまたはリプレース型ゲートの構造およびその製造方法に関するものである。
【０００２】
【従来の技術】
ＬＳＩの微細化に伴い、ゲート絶縁膜の薄膜化が進み、多結晶シリコンゲート電極の空乏化によるゲート容量低下が無視できなくなってきている。これを解決するために、ゲート電極を空乏化の無いメタルに置き換える検討が行われている。（例えば特許文献１参照）
【０００３】
通常、ソース／ドレインの形成はゲート電極形成後に行われるが、メタルは多結晶シリコンに比べ、シリコン酸化膜やＡｌ２Ｏ３、ＨｆＯ２などの高誘電体膜と反応しやすいため、高温熱処理を必要とするソース／ドレインの形成後にゲート電極を形成する方法が提案されており、ダマシン型ゲート（非特許文献１参照）またはリプレース型ゲート（非特許文献２参照）と呼ばれている。
【０００４】
【特許文献１】
特開２００１−１０２４４３号公報
【非特許文献１】
Ａ．  Ｙａｇｉｓｈｉｔａ  ｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．  （１９９８），  ｐｐ．７８５−７８８
【非特許文献２】
Ａ．  Ｃｈａｔｔｅｒｊｅｅ  ｅｔ  ａｌ．，  ＩＥＤＭ  Ｔｅｃｈ．  Ｄｉｇ．  （１９９７），  ｐｐ．８２１−８２４
【０００５】
図３８〜４８は、従来のダマシン型ゲートおよびリプレース型ゲートの製造方法を半導体装置の断面により、順を追って説明する工程説明図である。
通常は、同一基板上にＮＭＯＳとＰＭＯＳを形成するが、構造が同一であるため、ＮＭＯＳのみ図示する。
まず、図３８に示すように、Ｐ型シリコン基板１上に素子分離７ａを形成し、Ｐ型ウェル１０を形成する。６は、ライナー酸化膜である。
【０００６】
次に、図３９に示すように、ダミーゲート酸化膜１２および多結晶シリコン膜１３を形成する。
【０００７】
次に、図４０に示すように、レジストパターン１５をリソグラフィにより形成し、これをマスクとしてドライエッチングを行い、ダミーゲート１３ａを形成する。
【０００８】
次に、図４１に示すように、リソグラフィおよびイオン注入により、ＮＭＯＳの低濃度拡散層領域（以下、エクステンションと称する）１８およびＮＭＯＳのポケットイオン注入領域（以下、Ｈａｌｏと称する）１９を形成する。
【０００９】
次に、図４２に示すように、ＬＰＣＶＤおよびドライエッチングによりシリコン窒化膜からなるスペーサー２０を形成し、リソグラフィおよびイオン注入によりＮＭＯＳのソース／ドレイン２２を形成する。
【００１０】
次に、図４３に示すように、コンタクトエッチのストッパー膜２３を形成し、その上に層間絶縁膜２４を形成する。
【００１１】
次に、図４４に示すように、化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ：  以下、ＣＭＰと称する）により層間絶縁膜２４およびコンタクトエッチのストッパー膜２３を研磨し、ダミーゲート１３ａの上面を露出させる。
【００１２】
次に、図４５に示すように、ダミーゲート１３ａおよびダミーゲート酸化膜１２（図４４参照）を除去し、ゲート溝２５を形成する。
【００１３】
次に、図４６に示すように、ゲート溝２５（図４５参照）の内部を被覆するようにゲート絶縁膜２９を形成し、次に第１の金属膜３０を形成する。さらに、電気抵抗低減のため、第２の金属膜３１を堆積する。
【００１４】
次に、図４７に示すように、ゲート溝２５（図４５参照）の外部に堆積された第２の金属膜３１、第１の金属膜３０およびゲート絶縁膜２９をＣＭＰにより除去し、ダマシン型ゲート３２を形成する。
【００１５】
または、図４７の工程に代えて、図４８に示すように、ゲート絶縁膜２９、第１の金属膜３０、および第２の金属膜３１を形成後、リソグラフィおよびエッチングにより、リプレース型ゲート３３を形成する。
【００１６】
これ以降は、ダマシン型ゲートを形成する場合、およびリプレース型ゲートを形成する場合も、ともにゲート電極の上に層間絶縁膜を堆積し、コンタクト形成／配線形成を行う。これらの技術は、この分野で既知であるので、説明は省略する。
【００１７】
【発明が解決しようとする課題】
図４９に、ダマシン型ゲートまたはリプレース型ゲートの形成において、ゲート溝内部にゲート絶縁膜、第１の金属膜、および第２の金属膜を形成した後の工程（前述の従来技術の図４７に相当する工程）のゲート溝内部の拡大図を示す。
ここで、Ｗはゲート溝の幅、Ｈはゲート溝の高さを示す。また、ゲート溝の幅Ｗに対するゲート溝の高さＨの比、すなわちＨ／Ｗをアスペクト比と定義する。なお、２９はゲート絶縁膜、３０は第１の金属膜、３１は第２の金属膜、２０はスペーサー、２３はコンタクトエッチのストッパー膜、２４は層間絶縁膜である。
【００１８】
ゲート溝の幅Ｗは、トランジスタのゲート長により決定される。ＬＳＩの微細化に伴いトランジスタのゲート長は短くなり、ゲート溝の幅Ｗも小さくなる。一方、ダミーゲート上面を露出させるＣＭＰ工程の研磨マージンを考慮すると、ダミーゲート高さＨを低くすることは困難であると考えられる。
このようにダミーゲートの幅Ｗが小さくなり、ダミーゲート高さＨが低くならない場合、ゲート溝のアスペクト比が大きくなってしまう。
【００１９】
図５０に、アスペクト比が大きくなった場合の、第２の金属膜形成後の工程（前述の従来技術の図４６に相当する）のゲート溝内部の拡大図を示す。
ダマシン型ゲートまたはリプレース型ゲートでは、ゲート溝内部を被覆するようにゲート絶縁膜を形成するため、アスペクト比が大きくなると、特にゲート溝底部のエッジに対する被覆性が劣化し、局所的なゲート絶縁膜の薄膜化が起こり、ゲート絶縁膜の信頼性劣化を招く。
【００２０】
このように、従来の技術では、アスペクト比の高いゲート溝にゲート絶縁膜を埋め込む工程において、ゲート溝底部のエッジに対するゲート絶縁膜の被覆性が劣化するという問題があった。
【００２１】
本発明は、上記従来の技術の課題を解決するためになされたもので、ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置において、ゲート絶縁膜のゲート溝エッジに対する被覆性を向上させることを目的とする。
【００２２】
【課題を解決するための手段】
本発明は、ダマシン型ゲートあるいはリプレース型ゲート構造を有する半導体装置の製造方法において、上側から基板側に向かって幅を縮小したテーパー形状のダミーゲート酸化膜を形成するようにした。あるいは、ゲート溝の上端部を基板から離れる方向に向かって外側に広がりをもつことを特徴とする。
これらの方法により、ゲート絶縁膜を埋め込む工程において、ゲート溝底部のエッジに対する被覆性を向上させ、ゲート膜の信頼性を高めるようにするものである。
【００２３】
また、本発明の半導体装置は、ゲート電極をメタル材料で形成したダマシン型ゲート電極またはリプレース型ゲート電極を半導体基板上に有する半導体装置であって、上記ダマシン型ゲート電極またはリプレース型ゲート電極の下部を上記基板に向かって縮小するように形成することを特徴とするものである。
【００２４】
また、本発明の他の半導体装置は、ゲート電極をメタル材料で形成したダマシン型ゲート電極を半導体基板上に有する半導体装置であって、上記ダマシン型ゲート電極の上部を基板から離れる方向に向かって広がりをもつように形成することを特徴とするものである。
【００２５】
また、本発明の他の半導体装置は、ゲート電極をメタル材料で形成したリプレース型ゲート電極を半導体基板上に有する半導体装置であって、上記リプレース型ゲート電極を上記基板に対向する下部と、上記下部につながり基板から離れる方向に向かって広がりをもつように形成した中間部と、上記中間部に接し水平方向に広がる上部とを有するように形成することを特徴とするものである。
【００２６】
また、本発明の半導体装置の製造方法は、半導体基板主面にダミーゲート酸化膜を形成する工程と、上記ダミーゲート酸化膜の上にダミーゲートを形成する工程と、上記ダミーゲートの側壁にスペーサーを形成する工程と、上記スペーサーおよび上記ダミーゲートを覆うようにコンタクトエッチのストッパー膜を形成する工程と、上記コンタクトエッチのストッパー膜の上に層間絶縁膜を形成する工程と、上記層間絶縁膜および上記コンタクトエッチのストッパー膜を化学機械的研磨により研磨して上記ダミーゲート上面を露出させる工程と、上記スペーサーの上端部、および上記スペーサーの上端部の外側に形成したストッパー膜を等方性エッチングすることにより、上記ダミーゲート上端部の外側に窪みを形成する工程と、上記ダミーゲートおよび上記ダミーゲート酸化膜を除去してゲート溝を形成する工程と、上記半導体基板主面に上記ゲート溝の内面を覆うようにゲート絶縁膜を形成する工程と、上記ゲート絶縁膜の上に上記ゲート溝を埋めるように電極膜を形成する工程と、上記ゲート溝の外部の上記電極膜および上記ゲート絶縁膜を除去することによりダマシン型ゲート電極を形成するか、又は、上記ゲート溝より広い幅から外側の上記電極膜及び上記ゲート絶縁膜を除去することにより上記ゲート溝より広い幅の電極を残してリプレース型電極を形成する工程とを備えたことを特徴とする。
本発明のその他の半導体装置あるいはその他の製造方法については、以下において詳細に説明する。
【００２７】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形態を説明する。
実施の形態１．
図１〜２１は、本発明実施の形態１による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
半導体装置の製造にあたり、一般にＰ型シリコン基板またはＮ型シリコン基板が用いられるが、ここではＰ型シリコン基板を用いた場合の例を示す。素子分離形成方法として、素子領域をシリコン窒化膜で覆ったのち、選択酸化法（ＬＯＣＯＳ）によって分離してもよいし、シャロートレンチ分離法（ＳＴＩ）によって行ってもよい。ここではＳＴＩを用いた例を示す。また、通常は同一基板上にＮＭＯＳとＰＭＯＳを形成するが、断面構造は同一であるので、ＰＭＯＳの断面は省略し、ＮＭＯＳのみを図示する。
【００２８】
まず、図１に示すように、Ｐ型シリコン基板１の主面上にバッファ熱酸化膜２を縦型拡散炉により２０ｎｍ程度形成する。次に、バッファ熱酸化膜２の上にシリコン窒化膜３をＬＰＣＶＤにより１５０ｎｍ程度形成する。
【００２９】
次に、図２に示すように、シリコン窒化膜３の上に、リソグラフィによりレジストパターン４を形成する。これをマスクとして、シリコン窒化膜３およびバッファ熱酸化膜２（図１参照）を選択エッチングし、シリコン窒化膜３ａおよびバッファ熱酸化膜２ａを形成する。
【００３０】
次に、図３に示すように、選択エッチングされたシリコン窒化膜３ａおよびバッファ熱酸化膜２ａをマスクとして、反応性イオンエッチングにより、トレンチ５を３００ｎｍ程度の深さで形成する。次に、トレンチ５の内壁を１０５０℃から１１００℃の希釈酸素雰囲気で縦型拡散炉により酸化し、ライナー酸化膜６を２０ｎｍ程度の膜厚で形成する。
【００３１】
次に、図４に示すように、トレンチ５（図３参照）の内部を埋め込むように、埋め込み酸化膜７を高密度プラズマＣＶＤにより６００ｎｍから８００ｎｍ程度の膜厚で生成する。このとき、トレンチ５（図３参照）、選択エッチングされたシリコン窒化膜３ａおよびバッファ熱酸化膜２ａが埋め込み酸化膜７により完全に埋め込まれ、且つ、次工程のＣＭＰにより十分な平坦性が得られるように膜厚を設定する。
【００３２】
次に、図５に示すように、埋め込み酸化膜７（図４参照）をＣＭＰにより研磨し、シリコン窒化膜３ａの上面を露出させる。このとき、シリコン窒化膜３ａの上面には、埋め込み酸化膜７（図４参照）が残らないように、ＣＭＰの処理条件を設定する。
【００３３】
次に、図６に示すように、シリコン窒化膜３ａ（図５参照）を熱燐酸により全面除去し、さらに希弗酸水溶液によりバッファ酸化膜２ａ（図５参照）を全面除去する。
【００３４】
次に、図７に示すように、Ｐ型シリコン基板１の主面上に熱酸化膜８を縦型拡散炉により１０ｎｍ程度形成する。次に、ＮＭＯＳ領域１１以外の位置にレジストパターン９をリソグラフィにより形成する。これをマスクとして、Ｐ型ウェルのイオン注入を行う。このとき、ウェルの不純物濃度が、基板深さ方向に対して均一に分布するように、イオン注入を３回に分けて行う。
１回目は、ボロンを加速電圧４００ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行い、２回目は、ボロンを加速電圧２５０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行い、３回目は、ボロンを加速電圧４０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行う。
また、ＮＭＯＳの閾値電圧調整のため、ボロンのイオン注入を加速電圧２０ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件で行い、Ｐ型ウェル１０を形成する。
【００３５】
同様に、図示しないが、リソグラフィによりＰＭＯＳ領域以外の位置にレジストパターンを形成し、これをマスクとしてＮ型ウェルのイオン注入を行う。
【００３６】
Ｎ型ウェルのイオン注入もＰ型ウェルの場合と同様、ウェルの不純物濃度が基板深さ方向に対して均一に分布するようにイオン注入を３回に分けて行う。１回目はリンを６００ｋｅＶの加速エネルギー、ドーズ量５×１０１２ｃｍ−２の条件で行い、２回目は、リンを３００ｋｅＶの加速エネルギー、ドーズ量５×１０１２ｃｍ−２の条件で行い、３回目はヒ素を１５０ｋｅＶの加速エネルギー、ドーズ量５×１０１２ｃｍ−２の条件で行う。さらに、Ｐｃｈの閾値電圧調整のため、ヒ素のイオン注入を加速エネルギー１００ｋｅＶ、ドーズ量２×１０１２ｃｍ−２の条件で行い、Ｎ型ウェル（図示しない）を形成する。
【００３７】
次に、図示しないが、Ｐ型ウェルおよびＮ型ウェル形成後、熱酸化膜８を希弗酸水溶液により全面除去する。
【００３８】
次に、図８に示すように、ダミーゲート酸化膜１２を縦型拡散炉により５０ｎｍから１００ｎｍ程度の膜厚で生成する。ここで、従来の技術においてダミーゲート酸化膜は５ｎｍ程度の膜厚で形成するが、この実施の形態においては厚めに形成する。
【００３９】
ダミーゲート酸化膜を厚く形成する理由は後にも述べるが、ダマシン型ゲートあるいはリプレース型ゲートを形成する工程において、ゲート溝側壁の下部の幅が基板に向かって縮小する形状（テーパー形状）となるようにするためである。
【００４０】
次に、図９に示すように、ダミーゲート酸化膜１２表面に窒素のイオン注入を行い、窒素を含んだダミーゲート酸化膜１２ａを形成する。イオン注入は、加速エネルギー１０ｋｅＶ程度、ドーズ量１×１０１５ｃｍ−２程度の条件で行い、ダミーゲート酸化膜１２ａの表面付近に窒素が多く分布するようにする。
イオン注入後、窒素を含んだダミーゲート酸化膜１２ａは、表面付近の窒素濃度が大きく、下側（Ｐ型シリコン基板１側）に近いほど窒素濃度が小さくなるように、窒素が分布している。
【００４１】
次に、図１０に示すように、ダミーゲート酸化膜１２ａおよび素子分離７ａ上に多結晶シリコン膜１３をＬＰＣＶＤにより１００ｎｍから１５０ｎｍ程度生成する。
【００４２】
このとき、前述のように、ダミーゲート酸化膜１２（図８参照）を従来のものより厚く形成しているので、ダミーゲート酸化膜を厚くした分だけ、ダミーゲートの多結晶シリコン膜１３を薄く生成し、ダミーゲート酸化膜とダミーゲートの膜厚の合計が従来技術とほぼ等しくなるようにする。
【００４３】
例えば、従来の技術において、ダミーゲート酸化膜を５ｎｍ形成し、ダミーゲートを２００ｎｍの膜厚で形成すると、両者の合計は２０５ｎｍとなる。この実施の形態において、例えばダミーゲート酸化膜を５０ｎｍ形成した場合はダミーゲートを１５５ｎｍ形成するようにし、ダミーゲート酸化膜を１００ｎｍ形成した場合はダミーゲートの膜厚を１０５ｎｍ形成するようにして、ダミーゲート酸化膜の膜厚とダミーゲートの膜厚の合計が従来の技術と同じ（２０５ｎｍ）になるようにする。
【００４４】
ダミーゲート酸化膜とダミーゲートの膜厚の合計を従来の技術と同じにする理由は、下記の通りである。
ダマシン型ゲートあるいはリプレース型ゲートを形成する工程において、ゲート溝の深さはダミーゲート酸化膜の膜厚とダミーゲートの膜厚の合計にほぼ等しい。この実施の形態のように、ダミーゲート酸化膜を従来の技術より厚く形成し、ダミーゲートを従来の技術と同じ厚さに形成すると、ゲート溝が従来の技術により形成した場合より深くなってしまう。このようになると、ゲート溝のアスペクト比が大きくなり、ゲート溝内部をゲート絶縁膜で埋め込む工程において、ゲート溝底部のエッジに対し、ゲート絶縁膜の被覆性が劣化してしまう。
【００４５】
逆に、ダミーゲートの膜厚を過剰に薄く形成してダミーゲート酸化膜の膜厚とダミーゲートの膜厚の合計が従来の技術より薄くなってしまった場合は、後にダミーゲートの上面を露出させる工程において、ＣＭＰの研磨マージンが減少してしまう等の問題が生じる。
従って、ダミーゲート酸化膜の膜厚と、ダミーゲートの膜厚は、従来の技術とほぼ等しくなるように形成することが望ましい。
【００４６】
次に、図１１に示すように、ＮＭＯＳ領域１１のゲート形成位置１４に、レジストパターン１５をリソグラフィにより形成する。次に、これをマスクとして、多結晶シリコン１３（図１０参照）をドライエッチングし、ダミーゲート１３ａを形成する。
【００４７】
次に、図１２に示すように、希弗酸水溶液によりウェットエッチングを行い、ゲート形成位置１４以外の位置に形成したダミーゲート酸化膜１２ａを除去する。
【００４８】
このとき、ゲート形成位置１４のダミーゲート１３ａの下に形成したダミーゲート酸化膜１２ａは、ダミーゲート１３ａおよびＰ型シリコン基板１に挟まれているので、ダミーゲート１３ａの両側の下端部から内側に向かって横方向にエッチングされ、ダミーゲート酸化膜１２ｂとなる。
【００４９】
ここで、前述のように、ダミーゲート酸化膜１２ａ（図１１参照）は、表面付近の窒素濃度が大きく、Ｐ型シリコン基板１側が小さくなるように窒素が分布している。
一般に、シリコン酸化膜に窒素が含まれているとき、窒素濃度が大きいほど弗酸水溶液に対するエッチングレートが小さくなる。このため、ダミーゲート酸化膜１２ａの弗酸水溶液に対するエッチングレートは、上側（ダミーゲート１３ａ側）が小さく、下側（Ｐ型シリコン基板１側）が大きくなっている。
従って、ゲート形成位置１４に形成したダミーゲート酸化膜１２ｂは、両端から内側に向かって横方向にエッチングされ、上側から下側に向かって幅が縮小したテーパー形状となっている。
【００５０】
次に、図１３に示すように、熱酸化膜１６を縦型拡散炉により１０ｎｍ程度生成する。次に、ＮＭＯＳ領域１１以外の位置に、レジストパターン１７をリソグラフィにより形成する。次に、Ｎｃｈのエクステンション形成のため、ヒ素のイオン注入を加速エネルギー２０ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件で行う。さらに、ＮｃｈのＨａｌｏ形成のため、ボロンのイオン注入を加速エネルギー２５ｋｅＶ、ドーズ量１×１０１３ｃｍ−２、注入角度３０°程度の条件で行う。このようにして、Ｎｃｈのエクステンション１８、ＮｃｈのＨａｌｏ１９を形成する。
【００５１】
同様に、図示しないが、Ｐｃｈ領域以外の位置にレジストパターンを形成し、Ｐｃｈのエクステンション形成のため、二弗化ボロンのイオン注入を加速エネルギー１５ｋｅＶ、３×１０１３ｃｍ−２の条件で行う。さらに、ＰｃｈのＨａｌｏ形成のため、ヒ素のイオン注入を加速エネルギー１５０ｋｅＶ、ドーズ量１×１０１３ｃｍ−２、注入角度３０°程度の条件で行う。
イオン注入後、熱酸化膜１６（図１３参照）を弗酸水溶液により全面除去する。
【００５２】
次に、図１４に示すように、ダミーゲート酸化膜１２ｂ（図１３参照）の側面と、その上に形成したダミーゲート１３ａの側面および上面を覆うようにシリコン窒化膜をＬＰＣＶＤにより１００ｎｍから１５０ｎｍ程度形成した後、ドライエッチングを行い、ダミーゲート酸化膜１２ｂ（図１３参照）およびダミーゲート１３ａの側面にシリコン窒化膜からなるスペーサー２０を形成する。
【００５３】
次に、図１５に示すように、ＮＭＯＳ領域１１以外の位置にリソグラフィによりレジストパターン２１を形成する。このレジストパターン２１をマスクとして、ヒ素のイオン注入を加速エネルギー５０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で行い、ＮＭＯＳ領域１１にＮｃｈソース／ドレイン２２を形成する。
【００５４】
同様に、図示しないが、Ｐｃｈの領域以外の位置にレジストパターンを形成し、このレジストパターンをマスクとして、ボロンのイオン注入を加速エネルギー１０ｋｅＶ、ドーズ量５×１０１５ｃｍ−２の条件で行い、Ｐｃｈソース／ドレインを形成する。
【００５５】
次に、図１６に示すように、ダミーゲート１３ａ、スペーサー２０、素子分離７ａ全体を覆うように、すなわち全面にシリコン窒化膜からなるコンタクトエッチのストッパー膜２３をＬＰＣＶＤにより３０ｎｍ程度生成する。さらに、コンタクトエッチのストッパー膜２３の上に、層間絶縁膜２４を常圧ＣＶＤにより３００ｎｍから４００ｎｍ程度の膜厚で生成する。
【００５６】
次に、図１７に示すように、層間絶縁膜２４およびコンタクトエッチのストッパー膜２３をＣＭＰにより研磨し、ダミーゲート１３ａの上面を露出させる。
【００５７】
次に、図１８に示すように、ダミーゲート１３ａ（図１７参照）およびダミーゲート酸化膜１２ｂ（図１２参照）を反応性イオンエッチングにより除去し、ゲート溝２５を形成する。このとき、ゲート溝２５は、側壁中部２６と、側壁中部２６の下側で接続されて基板に向かって幅が小さくなるように形成した側壁下部２７と、側壁下部２７の下側で接続された底部２８とによって構成されている。ここで、前述のように、ダミーゲート酸化膜１２ｂ（図１２参照）は、上側から下側（Ｐ型シリコン基板１側）に向かって幅が小さくなるテーパー形状であったので、側壁下部２７も、上側から下側に向かって幅が小さくなるテーパー形状となる。
従って、ゲート溝の底部の幅２８ａは、上端部における幅２５ａよりも小さくなっている。
【００５８】
次に、図１９に示すように、ゲート溝２５（図１８参照）の内部を被覆するように、Ａｌ２Ｏ３、ＨｆＯ２などからなる高誘電体絶縁膜、あるいはシリコン窒化膜などからなるゲート絶縁膜２９を５ｎｍ程度形成する。このとき、ゲート溝の側壁下部２７（図１８参照）は、Ｐ型シリコン基板１に向かって幅が縮小した形状となっているので、ゲート絶縁膜の被覆性が向上し、ゲート溝の側壁下部２７（図１８参照）と、ゲート溝の底部２８との接点２８ｂにおいても、ゲート絶縁膜の薄膜化は起こっていない。
【００５９】
次に、溝状のゲート絶縁膜２９の内面にＴｉＮなどからなる第１の金属膜３０を５ｎｍ程度形成する。このとき、第１の金属膜３０は、ＭＯＳＦＥＴの閾値などを左右するものであるので、仕事関数や高誘電体膜との反応性を勘案して決定する。このとき、第１の金属膜３０も溝を残している。
次に、電極の抵抗を下げるため、第１の金属膜３０で形成した溝を埋めるように、タングステンや銅などからなる第２の金属膜３１を３００ｎｍ形成する。
【００６０】
次に、図２０に示すように、ゲート溝２５（図１８参照）の外部に形成した第２の金属膜３１、第１の金属膜３０、およびゲート絶縁膜２９をＣＭＰにより除去することにより、ダマシン型ゲート３２を形成する。
【００６１】
ここで、図２０の工程に代えて、図２１に示すように、第２の金属膜３１を形成後、リソグラフィによりゲート形成位置１４（図１１参照）にゲート溝２５（図１８参照）の幅より広い幅のレジストパターン（図示しない）を形成し、第２の金属膜３１、第１の金属膜３０およびゲート絶縁膜２９を選択エッチングし、リプレース型ゲート３３を形成するようにしても良い。
【００６２】
これ以降は、ダマシン型ゲートを形成する場合、およびリプレース型ゲートを形成する場合も、ともに第２の層間絶縁膜を堆積し、コンタクトおよび配線を形成する。これらの工程は、この分野で既知の工程であるので説明を省略する。
【００６３】
なお、上記説明からも理解されるとおり、ここでダマシン型ゲート電極とは、ゲート形成位置にダミーゲート酸化膜およびダミーゲートを形成し、ゲート形成位置以外の位置にダミーゲートとほぼ同じ高さになるように層間絶縁膜を形成し、ダミーゲートおよびダミーゲート酸化膜を除去することにより形成したゲート形成位置の凹部の底部および側壁にゲート絶縁膜が埋め込まれ、埋め込まれたゲート絶縁膜で形成した溝が、電極膜により埋め込まれた構造の電極のことをいう。
また、リプレース型ゲート電極とは、ゲート形成位置にダミーゲート酸化膜およびダミーゲートを形成し、ゲート形成位置以外の位置にダミーゲートとほぼ同じ高さになるように層間絶縁膜を形成し、ダミーゲートおよびダミーゲート酸化膜を除去することにより形成したゲート形成位置の凹部の底部および側壁にゲート絶縁膜が埋め込まれ、埋め込まれたゲート絶縁膜で形成した溝が、電極膜により埋め込まれ、ゲート絶縁膜および電極膜がそれぞれゲート形成位置の凹部の上部かつ外側に接続された状態で一定長さ横方向に積層されている構造の電極のことをいう。
【００６４】
以上述べたように、この実施の形態では、ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置の製造方法において、ダミーゲート酸化膜表面に窒素をイオン注入することにより、ダミーゲート酸化膜表面側の窒素濃度が大きく、基板側が小さくなるようにした。
【００６５】
このようにして、ダミーゲートを形成後、ダミーゲート酸化膜を弗酸水溶液により等方性エッチングすると、窒素濃度が大きいダミーゲート側はエッチング速度が小さく、窒素濃度が小さい基板側はエッチング速度が大きいため、上側から基板側に向かって幅が縮小したテーパー形状のダミーゲート酸化膜を形成する。
【００６６】
ダミーゲート酸化膜を上記のような形状にしておくことにより、ダミーゲートおよびダミーゲート酸化膜を除去すると、ゲート溝の側壁下部は、上側から基板に向かって幅が縮小したテーパー形状となる。従ってゲート絶縁膜を埋め込む工程において、ゲート溝底部のエッジに対する被覆性を向上させることができるので、特にゲート絶縁膜耐圧や、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）特性など、ゲート絶縁膜の高信頼性を維持することが可能な半導体装置および製造方法を得ることができる。
【００６７】
実施の形態２．
図２２〜３２は、本発明実施の形態２による半導体装置の製造方法を、半導体装置の断面により、順を追って説明する工程説明図である。
【００６８】
素子分離形成に関しては、実施形態１の製造方法に従って形成するものとする。
図２２に、素子分離形成後の断面図を示す。Ｐ型シリコン基板１に、素子分離７ａを形成する。６はライナー酸化膜である。実施の形態１と同様、ＮＭＯＳのみ図示する。
【００６９】
その後、図２３に示すように、熱酸化膜８を縦型拡散炉により１０ｎｍ程度の膜厚で生成し、ＮＭＯＳ領域１１以外の位置にレジストパターン９をリソグラフィにより形成する。これをマスクとして、ＮＭＯＳ領域１１にイオン注入を行い、Ｐ型ウェル１０を形成する。イオン注入は、実施形態１と同一の条件で行う。
【００７０】
同様に、図示しないが、ＰＭＯＳ領域以外の位置にリソグラフィによりレジストパターンを形成し、これをマスクとしてイオン注入を行い、Ｎ型ウェルを形成する。イオン注入は、実施形態１と同一の条件で行う。
Ｐ型ウェルおよびＮ型ウェルを形成後、熱酸化膜８を希弗酸水溶液により全面除去する。
【００７１】
次に、図２４に示すように、ダミーゲート酸化膜１２を縦型拡散炉により５ｎｍ程度形成し、さらに、ダミーゲート酸化膜１２の上に多結晶シリコン膜１３をＬＰＣＶＤにより２００ｎｍ程度形成する。
【００７２】
次に、図２５に示すように、ＮＭＯＳ領域１１のゲート形成位置１４にレジストパターン１５をリソグラフィにより形成し、これをマスクとしてダミーゲート１３ａを形成する。
【００７３】
次に、図２６に示すように、ＮＭＯＳ領域１１以外の位置にリソグラフィによりレジストパターン１７を形成し、ＮｃｈのエクステンションおよびＮｃｈのＨａｌｏ形成のためのイオン注入を行う。イオン注入は、実施の形態１で用いた条件と同一条件で行い、Ｎｃｈのエクステンション１８、ＮｃｈのＨａｌｏ１９を形成する。
【００７４】
同様に、図示しないが、Ｐｃｈ領域以外の位置にレジストパターンを形成し、ＰｃｈのエクステンションおよびＰｃｈのＨａｌｏのイオン注入を行う。イオン注入は実施の形態１で用いた条件と同一条件で行い、Ｐｃｈのエクステンション、ＰｃｈのＨａｌｏを形成する。
【００７５】
次に、図２７に示すように、素子分離７ａ、ダミーゲート酸化膜１２、及びダミーゲート１３ａ、すなわち全体を覆うようにシリコン窒化膜をＬＰＣＶＤにより１００ｎｍから１５０ｎｍ程度形成したのち、ドライエッチングを行うことにより、ダミーゲート１３ａの側壁にシリコン窒化膜からなるスペーサー２０を形成する。
【００７６】
次に、図２８に示すように、ＮＭＯＳ領域１１以外の位置にリソグラフィによりレジストパターン２１を形成してイオン注入を行い、Ｎｃｈソース／ドレイン２２を形成する。イオン注入は、実施の形態１と同一条件で行う。
【００７７】
同様に、図示しないが、Ｐｃｈ領域以外の位置にレジストパターンを形成してイオン注入を行い、Ｐｃｈソース／ドレインを形成する。イオン注入は、実施の形態１と同一条件で行う。
【００７８】
次に、図２９に示すように、ダミーゲート１３ａ、スペーサー２０、素子分離７ａ全体を覆うように、シリコン窒化膜からなるコンタクトエッチのストッパー膜２３をＬＰＣＶＤにより３０ｎｍ生成する。さらに、コンタクトエッチのストッパー膜２３の上に、層間絶縁膜２４を常圧ＣＶＤにより３００ｎｍから４００ｎｍ程度の膜厚で形成する。
【００７９】
次に、図３０に示すように、層間絶縁膜２４およびコンタクトエッチのストッパー膜２３をＣＭＰにより研磨し、ダミーゲート１３ａの上面を露出させる。このとき、ダミーゲート１３ａの上端部１３ｂの外側に接するように、シリコン窒化膜のスペーサー２０の上端部２０ａが露出している。さらに、スペーサー２０の上端部２０ａの外側に接するように、ＣＭＰにより研磨されたコンタクトエッチのストッパー膜２３の切断面２３ａが露出している。
このとき、ＣＭＰにより研磨されて露出したシリコン窒化膜のスペーサー２０の上端部２０ａと、ＣＭＰにより研磨されて露出したコンタクトエッチのストッパー膜２３の切断面２３ａは、ダミーゲート１３ａの上面とほぼ同じ高さになっている。
【００８０】
次に、図３１に示すように、シリコン窒化膜のスペーサー２０の上端部２０ａ（図３０参照）と、その外側にあるコンタクトエッチのストッパー膜２３の切断面２３ａ（図３０参照）を、熱燐酸によりウェットエッチングし、ダミーゲート１３ａの上端部１３ｂの外側に、５０ｎｍ程度の窪み３４を形成する。
【００８１】
次に、図３２に示すように、ダミーゲート１３ａ（図３１参照）およびダミーゲート酸化膜１２（図３１参照）を反応性イオンエッチングにより除去し、ゲート溝２５を形成する。このとき、ゲート溝２５は、側壁中部２６と、側壁中部２６の下側で接続された底部２８と、側壁中部２６の上側で接続された開口部３５とによって構成されている。
【００８２】
ここで、前述のように、熱燐酸によるウェットエッチングによる窪み３４が開口部３５を形成しており、Ｐ型シリコン基板１から離れる方向に向かって外側に広がった形状をしている。従って、ゲート溝２５の上端部の幅２５ａは、底部の幅２８ａよりも大きくなっている。このとき、ゲート溝２５のアスペクト比は実質的に、ゲート溝の底部の幅２８ａに対するゲート溝の側壁中部２６の基板からの高さ２６ａの比、すなわち２６ａ／２８ａと等しくなり、従来の技術によるゲート溝のアスペクト比（図３２では、Ｈ／２８ａと等しい）よりも小さくなる。
【００８３】
次に、図３３に示すように、ゲート溝２５（図３２参照）内部を被覆するように、Ａｌ２Ｏ３、ＨｆＯ２などからなる高誘電体絶縁膜、またはシリコン窒化膜からなるゲート絶縁膜２９を５ｎｍ程度形成する。このとき、ゲート溝２５（図３２参照）の上端の開口部３５（図３２参照）は、Ｐ型シリコン基板１から離れる方向に向かって外側に広がった形状となっているので、実質的にはゲート溝のアスペクト比は小さくなる。
従ってゲート絶縁膜の被覆性が向上し、ゲート溝の側壁中部２６（図３２参照）と、底部２８（図３２参照）の接点２８ｂにおいても、ゲート絶縁膜の薄膜化は起こっていない。
【００８４】
次に、溝状のゲート絶縁膜２９の内面にＴｉＮなどからなる第１の金属膜３０を５ｎｍ程度形成する。このとき、第１の金属膜３０は、ＭＯＳＦＥＴの閾値などを左右するものであるので、仕事関数や高誘電体膜との反応性を勘案して決定する。
このとき、第１の金属膜３０も溝を残している。次に、電極の抵抗を下げるため、第１の金属膜３０により形成した溝を埋めるように、タングステンや銅などからなる第２の金属膜３１を３００ｎｍ生成する。
【００８５】
次に、図３４に示すように、ゲート溝２５（図３２参照）の外部に形成した第２の金属膜３１、第１の金属膜３０、およびゲート絶縁膜２９（図３３参照）をＣＭＰにより除去することにより、ダマシン型ゲート３２を形成する。
【００８６】
ここで、図３４の工程に代えて、図３５に示すように、第２の金属膜３１（図３３参照）を形成後、リソグラフィによりゲート形成位置１４（図２５参照）にゲート溝２５（図３２参照）の幅より広い幅のレジストパターンを形成し、第２の金属膜３１、第１の金属膜３０、およびゲート絶縁膜２９（図３３参照）を選択エッチングし、リプレース型ゲート３３を形成するようにしても良い。
【００８７】
なお、図３５から分かるように、この実施の形態においては、リプレース型ゲートをゲート溝の底部と、基板に垂直な側壁の内側に形成した部分（下部）、上記下部の上側で接続され、基板から離れる方向に向かって広がりをもつゲート溝開口部の内側に形成した部分（中間部）と、上記中間部に接続され、水平方向に広がる部分（上部）とを有するように形成している。
【００８８】
これ以降は、ダマシン型ゲートを形成する場合及び、リプレース型ゲートを形成する場合も、ともに、この上に第２の層間絶縁膜を堆積し、コンタクトおよび配線を形成する。これらの工程はこの分野で既知であるので説明を省略する。
【００８９】
以上述べたように、この実施の形態では、ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置の製造方法において、ダミーゲートの上端部に接する窒化膜のスペーサーの上端部と、スペーサーの外側に接するストッパー膜の露出した切断面に窪みを形成するようにした。
このようにすれば、ゲート溝は、上端部が基板から離れる方向に向かって外側に広がった形状となる。従ってゲート溝の実質的なアスペクト比を小さくすることができ、ゲート絶縁膜を埋め込む工程において、ゲート溝底部のエッジに対する被覆性を向上させることができる。これにより、特にゲート絶縁膜耐圧や、ＴＤＤＢ特性など、ゲート絶縁膜の高信頼性を維持することが可能な半導体装置および製造方法を得ることができる。
【００９０】
実施の形態３．
素子分離を形成した後、層間絶縁膜およびコンタクトエッチのストッパー膜をＣＭＰにより研磨してダミーゲートの上面を露出させるまでの工程を、実施の形態１で示した工程と同一の工程（図１〜図１７までの工程）により形成する。それ以降の工程は、実施の形態２で示した、露出したダミーゲートの上端部の外側に窪みを形成する工程（図３１の工程）、およびそれに続く工程（図３２〜３５までの工程）と同一の工程により形成する。
【００９１】
このように形成することにより、図３６に示すように、ゲート電極の下部が基板に向かって縮小するテーパー形状となり、且つ、上部が基板と離れる方向に向かって外側に広がった形状のダマシン型ゲート３２を形成することができる。また、図３７に示すように、ゲート電極の下部が基板に向かって縮小するテーパー形状となり、且つ、ゲート電極の中間部が基板から離れる方向に向かって外側に広がった形状のリプレース型ゲート３３を形成することも可能である。
【００９２】
これ以降は、ダマシン型ゲートを形成する場合及び、リプレース型ゲートを形成する場合も、ともに、この上に第２の層間絶縁膜を堆積し、コンタクトおよび配線を形成する。これらの工程はこの分野で既知であるので説明を省略する。
【００９３】
以上述べたように、この実施の形態では、ダマシン型ゲートあるいはリプレース型ゲートを有する半導体装置の製造方法において、ダミーゲート酸化膜が上側から基板に向かって幅が縮小されたテーパー形状となるようにしたので、ゲート溝の側壁下部は、上側から基板に向かって幅が縮小されたテーパー形状となる。さらに、ダミーゲートの上端部に接する窒化膜のスペーサーの上端部と、スペーサーの外側に接するストッパー膜の露出した切断面に窪みを形成するようにしたので、ゲート溝の上端部は基板から離れる方向に向かって外側に広がった形状となる。従ってゲート溝の実質的なアスペクト比を小さくすることができ、ゲート絶縁膜を埋め込む工程において、ゲート溝底部のエッジに対する被覆性を向上させることができる。なお、この実施の形態は、実施の形態１と実施の形態２を組み合わせたものであり、より高い効果を期待できる。以上から、特にゲート絶縁膜耐圧や、ＴＤＤＢ特性など、ゲート絶縁膜の高信頼性を維持することが可能な半導体装置および製造方法を得ることができる。
【００９４】
【発明の効果】
以上説明したように、本発明による半導体装置およびその製造方法によれば、ゲート絶縁膜の高信頼性を維持することが可能な半導体装置およびその製造方法を得ることができる。
【図面の簡単な説明】
【図１】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図２】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図３】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図４】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図５】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図６】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図７】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図８】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図９】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１０】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１１】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１２】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１３】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１４】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１５】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１６】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１７】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１８】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図１９】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図２０】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図２１】本発明の実施形態１の半導体装置の製造方法を示す１つの工程図。
【図２２】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図２３】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図２４】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図２５】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図２６】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図２７】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図２８】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図２９】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図３０】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図３１】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図３２】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図３３】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図３４】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図３５】本発明の実施形態２の半導体装置の製造方法を示す１つの工程図。
【図３６】本発明の実施形態３の半導体装置の製造方法を示す１つの工程図。
【図３７】本発明の実施形態３の半導体装置の製造方法を示す１つの工程図。
【図３８】従来の半導体装置の製造方法を示す１つの工程図。
【図３９】従来の半導体装置の製造方法を示す１つの工程図。
【図４０】従来の半導体装置の製造方法を示す１つの工程図。
【図４１】従来の半導体装置の製造方法を示す１つの工程図。
【図４２】従来の半導体装置の製造方法を示す１つの工程図。
【図４３】従来の半導体装置の製造方法を示す１つの工程図。
【図４４】従来の半導体装置の製造方法を示す１つの工程図。
【図４５】従来の半導体装置の製造方法を示す１つの工程図。
【図４６】従来の半導体装置の製造方法を示す１つの工程図。
【図４７】従来の半導体装置の製造方法を示す１つの工程図。
【図４８】従来の半導体装置の製造方法を示す１つの工程図。
【図４９】従来の半導体装置の製造方法を示す１つの工程図。
【図５０】従来の半導体装置の製造方法を示す１つの工程図。
【符号の説明】
１  Ｐ型シリコン基板、  ２  バッファ熱酸化膜、  ３  シリコン窒化膜、  ５  トレンチ、  ６  ライナー酸化膜、  ７  埋め込み酸化膜、  ７ａ  素子分離、  ８  熱酸化膜、  １０  Ｐ型ウェル、  １２  ダミーゲート酸化膜、  １３  多結晶シリコン膜、  １３ａ  ダミーゲート、  １８  Ｎｃｈのエクステンション、  １９  ＮｃｈのＨａｌｏ、  ２０  スペーサー、  ２２  Ｎｃｈソース／ドレイン、  ２３  コンタクトエッチのストッパー膜、  ２４  層間絶縁膜、  ２５  ゲート溝、  ２６  ゲート溝の側壁中部、  ２７  ゲート溝の側壁下部、  ２８  ゲート溝の底部、２８ａ  ゲート溝の底部の幅、  ２８ｂ  ゲート溝の底部とゲート溝側壁下部の接点、  ２９  ゲート絶縁膜、  ３０  第１の金属膜、  ３１  第２の金属膜、  ３２  ダマシン型ゲート、  ３３  リプレース型ゲート、  ３５  ゲート溝上端の開口部、  Ｈ  ゲート溝の高さ、  Ｗ  ゲート溝の幅。
【図１】
2005019892.tif 000003
【図２】
2005019892.tif 000004
【図３】
2005019892.tif 000005
【図４】
2005019892.tif 000006
【図５】
2005019892.tif 000007
【図６】
2005019892.tif 000008
【図７】
2005019892.tif 000009
【図８】
2005019892.tif 000010
【図９】
2005019892.tif 000011
【図１０】
2005019892.tif 000012
【図１１】
2005019892.tif 000013
【図１２】
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【図１３】
2005019892.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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