(57)【要約】【課題】  表面段差部に金属薄膜のドライエッチング残りが発生するのを防止すると共に、オゾンテオス膜上の薄膜抵抗の抵抗値を適切に制御できる半導体装置の成膜方法とする。【解決手段】  まず、図１（ａ）に示すように、半絶縁性ＧａＡｓで構成された半導体基板１０１上にＨＢＴなどの素子を作りこむことによって高低差約１μｍの段差部１０２を形成する。次に、図１（ｂ）に示すように、テトラエトキシシランとオゾンの混合ガスを用いた常圧ＣＶＤ法によって膜厚９００ｎｍの第１のオゾンテオス膜１０３を形成する。このときの基板温度は３５０℃、オゾン濃度は１４０ｇ／ｍ3である。次に基板温度を３５０℃に保ったままオゾン濃度を１０ｇ／ｍ3に減少させて、膜厚１００ｎｍの第２のオゾンテオス膜１０４を形成する。【選択図】  図１
2005019974.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に、オゾンを含む反応ガスを用いた化学的気相成長法により第１のシリコン酸化膜を形成する第１の成膜工程と、
前記第１のシリコン酸化膜上に、前記第１の成膜工程の場合よりもオゾン濃度を減少させた前記化学的気相成長法によって第２のシリコン酸化膜を形成する第２の成膜工程とを含む
ことを特徴とする半導体装置の成膜方法。
【請求項２】
前記第１の成膜工程におけるオゾン濃度が１００ｇ／ｍ３以上であり、かつ前記第２の成膜工程におけるオゾン濃度が５０ｇ／ｍ３以下である
ことを特徴とする請求項１記載の半導体装置の成膜方法。
【請求項３】
前記第２のシリコン酸化膜の膜厚が５０ｎｍ以上である
ことを特徴とする請求項１記載の半導体装置の成膜方法。
【請求項４】
前記第１の成膜工程におけるオゾン濃度が約１４０ｇ／ｍ３であり、かつ前記第２の成膜工程におけるオゾン濃度が約１０ｇ／ｍ３である
ことを特徴とする請求項２記載の半導体装置の成膜方法。
【請求項５】
前記第１のシリコン酸化膜の膜厚が７００〜９００ｎｍであり、前記第２のシリコン酸化膜の膜厚が５０〜１００ｎｍである
ことを特徴とする請求項３記載の半導体装置の成膜方法。
【請求項６】
前記半導体基板は、段差部を有し、前記第１のシリコン酸化膜の膜厚が前記段差部の高低差の５０％以上となる
ことを特徴とする請求項１記載の半導体装置の成膜方法。
【請求項７】
前記段差部の高低差が５００ｎｍ以上である
ことを特徴とする請求項６記載の半導体装置の成膜方法。
【請求項８】
前記反応ガスは有機シラン系原料を含む
ことを特徴とする請求項１記載の半導体装置の成膜方法。
【請求項９】
前記有機シラン系原料としてテトラエトキシシランを用いる
ことを特徴とする請求項８記載の半導体装置の成膜方法。
【請求項１０】
前記半導体装置の成膜方法は、さらに、
前記第２の成膜工程の後に、前記第２のシリコン酸化膜上に金属膜を形成する工程と、
前記金属膜の一部を、ドライエッチングを用いて除去する工程とを含む
ことを特徴とする請求項１記載の半導体装置の成膜方法。
【請求項１１】
前記化学的気相成長法は、大気圧の圧力下で行われる
ことを特徴とする請求項１記載の半導体装置の成膜方法。
【請求項１２】
半導体基板上に、オゾンを含む反応ガスを用いた化学的気相成長法によりシリコン酸化膜を形成する成膜方法であって、
前記シリコン酸化膜の成長に応じて前記オゾン濃度を減少させる
ことを特徴とする半導体装置の成膜方法。
【請求項１３】
前記オゾン濃度は、時間と共に連続的に変化させる
ことを特徴とする請求項１２記載の半導体装置の成膜方法。
【請求項１４】
前記オゾン濃度は、時間に対しステップ状に変化させる
ことを特徴とする請求項１２記載の半導体装置の成膜方法。
【請求項１５】
半導体基板上に、オゾンを含む反応ガスを用いた化学的気相成長法により第１のシリコン酸化膜を形成する第１の成膜手段と、
前記第１のシリコン酸化膜上に、前記第１の成膜工程の場合よりもオゾン濃度を減少させた前記化学的気相成長法によって第２のシリコン酸化膜を形成する第２の成膜手段とを備える
ことを特徴とする半導体装置の成膜装置。
【請求項１６】
前記成膜装置は、さらに、
前記第２の成膜手段における前記第２のシリコン酸化膜の形成の後に、前記第２のシリコン酸化膜上に金属膜を形成する形成手段と、
前記金属膜の一部を、ドライエッチングを用いて除去する除去手段とを備える
ことを特徴とする請求項１５記載の半導体装置の成膜装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の成膜方法に関するものであり、特に段差部を有する半導体装置の層間絶縁膜の成膜方法に関するものである。
【背景技術】
【０００２】
高周波用途の半導体集積回路であるモノリシックマイクロ波集積回路（ＭＭＩＣ）は、電界効果トランジスタ（ＦＥＴ）、ヘテロ接合バイポーラトランジスタ（ＨＢＴ）等の能動素子と抵抗、インダクタ、キャパシタ等の受動素子を同一の半導体基板上に集積化し形成される。単体素子と比較した場合ＭＭＩＣでは、マイクロ波コンポーネントの小型・軽量化が可能であるため価格を低減でき、素子間を金ワイヤーで接続する必要がないため高周波特性が向上するなどの利点がある。
【０００３】
ＭＭＩＣの構成要素の１つである抵抗には、窒化タングステンシリサイド（ＷＳｉＮ）などの金属による薄膜抵抗が用いられる。薄膜抵抗はスパッタリング法などを用いて金属を成膜した後、塩素ガスなどを用いたドライエッチングでパターニングすることによって形成される。このとき薄膜抵抗は他の素子と電気的に分離するためにシリコン酸化膜（ＳｉＯ2）などの絶縁膜上に形成されるが、先にＦＥＴやＨＢＴなどの素子を作りこんでいる場合、素子の段差部において金属がドライエッチングで除去できずに残るという問題がある。
【０００４】
図６は、この従来の薄膜抵抗形成時の金属残りの問題を説明するための半導体装置の断面図である。
基板６０１上に段差部６０５等の表面段差がある状態で絶縁膜６０３上に金属薄膜を堆積し、ドライエッチングで薄膜抵抗６０２を形成すると、基板６０１の段差部６０５にドライエッチングで除去できない金属残り６０４が発生する。
【０００５】
この問題を回避するために、有機シランとオゾンの混合ガスを用いた常圧ＣＶＤ法を用いて形成したＳｉＯ2膜（以下、オゾンテオス膜と称する）を用いる絶縁膜形成方法がある（例えば、特許文献１参照）。この特許文献１に示す方法においては、従来のプラズマＣＶＤ法で形成したＳｉＯ2膜と比較して、オゾンテオス膜は段差被覆性が良く、表面段差を緩和することができる。そのため薄膜抵抗の下地絶縁膜としてオゾンテオス膜を用いることによって、段差部における金属残りの問題を回避できる。
【特許文献１】特開平３−１２３０２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記従来の絶縁膜形成方法には、以下のような問題点がある。すなわち、オゾンテオス膜は成膜時のオゾン濃度によって段差被覆性が変化し、オゾン濃度が高いほど段差被覆性が良くなる。しかしながら、段差を緩和するために高濃度のオゾンを用いてオゾンテオス膜を成膜すると表面のラフネスが大きくなる等、オゾンテオス膜の表面が荒れ、その結果オゾンテオス膜上の薄膜抵抗の抵抗値が変化して設計値通りの抵抗値が得られないという問題がある。
【０００７】
上記課題に鑑み本発明は、製造時における信頼性が高く、また、抵抗値の制御性に優れた半導体装置の成膜方法を提供するものである。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の半導体装置の成膜方法は、［請求項１］。
この構成により、高濃度のオゾンを用いて第１のシリコン酸化膜を形成した後に連続して低濃度のオゾンを用いて第２のシリコン酸化膜を形成することにより、シリコン酸化膜の段差被覆性を損なわずに表面荒れを防止することができる。
【０００９】
また、本発明に係る半導体装置の成膜方法は、［請求項３］。
このように、低濃度オゾンを用いる第２のシリコン酸化膜の膜厚を５０ｎｍ以上とすることにより、シリコン酸化膜の表面荒れを適度に防止して、薄膜抵抗の抵抗値を設定値通りの値に制御することができる。
【発明の効果】
【００１０】
以上説明したように本発明に係る半導体装置の成膜方法によれば、段差被覆性が優れ、且つオゾンテオス膜の表面荒れが抑制できる。そのため外部からの水分の浸入が困難となり、半導体装置の信頼性は高くなる。
【００１１】
また、オゾンテオス膜上に形成された薄膜抵抗の抵抗値は、設計値通りの値に制御可能であり、再現性が高く安定した半導体装置の製造が可能となる。
さらに、第１と第２のオゾンテオス膜は連続して堆積するため半導体装置の生産性が高くなる。
【発明を実施するための最良の形態】
【００１２】
本発明の実施の形態における半導体装置の成膜方法について図面を参照しながら説明する。尚、以下の実施の形態の説明における数値は例示である。
図１は、本発明の実施の形態における半導体装置の工程断面図である。まず、図１（ａ）に示すように、半絶縁性ＧａＡｓで構成された半導体基板１０１上にＨＢＴなどの素子を作りこむことによって高低差約１μｍの段差部１０２が形成される。尚、この段差部１０２は電極等である。
【００１３】
次に、図１（ｂ）に示すように、テトラエトキシシランとオゾンの混合ガスを用いて、化学的気相成長法である常圧ＣＶＤ法によって膜厚９００ｎｍの第１のオゾンテオス膜１０３を形成する。このときの基板温度は３５０℃、オゾン濃度は１４０ｇ／ｍ3である。次に基板温度を３５０℃に保ったままオゾン濃度を１０ｇ／ｍ3に減少させて、膜厚１００ｎｍの第２のオゾンテオス膜１０４を形成する。
【００１４】
次に、図１（ｃ）に示すように、窒素雰囲気中での反応性スパッタリング法を用いてＷＳｉＮで構成された金属膜１０５を全面に１００ｎｍ堆積する。次にフォトリソグラフィーによって薄膜抵抗を形成する部分にフォトレジストでパターニングを行い、塩素ガスと酸素ガスを用いたドライエッチングによって抵抗以外の部分の金属膜を除去する。次にフォトレジストをアッシングすると、図１（ｄ）に示すように、薄膜抵抗１０６が形成される。この薄膜抵抗１０６の厚さは１００〜２００ｎｍとなる。
【００１５】
段差被覆性を良くするためには高濃度のオゾンを用いる第１のオゾンテオス膜をできるだけ厚く堆積する必要があるが、後工程でオゾンテオス膜のドライエッチングをする必要がある場合、加工性の点から膜厚は制限される。ただし薄膜抵抗のドライエッチング時に段差部に金属のエッチング残りが発生しないようにするために、第１のオゾンテオス膜は段差部の高低差の５０％以上の膜厚にすることが望ましい。また段差被覆性はオゾン濃度に敏感であり、濃度が高いほど被覆性が改善されるためオゾン濃度は１００ｇ／ｍ3以上であることが望ましい。
【００１６】
第１のオゾンテオス膜の堆積後、連続して低濃度のオゾンを用いる第２のオゾンテオス膜を堆積する際、オゾンテオス膜の表面荒れを低減するためにオゾン濃度は５０ｇ／ｍ3以下に設定することが望ましい。第２のオゾンテオス膜の膜厚は大きいほど表面荒れが低減されるが、加工性の点から膜厚は制限される。
【００１７】
図２は本発明の実施の形態における第２のオゾンテオス膜の膜厚に対する薄膜抵抗の抵抗値の依存性を表すグラフである。図より第２のオゾンテオス膜の膜厚が５０ｎｍ以上であれば、薄膜抵抗の抵抗値の上昇は抑制できることがわかる。尚、図２はプラズマＣＶＤ法を用いて形成された薄膜抵抗の抵抗値を１００％として、常圧ＣＶＤ法を用いて第２のオゾンテオス膜上に形成される薄膜抵抗の抵抗値を相対値として比較している。
【００１８】
図３は、第１のオゾンテオス膜及び第２のオゾンテオス膜の膜厚を変化させた場合の表面状態を示す拡大写真図である。尚、顕微鏡には走査型電子顕微鏡(SEM：scanning electron microscope)を用い、１０万倍に拡大した実測図となる。
【００１９】
条件１においては、８００ｎｍの高濃度オゾンテオス膜のみを堆積した場合の表面状態を示し、条件２においては、７５０ｎｍの高濃度オゾンテオス膜の堆積後に、連続して低濃度の第２のオゾンテオス膜を５０ｎｍを堆積した場合の表面状態を示し、条件３においては、７００ｎｍの高濃度オゾンテオス膜の堆積後に、連続して低濃度の第２のオゾンテオス膜を１００ｎｍを堆積した場合の表面状態を示し、条件４においては、６００ｎｍの高濃度オゾンテオス膜の堆積後に、連続して低濃度の第２のオゾンテオス膜を２００ｎｍを堆積した場合の表面状態を示している。
【００２０】
そして、後の工程においては、窒素雰囲気中での反応性スパッタリング法を用いてＷＳｉＮ（窒化タングステンシリサイド）で構成された金属膜を全面に１００ｎｍ堆積され、薄膜抵抗が形成される。この薄膜抵抗の抵抗値は条件１では１０００Ω以上となっているが条件２，３においては設定値通りの５００Ω近辺となる。
【００２１】
このように、第２のオゾンテオス膜の膜厚は厚いほど表面荒れが低減されるが、膜厚抵抗を制御する点からも第２のオゾンテオス膜の膜厚は、条件２や条件３に示す５０ｎｍ〜１００ｎｍ程度が望ましい。
【００２２】
尚、半導体基板上に、常圧ＣＶＤ法によりオゾンテオス膜を形成する成膜工程において、上述したような第１のオゾン濃度及び第２のオゾン濃度を用いてオゾンテオス膜を形成する以外にも、図４に示すような方法も考え得る。
【００２３】
図４は、半導体装置の成膜方法の成膜工程における時間とオゾン濃度との関係を示すグラフである。
図４（ａ）は、オゾンテオス膜を形成する際に、第１のオゾン濃度及び第２のオゾン濃度を用いる場合、図４（ｂ）は、オゾンテオス膜の成長に応じてオゾン濃度を変更するために、オゾン濃度を時間と共に連続的に変化させてオゾンテオス膜の形成を行い場合、図４（ｃ）は、オゾン濃度を時間に対して数段に渡るステップ状に変化させてオゾンテオス膜の形成を行う場合のグラフとなる。
【００２４】
このように、本発明に係る半導体装置の成膜方法において、第１及び第２のオゾン濃度を用いて常圧ＣＶＤ法によりオゾンテオス膜を形成する以外に、連続的にオゾン濃度を変化、オゾン濃度を２以上の段階に分けてオゾンテオス膜を形成する等が考え得る。
【００２５】
また、図５は、成膜工程における常圧ＣＶＤ法及びプラズマＣＶＤ法を比較するための工程断面図である。
図５（ａ）は、基板５０１上に設けられる電極等の段差部５０３をプラズマＣＶＤ法によりＳｉＯ2膜５０２を形成するか、あるいは常圧ＣＶＤ法により低濃度オゾンを用いてオゾンテオス膜５０２を形成する場合を示し、段差部５０３にくぼみ５０２ａが発生する。図５（ｂ）は、基板５０１上に設けられる電極等の段差部５０３を常圧ＣＶＤ法により高濃度オゾンを用いてオゾンテオス膜５０４を形成する図を示し、高濃度オゾンを用いることにより段差被膜性を向上させ、図５（ａ）に示すくぼみ５０２ａの発生を防止する。
【００２６】
また、図５（ｃ）は、プラズマＣＶＤ法を用いてＳｉＯ2膜５０５を形成した場合において、このＳｉＯ2膜５０５の上部が先に引っ付くことにより段差部５０３等の電極間において空洞であるボイド５０７が形成される図を示し、図５（ｄ）は、高濃度オゾンの常圧ＣＶＤ法を用いた場合に形成されるオゾンテオス膜５０６を示す。このように、常圧ＣＶＤ法により高濃度オゾンを用いてオゾンテオス膜５０６を形成することにより、ボイド５０７の発生を防止することが可能となる。
【００２７】
以上の説明のように、本発明に係る半導体装置の成膜方法によれば、第１及び第２のオゾン濃度を用いてオゾンテオス膜を形成することにより、段差被覆性が優れ、且つオゾンテオス膜の表面荒れが抑制できる。そのため外部からの水分の浸入が困難となり、半導体装置の信頼性は高くなる。
【００２８】
また、オゾンテオス膜のでこぼことした表面荒れを防止できるために、オゾンテオス膜上に形成された薄膜抵抗の抵抗値は、設計値通りの値に制御可能であり、再現性が高く安定した半導体装置の製造が可能となる。
【００２９】
さらに、第１と第２のオゾンテオス膜は連続して堆積するため、常圧ＣＶＤ法を用いた成膜工程におけるオゾン濃度を変更するのみでよく、より半導体装置の生産性を高くすることが可能となる。
【産業上の利用可能性】
【００３０】
本発明に係る半導体装置の成膜方法は、段差部を有する半導体装置の層間絶縁膜の形成方法として用いることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明の実施の形態における半導体装置の工程断面図
【図２】本発明の実施の形態における第２のオゾンテオス膜の膜厚に対する薄膜抵抗の抵抗値の依存性を表す図
【図３】第１のオゾンテオス膜及び第２のオゾンテオス膜の膜厚を変化させた場合の表面状態を示す拡大写真図
【図４】半導体装置の成膜方法の成膜工程における時間とオゾン濃度との関係を示すグラフ
【図５】成膜工程における常圧ＣＶＤ法及びプラズマＣＶＤ法を比較するための工程断面図
【図６】従来の薄膜抵抗形成時の金属残りの問題を説明するための半導体装置の断面図
【符号の説明】
【００３２】
１０１  半導体基板
１０２  段差部
１０３  第１のオゾンテオス膜
１０４  第２のオゾンテオス膜
１０５  金属膜
１０６  薄膜抵抗
５０１  半導体基板
５０２，５０４，５０６  オゾンテオス膜
５０２ａ  くぼみ
５０３  段差部
５０５  ＳｉＯ2膜
５０７  ボイド
【図１】
2005019974.tif 000003
【図２】
2005019974.tif 000004
【図４】
2005019974.tif 000005
【図５】
2005019974.tif 000006
【図６】
2005019974.tif 000007
【図３】
2005019974.tif 000008