(57)【要約】【課題】  負荷電流に対する応答速度が異なる降圧回路を複数内蔵することにより、降圧回路の安定化コンデンサを削減してチップ面積の増大を抑制し、且つ出力電圧変動の小さい半導体装置を実現する。【解決手段】  半導体装置２０は、ｎ行ｍ列のメモリアレイ５、ｎ個のセンスアンプ４、第1の降圧回路１ａ、及び第２の降圧回路１ｂがそれぞれＧ個くりかえし構成されている。第１の降圧回路１ａは、３．３Ｖの外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を入力し、１．８Ｖに降圧した内部電源電位Ｖｄｄ（ｉｎｔ．）をメモリアレイ５のビット線に供給する。第２の降圧回路１ｂは、３．３Ｖの外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を入力し、１．８Ｖに降圧した内部電源電位Ｖｄｄ（ｉｎｔ．）をセンスアンプ４に供給する。第２の降圧回路１ｂは、第１の降圧回路１ａよりも負荷電流変動に対する応答が速い。【選択図】  図３
2005135521.tif 000002
【特許請求の範囲】
【請求項１】
第1の出力電圧側と接地の間に設けられた抵抗によって抵抗分割された第１の電位、及び基準電位を入力し、前記第１の電位と前記基準電位とを比較増幅する第１のコンパレータと、外部電源から供給される電位を電源として用い前記第１のコンパレータから出力される信号により前記第１の出力電圧を外部に出力する第１の出力トランジスタとを有し、前記第１の出力電圧は再度前記第１のコンパレータに入力される帰還ループ構造の第１の降圧回路と、
第２の出力電圧側と前記接地の間に設けられた抵抗によって抵抗分割された第２の電位、及び前記基準電位を入力し、前記第２の電位と前記基準電位とを比較増幅する前記第１のコンパレータよりも駆動能力の高い第２のコンパレータと、前記外部電源から供給される電位を電源として用い前記第２のコンパレータから出力される信号により前記第２の出力電圧を外部に出力する第２の出力トランジスタとを有し、前記第２の出力電圧は再度前記第２のコンパレータに入力される帰還ループ構造の第２の降圧回路と、
を具備し、
前記第２の降圧回路は、前記第１の降圧回路よりも負荷電流変動に対する応答が速いことを特徴とする半導体装置。
【請求項２】
前記第１及び第２の出力トランジスタは、同一ゲート寸法のＰｃｈＭＯＳトランジスタから構成され、前記第１及び第２のコンパレータはそれぞれ複数のＭＯＳトランジスタから構成され、且つ前記第２のコンパレータを構成するＭＯＳトランジスタのゲート幅寸法が前記第１のコンパレータを構成するＭＯＳトランジスタのゲート幅寸法よりも４倍以上大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第1の降圧回路は、ＳＲＡＭのメモリセルの電源として用い、前記第２の降圧回路はＳＲＡＭのセンスアンプの電源として用いることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記第1の降圧回路は、ＤＲＡＭのセンスアンプの電源として用い、前記第２の降圧回路はＤＲＡＭのメモリセルの電源として用いることを特徴とする請求項１又は２記載の半導体装置。
【請求項５】
第1の出力電圧側と接地の間に設けられた抵抗によって抵抗分割された第１の電位、及び基準電位を入力し、前記第１の電位と前記基準電位とを比較増幅する第１のコンパレータと、外部電源から供給される電位を電源として用い前記第１のコンパレータから出力される信号により前記第１の出力電圧を外部に出力する第１の出力トランジスタとを有し、前記第１の出力電圧は再度前記第１のコンパレータに入力される帰還ループ構造の第１の降圧回路と、
第２の出力電圧側と前記接地の間に設けられた抵抗によって抵抗分割された第２の電位、及び前記基準電位を入力し、前記第２の電位と前記基準電位とを比較増幅する第２のコンパレータと、前記外部電源から供給される電位を電源として用い前記第２のコンパレータから出力される信号により前記第２の出力電圧を出力する第２の出力トランジスタと、前記第２の出力電圧、及び前記基準電位を入力し、前記第２の出力電圧と前記基準電位とを比較増幅する第３のコンパレータと、前記外部電源から供給される電位を電源として用い前記第３のコンパレータから出力される信号により前記第３の出力電圧を外部に出力する第３の出力トランジスタとを有し、前記第２の出力電圧は再度前記第２のコンパレータに入力され、且つ前記第３の出力電圧は再度前記第３のコンパレータに入力される帰還ループ構造の第２の降圧回路と、
を具備し、
前記第２の降圧回路は、前記第１の降圧回路よりも負荷電流変動に対する応答が速いことを特徴とする半導体装置。
【請求項６】
前記第１、第２、及び第３の出力トランジスタは、ＰｃｈＭＯＳトランジスタから構成され、前記第１、第２、及び第３のコンパレータはそれぞれ複数のＭＯＳトランジスタから構成されていることを特徴とする半導体装置。
【請求項７】
前記第１、第２、及び第３の出力トランジスタは、それぞれ同一のゲート寸法であり、前記第１、第２、及び第３のコンパレータを構成するＭＯＳトランジスタは、それぞれ同一のゲート寸法であることを特徴とする請求項５又は６記載の半導体装置。
【請求項８】
前記第1の降圧回路は、ＳＲＡＭのメモリセルの電源として用い、前記第２の降圧回路はＳＲＡＭのセンスアンプの電源として用いることを特徴とする請求項５乃至７のいずれか１項記載の半導体装置。
【請求項９】
前記第1の降圧回路は、ＤＲＡＭのセンスアンプ電源として用い、前記第２の降圧回路はＤＲＡＭのメモリセルの電源として用いることを特徴とする請求項５乃至７のいずれか１項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電源回路を内蔵する半導体装置に係わり、特に負荷電流変動に対する応答速度が異なる降圧回路を複数内蔵する半導体装置に関する。
【背景技術】
【０００２】
半導体装置、特に、ＣＭＯＳ型半導体集積回路では、集積度の向上、消費電力の低減、及び各種機能の取りこみ等に対応するため素子の微細化が急速に進んでいる。それに伴い、素子の耐圧及び動作電圧が低下し、外部電源で直接回路及び素子が動作できなくなり、近年外部電源を降圧する降圧回路が半導体装置、特に大規模メモリ等に多用されている。
【０００３】
外部電源を降圧する降圧回路として、種々の降圧回路が提案されている。この種の降圧回路としては、図８に示すものが知られている（例えば、特許文献１参照。）。図８は、降圧回路を示す回路構成図である。
【０００４】
図８に示すように、この特許文献１に開示された降圧回路１００は、コンパレータ２００、基準電位発生回路３００、出力ＰｃｈＭＯＳトランジスタＰ１００、抵抗Ｒ１００、Ｒ２００、及び安定化コンデンサＣ１００から構成されている。
【０００５】
コンパレータ２００は、基準電位発生回路３００から発生した基準電位Ｖｒｅｆと、内部電源電位Ｖｄｄ（ｉｎｔ．）側と接地（グランド）４００の間に設けられた抵抗Ｒ１００、Ｒ２００によって抵抗分割された電位Ｖａを入力し、基準電位Ｖｒｅｆと抵抗分割された電位Ｖａとを比較増幅し、コンパレータ出力信号Ｖｐを出力ＰｃｈＭＯＳトランジスタＰ１００に出力する。
【０００６】
出力ＰｃｈＭＯＳトランジスタＰ１００は、外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を電源として用い、コンパレータ２００から出力されたコンパレータ出力信号Ｖｐにより動作して内部電源電位Ｖｄｄ（ｉｎｔ．）を出力する。そして、出力された内部電源電位Ｖｄｄ（ｉｎｔ．）は、抵抗分割された電位Ｖａとして再度コンパレータ２００に入力される。この帰還ループ構造により、降圧回路１００は、一定な内部電源電位Ｖｄｄ（ｉｎｔ．）を外部に出力する。
【０００７】
安定化コンデンサＣ１００は、内部電源電位Ｖｄｄ（ｉｎｔ．）側と接地４００の間に設けられ、負荷電流の大小や変動によらず一定な内部電源電位Ｖｄｄ（ｉｎｔ．）を外部に出力するために比較的容量の大きなものを用いる。
【特許文献１】特開２００２−２５８９５６号公報（頁７、図７）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述した降圧回路においては、内部電源電位Ｖｄｄ（ｉｎｔ．）の降下を防止するために、比較的容量の大きな、例えば、ＭＯＳトランジスタのゲートキャパシタで形成され、数十ｎＦ以上の容量値を有する安定化コンデンサを設けている。
【０００９】
このため電源回路を内蔵する半導体装置のチップ面積が増大するという問題点がある。
【００１０】
本発明は、上記問題に鑑みてなされたもので、その目的とするところは、負荷電流変動に対する応答速度が異なる降圧回路を複数内蔵することにより、降圧回路の安定化コンデンサを削減してチップ面積の増大を抑制し、且つ出力電圧変動の小さい半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
上記目的を達成するために、本発明の一態様の半導体装置は、第1の出力電圧側と接地の間に設けられた抵抗によって抵抗分割された第１の電位、及び基準電位を入力し、前記第１の電位と前記基準電位とを比較増幅する第１のコンパレータと、外部電源から供給される電位を電源として用い前記第１のコンパレータから出力される信号により前記第１の出力電圧を外部に出力する第１の出力トランジスタとを有し、前記第１の出力電圧は再度前記第１のコンパレータに入力される帰還ループ構造の第１の降圧回路と、第２の出力電圧側と前記接地の間に設けられた抵抗によって抵抗分割された第２の電位、及び前記基準電位を入力し、前記第２の電位と前記基準電位とを比較増幅する前記第１のコンパレータよりも駆動能力の高い第２のコンパレータと、前記外部電源から供給される電位を電源として用い前記第２のコンパレータから出力される信号により前記第２の出力電圧を外部に出力する第２の出力トランジスタとを有し、前記第２の出力電圧は再度前記第２のコンパレータに入力される帰還ループ構造の第２の降圧回路とを具備し、前記第２の降圧回路は、前記第１の降圧回路よりも負荷電流変動に対する応答が速いことを特徴とする。
【００１２】
更に、上記目的を達成するために、本発明の他態様の半導体装置は、第1の出力電圧側と接地の間に設けられた抵抗によって抵抗分割された第１の電位、及び基準電位を入力し、前記第１の電位と前記基準電位とを比較増幅する第１のコンパレータと、外部電源から供給される電位を電源として用い前記第１のコンパレータから出力される信号により前記第１の出力電圧を外部に出力する第１の出力トランジスタとを有し、前記第１の出力電圧は再度前記第１のコンパレータに入力される帰還ループ構造の第１の降圧回路と、第２の出力電圧側と前記接地の間に設けられた抵抗によって抵抗分割された第２の電位、及び前記基準電位を入力し、前記第２の電位と前記基準電位とを比較増幅する第２のコンパレータと、前記外部電源から供給される電位を電源として用い前記第２のコンパレータから出力される信号により前記第２の出力電圧を出力する第２の出力トランジスタと、前記第２の出力電圧、及び前記基準電位を入力し、前記第２の出力電圧と前記基準電位とを比較増幅する第３のコンパレータと、前記外部電源から供給される電位を電源として用い前記第３のコンパレータから出力される信号により前記第３の出力電圧を外部に出力する第３の出力トランジスタとを有し、前記第２の出力電圧は再度前記第２のコンパレータに入力され、且つ前記第３の出力電圧は再度前記第３のコンパレータに入力される帰還ループ構造の第２の降圧回路とを具備し、前記第２の降圧回路は、前記第１の降圧回路よりも負荷電流変動に対する応答が速いことを特徴とする。
【発明の効果】
【００１３】
本発明によれば、負荷電流変動に対する応答速度が異なる降圧回路を複数内蔵することにより、降圧回路の安定化コンデンサを削減してチップ面積の増大を抑制し、且つ出力電圧変動の小さい半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００１５】
まず、本発明の実施例１に係る半導体装置について、図面を参照して説明する。図１は、半導体装置に用いられる降圧回路を示す回路構成図、図２は降圧回路を構成するコンパレータの回路図である。本実施例では、半導体装置に用いられる降圧回路を従来の降圧回路の回路構成とは安定化コンデンサを削減した点で相違し、その他の構成は同じである。
【００１６】
図１に示すように、降圧回路１は、外部電源電位Ｖｄｄ（ｅｘｔ．）を降圧して、一定な内部電源電位Ｖｄｄ（ｉｎｔ．）を外部に出力するものであり、コンパレータ２、基準電位発生回路３、出力ＰｃｈＭＯＳトランジスタＰｏ、及び抵抗Ｒ１、Ｒ２から構成されている。なお、第1の降圧回路１ａ、第２の降圧回路１ｂについては後述するが、構成は降圧回路１と同様である。
【００１７】
コンパレータ２は、基準電位発生回路３から発生した基準電位Ｖｒｅｆと、内部電源電位Ｖｄｄ（ｉｎｔ．）側と接地（グランド）１０の間に設けられた抵抗Ｒ１、Ｒ２によって抵抗分割された電位Ｖａを入力し、基準電位Ｖｒｅｆと抵抗分割された電位Ｖａとを比較増幅し、コンパレータ出力信号Ｖｐを出力ＰｃｈＭＯＳトランジスタＰｏに出力する。
【００１８】
出力ＰｃｈＭＯＳトランジスタＰｏは、外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を電源として用い、コンパレータ２から出力されたコンパレータ出力信号Ｖｐにより動作して内部電源電位Ｖｄｄ（ｉｎｔ．）を出力する。そして、出力された内部電源電位Ｖｄｄ（ｉｎｔ．）は、抵抗分割された電位Ｖａとして再度コンパレータ２に入力される。この帰還ループ構造により、降圧回路１は、一定な内部電源電位Ｖｄｄ（ｉｎｔ．）を外部に出力する。
【００１９】
図２に示すように、コンパレータ２は、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２及びＮｃｈＭＯＳトランジスタＮ１、Ｎ２、Ｎ３から構成されている。
【００２０】
ＰｃｈＭＯＳトランジスタＰ１は、ソースが外部電源電位Ｖｄｄ（ｅｘｔ．）に接続され、ゲートがドレインに接続されている。ＰｃｈＭＯＳトランジスタＰ２は、ソースが外部電源電位Ｖｄｄ（ｅｘｔ．）に接続され、ゲートがＰｃｈＭＯＳトランジスタＰ１のゲートに接続されている。そして、ＰｃｈＭＯＳトランジスタＰ１、Ｐ２は、カレントミラー回路を構成している。
【００２１】
ＮｃｈＭＯＳトランジスタＮ１は、ドレインがＰｃｈＭＯＳトランジスタＰ１のドレインに接続され、ゲートに抵抗分割された電位Ｖａが入力される。ＮｃｈＭＯＳトランジスタＮ２は、ドレインがＰｃｈＭＯＳトランジスタＰ２のドレインに接続され、ゲートに基準電位Ｖｒｅｆが入力される。そして、ＰｃｈＭＯＳトランジスタＰ２のドレインとＮｃｈＭＯＳトランジスタＮ２のドレインの間からコンパレータ出力信号Ｖｐが出力される。
【００２２】
ＮｃｈＭＯＳトランジスタＮ３は、ドレインがＮｃｈＭＯＳトランジスタＮ１、Ｎ２のソースに接続され、ゲートに制御信号Ｐｒｅが入力され、制御信号Ｐｒｅの電位により動作して接地１０に貫通電流Ｉｃを流す。
【００２３】
そして、コンパレータ２は、制御信号Ｐｒｅの電位がＨｉｇｈレベルの時にＮｃｈＭＯＳトランジスタＮ３がオンしてコンパレータ出力信号Ｖｐを出力し、制御信号Ｐｒｅの電位がＬｏｗレベルの時にＮｃｈＭＯＳトランジスタＮ３がオフしてその動作を停止する。
【００２４】
次に、上述した降圧回路を複数内蔵する半導体装置について説明する。図３は、降圧回路を複数内蔵する半導体装置の構成を示す概略ブロック図、図４は降圧回路のコンパレータを構成するトランジスタのゲート寸法を示す図である。
【００２５】
図３に示すように、半導体装置２０は、ｎ行ｍ列のメモリアレイ５、ｎ個のセンスアンプ４、第1の降圧回路１ａ、及び第２の降圧回路１ｂがそれぞれＧ個くりかえし構成されたＳＲＡＭ（Static  Random  Access  Memory）である。
【００２６】
メモリアレイ５には、例えばBL1、BL1のデータ信号とは逆位相のデータ信号を伝送するZBL1で示すビット線、及びWL1で示すワード線にメモリセル６が一個設けられ、それがｎ×ｍ個設けられている。メモリセル６は、６つのトランジスタ（ＣＭＯＳ型）から構成されている。なお、６つのＭＯＳトランジスタ（ＣＭＯＳ型）の代わりに４つのＮｃｈＭＯＳトランジスタと２つの高抵抗からなるＥ／Ｒ型を用いてもよい。
【００２７】
センスアンプ４は、ビット線から出力されるメモリセルの情報を入力して、このデータを増幅して出力する。第１の降圧回路１ａは、基準電位発生回路３から発生した基準電位Ｖｒｅｆと抵抗分割された電位（第１の電位）を入力し、３．３Ｖの外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を電源として用い、１．８Ｖに降圧した内部電源電位Ｖｄｄ（ｉｎｔ．）を第１の出力電圧として、メモリアレイ５のビット線に供給する。
【００２８】
第２の降圧回路１ｂは、基準電位発生回路３から発生した基準電位Ｖｒｅｆと抵抗分割された電位（第２の電位）を入力し、３．３Ｖの外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を電源として用い、１．８Ｖに降圧した内部電源電位Ｖｄｄ（ｉｎｔ．）を第２の出力電圧として、センスアンプ４に供給する。
【００２９】
ここで、センスアンプ４は、メモリセル６の情報を増幅動作するためにメモリセル６よりも消費電流変動が激しい。このため第２の降圧回路１ｂは、第１の降圧回路１ａよりも負荷電流変動に対する応答速度を早くする必要がある。
【００３０】
そこで、図４で示すように、第２の降圧回路１ｂは、負荷電流変動に対する応答速度を早くするために、第２の降圧回路１ｂのコンパレータ２ｂを構成するトランジスタ（Ｐ１、Ｐ２、Ｎ１、Ｎ２、Ｎ３）のゲート幅寸法（Ｗｇ）を第１の降圧回路１ａのコンパレータ２ａよりもそれぞれ４倍大きく形成し、コンパレータの駆動能力を向上させている。なお、第１及び第２の降圧回路１ａ、１ｂに用いられる出力ＰｃｈＭＯＳトランジスタの寸法は、センスアンプ４とメモリセル６の消費電流を同じ値に設計しているので同一のものを用いている。
【００３１】
次に、上述した降圧回路の負荷条件を変えた場合の出力特性について説明する。
【００３２】
図５は、負荷変動が早い場合を示す図であり、図５（ａ）は負荷電流特性を示す図、図５（ｂ）は第２の降圧回路の出力特性を示す出力波形図、図５（ｃ）は第１の降圧回路の出力特性を示す出力波形図、図６は、負荷変動が遅い場合を示す図であり、図６（ａ）は負荷電流特性を示す図、図６（ｂ）は第２の降圧回路の出力特性を示す出力波形図、図６（ｃ）は第１の降圧回路の出力特性を示す出力波形図である。
【００３３】
図５に示すように、負荷変動が１ｎｓと比較的早い場合には、第２の降圧回路１ｂから出力される内部電源電位Ｖｄｄ（ｉｎｔ．）は、規格１．８Ｖに対して１．１％の変動以内に制御されている。一方、第１の降圧回路１ａから出力される内部電源電位Ｖｄｄ（ｉｎｔ．）は、規格１．８Ｖに対して６．１％の変動が生じている。この結果から、第２の降圧回路１ｂは、センスアンプ４の降圧回路に十分使用でき、第１の降圧回路１ａは使用できないことがわかる。なお、コンパレータ２ｂを構成するトランジスタのゲート幅寸法を４倍以上にすれば、第２の降圧回路１ｂから出力される内部電源電位Ｖｄｄ（ｉｎｔ．）の変動を更に抑制できる。
【００３４】
図６に示すように、負荷変動が１００ｎｓと比較的遅い場合には、第２の降圧回路１ｂから出力される内部電源電位Ｖｄｄ（ｉｎｔ．）は、規格１．８Ｖに対して０．５％の変動以内に制御されている。一方、第１の降圧回路１ａから出力される内部電源電位Ｖｄｄ（ｉｎｔ．）は、規格１．８Ｖに対して１．１％の変動以内に制御されている。この結果から、第１の降圧回路１ａは、負荷変動が遅いメモリアレイの降圧回路に十分使用できることがわかる。
【００３５】
ここで、コンパレータを構成するトランジスタのゲート幅寸法を大きくした第２の降圧回路１ｂを半導体装置２０のすべての降圧回路に適用すれば降圧回路から出力される内部電源電位Ｖｄｄ（ｉｎｔ．）の変動を十分抑制することができるが、コンパレータを構成するトランジスタのゲート幅寸法を大きくしたことにより、コンパレータを流れる貫通電流が増加して半導体装置２０の消費電力が増加する。そして、降圧回路の面積が増加して半導体装置２０のチップ面積も増大する。
【００３６】
上述したように、本実施例の半導体装置では、センスアンプ４に安定化コンデンサを削減し、且つ負荷電流変動に対する応答速度の早い第２の降圧回路１ｂ、及びメモリアレイ５に安定化コンデンサを削減し、且つ負荷電流に対する応答速度の遅い第１の降圧回路１ａをそれぞれ設けているので、降圧回路から出力される内部電源電位Ｖｄｄ（ｉｎｔ．）の変動を減少でき、且つチップ面積の増大を抑制できる。
【００３７】
そして、負荷電流に対する応答速度の遅い第１の降圧回路１ａは、第２の降圧回路１ｂのコンパレータ２ｂのゲート幅寸法よりも小さくしているので、コンパレータ２ａを流れる貫通電流を抑制でき消費電力の増加を抑制できる。
【００３８】
なお、本実施例では、センスアンプ４に負荷電流変動に対する応答速度の早い降圧回路、及びメモリアレイ５に負荷電流変動に対する応答速度の遅い降圧回路をそれぞれ設けているが、一つのＭＯＳトランジスタと一つのキャパシタ（１Ｔｒ．／１Ｃａｐ．）から構成されるＤＲＡＭ、ＳＲＡＭの場合には、高速にリード／ライト動作を行なうためにメモリアレイに負荷電流変動に対する応答速度の早い降圧回路、及びセンスアンプに負荷電流変動に対する応答速度の遅い降圧回路をそれぞれ設けなければならない。
【実施例２】
【００３９】
次に、本発明の実施例２に係る半導体装置について、図面を参照して説明する。図７は半導体装置に用いられる降圧回路を示す回路構成図である。本実施例では、実施例１の第２の降圧回路１ｂを２段構成にした点で異なり、以下異なる点のみ説明する。
【００４０】
図７に示すように、降圧回路１ｃは、コンパレータ２、コンパレータ２ｃ、基準電位発生回路３、出力ＰｃｈＭＯＳトランジスタＰｏ、出力ＰｃｈＭＯＳトランジスタＰｏ１、及び抵抗Ｒ１、Ｒ２から構成されている。
【００４１】
コンパレータ２ｃは、基準電位発生回路３から発生した基準電位Ｖｒｅｆと、出力ＰｃｈＭＯＳトランジスタＰｏから出力された電位を入力し、基準電位Ｖｒｅｆと出力ＰｃｈＭＯＳトランジスタＰｏから出力された電位とを比較増幅し、コンパレータ出力信号Ｖｐを出力ＰｃｈＭＯＳトランジスタＰｏ１に出力する。
【００４２】
出力ＰｃｈＭＯＳトランジスタＰｏ１は、外部電源から供給される外部電源電位Ｖｄｄ（ｅｘｔ．）を用い、コンパレータ２ｃから出力されたコンパレータ出力信号Ｖｐにより動作して内部電源電位Ｖｄｄ（ｉｎｔ．）を外部に出力する。そして、出力された内部電源電位Ｖｄｄ（ｉｎｔ．）は、再度コンパレータ２ｃに入力される。
【００４３】
ここで、コンパレータ２、２ｃは、実施例１の第１の降圧回路１ａのコンパレータを構成するトランジスタのゲート寸法と同一のものを用い、出力ＰｃｈＭＯＳトランジスタＰｏ、Ｐｏ１は同一のゲート寸法を用いている。
【００４４】
出力ＰｃｈＭＯＳトランジスタＰｏから出力された電位は、負荷変動が早い場合には出力電圧変動は大きいが、出力ＰｃｈＭＯＳトランジスタＰｏの出力側にもう一段降圧回路を設け、２重の帰還ループ構造にしているので、降圧回路１ｃは、実施例１の第２降圧回路１ｂと同様に負荷電流変動に対する応答速度が早く、且つ一定な内部電源電位Ｖｄｄ（ｉｎｔ．）を外部に出力する。
【００４５】
上述したように、本実施例の半導体装置では、センスアンプに降圧された電位を供給する降圧回路の構成を２段縦続接続にしている。このため降圧回路のコンパレータを構成するトランジスタのゲート幅寸法を大きくせずに負荷電流変動に対する応答速度を速めることができる。
【００４６】
従って、実施例１と同様に降圧回路から出力される内部電源電位Ｖｄｄ（ｉｎｔ．）の変動を減少でき、且つチップ面積の増大を抑制できる。
【００４７】
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
【００４８】
例えば、実施例１では、第２の降圧回路１ｂから出力される内部電源電位Ｖｄｄ（ｉｎｔ．）をセンスアンプに供給しているが、カラムドライバ及びバッファ回路、或いは、カラムドライバ又はバッファ回路に供給してもよい。
【００４９】
更に、本実施例では、ＳＲＡＭ、ＤＲＡＭに安定化コンデンサを削減し、且つ負荷電流変動に対する応答速度の異なる降圧回路を用いているが、ＳＲＡＭ、ＤＲＡＭ以外の半導体集積回路にも適用できる。
【図面の簡単な説明】
【００５０】
【図１】本発明の実施例１に係る降圧回路を示す回路構成図。
【図２】本発明の実施例１に係る降圧回路を構成するコンパレータの回路図。
【図３】本発明の実施例１に係る半導体装置の構成を示す概略ブロック図。
【図４】本発明の実施例１に係る降圧回路のコンパレータを構成するトランジスタのゲート寸法を示す図。
【図５】本発明の実施例１に係る降圧回路の負荷変動が早い場合を示す図。
【図６】本発明の実施例１に係る降圧回路の負荷変動が遅い場合を示す図。
【図７】本発明の実施例２に係る降圧回路を示す回路構成図。
【図８】従来の降圧回路を示す回路構成図。
【符号の説明】
【００５１】
１、１ａ、１ｃ、１００  降圧回路
１ａ  第１の降圧回路
１ｂ  第２の降圧回路
２、２ｃ、２００  コンパレータ
３、３００  基準電圧発生回路
４  センスアンプ
５  メモリアレイ
６  メモリセル
１０、４００  接地（グランド）
Ｃ１００  安定化コンデンサ
Ｉｃ  貫通電流
Ｎ１、Ｎ２、Ｎ３  ＮｃｈＭＯＳトランジスタ
Ｐ１、Ｐ２  ＰｃｈＭＯＳトランジスタ
Ｐｏ、Ｐｏ１、Ｐ１００  出力ＰｃｈＭＯＳトランジスタ
Ｒ１、Ｒ２、Ｒ１００、Ｒ２００  抵抗
Ｐｒｅ  制御信号
Ｖａ  抵抗分割された電位
Ｖｄｄ（ｅｘｔ．）  外部電源電位
Ｖｄｄ（ｉｎｔ．）  内部電源電位
Ｖｐ  コンパレータ出力信号
Ｖｒｅｆ  基準電位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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