(57)【要約】【課題】配線によるノイズ発生前に信号を増幅してＳ／Ｎ比を改善し、高速の光ディスク再生を実現できる半導体装置およびその製造方法を提供する。【解決手段】半導体装置は、光記録媒体から反射される所定波長を持つ光信号を受信して、電気信号に変換するための複数の受光素子と、受光素子から出力される電気信号を増幅して外部に伝達するための増幅素子とが一体的に形成され、受光素子は格子形状に配列され、増幅素子は受光素子間に介在し所定間隔で格子形状に配置される。【選択図】        図７
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【特許請求の範囲】
【請求項１】
光記録媒体から反射される所定波長を持つ光信号を受信して、電気信号に変換するための複数の受光素子と、
受光素子から出力される電気信号を増幅して外部に伝達するための増幅素子とを備え、
受光素子は、格子形状に配列されており、
増幅素子は、受光素子間に介在し、所定間隔で格子形状に配置されていることを特徴とする半導体装置。
【請求項２】
各受光素子は、キャリア生成領域での電界を最適化するためのＮシンク領域を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
受光素子は、青色波長４０５nmで動作するフォトダイオードであることを特徴とする請求項１記載の半導体装置。
【請求項４】
受光素子は、ＣＤ/ＤＶＤ用の赤色波長６５０/７８０nmで動作するフォトダイオードであることを特徴とする請求項１記載の半導体装置。
【請求項５】
受光素子は、青色波長４０５nmで動作するフォトダイオードと、ＣＤ/ＤＶＤ用の赤色波長６５０/７８０nmで動作するフォトダイオードとのモノリシック構造で形成されていることを特徴とする請求項１記載の半導体装置。
【請求項６】
増幅素子は、バイポーラトランジスタであることを特徴とする請求項１記載の半導体装置。
【請求項７】
半導体基板と、
半導体基板の所定部分でのマスキング処理により形成された領域に、不純物を注入して形成されたＮ＋埋込層と、
半導体基板との間でＮ＋埋込層が介在するように、エピタキシャル成長によって半導体基板の上面に形成されたＮ型エピタキシャル成長層と、
Ｎ型エピタキシャル成長層を酸化させ、Ｓｉ３Ｎ４層を堆積させ、所定部分でのマスキング処理により形成された領域をエッチングして、熱酸化処理を行うことによつて形成されたフィールド酸化膜と、
フィールド酸化膜をフォトレジストを使って再びコーティングし、コーティング部分でのマスキング処理により形成された領域に所定の不純物を注入し、不純物をフィールド酸化膜から半導体基板まで拡散させることによって形成されたＰ型アイソレーション層と、
所定のＰ型ポリシリコンパターンを形成するために、Ｎ型エピタキシャル成長層上にポリシリコンを堆積させることによって形成されたＰ型ポリシリコン層と、
Ｐ型ポリシリコンパターンが形成された後、Ｐ型ポリシリコン層の上面に堆積された層間誘電体層と、
Ｐ型ポリシリコンパターンからＮ型エピタキシャル成長層への不純物拡散によって形成されたＰ＋ポリシリコン領域と、
Ｐ＋ポリシリコン領域の間に所定の不純物イオンを注入することによって形成されたＰ型ベースと、
所定形状のエミッタパターンを形成するために、マスキング処理された層間誘電体層の上面に堆積されたＮ型ポリシリコン層と、
外部との電気的接続を行うメタル接点を形成するために、層間誘電体層で被覆されていない領域に堆積されたメタル層とを備え、
所定の青色波長で動作することを特徴とする請求項１記載の半導体装置。
【請求項８】
フォトレジストを使ってフィールド酸化膜をコーティングし、フォトレジストでのマスキング処理により形成された領域に所定の不純物を注入し、不純物をＮ型エピタキシャル成長層を通じてＮ＋埋込層まで拡散させることによって形成されたＮシンク領域をさらに備えることを特徴とする請求項７記載の半導体装置。
【請求項９】
Ｐ型ポリシリコン層に形成されたＰ型ポリシリコンパターンをＮ型エピタキシャルシリコン層から絶縁するために、層間誘電体層の間にある開口部分を連結する別の層間誘電体を追加して堆積し、エッチバック処理を行うことによって形成されたサイドウォールをさらに備えることを特徴とする請求項７記載の半導体装置。
【請求項１０】
ホウ素不純物がＰ型ポリシリコン層全体にイオン注入され、ホウ素のイオン注入深さはホウ素がＰ型ポリシリコン層を通過しないように設定され、Ｐ型ポリシリコン層にイオン注入されたホウ素がＰ型ポリシリコン層に存在していることを特徴とする請求項７記載の半導体装置。
【請求項１１】
Ｎシンク領域の全てが、受光素子を構成するＰ＋ポリシリコン層の間に形成され、所定の赤色波長で動作することを特徴とする請求項８記載の半導体装置。
【請求項１２】
４個の増幅素子が、１個の受光素子に近接して配置されていることを特徴とする請求項１記載の半導体装置。
【請求項１３】
２個の増幅素子が、１個の受光素子に近接して配置されていることを特徴とする請求項１記載の半導体装置。
【請求項１４】
Ｐ型半導体基板と、
Ｐ型半導体基板に所定の不純物イオンを注入し、ドライブイン処理を行うことによって形成されたＰ＋埋込層と、
Ｐ＋埋込層に注入された不純物を拡散することによって形成されたＰ型エピタキシャル層と、
Ｐ型エピタキシャル層をフォトレジストを使ってコーティングし、フォトレジストでのマスキング処理により形成された領域に所定の不純物を注入し、不純物をＰ型エピタキシャル層の中に所定深さまで拡散することによって形成されたＰシンク領域と、
半導体基板の所定部分でのマスキング処理により形成された領域に不純物を注入することによって形成されたＮ＋埋込層と、
半導体基板との間でＮ＋埋込層が介在するように、エピタキシャル成長によって半導体基板の上面に形成されたＮ型エピタキシャル成長層と、
Ｎ型エピタキシャル成長層を酸化させ、Ｓｉ３Ｎ４層を堆積させ、所定部分でのマスキング処理により形成された領域をエッチングして、熱酸化処理を行うことによつて形成されたフィールド酸化膜と、
フィールド酸化膜をフォトレジストを使って再びコーティングし、コーティング部分でのマスキング処理により形成された領域に所定の不純物を注入し、不純物をフィールド酸化膜から半導体基板まで拡散させることによって形成されたＰ型アイソレーション層と、
所定のＰ型ポリシリコンパターンを形成するために、Ｎ型エピタキシャル成長層上にポリシリコンを堆積させることによって形成されたＰ型ポリシリコン層と、
Ｐ型ポリシリコンパターンが形成された後、Ｐ型ポリシリコン層の上面に堆積された層間誘電体層と、
Ｐ型ポリシリコンパターンからＮ型エピタキシャル成長層への不純物拡散によって形成されたＰ＋ポリシリコン領域と、
Ｐ＋ポリシリコン領域の間に所定の不純物イオンを注入することによって形成されたＰ型ベースと、
所定形状のエミッタパターンを形成するために、マスキング処理された層間誘電体層の上面に堆積されたＮ型ポリシリコン層と、
外部との電気的接続を行うメタル接点を形成するために、層間誘電体層で被覆されていない領域に堆積されたメタル層とを備え、
所定の青色波長および所定のＣＤ/ＤＶＤ用赤色波長で動作することを特徴とする請求項１記載の半導体装置。
【請求項１５】
フォトレジストを使ってフィールド酸化膜をコーティングし、フォトレジストでのマスキング処理により形成された領域に所定の不純物を注入し、不純物をＮ型エピタキシャル成長層を通じてＮ＋埋込層まで拡散させることによって形成されたＮシンク領域をさらに備えることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
半導体基板上に酸化シリコン絶縁層を形成する工程と、
酸化シリコン絶縁層が形成された半導体基板のエッチングされた所定部分にＮ＋埋込層を形成する工程と、
半導体基板をエピタキシャル成長させて、半導体基板の上面にＮ型エピタキシャル層を形成する工程と、
Ｎ型エピタキシャル層の所定領域をエッチングした後、熱酸化処理を行ってフィールド酸化膜を形成する工程と、
フィールド酸化膜から半導体基板まで拡散するように所定の不純物を注入して、Ｐ型アイソレーション層を形成する工程と、
フィールド酸化膜上にポリシリコンを堆積して、Ｐ型ポリシリコン層を形成する工程と、
Ｐ型ポリシリコン層の所定領域をエッチングして所定のＰ型ポリシリコンパターンを形成し、Ｐ型ポリシリコン層のエッチングされた領域に層間誘電体を堆積して、層間誘電体層を形成する工程と、
層間誘電体層の所定領域をマスキングして、エミッタ端子を形成するための開口を形成した後、不純物がＰ型ポリシリコンパターンからＮエピタキシャル層へ拡散するようにドライブイン処理を行って、Ｐ型ポリシリコンパターンからなるＰ＋ポリシリコン領域を形成する工程と、
Ｐ＋ポリシリコン領域の間に所定の不純物イオンを注入して、Ｐ型ベースを形成する工程と、
マスキングされた層間誘電体層の上面にポリシリコンを堆積して、所定形状のエミッタパターンが形成されるようにＮ型ポリシリコン層を形成する工程と、
層間誘電体層で被覆されていないＰ型ポリシリコンパターン上にメタル層を形成して、外部との電気的接続を行うメタル接点を形成する工程とを備え、
所定の青色波長で動作する半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項１７】
フィールド酸化膜からＮ型エピタキシャル成長層を通過してＮ＋埋込層まで拡散するように所定の不純物を注入して、Ｎシンク領域を形成する工程をさらに備えることを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１８】
層間誘電体層を形成する工程は、Ｐ型ポリシリコン層に形成されたＰ型ポリシリコンパターンをＮ型エピタキシャルシリコン層から絶縁するためのサイドウォールを形成する工程を含むことを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項１９】
フィールド酸化膜を形成する工程は、
Ｎ型エピタキシャル成長層を酸化して、酸化シリコン膜を形成する工程と、
酸化シリコン膜にＳｉ３Ｎ４を堆積させてＳｉ３Ｎ４堆積層を形成する工程と、
フォトレジストを使って、Ｓｉ３Ｎ４堆積層をコーティングする工程と、
フィールド酸化膜形成領域を除いた残部をマスキングする工程と、
フィールド酸化膜形成領域上にあるフォトレジストが除去されるように、マスキングされていない領域を露光し現像して、フィールド酸化膜形成領域を形成する工程と、
前記露光現像工程で除去されなかった残留フォトレジストをエッチングして、Ｎエピタキシャル層の一部、酸化シリコン膜およびＳｉ３Ｎ４堆積層をエッチングする工程とを含むことを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項２０】
Ｎシンク領域を形成する工程は、
フォトレジストを使ってフィールド酸化膜をコーティングする工程と、
Ｎシンク領域が形成される部分を除いた残部をマスキングする工程と、
Ｎシンク領域が形成される部分の上にあるフォトレジストが除去されるように、マスキングされていない領域を露光し現像して、Ｎシンク領域が形成される部分を形成する工程と、
Ｎシンク領域が形成される部分に所定の不純物を注入する工程とを含むことを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２１】
メタル層を形成する工程は、エミッタパターンがメタル層から突出するように、Ｎ型ポリシリコン層のエミッタパターンをエッチングして、メタル層およびエミッタパターンを同じサイズに形成する工程を含むことを特徴とする請求項１６記載の半導体装置の製造方法。
【請求項２２】
Ｎシンク領域を形成する工程は、受光素子におけるＰ＋ポリシリコン層の間に全てのＮシンク領域を形成する工程を含み、
半導体装置は、所定の赤色波長で動作することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項２３】
Ｐ型半導体基板上に酸化シリコン絶縁層を形成する工程と、
Ｐ型半導体基板に所定の不純物イオンを注入して、ドライブイン処理を行ってＰ＋埋込層を形成する工程と、
Ｐ＋埋込層に注入された不純物を拡散して、Ｐ型エピタキシャル層を形成する工程と、
フォトレジストを使ってＰ型エピタキシャル層をコーティングし、フォトレジストでのマスキング処理により形成された領域に所定の不純物を注入し、不純物をＰ型エピタキシャル層に所定の深さまで拡散して、Ｐシンク領域を形成する工程と、
酸化シリコン絶縁層が形成された半導体基板のエッチングされた所定部分にＮ＋埋込層を形成する工程と、
半導体基板をエピタキシャル成長させて、半導体基板の上面にＮ型エピタキシャル層を形成する工程と、
Ｎ型エピタキシャル層の所定領域をエッチングした後、熱酸化処理を行ってフィールド酸化膜を形成する工程と、
フィールド酸化膜から半導体基板まで拡散するように所定の不純物を注入して、Ｐ型アイソレーション層を形成する工程と、
フィールド酸化膜上にポリシリコンを堆積して、Ｐ型ポリシリコン層を形成する工程と、
Ｐ型ポリシリコン層の所定領域をエッチングして所定のＰ型ポリシリコンパターンを形成し、Ｐ型ポリシリコン層のエッチングされた領域に層間誘電体を堆積して、層間誘電体層を形成する工程と、
層間誘電体層の所定領域をマスキングして、エミッタ端子を形成するための開口を形成した後、不純物がＰ型ポリシリコンパターンからＮエピタキシャル層へ拡散するようにドライブイン処理を行って、Ｐ型ポリシリコンパターンからなるＰ＋ポリシリコン領域を形成する工程と、
Ｐ＋ポリシリコン領域の間に所定の不純物イオンを注入して、Ｐ型ベースを形成する工程と、
マスキングされた層間誘電体層の上面にポリシリコンを堆積して、所定形状のエミッタパターンが形成されるようにＮ型ポリシリコン層を形成する工程と、
層間誘電体層で被覆されていないＰ型ポリシリコンパターン上にメタル層を形成して、外部との電気的接続を行うメタル接点を形成する工程とを備え、
所定の青色波長および所定のＣＤ/ＤＶＤ用赤色波長で動作する半導体装置を製造することを特徴とする半導体装置の製造方法。
【請求項２４】
フィールド酸化膜からＮ型エピタキシャル成長層を通過してＮ＋埋込層まで拡散するように所定の不純物を注入して、Ｎシンク領域を形成する工程をさらに備えることを特徴とする請求項２３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光ピックアップ装置に使用される、受光素子および増幅素子が一体形成された半導体装置およびその製造方法に関し、さらに詳細には、光ディスクから反射される光を受けて電気信号に変換させる受光素子と、前記受光素子から出力される電気信号を増幅する増幅素子とが一体形成されてＳ／Ｎ比を向上させる半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
一般に、ＣＤやＤＶＤのような光ディスク上にレーザダイオードから光を投射し、その光ディスク上に記録された情報を読み出す光ピックアップ装置では、光ディスクなどから反射される光を検出して、電気信号に変換する受光素子としてフォトダイオード(photodiode)が広く使用されている。
【０００３】
また、ＣＤやＤＶＤに記録された情報を読み出す光ピックアップ装置に適用されるフォトダイオードは、通常、垂直(vertical)タイプの半導体チップで実現されるＰＩＮフォトダイオードである。
【０００４】
しかし、上記のフォトダイオードで検出される信号はごく微弱であるため、外部に取り出す際に減衰してしまう。信号の減衰を補償するために、フォトダイオードの出力信号を増幅する増幅素子をチップ形状に実現してパッケージ上でリードフレームやボンディングワイヤなどを介して前記フォトダイオードに結合させる構成が提案されている。
【０００５】
一方、いわゆる「ブルーレイ(Blu-ray)」ディスクの読取装置に適用されるフォトダイオードは、上述したものとは異なる種別のフォトダイオードを使用しなければならない。
【０００６】
つまり、ブルーレイディスクでは、これまでのＣＤやＤＶＤとは違い、比較的短い波長のレーザ光を使用している。そのため、量子効率が１００％、即ち、全てのフォトンが電子−正孔対(electron-hole pairs)を生成するという条件で発生したキャリアが全て出力電流として用いられたとしても、フォトダイオードの感度は３２７ｍＡ／Ｗまで低下してしまい、これは、７８０ｎｍの波長を有するＣＤの感度である６２９ｍＡ／Ｗや６５０ｎｍの波長を有するＤＶＤの感度である５２５ｍＡ／Ｗと比較すると、良好でないことがわかる。
【０００７】
また、半導体基板におけるシリコン中を透過する光の深度は、ＣＤが９μｍ程度、ＤＶＤが５μｍ程度となるに対し、ブルーレイディスクでは０．４μｍ程度と極端に薄くなるので、再結合速度の速い表面近くでキャリア発生比率が大きくなり、量子効率は低くなってしまう。
【０００８】
したがって、ブルーレイディスクに適用されるフォトダイオードの感度は、ＣＤやＤＶＤと比較にならない程に低くなって、良好なＳ／Ｎ比が得られず、再生信号から良好なエラーレートが得られないため、高速再生も不可能になる。
【０００９】
近年、ブルーレイディスクに適用可能なフォトダイオードに対する開発が始まり、それに関する論文(PROCEEDINGS EDMO2001/VIENNA,“Advanced photodiodes for OPTO-ASICs”)では、空乏層(depletion layer)が半導体基板の表面にまで到達するフィンガー(finger)フォトダイオードが提案されている。
【００１０】
しかし、上記のフィンガーフォトダイオードも、ＣＤやＤＶＤに使用されるフォトダイオードに比べ、Ｓ／Ｎ比が著しく低下してしまい、予測されるブルーレイディスクの高速再生に大きな障害となるであろう。
【００１１】
また、ＣＤやＤＶＤ用に使用されるフォトダイオードは、米国特許第４,８３１,４３０号、米国特許第５,７７０,８７２号に開示された如く、垂直タイプのＰＩＮフォトダイオードが一般的に使用されている。一方、ブルーレイ用ディスクではレーザ光のシリコンへの透過率が非常に低いため、半導体基板表面に空乏層を配置させる必要がある。そのため上記構成を実現するには、上述したフィンガーフォトダイオードで代表される横置(lateral)タイプが適用される。
【００１２】
以下、図１を参照してＣＤやＤＶＤに適用可能な垂直タイプのフォトダイオード用半導体装置の構成を詳細に説明する。
【００１３】
図１は、従来の垂直タイプのフォトダイオード用半導体装置の断面図であって、一般に、受光素子であるフォトダイオードはバイポーラトランジスタの製造プロセスにより製造される。
【００１４】
フォトダイオード用半導体装置は、図１に示すように、基板６０はＰ＋型シリコン半導体で形成され、基板６０の上に約２０μｍ厚のＰ型エピタキシャルシリコン層６２が形成される。
【００１５】
エピタキシャルシリコン層６２は、基板６０上に形成される第１層６４と、第１層６４上に形成される第２層６６とを備える。第１層６４は、基板上にシリコン半導体層をエピタキシャル成長させることによって得られる自動ドーピング(auto doped)層であり、これにより基板の不純物が上側の成長エピタキシャル層に拡散される。
【００１６】
第１層６４は、例えば１５μｍ程度の厚さを有し、第２層６６に近付くにつれて不純物濃度が低くなる。第２層６６は、不純物が軽くドーピングされたＰ−型エピタキシャル層である。
【００１７】
Ｐ型エピタキシャルシリコン層６２の上には、約５μｍの厚さを有するＮ型エピタキシャルシリコン層６８が形成される。シリコン酸化絶縁層７０は、Ｎ型エピタキシャルシリコン層６８の上に形成される。
【００１８】
Ｎ型エピタキシャルシリコン層６８は、適当な間隔で配列され、第２層６６とシリコン酸化絶縁層７０とを連結するＰ＋型アイソレーション拡散層７２によって、複数のＮ型エピタキシャルシリコン領域６８ａ、６８ｂに区分される。
【００１９】
Ｎ型エピタキシャルシリコン領域６８ａは、フォトダイオード素子として構成されている。フォトダイオード素子領域において、Ｐ−Ｎ結合は、Ｎ型エピタキシャルシリコン領域６８ａとＰ−型エピタキシャル層６６との間に形成され、フォトダイオード素子として活性領域を形成する。また、Ｎ＋型コンタクト領域７４がシリコン酸化絶縁層７０の側方でＮ型エピタキシャルシリコン領域６８ａの表面上に、電極と接続するために形成される。シリコン酸化絶縁層７０の一部は、Ｎ＋型コンタクト領域７４と合致するように除去されている。
【００２０】
アルミニウム電極７６はこの除去部分に存在して、Ｎ＋型コンタクト領域７４とオーミック接触を形成している。各Ｐ＋型アイソレーション拡散層７２は、フォトダイオードの一部を構成する層６６のための電極接続領域として機能する。
【００２１】
トランジスタ、抵抗などの周辺回路素子は、他のＮ型エピタキシャルシリコン領域６８ｂに形成される。図１に示すように、ＮＰＮトランジスタがＮ型エピタキシャルシリコン領域６８ｂに形成される。Ｎ＋型埋込領域７８は、エピタキシャルシリコン層６２とＮ型エピタキシャルシリコン層６８(特に、Ｎ型エピタキシャルシリコン領域６８ｂ)との間の界面において周辺回路領域に形成される。
【００２２】
Ｎ＋型埋込領域７８はコレクタ抵抗を減少させる役割をする。Ｐ型ベース領域８０は、シリコン酸化絶縁層７０近傍のＮ型エピタキシャルシリコン領域６８ｂに形成される。Ｎ＋型エミッタ領域８２は、シリコン酸化絶縁層７０近傍のＰ型ベース領域８０に形成される。シリコン酸化絶縁層７０の一部は、Ｎ＋型エミッタ領域８２およびＰ型ベース領域８０が合致するように除去される。アルミニウム電極は、シリコン酸化絶縁層７０が除去された部分に形成される。電極８８はＰ＋型アイソレーション拡散層７２とオーミック接触を形成し、電極８６はＰ型ベース領域８０とオーミック接触を形成し、これらは配線８４によって互いに接続されている。電極９０はＮ＋型エミッタ領域８２とオーミック接触を形成する。
【００２３】
図２は、上述した構造を有する光半導体装置が組み立てられたパッケージの一例を示す平面図である。
【００２４】
上述した構造を有する半導体チップ９２は、パッケージ９４の中に組み立てられ、ボンディングワイヤ９８によってリードフレーム９６に接続される。半導体チップ９２は、リードフレーム９６によって他の回路素子、例えば、増幅素子を有する他の半導体チップに接続してもよい。
【００２５】
上述のパッケージにおいて、受光素子であるフォトダイオードからの信号は、一般に、増幅素子を含む半導体チップによって増幅され、これはボンディングワイヤやリードフレームを介して接続される。
【００２６】
しかし、フォトンが電子−正孔対を生成する場所に非常に近い位置で初段増幅を行う場合、後で行われる配線のためにノイズが重畳されてしまう。
【００２７】
その結果、受光素子と増幅素子を接続するボンディングワイヤやリードフレームに起因した高周波抵抗成分によってノイズが発生して、Ｓ／Ｎ比が著しく低下し、高速再生が不可能になる。特に、こうした悪影響はブルーレイディスクにとってより深刻となる。
【００２８】
【特許文献１】米国特許第４,８３１,４３０号
【特許文献２】米国特許第５,７７０,８７２号
【非特許文献１】PROCEEDINGS EDMO2001/VIENNA,“Advanced photodiodes for OPTO-ASICs”
【発明の開示】
【発明が解決しようとする課題】
【００２９】
本発明は上記の問題点に鑑みてなされたものであり、本発明の目的は、ブルーレイディスクなどの光ディスクから反射した光を受光して電気信号に変換するための受光素子と、受光素子から出力される電気信号を増幅するための増幅素子とを有し、受光素子および増幅素子を同一チップに一体形成することによりＳ／Ｎ比を改善する半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【００３０】
本発明によれば、光記録媒体から反射される所定波長を持つ光信号を受信して、電気信号に変換するための複数の受光素子と、受光素子から出力される電気信号を増幅して外部に伝達するための増幅素子とを備え、受光素子は、格子形状に配列されており、増幅素子は、受光素子間に介在し、所定間隔で格子形状に配置されている半導体装置を提供することによって、上記および他の目的を達成できる。
【発明の効果】
【００３１】
本発明に係る半導体装置およびその製造方法によれば、光ディスクから反射される光を受光して電気信号に変換する受光素子と、受光素子から出力される電気信号を増幅する増幅素子とを一体形成することによって、配線によるノイズ発生前に信号を増幅できるため、Ｓ／Ｎ比を改善でき、高速の光ディスク再生を実現できる。
【発明を実施するための最良の形態】
【００３２】
以下、添付図面を参照しつつ、受光素子および増幅素子が同一チップに一体形成された本発明に係る半導体装置およびその製造方法を詳細に説明する。
【００３３】
まず、図３〜図６を参照して、受光素子および増幅素子が同一チップに一体形成された本発明に係る半導体装置の構成について詳細に説明する。
【００３４】
図３および図４は、本発明に従って、Ｎシンク領域を有する受光素子および増幅素子が同一チップに一体形成された半導体装置を概略的に示す平面図である。図５および図６は、Ｎシンク領域の無い受光素子および増幅素子が同一チップに一体形成された半導体装置を概略的に示す平面図である。
【００３５】
図３〜図６を参照して、３ビーム方式の光ピックアップ装置に使用される受光ユニットが示されている。受光ユニットは、フォトダイオードで構成される複数の受光素子、例えば、入力された光信号に対するフォーカシング動作を行うための４分割されたフォーカシング部分と、フォーカシング部分の両側に形成され、入力される光信号に対するトラッキング動作を行うための２個のトラッキング部分とを備える。図３〜図６は、受光ユニットの４分割されたフォーカシング部分および２個のトラッキング部分を構成する複数のフォトダイオードが形成された領域と、フォトダイオードの間に格子パターンで介在したトランジスタが形成された領域とを示している。
【００３６】
図３に示すように、４個のバイポーラトランジスタ形成領域（ＩＩ）は、各フォトダイオード形成領域（Ｉ）の周囲に配置されている。
【００３７】
本発明に従って受光素子および増幅素子が同一チップに一体形成された半導体装置において、複数のフォトダイオード形成領域（Ｉ）は格子パターンで配置され、互いに所定間隔で隔離されている。バイポーラトランジスタ形成領域（ＩＩ）は、フォトダイオード形成領域（Ｉ）の間に介在して、互いに所定間隔で隔離されている。例えば、図３および図４に示すように、バイポーラトランジスタ形成領域（ＩＩ）は、フォトダイオード形成領域（Ｉ）を４つの隅または２つの隅で取り囲んでいる。
【００３８】
図３に示すバイポーラトランジスタ形成領域（ＩＩ）の配置は、フォトダイオード形成領域（Ｉ）を取り囲むバイポーラトランジスタ形成領域（ＩＩ）の間の距離が異なっている点で、図４のものと相違する。特に、図４では、１つのフォトダイオード形成領域（Ｉ）につき２つのバイポーラトランジスタ形成領域が設けられている。
【００３９】
フォトダイオード形成領域（Ｉ）を取り囲むバイポーラトランジスタ形成領域（ＩＩ）の間の距離が異なっている理由は、エミッタの面積と等価なサイズを有する超短(ultra-short)バイポーラトランジスタにも最適値が存在するからである。したがって、エミッタ面積が小さく、比較的小さい電流でイオン注入工程が行われる場合は、充分な増幅率が得られなくなる。
【００４０】
一方、エミッタ面積が大きくなってエミッタとベース間の容量が大きくなると、エミッタ・ベース障壁を越えて充電(charge up)するのに時間がかかるだけでなく、周波数特性が劣化して、エミッタとベースの間で再結合するキャリアの比率が増加して増幅率を低下させてしまう。
【００４１】
このような問題を解決するために、図４に示すように、バイポーラトランジスタの総エミッタ面積を最適化するとともに、バイポーラトランジスタ形成領域（ＩＩ）は、配置の自由度も考慮しながら、図３に示すバイポーラトランジスタ形成領域（ＩＩ）の配置と異なるように配置している。
【００４２】
各フォトダイオード形成領域（Ｉ）において、光電機能を持たないＮシンクが形成される領域（ＩＩＩ）が形成される。Ｎシンク形成領域（ＩＩＩ）は、フォトダイオードの受光面の一部を占めているため、単位受光面積当りの光パワーと出力電流との比で定義される光電変換効率が低下するものの、キャリアがフォトンにより生成される部分での電界が最適化され、直列に形成される寄生抵抗が低減して、応答速度が改善される。
【００４３】
図５および図６を参照すると、上述のＮシンク形成領域（ＩＩＩ）は、フォトダイオード形成領域（Ｉ）に形成していない。
【００４４】
Ｎシンク形成領域（ＩＩＩ）を設けていないため、光電変換に寄与する領域は減少しない。
【００４５】
しかしながら、水平方向の電界は弱くなり、Ｐ＋ポリシリコン領域間のアノードの中央部において水平方向の電界はゼロになり、キャリアのドリフト速度が遅くなり、周波数特性が劣化する。だが、フォトダイオード形成領域にＮシンク形成領域を形成しないという回路設計に基づいても、半導体装置を実現することも可能であることに留意すべきである。
【００４６】
本発明に係る半導体装置を構成する受光素子であるフォトダイオードは、バイポーラトランジスタの製造プロセスを用いて、半導体チップ形状の中に形成可能である。半導体装置は、４０５ｎｍの青色波長または６５０／７８０ｎｍのＣＤ／ＤＶＤ用赤色波長について使用可能である。当然ながら、半導体装置は、４０５ｎｍの青色波長および６５０／７８０ｎｍのＣＤ／ＤＶＤ用赤色波長の両方について使用可能である。
【００４７】
以下、図７および図８を参照して、本発明の第１の好ましい実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置およびその製造方法を詳細に説明する。
【００４８】
図７は、図３のＡ−Ａ’線に沿った断面図であり、本発明の第１の好ましい実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置を示す。図８ａ〜図８ｃは、本発明の第１の好ましい実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置を製造する一連のプロセスを示す断面図である。
【００４９】
まず、図８ａ(ａ)に示すように、所定の厚さに形成されたＰ型エピタキシャルシリコン層を有する半導体基板１は、所定条件を満足する酸素雰囲気で酸化され、Ｐ型エピタキシャルシリコン層の上に所定の厚さを有する酸化シリコン(ＳｉＯ２)絶縁層２を形成する。
【００５０】
上述のように半導体基板１のＰ型エピタキシャルシリコン層の上に酸化シリコン絶縁層２を形成した後、図８ａ(ｂ)および(ｃ)に示すように、Ｎ＋埋込層４を生成する。
【００５１】
具体的には、酸化シリコン絶縁層２は、フォトレジスト(ＰＲ)を用いて全体的にコーティングした後、Ｎ＋埋込層４が形成される領域３（以下「Ｎ＋埋込層形成領域３」と称す。）を除いた残部にマスキング処理を行う。
【００５２】
続いて、Ｎ＋埋込層形成領域３は露光され現像されて、Ｎ＋埋込層形成領域３を形成する。
【００５３】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【００５４】
上述のようにＮ＋埋込層形成領域３を形成した後、所定のイオン、すなわちヒ素（Ａｓ）の不純物イオンがフォトレジストが除去されたＮ＋埋込層形成領域３に注入されて、図８ａ(ｃ)に示すように、Ｎ＋埋込層４が最終的に形成される。
【００５５】
続いて、Ｎ＋埋込層４を生成するために使用したマスクされたフォトレジスト(ＰＲ)および酸化シリコン絶縁層２を除去した後、図８ａ(ｃ)に示すように、シリコン基板をエピタキシャル成長させることによって、Ｎ型エピタキシャル成長層５を形成する。
【００５６】
Ｎ型エピタキシャル成長層５を形成した後、、図８ａ(ｄ)および(ｅ)に示すように、フィールド酸化膜（ＦＯＸ）９を形成する。
【００５７】
具体的には、Ｎ型エピタキシャル成長層５を酸化することによって形成したシリコン酸化膜(ＳｉＯ２)６の上に、Ｓｉ３Ｎ４を堆積させて、Ｓｉ３Ｎ４堆積層７を形成した後、フォトレジスト(ＰＲ)を用いてシリコン酸化膜６およびＳｉ３Ｎ４堆積層７をコーティングして、フィールド酸化膜が形成される領域８（以下「フィールド酸化膜形成領域８」と称す。）をシリコン酸化膜６およびＳｉ３Ｎ４堆積層７の上に形成する。
【００５８】
続いて、フィールド酸化膜形成領域８を除いた残部にマスキング処理を行ってから、露光および現像を行う。
【００５９】
マスクされずに露光されたフィールド酸化膜形成領域８上のフォトレジスト(ＰＲ)はエッチングにより除去され、Ｎ型エピタキシャル成長層５の一部はＳｉ３Ｎ４堆積層７およびシリコン酸化膜６と同様にしてエッチングされる。
【００６０】
上述のプロセスによりフィールド酸化膜形成領域８が形成された後、マスクされたフォトレジストは除去され、マスクされたフォトレジストが除去された表面において熱酸化処理を行って、図８ａ(ｅ)に示すように、フィールド酸化膜９を形成する。
【００６１】
フィールド酸化膜９は、素子が形成されない３０００〜５０００Åの厚さを有する比較的厚い酸化膜であり、熱酸化処理によって形成した後、エッチング処理によってＳｉ３Ｎ４堆積層７がエッチングされ、シリコン酸化膜６がエッチングされる。そして、シリコン酸化膜６の表面は再び酸化される。
【００６２】
Ｓｉ３Ｎ４堆積層７が選択的に形成される領域は、Ｓｉ３Ｎ４堆積層７が外部の酸素を排除するようにして酸化されないことに留意する。
【００６３】
上述のようにフィールド酸化膜９が形成された後、所定の不純物が注入されて、図８ａ(ｆ)に示すように、Ｎシンク領域１０を形成する。
【００６４】
具体的には、フィールド酸化膜９はフォトレジスト(ＰＲ)を使って全体的にコーティングされる。続いて、Ｎシンク領域１０が形成される領域を除いた残部に対してマスキング処理を行って、露光および現像を行う。
【００６５】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【００６６】
所定のイオン、すなわちリン（Ｐ）の不純物イオンが、高エネルギーイオン注入処理によってフォトレジスト(ＰＲ)が除去された部分を通じて注入される。注入されたリン不純物は拡散して、Ｎエピタキシャル層５を通過してＮ＋埋込層４に達する拡散層を形成する。その結果、Ｎシンク領域１０が形成される。
【００６７】
上述のようにＮシンク領域１０が形成されると、電気抵抗は減少して、Ｓ／Ｎ比が改善される。さらに、光電変換に寄与する領域は減少するものの、出力電流として使用されるキャリアが光によって励起される空乏層の電界が均一に改善されて、良好な周波数特性が得られる。
【００６８】
しかしながら、本発明の半導体装置は、Ｎシンク領域１０無しでも実現可能であることに留意すべきである。
【００６９】
上述のようにＮシンク領域１０が形成された後、図８ａ(ｆ)に示すように、Ｐアイソレーション層１１が形成される。
【００７０】
具体的には、Ｎシンク領域１０を形成するために使用したフォトレジストを除去した後、Ｐアイソレーション層１１を形成するために、フォトレジスト(ＰＲ)を使って基板は全面的にコーティングされる。
【００７１】
上述のようにコーティング処理を行った後、Ｐアイソレーション層１１が形成される領域を除く残部に対してマスキング処理が行なわれ、露光および現像を行う。
【００７２】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【００７３】
続いて、所定のイオン、すなわちホウ素（Ｂ）の不純物イオンが、高エネルギーイオン注入処理によってフォトレジスト(ＰＲ)が除去された部分を通じて注入される。注入されたホウ素イオンは拡散して、フィールド酸化膜９からＮエピタキシャル層５を通過して半導体基板１の所定の深さに達する拡散層を形成する。その結果、Ｐアイソレーション層１１が形成される。
【００７４】
上述のようにＰアイソレーション層１１が形成された後、図８ｂ(ｇ)に示すように、Ｐ型ポリシリコン層１２が形成される。
【００７５】
具体的には、Ｐアイソレーション層１１を形成するために使用した残留フォトレジストを除去した後、エッチング処理によってＳｉＯ２がエッチングされる。
【００７６】
続いて、ポリシリコン堆積処理が行なわれ、図８ｂ(ｇ)に示すように、Ｐ型ポリシリコン層１２を形成した後、ホウ素（Ｂ）が全体のＰ型ポリシリコン層１２にイオン注入される。
【００７７】
ホウ素（Ｂ）のイオン注入深さは、ホウ素がＰ型ポリシリコン層１２に通過しないように設定される。そのため、Ｐ型ポリシリコン層１２にイオン注入されたホウ素イオンの大部分は、Ｐ型ポリシリコン層１２内に存在することになる。
【００７８】
上述のようにＰ型ポリシリコン層１２が形成された後、図８ｂ(ｈ)に示すように、所定のＰ型ポリシリコンパターン１３が形成される。
【００７９】
具体的には、ホウ素イオンが注入されたＰ型ポリシリコン層１２の上にフォトレジスト(ＰＲ)のコーティング処理が再び行なわれ、Ｐ型ポリシリコン層１２の上にＰ型ポリシリコンパターン１３を形成する。
【００８０】
その後、Ｐ型ポリシリコンパターン１３が形成される領域を除いた残部にマスキング処理が行なわれ、露光および現像を行う。
【００８１】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【００８２】
続いて、フォトレジスト(ＰＲ)が残留した部分を除いたＰ型ポリシリコン層１２はエッチングされ、残留したフォトレジストが除去されると、Ｐ型ポリシリコンパターン１３がＰ型ポリシリコン層１２の上に形成される。エッチングされたＰ型ポリシリコン層１２の上には、層間誘電体(ＩＬＤ:Inter Layer Dielectric)１４が堆積される。
【００８３】
上述のように層間誘電体(ＩＬＤ)１４が堆積された後、図８ｂ(ｉ)に示すように、エミッタが後に生成されるところの開口１５が形成される。
【００８４】
具体的には、前記層間誘電体層(ＩＬＤ)１４はフォトレジストを使ってコーティングした後、フォトレジストは、開口１５を形成するためのマスクを使って露光および現像が行われる。開口１５にはエミッタが後に形成される。
【００８５】
この時、マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去されて開口１５が形成され、マスクされたフォトレジスト(ＰＲ)は残留する。
【００８６】
エミッタが後に形成される開口１５を形成した後、マスクされていない領域に堆積された層間誘電体層１４はエッチング処理によってエッチングされる。Ｐ型ポリシリコン層１２の上に形成されたＰ型ポリシリコンパターン１３もまた、上述のエッチング処理によってエッチングされる。
【００８７】
続いて、マスクされていたフォトレジストを除去した後、ドライブイン(drive-in)処理が行なわれ、Ｐ型ポリシリコンパターン１３からなるＰ＋ポリシリコン領域１６を形成する。
【００８８】
具体的には、ホウ素のイオン注入によってＰ型ポリシリコン層１２の上に形成されたＰ型ポリシリコンパターン１３は、多量のホウ素を含有しており、Ｐ型ポリシリコンパターン１３に含まれているホウ素原子は、ドライブイン処理によってＮエピタキシャルシリコン層５に拡散する。
【００８９】
上述のような拡散によって、Ｐ型ポリシリコン層１２上に形成されたＰ型ポリシリコンパターン１３と接触しているシリコンを含む部分は、高濃度のＰ＋ポリシリコン領域１６に変換される。その結果、Ｐ＋ポリシリコン領域１６が、Ｐ型ポリシリコンパターン１３の周囲に形成される。
【００９０】
ドライブイン処理は、熱処理の一種であって、酸素無しの雰囲気、つまり、略１００％の窒素雰囲気で行なわれる。そのため、シリコンの表面はドライブイン処理によって酸化されない。
【００９１】
上述のようにＰ＋ポリシリコン領域１６がＰ型ポリシリコンパターン１３の周囲に形成された後、Ｐ＋ポリシリコン領域１６間にホウ素がイオン注入されて、Ｐ型ベース１７を形成する。
【００９２】
Ｐ型ポリシリコン層１２に形成されたＰ型ポリシリコンパターン１３をＮ型エピタキシャルシリコン層５から絶縁するために、別の層間誘電体を層間誘電体層１４上に少しだけ積み上げ、軽くエッチングを行ってサイドウォール１８を形成してもよい。
【００９３】
サイドウォール１８は、Ｐ型ポリシリコン層１２に形成されたＰ型ポリシリコンパターン１３とＮ型エピタキシャルシリコン層５との間の絶縁を維持する。そのため、サイドウォール１８は、Ｎ型エピタキシャルシリコン層５とＰ＋ポリシリコン領域１６との間で最適な距離を高精度で維持するようにも機能する。
【００９４】
サイドウォール１８は、層間誘電体層１４間の開口部分を接続する別の層間誘電体層をさらに堆積した後、エッチバック(etch-back)処理によって形成してもよいことに留意すべきである。
【００９５】
上述のようにＰ＋ポリシリコン領域１６間にホウ素をイオン注入してＰ型ベース１７を形成した後、図８ｃ(ｋ)に示すように、Ｎ型ポリシリコンを堆積してＮ型ポリシリコン層１９を形成する。
【００９６】
Ｎ型ポリシリコン層１９の形成については、図８ｃ(ｋ)を参照して、以下のように説明する。Ｎ型ポリシリコン層１９は、ポリシリコンを２回堆積することによって形成される。
【００９７】
Ｐ型ポリシリコンは、ホウ素などのアクセプタがポリシリコンに注入された場合に形成される。一方、Ｎ型ポリシリコンは、リン(Ｐ)やヒ素(Ａｓ)などのドナーがポリシリコンにイオン注入された場合に形成される。Ｎ型ポリシリコン層１９は、Ｎ型ポリシリコンを用いて形成される。
【００９８】
ポリシリコンは、図８ｃ(ｋ)に示すように、半導体基板の上面に堆積して成長する。その後、ヒ素がポリシリコンにイオン注入されて、Ｎ型ポリシリコン層１９が形成され、ドライブイン処理が行なわれてエミッタ層を形成する。
【００９９】
ドライブイン処理によって、Ｎ型ポリシリコン層１９中の不純物がＰ型ベース領域１７に拡散して、Ｎ＋井戸(well)領域を形成する。
【０１００】
上述のようにＮ型ポリシリコン層１９を形成した後、図８ｃ(ｌ)に示すように、エミッタ層が後に形成されるところのエミッタパターン２０が形成される。
【０１０１】
具体的には、Ｎ型ポリシリコン層１９上にエミッタ層を形成するために、Ｎ型ポリシリコン層１９はフォトレジスト(ＰＲ)を用いてコーティングされる。
【０１０２】
その後、エミッタ層が形成される領域を除いた残部にマスキング処理が行われ、露光および現像を行う。
【０１０３】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【０１０４】
続いて、フォトレジスト(ＰＲ)が残留した部分を除いたＮ型ポリシリコン層１９をエッチングして、残留するフォトレジストを除去すると、エミッタパターン２０がＮ型ポリシリコン層１９の上に形成される。
【０１０５】
上述のようにエミッタパターン２０をＮ型ポリシリコン層１９の上に形成した後、Ｎ型ポリシリコン層１９はフォトレジスト(ＰＲ)を用いて再びコーティングされ、マスクを用いて露光および現像が行なわれ、メタル接点が形成される。
【０１０６】
この時、マスクされていない領域にある層間誘電体１４はエッチング処理によってエッチングされ、マスクされていたフォトレジストは除去される。続いて、半導体基板の上面にメタル（金属）が堆積され、図８ｃ(ｍ)に示すように、メタル層２１を形成する。
【０１０７】
上述のようにメタル層２１を形成した後、図８ｃ(ｎ)に示すように、外部との電気的接続を形成するために所定形状を有するメタル接点２２〜２９が形成される。
【０１０８】
具体的には、メタルの堆積によって形成されたメタル層２１はフォトレジスト(ＰＲ)を使ってコーティングされた後、メタル接点を形成するためのマスクを用いて露光および現像が行なわれる。
【０１０９】
この時、フォトレジスト(ＰＲ)がマスクされずに露光された領域にあるメタル層２０は、エッチング処理によってエッチングされる。
【０１１０】
図８ｃ(ｍ)に示すように、Ｎ型ポリシリコン層１９のエミッタパターン２０上のフォトレジスト(ＰＲ)は、Ｎ型ポリシリコン層１９のエミッタパターン２０と比べて少し内側に凹むように形成されており、メタルは、このようなフォトレジスト形状に基づいてエッチングされる。そのため、メタルのエッチング処理が完了した時点で、Ｎ型ポリシリコン層１９のエミッタパターン２０はメタル層から突出している。
【０１１１】
その後、Ｎ型ポリシリコン層１９の突出したエミッタパターン２０がエッチングされると、Ｎ型ポリシリコン層１９の突出したエミッタパターン２０は除去され、そして残留するフォトレジスト(ＰＲ)が除去される。このようにして半導体装置の製造が完了する。
【０１１２】
本発明に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置は、上述のように製造され、半導体基板の左側部分にあるフォトダイオードのアノード２２およびカソード２３を含むＮＰＮトランジスタを有する。半導体基板の右側部分には、ベース電極２４、エミッタ電極２５およびコレクタ電極２６を含むＮＰＮトランジスタと、コレクタ電極２７、エミッタ電極２８およびベース電極２９を含むＰＮＰトランジスタとが形成されており、これらはフォトダイオードから出力され、光電変換による微弱な電流を増幅するための増幅ユニットとして機能する。
【０１１３】
以上のように構成された本発明に係る半導体装置は、フォトダイオードと、高速バイポーラトランジスタプロセスを採用した演算増幅器(OP-AMP)とが、ウエハプロセスとしての高速バイポーラプロセスを基礎として、同一の半導体チップ上に組み込まれている。その結果、図８ｃ(ｎ)に示すように、半導体チップの右側に形成されるバイポーラトランジスタは、同一半導体チップ上にフォトダイオードが形成される領域から離隔した領域で形成される演算増幅器用バイポーラトランジスタと同じ構造を有する。そのため、別途の製造プロセスを必要としない。
【０１１４】
さらに、本発明に係る半導体装置は、増幅用のバイポーラトランジスタがフォトダイオード形成領域においてフォトダイオードを取り囲むように格子形状に配置された構造を有し、このことはフォトダイオードから出力される微弱な電流を増幅するためのトランジスタがフォトダイオード領域に形成されることを意味する。さらに、フォトダイオードからの出力信号の超短の増幅を実施するためのバイポーラトランジスタもまた、フォトダイオード領域でフォトダイオードを取り囲むように格子形状に配置することも可能がある。
【０１１５】
以下、図９および図１０を参照して、本発明の第２の好ましい実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置およびその製造方法を詳細に説明する。
【０１１６】
図９は、本発明の第２の好ましい実施形態に従って、使用波長６５０ｎｍのＣＤまたは使用波長７８０ｎｍのＤＶＤに好適な受光素子と、同一チップに一体形成された増幅素子とを有する半導体装置を示す断面図である。図１０ａ〜図１０ｄは、本発明の第２の好ましい実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置を製造する一連のプロセスを示す断面図である。
【０１１７】
本発明の第２の好ましい実施形態に係る受光素子および増幅素子が同一チップに一体形成された半導体装置およびその製造方法は、受光素子においてＮシンク領域がＰ＋ポリシリコン層の間に全ての形成される点を除いて、本発明の第１の好ましい実施形態に係る受光素子および増幅素子が同一チップに一体形成された半導体装置およびその製造方法と略同一な構成を有する。
【０１１８】
従って、本発明の第２の好ましい実施形態に係る半導体装置およびその製造方法は、第２実施形態の場合に受光素子においてＮシンク領域がＰ＋ポリシリコン層の間に全ての形成される点を除いて、本発明の第１の好ましい実施形態に係る半導体装置およびその製造方法と同一であるので、同じ参照符号は同じ部分を示し、その詳細な説明は省略している。
【０１１９】
次に、図１１および図１２ａ〜図１２ｅを参照して、本発明の第３の好ましい実施形態に従って受光素子および増幅素子が一体形成された半導体装置およびその製造方法を詳細に説明する。
【０１２０】
図１１は、本発明の第３の好ましい実施形態に従って、青色波長および６５０／７８０ｎｍのＣＤ／ＤＶＤ用赤色波長に好適な受光素子と、同一チップに一体形成された増幅素子とを有する半導体装置を示す断面図である。図１２ａ〜図１２ｅは、本発明の第３の好ましい実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置を製造する一連のプロセスを示す断面図である。
【０１２１】
図１２ａ(ａ)に示すように、所定の厚さに形成されたＰ型エピタキシャルシリコン層を有する半導体基板１は、所定条件を満足する酸素雰囲気で酸化され、Ｐ型エピタキシャルシリコン層の上に所定の厚さを有する酸化シリコン(ＳｉＯ２)絶縁層２を形成する。
【０１２２】
続いて、所定のイオン、すなわちホウ素（Ｂ）の不純物イオンが酸化シリコン絶縁層２を通じてＮ＋埋込層形成領域３に注入され、そしてドライブイン処理を行なって、図１２ａ(ｂ)に示すように、Ｐ＋埋込層１’をエピタキシャル成長させる。
【０１２３】
上述のようにＰ＋埋込層１’を形成した後、酸化シリコン絶縁層２はエッチングされて除去され、図１２ａ(ｃ)に示すように、Ｐ＋埋込層１’が拡散してＰ型エピタキシャル層１”を形成する。
【０１２４】
上述のようにＰ型エピタキシャル層１”を形成した後、図１２ａ(ｄ)および図１２ａ(ｅ)に示すように、Ｐシンク領域１０’を形成する。
【０１２５】
具体的には、所定の厚さを持つ別の酸化シリコン絶縁層２をＰ型エピタキシャル層１”の上に形成した後、酸化シリコン絶縁層２はフォトレジスト(ＰＲ)を用いて全体的にコーティングされる。
【０１２６】
続いて、Ｐシンク領域１０’が形成される部分（以下「Ｐシンク領域形成部分」と称す。）を除いた残部にマスキング処理を行った後、Ｐシンク領域形成部分は露光され現像されて、Ｐシンク領域形成部分を形成する。
【０１２７】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【０１２８】
上述のようにＰシンク領域形成部分を形成した後、所定のイオン、すなわちホウ素（Ｂ）の不純物イオンがＰシンク領域形成部分に注入されて、Ｐシンク領域１０’が最終的に形成される。
【０１２９】
上述のようにＰシンク領域１０’を形成した後、図１２ｂ(ｆ)および図１２ｂ(ｇ)に示すように、Ｎ＋埋込層４が形成される。
【０１３０】
具体的には、所定の厚さを持つ別の酸化シリコン絶縁層２をＰ型エピタキシャル層の上に形成した後、酸化シリコン絶縁層２はフォトレジスト(ＰＲ)を用いて全体的にコーティングされる。
【０１３１】
続いて、Ｎ＋埋込層４が形成されるべき領域３（以下「Ｎ＋埋込層形成領域」と称す。）を除いた残部にマスキング処理を行った後、Ｎ＋埋込層形成領域は露光され現像されて、Ｎ＋埋込層形成領域３を形成する。
【０１３２】
上述のようにＮ＋埋込層形成領域３を形成した後、所定のイオン、すなわちヒ素（Ａｓ）の不純物イオンがフォトレジストが除去されたＮ＋埋込層形成領域３に注入されて、Ｎ＋埋込層４が最終的に形成される。
【０１３３】
続いて、Ｎ＋埋込層４を生成するために使用したマスクされたフォトレジスト(ＰＲ)および酸化シリコン絶縁層２を除去した後、シリコン基板をエピタキシャル成長させることによって、Ｎ型エピタキシャルシリコン層５を形成する。
【０１３４】
上述のようにＮ型エピタキシャルシリコン層５を形成した後、図１２ｂ(ｈ)および図１２ｂ(ｉ)に示すように、フィールド酸化膜（ＦＯＸ）９を形成する。
【０１３５】
具体的には、Ｎ型エピタキシャルシリコン層５を酸化することによって形成したシリコン酸化膜(ＳｉＯ２)６の上に、Ｓｉ３Ｎ４を堆積させて、Ｓｉ３Ｎ４堆積層７を形成した後、フォトレジスト(ＰＲ)を用いてシリコン酸化膜６およびＳｉ３Ｎ４堆積層７をコーティングして、フィールド酸化膜９が形成される領域８（以下「フィールド酸化膜形成領域８」と称す。）をシリコン酸化膜６およびＳｉ３Ｎ４堆積層７の上に形成する。
【０１３６】
続いて、フィールド酸化膜形成領域８を除いた残部にマスキング処理を行ってから、露光および現像を行う。
【０１３７】
マスクされずに露光されたフィールド酸化膜形成領域８上のフォトレジスト(ＰＲ)はエッチングにより除去され、Ｎ型エピタキシャルシリコン層５の一部はＳｉ３Ｎ４堆積層７およびシリコン酸化膜６と同様にしてエッチングされる。
【０１３８】
上述のプロセスによりフィールド酸化膜形成領域８が形成された後、マスクされたフォトレジストは除去され、マスクされたフォトレジストが除去された表面において熱酸化処理を行って、図１２ｂ(ｉ)に示すように、フィールド酸化膜９を形成する。
【０１３９】
フィールド酸化膜９は、素子が形成されない３０００〜５０００Åの厚さを有する比較的厚い酸化膜であり、熱酸化処理によって形成した後、エッチング処理によってＳｉ３Ｎ４堆積層７がエッチングされ、シリコン酸化膜６がエッチングされる。そして、シリコン酸化膜６の表面は再び酸化される。
【０１４０】
Ｓｉ３Ｎ４堆積層７が選択的に形成される領域は、Ｓｉ３Ｎ４堆積層７が外部の酸素を排除するようにして酸化されないことに留意する。
【０１４１】
上述のようにフィールド酸化膜９が形成された後、所定の不純物が注入されて、図１２ｃ(ｊ)および図１２ｃ(ｋ)に示すように、Ｎシンク領域１０およびＰアイソレーション層１１を形成する。
【０１４２】
具体的には、フィールド酸化膜９はフォトレジスト(ＰＲ)を使って全体的にコーティングされる。続いて、Ｎシンク領域１０が形成される領域を除いた残部に対してマスキング処理を行って、露光および現像を行う。
【０１４３】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【０１４４】
所定のイオン、すなわちリン（Ｐ）の不純物イオンが、高エネルギーイオン注入処理によってフォトレジスト(ＰＲ)が除去された部分を通じて注入される。注入されたリン不純物は拡散して、Ｎエピタキシャルシリコン層５を通過してＮ＋埋込層４に達する拡散層を形成する。その結果、Ｎシンク領域１０が形成される。
【０１４５】
上述のようにＮシンク領域１０が形成されると、電気抵抗は減少して、Ｓ／Ｎ比が改善される。さらに、光電変換に寄与する領域は減少するものの、出力電流として使用されるキャリアが光によって励起される空乏層の電界が均一に改善されて、良好な周波数特性が得られる。
【０１４６】
しかしながら、本発明の半導体装置は、Ｎシンク領域１０無しでも実現可能であることに留意すべきである。
【０１４７】
続いて、Ｎシンク領域１０を形成するために使用したフォトレジストを除去した後、Ｐアイソレーション層１１を形成するために、フォトレジスト(ＰＲ)を使って基板は全面的にコーティングされる。
【０１４８】
上述のようにコーティング処理を行った後、Ｐアイソレーション層１１が形成される領域を除く残部に対してマスキング処理が行なわれ、露光および現像を行う。
【０１４９】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【０１５０】
続いて、所定のイオン、すなわちホウ素（Ｂ）の不純物イオンが、高エネルギーイオン注入処理によってフォトレジスト(ＰＲ)が除去された部分を通じて注入される。注入されたホウ素不純物は拡散して、フィールド酸化膜９からＮエピタキシャル層５を通過して半導体基板１の所定の深さに達する拡散層を形成する。その結果、Ｐアイソレーション層１１が形成される。
【０１５１】
上述のようにＰアイソレーション層１１が形成された後、図１２ｃ(ｋ)に示すように、Ｐ型ポリシリコン層１２が形成される。
【０１５２】
具体的には、図１２ｃ(ｋ)に示すように、Ｐアイソレーション層１１を形成するために使用した残留フォトレジストを除去した後、エッチング処理によってＳｉＯ２がエッチングされる。
【０１５３】
続いて、ポリシリコン堆積処理が行なわれ、図１２ｃ(ｋ)に示すように、Ｐ型ポリシリコン層１２を形成した後、ホウ素（Ｂ）が全体のＰ型ポリシリコン層１２にイオン注入される。
【０１５４】
ホウ素（Ｂ）のイオン注入深さは、ホウ素がＰ型ポリシリコン層１２に通過しないように設定される。そのため、Ｐ型ポリシリコン層１２にイオン注入されたホウ素イオンの大部分は、Ｐ型ポリシリコン層１２内に存在することになる。
【０１５５】
上述のようにＰ型ポリシリコン層１２が形成された後、図１２ｃ(ｌ)に示すように、所定のＰ型ポリシリコンパターン１３が形成される。
【０１５６】
具体的には、ホウ素イオンが注入されたＰ型ポリシリコン層１２の上にフォトレジスト(ＰＲ)のコーティング処理が再び行なわれ、Ｐ型ポリシリコン層１２の上にＰ型ポリシリコンパターン１３を形成する。
【０１５７】
その後、Ｐ型ポリシリコンパターン１３が形成される領域を除いた残部にマスキング処理が行なわれ、露光および現像を行う。
【０１５８】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【０１５９】
続いて、フォトレジスト(ＰＲ)が残留した部分を除いたＰ型ポリシリコン層１２はエッチングされ、残留したフォトレジストが除去されると、Ｐ型ポリシリコンパターン１３がＰ型ポリシリコン層１２の上に形成される。エッチングされたＰ型ポリシリコン層１２の上には、層間誘電体(ＩＬＤ:Inter Layer Dielectric)１４が堆積される。
【０１６０】
上述のように層間誘電体(ＩＬＤ)１４が堆積された後、図１２ｄ(ｍ)に示すように、エミッタが後に生成されるところの開口１５が形成される。
【０１６１】
具体的には、前記層間誘電体層(ＩＬＤ)１４はフォトレジストを使ってコーティングした後、フォトレジストは、開口１５を形成するためのマスクを使って露光および現像が行われる。開口１５にはエミッタが後に形成される。
【０１６２】
この時、マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去されて開口１５が形成され、マスクされたフォトレジスト(ＰＲ)は残留する。
【０１６３】
上述のようにエミッタが後に形成される開口１５を形成した後、マスクされていない領域に堆積された層間誘電体層１４はエッチング処理によってエッチングされる。Ｐ型ポリシリコン層１２の上に形成されたＰ型ポリシリコンパターン１３もまた、上述のエッチング処理によってエッチングされる。
【０１６４】
続いて、マスクされていたフォトレジストを除去した後、ドライブイン(drive-in)処理が行なわれ、Ｐ型ポリシリコンパターン１３からなるＰ＋ポリシリコン領域１６を形成する。
【０１６５】
具体的には、ホウ素のイオン注入によってＰ型ポリシリコン層１２の上に形成されたＰ型ポリシリコンパターン１３は、多量のホウ素を含有しており、Ｐ型ポリシリコンパターン１３に含まれているホウ素原子は、ドライブイン処理によってＮエピタキシャルシリコン層５に拡散する。
【０１６６】
上述のような拡散によって、Ｐ型ポリシリコン層１２上に形成されたＰ型ポリシリコンパターン１３と接触しているシリコンを含む部分は、高濃度のＰ＋ポリシリコン領域１６に変換される。その結果、Ｐ＋ポリシリコン領域１６が、Ｐ型ポリシリコンパターン１３の周囲に形成される。
【０１６７】
ドライブイン処理は、熱処理の一種であって、酸素無しの雰囲気、つまり、略１００％の窒素雰囲気で行なわれる。そのため、シリコンの表面はドライブイン処理によって酸化されない。
【０１６８】
上述のようにＰ＋ポリシリコン領域１６がＰ型ポリシリコンパターン１３の周囲に形成された後、図１２ｄ(ｎ)に示すように、Ｐ＋ポリシリコン領域１６間にホウ素がイオン注入されて、Ｐ型ベース１７を形成する。
【０１６９】
Ｐ型ポリシリコン層１２に形成されたＰ型ポリシリコンパターン１３をＮ型エピタキシャルシリコン層５から絶縁するために、層間誘電体層(ＩＬＤ)１４間の開口部分を接続する別の層間誘電体をさらに堆積した後、エッチバック(etch-back)処理によってサイドウォール１８を形成してもよい。
【０１７０】
サイドウォール１８は、Ｐ型ポリシリコン層１２に形成されたＰ型ポリシリコンパターン１３とＮ型エピタキシャルシリコン層５との間の絶縁を維持する。そのため、サイドウォール１８は、Ｎ型エピタキシャルシリコン層５とＰ＋ポリシリコン領域１６との間で最適な距離を高精度で維持するようにも機能する。
【０１７１】
上述のようにＰ＋ポリシリコン領域１６間にホウ素をイオン注入してＰ型ベース１７を形成した後、図１２ｄ(ｏ)に示すように、Ｎ型ポリシリコンを堆積してＮ型ポリシリコン層１９を形成する。
【０１７２】
Ｎ型ポリシリコン層１９の形成については、図１２ｄ(ｏ)を参照して、以下のように説明する。Ｎ型ポリシリコン層１９は、ポリシリコンを２回堆積することによって形成される。
【０１７３】
Ｐ型ポリシリコンは、ホウ素などのアクセプタがポリシリコンに注入された場合に形成される。一方、Ｎ型ポリシリコンは、リン(Ｐ)やヒ素(Ａｓ)などのドナーがポリシリコンにイオン注入された場合に形成される。Ｎ型ポリシリコン層１９は、Ｎ型ポリシリコンを用いて形成される。
【０１７４】
ポリシリコンは、図１２ｄ(ｏ)に示すように、半導体基板の上面に堆積して成長する。その後、ヒ素がポリシリコンにイオン注入されて、Ｎ型ポリシリコン層１９が形成され、ドライブイン処理が行なわれてエミッタ層を形成する。
【０１７５】
上述のようにＮ型ポリシリコン層１９を形成した後、図１２ｅ(ｐ)に示すように、エミッタ層が後に形成されるところのエミッタパターン２０が形成される。
【０１７６】
具体的には、Ｎ型ポリシリコン層１９上にエミッタ層を形成するために、Ｎ型ポリシリコン層１９はフォトレジスト(ＰＲ)を用いてコーティングされる。
【０１７７】
その後、エミッタ層が形成される領域を除いた残部にマスキング処理が行われ、露光および現像を行う。
【０１７８】
マスクされずに露光されたフォトレジスト(ＰＲ)は現像時に除去され、マスクされたフォトレジスト(ＰＲ)は残留する。
【０１７９】
続いて、フォトレジスト(ＰＲ)が残留した部分を除いたＮ型ポリシリコン層１９をエッチングして、残留するフォトレジストを除去すると、エミッタパターン２０がＮ型ポリシリコン層１９の上に形成される。
【０１８０】
上述のようにエミッタパターン２０をＮ型ポリシリコン層１９の上に形成した後、Ｎ型ポリシリコン層１９はフォトレジスト(ＰＲ)を用いて再びコーティングされ、マスクを用いて露光および現像が行なわれ、メタル接点が形成される。
【０１８１】
この時、マスクされていない領域にある層間誘電体１４はエッチング処理によってエッチングされ、マスクされていたフォトレジストは除去される。続いて、半導体基板の上面にメタルが堆積され、図１２ｅ(ｑ)に示すように、メタル層２１を形成する。
【０１８２】
上述のようにメタル層２１を形成した後、図１２ｅ(ｒ)に示すように、外部との電気的接続を形成するために所定形状を有するメタル接点２２〜２９が形成される。
【０１８３】
具体的には、メタルの堆積によって形成されたメタル層２１はフォトレジスト(ＰＲ)を使ってコーティングされた後、メタル接点を形成するためのマスクを用いて露光および現像が行なわれる。
【０１８４】
この時、フォトレジスト(ＰＲ)がマスクされずに露光された領域にあるメタル層２０は、エッチング処理によってエッチングされる。
【０１８５】
図１２ｅ(ｑ)に示すように、Ｎ型ポリシリコン層１９のエミッタパターン２０上のフォトレジスト(ＰＲ)は、Ｎ型ポリシリコン層１９のエミッタパターン２０と比べて少し内側に凹むように形成されており、メタルは、このようなフォトレジスト形状に基づいてエッチングされる。そのため、メタルのエッチング処理が完了した時点で、Ｎ型ポリシリコン層１９のエミッタパターン２０はメタル層から突出している。
【０１８６】
その後、Ｎ型ポリシリコン層１９の突出したエミッタパターン２０がエッチングされると、Ｎ型ポリシリコン層１９の突出したエミッタパターン２０は除去され、そして残留するフォトレジスト(ＰＲ)が除去される。このようにして半導体装置の製造が完了する。
【０１８７】
上述から明らかなように、本発明は、光ディスクから反射される光を受光して電気信号に変換する受光素子と、受光素子から出力される電気信号を増幅する増幅素子とを備え、配線によるノイズ発生前に信号を増幅するように受光素子および増幅素子が同一チップに一体形成された半導体装置を提供するものであり、これによりＳ／Ｎ比を改善でき、高速の光ディスク再生を実現できる。
【０１８８】
本発明の好ましい実施形態は説明目的で開示したが、当業者は、添付した特許請求の範囲に記載された本発明の範囲および思想を逸脱しないように様々な修正、追加および置換が可能であることが理解されよう。
【図面の簡単な説明】
【０１８９】
【図１】従来の垂直タイプのフォトダイオード用半導体装置を示す断面図である。
【図２】垂直タイプのフォトダイオード用半導体装置が組み立てられたパッケージを示す平面図である。
【図３】本発明に従って、Ｎシンク領域を有する受光素子および増幅素子が同一チップに一体形成された半導体装置を示す平面図である。
【図４】本発明に従って、Ｎシンク領域を有する受光素子および増幅素子が同一チップに一体形成された半導体装置を示す平面図である。
【図５】本発明に従って、Ｎシンク領域の無い受光素子および増幅素子が同一チップに一体形成された半導体装置を示す平面図である。
【図６】本発明に従って、Ｎシンク領域の無い受光素子および増幅素子が同一チップに一体形成された半導体装置を示す平面図である。
【図７】本発明の第１実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置を示す断面図である。
【図８ａ】本発明の第１実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図８ｂ】本発明の第１実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図８ｃ】本発明の第１実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図９】本発明の第２実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置を示す断面図である。
【図１０ａ】本発明の第２実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図１０ｂ】本発明の第２実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図１０ｃ】本発明の第２実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図１０ｄ】本発明の第２実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図１１】本発明の第３実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置を示す断面図である。
【図１２ａ】本発明の第３実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図１２ｂ】本発明の第３実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図１２ｃ】本発明の第３実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図１２ｄ】本発明の第３実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【図１２ｅ】本発明の第３実施形態に従って、受光素子および増幅素子が同一チップに一体形成された半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１９０】
１:半導体基板                          １’:Ｐ＋埋込層
１”:Ｐ型エピタキシャル層              ２:酸化シリコン絶縁層
３:Ｎ＋埋込層形成領域                  ４:Ｎ＋埋込層
５:Ｎエピタキシャル層                  ６:シリコン酸化膜
７:Ｓｉ３Ｎ４堆積層                      ８:フィールド酸化膜形成領域
９:フィールド酸化膜（ＦＯＸ）         １０:Ｎシンク領域
１０’:Ｐシンク領域                   １１:Ｐアイソレーション層
１２:Ｐ型ポリシリコン層               １３:Ｐ型ポリシリコンパターン
１４:層間誘電体層(ＩＬＤ)             １５:エミッタ生成開口
１６:Ｐ＋ポリシリコン領域             １７:Ｐ型ベース
１８:サイドウォール(Side wall)        １９:Ｎ型ポリシリコン層
２０:エミッタパターン                 ２１:メタル層
２２〜２９:メタル接点
【図１】
2005019947.tif 000003
【図２】
2005019947.tif 000004
【図３】
2005019947.tif 000005
【図４】
2005019947.tif 000006
【図５】
2005019947.tif 000007
【図６】
2005019947.tif 000008
【図７】
2005019947.tif 000009
【図８ａ】
2005019947.tif 000010
【図８ｂ】
2005019947.tif 000011
【図８ｃ】
2005019947.tif 000012
【図９】
2005019947.tif 000013
【図１０ａ】
2005019947.tif 000014
【図１０ｂ】
2005019947.tif 000015
【図１０ｃ】
2005019947.tif 000016
【図１０ｄ】
2005019947.tif 000017
【図１１】
2005019947.tif 000018
【図１２ａ】
2005019947.tif 000019
【図１２ｂ】
2005019947.tif 000020
【図１２ｃ】
2005019947.tif 000021
【図１２ｄ】
2005019947.tif 000022
【図１２ｅ】
2005019947.tif 000023