(57)【要約】【課題】ＳＯＩ基板を備えた半導体装置のチップ面積の低減を図る。【解決手段】シリコンからなる支持基板層１と支持基板層１上に形成された絶縁層３と絶縁層３上に形成された活性層５をもつＳＯＩ基板７を備えた半導体装置であって、活性層３に形成された不純物拡散層１７と、不純物拡散層１７に対応して絶縁層３に形成されている第１接続孔３１と、不純物拡散層３１及び第１接続孔３１に対応して支持基板層に形成されている第２接続孔と、支持基板層１の絶縁層３とは反対側の面１ｂに形成され、第１接続孔３１及び第２接続孔２７を介して不純物拡散層１７と電気的に接続されているパッド電極３７を備えている。【選択図】図１
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【特許請求の範囲】
【請求項１】
シリコンからなる支持基板層と、前記支持基板層上に形成された絶縁層と、前記絶縁層上に形成された活性層をもつＳＯＩ基板を備えた半導体装置において、
前記活性層に形成された不純物拡散層と、前記不純物拡散層に対応して前記絶縁層に形成されている第１接続孔と、前記不純物拡散層及び前記第１接続孔に対応して前記支持基板層に形成されている第２接続孔と、前記支持基板層の前記絶縁層とは反対側の面に形成され、前記第１接続孔及び前記第２接続孔を介して前記不純物拡散層と電気的に接続されているパッド電極を備えたことを特徴とする半導体装置。
【請求項２】
前記第２接続孔はテーパ状に形成されている請求項１に記載の半導体装置。
【請求項３】
前記パッド電極はテーパ状の前記第２接続孔の傾斜面に形成されている請求項２に記載の半導体装置。
【請求項４】
前記パッド電極は前記支持基板層の前記絶縁層とは反対側の面の平坦部に形成されている請求項１又は２に記載の半導体装置。
【請求項５】
シリコンからなる支持基板層と、前記支持基板層上に形成された絶縁層と、前記絶縁層上に形成された活性層をもつＳＯＩ基板を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｃ）を含むことを特徴とする半導体装置の製造方法。
（Ａ）前記活性層に不純物拡散層が形成されている状態で、前記不純物拡散層に対応して前記支持基板層に第２接続孔を形成する第２接続孔形成工程、
（Ｂ）前記不純物拡散層及び前記第２接続孔に対応して前記絶縁層に第１接続孔を形成する第１接続孔形成工程、
（Ｃ）前記支持基板層の前記絶縁層とは反対側の面に前記第２接続孔及び前記第２接続孔を介して前記不純物拡散層と電気的に接続されたパッド電極を形成するパッド電極形成工程。
【請求項６】
前記第２接続孔形成工程（Ａ）において、前記第２接続孔をシリコンの結晶面異方性エッチングによって形成する請求項５に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置及びその製造方法に関し、特にシリコンからなる支持基板層と、上記支持基板層上に形成された絶縁層と、上記絶縁層上に形成された活性層をもつＳＯＩ基板を備えた半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年の半導体装置において、演算処理速度向上のために線幅の微細化がなされている。また、微細化だけでなく、各種容量（メタル配線容量、ソースやドレインにおける容量等）も演算処理速度に影響を与えるので容量の低減化がなされている。その１つとして、ソースやドレインの接合容量を低減するために、ＳＯＩ（Silicon On Insulator）基板を用いた半導体装置がある（例えば特許文献１及び特許文献２参照。）。現在では、ＳＯＩ基板と歪トランジスタを用いたスピード改善の実験も盛んに行なわれている。
【０００３】
特許文献１には、薄膜ＳＯＩ基板にＭＯＳＦＥＴ（Metal Oxide Field Effect Transistor）を備えた半導体装置において、電界効果を及ぼすゲ−ト電極と金属配線層がチャネルとなる半導体層を挾むように形成されており、かつ、このゲ−ト電極に対して半導体層に拡散層電極が自己整合的に形成された後、半導体層を研磨されて薄膜ＳＯＩ構造が形成され、その後、ゲ−ト電極と逆側の半導体層上に配線がまとめて形成されている半導体装置が開示されている。これにより、基板貼り合わせや研磨後の後処理等を行なうとき、基板上は高融点及び低反応性の系になっているため、有効な高温処理ができ、また、配線工程は完全に平坦化された基板上で行なうことから、微細な加工が可能となるとされている。
また、特許文献２には、第１のＳＯＩチップと第２のＳＯＩチップとを、互いの表面同士が対向するよう配置し、大電流化、高耐圧化に対応して大面積となる半導体チップを、第１及び第２のＳＯＩチップに分割して重ねて配置した半導体装置が開示されている。これにより、チップを収めるパッケージの大型化を招くことがないとされている。
【０００４】
【特許文献１】特開平６−２７５８０３号公報
【特許文献２】特開２００２−２６２３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＳＯＩ基板を用いた場合、スピードや消費電力等に対しては有利であるが、チップサイズの低減には細線化による線幅の縮小でしか効果が得られない。
例えば、特許文献１に記載されている半導体装置では、メタル配線形成工程以降すべての工程を平坦化された半導体層上に形成することで、平坦性の良さによる微細加工では有利であるが、トランジスタ部との接続する際にアライメントズレや加工精度の問題等に起因してマージンを大きくとる必要があるので、効果的にチップ面積を小さくすることはできないという問題があった。
また、特許文献２に記載されている半導体装置では、第１のＳＯＩチップと第２のＳＯＩチップとを重ねて配置することにより、パッケージ全体のサイズを小さくすることはできるが、ここのチップについてはチップサイズを低減することができないという問題があった。
【０００６】
そこで本発明は、ＳＯＩ基板を備えた半導体装置及びその製造方法において、チップ面積の低減を図ることを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明にかかる半導体装置は、シリコンからなる支持基板層と、上記支持基板層上に形成された絶縁層と、上記絶縁層上に形成された活性層をもつＳＯＩ基板を備えた半導体装置であって、上記活性層に形成された不純物拡散層と、上記不純物拡散層に対応して上記絶縁層に形成されている第１接続孔と、上記不純物拡散層及び上記第１接続孔に対応して上記支持基板層に形成されている第２接続孔と、上記支持基板層の上記絶縁層とは反対側の面に形成され、上記第１接続孔及び上記第２接続孔を介して上記不純物拡散層と電気的に接続されているパッド電極を備えているものである。
【０００８】
本発明の半導体装置において、上記第２接続孔はテーパ状に形成されているようにしてもよい。
さらに、上記パッド電極はテーパ状の上記第２接続孔の傾斜面に形成されているようにしてもよい。
また、上記パッド電極は上記支持基板層の上記絶縁層とは反対側の面の平坦部に形成されているようにしてもよい。
【０００９】
本発明にかかる半導体装置の製造方法は、シリコンからなる支持基板層と、上記支持基板層上に形成された絶縁層と、上記絶縁層上に形成された活性層をもつＳＯＩ基板を備えた半導体装置の製造方法において、以下の工程（Ａ）から（Ｃ）を含む。
（Ａ）上記活性層に不純物拡散層が形成されている状態で、上記不純物拡散層に対応して上記支持基板層に第２接続孔を形成する第２接続孔形成工程、
（Ｂ）上記不純物拡散層及び上記第２接続孔に対応して上記絶縁層に第１接続孔を形成する第１接続孔形成工程、
（Ｃ）上記支持基板層の上記絶縁層とは反対側の面に上記第２接続孔及び上記第２接続孔を介して上記不純物拡散層と電気的に接続されたパッド電極を形成するパッド電極形成工程。
【００１０】
本発明の半導体装置の製造方法において、上記第２接続孔形成工程（Ａ）で、上記第２接続孔をシリコンの結晶面異方性エッチングによって形成する例を挙げることができる。
【発明の効果】
【００１１】
本発明の半導体装置では、シリコンからなる支持基板層と、上記支持基板層上に形成された絶縁層と、上記絶縁層上に形成された活性層をもつＳＯＩ基板を備えた半導体装置において、上記活性層に形成された不純物拡散層と、上記不純物拡散層に対応して上記絶縁層に形成されている第１接続孔と、上記不純物拡散層及び上記第１接続孔に対応して上記支持基板層に形成されている第２接続孔と、上記支持基板層の上記絶縁層とは反対側の面に形成され、上記第１接続孔及び上記第２接続孔を介して上記不純物拡散層と電気的に接続されているパッド電極を備えているようにしたので、パッド電極領域を小さくすることができ、チップ面積の低減を図ることができる。
【００１２】
本発明の半導体装置において、上記第２接続孔はテーパ状に形成されているようにすれば、第１接続孔及び第２接続孔の第１接続孔側の開口面積を小さく、かつ、第２接続孔の第１接続孔側とは反対側（支持基板層の裏面側）の開口面積を大きくすることができるので、第１接続孔及び第２接続孔の第１接続孔側の開口面積を小さくしつつ、パッド電極と不純物拡散層を電気的に接続するための導電性材料を第１接続孔内及び第２接続孔内に容易に形成することができ、パッド電極と不純物拡散層の安定した電気的接続を得ることができる。
【００１３】
さらに、上記パッド電極はテーパ状の上記第２接続孔の傾斜面に形成されているようにすれば、支持基板層の裏面の平坦面を用いることなく、パッド電極上にバンプ状の外部接続端子を形成することができ、支持基板層の裏面でパッド電極が占める面積を小さくして、チップ面積の低減をさらに図ることができる。
【００１４】
また、上記パッド電極は上記支持基板層の上記絶縁層とは反対側の面の平坦部に形成されているようにすれば、ワイヤボンディング技術による外部との電気的接続にも対応することができる。
【００１５】
本発明の半導体装置の製造方法では、シリコンからなる支持基板層と、上記支持基板層上に形成された絶縁層と、上記絶縁層上に形成された活性層をもつＳＯＩ基板を備えた半導体装置の製造方法において、
（Ａ）上記活性層に不純物拡散層が形成されている状態で、上記不純物拡散層に対応して上記支持基板層に第２接続孔を形成する第２接続孔形成工程、
（Ｂ）上記不純物拡散層及び上記第２接続孔に対応して上記絶縁層に第１接続孔を形成する第１接続孔形成工程、
（Ｃ）上記支持基板層の上記絶縁層とは反対側の面に上記第２接続孔及び上記第２接続孔を介して上記不純物拡散層と電気的に接続されたパッド電極を形成するパッド電極形成工程、
を含むようにしたので、パッド電極領域を小さくすることができ、チップ面積の低減を図ることができる。
【００１６】
さらに、上記第２接続孔形成工程（Ａ）において、上記第２接続孔をシリコンの結晶面異方性エッチングによって形成するようにすれば、テーパ状の第２接続孔を形成することができる。
【発明を実施するための最良の形態】
【００１７】
図１は半導体装置の一実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は１個のパッド電極近傍を拡大して示す平面図、（Ｃ）は（Ｂ）のＸ−Ｘ’位置での断面図である。
例えば膜厚が２００〜３００μｍ（マイクロメートル）のシリコンからなる支持基板層１の一表面ａに例えば膜厚が２〜３μｍの酸化シリコン膜からなる絶縁層３が形成され、さらにその上に例えば膜厚が１００〜９００μｍの活性シリコン層（活性層）５が形成されてなるＳＯＩ基板７が用いられている。
活性シリコン層５に溝が形成され、その溝に例えば酸化シリコン膜が埋め込まれてＳＴＩ（Shallow Trench Isolation）９が形成されている。活性シリコン層５はＳＴＩ９によって複数の領域に分離されている。
【００１８】
ＳＴＩ９によって分離された活性シリコン層５のトランジスタ領域に、不純物が注入されて例えばＬＤＤ（Lightly doped drain）構造をもつソース拡散層１１ｓとドレイン拡散層１１ｄが互いに間隔をもって形成されている。ソース拡散層１１ｓ、ドレイン拡散層１１ｄ間の活性シリコン層５上にゲート絶縁膜（図示は省略）を介してゲート電極１３が形成されている。ゲート電極１３の側面に例えば酸化シリコン膜からなるサイドウォール１５が形成されている。ここで、ＳＯＩ基板７に形成されているトランジスタは完全空乏型であってもよいし、部分空乏型であってもよい。
ＳＴＩ９によって分離された活性シリコン層５の領域であってトランジスタ領域とは異なる領域に不純物が導入されて配線用拡散層（不純物拡散層）１７が形成されている。
【００１９】
ＳＴＩ９上の領域を含んで活性シリコン層５上全面に例えば酸化シリコン膜からなる層間絶縁膜１９が形成されている。層間絶縁膜１９に、ソース拡散層１１ｓ、ドレイン拡散層１１ｄ、ゲート電極１３及び配線用拡散層１７の所定の領域に対応して接続孔がそれぞれ形成されており、各接続孔に例えばタングステンが埋め込まれて導電性プラグ２１がそれぞれ形成されている。
導電性プラグ２１上の領域を含んで層間絶縁膜１９上の所定の領域に例えばアルミニウムからなる金属配線パターン２３が形成されている。図１（Ｃ）では、ソース拡散層１１ｓは導電性プラグ２１、金属配線パターン２３及び導電性プラグ２１を介して配線用拡散層１７に電気的に接続されている。
金属配線パターン２３上の領域を含んで層間絶縁膜１９上全面に例えばパッシベーション膜からなる保護用絶縁膜２５が形成されている。
【００２０】
ＳＯＩ基板９の支持基板層１に、配線用拡散層１７に対応して複数のテーパ状の第２接続孔２７が形成されている。第２接続孔２７の寸法は例えば支持基板層１の表面１ａでの開口面積が１×１〜１０×１０μｍであり、支持基板層１の裏面（絶縁層３とは反対側の面）１ｂでの開口面積が１００×１００〜２０００×２０００μｍである。第２接続孔２７の内壁表面及び第２接続孔２７の底部に露出している絶縁層３の表面を含んで支持基板層１の裏面１ｂに例えば酸化シリコン膜からなる絶縁膜２９が１００ｎｍ（ナノメートル）の膜厚に形成されている。
【００２１】
配線用拡散層１７の所定の領域に対応して、第２接続孔２７の底部に位置する絶縁膜２９及び絶縁層３に第１接続孔３１が第２接続孔２７ごとに形成されている。第１接続孔３１の開口面積は少なくとも第２接続孔２７の支持基板層１の面１ａでの開口面積以下の寸法であり、例えば１００×１００ｎｍ〜３０×３０μｍである。第１接続孔３１内に例えばタングステンが埋め込まれて導電性プラグ３３が形成されている。
この実施例では、第１接続孔３１は１×１μｍの開口面積をもつ。また、第１接続孔３１の開口形状は円形など、他の形状であってもよい。
【００２２】
導電性プラグ３３上、第２接続孔２７の形成領域及び支持基板層１の裏面の平坦部領域を含んで絶縁膜２９上の所定の領域に例えばアルミニウムからなる複数の金属配線パターン３５が第２接続孔２７ごとに形成されている。金属配線パターン３５の厚みは例えば１μｍである。支持基板層１の裏面１ｂの平坦部上に配置されている金属配線パターン３５はパッド電極３７を構成している。パッド電極３７の寸法は例えば１００×１００μｍである。この実施例では複数のパッド電極３７がチップの周縁部近傍に配置されている。
【００２３】
（Ｃ）において、パッド電極３７は、金属配線パターン３５、導電性プラグ３１、不純物拡散層１７、導電性プラグ２１、金属配線パターン２３及び導電性プラグ２１を介して、ソース拡散層１１ｓに電気的に接続されている。（Ｂ）及び（Ｃ）に示した領域以外の領域のパッド電極３７も、それぞれ金属配線パターン３５及び導電性プラグ３１を介して個々の不純物拡散層１７に電気的に接続されている。
【００２４】
この実施例では、パッド電極３７を支持基板層１の裏面１ｂの平坦部上に配置しているので、ワイヤボンディング技術による外部との電気的接続にも対応することができる。
活性シリコン層上に形成されるトランジスタ及びメタル配線と電気的に接続されることになる。図１及び図２に示しているように、請求項３に記載のパッドメタルを支持シリコン基板の平坦面に形成することにより、ワイヤーボンディグ技術による外部電極への接続に対応することができる。
また、従来、多数のパット電極を備えている半導体装置では、パッド電極の大きさ及び配置の制限によりそれ以上小さくできなかったチップがある。従来、活性シリコン層側に１パッド電極あたり５０×５０μｍ（２５００μｍ2）〜１００×１００μｍ（１００００μｍ2）程度の大きさの面積が必要であったが、本発明のように支持基板層１の裏面１ｂにパッド電極３７を形成することにより、第２接続孔２７の形成領域を画定するための写真製版工程におけるアライメントズレ等を考慮しても、５×５μｍ（２５μｍ2）〜１０×１０μｍ（１００μｍ2）で済むため、チップサイズを低減することができる。
【００２５】
図２は、製造方法の一実施例として、図１に示した半導体装置のパッド電極形成工程を説明するための工程断面図である。図１及び図２を参照して製造方法の一実施例を説明する。
【００２６】
（１）図１に示したＳＯＩ基板７に、公知の半導体装置製造技術を用いて、ＳＴＩ９、ソース拡散層１１ｓ、ドレイン拡散層１１ｄ、ゲート電極１３、サイドウォール１５配線用拡散層１７、層間絶縁膜１９、導電性プラグ２１、金属配線パターン２３及び保護用絶縁膜２５を形成する。
ＳＯＩ基板７の支持基板層１の裏面１ｂにマスク用の膜、例えば酸化シリコン膜を形成し、さらにその上に、写真製版技術によって第２接続孔２７の形成領域を画定するためのレジストパターンを形成する。そのレジストパターンをマスクにして酸化シリコン膜をパターニングして第２接続孔２７の形成領域を画定するためのマスクパターン３９を形成する（（ａ）参照。）。
【００２７】
（２）例えばＫＯＨ（水酸化カリウム）水溶液やＴＭＡＨ（水酸化テトラメチルアンモニウム）水溶液などのアルカリ水溶液を用いて、マスクパターン３９をマスクにして支持基板層１に対してシリコンの結晶面異方性エッチングを行なって支持基板層１に第２接続孔２７を形成する。その後、マスクパターン３９を除去する（（ｂ）参照。）。
【００２８】
（３）第２接続孔２７の形成領域を含んで支持基板層１の裏面１ｂ上に酸化シリコン膜からなる絶縁膜２９を１００ｎｍの膜厚に形成する。
写真製版技術により、絶縁膜２９上に、第１接続孔の形成領域を画定するためのマスクであって、不純物拡散層１７及び第２接続孔２７の底部の所定の領域に対応して開口部をもつレジストパターン４１を形成する。
例えばドライエッチング技術により、レジストパターン４１をマスクにして絶縁膜２９及び絶縁層３の所定の領域を選択的に除去して第１接続孔３１を形成する（（ｃ）参照。）。
【００２９】
（４）レジストパターン４１を除去する。公知のタングステン埋込み技術を用いて、第１接続孔３１にタングステンを埋め込んで導電性プラグ３３を形成する。第１接続孔３１及び第２接続孔２７の形成領域を含んで絶縁膜２９上に金属膜、例えばアルミニウム膜を形成し、そのアルミニウム膜をパターニングして金属配線パターン３５及びパッド電極３７を形成する（図１参照。）。これにより、半導体装置の製造工程が完了する。
【００３０】
この製造方法の実施例では、第２接続孔２７をシリコンの結晶面異方性エッチングにより形成しているが、本発明の製造方法はコレに限定されるものではなく、ウェットエッチング技術やドライエッチング技術など、他のエッチング技術によってＳＯＩ基板の支持基板層に第２接続孔を形成してもよい。例えば、ＳｉＣｌ4ガスを用い、処理圧力を高い目、例えば２００ｍＴｏｒｒ（ミリトル）程度に設定したドライエッチング技術によって第２接続孔を形成すれば、テーパ状の第２接続孔を形成することができる。
【００３１】
図３は半導体装置の他の実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は１個のパッド電極近傍を拡大して示す平面図、（Ｃ）は（Ｂ）のＹ−Ｙ’位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００３２】
この実施例が図１を参照して説明した実施例と異なる点は、絶縁膜２９上に形成され、一部の領域がパッド電極３７を構成する金属配線パターン４３の材料が第１接続孔３１内に埋め込まれている点である。
（Ｃ）において、パッド電極３７は、金属配線パターン４３、不純物拡散層１７、導電性プラグ２１、金属配線パターン２３及び導電性プラグ２１を介して、ソース拡散層１１ｓに電気的に接続されている。（Ｂ）及び（Ｃ）に示した領域以外の領域のパッド電極３７も、それぞれ金属配線パターン４３を介して個々の不純物拡散層１７に電気的に接続されている。
【００３３】
この実施例でも、図１を参照して説明した実施例と同じ作用効果を得ることができる。
図３に示した半導体装置は、図１及び図２を参照して説明した製造方法の実施例の工程（１）〜（３）と同じ工程を行なった後（図２参照。）、絶縁膜２９上及び第１接続孔３１内に導電材料膜を形成し、その導電材料膜をパターニングすることにより、形成することができる。
【００３４】
図４は半導体装置のさらに他の実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は１個のパッド電極近傍を拡大して示す平面図、（Ｃ）は（Ｂ）のＺ−Ｚ’位置での断面図である。図１と同じ部分には同じ符号を付し、それらの部分の詳細な説明は省略する。
【００３５】
支持基板層１、絶縁層３及び活性シリコン層５をもつＳＯＩ基板７に、ＳＴＩ９、ソース拡散層１１ｓ、ドレイン拡散層１１ｄ、ゲート電極１３、サイドウォール１５配線用拡散層１７、層間絶縁膜１９、導電性プラグ２１、金属配線パターン２３及び保護用絶縁膜２５が形成されている。支持基板層１に第２接続孔２７が形成され、支持基板層１の裏面１ｂに絶縁膜２９が形成されている。絶縁層３及び絶縁膜２９に第１接続孔３１が形成されている。第１接続孔３１内に導電性プラグ３３が形成されている。
【００３６】
導電性プラグ３３上、第２接続孔２７の形成領域を含んで絶縁膜２９上の所定の領域に例えばアルミニウムからなる複数のパッド電極４５が第２接続孔２７ごとに形成されている。パッド電極４５の厚みは例えば１μｍである。
絶縁膜２９上及びパッド電極４５の周縁部上に例えばパッシベーション膜からなる絶縁膜４７が形成されている。絶縁膜４７にはパッド電極４５に対応して平面形状が例えば矩形、ここでは正方形の開口部が形成されている。その開口部の１辺の長さは例えば７０μｍである。
パッド電極４５上に例えば半田からなるバンプ電極（外部接続端子）４９が搭載されている。バンプ電極４９の先端部（パッド電極とは反対側の端部）は絶縁膜４７の表面から突出する位置に配置されている。バンプ電極４９の１辺の長さは例えば７０μｍである。
【００３７】
この実施例では、パッド電極４５はテーパ状の第２接続孔２７の傾斜面に形成されているので、支持基板層１の裏面１ｂの平坦面に対応する領域を用いることなく、パッド電極４５上にバンプ電極４９を形成することができ、支持基板層１の裏面１ｂでパッド電極４５が占める面積を小さくして、チップ面積の低減をさらに図ることができる。
【００３８】
図４に示した実施例は、図２を参照して説明した上記工程（１）から（３）と同じ工程を行なった後、図１を参照して説明した上記工程（４）と同様にして第１接続孔３１内に導電性プラグ３３を形成し、絶縁膜２９上にパッド電極４５を形成した後、絶縁膜４７及びバンプ電極４９を形成することにより製造することができる。
【００３９】
図４に示した実施例では、第１接続孔３１内に導電性プラグ３３を備えているが、本発明はこれに限定されるものではなく、図２に示した実施例と同様に、
第１接続孔３１に埋め込まれている金属材料がパッド電極と同じものであってもよい。
【００４０】
以上、本発明の実施例を説明したが、本発明は上記実施例に限定されるものではなく、寸法、形状、配置、材料などは一例であり、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。
【図面の簡単な説明】
【００４１】
【図１】半導体装置の一実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は１個のパッド電極近傍を拡大して示す平面図、（Ｃ）は（Ｂ）のＸ−Ｘ’位置での断面図である。
【図２】製造方法の一実施例として、図１に示した半導体装置のパッド電極形成工程を説明するための工程断面図である。
【図３】半導体装置の他の実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は１個のパッド電極近傍を拡大して示す平面図、（Ｃ）は（Ｂ）のＹ−Ｙ’位置での断面図である。
【図４】半導体装置のさらに他の実施例を示す概略構成図であり、（Ａ）は平面図、（Ｂ）は１個のパッド電極近傍を拡大して示す平面図、（Ｃ）は（Ｂ）のＺ−Ｚ’位置での断面図である。
【符号の説明】
【００４２】
１    支持基板層
１ａ  支持基板層の表面
１ｂ  支持基板層の裏面
３    絶縁層
５    活性シリコン層（活性層）
７    ＳＯＩ基板
９    ＳＴＩ
１１ｓ  ソース拡散層
１１ｄ  ドレイン拡散層
１３    ゲート電極
１５    サイドウォール
１７    配線用拡散層（不純物拡散層）
１９    層間絶縁膜
２１    導電性プラグ
２３    金属配線パターン
２５    保護用絶縁膜
２７    第２接続孔
２９    絶縁膜
３１    第１接続孔
３３    導電性プラグ
３５    金属配線パターン
３７    パッド電極
３９    マスクパターン
４１    レジストパターン
４３    金属配線パターン
４５    パッド電極
４７    絶縁膜
４９    バンプ電極（外部接続端子）
【図１】
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【図２】
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【図３】
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【図４】
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