(57)【要約】【課題】  本発明は、ホストと各モータドライバ間のデータ伝送において、簡易な構成で配線効率の優れたデータ伝送システムを提供する。【解決手段】  本発明のデータ伝送システムは、モータ制御用の信号を割り当てたデータビットを生成し、該データビットを伝送データとしてシリアル伝送するホストと、該ホストから伝送されるデータビットを受信し、該データビットに割り当てられた前記制御信号に基づきモータを制御するモータドライバと、を有し、前記ホストは、前記モータに対する制御種別が異なる複数の制御信号を前記データビットに一度に割り当てた伝送データを伝送可能であることを特徴とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
モータ制御用の信号を割り当てたデータビットを生成し、該データビットを伝送データとしてシリアル伝送するホストと、
該ホストから伝送されるデータビットを受信し、該データビットに割り当てられた前記制御信号に基づきモータを制御するモータドライバと、を有し、
前記ホストは、前記モータに対する制御種別が異なる複数の制御信号を前記データビットに一度に割り当てた伝送データを伝送可能であることを特徴とするデータ伝送システム。
【請求項２】
前記モータに対する制御種別が異なる複数の制御信号は、データビットの予め決められたそれぞれ異なるビット位置に割り当てられることを特徴とする請求項１に記載のデータ伝送システム。
【請求項３】
前記モータドライバは複数あり、それぞれがシリアルインタフェースを介して直列に接続した構成となっていて、
前記ホストは、前記データビットに前記直列接続した少なくとも一つ以上のモータドライバに対する制御信号を一度に割り当てた伝送データを伝送可能であり、それぞれのモータドライバは、受信した伝送データから所定の条件を基に自宛の制御信号を選択することを特徴とする請求項１又は２に記載のデータ伝送システム。
【請求項４】
前記直列接続した複数のモータドライバにはそれぞれ固有のＩＤが割り振られ、前記データビットは前記ＩＤごとに振り分けられたビットフィールドで構成され、各モータドライバは自己のＩＤに対応するビットフィールドに割り当てられた制御信号に基づきモータを制御することを特徴とする請求項３に記載のデータ伝送システム。
【請求項５】
前記ホストは、前記データビットにスタートビット及びストップビットを付加した伝送データを所定周波数の基準クロックに重畳させてシリアル伝送し、前記モータドライバは、前記スタートビットの検出から前記ストップビットを検出するまでの間、前記ホストから伝送されるデータビットを前記基準クロックの所定のタイミングに合わせて受信することを特徴とする請求項１〜４の何れかに記載のデータ伝送システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、モータ制御用の伝送データをホストからモータドライバに対してシリアルインタフェースで伝送するシステムに関する。
【背景技術】
【０００２】
例えば、写真処理装置においては、写真フィルムを搬送するために複数のローラが必要であり、これらを回転駆動させたり、圧着状態と圧着解除状態とに切替えたりするためのパルスモータを複数備えている。
【０００３】
これらのパルスモータの近傍には、それぞれ対応するモータドライバが配置され、ホストから伝送される制御信号に基づきそれぞれのモータを駆動制御する。
【０００４】
図５は、従来のホストと各モータドライバ間のデータ伝送システムの構成を示す概略図である。図５に示すように、ホスト１００と複数のモータドライバ２００〜Ｎは並列に接続されており、各モータドライバ２００〜Ｎのそれぞれにおいて、パルスモータ２０１〜Ｎに対する制御種別に応じた個別のデータ信号線（モータへの励磁有無信号用１０１、回転方向信号用１０２、分解能信号用１０３及びパワーオンオフ信号用１０４）を設けている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記従来のシステムにおいては、配線数が非常に多くなるため、システム内の省スペース化の妨げとなったり、回路構成等が複雑化してしまうという問題がある。また、ホストと各モータドライバは、並列に接続されているため、モータドライバの追加等の設計変更に対応し難く、生産性が良くないという問題も生じていた。
【０００６】
本発明は、上記問題点を解決し、ホストと各モータドライバ間のデータ伝送において、簡易な構成で配線効率の優れたデータ伝送システムを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明に係るデータ伝送システムは、モータ制御用の信号を割り当てたデータビットを生成し、該データビットを伝送データとしてシリアル伝送するホストと、該ホストから伝送されるデータビットを受信し、該データビットに割り当てられた前記制御信号に基づきモータを制御するモータドライバと、を有し、前記ホストは、前記モータに対する制御種別が異なる複数の制御信号を前記データビットに一度に割り当てた伝送データを伝送可能であることを特徴とする。
【０００８】
上記構成のデータ伝送システムによれば、ホスト（例えば、パーソナルコンピュータ等の制御装置）は、モータ（例えば、搬送ローラを駆動させるパルスモータ）に対して回転方向や分解能等を指定する制御を行いたい場合に、当該制御信号を割り当てたデータビット（例えば、モータへの励磁有無、回転方向、分解能及びパワーオンオフの制御をそれぞれ１ビットで表現した４ビット長のデータ）を生成し、これを伝送データとして、シリアルインタフェースで接続されたモータドライバに、所定の同期方式（同期式又は非同期式（調歩同期式））に基づく所定のタイミングで１ビットずつ伝送する（具体的には、ビット値に応じて出力信号レベル（Ｈ／Ｌ）を切り替える。）。
【０００９】
一方、モータドライバ側では、所定の同期方式に基づく所定のタイミングでホストが伝送したデータビットを１ビットずつ受信し、この受信したデータビットに割り当てられたモータ制御用の信号に基づいてモータを制御する。
【００１０】
ホストは、このデータビットに、モータに対する制御種別が異なる複数の制御信号（例えば、モータへの励磁有無信号、回転方向信号、分解能信号及びパワーオンオフ信号）を一度に割り当てた伝送データを伝送可能としているので、従来のシステムのように、制御種別ごとの個別のデータ信号線を設ける必要はなく、１本のデータ信号線で済むのである。
【００１１】
また、前記モータに対する制御種別が異なる複数の制御信号は、データビットの予め決められたそれぞれ異なるビット位置に割り当てられるようにすると、制御が容易となり好ましい。この場合、例えば、モータへの励磁有無、回転方向、分解能及びパワーオンオフの制御信号を上位ビットから順にそれぞれ１ビットずつ割り当てる等とする。
【００１２】
また、前記モータドライバは複数あり、それぞれがシリアルインタフェースを介して直列に接続した構成となっていて、前記ホストは、前記データビットに前記直列接続した少なくとも一つ以上のモータドライバに対する制御信号を一度に割り当てた伝送データを伝送可能であり、それぞれのモータドライバは、受信した伝送データから所定の条件を基に自宛の制御信号を選択する、というシステム構成としても良い。
【００１３】
上記構成のデータ伝送システムによれば、ホストとシリアルインタフェースを介して接続しているモータドライバ（最上位のモータドライバ）には、更に複数のモータドライバがそれぞれシリアルインタフェースを介して直列に接続している構成（デイジーチェイン、カスケード接続ともいう。）となっており、ホストは、この直列接続している複数のモータドライバに対する制御信号を一度に割り当てたデータビット（この場合のデータ長は、例えば、上記４ビット長のデータ×直列接続しているモータドライバの数のサイズとなる。）を生成し、これを伝送データとして最上位のモータドライバに伝送する。
【００１４】
この伝送データを受信した最上位のモータドライバは、データビットを解析し、所定の条件を基に自宛に割り当てられた制御信号を選択し、それに基づきモータを制御する一方、受信した伝送データをそのまま下位のモータドライバに対して伝送する。その下位以降のモータドライバも同様の処理を行うことで、当該直列接続している最下位のモータドライバにまでホストからの伝送データが届き、そのデータビットに基づくモータ制御を行うことができる。
【００１５】
したがって、従来のシステムのように、ホストと複数のモータドライバを並列に接続する必要はなく、モータドライバの追加等の設計変更に容易に対応できる。
【００１６】
また、自宛の制御信号の選択を容易とするために、前記直列接続した複数のモータドライバにはそれぞれ固有のＩＤが割り振られ、前記データビットは前記ＩＤごとに振り分けられたビットフィールドで構成され、各モータドライバは自己のＩＤに対応するビットフィールドに割り当てられた制御信号に基づきモータを制御する、とするのが好ましい。
【００１７】
また、前記ホストは、前記データビットにスタートビット及びストップビットを付加した伝送データを所定周波数の基準クロックに重畳させてシリアル伝送し、前記モータドライバは、前記スタートビットの検出から前記ストップビットを検出するまでの間、前記ホストから伝送されるデータビットを前記基準クロックの所定のタイミングに合わせて受信する、とするのが好ましい。
【００１８】
上記構成のデータ伝送システムによれば、ホストは、生成したデータビットにスタートビット及びストップビット（例えば、そのビット値を共に”０”とする。）を付加した伝送データを所定周波数の基準クロックに重畳させて（基準クロックの所定タイミングに合わせて）、スタートビットから順にストップビットまで１ビットずつ伝送する（具体的には、ビット値に応じて出力信号レベル（Ｈ／Ｌ）を切り替える。）。
【００１９】
一方、モータドライバ側では、ホストとのデータ信号線（ＳＤ信号線）の信号レベル（アイドル時は、Ｈレベル）を常時監視し、Ｌレベル信号（スタートビット）を検出すると、これをトリガとしてデータ信号の受信を開始する。具体的には、ホストからの基準クロックの所定タイミングに合わせて一定時間ごとにデータ信号を区切って受信する。そして、これをストップ信号が検出されるまで続けることでホストが伝送したデータビットの受信が完了する。モータドライバは、この受信したデータビットに割り当てられたモータ制御用の信号に基づいてモータを制御する。
【００２０】
上記伝送方式は、一般に非同期式（調歩同期式）と呼ばれるもので、制御が容易であり、簡易な回路構成で実現できる。また、直列接続するモータドライバが多数になると、同期式では、データとタイミング・クロックの到達時間の差によるビットずれが発生するおそれがあるが、上記本発明に係る伝送方式を採用すると、基準クロックの周波数を調整することで、かかるビットずれを防止でき、各モータドライバは正確にデータを受信することが可能となる。
【発明の効果】
【００２１】
以上のように、本発明に係るデータ伝送システムは、ホストとモータドライバ間に設けるデータ信号線を１本にしても、モータに対する複数種別の制御ができるので、配線効率が向上し、省スペース化や回路構成の簡易化等による生産性の向上が図られる。さらに、複数のモータドライバをホストと並列に接続する必要がないので、モータドライバの追加等の設計変更にも容易に対応することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明に係るデータ伝送システムの一実施形態について図面を参酌しつつ説明する。
【００２３】
図１は、本実施形態に係るデータ伝送システムの構成を示すブロック図である。図１において、ホスト１は、パルスモータ１５及び２５の駆動制御を行う、例えば、パソコン等の制御装置であり、その内部には、所定周波数の基準クロックを出力する基準クロック発生器２、モータドライバ１０及び２０に伝送するデータを生成する伝送データ生成部３及び基準クロック発生器２から出力される基準クロックに重畳させて、生成した伝送データをシリアル伝送するデータ伝送部４を備えている。
【００２４】
ホスト１とシリアルインタフェース（ＳＤ信号線５及びＳＣＬＫ信号線６）で接続しているモータドライバ１０は、例えば、所定の搬送ローラを回転駆動させるパルスモータ１５を制御する装置であり、その内部には、ホスト１からの伝送データを入力するデータ入力端子１１、ホスト１からの基準クロックを入力するクロック入力端子１２、入力した両信号を基にデータ受信及びその内容の解析等を行うデータ処理部１３、その解析結果に基づきパルスモータ１５を制御するモータ制御部１４、入力した伝送データをＳＤ信号線１８に出力するデータ出力端子１６及び入力した基準クロックをＳＣＬＫ信号線１９に出力するクロック出力端子１７を備えている。
【００２５】
モータドライバ１０とシリアルインタフェース（ＳＤ信号線１８及びＳＣＬＫ信号線１９）で接続しているモータドライバ２０は、例えば、搬送ローラを圧着状態と圧着解除状態とに切替えるパルスモータ２５を制御する装置であり、その内部には、モータドライバ１０からの伝送データを入力するデータ入力端子２１、モータドライバ１０からの基準クロックを入力するクロック入力端子２２、入力した両信号を基にデータ受信及びその内容の解析等を行うデータ処理部２３、その解析結果に基づきパルスモータ２５を制御するモータ制御部２４、データ出力端子２６及びクロック出力端子２７を備えている。データ出力端子２６及びクロック出力端子２７は、本実施形態では特に機能するものではないが、モータドライバ２０が、さらに図示しないモータドライバと図示しないシリアルインタフェース（ＳＤ信号線及びＳＣＬＫ信号線）で接続している場合には、入力した伝送データをＳＤ信号線に出力し、入力した基準クロックをＳＤ信号線に出力する
【００２６】
伝送データ生成部３は、パルスモータ１５及び２５を制御する信号を割り当てたデータビットを生成し、これにスタートビット及びストップビットを付加した伝送データを生成する。図２は、ホスト１からモータドライバ１０及び２０に対して伝送されるデータ（伝送データ）のフォーマットである。図２に示すように、伝送データは、所定長（本実施形態では、８ビット）のデータ信号からなるデータビット（Ｄ１〜Ｄ８）と、その前後にスタートビット（”０”）及びストップビット（”０”）を各１ビットずつ付加した構成となっている。
【００２７】
また、本実施形態において、ホスト１は、モータドライバ１０及び２０にそれぞれＩＤ”１”及び”２”を割り振って管理しており、データビット（Ｄ１〜Ｄ８）の内、モータドライバ１０及び２０に対応する各ビットフィールドは、このＩＤに従い振り分けられる。具体的には、Ｄ１〜Ｄ４は、ＩＤ”１”に対応する（パルスモータ１５を制御する）ビットフィールドとし、Ｄ５〜Ｄ８は、ＩＤ”２”に対応する（パルスモータ２５を制御する）ビットフィールドとしている。
【００２８】
図３にデータビット（Ｄ１〜Ｄ８）とこれに割り当てられる各種のパルスモータ制御信号との関係を示す。図３の（イ）において、Ｄ１には”ＣＬＫ（モータへの励磁有無）”、Ｄ２には”ＤＩＲ（回転方向）”Ｄ３には”Ｆ／Ｈ（分解能）”Ｄ４には”ＰＷＤＮ（パワーオンオフ）”の各種の信号が割り当てられている。Ｄ４〜Ｄ８も同様にして割り当てられている。
【００２９】
また、（ロ）は、各制御信号のビット値とそれに対する制御状態との関係を示す表である。（ロ）の表から、例えば、Ｄ１に”１”がセットされると、パルスモータ１５は、”励磁状態”に制御させることを示し、Ｄ２に”０”がセットされるとパルスモータ１５の回転方向が”逆転”に制御されること示し、Ｄ３に”１”がセットされるとパルスモータ１５の分解能は”フルステップ”に制御されることを示し、Ｄ４に”０”がセットされるとパルスモータ１５への電源供給が停止し、”パワーダウン”制御されることを示している。
【００３０】
以上のように伝送データ生成部３によって生成された伝送データは、データ伝送部４によって、基準クロック発生器２から出力される基準クロックに重畳させて、シリアル伝送される。具体的に説明すると、データ伝送部４は、伝送データを先頭ビット（スタートビット）から１ビットずつ直列（シリアル）に、基準クロックの所定タイミング（例えば、基準クロックの立ち下がりのタイミング）に合わせて、ＳＤ信号線５に送り出す。より詳細には、送り出すビット値に応じてＳＤ信号線５に出力する信号レベル（Ｈ／Ｌ）を切り替える。ここで、伝送ビットが”０”ならＬレベル信号となり、伝送ビットが”１”ならＨレベル信号となる。
【００３１】
また、基準クロック発生器２から出力される基準クロックはＳＣＬＫ信号線６を介してモータドライバ１０に出力される。
【００３２】
図４は、ホスト１から伝送されるデータ及び基準クロックのタイミングチャートである。図４において、データ伝送部４は、基準クロックの立ち下がりエッジＴ０のタイミングでスタートビットをＳＤ信号線５に送り出し、次の立ち下がりエッジＴ１のタイミングでＤ１を送り出し、以降、立ち下がりエッジＴ２〜Ｔ８のタイミングでＤ２〜Ｄ８を送り出し、エッジＴ９のタイミングでストップビットを送り出している。
【００３３】
一方、モータドライバ１０のデータ処理部１３は、ＳＤ信号線５の信号レベル（アイドル（伝送が行われていない）時は、Ｈレベル）を常時監視し、Ｌレベル信号（スタートビット）が検出されるとデータ信号の受信処理を開始する。これを図４のタイミングチャートを用いて具体的に説明する。先ずスタートビットが検出されると（基準クロックの立ち下がりエッジＴ０〜Ｔ１の間）、次の立ち下がりエッジＴ１〜Ｔ２間の入力信号をＤ１として受信し、そして、エッジＴ２〜Ｔ３間の入力信号をＤ２として受信する。以降、同様に、基準クロックの立ち下がりタイミングでデータ信号を区切って受信する処理をストップビットが検出される（立ち下がりエッジＴ９のタイミング）まで続ける。
【００３４】
伝送データの受信が完了すると、データ処理部１３は、受信したデータビット（Ｄ１〜Ｄ８）から自宛のビットフィールドを選択する。具体的には、自己のＩＤに基づく読み取り位置から固定ビット（本実施形態では、４ビット）長を自宛のビットフィールドであると認識する。ここでは、モータドライバ１０のＩＤは、”１”であるため、受信したデータビットの先頭から４ビット（Ｄ１〜Ｄ４）を自宛のビットフィールドであるとしている。
【００３５】
そして、データ処理部１３は、選択したビットフィールドに割り当てられた制御信号を解析し、その結果をモータ制御部１４に通知し、それに基づきパルスモータ１５が制御される。例えば、Ｄ１：”１”、Ｄ２：”０”、Ｄ３：”１”、Ｄ４：”１”ならば、その制御の内容は、回転方向が”逆転”で、分解能が”フルステップ”となるようパルスモータ１５を制御することを示している。
【００３６】
また、モータドライバ１０は、データ入力端子１１が入力した伝送データをデータ出力端子１６を介してＳＤ信号線１８に出力し、クロック入力端子１２が入力した基準クロックをクロック出力端子１７介してＳＣＬＫ信号線１９に出力している。
【００３７】
かかる伝送データ及び基準クロックは、データ入力端子２１及びクロック入力端子２２によって入力され、モータドライバ２０のデータ処理部２３は、モータドライバ１０のデータ処理部１３と同様の方法で受信処理を行う。そして、伝送データの受信が完了すると、データ処理部２３は、データ処理部１３と同様の方法で受信したデータビット（Ｄ１〜Ｄ８）から自宛のビットフィールドを選択する。
【００３８】
ここでは、モータドライバ２０のＩＤは、”２”であるため、受信したデータビットから２番目のビットフィールド（Ｄ５〜Ｄ８）を自宛のビットフィールドであるとして認識する。
【００３９】
そして、データ処理部２３は、選択したビットフィールドに割り当てられた制御信号を解析し、その結果をモータ制御部２４に通知し、それに基づきパルスモータ２５が制御される。例えば、ビットフィールドに割り当てられた制御信号が、Ｄ５：”１”、Ｄ６：”１”、Ｄ７：”０”、Ｄ８：”１”ならば、その制御の内容は、回転方向が”正転”で、分解能が”ハーフステップ”となるようパルスモータ２５を制御することを示している。
【００４０】
以上のように、本実施形態に係るデータ伝送システムは、パルスモータに対する制御種別が異なる複数の制御信号（モータへの励磁有無信号、回転方向信号、分解能信号及びパワーオンオフ信号）を伝送データのデータビットに一度に割り当てることができるため、ホストとモータドライバ間に設けるデータ信号線は１本で済む。
【００４１】
また、モータドライバ１０及び２０をシリアルインタフェースを介して直列に接続することで、モータドライバ２０が、モータドライバ１０を介してホスト１から伝送されるデータ及び基準クロックを入力できるような構成とし、ホスト１は、モータドライバ１０及び２０にそれぞれ固有のＩＤ（”１”及び”２”）を割り振り、それに基づいて、データビットを２つのビットフィールド（Ｄ１〜Ｄ４、Ｄ５〜Ｄ８）に振り分け、それらのビットフィールドにモータドライバ１０及び２０に対する制御信号を割り当てた伝送データを生成し伝送する。そして、モータドライバ１０及び２０は、自己のＩＤを基にして、受信したデータビットから対応するビットフィールドを選択し、パルスモータ１５及び２５の制御を行う。したがって、ホスト１とモータドライバ１０及び２０を並列に接続しなくても、パルスモータ１５及び２５の制御を可能としている。
【００４２】
尚、本実施形態では、２つの直列接続するモータドライバを例にして説明したが、無論これに限定されるわけではない。例えば、３つ目のモータドライバを新たに直列接続する場合は、モータドライバ２０とシリアルインタフェース（ＳＤ信号線及びＳＣＬＫ信号線）を介して接続させ、新たなモータドライバにＩＤ”３”を追加し、ホスト１が伝送するデータビット長を４ビット増やして、新たに３つ目のビットフィールド（Ｄ９〜Ｄ１２）を追加し、新たなモータドライバが制御するパルスモータに対応する制御信号をＤ９〜Ｄ１２に割り当ててやれば良い。それ以上のモータドライバも同様にして容易に追加することができる。したがって、３つ以上のパルスモータの制御であっても、ホストと複数のモータドライバを並列に接続する必要はなくなる。
【００４３】
尚、本発明に係るデータ伝送システムは、上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更が可能である。
【００４４】
例えば、上記実施形態では、パルスモータを制御する種別を、モータへの励磁有無、回転方向、分解能及びパワーオンオフの４種類としたが、これに限定されず、任意の制御種別を設定することが可能である。また、各種の制御をそれぞれ１ビットで表現しているが、２ビット以上であっても構わない。そしてこれらに応じて各パルスモータごとのデータ長（上記実施形態では４ビット）も任意に変更可能である。
【００４５】
また、本発明に係るデータ伝送システムの伝送方式は、非同期式（調歩同期式）に限定されず、同期式を採用することも可能である。この場合、ホストは、基準クロックの替わりに、モータドライバと同期をとるためのタイミング・クロックをＳＣＬＫ信号線を介して出力すれば良い。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施形態に係るデータ伝送システムの構成を示すブロック図である。
【図２】同実施形態において、伝送データのフォーマットを示す図である。
【図３】（イ）は、同実施形態において、データビットとそれに割り当てられるパルスモータ制御信号との関係を示す図であり、（ロ）は、同実施形態において、各制御信号のビット値とそれに対する制御状態との関係を示す表である。
【図４】同実施形態において、ホスト１から伝送されるデータ及び基準クロックのタイミングチャートである
【図５】従来のデータ伝送システムの構成を示すブロック図である。
【符号の説明】
【００４７】
１…ホスト、２…基準クロック発生器、３…伝送データ生成部、４…データ伝送部、５、１８…ＳＤ信号線、６、１９…ＳＣＬＫ信号線、１０、２０…モータドライバ、１１、２１…データ入力端子、１２、２２…クロック入力端子、１３、２３…データ処理部、１４、２４…モータ制御部、１５、２５…パルスモータ、１６、２６…データ出力端子、１７、２７…クロック出力端子
【図１】
2005168104.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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