(57)【要約】【課題】  内蔵するテスト機能のうち、ユーザーが利用すべき以外のテスト機能は、ユーザーが使用できないような防止手段が設けられた半導体記憶装置を提供する。【解決手段】  テスト機能を利用しない場合はボンディングパッド部９を端子と無接続状態に設定する。アドレス信号Ａ６とＡ７とがＨレベルでありアドレス信号ＢＡ０の電位レベルが電源電位以上であれば、信号ＴＭＯＤＥが活性化されて半導体記憶装置１はテストモードに設定される。このような設定はマイコン等から行なえず、誤ってテストモードに設定されても、マイコン等からコマンドＡＲＥＦを指示すれば信号ＴＦ１〜ＴＦ３は不活性化される。【選択図】        図１
2005135480.tif 000002
【特許請求の範囲】
【請求項１】
テストモードと通常モードとを動作モードとして有する半導体記憶装置であって、
メモリ回路と、
前記通常モードで前記メモリ回路に対して読出し動作と書込み動作とを行なう第１の動作制御部と、
前記テストモードで前記メモリ回路に対して複数のテスト動作を行なう第２の動作制御部とを備え、
前記第２の動作制御部は、
前記複数のテスト動作のうち少なくとも１つのテスト動作が有効あるいは無効であると指定する指定情報を不揮発的に保持する指定部と、
前記指定情報と外部から与えられるアドレス信号およびコマンド設定信号とを受けて、前記複数のテスト動作の各々を有効または無効に指示するテスト動作指示部と、
前記テスト動作指示部からの指示に応じて前記メモリ回路に対して、前記複数のテスト動作を行なうテスト動作部とを含む、半導体記憶装置。
【請求項２】
前記テスト動作指示部は、
前記アドレス信号のうちの特定のビットを示すアドレス信号を受け、前記アドレス信号の電位が電源電位よりも高いと検知したことを示す高電圧検知信号を生成する高電圧信号検知部と、
前記アドレス信号と前記コマンド設定信号とを受けて前記動作モードを判定し、前記動作モードがテストモードのときに、前記アドレス信号と前記コマンド設定信号に応じた第１のテスト機能指示と、前記アドレス信号と前記コマンド設定信号と前記高電圧検知信号に応じた第２のテスト機能指示とを前記指定情報に応じて切り換えて出力する動作モード判定部と、
一般テスト機能と、前記一般テスト機能と異なる第１の特殊テスト機能とを前記第１のテスト機能指示と前記第２のテスト機能指示とにそれぞれ応じて、有効にするかどうかを選択するテスト機能指示部とを有する、請求項１に記載の半導体記憶装置。
【請求項３】
前記テスト機能指示部は、
前記第１のテスト機能指示を受け、前記一般テスト機能を有効にする指示を行なう第１のテスト機能活性部と、
前記第２のテスト機能指示を受け、前記第１の特殊テスト機能を有効にする指示を行なう第２のテスト機能活性部とを有する、請求項２に記載の半導体記憶装置。
【請求項４】
前記テスト機能指示部は、
前記指定情報の指示によらず、前記コマンド設定信号によりリフレッシュ動作が指示されると、第２の特殊テスト機能を解除する指示を行なう第３のテスト機能活性部を有する、請求項２に記載の半導体記憶装置。
【請求項５】
前記指定部は、
パッド部と、
前記パッド部の電位に応じて前記指定情報を生成する情報生成手段とを有する、
請求項１に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関するものであり、特に、半導体記憶装置に備えられるテストモード判定回路に関するものである。
【背景技術】
【０００２】
半導体記憶装置は、一般的に、特殊機能が活性化する複数のテストモードを有する。特殊機能の具体例には、メモリセルの試験を短時間で済ますためのアドレス縮退機能、メモリセルの動作マージンを滅少させて厳しい条件で試験を課すためのマージンテスト機能、あるいは初期不良品を低減するバーンインを行なうための電圧制御機能などがある。
【０００３】
一般ユーザーが半導体記憶装置を通常どおり使用しているときに半導体記憶装置が誤ってテストモードに入ることを防ぐ先行技術が存在する。たとえば、特開平１１−３０４８９２号公報（特許文献１）は、コマンド信号と動作電圧よりも高い電圧のテスト信号の両方の信号が入力されるとテストモードに設定され、信号の誤入力やノイズの入力によるテストモードに設定されることを防ぐ半導体記憶装置を開示する。
【特許文献１】特開平１１−３０４８９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来の半導体記憶装置のテストモード設定方法には、通常の使用中に誤ってテストモードに設定されないために、先行技術で示されるような、特定の入力端子に高い電圧を印加する方法などがあった。
【０００５】
近年では、ウェハ状態で出荷された半導体記憶装置がユーザー側でチップに加工され、マイコンチップ等と組み合わせて同一パッケージに封入されることがある。ユーザー側で半導体記憶装置にバーンインや各種のテストを行なうために、マイコン等が信号を送り半導体記憶装置をテストモードに設定しなくてはならない。
【０００６】
しかし、マイコンの出力端子からは高い電圧を供給できないので、従来のようなテストモード設定方法では、ユーザーは半導体記憶装置に内蔵されるテスト機能を利用できない。
【０００７】
よって、通常動作中に誤ってテストモードに設定されず、かつ、マイコン等からの指示で容易にテストモードに設定される半導体記憶装置が求められる。
【０００８】
また、マイコン等からの指示には、入力信号の組み合わせの制約や供給電位の制約があるので、マイコン等を用いてすべてのテスト機能を利用するのは不可能である。専用のテスト装置により利用されることを前提に設計されたテスト機能を、マイコン等を利用するユーザーに開放すると、マイコン等からテストモードを抜けるコマンドが送られても、半導体記憶装置がテストモードから抜けることができない問題や、さらには半導体記憶装置自体やコントローラであるマイコン等が損傷を受ける問題がある。
【０００９】
よって、半導体記憶装置が内蔵するテスト機能のうちユーザーが利用すべきテストモード以外のテスト機能は使用できないような、防止手段が設けられた半導体記憶装置が求められる。
【課題を解決するための手段】
【００１０】
本発明は要約すればテストモードと通常モードとを動作モードとして有する半導体記憶装置であって、メモリ回路と、通常モードでメモリ回路に対して読出し動作と書込み動作とを行なう第１の動作制御部と、テストモードでメモリ回路に対して複数のテスト動作を行なう第２の動作制御部とを備え、第２の動作制御部は、複数のテスト動作のうち少なくとも１つのテスト動作が有効あるいは無効であると指定する指定情報を不揮発的に保持する指定部と、指定情報と外部から与えられるアドレス信号およびコマンド設定信号とを受けて、複数のテスト動作の各々を有効または無効に指示するテスト動作指示部と、テスト動作指示部からの指示に応じてメモリ回路に対して、複数のテスト動作を行なうテスト動作部とを含む。
【発明の効果】
【００１１】
本発明の半導体記憶装置は、オプションパッドを含むので、テストモードの設定を有効または無効の指定をユーザーごとに対応することができる。
【００１２】
また、本発明の半導体記憶装置は、オプションパッドが電源端子と無接続状態であればテストモードに設定されず、たとえテストモードに入っても容易に抜けることができる。
【００１３】
また、本発明の半導体記憶装置は、オプションパッドが電源端子と接続されれば、マイコン等からの指示でテストモードに設定され、一旦テストモードに設定されると誤ってテストモードから出ることがない。
【００１４】
また、本発明の半導体記憶装置はマイコン等から利用される際に、メモリテスター等で使用される特殊なテスト機能は活性化されず、たとえ、特殊なテスト機能は誤って活性化されても、マイコン等からの信号により不活性化される。
【発明を実施するための最良の形態】
【００１５】
[実施の形態１]
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１６】
図１は、実施の形態１の半導体記憶装置のブロック図である。図１においては、半導体記憶装置として、同期型ＤＲＡＭ（シンクロナスダイナミックランダムアクセスメモリ：ＳＤＲＡＭ）のブロック図が一例として示される。
【００１７】
図１を参照して、半導体記憶装置１は、行列状に配列される複数のメモリセルを有するメモリ回路２と、通常モードでメモリ回路２に読出し動作と書込み動作を行なう通常動作制御部３と、テストモードでメモリ回路２にテスト動作を行なうテスト動作制御部４とを含む。
【００１８】
テスト動作制御部４は、テストモードで各種テスト機能を行なうテスト機能部５〜７と、テスト機能部５〜７に活性化または不活性化を指示する信号ＴＦ１〜ＴＦ３を生成するテスト動作指示部８と、テスト動作指示部８に対して、信号ＴＦ１〜ＴＦ３の少なくとも１つの信号の活性化または不活性化を有効あるいは無効に指定するための信号ＳＩＰＯＮを生成するボンディングパッド部９とを含む。
【００１９】
ボンディングパッド部９は、半導体記憶装置１がパッケージに封入される際に、ワイヤボンディングで端子と接続されるか、無接続状態とされるかが選択される。ボンディングパッド部９が端子と接続されてボンディングパッド部の電位が電源電位ＶＤＤになると信号ＳＩＰＯＮが生成される。
【００２０】
テスト機能部５〜７はメモリ回路２に対して、様々なテスト動作を行なうテスト動作部を構成する。テスト機能部５はマイコンにより利用可能なテスト機能を提供し、信号ＴＦ１を受けて活性化される。テスト機能部６は、マイコン等からの指示では利用できず、専用のメモリテスターにより所定の端子に電源電位以上の電位レベルのアドレス信号が入力されると利用可能であり、信号ＴＦ２を受けて活性化される。テスト機能部７は、マイコン等からの指示では利用できず、専用のメモリテスターで必要な入力信号の組み合わせを生成することにより利用可能なテスト機能を提供し、信号ＴＦ３を受けて活性化される。
【００２１】
テスト機能部５〜７について、提供するテスト機能の具体的な例を説明する。テスト機能部５は、たとえば、内部電圧を上昇させて加速試験を行い、エンドユーザーでの初期故障発生を防止するバーンイン機能を提供する。テスト機能部６は、たとえば、特定の端子に印加した電位を内部電圧の電位にする電圧印加モードテスト機能を提供する。テスト機能部７は、たとえば、メモリアドレスと出力端子の縮退によりテスト時間を短縮する縮退テスト機能を提供する。
【００２２】
テスト動作指示部８は、外部より入力されるクロック信号ＣＬＫに同期して、外部コマンドがＭＲＳ（モードレジスタセット）かＡＲＥＦ（オートリフレッシュ）であることを検知するＭＲＳ／ＡＲＥＦ判定部１０を含む。コマンドは、信号／ＣＳ（チップセレクト信号），／ＲＡＳ（ロウアドレスストローブ信号），／ＣＡＳ（コラムアドレスストローブ信号），／ＷＥ（ライトイネーブル信号）の組み合わせにより与えられる。
【００２３】
ＭＲＳ／ＡＲＥＦ判定部１０は検知したコマンドがＭＲＳであれば、信号ＴＭＯＤＥとアドレス信号Ａ６,Ａ７とを受けて動作モードを判定して通常モード設定を示す信号ＮＭＲＳかテストモード設定を示す信号ＴＭＲＳかのいずれかの信号を生成する。また、ＭＲＳ／ＡＲＥＦ判定部１０は検知したコマンドがＡＲＥＦであれば、オートリフレッシュが指示されたことを示す信号ＡＲＥＦを生成する。
【００２４】
テスト動作指示部８は、さらに、アドレス信号ＢＡ０の入力端子に電源電位よりも十分に高い電圧レベル（スーパーＶＩＨレベル）のテスト信号が与えられると、特殊テスト機能が有効であることを示す信号ＳＶＩＨＯＮを生成するＳＶＩＨ検出部１１とを含む。
【００２５】
テスト動作指示部８は、さらに、信号ＴＭＲＳと信号ＳＶＩＨＯＮとを受けて、半導体記憶装置１がテストモードに設定されたことを示す信号ＴＭＯＤＥと、特殊テスト機能を利用するための信号ＳＶＩＨＦＬＡＧとを活性化するテストモード判定部１２を含む。テストモード判定部１２は信号ＮＭＲＳか信号ＡＲＥＦのどちらかが入力されると、信号ＴＭＯＤＥと信号ＳＶＩＨＦＬＡＧとを不活性化する。
【００２６】
テスト動作指示部８は、さらに、アドレス信号Ａ０〜Ａ６と、信号ＴＭＯＤＥと、信号ＳＶＩＨＦＬＡＧと、信号ＴＭＲＳとを受けてテスト機能部５〜７を活性化させるための信号ＴＦ１〜ＴＦ３を生成するテスト機能デコード部１３とを含む。
【００２７】
テスト機能を利用しない場合は、ボンディングパッド部９を電源端子と無接続状態に設定する。このような設定は、たとえば、リードフレームのリードとチップ上のパッドとをワイヤボンディングしないことで行なわれる。アドレス信号Ａ６とＡ７とがＨレベルでありアドレス信号ＢＡ０の電位レベルが電源電位以上であれば、信号ＴＭＯＤＥが活性化されて半導体記憶装置１はテストモードに設定される。このような設定はマイコン等から行なえず、誤ってテストモードに設定されても、マイコン等からＡＲＥＦを示すコマンドを指示すれば信号ＴＦ１〜ＴＦ３は不活性化される。よって一旦テストモードに設定されても容易に抜けることができる。
【００２８】
テスト機能を利用する場合はボンディングパッド部９を端子と接続する。このような設定は、たとえば、リードフレームのリードとチップ上のパッドとをワイヤボンディングすることで行なわれる。この場合、アドレス信号ＢＡ０の電位レベルは電源電位以上である必要は無いので、半導体記憶装置１はマイコン等からモード設定コマンドを受けて容易にテストモードに設定されることができる。また、この場合に半導体記憶装置１は、テストモードから抜けるために再度、外部からモード設定コマンドを受ける。初期化のときを除いて動作中にモード設定コマンドは生成されないので、一旦テストモードに設定されれば、半導体記憶装置１は、誤ってテストモードから抜けることがない。
【００２９】
図２は、図１に示すメモリ回路２および通常動作制御部３の構成を示す概略ブロック図である。
【００３０】
図２を参照して通常動作制御部３は外部からアドレス信号Ａ０〜Ａ７と、アドレス信号ＢＡ０，ＢＡｌと、クロック信号ＣＬＫと、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥとを受ける。通常動作制御部３は、クロック信号ＣＬＫを受けてクロック信号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ２０１と、アドレス信号Ａ０〜Ａ７をクロック信号ＣＬＫに同期して取込み、内部行アドレスＸ、内部列アドレスＹを出力するアドレスバッファ２０２と、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥとをクロック信号ＣＬＫＩに同期して取込む制御信号入力バッファ２０３とを含む。
【００３１】
通常動作制御部３は、さらに、アドレスバッファ２０２から内部アドレス信号を受け、かつ、制御信号入力バッファ２０３からクロック信号に同期化された制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信号ＣＬＫＩに同期して各ブロックに制御信号を出力するコントロール回路と、コントロール回路で認識された動作モードを保持するモードレジスタとを含む。図２においては、コントロール回路とモードレジスタとを１つのブロック２０４で示す。ブロック２０４は信号ＮＭＲＳを受ける。
【００３２】
コントロール回路は、アドレス信号からバンク指定を行なうバンクデコーダと、制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマンドデコーダとを含んでいる。
【００３３】
メモリ回路２は、メモリアレイバンク１４＃０〜１４＃３と各メモリアレイバンクごとに、行列状に配置されたメモリセルＭＣと、メモリセルＭＣの行に対応して設けられる複数のワード線ＷＬと、メモリセルＭＣの列に対応して設けられるビット線対ＢＬＰとを含む。図２では、各１つのメモリセルＭＣ、ワード線ＷＬおよびビット線対ＢＬＰを代表的に示す。メモリ回路２は、さらに、メモリアレイバンク１４＃０〜１４＃３にそれぞれ対応して設けられ、アドレスバッファ２０２から与えられた行アドレス信号Ｘをデコードする行デコーダと、これらの行デコーダの出力信号に従ってメモリアレイバンク１４＃０〜１４＃３の内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバとを含む。図２では、行デコーダとワードドライバをまとめてブロック１０＃０〜１０＃３として示す。
【００３４】
メモリ回路２は、さらに、アドレスバッファ２０２から与えられた内部列アドレス信号Ｙをデコードして列選択信号を発生する列デコーダ１２＃０〜１２＃３と、メモリアレイバンク１４＃０〜１４＃３の選択行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプ１６＃０〜１６＃３とを含む。
【００３５】
ブロック１８＃０〜１８＃３はメモリアレイバンク１４＃０〜１４＃３にそれぞれ対応するプリアンプとライトドライバである。
【００３６】
メモリ回路２は、さらに、外部から書込データを受けて内部書込データを出力する入力バッファ２０６と、入力バッファ２０６からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０５とを含む。
【００３７】
次に、図１におけるテスト動作制御部４の構成および動作について説明する。
【００３８】
図３は、図１におけるＭＲＳ／ＡＲＥＦ判定部１０の構成の一例を示す図である。ＭＲＳ／ＡＲＥＦ判定部１０は、外部より入力されるクロック信号ＣＬＫに同期して、外部コマンドがＭＲＳ（モードレジスタセット）かＡＲＥＦ（オートリフレッシュ）であることを検知し、コマンドを検知したことを示す信号を生成する。
【００３９】
図３を参照して、ＭＲＳ／ＡＲＥＦ判定部１０は、クロック信号ＣＬＫの遅延信号を出力するため直列に接続されるインバータ回路３０１〜３０３と、クロック信号ＣＬＫとインバータ回路３０３の出力信号とを受け、論理積を演算するＡＮＤ回路３０４とを含む。ＡＮＤ回路３０４が生成する信号ＣＬＫＰはクロック信号ＣＬＫの立ち上がりに同期したパルスである。
【００４０】
ＭＲＳ／ＡＲＥＦ判定部１０は、さらに、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥを受けるＮＯＲ回路３０５と、論理ゲート３０６とを含む。ＮＯＲ回路３０５はコマンドがＭＲＳであるかどうかを判定する判定回路であり、論理ゲート３０６はコマンドがＡＲＥＦかどうかを判定する判定回路である。論理ゲート３０６は、信号／ＣＳ，／ＲＡＳ，／ＣＡＳがＬレベルで／ＷＥがＨレベルであれば、Ｈレベルの信号を出力する。
【００４１】
ＭＲＳ／ＡＲＥＦ判定部１０は、さらに、アドレス信号Ａ６と信号ＴＭＯＤＥとの論理和を演算するＯＲ回路３０７と、ＯＲ回路３０７の出力信号とアドレス信号Ａ７との論理積を演算するＡＮＤ回路３０８とを含む。
【００４２】
ＭＲＳ／ＡＲＥＦ判定部１０は、さらに、ＡＮＤ回路３０８の出力信号を反転させるインバータ回路３０９と、ＡＮＤ回路３０５の出力信号とＡＮＤ回路３０８の出力信号との論理積を演算するＡＮＤ回路３１０と、ＡＮＤ回路３０５の出力信号とインバータ回路３０９の出力信号との論理積を演算するＡＮＤ回路３１１とを含む。
【００４３】
ＭＲＳ／ＡＲＥＦ判定部１０は、さらに、ＡＮＤ回路３１０の出力信号を反転させるインバータ回路３１２と、ＡＮＤ回路３１１の出力信号を反転させるインバータ回路３１３と、論理ゲート３０６の出力信号を反転させるインバータ回路３１４と、ＡＮＤ回路３１０の出力信号と信号ＣＬＫＰとの論理積を演算するＡＮＤ回路３１５と、インバータ回路３１２の出力信号と信号ＣＬＫＰとの論理積を演算するＡＮＤ回路３１６と、ＡＮＤ回路３１１の出力信号と信号ＣＬＫＰとの論理積を演算するＡＮＤ回路３１７と、インバータ回路３１３の出力信号と信号ＣＬＫＰとの論理積を演算するＡＮＤ回路３１８と、論理ゲート３０６の出力信号と信号ＣＬＫＰとの論理積を演算するＡＮＤ回路３１９と、インバータ回路３１４の出力信号と信号ＣＬＫＰとの論理積を演算するＡＮＤ回路３２０とを含む。
【００４４】
ＭＲＳ／ＡＲＥＦ判定部１０は、さらに、ＡＮＤ回路３１７の出力信号によりセットされ、ＡＮＤ回路３１８の出力信号によりリセットされ、通常モード設定コマンドを受けたことを示す信号ＮＭＲＳを出力するフリップフロップ３２１を含む。
【００４５】
ＭＲＳ／ＡＲＥＦ判定部１０は、さらに、ＡＮＤ回路３１５の出力信号によりセットさ
れ、ＡＮＤ回路３１６の出力信号によりリセットされ、テストモード設定コマンドを受けたことを示す信号ＴＭＲＳを出力するフリップフロップ３２２を含む。
【００４６】
ＭＲＳ／ＡＲＥＦ判定部１０は、さらに、ＡＮＤ回路３１９からの出力信号によりセットされ、ＡＮＤ回路３２０の出力信号によりリセットされ、オートリフレッシュコマンドを受けたことを示す信号ＡＲＥＦをＨレベルで出力するフリップフロップ３２３とを含む。
【００４７】
図４は、ＭＲＳ／ＡＲＥＦ判定部１０において外部から入力されるコマンドを表わす信号の真理値表の図である。
【００４８】
図４を参照して、ＭＲＳ／ＡＲＥＦ判定部１０は、信号ＣＬＫＰの立ち上がりエッジに応じて各信号が活性化（セット）され、次の信号ＣＬＫＰの立ち上がりエッジに応じて各信号が不活性化（リセット）される。
【００４９】
信号ＮＭＲＳと信号ＴＭＲＳとは、アドレス信号Ａ７と、アドレス信号Ａ６と、信号ＴＭＯＤＥとによって区別される。信号ＴＭＯＤＥは、通常モードではＬレベルだが、テストモードではＨレベルである。
【００５０】
信号ＮＭＲＳは、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥがすべてＬレベル、信号ＴＭＯＤＥがＬレベル、アドレス信号Ａ６がＬレベル、アドレス信号Ａ７がＨレベルでセットされる。また、信号ＮＭＲＳは、信号ＴＭＯＤＥとアドレス信号Ａ６とが任意の論理レベルでアドレス信号Ａ７がＬレベルでもセットされる。
【００５１】
一方、信号ＮＭＲＳは、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ、アドレス信号Ａ６,Ａ７、信号ＴＭＯＤＥの各論理レベルの組み合わせが上述の信号ＮＭＲＳをセットする組み合わせ以外の組み合わせであればリセットされる。
【００５２】
信号ＴＭＲＳは、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥがすべてＬレベル、アドレス信号Ａ６とアドレス信号Ａ７がともにＨレベルならば、信号ＴＭＯＤＥのレベルが任意であってもセットされる。また、信号ＴＭＲＳは、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥがすべてＬレベル、信号ＴＭＯＤＥがＨレベル、アドレス信号Ａ６がＬレベル，アドレス信号Ａ７がＨレベルであればセットされる。
【００５３】
一方、信号ＴＭＲＳは、信号／ＣＳ，／ＲＡＳ，／ＣＡＳ，／ＷＥ、アドレス信号Ａ６,Ａ７、信号ＴＭＯＤＥの各論理レベルの組み合わせが上述の信号ＴＭＲＳをセットする組み合わせ以外の組み合わせであればリセットされる。
【００５４】
信号ＡＲＥＦは、信号／ＲＡＳ，／ＣＡＳ，／ＣＳがＬレベル、／ＷＥがＨレベルであれば、アドレス信号Ａ６とアドレス信号Ａ７と、信号ＴＭＯＤＥとが任意の論理レベルであってもセットされる。
【００５５】
一方、信号ＡＲＥＦは、信号／ＲＡＳ，／ＣＡＳ，／ＣＳ,／ＷＥ、アドレス信号Ａ６とアドレス信号Ａ７と、信号ＴＭＯＤＥの各論理レベルの組み合わせが上述の信号ＡＲＥＦの組み合わせ以外の組み合わせであればリセットされる。
【００５６】
図３に示すＭＲＳ／ＡＲＥＦ判定部１０の構成例では、通常モードでアドレス信号Ａ６とＡ７とが同時にＨレベルとならない限りにおいて、アドレス信号Ａ６とアドレス信号Ａ７とを、信号ＮＭＲＳを生成する信号として使用できる。一方、信号ＴＭＯＤＥがＨレベルであれば、アドレス信号Ａ７をテストモードの設定に使用し、アドレス信号Ａ６をテス
ト機能デコード用の信号として使用できる。
【００５７】
図５は、図１におけるボンディングパッド部９の構成の一例を示す図である。
【００５８】
ボンディングパッド部９は、一般のユーザーの使用でテスト機能を利用しないための設定、あるいはテストモードを利用するユーザーでも利用すべきでないテスト機能の使用を制限するための設定に用いられる。
【００５９】
図５を参照して、ボンディングパッド部９は、オプションパッド４０１と、ＮチャネルＭＯＳトランジスタ４０２と、インバータ回路４０３〜４０５とを含む。
【００６０】
ＮチャネルＭＯＳトランジスタ４０２は、ノードＮ１とノードＮ２との間に接続される。インバータ回路４０３はノードＮ３とＮチャネルＭＯＳトランジスタ４０２のゲートとの間に接続される。
【００６１】
オプションパッド４０１の電位は、組み立て時のワイヤボンディングによるリードとの接続により決定される。オプションパッドの電位はインバータ回路４０４，４０５により遅延され、信号ＳＩＰＯＮが生成される。
【００６２】
オプションパッド４０１が無接続状態に設定されるとＮチャネルＭＯＳトランジスタ４０２が導通してノードＮ３の電位が接地電位となるので、信号ＳＩＰＯＮはＬレベルである。一方、オプションパッド４０１が接続されてオプションパッド４０１の電位が電源電位であれば、ＮチャネルＭＯＳトランジスタ４０２は非導通となり、信号ＳＩＰＯＮはＨレベルになる。
【００６３】
図５に示すボンディングパッド部９の構成例により、信号ＳＩＰＯＮの論理レベルがＨレベルかＬレベルであるかに応じて、テスト機能の利用を有効または無効に設定することができる。たとえばオプションパッド４０１を無接続にして信号ＳＩＰＯＮがＬレベルのときにはテスト機能を無効にし、オプションパッド４０１を所定の端子に接続して電源電位を与え、信号ＳＩＰＯＮがＨレベルのときにはテスト機能を有効にすることができる。
【００６４】
図６は、図１におけるＳＶＩＨ検出部１１の構成の一例を示す図である。ＳＶＩＨ検出部１１は、特殊テスト機能を利用するために電源電位を超える電位のテスト信号が外部から入力されたことを検出する。
【００６５】
図６を参照して、ＳＶＩＨ検出部１１は、オペアンプ５０１と、ＮチャネルＭＯＳトランジスタ５０２〜５０５とを含む。
【００６６】
ＮチャネルＭＯＳトランジスタ５０２〜５０４は、ノードＮ１１とノードＮ１２との間に、ノードＮ１１からノードＮ１２に向かう向きに順方向となるように直列にダイオード接続される。また、ＮチャネルＭＯＳトランジスタ５０５はノードＮ１２とＮ１３との間に、ノードＮ１２からノードＮ１３に向かう向きに順方向となるようにダイオード接続される。
【００６７】
オペアンプ５０１の非反転入力端子には、ノードＮ１２の電圧が入力される。オペアンプ５０１の反転入力端子には、比較演算の基準電圧としてノードＮ１４から電源電位ＶＤＤが入力される。オペアンプ５０１の比較演算の結果は、信号ＳＶＩＨＯＮとして出力される。
【００６８】
ノードＮ１１には、アドレス信号ＢＡ０が入力される。アドレス信号ＢＡ０の信号電圧
をＶＢＡ０とし、ＮチャネルＭＯＳトランジスタ５０２〜５０４のしきい値電圧をＶｔｈすると、ノードＮ１２には、電圧ＶＢＡ０からＮチャネルＭＯＳ５０２〜５０４のしきい値電圧Ｖｔｈだけ電圧降下した電圧（ＶＢＡ０−３×Ｖｔｈ）が印加される。ただし、ノードＮ１２には、ノードＮ１３に電源電位ＶＤＤが印加されているので、ノードＮ１１の電位が電源電位ＶＤＤ程度であれば、電源電位ＶＤＤからＮチャネルＭＯＳトランジスタ５０５のしきい値電圧Ｖｔｈだけ電圧降下した電圧（ＶＤＤ−Ｖｔｈ）も印加される。
【００６９】
通常のテストモードの場合は、ノードＮ１１の電圧は電源電位ＶＤＤ以下である。よってノードＮ１２における電位は、（ＶＤＤ−Ｖｔｈ）程度であるので、信号ＳＶＩＨＯＮはＬレベルである。一方、アドレス信号ＢＡ０の電位が電源電位ＶＤＤを充分に上回り、ノードＮ２の電位が電源電位ＶＤＤを超えると、出力される信号ＳＶＩＨＯＮはＨレベルとなる。
【００７０】
図６に示すＳＶＩＨ部１１の構成例では、通常の使用状態では発生しない、電源電位を超えるテスト信号の入力がされるので、動作モードがテストモードであることの判別が可能となる。
【００７１】
図７は、図１におけるテスト機能デコード部１３の構成例を示す図である。テスト機能デコード部１３は、アドレス信号Ａ０〜Ａ６と、信号ＴＭＯＤＥと、信号ＳＶＩＨＦＬＡＧと、信号ＴＭＲＳとを受けてテスト機能部５〜７を活性化させるための信号ＴＦ１〜ＴＦ３を生成する。
【００７２】
図７を参照して、テスト機能デコード部１３は、テスト機能活性部７０１，７０２，７０３を含む。
【００７３】
テスト機能活性部７０１は、信号ＴＭＲＳとアドレス信号Ａ０〜Ａ２を受けて論理演算を行なう論理ゲート７１１と、アドレス信号Ａ３〜Ａ６を受けて否定和を演算するＮＯＲ回路７１２と、論理ゲート７１１の出力信号とＮＯＲ回路７１２の出力信号とを受けて論理積を演算するＡＮＤ回路７１３と、ＡＮＤ回路７１３と信号ＴＭＯＤＥを受けて論理積を演算するＡＮＤ回路７１４と、信号ＴＭＯＤＥを受けて反転出力するインバータ回路７１５と、ＡＮＤ回路７１４からの出力信号によりセットされ、インバータ回路７１５からの出力信号によりリセットされ、信号ＴＦ１を出力するフリップフロップ７１７とを含む。
【００７４】
論理ゲート７１１とＮＯＲ回路７１２とＡＮＤ回路７１３とは、信号ＴＭＲＳとアドレス信号Ａ０〜Ａ６とをデコードして信号ＴＦ１を生成するデコード回路を構成する。また、ＡＮＤ回路７１４と、インバータ回路７１５とフリップフロップ７１７とは、ＨレベルでＡＮＤ回路７１３の出力信号が入力されると信号ＴＦ１を保持し、Ｌレベルで信号ＴＭＯＤＥが入力されると信号ＴＦ１の保持を解除するラッチ回路である。
【００７５】
テスト機能活性部７０２は、信号ＴＭＲＳとアドレスＡ０〜Ａ２を受けて論理演算を行なう論理ゲート７２１と、アドレスＡ３〜Ａ６を受けて否定和を演算するＮＯＲ回路７２２と、論理ゲート７２１の出力信号とＮＯＲ回路７２２の出力信号とを受けて論理積を演算するＡＮＤ回路７２３の出力信号と、ＡＮＤ回路７２３の出力信号と信号ＴＭＯＤＥと信号ＳＶＩＨＦＬＡＧとを受けて論理積を演算するＡＮＤ回路７２４と、信号ＴＭＯＤＥを受けて反転出力するインバータ回路７２５と、ＡＮＤ回路７２４からの出力信号によりセットされ、インバータ回路７２５の出力信号によりリセットされ、信号ＴＦ２を出力するフリップフロップ７２７とを含む。
【００７６】
論理ゲート７２１とＮＯＲ回路７２２とＡＮＤ回路７２３とは、信号ＴＭＲＳとアドレ
ス信号Ａ０〜Ａ６とをデコードして信号ＴＦ２を生成するデコード回路を構成する。また、ＡＮＤ回路７２４と、インバータ回路７２５とフリップフロップ７２７とは、ＨレベルでＡＮＤ回路７２３の出力信号が入力されると信号ＴＦ２を保持し、Ｌレベルで信号ＴＭＯＤＥが入力されると信号ＴＦ２の保持を解除するラッチ回路である。
【００７７】
テスト機能活性部７０３は、信号ＴＭＲＳとアドレスＡ０〜Ａ２を受けて論理演算を行なう論理ゲート７３１と、アドレスＡ３〜Ａ６を受けて論理演算を行なう論理ゲート７３２と、論理ゲート７３１の出力信号と論理ゲート７３２の出力信号とを受けて論理積を演算するＡＮＤ回路７３３と、ＡＮＤ回路７３３の出力信号と信号ＴＭＯＤＥとを受けて論理積を演算するＡＮＤ回路７３４と、信号ＴＭＯＤＥを受けて反転出力するインバータ回路７３５と、インバータ回路７３５の出力信号と信号ＡＲＥＦとを受け、論理和を演算するＯＲ回路７３６と、ＡＮＤ回路７３４の出力信号によりセットされ、ＯＲ回路７３６からの出力信号によりリセットされ、信号ＴＦ３を出力するフリップフロップ７３７とを含む。
【００７８】
論理ゲート７３１と論理ゲート７３２とＡＮＤ回路７２３とは、信号ＴＭＲＳとアドレス信号Ａ０〜Ａ６とをデコードして信号ＴＦ３を生成するデコード回路を構成する。また、ＡＮＤ回路７３４と、インバータ回路７３５と、ＯＲ回路７３６と、フリップフロップ７３７とは、ＨレベルでＡＮＤ回路７３３の出力信が入力されると信号ＴＦ３を保持し、Ｌレベルで信号ＴＭＯＤＥが入力されるか、Ｈレベルで信号ＡＲＥＦが入力されるかすると信号ＴＦ３の保持を解除するラッチ回路である。
【００７９】
図８は、信号ＴＦ１〜ＴＦ３を設定するコマンドを示す信号の真理値表を表わす図である。
【００８０】
まず、信号ＴＦ１〜ＴＦ３を活性化（セット）するための各信号の論理レベルを説明する。
【００８１】
図８を参照して、信号ＴＦ１は、信号ＴＭＲＳ、信号ＴＭＯＤＥ、アドレス信号Ａ０，Ａ７がＨレベルかつアドレス信号Ａ１〜Ａ６がＬレベルでセットされる。
【００８２】
信号ＴＦ２は、信号ＴＭＲＳ、信号ＴＭＯＤＥ、アドレス信号Ａ１，Ａ７がＨレベル、かつ、信号ＳＶＩＨＦＬＡＧがＨレベルでセットされる。マイコン等によりテストモードが設定されると、アドレス信号ＢＡ０の電位レベルは電源電位ＶＤＤ以下であるので、信号ＳＶＩＨＦＬＡＧはＬレベルである。つまり、信号ＴＦ２はマイコン等からはセットできず、専用のメモリテスター等から、アドレス信号ＢＡ０の入力端子に電源電位ＶＤＤ以上の電位の信号を入力し、かつ信号ＴＭＲＳがテスト機能活性部７０２に入力される必要がある。
【００８３】
信号ＴＦ３は、信号ＴＭＲＳ、信号ＴＭＯＤＥ、アドレス信号Ａ０，Ａ６，Ａ７がＨレベルかつアドレス信号Ａ１とアドレス信号Ａ２〜Ａ５がＬレベルであればセットされる。
【００８４】
次に信号ＴＦ１〜ＴＦ３の保持値を初期化する（リセットする）ための各信号の論理レベルについて説明する。
【００８５】
信号ＴＦ１〜ＴＦ３は信号ＴＭＯＤＥがＬレベルであればリセットされる。また、信号ＴＦ３は信号ＴＭＲＳがセットされていなければ、信号ＡＲＥＦがＨレベルであれば信号ＴＭＯＤＥの論理レベルとは無関係にリセットされる。
【００８６】
図９は、図１におけるテストモード判定部１２の構成の一例を示す図である。テストモ
ード判定部１２は、信号ＴＭＲＳと信号ＳＶＩＨＯＮとを受けて、半導体記憶装置１がテストモードに設定されたことを示す信号ＴＭＯＤＥと、特殊テスト機能を利用するための信号ＳＶＩＨＦＬＡＧとを活性化する。テストモード判定部１２は信号ＮＭＲＳか信号ＡＲＥＦのどちらかが入力されると、信号ＴＭＯＤＥと信号ＳＶＩＨＦＬＡＧとを不活性化する。
【００８７】
図９を参照して、テストモード判定部１２は、信号ＴＭＲＳと信号ＳＶＩＨＯＮとを受けて論理積を演算するＡＮＤ回路８０１と、信号ＴＭＲＳと信号ＳＩＰＯＮとを受けて論理積を演算するＡＮＤ回路８０２と、信号ＡＲＥＦと信号ＳＩＰＯＮの反転信号とを受けて論理演算を行なう論理ゲート８０３と、ＡＮＤ回路８０１の出力信号とＡＮＤ回路８０２の出力信号とを受けて論理和を演算するＯＲ回路８０４と、信号ＮＭＲＳと論理ゲート８０３の出力信号とを受けて論理和を演算するＯＲ回路８０５とを含む。
【００８８】
テストモード判定部１２は、さらに、ＡＮＤ回路８０１の出力信号によりセットされ、ＯＲ回路８０５の出力信号によりリセットされ、信号ＳＶＩＨＦＬＡＧを出力するフリップフロップ８０６と、ＯＲ回路８０４の出力信号によりセットされ、ＯＲ回路８０５の出力信号によりリセットされ、信号ＴＭＯＤＥを出力するフリップフロップ８０７とを含む。
【００８９】
図１０は、テストモード判定部１２におけるコマンドに対する信号の真理値表を表わす図である。
【００９０】
図１０を参照して、信号ＴＭＯＤＥを活性化（セット）する場合について説明する。
【００９１】
テストモードを利用しない一般ユーザーでの通常使用において、図５のオプションパッド４０１は端子と無接続にされて信号ＳＩＰＯＮはＬレベルである。信号ＳＩＰＯＮがＬレベルであり、信号ＴＭＲＳと信号ＳＶＩＨＯＮとがともにＨレベルであれば、信号ＴＭＯＤＥがセットされる。信号ＴＭＲＳをセットするには、既に図４で説明したように外部から入力されるコマンドがＭＲＳであり、アドレス信号Ａ７，Ａ６の論理レベルがＨレベルでなければならない。
【００９２】
また、信号ＳＶＩＨＯＮがＨレベルであるには、既に図６で説明したように、アドレス信号ＢＡ０の電位が電源電位ＶＤＤよりも充分高くなければならない。
【００９３】
これらの条件設定をすべてマイコン等で行なうことはできないので、本発明の半導体記憶装置は、通常の使用状態では誤ってテストモードに設定されることがない。専用のメモリテスター等を使用して、これらすべての入力条件をそろえると、信号ＴＭＲＳと信号ＳＶＩＨＯＮがともにＨレベルとなるので信号ＴＭＯＤＥと信号ＳＶＩＨＦＬＡＧは、ともにＨレベルにすることができる。
【００９４】
一方、テストモードを利用するユーザーでの使用において、図５のオプションパッド４０１は端子と接続されて電源電位が与えられるので信号ＳＩＰＯＮはＨレベルである。信号ＳＩＰＯＮがＨレベルであれば、信号ＴＭＲＳが入力されると信号ＴＭＯＤＥはＨレベルになる。つまり、アドレス信号ＢＡ０の電位が電源電位以上でなくても、信号ＴＭＯＤＥはＨレベルになる。コマンドとアドレスの制御のみで信号ＴＭＯＤＥをＨレベルにできるので、この半導体記憶装置はマイコン等を用いて容易にテストモードに入ることができる。
【００９５】
次に、信号ＳＶＩＨＦＬＡＧとをＨレベルにセットする場合について説明する。
【００９６】
この場合、信号ＳＩＰＯＮの論理レベルは任意である。アドレス信号ＢＡ０の電位が電源電位以上であり、信号ＴＭＲＳがＨレベルであれば、信号ＳＶＩＨＦＬＡＧはセットされる。よって、オプションパッドを接続していても、専用のメモリテスターを使用してアドレス信号ＢＡ０の電位を電源電位以上に設定することで、特殊なテスト機能を利用することができる。
【００９７】
続いて、信号ＴＭＯＤＥと信号ＳＶＩＨＦＬＡＧの保持値を初期化（リセット）する場合を説明する。
【００９８】
信号ＴＭＯＤＥと信号ＳＶＩＨＦＬＡＧとをリセットするには、信号ＮＭＲＳがテストモード判定部１２に入力されなくてはならない。ただし、半導体記憶装置の動作においては、初期化の期間を除き、動作中にＭＲＳを示すコマンドは生成されない。したがって、本発明の半導体記憶装置は、一旦テストモードに入ると、誤ってテストモードから抜けてしまうことが防ぐことができる。
【００９９】
テストモードを利用しない一般ユーザーでの通常使用においては、既に説明したように信号ＳＩＰＯＮはＬレベルである。この場合、信号ＡＲＥＦがテストモード判定部１２に入力されると信号ＴＭＯＤＥと信号ＳＶＩＨＦＬＡＧとはリセットされる。ＳＤＲＡＭでは、外部から定期的にＡＲＥＦを示すコマンドが入力される。よって、本発明の半導体記憶装置は、通常モード中に誤ってテストモードに入っても、マイコン等から定期的に送られるコマンド信号により、テストモードから容易に抜けることができる。
【０１００】
図１１は、オプションパッドが無接続状態に設定された場合の動作タイミングを示す図である。本発明の半導体記憶装置が汎用用途で用いられている場合は、ユーザー側でテスト機能は利用されないので、オプションパッドは無接続状態に設定される。
【０１０１】
図１１を参照して、信号ＳＩＰＯＮは既に説明したようにＬレベルである。
【０１０２】
クロックサイクルＴ０では、外部から受けるコマンドがＭＲＳであるので、信号ＣＬＫＰの立ち上がりに同期して信号ＴＭＲＳがＨレベルになる。さらに、信号ＴＭＲＳの立ち上がりに同期して、信号ＴＭＯＤＥがＨレベルになる。
【０１０３】
アドレス信号ＢＡ０の電位は、通常は電源電位以下である。専用のメモリテスターから電源電位ＶＤＤ（図中に点線で示す）よりも高い信号がアドレス信号ＢＡ０の入力端子から入力されると、アドレス信号ＢＡ０の立ち上がりに同期して、信号ＳＶＩＨＯＮがＨレベルになる。さらに、信号ＳＶＩＨＯＮの立ち上がりに同期して、信号ＳＶＩＨＦＬＡＧがＨレベルになる。
【０１０４】
クロックサイクルＴ１〜Ｔ３では、信号ＴＭＲＳが各クロックサイクルで立ち上がり、信号ＴＭＲＳとアドレス信号Ａ０〜Ａ７とがデコードされて信号ＴＦ１，ＴＦ２，ＴＦ３が順にＨレベルになり、動作モードはテストモードに設定される。
【０１０５】
クロックサイクルＴ４では、外部から受けるコマンドがＡＲＥＦであるので、信号ＣＬＫＰの立ち上がりに同期して信号ＡＲＥＦがＨレベルになる。信号ＡＲＥＦの立ち上がりに同期して、信号ＴＦ１〜ＴＦ３がＨレベルからＬレベルになり、信号ＴＭＯＤＥと信号ＳＶＩＨＦＬＡＧがＨレベルからＬレベルになる。
【０１０６】
クロックサイクルＴ５では、外部から受けるコマンドがＭＲＳであり、信号ＮＭＲＳがＨレベルに立ち上がる。動作モードは通常モードに設定される。
【０１０７】
以上のように、信号ＳＩＰＯＮがＬレベルであれば、信号ＴＦ１〜ＴＦ３はクロックサイクルＴ４で、信号ＡＲＥＦの立ち上がりに同期してＨレベルからＬレベルになる。よって、本発明の半導体記憶装置は、オプションパッドを無接続状態にすれば、誤って一旦テストモードに設定されても外部からＡＲＥＦを示すコマンドを受けてテストモードから抜けることができる。
【０１０８】
図１２は、オプションパッドを接続した設定での動作タイミングを示す図である。本発明の半導体記憶装置がユーザー側で検査され、マイコン等と同一パッケージに封入される場合には、一般ユーザーにテスト機能を開放する設定が必要である。よって、組み立て時に、図５のオプションパッド４０１は端子と接続される。また、マイコン等から信号が送られるので、アドレス信号ＢＡ０の電位レベルは電源電位ＶＤＤである。
【０１０９】
図１２を参照して、信号ＳＩＰＯＮは図５のオプションパッド４０１が端子と接続され、電源電位ＶＤＤが与えられるのでＨレベルである。
【０１１０】
クロックサイクルＴ０では、図１１と同様に信号ＣＬＫＰの立ち上がりに同期して信号ＴＭＲＳがＨレベルになる。さらに、信号ＴＭＲＳの立ち上がりに同期して、信号ＴＭＯＤＥがＨレベルになる。アドレス信号ＢＡ０の電位は電源電位ＶＤＤ程度であるので、信号ＳＶＩＨＯＮはＬレベルである。よって、信号ＳＶＩＨＦＬＡＧもＬレベルである。
【０１１１】
クロックサイクルＴ１〜Ｔ３では、図１１と同様に、各クロックサイクルで信号ＴＭＲＳが立ち上がる。信号ＴＦ１，ＴＦ３は図１１と同様に、信号ＴＭＲＳとアドレス信号Ａ０〜Ａ７がデコードされてＨレベルになる。信号ＳＶＩＨＦＬＡＧがＬレベルなので、クロックサイクルＴ２で信号ＴＦ２はＬレベルのままである。
【０１１２】
クロックサイクルＴ４では、図１１と同様に、外部から受けるコマンドがＡＲＥＦであるので、信号ＣＬＫＰの立ち上がりに同期して信号ＡＲＥＦがＨレベルになる。信号ＡＲＥＦの立ち上がりに同期して、信号ＴＦ３がＨレベルからＬレベルになる。図１１と異なり、信号ＴＭＯＤＥはＨレベルであるので信号ＴＦ１はＨレベルのままである。
【０１１３】
クロックサイクルＴ５では、図１１と同様に外部から受けるコマンドがＭＲＳであり、信号ＮＭＲＳがＨレベルに立ち上がる。信号ＮＭＲＳが立ち上がるのに同期して信号ＴＦ１は立ち下がり、信号ＴＭＯＤＥが立ち下がる。信号ＴＭＯＤＥの立下りに同期して動作モードは通常モードに設定される。
【０１１４】
以上のように図１１と異なり、信号ＴＦ１はテストモードに設定されると信号ＡＲＥＦの影響を受けず、信号ＮＭＲＳの立ち上がりに同期してＨレベルからＬレベルになる。また、信号ＴＦ３は図１１と同様に信号ＡＲＥＦの立ち上がりに同期してＨレベルからＬレベルになる。よって、本発明の半導体記憶装置は、オプションパッドが所定の端子に接続されれば、ユーザーが利用すべきテスト機能のみを開放する。また、ユーザーの利用が望ましくないテスト機能は、一旦テストモードに設定されても外部からのＡＲＥＦを示すコマンドを受けるとテストモードから抜けることができる。
【０１１５】
図１３は、図１２においてアドレス信号ＢＡ０に高電位が印加されたときの動作タイミングを示す図である。図１２と同様に、組み立て時に、図５のオプションパッド４０１は端子と接続される。また、ユーザー側で専用のメモリテスター等を使用してアドレス信号ＢＡ０には、電源電位ＶＤＤレベル以上の電位が与えられる。
【０１１６】
図１３を参照して動作タイミングを説明するが、クロックサイクルＴ０〜Ｔ３における動作は、図１１と同様であり、以後の説明は繰り返さない。
【０１１７】
クロックサイクルＴ４では図１１と図１２とも同じく、信号ＴＦ３は信号ＡＲＥＦの立ち上がりに同期してＨレベルからＬレベルになる。信号ＴＦ１と信号ＴＦ２とは信号ＡＲＥＦが入ってもＨレベルのままである。
【０１１８】
クロックサイクルＴ５では、図１１と図１２と同様に外部から受けるコマンドがＭＲＳであり、信号ＮＭＲＳがＨレベルに立ち上がる。信号ＮＭＲＳの立ち上がりに同期して信号ＴＦ１と信号ＴＦ２がＨレベルからＬレベルになり、信号ＴＭＯＤＥが立ち下がる。信号ＴＭＯＤＥの立下りに同期して動作モードは通常モードに設定される。
【０１１９】
以上のように、信号ＴＦ２は、アドレス信号ＢＡ０に電源電位ＶＤＤ以上の電位を与えるとＨレベルになり、信号ＮＭＲＳの立ち上がりに同期してＬレベルになる。よって本発明の半導体記憶装置は、利用可能なテスト機能をユーザーに応じて開放することが可能である。
【０１２０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１２１】
【図１】実施の形態１の半導体記憶装置のブロック図である。
【図２】メモリ回路２および通常動作制御部３の構成を示す概略ブロック図である。
【図３】ＭＲＳ／ＡＲＥＦ判定部１０の構成の一例を示す図である。
【図４】ＭＲＳ／ＡＲＥＦ判定部１０において外部から入力されるコマンドを表わす信号の真理値表の図である。
【図５】図１におけるボンディングパッド部９の構成の一例を示す図である。
【図６】図１におけるＳＶＩＨ検出部１１の構成の一例を示す図である。
【図７】図１におけるテスト機能デコード部１３の構成例を示す図である。
【図８】信号ＴＦ１〜ＴＦ３を設定するコマンドを示す信号の真理値表を表わす図である。
【図９】図１におけるテストモード判定部１２の構成の一例を示す図である。
【図１０】テストモード判定部１２におけるコマンドに対する信号の真理値表を表わす図である。
【図１１】オプションパッドが無接続状態に設定された場合の動作タイミングを示す図である。
【図１２】オプションパッドを接続した設定での動作タイミングを示す図である。
【図１３】図１２においてアドレス信号ＢＡ０に高電位が印加されたときの動作タイミングを示す図である。
【符号の説明】
【０１２２】
１  半導体記憶装置、２  メモリ回路、３  通常動作制御部、４  テスト動作制御部、５〜７  テスト機能部、８  テスト動作指示部、９  ボンディングパッド部、１０  ＭＲＳ／ＡＲＥＦ判定部、１１  ＳＶＩＨ検出部、１２  テストモード判定部、１３  テスト機能デコード部、２０１  クロックバッファ、２０２  アドレスバッファ、２０３  制御信号入力バッファ、２０４  コントロール回路＆モードレジスタ、２０５  出力バッファ、２０６  入力バッファ、３０４，３０８，３１０，３１１，３１５〜３２０，７１３,７１４，７２３，７２４，７３３，７３４，８０１，８０２  ＡＮＤ回路、３０５，７１２，７２２  ＮＯＲ回路、３０６，７１１，７２１，７３１，７３２，８０３  論理ゲート、３０７，７３６，８０４，８０５  ＯＲ回路、３０１〜３０３，３０９，３１２〜３
１４，４０３〜４０５，７１５，７２５，７３５  インバータ回路、３２１，３２２，３２３，７１７，７２７，７３７，８０６，８０７  フリップフロップ、４０１  オプションパッド、４０２，５０２〜５０５  ＮチャネルＭＯＳトランジスタ、５０１  オペアンプ、７０１〜７０３  テスト機能活性部、Ｎ１〜Ｎ１４  ノード、１０＃０〜１０＃３  行デコーダ＆ワードドライバ、１２＃０〜１２＃３  列デコーダ、１４＃０〜１４＃３  メモリアレイバンク、１６＃０〜１６＃３  センスアンプ、１８＃０〜１８＃３  プリアンプ＆ワードドライバ。
【図１】
2005135480.tif 000003
【図２】
2005135480.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005135480.tif 000011
【図１０】
2005135480.tif 000012
【図１１】
2005135480.tif 000013
【図１２】
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【図１３】
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