(57)【要約】【課題】  駆動電圧の低いデバイスでの結晶欠陥によるリーク電流を抑え、かつ、駆動電圧の高いデバイスのフィールド反転耐圧を確保することのできるトレンチ埋め込み素子分離領域を有する半導体基板、半導体装置及びその製造方法を提供する。【解決手段】  シリコン基板１１上に所定深さのトレンチ１２に酸化膜１３が埋め込まれ、素子分離領域１４１，１４２が形成されている。素子分離領域１４１は、第１の駆動電圧が与えられるデバイス領域Ａ１に形成されるものである。素子分離領域１４２は、第１の駆動電圧よりも低い第２の駆動電圧が与えられるデバイス領域Ａ２に形成されるものである。素子分離領域１４２は、素子分離領域１４１よりも埋め込まれる酸化膜１３の高さが低い。これにより、トレンチ１２の同じ容積部分で比較すると、素子分離領域１４２の方が素子分離領域１４１よりも埋め込まれる酸化膜１３の体積が小さい。【選択図】  図１
2005353892.tif 000002
【特許請求の範囲】
【請求項１】
基板上に絶縁物が埋め込まれる素子分離領域を備え、
第１の駆動電圧が与えられるデバイス領域に設けられた、第１の素子分離領域と、
前記第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域に設けられた、前記第１の素子分離領域よりも埋め込まれる前記絶縁物の高さが低い第２の素子分離領域と、
を含む半導体基板。
【請求項２】
基板に形成された所定深さのトレンチに絶縁物が埋め込まれる素子分離領域を備え、
第１の駆動電圧が与えられるデバイス領域に設けられた、第１の素子分離領域と、
前記第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域に設けられた、同じ容積のトレンチで比較して前記第１の素子分離領域よりも埋め込まれる前記絶縁物の体積が小さい第２の素子分離領域と、
を含む半導体基板。
【請求項３】
前記第１の素子分離領域により囲まれた基板上の一素子領域より前記第２の素子分離領域により囲まれた基板上の一素子領域の方が小面積である請求項１または２記載の半導体基板。
【請求項４】
半導体基板上に絶縁物が埋め込まれる素子分離領域を備え、
第１の駆動電圧が与えられるデバイス領域に設けられた、第１の素子分離領域と、
前記第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域に設けられた、前記第１の素子分離領域よりも埋め込まれる前記絶縁物の高さが低い第２の素子分離領域と、
前記第１の素子分離領域に囲まれた半導体基板上に第１のゲート長及び幅を有して設けられた第１のＭＯＳ型素子と、
前記第２の素子分離領域に囲まれた半導体基板上に前記第１のＭＯＳ型素子より小さい第２のゲート長及び幅を有して設けられた第２のＭＯＳ型素子と、
を含む半導体装置。
【請求項５】
前記第２のＭＯＳ型素子は、素子分離領域において埋め込まれる前記絶縁物上面と同等のレベルもしくは、より下のレベルの前記半導体基板中に拡散層の濃度ピークを有する請求項４記載の半導体装置。
【請求項６】
前記第２のＭＯＳ型素子は、素子分離領域において埋め込まれる前記絶縁物上面と同等のレベルもしくは、より下のレベルの前記半導体基板中に拡散層の濃度ピークを有し、前記第１、第２のＭＯＳ型素子共にゲート電極及び拡散層がシリサイド化されている請求項４記載の半導体装置。
【請求項７】
半導体基板上に素子分離用のトレンチを形成する工程と、
前記トレンチに絶縁物を埋め込む工程と、を含み、
前記トレンチの深さは第１の駆動電圧が与えられるデバイス領域に合わせて設定され、前記トレンチに埋め込まれる絶縁物は、前記第１の駆動電圧または前記第１の駆動電圧より低いその他の所定の駆動電圧が与えられるデバイス領域にそれぞれ必要な埋め込み高さに調整する半導体装置の製造方法。
【請求項８】
半導体基板上に素子分離用のトレンチを形成する工程と、
前記トレンチに絶縁膜を埋め込む工程と、
前記トレンチに埋め込まれた絶縁膜のうち、第１の駆動電圧が与えられるデバイス領域に設けられる部分は耐エッチング部材で保護し、前記第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域に設けられる部分は前記絶縁膜の上部を所定厚さ除去するエッチング工程と、
前記第１の駆動電圧が与えられるデバイス領域の前記半導体基板と前記第２の駆動電圧が与えられるデバイス領域の前記半導体基板にそれぞれサイズの異なるＭＯＳ型素子を形成する工程と、
を含む半導体装置の製造方法。
【請求項９】
前記素子分離用のトレンチを形成する工程は、前記半導体基板上に酸化膜及び窒化膜の積層のマスクパターンを形成する工程と、前記マスクパターンに従って異方性エッチングし、前記トレンチを形成する工程と、前記トレンチ上部縁部の前記酸化膜を奥行き方向に所定量エッチング除去する工程と、熱処理を伴って前記トレンチ内壁を酸化し前記トレンチの上部縁部及び底部縁部に丸みを付ける工程と、を含む請求項５記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜の上部を所定厚さ除去するエッチング工程の後に、前記トレンチ上部の露出した半導体基板部分を酸化する工程をさらに含む請求項５または６記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動電圧が異なるデバイスが混在した半導体装置の製造に係り、特にＳＴＩ（Shallow Trench Isolation）を製造する工程を備えた半導体基板、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置は、高集積化、高性能化あるいは多機能化を達成するため、駆動電圧が異なるデバイスを複数用いて構成されるものがある。特に半導体記憶装置等は、半導体チップ内に高耐圧用ＭＯＳトランジスタ、それに比べて低耐圧用のＭＯＳトランジスタが混在している。デバイスの高集積化、微細化に伴い、素子分離領域は、トレンチ（溝）に絶縁物（酸化膜）が埋め込まれる構造、ＳＴＩ（Shallow Trench Isolation）が用いられるようになってきている。
【０００３】
上記ＳＴＩ構造に関し、トレンチに埋め込まれ平坦化された酸化膜は、半導体基板内全域において、トレンチ底部から半導体基板上のアクティブ領域まで略均等な高さで統一されている。すなわち、アクティブ領域に対する酸化膜の埋め込み深さ（高さ）は、デバイスの駆動電圧によらず略一定である。
【０００４】
ＳＴＩは、その構造上、半導体基板のシリコンとトレンチに埋め込まれる酸化膜の熱膨張係数の違いから、製造工程中の熱履歴で基板内応力が大きくなる（ＳＴＩストレス）。これにより、トレンチの上部縁部付近や底部縁部付近で転位が生じ、結晶欠陥を発生させることが知られている。結晶欠陥は金属不純物等を捕獲し易く、接合リークの増大を招く。
【０００５】
従来、ＳＴＩ等、埋め込み素子分離における基板内結晶欠陥を低減する技術として、埋め込み酸化膜の膜質を工夫する。例えば、所定範囲のアスペクト比を有するトレンチに有機シリコン系ＣＶＤ法により酸化膜を埋め込む。平坦化の前または後において１１００℃〜１３５０℃の熱処理を施す。これにより、環状構造分離がなされ、５員環以上の環構造、４員環以下の環構造を所定の割合で含む膜構造とする（例えば、特許文献１参照）。
【特許文献１】特開平９−２０５１４０号公報（第７、第８頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ＳＴＩ構造において、トレンチ深さ、及び、トレンチへ埋め込み平坦化された酸化膜のアクティブ領域に対する高さは、主に駆動電圧の高いデバイスのフィールド反転耐圧によって決定されていた。そのため、駆動電圧の低いデバイスにとっては必要以上にＳＴＩストレスの高い構造となる。従来技術のように埋め込み酸化膜の膜質を工夫するにしても、トレンチへの酸化膜埋め込み状態は、主に駆動電圧の高いデバイスのフィールド反転耐圧に合わせて形成される。駆動電圧の低いデバイスにおいては、極僅かな欠陥でも性能に影響しかねない。よって、駆動電圧の低いデバイスにおいて必要以上の酸化膜埋め込み状態で素子分離を構成することは有益ではない。改善の余地がある。
【０００７】
本発明は上記のような事情を考慮してなされたもので、駆動電圧の低いデバイスでの結晶欠陥によるリーク電流を抑え、かつ、駆動電圧の高いデバイスのフィールド反転耐圧を確保することのできるトレンチ埋め込み素子分離領域を有する半導体基板、半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００８】
本発明に係る半導体基板は、基板上に絶縁物が埋め込まれる素子分離領域を備え、第１の駆動電圧が与えられるデバイス領域に設けられた、第１の素子分離領域と、前記第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域に設けられた、前記第１の素子分離領域よりも埋め込まれる前記絶縁物の高さが低い第２の素子分離領域と、を含む。
【０００９】
上記本発明に係る半導体基板によれば、第１の素子分離領域よりも、基板に埋め込まれる絶縁物の高さが低い第２の素子分離領域を形成する。これにより、第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域において、埋め込まれる絶縁物の基板への応力が緩和される。
【００１０】
本発明に係る半導体基板は、基板に形成された所定深さのトレンチに絶縁物が埋め込まれる素子分離領域を備え、第１の駆動電圧が与えられるデバイス領域に設けられた、第１の素子分離領域と、前記第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域に設けられた、同じ容積のトレンチで比較して前記第１の素子分離領域よりも埋め込まれる前記絶縁物の体積が小さい第２の素子分離領域と、を含む。
【００１１】
上記本発明に係る半導体基板によれば、基板に形成される同じ容積のトレンチで比較して、第１の素子分離領域よりも埋め込まれる絶縁物の体積が小さい第２の素子分離領域を形成する。これにより、第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域において、埋め込まれる絶縁物の基板への応力が緩和される。
【００１２】
なお、上記それぞれ本発明に係る半導体基板において、前記第１の素子分離領域により囲まれた基板上の一素子領域より前記第２の素子分離領域により囲まれた基板上の一素子領域の方が小面積であることを特徴とする。すなわち、サイズの小さい素子に関し、素子分離領域に関する結晶欠陥の防止が重要である。
【００１３】
また、前記トレンチに埋め込まれる絶縁物は、前記第１、第２の駆動電圧に限らず、前記第１の駆動電圧またはそれより低いその他の所定の駆動電圧が与えられるデバイス領域にそれぞれ必要な埋め込み高さに調整することも考えられる。
【００１４】
本発明に係る半導体装置は、半導体基板上に絶縁物が埋め込まれる素子分離領域を備え、第１の駆動電圧が与えられるデバイス領域に設けられた、第１の素子分離領域と、前記第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域に設けられた、前記第１の素子分離領域よりも埋め込まれる前記絶縁物の高さが低い第２の素子分離領域と、前記第１の素子分離領域に囲まれた半導体基板上に第１のゲート長及び幅を有して設けられた第１のＭＯＳ型素子と、前記第２の素子分離領域に囲まれた半導体基板上に前記第１のＭＯＳ型素子より小さい第２のゲート長及び幅を有して設けられた第２のＭＯＳ型素子と、を含む。
【００１５】
上記本発明に係る半導体装置によれば、第１の素子分離領域よりも、基板に埋め込まれる絶縁物の高さが低い第２の素子分離領域を形成する。第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域において、埋め込まれる絶縁物の基板への応力が緩和される。第２の素子分離領域に囲まれた半導体基板上に、第１のＭＯＳ型素子より小さい第２のゲート長及び幅を有した第２のＭＯＳ型素子を設ける。つまり、より結晶欠陥の影響を受け易い小さいサイズの第２のＭＯＳ型素子に対する信頼性が向上する。
【００１６】
なお、前記第２のＭＯＳ型素子は、素子分離領域において埋め込まれる前記絶縁物上面と同等のレベルもしくは、より下のレベルの前記半導体基板中に拡散層の濃度ピークを有する。すなわち、第２のＭＯＳ型素子の信頼性を得るための構成である。
また、前記第２のＭＯＳ型素子は、素子分離領域において埋め込まれる前記絶縁物上面と同等のレベルもしくは、より下のレベルの前記半導体基板中に拡散層の濃度ピークを有し、前記第１、第２のＭＯＳ型素子共にゲート電極及び拡散層がシリサイド化されている。第２のＭＯＳ型素子におけるシリサイド構造の信頼性を得るための構成である。
【００１７】
本発明に係る半導体装置の製造方法は、半導体基板上に素子分離用のトレンチを形成する工程と、前記トレンチに絶縁物を埋め込む工程と、を含み、前記トレンチの深さは第１の駆動電圧が与えられるデバイス領域に合わせて設定され、前記トレンチに埋め込まれる絶縁物は、前記第１の駆動電圧または前記第１の駆動電圧より低いその他の所定の駆動電圧が与えられるデバイス領域にそれぞれ必要な埋め込み高さに調整する。
【００１８】
上記本発明に係る半導体装置の製造方法によれば、第１の駆動電圧より低い所定の駆動電圧が与えられるデバイス領域のトレンチに埋め込まれる絶縁膜の量を最適化し、フィールド反転耐圧を確保しつつ、基板に埋め込まれる絶縁物の、基板への応力緩和を図る。
【００１９】
本発明に係る半導体装置の製造方法は、半導体基板上に素子分離用のトレンチを形成する工程と、前記トレンチに絶縁膜を埋め込む工程と、前記トレンチに埋め込まれた絶縁膜のうち、第１の駆動電圧が与えられるデバイス領域に設けられる部分は耐エッチング部材で保護し、前記第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域に設けられる部分は前記絶縁膜の上部を所定厚さ除去するエッチング工程と、前記第１の駆動電圧が与えられるデバイス領域の前記半導体基板と前記第２の駆動電圧が与えられるデバイス領域の前記半導体基板にそれぞれサイズの異なるＭＯＳ型素子を形成する工程と、を含む。
【００２０】
上記本発明に係る半導体装置の製造方法によれば、第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域のトレンチに埋め込まれた絶縁膜に対して選択的なエッチングを施す。これにより、基板に埋め込まれる絶縁物の、基板への応力緩和を図る。ＭＯＳ型素子のサイズによっては、より結晶欠陥の影響を受け易いＭＯＳ型素子に対する信頼性を向上させる。
【００２１】
なお、上記本発明に係る半導体装置の製造方法において、前記素子分離用のトレンチを形成する工程は、前記半導体基板上に酸化膜及び窒化膜の積層のマスクパターンを形成する工程と、前記マスクパターンに従って異方性エッチングし、前記トレンチを形成する工程と、前記トレンチ上部縁部の前記酸化膜を奥行き方向に所定量エッチング除去する工程と、熱処理を伴って前記トレンチ内壁を酸化し前記トレンチの上部縁部及び底部縁部に丸みを付ける工程と、を含む。結晶欠陥の原因となり易いトレンチの上部縁部及び底部縁部のストレスを緩和するため、適当な丸みを付ける。
また、前記絶縁膜の上部を所定厚さ除去するエッチング工程の後に、前記トレンチ上部の露出した半導体基板部分を酸化する工程をさらに含むようにしてもよい。
【発明を実施するための形態】
【００２２】
図１は、本発明の一実施形態に係る半導体基板の要部構成を示す断面図である。シリコン基板１１上に所定深さのトレンチ１２が形成されている。このトレンチ１２に絶縁物である酸化膜１３が埋め込まれ、素子分離領域１４１，１４２が形成されている。ここで、素子分離領域１４１は、基板１１中、第１の駆動電圧が与えられるデバイス領域Ａ１に形成されるものである。素子分離領域１４２は、基板１１中、第１の駆動電圧よりも低い第２の駆動電圧が与えられるデバイス領域Ａ２に形成されるものである。素子分離領域１４２は、素子分離領域１４１よりも埋め込まれる酸化膜１３の高さが低い。これにより、トレンチ１２の同じ容積部分で比較すると、素子分離領域１４２の方が素子分離領域１４１よりも埋め込まれる酸化膜１３の体積が小さい。また、デバイス領域Ａ１とＡ２で一素子領域Ｂ１，Ｂ２の面積を比べると、デバイス領域Ａ２における一素子領域Ｂ２の面積の方が小さくなる。
【００２３】
トレンチ１２の深さは、高い方の第１の駆動電圧が与えられるデバイス領域Ａ１のフィールド反転耐圧に合わせて設定されるものである。このトレンチ１２を最上部まですべて酸化膜１３で充填すると、相当のストレス（基板１１への応力）が加わる。これは、半導体装置製造の過程での熱工程によってもストレスの加わり方は変わる。デバイス領域Ａ１では、高い駆動電圧が与えられ、極僅かな結晶欠陥によるリークにそれほど影響しない。しかし、デバイス領域Ａ２は、極僅かな結晶欠陥によるリークに影響し易い低い駆動電圧が与えられ、サイズも小さい素子で構成されるとすれば、ＳＴＩストレスがあまりかからない構成が望ましい。また、デバイス領域Ａ２は、フィールド反転耐圧についてもデバイス領域Ａ１よりも小さくてよい。そこで、デバイス領域Ａ２における素子分離領域１４２は、トレンチ１２の最上部まで酸化膜１３を充填しない構成をとる。素子分離領域１４２は、素子分離領域１４１に比べて埋め込まれる酸化膜１３の高さが低く、体積が小さくなり、基板１１に対する応力も低減される。これにより、素子分離領域１４２は、素子分離領域１４１よりも結晶欠陥の起こり難い構造となる。
【００２４】
図２〜図４は、それぞれ上記図１の構成の製造方法を工程順に示す断面図である。
図２に示すように、シリコン基板１１上にＣＶＤ法を用いるなどして酸化膜２１及び窒化膜２２を所定厚さ形成する。酸化膜２１は１０ｎｍ程度、窒化膜２２は２０ｎｍ程度の厚さとする。次に、酸化膜２１及び窒化膜２２に対しフォトリソグラフィ技術を用いて図示しないレジストパターンを形成し、そのパターンに従って異方性エッチングする。これにより、基板１１のトレンチ形成予定部が露出した酸化膜２１及び窒化膜２２によるマスクパターンを形成する。このマスクパターンに従って異方性エッチングし、例えば３００〜７００ｎｍから選択される所定深さのトレンチ１２を形成する。上記異方性エッチングはプラズマを伴うドライエッチングでフッ素系のエッチングガスを用いる。次に、フッ酸を用いたウエットエッチングによって、酸化膜２１を例えば３０ｎｍ程度、奥行き方向に除去して、アンダーカット２３を形成する。
【００２５】
次に、図３に示すように、窒化膜２２をマスクとした１０００〜１１００℃のドライ酸化雰囲気にて、トレンチ内壁に厚さ２０ｎｍ〜３０ｎｍの酸化膜２４を形成する。これにより、トレンチ１２の上部縁部ＴＥ及び底部縁部ＢＥに丸みを持たせる。次に、高密度プラズマを伴うＣＶＤ技術を利用して緻密なプラズマ酸化膜を堆積する。成膜条件は、圧力が１Ｐａ程度のＳｉＨ４ガスプラズマ雰囲気において、約１分間で、厚さ７００〜８００ｎｍ程度堆積する。これにより、トレンチ１２を基板１１上方のレベルまで酸化膜１３で埋める。
【００２６】
次に、図４に示すように、窒化膜２２をマスクとしたＣＭＰ（化学的機械的研磨）技術によって、酸化膜１３を除去及び平坦化する。これにより、素子分離領域１４１が形成される。その後、高い方の第１の駆動電圧が与えられるデバイス領域Ａ１を覆うレジストパターン２５を形成する。次に、エッチバック工程を経る。例えば、フッ素系のガスプラズマによるドライエッチングである。エッチング速度の小さい条件で数百ｎｍ、例えば２００ｎｍ程度エッチングすることにより、デバイス領域Ａ２の素子分離領域１４２が形成される。
【００２７】
次に、熱リン酸を用いたウエットエッチングによって、窒化膜２２を除去する。さらにフッ酸を用いたウエットエッチングによって、酸化膜２１をエッチング除去し、基板１１を露出させる。これにより、基板１１に埋め込まれる酸化膜１３の高さが異なる素子分離領域１４１，１４２を有する、前記図１のような構成を得る。
【００２８】
上記実施形態及び方法によれば、駆動電圧の高いデバイスのフィールド反転耐圧を確保する素子分離領域１４１が形成される。さらに、この素子分離領域１４１に比べて、基板１１に埋め込まれる酸化膜１３の高さが低い素子分離領域１４２が形成される。この素子分離領域１４２は、デバイス領域Ａ１に与えられる第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域Ａ２において用いられる。すなわち、半導体装置製造の過程での熱工程による素子分離領域に起因する結晶欠陥の防止がより重要な箇所において利用され、効果を発揮する。素子分離領域１４２により、駆動電圧の低いデバイスでの結晶欠陥によるリーク電流を抑え、かつ、素子分離領域１４１では駆動電圧の高いデバイスのフィールド反転耐圧を確保することができる。
【００２９】
図５は、本発明の第２実施形態に係る半導体装置の要部構成を示す断面図である。前記第１実施形態で示した図１の半導体基板において、それぞれの素子領域にＭＯＳトランジスタが構成されている。ＭＯＳトランジスタ５１，５２は、基板（またはウェル）１１と逆導電型の拡散層（ソース／ドレイン）を有して構成される。第１の駆動電圧より低い第２の駆動電圧が与えられるデバイス領域Ａ２に形成されるＭＯＳトランジスタ５２は、第１の駆動電圧が与えられるデバイス領域Ａ１に形成されるＭＯＳトランジスタ５１に比べてサイズが小さい。すなわち、ＭＯＳトランジスタ５２のゲート長及びゲート幅は、ＭＯＳトランジスタ５１のそれに比べて小さくなっている。それに応じてゲート酸化膜の厚さを異ならせるようにしてもよい。ＭＯＳトランジスタ５２に関し、ソース／ドレイン拡散層６６２の濃度ピークは、素子分離領域１４２において埋め込まれる酸化膜１３上面と同等のレベルもしくは、より下のレベルの基板１１中に存在することが望ましい。これにより、シリサイド化への信頼性が得られる。
【００３０】
図６〜図８は、それぞれ本発明の第３実施形態に係る半導体装置及びその製造方法の要部を工程順に示す断面図である。前記図１及び図５の構成と同様の箇所には同一の符号を付す。
図６に示すように、前記図１の半導体基板１１において、だいたい７００℃〜８５０℃の範囲の水蒸気雰囲気でのウェット酸化工程を行い、およそ１０ｎｍ程度の薄いプレ酸化膜を形成する。これにより、トレンチ１２の上部縁部ＴＥの形状をさらに丸め整える。次に、１０００℃〜１１００℃の範囲のドライ酸化雰囲気中で再度プレ酸化膜を形成する。これにより、３０ｎｍ前後の総合的な犠牲用の酸化膜６１を形成する。高温のドライ酸化でトレンチ１２の上部縁部ＴＥの丸みは増し、また、トレンチ１２底部縁部ＢＥ並びにトレンチ１２を形作る基板１１の壁にかかる応力緩和に寄与する。
【００３１】
酸化膜６１越しに、複数回のフォトリソグラフィ工程及びイオン注入工程を経て図示しないウェルやチャネル領域を形成する。犠牲用の酸化膜６１は、上記のような工程を経ることによって、複数回のフォトリソグラフィ工程／イオン注入に伴うレジストの剥離に耐え得る酸化膜質となる。また、素子領域上の基板の平坦度が良好となる。また、特に素子分離領域１４２近傍の素子領域における酸化膜抜け防止、丸み付けに寄与する。
【００３２】
次に、図７に示すように、犠牲用の酸化膜６１を剥離し、ゲート酸化膜６２１，６２２を形成する。ゲート酸化膜６２１，６２２の膜厚がそれぞれ違う場合、一方のゲート酸化膜を全域に形成し、次に、マスク部材を利用して他のゲート酸化膜が必要な領域のみ剥離して新たに他方のゲート酸化膜を作り直す。次に、所定パターンのゲート電極６３１，６３２を形成する。ＬＤＤ（Lightly Doped Drain ）構造とするためソース／ドレインのエクステンション領域６４１，６４２形成後、サイドウォール（スペーサ）６５１，６５２を形成し、ソース／ドレイン拡散層６６１，６６２を形成する。これにより、前記図５のような構成を得る。
【００３３】
次に、図８に示すように、サリサイドプロセスを用いて、ゲート電極６３１，６３２上部、ソース／ドレイン拡散層６６１，６６２上部にシリサイド層６７を形成する。これにより、低抵抗化を図る構成とする。
【００３４】
上記実施形態及び方法によれば、駆動電圧の高いＭＯＳトランジスタ５１のフィールド反転耐圧を確保する素子分離領域１４１、それよりも駆動電圧の低いＭＯＳトランジスタ５２のフィールド反転耐圧を確保する素子分離領域１４２が形成される。また、ＭＯＳトランジスタ５１より駆動電圧の低いＭＯＳトランジスタ５２は、フィールド反転耐圧も低くなり、ＭＯＳトランジスタ５１よりも結晶欠陥によるリーク電流に影響される。よって、ＭＯＳトランジスタ５２の形成される領域では、素子分離領域１４１に比べて、トレンチ１２の深さは同じでも基板１１に埋め込まれる酸化膜１３の高さが低く、体積の小さくなる素子分離領域１４２が形成される。これにより、熱工程を伴う半導体装置製造の過程で結晶欠陥、転移欠陥派生防止の効果が大きくなり、素子分離領域に起因する結晶欠陥の防止がより重要なＭＯＳトランジスタ５２において信頼性が向上する。
【００３５】
なお、上記トレンチ１２に埋め込まれる酸化膜１３は、第１、第２の駆動電圧に限らず、第１の駆動電圧またはそれより低いその他の所定の駆動電圧が与えられるデバイス領域にそれぞれ必要な埋め込み高さに調整することも考えられる。つまり、酸化膜１３の埋め込み高さの種類が３以上の半導体基板、半導体装置も考えられる。
【００３６】
以上説明したように本発明によれば、駆動電圧が高い方の素子分離領域に関するトレンチ及び絶縁物の埋め込み形態と、駆動電圧が低い方の素子分離領域を同様に合わせることをしない。トレンチの深さは同じでもトレンチの最上部まで絶縁物を充填しない構成をとる。これにより、素子分離のための絶縁物の埋め込み体積が小さくなり、基板に対する応力も低減される。このような素子分離領域を、より結晶欠陥の影響を受け易い小さいサイズの素子を構成する素子分離に利用する。この結果、駆動電圧の低いデバイスでの結晶欠陥によるリーク電流を抑え、かつ、駆動電圧の高いデバイスのフィールド反転耐圧を確保することのできるトレンチ埋め込み素子分離領域を有する半導体基板、半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００３７】
【図１】一実施形態に係る半導体基板の要部構成を示す断面図。
【図２】図１の構成の製造方法を工程順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】第２実施形態に係る半導体装置の要部構成を示す断面図。
【図６】第３実施形態の半導体装置及び製造方法要部を工程順に示す第１断面図。
【図７】図６に続く第２断面図。
【図８】図７に続く第３断面図。
【符号の説明】
【００３８】
１１…シリコン基板、１２…トレンチ、１３，２１，２４、６１…酸化膜、１４１，１４２…素子分離領域、２２…窒化膜、２３…アンダーカット、２５…レジストパターン、５１，５２…ＭＯＳトランジスタ、６２１，６２２…ゲート酸化膜、６３１，６３２…ゲート電極、６４１，６４２…エクステンション領域、６５１，６５２…サイドウォール（スペーサ）、６６１，６６２…ソース／ドレイン拡散層、６７…シリサイド層、ＴＥ…トレンチ上部縁部，ＴＢ…トレンチ底部縁部。Ａ１，Ａ２…デバイス領域、Ｂ１，Ｂ２…一素子領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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