(57)【要約】【課題】  電荷蓄積膜を用いる不揮発性半導体メモリ装置において、待機状態と書き込み状態のバイアスが遷移する経路に依存して発生する、同一ワード線上の他のメモリセルが誤書き込みされる、あるいは誤消去されるシーケンスディスターブを防止する。【解決手段】  ワード線バイアスの立ち上げおよび立ち下げに関して、メモリトランジスタ側の拡散層電圧Ｖｓを変化させ、Ｖｓがある中間段階の値Ｖｓｘを過ぎた後にメモリトランジスタのゲート電圧Ｖｍｇを変化させる手順とする。或いは、メモリトランジスタのゲート電圧Ｖｍｇを変化させ、Ｖｍｇがある中間段階の値Ｖｍｇｘを過ぎた後にメモリトランジスタ側の拡散層電圧Ｖｓを変化させる手順とする。ＶｓｘおよびＶｍｇｘは、閾値電圧変化をもたらすＦＮ電子注入が起こらないゲート絶縁膜電界の大きさと、ＢＴＢＴホットホール注入が起こらないホールに対するポテンシャルバリアの大きさから決定する。【選択図】  図７
2005353159.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１の不純物拡散領域及び第２の不純物拡散領域と、
前記第１の不純物拡散領域及び第２の不純物拡散領域に挟まれたチャネル領域と、
前記チャネル領域の上の、前記第１の不純物拡散領域に近い側に、少なくとも電荷蓄積層を介して設けられた第１のゲート電極と、
前記チャネル領域の上の、前記第２の不純物拡散領域に近い側にゲート絶縁膜を介して設けられた第２のゲート電極と、を有するメモリセルが、複数個接続されたメモリセル群を少なくとも有し、
前記第１のゲート電極の複数が接続される方向と、前記第１の不純物拡散領域の複数が接続される方向とが同じ方向であり、
前記各メモリセルは、前記第１のゲート電極を、第１の所定電位とこれより高い第２の所定電位との間を変化させる動作を行い、且つ
前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加に関して、前記第１のゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかに、電位の上昇を生ぜせしめ、その各々の電位に要請される所定電位に達する前に、前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加のうち、電位の変化を生ぜせしめなかった方の電位を上昇させることによって、当該メモリセルの所定の各電位状態を実現せしめるごとくなされたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加に関して、前記第１のゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかを、電位上昇させ、この電位が所望電位（Ｖｓ１或いはＶｍｇ２）を越えた後、前記第１のゲート電極の電位と前記第１の不純物拡散領域の電位のうちの前記電位上昇をさせなかった方の電位を上昇させることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第１のゲート電極の電位と前記第１の不純物拡散領域の電位の印加に関して、前記第１のゲート電極の電位（Ｖｍｇ）を要請される所望電位とした状態で、前記第１の不純物拡散領域の電位（Ｖｓ）を上昇させ、この電位が所望電位（Ｖｓ１）を越えた後、前記第１のゲート電極の電位（Ｖｍｇ）を上昇させることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記第１の不純物拡散領域の所望電位（Ｖｓ１）が前記半導体基板の材料から見たゲート絶縁膜材料のホールに対するポテンシャルバリアの高さに相当する電位より小さいこと特徴とする請求項３に記載の不揮発性半導体記憶装置。
【請求項５】
前記第１のゲート電極の電位と前記第１の不純物拡散領域の電位の印加に関して、前記第１の不純物拡散領域の電位（Ｖｓ）を要請される所望電位とした状態で、前記第１のゲート電極の電位を上昇させ、この電位が所望電位（Ｖｍｇ２）を越えた後、前記第１の不純物拡散領域の電位（Ｖｓ）を上昇させることによって当該メモリセルに書き込み状態の電位を印加するごとくなされたことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項６】
前記第１のゲート電極に対する所望電位（Ｖｍｇ２）が、前記第１のゲート電極が接するゲート絶縁膜中の電界が、６ＭＶ／ｃｍとなる電位（Ｖｍｇ２ｔｈ）より小さい値となすことを特徴とする請求項５に記載の不揮発性半導体記憶装置。
【請求項７】
半導体基板に設けられた第１の不純物拡散領域及び第２の不純物拡散領域と、
前記第１の不純物拡散領域及び第２の不純物拡散領域に挟まれたチャネル領域と、
前記チャネル領域の上の、前記第１の不純物拡散領域に近い側に、少なくとも電荷蓄積層を介して設けられた第１のゲート電極と、
前記チャネル領域の上の、前記第２の不純物拡散領域に近い側にゲート絶縁膜を介して設けられた第２のゲート電極と、を有するメモリセルが、複数個接続されたメモリセル群を少なくとも有し、
前記第１のゲート電極の複数が接続される方向と、前記第１の不純物拡散領域の複数が接続される方向とが同じ方向であり、
前記各メモリセルは、前記第１のゲート電極を、第１の所定電位とこれより高い第２の所定電位との間を変化させる動作を行い、且つ
前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加に関して、前記第１のゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかに、電位の下降を生ぜせしめ、その各々の電位に要請される所定電位に達する前に、前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加のうち、電位の変化を生ぜせしめなかった方の電位を下降させることによって、当該メモリセルの所定の各電位状態を実現せしめるごとくなされたことを特徴とする不揮発性半導体記憶装置。
【請求項８】
前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加に関して、前記第１の不純物拡散領域の電位（Ｖｓ）と前記第１のゲート電極の電位（Ｖｍｇ）との少なくともいずれかを、電位下降させ、この電位が所望電位（Ｖｍｇ１或いはＶｓ２）を越えた後、前記第１のゲート電極の電位と前記第１の不純物拡散領域の電位のうちの前記電位上昇をさせなかった方の電位を下降させることによって当該メモリセルに書き込み状態から別の電位状態に変化させるごとくなされたことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項９】
前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加に関して、前記第１の不純物拡散領域の電位（Ｖｓ）を電位下降させ、この電位が所望電位（Ｖｇ２）を越えた後、前記第１のゲート電極の電位を下降させることによって当該メモリセルに書き込み状態から別の電位状態に変化させるごとくなされたことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項１０】
前記第１の不純物拡散領域の所望電位（Ｖｓ２）が、書き込み状態のメモリゲート電極の電位（Ｖｍｇｍ）と、前記第１のゲート電極が接するゲート絶縁膜中の電界が６ＭＶ／ｃｍとなる電位（Ｖｍｇ２ｔｈ）との差分（Ｖｍｇｗ−Ｖｍｇ２ｔｈ）より大きい値となすことを特徴とする請求項９に記載の不揮発性半導体記憶装置。
【請求項１１】
前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加に関して、前記第１のゲート電極の電位（Ｖｍｇ）を電位下降させ、この電位が所望電位（Ｖｍｇ１）を越えた後、前記第１の不純物拡散領域の電位を下降させることによって当該メモリセルに書き込み状態から別の電位状態に変化させるごとくなされたことを特徴とする請求項７に記載の不揮発性半導体記憶装置。
【請求項１２】
前記所望電位（Ｖｍｇ１）が、書き込み状態の前記不純物拡散領域の電位（Ｖｓｗ）と、前記半導体基板から見た前記第１のゲート絶縁膜の材料のホールに対するポテンシャルバリアの高さの相当する電位（Ｖｓ１ｔｈ）の差分（Ｖｓｗ−Ｖｓ１ｔｈ）より大きい値となすことを特徴とする請求項１１に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第１のゲート電極への電位印加に関して、
前記第１ゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかを、電位上昇させ、
その各々の電位に要請される所定電位に達する前に、前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加のうち、電位の変化を生ぜしめなかった方の電位を上昇させる工程を有し、
且つ、新たに電位上昇を行った当該電位が、その電位に要請される所定電位に達する前に、前記第１ゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）のうちの、当該新たな電位上昇を行なわなかった方の電位を上昇させる工程を、更に少なくとも有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１４】
前記第１のゲート電極への電位印加に関して、
前記第１ゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかを、電位降下させ、
その各々の電位に要請される所定電位に達する前に、前記第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加のうち、電位の変化を生ぜしめなかった方の電位を下降させる工程を有し、
且つ、新たに電位下降を行った当該電位が、その電位に要請される所定電位に達する前に、前記第１ゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）のうちの、当該新たな電位下降を行なわなかった方の電位を下降させる工程を、更に少なくとも有することを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項１５】
前記第１のゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかを、電位上昇させる場合、この電位上昇を行わない方の電位は一定とされることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項１６】
前記第１の不純物拡散領域の電位（Ｖｓ）と前記第１のゲート電極の電位（Ｖｍｇ）との少なくともいずれかを、電位下降させる場合、この電位下降を行わない方の電位は一定とされることを特徴とする請求項８に記載の不揮発性半導体記憶装置。
【請求項１７】
前記第１のゲート電極の電位（Ｖｍｇ）と前記第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかを、電位上昇させる場合、この電位上昇を行わない方の電位は一定とされることを特徴とする請求項１３に記載の不揮発性半導体記憶装置。
【請求項１８】
前記第１の不純物拡散領域の電位（Ｖｓ）と前記第１のゲート電極の電位（Ｖｍｇ）との少なくともいずれかを、電位下降させる場合、この電位下降を行わない方の電位は一定とされることを特徴とする請求項１４に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置とその記憶方法に関し、特に、マイクロコンピュータに代表される論理演算機能を有する半導体装置と同一基板上に搭載する不揮発性半導体記憶装置に関わるものである。
【背景技術】
【０００２】
半導体不揮発性メモリセルを論理用半導体装置と同一のシリコン基板上に混載することで、高機能の半導体装置を実現することが可能になる。それらは、組み込み型マイクロコンピュータとして、産業用機械、家電品、自動車搭載装置などに広く用いられている。一般的には混載された不揮発性メモリには、そのマイクロコンピュータが必要とするプログラムを格納し、随時、読み出して使用する。このような論理用半導体装置との混載に適した不揮発性メモリのセル構造として、選択用ＭＯＳ型トランジスタと記憶用ＭＯＳ型トランジスタからなるスプリットゲート型メモリセルが挙げられる。この構造を採用するとメモリを制御する周辺回路の面積が小さくて済むために、混載用途では主流となっている。関連する技術文献として、例えば、特開平５−４８１１３号、特開平５−１２１７００号、アイ・イー・イー・イー、ブイエルスアイ・テクノロジー・シンポジウム（IEEE、 VLSI Technology Symposium）、１９９４年予稿集７１ページ乃至７２ページ、アイ・イー・イー・イー、ブイエルスアイ・テクノロジー・シンポジウム（IEEE、 VLSI Technology Symposium）、１９９７年予稿集６３ページ乃至６４ページ、が挙げられる（各々、特許文献１、特許文献２、非特許文献１、非特許文献２）。
【０００３】
記憶用ＭＯＳ型トランジスタの電荷保持方式には、電気的に孤立した導電性の多結晶シリコンに電荷を蓄えるフローティングゲート方式（前記特許文献２、非特許文献１に示される）と、窒化珪素膜のような電荷を蓄積する性質をもつ絶縁膜に電荷を蓄えるＭＯＮＯＳ方式（前記特許文献１、非特許文献２に示される）がある。
【０００４】
フローティングゲート方式は携帯電話向けのプログラム格納用フラッシュメモリやデータ格納用大容量フラッシュメモリなどに広く用いられており、電荷保持特性が良い。しかし微細化に伴いフローティングゲートの電位制御に必要な容量結合比の確保が難しくなり、構造が複雑化している。保持電荷のリークを抑制するためにはフローティングゲートを取り囲む酸化膜の厚さは８ｎｍ程度以上必要とされており、高速化、高集積化を目的とした微細化の限界が近づいている。導電体に電荷を蓄えるためリークパスとなる酸化膜欠陥に弱く、酸化膜欠陥が存在するメモリセルでは極端に電化保持寿命が低下する。一方、ＭＯＮＯＳ方式は一般的には電荷保持特性がフローティングゲートに比べて劣り、閾値電圧は時間の対数で低下していく傾向にある。このため古くから知られた方式ではありながら一部の製品でのみ実用化されるに留まっていた。しかし、絶縁体に電荷を蓄えるため酸化膜欠陥に強く、８ｎｍ以下の薄い酸化膜を用いることも可能で微細化に適すること、欠陥による極端な保持寿命低下がないため信頼性予測が容易なこと、メモリセル構造が単純で論理回路部と混載しやすいこと、などから近年、微細化の進展につれて再び注目されている。
【０００５】
特に微細化に適したスプリットゲート構造として、自己整合を利用して片方のＭＯＳ型トランジスタをサイドウォールで形成する構造がある（特許文献１、非特許文献２）。この場合、ホトリソグラフィの位置合わせマージンが不要であること、自己整合で形成するトランジスタのゲート長はホトリソグラフィの最小解像寸法以下とできることから、２種のトランジスタ各々をホトマスクで形成する従来の構造に比べより微細なメモリセルを実現できる。
【０００６】
自己整合を用いたスプリットゲート型メモリセルの中でも、例えば、非特許文献２に開示される自己整合ゲート側をＭＯＮＯＳ構造で形成したセルは、高速な論理回路部との混載に適する。このメモリセルの断面図を図１に示す。選択ゲート１２の側壁にＳｉＯ２膜１３、ＳｉＮ膜１４、ＳｉＯ２膜１５からなるＯＮＯ膜とサイドウォール構造のポリシリコン電極によりメモリゲート１１を形成する。拡散層１、５と選択ゲート１２、メモリゲート１１の上部にはシリサイド層１６−１を形成する。尚、本構造の例に関しては、同じ出願人による出願中の特願２００２−３５２０４０号がある。
【０００７】
このメモリセルは構造上、選択ゲート側を先に形成するため、シリコン基板界面の品質が良い状態で、選択ゲートと、同時に形成する論理回路部のゲート酸化膜を形成できる。界面品質に敏感な高速動作用の薄膜ゲートのトランジスタを先に作成できるため、混載する論理回路部と選択ゲートの性能が向上する。記憶された情報の読み出しは高性能な選択ゲートのトランジスタの動作だけで可能で、これに接続するトランジスタもすべて薄膜の低圧系で構成できるため、読み出しの高速化と回路面積の低減が図れる。
【０００８】
図２にこのスプリットゲート型ＭＯＮＯＳメモリセルを用いたアレー構成を示す。各セルはメモリゲート１１に隣接する拡散層（以後ソースと呼ぶ）を対向するメモリセルと共有し、ソース線１はワード線と平行に走っている。ワード線方向にはメモリゲート２と選択ゲート３の２種のワード線が並んでいる。これに垂直なビット線４は、各セルの選択ゲート１２に隣接する拡散層（以後ドレインと呼ぶ）に接続する。
【０００９】
動作時の典型的な電圧条件を図３に示す。書込みはソースサイド注入方式（ＳＳＩ方式）により、メモリゲートとソースに各々１２Ｖ、５Ｖ程度を印加した状態で選択ゲートを弱反転させて、選択ゲートとメモリゲート間に生じる強い電界によりホットエレクトロンを注入する。消去はバンド間トンネルによるホットホール注入方式（ＢＴＢＴ方式）を用いる。メモリゲートに−５Ｖ、ソースに７Ｖ程度の逆バイアスとなる電圧を印加して拡散層端に生じる強い電界でバンド間トンネルによるホットホールを発生させて、メモリゲートに注入する。書き込まれた情報を読み出す際には、メモリゲートと選択ゲート共に１．５Ｖ、ドレインに１Ｖを印加して、ドレインに流れる電流の大小により判定する。
【００１０】
【特許文献１】特開平５−４８１１３号（図１）
【００１１】
【特許文献２】特開平５−１２１７００号（代表図及び従来技術の説明の欄）
【非特許文献１】アイ・イー・イー・イー、ブイエルスアイ・テクノロジー・シンポジウム（IEEE、 VLSI Technology Symposium）、１９９４年予稿集７１頁乃−７２頁（Ｆｉｇ．１）
【非特許文献２】アイ・イー・イー・イー、ブイエルスアイ・テクノロジー・シンポジウム（IEEE、 VLSI Technology Symposium）、１９９７年予稿集６３頁−６４頁（Ｆｉｇ．１）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
ここで、ある任意のメモリセルに書き込みを行うとき、待機状態から書き込み状態のバイアス条件に遷移する過程のバイアス条件に依存して、同一ワード線上の他のメモリセルが誤書き込みあるいは誤消去されるという問題がある。逆に、書き込み状態から待機状態に遷移する際にも同じ理由で誤書込みあるいは誤消去が起こりえる。このような意図しない誤書き込みあるいは誤消去を一般にディスターブと呼ぶ。ディスターブには、アレー内の非選択位置にあるメモリセルが受ける非選択のバイアスに起因するディスターブと、書き込み状態へバイアスを立ち上げ、立ち下げする過程の時間的なバイアス条件に起因するシーケンスディスターブがある。
【００１３】
ここではシーケンスディスターブについてより詳細に説明する。図３に典型的な動作条件を例示する。Ｒｅａｄは読み取り時、Ｗｒｉｔｅは書き込み時、Ｅｒａｓｅは消去時の各条件を示す。Ｖｍｇは第１ゲート（即ち、メモリゲート）への印加電位、Ｖｓは第１の不純物拡散領域（即ち、一般にソース領域）への印加電位、Ｖｃｇは第２のゲート（即ち、選択ゲート）への印加電位、Ｖｄは第２の不純物拡散領域（即ち、ドレイン領域）への印加電位、Ｖｓｕｂは基板への印加電位の例を示す。
【００１４】
待機状態から、図３に示した書込み状態のバイアスへ変化させるとき、書き込みはワード線単位で行うため、先ず、ワード線方向のメモリゲート線、選択ゲート線、ソース線を書き込み状態のバイアスに立ち上げる。各線の負荷容量や接続されたドライバ回路の能力が異なること、共通に使用する回路もあることから、一般に各線を同時には立ち上げずに、予め設定した順序に従い立ち上げ立ち下げを行う。この時、メモリトランジスタ側の電位として、メモリゲート線を先に立ち上げた場合、ソース線を立ち上げるまでの時間帯に、メモリゲートと基板との電位差による電界で電子が注入され誤書込みがおこる。逆に、ソース線を先に立ち上げた場合には、メモリゲート電位が立ち上がるまでの時間帯にソース側拡散層に強い電界が生じて、弱いＢＴＢＴホットホール注入（即ち、バンド間トンネルによるホットホール注入）がおこり、誤消去がおこる。
【００１５】
バイアス条件と発生するディスターブとの関係を模式的に図４に表す。メモリゲート電圧Ｖｍｇを縦軸に、ソース電圧Ｖｓを横軸にとっている。単位はいずれもＶである。この中で、領域２１ではメモリゲート側の高電界でファウラー・ノルドハイム（ＦＮ）電子注入が起こり閾値電圧が上昇、すなわち誤書き込みが起こる。領域２２は選択トランジスタの電流に依存してソースサイド注入（ＳＳＩ）が起こる条件で、書き込みに用いている。領域２３はソース拡散層の電界でＢＴＢＴホットホール注入が起こるため、閾値電圧が低下、即ち、誤消去がおこる。待機状態２４から、書き込み状態２５への遷移にあたり、Ｖｍｇを先に立ち上げる経路２６は領域２１を通過するため誤書込みが生じ、Ｖｓを先に立ち上げる経路２７では領域２３を通過するために誤消去が生じる課題がある。電圧の立ち下げ時にも、同様の理由でシーケンスに伴うディスターブが発生する。
【００１６】
具体的にシーケンスディスターブにより閾値電圧が低下するメモリセルは、選択されたワード線上の既に書き込まれた状態のメモリセルで、ワード線の立ち上げ又は立ち下げ時のバイアスが図４の領域２３を通過するときに閾値電圧が低下する。逆に、閾値電圧が上昇するメモリセルは、選択されたワード線上の消去状態にあるメモリセルで、ワード線の立ち上げ又は立ち下げ時に図４の領域２１を通過すると閾値電圧が上昇する。
【００１７】
図４の領域２１と領域２３におけるディスターブ量の実測結果を各々図５、図６に示す。図５はＶｍｇ＝１４Ｖ、Ｖｓ＝１．５Ｖの領域２１に該当するバイアス条件で、横軸がディスターブ時間、縦軸が消去時の閾値電圧を表す。消去状態にある閾値電圧がディスターブ時間１０μｓｅｃ以上で上昇していく。同様に、図６はＶｍｇ＝１．５Ｖ、Ｖｓ＝５Ｖで図４の領域２３に該当するバイアス条件で、書き込み状態の閾値電圧がディスターブ時間１００μｓｅｃ以上で低下していく。各端子を書き込み状態にセットする、あるいは待機状態に戻す一連の操作には１０μｓｅｃ〜１００μｓｅｃ程度の時間をかけるため、これらのシーケンスディスターブが問題となり得る。
【００１８】
又、シーケンスのディスターブは、ワード線の立ち上げ立ち下げ回数に比例して増加する。ベリファイを行う場合、閾値電圧が規定の値に達するまで書き込みと読み出しを繰り返すため、ワード線の立ち上げ立ち下げを頻繁に行うこととなりディスターブの影響が増大する。また、従来は回路構成上の都合からビット線を１つおきに書き込みを行っているが、このような場合にも１ワード線の書き込みに偶数ビットと奇数ビットで少なくとも２回以上のワード線立ち上げ立ち下げを行うため、シーケンスディスターブの影響をより強く受ける。
【００１９】
一般に閾値電圧は時間と共に熱平衡状態へ向かい変化していくが、電荷保持寿命を考慮して設定した値より閾値電圧が低下または上昇していると、寿命時間内に記録した情報が失われる信頼性不良となる。
【課題を解決するための手段】
【００２０】
本発明は、上記の課題を解決するために、書き込み時のワード線バイアスの電圧印加シーケンスをディスターブ領域を回避するように設定した不揮発性半導体記憶装置を提供する。
【００２１】
本発明は、先ず、メモリセルが並列接続された形態を有し、且つ第１のゲート電極の複数が接続される方向と第１の不純物拡散領域の複数が接続される方向とが相互に平行に延在する形態の不揮発性半導体記憶装置として極めて有用である。即ち、本発明に適用するメモリセルの例をより具体的に説明すると、半導体基板に設けられた第１の不純物拡散領域及び第２の不純物拡散領域と、前記第１の不純物拡散領域及び第２の不純物拡散領域に挟まれたチャネル領域と、前記チャネル領域の上の、前記第１の不純物拡散領域に近い側に電荷蓄積層を介して設けられた第１のゲート電極（即ち、いわゆる、メモリゲート）と、前記チャネル領域の上の、前記第２の不純物拡散領域に近い側にゲート絶縁膜を介して設けられた第２のゲート電極（即ち、いわゆる、選択ゲート）と、を有する。そして、当該不揮発性半導体装置は、前記したように、メモリセルの複数が接続されたメモリセル群を有する。更に、本発明は、第１のゲート電極の複数が接続される方向と第１の不純物拡散領域の複数が接続される方向とが同じ方向を有する形態を有する。
【００２２】
本発明の基本構成は、第１のゲート電極への電位印加と第１の不純物拡散領域への電位印加に関して、第１のゲート電極の電位（Ｖｍｇ）と第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかに、電位の上昇を生ぜせしめ、その各々の電位に要請される所定電位に達する前に、第１のゲート電極への電位印加と第１の不純物拡散領域への電位印加のうち、電位の変化を生ぜせしめなかった方の電位を上昇させることによって、当該メモリセルの所定の各電位状態を実現せしめるごとくなされたことを特徴とするものである。
【００２３】
即ち、より具体的にその代表例を説明すれば、本発明の第１の形態は、第１のゲート電極の電位と第１の不純物拡散領域の電位の印加に関して、第１のゲート電極の電位（Ｖｍｇ）と第１の不純物拡散領域の電位（Ｖｓ）のいずれかを、各々に要請される所望電位とした状態で、第１のゲート電極の電位と前記第１の不純物拡散領域の電位のうちの所望電位に設定しなかった方の電位を上昇させ、この電位が所望電位（Ｖｓ１或いはＶｍｇ２）を越えた後、第１のゲート電極の電位と第１の不純物拡散領域の電位のうちの所望電位に設定した方の電位を上昇させることによって当該メモリセルに書き込み状態の電位を印加するごとくなされた不揮発性半導体記憶装置である。
【００２４】
本発明の第２の形態は、第１のゲート電極への電位印加と第１の不純物拡散領域への電位印加に関して、第１のゲート電極の電位（Ｖｍｇ）と第１の不純物拡散領域の電位（Ｖｓ）の少なくともいずれかに、電位の下降を生ぜせしめ、その各々の電位に要請される所定電位に達する前に、第１のゲート電極への電位印加と前記第１の不純物拡散領域への電位印加のうち、電位の変化を生ぜせしめなかった方の電位を下降させることによって、当該メモリセルの所定の各電位状態を実現せしめるごとくなされたことを特徴とするものである。
【００２５】
即ち、より具体的にその代表例を説明すれば、本発明の第１の形態は、第１の不純物拡散領域の電位と第１のゲート電極の電位との印加に関して、第１の不純物拡散領域の電位（Ｖｓ）と第１のゲート電極の電位（Ｖｍｇ）のいずれかを、各々が設定された電位（Ｖｓ或いはＶｍｇ）の状態で、第１の不純物拡散領域の電位と第１のゲート電極の電位の電位のうちの設定電位となされなかった方の電位を下降させ、この電位が所望電位（Ｖｍｇ１或いはＶｓ２）を越えた後、第１の不純物拡散領域の電位と第１のゲート電極の電位のうちの設定電位となされた方の電位を下降させることによって当該メモリセルの書き込み状態の電位から別の電位状態に変化させるごとくなされたものである。
【００２６】
本発明の第３の形態は、第１のゲート電極の電位と前記第１の不純物拡散領域の電位の印加に関して、例えば、前記第１の不純物拡散領域の電位を上昇せしめ、この前記第１の不純物拡散領域の電位が第１の所定電位より第２の所定電位に上昇が完了する前に、第１のゲート電極の電位を上昇することによって当該メモリセルに第１の中間電位印加状態とせしめる工程を有する形態である。この場合、前記第１の不純物拡散領域の電位を第１の所定電位に固定し、第１のゲート電極の電位を上昇させ、第２の中間点たる所望電位に到達すると、再び前記第１の不純物拡散領域の電位を上昇させ、第１のゲート電極の電位と前記第１の不純物拡散領域の電位の双方を最終電位に到達させる方策が有用である。更に、必要に応じては、前記中間点を更に多くの点を予定することも出来る。
【００２７】
本発明の第４の形態は、第１のゲート電極が第２の所定電位から第１の所定電位に下降が完了する前に、第１の不純物拡散領域の電位を下降させることによって当該メモリセルに電位の中間電位印加状態とせしめる工程を有する形態である。この場合、第１の不純物拡散領域の電位を所望電位に固定し、第１のゲート電極の電位を下降させ、第２の中間点たる所望電位に到達すると、第１の不純物拡散領域の電位を下降させ、所望電位に降下した電位、例えば零ボルトとし、第１のゲート電極の電位のみを降下させ、第１のゲート電極の電位と前記第１の不純物拡散領域の電位の双方を最終電位に到達させる方策が有用である。更に、必要に応じては、前記中間点を更に多くの点を予定することも出来る。
【発明の効果】
【００２８】
本発明は、書き込みシーケンス  ディスターブを回避した不揮発性半導体記憶装置を提供することが出来る。更に、合わせて、書き換え耐性を向上した不揮発性半導体記憶装置を提供することが出来る。
【発明を実施するための最良の形態】
【００２９】
本発明の代表的な形態を上述したが、本発明の実施の形態を説明するに先立って、基本的動作などについて具体例を元に説明する。
【００３０】
メモリセルの例は、基本的にその断面図を示す図１と同様で十分である。即ち、半導体基板１に、第１の不純物拡散領域３０及び第２の不純物拡散領域３１が形成され、通例、これらの不純物拡散領域の内部領域にシリサイド化領域１、５が形成されている。こうした構成は半導体装置での一般的技術であるので、その詳細は省略する。
【００３１】
第１の不純物拡散領域３０及び第２の不純物拡散領域３１の間にチャネル領域が形成され、この上部にゲート絶縁膜４７を介して第２のゲート電極（即ち、いわゆる、選択ゲート）１２が形成される。この第２のゲート電極（選択ゲート）１２の側壁に、ＳｉＯ２膜１３、ＳｉＮ膜１４、ＳｉＯ２膜１５からなる、いわゆるＯＮＯ膜とサイドウォール構造のポリシリコン電極によりメモリゲート１１が形成される。前記第１のゲート電極１１、第２のゲート電極１２の他方の側壁はパッシベーション用の絶縁膜３３、及び３２が形成される。不純物拡散層３０、３１と選択ゲート１２、メモリゲート１１の上部には、シリサイド層１６−１、１６−２を形成する。この時、合わせて、不純物拡散領域の内部領域にシリサイド化領域１、５が形成される。これらのシリサイド層は、各部に引き出し導体層となる。
【００３２】
上述した各メモリセル部は、絶縁物層４８で覆われ、必要部にコンタクトホール３４、この内部にコンタクト用の導体層３５が形成される。そして、コンタクト層３５は配線層３６に接続される。
【００３３】
次に、不揮発性半導体記憶装置のアレー構成の代表例は、図２に示すものと同様で十分である。又、この構成例に対応する平面レイアウトを図１４に示す。前述したように、この例はスプリットゲート型ＭＯＮＯＳメモリセルを用いたアレー構成である。第１及び第２のゲート電極１１、１２で示されるメモリセルが、マトリクス状に配列され、各メモリセルはメモリゲート１１に隣接する不純物拡散層（以後、ソースと呼ぶ）を対向するメモリセルと共有し、ソース線１（ＳＬ１、Ｓｌ２）は２種のワード線と平行に走っている。即ち、ワード線方向にはメモリゲート２（ＭＧ１、ＭＧ２、ＭＧ３、ＭＧ４）と選択ゲート３（ＣＧ１、ＣＧ２、ＣＧ３、ＣＧ４）の２種のワード線が並んでいる。これに垂直なビット線４（ＢＬ１、ＢＬ２）は、各メモリセルの選択ゲート１２に隣接する不純物拡散層（以後、ドレインと呼ぶ）に接続する。このように、本例では、一方の方向に対して、複数のメモリセルが並列接続されているが、前述のように、メモリゲート（即ち、第１のゲート電極）の複数が接続される方向と第１の不純物拡散領域（即ち、ソース）の複数が接続される方向とが同じ方向形態を有する。
【００３４】
このアレー構成を、図１の断面図及び図１４の平面レイアウトを参酌すれば、本発明の記憶素子構成が十分理解される。基板面に素子分離領域３７で分離された領域に単位メモリセル６０がマトリクス状に配置されている。この点線で囲われた単位メモリセルが図１の断面図のそれに対応する。符号３６は配線層でコンタクトホール３４でコンタクト用導体層３５と接続されている。符号１１、１２及び１は各々メモリゲート、選択ゲー及び第１の不純物拡散領域内のシリサイド化領域である。
【００３５】
次に、本発明の立ち上げ、立ち下げのシーケンスの具体例を詳細に説明する。尚、各電位の変化は通例の手段によって行うことが出来るので、その詳細説明は省略する。
先ず、ワード線バイアスの立ち上げ方法に関して、メモリトランジスタ側の拡散層電圧（以下、Ｖｓとする）を待機状態の電圧から上昇させ、Ｖｓがある中間段階の値Ｖｓ１を越えた後に、メモリトランジスタのゲート電圧（以下Ｖｍｇとする）を上昇させる手順とする。ワード線バイアスの立ち下げ方法に関しては、書き込み状態の電圧から、メモリトランジスタのゲート電圧Ｖｍｇを下降させ、Ｖｍｇがある中間段階の値Ｖｍｇ１を越えた後にメモリトランジスタ側の拡散層電圧Ｖｓを下降させる手順とする。これにより閾値電圧が低下する図４の領域２３を回避することができる。
【００３６】
又、もう一つの方法として、ワード線バイアスの立ち上げに関して、メモリトランジスタのゲート電圧Ｖｍｇを上昇させ、Ｖｍｇがある中間段階の値Ｖｍｇ２を越えた後にメモリトランジスタ側の拡散層電圧Ｖｓを上昇させる手順とする。ワード線バイアスの立ち下げに関しては、メモリトランジスタ側の拡散層電圧Ｖｓを待機状態の電圧から下降させ、Ｖｓがある中間段階の値Ｖｓ２を越えた後にメモリトランジスタのゲート電圧Ｖｍｇを下降させる手順とする。これにより閾値電圧が上昇する図４の領域２１を回避することができる。
【００３７】
ここで最初の方法にて定義した中間段階の拡散層電圧Ｖｓ１は、基板材料から見たゲート絶縁膜材料のホールに対するポテンシャルバリアの高さに相当する電圧（Ｖｓ１ｔｈ）より小さい値とする。シリコン基板にシリコン酸化膜のゲート絶縁膜を形成する場合にはこのＶｓ１ｔｈは３〜５Ｖである。ここで述べた値は０Ｖの基板電位を基準とした場合である。任意の基板電位を与える場合には基板電位を基準とした相対的な値で、上記の基板材料から見たゲート絶縁膜材料のホールに対するポテンシャルバリアの高さに相当する電圧を与えればよい。これにより拡散層電圧が、発生したホールがポテンシャルバリアを越えてゲート絶縁膜に注入されない範囲の値となるために、ホール注入による誤消去を防ぐことが出来る。図１３はこの間の諸関係を示す、ホールのポテンシャルバリアの模式的なバンド構造図である。符号４０の領域はシリコン基板、４１はボトム酸化膜、４２は電荷蓄積層、４３はトップ酸化膜、４４はゲート電極、４５はフェルミレベル、４６はホールのポテンシャルバリアを示している。
【００３８】
最初の方法における中間段階の電圧Ｖｍｇ１は、書き込み状態のメモリトランジスタ拡散層電圧をＶｓｗとすると、Ｖｓｗ−Ｖｓ１ｔｈ（＝Ｖｍｇ１ｔｈとする）より大きい値とする。これにより、上記と同様にメモリゲートと拡散層の電位差がホールに対するポテンシャルバリアを越えない範囲の値となるために、ホール注入による誤消去を防ぐことが出来る。尚、ここで、Ｖｓ１ｔｈは前述した、基板材料から見たゲート絶縁膜材料のホールに対するポテンシャルバリアの高さに相当する電圧である。
【００３９】
２つめの方法にて定義した、中間段階のメモリトランジスタのゲート電圧Ｖｍｇ２は、メモリトランジスタのゲート絶縁膜中の電界が６ＭＶ／ｃｍとなる電圧Ｖｍｇ２ｔｈより小さい値とすればよい。Ｖｍｇ２ｔｈは、基板電位を基準にしたゲート電圧Ｖｍｇとゲート絶縁膜の膜厚から決定できる。これが６ＭＶ／ｃｍ以下であれば、ファウラー・ノルドハイム（ＦＮ）トンネル電流によるゲート絶縁膜への電子注入を抑制でき、誤書込みを防ぐことが出来る。
【００４０】
２つめの方法にて定義した中間段階の拡散層電圧Ｖｓ２は、書き込み状態のメモリトランジスタのゲート電圧をＶｍｇｗとすると、Ｖｍｇｗ−Ｖｍｇ２ｔｈ（＝Ｖｓ２ｔｈとする）より大きい値とする。これにより、上記と同様にゲート絶縁膜中の電界がファウラー・ノルドハイム（ＦＮ）トンネル電流によるゲート絶縁膜への電子注入が起こらない範囲の値となるために誤書込みを防ぐことが出来る。
【００４１】
次に、第1の実施例を説明する。メモリセルは図１に示したスプリットゲート構造のＭＯＮＯＳメモリで、アレー構成は図２に示した通りである。読み出し、書き込み、消去の電圧条件は図３に示した通りである。図７には、メモリトランジスタのゲート電圧Ｖｍｇと拡散層電圧Ｖｓを、待機状態と書き込み状態の間で遷移させる経路の相図を示す。横軸が拡散層電圧Ｖｓ、縦軸がゲート電圧Ｖｍｇである。図４の場合と同様、領域２１では誤書き込みが起こる領域、領域２２は選択トランジスタの電流に依存してソースサイド注入（ＳＳＩ）が起こる条件で、書き込みに用い得る領域、領域２３は誤消去がおこる領域である。
【００４２】
メモリセルが非選択で待機状態にあるとき、Ｖｍｇ＝１．５Ｖ、Ｖｓ＝０Ｖであり、ここからワード線が選択されると、先ず、Ｖｓを０Ｖに固定したまま、Ｖｍｇを先に立ち上げる。Ｖｍｇの値をモニタしておき、判定電圧のＶｍｇ２を越えたことをトリガーとしてＶｓも立ち上げを開始する。Ｖｍｇ２の値はゲート絶縁膜の膜厚に応じて決定する。その大きさは、ゲート絶縁膜中の電界がファウラー・ノルドハイム（ＦＮ）トンネル電流による電子注入が起こらない大きさの値に設定すればよく、例えば６Ｖを選択する。このときメモリトランジスタのゲート絶縁膜はＳｉＯ２膜／ＳｉＮ膜／ＳｉＯ２膜の三層構造で下層から順に４ｎｍ／１０ｎｍ／５ｎｍである。
【００４３】
このシーケンスを、選択ゲートと基板も含む各端子毎に時系列に整理したものを図８に示す。図８において、Ｖｍｇ、Ｖｓ、Ｖｃｇ、及びＶｓｕｂなどの符号は前述の通りである。Ｖｂｌは選択したビット線の電位である。ＶｍｇとＶｓが、各々１２Ｖと５Ｖの書き込み状態の電位に達した後、選択したビット線の電位Ｖｂｌを制御して選択ビットへの書き込みを行う。Ｖｂｌは待機状態が１．５ＶでＶｃｇ１に等しく、この状態では選択トランジスタのチャネルに電流が流れないため書き込みは起こらない。選択したビットのビット線電位をＶｂｌ２として約１Ｖに低下させると選択トランジスタのチャネル電流が流れて書き込みができる。選択したワード線上の予定したビットへの書き込みが全て終了した後に、立ち下げを開始する。
【００４４】
立ち下げにおいては、Ｖｓを固定したまま、まずＶｍｇを先に低下させる。Ｖｍｇが判定電圧のＶｍｇ１を越えたことをトリガーにしてＶｓの立ち下げを開始する。Ｖｍｇ１の値は、メモリゲートと拡散層の電位差Ｖｓ−Ｖｍｇがホールに対するポテンシャルバリア（３Ｖ〜５Ｖ）を越えない範囲の値とすればよく、ホール注入による誤消去を防ぐことが出来る。Ｖｍｇ１として、例えば８Ｖを選択する。この第1の実施例の構成では、立ち上げと立ち下げで共通してメモリトランジスタのゲート電圧Ｖｍｇを判定電圧に用いることで回路構成を簡略化できる。
【００４５】
第２の実施例を説明する。メモリセルおよびアレー構成は第１の実施例と同一である。図９に第２の実施例における、メモリトランジスタのゲート電圧Ｖｍｇと拡散層電圧Ｖｓの遷移経路の相図を示す。横軸が拡散層電圧Ｖｓ、縦軸がゲート電圧Ｖｍｇである。図４及び図７の場合と同様、領域２１では誤書き込みが起こる領域、領域２２は書き込みに用い得る領域、領域２３は誤消去がおこる領域である。
【００４６】
メモリセルが非選択で待機状態にある時、Ｖｍｇ＝１．５Ｖ、Ｖｓ＝０Ｖであり、ここからワード線が選択されると、先ずＶｍｇを１．５Ｖに固定したまま、Ｖｓを先に立ち上げる。Ｖｓの値をモニタしておき、判定電圧のＶｓ１を越えたことをトリガーとしてＶｍｇも立ち上げを開始する。Ｖｓ１の値は、拡散層とメモリゲートの電位差Ｖｓ−Ｖｍｇがホールに対するポテンシャルバリア（３Ｖ〜５Ｖ）を越えない範囲の値とすればよく、ホール注入による誤消去を防ぐことが出来る。Ｖｓ１として、例えば３Ｖを選択する。
【００４７】
Ｖｍｇが１２Ｖ、Ｖｓが５Ｖの書き込み条件に達し、実施例１と同様に書き込みを行った後、立ち下げにおいてはＶｍｇを固定したまま、先ず、Ｖｓを先に低下させる。Ｖｓが判定電圧のＶｓ２を越えたことをトリガーにしてＶｍｇの立ち下げを開始する。Ｖｓ２の値は、大まかには（Ｖｍｇ−Ｖｓ）の値に比例するゲート絶縁膜中の電界の強さが、ファウラー・ノルドハイム（ＦＮ）トンネル電流による電子注入が起こらない範囲の値に設定すればよい。それは、例えば３Ｖを選択する。この第２の実施例の構成では、立ち上げと立ち下げで共通して、拡散層電圧Ｖｓを判定電圧に用いること、立ち上げの判定電圧Ｖｓ１と立ち下げの判定電圧Ｖｓ２の値を同一とすることで、回路構成を簡略化できる。
【００４８】
第３の実施例を説明する。メモリセルおよびアレー構成は第１の実施例と同一である。図１０に第３の実施例における、メモリトランジスタのゲート電圧Ｖｍｇと拡散層電圧Ｖｓの遷移経路の相図を示す。横軸が拡散層電圧Ｖｓ、縦軸がゲート電圧Ｖｍｇである。図４及び図７の場合と同様、領域２１では誤書き込みが起こる領域、領域２２は書き込みに用い得る領域、領域２３は誤消去がおこる領域である。
【００４９】
メモリセルが非選択で待機状態にある時、Ｖｍｇ＝１．５Ｖ、Ｖｓ＝０Ｖであり、ここからＶｓだけを上昇させてＶ＝１．５Ｖとする。本実施例では書き込み時の非選択セルの拡散層電圧が１．５Ｖであり、この時点で、アレー内の拡散層電圧Ｖｓを一斉に１．５Ｖにセットする。その後、Ｖｓを固定してＶｍｇのみを立ち上げる。この時、Ｖｍｇの値をモニタしておき、Ｖｍｇの値が判定電圧Ｖｍｇ３を越えたことをトリガーとしてＶｓも立ち上げを開始する。Ｖｍｇ３の値はゲート絶縁膜の膜厚に応じて決定する。その大きさは、ゲート絶縁膜中の電界がファウラー・ノルドハイム（ＦＮ）トンネル電流による電子注入が起こらない大きさの値に設定すればよい。それは、例えば、８Ｖを選択する。
【００５０】
Ｖｍｇが１２Ｖ、Ｖｓが５Ｖの書き込み条件に達し、実施例１と同様に書き込みを行った後、立ち下げにおいては、Ｖｓを固定したまま、先ず、Ｖｍｇを先に低下させる。Ｖｍｇの値をモニタしつつ、Ｖｍｇの値が判定電圧Ｖｍｇ４を越えたことを、トリガーとしてＶｓの立ち下げも開始する。Ｖｍｇ４の値は、メモリゲートと拡散層の電位差Ｖｓ−Ｖｍｇがホールに対するポテンシャルバリア（３Ｖ〜５Ｖ）を越えない範囲の値とすればよく、ホール注入による誤消去を防ぐことが出来る。Ｖｍｇ４として、Ｖｍｇ３と判定電圧を共通化できる８Ｖを選択する。続けて、ＶｍｇとＶｓを立ち下げていき、Ｖｍｇの値が判定電圧Ｖｍｇ５に達した時点で低下を一時停止する。ここで、中間点Ｖｍｇ５を設定する目的は、Ｖｓが落ちる前にＶｍｇが低下して領域２３に近づき閾値電圧が低下することを確実に防止するためのマージン確保にある。
【００５１】
立ち下げ時には、Ｖｓはグランドレベルに落ちるため、その変化速度はＶｍｇと異なる可能性がある。この状態を図１１を用いて説明する。図１１においても、領域２１、２２、２３などはこれまでの図１０などと同様である。図は選択ゲートと基板、非選択セルのＶｍｇ、Ｖｓも含む各端子毎に時系列に整理したものである。例えば、書き込み状態から待機状態へ直接バイアスを立ち上げる場合、ＶｍｇとＶｓの変化速度が異なれば経路は図１１の符号２８に示す直線とはならず、ワーストケースでは曲線２９、３０の曲線経路をたどり、ディスターブ領域２１又は２３を通過する。これを避ける為に、中間電位Ｖｍｇ４、Ｖｍｇ５を設定すると、図１１に、曲線２４、２５、２６に例示するように、各バイアスの変化速度が異なる場合であっても、ディスターブ領域を確実に避けることが出来る。ここでの例では、例えば、Ｖｍｇ５は６Ｖとする。又、つづくＶｍｇ５からのＶｍｇ電圧の立ち下げは、非選択のワード線電圧の立ち下げと同時に行う。ここで、非選択セルのメモリゲート電圧Ｖｍｇ＿ｕｓは３．５Ｖとする。
【００５２】
第３の実施例におけるシーケンスを、選択ゲートと基板、非選択セルのＶｍｇ、Ｖｓも含む各端子毎に時系列に整理したものを図１２に示す。Ｖｍｇ＿ｓ、Ｖｍｇ＿ｕｓ、Ｖｓ＿ｕｓ、Ｖｂｌ＿ｓ、Ｖｃｇ、及びＶｓｕｂは各々、選択の場合のメモリゲート（第１のゲート）の電位、非選択の場合のメモリゲートの電位、非選択の場合のビット線の電位（選択トランジスタ側の不純物拡散領域の電位）、選択の場合のビット線の電位、選択ゲート（第２のゲート）の電位、及び基板電位である。
【００５３】
書き込み状態の電圧への立ち上げは、選択ゲート、ビット線（選択トランジスタ側拡散層）、ソース線（メモリトランジスタ側拡散層）、メモリゲートの順に行う。これは電圧の低い端子から順に立ち上げることでディスターブが生じる時間を最短に留めている。同じ理由で電圧の立ち下げも、電圧の高い端子から順に行う。この方法によりワード線バイアスのシーケンスディスターブを防止することが出来る。
【００５４】
以上に説明したように本発明によれば、書き込み時のワード線電圧の立ち上げ及び立ち下げ時のシーケンスを、ディスターブを回避できる経路に設定することで、同一ワード線上に既に書き込まれたメモリセルの望まない閾値電圧低下と、消去状態にあるメモリセルの望まない閾値電圧上昇を抑制できる。その結果、書き込み状態の閾値電圧はより高く、消去状態の閾値電圧はより低く、閾値電圧のウィンドウ幅をより広くとれる。これは、その後の時間経過による閾値電圧の変動に対してより大きなマージンを与え、電荷保持の信頼性を向上する。また、ディスターブによる電荷の損失を最小に留められるため、書き換えにおける閾値電圧のウィンドウ幅を必要最小限の適切な幅に設定できるために、書き換えストレスを低減でき、書き換え耐性が向上する。
【００５５】
以下、本発明の主な実施の諸形態を列挙する。
（１）電荷蓄積層を有する半導体メモリセルであって、メモリゲート電極と、これに隣接する拡散層を有し、該メモリセルに書き込み状態の電圧を印加する際に、まずメモリゲート電極の電位Ｖｍｇを固定したまま拡散層の電位Ｖｓを上昇させ、Ｖｓがある中間段階の電位Ｖｓ１を越えた後にメモリゲート電極の電位Ｖｍｇの上昇を開始することを特徴とする不揮発性半導体記憶装置。
【００５６】
ここで中間段階の拡散層の電位Ｖｓ１は、メモリセルを形成する基板材料から見たゲート絶縁膜材料のホールに対するポテンシャルバリアの高さに相当する電圧より小さい値とする。
（２）電荷蓄積層を有する半導体メモリセルであって、メモリゲート電極と、これに隣接する拡散層を有し、該メモリセルに書き込み状態の電圧が印加された状態から他の状態へ変化させる際に、まず拡散層の電位Ｖｓを固定したままメモリゲート電極の電位Ｖｍｇを下降させ、Ｖｍｇがある中間段階の電位Ｖｍｇ１を越えた後に拡散層の電位Ｖｓの下降を開始することを特徴とする不揮発性半導体記憶装置。
【００５７】
ここで中間段階のメモリゲート電極の電位Ｖｍｇ１は、書き込み状態の拡散層の電位Ｖｓｗと、メモリセルを形成する基板材料から見たゲート絶縁膜材料のホールに対するポテンシャルバリアの高さに相当する電圧Ｖｓ１ｔｈの差分Ｖｓｗ−Ｖｓ１ｔｈより大きい値とする。
（３）電荷蓄積層を有する半導体メモリセルであって、メモリゲート電極と、これに隣接する拡散層を有し、該メモリセルに書き込み状態の電圧を印加する際に、まず拡散層の電位Ｖｓを固定したままメモリゲート電極の電位Ｖｍｇを上昇させ、Ｖｍｇがある中間段階の電位Ｖｍｇ２を越えた後に拡散層の電位Ｖｓの上昇を開始することを特徴とする不揮発性半導体記憶装置。
【００５８】
ここで中間段階のメモリゲート電極の電位Ｖｍｇ２は、メモリゲート電極が接するゲート絶縁膜中の電界が６ＭＶ／ｃｍとなる電圧Ｖｍｇ２ｔｈより小さい値とする。
（４）電荷蓄積層を有する半導体メモリセルであって、メモリゲート電極と、これに隣接する拡散層を有し、該メモリセルに書き込み状態の電圧が印加された状態から他の状態へ変化させる際に、まずメモリゲート電極の電位Ｖｍｇを固定したまま拡散層の電位Ｖｓを下降させ、Ｖｓがある中間段階の電位Ｖｓ２を越えた後にメモリゲート電極の電位Ｖｍｇの下降を開始することを特徴とする不揮発性半導体記憶装置。
【００５９】
ここで中間段階のメモリゲート電極の電位Ｖｓ２は、書き込み状態のメモリゲート電極の電圧Ｖｍｇｗと、メモリゲート電極が接するゲート絶縁膜中の電界が６ＭＶ／ｃｍとなる電圧Ｖｍｇ２ｔｈとの差分、Ｖｍｇｗ−Ｖｍｇ２ｔｈより大きい値とする。
（５）電荷蓄積層を有する半導体メモリセルであって、メモリゲート電極と、これに隣接する拡散層を有し、該メモリセルに書き込み状態の電圧を印加する際に、まずメモリゲート電極の電位Ｖｍｇを固定したまま拡散層の電位Ｖｓを上昇させ、Ｖｓがある中間段階の電位Ｖｓ１を越えた後にメモリゲート電極の電位Ｖｍｇの上昇を開始することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【００６０】
ここで中間段階の拡散層の電位Ｖｓ１は、メモリセルを形成する基板材料から見たゲート絶縁膜材料のホールに対するポテンシャルバリアの高さに相当する電圧より小さい値とする。
（６）電荷蓄積層を有する半導体メモリセルであって、メモリゲート電極と、これに隣接する拡散層を有し、該メモリセルに書き込み状態の電圧が印加された状態から他の状態へ変化させる際に、まず拡散層の電位Ｖｓを固定したままメモリゲート電極の電位Ｖｍｇを下降させ、Ｖｍｇがある中間段階の電位Ｖｍｇ１を越えた後に拡散層の電位Ｖｓの下降を開始することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【００６１】
ここで中間段階のメモリゲート電極の電位Ｖｍｇ１は、書き込み状態の拡散層の電位Ｖｓｗと、メモリセルを形成する基板材料から見たゲート絶縁膜材料のホールに対するポテンシャルバリアの高さに相当する電圧Ｖｓ１ｔｈの差分Ｖｓｗ−Ｖｓ１ｔｈより大きい値とする。
（７）電荷蓄積層を有する半導体メモリセルであって、メモリゲート電極と、これに隣接する拡散層を有し、該メモリセルに書き込み状態の電圧を印加する際に、まず拡散層の電位Ｖｓを固定したままメモリゲート電極の電位Ｖｍｇを上昇させ、Ｖｍｇがある中間段階の電位Ｖｍｇ２を越えた後に拡散層の電位Ｖｓの上昇を開始することを特徴とする不揮発性半導体記憶装置の書き込み方法。
【００６２】
ここで中間段階のメモリゲート電極の電位Ｖｍｇ２は、メモリゲート電極が接するゲート絶縁膜中の電界が６ＭＶ／ｃｍとなる電圧Ｖｍｇ２ｔｈより小さい値とする。
（８）電荷蓄積層を有する半導体メモリセルであって、メモリゲート電極と、これに隣接する拡散層を有し、該メモリセルに書き込み状態の電圧が印加された状態から他の状態へ変化させる際に、まずメモリゲート電極の電位Ｖｍｇを固定したまま拡散層の電位Ｖｓを下降させ、Ｖｓがある中間段階の電位Ｖｓ２を越えた後にメモリゲート電極の電位Ｖｍｇの下降を開始することを特徴とする不揮発性半導体記憶装置の書き込み方法。
ここで中間段階のメモリゲート電極の電位Ｖｓ２は、書き込み状態のメモリゲート電極の電圧Ｖｍｇｗと、メモリゲート電極が接するゲート絶縁膜中の電界が６ＭＶ／ｃｍとなる電圧Ｖｍｇ２ｔｈとの差分、Ｖｍｇｗ−Ｖｍｇ２ｔｈより大きい値とする。
【図面の簡単な説明】
【００６３】
【図１】図１は、スプリットゲート構造ＭＯＮＯＳメモリセルの断面図である。
【図２】図２は、本発明を適用するメモリアレーの構成図である。
【図３】図３は、典型的な動作条件の一覧を示す図である。
【図４】図４は、従来例としてのバイアス遷移経路の説明図である。
【図５】図５は、ＦＮ電子注入による閾値電圧上昇領域のディスターブに関する実測データの例を示す図である。
【図６】図６は、ＢＴＢＴホットホール注入による閾値電圧下降領域のディスターブに関する実測データの例を示す図である。
【図７】図７は、本発明の第１の実施例におけるバイアス遷移経路の説明図である。
【図８】図８は、本発明の第１の実施例におけるバイアス変化の時系列説明図である。
【図９】図９は、本発明の第２の実施例におけるバイアス遷移経路の説明図である。
【図１０】図１０は、本発明の第３の実施例におけるバイアス遷移経路の説明図である。
【図１１】図１１は、本発明の諸バイアス遷移経路を整理して示した図である。
【図１２】図１２は、本発明の第３の実施例におけるバイアス変化の時系列説明図である。
【図１３】図１３は、本発明におけるホールのポテンシャルバリアの説明図である。
【図１４】図１４は、メモリセルアレー部の平面レイアウトの例を示す図である。
【符号の説明】
【００６４】
３０：第１の不純物拡散領域（ソース拡散層）、３１：第２の不純物拡散領域（ドレイン拡散層）、１、５：不純物拡散領域内でのシリサイド化領域、１０：半導体基板、１１：メモリゲート電極、１２：選択ゲート電極、１３：ボトム酸化膜、１４：窒化珪素膜、１５：トップ酸化膜、１６−１、１６−２：シリサイド部、２：メモリゲート線、３：選択ゲート線、４：ビット線、２１：ＦＮ注入による閾値電圧上昇領域、２２：ＳＳＩ書き込み領域、２３：ＢＴＢＴによる閾値電圧下降領域、２４：待機状態位置、２５：書き込み状態位置、２６：経路１、２７：経路２、３４：コンタクトホール、３５：導体層、３６：配線層、３７：素子分離領域、４０：シリコン基板、４１：ボトム酸化膜、４２：電荷蓄積層、４３：トップ酸化膜、４４：ゲート電極、４５：フェルミレベル、４６：ホールのポテンシャルバリア、４７：ゲート絶縁膜、４８：絶縁膜、５１、５２、５２：経路、６０：単位メモリセル部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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