(57)【要約】【課題】本発明は静電気保護素子（ＥＳＤ）の面積を小さくした液晶ディスプレイパネルを提供することを目的とする。【解決手段】本発明に係る液晶ディスプレイパネルは、複数のゲートラインとデータラインとが交差配置されて前記データラインに印加される画像データをディスプレイするアクティブ領域と、前記アクティブ領域の外側に形成されて前記各ゲートラインと連結される複数のゲートパッドと、前記アクティブ領域の外側に形成されて前記各データラインと連結される複数のデータパッドと、前記各ゲートパッド及びデータパッドに一対ずつ形成されてインナーＥＳＤ及びアウターＥＳＤとして機能して該当パッドで発生された静電気を隣り合うパッドに伝達する静電気保護用の薄膜トランジスタを含むことを特徴とする。【選択図】図２
2005055871.tif 000002
【特許請求の範囲】
【請求項１】
複数のゲートラインとデータラインとが交差配置されて前記データラインに印加される画像データをディスプレイするアクティブ領域と、
前記アクティブ領域の外側に形成されて前記各ゲートラインと連結される複数のゲートパッドと、
前記アクティブ領域の外側に形成されて前記各データラインと連結される複数のデータパッドと、
前記各ゲートパッド及びデータパッドに一対ずつ形成されてインナーＥＳＤ及びアウターＥＳＤとして機能し、該当パッドで発生された静電気を隣り合うパッドに伝達する静電気防止用の薄膜トランジスタを含むことを特徴とする液晶ディスプレイパネル。
【請求項２】
前記各パッドに形成された一対の薄膜トランジスタはお互いに異なる方向に隣り合う薄膜トランジスタと連結されて形成位置によってお互いに反対のパッドに静電気を伝達することを特徴とする請求項１に記載の液晶ディスプレイパネル。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶ディスプレイパネルに関するものであり、特に、パネルを製造する途中工程で発生する静電気（ＥＳＤ：Ｅｌｅｃｔｒｏ  Ｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）を防止するための静電気防止回路を構成する場合に、その大きさを極力小さくしてパネルの余裕空間を大きくするのに適した液晶ディスプレイパネルに関するものである。
【背景技術】
【０００２】
一般的に、液晶ディスプレイパネルは２枚のガラス基板とその間に封入された液晶層で構成される平板型ディスプレイ装置であり、下部基板には画素領域を定義するようにゲートラインとデータラインとが相互に交差して配置され、各画素領域には画素電極と前記ゲートラインの駆動信号によってスイチングしてデータラインの信号を画素電極に印加する薄膜トランジスタ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）が配置され、上部基板には画素電極が形成されていない領域に光が透過されることを遮断するためのブラックマットリックスが配置され、各画素領域にカラーフィルター層が配置され、前面には共通電極が配置される。
【０００３】
このような液晶ディスプレイパネルは複数のゲートラインとデータラインが交差するように配置され、各ゲートラインとデータラインとが交差する部分に薄膜トランジスタが配置されて画像をディスプレイする液晶パネルと、前記液晶パネルのゲートライン及びデータラインそれぞれに駆動電圧を印加するゲートドライブＩＣ及びソースドライブＩＣで主として構成される。
【０００４】
このような液晶ディスプレイパネルは蒸着（Ｄｅｐｏｓｉｔｉｏｎ）、蝕刻（Ｅｔｃｈｉｎｇ）及びセル製造工程等ほとんど全ての工程で静電気が発生し、このような静電気は素子の破壊、絶縁膜の破壊などをもたらして製品の不良、ひいては収率を減少させる主な要因となる。
【０００５】
したがって、一般に生産ラインは静電気を防止するために、導電性チャックとか静電気防止カセットを用いるように設計をされている。また、パネルに静電気が発生しても薄膜トランジスタ素子や配線の特性が変わらないように静電気が放電されるよう画素を設計する。
【０００６】
例えば、液晶ディスプレイパネルでは静電気による不良を防止するために、配線全体を抵抗で連結して電荷を分散させて放電が徐徐に生じるように誘導する方法と、スクライブライン（ｓｃｒｉｂｅｌｉｎｅ）の外側の配線で放電されるようにする方法が一般的に適用されている。ここで、前者の方法は主にＴＦＴ−ＬＣＤに適用され、後者の方法は主に受動マトリックス（Ｐａｓｓｉｖｅ  ｍａｔｒｉｘ）液晶ディスプレイパネルに適用されている。
【０００７】
すなわち、ＴＦＴ−ＬＣＤでは基板にショーティングバー（Ｓｈｏｒｔｉｎｇ  ｂａｒ、またはＳｈｏｒｔｉｎｇ  ｒｉｎｇ）を形成して静電気による不良を防止する。
【０００８】
図１は従来技術による液晶ディスプレイパネルの構成図である。
図１に示すように、従来の液晶ディスプレイパネルは静電気からディスプレイパネルを保護するためのゲートＥＳＤ１及びデータＥＳＤ３がショーティングバー５で縛られている。前記ショーティングバー５には通常の共通信号が印加される。ここで、前記ゲートＥＳＤ１及びデータＥＳＤ３は以後で説明されるアウター（Ｏｕｔｅｒ）ＥＳＤの反対概念としてインナー（Ｉｎｎｅｒ）ＥＳＤであると称する。
【０００９】
前記ショーティングバー５の外側には”コ”の字または”逆コ”の字形状のリペアライン７が設けられ、薄膜トランジスタレイ基板１００の外周部には前記ディスプレイパネルのゲートラインに駆動信号を印加する複数のゲートパッド９と、前記ディスプレイパネルのデータラインに駆動信号を印加するデータパッド１１が形成される。
【００１０】
このような従来の液晶ディスプレイパネルはパネル外部で発生して内部に流入される静電気がゲートパッド９及びデータパッド１１の外側に形成されたゲートアウターＥＳＤ１３とデータアウターＥＳＤ１５とを通じてショーティングバー５に流入され、前記ショーティングバー５に流入された静電気はショーティングバー５によって配分されてパネル全体に均一に広がる。
【００１１】
これにより、パネルの内部と外部と間の電圧差が小さくなり、したがって急に静電気が発生してもその静電気による不良を防止することができ、また製造工程でパネル内部に発生する静電気も前述した経路を経てパネル外部に排出されて静電気による影響を小さくできる。
【００１２】
しかし、前記のような従来の液晶ディスプレイパネルは次のような問題点がある。
パネルに形成されるインナーＥＳＤとアウターＥＳＤの大きさは数十μｍから数百μｍの空間（面積）を占める。これは液晶ディスプレイパネルが小型化または大型化されることに伴って、前記ＥＳＤの以外にも必要となる液晶ディスプレイパネルに必要となる多くのパターンの形成に大きい制約となる。このような制約は液晶ディスプレイパネルでさまざまな不良を惹起させる要因になる。
【００１３】
従来の抵抗を用いたＥＳＤに代わる技術としては、例えばゲートラインとデータラインにダイオード（特許文献１参照）或いは薄膜トランジスタ（特許文献２参照）を設け、これらの保護素子を介して静電気を放電させる技術が開示されている。しかし、これらの技術には、保護素子を介して静電気をパネル全体に分散させ、静電気の影響を小さくするという技術的思想はない。
【特許文献１】特開２０００−１６２６２９号公報
【特許文献２】特開２００１−２１９２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
本発明は上記の従来技術の問題点を解決するために案出したものであり、各パッドの上下に静電気防止のための薄膜トランジスタを形成することにより、特別にＥＳＤ形成空間を確保する必要がなく、ＥＳＤの占める空間を小さくすることができ、これによって、余裕空間を確保することができる液晶ディスプレイパネルを提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の課題を解決するために、本発明に係る液晶ディスプレイパネルは、複数のゲートラインとデータラインとが交差配置されて前記データラインに印加される画像データをディスプレイするアクティブ領域と、前記アクティブ領域の外側に形成されて前記各ゲートラインと連結される複数のゲートパッドと、前記アクティブ領域の外側に形成されて前記各データラインと連結される複数のデータパッドと、前記各ゲートパッド及びデータパッドに一対ずつ形成されてインナーＥＳＤ及びアウターＥＳＤとして機能して、該当パッドで発生した静電気を隣り合うパッドに伝達する静電気防止用の薄膜トランジスタを含むことを特徴とする。
【００１６】
また、前記各パッドに形成された一対の薄膜トランジスタはお互いに異なる方向に隣り合う薄膜トランジスタと連結されて形成位置によってお互いに反対のパッドに静電気を伝達することを特徴とする。
【００１７】
以上のような本発明の特徴及び長所は、発明を実施するための最良の形態に記載される実施例に対する説明から明確になる。
【発明の効果】
【００１８】
本発明は各データパッド及びゲートパッドの上端部と下端部とにそれぞれインナーＥＳＤ及びアウターＥＳＤの役割を果たす静電気防止用の薄膜トランジスタを形成することで、ＥＳＤが占める空間を小さくして空間に余裕がないことによって発生する製品の不良をあらかじめ防止することができる。
【発明を実施するための最良の形態】
【００１９】
以下、添付された図面を参照して本発明の望ましい実施例を詳細に説明する。
図２は本発明の液晶ディスプレイパネルによるデータパッドを示す図であり、図３は図２に対する等価回路を示す図である。
【００２０】
先ず、図２にはデータパッドの上端と下端のそれぞれに静電気防止のための薄膜トランジスタが形成されていることが示されているが、このような薄膜トランジスタはゲートパッドにも同様に形成されることは明らかである。
【００２１】
すなわち、本発明の液晶ディスプレイパネルはゲートパッド及びデータパッドに一対ずつの静電気防止用の薄膜トランジスタを形成し、これを通じて、静電気がゲートライン全体またはデータライン全体に伝達することで結局はパネル全体に静電気が伝達されるようにする。この時、各パッドに形成された一対の静電気防止用の薄膜トランジスタはその形成位置によってインナーＥＳＤ及びアウターＥＳＤになる。
【００２２】
次にパッドの構造を詳しく説明する。
図２に示すように、一定間隔を置いて複数のデータパッドＤ１，Ｄ２，Ｄ３，．．．，Ｄｎが形成され、各データパッドの上端部と下端部とにはそれぞれ接するデータパッドと電気的に連結される薄膜トランジスタＴ１ａ，Ｔ２ａ，Ｔ３ａ，．．．，Ｔｎａが形成される。
【００２３】
本実施例では、一番目のデータパッドＤ１の上端部に形成された薄膜トランジスタＴ１ａのソース端子は二番目のデータパッドＤ２の上端部に形成された薄膜トランジスタＴ２ａのドレイン（Ｄｒａｉｎ）端子とコンタクトホールを通じて連結され、前記薄膜トランジスタＴ２ａのソース端子は再び三番目のデータパッドＤ３の上端部に形成された薄膜トランジスタＴ３ａのドレイン端子とコンタクトホールを通じて連結され、このようにすべてのデータパッドの上端部には隣り合うデータパッドを連結して静電気をすべてのデータラインに印加するための薄膜トランジスタＴ１ａ，Ｔ２ａ，Ｔ３ａ，．．．，Ｔｎａが形成される。
【００２４】
また、図２で四番目のデータパッドＤ４の下端部に形成された薄膜トランジスタＴ４ｂのソース端子は三番目のデータパッドＤ３の下端部に形成された薄膜トランジスタＴ３ｂのドレイン端子とコンタクトホールとを通じて連結され、前記薄膜トランジスタＴ３ｂのソース端子はまた二番目のデータパッドＤ２の下端部に形成された薄膜トランジスタＴ２ｂのドレイン端子とコンタクトホールとを通じて連結され、このようにすべてのデータパッドの下端部には隣り合うデータパッドを連結して静電気をすべてのデータラインに伝達するための薄膜トランジスタＴ１ｂ，Ｔ２ｂ，Ｔ３ｂ，．．．，Ｔｎｂが形成される。
【００２５】
次に、前記のように構成された本発明の液晶ディスプレイパネルによるＥＳＤの動作を説明する。
例えば、図２で二番目のデータパッドＤ２に静電気が発生した場合、前記データパッドＤ２の下端部側、すなわち、Ｃ領域の薄膜トランジスタＴ２ｂがオン（ＯＮ）になり、それによって前記薄膜トランジスタＴ２ｂのソース端子を通じて一番目のデータパッドＤ１に静電気が伝達される。
【００２６】
そして、前記二番目のデータパッドＤ２の上端部側、すなわち、Ａ領域の薄膜トランジスタＴ１ａがオン（ＯＮ）になり、それによって前記薄膜トランジスタＴ２ａのソース端子を通じて三番目のデータパッドＤ３に静電気が伝達される。
【００２７】
このように、二番目のデータパッドＤ２で発生された静電気は各データパッドの上端部と下端部とに形成された薄膜トランジスタを通じて隣り合うデータパッドに伝達して、このようにすべてのデータパッドに静電気が伝達される。
【００２８】
本実施例では、前記三番目のデータパッドＤ３に伝達した静電気は前記三番目のデータパッドＤ３の上端部側、すなわち、Ｂ領域の薄膜トランジスタＴ３ａがオン（ＯＮ）になることによって前記薄膜トランジスタＴ３ａのソース端子を通じて隣り合う四番目のデータパッドＤ４に静電気が伝達される。
【００２９】
したがって、データパッドのうちいずれか１ヶ所で静電気が発生する場合、各データパッドの上端部と下端部とに形成された薄膜トランジスタを通じて隣り合うデータパッドに静電気が伝達され、結局はすべてのデータパッドに静電気が伝達されてパネルの外部と内部の電圧差が最小化されて静電気による被害を防止することができる。
【００３０】
本実施例ではデータパッドを例にして説明したが、これと同様にゲートパッドの上端部と下端部とに形成された薄膜トランジスタを通じて隣り合うゲートパッドに静電気が伝達され、静電気の被害を防止できることは明らかである。
【００３１】
その他、本発明はその要旨が逸脱しない範囲で多様に変更して実施することができる。
【図面の簡単な説明】
【００３２】
【図１】従来技術による液晶ディスプレイパネルの構成図である。
【図２】本発明に係る液晶ディスプレイパネルによるデータパッドの構成図である。
【図３】図２の等価回路図である。
【符号の説明】
【００３３】
１  ゲートインナーＥＳＤ
３  データインナーＥＳＤ
５  ショーティングバー
７  リペアライン
９  ゲートパッド
１１  データパッド
１３  ゲートアウターＥＳＤ
１５  データアウターＥＳＤ
１００  薄膜トランジスタレイ基板
【図１】
2005055871.tif 000003
【図２】
2005055871.tif 000004
【図３】
2005055871.tif 000005