(57)【要約】【課題】高集積化の可能な化合物半導体集積装置を提供すること。【解決手段】化合物半導体集積装置１は、ＧａＡｓ基板１０と、キャパシタ２０と、を備える。キャパシタ２０は、ＧａＡｓ基板１０に形成されている。ＧａＡｓ基板１０の表面には、第１の金属層２２が設けられている。ＧａＡｓ基板１０は、開口を有している。開口は、ＧａＡｓ基板１０の裏面から第１の金属層２２に向かっている。開口には、誘電体層２４が設けられている。誘電体層２４及びＧａＡｓ基板１０の裏面には、第２の金属層２６が設けられている。第１の金属層２２は、ボンディングパット又は配線パターンの少なくともいずれかである。キャパシタ２０は、第１の金属層２２、誘電体層２４及び第２の金属層２６から構成される。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＧａＡｓ基板と、前記ＧａＡｓ基板に形成されたキャパシタと、を備え、
前記ＧａＡｓ基板の表面には、第１の金属層が設けられており、
前記ＧａＡｓ基板は、前記ＧａＡｓ基板の裏面から前記第１の金属層に向かう開口を有しており、
前記開口には、誘電体層が設けられており、
前記誘電体層及び前記ＧａＡｓ基板の裏面には、第２の金属層が設けられており、
前記第１の金属層は、ボンディングパット又は配線パターンの少なくともいずれかであり、
前記キャパシタは、前記第１の金属層、前記誘電体層及び前記第２の金属層から構成される、化合物半導体集積装置。
【請求項２】
ゲート電極、ソース電極及びドレイン電極を有し、前記ＧａＡｓ基板に形成された電界効果トランジスタを更に備え、
前記ゲート電極は、前記第１の金属層に電気的に接続されている、請求項１記載の化合物半導体集積装置。
【請求項３】
前記誘電体層の材料は、シリコン窒化物である、請求項１又は２記載の化合物半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体集積装置に関する。
【０００２】
【従来の技術】
特許文献１には、薄層化されたＧａＡｓ基板に形成された電界効果トランジスタ（ＦＥＴ）と、この基板の裏面全体に形成されたキャパシタと、を備える半導体装置が開示されている。キャパシタは、貫通孔及び基板の裏面に形成された金属層と、該金属層の全面に被着された誘電体層と、誘電体層の全面に形成された固着用金属層と、を有する。貫通孔は、ＧａＡｓ基板の裏面からソース電極に達している。金属層は、ソース電極に接している。特許文献１の半導体装置において、ソース電極は、基板の裏面全体に形成されたキャパシタを介して接地されている。この半導体装置は、上記構成を採用することによりソース電極の接地インダクタンスを減少させている。
【０００３】
【特許文献１】
特開昭５７−１０４２６５号公報
【０００４】
【発明が解決しようとする課題】
集積回路（ＩＣ）に搭載される半導体デバイスには、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタがある。ＭＩＭキャパシタは、平行平板型の構造を有している。ＩＣ表面の素子面積に対するＭＩＭキャパシタの占有面積は大きい。特許文献１の半導体装置では、接地用のキャパシタが基板の裏面全体に形成されているので、このキャパシタを基板表面に設けられた回路素子のために利用できない。また、この半導体装置では、キャパシタが基板の裏面全体に形成されているため熱伝導性の悪化が懸念される。さらに、この半導体装置においては、ＧａＡｓ基板の裏面に２層の金属層を形成しなければならないため製造工程が増加する。
【０００５】
ＩＣの高集積化を実現するためには、ＭＩＭキャパシタの単位面積当りの高容量化が必要となる。ＭＩＭキャパシタの高容量化の手法としては、誘電体層として高誘電率の絶縁膜の使用や絶縁膜の薄膜化がある。しかしながら、高誘電率の絶縁膜を使用する場合、ＩＣに使用できる絶縁膜材料には制限がある。絶縁膜を薄膜化する場合、絶縁膜中のピンホールの有無が問題となる。したがって、高誘電率の絶縁膜の使用や絶縁膜の薄膜化により、ＭＩＭキャパシタの高容量化を達成することには限界がある。
【０００６】
また、ＩＣの高集積化を実現するためには、ＭＩＭキャパシタのレイアウトを変更する手法もある。キャパシタは、例えば、半導体装置に設けられた信号入力部に対して並列に接続される。この場合、キャパシタがＩＣに集積される場合と、ＩＣとは別にチップコンデンサを設ける場合とがある。前者の場合、キャパシタは、基板上に設けられたボンディングパットと配線パターンで接続されている。後者の場合、チップコンデンサは、ＩＣに設けられたボンディングパットとボンディングワイヤで接続されている。これらのキャパシタのレイアウトでは、半導体装置の高集積化を実現することは難しい。また、配線を多層化してキャパシタを立体的に配置することによりＩＣの高集積化が可能となるが、製造工程が増加するので実用的でない。
【０００７】
そこで、本発明の目的は、高集積化の可能な化合物半導体集積装置を提供することとした。
【０００８】
【課題を解決するための手段】
本発明は、化合物半導体集積装置に係わる。化合物半導体集積装置は、ＧａＡｓ基板と、キャパシタと、を備える。キャパシタは、ＧａＡｓ基板に形成されている。ＧａＡｓ基板の表面には、第１の金属層が設けられている。ＧａＡｓ基板は、開口を有している。開口は、ＧａＡｓ基板の裏面から第１の金属層に向かっている。開口には、誘電体層が設けられている。誘電体層及びＧａＡｓ基板の裏面には、第２の金属層が設けられている。第１の金属層は、ボンディングパット又は配線パターンの少なくともいずれかである。キャパシタは、第１の金属層、誘電体層及び第２の金属層から構成される。
【０００９】
上記構成によれば、第１の金属層は、キャパシタの電極であり、また、化合物半導体集積装置のボンディングパット又は配線パターンでもある。したがって、ボンディングパット又は配線パターンの下にキャパシタが設けられているので、ＧａＡｓ基板の表面上においてキャパシタを形成するための別途の領域が不要となる。
【００１０】
また、本発明の化合物半導体集積装置は、ゲート電極、ソース電極及びドレイン電極を有し、ＧａＡｓ基板に形成された電界効果トランジスタを更に備え、ゲート電極は第１の金属層に電気的に接続されている。またさらに、本発明の化合物半導体集積装置では、誘電体層がシリコン窒化物であると有用である。
【００１１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、図示の便宜上、図面の寸法比率は説明のものと必ずしも一致しない。
【００１２】
（第１実施形態）
図１（Ａ）は、第１の実施形態に係る化合物半導体集積装置を示す平面図である。図１（Ｂ）は、第１の実施形態に係る化合物半導体集積装置のＩ−Ｉ線に沿ってとられた断面図である。図１（Ｃ）は、第１の実施形態に係る化合物半導体集積装置の等価回路である。本実施形態に係わる化合物半導体集積装置１は、ＧａＡｓ基板１０と、キャパシタ２０と、電界効果トランジスタ４０とを備える。
ＧａＡｓ基板１０の表面上には、ボンディングパット２２、３２、３４と、抵抗素子３６と、電界効果トランジスタ４０とが形成されている。
【００１３】
キャパシタ２０は、第１の金属層２２、誘電体層２４及び第２の金属層２６を有する。第１の金属層２２は、キャパシタ２０の上部電極であり、また、化合物半導体集積装置１のボンディングパット２２でもある。第１の金属層２２は、Ａｕといった金属である。開口は、ＧａＡｓ基板１０の裏面から第１の金属層２２に向かって延びている。開口は、側面と底面とを有している。本実施形態において、第１の金属層２２の裏面が開口の底面となっている。誘電体層２４は、開口の側面及び底面に形成されている。誘電体層２４は、シリコン窒化物（例えば、ＳｉＮ）又はシリコン酸窒化物（例えば、ＳｉＯＮ）といった絶縁膜である。第２の金属層２６は、ＧａＡｓ基板１０の裏面及び誘電体層２４上に形成されている。第２の金属層２６の一部は、キャパシタ２０の下部電極である。第２の金属層２６は、Ａｕといった金属である。
【００１４】
ＧａＡｓ基板１０には、電界効果トランジスタ４０が形成されている。電界効果トランジスタ４０は、例えば、ＭＥＳＦＥＴである。電界効果トランジスタ４０は、ＧａＡｓ基板１０の表面上に設けられたソース電極４２、ゲート電極４４及びドレイン電極４６を有する。ゲート電極４４の下には、動作層４８が形成されている。配線パターン５０は、第１の金属層２２とゲート電極４４とを接続する。配線パターン５２は、ボンディングパット３２とソース電極４２とを接続する。配線パターン５４は、ボンディングパット３４とドレイン電極４６とを接続する。キャパシタ２０の第２の金属層２６は、接地線３８に接続されている。電界効果トランジスタ４０は、抵抗素子３６を介して接地線３８に接続されている。
【００１５】
本実施形態の化合物半導体集積装置１は、ボンディングパット２２の下にキャパシタ２０を配置している。キャパシタ２０は、ボンディングパット２２でもある上部電極と、誘電体層２４である絶縁膜と、第２の金属層２６である下部電極とからなるＭＩＭキャパシタ構造を有している。したがって、化合物半導体集積装置１のキャパシタ２０は、ボンディングパット２２と同一面上において形成されているため、化合物半導体集積装置１の高集積化が可能となる。また、本実施形態の化合物半導体集積装置１においては、ボンディングパット２２をキャパシタ２０の上部電極としても使用するため、キャパシタ２０の形成工程において金属層形成工程を１工程省略することができる。また、図１（Ｃ）に示すように、化合物半導体集積装置１は、信号入力部２２がキャパシタ２０を介して接地される構造を有している。
【００１６】
上記化合物半導体集積装置１においては、キャパシタ２０の構造を変更することによって高集積化を達成している。以下、本発明者は、化合物半導体集積装置１の更なる高集積化の実現を目的として、キャパシタ２０の高容量化について検討している。キャパシタ２０を高容量化する手法としては、キャパシタ２０を構成する絶縁膜（誘電体層２４）の薄層化が考えられる。しかし、絶縁膜中のピンホールの有無が問題となる。絶縁膜中にピンホールが存在すると、キャパシタ２０に電圧を印加したときにリーグ電流が発生する。このため、キャパシタ２０は特性不良を生ずる。そこで、絶縁膜の薄層化を実現するために、本発明者は絶縁膜の膜厚とピンホール数との関係を実験している。絶縁膜としては、シリコン酸窒化物（ＳｉＯＮ）とシリコン窒化物（ＳｉＮ）を使用している。実験方法は、以下の通りである。まず、ＧａＡｓ基板上に所定の膜厚の絶縁膜をプラズマＣＶＤ法により作製する。次いで、ＧａＡｓ基板を５００ｎｍ程度エッチングして、目視で観察しやすいようにピンホールの口径を拡張する。そして、ピンホール数を計数する。なお、エッチャントとしては、Ｈ２ＳＯ４：Ｈ２Ｏ２：Ｈ２Ｏ＝１：８：１６０の溶液を用いる。エッチング時間は３分とする。
【００１７】
ＳｉＯＮ膜では、５０〜２５０ｎｍの範囲内でそれぞれ膜厚が異なる８種の試料を作製しピンホール数を測定している。ＳｉＮ膜では、５０〜２１０ｎｍの範囲内でそれぞれ膜厚が異なる７種の試料を作製しピンホール数を測定している。
図２（Ａ）は、ＳｉＯＮ膜の膜厚とピンホール数との関係の一例を示すグラフである。図２（Ａ）中、縦軸はピンホールの数（個）を示し、横軸はＳｉＯＮ膜の膜厚（ｎｍ）を示す。図２（Ａ）を参照すると、ＳｉＯＮ膜の膜厚が５０ｎｍの場合にはピンホール数が４７個であり、膜厚が８０ｎｍの場合にはピンホール数が９８個である。ＳｉＯＮ膜の膜厚が１００ｎｍの場合にはピンホール数が５個であり、膜厚が１２５ｎｍの場合にはピンホール数が２個である。ＳｉＯＮ膜の膜厚が１５０ｎｍ以上の場合には、ピンホールが存在しない。したがって、ＳｉＯＮ膜の場合には、膜厚が１５０ｎｍ未満になるとＳｉＯＮ膜中にピンホールが発生する。一方、ＳｉＮ膜の場合には、膜厚が５０ｎｍ以上であればＳｉＮ膜中にピンホールが存在しない。
【００１８】
次に、本発明者は、膜厚の異なる絶縁膜を有する場合のキャパシタの容量について検討している。絶縁膜としては、ＳｉＮとＳｉＯＮを使用している。ＳｉＮ膜では、５０〜２１０ｎｍの範囲内でそれぞれ膜厚が異なる４種の試料を作製して、単位面積あたりのキャパシタの容量を測定している。ＳｉＯＮ膜では、１５０〜６００ｎｍの範囲内でそれぞれ膜厚が異なる４種の試料を作製して、単位面積あたりのキャパシタの容量を測定している。図２（Ｂ）は、単位面積あたりのキャパシタの容量を示すグラフである。図２（Ｂ）中、縦軸はキャパシタ容量（ｆＦ／μｍ２）を示し、横軸は絶縁膜の膜厚（ｎｍ）を示す。図２（Ｂ）において、特性線ＡはＳｉＮ膜を有するキャパシタの容量を示し、特性線ＢはＳｉＯＮ膜を有するキャパシタの容量を示す。図２（Ｂ）を参照すると、膜厚２１０ｎｍのＳｉＯＮ膜を有するキャパシタの容量は０．２２５ｆＦ／μｍ２である。これに対して、膜厚２１０ｎｍのＳｉＮ膜を有するキャパシタの容量は０．２８０ｆＦ／μｍ２である。ＳｉＮ膜を有するキャパシタの容量は、ＳｉＯＮ膜を有するキャパシタの容量に比べて約１．２４倍高い。
【００１９】
また、膜厚５０ｎｍのＳｉＮ膜を有するキャパシタの容量は１．３０ｆＦ／μｍ２である。膜厚５０ｎｍのＳｉＮ膜を有するキャパシタの容量は、膜厚２１０ｎｍのＳｉＯＮ膜を有するキャパシタの容量に比べて約５．７７倍高い。膜厚２１０ｎｍのＳｉＯＮ膜を有するキャパシタの容量と同容量のキャパシタを膜厚５０ｎｍのＳｉＮ膜で作製したとすると、膜厚５０ｎｍのＳｉＮ膜を有するキャパシタは膜厚２１０ｎｍのＳｉＯＮ膜を有するキャパシタに対して約１７，３％の面積で作製することができる。したがって、キャパシタ２０の誘電体層２４を膜厚５０ｎｍのＳｉＮ膜で作製すれば、キャパシタ２０の高容量化に加えて、化合物半導体集積装置１自体の省面積化も可能になる。
【００２０】
ウェハ上に膜厚の薄い絶縁膜を形成すると、絶縁膜の膜厚にばらつきが生じることがある。絶縁膜の膜厚のばらつきによって、キャパシタ容量にもばらつきを生じることが懸念される。図３（Ａ）は、膜厚５０ｎｍのＳｉＮ膜を有するキャパシタをウェハ上に形成した場合における各ブロックでのキャパシタの容量分布を示す図である。ウェハ１００の表面上には、４５のブロックがアレイ状に配列されている。各々のブロックに形成されているキャパシタの面積は１０，０００μｍ２である。図３（Ａ）中、縦軸はウェハ１００のオリエンテーション・フラット（ＯＦ）に対して垂直な方向を示し、横軸はウェハ１００のＯＦに対して水平な方向を示す。縦軸の数値はアレイの行を示し、横軸はアレイの列を示す。また、図３（Ａ）中に示されるキャパシタの容量の単位はファラド（Ｆ）である。
図３（Ａ）を参照すると、各ブロックにおけるキャパシタ容量は、ウェハ１００のＯＦに対して垂直方向に約８〜９％のばらつきを生じている。このキャパシタ容量のばらつきは、ウェハ１００のＯＦに対して垂直方向に膜厚のばらつきが生じていることに起因している。
【００２１】
図３（Ｂ）は、ウェハ上に形成された膜厚の異なるＳｉＮ膜を有するキャパシタの破壊耐圧を示す図である。図３（Ｂ）中、縦軸はキャパシタの破壊耐圧（Ｖ）を示し、横軸はＳｉＮ膜の膜厚（ｎｍ）を示す。破壊耐圧は、キャパシタに印加する電圧を０Ｖから２Ｖステップで徐々に上昇させて、リーク電流が０．１ｍＡに達したときの電圧を測定している。破壊耐圧は、膜厚５０〜２１０ｎｍの範囲内でそれぞれ膜厚が異なる３種のＳｉＮ膜を有するキャパシタを作製して測定している。従来のＳｉＯＮ膜を有するキャパシタの破壊耐圧は、１００Ｖ以上である。図３（Ｂ）を参照すると、ＳｉＮ膜を有するキャパシタでは１５０ｎｍ程度の膜厚まで１００Ｖ以上の破壊耐圧が確保されている。膜厚５０ｎｍのＳｉＮ膜を有するキャパシタでは、２５Ｖ程度の破壊耐圧を有している。破壊耐圧も膜厚の影響を受けて、膜厚の薄い部分では破壊耐圧が低くなる。
【００２２】
図４（Ａ）は、ウェハ上に形成された膜厚１５０ｎｍのＳｉＮ膜を有するキャパシタの各ブロックにおける破壊耐圧の分布を示す図である。図４（Ａ）中、縦軸と横軸の数値は、図３（Ａ）と同様にそれぞれアレイの行と列を示す。ウェハ１００上に設けられた４５ブロックについてキャパシタモニタ用テストエレメントグループ（ＴＥＧ）を測定し、破壊耐圧（Ｖ）を評価している。ＳｉＮ膜の膜厚が薄いブロックでは、破壊耐圧が低い。
【００２３】
図４（Ｂ）は、ウェハ上に形成された膜厚１５０ｎｍのＳｉＮ膜を有するキャパシタの４５ブロックにおける破壊耐圧の度数分布を示すグラフである。図４（Ｂ）中、縦軸は度数を示し、横軸はキャパシタの破壊耐圧（Ｖ）を示す。従来のＳｉＯＮ膜を有するキャパシタでは、絶縁膜の欠陥（例えば、ＳｉＯＮ膜中のピンホールの存在）による耐圧不良（破壊耐圧０Ｖ）を生ずることがある。図４（Ｂ）を参照すると、破壊耐圧が１０９〜１１１Ｖの場合の度数は１１であり、破壊耐圧が１１１〜１１３Ｖの場合の度数は２４である。また、破壊耐圧が１１３〜１１５Ｖの場合の度数は８であり、破壊耐圧が１１５〜１１７Ｖの場合の度数は２である。したがって、ＳｉＮ膜では、ウェハ１００上に形成された全てのブロックおいてキャパシタの耐圧不良が発生していない。ＳｉＮ膜を有するキャパシタに耐圧不良が発生しないのは、ＳｉＮ膜中にピンホールが生じ難いことに起因すると本発明者は考えている。
【００２４】
図５は、膜厚の異なるＳｉＮ膜を有するキャパシタの特性を示す図である。図中、Ｍｅｔａｌ  ０厚は、下層配線の膜厚（μｍ）を示す。Ｍｅｔａｌ  １厚は、上層配線の膜厚（μｍ）を示す。ＭＩＭ  Ｍｅｔａｌ厚とは、ＭＩＭキャパシタの下部電極の膜厚（μｍ）を示す。図５を参照すると、本実施形態のＳｉＮ膜を有するキャパシタは、比較例に示すＳｉＮ膜を有するキャパシタと比べて遜色のない特性を有している。なお、比較例は市販されているＭＩＭキャパシタ（ＴｒｉＱｕｉｎｔ社）の特性である。
【００２５】
図６（Ａ）〜図７（Ｃ）は、化合物半導体集積装置の製造工程を示す断面図である。図６（Ａ）〜図７（Ｃ）を参照しながら、化合物半導体集積装置の製造方法について説明する。
【００２６】
（ＧａＡｓウェハの準備）
まず、図６（Ａ）に示すように、第１の金属層１２２及び電界効果トランジスタ１４０を有するウェハ１１０を準備する。第１の金属層１２２は、化合物半導体集積装置１のポティングパットである。第１の金属層１２２は、例えばＡｕといった金属である。第１の金属層１２２の膜厚は、例えば２．５μｍ程度である。電界効果トランジスタ１４０は、ゲート電極１４４及び動作層１４８を有する。
【００２７】
（エッチング工程）
図６（Ｂ）を参照すると、ＧａＡｓウェハ１１０には裏面から第１の金属層１２２に向かう開口１６０が形成されている。まず、図６（Ａ）に示すＧａＡｓウェハ１１０の裏面にレジスト層を形成する。次いで、ＧａＡｓウェハ１１０を透過する光を照射して、第１の金属層１２２のためのパターンが形成されたマスクと第１の金属層１２２との位置合わせを行う。次いで、ＧａＡｓウェハ１１０の裏面にマスク層を形成する。そして、マスク層を用いてＧａＡｓウェハ１１０をエッチングする。エッチング工程の結果、ＧａＡｓウェハ１１０の裏面から第１の金属層１２２に向かって延びる開口１６０が形成される。エッチングは、例えば、ウエットエッチングを使用する。本実施形態では、開口１６０が第１の金属層１２２に達するまでエッチングを行う。エッチング条件を例示すると、以下の通りである。
エッチャント：  Ｈ２Ｏ：Ｈ２ＳＯ４：Ｈ２Ｏ２：＝１０：１：１の溶液、
エッチング時間：ウェハ厚が３０μｍの場合、２５分程度、
次いで、ＧａＡｓウェハ１１０の裏面のマスク層を除去する。
【００２８】
（誘電体層の形成工程）
図６（Ｃ）を参照すると、ＧａＡｓウェハ１１０に設けられた開口１６０内及びウェハ１１０の裏面には誘電体層１２４が形成されている。誘電体層１２４は、例えばシリコン窒化物（例えば、ＳｉＮ）又はシリコン酸窒化物（例えば、ＳｉＯＮ）といった絶縁膜である。誘電体層１２４の膜厚は、例えば１００ｎｍ程度である。誘電体層１２４の形成には、プラズマＣＶＤ成膜装置を用いる。次いで、図７（Ａ）に示すように、ＧａＡｓウェハ１１０の裏面に被着する誘電体層１２４をエッチングにより除去する。誘電体層１２４のエッチングは、以下のようにして行う。また、エッチング条件を例示すると、以下の通りである。エッチャントとしてはバッファードフッ酸を用い、エッチング時間は３０秒程度とする。図７（Ａ）を参照すると、誘電体層１２５は、開口１６０の底面に形成された部分１２５ａと、側面に形成された部分１２５ｂと、を有する。誘電体層１２４の底面部１２５ａが、後述のキャパシタを構成する。また、誘電体層１２４の端部１２５ｃは、上述のエッチングによって誘電体層１２４の底面部１２５ａから離れた位置に形成される。
【００２９】
（第２の金属層の形成工程）
図７（Ｂ）を参照すると、誘電体層１２４上及びＧａＡｓウェハ１１０の裏面には、第２の金属層１２６が形成されている。第２の金属層１２６は、例えばＡｕといった金属である。第２の金属層１２６の膜厚は、例えば３８０ｎｍ程度である。第２の金属層１２６の形成は、例えばメッキによって行う。以上の製造工程により、ＧａＡｓウェハ１１０のボンディングパット１２２が設けられた位置に合わせて、キャパシタ１２０が形成される。
【００３０】
（ウェハの劈開工程）
図７（ｃ）に示すように、ＧａＡｓウェハ１１０を劈開して、個々の半導体チップを形成する。分離された半導体チップの各々が、本実施形態における化合物半導体集積装置１に相当する。以上の製造工程により、化合物半導体集積装置１が製造される。
【００３１】
以上、本発明をその実施形態に基づいて詳細に説明した。しかし、本発明は上記実施形態に限定されるものではない。本発明は、その要旨を逸脱しない範囲で様々な変形が可能である。上記実施形態では、第１の金属層２２としてボンディングパットを形成した場合について説明した。この代わりに、配線パターンを形成してもよい。
【００３２】
また、所望のキャパシタ容量を得るために、化合物半導体集積装置１のボンディングパット２２のレイアウトを工夫したり、開口の底面積を調整してもよい。
また、化合物半導体集積装置１に優れた放熱特性を付与するために、キャパシタ２０は、例えばゲート電極といった発熱部を回避してＧａＡｓ基板１０に形成してもよい。
【００３３】
上記実施形態においては、ウェハ１００上に形成されたＳｉＮ膜の膜厚はＯＦに対して垂直方向に約８〜９％のばらつきを生じている。ＳｉＮ膜の膜厚のばらつきを抑制するために、ＳｉＮ膜の成膜を２回に分けて行っても良い。例えば、ウェハ１００上に所望の膜厚の半分の膜厚のＳｉＮ膜を形成した後、ウェハ１００を１８０度回転させ、再度ＳｉＮ膜上に所望の膜厚の半分の膜厚のＳｉＮ膜を形成してもよい。
【００３４】
【発明の効果】
以上説明したように、本発明によれば、高集積化の可能な化合物半導体集積装置が提供される。
【図面の簡単な説明】
【図１】図１（Ａ）は第１の実施形態に係わる化合物半導体集積装置を示す平面図であり、図１（Ｂ）は第１の実施形態に係わる化合物半導体集積装置の断面図であり、図１（Ｃ）は第１の実施形態に係わる化合物半導体集積装置の等価回路を示す図である。
【図２】図２（Ａ）は誘電体層の膜厚とピンホール数との関係の一例を示すグラフであり、図２（Ｂ）はウェハ上に形成されたキャパシタの容量を示すグラフである。
【図３】図３（Ａ）はウェハ上に形成されたキャパシタの容量分布を示す図であり、図３（Ｂ）はウェハ上に形成されたキャパシタの破壊耐圧を示す図である。
【図４】図４（Ａ）はウェハ上に形成されたキャパシタの破壊耐圧の分布を示す図であり、図４（Ｂ）はウェハ上に形成されたキャパシタの破壊耐圧の度数分布を示すグラフである。
【図５】図５は、膜厚の異なるＳｉＮ膜を有するキャパシタの特性を示す図である。
【図６】図６（Ａ）は化合物半導体集積装置の製造方法において準備するウェハを示す断面図であり、図６（Ｂ）は化合物半導体集積装置の製造方法におけるエッチング工程を示す断面図であり、図６（Ｃ）は化合物半導体集積装置の製造方法における誘電体層の形成工程を示す断面図である。
【図７】図７（Ａ）は化合物半導体集積装置の製造方法におけるエッチング工程を示す断面図であり、図７（Ｂ）は化合物半導体集積装置の製造方法における第２の金属層の形成工程を示す断面図であり、図７（Ｃ）は化合物半導体集積装置の製造方法におけるウェハの劈開工程を示す断面図である。
【符号の説明】
１…化合物半導体集積装置、１０…ＧａＡｓ基板、２０…キャパシタ、２２…第１の金属層、２４…誘電体層、２６…第２の金属層、３２、３４…ボンディングパット、３６…抵抗素子、３８…接地線、４０…電界効果トランジスタ、４２…ソース電極、４４…ゲート電極、４６…ドレイン電極、４８…動作層、５０、５２、５４…配線。
【図１】
2005019555.tif 000003
【図２】
2005019555.tif 000004
【図３】
2005019555.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
2005019555.tif 000009