(57)【要約】      （修正有）【課題】  シリコン基板に対するタングステンシリサイド膜からの不純物汚染を防止して、リーク電流を抑制した構成を有する固体撮像装置を提供する。【解決手段】  複数のフォトダイオードを含む画素セルが２次元状に配列された感光領域と、画素セルを行方向および列方向に各々駆動する垂直および水平駆動回路、および増幅回路を構成するＭＯＳトランジスタ群とを備える。半導体基板上に形成されたＭＯＳトランジスタのゲート電極３３の構造が、下層のポリシリコン層３３ａと上層のタングステンシリサイド層３３ｂの２層構造を有し、ポリシリコン層は、幅狭の上層部と幅広の下層部からなる。ゲート電極の側壁の両側における、タングステンシリサイド層の側壁全面及びポリシリコン層の上層部の側壁に側壁誘電体層４２が形成され、ポリシリコン層の下層部の幅が、ゲート電極の両側壁に形成された側壁誘電体層の外端幅と実質的に同等である。【選択図】  図１−２
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【特許請求の範囲】
【請求項１】
半導体基板上に、入射光を光電変換し蓄積する複数のフォトダイオードと前記フォトダイオードの信号電荷を読み出す読み出し手段とを含む画素セルが２次元状に配列された感光領域と、前記感光領域の複数の画素セルを行方向および列方向に各々駆動する垂直駆動回路および水平駆動回路、および出力信号を増幅する増幅回路を構成するＭＯＳトランジスタ群とを備えた増幅ＭＯＳ型固体撮像装置において、
前記半導体基板上に形成されたＭＯＳトランジスタのゲート電極の構造が、下層のポリシリコン層と上層のタングステンシリサイド層の２層構造を有し、前記ポリシリコン層は、幅狭の上層部と幅広の下層部からなり、
前記ゲート電極の側壁の両側における、前記タングステンシリサイド層の側壁全面及び前記ポリシリコン層の上層部の側壁に側壁誘電体層が形成され、前記ポリシリコン層の下層部の幅が、前記ゲート電極の両側壁に形成された前記側壁誘電体層の外端幅と実質的に同等であることを特徴とする増幅ＭＯＳ型固体撮像装置。
【請求項２】
前記タングステンシリサイド層の上部に、上部誘電体層を有する請求項１に記載の増幅ＭＯＳ型固体撮像装置。
【請求項３】
前記感光領域の読み出し手段を構成するＭＯＳ型トランジスタのゲート電極が、前記ＭＯＳ型トランジスタのゲート電極と同一構造である請求項１または２に記載の増幅ＭＯＳ型固体撮像装置。
【請求項４】
前記ＭＯＳ型トランジスタが、すべてｎ型ＭＯＳトランジスタである請求項１〜３のいずれか１項に記載の増幅ＭＯＳ型固体撮像装置。
【請求項５】
前記ＭＯＳ型トランジスタのゲート絶縁膜の厚さが１３ｎｍ以下である請求項１〜４のいずれか１項に記載の増幅ＭＯＳ型固体撮像装置。
【請求項６】
前記ＭＯＳ型トランジスタの素子分離がＳＴＩ（Shallow Trench Isolation）構造である請求項１〜５のいずれか１項に記載の増幅ＭＯＳ型固体撮像装置。
【請求項７】
前記垂直駆動回路及び前記水平駆動回路がダイナミック回路で構成されている請求項１、２または４に記載の増幅ＭＯＳ型固体撮像装置。
【請求項８】
半導体基板上に、入射光を光電変換し蓄積する複数のフォトダイオードと前記フォトダイオードの信号電荷を読み出す読み出し手段とを含む画素セルを２次元状に配列した感光領域を形成するとともに、前記感光領域の複数の画素セルを行方向に駆動する垂直駆動回路および列方向に駆動する水平駆動回路と、出力信号を増幅する増幅回路とを、MOSトランジスタにより形成する増幅ＭＯＳ型固体撮像素子の製造方法において、
素子分離部を形成したシリコン基板上に、ゲート絶縁膜と、ゲート電極材料となるポリシリコン膜およびタングステンシリサイド膜とを順次堆積し、
ゲート電極として残す部分に形成したフォトレジストをマスクとして、前記タングステンシリサイド膜をエッチングし、さらに、前記ポリシリコン膜を一部の厚さを残して途中までエッチングし、
前記レジストを取り除いた後、第１のＷ保護酸化膜を堆積し、
上方より異方性エッチングにより前記第１のＷ保護酸化膜をエッチングして、前記タングステンシリサイド膜、および前記ポリシリコン膜の側壁に前記第１のＷ保護酸化膜の一部を残留させて側壁誘電体層を形成し、
残りの前記ポリシリコン膜をエッチングにより取り除き、さらに前記ゲート絶縁膜を取り除いた後、ソースドレイン拡散層、およびフォトダイオードの拡散層を形成することを特徴とする増幅ＭＯＳ型固体撮像素子の製造方法。
【請求項９】
前記シリコン基板上に、ゲート絶縁膜と、ゲート電極材料となるポリシリコン膜およびタングステンシリサイド膜とを順次堆積する工程において、さらに前記タングステンシリサイド膜の上に第２のＷ保護酸化膜を堆積し、
前記ゲート電極として残す部分に形成したフォトレジストをマスクとしてエッチングを行う工程において、前記第２のＷ保護酸化膜をエッチングすることにより、上部誘電体層を形成する請求項８に記載の増幅ＭＯＳ型固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅型ＭＯＳセンサを用いた増幅ＭＯＳ型固体撮像装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、固体撮像装置の一つとして、増幅型ＭＯＳセンサを用いた固体撮像装置が注目されている。この固体撮像装置は、各画素を構成するセル毎にフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度という特徴を持つ。そのためフォトダイオードに発生するリーク電流が大きな問題となることが多い。
【０００３】
この種の固体撮像装置の回路構成を図３に示す。フォトダイオード１、その信号を転送する転送トランジスタ２、信号電荷をリセットするリセットトランジスタ３、転送された信号電荷を増幅する増幅トランジスタ４、および信号を読み出すラインを選択する垂直選択トランジスタ５を含む各単位セル６が、複数個２次元状に配列されて撮像領域７を構成している。８は画素部電源への接続部を示す。この撮像領域７の周辺領域に、垂直選択手段９、負荷トランジスタ群１０、スイッチトランジスタを含む行信号蓄積手段１１、および列選択信号を供給する水平選択手段１２が配置されている。
【０００４】
垂直選択手段９から水平方向に配線されている垂直選択トランジスタ制御線１３は、各画素６における垂直選択トランジスタ５のゲートに結線され、信号を読み出す行を決定する。リセットトランジスタ制御線１４は、リセットトランジスタ３のゲートに結線されている。転送トランジスタ制御線１５は、転送トランジスタ２のゲートに接続されている。垂直選択トランジスタ５のソースは、垂直信号線１６に結線されている。垂直信号線１６の一端は負荷トランジスタ群１３に接続され、他端は、１行分の信号を取り込むスイッチトランジスタを含む行信号蓄積手段１１に結合されている。行信号蓄積手段１１に蓄積された信号は、水平選択手段１２から供給される選択パルスにより順次出力される。
【０００５】
垂直選択トランジスタ制御線１３をハイレベルにする行選択パルスが印加されると、この行の垂直選択トランジスタ５のみＯＮし、この行の増幅トランジスタ４と負荷トランジスタ群１０でソースフォロア回路が構成される。垂直選択トランジスタ制御線１３がハイレベルの期間に、リセットトランジスタ制御線１４をハイレベルにすることで、増幅トランジスタ４のゲート領域が結線されている浮遊拡散層の電位がリセットされる。さらに垂直選択トランジスタ制御線１３がハイレベルの期間に転送トランジスタ制御線１５をハイレベルにすることで、フォトダイオード１に蓄積された信号電荷が浮遊拡散層に転送される。この時、浮遊拡散層に接続されている増幅トランジスタ４のゲート電圧は浮遊拡散層の電位となり、この電圧とほぼ同等の電圧が垂直信号線１６に現れ、スイッチトランジスタをふくむ行信号蓄積手段１１に信号が転送される。次に、水平選択手段１２から順次発生される列選択信号により、行信号蓄積手段１１の信号が１行分の出力信号として出力される。
【０００６】
次に、この固体撮像装置を構成するＭＯＳトランジスタの構造について、図４を参照して説明する。半導体基板２０上に、ソースドレイン拡散層２１が形成され、ゲート絶縁膜２２を介してゲート電極２３が設けられている。ゲート電極２３は、高速の信号を伝達するように電気抵抗を下げるために、ポリシリコン層２３ａとタングステンシリサイド層２３ｂの２層構造になっている。各トランジスタの間の素子分離部２４は、ＳＴＩ（Shallow Trench Isolation）を用い、シリコン基板２０を掘り込んで、掘り込んだ部分を絶縁膜で埋めている。近年の微細化により、ＭＯＳトランジスタのサイズは急速に小さくなっている。そのため、ソースドレイン拡散層２１の深さも急速に浅くなり、現在約０．１μ程度である。それに伴い、素子分離部２４も浅くなってきている。微細化に伴い素子分離部２４の幅も急速に狭くなり、その結果アスペクト比が大きくなるため、酸化膜で埋めることができなくなるからである。
【０００７】
図３に示した単位セルの平面構造を、図５に模式的に示す。フォトダイオードの拡散層３１、ＭＯＳトランジスタゲート電極３３、３４、ソースドレイン拡散層３２、上部の配線層へのコンタクト部３５等からなる。３６は、フォトダイオードの拡散層３１と隣接する画素のフォトダイオードの拡散層３１との間の素子分離部、３７は、フォトダイオードの拡散層３１とトランジスタの間の素子分離部を示す。
【０００８】
図５のＷ−Ｘ−Ｙ−Ｚに沿った断面図を、図６に示す。図４に示したトランジスタの断面図とほぼ同様の構造である。フォトダイオードの拡散層３１は、ソースドレイン拡散層３２と同じ物を使う場合、あるいはそれより不純物濃度の小さい拡散層を別に作る場合がある。ゲート電極３３は、ポリシリコン層３３ａとタングステンシリサイド層３３ｂの２層構造になっている。
【０００９】
次に、図７を参照して、図６に示したトランジスタのゲート電極３３の加工方法を説明する。まず、図７（ａ）に示すように、シリコン基板３０上にＳＴＩ素子分離部３６、３７を形成し、その上にゲート絶縁膜４０を形成する。さらにその上に、ゲート電極材料となるポリシリコン膜３３ａとタングステンシリサイド膜３３ｂを堆積する。
【００１０】
次に図７（ｂ）に示すように、ゲート電極として残す部分に写真蝕刻工程によりフォトレジスト４１を形成し、図７（ｃ）に示すように、タングステンシリサイド膜３３ｂ，ポリシリコン膜３３ａをエッチングする。次に図７（ｄ）に示すように、ゲート電極部以外のゲート絶縁膜４０を取り除き、ソースドレイン拡散層３２、フォトダイオードの拡散層３１を形成する。（例えば特許文献１を参照）
【特許文献１】特開２００１−４４４０５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上述の加工方法では、図７（ｄ）の工程において、シリコン基板３０の表面が露出し、固体撮像装置においてもっとも重要な問題となる不純物汚染が起こるおそれがある。固体撮像装置の場合、シリコン基板３０の表面に不純物汚染が起こると、その性能の最も重要なものの一つであるリーク電流による画像欠陥が増加する。この場合タングステンシリサイド膜３３ａも露出しているため、タングステン原子がシリコン基板３０の表面に付着する可能性が高い。
【００１２】
本発明は、シリコン基板に対するタングステンシリサイド膜からの不純物汚染を防止して、リーク電流を抑制した構成を有する固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の増幅ＭＯＳ型固体撮像装置は、半導体基板上に、入射光を光電変換し蓄積する複数のフォトダイオードと前記フォトダイオードの信号電荷を読み出す読み出し手段とを含む画素セルが２次元状に配列された感光領域と、前記感光領域の複数の画素セルを行方向および列方向に各々駆動する垂直駆動回路および水平駆動回路、および出力信号を増幅する増幅回路を構成するＭＯＳトランジスタ群とを備える。前記半導体基板上に形成されたＭＯＳトランジスタのゲート電極の構造が、下層のポリシリコン層と上層のタングステンシリサイド層の２層構造を有し、前記ポリシリコン層は、幅狭の上層部と幅広の下層部からなる。前記ゲート電極の側壁の両側における、前記タングステンシリサイド層の側壁全面及び前記ポリシリコン層の上層部の側壁に側壁誘電体層が形成され、前記ポリシリコン層の下層部の幅が、前記ゲート電極の両側壁に形成された前記側壁誘電体層の外端幅と実質的に同等である。
【００１４】
本発明の増幅ＭＯＳ型固体撮像装置の製造方法は、上記構成の固体撮像装置を製造する方法である。そして、素子分離部を形成したシリコン基板上に、ゲート絶縁膜と、ゲート電極材料となるポリシリコン膜およびタングステンシリサイド膜とを順次堆積し、ゲート電極として残す部分に形成したフォトレジストをマスクとして、前記タングステンシリサイド膜をエッチングし、さらに、前記ポリシリコン膜を一部の厚さを残して途中までエッチングし、前記レジストを取り除いた後、第１のＷ保護酸化膜を堆積し、上方より異方性エッチングにより前記第１のＷ保護酸化膜をエッチングして、前記タングステンシリサイド膜、および前記ポリシリコン膜の側壁に前記第１のＷ保護酸化膜の一部を残留させて側壁誘電体層を形成し、残りの前記ポリシリコン膜をエッチングにより取り除き、さらに前記ゲート絶縁膜を取り除いた後、ソースドレイン拡散層、およびフォトダイオードの拡散層を形成することを特徴とする。
【発明の効果】
【００１５】
上記構成によれば、ゲート電極を構成するタングステンシリサイド膜から、シリコン基板に対してタングステン原子が付着することが防止され、リーク電流による画像欠陥の発生が抑制される。
【発明を実施するための最良の形態】
【００１６】
本発明の増幅ＭＯＳ型固体撮像装置において、好ましくは、前記タングステンシリサイド層の上部に、上部誘電体層を有する。また好ましくは、前記感光領域の読み出し手段を構成するＭＯＳ型トランジスタのゲート電極が、前記ＭＯＳ型トランジスタのゲート電極と同一構造である構成とする。また、前記ＭＯＳ型トランジスタが、すべてｎ型ＭＯＳトランジスタであることが好ましい。
【００１７】
前記ＭＯＳ型トランジスタのゲート絶縁膜の厚さが１３ｎｍ以下である構成とすることができる。また、前記ＭＯＳ型トランジスタの素子分離をＳＴＩ構造とすることができる。また、前記垂直駆動回路及び前記水平駆動回路をダイナミック回路で構成することができる。
【００１８】
本発明の増幅ＭＯＳ型固体撮像装置の製造方法において、好ましくは、前記シリコン基板上に、ゲート絶縁膜と、ゲート電極材料となるポリシリコン膜およびタングステンシリサイド膜とを順次堆積する工程において、さらに前記タングステンシリサイド膜の上に第２のＷ保護酸化膜を堆積し、前記ゲート電極として残す部分に形成したフォトレジストをマスクとしてエッチングを行う工程において、前記第２のＷ保護酸化膜をエッチングすることにより、上部誘電体層を形成する。
【００１９】
以下、本発明の実施の形態における固体撮像装置について、図面を参照して説明する。
【００２０】
（実施の形態１）
実施の形態１における固体撮像装置について、図1-1および図1-2を参照して説明する。図1-1および図1-2は、固体撮像装置の製造工程を示す断面図である。
【００２１】
まず、図1-1（ａ）に示すように、ＳＴＩ素子分離部３６、３７を形成したシリコン基板３０上に、ゲート絶縁膜４０を形成し、さらに、ゲート電極材料となるポリシリコン膜３３ａとタングステンシリサイド膜３３ｂを堆積する。さらに、図1-1（ｂ）に示すように、ゲート電極として残す部分に、写真蝕刻工程によりフォトレジスト４１を形成する。
【００２２】
次に、図1-1（ｃ）に示すように、タングステンシリサイド膜３３ｂをエッチングし、さらに図1-1（ｄ）に示すように、ポリシリコン膜３３ａを一部残して途中までエッチングする。図1-1（ｅ）に示すようにレジスト４１を取り除いた後、図1-2（ｆ）に示すように、第１のＷ保護酸化膜４２を堆積し、上方より異方性エッチングにより第１のＷ保護酸化膜４２をエッチングする。それにより、図1-2（ｇ）に示すように、タングステンシリサイド膜３３ｂ、およびポリシリコン膜３３ａの側壁に第１のＷ保護酸化膜４２の一部が残留し、薄い側壁誘電体層を形成する。
【００２３】
次に、図1-2（ｈ）に示すように、残りのポリシリコン膜３３ａをエッチングにより取り除き、さらにゲート絶縁膜４０を取り除いた後、図1-2（ｉ）に示すように、ソースドレイン拡散層３２、フォトダイオードの拡散層３１を形成する。
【００２４】
このように、タングステンシリサイド膜３３ｂをゲート電極の形状にエッチングした後、シリコン基板３０が露出される工程の前に、タングステンシリサイド膜３３ｂの側壁が第１のＷ保護酸化膜４２で覆われた構造が形成される。したがって、図1-2（ｉ）に示すシリコン基板３０が露出される工程では、タングステン原子がもっとも飛散しやすいタングステンシリサイド膜３３ｂの側壁が第１のＷ保護酸化膜４２で覆われているので、タングステン原子がシリコン基板３０の表面に付着する可能性が低くなる。
【００２５】
（実施の形態２）
実施の形態２における固体撮像装置について、図2-1および図2-2を参照して説明する。図2-1および図2-2は、固体撮像装置の製造工程を示す断面図である。本実施の形態は、実施の形態１における固体撮像装置の構造に対して、タングステンシリサイド膜３３ｂの上にも第２のＷ保護酸化膜を形成する点が相違する。
【００２６】
まず、図2-1（ａ）に示すように、ＳＴＩ素子分離部３６、３７を形成したシリコン基板３０上に、ゲート絶縁膜４０を形成し、さらに、ゲート電極材料となるポリシリコン膜３３ａとタングステンシリサイド膜３３ｂ、および第２のＷ保護酸化膜４３を順次堆積する。さらに、図2-1（ｂ）に示すように、ゲート電極として残す部分に、写真蝕刻工程によりフォトレジスト４１を形成する。
【００２７】
次に、図2-1（ｃ）に示すように、第２のＷ保護酸化膜４３およびタングステンシリサイド膜３３ｂをエッチングし、さらに図2-1（ｄ）に示すように、ポリシリコン膜３３ａを一部残して途中までエッチングする。図2-1（ｅ）に示すようにレジスト４１を取り除いた後、図2-2（ｆ）に示すように、第１のＷ保護酸化膜４２を堆積し、上方より異方性エッチングにより第１のＷ保護酸化膜４２をエッチングする。それにより、図2-2（ｇ）に示すように、第２のＷ保護酸化膜４３、タングステンシリサイド膜３３ｂ、およびポリシリコン膜３３ａの側壁に第１のＷ保護酸化膜４２の一部が残留し、薄い側壁誘電体層を形成する。第２のＷ保護酸化膜４３は、薄い上部誘電体層を形成する。
【００２８】
次に、図2-2（ｈ）に示すように、残りのポリシリコン膜３３ａをエッチングにより取り除き、さらにゲート絶縁膜４０を取り除いた後、図2-2（ｉ）に示すように、ソースドレイン拡散層３２、フォトダイオードの拡散層３１を形成する。
【００２９】
この構造によれば、タングステンシリサイド膜３３ｂの上面からのＷ原子の飛散も抑えることができる。
【００３０】
本発明は、素子分離構造がＳＴＩで、リーク電流が増大する０．２５μデザインルールより微細な構造に適用する場合、特に有効である。
【００３１】
また本発明は、ダイナミックロジックを用いたＭＯＳ型撮像装置に適用すると特に効果的である。近年ＣＭＯＳロジックが半導体の主流になったため、ＭＯＳ型撮像装置はＣＭＯＳロジックで構成される事が多い。ＣＭＯＳロジックは工程が長く、かつ微細化により工程が決められており、センサのために工程変更することが非常に難しい。特に微細化された工程では、ｐ型チャネルのトランジスタの動作が適切な得られるように製造することが難しい。理由は、ｐ型不純物であるボロンは質量が軽く動きやすいため、半導体内部で不純物領域を小さく作るのが難しいからである。そのため、特に微細化したトランジスタを用い、センサ特有の製造工程により作製するには、ＮＭＯＳのみで構成するのが有利である。ところが、ＮＭＯＳのみの回路を使うと一般に消費電力がＣＭＯＳに比べ大きくなるので、ダイナミックロジックを用いる。図８に、ダイナミックロジックで構成されたシフトレジスタ回路の一例を示す。
【００３２】
図８に示すようなダイナミックロジックを用いた回路では、ＭＯＳ容量１００で電圧を持ち上げるブート動作を行うが、このＭＯＳ容量１００の部分は、リーク電流が大きくなると動作しなくなる。特に近年デジタルスチルカメラ応用の撮像素子は、長時間露光といって非常にゆっくり動作させるモードが入っている。そのためＮＭＯＳダイナミックロジックにおいても低リークの素子分離が必須である。図８に示したシフトレジスタ回路の例でＭＯＳ容量１００のリーク電流が大きいと、ゆっくりした動作が困難になる。すなわち、固体撮像装置を微細化するために、微細トランジスタを作りにくいｐ−ｃｈを排除してｎ−ｃｈＭＯＳのみで構成し、ＣＭＯＳ並みの低消費電力とするためにダイナミックロジックにより設計して、高性能化を図る場合にも、素子分離等に低リークを実現することは必須である。これに対して、ＭＯＳ容量１００の素子分離に本発明の電極構造を用いることは、非常に有効である。
【００３３】
以上のとおり、本発明を適用してリーク電流を抑制する構造は、ダイナミックロジックを用いたＭＯＳ型撮像装置に好適であり、微細トランジスタ、ｎチャネルのみのＭＯＳ、低リーク素子分離、およびダイナミックロジックを組合せた構成は、高性能の固体撮像装置を実用化するために最適である。
【産業上の利用可能性】
【００３４】
本発明によれば、ゲート電極を構成するタングステンシリサイド膜から、シリコン基板に対してタングステン原子が付着することが防止され、画像欠陥の発生が抑制されるので、リーク電流の小さい高性能の増幅ＭＯＳ型固体撮像装置の製造に有用である。
【図面の簡単な説明】
【００３５】
【図１】実施の形態１における固体撮像装置の製造工程を示す断面図
【図２】実施の形態２における固体撮像装置の製造工程を示す断面図
【図３】ＭＯＳ型固体撮像装置の概略構成例を示す回路図
【図４】従来例の固体撮像装置を構成するＭＯＳトランジスタの構造を示す断面図
【図５】図３に示した単位セルの模式的な平面図
【図６】図５のＷ−Ｘ−Ｙ−Ｚに沿った断面図
【図７】従来例の固体撮像装置の製造工程を示す断面図
【図８】ダイナミックロジックで構成されたシフトレジスタ回路の例を示す回路図
【符号の説明】
【００３６】
３０  シリコン基板
３１  フォトダイオードの拡散層
３２  ソースドレイン拡散層
３３、３４  ＭＯＳトランジスタゲート電極
３３ａ  ポリシリコン層
３３ｂ  タングステンシリサイド層
３５  コンタクト部
３６、３７  素子分離部
４０  ゲート絶縁膜
４１  フォトレジスト
４２  第１のＷ保護酸化膜
４３  第２のＷ保護酸化膜
【図１−１】
2005129594.tif 000003
【図１−２】
2005129594.tif 000004
【図２−１】
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【図２−２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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