(57)【要約】【課題】駆動ＴＦＴのしきい値変動の悪影響を減少する。【解決手段】スイッチングＴＦＴ２０がオンすることでデータラインのデータ電圧が駆動ＴＦＴ２２のゲート電圧ＶG22として保持容量２４に保持される。この状態で、パルス駆動ラインの電圧を立ち下げる。駆動ＴＦＴ２２のゲートには、他端がリファレンス電圧に接続されるＭＯＳ型容量素子２８が接続されており、ＭＯＳ型容量素子２８は、パルス駆動ラインの立ち下がり前はオン、立ち下がる途中でオフとなり、その切り替わりで容量値が変化する。従って、ゲート電圧ＶG22の立ち下がり勾配が変化し、これによって駆動ＴＦＴ２２のしきい値変化に対応して、パルス駆動ライン立ち下がり後のゲート電圧ＶG22を補正できる。【選択図】図１
2005157261.tif 000002
【特許請求の範囲】
【請求項１】
データ電圧を一端に受けて保持する保持容量と、
前記保持容量の前記一端にゲートが接続され、前記保持容量の前記一端の電圧に応じて電流量が制御される駆動トランジスタと、
前記駆動トランジスタに流れる電流に応じて発光する発光素子と、
前記保持容量の他端に接続され、所定の電圧またはパルス状信号が入力される第１制御信号線と、
前記駆動トランジスタのゲートに一端が接続され、他端は所定の電圧またはパルス状信号が入力される第２制御信号線に接続され、前記第１または第２制御信号線の電圧変動によって容量値の変化するＭＯＳ型容量素子と、
を備えることを特徴とする画素回路。
【請求項２】
請求項１に記載の画素回路において、
前記データ電圧を保持容量において保持した後、前記第１または第２制御信号線の電圧変動によって、ＭＯＳ型容量素子をオン状態からオフ状態に変化させることを特徴とする画素回路。
【請求項３】
請求項２に記載の画素回路において、
前記ＭＯＳ型容量素子は、前記駆動トランジスタと同様のしきい値電圧を有していることを特徴とする画素回路。
【請求項４】
請求項３に記載の画素回路において、
前記ＭＯＳ型容量素子のソースまたはドレインの少なくとも一方が前記駆動トランジスタのゲートに接続され、ゲートが前記第２制御信号線に接続されていることを特徴とする画素回路。
【請求項５】
請求項３に記載の画素回路において、
前記ＭＯＳ型容量素子のソースまたはドレインの一方がデータ信号の供給源側に接続され、他方が前記駆動トランジスタのゲートに接続され、ゲートが前記第２制御信号線に接続されていることを特徴とする画素回路。
【請求項６】
請求項４または請求項５に記載の画素回路において、
前記第１または第２制御信号線の電圧変動によって、前記ＭＯＳ型容量素子をオン状態からオフ状態に変化させるとともに、前記駆動トランジスタをオフ状態からオン状態に変化させて発光素子を発光させることを特徴とする画素回路。
【請求項７】
請求項６に記載の画素回路において、
前記第２制御信号線は、前記駆動トランジスタに接続される駆動用電源線が兼用することを特徴とする画素回路。
【請求項８】
請求項１〜６のいずれか１項に記載の画素回路において、
前記駆動トランジスタおよび前記ＭＯＳ型容量素子はｐチャンネル薄膜トランジスタであることを特徴とする画素回路。
【請求項９】
請求項１〜８のいずれか１項に記載の画素回路において、
前記発光素子は、エレクトロルミネッセンス素子であることを特徴とする画素回路。
【請求項１０】
請求項１〜９のいずれか１項に記載の画素回路がマトリクス状に配置されていることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機エレクトロルミネッセンス（以下ＥＬ）素子などの発光素子を含む画素回路、及びその画素回路がマトリクス状に配置された表示装置に関する。
【背景技術】
【０００２】
従来より、発光素子として有機ＥＬ素子を用いた有機ＥＬパネルが知られており、その開発が進んでいる。この有機ＥＬパネルにおいては、有機ＥＬ素子をマトリクス状に配置し、この有機ＥＬ素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ＥＬパネルでは、画素毎に表示制御用のＴＦＴを有し、このＴＦＴの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。
【０００３】
図１４に、アクティブマトリクスタイプの有機ＥＬパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインは、ゲートがゲートラインに接続されたｎチャンネルのスイッチングＴＦＴ１０を介し、駆動ＴＦＴ１２のゲートに接続されている。また、駆動ＴＦＴ１２のゲートには、他端が容量電源ラインに接続された保持容量１４の一端が接続され、駆動ＴＦＴ１２のゲート電圧を保持する。
【０００４】
駆動ＴＦＴ１２のソースは、ＥＬ電源に接続され、ドレインは有機ＥＬ素子１６のアノードに接続され、有機ＥＬ素子１６のカソードがカソード電源に接続されている。
【０００５】
このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインがＨレベルとなり、その行のスイッチングＴＦＴ１０がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量１４に供給保持され、ゲートラインがＬレベルとなってもその時の電圧を保持する。
【０００６】
そして、この保持容量１４に保持された電圧に応じて、駆動ＴＦＴ１２が動作して対応する駆動電流がＥＬ電源から有機ＥＬ素子１６を介し、カソード電源に流れ、有機ＥＬ素子１６がデータ電圧に応じて発光する。
【０００７】
そして、ゲートラインを順次Ｈレベルとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機ＥＬ素子１６がデータ電圧に応じて発光し、ビデオ信号に対応した表示が行われる。
【０００８】
【特許文献１】特表２００２−５１４３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴ１２のしきい値電圧がばらつくと、有機ＥＬ素子の輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を完全に同一にすることは難しく、またそのオンオフのしきい値がばらつくことを防止することは難しい。
【００１０】
そこで、駆動ＴＦＴにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。
【００１１】
ここで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、上記特許文献１）。
【００１２】
しかし、この提案では、しきい値変動の補償をするための回路を必要とする。よって、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。
【００１３】
本発明は、簡単な変更で、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。
【課題を解決するための手段】
【００１４】
本発明は、データ電圧を一端に受けて保持する保持容量と、前記保持容量の前記一端にゲートが接続され、前記保持容量の一端の電圧に応じて電流量が制御される駆動トランジスタと、前記駆動トランジスタに流れる電流に応じて発光する発光素子と、前記保持容量の他端に接続され、所定の電圧またはパルス状信号が入力される第１制御信号線と、前記駆動トランジスタのゲートに一端が接続され、他端は所定の電圧またはパルス状信号が入力される第２制御信号線に接続され、前記第１または第２制御信号線の電圧変動によって容量値の変化するＭＯＳ型容量素子と、を備える。
【００１５】
第１または第２制御信号線の電圧変動によって前記ＭＯＳ型容量素子のオンオフ状態が変化してＭＯＳ型容量素子の容量が変化する。そこで、この容量値の変化を利用して、駆動トランジスタのしきい値変化を補償することが可能となる。なお、ＭＯＳ型容量素子としては、薄膜トランジスタ（ＴＦＴ）の他、ＭＩＳトランジスタ、ＭＯＳトランジスタを利用することができる。
【００１６】
また、前記データ電圧を保持容量において保持した後、第１または第２制御信号線の電圧変動によって、ＭＯＳ型容量素子をオン状態からオフ状態に変化させることが好適である。
【００１７】
また、前記ＭＯＳ型容量素子は、前記駆動トランジスタと同様のしきい値電圧を有していることが好適である。
【００１８】
ＭＯＳ型容量素子は、駆動ＴＦＴと同一プロセスでかつ近傍に形成することができる。このため、両者を容易に同一の特性にできる。両者のしきい値電圧が同様であることで、これを利用してしきい値電圧の変動の補償が容易になる。
【００１９】
本発明の他の態様では、前記ＭＯＳ型容量素子のソースまたはドレインの少なくとも一方が前記駆動トランジスタのゲートに接続され、ゲートが前記第２制御信号線に接続されている。
【００２０】
また、本発明の他の態様では、前記ＭＯＳ型容量素子のソースまたはドレインの一方がデータ信号の供給源に接続され、他端が前記駆動トランジスタのゲートに接続され、ゲートが第２制御信号線に接続されている。
【００２１】
このように、ＭＯＳ型容量素子をＭＯＳトランジスタとすることによっても、同様の作用効果が得られる。
【００２２】
前記第１または第２制御信号線の電圧変動によって、前記ＭＯＳ型容量素子をオン状態からオフ状態に変化させるとともに、前記駆動トランジスタをオフ状態からオン状態に変化させて発光素子を発光させることが好適である。
【００２３】
また、前記第２制御信号線は、前記駆動トランジスタに接続される駆動用電源線が兼用することができる。これによって、特別の第２制御信号線が不要になる。
【００２４】
本発明の他の態様では、前記駆動トランジスタおよび前記ＭＯＳ型容量素子はｐチャンネル薄膜トランジスタである。
【００２５】
また、本発明の他の態様では、前記発光素子は、エレクトロルミネッセンス素子である。
【００２６】
また、本発明の他の態様では、表示装置において、上述のような画素回路をマトリクス状に有する。
【発明の効果】
【００２７】
以上説明したように、本発明によれば、第１または第２制御信号線（例えばパルス駆動ライン）の電圧変動により、ＭＯＳ型容量素子のオンオフ状態が切り替わり、その容量値が変化する。そして、ＭＯＳ型容量素子のしきい値変化に応じて、ＭＯＳ型容量素子のオンオフがどの電圧で切り替わるかが変化する。
【００２８】
また、パルス駆動ラインの変化に応じた駆動トランジスタのゲート電圧の変化は、ＭＯＳ型容量素子の容量値に応じて決まるので、ＭＯＳ型容量素子のしきい値変動に応じて、ゲート電圧が変動することになる。そこで、駆動トランジスタのしきい値変動を相殺するように駆動トランジスタのゲート電圧が変化するように、ＭＯＳ型容量素子や保持容量などを設計することで、駆動トランジスタのしきい値変動の駆動電流への影響を低減することができる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明の実施形態について、図面に基づいて説明する。
【００３０】
図１は、実施形態に係る１画素の画素回路の構成を示す図である。垂直（走査）方向に伸びるデータラインには、ｐチャンネルのスイッチングＴＦＴ２０のドレインが接続されている。このスイッチングＴＦＴ２０のゲートは水平（走査）方向に伸びるゲートラインに接続され、ソースはｐチャンネルの駆動ＴＦＴ２２のゲートに接続されている。さらに、スイッチングＴＦＴ２０のソースが接続されている駆動ＴＦＴ２２のゲートには、保持容量２４の一端が接続され、この保持容量の他端はパルス駆動ラインに接続されている。このパルス駆動ライン（第１制御信号線）は、容量電源ラインと同様に水平方向に伸びるラインである。
【００３１】
駆動ＴＦＴ２２のソースは、垂直方向に伸びるＥＬ電源ラインに接続され、ドレインは有機ＥＬ素子２６のアノードに接続されている。また、有機ＥＬ素子２６のカソードがカソード電源に接続されている。ここで、通常の場合、有機ＥＬ素子２６のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源に接続されている。
【００３２】
そして、駆動ＴＦＴ２２のゲートには、ゲート端が所定電位のリファレンス電源ライン（第２制御信号線）の電圧に設定されたｐチャンネルのＭＯＳ型容量素子２８の一端が接続されている。ここで、このＭＯＳ型容量素子２８は、通常のＴＦＴと同様に、ソース、チャンネルおよびドレイン領域を有しているが、ソースまたはドレインの一方の電極と、ゲート電極を所定の部位に接続し、単にゲート容量として利用するものである。
【００３３】
また、ＭＯＳ型容量素子２８は、チャネル領域と１つの不純物領域とを有し、その不純物領域に対応した電極とゲート電極とを所定の部位に接続したものでもよい。また、ＭＯＳ型容量素子２８としては、ＭＯＳトランジスタ、ＭＩＳトランジスタや、ＴＦＴタイプなどがある。
【００３４】
このような画素回路がマトリクス状に配置されており、該当する水平ラインのビデオ信号が入力されてくるタイミングで、その水平ラインのゲートラインがＬとなり、その行のスイッチングＴＦＴ２０がオン状態になる。そして、この状態で、ビデオ信号が対応するデータラインには、順次データ電圧として供給される。このため、そのデータ電圧は保持容量２４に供給保持され、ゲートラインがＨレベルとなり、スイッチングＴＦＴ２０がオフになっても駆動ＴＦＴ２２のゲート電圧が保持される。
【００３５】
そして、この保持容量２４に保持された電圧に応じて、駆動ＴＦＴ２２が動作して対応する駆動電流がＥＬ電源から有機ＥＬ素子２６を介し、カソード電源に流れ、有機ＥＬ素子２６がデータ電圧に応じて発光する。
【００３６】
そして、ゲートラインを順次Ｌレベルとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機ＥＬ素子２６がデータ電圧に応じて発光し、ビデオ信号についての表示が行われる。
【００３７】
ここで、駆動ＴＦＴ２２は、ＥＬ電源の電圧とゲート電圧の差、すなわちＶｇｓに従ってオンされて対応する駆動電流を流す。そして、このＶｇｓがそのＴＦＴの特性で定まるしきい値電圧Ｖｔｈより大きくなったときに電流を流し始め、駆動電流量は、ゲート電圧と、しきい値電圧の差によって決定される。一方、マトリクス状に配置された多数の駆動ＴＦＴ２２のしきい値電圧を完全に同一にすることは難しく、しきい値電圧は画素位置によって多少ばらつくことを免れない。従って、表示輝度が駆動ＴＦＴ２２のしきい値電圧のバラツキに応じて変動することになる。
【００３８】
本実施形態では、駆動ＴＦＴ２２のゲートにＭＯＳ型容量素子２８を接続し、また保持容量２４の他端をパルス駆動ラインに接続し、これによって駆動ＴＦＴ２２のしきい値電圧のバラツキを補償する。
【００３９】
まず、パルス駆動ラインは、スイッチングＴＦＴ２０がオンしデータ電圧が書き込まれているときには、Ｈレベルにある。そして、データ電圧の書き込み（保持容量２４への充電）が終了して、スイッチングＴＦＴ２０がオフ状態となった後、パルス駆動ラインは、Ｌレベルになり、これによって駆動ＴＦＴ２２のゲート電圧がデータ電圧から所定値低い電圧になり、この電圧に応じた駆動電流を流す。
【００４０】
一方、ＭＯＳ型容量素子２８は、各画素毎に設けられており、その画素の駆動ＴＦＴ２２に隣接して形成されており、駆動ＴＦＴ２２と同一の工程で作成される。従って、駆動ＴＦＴ２２と、ＭＯＳ型容量素子２８は、不純物濃度などもほぼ同一であり、しきい値電圧も同一のものになる。そして、ＭＯＳ型容量素子２８のゲートに印加されるリファレンス電圧（Ｖref＝ＶG28）は、上述のパルス駆動ラインの電圧がＨレベルからＬレベルに変化したときに、ＭＯＳ型容量素子２８のチャネル領域がオン状態からオフ状態に変化するように設定されており、定電圧でもよく、またパルス駆動電圧と逆相の信号でもよい。
【００４１】
図２に示すように、パルス駆動ラインのパルス駆動電圧は、ＨレベルからＬレベルに変化する。これによって図１のノードＴG22の電圧、即ち駆動ＴＦＴ２２のゲート電圧（ＶG22）がパルス駆動電圧に応じて低下する。そして、このゲート電圧（ＶG22）が低下して、リファレンス電圧（Ｖref）との電位差（｜Ｖref−ＶG22｜）がＭＯＳ型容量素子２８のしきい値電圧（Ｖth28）の絶対値より小さくなると、ｐ導電型で構成されたＭＯＳ型容量素子２８はオン状態からオフ状態に変化する。これによって、ＭＯＳ型容量素子２８は、その容量が小さくなるため、保持容量２４を介して入力されるパルス駆動電圧の変化の影響が大きくなり、ゲート電圧の低下の傾きが大きくなる。すなわち、パルス駆動電圧の変化に応じてノードＴG22の電位が変化するが、ＭＯＳ型容量素子２８の容量値が、このＭＯＳ型容量素子２８のオン状態の時は大きく、オフ状態の時には小さくなり、容量が大きい状態から小さい状態に切り替わる際にノードＴG22の電位（ＴＦＴ２２のゲート電位）の変化の傾きが大きくなる。
【００４２】
ＭＯＳ型容量素子２８のオン状態からオフ状態への切り替わり電圧が、図２における「切り替わり電圧Ａ」であった場合には、ゲート電圧ＶG22は図において実線で示したように変化し、切り替わり電圧Ａに至るまでは、第１の傾きで変化（低下）し、その後第２の傾きで変化（低下）して、パルス駆動電圧がＬレベルになった時に、ゲート電圧ＶG22は補正電圧ＶｃＡに設定される。ここで、ＭＯＳ型容量素子２８のオンオフする切り替わり電圧は、リファレンス電圧Ｖrefとの差で決定されるため、切り替わり電圧Ａ，Ｂは、ＶrefにＭＯＳ型容量素子２８のしきい値電圧Ｖth28の絶対値を加算した電圧（Ｖref＋｜Ｖth28｜）に等しい。
【００４３】
一方、ＭＯＳ型容量素子２８のしきい値電圧Ｖth28の絶対値が小さく、切り替わり電圧が、「切り替わり電圧Ａ」より低い「切り替わり電圧Ｂ」である場合には、ゲート電圧ＶG22は図２に破線で示したように変化し、切り替わり電圧Ｂに至るまで第１の傾きで変化（低下）し、その後第２の傾きで変化（低下）して、パルス駆動電圧がＬレベルになった時に、ゲート電圧ＶG22は補正電圧ＶｃＢに設定される。すなわち、同一のデータ電圧（サンプリング電圧）がノードＴG22に供給されても、パルス駆動によって設定されるゲート電圧は、ＭＯＳ型容量素子２８のしきい値電圧Ｖth28が低いほど（絶対値｜Ｖth28｜が小さく、オンしやすい場合ほど）、高い電圧（ｐ−ｃｈＴＦＴでオフ電圧に近い電圧）に設定されることになる。
【００４４】
上述のように、各画素の駆動ＴＦＴ２２のしきい値電圧Ｖth22は、同一画素内で、すぐ近くに形成されているＭＯＳ型容量素子２８のしきい値電圧Ｖth28と同じである。従って、駆動ＴＦＴ２２のしきい値電圧Ｖth22が「しきい値電圧Ｖth22１」であれば、ゲート電圧ＶG22は、Ｖth22１に応じた補正電圧Ｖｃth22１、「しきい値電圧Ｖth22２」であれば、ゲート電圧ＶG22は、Ｖth22２に応じた補正電圧Ｖｃth22２に設定され、この例では、しきい値電圧Ｖth22とゲート電圧ＶG22との差は、どの画素でもほぼ同一になっている。すなわち、ＭＯＳ型容量素子２８のサイズ、リファレンス電圧値（ＶG28）、駆動ＴＦＴ２２のサイズ、保持容量２４の容量値などの設定によって、データ電圧が一定であれば、駆動ＴＦＴ２２のしきい値電圧Ｖth22が異なっても、しきい値電圧Ｖth22とゲート電圧ＶG22の差を一定にすることが可能であり、しきい値電圧のバラツキの影響を排除することができる。
【００４５】
ここで、このような補償を行うためには、図２の第１の傾きに比べ第２の傾きが２倍になるように、条件を設定する。この条件設定ついて図３に基づいて説明する。上図に示すように、ＭＯＳ型容量素子２８がオン状態であるとした場合は、その容量値がオフ時に比べ大きいため、ゲート電圧の変化はパルス駆動電圧の変化による影響が抑制されて、傾きが小さくなる。一方、ＭＯＳ型容量素子２８がオフ状態である場合は容量値が小さく、パルス駆動電圧の変化による影響が大きいため傾きが大きい。その傾きが２倍となるような条件に設定しているため、パルス駆動電圧がＬレベルになったときのゲート電圧の減少分は、ＭＯＳ型容量素子２８がオフ状態の時がオン状態のときの２倍になる。
【００４６】
そして、実際には、図３に示すように、ＭＯＳ型容量素子２８（駆動ＴＦＴ２２）の切り替わり電圧がＡであった場合に、切り替わり電圧Ａまでは、第１の傾きでゲート電圧ＶG22が減少し、その後２倍の大きさの第２の傾きでゲート電圧ＶG22が減少する。切り替わり電圧がＢであった場合には、切り替わり電圧Ｂまでゲート電圧ＶG22が第１の傾きで減少するため、このゲート電圧ＶG22が切り替わり電圧Ｂになった時のゲート電圧ＶG22と、その時、切り替わり電圧がＡの場合のゲート電圧ＶG22との差であるＶαは、補正電圧ＶｃＡとＶｃＢの差（ＶｃＢ−ＶｃＡ）になる。そして、第１の傾きに比べ第２の傾きが２倍であることで、Ｖαは、切り替わり電圧Ａ，Ｂの差に等しくなる。従って、切り替わり電圧の差と、補正電圧Ｖｃの差が同一となり、切り替わり電圧（すなわち、しきい値電圧Ｖth22）の変動の影響を補償することができる。
【００４７】
また、図３に示すように、データ電圧の書き込み電圧であるサンプリング電圧が変化した場合でも、切り替わり電圧差と、補正電圧差が等しくなることには変わりはなく、常にしきい値電圧の変動を補償することができる。そのとき、サンプリング電圧自体の電位差は補償動作後には２倍に増幅される。
【００４８】
図４には、より実際的な画素回路の構成例を示してあり、ＭＯＳ型容量素子２８のゲートは、ＥＬ電源Ｐvddに接続してある。
【００４９】
この例において、ＥＬ電源Ｐvdd＝０Ｖ、カソード電源ＣＶ＝−１２Ｖ、データライン５〜２Ｖ、パルス駆動ライン８〜−４Ｖ、ゲートライン８Ｖ〜−４Ｖに設定するとともに、保持容量２４の容量値＝０．１５ｐＦ、ＭＯＳ型容量素子２８のチャネル長Ｌ＝１２０μｍ、チャネル幅Ｗ＝５μｍ、駆動ＴＦＴ２２のチャネル長Ｌ＝３４μｍ、チャネル幅Ｗ＝５μｍに設定している。
【００５０】
ここで、ゲートラインＧＬ：３００にＬレベルの走査信号を出力してここではｐ−ｃｈ型のスイッチング用ＴＦＴ２０をオンさせ、このＴＦＴ２０を介してデータラインＤＬ：３１０からデータ電圧（サンプリング電圧）として４Ｖまたは３ＶをノードＴG22に書き込み、つまり、ゲート電圧ＶG22を４Ｖ又は３Ｖとする。図５及び図６は、その後、パルス駆動電圧を８Ｖから−４Ｖに立ち下げた際のゲート電圧ＶG22の変化の様子を示す。図５がゲート電圧４Ｖ、図６がゲート電圧３Ｖの場合である。また、両図において、しきい値電圧Ｖth22（＝切り替わり電圧）が−１Ｖの場合と、−２Ｖの場合の両方を示してある。図５及び図６から分かるように、サンプリング電圧が異なり、かつしきい値電圧Ｖth22が異なる場合であっても、駆動ＴＦＴ２２のゲート電圧ＶG22、即ち補正電圧Ｖｃがしきい値電圧Ｖth22の差分だけ異なるため、しきい値電圧のばらつきが補償されていることがわかる。
【００５１】
また、図７には、駆動ＴＦＴ２２のチャネル長Ｌ×チャネル幅Ｗを３４×５μｍ、ＭＯＳ型容量素子２８のチャネル長Ｌ×チャネル幅Ｗを１２０×５μｍとし、保持容量２４の容量値を０．１、０．１５、０．２ｐＦに変更した場合におけるサンプリング電圧の変化に対する補正電圧Ｖｃ（ゲート電圧ＶG22）の変化の関係を示している。図８には、駆動ＴＦＴ２２のチャネル長Ｌを３４μｍ、ＭＯＳ型容量素子２８のチャネル長Ｌ×チャネル幅Ｗを１２０×５μｍ、保持容量２４の容量値を０．１５ｐＦとし、駆動ＴＦＴ２２のチャネル幅Ｗを２．５μｍ、５．０μｍ、１０．０μｍに変更した場合におけるサンプリング電圧の変化に対する補正電圧Ｖｃ（ゲート電圧ＶG22）の変化の関係を示す。また、図９には、駆動ＴＦＴ２２のチャネル長Ｌ×チャネル幅Ｗを３４×５μｍとし、ＭＯＳ型容量素子２８のチャネル長Ｌ×チャネル幅Ｗを８０×５μｍ、１２０×５μｍ、１６０×５μｍに変更した場合におけるサンプリング電圧の変化に対する補正電圧（ゲート電圧ＶG22）の変化の関係を示す。以上の図７，図８及び図９から分かるように、保持容量値、駆動ＴＦＴ２２のサイズ、ＭＯＳ型容量素子２８のサイズなどの条件の変更によって補正電圧の変化を調整できる。つまりこれらの条件によってゲート電圧ＶG22の補償程度を調整することができる。
【００５２】
また、これら図７〜図９より、サンプリング電圧（入力電圧）の変化幅に比べ、補正電圧ＶG22（出力電圧）の変化幅が大きいことが分かる。条件の設定によっては、補正電圧の変化幅をかなり大きなものにできる。従って、ビデオ信号の変化幅より、ゲート電圧ＶG22の変化幅を大きくでき、有機ＥＬ素子２６に流す駆動電流の変動幅、つまり有機ＥＬ素子２６の輝度変化を大きくして、よりクリアな表示を行うことができる。
【００５３】
なお、図１、図４の例では、スイッチングＴＦＴ２０として、ｐチャンネルＴＦＴを利用したが、ｎチャンネルＴＦＴを利用しても構わない。この場合には、ゲートラインＧＬ：３００に出力する選択信号（走査信号）の極性を反転すればよい。また、駆動ＴＦＴ２２にｎチャンネルＴＦＴを利用することもできる。この場合には、図１０に示すように、ＭＯＳ型容量素子２８もｎチャンネルとし、そのゲートを駆動ＴＦＴ２２のソースに接続する。また、この場合には、有機ＥＬ素子２６を、駆動ＴＦＴ２２のドレインとＥＬ電源の間に配置することが好適である。
【００５４】
また、上述したように、実施形態に係る各画素回路は、マトリクス状に配置され、表示装置が構成される。通常の場合、ガラス等の絶縁基板上には、周辺ドライバ回路および有機ＥＬ素子以外の画素回路が形成され、これらの回路素子の上層に、有機ＥＬ素子が形成され、有機ＥＬパネルが構成される。ただし、実施形態の画素回路は、この形式の有機ＥＬパネルに限定されることなく、各種の表示装置に適用が可能である。
【００５５】
図１１は、図４に示すような回路構成とする場合の実際のレイアウトの一例を示している。また、図１２（ａ）、（ｂ）、（ｃ）は、それぞれこの図１１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った概略断面構造を示している。ガラスなどの透明な絶縁基板１００の上にはバッファ層１０２が形成されており、その上に形成され、かつ多結晶シリコンからなる各ＴＦＴの能動層、及び容量電極を構成する半導体層（１２０、１２２、１２８、１２４）は、図１１において、破線で示している。また、図１１において、上記半導体層よりも上方に形成され、Ｃｒなどの高融点金属材料が用いられたゲートライン３００（ＧＬ）、パルス駆動ライン３３０（ＳＣ）及び駆動ＴＦＴのゲート電極３０２及びＭＯＳ型容量素子２８のゲート電極３０６は、一点鎖線で示し、半導体層や上記ＧＬ、ＳＣよりも上方に形成され、Ａｌなどの低抵抗金属材料が用いられたデータライン３１０（ＤＬ）、電源ライン３２０（ＰＬ）及びその他の同層の金属配線３０４は、実線で示している。
【００５６】
図１１に示すレイアウトでは、各画素は、表示装置の水平（Ｈ）方向に沿って形成されるゲートラインＧＬ：３００の行間と、概ね表示装置の垂直（Ｖ）方向に沿って形成されるデータラインＤＬ：３１０の行間との位置に構成されている。
【００５７】
また、データラインＤＬ：３１０と並んで列方向にこのデータラインＤＬ：３１０に接続される画素に設けられている有機ＥＬ素子２６に、駆動ＴＦＴ２２を介して電力を供給する電源ラインＰＬ：３２０は、データラインＤＬ：３１０とほぼ並んで列方向に形成されており、各画素領域内では、データラインＤＬ：３１０と上記有機ＥＬ素子２６との間を通っている。
【００５８】
スイッチングＴＦＴ２０は、ゲートラインＧＬとデータラインＤＬとの交点付近に形成され、その半導体層１２０は、ゲートラインＧＬに沿うように形成されている。このＴＦＴ２０のチャネル長方向はゲートラインＧＬに沿って、つまり、水平方向に形成されている。ゲートラインＧＬからは、画素領域に向かって突出部が形成され、間にゲート絶縁膜１０４を挟んで、ゲートラインＧＬに沿って延びる半導体層１２０の一部分を横切るように覆っている。
【００５９】
ゲートラインＧＬからの突出部がＴＦＴ２０のゲート電極３００となり、半導体層１２０のこのゲート電極３００に覆われた領域がチャネル領域になっている。スイッチングＴＦＴ２０の半導体層１２０は、ゲート絶縁膜１０４及び層間絶縁膜１０６を貫通して形成されたコンタクトホールにおいてデータラインＤＬと接続されている。また、半導体１２０のデータラインＤＬと接続された導電領域（例えばドレイン領域１２０ｄ）とチャネル領域１２０ｃを挟んで反対側に存在する導電領域（例えばソース領域１２０ｓ）は、ゲート絶縁膜１０４及び層間絶縁膜１０６に形成されたコンタクトホールにおいて、層間絶縁膜１０６の上に形成された金属配線３０４に接続され、半導体層１２０は、このコンタクト位置からさらに水平方向及び垂直方向に広がり、隣接画素の手前、ここでは、電源ラインＰＬとの重畳領域の端付近で終端している。
【００６０】
半導体層１２０の金属配線３０４とのコンタクト位置からさらに延びる領域は容量電極１２４として機能し、この容量電極１２４は、層間にゲート絶縁膜１０４を挟んで、ゲートラインＧＬと平行して水平方向に配置されたパルス駆動ライン３３０（ＳＣ）の幅広領域と重なっている。そして、この容量電極１２４とパルス駆動ライン３３０との重畳領域が保持容量２４を構成している。
【００６１】
スイッチングＴＦＴ２０のソース領域１２０ｓが保持容量電極１２４との間でにコンタクトホールにおいて接続される金属配線３０４は、データラインＤＬなどと同層であり、図１１の例では、コンタクト位置から、並んで延びているデータラインＤＬ及び電源ラインＰＬの間を通ってこれらと同様に垂直方向に延び、図１２（ｂ）に示すように、間に層間絶縁膜１０６を挟んで延びているパルス駆動ラインＳＣの上を横切り、後述するＭＯＳ型容量素子２８の半導体層１２８の形成領域と重なる位置で終端している。この金属配線３０４は、層間絶縁膜１０６及びゲート絶縁膜１０４を貫通して形成されたコンタクトホールにおいて、半導体層１２８と接続されている。
【００６２】
また、金属配線３０４は、スイッチングＴＦＴ２０の半導体層１２０（ソース領域１２０ｓ）とのコンタクト位置から、上記ＭＯＳ型容量素子の半導体層１２８とのコンタクト位置までの間で、層間絶縁膜１０６に形成されたコンタクトホールにおいて、ゲートラインＧＬ等と同一材料の金属層で構成され、駆動ＴＦＴ２２のゲート電極を構成するゲート電極配線３０２と接続されている。
【００６３】
ゲート電極配線３０２は、図１１に示すように、電源ラインＰＬと、駆動ＴＦＴ２２の半導体層１２２とのコンタクト領域を迂回するように、上記金属配線３０４とのコンタクト位置から、一旦水平方向に延び、電源ラインＰＬの下層をくぐった位置で屈曲して電源ラインＰＬと並んで垂直方向に延びる。その後、電源ラインＰＬと重なるように水平方向（図中の右側）に曲がり、電源ラインＰＬと重なった位置から再び垂直方向に、図１２（ｃ）に示すように電源ラインＰＬの下層を、駆動ＴＦＴ２２の半導体層１２２と重なるように延びている。ゲート電極配線３０２が、ゲート絶縁膜１０４を間に挟んで下層の半導体層１２２と対向する領域が駆動ＴＦＴ２２のゲート電極であり、このゲート電極に覆われた半導体層１２２の領域にチャネル領域１２２ｃが形成されている。
【００６４】
ここで、駆動ＴＦＴ２２の半導体層１２２は、垂直方向に延び、その形成領域の大半が電源ラインＰＬの下層に配置されている。半導体層１２２の導電領域（ここではソース領域１２２ｓ）は、層間絶縁膜１０６及びゲート絶縁膜１０４に形成されたコンタクトホールにおいて、その上方を覆うように形成されている電源ラインＰＬに接続されている。さらに、チャネル領域１２２ｃを挟んでソース領域１２２ｓと反対側の位置に形成されている導電領域（ここではドレイン領域１２２ｄ）は、次の行のゲートラインＧＬの近傍で、電源ラインＰＬの形成領域から延出し、有機ＥＬ素子２６の下部電極（ここでは陽極）２６２に接続されている。したがって、この駆動ＴＦＴ２２のチャネル長方向は、電源ラインＰＬの延在方向である垂直方向と平行になっている。
【００６５】
図１２（ｃ）に示すように、有機ＥＬ素子２６は、下部電極２６２と上部電極２６４との間に、発光素子層２７０を備え、発光素子層２７０は、この例では正孔輸送層２７２、発光層２７４、電子輸送層２７６の３層構造である。３層構造には限らず、用いる有機材料などにより、発光機能を備えた単独層でも、２層でも、また４層以上の積層構造あっても良い。
【００６６】
なお、データラインＤＬ及び電源ラインＰＬなどの形成面全体を覆って有機樹脂などからなる第１平坦化絶縁層１０８が基板のほぼ全面に形成されており、この第１平坦化絶縁膜１０８の上には、有機ＥＬ素子２６の下部電極２６２が、ＩＴＯなど、透明な導電性金属酸化物材料を用いて画素領域毎に個別に形成されている。この上記有機ＥＬ素子２６の下部電極２６２は、第１平坦化絶縁膜１０８に形成されたコンタクトホールにおいて、駆動ＴＦＴ２２のドレイン領域１２２ｄに接続されたドレイン電極３０８に接続されている。
【００６７】
発光素子層２７０を挟んで、上記下部電極２６２と対向して形成された上部電極２６４は、ここでは各画素共通であり、例えばＡｌなどの金属材料や、ＩＴＯなどの導電性透明材料などを用いることができる。
【００６８】
また、図１２（ｃ）に示すように、第１平坦化絶縁膜１０８の上には、下部電極２６２の端部を覆うように第２平坦化絶縁膜１１０が形成されており、発光素子層２７０は、下部電極２６２の露出面及び第２平坦化絶縁膜１１０の上を覆うように形成されている。
【００６９】
発光素子層２７０として、多層構造を採用する場合に、全層を各画素共通で形成しても良いし、多層のうちの一部又は全層、例えば、図１２（ｃ）に示すように、発光層２７４のみが、下部電極２６２と同様の画素毎に個別パターンとしても良い。
【００７０】
ＭＯＳ型容量素子２８は、このような有機ＥＬ素子２６と電源ラインＰＬとの間に接続された駆動ＴＦＴ２２のすぐ近く形成されている。ＭＯＳ型容量素子２８のゲート電極３０６は、層間絶縁膜１０６に形成されたコンタクトホールにおいて、電源ラインＰＬと接続され（図１２（ｂ）参照）、そのコンタクト位置から真っ直ぐ垂直方向に延びている。また、ＭＯＳ型容量素子２８の半導体層（能動層）１２８は、金属配線層３０４とのコンタクト位置から、駆動ＴＦＴ２２の半導体層１２２と平行する垂直方向に、上記ゲート電極３０６と間にゲート絶縁膜１０４を挟んで対向するように形成されている。
【００７１】
このように、ＭＯＳ型容量素子２８の半導体層１２８は、一端側が、金属配線層３０４によって、駆動ＴＦＴ２２のゲート電極３０２及びスイッチＴＦＴ２０のソース領域１２０ｓ及び保持容量電極１２４に接続されているが、他端側は電気的にはオープンな状態となっている。別の言い方をすると、このＭＯＳ型容量素子２８の半導体層１２８は、図４に示すように、ＴＦＴとして考えた場合のソース領域及びドレイン領域が共に、上記金属配線層３０４を介してスイッチＴＦＴ２０のソース領域１２０ｓ及び保持容量２４及び駆動ＴＦＴ２２のゲート電極３０２に接続されている。
【００７２】
電源ラインＰＬを画素領域内で有機ＥＬ素子２６側に屈曲させ、これによってデータラインＤＬとの間に生じたスペースに、ＭＯＳ型容量素子２８を形成することで、駆動ＴＦＴ２２と近接した位置にＭＯＳ型容量素子２８を形成することができ、両者の特性を合わせることができる。また、駆動ＴＦＴ２２のチャネル長方向とＭＯＳ型容量素子２８のチャネル長方向（ゲート電極３０６と半導体層１２８とが重畳して延在する方向）とが、共に垂直方向で、かつ、そのチャネル領域の垂直方向での位置がほぼ等しく形成されている。
【００７３】
したがって、例えば非晶質状態のシリコン膜を形成した後にレーザビームを照射して多結晶化してこれをＴＦＴの能動層に用いる場合、ＴＦＴ特性に大きな影響を及ぼすＭＯＳ型容量素子２８のチャネル領域と駆動ＴＦＴ２２のチャネル領域とが、ほぼ同一のレーザビームの照射によって多結晶化されることとなる。特に、ライン状のレーザビームを垂直方向に走査して多結晶化する場合にはほぼ同一のレーザビームによって多結晶化される。したがって、駆動ＴＦＴ２２とＭＯＳ型容量素子２８の特性を非常に近似させることが可能となる。
【００７４】
図１３には、他の実施形態を示してある。この例において、図４の構成と異なる点は、ＭＯＳ型容量素子２８のソースをスイッチングＴＦＴ２０のドレインに接続し、ドレインを駆動ＴＦＴ２２ゲートに接続していることである。すなわち、この実施形態では、ＭＯＳ型容量素子２８は、ｐチャネルＭＯＳトランジスタである。
【００７５】
このような構成によっても、ＭＯＳ型容量素子２８は、パルス駆動ラインの電圧が高い場合には、オンしており、パルス駆動ラインの電圧が降下する際にその状態がオンからオフに変化し、容量が変化して、上述と同様の作用効果が得られる。
【産業上の利用可能性】
【００７６】
表示装置の画素回路等に利用できる。
【図面の簡単な説明】
【００７７】
【図１】本発明の実施形態に係る画素回路の構成を示す図である。
【図２】ゲート電圧の変化状態を示す図である。
【図３】切り替わり電圧の変化とゲート電圧の変化の関係を示す図である。
【図４】本発明の実施形態に係る他の画素回路構成を示す図である。
【図５】ゲート電圧の変化状態を示す図である。
【図６】ゲート電圧の変化状態を示す図である。
【図７】保持容量の補正電圧への影響を示す図である。
【図８】駆動ＴＦＴのゲート幅の補正電圧への影響を示す図である。
【図９】ＭＯＳ型容量素子のゲート長の補正電圧への影響を示す図である。
【図１０】本発明の他の実施形態に係る画素回路構成を示す図である。
【図１１】本発明の実施形態にかかる画素の平面構成を示す図である。
【図１２】図１１の画素の各位置の概略断面構造を示す図である。
【図１３】本発明の他の実施形態に係る画素回路の構成を示す図である。
【図１４】従来の画素回路の構成を示す図である。
【符号の説明】
【００７８】
２０  スイッチングＴＦＴ、２２  駆動ＴＦＴ、２４  保持容量、２６  有機ＥＬ素子、２８  ＭＯＳ型容量素子、１００  基板、１０２  バッファ層、１０４  ゲート絶縁膜、１０６  層間絶縁膜、１０８  （第１）平坦化絶縁膜、１１０  （第２）平坦化絶縁膜、１２０  第１ＴＦＴ用半導体層（能動層）、１２２  第２ＴＦＴ用半導体層（能動層）、１２４  保持容量電極、１２８  ＭＯＳ型容量素子用半導体層（能動層）、２６２  下部電極（陽極）、２６４  上部電極（陰極）、２７０  発光素子層、２７２  正孔輸送層、２７４  発光層、２７６  電子輸送層、３００（ＧＬ）  ゲートライン、３０２  第２ＴＦＴゲート電極、３０４  金属配線層、３０６  ＭＯＳ型容量素子用ゲート電極、３０８  ドレイン電極、３１０（ＤＬ）  データライン、３３０（ＳＣ）  保持容量ライン（パルス駆動ライン）。
【図１】
2005157261.tif 000003
【図２】
2005157261.tif 000004
【図３】
2005157261.tif 000005
【図４】
2005157261.tif 000006
【図５】
2005157261.tif 000007
【図６】
2005157261.tif 000008
【図７】
2005157261.tif 000009
【図８】
2005157261.tif 000010
【図９】
2005157261.tif 000011
【図１０】
2005157261.tif 000012
【図１１】
2005157261.tif 000013
【図１２】
2005157261.tif 000014
【図１３】
2005157261.tif 000015
【図１４】
2005157261.tif 000016