(57)【要約】    【課題】発熱量を抑えつつ小型化、高信頼性化及び低消費電力化を図ることができる容量性発光素子の駆動装置を提供することを目的とする。    【解決手段】コンデンサに蓄積された電荷に伴う電流を容量性発光素子の各々に接続された複数の駆動電極各々に個別に送出すると共に容量性発光素子の各々に蓄積された電荷に伴う電流を上記駆動電極の各々を介して個別に上記コンデンサに供給する複数の電荷回収スイッチと、画素データに応じた電圧を駆動電極各々に印加する複数の出力バッファと、を備え、画素データに基づき各駆動電極毎にその駆動電極上の電圧が高電圧から低電圧又は低電圧から高電圧に遷移するか否かを検出し、電圧遷移が生じる駆動電極に対応した電荷回収スイッチを所定期間に亘りオン状態に設定する一方、電圧遷移が生じない駆動電極に対応した電荷回収スイッチをオフ状態に設定する。    【選択図】  図３
2005121862.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に対応した画素データに応じて複数の駆動電極を介して容量性発光素子の各々に駆動パルスを印加する容量性発光素子の駆動装置であって、
一端に基準電圧が印加されているコンデンサと前記コンデンサの他端にその一端が接続されたコイルとを含む電荷回収回路と、
前記駆動電極各々毎に設けられており、前記コンデンサに蓄積された電荷に伴う電流を前記コイルの他端を介して前記駆動電極の１に送出する第１スイッチング素子、及び前記容量性発光素子に蓄積された電荷に伴う電流を前記１の駆動電極を介して前記コイルの他端に送出する第２スイッチング素子を含む複数の電荷回収スイッチと、
前記駆動電極各々毎に設けられており、前記画素データに応じて所定の高電圧を前記駆動電極の１に印加する第３スイッチング素子、及び前記画素データに応じて前記基準電圧を前記１の駆動電極に印加する第４スイッチング素子を含む複数の出力バッファと、
前記画素データに基づいて前記駆動電極毎にその駆動電極上の電圧が前記高電圧から前記低電圧又は前記低電圧から前記高電圧に遷移するか否かを検出し、電圧遷移が生じる前記駆動電極に対応した前記電荷回収スイッチの前記第１又は第２スイッチング素子の内の一方を所定期間に亘りオン状態に設定する一方、電圧遷移が生じない前記駆動電極に対応した前記電荷回収スイッチの前記第１及び第２スイッチング素子を共にオフ状態に設定する駆動制御回路と、を備えたことを特徴とする容量性発光素子の駆動装置。
【請求項２】
前記電荷回収スイッチ各々と前記出力バッファ各々とが１チップにて半導体集積装置化されていることを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項３】
前記電荷回収スイッチ各々内において、前記第１及び第２スイッチング素子は前記駆動電極と前記コイルの他端との間に直列接続されていることを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項４】
前記駆動制御回路は、１の前記電荷回収スイッチにおける前記第１スイッチング素子と、他の電荷回収スイッチにおける前記第２スイッチング素子とを互いに異なるタイミングでオン状態に設定することを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項５】
前記駆動制御回路は、１の前記電荷回収スイッチにおける前記第２スイッチング素子と、他の電荷回収スイッチにおける前記第１スイッチング素子とを互いに異なるタイミングでオン状態に設定することを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項６】
前記駆動制御回路は、前記電荷回収スイッチの前記第１又は第２スイッチング素子の内の一方を前記所定期間に亘りオン状態に設定している間、前記出力バッファの前記第３及び第４スイッチング素子を共にオフ状態に設定することを特徴とする請求項１記載の容量性発光素子の駆動装置。
【請求項７】
前記所定期間の経過後、前記第３及び第４スイッチング素子の内の一方を前記画素データに応じてオン状態に設定することを特徴とする請求項６記載の容量性発光素子の駆動装置。
【請求項８】
前記第１及び第２スイッチング素子の各々はＭＯＳ構造のトランジスタからなることを特徴とする請求項１又は３記載の容量性発光素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、容量性の発光素子を駆動する駆動装置に関する。
【背景技術】
【０００２】
現在、壁掛ＴＶとして、プラズマディスプレイパネル(以下、ＰＤＰと称する)、又はエレクトロルミネセンスディスプレイパネル(以下、ＥＬＰと称する)等の如き容量性発光素子からなる表示パネルが製品化されている。
【０００３】
図１は、このような容量性の表示パネルに対して各種の駆動パルスを印加することにより表示パネルを発光駆動させる駆動装置の一部を示す図である（例えば、特許文献１の図５参照)。
【０００４】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０には複数の行電極（図示せぬ）及び列電極Ｚ1〜Ｚmが互いに交叉して配列されており、行電極及び列電極の各交叉部に各画素に対応した放電セル（図示せぬ）が形成されている。
【０００５】
駆動装置としての列電極駆動回路２０は、スイッチング信号ＳＷ１〜ＳＷ３に応じて共振パルス電源電圧を発生する電源回路２１と、この共振パルス電源電圧に基づいて上記列電極Ｚ1〜Ｚm各々に印加すべき画素データパルスを発生する画素データパルス発生回路２２と、から構成される。
【０００６】
画素データパルス発生回路２２は、スイッチング素子ＳＷＺ1〜ＳＷＺm、及びＳＷＺ1O〜ＳＷＺmOを備える。スイッチング素子ＳＷＺ1〜ＳＷＺm及びＳＷＺ1O〜ＳＷＺmOは、入力映像信号に基づき各放電セルの状態（点灯又は消灯）を指定する１表示ライン分(ｍ個)の画素データビットＤＢ1〜ＤＢmに応じて夫々独立してオン・オフ制御される。スイッチング素子ＳＷＺ1〜ＳＷＺmの各々は、夫々に供給された画素データビットＤＢが例えば論理レベル１である場合に限りオン状態となり、電源ライン２上の共振パルス電源電圧を列電極Ｚ1〜Ｚmに印加する。一方、画素データビットＤＢが論理レベル０である場合にはスイッチング素子ＳＷＺ1O〜ＳＷＺmOがオン状態となり、接地電位を列電極Ｚ1〜Ｚmに印加する。つまり、共振パルス電源電圧が列電極Ｚに印加された場合には高電圧の画素データパルス、接地電位が列電極Ｚに印加された場合には低電圧の画素データパルスが生成され、これが列電極Ｚに供給されることになる。
【０００７】
以下に、かかる共振パルス電源電圧を発生する電源回路２１の内部動作について説明する。
【０００８】
かかる電源回路２１を動作させるべく、スイッチング素子Ｓ１、Ｓ３、Ｓ２の順に、且つ繰り返しこれらスイッチング素子Ｓ１〜Ｓ３各々を択一的にオン状態に設定するスイッチング信号ＳＷ１〜ＳＷ３が供給される。
【０００９】
先ず、スイッチング信号ＳＷ１に応じてスイッチング素子Ｓ１のみがオン状態になるとコンデンサＣ１が放電し、この放電電流がコイルＬ１及びダイオードＤ１を介して電源ライン２上に送出される。この際、画素データパルス発生回路２２のスイッチング素子ＳＷＺiがオン状態にあると、上記放電電流はスイッチング素子ＳＷＺiを介してＰＤＰ１０の列電極Ｚiに流れ込み、列電極Ｚiに寄生する負荷容量Ｃ0が充電され、この負荷容量Ｃ0内に電荷の蓄積が為される。従って、この間、コイルＬ１及び負荷容量Ｃ0による共振作用により電源ライン２上の電位は徐々に上昇する。この電圧の上昇区間が上記の如き高電圧の画素データパルスにおける立ち上がりエッジ部となる。
【００１０】
次に、スイッチング信号ＳＷ３に応じてスイッチング素子Ｓ３のみがオン状態になると、直流電源Ｂ１が発生した電源電圧Ｖaが電源ライン２上に印加される。この電源電圧Ｖaが、上記の如き高電圧の画素データパルスにおける最大電圧となる。
【００１１】
そして、スイッチング信号ＳＷ２に応じてスイッチング素子Ｓ２のみがオン状態になると、ＰＤＰ１０の列電極Ｚiに寄生する負荷容量Ｃ0が放電する。かかる放電電流が列電極Ｚi、スイッチング素子ＳＷＺi、電源ライン２、コイルＬ２、ダイオードＤ２、及びスイッチング素子Ｓ２を介してコンデンサＣ１に流れ込み、コンデンサＣ１を充電させる。すなわち、ＰＤＰ１０の負荷容量Ｃ0内に蓄積された電荷が、電源回路２１内に形成されているコンデンサＣ１に回収されて行くのである。この際、コイルＬ２及び負荷容量Ｃ0で決まる時定数により、電源ライン２上の電圧は徐々に低下する。この電圧の下降区間が上記の如き高電圧の画素データパルスにおける立ち下がりエッジ部となる。
【００１２】
すなわち、電源回路２１では、容量性負荷としてのＰＤＰ１０内に蓄積されてしまった電荷をコンデンサＣ１に回収し、これを再利用することにより低消費電力化を実現しているのである。
【００１３】
ここで、例えば論理レベル１の画素データビットＤＢ1に応じてスイッチング素子ＳＷＺ1がオン状態になると、上述した如き立ち下がり及び立ち下がりエッジ部での電圧変化が緩やかでありその最大電圧がＶａとなる共振パルス電源電圧が高電圧の画素データパルスとして列電極Ｚ1に供給される。一方、画素データビットＤＢ1が論理レベル０であると、スイッチング素子ＳＷＺ10がオン状態になるので、接地電位に対応した低電圧の画素データパルスが列電極Ｚ1に印加される。この際、ＰＤＰ１０の負荷容量Ｃ0内に蓄積された電荷の一部が列電極Ｚ1及びスイッチング素子ＳＷＺ10なる電流路を介して消費される。従って、画素データビットＤＢ1による各表示ライン毎のビット系列が［１、１、１、１、１、１、１］の如く連続して論理レベル１となる場合、この間、スイッチング素子ＳＷＺ1がオン状態、ＳＷＺ10がオフ状態固定になる。よって、ＰＤＰ１０の負荷容量Ｃ0内に蓄積された電荷の全てをコンデンサＣ１に回収しきれなくなる。その結果、電源ライン２上に印加された共振パルス電源電圧は、その最大電圧Ｖaを維持しつつもその共振振幅が徐々に小となる。つまり、直流の電源電圧を電源ライン２に印加していることと等しい状態（ＤＣ駆動状態）になる。
【００１４】
よって、表示すべき画像の絵柄によっては、コンデンサＣ１、コイルＬ１、Ｌ２及びＰＤＰ１０の負荷容量Ｃ0からなる共振回路がＤＣ駆動状態となり、局部的な発熱の発生及びノイズ発生等による誤動作の恐れがあった。
【特許文献１】特開２００２−１５６９４１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、かかる問題を解決すべく為されたものであり、発熱量を抑えつつ小型化、高信頼性化及び低消費電力化を図ることができる容量性発光素子の駆動装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
請求項１記載による容量性発光素子の駆動装置は、入力映像信号に対応した画素データに応じて複数の駆動電極を介して容量性発光素子の各々に駆動パルスを印加する容量性発光素子の駆動装置であって、一端に基準電圧が印加されているコンデンサと前記コンデンサの他端にその一端が接続されたコイルとを含む電荷回収回路と、前記駆動電極各々毎に設けられており、前記コンデンサに蓄積された電荷に伴う電流を前記コイルの他端を介して前記駆動電極の１に送出する第１スイッチング素子、及び前記容量性発光素子に蓄積された電荷に伴う電流を前記１の駆動電極を介して前記コイルの他端に送出する第２スイッチング素子を含む複数の電荷回収スイッチと、前記駆動電極各々毎に設けられており、前記画素データに応じて所定の高電圧を前記駆動電極の１に印加する第３スイッチング素子、及び前記画素データに応じて前記基準電圧を前記１の駆動電極に印加する第４スイッチング素子を含む複数の出力バッファと、前記画素データに基づいて前記駆動電極毎にその駆動電極上の電圧が前記高電圧から前記低電圧又は前記低電圧から前記高電圧に遷移するか否かを検出し、電圧遷移が生じる前記駆動電極に対応した前記電荷回収スイッチの前記第１又は第２スイッチング素子の内の一方を所定期間に亘りオン状態に設定する一方、電圧遷移が生じない前記駆動電極に対応した前記電荷回収スイッチの前記第１及び第２スイッチング素子を共にオフ状態に設定する駆動制御回路とを備える。
【発明を実施するための最良の形態】
【００１７】
コンデンサに蓄積された電荷に伴う電流を容量性発光素子の各々に接続された複数の駆動電極各々に個別に送出すると共に容量性発光素子の各々に蓄積された電荷に伴う電流を上記駆動電極の各々を介して個別に上記コンデンサに供給する複数の電荷回収スイッチと、画素データに応じた電圧を駆動電極各々に印加する複数の出力バッファと、を備え、画素データに基づき各駆動電極毎にその駆動電極上の電圧が高電圧から低電圧又は低電圧から高電圧に遷移するか否かを検出し、電圧遷移が生じる駆動電極に対応した電荷回収スイッチを所定期間に亘りオン状態に設定する一方、電圧遷移が生じない駆動電極に対応した電荷回収スイッチをオフ状態に設定する。
【実施例】
【００１８】
図２は、容量性発光素子を備えた表示パネルとしてＰＤＰを採用したディスプレイ装置の概略構成を示す図である。
【００１９】
図２において、プラズマディスプレイパネルとしてのＰＤＰ１０には、画面の行方向に伸長して配列された複数の行電極Ｙ1〜Ｙn及びＸ1〜Ｘnと、各行電極に直交し且つ図示せぬ放電空間を挟んで列方向に伸長して配列された複数の列電極Ｚ1〜Ｚmが形成されている。互いに隣接する１対の行電極Ｘ及びＹにて１つの表示ラインを為す。つまり、ＰＤＰ１０には、第１〜第ｎ表示ラインからなるｎ個の表示ラインが形成されている。各表示ラインと、各列電極Ｚとの交叉部に画素を担う放電セルが形成される構造となっている。すなわち、ＰＤＰ１０には、ｎ行ｍ列のマトリクス状に各画素に対応した放電セルが形成されているのである。
【００２０】
行電極駆動回路３０は、壁電荷の残留する放電セルのみを放電させる維持パルスを生成してＰＤＰ１０の行電極Ｘ1〜Ｘnに印加する。行電極駆動回路４０は、全放電セルの状態を初期化するリセットパルス、画素データの書込対象とすべき表示ラインを順次選択する走査パルス、壁電荷の残留する放電セルのみを放電させる維持パルスを生成して上記行電極Ｙ1〜Ｙnに印加する。
【００２１】
駆動制御回路５０は、入力された映像信号に基づき、後述するが如きスイッチング信号ＳＷＨ1〜ＳＷＨm、ＳＷＬ1〜ＳＷＬm、ＳＷＵ1〜ＳＷＵm、ＳＷＤ1〜ＳＷＤmを生成して列電極駆動回路２００に供給する。
【００２２】
列電極駆動回路２００は、上記スイッチング信号ＳＷＨ1〜ＳＷＨm、ＳＷＬ1〜ＳＷＬm、ＳＷＵ1〜ＳＷＵm、ＳＷＤ1〜ＳＷＤmに応じて、ＰＤＰ１０の第１列〜第ｍ列各々に対応したｍ個の画素データパルスを生成し、夫々ＰＤＰ１０の列電極Ｚ1〜Ｚmに印加する。この際、上記走査パルスの印加された行電極Ｙに属する放電セルの各々が画素データパルスに応じて選択的に放電する。つまり、走査パルスが印加され且つ高電圧の画素データパルスが印加された放電セルは放電し、走査パルスが印加されものの低電圧の画素データパルスが印加された放電セルは放電しない。かかる放電の有無によって、各放電セルは壁電荷の存在しない状態又は壁電荷の残留する状態のいずれか一方に設定される。そして、上記行電極駆動回路３０及び４０によって維持パルスが印加される度に、電荷の残留する放電セルのみが放電発光する。
【００２３】
図３は、本発明による駆動装置としての列電極駆動回路２００の内部構成を示す図である。
【００２４】
図３に示すように、列電極駆動回路２００は、電荷回収回路２１０と、画素データパルス発生回路２２０から構成される。
【００２５】
電荷回収回路２１０は、コンデンサＣ１及びインダクタンスとしてのコイルＬから構成される。
【００２６】
コンデンサＣ１は、その一方の電極がＰＤＰ１０の接地電位Ｖｓに接地されており他方の電極がコイルＬの一方の電極に接続されている。コイルＬの他方の電極は充放電ラインＤＣＬを介して画素データパルス発生回路２２０に設けられている充放電端子ＴＭに電気的に接続されている。
【００２７】
画素データパルス発生回路２２０は、ＰＤＰ１０の列電極Ｚ1〜Ｚm各々に対応したｍ個の出力バッファＢ1〜Ｂmと、ｍ個の電荷回収スイッチＤＳ1〜ＤＳmと、外部端子としての充放電端子ＴＭを備える。
【００２８】
出力バッファＢ1〜Ｂmの各々は、ｐチャネル型ＭＯＳ（Metal Oxide Semiconductor）トランジスタＱＰ（以下、単にトランジスタＱＰと称する）及びｎチャネル型ＭＯＳトランジスタＱＮ（以下、単にトランジスタＱＮと称する）から構成される。図３に示すように、各出力バッファＢにおけるトランジスタＱＰのソース電極には直流の電源電圧Ｖａが印加されており、トランジスタＱＮのソース電極は接地電位Ｖｓに接地されている。又、各出力バッファＢ内において、トランジスタＱＰ及びＱＮ各々のドレイン電極が互いに接続されており、この接続点が出力バッファＢの出力端となる。出力バッファＢ1〜Ｂm各々の出力端には、その出力バッファＢに対応した列電極Ｚが接続されている。更に、出力バッファＢ1〜Ｂm各々のトランジスタＱＰのゲート電極には、その出力バッファＢに対応したスイッチング信号ＳＷＨが供給される。すなわち、出力バッファＢ1のトランジスタＱＰのゲート電極にはスイッチング信号ＳＷＨ1、出力バッファＢ2のトランジスタＱＰのゲート電極にはスイッチング信号ＳＷＨ2、出力バッファＢ3のトランジスタＱＰのゲート電極にはスイッチング信号ＳＷＨ3が夫々供給されるのである。又、出力バッファＢ1〜Ｂm各々のトランジスタＱＮのゲート電極には、その出力バッファＢに対応したスイッチング信号ＳＷＬが供給される。すなわち、出力バッファＢ1のトランジスタＱＮのゲート電極にはスイッチング信号ＳＷＬ1、出力バッファＢ2のトランジスタＱＮのゲート電極にはスイッチング信号ＳＷＬ2、出力バッファＢ3のトランジスタＱＮのゲート電極にはスイッチング信号ＳＷＬ3が夫々供給されるのである。
【００２９】
かかる構成により、各出力バッファＢは、駆動制御回路５０から論理レベル０のスイッチング信号ＳＷＨが供給された場合には上記電源電圧Ｖａをその出力端を介してＰＤＰ１０の列電極Ｚに印加する。一方、論理レベル１のスイッチング信号ＳＷＬが供給された場合には上記接地電位Ｖｓをその出力端を介してＰＤＰ１０の列電極Ｚに印加する。
【００３０】
電荷回収スイッチＤＳ1〜ＤＳm各々は、互いにそのソース電極Ｓ同士が接続されたｐチャネル型のＭＯＳトランジスタＱＵ（以下、単にトランジスタＱＵと称する）及びｐチャネル型のＭＯＳトランジスタＱＤ（以下、単にトランジスタＱＤと称する）から構成される。
【００３１】
これら電荷回収スイッチＤＳ1〜ＤＳm各々におけるトランジスタＱＤのドレイン電極Ｄは充放電端子ＴＭに共通に接続されており、各電荷回収スイッチＤＳにおけるトランジスタＱＵのドレイン電極Ｄは、その電荷回収スイッチＤＳに対応した列電極Ｚに接続されている。又、電荷回収スイッチＤＳ1〜ＤＳm各々内において、トランジスタＱＵ及びＱＤ各々のソース電極は互いに接続されていると共に、これらトランジスタＱＵ及びＱＤ各々が構築されるｎチャネル型の半導体形成領域にも接続されている。ここで、トランジスタＱＵのゲート電極にはその電荷回収スイッチＤＳに対応したスイッチング信号ＳＷＵが供給される。すなわち、電荷回収スイッチＤＳ1のトランジスタＱＵのゲート電極にはスイッチング信号ＳＷＵ1、電荷回収スイッチＤＳ2のトランジスタＱＵのゲート電極にはスイッチング信号ＳＷＵ2、電荷回収スイッチＤＳ3のトランジスタＱＵのゲート電極にはスイッチング信号ＳＷＵ3が夫々供給されるのである。一方、電荷回収スイッチＤＳ1〜ＤＳm各々内のトランジスタＱＤのゲート電極にはその電荷回収スイッチＤＳに対応したスイッチング信号ＳＷＤが供給される。すなわち、電荷回収スイッチＤＳ1のトランジスタＱＤのゲート電極にはスイッチング信号ＳＷＤ1、電荷回収スイッチＤＳ2のトランジスタＱＤのゲート電極にはスイッチング信号ＳＷＤ2、電荷回収スイッチＤＳ3のトランジスタＱＤのゲート電極にはスイッチング信号ＳＷＤ3が夫々供給されるのである。
【００３２】
次に、電荷回収回路２１０及び画素データパルス発生回路２２０による実際の動作について説明する。
【００３３】
先ず、駆動制御回路５０は、入力された映像信号を各画素毎の例えば８ビットの画素データに変換し、この画素データを各ビット桁毎に分離して画素データビットＤＢを得る。次に、駆動制御回路５０は、各列毎に、その列に属する第１〜第ｎ表示ライン各々に対応した一連の画素データビットＤＢに対して表示ライン順に各画素データビットＤＢの論理レベルを検出し、この論理レベルが０から１又は１から０に推移したか否かを判定する。
【００３４】
ここで、論理レベル０から１への推移が為されたと判定された場合、駆動制御回路５０は、その判定対象となった画素データビットに対応した列に属する出力バッファＢ及び電荷回収スイッチＤＳ各々に、図４のスイッチングシーケンスＳLHにて示すスイッチング信号ＳＷＨ、ＳＷＬ、ＳＷＵ、及びＳＷＤを供給する。
【００３５】
かかるスイッチングシーケンスＳLHによれば、先ず、論理レベル０のスイッチング信号ＳＷＬ及び論理レベル１のスイッチング信号ＳＷＨに応じて、出力バッファＢのトランジスタＱＰ及びＱＮが共にオフ状態となる。更に、論理レベル０のスイッチング信号ＳＷＵ及び論理レベル１のスイッチング信号ＳＷＤに応じて、電荷回収スイッチＤＳのトランジスタＱＤがオフ状態、ＱＵがオン状態になる。これにより、電荷回収回路２１０のコンデンサＣ１に蓄積されていた電荷に伴う電流がコイルＬ、充放電端子ＴＭ、トランジスタＱＤのドレイン・ソース間に寄生する寄生ダイオードＤ１、トランジスタＱＵを介して列電極Ｚに流れ込み、この列電極Ｚに寄生する負荷容量Ｃ0が充電される。従って、この間、コイルＬ及び負荷容量Ｃ0による共振作用により、図４に示す如く、列電極Ｚ上の電圧が徐々に上昇する。この電圧の上昇区間が画素データパルスの立ち上がりエッジ部となる。すなわち、電荷回収回路２１０のコンデンサＣ１に蓄積されていた電荷を利用して、画素データパルスの立ち上がりエッジ部が生成されるのである。次に、スイッチング信号ＳＷＨが論理レベル１から論理レベル０に推移すると、出力バッファＢのトランジスタＱＰがオン状態となり、電源電圧Ｖａが直接、列電極Ｚに印加される。この電源電圧Ｖａが高電圧の画素データパルスの最高電圧値となる。その後、スイッチング信号ＳＷＵが論理レベル０から論理レベル１に切り替わり、電荷回収スイッチＤＳのトランジスタＱＤ及びＱＵが共にオフ状態になる。これにより、電荷回収回路２１０のコンデンサＣ１からＰＤＰ１０の負荷容量Ｃ0への電荷放出動作が停止する。
【００３６】
一方、画素データビットＤＢが論理レベルが１から０に推移したと判定された場合には、駆動制御回路５０は、図４のスイッチングシーケンスＳHLにて示されるが如きスイッチング信号ＳＷＨ、ＳＷＬ、ＳＷＵ、及びＳＷＤを供給する。
【００３７】
かかるスイッチングシーケンスＳHLによれば、先ず、論理レベル０のスイッチング信号ＳＷＬ及び論理レベル１のスイッチング信号ＳＷＨに応じて、出力バッファＢのトランジスタＱＰ及びＱＮが共にオフ状態となる。更に、論理レベル０のスイッチング信号ＳＷＤ及び論理レベル１のスイッチング信号ＳＷＵに応じて、電荷回収スイッチＤＳのトランジスタＱＵがオフ状態、ＱＤがオン状態になる。これにより、ＰＤＰ１０の負荷容量Ｃ0に蓄積されていた電荷に伴う電流が列電極Ｚ、トランジスタＱＵのドレイン・ソース間に寄生する寄生ダイオードＤ２、トランジスタＱＤ、充放電端子ＴＭ、及びコイルＬを介してコンデンサＣ１に流れ込み、このコンデンサＣ１が充電される。従って、この間、コイルＬ及び負荷容量Ｃ0による共振作用により、図４に示す如く、列電極Ｚ上の電圧が徐々に下降する。この電圧の下降区間が画素データパルスの立ち下がりエッジ部となる。すなわち、ＰＤＰ１０の負荷容量Ｃ0に蓄積されていた電荷を電荷回収回路２１０のコンデンサＣ１に回収する際の動作によって、画素データパルスの立ち下がりエッジ部が生成されるのである。次に、スイッチング信号ＳＷＬが論理レベル０から１に推移すると、出力バッファＢのトランジスタＱＮがオン状態となり、列電極Ｚが０ボルトに接地される。この０ボルトが低電圧の画素データパルスとなる。その後、スイッチング信号ＳＷＤが論理レベル０から論理レベル１に切り替わり、電荷回収スイッチＤＳのトランジスタＱＤ及びＱＵが共にオフ状態になる。これにより、ＰＤＰ１０の負荷容量Ｃ0から電荷回収回路２１０のコンデンサＣ１への電荷回収動作が停止する。
【００３８】
又、表示ライン順に検出された各画素データビットＤＢの論理レベルが連続して１となる場合には、図５に示す如きスイッチングシーケンスＳHHに従って電荷回収スイッチＤＳ及び出力バッフアＢに対する制御を行う。かかる制御により、電荷回収スイッチＤＳのトランジスタＱＤ及びＱＵが共にオフ状態になると共に、出力バッファＢのトランジスタＱＰがオン状態となり、電源電圧Ｖａが列電極Ｚに直接印加される。この際、電荷回収スイッチＤＳのトランジスタＱＤ及びＱＵが共にオフ状態にあるので、電荷回収回路２１０による電荷回収動作は為されない。一方、表示ライン順に検出された各画素データビットＤＢの論理レベルが連続して０となる場合には、図５に示す如きスイッチングシーケンスＳLLに従って電荷回収スイッチＤＳ及び出力バッフアＢに対する制御を行う。かかる制御により、電荷回収スイッチＤＳのトランジスタＱＤ及びＱＵが共にオフ状態になると共に、出力バッファＢのトランジスタＱＮがオン状態となり、列電極Ｚが接地電位（０ボルト）に設定される。
【００３９】
駆動制御回路５０は、ＰＤＰ１０の第１〜第ｍ列各々に対応した画素データビットＤＢ1〜ＤＢmに基づき、電荷回収スイッチＤＳ1〜ＤＳm及び出力バッファＢ1〜Ｂm各々に対して上述した如き駆動を個別に実行する。
【００４０】
図６は、列電極Ｚ1及びＺ2に夫々対応した電荷回収スイッチＤＳ1及びＤＳ2、並びに出力バッファＢ1及びＢ2を抜粋して、上記スイッチングシーケンスＳHL及びＳLHに基づく動作の一例を示す図である。尚、図６に示す実施例においては、ＰＤＰ１０の第１列の各表示ラインに対応した画素データビットＤＢ1の系列が［１、０、１、０］であり、第２列の各表示ラインに対応した画素データビットＤＢ2の系列が［０、１、０、１］である際の動作を示している。
【００４１】
図６に示すように、画素データビットＤＢ1の系列が［１、０、１、０］である場合には、電荷回収スイッチＤＳ1及び出力バッファＢ1に対しては、スイッチングシーケンスＳHL及びＳLHに基づく制御が交互に実施される。これにより、論理レベル１の画素データビットＤＢ1に対応した高電圧（電源電圧Ｖａ）の画素データパルスＤＰH、及び論理レベル０の画素データビットＤＢ1に対応した低電圧（０ボルト）の画素データパルスＤＰLが交互に繰り返し列電極Ｚ1に印加される。この間、画素データビットＤＢ2の系列が［０、１、０、１］である場合には、電荷回収スイッチＤＳ2及び出力バッファＢ2に対しては、図６に示すように、スイッチングシーケンスＳLH及びＳHLに基づく制御が交互に実施される。これにより、論理レベル０の画素データビットＤＢ2に対応した低電圧（０ボルト）の画素データパルスＤＰL、及び論理レベル１の画素データビットＤＢ2に対応した高電圧（電源電圧Ｖａ）の画素データパルスＤＰHが交互に繰り返し列電極Ｚ2に印加される。
【００４２】
この際、図６に示すように、列電極Ｚ1上の電圧が高電圧（電源電圧Ｖａ）から低電圧（０ボルト）に遷移するタイミングと、列電極Ｚ2上の電圧が低電圧から高電圧に遷移するタイミングとは互いにずれている。更に、列電極Ｚ1上の電圧が低電圧（０ボルト）から高電圧（電源電圧Ｖａ）に遷移するタイミングと、列電極Ｚ2上の電圧が高電圧から低電圧に遷移するタイミングとが互いにずれている。すなわち、駆動制御回路５０は、１の電荷回収スイッチＤＳ内のトランジスタＱＵと他の電荷回収スイッチＤＳ内のトランジスタＱＤとを互いに異なるタイミングでオン状態に設定する。更に、１の電荷回収スイッチＤＳ内のトランジスタＱＤと、他の電荷回収スイッチＤＳ内のトランジスタＱＵとを互いに異なるタイミングでオン状態に設定するようにしているのである。
【００４３】
尚、図６に示す実施例においては、高電圧の画素データパルスＤＰHよりも低電圧の画素データパルスＤＰLのパルス幅を広くしているが、図７に示す如く高電圧の画素データパルスＤＰHの方を広くしても良い。
【００４４】
以上の如く、図３に示す列電極駆動回路２００においては、先ず、ＰＤＰ１０の第１〜第ｍ列の各々毎に、その列に対応した一連の画素データビットＤＢの各々が論理レベル１から０又は０から１へと遷移したか否かを判定する。
【００４５】
ここで、画素データビットＤＢが論理レベル１から０又は０から１へと遷移したと判定した場合には、先ず、その列に属する出力バッファＢのトランジスタＱＰ及びＱＮを共にオフ状態に設定する。そして、所定期間に亘りその列に属する電荷回収スイッチＤＳをオン状態（トランジスタＱＵ又はＱＤの一方）に設定して電荷回収回路２１０による電荷回収動作を実行させる（スイッチングシーケンスＳHL又はＳLH）。かかる電荷回収動作により、画素データパルスの立ち上がり又は立ち下がりエッジ部を生成する。次に、電荷回収スイッチＤＳをオフ状態（トランジスタＱＵ及びＱＤの双方）にして電荷回収動作を停止させた後、出力バッフアＢのトランジスタＱＰ及びＱＮのいずれか一方を画素データビットＤＢに応じて択一的にオン状態に設定することにより電源電圧Ｖａ又は０ボルトを所定期間に亘り列電極Ｚに直接印加する。それから、再びその列に属する電荷回収スイッチＤＳをオン状態（トランジスタＱＵ又はＱＤの一方）にして電荷回収回路２１０による電荷回収動作を実行させ（スイッチングシーケンスＳHL又はＳLH）、画素データパルスの立ち下がり又は立ち上がりエッジ部を生成する。
【００４６】
一方、各列に対応した一連の画素データビットＤＢの論理レベルが変化していない、つまり互いに隣接するもの同士が同一論理レベルである場合には、その列に属する電荷回収スイッチＤＳを常時オフ状態にする。その間、出力バッフアＢのトランジスタＱＰ及びＱＮのいずれか一方を画素データビットＤＢに応じて択一的にオン状態に設定することにより、電源電圧Ｖａ又は０ボルトを列電極Ｚに直接印加する（スイッチングシーケンスＳHH又はＳLL）。
【００４７】
このように、図３に示す列電極駆動回路２００においては、先ず、各列毎にその列に対応した画素データビットＤＢによるビット系列が連続して同一論理レベルとなるか否かを判定することにより、列電極Ｚ上の電圧が変化するか否かを検出する。ここで、列電極Ｚ上の電圧が変化する場合（Ｖａから０ボルト又は０ボルトからＶａ）には、電荷回収スイッチＤＳのトランジスタＱＵ又はＱＤの一方をオン状態に設定することにより、電荷回収回路２１０による電荷回収動作を実行させて、画素データパルスの立ち下がり又は立ち上がりエッジ部を生成する。一方、列電極Ｚ上の電圧が変化しない場合には、電荷回収スイッチＤＳのトランジスタＱＵ及びＱＤの双方を常時オフ状態に設定することにより、電荷回収動作を停止させるようにしている。よって、表示すべき画像の絵柄が如何なるものであっても、コンデンサＣ１、コイルＬ及びＰＤＰ１０の負荷容量Ｃ0からなる共振回路がＤＣ駆動状態にはならないので、局部的な発熱の発生及びノイズ発生等による誤動作が防止される。
【００４８】
又、図３に示す列電極駆動回路２００においては、出力バッファＢ1〜Ｂm及び電荷回収スイッチＤＳ1〜ＤＳmの各々をＣＭＯＳ（Complementary Metal Oxide Semiconductor）構造のＩＣにてＩＣパッケージ化している。そして、このＩＣパッケージ設けられている充放電端子ＴＭに、コンデンサＣ１及びコイルＬ各々に対応した２つのディスクリート部品からなる電荷回収回路２１０を外部接続するようにしている。
【００４９】
従って、図１に示す如き構成に比して、外部接続するディスクリート部品の点数が少なくなるので、実装面積及びその消費電力を低下させることが可能になる。
【００５０】
尚、図３に示す構成においては、トランジスタＱＰ、ＱＵ、及びＱＮとしてｐチャネル型のＭＯＳトランジスタを採用しているが、ｎチャネル型のものを採用しても良い。
【００５１】
又、各電荷回収スイッチＤＳ内では、トランジスタＱＵのドレイン電極Ｄを列電極Ｚ、トランジスタＱＤのドレイン電極Ｄを充放電端子ＴＭに夫々接続しているが、トランジスタＱＤのドレイン電極Ｄを列電極Ｚ、トランジスタＱＵのドレイン電極Ｄを充放電端子ＴＭに夫々接続する構成を採用しても良い。
【００５２】
尚、図６においては、列電極Ｚ1の遷移期間（立ち下がり期間）と列電極Ｚ2の遷移期間（立ち上がり期間）との間、並びに、列電極Ｚ2の遷移期間（立ち下がり期間）と列電極Ｚ1の遷移期間（立ち上がり期間）との間に、所定の時間間隔を設けているが、この時間間隔はできるだけ短くする。すなわち、列電極Ｚ1の遷移期間（立ち下がり期間）の終了後、直ちに列電極Ｚ2の遷移期間（立ち上がり期間）を開始させ、列電極Ｚ2の遷移期間（立ち下がり期間）の終了後、直ちに列電極Ｚ1の遷移期間（立ち上がり期間）を開始させるのである。
【００５３】
又、図７においても同様に、列電極Ｚ1の遷移期間（立ち上がり期間）の終了後、直ちに列電極Ｚ2の遷移期間（立ち下がり期間）を開始させ、列電極Ｚ2の遷移期間（立ち上がり期間）の終了後、直ちに列電極Ｚ1の遷移期間（立ち下がり期間）を開始させるようにしても良い。
【図面の簡単な説明】
【００５４】
【図１】容量性の表示パネルに対して各種駆動パルスを印加することにより表示パネルを発光させる駆動装置の一部を示す図である。
【図２】容量性発光素子を備えた表示パネルとしてＰＤＰを採用したディスプレイ装置の概略構成を示す図である。
【図３】図２に示される列電極駆動回路２００の内部構成を示す図である。
【図４】スイッチングシーケンスＳLH及びＳHLを示す図である。
【図５】スイッチングシーケンスＳLL及びＳHHを示す図である。
【図６】電荷回収スイッチＤＳ及び出力バッファＢの動作の一例を示す図である。
【図７】電荷回収スイッチＤＳ及び出力バッファＢの動作の一例を示す図である。
【符号の説明】
【００５５】
50         駆動制御回路
200        列電極駆動回路
210        電荷回収回路
220        画素データパルス発生回路
B1〜Bm     出力バッファ
DS1〜DSm   電荷回収スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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