(57)【要約】【課題】裏面電極表面へのＳｉの拡散を防止し、ペレットとダイパッドとの接着性を向上させる。【解決手段】パワーＭＩＳＦＥＴ等の半導体素子が形成された半導体基板１の裏面に、金膜１５ａを０．３μｍ程度真空蒸着し、さらに、金膜１５ｂを０．６μｍ程度を真空蒸着した後、基板を例えば４０分程度かけて４３５℃まで昇温し、一定期間放置した後、４０分程度かけて放冷することにより、金膜１５ａおよび１５ｂのすべて、もしくは基板１側の一部と基板を構成するＳｉと合金化（Ａｕ−Ｓｉアロイ化）した後、さらに金膜１５ｃを０．３μｍ程度真空蒸着し、放冷する。このように、熱処理（合金化）前にトータル蒸着金膜の５０％以上（より好ましくは７５％以上）の成膜を行うことにより、その後の成膜時間を短縮し、輻射熱によるＳｉの拡散を低減する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金（Ａｕ）を含む電極が形成された半導体装置の製造方法であって、
前記電極の形成工程は、
（ａ）前記半導体基板の前記裏面に前記電極の厚さの５０％以上の厚さの第１金膜を形成する工程と、
（ｂ）前記（ａ）工程の後、前記第１金膜に熱処理を施す工程と、
（ｃ）前記（ｂ）工程の後、前記第１金膜の上部に第２金膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金（Ａｕ）を含む電極が形成された半導体装置の製造方法であって、
前記電極の形成工程は、
（ａ）前記半導体基板の前記裏面に前記電極の厚さの７５％以上の厚さの第１金膜を形成する工程と、
（ｂ）前記（ａ）工程の後、前記第１金膜に熱処理を施す工程と、
（ｃ）前記（ｂ）工程の後、前記第１金膜の上部に第２金膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記（ｂ）工程は、前記半導体基板を構成する半導体と前記第１金膜とを合金化する工程であることを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項４】
前記（ｃ）工程の後、
（ｄ）前記半導体基板を個片化し、半導体チップを形成する工程と、
（ｅ）前記半導体チップをリードフレームのダイパッド上に溶着する工程と、を有することを特徴とする請求項１または２記載の半導体装置の製造方法。
【請求項５】
半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金（Ａｕ）を含む電極が形成された半導体装置の製造方法であって、
前記電極の形成工程は、
前記半導体基板の前記裏面を粗面化した後、その上部に金膜を形成することにより形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関するものであって、特に、その裏面に金（Ａｕ）配線を有する半導体装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体装置の中には、その表面に形成された半導体素子の各部位と電気的に接続される電極を裏面に形成するものがある。
【０００３】
例えば小信号ＭＩＳＦＥＴ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の裏面電極についての開発が行われている。
【０００４】
【発明が解決しようとする課題】
例えば、上記小信号ＭＩＳＦＥＴにおいては、（１）ペレットに金箔を敷く工程を廃止しコストの低減を図る、また、（２）ボンディング時のスクラブを廃止しスループットの向上を図るため、裏面電極を構成する金（Ａｕ）の蒸着時に当該装置内で合金化（アロイ）できるプロセスが検討されている。
【０００５】
しかしながら、上記開発技術においては、裏面電極を構成する金の蒸着後の熱負荷等に関する対策が施されていなかった。
【０００６】
本発明者は、小信号ＭＩＳＦＥＴやパワーＭＩＳＦＥＴの研究、開発に従事しており、これらの製品に関し、例えば０．９μｍ程度の厚さの金膜を用いて裏面電極を形成している。
【０００７】
しかしながら、これらの製品に関し、裏面電極形成後に長期間放置した装置やプロービング工程においてマーキングしたインクのベーク処理を施した装置において剪断強度不良が見られた。
【０００８】
この剪断強度とは、半導体チップ（ペレット、タブ）をダイパッド（タブフレーム）上に接着した後、ペレットに横方向から応力を加えペレットが剥離に至る強度をいう。
【０００９】
剪断強度不良品は良品に比べて裏面電極−ダイパッド間抵抗が大きく、オーミック性が損なわれており、選別時の電気的特性不良となる可能性が高い。
【００１０】
このような不良について本発明者が検討した結果、長期放置の製品や熱負荷が加わった製品においては、裏面電極表面にＳｉ（シリコン）が拡散しやすく、拡散したＳｉやその酸化物がダイパッドとペレットとの接着の際の阻害膜となっていることが分かった。
【００１１】
また、剪断強度の小さいものは、Ｓｉ残り率が小さい。即ち、ペレットに横方向から応力を加え剥離させた場合、ペレットを構成する半導体であるＳｉがダイパッド上に残存する。しかしながら、剪断強度の小さいものは、裏面電極部が剥離の起点となり、ダイパッド上に残存するＳｉの面積が小さくなる。ペレット面積に対するダイパッド上に残存するＳｉの面積の割合をＳｉ残り率という。
【００１２】
さらに、上記不良は、結晶軸が（１００）の半導体基板で確認され、例えば、結晶軸が（１１１）の半導体基板の裏面電極においては、半導体（Ｓｉ）の拡散は問題となっていないため、裏面電極を構成する金属（合金）の結晶成長の状態も関与していると思われる。
【００１３】
本発明の目的は、裏面電極表面への半導体、特に、Ｓｉの拡散を防止することにある。また、ペレットとダイパッドとの接着性を向上することにある。
【００１４】
また、本発明の他の目的は、半導体装置の信頼性を向上させることにある。
【００１５】
本発明の前記目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１７】
本発明の半導体装置の製造方法は、半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金（Ａｕ）を含む電極が形成された半導体装置の製造方法であって、前記電極の形成工程は、（ａ）前記半導体基板の前記裏面に前記電極の厚さの５０％以上の厚さの第１金膜を形成する工程と、（ｂ）前記（ａ）工程の後、前記第１金膜に熱処理を施す工程と、（ｃ）前記（ｂ）工程の後、前記第１金膜の上部に第２金膜を形成する工程と、を有するものである。
【００１８】
本発明の半導体装置の製造方法は、半導体基板の表面に半導体素子が形成され、前記半導体基板の裏面に金（Ａｕ）を含む電極が形成された半導体装置の製造方法であって、前記電極の形成工程は、前記半導体基板の前記裏面を粗面化した後、その上部に金膜を形成することにより形成されるものである。
【００１９】
前記半導体基板は、例えば結晶軸が（１００）である。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には同一の符号を付し、その繰り返しの説明は省略する。
【００２１】
（実施の形態１）
以下、本実施の形態の半導体装置の製造方法を図面を参照しながら説明する。図１および図２は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図である。
【００２２】
まず、図１に示すように、パワーＭＩＳＦＥＴ等の半導体素子が形成された半導体基板１を準備する。
【００２３】
このパワーＭＩＳＦＥＴを形成する工程を簡単に説明する。
【００２４】
まず、例えばｐ型の単結晶シリコンからなる半導体基板（以下、単に「基板」という）１を用意し、基板１を熱酸化することによって、その表面に清浄なゲート酸化膜（ゲート絶縁膜）５を形成する。なお、必要に応じて、素子分離やウエルを形成してもよい。また、あらかじめチャネルインプラを行い、チャネル領域３を形成する。
【００２５】
次いで、基板１上に多結晶シリコン膜を形成し、エッチングすることにより、ゲート電極７を形成する。次に、ゲート電極７の両側の基板１にｎ型不純物をイオン打込みし、ｎ型半導体領域（ソース、ドレイン領域）９を形成する。
【００２６】
次に、例えば酸化シリコン膜をＣＶＤ法により堆積することにより、層間絶縁膜１１を形成し、ｎ型半導体領域９上の層間絶縁膜１１を適宜エッチングにより除去することによりコンタクトホールを形成する。
【００２７】
次に、コンタクトホール内を含む層間絶縁膜１１上に、導電性膜を埋め込むことによりプラグ１３を形成する。
【００２８】
この後、プラグ１３上に必要に応じて配線や絶縁膜を形成してもよいが、ここではそれらの図示を省略する。また、最上層配線上には保護膜が形成される。
【００２９】
その後、基板の表面（パワーＭＩＳＦＥＴ形成側、保護膜側）を下側とし、基板の裏面を研磨し基板１を薄膜化する。次いで、基板の裏面をスピンエッチングした後、真空ベーク（熱処理）を施す。
【００３０】
次いで、基板１の裏面に裏面電極１５を形成する。この裏面電極１５の形成工程を図２および図３を参照しながら詳細に説明する。
【００３１】
まず、図２に示すように、金膜１５ａを０．３μｍ程度真空蒸着する。次いで、金膜１５ｂを０．６μｍ程度を真空蒸着する。なお、ここでは制御性良く金膜を形成するため、２回の真空蒸着により合計０．９μｍの金膜を形成したが、１回の蒸着で０．９μｍの金膜を形成してもよい。
【００３２】
次いで、図３に示すように、基板を例えば４０分程度かけて４３５℃まで昇温する。次いで、４３５℃で１０分程放置した後、４０分程度かけて放冷する。この熱処理により金膜１５ａおよび１５ｂのすべて、もしくは基板１側の一部が基板を構成するＳｉ（シリコン）と合金化（Ａｕ−Ｓｉアロイ化）する。なお、図２において合金化した部分の図示は省略してある。
【００３３】
次いで、金膜１５ｂ上にさらに金膜１５ｃを０．３μｍ程度真空蒸着し、放冷する。なお、図３は、金膜の蒸着パワーと蒸着時間の関係、加熱温度と加熱時間の関係を示す図である。また、Ａは加熱温度、Ｂは昇温時間、Ｃはアロイ前の蒸着金の膜厚、Ｄは放冷時間である（図４および図１０において同じ）。
【００３４】
このように、本実施の形態によれば、金膜をある程度の厚さ（この場合、０．９μｍ）堆積した後、熱処理（合金化）を施したので、Ｓｉの拡散を低減でき、後述するようにペレットの剪断強度を確保することができる。この場合、剪断試験におけるＳｉ残り率は９８．６％であった。
【００３５】
ここで熱処理（合金化）前の金膜の厚さは、金膜の蒸着膜厚計（この場合、０．３＋０．９＋０．３＝１．２μｍ）の５０％以上であることが望ましい。また、より好ましくは７５％以上である。
【００３６】
これに対して、図４に示す条件で金の蒸着を行った場合は、剪断試験におけるＳｉ残り率が低かった。図４は、本実施の形態の効果を示すための金膜の蒸着パワーと蒸着時間の関係、加熱温度と加熱時間の関係を示す図である。
【００３７】
即ち、図４に示すように、金膜１５ａを０．３μｍ程度真空蒸着した後、熱処理（合金化）を施し、その後、金膜１５ｂを０．３μｍ程度真空蒸着し、さらに、金膜１５ｃを０．６μｍ程度を真空蒸着した場合は、剪断試験におけるＳｉ残り率が低かった。
【００３８】
具体的には、金膜１５ａを０．３μｍ程度真空蒸着した後、基板を例えば２０分程度かけて３４０℃まで昇温する。次いで、３４０℃で１０分程放置した後、２０分程度かけて放冷する。この熱処理により金膜１５ａのすべて、もしくは基板１側の一部が基板を構成するＳｉ（シリコン）と合金化（アロイ化）する。
【００３９】
次いで、金膜１５ａ上にさらに金膜１５ｂおよび１５ｃを、それぞれ０．３μｍ、０．６μｍ程度真空蒸着し、放冷する。この場合は、剪断試験におけるＳｉ残り率が低かった。
【００４０】
従って、熱処理（合金化）前の金膜の膜厚を大きくすることによりＳｉの拡散が抑制されることが分かる。この理由について考察すると、以下の２点が挙げられる。
【００４１】
まず、熱処理（合金化）後の金膜の蒸着時の輻射熱の低減が考えられる。即ち、図３に示すように、金膜１５ｃの蒸着時には、ヒーターのスイッチはオフ（ＯＦＦ）状態となり基板自身に熱負荷は加わっていないが、金のターゲットには、金粒子が蒸発（飛散）し易いように熱が加わっている。このターゲットからの輻射熱の影響により基板温度が上昇し、Ｓｉが金や金とＳｉの合金の粒界を介して拡散することが考えられる。
【００４２】
従って、熱処理（合金化）後の金膜の蒸着時間が長い、言い換えれば、熱処理（合金化）後に蒸着すべき金膜の膜厚が大きいほど、輻射熱の影響を受けＳｉが拡散し易くなる。
【００４３】
これに対し、本実施の形態においては、熱処理（合金化）前にトータル金膜の５０％以上（より好ましくは７５％以上）の成膜を行っているので、その後の成膜時間を短縮でき、輻射熱によるＳｉの拡散を低減できる。
【００４４】
さらに、連続する蒸着の膜厚が大きいほど、金膜の表面に拡散するＳｉ量は少なくなると考えられる。
【００４５】
まず、結晶軸が（１００）のＳｉ基板からの金膜の蒸着成長は、Ｖｏｌｍｅｒ−Ｗｅｂｅｒ型の成長をしているものと考えられる。図５の（ａ）〜（ｄ）に、Ｖｏｌｍｅｒ−Ｗｅｂｅｒ型の成長の様子を模式的に示す。Ｖｏｌｍｅｒ−Ｗｅｂｅｒ型の成長は、図示するように、まず、金の粒子が基板上に到達した後、表面拡散し核が形成され（ａ）、その核を中心に金が成長し島状となり、また、各島が合体する（ｂ）。その後、個々の島がさらに成長し（ｃ）、基板に対しほぼ垂直の粒界を有する結晶粒（グレイン）が複数形成される（ｄ）。
【００４６】
このような成長に際し、蒸着（デポ）中はグレインの粒界に比べ、金の表面のエネルギー（化学ポテンシャル）が大きい。従って、Ａｕはエネルギーの低いグレイン粒界に拡散し、ストレスを緩和させる。
【００４７】
しかし、蒸着を中止するとＡｕの表面エネルギーが低下し、グレイン粒界からＡｕが沸き上がる。
【００４８】
従って、粒界拡散するＳｉも、蒸着中は、グレイン粒界へ、蒸着の中止後は、Ａｕ膜の表面に拡散すると考えられる。
【００４９】
従って、熱処理（合金化）前に薄いＡｕ膜しか形成されていないと、その表面には、多数のＳｉが沸き出ていると考えられる。
【００５０】
これに対し、本実施の形態においては、２度の蒸着を行っているとはいえ、熱処理（合金化）前にトータル金膜の５０％以上（より好ましくは７５％以上）の成膜を行っているので、Ｓｉの拡散を低減できる。
【００５１】
ここで、トータル膜厚とは、蒸着金の膜厚の総和で、裏面電極の厚さとほぼ同程度である。
【００５２】
このように、金膜１５ａ、１５ｂおよび１５ｃからなる裏面電極１５を形成した後、ウエハ状態の基板１の各チップにプローブ試験を施し、不良チップをマーキングする。このマーキングインクを定着させるため熱処理（インクベーク）を行う。このインクベークの際にもＳｉが拡散する恐れがあるが、本実施の形態によれば、あらかじめＳｉの拡散が抑制されているため、インクベークの際のＳｉの拡散も低減できる。
【００５３】
次いで、ウエハ状態の基板１をダイシング（個片化）することにより複数の半導体チップ（ペレット）２３を形成する。
【００５４】
次いで、図６および図７に示すように、リードフレーム２０上にペレット２３を接着する。このリードフレームはダイパッド部２０ａとリード部２０ｂよりなり、それぞれの表面には銀（Ａｇ）メッキ２１が施されている（図７参照）。図６は、本実施の形態の半導体装置の製造方法を示す基板の要部斜視図であり、図７は、本実施の形態の半導体装置の製造方法を示す基板の要部断面図であり、図６のＡ−Ａ断面部に対応する。
【００５５】
リードフレーム２０を４００℃〜４６０℃に加熱しながら、ダイパッド部２０ａ上にペレットを押しつけ、Ｓｉ、ＡｕおよびＡｇを共晶合金化し、ペレットをダイパッド部２０ａ上に溶着する（ダイボンディング）。２５は、共晶合金化部である。
【００５６】
次いで、ペレットの表面のパッド部とリード部とをワイヤ２７で接続する（ワイヤボンディング）。このパッド部は、最上層配線が保護膜から露出した部分である。
【００５７】
ダイボンディングを行った後、例えば、ペレットに横方向から力を加えペレットが剥離に至る応力を測定する。また、剥離した際のダイパッド部２０ａ上の剥離痕を検証する。
【００５８】
即ち、ペレットがその厚さの途中で剥離した場合は、剥離痕がＳｉとなり、Ｓｉ残り率が１００％となる。それに対し、裏面配線（１５ａ、１５ｂ、１５ｃ）部で剥離した場合は、剥離痕が金となりＳｉ残り率が０％となる。このＳｉ残り率が大きいと剪断強度が大きくなる。
【００５９】
裏面電極表面や裏面電極中にＳｉもしくはその酸化物が析出している場合には、これらが阻害膜となりＳｉ残り率が低下する。図８にペレット裏面のＳｉおよび酸素（Ｏ）のペレット裏面のオージェ分析強度とＳｉ濡れ率（残り率）の関係を示す。（ａ）は、Ｓｉについて、（ｂ）は、酸素についてのグラフである。Ｓｉ残り率が大きいほど、Ｓｉや酸素の表面濃度が小さくなることが分かる。ちなみに、Ｓｉ残り率の規格は例えば５０％以上である。
【００６０】
このように、本実施の形態によれば、Ｓｉの拡散を抑制できるため、Ｓｉ残り率を大きくでき、規格を遵守することができる。
【００６１】
次いで、インクベーク温度とペレット裏面のＳｉのオージェ分析強度との関係を図９に示す。図に示すように、インクベーク温度が上昇するに従ってＳｉの強度が大きくなっている。また、一定のインクベーク温度について比較するとベーク時間が長い方がＳｉの強度が大きい。インクベーク時間は、７０分、９０分および１１０分の各仕様のものについて検討した。
【００６２】
しかしながら、本実施の形態によれば、Ｓｉの拡散を抑制できるため、インクベークを行っても、Ｓｉ残り率を大きくでき、剪断強度を確保することができる。
【００６３】
次いで、熱処理（合金化）温度と昇温速度等について考察する。図１０は、熱処理（合金化）温度および昇温速度等とＳｉ残り率等の関係を示す図表である。
【００６４】
（ａ）は、上記実施の形態の場合に対応する。（ｂ）は、昇温時間および放冷時間を２０分と短くした場合、（ｃ）は、昇温時間および放冷時間を２０分と短くし、さらに、加熱温度を２８０℃と低くした場合を示す。なお、金膜１５ａ、１５ｂおよび１５ｃの膜厚と熱処理（合金化）のタイミングは、（ａ）の場合と同様である。
【００６５】
（ａ）において、インクベークを行わなかった場合は、Ｓｉ残り率は９８．６％であり、インクベークを行った場合は、Ｓｉ残り率は９８．７％であった。即ち、本実施の形態の裏面電極の蒸着方法によれば、インクベークの有無に関わらず、Ｓｉ残り率を大きくすることができた。また、この場合、歩留まりは９９．３０％であり、ＶＳＤＦ不良率は０％であった。このＶＳＤＦは裏面電極をソース電極として使用する小信号ＭＩＳＦＥＴにおける電気的特性検査項目の一つで、あるドレイン電流値におけるソース−ドレイン間順方向電圧である。剪断強度不良品は良品に比べ、裏面電極−ダイパッド間抵抗が大きいため、ＶＳＤＦ不良率が高くなる。即ち、このＶＳＤＦ不良率とは、剪断強度不良の程度を反映すると考えられる。
【００６６】
（ｂ）において、インクベークを行わなかった場合は、Ｓｉ残り率は９７．５％であり、インクベークを行った場合は、Ｓｉ残り率は９６．３％であった。また、歩留まりは９９．１０％であり、ＶＳＤＦ不良率は０％であった。従って、ゆっくりと昇温し、また、放冷時間を長く確保した（ａ）の方が装置の特性が向上していることがわかる。
【００６７】
（ｃ）において、インクベークを行わなかった場合は、Ｓｉ残り率は９８．０％であり、インクベークを行った場合は、Ｓｉ残り率は９７．７％であった。また、歩留まりは９８．７０％であり、ＶＳＤＦ不良率は０％であった。
【００６８】
これらの比較試験から、加熱温度が高い方が歩留まりは向上するが、この場合は、昇温時間および放冷時間を長く確保し、ゆっくり昇温し、また、完全に冷ます方が良いことが分かる。
【００６９】
（実施の形態２）
本実施の形態においては、裏面電極の形成前に基板の裏面を粗面化し、金膜の成長状態を変えることにより、Ｓｉの拡散の通路となる結晶粒界を低減する。なお、基板１の裏面のスピンエッチング後の真空ベーク（熱処理）の工程までは、実施の形態１と同様であるため、その説明を省略する。
【００７０】
上記真空ベーク後、基板１の裏面を粗面化する。具体的には、ＣＦ４（四フッ化炭素）処理を行うことにより粗面化する。
【００７１】
次いで、粗面化された基板の裏面上に、金膜１５ａを例えば０．３μｍ程度蒸着する。この際、基板の裏面は粗面化されているため、金膜の成長方向が、結晶軸が（１００）の基板（Ｓｉ）の影響を受けず、ランダムな方向に成長すると考えられる。
【００７２】
例えば、結晶軸（１００）の基板上に成長する場合のＡｕのエピタキシィ関係が崩れ、アモルファスに近い状態でＡｕが成長すると考えられる。
【００７３】
その結果、Ｓｉの拡散経路となる結晶粒界（図５を参照しながら説明したデンドライド間の経路）が減少し、Ｓｉの拡散を抑制できる。
【００７４】
その後、例えば熱処理（合金化）を施し、さらに、０．６μｍ程度の金膜１５ｂおよび０．３μｍ程度の金膜１５ｃを蒸着する。
【００７５】
この際の金膜の成長も、下層の金膜１５ａのエピタキシィ関係が崩れているため、アモルファスに近い状態でＡｕが成長すると考えられる。
【００７６】
このように、本実施の形態によれば、裏面電極を構成する金属の成長の前に基板の裏面を粗面化し、その結晶軸の影響を低減したので、成長する金属の結晶粒界を低減でき、基板を構成する半導体の裏面電極表面への拡散を防止することができる。
【００７７】
以上、発明者によってなされた本発明を、実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７８】
特に、前述の実施の形態においては、パワーＭＩＳＦＥＴを例に説明したが、かかる素子に限定されるものではなく、ペレットの裏面電極側をダイパッドに接着させる半導体装置に広く適用することができる。
【００７９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００８０】
裏面電極を有する半導体装置の形成において、半導体基板の裏面に裏面電極の厚さの５０％以上の厚さの第１金膜を形成した後、熱処理を施し、さらに、第１金膜の上部に第２金膜を形成したので、裏面電極表面への半導体、特に、Ｓｉの拡散を防止することができる。その結果、ペレットとダイパッドの接着性を向上させることができる。また、半導体装置の信頼性を向上させることができる。また、半導体装置の歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図２】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図３】金膜の蒸着パワーと蒸着時間の関係、加熱温度と加熱時間の関係を示す図である。
【図４】本発明の実施の形態１の効果を示すための金膜の蒸着パワーと蒸着時間の関係、加熱温度と加熱時間の関係を示す図である。
【図５】（ａ）〜（ｄ）は、Ｖｏｌｍｅｒ−Ｗｅｂｅｒ型の成長の様子を模式的に示す図である。
【図６】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部斜視図である。
【図７】本発明の実施の形態１である半導体装置の製造方法を示す基板の要部断面図である。
【図８】ペレット裏面のＳｉおよび酸素（Ｏ）のペレット裏面のオージェ分析強度とＳｉ濡れ率（残り率）の関係を示す図（グラフ）である。
【図９】インクベーク温度とペレット裏面のＳｉのオージェ分析強度との関係を示す図（グラフ）である。
【図１０】熱処理（合金化）温度および昇温速度等とＳｉ残り率等の関係を示す図表である。
【符号の説明】
１    半導体基板（基板）
３    チャネル領域
５    ゲート酸化膜
７    ゲート電極
９    ｎ型半導体領域
１１    層間絶縁膜
１３    プラグ
１５    裏面電極
１５ａ    金膜
１５ｂ    金膜
１５ｃ    金膜
２０    リードフレーム
２０ａ    ダイパッド部
２０ｂ    リード部
２１    銀メッキ
２３    ペレット
２５    共晶合金化部
２７    ワイヤ
【図１】
2005019633.tif 000003
【図２】
2005019633.tif 000004
【図３】
2005019633.tif 000005
【図４】
2005019633.tif 000006
【図５】
2005019633.tif 000007
【図６】
2005019633.tif 000008
【図７】
2005019633.tif 000009
【図８】
2005019633.tif 000010
【図９】
2005019633.tif 000011
【図１０】
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