(57)【要約】【課題】  １つのデータ処理内容を複数のデータ処理部で分割して並行処理する際に、最初のデータが出力されるまでの遅延を最小限に抑えることを可能とするデータ処理装置及びその方法を提供する。【解決手段】  音声符号化装置１の各データ処理部間には、処理済みのデータを一時的に格納するためのＲＡＭが２つずつ設けられている。制御部３５は、前段のデータ処理部において次段のデータ処理部で１回の処理に必要なデータ量が処理され、処理済みのデータが一方のＲＡＭに格納されると、次に処理したデータを格納するＲＡＭを他方に切り替えると同時に、次段のデータ処理部により上記一方のＲＡＭからデータを読み出すように制御する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
直列に接続され、１つのデータ処理内容を分割して並行処理する複数のデータ処理手段と、
一対の記憶部を有し、各データ処理手段間でデータの受け渡しを行う場合に、前段のデータ処理手段による一方の記憶部へのデータの書き込みと、次段のデータ処理手段による他方の記憶部からのデータの読み出しとを並行して行うことが可能な記憶手段と、
上記複数のデータ処理部の動作を個別に制御する制御手段とを備え、
上記制御手段は、前段のデータ処理手段において次段のデータ処理手段で１回の処理に必要なデータ量分のデータが処理され一方の記憶部に格納されると、上記前段のデータ処理手段に対して、次に処理した上記次段のデータ処理手段で１回の処理に必要なデータ量分のデータを他方の記憶部に書き込むように制御すると同時に、上記次段のデータ処理手段に対して、上記一方の記憶部に格納されたデータを読み出すように制御する
ことを特徴とするデータ処理装置。
【請求項２】
上記一対の記憶部は、それぞれ次段のデータ処理手段で１回の処理に必要なデータ量と略々同じ容量を有していることを特徴とする請求項１記載のデータ処理装置。
【請求項３】
上記制御手段は、一のデータ処理手段について、データを読み出すべき記憶部にデータが格納されていないか又は処理済みのデータを書き込むべき記憶部に空き容量がない場合、該一のデータ処理手段の動作を停止させることを特徴とする請求項１記載のデータ処理装置。
【請求項４】
上記記憶手段に対するデータの書き込み及び読み出しが可能な外部のデータ処理装置と接続されており、
上記制御手段は、一のデータ処理手段の処理内容が変更された場合、該一のデータ処理手段で１回の処理に必要なデータ量分のデータが前段の記憶手段に格納されたタイミングを上記外部のデータ処理装置に通知すると共に、該外部のデータ処理装置によって上記前段の記憶手段から読み出され処理されたデータを次段の記憶手段に書き込むことが可能になったタイミングを上記外部のデータ処理装置に通知する
ことを特徴とする請求項１記載のデータ処理装置。
【請求項５】
直列に接続され、１つのデータ処理内容を分割して並行処理する複数のデータ処理手段と、一対の記憶部を有し、各データ処理手段間でデータの受け渡しを行う場合に、前段のデータ処理手段による一方の記憶部へのデータの書き込みと、次段のデータ処理手段による他方の記憶部からのデータの読み出しとを並行して行うことが可能な記憶手段と、上記複数のデータ処理部の動作を個別に制御する制御手段とを備えるデータ処理装置のデータ処理方法であって、
上記制御手段が、前段のデータ処理手段において次段のデータ処理手段で１回の処理に必要なデータ量分のデータが処理され一方の記憶部に格納されると、上記前段のデータ処理手段に対して、次に処理した上記次段のデータ処理手段で１回の処理に必要なデータ量分のデータを他方の記憶部に書き込むように制御すると同時に、上記次段のデータ処理手段に対して、上記一方の記憶部に格納されたデータを読み出すように制御する制御工程を有する
ことを特徴とするデータ処理方法。
【請求項６】
上記一対の記憶部は、それぞれ次段のデータ処理手段で１回の処理に必要なデータ量と略々同じ容量を有していることを特徴とする請求項５記載のデータ処理方法。
【請求項７】
上記制御工程では、一のデータ処理手段について、データを読み出すべき記憶部にデータが格納されていないか又は処理済みのデータを書き込むべき記憶部に空き容量がない場合、該一のデータ処理手段の動作を停止させることを特徴とする請求項５記載のデータ処理方法。
【請求項８】
上記データ処理装置は、上記記憶手段に対するデータの書き込み及び読み出しが可能な外部のデータ処理装置と接続されており、
一のデータ処理手段の処理内容が変更された場合、該一のデータ処理手段で１回の処理に必要なデータ量分のデータが前段の記憶手段に格納されたタイミングを上記制御手段が上記外部のデータ処理装置に通知すると共に、該外部のデータ処理装置によって上記前段の記憶手段から読み出され処理されたデータを次段の記憶手段に書き込むことが可能になったタイミングを上記制御手段が上記外部のデータ処理装置に通知する通知工程をさらに有する
ことを特徴とする請求項５記載のデータ処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、１つのデータ処理内容を複数のデータ処理部で分割して並行処理するデータ処理装置及びその方法に関する。
【背景技術】
【０００２】
従来、１つのデータ処理内容を複数のデータ処理部で分割して処理するデータ処理装置としては、各データ処理部間に記憶部を設け、処理済みのデータをこの記憶部に一時的に格納することで、効率的に並行処理を行うものが知られている。
【０００３】
例えば、下記特許文献１に記載されている並列処理プロセッサシステムでは、各データ処理部（プロセッサ）間に２つの記憶部が設けられており、前段のデータ処理部による記憶部へのデータ書き込みと次段のデータ処理部による記憶部からのデータ読み出しとが同時に可能とされている。また、この並列処理プロセッサシステムでは、全データ処理部の処理時間のうち最も長いものと同じか、それ以上の長さの周期で同期信号が設定されており、その同期信号が発生されると各データ処理部が次のフェーズの処理を開始する。このため、各データ処理部は、他のデータ処理部の状態を意識することなく次の処理に移ることができる。
【０００４】
【特許文献１】特開平５−２１６８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ここで、上述した特許文献１記載の並列処理プロセッサシステムでは、１つの同期信号により全てのデータ処理部を並行動作させているため、任意のデータ処理部から次段のデータ処理部に出力するデータ量を全てのデータ処理部で揃える必要がある。したがって、処理に必要なデータ量が記憶部に格納された場合であっても、全データ処理部で揃えられたデータ量分のデータが記憶部に格納され、同期信号が発生されるまで、処理を開始することができず、最初のデータが出力されるまでに遅延が生じてしまうという問題があった。
【０００６】
本発明は、このような従来の実情に鑑みて提案されたものであり、１つのデータ処理内容を複数のデータ処理部で分割して並行処理する際に、最初のデータが出力されるまでの遅延を最小限に抑えることを可能とするデータ処理装置及びその方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上述した目的を達成するために、本発明に係るデータ処理装置は、直列に接続され、１つのデータ処理内容を分割して並行処理する複数のデータ処理手段と、一対の記憶部を有し、各データ処理手段間でデータの受け渡しを行う場合に、前段のデータ処理手段による一方の記憶部へのデータの書き込みと、次段のデータ処理手段による他方の記憶部からのデータの読み出しとを並行して行うことが可能な記憶手段と、上記複数のデータ処理部の動作を個別に制御する制御手段とを備え、上記制御手段は、前段のデータ処理手段において次段のデータ処理手段で１回の処理に必要なデータ量分のデータが処理され一方の記憶部に格納されると、上記前段のデータ処理手段に対して、次に処理した上記次段のデータ処理手段で１回の処理に必要なデータ量分のデータを他方の記憶部に書き込むように制御すると同時に、上記次段のデータ処理手段に対して、上記一方の記憶部に格納されたデータを読み出すように制御するものである。
【０００８】
また、上述した目的を達成するために、本発明に係るデータ処理方法は、直列に接続され、１つのデータ処理内容を分割して並行処理する複数のデータ処理手段と、一対の記憶部を有し、各データ処理手段間でデータの受け渡しを行う場合に、前段のデータ処理手段による一方の記憶部へのデータの書き込みと、次段のデータ処理手段による他方の記憶部からのデータの読み出しとを並行して行うことが可能な記憶手段と、上記複数のデータ処理部の動作を個別に制御する制御手段とを備えるデータ処理装置のデータ処理方法であって、上記制御手段が、前段のデータ処理手段において次段のデータ処理手段で１回の処理に必要なデータ量分のデータが処理され一方の記憶部に格納されると、上記前段のデータ処理手段に対して、次に処理した上記次段のデータ処理手段で１回の処理に必要なデータ量分のデータを他方の記憶部に書き込むように制御すると同時に、上記次段のデータ処理手段に対して、上記一方の記憶部に格納されたデータを読み出すように制御する制御工程を有するものである。
【０００９】
このようなデータ処理装置及びその方法では、各データ処理手段間に、一対の記憶部を有し、各データ処理手段間でデータの受け渡しを行う場合に、前段のデータ処理手段による一方の記憶部へのデータの書き込みと、次段のデータ処理手段による他方の記憶部からのデータの読み出しとを並行して行うことが可能な記憶手段が設けられており、前段のデータ処理手段において次段のデータ処理手段で１回の処理に必要なデータ量分のデータが処理され一方の記憶部に格納されると、上記前段のデータ処理手段に対して、次に処理した上記次段のデータ処理手段で１回の処理に必要なデータ量分のデータを他方の記憶部に書き込むように制御すると同時に、上記次段のデータ処理手段に対して、上記一方の記憶部に格納されたデータを読み出すように制御する。
【発明の効果】
【００１０】
本発明に係るデータ処理装置及びその方法によれば、１つのデータ処理内容を複数のデータ処理手段で分割して並行処理する際に、記憶手段の容量を最小限に抑えつつ、最初のデータが出力されるまでの遅延を最小限に抑えることが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。この実施の形態は、本発明に係るデータ処理装置及びその方法を、入力された２チャンネル（Ｌ／Ｒ）のデジタルステレオ音声信号を圧縮符号化して出力する音声符号化装置に適用したものである。
【００１２】
先ず、本実施の形態における音声符号化装置の概略構成を図１に示す。図１に示すように、本実施の形態における音声符号化装置１は、入力されたデジタルステレオ音声信号に対して５種類のデータ処理を施すデータ処理部として、ＱＭＦ（Quadrature Mirror Filter）を用いてデジタルステレオ音声信号を例えば４つの周波数帯域（４バンド）の信号に帯域分割するＱＭＦモジュール１０と、帯域分割された信号に対してチャンネル混合、チャンネル切替、或いはチャンネル重み付け等の処理を施すチャンネルスイッチング（以下、ＣＨＳＷという。）モジュール１５と、ＣＨＳＷモジュール１５から出力された信号に対してゲイン制御処理を施すゲインコントロール（以下、ＧＣという。）モジュール２０と、ゲイン制御処理が施された時間軸上の信号に対してＭＤＣＴ（Modified Discrete Cosine Transformation）等の直交変換を施して周波数軸上のスペクトル信号を生成するＭＤＣＴモジュール２５と、スペクトル信号に対して量子化・符号化処理を施すビットアロケーション／パッキング（以下、ＰＡＣＫという。）モジュール３０とを有している。
【００１３】
また、音声符号化装置１において、上述した各データ処理部間には、処理済みのデータを一時的に格納するためのＲＡＭ（Random Access Memory）が２つずつ設けられている。すなわち、ＱＭＦモジュール１０とＣＨＳＷモジュール１５との間にはＲＡＭ１２，１３が設けられ、ＱＭＦモジュール１０及びＣＨＳＷモジュール１５には、それぞれこの２つのＲＡＭ１２，１３の何れか一方に切り替えるためのスイッチ１１，１４が接続されている。同様に、ＣＨＳＷモジュール１５とＧＣモジュール２０との間にはＲＡＭ１７，１８が設けられ、スイッチ１６，１９によって何れか一方に切り替えられる。また、ＧＣモジュール２０とＭＤＣＴモジュール２５との間に設けられたＲＡＭ２２，２３は、スイッチ２１，２４によって切り替えられ、ＭＤＣＴモジュール２５とＰＡＣＫモジュール３０との間に設けられたＲＡＭ２７，２８は、スイッチ２６，２９によって切り替えられる。
【００１４】
なお、この音声符号化装置１において、上述した全てのデータ処理部、ＲＡＭ及びスイッチの動作は、制御部３５によって個別に制御される。
【００１５】
ここで、ＱＭＦモジュール１０は、入力されたデジタルステレオ音声信号について、１０２４サンプル×２チャンネル（Ｌ／Ｒ）を単位として、すなわち２０４８サンプル分のデータを単位として処理を行い、４バンド×２チャンネル（Ｌ／Ｒ）の計２０４８サンプル分のデータを単位として出力する。また、ＣＨＳＷモジュール１５は、４バンド×２チャンネル（Ｌ／Ｒ）の計２０４８サンプル分のデータを単位として処理を行い、４バンド×２チャンネル（main／sub）の計２０４８サンプル分のデータを生成して、１バンド×１チャンネルの計２５６サンプル分のデータを単位として出力する。また、ＧＣモジュール２０及びＭＤＣＴモジュール２５は、１バンド×１チャンネルの計２５６サンプル分のデータを単位として処理を行い、１バンド×１チャンネルの計２５６サンプル分のデータを単位として出力する。また、ＰＡＣＫモジュール３０は、４バンド×１チャンネルの計１０２４サンプルのデータを単位として処理を行い、２チャンネル分のデータをまとめて出力する。
【００１６】
以下、音声符号化装置１の各データ処理部における処理と、各データ処理部間に設けられた２つのＲＡＭの切り替え制御について、図１を参照しながら説明する。
【００１７】
先ずＱＭＦモジュール１０は、入力されたデジタルステレオ音声信号に対して帯域分割処理を施し、処理済みのデータをＲＡＭ１２に書き込む。ＱＭＦモジュール１０が４バンド×２チャンネルの２０４８サンプル分のデータを処理し終えると、すなわちＲＡＭ１２に２０４８サンプル分のデータが格納されると、制御部３５は、スイッチ１１をＲＡＭ１３に切り替える。これにより、次にＱＭＦモジュール１０で処理される２０４８サンプル分のデータは、ＲＡＭ１３に書き込まれるようになる。また、制御部３５は、スイッチ１１をＲＡＭ１３に切り替えている間、スイッチ１４をＲＡＭ１２に切り替える。
【００１８】
次にＣＨＳＷモジュール１５は、ＲＡＭ１２に格納されていた２０４８サンプル分のデータに対して所定の処理を施し、１バンド×１チャンネルの２５６サンプル分のデータをＲＡＭ１７に書き込む。ＲＡＭ１７に２５６サンプル分のデータが格納されると、制御部３５は、スイッチ１６をＲＡＭ１８に切り替える。これにより、ＣＨＳＷモジュール１５で次に処理される２５６サンプル分のデータは、ＲＡＭ１８に書き込まれるようになる。また、制御部３５は、スイッチ１６をＲＡＭ１８に切り替えている間、スイッチ１９をＲＡＭ１７に切り替える。
【００１９】
続いてＧＣモジュール２０は、ＲＡＭ１７に格納されていた２５６サンプル分のデータに対してゲイン制御処理を行い、１バンド×１チャンネルの２５６サンプル分のデータをＲＡＭ２２に書き込む。ＲＡＭ２２に２５６サンプル分のデータが格納されると、制御部３５は、スイッチ２１をＲＡＭ２３に切り替える。これにより、ＧＣモジュール２０で次に処理される２５６サンプル分のデータは、ＲＡＭ２３に書き込まれるようになる。また、制御部３５は、スイッチ２１をＲＡＭ２３に切り替えている間、スイッチ２４をＲＡＭ２２に切り替える。
【００２０】
続いてＭＤＣＴモジュール２５は、ＲＡＭ２２に格納されていた２５６サンプル分のデータに対して直交変換処理を行い、１バンド×１チャンネルの２５６サンプル分のデータをＲＡＭ２７に書き込む。ここで、後段のＰＡＣＫモジュール３０では、１回の処理に４バンドの１０２４サンプル分のデータを必要とするため、制御部３５は、ＭＤＣＴモジュール２５における処理が４回終わり、ＲＡＭ２７に１０２４サンプル分のデータが格納されるまで、スイッチ２６をＲＡＭ２７に接続する。その間、スイッチ２４は３回切り替わり、ＭＤＣＴモジュール２５は、ＲＡＭ２２とＲＡＭ２３とから交互にデータを引き取り、順次処理していく。ＲＡＭ２７に１０２４サンプル分のデータが格納されると、制御部３５は、スイッチ２６をＲＡＭ２８に切り替える。これにより、ＭＤＣＴモジュール２５で次に処理される１０２４サンプル分のデータは、ＲＡＭ２８に書き込まれるようになる。また、制御部３５は、スイッチ２６をＲＡＭ２８に切り替えている間、スイッチ２９をＲＡＭ２８に切り替える。
【００２１】
続いてＰＡＣＫモジュール３０は、ＲＡＭ２７に格納されていた１０２４サンプル分のデータに対して量子化・符号化処理を行い、処理済みのデータを２チャンネル分まとめて出力する。
【００２２】
以上のように、本実施の形態における音声符号化装置１では、各データ処理部間に処理済みのデータを一時的に格納するためのＲＡＭを２つずつ設け、次段のデータ処理部で１回の処理に必要なデータ量を処理して一方のＲＡＭに書き込む毎に、処理済みのデータを書き込むＲＡＭを他方に切り替える。したがって、各データ処理部間のＲＡＭのメモリサイズは、次段のデータ処理部が１回の処理に必要なデータ量と略々同じであればよい。すなわち、ＣＨＳＷモジュール１５では１回の処理に２チャンネル分のデータを必要とするため、ＲＡＭ１２，１３は、２０４８サンプル分のメモリサイズと略々同じメモリサイズであればよい。同様に、ＧＣモジュール２０及びＭＤＣＴモジュール２５では各バンド毎に処理を行うため、ＲＡＭ１７，１８，２２，２３は、２５６サンプル分のメモリサイズと略々同じメモリサイズであればよく、ＰＡＣＫモジュール３０では各チャンネル毎に処理を行うため、ＲＡＭ２７，２８は、１０２４サンプル分のデータサイズと略々同じメモリサイズであればよい。
【００２３】
上述した音声符号化装置１における並行処理の流れを図２に示す。ＱＭＦモジュール１０が最初の２０４８サンプル分のデータ処理を終えると、ＣＨＳＷモジュール１５は、ＱＭＦモジュール１０から出力された２０４８サンプル分のデータを処理し、スイッチ１６を切り替えながら２５６サンプルずつ８回に分けてＲＡＭ１７，１８に交互に出力する。ＧＣモジュール２０は、ＣＨＳＷモジュール１５が２５６サンプル分のデータ処理を終えると、そのデータを読み出して処理を始める。ＭＤＣＴモジュール２５は、ＧＣモジュール２０が２５６サンプル分のデータ処理を終えると、そのデータを読み出して処理を始める。そしてＰＡＣＫモジュール３０は、ＭＤＣＴモジュール２５が２５６サンプルずつ４回のデータ処理を終えると、その出力である１０２４サンプル分のデータを読み出して処理を始める。
【００２４】
一方、前述した特許文献１のように、同期クロックを用いて制御した場合における並行処理の流れを図３に示す。ＱＭＦモジュール１０が最初の２０４８サンプル分のデータ処理を終えると、同期クロックにより、ＱＭＦモジュール１０は次の２０４８サンプル分の処理を開始し、ＣＨＳＷモジュール１５はＱＭＦモジュール１０から出力された２０４８サンプル分のデータを読み出して処理を始める。次の同期クロックにより、ＧＣモジュール２０は、ＣＨＳＷモジュール１５から出力された２０４８サンプル分のデータを読み出して処理を始める。このとき、ＱＭＦモジュール１０及びＣＨＳＷモジュール１５は、それぞれ次の２０４８サンプル分のデータ処理を始める。さらに次の同期クロックにより、ＭＤＣＴモジュール２５は、ＧＣモジュール２０から出力された２０４８サンプル分のデータを読み出して処理を始める。このとき、ＱＭＦモジュール１０、ＣＨＳＷモジュール１５及びＧＣモジュール２０は、それぞれ次の２０４８サンプル分のデータ処理を始める。さらにその次の同期クロックにより、ＰＡＣＫモジュール３０は、ＭＤＣＴモジュール２５から出力された２０４８サンプル分のデータを読み出して処理を始める。このとき、ＱＭＦモジュール１０、ＣＨＳＷモジュール１５、ＧＣモジュール２０及びＭＤＣＴモジュール２５は、それぞれ次の２０４８サンプル分のデータ処理を始める。
【００２５】
この図２、図３を比較して分かるように、本実施の形態における音声符号化装置１によれば、デジタルステレオ音声信号が入力されてから出力信号が最初に出力されるまでの遅延を、従来よりも短く最小限に抑えることができる。
【００２６】
また、本実施の形態における音声符号化装置１では、ＱＭＦモジュール１０とＣＨＳＷモジュール１５との間に２０４８サンプル分のＲＡＭを２個、ＣＨＳＷモジュール１５とＧＣモジュール２０との間に２５６サンプル分のＲＡＭを２個、ＧＣモジュール２０とＭＤＣＴモジュール２５との間に２５６サンプル分のＲＡＭを２個、ＭＤＣＴモジュール２５とＰＡＣＫモジュール３０との間に１０２４サンプル分のＲＡＭを２個用意すればよいのに対し、図３に示した従来技術においては、全てのデータ処理部間に２０４８サンプル分のＲＡＭを２個用意する必要がある。
【００２７】
したがって、本実施の形態における音声符号化装置１によれば、各データ処理部間のＲＡＭのメモリサイズを小さくすることができる。特に、音声符号化装置１をＬＳＩ（Large-Scale Integrated circuit）で構成した場合には、その規模がメモリサイズによって支配的に決まるため、メモリサイズを小さくすることで、ＬＳＩの規模を小さくすることができる。
【００２８】
さらに、本実施の形態における音声符号化装置１では、制御部３５により各データ処理部を個別に制御しているため、各データ処理部に供給されている動作クロックの制御も個別に行うことができ、一部のデータ処理部への供給クロックを停止・再開させることも可能である。
【００２９】
例えば、最初にデジタルステレオ音声信号が入力された場合、ＱＭＦモジュール１０におけるデータ処理が終了するまで、ＣＨＳＷモジュール１５以降のデータ処理部は、処理すべきデータがない。そこで、ＣＨＳＷモジュール１５以降のデータ処理部に供給されている動作クロックを停止することによって、消費電力を抑えることができる。
【００３０】
各データ処理部に対する供給クロックの状態遷移のロジックは、図４のようになる。すなわち、あるデータ処理部について、入力側のＲＡＭに処理すべきデータが存在していないか又は出力側のＲＡＭに空き容量がない場合には、制御部３５は、そのデータ処理部に対する動作クロックの供給を停止する。一方、入力側のＲＡＭに処理すべきデータが存在し、且つ出力側のＲＡＭに空き容量がある場合には、制御部３５は、そのデータ処理部に対して動作クロックを供給する。
【００３１】
さらにまた、本実施の形態における音声符号化装置１では、制御部３５によりデータ処理部のみならず各ＲＡＭについても個別に制御しているため、各ＲＡＭに格納されたデータに対して外部からアクセスし、そのデータを外部の処理装置で処理することも可能とされる。これにより、あるデータ処理部において処理内容の変更が生じた場合であっても、音声符号化装置１全体を作り直すのではなく、変更の生じたデータ処理部のみを外部の処理装置と置き換えることができる。
【００３２】
例えば、ＣＨＳＷモジュール１５の処理内容が一部変更になった場合を考える。この場合、制御部３５は、ＣＨＳＷモジュール１５が動作し始めるタイミング、すなわちＱＭＦモジュール１０の１回の処理データを全てＲＡＭ１２（又はＲＡＭ１３）に書き込んだタイミングを通知する信号を外部に接続されている処理装置（例えばＣＰＵ）に出力する。外部の処理装置は、その信号を受け取ってＲＡＭ１２（又はＲＡＭ１３）のデータを読み出し、ＣＨＳＷモジュール１５の処理内容の変更部分を修正した処理を施す。そして、制御部３５は、ＲＡＭ１７（又はＲＡＭ１８）が使用可能な状態になったタイミングを通知する信号を外部の処理装置に出力し、外部の処理装置は、そのタイミングで修正したデータ処理を施したデータをＲＡＭ１７（又はＲＡＭ１８）に書き込む。以上のようにして、音声符号化装置１では、ＣＨＳＷモジュール１５の処理を外部に接続されている処理装置と置き換えることができる。また、制御部３５は、その間、ＣＨＳＷモジュール１５に供給する動作クロックを停止しておくこともできる。
【００３３】
なお、本発明は上述した実施の形態のみに限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能であることは勿論である。
【００３４】
例えば、上述した実施の形態では、データ処理装置の一例として、本発明を音声符号化装置に適用した場合について説明したが、本発明は、このような音声符号化装置に限らず、１つのデータ処理内容を複数のデータ処理部で分割して処理し、且つ各データ処理部において１回の処理に必要なデータ量が異なるようなデータ処理装置に広く適用可能である。
【００３５】
また、上述した実施の形態では、各データ処理部間に２つのＲＡＭを設けるものとして説明したが、各データ処理部間には、一対の記憶部を有し、前段のデータ処理部による一方の記憶部へのデータの書き込みと、次段のデータ処理部による他方の記憶部からのデータの読み出しとを並行して行うことが可能な記憶手段が設けられていればよい。したがって、各データ処理部間にデュアルポートのメモリを設けるようにしても同様に実現可能である。
【産業上の利用可能性】
【００３６】
以上説明した本発明によれば、１つのデータ処理内容を複数のデータ処理手段で分割して並行処理する際に、記憶手段の容量を最小限に抑えつつ、最初のデータが出力されるまでの遅延を最小限に抑えることができ、また、省消費電力化や一部のデータ処理手段を外部のデータ処理装置で置き換えることも可能である。
【図面の簡単な説明】
【００３７】
【図１】本実施の形態における音声符号化装置の概略構成を示す図である。
【図２】同音声符号化装置における並行処理の流れを説明する図である。
【図３】同期クロックにより制御する場合における並行処理の流れを説明する図である。
【図４】各データ処理部に対する供給クロックの状態遷移のロジックを説明する図である。
【符号の説明】
【００３８】
１  音声符号化装置、１０  ＱＭＦモジュール、１２，１３  ＲＡＭ、１５  ＣＨＳＷモジュール、１７，１８  ＲＡＭ、２０  ＧＣモジュール、２２，２３  ＲＡＭ、２５  ＭＤＣＴモジュール、２７，２８  ＲＡＭ、３０  ＰＡＣＫモジュール、３５  制御部
【図１】
2005135185.tif 000003
【図２】
2005135185.tif 000004
【図３】
2005135185.tif 000005
【図４】
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