(57)【要約】      （修正有）【課題】ワード線非選択時の速度遅延、負電位ＶKKの消費電流、制御配線の低減が可能なサブワード回路とそれを使った半導体記憶装置を提供する。【解決手段】メインワード線信号（ＭＷＬＢ）とサブワード線信号（ＦＸＢ）を使用する階層ワード線方式の半導体記憶装置であって、サブワードドライバ回路は、直列に接続された第１ＰＭＯＳ（Ｑ１）と第１ＮＭＯＳ（Ｑ２）と、前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）の接続点に接続された第２ＮＭＯＳ（Ｑ３）とを備える。前記第１ＰＭＯＳ（Ｑ１）のソースは前記サブワード線（ＦＸＢ）を反転したサブワード線反転信号（ＦＸＴ）に接続され、前記第１ＮＭＯＳ（Ｑ２）のソースは第１負電位（ＶKK）に接続される。メインワード線信号（ＭＷＬＢ）が前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）のゲートに、前記サブワード線信号（ＦＸＢ）が前記第２ＮＭＯＳ（Ｑ３）のゲートに各々供給される。【選択図】図８
2005135461.tif 000002
【特許請求の範囲】
【請求項１】
メインワード線信号とサブワード線信号が使用される階層ワード線方式の半導体記憶装置のサブワードドライバ回路であって、
直列に接続された第１ＰＭＯＳと第１ＮＭＯＳと、
前記第１ＰＭＯＳと前記第１ＮＭＯＳとの間のノードに接続された第２ＮＭＯＳとを備え、
前記第１ＰＭＯＳのソースは、前記サブワード線を反転することにより得られるサブワード線反転信号に接続され、前記第１ＮＭＯＳのソースは第１負電位に接続され、
単一のメインワード線信号が前記第１ＰＭＯＳと前記第１ＮＭＯＳのゲートには供給され、
前記サブワード線信号が前記第２ＮＭＯＳのゲートに供給されているサブワードドライバ回路。
【請求項２】
請求項１に記載のサブワードドライバ回路において、
前記第２ＮＭＯＳのソースは、前記第１負電位に接続されている
サブワードドライバ回路。
【請求項３】
メインワード線信号とサブワード線信号が使用される階層ワード線方式の半導体記憶装置のサブワードドライバ回路であって、
直列に接続された第１ＰＭＯＳと第１ＮＭＯＳと、
前記第１ＰＭＯＳと前記第１ＮＭＯＳとの間のノードと第１負電位の間に接続された第２ＮＭＯＳとを備え、
前記第１ＰＭＯＳのソースは、前記サブワード線を反転することにより得られるサブワード線反転信号に接続され、
単一のメインワード線信号が前記第１ＰＭＯＳと前記第１ＮＭＯＳのゲートには供給され、
前記サブワード線信号が前記第２ＮＭＯＳのゲートに供給されているサブワードドライバ回路。
【請求項４】
請求項３に記載のサブワードドライバ回路において、
前記第１ＮＭＯＳのソースは、前記第１負電位に接続されている
サブワードドライバ回路。
【請求項５】
請求項１乃至４のいずれかに記載のサブワードドライバ回路において、
前記第１ＰＭＯＳは、前記メインワード線信号のハイレベルに対応する正電位にバックバイアスされ、
前記第１ＮＭＯＳと前記第２ＮＭＯＳは前記第１負電位と同電位もしくはより低い第２負電位にバックバイアスされている
サブワードドライバ回路。
【請求項６】
請求項１乃至５のいずれかに記載のサブワードドライバ回路において、
前記第１ＰＭＯＳと前記第１ＮＭＯＳは、第１閾値電圧と第２閾値電圧をそれぞれ有し、
前記第２ＮＭＯＳは、前記第２閾値電圧より大きい第３閾値電圧を有する
サブワードドライバ回路。
【請求項７】
請求項６に記載のサブワードドライバ回路において、
前記第２ＮＭＯＳの前記第２閾値電圧は、メモリセル内のトランジスタの閾値電圧とほぼ等しい
サブワードドライバ回路。
【請求項８】
供給されるアドレスをデコードしてメインワード線信号とサブワード信号を出力するデコーダと、
第１正電位に接続されたＰＭＯＳとＮＭＯＳを有し、前記サブワード信号を反転してサブワード線反転信号を生成する第１インバータと、
ＰＭＯＳとＮＭＯＳを有し、前記サブワード反転信号と第１負電位の間に接続され、前記メインワード線信号を反転してワード線信号を生成する第２インバータと、
前記第２インバータと前記第１負電位の間に接続され、前記サブワード線信号をそのゲートに入力する第１ＮＭＯＳと
を具備する半導体記憶装置。
【請求項９】
請求項８に記載の半導体記憶装置おいて、
前記第１と第２のインバータの前記ＰＭＯＳの各々は、前記第１正電位にバックバイアスされ、
前記第１と第２のインバータの前記ＮＭＯＳの各々は、前記第１負電位と同電位もしくはより低い第２負電位にバックバイアスされている
半導体記憶装置。
【請求項１０】
請求項８又は９に記載の半導体記憶装置おいて、
前記第１インバータの前記ＮＭＯＳのソースは接地電位に接続されている
半導体記憶装置。
【請求項１１】
請求項８又は９に記載の半導体記憶装置おいて、
前記第１インバータの前記ＮＭＯＳのソースは前記第１負電位に接続されている
半導体記憶装置。
【請求項１２】
請求項８乃至１１のいずれかに記載の半導体記憶装置おいて、
前記第２インバータの前記ＮＭＯＳは、第１閾値電圧を有し、
前記第１ＮＭＯＳは、前記第１閾値電圧より大きい第２閾値電圧を有する
半導体記憶装置。
【請求項１３】
請求項１２に記載の半導体記憶装置において、
前記第２ＮＭＯＳの前記第２閾値電圧は、メモリセル内のトランジスタの閾値電圧とほぼ等しい
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に階層ワード方式の半導体記憶装置において使用されるサブワードドライバ回路に関する。
【背景技術】
【０００２】
半導体記憶装置の一例としてのＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）分野では、記憶容量の増加、プロセスの微細化が年々進んでおり、回路構成は複雑さを増している。このため、製造時・設計時に不良が組み込まれてしまうことがあるが、様々な不良は単純なテスト工程でスクリーニングされている。こうして、ＤＲＡＭの基本的な特性であるリフレッシュ特性を改善することは、チップの全体特性を向上させることができるだけでなく、コスト削減にも有効である。
【０００３】
このような状況下で、リフレッシュ特性の向上にあたり、メモリセルトランジスタのボロン濃度を減らす検討が行われた。ボロン濃度が減ると、結晶欠陥によるリークが抑制することできるが、同時にメモリセルトランジスタの閾値電圧Ｖthも減少し、メモリセルの耐ディスターブ特性が悪化する。これに対して、メモリセルトランジスタの実効的な閾値電圧Ｖthを増加する技術として、非選択時のワード線電位を負電位（ＶKK）とするネガティブワード方式が考案されている。
【０００４】
他方、ワードドライバの回路方式も改良がなされている。典型的なワードドライバ回路のひとつが図１に示されている。図１のＮＭＯＳサブワードドライバは、レイアウト面積が小さいという特徴をもつ。しかし、全ワード選択によるロングｔＲＡＳ試験等テスト工程の時間短縮に鑑み、ＣＭＯＳサブワードドライバが適用される例が多くなってきている。例えば、図２に示される２トランジスタのＣＭＯＳサブワードドライバを使用する半導体記憶装置が特開平８−６３９６４号公報に提案されている。
【０００５】
この従来例の半導体記憶装置では、電源電位Ｖccと第１節点との間に第１と第２のＰ型ＭＯＳＦＥＴが並列に接続され、第１節点と接地との間に第１と第２のＮ型ＭＯＳＦＥＴが直列に接続されている。高電位Ｖppと第２節点との間に第３と第４のＰ型ＭＯＳＦＥＴが並列に接続され、高電位Ｖppと負電位Ｖwとの間に第５Ｐ型ＭＯＳＦＥＴ及び第３Ｎ型ＭＯＳＦＥＴが直列に接続されている。第５Ｐ型ＭＯＳＦＥＴ及び第３Ｎ型ＭＯＳＦＥＴのゲートが相互に接続され、その接続点と第２節点とが接続され、第１節点と第３節点間に第４Ｎ型ＭＯＳＦＥＴが設けられている。第５Ｐ型ＭＯＳＦＥＴ及び第３Ｎ型ＭＯＳＦＥＴの接続点が第４Ｐ型ＭＯＳＦＥＴのゲート及びワード線に接続されている。第３Ｎ型ＭＯＳＦＥＴのしきい値電圧は第１、第２、第４Ｎ型ＭＯＳＦＥＴのしきい値電圧より大きいように設定されている。これにより、この従来例の半導体記憶装置では、ＤＲＡＭのメモリセルの非選択時において、ワード線が負電位に設定されている。しかしながら、この方式のネガティブワード方式では、ワード線の非選択時に選択されるＮ型ＭＯＳＦＥＴとして高閾値電圧ＶthのＭＯＳが使用されているので、ワード線の非選択時に速度遅延が生じる。
【０００６】
ところで、半導体記憶装置では、記憶容量の増加に伴ない、階層ワード線方式が提案されている。階層ワード線方式では、非選択状態を確実にするためにＮＭＯＳが追加され、従来のＣＭＯＳサブワードドライバに対してこの方式のＣＭＯＳサブワードドライバは３トランジスタで構成されている。階層化ワード線方式にネガティブワード方式が適用された半導体集積回路装置が、特開平１１−３１３８４号公報に提案されている。
【０００７】
この従来例の半導体集積回路装置では、高電圧ＶHHの選択レベルにあるサブワード線ＳＷＬ０が負電圧ＶLLの非選択レベルに遷移させられるとき、サブワード線ＳＷＬ０の電位は、まず接地電位Ｖssに遷移される。接地電位Ｖssは、外部に接続され、かつ電荷の充分な供給能力を持っている。その後、サブワード線ＳＷＬ０の電位は、相補ビット線Ｂ０＊〜Ｂｍ＊のプリチャージ動作が行われる期間に、負電位ＶLLの非選択レベルに遷移される。負電位ＶLLは電荷の供給能力が小さい。これにより、この従来の半導体集積回路装置では、内部負電圧発生回路の供給能力を大きくすることなく、内部負電圧ＶLLまでサブワード線ＳＷＬ０のレベル変化が高速化され、サブワード線のレベル変化にともなう内部電圧ＶLLの電位変動が抑制されている。
【０００８】
このように、ネガティブワード方式を用いた従来のサブワードドライバ回路（ＳＷＤ）における、ワード線の非選択状態への制御は、２段階放電（２−ｓｔｅｐ  Ｄｉｓｃｈａｒｇｅ）方式、すなわち、ワード線がはじめに接地電位（ＶSS）へ遷移させられた後、負電位ＶLLに遷移させられている。このような、ワード線の非選択状態への制御について、図３に示されるサブワードドライバの動作を図４を参照して以下に説明する。
【０００９】
（１）  ワード線（ワード線信号ＳＷＬＴ０）選択の動作例
メインワード線信号ＭＷＬＢ０、メインワード線信号ＭＷＬＴ０、サブワード線信号ＦＸＢ０が、それぞれ接地電位ＶSS、負電位ＶKK、高電位ＶPPであるとき、ワード線信号ＳＷＬＴ０が選択される。はじめに、図４（ａ）に示されるように、メインワード線信号ＭＷＬＢ０が高電位ＶPPから接地電位ＶSSに遷移され、Ｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）  Ｑ３１がオンする。図４（ｂ）に示されるようにメインワード線信号ＭＷＬＴ０は負電位ＶKKであるので、ＮＭＯＳ  Ｑ３２はオフのままである。続いて、図４（ｅ）に示されるように、サブワード線信号ＦＸＢ０が、高電位ＶPPから負電位ＶKKに遷移する。サブワード線信号ＦＸＢ０は、Ｎ型ＭＯＳＦＥＴ（ＮＭＯＳ）  Ｑ３３のゲートへ供給されているので、ＮＭＯＳ  Ｑ３３はオフする。また、図４（ｆ）に示されるように、サブワード線信号ＦＸＢ０の遷移に応答してサブワード信号ＦＸＴ０信号は、インバータにより接地電位ＶSSから電位ＶPPに遷移され、ＰＭＯＳ  Ｑ３１のソースへ入力される。図４（ｍ）に示されるように、選択ワード線ＰＳＷＬＴ０はＰＭＯＳ  Ｑ３１を介して電位ＶPPに遷移する。この時、メインワード線信号ＭＷＬ０を負電位ＶKKを維持するため、ＮＭＯＳ  Ｑ３２はオフしている。
【００１０】
（２）  ワード線（ワード線信号ＳＷＬＴ０）の非選択時の動作例
ワード線選択状態から、メインワード線信号ＭＷＬＢ０、メインワード線信号ＭＷＬ０、サブワード信号ＦＸＢ０が、電位ＶPP、ＶPP、ＶPPにそれぞれ変化したとき、ワード線信号ＳＷＬＴ０が非選択とされる。はじめに、図４（ａ）に示されるように、メインワード線信号ＭＷＬＢ０が接地電位ＶSSから電位ＶPPに遷移し、ＰＭＯＳ  Ｑ３１がオフする。図４（ｂ）に示されるように、ほぼ同時に、メインワード線信号ＭＷＬ０が負電位ＶKKから電位ＶPPに遷移し、ワード線ＦＳＷＬＴ０はＮＭＯＳ  Ｑ３２を介して接地電位ＶSS電位に遷移する。ワード線が十分接地電位ＶSS電位になると、図４（ｂ）に示されるように、メインワード線信号ＭＷＬＴ０が電位ＶPPから負電位ＶKKに遷移し、ＮＭＯＳ  Ｑ３２はオフする。これに応答して、図４（ｅ）に示されるように、サブワード信号ＦＸＢ０は、接地電位ＶSSから電位ＶPPに遷移する。また、図４（ｆ）に示されるように、サブワード線信号ＦＸＴ０は電位ＶPPから電位ＶSSに遷移する。サブワード信号ＦＸＢ０はＮＭＯＳ  Ｑ３３のゲートへ供給されているので、ＮＭＯＳ  Ｑ３３はオンする。ワード線ＦＳＷＬＴ０はＮＭＯＳ  Ｑ３３を介して負電位ＶKKに遷移し、ワード線ＦＳＷＬＴ０は非選択状態になる。
【００１１】
１Ｇｂｉｔ  ＤＤＲ  Ｉ／ＩＩの世代では、Ｉ／Ｏ配線数の増加及び高速動作（データ周波数＝６６７ＭＨｚ）の達成のために低ＳＫＥＷ設計（Ｉ／Ｏ線幅の増加）が必要である。このため、メモリアレイ上のＩ／Ｏ配線の幅を広げる必要がある。さらには、センス時のノイズを低減するためにも、アレイ上の電源配線幅を充分確保する必要がある。
【００１２】
上記のように、ネガティブワード方式に２−ｓｔｅｐ  Ｄｉｓｃｈａｒｇｅ方式が適用されると、ネガティブワード対応前のサブワードドライバ回路と比べて、メインワード線信号ＭＷＬＢとメインワード線信号ＭＷＬＴが必要となり、アレイ上を通過する配線が２倍となる。このため、アレイ上の配線が増加し、配線幅を広げることができない。
【００１３】
上記説明と関連して、ワードドライバ回路が、特開平９−１８０４４４号公報に開示されている。この従来例のワードドライバ回路は、第１電源とそれより高い第２電源が供給されるメモリ回路内に設けられる。第１導電型の第１トランジスタと、第１トランジスタとゲートが共通に接続され、ソースまたはドレイン電極の一方が第１トランジスタのソースまたはドレイン電極の一方に接続され、ソースまたはドレイン電極の他方が第１電源に接続された第２導電型の第２トランジスタとを有する。第１及び第２トランジスタの共通に接続されたソースまたはドレイン電極にワード線が接続され、共通に接続されたゲート電極に、第１アドレス信号群をデコードして生成され、第２トランジスタを導通状態にする第１電位と第１電源より低い第２電位の内一方の電位になる第１信号が供給される。第１トランジスタのソースまたはドレイン電極の他方の電極に、第２アドレス信号群をデコードして生成され、ワード線の選択状態の電位の第３電位と第１電源の電位以下の第４電位の内一方の電位になる第２信号が供給される。こうして、この従来例のワードドライバ回路では、サブ・ワードドライバ回路が簡単化され、素子数と制御信号が減らされている。
【００１４】
また、半導体集積回路装置が、特開２０００−２６９４５９号公報に開示されている。この従来例の半導体集積回路装置では、半導体基板の上に多数のＭＯＳトランジスタと配線とが集積されている。半導体集積回路装置は、メインワード線及びこのメインワード線から分岐して延びる複数のサブワード線と、複数のサブワード線と交差するように延びる複数のビット線と、サブワード線及びビット線に接続されてマトリックス状に配置された複数のメモリセルを含むメモリセルアレイを含む。また、半導体集積回路装置は、各ビット線に接続される複数のセンスアンプを含むセンスアンプ列と、メインワード線駆動信号を生成するためのメインワード線駆動信号生成回路と、サブワード線駆動信号を生成するためのサブワード線駆動信号生成回路と、サブワード線非信号を生成するサブワード線非信号生成回路とを備えている。サブワード線駆動部は、メインワード線駆動信号生成回路、サブワード線駆動信号生成回路及びサブワード線非信号生成回路に接続されて、メインワード線駆動信号、サブワード線駆動信号及びサブワード線非信号に応じて各サブワード線を駆動するための複数のサブワード線駆動回路を含んでいる。また、サブワード線駆動信号は外部電源電位よりも高い昇圧電位である状態を有し、サブワード線非信号は外部電源電位または外部電源電位よりも低い内部降圧電位である状態を有する。この従来例の半導体集積回路装置によれば、階層ワード線構造のＤＲＡＭ等において、ワード線選択時の低消費電力化を図りつつ、ＤＲＡＭ等の高集積化が図られている。
【００１５】
また、半導体記憶装置が、特開２００１−２９７５８３号公報に開示されている。この従来例の半導体記憶装置は、複数行複数列に配列された複数のメモリセルと、それぞれ複数行に対応して設けられた複数のワード線と、それぞれ複数列に対応して設けられた複数のビット線対とを含むメモリアレイ、各ワード線に対応して設けられ、対応のワード線に予め割当てられた行アドレス信号が与えられたことに応じて対応のワード線を選択レベルにし対応の複数のメモリセルを活性化させる行デコーダを備えている。また、この従来例の半導体記憶装置は、列アドレス信号に従って前記複数のビット線対のうちのいずれかのビット線対を選択する列デコーダ、および列デコーダによって選択されたビット線対を介して行デコーダによって活性化されたメモリセルのデータの読出／書込を行なう読出／書込回路を備えている。行デコーダは、その第１の電極が電源電位よりも高い高電位と負電位との２値を持つ第１の信号を受け、その第２の電極が対応のワード線に接続され、その入力電極が前記高電位および負電位の２値を持つ第２の信号を受ける第１の導電形式の第１のトランジスタと、その第１の電極が前記負電位を受け、その第２の電極が対応のワード線に接続された第２の導電形式の第２のトランジスタと、その第１の電極が前記第２の信号を受け、その第２の電極が前記第２のトランジスタの入力電極に接続され、その入力電極が前記電源電位を受ける第２の導電形式の第３のトランジスタ、および対応のワード線に予め割当てられた行アドレス信号が与えられたことに応じて前記第１および第２の信号をそれぞれ前記高電位および前記負電位にし、対応のワード線を選択レベルにする信号発生回路を含んでいる。これにより、この従来例の半導体記憶装置は、低電源電圧化が可能でかつ信頼性の高い半導体記憶装置が提供されている。
【００１６】
また、半導体メモリーアッセンブリーの多数のワード線のテスト方法が、特開２００２−６３８００号公報に開示されている。この従来例のテスト方法では、複数のワード線（ＷＬ）がまず高ポテンシャルにパワーアップされ、そのようにしてアクティブに接続され、そしてそのようにパワーアップされたアクティブワード線があらためてマイナスのＶＮＷＬポテンシャルにパワーダウンされるマルチプルワード線（ＷＬ）ウエハテストにおける半導体メモリーアッセンブリーの多数のワード線（ＷＬ）をテストする。パワーアップされない、従って非アクティブワード線が、アクティブワード線（ＷＬ）のパワーダウン前に、マイナスのＶＮＷＬポテンシャルにおいて高抵抗で浮動すること、そして、アクティブワード線のパワーダウンのあと、全てのワード線が、再びマイナスのＶＮＷＬポテンシャルと結合される。こうして、この従来例の方法では、迅速に、そして多大の費用を伴わずにマルチプルＷＬウエハテストを実施できるような、マルチプルＷＬウエハテストにおける半導体メモリーアッセンブリーの多数のワード線のテスト方法が提供されている。
【００１７】
【特許文献１】特開平８−６３９６４号公報
【特許文献２】特開平９−１８０４４４号公報
【特許文献３】特開平１１−３１３８４号公報
【特許文献４】特開２０００−２６９４５９号公報
【特許文献５】特開２００１−２９７５８３号公報
【特許文献６】特開２００２−６３８００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従って、本発明の目的は、メモリアレイ上を通過する配線の数を減らすことができる半導体装置とそれで使用されるサブワードドライバを提供することにある。
本発明の他の目的は、ワード非選択時の速度遅延を防止することが可能であるサブワード回路を提供することにある。
本発明の他の目的は、リフレッシュ特性の向上を目的としたネガティブワード方式の階層ワード方式の半導体装置とそれで使用されるサブワードドライバを提供することにある。
本発明の他の目的は、製造工程の増加を伴なうことなく、負電位ＶKKまでの振幅信号の数が少なく、負電位ＶKKの消費電流を低減できる半導体装置とそれで使用されるサブワードドライバを提供することにある。
【課題を解決するための手段】
【００１９】
以下に、［発明の実施の形態］で使用する番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、[特許請求の範囲]の記載と発明の実施の形態の記載との対応関係を明らかにするために付加されたものであるが、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００２０】
本発明の第１の観点では、サブワードドライバ回路は、メインワード線信号（ＭＷＬＢ）とサブワード線信号（ＦＸＢ）が使用される階層ワード線方式の半導体記憶装置で使用される。サブワードドライバ回路は、直列に接続された第１ＰＭＯＳ（Ｑ１）と第１ＮＭＯＳ（Ｑ２）と、前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）との間のノードに接続された第２ＮＭＯＳ（Ｑ３）とを備えている。前記第１ＰＭＯＳ（Ｑ１）のソースは、前記サブワード線（ＦＸＢ）を反転することにより得られるサブワード線反転信号（ＦＸＴ）に接続され、前記第１ＮＭＯＳ（Ｑ２）のソースは第１負電位（ＶKK）に接続されている。単一のメインワード線信号（ＭＷＬＢ）が前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）のゲートには供給されている。前記サブワード線信号（ＦＸＢ）は、前記第２ＮＭＯＳ（Ｑ３）のゲートに供給されている。この場合、前記第２ＮＭＯＳ（Ｑ２）のソースは、前記第１負電位（ＶKK）に接続されていることが好ましい。
【００２１】
ワード線制御信号が少なく、かつ負電位ＶKKをローレベルとする信号が少ないので、負電位ＶKKにおける消費電流が低減する。本発明は、特に１Ｇｂｉｔ  ＤＤＲ−Ｉ／ＩＩ世代以降の大容量高速ＤＲＡＭに対して有効である。
【００２２】
また、本発明の第２の観点では、サブワードドライバ回路は、メインワード線信号（ＭＷＬＢ）とサブワード線信号（ＦＸＢ）が使用される階層ワード線方式の半導体記憶装置で使用される。サブワードドライバ回路は、直列に接続された第１ＰＭＯＳ（Ｑ１）と第１ＮＭＯＳ（Ｑ２）と、前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）との間のノードと第１負電位の間に接続された第２ＮＭＯＳとを備えている。前記第１ＰＭＯＳ（Ｑ１）のソースは、前記サブワード線を反転することにより得られるサブワード線反転信号に接続され、単一のメインワード線信号（ＭＷＬＢ）が前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）のゲートには供給され、前記サブワード線信号（ＦＸＢ）が前記第２ＮＭＯＳ（Ｑ２）のゲートに供給されている。この場合、前記第１ＮＭＯＳ（Ｑ２）のソースは、前記第１負電位（ＶKK）に接続されていることが好ましい。
【００２３】
前記第１ＰＭＯＳ（Ｑ１）は、前記メインワード線信号（ＭＷＬＢ）のハイレベルに対応する正電位（ＶPP）にバックバイアスされ、前記第１ＮＭＯＳ（Ｑ２）と前記第２ＮＭＯＳ（Ｑ２）は前記第１負電位（ＶKK）と同電位もしくはより低い第２負電位（ＶBB）にバックバイアスされていることが好ましい。
【００２４】
前記第１ＰＭＯＳ（Ｑ１）と前記第１ＮＭＯＳ（Ｑ２）は、第１閾値電圧と第２閾値電圧をそれぞれ有し、前記第２ＮＭＯＳ（Ｑ２）は、前記第２閾値電圧より大きい第２閾値電圧を有することが好ましい。また、前記第２ＮＭＯＳ（Ｑ２）の前記第２閾値電圧は、メモリセル内のトランジスタの閾値電圧とほぼ等しいことが好ましい。
【００２５】
また、本発明の第３の観点では、半導体記憶装置は、供給されるアドレスをデコードしてメインワード線信号（ＭＷＬＢ）とサブワード信号（ＦＸＢ）を出力するデコーダ（ＸＤＥＣ）と、第１正電位（ＶPP）に接続されたＰＭＯＳ（Ｑ１１）とＮＭＯＳ（Ｑ１２）を有し、前記サブワード信号（ＦＸＢ）を反転してサブワード線反転信号（ＦＸＴ）を生成する第１インバータ（４）と、前記サブワード反転信号（ＦＸＴ）と第１負電位（ＶKK）に接続され、前記メインワード線信号（ＭＷＬＢ）を反転してワード線信号（ＳＷＬＴ）を生成する第２インバータ（２）と、前記第２インバータ（２）と前記第１負電位（ＶKK）の間に接続され、前記サブワード線信号（ＦＸＢ）をゲートに入力する第１ＮＭＯＳ（Ｑ３）とを具備する。
【００２６】
前記第１と第２のインバータのＰＭＯＳ（Ｑ１１、Ｑ１）の各々は、前記第１正電位（ＶPP）にバックバイアスされ、前記第１と第２のインバータのＮＭＯＳ（Ｑ１２、Ｑ２）の各々は、前記第１負電位（ＶKK）と同電位もしくはより低い第２負電位（ＶBB）にバックバイアスされていることが好ましい。
【００２７】
この場合、前記第１インバータ（４）の前記ＮＭＯＳ（Ｑ１２）のソースは接地電位（ＶSS）に接続されている。第１負電位が接地電位に対してより低い時には、前記第１インバータ（４）の前記ＮＭＯＳ（Ｑ１２）のソースは前記第１負電位に接続され、前記第２閾値を有することが好ましい。
【００２８】
前記第２インバータの前記ＮＭＯＳ（Ｑ２）は、第１閾値電圧を有し、前記第１ＮＭＯＳ（Ｑ３）は、前記第１閾値電圧より大きい第２閾値電圧を有することが好ましい。前記第１ＮＭＯＳ（Ｑ３）の前記第２閾値電圧は、メモリセル内のトランジスタの閾値電圧とほぼ等しい。
【発明の効果】
【００２９】
本発明では、サブワードドライバ回路は３トランジスタで構成され、メインワード線信号ＭＷＬＢ、サブワード線信号ＦＸＢ、サブワード線信号ＦＸＴが入力され、ワード線信号ＳＷＬＴが出力される。
【００３０】
本発明では、図３，図４に示される従来例と比較して、メインワード線信号ＭＷＬＴが不要なので、サブアレイ上にはメインワード線信号ＭＷＬＢが配線されるだけである。従って、サブアレイ上の配線数を減らすことができ、サブワードドライバの特性が向上する。図１１に、本発明の実施形態である１ＧｂｉｔＤＤＲ-Ｉ／ＩＩにおけるチップフロアプランを示す。ワード制御信号（メインワード線信号ＭＷＬＢ、サブワード信号ＦＸＢ）は、供給されるアドレスをデコードすることによりバンクＢＡＮＫ中央のＸデコーダＸＤＥＣから出力され、サブアレイＡＲＹ上を通過してサブワードドライバ回路ＳＷＤに入力される。この結果、従来と比べて、メインワード線信号は、幅、間隔ともに大きく配線できるため、微細化に伴なう配線ショート等による歩留まり低下を抑制することができる。加えて、信号線幅を太くすることができるので、信号の遅延時間が小さくすることができる。
【００３１】
また、１ＧｂｉｔＤＤＲ-Ｉ／ＩＩでは、Ｉ／Ｏ配線数の増加と高速動作の達成のため低ＳＫＥＷ設計（Ｉ／Ｏ線幅の増加）が必須であり、メモリアレイ上のＩ／Ｏ線の占める割合は、従来に対して２倍以上に大きくなる。Ｉ／Ｏ線は、バンクＢＡＮＫ中央のサブアンプＳＵＢＡＭＰを介してサブアレイ上と周辺回路間に、ワード制御信号と並行に配線される。従って、本実施形態が適用される場合、サブアレイ上のＩ／Ｏ線幅を太くして低抵抗化を図ることができ、高速データ転送が実現可能である。加えて、サブアレイ上の電源配線幅を太くしてノイズ耐性の向上を図ることができ、負電位ＶKK用の電源配線幅を太くすることにより、ワード線非選択の負電位ＶKKまでの遷移時間を短縮することができる。
【００３２】
また、本発明のサブワードドライバ回路では、インバータのＰＭＯＳ  Ｑ１、ＮＭＯＳ  Ｑ２として、通常閾値電圧Ｖthのトランジスタが使用されているが、ＮＭＯＳ  Ｑ３として通常閾値電圧より高い閾値電圧のＮＭＯＳが使用され、ネガティブワード方式が実現されている。高閾値電圧のＮＭＯＳ  Ｑ３は、メモリセルトランジスタへのボロンの注入と同時に形成され、メモリセルトランジスタと同等の閾値電圧を有している。このネガティブワード対応サブワードドライバ回路では、高閾値電圧のＮＭＯＳのゲートに、接地電位ＶSSと高電位ＶPPの間の振幅を有するサブワード信号ＦＸＢが入力されている。負電位ＶKKと高電位ＶPPとの間の振幅を有する信号はメインワード線信号ＭＷＬＢのみであり、負電位ＶKKへの充放電電流が減少している。負電位ＶKKは、接地電位ＶSSと負電位ＶBBの間の任意の中間レベルの負電位である。
【００３３】
上記のように、高閾値電圧ＮＭＯＳ  Ｑ３は、メモリセルトランジスタへのボロンの注入と同時に形成されている。従って、製造工程の増加を伴なうことなく、高閾値電圧のＮＭＯＳ  Ｑ３を形成することができる。この場合、ボロンの注入変動により閾値電圧のばらつきが生じた場合、高閾値電圧ＮＭＯＳ  Ｑ３の動作速度が変動するが、ワード選択、非選択速度に影響しないので、問題とはならない。
【００３４】
実施形態の動作の説明で述べられるように、高閾値電圧ＮＭＯＳ  Ｑ３の動作速度に影響することなく、ワード線信号は、ワード線選択時は通常閾値電圧のＰＭＯＳ  Ｑ１を介して電位ＶPPに昇圧され、ワード線非選択時は通常閾値電圧ＮＭＯＳ  Ｑ２を介して負電位ＶKKに降圧される。従って、ＮＭＯＳ  Ｑ３だけを高閾値電圧を有するように限定して使用することで、ワード選択、非選択速度に影響することなく、ネガティブワードに対応したサブワードドライバ回路を実現できる。
【００３５】
また、高閾値電圧ＮＭＯＳ  Ｑ３を用いることでサブワード信号ＦＸＢ信号は低レベルが接地電位ＶSS振幅の信号でよい。従って、負電位ＶKK振幅の信号が減少するため、負電位ＶKK消費電流の増加を抑制できる。
【発明を実施するための最良の形態】
【００３６】
以下に、本発明のサブワードドライバ回路とそれを用いる半導体記憶装置について、添付図面を参照して説明する。
図５は、本発明のサブワードドライバ回路が適用される半導体記憶装置を示している。図５に示されるように、本発明の半導体記憶装置は、メモリセルアレイを有している。メモリセルアレイは、複数のバンク（ＢＡＮＫ）、この例では８個のバンクＢＡＮＫ０−ＢＡＮＫ７を有している。半導体記憶装置に入力されるアドレスの一部を用いて８個のバンクＢＡＮＫ０−ＢＡＮＫ７のうちの１つが指定される。残りのアドレスが指定バンクに供給されている。この動作は、当業者には知られているので、説明は省略する。
【００３７】
図６は、半導体記憶装置内の各バンク内の構成を示す図である。図６に示されるように、各バンクは、４つのサブアレイを有する。２つのサブアレイ毎にサブアンプ回路部ＳＵＢＡＭＰとＸデコーダＸＤＥＣが共通に設けられている。また、４つのサブアレイに共通にＹデコーダＹＤＥＣが設けられている。ＸデコーダＸＤＥＣとＹデコーダＹＤＥＣはバンクに供給されるアドレスをデコードして１つまたは複数のメモリセルを指定する。サブアンプ回路ＳＵＢＡＭＰ、メモリサブアレイＡＲＹ、ＸデコーダＸＤＥＣは、当業者にとってよく知られている一般的な回路である。本発明の構成によらないので、その詳細な構成は省略する。
【００３８】
図７は、本発明の第１実施形態によるサブワードドライバ回路部の構成とその配線系を表している。サブワードドライバ回路部は、１つのサブアレイに対して提供されている。図７を参照して、ＸデコーダＸＤＥＣは、バンクに供給されるアドレスの一部をデコードして、メインワード線信号ＭＷＬＢ０−ＭＷＬＢｎとサブワード線信号ＦＸＢ０−ＦＸＢｍを生成する。メインワード線信号は、高電位ＶPPと負電位ＶKKの間の振幅を有する。また、サブワード線信号は高電位ＶPPと接地電位ＶSSの間の振幅を有する。この例では、ＸデコーダＸＤＥＣは、供給されるアドレスの下位３ビットをデコードしてサブワード線信号ＦＸＢ０−ＦＸＢ７を生成している。これらのサブワード線信号ＦＸＢ０−ＦＸＢ７のうち、サブワード線信号ＦＸＢ０−ＦＸＢ３が図７に示されるサブワードドライバ回路部に供給されており、残りのサブワード線信号ＦＸＢ４−ＦＸＢ７は図示されていないサブアレイのサブワードドライバ回路部に供給されている。ＸデコーダＸＤＥＣにより生成されたメインワード線信号ＭＷＬＢ０−ＭＷＬＢｎとサブワード線信号ＦＸＢ０−ＦＸＢ３は、サブワードドライバ回路部に供給されている。
【００３９】
サブワードドライバ回路部の周辺には、インターセクション部（ＩＳＣ：サブワードドライバＳＷＤとセンスアンプＳＡで囲まれた領域）が配置されている。インターセクション部ＩＳＣには、インバータ４−０−４−３が配置されている。インバータの回路構成は、同じであるので、インバータ４−０について説明する。インバータ４−０は、高電位ＶPPと接地電位ＶSSの間に直列に接続されたＰＭＯＳ  Ｑ１１とＮＭＯＳ  Ｑ１２とを有している。ＰＭＯＳ  Ｑ１１の基板電位は高電位ＶPPにバックバイアスされ、ＮＭＯＳ  Ｑ１２の基板電位は負電位ＶBBにバックバイアスされている。負電位ＶBBは、負電位ＶKKと同電位もしくはより低い。ＰＭＯＳ  Ｑ１１のゲートとＮＭＯＳ  Ｑ１２のゲートは接続され、対応するサブワード線信号ＦＸＢ０が供給されている。インバータ４−０の出力は、サブワード線信号ＦＸＴ０としてサブワードドライバ回路部に供給されている。このとき、信号メインワード線信号ＭＷＬＢ０−ＭＷＬＢｎとサブワード信号ＦＸＢ０−ＦＸＢ３は、サブアレイを通過しサブワードドライバ回路部に供給されている。
【００４０】
サブワードドライバ回路部には、各メインワード線信号に対して４つのサブワードドライバ回路ＳＷＤ２−０−２−３が提供されている。これらのサブワードドライバ回路ＳＷＤの回路構成は同じであるので、サブワードドライバ回路ＳＷＤ２−０について説明する。サブワードドライバ回路ＳＷＤ２−０は、メインワード線信号ＭＷＬＢ０、サブワード線信号ＦＸＢ０とＦＸＴ０が供給され、対応するワード線信号ＳＷＬＴ０を出力する。ワード線信号ＳＷＬＴ０は、高電位ＶPPと負電位ＶKKの間の振幅を有する。こうして、メモリセルからのリーク電流を減らし、リフレッシュ特性を改善することができる。
【００４１】
図８は、サブワードドライバ回路ＳＷＤの回路構成を示している。サブワードドライバ回路ＳＷＤ２−０は、直列に接続されたＰＭＯＳ  Ｑ１とＮＭＯＳ  Ｑ２とを有している。ＰＭＯＳ  Ｑ１のソースはサブワード線信号ＦＸＴ０と接続され、ＮＭＯＳ  Ｑ２のソースは負電位ＶKKに接続されている。ＰＭＯＳ  Ｑ１の基板電位は高電位ＶPPにバックバイアスされ、ＮＭＯＳ  Ｑ２の基板電位は負電位ＶKKと同電位もしくはより低い負電位ＶBBにバックバイアスされている。ＰＭＯＳ  Ｑ１のゲートとＮＭＯＳ  Ｑ２のゲートは接続され、対応するメインワード線信号ＭＷＬＢ０が供給されている。ＰＭＯＳ  Ｑ１とＮＭＯＳ  Ｑ２はインバータとして機能する。インバータの出力は、１つあるいは複数のメモリセルを指定するためにワード線信号ＳＷＬＴ０としてサブアレイに供給されている。
【００４２】
サブワードドライバ回路ＳＷＤ２−０は、ワード線信号ＳＷＬＴ０と負電位ＶKKの間に接続されたＮＭＯＳ  Ｑ３を更に有している。ＮＭＯＳ  Ｑ３の基板電位は負電位ＶBBにバイアスされている。ＮＭＯＳ  Ｑ３のゲートには、サブワード線信号ＦＸＢ０が供給されている。ＮＭＯＳ  Ｑ３は、ＮＭＯＳ  Ｑ２より高い閾値電圧を有している。高閾値電圧ＶthのＮＭＯＳ  Ｑ３は、メモリセルトランジスタへの不純物ボロンのイオン注入と同時に形成されるので、製造工程の増加を伴わない。ＮＭＯＳ  Ｑ３の閾値電圧は、ワード線信号ＳＷＬＴ０に接続されたメモリセルのトランジスタ（図示せず）の閾値電圧とほぼ同等である。ボロンのイオン注入量の変動により閾値電圧Ｖthのばらつきが生じた場合、高閾値電圧ＶthのＮＭＯＳ  Ｑ３の動作速度が変動するが、ワード選択、非選択速度に影響しないため問題ない。
【００４３】
サブワードドライバ回路ＳＷＤでは、高速動作が求められないＮＭＯＳ  Ｑ３として高閾値電圧ＶthのＮＭＯＳが使用され、低側の電位が接地電位ＶSSであるサブワード線信号ＦＸＢ０がゲートに入力されている。また、ワード線の選択／非選択動作は高速動作が求められるので、ＰＭＯＳ  Ｑ１、ＮＭＯＳ  Ｑ２は、通常の閾値電圧Ｖthを有するＭＯＳＦＥＴが使用される。
【００４４】
本発明のサブワードドライバ回路では、従来例と比較して、メインワード線信号ＭＷＬＴが使用されず、メインワード線信号ＭＷＬＢだけが使用されているので、メインワード線信号が半分になっている。従って、サブアレイ上を通過するＩ／Ｏ線配線、または電源配線を低抵抗化（配線幅を大きくできる）でき、高速データ転送、アレイノイズ耐性が向上する効果がある。また、サブワード信号ＦＸＢ信号の振幅がＶPP−ＶKK振幅からＶPP−ＶSS振幅に変わっているので、負電位ＶKK電源線の配線容量を低減できる。
【００４５】
次に、サブワードドライバ回路の動作を図９を参照して説明する。
【００４６】
（１）  ワード線（ワード線信号ＳＷＬＴ０）選択時の動作例
メインワード線信号ＭＷＬＢ０、サブワード信号ＦＸＢ０が、負電位ＶKK、接地電位ＶSSの時、ワード線信号ＳＷＬＴ０が選択される。はじめに、図９（ａ）に示されるように、メインワード線信号ＭＷＬＢ０が高電位ＶPPから負電位ＶKKに遷移する。この遷移に応答して、ＰＭＯＳ  Ｑ１がオン、ＮＭＯＳ  Ｑ２がオフする。続いて、図９（ｃ）に示されるように、サブワード信号ＦＸＢ０が、高電位ＶPPから接地電位ＶSSに遷移する。この遷移に応答して、接地電位ＶSSのサブワード線信号ＦＸＢ０がＮＭＯＳ  Ｑ３のゲートへ供給され、ＮＭＯＳ  Ｑ３はオフする。また、図９（ｄ）に示されるように、インターセクション部（ＩＳＣ）に配置されたインバータ４−０は、サブワード線信号ＦＸＢ０を反転してサブワード信号ＦＸＴ０の電位を接地電位ＶSSから高電位ＶPPに変える。この結果、高電位ＶPPのサブワード信号ＦＸＴ０はＰＭＯＳ  Ｑ１のソースへ供給される。こうして、図９（ｋ）に示されるように、ワード線信号ＳＷＬＴ０は、ＰＭＯＳ  Ｑ１を介して高電位ＶPPに遷移し、選択状態になる。この時、ＮＭＯＳ  Ｑ３は、サブワード線信号ＦＸＴ０の電位がインバータ４−０により接地電位ＶSSから高電位ＶPPに遷移するまでにオフすれば十分である。従って、高閾値電圧ＶthのＮＭＯＳ  Ｑ３によってワード線選択速度は制限されない。
【００４７】
（２）  ワード線（ワード線信号ＳＷＬＴ０）非選択時の動作例
ワード線選択状態から、メインワード線信号ＭＷＬＢ０、サブワード信号ＦＸＢ０が、電位ＶPP、ＶPPに変化したとき時、ワード線信号ＳＷＬＴ０が非選択とされる。はじめに、図９（ａ）に示されるように、メインワード線信号ＭＷＬＢ０が負電位ＶKKからＶPP電位に遷移し、ＰＭＯＳ  Ｑ１がオフし、ＮＭＯＳ  Ｑ２がオンする。図９（ｋ）に示されるように、ワード線信号ＳＷＬＴ０はＮＭＯＳ  Ｑ２により負電位ＶKKに遷移し、ワード線信号ＳＷＬＴ０は非選択状態になる。続いて、図９（ｃ）に示されるように、サブワード信号ＦＸＢ０は、接地電位ＶSSから高電位ＶPPに遷移する。高電位ＶPPのサブワード信号ＦＸＢ０はＮＭＯＳ  Ｑ３のゲートへ供給され、ＮＭＯＳ  Ｑ３はオンする。すでに、ワード線信号ＳＷＬＴ０はＮＭＯＳ  Ｑ２により負電位ＶKKに遷移しているので、高閾値電圧ＶthのＮＭＯＳ  Ｑ３によってワード線非選択速度は制限されない。すなわち、高閾値電圧ＶthのＮＭＯＳ  Ｑ３による副作用はない。また、サブワード信号ＦＸＴ０信号は、インターセクション部（ＩＳＣ）に配置されたインバータ４−０により高電位ＶPPから接地電位ＶSS電位に遷移し、ＰＭＯＳ  Ｑ１のソースへ供給される。
【００４８】
（３）  その他のワード線（ワード線信号ＳＷＬＴ）の非選択状態例１
メインワード線信号ＭＷＬＢ、サブワード信号ＦＸＢが、電位ＶPP、ＶPPの時、上記（２）の場合と同様に、ワード線信号ＳＷＬＴは非選択状態になる。非選択ワード線信号ＳＷＬＴの大部分はこの状態にある。ＰＭＯＳ  Ｑ１がオフし、ＮＭＯＳ  Ｑ２がオンし、ＮＭＯＳ  Ｑ３がオンしている。ＮＭＯＳ  Ｑ２、ＮＭＯＳ  Ｑ３を介してワード線は負電位ＶKKの非選択状態となっている。
【００４９】
（４）  上記（1）の場合で、ワード線（ワード線信号ＳＷＬＴ１−３）の非選択状態例２
メインワード線信号ＭＷＬＢ０、サブワード信号ＦＸＢ１−３が、負電位ＶKK、高電位ＶPPの時、ワード線信号ＳＷＬＴ１−３は非選択状態を維持する。メインワード線信号ＭＷＬＢ０に接続されているが、異なるサブワード線信号ＦＸＢ１−３が接続されているサブワードドライバ回路ＳＷＤ２−１，２−２，２−３では、図９（ａ）に示されるように、メインワード線信号ＭＷＬＢ０が高電位ＶPPから負電位ＶKKに遷移し、ＮＭＯＳ  Ｑ２がオフする。しかし、図９（ｅ）、（ｇ）、（ｉ）に示されるように、高電位ＶPPのサブワード信号ＦＸＢ１−３がＮＭＯＳ  Ｑ３のゲートへ供給されＮＭＯＳ  Ｑ３オンしているので、図９（ｌ）、（ｍ）、（ｎ）に示されるように、ワード線信号ＳＷＬＴ１、ＳＷＬＴ２，ＳＷＬＴ３はＮＭＯＳ  Ｑ３を介して負電位ＶKKの非選択状態を維持する。また、図９（ｆ）、（ｈ）、（ｊ）に示されるように、インターセクション部（ＩＳＣ）に配置されたインバータ４−１，４−２，４−３を介して接地電位ＶSSのサブワード信号ＦＸＴ１−３がＰＭＯＳ  Ｑ１のソースへ供給されている。この時、ＰＭＯＳ  Ｑ１のゲートには負電位ＶKK、ソースには接地電位ＶSS、ドレインには負電位ＶKKが印加されるが、本実施形態において負電位ＶKKは−０．３Ｖ、接地電位ＶSSは０Ｖであり、ＰＭＯＳ  Ｑ１のソース−ドレイン間電圧は０．３Ｖ程度である。この時、基板（ウェル）が３．１ＶでバックバイアスされているＰＭＯＳ  Ｑ１はオフする。従って、ＮＭＯＳ  Ｑ３はオンしているので、ワード線は負電位ＶKKの非選択状態になる。サブワード信号ＦＸＢ１−３は高電位ＶPPから変化しないので、高閾値電圧ＶthのＮＭＯＳ  Ｑ３によってワード線非選択速度は制限されない。
【００５０】
（５）  ワード線（ワード線信号ＳＷＬＴｎ−３）の非選択状態例３
メインワード線信号ＭＷＬＢ０、サブワード信号ＦＸＢ０が、それぞれ高電位ＶPP、接地電位ＶSSの時、ワード線信号ＳＷＬＴｎ−３が非選択状態を維持する。サブワードドライバ回路２−（ｎ−３）は、メインワード線信号ＭＷＬＢ０とは異なるメインワード線信号ＭＷＬＢｎ−３に接続され、同じサブワード信号ＦＸＢ０が接続されている。はじめに、サブワード線信号ＦＸＢ０が高電位ＶPPから接地電位ＶSS電位に遷移し、ＮＭＯＳ  Ｑ３がオフする。しかし、高電位ＶPPのメインワード線信号ＭＷＬＢ０がＮＭＯＳ  Ｑ２のゲートへ供給され、ＮＭＯＳ  Ｑ２がオンしているので、ワード線信号はＮＭＯＳ  Ｑ２を介して負電位ＶKKの非選択状態を維持する。また、インターセクション部（ＩＳＣ）に配置されたインバータ４−０を介して高電位ＶPPのサブワード信号ＦＸＴ０信号がＰＭＯＳ  Ｑ１のソースへ供給されている。この時、ＰＭＯＳ  Ｑ１のゲートには高電位ＶPPが、ソースには高電位ＶPPが、ドレインには負電位ＶKKが印加されているが、３．１Ｖの高電位ＶPPでバックバイアスされたＰＭＯＳ  Ｑ１はオフする。従って、ワード線信号は負電位ＶKKの非選択状態になる。サブワード信号ＦＸＢ０信号は高電位ＶPPから接地電位ＶSS電位へ遷移するが、ワード線信号はＮＭＯＳ  Ｑ２を介して負電位ＶKKの非選択状態を維持するので、高閾値電圧ＶthのＮＭＯＳ  Ｑ３によってワード線非選択速度は制限されない。
【００５１】
本実施形態では、ワード線信号の電位は、ワード線選択状態の高電位ＶPPから非選択状態の負電位ＶKKまで一段階で遷移される。従来例では、ワード線信号の電位は、ワード線選択状態の高電位ＶPPから非選択状態の負電位ＶKKまで二段階で遷移されていた。すなわちワード線信号の電位は、一旦接地電位ＶSSまで遷移された後に、非選択状態の負電位ＶKKに遷移される。しかし、前述したように、メインワード線信号が半分になり、負電位ＶKKの電源配線の低抵抗化の効果で、従来例と比べて負電位ＶKKまでの遷移時間、負電位ＶKKでの消費電流は同等である。
【００５２】
次に、本発明の第２実施形態による半導体記憶装置について説明する。第２実施形態の半導体記憶装置は、基本的には第１実施形態と同様であるが、インバータの構成が異なる。第２実施形態では、インバータ４−０−４−３の各々において、ＮＭＯＳ  Ｑ１２として、ＮＭＯＳ  Ｑ３と同様に、高閾値電圧ＮＭＯＳが使用されている。
【００５３】
第１実施形態において、メインワード線信号ＭＷＬＢ０、サブワード信号ＦＸＢ1が、負電位ＶKK、高電位ＶPP電位のとき、負電位ＶKKが−０．３ＶであればＰＭＯＳ  Ｑ１のソース−ドレイン間電圧及びソース−ゲート間電圧は−０．３Ｖ程度である。このとき、バックバイアスが３．１Ｖ程度であれば、サブワードドライバのＰＭＯＳ  Ｑ１はオフする。しかし、負電位ＶKKがより深く、ソース−ドレイン間電圧が大きくなる場合、ＰＭＯＳ  Ｑ１がオンする可能性が生じる。結果、ワード線信号ＳＷＬＴ１−３は、負電位ＶKKから接地電位ＶSSまで浮いてしまうという問題が生じる。
【００５４】
第２実施形態の半導体記憶装置では、図１０に示されるように、インターセクション部（ＩＳＣ）のインバータ４−０のＮＭＯＳ  Ｑ１２として高閾値電圧ＶthのＮＭＯＳが使用される。ＮＭＯＳのソースは負電位ＶKKと接続され、負電位ＶBBにバックバイアスされている。第２実施形態では、第１実施形態の動作（４）で説明された状況、すなわちメインワード線信号ＭＷＬＢ０、サブワード信号ＦＸＢ１−３が、それぞれ負電位ＶKK、高電位ＶPP電位のとき、サブワード信号ＦＸＴ１−３は負電位ＶKKとなり、ＰＭＯＳ  Ｑ１のソース−ドレイン間電圧及びソース−ゲート間電圧は０Ｖとなる。結果、ＰＭＯＳ  Ｑ１はオフし、ワード線信号ＳＷＬＴ１−３は負電位ＶKKから変動せず非選択状態を維持する。図１０では、一例として、基板電位ＶBBは、−１．０Ｖ、負電位ＶKKは−０．７Ｖであるが、他の電圧でも問題ない。
【００５５】
このように、本実施形態では、負電位ＶKKがより低い電圧のとき、図１０を高閾値電圧ＶthのＮＭＯＳにし、かつソース電位を負電位ＶKKにすることで、ネガティブワード対応ＣＭＯＳサブワード回路を実現することが可能である。
【図面の簡単な説明】
【００５６】
【図１】図１は、第１従来例のサブワードドライバ回路を示す回路図である。
【図２】図２は、第２従来例のネガティブワード方式のサブワードドライバ回路を示す回路図である。
【図３】図３は、第３従来例のネガティブワード方式のサブワードドライバ回路を示す回路図である。
【図４】図４は、第３従来例の動作を示す図である。
【図５】図５は、本発明による半導体記憶装置のメモリ領域を示す図である。
【図６】図６は、図５に示されるバンク内の構成を示す図である。
【図７】図７は、本発明の第１実施形態による半導体記憶装置におけるサブワードドライバ回路部の配線構造を示す図である。
【図８】図８は、第１実施形態におけるサブワードドライバ回路の構造を示す図である。
【図９】図９は、本発明の第１実施形態による半導体記憶装置における動作を示す図である。
【図１０】図１０は、本発明の第２実施形態による半導体記憶装置におけるサブワードドライバ回路部の配線構造を示す図である。
【図１１】図１１は、本発明の半導体記憶装置における配線構造を示す図である。
【符号の説明】
【００５７】
２：サブワードドライバ回路（ＳＷＤ）
４：インバータ
Ｑ１、Ｑ１１、Ｑ３１：ＰＭＯＳ
Ｑ２、Ｑ３、Ｑ１２、Ｑ３２，Ｑ３３：ＮＭＯＳ
ＸＤＥＣ：Ｘデコーダ
ＭＷＬＢ、ＭＷＬＴ：メインワード線信号
ＦＸＢ、ＦＸＴ：サブワード線信号
ＳＷＬＴ：ワード線信号
ＳＵＢＡＭＰ：サブアンプ
ＡＲＲＡＹ：サブアレイ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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