(57)【要約】【課題】  導電パターン同士の間隔を均一化させた回路装置およびその製造方法を提供する。【解決手段】  本発明の回路装置の製造方法は、導電箔４０を用意する工程と、導電箔に等間隔の幅を有する分離溝４１を形成することで、少なくとも回路素子１２の搭載領域を有するユニット４５を構成する導電パターン１１を形成する工程と、導電パターン１１と回路素子１２とを電気的に接続する工程と、回路素子１２を被覆し、分離溝４１に充填されるように封止樹脂で封止する工程と、分離溝４１を設けていない厚み部分の導電箔４０を除去する工程とを有する。【選択図】図４
2005129900.tif 000002
【特許請求の範囲】
【請求項１】
導電パターンと、前記導電パターンと電気的に接続された回路素子とを具備し、
前記導電パターンどうしが等間隔に離間することを特徴とする回路装置。
【請求項２】
分離溝により離間された導電パターンと、前記導電パターンに電気的に接続された回路素子と、前記導電パターンの裏面を露出させて前記導電パターンおよび前記回路素子を被覆する封止樹脂とを具備し、
前記導電パターンどうしが前記分離溝により等間隔に離間されることを特徴とする回路装置。
【請求項３】
前記導電パターンどうしが離間する距離は、１５０μｍ以上であることを特徴とする請求項１または請求項２記載の回路装置。
【請求項４】
前記分離溝は、均一の深さに形成されることを特徴とする請求項２記載の回路装置。
【請求項５】
全ての前記導電パターンが等間隔に離間されることを特徴とする請求項１または請求項２記載の回路装置。
【請求項６】
前記導電パターンは、半導体素子が固着されるダイパッドを含み、
前記ダイパッドと他の前記導電パターンとが離間する距離は、他の前記導電パターンどうしが離間する距離よりも長いことを特徴とする請求項１または請求項２記載の回路装置。
【請求項７】
前記半導体素子は、パワー系の半導体素子であることを特徴とする請求項６記載の回路装置。
【請求項８】
導電箔を用意する工程と、
前記導電箔に等間隔の幅を有する分離溝を形成することで、導電パターンを凸状に形成する工程と、
前記導電パターンと回路素子とを電気的に接続する工程と、
前記回路素子を被覆し、前記分離溝に充填されるように封止樹脂で封止する工程と、
前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程と、
を具備することを特徴とする回路装置の製造方法。
【請求項９】
前記分離溝の幅を、１５０μｍ以上に形成することを特徴とする請求項８記載の回路装置の製造方法。
【請求項１０】
前記分離溝を、その深さよりも幅を広く形成することを特徴とする請求項８記載の回路装置の製造方法。
【請求項１１】
導電箔を用意する工程と、
前記導電箔に等間隔の第１の分離溝を形成することにより、１つのユニットを構成する導電パターンを凸状に形成し、前記ユニットどうしの間に前記第１の分離溝よりも幅の広い第２の分離溝を設ける工程と、
前記導電パターンと回路素子とを電気的に接続する工程と、
前記回路素子を被覆し、前記第１の分離溝および前記第２の分離溝に充填されるように封止樹脂で封止する工程と、
前記第１の分離溝および前記第２の分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程と、
前記第２の分離溝に充填された前記封止樹脂を切断することにより、前記ユニットを分離する工程とを具備することを特徴とする回路装置の製造方法。
【請求項１２】
前記第２の分離溝の幅は、前記第１の分離溝の２倍程度であることを特徴とする請求項１１記載の回路装置の製造方法。
【請求項１３】
前記第１の分離溝と前記第２の分離溝とは、略同一の深さを有することを特徴とする請求項１１記載の回路装置の製造方法。
【請求項１４】
前記第１の分離溝の幅を、１５０μｍ以上に形成することを特徴とする請求項１１記載の回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は回路装置およびその製造方法に関し、特に、等間隔に離間された導電パターンを有する回路装置およびその製造方法に関するものである。
【背景技術】
【０００２】
従来、電子機器にセットされる回路装置は、携帯電話、携帯用のコンピューター等に採用されるため、小型化、薄型化、軽量化が求められている。
【０００３】
例えば、回路装置として半導体装置を例にして述べると、最近ではＣＳＰ（チップサイズパッケージ）と呼ばれる、チップのサイズと同等のウェハスケールＣＳＰが開発されている。
【０００４】
図１１は、支持基板としてガラスエポキシ基板６５を採用した、チップサイズよりも若干大きいＣＳＰ６６を示すものである。ここではガラスエポキシ基板６５にトランジスタチップＴが実装されたものとして説明していく。
【０００５】
このガラスエポキシ基板６５の表面には、第１の電極６７、第２の電極６８およびダイパッド６９が形成され、裏面には第１の裏面電極７０と第２の裏面電極７１が形成されている。そしてスルーホールＴＨを介して、前記第１の電極６７と第１の裏面電極７０が接続されている。更にスルーホールＴＨを介して、第２の電極６８と第２の裏面電極７１が電気的に接続されている。またダイパッド６９には前記ベアのトランジスタチップＴが固着され、トランジスタのエミッタ電極と第１の電極６７が金属細線７２を介して接続される。更に、トランジスタのベース電極と第２の電極６８が金属細線７２を介して接続されている。トランジスタチップＴを覆うようにガラスエポキシ基板６５に樹脂層７３が設けられている。
【０００６】
前記ＣＳＰ６６は、ガラスエポキシ基板６５を採用するが、ウェハスケールＣＳＰと違い、チップＴから外部接続用の裏面電極７０、７１までの延在構造が簡単であり、安価に製造できるメリットを有する。
【０００７】
しかしながら、上記したＣＳＰ６６は、ガラスエポキシ基板６５をインターポーザとして用いており、このことによりＣＳＰ６６の小型化および薄型化には限界があった。このことから図１２に示すような実装基板を不要にした回路装置８０が開発された（例えば、特許文献１を参照）。
【０００８】
図１２を参照して、回路装置８０では、導電パターン８１に回路素子８２が固着されている。そして、回路素子８２と導電パターン８１とは、金属細線８４により接続されている。封止樹脂８３は、導電パターン８１の裏面を露出させて回路素子８２、金属細線８４および導電パターン８１を被覆している。従って、回路装置８０は実装基板を不要にして構成されており、ＣＳＰ６６と比較すると、薄型且つ小型に形成されていた。
【０００９】
回路装置８０の導電パターン８１は、導電箔をエッチングすることにより形成される。具体的には、先ず、導電箔の表面をハーフエッチングすることにより、分離溝８７を形成する。分離溝８７を形成することにより、導電箔の表面に凸状の導電パターン８１が形成される。次に、導電パターン８１に回路素子８２を電気的に接続する。そして、回路素子が被覆されて分離溝８７に充填されるように封止樹脂８３を形成する。更に、分離溝８７に充填された封止樹脂８３が露出するまで、導電箔を裏面から除去する。このことにより、各導電パターン８１が分離される。以上の工程により、所望の形状の導電パターン８１が形成される。
【特許文献１】特開２００２−０７６２４６号公報（第７頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、導電パターン８１同士を接近させるために、分離溝８７の幅を狭くすると、分離溝８７の深さが不均一に成る問題があった。例えば、分離溝８７の幅を１５０μｍ程度以下にすると、分離溝８７の深さが不均一になる。上述したように、各導電パターン８１は、分離溝８７に充填された封止樹脂８３が露出するまで、導電箔を裏面からエッチングすることにより分離される。局所的に浅い分離溝８７が形成された場合、この浅い分離溝８７に充填された封止樹脂８３が露出するまで、導電箔は裏面からエッチングされる。従って、過度のエッチングを行うことにより、導電パターン８１は薄く形成されてしまう。このことから、導電パターン８１の電流容量が小さくなってしまう問題があった。
【００１１】
また、導電パターン８１同士の間隔が不均一になると、局所的に大きな寄生容量が発生してしまう問題があった。したがって、回路設計を行う際に、局所的に異なる寄生容量を考慮する必要があった。このことが、回路設計を困難にしていた。  本発明は上述した問題点を鑑みて成されたものであり、本発明の主な目的は、導電パターン同士の間隔を均一化させた回路装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の回路装置は、導電パターンと、前記導電パターンと電気的に接続された回路素子とを具備し、前記導電パターンどうしが等間隔に離間することを特徴とする。
【００１３】
更に、本発明の回路装置は、分離溝により離間された導電パターンと、前記導電パターンに電気的に接続された回路素子と、前記導電パターンの裏面を露出させて前記導電パターンおよび前記回路素子を被覆する封止樹脂とを具備し、前記導電パターンどうしが前記分離溝により等間隔に離間されることを特徴とする。
【００１４】
本発明の回路装置の製造方法は、導電箔を用意する工程と、前記導電箔に等間隔の幅を有する分離溝を形成することで、導電パターンを凸状に形成する工程と、前記導電パターンと回路素子とを電気的に接続する工程と、前記回路素子を被覆し、前記分離溝に充填されるように封止樹脂で封止する工程と、前記分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程とを具備することを特徴とする。
【００１５】
更に、本発明の回路装置の製造方法は、導電箔を用意する工程と、前記導電箔に等間隔の第１の分離溝を形成することにより、１つのユニットを構成する導電パターンを凸状に形成し、前記ユニットどうしの間に前記第１の分離溝よりも幅の広い第２の分離溝を設ける工程と、前記導電パターンと回路素子とを電気的に接続する工程と、前記回路素子を被覆し、前記第１の分離溝および前記第２の分離溝に充填されるように封止樹脂で封止する工程と、前記第１の分離溝および前記第２の分離溝に充填された前記封止樹脂が露出するまで前記導電箔の裏面を除去する工程と、前記第２の分離溝に充填された前記封止樹脂を切断することにより、前記ユニットを分離する工程とを具備することを特徴とする。
【発明の効果】
【００１６】
本発明の回路装置に依れば、導電パターンどうしの幅を一定の間隔にすることにより、導電パターンと封止樹脂との間に発生する寄生容量の値を容易に予測することができる。従って、寄生容量が考慮された回路パターンの設計が容易になる。
【００１７】
本発明の回路装置の製造方法によれば、分離溝の幅を等間隔にすることにより、エッチングにより形成される分離溝はその深さも均一になる。従って、導電パターン同士の間隔を均一にすることができる。更に、分離溝の幅を一定以上にすることにより、溝の深さのバラツキを抑えて高品質の回路装置を製造することができる。分離溝の深さが均一化されることから、所望の厚さの導電パターンを形成することが可能となる。
【発明を実施するための最良の形態】
【００１８】
図１を参照して、本形態の回路装置１０の構成を説明する。図１（Ａ）は回路装置１０Ａの平面図であり、図１（Ｂ）はその断面図である。
【００１９】
図１（Ａ）を参照して、本形態の回路装置１０Ａは、導電パターン１１と、この導電パターン１１と電気的に接続された回路素子１２と、導電パターン１１の裏面を露出させて回路素子１２および導電パターン１１を被覆する封止樹脂１３とを有する。
【００２０】
導電パターン１１はロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択される。具体的には、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が、導電パターン１１の材料として採用される。ここでは、導電パターン１１は裏面を露出させて封止樹脂１３に埋め込まれた構造になっており、分離溝４１により電気的に分離されている。一例として、回路装置１０の４隅に、回路素子１２が実装されるランド状の導電パターン１１が形成される。そして、金属細線１４のボンディングパッドとなる導電パターン１１がその間に形成されている。また、封止樹脂１３から露出する導電パターン１１の裏面には半田等のロウ材から成る外部電極１５が設けられている。導電パターン１１はエッチングにより形成され、その側面は湾曲面に形成されている。また、装置の裏面で外部電極１５が設けられない箇所は、レジスト１６で被覆されている。
【００２１】
回路素子１２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。ここでは、フェイスアップで実装された回路素子１２は、金属細線１４を介して他の導電パターン１１と電気的に接続されている。
【００２２】
封止樹脂１３は、導電パターン１１の裏面を露出させて回路素子１２、金属細線１４および導電パターン１１を被覆している。封止樹脂１３としては、熱硬化性樹脂または熱可塑性樹脂を採用することができる。また、各導電パターン１１を分離する分離溝４１には封止樹脂１３が充填されている。更に、本発明の回路装置１０は、封止樹脂１３により全体が支持されている。
【００２３】
分離溝４１は、各導電パターン１１の間に設けられて、各導電パターン１１を電気的に分離する働きを有する。そして、分離溝４１の幅Ｗ１は、基本的にどの箇所でもその幅が均一に形成されている。幅Ｗ１は、例えば、１５０μｍ程度である。換言すると、各導電パターン１１は、等間隔に離間されている。従って、分離溝４１に充填された封止樹脂１３と導電パターン１１の側面との間に発生する寄生容量の値を均一化することが出来る。また、寄生容量が均一化されることから、この寄生容量を考慮した設計を容易に行うことができる。
【００２４】
尚、分離溝４１の幅は等間隔であると上記したが、この「等間隔」とは差を含む等間隔であり、厳密にはある程度の誤差が発生する場合がある。この誤差は、エッチングを行うためのエッチングマスクの形成時に発生する誤差、ウェットエッチングを行う際に発生する誤差を含む。具体的にこれらの誤差は、数μｍから数十μｍ程度である。更に、分離溝４１に充填された封止樹脂１３は、導電パターン１１の裏面よりも外部に突出する。
【００２５】
また、導電パターン１１の裏面が露出する封止樹脂１３の裏面は、樹脂から成るレジスト１６で被覆される。そして、レジスト１６に設けた開口部に、半田等のロウ材から成る外部電極１５が形成される。
【００２６】
図２を参照して他の形態の回路装置１０Ｂを説明する。図２は回路装置１０Ｂの平面図である。この図に示した回路装置１０Ｂでは、導電パターン１１により配線部１１Ｃが形成されている。更に、導電パターン１１同士が離間する距離が、局所的に相違する部分がある。回路装置１０Ｂの他の構成は、図１に示した回路装置１０Ａと同様である。
【００２７】
回路装置１０Ｂでは、２種類の回路素子１２が内蔵されている。１つはＩＣチップである回路素子１２Ａである。もう１つは数アンペア以上の大きな電流のスイッチングを行う半導体素子である回路素子１２Ｂである。回路素子１２Ｂは、回路素子１２Ａから供給される制御信号に基づいたスイッチングを行う半導体素子である。これらの半導体素子の他にも、チップ抵抗やチップコンデンサ等の他の回路素子が回路装置１０Ｂに内蔵されても良い。
【００２８】
配線部１１Ｃは、平面的に異なる箇所に電気的接続領域が形成された導電パターン１１である。例えば、この配線部１１Ｃでは、一方の端部が金属細線１４を介して、ＩＣである回路素子１２Ａと接続されている。更に、配線部１１Ｃの他の端部は、金属細線１４を介して、スイッチング素子である回路素子１２Ｂと接続されている。従って、配線部１１Ｃは、回路装置１０Ｂに内蔵される素子同士を導通させる経路の一部として機能している。また、配線部１１Ｃは、金属細線１４の下方を延在している。本形態の回路装置１０Ｂでは、複数個の配線部１１Ｃが形成されている。更に、配線部１１Ｃ同士が隣接する場所では、配線部１１Ｃ同士が離間する距離は略同一である。
【００２９】
図１を参照して説明した回路装置では、内蔵される導電パターン１１同士が離間する距離は略同一であったが、図２の回路装置１０Ｂでは、その距離が相違する箇所がある。具体的には、スイッチング素子である回路素子１２Ｂが配置されるランド状のダイパッド１１Ｂと、他の導電パターン１１Ａとが離間する距離が他の箇所よりも長くなっている。ここで、他の導電パターン１１Ａとは、配線部１１Ｃを構成する導電パターン１１、制御用のＩＣである回路素子１２Ａが載置されるランド状の導電パターン１１を含む。例えば、他の導電パターン１１Ａ同士が離間する距離（Ｗ１）が１５０μｍ程度であるのに対し、ダイパッド１１Ｂと他の導電パターン１１Ａとが離間する距離は、２５０μｍ程度である。
【００３０】
このようにダイパッド１１Ｂを他の導電パターン１１から余分に離間させる理由は、ダイパッド１１Ｂの耐圧性を確保するためである。ダイパッド１１Ｂには、大電流（例えば２５０Ｖで２Ａ程度）のスイッチングを行う回路素子１２Ｂが、半田や導電性ペースト等の導電性の接着剤を介して固着されている。従って、回路素子１２ＢがＯＮ動作しているときは、ダイパッド１１Ｂにも上記した大電流が流れる。それに対して、他の導電パターン１１Ａでは、制御用の小さい電気信号（例えば数Ｖで数十ｍＡ程度）が通過している。このことから、ダイパッド１１Ｂと導電パターン１１Ａとの電位差が大きいので、両者を離間させて耐圧性を確保することが重要である。本形態により、ダイパッド１１Ｂを通過する大電流が、導電パターン１１Ａを通過する制御信号にノイズを発生させることを抑止することができる。また、上記したパワー系の半導体素子のソース電極あるいはドレイン電極と接続される導電パターンを、他の導電パターンから離間させても良い。このことにより、回路装置に内蔵された電気回路を更に安定化させることができる。
【００３１】
まとめると、第１の分離溝の深さを均一にする為に、エッチングにより形成される分離溝４１の幅を実質均一にすると、その深さが均一となる。従って、裏面から行われるエッチングによる各導電パターン１１の分離が良好になされる。しかしながら、大電流が通過する導電パターン１１の場合は、他の導電パターン１１との耐圧性を確保するために、所定の距離以上で離間させる必要がある。そこで、耐圧確保の意味で一部の分離溝４１の幅を広く設定することもある。この幅を図２にてＷ２で表現している。
【００３２】
以上、導電箔を用いたパターン図として２種類を説明したが、これ以外のパターンもあるので以下に説明する。
【００３３】
１：ディスクリート型の回路素子等に電気的に接続され、回路素子が固着されるランドの周囲に配置されるボンディングパッドから成るパターン。このパターンは、特に、端子数の少ないＩＣまたはディスクリートのトランジスタが内蔵される回路装置に適用される。
【００３４】
２：ピン数が多い回路素子（例えばＩＣ）と電気的に接続され、回路素子が配置されるランドの周囲にて再配線を行うために引き回されるパターン。回路素子と電気的に接続されるパッドから連続して延在するパターン。
【００３５】
３：ＳＩＰ（System in Package ）では、トランジスタ、ＩＣ、受動素子またはこれらの集合体が内蔵されている。これらの回路素子は、配線部１１Ｃを介して電気的に接続させている。この配線部１１Ｃの形状としては、図２に示したように、細長に延在する形状の他にも、Ｌ字状に形成された導電パターン１１を配線部１１Ｃとして採用しても良い。
【００３６】
図３以降を参照して回路装置１０の製造方法を説明する。
【００３７】
本発明の第１の工程は、図３から図６に示すように、導電箔４０を用意し、分離溝４１を形成することにより凸状に突出する導電パターン１１を形成することにある。
【００３８】
本工程では、まず図３（Ａ）の如く、シート状の導電箔４０を用意する。この導電箔４０は、ロウ材の付着性、ボンディング性、メッキ性が考慮されてその材料が選択される。具体的な材料としては、Ｃｕを主材料とした導電箔、Ａｌを主材料とした導電箔またはＦｅ−Ｎｉ等の合金から成る導電箔等が採用される。導電箔の厚さは、後のエッチングを考慮すると１０μｍ〜３００μｍ程度が好ましい。具体的には、図３（Ｂ）に示す如く、短冊状の導電箔４０に多数のユニットが形成されるブロック４２が４〜５個離間して並べられる。各ブロック４２間にはスリット４３が設けられ、モールド工程等での加熱処理で発生する導電箔４０の応力を吸収する。また導電箔４０の上下周端にはインデックス孔４４が一定の間隔で設けられ、各工程での位置決めに用いられる。
【００３９】
続いて、ブロック毎の導電パターン１１を形成する。まず、図４に示す如く、導電箔４０の上に、耐エッチングマスクであるレジストＰＲを形成し、導電パターン１１となる領域を除いた導電箔４０が露出するようにホトレジストＰＲをパターニングする。このレジストＰＲをエッチングマスクとしてウェットエッチングを行うことにより、レジストＰＲから露出する導電箔４０がエッチングされて分離溝４１が形成される。等間隔の分離溝４１を形成するために、レジストＰＲの露出部の幅Ｗ１は等間隔に形成される。ここで、レジストＰＲのパターンニングは露光および現像の工程により行われるので、ある程度の誤差が発生する場合もある。
【００４０】
図５を参照して、ウェットエッチングにより形成される分離溝４１の、幅Ｗと深さＤとの関係を説明する。図５（Ａ）はエッチングにより形成される分離溝４１の断面図であり、図５（Ｂ）は分離溝の幅と深さとの関係を示すグラフである。
【００４１】
図５（Ａ）を参照して、導電箔４０に形成される分離溝４１の断面形状を説明する。ここでは、分離溝４１の幅を符号Ｗで示し、その深さを符号Ｄで示す。ウェットエッチングにより形成される分離溝の断面は、等方性に形成される。従って、分離溝４１の深さＤは、分離溝の幅Ｗとエッチングの条件に支配される。即ち、分離溝の幅Ｗを大きくすると、その深さＤも大きくなる。更に、エッチングの強度を強くすると、分離溝の深さＤも深くなる。
【００４２】
図５（Ｂ）のグラフを参照して、分離溝の幅Ｗと深さＤとの関連を説明する。同図のグラフは、同じウェットエッチングの条件で、幅の異なる分離溝を複数個形成した結果を示している。そして、各々の分離溝の幅Ｗおよび深さＤをグラフにプロットしてある。また、これらの点の集合体により統計学的手法で算出した近似曲線Ｌ１も描いてある。
【００４３】
先ず、近似曲線に関して説明する。分離溝の幅が０から１５０μｍまでは、分離溝の幅Ｗの増加に伴ってその深さも増加している。そして、分離溝の幅Ｗが１５０μｍ以上になると、分離溝の深さは一定にとどまっている。即ち、１５０μｍ以上の幅を有する分離溝４１の深さは、ほぼ一定になることを意味している。
【００４４】
次に、上記した幅と深さの値のバラツキに関して説明する。近似曲線が示す深さと、その点が示す深さとの差をＤ１とする。そうすると、分離溝４１の深さが１５０μｍまでの領域では、Ｄ１の大きさが非常に大きい。これは、幅が１５０μｍ以下の分離溝４１を形成した場合、各々の分離溝４１の深さにバラツキが大きく発生することを意味している。それに対して、分離溝４１の幅Ｗが１５０μｍ以上になると、近似曲線Ｌ１が示す深さと、各点が示す深さとの差が非常に小さくなる。具体的には、この領域では、近似曲線が示す深さと各点が示す深さとの差は、数μｍ程度である。従って、幅Ｗを１５０μｍ以上にした場合は、均一性に優れた分離溝４１を形成することができる。
【００４５】
また、上記の説明では、エッチングにより形成される分離溝４１の深さが一定になる幅ＷＳが、１５０μｍ以上である。しかしながら、この幅ＷＳはエッチング条件により変動する。即ち、エッチャントを導電箔４０の表面にシャワーリングする方法と、エッチャントに導電箔を浸漬する方法とでは、幅ＷＳが異なる場合がある。また、導電箔４０のエッチングに用いるエッチャントの種類に依っても、幅ＷＳが変動することが予測される。
【００４６】
図６を参照して、この工程で形成される具体的な導電パターン１１の形状を説明する。図６（Ａ）は分離溝４１が形成された導電箔４０の断面図であり、図６（Ｂ）はその平面図である。
【００４７】
図６（Ａ）を参照して、導電箔４０の表面には分離溝４１が形成されている。そしてこの分離溝４１は、第1の分離溝４１Ａおよび第２の分離溝５２から成る。第1の分離溝４１Ａは、１つのユニット内部で導電パターン１１同士を分離するための分離溝である。そして、第２の分離溝５２は、ユニット同士を分離するための分離溝であり、前記した第1の分離溝４１Ａよりもその幅が大きく形成される。この第２の分離溝５２には、後のモールドの工程で、第1の分離溝４１Ｂと共に封止樹脂が充填される。そして、第２の分離溝５２に充填された封止樹脂をダイシングすることで、各回路装置への分離が行われる。ここで、ユニットとは、１つの回路装置を構成する構成要素を指す。
【００４８】
具体的に、第1の分離溝４１Ａの幅Ｗ１は、１５０μｍ程度にすることができる。そして、第２の分離溝５２の幅Ｗ２は、Ｗ１の２倍程度（３００μｍ）にすることができる。第1の分離溝４１Ａの幅Ｗ１を１５０μｍ程度にすることにより、各々の第1の分離溝４１Ａの深さを均一にすることができる。そして、この１５０μｍという幅は、深さの均一性を保つことができる最小の幅であるので、各導電パターン１１同士が離間する距離を最小化することができる。従って、導電パターン１１として用いることが出来る回路装置内部の有効面積を増大することができる。
【００４９】
図６（Ｂ）に具体的な導電パターン１１を示す。本図は図３（Ｂ）で示したブロック４２の１個を拡大したもの対応する。点線で囲まれた部分の１個が１つのユニット４５である。１つのブロック４２にはマトリックス状に複数のユニット４５が配列され、各ユニット４５毎に同一の導電パターン１１が設けられている。ここでは、２行２列の４個のユニット４５が形成されているが、更に多数個のユニット４５を形成することも可能である。また、上述した第２の分離溝５２は、各ユニット４５間に格子状に形成されている。
【００５０】
本発明の第２の工程は、図７（Ａ）の断面図および図７（Ｂ）の平面図に示す如く、所望の導電パターン１１の各ユニット４５に回路素子１２を固着し、各ユニット４５の回路素子１２の電極と所望の導電パターン１１とを電気的に接続する接続手段を形成することにある。
【００５１】
回路素子１２としては、トランジスタ、ダイオード、ＩＣチップ等の半導体素子、チップコンデンサ、チップ抵抗等の受動素子である。また厚みが厚くはなるが、ＣＳＰ、ＢＧＡ等のフェイスダウンの半導体素子も実装できる。
【００５２】
本発明の第３の工程は、図８に示す如く、各ユニット４５の回路素子１２を一括して被覆し、分離溝４１に充填されるように封止樹脂１３でモールドすることにある。
【００５３】
本工程では、封止樹脂１３は回路素子１２および複数の導電パターン１１を被覆し、導電パターン１１間の分離溝４１には封止樹脂１３が充填される。また、封止樹脂１３は、導電パターン１１側面の湾曲構造と嵌合して強固に結合する。そして封止樹脂１３により導電パターン１１が支持されている。また本工程では、トランスファーモールド、インジェクションモールド、またはディッピングにより実現できる。樹脂材料としては、エポキシ樹脂等の熱硬化性樹脂がトランスファーモールドで実現でき、ポリイミド樹脂、ポリフェニレンサルファイド等の熱可塑性樹脂はインジェクションモールドで実現できる。また、本工程では、第１の分離溝４１Ａおよび第２の分離溝５２の両方に、封止樹脂１３が充填される。
【００５４】
本工程の利点は、封止樹脂１３を被覆するまでは、導電パターン１１となる導電箔４０が支持基板となることである。従来では、本来必要としない支持基板を採用していた。本発明では、支持基板となる導電箔４０は、電極材料として必要な材料である。そのため、構成材料を極力省いて作業できるメリットを有し、コストの低下も実現できる。
【００５５】
本発明の第４の工程は、図９に示す如く、各導電パターン１１を電気的に分離することにある。ここでは、分離溝４１に充填された封止樹脂１３が露出するまで導電箔４０の裏面を除去して、各導電パターン１１の分離を行う。本工程は、導電箔４０の裏面を化学的および／または物理的に除き、導電パターン１１として分離するものである。この工程は、研磨、研削、エッチング、レーザの金属蒸発等により施される。特に、エッチングにより導電箔４０の除去を行うと、分離溝４１に充填された封止樹脂が下方に突出する構造を得る。
【００５６】
図６（Ａ）にも示したように、幅が広く形成された第２の分離溝５２の深さは、第1の分離溝４１Ａの深さとほぼ等しい。従って、ウェットエッチングにより、上記除去を行った場合は、第２の分離溝５２および第1の分離溝４１Ａに充填された封止樹脂は、同程度に下方に突出する。
【００５７】
更に、導電パターン１１の裏面処理を行い、図１に示す最終構造を得る。すなわち、必要によって露出した導電パターン１１に半田等の導電材を被着して裏面電極１５を形成し、回路装置として完成する。
【００５８】
本発明の第５の工程は、図１０に示す如く、封止樹脂１３を各ユニット４５毎にダイシングにより分離することにある。
【００５９】
本工程では、ブレード４９で各ユニット４５間のダイシングラインに沿って封止樹脂１３をダイシングし、個別の回路装置に分離する。本工程では、ダイシングラインには分離溝に充填された封止樹脂１３しか存在しないので、ブレード４９の摩耗は少ない。更に、金属バリも発生せず極めて正確な外形にダイシングできる。詳述すると、各ユニット４５間に形成された第２の分離溝５２の中間部に沿って上記ダイシングは行われる。
【００６０】
上記ダイシングに使用するブレード４９の厚みは、例えば１００μｍ程度である。従って、ダイシングが行われる第２の分離溝５２の幅を広く形成することで、ブレード４９が、導電パターン１１に接触してしまうのを防止することができる。
【図面の簡単な説明】
【００６１】
【図１】本発明の回路装置を示す平面図（Ａ）、断面図（Ｂ）である。
【図２】本発明の回路装置を示す平面図である。
【図３】本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。
【図４】本発明の回路装置を示す断面図である。
【図５】本発明の回路装置を示す断面図（Ａ）、特性図（Ｂ）である。
【図６】本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。
【図７】本発明の回路装置の製造方法を示す断面図（Ａ）、平面図（Ｂ）である。
【図８】本発明の回路装置の製造方法を示す断面図である。
【図９】本発明の回路装置の製造方法を示す断面図である。
【図１０】本発明の回路装置の製造方法を示す平面図である。
【図１１】従来の回路装置を示す断面図である。
【図１２】従来の回路装置を示す断面図である。
【符号の説明】
【００６２】
１０            回路装置
１１            導電パターン
１２            回路素子
１３            封止樹脂
１４            金属細線
１５            外部電極
１６            レジスト
４１            分離溝
【図１】
2005129900.tif 000003
【図２】
2005129900.tif 000004
【図３】
2005129900.tif 000005
【図４】
2005129900.tif 000006
【図５】
2005129900.tif 000007
【図６】
2005129900.tif 000008
【図７】
2005129900.tif 000009
【図８】
2005129900.tif 000010
【図９】
2005129900.tif 000011
【図１０】
2005129900.tif 000012
【図１１】
2005129900.tif 000013
【図１２】
2005129900.tif 000014