(57)【要約】 【課題】  光感知素子と、これを有するアレイ基板及び液晶表示装置が開示される。【解決手段】  ゲートラインはゲート信号を伝達し、スイッチング素子はゲートラインとデータラインによって定義される領域に形成され、ゲート電極がゲートラインに連結され、ソース電極がデータラインに連結される。光感知素子は、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、制御電極と、制御電極に電気的に連結され、外部光とバイアス電圧に応答して生成される光漏洩電流を出力する第２電極を含む。これによって、一つのＴＦＴで構成された光感知素子を単位画素に形成することで、開口率を向上させることができる。【特許請求の範囲】
【請求項１】
一定レベルを反復するバイアス電圧が印加される第１電極と、
オフ電圧が印加される制御電極と、
外部光と前記バイアス電圧に応答して生成される光漏洩電流を出力する第２電極と、を含むことを特徴とする光感知素子。
【請求項２】
前記光感知素子は、薄膜トランジスタを含むことを特徴とする請求項１記載の光感知素子。
【請求項３】
前記光感知素子は、前記第１電極と前記第２電極との間に配置され、前記制御電極に対応されるチャンネル層を更に含むことを特徴とする請求項１記載の光感知素子。
【請求項４】
前記チャンネル層は、アモルファスシリコン層を含むことを特徴とする請求項３記載の光感知素子。
【請求項５】
前記バイアス電圧は、互いに異なる第１レベルと第２レベルとの間を反復することを特徴とする請求項１記載の光感知素子。
【請求項６】
前記第１レベルと前記第２レベルは、互いに同じ極性を有することを特徴とする請求項５記載の光感知素子。
【請求項７】
前記第１レベルと前記第２レベルは、互いに反対の極性を有することを特徴とする請求項５記載の光感知素子。
【請求項８】
前記バイアス電圧は−７．５Ｖ乃至１５Ｖを反復し、前記光漏洩電流は１．３Ｖの電圧に対応することを特徴とする請求項７記載の光感知素子。
【請求項９】
一定レベルを反復するバイアス電圧が印加される第１電極と、
制御電極と、
前記制御電極と電気的に連結され、外部光と前記バイアス電圧に応答して生成する光漏洩電流を出力する第２電極と、を含むことを特徴とする光感知素子。
【請求項１０】
前記バイアス電圧が−７．５Ｖ乃至１５Ｖを反復し、前記光漏洩電流は１．３Ｖの電圧に対応することを特徴とする請求項９記載の光感知素子。
【請求項１１】
前記第１電極と第２電極との間に配置されたアモルファスシリコン層を更に含むことを特徴とする請求項９記載の光感知素子。
【請求項１２】
一定レベルを反復するバイアス電圧が印加される第１電極と、
前記第１電極に電気的に連結された制御電極と、
外部光と前記バイアス電圧に応答して生成される光漏洩電流を出力する第２電極と、を含むことを特徴とする光感知素子。
【請求項１３】
前記バイアス電圧が−７．５Ｖ乃至１５Ｖを反復し、前記光漏洩電流は１．３Ｖの電圧に対応することを特徴とする請求項１２記載の光感知素子。
【請求項１４】
前記第１電極と第２電極との間に配置されたアモルファスシリコン層を更に含むことを特徴とする請求項１２記載の光感知素子。
【請求項１５】
透明基板と、
前記透明基板上に配置され、ゲート信号を伝達するゲートラインと、
前記透明基板上に配置され、データ信号を伝達するデータラインと、
前記ゲートラインとデータラインによって定義される領域に形成され、ゲート電極が前記ゲートラインに連結され、ソース電極が前記データラインに連結されたスイッチング素子と、
前記透明基板上に配置された読み出しラインと、
前記ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、オフ電圧が印加される制御電極と、外部光が前記バイアス電圧に応答して生成される光漏洩電流を前記読み出しラインに出力する第２電極を含む光感知素子と、を含むことを特徴とするアレイ基板。
【請求項１６】
前記バイアス電圧を伝達する複数の第１電圧ラインを更に含むことを特徴とする請求項１５記載のアレイ基板。
【請求項１７】
前記オフ電圧を伝達する複数の第２電圧ラインを更に含むことを特徴とする請求項１６記載のアレイ基板。
【請求項１８】
前記光感知素子は、アモルファスシリコン薄膜トランジスタを含むことを特徴とする請求項１５記載のアレイ基板。
【請求項１９】
自然光を反射する反射領域と、人工光を透過する透過窓を定義する反射板を更に含み、前記読み出しラインと、光感知素子は前記反射領域に配置されることを特徴とする請求項１５記載のアレイ基板。
【請求項２０】
透明基板と、
前記透明基板上に配置され、ゲート信号を伝達するゲートラインと、
前記透明基板上に配置され、データ信号を伝達するデータラインと、
前記ゲートラインとデータラインによって定義される領域に形成され、ゲート電極が前記ゲートラインに連結され、ソース電極が前記データラインに連結されたスイッチング素子と、
前記透明基板上に配置された読み出しラインと、
前記ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、制御電極と、前記制御電極と電気的に連結され、外部光と前記バイアス電圧に応答して生成される光漏洩電流を出力する第２電極を含む光感知素子と、を含むことを特徴とするアレイ基板。
【請求項２１】
前記バイアス電圧を印加する複数の第１電圧ラインを更に含むことを特徴とする請求項２０記載のアレイ基板。
【請求項２２】
前記第１電極は、前記ゲートラインに電気的に連結されることを特徴とする請求項２０記載のアレイ基板。
【請求項２３】
透明基板と、
前記透明基板上に配置され、ゲート信号を伝達するゲートラインと、
前記透明基板上に配置され、データ信号を伝達するデータラインと、
前記ゲートラインとデータラインによって定義される領域に形成され、ゲート電極が前記ゲートラインに電気的に連結され、ソース電極が前記データラインに電気的に連結されたスイッチング素子と、
前記透明基板上に配置された読み出しラインと、
前記ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、前記第１電極に電気的に連結された制御電極と、外部光と前記バイアス電圧に応答して生成される光漏洩電流を出力する第２電極を含む光感知素子と、を含むことを特徴とするアレイ基板。
【請求項２４】
前記バイアス電圧が印加される複数の第１電圧ラインを更に含むことを特徴とする請求項２３記載のアレイ基板。
【請求項２５】
上部基板と、
前記上部基板に対向し、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、オフ電圧が印加される制御電極と、外部光と前記バイアス電圧に応答して生成される光漏洩電流を前記読み出しラインに出力する第２電極を含む下部基板と、
前記上部基板と下部基板との間に形成された液晶層と、を含むことを特徴とする液晶表示装置。
【請求項２６】
上部基板と、
前記上部基板に対向し、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、制御電極と、前記制御電極に電気的に連結され、外部光と前記バイアス電圧に応答して生成される光漏洩電流を前記読み出しラインに出力する第２電極を含む光感知素子を含む下部基板と、
前記上部基板と下部基板との間に形成された液晶層と、を含むことを特徴とする液晶表示装置。
【請求項２７】
上部基板と、
前記上部基板に対向し、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、前記第１電極に電気的に連結された制御電極と、外部光と前記バイアス電圧に応答して生成される光漏洩電流を前記読み出し出力する第２電極を含む光感知素子を含む下部基板と、
前記上部基板と下部基板との間に形成された液晶層と、を含むことを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光感知素子と、これを有するアレイ基板及び液晶表示装置に関し、より詳細には減少された配線数によって単純化された光感知素子と、これを有するアレイ基板及び液晶表示装置に関するものである。
【背景技術】
【０００２】
一般的に光感知素子は、外部から入力される光に応答して該当位置を感知する機能を遂行する。特に、前記の光感知素子を採用する液晶表示パネルは、非特許文献１で発表したように、複数の光感知素子がマトリクスタイプで配列され、外部光の位置に対応する位置情報の生成を通じて指紋認識機能やタッチパネル機能などの動作に用いられる。
【０００３】
このように、光感知素子は、ディスプレイ機能を遂行する液晶表示パネル、特に、アレイ基板に採用されて光感知機能を遂行する。
【非特許文献１】ウィレムデンボーア（Ｗｉｌｌｅｍ  ｄｅｎ  Ｂｏｅｒ）などによって２００３年ＳＩＤ学会論文に発表した論文に“Ａｃｔｉｖｅ  Ｍａｔｒｉｘ  ＬＣＤ  ｗｉｔｈ  Ｉｎｔｅｒｇｒａｔｅｄ  Ｏｐｔｉｃａｌ  Ｔｏｕｇｈ  Ｓｃｒｅｅｎ”
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前記光感知素子は、アレイ基板の単位画素を定義する領域に位置する空間の確保が十分でないので、設計位置に制約を受ける。特に、透過型液晶表示装置や反射−透過型液晶表示装置に前記の光感知素子を採用するようになると、開口率を減少させる問題点がある。また、部品数が増加して不良品の増加によって収率が減少する問題点がある。さらに、画素領域内に設計される複数の素子による信号の干渉などを誘発する問題点がある。
【０００５】
本発明の技術的な課題は、このような従来の問題点を解決するためであって、本発明の目的は、構造が単純化され液晶表示装置の開口率を向上させる光感知素子を提供することにある。
【０００６】
また、本発明の他の目的は、前記の光感知素子を有するアレイ基板を提供することにある。
【０００７】
また、本発明のまた他の目的は、前記の光感知素子を有する液晶表示装置を提供することにある。
【課題を解決するための手段】
【０００８】
本願第１発明は、一定レベルを反復するバイアス電圧が印加される第１電極と、オフ電圧が印加される制御電極と、外部光と前記バイアス電圧に応答して生成される光漏洩電流を出力する第２電極と、を含むことを特徴とする光感知素子を提供する。
【０００９】
このように、一定レベルを反復すバイアス電圧が印加された光感知素子が、光感知素子に照射された光に基づいて光漏洩電流を発生することで、光を検知することができる。よって、光検知機能を１つの光感知素子のみで実行できるため、光検知素子としての素子数が減少するとともに、光検知素子を有する液晶表示装置の構造を単純化することができる。また、素子数が少ないため、開口率の減少を低減することができる。さらに、素子数が減少するため、単位画素を小さく形成でき、収率を増加することができる。また、信号干渉を防止することができる。
【００１０】
本願第２発明は、第１発明において、前記光感知素子は、薄膜トランジスタを含むことを特徴とする光感知素子を提供する。
【００１１】
本願第３発明は、第１発明において、前記光感知素子は、前記第１電極と前記第２電極との間に配置され、前記制御電極に対応されるチャンネル層を更に含むことを特徴とする光感知素子を提供する。
【００１２】
本願第４発明は、第３発明において、前記チャンネル層は、アモルファスシリコン層を含むことを特徴とする光感知素子を提供する。
【００１３】
本願第５発明は、第１発明において、前記バイアス電圧は、互いに異なる第１レベルと第２レベルとの間を反復することを特徴とする光感知素子を提供する。
【００１４】
本願第６発明は、第５発明において、前記第１レベルと前記第２レベルは、互いに同じ極性を有することを特徴とする光感知素子を提供する。
【００１５】
本願第７発明は、第５発明において、前記第１レベルと前記第２レベルは、互いに反対の極性を有することを特徴とする光感知素子を提供する。
【００１６】
本願第８発明は、第７発明において、前記バイアス電圧は−７．５Ｖ乃至１５Ｖを反復し、前記光漏洩電流は１．３Ｖの電圧に対応することを特徴とする光感知素子を提供する。
【００１７】
本願第９発明は、一定レベルを反復するバイアス電圧が印加される第１電極と、制御電極と、前記制御電極と電気的に連結され、外部光と前記バイアス電圧に応答して生成する光漏洩電流を出力する第２電極と、を含むことを特徴とする光感知素子を提供する。
【００１８】
本願第１０発明は、第９発明において、前記バイアス電圧が−７．５Ｖ乃至１５Ｖを反復し、前記光漏洩電流は１．３Ｖの電圧に対応することを特徴とする光感知素子を提供する。
【００１９】
本願第１１発明は、第９発明において、前記第１電極と第２電極との間に配置されたアモルファスシリコン層を更に含むことを特徴とす光感知素子を提供する。
【００２０】
本願第１２発明は、一定レベルを反復するバイアス電圧が印加される第１電極と、前記第１電極に電気的に連結された制御電極と、外部光と前記バイアス電圧に応答して生成される光漏洩電流を出力する第２電極と、を含むことを特徴とする光感知素子を提供する。
【００２１】
本願第１３発明は、第１２発明において、前記バイアス電圧が−７．５Ｖ乃至１５Ｖを反復し、前記光漏洩電流は１．３Ｖの電圧に対応することを特徴とする光感知素子を提供する。
【００２２】
本願第１４発明は、第１２発明において、前記第１電極と第２電極との間に配置されたアモルファスシリコン層を更に含むことを特徴とする光感知素子を提供する。
【００２３】
本願第１５発明は、透明基板と、前記透明基板上に配置され、ゲート信号を伝達するゲートラインと、前記透明基板上に配置され、データ信号を伝達するデータラインと、前記ゲートラインとデータラインによって定義される領域に形成され、ゲート電極が前記ゲートラインに連結され、ソース電極が前記データラインに連結されたスイッチング素子と、前記透明基板上に配置された読み出しラインと、前記ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、オフ電圧が印加される制御電極と、外部光が前記バイアス電圧に応答して生成される光漏洩電流を前記読み出しラインに出力する第２電極を含む光感知素子と、を含むことを特徴とするアレイ基板を提供する。
【００２４】
本願第１６発明は、第１５発明において、前記バイアス電圧を伝達する複数の第１電圧ラインを更に含むことを特徴とするアレイ基板を提供する。
【００２５】
本願第１７発明は、第１６発明において、前記オフ電圧を伝達する複数の第２電圧ラインを更に含むことを特徴とするアレイ基板を提供する。
【００２６】
本願第１８発明は、第１５発明において、前記光感知素子は、アモルファスシリコン薄膜トランジスタを含むことを特徴とする請求項１５記載のアレイ基板を提供する。
【００２７】
本願第１９発明は、第１５発明において、自然光を反射する反射領域と、人工光を透過する透過窓を定義する反射板を更に含み、前記読み出しラインと、光感知素子は前記反射領域に配置されることを特徴とするアレイ基板を提供する。
【００２８】
本願第２０発明は、透明基板と、前記透明基板上に配置され、ゲート信号を伝達するゲートラインと、前記透明基板上に配置され、データ信号を伝達するデータラインと、前記ゲートラインとデータラインによって定義される領域に形成され、ゲート電極が前記ゲートラインに連結され、ソース電極が前記データラインに連結されたスイッチング素子と、前記透明基板上に配置された読み出しラインと、前記ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、制御電極と、前記制御電極と電気的に連結され、外部光と前記バイアス電圧に応答して生成される光漏洩電流を出力する第２電極を含む光感知素子と、を含むことを特徴とするアレイ基板を提供する。
【００２９】
本願第２１発明は、第２０発明において、前記バイアス電圧を印加する複数の第１電圧ラインを更に含むことを特徴とするアレイ基板を提供する。
【００３０】
本願第２２発明は、第２０発明において、前記第１電極は、前記ゲートラインに電気的に連結されることを特徴とするアレイ基板を提供する。
【００３１】
本願第２３発明は、透明基板と、前記透明基板上に配置され、ゲート信号を伝達するゲートラインと、前記透明基板上に配置され、データ信号を伝達するデータラインと、前記ゲートラインとデータラインによって定義される領域に形成され、ゲート電極が前記ゲートラインに電気的に連結され、ソース電極が前記データラインに電気的に連結されたスイッチング素子と、前記透明基板上に配置された読み出しラインと、前記ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、前記第１電極に電気的に連結された制御電極と、外部光と前記バイアス電圧に応答して生成される光漏洩電流を出力する第２電極を含む光感知素子と、を含むことを特徴とするアレイ基板を提供する。
【００３２】
本願第２４発明は、第２３発明において、前記バイアス電圧が印加される複数の第１電圧ラインを更に含むことを特徴とするアレイ基板を提供する。
【００３３】
本願第２５発明は、前記上部基板に対向し、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、オフ電圧が印加される制御電極と、外部光と前記バイアス電圧に応答して生成される光漏洩電流を前記読み出しラインに出力する第２電極を含む下部基板と、前記上部基板と下部基板との間に形成された液晶層と、を含むことを特徴とする液晶表示装置を提供する。
【００３４】
本願第２６発明は、上部基板と、前記上部基板に対向し、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、制御電極と、前記制御電極に電気的に連結され、外部光と前記バイアス電圧に応答して生成される光漏洩電流を前記読み出しラインに出力する第２電極を含む光感知素子を含む下部基板と、前記上部基板と下部基板との間に形成された液晶層と、を含むことを特徴とする液晶表示装置を提供する。
【００３５】
本願第２７発明は、上部基板と、前記上部基板に対向し、ゲートライン、データライン及び読み出しラインによって定義される領域に形成され、一定レベルを反復するバイアス電圧が印加される第１電極と、前記第１電極に電気的に連結された制御電極と、外部光と前記バイアス電圧に応答して生成される光漏洩電流を前記読み出し出力する第２電極を含む光感知素子を含む下部基板と、前記上部基板と下部基板との間に形成された液晶層と、を含むことを特徴とする液晶表示装置を提供する。
このような光感知素子と、これを有するアレイ基板及び液晶表示装置によると、一つの薄膜トランジスタで構成された光感知素子が液晶表示装置の単位画素に形成され、開口率が向上される。
【発明を実施するための最良の形態】
【００３６】
以下、添付した図面を参照して本発明の望ましい実施例を詳細に説明する。
【００３７】
図１は、一般的なアレイ基板に採用される光感知素子の等価回路図である。特に、液晶表示パネルの単位画素領域に形成された光感知素子を図示する。
【００３８】
図１を参照すると、一般的な光感知素子を有する液晶表示パネルは、複数のゲートライン（ＧＬ）、複数のデータライン（ＤＬ）、ゲートライン（ＧＬ）とデータライン（ＤＬ）に電気的に連結された第１スイッチング素子（Ｑ１）、第１スイッチング素子（Ｑ１）に連結された液晶キャパシタ（ＣＬＣ）及び第１ストレージキャパシタ（ＣＳＴ１）を含む。また、第１電圧ライン（ＶＬ１）、第２電圧ライン（ＶＬ２）、外部光の強さを検出して電流に変換させる第２スイッチング素子（ＴＳ１）、第２スイッチング素子（ＴＳ１）から提供された電流によって形成された電荷を保存する第２ストレージキャパシタ（ＣＳＴ２）、第２ストレージキャパシタ（ＣＳＴ２）に保存された電荷を出力する第３スイッチング素子（ＴＳ２）及び読み出しライン（ＲＯＬ）を含む。前記第２スイッチング素子（ＴＳ１）、第２ストレージキャパシタ（ＣＳＴ２）及び第３スイッチング素子（ＴＳ２）は一種の光感知部を形成する。
【００３９】
では、前記光感知部の動作は次のようである。
【００４０】
まず、第２スイッチング素子（ＴＳ１）に外部光が入射されると、前記第２スイッチング素子（ＴＳ１）のゲート電極に連結された第２電圧ライン（ＶＬ２）に負の電圧が印加され、第２スイッチング素子（ＴＳ１）の第１ドレイン電極に連結された第１電圧ライン（ＶＬ１）に正の電圧が印加され、前記第２スイッチング素子（ＴＳ１）をオフ状態にする。そうすると、外部光が入射された第２スイッチング素子（ＴＳ１）では外部光が入射されない第３スイッチング素子（ＴＳ２）に比べ相当大きさの光漏洩電流が生成されるようになる。
【００４１】
このように生成された光漏洩電流は、第３スイッチング素子（ＴＳ２）がオフされた状態で第２ストレージキャパシタ（ＣＳＴ２）を充電させるようになり、前記第２ストレージキャパシタ（ＣＳＴ２）に充電された電荷は、第３スイッチング素子（ＴＳ２）がターンオンされるまで維持される。
【００４２】
前記第３スイッチング素子（ＴＳ２）のゲート電極に連結された上にゲートライン（ＧＱ＋１）にハイレベルのゲート信号を印加することによって、第２ストレージキャパシタ（ＣＳＴ２）に充電された電荷は、前記第３スイッチング素子（ＴＳ２）を通して読み出しライン（ＲＯＬ）に沿って読み出し回路部（図示せず）に出力される。
【００４３】
一つの画素に二つの光感知用薄膜トランジスタと一つのキャパシタを形成するようになるので、不良率の増加によって収率が減少する問題点があり、画素領域内に設計される複数の素子による信号干渉などを誘発する問題点がある。
【００４４】
図２は、本発明の第１実施例による光感知素子を説明するための等価回路図である。
【００４５】
図２を参照すると、前記光感知素子を有する液晶表示パネルは、ゲートライン（ＧＬ）と、データライン（ＤＬ）、第１スイッチング素子（Ｑ１）、液晶キャパシタ（ＣＬＣ）、ストレージキャパシタ（ＣＳＴ）、第１電圧ライン（ＶＬ１）、第２電圧ライン（ＶＬ２）、第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を含む。
【００４６】
ゲートライン（ＧＬ）は、横方向に延在し、ゲート信号（ＧＱ）を第１スイッチング素子（Ｑ１）に伝達する。データライン（ＤＬ）は、縦方向に延在し、データ信号（ＤＰ）を第１スイッチング素子（Ｑ１）に伝達する。ここで、前記液晶表示装置は、複数の前記データライン（ＤＬ）及びゲートライン（ＧＬ）を含むことができる。
【００４７】
第１スイッチング素子（Ｑ１）は、互いに隣接するゲートライン（ＧＬ）とデータライン（ＤＬ）によって定義される領域に形成される。前記第１スイッチング素子（Ｑ１）の第１ソース電極はデータライン（ＤＬ）に連結され、前記第１スイッチング素子（Ｑ１）の第１ゲート電極はゲートライン（ＧＬ）に連結される。第１スイッチング素子（Ｑ１）のゲートライン（ＧＬ）にハイレベルのゲート信号（ＧＱ）が印加される場合、前記第１スイッチング素子（Ｑ１）は前記データ信号（ＤＰ）を、ドレインを通じて出力する。
【００４８】
液晶キャパシタ（ＣＬＣ）の第１端部は、第１スイッチング素子（Ｑ１）の第１ドレイン電極に連結され、前記液晶キャパシタ（ＣＬＣ）の第２端部は、共通電極電圧（ＶＣＯＭ）に印加される。前記ドレインを通じて提供されるデータ信号（ＤＰ）は、前記液晶キャパシタ（ＣＬＣ）に保存される。
【００４９】
ストレージキャパシタ（ＣＳＴ）の第１端部は、第１スイッチング素子（Ｑ１）の第１ドレイン電極に連結され、前記ストレージキャパシタ（ＣＳＴ）の第２端部にはストレージ電圧（ＶＳＴ）が印加される。ストレージキャパシタ（ＣＳＴ）は、前記第１スイッチング素子（Ｑ１）の前記ドレイン電極を通じて提供されるデータ信号（ＤＰ）を保存し、前記第１スイッチング素子（Ｑ１）がターンオフされると、前記液晶キャパシタ（ＣＬＣ）に充電された電荷が放電され、保存された電荷が液晶キャパシタ（ＣＬＣ）に提供される。
【００５０】
第１電圧ライン（ＶＬ１）は、前記横方向に延在し、外部から提供される第１電圧（ＶＤＤ）を第２スイッチング素子（Ｑ２）提供する。第２電圧ライン（ＶＬ２）は、横方向に延在し、外部から提供される第２電圧（ＶＯＦＦ）を第２スイッチング素子（Ｑ２）に提供する。ここで、前記第１電圧（ＶＤＤ）は、バイアス電圧（Ｂｉａｓ  Ｖｏｌｔａｇｅ）であることができ、前記第２電圧（ＶＯＦＦ）は、オフ電圧レベル（Ｏｆｆ  Ｌｅｖｅｌ  Ｖｏｌｔａｇｅ）であることもできる。望ましくは、前記オフ電圧レベル電圧は、前記バイアス電圧の最低値と同じ値である。ここで、前記液晶表示装置は、複数の第１電圧ライン（ＶＬ１）及び第２電圧ライン（ＶＬ２）を含むことができる。
【００５１】
第２スイッチング素子（Ｑ２）は、バイアス電圧（ＶＤＤ）を伝達する第１電圧ライン（ＶＬ１）、オフ電圧レベル（ＶＯＦＦ）を伝達する第２電圧ライン（ＶＬ２）及び前記データ電圧（ＤＬ）によって定義される領域に形成される。前記第２スイッチング素子（Ｑ２）の第２ソース電極は第１電圧ライン（ＶＬ１）に連結され、前記第２スイッチング素子（Ｑ２）のゲート電極は第２電圧ライン（ＶＬ２）に連結される。第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が入射されると、光漏洩電流（Ｌｉｇｈｔ−Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）が前記第２スイッチング素子（Ｑ２）の第２ドレイン電極を通じて読み出しライン（ＲＯＬ）に流れる。前記光漏洩電流は、所定の位置に対応する光感知信号である。
【００５２】
読み出しライン（ＲＯＬ）は、縦方向に延在し、第２スイッチング素子（Ｑ２）の第２ドレイン電極を通じて出力される光漏洩電流である光感知信号を駆動ＩＣ（図示せず）に出力する。
【００５３】
第２スイッチング素子（Ｑ２）のゲート電極にはオフレベルの電圧（ＶＯＦＦ）が印加され、前記第２スイッチング素子（Ｑ２）の第２ソース電極にはバイアス電圧（ＶＤＤ）が印加され、第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が印加されると、前記第２スイッチング素子の第２ドレイン電極を通じて光感知信号が出力される。
【００５４】
例えば、第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が印加されない状態では、前記第２スイッチング素子（Ｑ２）の第２ソース電極に−７．５Ｖ乃至１５Ｖで反復するバイアス電圧（ＶＤＤ）が印加されても第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に光漏洩電流が流れない。
【００５５】
第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が印加される状態では、前記第２スイッチング素子の第２ソース電極に−７．５Ｖ乃至１５Ｖで反復するバイアス電圧（ＶＤＤ）が印加されることによって、前記第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に光漏洩電流が発生され、これによって読み出しラインに前記光漏洩電流が流れて、光感知信号が発生する。前記読み出しラインの終端に連結された読み出しＩＣ（図示せず）は、前記光感知信号によって位置情報を抽出する。このように、バイアス電圧（ＶＤＤ）は、互いに異なる第１レベルと第２レベルとの間を反復している。また、この第１レベルと第２レベルは、互いに同じ極性を有していても良いし、第１レベルと第２レベルが、互いに反対の極性を有していても良い。さらに、上述のように、バイアス電圧（ＶＤＤ）が−７．５Ｖ乃至１５Ｖを反復する場合、光漏洩電流は約１．３Ｖの電圧に対応する。
【００５６】
以上のように、バイアス電圧が印加された第２スイッチング素子（Ｑ２）が、第２スイッチング素子（Ｑ２）に照射された光に基づいて光漏洩電流を発生することで、光を検知することができる。よって、光検知機能を１つの第２スイッチング素子（Ｑ２）のみで実行できるため、光検知素子としての素子数が減少するとともに、光検知素子を有する液晶表示装置の構造を単純化することができる。また、素子数が少ないため、開口率の減少を低減することができる。さらに、素子数が減少するため、単位画素を小さく形成でき、収率を増加することができる。また、信号干渉を防止することができる。
【００５７】
前記の光感知信号の信号レベルが弱い場合、前記読み出しラインの終端には別途の増幅器やノイズフィルターなどを更に具備することが望ましい。
【００５８】
電圧ラインであるとき、前記の第１電圧ライン（ＶＬ１）、第２電圧ライン（ＶＬ２）、第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を別途の基板に形成してパターン認識パネルを形成することもできる。前記パターン認識パネルは、液晶表示パネルの上に具備され所定のタッチパネルや指紋認識パネルなどに用いられる。
【００５９】
図３は、前記図２の一例によるアレイ基板の平面図であり、図４は、前記図３のＡ−Ａ’に沿って見た端面図である。
【００６０】
図３及び図４に図示したように、本発明の第１実施例によるアレイ基板は、透明基板１０５、複数のゲートライン１１２、複数のデータライン１２２、ゲートライン１１２とデータライン１２２に連結された第１スイッチング素子（Ｑ１）、ストレージキャパシタ（ＣＳＴ）、第１電圧ライン１１４、第２電圧ライン１１８、第２スイッチング素子（Ｑ２）、読み出しライン１２６、画素電極１６０、そして反射領域と透過窓１３４を定義する反射板１７０を具備する。
【００６１】
複数のゲートライン１１２は、透明基板（図面番号付与せず）上に横方向に延在し縦方向に複数配列され、複数のデータライン１２２は、前記透明基板上に縦方向に延在し、横方向に複数配列される。前記ゲートライン１１２及び前記データライン１２２は、複数の区画された領域を定義する。
【００６２】
第１スイッチング素子（Ｑ１）は、ゲートライン１１２とデータライン１２２に区画された領域に形成される。前記ゲートライン１１２から延在した第１ゲート電極１１３、前記データライン１２２から延在した第１ソース電極１２３及び前記第１ソース電極１２３から離隔された第１ドレイン電極１２４を含む。前記第１ゲート電極１１３は、前記第１ソース電極１２３と前記第１ドレイン電極１２４との間に配置され、前記第１ソース電極１２３及び前記第１ドレイン電極１２４と電気的に絶縁される。
【００６３】
ストレージキャパシタ（ＣＳＴ）は、第１ゲートライン１１２の形成時に形成された第１電圧ライン１１４とデータライン１２２の形成時に形成された第１ドレイン電極１２４によって定義される。
【００６４】
第１電圧ライン１１４及び第２電圧ライン１１８は、ゲートライン１１２と平行に透明基板上に横方向に延在し、縦方向に複数配列される。
【００６５】
読み出しライン１２６は、データライン１２２と平行に前記透明基板上に縦方向に延在し、横方向に複数配列される。
【００６６】
第２スイッチング素子（Ｑ２）は、第１電圧ライン１１４と連結された第２ゲート電極１１７、読み出しライン１２６と連結された第２ドレイン電極１２７、読み出しラインと一定間隔に離隔された第２ソース電極１２８を含む。
【００６７】
画素電極１６０は、透明材質のＩＴＯ層又はＩＺＯ層で構成され、互いに隣接するゲートライン１１２と互いに隣接するデータライン１２２によって区画される画素領域のそれぞれに形成される。前記画素電極は、第１ホール１３２を通じて前記第１ドレーン電極１２４と連結されてディスプレイのための画素電圧の印加を受ける。
【００６８】
反射板１７０は、画素電極１６０上に形成され、自然光を反射する反射領域と人工光を透過させる透過窓１３４を定義する。前記反射板１７０は前記第２ゲート電極１１７に対応する第２ホール１３６を含んで外部光が前記チャンネル領域に印加されるようにする。
【００６９】
図５乃至９は、前記図３の製造工程の順序を説明するための図面である。
【００７０】
まず、図３乃至図５を参照すると、ガラスやセラミックなどの絶縁物質からなった透明基板１０５上にタンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）又はタングステン（Ｗ）などのような金属を蒸着した後、蒸着された金属をパターニングしてゲートライン１１２、第１ゲート電極１１３、第１電圧ライン１１４、第２ゲート電極１１７及び第２電圧ライン１１８を形成する。
【００７１】
ゲートライン１１２は、横方向に延在し縦方向に複数配列され、第１ゲート電極１１３は、ゲートライン１１２から延在する。第１電圧ライン１１４及び第２電圧ライン１１８は、前記ゲートライン１１２が延在する方向と平行に形成される。第２ゲート電極１１７は、第１電圧ライン１１４から延在する。
【００７２】
続いて、前記第１ゲート電極１１３を含む基板１０５の全面に窒化シリコンを蒸着してゲート絶縁膜１１９を形成する。ここで、前記窒化シリコンをプラズマ化学気相蒸着法で蒸着することもできる。
【００７３】
前記ゲート絶縁膜１１９上にアモルファスシリコン膜及びインシチュ（ｉｎｓｉｔｕ）ドーピングされたｎ＋アモルファスシリコン膜を形成する。前記アモルファスシリコン膜及び前記ｎ＋アモルファスシリコン膜をパターニングして前記ゲート絶縁膜１１９のうち、前記第１ゲート電極１１３及び第２ゲート電極１１７が位置した部分上に半導体層１１７ａ及びオーミックコンタクト層１１７ｂで構成される第１アクティブ層１１７ｃ及び第２アクティブ層１１７ｄをそれぞれ形成する。また、第２電圧ライン１１８の一部に対応するゲート絶縁膜１１９を除去して第４ホール１１９ａを形成する。
【００７４】
前記ゲート絶縁膜１１９は、前記基板の全面に形成されることもでき、前記ゲートライン１１２と第１ゲート電極１１３をカバーするようにパターニングされることもできる。
続いて、図６に図示したように、前記図５による結果物が形成された基板上にタンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｒ）又はタングステン（Ｗ）などのような金属を蒸着する。
【００７５】
続いて、前記蒸着された金属をパターニングしてデータライン１２２、第１ソース電極１２３、第１ドレイン電極１２４、読み出しライン１２６、第２ドレイン電極１２７及び第２ソース電極１２８を形成する。前記上部に形成される第１ドレイン電極１２４と下部に形成される第１電圧ライン１１４は、平面上で観察するとき、一定領域が重なってストレージキャパシタ（ＣＳＴ）としての動作を遂行する。
【００７６】
データライン１２２は、縦方向に延在し横方向に複数配列され、第１ソース電極１２３は前記データライン１２２から延在する。第１ドレイン電極１２４は、前記第１ソース電極１２３から一定間隔に離隔されて配置される。
【００７７】
読み出しライン１２６は、縦方向に延在し横方向に複数配列され、第２ドレイン電極１２７は、前記読み出しライン１２６から延在する。第２ソース電極１２８は、前記第２ドレイン電極１２７から一定間隔に離隔され、第４ホール１１９ａを通して下部に形成された第２電圧ライン１１８に連結される。
【００７８】
続いて、図７に図示したように、前記図６による結果物が形成された基板上にレジストを蒸着して有機絶縁層１３０を厚く形成する。ここで、前記フォトレジストをスピンコーティング（Ｓｐｉｎ  Ｃｏａｔｉｎｇ）方法によって形成することもできる。続いて、前記ゲートライン１１２と前記ゲートライン１１２によって定義される各画素において、有機絶縁層１３０の一部を除去して前記第１ドレイン電極１２４の一部領域を露出させる第１ホール１３２を形成し、有機絶縁層１３０の他の一部を除去して透明基板１０５を露出させる前記透過窓１３４を形成し、有機絶縁層１３０のまた他の一部を除去して第２ゲート電極１１７上に形成された半導体層１１７ａの一部を露出させる第２ホール１３６を形成する。
【００７９】
続いて、図８に図示したように、前記の第１ホール、透過窓及び第２ホール１３２、１３４、１３６が形成された有機絶縁層１３０の表面に互いに異なる高さの凹部１４２と凸部１４４を有する凹凸部材１４６を形成した上にパッシベーション膜１５０を形成する。前記の凹凸部材１４６は、以後形成される反射板による反射効率を高める。  
【００８０】
続いて、図９に図示したように、パッシベーション膜１５０上に画素電極１６０を形成し、前記画素電極１６０は前記第１ドレイン電極１２４とは前記第１ホール１３２を通じて連結される。ここで、前記画素電極１６０は全面塗布した後、前記毎画素領域に対応するＩＴＯ層のみ残られるようにパターニングすることもでき、前記毎画素領域のみに形成されるように部分塗布することもできる。ここで、前記画素電極１６０が前記データライン１２２及び前記データライン１２２から一定間隔に離隔されたことを図示したが、最小幅にオーバーラップされることもできる。
【００８１】
前記画素電極１６０の一部上に反射板１７０を形成してアレイ基板を完成する。前記反射板１７０は、前記透過窓１３４を定義し、第２ホール１３６に対応する部分には形成されず、外部光が第２スイッチング素子のアクティブ層に印加されるようにする。勿論、前記反射板１７０上に液晶のラビングのための別途の配向膜（図示せず）が更に形成されることもできる。
【００８２】
図面上には毎画素別に区画された反射板１７０を形成することを図示したが、前記有機絶縁層１３０上の全面に反射板１７０が形成されることもできる。また、前記凹部１４２と凸部１４４を有する凹凸部材１４６が省略されることもできる。
【００８３】
図１０は、本発明の第２実施例による光感知素子を説明するための等価回路図である。本実施例で、第２電圧ライン及び第２スイッチ素子を除いた余りの構成要素は、実施例１と同じであるため、重複されたことについては詳細な説明は省略する。
【００８４】
図１０を参照すると、本発明の第２実施例による光感知素子を有する液晶表示パネルは、ゲートライン（ＧＬ）と、データライン（ＤＬ）、第１スイッチング素子（Ｑ１）、液晶キャパシタ（ＣＬＣ）、ストレージキャパシタ（ＣＳＴ）、第１電圧ライン（ＶＬ１）、第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を含む。ここで、前記液晶表示装置は、複数の前記データライン（ＤＬ）及びゲートライン（ＧＬ）を含むことができる。
【００８５】
複数のゲートライン（ＧＬ）は、横方向に延在し、ゲート信号（ＧＱ）を第１スイッチング素子（Ｑ１）に伝達する。複数のデータライン（ＤＬ）は縦方向に延在し、データ信号（ＤＰ）を第１スイッチング素子（Ｑ１）に伝達する。
【００８６】
第１スイッチング素子（Ｑ１）は、互いに隣接するゲートライン（ＧＬ）とデータライン（ＤＬ）によって定義される領域に形成される。前記第１スイッチング素子（Ｑ１）の第１ソース電極は、データライン（ＤＬ）に連結され、第１ゲート電極はゲートライン（ＧＬ）に連結される。第１スイッチング素子（Ｑ１）は、ゲートライン（ＧＬ）にハイレベルのゲート信号が印加されることによって、アクティブされて前記データ信号を第１ドレイン電極を通じて出力する。
【００８７】
液晶キャパシタ（ＣＬＣ）は、第１端部は第１スイッチング素子（Ｑ１）の第１ドレイン電極に連結され、第２端部には共通電極電圧（ＶＣＯＭ）が印加される。前記液晶キャパシタ（ＣＬＣ）には前記第１スイッチング素子（Ｑ１）の第１ドレイン電極を通じて提供されるデータ信号を保存する。
【００８８】
ストレージキャパシタ（ＣＳＴ）の第１端部は、第１スイッチング素子（Ｑ１）の第１ドレイン電極に連結され、前記ストレージキャパシタの第２端部にはストレージ電圧が印加される。ストレージキャパシタ（ＣＳＴ）は、前記第１スイッチング素子の第１ドレイン電極を通じて提供されるデータ信号を保存していた後、前記第１スイッチング素子（Ｑ１）がターンオフされ、前記液晶キャパシタ（ＣＬＣ）に充電された電荷が放電することによって保存された電荷を液晶キャパシタ（ＣＬＣ）に提供する。
【００８９】
第１電圧ライン（Ｖ１）は、横方向に延在し、外部から提供される第１電源電圧（ＶＤＤ）を第２スイッチング素子（Ｑ２）に提供する。
【００９０】
第２スイッチング素子（Ｑ２）は、第１電圧ライン（ＶＬ１）と読み出しライン（ＲＯＬ）によって定義される領域に形成され、前記第２スイッチング素子（Ｑ２）の第２ソース電極は第１電圧ライン（ＶＬ１）に連結され、前記第２スイッチング素子（Ｑ２）の第２ゲート電極は第２ドレイン電極に共通連結され、読み出しライン（ＲＯＬ）に連結される。第２スイッチング素子（Ｑ２）は前記第２ソース電極と第２ドレイン電極との間に外部光が入射されることによって、光電流（Ｐｈｏｔｏ  Ｃｕｒｒｅｎｔ）を前記第２スイッチング素子（Ｑ２）の第２ドレイン電極を通じて読み出しライン（ＲＯＬ）に提供する。即ち、第２スイッチング素子（Ｑ２）のゲート−ドレインの間の電圧差は０ボルトであり、外部光による光漏洩電流を検出して位置情報を検出する。
読み出しライン（ＲＯＬ）は、縦方向に延在し、第２スイッチング素子（Ｑ２）の第２ドレイン電極を通じて出力される光電流を光感知信号として外部の駆動ＩＣ（図示せず）側に出力する。
【００９１】
駆動時、第２スイッチング素子（Ｑ２）の第２ソース電極には一定レベルを反復するバイアス電圧（ＶＤＤ）が印加され、第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が印加されることによって、第２ゲート電極と共通連結された第２ドレイン電極を通じて光感知信号が出力される。
【００９２】
例えば、第２スイッチング素子（Ｑ２）のチャンネル領域に外部光が印加されない状態では、前記第２ソース電極に−７．５Ｖ乃至１５Ｖで反復するバイアス電圧（ＶＤＤ）が印加されても第２スイッチング素子（Ｑ２）のチャンネル領域を通じた光漏洩電流は発生しない。
【００９３】
しかし、第２スイッチング素子（Ｑ２）のチャンネル領域に外部光が印加される状態では前記第２ソース電極に−７．５Ｖ乃至１５Ｖで反復するバイアス電圧（ＶＤＤ）が印加されることによって、前記第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に光漏洩電流が発生され、発生された光漏洩電流が光感知信号として読み出しラインを通じて出力される。前記読み出しラインの終端に連結された読み出しラインＩＣ（図示せず）では、前記光感知信号の変化量に基づいて該当画素に対応する位置情報を抽出することができる。
【００９４】
このように、バイアス電圧（ＶＤＤ）は、互いに異なる第１レベルと第２レベルとの間を反復している。また、この第１レベルと第２レベルは、互いに同じ極性を有していても良いし、第１レベルと第２レベルが、互いに反対の極性を有していても良い。さらに、上述のように、バイアス電圧（ＶＤＤ）が−７．５Ｖ乃至１５Ｖを反復する場合、光漏洩電流は約１．３Ｖの電圧に対応する。
【００９５】
以上のように、バイアス電圧が印加された第２スイッチング素子（Ｑ２）が、第２スイッチング素子（Ｑ２）に照射された光に基づいて光漏洩電流を発生することで、光を検知することができる。よって、光検知機能を１つの第２スイッチング素子（Ｑ２）のみで実行できるため、光検知素子としての素子数が減少するとともに、光検知素子を有する液晶表示装置の構造を単純化することができる。また、素子数が少ないため、開口率の減少を低減することができる。さらに、素子数が減少するため、単位画素を小さく形成でき、収率を増加することができる。また、信号干渉を防止することができる。
【００９６】
前記の光感知信号の信号レベルが弱い場合、前記読み出しラインの終端には別途の増幅器やノイズフィルターなどを更に具備することが望ましい。
【００９７】
ここで、前記の第１電圧ライン（ＶＬ１）、第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を別途の基板に形成してパターン認識パネルに定義することもできる。前記パネル認識パネルは、液晶表示パネル上に具備され所定のタッチパネルや指紋認識パネルなどで用いられる。
【００９８】
図１１は、前記の図１０の一例によるアレイ基板の平面図である。
【００９９】
図１１を参照すると、本発明の第１実施例によるアレイ基板は、透明基板、複数のゲートライン２１２、複数のデータライン２２２、ゲートライン２１２とデータライン２２２に連結された第１スイッチング素子（Ｑ１）、ストレージキャパシタ（ＣＳＴ）、第１電圧ライン２１８、第２スイッチング素子（Ｑ２）及び読み出しライン２２６、画素電極２６０、そして反射領域と透過窓２３４を定義する反射板２７０を具備する。
【０１００】
複数のゲートライン２１２は、透明基板（図面番号付与せず）上に横方向に延在し縦方向に複数配列され、複数のデータライン２２２は、前記透明基板上に縦方向に延在し横方向に複数配列され、複数の区画された領域を定義する。
【０１０１】
第１スイッチング素子（Ｑ１）は、ゲートライン２１２とデータライン２２２に区画された領域に形成されるが、前記ゲートライン２１２から延在した第１ゲート電極２１３、前記データライン２２２から延在した第１ソース電極２２３及び前記第１ソース電極２２３から離隔された第１ドレイン電極２２４を含む。
【０１０２】
ストレージキャパシタ（ＣＳＴ）は、ゲートライン２１２の形成時に形成されたストレージライン２１４とデータライン２２２の形成時に形成された第１ドレイン電極２２４によって定義される。
【０１０３】
第１電圧ライン２１８は、ゲートライン２１２と平行に透明基板（図面番号付与せず）上に横方向に延在し、縦方向に複数配列される。
【０１０４】
読み出しライン２２６は、データライン２２２と平行に前記透明基板上に縦方向に延在し、横方向に複数配列され複数の区画された領域を定義する。
【０１０５】
第２スイッチング素子（Ｑ２）は、ゲートライン２１２の形成時に形成した第２ゲート電極２１７、読み出しライン２２６から延在した第２ドレイン電極２２７及び読み出しライン２２６から一定間隔に離隔された第２ソース電極２２８を含む。前記第２ゲート電極２１７と前記第２ドレイン電極２２８はホール２３８を通じて連結される。
【０１０６】
画素電極２６０は、透明材質のＩＴＯ層又はＩＺＯ層からなり、互いに隣接するゲートライン２１２と互いに隣接するデータライン２２２によって区画される画素領域のそれぞれに形成されるが、第１ホール２３２を通じて前記第１ドレイン電極２２４と連結されてディスプレイのための画素電圧の印加を受ける。
【０１０７】
反射板２７０は、前記画素電極２６０上に形成され、自然光を反射する反射領域と人工光を透過させる透過窓２３４を定義し、第２スイッチング素子のチャンネル領域に対応しては形成されず、外部光が前記チャンネル領域に印加されるようにする。
【０１０８】
図１２及び１６は、前記図１１の製造工程の順序を説明するための図面である。
【０１０９】
図１１及び図１２を参照すると、ガラスやセラミックなどの絶縁物質からなった透明基板２０５上にタンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）又はタングステン（Ｗ）などのような金属を蒸着した後、蒸着された金属をパターニングしてゲートライン２１２、第１ゲート電極２１３、ストレージライン２１４、第２ゲート電極２１７及び第１電圧ライン２１８を形成する。
【０１１０】
ゲートライン２１２は、横方向に延在し縦方向に複数配列され、第１ゲート電極２１３はゲートライン２１２から延在する。ストレージライン２１４及び第２電圧ライン２１８は、前記ゲートライン２１２が延在する方向と平行に形成される。第２ゲート電極２１７は単位画素領域内にフローティグされるようパターニングされる。
【０１１１】
続いて、前記第１ゲート電極２１３を含む基板の全面に窒化シリコンを積層してゲート絶縁膜（図示せず）を形成する。ここで、前記窒化シリコンは、プラズマ化学気相蒸着法で蒸着されることもできる。前記ゲート絶縁膜上にアモルファスシリコン膜及びインシチュ（ｉｎｓｉｔｕ）ドーピングされたｎ＋アモルファスシリコン膜を形成した後、パターニングして前記ゲート絶縁膜のうち、下の前記第１ゲート電極２１３及び第２ゲート電極２１７が位置した部分上にが半導体層及びオーミックコンタクト層で構成される第１アクティブ層２１７ｃ及び第２アクティブ層２１７ｄをそれぞれ形成する。また、第２電圧ライン２１８の一部に対応するゲート絶縁膜を除去して第４ホール２１９ａを形成して第２電圧ライン２１８の一部を露出させる。
【０１１２】
前記ゲート絶縁膜は、前記基板の全面に形成されることができ、前記ゲートライン２１２とゲート電極２１３をカバーするようパターニングされることもできる。
【０１１３】
続いて、図１３に図示したように、前記図１２による結果物が形成された基板上にタンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）又はタングステン（Ｗ）などのような金属を蒸着する。
【０１１４】
続いて、前記蒸着された金属をパターニングしてデータライン２２２、第１ソース電極２２３、第２ドレイン電極２２４、読み出しライン２２６、第２ドレイン電極２２７及び第２ソース電極２２８を形成する。前記上部に形成される第１ドレイン電極２２４と下部に形成されるキャパシタ配線は一定領域重なってストレージキャパシタ（ＣＳＴ）を形成する。
【０１１５】
データライン２２２は、縦方向に延在し横方向に複数配列され、第１ソース電極２２３は、前記データライン２２２から延在し、第１ドレイン電極２２４は前記第１ソース電極２２３から一定間隔に離隔してパターニングされる。第１ドレイン電極２２４と下部に形成されるストレージライン２１４は一定領域重なってストレージキャパシタ（ＣＳＴ）を形成する。
【０１１６】
読み出しライン２２６は、縦方向に延在し横方向に複数配列され、第２ドレイン電極２２７は、前記読み出しライン２２６から延在し、第２ソース電極２２８は、前記第２ドレイン電極２２７から一定間隔に離隔されるようパターニングされて、第４ホール２１９ａを通して下部に形成された第１電圧ライン２１８に連結される。また、前記第２ゲート電極２１７と前記第２ドレイン電極２２８はホール２３８を通じて連結される。
【０１１７】
続いて、図１４に図示したように、前記図１３による結果物が形成された基板上にフォトレジストを積層して有機絶縁層（図示せず）を厚く形成する。ここで、前記フォトレジストをスピンコーティング方法で積層することもできる。続いて、前記ゲートライン２１２と前記データライン２２２によって定義される各画素において、前記有機絶縁層の一部を除去して前記第１ドレイン電極２２４の一部領域を露出させる第１ホール２３２を形成し、前記有機絶縁層の他の一部を除去して透明基板（図示せず）を露出させる透過窓２３４を形成し、前記有機絶縁層のまた他の一部を除去して第２ゲート電極２１７上に形成されたアクティブ層の一部を露出させる第２ホール２３６を形成する。前記第２ホール２３６を通じて外部光を入射させて前記アクティブ層に光漏洩電流を誘発するためである。
【０１１８】
続いて、図１５に図示したように、前記した第１ホール２３２、透過窓２３４及び第２ホール２３６が形成された有機絶縁膜の表面をエンボシング処理して互いに異なる高さの凹部２４２と凸部２４４を有する凹凸部材２４６を形成した後、パッシベーション膜を形成する。前記の凹凸部材２４６は、以後形成される反射板による反射効率を高める。
【０１１９】
続いて、図１６に図示したように、パッシベーション膜上に画素電極を定義する画素電極２６０を形成し、前記画素電極２６０は、前記第１ドレイン電極２２４とは既に形成された第１ホール２３２を通じて連結される。ここで、前記画素電極１６０は、全面塗布した後、前記毎画素領域に対応するＩＴＯ層のみ残るようパターニングすることもでき、前記毎画素領域のみに形成されるよう部分的に塗布することもできる。前記画素電極２６０が前記データライン２２２及び前記データライン２２２から一定間隔に離隔される。ここで、前記画素電極２６０が前記データライン２２２又は前記データライン２２２と最小幅でオーバーラップされることもできる。
【０１２０】
続いて、反射板２７０を形成して前記図１１で図示したようなアレイ基板を完成する。前記反射板２７０は、透過窓２３４を定義し、第２ホール２３６に対応しては形成されておらず、外部光が第２スイッチング素子（Ｑ２）のアクティブ層に印加されるようにする。勿論、前記の反射板２７０上に液晶の配向のための別途の配向膜（図示せず）を更に形成することもできる。
【０１２１】
図面上には、毎画素別に区画された反射板２７０を形成することを図示したが、前記有機絶縁層２３０によって定義される透過窓３３４を除いた余りの領域に反射板２７０を形成することもできる。
【０１２２】
図１７は、本発明の第３実施例による光感知素子を説明するための等価回路図である。本実施例で、第１電圧ライン、第２電圧ライン及び第２スイッチング素子を除いた余りの構成要素は実施例１と同じであるので重複された部分に対しては詳細な説明を省略する。
【０１２３】
図１７を参照すると、本発明の第３実施例による光感知素子を有する液晶表示パネルは、ゲートライン（ＧＬ）と、データライン（ＤＬ）、第１スイッチング素子（Ｑ１）、液晶キャパシタ（ＣＬＣ）、ストレージキャパシタ（ＣＳＴ）、第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を含む。
【０１２４】
ゲートライン（ＧＬ）は、横方向に延在しゲート信号を第１スイッチング素子（Ｑ１）に伝達し、データライン（ＤＬ）は、縦方向に延在しデータ信号を第１スイッチング素子（Ｑ１）に伝達する。
【０１２５】
第１スイッチング素子（Ｑ１）は、互いに隣接するゲートライン（ＧＬ）とデータライン（ＤＬ）によって定義される領域に形成され、前記第１スイッチング素子（Ｑ１）の第１ソース電極がデータライン（ＤＬ）に連結され、第１ゲート電極がゲートライン（ＧＬ）に連結される。第１スイッチング素子（Ｑ１）は、ゲートライン（ＧＬ）にハイレベルのゲート信号が印加されると、前記データ信号を前記第１スイッチング素子（Ｑ１）の第１ドレイン電極を通じて出力する。
【０１２６】
液晶キャパシタ（ＣＬＣ）は、第１端部が第１スイッチング素子（Ｑ１）の第１ドレイン電極に連結され、第２端部には、共通電極電圧（ＶＣＯＭ）が印加され、前記第１スイッチング素子（Ｑ１）の第１ドレイン電極を通じて提供されるデータ信号を保存する。
【０１２７】
ストレージキャパシタ（ＣＳＴ）は、第１端部は第１スイッチング素子（Ｑ１）の第１スドレイン電極に連結され、第２端部にはストレージ電圧が印加される。ストレージキャパシタ（ＣＳＴ）は、前記第１スイッチング素子（Ｑ１）の第１ドレイン電極を通じて提供されるデータ信号を保存していて、前記第１スイッチング素子（Ｑ１）がターンオフされて前記液晶キャパシタ（ＣＬＣ）に充電された電荷が放電されることによって保存された電荷を液晶キャパシタ（ＣＬＣ）に提供する。
【０１２８】
第２スイッチング素子（Ｑ２）は、ゲートライン（ＧＬ）と読み出しライン（ＲＯＬ）によって定義される領域に形成され、前記第２スイッチング素子（Ｑ２）の第２ソース電極が次のゲートライン（ＧＱ＋１）に連結され、前記第２スイッチング素子（Ｑ２）の第２ゲート電極が第２ドレイン電極に共通連結され、読み出しライン（ＲＯＬ）に連結される。第２スイッチング素子（Ｑ２）は、チャンネル領域を通じて外部光が入射されることによって、光電流（Ｐｈｏｔｏ  Ｃｕｒｒｅｎｔ）を前記第２スイッチング素子（Ｑ２）の第２ドレイン電極を通じて読み出しライン（ＲＯＬ）に提供する。即ち、第２スイッチング素子（Ｑ２）のゲート−ドレインの間の電圧（Ｖｇｄ）が０ボルトである状態で外部光による光漏洩電流の差を検出して位置情報を検出する。
【０１２９】
読み出しライン（ＲＯＬ）は、縦方向に延在し、第２スイッチング素子（Ｑ２）の第２ドレイン電極を通じて出力される光電流を光感知信号として外部の駆動ＩＣ（図示せず）側に出力する。
【０１３０】
駆動時、第２スイッチング素子（Ｑ２）の第２ドレイン電極にはゲートラインを通じて伝達されるゲート信号ＧＱ＋１が印加され、第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が印加されることによって、ゲートと共通連結されたドレインを通じて光感知信号が出力される。
【０１３１】
例えば、第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が印加されない状態では前記第２スイッチング素子（Ｑ２）の第２ソース電極にハイレベルの信号が印加されても第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に光漏洩電流が発生しない。
【０１３２】
しかし、第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が印加される状態では、第２スイッチング素子（Ｑ２）の前記第２ソース電極にハイレベルのゲート信号が印加されることによって、前記第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に光漏洩電流が発生され、発生された光漏洩電流を光感知信号として読み出しラインを通じて出力する。前記読み出しラインの終端に連結された読み出しＩＣ（図示せず）では、前記光感知信号の変化量に基づいて該当画素に対応する位置情報を抽出することができる。このとき、前記図１７によるアレイ基板は、前記図１０によるアレイ基板に比べ別途の電圧ラインが省略されて開口率が増加する。
【０１３３】
ここで、前記第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を別途の基板に形成し、前記第２スイッチング素子（Ｑ２）のドレインに電源を供給する電圧ラインを形成してパターン認識パネルで定義されることもできる。前記パネル認識パネルは、液晶表示パネル上に具備され、所定のタッチパネルや指紋認識パネルなどで用いられる。
【０１３４】
このように、第３実施例では、第１及び第２実施例のバイアス電圧（ＶＤＤ）の代わりにゲート信号ＧＱ＋１を第２スイッチング素子（Ｑ２）に印加する。ここで、複数のゲート信号は、順次活性化されていく。よって、ＧＱ＋１は、一定の期間活性化された後、非活性となる。このようなゲート信号ＧＱ＋１が印加された第２スイッチング素子（Ｑ２）が、第２スイッチング素子（Ｑ２）に照射された光に基づいて光漏洩電流を発生することで、光を検知することができる。よって、光検知機能を１つの第２スイッチング素子（Ｑ２）のみで実行できるため、光検知素子としての素子数が減少するとともに、光検知素子を有する液晶表示装置の構造を単純化することができる。また、素子数が少ないため、開口率の減少を低減することができる。さらに、素子数が減少するため、単位画素を小さく形成でき、収率を増加することができる。また、信号干渉を防止することができる。
【０１３５】
図１８は、前記図１７の一例によるアレイ基板の平面図である。
【０１３６】
図１８を参照すると、本発明の第３実施例によるアレイ基板は、透明基板、複数のゲートライン３１２、複数のデータライン３２２、ゲートライン３１２とデータライン３２２に連結された第１スイッチング素子（Ｑ１）、ストレージキャパシタ（ＣＳＴ）、第２スイッチング素子（Ｑ２）及び読み出しライン３２６、画素電極３６０、そして反射領域と透過窓３３４を定義する反射板３７０を具備する。
【０１３７】
複数のゲートライン３１２は、透明基板（図面番号付与せず）上に横方向に延在し縦方向に複数配列され、複数のデータライン３２２は、前記透明基板上に立て方向に延在し、横方向に複数配列されて複数の区画された領域を定義する。
【０１３８】
第１スイッチング素子（Ｑ１）は、ゲートライン３１２とデータライン３２２に区画された領域に形成されるが、前記第１ゲートライン３１２から延在した第１ゲート電極３１３、前記データライン３２２から延在した第１ソース電極３２３及び前記第１ソース電極３２３から離隔された第１ドレイン電極３２４を含む。
【０１３９】
ストレージキャパシタ（ＣＳＴ）は、ゲートライン３１２形成時に形成されたストレージライン３１４とデータライン３２２形成時に形成された第１ドレイン電極３２４によって定義される。
【０１４０】
読み出しライン３２６は、データライン３２２と平行に前記透明基板上に縦方向に延在し横方向に複数配列され、複数の区画された領域を定義する。
【０１４１】
第２スイッチング素子（Ｑ２）は、ゲートライン３１２の形成時に形成した第２ゲート電極３１７、読み出しライン３２６から延在した第２ドレイン電極３２７、読み出しライン３２６から一定間隔に離隔された第２ソース電極３２８を含む。前記第２ゲート電極３１７と第２ドレイン電極３２８はホール３３８を通じて連結される。
【０１４２】
画素電極３６０は、透明材質のＩＴＯ層又はＩＺＯ層からなり、互いに隣接するゲートライン３１２と互いに隣接するデータライン３２２によって区画される画素領域のそれぞれに形成されるが、第１ホール３３２を通じて前記第１ドレイン電極３２４と連結されディスプレイのための画素電圧の印加を受ける。
【０１４３】
反射板３７０は、前記画素電極３６０上に形成され自然光を反射する反射領域と人工光を透過させる透過窓３３４を定義し、第２スイッチング素子のチャンネル領域に対しては形成されず、外部光が前記チャンネル領域に印加されるようにする。
【０１４４】
図１９乃至２３は、前記図１８の製造工程の順序を説明するための図面である。
【０１４５】
まず、図１８及び図１９を参照すると、ガラスやセラミックなどの絶縁物質からなった透明基板上にタンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）又はタングステン（Ｗ）などのような金属を蒸着した後、蒸着された金属をパターニングしてゲートライン３１２、第１ゲート電極３１３、ストレージライン３１４、第２ゲート電極３１７を形成する。
【０１４６】
ゲートライン３１２は、横方向に延在し縦方向に複数配列され、第１ゲート電極３１３はゲートライン３１２から延在する。ストレージライン３１４は、前記ゲートライン３１２の延在する方向と平行に形成される。第２ゲート電極３１７は、ゲートライン３１２の形成時に一定間隔に離隔されてフローティング状態にパターニングされる。
【０１４７】
続いて、前記第１ゲート電極３１３を含む基板の全面に窒化シリコンを積層してゲート絶縁膜を形成する。ここで、前記窒化シリコンは、プラズマ化学気相蒸着法で蒸着されることもできる。前記ゲート絶縁膜上にアモルファスシリコン膜及びインシチュ（ｉｎｓｉｔｕ）ドーピングされたｎ＋アモルファスシリコン膜を形成しパターニングして前記ゲート絶縁膜のうち、下に前記第１ゲート電極３１３及び第２ゲート電極３１７が位置した部分上に半導体層及びオーミックコンタクト層で構成される第１アクティブ層３１７ｃ及び第２アクティブ層３１７ｄをそれぞれ形成する。また、ゲートライン３１２の一部に対応するゲート絶縁膜を除去して第４ホール３１９ａを形成する。望ましくは、前記ゲートライン３１２の一部は縦方向に突出され、前記４ホール３１９ａは前記突出された部分に対応して配置される。
【０１４８】
前記ゲート絶縁膜は、前記基板の全面に形成されることもでき、前記ゲートライン３１２と第１ゲート電極３１３をカバーするようにパターニングされることもできる。
【０１４９】
続いて、図２０に図示したように、前記図１９による結果物が形成された基板上にタンタル（Ｔａ）、チタニウム（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、クロム（Ｃｒ）、銅（Ｃｕ）又はタングステン（Ｗ）などのような金属を蒸着する。
【０１５０】
続いて、前記蒸着された金属をパターニングしてデータライン３２２、第１ソース電極３２３、第１ドレイン電極３２４、読み出しライン３２６、第２ドレイン電極３２７及び第２ソース電極３２８を形成する。
【０１５１】
データライン３２２は、縦方向に延在し横方向に複数配列され、第１ソース電極３２３は、前記データライン３２２から延在し、第１ドレイン電極３２４は、前記第１ソース電極３３２から一定間隔に離隔されてパターニングされる。第１ドレイン電極３２４と下部に形成されるストレージライン３１４は、平面上で観察するとき、一定領域が重なってストレージキャパシタ（ＣＳＴ）を形成する。
【０１５２】
読み出しライン３２６は、縦方向に延在し横方向に複数配列され、第２ドレイン電極３２７は、前記読み出しライン３２６から延在し、第２ソース電極３２８は、前記第２ドレイン電極３２７から一定間隔に離隔されるようにパターニングされる。また、前記第２ゲート電極３１７と前記第２ドレイン電極３２８はホール３３８を通じて連結される。
【０１５３】
続いて、図２１に図示したように、前記図２０による結果物が形成された基板上にフォトレジストを積層して有機絶縁層を厚く形成する。ここで、前記フォトレジストをスピンコーティング方法で形成することもできる。続いて、前記ゲートライン３１２と前記データライン３２２によって定義される各画素において、前記有機絶縁層の一部を除去して前記ドレイン電極３２４の一部領域を露出させる第１ホール３３２を形成し、前記有機絶縁層の他の一部を除去して透明基板を露出させる透過窓３３４を形成し、前記有機絶縁層のまた他の一部を除去して第２ゲート電極３１７上に形成された半導体層の一部を露出させる第２ホール３３６を形成する。
【０１５４】
続いて、図２２に図示したように、前記第１ホール３３２、透過窓３３４及び第２ホール３３６が形成された有機絶縁層３３０の表面に互いに異なる高さの凹部３４２と凸部３３４を有する凹凸部材３４６を形成した後、パッシベーション膜を形成する。前記の凹凸部材３４６は、以後形成される反射板による反射効率を高める。
【０１５５】
続いて、図２３に図示したように、前記パッシベーション膜上に画素電極を定義する画素電極３６０を形成し、前記画素電極３６０は、前記ドレイン電極３２４とは第１ホール３３２を通じて連結される。ここで、前記画素電極３６０は、全面塗布した後、前記毎画素領域に対応するＩＴＯ層のみ残られるようにパターニングすることもでき、前記毎画素領域のみに形成されるように部分塗布されることもできる。前記画素電極３６０が前記データライン３２２及び前記ゲートライン３２２から一定間隔に離隔されることを図示したが、最小幅でオーバーラップされることもできる。
【０１５６】
続いて、反射板３７０を形成してアレイ基板を完成する。前記反射板３７０は、透過窓３３４を定義し、第２ホール３３６に対応しては形成されず、外部光がセンシングＴＦＴのアクティブ層に印加されるようにする。勿論、前記反射板３７０上に液晶のラビングのための別途の配向膜（図示せず）を更に含むこともできる。
【０１５７】
図面上では、毎画素別に区画された反射板３７０を形成することを図示したが、前記有機絶縁層３３０によって定義される透過窓３３４を除いた余りの領域に反射板３７０を形成することもできる。
【０１５８】
図２４は、本発明の第４実施例による光感知素子を説明するための等価回路図である。本実施例で、第２電圧ライン及び第２スイッチング素子を除いた余りの構成要素は実施例１と同じであるので重複された部分に対しては詳細な説明を省略する。
【０１５９】
図２４を参照すると、本発明の第４実施例による光感知素子を有する液晶表示パネルは、ゲートライン（ＧＬ）と、データライン（ＤＬ）、第１スイッチング素子（Ｑ１）、液晶キャパシタ（ＣＬＣ）、ストレージキャパシタ（ＣＳＴ）、第１電圧ライン（ＶＬ１）、第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を含む。
【０１６０】
複数のゲートライン（ＧＬ）は、横方向に延在し、ゲート信号を第１スイッチング素子（Ｑ１）に伝達し、複数のデータライン（ＤＬ）は、縦方向に延在してデータ信号を第１スイッチング素子（Ｑ１）に伝達する。
【０１６１】
第１スイッチング素子（Ｑ１）は、互いに隣接するゲートライン（ＧＬ）とデータライン（ＤＬ）によって定義される領域に形成される。前記第１スイッチング素子（Ｑ１）の第１ソース電極がデータライン（ＤＬ）に連結され、前記第１スイッチング素子（Ｑ１）のゲートがゲートライン（ＧＬ）に連結される。第１スイッチング素子（Ｑ１）は、ゲートライン（ＧＬ）にハイレベルのゲート信号が印加されると、前記データ信号を前記第１スイッチング素子（Ｑ１）の第１ドレイン電極を通じて出力する。
【０１６２】
液晶キャパシタ（ＣＬＣ）の第１端部は、第１スイッチング素子（Ｑ１）の第１ドレイン電極に連結され、前記液晶キャパシタ（ＣＬＣ）の第２端部には共通電極電圧（ＶＣＯＭ）が印加され、前記第１スイッチング素子の第１デレイン電極を通じて提供されるデータ信号を保存する。
【０１６３】
ストレージキャパシタ（ＣＳＴ）の第１端部は、第１スイッチング素子（Ｑ１）の第１ドレイン電極に連結され、第２端部にはストレージ電圧が印加される。ストレージキャパシタ（ＣＳＴ）は前記第１スイッチング素子の第１ドレイン電極を通じて提供されるデータ信号を保存して、前記第１スイッチング素子（Ｑ１）がターンオフされて前記液晶キャパシタ（ＣＬＣ）に充電された電荷が放電されることのよって保存された電荷を液晶キャパシタ（ＣＬＣ）に提供する。
【０１６４】
第１電圧ライン（ＶＬ１）は、横方向に延在し、外部から提供される第１電源電圧（ＶＤＤ）を第２スイッチング素子（Ｑ２）に提供する。
【０１６５】
第２スイッチング素子（Ｑ２）は、第１電圧ライン（ＶＬ１）と読み出しライン（ＲＯＬ）によって定義される領域に形成され、前記第２スイッチング素子（Ｑ２）の第２ソース電極と第２ゲート電極が共通連結され第１電圧ライン（ＶＬ１）に連結され、前記第２スイッチング素子（Ｑ２）の第２ドレイン電極は読み出しライン（ＲＯＬ）に連結される。第２スイッチング素子（Ｑ２）の第２ソース電極と第２ドレイン電極との間に外部光が入射されることによって、光漏洩電流（Ｌｉｇｈｔ−Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）を前記第２スイッチング素子（Ｑ２）の第２ドレイン電極を通じて読み出しライン（ＲＯＬ）に提供する。即ち、第２スイッチング素子（Ｑ２）のゲート−ソースの間の電圧（Ｖｇｄ）が０ボルトである動作点で外部光による光漏洩電流の差を検出して位置情報を検出する。
【０１６６】
読み出しライン（ＲＯＬ）は、縦方向に延在し、第２スイッチング素子（Ｑ２）の第２ドレイン電極を通じて出力される光漏洩電流を光感知信号として外部の駆動ＩＣ（図示せず）側に出力する。
【０１６７】
このように、互いに異なる第１レベルと第２レベルとの間を反復しているバイアス電圧（ＶＤＤ）が印加された第２スイッチング素子（Ｑ２）が、第２スイッチング素子（Ｑ２）に照射された光に基づいて光漏洩電流を発生することで、光を検知することができる。よって、光検知機能を１つの第２スイッチング素子（Ｑ２）のみで実行できるため、光検知素子としての素子数が減少するとともに、光検知素子を有する液晶表示装置の構造を単純化することができる。また、素子数が少ないため、開口率の減少を低減することができる。さらに、素子数が減少するため、単位画素を小さく形成でき、収率を増加することができる。また、信号干渉を防止することができる。
【産業上の利用可能性】
【０１６８】
以上では、液晶表示パネルの単位画素に第１電圧ライン（ＶＬ１）、第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を形成したもので説明したが、前記第１電圧ライン（ＶＬ１）、第２スイッチング素子（Ｑ２）及び読み出しライン（ＲＯＬ）を別途の基板に形成してパターン認識パネルで定義することもできる。前記パターン認識パネルは、液晶表示パネル上に具備されて所定のタッチパネルや指紋認識などで用いられる。
【０１６９】
液晶表示パネルの複数の前記光感知素子を含むこともできる。
また、前記液晶表示装置は、透過型液晶表示装置、反射型液晶表示装置又は反射−透過型液晶表示装置であることもできる。
【０１７０】
以上で、説明さたように、本発明によると、アレイ基板の単位画素に光感知機能を遂行する一つの薄膜トランジスタを形成することで、液晶表示パネルの構造が単純化され、開口率も向上される。
【０１７１】
また、一般的な液晶表示装置に比べて素子数が減少して収率が増加し、信号干渉が減少する。
【０１７２】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。  
【図面の簡単な説明】
【０１７３】
【図１】一般的なアレイ基板に採用される光感知素子の等価回路図である。
【図２】本発明の第１実施例による光感知素子を説明するための等価回路図である。
【図３】図２の一例によるアレイ基板の平面図である。
【図４】図３のＡ−Ａ’に沿って見た端面図である。
【図５】図３の製造工程を説明するための図面である。
【図６】図３の製造工程を説明するための図面である。
【図７】図３の製造工程を説明するための図面である。
【図８】図３の製造工程を説明するための図面である。
【図９】図３の製造工程を説明するための図面である。
【図１０】本発明の第２実施例による光感知素子を説明するための等価回路図である。
【図１１】図１０の一例によるアレイ基板の平面図である。
【図１２】図１１の製造工程の順序を説明するための図面である。
【図１３】図１１の製造工程の順序を説明するための図面である。
【図１４】図１１の製造工程の順序を説明するための図面である。
【図１５】図１１の製造工程の順序を説明するための図面である。
【図１６】図１１の製造工程の順序を説明するための図面である。
【図１７】本発明の第３実施例による光感知素子を説明するための等価回路図である。
【図１８】図１７の一例によるアレイ基板の平面図である。
【図１９】図１８の製造工程の順序を説明するための図面である。
【図２０】図１８の製造工程の順序を説明するための図面である。
【図２１】図１８の製造工程の順序を説明するための図面である。
【図２２】図１８の製造工程の順序を説明するための図面である。
【図２３】図１８の製造工程の順序を説明するための図面である。
【図２４】本発明の第４実施例による光感知素子を説明するための等価回路図である。
【符号の説明】
【０１７４】
１０５、２０５    透明基板
１１２、２１２、３１２    ゲートライン
１１３、２１３、３１３    第１ゲート電極
１１４    第１電圧ライン
１１７、２１７、３１７    第２ゲート電極
１１８、２１８    第２電圧ライン
１１９    ゲート絶縁膜
１２２、２２２、３２２    データライン
１２３、２２３、３２３    第１ソース電極
１２４、２２４、３２４    第１ドレイン電極
１２６、２２６、３２６    読み出しライン
１２７、２２７、３２７    第２ドレイン電極
１２８、２２８、３２８    第２ソース電極
１３０、２３０、３３０    有機絶縁層
１３２、２３２、３３２    第１ホール
１３４、２３４、３３４    透過窓
１３６、２３６、３３６    第２ホール
１４２、２４２、３４２    凹部
１４４、２４４、３４４    凸部
１４６、２４６、３４６    凹凸部材
１５０    パッシベーション
１６０、２６０、３６０    画素電極
１７０、２７０、３７０    反射板
２１４、３１４    ストレージライン  
【図１】
2005129948.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
2005129948.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
2005129948.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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