(57)【要約】      （修正有）【課題】  比較的高速な相変化メモリ装置を提供する。【解決手段】  本発明によれば、相変化メモリ等のメモリ装置用の回路及び方法が提供される。特に、メモリセル２からなる複数個の列を有するメモリ１が提供され、メモリセルの各列はビット線４又はデータ線へ結合されている。各メモリセルは選択トランジスタに直列結合したプログラム可能な抵抗要素を包含している。各ビット線は別個の基準セル及び別個のトランジスタへ結合している。該トランジスタは対応するビット線と接地等の基準電圧との間に結合されている。メモリ読取動作期間中、トランジスタと、基準セルと、アドレスされたメモリセルとが差動増幅器回路を形成する。該差動増幅器回路の出力は相変化メモリのデータ出力端子へ結合される。【選択図】      図１
2005135574.tif 000002
【特許請求の範囲】
【請求項１】
メモリ装置において、
行及び列に配列されているメモリセルからなるアレイであって、各メモリセルが選択トランジスタとそれと直列に結合されている電気的にプログラム可能な抵抗要素とを有しており、各列のメモリセルがビット線へ結合されており、各行のメモリセルがワード線へ結合されており、各メモリセルにおける選択トランジスタが対応するワード線へ結合されている制御端子を具備しているアレイ、
アドレス値を受取り且つそれに対応するワード線を電圧レベルへ駆動してそのアドレス値に対応するワード線へ結合しているメモリセルの選択トランジスタを活性化させるアドレス回路、
第一ビット線と第一基準電圧レベルとの間に結合されているトランジスタ、
前記第一ビット線へ結合されており、選択トランジスタとそれと直列して結合されている抵抗要素とを有している基準セルであって、前記基準セルと、前記トランジスタと、前記第一ビット線へ結合しているメモリセルの列におけるアドレスされたメモリセルとが差動増幅器回路を形成している基準セル、
メモリ読取動作期間中に前記トランジスタを活性化させるために前記トランジスタの制御端子へ結合している出力を具備している制御回路、
を有しているメモリ装置。
【請求項２】
請求項１において、各メモリセルの電気的にプログラム可能な抵抗要素がカルコゲナイド組成を具備する抵抗要素を有しているメモリ装置。
【請求項３】
請求項１において、前記制御回路がメモリ書込動作期間中に前記トランジスタを不活性化させるメモリ装置。
【請求項４】
請求項１において、更に、前記第一ビット線へ結合しており、書込動作期間中にデータ値に対応する所定の電圧レベルを前記第一ビット線上に与える書込駆動回路を有しており、前記所定の電圧レベルが少なくとも２つの別個の電圧レベルのうちの１つであるメモリ装置。
【請求項５】
請求項４において、前記書込駆動回路が前記第一ビット線上に第一データ値に対応する第一電圧レベルと第二データ値に対応する第二電圧レベルとの間の第二所定電圧レベルを選択的に与えるメモリ装置。
【請求項６】
請求項５において、前記書込駆動回路が、メモリ書込動作の前又は開始時に前記第一ビット線上に前記第二所定電圧レベルを与えるメモリ装置。
【請求項７】
請求項１において、前記メモリ装置がセンスアンプを使用することなしにメモリ読取動作を実行するメモリ装置。
【請求項８】
請求項１において、各メモリセルにおける電気的にプログラム可能な抵抗要素が少なくとも２つの別個の抵抗値のうちの１つへプログラム可能であり、且つ前記基準セル内の抵抗要素が該少なくとも２つの別個の抵抗値の間の抵抗値を有しているメモリ装置。
【請求項９】
請求項１において、更に、第二基準電圧レベルと前記第一ビット線へ結合している各メモリセルとの間に結合されている第一負荷要素、及び前記第二基準電圧レベルと前記基準セルとの間に結合されている第二負荷要素を有しているメモリ装置。
【請求項１０】
電子装置において、
メモリを有しており、前記メモリが、
行及び列に配列されたメモリセルからなるアレイであって、各メモリセルが選択トランジスタとそれと直列に結合されているプログラマブル可能な抵抗要素とを有しており、メモリセルの各列が単一ビット線へ結合しており、各行のメモリセルが単一ワード線へ結合しており、各メモリセルにおける選択トランジスタが対応するワード線へ結合している制御端子を具備しているアレイ、
アドレス値を受取り且つそれに対応するワード線を電圧レベルへ駆動して前記アドレス値に対応するワード線へ結合しているメモリセルの選択トランジスタを活性化させるアドレス回路、
少なくとも１つのビット線と基準電圧レベルとの間に結合しているトランジスタ、
前記少なくとも１つのビット線へ結合しており、選択トランジスタとそれと直列に結合している抵抗要素とを有している基準セル、
第二基準電圧レベルと前記少なくとも１つのビット線へ結合しているメモリセルの列におけるメモリセルとの間に結合している第一負荷コンポーネント、
前記第二基準電圧レベルと前記基準セルとの間に結合している第二負荷コンポーネントであって、前記第一及び第二負荷コンポーネントと、前記基準セルと、前記トランジスタと、前記少なくとも１つのビット線へ結合しているメモリセルの列内におけるアドレスされたメモリセルとが差動増幅器回路を形成する第二負荷コンポーネント、
前記トランジスタの制御端子へ結合している出力を具備しておりメモリ読取動作期間中に前記トランジスタを活性化させる制御回路、
を有している電子装置。
【請求項１１】
請求項１０において、前記制御回路がメモリ書込動作期間中に前記トランジスタを不活性化させる電子装置。
【請求項１２】
請求項１０において、更に、前記メモリのアドレス端子及びデータ端子へ結合しているプロセッサを有している電子装置。
【請求項１３】
請求項１０において、前記メモリが、更に、前記制御回路と前記少なくとも１つのビット線とに結合している書込回路を有しており、前記書込回路は、書込動作期間中に、２つ又はそれ以上の電圧レベルのうちのいずれかを前記少なくとも１つのビット線へ印加させることを可能とし、前記少なくとも１つのビット線へ印加される電圧レベルは別個のデータ値に対応しており且つ前記少なくとも１つのビット線へ結合しているアドレスされたメモリセルにおける前記プログラム可能な抵抗要素を介して電流を流し、従って前記プログラム可能な抵抗要素が前記別個のデータ値に対応する抵抗値を有している電子装置。
【請求項１４】
請求項１３において、前記書込回路がメモリ書込動作の前に又は開始時に所定の電圧レベルを前記少なくとも１つのビット線へ印加させ、前記少なくとも１つのビット線へ印加される前記所定電圧レベルは第一データ値に対応する第一電圧レベルと第二データ値に対応する第二電圧レベルとの間である電子装置。
【請求項１５】
請求項１０において、更に、前記メモリへ結合している処理要素を有している電子装置。
【請求項１６】
請求項１０において、前記基準セルの前記抵抗要素が、第一データ値に対応する第一抵抗値と第二データ値に対応する第二抵抗値との間の抵抗値を有しており、前記メモリにおけるメモリセルが前記第一及び第二データ値を格納することが可能である電子装置。
【請求項１７】
請求項１０において、各メモリセル内のプログラム可能な抵抗要素が、前記メモリセル内に格納されるデータ値に依存して、２つ又はそれ以上の抵抗値のうちのいずれかを有している電子装置。
【請求項１８】
請求項１０において、前記メモリのデータ出力端子がメモリ読取動作期間中に前記基準セルへ結合される電子装置。
【請求項１９】
請求項１０において、前記メモリが複数個のトランジスタを有しており、各トランジスタが別個のビット線と前記基準電圧レベルとの間に結合されている電子装置。
【請求項２０】
請求項１０において、前記メモリが、更に、複数個の基準セルを有しており、各基準セルが１つ又はそれ以上のビット線からなる別個のグループへ結合している電子装置。
【請求項２１】
請求項１０において、前記メモリがセンスアンプ回路を有するものでない電子装置。
【請求項２２】
請求項１０において、前記メモリがその前にプレチャージ動作を実行することなしにメモリ読取動作を実行する電子装置。
【請求項２３】
請求項１０において、各メモリセルのプログラム可能な抵抗要素がカルコゲナイド組成物を包含している電子装置。
【請求項２４】
請求項１０において、前記メモリが相変化メモリである電子装置。
【請求項２５】
システムにおいて、
メモリを有しており、前記メモリが、
行及び列に配列したメモリセルからなるメモリアレイであって、各列のメモリセルがビット線へ接続しており且つ各行のメモリセルがワード線へ接続しているメモリアレイ、
少なくとも１つのビット線へ結合している第一導通端子と、第一基準電圧レベルへ結合している第二導通端子と、制御端子とを具備しているトランジスタ、
前記少なくとも１つのビット線へ結合している基準セル、
を有しており、前記基準セル、前記トランジスタ、前記少なくとも１つのビット線へ結合しているメモリセルの列におけるアドレスされたメモリセルが前記メモリのデータ出力端子へ結合される出力信号を具備している差動増幅器回路を形成しているシステム。
【請求項２６】
請求項２５において、前記メモリがアドレス入力を有しており、前記システムが、更に、前記メモリの前記アドレス入力及びデータ出力端子へ結合している処理ユニットを有しているシステム。
【請求項２７】
請求項２５において、前記メモリアレイにおけるメモリセルの各々が、電気的にプログラム可能な抵抗要素及びそれに結合されている選択トランジスタを有しており、前記選択トランジスタの制御端子が対応するビット線へ結合しているシステム。
【請求項２８】
請求項２７において、前記電気的にプログラム可能な抵抗要素がカルコゲナイド抵抗要素を有しているシステム。
【請求項２９】
請求項２７において、前記基準セルが抵抗要素及びそれに結合しているトランジスタを有しており、前記基準セルの抵抗要素が第一論理値に対応する第一抵抗値と第二論理値に対応する第二抵抗値との間の抵抗値を有しているシステム。
【請求項３０】
請求項２７において、更に、前記少なくとも１つのビット線へ結合している出力を具備している書込駆動回路を有しており、前記書込駆動回路はメモリ書込動作期間中に前記少なくとも１つのビット線上の電圧を制御し、従ってアドレスされたメモリセルにおける電気的にプログラム可能な抵抗要素が所定量の電流に露呈され、前記所定量の電流が前記アドレスされたメモリセル内に格納されるべきデータ値に対応しているシステム。
【請求項３１】
請求項２５において、更に、前記トランジスタの制御端子へ結合している出力を具備している制御回路を有しており、前記制御回路はメモリ読取動作期間中に前記トランジスタを活性化させ且つメモリ書込動作期間中に前記トランジスタを不活性化させるシステム。
【請求項３２】
集積回路において、
各メモリセルがデータ線へ結合されている複数個のメモリセル、
前記データ線へ結合されている基準セル、
前記データ線と基準電圧との間に結合されているトランジスタ、
一度に１個のメモリセルを選択する回路、
を有しており、前記選択されたメモリセルと、前記基準セルと、前記トランジスタとが差動増幅器回路を形成する集積回路。
【請求項３３】
請求項３２において、各メモリセルがカルコゲナイド組成物を具備する抵抗要素を有している集積回路。
【請求項３４】
請求項３２において、各メモリセルがプログラム可能な抵抗要素を有している集積回路。
【請求項３５】
請求項３２において、前記メモリセルが相変化メモリの一部を形成している集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に関するものであって、更に詳細には、相変化物質を使用した半導体メモリ装置に関するものである。
【背景技術】
【０００２】
データ又はその他の情報を格納するために数十年の間メモリ装置が存在している。現在のところ揮発性メモリ及び不揮発性メモリの両方において多数の異なるタイプが存在している。不揮発性メモリの１つのタイプは相変化メモリである。相変化メモリは相変化物質を使用する。相変化物質は少なくとも２つの異なる状態を示すことが可能である。これらの状態はアモルファス状態と結晶状態と呼ぶことが可能である。これらの状態の間の遷移は選択的に開始させることが可能である。アモルファス状態は、通常、結晶状態よりもより高い抵抗性を示すものであるのでこれらの状態を区別することが可能である。アモルファス状態はより無秩序な分子状又は原子状構造が関与する。通常、任意の相変化物質を使用することが可能である。然しながら、幾つかの実施例においては、薄膜カルコゲナイド合金物質が特に適している場合がある。
【０００３】
相変化物質の相変化は可逆的なものである場合がある。従って、相変化メモリにおける相変化物質は、ある変化に応答して、アモルファス状態から結晶状態へ変化することが可能であり且つその後にアモルファス状態へ復帰することが可能であり、又はその逆も又真である。実際上、各メモリセルはプログラム可能な抵抗として考えることが可能であり、それはより高い抵抗状態とより低い抵抗状態との間で可逆的に変化する。
【０００４】
幾つかの実施例においては、相変化メモリセルは比較的多数の状態のうちのいずれかの形態とすることが可能である。即ち、各状態は別個の抵抗又は抵抗範囲により区別することが可能であるので、多数の抵抗によって決定される状態が可能であり、それにより単一の相変化メモリセル内に複数ビットのデータを格納することを可能とする。多様な相変化合金が知られている。通常、カルコゲナイド合金は周期律表の第６属からの１個又はそれ以上の元素を包含している。
【０００５】
相変化メモリにおける相変化物質は、プログラムされる相変化物質へ該相変化物質のスイッチングスレッシュホールド電圧より高い電圧レベルを有する電流パルスを印加することにより比較的低い抵抗（結晶）状態から比較的高い抵抗（アモルファス）状態へプログラムさせることが可能である。相変化物質を比較的高い抵抗状態から比較的低い抵抗状態へプログラミングすることは、相変化物質に対してより低い電流レベルの電流パルスであるが相変化物質のスイッチングスレッシュホールドより高い電圧における電流パルスを印加させることにより実施される。
【０００６】
半導体業界においては、より小型で、より高速で且つより安価に製造可能な集積回路に対する不断の要求が存在している。前述したことに基づいて、改善した性能を有する例えば相変化メモリ等のメモリに対する需要が存在している。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明は、以上の点に鑑みなされたものであって、上述した如き従来技術の欠点を解消し、改良した半導体メモリ装置を提供することを目的とする。本発明の別の目的とするところは、相変化物質を使用した改良した半導体メモリ装置を提供することである。
【課題を解決するための手段】
【０００８】
本発明の例示的実施例は、従来の相変化メモリ装置の場合の欠点を解消し且つ比較的高速であり且つ電気的動作特性における変動に対してより影響を受けることのない相変化メモリ装置に対する需要を満足させるものである。本相変化メモリ装置は、行及び列に配列された相変化メモリセルからなるアレイを包含しており、メモリセルの各列は別個のビット線へ結合している。本メモリ装置は、ビット線のうちの第一ビット線へ結合している基準セル、及び該第一ビット線と基準電圧レベルとの間に結合しているトランジスタを包含することが可能である。
【０００９】
アドレスデコード回路が相変化メモリ装置により受取られたアドレス値に対応するメモリセルの行を選択する。第一ビット線へ結合されているメモリセルの列におけるアドレスされたメモリセル、該基準セル及び該トランジスタは差動増幅器回路を形成し、アドレスされたメモリセル内に格納されているデータ値を相変化メモリ装置のデータ出力端子へ比較的迅速に供給する。差動増幅器回路構造のために、センスアンプ及びメモリプレチャージ動作は必要ではない。
【発明を実施するための最良の形態】
【００１０】
本発明の例示的な実施例が示されている添付の図面を参照して本発明をより詳細に説明する。然しながら、本発明は、多くの異なる形態で実現することが可能であり、本明細書に記載した実施例に制限されるものとして解釈されるべきものではない。そうではなく、これらの実施例は、本開示が完全なものであり、且つ本発明の範囲を当業者にとって完全に明らかとするために提供されるものである。
【００１１】
図１及び２を参照すると、本発明の例示的実施例に基づくメモリ装置１が示されている。メモリ装置１は、行及び列に配列したメモリセル２からなるアレイを包含している。メモリセル２の各行は別個のワード線３へ結合しており、メモリセルの各列は別個のビット即ちデータ線４へ結合している。各メモリセル２は選択トランジスタ６と、それと直列に結合しているプログラム可能な（又はプログラムされた）抵抗要素８を有している。選択トランジスタ６は図２に例示したように電界効果トランジスタとすることが可能であるが、選択トランジスタ６は例えばバイポーラトランジスタ等の別のタイプのトランジスタとすることが可能であることを理解すべきである。抵抗要素８は、電気的にプログラム可能又はプログラムされたものとすることが可能であり、且つカルコゲナイド組成物から形成することが可能である。抵抗要素８は、プログラム可能性、特に電気的なプログラム可能性を可能とする異なる組成物及び／又は構造を有することが可能であることを理解すべきである。
【００１２】
メモリ装置１は、更に、アドレス値を受取り且つ受取ったアドレス値に基づいてメモリセル２の１つの行を選択するアドレスデコード回路１０を包含している。アドレスデコード回路１０は受取ったアドレス値に対応するワード線３を、選択された行におけるメモリセル２の選択トランジスタ６を活性化させる第一電圧レベルへ駆動することが可能であり、且つ他方のワード線３をアドレスされていない行におけるメモリセル２の選択トランジスタ６を不活性化させる第二電圧レベルへ駆動させることが可能である。更に、アドレスデコード回路１０は、受取ったアドレス値に対応する１つ又はそれ以上のビット線４をメモリ装置１のデータ入力及び／又はデータ出力端子へ結合させる回路を包含することが可能である。例えば、アドレスデコード回路１０は、ビット線４をメモリ装置１のデータ入力及び／又はデータ出力端子へ結合させるためのマルチプレクス回路を包含することが可能である。アドレスデコード回路１０の特定の実現例は当該技術において公知であり且つその詳細な説明は割愛する。
【００１３】
メモリ装置１は、更に、メモリ装置１のデータ入力端子に表われるデータ値をアドレスされたメモリセル２へ供給するため、及びアドレスされたメモリセル２内に格納されているデータ値をメモリ装置１のデータ出力端子へ供給するために、ビット線４及び／又はアドレスデコード回路１０へ結合されている読取／書込駆動回路１２を包含している。
【００１４】
制御回路１４をメモリセル２からなるアレイ、アドレスデコード回路１０、読取／書込駆動回路１２へ結合させることが可能であり、且つメモリ読取及びメモリ書込動作を実行するためにタイミング及び／又は制御信号を発生するためのタイミング及び論理回路を包含することが可能である。
【００１５】
上述したように、各メモリセル２は選択トランジスタ６とそれと直列結合しているプログラム可能な抵抗要素８とを有している。図２はメモリセル２からなるアレイの一部及びメモリ装置１におけるその他の回路との関係を例示している。特に、図２はメモリセル２からなる１つの列を示しており、その列内の各メモリセル２は異なるワード線３へ結合している（図２においては、メモリセル２からなる列は説明の便宜上９０度回転してある）。各メモリセル２は選択トランジスタ６と直列接続している抵抗要素８を包含している。各メモリセルの選択トランジスタ６はビット線４と対応する抵抗要素８との間に結合している。
【００１６】
各ビット線４はトランジスタ２１へ結合することが可能である。各トランジスタ２１はビット線４へ結合している第一導通（ドレイン）端子、接地等の基準電圧レベルへ結合している第二（ソース）端子、制御端子を有している。トランジスタ２１の制御端子は、メモリ読取動作期間中にトランジスタ２１が活性化され（即ち、ターンオンされ）、且つメモリ書込動作期間中に不活性化される（ターンオフされる）ように制御回路１４によって発生される制御信号により駆動される。各ビット線４は基準セル２３へ結合されている。基準セル２３は抵抗要素２５と直列に接続されている選択トランジスタ２４を包含している。選択トランジスタ２４は、抵抗要素２５と対応するビット線４との間に結合されている。選択トランジスタ２４の制御端子は読取／書込回路１２又は制御回路１４の出力へ結合されており、従って選択トランジスタ２５はメモリ読取動作期間中に活性化され且つメモリ書込動作期間中に不活性化される。
【００１７】
基準セル２３の抵抗要素２５は、抵抗要素８の可能な抵抗値の間にあるある抵抗値を有している。抵抗要素２５は、例えば、プログラム可能又はプログラム済のものとすることが可能であり、且つ例えばカルコゲナイド組成物のようなそれから抵抗要素８が構成される組成物から構成されている。一方、抵抗要素２５は異なる構造又は組成物を有することが可能である。
【００１８】
メモリ装置１、特にメモリセル２からなるアレイは、複数個の負荷要素を有している。再度図２を参照すると、メモリセルからなる各列は第一負荷要素２７へ結合されている。特に、各負荷要素２７は例えばＰチャンネルトランジスタのようなダイオード接続したトランジスタとすることが可能であり、且つその列内のメモリセル２と第二基準電圧レベルＶｃｃとの間に結合することが可能である。各基準セル２３は第二負荷要素２９へ結合されている。各負荷要素２９は、第二基準電圧レベルＶｃｃと対応する基準セル２３との間に結合されているトランジスタとすることが可能である。第二負荷要素２９の制御（ゲート）端子は第一負荷トランジスタ２７の制御（ゲート）端子へ結合している。このように、各ビット線４は、別個の組の第一及び第二負荷要素と関連している。理解すべきことであるが、負荷要素２７及び２９は異なる構造を有することが可能である。
【００１９】
本発明の例示的実施例によれば、アドレスされたメモリセル２は読取動作期間中に差動増幅器回路の一部を形成すべく作用する。特に、アドレスされたメモリセル２、トランジスタ２１、基準セル２３は、メモリ読取動作期間中に、第一負荷要素２７及び第二負荷要素２９と共に差動増幅器回路を形成する。トランジスタ２１はこの差動増幅器回路に対する電流源として作用する。この差動増幅器回路の出力は、例えば、第二負荷要素２９を基準セル２３の抵抗要素２５へ接続させているノードにおいて取ることが可能である。アドレスされたメモリセル２の抵抗要素８と基準セル２３の抵抗要素２５との間の抵抗値における差異が該差動増幅器の出力において表われる電圧レベルを決定する。該差動増幅器回路の動作について以下により詳細に説明する。
【００２０】
上述した要素からメモリ読取動作期間中に差動増幅器回路を形成することは速度を有効に改善する（即ち、より短い読取アクセス時間とする）。更に、そのように形成される差動増幅器回路は抵抗要素８及び２５の抵抗値の変動に対して比較的影響を受けるものではない。更に、トランジスタ２１により形成される差動増幅器はバイアス電流レベルにおける変動に対しても比較的影響を受けることはない。更に、この差動増幅器構成は、従来のメモリアクセス動作の開始時におけるプレチャージ動作を不必要なものとさせる。更に、上述したメモリアーキテクチャは比較的パワーが低く且つ殆ど電流を消費することはない。
【００２１】
上述したように、読取／書込駆動回路１２はメモリ装置１のデータ出力端子に対してメモリ読取動作期間中にアドレスされたメモリセル２内に格納されているデータ値を供給し、且つメモリ書込動作期間中にメモリ装置１のデータ入力端子において表われるデータをアドレスされたメモリセル２へ供給する。読取／書込駆動回路１２は、入力を上述した作動増幅器回路の出力へ結合しており、且つ出力をメモリ装置１のデータ出力端子へ結合した読取駆動回路３１を包含している。読取駆動回路３１は、その入力スイッチングスレッシュホールド電圧が該差動増幅器回路の２つの（又はそれ以上の）可能な出力電圧レベルの間にあるように設計することが可能である。例えば、読取駆動回路３１の入力スイッチングスレッシュホールド電圧は、アドレスされたメモリセル２内に格納されている論理高データ値に対応する差動増幅器出力に表われる第一電圧レベルと、アドレスされたメモリセル２内に格納されている論理低データ値に対応して出力に表われる第二電圧レベルとの間とすることが可能である。読取駆動回路３１は制御回路１４及び／又はアドレスデコード回路１０から制御信号を受取り、従って例えばメモリ読取動作の終わりに向かってある時間においてメモリ装置１のデータ出力端子上にデータ値が与えられる。理解すべきことであるが、読取駆動回路２９は任意の数の異なる回路実現例を有することが可能である。
【００２２】
読取／書込駆動回路１２は、更に、入力をメモリ装置１のデータ入力ピンへ結合しており且つ出力をアドレスされたメモリセル２と関連するビット線４へ結合している書込駆動回路３３を包含している。メモリ書込動作期間中に、書込駆動回路３３はメモリ装置１内に格納されるべきデータ値を受取り、且つアドレスされたメモリセル２と関連するビット線４をそのデータ値に対応する電圧レベルへ駆動する。ビット線４がそれに印加された所定の電圧レベルを有しており、且つアドレスされたメモリセル２が第二基準電圧レベルＶｃｃへ結合されていると、抵抗要素８の状態を所望の抵抗値を有する状態とさせるのに充分なアドレスされたメモリセル２の抵抗要素８を横断して所定の電圧が表われ且つそれを介して所定の電流が流れる。書込駆動回路３３は抵抗要素８を多数の異なる抵抗値のうちのいずれかへプログラムするために多数の異なる電圧レベルのうちのいずれかへビット線４を駆動する回路を包含している。
【００２３】
メモリ装置１の動作について図３を参照して説明する。理解すべきことであるが、図３に例示したステップは図示した特定の順番に制限されるべきものではない。更に理解すべきことであるが、図３に例示したステップの少なくとも幾つかは実質的に同時的に発生することが可能である。
【００２４】
メモリ読取動作を実施する場合に、アドレスが必要な制御信号（ＲＤ／ＷＲ，ＣＥ等）と共にメモリ装置１へ供給される。それに応答して、メモリ装置１はそれに結合されているメモリセル２の選択トランジスタ６を活性化させるための電圧へワード線３を駆動し、一方他の行におけるメモリセル２の選択トランジスタ６を不活性化させるために他のワード線を第二電圧レベルへ駆動することによって、受取ったアドレスに対応するワード線３を選択する。基準セル２３の選択トランジスタ２４も同様に活性化及び不活性化される。ほぼこの時間において、トランジスタ２１が活性化される。各トランジスタ２１が活性化されるか、又は、代替的に、アドレスされたメモリセル２へ結合されているトランジスタ２１のみが活性化される。
【００２５】
この点において、アドレスされたメモリセル２に対応する各列に対し差動増幅器回路が形成される。各差動増幅器回路はアドレスされた行内のメモリセル２、トランジスタ２１、基準セル２３によって、第一負荷要素２７及び第二負荷要素２９と共に、形成される。各差動増幅器回路に対して、表われる電圧及びその出力はアドレスされたメモリセル２における抵抗要素８の抵抗値に基づくものである。抵抗要素８の抵抗値が対応する基準セル２３における抵抗要素２５の抵抗値よりも一層大きいものであるように前もってプログラムされている場合には、第二負荷要素２９及び基準セル２３を介してより多くの電流が通過し、その結果差動増幅器回路の出力における電圧は比較的高い電圧レベルとなる。逆に、抵抗要素８の抵抗値が対応する基準セル２３の抵抗要素２５の抵抗値よりも小さいものであるように予めプログラムされている場合には、第二負荷要素２９及び基準セル２３を介してより少ない電流が通過し、その結果差動増幅器回路の出力に表われる電圧は比較的低い電圧レベルである。読取駆動回路３１は差動増幅器回路の出力を受取り且つメモリ装置１のデータ出力端子を作動増幅器回路の出力電圧に対応する論理レベルへ駆動する。
【００２６】
メモリ書込動作を実施する場合に、アドレス値及びデータ値が、必要な制御信号（ＲＤ／ＷＲ，ＣＥ等）と共にメモリ装置１へ供給される。それに応答して、メモリ装置１は、ワード線３をそれに結合されているメモリセル２の選択トランジスタ６を活性化させるための電圧へ駆動し、一方他の行におけるメモリセル２の選択トランジスタ６を不活性化させるための第二電圧レベルへ他のワード線３を駆動することにより、受取ったアドレスに対応するワード線３を選択する。基準セル２３のトランジスタ２１及び選択トランジスタ２４の両方はメモリ書込動作期間中に不活性化される。次に、書込駆動回路３３が受取ったアドレスと関連する各ビット線４を、格納されるべきデータ値に対応する所定の電圧レベルへ駆動する。ビット線４が所定の電圧レベルにあるので、抵抗要素８が所望の状態とされる（又はそこに留まる）ようにアドレスされたメモリセル２の抵抗要素８を横断して所定の電圧が印加され且つそれを介して所定の電流が流れる。例えば、抵抗要素８は、カルコゲナイド抵抗要素である場合には、アモルファス状態か又は結晶状態とさせることが可能である。各メモリセル２が２つを超える異なるビット値を格納することが可能である場合には、抵抗要素８は、複数個の異なるアモルファス及び結晶状態とさせることが可能であり、このような各状態は別個の抵抗値（又はその範囲）に対応している。抵抗要素８の特定の状態は、その抵抗値を決定する。アドレスされたメモリセル２の抵抗要素８が所望の状態とされると、書込駆動回路３３はビット線４上に表われる電圧を取除くことが可能である。この点において、アドレスされたメモリセル２は所望通りに書込まれている。
【００２７】
各メモリ書込動作の前又は開始時において、アドレスされたメモリセル２の選択トランジスタ６が活性化されている間に、初期的に書込駆動回路３３により適宜のビット線４上に中間電圧を与えることによってメモリセル２をより効果的に書込を行うことが可能であることが判明した。この中間電圧は、論理高値をプログラムするためにビット線４上に与えることが必要な電圧レベルと、論理低値をプログラムするためにビット線４上に与えることが必要な電圧レベルとの間とすることが可能である。その後に、書込駆動回路３３は、アドレスされたメモリセル２に対応するビット線４上にアドレスされたメモリセル２内に格納すべき所望のデータ値に対応する電圧レベルを与えることが可能である。
【００２８】
理解すべきことであるが、メモリセル１は、多数の異なる電子装置又はシステム内に包含させることが可能である。図４はその中にメモリセル１を有する装置又はシステム４０のブロック図を示している。装置４０は、例えばハンドヘルドワイヤレス電話、コンピュータ等の通信装置とすることが可能である。装置４０はメモリ装置１のアドレス入力端子へ結合したアドレス出力端子と、メモリ装置１のデータ入力端子へ結合したデータ出力端子と、メモリ装置１のデータ出力端子へ結合したデータ入力端子とを具備する処理要素４２を包含することが可能である。メモリアクセス動作の実行を制御するために処理要素４２又はメモリ制御器（不図示）によりメモリ装置１へ制御信号を供給することが可能である。
【００２９】
以上、本発明の具体的実施の態様について詳細に説明したが、本発明は、これら具体例にのみ制限されるべきものではなく、本発明の技術的範囲を逸脱することなしに種々の変形が可能であることは勿論である。
【図面の簡単な説明】
【００３０】
【図１】本発明の例示的実施例に基づくメモリ装置を示したブロック図。
【図２】図１のメモリ装置の一部の概略図。
【図３】図１のメモリ装置の動作を例示したフローチャート。
【図４】図１のメモリ装置を包含する電子装置又はシステムを示したブロック図。
【符号の説明】
【００３１】
１  メモリ装置
２  メモリセル
３  ワード線
４  ビット線（データ線）
６  選択トランジスタ
８  抵抗要素
１０  アドレスデコード回路
１２  読取／書込駆動回路
２１  トランジスタ
２３  基準セル
２４  選択トランジスタ
２５  抵抗要素
２７，２９  負荷要素
【図１】
2005135574.tif 000003
【図２】
2005135574.tif 000004
【図３】
2005135574.tif 000005
【図４】
2005135574.tif 000006