(57)【要約】【課題】  チップサイズ及びコスト増加を抑制し、またテストの内容の自由度を向上させる。【解決手段】  アナログ信号を入力され、デジタル信号に変換して出力するＡＤＣ１１と、モード設定を許可するモード設定許可信号を与えられると活性化され、デジタル信号を与えられてテストモードの選択を行い、内部回路をテスト可能な状態に保つ為のテスト信号を生成して出力するモード選択回路１３とを備える。【選択図】  図１
2005265704.tif 000002
【特許請求の範囲】
【請求項１】
アナログ信号を入力され、デジタル信号に変換して出力するアナログ・デジタル変換器と、
モード設定を許可するモード設定許可信号を与えられると活性化され、前記デジタル信号を与えられてテストモードの選択を行い、内部回路をテスト可能な状態に保つ為のテスト信号を生成して出力するモード選択回路と、
を備えることを特徴とするテスト設定回路。
【請求項２】
アナログ信号を入力する第１の入力端子と、
入力された前記アナログ信号をデジタル信号に変換して出力するアナログ・デジタル変換器と、
出力された前記デジタル信号を与えられて格納するレジスタと、
モード設定を許可するモード設定許可信号を入力する第２の入力端子と、
前記第２の入力端子に入力された前記モード設定許可信号を与えられると活性化され、前記レジスタに格納された前記デジタル信号を与えられてテストモードの選択を行い、内部回路をテスト可能な状態に保つ為のテスト信号を生成して出力するモード選択回路と、
を備えることを特徴とするテスト設定回路。
【請求項３】
前記アナログ信号は、複数種類のテストモードに応じたレベルを有し、
前記アナログ・デジタル変換器は、前記アナログ信号のレベルを検知していずれかのテストモードを指定する前記デジタル信号に変換し、
前記モード選択回路は、前記デジタル信号により指定されたテストモードの選択を行うことを特徴とする請求項１又は２記載のテスト設定回路。
【請求項４】
前記モード設定許可信号が前記モード選択回路に与えられないときは、前記モード選択回路は活性化されず、
前記アナログ・デジタル変換器は、前記アナログ信号のレベルに対応した前記デジタル信号に変換して出力することを特徴とする請求項１乃至３のいずれか記載のテスト設定回路。
【請求項５】
アナログ信号を入力するステップと、
入力された前記アナログ信号を、アナログ・デジタル変換器を用いてデジタル信号に変換するステップと、
モード設定を許可するモード設定許可信号を入力するステップと、
前記モード設定許可信号を与えられると、前記デジタル信号を用いてテストモードの選択を行い、内部回路をテスト可能な状態に保つ為のテスト信号を生成するステップと、
を備えることを特徴とするテスト設定方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テスト設定回路及びテスト設定方法に関する。
【背景技術】
【０００２】
従来は、例えばマイクロプロセッサ等の半導体集積回路のテストを行うためには、通常動作用の入力端子の他に、テストモードを設定するための専用の入力端子を付加する必要があった。これは、通常動作用の入力端子をテストモード設定用の入力端子として兼用すると、テスト実行中に通常動作用の信号を入力して動作確認を行うことができないためである。
【０００３】
しかし、テストモード設定用に新たに入力端子を追加すると、チップサイズ並びにコストの増加を招くこととなる。
【０００４】
また、テストモード設定用の入力端子数を抑えようとすると、テストの種類や内容に制限が加えられてテストの内容に制約が生じる場合があった。
【０００５】
従来のテストモード設定に関する技術を開示する文献として、以下のものがある。
【特許文献１】特開平１１−２１３６９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、チップサイズ及びコスト増加を抑制すると共に、テストの内容の自由度を向上させることが可能なテスト設定回路及びテスト設定方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様によるテスト設定回路は、
アナログ信号を入力され、デジタル信号に変換して出力するアナログ・デジタル変換器と、
モード設定を許可するモード設定許可信号を与えられると活性化され、前記デジタル信号を与えられてテストモードの選択を行い、内部回路をテスト可能な状態に保つ為のテスト信号を生成して出力するモード選択回路と、
を備えることを特徴とする。
【０００８】
あるいは、本発明の一態様によるテスト設計回路は、
アナログ信号を入力する第１の入力端子と、
入力された前記アナログ信号をデジタル信号に変換して出力するアナログ・デジタル変換器と、
出力された前記デジタル信号を与えられて格納するレジスタと、
モード設定を許可するモード設定許可信号を入力する第２の入力端子と、
前記第２の入力端子に入力された前記モード設定許可信号を与えられると活性化され、前記レジスタに格納された前記デジタル信号を与えられてテストモードの選択を行い、内部回路をテスト可能な状態に保つ為のテスト信号を生成して出力するモード選択回路と、
を備えることを特徴とする。
【０００９】
本発明の一態様によるテスト設定方法は、
アナログ信号を入力するステップと、
入力された前記アナログ信号を、アナログ・デジタル変換器を用いてデジタル信号に変換するステップと、
モード設定を許可するモード設定許可信号を入力するステップと、
前記モード設定許可信号を与えられると、前記デジタル信号を用いてテストモードの選択を行い、内部回路をテスト可能な状態に保つ為のテスト信号を生成するステップと、
を備えることを特徴とする。
【発明の効果】
【００１０】
本発明のテスト設定回路及びテスト設定方法によれば、チップサイズ及びコストの増加を防止すると共に、テスト内容の自由度を向上させることができる。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の実施の形態について図面を参照して説明する。
【００１２】
図１に、本実施の形態によるテスト設定回路１０、及び内部回路２０として、例えばＣＰＵ（Central Processing Unit）１４、デジタルロジック回路１５を備える半導体集積回路の構成を図１に示す。
【００１３】
ここでテスト設定回路１０は、アナログ入力端子（ＡＩＮ）１ａ、ハイレベル参照電圧入力端子（ＶＲＥＦＨ）１ｂ、ローレベル参照電圧入力端子（ＶＲＥＦＬ）１ｃ、アナログデジタル変換回路（以下、ＡＤＣという）１１、ＡＤ変換結果格納レジスタ１２、モード設定許可信号入力端子２、モード選択回路１３を有する。
【００１４】
先ず、このような本実施の形態によるテスト設定回路１０を含む半導体集積回路の通常動作時における動作について、動作手順を示した図２のフローチャートを用いて説明する。
【００１５】
ステップＳ１１として、アナログ入力端子１ａにアナログ入力信号、ハイレベル参照電圧入力端子１ｂにハイレベルの参照電圧ＶＲＥＦＨ、ローレベル参照電圧入力端子１ｃにローレベルの参照電圧ＶＲＥＦＬがそれぞれ入力される。
【００１６】
ステップＳ１２として、ＡＤＣ１１が、ハイレベルの参照電圧ＶＲＥＦＨとローレベルの参照電圧ＶＲＥＦＬとを用いて、アナログ入力信号に対してアナログ／デジタル変換を行い、アナログ入力信号のレベルに対応した複数ビットのデジタル信号を出力する。
【００１７】
ＡＤ変換結果格納レジスタ１２は、この変換されたデジタル信号を与えられて保持し、モード選択回路１３に出力する。
【００１８】
通常動作時においては、モード設定許可信号入力端子２にはモード設定許可信号が入力されない。このモード設定許可信号は、モード選択回路１３のイネーブル信号に相当し、この信号が入力されないときはモード選択回路１３は活性化されず、動作しない。
【００１９】
従って、ステップＳ１３において、モード設定許可信号が入力されない場合に相当し、ステップＳ１５へ移行する。
【００２０】
ＡＤ変換結果格納レジスタ１２から出力されたデジタル信号は、モード選択回路１３では処理されず、直接デジタルロジック回路１５に与えられて、所定のロジック処理に用いられる。
【００２１】
一方、テスト動作に移行する際には、この半導体集積回路は次のように動作する。
【００２２】
ステップＳ１１として、アナログ入力端子１ａに、複数のテストモードのいずれかを指定するため、アナログ信号としてのモード選択信号が入力される。また通常動作時と同様に、アナログ／デジタル変換に必要なハイレベルの参照電圧ＶＲＥＦＨがハイレベル参照電圧入力端子１ｂに、ローレベルの参照電圧ＶＲＥＦＬがローレベル参照電圧入力端子１ｃにそれぞれ入力される。
【００２３】
ステップＳ１２として、ＡＤＣ１１がモード選択信号に対し、ハイレベルの参照電圧ＶＲＥＦＨとローレベルの参照電圧ＶＲＥＦＬとを用いてアナログ／デジタル変換を行い、アナログレベルに対応した複数ビットのデジタル信号としてのモード選択信号を出力する。
【００２４】
ＡＤ変換結果格納レジスタ１２は、このデジタル変換されたモード選択信号を与えられて保持し、モード選択回路１３に出力する。
【００２５】
テスト時には、モード設定許可信号入力端子２に、テストモードの設定を許可するモード設定許可信号が入力され、モード選択回路１３に与えられる。
【００２６】
これにより、モード選択回路１３は活性化される。よって、ステップＳ１３においてモード設定許可信号が入力されたことになり、ステップＳ１４へ移行する。
【００２７】
モード選択回路１３が、ＡＤ変換結果格納レジスタ１２から与えられたモード選択信号に基づいてテストモードの選択を行う。そして、選択したモードの内部回路をテスト可能な状態に保つ為のテスト信号を生成し、ＣＰＵ１４及びデジタルロジック回路１５に出力する。これにより、選択したモードの内部回路２０のテストを実行することが可能となる。
【００２８】
本実施の形態によれば、テストを実行する際に、１本のアナログ入力端子１ａにアナログ信号としてのモード選択信号を入力することで、複数のテストモードのいずれかを選択し、選択したモードのテストを実行するために必要なテスト信号を生成することが可能である。
【００２９】
このアナログ入力端子１ａは、予めＡＤＣ１１を備えるアナログ装置においては既存のものであるため、新たにモード設定用に端子を付加する必要がない。また、デジタル信号としてモード選択信号を入力する場合には、複数ビットのデジタル信号を入力するため入力端子も複数本付加する必要が生じるが、本実施の形態では既存の１本のアナログ入力端子で足りるので、チップサイズ及びコストの増加を防止し、さらにテストの種類や内容が制約されることを防ぎ、テスト内容の自由度を向上させることができる。
【００３０】
ここで、テストモードの種類は、ＡＤＣ１１により変換されたデジタル信号のビット数と同じ数だけ設けることができる。
【００３１】
上述した実施の形態は一例であって、本発明を限定するものではない。例えば、上記実施の形態では、モード選択信号がアナログ信号としてＡＤＣ１１に入力され、デジタル信号として出力される構成を予め備える装置に本発明を適用した場合に相当し、アナログ信号を入力するためのアナログ入力端子１ａ、Ａ／Ｄ変換に必要な基準電圧を入力する入力端子１ｂ及び１ｃをモード選択用に利用している。
【００３２】
しかし本発明はこれに限定されず、ＡＤＣを予め備えておらずデジタル信号を扱うデジタル装置に適用することもできる。この場合は、図１におけるテスト設定回路１０に相当する構成を付加すればよい。これにより、複数のテストモードを選択するために、複数ビットのデジタル信号を入力する端子を複数本備える必要が無く、１本のアナログ信号入力端子のみを備えて、アナログ信号のレベルでモードを選択することが可能であり、チップサイズの増加を抑制することができる。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施の形態によるテスト設定回路を含む半導体集積回路の構成を示した回路図。
【図２】本発明の実施の形態によるテスト設定方法の手順を示したフローチャート。
【符号の説明】
【００３４】
１ａ  アナログ入力端子
１ｂ  ハイレベル参照電圧入力端子
１ｃ  ローレベル参照電圧入力端子
２  モード設定許可信号入力端子
１０  テスト設定回路
１１  ＡＤＣ
１２  ＡＤ変換結果格納レジスタ
１３  モード選択回路
１４  ＣＰＵ
１５  デジタルロジック回路
２０  内部回路
【図１】
2005265704.tif 000003
【図２】
2005265704.tif 000004