(57)【要約】【課題】  メモリセル部の電荷保持特性を劣化させずに周辺回路部の素子の微細化、集積度の改善が可能となる半導体記憶装置及びその製造方法を提供する。【解決手段】  メモリセル部１１上を覆う第１層目の層間絶縁膜１３１は、可動イオンのゲッター物質を含む膜で構成されている。層間絶縁膜１３１は、例えば薄い酸化膜（ＳｉＯ２）を介してＢＰＳＧ（ボロン・リン・シリケートガラス）膜が形成されている。また、周辺回路部１２上を覆う第１層目の層間絶縁膜１３２は、上記層間絶縁膜１３１よりも平坦性の高い膜で構成されている。層間絶縁膜１３２は、例えば薄い窒化膜（ＳｉＮ）を介してＯ３-ＴＥＯＳ酸化膜が形成されている。Ｏ３-ＴＥＯＳ酸化膜は、テトラエチルオキシシランとオゾンの反応を用いて形成される酸化膜で、段差被覆性に優れている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
それぞれ電荷蓄積領域を有するメモリセルを複数配列したメモリセル部と、
少なくとも前記メモリセル部におけるプログラム／読み出し動作を制御する周辺回路部と、
前記メモリセル部上を覆う、可動イオンのゲッター物質を含んだ第１の層間絶縁膜と、
前記周辺回路部上を覆う、前記第１の層間絶縁膜よりも平坦性の高い第２の層間絶縁膜と、
を含む半導体記憶装置。
【請求項２】
前記第１の層間絶縁膜は、ＢＰＳＧまたはＰＳＧ膜を含む請求項１記載の半導体記憶装置。
【請求項３】
前記第２の層間絶縁膜は、ＴＥＯＳ系の膜を含む請求項１記載の半導体記憶装置。
【請求項４】
前記第１の層間絶縁膜は、薄い酸化膜上に厚いＢＰＳＧ膜が設けられている請求項１記載の半導体記憶装置。
【請求項５】
前記第２の層間絶縁膜は、薄い窒化膜上に厚いＴＥＯＳ系の膜が設けられている請求項１記載の半導体記憶装置。
【請求項６】
それぞれ電荷蓄積領域を有するメモリセルを複数配列したメモリセル部と、
少なくとも前記メモリセル部におけるプログラム／読み出し動作を制御する周辺回路部と、
前記メモリセル部と前記周辺回路部とを隔てる素子分離領域と、
前記素子分離領域上にその境界が存在し前記メモリセル部側、前記周辺回路部側をそれぞれ覆う、異なる種類の層間絶縁膜と、
を含む半導体記憶装置。
【請求項７】
前記異なる種類の層間絶縁膜に関し、前記メモリセル領域側はゲッタリング効果優先の膜、前記周辺回路領域側は平坦性優先の膜で構成されている請求項６記載の半導体記憶装置。
【請求項８】
前記異なる種類の層間絶縁膜に関し、前記メモリセル領域側はゲッタリング効果優先の第１膜、前記周辺回路領域側は平坦性優先の第２膜で構成され、少なくとも前記第１膜と第２膜の間には窒化膜が配されている請求項６記載の半導体記憶装置。
【請求項９】
半導体基板上にそれぞれ電荷蓄積領域を有する複数のメモリセルを形成する工程と、
前記メモリセルを形成する工程と一部共通して少なくとも前記メモリセルに関するプログラム／読み出し動作を制御する周辺回路素子を形成する工程と、
少なくとも前記メモリセル全体上を覆うように可動イオンのゲッター物質を含んだ第１の層間絶縁膜を形成する工程と、
前記メモリセル及びその近傍を覆う以外の前記第１の層間絶縁膜を選択的に除去する工程と、
少なくとも前記周辺回路素子全体上を覆うようにプラズマダメージ抑制用の薄いバッファ膜を形成する工程と、
前記バッファ膜を介し少なくとも前記周辺回路素子全体上を覆うようにプラズマ処理を伴うＴＥＯＳ系の第２の層間絶縁膜を形成する工程と、
少なくとも前記第２の層間絶縁膜を平坦化する工程と、
を含む半導体記憶装置の製造方法。
【請求項１０】
前記第２の層間絶縁膜はＴＥＯＳとオゾンの反応を用いたプラズマＣＶＤ法を利用して形成する請求項９記載の半導体記憶装置の製造方法。
【請求項１１】
前記第２の層間絶縁膜を平坦化する工程は、前記バッファ膜を終点検出に利用する化学的機械的研磨を利用する請求項８記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チップサイズの縮小化が要求される、不揮発性メモリ等、電荷蓄積領域を有する半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ（電気的消去及びプログラム可能ＲＯＭ）等、不揮発性メモリにおいて、長期のデータ保持を要する観点から、電荷保持特性の劣化は致命的である。電荷保持特性は、浮遊ゲート（電荷蓄積領域）を覆う酸化膜の膜質の善し悪しに左右される。また、酸化膜の膜質が良好でも、デバイス内部に存在する可動イオンが浮遊ゲートの蓄積電荷と結合し中和することによっても劣化することが知られている。
【０００３】
電荷保持特性を向上させる一つの方法として、層間絶縁膜にＢＰＳＧ膜またはＰＳＧ膜を用いる構成が挙げられる。これにより、デバイス内部に存在する可動イオンやＨ＋イオンをゲッタリングし、これら可動イオンによる蓄積電荷の中和を回避する。その上に、可動イオンの遮蔽効果を高める保護膜として、屈折率を１．４８以上１．６５以下に調整したシリコン酸化膜を積層する（例えば、特許文献１参照）。
【特許文献１】特開平５−６３２０８号公報（３頁−７頁）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
層間絶縁膜にＢＰＳＧ膜またはＰＳＧ膜を用いる構造は、さらなる微細化を行う際、平坦性が十分に確保できない。特にメモリセル部よりもレイアウトの自由度が大きい周辺回路部の素子の微細化、集積度を改善すれば、さらなるチップサイズの縮小化が可能であると考えられる。しかし、従来では電荷保持特性を維持するために、メモリセル部、周辺回路部に関わらず、その層間絶縁膜にＢＰＳＧ膜またはＰＳＧ膜を用いている。このため、チップサイズのさらなる縮小化が妨げられている。
【０００５】
本発明は上記のような事情を考慮してなされたもので、メモリセル部の電荷保持特性を劣化させずに周辺回路部の素子の微細化、集積度の改善が可能となる半導体記憶装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体記憶装置は、それぞれ電荷蓄積領域を有するメモリセルを複数配列したメモリセル部と、少なくとも前記メモリセル部におけるプログラム／読み出し動作を制御する周辺回路部と、前記メモリセル部上を覆う、可動イオンのゲッター物質を含んだ第１の層間絶縁膜と、前記周辺回路部上を覆う、前記第１の層間絶縁膜よりも平坦性の高い第２の層間絶縁膜と、を含む。
【０００７】
上記本発明に係る半導体記憶装置によれば、メモリセル部上は可動イオンのゲッター物質を含んだ第１の層間絶縁膜で覆われているので、メモリセル部の電荷保持特性を劣化させることはない。また、周辺回路部上は平坦性に優れた第２の層間絶縁膜で覆われているので、さらなる素子の微細化及び高集積に対応できる。
【０００８】
なお、上記本発明に係る半導体記憶装置において、好ましくは次のようないずれかの特徴を有して効果を発揮する。
前記第１の層間絶縁膜は、ＢＰＳＧまたはＰＳＧ膜を含む。
前記第２の層間絶縁膜は、ＴＥＯＳ系の膜を含む。
前記第１の層間絶縁膜は、薄い酸化膜上に厚いＢＰＳＧ膜が設けられている。
前記第２の層間絶縁膜は、薄い窒化膜上に厚いＴＥＯＳ系の膜が設けられている。
【０００９】
本発明に係る半導体記憶装置は、それぞれ電荷蓄積領域を有するメモリセルを複数配列したメモリセル部と、少なくとも前記メモリセル部におけるプログラム／読み出し動作を制御する周辺回路部と、前記メモリセル部と前記周辺回路部とを隔てる素子分離領域と、前記素子分離領域上にその境界が存在し前記メモリセル部側、前記周辺回路部側をそれぞれ覆う、異なる種類の層間絶縁膜と、を含む。
【００１０】
上記本発明に係る半導体記憶装置によれば、同じ層に異なる種類の層間絶縁膜を配する。異なる種類の層間絶縁膜の境界を素子分離領域上に配置し、結合される異なる膜質の応力の影響が素子に及ばないようにする。
なお、前記異なる種類の層間絶縁膜に関し、前記メモリセル領域側はゲッタリング効果優先の膜、前記周辺回路領域側は平坦性優先の膜で構成されている。
また、さらに好ましくは、前記異なる種類の層間絶縁膜に関し、前記メモリセル領域側はゲッタリング効果優先の第１膜、前記周辺回路領域側は平坦性優先の第２膜で構成され、少なくとも前記第１膜と第２膜の間には窒化膜が配されている。
【００１１】
本発明に係る半導体装置の製造方法は、半導体基板上にそれぞれ電荷蓄積領域を有する複数のメモリセルを形成する工程と、前記メモリセルを形成する工程と一部共通して少なくとも前記メモリセルに関するプログラム／読み出し動作を制御する周辺回路素子を形成する工程と、少なくとも前記メモリセル全体上を覆うように可動イオンのゲッター物質を含んだ第１の層間絶縁膜を形成する工程と、前記メモリセル及びその近傍を覆う以外の前記第１の層間絶縁膜を選択的に除去する工程と、少なくとも前記周辺回路素子全体上を覆うようにプラズマダメージ抑制用の薄いバッファ膜を形成する工程と、前記バッファ膜を介し少なくとも前記周辺回路素子全体上を覆うようにプラズマ処理を伴うＴＥＯＳ系の第２の層間絶縁膜を形成する工程と、少なくとも前記第２の層間絶縁膜を平坦化する工程と、を含む。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、メモリセル部上は可動イオンのゲッター物質を含んだ第１の層間絶縁膜で覆うようにする。これにより、メモリセル部の電荷保持特性の維持を図る。また、周辺回路部上は平坦性の高いＴＥＯＳ（テトラエチルオルソシリケート）系の第２の層間絶縁膜で覆うようにする。これにより、さらなる素子の微細化及び高集積に対応できる。なお、ＴＥＯＳ系の第２の層間絶縁膜形成の際、プラズマ処理を伴うため、薄いバッファ膜を形成する。
【００１３】
上記本発明に係る半導体装置の製造方法において、好ましくは次のようないずれかの特徴を有して有用な構成を達成する。
前記第２の層間絶縁膜はＴＥＯＳとオゾンの反応を用いたプラズマＣＶＤ法を利用して形成する。
前記第２の層間絶縁膜を平坦化する工程は、前記バッファ膜を終点検出に利用する化学的機械的研磨を利用する。
【発明を実施するための形態】
【００１４】
図１は、本発明の第１実施形態に係る半導体記憶装置の要部を示す平面図である。メモリセル部１１は、電荷蓄積領域となる浮遊ゲートを有する不揮発性メモリセルをマトリクス状に複数配列して構成されている。また、周辺回路部１２は、アドレス制御回路やデコーダ、入出力制御回路等、少なくともメモリセル部１１におけるプログラム／読み出し動作を制御するよう複数の素子で集積回路が構成されている。
【００１５】
メモリセル部１１上を覆う第１層目の層間絶縁膜１３１は、可動イオンのゲッター物質を含む膜で構成されている。層間絶縁膜１３１は、例えば薄い酸化膜（ＳｉＯ２）を介してＢＰＳＧ（ボロン・リン・シリケートガラス）膜が形成されている。また、周辺回路部１２上を覆う第１層目の層間絶縁膜１３２は、上記層間絶縁膜１３１よりも平坦性の高い膜で構成されている。層間絶縁膜１３２は、例えば薄い窒化膜（ＳｉＮ）を介してＯ３-ＴＥＯＳ酸化膜が形成されている。Ｏ３-ＴＥＯＳ酸化膜は、テトラエチルオキシシランとオゾンの反応を用いて形成される酸化膜で、段差被覆性に優れている。
【００１６】
上記実施形態の構成によれば、メモリセル部１１上は、ＢＰＳＧ膜等、可動イオンのゲッター物質を含んだ層間絶縁膜１３１で覆われている。よって、メモリセル部１１の電荷保持特性が損なわれることはない。一方、周辺回路部１２上は、Ｏ３-ＴＥＯＳ膜等、より平坦性に優れた層間絶縁膜１３２で覆われている。これにより、メモリセル部１１に比べて集積化の余地がある周辺回路部１２のさらなる素子の微細化及び高集積に対応できる。
【００１７】
従来はメモリセル部１１、周辺回路部１２に関わらず、第１層目の層間絶縁膜にはＢＰＳＧ膜またはＰＳＧ膜が用いられ、電荷保持特性を維持していた。上記実施形態の構成により、メモリセル部１１以外の第１層目の層間絶縁膜をＳｉＮ／Ｏ３-ＴＥＯＳ膜構造とする。この結果、周辺回路部１２の占有面積縮小化が可能になる。例えば従来、破線のようなチップサイズであったのに対して、本発明によって実線のごとくチップサイズの縮小化が期待される。
【００１８】
図２〜図６は、本発明の第２実施形態に係る半導体記憶装置の製造方法の要部を工程順に示す断面図である。
図２に示すように、メモリセル部では半導体基板２０上に、素子分離領域２１及び図示しないウェル領域を形成する。その後、厚さ１０ｎｍ程度の薄い酸化膜（トンネル酸化膜）２３を熱酸化法により形成する。次いで浮遊ゲートとなる第１層目のポリシリコン層２４を堆積し、図示しない所定方面のパターニングを後述するエッチング法で済ませる。ゲート層間膜として酸化膜／窒化膜／酸化膜の積層でなるＯＮＯ膜２５を形成する。次に、制御ゲートとなる第２層目のポリシリコン層２６を形成する。その上にゲート電極形成用としてフォトレジストをパターン化し、レジストパターン２７を形成する。
【００１９】
次に、例えばＲＩＥ（反応性イオンエッチング）装置でＣｌ２、ＨＢｒ等を含む反応ガスを用いポリシリコン層２６をエッチングする（第１エッチング工程）。続いて、ＣＦ４等を含む反応ガスを利用してＯＮＯ膜２５をエッチングする（第２エッチング工程）。さらに、Ｃｌ２、ＨＢｒ等を含む反応ガスを利用してポリシリコン層２４をエッチングする（第３エッチング工程）。これにより、不要な各層（破線部分）が除去される。この際、薄い酸化膜（トンネル酸化膜）２３を僅かに残すようエッチング調整して終了する。これにより、ポリシリコン２層（浮遊ゲート／制御ゲート）の積層ゲート電極ＭＧを形成する。
【００２０】
一方、周辺回路部では、上記薄い酸化膜（トンネル酸化膜）２３を形成する前の段階で、半導体基板２０上に適当な厚さの酸化膜２２を熱酸化法により形成する。すなわち、図示しない窒化膜等のマスク部材を段階ごとに選択的に利用する。上記薄い酸化膜２３が形成されるとき、それより厚い酸化膜２２等を有する周辺回路部ではそれぞれ所定のＭＯＳトランジスタのゲート酸化膜としての厚みが得られるようにする。上記第１層目のポリシリコン層２４の形成、及びＯＮＯ膜２５の形成がなされる。次に、図示しないレジストマスクでメモリセル部側を覆い、周辺回路部側におけるＯＮＯ膜２５を選択的に除去する。その後、第２層目のポリシリコン層２６の形成、レジストパターン２７の形成に至る。
【００２１】
次に、上記第１エッチング工程及び第３エッチング工程によって、ポリシリコン層２６及び２４の不要部分（破線部分）が除去される。これにより、周辺回路部側における各種ＭＯＳトランジスタの所定のゲート電極ＬＧを形成する。
【００２２】
次に、図３に示すように、後酸化工程（熱酸化）によって図示しないプレ酸化膜を形成する。その後、ソース・ドレインに関係する必要なイオン注入が実施され、所定の拡散層を形成する。また、酸化膜の堆積及び異方性エッチング等を経てスペーサ（サイドウォール）３１を形成した上で最終的なソース・ドレインの拡散層３２が形成される。その後、シリサイド化工程を経てシリサイド層３３を形成する（サリサイドプロセス）。
【００２３】
次に、図４に示すように、ＣＶＤ（化学気相成長）法等により酸化膜（ＳｉＯ２膜）４１を５０ｎｍ程度の厚さで形成する。その後、常圧の熱ＣＶＤ工程によってＢＰＳＧ膜４２を成膜する。ＢＰＳＧ膜４２は、Ｂ（ボロン）とＰ（リン）酸化物が添加されたシリコン酸化膜（ＳｉＯ２膜）で、６００〜７００℃の低温リフローにて下地段差を緩和する。これにより、少なくともメモリセル部全体をＢＰＳＧ膜４２で覆う。次に、レジストパターン４３を形成して弗素系のエッチングガスを利用して周辺回路部上のＢＰＳＧ膜４２を選択的に除去する。これにより、ＢＰＳＧ膜４２はメモリセル部及びその近傍を覆い、それ以外は存在しない。ＢＰＳＧ膜４２の有無の境界はメモリセル部と周辺回路部を分ける素子分離領域２１上にある。
【００２４】
次に、図５に示すように、レジストパターン４３の除去後、ＣＶＤ法等を利用して、ＢＰＳＧ膜４２上及び周辺回路部上を覆うように厚さ５０ｎｍ程度の窒化膜５１を形成する。その後、高密度プラズマＣＶＤによるＴＥＯＳ酸化膜の段差被覆を経て、プラズマＣＶＤ法を利用して、Ｏ３-ＴＥＯＳ酸化膜５２を形成する。すなわち、低温（４００℃以下）でＴＥＯＳ（テトラエチルオキシシラン）とオゾンを反応させることにより、平滑な段差被覆性を得るシリコン酸化膜を形成する。上記高密度プラズマＣＶＤを用いたＴＥＯＳ酸化膜の形成時においても、Ｏ３-ＴＥＯＳ酸化膜を用いることも考えられる。下地となっている窒化膜５１はプラズマによるチャージ等、プラズマダメージを抑制する機能を有する。
【００２５】
次に、図６に示すように、ＣＭＰ（化学的機械的研磨）工程によってＯ３-ＴＥＯＳ酸化膜５２を一定量除去する。このとき、メモリセル部側に配されているＢＰＳＧ膜４２上の窒化膜５１を研磨ストッパとして利用してもよい。また、窒化膜５１が検出された時点で、さらにＣＭＰで一定量研磨し、ＢＰＳＧ膜４２上の窒化膜５１を除去する。
その後、図示しないが、ＢＰＳＧ膜４２やＯ３-ＴＥＯＳ酸化膜５２上に、第１層目の金属配線のためのコンタクトホール等を形成し、配線層を形成する。また、ＢＰＳＧ膜４２及びＯ３-ＴＥＯＳ酸化膜５２を用いた第１層目の層間絶縁膜に対し、第２層目以降の層間絶縁膜は別段限定されない。メモリセル部側及び周辺回路側共に同じ工程でＴＥＯＳ酸化膜等の層間絶縁膜が形成されればよい。
【００２６】
上記実施形態の方法及び構成によれば、メモリセル部上を覆う第１層目の層間絶縁膜は、可動イオンのゲッタリング効果に優れたＢＰＳＧ膜４２で形成する。ＢＰＳＧ膜４２の下地には薄い酸化膜（ＳｉＯ２膜）４１を形成する。また、周辺回路部上を覆う第１層目の層間絶縁膜は、ＢＰＳＧ膜よりも平坦性に優れたＯ３-ＴＥＯＳ酸化膜５２で形成する。Ｏ３-ＴＥＯＳ酸化膜５２の下地には薄い窒化膜（ＳｉＮ膜）５１を形成する。これにより、周辺回路部においてさらなる素子の微細化及び高集積に対応でき、チップサイズの縮小化に寄与する。
また、ＢＰＳＧ膜４２とＯ３-ＴＥＯＳ酸化膜５２の境界はメモリセル部と周辺回路部を分ける素子分離領域２１上に形成する。これにより、結合される異なる膜質の応力の影響が素子に及ばないようにする。
【００２７】
なお、メモリセル部上を覆う第１層目の層間絶縁膜としてＢＰＳＧ膜４２を形成したが、ＰＳＧ膜に代替可能である。ＰＳＧ膜はＰ（リン）の酸化物を添加したＳｉＯ２膜であり、可動イオンのゲッタリング効果を有する。ただし、リフロー温度はＢＰＳＧ膜より高めになる。
【００２８】
以上説明したように本発明によれば、第１層目の層間絶縁膜として、メモリセル領域上は電荷保持特性を維持するゲッタリング効果優先の膜（ＢＰＳＧ膜）で覆い、メモリセル領域以外の周辺回路領域側は微細化に有用な平坦性優先の膜（ＳｉＮ／Ｏ３-ＴＥＯＳ膜構造）で覆う。この結果、メモリセル部の電荷保持特性を劣化させずに周辺回路部の素子の微細化、集積度の改善が可能となり、チップサイズの縮小化に寄与する半導体記憶装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００２９】
【図１】第１実施形態に係る半導体記憶装置の要部を示す平面図。
【図２】第２実施形態の半導体記憶装置で製造方法要部を順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】図４に続く第４断面図。
【図６】図５に続く第５断面図。
【符号の説明】
【００３０】
１１…メモリセル部、１２…周辺回路部、１３１，１３２…層間絶縁膜、２０…半導体基板、２１…素子分離領域、２２…酸化膜（ゲート酸化膜）、２３…酸化膜（トンネル酸化膜）、２４，２６…ポリシリコン層、２５…ＯＮＯ膜、２７，４３…レジストパターン、３１…スペーサ、３２…拡散層、３３…シリサイド層、４１…酸化膜、４２…ＢＰＳＧ膜、５１…窒化膜、５２…Ｏ３-ＴＥＯＳ酸化膜、ＭＧ…積層ゲート電極、ＬＧ…ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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