(57)【要約】【課題】  寄生ダイオードの電力損失を抑制する半導体装置を提供する。【解決手段】  ＳＯＩ基板１と、ゲート電極１３と、ｎ＋型ソース領域７と、ｎ＋型ドレイン領域１０とから構成され、ＳＯＩ基板１上面にはｎ＋型ドレイン領域１０を中心として外側にｐ型ボディー領域５及びゲート電極１３が形成されたレーストラック形状の上面パターンが形成され、ｎ＋型ソース領域７は、レーストラック形状の直線部の一部に沿って形成され、直線部の他部及び円弧部に沿って形成されない。【選択図】        図１ 
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【特許請求の範囲】
【請求項１】
半導体基板にゲート電極、ソース領域及びドレイン領域から構成されるトランジスタが形成された半導体装置であって、
前記ゲート電極は、前記半導体基板上面において前記ソース領域及び前記ドレイン領域の一方である第１領域を取り囲むように形成された円弧部及び直線部を有し、
前記ソース領域及び前記ドレイン領域の他方である第２領域は、前記直線部の一部に沿って形成され、前記直線部の一部以外の他部に沿って形成されない
ことを特徴とする半導体装置。
【請求項２】
前記直線部の他部及び前記円弧部の長さは、前記第１領域と前記第２領域との間の距離の４倍以上である
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記直線部の他部の長さは、前記第１領域と前記第２領域との間の距離の４倍以上である
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１領域は、ドレイン領域である
ことを特徴とする請求項１〜３のいずれか1項に記載の半導体装置。
【請求項５】
前記半導体基板上面には、前記第１領域を中心として外側に前記ゲート電極が形成されたレーストラック形状の上面パターンが形成される
ことを特徴とする請求項１〜４のいずれか1項に記載の半導体装置。
【請求項６】
前記半導体基板上面には、櫛形状の前記第１領域及び前記ゲート電極の指状部が互い組み合わさるように対向して形成された形状の上面パターンが形成され、
前記指状部の先端部及び前記指状部間の谷部は、曲率を有する
ことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板にゲート電極、ＬＯＣＯＳ酸化膜、ゲート酸化膜、ソース領域及びドレイン領域から構成されるトランジスタが形成された半導体装置であって、
前記ゲート電極と、前記ソース領域及び前記ドレイン領域の一方である第１領域とは、前記半導体基板上面において、前記ソース領域及び前記ドレイン領域の他方である第２領域を取り囲むように形成された円弧部及び直線部を有し、
前記直線部の一部のゲート電極は、前記ＬＯＣＯＳ酸化膜及び前記ゲート酸化膜上に形成され、
前記直線部の他部のゲート電極は、前記ＬＯＣＯＳ酸化膜上に形成される
ことを特徴とする半導体装置。
【請求項８】
前記円弧部のゲート電極は、前記ＬＯＣＯＳ酸化膜上に形成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記直線部の他部及び前記円弧部の長さは、前記第１領域と前記第２領域との間の距離の４倍以上である
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記円弧部のゲート電極は、前記ＬＯＣＯＳ酸化膜及び前記ゲート酸化膜上に形成される
ことを特徴とする請求項７に記載の半導体装置。
【請求項１１】
前記直線部の他部の長さは、前記第１領域と前記第２領域との間の距離の４倍以上である
ことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記第２領域は、ドレイン領域である
ことを特徴とする請求項７〜１１のいずれか1項に記載の半導体装置。
【請求項１３】
前記半導体基板上面には、前記第２領域を中心として外側に前記ゲート電極が形成されたレーストラック形状の上面パターンが形成される
ことを特徴とする請求項7〜１２のいずれか1項に記載の半導体装置。
【請求項１４】
前記半導体基板上面には、櫛形状の前記第２領域及び前記ゲート電極の指状部が互い組み合わさるように対向して形成された形状の上面パターンが形成され、
前記指状部の先端部及び前記指状部間の谷部は、曲率を有する
ことを特徴とする請求項7〜１２のいずれか１項に記載の半導体装置。
【請求項１５】
半導体基板にゲート電極、ソース領域及びドレイン領域から構成されるトランジスタが形成された半導体装置であって、
前記ソース領域及び前記ドレイン領域の一方である第１領域は、前記半導体基板上面において前記ソース領域及び前記ドレイン領域の他方である第２領域を取り囲むように形成された円弧部及び直線部を有し、
前記ゲート電極は、前記直線部の一部に沿って形成され、前記直線部の他部に沿って形成されない
ことを特徴とする半導体装置。
【請求項１６】
前記ゲート電極は、前記円弧部に沿って形成されず、かつ前記円弧部の第１領域と第２領域の間が前記ＬＯＣＯＳ酸化膜で形成され、
前記円弧部の第１領域と第２領域との間の距離は、前記直線部の一部の第１領域と第２領域との間の距離よりも短い
ことを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記直線部の他部及び前記円弧部の長さは、前記第１領域と前記第２領域との間の距離の４倍以上である
ことを特徴とする請求項１５又は１６に記載の半導体装置。
【請求項１８】
前記直線部の他部の長さは、前記第１領域と前記第２領域との間の距離の４倍以上である
ことを特徴とする請求項請求項１５又は１６に記載の半導体装置。
【請求項１９】
前記第２領域は、ドレイン領域である
ことを特徴とする請求項１５〜１８のいずれか1項に記載の半導体装置。
【請求項２０】
前記半導体基板上面には、前記第２領域を中心として外側に前記第１領域が形成されたレーストラック形状の上面パターンが形成される
ことを特徴とする請求項１５〜１９のいずれか1項に記載の半導体装置。
【請求項２１】
前記半導体基板上面には、櫛形状の前記第１領域及び前記第２領域の指状部が互い組み合わさるように対向して形成された形状の上面パターンが形成され、
前記指状部の先端部及び前記指状部間の谷部は、曲率を有する
ことを特徴とする請求項１５〜１９のいずれか１項に記載の半導体装置。
【請求項２２】
前記トランジスタは、さらに、前記ドレイン領域を取り囲むドレインオフセット領域を有する
ことを特徴とする請求項１〜２１のいずれか１項に記載の半導体装置。
【請求項２３】
前記半導体基板は、素子分離領域を有するＳＯＩ基板であり、
前記素子分離領域は、前記半導体基板上面において、前記トランジスタを完全に取り囲む
ことを特徴とする請求項１〜２２のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に寄生ダイオード動作時の電力損失を低減する高耐圧ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）に関するものである。
【背景技術】
【０００２】
半導体装置の素子間分離としては、以前からＰＮ接合を利用した接合分離技術が多く使用されてきた。しかし、近年では、埋め込み絶縁膜を有するＳＯＩ（silicon on insulator）基板に、ＳＯＩ基板表面から埋め込み絶縁膜まで届くトレンチを形成し、トレンチ内部に絶縁膜を形成する誘電体分離が用いられるようになってきている。特に一般的に分離を深く形成する必要のある高耐圧パワー分野の半導体装置においては、ＰＮ接合分離を用いると分離領域の面積が大きくなる欠点があったが、ＳＯＩ−トレンチ分離を用いることで分離領域の面積縮小が可能となり、チップの小型化を図ることができるという利点がある。また、素子間のクロストークが無くなり、出力部である複数の高耐圧パワー素子と、その駆動回路部である複数の低耐圧素子とを、同一チップ内に形成することが容易になるという利点もある。以上のような利点から、特に多出力機能が要されるプラズマディスプレイ駆動用等の高耐圧パワーＩＣにおいては、ＳＯＩ−トレンチ分離を用いた製品の開発が活発である。
【０００３】
図８は、プラズマディスプレイ駆動用のスキャンドライバーＩＣの出力回路の一例を示す回路図である。
出力回路は、高耐圧パワー素子であるＨＰ１及びＨＮ１と、ＨＰ１及びＨＮ１に形成された寄生ダイオードＤ１及びＤ２と、電源端子ＶＤＤＨと、グランド端子ＶＧＮＤと、低電圧入力端子Ｖｉｎと、出力端子ＶＯＵＴと、レベルシフタとから構成され、出力端子ＶＯＵＴを通じてプラズマディスプレイパネルの放電セルに対して電圧を与える。ここで、ＨＰ１は高耐圧ＰチャネルＭＯＳＦＥＴであり、ＨＮ１は高耐圧ＮチャネルＭＯＳＦＥＴである。
【０００４】
次に、このスキャンドライバーＩＣで使用される高耐圧パワー素子について説明する。
図９は、高耐圧パワー素子である従来の高耐圧ＮチャネルＭＯＳＦＥＴの構造の一例を示す図であり、全て図８におけるＨＮ１に相当する。図９（ａ）は高耐圧ＮチャネルＭＯＳＦＥＴの上面図であり、図９（ｂ）は高耐圧ＮチャネルＭＯＳＦＥＴの断面図（図９（ａ）のＹ−Ｏにおける断面図）である。
【０００５】
高耐圧ＮチャネルＭＯＳＦＥＴは、ＳＯＩ基板１０１と、ＳＯＩ基板１０１上に形成されたゲート酸化膜１１１及び厚膜のＬＯＣＯＳ（local oxidation of silicon）酸化膜１１２と、ＬＯＣＯＳ酸化膜１１２及びゲート酸化膜１１１に渡ってＬＯＣＯＳ酸化膜１１２の一部及びゲート酸化膜１１１上に形成されたゲート電極１１３とから構成される。
【０００６】
ＳＯＩ基板１０１は、シリコン基板１０２、埋め込み酸化膜１０３及びｐ型活性層１０４からなる。ｐ型活性層１０４内には、ＳＯＩ基板１０１表面に露出するようにｐ型ボディー領域１０５及びｎ型ドレインオフセット領域１０６が形成される。ｐ型ボディー領域１０５内には、ｎ＋型ソース領域１０７及びｐ＋型ボディーコンタクト領域１０８が形成され、ｎ型ドレインオフセット領域１０６内には、ｎ型ドレインバッファ領域１０９及びｎ＋型ドレイン領域１１０が形成される。この構造において、ｐ型ボディー領域１０５とｎ型ドレインオフセット領域１０６との間には寄生ダイオードが形成される。この寄生ダイオードが特に今回の発明に関する部分である。
【０００７】
ゲート酸化膜１１１は、ＳＯＩ基板１０１表面のうち、チャネルとなる領域の上方に形成される。一方、ＬＯＣＯＳ酸化膜１１２は、ＳＯＩ基板１０１表面のうち、ｎ＋型ソース領域１０７、ｐ＋型ボディーコンタクト領域１０８及びｎ＋型ドレイン領域１１０が形成されない領域の上方であり、かつゲート酸化膜１１１が形成されない部分に形成される。
【０００８】
ＳＯＩ基板１０１上面には、図９（ａ）に示されるように、ｎ＋型ドレイン領域１１０を中心として外側にｎ＋型ソース領域１０７、ｐ＋型ボディーコンタクト領域１０８及びゲート電極１１３が形成されたレーストラック形状の上面パターンが形成される。つまり、ｎ＋型ソース領域１０７、ｐ＋型ボディーコンタクト領域１０８及びゲート電極１１３によって形成される直線部及びその直線部両端の円弧部が、中心のｎ＋型ドレイン領域１１０を完全に取り囲む形状の上面パターンが形成される。これは、プラズマディスプレイパネルの放電セルに対して充放電を行う場合には電流能力が必要とされるため、ソースとドレインとの対向長を長くすることによって、限られた素子面積の中でもチャネル幅が大きくなるようにデバイス設計を行うことが一般的であるからである。
【０００９】
なお、別の上面パターンを示す先行技術として、特許文献１に記載の技術がある。これは、デバイス動作時において円弧部で発生する電流集中を防止し、オン時の耐圧を向上させることを目的とするものであり、図１０の上面図に示されるように、図９（ａ）の上面パターンから素子両端に存在する円弧部のｎ＋型ソース領域１０７を削除することで、上記目的を達成している。
【００１０】
次に、スキャンドライバーＩＣの動作の一例について簡単に説明する。
プラズマディスプレイの駆動には、大きく分類して３つのステップが存在する。すなわち、全放電セルの電荷情報を均一にするための初期化期間、放電セルにデータを書き込むためのアドレス期間、及び放電を維持するための放電維持期間の３つのステップである。これらのステップを順次繰り返すことで、画像が表示される。駆動に際しては、スキャンドライバーＩＣの他に、データドライバーＩＣやサステインドライバーＩＣも同時に使用される。３つのステップのうちの放電維持期間時に、図８に示した出力回路においては、ＨＮ１を通じてグランド端子ＶＧＮＤから出力端子ＶＯＵＴの向きに電流が引き抜かれる。このとき、ＨＮ１はオン状態であり、かつ、出力端子ＶＯＵＴはＬＯＷである。つまり、ＨＮ１はオン状態にあり、かつ、ソースに対してドレインの電位が低く保たれた状態となっている。この状態を、図９（ｂ）の断面図を参照しながら説明する。
【００１１】
放電維持期間時にＨＮ１を流れる電流は基本的に寄生ダイオードの順方向電流として流れる。この寄生ダイオードとは、図９（ｂ）のｐ型ボディー領域１０５とｎ型ドレインオフセット領域１０６との間に形成される寄生ダイオードのことである。しかし、ＨＮ１がオン状態であることから、同時にチャネルを通る電流が存在する。よって、オン状態に伴うチャネル電流成分と、寄生ダイオード電流成分とによって構成された電流がトータル電流として流れることになる。一般的にダイオードは、アノード−カソード間に加わる順バイアスがビルトイン電圧を超えるとダイオード動作を開始して、ダイオード電流が順方向に流れる。したがって、ＨＮ１のソース−ドレイン間にバイアスが加わっても、寄生ダイオード両端に加わる電圧がビルトイン電圧に満たない場合にはチャネル電流のみが流れる。ＨＮ１がオン状態でチャネルが形成されていれば、寄生ダイオードが順方向動作を開始しない比較的低いバイアス状態においても、チャネルを通じた電流が流れるからである。そして、寄生ダイオード両端に加わる電圧がビルトイン電圧を超えた場合には、チャネル電流成分に寄生ダイオード電流が加わった電流が流れることになる。
【特許文献１】特許第３４７３４６０号公報（第７項、第３図）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の高耐圧ＭＯＳＦＥＴをスキャンドライバーＩＣの高耐圧パワー素子に使用して、放電維持期間時に寄生ダイオードを動作させると、ビルトイン電圧を超えてもダイオード動作せず、ダイオード動作を開始する電圧が大きく上昇するという問題が生じる。この点について、図１１、図１２及び図１３を用いて説明する。
【００１３】
図１１は、図９（ａ）及び（ｂ）に示した従来の高耐圧ＭＯＳＦＥＴをスキャンドライバーＩＣの高耐圧パワー素子として使用した際の、放電維持期間時におけるバイアス状態の一例を示す図である。
【００１４】
図１１から、放電維持期間時にはＨＮ１がオン状態にあり、かつ、ソースに対するドレインの電位が低く保たれているため、出力回路にはＨＮ１がオン状態であることに伴うチャネル電流成分（ＩＡ）と、寄生ダイオードＤ１の電流成分（ＩＢ）とによって構成された電流が存在することがわかる。このチャネル電流成分（ＩＡ）及び寄生ダイオードＤ１の電流成分（ＩＢ）について、図１２を用いてさらに説明を加える。
【００１５】
図１２は、図１１に示したバイアス状態におけるＨＮ１のソース−ドレイン間電位差とソース−ドレイン間電流の関係を示す図である。図１２において、実線はＨＮ１がオン状態にある場合におけるものであり、破線はＨＮ１がオフ状態にある場合におけるものである。
【００１６】
図１２から、ＨＮ１がオフ状態にある場合には、チャネル電流成分（ＩＡ）は存在せず、寄生ダイオードＤ１の電流成分（ＩＢ）のみの寄与であることから、通常のダイオードと同一の特性を示していることがわかる。つまり、ビルトイン電圧相当分の約０．７Ｖ付近から電流の急激な上昇が見られるのがわかる。一方、ＨＮ１がオン状態にある場合には、通常のダイオードと大きく特性が異なっているのがわかる。つまり、ビルトイン電圧相当分の約０．７Ｖの電圧を超えてもチャネル電流成分（ＩＡ）が単調に増加し続け、順方向ダイオード電圧（ＶＦ）に達すると、図中の点線に示されるように、寄生ダイオードＤ１がようやく動作を開始してダイオード電流成分（ＩＢ）が流れることがわかる。この動作原理について、図１３を用いてさらに説明を加える。
【００１７】
図１３（ａ）は従来の高耐圧ＭＯＳＦＥＴの上面図であり、図１３（ｂ）及び（ｃ）は高耐圧ＭＯＳＦＥＴの断面図（図１３（ａ）のＹ−Ｏにおける断面図）である。図１３（ｂ）において、破線は放電維持期間時の寄生ダイオードＤ１の順方向動作開始後における電流分布を示している。また、図１３（ｃ）において、破線は放電維持期間時の寄生ダイオードＤ１の順方向動作開始前における電流分布を示し、実線はそのときの電位分布を示している。
【００１８】
図１３（ｃ）から、順方向ダイオード電圧（ＶＦ）より低いソース−ドレイン間電位差において、すでにチャネル電流成分（ＩＡ）が存在しており、寄生ダイオードＤ１の順方向動作開始前にチャネル電流に起因した電位分布が素子内に生じているのがわかる。そして、そのチャネル電流は、電流に垂直な電位分布をソース−ドレイン間に形成しているのがわかる。このとき、寄生ダイオードＤ１を形成するＰＮ接合面を大きく二分、つまりゲート電極１１３下付近の垂直面と、ドレイン側まで延びる底面とに分けた場合、垂直面付近のチャネル電流による電位分布は、ほぼソース電位に近い値に保持されており、ＰＮ接合に電位差が生じない。また、底面のＰＮ接合面については、接合面に対して電位分布が垂直に生じており、やはりＰＮ接合に電位差が生じない。これが、ソース−ドレイン間にビルトイン電圧相当分の電位差を印加しても、寄生ダイオードＤ１が順方向動作を開始しない直接の要因である。しかし、さらに大きな電位差がソース−ドレイン間に印加されると、寄生ダイオードＤ１のＰＮ接合にも順方向動作しうる電位差が生じるようになり、この瞬間に寄生ダイオードＤ１の電流成分（ＩＢ）が急激に流れ始める。この寄生ダイオードＤ１の電流成分（ＩＢ）が流れ始める電圧が、図１２に示した順方向ダイオード電圧（ＶＦ）である。
【００１９】
ここで、図１０に示した別の従来例の構造を取り上げてみる。図１０の構造は、素子両端の円弧部領域のソースを削除しているため、円弧部においては基本的にチャネル電流が存在しない。そのため、円弧部においてはビルトイン電圧を超えると、寄生ダイオードが動作を開始するはずである。しかし、実際には、円弧部の占める面積は直線部の面積に比べると非常に小さい上に、直線部からのチャネル電流の回り込みが存在することから、ダイオード動作を開始する電圧は大きく上昇する。
【００２０】
以上のようなメカニズムによって、従来の高耐圧ＭＯＳＦＥＴでは、放電維持期間時に寄生ダイオードを動作させると、ダイオード動作を開始する電圧が大きく上昇する。よって、このダイオードを通って電流を流させるのに余分な電圧が必要となり、寄生ダイオードの電力損失が増加するという問題が生じる。
【００２１】
一方で、この問題を回避する方法として、高耐圧ＭＯＳＦＥＴと並列に外部ダイオードを形成する方法が考えられる。しかし、別にダイオードを形成すると、そのダイオードを個別に分離するための分離領域が余分に必要となる等の理由から、寄生ダイオードを利用する場合に比べて、素子面積が大きくなる。
【００２２】
そこで、本発明は、かかる問題点に鑑み、寄生ダイオードの電力損失を抑制する半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２３】
上記目的を達成するために、本発明の半導体装置は、半導体基板にゲート電極、ソース領域及びドレイン領域から構成されるトランジスタが形成された半導体装置であって、前記ゲート電極は、前記半導体基板上面において前記ソース領域及び前記ドレイン領域の一方である第１領域を取り囲むように形成された円弧部及び直線部を有し、前記ソース領域及び前記ドレイン領域の他方である第２領域は、前記直線部の一部に沿って形成され、前記直線部の他部に沿って形成されないことを特徴とする。ここで、本発明は、半導体基板にゲート電極、ＬＯＣＯＳ酸化膜、ゲート酸化膜、ソース領域及びドレイン領域から構成されるトランジスタが形成された半導体装置であって、前記ゲート電極と、前記ソース領域及び前記ドレイン領域の一方である第１領域とは、前記半導体基板上面において、前記ソース領域及び前記ドレイン領域の他方である第２領域を取り囲むように形成された円弧部及び直線部を有し、前記直線部の一部のゲート電極は、前記ＬＯＣＯＳ酸化膜上に形成され、前記直線部の他部のゲート電極は、前記ＬＯＣＯＳ酸化膜及び前記ゲート酸化膜上に形成されることを特徴とする半導体装置とすることもできるし、半導体基板にゲート電極、ソース領域及びドレイン領域から構成されるトランジスタが形成された半導体装置であって、前記ソース領域及び前記ドレイン領域の一方である第１領域は、前記半導体基板上面において前記ソース領域及び前記ドレイン領域の他方である第２領域を取り囲むように形成された円弧部及び直線部を有し、前記ゲート電極は、前記直線部の一部に沿って形成され、前記直線部の他部に沿って形成されないことを特徴とする半導体装置とすることもできる。また、前記第１領域は、ドレイン領域であってもよい。また、前記半導体基板上面には、前記第１領域を中心として外側に前記ゲート電極が形成されたレーストラック形状の上面パターンが形成されてもよいし、前記半導体基板上面には、櫛形状の前記第１領域及び前記ゲート電極の指状部が互い組み合わさるように対向して形成された形状の上面パターンが形成され、前記指状部の先端部及び前記指状部間の谷部は、曲率を有してもよい。また、前記トランジスタは、さらに、前記ドレイン領域を取り囲むドレインオフセット領域を有してもよいし、前記半導体基板は、素子分離領域を有するＳＯＩ基板であり、前記素子分離領域は、前記半導体基板上面において、前記トランジスタを完全に取り囲んでもよい。
【００２４】
これによって、ダイオードとして機能する部分を広範囲にわたって形成することができ、またトランジスタとして機能する部分からの電流回り込みを抑制することができる。よって、オン状態で寄生ダイオードを動作させる場合においても、チャネル電流による電位分布が寄生ダイオードに形成されることがないので、寄生ダイオードのダイオード特性を通常のダイオードと同等にする半導体装置を実現することができる。つまり、寄生ダイオードの電力損失を抑制する半導体装置を実現することができる。
【００２５】
また、前記直線部の他部及び前記円弧部の長さは、前記第１領域と前記第２領域との間の距離の４倍以上であってもよい。
これによって、寄生ダイオードの順方向ダイオード電圧を通常のダイオードと同等、つまり、ビルトイン電圧相当分の電圧とほぼ同一にすることができるので、寄生ダイオードの電力損失をさらに抑制する半導体装置を実現することができる。
【００２６】
また、前記円弧部のゲート電極は、前記ＬＯＣＯＳ酸化膜上に形成されてもよい。
これによって、寄生ダイオードの電力損失を抑制する半導体装置を実現することができる。
【００２７】
また、前記ゲート電極は、前記円弧部に沿って形成されず、かつ前記円弧部の第１領域と第２領域の間が前記ＬＯＣＯＳ酸化膜で形成され、前記円弧部の第１領域と第２領域との間の距離は、前記直線部の他部の第１領域と第２領域との間の距離よりも短くてもよい。
【００２８】
これによって、寄生ダイオードの電流能力を向上させ、また、素子面積を縮小する半導体装置を実現することができる。
【発明の効果】
【００２９】
本発明に係る半導体装置によれば、出力素子としての電流能力の犠牲を小さくしつつ、寄生ダイオードの電力損失を抑制することができる。また、寄生ダイオードの電流能力を向上させ、また、素子面積を縮小することができる。
【００３０】
よって、本発明により、寄生ダイオードの電力損失を抑制する半導体装置を提供することが可能となり、実用的価値は極めて高い。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態における半導体装置について、図面を参照しながら説明する。
（第１の実施形態）
図１（ａ）は、第１の実施の形態における高耐圧ＭＯＳＦＥＴの上面図であり、図１（ｂ）は高耐圧ＭＯＳＦＥＴの断面図（図１（ａ）のＹ−Ｏにおける断面図）であり、図１（ｃ）は高耐圧ＭＯＳＦＥＴの断面図（図１（ａ）のＹ１−Ｘ１における断面図）である。
【００３２】
高耐圧ＭＯＳＦＥＴは、ＳＯＩ基板１と、ＳＯＩ基板１上に形成されたゲート酸化膜１１及び厚膜のＬＯＣＯＳ酸化膜１２と、ＬＯＣＯＳ酸化膜１２及びゲート酸化膜１１に渡ってＬＯＣＯＳ酸化膜１２の一部及びゲート酸化膜１１上に形成されたゲート電極１３とから構成される。このとき、高耐圧ＭＯＳＦＥＴの外周は、トレンチ内部に絶縁膜が形成されてなるトレンチ素子分離領域１４で取り囲まれている。
【００３３】
ＳＯＩ基板１は、シリコン基板２、埋め込み酸化膜３及びｐ型活性層４からなり、ｐ型活性層４内には、ＳＯＩ基板１表面に露出するようにｐ型ボディー領域５及びｎ型ドレインオフセット領域６が形成される。ｎ型ドレインオフセット領域６内には、ｎ型ドレインバッファ領域９及びｎ＋型ドレイン領域１０が形成される。この構造において、ｐ型ボディー領域５とｎ型ドレインオフセット領域６との間には寄生ダイオードが形成される。
【００３４】
ここで、ＳＯＩ基板１は、トランジスタとして機能する第１の部分（図１（ａ）における（Ａ））と、ダイオードとして機能する第２の部分（図１（ａ）における（Ｂ））とで異なる構造のｐ型ボディー領域５を有する。つまり、第１の部分のＳＯＩ基板１は、図１（ｂ）に示されるように、内部にｎ＋型ソース領域７及びｐ＋型ボディーコンタクト領域８が形成されたｐ型ボディー領域５を有する。第２の部分のＳＯＩ基板１は、図１（ｃ）に示されるように、内部にｐ＋型ボディーコンタクト領域８だけが形成されたｐ型ボディー領域５を有する。
【００３５】
ゲート酸化膜１１は、ＳＯＩ基板１表面のうち、ｐ型ボディー領域５を含むチャネルとなる領域の上方に形成される。
ＬＯＣＯＳ酸化膜１２は、ＳＯＩ基板１表面のうち、ｎ＋型ソース領域７、ｐ＋型ボディーコンタクト領域８及びｎ＋型ドレイン領域１０が形成されていない領域の上方であり、かつゲート酸化膜１１が形成されていない部分に形成される。
【００３６】
ＳＯＩ基板１上面には、図１（ａ）に示されるように、ｎ＋型ドレイン領域１０を中心として外側にｐ型ボディー領域５及びゲート電極１３が形成されたレーストラック形状の上面パターンが形成される。つまり、ｐ型ボディー領域５及びゲート電極１３によって形成される直線部及びその直線部両端の円弧部が、中心のｎ＋型ドレイン領域１０を完全に取り囲む形状の上面パターンが形成される。このとき、第１の部分のｐ型ボディー領域５は、ＳＯＩ基板１上面において、レーストラック形状の直線部の一部を形成する。一方、第２の部分のｐ型ボディー領域５は、レーストラック形状の直線部の他部及び円弧部を形成する。よって、ｎ＋型ソース領域７は、レーストラック形状の直線部の一部においてのみ存在し、直線部の他部及び円弧部においては存在しない。
【００３７】
ここで、ｎ＋型ソース領域７が存在しない直線部の一部及び円弧部の長さ（図１（ａ）における（Ｃ））は、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離（図１（ａ）における（Ｄ））の４倍以上である。
【００３８】
次に、寄生ダイオードの順方向ダイオード電圧（ＶＦ）と、ｎ＋型ソース領域７が存在しない直線部の一部及び円弧部の長さとの間の定量的な関係について言及する。
図２は、数値（Ｘ）を変化させた場合の寄生ダイオードの順方向ダイオード電圧（ＶＦ）の変化を示す図である。なお、数値（Ｘ）は、直線部の一部及び円弧部の長さを、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離で割って算出される値である。
【００３９】
図２に示されるように、直線部の一部及び円弧部の長さが短いと順方向ダイオード電圧（ＶＦ）が高くなり、逆にその長さが長くなるにつれて順方向ダイオード電圧（ＶＦ）が低くなることが分かる。さらに、数値（Ｘ）が４程度になると、順方向ダイオード電圧（ＶＦ）はオフ状態での順方向ダイオード電圧とほぼ同一になり、それ以上ではほぼ一定値となることが分かる。つまり、直線部の一部及び円弧部の長さが、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離の４倍以上となった場合に、寄生ダイオードのダイオード特性が通常のダイオードと同等になることがわかる。
【００４０】
以上のように本実施の形態の高耐圧ＭＯＳＦＥＴによれば、ｎ＋型ソース領域７はレーストラック形状の円弧部から直線部の一部に至るまで十分に削除される。よって、ダイオードとして特化させた部分をＳＯＩ基板１に広範囲にわたって形成することができ、かつｎ＋型ソース領域７が存在する直線部からの電流回り込みを抑制することができる。したがって、オン状態で寄生ダイオードを動作させる場合においても、チャネル電流による電位分布が寄生ダイオードに形成されず、ダイオード動作を開始する電圧の上昇を防止することができるので、本実施の形態の高耐圧ＭＯＳＦＥＴは、寄生ダイオードのダイオード特性を通常のダイオードと同等にすることができる。つまり、寄生ダイオードの電力損失を抑制することができる。
【００４１】
また、本実施の形態の高耐圧ＭＯＳＦＥＴは、円弧部を形成するｐ型ボディー領域５を利用して、ダイオードとして機能する部分をＳＯＩ基板１に形成する。しかし、円弧部を形成するｐ型ボディー領域５を利用して、トランジスタとして機能する部分をＳＯＩ基板１に形成する場合には、円弧部において電界強度が強くなるため、耐圧を確保する目的で、円弧部のｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離を長く設定する必要がある。よって、本実施の形態の高耐圧ＭＯＳＦＥＴは、抵抗成分が大きく、電流能力が低いトランジスタを犠牲にしてダイオードとして機能する部分を確保するので、出力素子としての電流能力の犠牲を小さくしつつ、寄生ダイオードの電力損失を抑制することができる。
【００４２】
なお、本実施の形態の高耐圧ＭＯＳＦＥＴにおいて、ＳＯＩ基板１上面には、ゲート電極１３がｎ＋型ドレイン領域１０を完全に取り囲む形状、つまりレーストラック形状の上面パターンが形成されるとした。しかし、図３の高耐圧ＭＯＳＦＥＴの上面図に示されるように、ＳＯＩ基板１上面には、ｎ＋型ドレイン領域１０及びゲート電極１３が互いに他方を取り囲む形状、つまり櫛形状のｎ＋型ドレイン領域１０及びゲート電極１３の互いの指状部が組み合わさるように対向して形成された形状の上面パターンが形成されても構わない。このとき、第１の部分（図３における（Ａ））のｐ型ボディー領域５は、ＳＯＩ基板１上面において、櫛形状の直線部に沿って形成され、第２の部分（図３における（Ｂ））のｐ型ボディー領域５は、櫛形状の直線部の他部、曲率を有する指状部の先端部及び谷部に沿って形成される。ここで、ｎ＋型ソース領域７が存在しない直線部の一部、指状部の先端部及び谷部の長さ（図３における（Ｃ））は、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離（図３における（Ｄ））の４倍以上とされる。これによって、レーストラック形状の上面パターンが形成される場合と同様に、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との対向長を長くしてチャネル幅を大きくし、ＭＯＳＦＥＴとしての電流能力を向上させることができる。
【００４３】
また、本実施の形態の高耐圧ＭＯＳＦＥＴにおいて、第１の部分のｐ型ボディー領域５は、ＳＯＩ基板１上面でレーストラック形状の直線部の一部を形成し、第２の部分のｐ型ボディー領域５は、レーストラック形状の直線部の他部及び円弧部を形成するとした。つまり、第１の部分のｐ型ボディー領域５のｎ＋型ドレイン領域１０と対向する部分は、ＳＯＩ基板１上面で直線状の外周のみを有し、第２の部分のｐ型ボディー領域５のｎ＋型ドレイン領域１０と対向する部分は、円弧状の外周及び直線状の外周を有するとした。しかし、図４の高耐圧ＭＯＳＦＥＴの上面図に示されるように、第１の部分（図４における（Ａ））のｐ型ボディー領域５は、ＳＯＩ基板１上面でレーストラック形状の直線部の一部及び円弧部を形成し、第２の部分（図４における（Ｂ））のｐ型ボディー領域５は、レーストラック形状の直線部の他部を形成しても構わない。つまり、第１の部分のｐ型ボディー領域５のｎ＋型ドレイン領域１０と対向する部分は、ＳＯＩ基板１上面で円弧状の外周及び直線状の外周を有し、第２の部分のｐ型ボディー領域５のｎ＋型ドレイン領域１０と対向する部分は、直線状の外周のみを有しても構わない。このとき、ｎ＋型ソース領域７が存在しない直線部の一部の長さ（図４における（Ｃ））は、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離（図４における（Ｄ））の４倍以上とされる。
【００４４】
同様に、図３に示される高耐圧ＭＯＳＦＥＴにおいて、第１の部分のｐ型ボディー領域５は、ＳＯＩ基板１上面で櫛形状の直線部の一部、指状部の先端部及び谷部に沿って形成され、第２の部分のｐ型ボディー領域５は、櫛形状の直線部の他部に沿って形成されても構わない。
【００４５】
（第２の実施形態）
図５（ａ）は、第２の実施の形態における高耐圧ＭＯＳＦＥＴの上面図であり、図５（ｂ）は高耐圧ＭＯＳＦＥＴの断面図（図５（ａ）のＹ−Ｏにおける断面図）であり、図５（ｃ）は高耐圧ＭＯＳＦＥＴの断面図（図５（ａ）のＹ１−Ｘ１における断面図）である。以下、第１の実施の形態と異なる点を中心に説明する。
【００４６】
高耐圧ＭＯＳＦＥＴは、ＳＯＩ基板２１と、ゲート酸化膜２４及びＬＯＣＯＳ酸化膜２２と、ゲート電極２３とから構成される。このとき、高耐圧ＭＯＳＦＥＴの外周は、トレンチ素子分離領域１４で取り囲まれている。
【００４７】
ＳＯＩ基板２１は、シリコン基板２、埋め込み酸化膜３及びｐ型活性層４からなり、ｐ型活性層４内には、ｐ型ボディー領域２５及びｎ型ドレインオフセット領域６が形成される。ｎ型ドレインオフセット領域６内には、ｎ型ドレインバッファ領域９及びｎ＋型ドレイン領域１０が形成され、ｐ型ボディー領域２５内には、ｎ＋型ソース領域７及びｐ＋型ボディーコンタクト領域８が形成される。この構造において、ｐ型ボディー領域２５とｎ型ドレインオフセット領域６との間には寄生ダイオードが形成される。
【００４８】
ここで、ＳＯＩ基板２１は、図５（ｂ）に示されるように、上面にゲート酸化膜２４及びＬＯＣＯＳ酸化膜２２を介してゲート電極２３が形成された部分、すなわちトランジスタとして機能する第１の部分（図５（ａ）における（Ａ））と、図５（ｃ）に示されるように、上面にＬＯＣＯＳ酸化膜２２を介してゲート電極２３が形成された部分、すなわちダイオードとして機能する第２の部分（図５（ａ）における（Ｂ））とを有する。
【００４９】
ゲート酸化膜２４は、第１の部分のＳＯＩ基板２１表面のうちの、ｐ型ボディー領域２５を含むチャネルとなる領域の上方に形成され、第２の部分のＳＯＩ基板２１上には形成されない。
【００５０】
第１の部分のＳＯＩ基板２１上のＬＯＣＯＳ酸化膜２２は、ＳＯＩ基板２１表面のうち、ｎ＋型ソース領域７、ｐ＋型ボディーコンタクト領域８及びｎ＋型ドレイン領域１０が形成されていない領域の上方であり、かつゲート酸化膜２４が形成されていない部分に形成される。一方、第２の部分のＳＯＩ基板２１上のＬＯＣＯＳ酸化膜２２は、ＳＯＩ基板２１表面のうちのｎ＋型ソース領域７、ｐ＋型ボディーコンタクト領域８及びｎ＋型ドレイン領域１０が形成されていない領域の上方に形成される。
【００５１】
第１の部分のＳＯＩ基板２１上のゲート電極２３は、ＬＯＣＯＳ酸化膜２２及びゲート酸化膜２４に渡ってＬＯＣＯＳ酸化膜２２の一部及びゲート酸化膜２４上に形成される。一方、第２の部分のＳＯＩ基板２１上のゲート電極２３は、ＬＯＣＯＳ酸化膜２２上にのみ形成される。
【００５２】
ＳＯＩ基板２１上面には、図５（ａ）に示されるように、ｎ＋型ドレイン領域１０を中心として外側にｐ型ボディー領域２５及びゲート電極２３が形成されたレーストラック形状の上面パターンが形成される。このとき、第１の部分のＳＯＩ基板２１上のゲート電極２３は、ＳＯＩ基板２１上面において、レーストラック形状の直線部の一部を形成する。一方、第２の部分のＳＯＩ基板２１上のゲート電極２３は、レーストラック形状の直線部の他部及び円弧部を形成する。よって、レーストラック形状の直線部の一部及び円弧部において、ゲート電極２３はＬＯＣＯＳ酸化膜２２を介してＳＯＩ基板２１上に形成され、直線部の他部において、ゲート電極２３はゲート酸化膜２４及びＬＯＣＯＳ酸化膜２２を介してＳＯＩ基板２１上に形成される。
【００５３】
ここで、レーストラック形状の直線部の一部及び円弧部の長さ（図５（ａ）における（Ｃ））は、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離（図５（ａ）における（Ｄ））の４倍以上の長さである。
【００５４】
以上のように本実施の形態の高耐圧ＭＯＳＦＥＴによれば、レーストラック形状の円弧部から直線部の一部に至るまでの十分な領域において、ゲート電極２３はＬＯＣＯＳ酸化膜２２を介してＳＯＩ基板２１上に形成される。よって、本実施の形態の高耐圧ＭＯＳＦＥＴは、第１の実施の形態と同じ原理により、寄生ダイオードのダイオード特性を通常のダイオードと同等にすることができる。つまり、寄生ダイオードの電力損失を抑制することができる。これは、数ｎｍ〜数十ｎｍ程度の膜厚のゲート酸化膜２４を、数百ｎｍ程度の膜厚のＬＯＣＯＳ酸化膜２２で置き換えると、ゲート閾値電圧が高くなり、ゲート電極２３に電位が与えられても、チャネル電流が流れなくなるからである。
【００５５】
また、本実施の形態の高耐圧ＭＯＳＦＥＴは、第１の実施の形態と同じ原理により、出力素子としての電流能力の犠牲を小さくしつつ、寄生ダイオードの電力損失を抑制することができる。
【００５６】
（第３の実施形態）
図６（ａ）は、第３の実施の形態における高耐圧ＭＯＳＦＥＴの上面図であり、図６（ｂ）は高耐圧ＭＯＳＦＥＴの断面図（図６（ａ）のＹ−Ｏにおける断面図）であり、図６（ｃ）は高耐圧ＭＯＳＦＥＴの断面図（図６（ａ）のＹ１−Ｘ１における断面図）である。以下、第１の実施の形態と異なる点を中心に説明する。
【００５７】
高耐圧ＮチャネルＭＯＳＦＥＴは、ＳＯＩ基板３１と、ゲート酸化膜３４及びＬＯＣＯＳ酸化膜１２と、ゲート電極３３とから構成される。このとき、高耐圧ＭＯＳＦＥＴの外周は、トレンチ素子分離領域１４で取り囲まれている。
【００５８】
ＳＯＩ基板３１は、シリコン基板２、埋め込み酸化膜３及びｐ型活性層４からなり、ｐ型活性層４内には、ｐ型ボディー領域３５及びｎ型ドレインオフセット領域６が形成される。ｎ型ドレインオフセット領域６内には、ｎ型ドレインバッファ領域９及びｎ＋型ドレイン領域１０が形成され、ｐ型ボディー領域３５内には、ｎ＋型ソース領域７及びｐ＋型ボディーコンタクト領域８が形成される。この構造において、ｐ型ボディー領域３５とｎ型ドレインオフセット領域６との間には寄生ダイオードが形成される。
【００５９】
ここで、ＳＯＩ基板３１は、図６（ｂ）に示されるように、上面にゲート電極３３が形成された部分、すなわちトランジスタとして機能する第１の部分（図６（ａ）における（Ａ））と、図６（ｃ）に示されるように、上面にゲート電極３３が形成されない部分、すなわちダイオードとして機能する第２の部分（図６（ａ）における（Ｂ））とを有する。
【００６０】
ゲート酸化膜３４は、第１の部分のＳＯＩ基板３１表面のうちの、ｐ型ボディー領域３５を含むチャネルとなる領域の上方に形成され、第２の部分のＳＯＩ基板３１上には形成されない。
【００６１】
ゲート電極３３は、ＬＯＣＯＳ酸化膜１２及びゲート酸化膜３４に渡って第１の部分のＬＯＣＯＳ酸化膜１２の一部及びゲート酸化膜３４上に形成され、第２の部分のＳＯＩ基板３１上には形成されない。
【００６２】
ＳＯＩ基板３１上面には、図６（ａ）に示されるように、ｎ＋型ドレイン領域１０を中心として外側にｐ型ボディー領域３５及びゲート電極３３が形成されたレーストラック形状の上面パターンが形成される。このとき、ゲート電極３３は、ＳＯＩ基板３１上面において、レーストラック形状の直線部の一部のみを形成し、直線部の他部及び円弧部を形成しない。
【００６３】
ここで、ゲート電極３３が形成しないレーストラック形状の直線部の一部及び円弧部の長さ（図６（ａ）における（Ｃ））は、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離（図６（ａ）における（Ｄ））の４倍以上の長さである。
【００６４】
以上のように本実施の形態の高耐圧ＭＯＳＦＥＴによれば、レーストラック形状の円弧部から直線部の一部に至るまでの十分な領域において、ゲート電極３３はＳＯＩ基板３１上に形成されない。よって、本実施の形態の高耐圧ＭＯＳＦＥＴは、第１の実施の形態と同じ原理により、寄生ダイオードのダイオード特性を通常のダイオードと同等にすることができる。つまり、寄生ダイオードの電力損失を抑制することができる。
【００６５】
また、本実施の形態の高耐圧ＭＯＳＦＥＴは、第１の実施の形態と同じ原理により、出力素子としての電流能力の犠牲を小さくしつつ、寄生ダイオードの電力損失を抑制することができる。
【００６６】
（第４の実施形態）
図７（ａ）は、第４の実施の形態における高耐圧ＭＯＳＦＥＴの上面図であり、図７（ｂ）は高耐圧ＭＯＳＦＥＴの断面図（図７（ａ）のＹ−Ｏにおける断面図）であり、図７（ｃ）は高耐圧ＭＯＳＦＥＴの断面図（図７（ａ）のＹ１−Ｘ１における断面図）である。以下、第３の実施の形態と異なる点を中心に説明する。
【００６７】
高耐圧ＮチャネルＭＯＳＦＥＴは、ＳＯＩ基板４１と、ゲート酸化膜３４及びＬＯＣＯＳ酸化膜４２と、ゲート電極３３と、ｎ＋型ソース領域７、ｐ＋型ボディーコンタクト領域８及びｎ＋型ドレイン領域１０と接続された金属配線４５とから構成される。このとき、高耐圧ＭＯＳＦＥＴの外周は、トレンチ素子分離領域１４で取り囲まれている。
【００６８】
ＳＯＩ基板４１は、シリコン基板２、埋め込み酸化膜３及びｐ型活性層４からなり、ｐ型活性層４内には、ｐ型ボディー領域３５及びｎ型ドレインオフセット領域６が形成される。ｎ型ドレインオフセット領域６内には、ｎ型ドレインバッファ領域９及びｎ＋型ドレイン領域１０が形成され、ｐ型ボディー領域３５内には、ｎ＋型ソース領域７及びｐ＋型ボディーコンタクト領域８が形成される。この構造において、ｐ型ボディー領域３５とｎ型ドレインオフセット領域６との間には寄生ダイオードが形成される。
【００６９】
ここで、ＳＯＩ基板４１は、トランジスタとして機能する第１の部分（図７（ａ）における（Ａ））とダイオードとして機能する第２の部分（図７（ａ）における（Ｂ））とで異なる構造を有する。つまり、図７（ｃ）に示される第２の部分のｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離は、図７（ｂ）に示される第１の部分のｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離よりも短い。これは、ゲート電極３３下の電界強度、特にＬＯＣＯＳバーズピーク端の電界強度が高耐圧素子としてのオフ耐圧決定要因の一つであり、ゲート電極３３が無ければその電界強度が十分緩和されることから、ゲート電極３３がある場合には耐圧を維持するために必要であったｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離を短くしても耐圧維持が可能となるからである。
【００７０】
第１の部分のＳＯＩ基板４１上のＬＯＣＯＳ酸化膜４２は、ＳＯＩ基板４１表面のうちのｎ＋型ソース領域７、ｐ＋型ボディーコンタクト領域８及びｎ＋型ドレイン領域１０が形成されていない領域の上方であり、かつゲート酸化膜３４が形成されていない部分に形成される。一方、第２の部分のＳＯＩ基板４１上のＬＯＣＯＳ酸化膜４２は、ＳＯＩ基板４１表面のうちのｎ＋型ソース領域７、ｐ＋型ボディーコンタクト領域８及びｎ＋型ドレイン領域１０の間の領域を覆うように形成される。さらに、第２の部分のＳＯＩ基板４１上のＬＯＣＯＳ酸化膜４２はＳＯＩ基板４１表面のうちのｎ＋型ソース領域７まで形成してもよい。つまり、ｐ＋型ボディーコンタクト領域８及びｎ＋型ドレイン領域１０が形成されていない領域の上方に形成される構造としてもよい。
【００７１】
金属配線４５は、第２の部分のＬＯＣＯＳ酸化膜４２上に形成される。これによって、金属配線４５をフィールドプレートとして組み合わせて利用することができるので、効果的な耐圧維持が可能となる。
【００７２】
ＳＯＩ基板４１上面には、図７（ａ）に示されるように、ｎ＋型ドレイン領域１０を中心として外側にｐ型ボディー領域３５及びゲート電極３３が形成されたレーストラック形状の上面パターンが形成される。このとき、ゲート電極３３は、ＳＯＩ基板４１上面において、レーストラック形状の直線部の一部のみを形成し、直線部の他部及び円弧部を形成しない。
【００７３】
ここで、ゲート電極３３が形成しないレーストラック形状の直線部の一部及び円弧部の長さ（図７（ａ）における（Ｃ））は、ｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離（図７（ａ）における（Ｄ））の４倍以上の長さである。
【００７４】
以上のように本実施の形態の高耐圧ＭＯＳＦＥＴは、第３の実施の形態と同じ原理により、寄生ダイオードのダイオード特性を通常のダイオードと同等にすることができる。つまり、寄生ダイオードの電力損失を抑制することができる。
【００７５】
また、本実施の形態の高耐圧ＭＯＳＦＥＴは、第３の実施の形態と同じ原理により、出力素子としての電流能力の犠牲を小さくしつつ、寄生ダイオードの電力損失を抑制することができる。
【００７６】
また、本実施の形態の高耐圧ＭＯＳＦＥＴによれば、ダイオードとして機能する第２の部分のｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離は、トランジスタとして機能する第１の部分のｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離よりも短い。よって、本実施の形態の高耐圧ＭＯＳＦＥＴは、ダイオードの電流能力を向上させることができる。また、耐圧を確保する目的で長いソース−ドレイン間距離が設定される円弧部のｎ＋型ソース領域７とｎ＋型ドレイン領域１０との間の距離を短くすることができるので、素子面積を縮小することができる。
【００７７】
以上、本発明に係る高耐圧ＭＯＳＦＥＴについて実施の形態に基づいて説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の範囲を逸脱することなく種々の変形または修正が可能であることはいうまでもない。
【００７８】
例えば、上記実施の形態では、ＳＯＩ基板上面には、ｎ＋型ドレイン領域を中心として外側にｐ型ボディー領域が形成されたレーストラック形状の上面パターンが形成されるとしたが、ｐ型ボディー領域を中心として外側にｎ＋型ドレイン領域が形成されたレーストラック形状の上面パターンが形成されてもよく、同様の効果が得られる。つまり、ｐ型ボディー領域とｎ＋型ドレイン領域とを入れ替えた構成でも同様の効果が得られる。
【産業上の利用可能性】
【００７９】
本発明は、半導体装置に利用でき、特にプラズマディスプレイ駆動用のスキャンドライバーＩＣの高耐圧パワー素子に用いられる高耐圧ＭＯＳＦＥＴ等に利用することができる。
【図面の簡単な説明】
【００８０】
【図１】（ａ）本発明の第１の実施の形態の高耐圧ＭＯＳＦＥＴの上面図である。（ｂ）同実施の形態の高耐圧ＭＯＳＦＥＴの断面図（図１（ａ）のＹ−Ｏにおける断面図）である。（ｃ）同実施の形態の高耐圧ＭＯＳＦＥＴの断面図（図１（ａ）のＹ１−Ｘ１における断面図）である。
【図２】寄生ダイオードの順方向ダイオード電圧（ＶＦ）と、直線部の一部及び円弧部の長さとの関係を示す図である。
【図３】同実施の形態の高耐圧ＭＯＳＦＥＴの変形例の上面図である。
【図４】同実施の形態の高耐圧ＭＯＳＦＥＴの変形例の上面図である。
【図５】（ａ）本発明の第２の実施の形態の高耐圧ＭＯＳＦＥＴの上面図である。（ｂ）同実施の形態の高耐圧ＭＯＳＦＥＴの断面図（図５（ａ）のＹ−Ｏにおける断面図）である。（ｃ）同実施の形態の高耐圧ＭＯＳＦＥＴの断面図（図５（ａ）のＹ１−Ｘ１における断面図）である。
【図６】（ａ）本発明の第３の実施の形態の高耐圧ＭＯＳＦＥＴの上面図である。（ｂ）同実施の形態の高耐圧ＭＯＳＦＥＴの断面図（図６（ａ）のＹ−Ｏにおける断面図）である。（ｃ）同実施の形態の高耐圧ＭＯＳＦＥＴの断面図（図６（ａ）のＹ１−Ｘ１における断面図）である。
【図７】（ａ）本発明の第４の実施の形態の高耐圧ＭＯＳＦＥＴの上面図である。（ｂ）同実施の形態の高耐圧ＭＯＳＦＥＴの断面図（図７（ａ）のＹ−Ｏにおける断面図）である。（ｃ）同実施の形態の高耐圧ＭＯＳＦＥＴの断面図（図７（ａ）のＹ１−Ｘ１における断面図）である。
【図８】プラズマディスプレイスキャンドライバーＩＣの出力回路の一例を示す回路図である。
【図９】（ａ）従来の高耐圧ＭＯＳＦＥＴの上面図である。（ｂ）従来の高耐圧ＭＯＳＦＥＴの断面図（図９（ａ）のＹ−Ｏにおける断面図）である。
【図１０】特許文献１に記載の従来の高耐圧ＭＯＳＦＥＴの上面図である。
【図１１】従来の高耐圧ＭＯＳＦＥＴをスキャンドライバーＩＣの高耐圧パワー素子として使用した際の、放電維持期間時におけるバイアス状態の一例を示す図である。
【図１２】放電維持期間時における高耐圧パワー素子の寄生ダイオードのダイオード特性を示す図である。
【図１３】（ａ）従来の高耐圧ＭＯＳＦＥＴの上面図である。（ｂ）従来の高耐圧ＭＯＳＦＥＴの断面図（図１３（ａ）のＹ−Ｏにおける断面図）である。（ｃ）従来の高耐圧ＭＯＳＦＥＴの断面図（図１３（ａ）のＹ−Ｏにおける断面図）である。
【符号の説明】
【００８１】
１、２１、３１、４１、１０１    ＳＯＩ基板
２、１０２    シリコン基板
３、１０３    埋め込み酸化膜
４、１０４    ｐ型活性層
５、２５、３５、１０５    ｐ型ボディー領域
６、１０６    ｎ型ドレインオフセット領域
７、１０７    ｎ＋型ソース領域
８、１０８    ｐ＋型ボディーコンタクト領域
９、１０９    ｎ型ドレインバッファ領域
１０、１１０    ｎ＋型ドレイン領域
１１、２４、３４、１１１    ゲート酸化膜
１２、２２、４２、１１２    ＬＯＣＯＳ酸化膜
１３、２３、３３、１１３    ゲート電極
１４    トレンチ素子分離領域
４５    金属配線
【図１】
2005353834.tif 000003
【図２】
2005353834.tif 000004
【図３】
2005353834.tif 000005
【図４】
2005353834.tif 000006
【図５】
2005353834.tif 000007
【図６】
2005353834.tif 000008
【図７】
2005353834.tif 000009
【図８】
2005353834.tif 000010
【図９】
2005353834.tif 000011
【図１０】
2005353834.tif 000012
【図１１】
2005353834.tif 000013
【図１２】
2005353834.tif 000014
【図１３】
2005353834.tif 000015