(57)【要約】【課題】  不純物を含む金属シリサイド膜を有するゲート電極等の配線の配線幅を太くしたりして高集積化を妨げることなく、金属シリサイド膜のＰＮ接合境界における断線による配線の高抵抗化を抑制する。【解決手段】  シリコン基板１００に素子分離領域１１、ゲート絶縁膜１２及び多結晶シリコン膜１３を形成する。その後、レジスト１４をマスクにしてＮｃｈＴｒ形成領域ＮＴＲの多結晶シリコン膜１３にリンをイオン注入する。その後、レジスト１６をマスクにしてＰｃｈＴｒ形成領域ＰＴＲの多結晶シリコン膜１３にボロンをイオン注入する。このとき、リンのピーク濃度位置１５よりもボロンのピーク濃度位置１７の方が上部になるようにする。その後、コバルト膜１９を形成した後、シリサイド技術を用いて、コバルトシリサイド膜２０を形成する。【選択図】  図１
2005129615.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成され、Ｐ型不純物を主要不純物として含む第１の領域とＮ型不純物を主要不純物として含む第２の領域とを有するシリコン膜と、前記シリコン膜上に形成され、Ｐ型不純物を主要不純物として含む第３の領域とＮ型不純物を主要不純物として含む第４の領域とを有する金属シリサイド膜とからなる配線を備え、前記配線の長手方向に対して、前記シリコン膜の第１の領域と前記金属シリサイド膜の第３の領域とがほぼ対応して配置され、前記シリコン膜の第２の領域と前記金属シリサイド膜の第４の領域とがほぼ対応して配置された半導体装置であって、
前記金属シリサイド膜の前記第３の領域と前記第４の領域の境界位置と、前記シリコン膜の前記第１の領域と前記第２の領域の境界位置とが、前記配線の長手方向にずれていることを特徴とする半導体装置。
【請求項２】
前記シリコン膜の第１の領域に対応する部分の前記配線は、Ｐチャネル型トランジスタのゲート電極であり、
前記シリコン膜の第２の領域に対応する部分の前記配線は、Ｎチャネル型トランジスタのゲート電極であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属シリサイド膜は、前記第３の領域と前記第４の領域の境界位置で断線していることを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
半導体基板上にシリコン膜を形成する工程と、
前記シリコン膜の第１の形成領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記シリコン膜の前記第１の形成領域に隣接する第２の形成領域に、ピーク濃度位置が前記第１の不純物のピーク濃度位置よりも前記シリコン膜の表面側になるように第２導電型の第２の不純物をイオン注入する工程と、
前記第１の不純物をイオン注入する工程及び前記第２の不純物をイオン注入する工程を行った後に、前記基板に前記第１の不純物及び第２の不純物を活性化するための熱処理を行うことにより、前記シリコン膜に第１導電型の第１の領域と第２導電型の第２の領域を形成する工程と、
前記シリコン膜に前記第１の領域と第２の領域を形成する工程の後に、前記シリコン膜の上面をシリサイド化して金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【請求項５】
前記シリコン膜に前記第１の領域と第２の領域を形成する工程では、前記シリコン膜の上部領域に形成される前記第１の領域と前記第２の領域の境界位置と、前記シリコン膜の下部領域に形成される前記第１の領域と前記第２の領域の境界位置とが、前記第１の領域と第２の領域の隣り合う方向にずれて形成されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
前記金属シリサイド膜を形成する工程では、前記シリコン膜のうち、前記第１の領域と前記第２の領域の境界位置が前記第１の形成領域側に入り込んで形成されている上部領域をシリサイド化して前記金属シリサイド膜を形成することを特徴とする請求項４又は５記載の半導体装置の製造方法。
【請求項７】
半導体基板上にシリコン膜を形成する工程と、
前記シリコン膜の第１の形成領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記シリコン膜の前記第１の形成領域に隣接する第２の形成領域に、第２の導電型の第２の不純物をイオン注入する工程と、
前記第１の不純物をイオン注入する工程及び前記第２の不純物をイオン注入する工程を行った後に、前記シリコン膜における前記第１の形成領域と、前記第２の形成領域のうちの前記第１の形成領域と隣接した前記第１の形成領域近傍の一部の領域とに、第１の導電型の第３の不純物をイオン注入する工程と、
前記第３の不純物をイオン注入する工程の後に、前記基板に前記第１の不純物、第２の不純物及び第３の不純物を活性化するための熱処理を行うことにより、前記シリコン膜に第１導電型の第１の領域と第２導電型の第２の領域を形成する工程と、
前記シリコン膜に前記第１の領域と第２の領域を形成する工程の後に、前記シリコン膜の上面をシリサイド化して金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【請求項８】
前記シリコン膜に前記第１の領域と第２の領域を形成する工程では、前記シリコン膜の上部領域に形成される前記第１の領域と前記第２の領域の境界位置と、前記シリコン膜の下部領域に形成される前記第１の領域と前記第２の領域の境界位置とが、前記第１の領域と第２の領域の隣り合う方向にずれて形成されることを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記第１の不純物をイオン注入する工程及び前記第２の不純物をイオン注入する工程を行った後で、前記第３の不純物をイオン注入する工程の前に、前記基板に熱処理を行うことにより、前記シリコン膜中の前記第１の不純物及び前記第２の不純物を拡散する工程を有していることを特徴とする請求項７又は８記載の半導体装置の製造方法。
【請求項１０】
前記金属シリサイド膜を形成する工程では、前記シリコン膜のうち、前記第１の領域と前記第２の領域の境界位置が前記第２の形成領域側に入り込んで形成されている上部領域をシリサイド化して前記金属シリサイド膜を形成することを特徴とする請求項７〜９のうちのいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
半導体基板上にシリコン膜を形成する工程と、
前記シリコン膜の第１の形成領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記シリコン膜の前記第１の形成領域に隣接する第２の形成領域に、第２の導電型の第２の不純物をイオン注入する工程と、
前記第１の不純物をイオン注入する工程及び前記第２の不純物をイオン注入する工程を行った後に、前記シリコン膜上に上部シリコン膜を形成する工程と、
前記上部シリコン膜における前記第１の形成領域と、前記第２の形成領域のうちの前記第１の形成領域と隣接した前記第１の形成領域近傍の一部の領域とに、第１の導電型の第３の不純物をイオン注入する工程と、
前記第３の不純物をイオン注入する工程の後に、前記基板に前記第１の不純物、第２の不純物及び第３の不純物を活性化するための熱処理を行うことにより、前記シリコン膜及び前記上部シリコン膜に第１導電型の第１の領域と第２導電型の第２の領域を形成する工程と、
前記シリコン膜及び前記上部シリコン膜に前記第１の領域と第２の領域を形成する工程の後に、前記上部シリコン膜をシリサイド化して金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【請求項１２】
前記シリコン膜及び前記上部シリコン膜に前記第１の領域と第２の領域を形成する工程では、前記上部シリコン膜に形成される前記第１の領域と前記第２の領域の境界位置と、前記シリコン膜に形成される前記第１の領域と前記第２の領域の境界位置とが、前記第１の領域と第２の領域の隣り合う方向にずれて形成されることを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記第３の不純物をイオン注入する工程では、前記第３の不純物のピーク濃度位置が前記上部シリコン膜中になるようにイオン注入することを特徴とする請求項１１又は１２記載の半導体装置の製造方法。
【請求項１４】
半導体基板上にシリコン膜を形成する工程と、
前記シリコン膜の第１の形成領域に、第１導電型の第１の不純物をイオン注入する工程と、
前記シリコン膜の前記第１の形成領域に隣接する第２の形成領域に、第２の導電型の第２の不純物をイオン注入する工程と、
前記第１の不純物をイオン注入する工程及び前記第２の不純物をイオン注入する工程を行った後に、前記シリコン膜上に金属膜を形成する工程と、
前記金属膜における前記第１の形成領域と、前記第２の形成領域のうちの前記第１の形成領域と隣接した前記第１の形成領域近傍の一部の領域とに、第１の導電型の第３の不純物をイオン注入する工程と、
前記第３の不純物をイオン注入する工程の後に、前記基板に熱処理行うことにより、前記シリコン膜と前記金属膜と反応させて金属シリサイド膜を形成する工程と
を有する半導体装置の製造方法。
【請求項１５】
前記第３の不純物をイオン注入する工程では、前記第３の不純物のピーク濃度位置が前記金属膜中になるようにイオン注入することを特徴とする請求項１４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、特に金属シリサイド膜を備えた配線を有する半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、集積回路は、構成素子の微細化が大きく進展し、その最小加工寸法は０．１μｍといったディープサブミクロン領域に達している。しかし、この微細化を妨げる要因の１つとしてゲート電極の細線抵抗上昇による回路速度遅延といった集積回路の性能向上を阻害する問題がある。
【０００３】
そのため、ゲート電極を構成する多結晶シリコン膜の表面を金属シリサイド化してゲート電極の抵抗を低下させるという構成素子の構造や製造方法についての多くの改良がなされてきた。
【０００４】
しかしながら、金属シリサイド膜は配線幅が細くなると凝集により断線しやすくなり、特にデュアルゲート構造における多結晶シリコン膜のＰＮ接合領域をシリサイド化して形成した金属シリサイド膜中のＰＮ接合境界で不純物濃度の変化等の影響により断線しやすくなる。このＰＮ接合領域で金属シリサイド膜の断線が発生すると、ＰＮ接合に逆バイアスが印加した場合ゲート電極が極めて高抵抗になるという大きな問題が生じていた。そこで、このような断線によるゲート電極の高抵抗化を回避するための製造方法が提案されている（例えば、特許文献１参照）。
【０００５】
図５（ａ）〜（ｆ）は、従来の半導体装置の製造工程を示す断面図である。この断面図は、ゲート幅方向の断面図であり、シリサイド膜の形成されたデュアルゲート構造を有する半導体装置の製造方法を示したものである。
【０００６】
まず、図５（ａ）に示す工程で、シリコン基板１００に活性領域を取り囲み、Ｎチャンネル型トランジスタ（ＮｃｈＴｒ）形成領域ＮＴＲとＰチャンネル型トランジスタ（ＰｃｈＴｒ）形成領域ＰＴＲとを区画するシャロートレンチアイソレーション（ＳＴＩ）からなる素子分離領域１を形成する。その後、シリコン基板１００上にシリコン酸化膜からなるゲート絶縁膜２及び多結晶シリコン膜３を順次形成する。
【０００７】
次に、図５（ｂ）に示す工程で、多結晶シリコン膜３の全面にＮ型不純物であるリン（Ｐ+）イオンをイオン注入する。
【０００８】
次に、図５（ｃ）に示す工程で、多結晶シリコン膜３上に、ＰｃｈＴｒ形成領域ＰＴＲを覆い、ＮｃｈＴｒ形成領域ＮＴＲに開口を有するレジスト４を形成した後、レジスト４をマスクにしてＮｃｈＴｒ形成領域ＮＴＲの多結晶シリコン膜３にＮ型不純物であるリン（Ｐ+）イオンをイオン注入する。その後、レジスト４を除去する。
【０００９】
次に、図５（ｄ）に示す工程で、基板上に、ＮｃｈＴｒ形成領域ＮＴＲを覆い、ＰｃｈＴｒ形成領域ＰＴＲに開口を有するレジスト５を形成した後、レジスト５をマスクにしてＰｃｈＴｒ形成領域ＮＴＲの多結晶シリコン膜３にＰ型不純物であるボロン（Ｂ+）イオンをイオン注入する。このとき、ボロン注入は、図５（ｂ）におけるリン注入のドーズ量よりも高いドーズ量でイオン注入する。その後、レジスト５を除去する。
【００１０】
次に、図５（ｅ）に示す工程で、シリコン基板１００に熱処理を行って、多結晶シリコン膜３中に注入された不純物を活性化する。この熱処理によって、多結晶シリコン膜３中のリンとボロンが拡散して、Ｎ型多結晶シリコン領域３ａとＰ型多結晶シリコン領域３ｂが形成される。このとき、ＮｃｈＴｒ形成領域ＮＴＲとＰｃｈＴｒ形成領域ＰＴＲとの境界付近にＰＮ接合境界６が形成される。その後、多結晶シリコン膜３上に、金属膜７を堆積する。
【００１１】
次に、図５（ｆ）に示す工程で、通常のサリサイド技術を用いて多結晶シリコン膜３上に選択的に金属シリサイド膜８を形成する。
【００１２】
しかしながら、上記のような従来の製造方法では、図５（ｆ）に示すように、多結晶シリコン膜３のＰＮ接合領域６をシリサイド化して形成した金属シリサイド膜８におけるＰＮ接合境界６ａ付近で不純物濃度の変化等の影響により断線９が生じやすいという課題があった。このＰＮ接合境界６ａで金属シリサイド膜８に断線９が発生すると、多結晶シリコン膜３のＰＮ接合に逆バイアスが印加された場合、図中の矢印１０に示すように、電流経路にＰＮ接合が存在するため、著しく抵抗上昇が生じゲート電極が極めて高抵抗になるという大きな問題が生じていた。
【００１３】
そこで、このような断線によるゲート電極の高抵抗化を回避するために図６のような構成が提案されている。
【００１４】
図６は、図５（ｃ）に示す工程の後に、多結晶シリコン膜３をパターニングした後のゲート電極の構造を示す平面図である。
【００１５】
図６に示すように、多結晶シリコン膜（ゲート電極）３のうち、ＰＮ境界領域３Ａの配線幅は、活性領域上などの他の領域３Ｂの配線幅に比べて太く形成する。このように、ＰＮ境界領域３Ａの配線幅を太くすることによって、ＰＮ接合境界おける金属シリサイド膜の断線を防止するものである。
【特許文献１】特開２００３−１００７４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、上記のような従来の製造方法では、図６に示すように、金属シリサイド膜のＰＮ境界領域での断線を防止するために、ＰＮ境界領域３Ａの多結晶シリコン膜３からなるゲート電極の配線幅を太くする必要があった。そのため、ゲート電極の配線ピッチが実質的にＰＮ境界領域３Ａの配線幅によって律速されてしまうため、高集積化を妨げるという問題があった。
【００１７】
本発明の目的は、上記問題に鑑み、不純物を含む金属シリサイド膜を有するゲート電極等の配線の配線幅を太くしたりして高集積化を妨げることなく、金属シリサイド膜のＰＮ接合境界における断線による配線の高抵抗化を抑制することができる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【００１８】
本発明の半導体装置は、半導体基板上に形成され、Ｐ型不純物を主要不純物として含む第１の領域とＮ型不純物を主要不純物として含む第２の領域とを有するシリコン膜と、シリコン膜上に形成され、Ｐ型不純物を主要不純物として含む第３の領域とＮ型不純物を主要不純物として含む第４の領域とを有する金属シリサイド膜とからなる配線を備え、配線の長手方向に対して、シリコン膜の第１の領域と金属シリサイド膜の第３の領域とがほぼ対応して配置され、シリコン膜の第２の領域と金属シリサイド膜の第４の領域とがほぼ対応して配置された半導体装置であって、金属シリサイド膜の第３の領域と第４の領域の境界位置と、シリコン膜の第１の領域と第２の領域の境界位置とが、配線の長手方向にずれている。
【００１９】
この構成によれば、金属シリサイド膜のＰＮ接合境界部（第３の領域と第４の領域の境界部）とシリコン膜のＰＮ接合境界部（第１の領域と第２の領域の境界部）とがずれて形成されているため、金属シリサイド膜のＰＮ接合境界部でシリサイド形成不良（金属シリサイド膜の断線）が発生しても、その個所ではＰＮ接合境界部ではない第１または第２の領域のシリコン膜中を電流が流れ、電気的に断線することなく配線の著しい抵抗上昇を回避することができる。
【００２０】
上記半導体装置において、シリコン膜の第１の領域に対応する部分の配線は、Ｐチャネル型トランジスタのゲート電極であり、シリコン膜の第２の領域に対応する部分の配線は、Ｎチャネル型トランジスタのゲート電極であるように構成できる。
【００２１】
上記半導体装置において、金属シリサイド膜は、第３の領域と第４の領域の境界位置で断線していても構わない。
【００２２】
本発明の第１の半導体装置の製造方法は、半導体基板上にシリコン膜を形成する工程と、シリコン膜の第１の形成領域に、第１導電型の第１の不純物をイオン注入する工程と、シリコン膜の第１の形成領域に隣接する第２の形成領域に、ピーク濃度位置が第１の不純物のピーク濃度位置よりもシリコン膜の表面側になるように第２導電型の第２の不純物をイオン注入する工程と、第１の不純物をイオン注入する工程及び第２の不純物をイオン注入する工程を行った後に、基板に第１の不純物及び第２の不純物を活性化するための熱処理を行うことにより、シリコン膜に第１導電型の第１の領域と第２導電型の第２の領域を形成する工程と、シリコン膜に第１の領域と第２の領域を形成する工程の後に、シリコン膜の上面をシリサイド化して金属シリサイド膜を形成する工程とを有する。
【００２３】
上記第１の半導体装置の製造方法において、シリコン膜に第１の領域と第２の領域を形成する工程では、シリコン膜の上部領域に形成される第１の領域と第２の領域の境界位置と、シリコン膜の下部領域に形成される第１の領域と第２の領域の境界位置とが、第１の領域と第２の領域の隣り合う方向にずれて形成されることが好ましい。
【００２４】
上記第１の半導体装置の製造方法において、金属シリサイド膜を形成する工程では、シリコン膜のうち、第１の領域と第２の領域の境界位置が第１の形成領域側に入り込んで形成されている上部領域をシリサイド化して金属シリサイド膜を形成することが好ましい。
【００２５】
本発明の第２の半導体装置の製造方法は、半導体基板上にシリコン膜を形成する工程と、シリコン膜の第１の形成領域に、第１導電型の第１の不純物をイオン注入する工程と、シリコン膜の第１の形成領域に隣接する第２の形成領域に、第２の導電型の第２の不純物をイオン注入する工程と、第１の不純物をイオン注入する工程及び第２の不純物をイオン注入する工程を行った後に、シリコン膜における第１の形成領域と、第２の形成領域のうちの第１の形成領域と隣接した第１の形成領域近傍の一部の領域とに、第１の導電型の第３の不純物をイオン注入する工程と、第３の不純物をイオン注入する工程の後に、基板に第１の不純物、第２の不純物及び第３の不純物を活性化するための熱処理を行うことにより、シリコン膜に第１導電型の第１の領域と第２導電型の第２の領域を形成する工程と、シリコン膜に第１の領域と第２の領域を形成する工程の後に、シリコン膜の上面をシリサイド化して金属シリサイド膜を形成する工程とを有する。
【００２６】
上記第２の半導体装置の製造方法において、シリコン膜に第１の領域と第２の領域を形成する工程では、シリコン膜の上部領域に形成される第１の領域と第２の領域の境界位置と、シリコン膜の下部領域に形成される第１の領域と第２の領域の境界位置とが、第１の領域と第２の領域の隣り合う方向にずれて形成されることが好ましい。
【００２７】
上記第２の半導体装置の製造方法において、第１の不純物をイオン注入する工程及び第２の不純物をイオン注入する工程を行った後で、第３の不純物をイオン注入する工程の前に、基板に熱処理を行うことにより、シリコン膜中の第１の不純物及び第２の不純物を拡散する工程を有してあってもよい。
【００２８】
上記第２の半導体装置の製造方法において、金属シリサイド膜を形成する工程では、シリコン膜のうち、第１の領域と第２の領域の境界位置が第２の形成領域側に入り込んで形成されている上部領域をシリサイド化して金属シリサイド膜を形成することが好ましい。
【００２９】
本発明の第３の半導体装置の製造方法は、半導体基板上にシリコン膜を形成する工程と、シリコン膜の第１の形成領域に、第１導電型の第１の不純物をイオン注入する工程と、シリコン膜の第１の形成領域に隣接する第２の形成領域に、第２の導電型の第２の不純物をイオン注入する工程と、第１の不純物をイオン注入する工程及び第２の不純物をイオン注入する工程を行った後に、シリコン膜上に上部シリコン膜を形成する工程と、上部シリコン膜における第１の形成領域と、第２の形成領域のうちの第１の形成領域と隣接した第１の形成領域近傍の一部の領域とに、第１の導電型の第３の不純物をイオン注入する工程と、第３の不純物をイオン注入する工程の後に、基板に第１の不純物、第２の不純物及び第３の不純物を活性化するための熱処理を行うことにより、シリコン膜及び上部シリコン膜に第１導電型の第１の領域と第２導電型の第２の領域を形成する工程と、シリコン膜及び上部シリコン膜に第１の領域と第２の領域を形成する工程の後に、上部シリコン膜をシリサイド化して金属シリサイド膜を形成する工程とを有する。
【００３０】
上記第３の半導体装置の製造方法において、シリコン膜及び上部シリコン膜に第１の領域と第２の領域を形成する工程では、上部シリコン膜に形成される第１の領域と第２の領域の境界位置と、シリコン膜に形成される第１の領域と第２の領域の境界位置とが、第１の領域と第２の領域の隣り合う方向にずれて形成されることが好ましい。
【００３１】
上記第３の半導体装置の製造方法において、第３の不純物をイオン注入する工程では、第３の不純物のピーク濃度位置が上部シリコン膜中になるようにイオン注入することが好ましい。
【００３２】
本発明の第４の半導体装置の製造方法は、半導体基板上にシリコン膜を形成する工程と、シリコン膜の第１の形成領域に、第１導電型の第１の不純物をイオン注入する工程と、シリコン膜の第１の形成領域に隣接する第２の形成領域に、第２の導電型の第２の不純物をイオン注入する工程と、第１の不純物をイオン注入する工程及び第２の不純物をイオン注入する工程を行った後に、シリコン膜上に金属膜を形成する工程と、金属膜における第１の形成領域と、第２の形成領域のうちの第１の形成領域と隣接した第１の形成領域近傍の一部の領域とに、第１の導電型の第３の不純物をイオン注入する工程と、第３の不純物をイオン注入する工程の後に、基板に熱処理行うことにより、シリコン膜と金属膜と反応させて金属シリサイド膜を形成する工程とを有する。
【００３３】
上記第４の半導体装置の製造方法において、第３の不純物をイオン注入する工程では、第３の不純物のピーク濃度位置が金属膜中になるようにイオン注入することが好ましい。
【００３４】
これら第１〜第４の半導体装置の製造方法によれば、シリコン膜と金属シリサイド膜とでゲート電極等の配線が構成され、金属シリサイド膜のＰＮ接合境界部とシリコン膜のＰＮ接合境界部とがずれて形成されることにより、金属シリサイド膜のＰＮ接合境界部でシリサイド形成不良（金属シリサイド膜の断線）が発生しても、その個所ではＰＮ接合境界部ではないシリコン膜中を電流が流れ、電気的に断線することなく配線の著しい抵抗上昇を回避することができる。
【発明の効果】
【００３５】
本発明の半導体装置及びその製造方法によれば、シリコン膜と金属シリサイド膜とで構成されるゲート電極等の配線において、金属シリサイド膜のＰＮ接合境界部でシリサイド形成不良が発生しても、その個所ではＰＮ接合境界部ではないシリコン膜中を電流が流れ、電気的に断線することなく配線の著しい抵抗上昇を回避することができる。したがって、配線幅を太くしたりして高集積化を妨げることなく、金属シリサイド膜のＰＮ接合境界における断線による配線の高抵抗化を抑制することができ、集積回路不良の防止を実現することができる。
【発明を実施するための最良の形態】
【００３６】
（第1の実施形態）
以下、本発明の第1の実施形態に係る半導体装置の製造方法について図面を参照して詳しく説明する。
【００３７】
図１（ａ）〜（ｅ）は、本発明の第1の実施形態に係る半導体装置の製造工程を示す断面図である。この断面図は、ゲート幅方向の断面図であり、シリサイド膜の形成されたデュアルゲート構造を有する半導体装置の製造方法を示したものである。
【００３８】
まず、図１（ａ）に示すように、シリコン基板１００に活性領域を取り囲み、Ｎチャンネル型トランジスタ（ＮｃｈＴｒ）形成領域ＮＴＲとＰチャンネル型トランジスタ（ＰｃｈＴｒ）形成領域ＰＴＲとを区画するシャロートレンチアイソレーション（ＳＴＩ）からなる素子分離領域１１を形成する。その後、シリコン基板１００上にシリコン酸化膜からなる厚さ２ｎｍのゲート絶縁膜１２及び厚さ２００ｎｍの多結晶シリコン膜１３を順次形成する。
【００３９】
次に、図１（ｂ）に示すように、多結晶シリコン膜１３上に、ＰｃｈＴｒ形成領域ＰＴＲを覆い、ＮｃｈＴｒ形成領域ＮＴＲに開口を有するレジスト１４を形成した後、レジスト１４をマスクにしてＮｃｈＴｒ形成領域ＮＴＲの多結晶シリコン膜１３にＮ型不純物であるリン（Ｐ+）イオンを注入エネルギー約３０ｋｅＶ、ドーズ量８×１０15／ｃｍ2の注入条件でイオン注入する。このとき、リンのピーク濃度位置１５は、多結晶シリコン膜１３中の下部領域になるようにする。その後、レジスト１４を除去した後、多結晶シリコン膜１３をゲート電極形状にパターニングする。
【００４０】
次に、図１（ｃ）に示すように、多結晶シリコン膜１３上に、ＮｃｈＴｒ形成領域ＮＴＲを覆い、ＰｃｈＴｒ形成領域ＰＴＲに開口を有するレジスト１６を形成した後、レジスト１６をマスクにしてＰｃｈＴｒ形成領域ＰＴＲの多結晶シリコン膜１３にＰ型不純物であるボロン（Ｂ+）イオンを注入エネルギー約１ｋｅＶ、ドーズ量３×１０15／ｃｍ2の注入条件でイオン注入する。このとき、ボロンのピーク濃度位置１７は、多結晶シリコン膜１３中の上部領域になるようにする。これにより、ＮｃｈＴｒ形成領域ＮＴＲの多結晶シリコン膜１３に注入したリンのピーク濃度位置１５よりもボロンのピーク濃度位置１７の方が上部になるようにする。その後、レジスト１６を除去する。
【００４１】
次に、図１（ｄ）に示すように、シリコン基板１００に熱処理を行って、多結晶シリコン膜１３中に注入された不純物を活性化する。この熱処理によって、多結晶シリコン膜１３中のリンとボロンが拡散して、Ｎ型多結晶シリコン領域１３ａとＰ型多結晶シリコン領域１３ｂが形成される。このとき、ＰＮ境界領域ではリンとボロンの濃度比が入れ替わる境界１８が、相対的に多結晶シリコン膜１３上部(多結晶シリコン膜１３表面から４０ｎｍ程度の深さまで)ではＮｃｈＴｒ形成領域ＮＴＲ側に、多結晶シリコン膜１３下部ではＰｃｈＴｒ形成領域ＰＴＲ側に張り出すように形成される。その後、多結晶シリコン膜１３上に、金属膜として例えばコバルト膜１９を１０ｎｍ程度堆積する。このとき、コバルト膜１９上にＴｉＮ膜を形成しても良い。
【００４２】
次に、図１（ｅ）に示すように、シリコン基板１００に４３０℃で９０秒間の第１の短時間熱処理（ＲＴＡ）を施し、多結晶シリコン膜１３のシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチなコバルトシリサイド膜（ＣｏＳｉとＣｏ2Ｓｉとの混合体）を形成する。その後、硫酸と過酸化水素水の混合液などの溶液を用いて、未反応のまま残存するコバルト膜１９を選択的に除去することによって、多結晶シリコン膜１３上にコバルトリッチなコバルトシリサイド膜を選択的に残置させる。その後、シリコン基板１００に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、コバルトリッチなコバルトシリサイド膜を構造的に安定なコバルトシリサイド膜２０（ＣｏＳｉ2膜）に変換する。このとき、図１（ｄ）に示すＰＮ接合境界１８がＮｃｈＴｒ形成領域ＮＴＲ側に形成されている多結晶シリコン膜１３の上部領域をシリサイド化してコバルトシリサイド膜２０を形成する。
【００４３】
なお、上記実施形態では、リンイオン注入後に多結晶シリコン膜１３をゲート電極形状にパターニングをしたが、図１（ｃ）に示すボロン注入工程後に多結晶シリコン膜１３のパターニングをしてもよい。この場合には、図１（ｂ）に示すリン注入工程と、図１（ｃ）に示すボロン注入工程とは順序が逆になってもよい。
【００４４】
本実施形態によれば、図１（ｄ）に示すように、多結晶シリコン膜１３の上部におけるＰＮ接合境界１８の位置に比べて、多結晶シリコン膜１３の下部におけるＰＮ接合境界１８の位置がＰｃｈＴｒ形成領域ＰＴＲ側に張り出して形成される。このため、多結晶シリコン膜１３上にコバルトシリサイド膜２０を形成すると、コバルトシリサイド膜２０中のＰＮ接合境界１８ａは、ＮｃｈＴｒ形成領域ＮＴＲ側に入り込んだ位置（シリサイド膜を形成する前の多結晶シリコン膜１３上部におけるＰＮ接合境界の位置）となる。これに対して、多結晶シリコン膜１３中のＰＮ接合境界１８はＰｃｈＴｒ形成領域ＰＴＲ側に入り込んだ位置となる。
【００４５】
これにより、コバルトシリサイド膜２０中の境界１８ａでシリサイドの断線２１が生じた場合、図中の矢印２２に示すように、電流の経路は、断線２１箇所以外ではコバルトシリサイド膜２０中を流れ、断線２１箇所ではＮ型多結晶シリコン領域１３ａ中を流れる。従って、多結晶シリコン膜１３のＰＮ接合に逆バイアスが印加されても、電流経路に直接ＰＮ接合境界が影響を及ぼさないため、著しい抵抗上昇を回避することができ集積回路での不良の発生を抑えることができる。したがって、配線幅を太くしたりして高集積化を妨げることなく、コバルトシリサイド膜２０のＰＮ接合境界における断線による配線の高抵抗化を抑制することができ、集積回路不良の防止を実現することができる。
【００４６】
なお、本実施形態ではシリサイド膜を形成するための金属膜としてコバルトを用いたが、チタンまたはニッケル等他にシリサイドを形成する金属を用いても良い。
【００４７】
また、Ｐｃｈ−ＭＯＳＴｒのゲート電極における空乏化を低減するために、図１（ｃ）に示す工程で注入したボロンよりも高いエネルギー且つ、低いドーズ量（例えば、３ｋｅＶ、１×１０15／ｃｍ2）で、ＰｃｈＴｒ形成領域ＰＴＲにボロンをイオン注入しても良い。このときのボロンのドーズ量は、ＮｃｈＴｒ形成領域ＮＴＲに注入したリンの横方向への拡散に影響を及ぼさない程度にすることが望ましい。
【００４８】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置の製造方法について図面を参照して詳しく説明する。
【００４９】
図２（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図である。この断面図は、ゲート幅方向の断面図であり、シリサイド膜の形成されたデュアルゲート構造を有する半導体装置の製造方法を示したものである。
【００５０】
まず、図２（ａ）に示すように、シリコン基板１００に活性領域を取り囲み、Ｎチャンネル型トランジスタ（ＮｃｈＴｒ）形成領域ＮＴＲとＰチャンネル型トランジスタ（ＰｃｈＴｒ）形成領域ＰＴＲとを区画するシャロートレンチアイソレーション（ＳＴＩ）からなる素子分離領域１１を形成する。その後、シリコン基板１００上にシリコン酸化膜からなる厚さ２ｎｍのゲート絶縁膜１２及び厚さ２００ｎｍの多結晶シリコン膜１３を順次形成する。
【００５１】
次に、図２（ｂ）に示すように、多結晶シリコン膜１３上に、ＰｃｈＴｒ形成領域ＰＴＲを覆い、ＮｃｈＴｒ形成領域ＮＴＲに開口を有するレジスト１４を形成した後、レジスト１４をマスクにしてＮｃｈＴｒ形成領域ＮＴＲの多結晶シリコン膜１３にＮ型不純物であるリン（Ｐ+）イオンを注入エネルギー約３０ｋｅＶ、ドーズ量６×１０15／ｃｍ2の注入条件でイオン注入する。その後、レジスト１４を除去した後、多結晶シリコン膜１３をゲート電極形状にパターニングする。
【００５２】
次に、図２（ｃ）に示すように、多結晶シリコン膜１３上に、ＮｃｈＴｒ形成領域ＮＴＲを覆い、ＰｃｈＴｒ形成領域ＰＴＲに開口を有するレジスト１６を形成した後、レジスト１６をマスクにしてＰｃｈＴｒ形成領域ＰＴＲの多結晶シリコン膜１３にＰ型不純物であるボロン（Ｂ+）イオンを注入エネルギー約３ｋｅＶ、ドーズ量４×１０15／ｃｍ2の注入条件でイオン注入する。その後、レジスト１６を除去する。
【００５３】
次に、図２（ｄ）に示すように、多結晶シリコン膜１３上に、ＮｃｈＴｒ形成領域ＮＴＲ及びＰｃｈＴｒ形成領域ＰＴＲの端部領域に開口を有するレジスト２３を形成する。このレジスト２３は、リン注入領域（図２（ｂ））とボロン注入領域（図２（ｃ））との境界からボロン注入領域（ＰｃｈＴｒ形成領域ＰＴＲ）に入り込んだ位置まで開口されている。その後、レジスト２３をマスクにしてＮｃｈＴｒ形成領域ＮＴＲ及びＰｃｈＴｒ形成領域ＰＴＲの端部領域の多結晶シリコン膜１３にＮ型不純物である砒素（Ａｓ+）イオンを注入エネルギー約３ｋｅＶ、ドーズ量３×１０15／ｃｍ2の注入条件でイオン注入する。その後、レジスト２３を除去する。
【００５４】
次に、図２（ｅ）に示すように、シリコン基板１００に熱処理を行って、多結晶シリコン膜１３中に注入された不純物を活性化する。この熱処理によって、多結晶シリコン膜１３中のリン及び砒素とボロンが拡散して、Ｎ型多結晶シリコン領域１３ａとＰ型多結晶シリコン領域１３ｂが形成される。このとき、ＰＮ境界領域ではリン及び砒素とボロンの濃度比が入れ替わるＰＮ接合境界２４が、相対的に多結晶シリコン膜１３上部(多結晶シリコン膜１３表面から４０ｎｍ程度の深さまで)ではＰｃｈＴｒ形成領域ＰＴＲ側に張り出すように形成され、多結晶シリコン膜１３下部ではＮｃｈＴｒ形成領域ＮＴＲとＰｃｈＴｒ形成領域ＰＴＲの境界付近に形成される。その後、多結晶シリコン膜１３上に、金属膜として例えばコバルト膜１９を１０ｎｍ程度堆積する。このとき、コバルト膜１９上にＴｉＮ膜を形成しても良い。
【００５５】
次に、図２（ｆ）に示すように、シリコン基板１００に４３０℃で９０秒間の第１の短時間熱処理（ＲＴＡ）を施し、多結晶シリコン膜１３のシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチなコバルトシリサイド膜（ＣｏＳｉとＣｏ2Ｓｉとの混合体）を形成する。その後、硫酸と過酸化水素水の混合液などの溶液を用いて、未反応のまま残存するコバルト膜１９を選択的に除去することによって、多結晶シリコン膜１３上にコバルトリッチなコバルトシリサイド膜を選択的に残置させる。その後、シリコン基板１００に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、コバルトリッチなコバルトシリサイド膜を構造的に安定なコバルトシリサイド膜２０（ＣｏＳｉ2膜）に変換する。このとき、図２（ｅ）に示すＰＮ接合境界２４がＰｃｈＴｒ形成領域ＰＴＲ側に大きく張り出して形成されている多結晶シリコン膜１３の上部領域をシリサイド化してコバルトシリサイド膜２０を形成する。
【００５６】
なお、上記実施形態では、リンイオン注入後に多結晶シリコン膜１３をゲート電極形状にパターニングをしたが、図２（ｃ）に示すボロン注入工程後に多結晶シリコン膜１３のパターニングをしてもよい。この場合には、図２（ｂ）に示すリン注入工程と、図２（ｃ）に示すボロン注入工程とは順序が逆になってもよい。
【００５７】
本実施形態によれば、図２（ｅ）に示すように、多結晶シリコン膜１３の下部におけるＰＮ接合境界２４の位置に比べて、多結晶シリコン膜１３の上部におけるＰＮ接合境界２４の位置がＰｃｈＴｒ形成領域ＰＴＲ側に張り出して形成される。このため、多結晶シリコン膜１３上にコバルトシリサイド膜２０を形成すると、コバルトシリサイド膜２０中のＰＮ接合境界２４ａは、ＰｃｈＴｒ形成領域ＰＴＲ側に入り込んだ位置（シリサイド膜を形成する前の多結晶シリコン膜１３上部におけるＰＮ接合境界の位置）となる。これに対して、多結晶シリコン膜１３中のＰＮ接合境界２４はＮｃｈＴｒ形成領域ＮＴＲとＰｃｈＴｒ形成領域ＰＴＲとの境界付近の位置となる。
【００５８】
これにより、コバルトシリサイド膜２０中の境界２４ａでシリサイドの断線２１が生じた場合、図中の矢印２２に示すように、電流の経路は、断線２１箇所以外ではコバルトシリサイド膜２０中を流れ、断線２１箇所ではＰ型多結晶シリコン領域１３ｂ中を流れる。従って、多結晶シリコン膜１３のＰＮ接合に逆バイアスが印加されても、電流経路に直接ＰＮ接合境界が影響を及ぼさないため、著しい抵抗上昇を回避することができ集積回路での不良の発生を抑えることができる。したがって、配線幅を太くしたりして高集積化を妨げることなく、コバルトシリサイド膜２０のＰＮ接合境界における断線による配線の高抵抗化を抑制することができ、集積回路不良の防止を実現することができる。
【００５９】
なお、本実施形態では、図２（ｄ）に示す工程で、砒素注入した後に、図２（ｅ）の工程で、リン、砒素及びボロンを活性化する熱処理を行ったが、砒素を注入する前にリン及びボロンを活性化するための熱処理を行い、その後に砒素注入及び砒素を活性化するための熱処理を行っても良い。これにより、多結晶シリコン膜１３の上部におけるＰＮ接合境界をＰｃｈＴｒ形成領域ＰＴＲ側に、より確実に張り出させることができる。
【００６０】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置の製造方法について図面を参照して詳しく説明する。
【００６１】
図３（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図である。この断面図は、ゲート幅方向の断面図であり、シリサイド膜の形成されたデュアルゲート構造を有する半導体装置の製造方法を示したものである。
【００６２】
まず、図３（ａ）に示すように、シリコン基板１００に活性領域を取り囲み、Ｎチャンネル型トランジスタ（ＮｃｈＴｒ）形成領域ＮＴＲとＰチャンネル型トランジスタ（ＰｃｈＴｒ）形成領域ＰＴＲとを区画するシャロートレンチアイソレーション（ＳＴＩ）からなる素子分離領域１１を形成する。その後、シリコン基板１００上にシリコン酸化膜からなる厚さ２ｎｍのゲート絶縁膜１２及び厚さ１６０ｎｍの多結晶シリコン膜１３を順次形成する。
【００６３】
次に、図３（ｂ）に示すように、多結晶シリコン膜１３上に、ＰｃｈＴｒ形成領域ＰＴＲを覆い、ＮｃｈＴｒ形成領域ＮＴＲに開口を有するレジスト１４を形成した後、レジスト１４をマスクにしてＮｃｈＴｒ形成領域ＮＴＲの多結晶シリコン膜１３にＮ型不純物であるリン（Ｐ+）イオンを注入エネルギー約２０ｋｅＶ、ドーズ量５×１０15／ｃｍ2の注入条件でイオン注入する。その後、レジスト１４を除去する。
【００６４】
次に、図３（ｃ）に示すように、多結晶シリコン膜１３上に、ＮｃｈＴｒ形成領域ＮＴＲを覆い、ＰｃｈＴｒ形成領域ＰＴＲに開口を有するレジスト１６を形成した後、レジスト１６をマスクにしてＰｃｈＴｒ形成領域ＰＴＲの多結晶シリコン膜１３にＰ型不純物であるボロン（Ｂ+）イオンを注入エネルギー約３ｋｅＶ、ドーズ量３×１０15／ｃｍ2の注入条件でイオン注入する。その後、レジスト１６を除去する。
【００６５】
次に、図３（ｄ）に示すように、多結晶シリコン膜１３上の自然酸化膜ウェットエッチングにより除去した後、厚さ４０ｎｍ程度の多結晶シリコン膜２５を形成する。その後、多結晶シリコン膜２５上に、ＮｃｈＴｒ形成領域ＮＴＲ及びＰｃｈＴｒ形成領域ＰＴＲの端部領域に開口を有するレジスト２３を形成する。このレジスト２３は、リン注入領域（図３（ｂ））とボロン注入領域（図３（ｃ））との境界からボロン注入領域（ＰｃｈＴｒ形成領域ＰＴＲ）に入り込んだ位置まで開口されている。その後、レジスト２３をマスクにしてＮｃｈＴｒ形成領域ＮＴＲ及びＰｃｈＴｒ形成領域ＰＴＲの端部領域の多結晶シリコン膜２５にＮ型不純物である砒素（Ａｓ+）イオンを注入エネルギー約３ｋｅＶ、ドーズ量３×１０15／ｃｍ2の注入条件でイオン注入する。このとき、砒素のピーク濃度位置が多結晶シリコン膜２５中になるような注入エネルギーで注入する。その後、レジスト２３を除去した後、多結晶シリコン膜１３、２５をゲート電極形状にパターニングする。
【００６６】
次に、図３（ｅ）に示すように、シリコン基板１００に熱処理を行って、多結晶シリコン膜１３、２５中に注入された不純物を活性化する。この熱処理によって、多結晶シリコン膜１３、２５中のリン及び砒素とボロンが拡散して、Ｎ型多結晶シリコン領域１３ａ、２５ａとＰ型多結晶シリコン領域１３ｂ、２５ｂが形成される。このとき、多結晶シリコン膜１３中のボロンが多結晶シリコン膜２５中に拡散する。さらに、ボロンの拡散係数は砒素より大きく、砒素が注入されていない領域の多結晶シリコン膜２５は、ボロンの拡散によりＰ型になるが、砒素が注入されている領域の多結晶シリコン膜２５では砒素の濃度の方が高いためＮ型になる。これにより、多結晶シリコン膜２５に形成されるＰＮ接合境界２４が多結晶シリコン膜１３に形成されるＰＮ接合境界２４に比較して相対的にＰｃｈＴｒ形成領域ＰＴＲ側に張り出させることができる。その後、多結晶シリコン膜２５上に、金属膜として例えばコバルト膜１９を１０ｎｍ程度堆積する。このとき、コバルト膜１９上にＴｉＮ膜を形成しても良い。
【００６７】
次に、図３（ｆ）に示すように、シリコン基板１００に４３０℃で９０秒間の第１の短時間熱処理（ＲＴＡ）を施し、多結晶シリコン膜２５のシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチなコバルトシリサイド膜（ＣｏＳｉとＣｏ2Ｓｉとの混合体）を形成する。このとき、多結晶シリコン膜２５は、コバルトと反応してほとんどがコバルトシリサイド膜になる。その後、硫酸と過酸化水素水の混合液などの溶液を用いて、未反応のまま残存するコバルト膜１９を選択的に除去することによって、多結晶シリコン膜１３上にコバルトリッチなコバルトシリサイド膜を選択的に残置させる。その後、シリコン基板１００に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、コバルトリッチなコバルトシリサイド膜を構造的に安定なコバルトシリサイド膜２０（ＣｏＳｉ2膜）に変換する。
【００６８】
なお、図３（ｂ）に示すリン注入工程と、図３（ｃ）に示すボロン注入工程とは順序が逆になってもよい。
【００６９】
本実施形態によれば、図３（ｅ）に示すように、多結晶シリコン膜１３におけるＰＮ接合境界２４の位置に比べて、多結晶シリコン膜２５におけるＰＮ接合境界２４の位置がＰｃｈＴｒ形成領域ＰＴＲ側に張り出して形成される。このため、多結晶シリコン膜１３上にコバルトシリサイド膜２０を形成すると、コバルトシリサイド膜２０中のＰＮ接合境界２４ａは、ＰｃｈＴｒ形成領域ＰＴＲ側に入り込んだ位置（シリサイド膜を形成する前の多結晶シリコン膜２５におけるＰＮ接合境界の位置）となる。これに対して、多結晶シリコン膜１３中のＰＮ接合境界２４はＮｃｈＴｒ形成領域ＮＴＲとＰｃｈＴｒ形成領域ＰＴＲとの境界付近の位置となる。
【００７０】
これにより、コバルトシリサイド膜２０中の境界２４ａでシリサイドの断線２１が生じた場合、図中の矢印２２に示すように、電流の経路は、断線２１箇所以外ではコバルトシリサイド膜２０中を流れ、断線２１箇所ではＰ型多結晶シリコン領域１３ｂ中を流れる。従って、多結晶シリコン膜１３のＰＮ接合に逆バイアスが印加されても、電流経路に直接ＰＮ接合境界が影響を及ぼさないため、著しい抵抗上昇を回避することができ集積回路での不良の発生を抑えることができる。したがって、配線幅を太くしたりして高集積化を妨げることなく、コバルトシリサイド膜２０のＰＮ接合境界における断線による配線の高抵抗化を抑制することができ、集積回路不良の防止を実現することができる。
【００７１】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置の製造方法について図面を参照して詳しく説明する。
【００７２】
図４（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図である。この断面図は、ゲート幅方向の断面図であり、シリサイド膜の形成されたデュアルゲート構造を有する半導体装置の製造方法を示したものである。
【００７３】
まず、図４（ａ）に示すように、シリコン基板１００に活性領域を取り囲み、Ｎチャンネル型トランジスタ（ＮｃｈＴｒ）形成領域ＮＴＲとＰチャンネル型トランジスタ（ＰｃｈＴｒ）形成領域ＰＴＲとを区画するシャロートレンチアイソレーション（ＳＴＩ）からなる素子分離領域１１を形成する。その後、シリコン基板１００上にシリコン酸化膜からなる厚さ２ｎｍのゲート絶縁膜１２及び厚さ２００ｎｍの多結晶シリコン膜１３を順次形成する。
【００７４】
次に、図４（ｂ）に示すように、多結晶シリコン膜１３上に、ＰｃｈＴｒ形成領域ＰＴＲを覆い、ＮｃｈＴｒ形成領域ＮＴＲに開口を有するレジスト１４を形成した後、レジスト１４をマスクにしてＮｃｈＴｒ形成領域ＮＴＲの多結晶シリコン膜１３にＮ型不純物であるリン（Ｐ+）イオンを注入エネルギー約３０ｋｅＶ、ドーズ量６×１０15／ｃｍ2の注入条件でイオン注入する。その後、レジスト１４を除去した後、多結晶シリコン膜１３をゲート電極形状にパターニングする。
【００７５】
次に、図４（ｃ）に示すように、多結晶シリコン膜１３上に、ＮｃｈＴｒ形成領域ＮＴＲを覆い、ＰｃｈＴｒ形成領域ＰＴＲに開口を有するレジスト１６を形成した後、レジスト１６をマスクにしてＰｃｈＴｒ形成領域ＰＴＲの多結晶シリコン膜１３にＰ型不純物であるボロン（Ｂ+）イオンを注入エネルギー約３ｋｅＶ、ドーズ量４×１０15／ｃｍ2の注入条件でイオン注入する。その後、レジスト１６を除去する。
【００７６】
次に、図４（ｄ）に示すように、多結晶シリコン膜１３中のボロン及びリンを活性化するための熱処理を行う。これにより、ＮｃｈＴｒ形成領域ＮＴＲとＰｃｈＴｒ形成領域ＰＴＲの境界付近にＰＮ接合境界２４が形成される。その後、多結晶シリコン膜１３上に、金属膜として例えばコバルト膜１９を１０ｎｍ程度堆積する。このとき、コバルト膜１９上にＴｉＮ膜を形成しても良い。その後、コバルト膜１９上に、ＮｃｈＴｒ形成領域ＮＴＲ及びＰｃｈＴｒ形成領域ＰＴＲの端部領域に開口を有するレジスト２３を形成する。このレジスト２３は、リン注入領域（図４（ｂ））とボロン注入領域（図４（ｃ））との境界からボロン注入領域（ＰｃｈＴｒ形成領域ＰＴＲ）に入り込んだ位置まで開口されている。その後、レジスト２３をマスクにしてＮｃｈＴｒ形成領域ＮＴＲ及びＰｃｈＴｒ形成領域ＰＴＲの端部領域のコバルト膜１９にＮ型不純物である砒素（Ａｓ+）イオンを注入エネルギー約１ｋｅＶ、ドーズ量３×１０15／ｃｍ2の注入条件でイオン注入する。このとき、砒素のピーク濃度位置がコバルト膜１９中になるような注入エネルギーで注入する。これにより、コバルト膜１９がマスクとなり多結晶シリコン膜１３には砒素がほとんど注入されない。その後、レジスト２３を除去する。
【００７７】
次に、図４（ｅ）に示すように、シリコン基板１００に４３０℃で９０秒間の第１の短時間熱処理（ＲＴＡ）を施し、多結晶シリコン膜１３のシリコン（Ｓｉ）とコバルト（Ｃｏ）とを反応させてコバルトリッチなコバルトシリサイド膜（ＣｏＳｉとＣｏ2Ｓｉとの混合体）を形成する。その後、硫酸と過酸化水素水の混合液などの溶液を用いて、未反応のまま残存するコバルト膜１９を選択的に除去することによって、多結晶シリコン膜１３上にコバルトリッチなコバルトシリサイド膜を選択的に残置させる。その後、シリコン基板１００に８５０℃で６０秒間の第２の短時間熱処理（ＲＴＡ）を行い、コバルトリッチなコバルトシリサイド膜を構造的に安定なコバルトシリサイド膜２０（ＣｏＳｉ2膜）に変換する。
【００７８】
なお、上記実施形態では、リンイオン注入後に多結晶シリコン膜１３をゲート電極形状にパターニングをしたが、図４（ｃ）に示すボロン注入工程後に多結晶シリコン膜１３のパターニングをしてもよい。この場合には、図４（ｂ）に示すリン注入工程と、図４（ｃ）に示すボロン注入工程とは順序が逆になってもよい。
【００７９】
本実施形態によれば、図４（ｄ）に示すように、ＮｃｈＴｒ形成領域ＮＴＲ及びＰｃｈＴｒ形成領域ＰＴＲの端部領域のコバルト膜１９に砒素を注入することにより、コバルトシリサイド膜２０中のＮ型、Ｐ型の不純物濃度比が入れ替わるＰＮ接合境界２６の位置が、多結晶シリコン膜１３におけるＰＮ接合境界２４の位置に比べて、ＰｃｈＴｒ形成領域ＰＴＲ側に張り出して形成される。このため、コバルトシリサイド膜２０中のＰＮ接合境界２６は、ＰｃｈＴｒ形成領域ＰＴＲ側に入り込んだ位置となる。これに対して、多結晶シリコン膜１３中のＰＮ接合境界２４はＮｃｈＴｒ形成領域ＮＴＲとＰｃｈＴｒ形成領域ＰＴＲとの境界付近の位置となる。
【００８０】
これにより、コバルトシリサイド膜２０中のＰＮ接合境界２６でシリサイドの断線２１が生じた場合、図中の矢印２２に示すように、電流の経路は、断線２１箇所以外ではコバルトシリサイド膜２０中を流れ、断線２１箇所ではＰ型多結晶シリコン領域１３ｂ中を流れる。従って、多結晶シリコン膜１３のＰＮ接合に逆バイアスが印加されても、電流経路に直接ＰＮ接合境界が影響を及ぼさないため、著しい抵抗上昇を回避することができ集積回路での不良の発生を抑えることができる。したがって、配線幅を太くしたりして高集積化を妨げることなく、コバルトシリサイド膜２０のＰＮ接合境界における断線による配線の高抵抗化を抑制することができ、集積回路不良の防止を実現することができる。
【産業上の利用可能性】
【００８１】
本発明にかかる半導体装置及びその製造方法は、シリサイド膜を有するデュアルゲート構造の半導体装置等に有用である。
【図面の簡単な説明】
【００８２】
【図１】（ａ）〜（ｅ）は、本発明の第１の実施形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｆ）は、本発明の第２の実施形態に係る半導体装置の製造工程を示す断面図
【図３】（ａ）〜（ｆ）は、本発明の第３の実施形態に係る半導体装置の製造工程を示す断面図
【図４】（ａ）〜（ｅ）は、本発明の第４の実施形態に係る半導体装置の製造工程を示す断面図
【図５】（ａ）〜（ｆ）は、従来の半導体装置の製造工程を示す断面図
【図６】図５（ｃ）に示す工程の後に、多結晶シリコン膜をパターニングした後のゲート電極の構造を示す平面図
【符号の説明】
【００８３】
１１  素子分離領域
１２  ゲート絶縁膜
１３  多結晶シリコン膜
１３ａ  Ｎ型多結晶シリコン領域
１３ｂ  Ｐ型多結晶シリコン領域
１４  レジスト
１５  リンのピーク濃度位置
１６  レジスト
１７  ボロンのピーク濃度位置
１８  多結晶シリコン膜中のＰＮ接合境界
１８ａ  コバルトシリサイド膜中のＰＮ接合境界
１９  コバルト膜
２０  コバルトシリサイド膜
２１  断線
２２  電流経路
２３  レジスト
２４  多結晶シリコン膜中のＰＮ接合境界
２４ａ  コバルトシリサイド膜中のＰＮ接合境界
２５  多結晶シリコン膜
２５ａ  Ｎ型多結晶シリコン領域
２５ｂ  Ｐ型多結晶シリコン領域
２６  コバルトシリサイド膜中のＰＮ接合境界
【図１】
2005129615.tif 000003
【図２】
2005129615.tif 000004
【図３】
2005129615.tif 000005
【図４】
2005129615.tif 000006
【図５】
2005129615.tif 000007
【図６】
2005129615.tif 000008