(57)【要約】【課題】より早い段階で、問題のある回路パスに対処することを可能にする特定用途向け集積回路（ＡＳＩＣ）の設計方法を提供する。【解決手段】本方法は、（ａ）ＡＳＩＣ設計のネットのファンアウトの濃度に従って見積られたパス遅延を利用して、ＡＳＩＣ設計のルーティングを行う前に、ＡＳＩＣ設計の複数のバージョンに対して静的タイミング解析を複数回行うステップ（２０２）、および（ｂ）ＡＳＩＣ設計の現バージョン内で見積られたルーティング距離から計算されるパス遅延を利用して、ＡＳＩＣ設計のルーティングを行う前に、ＡＳＩＣ設計の複数のバージョンに対して静的タイミング解析を複数回行うステップ（２０３）を備え、ステップ（ａ）は、ステップ（ｂ）より頻繁に行われる。【選択図】図２
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【特許請求の範囲】
【請求項１】
特定用途向け集積回路（ＡＳＩＣ）の設計方法であって、
（ａ）ＡＳＩＣ設計のフロアプランニングを行うステップ（１０３）、
（ｂ）前記ＡＳＩＣ設計のレイアウトを行うステップ（４０２）、
（ｃ）前記ＡＳＩＣ設計のルーティングを行うステップ、
（ｄ）前記ＡＳＩＣ設計のネットのファンアウトの濃度に従って見積られたパス遅延を利用して、ステップ（ａ）およびステップ（ｂ）の期間中に、前記ＡＳＩＣ設計の複数のバージョンに対して静的タイミング解析を複数回行うステップ（２０２）、および
（ｅ）前記ＡＳＩＣ設計の現バージョン内で見積られたルーティング距離から計算されるパス遅延を利用して、ステップ（ａ）およびステップ（ｂ）の期間中に、前記ＡＳＩＣ設計の複数のバージョンに対して静的タイミング解析を複数回行うステップ（２０３）
を備え、
ステップ（ｄ）は、ステップ（ｅ）よりも頻繁に行われる設計方法。
【請求項２】
前記ＡＳＩＣ設計がタイミング要求を満たさないことを、スタイナ木解析によって決定するステップ
をさらに備える請求項１に記載の設計方法。
【請求項３】
タイミング要求を満たさない前記ＡＳＩＣ設計の回路パスにフラグを立てるステップ（３０３）
をさらに備える請求項１に記載の設計方法。
【請求項４】
前記フラグを立てた回路パスを前記タイミング要求に適合させるため、少なくとも１つのＡＳＩＣ設計プロセスを繰り返すステップ
をさらに備える請求項３に記載の設計方法。
【請求項５】
前記少なくとも１つのＡＳＩＣ設計プロセスは、論理合成（１０４）である
請求項４に記載の設計方法。
【請求項６】
ステップ（ａ）およびステップ（ｂ）を繰り返す前に、レジスタ転送言語の記述を修正するステップ
をさらに備える請求項４に記載の設計方法。
【請求項７】
前記ネットのファンアウトの濃度に付随するタイミング遅延を見積るのに利用された配線負荷モデルを修正するため、スタイナ木から見積られた静的タイミング解析を利用するステップ（３０２）
をさらに備える請求項１に記載の設計方法。
【請求項８】
配線負荷テーブルを更新するステップ
をさらに備える請求項７に記載の設計方法。
【請求項９】
前記配線負荷テーブルは、ファンアウトの複数の濃度値に関連したネットの見積られた容量負荷を含む請求項８に記載の設計方法。
【請求項１０】
前記ＡＳＩＣ設計の３次元モデリングおよび集中ＲＣ解析を利用して、前記ルーティングされたＡＳＩＣ設計に対してタイミング解析を行うステップ
をさらに含む請求項１に記載の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、回路設計に関し、具体的には、回路の開発中におけるタイミング解析を行う方法に関する。
【背景技術】
【０００２】
特定用途向け集積回路（ＡＳＩＣ）の設計は、通常、技術非依存型ハードウェア記述言語（ＨＤＬ）でＡＳＩＣの所望の論理回路または機能を記述することから始まる。適切なＨＤＬの例としては、レジスタ転送言語（ＲＴＬ）がある。ＲＴＬ言語は、ＡＳＩＣの機能を、特定のゲートや素子に関して定義するものではないので、技術非依存型言語と称される。その代わり、ＲＴＬ言語は、ＡＳＩＣが実行可能な論理操作と、ＡＳＩＣのレジスタに対する論理操作の結果とを指定することによって、ＡＳＩＣの機能を記述する。例えば、ＲＴＬの式 ＡＤＤ Ｒ１←Ｒ１＋Ｒ２は、レジスタ２の内容をレジスタ１の内容に加算して、その結果をレジスタ１に格納する論理要素の動作を記述することができる。
【０００３】
論理記述を最初に作成した後、ＨＤＬを機能シミュレーションに提供して、設計の挙動（ビヘイビア）を検証することができる。適切な検証に続いて、論理合成を行うことができ、この論理合成において、ゲートレベル要素が、定義された論理操作を実装するように選択される。ゲート要素は、通常、ＡＳＩＣベンダーによって提供されるセル要素のライブラリから選択される。セル要素は、特定の製造プロセスに付随する物理的な論理要素を表す。セル要素は、特定の論理要素、そのサイズ、ポートの個数および位置、その各動作に付随する遅延等を特定することができる。診断及びテストのために、付加的な論理回路（例えば、スキャン要素）が含まれることがある。
【０００４】
ゲートレベル設計を使用して、最初の回路分割を行うことができる。この分割は、一般に「フロアプランニング」と呼ばれる。この設計段階で、最初の回路サイズの見積りが行われる。さらに、その後のレイアウトプロセスを円滑にするため、都合よくグループ化できる関連する回路要素が特定される。論理シミュレーションおよび静的タイミング解析を行うことによって、ゲートレベル設計を検証することができ、また、タイミングパラメータの見積りを抽出することができる。正規の検証およびテスト機構検証を行うことによって、所望の機能的な挙動が維持されることを保証できる。また、特定技術向けの検証も行うことによって、設計が、セルライブラリのセル向けに選択された技術に特有の設計制約条件に違反していないことを保証できる。
【０００５】
ゲートレベル設計および静的タイミング解析中に生成されるタイミング情報は、適当なデータベースに統合することができる。このデータベースは、デバイスの物理的な実現に従ったデバイスのレイアウトに役立つ。典型的なレイアウト手順は、分割（例えば、関連する回路要素をグループ化）するステップと、回路要素を配置するステップと、ルーティング（例えば、回路要素間の配線を生成）するステップとを含む。レイアウト手順は、繰り返し形式で行われる。具体的には、本手順は、フロアプランニング段階中に指定された最初の分割から始まる。繰り返しによって、回路分割は、回路要素レベルまで精緻化される。続いて、これらのセルは、コスト関数によって決まる制約条件に従って配置される。これらの制約条件は、局所的なタイミングおよび電力について考慮すべき事項を反映することができる。配線相互接続のルーティングも、１組の制約条件に従って行われる。
【０００６】
最終的な静的タイミング解析は、ルーティングされたレイアウト設計に対して行われる。この最終的な静的解析は、通常、３次元モデリングおよび集中ＲＣ解析（lumped RC analysis）を利用して、計算を多用して実行される。最終的な静的タイミング解析が、回路経路のいずれかにおいて問題を特定すると、問題のある信号経路沿いのゲートにフラグを立てて、ゲートレベルの合成に戻ることによって、最適化サイクルが開始される。そのタイミング問題を解消するため、論理合成の改良が試みられる。この論理合成に続くステップのすべては、物理的なレイアウトが満足の行くものであると最終的な静的タイミング解析が判断するまで繰り返される。
【非特許文献１】F. K. Hwang,「The Rectilinear Steiner Problem」, 1979, Journal of Design Automation and Fault-Tolerant Computing, Vol.2, pp. 303-310
【発明の開示】
【発明が解決しようとする課題】
【０００７】
さまざまなステップを繰り返すことは、時間およびそれ以外の資源が余計に消費されるため、かなり不利であることが理解されよう。さらに、論理合成を繰り返しても、特定された問題が解決されない場合は、ＲＴＬ記述の修正が必要となり得る。しかしながら、これは、実質的に最初から設計をやり直すことを伴うので、最悪のシナリオである。
【０００８】
ＡＳＩＣの設計が、最終的な静的タイミング解析を広範囲にわたって満足するようにするために、タイミングの見積りを繰り返し行って、進捗中の設計が必要なタイミング制約条件に収束しつつあるかどうかを判断するようにすることができる。タイミングの見積りが、設計がタイミング制約条件を満たさないことを示しがちな場合は、その設計プロセスは、より前の時点の論理合成段階に戻ることができる。タイミングの見積りは、通常、比較的基本的な配線負荷モデル（wire load model）を利用することによって行われることが理解されよう。配線負荷モデルは、タイミング解析を行うのに必要な計算資源が比較的少ないことから使用される。したがって、本解析は、同時に行われる作業をほとんど妨害することはない。しかしながら、配線負荷モデルは正確さに欠けるので、このような解析の結果は、実際のタイミング遅延から大きくずれるおそれがある。したがって、従来技術のタイミング見積りでは、タイミング問題が明らかにされないおそれがある。
【課題を解決するための手段】
【０００９】
一実施形態において、本発明は、特定用途向け集積回路（ＡＳＩＣ）の設計方法を対象とする。本方法は、（ａ）ＡＳＩＣ設計のネットのファンアウトの濃度に従って見積られたパス遅延を利用して、ＡＳＩＣ設計のルーティングを行う前に、ＡＳＩＣ設計の複数のバージョンに対して静的タイミング解析を複数回行うステップ、および（ｂ）ＡＳＩＣ設計の現バージョン内で見積られたルーティング距離から計算されるパス遅延を利用して、ＡＳＩＣ設計のルーティングを行う前に、ＡＳＩＣ設計の複数のバージョンに対して静的タイミング解析を複数回行うステップを備え、ステップ（ａ）は、ステップ（ｂ）より頻繁に行われる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施形態では、ＡＳＩＣ設計の開発過程において、静的タイミング解析ソフトウェアツールを頻繁に実行することができる。静的タイミングとは、通常、ＡＳＩＣが必要なセットアップ時間およびホールド時間を満足するかどうかを判断するために、ＡＳＩＣの最も高い動作周波数で行われるタイミング解析を指す。本静的タイミング解析ソフトウェアツールは、回路を通過するパス（経路）を解析し、所定の関数またはアルゴリズムを利用して、そのパスを通る信号の遅延を見積ろうとするものである。必要なセットアップ時間またはホールド時間に違反する回路パスがあると、その回路パスが、更なる手直しのために特定される。
【００１１】
この頻繁に実行されるタイミング解析は、複雑度が低く、計算を多用することが少ないアルゴリズムを利用して、ＡＳＩＣ設計の現在の状態の遅延を見積ることができ、都合がよい。複雑度が低く、計算を多用することが少ないアルゴリズムを利用することによって、本発明の実施形態は、タイミング解析の計算を行うのにハードウェア資源をほとんど流用しないし、解析の準備および管理を行うのに人的資源もほとんど流用しない。したがって、頻繁に行われるタイミング解析は、他の進行中の回路設計プロセスを遅らせることもないし、妨害することもない。
【００１２】
少ない頻度で、複雑度が高いタイミング解析を、ＡＳＩＣのルーティングを行う前に実施することができる。この少ない頻度で実行されるタイミング解析によって、少ない頻度のタイミング解析は、より正確な結果を提供することができ、したがって、ＡＳＩＣ設計の開発が、物理的に実現可能な回路に向けて現実に進行していることを保証する。具体的には、少ない頻度で実行されるタイミング解析は、複数の目的を果たすことができる。少ない頻度で実行されるタイミング解析は、複雑度が低く、計算を多用することが少ないアルゴリズムの修正を可能にするフィードバックを提供することができる。したがって、複雑度が低く、計算を多用することが少ないアルゴリズムをさらに繰り返しても、既知の設計プロセスによって観察される程度まで、実際のタイミング遅延と異なることになるおそれはない。その上、少ない頻度で実行されるタイミング解析は、早い段階で重大なタイミング問題を特定することができる。十分に疑わしいタイミング問題が発見されると、ＡＳＩＣの設計開発は、既知のＡＳＩＣ設計手法に従って行われていた場合よりも早期の段階で、ＲＴＬコードを修正したり、論理合成を再適用したり、任意の適当な設計プロセスを繰り返したりすることができる。したがって、本発明の実施形態は、規定された性能要求に適応できない不適切なＡＳＩＣ設計の無駄な最適化を回避することができる。
【００１３】
本発明をより詳細に説明する前に、既知のＡＳＩＣ設計プロセスを概観することが適当である。図１は、従来技術によるＡＳＩＣ設計プロセス１００を示している。図１に示すように、集積回路設計は、設計入力ステップ１０１によって取り込まれる。設計入力ステップ１０１は、通常、ユーザが、集積回路の論理設計を図によって指定したり、ハードウェア記述言語（例えば、ＶＨＤＬ）によって指定したり、その双方によって指定したりすることを可能にする設計取り込みシステムによって円滑化される。
【００１４】
設計入力ステップ１０１が完了すると、通常、機能シミュレータを使って、設計の機能的な挙動が検証される（ステップ１０２）。検証された機能レベル記述（「機能設計」）に基づいて、論理合成が、ステップ１０４で行われる。論理合成には、機能設計に従って、セルライブラリからセルコンポーネントを選択すること、および、選択したセルコンポーネントのネットリストを作成することが含まれる。また、論理合成ステップ１０４では、診断及びテストのための回路も入れ込まれる。例えば、適切な回路としては、バウンダリスキャン設計用のテスト回路を挙げることができる。
【００１５】
ゲートレベル設計を使用して、最初の回路分割を行うため、フロアプランニングを行うことができる（ステップ１０３）。この最初の回路分割には、回路サイズの最初の見積りと、高度に接続された設計部分のグループ化とが含まれる。ゲートレベル設計を（ネットリスト整合性チェックステップ１０５において）検証することにより、特定技術向けの論理設計ルール（例えば、セル／回路互換性、接続性ルール、セル選択ルール、他の互換性ルール等）の違反がないことを保証できる。また、ゲートレベル設計を、テスト／診断回路要素および機能設計の双方の挙動記述と照合することによって、テスト機構の挙動（ステップ１０６）および機能設計の挙動（ステップ１０７）の双方が維持されていることを確認することもできる。さらに、静的タイミング解析（ステップ１０８）および論理シミュレーション（ステップ１０９）をゲートレベル設計に対して行うことによって、タイミングパラメータを抽出し、ゲートレベル設計の機能的な挙動を検証することができる。
【００１６】
ゲートレベル設計、入出力情報、物理的制約条件、テスト条件、およびタイミングパラメータは、ネットリスト処理ステップ１１０において、プリレイアウト設計データベースに統合される。この時点で、プリレイアウト・サインオフステップ１１１が、集積回路設計の物理的実現フェーズの開始を告げる。物理的実現は、回路レイアウト（ステップ１１２）中に行われる。この回路レイアウトにおいて、複数のタスク（「レイアウト設計タスク」）を繰り返して実行することにより、物理的実現（「レイアウト」）が行われる。
【００１７】
通常、レイアウト設計タスクは、回路分割、配置およびルーティングを含む。上述したように、ゲートレベル設計に基づく最初の回路分割は、ステップ１０３で既に行われている。この最初の分割に基づいて、ステップ１１２での回路分割は、個々のセル（例えば、論理ゲートまたはマクロセル）のレベルまで回路分割をさらに精緻化する。次いで、これらのセルは、通常はコスト関数によって表される制約条件に従って配置される。典型的な制約条件は、面積、電力および局所タイミングに関係している。次いで、配置されたセルは、必要な相互接続配線を提供するようルーティングされる。ルーティングは、通常、局所タイミング制約条件および電力制約条件に従って行われる。
【００１８】
次いで、最終的な静的タイミング解析ステップ１１３が、ルーティングされたレイアウト設計に対して行われ、ルーティングステップによって導入された遅延が、タイミング情報に組み入れられる。この最終的な静的解析は、通常、３次元モデリングおよび集中ＲＣ解析を利用して、計算を多用して実行される。最終的な静的タイミング解析ステップ１１３が、いくつかの信号パスにおいてタイミング問題を特定すると、問題のある信号パスに沿ったゲートにフラグを立てることにより、または、さまざまな手法を適用して、最適化サイクルが開始され、タイミングを改善するため、論理回路の局所的な最適化が行われる。論理合成ステップ１０４では、論理合成技術が適用され、ゲートレベル設計が改良され、改訂されたゲートレベル設計になる。次いで、ステップ１０５〜１１３が、改訂されたゲートレベル設計に対して繰り返される。この最適化サイクルは、すべてのタイミング問題が解決されたことが、ポストレイアウト・サインオフステップ１１４によって表されるまで、繰り返される。明らかに、これらのステップを繰り返すことは、望ましくない。具体的には、これらのステップを繰り返すことによって、集積回路の開発に余分な費用がかかることになる。さらに、これらのステップを繰り返すことによって、集積回路の市場への投入が大幅に遅延するおそれがあり、これは、ビジネスの観点から不利である。
【００１９】
集積回路のタイミングが、規定されたタイミング要求を満たすことを、ステップ１１３で行われた静的タイミング解析が示している場合、ステップ１１５において、自動テストパターン生成（ＡＴＰＧ）が行われて、回路へのテストパターンが提供される。そして、最終的なレイアウト設計は、適当な集積回路マスク製造業者に提供することによって、製造することができる（ステップ１１６）。
【００２０】
上述したように、ＡＳＩＣ設計プロセスは、ルーティング後に行われる静的タイミング解析が、規定されたタイミング要求を満たさない場合には、さまざまな設計ステップの望ましくない繰り返しが必要になり得る。この問題に対処するために、配線負荷モデルを利用する従来技術によって、タイミング解析を定期的に行うことができる。設計プロセス中に配線負荷モデルを定期的に適用する目的は、できるだけ早い段階でタイミング問題を特定することにある。問題が早期に特定されると、不必要な更なる設計ステップを回避することができる。具体的には、より早い段階で再合成を行うことができる。また、タイミング解析の定期的な適用によって、集積回路の開発に付随する再合成の繰り返し回数も減らすことができる。
【００２１】
配線負荷モデルの利点は、その単純さにある。具体的には、配線負荷モデルは、計算操作をほとんど必要としない。したがって、これらのモデルは、他の設計アルゴリズムから処理資源をほとんど流用することはない。一般に、配線負荷モデルは、回路のタイミング遅延を、ＡＳＩＣのネットの見積った長さに関係付けようとする。ネットとは、１組の相互接続されたＡＳＩＣの配線トレースを指す。配線負荷モデルは、ネットによって接続されたセルコンポーネントの座標を表す物理情報なしに、配線遅延を予測する。その代わり、配線負荷モデルは、通常、ネットの（他の特性の中でも特に）遅延用のルックアップテーブルを、ネットのファンアウトの濃度（cardinality）のみに基づいて、利用する。ネットの濃度とは、ネット（例えば、複数のポートに関連したネット）の分岐数を指す。テーブルに列挙されていないファンアウト用の値は、直線補間することができる。このテーブルモデルは、ネットに付随する遅延の計算を簡易にするが、基本的であるというモデルの性質上、かなりの程度の不正確さが伴われることになる。配線負荷モデルの不正確さは、実際のタイミング遅延が実際の遅延と異なり得るため、問題が多い。したがって、配線負荷モデルを利用した静的タイミング解析の定期的な適用は、役には立つが、定期的なタイミング解析が、ルーティング段階前に、タイミング問題を特定できない可能性がある。
【００２２】
本発明の実施形態は、配線負荷モデルに基づくタイミングアルゴリズムよりも正確なタイミングアルゴリズムを利用することによって、より早い段階で、問題のあるタイミングパスを特定することができる。さらに、本発明の実施形態は、より正確なタイミングアルゴリズムが、他の集積回路設計プロセスをほとんど妨害しないよう選択された時に、より正確なタイミングアルゴリズムを使用することができる。図２は、本発明の実施形態によるタイミング解析プロセス２００を示している。時点２０１で、設計の繰り返しを開始することができる。例えば、時点２０１は、或る設計をゲートレベル設計に合成すること（図１のステップ１０４参照）に関連付けることができる。タイミング解析プロセス２００は、静的タイミング解析の正確さを増加させることができ、かつ、静的タイミング解析の妥当性を定期的に確認することができ、都合がよい。本発明の実施形態では、期間２０２の間に、配線負荷モデルを利用して見積りタイミング解析を比較的頻繁（例えば、１日おき）に行うことができる。本発明の実施形態では、期間２０２は、例えば、３週間とすることができる。設計担当者は、複雑度が低い静的タイミング解析を利用して、この期間中の自身の作業を管理することができる。
【００２３】
期間２０２の終了時に、本発明の実施形態は、より正確なアルゴリズムを使用して、より徹底した見積りタイミング解析を行うことができる。本発明の実施形態では、適当なスタイナ木（Steiner tree）アルゴリズムを利用する見積りタイミング解析を時点２０３で用いることができる。スタイナ木「問題」は、ＡＳＩＣ設計の配線のルーティングを決定する技術分野においてよく知られている。スタイナ木解析では、点または端子の集合（集合「Ｓ」と呼ばれる）が設けられる。ＡＳＩＣ設計の場合、この集合内の各点または端子は、配線接続がセルコンポーネントのポートに結合するＡＳＩＣ上の点である。スタイナ木は、集合Ｓを含む平面内の木である。スタイナ木問題とは、最小の長さのスタイナ木を見つけることである。一般に、スタイナ木問題をＡＳＩＣ設計に応用すると、配線相互接続を、いわゆる「マンハッタンルーティング」に限定することが必要となる。すなわち、ルーティングは、２つの直交方向にのみ行われる。ルーティングをこのように限定することによって、スタイナ木問題は、直線スタイナ木問題と呼ばれる特殊な場合に限定される。最適な直線スタイナ木を決定する方法は、F. K. Hwangによる論文「The Rectilinear Steiner Problem」（Journal of Design Automation and Fault-Tolerant Computing, Vol.2, pp. 303-310, 1979）に示されている。最適な直線スタイナ木が決定された後、特定のパスに付随する遅延は、（スタイナ木によって規定される）パスの長さに、接続を実装するのに使用される材料に付随する適当な抵抗パラメータおよび容量パラメータを乗算することによって求めることができる。
【００２４】
一実施形態では、最適なスタイナ木を決定するアルゴリズムを使用するが、他のアルゴリズムや他のモデルを使用して、論理要素間のルーティング距離の見積りを生成することもできる。他の適切なアルゴリズムには、迷路ルーティング、最短パスベース・アルゴリズム、ラインプロービング（line-probing）アルゴリズム、整数計画法（ＩＰ）アルゴリズム等がある。他の適切なルーティングモデルには、グリッドグラフモデリング、チェッカボードグラフ（checker board graph）モデリング、チャネル交差（channel intersection）モデリング等がある。他のモデルおよびアルゴリズムによって、ルーティング距離の見積りを得ることができ、適当な抵抗パラメータおよび容量パラメータを使用して遅延を計算することができる。
【００２５】
頻度の高い配線負荷モデリングおよび頻度の低いスタイナ木解析を行うプロセスは、数回繰り返すことができる。図２に示すように、配線負荷モデリングは、期間２０２、２０４、２０６および２０８で行われる。スタイナ木解析は、それらの期間と期間の間の時点２０３、２０５および２０７で行われる。本発明の実施形態が、特定の回数の配線負荷解析やスタイナ木解析に限定されるものでないことは理解されよう。実施形態は、任意の適当な期間にわたって、回路動作の配線負荷タイミング見積りを任意の回数、用いることができる。また、任意の適切な回数のスタイナ木解析を、選択されたスタイナ木解析が他の回路設計プロセスから不適切な量の資源を流用しない限り、行うことができる。
【００２６】
選択された数の解析が行われた後であって、回路設計がルーティング段階に達した後（図１のステップ１１２参照）、ルーティングされたレイアウト設計に基づくルーティングの寄生成分を利用して、静的タイミング解析（図１のステップ１１３参照）を行うことができる。この最終的な静的タイミング解析が適切であると、マスク生成および最終的なデバイス製造のための製造施設に、ルーティングされたレイアウト設計を提供することができる。本発明の実施形態では、問題のある回路パスが最終的な静的タイミング解析によって特定される確率が大幅に低減されることが理解されよう。具体的には、スタイナ木見積りを利用した解析は、従来の配線負荷モデルよりもかなり正確である。したがって、問題のある回路パスは、より早い段階で特定され、それによって、より早い段階で問題のある回路パスに対処することが可能になる。
【００２７】
図３は、本発明の実施形態によるタイミング解析を行うフローチャートを示している。ステップ３０１において、静的タイミング解析が、配線負荷モデルおよびスタイナ木解析を使用して定期的に行われる。ステップ３０２において、スタイナ木解析が使用されて、配線負荷モデルが修正される。ステップ３０３において、スタイナ木解析が、ＡＳＩＣ設計がタイミング要求を満たしていないことを示していると、１つまたは複数の回路パスにフラグを立てることができ、そして、適当な１つまたは複数のＡＳＩＣ設計プロセスを繰り返すことができる。
【００２８】
図４は、典型的な一実施形態によるＡＳＩＣ設計プロセスのフローチャート４００を示している。上述したように、スタイナ木解析は、当該技術分野において既知である。既知の回路設計手法によれば、スタイナ木解析は、単に、集積回路の配線接続のルーティング中、および、セルコンポーネントの位置決めの最適化後に行われるだけである。これに対して、本発明の実施形態は、スタイナ木解析をタイミング解析として利用して、初期の設計段階にフィードバックを提供することができる。例えば、静的タイミング解析４０１は、ファンアウトの濃度およびスタイナ木解析の両方を使用するタイミング解析を用いることができる。さらに、ファンアウトの濃度およびスタイナ木解析は、回路設計のレイアウト４０２を管理するために、行うこともできる。加えて、本発明の実施形態は、他の設計プロセスをほとんど妨害しないように、スタイナ木解析のタイミングおよび頻度を調整することができる。このように、スタイナ木解析に必要な計算資源および他の資源は、回路開発の進行を過度に遅らせることがない一方、回路設計を、規定された要求事項に適合する機能デバイスへ収束させることを容易にする。
【図面の簡単な説明】
【００２９】
【図１】従来技術によるＡＳＩＣ設計プロセスを示す図である。
【図２】本発明の実施形態によるタイミング解析プロセスを示す図である。
【図３】本発明の実施形態によるタイミング解析を行うフローチャートである。
【図４】典型的な一実施形態によるＡＳＩＣ設計プロセスのフローチャートである。
【符号の説明】
【００３０】
１００    ＡＳＩＣ設計プロセス
１０１    設計入力ステップ
１０２    機能シミュレーションステップ
１０３    フロアプランニングステップ
１０４    論理合成ステップ
１０５    ネットリスト整合性チェックステップ
１０６    テスト機構検証ステップ
１０７    正規の検証ステップ
１０８    静的タイミング解析ステップ
１０９    論理シミュレーションステップ
１１０    ネットリスト処理ステップ
１１１    プリレイアウト・サインオフステップ
１１２    回路レイアウトステップ
１１３    静的タイミング解析ステップ
１１４    ポストレイアウト・サインオフステップ
１１５    テストパターン生成ステップ
１１６    製造への引き渡しステップ
４００    ＡＳＩＣ設計プロセス
４０１    静的タイミング解析ステップ
４０２    レイアウトステップ
【図１】
2005129054.tif 000003
【図２】
2005129054.tif 000004
【図３】
2005129054.tif 000005
【図４】
2005129054.tif 000006