(57)【要約】【課題】  フラッシュ・メモリにおけるソフトエラーを予防する。【解決手段】  フラッシュ・メモリ装置１０は、通常動作のバックグランド動作として、外部アドレスと独立して生成された内部アドレスに従って、メモリ・セル・チェック及び冗長セルへのデータ置換処理を実行する。これによって、メモリ装置１０における通常動作に遅延を生ずることなく、不良セルを救済することができる。具体的には、メモリ・セル・アレイ１１への消去・書き込み処理サイクルにおいて、アクセス・セクタと異なるセクタのセル検査を実行し、不良セルの救済処理が実行される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
外部アドレスによってアクセスされ、データを記憶する不揮発性メモリ・セル・アレイと、
前記外部アドレスと異なる内部アドレスを生成する内部アドレス生成回路と、
外部からの前記メモリ・セル・アレイへのアクセス・サイクルにおいて、前記内部アドレスに従って選択されたセルの状態の検出及び判定を含む検査処理を実行する検査回路と、
前記検査回路が前記セルの状態が予め定められた範囲にあると判定した場合に、前記セルのデータを記憶する予備セルと、
を有する不揮発性メモリ装置。
【請求項２】
前記アクセス・サイクルは、データ書き込み処理を含むライト処理サイクルであり、
前記検査回路は、前記メモリ・セル・アレイへのライト処理サイクルのタイミングにおいて、前記セルの状態を検出し判定する、請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記ライト処理サイクルは、さらにデータ消去処理を含む、請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記検査回路は前記セルの閾値を検出し、前記閾値が予め定められた範囲にあるかを判定する、請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記検査回路は、前記メモリ・セル・アレイのライト処理サイクル毎に検査処理を実行する、請求項２に記載の不揮発性メモリ装置。
【請求項６】
前記メモリ・セル・アレイのリード・コマンドをカウントするカウンタ部をさらに備え、
前記リード・コマンドの前回の検査処理からのカウント数が予め定められた値になったことを条件として、前記検査回路は前記内部アドレスに従って選択されたセルの状態を検出し判定する、
請求項１又は２に記載の不揮発性メモリ装置。
【請求項７】
前記メモリ・セル・アレイのライト・コマンドをカウントするカウンタ部をさらに備え、
前記ライト・コマンドの前回の検査処理からのカウント数が予め定められた値になったことを条件として、前記検査回路は検査処理を実行する、
請求項１又は２に記載の不揮発性メモリ装置。
【請求項８】
前記メモリ・セル・アレイのリード・コマンドの回数とライト・コマンドの回数をカウントするカウンタ部をさらに備え、
前記読み出しコマンドの前回の検査処理からのカウント数が規定値になったこと及び前記書き込みコマンドの前回の検査処理からの回数が規定値になったことのいずれか一つが満たされた場合、前記検査回路は検査処理を実行する、
請求項１又は２記載の不揮発性メモリ装置。
【請求項９】
前記メモリ・セル・アレイは複数のセクタを備え、
前記検査回路は、外部からアクセスされているセクタと異なるセクタのセルについて検査処理を実行する、
請求項１に記載の不揮発性メモリ装置。
【請求項１０】
前記検査回路は、１回の検査サイクルにおいてセクタ内の全てのセルについて検査処理を完了する、請求項８に記載の不揮発性メモリ装置。
【請求項１１】
前記予備セルにデータ置換された前記メモリ・セル・アレイのアドレスを記憶する記憶回路と、
前記記憶回路に記憶されたアドレスと、前記メモリ・セル・アレイの読み出しコマンドに対応するアドレスとを比較する比較回路と、をさらに備え、
前記比較回路による比較結果が一致する場合、前記読み出しコマンドに応じて、前記予備セルに記憶されているデータが読み出される、
請求項１に記載の不揮発性メモリ装置。
【請求項１２】
前記記憶回路は、記憶されているアドレスに対する書き込みコマンドに応答して、記憶しているアドレスをリセットする、請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記検査回路は、予め定められたアドレス順序に従って前記メモリ・セル・アレイを検査し、検査処理が中断した後に完了したアドレスの次のアドレスから検査処理を再開する、請求項１に記載の不揮発性メモリ装置。
【請求項１４】
前記検査回路は、電源がＯＮ状態になったことに応答して検査処理を実行する、請求項１に記載の不揮発性メモリ装置。
【請求項１５】
前記検査回路は、前記不揮発性メモリ装置が選択信号によって活性化されたことに応答して検査処理を実行する、請求項１または１４に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性メモリ装置に関し、特に、エラー検出されたメモリ・セルのデータを予備セル（冗長セル）に記憶する不揮発性メモリ装置に関する。
【背景技術】
【０００２】
ＥＥＰＲＯＭ、フラッシュ・メモリなどの不揮発性半導体記憶装置は、電気的に消去、書き換えが可能であり、また、電源を切ってもデータが消えないため、携帯電話、デジタル・カメラ、パソコンのＢＩＯＳの記憶など、多くの用途に使用されている。上記のような不揮発性半導体記憶装置においては、メモリ・セルの浮遊ゲートに電荷を蓄積し、セルの閾値を変化させることによってデータが記憶される。データの読み出しにおいては、セルに電流を供給し、流れる電流値（あるいはそれによる閾値）を検出することによってメモリ・セルに記憶されているデータが読み出される。
【０００３】
微細化に伴いメモリ・セルが小さくなると、浮遊ゲートに蓄積されている電荷量（一般に電子数）が減少する。浮遊ゲートに蓄えられている電子数は、簡単には次のように表される。今、浮遊ゲートの電位が電子の注入（流出）によって、ΔVFGだけ変化したとすると、この浮遊ゲートの電子の注入（流出）数：Ｎは、次のように表される。
Ｎ＝(1/e)＊CFG*ΔVFG 
【０００４】
ここで、ＣＦＧは浮遊ゲートの容量で、浮遊ゲート電極のサイズ：Ｌ＊Ｗとの間に比例関係がある。
ＣＦＧ  ∝  Ｌ＊Ｗ  
微細化に伴いＣＦＧは減少し、また、低電圧化や多値化によって論理判定に使われるΔＶＦG幅は減少する。使用中に、（特にＲＯＭのような使われ方をする場合）、浮遊ゲートの電子数が減少し、所定の論理判定をするしきい値電圧（フラグ）を超えると、誤情報保持となる。このため、当該セルの「読み出し」が行われた場合は誤ったデータが読み出され、‘ソフトエラー’となる。今後、所定論理を判定するしきい値電圧幅が狭い多値セルでこのような現象が顕著になると考えられる。
【０００５】
不良セルのデータを救済する方法として、製品出荷前に行われる所謂リダンダンシー回路による不良セルの救済が知られている。しかし、上記にように使用中の浮遊ゲートの電子数減少によるソフトエラーは、基本的に製品出荷前の検査では検出することができない。また、ＥＣＣ（Error Check Correct）処理によって不良セルを判定し、セルの保持特性などを復元する手法が広く知られている。しかし、ＥＣＣ処理は相応の処理時間を要するため、メモリ装置の通常動作に遅延が生ずる。また、ＥＣＣ処理のためにはＥＣＣ回路を搭載することが必要であり、チップ面積の増加につながる。
【０００６】
一方、上記のような浮遊ゲートの電子数の減少による閾値電圧の変化については、特許文献１において指摘されている。不揮発性メモリにおいて、電荷が酸化膜を通してゆっくりと逃げる「データ抜け」によって使用中にデータが変化してしまうことがある。このため、特許文献１において、トランジスタの閾値シフトによって、保持データが反転する不具合を未然に防止する不揮発性メモリが提案されている。
【０００７】
提案された半導体不揮発性メモリにおいて、データの読出しのためにプリチャージされたビット線の電位（ＶBL）が、基準レベルＶLと中間レベルＶMとの相互間、または、基準レベルＶHと中間レベルＶMとの相互間、にあるかどうかを判別し、データを読出した記憶セルに"１"または"０"の書直しを行う。これによってセル・トランジスタの閾値のシフトによって保持データが反転する不具合を未然に防止する。
【０００８】
【特許文献１】特開平９−３２０２８９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
特許文献１の半導体不揮発性メモリによれば、浮遊ゲートの電子数減少による記憶データの変化を防止することができる。しかし、浮遊ゲートの電子数の減少の度合いは、セルによってばらつきがある。一般に、電子数の大きく減少したセルは、データを書き直した後においても、再び電子数が大きく減少する。このため、同一のセルに対してデータの書き直しを繰り返し実行する非効率的な処理が必要とされる。
【００１０】
また、特許文献１においては電源投入もしくはシステム終了の際など、ＣＰＵがＥＥＰＲＯＭにアクセスしないタイミングにおいてセルの検査及び書き直しが実行される。このため、セル検査の頻度が限られるため、各セルについて必要な頻度での検査を行うことができない場合がある。
【００１１】
本発明は上記のような事情を背景としてなされたものであって、本発明の一つの目的は、不揮発性メモリのセル状態変化によるソフトエラーを防止することである。本発明の他の目的は、不揮発性メモリの通常動作を実質的に妨げることなく上記ソフトエラーを防止することである。本発明の他の目的は、効率的な処理によって上記ソフトエラーを防止することである。本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるだろう。
【課題を解決するための手段】
【００１２】
以下に課題を解決するための手段を開示する。本項目において、いくつかの構成要素は、実施の形態において説明された構成要素と対応付けられている。しかし、この対応付けは発明の理解の容易のためになされたものであって、各要素は実施の形態の対応要素にのみ限定されるものでない。
【００１３】
本発明の第１の態様にかかる不揮発性メモリ装置は、外部アドレスによってアクセスされ、外部データを記憶する不揮発性メモリ・セル・アレイ（例えば、図２におけるメモリ・セル・アレイ１１）と、前記外部アドレスと異なる内部アドレスを生成する内部アドレス生成回路（例えば、図２におけるアドレス・カウンタ１４２）と、外部からの前記メモリ・セル・アレイへのアクセス・サイクルにおいて、前記内部アドレスに従って選択されたセルの状態の検出及び判定を含む検査処理を実行する検査回路（例えば、図２における閾値電圧測定・判定回路１５）と、前記検査回路が前記セルの状態が予め定められた範囲にあると判定した場合に、前記セルのデータを記憶する予備セルと、を有する。この構成を有することによって、メモリ・セル・アレイへのアクセスを実質的に阻害することなく、効率的に不良セルのデータを置換することができる。
【００１４】
前記アクセス・サイクルは、データ書き込み処理を含むライト処理サイクルであり、前記検査回路は、前記メモリ・セル・アレイへのライト処理サイクルのタイミングにおいて、前記セルの状態を検出し判定することが好ましい。これによって、比較的長いサイクルタイムにおいて検査を行うことができる。さらに、ライト処理サイクルがデータ消去処理を含む場合、さらに長いサイクルタイムにおいて検査を行うことができる。
【００１５】
前記検査回路は前記セルの閾値を検出し、前記閾値が予め定められた範囲にあるかを判定することができる。前記検査回路は、前記メモリ・セル・アレイのライト処理サイクル毎に検査処理を実行することが好ましい。これによって、所定の頻度において検査処理を実行することができる。
【００１６】
前記メモリ・セル・アレイのリード・コマンドをカウントするカウンタ部をさらに備え、前記リード・コマンドの前回の検査処理からのカウント数が予め定められた値になったことを条件として、前記検査回路は前記内部アドレスに従って選択されたセルの状態を検出し判定することが好ましい。これによって、所望の頻度において検査処理を実行することができる。
【００１７】
前記メモリ・セル・アレイのライト・コマンドをカウントするカウンタ部をさらに備え、前記ライト・コマンドの前回の検査処理からのカウント数が予め定められた値になったことを条件として、前記検査回路は検査処理を実行することが好ましい。これによって、所望の頻度において検査処理を実行することができる。
【００１８】
前記メモリ・セル・アレイのリード・コマンドの回数とライト・コマンドの回数をカウントするカウンタ部をさらに備え、前記読み出しコマンドの前回の検査処理からのカウント数が規定値になったこと及び前記書き込みコマンドの前回の検査処理からの回数が規定値になったことのいずれか一つが満たされた場合、前記検査回路は検査処理を実行することが好ましい。これによって、所望の頻度において検査処理を実行することができる。
【００１９】
前記メモリ・セル・アレイは複数のセクタを備え、前記検査回路は、外部からアクセスされているセクタと異なるセクタのセルについて検査処理を実行する、ことが好ましい。これによって、検査処理と外部アクセスのコンフリクトを容易、確実に防止することができる。あるいは、前記検査回路は、１回の検査サイクルにおいてセクタ内の全てのセルについて検査処理を完了することが好ましい。
【００２０】
前記予備セルにデータ置換された前記メモリ・セル・アレイのアドレスを記憶する記憶回路と、前記記憶回路に記憶されたアドレスと、前記メモリ・セル・アレイの読み出しコマンドに対応するアドレスとを比較する比較回路と、をさらに備え、前記比較回路による比較結果が一致する場合、前記読み出しコマンドに応じて、前記予備セルに記憶されているデータが読み出される。これによって、予備セルに記憶された正確なデータを読み出すことができる。さらに、前記記憶回路は、記憶されているアドレスに対する書き込みコマンドに応答して、記憶しているアドレスをリセットすることが好ましい。これによって、対応するデータが書き換えられた場合に、予備セルの異なるデータを読み出すことを防止することができる。
【００２１】
前記検査回路は、予め定められたアドレス順序に従って前記メモリ・セル・アレイを検査し、検査処理が中断した後に完了したアドレスの次のアドレスから検査処理を再開することが好ましい。これによって、各セルを均一的に検査することができる。
【００２２】
前記検査回路は、電源がＯＮ状態になったことに応答して検査処理を実行することが好ましい。また、前記検査回路は、前記不揮発性メモリ装置が選択信号によって活性化されたことに応答して検査処理を実行することが好ましい。これによって、リードもしくはライト頻度が少ないメモリ装置においても、検査処理をより多くの頻度で行うことができる。
【発明の効果】
【００２３】
本発明によれば、不揮発性メモリのセル状態変化によるソフトエラーを抑制することができる。
【発明を実施するための最良の形態】
【００２４】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図面において、同一要素には同一の符号が付されており、説明の明確化のため、必要に応じて重複説明は省略されている。
【００２５】
実施の形態１．
本形態のフラッシュ・メモリは、電荷保持不良セルを検出し、不良セルに記憶されたデータを冗長セル（予備セル）に記憶することによって、不良セルあるいは不良セルに記憶されているデータを救済する。まず、図１を参照して、本実施形態における保持不良セルの判定方法について説明する。尚、以下においては、１つのセルに４つのデータが記憶される多値セルの例が説明される。図１（ａ）はフラッシュ・メモリにおける４値セルの閾値（トランジスタの閾値電圧）分布及び各論理値を判定するための基準値（ＶＴＭ（ｋ））を示している。図１（ｂ）も同様に、本形態のフラッシュ・メモリにおける４値セルの閾値分布及び各論理値を判定するための基準値（ＶＴＭ（ｋ））を示している。それぞれの図のＹ軸はセルの閾値を示しており、Ｘ軸はセル数を示している。各論理値に対応するセルの閾値は分散が存在する。
【００２６】
図１（ａ）を参照して、各セルの論理値は、各セルの閾値と基準値ＶＴＭを比較することによって判定することができる。例えば、図１（ａ）の例においては、ＶＴＭ＞ＶＴＭ１が論理値“００”、ＶＴＭ１＞ＶＴＭ＞ＶＴＭ２が論理値“０１” 、ＶＴＭ２＞ＶＴＭ＞ＶＴＭ３が論理値“１０”、ＶＴＭ３＞ＶＴＭが論理値“１１”、とそれぞれ判定される。
【００２７】
ここで、時間経過によってセル電荷がリークすることによって、保持不良セルの閾値が図１（ｂ）の“ａ”、“ｂ”、“ｃ”によって示される閾値に変化する。論理値“００”のセルの閾値が“ａ”に変化し、論理値“０１”のセルの閾値が“ｂ”に変化し、論理値“１０”のセルの閾値が“ｃ”に変化すると考えることがきる。本形態のメモリ装置は、各セルの閾値を基準値と比較し、その閾値が所定範囲にあるセルを不良セルと判定して、そのデータを冗長セルに記憶する。
【００２８】
図１（ｂ）に示すように、６つの基準値によって不良セルの判定を行うことができる。６つの基準値は値の異なる３つの基準値組（ＶＴＭ（ｋ）Ｌ、ＶＴＭ（ｋ）Ｕ）によって構成されており、各基準値組の間に閾値が存在するセルが、基準値組に対応する論理値の不良セルと判定される。具体的には、ＶＴＭ１Ｕ＞ＶＴＭ＞ＶＴＭ１Ｌが論理値“００”の不良セルと判定され、ＶＴＭ２Ｕ＞ＶＴＭ＞ＶＴＭ２Ｌが論理値“０１”の不良セルと判定され、ＶＴＭ３Ｕ＞ＶＴＭ＞ＶＴＭ３Ｌが論理値“１０”の不良セルと判定される。
【００２９】
このように、本形態のメモリ装置は、各論理値に対応して基準領域を用意し、セルの閾値がその領域にある場合に不良セルと判定し、不良セルのデータを冗長セルに記憶する。これによって、時間経過に応じたセル電荷のリークによって閾値が低下した場合に、記憶されているデータを救済することができる。次に、本形態のメモリ装置のいくつかの概略構成について、図を参照して説明する。
【００３０】
図２は、本発明の一つの態様におけるメモリ装置の概略構成を示すブロック図である。図２においては、本メモリ装置１０の特徴的な構成要素及びその関連する構成要素が示されており、メモリ・セル・アレイのデータ読み出し／書き込み回路などの多くの一般的構成は説明の明確化のために省略されている。メモリ装置１０は、通常動作のバックグランド動作として、外部アドレスと独立して生成された内部アドレスに従って、メモリ・セル・チェック及び冗長セルへのデータ置換処理を実行する。これによって、メモリ装置１０における通常動作に遅延を生ずることなく、不良セルを救済することができる。具体的には、メモリ・セル・アレイ１１へのライト処理サイクルにおいて、不良セルの救済処理が実行される。メモリ装置１０はフラッシュ・メモリであるので、ライト処理は、所定メモリ領域のデータ消去及びデータ書き込み処理を含む。
【００３１】
メモリ・セル・アレイ１１は複数のセクタ１１１（図２においては４つのセクタが具体的に示されている）から構成されている。メモリ・セル・アレイ１１のリード／ライト処理においては、セクタ単位でアクセスされる。ライト処理においては、Ｅ（Erase）／Ｗ(Write)処理時のセクタ切り替え回路１２によって選択されたセクタ１１１において、データ消去及びデータ書き込みが実行される。
【００３２】
メモリ・セル・チェックは、Ｖｔ（閾値）検査時のセクタ切り替え回路１３に選択されたセクタ毎に実行される。本例において、ライト処理サイクルにおいて、ライト処理が実行されているセクタと異なるセクタについて、セルの検査が実行される。また、各検査は、ライト処理サイクル毎に実行される。Ｖｔ検査時のセクタ切り替え回路１３は、閾値電圧測定制御回路１４からの制御信号に応じて、検査するセクタを選択する。閾値電圧測定制御回路１４は、外部コマンドに基づいて、ライト処理アクセスであるかを判定し、ライト処理である場合に、不良セルの検査処理を実行する。また、閾値電圧測定制御回路１４は、ライト処理のアドレス・データを外部から取得し、そのアドレスに基づいて検査対象のセクタを決定する。検査対象セクタは、通常動作にコンフリクトしないように、ライト処理においてアクセスされるセクタと異なるセクタが選択される。
【００３３】
メモリ・セル・チェックは、１回のライト・サイクルにおいて、一つもしくは複数のセクタ１１１の全てのセルについて実行されることが好ましい。これによって、セクタ毎にアクセスされるメモリ装置において、エラー・セル検査及びデータ置き換えを効率的なものとすることができる。閾値電圧測定制御回路１４は、セクタ・フラグ１４１を備えており、検査が終了したセクタ（あるいは、次に検査すべきセクタ）が記憶される。次の検査においては、セクタ・フラグ１４１に記憶されているセクタＩＤに従って、検査セクタが選択、決定される。
【００３４】
メモリ・セル・アレイ１１の検査において、各セクタ及び各セクタのメモリ・セルが均一に検査される。セクタ・フラグ１４１に記憶されたセクタＩＤに従って、各セクタのメモリ・セルを順次検査することによって、各セクタを平均的に検査することができる。閾値電圧測定制御回路１４はアドレス・カウンタ１４２を備えており、このアドレス・カウンタ１４２によって検査するセルのアドレスを順次指定する。検査セルは、通常動作における外部アドレスと独立に生成された内部アドレスに従ってアクセスされる。
【００３５】
メモリ・セルの閾値電圧の測定及びエラー・セルの判定は、閾値電圧測定・判定回路１５が実行する。閾値電圧測定・判定回路１５は、検査セルの閾値電圧を測定し、基準値と比較することによって測定され閾値電圧が予め定められた基準電圧範囲に存在するかを決定する。検査セルが予め定められた基準電圧範囲に存在する場合、エラー・セルであると判定する。閾値電圧測定・判定回路１５の判定方法は、図１を参照して上記に説明された通りである。また、閾値電圧はセル電流を測定することによって決定することができる。この点については、後に説明される。閾値電圧測定・判定回路１５は、閾値電圧測定制御回路１４から取得したアドレスに従って、メモリ・セルの閾値電圧測定及び不良セル判定を実行する。
【００３６】
閾値電圧測定・判定回路１５によって不良セルと判定された場合、不良セルに記憶されているデータは、冗長セル群１６の冗長セルに記憶される。閾値電圧測定・判定回路１５は不良セルのあるべき論理値を決定し、その論理値データと冗長セルのアドレスを指定する内部アドレスを、冗長セル読み出し／書き込み回路１７に出力する。冗長セル読み出し／書き込み回路１７は、指定されたアドレスに論理値データを書き込む。好ましくは、冗長セル群１６の各冗長セルは、１ビット・データを記憶する。これによって、冗長セルにおける不良セルの発生を抑制することができる。本例において一つのメモリ・セルは４値を記憶する。このため、例えば、冗長セル群１６は、１つのアドレスで２ビット・データを記憶することで、各メモリ・セルの論理値を記憶することができる。
【００３７】
メモリ・セル・アレイ１１のデータを冗長セル群１６に置き換えた場合、リード処理において、メモリ・セルを指定する外部アドレスを、冗長セルを指定する冗長セル・アドレス（置換アドレス）に変換することが必要とされる。置換アドレス設定・選択回路１８は、閾値電圧測定・判定回路１５から外部アドレス及び対応する置換アドレスを取得し、アドレス設定を行う。また、データ置換された不良セルへのリード・アクセスがある場合、外部アドレスを対応する置換アドレスに変換する。
【００３８】
置換アドレス設定・選択回路１８によって変換された置換アドレスは、冗長セル読み出し／書き込み回路１７に入力される。冗長セル読み出し／書き込み回路１７は入力された置換アドレスに従って、冗長セル群１６から要求されているデータを読み出し、データ・バス（不図示）に出力する。データは入出力回路（不図示）を介して外部に出力される。データ書き込みによってメモリ・セルの論理値は変化しうるので、置換アドレス設定・選択回路１８は、該当セクタ１１１のデータ消去・書き込みが実行された場合、設定されている置換アドレスをクリアする。
【００３９】
尚、フラッシュ・メモリにおいてはデータ消去を伴うライト処理サイクルにおいて検査処理を実行することが好ましいが、リード処理サイクルにおいて検査処理を実行することも可能である。
【００４０】
実施の形態２．
図３は、本発明に係るメモリ装置の他の形態を示している。上記例においては、メモリ・セル・アレイ１１へのデータ・ライト・サイクル毎に、不良セルの検査、置換が実行される。不良セル検査においては、メモリ・セルへのアクセスが実行される。このため、メモリ・セルへの負担軽減、あるいは、消費電力低減の観点からは、所定の間隔をおいて不良セル検査を実行することが好ましい。本形態のメモリ装置２０は、所定回数のライト処理あるいはリード処理が実行される毎に、不良セルの検査が実行される。これによって、必要な不良セルの救済を行う共に、メモリ・セルへの負担、消費電力の増加を抑制することができる。
【００４１】
メモリ装置２０はコマンド・カウンタ２１を備えている。コマンド・カウンタ２１は、メモリ・セル・アレイ１１へのリード・コマンド及びライト・コマンドの発行数（コマンドの取得回数）をカウントする。カウントされたデータは、閾値電圧測定制御回路１４に入力される。閾値電圧測定制御回路１４は、ライト・コマンド及びリード・コマンドの回数のそれぞれについて、予め定めされた規定値を有している。リードもしくはライト・コマンドのいずれか一方がその規定値に達した場合に、閾値電圧測定制御回路１４は、メモリ・セル・アレイ１１における不良セル検査を実行する。
【００４２】
メモリ装置２０は、ＲＯＭのように主にデータの読み出しのみに使用され場合、あるいは、頻繁にデータの書き換えがなされる場合など、様々な態様において使用されうる。リード及びライト・コマンドの双方の回数に基づいて検査を実行することによって、様々な態様で使用されうるメモリ装置において、所定期間内に不良セルの検査を実行することができる。上記以外の構成は、図２を参照して説明されたメモリ装置１０と実質的に同様である。
【００４３】
ここで、メモリ装置２０の検査処理動作について、図４のフロー・チャートを参照して説明する。尚、まず、外部からリードもしくはライトの通常処理コマンドが入力される（Ｓ１０１）。コマンド・カウンタ２１は、入力コマンドに応じてカウントをひとつ増やす（Ｓ１０２）。閾値電圧測定制御回路１４は処理コマンドを取得し、その処理がライト処理であるかを判定する（Ｓ１０３）。ライト処理ではなくリード処理である場合、メモリ・セル・アレイ１１におけるリード処理が実行される（Ｓ１０４）。ライト処理である場合、メモリ・セル・アレイ１１への通常のライト処理が実行される。ライト処理は所定領域のデータ消去及びデータ書き込みを実行する（Ｓ１０５）。また、必要に応じてベリファイ処理などが実行される（Ｓ１０６）。
【００４４】
通常のライト処理と並行して、不良セル検査がバックグランド処理として実行される。閾値電圧測定制御回路１４はコマンド・カウンタ２１からカウント数を取得し、リードもしくはライト・コマンドのカウント数が規定値Ｎであるかを判定する（Ｓ１０７）。Ｎに満たない場合、検査処理は実行されず、次のコマンド入力を待つ。リードもしくはライト・コマンドのカウント数が規定値Ｎである場合、閾値電圧測定制御回路１４は閾値電圧測定・判定回路１５に検査するメモリ・セルのアドレス（検査アドレス）をセットする（Ｓ１０８）。閾値電圧測定・判定回路１５は検査アドレスのメモリ・セルの閾値を測定する（Ｓ１０９）。さらに、基準値と比較することによって、不良セルの判定を実行する（Ｓ１１０）。
【００４５】
不良セルではないと判定された場合、検査されたセクタがセクタ・フラグに記憶される（Ｓ１１１）。不良セルであると判定された場合、検査されたセクタがセクタ・フラグに記憶され（Ｓ１１２）、さらに、不良セルのデータが、冗長セル読み出し／書き込み回路１７によって冗長セル群１６の所定アドレスに記憶される（Ｓ１１３）。また、メモリ・セルのアドレスに対応して冗長セル群の置換アドレスが、置換アドレス設定・選択回路１８によって設定される（Ｓ１１４）。次に、所定セクタ内の検査が終了したかを判定し（Ｓ１１５）、終了していない場合には次のアドレスをセット（Ｓ１１６）して検査を続行し、終了している場合は検査処理を終了する。
【００４６】
尚、本形態のメモリ装置２０は、リード・コマンド及びライト・コマンドをカウントし、いずれか一方が規定値に達した場合に不良セル検査を実行するが、リード・コマンドもしくはライト・コマンドの一方のみをカウントし、そのカウント数に基づいて不良セル検査を実行することも可能である。異なるコマンド対する規定値は、同一もしくは異なる値であることができる。
【００４７】
実施の形態３．
上記例においては、コマンドの取得回数に応じて不良セルの検査処理を実行する。しかし、メモリ装置によっては、メモリ・セル・アレイへのアクセスが非常に少ない状態で使用される場合がある。このような場合において、必要な期間内にメモリ・セル・アレイの検査が実行されない場合が想定される。本形態のメモリ装置は、メモリ装置の電源投入のタイミングにおいて、あるいは、電源投入後にメモリ装置が制御信号によって選択、活性化されて、アクティブとなったタイミングにおいて、メモリ・セル・アレイの検査処理を実行する。これによって、長期に渡り検査されないことによって、メモリ・セルの閾値が、異なる論理値の範囲となることを防止することができる。
【００４８】
メモリ装置２５は、電源電圧検出回路２６を備えている。電源電圧検出回路２６がメモリ装置２５の電源電圧が基準値以上であることを検出し、電源がＯＮ状態にあることを検出すると、閾値電圧測定制御回路１４に制御信号が入力される。電源電圧検出回路２６が電源投入されたことを検出すると、閾値電圧測定制御回路１４は、電源電圧検出回路２６からの信号に応じて、メモリ・セル・アレイ１１の検査処理を開始する。メモリ・セル・アレイ１１の検査処理については、上記他の形態と同様であるので、説明を省略する。電源がＯＮ状態になったタイミングにおいて、不良セルの検査は、メモリ・セル・アレイ１１の全てのセクタ、あるいは、所定セクタ数のセルについて実行される。
【００４９】
本形態において、閾値電圧測定制御回路１４は、さらにチップ・セレクト信号に応じて検査処理を実行する。具体的には、チップ・セレクト信号が選択状態となって、メモリ装置２５が活性化されたことを検出すると、閾値電圧測定制御回路１４は、電源投入時と同様に、メモリ・セル・アレイ１１の検査処理を開始する。検査方法については、電源投入時と同様である。尚、メモリ装置２５は、電源投入時、あるいは、活性化時のいずれか一方において、メモリ・セル・アレイ１１の検査処理を実行することも可能である。あるいは、本形態の構成を、他の形態の構成と組み合わせることも可能である。検査処理のタイミング及びその頻度は、設計に従ってメモリ装置に最適なものが選択することができる。
【００５０】
実施の形態４．
本発明のメモリ装置の好ましい一例について、詳細構成を説明する。以下においては、実施の形態１において説明されたメモリ装置１０に対応する詳細構成の一例が説明される。図６において、メモリ・セル・アレイ１１の一つのセクタ（ＳＥＣ０）１１１が示されている。セクタ１１１は、複数のメモリ・セルから構成されるメイン・セル領域（ＭＣ０）１１２を備えている。また、メイン・セル領域１１２の不良セルのデータを記憶する冗長セル領域（ＲＣ０）１１３を備えている。
【００５１】
メイン・セル領域１１２へのデータの書き込み／読み出しは、読み出し／書き込み回路（ＳＷ０）１１４を介して実行される。読み出し／書き込み回路１１４は、Ｘデコーダ（ＸＤＥＣ）１１５、Ｙデコーダ（ＹＤＥＣ）１１６、Ｙセレクタ（ＹＳＥＬ）１１７及びセクタ・デコーダ（ＳＤＥＣ）１３１によって特定されたアドレスに従って、メイン・セル領域１１２にアクセスする。
【００５２】
また、冗長セル領域１１３へのデータの書き込み／読み出しは、冗長セル用読み出し／書き込み回路（ＲＳＡ／ＲＷＣ）１１８を介して実行される。冗長セル用読み出し／書き込み回路１１８は、冗長セル用Ｘデコーダ（ＲＸＤＥＣ）１１９、冗長セル用Ｙデコーダ（ＲＹＤＥＣ）１２０、冗長セル用Ｙセレクタ（ＲＹＳＥＬ）１２１及びセクタ・デコーダ（ＳＤＥＣ）１３１によって特定されたアドレスに従って、冗長セル領域１１３にアクセスする。各デコーダ及び読み出し／書き込み回路には、データ消去・書き込みのために、高電圧生成回路（ＰＵＭＰ）１３０から高電圧が供給される。
【００５３】
まず、ライト・サイクルにおける不良セル検査及び不良セルデータの置換処理に関連する構成について説明する。メモリ装置には、外部からのアドレス・データ及び制御データが入力される。図６において、二重の円で示されているものは、外部データの入出力端子を示している。アドレス・データ（Ａ０〜Ａ２３）は、アドレス・バッファ（ＡＤＢ０〜ＡＤＢ２３）１２２にバッファされる。また、外部からの制御データは、制御入力バッファ（ＣＴＢ）１２３にバッファされる。外部からの制御信号として、チップ・セレクト信号ＣＥ、ライト・イネーブル信号ＷＥ、アウトプット・イネーブル信号ＯＥ、リセット信号Ｒｅｓｅｔなどが例示されている。
【００５４】
コマンド・デコーダ（ＣＤＥＣ）１２４は、制御入力バッファ１２３から制御データを取得し、アクセスがライト処理（消去・書き込み）であるか否かを判定する。ライト処理であると判定すると、コマンド・デコーダ１２４は、出力信号ＥＲをＨレベルにセットする。出力信号ＥＲは冗長セル制御回路（ＲＥＤＣＯＮ）１２５に入力される。冗長セル制御回路１２５は外部アドレスによってアクセスされるセクタと検査セクタが一致するかを判定する。冗長セル制御回路１２５は、内部に次に検査するセクタを特定するセクタＩＤを記憶しており、これによって判定を行う。
【００５５】
冗長セル制御回路１２５はセクタが一致していない場合、ｓｅｃｔ信号をＨレレベルにセットする。また、検査セルを特定する内部アドレス（ａｄｉ０〜ａｄｉ２３）を生成して出力する。この内部アドレスに従って、不良セル検査のためのバックグランド読み出しが実行される。一方、一致している場合、冗長セル制御回路１２５はｓｅｃｔ信号をＬレベルにセットする。また、内部アドレスは生成されず、バックグランド読み出しがは禁止される。
【００５６】
ｓｅｃｔ信号及び内部アドレス（ａｄｉ０〜ａｄｉ２３）は、外部アドレス（ａｄｅ）／内部アドレス（ａｄｉ）切り替え回路（Ｘ００〜Ｘ２３）１２６に入力される。外部アドレス／内部アドレス切り替え回路１２６は、ｓｅｃｔ信号に応じてアドレスを切替え、アドレス（ａｄ０〜ａｄ２３）を出力する。ｓｅｃｔ信号がＨレベルであってバックグランド読み出しを指示する場合、外部アドレス／内部アドレス切り替え回路１２６は内部アドレスを選択して出力する。尚、通常動作においては、外部アドレス／内部アドレス切り替え回路１２６は外部アドレスを選択して出力する。
【００５７】
検査処理が実行される場合、選択的に出力された内部アドレス（ａｄ０〜ａｄ２３）は、メイン・セル領域１１２のデコーダ１１５、１１６、１３１に入力され、所定アドレスのメモリ・セルが選択される。選択されたセルから信号が読み出され、読み出し判定回路（ＣＯＭ０）１２７は、選択されたセルのセル状態を判定する。具体的にはセル電流を検出することによってセルの閾値電圧を測定し、基準値と比較することによって閾値が図１を参照して説明された“ａ”、“ｂ”、“ｃ”のいずれかにあるかを判定する。
【００５８】
検査セルの閾値が上記いずれかの範囲にある場合、セルは不良セルであると判定される。冗長セル活性化制御回路（ＲＥＤＡ）１２８は、読み出し判定回路１２７からの制御信号（ＣＰ００〜ＣＰ０７）に従って、ＲＥＡＤＡＣＴ信号を出力する。不良セルと判定された場合、ＲＥＡＤＡＣＴ信号はＨにセットされる。ヒューズ（Ｆ００〜Ｆ２３）１２９は、ＲＥＡＤＡＣＴ信号に従って、内部アドレス（メイン・セル領域１１２のアドレスである内部アドレス）を記憶する。また、該当アドレスのデータがデータ修復回路（ＲＤＩ０）１３２によって修復される。データ修復回路１３２は、読み出し判定回路１２７からの信号（１ＵＦ００〜０７、２ＵＦ００〜０７、３ＵＦ００〜０７）に従って、データ修復処理を行う。データは、冗長セル用読み出し／書き込み回路１１８を介して、冗長セル領域１１３の所定アドレスに書き込まれる。
【００５９】
尚、ヒューズ１２９は、記憶されているアドレスが含まれる領域が消去される前に、ヒューズ・リセット回路（ＦＲＳＴ）１４０の出力信号ＦＲＥＳＴによってリセットされ、記憶されているデータはクリアされる。
【００６０】
続いて、冗長セル領域１１３に置換されているデータの読み出しに関する構成について説明する。読み出しモードにおいて外部アドレス（ａｄｅ０〜ａｄｅ２３）が入力されると、ヒューズ１２９に記憶されているアドレスと外部アドレスが一致するものであるかをＲＸＤＥＣアクセス回路（Ｒ０Ｘ）１３３及びＲＹＤＥＣアクセス回路（Ｒ０Ｙ）１３４が比較、判定する。一致しない場合は、メイン・セル領域１１２から通常の読み出し処理が実行される。
【００６１】
一致する場合、ＲＸＤＥＣアクセス回路１３３及びＲＹＤＥＣアクセス回路１３４のそれぞれの制御信号ＡＣＴＲＸ、ＡＣＴＲＹに従って、冗長セル用Ｘデコーダ１１９及び冗長セル用Ｙデコーダ１２０が活性化される。冗長セル用読み出し／書き込み回路１１８は、制御信号ＡＣＴＲＥＸ、ＡＣＴＲＹによって選択された所定の冗長セルからデータを読み出し、冗長セル用内部バス（ＤＢＲ０〜ＤＢＲ１５）１３５にデータ出力する。冗長セル・アクセス回路（ＲＣ）１３６は、ＲＸＤＥＣアクセス回路１３３及びＲＹＤＥＣアクセス回路１３４のそれぞれの制御信号ＡＣＴＲＸ、ＡＣＴＲＹに従って制御信号ＲＯＵＴを出力する。
【００６２】
バス切り替え回路（ＳＷ）１３７は、制御信号ＲＯＵＴに従って、入出力データ・バス（ＤＢ０〜ＤＢ１５）１３８への出力を切替える。メイン・セル領域１１２からデータが読み出された場合はメイン・セル入出力データ・バス（ＤＢＭ０〜ＤＢＭ１５）１３９を選択する。上記のように冗長セル領域１１３の所定アドレスからデータが読み出された場合は、バス切り替え回路１３７は、冗長セル・アクセス回路１３６からの制御信号ＲＯＵＴに応じて、冗長セル用内部バス１３５を選択する。
【００６３】
以下において、図６を参照して説明されたメモリ装置のいくつかの構成要素について、その詳細な構成を説明する。
冗長セル制御回路（ＲＥＤＣＯＮ）１２５
図７は、冗長セル制御回路（ＲＥＤＣＯＮ）１２５の構成を示すブロック図である。冗長セル制御回路１２５は、セル検査のための内部アドレスを生成する内部アドレス・カウンタ（ＩＡＣ）１５１、レジスタ（ＲＥＧ）１５２、検査実行されたセクタを記憶するセクタ・フラグ（Ｆ０〜Ｆ２５５）１５３、消去・書き込みセクタと検査セクタの一致を判定する判定回路部（ＥＯＲ）１５４を備えている。
【００６４】
内部アドレス・カウンタ１５１は、ＥＲ信号に応じて、検査セルを特定する内部アドレスを順次インクリメントして出力する。内部アドレスは他の回路構成に出力されると共に、レジスタ１５２に記憶される。判定回路部１５４には、外部アドレスの内セクタを指定するアドレス（ａｄｅ１６〜２３）と、レジスタ１５２から出力された内部アドレス（ａｄｉｒ１６〜２３）とを比較して、二つのセクタが一致するか否かを判定する。判定回路部１５４は、一致する場合は「Ｌ」を、一致しない場合は「Ｈ」を、制御信号ｓｅｃｔとして出力する。セクタ・フラグ１５３が全て１となると、内部アドレスが全てリセットされる。
【００６５】
エンコーダ回路１５５及び読み出し／書き込み回路１１４
図８は、メイン・セル領域１１２のエンコーダ回路１５５及び読み出し／書き込み回路１１４の詳細構成を示すブロック図である。読み出し／書き込み回路１１４及びエンコーダ回路１５５は、複数のセルから構成されるプレート毎に設けられている。図においては、プレート０に対応する回路が示されている。読み出し／書き込み回路１１４は、８つの各Ｉ／Ｏ領域のそれぞれに割り当てられたセルの読み出し回路（ＳＡ００〜ＳＡ０７）１６１及び８つの各Ｉ／Ｏ領域のそれぞれに割り当てられたセルの書き込み回路（Ｗ００〜Ｗ０７）１６２を備えている。
【００６６】
エンコーダ回路１５５は、各Ｉ／Ｏに割り当てられたエンコーダ回路部（ＥＣ００〜ＥＣ０７）１６３を備えている。各エンコーダ回路部１６３は、読み出し時において、読み出し回路１６１の出力をエンコードしてメイン・セル用内部バス１３９に出力する。書き込み時においては、メイン・セル用内部バス１３９からのデータを書き込み回路に供給する。ＥＣ００を例とすれば、ＥＣ００は読み出し時にはＳＡ００の出力をエンコードしてバスＤＢＭ０及びＤＢＭ１にデータを出力し、書き込み時においてＤＢＭ０及びＤＢＭ１のデータをＷ００に供給する。尚、ここで、ＰＰは高電圧生成回路１３０から供給される高電圧信号である。
【００６７】
図９は、セルの読み出し回路（ＳＡ００）１６１及び書き込み回路（Ｗ００）１６２の詳細を示す回路図である。メモリ・セル（ＭＣ０００）１６５にはセル選択トランジスタ（ＭＹ）１６６を介して書き込み回路１６２が接続されている。書き込み回路１６２は、トランジスタ（ＭＳ２）１６７を備えており、ゲートに入力された書き込み入力信号Ｄｉ００に従って動作するトランジスタ１６７を介して、高電圧信号ＰＰがメモリ・セル１６５に入力される。
【００６８】
セルの読み出し回路１６１はリファレンス回路（ＲＥＦ１）１６８を備えている。メモリ・セル（ＭＣ０００）１６６は４値セルであるので、リファレンス回路１６８は、閾値の異なる３つのリファレンス回路部（Ｒｅｆ−１、２、３）１６９を備えている。各リファレンス回路部１６９は閾値の異なる３つのリファレンス・セル（ＭＲ１１、１２、１３）１７０を備えるており、各セルの閾値は順に、ＶＴＭ１、ＶＴＭ２、ＶＴＭ３に設定されている。リファレンス回路部１６９はメモリ・セル１６５及びそれに接続された回路構成と同様の構成であり、トランジスタ（ＭＲＹ１１〜１３）１７１及び、データ書き込みのためのトランジスタ（ＭＲＤ１１〜１３）１７２を備えている。トランジスタ１７１のゲートには電源電圧ＣＣが入力され、トランジスタ１７２のゲートには書き込み入力信号ＤｉＲが入力される。トランジスタ１７２を介して、高電圧信号ＰＰが各リファレンス・セル１７０に入力される。
【００６９】
読み出し回路１６１は、メモリ・セル１６５に対応し、動作点にバイアスするバイアス回路１７３を備えている。バイアス回路１７３は、抵抗（ＲＬ）１７４、抵抗１７４と縦に接続されたトランジスタ（ＭＳ１）１７５及びトランジスタ１７５のソース・ゲート間に接続されたインバータ（ＩＳ）１７６から構成されている。同様の構成のバイアス回路１７７が、各リファレンス回路部１６９に接続されている。
【００７０】
メモリ・セル１６５及び各リファレンス・セル１７０からの読み出し信号は、バイアス回路１７３、１７７を介して比較検出器（ＤＩＦＦ１、２、３）１７８に入力される。比較検出器（ＤＩＦＦ１、２、３）１７８はそれぞれ、メモリ・セル１６５の読み出し信号ＳＡＯ０と、リファンレス・セル１７０からの読み出し信号（ＲＡ１、２、３）のそれぞれを比較する。各比較検出器１７８は、比較結果に応じて信号（Ｓ０００〜Ｓ００２）を出力する。
【００７１】
読み出し判定回路１２７
メモリ・セル１６５の閾値電圧検査において、メモリ・セル１６５からの読み出し信号ＳＡＯ０が読み出し判定回路１２７に入力される。読み出し判定回路１２７は、メモリ・セル１６５からの読み出し信号ＳＡＯ０と基準値を比較することによって、読み出し信号ＳＡＯ０が所定の範囲にあるかを判定する。図１０は、読み出し判定回路１２７の回路構成示している。本例においては１アドレスで指定されるデータが１６ビット（８セル）であるため、読み出し判定回路１２７は、各セルに対応した同一回路構成の８つの読み出し判定回路部（ＣＯＭＰ００〜０７）を備えている。以下においては、これらの内の一つである読み出し判定回路部（ＣＯＭＰ００）１８０について詳細を説明する。読み出し判定回路部１８０は、リファンレス回路（ＲＥＦ２）１８１、比較検出器（ＤＩＦＦＣ１〜６）１８２及びエンコーダ（ＥＣＣ００）１８３を備えている。
【００７２】
図１を参照して説明したように、読み出し判定回路部１８０は６つの基準値と読み出し信号ＳＡＯ０を比較する。このため、リファンレス回路１８１は、各基準値に対応する６つのリファレンス回路部（Ｒｅｆ−Ｃ１〜６）１８４を備えている。リファレンス回路部１８４の概略構成は、セルの読み出し回路１６１のリファレンス回路部１６９と実質的に同様であり、リファレンス・セル（ＭＲ２１〜２６）１８５、トランジスタ（ＭＲＹ２１〜２６）１８６、書き込み用トランジスタ（ＭＲＤ２１〜２６）１８７及びバイアス回路１８８を備えている。
【００７３】
リファレンス・セル１８５ａ〜ｆは、それぞれ異なる閾値に設定されており、順に、ＶＴＭ１Ｕ、ＶＴＭ１Ｌ、ＶＴＭ２Ｕ、ＶＴＭ２Ｌ、ＶＴＭ３Ｕ、ＶＴＭ３Ｌに設定されている。各トランジスタ１８６のゲートには電源電圧ＣＣが入力される。データ書き込みにおいて、データ書き込み入力信号ＤｉＲによって制御された書き込み用トランジスタ１８７を介して、高電圧信号ＰＰが各リファレンス・セル１８５に入力される。バイアス回路１８８の構成は図９を参照して説明されたバイアス回路１７３と同様であり、動作点にバイアスする機能を有する。
【００７４】
比較検出器１８２は、それぞれ、読み出し信号ＳＡＯ０とリファレンス・セル１８５からの読み出し信号（ＲＡＣ１〜６）を比較する。具体的には、比較検出器１８２ａ〜ｆのそれぞれは、順に、信号ＳＡＯ０と信号ＲＡＣ１を比較して信用ＳＣ０１を出力し、信号ＳＡＯ０と信号ＲＡＣ２を比較して信用ＳＣ０２を出力し、信号ＳＡＯ０と信号ＲＡＣ３を比較して信用ＳＣ０３を出力し、信号ＳＡＯ０と信号ＲＡＣ４を比較して信用ＳＣ０４を出力し、信号ＳＡＯ０と信号ＲＡＣ５を比較して信用ＳＣ０５を出力し、信号ＳＡＯ０と信号ＲＡＣ６を比較して信用ＳＣ０６を出力する。
【００７５】
比較検出器１８２の各出力信号（ＳＣ０１〜ＳＣ０６）は、エンコーダ１８３に入力される。エンコーダ１８３は、出力信号（ＳＣ０１〜ＳＣ０６）から、メモリ・セルのセル状態を決定する。図１１はエンコーダ１８３の回路構成及び、比較検出器１８２の各出力信号とメモリ・セル１６５のセル状態の関係を示している。図１１（ａ）の表に示されているように、６つの出力信号（ＳＣ０１〜ＳＣ０６）の論理レベルの組み合わせによって、メモリ・セル１６５のセル状態を特定することができる。エンコーダ１８３は、比較検出器１８２の出力信号から、セル状態を示す信号を生成する。
【００７６】
エンコーダ１８３の具体的回路構成は、図１１（ｂ）に示されている。エンコーダ１８３は１２の２入力のＡＮＤ回路（ＡＮＤ１〜１２）１９１を備えている。ＡＮＤ１回路１９１ａには、信号ＳＣ０１とインバータ１９２ａを介したが信号ＳＣ０２が入力される。ＡＮＤ２回路１９１ｂには、インバータ１９２ｂを介した信号ＳＣ０３とインバータ１９２ｃを介したが信号ＳＣ０４が入力される。ＡＮＤ３回路１９１ｃには、インバータ１９２ｄを介した信号ＳＣ０５とインバータ１９２ｅを介したが信号ＳＣ０６が入力される。
【００７７】
ＡＮＤ４回路１９１ｄには、信号ＳＣ０１と信号ＳＣ０２が入力される。ＡＮＤ５回路１９１ｅには、信号ＳＣ０３とインバータ１９２ｆを介したが信号ＳＣ０４が入力される。ＡＮＤ６回路１９１ｆには、インバータ１９２ｇを介した信号ＳＣ０５とインバータ１９２ｈを介したが信号ＳＣ０６が入力される。
【００７８】
ＡＮＤ７回路１９１ｇには、信号ＳＣ０１と信号ＳＣ０２が入力される。ＡＮＤ８回路１９１ｈには、信号ＳＣ０３と信号ＳＣ０４が入力される。ＡＮＤ９回路１９１ｉには、信号ＳＣ０５とインバータ１９２ｉを介したが信号ＳＣ０６が入力される。
【００７９】
ＡＮＤ１０回路１９１ｊには、信号ＳＣ０１とインバータ１９２ｍを介した信号ＳＣ０２が入力される。ＡＮＤ１１回路１９１ｋには、信号ＳＣ０３とインバータ１９２ｎを介した信号ＳＣ０４が入力される。ＡＮＤ１２回路１９１ｌには、信号ＳＣ０５とインバータ１９２ｏを介した信号ＳＣ０６が入力される。
【００８０】
ＡＮＤ回路１９１ａ〜ｃの出力はＮＡＮＤ１回路１９３ａに入力される。さらに、ＮＡＮＤ１回路１９３ａからの出力信号は、インバータ１９２ｊを介して、信号１ＵＦ００として出力される。ＡＮＤ回路１９１ｄ〜ｆの出力はＮＡＮＤ２回路１９３ｂに入力される。さらに、ＮＡＮＤ２回路１９３ｂからの出力信号は、インバータ１９２ｋを介して、信号２ＵＦ００として出力される。ＡＮＤ回路１９１ｇ〜ｉの出力はＮＡＮＤ３回路１９３ｃに入力される。さらに、ＮＡＮＤ３回路１９３ｃからの出力信号は、インバータ１９２ｌを介して、信号３ＵＦ００として出力される。ＡＮＤ回路１９１ｊ〜ｌの出力はＮＯＲ１回路１９４に入力される。さらに、ＮＯＲ１回路１９４からの出力信号は、インバータ１９２ｐを介して、信号ＣＰ００として出力される。
【００８１】
信号ＣＰ００はメモリ・セル状態が不良であるか否かを示す。セル状態が“ａ”、“ｂ”、“ｃ”のいずれかにある場合、信号ＣＰ００はＨレベルとなる。セルが正常な状態にある場合は、信号ＣＰ００はＬレベルとなる。一方、信号１ＵＦ００〜３ＵＦ００は、セル状態の不良内容を示す。例えば、メモリ・セルが、００不良である“ａ”状態にある場合、（１ＵＦ００、２ＵＦ００、３ＵＦ００）は、（Ｈ、Ｌ、Ｌ）となる。メモリ・セルが、０１不良である“ｂ”状態にある場合、（１ＵＦ００、２ＵＦ００、３ＵＦ００）は、（Ｌ、Ｈ、Ｌ）となる。メモリ・セルが、１０不良である“ｃ”状態にある場合、（１ＵＦ００、２ＵＦ００、３ＵＦ００）は、（Ｌ、Ｌ、Ｈ）となる。
【００８２】
冗長セル活性化制御回路１２８
読み出し判定回路１２７からの不良セル検出信号（ＣＰ００〜ＣＰは０７）は、冗長セル活性化制御回路（ＲＥＤＡ）１２８に入力される。冗長セル活性化制御回路１２８は、信号（ＣＰ００〜ＣＰは０７）によって検査セルが不良セルであるかを判定する。図１２は、冗長セル活性化制御回路１２８の回路構成を示している。冗長セル活性化制御回路１２８は、４つのＯＲ回路（ＯＲ２１〜２３）２０１を有している。各ＯＲ回路２０１は２入力であり、信号（ＣＰ００〜ＣＰは０７）が入力される。
【００８３】
具体的には、ＡＮＤ２１回路２０１ａには、信号ＣＰ００及びＣＰ０１が入力される。ＡＮＤ２２回路２０１ｂには、信号ＣＰ０２及びＣＰ０３が入力される。ＡＮＤ２３回路２０１ｃには、信号ＣＰ０４及びＣＰ０５が入力される。ＡＮＤ２４回路２０１ｄには、信号ＣＰ０６及びＣＰ０７が入力される。各ＡＮＤ回路２０１の出力はＮＯＲ２１回路２０２に入力され、インバータＩＶＣ（２１）２０３を介して、ＲＥＡＤＡＣＴ信号として出力される。
【００８４】
データ修復回路１３２
読み出し判定回路１２７からの不良状態特定信号（１ＵＦ００〜３ＵＦ０７）は、データ修復回路（ＲＤＩ０）１３２に入力される。データ修復回路１３２は、入力された信号から元のあるべき論理値データを生成する。図１３は、データ修復回路１３２の回路構成を示している。データ修復回路１３２は、８セルのデータに対応した８つの修復回路部（ＲＤＩ００〜ＲＤＩ０７）を備えている。各修復回路部は同一の構成であり、修復回路部（ＲＤＩ００）２１０の構成について説明を行う。
【００８５】
メモリ・セル１６５は４値セルであるので、修復回路部２１０は、不良状態特定信号（１ＵＦ００〜３ＵＦ００）に基づいて、２ビット・データ（ＤＢＲ１、ＤＢＲ０）を出力する。尚、ＤＢＲは冗長セル用内部データ・バスを示しているが、説明の容易のために、以下ではバスに出力されるデータを示すものとして使用する。修復回路部２１０は、２ビット・データの各信号線は、トランジスタを介して、電源電位ＣＣ及びＧＮＤ電位に接続されている。各トランジスタは不良状態特定信号（１ＵＦ００〜３ＵＦ００）によって制御され、不良状態特定信号（１ＵＦ００〜３ＵＦ００）に応じた電位が２ビット・データの各信号線に供給される。
【００８６】
具体的には、信号ＤＢＲ０の信号線は、Ｎ型トランジスタ（ＭＲＤ０１）２１１ａ及びＰ型トランジスタ（ＭＲＤ０２）２１２ａを介してＧＮＤ電位に、Ｎ型トランジスタ（ＭＲＤ０３）２１１ｂ及びＰ型トランジスタ（ＭＲＤ０４）２１２ｂを介して電源電位ＣＣに、そして、Ｎ型トランジスタ（ＭＲＤ０５）２１１ｃ及びＰ型トランジスタ（ＭＲＤ０６）２１２ｃを介してＧＮＤ電位に接続されている。
【００８７】
Ｎ型トランジスタ２１１ａ及びＰ型トランジスタ２１２ａは信号１ＵＦ００によって制御され、Ｎ型トランジスタ２１１ａのゲートには信号１ＵＦ００が入力され、Ｐ型トランジスタ２１２ａには信号１ＵＦ００の反転信号Ｎ１ＵＦ００がインバータ（ＩＮＶＲＤ１）２１３ａを介して入力される。
【００８８】
Ｎ型トランジスタ２１１ｂ及びＰ型トランジスタ２１２ｂは信号２ＵＦ００によって制御され、Ｎ型トランジスタ２１１ｂのゲートには信号２ＵＦ００が入力され、Ｐ型トランジスタ２１２ｂには信号２ＵＦ００の反転信号Ｎ２ＵＦ００がインバータ（ＩＮＶＲＤ２）２１３ｂを介して入力される。
【００８９】
Ｎ型トランジスタ２１１ｃ及びＰ型トランジスタ２１２ｃは信号３ＵＦ００によって制御され、Ｎ型トランジスタ２１１ｃのゲートには信号３ＵＦ００が入力され、Ｐ型トランジスタ２１２ｃには信号３ＵＦ００の反転信号Ｎ３ＵＦ００がインバータ（ＩＮＶＲＤ３）２１３ｃを介して入力される。
【００９０】
一方、信号ＤＢＲ１の信号線は、Ｎ型トランジスタ（ＭＲＤ１１）２１４ａ及びＰ型トランジスタ（ＭＲＤ１２）２１５ａを介してＧＮＤ電位に、Ｎ型トランジスタ（ＭＲＤ１３）２１４ｂ及びＰ型トランジスタ（ＭＲＤ０４）２１５ｂを介してＧＮＤ電位に、そして、Ｎ型トランジスタ（ＭＲＤ０５）２１４ｃ及びＰ型トランジスタ（ＭＲＤ０６）２１５ｃを介して電源電位ＣＣに接続されている。
【００９１】
Ｎ型トランジスタ２１４ａ及びＰ型トランジスタ２１５ａは信号１ＵＦ００によって制御され、Ｎ型トランジスタ２１４ａのゲートには信号１ＵＦ００が入力され、Ｐ型トランジスタ２１５ａには信号１ＵＦ００の反転信号Ｎ１ＵＦ００がインバータ（ＩＮＶＲＤ１）２１３ａを介して入力される。
【００９２】
Ｎ型トランジスタ２１４ｂ及びＰ型トランジスタ２１５ｂは信号２ＵＦ００によって制御され、Ｎ型トランジスタ２１４ｂのゲートには信号２ＵＦ００が入力され、Ｐ型トランジスタ２１５ｂには信号２ＵＦ００の反転信号Ｎ２ＵＦ００がインバータ（ＩＮＶＲＤ２）２１３ｂを介して入力される。
【００９３】
Ｎ型トランジスタ２１４ｃ及びＰ型トランジスタ２１５ｃは信号３ＵＦ００によって制御され、Ｎ型トランジスタ２１４ｃのゲートには信号３ＵＦ００が入力され、Ｐ型トランジスタ２１５ｃには信号３ＵＦ００の反転信号Ｎ３ＵＦ００がインバータ（ＩＮＶＲＤ３）２１３ｃを介して入力される。
【００９４】
メモリ・セルが、００不良である“ａ”状態にある場合、（１ＵＦ００、２ＵＦ００、３ＵＦ００）は、（Ｈ、Ｌ、Ｌ）となるので、（ＤＢＲ１、ＤＢＲ０）は（０、０）となる。メモリ・セルが、０１不良である“ｂ”状態にある場合、（１ＵＦ００、２ＵＦ００、３ＵＦ００）は、（Ｌ、Ｈ、Ｌ）となるので、（ＤＢＲ１、ＤＢＲ０）は（０、１）となる。メモリ・セルが、１０不良である“ｃ”状態にある場合、（１ＵＦ００、２ＵＦ００、３ＵＦ００）は、（Ｌ、Ｌ、Ｈ）となるので、（ＤＢＲ１、ＤＢＲ０）は（１、０。）となるつまり、不良セルの４値データに対応して修正された２ビット・データが出力される。
【００９５】
冗長セル用読み出し／書き込み回路１１８
冗長セル用内部バスに出力された修正データは、冗長セル領域１１３に、冗長セル用読み出し／書き込み回路（ＲＳＡ／ＲＷＣ）１１８によって記憶される。図１４は、冗長セル用読み出し／書き込み回路１１８の回路構成の概略を示すブロック図である。冗長セル用読み出し／書き込み回路１１８は、１６ビットの各ビットに対応した読み出し回路（ＳＡＲ００〜０１５）２２１及び書き込み回路（ＷＲ００〜０１５）２２２を備えている。読み出し回路（ＳＡＲ（ｋ））２２１及び書き込み回路（ＷＲ（ｋ））２２２は、冗長セル用内部バス１３５（ＤＢＲ（ｋ））と接続されている。
【００９６】
図１５は、読み出し回路（ＳＡＲ００）２２１及び書き込み回路（ＷＲ００）２２２の回路構成を示している。各回路構成は、図９を参照して説明された読み出し回路１６１及び書き込み回路１６２と実質的に同様である。冗長セルは多値セルではないので、リファレンス回路（ＲＥＦ３）２２３は、基準値ＶＴＭＲをもつ一つのレファレンス・セル（ＭＲ３１）２２４と冗長セル（ＲＣ０００）２２５が比較される。
【００９７】
冗長セル領域１１３から読み出されたデータは、冗長セル用内部バス１３５によって伝送され、バス切り替え回路（ＳＷ）１３７を介して外部に出力される。図１６は、バス切り替え回路１３７の回路構成を示している。バス切り替え回路１３７は、制御信号ＲＯＵＴに従って、入出力データ・バス（ＤＢ）１３８へ接続されるバスを切替える。制御信号ＲＯＵＴがＨの場合は冗長セル用内部バス１３５のデータを入出力データ・バス１３８に出力する。制御信号ＲＯＵＴがＬの場合はメイン・セル用内部バス１３９のデータを入出力データ・バス１３８に出力する。
【００９８】
図１６を参照して、入出力データ・バス１３８の各バスは、トランジスタを介して、冗長セル用内部バス１３５の各バス、及びメイン・セル用内部バス１３９の各バスに接続されている。制御信号ＲＯＵＴによってトランジスタを制御することによって、入出力データ・バス１３８に接続されるバスを選択することができる。ここで、入出力データ・バス（ＤＢ０）の例について説明する。入出力データ・バス（ＤＢ０）は、Ｎ型トランジスタ（ＭＳＷ０１）３０１ａ及びＰ型トランジスタ（ＭＳＷ０２）３０２ａを介して冗長セル用内部バス（ＤＢＲ０）に、Ｎ型トランジスタ（ＭＳＷ０３）３０１ｂ及びＰ型トランジスタ（ＭＳＷ０４）３０２ｂを介してメイン・セル用内部バス（ＤＢＭ０）に接続されている。
【００９９】
Ｎ型トランジスタ３０１ａ及びＰ型トランジスタ３０２ｂのゲートには制御信号ＲＯＵＴが入力され、Ｐ型トランジスタ３０２ａ及びＮ型トランジスタ３０１ｂのゲートには、インバータ回路（ＩＮＶＳＷ１）３０３によって反転された制御信号ＮＲＯＵＴが入力される。従って、制御信号ＮＲＯＵＴがＨのときに冗長セル用内部バス（ＤＢＲ０）のデータが入出力データ・バス（ＤＢ０）にのる。他の１５のバスについても同様である。
【０１００】
尚、上記においてはフラッシュ・メモリを例として本発明が説明されたが、例えば、ＦｅＲＡＭなどのように他の態様のメモリ装置に本発明を適用することも可能である。例えば、ＦｅＲＡＭにおいては、フレッシュ・メモリの閾値に代えて、その分極特性が測定され、不良セルが判定される。
【図面の簡単な説明】
【０１０１】
【図１】本実施形態における４値セルの閾値分布及び各論理値を判定するための基準値を示している。
【図２】本発明の一つの態様におけるメモリ装置の概略構成を示すブロック図である。
【図３】本発明の他の一つの態様におけるメモリ装置の概略構成を示すブロック図である。
【図４】図３を参照して説明されたメモリ装置の検査処理動作についてのフロー・チャートである。
【図５】本発明の他の一つの態様におけるメモリ装置の概略構成を示すブロック図である。
【図６】図２を参照して説明されたメモリ装置に対応する詳細構成の一例を示す図である。
【図７】本実施形態の冗長セル制御回路（ＲＥＤＣＯＮ）の構成を示すブロック図である。
【図８】本実施形態のメイン・セル領域のエンコーダ回路及び読み出し／書き込み回路の詳細構成を示すブロック図である。
【図９】本実施形態のセルの読み出し回路（ＳＡ００）及び書き込み回路（Ｗ００）の詳細を示す回路図である。
【図１０】本実施形態の読み出し判定回路の回路構成を示す図である。
【図１１】本実施形態のエンコーダの回路構成及び、比較検出器の各出力信号とメモリ・セルのセル状態の関係を示す図である。
【図１２】本実施形態の冗長セル活性化制御回路の回路構成を示す図である。
【図１３】本実施形態のデータ修復回路の回路構成を示す図である。
【図１４】本実施形態の冗長セル用読み出し／書き込み回路の回路構成の概略を示すブロック図である。
【図１５】本実施形態の読み出し回路及び書き込み回路の回路構成を示す図である。
【図１６】本実施形態のバス切り替え回路の回路構成を示す図である。
【符号の説明】
【０１０２】
１０  メモリ装置、１１  メモリ・セル・アレイ、
１２  Ｅ（Erase）／Ｗ(Write)処理時のセクタ切り替え回路、
１３  Ｖｔ検査動作時のセクタ切り替え回路、１４  閾値電圧測定制御回路、
１５  閾値電圧測定・判定回路、１６  冗長セル群、
１７  冗長セル読み出し／書き込み回路、１８  置換アドレス設定・選択回路、
２０  メモリ装置、２１  コマンド・カウンタ、２５  メモリ装置、
２６  電源電圧検出回路、１１１  セクタ、１１２  メイン・セル領域、
１１３  冗長セル領域、１１４  読み出し／書き込み回路、１１５  Ｘデコーダ、
１１６  Ｙデコーダ、１１７  Ｙセレクタ、
１１８  冗長セル用読み出し／書き込み回路、１１９  冗長セル用Ｘデコーダ、
１２０  冗長セル用Ｙデコーダ、１２１  冗長セル用Ｙセレクタ、
１２２  アドレス・バッファ、１２３  制御入力バッファ、
１２４  コマンド・デコーダ、１２５  冗長セル制御回路、
１２６  外部アドレス／内部アドレス切り替え回路、１２７  読み出し判定回路、
１２８  冗長セル活性化制御回路、１２９  ヒューズ、１３０  高電圧生成回路、
１３２  データ修復回路、１３３  ＲＸＤＥＣアクセス回路、
１３４  ＲＹＤＥＣアクセス回路、１３５  冗長セル用内部バス、
１３６  冗長セル・アクセス回路、１３７  バス切り替え回路、
１３８  入出力データ・バス、１３９  メイン・セル用内部バス、
１４１  セクタ・フラグ、１４２  アドレス・カウンタ、
１５１  内部アドレス・カウンタ、１５２  レジスタ、１５４  判定回路部、
１５５  エンコーダ回路、１６１  セルの読み出し回路、
１６２  セルの書き込み回路、１６３  エンコーダ回路部、１６５  メモリ・セル、
１６７  トランジスタ、１６８  リファレンス回路、１６９  リファレンス回路部、
１７０  リファンレス・セル、１７１  トランジスタ、１７２  トランジスタ、
１７３  バイアス回路、１７４  バイアス回路、１７４  抵抗、
１７５  トランジスタ、１７５  比較検出器、１８０  判定回路部、
１８１  リファンレス回路、１８２  比較検出器、１８３  エンコーダ、
１８４  リファレンス回路部、１８５  リファレンス・セル、１８６  トランジスタ、
１８７  書き込み用トランジスタ、１８８  バイアス回路、１９１  ＡＮＤ回路、
１９２  インバータ、１９３  ＮＡＮＤ回路、１９４  ＮＯＲ回路、
２０１  ＡＮＤ回路、２０２  ＮＯＲ回路、２１０  修復回路部、
２１１  Ｎ型トランジスタ、２１２  Ｐ型トランジスタ、２１４  Ｎ型トランジスタ、
２１５  Ｐ型トランジスタ、３０１  Ｎ型トランジスタ、３０２  Ｐ型トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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