(57)【要約】【課題】プロセス変動が生じた場合でも、できるだけセルサイズやメタル配線の変更を行なうことなく広範なディレイ値に対応した調整を可能にして、スタンダードセルのレイアウト設計等の上位設計に影響を与えずにプロセス変動に確実に対処できるようにする。【解決手段】信号パスに挿入されたディレイゲート１Ａ，２Ａ，３Ａ，３Ｂを構成する複数のトランジスタ１０ｐ，１０ｎの一部または全部の閾値電圧を変更することにより、ディレイゲート１Ａ，２Ａ，３Ａ，３Ｂのディレイ値を変更し、信号パスのディレイ値を調整する。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数のトランジスタを組み合わせて構成されたディレイゲートを、半導体集積回路上の信号パスに挿入することにより、該信号パスのディレイ値を調整する方法であって、
該信号パスに挿入された該ディレイゲートを構成する該複数のトランジスタの一部または全部の閾値電圧を変更することにより、該ディレイゲートのディレイ値を変更し、該信号パスのディレイ値を調整することを特徴とする、ディレイ値調整方法。
【請求項２】
複数のトランジスタを組み合わせて構成されたディレイゲートを、半導体集積回路上の信号パスに挿入することにより、該信号パスのディレイ値を調整する方法であって、
該ディレイゲートとして、同一数のトランジスタを同一レイアウトで配置しているが該複数のトランジスタの一部または全部の閾値電圧を変更することによってディレイ値の異なる複数種類のディレイゲートを用意しておき、
該複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することにより、該信号パスのディレイ値を調整することを特徴とする、ディレイ値調整方法。
【請求項３】
該ディレイゲートにおける該トランジスタとして直列トランジスタを用いることにより該ディレイゲートを構成する該トランジスタの数を増加させ、該直列トランジスタを成す各トランジスタを閾値電圧の変更対象とすることを特徴とする、付記１または付記２に記載のディレイ値調整方法。
【請求項４】
各トランジスタのチャネル部における不純物を調整することにより前記閾値電圧を変更することを特徴とする、請求項１〜請求項３のいずれか1項に記載のディレイ値調整方法。
【請求項５】
請求項１〜請求項４のいずれか1項に記載のディレイ値調整方法によって信号パスのディレイ値を調整されたことを特徴とする、半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路における基本セル（スタンダードセル）の１つであるディレイゲートを半導体集積回路上の信号パスに挿入することにより、その信号パスのディレイ値を調整する方法、および、同方法によって信号パスのディレイ値調整を施された半導体集積回路に関する。
【背景技術】
【０００２】
一般に、半導体製造プロセスの変更などによってトランジスタ性能が変動するような場合（以下、プロセス変動という）にも、各信号パスが予め定めたディレイ値を満たすようにディレイ値が調整されなければならない。そこで、半導体集積回路の設計に際し、ラッチ間のレーシング対策として、ディレイ値の小さな信号パスにディレイゲートを挿入することが行なわれている。
【０００３】
このディレイゲートは、半導体集積回路における基本セル（スタンダードセル）の１つで、複数のトランジスタを組み合わせて構成されるものであって、より具体的には、例えば図８（Ａ）〜（Ｃ）に示すごとく、ＰチャネルＭＯＳ（Metal Oxided Semiconductor）トランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎとの対からなるインバータ１０を１段以上接続して構成されている（例えば下記特許文献１〜３参照）。
【０００４】
ここで、図８（Ａ）に示すディレイゲート１は、インバータ１０を５段接続して構成されたものであり、図８（Ｂ）に示すディレイゲート２は、インバータ１０を４段接続して構成されたものであり、図８（Ｃ）に示すディレイゲート３は、インバータ１０を３段接続して構成されたものである。なお、図８（Ａ）および（Ｃ）に示すディレイゲート１，３は、いずれも奇数のインバータ１０が多段接続されているので、インバータとして機能し、図８（Ｂ）に示すディレイゲート２は、偶数のインバータ１０を多段接続されて構成されているので、バッファとして機能することになる。
【０００５】
このようなディレイゲートによってディレイ値を調整する方法としては、一般に、ディレイゲートを成すインバータの接続段数を変更する方法や、ディレイゲートを成すトランジスタのゲート長Ｌを変更する方法がある。インバータの接続段数を変更する方法では、その接続段数を多くするほどディレイ値を大きくすることができ、トランジスタのゲート長Ｌを変更する方法では、そのゲート長Ｌを大きくするほどディレイ値を大きくすることができる。
【０００６】
また、通常、インバータの接続段数やトランジスタのゲート長Ｌを変更する前に、トランジスタのゲート幅Ｗを変更してディレイ値を調整することも行なわれている（例えば下記特許文献１参照）。一般に、ゲート幅Ｗを小さくするほどディレイ値を大きくすることができる一方、ゲート幅Ｗを大きくするほどディレイ値を小さくすることができる。そこで、まず、ゲート幅Ｗを変更してディレイ値の調整を行ない、ゲート幅Ｗを変更してもディレイゲートのディレイ値を所望の値に変更することができない場合（つまりトランジスタのゲート幅Ｗによるディレイ値調整可能な範囲を超えた場合）に、インバータの接続段数やトランジスタのゲート長Ｌを変更することによりディレイ値の調整を行なっている。
【特許文献１】特開平５−２２６６１９号公報
【特許文献２】特開平５−２２６９８８号公報
【特許文献３】特開平５−２６８０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、インバータの接続段数を変更することによりディレイ値を調整する方法では、トランジスタのゲート幅Ｗによるディレイ値調整可能な範囲を超えると、インバータの接続段数が変更されることになるので、実装面積（セルサイズつまりディレイゲートのサイズ）およびメタル配線を変更しなければならなくなる。
また、トランジスタのゲート長Ｌを変更することによりディレイ値を調整する方法でも、トランジスタのゲート幅Ｗによるディレイ値調整可能な範囲を超えると、実装ルールによってはセルサイズおよびメタル配線の変更を余儀なくされる場合がある。さらに、トランジスタのゲート長Ｌは、製造バラツキの影響を大きく受けるため、他のトランジスタと同じサイズにしておくことが望ましく、ゲート長Ｌを変更することによるディレイ値調整は好ましくない。
【０００８】
いずれにしても、従来のディレイ値調整方法では、トランジスタのゲート幅Ｗによるディレイ値調整可能な範囲を超えると、セルサイズおよびメタル配線の変更を行なわなければならない状況が生じてしまい、このような状況は、上位設計（例えば、ディレイゲートを含むスタンダードセルのレイアウト設計）でのセル再配置や配線変更を余儀なくされるという課題があった。
【０００９】
本発明は、このような課題に鑑み創案されたもので、プロセス変動が生じた場合でも、できるだけセルサイズやメタル配線の変更を行なうことなく広範なディレイ値に対応した調整を可能にして、スタンダードセルのレイアウト設計等の上位設計に影響を与えずにプロセス変動に確実に対処できるようにすることを目的としている。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明のディレイ値調整方法（請求項１）は、複数のトランジスタを組み合わせて構成されたディレイゲートを、半導体集積回路上の信号パスに挿入することにより、該信号パスのディレイ値を調整する方法であって、該信号パスに挿入された該ディレイゲートを構成する該複数のトランジスタの一部または全部の閾値電圧を変更することにより、該ディレイゲートのディレイ値を変更し、該信号パスのディレイ値を調整することを特徴としている。
【００１１】
また、本発明のディレイ値調整方法（請求項２）は、複数のトランジスタを組み合わせて構成されたディレイゲートを、半導体集積回路上の信号パスに挿入することにより、該信号パスのディレイ値を調整する方法であって、該ディレイゲートとして、同一数のトランジスタを同一レイアウトで配置しているが該複数のトランジスタの一部または全部の閾値電圧を変更することによってディレイ値の異なる複数種類のディレイゲートを用意しておき、該複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することにより、該信号パスのディレイ値を調整することを特徴としている。
【００１２】
このとき、該ディレイゲートにおける該トランジスタとして直列トランジスタを用いることにより該ディレイゲートを構成する該トランジスタの数を増加させ、該直列トランジスタを成す各トランジスタを閾値電圧の変更対象としてもよい（請求項３）。また、各トランジスタのチャネル部における不純物を調整することにより前記閾値電圧を変更してもよい（請求項４）。
【００１３】
そして、本発明の半導体集積回路（請求項５）は、上述したディレイ値調整方法によって信号パスのディレイ値を調整されていることを特徴としている。
【発明の効果】
【００１４】
上述した本発明のディレイ値調整方法および半導体集積回路によれば、ディレイゲートを構成する複数のトランジスタの一部または全部の閾値電圧を変更するか、もしくは、複数種類のディレイゲートの中から信号パスのディレイ値に応じたディレイゲートを選択して信号パスに挿入することにより、信号パスのディレイ値が調整されるので、プロセス変動が生じた場合でも、セルサイズやメタル配線の変更を行なうことなく広範なディレイ値に対応した調整が可能になり、スタンダードセルのレイアウト設計等の上位設計に影響を与えずにプロセス変動に確実に対処することができる。
【００１５】
このとき、直列トランジスタを用いることによりディレイゲートを構成するトランジスタの数を増加させ、直列トランジスタを成す各トランジスタを閾値電圧の変更対象とすることで、ディレイ値の調整単位を細かくすることができ、広範なディレイ値に対応した調整が可能になるだけでなく、より細かくディレイ値の調整を行なえるようになる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態を説明する。
〔１〕本発明の原理説明
本実施形態（第１実施形態および後述する第２実施形態）においても、ディレイゲートを半導体集積回路上の信号パスに挿入することにより、この信号パスのディレイ値を調整している。そして、プロセス変動が生じた場合、まず、信号パスに挿入されたディレイゲートにおけるトランジスタのゲート幅Ｗを変更してディレイ値の調整を行ない、ゲート幅Ｗを変更してもディレイゲートのディレイ値を所望の値に変更することができなければ（例えばゲート幅Ｗが最大サイズもしくは最小サイズになった場合）、本実施形態では、インバータの接続段数やトランジスタのゲート長Ｌを変更するのではなく、図１〜図６および図８を参照しながら後述するごとく、上記ディレイゲートを成すトランジスタの一部または全部の閾値電圧（Ｖth）を変更することにより、このディレイゲートのディレイ値を変更し、信号パスのディレイ値を調整している。
【００１７】
このとき、同一数のトランジスタを同一レイアウトで配置しているが複数のトランジスタの一部または全部の閾値電圧（Ｖth）を変更することによってディレイ値の異なる複数種類のディレイゲートを予め用意しておき、これら複数種類のディレイゲートの中から、信号パスのディレイ値に応じたディレイゲートを選択し、選択されたディレイゲートを信号パスに挿入することで、閾値電圧（Ｖth）を変更し信号パスのディレイ値を調整するようにしてもよい。
【００１８】
このように閾値電圧を変更するとトランジスタが動作するタイミングが変わるため（具体的には第２実施形態において図６および図７を参照しながら後述する）、標準の閾値電圧（Normal Ｖth）で動作するトランジスタ（以下、標準閾値電圧トランジスタという）に比べ、標準閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）で動作するトランジスタ（以下、高閾値電圧トランジスタという）では信号出力が遅くなり、標準閾値電圧（Normal Ｖth）よりも低い閾値電圧（Low Ｖth）で動作するトランジスタ（以下、低閾値電圧トランジスタという）では信号出力が早くなる。例えば、ディレイ値を大きく（遅く）する場合には標準閾値電圧トランジスタの一部もしくは全部を高閾値電圧トランジスタに変更すれば良い。
【００１９】
従って、ｎ個のトランジスタに対し、２つの異なる閾値電圧（例えば標準閾値電圧と高閾値電圧）を選択できる場合であれば２・ｎ通りのトランジスタの組み合わせが存在することになり、３つの異なる閾値電圧（例えば標準閾値電圧，高閾値電圧および低閾値電圧）を選択できる場合であれば３・ｎ通りのトランジスタの組み合わせが存在することになる。一般に、ｎ個のトランジスタに対しｍ個の閾値電圧を選択できる場合であればｍ・ｎ通りのトランジスタの組み合わせが存在することになる。
【００２０】
なお、各トランジスタの閾値電圧（Ｖth）は、そのトランジスタがオフ状態（ドレイン電流が流れない状態）からオン状態（ドレイン電流が流れる状態）に移り変わるときの、境界となるゲート電圧のことであり、この閾値電圧（Ｖth）は、各トランジスタのチャネル部における不純物を調整することによって変更することができる。また、ディレイゲートは、前述した通り、半導体集積回路における基本セル（スタンダードセル）の１つであって、複数のトランジスタ１０ｐ，１０ｎ（図１〜図６および図８参照）を組み合わせて構成されている。
【００２１】
〔２〕第１実施形態の説明
次に、図１および図８を参照しながら本発明の第１実施形態としてのディレイ値調整方法（半導体集積回路）について説明する。なお、図１（Ａ）〜（Ｄ）および図８（Ａ）〜（Ｃ）はいずれも第１実施形態で用いられるディレイゲートの構成例を示す回路図である。
【００２２】
ここで、図８（Ａ）〜（Ｃ）にそれぞれ示すディレイゲート１，２，３は、標準閾値電圧トランジスタのみによって構成され、閾値電圧変更トランジスタを含んでいない。そして、図８（Ａ）に示すディレイゲート１は、ＰチャネルＭＯＳトランジスタ１０ｐとＮチャネルＭＯＳトランジスタ１０ｎとの対からなるインバータ１０を５段接続して構成されインバータ機能（信号反転機能）を果たし、図８（Ｂ）に示すディレイゲート２は、インバータ１０を４段接続して構成されバッファ機能を果たし、図８（Ｃ）に示すディレイゲート３は、インバータ１０を３段接続して構成されインバータ機能を果たす。
【００２３】
これに対して、図１（Ａ）〜（Ｄ）にそれぞれ示すディレイゲート１Ａ，２Ａ，３Ａ，３Ｂは、いずれも高閾値電圧トランジスタ（閾値電圧変更トランジスタ）を含んでいる。
図１（Ａ）に示すディレイゲート１Ａは、図８（Ａ）に示すディレイゲート１と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、点線で囲まれた領域における２個のＰチャネルＭＯＳトランジスタ１０ｐの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更され、その他のトランジスタ１０ｐ，１０ｎは通常閾値電圧（Normal Ｖth）で動作するようになっている。従って、図８（Ａ）に示すディレイゲート１を信号パスに挿入した状態で、このディレイゲート１におけるトランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲート１のディレイ値を所望の値に変更することができない場合、そのディレイゲート１を例えば図１（Ａ）に示すディレイゲート１Ａに置き換えることによりディレイ値を上記所望の値に変更することが可能になる。
【００２４】
図１（Ｂ）に示すディレイゲート２Ａは、図８（Ｂ）に示すディレイゲート２と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、点線で囲まれた領域における２個のＰチャネルＭＯＳトランジスタ１０ｐおよび２個のＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更され、その他のトランジスタ１０ｐ，１０ｎは通常閾値電圧（Normal Ｖth）で動作するようになっている。従って、図８（Ｂ）に示すディレイゲート２を信号パスに挿入した状態で、このディレイゲート２におけるトランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲート２のディレイ値を所望の値に変更することができない場合、そのディレイゲート２を例えば図１（Ｂ）に示すディレイゲート２Ａに置き換えることによりディレイ値を上記所望の値に変更することが可能になる。
【００２５】
図１（Ｃ）に示すディレイゲート３Ａは、図８（Ｃ）に示すディレイゲート３と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、点線で囲まれた領域における１個のＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更され、その他のトランジスタ１０ｐ，１０ｎは通常閾値電圧（Normal Ｖth）で動作するようになっている。
【００２６】
また、図１（Ｄ）に示すディレイゲート３Ｂも、図８（Ｃ）に示すディレイゲート３と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、全てのトランジスタ１０ｐ，１０ｎの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更されている。従って、図８（Ｃ）に示すディレイゲート１を信号パスに挿入した状態で、このディレイゲート１におけるトランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲート１のディレイ値を所望の値に変更することができない場合、そのディレイゲート３を例えば図１（Ｃ）に示すディレイゲート３Ａもしくは図１（Ｄ）に示すディレイゲート３Ｄに置き換えることにより、ディレイ値を上記所望の値に変更することが可能になる。
【００２７】
このように、本発明の第１実施形態によれば、トランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲートのディレイ値を所望の値に変更することができない場合であっても、ディレイゲートにおけるトランジスタ１０ｐ，１０ｎの閾値電圧を変更することにより、もしくは、トランジスタ１０ｐ，１０ｎの一部または全部の閾値電圧を変更したディレイゲートを選択して置き換えることにより、セルサイズやメタル配線の変更を行なうことなく、ゲート幅Ｗの変更のみによる調整よりも広いディレイ値調整幅を得ることができ広範なディレイ値に対応した調整が可能になり、スタンダードセルのレイアウト設計等の上位設計に影響を与えずにプロセス変動に確実に対処することができる。
【００２８】
〔３〕第２実施形態の説明
次に、図２〜図６を参照しながら本発明の第２実施形態としてのディレイ値調整方法（半導体集積回路）について説明する。なお、図２（Ａ），（Ｂ）；図３（Ａ），（Ｂ）；図４（Ａ），（Ｂ）；図５（Ａ），（Ｂ）および図６（Ａ），（Ｂ）は、本発明の第２実施形態としてのディレイ値調整方法（半導体集積回路）で用いられるディレイゲートの構成例を示す回路図である。
【００２９】
ここで、図２（Ａ）〜図６（Ａ）にそれぞれ示すディレイゲート４，５，６，７，８は、標準閾値電圧トランジスタのみによって構成され閾値電圧変更トランジスタを含んでいないが、この第２実施形態では、後述のごとく直列トランジスタ（縦積みトランジスタ）を含んで構成されている。
そして、図２（Ａ）に示すディレイゲート４は、４段のインバータ１０，１０Ａ，１０Ａ，１０を接続して構成されバッファ機能を果たすものである。中央の２段のインバータ１０Ａは、直列トランジスタを含むもので、各インバータ１０Ａは、直列トランジスタである３分割ＰチャネルＭＯＳトランジスタ１０ｐ−３と直列トランジスタである３分割ＮチャネルＭＯＳトランジスタ１０ｎ−３との対として構成されている。なお、図２（Ａ）に示すように、３分割ＰチャネルＭＯＳトランジスタ１０ｐ−３は、３つに分割されたトランジスタを直列接続して構成されたもので、図２（Ａ）では、分割された各トランジスタに符号１０ｐを付している。同様に、３分割ＮチャネルＭＯＳトランジスタ１０ｎ−３は、３つに分割されたトランジスタ１０ｎを直列接続して構成されたもので、図２（Ａ）では、分割された各トランジスタに符号１０ｎを付している。
【００３０】
図３（Ａ）に示すディレイゲート５は、３段のインバータ１０，１０Ａ，１０を接続して構成されインバータ機能を果たすものである。中央の１段のインバータ１０Ａは、上述した通り、直列トランジスタを含むもので、３分割ＰチャネルＭＯＳトランジスタ１０ｐ−３と３分割ＮチャネルＭＯＳトランジスタ１０ｎ−３との対として構成されている。
図４（Ａ）に示すディレイゲート６は、３段のインバータ１０，１０Ｂ，１０を接続して構成されインバータ機能を果たすものである。中央の１段のインバータ１０Ｂは、直列トランジスタを含むもので、３分割ＰチャネルＭＯＳトランジスタ１０ｐ−３とＮチャネルＭＯＳトランジスタ１０ｎとの対として構成されている。
【００３１】
図５（Ａ）に示すディレイゲート７は、５段のインバータ１０，１０Ａ，１０Ｃ，１０Ｄ，１０を接続して構成されインバータ機能を果たすものである。中央の３段のインバータ１０Ａ，１０Ｃ，１０Ｄはいずれも直列トランジスタを含むもので、インバータ１０Ａは、３分割ＰチャネルＭＯＳトランジスタ１０ｐ−３と３分割ＮチャネルＭＯＳトランジスタ１０ｎ−３との対として構成され、インバータ１０Ｃは、２分割ＰチャネルＭＯＳトランジスタ１０ｐ−２と３分割ＮチャネルＭＯＳトランジスタ１０ｎ−３との対として構成され、インバータ１０Ｄは、２分割ＰチャネルＭＯＳトランジスタ１０ｐ−２とＮチャネルＭＯＳトランジスタ１０ｎとの対として構成されている。なお、図５（Ａ）に示すように、２分割ＰチャネルＭＯＳトランジスタ１０ｐ−２は、２つに分割されたトランジスタ１０ｐを直列接続して構成されたもので、図５（Ａ）では、分割された各トランジスタに符号１０ｐを付している。
【００３２】
図６（Ａ）に示すディレイゲート８は、４段のインバータ１０，１０Ｅ，１０，１０を接続して構成されバッファ機能を果たすものである。インバータ１０Ｅは、直列トランジスタを含むもので、２分割ＰチャネルＭＯＳトランジスタ１０ｐ−２と２分割ＮチャネルＭＯＳトランジスタ１０ｎ−２との対として構成されている。なお、図６（Ａ）に示すように、２分割ＮチャネルＭＯＳトランジスタ１０ｎ−２は、２つに分割されたトランジスタ１０ｎを直列接続して構成されたもので、図６（Ａ）では、分割された各トランジスタに符号１０ｎを付している。
【００３３】
これに対して、図２（Ｂ）〜図６（Ｂ）にそれぞれ示すディレイゲート４Ａ，５Ａ，６Ａ，７Ａ，８Ａは、いずれも、閾値電圧変更トランジスタ（高閾値電圧トランジスタ／低閾値電圧トランジスタ）を含んでいる。
図２（Ｂ）に示すディレイゲート４Ａは、図２（Ａ）に示すディレイゲート４と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、点線で囲まれた領域Ｒ１における３個のＰチャネルＭＯＳトランジスタ１０ｐの閾値電圧が通常閾値電圧（Normal Ｖth）よりも低い閾値電圧（Low Ｖth）に変更されるとともに、点線で囲まれた２つの領域Ｒ２，Ｒ３における２個のＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更され、その他のトランジスタ１０ｐ，１０ｎは通常閾値電圧（Normal Ｖth）で動作するようになっている。従って、図２（Ａ）に示すディレイゲート４を信号パスに挿入した状態で、このディレイゲート４におけるトランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲート４のディレイ値を所望の値に変更することができない場合、そのディレイゲート４を例えば図２（Ｂ）に示すディレイゲート４Ａに置き換えることによりディレイ値を上記所望の値に変更することが可能になる。
【００３４】
図３（Ｂ）に示すディレイゲート５Ａは、図３（Ａ）に示すディレイゲート５と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、点線で囲まれた２つの領域Ｒ４，Ｒ５における２個のＰチャネルＭＯＳトランジスタ１０ｐおよびＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更され、その他のトランジスタ１０ｐ，１０ｎは通常閾値電圧（Normal Ｖth）で動作するようになっている。従って、図３（Ａ）に示すディレイゲート５を信号パスに挿入した状態で、このディレイゲート５におけるトランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲート４のディレイ値を所望の値に変更することができない場合、そのディレイゲート５を例えば図３（Ｂ）に示すディレイゲート５Ａに置き換えることによりディレイ値を上記所望の値に変更することが可能になる。
【００３５】
図４（Ｂ）に示すディレイゲート６Ａは、図４（Ａ）に示すディレイゲート６と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、点線で囲まれた領域Ｒ６における２個のＰチャネルＭＯＳトランジスタ１０ｐの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更されるとともに、点線で囲まれた領域Ｒ７における１個のＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧が通常閾値電圧（Normal Ｖth）よりも低い閾値電圧（Low Ｖth）に変更され、その他のトランジスタ１０ｐ，１０ｎは通常閾値電圧（Normal Ｖth）で動作するようになっている。従って、図４（Ａ）に示すディレイゲート６を信号パスに挿入した状態で、このディレイゲート６におけるトランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲート６のディレイ値を所望の値に変更することができない場合、そのディレイゲート６を例えば図４（Ｂ）に示すディレイゲート６Ａに置き換えることによりディレイ値を上記所望の値に変更することが可能になる。
【００３６】
図５（Ｂ）に示すディレイゲート７Ａは、図５（Ａ）に示すディレイゲート７と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、点線で囲まれた領域Ｒ８における４個のＰチャネルＭＯＳトランジスタ１０ｐの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更されるとともに、点線で囲まれた領域Ｒ９における１個のＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更され、その他のトランジスタ１０ｐ，１０ｎは通常閾値電圧（Normal Ｖth）で動作するようになっている。従って、図５（Ａ）に示すディレイゲート７を信号パスに挿入した状態で、このディレイゲート７におけるトランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲート７のディレイ値を所望の値に変更することができない場合、そのディレイゲート７を例えば図５（Ｂ）に示すディレイゲート７Ａに置き換えることによりディレイ値を上記所望の値に変更することが可能になる。
【００３７】
図６（Ｂ）に示すディレイゲート８Ａは、図６（Ａ）に示すディレイゲート８と同一数のトランジスタ１０ｐ，１０ｎを同一レイアウトで配置して構成されたものであるが、点線で囲まれた領域Ｒ１０における３個のＰチャネルＭＯＳトランジスタ１０ｐおよび３個のＮチャネルＭＯＳトランジスタ１０ｎの閾値電圧が通常閾値電圧（Normal Ｖth）よりも高い閾値電圧（High Ｖth）に変更され、その他のトランジスタ１０ｐ，１０ｎは通常閾値電圧（Normal Ｖth）で動作するようになっている。従って、図６（Ａ）に示すディレイゲート８を信号パスに挿入した状態で、このディレイゲート８におけるトランジスタ１０ｐ，１０ｎのゲート幅Ｗを変更してもディレイゲート８のディレイ値を所望の値に変更することができない場合、そのディレイゲート６を例えば図６（Ｂ）に示すディレイゲート８Ａに置き換えることによりディレイ値を上記所望の値に変更することが可能になる。
【００３８】
このように、本発明の第２実施形態によれば、第１実施形態と同様の作用効果が得られるほか、ディレイゲート４〜８，４Ａ〜８Ａを成すトランジスタとして直列トランジスタ１０ｐ−２，１０ｎ−２，１０ｐ−３，１０ｎ−３を用いることによりディレイゲート４〜８，４Ａ〜８Ａを構成するトランジスタ１０ｐ，１０ｎの数を増加させ、各トランジスタ１０ｐ，１０ｎを閾値電圧の変更対象とすることで、閾値電圧の組合せが増えることになってディレイ値の調整単位を細かくすることができ、広範なディレイ値に対応した調整が可能になるだけでなく、より細かくディレイ値の調整を行なえるようになる。
【００３９】
ここで、図６（Ａ）および図６（Ｂ）に示すディレイゲート８，８Ａによる信号遅延（入力波形の遅延）のシミュレーション結果を図７に示す。この図７では、図６（Ａ）に示すごとく標準閾値電圧トランジスタのみから成るディレイゲート８に対し入力波形Ａを入力した場合にNode 11，Node 21および出力端（Ｘ１）で得られる波形が示されるとともに、図６（Ｂ）に示すごとく部分的に高閾値電圧トランジスタを用いたディレイゲート８Ａに入力波形Ａを入力した場合にNode 12，Node 22および出力端（Ｘ２）で得られる波形が示されている。この図７に示すシミュレーション結果を参照しても明らかなように、同じ入力波形Ａをディレイゲート８，８Ａのそれぞれに入力すると、矢印で示すごとく、ディレイゲート８Ａでの内部波形（Node 12，Node 22）や出力波形Ｘ２は、いずれも、ディレイゲート８での内部波形（Node 11，Node 21）や出力波形Ｘ１よりも遅れる方向に変化することが分かる。
【００４０】
〔４〕その他
なお、本発明は上述した実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲で種々変形して実施することができる。
例えば、本実施形態では、ディレイ値調整に際し（半導体集積回路において）、図１〜図６および図８に示すようなディレイゲート１〜８，１Ａ〜８Ａ，３Ｂを用いた場合について説明したが、本発明は、これらディレイゲート１〜８，１Ａ〜８Ａ，３Ｂに限定されるものでなく、様々なレイアウトやトランジスタ数のディレイゲートにも上述と同様に適用され、上述と同様の作用効果を得ることができる。
【００４１】
また、第１実施形態では閾値電圧が標準閾値電圧と高閾値電圧との２種類である場合について説明し、第２実施形態では閾値電圧が標準閾値電圧，高閾値電圧および低閾値電圧の３種類である場合について説明したが、本発明は、これに限定されるものでなく、４種類以上の閾値電圧を組み合わせてもよく、この場合、より細かくディレイ値の調整を行なえるようになる。
【００４２】
〔５〕付記
（付記１）
複数のトランジスタを組み合わせて構成されたディレイゲートを、半導体集積回路上の信号パスに挿入することにより、該信号パスのディレイ値を調整する方法であって、
該信号パスに挿入された該ディレイゲートを構成する該複数のトランジスタの一部または全部の閾値電圧を変更することにより、該ディレイゲートのディレイ値を変更し、該信号パスのディレイ値を調整することを特徴とする、ディレイ値調整方法。
【００４３】
（付記２）
複数のトランジスタを組み合わせて構成されたディレイゲートを、半導体集積回路上の信号パスに挿入することにより、該信号パスのディレイ値を調整する方法であって、
該ディレイゲートとして、同一数のトランジスタを同一レイアウトで配置しているが該複数のトランジスタの一部または全部の閾値電圧を変更することによってディレイ値の異なる複数種類のディレイゲートを用意しておき、
該複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することにより、該信号パスのディレイ値を調整することを特徴とする、ディレイ値調整方法。
【００４４】
（付記３）
各トランジスタのゲート幅を変更しても該ディレイゲートのディレイ値を所望の値に変更することができない場合に、該信号パスに挿入された該ディレイゲートを構成する該複数のトランジスタの一部または全部の閾値電圧を変更することにより、該ディレイゲートのディレイ値を変更することを特徴とする、付記１記載のディレイ値調整方法。
【００４５】
（付記４）
各トランジスタのゲート幅を変更しても該ディレイゲートのディレイ値を所望の値に変更することができない場合に、該複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することを特徴とする、付記２記載のディレイ値調整方法。
【００４６】
（付記５）
該ディレイゲートにおける該トランジスタとして直列トランジスタを用いることにより該ディレイゲートを構成する該トランジスタの数を増加させ、該直列トランジスタを成す各トランジスタを閾値電圧の変更対象とすることを特徴とする、付記１〜付記４のいずれか１項に記載のディレイ値調整方法。
【００４７】
（付記６）
各トランジスタのチャネル部における不純物を調整することにより前記閾値電圧を変更することを特徴とする、付記１〜付記５のいずれか1項に記載のディレイ値調整方法。
（付記７）
信号パスのディレイ値を調整すべく、複数のトランジスタを組み合わせて構成されたディレイゲートを該信号パスに挿入される半導体集積回路であって、
該信号パスに挿入された該ディレイゲートを構成する該複数のトランジスタの一部または全部の閾値電圧を変更することにより、該ディレイゲートのディレイ値を変更し、該信号パスのディレイ値を調整したことを特徴とする、半導体集積回路。
【００４８】
（付記８）
信号パスのディレイ値を調整すべく、複数のトランジスタを組み合わせて構成されたディレイゲートを該信号パスに挿入される半導体集積回路であって、
同一数のトランジスタを同一レイアウトで配置しているが該複数のトランジスタの一部または全部の閾値電圧を変更することによってディレイ値の異なる複数種類のディレイゲートの中から、該信号パスのディレイ値に応じたディレイゲートを選択して該信号パスに挿入することにより、該信号パスのディレイ値を調整したことを特徴とする、半導体集積回路。
【００４９】
（付記９）
該ディレイゲートにおける該トランジスタとして直列トランジスタを用いることにより該ディレイゲートを構成する該トランジスタの数を増加させ、該直列トランジスタを成す各トランジスタを閾値電圧の変更対象としたことを特徴とする、付記７または付記８に記載の半導体集積回路。
【００５０】
（付記１０）
各トランジスタのチャネル部における不純物を調整することにより前記閾値電圧を変更したことを特徴とする、付記７〜付記９のいずれか1項に記載の半導体集積回路。
【図面の簡単な説明】
【００５１】
【図１】（Ａ）〜（Ｄ）は本発明の第１実施形態としてのディレイ値調整方法（半導体集積回路）で用いられるディレイゲートの構成例を示す回路図である。
【図２】（Ａ），（Ｂ）は本発明の第２実施形態としてのディレイ値調整方法（半導体集積回路）で用いられるディレイゲートの構成例を示す回路図である。
【図３】（Ａ），（Ｂ）は本発明の第２実施形態としてのディレイ値調整方法（半導体集積回路）で用いられるディレイゲートの構成例を示す回路図である。
【図４】（Ａ），（Ｂ）は本発明の第２実施形態としてのディレイ値調整方法（半導体集積回路）で用いられるディレイゲートの構成例を示す回路図である。
【図５】（Ａ），（Ｂ）は本発明の第２実施形態としてのディレイ値調整方法（半導体集積回路）で用いられるディレイゲートの構成例を示す回路図である。
【図６】（Ａ），（Ｂ）は本発明の第２実施形態としてのディレイ値調整方法（半導体集積回路）で用いられるディレイゲートの構成例を示す回路図である。
【図７】図６（Ａ）および図６（Ｂ）に示すディレイゲートによる信号遅延（入力波形の遅延）のシミュレーション結果を示すグラフである。
【図８】（Ａ）〜（Ｃ）は、いずれも、一般的なディレイゲートであって、本発明の第１実施形態としてのディレイ値調整方法（半導体集積回路）においても用いられるディレイゲートの構成例を示す回路図である。
【符号の説明】
【００５２】
１，２，３，４，５，６，７，８    ディレイゲート（閾値電圧変更トランジスタを含まないディレイゲート）
１Ａ，２Ａ，３Ａ，３Ｂ，４Ａ，５Ａ，６Ａ，７Ａ，８Ａ  ディレイゲート（閾値電圧変更トランジスタを含むディレイゲート）
１０  インバータ
１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ  インバータ（直列トランジスタを含むインバータ）
１０ｐ  ＰチャネルＭＯＳトランジスタ
１０ｎ  ＮチャネルＭＯＳトランジスタ
１０ｐ−２  直列トランジスタ（縦積みトランジスタ；２分割ＰチャネルＭＯＳトランジスタ）
１０ｎ−２  直列トランジスタ（縦積みトランジスタ；２分割ＮチャネルＭＯＳトランジスタ）
１０ｐ−３  直列トランジスタ（縦積みトランジスタ；３分割ＰチャネルＭＯＳトランジスタ）
１０ｎ−３  直列トランジスタ（縦積みトランジスタ；３分割ＮチャネルＭＯＳトランジスタ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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