(57)【要約】【課題】  論理シミュレーションにおいて良品と判定されるＬＳＩが後にＬＳＩテスタで不良品と判定されることの無い半導体集積回路のシミュレーションテスト方法を提供する。【解決手段】  論理シミュレーションにおいて、測定対象となる回路素子において、その入力に関して信号変化が禁止される予め定められた期間にさらに所定期間のタイミングマージンを持たせてタイミングエラーが発生するかの検証を実行する。所定期間は、ＬＳＩテスタで生じるタイミングスキューを考慮した期間であり、論理シミュレーションにおいて問題なしと判定された場合には、後にＬＳＩテスタで、タイミングスキューの影響により異常と判定されることはない。【選択図】        図２
2005157772.tif 000002
【特許請求の範囲】
【請求項１】
設計段階において、設計された論理回路に対するテストを実行する半導体集積回路のシミュレーションテスト方法であって、
前記論理回路の構成情報を入力するステップと、
テスト条件を前記論理回路に対して入力するステップと、
前記テスト条件の入力に基づいて第１および第２の伝播情報を前記論理回路を構成する回路素子に対して伝達する論理シミュレーションを実行するステップと、
測定対象とされる回路素子への前記第１および第２の伝播情報の信号値変化のタイミングを測定するステップと、
前記測定対象とされる回路素子に対して入力される前記第１および第２の伝播情報の信号値変化のタイミングが所望のタイミングと異なる場合にタイミングエラーの発生を検証するステップとを備え、
前記検証するステップは、前記第１および第２の伝播情報の信号値変化の間隔が所定の期間よりも短いかを検証し、
前記所定の期間は、前記測定対象とされる回路素子に基づいて設定される前記第１および第２の伝播情報の一方の信号値変化が禁止される第１の期間に、前記論理回路の実装後に前記テストを実行するテスタ機において、前記第１および第２の伝播情報をそれぞれ伝達する２つのテスタピン間で生じるタイミングスキューに基づいて設定される第２の期間を加えた期間に設定される、半導体集積回路のシミュレーションテスト方法。
【請求項２】
前記第２の期間は、前記テストを実行する前記テスタ機内において、前記テスト条件の入力に基づく前記第１および第２の伝播情報の生成タイミングから前記２つのテスタピンまでに生じる遅延時間に基づいて設定される、請求項１記載の半導体集積回路のシミュレーションテスト方法。
【請求項３】
前記検証するステップは、所定条件において、前記第１および第２の伝播情報の信号値変化の間隔が前記第１の期間よりも長い場合に前記タイミングエラーの発生としない、請求項１記載の半導体集積回路のシミュレーションテスト方法。
【請求項４】
前記第１および第２の伝播情報の各々は、信号値と、前記信号値の生成に起因する外部ピンの情報とを含み、
前記検証するステップは、前記測定対象とされる回路素子に対して入力される前記第１および第２の伝播情報が有する外部ピンの情報がともに同じである場合には、前記第２の期間においてはタイミングエラーの発生としない、請求項３記載の半導体集積回路のシミュレーションテスト方法。
【請求項５】
第１の記憶領域に、外部ピンへの前記第１および第２の伝播情報の入力に応答して、対応する外部ピンの情報が記憶され、
第２の記憶領域に、前記論理回路が有する各ノード毎に対応して、伝達される前記第１および第２の伝播情報の一方が記憶され、
前記第２の記憶領域は、各ノード毎に対応して、前記第１および第２の伝播情報の少なくとも一方の信号値変化に応答して、伝達される前記第１および第２の伝播情報の少なくとも一方を更新するとともに、前記第１の記憶領域から前記第１および第２の伝播情報が有する前記信号値の生成に起因する前記外部ピンの情報を参照して記憶し、
前記第１の記憶領域は、前記第１および第２の伝播情報の少なくとも一方の信号値変化に応答して、前記第２の記憶領域から参照される外部ピンの情報の回数を記憶し、
前記第１の記憶領域において、前記第２の記憶領域から参照される外部ピンの情報の回数がない場合には、参照される回数がない対応する外部ピンの情報が削除される、請求項４記載の半導体集積回路のシミュレーションテスト方法。
【請求項６】
前記第２の記憶領域において、各ノード毎に対応して、伝達される信号値が変化しない場合には前記第１および第２の伝播情報の少なくとも一方は記憶されない、請求項５記載の半導体集積回路のシミュレーションテスト方法。
【請求項７】
前記第２の記憶領域において、前記第１および第２の伝播情報の各々は、各ノード毎に対応して、前記信号値の生成に起因する外部ピンが複数ある場合には、複数個の外部ピンの情報を参照して記憶する、請求項５記載の半導体集積回路のシミュレーションテスト方法。
【請求項８】
前記第２の記憶領域において、前記第１および第２の伝播情報の少なくとも一方が同一のノードから前記論理回路を構成する複数個の回路素子に対して入力されて、前記複数個の回路素子から複数個のノードに対して出力される信号値が各々変化した場合には、前記複数個のノード毎に対応して記憶される参照する外部ピンの情報は、前記同一のノードに対応して記憶される参照する外部ピンの情報と同一である、請求項５記載の半導体集積回路のシミュレーションテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のシミュレーションテスト方法に関し、特に論理回路のタイミング検証方法に関する。
【背景技術】
【０００２】
半導体集積回路の設計段階においては、まず製品の仕様に応じて論理回路が設計される。次に、シミュレーションテストシステムにおいて、この設計された論理回路に応じてテストパターンが作成されて当該論理回路に対して論理シミュレーションが行なわれる。この論理シミュレーションにより検出された機能およびタイミング（時刻）により当該論理回路が所望の論理回路か否かの検証がなされる。
【０００３】
一方、製造された半導体集積回路は、製品として出荷される前に、シミュレーションテストシステムで用いられたテストパターンと同じＬＳＩテストパターンを使用して、ＬＳＩテスタによる最終テストが行なわれる。ＬＳＩテスタにおいては、半導体集積回路の出力信号が論理シミュレーションにより検出されたテストパターンの出力期待値と照合される。これにより半導体集積回路に実装された論理回路が設計した論理回路と同一機能を有し、なおかつ期待するタイミング（時刻）で動作するか否かが検証される。
【０００４】
しかしながら、このＬＳＩテスタによる最終テストの際に、シミュレーションテストシステムでは良品であると判定される半導体集積回路の出力信号がテストパターンの出力期待値と一致しないために不良品と判定されてしまう場合がある。その原因の１つとして、ＬＳＩテスタが持つピン間（入力端子間）の入力時刻のずれ、いわゆるテスタピンスキューを挙げることができる。
【０００５】
ＬＳＩテスタは、指定された入力タイミングすなわち論理シミュレーションと同一入力タイミング（時刻）で、半導体集積回路に対してテストパターンを入力しようとする。しかし、現実にはＬＳＩテスタの精度の問題やテストボード上での入力信号の伝達される配線に基づく配線遅延等により、ＬＳＩテスタの入力タイミングはピン間でずれ（誤差）が発生している。
【０００６】
したがって、設計段階におけるシミュレーションテストシステムにおいて良品であると判定されたにもかかわらず、ＬＳＩテスタにおいて不良品と判定されてしまう可能性がある。このような問題を避けるために特許文献１においては、ＬＳＩテスタにおいてテスタピンスキューを考慮して、ＬＳＩテスタに与えるテストパターンの最適タイミング条件を生成することによって、論理シミュレーションで良品であった半導体集積回路が製品出荷時のＬＳＩテスタによるテストで不良品と判定されないように制御する方式について開示されている。
【特許文献１】特開平１１−３０４８９０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１において、ＬＳＩテスタにおける最終テストの際に不良品と判定された場合にはその後の設計変更は困難である。逆に、テスタピンスキューにより不良となる可能性の高い半導体集積回路を予め判別することが可能であるならば、その判別により効率的な半導体集積回路の再設計が可能である。また、不良要因となる可能性のある回路素子を置換等する設計変更によって、タイミング改善を図り半導体集積回路の動作安定性を向上させることも可能である。
【０００８】
本発明は、設計段階の論理シミュレーションにおいて良品と判定される半導体集積回路が後に実行するＬＳＩテスタで不良品と判定されることの無い半導体集積回路のシミュレーションテスト方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、設計段階において、設計された論理回路に対するテストを実行する半導体集積回路のシミュレーションテスト方法であって、論理回路の構成情報を入力するステップと、テスト条件を前記論理回路に対して入力するステップと、テスト条件の入力に基づいて第１および第２の伝播情報を前記論理回路を構成する回路素子に対して伝達する論理シミュレーションを実行するステップと、測定対象とされる回路素子への前記第１および第２の伝播情報の信号値変化のタイミングを測定するステップと、測定対象とされる回路素子に対して入力される前記第１および第２の伝播情報の信号値変化のタイミングが所望のタイミングと異なる場合にタイミングエラーの発生を検証するステップとを備え、検証するステップは、前記第１および第２の伝播情報の信号値変化の間隔が所定の期間よりも短いかを検証し、所定の期間は、前記測定対象とされる回路素子に基づいて設定される前記第１および第２の伝播情報の一方の信号値変化が禁止される第１の期間に、前記論理回路の実装後に前記テストを実行するテスタ機において、前記第１および第２の伝播情報をそれぞれ伝達する２つのテスタピン間で生じるタイミングスキューに基づいて設定される第２の期間を加えた期間に設定される。
【発明の効果】
【００１０】
この発明は、論理シミュレーションにおいて、信号値変化が禁止されている第１の期間にさらに第２の期間を含めた所定期間において、タイミングエラーが発生するか検証する。第２の期間は、ＬＳＩテスタで生じるタイミングスキューを考慮した期間であり、論理シミュレーションにおいて問題なしと判定された場合には、後にＬＳＩテスタで、タイミングスキューの影響により異常と判定されることはない。したがって、本発明のシミュレーションテスト方法により、半導体集積回路の効率的な設計が可能である。
【発明を実施するための最良の形態】
【００１１】
以下、この発明の実施の形態について、図面を参照して詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１２】
（実施の形態１）
図１は、本発明の実施の形態に従うシミュレーションテストシステムの概略ブロック図である。
【００１３】
図１を参照して、本発明の実施の形態に従うシミュレーションテストシステム１００は、テスト結果を表示するための表示部１０１と、テスト条件および論理回路の構成情報等の入力を受ける入力部１０４と、テスト条件の入力に基づいて論理シミュレーションを実行するシミュレーション制御部１０２と、論理シミュレーションに用いられる情報等を記憶する記憶部１０３とを含む。一例として記憶部１０３は、論理シミュレーションに用いられるプログラムや、論理回路の接続情報（ネットリスト）等を記憶している。
【００１４】
図２は、本発明の実施の形態１に従うシミュレーションテストシステムにおける処理方式を説明するフローチャートである。
【００１５】
図２を参照して、本方式においては、ステップＳ０においてタイミング検証が開始される。次に、シミュレーションテストシステムにおけるテストの検証対象となる論理回路を設定するために論理回路の構成情報が入力部１０４を介して入力される（ステップＳ０＃）。次に、シミュレーションテストシステムにおけるテストの検証対象となる論理回路に対して入力部１０４を介してテスト条件が入力される（ステップＳ１）。これに伴い、テストパターンやその入力時刻等が入力されて、与えられたテスト条件に基づいて論理シミュレーションが実行される（ステップＳ２）。
【００１６】
次に、検証対象となる論理回路を構成する回路素子に入力される伝達信号すなわち伝播情報の信号値変化のタイミングが測定される（ステップＳ３）。次に、その測定した信号値変化のタイミングと所望のタイミングとが異なる場合に検証対象となる回路素子のタイミングエラーの発生を判定する（ステップＳ４）。たとえば、回路素子に信号が入力される２つの入力ピンがある場合、互いの入力ピンに与えられる信号値変化の時刻差が測定されて、その時刻差が検証される。時刻差が所望の期間確保できているかすなわちタイミング規格期間が確保されているか否かの検証がなされ、タイミングエラーの判定が行なわれる。あるいは、回路素子に信号が入力される入力ピンがある場合、異なる信号が入力される場合に、その信号値変化の時刻差が測定されて、その時刻差が検証される。この場合においても、所望のタイミング規格期間が確保されているか否かの検証がなされ、タイミングエラーの判定を行なうこともできる。本例においては、代表的に複数の入力ピンがある場合に、互いの入力ピンに与えられる信号値変化の時刻差を測定し、タイミングエラーの検証を実行する場合について説明する。
【００１７】
ステップＳ４において、タイミング規格期間が確保されている場合すなわちタイミングエラーが発生しない場合には問題なしと判定される（ステップＳ５）。次に、シミュレーションテストシステムの表示部１０１において、タイミング検証の結果として正常と表示される（ステップＳ６）。これにより、シミュレーションテストシステムにおけるタイミング検証が終了する（ステップＳ７）。
【００１８】
一方、ステップＳ４において、タイミング規格期間が確保されていない場合すなわちタイミングエラーが発生した場合にはタイミングエラーと判定する（ステップＳ８）。次に、次の検証へすなわちＡＢに進む（ステップＳ９）。
【００１９】
図３は、本発明の実施の形態１に従うシミュレーションテストシステムにおいて、タイミング検証を実行する回路群の一例図である。
【００２０】
図３を参照して、本例においては論理ユニット１，２と、フリップフロップ回路３（ＦＦ回路とも称する。）と、外部ピンＰｄ１〜Ｐｄ３とを含む。
【００２１】
本例においては、ＦＦ回路３の入力ピンのタイミング検証について説明する。論理ユニット１は、外部ピンＰｄ１から入力される信号に基づいて所望の論理動作を実行して、その結果をノードＮａに対して出力する。論理ユニット２は、外部ピンＰｄ２から入力される信号に基づいて所望の論理動作を実行して、その結果をノードＮｂに対して出力する。ＦＦ回路３は、入力端子Ｔと電気的に結合されたノードＮｂに伝達された信号値変化に基づいて、入力端子Ｄと電気的に結合されたノードＮａに伝達される信号をラッチして、出力端子Ｑと電気的に結合された外部ピンＰｄ３に対して出力する。
【００２２】
図４は、ＦＦ回路３におけるセットアップ期間のタイミングエラーの検証を説明するタイミングチャートである。具体的には、ＦＦ回路３におけるノードＮａおよびＮｂにおけるタイミングエラーの検証について説明する。
【００２３】
図４を参照して、時刻ｔ０において、ノードＮａが「０」から「１」に変化する。一方、ノードＮｂに伝達された信号は時刻ｔ０から期間Ｔｓ０経過した時刻ｔ２に、「０」から「１」に変化する。この、入力端子Ｄと電気的に結合されたノードＮａが「０」から「１」に変化する信号値変化の時刻から入力端子Ｔと電気的に結合されたノードＮｂが「０」から「１」に変化する信号値変化の時刻までの期間すなわちこの入力端子Ｄへの信号値変化のデータレベルが確定している期間をいわゆるセットアップ期間という。具体的には、時刻ｔ０〜ｔ２の期間Ｔｓ０がいわゆるセットアップ期間である。このセットアップ期間Ｔｓ０が規定のタイミング規格期間よりも短ければ、ＦＦ回路３は、入力ノードＤに入力されたデータを正確に取込む（ラッチ）ことができなくなるおそれがある。
【００２４】
規定のタイミング規格期間は、ＦＦ回路の機能および特性から与えられる値であり、本例においては、回路が安定して動作するのに必要な期間Ｔｓが示されており、データレベルの確定のためにこの期間中にノードＮａについての信号値変化が禁止されている。
【００２５】
しかしながら、この回路が安定して動作するのに必要な期間Ｔｓが確保されている場合においても、設計段階後の半導体集積回路の出荷前において行なわれるＬＳＩテスタにおける検証においては、特にＬＳＩテスタの配線遅延等の影響に基づいていわゆるテスタピンスキューの影響を受け、論理シミュレーションにおける外部入力ピンへの信号値変化の入力時刻とのずれが生じるため、必要なセットアップ期間を確保することができなくなる恐れがある。
【００２６】
そこで、本発明の実施の形態１においては、この期間Ｔｓに加えて、所定期間Ｔｓｋが加えられた期間を規定のタイミング規格期間に上乗せして、いわゆるセットアップ期間のタイミングエラーの検証を実行する。
【００２７】
この期間Ｔｓｋは、ＬＳＩテスタのテスタピン間のスキューの最大値を計測して設定される。この期間Ｔｓｋの値は、テスト条件の入力の際にＬＳＩテスタ内で生成された信号が生成時刻からテスタピンに到達するまでにかかる配線遅延等を考慮して設定される。
【００２８】
具体的には、このタイミング規格期間ｔ１〜ｔ２（Ｔｓ＋Ｔｓｋ）よりも時刻ｔ０〜ｔ２までの期間Ｔｓ０が長ければタイミングエラーは発生していないと判定し、逆に時刻ｔ０〜ｔ２までの期間Ｔｓ０がタイミング規格期間よりも短ければ、タイミングエラーが発生していると判定する。本例においては、図示されるように期間Ｔｓ０は、期間Ｔｓ＋Ｔｓｋよりも長いので、タイミングエラーは発生していないと判定する。
【００２９】
従来においては、このタイミング規格期間として、上述したようにＦＦ回路３が安定して動作するのに必要な期間Ｔｓのみに基づいてタイミング検証が実行されていた。本発明の実施の形態１においては、タイミング規格期間として期間Ｔｓｋを期間Ｔｓに加えた期間をタイムマージンとして持たせている。
【００３０】
したがって、設計段階の論理シミュレーションにおいて、この期間Ｔｓｋの期間を予め加えた期間をタイミング規格期間としてタイミングエラーの検証を実行することにより、後にＬＳＩテスタにおいて、テスタピンスキューの影響に基づいて、論理シミュレーションにおいて問題なしと判定された論理回路が、ＬＳＩテスタで不良と判定されないようにすることができる。
【００３１】
すなわち、ＬＳＩテスタのテスタピンスキューの影響を予め論理シミュレーションで考慮することにより、タイミングエラーの可能性の高い半導体集積回路をシミュレーションにより予め設計段階で判別することができる。これに伴い、効率的な半導体集積回路の設計が可能であり、また設計変更等によりタイミング改善を図ることにより安定的な半導体集積回路を実現することができる。
【００３２】
図５は、ＦＦ回路３におけるホールド期間のタイミングエラーの検証を説明するタイミングチャートである。具体的には、ＦＦ回路３におけるノードＮａおよびＮｂにおけるタイミングエラーの検証について説明する。
【００３３】
図５を参照して、時刻ｔ３において、ノードＮｂのデータレベルが「０」から「１」に変化する。一方、ノードＮａに伝達された信号は時刻ｔ３から期間Ｔｈ０経過した時刻ｔ５に、「０」から「１」に変化する。この、入力端子Ｔと電気的に結合されたノードＮｂが「０」から「１」に変化する信号値変化の時刻から入力端子Ｄと電気的に結合されたノードＮａが「０」から「１」に変化する信号値変化の時刻までの期間すなわちこの入力端子Ｔへの信号値変化のデータレベルが確定している期間をいわゆるホールド期間という。このホールド期間が規定のタイミング規格期間よりも短ければ、この場合においてもＦＦ回路３は、入力ノードＤに入力されたデータを正確に取込む（ラッチ）ことができなくなるおそれがある。したがって、データを正確にラッチするために期間ＴｈにおけるノードＮａについての信号値変化が禁止されている。
【００３４】
上述したのと同様に本実施の形態１においては、この期間Ｔｈに加えて、所定期間Ｔｈｋが加えられた期間をタイミング規格期間としてホールド期間のタイミングエラーの検証を実行する。規定のタイミング規格期間は、上述したようにＦＦ回路の機能および特性から与えられる値であり、本例においては、回路が安定して動作するのに必要なホールド期間として期間Ｔｈが示されている。期間Ｔｈｋは、上述したように設計段階後の半導体集積回路の出荷前において行なわれる、ＬＳＩテスタにおけるいわゆるテスタピンスキューの影響を考慮して設定される期間である。具体的には、この期間Ｔｈｋは、ＬＳＩテスタのテスタピン間のテスタピンスキューの最大値を計測した期間に基づいて設定される。
【００３５】
このタイミング規格期間ｔ３〜ｔ４（Ｔｈ＋Ｔｈｋ）よりも時刻ｔ３〜ｔ５までの期間Ｔｈ０が長ければタイミングエラーは発生していないと判定し、逆にｔ３〜ｔ５までの期間Ｔｈ０が基準期間よりも短ければ、タイミングエラーが発生していると判定する。本例においてはタイミングエラーは発生していないものと判定する。
【００３６】
従来においては、このタイミング規格期間として、上述したＦＦ回路３の回路が安定して動作するのに必要な期間Ｔｈのみに基づいてタイミング検証が実行されていた。本発明の実施の形態１においては、そのタイミング規格期間として期間Ｔｈｋを加えた期間をタイムマージンとして持たせている。
【００３７】
したがって、設計段階の論理シミュレーションにおいて、この期間Ｔｈｋの期間を予めタイミング規格期間としてタイミングエラーの検証において判定することにより、上述したように論理シミュレーションにおいて問題なしと判定された論理回路が、ＬＳＩテスタによるテストで不良と判定されないようにすることができる。
【００３８】
すなわち、上述したようにＬＳＩテスタのテスタピンスキューの影響により、タイミングエラーの可能性の高い半導体集積回路をシミュレーションにより予め設計段階で判別することにより、効率的な半導体集積回路の再設計が可能であり、また設計変更等によりタイミング改善を図ることにより安定的な半導体集積回路を実現することができる。
【００３９】
なお、本例においては、一例として高電圧たとえば電源電圧を２値的な値である「１」とし、低電圧たとえば接地電圧を「０」として標記して説明しているが、「Ｈ」レベルおよび「Ｌ」レベルとして表現することも可能である。
【００４０】
（実施の形態２）
上記の実施の形態１においては、ＦＦ回路のセットアップ期間／ホールド期間におけるタイミングエラーの検証を実行する場合に、ＬＳＩテスタのテスタピンスキューに基づく所定期間をタイミングマージンとしてタイミング規格期間に予め含めることによって、シミュレーションテストシステムにおいて良品と判定された論理回路が、後にＬＳＩテスタで不良と判定されることの無い検証方式について説明した。
【００４１】
しかしながら、テスタピンスキューは、ＬＳＩテスタの異なるテスタピン間において生じるものであるため、同一テスタピンの信号だけに起因する信号が入力される回路の検証においてはテスタピンスキューを考慮する必要が無い。
【００４２】
本発明の実施の形態２においては、検証対象となる回路素子の入力ノードに対して伝達される信号すなわち伝播情報がいずれの外部ピンに由来する信号か、すなわちテスト時において、外部ピンと接続されるＬＳＩテスタのいずれのテスタピンに由来する信号か否かを判定する方式について説明する。具体的には、伝播される信号値の変化情報に外部ピン情報を付随させて論理シミュレーションを実行することによりその判定を実行する。
【００４３】
図６は、本発明の実施の形態２に従うタイミング検証を実行する場合のフローチャートである。
【００４４】
図６を参照して、図２で示されるステップＳ９（ＡＢ）後において、次に、所定期間上乗せした結果、上乗せした期間で発生したタイミングエラーかが判定される（ステップＳ１０）。一例として図４においては、セットアップ期間Ｔｓ０について、期間Ｔｓ＜期間Ｔｓ０＜期間Ｔｓｋ＋Ｔｓの関係を満たすか否かが判定される。同様に、図５におけるホールド期間Ｔｈ０について、期間Ｔｈ＜期間Ｔｈ０＜期間Ｔｈ＋Ｔｈｋの関係を満たすか否かが判定される。すなわち、所定期間ＴｓｋおよびＴｈｋ分上乗せしたためにタイミングエラーが発生しているか否かを判定する。
【００４５】
ステップＳ１０において、上乗せした期間でタイミングエラーが発生する場合には、次のステップに進み、タイミングエラーが発生する信号に付随する外部ピン情報の外部ピン名が一致するかどうかを判定する（ステップＳ１１）。ステップＳ１１において外部ピン情報の外部ピン名が一致する場合には問題なしと判定する（ステップＳ１２）。すなわち、外部ピン情報の外部ピン名が一致する場合には、所定期間上乗せしたタイミング規格期間でのタイミングエラーを考慮する必要が無いので問題なしと判定することができる。
【００４６】
次に、表示部１０１において正常と表示して（ステップＳ１３）、タイミング検証を終了する（ステップＳ１４）。
【００４７】
ステップＳ１１において、外部ピン情報の外部ピン名が一致しない場合にはタイミングエラーと判定し（ステップＳ１８）、表示部において不良と表示し（ステップＳ１９）、タイミング検証を終了する（ステップＳ２０）。
【００４８】
一方、ステップＳ１０において、所定期間上乗せした期間で発生したタイミングエラーでない場合すなわち所定期間の上乗せにかかわらずタイミングエラーが発生している場合には、次のステップＳ１５において、タイミングエラーと判定し（ステップＳ１５）、表示部１０１において不良と表示し（ステップＳ１６）、タイミング検証を終了する（ステップＳ１７）。
【００４９】
図７は、外部ピン情報の伝播を説明する本発明の実施の形態２に従うフリップフロップ回路４の概略図である。
【００５０】
図７を参照して、本例においては、フリップフロップ回路４と、外部ピンＰｄ４〜Ｐｄ７とを含む。
【００５１】
ＦＦ回路４の入力端子Ｄと外部ピンＰｄ４とが電気的に結合される。また、ＦＦ回路４の入力端子Ｔと外部ピンＰｄ５とが電気的に結合される。また、ＦＦ回路４の出力端子Ｑと外部ピンＰｄ６とが電気的に結合される。また、ＦＦ回路４の出力端子ＱＣとが電気的に結合される。
【００５２】
図８は、本発明の実施の形態２に従うＦＦ回路４に対して論理シミュレーションを実行するタイミングチャートである。
【００５３】
図８を参照して、時刻ｔ１１において、外部ピンＰｄ４に信号が入力され、ノードＮ１は、「０」から「１」に変化する。次に、時刻ｔ１２において、外部ピンＰｄ５に信号が入力され、ノードＮ２は、「０」から「１」に変化する。これに伴い、ＦＦ回路４は、入力端子Ｄに入力されている信号をラッチして、出力端子ＱおよびＱＣに信号を出力する。すなわち、時刻ｔ１３にノードＮ３は「０」から「１」に設定され、ノードＮ４は「１」から「０」に変化する。
【００５４】
ここで、本実施の形態においては、外部ピンの信号値変化については、外部ピンへの入力に応答して図１に示す記憶部１０３の第１の記憶領域１０５が割当てられ、外部ピン名および外部ピンの信号値変化に基づいてその時刻、状態等の情報が記憶される。また、論理シミュレーションを実行する場合にネットリストの読み込みにより各ノードに対応して予め所定の記憶領域が設けられるものとする。具体的には、図１に示す記憶部１０３の第２の記憶領域１０６が割当てられ各ノードの信号値変化に基づいてその時刻、状態、参照する外部ピン情報のアドレス等の情報が記憶される。
【００５５】
図９は、この論理シミュレーションの時刻ｔ１３に記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【００５６】
図９（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。なお、外部ピンに関して記憶する領域は、本例においては入力に応答して設けられるものである。
【００５７】
図９（ａ）を参照して、ここでは、時刻ｔ１３における外部ピンの情報が示される。
【００５８】
外部ピンＰｄ４については、時刻ｔ１１に信号が入力される。これに伴い、アドレスＩＤ００の記憶領域が割当てられ、外部ピン名が記憶され、信号値の変化時刻としてｔ１１が記憶される。また、その時の信号値変化前および変化後の信号値として「０」および「１」が記憶される。同様に、外部ピンＰｄ５については、時刻ｔ１２に信号が入力される。これに伴い、アドレスＩＤ０１の記憶領域が割当てられ、信号値の変化時刻としてｔ１２が記憶される。また、その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。
【００５９】
図９（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【００６０】
図９（ｂ）を参照して、ここでは、時刻ｔ１３における各ノードに対応して記憶された情報が示される。ここで、ノードＮ１については、信号値の変化時刻として時刻ｔ１１が記憶される。その時の信号値変化前および変化後の信号値として「０」および「１」が記憶される。ここで、参照する外部ピン情報のアドレスは、対応するノードの信号値変化に起因する、信号が入力された外部ピンの情報を記憶する。具体的には、第１の記憶領域１０５に記憶された外部ピンの情報を指し示すアドレスが記憶される。他の例についても同様である。ノードＮ１は、外部ピンＰｄ４と電気的に結合されているため第１の記憶領域１０５に記憶された外部ピンＰｄ４の時刻ｔ１１での信号値変化に割当てられたアドレスＩＤ００が記憶される。
【００６１】
ノードＮ２については、信号値の変化時刻として時刻ｔ１２が記憶される。その時の信号値変化前および変化後の信号値として「０」および「１」が記憶される。参照する外部ピン情報として、ノードＮ２は外部ピンＰｄ５と電気的に結合されているため第１の領域に記憶された外部ピンＰｄ５の時刻ｔ１２での信号値変化に割当てられたアドレスＩＤ０１が記憶される。
【００６２】
ノードＮ３については、信号値の変化時刻として時刻ｔ１３が記憶される。その時の信号値変化前および変化後の信号値として「０」および「１」が記憶される。このときの信号値変化は、ノードＮ２の信号値変化に起因して変化するものである。したがって、参照する外部ピン情報として、この信号値変化に起因するノードＮ２が参照している外部ピン情報のアドレスＩＤ０１が参照されて記憶される。
【００６３】
ノードＮ４については、信号値の変化時刻として時刻ｔ１３が記憶される。その時の信号値変化前および変化後の信号値として「１」および「０」が記憶される。このときの信号値変化は、ノードＮ２の信号値変化に起因して変化するものである。したがって、参照する外部ピン情報として、この信号値変化に起因するノードＮ２が参照している外部ピン情報のアドレスＩＤ０１が参照されて記憶される。
【００６４】
図１０は、この論理シミュレーションの時刻ｔ１４に記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【００６５】
図１０（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【００６６】
図１０（ａ）を参照して、ここでは、時刻ｔ１４における外部ピンの情報が示される。
【００６７】
時刻ｔ１４において、外部ピンＰｄ４に信号が再び入力される。これに伴い、新たなアドレスＩＤ０２が割当てられて、信号値の変化時刻としてｔ１４が記憶される。また、その時の信号値変化前および変化後の信号値として「１」および「０」が記憶される。
【００６８】
図１０（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【００６９】
図１０（ｂ）を参照して、ここでは、時刻ｔ１４における各ノードに対応して記憶された情報が示される。ここで、ノードＮ１については、信号値の変化時刻として時刻ｔ１４が記憶される。その時の信号値変化前および変化後の信号値として「１」および「０」が記憶される。ここで、参照する外部ピン情報のアドレスは、新しく記憶領域が設けられた参照する外部ピン情報のアドレスＩＤ０２が参照されて記憶される。
【００７０】
ノードＮ２〜Ｎ４については、図９（ｂ）で説明したのと同様である。
【００７１】
図１１は、上記の方式に基づいて論理シミュレーションを実行する本発明の実施の形態２に従う論理回路の概略図である。
【００７２】
図１１を参照して、本例においてはＡＮＤ回路２１，２２と、ＯＲ回路２３と、ＦＦ回路２４，２５と、外部ピンＰｄ２６〜Ｐｄ２９とを含む。なお、ＡＮＤ回路２１および２２の入力ノードの一方については、「１」と「０」がそれぞれ固定的に入力されているものとする。
【００７３】
外部ピンＰｄ２６に入力された信号は、ノードＮ３１を介してＡＮＤ回路２１に入力されるとともに、ノードＮ３１を介してＦＦ回路２４の入力端子Ｄに伝達される。外部ピンＰｄ２７に入力された信号は、ノードＮ３２を介してＡＮＤ回路２２に入力されるとともに、ノードＮ３２を介してＦＦ回路２５の入力端子Ｄに伝達される。ＡＮＤ回路２１，２２の出力信号はともにＯＲ回路２３に伝達される。ＯＲ回路２３は、その出力信号をノードＮ３３に伝達する。ＦＦ回路２４，２５のそれぞれの入力端子Ｔは、ノードＮ３３と電気的に結合される。ＦＦ回路２４，２５の出力端子Ｑは、ノードＮ３４，Ｎ３５を介してそれぞれ外部ピンＰｄ２８，Ｐｄ２９と電気的に結合されている。
【００７４】
図１２は、外部ピンＰｄ２６，Ｐｄ２７にデータが入力された場合のタイミングチャートである。
【００７５】
図１２を参照して、時刻ｔ４５において、ノードＮ３１，Ｎ３２は、「０」から「１」にともに変化する。これに応答してノードＮ３３は、時刻ｔ４６において「０」から「１」に変化する。次にノードＮ３４、Ｎ３５は、時刻ｔ４７において「０」から「１」に変化する。
【００７６】
また、時刻ｔ４８において、ノードＮ３１，Ｎ３２は、「１」から「０」にともに変化する。これに応答してノードＮ３３は、時刻ｔ４９において、「１」から「０」に変化する。
【００７７】
図１３は、この論理シミュレーションの時刻ｔ４７に記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【００７８】
図１３（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【００７９】
図１３（ａ）を参照して、ここでは、時刻ｔ４７における外部ピンの情報が示される。
【００８０】
時刻ｔ４５において、外部ピンＰｄ２６およびＰｄ２７に対して信号が入力される。したがって、それぞれの外部ピンに対応して記憶領域が上記と同様の方式に従って設けられる。アドレスＩＤ００の記憶領域に外部ピンＰｄ２６が割当てられ、信号値の変化時刻としてｔ４５が記憶される。また、その時の信号値変化前および変化後の信号値として「０」および「１」が記憶される。アドレスＩＤ０１の記憶領域に外部ピンＰｄ２７が割当てられ、信号値の変化時刻としてｔ４５が記憶される。その時の信号値変化前および変化後の信号値として「０」および「１」が記憶される。
【００８１】
図１３（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【００８２】
図１３（ｂ）を参照して、ここでは、時刻ｔ４７における各ノードの情報が示される。ここで、ノードＮ３１については、信号値の変化時刻として時刻ｔ４５が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。また、参照する外部ピン情報のアドレスとしてＩＤ００が記憶される。
【００８３】
ノードＮ３２については、信号値の変化時刻として時刻ｔ４５が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。また、参照する外部ピン情報のアドレスとしてＩＤ０１が記憶される。
【００８４】
ノードＮ３３については、信号値の変化時刻として時刻ｔ４６が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。ここで、参照する外部ピン情報について考える。信号値の変化は、ＡＮＤ回路２１の出力信号が「１」に変化するため、すなわち、ＡＮＤ回路２１の入力ノードの一方に、ノードＮ３１に伝達される信号「１」が入力された結果変化したものである。したがって、ノードＮ３１と電気的に結合された外部ピンＰｄ２６の外部ピン情報のアドレスＩＤ００が記憶される。
【００８５】
ノードＮ３４については、信号値の変化時刻として時刻ｔ４７が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。ここで、この信号値変化は、ノードＮ３３に伝達された信号に起因するものである。したがって、外部ピン情報のアドレスＩＤ００が記憶される。
【００８６】
この図１３に示されるように、例えばＦＦ回路２４，２５のセットアップ期間におけるタイミングエラーの検証を実行する場合、ＦＦ回路２４は、同一の外部ピンからの信号入力に基づいてシミュレーションが実行される。具体的には、ＦＦ回路２４の入力端子Ｄ，Ｔにはそれぞれ同じ外部ピンＰｄ２６に入力した信号が伝播する。一方、ＦＦ回路２５の入力端子Ｄ，Ｔについては、それぞれ外部ピンＰｄ２７，Ｐｄ２６の異なる外部ピンからの信号入力に基づいてシミュレーションが実行される。
【００８７】
したがって、図６のフローチャートで説明したように、ＦＦ回路２４のセットアップ期間におけるタイミング検証においては、所定期間上乗せした結果に基づいてタイミングエラーが発生した場合に、次のステップＳ１１に進む。ステップＳ１１で外部ピン情報の外部ピン名が一致しているか否かが判定される。具体的には、参照する外部ピン情報の外部ピン名が一致するかが判定される。この場合には、図１３に示されるように、参照する外部ピン情報の外部ピン名が一致するためステップＳ１２に進み問題なしと判定される。すなわち、外部入力信号の入力する外部ピンが一致する場合には、所定期間上乗せしたタイミング規格期間でのタイミングエラーを考慮する必要が無いので問題なしと判定することができる。
【００８８】
一方、ＦＦ回路２５のセットアップ期間におけるタイミング検証においては、所定期間上乗せした結果に基づいてタイミングエラーが発生した場合に、次のステップＳ１１に進む。ステップＳ１１で外部ピン情報の外部ピン名が一致するかが判定されて、ここでは、一致していないので、ステップＳ１８に進みタイミングエラーと判定され、不良という表示がなされる（ステップＳ１９）。なお、不良の判定の際、タイミングエラーの原因解析と回路の修正が容易になるように表示部１０１に外部ピン情報がすべて表示される。
【００８９】
本実施の形態２の方式により、所定期間を上乗せしてタイミング検証を実行する場合と、所定期間を上乗せせずにタイミング検証を実行する場合の２種類のパターンに判別する、具体的にはＬＳＩテスタのスキューが問題になる場合と問題にならない場合に判別することができ、より精度の高いタイミング検証を実行することができる。
【００９０】
（実施の形態３）
上記の実施の形態２においては、タイミング検証に用いられる情報として、記憶部において、第１および第２の記憶領域１０５，１０６を設けて、各ノードおよび外部ピンの信号値変化に関する情報を記憶する方式について説明した。
【００９１】
しかしながら、論理回路が複雑になればなるほど、外部ピン情報を記憶する記憶領域も膨大となる。本実施の形態においては、記憶領域を効率的に用いることが可能な方式について説明する。
【００９２】
論理シミュレーションは、信号が入力される外部ピンから信号が出力される外部ピンに到達するまでの間の各回路素子等の入出力のデータパターンおよびタイミングを検証するものである。したがって、ある外部入力に伴う論理シミュレーションが終了した場合には、不要な情報は削除し、他の目的に用いられるほうが効率的である。
【００９３】
本実施の形態３においては、シミュレーション制御部１０２が記憶部に設けられた所定の記憶領域を参照する必要があるか否かを判定する。具体的には、第１の記憶領域１０５に外部ピン情報に対応して設けられ、参照される外部ピン情報の回数すなわち外部ピン情報の参照数に対応するカウンタ値を記憶する所定領域を設ける。この所定の記憶領域に記憶されたカウンタ値の値に応じて外部ピン情報の記憶領域を参照する必要があるか否かを判定する。
【００９４】
図１４は、図１２で説明した論理シミュレーションを実行した場合に、時刻ｔ４５において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。本例においては、外部ピンに入力する信号値変化に対応して設けられる外部ピン情報の参照数のカウンタ値が記憶される記憶領域が新たに与えられる。
【００９５】
図１４（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【００９６】
図１４（ａ）を参照して、ここでは、時刻ｔ４５における外部ピンの情報が示される。
【００９７】
時刻ｔ４５において、外部ピンＰｄ２６，Ｐｄ２７に信号が入力される。これに伴い、外部ピン２６，２７に入力したそれぞれに対してアドレスＩＤ００およびＩＤ０１の記憶領域が設けられる。ここで、信号値の変化時刻として時刻ｔ４５が記憶される。また、変化前および変化後の信号値は「０」および「１」が記憶される。
【００９８】
図１４（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【００９９】
図１４（ｂ）を参照して、上述したように時刻ｔ４５においては、ノードＮ３１およびＮ３２に信号が入力され、ともにノードＮ３１およびＮ３２に関して、信号値の変化時刻としてｔ４５が記憶され、変化前および変化後の信号値は「０」および「１」が記憶される。また、参照する外部ピン情報としては外部ピン情報の第１の記憶領域１０５のアドレスＩＤ００およびＩＤ０１が参照されて記憶される。
【０１００】
したがって、図１４（ａ）に示されるように第２の記憶領域１０６に記憶されるノードＮ３１およびＮ３２によりアドレスＩＤ００およびＩＤ０１が参照されるため、被参照数のカウンタ値はともに「１」として記憶される。
【０１０１】
図１５は、時刻ｔ４６において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１０２】
図１５（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。外部ピンには新たな入力は与えられていないため被参照数のカウンタ値を除き図１４（ａ）で説明したのと同様である。
【０１０３】
図１５（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１０４】
図１５（ｂ）を参照して、ノードＮ３１，Ｎ３２，Ｎ３４，Ｎ３５については図１４（ａ）で説明したのと同様である。ノードＮ３３について、信号値の変化時刻として時刻ｔ４６が記憶される。変化前および変化後の信号値はそれぞれ「０」および「１」が記憶される。参照する外部ピン情報のアドレスとしてＩＤ００が記憶される。
【０１０５】
したがって、再び図１５（ａ）を参照して、外部ピンＰｄ２６およびＰｄ２７の被参照数のカウンタ値について考える。時刻ｔ４６においては、第２の記憶領域１０６に記憶されたノードＮ３３により外部ピン情報のアドレスＩＤ００が参照されるため、外部ピン情報のアドレスＩＤ００については「２」、外部ピン情報のアドレスＩＤ０１については「１」が記憶される。
【０１０６】
図１６は、時刻ｔ４７において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１０７】
図１６（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。この時、特に外部ピンに新たな入力は与えられないため被参照数のカウンタ値を除き、図１５（ａ）と同様である。
【０１０８】
図１６（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１０９】
図１６（ｂ）を参照して、ノードＮ３１〜Ｎ３３については図１５（ｂ）で説明したのと同様である。ノードＮ３４，Ｎ３５について、信号値の変化時刻として時刻ｔ４７が記憶される。変化前および変化後の信号値はそれぞれ「０」および「１」が記憶される。参照する外部ピン情報のアドレスとしてはＩＤ００が記憶される。
【０１１０】
したがって、再び図１６（ａ）を参照して、外部ピン情報のアドレスＩＤ００の被参照数のカウンタ値は、第２の記憶領域１０６のノードＮ３１，Ｎ３３，Ｎ３４，Ｎ３５で参照されるため「４」が記憶される。外部ピン情報のアドレスＩＤ０１については、カウンタ値は「１」に設定されたままである。
【０１１１】
図１７は、時刻ｔ４８において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１１２】
図１７（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【０１１３】
時刻ｔ４８において、外部ピンＰｄ２６およびＰｄ２７に再び信号が入力される。
【０１１４】
したがって、第１の記憶領域１０５に新たに外部ピンＰｄ２６およびＰｄ２７にそれぞれ対応するアドレスＩＤ０２およびＩＤ０３の記憶領域が設けられる。ここで、信号値の変化時刻は時刻ｔ４８が記憶され、変化前および変化後の信号値は「１」および「０」が記憶される。
【０１１５】
図１７（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１１６】
図１７（ｂ）を参照して、ともにノードＮ３１およびＮ３２に関して、信号値の変化時刻はｔ４８が記憶され、変化前および変化後の信号値は「１」および「０」が記憶される。また、参照する外部ピン情報としては外部ピン情報ＩＤ０２およびＩＤ０３が記憶される。ノードＮ３３〜Ｎ３５については、図１６（ｂ）で説明したのと同様である。
【０１１７】
したがって、再び図１７（ａ）を参照して、時刻ｔ４８において、アドレスＩＤ０２およびＩＤ０３における被参照数のカウンタ値は、第２の記憶領域１０６に記憶されるノードＮ３１およびＮ３２によりそれぞれ参照されるため被参照数のカウンタ値はともに「１」として記憶される。一方、アドレスＩＤ００における被参照数のカウンタ値は、ノードＮ３３〜Ｎ３５の３つのノードから参照されるので被参照数のカウンタ値は−１されて「３」となる。また、アドレスＩＤ０１は、いずれのノードＮ３１〜Ｎ３５からも参照されない。すなわち、アドレスＩＤ０１の被参照数のカウンタ値は「０」となる。それゆえ、この記憶領域は不要であると判定することができる。
【０１１８】
図１８は、時刻ｔ４９において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１１９】
図１８（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。外部ピンには新たな入力は与えられないため被参照数のカウンタ値を除き図１７（ａ）で説明したのと同様である。
【０１２０】
図１８（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１２１】
図１８（ｂ）を参照して、ノードＮ３１，Ｎ３２，Ｎ３４，Ｎ３５については図１４（ａ）で説明したのと同様である。ノードＮ３３について、信号値の変化時刻として時刻ｔ４９が記憶される。変化前および変化後の信号値はそれぞれ「１」および「０」が記憶される。参照する外部ピン情報はアドレスＩＤ０２として記憶される。
【０１２２】
したがって、再び図１８（ａ）を参照して、時刻ｔ４９においては、ノードＮ３１およびＮ３３により、外部ピン情報のアドレスＩＤ０２が参照されるため、外部ピン情報のアドレスＩＤ０２について、被参照数のカウンタ値は「２」になる。また、外部ピン情報のアドレスＩＤ０３については「１」が記憶される。一方、アドレスＩＤ００に対応する外部ピンＰｄ２６については、ノードＮ３４およびノードＮ３５から参照されるので被参照数のカウンタ値は−１されて「２」となる。
【０１２３】
アドレスＩＤ０１に対応する外部ピンの情報は、用いられないため開放されている。したがって、第１の記憶領域１０５において、外部ピンに関する情報に関して記憶する所定の記憶領域を、その外部ピン情報を用いないと判明した場合には、開放して他の目的たとえば新たに入力された他の外部ピンの情報の記憶領域として割当てることができる。これにより、記憶部の記憶領域を効率的に用いることが可能となる。
【０１２４】
（実施の形態３の変形例１）
上記の実施の形態３においては、外部ピン情報が生成される場合に、外部ピンのために設けた不要な記憶領域を開放する場合について説明したが外部ピン情報は生成されるが伝播されない場合も考えられる。本実施の形態３の変形例１においては、その場合について説明する。
【０１２５】
図１９は、本実施の形態３の変形例１に従う図７で説明したＦＦ回路４における動作を説明するタイミングチャートである。
【０１２６】
図７および図１９を参照して、本変形例１において、外部ピンＰｄ４は「０」に固定されているものとする。すなわち、ノードＮ１は「０」に固定されている。時刻ｔ１５において、外部ピンＰｄ５に信号が与えられ、「０」から「１」に変化する。これに伴い、ノードＮ２は、「０」から「１」に変化する。この場合、ノードＮ１は「０」に固定されているためノードＮ３およびノードＮ４は変化せず「０」および「１」を維持し続ける。時刻ｔ１６にノードＮ２は、「１」から「０」に変化する。この場合においても、ノードＮ３およびノードＮ４は変化せず「０」および「１」を維持し続ける。したがって、外部ピン情報は伝播されず、記憶されない。
【０１２７】
図２０は、時刻ｔ１５において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１２８】
図２０（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【０１２９】
図２０（ａ）を参照して、ここでは、時刻ｔ１５における外部ピンの情報が示される。
【０１３０】
時刻ｔ１５に、外部ピンＰｄ５に信号が与えられる。これに応答してアドレスＩＤ００に記憶領域が設けられる。具体的には、外部ピンＰｄ５について、信号値の変化時刻としてｔ１５が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。
【０１３１】
図２０（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１３２】
図２０（ｂ）を参照して、ここでは、時刻ｔ１５における各ノードの情報が示される。ここで、ノードＮ２については、信号値の変化時刻として時刻ｔ１５が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報のアドレスＩＤ００が参照されて記憶される。その他のノードＮ１，Ｎ３，Ｎ４については信号値変化がないため現在の状態のみが記憶される。すなわち、ノードＮ３，Ｎ４にはノードＮ２からの外部ピン情報は伝播されない。
【０１３３】
したがって、図２０（ａ）を参照してアドレスＩＤ００の被参照数のカウンタ値はノードＮ２が参照するため「１」に変化する。
【０１３４】
図２１は、時刻ｔ１６において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１３５】
図２１（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【０１３６】
図２１（ａ）を参照して、ここでは、時刻ｔ１６における外部ピンの情報が示される。時刻ｔ１６において、外部ピンＰｄ５に新たに信号が入力される。これに応答してアドレスＩＤ０１に対応する記憶領域が設けられる。具体的には、外部ピンＰｄ５について、信号値の変化時刻としてｔ１６が記憶される。その時の信号値変化前および変化後の信号値としては「１」および「０」が記憶される。
【０１３７】
図２１（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１３８】
図２１（ｂ）を参照して、ここでは、時刻ｔ１６における各ノードの情報が示される。ここで、ノードＮ２については、信号値の変化時刻として時刻ｔ１６が記憶される。その時の信号値変化前および変化後の信号値としては「１」および「０」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報ＩＤ０１が参照されて記憶される。その他のノードＮ１，Ｎ３，Ｎ４については信号値変化がないため現在の状態のみが記憶される。すなわち、ノードＮ３，Ｎ４にはノードＮ２からの伝播情報は記憶されない。
【０１３９】
したがって、図２１（ａ）を参照して、参照する外部ピン情報のアドレスＩＤ００は、参照されないため被参照数のカウンタ値は「０」に変化する。また、アドレスＩＤ０１は、ノードＮ２に参照されるためカウンタ値は「１」に変化する。それゆえ、アドレスＩＤ００に対応する記憶領域は、上述したように用いられないため開放される。
【０１４０】
これにより、実施の形態３で説明したのと同様の効果を得ることができる。
【０１４１】
（実施の形態３の変形例２）
本実施の形態３の変形例１においては、伝播される外部ピン情報が回路伝播の途中で消滅する場合を説明した。本実施の形態３の変形例２においては、伝播される外部ピン情報が互いに結合される場合について説明する。
【０１４２】
図２２は、ＡＮＤ回路６を用いた外部ピン情報の伝播を説明する概念図である。
【０１４３】
図２２を参照して、本例においてはＡＮＤ回路６と、外部ピンＰｄ１１，Ｐｄ１３，Ｐｄ１４とを含む。
【０１４４】
ＡＮＤ回路６は、外部ピンＰｄ１１およびＰｄ１３とそれぞれ電気的に結合されるノードＮ８，Ｎ１０から入力される信号に基づいてＡＮＤ論理演算動作を実行して、その結果をノードＮ１１に対して出力する。ノードＮ１１は、外部ピンＰｄ１４と電気的に結合される。
【０１４５】
図２３は、本発明の実施の形態３の変形例２に従うＡＮＤ回路６に対して論理シミュレーションを実行するタイミングチャートである。
【０１４６】
図２３を参照して、時刻ｔ２２において、外部ピンＰｄ１１に信号が入力され、ノードＮ８は、「０」から「１」に変化する。また、時刻ｔ２２において、外部ピンＰｄ１３に信号が入力され、ノードＮ１０は、「０」から「１」に変化する。これに伴い、ＡＮＤ回路６は、ＡＮＤ論理演算動作を実行し、時刻ｔ２３においてノードＮ１１は「０」から「１」に変化する。また、時刻ｔ２３ａにおいて、外部ピンＰｄ１１に信号が入力され、ノードＮ８は「１」から「０」に変化する。これに伴い、ＡＮＤ回路６は、ＡＮＤ論理演算動作を実行し、時刻ｔ２３ｂにおいて、ノードＮ１１は「１」から「０」に変化する。
【０１４７】
図２４は、時刻ｔ２３において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１４８】
図２４（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【０１４９】
図２４（ａ）を参照して、ここでは、時刻ｔ２３における外部ピンの情報が示される。
【０１５０】
時刻ｔ２２において、外部ピンＰｄ１１に信号が入力される。これに伴い、第１の記憶領域１０５にアドレスＩＤ００に対応する外部ピンＰｄ１１の外部ピン情報の記憶領域が設けられる。ここで、信号値の変化時刻としてｔ２２が記憶される。また、時刻ｔ２２において、外部ピンＰｄ１３に信号が入力される。これに伴い、第１の記憶領域１０５にアドレスＩＤ０１に対応する外部ピンＰｄ１３の外部ピン情報の記憶領域が設けられる。ここで、信号値の変化時刻としてｔ２２が記憶される。また、その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。
【０１５１】
図２４（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１５２】
図２４（ｂ）を参照して、ここでは、時刻ｔ２３における各ノードの情報が示される。ここで、ノードＮ８については、信号値の変化時刻として時刻ｔ２２が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報のアドレスＩＤ００が参照されて記憶される。ノードＮ１０については、信号値の変化時刻として時刻ｔ２２が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報のアドレスＩＤ０１が参照されて記憶される。ノードＮ１１については、信号値の変化時刻として時刻ｔ２３が記憶される。その時の信号値変化前および変化後の信号値としては、「０」および「１」が記憶される。この時の参照する外部ピン情報としては、ノードＮ８およびＮ１０がともに同じ時刻に信号値が変化しているため両方の信号値に起因してノードＮ１１の信号値が変化しているため外部ピンＰｄ１１およびＰｄ１３のそれぞれの外部ピン情報のアドレスＩＤ００およびＩＤ０１がともに参照されて記憶される。すなわち、伝播される外部ピン情報が互いに結合される。したがって、再び図２４（ａ）を参照して、被参照数のカウンタ値はアドレスＩＤ００およびＩＤ０１において、ともに「２」に変化する。
【０１５３】
ここでは、信号値の生成に起因する外部ピンが複数ある場合には、複数の外部ピン情報のアドレスが参照されて記憶される。
【０１５４】
図２５は、時刻ｔ２３ｂにおいて、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１５５】
図２５（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【０１５６】
図２５（ａ）を参照して、ここでは、時刻ｔ２３ｂにおける外部ピンの情報が示される。
【０１５７】
時刻ｔ２３ａにおいて、外部ピンＰｄ１１に信号が入力される。これに伴い、第１の記憶領域１０５にアドレスＩＤ０２に対応する外部ピンＰｄ１１の外部ピン情報の記憶領域が設けられる。ここで、信号値の変化時刻としてｔ２３ａが記憶される。また、その時の信号値変化前および変化後の信号値としては「１」および「０」が記憶される。
【０１５８】
図２５（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１５９】
図２５（ｂ）を参照して、ここでは、時刻ｔ２３ｂにおける各ノードの情報が示される。ここで、ノードＮ８については、信号値の変化時刻として時刻ｔ２３ａが記憶される。その時の信号値変化前および変化後の信号値としては「１」および「０」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報のアドレスＩＤ０２が参照されて記憶される。ノードＮ１０については、信号値は変化せずそのままの状態である。ノードＮ１１については、信号値の変化時刻として時刻ｔ２３ｂが記憶される。その時の信号値変化前および変化後の信号値としては、「１」および「０」が記憶される。この時の参照する外部ピン情報としては、ノードＮ８の信号に起因してノードＮ１１の信号値が変化しているため外部ピンＰｄ１１に時刻ｔ２３ａで入力した信号に伴う外部ピン情報のアドレスＩＤ０２が参照されて記憶される。
【０１６０】
したがって、再び図２５（ａ）を参照して、被参照数のカウンタ値はアドレスＩＤ００において、カウンタ値は「０」に変化する。また、アドレスＩＤ０１においてカウンタ値は「１」に設定され、アドレスＩＤ０２においてカウンタ値は「２」に変化する。
【０１６１】
それゆえ、アドレスＩＤ００に対応する記憶領域を開放することができる。
【０１６２】
本変形例においては、条件によりアドレスが複数参照される場合について説明し、上記で説明したのと同様の方式にしたがって、不要な記憶領域を開放することができる。
（実施の形態３の変形例３）
本実施の形態３の変形例３においては、外部ピン情報が分配される場合について説明する。
【０１６３】
図２６は、本実施の形態３の変形例３に従う外部ピン情報の伝播を説明する回路群の概念図である。
【０１６４】
図２６を参照して、本例においてはインバータ７〜１０と、外部ピンＰｄ１４〜Ｐｄ１７とを含む。
【０１６５】
インバータ７は、外部ピンＰｄ１４と電気的に結合されたノードＮ１２から伝達される信号を反転してノードＮ１３に出力する。インバータ８〜１０は、ノードＮ１３から伝達される信号を反転してノードＮ１４〜Ｎ１６にそれぞれ出力する。ノードＮ１４〜Ｎ１６は、外部ピンＰｄ１５〜Ｐｄ１７とそれぞれ電気的に結合される。
【０１６６】
図２７は、本発明の実施の形態３の変形例３に従う回路群に対して論理シミュレーションを実行するタイミングチャートである。
【０１６７】
図２７を参照して、時刻ｔ２４において、外部ピンＰｄ１４に信号が入力され、ノードＮ１２は、「０」から「１」に変化する。また、時刻ｔ２５において、ノードＮ１３は「１」から「０」に変化する。また、時刻ｔ２６において、ノードＮ１４〜Ｎ１６はともに「０」から「１」に変化する。時刻ｔ２７において、外部ピンＰｄ１４に再び信号が入力され、ノードＮ１２は、「１」から「０」に変化する。また、時刻ｔ２８において、ノードＮ１３は、「０」から「１」に変化する。時刻ｔ２９において、ノードＮ１４〜Ｎ１６はともに「１」から「０」に変化する。
【０１６８】
図２８は、時刻ｔ２６において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１６９】
図２８（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【０１７０】
図２８（ａ）を参照して、ここでは、時刻ｔ２６における外部ピンの情報が示される。
【０１７１】
時刻ｔ２４において、外部ピンＰｄ１４に信号が入力される。これに伴い、第１の記憶領域１０５にアドレスＩＤ００に対応する外部ピンＰｄ１４の外部ピン情報の記憶領域が設けられる。ここで、信号値の変化時刻としてｔ２４が記憶される。ここで、信号値の変化時刻としてｔ２４が記憶される。また、その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。
【０１７２】
図２８（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１７３】
図２８（ｂ）を参照して、ここでは、時刻ｔ２６における各ノードの情報が示される。ここで、ノードＮ１２については、信号値の変化時刻として時刻ｔ２４が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報のアドレスＩＤ００が参照されて記憶される。ノードＮ１３については、信号値の変化時刻として時刻ｔ２５が記憶される。その時の信号値変化前および変化後の信号値としては「１」および「０」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報のアドレスＩＤ００が参照されて記憶される。ノードＮ１４〜Ｎ１６については、信号値の変化時刻として時刻ｔ２６が記憶される。その時の信号値変化前および変化後の信号値としては、「０」および「１」が記憶される。この時の参照する外部ピン情報としては、アドレスＩＤ００が記憶される。すなわち、ノードＮ１４〜Ｎ１６において、外部ピン情報が分配されて伝播される。したがって、再び図２８（ａ）を参照して、被参照数のカウンタ値はアドレスＩＤ００において「５」に変化する。
【０１７４】
本構成は、同一のノードＮ１３からの信号をインバータ８〜１０を介してノードＮ１４〜Ｎ１６に伝達する。インバータ８〜１０は、同一のノードＮ１３からの信号の入力を受けるので、ノードＮ１４〜Ｎ１６については、信号値の変化に応答してノードＮ１３と同一の外部ピンの情報のアドレスが記憶される。
【０１７５】
図２９は、時刻ｔ２９において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【０１７６】
図２９（ａ）は、第１の記憶領域１０５において、外部ピンに与えられる信号の入力により、記憶される情報を説明する図である。
【０１７７】
図２９（ａ）を参照して、ここでは、時刻ｔ２９における外部ピンの情報が示される。
【０１７８】
時刻ｔ２７において、外部ピンＰｄ１４に信号が入力される。これに伴い、第１の記憶領域１０５にアドレスＩＤ０１に対応する外部ピンＰｄ１４に入力する信号の外部ピン情報の記憶領域が設けられる。ここで、信号値の変化時刻としてｔ２７が記憶される。また、その時の信号値変化前および変化後の信号値としては「１」および「０」が記憶される。
【０１７９】
図２９（ｂ）は、第２の記憶領域１０６において、各ノードに対応して記憶される情報を説明する図である。
【０１８０】
図２９（ｂ）を参照して、ここでは、時刻ｔ２９における各ノードの情報が示される。ここで、ノードＮ１２については、信号値の変化時刻として時刻ｔ２７が記憶される。その時の信号値変化前および変化後の信号値としては「１」および「０」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報のアドレスＩＤ０１が参照されて記憶される。ノードＮ１３については、信号値の変化時刻として時刻ｔ２８が記憶される。その時の信号値変化前および変化後の信号値としては「０」および「１」が記憶される。また、このときに、参照する外部ピン情報としては、外部ピン情報のアドレスＩＤ０１が参照されて記憶される。ノードＮ１４〜Ｎ１６については、信号値の変化時刻として時刻ｔ２９が記憶される。その時の信号値変化前および変化後の信号値としては、「１」および「０」が記憶される。この時の参照する外部ピン情報としては、アドレスＩＤ０１が記憶される。
【０１８１】
したがって、再び図２９（ａ）を参照して、被参照数のカウンタ値はアドレスＩＤ００においてカウンタ値は「０」に変化する。また、アドレスＩＤ０１においてカウンタ値は「５」に変化する。
【０１８２】
本変形例においては、外部ピン情報の伝播に際して分配される場合について説明し、上記で説明したのと同様の方式にしたがって、不要な記憶領域を開放することができることについて説明した。
【０１８３】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１８４】
【図１】本発明の実施の形態に従うシミュレーションテストシステムの概略ブロック図である。
【図２】本発明の実施の形態１に従うシミュレーションテストシステムにおける処理方式を説明するフローチャートである。
【図３】本発明の実施の形態１に従うシミュレーションテストシステムにおいて、タイミング検証を実行する回路群の一例図である。
【図４】ＦＦ回路３におけるセットアップ期間のタイミングエラーの検証を説明するタイミングチャートである。
【図５】ＦＦ回路３におけるホールド期間のタイミングエラーの検証を説明するタイミングチャートである。
【図６】本発明の実施の形態２に従うタイミング検証を実行する場合のフローチャートである。
【図７】外部ピン情報の伝播を説明する本発明の実施の形態２に従うフリップフロップ回路４の概略図である。
【図８】本発明の実施の形態２に従うＦＦ回路４に対して論理シミュレーションを実行するタイミングチャートである。
【図９】論理シミュレーションの時刻ｔ１３に記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図１０】論理シミュレーションの時刻ｔ１４に記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図１１】論理シミュレーションを実行する本発明の実施の形態２に従う論理回路の概略図である。
【図１２】外部ピンＰｄ２６，２７にデータが入力された場合のタイミングチャートである。
【図１３】論理シミュレーションの時刻ｔ４７に記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図１４】論理シミュレーションを実行した場合に、時刻ｔ４５において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図１５】時刻ｔ４６において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図１６】時刻ｔ４７において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図１７】時刻ｔ４８において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図１８】時刻ｔ４９において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図１９】本発明の実施の形態３の変形例１に従う図７で説明したＦＦ回路４における動作を説明するタイミングチャートである。
【図２０】時刻ｔ１５において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図２１】時刻ｔ１６において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図２２】ＡＮＤ回路６を用いた外部ピン情報の伝播を説明する概念図である。
【図２３】本発明の実施の形態３の変形例２に従うＡＮＤ回路６に対して論理シミュレーションを実行するタイミングチャートである。
【図２４】時刻ｔ２３において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図２５】時刻ｔ２３ｂにおいて、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図２６】本発明の実施の形態３の変形例３に従う外部ピン情報の伝播を説明する回路群の概念図である。
【図２７】本発明の実施の形態３の変形例３に従う回路群に対して論理シミュレーションを実行するタイミングチャートである。
【図２８】時刻ｔ２６において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【図２９】時刻ｔ２９において、記憶部１０３に記憶される各ノードおよび外部ピンの信号値変化および外部ピン情報の伝播を説明する図である。
【符号の説明】
【０１８５】
１００  シミュレーションシステム、１０１  表示部、１０２  シミュレーション制御部、１０３  記憶部、１０４  入力部、１０５  第１の記憶領域、１０６  第２の記憶領域。
【図１】
2005157772.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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