(57)【要約】【課題】  半導体素子を搭載して半導体装置を組み立てる際に、事前に半導体素子の特性を容易に試験することができ、製品の歩留まりを向上させるとともに、複数個の半導体素子を搭載した半導体装置の小型化を図る。【解決手段】  基板２０ａの一方の面あるいは両面に半導体素子が搭載されて半導体サブアセンブリとして形成される半導体装置用基板２０であって、前記基板に、半導体素子を搭載するための半導体素子搭載領域２１と、半導体素子を試験する際に使用する試験端子３０が設けられた試験端子形成領域３１とが区分して設けられ、該試験端子形成領域３１が、前記半導体素子搭載領域２１に半導体素子を搭載して、半導体素子を試験した後、半導体素子搭載領域２１との境界線位置から分断して削除されることを特徴とする。【選択図】          図１
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【特許請求の範囲】
【請求項１】
基板の一方の面あるいは両面に半導体素子が搭載されて半導体サブアセンブリとして形成される半導体装置用基板であって、
前記基板に、半導体素子を搭載するための半導体素子搭載領域と、
半導体素子を試験する際に使用する試験端子が設けられた試験端子形成領域とが区分して設けられ、該試験端子形成領域が、前記半導体素子搭載領域に半導体素子を搭載して、半導体素子を試験した後、半導体素子搭載領域との境界線位置から分断して削除されることを特徴とする半導体装置用基板。
【請求項２】
前記半導体素子搭載領域には、半導体素子を基板にフリップチップ接続によって搭載する接続パッドと、半導体装置用基板と半導体装置の本体基板との間をワイヤボンディングによって電気的に接続するボンディングパッドとが設けられていることを特徴とする請求項１記載の半導体装置用基板。
【請求項３】
請求項１または２記載の半導体装置用基板の半導体素子搭載領域に半導体素子を搭載して半導体サブアセンブリを形成する工程と、
該半導体サブアセンブリに搭載されている半導体素子を、前記半導体装置用基板に設けられている試験端子を使用して試験する工程と、
半導体素子を試験した後、前記半導体素子搭載領域と前記試験端子形成領域の境界線の位置で半導体装置用基板を分断して、基板に半導体素子が搭載された半導体素子の搭載体を形成する工程と、
半導体素子の良品のみが搭載された半導体素子の搭載体を半導体装置内に搭載する工程とを有することを特徴とする半導体装置の製造方法。
【請求項４】
半導体素子の搭載体を複数個、積み重ねて搭載することを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置用基板および半導体装置の製造方法に関し、より詳細には半導体装置に搭載される半導体素子の特性を試験可能とする半導体装置用基板およびこれを用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体装置には、図９に示すように、一つの半導体装置内に複数個の半導体素子を搭載した製品がある。図９に示す半導体装置は、基板１０上に３個の半導体素子１２ａ、１２ｂ、１２ｃを積み重ねて配置し、各々の半導体素子１２ａ、１２ｂ、１２ｃと基板１０上に設けたボンディングパッド１４とを金ワイヤ１５によりワイヤボンディングし、基板１０の半導体素子１２ａ、１２ｂ、１２ｃを搭載した片面側を封止樹脂１６によって樹脂封止した製品（マルチチップパッケージ）を示す。
特許文献１、２、３は、複数個の半導体素子を一つの半導体装置内に搭載した製品の例を示す。
【特許文献１】特開平５−４８０００号公報
【特許文献２】特開平１１−２０４７２０号公報
【特許文献３】特開２００２−１５１６４４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図９に示すような、一つの半導体装置に複数個の半導体素子を搭載した製品は、半導体素子を集積して搭載することができ、製品の小型化を図ることができるという利点がある。しかしながら、一つの半導体装置に複数個の半導体素子を搭載する場合は、半導体装置に搭載されている半導体素子のうちの一個のみが不良でも、半導体装置全体が不良になるから、不良の半導体素子が搭載されている製品については、良品の半導体素子を含めて製品全体を廃棄しなければならならないという問題があった。
【０００４】
もちろん、基板に半導体素子を搭載する際に、事前に半導体素子の段階で個々の半導体素子の特性を試験し、良品の半導体素子のみを搭載することも可能である。しかしながら、半導体素子単体あるいは半導体ウエハの段階で半導体素子の特性を試験するには専用の試験装置が必要であり、また完全な試験を行うことが難しいという問題があり、実際には、半導体素子を基板に搭載した後、半導体素子の試験を行っている例が多い。
【０００５】
本発明は、このように、従来のマルチチップパッケージの製造においては、基板に半導体素子を搭載した後に半導体素子の特性を試験するため、不良品が搭載されている半導体装置は、良品の半導体素子が搭載されていても廃棄せざるを得ないという問題を解消すべくなされたものであり、その目的とするところは、半導体素子を搭載して半導体装置を組み立てる際に、事前に半導体素子の特性を容易に試験することができ、これによって不良品の半導体素子が半導体装置に搭載されることを防止し、製品の歩留まりを向上させることができるとともに、複数個の半導体素子を搭載して、かつ小型化を図ることができる半導体装置用基板およびこれを用いた半導体装置の製造方法を提供するにある。
【課題を解決するための手段】
【０００６】
本発明は、上記目的を達成するため次の構成を備える。
すなわち、基板の一方の面あるいは両面に半導体素子が搭載されて半導体サブアセンブリとして形成される半導体装置用基板であって、前記基板に、半導体素子を搭載するための半導体素子搭載領域と、半導体素子を試験する際に使用する試験端子が設けられた試験端子形成領域とが区分して設けられ、該試験端子形成領域が、前記半導体素子搭載領域に半導体素子を搭載して、半導体素子を試験した後、半導体素子搭載領域との境界線位置から分断して削除されることを特徴とする。
【０００７】
また、前記半導体素子搭載領域には、半導体素子を基板にフリップチップ接続によって搭載する接続パッドと、半導体装置用基板と半導体装置の本体基板との間をワイヤボンディングによって電気的に接続するボンディングパッドとが設けられていることにより、半導体装置用基板に半導体素子をフリップチップ接続して、薄型で半導体装置に組み込みやすい半導体サブアセンブリを組み立てることができる。
【０００８】
また、半導体装置の製造方法において、前記半導体装置用基板の半導体素子搭載領域に半導体素子を搭載して半導体サブアセンブリを形成する工程と、該半導体アセンブリに搭載されている半導体素子を、前記半導体装置用基板に設けられている試験端子を使用して試験する工程と、半導体素子を試験した後、前記半導体素子搭載領域と前記試験端子形成領域の境界線の位置で半導体装置用基板を分断して、基板に半導体素子が搭載された半導体素子の搭載体を形成する工程と、半導体素子の良品のみが搭載された半導体素子の搭載体を半導体装置内に搭載する工程とを有することを特徴とする。
また、前記半導体素子の搭載体を複数個、積み重ねて搭載することにより、複数個の半導体素子を容易に搭載することが可能となる。
【発明の効果】
【０００９】
本発明に係る半導体装置用基板および半導体装置の製造方法によれば、半導体装置用基板に半導体素子を搭載した状態で半導体素子を試験することができ、半導体素子の特性を容易にかつ確実に試験することが可能になる。これによって、半導体装置に不良品の半導体素子が搭載されることを防止し、半導体装置の歩留まりを向上させることができる。また、半導体装置には半導体装置用基板の試験端子形成領域が取り除かれた状態で半導体サブアセンブリが搭載されるから半導体装置の小型化が図られる。
【発明を実施するための最良の形態】
【００１０】
以下、本発明の好適な実施の形態について、添付図面にしたがって詳細に説明する。
図１は、本発明に係る半導体装置用基板２０の一実施形態の平面図を示す。この半導体装置用基板２０は、基板２０ａに半導体素子を搭載するための半導体素子搭載領域２１と、半導体素子の特性を試験する際に使用する試験端子３０が設けられた試験端子形成領域３１とに区分して設けられているものである。
【００１１】
半導体素子搭載領域２１には、半導体素子に形成されているバンプ位置に合わせてフリップチップ接続用の接続パッド２２が設けられ、接続パッド２２の周囲には、半導体装置用基板２０に半導体素子を搭載した半導体サブアセンブリと半導体装置の本体基板との間をワイヤボンディングによって電気的に接続するためのボンディングパッド２４が設けられている。
試験端子形成領域３１は、半導体素子搭載領域２１の一方の側縁から外方に基板２０ａを延出させて形成した領域に、半導体素子搭載領域２１と一体的に形成されている。
【００１２】
半導体素子の試験は、試験端子形成領域３１に形成されている試験端子３０に試験装置のコンタクト端子を接触させて行われる。したがって、試験端子３０は試験装置側のコンタクト端子の配置および配置間隔等に合わせて、所定の配列に設けられている。
試験端子３０により半導体素子の特性を試験するため、半導体素子搭載領域２１に搭載される半導体素子と試験端子３０とは配線パターンを介して電気的に接続される。すなわち、半導体装置用基板２０には接続パッド２２とボンディングパッド２４とを接続する配線パターンの他に、接続パッド２２と試験端子３０とを電気的に接続する配線パターンが設けられる。基板２０ａにこれらの配線パターンを形成する方法は、通常の配線基板の製造方法において、基板上に配線パターンを形成する方法を利用することができる。
【００１３】
図２は、図１に示す半導体装置用基板２０を正面方向から見た状態を示す。本実施形態の半導体装置用基板２０は、基板２０ａの両面に半導体素子を搭載するため、基板２０ａの半導体素子搭載領域２１の上面と下面に、各々半導体素子をフリップチップ接続するための接続パッド２２が設けられている。
なお、本実施形態の半導体装置用基板２０では、半導体サブアセンブリと半導体装置の本体基板とをワイヤボンディングするボンディングパッド２４については、基板２０ａの一方の面にのみ設け、試験端子３０についても基板２０ａの一方の面のみに設けている。したがって、基板２０ａの他方の面（下面）に設けられる接続パッド２２とボンディングパッド２４および試験端子３０とは、ビアあるいはスルーホールを介して基板２０ａの一方の面に形成されているボンディングパッド２４および試験端子３０に電気的に接続される。
【００１４】
図３は、上述した半導体装置用基板２０に半導体素子２６ａ、２６ｂをフリップチップ接続し半導体サブアセンブリ４０を形成した状態を示す。接続パッド２２と半導体素子２６ａ、２６ｂの接続部との接合部がアンダーフィル樹脂２８によって封止されている。
半導体素子２６ａ、２６ｂを半導体装置用基板２０にフリップチップ接続する方法としては、半導体素子の電極端子にあらかじめはんだバンプを形成しておき、はんだバンプを介してフリップチップ接続する方法、あるいは半導体素子の電極端子に金バンプを形成しておき、接続パッド２２にはんだを被着してフリップチップ接続する方法を利用することができる。
【００１５】
次に、この半導体サブアセンブリ４０を試験装置にセットして、半導体サブアセンブリ４０に搭載されている半導体素子２６ａ、２６ｂの特性を試験する。試験端子３０は半導体装置用基板２０の試験端子形成領域３１に形成されているから、試験装置のコンタクト端子を試験端子３０に接触させることによって半導体素子２６ａ、２６ｂの特性を試験することができる。試験装置に半導体サブアセンブリ４０の試験端子形成領域３１をセットするソケットを設けておき、ソケットに試験端子形成領域３１を挿入して、半導体サブアセンブリ４０に搭載されている半導体素子２６ａ、２６ｂの特性を試験するように構成することもできる。
【００１６】
本実施形態の半導体装置用基板２０では、基板２０ａに試験端子形成領域３１を設けることで、試験装置に合わせて所要の間隔で試験端子３０を形成することが可能となり、試験装置も特別の専用装置を用意することなく試験することが可能となる。そして、この試験装置を用いて、半導体サブアセンブリ４０の状態で、半導体素子２６ａ、２６ｂのＤＣ試験、機能試験、バーンイン等を容易に行うことが可能になる。
【００１７】
図４は、半導体素子２６ａ、２６ｂを試験した後、半導体サブアセンブリ４０を、半導体素子搭載領域２１と試験端子形成領域３１との境界線Ａの位置で切断し、基板２０ａから試験端子形成領域３１を取り除き、半導体装置に搭載するための半導体素子の搭載体４２を形成した状態を示す。
試験装置を用いて半導体素子２６ａ、２６ｂを試験することで、半導体装置の良不良を試験した後、良品の半導体素子２６ａ、２６ｂが搭載されている半導体サブアセンブリ４０について試験端子形成領域３１を削除し、半導体装置の組み立てに使用する。半導体素子の搭載体４２は、基板２０ａの一方の面の周縁部にワイヤボンディング用のボンディングパッド２４が露出して形成されている。
【００１８】
図５は、上記半導体素子の搭載体４２を用いて組み立てた半導体装置を示す。この半導体装置は、本体基板４４の上にフリップチップ接続により半導体素子２６ｃを搭載し、半導体素子２６ｃの上に、接着剤層４６を介して上記半導体素子の搭載体４２を接合したものである。
半導体素子の搭載体４２と本体基板４４とは、本体基板４４の一方の面に設けられているボンディングパッド４８と、半導体素子の搭載体４２の基板２０ａに設けられているボンディングパッド２４との間を、金ワイヤ５０によりワイヤボンディングすることによって電気的に接続される。
【００１９】
本体基板４４の半導体素子２６ａ、２６ｂ、２６ｃが搭載されている一方の面側が樹脂５２によって封止され、本体基板４４の他方の面に、半導体素子２６ｃおよびボンディングパッド４８と電気的に接続されるはんだボール等の外部接続端子５４が設けられて半導体装置が組み立てられる。
【００２０】
本実施形態の半導体装置の製造方法によれば、半導体装置に搭載する半導体素子２６ａ、２６ｂを半導体サブアセンブリ４０を組み立てることによって事前に試験することができ、不良品を排除するようにして半導体装置の組み立て部品として使用するから、半導体装置を組み立てた状態で製品不良が発生することを防止することができ、歩留まりを向上させることが可能になる。
半導体装置は半導体サブアセンブリ４０として形成した半導体素子２６ａ、２６ｂと、これ以外の半導体素子２６ｃとを組み合わせて形成するから、半導体サブアセンブリ４０として組み立てる半導体素子２６ａ、２６ｂには、単独の半導体素子では試験が難しい製品や、不良が発生しやすい製品とすることで、半導体装置を組み立てた状態での不良発生をより確実に抑えることが可能となる。
【００２１】
図６は、図４に示す半導体素子の搭載体４２を２段に積み重ねて搭載し、５個の半導体素子２６ａ〜２６ｅを搭載した半導体装置の例を示す。このように、半導体素子の搭載体４２を複数段に積み重ねて半導体装置を組み立てることも可能である。
半導体素子の搭載体４２は、半導体サブアセンブリ４０の段階で半導体素子の特性を試験して半導体装置に搭載するから、一つの半導体装置に複数の半導体素子の搭載体４２を搭載する場合でも、搭載されている一つの半導体素子の特性が不良であるために半導体装置全体が不良となることを防止することができる。
【００２２】
とくに、本実施形態においては、半導体装置用基板２０に半導体素子２６ａ、２６ｂをフリップチップ接続によって搭載しているから、基板２０ａの両面に半導体素子２６ａ、２６ｂを搭載した状態で、半導体素子の搭載体４２の全体の厚さを薄くすることができ、半導体素子の搭載体４２を複数個、半導体装置内に積み重ねるように搭載した場合でも、半導体装置の厚さを厚くせず、半導体装置の小型化を図ることが可能となる。
また、本実施形態の半導体装置では、半導体サブアセンブリ４０を形成した後、半導体装置用基板２０から試験端子形成領域３１を削除して半導体装置に組み込むから、半導体装置内に半導体素子の試験に用いた部分が残らず、これによって半導体装置の小型化が図られている。
【００２３】
なお、半導体装置用基板２０に半導体素子を搭載して半導体サブアセンブリ４０を形成する際に、半導体素子と半導体装置用基板２０とをワイヤボンディングによって接続することももちろん可能である。図７に、半導体装置用基板２０に半導体素子２６ａ、２６ｂをワイヤボンディングによって搭載し、樹脂２５によって樹脂封止して半導体サブアセンブリ４０を形成した例を示す。この場合も、半導体サブアセンブリ４０の状態で試験端子３０を利用して半導体素子２６ａ、２６ｂの特性を試験することができ、良品の半導体素子２６ａ、２６ｂのみを半導体装置の組み立てに使用することができる。
【００２４】
図８は、半導体サブアセンブリ４０の他の構成例を示す。すなわち、上記実施形態においては、半導体素子搭載領域２１の一方の側にのみ試験端子形成領域３１を延出させた半導体装置用基板２０を使用したが、図９に示すように、半導体素子搭載領域２１の両側に試験端子形成領域３１を延出させて半導体装置用基板２０とすることも可能である。半導体装置用基板２０に形成する試験端子形成領域３１の配置位置、大きさ等は半導体装置に搭載する半導体素子に応じて適宜設計することができる。また、上記実施形態の半導体装置用基板２０では基板２０ａの一方の面のみに試験端子３０を設けたが、基板２０ａの他方の面にも試験端子３０を設けて、試験端子形成領域３１の基板２０ａの両面に試験端子３０を設けるようにすることもできる。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る半導体装置用基板の一実施形態の構成を示す平面図である。
【図２】半導体装置用基板の正面図である。
【図３】半導体サブアセンブリを形成した状態を示す説明図である。
【図４】半導体の搭載体を形成した状態を示す説明図である。
【図５】半導体装置の組み立て例を示す断面図である。
【図６】半導体装置の他の組み立て例を示す断面図である。
【図７】半導体サブアセンブリの他の例を示す説明図である。
【図８】半導体装置用基板の他の例を示す説明図である。
【図９】半導体素子を積み重ねて搭載した半導体装置の例を示す断面図である。
【符号の説明】
【００２６】
１０  基板
２０  半導体装置用基板
２０ａ  基板
２１  半導体素子搭載領域
２２  接続パッド
２４  ボンディングパッド
２５  樹脂
２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ  半導体素子
３０  試験端子
３１  試験端子形成領域
４０  半導体サブアセンブリ
４２  半導体の搭載体
４４  本体基板
４６  接着剤層
４８  ボンディングパッド
５０  金ワイヤ
５２  樹脂
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005353687.tif 000009
【図８】
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【図９】
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