(57)【要約】【課題】  大容量メモリを複数の小容量メモリで代用することにより、チップ面積を削減することができる半導体記憶装置を得る。【解決手段】  選択信号ＺＹＳＥＬに応じてＺｂｉｔ単位又はＹｂｉｔ単位のアクセスを行うことができる複数のＲＡＭ１ａ，１ｂを備え、メモリ制御回路２から出力された機能切替信号ＦＵＮＣに応じて切替回路３の各トランスミッションゲートを切り替え、メモリ制御回路２のポートＰ１ａ及びＰ１ｂに対応して接続することにより各ＲＡＭ１ａ，１ｂをそれぞれ小容量メモリとして作動させるか、又は外部アドレスセレクタ回路６を介してメモリ制御回路２のポートＰ２に接続することにより各ＲＡＭ１ａ，１ｂを１つの大容量メモリとして作動させるようにした。【選択図】  図１
2005129164.tif 000002
【特許請求の範囲】
【請求項１】
入力されたアドレス割付信号により同じアドレスに対して複数のアドレス割り付けが可能なＲＡＭでそれぞれ構成された各メモリ部を備えた半導体記憶装置において、
前記各メモリ部の動作制御を行うメモリ制御回路部と、
該メモリ制御回路部からの機能切替信号ＦＵＮＣに応じて、前記各メモリ部をそれぞれ単独で使用するように、又は前記各メモリ部を１つのＲＡＭとして使用するように、前記メモリ制御回路部に対する各メモリ部の接続を切り替える切替回路部と、
前記各メモリ部に対してイネーブル制御を行うために前記メモリ制御回路部から出力されたイネーブル信号に応じて、各メモリ部からの出力データを排他的に選択して出力する選択回路部と、
前記メモリ制御回路部からの該イネーブル信号及びアドレス割付信号から、前記各メモリ部に対するイネーブル信号を生成して対応する各メモリ部にそれぞれ出力する内部イネーブル信号生成回路部と、
前記各メモリ部を１つのＲＡＭとして使用する場合に、前記メモリ制御回路部からのアドレス割付信号を、各メモリ部をビットスライス型又はワードスライス型のいずれのアドレス割り付けを行うかに応じて、各メモリ部の所定のアドレス入力端に出力する外部アドレスセレクタ回路部と、
を備えることを特徴とする半導体記憶装置。
【請求項２】
前記メモリ制御回路部は、前記各メモリ部をそれぞれ単独で使用する場合に、各メモリ部に対する各種信号を対応して出力するポートをそれぞれ備えると共に、前記各メモリ部を１つのＲＡＭとして使用する場合に、該ＲＡＭの動作制御を行う各種信号を出力するポートを備えることを特徴とする請求項１記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部からのアドレス割付信号により同じアドレスに対して複数のアドレス割り付けが可能な半導体記憶装置に関する。
【背景技術】
【０００２】
従来、並列にアクセスするように配置された複数のメモリに対して、メモリインタフェースが情報の記憶指令を受けたときに記憶情報を分割し、複数のメモリに対して並列に記憶するようにし、メモリに対する情報転送速度を高速化する高速メモリ装置があった（例えば、特許文献１参照。）。また、複数の小容量メモリを大容量メモリと同等の構成にするための制御を行うアドレス指定用制御装置があった（例えば、特許文献２参照。）。
【０００３】
一方、複数のアドレス割り付けを持ったＲＡＭがあり、このようなＲＡＭでは、外部からの選択信号によって、同じアドレスに対して、異なる位置のメモリ領域にアクセスすることができる（例えば、特許文献３参照。）。このようなＲＡＭを使用した回路において、１つの半導体チップに複数の機能を組み込む場合、例えば、小容量メモリを２個それぞれ単独で使用する機能である機能１と、大容量メモリを１個使用する機能である機能２とが組み込まれていた場合、図７のような構成になる。
【０００４】
図７では、小容量メモリとしてＲＡＭ１０１ａ及び１０１ｂが、大容量メモリとしてＲＡＭ１０２が使用されている。ＲＡＭ１０１ａ，１０１ｂ及び１０２の制御を行うメモリ制御回路１１０において、ポート１２１ａ、ポート１２１ｂにそれぞれ小容量メモリであるＲＡＭ１０１ａ及び１０１ｂが対応して接続され、ポート１２２に大容量メモリであるＲＡＭ１０２が接続されている。メモリ制御回路１１０は、ＦＵＮＣ信号を用いて機能の切り替えを行う。
【０００５】
ＦＵＮＣ信号がハイ（Ｈｉｇｈ）レベルのときは、ＯＲ回路１１１ａ及び１１１ｂは、メモリ制御回路１１０のポート１２１ａ及びポート１２１ｂのＣＥＢ信号をそれぞれＲＡＭ１０１ａ及び１０１ｂの各ＣＥＢ端子に出力するため、ＲＡＭ１０１ａ及び１０１ｂがそれぞれ選択される。ＯＲ回路１１２は、ＲＡＭ１０２のＣＥＢ端子にハイレベルの信号を出力するため、ＲＡＭ１０２は非選択となり、図７の半導体記憶装置は、機能１として作動する。ＦＵＮＣ信号がロー（Ｌｏｗ）レベルの場合は、この逆となり、ＲＡＭ１０２が選択されると共にＲＡＭ１０１ａ及び１０１ｂがそれぞれ非選択となり、図７の半導体記憶装置は、機能２として作動する。
【特許文献１】特開２０００−１２２９２２号公報
【特許文献２】特許第２５８４１１０号公報
【特許文献３】特開２００３−１９６９８４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図７の半導体記憶装置では、機能１で作動する場合、ＲＡＭ１０２が使用されない不要なメモリ領域となっており、機能２で作動する場合は、ＲＡＭ１０１ａ及び１０１ｂがそれぞれ使用されない不要なメモリ領域になるという問題があった。なお、従来のＲＡＭにおいては、複数の小容量メモリを周辺回路で制御することによって、大容量メモリの機能として置き換える技術は一般的に行われているが、複数のアドレス割り付けを持ったＲＡＭは、アドレス割り付けの指定、例えば図７の各ＺＹＳＥＬ端子からの指定によって同じ外部アドレスでも異なったメモリ領域にアクセスするため、従来と同様の制御回路では実現することができなかった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、大容量の複数のアドレス割り付けを持ったメモリを使用する機能と小容量の複数のアドレス割り付けを持ったメモリを使用する機能とが搭載された半導体チップに対して、大容量メモリを複数の小容量メモリで代用することにより、チップ面積を削減することができる半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る半導体記憶装置は、入力されたアドレス割付信号により同じアドレスに対して複数のアドレス割り付けが可能なＲＡＭでそれぞれ構成された各メモリ部を備えた半導体記憶装置において、
前記各メモリ部の動作制御を行うメモリ制御回路部と、
該メモリ制御回路部からの機能切替信号ＦＵＮＣに応じて、前記各メモリ部をそれぞれ単独で使用するように、又は前記各メモリ部を１つのＲＡＭとして使用するように、前記メモリ制御回路部に対する各メモリ部の接続を切り替える切替回路部と、
前記各メモリ部に対してイネーブル制御を行うために前記メモリ制御回路部から出力されたイネーブル信号に応じて、各メモリ部からの出力データを排他的に選択して出力する選択回路部と、
前記メモリ制御回路部からの該イネーブル信号及びアドレス割付信号から、前記各メモリ部に対するイネーブル信号を生成して対応する各メモリ部にそれぞれ出力する内部イネーブル信号生成回路部と、
前記各メモリ部を１つのＲＡＭとして使用する場合に、前記メモリ制御回路部からのアドレス割付信号を、各メモリ部をビットスライス型又はワードスライス型のいずれのアドレス割り付けを行うかに応じて、各メモリ部の所定のアドレス入力端に出力する外部アドレスセレクタ回路部と、
を備えるものである。
【０００９】
具体的には、前記メモリ制御回路部は、前記各メモリ部をそれぞれ単独で使用する場合に、各メモリ部に対する各種信号を対応して出力するポートをそれぞれ備えると共に、前記各メモリ部を１つのＲＡＭとして使用する場合に、該ＲＡＭの動作制御を行う各種信号を出力するポートを備えるようにした。
【発明の効果】
【００１０】
本発明の半導体記憶装置によれば、入力されたアドレス割付信号により同じアドレスに対して複数のアドレス割り付け、例えばビットスライス型及びワードスライス型の各アドレス割り付けが可能なＲＡＭでそれぞれ構成された各メモリ部を備える場合において、各メモリ部をそれぞれ単独のＲＡＭとして使用できると共に、前記各メモリ部を１つのＲＡＭとして使用することができるため、大容量メモリを複数の小容量メモリで代用することができるため、チップ面積を削減することができる。また、大容量メモリは小容量メモリに比べてアクセスタイムが遅いが、大容量メモリを複数の小容量メモリに置き換えることにより、アクセスタイムが速くなり、回路の高速化を図ることができる。
【発明を実施するための最良の形態】
【００１１】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における半導体記憶装置の例を示した図である。なお、図１では、４ｗｏｒｄ×２ｂｉｔの構成を有するＲＡＭを２つ使用した場合を例にして示している。
図１の半導体記憶装置１０において、同じ構成の２つのＲＡＭ１ａ及び１ｂは、メモリ制御回路２からの制御信号に応じて動作制御され、メモリ制御回路２は、ＲＡＭ１ａ及び１ｂに対してそれぞれ単独の小容量メモリとして作動させる機能１の場合は、ＦＵＮＣ信号をハイレベルにし、ＲＡＭ１ａ及び１ｂに対して１つの大容量メモリとして作動させる機能２の場合は、ＦＵＮＣ信号をローレベルにする。
【００１２】
半導体記憶装置１０は、４ｗｏｒｄ×２ｂｉｔの構成を有するＲＡＭ１ａ及び１ｂと、該ＲＡＭ１ａ及び１ｂの動作制御を行うメモリ制御回路２と、該メモリ制御回路２からのＦＵＮＣ信号に応じて、ＲＡＭ１ａ及び１ｂをメモリ制御回路２の対応するポートＰ１ａ及びＰ１ｂに接続するか、又はＲＡＭ１ａ及び１ｂをそれぞれメモリ制御回路２のポートＰ２に切り替えて接続する切替回路３とを備えている。なお、ＲＡＭ１ａ及び１ｂはそれぞれメモリ部をなす。また、半導体記憶装置１０は、機能２の大容量メモリとしてＲＡＭ１ａ及び１ｂを使用する場合に、メモリ制御回路２のポートＰ２のＣＥＢ端子から出力されたチップイネーブル信号ＣＥＢに応じてＲＡＭ１ａ及び１ｂの出力データを排他的に選択してメモリ制御回路２のポートＰ２のＤＯ[１：０]端子に出力する選択回路４を備えている。
【００１３】
また、半導体記憶装置１０は、チップイネーブル信号ＣＥＢ及びアドレスデータＡ２，Ａ１から、ＲＡＭ１ａに対する内部チップイネーブル信号ＣＥＢａ及びＲＡＭ１ｂに対する内部チップイネーブル信号ＣＥＢｂをそれぞれ生成して対応するＲＡＭ１ａ及び１ｂのＣＥＢ端子にそれぞれ出力する内部チップイネーブル信号生成回路５を備えている。更に、半導体記憶装置１０は、メモリ制御回路２のポートＰ２から入力されたアドレスデータＡ[２：０]を、メモリ制御回路２から入力された選択信号ＺＹＳＥＬに応じてＲＡＭ１ａ及び１ｂのＡ０端子及びＡ１端子にそれぞれ出力する外部アドレスセレクタ回路６とを備えている。
【００１４】
また、切替回路３は、メモリ制御回路２からの機能切替信号ＦＵＮＣがハイレベルになって機能１を示すとオンして導通状態になるトランスミッションゲートＦ１ａ〜Ｆ１ｋ，Ｆ１ｍ〜Ｆ１ｏと、機能切替信号ＦＵＮＣがローレベルになって機能２を示すとオンして導通状態になるトランスミッションゲートＦ２ａ〜Ｆ２ｋ，Ｆ２ｍ〜Ｆ２ｏと、機能切替信号ＦＵＮＣの信号レベルを反転させて出力するインバータ１５とを備えている。選択回路４は、トランスミッションゲートＴａ及びＴｂ、並びにインバータＩＶａ及びＩＶｂで構成され、内部チップイネーブル信号生成回路５は、ＯＲ回路ＯＲａ及びＯＲｂで構成されている。
【００１５】
また、外部アドレスセレクタ回路６は、トランスミッションゲートＴｙ０〜Ｔｙ２，Ｔｚ０〜Ｔｚ２及びインバータ１６で構成されている。ここで、トランスミッションゲートは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタが並列に接続されてなるものであり、以下、トランスミッションゲートにおいて、ＰＭＯＳトランジスタのゲートを反転制御入力端と呼ぶと共にＮＭＯＳトランジスタのゲートを非反転制御入力端と呼ぶ。
【００１６】
トランスミッションゲートＦ１ａ〜Ｆ１ｋ，Ｆ１ｍ〜Ｆ１ｏの各非反転制御入力端及びトランスミッションゲートＦ２ａ〜Ｆ２ｋ，Ｆ２ｍ〜Ｆ２ｏの各反転制御入力端には、それぞれメモリ制御回路２からの機能切替信号ＦＵＮＣがそれぞれ入力されており、トランスミッションゲートＦ１ａ〜Ｆ１ｋ，Ｆ１ｍ〜Ｆ１ｏの各反転入力端及びトランスミッションゲートＦ２ａ〜Ｆ２ｋ，Ｆ２ｍ〜Ｆ２ｏの各非反転制御入力端には、それぞれ機能切替信号ＦＵＮＣの信号レベルを反転させたインバータ１５の出力信号がそれぞれ入力されている。トランスミッションゲートＦ１ａは、メモリ制御回路２のポートＰ１ａのＺＹＳＥＬ端子とＲＡＭ１ａのＺＹＳＥＬ端子との接続制御を行い、トランスミッションゲートＦ１ｂは、メモリ制御回路２のポートＰ１ａのＣＥＢ端子とＲＡＭ１ａのＣＥＢ端子との接続制御を行う。
【００１７】
また、トランスミッションゲートＦ１ｃは、メモリ制御回路２のポートＰ１ａのＷＥＢ端子とＲＡＭ１ａのＷＥＢ端子との接続制御を行い、トランスミッションゲートＦ１ｄは、メモリ制御回路２のポートＰ１ａのＡ１端子とＲＡＭ１ａのＡ１端子との接続制御を、トランスミッションゲートＦ１ｅは、メモリ制御回路２のポートＰ１ａのＡ０端子とＲＡＭ１ａのＡ０端子との接続制御をそれぞれ行う。更に、トランスミッションゲートＦ１ｆは、メモリ制御回路２のポートＰ１ａのＤＩ[１：０]端子とＲＡＭ１ａのＤＩ[１：０]端子との接続制御を、トランスミッションゲートＦ１ｇは、メモリ制御回路２のポートＰ１ａのＤＯ[１：０]端子とＲＡＭ１ａのＤＯ[１：０]端子との接続制御をそれぞれ行う。
【００１８】
同様に、トランスミッションゲートＦ１ｈは、メモリ制御回路２のポートＰ１ｂのＺＹＳＥＬ端子とＲＡＭ１ｂのＺＹＳＥＬ端子との接続制御を行い、トランスミッションゲートＦ１ｉは、メモリ制御回路２のポートＰ１ｂのＣＥＢ端子とＲＡＭ１ｂのＣＥＢ端子との接続制御を行う。また、トランスミッションゲートＦ１ｊは、メモリ制御回路２のポートＰ１ｂのＷＥＢ端子とＲＡＭ１ｂのＷＥＢ端子との接続制御を行い、トランスミッションゲートＦ１ｋは、メモリ制御回路２のポートＰ１ｂのＡ１端子とＲＡＭ１ｂのＡ１端子との接続制御を、トランスミッションゲートＦ１ｍは、メモリ制御回路２のポートＰ１ｂのＡ０端子とＲＡＭ１ｂのＡ０端子との接続制御をそれぞれ行う。
【００１９】
更に、トランスミッションゲートＦ１ｎは、メモリ制御回路２のポートＰ１ｂのＤＩ[１：０]端子とＲＡＭ１ｂのＤＩ[１：０]端子との接続制御を、トランスミッションゲートＦ１ｏは、メモリ制御回路２のポートＰ１ｂのＤＯ[１：０]端子とＲＡＭ１ｂのＤＯ[１：０]端子との接続制御をそれぞれ行う。なお、図１では、説明を簡単にするために、ＲＡＭ１ａのＤＩ端子[１：０]に対応する２つのトランスミッションゲートをトランスミッションゲートＦ１ｆで示し、ＲＡＭ１ｂのＤＩ端子[１：０]に対応する２つのトランスミッションゲートをトランスミッションゲートＦ１ｎで示している。同様に、ＲＡＭ１ａのＤＯ端子[１：０]に対応する２つのトランスミッションゲートをトランスミッションゲートＦ１ｇで示し、ＲＡＭ１ｂのＤＯ端子[１：０]に対応する２つのトランスミッションゲートをトランスミッションゲートＦ１ｏで示している。
【００２０】
トランスミッションゲートＦ２ａは、メモリ制御回路２のポートＰ２のＺＹＳＥＬ端子とＲＡＭ１ａのＺＹＳＥＬ端子との接続制御を行い、トランスミッションゲートＦ２ｂは、ＯＲ回路ＯＲａの出力端とＲＡＭ１ａのＣＥＢ端子との接続制御を行う。トランスミッションゲートＦ２ｃは、メモリ制御回路２のポートＰ２のＷＥＢ端子とＲＡＭ１ａのＷＥＢ端子との接続制御を行い、トランスミッションゲートＦ２ｄは、ＲＡＭ１ａのＡ１端子とトランスミッションゲートＴｙ２との接続制御を、トランスミッションゲートＦ２ｅは、ＲＡＭ１ａのＡ０端子とトランスミッションゲートＴｙ０及びＴｚ０との接続制御をそれぞれ行う。更に、トランスミッションゲートＦ２ｆは、メモリ制御回路２のポートＰ２のＤＩ[１：０]端子とＲＡＭ１ａのＤＩ[１：０]端子との接続制御を、トランスミッションゲートＦ２ｇは、ＲＡＭ１ａのＤＯ[１：０]端子とトランスミッションゲートＴａとの接続制御をそれぞれ行う。
【００２１】
同様に、トランスミッションゲートＦ２ｈは、メモリ制御回路２のポートＰ２のＺＹＳＥＬ端子とＲＡＭ１ｂのＺＹＳＥＬ端子との接続制御を行い、トランスミッションゲートＦ２ｉは、ＯＲ回路ＯＲｂの出力端とＲＡＭ１ｂのＣＥＢ端子との接続制御を行う。トランスミッションゲートＦ２ｊは、メモリ制御回路２のポートＰ２のＷＥＢ端子とＲＡＭ１ｂのＷＥＢ端子との接続制御を行い、トランスミッションゲートＦ２ｋは、ＲＡＭ１ｂのＡ１端子とトランスミッションゲートＴｙ２及びＴｚ１との接続制御を、トランスミッションゲートＦ２ｍは、ＲＡＭ１ｂのＡ０端子とトランスミッションゲートＴｙ０及びＴｚ０との接続制御をそれぞれ行う。更に、トランスミッションゲートＦ２ｎは、メモリ制御回路２のポートＰ２のＤＩ[１：０]端子とＲＡＭ１ｂのＤＩ[１：０]端子との接続制御を、トランスミッションゲートＦ２ｏは、ＲＡＭ１ｂのＤＯ[１：０]端子とトランスミッションゲートＴｂとの接続制御をそれぞれ行う。
【００２２】
なお、図１では、説明を簡単にするために、ＲＡＭ１ａのＤＩ端子[１：０]に対応する２つのトランスミッションゲートをトランスミッションゲートＦ２ｆで示し、ＲＡＭ１ｂのＤＩ端子[１：０]に対応する２つのトランスミッションゲートをトランスミッションゲートＦ２ｎで示している。同様に、ＲＡＭ１ａのＤＯ端子[１：０]に対応する２つのトランスミッションゲートをトランスミッションゲートＦ２ｇで示し、ＲＡＭ１ｂのＤＯ端子[１：０]に対応する２つのトランスミッションゲートをトランスミッションゲートＦ２ｏで示している。
【００２３】
ＯＲ回路ＯＲａの一方の入力端及びＯＲ回路ＯＲｂの非反転入力端は接続され、該接続部は、メモリ制御回路２のポートＰ２のＣＥＢ端子にそれぞれ接続され、ＯＲ回路ＯＲａの他方の入力端及びＯＲ回路ＯＲｂの反転入力端は接続され、該接続部は、トランスミッションゲートＴｚ２を介してメモリ制御回路２のポートＰ２のＡ２端子に接続されると共に、トランスミッションゲートＴｙ１を介してメモリ制御回路２のポートＰ２のＡ１端子に接続されている。
【００２４】
ＯＲ回路ＯＲａの出力端は、トランスミッションゲートＴａの反転制御入力端及びインバータＩＶａの入力端にそれぞれ接続され、インバータＩＶａの出力端はトランスミッションゲートＴａの非反転制御入力端に接続されている。ＯＲ回路ＯＲｂの出力端は、トランスミッションゲートＴｂの反転制御入力端及びインバータＩＶｂの入力端にそれぞれ接続され、インバータＩＶｂの出力端はトランスミッションゲートＴｂの非反転制御入力端に接続されている。ＲＡＭ１ａのＤＯ[１：０]端子は、トランスミッションゲートＦ２ｇ及びＴａを介してメモリ制御回路２のポートＰ２のＤＯ[１：０]端子に、ＲＡＭ１ｂのＤＯ[１：０]端子は、トランスミッションゲートＦ２ｏ及びＴｂを介してメモリ制御回路２のポートＰ２のＤＯ[１：０]端子にそれぞれ接続されている。
【００２５】
メモリ制御回路２のポートＰ２のＺＹＳＥＬ端子は、トランスミッションゲートＴｙ０〜Ｔｙ２の各反転制御入力端、トランスミッションゲートＴｚ０〜Ｔｚ２の各非反転制御入力端及びインバータ１６の入力端にそれぞれ接続されている。インバータ１６の出力端は、トランスミッションゲートＴｙ０〜Ｔｙ２の各非反転制御入力端及びトランスミッションゲートＴｚ０〜Ｔｚ２の各反転制御入力端にそれぞれ接続されている。
【００２６】
トランスミッションゲートＴｙ２は、メモリ制御回路２のポートＰ２のＡ２端子とトランスミッションゲートＦ２ｄ及びＦ２ｋとの接続制御を行い、トランスミッションゲートＴｙ０は、メモリ制御回路２のポートＰ２のＡ０端子とトランスミッションゲートＦ２ｅ及びＦ２ｍとの接続制御を行う。また、トランスミッションゲートＴｚ１は、メモリ制御回路２のポートＰ２のＡ１端子とトランスミッションゲートＦ２ｄ及びＦ２ｋとの接続制御を行い、トランスミッションゲートＴｚ０は、メモリ制御回路２のポートＰ２のＡ０端子とトランスミッションゲートＦ２ｅ及びＦ２ｍとの接続制御を行う。
【００２７】
図２は、図１のＲＡＭ１ａ及び１ｂの内部構成例を示した図であり、図２では、ＲＡＭ１ａの内部構成例を示しており、ＲＡＭ１ｂの内部構成はＲＡＭ１ａと同様であるのでその説明を省略する。
図２において、ＲＡＭ１ａは、外部からのアドレスデータＡ[１：０]が入力されるアドレス入力回路２１と、ワード線ＷＬ０，ＷＬ１の活性化制御を行う行デコーダ２２と、列デコーダ２３と、２列２行のＳＲＡＭの各メモリセルＭＣで構成されたメモリセルアレイを有するメモリ回路部ＭＥ０，ＭＥ１とを備えている。更にＲＡＭ１ａは、行デコーダ２２、列デコーダ２３、及びメモリ回路部ＭＥ０，ＭＥ１内の各部の動作制御を行う内部制御回路２４を備えている。
【００２８】
ここで、メモリ回路部ＭＥ０及びＭＥ１はそれぞれ同じ構成であることから、以下、任意の１つのメモリ回路部ＭＥｉ（ｉ＝０，１）を例にしてメモリ回路部の内部構成について説明する。メモリ回路部ＭＥｉは、２列２行のＳＲＡＭの各メモリセルＭＣで構成されたメモリセルアレイ３１と、該メモリセルアレイ３１の対応するビット線対ＢＬ０，ＢＬ０Ｂ及びＢＬ１，ＢＬ１Ｂに対してプリチャージを行うプリチャージ回路ＰＲＣ０，ＰＲＣ１とを備えている。
【００２９】
また、メモリ回路部ＭＥｉは、対応するビット線対ＢＬ０，ＢＬ０Ｂ及びＢＬ１，ＢＬ１Ｂを列デコーダ２３からの制御信号に応じたデータ線対に接続する列ゲートＣＧ０，ＣＧ１と、第１センスアンプ（図２ではＳＡと記す）３２と、第１ライトバッファ（図２ではＷＢと記す）３３と、第２センスアンプ（図２ではＳＡと記す）３４と、第２ライトバッファ（図２ではＷＢと記す）３５とを備えている。更に、メモリ回路部ＭＥｉは、第１センスアンプ３２及び第２センスアンプ３４から出力されたデータ信号を出力端子ＤＯｉに出力すると共に、入力端子ＤＩｉから入力されたデータ信号を第１ライトバッファ３３及び第２ライトバッファ３５にそれぞれ出力するデータ入出力回路３６を備えている。
【００３０】
列デコーダ２３は、メモリセルアレイ３１に対して、ビットスライス型アドレス割り付けであるＺｂｉｔ単位でのアクセスを行うか、又はワードスライス型のアドレス割り付けであるＹｂｉｔ単位でのアクセスを行うかを示す制御信号が内部制御回路２４から入力される。列デコーダ２３は、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｉで列ゲートＣＧｉに接続される。また、列デコーダ２３は、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉでメモリ回路部ＭＥｉの各列ゲートＣＧ０，ＣＧ１とそれぞれ接続される。
【００３１】
また、列ゲートＣＧ０，ＣＧ１は、Ｚｂｉｔ単位アクセス用のデータ線対ＺＤｉ，ＺＤｉＢを介して第１センスアンプ３２と第１ライトバッファ３３にそれぞれ接続されると共に、対応するＹｂｉｔ単位アクセス用のデータ線対ＹＤｉ，ＹＤｉＢを介して第２センスアンプ３４と第２ライトバッファ３５にそれぞれ接続されている。
第１センスアンプ３２及び第２センスアンプ３４は、データ入出力回路３６を介してデータ出力端子ＤＯｉにそれぞれ接続され、第１ライトバッファ３３及び第２ライトバッファ３５は、データ入出力回路３６を介してデータ入力端子ＤＩｉにそれぞれ接続されている。
【００３２】
外部からアドレスデータＡ０，Ａ１がアドレス入力回路２１に入力されると、アドレス入力回路２１は、入力されたアドレスデータＡ０，Ａ１を行デコーダ２２及び列デコーダ２３にそれぞれ出力すると共に、アドレスデータが入力されたことを示す所定の信号を内部制御回路２４に出力する。内部制御回路２４は、該所定の信号が入力されると、各プリチャージ回路ＰＲＣ０，ＰＲＣ１に対して、ハイレベルのプリチャージ制御信号ＰＲＣをそれぞれ出力して所定のプリチャージ動作を行わせる。プリチャージ回路ＰＲＣ０，ＰＲＣ１がそれぞれ活性化されることによって、メモリセルアレイ３１のすべてのビット線対ＢＬ０，ＢＬ０Ｂ及びＢＬ１，ＢＬ１Ｂに対してそれぞれプリチャージが行われる。
【００３３】
プリチャージ回路ＰＲＣ０，ＰＲＣ１によるプリチャージが完了すると、内部制御回路２４は、プリチャージ制御信号ＰＲＣをローレベルに立ち下げて、プリチャージ回路ＰＲＣ０，ＰＲＣ１に対してそれぞれプリチャージ動作を停止させる。これと同時に、内部制御回路２４は、行デコーダ２２及び列デコーダ２３を活性化させると共に、列デコーダ２３に対して、Ｚｂｉｔ単位でアクセスするか又はＹｂｉｔ単位でアクセスするかを示した外部からの選択信号ＺＹＳＥＬに応じて、Ｚｂｉｔ単位でのアクセス又はＹｂｉｔ単位でのアクセスのいずれか一方を指示する。更に、内部制御回路２４は、前記選択信号ＺＹＳＥＬ及び外部からのライトイネーブル信号ＷＥＢに応じて、第１センスアンプ３２、第２センスアンプ３４、第１ライトバッファ３３、第２ライトバッファ３５の活性化制御を行い、データ入出力回路３６の動作制御を行う。
【００３４】
列デコーダ２３は、メモリセルアレイ３１に対してＺｂｉｔ単位でのアクセスを行うように内部制御回路２４から制御信号が入力されると、アドレス入力回路２１から入力されたアドレスデータに応じて、列ゲートＣＧ０，ＣＧ１のいずれか１つがイネーブルになるようにＺｂｉｔ単位アクセス用の制御信号線ＺＧ０，ＺＧ１に制御信号をそれぞれ出力する。同時に、列デコーダ２３は、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧ０，ＹＧ１にそれぞれ出力する制御信号をそれぞれディスエーブル状態にする。列デコーダ２３によって選択された列ゲートは、対応するビット線対からのデータをＺｂｉｔ単位アクセス用のデータ線対ＺＤｉ，ＺＤｉＢにそれぞれ出力する。
【００３５】
また、列デコーダ２３は、Ｙｂｉｔ単位でのアクセスを行うように内部制御回路２４から制御信号が入力されると、アドレス入力回路２１から入力されたアドレスデータに応じて、所望の１つのメモリ回路部における各列ゲートＣＧ０，ＣＧ１がそれぞれイネーブルになるように、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧ０，ＹＧ１の各信号の内、１つの制御信号をイネーブル状態にする。同時に、列デコーダ２３は、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧ０，ＺＧ１の各制御信号をそれぞれディスエーブル状態にする。列デコーダ２３によって選択されたメモリ回路部の各列ゲートＣＧ０，ＣＧ１は、対応するビット線対からの各データを、対応するＹｂｉｔ単位アクセス用のデータ線対ＹＤ０，ＹＤ０Ｂ及びＹＤ１，ＹＤ１Ｂにそれぞれ出力する。
【００３６】
また、内部制御回路２４は、Ｚｂｉｔ単位でデータの書き込みを行う場合、第１ライトバッファ３３に所定の書き込み制御信号ＺＷＥを出力して第１ライトバッファ３３をイネーブル状態にし、第１センスアンプ３２、第２センスアンプ３４及び第２ライトバッファ３５をそれぞれディスエーブル状態にする。また、内部制御回路２４は、Ｚｂｉｔ単位でデータの読み出しを行う場合は、第１センスアンプ３２に所定の制御信号ＺＳＥを出力して第１センスアンプ３２をイネーブル状態にし、第１ライトバッファ３３、第２センスアンプ３４及び第２ライトバッファ３５をそれぞれディスエーブル状態にする。
【００３７】
また、内部制御回路２４は、Ｙｂｉｔ単位でデータの書き込みを行う場合、第２ライトバッファ３５に所定の書き込み制御信号ＹＷＥを出力して第２ライトバッファ３５をイネーブル状態にし、第１センスアンプ３２、第１ライトバッファ３３及び第２センスアンプ３４をそれぞれディスエーブル状態にする。また、内部制御回路２４は、Ｙｂｉｔ単位でデータの読み出しを行う場合は、第２センスアンプ３４に所定の制御信号ＹＳＥを出力して第２センスアンプ３４をイネーブル状態にし、第１センスアンプ３２、第１ライトバッファ３３及び第２ライトバッファ３５をそれぞれディスエーブル状態にする。
【００３８】
更に、内部制御回路２４は、データの書き込みを行う場合は、データ入出力回路３６を、データ入力端子ＤＩｉから入力されたデータを第１ライトバッファ３３及び第２ライトバッファ３５に出力する入力回路として動作させる。また、内部制御回路２４は、データの読み出しを行う場合は、データ入出力回路３６を、第１センスアンプ３２又は第２センスアンプ３４のいずれかから入力されたデータをデータ出力端子ＤＯｉに出力する出力回路として動作させる。
【００３９】
一方、アドレス入力回路２１からのアドレスデータは、行デコーダ２２及び列デコーダ２３でそれぞれデコードされ、行デコーダ２２は、アドレスデータで指定されたメモリセルＭＣに接続されているワード線を活性化させる。また、列デコーダ２３は、メモリセルアレイ３１に対して、Ｚｂｉｔ単位でのアクセスを行うか又はＹｂｉｔ単位でのアクセスを行うかを示した制御信号が内部制御回路２４から入力される。列デコーダ２３は、Ｚｂｉｔ単位でのアクセスを行う場合、アドレス入力回路２１から入力されたアドレスデータに応じた制御信号をＺｂｉｔ単位アクセス用の制御信号線ＺＧ０，ＺＧ１に出力すると共に、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧ０，ＹＧ１にそれぞれ出力する制御信号をそれぞれディスエーブル状態にする。
【００４０】
また、列デコーダ２３は、Ｙｂｉｔ単位でのアクセスを行う場合、アドレス入力回路２１から入力されたアドレスデータに応じてＹｂｉｔ単位アクセス用の制御信号線ＹＧ０，ＹＧ１の各信号の内、１つの制御信号のみをイネーブル状態にすると共に、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧ０，ＺＧ１の各制御信号をそれぞれディスエーブル状態にする。
【００４１】
ここで、列ゲートＣＧ０，ＣＧ１は同じ回路で形成されていることから、任意の列ゲートＣＧｋ（ｋ＝０，１）を例にして列ゲートＣＧ０，ＣＧ１の回路例について説明する。
図３は、メモリ回路部ＭＥｉにおける列ゲートＣＧｋの回路例を示した図である。
図３において、列ゲートＣＧｋは、トランスミッションゲートＴＭ１〜ＴＭ４及びインバータＩＶ１，ＩＶ２で形成されている。
【００４２】
トランスミッションゲートＴＭ１は、ビット線ＢＬｋとＺｂｉｔ単位アクセス用データ線ＺＤｉとの接続制御を行い、トランスミッションゲートＴＭ２は、ビット線ＢＬｋＢとＺｂｉｔ単位アクセス用データ線ＺＤｉＢとの接続制御を行う。トランスミッションゲートＴＭ３は、ビット線ＢＬｋとＹｂｉｔ単位アクセス用データ線ＹＤｋとの接続制御を行い、トランスミッションゲートＴＭ４は、ビット線ＢＬｋＢとＹｂｉｔ単位アクセス用データ線ＹＤｋＢとの接続制御を行う。
【００４３】
トランスミッションゲートＴＭ１及びＴＭ２の各非反転制御入力端は、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｋにそれぞれ接続され、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｋは、インバータＩＶ１を介してトランスミッションゲートＴＭ１及びＴＭ２の各反転制御入力端にそれぞれ接続されている。また、トランスミッションゲートＴＭ３及びＴＭ４の各非反転制御入力端は、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉにそれぞれ接続され、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉは、インバータＩＶ２を介してトランスミッションゲートＴＭ３及びＴＭ４の各反転制御入力端にそれぞれ接続されている。
【００４４】
メモリセルアレイ３１に対してＺｂｉｔ単位でのアクセスを行う場合に、列デコーダ２３によって、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｋの制御信号がイネーブル状態、すなわちハイレベルになり、トランスミッションゲートＴＭ１及びＴＭ２がそれぞれオンして導通状態になる。同時に、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉの制御信号はディスエーブル状態、すなわちローレベルとなり、トランスミッションゲートＴＭ３及びＴＭ４はオフして遮断状態になる。これらのことから、ビット線対ＢＬｋ，ＢＬｋＢは、Ｚｂｉｔ単位アクセス用データ線対ＺＤｉ，ＺＤｉＢに対応して接続される。
【００４５】
次に、メモリセルアレイ３１に対してＹｂｉｔ単位でのアクセスを行う場合に、列デコーダ２３によって、Ｙｂｉｔ単位アクセス用の制御信号線ＹＧｉの制御信号がイネーブル状態、すなわちハイレベルになり、トランスミッションゲートＴＭ３及びＴＭ４がそれぞれオンして導通状態になる。同時に、Ｚｂｉｔ単位アクセス用の制御信号線ＺＧｋの制御信号はディスエーブル状態、すなわちローレベルとなり、トランスミッションゲートＴＭ１及びＴＭ２はオフして遮断状態になる。
【００４６】
これらのことから、ビット線対ＢＬｋ，ＢＬｋＢは、Ｙｂｉｔ単位アクセス用データ線対ＹＤｋ，ＹＤｋＢに対応して接続される。なお、列デコーダ２３は、ビット線対ＢＬｋ，ＢＬｋＢが、Ｚｂｉｔ単位アクセス用データ線対ＺＤｉ，ＺＤｉＢ及びＹｂｉｔ単位アクセス用データ線対ＹＤｋ，ＹＤｋＢに同時に接続されないように、各制御信号を出力する。
【００４７】
図４は、図２のアドレス入力回路２１、行デコーダ２２及び列デコーダ２３の回路例を示した図である。
図４において、アドレス入力回路２１は、トランスミッションゲートＴＭ５〜ＴＭ８及びインバータＩＶ３で構成されている。また、行デコーダ２２は、インバータＩＶ４及びＩＶ５で構成され、列デコーダ２３は、ＡＮＤ回路ＡＮ１〜ＡＮ４で構成されている。
【００４８】
Ｚｂｉｔ単位でのアクセスを行うように選択信号ＺＹＳＥＬがハイレベルになると、トランスミッションゲートＴＭ５及びＴＭ７がオンして導通状態になり、トランスミッションゲートＴＭ６及びＴＭ８がオフして遮断状態になる。トランスミッションゲートＴＭ５がオンすることにより、行デコーダ２２のインバータＩＶ４の入力端には、トランスミッションゲートＴＭ５を介してアドレスデータＡ１が入力される。また、トランスミッションゲートＴＭ７がオンすることにより、ＡＮＤ回路ＡＮ１の反転入力端、ＡＮＤ回路ＡＮ２の一方の入力端、ＡＮＤ回路ＡＮ３の一方の入力端及びＡＮＤ回路ＡＮ４の非反転入力端には、トランスミッションゲートＴＭ７を介してそれぞれアドレスデータＡ０が入力される。
【００４９】
一方、Ｙｂｉｔ単位でのアクセスを行うように選択信号ＺＹＳＥＬがローレベルになると、トランスミッションゲートＴＭ６及びＴＭ８がオンして導通状態になり、トランスミッションゲートＴＭ５及びＴＭ７がオフして遮断状態になる。トランスミッションゲートＴＭ６がオンすることにより、インバータＩＶ４の入力端には、トランスミッションゲートＴＭ６を介してアドレスデータＡ０が入力される。また、トランスミッションゲートＴＭ８がオンすることにより、ＡＮＤ回路ＡＮ１の反転入力端、ＡＮＤ回路ＡＮ２の一方の入力端、ＡＮＤ回路ＡＮ３の一方の入力端及びＡＮＤ回路ＡＮ４の非反転入力端には、トランスミッションゲートＴＭ８を介してそれぞれアドレスデータＡ１が入力される。
【００５０】
行デコーダ２２において、インバータＩＶ４の出力端は、ワード線ＷＬ０に接続され、インバータＩＶ５の出力端は、ワード線ＷＬ１に接続されている。また、列デコーダ２３において、ＡＮＤ回路ＡＮ１の非反転入力端、ＡＮＤ回路ＡＮ２の他方の入力端、ＡＮＤ回路ＡＮ３の他方の入力端及びＡＮＤ回路ＡＮ４の反転入力端にはそれぞれ選択信号ＺＹＳＥＬが入力されている。ＡＮＤ回路ＡＮ１の出力端はＺｂｉｔ単位アクセス用の制御信号線ＺＧ０に、ＡＮＤ回路ＡＮ２の出力端はＺｂｉｔ単位アクセス用の制御信号線ＺＧ１に、ＡＮＤ回路ＡＮ３の出力端はＹｂｉｔ単位アクセス用の制御信号線ＹＧ０に、ＡＮＤ回路ＡＮ４の出力端はＹｂｉｔ単位アクセス用の制御信号線ＹＧ１にそれぞれ接続されている。
【００５１】
次に、図５は、図２のデータ入出力回路３６の回路例を示した図である。
図５において、ＡＮＤ回路ＡＮ５の一方の入力端は、内部制御回路２４からの書き込み制御信号ＺＷＥが入力され、ＡＮＤ回路ＡＮ５の他方の入力端は、メモリ制御回路２のデータ入力端子ＤＩｉに接続され、ＡＮＤ回路ＡＮ５の出力端は第１ライトバッファ３３に接続されている。また、ＡＮＤ回路ＡＮ６の一方の入力端は、内部制御回路２４からの書き込み制御信号ＹＷＥが入力され、ＡＮＤ回路ＡＮ６の他方の入力端は、メモリ制御回路２のデータ入力端子ＤＩｉに接続され、ＡＮＤ回路ＡＮ６の出力端は第２ライトバッファ３５に接続されている。
【００５２】
Ｚｂｉｔ単位でデータの書き込みを行う場合は、書き込み制御信号ＺＷＥがハイレベルになると共に書き込み制御信号ＹＷＥがローレベルになり、ＡＮＤ回路ＡＮ５は、メモリ制御回路２から入力されたデータＤＩｉを第１ライトバッファ３３に出力する。また、ＡＮＤ回路ＡＮ６は、メモリ制御回路２から入力されたデータＤＩｉに関係なく出力端がローレベルになる。一方、Ｙｂｉｔ単位でデータの書き込みを行う場合は、書き込み制御信号ＺＷＥがローレベルになると共に書き込み制御信号ＹＷＥがハイレベルになり、ＡＮＤ回路ＡＮ６は、メモリ制御回路２から入力されたデータＤＩｉを第２ライトバッファ３５に出力する。また、ＡＮＤ回路ＡＮ５は、メモリ制御回路２から入力されたデータＤＩｉに関係なく出力端がローレベルになる。
【００５３】
Ｚｂｉｔ単位でデータの読み出しを行う場合、制御信号ＺＳＥがハイレベルになると共に制御信号ＹＳＥがローレベルになり、トランスミッションゲートＴＭ９はオンして導通状態になると共にトランスミッションゲートＴＭ１０はオフして遮断状態になる。このため、第１センスアンプ３２から出力されたデータはメモリ制御回路２のデータ出力端子ＤＯｉに出力される。一方、Ｙｂｉｔ単位でデータの読み出しを行う場合、制御信号ＺＳＥがローレベルになると共に制御信号ＹＳＥがハイレベルになり、トランスミッションゲートＴＭ９はオフして導通状態になると共にトランスミッションゲートＴＭ１０はオンして遮断状態になる。このため、第２センスアンプ３４から出力されたデータはメモリ制御回路２のデータ出力端子ＤＯｉに出力される。
【００５４】
ここで、Ｚｂｉｔ単位及びＹｂｉｔ単位の各アクセスを行うことができるように、複数のアドレス割り付けを持ったメモリの具体例について説明する。
図６は、２通りのアドレス割り付けを持つ４ｗｏｒｄ×２ｂｉｔの場合、すなわち図２のＲＡＭの模式図である。なお、図６と図２のメモリセルの位置ａ０，ｂ０，ｃ０，ｄ０，ａ１，ｂ１，ｃ１，ｄ１は対応している。
図６において、選択信号ＺＹＳＥＬがハイレベルのときがＺｂｉｔ単位のアクセスであり、選択信号ＺＹＳＥＬがローレベルのときがＹｂｉｔ単位のアクセスである。
【００５５】
Ｚｂｉｔ単位のアクセスのときは、
アドレス（Ａ１，Ａ０）＝（０，０）のとき（ａ１，ａ０）、
アドレス（Ａ１，Ａ０）＝（０，１）のとき（ｂ１，ｂ０）、
アドレス（Ａ１，Ａ０）＝（１，０）のとき（ｃ１，ｃ０）、
アドレス（Ａ１，Ａ０）＝（１，１）のとき（ｄ１，ｄ０）、
の位置に対してメモリ制御回路２からのデータＤＩ[１：０]の２ｂｉｔデータの書き込み又はメモリ制御回路２のＤＯ[１：０]端子への２ｂｉｔデータの読み出しを行う。
【００５６】
また、Ｙｂｉｔ単位のアクセスのときは、
アドレス（Ａ１，Ａ０）＝（０，０）のとき（ｂ０，ａ０）、
アドレス（Ａ１，Ａ０）＝（０，１）のとき（ｄ０，ｃ０）、
アドレス（Ａ１，Ａ０）＝（１，０）のとき（ｂ１，ａ１）、
アドレス（Ａ１，Ａ０）＝（１，１）のとき（ｄ１，ｃ１）、
の位置に対してメモリ制御回路２からのデータＤＩ[１：０]の２ｂｉｔデータの書き込み又はメモリ制御回路２のＤＯ[１：０]端子への２ｂｉｔデータの読み出しを行う。
【００５７】
機能切替信号ＦＵＮＣがハイレベルのとき、切替回路３によって、ＲＡＭ１ａはメモリ制御回路２のポートＰ１ａに、ＲＡＭ１ｂはメモリ制御回路２のポートＰ１ｂにそれぞれ接続される。ＲＡＭ１ａ及び１ｂは、図６で示したような小容量メモリとしてそれぞれ動作するようにメモリ制御回路２によって制御され、すなわち半導体記憶装置１が機能１の動作を行う。
【００５８】
次に、機能切替信号ＦＵＮＣがローレベルになると、ＲＡＭ１ａ及び１ｂは、大容量メモリとしてそれぞれ動作する、すなわち、半導体記憶装置１が機能２の動作を行う場合について説明する。
機能２の場合、図１のＲＡＭ１ａ及び１ｂは、２通りのアドレス割り付けを持つ８ｗｏｒｄ×２ｂｉｔのＲＡＭとして動作し、メモリ制御回路２のポートＰ２に接続される。
【００５９】
この場合、Ｚｂｉｔ単位のアクセスのときは、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，０）のとき（ａ１，ａ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，１）のとき（ｂ１，ｂ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，０）のとき（ｃ１，ｃ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，１）のとき（ｄ１，ｄ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，０，０）のとき（ｅ１，ｅ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，０，１）のとき（ｆ１，ｆ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，１，０）のとき（ｇ１，ｇ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，１，１）のとき（ｈ１，ｈ０）、
の位置に対してメモリ制御回路２のポートＰ２からのデータＤＩ[１：０]の２ｂｉｔデータの書き込み又はメモリ制御回路２のポートＰ２のＤＯ[１：０]端子への２ｂｉｔデータの読み出しを行う。
【００６０】
また、Ｙｂｉｔ単位のアクセスのときは、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，０）のとき（ｂ０，ａ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，１）のとき（ｄ０，ｃ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，０）のとき（ｆ０，ｅ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，１）のとき（ｈ０，ｇ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，０，０）のとき（ｂ１，ａ１）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，０，１）のとき（ｄ１，ｃ１）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，１，０）のとき（ｆ１，ｅ１）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，１，１）のとき（ｈ１，ｇ１）、
の位置に対してメモリ制御回路２のポートＰ２からのデータＤＩ[１：０]の２ｂｉｔデータの書き込み又はメモリ制御回路２のポートＰ２のＤＯ[１：０]端子への２ｂｉｔデータの読み出しを行う。
【００６１】
このような構成において、ａ０，ｂ０，ｃ０，ｄ０，ａ１，ｂ１，ｃ１，ｄ１をＲＡＭ１ａに、ｅ０，ｆ０，ｇ０，ｈ０，ｅ１，ｆ１，ｇ１，ｈ１をＲＡＭ１ｂにそれぞれ割り当てる。ポートＰ２のＣＥＢ端子からのチップイネーブル信号ＣＥＢがハイレベルのときは、ＲＡＭ１ａ及び１ｂはそれぞれディスエーブル状態である。ポートＰ２のＣＥＢ端子からのチップイネーブル信号ＣＥＢがローレベルのときに、ＲＡＭ１ａ又は１ｂのいずれかが排他的にイネーブル状態になる。以下、メモリ制御回路２からの信号は、すべてポートＰ２からの信号であり、機能切替信号ＦＵＮＫ及びポートＰ２のＣＥＢ端子からのチップイネーブル信号ＣＥＢがそれぞれローレベルの場合について説明する。
【００６２】
選択信号ＺＹＳＥＬがハイレベルのときは、各ＲＡＭ１ａ及び１ｂをＺｂｉｔ単位でのアクセスを許可する状態にすると共に、トランスミッションゲートＴｚ０〜Ｔｚ２がそれぞれオンして導通状態になり、トランスミッションゲートＴｙ０〜Ｔｙ２がそれぞれオフして遮断状態になる。トランスミッションゲートＴｚ２がオンすると、アドレスデータＡ２がＯＲ回路ＯＲａ及びＯＲｂの対応する入力端にそれぞれ出力される。また、トランスミッションゲートＴｚ１がオンすると、メモリ制御回路２からのアドレスデータＡ１が、トランスミッションゲートＦ２ｄを介してＲＡＭ１ａのＡ１端子に、トランスミッションゲートＦ２ｋを介してＲＡＭ１ｂのＡ１端子にそれぞれ出力される。トランスミッションゲートＴｚ０がオンすると、メモリ制御回路２からのアドレスデータＡ０が、トランスミッションゲートＦ２ｅを介してＲＡＭ１ａのＡ０端子に、トランスミッションゲートＦ２ｍを介してＲＡＭ１ｂのＡ０端子にそれぞれ出力される。
【００６３】
チップイネーブル信号ＣＥＢがローレベルであることから、アドレスデータＡ２がハイレベルのときは、内部チップイネーブル信号ＣＥＢａがハイレベルになると共に内部チップイネーブル信号ＣＥＢｂがローレベルになることから、ＲＡＭ１ａがディスエーブルになり、ＲＡＭ１ｂがイネーブルになる。これに対して、アドレスデータＡ２がローレベルのときは、内部チップイネーブル信号ＣＥＢａがローレベルになると共に内部チップイネーブル信号ＣＥＢｂがハイレベルになることから、ＲＡＭ１ｂがディスエーブルになり、ＲＡＭ１ａがイネーブルになる。
【００６４】
ライトイネーブル信号ＷＥＢ及びデータＤＩ[１：０]は、切替回路３の対応するトランスミッションゲートを介して各ＲＡＭ１ａ及び１ｂにそれぞれ入力されているが、データ読み出し又はデータ書き込みのときには、内部チップイネーブル信号ＣＥＢａ及びＣＥＢｂの状態により、いずれか一方のＲＡＭに対してのみ作用する。ＲＡＭ１ａ及び１ｂの各出力データＤＯ[１：０]は、トランスミッションゲートＴａ及びＴｂを介して１つにまとめられているが、メモリ制御回路２のＤＯ[１：０]端子に入力されるデータは、内部チップイネーブル信号ＣＥＢａ及びＣＥＢｂの状態によって決定され、すなわちアクティブなＲＡＭから出力されたデータである。
【００６５】
メモリ制御回路２から出力されたアドレスデータＡ[２：０]に応じて、例えば読み出しの場合には、メモリ制御回路２のＤＯ[１：０]端子には、下記のようなデータが入力される。
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，０）のとき（ａ１，ａ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，１）のとき（ｂ１，ｂ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，０）のとき（ｃ１，ｃ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，１）のとき（ｄ１，ｄ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，０，０）のとき（ｅ１，ｅ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，０，１）のとき（ｆ１，ｆ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，１，０）のとき（ｇ１，ｇ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，１，１）のとき（ｈ１，ｈ０）となる。
【００６６】
次に、選択信号ＺＹＳＥＬがローレベルのときは、各ＲＡＭ１ａ及び１ｂをＹｂｉｔ単位でのアクセスを許可する状態にすると共に、トランスミッションゲートＴｙ０〜Ｔｙ２がそれぞれオンして導通状態になり、トランスミッションゲートＴｚ０〜Ｔｚ２がそれぞれオフして遮断状態になる。トランスミッションゲートＴｙ１がオンすると、アドレスデータＡ１がＯＲ回路ＯＲａ及びＯＲｂの対応する入力端にそれぞれ出力される。また、トランスミッションゲートＴｙ２がオンすると、メモリ制御回路２からのアドレスデータＡ２が切替回路３の対応するトランスミッションゲートを介してＲＡＭ１ａ及び１ｂの各Ａ１端子にそれぞれ出力され、トランスミッションゲートＴｙ０がオンすると、メモリ制御回路２からのアドレスデータＡ０が切替回路３の対応するトランスミッションゲートを介してＲＡＭ１ａ及び１ｂの各Ａ０端子にそれぞれ出力される。
【００６７】
チップイネーブル信号ＣＥＢがローレベルであることから、アドレスデータＡ１がハイレベルのときは、内部チップイネーブル信号ＣＥＢａがハイレベルになると共に内部チップイネーブル信号ＣＥＢｂがローレベルになることから、ＲＡＭ１ａがディスエーブルになり、ＲＡＭ１ｂがイネーブルになる。これに対して、アドレスデータＡ１がローレベルのときは、内部チップイネーブル信号ＣＥＢａがローレベルになると共に内部チップイネーブル信号ＣＥＢｂがハイレベルになることから、ＲＡＭ１ｂがディスエーブルになり、ＲＡＭ１ａがイネーブルになる。
【００６８】
ライトイネーブル信号ＷＥＢ及びデータＤＩ[１：０]は、切替回路３の対応するトランスミッションゲートを介して各ＲＡＭ１ａ及び１ｂにそれぞれ入力されているが、データ読み出し又はデータ書き込みのときには、内部チップイネーブル信号ＣＥＢａ及びＣＥＢｂの状態により、いずれか一方のＲＡＭに対してのみ作用する。ＲＡＭ１ａ及び１ｂの各出力データＤＯａ[１：０]及びＤＯｂ[１：０]は、トランスミッションゲートＴａ及びＴｂを介して１つにまとめられているが、メモリ制御回路２のＤＯ[１：０]端子に入力されるデータは、内部チップイネーブル信号ＣＥＢａ及びＣＥＢｂの状態によって決定され、すなわちアクティブなＲＡＭから出力されたデータである。
【００６９】
メモリ制御回路２から出力されたアドレスデータＡ[２：０]に応じて、例えば読み出しの場合には、メモリ制御回路２のＤＯ[１：０]端子には、下記のようなデータが入力される。
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，０）のとき（ｂ０，ａ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，０，１）のとき（ｄ０，ｃ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，０）のとき（ｆ０，ｅ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（０，１，１）のとき（ｈ０，ｇ０）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，０，０）のとき（ｂ１，ａ１）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，０，１）のとき（ｄ１，ｃ１）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，１，０）のとき（ｆ１，ｅ１）、
アドレス（Ａ２，Ａ１，Ａ０）＝（１，１，１）のとき（ｈ１，ｇ１）となる。
【００７０】
このように、本第１の実施の形態における半導体記憶装置は、選択信号ＺＹＳＥＬに応じてＺｂｉｔ単位又はＹｂｉｔ単位のアクセスを行うことができる複数のＲＡＭ１ａ，１ｂを備え、メモリ制御回路２から出力された機能切替信号ＦＵＮＣに応じて切替回路３の各トランスミッションゲートを切り替え、メモリ制御回路２のポートＰ１ａ及びＰ１ｂに対応して接続することにより各ＲＡＭ１ａ，１ｂをそれぞれ小容量メモリとして作動させるか、又は外部アドレスセレクタ回路６を介してメモリ制御回路２のポートＰ２に接続することにより各ＲＡＭ１ａ，１ｂを１つの大容量メモリとして作動させるようにした。このことから、Ｚｂｉｔ単位又はＹｂｉｔ単位のアクセスを行うことができる複数の小容量メモリで大容量のメモリ機能を代用させることができ、チップ面積の削減を図ることができる。
【図面の簡単な説明】
【００７１】
【図１】本発明の第１の実施の形態における半導体記憶装置の例を示した図である。
【図２】図１のＲＡＭ１ａの内部構成例を示した図である。
【図３】メモリ回路部ＭＥｉにおける列ゲートＣＧｋの回路例を示した図である。
【図４】図２のアドレス入力回路２１、行デコーダ２２及び列デコーダ２３の回路例を示した図である。
【図５】図２のデータ入出力回路３６の回路例を示した図である。
【図６】図２のＲＡＭの模式図である。
【図７】従来の半導体記憶装置の例を示した図である。
【符号の説明】
【００７２】
１ａ，１ｂ  ＲＡＭ
２  メモリ制御回路
３  切替回路
４  選択回路
５  内部チップイネーブル信号生成回路
６  外部アドレスセレクタ回路
１０  半導体記憶装置
２１  アドレス入力回路
２２  行デコーダ
２３  列デコーダ
２４  内部制御回路
３１  メモリセルアレイ
３２  第１センスアンプ
３３  第１ライトバッファ
３４  第２センスアンプ
３５  第２ライトバッファ
３６  データ入出力回路
ＭＥ０，ＭＥ１  メモリ回路部
ＣＧ０，ＣＧ１  列ゲート
ＰＲＣ０，ＰＲＣ１  プリチャージ回路
ＭＣ  メモリセル
【図１】
2005129164.tif 000003
【図２】
2005129164.tif 000004
【図３】
2005129164.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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