(57)【要約】【課題】  半導体装置において、メモリ部のメモリ容量が増大してもＢＩＳＴ回路の増大を抑えることができるようにする。【解決手段】  通常動作時に使用する回路とＢＩＳＴ回路の一部とを兼用させる。通常動作に使うメモリのデータ入力ラッチとテスト回路の期待値のデータ入力ラッチを兼用するデータ入力ラッチ２に期待値を記憶し、通常動作に使うメモリの出力ラッチとテスト回路の被比較データラッチを兼用するデータ出力ラッチ３にメモリのリードデータを記憶する。データ入力ラッチの出力とデータ出力ラッチの出力を比較するコンパレータ４と、クロックを分周してリードライトモード切替信号を発生させるリード／ライトコントロールカウンタ５と、データ入力ラッチのデータを反転する手段１４と、リフレッシュアドレスカウンタをテスト回路のアドレス発生と兼用する手段８とを持つ。【選択図】        図１
2005129174.tif 000002
【特許請求の範囲】
【請求項１】
通常動作時に使用する回路とビルトインセルフテストが実施可能な回路の一部とを兼用させたことを特徴とするメモリ自己検査機能を有する半導体装置。
【請求項２】
メモリのライトデータを記憶するとともにメモリテスト時の期待値を記憶するデータ入力ラッチと、メモリのリードデータを記憶するデータ出力ラッチと、前記データ入力ラッチの出力と前記データ出力ラッチの出力とをコンパレートしてメモリセルのテストを行う手段とを有することを特徴とする請求項１記載のメモリ自己検査機能を有する半導体装置。
【請求項３】
メモリセルアレーと、前記メモリセルアレーへのライトデータを一時的に記憶する入力ラッチと、前記メモリセルアレーからのリードデータを一時的に記憶する出力ラッチと、前記入力ラッチの出力と前記出力ラッチの出力とを比較するコンパレータと、メモリのリードとライトとを切り替える手段と、前記入力ラッチのデータを反転する手段と、メモリのアドレスを発生させる手段とを有することを特徴とする請求項１記載のメモリ自己検査機能を有する半導体装置。
【請求項４】
アドレスを発生させる手段にバイナリカウンタが用いられていることを特徴とする請求項３項記載のメモリ自己検査機能を有する半導体装置。
【請求項５】
コンパレータの出力の結果をラッチする手段を有することを特徴とする請求項３項記載のメモリ自己検査機能を有する半導体装置。
【請求項６】
入力ラッチのデータを反転する手段は、入力ラッチの反転出力を前記入力ラッチの入力にフイードバックさせることにより、入力データの反転を行うものであることを特徴とする請求項３項記載のメモリ自己検査機能を有する半導体装置。
【請求項７】
メモリのリードとライトとを切り替える手段は、クロックを分周してライト／リードモード切り替え信号を発生させるものであることを特徴とする請求項３項記載のメモリ自己検査機能を有する半導体装置。
【請求項８】
ライト／リードモード切り替え信号と、データ反転制御信号と、コラムアドレス信号と、ロウアドレス信号とを発生させる一連のカウンタを有することを特徴とする請求項３から７までのいずれか１項記載のメモリ自己検査機能を有する半導体装置。
【請求項９】
メモリのリフレッシュアドレスカウンタがテスト時のロウアドレスカウンタと兼用されていることを特徴とする請求項１から８までのいずれか１項記載のメモリ自己検査機能を有する半導体装置。
【請求項１０】
バーンインのパターンジェネレータとして用いられるものであることを特徴とする請求項１から９までのいずれか１項記載のメモリ自己検査機能を有する半導体装置。
【請求項１１】
一連のカウンタの最上位ビットの出力をテスト回路のエンド信号として使うように構成されていることを特徴とする請求項８記載のメモリ自己検査機能を有する半導体装置。
【請求項１２】
一連のカウンタから、コンパレータの結果をラッチするクロックを発生させるように構成されていることを特徴とする請求項８記載のメモリ自己検査機能を有する半導体装置。
【請求項１３】
一連のカウンタから、メモリのロウ系制御信号を発生させるように構成されていることを特徴とする請求項８記載のメモリ自己検査機能を有する半導体装置。
【請求項１４】
複数のメモリコアが同一チップ上に配置され、各メモリコアについてのビルトインセルフテストが実施可能な回路のエンド信号から検査終了信号を発生させる手段を有することを特徴とする請求項１記載のメモリ自己検査機能を有する半導体装置。
【請求項１５】
半導体メモリであることを特徴とする請求項１から請求項１４までのいずれか１項記載のメモリ自己検査機能を有する半導体装置。
【請求項１６】
半導体集積回路であることを特徴とする請求項１から請求項１４までのいずれか１項記載のメモリ自己検査機能を有する半導体装置。
【請求項１７】
通常動作時に使用する回路とビルトインセルフテストが実施可能な回路の一部とを兼用させた、メモリ自己検査機能を有する半導体装置において、メモリセルアレーと、前記メモリセルアレーへのライトデータを一時的に記憶する入力ラッチと、前記メモリセルアレーからのリードデータを一時的に記憶する出力ラッチと、前記入力ラッチの出力と前記出力ラッチの出力とを比較するコンパレータと、メモリのリードとライトとを切り替える手段と、前記入力ラッチのデータを反転する手段と、メモリのアドレスを発生させる手段とを用いて、前記メモリをテストすることを特徴とする半導体装置におけるメモリの自己検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ自己検査機能を有する半導体装置に関し、特に、いわゆるビルトインセルフテストを実施可能な回路（以下、ＢＩＳＴ回路という）を内蔵している半導体集積回路装置などの、メモリ自己検査機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年においては、半導体集積回路装置の高密度化や高集積化の要求から、複数の機能ブロックを単一のチップ内に集積した構成のシステムＬＳＩが進展してきている。特に最近では、ＤＲＡＭなどのような大容量メモリとロジックとを同一のチップ内に混載してなる混載ＬＳＩが注目を集めており、各機能ブロックをチップ内で自己検査するためのＢＩＳＴ回路についての検討が盛んに行われるようになっている。
【０００３】
図４で示すような構成の半導体集積回路装置（例えば、特許文献１など）が既に提案されている。この半導体集積回路装置は、自己検査データが書き込み及び読み出しされるＤＲＡＭなどのメモリ部１０４を有し、かつ、メモリ部１０４を検査するためのＢＩＳＴ回路１１５が設けられたものである。このＢＩＳＴ回路１１５は、アドレス発生器１０２と、データジェネレータ１０８と、メモリ制御信号発生器１０７と、比較回路１０９と、ミキサ回路１１１とを具備している。
【０００４】
アドレス発生器１０２は複数のカウンタを組み合わせて構成されたものであり、外部クロック１０３に従ってカウントアップまたはカウントダウンしながら各種の自己検査信号を出力するものとなっている。すなわち、このアドレス発生器１０２は、メモリ部１０４を動作させる内部クロック（以下、ＩＣＬＫという）１０６及び位相信号を出力すると共に、自己検査データのレベルをデータジェネレータ１０８から出力される周期でもって反転させるパターンコントロール信号（以下、ＰＡＴＣＮＴ信号という）及びメモリ部１０４の行アドレス（以下、ＲＯＷアドレスという）を出力する構成とされている。
【０００５】
また、このアドレス発生器１０２は、メモリ部１０４の列アドレス（以下、ＣＯＬアドレスという）を出力する一方、メモリ部１０４の全メモリ領域に対して自己検査データが書き込まれてしまうたび毎にレベルが交互に反転する、換言すれば、メモリ部１０４の全メモリ領域をアクセスする周期でレベルが反転する、リバースコントロール信号（以下、ＲＥＶＣＮＴ信号という）を出力する構成ともなっている。そして、この際における自己検査アドレスであるところのＲＯＷアドレス及びＣＯＬアドレス１０５とＩＣＬＫ１０６とのそれぞれはメモリ部１０４に与えられ、かつ、位相信号はメモリ制御信号発生器１０７に対して与えられる。一方、ＰＡＴＣＮＴ信号とＲＥＶＣＮＴ信号とはデータジェネレータ１０８及び比較回路１０９に共通して与えられており、ＲＥＶＣＮＴ信号は単独でミキサ回路１１１に対しても与えられている。
【０００６】
データジェネレータ１０８は、アドレス発生器１０２から出力されたＰＡＴＣＮＴ信号及びＲＥＶＣＮＴ信号によってパターン化された自己検査データを発生するものであり、ＰＡＴＣＮＴ信号のレベルが反転するたび毎に“０”及び“１”が反転した自己検査データ１１２をメモリ部１０４へと出力することになっている。そして、このデータジェネレータ１０８では、ＲＥＶＣＮＴ信号のレベルが反転するたび毎に、つまり、メモリ部１０４の全メモリ領域をアクセスする周期で、自己検査データのパターンが全面的に反転されることになっている。
【０００７】
メモリ制御信号発生器１０７はアドレス発生器１０２からの位相信号を受けてメモリ制御信号を発生するものであり、メモリ部１０４への自己検査データの書き込み及び読み出しを制御するためのメモリ制御信号としては、ＲＯＷアドレスストローブ信号（ＲＡＳ）、ＣＯＬアドレスストローブ信号（ＣＡＳ）、ライトイネーブル信号（ＷＥ）などがある。そして、これらのメモリ制御信号は、メモリ制御信号発生器１０７からメモリ部１０４へと出力されている。また、このメモリ制御信号発生器１０７ではデータラッチ用のクロック（ＤＬＣＫ）１１３が発生しており、このＤＬＣＫ１１３は比較回路１０９へと出力されることになっている。
【０００８】
比較回路１０９は、メモリ部１０４から読み出されてくる自己検査データ１０１がＰＡＴＣＮＴ信号及びＲＥＶＣＮＴ信号でもって表される自己検査データと一致しているか否か、つまり、パス（良好）であるかフェイル（不良）であるかを判定し、一致していればパスを、また、不一致であればフェイルを示すフラグ信号（以下、ＲＥＣＯＧ信号という）１１０をパス／フェイル信号として出力することになっている。すなわち、データジェネレータ１０８でパターン化されたうえでメモリ部１０４に対して書き込まれた自己検査データが単純な繰り返しパターンであるため、読み出された自己検査データのパターンがＰＡＴＣＮＴ信号及びＲＥＶＣＮＴ信号の組み合わせによって決まるパターンと一致していれば、比較回路１０９から出力されるＲＥＣＯＧ信号はパスを示すことになり、不一致である場合のＲＥＣＯＧ信号はフェイルを示すことになる。
【０００９】
ミキサ回路１１１は、アドレス発生器１０２から出力されたＲＥＶＣＮＴ信号を受けることによって比較回路１０９から出力されてくるＲＥＣＯＧ信号１１０を周期的に反転させるものであり、このミキサ回路１１１からはＲＥＶＣＮＴ信号及びＲＥＣＯＧ信号の排他的論理和をとって得られた比較結果を示す信号（以下、ＭＯＵＴ信号という）１１４が出力されることになっている。そのため、このミキサ回路１１１から出力されてくるＭＯＵＴ信号１１４は、比較回路１０９から入力するＲＥＣＯＧ信号１１０がパスを示していればＲＥＣＯＧ信号１１０と全く同じ波形、つまり、メモリ部１０４の全アドレスをアクセスする周期でレベルが反転する波形をもつ信号となり、また、ＲＥＣＯＧ信号１１０がフェイルを示していれば、ＲＥＣＯＧ信号１１０の波形が局部的にハイレベルあるいはローレベルに変化するのと同様の波形をもつ信号となる。
【特許文献１】特開平１１−２６００９６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、半導体集積回路装置において、ＢＩＳＴ回路の有する機能を同一のチップ内に混載されるメモリ部のメモリ容量に整合させておくのが一般的であり、具体的には、メモリ部のメモリ容量が１Ｍｂｉｔである場合にはアドレス発生回路などの機能を１Ｍｂｉｔのメモリ容量に見合ったものとし、また、メモリ容量が４Ｍｂｉｔである場合にはアドレス発生回路などの機能を４Ｍｂｉｔのメモリ容量に見合ったものとしておくことが行われる。
【００１１】
しかしながら、このような構成である限りは、近年のシステムＬＳＩにおけるメモリ部のメモリ容量の増大に伴い、アドレス発生回路などのＢＩＳＴ回路もそれに伴って増大し、ＬＳＩ面積におけるＢＩＳＴ回路の占有面積が大きくなるという課題が挙げられる。
【００１２】
そこで本発明は、半導体装置において、メモリ部のメモリ容量が増大してもＢＩＳＴ回路の増大を抑えることができるようにすることを目的とする。
【課題を解決するための手段】
【００１３】
この目的を達成するため本発明のメモリ自己検査機能を有する半導体装置は、通常動作時に使用する回路とＢＩＳＴ回路の一部とを兼用させたものである。
これにより、テスト回路であるＢＩＳＴ回路による回路増大を最小限に抑えることができて、チップ面積の増大を抑制すると共に、コストを削減する効果を得ることができる。
【００１４】
本発明によれば、上記において、メモリのライトデータを記憶するとともにメモリテスト時の期待値を記憶するデータ入力ラッチと、メモリのリードデータを記憶するデータ出力ラッチと、前記データ入力ラッチの出力と前記データ出力ラッチの出力とをコンパレートしてメモリセルのテストを行う手段とを有するようにするのが好適である。
【００１５】
また本発明によれば、上記において、メモリセルアレーと、前記メモリセルアレーへのライトデータを一時的に記憶する入力ラッチと、前記メモリセルアレーからのリードデータを一時的に記憶する出力ラッチと、前記入力ラッチの出力と前記出力ラッチの出力とを比較するコンパレータと、メモリのリードとライトとを切り替える手段と、前記入力ラッチのデータを反転する手段と、メモリのアドレスを発生させる手段とを有するようにするのが好適である。
【００１６】
また本発明によれば、上記において、アドレスを発生させる手段にバイナリカウンタが用いられていることが好適である。
また本発明によれば、上記において、コンパレータの出力の結果をラッチする手段を有することが好適である。
【００１７】
また本発明によれば、上記において、入力ラッチのデータを反転する手段は、入力ラッチの反転出力を前記入力ラッチの入力にフイードバックさせることにより、入力データの反転を行うものであることが好適である。
【００１８】
また本発明によれば、上記において、メモリのリードとライトとを切り替える手段は、クロックを分周してライト／リードモード切り替え信号を発生させるものであることが好適である。
【００１９】
また本発明によれば、上記において、ライト／リードモード切り替え信号と、データ反転制御信号と、コラムアドレス信号と、ロウアドレス信号とを発生させる一連のカウンタを有することが好適である。
【００２０】
また本発明によれば、上記において、メモリのリフレッシュアドレスカウンタがテスト時のロウアドレスカウンタと兼用されていることが好適である。
また本発明によれば、上記において、バーンインのパターンジェネレータとして用いられるものであることが好適である。
【００２１】
また本発明によれば、上記において、一連のカウンタの最上位ビットの出力をテスト回路のエンド信号として使うように構成されていることが好適である。
また本発明によれば、上記において、一連のカウンタから、コンパレータの結果をラッチするクロックを発生させるように構成されていることが好適である。
【００２２】
また本発明によれば、上記において、一連のカウンタから、メモリのロウ系制御信号を発生させるように構成されていることが好適である。
また本発明によれば、上記において、複数のメモリコアが同一チップ上に配置され、各メモリコアについてのＢＩＳＴ回路のエンド信号から検査終了信号を発生させる手段を有することが好適である。
【００２３】
また本発明によれば、上記において、メモリ自己検査機能を有する半導体装置が半導体メモリであることが好適である。
また本発明によれば、上記において、メモリ自己検査機能を有する半導体装置が半導体集積回路であることが好適である。
【００２４】
本発明の半導体装置におけるメモリの自己検査方法は、通常動作時に使用する回路とＢＩＳＴ回路の一部とを兼用させた、メモリ自己検査機能を有する半導体装置において、メモリセルアレーと、前記メモリセルアレーへのライトデータを一時的に記憶する入力ラッチと、前記メモリセルアレーからのリードデータを一時的に記憶する出力ラッチと、前記入力ラッチの出力と前記出力ラッチの出力とを比較するコンパレータと、メモリのリードとライトとを切り替える手段と、前記入力ラッチのデータを反転する手段と、メモリのアドレスを発生させる手段とを用いて、前記メモリをテストするものである。
【００２５】
詳細には、本発明に係る第１の半導体装置は、自己検査データがライト及びリードされるＤＲＡＭなどのメモリコアを有し、かつ、このメモリコアを検査するためにライトデータを一時的に記憶するデータ入力ラッチと、リードデータを一時的に記憶するデータ出力ラッチと、データ入力ラッチの正反転信号を切り替える第１のセレクタと、通常入力と第１のセレクタの出力信号とを切り替える第２のセレクタと、データ入力ラッチの出力とデータ出力ラッチの出力とを比較するコンパレータと、ライト／リードコントロールカウンタと、データ入力ラッチのコンプリメントカウンタと、コラムデコーダを制御するコラムアドレスカウンタと、ロウデコーダを制御するロウアドレスカウンタと、コンパレータエッジによりコンパレータからの出力でパス／フェイル判定のフラグを出力するラッチと、パス／フェイルフラグから判定信号を出力するフリップフロップとで構成されるＢＩＳＴ回路が前記メモリコアと同一のチップ内に設けられたものである。そして、通常動作に使うメモリのデータ入力ラッチとテスト回路の期待値のデータ入力ラッチとを兼用するデータ入力ラッチに期待値を記憶し、通常動作に使うメモリの出力ラッチとテスト回路の被比較データラッチとを兼用するデータ出力ラッチにメモリのリードデータを記憶する。さらに、データ入力ラッチの出力とデータ出力ラッチの出力を比較するコンパレータと、クロックを分周してライト／リードモード切替信号を発生させるフリップフロップを具備するライト／リードコントロールカウンタと、前記データ入力ラッチのデータを反転する手段と、リフレッシュアドレスカウンタをテスト回路のアドレス発生と兼用してアドレスを発生させる手段とを持つことで、メモリの自己検査を可能とする。
【００２６】
本発明に係る第２の半導体装置は、第１の半導体装置において、一連のカウンタ及びアドレスを発生させる手段にバイナリカウンタを用いることを特徴とし、制御が容易で回路規模が小さいカウンタの構成を可能とする。
【００２７】
本発明に係る第３の半導体装置は、複数のメモリコアを内蔵したシステムＬＳＩにおいて、各メモリ容量に見合った一連のカウンタの最上位ビットを各ＥＮＤ信号とし、各ＥＮＤ信号の論理積の信号を検査終了信号とすることで、ＬＳＩのメモリの自己検査及びバーンイン検査の完了を確認でき、同時に各メモリの判定出力信号でパス／フェイルの判定を容易に確認できるようにすることを可能とする。
【発明の効果】
【００２８】
本発明の半導体装置は、上記構成を有し、通常動作時に使用する回路とＢＩＳＴ回路の一部とを共有させることにより、テスト回路であるＢＩＳＴ回路による回路増大を最小限に抑えることができて、チップ面積の増大を抑制すると共に、コストを削減する効果を得ることができる。
【００２９】
また本発明の半導体装置は、一連のカウンタ及びアドレスを発生させる手段にバイナリカウンタが用いられることにより、上記効果に加えて、テスト回路のアドレス制御が容易であるという効果が得られると共に、カウンタ回路の回路規模が小さく、小面積で実現できるため、コスト削減の効果が得られる。
【００３０】
また本発明の半導体装置は、各メモリ容量に見合った一連のカウンタの最上位ビットを各ＥＮＤ信号とし、各ＥＮＤ信号の論理積の信号を検査終了信号とすることで、複数のメモリコアを内蔵したシステムＬＳＩにおいて、各ＥＮＤ信号の論理積の信号と各メモリの判定出力信号でパス／フェイルの判定を容易に確認できる効果が得られる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施の形態を図面を参照しながら説明する。
図１は本発明の実施の形態に係る第１の半導体装置の構成を示すブロック図、図２は図１の半導体装置のタイミングを例示する説明図である。
【００３２】
本発明の実施の形態に係る第１の半導体装置は、図１で示すように、自己検査データが書き込み及び読み出しされるＤＲＡＭなどのメモリコア１を有し、かつ、このメモリコア１を検査するためにライトデータを一時的に記憶するデータ入力ラッチ２と、リードデータを一時的に記憶するデータ出力ラッチ３と、データ入力ラッチの正反転信号を切り替えるセレクタ１４と、通常入力とセレクタ１４の出力信号とを切り替えるセレクタ１３と、データ入力ラッチ２の出力とデータ出力ラッチ３の出力を比較するコンパレータ４と、ライト／リードコントロールカウンタ５と、データ入力ラッチのデータ反転制御信号を出力するコンプリメントカウンタ６と、メモリコア１内のメインセンスアンプとＤＯラッチ３に出力データを出力するインターフェースブロックを制御するコラムデコーダ１１と、コラムデコーダ１１を制御するコラムアドレスカウンタ７と、ワード線を介してメモリコア１内の多数のメモリセルと接続されているロウデコーダ１２と、ロウデコーダ１２を制御するロウアドレスカウンタ８と、ライト／リードコントロールカウンタ５からの出力であるライト／リード切り替え信号を受けて、メモリコア１内でデータの入出力タイミングを制御し、かつＤＯラッチ３を制御するメモリタイミング制御ブロック１０と、コンパレータエッジによりコンパレータ４からの出力でパス／フェイル判定のフラグを出力するラッチ１５と、パス／フェイルフラグから判定信号を出力するフリップフロップ１６とで構成されるＢＩＳＴ回路が同一のチップ内に設けられたものである。
【００３３】
上記ＢＩＳＴ回路の一部は、通常動作で使用する回路と兼用されている。
すなわち、データ入力ラッチ２からの正転信号と反転信号をクロック（以下ＣＬＫという）でカウントアップまたはカウントダウンするデータ入力ラッチのコンプリメントカウンタ６の出力信号であるデータ反転制御信号でセレクタ１４を切り替え、このセレクタ１４の出力信号と通常入力とをテスト切り替え信号で切り替えるセレクタ１３の出力を、データ入力ラッチ２の入力信号とする。この構成により、データ入力ラッチ２を、通常動作時とテスト動作時のライトデータを一時的に記憶するものとして兼用し、テスト時のデータ発生を自動的に行うデータジェネレータとして動作させる。
【００３４】
また、データ出力ラッチ３は、通常動作に使うメモリの出力ラッチと、テスト時の被比較データラッチとを兼用し、メモリのリードデータを一時的に記憶する。
この時、メモリコア１のコラムアドレス、ロウアドレスは、複数のカウンタで構成されたコラムアドレスカウンタ７とロウアドレスカウンタ８で自動発生し、それぞれコラムデコーダ１１とロウデコーダ１２を制御する。このコラムデコーダ１１とロウデコーダ１２は、通常動作時とテスト動作時とで兼用しており、通常動作時は、外部からのコラムアドレス入力とロウアドレス入力により制御される。
【００３５】
さらに、メモリタイミング制御ブロック１０は、通常動作時は、外部からのロウアドレス制御信号、コラムアドレス制御信号、ライトイネーブル信号により、データの入出力タイミング信号を生成し、テスト動作時は、ライト／リードコントロールカウンタ５からの出力であるライト／リード切り替え信号を受けて、データの入出力タイミング信号を生成する。すなわち、通常動作時とテスト動作時で兼用し、メモリコア１とＤＯラッチ３を制御する。
【００３６】
なおロウアドレスカウンタ８は通常動作時にＥＮＤ信号を出力するリフレッシュアドレスカウンタを兼用し、ロウデコーダ１２を制御する。
テスト時の期待値となるデータ入力ラッチ２の出力結果と、メモリコア１からリードされたデータ出力ラッチ３の出力結果とをコンパレータ４に入力し、コンパレータ４からは、例えば期待値であるデータ入力ラッチ２の出力結果と被比較データであるデータ出力ラッチ３の出力結果とが一致していればロウレベルを出力するとともに、不一致であればハイレベルの出力を出力する。ラッチ１５は、パス／フェイル判定フラグを出力する。このパス／フェイルフラグをモニターすることで、フェイルアドレスを確認することができる。またラッチ１５のパス／フェイルフラグをフリップフロップ１６のクロックとして入力することにより、全アドレス空間で期待値であるデータ入力ラッチ２の出力結果と被比較データであるデータ出力ラッチ３の出力結果とが一致した場合は、フリップフロップ１６からの判定出力信号はロウレベルに固定され、また、１箇所以上で期待値であるデータ入力ラッチ２の出力結果と被比較データであるデータ出力ラッチ３の出力結果が不一致の場合は、フリップフロップ１６からの判定出力信号は、初めに不一致を起こしたアドレス以降ハイレベルに固定されたままとなる。
【００３７】
このタイミングを示したものが図２である。図２において、リセット（以下ＲＳＴという）が解除され、チップイネーブル（以下ＣＥという）が有効になると、ＣＬＫに同期して、ライト／リードコントロールカウンタ５からの切り替え信号により各アドレスごとにライト／リードが始まる。そして、データ入力ラッチ２とセレクタ１３、１４により自動発生した期待値であるデータ入力ラッチ２の出力ＤＩＮと、メモリコア１からリードされた被比較データであるデータ出力ラッチ３の出力ＤＯとをコンパレータ４に入力するとともに、ライト／リードコントロールカウンタ５の出力であるライト／リードモード切り替え信号とＣＬＫとをＡＮＤゲート９で論理積をとったコンパレータエッジにより、コンパレータ４の出力をラッチ１５でラッチし、パス／フェイルフラグを出力する。例えば図２のようにアドレス＃１のロウレベルのデータとアドレス＃３のハイレベルのデータにおいて不一致が発生した場合、アドレス＃１のロウレベルのコンパレータ結果において不一致を検知し、判定出力信号はハイレベルになり、その後のアドレス＃２でコンパレータ結果として一致しても判定出力信号はハイレベルのままになる。このことから、一連のカウンタ５、６、７、８の最上位ビットの出力信号であるＥＮＤ信号と関連づけて検査を行い、全アドレス空間の検査が終わりＥＮＤ信号が出力された時に判定出力信号を確認することで、メモリコア１全体のパス／フェイル判定を容易に知ることができる。
【００３８】
この時、期待値であるデータ入力ラッチ２の出力ＤＩＮと、メモリコア１からリードされた被比較データであるデータ出力ラッチ３の出力ＤＯとが全アドレスで一致した場合は、図２における判定出力信号はロウレベルで固定される。
【００３９】
また、このような少ない端子制御でメモリの自己検査を可能とする自己検査機能を有するため、バーンイン検査時のパターンジェネレータとして使用することも可能である。
以上のようにして、本発明の実施の形態に係る第１の半導体装置においては、通常動作時に使用する回路とＢＩＳＴ回路における一部の回路とを共有させることにより、テスト回路であるＢＩＳＴ回路による回路増大を最小限に抑えることができる。このため、チップ面積の増大を抑制することができると共に、コスト削減することができ、さらにバーンイン時のパターンジェネレータとしても使用することができるという効果が得られる。
【００４０】
本発明の実施の形態に係る第２の半導体装置は、上述した第１の半導体装置において、ライト／リードモード切り替え信号を発生させるライト／リードコントロールカウンタ５と、データ反転制御信号を発生させるコンプリメントカウンタ６と、コラムアドレス信号を発生させるコラムアドレスカウンタ７と、ロウアドレス信号を発生させるロウアドレスカウンタ８との一連のカウンタを、バイナリカウンタで構成することを特徴としたものである。このようにバイナリカウンタで構成することにより、カウンタの制御が容易であり、カウンタ回路の回路規模も少なく小面積で実現できる。従ってチップ面積縮小、コスト削減の効果が得られる。
【００４１】
尚、図１においては、一連のカウンタ５、６，７、８は、ライト／リードモード切り替え信号と、データ反転制御信号と、コラムアドレス信号と、ロウアドレス信号とをこの順番で発生させるようになっているが、この順番は特に限定されるものではない。
【００４２】
本発明の実施の形態に係る第３の半導体装置は、図３に示す検査終了信号発生回路を用いて自己検査及びバーンイン検査の終了を確認でき、その検査終了信号が出た時点でそれぞれのモニター信号である判定出力を確認することにより、それぞれのメモリコアの最終的なパス／フェイル判定ができるようにしたものである。
【００４３】
図３において、第１〜第３のＢＩＳＴ回路１７、１８、１９は、それぞれメモリ容量の異なるメモリコアに対応したＢＩＳＴ回路であり、各ＢＩＳＴ回路１７、１８、１９よりＥＮＤ信号１、ＥＮＤ信号２、ＥＮＤ信号３、及び判定出力１、判定出力２、判定出力３が出力される。このＥＮＤ信号１、ＥＮＤ信号２、ＥＮＤ信号３をＡＮＤゲート２０で論理積をとった信号を検査終了信号とする。この検査終了信号が出力された時に判定出力１、判定出力２、判定出力３を確認することで、各メモリコアのパス／フェイルの判定を容易に確認できる。
【００４４】
なお、図３では３個のＢＩＳＴ回路１７、１８、１９で例示したが、２個以上のＢＩＳＴ回路が存在した場合に同様な構成で確認できることは言うまでもない。
また、図３ではそれぞれメモリ容量の異なるメモリコアに対応したＢＩＳＴ回路で例示しているが、メモリ容量が同じ場合でも同様である。
【産業上の利用可能性】
【００４５】
本発明のメモリ自己検査機能を有する半導体装置は、通常動作時に使用する回路とＢＩＳＴ回路における一部の回路とを共有させることにより、テスト回路であるＢＩＳＴ回路による回路増大を最小限に抑えることができて、チップ面積の増大を抑制すると共に、コストを削減する効果を有し、ＢＩＳＴを実施可能な回路を内蔵している半導体装置等として有用である。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施の形態に係る第１の半導体装置であってメモリ自己検査機能を有する半導体装置の構成図
【図２】図１のメモリ自己検査機能を有する半導体装置のタイミング図
【図３】本発明の実施の形態に係る第３の半導体装置において複数のメモリコアを内蔵した場合の検査終了信号発生回路図
【図４】従来のメモリ自己検査回路の構成図
【符号の説明】
【００４７】
１    メモリコア
２    データ入力ラッチ
３    データ出力ラッチ
４    コンパレータ
５    ライト／リードコントロールカウンタ
６    コンプリメントカウンタ
７    コラムアドレスカウンタ
８    ロウアドレスカウンタ（リフレッシュアドレスカウンタ）
１３    セレクタ
１４    セレクタ
１５    ラッチ
【図１】
2005129174.tif 000003
【図２】
2005129174.tif 000004
【図３】
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【図４】
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