(57)【要約】【課題】化合物半導体装置では、パッド電極の下にゲート金属層を設けていたが、埋め込みゲート電極構造の場合には、パッド電極下層のゲート金属層が硬質化し、ワイヤボンド時の不良が多発していた。【解決手段】ゲート金属層を設けず、パッド金属層のみでパッド電極を形成する。パッド電極の下方は高濃度不純物領域を設け、パッド電極を基板に直接固着する。高濃度不純物領域により所定のアイソレーションが確保できるので、従来同様の窒化膜不要の構造で、更にゲート金属層が硬質化することによるワイヤボンド時の不良を回避できる。従ってＦＥＴの特性を向上させるゲート電極構造であっても信頼性向上、歩留り向上を実現できる。【選択図】図１
2005353993.tif 000002
【特許請求の範囲】
【請求項１】
化合物半導体基板表面に設けたチャネル層およびソース領域およびドレイン領域と、
前記チャネル層に一部が埋め込まれたゲート金属層よりなるゲート電極と、
前記ソース領域およびドレイン領域表面に設けたオーミック金属層よりなる第１ソース電極および第１ドレイン電極と、
前記第１ソース電極および第１ドレイン電極上に設けたパッド金属層よりなる第２ソース電極および第２ドレイン電極と、
前記基板表面に設けた高濃度不純物領域と、
前記高濃度不純物領域と直流的に接続し、前記パッド金属層を前記基板表面に直接固着したパッド電極とを具備することを特徴とする化合物半導体装置。
【請求項２】
前記高濃度不純物領域は前記パッド電極よりはみ出して該パッド電極下に設けられることを特徴とする請求項１に記載の化合物半導体装置。
【請求項３】
前記高濃度不純物領域は前記パッド電極と離間し、該パッド電極周辺の前記基板表面に設けられることを特徴とする請求項１に記載の化合物半導体装置。
【請求項４】
前記ソース領域およびドレイン領域上方に、該ソース領域およびドレイン領域と少なくとも一部が重畳する絶縁膜を設けることを特徴とする請求項１に記載の化合物半導体装置。
【請求項５】
前記高濃度不純物領域により前記パッド電極から前記基板に延びる空乏層の広がりを抑制することを特徴とする請求項１に記載の化合物半導体装置。
【請求項６】
前記パッド電極を高周波アナログ信号が伝搬することを特徴とする請求項１に記載の化合物半導体装置。
【請求項７】
前記高濃度不純物領域の不純物濃度は、１×１０１７ｃｍ−３以上であることを特徴とする請求項１に記載の化合物半導体装置。
【請求項８】
ゲート電極を形成するゲート金属層を付着する工程以前にパッド電極形成領域周辺または下方の化合物半導体基板表面に高濃度不純物領域を形成する工程と、
前記ゲート電極を形成後、前記基板表面にパッド金属層を付着して前記高濃度不純物領域と直流的に接続するパッド電極を形成する工程と、
前記パッド電極上にボンディングワイヤを圧着する工程とを具備することを特徴とする化合物半導体装置の製造方法。
【請求項９】
化合物半導体基板表面にチャネル層を形成する工程と、
前記チャネル層に接してソースおよびドレイン領域を形成する工程と、
パッド電極形成領域周辺または下方に高濃度不純物領域を形成する工程と、
前記ソースおよびドレイン領域に第１層目の電極としてのオーミック金属層を付着し第１ソース電極および第１ドレイン電極を形成する工程と、
前記チャネル層に第２層目の電極としてのゲート金属層を付着しゲート電極を形成する工程と、
前記第１ソース電極および第１ドレイン電極表面および前記パッド電極形成領域の前記基板表面に第３層目の電極としてパッド金属層を付着して第２ソース電極、および第２ドレイン電極を形成し、前記高濃度不純物領域と直流的に接続するパッド電極を形成する工程と、
前記パッド電極上にボンディングワイヤを圧着する工程とを具備することを特徴とする化合物半導体装置の製造方法。
【請求項１０】
前記高濃度不純物領域は前記パッド電極よりはみ出して該パッド電極下に形成されることを特徴とする請求項８または請求項９に記載の化合物半導体装置の製造方法。
【請求項１１】
前記高濃度不純物領域は前記パッド電極と離間して前記基板表面に形成されることを特徴とする請求項８または請求項９に記載の化合物半導体装置の製造方法。
【請求項１２】
前記ゲート金属層は最下層がＰｔとなる金属膜を蒸着後、熱処理して前記ゲート金属層の一部を前記基板表面に埋め込む工程を具備することを特徴とする請求項８または請求項９に記載の化合物半導体装置の製造方法。
【請求項１３】
ソース領域およびドレイン領域上方に、該ソース領域およびドレイン領域と少なくとも一部が重畳する絶縁膜を形成することを特徴とする請求項８または請求項９に記載の化合物半導体装置の製造方法。
【請求項１４】
前記高濃度不純物領域は１×１０１７ｃｍ−３以上の不純物濃度に形成されることを特徴とする請求項８または請求項９に記載の化合物半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体装置およびその製造方法、特にＦＥＴの特性向上と、ワイヤボンド時の不良を低減した化合物半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図１７は、ＧａＡｓ  ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置の原理的な回路図を示している。
【０００４】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００５】
ところで、このようなスイッチ回路装置を基板に集積化する場合に、ＧａＡｓ基板は半絶縁性ではあるが、基板上にワイヤボンディング用のパッド電極層を直接設けると、隣接した電極間の電気的相互作用は依然として存在する。例えば絶縁強度が弱いため静電破壊が発生したり、高周波の信号が漏れてアイソレーションが悪化するなど、特性的に問題が多くなる。そのため従来の製造方法では、配線層やパッド電極の下に窒化膜を敷いていた。
【０００６】
しかし、窒化膜は硬いため、ボンディング時の圧力でパッド部分に割れが発生する。これを抑制するために窒化膜上のボンディング電極には金メッキを施して対応しているが、金メッキの工程は、工程数も増加する上、コストも増えることになる。そこで、パッド電極下方に窒化膜を設けない技術が開発されている。
【０００７】
図１８から図１９を参照して、図１７の如き従来の化合物半導体スイッチ回路装置を構成するＦＥＴ、パッドおよび配線の製造方法の一例を示す。
【０００８】
まず、図１８（Ａ）のごとく、ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。次に、チャネル層形成領域上のレジスト層（不図示）を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、ｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入およびｎ型を与える不純物(２９Ｓｉ＋)のイオン注入を行う。
【０００９】
この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型チャネル層５２が形成される。
【００１０】
次に、前工程で用いたレジスト層を除去し、キャップアニール用のシリコン窒化膜５３で被覆する。新たにレジスト層５８を設け、ソース領域５６、ドレイン領域５７、ゲート配線６２および第１パッド電極９１のそれぞれの形成領域上のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとしてソース領域５６およびドレイン領域５７、ゲート配線６２および第１パッド電極９１のそれぞれの形成領域下の基板表面にｎ型を与える不純物(２９Ｓｉ＋)のイオン注入を行う。これにより、ｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時にパッド電極９１およびゲート配線６２の形成領域下の基板表面にアイソレーション向上のための高濃度不純物領域６０を形成する。レジスト除去後活性化アニールを行い、ｎ型のチャネル層５２、ｎ＋型のソース領域５６、ドレイン領域５７、高濃度不純物領域６０を活性化させる。
【００１１】
図１８（Ｂ）では、再びレジスト層６３を設け、第１ソース電極６５および第１ドレイン電極６６の形成領域を選択的に窓開けするフォトリソグラフィプロセスを行う。第１ソース電極６５および第１ドレイン電極６６の形成領域上にあるシリコン窒化膜５３をＣＦ４プラズマにより除去し、引き続いてオーミック金属層６４となるＡｕＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。その後、レジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【００１２】
次に、図１８（Ｃ）のごとく新たなレジスト層（不図示）を設けて、ゲート電極６９、第１パッド電極９１およびゲート配線６２のそれぞれの形成領域を選択的に窓開けするフォトリソグラフィプロセスを行う。ゲート電極６９、第１パッド電極９１およびゲート配線６２の形成領域から露出したシリコン窒化膜５３をドライエッチングして、ゲート電極６９形成領域のチャネル層５２を露出し、ゲート配線６２および第１パッド電極９１の形成領域の基板５１を露出する。
【００１３】
その後、基板５１に第２層目の電極としてのゲート金属層となるＰｔ／Ｔｉ／Ｐｔ／Ａｕの４層を順次真空蒸着して積層する。その後リフトオフにより、ゲート電極６９、第１パッド電極９１およびゲート配線６２を形成後、Ｐｔを埋め込む熱処理を施す。
【００１４】
これにより、ゲート電極６９は基板とのショットキー接合を保ったままチャネル層５２に一部が埋設される。ゲート電極６９の一部をチャネル層５２に埋め込むことにより、ＦＥＴの電流密度、チャネル抵抗や高周波歪み特性が大幅に改善される。
【００１５】
そして、図１９（Ａ）では、基板５１表面にシリコン窒化膜よりなるパッシベーション膜７２を形成後、フォトリソグラフィプロセス、窒化膜エッチングを行い、パッシベーション膜７２に第１ソース電極６５、第１ドレイン電極６６、ゲート電極６９および第１パッド電極９１とのコンタクト孔を形成する。
【００１６】
レジスト除去後、新たなレジスト層（不図示）を塗布してフォトリソグラフィプロセスを行い、第２ソース電極７５および第２ドレイン電極７６と第２パッド電極９２の形成領域上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層しリフトオフすることにより、第１ソース電極６５、第１ドレイン電極６６および第１パッド電極９１にコンタクトする第２ソース電極７５および第２ドレイン電極７６と第２パッド電極９２が形成される。なお、一部の配線部分はこのパッド金属層７４を用いて形成されるので、当然その配線部分のパッド金属層７４は残される。
【００１７】
そして、図１９（Ｂ）に示す如く、第２パッド電極９２上にボンディングワイヤ８０を圧着する（例えば特許文献１参照。）。
【特許文献１】特開２００３−００７７２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上記の如く、パッド電極９１、９２の下に、これらの領域よりもはみ出すように高濃度不純物領域６０を設けることにより、パッド電極９１、９２から基板に延びる空乏層を抑制することができる。従ってパッド電極９１、９２を直接ＧａＡｓ基板に設けても、アイソレーションが十分確保できるので、従来絶縁のために設けていたパッド電極９１、９２下の窒化膜を除去することができる。尚、ゲート配線６２下方も同様である。
【００１９】
窒化膜が不必要であれば、パッド電極９１、９２においてボンディングワイヤの圧着時に窒化膜が割れることを考慮しなくてよいので、従来必要であった金メッキ工程を省くことができる。金メッキ工程は工程数も多く、コストもかかる工程であるので、この工程が省略できれば、製造工程の簡素化およびコスト削減に大きく寄与できる。
【００２０】
ところが、ＦＥＴの特性向上のため、図１８（Ｃ）のごとく、ゲート電極６９の一部をチャネル層５２に埋め込むと、ボンディングワイヤの圧着時に、問題が多発することが判った。
【００２１】
これは、ゲート電極６９の埋め込み処理により、ゲート金属層６８よりなる第１パッド電極９１においてもその最下層のＰｔが基板材料のＧａやＡｓと反応して合金層を形成しその合金層が硬いためと考えられる。
【００２２】
このため、ボンディングの固着性が悪化したり、ＧａＡｓ基板がえぐれるなどの問題が発生し、歩留や信頼性悪化の原因となってしまう。
【課題を解決するための手段】
【００２３】
本発明は上述した諸々の事情に鑑み成されたものであり、第１に、化合物半導体基板表面に設けたチャネル層およびソース領域およびドレイン領域と、前記チャネル層に一部が埋め込まれたゲート金属層よりなるゲート電極と、前記ソース領域およびドレイン領域表面に設けたオーミック金属層よりなる第１ソース電極および第１ドレイン電極と、前記第１ソース電極および第１ドレイン電極上に設けたパッド金属層よりなる第２ソース電極および第２ドレイン電極と、前記基板表面に設けた高濃度不純物領域と、前記高濃度不純物領域と直流的に接続し、前記パッド金属層を前記基板表面に直接固着したパッド電極とを具備することを特徴とするものである。
【００２４】
また、前記高濃度不純物領域は前記パッド電極よりはみ出して該パッド電極下に設けられることを特徴とするものである。
【００２５】
また、前記高濃度不純物領域は前記パッド電極と離間し、該パッド電極周辺の前記基板表面に設けられることを特徴とするものである。
【００２６】
また、前記ソース領域およびドレイン領域上方に、該ソース領域およびドレイン領域と少なくとも一部が重畳する絶縁膜を設けることを特徴とするものである。
【００２７】
また、前記高濃度不純物領域により前記パッド電極から前記基板に延びる空乏層の広がりを抑制することを特徴とするものである。
【００２８】
また、前記パッド電極を高周波アナログ信号が伝搬することを特徴とするものである。
【００２９】
また、前記高濃度不純物領域の不純物濃度は、１×１０１７ｃｍ−３以上であることを特徴とするものである。
【００３０】
第２に、ゲート電極を形成するゲート金属層を付着する工程以前にパッド電極形成領域周辺または下方の化合物半導体基板表面に高濃度不純物領域を形成する工程と、前記ゲート電極を形成後、前記基板表面にパッド金属層を付着して前記高濃度不純物領域と直流的に接続するパッド電極を形成する工程と、前記パッド電極上にボンディングワイヤを圧着する工程とを具備することにより解決するものである。
【００３１】
第３に、化合物半導体基板表面にチャネル層を形成する工程と、前記チャネル層に接してソースおよびドレイン領域を形成する工程と、パッド電極形成領域周辺または下方に高濃度不純物領域を形成する工程と、前記ソースおよびドレイン領域に第１層目の電極としてのオーミック金属層を付着し第１ソース電極および第１ドレイン電極を形成する工程と、前記チャネル層に第２層目の電極としてのゲート金属層を付着しゲート電極を形成する工程と、前記第１ソース電極および第１ドレイン電極表面および前記パッド電極形成領域の前記基板表面に第３層目の電極としてパッド金属層を付着して第２ソース電極、および第２ドレイン電極を形成し、前記高濃度不純物領域と直流的に接続するパッド電極を形成する工程と、前記パッド電極上にボンディングワイヤを圧着する工程とを具備することにより解決するものである。
【００３２】
また、前記高濃度不純物領域は前記パッド電極よりはみ出して該パッド電極下に形成されることを特徴とするものである。
【００３３】
また、前記高濃度不純物領域は前記パッド電極と離間して前記基板表面に形成されることを特徴とするものである。
【００３４】
また、前記ゲート金属層は最下層がＰｔとなる金属膜を蒸着後、熱処理して前記ゲート金属層の一部を前記基板表面に埋め込む工程を具備することを特徴とするものである。
【００３５】
また、ソース領域およびドレイン領域上方に、該ソース領域およびドレイン領域と少なくとも一部が重畳する絶縁膜を形成することを特徴とするものである。
【００３６】
また、前記高濃度不純物領域は１×１０１７ｃｍ−３以上の不純物濃度に形成されることを特徴とするものである。
【発明の効果】
【００３７】
本発明に依れば以下の効果が得られる。
【００３８】
第１に、パッド電極部にゲート金属層を配置せず、パッド金属層のみでパッド電極を形成するので、埋め込みゲート電極構造の場合にはパッド電極のワイヤボンド時の不良を防止できる。従来はパッド電極の下層にゲート金属層が設けられており、パッド電極下層のゲート金属層も一部埋め込まれて硬質化し、ワイヤボンド時の不良が多発していた。しかし、本実施形態によれば、これを回避でき、歩留り向上、信頼性向上を図ることができる。
【００３９】
第２に、パッド電極よりはみ出してパッド電極下方に高濃度不純物領域を設けるので、パッド電極から基板に延びる空乏層を抑制し、従来同様窒化膜を設けない構造であっても十分なアイソレーションを確保できる。
【００４０】
第３に、高濃度不純物領域はパッド電極と離間し、パッド電極周辺の基板表面に設けられてもよく、パッド金属層のみのパッド電極を直接基板に固着する構造であっても各構成要素間の小さいスペースでアイソレーションを確保できる。
【００４１】
第４に、本発明の製造方法によれば、ゲート金属層が配置されず、パッド金属層のみのパッド電極を実現できる。このため、埋め込みにより硬質化するゲート金属層が配置されないので、ボンディングの固着不良や、ＧａＡｓ基板がえぐれる等の不良が抑制でき、信頼性を向上し、更に歩留りを向上させた化合物半導体装置の製造方法が提供できる。
【００４２】
第５に、パッド電極の下層に埋め込みで硬質化されたゲート金属層が配置されずに、ゲート電極を埋め込んだＦＥＴを形成できるので、ＦＥＴの特性向上を図りなおかつボンディング時の不良を抑制する化合物半導体装置の製造方法が提供できる。
【００４３】
第６に、パッド電極下方の基板に高濃度不純物領域を形成するので、パッド電極から延びる空乏層を抑制し、アイソレーションを向上させた化合物半導体装置の製造方法が提供できる。
【００４４】
第７に、高濃度不純物領域はパッド電極と離間し、パッド電極周辺の基板表面に設けられてもよい。従ってパッド金属層のみのパッド電極を直接基板に固着する構造であっても各構成要素間の小さいスペースでアイソレーションを確保できる化合物半導体装置の製造方法が実現できる。
【００４５】
第８に、ＦＥＴは化合物半導体基板にイオン注入することによりチャネル層、ソース領域、ドレイン領域を形成できるので、エピタキシャル層を積層してチャネル層を形成するものと比較して安価に実施できる。さらに本実施形態は、ゲート金属層のフォトレジスト工程で使用するマスクパターンを変更するだけで、ＦＥＴ特性の良好な埋め込みゲート電極構造でなおかつワイヤボンド時の不良を回避できる。したがって、工程を増やすことなく信頼性を向上し、歩留りを改善することができる。
【００４６】
第９に、ソース領域、ドレイン領域形成時にソース領域、ドレイン領域上に絶縁膜を形成するので、ソース領域、ドレイン領域と第１ソース電極、第１ドレイン電極及びゲート電極を直接マスク合わせでき、チャネル抵抗の小さいＦＥＴを形成できる。
【発明を実施するための最良の形態】
【００４７】
以下に本発明の実施の形態について図１から図１６を参照して、一例として図１７に示したスイッチ回路装置（ＳＰＤＴ）等を構成する、ＦＥＴ、電極パッドおよび配線部分について説明する。
【００４８】
図１は、本実施形態の化合物半導体装置の一例を示す図であり、図１（Ａ）は平面図、図１（Ｂ）はａ−ａ線断面図である。また、従来技術と同一構成要素は同一符号とする。
【００４９】
図１（Ａ）、（Ｂ）のごとく、化合物半導体装置は、ＧａＡｓ等の化合物半導体基板５１に、チャネルの濃度プロファイルの裾を急峻にするためのｐ−型領域５５、ｎ型不純物領域からなるチャネル層５２を設け、チャネル層５２に隣接して高濃度のｎ型不純物領域であるソース領域５６およびドレイン領域５７を配置する。
【００５０】
尚、図１（Ｂ）では１組のソース、ドレイン領域５６、５７およびチャネル層５２を示しているが実際にはソース領域５６またはドレイン領域５７を共通として複数組隣接して、図１（Ａ）の一点鎖線のごとくＦＥＴの動作領域５０が構成されている。
【００５１】
ソース領域５６およびドレイン領域５７には第１層目のオーミック金属層６４（ＡｕＧｅ／Ｎｉ／Ａｕ）よりなる第１ソース電極６５および第１ドレイン領域６６を設ける。
【００５２】
また、チャネル層５２に第２層目のゲート金属層６８（Ｐｔ／Ｍｏ）を付着してゲート電極６９を設ける。更に、第１ソース電極６５および第１ドレイン電極６６上にパッド金属層７４（Ｔｉ／Ｐｔ／Ａｕ）よりなる第２ソース電極７５および第２ドレイン電極７６を設ける。ソース電極７５、ドレイン電極７６、ゲート電極６９は櫛歯をかみ合わせた形状に配置され、ＦＥＴを構成している。
【００５３】
ここで、ゲート電極６９は、基板とのショットキー接合を保ったままチャネル層５２に一部が埋設された埋め込みゲート電極となっている。チャネル層５２表面（例えば表面から５００Å〜１０００Å程度）は、自然空乏層が発生したり、結晶が不均一な領域であるなどで電流が流れず、チャネルとしては有効でない。
【００５４】
そこで、ゲート電極６９の一部をチャネル層５２に埋め込むことにより、ゲート電極６９直下の電流の流れる部分をチャネル層５２表面から下げることにより、チャネルを有効活用することができる。
【００５５】
チャネル層５２は予め所望のＦＥＴ特性が得られるようにゲート電極６９の埋設分を考慮して深く形成されており、具体的にはＦＥＴの電流密度、チャネル抵抗や高周波歪み特性が大幅に改善される利点を有する。
【００５６】
また、ソース領域５６およびドレイン領域５７の端部と重畳するように、窒化膜７２上に酸化膜１２０が設けられている。これは後に詳述するが、第１ソース電極６５および第１ドレイン電極６６やゲート電極６９の形成時にソース領域５６およびドレイン領域５７とのマスク合わせのために利用するものである。
【００５７】
パッド電極７７は、ＦＥＴから延在されるパッド金属層７４を基板表面に直接固着して設けられ、高周波アナログ信号が伝搬する。パッド電極７７周辺の基板表面には、パッド電極７７と離間して高濃度不純物領域６０が設けられる。ここで、高濃度不純物領域６０（６１も同様）は、不純物濃度が１×１０１７ｃｍ−３以上であり、パッド電極７７と直流的に接続する。高濃度不純物領域６０と、パッド電極７７とは０．１μｍ〜５μｍ程度離間されているが、この程度であれば高濃度不純物領域６０は基板を介してパッド電極７７と直流的に十分接続することができる。
【００５８】
ＧａＡｓ基板上にパッド電極などの金属層を直接設けると、高周波信号に応じた空乏層距離の変化により、空乏層が隣接する電極または配線層まで到達するとそこで高周波信号の漏れを発生することが考えられる。
【００５９】
しかし、パッド電極７７周囲の基板５１表面にｎ型の高濃度不純物領域６０が設けられれば、不純物がドープされていない基板５１（半絶縁性であるが、基板抵抗値は１×１０７Ω・ｃｍ以上）表面と異なり、不純物濃度が高くなる(イオン種  ２９Ｓｉ＋で濃度は１〜５×１０１８ｃｍ−３)。これによりパッド電極７７と基板５１は分離され、隣接する例えばゲート配線６２への空乏層が伸びずアイソレーションが十分確保できる。従って、パッド電極７７の周囲の基板表面に、高濃度不純物領域６０を設けることにより、パッド電極７７を直接ＧａＡｓ基板に設けることができる。ゲート電極６９の櫛歯を束ねたゲート配線６２の周囲にも同様の理由により高濃度不純物領域６０が配置され、ゲート配線６２と直流的に接続している。
【００６０】
尚、図１（Ｂ）の場合には、高濃度不純物領域６０上にも酸化膜１２０が設けられるが、これについても後述する。
【００６１】
また、パッド金属層７４によるパッド配線７８は、基板に設けられた窒化膜７２上に延在し、ＦＥＴとパッド電極７７を接続している。
【００６２】
そして、図の如くパッド配線７８周囲の基板表面にも高濃度不純物領域６０を配置するとよい。図では、パッド電極７７またはゲート配線６２と直流的に接続する不純物領域６０が配置されているが、パッド電極７７またはゲート配線６２と隣接しない箇所においては何れの直流電位も印加されないフローティング電位の高濃度不純物領域６０を、パッド金属層７４周辺に配置すればよい。高周波アナログ信号が伝搬するパッド配線７８が配置される領域においては窒化膜７２が容量成分となり、高周波信号を基板に通過させてしまう。そこで、フローティング電位の高濃度不純物領域６０を設けて空乏層の延びを遮断し、高周波信号の漏れを防止できる。
【００６３】
尚、高濃度不純物領域６０は、パッド電極７７と他の構成要素（ゲート配線６２、パッド配線７８、ソース（またはドレイン）領域等の不純物領域）間の高周波信号の漏れを防止する領域であるので、少なくともこれらが隣り合う領域に配置されていればよい。
【００６４】
つまり、高濃度不純物領域６０はパッド電極７７周辺の、パッド電極７７とパッド配線７８またはゲート配線６２間のわずかな隙間に配置すればよく、省スペースで高周波信号の漏れを抑制し、パッド電極７７下方の窒化膜を不要にできる。
【００６５】
更に本実施形態のパッド電極７７は、パッド金属層７４を基板に直接固着した構造である。つまり、従来第１層目のパッド電極として形成していたゲート金属層を設けず、パッド金属層７４のみでパッド電極７７を形成する。これにより、ＦＥＴの特性向上のためゲート電極６９の一部をチャネル層表面に埋め込む構造であっても、パッド電極７７において埋め込み金属の硬質化による悪影響を防ぐことができる。
【００６６】
硬質化した金属層がなければ、パッド金属層７４自体はワイヤボンドに好適な金属層であるので、ワイヤボンド時の不良を防止することができ、歩留および信頼性の悪化を抑制できる。
【００６７】
図１（Ｃ）（Ｄ）は高濃度不純物領域６０、６１の他のパターンを示す断面図である。高周波信号の漏れを抑制する高濃度不純物領域６０、６１は、パッド電極７７全面の下方の基板表面に、パッド電極７７からはみ出して設けてもよい。
【００６８】
後述するが、図１（Ｃ）は高濃度不純物領域６０をソース領域５６およびドレイン領域５７と同一工程で形成した場合であり、高濃度不純物領域６０上の一部に酸化膜１２０が配置される。一方図１（Ｄ）は、ソース領域５６およびドレイン領域５７と別工程で形成した場合であり、高濃度不純物領域６１上に酸化膜１２０が形成されない。
【００６９】
またこれらの場合において、高濃度不純物領域６０、６１はパッド電極７７下全面ではなく、パッド電極からはみ出すように、それらの周辺部のみに設けられていてもよい。
【００７０】
なお、図１（Ｃ）（Ｄ）のごとく、高濃度不純物領域６０、６１をパッド電極７７下方でパッド電極７７周辺からはみ出すように設けることにより、図１（Ｂ）の場合よりわずかながらスペースは必要とするものの、高周波信号の漏れを防止する効果としては大きくなる。以上のことは、パッド配線７８下方についても同様である。
【００７１】
また、ゲート電極７８とともに基板表面に一部が埋め込まれたゲート配線６２は、直流的にリーク電流が増加してしまうため、図１（Ｄ）の如くゲート配線６２下方全面の基板表面に高濃度不純物領域６１を配置するとさらによい。
【００７２】
図２から図１６を参照して、本発明の化合物半導体装置の製造方法を説明する。
【００７３】
本発明に好適な半導体装置の製造方法は、化合物半導体基板表面にチャネル層を形成する工程と、前記チャネル層に接してソースおよびドレイン領域を形成する工程と、パッド電極形成領域周辺または下方の基板表面に高濃度不純物領域を形成する工程と、前記ソースおよびドレイン領域に第１層目の電極としてのオーミック金属層を付着し第１ソース電極および第１ドレイン電極を形成する工程と、前記チャネル層に第２層目の電極としてのゲート金属層を付着しゲート電極を形成する工程と、前記第１ソース電極および第１ドレイン電極表面および前記パッド電極形成領域の前記基板表面に第３層目の電極としてパッド金属層を付着し、第２ソース電極および第２ドレイン電極を形成し、前記高濃度不純物領域と直流的に接続するパッド電極を形成する工程と、前記パッド電極上にボンディングワイヤを圧着する工程とから構成される。
【００７４】
まず、図２から図７には、第１の実施形態を示す。第１の実施形態はパッド電極周囲でパッド電極と接続する高濃度不純物領域を、ソース領域およびドレイン領域と同時に形成するものであり図１（Ｂ）の製造方法である。
【００７５】
第１工程（図２）：基板表面にチャネル層を形成する工程。
【００７６】
ＧａＡｓ等で形成される化合物半導体基板５１全面を約１００Åから２００Åの厚みのスルーイオン注入用シリコン窒化膜５３で被覆する。次に、チップの最外周又は、マスクの所定の領域のＧａＡｓをエッチングして合わせマーク（不図示）を形成し、続いてチャネル層５２形成領域上のレジスト層（不図示）を選択的に窓開けするフォトリソグラフィプロセスを行う。その後、このレジスト層をマスクとしてチャネルの濃度プロファイルの裾を急峻にするためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入を行い、続いてチャネル形成のためにｎ型を与える不純物(２９Ｓｉ＋)のイオン注入を行う。
【００７７】
この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型チャネル層５２が形成される。
【００７８】
第２および第３工程（図３、図４）：チャネル層に接してソースおよびドレイン領域を形成する工程、および同時にパッド電極形成領域周辺の基板表面に高濃度不純物領域を形成する工程。
【００７９】
図３のごとく、前工程で用いたレジスト層を除去し、キャップアニール用のシリコン窒化膜５３で被覆する。新たにレジスト層５８を形成してソース領域５６、ドレイン領域５７と、高濃度不純物領域６０（パッド電極７７、ゲート配線６２、パッド配線７８周辺となる基板表面）および合わせマーク１３０のそれぞれの形成領域のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとしてソース領域５６およびドレイン領域５７、ゲート配線６２、パッド配線層７８およびパッド電極７７の周辺、合わせマーク１３０のそれぞれの形成領域の基板表面にｎ型を与える１×１０１７ｃｍ−３以上の不純物濃度の不純物(２９Ｓｉ＋)のイオン注入を行う。
【００８０】
これにより、チャネル層５２に接してｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時にパッド電極７７およびゲート配線６２、パッド配線７８の形成領域周辺の基板表面に高濃度不純物領域６０を形成する。高濃度不純物領域６０は、パッド電極７７およびゲート配線６２と直流的に接続する領域であり、パッド電極７７（およびゲート配線６２）から０．１μｍ〜５μｍ程度離間するように、基板表面に形成される。
【００８１】
また、パッド電極７７またはゲート配線６２と近接しない領域のパッド配線７８が有る場合は、その周囲に形成された高濃度不純物領域６０は、何れの直流電位も印加されないフローティング電位となる。
【００８２】
前述の如く、高濃度不純物領域６０により、後の工程で形成されるパッド電極（ゲート配線、パッド配線も同様）から基板に延びる空乏層を抑制し、高周波信号の漏れを防止できる。
【００８３】
また、合わせマークの形成領域の基板表面にも、高濃度不純物領域が形成される。
【００８４】
更に、図４の如く、合わせマーク用の絶縁膜を形成する。高濃度不純物領域６０を形成したレジスト５８を残したまま、全面に酸化膜１２０を堆積する（図４（Ａ））。その後リフトオフによりレジスト５８を除去することで、ソース領域５６およびドレイン領域５７と高濃度不純物領域６０上に酸化膜１２０が残される（図４（Ｂ））。図においては左端の合わせマーク用にレジスト５８を窓開けした部分にも酸化膜が残され、これを以降の工程において合わせマーク１３０として利用する。
【００８５】
次にイオン注入されたｐ−型領域、ｎ型チャネル層、およびソース領域、ドレイン領域、高濃度不純物領域となるｎ＋型領域の活性化アニールを行う。
【００８６】
第４工程（図５）：ソースおよびドレイン領域に第１層目の電極としてのオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程。
【００８７】
この工程では、合わせマーク１３０にマスク合わせを行うフォトリソグラフィ工程によりソースおよびドレイン領域に第１ソースおよび第１ドレイン電極を形成する。
【００８８】
まず、図５（Ａ）のごとく、新たなレジスト層６３を設け、第１ソース電極６５および第１ドレイン電極６６の形成領域を選択的に窓開けするフォトリソグラフィプロセスを行う。露出した酸化膜１２０とその下層のシリコン窒化膜５３をＣＦ４プラズマにより除去して、ソース領域５６およびドレイン領域５７を露出し、引き続いてオーミック金属層６４となるＡｕＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。
【００８９】
その後、図５（Ｂ）のごとくレジスト層６３を除去して、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【００９０】
このように合わせマーク１３０形成と同時にソース領域５６およびドレイン領域５７上に酸化膜１２０を残すことで、ソース領域５６とソース電極６５間、ドレイン領域５７とドレイン電極６６間を直接的にマスク合わせできる。従ってソース電極６５とソース領域５６（ドレインも同様）のマスク合わせずれはマスクアライナーのマスク合わせ精度そのものとなり最大でも０．１μｍに抑えることができ、ソース電極６５端−ソース領域５６端間（ドレインも同様）の離間距離を縮小できるので、ＦＥＴの飽和電流の向上とオン抵抗の低減に寄与できる。
【００９１】
第５工程（図６）：チャネル層に第２層目の電極としてのゲート金属層を付着しゲート電極を形成する工程。
【００９２】
まず図６（Ａ）では、新たなレジスト層６７を形成し、合わせマーク１３０にマスク合わせを行い、ゲート電極６９およびゲート配線６２の形成領域を選択的に窓開けするフォトリソグラフィプロセスを行う。ゲート電極６９およびゲート配線６２形成領域に露出したシリコン窒化膜５３をドライエッチングして、ゲート電極６９形成領域のチャネル層５２を露出し、ゲート配線６２形成領域の基板５１を露出する。
【００９３】
図６（Ｂ）では、基板５１に第２層目の電極として埋め込みゲート金属層６８となるＰｔ／Ｍｏの２層を順次真空蒸着して積層する。その後レジスト層６７を除去してリフトオフによりチャネル層５２にコンタクトするゲート電極６９と、ゲート配線６２を形成する。
【００９４】
その後、図６（Ｃ）のごとく、ゲート金属層６８の最下層のＰｔを埋め込む熱処理を施す。これにより、ゲート電極６９は基板とのショットキー接合を保ったままチャネル層５２に一部が埋設される。ここで、この場合のチャネル層５２の深さは第１の工程でチャネル層５２を形成する場合に、このゲート電極６９の埋め込み分を考慮して、所望のＦＥＴ特性を得られるように深く形成しておく。
【００９５】
これにより、チャネルが効率的に機能するようゲート電極６９を形成できるので、電流密度、チャネル抵抗や高周波歪み特性が大幅に改善される利点を有する。さらに合わせマーク１３０を使用してゲート電極６９とソース領域５６およびドレイン領域５７を直接的にマスク合わせするのでゲート電極６９とソース領域５６およびドレイン領域５７のマスク合わせずれはマスクアライナーのマスク合わせ精度そのものとなり最大でも０．１μｍに抑えることができる。従ってゲート電極６９−ソース領域５６間、ゲート電極６９−ドレイン領域５７間の離間距離を縮小できるので、ＦＥＴの飽和電流の向上とオン抵抗の低減に寄与できる。
【００９６】
なお、ゲート配線６２も基板表面に埋め込まれ、一部が硬質化するが、ゲート配線６２にワイヤボンドのような外力がかかることはないので、問題はない。
【００９７】
第６工程（図７）：第１ソース電極および第１ドレイン電極表面およびパッド電極形成領域の基板表面に第３層目の電極としてパッド金属層を付着し、第２ソース電極および第２ドレイン電極を形成し、高濃度不純物領域と直流的に接続するパッド電極を形成する工程。
【００９８】
図７（Ａ）のごとく、ゲート電極６９、ゲート配線６２を形成した後、ゲート電極６９周辺のチャネル層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。
【００９９】
次に図７（Ｂ）のごとく、このパッシベーション膜７２上にレジスト層（不図示）を設けてフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６のコンタクト部に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。
【０１００】
また同時にパッド電極形成領域に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２および窒化膜５３をドライエッチングし、レジスト層が除去される。
【０１０１】
これにより、第１ソース電極６５および第１ドレイン電極６６上のパッシベーション膜７２にコンタクト孔が形成され、パッド電極７７形成領域の基板５１表面が露出する。
【０１０２】
更に図７（Ｃ）のごとく、基板５１全面に新たなレジスト層（不図示）を塗布してフォトリソグラフィプロセスを行い、第２ソース電極７５および第２ドレイン電極７６、およびパッド電極７７、パッド配線７８の形成領域上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。
【０１０３】
続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、レジスト層を除去してリフトオフにより第１ソース電極６５、第１ドレイン電極６６にコンタクトする第２ソース電極７５および第２ドレイン電極７６を形成する。
【０１０４】
同時に、基板と直接固着するパッド電極７７を形成し、窒化膜７２上に所定のパターンのパッド配線７８を形成する。高周波アナログ信号が伝搬するパッド電極７７は図では周囲に設けられた高濃度不純物領域６０と４μｍ程度の離間距離で設けられ、直流的に接続する。またパッド配線７８は、下方に窒化膜７２、５３が配置されているため、パッド配線７８に高周波信号が通過すると、窒化膜が容量成分となり基板に高周波信号が漏れる。しかし、本実施形態の如く、周囲に高濃度不純物領域６０を配置することにより、直流的な接続はなくても高周波信号の漏れを防止できる。
【０１０５】
第７工程（図１（Ｂ））：パッド電極上にボンディングワイヤを圧着する工程。
【０１０６】
化合物半導体スイッチ回路装置は前工程を完成すると、組み立てを行う後工程に移される。半導体ウエハはダイシングされて、個別の半導体チップに分離され、フレーム（図示せず）にこの半導体チップを固着した後、ボンディングワイヤ８０で半導体チップのパッド電極７７と所定のリード（図示せず）とを接続する。ボンディングワイヤ８０としては金細線を用い、周知のボールボンディングで接続される。その後、トランスファーモールドされて樹脂パッケージングが施される。
【０１０７】
本実施形態では、パッド電極７７は、パッド金属層７４のみで構成されており、従来の如く、下層にゲート金属層６８が配置されない。従って、ＦＥＴを埋め込みゲート電極構造にする際、埋め込みゲート金属が硬質化するが、パッド電極７７に影響を及ぼすことはない。本来パッド金属層７４自体は、ワイヤボンドに好適な材料であるので、硬質化する金属層が下に配置されなければ良好なボンディングが実現できる。
【０１０８】
次に、図８を参照して、本発明の製造方法の第２の実施形態を示す。第２の実施形態は、ソース領域５６、ドレイン領域５６と同時にパッド電極７７下方全面に高濃度不純物領域６０を形成するものであり図１（Ｃ）の製造方法である。尚、第１の実施形態と重複する部分は詳細な説明を省略する。
【０１０９】
第１から第３工程（図８（Ａ））：基板にチャネル層５２を形成した後、レジスト５８を形成してソース領域５６、ドレイン領域５７と、高濃度不純物領域６０および合わせマーク１３０のそれぞれの形成領域上のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとしてソース領域５６およびドレイン領域５７、高濃度不純物領域６０、合わせマーク１３０の形成領域の基板表面にｎ型を与える不純物(２９Ｓｉ＋、不純物濃度：１×１０１７ｃｍ−３以上)のイオン注入を行う。
【０１１０】
これにより、チャネル層５２に接してｎ＋型のソース領域５６およびドレイン領域５７を形成し、ゲート配線６２形成領域の周辺の基板表面に高濃度不純物領域６０を形成する。また同時にパッド電極７７およびパッド配線７８の形成領域下方で、これらと重畳し、またその周辺はこれらからはみ出すように高濃度不純物領域６０を形成する。また、合わせマーク１３０の形成領域の基板表面にも、高濃度不純物領域が形成される。
【０１１１】
更に、図８（Ｂ）の如く、オーミック電極を形成する。まず、合わせマーク用の絶縁膜を形成するため高濃度不純物領域６０を形成したレジスト５８を残したまま、全面に酸化膜１２０を堆積する。その後リフトオフによりレジスト５８を除去することで、ソース領域５６およびドレイン領域５７と高濃度不純物領域６０上に酸化膜１２０が残される。図においては左端の合わせマーク用にレジスト５８を窓開けした部分にも酸化膜が残され、これを以降の工程において合わせマーク１３０として利用する。
【０１１２】
次にイオン注入されたｐ−型領域、ｎ型チャネル層、およびソース領域、ドレイン領域、高濃度不純物領域となるｎ＋型領域の活性化アニールを行う。
【０１１３】
更に、新たなレジスト層（不図示）を設けてフォトリソグラフィプロセスを行い、第１ソース電極および第１ドレイン電極の形成領域の酸化膜１２０及び窒化膜５３を除去し、オーミック金属層６４となるＡｕＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。
【０１１４】
その後、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【０１１５】
第５および第６工程：第５工程により、埋め込みゲート電極６９およびゲート配線６２を形成した後、図８（Ｃ）のごとく、基板５１表面をシリコン窒化膜よりなるパッシベーション膜７２で被覆する。
【０１１６】
次に図８（Ｄ）のごとく、このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６のコンタクト部に対して選択的にレジスト（不図示）の窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。また、同時にパッド電極７７形成領域に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２、酸化膜１２０、窒化膜５３をドライエッチングする。この場合ＣＦ４プラズマにより窒化膜７２、５３および酸化膜１２０が連続して除去できる。
【０１１７】
これにより、第１ソース電極６５および第１ドレイン電極６６上のパッシベーション膜７２にコンタクト孔が形成され、パッド電極７７形成領域の基板５１（高濃度不純物領域６０）表面が露出する。
【０１１８】
更に図８（Ｅ）のごとく、基板５１全面に新たなレジスト層（不図示）を塗布してフォトリソグラフィプロセスを行い、第２ソース電極７５および第２ドレイン電極７６、およびパッド電極７７、パッド配線７８のそれぞれの形成領域上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。
【０１１９】
続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、レジスト層を除去してリフトオフにより第１ソース電極６５、第１ドレイン電極６６にコンタクトする第２ソース電極７５および第２ドレイン電極７６を形成する。
【０１２０】
同時に、高濃度不純物領域６０と直接固着するパッド電極７７を形成し、酸化膜１２０および窒化膜７２上に所定のパターンのパッド配線７８を形成する。高濃度不純物領域６０はパッド電極７７からはみ出し、パッド電極７７全面が高濃度不純物領域６０と直接固着して直流的に接続する。
【０１２１】
また第２の実施形態ではパッド配線７８下方にも高濃度不純物領域６０を形成した。この場合パッド配線７８下方に窒化膜７２、酸化膜１２０、窒化膜５３が配置されているため、パッド配線７８に高周波信号が通過すると、窒化膜および酸化膜が容量成分となり基板に高周波信号が漏れる。しかし、何れの直流電位も印加されないフローティング電位の高濃度不純物領域６０により、パッド配線７８から基板への高周波信号の漏れを更に効果的に防止することができる。
【０１２２】
尚、パッド電極７７下の高濃度不純物領域６０は、パッド電極７７周辺部のみに設けられ、パッド電極７７と高濃度不純物領域６０は部分的にコンタクトするパターンであってもよい。
【０１２３】
次に、図９から図１３に、第３の実施形態を示す。第３の実施形態はソース領域およびドレイン領域と、パッド電極に接続する高濃度不純物領域とを別の工程で形成するものであり、図１（Ｄ）の製造方法である。尚重複する箇所については詳細な説明は省略する。
【０１２４】
第１工程（図９）：基板表面にチャネル層を形成する工程。
【０１２５】
ＧａＡｓ等で形成される化合物半導体基板５１全面をスルーイオン注入用シリコン窒化膜５３で被覆し、チップの最外周又は、マスクの所定の領域のＧａＡｓをエッチングして合わせマーク（不図示）を形成する。次にフォトリソグラフィプロセスにより形成されたレジスト層（不図示）をマスクとしてチャネルの濃度プロファイルの裾を急峻にするためにｐ−型を与える不純物（２４Ｍｇ＋）のイオン注入を行い、続いてチャネル形成のためにｎ型を与える不純物(２９Ｓｉ＋)のイオン注入を行う。この結果、ノンドープの基板５１にはｐ−型領域５５と、その上にｎ型チャネル層５２が形成される。
【０１２６】
第２工程（図１０および図１１）：チャネル層に接してソースおよびドレイン領域を形成する工程。
【０１２７】
図１０のごとく、新たなレジスト層５８を形成し、ソース領域５６、ドレイン領域５７、合わせマーク１３０の形成領域のレジスト層５８を選択的に窓開けするフォトリソグラフィプロセスを行う。続いて、このレジスト層５８をマスクとしてソース領域５６およびドレイン領域５７、および合わせマーク１３０の形成領域の基板表面にｎ型を与える不純物(２９Ｓｉ＋)のイオン注入を行う。
【０１２８】
これにより、チャネル層５２に接してｎ＋型のソース領域５６およびドレイン領域５７を形成し、同時に合わせマークとなる領域の基板表面に高濃度不純物領域６０が形成される。
【０１２９】
次に、図１１の如く、合わせマーク用の絶縁膜を形成する。ソース領域５６、ドレイン領域５７を形成したレジスト５８を残したまま、全面に酸化膜１２０を堆積する。（１１（Ａ））。その後リフトオフによりレジスト５８を除去することで、ソース領域５６およびドレイン領域５７上に酸化膜１２０が残される。図においては左端の合わせマーク用にレジスト５８を窓開けした部分に酸化膜が残され、これを以降の工程において合わせマーク１３０として利用する（図１１（Ｂ））。
【０１３０】
第３工程（図１２）：パッド電極形成領域下方の基板表面に高濃度不純物領域を形成する工程。
【０１３１】
前工程で用いたレジスト層を除去し、新たにレジスト層（不図示）を設け、高濃度不純物領域６１の形成領域、すなわち、パッド電極７７、ゲート配線６２、パッド配線７８の下方となる基板表面のレジスト層を選択的に窓開けするフォトリソグラフィプロセスを行う。この場合、高濃度不純物領域６１が、パッド電極７７と重畳するようにパッド電極７７全面の下方に設けられ、パッド電極７７からはみ出すようなパターンを形成する。ゲート配線６２、パッド配線７８も同様である。
【０１３２】
続いて、このレジスト層をマスクとしてパッド電極７７、ゲート配線６２、パッド配線７８の形成領域およびその周囲の基板表面にｎ型を与える不純物(２９Ｓｉ＋、不純物濃度：１×１０１７ｃｍ−３以上)のイオン注入を行う。
【０１３３】
これにより、パッド電極７７およびゲート配線６２、パッド配線７８の下方の基板表面に高濃度不純物領域６１を形成する。高濃度不純物領域６１は、パッド電極７７およびゲート配線６２と直接接続する。すなわち、パッド電極７７（およびゲート配線６２）全面とコンタクトし、一部パッド電極７７（ゲート電極６２）よりはみ出すように、基板表面に形成される。
【０１３４】
また、高濃度不純物領域６１はパッド配線７８全面の下方にも窒化膜５３を介して設けられ、この場合は何れの直流電位も印加されないフローティング電位の高濃度不純物領域６１となる。
【０１３５】
レジスト除去後イオン注入されたｐ−型領域、ｎ型チャネル層、およびソース領域、ドレイン領域、高濃度不純物領域となるｎ＋型領域の活性化アニールを行う。
【０１３６】
第４工程（図１３）：ソースおよびドレイン領域に第１層目の電極としてのオーミック金属層を付着し第１ソースおよび第１ドレイン電極を形成する工程。
【０１３７】
フォトエッチングプロセスにより酸化膜１２０及び窒化膜５３を除去し、ソース領域５６およびドレイン領域５７を露出して、オーミック金属層６４となるＡｕＧｅ／Ｎｉ／Ａｕの３層を順次真空蒸着して積層する。
【０１３８】
その後、リフトオフによりソース領域５６およびドレイン領域５７上にコンタクトした第１ソース電極６５および第１ドレイン電極６６を残す。引き続いて合金化熱処理により第１ソース電極６５とソース領域５６、および第１ドレイン電極６６とドレイン領域５７のオーミック接合を形成する。
【０１３９】
第５工程（図１４）：チャネル層に第２層目の電極としてのゲート金属層を付着しゲート電極を形成する工程。
【０１４０】
まず図１４（Ａ）では、新たなレジスト層６７を形成し、合わせマーク１３０にマスク合わせを行い、ゲート電極６９、およびゲート配線６２形成領域を選択的に窓開けするフォトリソグラフィプロセスを行う。ゲート電極６９、およびゲート配線６２形成領域に露出したシリコン窒化膜５３をドライエッチングして、ゲート電極６９形成領域のチャネル層５２を露出し、ゲート配線６２形成領域の基板５１を露出する。
【０１４１】
図１４（Ｂ）では、基板５１に第２層目の電極として埋め込みゲート金属層６８となるＰｔ／Ｍｏの２層を順次真空蒸着して積層する。その後レジスト層６７を除去してリフトオフによりチャネル層５２にコンタクトするゲート電極６９を形成し、同時に高濃度不純物領域６１とショットキー接合を形成するゲート配線６２を形成する。
【０１４２】
その後、図１４（Ｃ）のごとく、リフトオフ後ゲート金属層６８の最下層のＰｔを埋め込む熱処理を施す。これにより、ゲート電極６９は基板とのショットキー接合を保ったままチャネル層５２に一部が埋設される。ゲート配線６２も高濃度不純物領域６１に埋め込まれる。
【０１４３】
このように、ＦＥＴの特性向上のため、埋め込みゲート電極構造を採用する場合、ゲート配線６２も、基板表面に埋め込まれる構造となる。ここで、埋め込みゲート金属（Ｐｔ／Ｍｏ）のＰｔは、酸化膜との接着強度が非常に弱く、酸化膜１２０上に、ゲート配線６２を形成することができず、第１および第２の実施形態のように高濃度不純物領域６０上に酸化膜１２０が残る製造方法では、高濃度不純物領域６０とゲート配線６２を重畳させることができない。しかしもともと埋め込みゲート金属は通常のゲート金属に比べて、特に近接して他の素子が基板上に配置されている場合、基板との間で直流的にリーク電流を多く発生させてしまうという問題を抱えている。
【０１４４】
このような場合は、ゲート配線６２下方全面とコンタクトしゲート配線６２からはみ出すように高濃度不純物領域６１を設けると効果的である。本実施形態の製造方法では高濃度不純物領域６１上に酸化膜１２０が残らないためこの構造の実現が可能となる。
【０１４５】
第６工程（図１５）：第１ソース電極および第１ドレイン電極表面およびパッド電極形成領域の基板表面に第３層目の電極としてパッド金属層を付着し、第２ソース電極および第２ドレイン電極と、高濃度不純物領域と直流的に接続するパッド電極を形成する工程。
【０１４６】
図１５（Ａ）のごとく、ゲート電極６９、ゲート配線６２を形成した後、ゲート電極６９周辺のチャネル層５２を保護するために、基板５１表面はシリコン窒化膜よりなるパッシベーション膜７２で被覆される。
【０１４７】
次に図１５（Ｂ）のごとく、このパッシベーション膜７２上にフォトリソグラフィプロセスを行い、第１ソース電極６５、第１ドレイン電極６６のコンタクト部に対して選択的にレジスト（不図示）の窓開けを行い、その部分のパッシベーション膜７２をドライエッチングする。
【０１４８】
また同時にパッド電極形成領域に対して選択的にレジストの窓開けを行い、その部分のパッシベーション膜７２および窒化膜５３をドライエッチングし、レジスト層が除去される。
【０１４９】
これにより、第１ソース電極６５および第１ドレイン電極６６上のパッシベーション膜７２にコンタクト孔が形成され、パッド電極形成領域の基板５１表面が露出する。
【０１５０】
更に図１５（Ｃ）のごとく、基板５１全面に新たなレジスト層（不図示）を塗布してフォトリソグラフィプロセスを行い、第２ソース電極７５および第２ドレイン電極７６、およびパッド電極７７、パッド配線７８形成領域上のレジストを選択的に窓開けするフォトリソグラフィプロセスを行う。
【０１５１】
続いて、第３層目の電極としてのパッド金属層７４となるＴｉ／Ｐｔ／Ａｕの３層を順次真空蒸着して積層し、レジスト層を除去してリフトオフにより第１ソース電極６５、第１ドレイン電極６６にコンタクトする第２ソース電極７５および第２ドレイン電極７６を形成する。
【０１５２】
同時に、基板と直接固着するパッド電極７７を形成し、窒化膜７２上に所定のパターンのパッド配線７８を形成する。パッド電極７７は下方の全面に設けられた高濃度不純物領域６１と直接固着し、直流的に接続する。またパッド配線７８は、下方にフローティング電位の高濃度不純物領域６１を配置することにより、直流的な接続はなくても高周波信号の漏れを防止できる。
【０１５３】
第８工程（図１（Ｄ））：パッド電極上にボンディングワイヤを圧着する工程。
【０１５４】
化合物半導体スイッチ回路装置は前工程を完成すると、組み立てを行う後工程に移される。半導体ウエハはダイシングされて、個別の半導体チップ分離され、フレーム（図示せず）にこの半導体チップを固着した後、ボンディングワイヤ８０で半導体チップの第２パッド電極７７と所定のリード（図示せず）とを接続する。ボンディングワイヤ８０としては金細線を用い、周知のボールボンディングで接続される。その後、トランスファーモールドされて樹脂パッケージングが施される。
【０１５５】
また、図１６のごとく、第３工程の高濃度不純物領域６１形成時のレジストパターンを変更し、パッド電極７７と離間してその周辺に、高濃度不純物領域６１を形成してもよい。例えば、チップ上のスペースが少ない場合には、パッド電極７７と隣合うパッド配線７８またはゲート配線６２間に高濃度不純物領域６１を配置してもよい。
【０１５６】
更に、第１から第３の実施形態を通して、パッド電極７７と直流的に接続する高濃度不純物領域６０、６１のパターンと、ゲート配線６２、パッド配線７８からの高周波リークを防ぐ高濃度不純物領域６０、６１のパターンは、集積化のパターンにより適宜組み合わせが可能である。
【図面の簡単な説明】
【０１５７】
【図１】本発明を説明するための（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図、（Ｄ）断面図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための断面図である。
【図４】本発明を説明するための断面図である。
【図５】本発明を説明するための断面図である。
【図６】本発明を説明するための断面図である。
【図７】本発明を説明するための断面図である。
【図８】本発明を説明するための断面図である。
【図９】本発明を説明するための断面図である。
【図１０】本発明を説明するための断面図である。
【図１１】本発明を説明するための断面図である。
【図１２】本発明を説明するための断面図である。
【図１３】本発明を説明するための断面図である。
【図１４】本発明を説明するための断面図である。
【図１５】本発明を説明するための断面図である。
【図１６】本発明を説明するための断面図である。
【図１７】従来例を説明するための回路図である。
【図１８】従来例を説明するための断面図である。
【図１９】従来例を説明するための断面図である。
【符号の説明】
【０１５８】
５０    動作領域
５１    基板
５２    チャネル層
５３    窒化膜
５８、６３、６７、    レジスト
５６    ソース領域
５７    ドレイン領域
６０、６１  高濃度不純物領域
５５    ｐ−型領域
６４    オーミック金属層
６５    第１ソース電極
６６    第１ドレイン電極
６８    ゲート金属層
６９    ゲート電極
６２    ゲート配線
７２    パッシベーション膜
７４    パッド金属層
７７    パッド電極
７８    パッド配線
８０    ボンディングワイヤ
９１    第１パッド電極
９２    第２パッド電極
１２０  酸化膜
１３０  合わせマーク
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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