(57)【要約】【課題】  回路規模が小さく安定に動作するワード線駆動回路を備える半導体記憶装置を提供する。【解決手段】  ワード線駆動信号１５を第１の電位に向けて駆動する第１の駆動回路１１と、ワード線駆動信号１５を第２の電位に向けて駆動する第２の駆動回路１２と、ワード線駆動信号１５を第３の電位に向けて駆動する第３の駆動回路１３と、駆動制御回路１４とを備える。駆動制御回路１４は、入力信号１６が第１の論理値である時には第１の駆動回路１１を動作させ、入力信号１６が第１の論理値から第２の論理値に遷移する時に第２の駆動回路１２を動作させ、ワード線駆動信号１５が第２の電位に向けて駆動されたことを検出した際に第３の駆動回路１３を動作させる。【選択図】  図１
2005353204.tif 000002
【特許請求の範囲】
【請求項１】
立ち上がり又は立下りに２段階で変化する駆動電位によってワード線を駆動するワード線駆動回路を備える半導体記憶装置において、
ワード線駆動回路は、ワード線の信号レベルを検出して検出結果を出力する検出回路を備え、前記検出回路の出力に基づいてワード線の駆動タイミングを制御するように構成されることを特徴とする半導体記憶装置。
【請求項２】
前記ワード線駆動回路は、前記ワード線を第１の電位から第２の電位に向けて駆動し、  前記検出回路は、前記ワード線が前記第２の電位に向けて駆動されたことを検出し、
前記検出回路の出力に基づいて前記ワード線を第３の電位に向けて駆動することを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
ワード線を第１の電位に向けて駆動する第１の駆動回路と、
前記ワード線を第２の電位に向けて駆動する第２の駆動回路と、
前記ワード線を第３の電位に向けて駆動する第３の駆動回路と、
入力信号が第１の論理値である時には前記第１の駆動回路を動作させ、前記入力信号が前記第１の論理値から第２の論理値に遷移する時に前記第２の駆動回路を動作させ、前記ワード線が前記第２の電位に向けて駆動されたことを検出した際に前記第３の駆動回路を動作させる駆動制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項４】
前記第２の電位は、前記第１の電位と前記第３の電位との間にあることを特徴とする請求項２または３記載の半導体記憶装置。
【請求項５】
前記第１の電位は、前記駆動制御回路の電源電圧より高い電位であり、前記第２の電位は、前記駆動制御回路の接地電位であり、前記第３の電位は、前記接地電位より低い電位であることを特徴とする請求項２または３記載の半導体記憶装置。
【請求項６】
前記第１の電位は、前記駆動制御回路の接地電位より低い電位であり、前記第２の電位は、前記駆動制御回路の電源電圧の電位であり、前記第３の電位は、前記電源電圧より高い電位であることを特徴とする請求項２または３記載の半導体記憶装置。
【請求項７】
前記駆動制御回路は、前記ワード線が前記第２の電位に向けて駆動されたことを検出する論理回路を備え、前記論理回路は、前記駆動制御回路の電源電圧で動作することを特徴とする請求項３記載の半導体記憶装置。
【請求項８】
前記第１の駆動回路および前記第３の駆動回路は、前記入力信号の信号レベルを変換する回路を含むことを特徴とする請求項３記載の半導体記憶装置。
【請求項９】
ワード線を第１の電位に向けて駆動する第１の駆動回路と、
前記ワード線を第２の電位に向けて駆動する第２の駆動回路と、
前記ワード線を第３の電位に向けて駆動する第３の駆動回路と、
前記ワード線を第４の電位に向けて駆動する第４の駆動回路と、
入力信号が第１の論理値である時には前記第１の駆動回路を動作させ、前記入力信号が前記第１の論理値から第２の論理値に遷移する時に前記第２の駆動回路を動作させ、前記ワード線が前記第２の電位に向けて駆動されたことを検出した際に前記第３の駆動回路を動作させ、前記入力信号が前記第２の論理値から第１の論理値に遷移する時に前記第４の駆動回路を動作させ、前記ワード線が前記第４の電位に向けて駆動されたことを検出した際に前記第１の駆動回路を動作させる駆動制御回路と、
を備えることを特徴とする半導体記憶装置。
【請求項１０】
前記第１の電位は、前記駆動制御回路の接地電位より低い電位であり、前記第２の電位は、前記駆動制御回路の電源電圧の電位であり、前記第３の電位は、前記電源電圧より高い電位であり、前記第４の電位は、前記駆動制御回路の接地電位であることを特徴とする請求項９記載の半導体記憶装置。
【請求項１１】
前記駆動制御回路は、前記ワード線が前記第２の電位に向けて駆動されたことを検出する第１の論理回路と、前記ワード線が前記第４の電位に向けて駆動されたことを検出する第２の論理回路とを備え、前記第１および第２の論理回路は、前記駆動制御回路の電源電圧で動作することを特徴とする請求項９記載の半導体記憶装置。
【請求項１２】
前記第１の駆動回路および前記第３の駆動回路は、前記入力信号の信号レベルを変換する回路を含むことを特徴とする請求項９記載の半導体記憶装置。
【請求項１３】
前記半導体記憶装置は、ＤＲＡＭであることを特徴とする請求項１〜１２のいずれか一項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に係り、特にメモリセルにアクセスするワード線の駆動回路を備える半導体記憶装置に係る。
【背景技術】
【０００２】
ワード線と直交するビット線の交点にメモリセルを配置したＤＲＡＭ等の半導体記憶装置が各方面で広く使われている。このような半導体記憶装置において、ワード線のリセット時に、負電位のＶＢＢレベルの浮きを抑制し、メモリセル等のリーク電流を低減するネガティブワード線方式が知られており、例えば特許文献１に開示されている。特許文献１のワード線ドライバ回路は、ワード線を電位ＶＳＳ（接地電位）に引抜いた後に所定の遅延時間を経てＶＳＳより低いＶＢＢ（負電位）まで降下させている。この所定の遅延時間は、ワード線を駆動する信号を発生させる信号発生回路中の遅延回路によって生成される。
【０００３】
また、ワード線のリセット時に、ＶＢＢレベルの浮きを抑制するのと同様に、ワード線の活性化時にＶＰＰ電位の消費を抑制することができる。昇圧電源であるＶＰＰは、電源ＶＤＤからのチャージ・ポンピング方式を用いて、ＤＲＡＭ内部で生成されるため、その回路の変換効率に依存して、ＶＰＰの消費電流ＩＶＰＰと、ＶＤＤの消費電流ＩＶＤＤには、ＩＶＰＰ＝α＊ＩＶＤＤ（αは定数）という計算式が成り立ち、ＩＶＰＰを低減することは、ＤＲＡＭ自身の消費電流ＩＶＤＤの低減に大きな効果を有することが知られている。
【０００４】
【特許文献１】特開平１０−２４１３６１号公報  （図３、図５、図８）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ワード線を一旦ＧＮＤ（接地電位）レベルへ引抜いた後、ＶＢＢレベルへの引抜き開始のタイミングは、ＶＢＢレベルの浮きなどを抑える意味で非常に重要であり、タイミングの制御は、先に述べたように、ディレイ素子（遅延回路）を使った信号発生回路（タイミングジェネレータ）から発生される信号によってなされる。ところで、信号発生回路は、ＤＲＡＭのチップ内部に複数個が散在しており、ある特定個所のタイミングジェネレータから発生された制御信号では、回路のレイアウト的な場所に依存するスキューずれに対応することができない。このため信号発生回路内でのタイミング制御を行う場合は、ディレイ素子が各回路に対し必要となり、ブロックサイズの増大を招いてしまう。
【０００６】
また、ＤＲＡＭの試験で良く用いられるテストモードには、ワード線を通常動作時の数倍から数十倍活性化させる場合がある。このような場合、ワード線の立下り時間（Fall時間）が通常よりも長くなり、ＧＮＤからＶＢＢへの引抜きタイミングの切替えも、活性化の時間に応じた制御が必要となる。このため、タイミングジェネレータでのディレイ素子を複数個用意して、動作モードによって、ディレイ素子を切替えるなどを行う必要があり回路が複雑化してしまう。
【０００７】
さらに、電源ＶＤＤのレベル変動があると、ディレイ素子における遅延時間が変化してしまい引抜き開始のタイミングを安定に制御できなくなってしまう虞がある。
【０００８】
したがって、本発明の目的は、回路規模が小さく安定に動作するワード線駆動回路を備える半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
前記目的を達成する本発明の一つのアスペクトに係る半導体記憶装置は、立ち上がり又は立下りに２段階で変化する駆動電位によってワード線を駆動するワード線駆動回路を備える半導体記憶装置である。この半導体記憶装置において、ワード線駆動回路は、ワード線の信号レベルを検出して検出結果を出力する検出回路を備え、検出回路の出力に基づいてワード線の駆動タイミングを制御するように構成される。
【００１０】
ワード線駆動回路は、ワード線を第１の電位から第２の電位に向けて駆動し、検出回路は、ワード線が第２の電位に向けて駆動されたことを検出し、検出回路の出力に基づいてワード線を第３の電位に向けて駆動するようにしてもよい。
【００１１】
本発明の他のアスペクトに係る半導体記憶装置は、ワード線を第１の電位に向けて駆動する第１の駆動回路と、ワード線を第２の電位に向けて駆動する第２の駆動回路と、ワード線を第３の電位に向けて駆動する第３の駆動回路と、を備える。また、入力信号が第１の論理値である時には第１の駆動回路を動作させ、入力信号が第１の論理値から第２の論理値に遷移する時に第２の駆動回路を動作させ、ワード線が第２の電位に向けて駆動されたことを検出した際に第３の駆動回路を動作させる駆動制御回路を備える。
【００１２】
第２の電位は、第１の電位と第３の電位との間にあってもよい。
【００１３】
また、第１の電位は、駆動制御回路の電源電圧より高い電位であり、第２の電位は、駆動制御回路の接地電位であり、第３の電位は、接地電位より低い電位であってもよい。
【００１４】
さらに、第１の電位は、駆動制御回路の接地電位より低い電位であり、第２の電位は、駆動制御回路の電源電圧の電位であり、第３の電位は、電源電圧より高い電位であってもよい。
【００１５】
また、駆動制御回路は、ワード線が第２の電位に向けて駆動されたことを検出する論理回路を備え、論理回路は、駆動制御回路の電源電圧で動作するようにしてもよい。
【００１６】
さらに、第１の駆動回路および第３の駆動回路は、入力信号の信号レベルを変換する回路を含んでもよい。
【００１７】
本発明のさらに他のアスペクトに係る半導体記憶装置は、ワード線を第１の電位に向けて駆動する第１の駆動回路と、ワード線を第２の電位に向けて駆動する第２の駆動回路と、ワード線を第３の電位に向けて駆動する第３の駆動回路と、ワード線を第４の電位に向けて駆動する第４の駆動回路と、を備える。また、入力信号が第１の論理値である時には第１の駆動回路を動作させ、入力信号が第１の論理値から第２の論理値に遷移する時に第２の駆動回路を動作させ、ワード線が第２の電位に向けて駆動されたことを検出した際に第３の駆動回路を動作させ、入力信号が第２の論理値から第１の論理値に遷移する時に第４の駆動回路を動作させ、ワード線が第４の電位に向けて駆動されたことを検出した際に第１の駆動回路を動作させる駆動制御回路を備える。
【００１８】
第１の電位は、駆動制御回路の接地電位より低い電位であり、第２の電位は、駆動制御回路の電源電圧の電位であり、第３の電位は、電源電圧より高い電位であり、第４の電位は、駆動制御回路の接地電位であってもよい。
【００１９】
また、駆動制御回路は、ワード線が第２の電位に向けて駆動されたことを検出する第１の論理回路と、ワード線が第４の電位に向けて駆動されたことを検出する第２の論理回路とを備え、第１および第２の論理回路は、駆動制御回路の電源電圧で動作するようにしてもよい。
【００２０】
さらに、半導体記憶装置は、ＤＲＡＭであってもよい。
【発明の効果】
【００２１】
本発明によれば、ワード線駆動信号の立上りあるいは立下りにおいて、ワード線駆動信号の信号レベルを駆動制御回路中でフィードバックし、ワード線駆動信号自身のレベルの変化を検出して２段階動作を行うように制御する。したがって、２段階動作を行わせるための制御回路やディレイ素子を外部に備える必要がなく簡単な回路構成で実現することができる。また、２段階動作を行わせるためのタイミング調整も不要で安定に動作する。
【発明を実施するための最良の形態】
【００２２】
本発明の実施形態に係る半導体記憶装置のワード線の駆動回路のブロック図を図１に示す。図１において、半導体記憶装置のワード線の駆動回路は、ワード線駆動信号１５を第１の電位に向けて駆動する第１の駆動回路１１と、ワード線駆動信号１５を第２の電位に向けて駆動する第２の駆動回路１２と、ワード線駆動信号１５を第３の電位に向けて駆動する第３の駆動回路１３と、駆動制御回路１４とを備える。駆動制御回路１４は、入力信号１６が第１の論理値である時には第１の駆動回路１１を動作させ、入力信号１６が第１の論理値から第２の論理値に遷移する時に第２の駆動回路１２を動作させ、ワード線駆動信号１５が第２の電位に向けて駆動されたことを検出した際に第３の駆動回路１３を動作させる。
【００２３】
ワード線の駆動回路は、以上のように構成され、ワード線駆動信号１５の立上りあるいは立下りにおいて、第２の電位と第３の電位との２段階動作で電位を変化させる。この２段階引抜き動作を、ワード線駆動信号１５の信号レベルを駆動制御回路１４にフィードバックすることで行う。したがって、ワード線駆動信号１５自身のレベルの変化を用いて２段階動作を行うので、２段階動作を行わせるための制御回路やディレイ素子を外部に備える必要がない。また、２段階動作を行わせるためのタイミング調整も不要である。
【実施例１】
【００２４】
次に具体的な回路の例を実施例に基づき詳しく説明する。図２は、本発明に関係する主要部となるＤＲＡＭのワード線駆動回路に関わる回路ブロック図を示す図である。ＤＲＡＭは、複数のメモリブロック又はバンクを構成するようチップが全体として８分割される。８つに分割された各々のブロックには、それぞれが同様な構成のメモリセルアレイ４０が含まれ、メモリセルアレイ４０の両側にサブ・ワード・ドライバ３０が配置される。各メモリセルアレイ４０の一端に沿ってＹデコーダＹＤＥＣが設けられ、ＹデコーダＹＤＥＣと直交する方向にＸデコーダＸＤＥＣが配置される。ＸデコーダＸＤＥＣから縦方向に延びる不図示のサブワード線と、ＹデコーダＹＤＥＣから延びるＹ選択線とによって選択されるメモリセルがアクセスされる。
【００２５】
図２において、タイミングジェネレータ２０は、ＤＲＡＭにおけるロウアドレスストローブ（ＲＡＳ）信号とローアドレス信号とを入力し、所定のメモリセルアレイ４０にアクセスするために対応するワード線駆動回路１０に信号ＩＮ１ａ（ＩＮ１ｂ）を出力する。ワード線駆動回路１０は、タイミングジェネレータ２０から入力される信号を元にサブ・ワード・ドライバ３０を駆動する。サブ・ワード・ドライバ３０は、所定のメモリセルアレイ４０に接続され、ワード線駆動回路１０の出力信号ＯＵＴ１ａ（ＯＵＴ１ｂ）にしたがってメモリセルアレイ４０中のメモリセルを駆動する。
【００２６】
以上のような構成においてワード線駆動回路１０は、ワード線の立上り／立下り（Rise/Fall）において、出力信号（ＯＵＴ１ａ、ＯＵＴ１ｂ）を２段階に電位変化させるように制御する。次にワード線駆動回路１０の詳細について説明する。
【００２７】
図３は、本発明の第１の実施例に係る半導体記憶装置のワード線の駆動回路を示す回路図である。図３において、駆動回路は、ＮチャネルＦＥＴＱ１、Ｑ２、Ｑ７、Ｑ８、Ｑ１１、Ｑ１２、Ｑ１４、Ｑ１５、ＰチャネルＦＥＴＱ３、Ｑ４、Ｑ５、Ｑ６、Ｑ９、Ｑ１０、Ｑ１３、インバータ回路ＩＮＶ１、ＩＮＶ２、ＩＮＶ３、ＩＮＶ４、ＩＮＶ５、ＮＡＮＤ回路ＮＡＮＤ１、ＮＡＮＤ２を備える。
【００２８】
駆動回路の入力信号ＩＮ１は、インバータ回路ＩＮＶ１に入力される。インバータ回路ＩＮＶ１の出力信号は、ＦＥＴＱ２のゲート、インバータ回路ＩＮＶ２の入力端、ＮＡＮＤ回路ＮＡＮＤ１の一方の入力端、ＮＡＮＤ回路ＮＡＮＤ２の一方の入力端に供給される。インバータ回路ＩＮＶ２の出力端は、ＦＥＴＱ１のゲートに接続される。
【００２９】
また、駆動回路の出力信号ＯＵＴ１は、ＮＡＮＤ回路ＮＡＮＤ１の他方の入力端に入力され、ＮＡＮＤ回路ＮＡＮＤ１の出力端は、ＦＥＴＱ５のゲート、インバータ回路ＩＮＶ３の入力端、ＮＡＮＤ回路ＮＡＮＤ２の他方の入力端に接続される。ＮＡＮＤ回路ＮＡＮＤ２の出力端は、インバータ回路ＩＮＶ４の入力端に接続され、インバータ回路ＩＮＶ４の出力端は、ＦＥＴＱ１０のゲート、インバータ回路ＩＮＶ５の入力端に接続される。インバータ回路ＩＮＶ５の出力端は、ＦＥＴＱ９のゲートに接続される。
【００３０】
ＦＥＴＱ１、Ｑ２、Ｑ３、Ｑ４は、レベル変換回路２１を構成する。ＦＥＴＱ１、Ｑ２のソースは、接地される。ＦＥＴＱ１のドレインとＦＥＴＱ３のドレインとＦＥＴＱ４のゲートとが接続され、さらにＦＥＴＱ１３のゲートに接続される。また、ＦＥＴＱ２のドレインとＦＥＴＱ４のドレインとＦＥＴＱ３のゲートとが接続される。さらに、ＦＥＴＱ４とＦＥＴＱ３のソースは、電源ＶＰＰに接続される。
【００３１】
また、ＦＥＴＱ５、Ｑ６、Ｑ７、Ｑ８は、レベル変換回路２２を構成する。ＦＥＴＱ７、Ｑ８のソースは、電源ＶＢＢに接続される。ＦＥＴＱ７のドレインとＦＥＴＱ５のドレインとＦＥＴＱ８のゲートとが接続され、さらにＦＥＴＱ１４のゲートに接続される。また、ＦＥＴＱ８のドレインとＦＥＴＱ６のドレインとＦＥＴＱ７のゲートとが接続される。さらに、ＦＥＴＱ５とＦＥＴＱ６のソースは、電源ＶＤＤに接続される。
【００３２】
さらに、ＦＥＴＱ９、Ｑ１０、Ｑ１１、Ｑ１２は、レベル変換回路２３を構成する。ＦＥＴＱ１１、Ｑ１２のソースは、電源ＶＢＢに接続される。ＦＥＴＱ１１のドレインとＦＥＴＱ９のドレインとＦＥＴＱ１２のゲートとが接続され、さらにＦＥＴＱ１５のゲートに接続される。また、ＦＥＴＱ１２のドレインとＦＥＴＱ１０のドレインとＦＥＴＱ１１のゲートとが接続される。さらに、ＦＥＴＱ９とＦＥＴＱ１０のソースは、電源ＶＤＤに接続される。
【００３３】
一方、ＦＥＴＱ１３のソースは、電源ＶＰＰに接続され、ドレインは、ＦＥＴＱ１４のドレイン、ＦＥＴＱ１５のドレインと接続され、出力端子ＯＵＴ１となっている。ＦＥＴＱ１４のソースは接地され、ＦＥＴＱ１５のソースは、電源ＶＢＢに接続される。
【００３４】
以上のような構成の駆動回路は、入力信号ＩＮ１によって、ワード線への電圧供給源となる出力信号ＯＵＴ１を制御する回路であり、入力信号ＩＮ１は、接地（ＧＮＤ）／ＶＤＤ間の振幅であるのに対し、出力信号ＯＵＴ１は、ＶＢＢ（負電位）／ＶＰＰ（ワード昇圧電位）間の振幅となる。この振幅変換のために、レベル変換回路２１、２２、２３とそれぞれの出力に接続されるＦＥＴＱ１３、Ｑ１４、Ｑ１５を備えている。レベル変換回路２１は、ＶＤＤ／ＶＰＰ間のレベル変換回路であり、レベル変換回路２２、２３は、ＧＮＤ／ＶＢＢ間のレベル変換を司る。一方、出力信号ＯＵＴ１は、ＮＡＮＤ回路ＮＡＮＤ１へフィードバックされ、出力信号ＯＵＴ１のレベル状態（ＶＰＰもしくはＶＢＢ）によって、ＮＡＮＤ回路ＮＡＮＤ１が反転するように動作する。
【００３５】
次に、図３に示す駆動回路の動作について説明する。図４は、本発明の第１の実施例に係る半導体記憶装置のワード線の駆動回路のタイミングチャートを表す図である。ネガティブワード線方式を用いたＤＲＡＭにおいて、プリチャージ状態では、入力信号ＩＮ１は、ＧＮＤレベルに固定され、出力信号ＯＵＴ１は、ＶＢＢレベル（負電位）に固定されている。この状態から、アクティブコマンドなどを受けとってＤＲＡＭが活性化すると、チップ内部のタイミングジェネレータ等から発生された入力信号ＩＮ１は、ＶＤＤレベルに遷移する。入力信号ＩＮ１は、ＧＮＤ／ＶＤＤ間のレベル遷移であるが、レベル変換回路２１、２２、２３のレベル変換によって、出力信号ＯＵＴ１は、ＶＢＢ／ＶＰＰ間のレベル遷移になる。入力信号ＩＮ１のＧＮＤからＶＤＤへの遷移を受けて、出力信号ＯＵＴ１に接続される各ＦＥＴＱ１３、Ｑ１４、Ｑ１５の各ゲートの信号ＰＧ１１、ＮＧ１１、ＮＧ１２の電位は、図３に示すように変化し、出力信号ＯＵＴ１がＶＢＢからＶＰＰレベルまで変化する。入力信号ＩＮ１は、ＤＲＡＭ外部からのアドレス情報を含んでおり、ＤＲＡＭ内部のワード線を選択的に昇圧する。
【００３６】
次に、ＤＲＡＭがアクティブ状態からプリチャージコマンドを受け取ると、ワード線などをリセット状態に戻す。この時、ＶＰＰレベルまで昇圧された出力信号ＯＵＴ１を、一旦、ＦＥＴＱ１４を介してＧＮＤレベル付近まで引抜き、出力信号ＯＵＴ１のレベルがＮＡＮＤ回路ＮＡＮＤ１のスレッショルド電位を下まわると、ＦＥＴＱ１４をオフさせるとほぼ同時に、ＦＥＴＱ１５をオンさせて、最終的に出力信号ＯＵＴ１をＶＢＢレベルまで引抜く。すなわち、ＶＰＰレベルまでチャージされた電荷を、ＶＢＢレベルへ一気に放電するのではなく、一旦、ＧＮＤへ放電し、ＧＮＤレベルとなった信号ＯＵＴ１をＶＢＢレベルまで電位降下させる。これによりワード線リセット時のＶＢＢレベルの浮きを抑えることができる。
【００３７】
駆動回路を以上説明した回路構成とすることで、一本の入力信号線を元に一本の出力信号線（ワード線）を駆動することができる。一般に駆動回路がＤＲＡＭチップ内部に多く散在する場合、リセット時の２段階引抜きの切替えタイミングのレイアウト的なスキューずれが生じる虞があるが、実施例の駆動回路によれば駆動回路自身で切替えタイミングを制御するので、スキューずれの調整が不要となる。また、ＤＲＡＭで多く用いられるテストモードなどでは、通常の数倍から数十倍のワード線選択動作があるが、このテストモード時にも、各々の動作に合わせたタイミング調整を行うことなく、２段階引き抜き動作の切替えを確実に行うことができる。さらに、遅延回路を用いることなく切替えタイミングを制御するので、ＶＤＤの変動によるタイミングずれをほとんど生じない。またさらに、ＶＢＢあるいはＶＰＰへの切替えタイミングは、ワード線のＧＮＤへの立下りあるいはＶＤＤへの立上りのタイミングを元に制御されるので、ＶＢＢあるいはＶＰＰの電圧変化があっても、切替えタイミングが変動することはない。
【実施例２】
【００３８】
図５は、本発明の第２の実施例に係る半導体記憶装置のワード線の駆動回路を示す回路図である。第２の実施例の駆動回路は、第１の実施例の駆動回路に対し、立上りでも２段階動作をするように回路を付加したものである。図５において図３と同一の符号は、同一物あるいは相当物を表し説明を省略する。図５では、図３に対してＦＥＴＱ１６、ＮＯＲ回路ＮＯＲ１、ＮＯＲ２、インバータ回路ＩＮＶ６が追加されている。
【００３９】
ＦＥＴＱ１６のソースは、ＶＤＤに接続され、ドレインは、ＦＥＴＱ１３のドレイン、ＦＥＴＱ１４のドレイン、ＦＥＴＱ１５のドレインと接続され、駆動回路の出力信号ＯＵＴ２を発生している。さらに、ＦＥＴＱ１６のドレインは、ＮＯＲ回路ＮＯＲ１の一方の入力端に接続される。インバータ回路ＩＮＶ１の出力は、ＮＯＲ回路ＮＯＲ１の他方の入力端、ＮＯＲ回路ＮＯＲ２の一方の入力端、ＮＡＮＤ回路ＮＡＮＤ２の一方の入力端に接続される。
【００４０】
ＮＯＲ回路ＮＯＲ１の出力は、ＮＯＲ回路ＮＯＲ２の他方の入力端、ＦＥＴＱ１３のゲートに接続される。ＮＯＲ回路ＮＯＲ２の出力は、インバータ回路ＩＮＶ６に入力され、インバータ回路ＩＮＶ６の出力は、ＦＥＴＱ２のゲート、インバータ回路ＩＮＶ２の入力端に供給される。
【００４１】
以上のように構成される図５の駆動回路は、出力信号ＯＵＴ２のリセット側（立下り側あるはFall側）の動作は、実施例１と同様であるが、Rise側（立上り側）では、ＦＥＴＱ１６による２段階切替え回路を設け、出力信号ＯＵＴ２のレベルをＮＯＲ回路ＮＯＲ１へフィードバックすることで、出力信号ＯＵＴ２の立上り（Rise）動作を２段階で行う回路構成となっている。
【００４２】
次に、図５に示す駆動回路の動作について説明する。図６は、本発明の第２の実施例に係る半導体記憶装置のワード線の駆動回路のタイミングチャートを表す図である。
【００４３】
ＤＲＡＭのアクティブ動作時、駆動回路は、入力信号ＩＮ２の立上りを受けて、ＮＯＲ回路ＮＯＲ１の出力である信号ＮＧ２３が立上り、ソースがＶＤＤに接続されたＦＥＴＱ１６を介して、出力信号ＯＵＴ２が一旦、ＶＤＤ−Ｖｔｎ（ＶｔｎはＦＥＴＱ１６の電圧降下分）に向けて電位上昇する。この出力信号ＯＵＴ２のレベルを受けて、ＮＯＲ回路ＮＯＲ１が反転し、信号ＮＧ２３が立下り、ＦＥＴＱ１のドレインの信号である信号ＰＧ２１が立下り、出力信号ＯＵＴ２は、オンしたＦＥＴＱ１３を介してＶＰＰレベルまで昇圧される。
【００４４】
図５に示す駆動回路は、出力信号ＯＵＴ２の立上りで以上のように動作し、２段階引き抜き動作の切替えを確実に行うことができる。なお、出力信号ＯＵＴ２の立下りの動作は、実施例１で説明したと同様である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施形態に係る半導体記憶装置のワード線の駆動回路を表すブロック図である。
【図２】本発明の第１の実施例に係る半導体記憶装置の主要部を示す回路図である。
【図３】本発明の第１の実施例に係る半導体記憶装置のワード線の駆動回路を示す回路図である。
【図４】本発明の第１の実施例に係る半導体記憶装置のワード線の駆動回路のタイミングチャートを表す図である。
【図５】本発明の第２の実施例に係る半導体記憶装置のワード線の駆動回路を示す回路図である。
【図６】本発明の第２の実施例に係る半導体記憶装置のワード線の駆動回路のタイミングチャートを表す図である。
【符号の説明】
【００４６】
１０  ワード線駆動回路
１１  第１の駆動回路
１２  第２の駆動回路
１３  第３の駆動回路
１４  駆動制御回路
１５  ワード線駆動信号
１６  入力信号
２０  タイミングジェネレータ
２１、２２、２３  レベル変換回路
３０  サブ・ワード・ドライバ
４０  メモリセルアレイ
ＩＮＶ１〜ＩＮＶ６  インバータ回路
ＮＡＮＤ１、ＮＡＮＤ２  ＮＡＮＤ回路
ＮＯＲ１、ＮＯＲ２  ＮＯＲ回路
Ｑ１〜Ｑ１６  ＦＥＴ
【図１】
2005353204.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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