(57)【要約】【目的】  不揮発性メモリセルの低電圧領域における誤読出し等を防止し、ベリファイ動作における読み出しマージンを確保する。【構成】  電圧検知信号ＶＤＴ０は、電源電圧ＶＤＤが設定値を越えると“Ｈ”となり、電源電圧ＶＤＤが設定値以下のときには“Ｌ”となる。センスアンプ内で、電圧検知信号ＶＤＴ０が“Ｈ”になると、トランジスタＱｐ１１がオンとなり、トランジスタＱｎ４の駆動力が増大し、出力信号ＯＵＴの電圧の変化幅が大きくなって、センスレベル電流が増大する。通常読み出し時には“Ｌ”でベリファイ時には“Ｈ”となる制御信号Ｓ１を入力する端子と、論理積の否定回路ＮＡＮＤ７１と、トランジスタＱｐ７１とが設けられている。ベリファイ動作において、通常読み出しの際とはセンスレベル電流あるいはデータ線電圧を切り換えることにより、十分なマージンを持った判定を行うことができる。【選択図】        図１９
2005353276.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルと、
上記メモリセルに接続されるデータ線と、
上記データ線に接続され、センスアンプの駆動を制御する制御信号に基づき上記データ線に流れる電流を制御する電流制御手段とを備え、上記メモリセルに流れる電流を複数のセンスレベル電流で判定する半導体装置であって、
上記電流制御手段は、第１から第３のセンスレベル電流を含む３つ以上のセンスレベル電流を制御できるものであって、
第１のセンスレベル電流は第２のセンスレベル電流よりも高く、第２のセンスレベル電流は第３のセンスレベル電流よりも高く、
第１のステップで第２のセンスレベル電流で判定を行い、
第２のステップで、メモリセルの電流が第２のセンスレベル電流よりも大きい場合は第１のセンスレベル電流で判定を行い、メモリセルの電流が第２のセンスレベル電流よりも小さい場合は第３のセンスレベル電流で判定を行うことを特徴とする半導体装置。
【請求項２】
メモリセルと、
上記メモリセルに接続されるデータ線と、
上記データ線に接続され、センスアンプの駆動を制御する制御信号に基づき上記データ線に流れる電流を制御する電流制御手段とを備え、上記メモリセルに流れる電流を複数のセンスレベル電流を用いて判定する半導体装置であって、
上記電流制御手段は、第１から第３のセンスレベル電流を含む３つ以上のセンスレベル電流を有するものであって、複数の異なるトランジスタが前記データ線に並列に接続され、前記トランジスタのそれぞれのドレインに上記第１から第３のセンスレベル電流を判定する回路が接続されたものであり、
上記第１から第３のセンスレベル電流を判定する回路は同時に判定動作を行うことが可能に構成されていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリセルとその周辺回路とを備えた半導体装置に係り、特にフラッシュＥＥＰＲＯＭに関するものである。
【背景技術】
【０００２】
近年、低電圧動作の電気的書き込み可能な不揮発性メモリの需要が高まっている。この低電圧動作の不揮発性メモリにおいて技術的に重要なものとしてセンスアンプがある。ここでは、従来のセンスアンプ回路について説明する。
【０００３】
まず、図４０のセンスアンプ回路図について説明する。このセンスアンプ回路は、制御信号ＳＡＥ及びデータ線信号ＤＬを２つの入力端子から受けて、出力端子から出力信号ＯＵＴを出力するものである。
【０００４】
センスアンプ回路内において、否定回路ＩＮＶ１は、入力端子から制御信号ＳＡＥを入力し、これを反転した信号Ｎ１を出力するものである。符号Ｑｐ１及びＱｎ１は、否定回路ＩＮＶ１の出力信号Ｎ１を反転するためのＣＭＯＳインバータを構成するＰチャネル型ＭＯＳトランジスタ及びＮチャネル型ＭＯＳトランジスタを示す。各トランジスタＱｐ１，Ｑｎ１のゲートには否定回路ＩＮＶ１の出力信号Ｎ１が印加される。また、Ｐチャネル型ＭＯＳトランジスタＱｐ１のソースは電源電圧ＶＤＤを供給する端子に接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ１のソースは接地に接続されている。そして、各トランジスタＱｐ１，Ｑｎ１のドレインは共通の信号線に接続され、信号Ｎ１の反転信号Ｎ２がこの共通の信号線を介して出力される。
【０００５】
符号Ｑｐ２，Ｑｐ３はそれぞれ否定回路ＩＮＶ１の出力信号Ｎ１をゲートに受けるＰチャネル型ＭＯＳトランジスタを示し、符号Ｑｎ２，Ｑｎ３はＣＭＯＳインバータの出力信号Ｎ２をゲートに受けるＮチャネル型ＭＯＳトランジスタを示す。Ｐチャネル型ＭＯＳトランジスタＱｐ２，Ｑｐ３のソースはそれぞれ電源電圧ＶＤＤを供給する端子に接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ２のソースはそれぞれデータ線（信号線Ｌ１）に接続されている。また、各トランジスタＱｐ２，Ｑｎ２のドレインが互いに接続され、各トランジスタＱｐ３，Ｑｎ３のドレインが互いに接続されている。そして、各トランジスタＱｐ３，Ｑｎ３のドレインに接続される信号線を介して信号Ｎ３が出力される。
【０００６】
符号Ｑｐ４は接地電位ＶＳＳをゲートに受けるＰチャネル型ＭＯＳトランジスタを示し、符号Ｑｎ４は信号Ｎ３をゲートに受けるＮチャネル型ＭＯＳトランジスタを示し、符号Ｑｎ５は制御信号ＳＡＥをゲートに受けるＮチャネル型ＭＯＳトランジスタを示す。トランジスタＱｐ４のソースは電源電位ＶＤＤの供給端子に接続され、ドレインはトランジスタＱｎ４のドレインに接続されている。トランジスタＱｎ４のソースはトランジスタＱｎ５のドレインに接続され、トランジスタＱｎ５のソースは接地に接続されている。この３つのトランジスタＱｐ４，Ｑｎ４，Ｑｎ５により出力部が構成され、各トランジスタＱｐ４，Ｑｎ４のドレインに共通に接続される信号線を介して、センスアンプ回路の出力信号ＯＵＴが出力される。
【０００７】
また、トランジスタＱｎ４のゲートと接地との間には、トランジスタＱｎ４のゲートから接地側に電荷を逃すためのＮチャネル型ＭＯＳトランジスタＱｎ６が介設されている。また、トランジスタＱｎ２のゲートと接地との間にはＮチャネル型ＭＯＳトランジスタＱｎ８が介設されており、このトランジスタＱｎ８のゲートはデータ線（信号線Ｌ１）に接続されている。さらに、信号線Ｌ１と接地との間にＮチャネル型ＭＯＳトランジスタＱｎ７が介設されていて、このトランジスタＱｎ７のゲートには否定回路ＩＮＶ１の出力信号Ｎ１が入力されている。
【０００８】
以上の構成により、このセンスアンプ回路は、下記の動作を行う。
【０００９】
制御信号ＳＡＥが“Ｈ”で、かつデータ線（信号線Ｌ１）から接地に電流が流れない場合、下記のように作動する。否定回路ＩＮＶ１の出力信号Ｎ１が“Ｌ”になるので、ＣＭＯＳインバータのトランジスタＱｐ１がオフにトランジスタＱｎ１がオンになって、ＣＭＯＳインバータからの出力信号Ｎ２の電位レベルは高くなる。そのため、次段の各トランジスタＱｐ２，Ｑｐ３，Ｑｎ２，Ｑｎ３はいずれもオンになるが、データ線信号ＤＬの電位レベルが高くなるので、トランジスタＱｎ８がオンし始め、それに伴い、信号Ｎ２の電位レベルが低下してトランジスタＱｎ２，Ｑｎ３がオフし始める。その結果、出力信号Ｎ３が高い電位レベルとなると、トランジスタＱｎ４のゲート電位が高くなって、トランジスタＱｎ４が作動することで、出力信号ＯＵＴは“Ｌ”となる。
【００１０】
また、制御信号ＳＡＥが“Ｈ”で、かつデータ線から接地に電流が流れる場合、下記のように作動する。上述の場合と同様に、ＣＭＯＳインバータからの出力信号Ｎ２の電位レベルは高くなるので、次段の各トランジスタＱｐ２，Ｑｐ３，Ｑｎ２，ＱＮ３がいずれもオンになる。しかし、データ線（信号線Ｌ１）に接続されたメモリセルがオン状態であるため、データ線信号ＤＬの電位が低くなり、トランジスタＱｎ８がオフ状態に維持される。したがって、信号Ｎ２の電位レベルは高く、信号Ｎ３の電位レベルが低くなり、トランジスタＱｎ４がオフとなることで、出力信号ＯＵＴは“Ｈ”となる。
【００１１】
一方、制御信号ＳＡＥが“Ｌ”の場合、各トランジスタＱｐ２，Ｑｐ３，Ｑｎ２，Ｑｎ３がいずれもオフとなり、トランジスタＱｎ５もオフとなる。したがって、出力部からの出力信号ＯＵＴは常に“Ｈ”となる。このとき、トランジスタＱｎ６，Ｑｎ７はいずれもオンとなるので、トランジスタＱｎ４，Ｑｎ８のゲートから電荷が接地側に逃され、トランジスタＱｎ４，Ｑｎ８のゲート電位は低電位に保持される。
【００１２】
なお、高速動作を実現するため、信号Ｎ３の容量が小さくなるようにトランジスタＱｐ３，Ｑｎ３のサイズを小さくしている。また、トランジスタＱｐ３，Ｑｎ３の前段側にトランジスタＱｐ２，Ｑｎ２が設けられていることで、データ線側に電荷が迅速に供給され、トランジスタＱｎ８の作動を相俟って、回路動作を高速化するようにしている。
【００１３】
図４１は、上記センスアンプ回路における電源電圧ＶＤＤとセンスレベル電流の関係を示す特性図である。ここで、センスレベル電流とは、センスアンプ回路の出力信号ＯＵＴの論理電圧が遷移するときつまりトランジスタＱｎ４がオン・オフ切換わるときにデータ線に流れる電流のことである。上述のように、データ線にあるレベル以上の電流が流れるとき出力信号ＯＵＴの論理電圧が“Ｈ”となり、データ線にあるレベル以上の電流が流れないとき出力信号ＯＵＴの論理電圧が“Ｌ”となる。言い換えると、センスレベル電流以上のメモリセルオン電流があるメモリセルが低しきい値状態のメモリセルであり、センスレベル電流以上のメモリセルオン電流が流れないメモリセルが高しきい値状態のメモリセルである。ここで、図４１の曲線ＶＳＡＬＣ１に示すように、上記従来のセンスアンプ回路では、センスレベル電流は電源電圧ＶＤＤが高くなるにつれて増大し、しかも電源電圧ＶＤＤが増大するとセンスレベル電流の増大率が高くなるという特性がある。
【００１４】
また、図４２は電源電圧とデータ線電圧との関係を示す特性図である。図４２の特性線ＶＤＬＣ１に示すように、データ線電圧は電源電圧ＶＤＤが高くなるにつれて高くなるという特性がある。
【００１５】
さらに、図４３は、電源電圧ＶＤＤとセンスレベル電流及びメモリセル電流との関係を示す特性図である。曲線ＳＡＬＣ４はセンスレベル電流の変化特性を示し、曲線ＭＣＯＮ０はメモリセルオン電流の変化特性を示す。メモリセルオン電流とは、不揮発性メモリセルを構成するＦＥＴにおいてフローティングゲートに負の電荷が蓄積されていないとき（消去状態）のソース・ドレイン間に流れる電流の電源電圧に対する特性である。同図に示すように、センスレベル電流の特性曲線ＳＡＬＥＶ０は上記図４１に示す特性曲線と同様に下に凸の形状である。一方、メモリセル電流は基本的にＭＩＳＦＥＴのソース・ドレイン間電流の特性と同じ特性を有するので、メモリセル電流の特性曲線ＭＣＯＮ０は、電源電圧の増大につれて増大するものの次第に飽和状態に近付くつまり上に凸であるという特性がある。
【００１６】
なお、メモリセルオン電流に対し、メモリセルオフ電流（又はメモリセルオフリーク電流）がある。ここでいうメモリセルオフ電流とは、本来メモリセルに電流が流れるべきでないときに流れる電流のことである。これには、下記２つの場合がある。１つは、不揮発性メモリセルを構成するＦＥＴにおいて負の電荷が蓄積されているとき（書き込み状態）、言い換えるとメモリセルトランジスタのしきい値が高く設定されているときに、メモリセルのコントロールゲートを選択状態にすると、負の電荷の蓄積が不十分でしきい値が十分高くないために電流が流れる場合である。もう一つは、当該メモリセルのコントロールゲートを非選択状態にしているのに、メモリセルトランジスタがデプレッション型になっているために電流が流れる場合である。
【００１７】
そして、センスアンプ内では、各部のトランジスタのしきい値の調整によって、上記センスレベル電流がメモリセルオン電流とメモリセルオフ電流との中間になるように設定されている。
【００１８】
また、フラッシュメモリでは、フローティングゲートに電荷を注入し（書き込み）あるいは引き抜いて（消去）メモリセルトランジスタのしきい値をある範囲に設定することで、データを記憶している。例えば、１つのメモリセルで２種類のデータを記憶できるようにする場合には、“Ｈ”と“Ｌ”の２種類のしきい値を設定すれば済むし、１つのメモリセルで３種類のデータを記憶できるようにする場合には、“Ｈ”と“Ｌ”だけでなくその中間状態のしきい値に設定することになる。その際、しきい値の設定が適正に行われているか否かを確認する動作が必要であり、これをベリファイ動作という。このベリファイ動作は、下記の手順で行われる。
【００１９】
書き込み状態にあるつまりしきい値を高く設定したメモリセルのベリファイ動作では、メモリセルのワード線を選択状態にして、メモリセルに電流が流れるか否かを、上述のセンスレベル電流によって判定する。センスレベル電流が流れず、センスアンプ回路の出力信号ＯＵＴが“Ｌ”になると、メモリセルが正常に高しきい値状態であることが確認される。
【００２０】
消去状態にあるつまりしきい値を低く設定したメモリセルのベリファイ動作では、まず、メモリセルのワード線を選択状態にして、メモリセルに電流が流れることをセンスレベル電流によって判定する。センスレベル電流が流れ、センスアンプ回路の出力信号ＯＵＴが“Ｈ”になると、メモリセルが低しきい値状態であることが確認される。ただし、消去状態にあるメモリセルのベリファイ動作では、さらに、メモリセルを非選択状態にしたときにセンスレベル電流が流れないことを確認する必要がある。上述のように、メモリセルがデプレッション型になっていると、非選択状態であるにも拘らずオフリーク電流が流れることがある。ところが、１つのデータ線には、複数のメモリセルが接続されているので、書き込み状態にあるメモリセルのベリファイ時に、他の消去状態でかつ非選択状態のメモリセルにオフリーク電流が流れると、信頼性の高いベリファイができないからである。
【特許文献１】特開平０６−０８４３７５号公報
【特許文献２】特開平０６−０６８６８５号公報
【特許文献３】特開昭６２−１４３２９９号公報
【特許文献４】特開平０５−２３４３９０号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
ところで、上記従来のセンスアンプ回路を有する半導体装置では以下のような問題があった。
【００２２】
第１に、センスレベル電流は電源電圧ＶＤＤが高くなるにつれて増大ししかも増大率が高くなるという特性を有するが、逆に電源電圧ＶＤＤが低くなるとセンスレベル電流が非常に少なくなることになる。一方、上述のように、例えばメモリセルトランジスタのしきい値電圧を変えることによりデータを記憶するフラッシュＥＥＰＲＯＭなどでは、メモリセルトランジスタのしきい値電圧を高くして電流が流れないように設定した場合にも、僅かな電流が流れることがある。そのため、上述のように低電圧領域でセンスレベル電流が少なくなると、メモリセルのデータを読み出す際に、しきい値が低く設定されたメモリセルトランジスタに流れる電流としきい値が高く設定されたメモリセルのリーク電流との差の見分けがつきにくくなり、センスアンプがメモリセルのデータの記憶状態について判定を誤る虞れがある。また、電源電圧ＶＤＤが低くなるとメモリセルオン電流が少なくなるので、これによっても、上述と同様に判定を誤る虞れがある。さらに、センスアンプが判定するのに時間がかかるという問題もある。
【００２３】
第２に、データ線電圧は電源電圧が高くなるにつれて増大する。一方、例えばメモリセルトランジスタのしきい値電圧を変えることによりデータを記憶するフラッシュＥＥＰＲＯＭなどでは、しきい値電圧を低くしてメモリセルトランジスタのゲートに電圧が印加されたときに電流が流れるように設定している。その場合、データ線の電圧が高いことでメモリセルトランジスタのしきい値電圧が高くなることがある。そのため、メモリセルトランジスタのゲートに電圧が印加されたときに流れる電流が減少し、上記第１の場合と同様に、センスアンプが判定を誤る虞れがある。
【００２４】
第３に、ある電源電圧値に対してセンスレベル電流値は一義的に決まるために、ベリファイ動作においてオン状態におけるメモリセル電流がセンスレベル電流値より大きいかを判定する場合にマージンを含めて判定することができない。このため、たとえばメモリセルトランジスタのしきい値電圧を変えることによりデータを記憶するフラッシュＥＥＰＲＯＭなどでは、しきい値電圧を低くして電流が流れるように設定した場合ですら、オン状態におけるメモリセル電流が十分マージンがあるかどうかわからない。また、フラッシュＥＥＰＲＯＭでは、メモリセルトランジスタのしきい値を何回も変化させると、初期に比べてオン状態におけるメモリセル電流が減少して不良となるという問題がある。
【００２５】
第４に、ある電源電圧値に対してセンスレベル電流値は一義的に決まるために、ベリファイ動作において、オフ状態におけるメモリセル電流がセンスレベル電流値より小さいかを判定する場合に、判定にマージンを含めて判定することができない。このため、たとえばメモリセルトランジスタのしきい値電圧を変えることによりデータを記憶するフラッシュＥＥＰＲＯＭなどでは、メモリセルトランジスタのゲートを接地電圧にして、オフした場合に僅かにオフ電流（リーク電流）が流れることがある。このオフ電流は高温になると増加し、従来のセンスアンプでは判定を誤り不良となるという問題がある。
【００２６】
本発明は斯かる点に鑑みてなされたものであり、下記の目的を有する。
【００２７】
第１の目的は、メモリセルのベリファイ動作時に十分大きいマージンを持った厳しいベリファイ検査を実現し得る半導体装置の提供を図ることにある。
【００２８】
第２の目的は、上記第１の目的を達成するための構成を利用して、迅速に多値データを判定し得る半導体装置の提供を図ることにある。
【課題を解決するための手段】
【００２９】
上記の課題を解決するため、請求項１の発明は、
メモリセルと、
上記メモリセルに接続されるデータ線と、
上記データ線に接続され、センスアンプの駆動を制御する制御信号に基づき上記データ線に流れる電流を制御する電流制御手段とを備え、上記メモリセルに流れる電流を複数のセンスレベル電流で判定する半導体装置であって、
上記電流制御手段は、第１から第３のセンスレベル電流を含む３つ以上のセンスレベル電流を制御できるものであって、
第１のセンスレベル電流は第２のセンスレベル電流よりも高く、第２のセンスレベル電流は第３のセンスレベル電流よりも高く、
第１のステップで第２のセンスレベル電流で判定を行い、
第２のステップで、メモリセルの電流が第２のセンスレベル電流よりも大きい場合は第１のセンスレベル電流で判定を行い、メモリセルの電流が第２のセンスレベル電流よりも小さい場合は第３のセンスレベル電流で判定を行うことを特徴とする。
【００３０】
これにより、１つのメモリセルに流れる電流値で複数のデータ値を判定することにより、専用のリファレンスセルを設けなくてもセンスレベル電流の切り換えによって多値データを読み出すことが可能となる。
【００３１】
また、請求項２の発明は、
メモリセルと、
上記メモリセルに接続されるデータ線と、
上記データ線に接続され、センスアンプの駆動を制御する制御信号に基づき上記データ線に流れる電流を制御する電流制御手段とを備え、上記メモリセルに流れる電流を複数のセンスレベル電流を用いて判定する半導体装置であって、
上記電流制御手段は、第１から第３のセンスレベル電流を含む３つ以上のセンスレベル電流を有するものであって、複数の異なるトランジスタが前記データ線に並列に接続され、前記トランジスタのそれぞれのドレインに上記第１から第３のセンスレベル電流を判定する回路が接続されたものであり、
上記第１から第３のセンスレベル電流を判定する回路は同時に判定動作を行うことが可能に構成されていることを特徴とする。
【００３２】
これにより、上記第１のトランジスタと第２のトランジスタとの電流能力あるいはしきい値を異ならせて、上記第１のトランジスタのドレインの信号および上記第２のトランジスタのドレインの信号により、１つのメモリセルに流れる電流値で複数のデータ値を判定することが可能となる。従って、専用のリファレンスセルを設けなくてもセンスレベル電流の切り換えによって多値データを読み出すことが可能となるとともに、１段階で２つのデータが確定されるので、極めて高速なデータの読み出しが可能となる。
【発明の効果】
【００３３】
本発明の半導体装置によれば、メモリセルのオン状態やオフ状態が適正に設定されているか否かを判定する際に、十分なマージンを持った厳しい判定を行うことができ、よって、半導体装置の信頼性の向上を図ることができる。
【発明を実施するための最良の形態】
【００３４】
以下、本発明の各実施形態について説明する。
【００３５】
（第１実施形態）
まず、第１実施形態に係る半導体装置の構成について、図１及び図２を参照しながら説明する。図１は本実施形態に係るセンスアンプ回路の構成を示す電気回路図、図２は電圧検知回路の構成を示す電気回路図である。
【００３６】
図１に示すセンスアンプ回路の基本部分の構成は、上記図４０に示す従来のセンスアンプ回路の構成と同じである。このセンスアンプ回路は、制御信号ＳＡＥ及びデータ線信号ＤＬを２つの入力端子から受けて、出力端子から出力信号ＯＵＴを出力するものである。上述のように、センスアンプ回路は、否定回路ＩＮＶ１と、ＣＭＯＳインバータとして機能する２つのトランジスタＱｐ１，Ｑｎ１と、回路動作に高速性をもたせるための２つのトランジスタＱｐ２，Ｑｎ２と、出力部への負荷の一部を負担するための２つのトランジスタＱｐ３，Ｑｎ３と、出力部として機能する３つのトランジスタＱｐ４，Ｑｎ４，Ｑｎ５と、各信号線の電荷を接地側に逃す際に作動するトランジスタＱｎ６，Ｑｎ７，Ｑｎ８とを備えている。これらの各要素の接続関係及び動作は、上記図４０に示す回路について説明したとおりであるので、説明を省略する。
【００３７】
ここで、本実施形態の特徴として、センスアンプ回路の基本的な部分に加えて、電圧検知信号によりセンスレベル電流の特性を変更するための要素を備えている。すなわち、電圧検知信号ＶＤＴ０を入力しこれを反転した信号Ｎ７を出力する否定回路ＩＮＶ２と、該否定回路ＩＮＶ２の出力信号Ｎ７と制御信号ＳＡＥとを入力とし、両信号のＮＡＮＤ演算結果である信号Ｎ６を出力する論理積の否定回路ＮＡＮＤ１と、ゲートに論理積の否定回路ＮＡＮＤ１の出力信号Ｎ６を受けるＰチャネル型ＭＯＳトランジスタＱｐ１１とを備えている。Ｐチャネル型ＭＯＳトランジスタＱｎ１１のドレインは電源電圧ＶＤＤの供給端子に接続され、ソースは出力部のトランジスタＱｎ４のゲートにつながる信号線に接続されている。すなわち、電圧検知信号ＶＤＴ０に応じて、トランジスタＱｐ１１を作動させることにより、信号Ｎ３の電位レベルを上昇させるようにしている。  また、図２は、上記センスアンプ回路に入力する電圧検知信号ＶＤＴ０を生成するための電圧検知回路の回路図である。図２に示すように、電源電圧ＶＤＤを供給する端子と接地との間には、３段のＰチャネル型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２３と１つのＮチャネル型ＭＯＳトランジスタＱｎ２１とが直列に配設されている。各トランジスタＱｐ２１〜Ｑｐ２３のゲートは自己のドレインにそれぞれ接続され、トランジスタＱｎ２１のゲートは電源電圧ＶＤＤに接続されている。そして、トランジスタＱｐ２３のドレインとトランジスタＱｎ２１のドレインとは共通の信号線に接続され、この信号線を介して信号Ｎ２３が出力される。また、上記信号Ｎ２３をゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ２４とＮチャネル型ＭＯＳトランジスタＱｎ２４とからなるＣＭＯＳインバータが設けられている。ＣＭＯＳインバータのトランジスタＱｐ２４のソースは電源電圧ＶＤＤを供給する端子に接続され、Ｎチャネル型ＭＯＳトランジスタＱｎ２４のソースは接地に接続されている。そして、このＣＭＯＳインバータから、各トランジスタＱｐ２４，Ｑｎ２４のゲートに入力された信号Ｎ２３を反転した信号Ｎ２４が出力される。さらに、ＣＭＯＳインバータの後段側に設けられた否定回路ＩＮＶ２１により、この信号Ｎ２４を反転した電圧検知信号ＶＤＴ０が出力される。この電圧検知回路では、各トランジスタのしきい値の調整により、電源電圧ＶＤＤが設定値４Ｖ以下のときと４Ｖを越えるときとで電圧検知信号ＶＤＴ０のレベルを高低切り換えるようにしている。
【００３８】
次に、本実施形態におけるセンスアンプ回路の動作について、図３及び図４を参照しながら説明する。図３は、センスアンプ回路のセンスレベル電流と電源電圧ＶＤＤとの関係を示す特性図である。図４は、電圧検知回路の出力信号ＶＤＴ０と電源電圧ＶＤＤとの関係を示す特性図である。図４に示すように、電源電圧ＶＤＤが４Ｖ以下のときには電圧検知回路の出力信号ＶＤＴ０の論理値は“Ｌ”であるが、電源電圧ＶＤＤが４Ｖを越えると出力信号ＶＤＴ０の論理値は“Ｈ”に切換わる。
【００３９】
そして、この電圧検知信号ＶＤＴ０の論理値が“Ｈ”であるか“Ｌ”であるかに応じてセンスレベル電流が非連続的に変わる。すなわち、センスアンプ回路において、電圧検知信号ＶＤＴ０が論理値“Ｈ”のときには、信号Ｎ６の論理値が“Ｈ”となりトランジスタＱｐ１１は作動しない。したがって、センスアンプ回路は、図４０に示す従来のセンスアンプ回路と同様の出力特性を示し、図３の曲線ＶＳＡＬＣ１に沿った特性となる。
【００４０】
一方、制御信号ＳＡＥが“Ｈ”で電圧検知信号ＶＤＴ０の論理値が“Ｌ”になると、センスアンプ回路において、信号Ｎ６の論理値が“Ｌ”となり、トランジスタＱｐ１１が作動し、信号Ｎ３の電位レベルが上昇する。この作用により、センスレベル電流は、図３に示す曲線ＶＳＡＬＣ１を上方に移動した曲線ＶＳＡＬＣ２に沿った特性に切換わる。すなわち、電源電圧ＶＤＤが４Ｖ以下の低電圧の場合には、センスレベル電流が曲線ＶＳＡＬＣ２に沿った特性を示し、電源電圧ＶＤＤが４Ｖを越える高電圧の場合にセンスレベル電流が曲線ＶＳＡＬＣ１に沿った特性を示す。
【００４１】
したがって、本実施形態では、電源電圧が低電圧の場合にも、従来のようにセンスレベル電流が十分大きくなるので、メモリセルトランジスタに微少のリーク電流が存在する場合にもデータの誤判定を有効に防止することができる。
【００４２】
（第２実施形態）
次に、第２実施形態について、図５〜図７を参照しながら説明する。
【００４３】
本実施形態では、センスアンプ回路の構成は上記第１実施形態における構成（図１参照）と同様であるが、電圧検知回路の構成が上記第１実施形態における構成（図２参照）とは異なる。
【００４４】
図５は、本実施形態に係る半導体装置の電圧検知回路の構成を示す回路図である。３つのＰチャネル型ＭＯＳトランジスタＱｐ２１〜Ｑｐ２３と、Ｎチャネル型ＭＯＳトランジスタＱｎ２１と、Ｐチャネル型ＭＯＳトランジスタＱｐ２４及びＮチャネル型ＭＯＳトランジスタＱｎ２４からなるＣＭＯＳインバータと、否定回路２１とを備えている点は、上記第１実施形態における電圧検知回路の構成（図２参照）と同じである。本実施形態では、それに加え、トランジスタＱｐ２２のドレインとトランジスタＱｐ２３のソースとに共通に接続される信号線が設けられ、この信号線を流れる信号Ｎ２２を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ２５とＮチャネル型ＭＯＳトランジスタＱｎ２５とからなるＣＭＯＳインバータが設けられている。さらに、該ＣＭＯＳインバータの出力信号Ｎ２５を受けてこれを反転した信号ＶＤＴ２を出力する否定回路ＩＮＶ２２が設けられている。また、各否定回路ＩＮＶ２１，ＩＮＶ２２の出力信号ＶＤＴ１，ＶＤＴ２を各々のゲートに受けるＮチャネル型ＭＯＳトランジスタＱｎ２６と、Ｐチャネル型ＭＯＳトランジスタＱｐ２６とが設けられている。トランジスタＱｐ２６のソースは電源電圧ＶＤＤに接続され、トランジスタＱｎ２６のソースは接地に接続されており、両トランジスタＱｐ２６，Ｑｎ２６のドレインに共通に接続される信号線を介して信号Ｎ２６が出力される。また、信号Ｎ２６を受けてこれを反転した出力信号ＶＤＴ０を出力する否定回路ＩＮＶ２３と、この否定回路ＩＮＶ２３の出力信号ＶＤＴ０を再び反転して否定回路ＩＮＶ２３の入力側に戻す否定回路ＩＮＶ２４とが設けられている。ここで、後に説明する図７に示すように、否定回路ＩＮＶ２１の出力信号ＶＤＴ１は、各トランジスタのしきい値の調整によって、電源電圧ＶＤＤが３．５以下で“Ｌ”となり電源電圧ＶＤＤが３．５Ｖを越えると“Ｈ”となるように構成されている。また、否定回路ＩＮＶ２２の出力信号ＶＤＴ２は、各トランジスタのしきい値の調整によって、電源電圧ＶＤＤが４．５以下で“Ｌ”となり電源電圧ＶＤＤが４．５Ｖを越えると“Ｈ”となるように構成されている。
【００４５】
この電圧検知回路の機能上の特徴は、２つの電圧検知信号ＶＤＴ１、ＶＤＴ２により電源電圧のヒステリシス特性をもった電圧検知信号ＶＤＴ０を出力することにある。図６は、図５に示される電圧検知回路から出力される電圧検知信号ＶＤＴ０を図１に示すセンスアンプ回路に入力した場合の電源電圧とセンスレベル電流の関係を示す特性図、図７は電圧検知回路の電源電圧と電圧検知信号との関係を示す特性図である。
【００４６】
図７に示すように、電圧検知回路から最終的に出力される電圧検知信号ＶＤＴ０は、下記の論理電圧となる。
（１）  ＶＤＤ≦３．５（Ｖ）のとき              “Ｌ”
（２）  ＶＤＤ＞４．５（Ｖ）のとき              “Ｈ”
（３）  ３．５＜ＶＤＤ≦４．５のとき
(i) 電源電圧ＶＤＤが３．５Ｖ以下の電圧から上昇してきた場合    “Ｌ”
(ii)電源電圧ＶＤＤが４．５Ｖ以上の電圧から下降してきた場合    “Ｈ”
このような電圧検知信号ＶＤＴ０の動作に従って、センスレベル電流の特性は、図６に示されるように非連続的に変わる。具体的には、電源電圧の変化に従い、下記のように、センスレベル電流曲線がＶＳＡＬＣ１とＶＳＡＬＣ２とに切換わる。
（１）  ＶＤＤ≦３．５（Ｖ）のとき                          ＶSALC２
（２）  ＶＤＤ＞４．５（Ｖ）のとき                          ＶSALC１
（３）  ３．５＜ＶＤＤ≦４．５のとき
(i) 電源電圧ＶＤＤが３．５Ｖ以下の電圧から上昇してきた場合  ＶSALC２
(ii)電源電圧ＶＤＤが４．５Ｖ以上の電圧から下降してきた場合  ＶSALC１
従って、第２実施形態では、第１実施形態と同様に低電圧でもセンスレベル電流が従来のものほど低くならないためメモリセルトランジスタに微少のリーク電流が存在する場合にもこの電圧検知回路を備えたセンスアンプの回路ではデータを誤りなく判定することができる。加えて、２つのセンスレベル電流曲線が変わる電圧を電源電圧ＶＤＤに対してヒステリシス特性を持たせているため、例えば、この半導体装置で電源電圧３Ｖ版と５Ｖ版の２種類の製品を供給する場合、３Ｖ版に対しては電源電圧４．５Ｖ以下でセンスレベル電流曲線ＶＳＡＬＣ２で固定され、５Ｖ版に対しては電源電圧３．５Ｖ以下でセンスレベル電流曲線ＶＳＡＬＣ１で固定されるため、それぞれの種類の製品で電源電圧の多少の変動が生じても安定して動作する。
【００４７】
（第３実施形態）
次に、第３実施形態について、図８及び図９を参照しながら説明する。
【００４８】
図８は、本実施形態に係る半導体装置のセンスアンプ回路の構成を示す電気回路図である。本実施形態においても、回路の基本的な部分の構成及び動作は、上記図４０に示す従来のセンスアンプ回路の構成及び動作と同様である。
【００４９】
ここで、本実施形態では、電圧検知信号ＶＤＴ０を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１２及びＱｎ１２が配置されている。そして、トランジスタＱｐ１２のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインは基本部分のトランジスタＱｐ２のソースに接続されている。トランジスタＱｎ１２のドレインは電源電圧ＶＤＤを供給する端子に接続され、ソースは基本部分のトランジスタＱｐ３のソースに接続されている。そして、トランジスタＱｐ１２のドレインとトランジスタＱｐ２のソースとを接続する信号線と、トランジスタＱｎ１２のソースとトランジスタＱｐ３のソースとを接続する信号線とは、共通の信号線Ｌ１１で接続されている。
【００５０】
ここで、例えば図２に示す電圧検知回路を本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第１実施形態の図４で示されているように低電圧で“Ｌ”に、高電圧で“Ｈ”となる。電圧検知信号ＶＤＴ０が“Ｈ”のときには、トランジスタＱｐ１２がオフしトランジスタＱｎ１２がオンする。したがって、トランジスタＱｐ２，Ｑｐ３のソース電位はトランジスタＱｎ１２のしきい値分だけ低くなる。一方、電圧検知信号ＶＤＴ０が“Ｌ”のときには、トランジスタＱｐ１２がオンしトランジスタＱｎ１２がオフする。したがって、トランジスタＱｐ２，Ｑｐ３のソース電位は電源電圧ＶＤＤに等しくなる。このように、各トランジスタのオン・オフ切り換えによって各トランジスタＱｐ２，Ｑｐ３のソース電位が変化することを利用して、データ線（信号線Ｌ１）の電圧特性を変化させるようにしている。従って、センスアンプ回路は、従来と同様にデータ線（信号線Ｌ１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、データ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵＴは“Ｌ”であるが、電圧検知信号ＶＤＴ０の値如何によりデータ線電圧が非連続的に変わることになる。
【００５１】
図９は、図２に示す電圧検知回路から出力される電圧検知信号ＶＤＴ０をセンスアンプ回路の入力信号として用いた場合のデータ線電圧と電源電圧ＶＤＤとの関係を示す特性図である。同図に示すように、電源電圧ＶＤＤが４Ｖ以下の低電圧のときにはデータ線電圧は特性線ＶＤＬＣ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高電圧のときには、データ線電圧は特性線ＶＤＬＣ２を下方に移動した特性線ＶＤＬＣ２に沿って変化する。
【００５２】
従って、第３実施形態では、電源電圧ＶＤＤが高電圧の場合にも、データ線電圧が高くなりすぎないためメモリセルトランジスタのしきい値電圧が高くなることがない。よって、メモリセルトランジスタのゲートに電圧印加されたときに流れる電流が減少することがなく、センスアンプの誤判定を有効に防止することができる。
【００５３】
（第４実施形態）
次に、第４実施形態について、図１０及び図１１を参照しながら説明する。
【００５４】
図１０は、第４実施形態に係る半導体装置のセンスアンプ回路の構成を示す電気回路図である。本実施形態においても、回路の基本的な部分の構成及び動作は、上記図４０に示す従来のセンスアンプ回路の構成及び動作と同様である。
【００５５】
ここで、本実施形態では、電圧検知信号ＶＤＴ０を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ３１及びＮチャネル型ＭＯＳトランジスタＱｎ３１が配置されている。そして、トランジスタＱｐ３１のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインは基本部分のトランジスタＱｐ１のソースに接続されている。トランジスタＱｎ３１のドレインは電源電圧ＶＤＤを供給する端子に接続され、ソースはトランジスタＱｐ３１のドレインと共にトランジスタＱｐ１のソースに接続されている。
【００５６】
そして、例えば図２に示す電圧検知回路を本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第１実施形態の図４で示されているように低電圧で“Ｌ”に、高電圧で“Ｈ”となる。電圧検知信号ＶＤＴ０が“Ｈ”のときには、トランジスタＱｐ３１がオフしトランジスタＱｎ３１がオンする一方、電圧検知信号ＶＤＴ０が“Ｌ”のときには、トランジスタＱｐ３１がオンしトランジスタＱｎ３１がオフする。この各トランジスタのオン・オフ切り換えによってトランジスタＱｐ１のソース電位が変化することを利用して、データ線（信号線Ｌ１）の電圧特性を変化させるようにしている。
【００５７】
本実施形態でも、センスアンプの回路動作は、第３実施形態とほぼ同様の動作を示す。図１１は、本実施形態におけるデータ線電位と電源電圧ＶＤＤとの関係を示す特性図である。同図に示すように、電源電圧が４Ｖ以下の低電圧の場合にデータ線電圧が特性線ＶＤＬＣ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高電圧の場合にデータ線電圧は特性線ＶＤＬＣ１を下方に移動した特性線ＶＤＬＣ２に沿って変化する。従って、本実施形態においても、上記第３実施形態と同様の効果を発揮することができる。
【００５８】
（第５実施形態）
次に、第５実施形態について図１２及び図１３を参照しながら説明する。
【００５９】
図１２は、第５実施形態に係る半導体装置のセンスアンプ回路の構成を示す電気回路図である。本実施形態においても、回路の基本的な部分の構成及び動作は、上記図４０に示す従来のセンスアンプ回路の構成及び動作と同様である。
【００６０】
ここで、本実施形態では、電圧検知信号ＶＤＴ０を受けてこれを反転した信号Ｎ４１を出力する否定回路ＩＮＶ４１と、上記信号Ｎ４１及び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の信号Ｎ４２を出力する論理積の否定回路ＮＡＮＤ４１と、上記信号Ｎ４２をゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ４１とが設けられている。トランジスタＱｐ４１のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインは各トランジスタＱｐ１，Ｑｎ１からなるＣＭＯＳインバータの出力信号Ｎ２が流れる信号線に接続されている。
【００６１】
そして、例えば図２に示す電圧検知回路を本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第１実施形態の図４で示されているように低電圧で“Ｌ”に、高電圧で“Ｈ”となる。そして、制御信号ＳＡＥが“Ｈ”で電圧検知信号ＶＤＴ０が“Ｌ”のときのみ、トランジスタＱｐ４１がオンし、それ以外のときにはトランジスタＱｐ４１がオフする。このトランジスタＱｐ４１のオン・オフ切り換えによって信号Ｎ２の電位が変化することを利用して、データ線（信号線Ｌ１）の電圧特性を変化させるようにしている。
【００６２】
本実施形態でも、センスアンプの回路動作は、第３実施形態とほぼ同様の動作を示す。図１１は、本実施形態におけるデータ線電位と電源電圧ＶＤＤとの関係を示す特性図である。同図に示すように、電源電圧が４Ｖ以下の低電圧の場合にデータ線電圧が特性線ＶＤＬＣ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高電圧の場合には、データ線電圧は特性線ＶＤＬＣ１を下方に移動した特性線ＶＤＬＣ２に沿って変化する。従って、本実施形態においても、上記第３実施形態と同様の効果を発揮することができ、Ｐチャネル型ＭＯＳトランジスタＱｐ４１のトランジスタサイズを変えることによりデータ線電圧を任意に変えることができる。
【００６３】
（第６実施形態）
次に、第６実施形態について図１４を参照しながら説明する。
【００６４】
図１２は、第６実施形態に係る半導体装置のセンスアンプ回路の構成を示す電気回路図である。本実施形態においても、回路の基本的な部分の構成及び動作は、上記図４０に示す従来のセンスアンプ回路の構成及び動作と同様である。
【００６５】
ここで、本実施形態では、電圧検知信号ＶＤＴ０を受けてこれを反転した信号Ｎ１７を出力する否定回路ＩＮＶ１１と、上記信号Ｎ１７及び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の信号Ｎ１６を出力する論理積の否定回路ＮＡＮＤ１１と、上記信号Ｎ１６をゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１３及びＮチャネル型ＭＯＳトランジスタＱｎ１４と、トランジスタＱｐ１３とトランジスタＱｎ１４との間に介設されるＮチャネル型ＭＯＳトランジスタＱｎ１３とが設けられている。トランジスタＱｐ１３のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインは各トランジスタＱｐ１，Ｑｎ１からなるＣＭＯＳインバータの出力信号Ｎ２が流れる信号線に接続されている。トランジスタＱｎ１４のソースは接地に接続され、ドレインはトランジスタＱｎ１３のソースに接続されている。トランジスタＱｎ１３のドレインはトランジスタＱｐ１３のドレインと共に各トランジスタＱｐ１，Ｑｎ１からなるＣＭＯＳインバータの出力信号Ｎ２が流れる信号線に接続され、ゲートは基本部分のトランジスタＱｎ８のゲートに接続されている。
【００６６】
そして、例えば図２に示す電圧検知回路を本実施形態でも用いると、電圧検知信号ＶＤＴ０は、第１実施形態の図４で示されているように低電圧で“Ｌ”に、高電圧で“Ｈ”となる。そして、制御信号ＳＡＥが“Ｈ”で電圧検知信号ＶＤＴ０が“Ｌ”のときのみ、トランジスタＱｐ１３がオンし、トランジスタＱｎ１４がオフする。それ以外のときにはトランジスタＱｐ１３がオフし、トランジスタＱｎ１４がオンする。一方、トランジスタＱｎ１３はトランジスタＱｎ８と同様の動作を行う。この各トランジスタＱｐ１３，Ｑｎ１３，Ｑｎ１４のオン・オフ切り換えによって信号Ｎ２の電位が変化することを利用して、データ線（信号線Ｌ１）の電圧特性を変化させるようにしている。
【００６７】
センスアンプの回路動作は、第５実施形態と同様で電圧検知信号ＶＤＴ０によりデータ線電圧は図１３のようになる。低電圧ではデータ線電圧が特性線ＶＤＬＣ１に沿った特性を示し、高電圧ではデータ線電圧が特性線ＶＤＬＣ２に沿った特性を示す。
【００６８】
本実施形態でも、センスアンプの回路動作は、第３実施形態とほぼ同様の動作を示す。図１１は、本実施形態におけるデータ線電位と電源電圧ＶＤＤとの関係を示す特性図である。同図に示すように、電源電圧が４Ｖ以下の低電圧の場合にデータ線電圧が曲線ＶＤＬＣ１に沿って変化し、電源電圧ＶＤＤが４Ｖを越える高電圧の場合にデータ線電圧は曲線ＶＤＬＣ２に沿って変化する。従って、本実施形態においても、上記第３実施形態と同様の効果を発揮することができるが、特に、Ｐチャネル型ＭＯＳトランジスタＱｐ１３，Ｑｎ１４のトランジスタサイズを変えることによりデータ線電圧を任意に変えることができるという利点がある。
【００６９】
（第７実施形態）
次に、第７実施形態について、図１５を参照しながら説明する。本実施形態では、電圧検知回路の構成について述べる。センスアンプ回路としては、上記各実施形態の構成を採用することができる。
【００７０】
図１５は、本実施形態に係る半導体装置の電圧検知回路の構成を示す電気回路図である。同図に示すように、本実施形態の電圧検知回路の基本的な部分は上記第１実施形態における電圧検知回路の構成（図２参照）と同じである。すなわち、トランジスタＱｐ２１〜２３，Ｑｎ２１と、トランジスタＱｐ２４，Ｑｎ２４からなるＣＭＯＳインバータと、否定回路ＩＮＶ２１とを備えている。
【００７１】
本実施形態では、上記各要素に加え、制御信号ＸＣＥを受けてこれを反転した信号Ｎ５１を出力する否定回路ＩＮＶ５１と、信号Ｎ５１をゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ５１と、制御信号ＸＣＥをゲートに受けるＮチャネル型ＭＯＳトランジスタＱｎ５１と、否定回路ＩＮＶ２１の出力信号ＶＤＴ０を反転した信号を出力して否定回路ＩＮＶ２１に入力させる否定回路ＩＮＶ５２とが設けられている。上記トランジスタＱｐ５１のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインはトランジスタＱｐ２４のソースに接続されている。トランジスタＱｎ５１のソースは接地に接続され、ドレインはトランジスタＱ２４のソースに接続されている。この構成により、制御信号ＸＣＥが“Ｈ”のときには、トランジスタＱｐ５１及びトランジスタＱｎ５１がいずれもオンになりＣＭＯＳインバータから信号Ｎ２４が出力されるが、制御信号ＸＣＥが“Ｌ”のときには、トランジスタＱｐ５１及びトランジスタＱｎ５１がいずれもオフになりＣＯＭＳインバータから信号Ｎ２４が出力されない。一方、信号Ｎ２４が出力されないときには否定回路ＩＮＶ５２のフィードバック作用によって出力信号ＶＤＴ０は現在の論理値に維持される。このようなトランジスタＱｐ５１，Ｑｎ５１のオン・オフの切り換えによって、制御信号ＸＣＥが“Ｈ”のときのみ電圧検知信号ＶＤＴ０の“Ｈ”−“Ｌ”間の遷移を許容するようにしている。
【００７２】
本実施形態の電圧検知回路は、制御信号ＸＣＥの論理電圧が“Ｈ”のときにしか電圧検知信号ＶＤＴ０の論理電圧は遷移しないため、例えば制御信号ＸＣＥの論理電圧が“Ｌ”で半導体装置が動作状態にあるときには電圧検知信号ＶＤＴ０の論理電圧は遷移することはなく、動作時に電圧検知信号ＶＤＴ０の信号を使用する回路の誤動作はなくなる。
【００７３】
なお、上記各実施形態において説明したセンスアンプ回路と電圧検知回路との各種の構成を自由に組み合わせることが可能であり、上記各実施形態で説明した組み合わせに限定されるものではない。
【００７４】
（第８実施形態）
次に、第８実施形態について図１６〜図１８を参照しながら説明する。
【００７５】
図１６は、本実施形態に係る半導体装置の昇圧回路の構成を示す電気回路図である。この回路は、上記各実施形態における電圧検知回路から出力される電源電圧検知信号ＶＤＴ０に応じて、昇圧回路の動作の有無を選択する回路の構成を示す図である。本実施形態においても、第１実施形態と同様に電圧検知信号ＶＤＴ０によりセンスアンプ回路のセンスレベル電流の電圧依存特性を変更するものを前提としている。
【００７６】
図１６に示す昇圧回路では、電圧検知信号ＶＤＴ０と制御信号Ｃ１とにより出力信号（昇圧ノード）ＢＯＯＳＴ１を昇圧するようにしており、電圧検知回路は例えば図２で示したものを用いる。図１６に示すように、昇圧回路には、電圧検知信号ＶＤＴ０を受けてこれを反転した信号を出力する否定回路と、電圧検知信号ＶＤＴ０の反転信号と制御信号Ｃ１とのＮＡＮＤ演算を行った結果の信号Ｎ６１を出力する論理積の否定回路とが前段に設けられている。そして、これらの後段側に、信号Ｎ６１の３段否定を演算する３つの否定回路と、一方の極が３段の否定回路の出力側に接続されるキャパシタＣ６１と、信号Ｎ６１を各々のゲートに受けるＮチャネル型ＭＯＳトランジスタＱｎ６２及びＰチャネル型ＭＯＳトランジスタＱｐ６２と、ゲートがトランジスタＱｎ６２のドレイン及びＱｐ６２のソースに接続されるＰチャネル型ＭＯＳトランジスタＱｐ６３とが配置されている。トランジスタＱｎ６２のソースは接地に接続されている。トランジスタＱｐ６３のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインはトランジスタＱｐ６２のドレインと共にキャパシタＣ６１の他方の極に接続されている。すなわち、キャパシタＣ６１の一方の極には信号Ｎ６１の３段否定である信号Ｎ６３が印加され、キャパシタＣ６１の他方の極には各トランジスタＱｐ６２，Ｑｐ６３の出力信号Ｎ６４が印加されるように構成されている。また、信号Ｎ６４が流れる信号線と電源電圧ＶＤＤを供給する端子との間に２つのＮチャネル型ＭＯＳトランジスタＱｎ６３，Ｑｎ６４が直列に配設されている。さらに、各々のゲートに信号Ｎ６１を受けるＰチャネル型ＭＯＳトランジスタＱｐ６１と、Ｎチャネル型ＭＯＳトランジスタＱｎ６１とが設けられている。トランジスタＱｐ６１のドレインは上記信号Ｎ６４が流れる信号線に接続され、ソースはトランジスタＱｎ６１のドレインと共通に出力信号ＢＯＯＳＴ１を出力する端子に接続されている。トランジスタＱｎ６１のソースは接地されている。
【００７７】
以上の構成により、信号Ｎ６１が論理電圧“Ｈ”から“Ｌ”に遷移したときに出力信号（昇圧ノード）ＢＯＯＳＴ１が接地電圧ＶＳＳの電圧レベルから電源電圧ＶＤＤより高い電圧レベルに昇圧される。すなわち、電圧検知信号ＶＤＴ０が“Ｌ”でかつ制御信号Ｃ１が“Ｌ”から“Ｈ”に遷移したときに出力信号ＢＯＯＳＴ１は昇圧される。電圧検知信号ＶＤＴ０が論理電圧“Ｈ”であるときは出力信号ＢＯＯＳＴ１は昇圧されない。
【００７８】
図１７は、電源電圧ＶＤＤと出力信号（昇圧ノード）ＢＯＯＳＴ１との関係を示す特性図である。電源電圧ＶＤＤが４Ｖを越える場合には、出力信号ＢＯＯＳＴ１はほぼ電源電圧レベルであり昇圧されないが、電源電圧ＶＤＤが４Ｖ以下の場合には、出力信号ＢＯＯＳＴ１が電源電圧ＶＤＤよりも高くなるよう昇圧されている。
【００７９】
このような電圧検知信号ＶＤＴ０によって電源電圧ＶＤＤが低電圧のときのみ昇圧を行うという昇圧回路を用いることで、低電圧ではメモリセルトランジスタのゲートやビット線の選択トランジスタを昇圧し動作の高速化や安定化を図ることができる。一方、高電圧では、昇圧をしないことで、必要以上に高い電圧がトランジスタにかかり劣化するのを有効に防止することができる。このように、この昇圧回路は低電圧から高電圧まで広範囲で使用できる。
【００８０】
また、図１８は、電源電圧ＶＤＤとメモリセル電流との関係（破線で示す曲線ＭＣＯＮ１８）及び電源電圧ＶＤＤとセンスレベル電流との関係（実線で示す曲線ＳＡＬ１８）を示す特性図である。ただし、曲線ＭＣＯＮ１８は、第１実施形態の電圧検知信号ＶＤＴ０を用いてセンスアンプ回路のセンスレベル電流を切り換えるようにした場合のセンスレベル電流の電源電圧依存性を示し、曲線ＳＡＬ１８は、本実施形態における昇圧回路を用いてメモリセルトランジスタのゲート電圧を切り換えるようにしたときのメモリセル電流の電源電圧依存性を示す。センスレベル電流（曲線ＳＡＬＣ１８参照）は、電源電圧ＶＤＤが４Ｖ以下になると非連続的に高くなっており、また、それぞれの電圧領域で下に凸の曲線である。メモリセル電流（曲線ＭＣＯＮ１８参照）も電源電圧ＶＤＤが４Ｖ以下になると非連続的に高くなっており、また、それぞれの電圧領域で上に凸の曲線である。このように、電圧検知信号ＶＤＴ０によりセンスレベル電流の電源電圧依存特性の切り換えと、セルトランジスタの昇圧・非昇圧の切り換えとを同じ設定値（例えば４Ｖ）で連動させることにより、電源電圧ＶＤＤがどのような値であっても、メモリセル電流とセンスレベル電流との間の良好な関係を保持することができ、広範囲の電源電圧で安定した動作が可能となっている。
【００８１】
（第９実施形態）
次に、第９実施形態について、図１９及び図２０を参照しながら説明する。
【００８２】
図１９は、第９実施形態に係る半導体装置のセンスアンプ回路の構成を示す電気回路図である。本実施形態においても、回路の基本的な部分の構成及び動作は、上記図４０に示す従来のセンスアンプ回路の構成及び動作と同様である。
【００８３】
ここで、以下の各実施形態では、オン状態にあるメモリセルに流れる電流を“メモリセルオン電流”と略記し、オフ状態にあるメモリセルに流れる電流を“メモリセルオフ電流”と略記する。本実施形態では、通常読み出し時には“Ｌ”でメモリセルオン電流の判定時（ＶＥＲＩＦＹ時）には“Ｈ”となる制御信号Ｓ１を入力する端子が設けられている。そして、制御信号Ｓ１及び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の信号Ｎ７１を出力する論理積の否定回路ＮＡＮＤ７１と、上記信号Ｎ７１をゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ７１とが設けられている。トランジスタＱｐ７１のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインは出力部のトランジスタＱｎ４のゲートに印加される信号Ｎ３が流れる信号線に接続されている。
【００８４】
このセンスアンプ回路は制御信号ＳＡＥの論理電圧“Ｈ”のときに動作し、データ線（信号線Ｌ１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、データ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵＴは“Ｌ”である。この動作は、従来のセンスアンプ回路と同様である。ここで、本実施形態のセンスアンプ回路では、通常読み出し時には、制御信号ＳＡＥが“Ｈ”となるが制御信号Ｓ１は“Ｌ”なので、論理積の否定回路ＮＡＮＤ７１の出力信号はＮ７１は“Ｈ”となり、トランジスタＱｐ７１は作動せず、従来のセンスアンプ回路と同じ作動を行う。一方、メモリセルオン電流の判定時（ＶＥＲＩＦＹ時）には制御信号ＳＡＥ及び制御信号Ｓ１が“Ｈ”となるので、信号Ｎ７１は“Ｌ”になり、トランジスタＱｐ７１が作動する。そして、信号Ｎ３の電位レベルが上昇することで、センスレベル電流の電源電圧依存特性が切り換えられる。
【００８５】
図２０は、本実施形態におけるセンスアンプ回路の電源電圧ＶＤＤとメモリセル電流およびセンスレベル電流の関係を示す図である。通常読み出し時には制御信号Ｓ１が“Ｌ”なのでセンスレベル電流は曲線ＳＡＬＥＶ０に沿った特性を示し、メモリセルのオン電流の判定時（ＶＥＲＩＦＹ時）には制御信号Ｓ１は“Ｈ”なのでセンスレベル電流は曲線ＳＡＬＥＶ０よりも上方の曲線ＳＡＬＥＶ１に沿った特性を示す。
【００８６】
したがって、本実施形態では、メモリセルオン電流の判定時には通常読み出し時よりもセンスレベル電流を大きくすることにより、メモリセルオン電流のマージンを含めた判定をすることができ、信頼性の向上を図ることができる。
【００８７】
（第１０実施形態）
次に、第１０実施形態について、図２１及び図２２を参照しながら説明する。
【００８８】
図２１は、第１０実施形態に係る半導体装置のセンスアンプ回路の構成を示す電気回路図である。本実施形態においても、回路の基本的な部分の構成及び動作は、上記図４０に示す従来のセンスアンプ回路の構成及び動作と同様である。
【００８９】
ここで、本実施形態では、メモリセルオン電流の第１モードの判定時のみに“Ｈ”となる制御信号Ｓ１と，メモリセルオン電流の第２モードの判定時のみに“Ｈ”となる制御信号Ｓ２とを入力する２つの端子とが設けられている。そして、制御信号Ｓ１及び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の信号Ｎ８１を出力する論理積の否定回路ＮＡＮＤ８１と、制御信号Ｓ２及び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の信号Ｎ８２を出力する論理積の否定回路ＮＡＮＤ８２と、上記信号Ｎ８１，Ｎ８２を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ８１，Ｑｐ８２とが設けられている。各トランジスタＱｐ８１，Ｑｐ８２のソースはいずれも電源電圧ＶＤＤを供給する端子に接続され、ドレインはいずれも出力部のトランジスタＱｎ４のゲートに印加される信号Ｎ３が流れる信号線に接続されている。
【００９０】
このセンスアンプの回路動作は、基本的に上記第９実施形態と同じである。すなわち、制御信号Ｓ１が“Ｈ”のときにはトランジスタＱｐ８１がオンとなり、制御信号Ｓ２が“Ｈ”のときにはトランジスタＱｐ８２がオンとなる。そして、各トランジスタＱｐ８１，Ｑｐ８２のトランジスタサイズが異なっており、メモリセルオン電流の判定時（ＶＥＲＩＦＹ時）にセンスレベル電流の電源電圧依存特性を２通りに切り換えるようにしている。
【００９１】
図２２は、本実施形態におけるメモリセル電流およびセンスレベル電流の電圧依存性を示す特性図である。本実施形態では、制御信号Ｓ１が“Ｌ”で制御信号Ｓ２が“Ｌ”のときには通常のセンスレベル電流曲線ＳＡＬＥＶ０、制御信号Ｓ１が“Ｈ”で制御信号Ｓ２が“Ｌ”のときにはメモリセルオン電流の第１モードの判定用のセンスレベル電流曲線ＳＡＬＥＶ１、制御信号Ｓ１が“Ｌ”で制御信号Ｓ２が“Ｈ”のときにはメモリセルオン電流の第２モードの判定用のセンスレベル電流曲線ＳＡＬＥＶ２が選択される。
【００９２】
本実施形態では、メモリセルオン電流の判定時にセンスレベル電流の電源電圧依存特性を２通りに切り換えるようにしているので、下記のような２つのモードによる判定動作が可能である。センスレベル電流曲線ＳＡＬＥＶ２を用いた第２モードの判定動作では、半導体装置の製造者が初期検査に使用するものでユーザーで使用してメモリセルオン電流値が減少してきた場合にも誤動作しないように大きなマージンをもった厳しい判定を行う。センスレベル電流曲線ＳＡＬＥＶ１を使用した第１モードの判定動作はユーザーが行う判定であって、その際には通常の読み出し時のセンスレベル電流曲線ＳＡＬＥＶ０に対して少しマージンをもった判定を行う。このように通常の読み出し時のセンスレベル電流に対して相異なるマージンをもったセンスレベル電流で判定する複数のモードを有することにより、信頼性をより向上させることができる。
【００９３】
（第１１実施形態）
次に、第１１実施形態について、図２３及び図２４を参照しながら説明する。
【００９４】
本実施形態においても、センスアンプ回路の構成は第１０実施形態における構成（図２１参照）と同じであり、図２２に示すような複数のモードによるメモリセルオン電流の判定が可能に構成されている。
【００９５】
図２３は、本実施形態に係る半導体装置の制御信号発生回路の構成を示す電気回路図である。同図において、５１，５２は互いに直列に接続された第１，第２分周器であり、第１分周器５１は制御信号ＳＡＥと制御信号ＸＣＥを入力して制御信号Ｓ１と制御信号ＸＳ１とを出力し、第２分周器５２は、制御信号Ｓ１と制御信号ＸＳ１とを入力して制御信号Ｓ２と制御信号ＸＳ２とを出力するように構成されている。
【００９６】
図２４は、本実施形態における各信号の波形を示す図である。制御信号ＸＣＥは半導体装置の選択信号（チップイネーブル）信号で、“Ｌ”のとき動作状態となる。制御信号ＳＡＥは制御信号ＸＣＥの反転信号である。まず、期間Ｐ１で制御信号ＸＣＥが“Ｌ”になるとつまり制御信号ＳＡＥが“Ｈ”になると、図２１に示すセンスアンプ回路が動作する。このとき制御信号Ｓ１、Ｓ２は共に“Ｌ”であるので、センスレベル電流は曲線ＳＡＬＥＶ０に沿った特性を示す。次に、制御信号ＸＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御信号Ｓ１は“Ｈ”に、制御信号Ｓ２は“Ｌ”になる。
【００９７】
期間Ｐ２で、制御信号ＸＣＥが“Ｌ”となるとセンスアンプ回路が動作し、センスレベル電流は曲線ＳＡＬＥＶ１に沿った特性となる。次に、制御信号ＸＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御信号Ｓ１は“Ｌ”に、制御信号Ｓ２は“Ｈ”になる。
【００９８】
期間Ｐ３で、制御信号ＸＣＥが“Ｌ”となるとセンスアンプ回路が動作し、センスレベル電流は曲線ＳＡＬＥＶ２に沿った特性となる。次に、制御信号ＸＣＥが“Ｈ”になるとセンスアンプ回路は停止し、制御信号Ｓ１、Ｓ２は共に“Ｈ”となる。
【００９９】
期間Ｐ４で、制御信号ＸＣＥが“Ｌ”となるとセンスアンプ回路が動作し、センスレベル電流は曲線ＳＡＬＥＶ２に沿った電流値以上の電流値を示す。次に、制御信号ＸＣＥを“Ｈ”にするとセンスアンプ回路は停止し、制御信号Ｓ１、Ｓ２は共に“Ｈ”となる。
【０１００】
本実施形態では、以上のような方法で、順次メモリセルオン電流の判定のセンスレベル電流値を大きくしていくことにより、メモリセルオン電流の判定を行う際に徐々に厳しい判定を行なうことができる。たとえば、この半導体装置が冗長救済機能を有した半導体メモリ装置であればメモリセルオン電流の少ない（すなわちマージンが少ない）メモリセルから冗長メモリセルに置き換えて行く。そして、冗長メモリセルの容量を考慮して救済が可能なメモリセルのスクリーニングを行うことにより、メモリセル内におけるマージンの分布の最小値をできるだけ大きくすることができ、信頼性の高い半導体メモリ装置を得ることができる。
【０１０１】
（第１２実施形態）
次に、第１２実施形態について、図２５及び図２６を参照しながら説明する。
【０１０２】
図２５は、本実施形態に係る半導体装置のワード線制御回路の構成を示す電気回路図である。同図に示すように、非動作時には“Ｈ”“になり動作時に“Ｌ”になる制御信号Ｃ２を入力する端子と、通常読出し時には“Ｌ”で判定動作時に“Ｈ”になる制御信号Ｃ１を入力する端子と、制御信号Ｃ２を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｎ９１及びＮチャネル型ＭＯＳトランジスタＱｎ９１からなるＣＭＯＳインバータと、制御信号Ｃ１を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ９２及びＮチャネル型ＭＯＳトランジスタＱｎ９２とが設けられている。ＣＭＯＳインバータの出力信号線はワード線に接続されている。トランジスタＱｐ９２のソース及びトランジスタＱｎ９２のドレインは電源電圧ＶＤＤを供給する端子に接続され、トランジスタＱｐ９２のドレイン及びトランジスタＱｎ９２のソースは共通の信号線を介してトランジスタＱｐ９１のソースに接続されている。
【０１０３】
そして、ワード線はメモリセルトランジスタＱｍ９１のゲートに接続されている。メモリセルトランジスタＱｍ９１のドレインはデータ線に接続され、ソースは接地されている。すなわち、ワード線制御回路の出力部として機能するトランジスタＱｐ９１，Ｑｎ９１からなるＣＭＯＳインバータに、２つのトランジスタＱｐ９２，Ｑｎ９２の出力信号Ｎ９１を印加し、信号Ｎ９１の電圧レベルの相違を利用してＣＭＯＳインバータの出力信号であるワード線信号ＷＬの電圧特性を切り換えるようにしている。具体的に説明すると、非動作時には、制御信号Ｃ１は“Ｌ”で制御信号Ｃ２は“Ｈ”であるので、ワード線信号ＷＬの電圧は接地電圧ＶＳＳに等しい。通常読み出し時には、制御信号Ｃ１は“Ｌ”で制御信号Ｃ２も“Ｌ”であるので、ワード線信号ＷＬの電圧は電源電圧ＶＤＤに等しい。一方、メモリセルオン電流の判定時には、制御信号Ｃ１は“Ｈ”で制御信号Ｃ２は“Ｌ”となるので、ワード線信号ＷＬの電圧は電源電圧ＶＤＤからＮチャネル型ＭＯＳトランジスタＱｎ９２のしきい値電圧だけ低い電圧となる。
【０１０４】
図２６は、本実施形態に係るワード線制御回路を有する半導体装置の電源電圧ＶＤＤとセンスレベル電流及びメモリセルオン電流との関係を示し、曲線ＳＡＬＥＶ０は通常読み出し時のセンスレベル電流の特性曲線、曲線ＭＣＯＮ０は同じく通常読み出し時のメモリセル電流の特性曲線、曲線ＭＣＯＮ１はメモリセルオン電流の判定時のメモリセル電流の特性曲線である。そして、曲線ＭＣＯＮ１は曲線ＭＣＯＮ０よりも下方にある。このように、メモリセルオン電流の判定時には、通常読み出し時に比べてワード線信号ＷＬの電圧を低くし、メモリセル電流を通常読み出し時の電流値よりも少なくしてメモリセルオン電流をマージンをもって判定する。これにより、通常読み出し時の読み出し信頼性を確保できる。
【０１０５】
（第１３実施形態）
次に、第１３実施形態について、図２７を参照しながら説明する。
【０１０６】
本実施形態でも、上記第１２実施形態と同様に、メモリセルオン電流をマージンをもって判定するのであるが、メモリセルオン電流の判定時（ＶＥＲＩＦＹ時）に高温で検査を行なうようにしたものである。その際、高温時に“Ｈ”となり常温で“Ｌ”となるように切り換えた信号Ｓ１を出力する回路を設け、この信号Ｓ１を上記第１２実施形態の図２５に示す制御信号Ｓ１として用いる（信号Ｓ１の出力回路の構成を示す図は省略する）。
【０１０７】
図２７は、電源電圧ＶＤＤとメモリセルオン電流およびセンスレベル電流との関係を示す特性図で、曲線ＳＡＬＥＶ０は通常読み出し時のセンスレベル電流の特性曲線、曲線ＭＣＯＮ０は同じく通常読み出し時（常温）のメモリセルオン電流の特性曲線、曲線ＭＣＯＮ２はメモリセルオン電流の判定時（高温ＶＥＲＩＦＹ時）のメモリセルオン電流の特性曲線である。第１２実施形態と同様に、メモリセルオン電流の判定時におけるメモリセルオン電流を通常読み出し時におけるメモリセルオン電流よりも少なくすることにより、メモリセルオン電流をマージンをもって判定することができ、通常読み出し時の読み出し信頼性を確保することができる。
【０１０８】
（第１４実施形態）
次に、第１４実施形態について、図２８及び図２９を参照しながら説明する。
【０１０９】
図２８は、本実施形態に係るセンスアンプ回路の構成を示す電気回路図である。本実施形態においても、回路の基本的な部分の構成及び動作は、上記図４０に示す従来のセンスアンプ回路の構成及び動作と同様である。
【０１１０】
ここで、本実施形態では、通常読み出し時には“Ｈ”でメモリセルオフ電流の判定時（ＶＥＲＩＦＹ時）には“Ｌ”となる制御信号Ｓ３を入力する端子が設けられている。そして、制御信号Ｓ３及び制御信号ＳＡＥを受けて、両信号のＮＡＮＤ演算を行った結果の信号Ｎ１０１を出力する論理積の否定回路ＮＡＮＤ１０１と、上記信号Ｎ１０１をゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１０２と、接地電位ＶＳＳをゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１０１と、否定回路ＩＮＶ１の出力信号Ｎ１をゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１０３とが設けられている。トランジスタＱｐ１０２のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインはトランジスタＱｐ１０３のソースに接続されている。トランジスタＱｐ１０３のドレインは、出力部のトランジスタＱｎ４のゲートに印加される信号Ｎ３が流れる信号線に接続されている。トランジスタＱｐ１０１のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインはトランジスタＱｐ３のソースに接続されている。
【０１１１】
このセンスアンプ回路は、制御信号ＳＡＥが“Ｈ”のときに動作する。データ線（信号線Ｌ１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、データ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵＴは“Ｌ”である。この動作は、従来のセンスアンプ回路と同様である。ここで、本実施形態のセンスアンプ回路では、通常読み出し時には、制御信号ＳＡＥ及び制御信号Ｓ３は“Ｈ”となるので、論理積の否定回路ＮＡＮＤ１０１の出力信号Ｎ１０１は“Ｌ”となり、トランジスタＱｐ１０２が動作して、トランジスタＱｐ１０３のソース電位が電源電圧ＶＤＤに等しくなる。したがって，信号Ｎ３の電位レベルが上昇する。一方、メモリセルオフ電流の判定時には、制御信号Ｓ３が“Ｌ”になるので、信号Ｎ３の電位レベルが上昇することがない。これにより、センスレベル電流の電源電圧依存特性が切り換えられる。
【０１１２】
図２９は、本実施形態におけるセンスアンプ回路の電源電圧ＶＤＤとメモリセル電流およびセンスレベル電流の関係を示す。センスレベル電流は、通常読み出し時にはセンスレベル電流曲線ＳＡＬＥＶ０に沿った特性となり、メモリセルオフ電流の判定時にはセンスレベル電流曲線ＳＡＬＥＶ３に沿った特性となる。
【０１１３】
ところで、スタック型のフラッシュメモリの消去方式として、例えば文献
“Ｙamada et.al.,A self-convergence erasing scheme for single stacked
gate FLASH MEMORY, IEDM Tech.Dig.,1991,p.301”
に開示されるごとく、過消去した後にリバース動作を行うことにより、しきい値を０Ｖ付近に設定し、これにより各メモリセルのオフリーク電流を低減していくという方式が知られている。
【０１１４】
本実施形態では、センスレベル電流を、メモリセルオフ電流の判定時（ＳＡＬＥＶ３）には通常読み出し時（ＳＡＬＥＶ０）における電流よりも小さくすることにより、上述のような過消去後のリバース動作に利用することが可能となり、通常状態におけるメモリセルオフ電流（ＭＣＯＦＦ０）のマージンを含めた判定をすることができる。
【０１１５】
そして、第９実施形態のメモリセルオン電流の判定動作と組み合わせて使用することにより、メモリセルオン電流とメモリセルオフ電流との両方に対してマージンをもった判定ができるため半導体装置としての信頼性は大きく向上する。
【０１１６】
（第１５実施形態）
次に、第１５実施形態について、図３０及び図３１を参照しながら説明する。
【０１１７】
図３０は、本実施形態に係る半導体装置のセンスアンプ回路の構成を示す電気回路図である。本実施形態においても、回路の基本的な部分の構成及び動作は、上記図４０に示す従来のセンスアンプ回路の構成及び動作と同様である。
【０１１８】
本実施形態におけるセンスアンプ回路は、通常読み出し時に“Ｈ”でメモリセルオフ電流の判定時に“Ｌ”となる制御信号Ｓ４を入力する端子と、制御信号Ｓ４を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１１１及びＱｎ１１１とをさらに備えている。そして、トランジスタＱｐ１１１のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインは基本部分のトランジスタＱｐ２のソースに接続されている。トランジスタＱｎ１１１のドレインは電源電圧ＶＤＤを供給する端子に接続され、ソースは基本部分のトランジスタＱｐ３のソースに接続されている。そして、トランジスタＱｐ１１１のドレインとトランジスタＱｐ２のソースとを接続する信号線と、トランジスタＱｎ１１１のソースとトランジスタＱｐ３のソースとを接続する信号線とは、共通の信号線Ｌ１１１で接続されている。そして、制御信号Ｓ４が“Ｈ”のときには、トランジスタＱｐ１１１がオフしトランジスタＱｎ１１１がオンする。したがって、トランジスタＱｐ２，Ｑｐ３のソース電位はトランジスタＱｎ１１１のしきい値分だけ低くなる。一方、制御信号Ｓ４が“Ｌ”のときには、トランジスタＱｐ１１１がオンしトランジスタＱｎ１１１がオフする。したがって、トランジスタＱｐ２，Ｑｐ３のソース電位は電源電圧ＶＤＤに等しくなる。このように、各トランジスタのオン・オフ切り換えによって各トランジスタＱｐ２，Ｑｐ３のソース電位が変化することを利用して、データ線（信号線Ｌ１）の電圧特性を変化させるようにしている。従って、センスアンプ回路は、従来と同様にデータ線（信号線Ｌ１）に電流が流れるとき出力信号ＯＵＴは“Ｈ”、データ線（信号線Ｌ１）に電流が流れないとき出力信号ＯＵＴは“Ｌ”であるが、制御信号Ｓ４の値如何によりデータ線電圧が非連続的に変わることになる。
【０１１９】
図３１は電源電圧ＶＤＤとデータ線電圧との関係を示し、特性線ＶＤＬ０は通常読み出し時におけるデータ線電圧特性を示し、特性線ＶＤＬ１はメモリセルオフ電流の判定時におけるデータ線電圧特性を示す。また、図３２は、電源電圧ＶＤＤとメモリセル電流及びセンスレベル電流との関係を示し、曲線ＳＡＬＥＶ０は通常読み出し時のセンスレベル電流の特性曲線、曲線ＭＣＯＦＦ１はメモリセルオフ電流の判定時のメモリセルオフ電流の特性曲線、ＭＣＯＮ０は通常読み出し時のメモリセルオン電流の特性曲線、ＭＣＯＦＦ０は通常読み出し時のメモリセルオフ電流の特性曲線をそれぞれ示す。
【０１２０】
通常読み出し時には、制御信号Ｓ４は“Ｈ”であるので、データ線電圧は図３１に示す特性線ＶＤＬ０に沿った特性を示し、通常読み出し時におけるメモリセルオフ電流は図３２に示す曲線ＭＣＯＦＦ０に沿った特性を示す。一方、メモリセルオフ電流の判定時には、制御信号Ｓ４は“Ｌ”であるので、データ線電圧は図３１に示すごとく特性線ＶＤＬ０を上方に移動した特性線ＶＤＬ１に沿った特性となり、メモリセルオフ電流は図３２に示す曲線ＭＣＯＦＦ１に沿った特性となる。
【０１２１】
本実施形態では、通常読み出し時よりもメモリセルオフ電流の判定時におけるデータ線電圧を高くし、判定時におけるメモリセルオフ電流（曲線ＭＣＯＦＦ１参照）を通常読出し時におけるメモリセルオフ電流（曲線ＭＣＯＦＦ０参照）よりも大きくすることにより、オフリークの検出を容易にしている。そして、通常読み出し時のメモリセルオフ電流をマージンを含めて判定をすることができ、半導体装置としての信頼性を向上することができる。
【０１２２】
（第１６実施形態）
次に、第１６実施形態について、図３３及び図３４を参照しながら説明する。
【０１２３】
図３３は、本実施形態に係る半導体装置のワード線制御回路の構成を示す電気回路図である。同図に示すように、非動作時には“Ｈ”で動作時に“Ｌ”になる制御信号Ｃ４を入力する端子と、通常読出し時には“Ｌ”で判定（ＶＥＲＩＦＹ）動作時に“Ｈ”になる制御信号Ｃ３を入力する端子と、制御信号Ｃ４を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｎ１２１及びＮチャネル型ＭＯＳトランジスタＱｎ１２１と、制御信号Ｃ３を各々のゲートに受けるＰチャネル型ＭＯＳトランジスタＱｐ１２２及びＮチャネル型ＭＯＳトランジスタＱｎ１２２とが設けられている。ＣＭＯＳインバータの出力信号線はワード線に接続されている。トランジスタＱｐ１２２のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインはトランジスタＱｐ１２１のソースに接続されている。トランジスタＱｎ１２２のドレインは電源電圧ＶＤＤを供給する端子に接続され、ソースは２つのＮチャネル型ＭＯＳＤトランジスタＱｎ１２３，Ｑｎ１２４を介してワード線に接続されている。
【０１２４】
そして、ワード線はメモリセルトランジスタＱｍ１２１のゲートに接続されている。メモリセルトランジスタＱｍ１２１のドレインはデータ線に接続され、ソースは接地されている。すなわち、ワード線制御回路の出力部として機能するトランジスタＱｐ１２１，Ｑｎ１２１からなるＣＭＯＳインバータに、トランジスタＱｐ１２２の出力信号Ｎ１２１を印加し、信号Ｎ１２１が“Ｈ”のときと“Ｌ”のときとでＣＭＯＳインバータの出力信号であるワード線信号ＷＬの電圧特性を切り換えるようにしている。具体的に説明すると、非動作時には、制御信号Ｃ３は“Ｌ”で制御信号Ｃ４は“Ｈ”であるので、ワード線信号ＷＬの電圧は接地電圧ＶＳＳに等しい。通常読み出し時には、制御信号Ｃ３は“Ｌ”で制御信号Ｃ４も“Ｌ”であるので、ワード線信号ＷＬの電圧は電源電圧ＶＤＤに等しい。一方、メモリセルオフ電流の判定時には、制御信号Ｃ３は“Ｈ”で制御信号Ｃ４は“Ｌ”となるので、ワード線信号ＷＬの電圧は電源電圧ＶＤＤから３つのトランジスタＱｎ１２２〜Ｑｎ１２４のしきい値電圧だけ低い電圧となる。このワード線信号ＷＬの電圧は接地電圧ＶＳＳより少し高い電圧である。
【０１２５】
図３４は、本実施形態に係るワード線制御回路を有する半導体装置の電源電圧ＶＤＤとセンスレベル電流及びメモリセルオフ電流との関係を示し、曲線ＳＡＬＥＶ０は通常読み出し時のセンスレベル電流の特性曲線、曲線ＭＣＯＮ０は同じく通常読み出し時のメモリセル電流の特性曲線、曲線ＭＣＯＦＦ０は通常読み出し時のメモリセルオフ電流の特性曲線、曲線ＭＣＯＦＦ１はメモリセルオフ電流の判定時のメモリセル電流の特性曲線である。このように、非動作時に比べてメモリセルオフ電流の判定時には、ワード線信号ＷＬの電圧を接地電圧ＶＳＳより少し高くし、メモリセルオフ電流（曲線ＭＣＯＦＦ２参照）の電流値を通常読み出し時におけるメモリセルオフ電流（曲線ＭＣＯＦＦ０参照）よりも多くしてメモリセルのオフ電流をマージンをもって検査する。これにより、オフリークの検出を容易にでき、通常読み出し時の読み出し信頼性を確保できる。
【０１２６】
また、この方法では、メモリセルのオフ電流をマージンをもって検査する以外に、たとえばメモリセルトランジスタのしきい値電圧を変えることによりデータを記憶するフラッシュＥＥＰＲＯＭなどで、メモリセルトランジスタのゲート電圧が電源電圧であるときは電流が流れ、ゲート電圧が接地電圧であるときは電流が流れないようにしきい値を設定するときにも使用することができる。その場合、ゲート電圧を接地電圧より少し高くすることによってマージンをもったしきい値に設定ができるとともに時間的にも早くしきい値の設定ができる。
【０１２７】
なお、実施形態は省略するが、第１６実施形態のごとくメモリセルオフ電流をマージンをもって検査する場合、上記１３実施形態と同様に、メモリセルオフ電流の判定時に高温で検査を行なうようにしてもよい。その場合にも、高温における判定時には、通常の読み出し時におけるメモリセルオフ電流（図３４に示す曲線ＭＣＯＦＦ０に相当する）よりも高い電流（図３４に示す曲線ＭＣＯＦＦ２に相当する）が得られるので、メモリセルオフ電流をマージンをもって検査し通常読み出し時の読み出し信頼性を確保することができる。
【０１２８】
（第１７実施形態）
次に、第１７の実施形態について、図３５及び図３６を参照しながら説明する。
【０１２９】
本実施形態は、メモリセルに流れる電流値を複数個のセンスレベル電流を有する電流検知型センスアンプで判定し、１つのメモリセルに流れる電流値で複数のデータ値（多値）を判定するものである。ここでは、３つのセンスレベル電流をもち、１つのメモリセルで４値、すなわち、２ビットのデータを記憶・読み出しする。図３５が複数個のセンスレベル電流を有する電流検知型センスアンプの一実施形態で、図３６がこのセンスアンプによる多値の読み出し方法を示すタイミング図である。
【０１３０】
図３５に示すように、本実施形態に係るセンスアンプ回路には、データ線信号ＤＬを受けてその反転信号を出力する否定回路１３１と、該否定回路ＩＮＶ１３１の出力信号をゲートに受けるＮチャネル型ＭＯＳトランジスタＱｎ１３１と、それぞれ制御信号ＳＡＥ１，ＳＡＥ２，ＳＡＥ３をゲートに受ける３つのＰチャネル型ＭＯＳトランジスタＱｐ１３１，Ｑｐ１３２，Ｑｐ１３３と、トランジスタＱｎ１３１のドレインから信号Ｎ１３１を取り出す信号線に接続され信号Ｎ１３１を反転した信号Ｎ１３２を出力する否定回路ＩＮＶ１３２と、該否定回路ＩＮＶ１３２の出力信号Ｎ１３２を受けてデータを選択しＤＡＴＡ１及びＤＡＴＡ２として出力するデータ選択回路１３１とが設けられている。各トランジスタＱｐ１３１〜１３３のドレインは電源電圧ＶＤＤを供給する端子に接続され、ソースはトランジスタＱｎ１３１のドレインから信号Ｎ１３１を取り出す信号線に接続されている。言い換えると、各トランジスタＱｐ１３１〜１３３は、電源電圧ＶＤＤを供給する端子とトランジスタＱｎ１３１のドレインから信号Ｎ１３１を取り出す信号線との間で、互いに並列に接続されている。
【０１３１】
次に、このセンスアンプ回路の動作について、図３６のタイミング図を参照しながら説明する。ただし、ＸＣＥはセンスアンプの起動信号、Ｐ１，Ｐ２はクロック信号の１サイクルに相当する期間であって、以下に、期間Ｐ１又はＰ２における動作について説明する。
【０１３２】
まず、信号ＸＣＥを“Ｌ”とする。次に、センスアンプ制御信号ＳＡＥ２が“Ｌ”となり、トランジスタＱｐ１３２で制御されるセンスレベル電流を用いてメモリセル電流を判定し、その結果を判定データＤＡＴＡ１とする。
【０１３３】
次に、この判定データＤＡＴＡ１が“Ｈ”であれば、センスアンプ制御信号ＳＡＥ１が“Ｌ”となり、トランジスタＱｐ１３１で制御されるセンスレベル電流を用いてメモリセル電流を判定し、その結果を判定データＤＡＴＡ２とする。一方、判定データＤＡＴＡ１が“Ｌ”であれば、センスアンプ制御信号ＳＡＥ３が“Ｌ”となり、トランジスタＱｐ１３３で制御されるセンスレベル電流を用いてメモリセル電流を判定し、その結果を判定データＤＡＴＡ２とする。この判定データが図３６に示す有効データとなる。
【０１３４】
このように、まず、判定データＤＡＴＡ１が決定されてから判定データＤＡＴＡ２が決定され、２ビットのデータを読み出しする。
【０１３５】
本実施形態では、特別なリファレンスメモリセルを用いることなしに多値データの読み出しができる。また、メモリセル電流の判定をまず中間のセンスレベル電流で判定した後にその判定データで次のセンスレベル電流を決めるといういわゆるバイナリーサーチを行い２回の判定回数で２ビットのデータを読み出すことができる。本実施形態は４値２ビットの実施形態であるが、さらに多い多値の場合でも同様にバイナリーサーチは可能である。
【０１３６】
（第１８実施形態）
次に、第１８実施形態について、図３７及び図３８を参照しながら説明する。
【０１３７】
本実施形態は、第１７実施形態と同様にメモリセルに流れる電流値を複数個のセンスレベル電流を有する電流検知型センスアンプで判定し、１つのメモリセルに流れる電流値で複数のデータ値を判定するものである。特に、本実施形態では、電流検知型センスアンプはほぼ同時に複数個のセンスレベル電流でメモリセル電流を判定できるように構成した点が特徴である。本実施形態でも、３つのセンスレベル電流をもち、１つのメモリセルで４値、すなわち、２ビットのデータを記憶・読み出しするものである。
【０１３８】
図３７は、本実施形態に係る複数個のセンスレベル電流を有し同時に多値を判定する電流検知型センスアンプの電気回路図である。また、図３８はこのセンスアンプによる多値の読み出し方法を示すタイミング図である。
【０１３９】
図３７に示すように、センスアンプ回路には、データ線信号線ＤＬを受けてこれを反転した信号Ｎ１４４を出力する否定回路ＩＮＶ１４１と、各々のゲートに制御信号を受ける３つのＰチャネル型ＭＯＳトランジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４３と、否定回路ＩＮＶ１４１の出力信号１４４を各々のゲートに受ける３つのＮチャネル型トランジスタＱｎ１４１，Ｑｎ１４２，Ｑｎ１４３とが前段部分に配置されている。ここで、各トランジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４３のソースは電源電圧ＶＤＤを供給する端子に接続され、ドレインは各トランジスタＱｎ１４１，Ｑｎ１４２，Ｑｎ１４３のドレインにそれぞれ接続されている。また、各トランジスタＱｎ１４１，Ｑｎ１４２，Ｑｎ１４３のソースはデータ線（信号線Ｌ１４１）に共通に接続されている。言い換えると、Ｐチャネル型ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタとを直列に接続した３つの組が、電源電圧供給端子−データ線間に互いに並列に接続されている。そして、トランジスタＱｐ１４２のドレインとトランジスタＱｎ１４２のドレインとに共通に接続される信号線を介して信号Ｎ１４２が取り出され、この信号Ｎ１４２を否定回路により反転し、この反転信号をＤＡＴＡ１として出力するようにしている。また、各トランジスタＱｐ１４１，Ｑｐ１４２，Ｑｐ１４３のドレイン及び各トランジスタＱｎ１４１，Ｑｎ１４２，Ｑｎ１４３のドレインにそれぞれ共通に接続される信号線を介して取り出した３つの信号Ｎ１４１〜Ｎ１４３を、１つの否定回路及び３つの論理積の否定回路を介して演算した結果をＤＡＴＡ２として出力するようにしている。
【０１４０】
次に、このセンスアンプの回路の動作について、図３８のタイミング図を参照しながら説明する。ＸＣＥはセンスアンプの起動信号である。まず、信号ＸＣＥが“Ｌ”となり、次に、制御信号ＳＡＥが“Ｌ”となって、トランジスタＱｐ１４１〜Ｑｐ１４３で制御されるセンスレベル電流で３つの判定信号Ｎ１４１〜Ｎ１４３がほぼ同時に出力される。ここで、トランジスタＱｎ１４１〜Ｑｎ１４３のうちトランジスタＱｎ１４１のしきい値が最も大きく、トランジスタＱｎ１４３のしきい値が最も小さく設定されている。このように、信号Ｎ１４１〜Ｎ１４３を入力としたスタテイックな論理回路を通して、データ信号ＤＡＴＡ１，ＤＡＴＡ２が出力される。図３８に示す有効データは、この判定データを示す。
【０１４１】
本実施形態では、上記第１７実施形態と同様に、特別なリファレンスメモリセルを用いることなしに多値データの読み出しができることとともに、第１７実施形態のような２段階でデータ信号ＤＡＴＡ１、ＤＡＴＡ２が決定されるものではなく、データ信号ＤＡＴＡ１とＤＡＴＡ２が１段階で決定されるので、高速にデータが読み出されるという利点がある。
【０１４２】
（第１９実施形態）
本次に、第１９実施形態について、図３９を参照しながら説明する。
【０１４３】
本実施形態は、上記第８実施形態と同様に、電圧検知信号の高低に応じてセンスレベル電流の特性とメモリセルトランジスタの昇圧または非昇圧とを連動させて切り換えるようにしたもので、半導体装置の動作マージンの確認などの判定動作に関するものである。
【０１４４】
図３９は、本実施形態における電源電圧ＶＤＤとメモリセル電流およびセンスアンプのセンスレベル電流との関係を示す図である。同図において、曲線ＭＣＯＮ４１はメモリセル電流の特性曲線、曲線ＳＡＬ４１Ａは通常の読み出し時のセンスレベル電流の特性曲線、曲線ＳＡＬ４１Ｂは例えば製品出荷時などに用いる厳しい条件での読み出し時のセンスレベル電流の特性曲線である。
【０１４５】
第８実施形態でも説明したように、センスレベル電流ＳＡＬ４１ＡおよびＳＡＬ４１Ｂは電源電圧ＶＤＤが４Ｖの箇所で低電圧側が非連続的に高くなるよう変化し、それぞれの電圧領域で下に凸の曲線である。メモリセル電流ＭＣＯＮ４１も電源電圧ＶＤＤが４Ｖの箇所で低電圧側が非連続的に高くなるよう変化し、それぞれの電圧領域で上に凸の曲線である。センスレベル電流の特性曲線とメモリセル電流の特性曲線がそれぞれ上下に凸な曲線であるために、センスレベル電流とメモリセル電流との差が小さい部分がある。例えば低電圧では電源電圧が１．５Ｖの箇所における直線Ｌ４１Ａ上で、曲線ＳＡＬ４１Ｂ及びＭＣＯＮ４１との交点間の距離Ｄ４１Ａの長さ、高電圧では電源電圧が７．５Ｖの箇所における直線Ｌ４１Ｂ上で、曲線ＳＡＬ４１Ｂ及びＭＣＯＮ４１との交点間の距離Ｄ４１Ｂの長さが短い部分である。すなわち、この電源電圧ＶＤＤが１．５Ｖ及び７．５Ｖにおける動作マージンを考慮した判定を行うことは、動作マージンを十分有し信頼性の高い半導体装置を得るために重要な事項である。そのため、本実施形態では、電源電圧１．５Ｖと７．５Ｖの２つの電圧領域で判定を行っている。
【０１４６】
ところで、動作が非連続となる電源電圧４Ｖの点でセンスレベル電流とメモリセル電流との差が最も小さくなる場合は、その電源電圧で検査を行うことが必要となることもある。
【０１４７】
また、ここでは、例えば製品出荷時等に用いる厳しい条件での読み出し時のセンスレベル電流ＳＡＬ４１Ｂを用いた例であるが、別の読み出し用のセンスレベル電流を用いることも可能である。
【産業上の利用可能性】
【０１４８】
本発明に係る半導体装置は、メモリセルのオン状態やオフ状態が適正に設定されているか否かを判定する際に、十分なマージンを持った厳しい判定を行うことができ、よって、半導体装置の信頼性の向上を図ることができるという効果を有し、例えば、不揮発性メモリセルとその周辺回路とを備えた半導体装置に係り、特にフラッシュＥＥＰＲＯＭ等として有用である。
【図面の簡単な説明】
【０１４９】
【図１】第１実施形態に係るセンスアンプ回路の電気回路図である。
【図２】第１実施形態に係る電圧検知回路の電気回路図である。
【図３】第１実施形態に係るセンスアンプ回路のセンスレベル電流と電源電圧との関係を示す特性図である。
【図４】第１実施形態に係る電圧検知回路の出力信号と電源電圧との関係を示す特性図である。
【図５】第２実施形態に係る電圧検知回路の電気回路図である。
【図６】第２実施形態に係るセンスアンプ回路のセンスレベル電流と電源電圧との関係を示す特性図である。
【図７】第２実施形態に係る電圧検知回路の出力信号と電源電圧との関係を示す特性図である。
【図８】第３実施形態に係るセンスアンプ回路の電気回路図である。
【図９】第３実施形態におけるデータ線電圧と電源電圧との関係を示す特性図である。
【図１０】第４実施形態に係るセンスアンプ回路の電気回路図である。
【図１１】第４実施形態におけるデータ線電圧と電源電圧との関係を示す特性図である。
【図１２】第５実施形態に係るセンスアンプ回路の電気回路図である。
【図１３】第５実施形態におけるデータ線電圧と電源電圧との関係を示す特性図である。
【図１４】第６実施形態に係るセンスアンプ回路の電気回路図である。
【図１５】第７実施形態に係る電圧検知回路の電気回路図である。
【図１６】第８実施形態に係る昇圧回路の電気回路図である。
【図１７】第８実施形態における昇圧ノードと電源電圧との関係を示す特性図である。
【図１８】第８実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図１９】第９実施形態に係るセンスアンプ回路の電気回路図である。
【図２０】第９実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図２１】第１０実施形態に係るセンスアンプ回路の電気回路図である。
【図２２】第１０実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図２３】第１１実施形態に係る制御信号発生回路の電気回路図である。
【図２４】第１１実施形態における各信号の波形を示すタイミングチャートである。
【図２５】第１２実施形態に係るワード線制御回路の電気回路図である。
【図２６】第１２実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図２７】第１３実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図２８】第１４実施形態に係るセンスアンプ回路の電気回路図である。
【図２９】第１４実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図３０】第１５実施形態に係るセンスアンプ回路の電気回路図である。
【図３１】第１５実施形態におけるデータ線電圧と電源電圧との関係を示す特性図である。
【図３２】第１５実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図３３】第１６実施形態に係るワード線制御回路の電気回路図である。
【図３４】第１６実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図３５】第１７実施形態に係る複数のセンスレベル電流を有するセンスアンプ回路の電気回路図である。
【図３６】第１７実施形態におけるデータの読み出し方法を示すタイミングチャートである。
【図３７】第１８実施形態に係る複数のセンスレベル電流を有し、かつ多値データ判定機能を有するセンスアンプ回路の電気回路図である。
【図３８】第１８実施形態におけるセンスアンプ回路の動作を示すタイミングチャートである。
【図３９】第１９実施形態に係るセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【図４０】従来のセンスアンプ回路の電気回路図である。
【図４１】従来のセンスアンプ回路のセンスレベル電流と電源電圧との関係を示す特性図である。
【図４２】従来のデータ線電圧と電源電圧との関係を示す特性図である。
【図４３】従来のセンスアンプ回路のセンスレベル電流及びメモリセル電流と電源電圧との関係を示す特性図である。
【符号の説明】
【０１５０】
Ｑｐ        Ｐチャネルトランジスタ
Ｑｎ        Ｎチャネルトランジスタ
Ｑｍ        メモリセルトランジスタ
ＶＤＴ０    電圧検知信号
ＳＡＥ      制御信号
ＤＬ        データ線信号
ＷＬ        ワード線信号
ＶＤＤ      電源電圧
ＶＳＳ      接地電圧
ＩＮＶ      否定回路
ＮＡＮＤ    論理積の否定回路
Ｌ          信号線
ＶＳＡＬＣ  センスレベル電流
ＶＣＯＮ    メモリセルオン電流
ＶＣＯＦＦ  メモリセルオフ電流
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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