(57)【要約】  【課題】  データ信号配線の自動配置を容易とすることができる半導体集積回路の設計方法等を提供する。  【解決手段】  クロック信号入力端若しくはクロック信号出力端が第３若しくは第４メタル層に設けられ、又はデータ信号入力端若しくはデータ信号出力端が第１〜第４層の中のいずれかのメタル層に設けられた複数のセルを含むセルライブラリを記録するセルライブラリ記録部４と、セル配置部５と、クロック信号配線を第３又は第４メタル層に配置するクロック信号配線配置部６と、データ信号配線を第１〜第４メタル層の中のいずれかのメタル層に配置するデータ信号配線配置部７とを具備する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
Ｎ層（Ｎは、３以上の整数）のメタル層を有する半導体集積回路の設計を行うためにコンピュータが実行する方法であって、
クロック信号を入力若しくは出力するためのクロック信号入力端若しくはクロック信号出力端が前記Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に設けられ、又はデータ信号を入力若しくは出力するためのデータ信号入力端若しくはデータ信号出力端が前記Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に設けられた複数のセルの配置を行うステップ（ａ）と、
前記複数のセルの前記クロック信号入力端又は前記クロック信号出力端に接続される複数のクロック信号配線を、前記Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に配置するステップ（ｂ）と、
前記複数のセルの前記データ信号入力端又は前記データ信号出力端に接続される複数のデータ信号配線を、前記Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に配置するステップ（ｃ）と、
を具備する半導体集積回路の設計方法。
【請求項２】
Ｎが４以上の整数であり、
ステップ（ｂ）が、前記複数のセルの前記クロック信号入力端又は前記クロック信号出力端に接続される複数のクロック信号配線を、前記Ｎ層のメタル層の内の第３層〜第Ｎ層の中の連続する２つの層のいずれかの層に配置する、請求項１記載の半導体集積回路の設計方法。
【請求項３】
前記複数のセルのセル内配線の各メタル層毎の総線長を算出するステップ（ｄ）を更に具備し、
ステップ（ｂ）が、前記複数のセルの前記クロック信号入力端又は前記クロック信号出力端に接続される複数のクロック信号配線を、前記Ｎ層のメタル層の内のステップ（ｄ）にて算出された複数の総線長が短い２つの層のいずれかの層に配置する、請求項１又は２記載の半導体集積回路の設計方法。
【請求項４】
請求項１〜３のいずれか１項に記載の半導体集積回路の設計方法によって設計されたことを特徴とする半導体集積回路。
【請求項５】
Ｎ層（Ｎは、３以上の整数）のメタル層を有する半導体集積回路の設計を行うための装置であって、
クロック信号を入力若しくは出力するためのクロック信号入力端若しくはクロック信号出力端が前記Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に設けられ、又はデータ信号を入力若しくは出力するためのデータ信号入力端若しくはデータ信号出力端が前記Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に設けられた複数のセルを含むセルライブラリを記録するための記録手段と、
前記複数のセルを配置するための第１の手段と、
前記複数のセルの前記クロック信号入力端又は前記クロック信号出力端に接続される複数のクロック信号配線を、前記Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に配置するための第２の手段と、
前記複数のセルの前記データ信号入力端又は前記データ信号出力端に接続される複数のデータ信号配線を、前記Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に配置するための第３の手段と、
を具備する半導体集積回路の設計装置。
【請求項６】
Ｎ層（Ｎは、３以上の整数）のメタル層を有する半導体集積回路の設計を行うためにＣＰＵに実行させるためのプログラムであって、
クロック信号を入力若しくは出力するためのクロック信号入力端若しくはクロック信号出力端が前記Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に設けられ、又はデータ信号を入力若しくは出力するためのデータ信号入力端若しくはデータ信号出力端が前記Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に設けられた複数のセルの配置を行う手順（ａ）と、
前記複数のセルの前記クロック信号入力端又は前記クロック信号出力端に接続される複数のクロック信号配線を、前記Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に配置する手順（ｂ）と、
前記複数のセルの前記データ信号入力端又は前記データ信号出力端に接続される複数のデータ信号配線を、前記Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に配置する手順（ｃ）と、
をＣＰＵに実行させるための半導体集積回路の設計プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計方法及びそのような半導体集積回路の設計方法によって設計された半導体集積回路に関する。さらに、本発明は、そのような半導体集積回路の設計方法を用いた半導体集積回路の設計装置及び半導体集積回路の設計を行うためのプログラムに関する。
【背景技術】
【０００２】
従来のＡＳＩＣ（Application Specific Integrated Circuit）について、図７〜図１０を参照しながら説明する。図７は、４層のメタル層を有する従来のＡＳＩＣの一部としてのバッファセルを示す図である。図７に示すバッファセルＢ２は、クロック信号を受け取って出力するための回路であり、図８（ａ）に示すゲートレベル回路図及び図８（ｂ）に示すトランジスタレベル回路図で表される回路をシリコン基板上に実現したものである。
【０００３】
図７に示すように、このＡＳＩＣには、Ｐ＋拡散領域５１、５２及びＮ＋拡散領域５３、５４が形成されており、これらの拡散領域の上層には、ゲート酸化膜５５〜５８が形成されている。これらのＰ＋拡散領域５１、５２、Ｎ＋拡散領域５３、５４、及び、ゲート酸化膜５５〜５８によって、トランジスタＱＮ５〜ＱＮ８、ＱＰ５〜ＱＰ８が構成されている。
【０００４】
トランジスタＱＰ５〜ＱＰ８のソースには、電源配線６１を介して第１の電源電位（ここでは、ＶＤＤ）が供給され、トランジスタＱＮ５〜ＱＮ８のソースには、電源配線６２を介して第２の電源電位（ここでは、ＶＳＳ）が供給される。
バッファセルＢ２のクロック信号入力端７１には、クロック信号入力配線６３を介してクロック信号が供給される。また、バッファセルＢ２は、クロック信号出力配線６５を介してクロック信号出力端７２からクロック信号を出力する。
【０００５】
図９は、バッファセルＢ２の図７中のＩＶ−ＩＶ’線における断面を示す図である。図９に示すように、シリコン基板５０内には、Ｐ＋拡散領域５１及びＮ＋拡散領域５３が形成されている。シリコン基板５０、Ｐ＋拡散領域５１、及び、Ｎ＋拡散領域５３の上層には、ゲート酸化膜５５及び絶縁膜８１が形成されている。絶縁膜８１の上層には、電源配線６１、６２、及びクロック信号入力配線６３が形成されており、これらの上層には、絶縁膜８２〜８５が形成されている。
図９に示すように、バッファセルＢ２のクロック信号入力端７１に接続されているクロック信号入力配線６３は、第１メタル層に形成されている。
【０００６】
図１０は、バッファセルＢ２の図７中のＶ−Ｖ’線における断面を示す図である。図１０に示すように、シリコン基板５０内には、Ｐ＋拡散領域５２及びＮ＋拡散領域５４が形成されている。シリコン基板５０、Ｐ＋拡散領域５３、及び、Ｎ＋拡散領域５４の上層には、絶縁膜８１が形成されている。絶縁膜８１の上層には、第１メタル層の配線（電源配線６１、６２を含む）が形成されており、これらの上層には、絶縁膜８２が形成されている。絶縁膜８２の上層には、クロック信号出力配線６５が形成されており、クロック信号出力配線６５の上層には、絶縁膜８３〜８５が形成されている。
図１０に示すように、バッファセルＢ２のクロック信号出力端７２に接続されているクロック信号出力配線６５は、第２メタル層に形成されている。
【０００７】
図９及び図１０に示すように、４層のメタル層を有する従来のＡＳＩＣにおいては、第１メタル層に形成されたクロック信号入力配線６３がクロック信号入力端７１に接続され、第２メタル層に形成されたクロック信号出力配線６５がクロック信号入力端７２に接続されている。
【０００８】
一般に、４層以上のメタル層を有するＡＳＩＣにおいては、セル間を接続するクロック信号配線は、データ信号配線の自動配置を容易にするために、基本的には第３又は第４メタル層に自動配置される。
しかしながら、従来のＡＳＩＣに用いられているセルは、クロック信号を入力又は出力するためのクロック信号入力端又はクロック信号出力端が第１又は第２メタル層に接続されるように設計されライブラリ化されている（図９及び図１０参照）。そのため、クロック信号を入力又は出力するセル（ここでは、バッファセルＢ２）の近傍においては、クロック信号配線が第４メタル層から第１又は第２メタル層に引き回されている。そのため、セルの近傍において、第１又は第２メタル層に引き回されたクロック信号配線が障害となり、データ信号配線の自動配置が困難となる場合があった。
【０００９】
また、半導体集積回路においては、ノイズの影響の低減等のため、セル間を接続するクロック信号配線と同一のメタル層に、クロック信号配線を挟むように、２本のシールド配線が自動配置され、形成されることがある（例えば、特許文献１参照）。
このようにクロック信号配線がシールド配線を伴う場合には、セルの近傍において、第１又は第２メタル層に引き回されたクロック信号配線及びシールド配線が障害となり、データ信号配線の自動配置がより困難となる場合があった。
【００１０】
【特許文献１】特開平６−７７４０３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで、上記の点に鑑み、本発明は、データ信号配線の自動配置を容易とすることができる半導体集積回路の設計方法を提供することを第１の目的とする。また、本発明はそのような半導体集積回路の設計方法によって設計された半導体集積回路を提供することを第２の目的とする。また、本発明は、そのような半導体集積回路の設計方法を用いた半導体集積回路の設計装置を提供することを第３の目的とする。また、本発明は、半導体集積回路の設計を行うためのプログラムを提供することを第４の目的とする。
【課題を解決するための手段】
【００１２】
以上の課題を解決するため、本発明に係る半導体集積回路の設計方法は、Ｎ層（Ｎは、３以上の整数）のメタル層を有する半導体集積回路の設計を行うためにコンピュータが実行する方法であって、クロック信号を入力若しくは出力するためのクロック信号入力端若しくはクロック信号出力端がＮ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に設けられ、又はデータ信号を入力若しくは出力するためのデータ信号入力端若しくはデータ信号出力端がＮ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に設けられた複数のセルの配置を行うステップ（ａ）と、複数のセルのクロック信号入力端又はクロック信号出力端に接続される複数のクロック信号配線を、Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に配置するステップ（ｂ）と、複数のセルのデータ信号入力端又はデータ信号出力端に接続される複数のデータ信号配線を、Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に配置するステップ（ｃ）とを具備する。
【００１３】
ここで、Ｎが４以上の整数であり、ステップ（ｂ）が、複数のセルのクロック信号入力端又はクロック信号出力端に接続される複数のクロック信号配線を、Ｎ層のメタル層の内の第３層〜第Ｎ層の中の連続する２つの層のいずれかの層に配置することとしても良い。
また、複数のセルのセル内配線の各メタル層毎の総線長を算出するステップ（ｄ）を更に具備し、ステップ（ｂ）が、複数のセルのクロック信号入力端又はクロック信号出力端に接続される複数のクロック信号配線を、Ｎ層のメタル層の内のステップ（ｄ）にて算出された複数の総線長が短い２つの層のいずれかの層に配置することとしても良い。
【００１４】
また、上記した課題を解決するため、本発明に係る半導体集積回路は、本発明に係る半導体集積回路の設計方法によって設計されたことを特徴とする。
【００１５】
また、上記した課題を解決するため、本発明に係る半導体集積回路の設計装置は、Ｎ層（Ｎは、３以上の整数）のメタル層を有する半導体集積回路の設計を行うための装置であって、クロック信号を入力若しくは出力するためのクロック信号入力端若しくはクロック信号出力端がＮ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に設けられ、又はデータ信号を入力若しくは出力するためのデータ信号入力端若しくはデータ信号出力端がＮ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に設けられた複数のセルを含むセルライブラリを記録するための記録手段と、複数のセルを配置するための第１の手段と、複数のセルのクロック信号入力端又はクロック信号出力端に接続される複数のクロック信号配線を、Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に配置するための第２の手段と、複数のセルのデータ信号入力端又はデータ信号出力端に接続される複数のデータ信号配線を、Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に配置するための第３の手段とを具備する。
【００１６】
また、上記した課題を解決するため、本発明に係る半導体集積回路の設計プログラムは、Ｎ層（Ｎは、３以上の整数）のメタル層を有する半導体集積回路の設計を行うためにＣＰＵに実行させるためのプログラムであって、クロック信号を入力若しくは出力するためのクロック信号入力端若しくはクロック信号出力端がＮ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に設けられ、又はデータ信号を入力若しくは出力するためのデータ信号入力端若しくはデータ信号出力端がＮ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に設けられた複数のセルの配置を行う手順（ａ）と、複数のセルのクロック信号入力端又はクロック信号出力端に接続される複数のクロック信号配線を、Ｎ層のメタル層の内の第２層〜第Ｎ層の中の連続する２つの層のいずれかの層に配置する手順（ｂ）と、複数のセルのデータ信号入力端又はデータ信号出力端に接続される複数のデータ信号配線を、Ｎ層のメタル層の内の第１層〜第Ｎ層の中のいずれかの層に配置する手順（ｃ）とをＣＰＵに実行させる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら、本発明の実施の形態について説明する。なお、同一の構成要素については、同一の参照番号で示している。
図１は、本発明の第１の実施形態に係る半導体集積回路の設計装置の概要を示す図である。本実施形態は、本発明を４層のメタル層を有するＡＳＩＣ（Application Specific Integrated Circuit）の設計装置に適用したものである。
【００１８】
図１に示すように、この半導体集積回路の設計装置１は、入力部２と、表示部３と、セルライブラリ記録部４と、セル配置部５と、クロック信号配線配置部６と、データ信号配線配置部７とを具備する。
入力部２は、ユーザ（半導体集積回路の設計技術者）が入力を行うためのキーボード等であり、表示部３は、半導体集積回路の設計結果等を表示するためのＣＲＴ、ＬＣＤ等である。
【００１９】
セルライブラリ記録部４は、半導体集積回路の設計に用いられるセル（クロックルートセル、バッファセル、インバータセル、ゲーテッドセル、フリップフロップ等を含む）に関する情報を含むセルライブラリを記録する。このセルライブラリに含まれている各セルにおいては、クロック信号を入力又は出力するためのクロック信号入力端又はクロック信号出力端が第３又は第４メタル層のいずれかの層に設けられ、データ信号を入力又は出力するためのデータ信号入力端又はデータ信号出力端が第１〜第４メタル層のいずれかの層に設けられている。
セル配置部５は、セルライブラリ記録部４に記録されているセルライブラリを用いて、セルの配置を行う。
【００２０】
クロック信号配線配置部６は、セル配置部５によって配置されたセルにクロック信号を入力又は出力するためのクロック信号配線を、第３又は第４メタル層に配置する。
データ信号配線配置部７は、セル配置部５によって配置されたセルにデータ信号を入力又は出力するためのクロック信号配線を、第１〜第４メタル層のいずれかの層に配置する。
【００２１】
図１に示すセル配置部５、クロック信号配線配置部６、及び、データ信号配線配置部７は、ＣＰＵとソフトウェア（プログラム）で構成することができる。このプログラムとセルライブラリは、ハードディスク、フレキシブルディスク、ＭＯ、ＭＴ、ＲＡＭ、ＣＤ−ＲＯＭ、又は、ＤＶＤ−ＲＯＭ等の記録媒体に記録することができる。
【００２２】
図２は、半導体集積回路の設計装置１の半導体集積回路の設計処理を示すフローチャートである。以下、図２を参照しながら、半導体集積回路の設計装置１の半導体集積回路設計処理について説明する。
【００２３】
まず、ユーザ（半導体集積回路の設計技術者）が、半導体集積回路の設計処理を開始することを指示する指示データを入力部２から入力すると、セル配置部５が、セルライブラリ記録部４に記録されているセルライブラリを用いて、セルの配置を行う（ステップＳ１）。
【００２４】
次に、クロック信号配線配置部６が、セル配置部４によって配置されたセルのクロック信号入力端又はクロック信号出力端にクロック信号を入力又は出力するためのクロック信号配線を、第３又は第４メタル層に配置する（ステップＳ２）。
その後、クロック信号配線配置部７が、セル配置部４によって配置されたセルのデータ信号入力端又はデータ信号出力端にデータ信号を入力又は出力するためのデータ信号配線を、第１〜第４メタル層のいずれかの層に配置する（ステップＳ３）。
【００２５】
図３は、半導体集積回路の設計装置１によって設計されたＡＳＩＣの一部を示す図である。図３は、４層のメタル層を有するＡＳＩＣの一部としてのバッファセルを示す図である。図３に示すバッファセルＢ１は、クロック信号を受け取って出力するための回路であり、図４（ａ）に示すゲートレベル回路図及び図４（ｂ）に示すトランジスタレベル回路図で表される回路をシリコン基板上に実現したものである。
【００２６】
図３に示すように、このＡＳＩＣには、Ｐ＋拡散領域１１、１２及びＮ＋拡散領域１３、１４が形成されており、これらの拡散領域の上層には、ゲート酸化膜１５〜１８が形成されている。これらのＰ＋拡散領域１１、１２、Ｎ＋拡散領域１３、１４、及び、ゲート酸化膜１５〜１８によって、トランジスタＱＮ１〜ＱＮ４、ＱＰ１〜ＱＰ４が構成されている。
【００２７】
トランジスタＱＰ１〜ＱＰ４のソースには、電源配線２１を介して第１の電源電位（ここでは、ＶＤＤ）が供給され、トランジスタＱＮ１〜ＱＮ４のソースには、電源配線２２を介して第２の電源電位（ここでは、ＶＳＳ）が供給される。
バッファセルＢ１のクロック信号入力端３１には、クロック信号入力配線２３を介してクロック信号が供給される。また、バッファセルＢ１は、クロック信号出力配線２５を介してクロック信号出力端３２からクロック信号を出力する。
【００２８】
図５は、バッファセルＢ１の図３中のＩＩ−ＩＩ’線における断面を示す図である。図５に示すように、シリコン基板１０内には、Ｐ＋拡散領域１１及びＮ＋拡散領域１３が形成されている。シリコン基板１０、Ｐ＋拡散領域１１、及び、Ｎ＋拡散領域１３の上層には、ゲート酸化膜１５及び絶縁膜４１が形成されている。絶縁膜４１の上層には、電源配線２１、２２が形成されており、これらの上層には、絶縁膜４２が形成されている。絶縁膜４２の上層には、第２メタル層の配線が形成されており、その上層には、絶縁膜４３が形成されている。絶縁膜４３の上層には、第３メタル層の配線が形成されており、その上層には、絶縁膜４４が形成されている。絶縁膜４４の上層には、バッファセルＢ１にクロック信号を入力するためのクロック信号入力配線２３が形成されており、その上層には、絶縁膜４５が形成されている。
図５に示すように、バッファセルＢ１のクロック信号入力端３１に接続されているクロック信号入力配線２３は、第４メタル層に形成されている。
【００２９】
図６は、バッファセルＢ１の図３中のＩＩＩ−ＩＩＩ’線における断面を示す図である。図６に示すように、シリコン基板１０内には、Ｐ＋拡散領域１２及びＮ＋拡散領域１４が形成されている。シリコン基板１０、Ｐ＋拡散領域１３、及び、Ｎ＋拡散領域１４の上層には、絶縁膜４１が形成されている。絶縁膜４１の上層には、第１メタル層の配線（電源配線２１、２２を含む）が形成されており、これらの上層には、絶縁膜４２が形成されている。絶縁膜４２の上層には、第２メタル層の配線が形成されており、その上層には、絶縁膜４３が形成されている。絶縁膜４３の上層には、第３メタル層の配線が形成されており、その上層には、絶縁膜４４が形成されている。絶縁膜４４の上層には、バッファセルＢ１がクロック信号を出力するためのクロック信号出力配線２５が形成されており、その上層には、絶縁膜４５が形成されている。
図６に示すように、バッファセルＢ１のクロック信号出力端３２に接続されているクロック信号出力配線２５は、第４メタル層に形成されている。
【００３０】
図９及び図１０に示すように、バッファセルＢ１にクロック信号を入力するためのクロック信号入力配線２３及びバッファセルＢ１がクロック信号を出力するためのクロック信号出力配線２５は、第４メタル層に形成されている。そのため、バッファセルＢ１の近傍において、データ信号配線を自動配置することが容易となる。特に、バッファセルＢ１の近傍において、データ信号配線を第１〜第３メタル層に自動配置することが容易となる。また、クロック信号配線がシールド配線を伴う場合においても、データ信号配線の自動配置が困難となる場合を少なくすることができる。また、セルの自動配置及び配線の自動配置に必要な時間を削減することができ、チップサイズをより小さくすることが可能となる。
【００３１】
なお、本実施形態においては、クロック信号入力配線２３及びクロック信号出力配線２５が第４メタル層に自動配置されることとしているが、クロック信号入力配線２３又はクロック信号出力配線２５が第３メタル層に自動配置されることとしても良い。
【００３２】
また、本実施形態においては、４層のメタル層を有するＡＳＩＣを設計することとしているが、３層以上のメタル層を有する半導体集積回路を設計することとしても良い。
ｎ層（ｎは、３以上の整数）のメタル層を有する半導体集積回路を設計する場合に、セルライブラリ記録部４に記録されているセルライブラリに含まれている各セルにおいて、クロック信号を入力若しくは出力するためのクロック信号入力端若しくはクロック信号出力端がｎ層のメタル層の内の第２層〜第ｎ層の中の連続する２つの層のいずれかの層に設けられ、又はデータ信号を入力若しくは出力するためのデータ信号入力端若しくはデータ信号出力端がｎ層のメタル層の内の第１層〜第ｎ層の中のいずれかの層に設けられていることとしても良い。
【００３３】
また、クロック信号配線配置部５が、セル配置部４によって配置されたセルのクロック信号入力端又はクロック信号出力端に接続されるクロック信号配線を、ｎ層のメタル層の内の第２層〜第ｎ層の中の連続する２つの層のいずれかの層に配置することとしても良い。例えば、６層のメタル層を有する半導体集積回路を設計する場合に、クロック信号配線配置部５が、クロック信号配線を第５又は第６メタル層に配置することとしても良いし、クロック信号配線を第４又は第５メタル層に配置することとしても良いし、クロック信号配線を第３又は第４メタル層に配置することとしても良い。
【００３４】
また、クロック信号配線配置部５が、セル配置部４によって配置されたセルのセル内配線が少ないメタル層に、当該セルのクロック信号入力端又はクロック信号出力端に接続されるクロック信号配線を配置することとしても良い。例えば、図３及び図４に示すバッファセルＢ１のセル内配線は第１メタル層及び第２メタル層に配置されており、第３及び第４メタル層のセル内配線が少ない（無い）ため、バッファセルＢ１のクロック信号入力端３１又はクロック信号出力端３２に接続されるクロック信号配線を第３又は第４メタル層に自動配置することとしても良い。この場合において、セル内配線の層毎の総線長を算出し、総線長が短い層にクロック信号配線を自動配置することとしても良い。
【産業上の利用可能性】
【００３５】
本発明は、半導体集積回路、半導体集積回路の設計方法及び設計装置、並びに半導体集積回路の設計プログラムにおいて利用可能である。さらに、ＡＳＩＣ、ＡＳＩＣの設計方法及び設計装置、並びにＡＳＩＣの設計プログラムにおいて利用可能である。
【図面の簡単な説明】
【００３６】
【図１】本発明の一実施形態に係る半導体集積回路の設計装置の概要を示す図。
【図２】図１の半導体集積回路の設計装置１の動作を示すフローチャート。
【図３】図１の設計装置１によって設計されたＡＳＩＣの一部を示す図。
【図４】図３に示すＡＳＩＣの一部としてのバッファセルの回路図。
【図５】図３のＩＩ−ＩＩ’線における断面図。
【図６】図３のＩＩＩ−ＩＩＩ’線における断面図。
【図７】従来のＡＳＩＣの一部を示す図。
【図８】図７に示すＡＳＩＣの一部としてのバッファセルの回路図。
【図９】図７のＩＶ−ＩＶ’線における断面図。
【図１０】図７のＶ−Ｖ’線における断面図。
【符号の説明】
【００３７】
１  半導体集積回路の設計装置、２  入力部、３  表示部、４  セルライブラリ記録部、５  セル配置部、６  クロック信号配線配置部、７  データ信号配線配置部、１０、５０  シリコン基板、１１〜１４、５１〜５４  拡散層、１５〜１８、５５〜５８  ゲート酸化膜、２１〜２５、６１〜６５  配線、３１、７１  クロック信号入力端、３２、７２  クロック信号出力端、４１〜４５、８１〜８５  絶縁膜、Ｂ１、Ｂ２  バッファセル、ＱＮ１〜ＱＮ８、ＱＰ１〜ＱＰ８  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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