(57)【要約】【課題】  簡易な構成でメモリへのアクセスをより効率化することが可能な処理システム等を提供すること。【解決手段】  メインＣＰＵ１０およびメモリ３０と接続されたサブシステム２０であって、サブシステム２０は、メインＣＰＵ１０との入出力を行うホストインタフェース部２３と、メモリ３０との入出力を行うメモリインタフェース部２１と、メモリインタフェース部２１からホストインタフェース部２３への出力経路である第１のバス６５と、制御パラメータ３２を一時的に記憶する内部レジスタ２２と、メモリインタフェース部２１から内部レジスタ２２への出力経路である第２のバス６６と、バス６５またはバス６６を使用するようにバスを切り換える切換部２４と、サブシステム２０の状態に基づいて切換部２４を制御する制御部２５とを含んで構成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
メインＣＰＵおよびシステム用メモリと接続される処理システムであって、
前記メインＣＰＵとの入出力を行うホストインタフェース部と、
前記システム用メモリとの入出力を行うメモリインタフェース部と、
前記メモリインタフェース部から前記ホストインタフェース部への出力経路である第１のバスと、
所定のデータを一時的に記憶する記憶手段と、
前記メモリインタフェース部から前記記憶手段への出力経路である第２のバスと、
前記第１のバスまたは前記第２のバスを使用するようにバスを切り換える切換手段と、
前記処理システムの状態に基づいて前記切換手段を制御する制御手段と、
を有し、
前記制御手段は、前記処理システムの起動時に、前記第２のバスを使用して前記システム用メモリから前記所定のデータを読み出して前記記憶手段に書き込むように前記バス切換手段を制御するとともに、前記所定のデータの書き込み後に、前記メインＣＰＵが前記第１のバスを介して前記システム用メモリにアクセスできるように前記バス切換手段を制御することを特徴とする処理システム。
【請求項２】
請求項１に記載の処理システムにおいて、
モータを制御するモータ制御手段を有し、
前記所定のデータは、モータ制御用データであって、
前記モータ制御手段は、前記モータ制御用データに基づき、前記モータを制御することを特徴とする処理システム。
【請求項３】
請求項１、２のいずれかに記載の処理システムを有することを特徴とするプロジェクタ。
【請求項４】
システム用メモリと接続されたメモリインタフェース部からメインＣＰＵと接続されたホストインタフェース部への出力経路である第１のバスと、
前記メモリインタフェース部から所定のデータを一時的に記憶する記憶部への出力経路である第２のバスと、
前記第１のバスまたは前記第２のバスを使用するようにバスを切り換える切換部と、
を用いて前記システム用メモリのアクセスを制御するメモリアクセス制御方法であって、
システムの起動時に、前記第２のバスを使用して前記システム用メモリから前記所定のデータを読み出して前記記憶部に書き込み、
前記所定のデータの書き込み後に、前記メインＣＰＵが前記第１のバスを介して前記システム用メモリにアクセスできるように前記切換部を制御することを特徴とするメモリアクセス制御方法。
【請求項５】
請求項４に記載のメモリアクセス制御方法において、
前記所定のデータは、モータ制御用データであることを特徴とするメモリアクセス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、処理システム、プロジェクタおよびメモリアクセス制御方法に関する。
【背景技術】
【０００２】
従来、サブシステムの有する不揮発性メモリへのアクセスは、主にサブシステムの有するマイクロコンピュータがファームウェアを用いることによって行われていた。
【０００３】
しかし、この方式の場合、サブシステムにマイクロコンピュータを実装する必要がある上、サブシステム用のファームウェアを用意する必要があるため、ハードウェアとソフトウェアの両方を開発する必要があった。
【０００４】
一方、メインＣＰＵが不揮発性メモリを管理している場合、当該不揮発性メモリにサブシステム側で必要な情報を記憶しておき、メインＣＰＵとサブシステム間の通信により、上記必要な情報をサブシステム側に転送していた。
【０００５】
このような情報の転送を行う場合、特許文献１のように、セレクタを用いてバスを切り換えることにより、情報の転送を行うことが考えられる。例えば、特許文献１では、ＢＩＯＳプログラムを記憶したフラッシュメモリにエラーが発生した場合、ＣＰＵが、セレクタを用いてバックアップＲＯＭからＢＩＯＳプログラムを読み出してフラッシュメモリに書き込むことにより、フラッシュメモリのＢＩＯＳプログラムを使用できるように処理を行っている。
【特許文献１】特開平９−３３０２７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、特許文献１の方式の場合、バックアップＲＯＭ内のＢＩＯＳプログラムが、フラッシュメモリ内のＢＩＯＳプログラムより古いバージョンの場合、古いバージョンのＢＩＯＳプログラムでフラッシュメモリ内のＢＩＯＳプログラムを書き換えてしまうことになる。
【０００７】
特に、種々のサブシステムを増設する場合、当該サブシステムの増設に対応するように常に最新のプログラム等を使用する必要があるため、特許文献１の手法をそのまま適用することはできない。
【０００８】
さらに、モータによる機構制御用のサブシステムを有するプロジェクタの場合、モータ自体やモータに接続される負荷が均一ではない等の理由により、メモリに記憶する制御パラメータをプロジェクタに応じて変更する必要がある。このため、メインＣＰＵとサブシステムとの接続後、プロジェクタの出荷前に個別に制御パラメータをメモリに記憶させる必要がある。以上の理由から特にモータによる機構制御用のサブシステムを有する処理装置では、簡易な構成でメモリへのアクセスをより効率化することが求められている。
【０００９】
本発明は、上記課題に鑑みなされたものであり、その目的は、簡易な構成でメモリへのアクセスをより効率化することが可能な処理システム、プロジェクタおよびメモリアクセス制御方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る処理システムは、メインＣＰＵおよびシステム用メモリと接続される処理システムであって、
前記メインＣＰＵとの入出力を行うホストインタフェース部と、
前記システム用メモリとの入出力を行うメモリインタフェース部と、
前記メモリインタフェース部から前記ホストインタフェース部への出力経路である第１のバスと、
所定のデータを一時的に記憶する記憶手段と、
前記メモリインタフェース部から前記記憶手段への出力経路である第２のバスと、
前記第１のバスまたは前記第２のバスを使用するようにバスを切り換える切換手段と、
前記処理システムの状態に基づいて前記切換手段を制御する制御手段と、
を有し、
前記制御手段は、前記処理システムの起動時に、前記第２のバスを使用して前記システム用メモリから前記所定のデータを読み出して前記記憶手段に書き込むように前記バス切換手段を制御するとともに、前記所定のデータの書き込み後に、前記メインＣＰＵが前記第１のバスを介して前記システム用メモリにアクセスできるように前記バス切換手段を制御することを特徴とする。
【００１１】
また、本発明に係るプロジェクタは、上記処理システムを有することを特徴とする。
【００１２】
また、本発明に係るメモリアクセス制御方法は、システム用メモリと接続されたメモリインタフェース部からメインＣＰＵと接続されたホストインタフェース部への出力経路である第１のバスと、
前記メモリインタフェース部から所定のデータを一時的に記憶する記憶部への出力経路である第２のバスと、
前記第１のバスまたは前記第２のバスを使用するようにバスを切り換える切換部と、
を用いて前記システム用メモリのアクセスを制御するメモリアクセス制御方法であって、
システムの起動時に、前記第２のバスを使用して前記システム用メモリから前記所定のデータを読み出して前記記憶部に書き込み、
前記所定のデータの書き込み後に、前記メインＣＰＵが前記第１のバスを介して前記システム用メモリにアクセスできるように前記切換部を制御することを特徴とする。
【００１３】
本発明によれば、サブシステム内部の切換部がバスを切り換えることにより、マイクロコンピュータやファームウェアを使用する必要がないため、処理システム等は、簡易な構成でメモリへのアクセスをより効率よく制御することができる。
【００１４】
また、本発明によれば、所定のデータを記憶部に記憶した後は、メインＣＰＵがシステム用メモリを自由に使用することができるため、メモリへのアクセスを効率化することができる。
【００１５】
また、前記処理システムおよび前記プロジェクタは、モータを制御するモータ制御手段を有し、
前記所定のデータは、モータ制御用データであって、
前記モータ制御手段は、前記モータ制御用データに基づき、前記モータを制御してもよい。
【００１６】
また、前記メモリアクセス制御方法において、前記所定のデータは、モータ制御用データであってもよい。
【００１７】
これによれば、処理システム等は、モータを使用する場合のように個体差があるために処理システムごとにパラメータを設定する必要がある場合であっても、処理システムごとに適切なパラメータを設定することができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明を、メインＣＰＵおよびシステム用メモリと接続された処理システムに適用した場合を例に採り、図面を参照しつつ説明する。なお、以下に示す実施形態は、特許請求の範囲に記載された発明の内容を何ら限定するものではない。また、以下の実施形態に示す構成の全てが、特許請求の範囲に記載された発明の解決手段として必須であるとは限らない。
【００１９】
（システム全体の説明）
図１は、本実施形態の一例に係る処理システムの機能ブロック図である。
【００２０】
処理システムとして機能するサブシステム２０は、メインＣＰＵ１０およびシステム用メモリであるメモリ３０と接続されている。
【００２１】
また、サブシステム２０は、バス６３および信号線７４を介してメモリ３０と接続されているメモリインタフェース部２１と、バス６１を介してメインＣＰＵ１０と接続されているホストインタフェース部２３と、モータ５０を制御するモータ制御部４０とバス６８を介して接続されているモータインタフェース部２６とを含んで構成されている。
【００２２】
さらに、サブシステム２０は、メモリ３０に記憶された制御パラメータ３２を一時的に記憶するための記憶手段の一種である内部レジスタ２２と、メインＣＰＵ１０へのバス６５（第１のバス）と内部レジスタ２２へのバス６６（第２のバス）とを切り換える切換部２４と、切換部２４を制御する制御部２５とを含んで構成されている。
【００２３】
なお、これらの各部としてコンピュータを機能させるためのハードウェアとしては、例えば、メモリインタフェース部２１、ホストインタフェース部２３およびモータインタフェース部２６としては、例えば、入出力ポート等、切換部２４としては、例えば、セレクタ等、制御部２５としては、例えば、ステートマシン等、メモリ３０としては、例えば、ＲＯＭ、ＲＡＭ等を用いて各部の機能をコンピュータに実装できる。また、サブシステム２０内の各部はいわゆるハードワイヤードで構成することが好ましい。また、メモリ３０は、不揮発性であることが好ましい。
【００２４】
次に、これらの各部を用いたメモリアクセス制御手順について説明する。
【００２５】
図２は、本実施形態の一例に係るメモリアクセス制御手順を示すフローチャートである。
【００２６】
実際の処理を開始する前に、開発者は、メインＣＰＵ１０を用いてメモリ３０に制御パラメータ３２を記憶させておく（ステップＳ１）。メインＣＰＵ１０からメモリ３０への書き込みには、メインＣＰＵ１０とホストインタフェース部２３とを接続するバス６１、ホストインタフェース部２３とメモリインタフェース部２１とを接続するバス６２、メモリインタフェース部２１とメモリ３０とを接続するバス６３が使用される。
【００２７】
メモリ３０に制御パラメータ３２を記憶した後、開発者は、サブシステム２０またはシステム全体を再起動する（ステップＳ２）。
【００２８】
制御部２５は、サブシステム２０が再起動したことを検出し、信号線７２を介して切換部２４に読み出しパスを内部レジスタ２２側に設定するように制御信号を送信する。切換部２４は、当該制御信号に基づき、読み出しパスを内部レジスタ２２側に設定する（ステップＳ３）。
【００２９】
そして、制御部２５は、信号線７３、７４を介して制御パラメータ３２にアクセスし、バス６３、６４、６５を介して制御パラメータ３２を読み出して内部レジスタ２２に書き込む（ステップＳ４）。なお、バス６４は、メモリインタフェース部２１と切換部２４を接続する経路である。
【００３０】
内部レジスタ２２への書き込み（ステップＳ４）後、制御部２５は、信号線７２を介して切換部２４に読み出しパスをメインＣＰＵ１０側に切り換えるように制御信号を送信する。切換部２４は、当該制御信号に基づき、読み出しパスをメインＣＰＵ１０側に切り換える（ステップＳ５）。
【００３１】
モータインタフェース部２６は、バス６７を介して内部レジスタ２２内の制御パラメータ３２を読み出し、バス６８を介してモータ制御部４０に制御パラメータ３２を送信する。モータ制御部４０は、当該制御パラメータ３２に基づき、信号線７５を介してモータ５０を制御する（ステップＳ６）。
【００３２】
メインＣＰＵ１０は、バス６１、６２、６３を介してメモリ３０に書き込みを行い、バス６３、６４、６５、６１を介してメモリ３０に記憶されたデータを読み出す（ステップＳ７）。
【００３３】
以降、サブシステム２０またはシステム全体が再起動する度に、ステップＳ３〜Ｓ７の処理が実行される。
【００３４】
以上のように、本実施形態によれば、サブシステム２０内部の切換部２４が出力経路として使用するバス６５、６６を切り換えることにより、マイクロコンピュータやファームウェアを使用する必要がないため、サブシステム２０は、簡易な構成でメモリ３０へのアクセスをより効率よく制御することができる。
【００３５】
また、本実施形態によれば、制御パラメータ３２が内部レジスタ２２に記憶された後は、メインＣＰＵ１０がメモリ３０を自由に使用することができるため、メモリ３０へのアクセスを効率化することができる。また、図１に示すように、サブシステム２０が直接メモリ３０に書き込まないように構成することにより、メモリ３０内のデータを誤って消去してしまう事態の発生を防止できる。
【００３６】
また、本実施形態によれば、サブシステム２０は、マイクロコンピュータやファームウェアを使用せずに構成することができるため、ハードワイヤードで構成することができ、開発工数やコストを削減できる。
【００３７】
さらに、本実施形態によれば、サブシステム２０は、モータ５０を使用する場合のように個体差があるためにサブシステム２０ごとに制御パラメータ３２を設定する必要がある場合であっても、サブシステム２０ごとに適切な制御パラメータ３２を設定することができる。これにより、サブシステム２０は、例えば、モータ５０を使用するサブシステム２０を有するプロジェクタ等を適切に制御することができる。
【００３８】
（変形例）
以上、本発明を適用した好適な実施の形態について説明してきたが、本発明の適用は上述した実施例に限定されない。
【００３９】
例えば、上述した実施例では、１つのサブシステムを用いる処理システムであったが、この変形例として、本発明を複数のサブシステム２０を用いる処理システムに適用してもよい。
【００４０】
図３は、本実施形態の一例に係るメインＣＰＵ１０に複数のサブシステム２０−１〜２０−ｎを接続する場合の概略図である。
【００４１】
図３に示すように、複数のサブシステム２０−１〜２０−ｎをメインＣＰＵ１０に接続する場合であっても、メインＣＰＵ１０をバスに接続し、最初に必要なデータをメモリ３０−１〜３０−ｎに書き込んだ後は、メインＣＰＵ１０側の変更がないため、種々のサブシステム２０−１〜２０−ｎを容易に増設することができる。
【００４２】
このように、メインＣＰＵ１０が複数のメモリ３０−１〜３０−ｎを管理することも可能である。
【００４３】
図４は、本実施形態の一例に係るメモリマップを示す模式図であり、図４（Ａ）は、各サブシステム２０のメモリ３０の内容を直列に配置した場合のメモリマップを示す模式図であり、図４（Ｂ）は、各サブシステム２０のメモリ３０の内容を仮想記憶方式で配置した場合のメモリマップを示す模式図である。
【００４４】
例えば、メインＣＰＵ１０は、図４（Ａ）に示すように、各サブシステム２０のメモリ３０の内容をメモリ空間に直列に配置してもよい。また、メインＣＰＵ１０は、図４（Ｂ）に示すように、各サブシステム２０のメモリ３０の内容を仮想記憶方式、すなわち、複数のバンクに分ける方式で管理してもよい。
【００４５】
また、メインＣＰＵ１０は、サブシステム２０のメンテナンス情報等をメモリ３０に記憶させてもよい。
【００４６】
なお、制御パラメータ３２の変形例として、インクジェットプリンタ等で用いられるポンプを制御する場合に、ポンプ用の制御パラメータ等を用いる場合にも本発明は効果的である。すなわち、上述した処理システムは、例えば、プロジェクタに搭載されてもよく、プリンタ等に搭載されてもよい。
【００４７】
また、バスの配置等は図１に示す実施例に限定されるものではなく、種々の変形が可能である。
【００４８】
また、上述した実施例では、記憶手段として内部レジスタ２２を用いたが、記憶手段の変形例として、ＲＡＭ、フラッシュＲＯＭ等を採用してもよい。
【図面の簡単な説明】
【００４９】
【図１】本実施形態の一例に係る処理システムの機能ブロック図である。
【図２】本実施形態の一例に係るメモリアクセス制御手順を示すフローチャートである。
【図３】本実施形態の一例に係るメインＣＰＵに複数のサブシステムを接続する場合の概略図である。
【図４】本実施形態の一例に係るメモリマップを示す模式図であり、図４（Ａ）は、各サブシステムのメモリの内容を直列に配置した場合のメモリマップを示す模式図であり、図４（Ｂ）は、各サブシステムのメモリの内容を仮想記憶方式で配置した場合のメモリマップを示す模式図である。
【符号の説明】
【００５０】
１０  メインＣＰＵ、２０  サブシステム、２１  メモリインタフェース部、２２  内部レジスタ（記憶手段）、２３  ホストインタフェース部、２４  切換部、２５  制御部、３０  メモリ（システム用メモリ）、３２  制御パラメータ（所定のデータ）、４０  モータ制御部、５０  モータ、６５  バス（第１のバス）、６６  バス（第２のバス）
【図１】
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【図２】
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【図３】
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【図４】
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