(57)【要約】【課題】活性領域上に形成された不均一な膜厚の膜をＣＭＰ法によって除去する際、活性領域の端部において半導体基板まで削ってしまうことを防止できる半導体装置の製造方法を提供する。【解決手段】半導体基板１に形成された素子分離溝を埋め込むように酸化シリコン膜７を堆積し、素子分離領域７ａを形成する。酸化シリコン膜７の堆積には、高密度プラズマＣＶＤ法を使用する。続いて、酸化シリコン膜７上に概ね均一な膜厚の酸化シリコン膜８を形成する。次に、フォトリソグラフィ技術を使用して、活性領域６の中央部を開口したレジスト膜を形成後、このレジスト膜をマスクとしたエッチングにより中央部の酸化シリコン膜８および酸化シリコン膜７の一部を除去する。このようにして、端部６ａに形成された酸化シリコン膜７と酸化シリコン膜８とを合わせた膜厚より、中央部の酸化シリコン膜７の膜厚を薄くしてＣＭＰ法による研磨を行なう。【選択図】    図８
2005019432.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）半導体基板の表面を素子分離溝で複数個の活性領域に分ける工程と、
（ｂ）前記素子分離溝内と前記活性領域上に、前記活性領域では端部の膜厚が中央部から離れるに従って薄くなるような方法で第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に、概ね均一な膜厚となる方法で第２絶縁膜を形成する工程と、
（ｄ）前記活性領域の中央部において前記第２絶縁膜を除去し、前記第１絶縁膜の厚さを減じ、これによって前記活性領域上の厚さを減じられた前記第１絶縁膜の厚さを、前記活性領域の端部における前記第１絶縁膜と前記第２絶縁膜の厚さの和より薄くする工程と、
（ｅ）前記第２絶縁膜および前記第１絶縁膜をＣＭＰ法により研磨して平坦化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第１絶縁膜が酸化シリコン膜で高密度プラズマ化学気相成長法により形成されることを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第２絶縁膜が酸化シリコン膜でオゾンガスとＴＥＯＳを原料とした化学気相成長法または酸素ガスとＴＥＯＳを原料としたプラズマ化学気相成長法により形成されるか、あるいは燐を添加した酸化シリコン膜で形成されることを特徴とする半導体装置の製造方法。
【請求項４】
（ａ）半導体基板の表面を素子分離溝で複数個の活性領域に分ける工程と、
（ｂ）前記素子分離溝内と前記活性領域上に、概ね均一な膜厚となる方法で第１絶縁膜を形成する工程と、
（ｃ）前記第１絶縁膜上に、前記活性領域の端部の膜厚が中央部から離れるに従って薄くなるような方法で第２絶縁膜を形成する工程と、
（ｄ）前記活性領域の中央部において前記第２絶縁膜を除去し、前記第１絶縁膜の厚さを減じ、これによって前記活性領域上の厚さを減じられた前記第１絶縁膜の厚さを、前記活性領域の端部における前記第１絶縁膜と前記第２絶縁膜の厚さの和より薄くする工程と、
（ｅ）前記第２絶縁膜および前記第１絶縁膜をＣＭＰ法により研磨して平坦化する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項５】
請求項４記載の半導体装置の製造方法において、
前記第２絶縁膜が酸化シリコン膜で高密度プラズマ化学気相成長法により形成されることを特徴とする半導体装置の製造方法。
【請求項６】
請求項４記載の半導体装置の製造方法において、
前記第１絶縁膜が酸化シリコン膜でオゾンガスとＴＥＯＳを原料とした化学気相成長法または酸素ガスとＴＥＯＳを原料としたプラズマ化学気相成長法により形成されるか、あるいは燐を添加した酸化シリコン膜で形成されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造技術に関し、特に素子分離領域を形成する半導体装置の製造工程に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＩＣなどの半導体装置では、各素子が互いに干渉などの悪影響を及ぼし合わないようにするため、素子分離領域を設けて、各素子を電気的に分離することが行なわれている。素子分離領域を形成する方法としては、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法がある。
【０００３】
ＳＴＩ法は、半導体基板の表面に浅い素子分離溝を掘り、この素子分離溝に酸化シリコン膜を埋め込む方法であり、ＬＯＣＯＳ法に比べて分離幅を狭くできるとともに素子分離溝の深さを深くできるので、素子分離領域の高集積化や素子分離能力の向上を図ることができる。したがって、近年では素子分離領域の形成にＳＴＩ法が広く用いられている。
【０００４】
上記したＳＴＩ法では、素子分離溝に酸化シリコン膜を埋め込むが、この酸化シリコン膜の埋め込みには、高密度プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法が適している。しかし、この高密度プラズマＣＶＤ法を使用して、素子分離溝に酸化シリコン膜を埋め込む際、活性領域にも酸化シリコン膜が形成されるが、活性領域においては活性領域端にいくにしたがって堆積する酸化シリコン膜の膜厚が薄くなってしまう現象が生じる。つまり、活性領域上に均一の膜厚で酸化シリコン膜が形成されない。
【０００５】
素子分離溝に酸化シリコン膜を埋め込んだ後は、活性領域に形成された酸化シリコン膜を除去するため、化学的機械的研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって半導体基板の表面を研磨することが行なわれる。ＣＭＰ法による研磨は、活性領域に形成された酸化シリコン膜の最大膜厚にあわせて行なわれるため、元々膜の薄い活性領域の端部においては、酸化シリコン膜だけでなく、下地である窒化シリコン膜あるいは半導体基板まで削ってしまうおそれがある。ＣＭＰ法による研磨によって半導体基板まで削ってしまうと、その後に形成するゲート絶縁膜の膜質やしきい値電圧のずれなど素子特性に重大な影響を及ぼすことになる。つまり、活性領域の端部で半導体基板が露出することにより、活性領域の端部と中央部の特性が異なってしまい、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタの特性にバラツキが生じてしまう。
【０００６】
ここで、高密度プラズマＣＶＤ法などを使用して素子分離溝を途中まで埋め込む膜を形成した後、ＣＶＤ法などを使用して素子分離溝を完全に埋め込む膜を形成する方法、すなわち素子分離溝の埋め込みを二度に分けて行なう方法がある（例えば、特許文献１参照）。この方法によれば、高密度プラズマＣＶＤ法を一回使用する場合に比べて活性領域の端部における膜厚を確保できる。
【０００７】
【特許文献１】
特開２００２−１１０７８０号公報（第３頁〜第４頁、図１Ｄ）
【０００８】
【発明が解決しようとする課題】
しかし、高密度プラズマＣＶＤ法などで形成した第１埋め込み膜上に、ＣＶＤ法などで形成した他種の膜（例えば、膜厚の均一な膜）を第２埋め込み膜として堆積させたとしても、活性領域の端部に堆積した膜の膜厚は、活性領域の中央部に堆積した膜の膜厚に比べて薄いことには変わりがない。したがって、活性領域の端部において半導体基板まで削ってしまい、ゲート絶縁膜の膜質やしきい値電圧のずれなど素子特性に重大な影響を及ぼすおそれがある。つまり、上記した方法でもＭＩＳ型トランジスタの特性にバラツキが生じてしまう問題点がある。
【０００９】
本発明の目的は、活性領域上に形成された不均一な膜厚の膜をＣＭＰ法によって除去する際、活性領域の端部において半導体基板まで削ることを防止できる半導体装置の製造方法を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１２】
本発明の半導体装置の製造方法は、（ａ）半導体基板の表面を素子分離溝で複数個の活性領域に分ける工程と、（ｂ）前記素子分離溝内と前記活性領域上に、前記活性領域では端部の膜厚が中央部から離れるに従って薄くなるような方法で第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上に、概ね均一な膜厚となる方法で第２絶縁膜を形成する工程と、（ｄ）前記活性領域の中央部において前記第２絶縁膜を除去し、前記第１絶縁膜の厚さを減じ、これによって前記活性領域上の厚さを減じられた前記第１絶縁膜の厚さを、前記活性領域の端部における前記第１絶縁膜と前記第２絶縁膜の厚さの和より薄くする工程と、（ｅ）前記第２絶縁膜および前記第１絶縁膜をＣＭＰ法により研磨して平坦化する工程とを備えるものである。
【００１３】
また、本発明の半導体装置の製造方法は、（ａ）半導体基板の表面を素子分離溝で複数個の活性領域に分ける工程と、（ｂ）前記素子分離溝内と前記活性領域上に、概ね均一な膜厚となる方法で第１絶縁膜を形成する工程と、（ｃ）前記第１絶縁膜上に、前記活性領域の端部の膜厚が中央部から離れるに従って薄くなるような方法で第２絶縁膜を形成する工程と、（ｄ）前記活性領域の中央部において前記第２絶縁膜を除去し、前記第１絶縁膜の厚さを減じ、これによって前記活性領域上の厚さを減じられた前記第１絶縁膜の厚さを、前記活性領域の端部における前記第１絶縁膜と前記第２絶縁膜の厚さの和より薄くする工程と、（ｅ）前記第２絶縁膜および前記第１絶縁膜をＣＭＰ法により研磨して平坦化する工程とを備えるものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
本実施の形態は、半導体装置であるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造方法に本発明を適用したものである。
【００１６】
図面を参照して、本実施の形態におけるＣＭＩＳトランジスタの製造方法について説明する。
【００１７】
図１に示すように、例えば単結晶シリコンにボロンなどのｐ型不純物を導入した半導体基板１を用意する。そして、半導体基板１を酸などの溶液で洗浄した後、純水でリンスし乾燥させる。次に、半導体基板１の素子形成面（主面）に酸化シリコン膜２を形成する。酸化シリコン膜２は、例えば熱酸化法によって形成することができる。熱酸化法としては、例えば半導体基板１を酸化炉に入れ、約９００℃程度の温度のスチームにさらすことにより、シリコンと酸素を反応させ酸化シリコン膜２を形成する方法がある。ここで形成される酸化シリコン膜２の膜厚は、例えば約１０ｎｍ〜２０ｎｍである。
【００１８】
続いて、酸化シリコン膜２上に窒化シリコン膜３を形成する。窒化シリコン膜３は、例えばシランガスとアンモニアガスとを気相で化学反応させる化学気相成長法を使用して形成することができる。この窒化シリコン膜３の膜厚は、例えば約１００ｎｍ〜約２００ｎｍである。
【００１９】
次に、図２に示すように、窒化シリコン膜３上にレジスト膜４を塗布した後、露光・現像することによりレジスト膜４をパターニングする。パターニングは、素子分離溝形成領域にレジスト膜４が残らないように行なう。
【００２０】
続いて、図３に示すように、パターニングしたレジスト膜４をマスクにして、窒化シリコン膜３、酸化シリコン膜２、半導体基板１を順次エッチングし、素子分離溝５を形成する。この素子分離溝５の深さをｄとすると、深さｄは、例えば３００ｎｍ〜４００ｎｍである。
【００２１】
そして、図４に示すように、パターニングしたレジスト膜４を除去する。このパターニングしたレジスト膜４の下部領域、言い換えれば未エッチング領域は、活性領域６であり、特に活性領域６と素子分離溝５の境界近傍の領域であって、活性領域６内の領域を活性領域６の端部６ａとする。
【００２２】
続いて、素子分離溝５の内壁に酸化シリコン膜（図示せず）を形成する。この酸化シリコン膜は、例えば熱酸化法によって形成することができ、その膜厚は、例えば約１０ｎｍ〜２０ｎｍである。
【００２３】
次に、図５に示すように、半導体基板１の主面（素子分離溝５を形成した面）上に酸化シリコン膜（請求項１における第１絶縁膜）７を形成して、素子分離溝５へこの酸化シリコン膜７を埋め込む。このように、素子分離溝５へ酸化シリコン膜７を埋め込むことによって素子分離領域７ａを形成することができる。素子分離溝５へ埋め込む酸化シリコン膜７は、例えば高密度プラズマＣＶＤ法によって形成される。高密度プラズマＣＶＤ法は、素子分離溝５のエッジ部分（角部分）に堆積した酸化シリコン膜７の一部をエッチングしながら、半導体基板１へ酸化シリコン膜７を堆積させる。したがって、素子分離溝５へ酸化シリコン膜７を埋め込む際に生ずるボイドの発生を抑制できる。つまり、素子分離溝５の内部への埋め込みが完了する前に、素子分離溝５のエッジ間に堆積した酸化シリコン膜７によって、素子分離溝５上部が塞がれて空洞化することを抑制できる。
【００２４】
上記したような高密度プラズマＣＶＤ法は、微細化した素子分離溝５に酸化シリコン膜７を埋め込むのに適しており、例えば幅が０．１８μｍ以下の素子分離溝５を埋め込むことができる。
【００２５】
一方、高密度プラズマＣＶＤ法は、活性領域６の端部６ａに近づくにつれ酸化シリコン膜７の成長が遅くなる。したがって、図５に示すように、半導体基板１の活性領域６においては、活性領域６の中央部（第１領域）から活性領域６の端部６ａにいくにつれて膜厚が薄くなる。つまり、高密度プラズマＣＶＤ法によれば、活性領域６上に膜が均一に形成されない。例えば、高密度プラズマＣＶＤ法によって、素子分離溝５へ埋め込む酸化シリコン膜７の膜厚をＴ１とすると、活性領域６の中央部付近には膜厚Ｔ１の酸化シリコン膜７が形成されるが、活性領域６の端部６ａにいくにつれて膜厚は減少し、活性領域６の端部６ａではほとんど形成されない。なお、素子分離溝５を確実に埋め込むため、酸化シリコン膜７の膜厚Ｔ１は、通常素子分離溝５の深さｄより厚くしている。
【００２６】
続いて、図６に示すように、酸化シリコン膜７上に酸化シリコン膜（請求項１における第２絶縁膜）８を形成する。この酸化シリコン膜８は、場所によらず膜厚が概ね均一な膜であり、その膜厚をＴ２とする。このような酸化シリコン膜８は、例えば、オゾンガスとＴＥＯＳ（Ｔｅｔｒａ  Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）とを原料にしたＣＶＤ法によって形成することができる。また、酸化シリコン膜８は、酸素ガスとＴＥＯＳとを原料にしたプラズマＣＶＤ法によっても形成することができる。また、酸化シリコン膜８の代わりとして、酸化シリコンにリンを添加したガラス状の物質、いわゆるＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜を使用してもよい。
【００２７】
次に、酸化シリコン膜８上にレジスト膜９を形成する。レジスト膜９は、例えばスピン塗布法を使用して形成することができる。そして、形成したレジスト膜９に対して、露光・現像を行なうことにより、図７に示すようにレジスト膜９のパターニングをする。パターニングは、活性領域６の中央部を開口するようにする。具体的には、活性領域６上に形成された酸化シリコン膜７の膜厚が最大の領域、すなわち膜厚がＴ１の領域に内包される領域を開口するように行なう。
【００２８】
ここで、レジスト膜９を開口する領域として、酸化シリコン膜７の膜厚が最大の領域ではなくて、それに内包される領域としたのは、レジスト膜９のパターニングのずれを考慮したものである。
【００２９】
続いて、図８に示すようにパターニングしたレジスト膜９をマスクにしてエッチングを行なう。このエッチングにより、開口部に形成された酸化シリコン膜８および酸化シリコン膜７の一部が除去される。そして、エッチング後における残存した酸化シリコン膜７の膜厚はＴ３であり、この膜厚Ｔ３は、活性領域６の端部６ａに形成されている酸化シリコン膜７と酸化シリコン膜８とを合わせた膜厚より薄くなっている。今の場合、活性領域６の端部６ａには酸化シリコン膜７がほとんど形成されていないため、酸化シリコン膜７と酸化シリコン膜８とを合わせた膜厚は、ほぼ酸化シリコン膜８の膜厚Ｔ２と等しい。したがって、開口部のエッチング後における残存した酸化シリコン膜７の膜厚Ｔ３は、活性領域６の端部６ａにおける酸化シリコン膜８の膜厚Ｔ２に比べて薄くなっている。その後、エッチングする際に使用したレジスト膜９は除去される。
【００３０】
次に、活性領域６上に形成された酸化シリコン膜７および酸化シリコン膜８を除去するため、ＣＭＰ法による研磨を行なう。ここで、活性領域６の端部６ａに形成されている酸化シリコン膜８の膜厚Ｔ２は、活性領域６の中央部に形成されている酸化シリコン膜７の膜厚Ｔ３より厚い。したがって、活性領域６の中央部を研磨する状態になっても活性領域６の端部６ａ上には、酸化シリコン膜８が残存しており、下地である窒化シリコン膜３や半導体基板１などを削ることを防止できる。このため、半導体基板１を削ることにより生ずるゲート絶縁膜の膜質の劣化やしきい値電圧のずれなどを防止することができる。つまり、活性領域６の端部６ａで半導体基板１が露出することにより、活性領域６の端部６ａと中央部の特性が違ってしまい、ＭＩＳ型トランジスタの特性にバラツキが生じてしまうことを防止できる。
【００３１】
従来のように、活性領域６の中央部に最大膜厚の酸化シリコン膜７が形成され、端部６ａにおいてはほとんど酸化シリコン膜７が形成されていない状態でＣＭＰ法による研磨を行なう場合、研磨面は水平状態から下側にややたわんだ状態で研磨が進行する。この場合、活性領域６の中央部において膜の研磨がすべて終了する前に端部６ａの研磨が始まる。このため、端部６ａにおいて下地である半導体基板１まで削っていた。しかし、本実施の形態では、端部６ａに形成されている酸化シリコン膜８の膜厚が中央部に形成されている酸化シリコン膜７の膜厚より厚いため、中央部において研磨が始まる時、研磨面は水平状態から下側にたわむことはない。したがって、端部６ａにおいて、下地である半導体基板１を削ってしまうことを防止できる。
【００３２】
図９に、活性領域６に形成されていた酸化シリコン膜７および酸化シリコン膜８をＣＭＰ法による研磨によって除去した後の様子を示す。このように本実施の形態では、活性領域６の端部６ａにおいても下地である半導体基板１が削られていないことがわかる。すなわち、活性領域６において、概ね均一な研磨が行なわれていることがわかる。
【００３３】
次に、窒化シリコン膜３を除去する。窒化シリコン膜３の除去には、例えば熱リン酸が使用される。その後、酸化シリコン膜２を除去して、図１０に示すような素子分離領域７ａを形成した半導体基板１を得る。
【００３４】
続いて、図１１に示すように、半導体基板１のｎ型ＭＩＳトランジスタ形成領域にｐ型ウェル１０を形成する。ｐ型ウェル１０は、例えばイオン注入法を使用してボロンやフッ化ボロンなどのｐ型不純物を導入して形成することができる。同様に、イオン注入法を使用してリンや砒素などのｎ型不純物を導入することにより、ｐ型ＭＩＳトランジスタ形成領域にｎ型ウェル１１を形成する。
【００３５】
次に、半導体基板１上にゲート絶縁膜１２を形成する。ゲート絶縁膜１２は、例えば酸化シリコン膜より形成され、例えば熱酸化法を使用して形成することができる。なお、ゲート絶縁膜１２として、酸化シリコン膜より誘電率が高く、物理的膜厚を厚くすることができる、いわゆるＨｉｇｈ−ｋ膜を使用してもよい。Ｈｉｇｈ−ｋ膜としては、例えば酸化アルミニウム膜、酸化ハフニウム膜、酸化ジルコニウム膜などがある。
【００３６】
続いて、ゲート絶縁膜１２上にポリシリコン膜１３を堆積した後、フォトリソグラフィ技術およびエッチング技術を使用してゲート電極１４ａ、１４ｂを形成する。なお、ポリシリコン膜１３の堆積時にはリンなどの導電性不純物が添加される。これは、ゲート電極１４ａ、１４ｂの低抵抗化のために行なわれる。また、導電性不純物の添加は、ポリシリコン膜１３の堆積後であってもよい。さらに、ポリシリコン膜１３を堆積した後、例えばイオン注入法を使用してゲート電極１４ａの形成領域にｎ型不純物を導入する一方、ゲート電極１４ｂの形成領域にｐ型不純物を導入して、いわゆるデュアルゲートを形成してもよい。デュアルゲートを形成することにより、ｎ型ＭＩＳトランジスタおよびｐ型ＭＩＳトランジスタの両方でしきい値電圧を下げることができる。
【００３７】
次に、ゲート電極１４ａの両側であって、ｐ型ウェル１０内に低濃度ｎ型不純物拡散領域１５、１６を形成する。同様に、ゲート電極１４ｂの両側であって、ｎ型ウェル１１内に低濃度ｐ型不純物拡散領域１７、１８を形成する。これらの領域は、例えばイオン注入法を使用することにより形成することができる。
【００３８】
続いて、半導体基板１の素子形成面（主面）上に酸化シリコン膜を堆積し、その後異方性エッチングすることにより、ゲート電極１４ａ、１４ｂの側壁にサイドウォール１９を形成する。
【００３９】
そして、サイドウォール１９を形成したゲート電極１４ａの両側であって、ｐ型ウェル１０内に高濃度ｎ型不純物拡散領域２０、２１を形成する。同様に、サイドウォール１９を形成したゲート電極１４ｂの両側であって、ｎ型ウェル１１内に高濃度ｐ型不純物拡散領域２２、２３を形成する。これらの領域は、例えばイオン注入法を使用することによって形成することができる。
【００４０】
続いて、半導体基板１の素子形成面にコバルト膜を形成する。コバルト膜は、例えばスパッタリング法やＣＶＤ法を使用して形成することができる。そして、熱処理を施すことにより、ゲート電極１４ａ、１４ｂ、高濃度ｎ型不純物拡散領域２０、２１および高濃度ｐ型不純物拡散領域２２、２３にコバルトシリサイド膜２４を形成する。その後、未反応なコバルト膜は除去する。このコバルトシリサイド膜２４は、低抵抗化のために形成される。なお、コバルトシリサイド膜２４の代わりにチタンシリサイド膜、ニッケルシリサイド膜を形成してもよい。このようにして、ｎ型ＭＩＳトランジスタＱ１およびｐ型ＭＩＳトランジスタＱ２を形成することができる。
【００４１】
次に、図１２に示すように、半導体基板１の素子形成面上に酸化シリコン膜２５を形成した後、ＣＭＰ法を使用して、その表面を平坦化する。
【００４２】
続いて、フォトリソグラフィ技術およびエッチング技術を使用して、酸化シリコン膜２５に接続孔２５ａを形成する。そして、半導体基板１の素子形成面上にチタン／窒化チタン膜２６ａを形成する。このチタン／窒化チタン膜２６ａは、例えば、スパッタリング法を使用して形成することができる。そして、チタン／窒化チタン膜２６ａは、接続孔２５ａの内壁および底面にも形成され、後の工程で埋め込まれるタングステンがシリコン中へ拡散するのを防止する機能を有する。
【００４３】
次に、接続孔２５ａを埋め込むように半導体基板１上にタングステン膜２６ｂを形成する。タングステン膜２６ｂは、例えばＣＶＤ法を使用することにより形成することができる。続いて、接続孔２５ａの内部以外に形成された不要なチタン／窒化チタン膜２６ａおよびタングステン膜２６ｂを除去する。これらの膜の除去には、例えばＣＭＰ法が使用される。このようにして、プラグ２６を形成することができる。
【００４４】
次に、半導体基板１上にチタン／窒化チタン膜２７ａ、アルミニウム膜２７ｂ、チタン／窒化チタン膜２７ｃを順次、形成する。これらの膜の形成には、例えばスパッタリング法を使用することができる。そして、フォトリソグラフィ技術およびエッチング技術を使用してパターニングし、配線２７を形成する。この配線２７上にさらに多層配線が形成されるが、本明細書での記述は省略する。
【００４５】
このように、本実施の形態における半導体装置の製造方法によれば、素子分離溝５に酸化シリコン膜７を埋め込む方法として、埋め込みに適している高密度プラズマＣＶＤ法を使用する一方、高密度プラズマＣＶＤ法を使用することによって生ずる不都合を防止している。すなわち、活性領域６の中央部には、素子分離溝５を埋め込んだのと同程度の膜厚の膜が形成されるのに対し、活性領域６の端部６ａには酸化シリコン膜７がほとんど形成されないため、このままの状態で、ＣＭＰ法による研磨を行なうと、活性領域６の端部６ａにおいて、下地である半導体基板１まで削ってしまう不都合がある。しかし、本実施の形態では、端部６ａにおける膜厚を確保するために、酸化シリコン膜７上に等方性の酸化シリコン膜８を形成する。そして、フォトリソグラフィ技術およびエッチング技術を使用して活性領域６の中央部の膜厚を端部６ａにおける膜厚より薄くした後、ＣＭＰ法による研磨を行なっている。このため、端部６ａで半導体基板１を削ることを防止できる。したがって、活性領域６の端部６ａで半導体基板１が露出することにより、活性領域６の端部６ａと中央部の特性が違ってしまい、ＭＩＳ型トランジスタの特性にバラツキが生じてしまうことを防止できる。
【００４６】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００４７】
前記実施の形態では、第１の埋め込み膜（第１絶縁膜）を高密度プラズマＣＶＤ法を使用して形成した膜とし、第２の埋め込み膜（第２絶縁膜）を膜厚の概ね均一な等方性の膜とした場合について説明したが、これに限らず、例えば、第１の埋め込み膜を膜厚の概ね均一な等方性の膜（請求項４における第１絶縁膜）とし、第２の埋め込み膜（請求項４における第２絶縁膜）を高密度プラズマＣＶＤ法を使用して形成した膜とする場合であっても、前記実施の形態における半導体装置の製造方法を適用することができる。
【００４８】
上記したように、第１埋め込み膜を膜厚の概ね均一な等方性の膜とする場合、その製造方法は、前記実施の形態で述べたように、オゾンガスとＴＥＯＳとを原料にしたＣＶＤ法によって形成した酸化シリコン膜でもよいし、酸素ガスとＴＥＯＳとを原料にしたプラズマＣＶＤ法によって形成した酸化シリコン膜であってもよい。また、酸化シリコン膜の代わりとして、酸化シリコンにリンを添加したガラス状の物質、いわゆるＰＳＧ膜を使用してもよい。
【００４９】
また、前記実施の形態では、活性領域の中央部（第１領域）に形成された第２埋め込み膜と第１埋め込み膜の一部とを除去する例を示したが、除去した後の膜厚が活性領域の端部に形成されている第１埋め込み膜と第２埋め込み膜の合わせた膜厚より薄くなっていればよいから、この条件を満たすならば活性領域の中央部に形成された第２埋め込み膜の一部だけを除去してもよい。
【００５０】
すなわち、（ａ）半導体基板上に素子分離溝および活性領域を形成する工程と、（ｂ）前記活性領域上に形成される一方前記素子分離溝を埋め込む膜であって、前記活性領域の端部の膜厚が前記活性領域の第１領域の膜厚より薄い第１埋め込み膜を形成する工程と、（ｃ）前記第１埋め込み膜上に、概ね均一な膜厚の第２埋め込み膜を形成する工程と、（ｄ）前記活性領域内の前記第１領域を開口したパターンを有するレジスト膜を前記第２埋め込み膜上に形成する工程と、（ｅ）前記レジスト膜をマスクにして、前記第１領域に形成されている前記第２埋め込み膜の一部を除去する工程と、（ｆ）前記レジスト膜を除去した後、前記活性領域上に形成されている前記第１埋め込み膜および前記第２埋め込み膜を除去する工程とを備え、前記（ｅ）工程後において、前記第１領域に形成されている前記第１埋め込み膜の膜厚は、前記活性領域の端部に形成されている前記第１埋め込み膜および前記第２埋め込み膜を合わせた膜厚よりも薄いことを特徴とするものであってもよい。
【００５１】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００５２】
活性領域の端部において下地である半導体基板まで削ってしまうことを防止できる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体装置の製造工程を示した断面図である。
【図２】図１に続く半導体装置の製造工程を示した断面図である。
【図３】図２に続く半導体装置の製造工程を示した断面図である。
【図４】図３に続く半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】図７に続く半導体装置の製造工程を示した断面図である。
【図９】図８に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
１  半導体基板
２  酸化シリコン膜
３  窒化シリコン膜
４  レジスト膜
５  素子分離溝
６  活性領域
６ａ  端部
７  酸化シリコン膜
７ａ  素子分離領域
８  酸化シリコン膜
９  レジスト膜
１０  ｐ型ウェル
１１  ｎ型ウェル
１２  ゲート絶縁膜
１３  ポリシリコン膜
１４ａ  ゲート電極
１４ｂ  ゲート電極
１５  低濃度ｎ型不純物拡散領域
１６  低濃度ｎ型不純物拡散領域
１７  低濃度ｐ型不純物拡散領域
１８  低濃度ｐ型不純物拡散領域
１９  サイドウォール
２０  高濃度ｎ型不純物拡散領域
２１  高濃度ｎ型不純物拡散領域
２２  高濃度ｐ型不純物拡散領域
２３  高濃度ｐ型不純物拡散領域
２４  コバルトシリサイド膜
２５  酸化シリコン膜
２５ａ  接続孔
２６  プラグ
２６ａ  チタン／窒化チタン膜
２６ｂ  タングステン膜
２７  配線
２７ａ  チタン／窒化チタン膜
２７ｂ  アルミニウム膜
２７ｃ  チタン／窒化チタン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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