(57)【要約】【課題】通常使用中における過消去セルのチェックの判定基準が甘くなったとしても、市場不良の発生を防止し、信頼性の高い製品を供給し得る不揮発性半導体記憶装置を提供する【解決手段】フラッシュＥＥＰＲＯＭにおいて、過消去セルのチェックの判定基準を、製品出荷前試験とその後の通常使用中とで切り換え可能となるように構成している。具体的には、製品出荷前試験で行う過消去セルのチェックの判定基準を、通常使用中に行う過消去セルのチェックの判定基準よりも厳しく設定するように切り換える回路３５を備えている。【選択図】      図４
2005129167.tif 000002
【特許請求の範囲】
【請求項１】
それぞれコントロールゲート、フローティングゲート、ソース及びドレインを有し、データの書き込みがフローティングゲートに電子を注入することにより行われ、データの消去がフローティングゲートから電子を放出することにより行われる複数のセルトランジスタが行列状に配列されたメモリセルアレイと、
前記メモリセルアレイにおける同一行内の複数の前記セルトランジスタのコントロールゲートを共通接続するワード線と、
前記メモリセルアレイにおける同一列内の複数の前記セルトランジスタのドレインを共通接続するビット線と、
第１のセンスノードおよび第２のセンスノードを有し、前記セルトランジスタの記憶データをセンスする差動型センス回路と、
前記第２のセンスノードから電流を流し出すためのリーク電流源と、
前記メモリセルアレイにおける同一行内の複数の前記セルトランジスタからデータの読み出しを行う読み出しモードの時には前記複数のワード線のうちの一つを選択的に駆動し、各ビット線毎に当該ビット線に接続された複数のメモリセルに流れるリーク電流を検出することによって過消去セルトランジスタの検出を行う過消去セルチェックモードの時には前記複数のワード線の全てを非選択状態に設定するロウデコーダと、
前記過消去セルチェックモードが製品出荷前に行われる時と通常使用中に行われる時で前記リーク電流源に流れるリーク電流の大きさを切り替え制御するリーク電流制御回路
とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記リーク電流源は、製品出荷前における過消去セルチェックモードの時には通常使用中における過消去セルチェックモードの時よりもリーク電流が小さくなるように制御されて過消去セルチェック基準を厳しく設定することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記リーク電流源は、それぞれのドレインが共通に接続され、それぞれのソースが接地された複数のＮチャネル型ＭＯＳトランジスタからなり、前記複数のＮチャネル型ＭＯＳトランジスタは、それぞれのゲートに前記リーク電流制御回路からリーク電流制御信号が別々に供給されることによってリーク電流の大きさが切り替え制御されることを特徴とする請求項２記載の不揮発性半導体記憶装置。
【請求項４】
前記リーク電流制御回路は、過消去セルチェックモードを指定する信号と製品出荷前を指定する信号に基づいて、前記複数のＮチャネル型ＭＯＳトランジスタのゲートに対応して供給する前記リーク電流制御信号を生成することを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
前記製品出荷前を指定する信号は、記憶装置チップの外部から入力されることを特徴とする請求項４記載の不揮発性半導体記憶装置。
【請求項６】
前記リーク電流源は、２個のＮチャネル型ＭＯＳトランジスタからなり、前記リーク電流制御回路は、製品出荷前における過消去セルチェックモードの時には前記２個のＮチャネル型ＭＯＳトランジスタの一方のみがオン状態に制御され、通常使用中における過消去セルチェックモードの時には前記２個のＮチャネル型ＭＯＳトランジスタの両方ともオン状態に制御されることを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項７】
前記読み出しモードの時には、前記２個のＮチャネル型ＭＯＳトランジスタの両方ともオフ状態に制御されることを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記メモリセルアレイは、ＮＯＲ型のメモリセルアレイを構成していることを特徴とする請求項１乃至７のいずれか１つに記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＥＥＰＲＯＭ等の不揮発性メモリセルを有する不揮発性半導体記憶装置に係り、特にメモリセルに記憶されたデータの消去後にカラムのリーク電流をモニタすることによって過消去状態のセルの有無を判定する機能を有する不揮発性半導体記憶装置に関するもので、例えば複数のメモリセル単位でデータ消去（ブロック消去）を行うフラッシュＥＥＰＲＯＭに使用されるものである。
【背景技術】
【０００２】
フラッシュＥＥＰＲＯＭを構成するメモリセルは、スタック構造のフローティングゲートとコントロールゲートとを有する不揮発性トランジスタによって構成されている。このフラッシュＥＥＰＲＯＭにデータを書き込む場合、メモリセルのコントロールゲートとドレインに書き込み電圧を印加してチャネルにホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入することにより行う。
【０００３】
他方、フラッシュＥＥＰＲＯＭに記憶されたデータを消去する場合は、例えばメモリセルのソースに高電圧を印加して、フローティングゲートとソース間に高電界を発生させ、フローティングゲートに捕獲されている電子をトンネル現象によってソースに放出させることにより行う。
【０００４】
上記した消去時に問題となるのは、メモリセルの閾値電圧が負となる過消去である。過消去状態のメモリセル（以下、過消去セルと称する）が発生した場合、そのセルは非選択状態でもオン状態となっている。このため、過消去セルが接続されたビット線に"０"データを記憶したオフ状態のメモリセルが接続されている場合、その"０"データのメモリセルを選択してもデータを正しく読み出すことができない。
【０００５】
このような過消去を防止するために、消去動作とベリファイ（確認）動作を繰り返して実行し、最も消去の遅いメモリセルの閾値電圧が所望の電圧以下となった時点で消去を終了するインテリジェント消去と称する消去方法が採用されている。
【０００６】
しかし、メモリセルの微細化に伴い製造プロセスばらつきが増大することが予想され、消去のばらつきを削減する工夫が必要になっている。
【０００７】
このような過消去問題に対処するために、過消去チェックを行い、過消去されたメモリセルの閾値電圧を正の値に戻すプロセス（コンパクション）を行う必要がある。これは消去後にメモリセルのドレインに書き込み時の電圧を印加し、過消去されたメモリセルに対してアバランシェホットキャリアを注入する方式である。
【０００８】
これまでに説明したコンパクションは、メモリセルのコントロールゲート及びソースに接地電位（Ｖg ＝０Ｖ）を印加し、ドレインに正極性の電圧を印加することにより行われるため、個々のメモリセルに対して選択的に行うことはできない。従って、通常は、一本もしくは複数本のカラム（ビット線）に接続されたメモリセルに対してまとめて収束をかけることになる。このとき、過消去セルのチェックは全ワード線を接地した状態で各カラムのリーク電流量を判定することによって行う。
【０００９】
図５は、フラッシュＥＥＰＲＯＭにおける従来の読み出し回路の概略的構成を示している（例えば特許文献１参照）。図５において、ビット線ＢＬには、メモリセルアレイにおける同一列（カラム）の複数の不揮発性メモリセル（セルトランジスタ）ＭＣの各ドレインが接続されている。この場合、複数のセルトランジスタＭＣは、ＮＯＲ型のセルアレイを構成している。各セルトランジスタＭＣは、フローティングゲート、コントロールゲート、ソース及びドレインを有し、フローティングゲートに電子を注入することでコントロールゲートからみた閾値が変化することによってデータのプログラム（書き込み）が行われ、フローティングゲートから電子を引き抜くことによってデータ消去が行われるものである。
【００１０】
前記ビット線ＢＬは、カラム選択用のＭＯＳトランジスタ９１を介してデータのセンスを行う差動増幅器９２の一方の入力ノードＮ１に接続されている。また、この一方の入力ノードＮ１と電源電圧ＶDDとの間には負荷回路９３が接続されている。
【００１１】
リファレンス線ＲＬにはリファレンス電流源９４が接続されており、さらにこのリファレンス線ＲＬは、上記カラム選択用のＭＯＳトランジスタ９１に相当するＭＯＳトランジスタ９５を介して上記差動増幅器９２の他方の入力ノードＮ２に接続されている。この他方の入力ノードＮ２と電源電圧ＶDDとの間には負荷回路９６が接続されている。
【００１２】
ここで、上記ビット線ＢＬに接続されたセルトランジスタＭＣの各コントロールゲートには、データの読み出し時は選択されたもののみにＨレベルが供給され、残りは全てＬレベルが供給され、リーク電流のチェック時には全てにＬレベルが供給される。
【００１３】
いま、リファレンス負荷である負荷回路９６を抵抗近似でＲ１、ビット線負荷である負荷回路９３を抵抗近似でＲ２とし、リファレンス電流源９４の電流をＩ１、ビット線ＢＬに流れる電流をＩ２とすると、Ｒ１・Ｉ１＝Ｒ２・Ｉ２となったときに、差動増幅器９２の一方の入力ノードＮ１における電位（センス電位）と他方の入力ノードＮ２における電位（リファレンス電位）とが等しくなる。
【００１４】
従って、Ｉ１＜（Ｒ２／Ｒ１）・Ｉ２のときはビット線ＢＬからのリーク電流が無く、Ｉ１＞（Ｒ２／Ｒ１）・Ｉ２のときはリーク電流が有りとの判定を行えば良い。
【００１５】
図５中のセルアレイに過消去セルが存在すると、図６に示すように過消去セルのワード線に０Ｖを印加して非選択状態にしてもリーク電流が発生するので、書き込み状態のセルトランジスタ（Program セル）のワード線に読み出し電圧を印加して選択した場合にデータの正常な読み出しが不可能になる。
【００１６】
図７は、ＮＯＲ型のフラッシュＥＥＰＲＯＭにおけるデータの消去動作に際して過消去セルが存在するか否かをチェックするための従来の過消去セルチェック回路部を取り出して基本構成を示す回路図である。図７において、複数のセルトランジスタＭＣの各ドレインが接続されているビット線ＢＬの電位と、LEAK_CHECK_MODE 信号を受けて基準となるリーク電流（αμＡ）を流すリーク発生回路９４が接続されているリファレンス線ＲＬの電位は、対応して差動増幅器９２の入力ノードＮ１、Ｎ２に入力されて比較される。
【００１７】
図８は、ＮＯＲ型のフラッシュＥＥＰＲＯＭにおけるデータの消去動作に関する評価試験の一般的なフローを示している。すなわち、データの消去動作を行う時には、ブロック単位、例えば、１本或いは複数本のワード線に接続された複数のメモリセルのような単位でブロック消去を行う（ステップＳ１）。この消去により、メモリセルは、閾値Ｖthがシフトされる。その消去後に読み出しを行って、全てのメモリセルの閾値がシフトされ、データ消去が正しく行われたか否かチェック（ベリファイ）する（ステップＳ２）。このベリファイの際に、消去されたメモリセルの閾値の上限が予め設定した上限閾値以下であるかチェックし、越えているメモリセルが有れば（ＮＯ）、再度ステップＳ１に戻り、同様なブロック消去を実施して、全てが上限閾値以下になるようにする。
【００１８】
これらのメモリセルが上限閾値以下になるように消去されたならば（ＹＥＳ）、次に過消去メモリセルをチェックするために、全ワード線をＧＮＤ電位に接地した後、ドレイン側に読み出し時の電圧を印加し、ビット線毎にメモリセルのリーク電流量を検出する（ステップＳ３）。
【００１９】
この検出時、設計の際に設定されている所定レベルより小さいリーク電流量であれば（ＮＯ）、良品とする（ステップＳ４）。しかし、所定レベルを越えたリーク電流量が流れていたならば（ＹＥＳ）、選択したビット線上に下限閾値を逸脱した過消去メモリセルが存在すると判定し、セルフコンバージェンス（自己収束）処理を施す（ステップＳ５）。
【００２０】
このセルフコンバージェンス処理は、メモリセルに接続するワード線をＧＮＤ電位に接続し、ドレイン側にある高電圧を印加することにより、閾値を上昇させて、図９に示すように、メモリセルの閾値電圧が中性閾値（＞０Ｖ）に近づくように処理するものである。
【００２１】
このようなセルフコンバージェンス処理により、すべての過消去メモリセルが救済されたか否か前記ステップＳ３の場合と同様にしてチェックし（ステップＳ６）、全ての過消去メモリセルが救済されたならば（ＹＥＳ）、前記ステップＳ２に戻り、再度、上限閾値を越えたメモリセルの有無をチェックするベリファイを行い、越えていたメモリセルがあれば、ブロック消去を実施する。
【００２２】
セルフコンバージェンス処理により、全ての過消去メモリセルが救済されていない場合、セルフコンバージェンス処理を予め設定された回数まで繰り返して行う（ステップＳ７）。そして、設定回数までセルフコンバージェンス処理を行っても救済されない場合には、不良品と判定し（ステップＳ８）、終了する。これらの処理を繰り返し行い、消去分布を読み出しに必要な上限閾値と下限閾値との間に納めることにより、消去動作に関する製品出荷検査が終了する。
【００２３】
ところで、上記したような過消去セルのチェック（各カラムのリーク電流量による判定）を行う評価動作は、内部回路で生成する判定基準を用いて行っているが、リーク電流量は、製造条件や、動作温度や、トランジスタ素子の劣化などに変動する。
【００２４】
しかし、従来は、製品出荷前試験とその後の通常使用中における過消去セルのチェックを同様の判定基準で行っている。したがって、通常使用中にトランジスタ素子の劣化などによってリーク電流量が増大して判定基準が変化すると、実際に過消去セルが発生しても判定基準をパスしてしまう場合が生じ、ディプレッション状態の過消去セルと同じカラムの正常セルから読み出す時に読み出し誤りが生じ、市場不良が発生するおそれがある。
【特許文献１】特開平１０−２４１３８２号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
上記したように従来のフラッシュＥＥＰＲＯＭは、通常使用中における過消去セルのチェックの判定基準が甘くなり、市場不良の発生をまねくおそれがあるという問題があった。
【００２６】
本発明は上記の問題点を解決すべくなされたもので、通常使用中における過消去セルのチェックの判定基準が甘くなったとしても、市場不良の発生を防止し、信頼性の高い製品を供給し得る不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【００２７】
本発明の不揮発性半導体記憶装置は、それぞれコントロールゲート、フローティングゲート、ソース及びドレインを有し、データの書き込みがフローティングゲートに電子を注入することにより行われ、データの消去がフローティングゲートから電子を放出することにより行われる複数のセルトランジスタが行列状に配列されたメモリセルアレイと、前記メモリセルアレイにおける同一行内の複数の前記セルトランジスタのコントロールゲートを共通接続するワード線と、前記メモリセルアレイにおける同一列内の複数の前記セルトランジスタのドレインを共通接続するビット線と、第１、第２のセンスノードを有し、前記セルトランジスタの記憶データをセンスする差動型センス回路と、前記第２のセンスノードから電流を流し出すためのリーク電流源と、前記メモリセルアレイにおける同一行内の複数の前記セルトランジスタからデータの読み出しを行う読み出しモードの時には前記複数のワード線のうちの一つを選択的に駆動し、各ビット線毎に当該ビット線に接続された複数のメモリセルに流れるリーク電流を検出することによって過消去セルトランジスタの検出を行う過消去セルチェックモードの時には前記複数のワード線の全てを非選択状態に設定するロウデコーダと、前記過消去セルチェックモードが製品出荷前に行われる時と通常使用中に行われる時で前記リーク電流源に流れるリーク電流の大きさを切り替え制御するリーク電流制御回路とを具備することを特徴とする。
【発明の効果】
【００２８】
上述したように本発明の不揮発性半導体記憶装置によれば、通常使用中における過消去セルのチェックの判定基準が甘くなったとしても、市場不良の発生を防止し、信頼性の高い製品を供給することができる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００３０】
＜第１の実施形態＞
図１は、本発明の不揮発性半導体記憶装置の一例に係るフラッシュＥＥＰＲＯＭのチップ内部の構成を示すブロック図である。
【００３１】
図１において、メモリセルアレイ１１内には、それぞれ複数のビット線ＢＬ及びワード線ＷＬ（それぞれ１本のみ図示）と、複数のメモリセル（フラッシュセル、１個のみ図示）ＭＣが設けられている。各セルトランジスタＭＣは、フローティングゲート、コントロールゲート、ソース及びドレインを有し、フローティングゲートに電子を注入することでコントロールゲートからみた閾値が変化することによってデータのプログラム（書き込み）が行われ、データ消去が電気的に行われるものである。なお、各セルトランジスタＭＣのコントロールゲートは複数のワード線ＷＬのうちの一つに接続され、ドレインは複数のビット線ＢＬのうちの一つに接続されている。また、各セルトランジスタＭＣのソースは、例えばビット線単位又はワード線単位もしくはブロック単位で共通のソース線（図示せず）に接続されている。
【００３２】
アドレスバッファ１２は外部からのアドレス信号を受けて内部アドレス信号を発生する。アドレスバッファ１２で発生される内部アドレス信号は、ロウデコーダ（ワード線選択駆動回路）１３、カラムデコーダ１４及びソースデコーダ１５にそれぞれ供給される。
【００３３】
入出力コントロール回路１６は、外部から入力されるチップイネーブル信号／ＣＥ、ライトイネーブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け、これらの入力信号に基づいて内部回路の動作を制御するための各種制御信号を発生する。例えば、チップイネーブル信号／ＣＥに基づく制御信号はアドレスバッファ１２に供給され、アドレスバッファ１２ではこの制御信号に基づいて内部アドレス信号の発生動作が制御される。アウトプットイネーブル信号／ＯＥに基づく制御信号は後述するＩ／Ｏバッファに供給され、Ｉ／Ｏバッファではこの制御信号に基づいてデータの出力動作が可能にされる。ライトイネーブル信号／ＷＥに基づく制御信号は後述する書き込み回路１８に供給され、この制御信号に基づいて書き込み回路１８はデータ書き込み動作が可能にされる。
【００３４】
ロウデコーダ１３は、内部アドレス信号（内部ロウアドレス信号）に基づいてメモリセルアレイ１１内のワード線ＷＬを選択する。カラムセレクタ１７は、カラムデコーダ１４からのデコード出力に基づいてメモリセルアレイ１１内のビット線ＢＬを選択する。
【００３５】
ソースデコーダ１５は、内部アドレス信号に基づいて、メモリセルアレイ１１内のソース線を選択し、この選択したソース線に所定の電圧を供給する。
【００３６】
書き込み回路１８は、データの書き込み時に、メモリセルアレイ１１内の選択されたメモリセルに対して書き込みデータを供給してデータを書き込む。センスアンプ回路（Ｓ／Ａ）１９は、データの読み出し時及びリークチェック時に動作し、データの読み出し時にはメモリセルアレイ１１内の選択されたメモリセルからの読み出しデータをセンスし、リークチェック時には選択されたビット線におけるリーク電流の有無を検出する。
【００３７】
Ｉ／Ｏバッファ２０は、データの書き込み時には外部から供給されるデータを書き込み回路１８に供給し、データの読み出し時にはセンスアンプ回路１９でセンスされるデータを外部に出力する。また、このＩ／Ｏバッファ２０には各動作モード、すなわちデータの書き込み／消去／読み出しの動作モードを設定するためのコマンドデータも供給される。
【００３８】
さらに、Ｉ／Ｏバッファ２０にはコマンド／ユーザインターフェース回路２１が接続されている。このコマンド／ユーザインターフェース回路２１には入出力コントロール回路１６から出力される制御信号も入力されている。このコマンド／ユーザインターフェース回路２１は、ライトイネーブル信号／ＷＥが活性化されるタイミング時にＩ／Ｏバッファ２０から入力されるコマンドデータを受ける。そして、このコマンド／ユーザインターフェース回路２１の出力は内部コントロール回路２２に供給される。
【００３９】
内部コントロール回路２２には、コマンド／ユーザインターフェース回路２１が受けたコマンドデータが供給される。内部コントロール回路２２は、コマンドデータに応じた内部制御信号を発生する。そして、この内部制御信号は内部電源／昇圧回路２３に供給される。
【００４０】
内部電源／昇圧回路２３は、外部からの電源電圧を受け、この外部電源電圧から内部電源電圧を発生する共に、チャージポンプを用いて正極性や負極性の高電圧を発生する。ここで発生される電圧は同一チップ内の各回路に分配される。例えば、正極性の高電圧はロウデコーダ１３、ソースデコーダ１５等に供給され、負極性の電圧はロウデコーダ１３等に供給される。
【００４１】
そして、本例のフラッシュＥＥＰＲＯＭにおいては、後述するように、過消去セルのチェックの判定基準を、製品出荷前試験とその後の通常使用中とで切り換え可能となるように構成している。この場合、製品出荷前試験で行う過消去セルのチェックの判定基準を、通常使用中に行う過消去セルのチェックの判定基準よりも厳しく設定するように切り換える回路を備えている。
【００４２】
次に、このような構成のフラッシュＥＥＰＲＯＭの動作を簡単に説明する。
【００４３】
データ読み出し／書き込み／消去を行う場合、アドレスバッファ１２にはメモリセルを選択するためのアドレス信号が供給される。また、データ書き込みのときはＩ／Ｏバッファ２０に書き込み用のデータが供給される。そして、アドレスバッファ１２に供給されたアドレス信号に基づいてメモリセルアレイ１１内のセルトランジスタＭＣが選択される。
【００４４】
図２は、図１に示したフラッシュＥＥＰＲＯＭの動作モードの一つである消去動作時の処理の流れ図を示している。
【００４５】
Ｉ／Ｏバッファ２０を介してコマンド／ユーザインターフェース回路２１に消去コマンドが入力されると、内部コントロール回路２２の制御により、内部電源／昇圧回路２３から消去のための電圧が発生され、ロウデコーダ１３等に供給される。
【００４６】
消去動作が開始されると、メモリセルのある単位（通常はメモリセルアレイ１１内を複数のブロックに分割したうちの一つのブロック単位）毎に、データ消去が行われる。この消去はセルトランジスタＭＣのコントロールゲートに例えば−７Ｖの電圧を、ソースには例えば６Ｖの電圧を供給し、ドレインをオープン状態に設定することにより行われる。
【００４７】
次に消去が行われたブロックのメモリセルのうち、そのブロックの最初のアドレスに対応したメモリセルが過消去状態であるかどうかがチェックされる。このチェックは前記のようなビット線リーク電流の有無を検出することにより行われる。過消去でないと判定されると、次に最終アドレスのメモリセルであるかどうかが判定される。最終アドレスであれば消去動作が終了するが、最終アドレスでなければ、次のアドレスに進み、他のメモリセルの過消去状態が上記と同様にしてチェックされる。
【００４８】
過消去チェックの際に、過消去状態であると判定されると、次にコンパクションと呼ばれている過消去されたメモリセルの閾値電圧を正の値に戻すプロセスが行われる。このコンパクションは、具体的にはメモリセルのコントロールゲートを接地した状態でドレインに書き込み電圧を印加して、過消去されたメモリセルに対してアバランシェホットキャリアを注入することにより行われる。
【００４９】
コンパクションが行われた後は、最終アドレスかどうかが判定され、最終アドレスであれば消去動作が終了し、最終アドレスでなければ、次のアドレスに進んで次のメモリセルの過消去状態がチェックされる。
【００５０】
図３は、図１に示したフラッシュＥＥＰＲＯＭにおけるメモリセルアレイ１１の一部と、ロウデコーダ（Ｘデコーダ）１３、カラムデコーダ（Ｙデコーダ）１４、カラム選択信号（Ｙ１，Ｙ２，Ｙ３，…）カラムセレクタ１７およびセンスアンプ（Ｓ／Ａ）回路１９の接続関係について概略的に示している。図３において、メモリセルアレイにおける同一列（カラム）の複数のセルトランジスタＭＣの各ドレインがビット線ＢＬに共通に接続されており、同一行（ロウ）の複数のセルトランジスタＭＣの各コントロールゲートがワード線ＷＬに共通に接続されている。本例では、複数のセルトランジスタＭＣはＮＯＲ型のメモリセルアレイを構成している。
【００５１】
各セルトランジスタＭＣは、フローティングゲート、コントロールゲート、ソース及びドレインを有し、データのプログラム（書き込み）はフローティングゲートに電子を注入することで行われ、データの消去はフローティングゲートから電子を引き抜くことで行われるものである。
【００５２】
ビット線ＢＬは、図１中のカラムセレクタ１７内に設けられたカラム選択用のＭＯＳトランジスタ（第１のスイッチ）３１を介して、センスアンプ回路１９内に設けられたデータのセンスを行う差動増幅器３３の第１のセンスノードＮ１に接続されている。カラム選択用のＭＯＳトランジスタ３１は、複数のビット線ＢＬから一つを選択して差動増幅器３３の第１のセンスノードＮ１に結合するものである。
【００５３】
差動増幅器３３の第２のセンスノードＮ２に、カラム選択用のＭＯＳトランジスタ３１に相当するＭＯＳトランジスタ３２を介してリファレンス線ＲＬが接続されている。このリファレンス線ＲＬは、第２のセンスノードＮ２から電流を流し出すためのリーク電流源３４が接続されている。
【００５４】
さらに、製品出荷前試験に行う過消去セルチェックモード（テストモード）と、通常使用中に行う過消去セルチェックモードとを区別し、リーク電流源３４のリーク電流の大きさを切り替え制御するリーク電流制御回路３５が設けられている。
【００５５】
なお、電源電圧ＶDDと差動増幅器３３の第１のセンスノードＮ１との間には、セルトランジスタＭＣからデータを読み出す際の負荷として使用される負荷回路（図示せず）が接続されている。同様に、電源電圧ＶDDと差動増幅器３３の第２のセンスノードＮ２との間にはリファレンス用の負荷回路（図示せず）が接続されている。
【００５６】
図３の回路において、メモリセルアレイにおける同一行の複数のセルトランジスタＭＣからデータの読み出しを行う読み出しモードの時には、図１中のロウデコーダ１３によって複数のワード線ＷＬのうちの一つが選択的に駆動される。
【００５７】
各ビット線毎に当該ビット線に接続された複数のメモリセルに流れるリーク電流を検出することによって過消去セルトランジスタの検出を行う過消去セルチェックモード（リーク・チェック・モード）の時には、図１中のロウデコーダ１３によって複数のワード線ＷＬの全てが非選択状態に設定される。
【００５８】
すなわち、データの読み出し時には選択されたワード線ＷＬのみにＨレベルが供給されて残りのワード線ＷＬは全てＬレベルが供給され、リーク電流のチェック時には全てのワード線ＷＬにＬレベルが供給される。
【００５９】
上記したような構成を有するフラッシュＥＥＰＲＯＭにおいて、データ読み出し時では、ビット線ＢＬに接続されているセルトランジスタＭＣのうちいずれか一つのコントロールゲート（ワード線）に読み出し用のＨレベルの電圧が供給され、その他のコントロールゲートには接地電位（Ｌレベル）が供給される。いま、コントロールゲートに読み出し用のＨレベルの電圧が供給されて選択状態のセルトランジスタＭＣの記憶データが“０”（書き込みが行われ、閾値電圧が高い状態）の場合、そのビット線ＢＬからはリーク電流の許容値以下の電流しか流れない。他方、選択状態のセルトランジスタＭＣの記憶データが“１”（消去状態もしくは当初から書き込みが行われておらず、閾値電圧が低い状態）の場合、そのセルトランジスタＭＣがオンし、セル電流が流れる。従って、選択状態のセルトランジスタＭＣの記憶データ“０”、“１”に応じてセンスノードＮ１の電位が異なる。
【００６０】
また、レファレンス側では、リーク電流源３４によるリーク電流に基づいてセンスノードＮ２には所定のレファレンス電位が発生している。この時、差動増幅器３３においてセンスノードＮ１、Ｎ２の電位が比較されることにより、差動増幅器３３の出力は、記憶データ“０”のメモリセル選択時にはＨレベル、記憶データ“１”のメモリセル選択時にはＬレベルとなり、記憶データの読み出しが行われる。
【００６１】
これに対して、あるブロック内のメモリセルが消去された後の過消去セルチェックモードの時には、カラム選択用のＭＯＳトランジスタ３１及びレファレンス側のＭＯＳトランジスタ３２がオン状態になり、ビット線ＢＬが差動増幅器３３の一方のセンスノードＮ１に接続され、レファレンス線ＲＬが他方のセンスノードＮ２に接続される。また、この過消去チェック時では、ビット線ＢＬに接続されている全てのセルトランジスタＭＣのコントロールゲート（ワード線ＷＬ）には接地電位が供給されている。
【００６２】
ここで、上記ビット線ＢＬに接続されている全てのセルトランジスタＭＣは予め消去されており、コントロールゲートには接地電位が供給されているので、これらのメモリセルが過消去状態でなければビット線ＢＬにはある許容値以上のリーク電流が流れないはずである。他方、ビット線ＢＬに接続されているセルトランジスタＭＣの中で過消去状態のものがあれば、ある許容値以上のリーク電流が流れる。従って、ビット線ＢＬに接続されているセルトランジスタＭＣの中で過消去状態のものがあるか否かに応じてセンスノードＮ１の電位が異なる。
【００６３】
また、レファレンス側では、負荷電流とリーク電流源３４のリーク電流に基づいてセンスノードＮ２には所定のレファレンス電位が発生している。差動増幅器３３において両センスノードＮ１、Ｎ２の電位を比較することにより、差動増幅器３３の出力は、消去後のセルトランジスタＭＣに過消去状態のものが無ければＨレベル、過消去状態のものがあればＬレベルとなる。従って、このときの差動増幅器３３の出力によって過消去チェックを行うことができる。
【００６４】
図４（ａ）は、図３から過消去セルチェック回路部を取り出して基本構成を示す回路図である。図４（ａ）において、複数のセルトランジスタＭＣの各ドレインが接続されているビット線ＢＬの電位と、リーク電流源３４が接続されているリファレンス線ＲＬの電位は、それぞれ対応して差動増幅器３３の第１のセンスノードＮ１、第２のセンスノードＮ２に入力されて比較される。
【００６５】
リーク電流源３４は、それぞれのドレインが共通に接続され、それぞれのソースが接地された複数（本例では２個）のＮチャネル型ＭＯＳトランジスタ４１、４２からなる。そして、この２個のＮチャネル型ＭＯＳトランジスタ４１、４２は、それぞれのゲートにリーク電流制御回路３５からリーク電流制御信号が別々に供給されることによってリーク電流の大きさが切り替え制御される。この場合、製品出荷前における過消去セルチェックモードの時は、通常使用中における過消去セルチェックモードの時よりもリーク電流が小さくなるように制御され、過消去セルチェック基準が厳しく設定される。
【００６６】
リーク電流制御回路３５は、過消去セルチェックモードを指定するLEAK-CHECK-MODE 信号と製品出荷前を指定するTEST_MODE 信号に基づいて、２個のＮチャネル型ＭＯＳトランジスタ４１、４２のゲートに対応して供給するリーク電流制御信号IN_A,IN_B を生成する。本例では、記憶装置チップ内部で生成される信号LEAK_CHECK_MODE を信号IN_Aとして使用し、上記LEAK_CHECK_MODE 信号をインバータ回路４３で反転させた/LEAK_CHECK_MODE信号と記憶装置チップ外部から入力される信号TEST_MODE が入力する二入力のノアゲート４４の出力信号を信号IN_Bとして使用している。
【００６７】
図４（ｂ）は、図４（ａ）中のリーク電流制御回路３５の論理動作を示す真理値表である。ここで、“０”は論理値の低レベル、“１”は論理値の高レベルを示す。通常使用中における過消去セルチェックモードの時には、LEAK_CHECK_MODE =“１”、TEST_MODE =“０”、IN_A=“１”、IN_B=“１”になり、２個のＮチャネル型ＭＯＳトランジスタ４１、４２の両方ともオン状態に制御される。この場合、ＭＯＳトランジスタ４１に流れる第１のリーク電流をβμＡ、ＭＯＳトランジスタ４２に流れる第２のリーク電流をγμＡで表わすと、β＜α（従来例における過消去セルチェックモードの時のリーク電流）、γ＜α、α＝β＋γとなるように設定されている。
【００６８】
製品出荷前における過消去セルチェックモードの時には、LEAK_CHECK_MODE =“１”、TEST_MODE =“１”、IN_A=“１”、IN_B=“０”になり、前記２個のＮチャネル型ＭＯＳトランジスタ４１、４２のうちの一方のＭＯＳトランジスタ４１のみがオン状態に制御されて第１のリーク電流（βμＡ）が流れる。
【００６９】
読み出しモードの時には、LEAK_CHECK_MODE =“０”、TEST_MODE =“０”、IN_A=“０”、IN_B=“０”になり、２個のＮチャネル型ＭＯＳトランジスタ４１、４２の両方ともオフ状態に制御される。
【００７０】
なお、本発明は、メモリセルの消去に際してメモリセルに対する電圧印加方式は前述した実施例に限らず他の電圧印加方式を採用する場合でも、過消去セルのチェックをリークチェックにより行う場合には適用可能である。
【００７１】
また、本発明は、前述した不揮発性半導体記憶装置だけでなく、それを他の回路と同一チップに搭載した半導体集積回路に一般的に適用可能である。
【図面の簡単な説明】
【００７２】
【図１】本発明の不揮発性半導体記憶装置の一例に係るフラッシュＥＥＰＲＯＭのチップ内部の構成を示すブロック図。
【図２】図１に示したフラッシュＥＥＰＲＯＭの消去動作時の処理の流れを示す図。
【図３】図１に示したフラッシュＥＥＰＲＯＭにおけるメモリセルアレイの一部と、ロウデコーダ、カラムデコーダ、カラムセレクタおよびセンスアンプ回路の接続関係について概略的に示す回路図。
【図４】図３から過消去セルチェック回路部を取り出して基本構成を示す回路図およびリーク電流制御回路の論理動作を示す真理値表を示す図。
【図５】ＮＯＲ型フラッシュＥＥＰＲＯＭにおける従来のデータ読み出し回路の概略的な構成を示す回路図。
【図６】図５中のセルアレイに非選択セルとして過消去セルが存在する場合に選択セルからのデータの正常な読み出しが不可能になることを説明するために示す回路図。
【図７】従来の過消去セルチェック回路部を取り出して基本構成を示す回路図。
【図８】従来のＮＯＲ型フラッシュＥＥＰＲＯＭにおけるデータ消去動作について説明するためのフローチャートを示す図。
【図９】ＮＯＲ型フラッシュＥＥＰＲＯＭにおけるデータ消去後のセルフコンバージェンス処理に伴って閾値がシフトする様子を示す図。
【符号の説明】
【００７３】
１１…メモリセルアレイ、１２アドレスバッファ、１３…ロウデコーダ、１４…カラムデコーダ、１５…ソースデコーダ、１６…入出力コントロール回路、１７…カラムセレクタ、１８…書き込み回路、１９…センスアンプ回路（Ｓ／Ａ）、２０…Ｉ／Ｏバッファ、２１…コマンド／ユーザインターフェース回路、２２…内部コントロール回路、２３…内部電源／昇圧回路、３１…カラム選択用のＭＯＳトランジスタ、３３…差動増幅器、３４…リーク電流源、３５…リーク電流制御回路、４１、４２…リーク電流発生用のＮチャネル型ＭＯＳトランジスタ、ＢＬ…ビット線、ＷＬ…ワード線、ＲＬ…リファレンス線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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