(57)【要約】【課題】  冗長救済箇所を指定するときのフューズ素子切断本数を削減し、冗長救済時間を短縮できる半導体記憶装置を提供する。【解決手段】  冗長救済機能を有したメモリと、データを記憶できる複数の不揮発性素子と、前記不揮発性素子からのデータをデコードして冗長救済アドレスを前記メモリに出力するデコード回路を有した半導体記憶装置において、前記デコード回路は、不揮発性素子のデータを変化させる動作が少ない順に冗長救済アドレスを割り当てたことを特徴とする。【選択図】  図１
2005222658.tif 000002
【特許請求の範囲】
【請求項１】
冗長救済機能を有したメモリと、データを記憶できる複数の不揮発性素子と、前記不揮発性素子からのデータをデコードして冗長救済アドレスを前記メモリに出力するデコード回路を有した半導体記憶装置において、
前記デコード回路は、不揮発性素子のデータを変化させる動作が少ない順に冗長救済アドレスを割り当てた
半導体記憶装置。
【請求項２】
冗長救済機能を有したメモリと、データを記憶できる複数の不揮発性素子と、前記不揮発性素子からのデータをデコードして冗長救済アドレスを前記メモリに出力するデコード回路を有した半導体記憶装置において、
前記デコード回路は、冗長救済される確率が高い冗長救済アドレスに不揮発性素子のデータを変化させる動作が少ない冗長救済アドレスを割り当てたことを特徴とする
半導体記憶装置。
【請求項３】
前記冗長救済される確率が高い冗長救済アドレスは、タップセルの近くを指定することを特徴とする
請求項２記載の半導体記憶装置。
【請求項４】
前記冗長救済される確率が高い冗長救済アドレスは、メモリアレイの端とその付近を指定することを特徴とする
請求項２記載の半導体記憶装置。
【請求項５】
冗長救済機能を有したメモリと、データを記憶できる複数の不揮発性素子と、前記不揮発性素子からのデータをデコードして冗長救済アドレスを前記メモリに出力するデコード回路を有した半導体記憶装置において、
前記不揮発性素子を余分に有し、不揮発性素子のデータを変化させる動作が少なくても指定できる冗長救済アドレスの選択肢を増やした
ことを特徴とする
半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長救済機能付きメモリを有する半導体記憶装置に関する。
【背景技術】
【０００２】
従来の半導体記憶装置において、歩留向上のために不良メモリセルを予備のメモリセルと置き換える救済技術が使われてきた。このとき、半導体記憶装置に対して、救済箇所を指定してやる必要がある。
【０００３】
図７は半導体記憶装置の救済技術の概念図である。
図７において半導体記憶装置は、冗長救済機能付きメモリ１０１、データを記憶できる複数の不揮発性素子を含む冗長救済アドレス指定回路１０３、冗長救済アドレス指定回路１０３からのデータをデコードして冗長救済アドレスを冗長救済機能付きメモリ１０１に出力するデコード回路１０２とで構成される。
【０００４】
このように構成された従来の半導体記憶装置の動作について説明する。
冗長救済機能付きメモリ１０１は、メモリアレイに欠陥があるときには、欠陥を含む一部のメモリアレイ領域１０４を、予備に設けたメモリアレイ１０５に置き換えることにより、欠陥があっても救済でき、歩留を向上させることができる。
【０００５】
このとき、冗長救済機能付きメモリ１０１に対して冗長救済箇所を指定してやる必要がある。その指定の方法は、ひとつの冗長救済箇所に対してひとつのフューズ素子など不揮発性素子を割り当てることもあるが、一般的に指定できる冗長救済箇所は多数あるので、冗長救済アドレス指定回路１０３で救済箇所を２進数表現した冗長救済アドレスを、デコード回路１０２を用いてデコードし冗長救済箇所を指定している（例えば、特許文献１参照）。
【特許文献１】特開平６−２９５５９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上記のような半導体記憶装置の構成では、救済箇所を２進数表現しているため、例えば冗長救済箇所が１０箇所の場合、フューズ素子を５本用意する（冗長救済を行う判定のために１本、冗長救済アドレスのために４本）。
【０００７】
具体的には、冗長指定アドレスが１０箇所のときのデコード回路１０２は、図８に示すように５入力の１０個のＡＮＤ回路１０６０〜１０６９で構成される。
ＡＮＤ回路１０６０〜１０６９のそれぞれの５つの入力を、図９に示すようにＳ，Ａ，Ｂ，Ｃ，Ｄとした場合、ＡＮＤ回路１０６０〜１０６９の入力Ｓは互いに接続されている。
【０００８】
また、この場合の冗長救済アドレス指定回路１０３は、図１０に示すようにフューズ素子Ｆ０〜Ｆ３の状態によって設定される冗長救済アドレス設定部１０３ａと、フューズ素子Ｆ００の状態によって設定される冗長判定部１０３ｂとで構成されている。
【０００９】
冗長救済アドレス設定部１０３ａのフューズ素子Ｆ０によって設定された１ビットのアドレス部Ｐ０は、ＮＲＥＳＥＴ端子にハイレベルからローレベルに落ちるパルス信号を入れたときに、前記フューズ素子Ｆ０が切断されていればＦＵＳＥＡＤ端子からハイレベル、ＮＦＵＳＥＡＤ端子からローレベルが出力され、前記デコード回路１０２に送られる。前記フューズ素子Ｆ０が切断されていなければＦＵＳＥＡＤ端子からローレベル、ＮＦＵＳＥＡＤ端子からハイレベルが出力され、前記デコード回路１０２に送られる。冗長救済アドレス設定部１０３ａのフューズ素子Ｆ１〜Ｆ３によって設定されたそれぞれの１ビットのアドレス部Ｐ１〜Ｐ３も同様である。
【００１０】
冗長判定部１０３ｂは、冗長救済が必要なときはフューズ素子Ｆ００を切断する。そしてＮＲＥＳＥＴ端子にハイレベルからローレベルに落ちるパルス信号を入れたとき、フューズ素子Ｆ００が切断されていればＦＵＳＥＥＮ端子からハイレベルが出力され、デコード回路１０２に送られる。ここでは、冗長判定部１０３ｂのＦＵＳＥＥＮ端子は、ＡＮＤ回路１０６０〜１０６９の入力Ｓに入力されている。
【００１１】
図１１は、図８に示したＡＮＤ回路１０６０，１０６１の各入力と冗長救済アドレス指定回路１０３との関係を図示している。
ＡＮＤ回路１０６０について、図８に表記した（０，１，２，３）は、前記アドレス部Ｐ０〜Ｐ３のそれぞれのＮＦＵＳＥＡＤ端子がＡＮＤ回路１０６０の入力Ａ，Ｂ，Ｃ，Ｄに入力されており、ＡＮＤ回路１０６０には前記アドレス部Ｐ０〜Ｐ３のそれぞれのＦＵＳＥＡＤ端子は入力されていない設定状態であることを表している。
【００１２】
ＡＮＤ回路１０６１について、図８には（１，２，３）と（０）の二つに分けて４入力が表記されており、（１，２，３）は、前記アドレス部Ｐ１〜Ｐ３のそれぞれのＮＦＵＳＥＡＤ端子がＡＮＤ回路１０６１の入力Ａ，Ｂ，Ｃに入力されており、入力Ｄには前記アドレス部Ｐ０のＮＦＵＳＥＡＤ端子が入力されていることを表している。その他も同様に表記されており、図８において、ＡＮＤ回路１０６２について、（０，２，３）と（１）の二つに分けた入力表記、ＡＮＤ回路１０６３について、（２，３）と（０，１）の二つに分けた入力表記、ＡＮＤ回路１０６４について、（０，１，３）と（２）の二つに分けた入力表記、ＡＮＤ回路１０６５について、（１，３）と（０，２）の二つに分けた入力表記、ＡＮＤ回路１０６６について、（０，３）と（１，２）の二つに分けた入力表記、ＡＮＤ回路１０６７について、（３）と（０，１，２）の二つに分けた入力表記、ＡＮＤ回路１０６８について、（０，１，２）と（３）の二つに分けた入力表記、ＡＮＤ回路１０６９について、（１，２）と（０，３）の二つに分けた入力表記も同様である。
【００１３】
このように、ＡＮＤ回路１０６０〜１０６９の入力Ａ〜Ｄには出力の冗長指定アドレスＲＡＤ＜０＞，ＲＡＤ＜１＞，ＲＡＤ＜２＞，・・・・，ＲＡＤ＜９＞のアドレスに応じて冗長救済アドレスが割り当てられている。
【００１４】
しかしながら、このとき、冗長救済アドレスを２進数表現しているため、８番目の救済箇所を指定するためにＡＮＤ回路１０６７のＲＡＤ＜７＞の出力を得るためには、フューズ素子Ｆ０，Ｆ１，Ｆ２とフューズ素子Ｆ００との合計４本のフューズ素子を切断しなければならず、テスト時間の増大を招いている。
【００１５】
本発明は、かかる問題点に鑑みてなされたものであり、その目的は、冗長救済箇所を指定するときのフューズ素子の切断本数を削減し、冗長救済時間を短縮できる半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の半導体記憶装置は、冗長救済機能を有したメモリと、データを記憶できる複数の不揮発性素子と、前記不揮発性素子からのデータをデコードして冗長救済アドレスを前記メモリに出力するデコード回路を有した半導体記憶装置において、前記デコード回路は、不揮発性素子のデータを変化させる動作が少ない順に冗長救済アドレスを割り当てたことを特徴とする。
【００１７】
また、前記デコード回路は、冗長救済される確率が高い冗長救済アドレスに不揮発性素子のデータを変化させる動作が少ない冗長救済アドレスを割り当てたことを特徴とする。
この場合、タップセルの近くを指定する冗長救済アドレスに不揮発性素子のデータを変化させる動作が少ない冗長救済アドレスを割り当てることが好ましい。
【００１８】
また、メモリアレイの端とその付近を指定する冗長救済アドレスに不揮発性素子のデータを変化させる動作が少ない冗長救済アドレスを割り当てることが好ましい。
または、前記不揮発性素子を余分に有し、不揮発性素子のデータを変化させる動作が少なくても指定できる冗長救済アドレスの選択肢を増やしてもよい。
【発明の効果】
【００１９】
本発明によれば、冗長救済箇所を指定するときのフューズ素子切断本数を削減し、冗長救済時間を短縮できる、という格別な効果を奏する。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の半導体記憶装置を各実施の形態に基づいて説明する。
なお、従来例を説明した図７〜図１１と同様の作用をなすものには同一の符号を付けて説明する。
【００２１】
（第１の実施形態）
図１は本発明の（第１の実施形態）における半導体記憶装置の要部を示す。
この（第１の実施形態）における半導体記憶装置は図７で説明したように、冗長救済機能を有したメモリとしての冗長救済機能付きメモリ１０１と、データを記憶できる複数の不揮発性素子としての冗長救済アドレス指定回路１０３と、前記不揮発性素子からのデータをデコードして冗長救済アドレスを前記メモリに出力するデコード回路１０２を有した半導体記憶装置であって、図１は冗長救済箇所が１０箇所の場合のデコード回路１０２を示している。図８に示した従来のデコード回路１０２とは、ＡＮＤ回路１０６０〜１０６９の入力Ａ〜Ｄへの冗長救済アドレスの割り当てだけが異なっている。その他は同じである。
【００２２】
具体的には、ＡＮＤ回路１０６０，１０６１，１０６２は冗長救済アドレスの割り当てが図８と同じであるが、ＡＮＤ回路１０６３〜ＡＮＤ回路１０６９への冗長救済アドレスの割り当てが図８とは異なっている。
【００２３】
ＡＮＤ回路１０６３では、前記アドレス部Ｐ０，Ｐ１，Ｐ３のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂ，Ｃに入力されており、入力Ｄは前記アドレス部Ｐ２のＦＵＳＥＡＤ端子に接続されている。
【００２４】
ＡＮＤ回路１０６４では、前記アドレス部Ｐ０，Ｐ１，Ｐ２のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂ，Ｃに入力されており、入力Ｄは前記アドレス部Ｐ３のＦＵＳＥＡＤ端子に接続されている。
【００２５】
ＡＮＤ回路１０６５では、前記アドレス部Ｐ０，Ｐ１のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄは前記アドレス部Ｐ２，Ｐ３のＦＵＳＥＡＤ端子に接続されている。
【００２６】
ＡＮＤ回路１０６６では、前記アドレス部Ｐ０，Ｐ２のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄは前記アドレス部Ｐ１，Ｐ３のＦＵＳＥＡＤ端子に接続されている。
【００２７】
ＡＮＤ回路１０６７では、前記アドレス部Ｐ０，Ｐ３のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄは前記アドレス部Ｐ１，Ｐ２のＦＵＳＥＡＤ端子に接続されている。
【００２８】
ＡＮＤ回路１０６８では、前記アドレス部Ｐ１，Ｐ２のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄは前記アドレス部Ｐ０，Ｐ３のＦＵＳＥＡＤ端子に接続されている。
【００２９】
ＡＮＤ回路１０６９では、前記アドレス部Ｐ１，Ｐ３のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄは前記アドレス部Ｐ０，Ｐ２のＦＵＳＥＡＤ端子に接続されている。
【００３０】
このように構成された図１に示すデコード回路１０２について説明する。
本実施形態によれば、ＲＡＤ＜０＞，ＲＡＤ＜１＞，ＲＡＤ＜２＞， ・・・・，ＲＡＤ＜９＞の各出力を得るためには、冗長救済アドレスを指定するのに、図６に示すようにフューズ素子本数を切断する。このとき、図８に示した従来例ではＲＡＤ＜７＞各出力を得るためには、最大数の４本のフューズ素子を切断しなければならなかったが、本実施形態によれば、すべて３本以下に抑えられている。つまり、従来例よりもフューズ素子切断時間を短縮できる分、テスト時間を短縮でき、その実用的効果は大きい。
【００３１】
（第２の実施形態）
図２は図１と同じように冗長救済箇所が１０箇所の場合のデコード回路１０２を示しているが、図２に示したデコード回路１０２では、その他は同じである。
【００３２】
具体的には、ＡＮＤ回路１０６０，１０６１，１０６２は冗長救済アドレスの割り当てが図１と同じであるが、ＡＮＤ回路１０６３〜ＡＮＤ回路１０６９への冗長救済アドレスの割り当てが図１とは異なっている。
【００３３】
ＡＮＤ回路１０６３では、前記アドレス部Ｐ０，Ｐ１のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄには前記アドレス部Ｐ２，Ｐ３のＦＵＳＥＡＤ端子に接続されている。
【００３４】
ＡＮＤ回路１０６４では、前記アドレス部Ｐ０，Ｐ２のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄには前記アドレス部Ｐ１，Ｐ３のＦＵＳＥＡＤ端子に接続されている。
【００３５】
ＡＮＤ回路１０６５では、前記アドレス部Ｐ０，Ｐ３のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄには前記アドレス部Ｐ１，Ｐ２のＦＵＳＥＡＤ端子に接続されている。
【００３６】
ＡＮＤ回路１０６６では、前記アドレス部Ｐ１，Ｐ２のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄには前記アドレス部Ｐ０，Ｐ３のＦＵＳＥＡＤ端子に接続されている。
【００３７】
ＡＮＤ回路１０６７では、前記アドレス部Ｐ１，Ｐ３のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂに入力されており、入力Ｃ，Ｄには前記アドレス部Ｐ０１，Ｐ２のＦＵＳＥＡＤ端子に接続されている。
【００３８】
ＡＮＤ回路１０６８では、前記アドレス部Ｐ０，Ｐ１，Ｐ３のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂ，Ｃに入力されており、入力ＤＩは前記アドレス部Ｐ２のＦＵＳＥＡＤ端子に接続されている。
【００３９】
ＡＮＤ回路１０６９では、前記アドレス部Ｐ０，Ｐ１，Ｐ２のそれぞれのＮＦＵＳＥＡＤ端子が入力Ａ，Ｂ，Ｃに入力されており、入力Ｄには前記アドレス部Ｐ３のＦＵＳＥＡＤ端子に接続されている。
【００４０】
このように構成された図２に示すデコード回路１０２について説明する。
図２において、デコード回路１０２は、冗長救済判定部１０３ｂからの信号ＦＵＳＥＥＮ端子と４つの１ビット冗長救済アドレス回路からの裏表の信号ＦＵＳＥＡＤ端子＜０：３＞、ＮＦＵＳＥＡＤ端子＜０：３＞を入力に持ち、冗長救済機能を有したメモリに冗長救済箇所を指定する信号ＲＡＤ＜０：９＞を出力している。
【００４１】
冗長救済機能付きメモリ１０１のメモリアレイの中には、メモリアレイの端とその付近の形状が他の場所と異なるところがあり、統計的にその部分に不良セルが発生することが多い。従って、その部分を指定する冗長救済アドレスに対して、フューズ素子の切断本数が少ない構成を割り当てている。つまり、図２に示したデコード回路１０２は、メモリアレイの端とその付近を指定する冗長救済アドレスにフューズ素子の切断本数が少ない構成を割り当てた例である。
【００４２】
図６に示すようにメモリアレイの端とその付近を指定するときフューズ素子の切断本数が少なく、従来例よりもフューズ素子切断時間を短縮できる分、テスト時間を短縮でき、その実用的効果は大きい。
【００４３】
なお、（第２の実施形態）では、メモリアレイの端とその付近を指定する冗長救済アドレスに対して、フューズ素子の切断本数が少ない構成を割り当てたが、メモリアレイのタップセル付近など周りの形状が他の場所と異なるところにおいても、 統計的に不良セルが発生することが多いことが判明しており、タップセルの近くを指定する冗長救済アドレスに対して、フューズ素子の切断本数が少ない構成を割り当てるように構成することによっても、同様の効果を期待できる。
【００４４】
なお、前記タップセルとは、メモリアレイのトランジスタの基板に電圧を供給したり、ワード線の裏打ちをしたりするものである。
（第３の実施形態）
図３は図１と同じように冗長救済箇所が１０箇所の場合のデコード回路１０２を示しているが、図３に示したデコード回路１０２では、その他は同じである。ただし、図１では５入力のＡＮＤ回路１０６０〜１０６９で構成されていたのに対して、図３では図４に示すように６入力のＡＮＤ回路１０７０〜１０７９で構成され、冗長救済判定部１０３ｂはフューズ素子Ｆ０〜Ｆ４で設定されるアドレス部Ｐ０〜Ｐ４で構成されており、冗長救済アドレス指定回路１０３は合計５本のフューズ素子が設けられている。図５は、図３に示したＡＮＤ回路１０７０，１０７１の各入力と冗長救済アドレス指定回路１０３との関係を図示している。図３におけるＡＮＤ回路１０７２〜１０７９の各入力と冗長救済アドレス指定回路１０３との関係の図示の仕方は、図１に示した（第１の実施形態）と同じである。
【００４５】
このように構成されたデコード回路１０２について説明する。
本実施形態によれば、１ビット冗長救済アドレス回路を、図１に示した場合に比べて１つ余分に設けることにより、冗長救済アドレスの組み合わせの選択肢が増え、図６に示す通り、フューズ素子の切断本数が少なく、従来例よりもフューズ素子切断時間を短縮できる分、テスト時間を短縮でき、その実用的効果は大きい。
【産業上の利用可能性】
【００４６】
本発明にかかる半導体記憶装置は、冗長救済箇所を指定するときのフューズ素子切断本数を削減し、冗長救済時間を短縮する効果を有し、ＳＲＡＭ等として有用である。また、プログラミングすることができるＬＳＩであるＦＰＧＡ（Field Programmable Gate Array ）等の用途にも応用できる。
【図面の簡単な説明】
【００４７】
【図１】本発明の（第１の実施形態）に係る半導体記憶装置におけるデコード回路の構成図
【図２】本発明の（第２の実施形態）に係る半導体記憶装置におけるデコード回路の構成図
【図３】本発明の（第３の実施形態）に係る半導体記憶装置におけるデコード回路の構成図
【図４】同実施の形態の６入力ＡＮＤ回路の入出力端子図
【図５】同実施の形態のＡＮＤ回路１０７０，１０７１の各入力と冗長救済アドレス指定回路１０３との関係図
【図６】従来例と（第１の実施形態）（第２の実施形態）（第３の実施形態）を用いたときのフューズ素子切断本数の比較図
【図７】冗長救済機能付きメモリを有する一般的な半導体記憶装置の構成図
【図８】従来のデコード回路の構成図
【図９】同従来例における５入力ＡＮＤ回路の入出力端子図
【図１０】同従来例における冗長救済アドレス指定回路の構成図
【図１１】同従来例におけるＡＮＤ回路１０６０，１０６１の各入力と冗長救済アドレス指定回路１０３との関係図
【符号の説明】
【００４８】
１０１  冗長救済機能付きメモリ
１０２  デコード回路
１０３  冗長救済アドレス指定回路（データを記憶できる複数の不揮発性素子）
１０３ａ  冗長救済アドレス設定部
１０３ｂ  冗長判定部
１０４  欠陥を含む一部のメモリアレイ領域
１０５  予備に設けたメモリアレイ
１０６０〜１０６９    ５入力のＡＮＤ回路
１０７０〜１０７９      ６入力のＡＮＤ回路
Ｆ００，Ｆ１，Ｆ２，Ｆ３，Ｆ４  フューズ素子
ＲＡＤ＜０＞，ＲＡＤ＜１＞，・・・・，ＲＡＤ＜９＞  冗長指定アドレス
【図１】
2005222658.tif 000003
【図２】
2005222658.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005222658.tif 000011
【図１０】
2005222658.tif 000012
【図１１】
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