(57)【要約】    【課題】  極めて短時間で強誘電体キャパシタの特性を安定させることができる強誘電体メモリ装置を提供する。    【解決手段】  データを記憶する複数のメモリセルを備えた強誘電体メモリ装置であって、複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線と、複数のワード線を制御するワード線制御回路と、ワード線制御回路が複数のワード線をオンしたときに、データ線を介して複数のメモリセルにデータを複数回書き込む書き込み回路と、を備えた強誘電体メモリ装置。メモリセルは、チタン酸ニオブ酸ジルコン酸鉛を含む強誘電体キャパシタを有することが好ましい。【選択図】  図１
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【特許請求の範囲】
【請求項１】
データを記憶する複数のメモリセルを備えた強誘電体メモリ装置であって、
前記複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線と、
前記複数のワード線を制御するワード線制御回路と、
前記ワード線制御回路が前記複数のワード線をオンしたときに、前記データ線を介して前記複数のメモリセルにデータを複数回書き込む書き込み回路と、
を備えたことを特徴とする強誘電体メモリ装置。
【請求項２】
前記書き込み回路は、当該強誘電体メモリ装置に入力された信号に基づいて、前記データ線の電位を制御することにより、前記複数のメモリセルにデータを複数回書き込むことを特徴とする請求項１に記載の強誘電体メモリ装置。
【請求項３】
前記メモリセルは、チタン酸ニオブ酸ジルコン酸鉛を含む強誘電体キャパシタを有することを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
【請求項４】
前記複数のワード線をオンするか否かを制御する制御信号を受け取るパッドをさらに備え、
前記ワード線制御回路は、
前記複数のワード線のいずれをオンするかを示すアドレス信号を受け取る入力部と、
前記複数のワード線の総てをオンするか、又は前記アドレス信号に基づいて前記複数のワード線のいずれかをオンするかを、前記制御信号に基づいて選択する選択回路と、
を有することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
【請求項５】
前記パッドと前記選択回路との間に設けられたフューズをさらに備えたことを特徴とする請求項４に記載の強誘電体メモリ装置。
【請求項６】
データを記憶する複数のメモリセル並びに当該複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線を備えた強誘電体メモリ装置を試験する試験方法であって、
前記複数のワード線をオンするステップと、
前記複数のワード線がオンしたときに、前記データ線を介して前記複数のメモリセルにデータを複数回書き込む書き込みステップと、
を備えたことを特徴とする試験方法。
【請求項７】
前記複数のメモリセルに前記データを複数回書き込んだ後に、前記強誘電体メモリ装置の良否を試験する試験ステップをさらに備えたことを特徴とする請求項６に記載の試験方法。
【請求項８】
前記複数のワード線をオンするステップにおいて、前記複数のワード線は、前記強誘電体メモリ装置に設けられたパッドを介して入力された制御信号に基づいてオンされており、
当該試験方法は、前記試験ステップの試験結果に基づいて、前記パッドと前記ワード線との間に設けられたフューズを切断するステップをさらに備えたことを特徴とする請求項７に記載の試験方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリ装置及び試験方法に関する。特に本発明は、極めて短時間で強誘電体キャパシタの特性を安定させることができる強誘電体メモリ装置及び試験方法に関する。
【背景技術】
【０００２】
従来の強誘電体記憶装置として、特開平１１−３５３８９８号公報（特許文献１）に開示されたものがある。上記特許文献１に開示されたでは、ビット線である読み出し線の浮遊キャパシタにテスト用キャパシタを付加している。これにより、強誘電体記憶装置のスクリーニング時にメモリセルの強誘電体キャパシタが実際に劣化したと等価な状態を作り出し、劣化により不良となる強誘電体メモリセルを実際に劣化させることなくスクリーニングしている。
【０００３】
【特許文献１】特開平１１−３５３８９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
強誘電体材料を有して構成される強誘電体キャパシタは、製造直後における分極特性が不安定である。このため、上記特許文献１に開示された強誘電体記憶装置のように、強誘電体記憶装置の製造直後にそのままスクリーニングを行うと、強誘電体キャパシタの分極特性が不安定な状態で当該強誘電体キャパシタの不良を判断することとなる。このため、上記従来の強誘電体記憶装置においては、強誘電体キャパシタに電界をかけて分極特性を安定させた後には正常に動作する強誘電体キャパシタまで不良と判断されてしまう、すなわち、本来、不良とすべきではない強誘電体メモリセルまで不良と判断されてしまうという問題が生じていた。
【０００５】
よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置及び試験方法を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、本発明の第１の形態によれば、データを記憶する複数のメモリセルを備えた強誘電体メモリ装置であって、複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線と、複数のワード線を制御するワード線制御回路と、ワード線制御回路が複数のワード線をオンしたときに、データ線を介して複数のメモリセルにデータを複数回書き込む書き込み回路と、を備えたことを特徴とする強誘電体メモリ装置を提供する。
【０００７】
上記構成では、複数のワード線がオンしているとき、すなわち、所定のデータ線に対して複数のメモリセルが接続されているときに、当該所定のデータ線を介してデータが複数回書き込まれることとなる。すなわち、複数のメモリセルが所定のデータ線に接続されているときに、当該複数のメモリセルを構成する複数の強誘電体キャパシタの両端に対して略同時に、複数回電位差が与えられることとなる。したがって、上記構成によれば、強誘電体メモリ装置が多数の強誘電体キャパシタを有する場合であっても、多数の強誘電体キャパシタについて当該材料を極めて短時間で安定化させることができるため、製造コストが極めて安価な強誘電体メモリ装置を提供することができる。
【０００８】
上記強誘電体メモリ装置において、書き込み回路は、当該強誘電体メモリ装置に入力された信号に基づいて、データ線の電位を制御することにより、複数のメモリセルにデータを複数回書き込むことが好ましい。
【０００９】
上記構成によれば、極めて簡易な構成で、データ線に電位を制御して複数のメモリセルにデータを複数回書き込むことができる。
【００１０】
上記強誘電体メモリ装置において、メモリセルは、チタン酸ニオブ酸ジルコン酸鉛を含む強誘電体キャパシタを有することが好ましい。
【００１１】
上記構成では、メモリセルは、強誘電体キャパシタを構成する強誘電体材料として、疲労特性に極めて良いチタン酸ニオブ酸ジルコン酸鉛を有することとなる。したがって、上記構成によれば、メモリセルにデータを複数回書き込み、強誘電体材料の分極特性を安定させた場合であっても、疲労による劣化が極めて少ない強誘電体メモリ装置を提供することができる。
【００１２】
上記強誘電体メモリ装置は、複数のワード線をオンするか否かを制御する制御信号を受け取るパッドをさらに備え、ワード線制御回路は、複数のワード線のいずれをオンするかを示すアドレス信号を受け取る入力部と、複数のワード線の総てをオンするか、又はアドレス信号に基づいて複数のワード線のいずれかをオンするかを、制御信号に基づいて選択する選択回路と、を有することが好ましい。
【００１３】
上記構成によれば、アドレス信号に基づいてワード線をオンする場合と、複数のワード線をオンする場合とを容易に選択することができる。
【００１４】
上記強誘電体メモリ装置は、パッドと選択回路との間に設けられたフューズをさらに備えることが好ましい。
【００１５】
上記構成によれば、当該フューズを切断することにより、例えば、選択回路に一定の電位が供給される構成とすることができるため、当該パッドを強誘電体メモリ装置の端子に対してボンディングしなくともよい。また、上記構成によれば、例えば、メモリセルの冗長救済時に、当該フューズを切断することができる。したがって、上記構成よれば、製造工程を簡略化することができるため、製造コストが安価な強誘電体メモリ装置を提供することができる。
【００１６】
本発明の第２の形態によれば、データを記憶する複数のメモリセル並びに当該複数のメモリセルにそれぞれ接続された複数のワード線及び複数のデータ線を備えた強誘電体メモリ装置を試験する試験方法であって、複数のワード線をオンするステップと、複数のワード線がオンしたときに、データ線を介して複数のメモリセルにデータを複数回書き込む書き込みステップと、を備えたことを特徴とする試験方法を提供する。
【００１７】
上記試験方法は、複数のメモリセルにデータを複数回書き込んだ後に、強誘電体メモリ装置の良否を試験する試験ステップをさらに備えることが好ましい。
【００１８】
上記構成では、メモリセルを構成する強誘電体キャパシタに対してデータを複数回書き込んだ後に、強誘電体メモリ装置の良否を判定することとなる。したがって、上記構成によれば、強誘電体メモリ装置が、製造時に不安定な材料を強誘電体材料として有する場合であっても、強誘電体メモリ装置の良否を精度よく判定することができる。
【００１９】
上記試験方法では、複数のワード線をオンするステップにおいて、複数のワード線は、強誘電体メモリ装置に設けられたパッドを介して入力された制御信号に基づいてオンされており、当該試験方法は、試験ステップの試験結果に基づいて、パッドとワード線との間に設けられたフューズを切断するステップをさらに備えることが好ましい。
【発明を実施するための最良の形態】
【００２０】
以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。
【００２１】
図１は、本発明の一実施形態にかかる強誘電体メモリ装置１００の構成を示す図である。強誘電体メモリ装置１００は、複数のメモリセル１１０と、ワード線制御回路１２０と、初期化制御回路１３０と、テストパッド１４０と、書き込み回路１６２と、センスアンプ１６４と、切換部１８０とを備えて構成される。
【００２２】
メモリセル１１０は、ｎ型ＭＯＳトランジスタ１１２と、強誘電体キャパシタ１１４とを有して構成される。ｎ型ＭＯＳトランジスタ１１２は、ソース及びドレインの一方にデータ線ＤＬが接続され、他方に強誘電体キャパシタ１１４の一端が接続されている。また、ｎ型ＭＯＳトランジスタ１１２のゲートにはワード線ＷＬが接続されており、ｎ型ＭＯＳトランジスタ１１２は、当該ワード線ＷＬの電位に基づいて、データ線ＤＬと強誘電体キャパシタ１１４の一端とを接続するか否かを制御する。
【００２３】
強誘電体キャパシタ１１４の他端にはプレート線ＰＬが接続されている。そして、強誘電体キャパシタ１１４の一端と他端との間に電位差、すなわち、データ線ＤＬとプレート線ＰＬとの間に電位差を生じさせることにより、強誘電体キャパシタ１１４に所定の分極を生じさせる。これにより、所定のデータがメモリセル１１０に書き込まれる。
【００２４】
ワード線制御回路１２０は、複数のワード線ＷＬ１〜ｎ（ｎは正の整数）のうち、いずれを選択するかを制御する。すなわち、ワード線制御回路１２０は、複数のワード線ＷＬ１〜ｎのうちのいずれかの電位を変化させ、当該ワード線ＷＬをオンすることにより、当該ワード線を選択する。
【００２５】
ワード線制御回路１２０は、ワード線デコーダ１２２と、選択回路の一例である複数のＯＲ回路１２４−１〜ｎとを有して構成される。ワード線デコーダ１２２は、アドレス信号生成回路１１８が生成したアドレス信号を入力として受け取り、当該アドレス信号に基づいて、ＯＲ回路１２４−１〜ｎの入力に与える信号の論理値を変化させる。
【００２６】
ＯＲ回路１２４−１〜ｎは、ワード線デコーダ１２２の出力及び初期化制御回路１３０の出力に基づいて、ワード線ＷＬ１〜ｎのうちのいずれか又は総てをオンさせる。具体的には、ＯＲ回路１２４−１〜ｎは、初期化制御回路１３０の出力がＨ論理である場合に、総てのワード線ＷＬ１〜ｎの電位を高電位とし、初期化制御回路１３０の出力がＬ論理である場合には、ワード線デコーダ１２２の出力に基づいて、選択すべきワード線ＷＬの電位を高電位とし、他のワード線ＷＬの電位を低電位とする。すなわち、本実施形態においてＯＲ回路１２４−１〜ｎは、ワード線ドライバとしての機能も有する。なお、ここで、高電位とは、メモリセル１１０を構成するｎ型ＭＯＳトランジスタ１１２がオンする電位であり、また、低電位とは、ｎ型ＭＯＳトランジスタ１１２がオフする電位である。
【００２７】
初期化制御回路１３０は、フューズ１３２と、インバータ１３４及び１３６と、ｎ型ＭＯＳトランジスタ１３８とを有して構成されており、テストパッド１４０から入力された制御信号に基づいて、複数のワードＷＬ１〜ｎをオンするか否かを制御する。
【００２８】
フューズ１３２は、一端がテストパッド１４０に接続されており、他端がインバータ１３４の入力及びｎ型ＭＯＳトランジスタ１３８のドレインに接続されている。フューズ１３２は、例えばレーザ等を照射することにより、テストパッド１４０と初期化制御回路１３０とを短絡できるよう構成されている。
【００２９】
インバータ１３４は、出力がインバータ１３６の入力及びｎ型ＭＯＳトランジスタ１３８のゲートに接続されており、インバータ１３６は、出力がＯＲ回路１２４−１〜ｎの入力に接続されている。また、ｎ型ＭＯＳトランジスタ１３８は、ソースが接地されている。すなわち、初期化制御回路１３０は、テストパッド１４０に供給される信号の論理値がＬ論理の場合、及びフューズ１３２が短絡している場合には、Ｌ論理を出力し、当該信号の論理値がＨ論理の場合には、Ｈ論理を出力する。
【００３０】
切換部１８０は、インバータ１８２と、ｎ型ＭＯＳトランジスタ１８４及びｐ型ＭＯＳトランジスタ１８６とを有して構成されており、データ線選択信号生成回路１７０が生成した選択信号の論理値に基づいて、所定のデータ線ＤＬを、書き込み回路１６２及びセンスアンプ１６４のいずれに接続するかを選択する。
【００３１】
ｎ型ＭＯＳトランジスタ１８４は、ソース及びドレインの一方がデータ線ＤＬに接続されており、他方が書き込み回路１６２の出力に接続されている。また、ｐ型ＭＯＳトランジスタ１８６は、ソース及びドレインの一方がデータ線ＤＬに接続されており、他方がセンスアンプ１６４の一方の入力に接続されている。
【００３２】
データ線選択信号生成回路１７０は、選択信号を、ｎ型ＭＯＳトランジスタ１８４のゲート、及びインバータ１８２を介してｐ型ＭＯＳトランジスタのゲートに供給する。すなわち、データ線ＤＬは、選択信号の論理値がＨ論理である場合、書き込み回路１６２と接続され、選択信号の論理値がＬ論理である場合、センスアンプ１６４に接続される。
【００３３】
書き込み回路１６２は、データパッド１６０に供給されたデータ信号に基づいて、データ線ＤＬの電位を変化させる。本実施形態において、書き込み回路１６２は、データパッド１６０を介して外部からクロック信号を受け取り、当該クロック信号に基づいてデータ線ＤＬの電位を周期的に変化させることにより、当該データ線ＤＬに接続されたメモリセル１１０に所定のデータを複数回書き込む。
【００３４】
センスアンプ１６４は、他方の入力に基準電圧Ｖｒｅｆが供給されており、データ線ＤＬの電位を基準電圧Ｖｒｅｆと比較することにより、メモリセル１１０に書き込まれたデータを判定し、判定結果を出力する。
【００３５】
図２は、本実施形態の強誘電体メモリ装置１００の動作を示すフローチャートである。図１及び図２を参照して、本実施形態の強誘電体メモリ装置１００を試験する試験方法について説明する。
【００３６】
まず、強誘電体メモリ装置１００を試験する試験装置のプローブ等を、テストパッド１４０及びデータパッド１６０に接触させ、コンタクトチェックを行う（Ｓ１００）。次に、当該試験装置とテストパッド１４０及びデータパッド１６０との導通を確認した後、強誘電体メモリ装置１００を初期化する初期化制御を開始する（Ｓ１１０）。具体的には、試験装置からテストパッド１４０に供給される信号の論理値をＨ論理とすることにより、初期化制御回路１３０が、ＯＲ回路１２４−１〜ｎの入力にＨ論理を供給する。なお、本実施形態において、強誘電体メモリ装置１００の初期化とは、強誘電体キャパシタ１１４の分極状態を安定させることをいう。
【００３７】
これにより、ＯＲ回路１２４−１〜ｎの出力に接続されたワード線ＷＬ１〜ｎの電位は高電位となるため、ワード線ＷＬ１〜ｎに接続されたメモリセル１１０を構成するｎ型ＭＯＳトランジスタ１１２がオンする。すなわち、Ｓ１１０において、試験装置からテストパッド１４０に供給される信号の論理値をＨ論理とすることにより、ワード線ＷＬ１〜ｎに接続された総てのメモリセル１１０を構成する強誘電体キャパシタ１１４は、対応するデータ線ＤＬに接続される。
【００３８】
次に、複数のワード線ＷＬ１〜ｎがオンしている間に、強誘電体キャパシタ１１４に所定のデータを書き込む（Ｓ１２０）。具体的には、データ線選択信号生成回路１７０が選択信号の論理値をＨ論理とすることにより、書き込み回路１６２の出力とデータ線ＤＬと接続する。そして、試験装置がデータパッド１６０にクロック信号を供給し、書き込み回路１６２がデータ線ＤＬの電位を、周期的に高電位（例えばＶＣＣ）と低電位（例えばおＶ）に変化させることにより、強誘電体キャパシタ１１４に所定のデータを複数回書き込む。
【００３９】
このとき、複数のプレート線ＰＬ１〜ｎの電位を高電位（例えばＶＣＣ）として、強誘電体キャパシタ１１４にかかる電圧を、プレート線ＰＬ１〜ｎの電位を基準として交互に０Ｖ又は−ＶＣＣとすることにより、強誘電体キャパシタ１１４にデータ“１”を複数回書き込んでもよく、プレート線ＰＬ１〜ｎの電位を低電位（例えば０Ｖ）として、強誘電体キャパシタ１１４にかかる電圧を、プレート線ＰＬ１〜ｎの電位を基準として交互に０Ｖ又は＋ＶＣＣとすることにより、強誘電体キャパシタ１１４にデータ“０”を複数回書き込んでもよい。また、複数のプレート線ＰＬ１〜ｎの電位を交互に高電位又は低電位とすることにより、データ“１”及びデータ“０”を交互に書き込んでもよい。
【００４０】
そして、強誘電体キャパシタ１１４へのデータの書き込み回数が、予め定められた回数に達するまで、強誘電体キャパシタ１１４にデータを書き込む（Ｓ１３０  Ｎｏ）。また、当該書き込み回数が予め定められた回数に達した場合（Ｓ１３０  Ｙｅｓ）、テストパッド１４０に供給される信号の論理値をＬ論理とすることにより、初期化制御を終了する（Ｓ１３０）。
【００４１】
次に、初期化制御が終了し、強誘電体キャパシタ１１４を構成する強誘電体材料の分極特性を安定させた後、強誘電体メモリ装置１００の動作テストを開始する（Ｓ１５０）。動作テストは、総てのテスト項目についてテストが終了するまで継続する（Ｓ１６０  Ｎｏ）。総てのテスト項目について強誘電体メモリ装置１００の動作テストを終了した後、このテスト結果に基づいて、図示しないフューズを適宜切断し、不良と判定されたメモリセル１１０を冗長セルとを置き換える、すなわち、レーザリペアを行う（Ｓ１７０）。
【００４２】
このとき、初期化制御回路１３０に設けられたフューズ１３２も切断することにより、ＯＲ回路１２４−１〜ｎに供給される信号の論理値をＬ論理とするのが好ましい。これにより、レーザリペア時にフューズ１３２を切断できるとともに、テストパッド１４０をボンディングする工程を省略することができるため、製造コストが安価な強誘電体メモリ装置を提供することができる。
【００４３】
図３は、初期化制御において、強誘電体キャパシタ１１４にデータを書き込む回数に対する分極量を示す図である。強誘電体キャパシタ１１４が、例えば、一定の書き込み回数まで分極量が増加し、ピークを超えた後に分極量が徐々に減少するような強誘電体材料を含んで構成されている場合、分極量が当該ピークに達する前、又は当該ピークの前後に達するまで、強誘電体キャパシタ１１４に繰り返しデータを書き込むのが好ましい。
【００４４】
特に、強誘電体材料が、チタン酸ジルコン酸鉛（ＰＺＴ、ＰｂＺｒＴｉＯ３）において、Ｔｉの一部をＮｂに置換したチタン酸ニオブ酸ジルコン酸鉛（ＰＺＴＮ）等の極めて強い疲労特性を有する材料からなる場合には、分極量がピークに達する前後までデータを書き込んだ場合であっても、その後の書き込み動作に対しても十分耐えることができる。したがって、強誘電体キャパシタ１１４に十分な回数の書き込みを行い、強誘電体材料の分極特性を安定させた場合であっても、疲労による劣化が極めて少ない強誘電体メモリ装置を提供することができる。
【００４５】
本実施形態では、複数のワード線ＷＬ１〜ｎがオンしているとき、すなわち、所定のデータ線ＤＬに対して複数のメモリセル１１０が接続されているときに、当該複数のメモリセル１１０に対して、当該所定のデータ線ＤＬを介してデータが複数回書き込まれることとなる。すなわち、複数のメモリセル１１０が所定のデータ線ＤＬに接続されているときに、当該複数のメモリセル１１０を構成する複数の強誘電体キャパシタ１１４の両端に対して略同時に、複数回電位差が与えられることとなる。したがって、上記構成によれば、メモリセル１１０を構成する強誘電体材料の製造後の分極特性が不安定である場合であっても、当該材料を極めて短時間で安定化させることができ強誘電体メモリ装置を提供することができる。
【００４６】
上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【図面の簡単な説明】
【００４７】
【図１】本発明の一実施形態にかかる強誘電体メモリ装置１００の構成を示す図である。
【図２】本実施形態の強誘電体メモリ装置１００の動作を示すフローチャートである。
【図３】初期化制御において、強誘電体キャパシタ１１４にデータを書き込む回数に対する分極量を示す図である。
【符号の説明】
【００４８】
１００・・・強誘電体メモリ装置、１１０・・・メモリセル、１１２・・・トランジスタ、１１４・・・強誘電体キャパシタ、１１８・・・アドレス信号生成回路、１２０・・・ワード線制御回路、１２２・・・ワード線デコーダ、１２４・・・ＯＲ回路、１３０・・・初期化制御回路、１３２・・・フューズ、１３４・・・インバータ、１３６・・・インバータ、１３８・・・トランジスタ、１４０・・・テストパッド、１６０・・・データパッド、１６２・・・書き込み回路、１６４・・・センスアンプ、１７０・・・データ線選択信号生成回路、１８０・・・切換部、１８２・・・インバータ、１８４、１８６・・・トランジスタ
【図１】
2005353232.tif 000003
【図２】
2005353232.tif 000004
【図３】
2005353232.tif 000005