(57)【要約】    【課題】放電の安定化及び発光効率の向上を図ることができる表示装置を提供することを目的とするものである。    【解決手段】各フィールドを形成する複数のサブフィールド各々において、画素を連続して発光させるべくサスティンパルスを繰り返し印加するサスティン期間内の後部区間において印加されるサスティンパルスの内の少なくとも１のサスティンパルスのパルス電圧の振幅を他のサスティンパルスのパルス電圧の振幅よりも大にする。    【選択図】  図１０
2005121905.tif 000002
【特許請求の範囲】
【請求項１】
入力映像信号に基づく各画素毎の画素データに応じて、各フィールドを形成する複数のサブフィールド毎に前記画素を発光させることにより画像表示を行う表示装置であって、
放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に誘電体層で被覆されて配列された複数の行電極対と、前記電極対の各々に交叉して配列された複数のアドレス電極とを有し、前記電極対と前記アドレス電極との各交叉部に、第１放電セルと、前記前面基板側に光吸収層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルと、
前記サブフィールド各々のアドレス期間において前記行電極対の一方の行電極に走査パルスを順次印加しつつ前記走査パルスと同時に前記画素データに対応した画素データパルスを前記列電極に印加することにより前記第２放電セル内にアドレス放電を生起させるアドレス手段と、
前記サブフィールド各々のサスティン期間において前記行電極対にサスティンパルスを印加することにより前記第１放電セルをサスティン放電させるサスティン手段と、を有し、
前記サスティン期間内の最終に印加される前記サスティンパルスを含む連続したＮ個（Ｎは２以上の整数）のサスティンパルスの内の少なくとも１のサスティンパルスのパルス電圧の振幅が他のサスティンパルスのパルス電圧の振幅よりも大であることを特徴とする表示装置。
【請求項２】
前記第２放電セルの前記背面基板側に２次電子放出材料層を設けたことを特徴とする請求項１記載の表示装置。
【請求項３】
前記アドレス期間の直前において前記列電極側を相対的に負極性とすべきパルス電圧を有するリセットパルスを前記行電極対の一方の行電極と前記列電極とに夫々印加することにより前記第２放電セル内でリセット放電を生起せしめるリセット手段を更に設け、
前記アドレス手段は前記列電極側を相対的に負極性とすべきパルス電圧を有する前記走査パルス及び前記画素データパルスを生成し、前記サスティン手段は負極性の前記サスティンパルスを生成することを特徴とする請求項１記載の表示装置。
【請求項４】
前記単位発光領域内の前記第１放電セルの放電区間と前記第２放電セルの放電区間とが連通しており、
前記アドレス手段は、前記第２放電セル内において生起された前記アドレス放電を前記第１放電セル内に拡張することにより前記第１放電セルを、前記サスティン期間において前記サスティン放電が為される点灯モード又は前記サスティン期間において前記サスティン放電が為されない消灯モードの内のいずれか一方の状態に設定することを特徴とする請求項１記載の表示装置。
【請求項５】
前記第１放電セルは、前記行電極対における一方の行電極と他方の行電極とが前記放電空間内において第１の放電間隙を介して対向する部分を含み、
前記第２放電セルは、前記一方の行電極と前記列電極とが前記放電空間内において第２の放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項６】
前記行電極対における一方の行電極と他方の行電極とは夫々行方向に伸長する本体部と前記単位発光領域毎に第１放電間隙を介して対向して前記本体部から列方向に突出する突出部とを備え、
前記第１放電セルは、前記突出部が前記放電空間内で前記第１放電間隙を介して対向する部分を含み、前記第２放電セルは、前記一方の行電極における前記本体部と前記列電極とが前記放電空間内で第２の放電間隙を介して対向する部分を含むことを特徴とする請求項１記載の表示装置。
【請求項７】
前記表示パネルは、互いに隣接する前記単位発光領域の前記放電空間を行方向において区画する縦壁部と列方向に区画する横壁とからなる隔壁と、前記単位発光領域内の前記第１放電セルの放電区間と前記第２放電セルの放電区間を区画する仕切り壁とを備え、
前記単位発光領域各々の前記第２放電セルの放電区間は、隣接する前記単位発光領域の放電空間と前記隔壁とによって閉じられており、行方向に隣接する前記単位発光領域各々の前記第１放電セルの放電区間は互いに連通しかつ前記単位発光領域内の前記第１放電セルの放電区間が互いに連通していることを特徴とする請求項１記載の表示装置。
【請求項８】
前記第１放電セル内にのみ放電によって発光する蛍光体層が形成されていることを特徴とする請求項１記載の表示装置。
【請求項９】
前記単位発光領域内の前記第１放電セルの放電区間と前記第２放電セルの放電区間とが連通しており、
前記サスティン期間内の最終に印加される前記サスティンパルスを含む連続したＮ個のサスティンパルスの内の少なくとも１の前記サスティンパルスのパルス電圧の振幅は、このサスティンパルスの印加に応じて生起された前記サスティン放電が前記第１放電セルから前記第２放電セルに拡張される程度に大なる振幅である一方、
他のサスティンパルスのパルス電圧の振幅は、このサスティンパルスの印加に応じて生起された前記サスティン放電が前記第１放電セル内にとどまることになる程度に小なる振幅であることを特徴とする請求項１記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示パネルを搭載した表示装置に関する。
【背景技術】
【０００２】
現在、大型で薄型のカラー表示パネルとしてプラズマディスプレイパネル（以下、ＰＤＰと称する）を搭載したプラズマディスプレイ装置が製品化されている。
【０００３】
ＰＤＰには、表示面を担う前面ガラス基板と、背面基板とが、放電ガスの封入された放電空間を介して対向配置されている。前面ガラス基板の内面（背面基板と対向する面）には表示面における行方向に伸長する帯状の行電極が複数個形成されている。一方、背面基板には表示面における列方向に伸長する帯状の列電極が複数個形成されている。この際、互いに隣接する一対の行電極（以下、行電極対と称する）が１表示ラインを担う。各行電極対と列電極との交叉部に画素を担う放電セルが形成される構造となっている。
【０００４】
更に、かかるＰＤＰには、上記行電極に各種駆動パルス（後述する）を印加する行電極ドライバと、上記列電極に入力映像信号に対応した画素データパルスを印加するアドレスドライバと、が設けられている。
【０００５】
行電極ドライバは、先ず、リセットパルスを全ての行電極対に一斉に印加することにより全放電セルをリセット放電せしめる。かかるリセット放電により、全放電セル内に壁電荷が形成される。次に、アドレスドライバは、各表示ラインに対応した複数の画素データパルスを１表示ライン分ずつ列電極の各々に印加する。この間、行電極ドライバは、各表示ラインに属する放電セルを１表示ラインずつ、上記画素データパルスに基づく放電対象とすべき走査パルスを、行電極対の一方の行電極に順次印加して行く。この際、高電圧の画素データパルスと走査パルスとが同時に印加された放電セルにおいて選択的にアドレス放電が生起され、放電セル内に残留する壁電荷が消去される。次に、行電極ドライバは、全ての行電極対における行電極の各々に対して交互に、かつ繰り返しサスティンパルスを印加する。この際、壁電荷の残留する放電セルのみが上記サスティンパルスが印加される度に維持放電し、この維持放電に伴う発光により前面ガラス基板の表示面には入力映像信号に対応した画像が現れる。
【０００６】
ところが、上記の如き駆動によると、上記リセット放電及びアドレス放電の如き表示画像には関与しない発光を伴う放電が生起されるので、表示画像のコントラストが低下するという問題があった。
【０００７】
そこで、上記リセット放電及びアドレス放電に伴う発光を抑制して表示画像のコントラスト向上を図るようにしたＰＤＰが提案された（例えば、特許文献１参照）。
【０００８】
図１は、かかるＰＤＰの一部を表示面側から眺めた図であり（特許文献１の図１参照）、図２は、図１に示される表示パネルにおけるＶ１−Ｖ１での断面を示す図である（特許文献１の図２参照）。
【０００９】
図１に示すＰＤＰにおいては、各放電セルを、維持放電のみを生起させる表示セルＣ１と、表示画像に関与しない発光を伴うリセット放電及びアドレス放電を生起させるリセット・アンド・アドレス放電セルＣ２とで構築している。表示セルＣ１及びリセット・アンド・アドレス放電セルＣ２の放電空間は、図２に示す如き間隙ｒにて連通している。リセット・アンド・アドレス放電セルＣ２にて生起されたアドレス放電は、かかる間隙ｒを介して表示セルＣ１側に拡張される。これにより、表示セルＣ１は、サスティンパルスの印加によって維持放電が為される壁電荷の形成状態（点灯モード）、又は、維持放電が為されない壁電荷の形成状態（消灯モード）の内のいずれか一方の状態になる。よって、点灯モードに設定された表示セルＣ１のみがサスティンパルスの印加に応じて維持放電し、その放電に伴う光を図２に示す如き前面ガラス基板１０を介して外部に放射する。一方、リセット・アンド・アドレス放電セルＣ２には、リセット放電及びアドレス放電に伴う発光が外部に放射されるのを遮断すべく、図２に示す如き黒または暗褐色の光吸収層１８が形成されている。
【００１０】
従って、この光吸収層１８により、リセット放電及びアドレス放電に伴う発光が表示面側に漏れ込む量を低減できるので、表示画像のコントラストが向上する。  ここで、リセット・アンド・アドレス放電セルＣ２内において上記アドレス放電を生起させるべく、その直前に表示セルＣ１で生起される維持放電を利用している。つまり、表示セルＣ１において生起された維持放電に伴い、荷電粒子が生成され、図２に示す如き間隙ｒを介してリセット・アンド・アドレス放電セルＣ２側に漏れ込む。これにより、リセット・アンド・アドレス放電セルＣ２内においてアドレス放電を安定して生起させることが可能となる。
【００１１】
しかしながら、表示セルＣ１からリセット・アンド・アドレス放電セルＣ２側に荷電粒子が流出する分だけ、表示セルＣ１内での維持放電に伴う発光に対する発光効率が低下するという問題があった。
【特許文献１】特開２００３−８６１０８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、かかる問題を解決すべく為されたものであり、放電の安定化及び発光効率の向上を図ることができる表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００１３】
請求項１記載による表示装置は、入力映像信号に基づく各画素毎の画素データに応じて、各フィールドを形成する複数のサブフィールド毎に前記画素を発光させることにより画像表示を行う表示装置であって、放電空間を挟んで対向配置された前面基板及び背面基板と、前記前面基板の内面に誘電体層で被覆されて配列された複数の行電極対と、前記電極対の各々に交叉して配列された複数のアドレス電極とを有し、前記電極対と前記アドレス電極との各交叉部に、第１放電セルと、前記前面基板側に光吸収層が設けられた第２放電セルとからなる単位発光領域が形成されている表示パネルと、前記サブフィールド各々のアドレス期間において前記行電極対の一方の行電極に走査パルスを順次印加しつつ前記走査パルスと同時に前記画素データに対応した画素データパルスを前記列電極に印加することにより前記第２放電セル内にアドレス放電を生起させるアドレス手段と、前記サブフィールド各々のサスティン期間において前記行電極対にサスティンパルスを印加することにより前記第１放電セルをサスティン放電させるサスティン手段と、を有し、前記サスティン期間内の最終に印加される前記サスティンパルスを含む連続したＮ個（Ｎは２以上の整数）のサスティンパルスの内の少なくとも１のサスティンパルスのパルス電圧の振幅が他のサスティンパルスのパルス電圧の振幅よりも大である。
【発明を実施するための最良の形態】
【００１４】
各フィールドを形成する複数のサブフィールド各々において、画素を連続して発光させるべくサスティンパルスを繰り返し印加するサスティン期間内の後部区間において印加されるサスティンパルスの内の少なくとも１のサスティンパルスのパルス電圧の振幅を他のサスティンパルスのパルス電圧の振幅よりも大にする。
【実施例】
【００１５】
図３は、本発明による表示装置としてのプラズマディスプレイ装置の構成を示す図である。
【００１６】
図３に示すように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ５０、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３、アドレスドライバ５５、及び駆動制御回路５６から構成される。
【００１７】
ＰＤＰ５０には、表示画面における垂直方向に夫々伸張している帯状の列電極Ｄ1〜Ｄmが形成されている。更に、ＰＤＰ５０には、表示画面における水平方向に夫々伸張している帯状の行電極Ｘ1〜Ｘn+1及び行電極Ｙ1〜Ｙnが、図３に示す如く交互にかつ番号順に配列して形成されている。この際、互いに隣接するもの同士にて対を為す行電極対（Ｙ1，Ｘ2）、（Ｙ2，Ｘ3）、（Ｙ3，Ｘ4）、・・・、（Ｙn，Ｘn+1）が夫々、ＰＤＰ５０における第１表示ライン〜第ｎ表示ラインを担う。各表示ラインと列電極Ｄ1〜Ｄm各々との各交叉部(図３中の一点鎖線にて囲まれた領域)には、画素を担う画素セルＰＣが形成されている。すなわち、ＰＤＰ５０には、第１表示ラインに属する画素セルＰＣ1、1〜ＰＣ1、m、第２表示ラインに属する画素セルＰＣ2、1〜ＰＣ2、m、・・・・、第ｎ表示ラインに属する画素セルＰＣn、1〜ＰＣn、mの各々がマトリクス状に配列されているのである。
【００１８】
図４〜図７は、ＰＤＰ５０の内部構造の一部を抜粋して示す図である。
【００１９】
尚、図４は、表示面側から眺めたＰＤＰ５０の平面図である。又、図５は、図４に示されるＶ１−Ｖ１線から眺めた断面図である。又、図６は、図４に示されるＶ２−Ｖ２線から眺めた断面図である。又、図７は、図４に示されるＷ１−Ｗ１線から眺めた断面図である。
【００２０】
図４に示すように、行電極Ｙは、表示画面の水平方向（行方向）に伸長する帯状のバス電極Ｙｂ(行電極Ｙの本体部)と、バス電極Ｙｂに接続された複数の透明電極Ｙａとから構成される。バス電極Ｙｂは例えば黒色の金属膜からなる。透明電極ＹａはＩＴＯ等の透明導電膜からなり、バス電極Ｙｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｙａは、バス電極Ｙｂとは直交する方向に伸張しており、その一端及び他端が夫々図４に示す如く幅広な形状になっている。すなわち、透明電極Ｙａは、行電極Ｙの本体部から突起した突起電極と捉えることができる。又、行電極Ｘは、表示画面の水平方向（行方向）に伸長する帯状のバス電極Ｘｂ(行電極Ｘの本体部)と、バス電極Ｘｂに接続された複数の透明電極Ｘａとから構成される。バス電極Ｘｂは例えば黒色の金属膜からなる。透明電極ＸａはＩＴＯ等の透明導電膜からなり、バス電極Ｘｂ上における各列電極Ｄに対応した位置に夫々配置されている。透明電極Ｘａは、バス電極Ｘｂとは直交する方向に伸張しており、その一端及び他端が夫々図４に示す如く幅広な形状になっている。すなわち、透明電極Ｘａは、行電極Ｘの本体部から突起した突起電極と捉えることができる。上記透明電極Ｘａ及びＹａ各々の幅広部が、図４に示す如く互いに所定幅の放電ギャップｇを介して対向して配置されている。つまり、対を為す行電極Ｘ及びＹ各々の本体部から突起した突起電極としての透明電極Ｘａ及びＹａが互いに放電ギャップｇを介して対向して配置されているのである。
【００２１】
上記透明電極Ｙａ及びバス電極Ｙｂからなる行電極Ｙと、透明電極Ｘａ及びバス電極Ｘｂからなる行電極Ｘは、図５に示す如く、ＰＤＰ５０の表示面を担う前面透明基板１０の裏面に形成されている。更に、これら行電極Ｘ及びＹを被覆すべく、前面透明基板１０の裏面には誘電体層１１が形成されている。誘電体層１１の表面における選択セルＣ２(後述する)各々に対応した位置には、誘電体層１１から背面側に向かって突出した嵩上げ誘電体層１２が形成されている。嵩上げ誘電体層１２は、黒色または暗色の顔料を含んだ帯状の光吸収層からなり、図４に示す如く表示面の水平方向（行方向）に伸張して形成されている。嵩上げ誘電体層１２の表面及び嵩上げ誘電体層１２が形成されていない誘電体層１１の表面は、ＭｇＯからなる図示しない保護層によって被覆されている。前面透明基板１０に対して平行配置された背面基板１３上には、夫々バス電極Ｘｂ及びＹｂと直交する方向（列方向）に伸張している複数の列電極Ｄが互いに所定の間隙を開けて平行に配列されている。背面基板１３には、列電極Ｄを被覆する白色の列電極保護層（誘電体層）１４が形成されている。列電極保護層１４上には、第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃからなる隔壁１５が形成されている。第１横壁１５Ａは、バス電極Ｙｂと対向した列電極保護層１４上の位置において表示面の水平方向に伸張して形成されている。第２横壁１５Ｂは、バス電極Ｘｂと対向した列電極保護層１４上の位置において表示面の水平方向（行方向）に伸張して形成されている。縦壁１５Ｃは、バス電極Ｘｂ(Ｙｂ)上において等間隙に配置された透明電極Ｘａ(Ｙａ)各々の間の位置において夫々、バス電極Ｘｂ(Ｙｂ)とは直交する方向に伸張して形成されている。又、図５に示すように、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には２次電子放出材料層３０が形成されている。２次電子放出材料層３０は、仕事関数が低い(例えば４.２ｅＶ以下)、いわゆる２次電子放出係数の高い高γ材料からなる層である。２次電子放出材料層３０として用いる材料としては、例えばＭｇＯ、ＣａＯ、ＳｒＯ、ＢａＯ等のアルカリ土類金属酸化物、Ｃｓ2Ｏ等のアルカリ金属酸化物、ＣａＦ2、ＭｇＦ2等のフッ化物、ＴｉＯ2、Ｙ2Ｏ、あるいは、結晶欠陥や不純物ドープにより２次電子放出係数を高めた材料等がある。一方、列電極保護層１４上における嵩上げ誘電体層１２に対向した領域以外の領域(縦壁１５Ｃ、第１横壁１５Ａ及び第２横壁１５Ｂ各々の側面を含む)には、図５に示す如く蛍光体層１６が形成されている。蛍光体層１６としては、赤色で発光する赤色蛍光層、緑色で発光する緑色蛍光層、及び青色で発光する青色蛍光層の３系統があり、各画素セルＰＣ毎にその割り当てが決まっている。上記２次電子放出材料層３０及び蛍光体層１６と、誘電体層１１との間には放電ガスが封入された放電空間が存在する。第１横壁１５Ａ、第２横壁１５Ｂ及び縦壁１５Ｃ各々の高さは図５及び図７に示す如く嵩上げ誘電体層１２又は誘電体層１１の表面に到達するほど高くはない。従って、図５に示すように第２横壁１５Ｂと嵩上げ誘電体層１２との間には、放電ガスの流通��可能な間隙ｒが存在する。ところが、第１横壁１５Ａ及び嵩上げ誘電体層１２間には、放電ガスの流通を防ぐべくこの第１横壁１５Ａに沿った方向に伸張した誘電体層１７が形成されている。又、縦壁１５Ｃ及び嵩上げ誘電体層１２間には、図６に示すように縦壁１５Ｃに沿った方向に断続的に誘電体層１８が形成されている。
【００２２】
ここで、第１横壁１５Ａ及び縦壁１５Ｃによって囲まれた領域(図４中の一点鎖線にて囲まれた領域)が画素を担う画素セルＰＣとなる。又、図４及び図５に示すように、画素セルＰＣは第２横壁１５Ｂによって表示放電セルＣ１及び選択放電セルＣ２に区分けされる。表示放電セルＣ１は、図４及び図５に示されるように、各表示ラインに対応した一対の行電極Ｘ及びＹ各々の透明電極Ｘａ及びＹａと、蛍光体層１６とを含む。一方、選択放電セルＣ２は、嵩上げ誘電体層１２、２次電子放出材料層３０、表示ラインに対応した行電極対の内の行電極Ｙ、及び、この表示ラインの上方に隣接する表示ラインに対応した行電極対の内の行電極Ｘのバス電極Ｘｂを含む。尚、図４に示す如く、透明電極Ｘａの幅広部と透明電極Ｘｂの幅広部との間に設けられた放電ギャップｇは、表示放電セルＣ１内においてバス電極Ｘｂ及びバス電極Ｙｂの中間位置に存在する。
【００２３】
又、図５に示す如く、表示面の上下方向(図５では左右方向)において互いに隣接する画素セルＰＣ各々の放電空間は、第１横壁１５Ａ及び誘電体層１７によって遮断されている。ところが、同一の画素セルＰＣに属する表示放電セルＣ１及び選択放電セルＣ２各々の放電空間は、図５に示す如き間隙ｒにて連通している。更に、表示面の左右方向において互いに隣接する選択放電セルＣ２各々の放電空間は、図６に示す如き嵩上げ誘電体層１２及び誘電体層１８によって遮断されているが、表示面の左右方向において互いに隣接する表示放電セルＣ１各々の放電空間は互いに連通している。
【００２４】
このように、ＰＤＰ５０に形成されている画素セルＰＣ1、1〜ＰＣn、mの各々は、互いにその放電空間が連通している表示放電セルＣ１及び選択放電セルＣ２から構成されている。
【００２５】
Ｘ電極ドライバ５１は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｘ1〜Ｘn+1各々に、各種駆動パルス(後述する)を印加する。Ｙ電極ドライバ５３は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の行電極Ｙ1〜Ｙn各々に各種駆動パルス(後述する)を印加する。アドレスドライバ５５は、駆動制御回路５６から供給されたタイミング信号に応じて、ＰＤＰ５０の列電極Ｄ1〜Ｄmに画素データパルス(後述する)を印加する。
【００２６】
駆動制御回路５６は、先ず、入力映像信号を各画素毎に輝度レベルを表す例えば８ビットの画素データに変換し、この画素データに対して誤差拡散処理及びディザ処理を施す。例えば、当該誤差拡散処理では、先ず、画素データの上位６ビット分を表示データ、残りの下位２ビット分を誤差データとする。そして、周辺画素各々に対応した当該画素データの各誤差データを重み付け加算したものを、上記表示データに反映させる。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素によって擬似的に表現され、それ故に８ビットよりも少ない６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になる。そして、この誤差拡散処理によって得られた６ビットの誤差拡散処理画素データに対してディザ処理を施す。ディザ処理では、互いに隣接する複数の画素を１画素単位とし、この１画素単位内の各画素に対応した上記誤差拡散処理画素データに夫々、互いに異なる係数値からなるディザ係数を夫々割り当てて加算してディザ加算画素データを得る。かかるディザ係数の加算によれば、上記１画素単位で眺めた場合には、上記ディザ加算画素データの上位４ビット分だけでも８ビットに相当する輝度を表現することが可能となる。そこで、駆動制御回路５６は、当該ディザ加算画素データの上位４ビット分を多階調化画素データＰＤSとして抽出し、これを図８に示す如きデータ変換テーブルに従って第１〜第１５ビットからなる１５ビットの画素駆動データＧＤに変換する。従って、８ビットで２５６階調を表現し得る画素データは、図８に示されるように、全部で１６パターンからなる１５ビットの画素駆動データＧＤに変換される。次に、駆動制御回路５６は、画素セルＰＣ1、1〜ＰＣn、m各々に対応した画素駆動データＧＤ1、1〜ＧＤn、mを、夫々同一ビット桁同士にて分離することにより、下記の如き画素駆動データビット群ＤＢ１〜ＤＢ１５を得る。
【００２７】
ＤＢ１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１ビット目
ＤＢ２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第２ビット目
ＤＢ３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第３ビット目
ＤＢ４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第４ビット目
ＤＢ５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第５ビット目
ＤＢ６：画素駆動データＧＤ1、1〜ＧＤn、m各々の第６ビット目
ＤＢ７：画素駆動データＧＤ1、1〜ＧＤn、m各々の第７ビット目
ＤＢ８：画素駆動データＧＤ1、1〜ＧＤn、m各々の第８ビット目
ＤＢ９：画素駆動データＧＤ1、1〜ＧＤn、m各々の第９ビット目
ＤＢ１０：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１０ビット目
ＤＢ１１：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１１ビット目
ＤＢ１２：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１２ビット目
ＤＢ１３：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１３ビット目
ＤＢ１４：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１４ビット目
ＤＢ１５：画素駆動データＧＤ1、1〜ＧＤn、m各々の第１５ビット目
尚、画素駆動データビット群ＤＢ１〜ＤＢ１５の各々は、後述するサブフィールドＳＦ１〜ＳＦ１５に夫々対応している。
【００２８】
ここで、駆動制御回路５６は、図９に示すように、映像信号における各フィールドを構成する１５個のサブフィールドＳＦ１〜ＳＦ１５各々において、アドレス期間Ｗ及びサスティン期間Ｉ（後述する）による駆動制御をＸ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５に対して施す。更に、この間、駆動制御回路５６は、サブフィールドＳＦ１〜ＳＦ１５各々のアドレス期間Ｗにおいて、そのサブフィールドＳＦに対応した画素駆動データビット群ＤＢを１表示ライン分(ｍ個)ずつアドレスドライバ５５に供給する。又、駆動制御回路５６は、先頭のサブフィールドＳＦ１に限り上記アドレス期間Ｗに先立ちリセット期間Ｒ（後述する）に基づく駆動制御を実行し、最後尾のサブフィールドＳＦ１５に限り上記サスティン期間Ｉの直後に消去期間Ｅに基づく駆動制御を実行する。
【００２９】
図１０は、上記駆動制御の実行に応じて、Ｘ電極ドライバ５１、Ｙ電極ドライバ５３及びアドレスドライバ５５がＰＤＰ５０に印加する各種駆動パルスを示す図である。尚、図１０には、図９に示すサブフィールドＳＦ１〜ＳＦ１５の内の先頭のサブフィールドＳＦ１のみを抜粋して示している。
【００３０】
先ず、リセット期間Ｒでは、Ｘ電極ドライバ５１が正極性のリセットパルスＲＰXを発生して、ＰＤＰ５０の行電極Ｘ1〜Ｘn+1の各々に同時に印加する。又、リセットパルスＲＰXが印加されている間、Ｙ電極ドライバ５３は、図１０に示す如き立ち下がり変化の緩やかな負極性のリセットパルスＲＰYを発生してＰＤＰ５０の行電極Ｙ1〜Ｙnの各々に同時に印加する。更に、この間、アドレスドライバ５５は、正極性のリセットパルスＲＰDを発生して列電極Ｄ1〜Ｄnの各々に同時に印加する。
【００３１】
これらリセットパルスＲＰD、ＲＰY及びＲＰXの印加に応じて、ＰＤＰ５０の全ての画素セルＰＣ各々の選択放電セルＣ２内の列電極Ｄ及び行電極Ｙ間においてリセット放電(書込放電)が生起され、この選択放電セルＣ２内に壁電荷が形成される。なお、これらリセットパルスＲＰD、ＲＰY及びＲＰXの印加により、列電極Ｄ側が行電極Ｘ及びＹに対して相対的に陽極となる。そして、リセット放電が図５に示した間隙ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間において放電を生起させる。かかる放電移行により、全ての画像セルＰＣの表示放電セルＣ１内には壁電荷が形成される。
【００３２】
このように、リセット期間Ｒでは、ＰＤＰ５０の全ての画素セルＰＣの表示放電セルＣ１内に壁電荷を形成させ、これら画素セルＰＣを全て点灯セルモードに初期化する。
【００３３】
次に、アドレス期間Ｗでは、Ｙ電極ドライバ５３が正極性の電圧Ｖ１を全ての行電極Ｙ1〜Ｙnに印加しつつ、正極性の電圧Ｖ２（Ｖ２＞Ｖ１）を有する走査パルスＳＰを行電極Ｙ1〜Ｙn各々に順次印加して行く。この間、Ｘ電極ドライバ５１は、行電極Ｘ1〜Ｘn+1各々を０Ｖにする。アドレスドライバ５５は、各サブフィールドＳＦに対応した画素駆動データビット群ＤＢにおける各データビットをその論理レベルに応じたパルス電圧を有する画素データパルスＤＰに変換する。例えば、アドレスドライバ５５は、論理レベル０の画素駆動データビットを正極性の高電圧の画素データパルスＤＰに変換する一方、論理レベル１の画素駆動データビットを低電圧(０ボルト)の画素データパルスＤＰに変換する。そして、かかる画素データパルスＤＰを走査パルスＳＰの印加タイミングに同期して１表示ライン分(ｍ個)ずつ列電極Ｄ1〜Ｄmに印加して行く。つまり、アドレスドライバ５５は、先ず、第１表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ1を列電極Ｄ1〜Ｄmに印加し、次に、第２表示ラインに対応したｍ個の画素データパルスＤＰからなる画素データパルス群ＤＰ2を列電極Ｄ1〜Ｄmに印加して行くのである。この際、正極性の電圧Ｖ２を有する走査パルスＳＰと低電圧（０ボルト）の画素データパルスＤＰとが同時に印加された画素セルＰＣの選択放電セルＣ２内の列電極Ｄ及び行電極Ｙ間において消去アドレス放電が生起される。かかる消去アドレス放電に伴いその放電が図５の間隙ｒを介して表示放電セルＣ１側に移行し、表示放電セルＣ１内の行電極Ｙ及びＸ間で放電が生起される。上述した如き選択放電セルＣ２から表示放電セルＣ１への放電移行により、表示放電セルＣ１内に形成されていた壁電荷が消滅する。一方、走査パルスＳＰが印加されたものの高電圧の画素データパルスＤＰが印加された画素セルＰＣの選択放電セルＣ２内では上記の如き消去アドレス放電は生起されない。よって、上述した如き選択放電セルＣ２から表示放電セルＣ１への放電移行も生じないので、表示放電セルＣ１内の壁電荷の形成状態も現状を維持する。つまり、表示放電セルＣ１内に壁電荷が存在する場合にはこれがそのまま残留し、存在しない場合には壁電荷の非形成状態が維持される。
【００３４】
このように、アドレス期間Ｗでは、サブフィールドに対応した画素駆動データビット群の各データビットに応じて選択的に画素セルＰＣ各々の選択放電セルＣ２内に消去アドレス放電を生起させて壁電荷を消去させる。これにより、壁電荷の残留する画素セルＰＣを点灯セルモード、壁電荷が消去された画素セルＰＣを消灯セルモードに設定するのである。
【００３５】
次に、サスティン期間Ｉでは、Ｘ電極ドライバ５１は、負極性のサスティンパルスＩＰXを行電極Ｘ1〜Ｘn+1各々に繰り返し印加し、Ｙ電極ドライバ５３が負極性のサスティンパルスＩＰYを行電極Ｙ1〜Ｙn各々に繰り返し印加する。尚、図１０に示すように、サスティン期間Ｉ内において最終に印加されるサスティンパルスＩＰYEのパルス電圧の振幅ＶS2は、その直前までに印加されるサスティンパルスＩＰY及びＩＰXのパルス電圧の振幅ＶS1よりも略１０〜５０ボルト程度大である。又、各サブフィールドのサスティン期間Ｉにおいて印加されるサスティンパルスＩＰX及びＩＰYの数は、そのサスティン期間Ｉの属するサブフィールドに割り当てられている回数だけである。サスティンパルスＩＰX又はＩＰY（ＩＰYEを含む）が印加されると、点灯セルモードに設定された画素セルＰＣの表示放電セルＣ１内の透明電極ＸａとＹａとの間でサスティン放電が生起される。かかるサスティン放電によって発生した紫外線により、図５に示す如く表示放電セルＣ１内に形成されている蛍光体層１６(赤色蛍光層、緑色蛍光層、青色蛍光層)が励起し、その蛍光色に対応した光が前面透明基板１０を介して放射される。つまり、サスティン期間Ｉの属するサブフィールドに割り当てられている回数分だけ、サスティン放電に伴う発光が繰り返し生起され、その回数に応じた輝度が視覚されるのである。すなわち、図８に示す如き１６通りの画素駆動データＧＤに基づく駆動によると、サブフィールドＳＦ１〜ＳＦ１５各々の内の１のサブフィールドのアドレス期間Ｗのみで消去アドレス放電が生起され（黒丸にて示す）、画素セルＰＣは消灯セルモードに設定される。つまり、各画素セルＰＣは、先頭のサブフィールドＳＦ１のリセット期間Ｒにて点灯セルモードに設定されてから、ＳＦ１〜ＳＦ１５の内のいずれか１のサブフィールドのアドレス期間Ｗで消灯セルモードに設定されるまでの間、各サブフィールドに割り当てられている回数分だけサスティン放電に伴う発光を繰り返し生起する（白丸にて示す）のである。この際、１フィールド内において生起されたサスティン放電に伴う発光の総数に対応した輝度が視覚される。よって、図８に示す如き第１〜第１６階調駆動による１６種類の発光パターンによれば、白丸にて示すサブフィールド各々で生起されたサスティン放電の合計回数に対応した１６階調分の中間輝度が表現されるのである。
【００３６】
ここで、上記サスティンパルスＩＰY及びＩＰXのパルス電圧の振幅ＶS1は、このサスティンパルスの印加によって生起されたサスティン放電に伴う荷電粒子が選択放電セルＣ２側に拡張することのない、比較的小なる振幅に設定されている。よって、サスティン放電に伴って表示放電セルＣ１の放電空間内に形成された荷電粒子の流出がなくなるので、発光効率を向上させることができる。又、サスティンパルスＩＰY及びＩＰXのパルス電圧の振幅を比較的小なる振幅にすることにより、サスティン放電に伴う誘電体層１１の劣化が抑えられるので、ＰＤＰ５０の寿命を延ばすことが可能となる。更に、各サスティン期間Ｉ内の最終に印加するサスティンパルスＩＰYEの振幅ＶS2を、サスティン放電に伴って生成された荷電粒子が図５に示す如き間隙ｒを介して選択放電セルＣ２側に拡張される程度に大なる振幅にしている。よって、次のサブフィールドＳＦのアドレス期間Ｗの直前において、選択放電セルＣ２の放電空間内には荷電粒子が残存することになるので、このアドレス期間Ｗでのアドレス放電を安定して生起させることが可能となる。
【００３７】
尚、図１０に示す実施例においては、表示放電セルＣ１内に形成された荷電粒子を選択放電セルＣ２側に拡張すべく、各サスティン期間Ｉ内の最終に印加するサスティンパルスＩＰYEのパルス電圧の振幅を、その直前までに印加されるサスティンパルスＩＰYの振幅ＶS1よりも大なる振幅ＶS2にしているが、これに限定されない。
【００３８】
例えば、図１１に示す如く、各サスティン期間Ｉ内の最終に印加するサスティンパルスＩＰYEのパルス電圧の振幅は振幅ＶS1とし、このサスティンパルスＩＰYEの直前に印加するサスティンパルスＩＰYのパルス電圧の振幅を振幅ＶS1よりも大なる振幅ＶS2にしても良い。又、図１２に示すように、各サスティン期間Ｉ内の最終に印加するサスティンパルスＩＰYE及びその直前に印加するサスティンパルスＩＰYのパルス電圧の振幅のみを振幅ＶS2にしても良い。
【００３９】
要するに、各サスティン期間Ｉ内の最終に印加されるサスティンパルスＩＰYEを含む連続したＮ個（Ｎは２以上の整数）のサスティンパルスＩＰYの内の少なくとも１のパルス電圧の振幅を、他のサスティンパルスのパルス電圧の振幅よりも大にすれば良いのである。
【００４０】
又、図１０〜図１１に示す実施例においては、列電極Ｄ側を相対的に負極性としてリセット放電及びアドレス放電を生起させ、負極性のサスティンパルスを印加してサスティン放電を生起させる駆動を採用しているが、各極性を反転して駆動させても良い。つまり、列電極Ｄを相対的に正極側にしてリセット放電及びアドレス放電を生起させ、正極性のサスティンパルスＩＰを印加することによりサスティン放電を生起させるのである。
【００４１】
又、上記実施例においては、ＰＤＰ５０の第１表示ライン〜第ｎ表示ライン各々に対応した行電極対の配列として、Ｘ−Ｙ、Ｘ−Ｙ、Ｘ−Ｙ、Ｘ−Ｙの如き配列を採用しているが、Ｘ−Ｙ、Ｙ−Ｘ、Ｘ−Ｙ、Ｙ−Ｘの如き配列を採用しても良い。この際、奇数ラインに属する画素セルＰＣ内の選択放電セルＣ２と偶数ラインに属する画素セルＰＣ内の選択放電セルＣ２とが隣接することになる。
【図面の簡単な説明】
【００４２】
【図１】従来のＰＤＰの構造の一部を表示面側から眺めた平面図である。
【図２】図１に示されるＶ−Ｖ線上でのＰＤＰの断面を示す図である。
【図３】本発明によるプラズマディスプレイ装置の概略構成を示す図である。
【図４】図３に示されるＰＤＰ５０の構造の一部を表示面側から眺めた平面図である。
【図５】図４に示されるＶ１−Ｖ１線上での断面を示す図である。
【図６】図４に示されるＶ２−Ｖ２線上での断面を示す図である。
【図７】図４に示されるＷ１−Ｗ１線上での断面を示す図である。
【図８】画素データの変換テーブルと、この画素データ変換テーブルによって得られた画素駆動データＧＤに基づく発光駆動パターンを示す図である。
【図９】図３に示されるプラズマディスプレイ装置における発光駆動シーケンスの一例を示す図である。
【図１０】図９に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスを示す図である。
【図１１】図９に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスの他の一例を示す図である。
【図１２】図９に示す発光駆動シーケンスに従ってＰＤＰ５０に印加される各種駆動パルスの他の一例を示す図である。
【符号の説明】
【００４３】
５０    ＰＤＰ
５１    Ｘ電極ドライバ
５３    Ｙ電極ドライバ
５５    アドレスドライバ
５６    駆動制御回路
【図１】
2005121905.tif 000003
【図２】
2005121905.tif 000004
【図３】
2005121905.tif 000005
【図４】
2005121905.tif 000006
【図５】
2005121905.tif 000007
【図６】
2005121905.tif 000008
【図７】
2005121905.tif 000009
【図８】
2005121905.tif 000010
【図９】
2005121905.tif 000011
【図１０】
2005121905.tif 000012
【図１１】
2005121905.tif 000013
【図１２】
2005121905.tif 000014