(57)【要約】【課題】  製造工程数を削減するとともに、ゲート電極の寸法を微細化する。【解決手段】  素子分離１８を形成した後、ストッパ膜１０内にゲート電極用のトレンチを形成し、このトレンチ内部を含む基板２全面にＳｉＯＣ膜２６を形成する。ＳｉＯＣ膜２６を異方性エッチングすることにより、トレンチの側壁にゲートスペーサ膜２８を形成する。基板２全面にポリシリコン膜３０を形成し、ストッパ膜１０を用いたＣＭＰによりポリシリコン膜３０の不要部分を除去することにより、ゲートスペーサ膜２８の間にゲート電極３２を形成する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
基板上にストッパ膜を形成する工程と、
前記ストッパ膜及び前記基板内に、素子分離用の第１トレンチを形成する工程と、
前記第１トレンチの内部を含む前記基板の全面に、第１絶縁膜を形成する工程と、
前記ストッパ膜を用いたＣＭＰにより前記第１絶縁膜の不要部分を除去し、前記第１トレンチ内に前記第１絶縁膜からなる素子分離を形成する工程と、
前記素子分離を形成した後、前記ストッパ膜内にゲート電極用の第２トレンチを形成する工程と、
前記第２トレンチの内部を含む前記基板の全面に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を異方性エッチングすることにより、前記第２トレンチの側壁にゲートスペーサ膜を形成する工程と、
前記ゲートスペーサ膜上を含む前記基板の全面に、導電膜を形成する工程と、
前記ストッパ膜を用いたＣＭＰにより前記導電膜の不要部分を除去し、前記第２トレンチ内に前記導電膜からなるゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記ストッパ膜を除去する工程と、
前記ストッパ膜を除去した後、前記基板内に不純物を注入することにより、前記基板の上層に不純物拡散層を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１に記載の半導体装置の製造方法において、
前記不純物拡散層を形成する工程は、前記ゲートスペーサ膜及び前記ゲート電極をマスクとして前記基板内に不純物を注入することにより、前記基板上層にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域を形成した後、前記ゲートスペーサ膜を除去する工程と、
前記ゲートスペーサ膜を除去した後、前記ゲート電極をマスクとして前記基板内に不純物を注入することにより、前記ソース／ドレイン領域に接続するエクステンション領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１に記載の半導体装置の製造方法において、
前記不純物拡散層を形成する工程は、前記ゲートスペーサ膜及び前記ゲート電極をマスクとして、前記基板内に第１不純物と、該第１不純物よりも拡散係数が高い第２不純物とを注入する工程と、
前記第１及び第２不純物を注入した後、熱処理を行う工程と、
を含むことを特徴とする半導体装置の製造方法。
【請求項４】
請求項１から３の何れかに記載の半導体装置の製造方法において、
前記ストッパ膜としてＳｉＮ膜を形成し、
前記第２絶縁膜としてＳｉＣ膜、ＳｉＯＣ膜又はＳｉＯ２膜を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に、素子分離を形成した後の微細ゲート電極の形成方法に関する。
【背景技術】
【０００２】
従来、基板上にゲート電極材料となる導電膜を形成し、該導電膜をパターニングすることによりゲート電極を形成していた。
近年、ダマシンゲートプロセスを用いたゲート電極の形成方法が提案されている（例えば、特許文献１参照）。
【０００３】
図３及び図４は、ダマシンゲートプロセスを用いた従来の半導体装置の製造方法を説明するための工程断面図である。
先ず、図３（ａ）に示すように、基板４１上層にＮウェル領域４２とＰウェル領域４３とを形成する。次に、Ｎウェル領域４２及びＰウェル領域４３上にＳｉＯ２膜４４を形成し、ＳｉＯ２膜４４上にＳｉＮ膜４５を形成する。
そして、ＳＴＩ（Shallow Trench Isolation）法により、素子分離４６を形成する。具体的には、ＳｉＮ膜４５上にレジストパターンを形成し、このレジストパターンをマスクとして素子分離用のトレンチを形成する。その後、トレンチ内を含む基板全面に酸化膜を形成して、ＳｉＮ膜４５をストッパ膜として用いたＣＭＰにより、不要な酸化膜を除去する。これにより、トレンチ内に、酸化膜からなる素子分離４６が形成される。
【０００４】
次に、図３（ｂ）に示すように、ＳｉＮ膜４５及びＳｉＯ２膜４４を除去する。そして、図３（ｃ）に示すように、Ｎウェル領域４２及びＰウェル領域４４の基板表面にゲート絶縁膜４７を形成した後、基板４１全面にポリシリコン膜４８を形成する。さらに、ポリシリコン膜４８上にレジストパターン４９を形成する。
次に、図３（ｄ）に示すように、レジストパターン４９をマスクとしてポリシリコン膜４８をエッチングした後、レジストパターン４９を除去する。これにより、ゲート絶縁膜４７上に、ポリシリコン膜からなるダミーゲート電極５０が形成される。その後、図示は省略するが、ダミーゲート電極５０をマスクとしてイオン注入し、熱処理を行うことにより、基板４１上層にソース／ドレイン領域が形成される。
【０００５】
次に、図４（ａ）に示すように、ダミーゲート電極５０を覆うように、基板４１全面に層間絶縁膜５１を形成する。そして、図４（ｂ）に示すように、ダミーゲート電極５０をストッパ膜として層間絶縁膜５１をＣＭＰにより研磨する。これにより、ダミーゲート電極５０の上面が露出する。
次に、図４（ｃ）に示すように、ダミーゲート電極５０を除去することにより、層間絶縁膜５１内にゲート電極用のトレンチ５２を形成する。そして、図４（ｄ）に示すように、トレンチ５２内を含む基板４１全面に、ゲート電極材料となる導電膜を形成した後、層間絶縁膜５１をストッパ膜として用いたＣＭＰにより、不要な導電膜を除去する。これにより、トレンチ５２内に、導電膜からなるゲート電極５３が形成される。
【０００６】
【特許文献１】特開２０００−２２３７０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述したように、従来の製造方法では、素子分離４６を形成する際にストッパ膜として用いたＳｉＮ膜４５を除去した後、ダミーゲート電極５０を形成し、該ダミーゲート電極５０を除去してできたトレンチ５２内にゲート電極５３を形成していた。従って、素子分離４６形成後からゲート電極５３形成までにダミーゲート電極５０を形成する必要があるため、製造工程数が多くなってしまい、半導体装置の製造コストが増大してしまうという問題があった。
【０００８】
また、従来の製造方法では、ゲート加工寸法に対応させてレジストパターン４９を形成する必要があり、微細なゲート電極を形成する場合には、レジストパターンを微細化する必要があった。レジストパターンを微細化すると、レジスト倒れが発生するという問題や、レジストパターンのエッチング耐性が低くなるという問題があった。レジストパターンをスリミングすることにより微細化した場合にも、やはりレジスト倒れやエッチング耐性の問題があった。ゲート電極を微細化するためには、上記リソグラフィ技術の他にも高度なエッチング技術を開発しなければならず、開発期間が長期化する問題や、多大な開発コストがかかってしまうという問題があった。
【０００９】
本発明は、上記従来の課題を解決するためになされたもので、製造工程数を削減するとともに、ゲート電極の寸法を微細化することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置の製造方法は、基板上にストッパ膜を形成する工程と、
前記ストッパ膜及び前記基板内に、素子分離用の第１トレンチを形成する工程と、
前記第１トレンチの内部を含む前記基板の全面に、第１絶縁膜を形成する工程と、
前記ストッパ膜を用いたＣＭＰにより前記第１絶縁膜の不要部分を除去し、前記第１トレンチ内に前記第１絶縁膜からなる素子分離を形成する工程と、
前記素子分離を形成した後、前記ストッパ膜内にゲート電極用の第２トレンチを形成する工程と、
前記第２トレンチの内部を含む前記基板の全面に、第２絶縁膜を形成する工程と、
前記第２絶縁膜を異方性エッチングすることにより、前記第２トレンチの側壁にゲートスペーサ膜を形成する工程と、
前記ゲートスペーサ膜上を含む前記基板の全面に、導電膜を形成する工程と、
前記ストッパ膜を用いたＣＭＰにより前記導電膜の不要部分を除去し、前記第２トレンチ内に前記導電膜からなるゲート電極を形成する工程と、
前記ゲート電極を形成した後、前記ストッパ膜を除去する工程と、
前記ストッパ膜を除去した後、前記基板内に不純物を注入することにより、前記基板の上層に不純物拡散層を形成する工程と、
を含むことを特徴とするものである。
【００１１】
本発明に係る半導体装置の製造方法において、請求項１に記載の半導体装置の製造方法において、
前記不純物拡散層を形成する工程は、前記ゲートスペーサ膜及び前記ゲート電極をマスクとして前記基板内に不純物を注入することにより、前記基板上層にソース／ドレイン領域を形成する工程と、
前記ソース／ドレイン領域を形成した後、前記ゲートスペーサ膜を除去する工程と、
前記ゲートスペーサ膜を除去した後、前記ゲート電極をマスクとして前記基板内に不純物を注入することにより、前記ソース／ドレイン領域に接続するエクステンション領域を形成する工程と、
を含むことが好適である。
【００１２】
本発明に係る半導体装置の製造方法において、請求項１に記載の半導体装置の製造方法において、
前記不純物拡散層を形成する工程は、前記ゲートスペーサ膜及び前記ゲート電極をマスクとして、前記基板内に第１不純物と、該第１不純物よりも拡散係数が高い第２不純物とを注入する工程と、
前記第１及び第２不純物を注入した後、熱処理を行う工程と、
を含むことが好適である。
【００１３】
本発明に係る半導体装置の製造方法において、前記ストッパ膜としてＳｉＮ膜を形成し、
前記第２絶縁膜としてＳｉＣ膜、ＳｉＯＣ膜又はＳｉＯ２膜を形成することが好適である。
【発明の効果】
【００１４】
本発明によれば、以上説明したように、製造工程数を削減するとともに、ゲート電極の寸法を微細化することができる。
【発明を実施するための最良の形態】
【００１５】
以下、図を参照して、本発明の実施の形態による半導体装置の製造方法について説明する。
図１及び図２は、本実施の形態による半導体装置の製造方法を説明するための工程断面図である。
【００１６】
先ず、図１（ａ）に示すように、基板２としてのシリコン基板にＮ型及びＰ型不純物を注入し、注入された不純物を熱拡散させることにより、シリコン基板２上層にＮウェル領域４とＰウェル領域６とを形成する。なお、必要に応じて、パンチスルー用のイオン注入や、閾値電圧調整用のイオン注入を行ってもよい。
次に、シリコン基板２表面に、パッド酸化膜８としてのシリコン酸化膜を、熱酸化法により、例えば１０ｎｍ程度の膜厚で形成する。そして、パッド酸化膜８上に、ストッパ膜１０としてのシリコン窒化膜（ＳｉＮ膜）をＣＶＤ法により、例えば１００ｎｍ程度の膜厚で形成する。該ストッパ膜１０は、後述する素子分離用トレンチ及びゲート電極用トレンチを形成する際、ＣＭＰのストッパ膜として用いられるものである。また、パッド酸化膜８を介在させることにより、ストッパ膜１０の密着性が向上する。
さらに、ストッパ膜１０上に、素子分離を形成する部分が開口されたレジストパターン１２を形成する。
【００１７】
次に、図１（ｂ）に示すように、レジストパターン１２をマスクとして、ストッパ膜１０、パッド酸化膜８及びシリコン基板２を順次ドライエッチングする。これにより、Ｎウェル領域４とＰウェル領域６との境界付近に、素子分離用のトレンチ１４が形成される。その後、レジストパターン１２をアッシングにより除去し、必要に応じてトレンチ１４内にラウンド酸化膜を形成する。
【００１８】
次に、図１（ｃ）に示すように、トレンチ１４内を含むシリコン基板２全面に、ＣＶＤ法によりシリコン酸化膜１６を形成する。これにより、トレンチ１４内にシリコン酸化膜１６が埋め込まれる。
【００１９】
続いて、図１（ｄ）に示すように、ストッパ膜１０を用いたＣＭＰにより平坦化処理を行う。これにより、ストッパ膜１０上に形成された不要なシリコン酸化膜１６が除去され、トレンチ１４内にシリコン酸化膜１６からなる素子分離１８が形成される。
【００２０】
次に、図１（ｅ）に示すように、ストッパ膜１０及び素子分離１８上に、ゲート電極を形成する部分が開口されたレジストパターン２０を形成する。このレジストパターン２０の寸法は、最終的なゲート加工寸法よりも大きくてよい。すなわち、最終的なゲート加工寸法に対応させて、レジスト倒れを起こしやすい微細レジストパターンを形成する必要はなく、公知のリソグラフィ技術を用いてレジストパターン２０を形成することができる。
そして、このレジストパターン２０をマスクとして、ストッパ膜１０をドライエッチングする、これにより、ゲート電極用のトレンチ２２が形成される。このストッパ膜（ＳｉＮ膜）１０のエッチング時に、パッド酸化膜８がエッチストッパ膜として機能するため、シリコン基板２に対するエッチングダメージを抑止することができる。また、上述したように、レジストパターン２０は従来のように最終的なゲート加工寸法に対応させて微細化する必要はないため、レジストパターン２０は十分なエッチング耐性を有するものを用いることができる。
その後、レジストパターン２０をアッシングにより除去する。
【００２１】
次に、図２（ａ）に示すように、トレンチ２２底部に露出するパッド酸化膜８をウェットエッチングにより除去する。そして、このパッド酸化膜８除去によりトレンチ２２底部に露出したシリコン基板２の表面に、ゲート絶縁膜２４としてのシリコン酸化膜を熱酸化法により形成する。なお、ゲート絶縁膜２４として、シリコン酸化膜以外に、シリコン酸窒化膜（ＳｉＯＮ膜）、又は金属酸化膜や金属シリケート膜や金属アルミネート膜のような高誘電体膜、又はそれらの積層膜を用いることができる。
さらに、トレンチ２２内を含むシリコン基板２全面に、ＣＶＤ法により絶縁膜２６としてＳｉＯＣ膜２６を形成する。絶縁膜２６としては、ＳｉＯＣ膜以外に、ＳｉＣ膜又はＳｉＯ２膜を用いることができる。
【００２２】
次に、図２（ｂ）に示すように、ＳｉＯＣ膜２６を異方性エッチングする。これにより、トレンチ２２の側壁にゲートスペーサ膜２８が自己整合的に形成される。ここで、トレンチ２２底面におけるゲートスペーサ膜２８の膜厚、すなわち、ゲート電極（後述）が微細化される長さは、ＳｉＯＣ膜２６の成膜量とエッチング時間とによって制御される。よって、ＳｉＯＣ膜２６の成膜量及びエッチング時間を制御することにより、ゲート電極を所望の寸法に微細化することができる。
【００２３】
そして、図２（ｃ）に示すように、ゲートスペーサ膜２８上、すなわちトレンチ２２内を含むシリコン基板２全面に、ゲート電極材料である導電膜３０としてドープトポリシリコン膜（以下「ポリシリコン膜」と略する。）を形成する。ここで、導電膜３０としては、ポリシリコン膜以外に、タングステン膜や銅膜のような金属膜、又は、タングステンシリサイド膜のような金属シリサイド膜を用いることができる。
【００２４】
次に、図２（ｄ）に示すように、ストッパ膜１０を用いたＣＭＰにより平坦化を行うことにより、ストッパ膜１０上に形成された不要なポリシリコン膜３０が除去され、トレンチ２２内に、ゲートスペーサ膜２８に挟まれたゲート電極３２が形成される。そして、ストッパ膜１０を除去した後、パッド酸化膜８を除去する。さらに、ゲートスペーサ膜２８及びゲート電極３２をマスクとして高濃度の不純物をシリコン基板２内に注入し、熱処理を行うことにより、シリコン基板２上層にソース／ドレイン領域３４が形成される。
【００２５】
次に、図２（ｅ）に示すように、ゲートスペーサ膜２８とその直下に形成された一部のゲート絶縁膜２４を除去する。さらに、ゲート電極３２をマスクとして、低濃度の不純物をシリコン基板２内に注入し、熱処理を行うことにより、シリコン基板２上層にソース／ドレイン領域３４に接続するエクステンション領域３６が形成される。このエクステンション領域３６形成用の不純物注入は、チャネル領域の方向に傾斜させて行う。これにより、ゲート電極３２の形状に左右されずに、エクステンション領域３６を形成することができる。
【００２６】
以上説明したように、本実施の形態では、従来のようにダミーゲート電極を形成することなく、ストッパ膜１０に形成されたトレンチ２２内にゲート電極３２を形成するようにした。よって、従来の製造方法よりも、製造工程を削減することができ、半導体装置の製造コストを抑えることができる。
【００２７】
さらに、本実施の形態では、トレンチ２２側壁にゲートスペーサ膜２８を形成した後、トレンチ２２内にポリシリコン膜３０を埋め込むことによって、ゲート電極３２を形成した。よって、ゲートスペーサ膜２８の膜厚を制御することにより、ゲート電極３２を所望の寸法に微細化することができる。ここで、レジストパターン２０は、微細なゲート電極３２の寸法ではなく、トレンチ２２の寸法に対応させて形成すればよい。よって、微細なゲート電極３２を形成する場合であっても、微細レジストパターンを形成する必要はなく、従来のリソグラフィ技術を用いることができる。このため、従来のような微細レジストパターンの倒れを防止することができ、エッチング耐性に優れたレジストパターンを用いることができる。また、リソグラフィ技術だけでなく、従来のエッチング技術を適用することができるため、新規技術の開発コスト及び開発工数を削減することができる。
【００２８】
次に、上記実施の形態の変形例について説明する。
上述した実施の形態では、ソース／ドレイン領域３４を形成した後に、ゲートスペーサ膜２８を除去し、その後エクステンション領域３６を形成することにより、ＬＤＤ構造の半導体装置を製造した。これに対して、本変形例では、以下に説明するように、ゲートスペーサ膜２８を除去することなく、いわゆる２重拡散法を用いてＬＤＤ構造の半導体装置を製造する。
【００２９】
上述した実施の形態においてストッパ膜１０及びパッド酸化膜８を除去した後、ゲートスペーサ膜２８とゲート電極３２をマスクとして、第１不純物をシリコン基板２内に注入する。第１不純物は、質量の重い不純物であり、例えば、インジウム又はヒ素である。そして、第１不純物の注入と同様に、ゲートスペーサ膜２８とゲート電極３２をマスクとして、第２不純物をシリコン基板２内に注入する。第２不純物は、第１不純物よりも質量が軽く、熱処理による拡散係数が高い不純物であり、例えば、ホウ素又はリンである。なお、不純物の注入順序は、何れが先でもよい。
そして、第１及び第２不純物を注入した後、これらの不純物を熱処理により拡散させる。これにより、シリコン基板２上層に、ソース／ドレイン領域と、該ソース／ドレイン領域に接続するエクステンション領域とが同時に形成され、ＬＤＤ構造の半導体装置が製造される。
【００３０】
以上説明したように、本変形例では、ゲート電極３２を挟むゲートスペーサ膜２８を除去することなく、ＬＤＤ構造の半導体装置を製造した。よって、上述した実施の形態よりも更に、製造工程を削減することができ、半導体装置の製造コストを抑えることができる。
【００３１】
なお、注入エネルギーを変えて同じ不純物を２回注入した後、熱処理により拡散させることによっても、ソース／ドレイン領域とエクステンション領域とを同時に形成することができ、ＬＤＤ構造の半導体装置を製造することができる。この場合、サーマルバジェットを考慮することが重要であり、注入エネルギーは拡散層の深さに応じて、例えば、１ｋｅＶ〜１００ｅＶの範囲で設定すればよい。
【図面の簡単な説明】
【００３２】
【図１】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図２】本発明の実施の形態による半導体装置の製造方法を説明するための工程断面図である（その１）。
【図３】従来の半導体装置の製造方法を説明するための工程断面図である（その１）。
【図４】従来の半導体装置の製造方法を説明するための工程断面図である（その２）。
【符号の説明】
【００３３】
２    基板（シリコン基板）
４    Ｎウェル領域
６    Ｐウェル領域
８    パッド酸化膜
１０  ストッパ膜（ＳｉＮ膜）
１２，２０  レジストパターン
１４，２２  トレンチ
１６  シリコン酸化膜
１８  素子分離
２４  ゲート絶縁膜（ゲート酸化膜）
２６  絶縁膜（ＳｉＯＣ膜）
２８  ゲートスペーサ膜
３０  導電膜（ポリシリコン膜）
３２  ゲート電極
３４  ソース／ドレイン領域
３６  エクステンション領域
【図１】
2005129860.tif 000003
【図２】
2005129860.tif 000004
【図３】
2005129860.tif 000005
【図４】
2005129860.tif 000006