(57)【要約】【課題】  本発明はデータ制御システムに関し、比較的簡単な回路追加による変更で、シングルＰｏｒｔ設計をそのまま流用してインタフェースパスのデュアルポート化を実現することを目的としている。【解決手段】  上位装置１からのデータを記録再生する下位装置１０との間に、上位装置１と下位装置１０間のデータ転送速度の差異を吸収するために一時的にデータを保持するバッファメモリ２２を含む入出力制御装置２を設けたシステムにおいて、前記バッファメモリ２２としてＳＲＡＭを用いるようにすると共に、ＤＲＡＭインタフェースをＳＲＡＭインタフェースに変換するための変換回路２１を設け、上位装置１とのインタフェースがシングルポートである入出力制御装置２のポートを二重化するように構成する。【選択図】    図１
2005135279.tif 000002
【特許請求の範囲】
【請求項１】
情報処理システム（上位装置）からのデータを記録再生する記憶装置（下位装置）との間に、上位装置と下位装置間のデータ転送速度の差異を吸収するために一時的にデータを保持するバッファメモリを含む入出力制御装置を設けたシステムにおいて、
前記バッファメモリとしてＳＲＡＭを用いるようにすると共に、ＤＲＡＭインタフェースをＳＲＡＭインタフェースに変換するための変換回路を設け、
上位装置とのインタフェースがシングルポートである入出力制御装置のポートを二重化することを特徴とするデータ制御システム。
【請求項２】
前記入出力制御装置は、上位装置と接続される一対の制御ユニットと、これら制御ユニットと接続される一対のデータコントロール部を具備し、ＤＲＡＭからＳＲＡＭへのインタフェース変換を行なうインタフェース変換回路を前記データコントロール部と接続して、ＳＲＡＭとはインタフェース変換回路を介して接続されるように構成されたことを特徴とする請求項１記載のデータ制御システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ制御システムに関し、更に詳しくは上位装置と下位装置間のデータ転送を制御するデータ制御システムに関する。
【背景技術】
【０００２】
図１４は従来システムの概念図である。図において、１は上位装置、２は入出力制御装置、３は上位装置１と入出力制御装置２間を接続するシングルホストインタフェースである。１０は下位装置であり、入出力制御装置２とシングルデバイスインタフェース１１を介して相互接続されている。
【０００３】
入出力制御装置２において、４はシングルホストインタフェース３と接続されるホストインタフェースブロック、５はマイクロプロセッサ（ＭＰＵ）、６はメモリ群である。１２はホストインタフェースブロック４,マイクロプロセッサ５及びメモリ群６が接続されるバスである。７はバス１２と接続されるデータコントロール部、８は該データコントロール部７と接続されるシングルポート（Ｓｉｎｇｌｅ  Ｐｏｒｔ）ＤＲＡＭ（ダイナミックランダムアクセスメモリ）である。
【０００４】
９はデータコントロール部７と接続されるデバイスインタフェースブロックである。該デバイスインタフェースブロック９はシングルデバイスインタフェース１１を介して下位装置１０と接続されている。このように構成されたシステムの動作を概説すれば、以下の通りである。
【０００５】
上位装置１から下位装置１０に対してデータリードコマンドが発せられると、このコマンドは、ホストインタフェースブロック４を介してマイクロプロセッサ５に通知される。該マイクロプロセッサ５は、データリードコマンドをデータコントロール部７,デバイスインタフェースブロック９を介して下位装置１０に伝える。
【０００６】
下位装置１０の所定領域に格納されているデータは、読み出され、デバイスインタフェースブロック９を介してデータコントロール部７からシングルポートＤＲＡＭ８に一時的に格納される。シングルポートＤＲＡＭ８に記憶されたデータは、マイクロプロセッサ５の制御の下、読み出されてホストインタフェースブロック４を介して上位装置１に与えられる。
【０００７】
逆に上位装置１からライトコマンドが発せられると、上位装置１からのライトコマンドは、ホストインタフェースブロック４を介してマイクロプロセッサ５で解釈される。マイクロプロセッサ５は、このコマンドを解析すると、上位装置１に対してデータの読み出しを指示する。上位装置１からのデータは、データコントロール部７を介してシングルポートＤＲＡＭ８に一時的に格納される。デバイスインタフェースブロック９は、シングルポートＤＲＡＭ８に記憶されているデータを読み出して下位装置１０の所定の領域にデータを書き込む。
【０００８】
従来のこの種のシステムとしては、プロトコルの下位レイヤを処理する通信プロセッサと上位レイヤを処理するソフトウェアを実装する中央処理装置とを備えたパケット通信におけるローカルメモリ型ＤＭＡ制御方式であって、通信プロセッサ毎に設けられ、通信プロセッサと直接接続され、ソフトウェアが直接アクセスできるデュアルポートメモリを具備した技術が知られている（例えば特許文献１参照）。また、２個のシングルポートメモリを持ち、切替手段で切り替えるようにしたものにおいて、２個のアクセス源からのアクセスが競合した場合に、競合手段が両方のアクセス源からのアクセスが競合する度に交互に或いは所定比率で優先権を付与するようにした技術がある（例えば特許文献２参照）。更に、メモリの動作速度がＣＰＵの処理速度より遅い場合でも、メモリの高速処理を可能とした技術が知られている（例えば特許文献３参照）。
【０００９】
図１４に示す従来システムにおいて、シングルポートＲＡＭ方式では、信頼性が問題となるので、ポートを２個用いたシステムが使用される場合がある。従来の入出力制御装置では、１つのデータバッファＤＲＡＭとデュアルホストインタフェース間でデータ交換が行なわれる際は、そのＤＲＡＭがそれぞれ独立した２つのポート（以下デュアルポートという）のデータインタフェースを持つデュアルポートＤＲＡＭを使用するか、複数のデータコントロール部からのアクセスをアービトレーション（調停）して、１アクセスが選択／実行されることでシングルポートのＤＲＡＭを共有する設計となっていた。
【００１０】
機能拡張等の理由により、シングルからデュアルポートを実現するには、ＤＲＡＭの変更とそのＤＲＡＭを共有するデータコントロール部の追加、又はアービトレーション機能ブロックの追加と、更にＤＲＡＭメモリとデータアクセスを行なう機能ブロックのファームウェアの変更が必要であった。
【００１１】
図１５は従来システムの第１の構成例を示すブロック図である。図１４と同一のものは、同一の符号を付して示す。この例では、ホストインタフェースブロック４,マイクロプロセッサ（ＭＰＵ）５,メモリ群６から構成されるデータ制御ユニット４０が一対設けられている。それに伴い、上位装置１とこれらユニット間には、一対で構成されるホストインタフェース１４が設けられている。７はこれらデータ制御ユニット４０と接続されるデータコントロール部であり、１３はこれらデータコントロール部７間に接続されたデュアルポートＤＲＡＭである。９はデータコントロール部７の何れか一方と接続されるデバイスインタフェースブロックである。１１はデバイスインタフェースブロック９と下位装置１０間を接続するデバイスインタフェースである。このように構成された装置の動作を概説すれば、以下のとおりである。
【００１２】
上位装置１からデータリードコマンドが発行されると、このデータリードコマンドはデュアルホストインタフェース１４を介してそれぞれ入出力制御装置２に入る。それぞれのデータ制御ユニット４０は、データリードコマンドを受けると、データコントロール部７に入る。これらデータコントロール部７は、デバイスインタフェースブロック９を介して下位装置１０と接続されている。従って、データコントロール部７の何れか一方が下位装置１０から所定のデータを読み出してデュアルポートＤＲＡＭ１３にデータを一時保存する。一時保存されたデータは、データコントロール部７により読み出されて、データ制御ユニット４０を介して上位装置１に与えられる。
【００１３】
上位装置１からデータライトコマンドが発行されると、このデータライトコマンドはデュアルホストインタフェース１４を介して一対のデータ制御ユニット４０に通知される。これらデータ制御ユニット４０は、データライトコマンドをデータコントロール部７に通知する。データコントロール部７の何れか一方は、このデータライトコマンドを受けると、上位装置１にデータ転送要求を出す。このデータ転送要求に応じて上位装置１からデータが出力されると、このデータはデュアルポートＤＲＡＭ１３に一時格納される。データコントロール部７は、デュアルポートＤＲＡＭ１３に一時格納されているデータを読み出して、デバイスインタフェースブロック９を介して下位装置１０に順次データを書き込んでいく。
【００１４】
図１６は従来システムの第２の構成例を示すブロック図である。図１５と同一のものは、同一の符号を付して示す。このシステムは、図１５のシステムのデュアルポートＤＲＡＭ１３の代わりにアービトレーション機能ブロック１５と該アービトレーション機能ブロック１５に接続されるシングルポートＤＲＡＭ１６を設けたものである。アービトレーション機能ブロック１５は各データコントロール部７と接続されている。
【００１５】
このように構成されたシステムでは、データコントロール部７から与えられるデータリード要求とデータライト要求を受けて、アービトレーション機能ブロック１５が調停を行ない、シングルポートＤＲＡＭ１６へのデータの書き込みを制御するようになっている。シングルポートＤＲＡＭ１６へ書き込まれたデータは、データリード要求の場合には上位装置１に転送され、データライト要求の場合には、下位装置１０に書き込まれる。
【特許文献１】特開平６−５２０８１号公報（第３頁、第４頁、図５）
【特許文献２】特開平９−８１４４９号公報（第２頁、第３頁、図１）
【特許文献３】特開平９−６２５６２号公報（第３頁、第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１６】
近年、情報システムで処理するデータ量の飛躍的な増大に伴い、入出力制御装置経由での下位装置へのデータ書き込みと媒体への格納データ量も大量化してきている。入出力制御装置には、データ処理速度も高速化が要求される仕様の一つであるが、データのバックアップ装置として、上位装置からはデータパスの高信頼性が求められている。あるデータパスでの不具合の発生により、データ転送処理動作そのものの停止を回避するためには、データパスのデュアル化による保証が必須であり、片方パスに障害が検出された場合に、速やかにもう片方パスによるデータ転送処理の継続が要求される。
【００１７】
シングルポートからデュアルポートへのインタフェースパスの増加は、両ポートからのデータアクセスを切り替え制御する機能ブロックの追加が必要であり、既存のシングルポートにハードウェア／ファームウェアの共に大幅な設計変更が必要であった（図１５,図１６参照）。
【００１８】
本発明はこのような課題に鑑みてなされたものであり、デュアルポートメモリやアービトレーション機能ブロックの追加による既存のハードウェアアーキテクチャやファームウェアを変更することなく、比較的簡単な回路追加による変更で、シングルポート設計をそのまま流用してインタフェースパスのデュアルポート化を実現することを目的としている。
【課題を解決するための手段】
【００１９】
（１）請求項１記載の発明は、以下の通りである。図１は本発明の原理ブロック図である。図１５と同一のものは、同一の符号を付して示す。図において、１は上位装置、２はデュアルホストインタフェース１４を介して上位装置１と接続される入出力制御装置、１０はデバイスインタフェース１１を介して入出力制御装置２と接続される下位装置である。入出力制御装置２において、４はホストインタフェース、５はマイクロプロセッサ（ＭＰＵ）、６はメモリ群であり、これらホストインタフェースブロック４,マイクロプロセッサ５及びメモリ群６とでデータ制御ユニット４０を構成している。該データ制御ユニット４０は、＃１と＃２の一対設けられている。以下、ポートをＰｏｒｔとして示す。
【００２０】
７は各データ制御ユニット４０と接続されるデータコントロール部（以下、機能ブロックということもある）であり、＃１と＃２の２個存在する。２１は各データコントロール部７と接続され、ＤＲＡＭとＳＲＡＭ間のインタフェースの変換を行なうインタフェース変換回路としてのインタフェース変換器である。２２は該インタフェース変換器２１と接続されるＳＲＡＭ（スタチック・ＲＡＭ）である。＃１のデータコントロール部７とインタフェース変換器２１間はＰｏｒｔ  Ｂで接続され、＃２のデータコントロール部７とインタフェース変換器２１間はＰｏｒｔ  Ａで接続されている。９は＃１のデータコントロール部７と接続されるデバイスインタフェースブロック、１０はデバイスインタフェース１１を介してデバイスインタフェースブロック９と接続される下位装置である。
（２）請求項２記載の発明は、前記入出力制御装置は、上位装置と接続される一対の制御ユニットと、これら制御ユニットと接続される一対のデータコントロール部を具備し、ＤＲＡＭからＳＲＡＭへのインタフェース変換を行なうインタフェース変換器を前記データコントロール部と接続して、ＳＲＡＭとはインタフェース変換器を介して接続されるように構成されたことを特徴とする。
【発明の効果】
【００２１】
（１）請求項１記載の発明によれば、＃１のデータコントロール部７と、＃２のデータコントロール部７は、それぞれ上位装置１からのデータリードコマンド、データライトコマンドを受けて、それまでのＤＲＡＭへのアクセスを行なう。インタフェース変換器２１は、データコントロール部７からのＤＲＡＭインタフェース信号をＳＲＡＭインタフェース信号に変換してＳＲＡＭ２２からのデータの読み出しとデータの書き込みの制御を行なう。このようにすれば、インタフェース変換器２１は、データコントロール部７から与えられるＤＲＡＭメモリアクセス信号のスイッチングを行ない、１個のＳＲＡＭ２２へのインタフェースに変換する。これにより、比較的簡単な回路追加による変更で、シングルＰｏｒｔ設計をそのまま流用してインタフェースパスのデュアルＰｏｒｔ化を実現することができる。この発明によれば、データの一時記憶にＤＲＡＭに代えてＳＲＡＭに変更しているので、高速動作が可能である。
（２）請求項２記載の発明によれば、データコントロール部は従来通りＤＲＡＭへアクセスする要領で動作することができ、ＳＲＡＭの存在を意識する必要がなくなる。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。図２はＤＲＡＭインタフェースからＳＲＡＭインタフェースへの変換の説明図である。図１と同一のものは、同一の符号を付して示す。図において、７は機能ブロックであり、Ｐｏｒｔ  Ａ用とＰｏｒｔ  Ｂ用の２つが存在する。これら機能ブロック７はインタフェース変換器２１と接続されている。また、インタフェース変換器２１はＳＲＡＭ２２と接続されている。
【００２３】
機能ブロック（Ｐｏｒｔ  Ａ）又は機能ブロック（Ｐｏｒｔ  Ｂ）から、インタフェース変換器２１に与えられる制御信号は、コラムアドレスストローブ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｏｒｏｂｅ）ＣＡＳと、ロウアドレスストローブ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｏｒｏｂｅ）ＲＡＳと、ライトイネーブル（ＷＥ）と、アドレス（ＡＤＲＳ）である。Ｐｏｒｔ  Ａとインタフェース変換器２１間でやりとりされるデータはＤＡＴＡ  Ａ、Ｐｏｒｔ  Ｂとインタフェース変換器２１間でやりとりされるデータはＤＡＴＡ  Ｂである。
【００２４】
インタフェース変換器２１は、機能ブロック７のＰｏｒｔ  ＡとＰｏｒｔ  Ｂから与えられるＤＲＡＭ用の制御信号ＣＡＳ／ＲＡＳ／ＷＥ／ＡＤＲを受けて、ＳＲＡＭ用の制御信号に変換する。ＳＷＥはＳＲＡＭ用のライトイネーブル信号、ＳＡＤＲはＳＲＡＭ用のアドレス信号である。ＳＤＴは、インタフェース変換器２１とＳＲＡＭ２２間でやりとりされるデータである。
【００２５】
図３はスイッチング信号とブロック生成のタイミングチャートであり、機能ブロック（データコントロール部）７で作成されるタイミング信号を示している。図において、＊ＣＡＳは負論理で動作するコラムアドレスストローブ（以下、＊は負論理を示す）、（ｂ）はＣｌｏｃｋ（クロック）、（ｃ）はスイッチング信号、（ｄ）はＣｌｏｃｋ  Ａ、（ｅ）はＣｌｏｃｋ  Ｂである。＊ＣＡＳがローレベルにある期間をＸｓとする。Ｃｌｏｃｋ（ｂ）は前記期間Ｘｓの間を５てい倍するＣｌｏｃｋである。即ち、１つのＣｌｏｃｋの周期はＸｓ／５以下である。
【００２６】
スイッチング信号（ｃ）は、Ｃｌｏｃｋに基づき生成されるＰｏｒｔ  ＡとＰｏｒｔ  Ｂの切り替え信号である。（ｄ）に示すＣｌｏｃｋ  Ａと（ｅ）に示すＣｌｏｃｋ  Ｂは、Ｃｌｏｃｋとスイッチング信号を用いて作成される。即ち、インタフェース変換器２１では、Ｐｏｒｔ  ＡとＰｏｒｔ  Ｂからのアクセスをスイッチングして高速動作させるために、動作中のＰｏｒｔからのＤＲＡＭインタフェース信号の一つである＊ＣＡＳとそれを５てい倍以上しているＣｌｏｃｋを使用して、Ｐｏｒｔ切り替えを示すスイッチング信号（ｃ）を生成し、更にはＣｌｏｃｋとの合成で、Ｃｌｏｃｋ  ＡとＣｌｏｃｋ  Ｂを生成する。
【００２７】
図４はリード動作時のインタフェース変換器の動作説明図である。図において、２１ａはＰｏｒｔ  Ａからの信号（＊ＣＡＳ／ＡＤＲ他）を受けるレジスタ（ＲＥＧ）、２１ｂはＰｏｒｔ  Ｂからの信号（＊ＣＡＳ／ＡＤＲ他）を受けるレジスタ（ＲＥＧ）である。レジスタ２１ａからの信号はＣｌｏｃｋ  Ａ（図３の（ｄ）参照）によりレジスタ２１ｃにラッチされ、レジスタ２１ｂからの信号はＣｌｏｃｋ  Ｂ（図３の（ｅ））によりレジスタ２１ｄにラッチされる。これらレジスタ２１ｃ,２１ｄからの信号はマルチプレクサ（ＭＵＸ）２１ｅに入る。マルチプレクサ２１ｅに入った信号は、スイッチング信号（図３の（ｃ）参照）により何れか一方が選択されて出力される。
【００２８】
マルチプレクサ２１ｅからの信号は、ＳＲＡＭ２２のアドレス信号ＳＡＤＲとして出力される。ＳＡＤＲによりアドレス指定された番地に格納されているデータＲＤ−ＤＡＴＡが出力される。出力された読み出しデータＲＤ−ＤＡＴＡは、レジスタ２１ｆと２１ｇに入力される。そして、Ｃｌｏｃｋ  ＢでラッチされたデータはＰｏｒｔ  ＡのＲＤＡＴＡ−Ａとして出力される。一方、Ｃｌｏｃｋ  Ａでラッチされたデータは、Ｐｏｒｔ  ＢのＲＤＡＴＡ−Ｂとして出力される。
【００２９】
図５は各Ｐｏｒｔからデータバッファへのリード動作時の有効なＰｏｒｔアドレスを生成するタイミングチャートである。（ａ）は＊ＣＡＳ−Ａを、（ｂ）はＡＤＲＳ−Ａを、（ｃ）はＡＤＲＳ−Ａ（ＣＡＳ）を、（ｄ）はＣｌｏｃｋ  Ａを、（ｅ）はＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）を、（ｆ）は＊ＣＡＳ−Ｂを、（ｇ）はＡＤＲＳ−Ｂを、（ｈ）はＡＤＲＳ−Ｂ（ＣＡＳ）を、（ｉ）はＣｌｏｃｋ  Ｂを、（ｊ）はＡＤＲＳ−Ｂ（Ｃｌｏｃｋ  Ｂ）をそれぞれ示す。
【００３０】
（ａ）に示す＊ＣＡＳ−Ａと（ｂ）に示すＡＤＲＳＡとから（ｃ）に示すＡＤＲＳ−Ａ（ＣＡＳ）が生成される。このＡＤＲＳ−Ａ信号は、レジスタ２１ｃに入ってＣｌｏｃｋ  Ａと合成され、Ｃｌｏｃｋ  Ａと同期する（ｅ）に示すアドレス信号ＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）が生成される。そして、順次アドレスＣＡＳ−Ａ１、ＣＡＳ−Ａ２、ＣＡＳ−Ａ３…が生成される。
【００３１】
以上の動作はＰｏｒｔ  Ｂ側についても同様である。即ち、（ｆ）に示す＊ＣＡＳ−Ｂと（ｇ）に示すＡＤＲＳ−Ｂとから（ｈ）に示すＡＤＲＳ−Ｂ（ＣＡＳ）が生成され、（ｈ）のＡＤＲＳ−Ｂと（ｉ）のＣｌｏｃｋ  Ｂとから（ｊ）に示すＣｌｏｃｋ  Ｂに同期したＡＤＲＳ−Ｂ（Ｃｌｏｃｋ  Ｂ）が生成される。そして、順次アドレスＣＡＳ−Ｂ１、ＣＡＳ−Ｂ２、ＣＡＳ−Ｂ３…が生成される。
【００３２】
図６はＳＲＡＭからの各ポート向けの読み出しデータの生成タイミングチャートである。図において、（ａ）はＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）、（ｂ）はＡＤＲＳ−Ｂ（Ｃｌｏｃｋ  Ｂ）、（ｃ）はスイッチング信号、（ｄ）はＳＡＤＲ、（ｅ）はＲＤ−ＤＡＴＡ（ＳＲＡＭ）、（ｆ）はＲＤＡＴＡ−Ａ、（ｇ）はＲＤＡＴＡ−Ｂである。各Ｐｏｒｔの有効なＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）、ＡＤＲＳ−Ｂ（Ｃｌｏｃｋ  Ｂ）と、スイッチング信号（ｃ）から、ＳＲＡＭ２２へアドレス（ＳＡＤＲ）が出力される。即ち、マルチプレクサ２１ｅに入るＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）と、ＡＤＲＳ−Ｂ（Ｃｌｏｃｋ  Ｂ）を、（ｃ）に示すスイッチング信号で交互に切り替えるため、マルチプレクサ２１ｅからは、（ｄ）に示すようなＳＡＤＲが出力される。
【００３３】
このＳＡＤＲがＳＲＡＭ２２にアドレス信号として入り、当該アドレスでアクセスされた番地のデータが（ｅ）に示すようにＲＤ−ＤＡＴＡとして出力される。このようにして出力されたデータは、レジスタ２１ｆに入ったデータがＣｌｏｃｋ  ＢでラッチされてＰｏｒｔ  Ａから（ｆ）に示すＲＤＡＴＡ−Ａとして出力され、レジスタ２１ｇに入ったデータがＣｌｏｃｋ  ＡでラッチされてＰｏｒｔ  Ｂから（ｇ）に示すようにＲＤＡＴＡ−Ｂとして出力される。これにより、各機能ブロックは、自身のＤＲＡＭインタフェース信号＊ＣＡＳの立ち上がりでデータバッファ（ＳＲＡＭ）からのデータを読み出すことが可能になる。
【００３４】
図７はライト動作時のインタフェース変換器の動作説明図である。図４と同一のものは、同一の符号を付して示す。Ｐｏｒｔ  Ａ信号（＊ＣＡＳ／ＡＤＲＳ）とＰｏｒｔ  Ｂ信号（＊ＣＡＳ／ＡＤＲＳ）を入力してマルチプレクサ２１ｅからＳＲＡＭ２２へのアドレス信号ＳＡＤＲを作成するまでの動作は、図４と同じであるので、その動作の詳細は省略する。
【００３５】
Ｐｏｒｔ  Ａ信号（＊ＷＥ−Ａ）と、書き込みデータＷＤＡＴＡ−Ａはレジスタ２５ａに入り、＊ＣＡＳの立ち下がりでラッチされる。同様に、Ｐｏｒｔ  Ｂ信号（＊ＷＥ−Ｂ）と書き込みデータＷＤＡＴＡ−Ｂはレジスタ２５ｂに入り、＊ＣＡＳの立ち下がりでラッチされる。レジスタ２５ａの出力と、レジスタ２５ｂの出力は、それぞれレジスタ２５ｃとレジスタ２５ｄに入る。そして、これらデータは、レジスタ２５ｃについてＣｌｏｃｋ  Ａでラッチされて、ＤＡＴＡ−Ａ（Ｃｌｏｃｋ  Ａ）と、イネーブル信号＊ＳＷＥ−Ａが出力される。また、Ｃｌｏｃｋ  Ｂでラッチされて、ＤＡＴＡ−Ｂ（Ｃｌｏｃｋ  Ｂ）と、イネーブル信号＊ＳＷＥ−Ｂが出力される。
【００３６】
これらＤＡＴＡ−Ａ（Ｃｌｏｃｋ  Ａ）信号とライトイネーブル信号＊ＳＷＥ−Ａと、ＤＡＴＡ−Ｂ（Ｃｌｏｃｋ  Ｂ）信号とライトイネーブル信号＊ＳＷＥ−Ｂはマルチプレクサ２５ｅに入る。マルチプレクサ２５ｅに入ったデータは、スイッチング信号により選択されたデータが出力される。マルチプレクサ２５ｅからは、ＤＡＴＡ／＊ＳＷＥ信号とが出力され、ＳＲＡＭ２２に入力される。
【００３７】
図８はライト動作時に有効なライトイネーブル信号とライトデータを生成するタイミングチャートである。（ａ）は＊ＣＡＳ−Ａ信号、（ｂ）はＣｌｏｃｋ  Ａ、（ｃ）はＡＤＲＳ−Ａ信号、（ｄ）はＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）、（ｅ）は＊ＷＥ−Ａ信号、（ｆ）はＷＤＡＴＡ−Ａ、（ｇ）はＤＡＴＡ−Ａ（ＷＥ）、（ｈ）はＤＡＴＡ−Ａ（Ｃｌｏｃｋ  Ａ）、（ｉ）は＊ＳＷＥ−Ａ信号である。
【００３８】
図９はＰｏｒｔ  Ｂから有効なライトイネーブル信号とライトデータを生成するタイミングチャートである。図において、（ｊ）は＊ＣＡＳ−Ｂ信号、（ｋ）はＣｌｏｃｋ  Ｂ信号、（ｌ）はＡＤＲＳ−Ｂ信号、（ｍ）はＡＤＲＳ−Ｂ（Ｃｌｏｃｋ  Ｂ）、（ｎ）は＊ＷＥ−Ｂ信号、（ｏ）はＷＤＡＴＡ−Ｂ、（ｐ）はＤＡＴＡ−Ｂ（ＷＥ）、（ｑ）はＤＡＴＡ−Ｂ（Ｃｌｏｃｋ  Ｂ）、（ｒ）は＊ＳＷＥ−Ｂ信号である。
【００３９】
Ｐｏｒｔ  Ａからは（ａ）に示す＊ＣＡＳ−Ａと、（ｂ）に示すＣｌｏｃｋ  Ａと、（ｃ）に示すＡＤＲＳ−Ａ信号がインタフェース変換器に入力される。これら信号は、レジスタ２１ａに入った後、レジスタ２１ｃに入る。レジスタ２１ｃには、Ｃｌｏｃｋ  Ａがラッチ信号として入っている。この結果、レジスタ２１ｃの出力からはＣｌｏｃｋ  Ａで同期をとった（ｄ）に示すＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）が得られる。一方、Ｐｏｒｔ  Ｂからは（ｊ）に示す＊ＣＡＳ−Ｂと、（ｋ）に示すＣｌｏｃｋ  Ｂと、（ｌ）に示すＡＤＲＳ−Ｂ信号がインタフェース変換器に入力される。これら信号は、レジスタ２１ｂに入った後、レジスタ２１ｄに入る。レジスタ２１ｄには、Ｃｌｏｃｋ  Ｂがラッチ信号として入っている。この結果、レジスタ２１ｄの出力からはＣｌｏｃｋ  Ｂで同期をとった（ｍ）に示すＡＤＲＳ−Ｂ（Ｃｌｏｃｋ  Ｂ）が得られる。これら信号ＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）と、ＡＤＲＳ−Ｂ（Ｃｌｏｃｋ  Ｂ）は、マルチプレクサ２１ｅに入る。そして、該マルチプレクサ２１ｅからは、スイッチング信号で選択されるＡＤＲＳ信号ＳＡＤＲが出力され、ＳＲＡＭ２２にアドレス信号として入る。
【００４０】
レジスタ２５ａには、Ｐｏｒｔ  Ａから（ｅ）に示す＊ＷＥ−Ａと（ｆ）に示すＷＤＡＴＡ−Ａが入力される。これら信号及びデータは、レジスタ２５ｃに入り、Ｃｌｏｃｋ  Ａでラッチされる。この結果、レジスタ２５ｃからは、Ｃｌｏｃｋ  Ａに同期した（ｈ）に示すＤＡＴＡ−Ａ（Ｃｌｏｃｋ  Ａ）と、（ｉ）に示す＊ＳＷＥ−Ａが出力され、ＳＲＡＭ２２に入る。一方、レジスタ２５ｂには、Ｐｏｒｔ  Ｂから（ｎ）に示す＊ＷＥ−Ｂと（ｏ）に示すＷＤＡＴＡ−Ｂが入力される。これら信号及びデータは、レジスタ２５ｂに入り、Ｃｌｏｃｋ  Ｂでラッチされる。この結果、レジスタ２５ｄからは、Ｃｌｏｃｋ  Ｂに同期した（ｇ）に示すＤＡＴＡ−Ｂ（Ｃｌｏｃｋ  Ｂ）と、（ｒ）に示す＊ＳＷＥ−Ｂが出力され、ＳＲＡＭ２２に入る。この場合において、レジスタ２５ｃの出力と、レジスタ２５ｄの出力は、マルチプレクサ２５ｅに入るスイッチング信号により、何れか一方が選択され、ＤＡＴＡ／＊ＳＷＥとしてＳＲＡＭ２２に入る。
【００４１】
また、ライト時も前述した要領でアドレス（ＳＡＤＲ）が生成される。図１０は変換器の動作タイムチャートである。（ａ）はＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ａ）、（ｂ）はＡＤＲＳ−Ａ（Ｃｌｏｃｋ  Ｂ）、（ｃ）はスイッチング信号、（ｄ）はＳＡＤＲ、（ｅ）はＤＡＴＡ  Ａ（Ｃｌｏｃｋ  Ａ）、（ｆ）はＤＡＴＡ  Ｂ（Ｃｌｏｃｋ  Ｂ）、（ｇ）はＤＡＴＡ、（ｈ）はＷＥ−Ａ（Ｃｌｏｃｋ）、（ｉ）はＷＥ−Ｂ（Ｃｌｏｃｋ）、（ｊ）は＊ＳＷＥである。
【００４２】
（ｅ）に示すＤＡＴＡ  Ａ（Ｃｌｏｃｋ  Ａ）、（ｆ）に示すＤＡＴＡ  Ｂ（Ｃｌｏｃｋ  Ｂ）としてマルチプレクサ２５ｅに送られた各Ｐｏｒｔからのデータは、（ｃ）に示すスイッチング信号でセレクトされてＤＡＴＡとなり、ＳＡＤＲと同様にマルチプレクサ２５ｅからＳＲＡＭ２２に送られる。また、ＤＡＴＡをＳＲＡＭ２２へ書き込むタイミングとなる＊ＳＷＥは、各Ｐｏｒｔから出されるライトイネーブル信号（＊ＷＥ−Ａ／＊ＷＥ−Ｂ）とから生成され、ＳＲＡＭ２２にはその＊ＳＷＥの立ち下がりでＳＡＤＲの場所に書き込まれる。
【００４３】
図１１はＳＲＡＭへのアドレスＳＡＤＲの作成の説明図である。この回路は、Ｐｏｒｔ  ＡとＰｏｒｔ  Ｂからのアドレス信号と＊ＣＡＳ信号とを受けてＳＡＤＲを作成するものであるが、図７で説明しているので、その詳細な説明は省略する。
【００４４】
図１２はＳＲＡＭへのＲ／Ｗ時のデータの作成説明図である。この回路は、Ｐｏｒｔ  Ａからの＊ＣＡＳ／ＤＡＴＡと、Ｐｏｒｔ  Ｂからの＊ＣＡＳ／ＤＡＴＡとを受けて、マルチプレクサ２５ｅの出力からデータＳＤＴを得るもので、図７で説明しているので、その詳細は省略する。マルチプレクサ２５ｅの出力は、ドライバ２５ｆを介してＳＲＡＭ２２へ接続されている。ライト時は、ＳＤＴがＳＲＡＭ２２に書き込まれ、リード時にはＳＤＴがＳＲＡＭ２２から読み出され、レジスタ２５ｇ,２５ｈを介してＰｏｒｔ  ＡとＰｏｒｔ  Ｂへ供給される。即ち、Ｐｏｒｔ  Ｂへはレジスタ２５ｇの内容をＣｌｏｃｋ  Ａでラッチしたものが供給され、Ｐｏｒｔ  Ａへはレジスタ２５ｈの内容をＣｌｏｃｋ  Ｂでラッチしたものが供給される。
【００４５】
図１３はＳＲＡＭへのライトイネーブル（＊ＳＷＥ）の作成説明図である。図において、３１〜３４はＤタイプのフリップフロップ、３５,３６はアンドゲート、３７はオアゲート、３８はアンドゲートである。Ｐｏｒｔ  Ａからの信号＊ＷＥ−Ａはフリップフロップ３１に入り、該フリップフロップ３１の出力はフリップフロップ３３に入っている。一方、Ｐｏｒｔ  Ｂからの信号＊ＷＥ−Ｂはフリップフロップ３２に入り、該フリップフロップ３２の出力はフリップフロップ３４に入っている。フリップフロップ３１,３３にはＣｌｏｃｋ  Ｂが入力され、フリップフロップ３２,３４にはＣｌｏｃｋ  Ａが入力されている。
【００４６】
フリップフロップ３１の出力と３３の出力はアンドゲート３５に入り、フリップフロップ３２の出力と３４の出力はアンドゲート３６に入っている。そして、これらアンドゲート３５,３６の出力はオアゲート３７に入っている。そして、該オアゲート３７からＷ／＊Ｗ信号が出力される。また、オアゲート３７の出力は、アンドゲート３８に入り、該アンドゲート３８にはＣｌｏｃｋも入っている。そして、アンドゲート３８からはＳＲＡＭへのライトイネーブル（＊ＳＷＥ）が出力され、ＳＲＡＭに与えられる。
【００４７】
以上、説明したように、本発明によれば、＃１のデータコントロール部７と、＃２のデータコントロール部７は、それぞれ上位装置１からのデータリードコマンド、データライトコマンドを受けて、それまでのＤＲＡＭへのアクセスを行なう。インタフェース変換器２１は、データコントロール部７からのＤＲＡＭインタフェース信号をＳＲＡＭインタフェース信号に変換してＳＲＡＭ２２からのデータの読み出しとデータの書き込みの制御を行なう。このようにすれば、インタフェース変換器２１は、データコントロール部７から与えられるＤＲＡＭメモリアクセス信号のスイッチングを行ない、１個のＳＲＡＭ２２へのインタフェースに変換する。これにより、比較的簡単な回路追加による変更で、シングルＰｏｒｔ設計をそのまま流用してインタフェースパスのデュアルＰｏｒｔ化を実現することができる。この発明によれば、データの一時記憶にＤＲＡＭに代えてＳＲＡＭに変更しているので、高速動作が可能である。また、請求項２記載の発明によれば、データコントロール部は従来通りＤＲＡＭへアクセスする要領で動作することができ、ＳＲＡＭの存在を意識する必要がなくなる。
【図面の簡単な説明】
【００４８】
【図１】本発明の原理ブロック図である。
【図２】ＤＲＡＭインタフェースからＳＲＡＭインタフェースへの変換の説明図である。
【図３】スイッチング信号とクロック生成のタイミングチャートである。
【図４】リード動作時のインタフェース変換器の動作説明図である。
【図５】各ポートからデータバッファへのリード動作時の有効なポートアドレスを生成するタイミングチャートである。
【図６】ＳＲＡＭからの各ポート向けの読み出しデータの生成タイミングチャートである。
【図７】ライト動作時のインタフェース変換器の動作説明図である。
【図８】ライト動作時に有効なライトイネーブル信号とライトデータを生成するタイミングチャートである。
【図９】ポートＢから有効なライトイネーブル信号とライトデータを生成するタイミングチャートである。
【図１０】インタフェース変換器の動作タイミングチャートである。
【図１１】ＳＲＡＭへのアドレスＳＡＤＲの作成の説明図である。
【図１２】ＳＲＡＭへのＲ／Ｗのデータ作成説明図である。
【図１３】ＳＲＡＭへのライトイネーブル（＊ＳＷＥ）の作成説明図である。
【図１４】従来システムの概念図である。
【図１５】従来システムの第１の構成例を示すブロック図である。
【図１６】従来システムの第２の構成例を示すブロック図である。
【符号の説明】
【００４９】
１    上位装置
２    入出力制御装置
４    ホストインタフェースブロック
５    マイクロプロセッサ
６    メモリ群
７    データコントロール部
９    デバイスインタフェースブロック
１０  下位装置
２１  インタフェース変換器
２２  ＳＲＡＭ
３０  制御ユニット
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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