(57)【要約】  【課題】  廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を実現可能としたサインデジット数に対応するＣＭＯＳ加算器を提供すること。  【解決手段】  「＋１」、「０」、「−１」の３値のサインデジット数による２つの入力信号ＡとＢを入力して第１の加算信号Ｓ１を出力する第１の加算部１と、前記２つの入力信号ＡとＢを入力して第１の桁上げ信号Ｃ１を出力する第１の桁上げ部２と、前記信号Ｓ１と１ビット前の第３の桁上げ信号Ｃi-1を入力して第２の加算信号ＳＵＭｉを出力する第２の加算部３と、前記信号Ｓ１と１ビット前の第１の桁上げ信号Ｃ１i-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部４と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部５とを具備する。【選択図】  図１
2005326914.tif 000002
【特許請求の範囲】
【請求項１】
「＋１」、「０」、「−１」の３値のサインデジット数による２つの入力信号ＡとＢを入力して第１の加算信号Ｓ１を出力する第１の加算部と、
前記２つの入力信号ＡとＢを入力して第１の桁上げ信号Ｃ１を出力する第１の桁上げ部と、
前記信号Ｓ１と１ビット前の第３の桁上げ信号Ｃi-1を入力して第２の加算信号ＳＵＭｉを出力する第２の加算部と、
前記信号Ｓ１と１ビット前の第１の桁上げ信号Ｃ１i-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、
前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備するＣＭＯＳ加算器であって、
前記第１の加算信号Ｓ１は、前記入力信号Ａ，Ｂの一方が「＋１」で他方が「０」のとき「−１」、前記入力信号Ａ，Ｂの一方が「−１」で他方が「０」のとき「＋１」、それ以外のとき「０」となり、
前記第１の桁上げ信号Ｃ１は、前記入力信号Ａ，Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、前記入力信号Ａ，Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」、それ以外のとき「０」となり、
前記信号ＳＵＭｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、
前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃ１i-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃ１i-1がともに「−１」のとき「−１」、それ以外で「０」となり、
前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となる、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項２】
請求項１に記載のＣＭＯＳ加算器において、前記第１の加算部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｓ１を出力する加算部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第２の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第３の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第４の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｓ１の端子との間に接続された２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第５の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｓ１の端子との間に、一方の端子側がＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個、他方の端子側もＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個で合計４個直列接続された第６の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｓ１の端子との間に、一方の端子側がＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個、他方の端子側もＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個で合計４個直列接続され、かつ中央の接続点が前記第６の直列回路の中央の接続点と接続された第７の直列回路と、を具備し、
前記第１の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ａを反転した信号ＡＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第２の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ２１、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、
前記第３の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号ＡＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第４の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、
前記第５の直列回路の２個のＰＭＯＳトランジスタのゲートにはそれぞれ前記信号ＩＮＶＡＢ１０，ＩＮＶＢＢ１０が、２個のＮＭＯＳトランジスタのゲートにはそれぞれ前記信号ＩＮＶＡＢ２１，ＩＮＶＢＢ２１が入力し、
前記第６の直列回路の前記ＶＤＤ１の端子側のＰＭＯＳトランジスタのゲートには前記信号Ａ、ＮＭＯＳトランジスタのゲートには前記信号ＡＢがそれぞれ入力し、前記信号Ｓ１の端子側のＰＭＯＳトランジスタのゲートには前記信号Ｂ、ＮＭＯＳトランジスタのゲートには前記信号ＢＢがそれぞれ入力し、
前記第７の直列回路の前記ＶＤＤ１の端子側のＰＭＯＳトランジスタのゲートには前記信号ＡＢ、ＮＭＯＳトランジスタのゲートには前記信号Ａがそれぞれ入力し、前記信号Ｓ１の端子側のＰＭＯＳトランジスタのゲートには前記信号ＢＢ、ＮＭＯＳトランジスタのゲートには前記信号Ｂがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項３】
請求項１に記載のＣＭＯＳ加算器において、前記第１の桁上げ部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｃ１を出力する桁上げ部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第８の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第９の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１０の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第１１の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１２の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１３の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第１４の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第１５の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第１６の直列回路と、を具備し、
前記第８の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、
前記第９の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第１０の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、
前記第１１の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力し、
前記第１２の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第１３の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、
前記第１４の直列回路の２個のＰＭＯＳトランジスタのゲートには前記信号ＩＮＶＡ１０，ＩＮＶＢ１０がそれぞれ入力し、２個のＮＭＯＳトランジスタのゲートには前記信号ＩＮＶＡ２１，ＩＮＶＢ２１がそれぞれ入力し、
前記第１５の直列回路の２個のＰＭＯＳトランジスタのゲートには前記信号Ａ，ＢＢがそれぞれ入力し、２個のＮＭＯＳトランジスタのゲートには前記信号Ｂ，ＡＢがそれぞれ入力し、
前記第１６の直列回路の２個のＰＭＯＳトランジスタのゲートには前記信号Ｂ，ＡＢがそれぞれ入力し、２個のＮＭＯＳトランジスタのゲートには前記信号Ａ，ＢＢがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項４】
請求項１に記載のＣＭＯＳ加算器において、前記第２又は第３の加算部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1、又はＡは前記信号Ｃ１、Ｂは前記信号Ｃ２）を入力して信号Ｓ２（前記信号ＳＵＭｉ又は前記信号Ｃｉ）を出力する加算部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１７の直列回路と、
前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１８の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１９の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第２０の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｓ２の端子との間に接続された２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第２１の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｓ２の端子との間に、一方の端子側がＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個、他方の端子側もＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個で合計４個直列接続された第２２の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｓ２の端子との間に、一方の端子側がＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個、他方の端子側もＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個で合計４個直列接続され、かつ中央の接続点が前記第２２の直列回路の中央の接続点と接続された第２３の直列回路と、を具備し、
前記第１７の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、
前記第１８の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、
前記第１９の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、
前記第２０の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、
前記第２１の直列回路の２個のＰＭＯＳトランジスタのゲートには、それぞれ前記信号ＩＮＶＡ１０，ＩＮＶＢ１０が、２個のＮＭＯＳトランジスタのゲートには、それぞれ前記信号ＩＮＶＡ２１，ＩＮＶＢ２１が入力し、
前記第２２の直列回路の前記ＶＤＤ１の端子側のＰＭＯＳトランジスタのゲートには前記信号Ａ、ＮＭＯＳトランジスタのゲートには前記信号ＡＢがそれぞれ入力し、前記信号Ｓ２の端子側のＰＭＯＳトランジスタのゲートには前記信号Ｂ、ＮＭＯＳトランジスタのゲートには前記信号ＢＢがそれぞれ入力し、
前記第２３の直列回路の前記ＶＤＤ１の端子側のＰＭＯＳトランジスタのゲートには前記信号ＡＢ、ＮＭＯＳトランジスタのゲートには前記信号Ａがそれぞれ入力し、前記信号Ｓ２の端子側のＰＭＯＳトランジスタのゲートには前記信号ＢＢ、ＮＭＯＳトランジスタのゲートには前記信号Ｂがそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。
【請求項５】
請求項１に記載のＣＭＯＳ加算器において、前記第２の桁上げ部は、
３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃ１i-1）を入力して前記信号Ｃ２を出力する桁上げ部であって、
前記電圧ＶＤＤ２の端子と前記信号Ｃ２の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第２４の直列回路と、
前記電圧ＶＤＤ０の端子と前記信号Ｃ２の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第２５の直列回路と、
前記電圧ＶＤＤ１の端子と前記信号Ｃ２の端子との間に接続された、２個のＰＭＯＳトランジスタの並列回路と２個のＮＭＯＳトランジスタの並列回路を直列接続した第２６の直列回路と、を具備し、
前記第２４の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、
前記第２５の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力し、
前記第２６の直列回路の２個のＰＭＯＳトランジスタのゲートには前記信号ＩＮＶＡ１０，ＩＮＶＢ１０がそれぞれ入力し、２個のＮＭＯＳトランジスタのゲートには前記信号ＩＮＶＡ２１，ＩＮＶＢ２１がそれぞれ入力する、
ようにしたことを特徴とするＣＭＯＳ加算器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、３値のサインデジット数のデータを入力して加算を行い３値のサインデジット数の加算信号と桁上げ信号を出力するＣＭＯＳ加算器に関するものである。
【背景技術】
【０００２】
多値のサインデジット数を用いたデジタル信号のＣＭＯＳ加算器の要部回路の従来の構成例として、それぞれ２つ以上のしきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いて構成した例、あるいは電流モード回路の構成例が知られている（非特許文献１，２）。
【非特許文献１】松本外２名著、「ＭＯＳトランジスタとキャパシタ・メモリを使った４値論理回路の設計」、電子情報通信学会論文誌、第Ｊ７０−Ｄ巻、第１号、５０−５９頁、１９８７年１月
【非特許文献２】亀山外２名著、「Signed-Digit数系に基づく双方向電流モード多値基本演算回路とその評価」、電子情報通信学会論文誌、第Ｊ７１−Ｄ巻、第７号、１１８９−１１９８頁、１９８８年７月
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、それぞれ２つ以上の多値しきい値電圧を有するＮＭＯＳトランジスタやＰＭＯＳトランジスタを用いたＣＭＯＳ加算器は、通常のＣＭＯＳプロセスでは製造できないため、製品コストが高価となる問題点があった。また、電流モード回路の構成例では、スタティックな動作電流が発生し、ＬＳＩに多数搭載しようとすると低消費電力が阻害される問題点があった。
【０００４】
本発明の目的は上記問題点を解消し廉価な通常のＣＭＯＳプロセスで製造でき且つ低消費電力性を実現可能としたサインデジット数に対応するＣＭＯＳ加算器を提供することである。
【課題を解決するための手段】
【０００５】
請求項１にかかる発明のＣＭＯＳ加算器は、「＋１」、「０」、「−１」の３値のサインデジット数による２つの入力信号ＡとＢを入力して第１の加算信号Ｓ１を出力する第１の加算部と、前記２つの入力信号ＡとＢを入力して第１の桁上げ信号Ｃ１を出力する第１の桁上げ部と、前記信号Ｓ１と１ビット前の第３の桁上げ信号Ｃi-1を入力して第２の加算信号ＳＵＭｉを出力する第２の加算部と、前記信号Ｓ１と１ビット前の第１の桁上げ信号Ｃ１i-1を入力して第２の桁上げ信号Ｃ２を出力する第２の桁上げ部と、前記信号Ｃ１と前記信号Ｃ２を入力して第３の桁上げ信号Ｃｉを出力する第３の加算部とを具備するＣＭＯＳ加算器であって、前記第１の加算信号Ｓ１は、前記入力信号Ａ，Ｂの一方が「＋１」で他方が「０」のとき「−１」、前記入力信号Ａ，Ｂの一方が「−１」で他方が「０」のとき「＋１」、それ以外のとき「０」となり、前記第１の桁上げ信号Ｃ１は、前記入力信号Ａ，Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、前記入力信号Ａ，Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」、それ以外のとき「０」となり、前記信号ＳＵＭｉは、前記信号Ｓ１と前記信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｓ１と前記信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となり、前記信号Ｃ２は、前記信号Ｓ１と前記信号Ｃ１i-1がともに「＋１」のとき「＋１」、前記信号Ｓ１と前記信号Ｃ１i-1がともに「−１」のとき「−１」、それ以外で「０」となり、前記信号Ｃｉは、前記信号Ｃ１と前記信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、前記信号Ｃ１と前記信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」、それ以外で「０」となる、ようにしたことを特徴とする。
【０００６】
請求項２にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記第１の加算部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｓ１を出力する加算部であって、前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｓ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第２の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第３の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第４の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｓ１の端子との間に接続された２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第５の直列回路と、  前記電圧ＶＤＤ１の端子と前記信号Ｓ１の端子との間に、一方の端子側がＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個、他方の端子側もＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個で合計４個直列接続された第６の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｓ１の端子との間に、一方の端子側がＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個、他方の端子側もＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個で合計４個直列接続され、かつ中央の接続点が前記第６の直列回路の中央の接続点と接続された第７の直列回路と、を具備し、前記第１の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ａを反転した信号ＡＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第２の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ２１、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、前記第３の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号ＡＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡＢ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第４の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号ＢＢを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、前記第５の直列回路の２個のＰＭＯＳトランジスタのゲートにはそれぞれ前記信号ＩＮＶＡＢ１０，ＩＮＶＢＢ１０が、２個のＮＭＯＳトランジスタのゲートにはそれぞれ前記信号ＩＮＶＡＢ２１，ＩＮＶＢＢ２１が入力し、前記第６の直列回路の前記ＶＤＤ１の端子側のＰＭＯＳトランジスタのゲートには前記信号Ａ、ＮＭＯＳトランジスタのゲートには前記信号ＡＢがそれぞれ入力し、前記信号Ｓ１の端子側のＰＭＯＳトランジスタのゲートには前記信号Ｂ、ＮＭＯＳトランジスタのゲートには前記信号ＢＢがそれぞれ入力し、前記第７の直列回路���前記ＶＤＤ１の端子側のＰＭＯＳトランジスタのゲートには前記信号ＡＢ、ＮＭＯＳトランジスタのゲートには前記信号Ａがそれぞれ入力し、前記信号Ｓ１の端子側のＰＭＯＳトランジスタのゲートには前記信号ＢＢ、ＮＭＯＳトランジスタのゲートには前記信号Ｂがそれぞれ入力する、ようにしたことを特徴とする。
【０００７】
請求項３にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記第１の桁上げ部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂを入力して前記信号Ｃ１を出力する桁上げ部であって、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第８の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第９の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｃ１の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１０の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第１１の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１２の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ１の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１３の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第１４の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第１５の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｃ１の端子との間に接続され２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第１６の直列回路と、を具備し、前記第８の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、前記第９の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第１０の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、前記第１１の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力し、前記第１２の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第１３の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、前記第１４の直列回路の２個のＰＭＯＳトランジスタのゲートには前記信号ＩＮＶＡ１０，ＩＮＶＢ１０がそれぞれ入力し、２個のＮＭＯＳトランジスタのゲートには前記信号ＩＮＶＡ２１，ＩＮＶＢ２１がそれぞれ入力し、前記第１５の直列回路の２個のＰＭＯＳトランジスタのゲートには前記信号Ａ，ＢＢがそれぞれ入力し、２個のＮＭＯＳトランジスタのゲートには前記信号Ｂ，ＡＢがそれぞれ入力し、前記第１６の直列回路の２個のＰＭＯＳトランジスタのゲートには前記信号Ｂ，ＡＢがそれぞれ入力し、２個のＮＭＯＳトランジスタのゲートには前記信号Ａ，ＢＢがそれぞれ入力する、ようにしたことを特徴とする。
【０００８】
請求項４にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記第２又は第３の加算部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃi-1、又はＡは前記信号Ｃ１、Ｂは前記信号Ｃ２）を入力して信号Ｓ２（前記信号ＳＵＭｉ又は前記信号Ｃｉ）を出力する加算部であって、前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１７の直列回路と、前記電圧ＶＤＤ２の端子と前記信号Ｓ２の端子との間に接続され３個のＰＭＯＳトランジスタの直列回路からなる第１８の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第１９の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｓ２の端子との間に接続され３個のＮＭＯＳトランジスタの直列回路からなる第２０の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｓ２の端子との間に接続された２個のＰＭＯＳトランジスタと２個のＮＭＯＳトランジスタの直列回路からなる第２１の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｓ２の端子との間に、一方の端子側がＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個、他方の端子側もＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個で合計４個直列接続された第２２の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｓ２の端子との間に、一方の端子側がＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個、他方の端子側もＰＭＯＳトランジスタとＮＭＯＳトランジスタの２個で合計４個直列接続され、かつ中央の接続点が前記第２２の直列回路の中央の接続点と接続された第２３の直列回路と、を具備し、前記第１７の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂ、前記信号Ｂを反転した信号ＢＢがそれぞれ入力し、前記第１８の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１、前記信号Ａ、前記信号Ａを反転した信号ＡＢがそれぞれ入力し、前記第１９の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂ、前記信号ＢＢがそれぞれ入力し、前記第２０の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０、前記信号Ａ、前記信号ＡＢがそれぞれ入力し、前記第２１の直列回路の２個のＰＭＯＳトランジスタのゲートには、それぞれ前記信号ＩＮＶＡ１０，ＩＮＶＢ１０が、２個のＮＭＯＳトランジスタのゲートには、それぞれ前記信号ＩＮＶＡ２１，ＩＮＶＢ２１が入力し、前記第２２の直列回路の前記ＶＤＤ１の端子側のＰＭＯＳトランジスタのゲートには前記信号Ａ、ＮＭＯＳトランジスタのゲートには前記信号ＡＢがそれぞれ入力し、前記信号Ｓ２の端子側のＰＭＯＳトランジスタのゲートには前記信号Ｂ、ＮＭＯＳトランジスタのゲートには前記信号ＢＢがそれぞれ入力し、前記第２３の直列回路の前記ＶＤＤ１の端子側のＰＭＯＳトランジスタのゲートには前記信号ＡＢ、ＮＭＯＳトランジスタのゲートには前記信号Ａがそれぞれ入力し、前記信号Ｓ２の端子側のＰＭＯＳトランジスタのゲートには前記信号ＢＢ、ＮＭＯＳトランジスタのゲートには前記信号Ｂがそれぞれ入力する、ようにしたことを特徴とする。
【０００９】
請求項５にかかる発明は、請求項１に記載のＣＭＯＳ加算器において、前記第２の桁上げ部は、３値のサインデジット数「−１」、「０」、「＋１」に対応する電圧ＶＤＤ０，ＶＤＤ１，ＶＤＤ２（ＶＤＤ０＜ＶＤＤ１＜ＶＤＤ２）のいずれかの２個の信号Ａ，Ｂ（但し、Ａは前記信号Ｓ１、Ｂは前記信号Ｃ１i-1）を入力して前記信号Ｃ２を出力する桁上げ部であって、前記電圧ＶＤＤ２の端子と前記信号Ｃ２の端子との間に接続され２個のＰＭＯＳトランジスタの直列回路からなる第２４の直列回路と、前記電圧ＶＤＤ０の端子と前記信号Ｃ２の端子との間に接続され２個のＮＭＯＳトランジスタの直列回路からなる第２５の直列回路と、前記電圧ＶＤＤ１の端子と前記信号Ｃ２の端子との間に接続された、２個のＰＭＯＳトランジスタの並列回路と２個のＮＭＯＳトランジスタの並列回路を直列接続した第２６の直列回路と、を具備し、前記第２４の直列回路の各ＰＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ２１、前記信号Ｂを前記ＶＤＤ２とＶＤＤ１を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ２１がそれぞれ入力し、前記第２５の直列回路の各ＮＭＯＳトランジスタのゲートには、前記信号Ａを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＡ１０、前記信号Ｂを前記ＶＤＤ１とＶＤＤ０を電源とするＣＭＯＳインバータで反転した信号ＩＮＶＢ１０がそれぞれ入力し、前記第２６の直列回路の２個のＰＭＯＳトランジスタのゲートには前記信号ＩＮＶＡ１０，ＩＮＶＢ１０がそれぞれ入力し、２個のＮＭＯＳトランジスタのゲートには前記信号ＩＮＶＡ２１，ＩＮＶＢ２１がそれぞれ入力する、ようにしたことを特徴とする。
【発明の効果】
【００１０】
本発明のＣＭＯＳ加算器は、３個の加算部と２個の桁上げ部を具備し、３値のサインデジット数「＋１」、「０」、「−１」による入力信号Ａ，Ｂに対応して３値のサインデジット数「＋１」、「０」、「−１」による加算信号や桁上げ信号を出力し、これを実現する回路構成は各トランジスタが１つのしきい値をもつＭＯＳトランジスタですむので、廉価な通常のプロセスで製造できる。またスタティックな動作電流を少なくできるので消費電力が少なくて済み、しかも構成するＭＯＳトランジスタ数が少ないので、ＬＳＩに多数搭載する場合にそのＬＳＩのチップ面積、消費電力を増加させることがない。
【発明を実施するための最良の形態】
【００１１】
本発明のＣＭＯＳ加算器では、１つのしきい値を持つＭＯＳトランジスタを使用して、サインデジット数「＋１」、「０」、「−１」に対応する電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０（ＶＤＤ２＞ＶＤＤ１＞ＶＤＤ０）のいずれかの２個の信号Ａ，Ｂを入力して演算し、その加算信号と桁上げ信号を出力する。ＶＤＤ１＝（ＶＤＤ２＋ＶＤＤ０）／２である。以下、詳しく説明する。なお、以下では、「ＭＰ」はＰＭＯＳトランジスタを表し、「ＭＮ」はＮＭＯＳトランジスタを表すものとする。
【実施例１】
【００１２】
図１(a)は実施例１の１ビット全加算器の構成を示すブロック図である。本実施例では３値のサインデジット数「＋１」、「０」、「−１」からなる２個の信号Ａ，Ｂを入力信号とする。Ａｉ，Ｂｉはｉビット目の３値のサインデジット数の入力信号、Ｃi-1は１ビット前の桁上げ入力信号、Ｃｉはｉビット目の桁上げ信号、ＳＵＭｉはｉビット目の加算信号である。Ｓ１は中間加算信号、Ｃ１（Ｃ１i）は中間桁上げ信号、Ｃ１i-1は１ビット前の中間桁上げ信号である。
【００１３】
また、１は信号ＡｉとＢｉを入力して中間加算信号Ｓ１を出力する第１の加算部（ＳＵＭ１）、２は信号ＡｉとＢｉを入力して中間桁上げ信号Ｃ１を出力する第１の桁上げ部（ＣＡ１）、３は信号Ｓ１と信号Ｃi-1を入力して加算信号ＳＵＭｉを出力する第２の加算部（ＳＵＭ２）、４は信号Ｓ１と１ビット前の中間桁上げ信号Ｃ１i-1を入力して桁上げ信号Ｃ２を出力する第２の桁上げ部（ＣＡ２）、５は信号Ｃ１とＣ２（Ｃ１ｉ）を入力して桁上げ信号Ｃｉを出力する第３の加算部（ＳＵＭ２）である。
【００１４】
図１(b)は図１(a)の１ビット全加算器の真理値を示す図である。この図１(b)から明らかなように、中間加算信号Ｓ１は、入力信号Ａ，Ｂの一方が「＋１」で他方が「０」のとき「−１」、入力信号Ａ，Ｂの一方が「−１」で他方が「０」のとき「＋１」となり、それ以外のとき「０」となる。中間桁上げ信号Ｃ１は、入力信号Ａ，Ｂがともに「＋１」又は一方が「＋１」で他方が「０」のとき「＋１」、入力信号Ａ，Ｂがともに「−１」又は一方が「−１」で他方が「０」のとき「−１」となり、それ以外のとき「０」となる。
【００１５】
加算信号ＳＵＭｉは、中間加算信号Ｓ１と桁上げ信号Ｃi-1の一方が「＋１」で他方が「０」のとき「＋１」、中間加算信号Ｓ１と桁上げ信号Ｃi-1の一方が「−１」で他方が「０」のとき「−１」となり、それ以外で「０」となる。桁上げ信号Ｃ２は、中間加算信号Ｓ１と１ビット前の中間桁上げ信号Ｃ１i-1がともに「＋１」のとき「＋１」、中間加算信号Ｓ１と中間桁上げ信号Ｃ１i-1がともに「−１」のとき「−１」となり、それ以外で「０」となる。桁上げ信号Ｃｉは、中間桁上げ信号Ｃ１と桁上げ信号Ｃ２の一方が「＋１」で他方が「０」のとき「＋１」、中間桁上げ信号Ｃ１と桁上げ信号Ｃ２の一方が「−１」で他方が「０」のとき「−１」となり、それ以外で「０」となる。
【００１６】
このように、第２，第３の加算部３，５は第１の加算部１と異なる動作を行う。また、第２の桁上げ部４は第１の桁上げ部と異なる動作を行う。そして、図１(b)の第２の桁上げ部４の桁上げ信号Ｃ２に着目すると、上位桁へ伝搬する桁上げ信号Ｃｉは中間桁上げ信号Ｃ１で決まり、下位からの桁上げ信号Ｃi-1を伝搬させない。このため、図１(a)のように構成される全加算器を多段に接続して構成した場合、上位桁への桁上げ信号の伝搬を抑え、演算速度の高速化を実現できる。
【実施例２】
【００１７】
図２(a)は図１(a)における第１の加算部（ＳＵＭ１）１の構成を示す回路図である。３値のサインデジット数「＋１」、「０」、「−１」に対応する電源電圧ＶＤＤ２、ＶＤＤ１、ＶＤＤ０は、例えばＶＤＤ２＝１．８Ｖ、ＶＤＤ１＝０．９Ｖ、ＶＤＤ０＝０Ｖである。
【００１８】
中間加算信号Ｓ１の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ１〜ＭＰ３の直列回路、トランジスタＭＰ４〜ＭＰ６の直列回路が、それぞれ接続されている。また、中間加算信号Ｓ１の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ１〜ＭＮ３の直列回路、トランジスタＭＮ４〜ＭＮ６の直列回路が、それぞれ接続されている。さらに、中間加算信号Ｓ１の出力端子とＶＤＤ１の電源端子との間には、トランジスタＭＰ７、ＭＰ８、ＭＮ７、ＭＮ８の直列回路が接続され、さらにトランジスタＭＰ９、ＭＮ９、ＭＰ１０，ＭＮ１０の直列回路が接続され、さらにトランジスタＭＰ１１、ＭＮ１１、ＭＰ１２，ＭＮ１２の直列回路が接続され、トランジスタＭＮ９、ＭＰ１０の共通接続点がトランジスタＭＮ１１，ＭＰ１２の共通接続点に接続されている。
【００１９】
それぞれのトランジスタのゲートに印加される信号として、Ａは前記した信号、ＡＢは信号Ａの反転信号、Ｂは前記した信号、ＢＢは信号Ｂの反転信号である。また、ＩＮＶＡＢ２１は、ＶＤＤ２とＶＤＤ１を電源電圧とする図６(a)に示す構成のトランジスタＭＰ１０１とＭＮ１０１からなるＣＭＯＳインバータにより、信号ＡＢを反転した信号である。ＩＮＶＢＢ２１も同様に信号ＢＢを反転した信号である。また、ＩＮＶＡＢ１０は、ＶＤＤ１とＶＤＤ０を電源電圧とする図６(b)に示す構成のトランジスタＭＰ１０２とＭＮ１０２からなるＣＭＯＳインバータにより、信号ＡＢを反転した信号である。ＩＮＶＢＢ１０も同様に信号ＢＢを反転した信号である。
【００２０】
図２(b)は(a)の第１の加算部（ＳＵＭ１）１の動作の真理値を示す説明図である。入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＰ１〜ＭＰ３がいずれもオンとなり中間加算信号Ｓ１は「＋１」になる。また、入力信号Ａが「０」でＢが「−１」のときも、トランジスタＭＰ４〜ＭＰ６がいずれもオンとなり中間加算信号Ｓ１は「＋１」になる。
【００２１】
入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＮ１〜ＭＮ３がいずれもオンとなり中間加算信号Ｓ１は「−１」になる。また、入力信号Ａが「０」でＢが「＋１」のときも、トランジスタＭＮ４〜ＭＮ６がいずれもオンとなり中間加算信号Ｓ１は「−１」になる。
【００２２】
入力信号ＡとＢの組み合わせがその他の場合は、トランジスタＭＰ１〜ＭＰ６，ＭＮ１〜ＭＮ６が全部オフになる。そして、入力信号Ａが「０」でＢが「０」のときは、トランジスタＭＰ７，ＭＰ８，ＭＮ７，ＭＮ８がいずれもオンして中間加算信号Ｓ１は「０」になる。入力信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＰ９，ＭＮ９，ＭＰ１０，ＭＮ１０がいずれもオンして中間加算信号Ｓ１は「０」になる。入力信号Ａが「＋１」でＢが「＋１」のときは、トランジスタＭＰ１１，ＭＮ１１，ＭＰ１２，ＭＮ１２がいずれもオンして中間加算信号Ｓ１は「０」になる。入力信号Ａが「−１」でＢが「＋１」のときは、トランジスタＭＰ９，ＭＮ９，ＭＰ１２，ＭＮ１２がいずれもオンして中間加算信号Ｓ１は「０」になる。入力信号Ａが「＋１」でＢが「−１」のときは、トランジスタＭＰ１１，ＭＮ１１，ＭＰ１０，ＭＮ１０がいずれもオンして中間加算信号Ｓ１は「０」になる。
【実施例３】
【００２３】
図３(a)は図１(a)における第１の桁上げ部（ＣＡ１）２の構成を示す回路図である。中間桁上げ信号Ｃ１の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ１３，ＭＰ１４の直列回路、トランジスタＭＰ１５〜ＭＰ１７の直列回路、トランジスタＭＰ１８〜ＭＰ２０の直列回路が、それぞれ接続されている。また、中間桁上げ信号Ｃ１の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ１３，ＭＮ１４の直列回路、トランジスタＭＮ１５〜ＭＮ１７の直列回路、トランジスタＭＮ１８〜ＭＮ２０の直列回路が、それぞれ接続されている。さらに、中間桁上げ信号Ｃ１の出力端子とＶＤＤ１の電源端子との間には、トランジスタＭＰ２１、ＭＰ２２、ＭＮ２１、ＭＮ２２の直列回路、トランジスタＭＰ２３、ＭＮ２３、ＭＰ２４、ＭＮ２４の直列回路、トランジスタＭＰ２５、ＭＮ２５、ＭＰ２６、ＭＮ２６の直列回路が、それぞれ接続されている。
【００２４】
それぞれのトランジスタのゲートに印加される信号として、Ａ，ＡＢ，Ｂ，ＢＢは前記した信号である。また、ＩＮＶＡ２１は、ＶＤＤ２とＶＤＤ１を電源電圧とする図６(c)に示す構成のトランジスタＭＰ１０３とＭＮ１０３からなるＣＭＯＳインバータにより、信号Ａを反転した信号である。ＩＮＶＢ２１も同様に信号Ｂを反転した信号である。また、ＩＮＶＡ１０は、ＶＤＤ１とＶＤＤ０を電源電圧とする図６(d)に示す構成のトランジスタＭＰ１０４とＭＮ１０４からなるＣＭＯＳインバータにより、信号Ａを反転した信号である。ＩＮＶＢ１０も同様に信号Ｂを反転した信号である。
【００２５】
図３(b)は(a)の第１の桁上げ部（ＣＡ１）２の動作の真理値を示す説明図である。入力信号ＡとＢが「＋１」のときは、トランジスタＭＰ１３とトランジスタＭＰ１４がいずれもオンとなり中間桁上げ信号Ｃ１は「＋１」になる。また、入力信号Ａが「＋１」でＢが「０」のときも、トランジスタＭＰ１５〜ＭＰ１７がいずれもオンとなり中間桁上げ信号Ｃ１は「＋１」になる。また、入力信号Ａが「０」でＢが「＋１」のときも、トランジスタＭＰ１８〜ＭＰ２０がいずれもオンとなり中間桁上げ信号Ｃ１は「＋１」になる。
【００２６】
入力信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＮ１３とトランジスタＭＮ１４がいずれもオンとなり中間桁上げ信号Ｃ１は「−１」になる。また、入力信号Ａが「−１」でＢが「０」のときも、トランジスタＭＮ１５〜ＭＮ１７がいずれもオンとなり中間桁上げ信号Ｃ１は「−１」になる。また、入力信号Ａが「０」でＢが「−１」のときも、トランジスタＭＮ１８〜ＭＮ２０がいずれもオンとなり中間桁上げ信号Ｃ１は「−１」になる。
【００２７】
入力信号ＡとＢの組み合わせがともに「０」、又は「＋１」と「−１」の組み合わせの場合は、トランジスタＭＰ１３〜ＭＰ２０，ＭＮ１３〜ＭＮ２０が全部オフになる。そして、入力信号Ａが「０」でＢが「０」のときはトランジスタＭＰ２１，ＭＰ２２，ＭＮ２１，ＭＮ２２がいずれもオンとなり中間桁上げ信号Ｃ１は「０」になる。入力信号Ａが「−１」でＢが「＋１」のときはトランジスタＭＰ２３，ＭＮ２３，ＭＰ２４，ＭＮ２４がいずれもオンとなり中間桁上げ信号Ｃ１は「０」となる。入力信号Ａが「＋１」でＢが「−１」のときはトランジスタＭＰ２５，ＭＮ２５，ＭＰ２６，ＭＮ２６がいずれもオンとなり中間桁上げ信号Ｃ１は「０」となる。
【実施例４】
【００２８】
図４(a)は図１(a)における第２，第３の加算部（ＳＵＭ２）３，５の構成を示す回路図である。加算信号Ｓ２の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ２７〜ＭＰ２９の直列回路、トランジスタＭＰ３０〜ＭＰ３２の直列回路が、それぞれ接続されている。また、加算信号Ｓ２の出力端子とＶＤＤ０の電源端子との間には、トランジスタＭＮ２７〜ＭＮ２９の直列回路、トランジスタＭＮ３０〜ＭＮ３２の直列回路が、それぞれ接続されている。さらに、加算信号Ｓ２の出力端子とＶＤＤ１の電源端子との間には、トランジスタＭＰ３３，ＭＰ３４，ＭＮ３３，ＭＮ３４の直列回路が接続され、さらにトランジスタＭＰ３５、ＭＮ３５、ＭＰ３６，ＭＮ３６の直列回路が接続され、さらにトランジスタＭＰ３７、ＭＮ３７、ＭＰ３８，ＭＮ３８の直列回路が接続され、トランジスタＭＮ３５、ＭＰ３６の共通接続点がトランジスタＭＮ３７，ＭＰ３８の共通接続点に接続されている。
【００２９】
それぞれのトランジスタのゲートに印加される信号として、Ａ、ＡＢ，Ｂ，ＢＢ，ＩＮＶＡ２１，ＩＮＶＢ２１，ＩＮＶＡ１０、ＩＮＶＢ１０は図３で説明した場合と同じである。ただし、ここにおける信号ＡとＢは、第２の加算部３の場合は図１(a)における信号Ｓ１と信号Ｃi-1に相当し、第３の加算部５の場合は信号Ｃ１と信号Ｃ２に相当する。
【００３０】
図４(b)は(a)の第２，第３の加算部（ＳＵＭ２）３，５の動作の真理値を示す説明図である。入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＰ２７〜ＭＰ２９がいずれもオンとなり加算信号Ｓ２は「＋１」になる。また、入力信号Ａが「０」でＢが「＋１」のときも、トランジスタＭＰ３０〜ＭＰ３２がいずれもオンとなり加算信号Ｓ２は「＋１」になる。
【００３１】
入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＮ２７〜ＭＮ２９がいずれもオンとなり加算信号Ｓ２は「−１」になる。また、入力信号Ａが「０」でＢが「−１」のときも、トランジスタＭＮ３０〜ＭＮ３２がいずれもオンとなり加算信号Ｓ２は「−１」になる。
【００３２】
入力信号ＡとＢの組み合わせがその他の場合は、トランジスタＭＰ２７〜ＭＰ３２，ＭＮ２７〜ＭＮ３２が全部オフになる。そして、入力信号Ａが「０」でＢが「０」のときは、トランジスタＭＰ３３，ＭＰ３４，ＭＮ３３，ＭＮ３４がいずれもオンして加算信号Ｓ２は「０」になる。また、入力信号Ａが「−１」でＢが「−１」のときは、トランジスタＭＰ３５，ＭＮ３５，ＭＰ３６，ＭＮ３６がいずれもオンして加算信号Ｓ２は「０」になる。また、入力信号Ａが「＋１」でＢが「＋１」のときは、トランジスタＭＰ３７，ＭＮ３７，ＭＰ３８，ＭＮ３８がいずれもオンして加算信号Ｓ２は「０」になる。また、入力信号Ａが「−１」でＢが「＋１」のときは、トランジスタＭＰ３５，ＭＮ３５，ＭＰ３８，ＭＮ３８がいずれもオンして加算信号Ｓ２は「０」になる。さらに、入力信号Ａが「＋１」でＢが「−１」のときは、トランジスタＭＰ３７，ＭＮ３７，ＭＰ３６，ＭＮ３６がいずれもオンして加算信号Ｓ２は「０」になる。
【実施例５】
【００３３】
図５(a)は図１(a)における桁上げ部（ＣＡ２）４の構成を示す回路図である。桁上げ信号Ｃ２の出力端子とＶＤＤ２の電源端子との間には、トランジスタＭＰ３９とＭＰ４０の直列回路が接続されている。また、桁上げ信号Ｃ２の出力端子とＶＤＤ０の電源端子との問には、トランジスタＭＮ３９とトランジスタＭＮ４０の直列回路が接続されている。さらに、桁上げ信号Ｃ２の出力端子とＶＤＤ１の電源端子との間には、トランジスタＭＮ４１とＭＮ４２の並列回路とトランジスタＭＰ４１とＭＰ４２の並列回路を直列接続した直列回路が接続されている。
【００３４】
それぞれのトランジスタのゲートに印加される信号として、ＩＮＶＡ２１，ＩＮＶＢ２１，ＩＮＶＡ１０、ＩＮＶＢ１０は図２で説明した場合と同じである。ただし、ここにおける信号ＡとＢは、図１(a)における信号Ｓ１と信号Ｃ１i-1に相当する。
【００３５】
図５(b)は(a)の第２の桁上げ部（ＣＡ２）４の動作の真理値を示す説明図である。入力信号ＡとＢが「＋１」のときは、トランジスタＭＰ３９とＭＰ４０がいずれもオンとなり桁上げ信号Ｃ２は「＋１」になる。また、入力信号ＡとＢが「−１」のときは、トランジスタＭＮ３９とＭＮ４０がいずれもオンとなり桁上げ信号Ｃ２は「−１」になる。
【００３６】
入力信号ＡとＢの組み合わせがそれ以外のときは、トランジスタＭＰ３９，ＭＰ４０，ＭＮ３９，ＭＮ４０が全部オフになる。そして、入力信号Ａが「＋１」でＢが「０」のときは、トランジスタＭＮ４１とＭＰ４２がいずれもオンして桁上げ信号Ｃ２は「０」になる。入力信号Ａが「０」でＢが「＋１」のときは、トランジスタＭＮ４１とＭＰ４１がいずれもオンして桁上げ信号Ｃ２は「０」になる。入力信号Ａが「０」でＢが「０」のときは、トランジスタＭＮ４１とＭＰ４１とＭＮ４２とＭＰ４２がいずれもオンして桁上げ信号Ｃ２は「０」になる。入力信号Ａが「０」でＢが「−１」のときは、トランジスタＭＮ４１とＭＰ４１がいずれもオンして桁上げ信号Ｃ２は「０」になる。入力信号Ａが「−１」でＢが「０」のときは、トランジスタＭＮ４２とＭＰ４２がいずれもオンして桁上げ信号Ｃ２は「０」になる。入力信号Ａが「−１」でＢが「＋１」のときは、トランジスタＭＮ４１とＭＰ４２がいずれもオンして桁上げ信号Ｃ２は「０」になる。入力信号Ａが「＋１」でＢが「−１」のときは、トランジスタＭＮ４２とＭＰ４１がいずれもオンして桁上げ信号Ｃ２は「０」になる。
【図面の簡単な説明】
【００３７】
【図１】(a)は実施例１のＣＭＯＳ加算器のブロック図、(b)はその動作時の真理値を示す説明図である。
【図２】(a)は実施例２の第１の加算部（ＳＵＭ１）１のブロック図、(b)はその動作時の真理値を示す説明図である。
【図３】(a)は実施例３の第１の桁上げ部（ＣＡ１）２のブロック図、(b)はその動作時の真理値を示す説明図である。
【図４】(a)は実施例４の第２，第３の加算部（ＳＵＭ２）３，５のブロック図、(b)はその動作時の真理値を示す説明図である。
【図５】(a)は実施例５の第２の桁上げ部（ＣＡ２）４のブロック図、(b)はその動作時の真理値を示す説明図である。
【図６】(a)〜(d)はＣＭＯＳインバータの回路図である。
【符号の説明】
【００３８】
１：第１の加算部（ＳＵＭ１）
２：第１の桁上げ部（ＣＡ１）
３：第２の加算部（ＳＵＭ２）
４：第２の桁上げ部（ＣＡ２）
５：第３の加算部（ＳＵＭ２）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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