(57)【要約】【課題】  オフリーク電流を確実に抑制し、かつ、アクセスを高速化する。【解決手段】  ビット線のプリチャージ期間で、ワード線１４２が選択信号ＸＷ０によって選択されるまでの間は、ＮＭＯＳトランジスタ３１３がＯＮになってワード線１４２が接地レベルにされる。したがって、ワード線１４２が選択される場合には速やかにＶＩＮＴレベルに引き上げられる。一方、非選択となるワード線１４２は、センスアンプが動作する期間には、ＮＭＯＳトランジスタ３１４がＯＮになって、ワード線１４２が負電位（ＶＮＢ）に引き下げられる。したがって、アクセストランジスタのオフリーク電流が低減され、メモリセルのデータ保持特性が向上する。【選択図】図２
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【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
それぞれ対応するワード線に選択時電源電位源が接続された場合にオン状態になる複数のアクセススイッチング素子とを有する半導体記憶装置であって、
非選択の上記ワード線に、２種類の電源電位源が切り替えられて接続されるように構成されていることを特徴とする半導体記憶装置。
【請求項２】
請求項１の半導体記憶装置であって、
上記２種類の電源電位源の電位は、第１の電位、および上記第１の電位と上記選択時電源電位源の電位との間の第２の電位であり、
選択されるワード線への上記選択時電源電位源の接続が開始される以前に、上記ワード線に上記第２の電位の電源電位源が接続されるとともに、
選択されるワード線への上記選択時電源電位源の接続が開始された後に、上記非選択のワード線に上記第１の電位の電源電位源が切り替えられて接続されるように構成されていることを特徴とする半導体記憶装置。
【請求項３】
請求項２の半導体記憶装置であって、
上記アクセススイッチング素子がＮ型トランジスタであって上記第１の電位が第２の電位よりも低い電位であるか、または上記アクセススイッチング素子がＰ型トランジスタであって上記第１の電位が第２の電位よりも高い電位であることを特徴とする半導体記憶装置。
【請求項４】
請求項３の半導体記憶装置であって、
上記第２の電位は接地電位であって、上記第１の電位と第２の電位との電位差の絶対値が、上記アクセススイッチング素子の閾値電圧よりも低いことを特徴とする半導体記憶装置。
【請求項５】
請求項３の半導体記憶装置であって、
上記ビット線に生じる電位差の増幅動作が行われる期間に、上記非選択のワード線に上記第１の電位の電源電位源が接続されるように構成されていることを特徴とする半導体記憶装置。
【請求項６】
請求項５の半導体記憶装置であって、
それぞれ各ワード線と上記第１の電位の電源電位源とを断接する複数の第１のスイッチング素子と、
それぞれ各ワード線と上記第２の電位の電源電位源とを断接する複数の第２のスイッチング素子とを備え、
上記第１のスイッチング素子は、対応するワード線が非選択で、かつ、上記増幅動作が行われている期間にオン状態になる一方、
上記第２のスイッチング素子は、対応するワード線が非選択で、かつ、上記ビット線へのプリチャージ動作が行われている期間にオン状態になることを特徴とする半導体記憶装置。
【請求項７】
請求項３の半導体記憶装置であって、
上記ビット線へのプリチャージ動作が行われていない期間に、上記非選択のワード線に上記第１の電位の電源電位源が接続されるように構成されていることを特徴とする半導体記憶装置。
【請求項８】
請求項７の半導体記憶装置であって、
それぞれ各ワード線と上記第１の電位の電源電位源とを断接する複数の第１のスイッチング素子と、
それぞれ各ワード線と上記第２の電位の電源電位源とを断接する複数の第２のスイッチング素子とを備え、
上記第１のスイッチング素子は、対応するワード線が非選択で、かつ、上記プリチャージ動作が行われていない期間にオン状態になる一方、
上記第２のスイッチング素子は、対応するワード線が非選択で、かつ、上記プリチャージ動作が行われている期間にオン状態になることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等の半導体記憶装置に関するものである。
【背景技術】
【０００２】
例えばＤＲＡＭにおいては、ワード線に選択的に所定の電圧を印加して、そのワード線にゲートが接続されたアクセストランジスタをＯＮ状態にすることにより、キャパシタに蓄積された電荷に応じてビット線に生じる電位差をセンスアンプで増幅して記憶データを読み出し、またはビット線に書き込みデータに応じた電圧を印加してキャパシタに電荷を蓄積させ、データを書き込むようになっている。一方、非選択のワード線、すなわち上記所定の電圧が印加されない（例えば０Ｖが印加される）ワード線にゲートが接続されたアクセストランジスタはＯＦＦ状態になるため、キャパシタに蓄積されている電荷は維持される。
【０００３】
ところが、ワード線に０Ｖの電圧が印加されたとしても、アクセストランジスタは必ずしも完全にＯＦＦになるとは限らず、オフリーク電流が流れると、データ保持特性が低下する。この問題点は、近年、動作電圧の低電圧化によるトランジスタの閾値電圧の低下に伴って一層顕著なものとなっている。そこで、データ保持特性を向上させるために、非選択のワード線に負の電圧を印加する技術が提案されている（例えば、特許文献１参照）。
【特許文献１】特開平８−６３９６４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記のように非選択のワード線に負の電圧が印加されていると、そのワード線に所定の電圧が印加されて選択される場合に、ワード線の電圧が印加された電圧まで立ち上がるのに要する時間が長くかかることになる。したがって、メモリアクセスの高速化を図ることが困難であるという問題点を有していた。
【０００５】
本発明は、上記の点に鑑み、オフリーク電流を確実に抑制することが容易にでき、しかも、アクセスの高速化も容易に図り得るようにすることを目的としている。
【課題を解決するための手段】
【０００６】
上記の点に鑑み、請求項１の発明は、
複数のワード線と、
複数のビット線と、
それぞれ対応するワード線に選択時電源電位源が接続された場合にオン状態になる複数のアクセススイッチング素子とを有する半導体記憶装置であって、
非選択の上記ワード線に、２種類の電源電位源が切り替えられて接続されるように構成されていることを特徴とする。
【０００７】
また、請求項２の発明は、
請求項１の半導体記憶装置であって、
上記２種類の電源電位源の電位は、第１の電位、および上記第１の電位と上記選択時電源電位源の電位との間の第２の電位であり、
選択されるワード線への上記選択時電源電位源の接続が開始される以前に、上記ワード線に上記第２の電位の電源電位源が接続されるとともに、
選択されるワード線への上記選択時電源電位源の接続が開始された後に、上記非選択のワード線に上記第１の電位の電源電位源が切り替えられて接続されるように構成されていることを特徴とする。
【０００８】
また、請求項３の発明は、
請求項２の半導体記憶装置であって、
上記アクセススイッチング素子がＮ型トランジスタであって上記第１の電位が第２の電位よりも低い電位であるか、または上記アクセススイッチング素子がＰ型トランジスタであって上記第１の電位が第２の電位よりも高い電位であることを特徴とする。
【０００９】
これらにより、ワード線が選択される際には、速やかに選択時電源電位になるようにしてアクセスが高速に行われるようにする一方、非選択のワード線には逆バイアス電位にしてオフリーク電流を低減し、ＤＲＡＭのデータ保持特性を向上させることなどが容易にできる。
【００１０】
また、請求項４の発明は、
請求項３の半導体記憶装置であって、
上記第２の電位は接地電位であって、上記第１の電位と第２の電位との電位差の絶対値が、上記アクセススイッチング素子の閾値電圧よりも低いことを特徴とする。
【００１１】
これにより、アクセススイッチング素子の劣化を防止して信頼性を高めることが容易にできる。
【００１２】
また、請求項５の発明は、
請求項３の半導体記憶装置であって、
上記ビット線に生じる電位差の増幅動作が行われる期間に、上記非選択のワード線に上記第１の電位の電源電位源が接続されるように構成されていることを特徴とする。
【００１３】
また、請求項６の発明は、
請求項５の半導体記憶装置であって、
それぞれ各ワード線と上記第１の電位の電源電位源とを断接する複数の第１のスイッチング素子と、
それぞれ各ワード線と上記第２の電位の電源電位源とを断接する複数の第２のスイッチング素子とを備え、
上記第１のスイッチング素子は、対応するワード線が非選択で、かつ、上記増幅動作が行われている期間にオン状態になる一方、
上記第２のスイッチング素子は、対応するワード線が非選択で、かつ、上記ビット線へのプリチャージ動作が行われている期間にオン状態になることを特徴とする。
【００１４】
また、請求項７の発明は、
請求項３の半導体記憶装置であって、
上記ビット線へのプリチャージ動作が行われていない期間に、上記非選択のワード線に上記第１の電位の電源電位源が接続されるように構成されていることを特徴とする。
【００１５】
また、請求項８の発明は、
請求項７の半導体記憶装置であって、
それぞれ各ワード線と上記第１の電位の電源電位源とを断接する複数の第１のスイッチング素子と、
それぞれ各ワード線と上記第２の電位の電源電位源とを断接する複数の第２のスイッチング素子とを備え、
上記第１のスイッチング素子は、対応するワード線が非選択で、かつ、上記プリチャージ動作が行われていない期間にオン状態になる一方、
上記第２のスイッチング素子は、対応するワード線が非選択で、かつ、上記プリチャージ動作が行われている期間にオン状態になることを特徴とする。
【００１６】
これらにより、ワード線の電位を前記のように制御することが容易にできる。
【発明の効果】
【００１７】
本発明によれば、アクセストランジスタの閾値電圧が低いような場合でも、オフリーク電流を確実に抑制することが容易にでき、しかも、アクセスの高速化も容易に図ることができる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００１９】
《発明の実施形態１》
半導体記憶装置であるＤＲＡＭ１００には、図１に示すように、記憶回路１０１と、電源回路２０１とが設けられている。
【００２０】
上記記憶回路１０１は、メモリセルアレイ１１１、センスアンプ１１２、プリチャージ・イコライズ回路１１３、ローアドレスバッファ１２１、ローデコーダ１２２、ワードドライバ１２３、カラムアドレスバッファ１３１、カラムデコーダ１３２、データＩ／Ｏバッファ１３３、およびリードライトアンプ１３４を備えて構成されている。上記メモリセルアレイ１１１は、キャパシタ１４１ａとアクセストランジスタ１４１ｂとから成るメモリセル１４１、ワード線１４２、およびビット線１４３ａと反転ビット線１４３ｂとが対になったビット線ペア１４３を有している。上記各回路を構成するトランジスタとしては、例えばＭＩＳ（Metal Insulator Semiconductor）型のトランジスタが用いられる。
【００２１】
上記電源回路２０１は、上記各部に次のような電圧を供給するようになっている。
【００２２】
ＶＩＮＴ：ワードドライバ１２３に供給される、外部電源電圧から昇圧された電圧
ＶＤＤ  ：センスアンプ１１２、およびＤＲＡＭ１００の動作を制御する動作制御回路（例えばローデコーダ１２２）等に供給される電圧
ＶＢＰ  ：ビット線１４３ａ・１４３ｂをプリチャージするためにプリチャージ・イコライズ回路１１３に供給される例えばほぼＶＤＤ／２に等しい電圧
ＶＣＰ  ：各キャパシタ１４１ａの共通対電極に供給される電圧
ＶＢＢ  ：アクセストランジスタ１４１ｂの基板に供給される電圧
ＶＮＢ  ：ワードドライバ１２３に供給され、リーク電流を低減するために、ローアドレスに基づいて選択されないワード線１４２に印加されるネガティブバイアス電圧。
【００２３】
また、上記記憶回路１０１のセンスアンプ１１２は、センス信号ＳＥがＶＤＤレベルの場合に、ビット線１４３ａ・１４３ｂの電圧差を増幅するようになっている。
【００２４】
プリチャージ・イコライズ回路１１３は、上記センス信号ＳＥがＶＤＤレベルになるのに先立ってプリチャージ信号ＰＲがＶＤＤレベルになるのに応じて、ビット線１４３ａ・１４３ｂの電圧を共にＶＢＰレベルにするようになっている。
【００２５】
ワードドライバ１２３は、ローデコーダ１２２によるローアドレスのデコード結果に応じて、何れかのワード線１４２に選択的に電圧ＶＩＮＴを印加するようになっている。このワードドライバ１２３は、具体的には、例えば１本のワード線１４２に対する回路を図２に示すように、レベルシフタ回路３１１と、ＰＭＯＳトランジスタ３１２（ＰＭＯＳ：Ｐ型 Metal Oxide Semiconductor）と、２つのＮＭＯＳトランジスタ３１３・３１４（ＮＭＯＳ：Ｎ型 Metal Oxide Semiconductor）と、ＡＮＤ回路３１６と、ＮＯＴ回路３１７とを有し、ワード線１４２が選択される場合に電圧ＶＩＮＴを印加する一方、非選択の場合にはネガティブバイアス電圧ＶＮＢを印加するようになっている。また、上記ワード線１４２は、選択が開始される以前には、ＶＳＳレベル（接地レベル）にされるようになっている。
【００２６】
より詳しくは、上記レベルシフタ回路３１１は、ローデコーダ１２２によるローアドレスのデコード結果によって、ワード線１４２の選択されることが示されている場合（選択信号ＸＷ０がＶＤＤレベルになった場合）に上記選択信号ＸＷ０のレベルをＶＩＮＴレベルに変換し、ＰＭＯＳトランジスタ３１２のゲートに入力するようになっている。
【００２７】
ＰＭＯＳトランジスタ３１２は、上記レベルシフタ回路３１１からゲートに入力される信号に応じて、ワード線１４２の選択されることが示されている場合に、電圧ＶＩＮＴをワード線１４２に出力するようになっている。すなわち、ワード線１４２は、選択信号ＸＷ０がＶＤＤレベルになった場合に、ＶＩＮＴレベルにされるようになっている。
【００２８】
ＮＭＯＳトランジスタ３１３は、プリチャージ信号ＰＲがＶＤＤレベルの場合にＯＮになって、ワード線１４２をＶＳＳレベルにするようになっている。
【００２９】
一方、ＮＭＯＳトランジスタ３１４は、上記選択信号ＸＷ０がＶＳＳレベルで、センス信号ＳＥがＶＤＤレベルの場合にＯＮになって、ワード線１４２を接地レベルよりも低いＶＮＢレベルにするようになっている。ここで、上記ＶＮＢレベルは、アクセストランジスタ１４１ｂとして例えば上記のようにＮＭＯＳトランジスタが用いられる場合には、低いほどアクセストランジスタ１４１ｂのオフリーク電流を低減できるが、信頼性の向上やＮＭＯＳトランジスタ３１３が不用意にＯＮになるのを防止する観点からは、ＶＮＢレベルの絶対値がアクセストランジスタ１４１ｂやＮＭＯＳトランジスタ３１３の閾値電圧よりも低いことが好ましい。
【００３０】
次に、上記のように構成されたＤＲＡＭ１００の動作について、図３に示すように、（１）選択信号ＸＷ０がＶＤＤレベルになってワード線１４２が選択される場合、（２）選択信号ＸＷ０がＶＳＳレベルになってワード線１４２が非選択にされる場合に分けて説明する。
【００３１】
（１）選択信号ＸＷ０がＶＤＤレベルになる場合
（期間ａ）  プリチャージ信号ＰＲがＶＤＤレベルになると、プリチャージ・イコライズ回路１１３によってビット線１４３ａ・１４３ｂの電圧がＶＢＰレベルにされる。このとき、ＮＭＯＳトランジスタ３１３がＯＮになり、ワード線１４２の電圧は確実にＶＳＳレベルにされる。
【００３２】
（期間ｂ）  プリチャージ信号ＰＲがＶＳＳレベルになるとＮＭＯＳトランジスタ３１３はＯＦＦになり、選択信号ＸＷ０がＶＤＤレベルになると、ワード線１４２の電圧も上昇し始める。このとき、ワード線１４２の電圧は、上記のように（期間ａ）でＶＳＳレベルにされているので、ＶＮＢレベルになっていた場合よりも速やかに上昇する。
【００３３】
（期間ｃ）  ワード線１４２の電圧が所定の閾値電圧を超えるとアクセストランジスタ１４１ｂがＯＮになり、ビット線１４３ａ・１４３ｂの電圧はキャパシタ１４１ａに蓄積されている電荷に応じた電圧になる。
【００３４】
（期間ｄ）  センス信号ＳＥがＶＤＤレベルになると、ビット線１４３ａ・１４３ｂの電圧差がセンスアンプ１１２によって増幅され、ビット線１４３ａ・１４３ｂがそれぞれＶＤＤレベルまたはＶＳＳレベルになって、キャパシタ１４１ａに蓄積されていた電荷に応じたデータがデータＩ／Ｏバッファ１３３から出力される。
【００３５】
（２）選択信号ＸＷ０がＶＳＳレベルのままの場合
（期間ａ）  選択信号ＸＷ０がＶＳＳレベルに戻るとともに、上記（１）の（期間ａ）と同様に、プリチャージ信号ＰＲがＶＤＤレベルになると、ビット線１４３ａ・１４３ｂの電圧がＶＢＰレベルにされるとともに、ＮＭＯＳトランジスタ３１３がＯＮになり、ワード線１４２の電圧は確実にＶＳＳレベルになる。
【００３６】
（期間ｂ）  その後、選択信号ＸＷ０がＶＤＤレベルにならなければ、ＰＭＯＳトランジスタ３１２はＯＦＦ状態に保たれ、ワード線１４２はＶＳＳレベルに保たれる。
【００３７】
（期間ｃ）  選択信号ＸＷ０はＶＳＳレベルなのでワード線１４２の電圧はＶＳＳレベルに維持される。一方、このとき、上記（１）の（期間ｃ）と同様に他のワード線（例えば図１のワード線１４２’）に対応する選択信号ＸＷ０がＶＤＤレベルになると、アクセストランジスタ１４１ｂ’がＯＮになり、ビット線１４３ａ・１４３ｂの電圧はキャパシタ１４１ａ’に蓄積されている電荷に応じた電圧になる。
【００３８】
（期間ｄ）  センス信号ＳＥがＶＤＤレベルになると、上記（１）の（期間ｄ）と同様にビット線１４３ａ・１４３ｂの電圧差がセンスアンプ１１２によって増幅され、キャパシタ１４１ａ’に蓄積されていた電荷に応じたデータがデータＩ／Ｏバッファ１３３から出力される。このとき、ワード線１４２の電圧は、選択信号ＸＷ０がＶＳＳレベルの状態でセンス信号ＳＥがＶＤＤレベルになるのでＮＭＯＳトランジスタ３１４がＯＮになることにより、ＶＮＢレベルに引き下げられる。そこで、ワード線１４２に接続されているアクセストランジスタ１４１ｂのオフリーク電流は小さく抑えられる。したがって、キャパシタ１４１ａに蓄積されている電荷の変動が小さく抑えられるので、データ保持特性が向上する。
【００３９】
《発明の実施形態２》
実施形態２の半導体記憶装置であるＤＲＡＭには、上記ワードドライバ１２３に代えて、図４に示すようなワードドライバ４２３が用いられている。このワードドライバ４２３には、実施形態１におけるワードドライバ１２３のＡＮＤ回路３１６およびＮＯＴ回路３１７に代えて、ＮＯＲ回路４１６が設けられている。その他の構成要素は前記実施形態１と同じであり、同一の符号を付して説明を省略する。
【００４０】
ＮＭＯＳトランジスタ３１３は、プリチャージ信号ＰＲによって制御され、ＯＮ／ＯＦＦ動作タイミングは実施形態１と同じである。一方、ＮＭＯＳトランジスタ３１４は、上記ＮＯＲ回路４１６によって制御され、図５に示すように、選択信号ＸＷ０がＶＳＳレベルのままである場合（ワード線１４２が非選択の場合）に、プリチャージ信号ＰＲがＶＳＳレベルの間、ワード線１４２をＶＮＢレベルに引き下げるようになっている。
【００４１】
上記のように構成される場合も、ワード線１４２の電圧は、プリチャージ期間（プリチャージ信号ＰＲがＶＤＤレベル）で選択信号ＸＷ０がＶＳＳレベルの間には確実にＶＳＳレベルにされる（例えば（１）の期間ａ）ので、そのワード線１４２が選択される場合に速やかに電圧が上昇する。一方、選択信号ＸＷ０がＶＳＳレベルで、プリチャージ以外の期間（プリチャージ信号ＰＲがＶＳＳレベル）の場合には、ワード線１４２の電圧はＶＮＢレベルに引き下げられ（（２）の期間ｄ）、アクセストランジスタ１４１ｂのオフリーク電流が抑えられてデータ保持特性が向上する。特に、上記ワード線１４２の電圧が引き下げられる期間は前記実施形態１よりも長いので、データ保持特性をより向上させることができる。
【００４２】
なお、上記の例では、記憶データが読み出される場合についてだけ説明したが、書き込みが行われる場合でも、同じようにワード線１４２が駆動されるようにすればよい。
【００４３】
また、アクセストランジスタ１４１ｂとしてＮＭＯＳトランジスタが用いられる例を示したが、これに限らず、ＰＭＯＳトランジスタを用いる場合でも、本発明を適用することができる。すなわち、ＰＭＯＳトランジスタが用いられる場合には、非選択となるワード線に印加される電圧を、例えばプリチャージ期間よりもセンスアンプが動作している期間またはプリチャージ以外の期間の方が高くなるようにすればよい。
【００４４】
また、実施形態１のワードドライバ１２３にはＡＮＤ回路３１６が用いられる一方、実施形態２のワードドライバ４２３にはＮＯＲ回路４１６が用いられる例を示したが、これらに限らず、実質的にワード線１４２の電位が同様に制御されるようにすればよい。
【００４５】
また、ワード線１４２をＶＳＳレベルやＶＮＢレベルに制御するために、選択信号ＸＷ０とプリチャージ信号ＰＲと、またはさらにセンス信号ＳＥが用いられる例を示したが、これらに限らず、例えば、選択される（電圧ＶＩＮＴが印加される）ワード線１４２の電位が立ち上がる前に接地レベルにされ、非選択にされるワード線１４２の電位が、非選択にされることが確定した後にＶＮＢレベルにされるようにすればよく、そのようなタイミングの制御ができる信号であれば、種々の信号を用いてもよい。すなわち、上記のような条件を満たす範囲で、非選択にされるワード線１４２がＶＮＢレベルになる期間をより長くしたり、選択されたワード線１４２の電位が低下した後（電圧ＶＩＮＴの印加が停止された後）にも一旦ＶＮＢレベルにされるようにしたりしてもよい。その場合、ワード線１４２の電位が接地レベルになってから、または十分に低下してから負電源（ＶＮＢ）に接続されるようにすれば、負電源の容量を小さく抑えることができる。
【００４６】
また、上記の例では半導体記憶装置がＤＲＡＭである場合について説明したが、これに限らず、ワード線に接続されたスイッチング素子を有する半導体記憶装置であれば、上記のようなメカニズムによりオフリーク電流を低減し、かつ、アクセスの高速化を図ることができる。
【産業上の利用可能性】
【００４７】
本発明にかかる半導体記憶装置は、アクセストランジスタの閾値電圧が低いような場合でも、オフリーク電流を確実に抑制することが容易にでき、しかも、アクセスの高速化も容易に図ることができる効果を有し、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）等の半導体記憶装置等として有用である。
【図面の簡単な説明】
【００４８】
【図１】実施形態１のＤＲＡＭ１００の構成を示す回路図である。
【図２】同、ワードドライバ１２３の具体的な構成を示す回路図である。
【図３】同、各信号の変化を示すタイミングチャートである。
【図４】実施形態２のワードドライバ４２３の具体的な構成を示す回路図である。
【図５】同、各信号の変化を示すタイミングチャートである。
【符号の説明】
【００４９】
１００      ＤＲＡＭ
１０１      記憶回路
１１１      メモリセルアレイ
１１２      センスアンプ
１１３      プリチャージ・イコライズ回路
１２１      ローアドレスバッファ
１２２      ローデコーダ
１２３      ワードドライバ
１３１      カラムアドレスバッファ
１３２      カラムデコーダ
１３３      データＩ／Ｏバッファ
１３４      リードライトアンプ
１４１      メモリセル
１４１ａ    キャパシタ
１４１ａ’  キャパシタ
１４１ｂ    アクセストランジスタ
１４１ｂ’  アクセストランジスタ
１４２      ワード線
１４２’    ワード線
１４３      ビット線ペア
１４３ａ    ビット線
１４３ｂ    反転ビット線
２０１      電源回路
３１１      レベルシフタ回路
３１２      ＰＭＯＳトランジスタ
３１３      ＮＭＯＳトランジスタ
３１４      ＮＭＯＳトランジスタ
３１６      ＡＮＤ回路
３１７      ＮＯＴ回路
４１６      ＮＯＲ回路
４２３      ワードドライバ
ＸＷ０      選択信号
【図１】
2005222620.tif 000003
【図２】
2005222620.tif 000004
【図３】
2005222620.tif 000005
【図４】
2005222620.tif 000006
【図５】
2005222620.tif 000007