(57)【要約】【課題】  本発明は、再配線層のパターン配線間の絶縁抵抗の低下を抑えることができる半導体パッケージの製造方法及びパターン配線間の絶縁抵抗が高い半導体パッケージを提供する。【解決手段】  本発明は、電極２１が設けられたウェハ２上に形成された絶縁層３と、再配線層７と、ウェハ２，絶縁層３，再配線層７を封止する封止層とを少なくとも備えた半導体パッケージの製造方法であって、再配線層７を形成するにあたって、絶縁層３のうち、再配線層７を形成する領域に開口部が設けられた第１のレジスト膜４を形成する第一の工程と、少なくとも開口部を介して露出した絶縁層３上にシード層５を形成する第二の工程と、再配線層７を形成する領域に開口部が設けられた第２のレジスト膜６を形成する第三の工程とを順次行った後に、第１のレジスト膜４，シード層５，第２のレジスト膜６が形成された状態で、シード層５上に再配線層７を形成する構成とする。【選択図】  図５
2005129862.tif 000002
【特許請求の範囲】
【請求項１】
電極（２１，１２１）が設けられたウェハ（２，１０２，２０２）上に形成された絶縁層（３，１０３，２０３）と、前記電極に接続された再配線層（７，１０７，２０７）と、前記ウェハ，前記絶縁層，及び前記再配線層を封止する封止層（８，１０８）とを少なくとも備えた半導体パッケージ（１，１０１）の製造方法であって、
前記再配線層を形成するにあたって、予め、前記絶縁層のうち、前記再配線層を形成する領域に開口部（４１，１４１）が設けられた第１のレジスト膜（４，１０４）を形成する第一の工程と、
少なくとも前記開口部を介して露出した前記絶縁層上にシード層（５，１０５，２０５）を形成する第二の工程と、
前記再配線層を形成する領域に開口部（６１，１６１）が設けられた第２のレジスト膜（６，１０６）を形成する第三の工程とを順次行った後に、
前記第１のレジスト膜，前記シード層，前記第２のレジスト膜が形成された状態で、前記シード層上に再配線層を形成することを特徴とする半導体パッケージの製造方法。
【請求項２】
前記第一の工程と前記第二の工程において、前記第２のレジスト膜の開口部が、前記第１のレジスト膜の開口部よりも大きくなるように、前記第１のレジスト膜と前記第２のレジスト膜を形成することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項３】
前記第一の工程と前記第二の工程において、前記第２のレジスト膜の厚さが、前記第１のレジスト膜の厚さよりも薄くなるように、前記第１のレジスト膜と前記第２のレジスト膜を形成することを特徴とする請求項１に記載の半導体パッケージの製造方法。
【請求項４】
電極（２１，１２１）が設けられたウェハ（２，１０２，２０２）上に形成された絶縁層（３，１０３，２０３）と、前記電極に接続されかつシード層（５，１０５，２０５）上に形成された再配線層（７，１０７，２０７）と、前記ウェハ，前記絶縁層，及び前記再配線層を封止する封止層（８，１０８）とを少なくとも備えた半導体パッケージ（１，１０１）であって、
前記再配線層の各パターン配線（７１，１７１，２７１）の側面の少なくとも一部が、前記シード層によって被覆されていることを特徴とする半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハレベルＣＳＰによる半導体パッケージの製造方法及び半導体パッケージに関する。
【背景技術】
【０００２】
近年、半導体パッケージの小型化を実現するための技術として、ウェハレベルＣＳＰ（ＷＬ−ＣＳＰ；Wafer Level Chip Size/Scale Package）が提案されている。このＷＬ−ＣＳＰは、チップを切断することなくウェハごと樹脂封止されたパッケージである。
この半導体パッケージ（ＷＬ−ＣＳＰ）の製造工程では、シリコンウェハをチップに切断することなく、シリコンウェハ上に、絶縁樹脂層，再配線層，封止層，半田バンプを順次形成し、ウェハのまま一括してパッケージング（樹脂封止）までを行う。
このようにして形成されたシリコンウェハをダイシングすることによってチップ化されるため、ダイシングによって得られた半導体チップの大きさが半導体パッケージの大きさとなる。このため、従来のようにパッケージの周辺部にリード等を新たに設ける必要がなく、半導体チップの小型化、軽量化が実現できる。
【０００３】
図１５乃至図１９は、従来の半導体パッケージの製造方法を工程順に示す断面図である。
複数の集積回路（IC：Integrated Circuitとも言う。）とその電極３２１とが設けられたＳｉ等の半導体ウェハ３０２を用意する。そして、フォトリソグラフィ技術等により、電極３２１に整合する領域に開口部３３１が設けられた樹脂製の絶縁層３０３を半導体ウェハ３０２の上面３２２上に形成する（図１５御参照。）。
そして、電解めっき用の薄いシード層３０５を半導体ウェハ３０２全面、すなわち絶縁層３０３全面と電極３２１に形成する（図１６御参照。）。このシード層３０５上に、フォトリソグラフィー技術によりレジスト膜３００をパターン形成する（図１７御参照。）。
【０００４】
次に、Ｃｕ等の金属から構成された導電層である再配線層３０７を電解メッキ法等により形成する（図１８御参照。）。
この再配線層３０７の形成後、ディップ法や酸素プラズマＲＩＥ法等によって、レジスト膜３００を除去し、更に不要なシード層３０５を除去する。以上により、絶縁層３０３に設けられた開口部３３１を介して、電極３２１に電気的に接続された再配線層３０７が形成される（図１９御参照。）。
次に、再配線層３０７のうち半田バンプ（図示省略）を設ける領域に開口部を有し、かつ集積回路，絶縁層３０３，再配線層３０７を封止するように表面保護用の絶縁層である封止層を形成する（図示省略。）。
以上により、半導体パッケージが形成され、半導体ウェハ３０２のダイシングを行うことによって、チップ化される。
上述した半導体パッケージ（ＷＬ−ＣＳＰ）の製造方法としては、以下の特許文献１乃至３等がある。
【特許文献１】特開２０００−３５３７６３号公報
【特許文献２】国際公開第００／０７７８４３号パンフレット
【特許文献３】国際公開第００／０７７８４４号パンフレット
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記した従来の半導体パッケージの製造方法では、樹脂製の絶縁層３０３とシード層３０５間にて反応層３０９（図１６乃至１８では図示省略。）が形成され、この反応層３０９がシード層３０５を除去する際、完全に除去されずに、図１９に示されたように絶縁層３０３上に残存する場合がある。
前記反応層３０９は、絶縁層３０３とシード層３０５との反応生成物であり、シード層３０５を構成する金属を含有しており、絶縁抵抗値が絶縁層３０３に比べて低くなっている。
シード層３０５は絶縁層３０３の表面３３２全面に形成されるため、反応層３０９が絶縁層３０３の表面３３２全面に生成することになる。このため、再配線層３０７の各パターン配線３７１が反応層３０９を介して接続された状態となる。これにより、各パターン配線３７１間には、反応層３０９を介して電流が流れ、半導体パッケージに不具合が生じてしまう場合があった。
【０００６】
本発明の目的は、上記した事情に鑑みなされたものである。すなわち絶縁層上のうち、再配線層のパターン配線間に反応層が残存せず、再配線層のパターン配線間の絶縁抵抗の低下を抑えることができる半導体パッケージの製造方法、及びパターン配線間の絶縁抵抗が高く、不具合の発生が抑えられた半導体パッケージを提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記課題を解決するために、本発明は、以下の構成を提供するものである。
本発明の半導体パッケージの製造方法によれば、電極が設けられたウェハ上に形成された絶縁層と、前記電極に接続された再配線層と、前記ウェハ，前記絶縁層，及び前記再配線層を封止する封止層とを少なくとも備えた半導体パッケージの製造方法であって、前記再配線層を形成するにあたって、予め、前記絶縁層のうち、前記再配線層を形成する領域に開口部が設けられた第１のレジスト膜を形成する第一の工程と、少なくとも前記開口部を介して露出した前記絶縁層上にシード層を形成する第二の工程と、前記再配線層を形成する領域に開口部が設けられた第２のレジスト膜を形成する第三の工程とを順次行った後に、前記第１のレジスト膜，前記シード層，前記第２のレジスト膜が形成された状態で、前記シード層上に再配線層を形成することを特徴とする。
これにより、絶縁層の表面には、再配線層を形成する領域にのみシード層を形成することができる。
【０００８】
かかる半導体パッケージの製造方法の構成において、前記第一の工程と前記第二の工程において、前記第２のレジスト膜の開口部が、前記第１のレジスト膜の開口部よりも大きくなるように、前記第１のレジスト膜と前記第２のレジスト膜を形成することを特徴とする。
これにより、パターン配線を、その断面形状がＴ字状であり、かつその配線幅が配線上面側よりも絶縁層との接触面側の方が狭い形状となるように形成できる。
前記パターン配線のうち、配線幅が狭く、側面が窪んだ部分（絶縁層との接触面側）に封止層を構成する樹脂が入り込むため、封止層と絶縁層との接触面積や、封止層とパターン配線との接触面積を大きくとることができる。
このため、実装基板とＳｉウェハの熱膨張係数の差によって発生する半導体パッケージの歪を、封止層によって、封止層と絶縁層との接触面や封止層とパターン配線との接触面を介して効率良く緩和させることができる。
【０００９】
かかる半導体パッケージの製造方法の構成において、前記第一の工程と前記第二の工程において、前記第２のレジスト膜の厚さが、前記第１のレジスト膜の厚さよりも薄くなるように、前記第１のレジスト膜と前記第２のレジスト膜を形成することを特徴とする。
これにより、再配線層のうち、第１のレジスト膜の開口部内で形成された部分の割合を大きくすることができ、パターン配線の外周面の大部分が、シード層によって被覆された状態とすることができる。
このため、例えばシード層として耐マイグレーションの高い材料を選択することによって、隣接するパターン配線間のマイグレーションを抑制することができる。
また、再配線層を形成する際、再配線層となる金属層を、絶縁層上のシード層からだけでなく、第１のレジスト膜の開口部の内側面のシード層からも活発に成長させることができ、めっきの成長速度が速く、短時間で再配線層を形成させることができる。
【００１０】
本発明の半導体パッケージによれば、電極が設けられたウェハ上に形成された絶縁層と、前記電極に接続されかつシード層上に形成された再配線層と、前記ウェハ，前記絶縁層，及び前記再配線層を封止する封止層とを少なくとも備えた半導体パッケージであって、前記再配線層の各パターン配線の側面の少なくとも一部が、前記シード層によって被覆されていることを特徴とする。
これにより、パターン配線と封止層とが直接、接触する接触面積を低減できる。
【発明の効果】
【００１１】
本発明の半導体パッケージの製造方法によれば、シード層と絶縁層間に生成する反応層は、絶縁層と再配線層との接触面、すなわち絶縁層の表面のうち再配線層が形成された領域にのみ存在することになり、絶縁層の表面のうち、隣接する再配線層の各パターン配線間に反応層が生成して残存することがなく、反応層を介して隣接するパターン配線間に電流（リーク電流）が流れることをほぼ無くすることができる。
【００１２】
本発明の半導体パッケージによれば、パターン配線を構成するＣｕなどの金属材料と、封止層を構成する樹脂との間で発生するマイグレーションを抑制できる。
【発明を実施するための最良の形態】
【００１３】
［第１の実施形態］
図１乃至図９は、本実施形態の半導体パッケージ１の製造方法を工程順に示す断面図である。
まず、集積回路（図示せず）とその電極２１、例えば複数の電極２１が設けられた半導体ウェハ２の全面（上面２２の全面）にＳｉＮ等のパッシベーション膜（図示せず）が直接形成されたものを準備し、このパッシベーション膜の電極２１に整合する位置に開口部を形成し、電極２１を露出させる。
【００１４】
この電極２１に整合する位置に開口部３１を有する樹脂製の絶縁層３を半導体ウェハ２上に形成する（図１御参照。）。前記絶縁層３としては、例えば感光性もしくは非感光性樹脂の液状樹脂（ＵＶ硬化型樹脂，可視光硬化型樹脂，赤外光硬化型樹脂，熱硬化型樹脂等）、又はドライフィルム等が挙げられ、樹脂の種類には、ポリイミド樹脂，エポキシ樹脂，シリコーン樹脂，アクリル樹脂等が挙げられる。絶縁層３の膜厚は１０μｍ程度が好ましく、これにより十分な絶縁性が得られる。
この絶縁層３は、例えば回転塗布法，印刷法，ラミネート法等により形成することができる。また、開口部３１は、例えば、絶縁層３を構成するポリイミド系感光性樹脂等の膜を半導体ウェハ２全面に成膜した後に、フォトリソグラフィ技術を利用してパターニングすることにより形成できる。通常、ポリイミド系感光性樹脂等の膜は、パターニング後、高温度の熱処理によって硬化させて絶縁層３とする。
【００１５】
次に、以下に示す方法によって、絶縁層３上に再配線層７を形成する。
まず再配線層７を形成するにあたって、第一の工程として、絶縁層３上の再配線層７の形成が不要な領域に、第１のレジスト膜４を形成する（図２御参照。）。
この第１のレジスト膜４は、例えばフィルムレジストをラミネートする方法や液体レジストを回転塗布する方法等により形成することができる。そして、集積回路の電極２１と、後述する半田バンプ（図示省略）を設ける領域と、電極１１と半田バンプとを接続するパターン配線（すなわち再配線層７）を形成する領域とに整合する開口部４１をフォトリソグラフィ技術により形成する。
【００１６】
そして、第二の工程として、絶縁層３上に前記第１のレジスト膜４が形成された状態で、電解めっき用の薄いシード層５を半導体ウェハ２の上面２２上のほぼ全面に形成する（図３御参照。）。
前記シード層５は、絶縁層３を構成する樹脂と強い密着性を得るための密着層と、給電層との２層から構成されており、具体的には、例えば半導体ウェハ２の上面２２上に、スパッタ法により密着層としてのＣｒ層又はＴｉ層と、この密着層上に給電層としてのＣｕ層を順次積層して積層体として形成する。
密着層としては、Ｃｒ層が一般的であるが、Ｔｉ，Ｔｉ−Ｗ等をそれぞれ単独に用いた金属層あるいは合金層も適用できる。この密着層は２０〜６０ｎｍが好ましく、これにより優れた密着性が得られる。
また、給電層としては、Ｃｕ層だけなく、Ｃｒ，Ｔｉ，Ｎｉ，Ｗ，Ｔａ，Ｍｇ，Ａｕ等をそれぞれ単独に用いた金属層あるいは合金層も適用できる。この給電層は１００〜２００ｎｍが好ましく、これにより次の工程にて再配線層７を電解めっきで形成する際に必要となる導電性が十分得られる。
なお、シード層５は、無電解めっき法，蒸着法，塗布法，化学気相成長（ＣＶＤ）法等によって形成しても構わない。また、エッチング法等によって、少なくとも再配線層が形成される領域、すなわち第１のレジスト膜４の開口部４１を介して露出した絶縁層３と電極２１にのみシード層５を形成しても構わない。
【００１７】
次に、第三の工程として、前記シード層５上のうち、再配線層７の形成が不要な領域に第２のレジスト膜６を形成する（図４御参照。）。この第２のレジスト膜６の形成方法は、前述した第１のレジスト膜４の場合と同様であるため説明を省略する。
本実施形態では、第１のレジスト膜４とほぼ同一の条件で、第２のレジスト膜６を形成し、第２のレジスト膜６の膜厚と開口部６１の大きさが、第１のレジスト膜４とほぼ同じとなるようにする。
第１のレジスト膜４とほぼ同一の条件で第２のレジスト膜６を形成でき、形成条件を変更する必要が無く、かつ製造装置を併用できる。
【００１８】
そして、前記第２のレジスト膜６をマスクとして露出したシード層５上に、電解めっき法により金属から構成された導電層（パターン配線層）である再配線層７を形成する（図５御参照。）。
再配線層７としては、絶縁層３に対する被覆膜厚の安定や、被着性、膜強度等の点では、めっきにより形成されたＣｕ層等が適切であるが、これに限定されず、Ｃｕ以外のＡｇ，Ａｕ，Ｎｉ，Ｃｒ，Ｐｔ等の金属層等が適用できる。再配線層７は、５〜１５μｍが好ましく、これにより十分な導電性が得られる。
なお、再配線層７は、スパッタ，蒸着等により形成しても構わない。
【００１９】
そして、再配線層７の形成後、第２のレジスト膜６を除去する（図６御参照。）。次いで、第１のレジスト膜４上に露出している不要なシード層５を湿式エッチング法等により除去する（図７御参照。）。シード層５に比べて再配線層７は十分に厚いため、再配線層７をマスクとしてシード層５をエッチングすることができる。
更に、第１のレジスト膜４を除去し、再配線層７以外の部分に絶縁層３を露出させる（図８御参照。）。
【００２０】
この再配線層７では、第１のレジスト膜４の開口部４１内で形成された部分７２の外周面は、シード層５によって被覆された状態となる。また、再配線層７と絶縁層３の間には、シード層５が位置することになる。
ここで、本明細書では、絶縁層３と再配線層７間のシード層５を再配線層７とみなし、絶縁層３とシード層５との接触面を、絶縁層３と再配線層７との接触面、又は絶縁層３とパターン配線７１との接触面と言う場合がある。
【００２１】
次に、半田バンプ（図示省略）を設ける領域に開口部８１を有し、かつ半導体ウェハ２，絶縁層３，再配線層７を封止するように表面保護用の絶縁層である封止層８を形成する（図９御参照。）。
前記封止層８としては、例えば感光性もしくは非感光性樹脂の液状樹脂（ＵＶ硬化型樹脂、可視光硬化型樹脂、赤外光硬化型樹脂、熱硬化型樹脂等）、又はドライフィルム等が挙げられ、樹脂の種類には、ポリイミド樹脂、エポキシ樹脂、シリコーン樹脂、アクリル樹脂等が挙げられる。封止層８の厚さは、通常、１０〜２０μｍである。
この封止層８を形成する工程は、例えば、封止層８を構成するポリイミド系感光性樹脂等の膜を絶縁層３上等に成膜した後に、これをフォトリソグラフィ技術によりパターニングする方法等が採用可能であるが、これに限定されず、例えば前述した絶縁層３の形成方法等、各種方法が採用可能である。
【００２２】
本発明によると、再配線層７を形成するにあたって、第１のレジスト膜４を形成した後に、シード層５を形成するため、絶縁層３の表面３２には、再配線層７を形成する領域にのみシード層５を形成することができる。このため、シード層５と絶縁層３間に生成する反応層（図示省略）は、絶縁層３の表面３２のうち再配線層７が形成される領域にのみ存在することになり、隣接する再配線層７の各パターン配線７１間に反応層が生成して残存することがない。
以上により、従来のように、隣接する再配線層７の各パターン配線７１間に反応層が残存し、この反応層を介して隣接するパターン配線７１間に電流（リーク電流）が流れることをほぼ無くすることができる。
【００２３】
また、第１のレジスト膜４と第２のレジスト膜６の開口部４１，６１に再配線層７が形成されるため、この開口部４１，６１の大きさを適宜決定することによって、再配線層７の断面形状や断面積を調整することができる。
このため、再配線層７に要求されるインピーダンス特性が得られるように、パターン配線７１の断面形状や断面積を予めシミュレーションにより求め、このパターン配線７１の輪郭に沿った形状の開口部４１，６１を有する第１のレジスト膜４と第２のレジスト膜６を形成した後に、再配線層７を形成する。
以上により、シミュレーションにより算出された断面形状や断面積を有し、所望のインピーダンス特性をもった再配線層７を形成することができる。
【００２４】
次に、本実施形態の半導体パッケージ１について説明する。
本実施形態の半導体パッケージ１は、前述した製造方法により製造されたものである。
この半導体パッケージ１は、図９に示されたように電極２１が設けられた半導体ウェハ２上に形成された絶縁層３と、電極２１に接続された再配線層７と、半導体ウェハ２，絶縁層３，再配線層７を封止する封止層８とを少なくとも備えたものである。
隣接する再配線層７の各パターン配線７１間に反応層が生成して残存しておらず、各パターン配線７１は、互いに電気的に絶縁されている。
これにより、隣接するパターン配線７１間に電流（リーク電流）が流れることがほとんどなく、リーク電流が流れることによる不具合の発生を防止できる。
【００２５】
［第２の実施形態］
第２の実施形態が、第１の実施形態と異なる点は、第一の工程と第二の工程において、第２のレジスト膜１０６の開口部１６１が、第１のレジスト膜１０４の開口部１４１よりも大きくなるように、第１のレジスト膜１０４と第２のレジスト膜１０６を形成する点である。
半導体ウェハ１０２の上面１２２上に、絶縁層１０３，第１のレジスト膜１０４，シード層１０５，第２のレジスト膜１０５を形成する方法は、第１の実施形態と同様であるため説明を省略する。
【００２６】
第１のレジスト膜１０４のパターン線の線幅をＬ１、第２のレジスト膜１０６のパターン線の線幅をＬ２とすると、図１０に示されたように、Ｌ１＞Ｌ２であり、第１のレジスト膜１０４と第２のレジスト膜１０６のパターン線の中心が一致するように第２のレジスト膜１０６を半導体ウェハ１０２の上面１２２上に形成する。
これにより、第２のレジスト膜１０６の開口部１６１が、第１のレジスト膜１０４の開口部１４１よりも大きくなるように第１のレジスト膜１０４と第２のレジスト膜１０６が形成されたことになる。
【００２７】
そして、第１の実施形態と同様にして、再配線層１０７を形成し（図１１御参照。）、更に第２のレジスト膜１０６，不要なシード層１０５，第１のレジスト膜１０４を順次除去する（図１２御参照。）。
以上により、パターン配線１７１を、その断面形状がＴ字状（下に凸状）であり、かつ配線幅が配線上面側よりも絶縁層１０３との接触面側の方が狭い形状となるように形成できる。
次に、第１の実施形態と同様にして封止層１０８を形成することによって、半導体パッケージが形成される。
【００２８】
図１３は、第２の実施形態にて形成された半導体パッケージ１０１の一例を示す断面図である。
この半導体パッケージ１０１は、第一の工程と第二の工程において、第１のレジスト膜１０４と第２のレジスト膜１０６のパターン線の線幅がＬ１／Ｌ２＝２／１であり、かつそのパターン線の中心が一致し、第２のレジスト膜１０６の開口部１６１が、第１のレジスト膜１０４の開口部１４１よりも大きくなるように第１のレジスト膜１０４と第２のレジスト膜１０６を形成することによって製造されたものである。
【００２９】
本実施形態によると、図１２及び図１３に示されたように、パターン配線１７１を、その配線幅が配線上面側よりも絶縁層１０３との接触面側の方が狭い形状となるように形成できる。これによりパターン配線１７１と絶縁層１０３との接触面積を小さくすることができる。またパターン配線１７１のうち、配線幅が狭く、側面が窪んだ部分（絶縁層１０３との接触面側）に、封止層１０８を構成する樹脂が入り込むため、封止層１０８と絶縁層１０３との接触面積や、封止層１０８とパターン配線１７１との接触面積を大きくとることができる。
一般に半導体パッケージ１０１を実装基板（図示省略。）などに実装した際、実装基板とＳｉウェハ１０２との接触面では、この実装基板とＳｉウェハ１０２の熱膨張係数の差によって熱応力が発生し、半導体パッケージ１０１（特にＳｉウェハ１０２）に歪が生じる。本実施形態では、前記したように封止層１０８と絶縁層１０３との接触面積や封止層１０８とパターン配線１７１との接触面積が大きく、これにより封止層１０８と絶縁層１０３との接触面や封止層１０８とパターン配線１７１との接触面を介して、封止樹脂１０８によって半導体パッケージ１０１に生じる歪を効率良く緩和させることができる。
このような半導体パッケージ１０１では、半導体ウェハ１０２上の集積回路が駆動し半導体パッケージ１０１の温度が上昇した際、実装基板とＳｉウェハ１０２との接触面にて熱応力が生じて、半導体パッケージ１０１（特にＳｉウェハ１０２）に歪が発生し、パターン配線１７１が切断する等の不具合を防止できる。
【００３０】
［第３の実施形態］
第３の実施形態が、第１の実施形態と異なる点は、第一の工程と第二の工程において、第２のレジスト膜の膜厚が、第１のレジスト膜の膜厚よりも薄くなるように、第１のレジスト膜と第２のレジスト膜を形成する点である。
半導体ウェハ２０２の上面２２２上に、絶縁層２０３，第１のレジスト膜，シード層２０５，第２のレジスト膜を形成する方法や再配線層２０７を形成し、更に第２のレジスト膜，不要なシード層２０５，第１のレジスト膜を順次除去する方法は、第１の実施形態と同様であるため、説明を省略する。
【００３１】
図１４は、第３の実施形態にて、再配線層２０７が形成された状態の半導体ウェハ２０２の一例を示す断面図である。
第１の実施形態（図８御参照。）や第２の実施形態（図１２御参照。）と同様に、再配線層２０７のうち、第１のレジスト膜の開口部内で形成された部分２７２の外周面は、シード層２０５によって被覆された状態となる。
第２のレジスト膜の膜厚が、第１のレジスト膜の膜厚よりも薄くなるように、半導体ウェハ２０２上に第１のレジスト膜と第２のレジスト膜を形成した状態で、再配線層２０７を形成することによって、再配線層２０７のうち、第１のレジスト膜の開口部によって形成された部分２７２の割合を大きくすることができ、パターン配線２７１の外周面（側面）の大部分が、シード層２０５によって被覆された状態とすることができる。
第１のレジスト膜の膜厚に対する第２のレジスト膜の膜厚の比は０．０１〜０．１が好ましく、これによりパターン配線２７１の外周面のほぼ全面が、シード層２０５によって被覆された状態とすることができる。
【００３２】
本実施形態によると、パターン配線２７１の外周面（側面）がシード層２０５によって被覆されたことによって、パターン配線２７１を構成するＣｕなどの金属材料と、封止層を構成する樹脂との間で発生するマイグレーションを抑制できる。
特に、第１のレジスト膜の膜厚に対する第２のレジスト膜の膜厚の比が０．０１〜０．１となるようにして製造し、パターン配線２７１の外周面のほぼ全面がシード層２０５によって被覆された状態とすることが好ましく、これによりマイグレーションを大幅に抑制できる。
また、シード層２０５は、第１の実施形態でも述べたように、密着層と給電層との積層体であり、パターン配線２７１の外側に密着層が位置することになる。このため、パターン配線２７１を構成する金属材料と封止層を構成する樹脂を考慮して、密着層として耐マイグレーションの高い材料を選択することが好ましい。
【００３３】
また、第１の実施形態（図５御参照。）と同様に、シード層２０５上に電解めっき法により再配線層２０７を形成する際、第１のレジスト膜の開口部の内面全面にはシード層２０５が形成されているため、第１のレジスト膜の開口部の内側面からも再配線層２０７となる金属層が成長することになる。
前述したように、第２のレジスト膜の膜厚が、第１のレジスト膜の膜厚よりも薄くなるように、半導体ウェハ２０２の上面２２２上に第１のレジスト膜と第２のレジスト膜を形成することによって、第２のレジスト膜をマスクとして露出したシード層２０５の表面に対する第１のレジスト膜の開口部の内側面の面積比を大きくすることができる。
このため、再配線層２０７となる金属層は、絶縁層２０３上のシード層２０５からだけでなく、第１のレジスト膜の開口部の内側面のシード層２０５からも活発に成長することになり、従来のように、再配線層２０７となる金属層が、絶縁層２０３上のシード層２０５から主に成長する場合に比べて、めっきによる成長速度が速く、短時間で再配線層２０７を形成することができる。
【産業上の利用可能性】
【００３４】
本発明では、パターン配線間の絶縁抵抗が高く、絶縁性に優れ、隣接するパターン配線間に電流（リーク電流）が流れることがほとんどなく、リーク電流が流れることによる不具合の発生を防止できる半導体パッケージを実現できる。
このため優れた安定性で集積回路を駆動できるため、用途に関わらず種々の電子機器に適用できる。
【図面の簡単な説明】
【００３５】
【図１】第１の実施形態の半導体パッケージの製造方法を工程順に示す断面図である。
【図２】図１の次工程を工程順に示す断面図である。
【図３】図２の次工程を工程順に示す断面図である。
【図４】図３の次工程を工程順に示す断面図である。
【図５】図４の次工程を工程順に示す断面図である。
【図６】図５の次工程を工程順に示す断面図である。
【図７】図６の次工程を工程順に示す断面図である。
【図８】図７の次工程を工程順に示す断面図である。
【図９】図８の次工程を工程順に示す断面図である。
【図１０】第２の実施形態の半導体パッケージの製造方法を工程順に示す断面図である。
【図１１】図１０の次工程を工程順に示す断面図である。
【図１２】図１１の次工程を工程順に示す断面図である。
【図１３】第２の実施形態にて形成された半導体パッケージの一例を示す断面図である。
【図１４】第３の実施形態にて、再配線層が形成された状態の半導体ウェハの一例を示す断面図である。
【図１５】従来の半導体パッケージの製造方法を工程順に示す断面図である。
【図１６】図１５の次工程を工程順に示す断面図である。
【図１７】図１６の次工程を工程順に示す断面図である。
【図１８】図１７の次工程を工程順に示す断面図である。
【図１９】図１８の次工程を工程順に示す断面図である。
【符号の説明】
【００３６】
１，１０１‥‥半導体パッケージ、２，１０２，２０２‥‥ウェハ、３，１０３，２０３‥‥絶縁層、４，１０４‥‥第１のレジスト膜、５，１０５，２０５‥‥シード層、６，１０６‥‥第２のレジスト膜、７，１０７，２０７‥‥再配線層、８，１０８‥‥封止層、２１，１２１‥‥電極、４１，１４１‥‥開口部、６１，１６１‥‥開口部、７１，１７１，２７１‥‥パターン配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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