(57)【要約】【課題】電圧依存性の小さい、電気的にもより安定したキャパシタを備える半導体装置を提供する。【解決手段】この半導体装置は、例えばＳＴＩ（Ｓｈａｌｌｏｗ  ＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）技術により素子分離された例えばｐ型のシリコン基板からなる半導体基板１１に、ポリシリコンキャパシタからなる２つのキャパシタＣ１およびＣ２とｎ型トランジスタとを備えて構成されている。このうち、キャパシタＣ１およびＣ２の上層電極１５ａおよび１５ｂは、上記トランジスタのゲート電極１５ｃと同時に形成されて、同一の不純物濃度を有するｎ型ポリシリコンとして形成されている。そして、これらキャパシタＣ１およびＣ２は、給電端子Ｔ１およびＴ２に対して、互いにその給電方向が反転されるかたちで並列に接続されている。【選択図】        図１
2005019745.tif 000002
【特許請求の範囲】
【請求項１】
対向配設される電極間に電圧が印加されることに基づいて電荷を蓄積するキャパシタを備える半導体装置であって、
前記キャパシタとして、その下層電極および上層電極が共に不純物のドープされたポリシリコンからなる２つのキャパシタを備え、それら２つのキャパシタが互いにその給電方向が反転されるかたちで電気的に並列接続されてなる
ことを特徴とする半導体装置。
【請求項２】
前記２つのキャパシタは共に、前記下層電極を形成するポリシリコンの不純物濃度をＡ、前記上層電極を形成するポリシリコンの不純物濃度をＢとするとき、それら不純物濃度が、「Ａ＞＞Ｂ」なる関係に設定されてなる
請求項１に記載の半導体装置。
【請求項３】
前記上層電極を形成するポリシリコンの不純物濃度Ｂが、トランジスタのゲート電極を形成するポリシリコンの不純物濃度の限界濃度に設定されるとき、前記下層電極を形成するポリシリコンの不純物濃度Ａは、その３倍の濃度に設定される
請求項２に記載の半導体装置。
【請求項４】
前記各ポリシリコンがｎ型ポリシリコンからなり、前記ドープされる不純物がリンからなる
請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
対向配設される電極間に電圧が印加されることに基づいて電荷を蓄積するキャパシタを備える半導体装置であって、
前記キャパシタは、その下層電極が第１の導電型からなって第１の不純物がドープされたポリシリコンからなるとともに、その上層電極が第１の導電型からなって第１の不純物がドープされた第１のポリシリコンと第２の導電型からなって第２の不純物がドープされた第２のポリシリコンとが平面結合されたポリシリコンからなり、それら下層電極と上層電極との間に前記電圧が印加される
ことを特徴とする半導体装置。
【請求項６】
前記下層電極を形成するポリシリコンの不純物濃度をＡ、前記上層電極を形成する第１および第２のポリシリコンの各不純物濃度をＢとするとき、それら不純物濃度が、「Ａ＞＞Ｂ」なる関係に設定される
請求項５に記載の半導体装置。
【請求項７】
前記上層電極を形成する第１および第２のポリシリコンの各不純物濃度Ｂが、トランジスタのゲート電極を形成するポリシリコンの不純物濃度の限界濃度に設定されるとき、前記下層電極を形成するポリシリコンの不純物濃度Ａは、その３倍の濃度に設定される
請求項６に記載の半導体装置。
【請求項８】
前記第１の導電型がｎ型であり、前記第２の導電型がｐ型であり、前記第１の不純物がリンであり、前記第２の不純物がボロンである
請求項５〜７のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、対向配設される電極間に電圧が印加されることに基づいて電荷を蓄積するキャパシタを備える半導体装置に関する。
【０００２】
【従来の技術】
半導体装置、特にＬＳＩ（大規模集積回路）等で使用されるキャパシタには、一般に、ＭＯＳキャパシタ、ポリシリコン（ｐｏｌｙ−Ｓｉ）キャパシタ、およびメタルキャパシタがある。
【０００３】
このうち、ＭＯＳキャパシタとは、ＭＯＳトランジスタのゲート電極と半導体基板との間の容量、すなわちゲート酸化膜（絶縁膜）の容量を利用したキャパシタである。また、ポリシリコンキャパシタとは、下層および上層の電極材料としてポリシリコン（ｐｏｌｙ−Ｓｉ）膜を用いるとともに、それら電極間に酸化膜（Ｏｘｉｄｅ）−窒化膜（Ｎｉｔｒｉｄｅ）−酸化膜（Ｏｘｉｄｅ）の積層膜（ＯＮＯ膜）等からなる誘電体膜（絶縁膜）を介在させた構造をもつキャパシタである。そして、メタルキャパシタとは、下層および上層の電極材料として適宜の金属膜を用いるとともに、それら電極間にＢＰＳＧ（ｂｏｒｏｎ  ｐｈｏｓｐｈｏｒｏｕｓ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）等からなる誘電体膜（絶縁膜）を介在させた構造をもつキャパシタである。
【０００４】
ただし、上記ＭＯＳキャパシタには、印加する電圧によって容量が変化する、いわゆる電圧依存性があることが一般に知られており、このことが、ＬＳＩの回路設計において、所望の特性を確保する上での大きな障害となっている。
【０００５】
一方、上記メタルキャパシタには、こうした電圧依存性はないものの、上記誘電体膜として用いられるＢＰＳＧ自体、その比誘電率が小さいため、同キャパシタとしての単位面積あたりの容量も小さく、回路面積の増大が避けられない。単位面積あたりの容量を大きくするために、ＢＰＳＧ以外の層間膜を用いたメタルキャパシタ等も製作されることがあるが、その場合、工程数が増加する。
【０００６】
また一方、上記ポリシリコンキャパシタの場合、電極材料となるポリシリコンの不純物濃度を高めることで、上記電圧依存性を抑制することはできる。しかし、ＬＳＩの製造工程においては通常、ポリシリコンによる特に上層電極の形成は、トランジスタを構成するゲート電極の形成と同時に行われることが多い。このため、その不純物濃度を高めようにも、ゲート電極直下のゲート酸化膜としての信頼性、すなわち不純物の拡散による絶縁性低下との兼ね合いで、その濃度にも自ずと限界が生じるようになる。特に近年の、１０ｎｍ以下といった極めて薄いゲート酸化膜を用いるＬＳＩの製造に際しては、ゲート電極を形成するポリシリコンの不純物濃度が該ゲート酸化膜としての信頼性に与える影響も深刻である。このため、上記ポリシリコンキャパシタとしても、その電圧依存性を十分に打ち消すことのできる不純物濃度を上記電極材料としてのポリシリコンに与えることは難しい状況にある。
【０００７】
そこで従来は、例えば特許文献１に見られるようなキャパシタ構造を備える半導体装置も提案されている。図８に、この特許文献１に記載されている半導体装置の概要を断面図として示す。
【０００８】
同図８に示されるように、この半導体装置は、例えばｐ型のシリコン基板からなる半導体基板１に、ＭＯＳキャパシタ（ＭＯＳトランジスタ）からなる２つのキャパシタＣ１およびＣ２を備えて構成されている。
【０００９】
このうち、キャパシタＣ１は、上記半導体基板１、正確にはそのＮウェル内にソースおよびドレイン電極として形成された電極１ａおよび１ｂ、そして基板（Ｎウェル）電位を得るための電極１ｅを下層電極として用い、半導体基板１上のゲート絶縁膜２ａを介して積層されたゲート電極３ａを上層電極として用いる。また、キャパシタＣ２も、上記半導体基板１、正確にはそのＮウェル内にソースおよびドレイン電極として形成された電極１ｃおよび１ｄ、そして基板（Ｎウェル）電位を得るための電極１ｆを下層電極として用い、半導体基板１上のゲート絶縁膜２ｂを介して積層されたゲート電極３ｂを上層電極として用いる。
【００１０】
そして、これらキャパシタＣ１およびＣ２は、給電端子Ｔ１およびＴ２に対して、互いにその給電方向が反転されるかたちで、電気的に並列に接続されている。このため、図９にその電圧−容量特性を示すように、各々単独のキャパシタとして用いた場合には電圧依存性が極めて大きい上記キャパシタＣ１およびＣ２も（図９に破線にて示す特性）、このようなかたちで並列接続されることにより、その電圧依存性も大きく改善されるようになる（図９に実線にて示す特性）。
【００１１】
なお、この図９において、横軸の中心電圧（Ｃ１およびＣ２が交差する電圧）は「０Ｖ」であり、同図９では、上記給電端子Ｔ１およびＴ２に印加する電圧を「負の電圧」から「正の電圧」へと徐々に変化させたときの、各キャパシタ容量変化を示している。
【００１２】
【特許文献１】
特開平０５−０８２７４１号公報
【００１３】
【発明が解決しようとする課題】
このように、電圧依存性の大きいＭＯＳキャパシタを用いる場合であれ、互いにその給電方向が反転されるかたちで電気的に並列に接続される２つのＭＯＳキャパシタを用いることで、その電圧依存性は大きく改善される。ただし、このようなＭＯＳキャパシタは、先の図９に破線にて示されるように、そもそもが電圧「０Ｖ」付近での電圧依存性が極めて大きく、しかも上記２つのキャパシタＣ１およびＣ２を上記態様で並列接続したとしても、縦軸（容量）側から見た特性は完全に対称な特性とはならない。このため、同図９に実線にて示されるように、その合成容量も、上記電圧「０Ｖ」付近で局部的に大きく突出する特性を示すようになり、結局のところ、電圧依存性が完全に解消されるには至らない。すなわち、この電圧「０Ｖ」付近では意図しない大きな容量変化が生じることとなり、このことが、上述したＬＳＩの回路設計においても、依然として、所望の特性を確保する上での大きな障害となっている。
【００１４】
この発明は、こうした実情に鑑みてなされたものであり、電圧依存性の小さい、電気的にもより安定したキャパシタを備える半導体装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
こうした目的を達成するため、請求項１に記載の半導体装置では、対向配設される電極間に電圧が印加されることに基づいて電荷を蓄積するキャパシタを備える半導体装置に、前記キャパシタとして、その下層電極および上層電極が共に不純物のドープされたポリシリコンからなる２つのキャパシタを備え、それら２つのキャパシタを互いにその給電方向が反転されるかたちで電気的に並列接続することとした。
【００１６】
前述したように、上記ポリシリコンキャパシタを用いる場合には、その電極材料となるポリシリコンの不純物濃度を高めることで、上記電圧依存性を抑制することはできる。しかし、ＬＳＩ等の半導体装置の製造工程においては通常、ポリシリコンによる特に上層電極の形成は、トランジスタを構成するゲート電極の形成と同時に行われることが多い。このため、その不純物濃度を高めようにも、ゲート電極直下のゲート酸化膜としての信頼性、すなわち不純物の拡散による絶縁性低下との兼ね合いで、その濃度にも自ずと限界が生じ、上記ポリシリコンキャパシタとして、その電圧依存性を十分に打ち消すことのできる不純物濃度を上記電極材料としてのポリシリコンに与えることは難しい状況にある。ただし、発明者は、このポリシリコンキャパシタの場合、先のＭＯＳキャパシタとは異なり、その電圧に依存する容量値変化、特に電圧「０Ｖ」付近での容量値変化が極めて滑らかであることを見い出した。
【００１７】
そこで上述のように、このポリシリコンキャパシタとして、２つのキャパシタが互いにその給電方向が反転されるかたちで電気的に並列接続される上記構成によれば、上記電圧「０Ｖ」付近での容量変化が大きく抑制されるかたちで、その電圧依存性が改善されるようになるとともに、これらキャパシタが上記トランジスタ等と同時に形成される場合であれ、上記ゲート酸化膜等の信頼性についてもこれを好適に維持することができるようになる。
【００１８】
また、このような構成において、請求項２に記載のように、上記２つのキャパシタの各下層電極を形成するポリシリコンの不純物濃度Ａを、各々上層電極を形成するポリシリコンの不純物濃度Ｂよりも積極的に高く設定することで、上記電圧依存性をさらに好適に抑制することができるようになる。
【００１９】
すなわち、上述の通り、ＬＳＩ等の半導体装置の製造工程においては通常、ポリシリコンキャパシタとしての上層電極の形成は、トランジスタを構成するゲート電極の形成と同時に行われるが、同ポリシリコンキャパシタの下層電極の形成は、それ以前に単独の工程として行われる。このため、それら下層電極を形成するポリシリコンの不純物濃度Ａについてはこれを積極的に高くすることが可能であり、しかも一方の電極であれ、こうして高い不純物濃度に設定されることで、印加される電圧の正領域、あるいは負領域での電圧依存性も大きく改善されるようになる。したがって、このような２つのキャパシタが上記態様で並列接続される事により、その合成容量としての電圧依存性もさらに大きく改善されるようになる。
【００２０】
なお、上記不純物濃度の「Ａ＞＞Ｂ」なる関係は、より具体的には、請求項３に記載のように、前記上層電極を形成するポリシリコンの不純物濃度Ｂを、例えばトランジスタのゲート電極を形成するポリシリコンの不純物濃度の限界濃度に設定するとき、前記下層電極を形成するポリシリコンの不純物濃度Ａについてはこれを、その３倍近くまでの濃度に設定することができる。これにより、上記並列接続される２つの合成容量の電圧依存性もほぼ最大限に改善されるようになる。
【００２１】
また、前記ポリシリコンとしては、請求項４に記載のように、不純物として例えばリンがドープされたｎ型ポリシリコンを用いることが実用上有効である。
一方、請求項５に記載の半導体装置では、対向配設される電極間に電圧が印加されることに基づいて電荷を蓄積するキャパシタを備える半導体装置に、前記キャパシタとして、その下層電極を第１の導電型からなって第１の不純物がドープされたポリシリコンとするとともに、その上層電極を第１の導電型からなって第１の不純物がドープされた第１のポリシリコンと第２の導電型からなって第２の不純物がドープされた第２のポリシリコンとが平面結合されたポリシリコンとし、それら下層電極と上層電極との間に前記電圧を印加することとしている。
【００２２】
半導体装置に設けられるキャパシタとして、その上層電極および下層電極にこのような構造を採用することにより、上記請求項１〜４に記載の発明のように２つのキャパシタをあえて並列接続せずとも、上記第１および第２の導電型からなるキャパシタの擬似的な並列接続が実現されることとなる。したがって、上記構造のキャパシタを備える半導体装置にあっても、基本的には上記請求項１に記載の半導体装置と同様、電圧「０Ｖ」付近での容量変化が大きく抑制されるかたちで、そのキャパシタとしての電圧依存性が改善されるようになる。
【００２３】
なお、このような半導体装置は、上記キャパシタの両側で導電型の異なるトランジスタ等と同時に上記上層電極が形成されるものに適用して特に有効であり、その場合であっても例えばそれらトランジスタのゲート酸化膜の信頼性についてはこれを好適に維持することができる。
【００２４】
また、このような半導体装置においても、請求項６に記載のように、上記キャパシタの下層電極を形成するポリシリコンの不純物濃度Ａを、その上層電極を形成する第１および第２のポリシリコンの各不純物濃度Ｂよりも積極的に高く設定することで、上記電圧依存性をさらに好適に抑制することができるようになる。
【００２５】
すなわち上述のように、上記第１および第２のポリシリコンによる上層電極の形成は、例えばｐ型およびｎ型トランジスタを構成する各ゲート電極等の形成と同時に行われることが多いが、上記下層電極の形成は、それ以前に単独の工程として行われる。このため、上記下層電極を形成するポリシリコンの不純物濃度Ａについてはこれを積極的に高く設定することが可能であり、しかも、一方の電極であれ、こうして高い不純物濃度に設定されることで、印加される電圧の正領域、あるいは負領域での電圧依存性も大きく改善されるようになる。したがってこの場合も、上記キャパシタ構造と相まって、その合成容量としての電圧依存性も大きく改善されるようになる。
【００２６】
なおここでも、上記不純物濃度の「Ａ＞＞Ｂ」なる関係は、より具体的には、請求項７に記載のように、前記上層電極を形成する第１および第２のポリシリコンの各不純物濃度Ｂを、例えばトランジスタのゲート電極を形成するポリシリコンの不純物濃度の限界濃度に設定するとき、前記下層電極を形成するポリシリコンの不純物濃度Ａについてはこれを、その３倍近くまでの濃度に設定することができる。これにより、上記構造を備えるキャパシタとしての合成容量の電圧依存性もほぼ最大限に改善されるようになる。
【００２７】
また、請求項８に記載されるように、前記第１のポリシリコンとしては、第１の不純物として例えばリンがドープされた第１の導電型としてのｎ型ポリシリコン等を用いることができる。他方、前記第２のポリシリコンとしては、第２の不純物として例えばボロンがドープされた第２の導電型としてのｐ型ポリシリコン等を用いることができる。
【００２８】
【発明の実施の形態】
（第１の実施の形態）
以下、この発明にかかる半導体装置の第１の実施の形態について、図１および図２を参照して詳細に説明する。なお、この実施の形態は発明の内容を限定するものではない。
【００２９】
この半導体装置は、図１にその断面構造を示すように、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）技術により素子分離された例えばｐ型のシリコン基板からなる半導体基板１１に、ポリシリコンキャパシタからなる２つのキャパシタＣ１およびＣ２とｎ型トランジスタとを備えて構成されている。ここで、この実施の形態は、ＣＭＯＳ、ＢｉＣＭＯＳといった工程にも適用できるが、説明を簡略にするため以降ではこの図１を例にして説明する。
【００３０】
すなわち、この半導体装置ではまず、上記半導体基板１１にトレンチ溝を形成してＳＴＩ領域を設け、その後、１層目のポリシリコン膜を積層することにより、このＳＴＩ領域上に、下層電極１２ａおよび１２ｂを形成すべく、不純物としてリンがドープされた適宜の不純物濃度のｎ型ポリシリコンを堆積する。次に、前記ＯＮＯ膜、すなわち酸化膜（Ｏｘｉｄｅ）−窒化膜（Ｎｉｔｒｉｄｅ）−酸化膜（Ｏｘｉｄｅ）を積層して、これら下層電極１２ａおよび１２ｂとする領域上に誘電体膜（絶縁膜）１３ａおよび１３ｂを形成する。そして、上記キャパシタＣ１およびＣ２を形成する上で不要となる部分を適宜にエッチング除去した後、同じく半導体基板１１上に、シリコン酸化膜、並びに２層目のポリシリコン膜を順次積層する。この２層目のポリシリコン膜も、不純物として例えばリンがドープされた適宜の不純物濃度のｎ型ポリシリコンからなる。そして、この２層目のポリシリコン膜によって、上記各誘電体膜１３ａおよび１３ｂ上には上層電極１５ａおよび１５ｂが形成されるとともに、ゲート酸化膜１４とする上記ＳＴＩ領域外のシリコン酸化膜上にはゲート電極１５ｃが形成される。そしてここでも、上記キャパシタＣ１およびＣ２、あるいは上記トランジスタを形成する上で不要となる部分は適宜にエッチング除去される。
【００３１】
これにより、図１に示される態様で、下層電極１２ａ、誘電体膜１３ａおよび上層電極１５ａから構成されるキャパシタＣ１と、同じく下層電極１２ｂ、誘電体膜１３ｂおよび上層電極１５ｂから構成されるキャパシタＣ２とが上記ＳＴＩ領域上に形成される。また、上記ＳＴＩ領域外の活性領域では、さらに半導体基板１１内にｎ型不純物をイオン注入する等してドレイン領域およびソース領域を設けることにより、ｎ型トランジスタが形成される。
【００３２】
なおこの実施の形態において、特に上記２層目のポリシリコンの不純物濃度としては、トランジスタを構成する上記ゲート酸化膜１４の信頼性（絶縁性）を維持することのできる濃度、例えば「１×１０２０ｃｍ−３」以下の濃度に設定している。そして、上記１層目のポリシリコン膜の不純物濃度も、基本的には、この濃度に準じた濃度としている。ただし、上記キャパシタＣ１およびＣ２の下層電極１２ａおよび１２ｂを形成する１層目のポリシリコン膜と、同キャパシタＣ１およびＣ２の上層電極１５ａおよび１５ｂあるいはトランジスタのゲート電極１５ｃを形成する２層目のポリシリコン膜とは、各々別の工程として成膜される。また、不純物（リン）のドープも各々別の工程として行われる。このため通常は、その不純物濃度も同一濃度となることはない。
【００３３】
そしてこの実施の形態において、上記キャパシタＣ１およびＣ２についてはこれらを、給電端子Ｔ１およびＴ２に対して、互いにその給電方向が反転されるかたちで、電気的に並列に接続する。これにより、図２にその電圧−容量特性を示すように、各々単独のキャパシタとして用いた場合には電圧依存性が大きい上記キャパシタＣ１およびＣ２も（図２に破線にて示す特性）、このようなかたちで並列接続されることによりその電圧依存性が大きく改善されるようになる（図２に実線にて示す特性）。
【００３４】
しかも、この実施の形態では、上記キャパシタＣ１およびＣ２を、下層および上層の電極材料としてポリシリコン膜を用いるポリシリコンキャパシタとしている。このポリシリコンキャパシタの場合、前記ＭＯＳキャパシタの電圧−容量特性である先の図９に破線にて示した特性と図２に同じく破線にて示した特性とを対比して明らかなように、その電圧に依存する容量値変化、特に電圧「０Ｖ」付近での容量変化が極めて滑らかである。このため、上記合成容量が電圧「０Ｖ」付近で局部的に大きく突出して現われることもなく、電圧依存性に関するより安定した抑制が図られるようにもなる。
【００３５】
以上説明したように、この実施の形態にかかる半導体装置によれば、以下に記載するような優れた効果が得られるようになる。
（１）半導体装置に設けられるキャパシタとして、ポリシリコンキャパシタからなる２つのキャパシタＣ１およびＣ２を備え、これら２つのキャパシタＣ１およびＣ２を互いにその給電方向が反転されるかたちで電気的に並列接続することとした。このため、上記電圧「０Ｖ」付近での容量変化が大きく抑制されるかたちで、その電圧依存性が改善されるようになる。
【００３６】
（２）キャパシタＣ１およびＣ２の上層電極１５ａおよび１５ｂあるいはトランジスタのゲート電極１５ｃを形成する２層目のポリシリコンの不純物濃度を、トランジスタを構成する上記ゲート酸化膜１４の信頼性（絶縁性）を維持することのできる濃度、例えば「１×１０２０ｃｍ−３」以下の濃度に設定することとした。このため、これらキャパシタＣ１およびＣ２が上記トランジスタ等と同時に形成される場合であれ、上記ゲート酸化膜１４等の信頼性についてこれを好適に維持することができるようになる。
【００３７】
（第２の実施の形態）
次に、この発明にかかる半導体装置の第２の実施の形態について、図３および図４を参照しつつ説明する。なお、この実施の形態も発明の内容を限定するものではない。
【００３８】
この実施の形態の半導体装置も、図３にその断面構造を示すように、ＳＴＩ技術により素子分離された例えばｐ型のシリコン基板からなる半導体基板２１に、ポリシリコンキャパシタからなる２つのキャパシタＣ１およびＣ２とｎ型トランジスタとを備えて構成されている。ここでもやはり、この実施の形態は、ＣＭＯＳ、ＢｉＣＭＯＳといった工程にも適用できるが、説明を簡略にするため以降ではこの図２を例にして説明する。
【００３９】
すなわち、この半導体装置でもまず、上記半導体基板２１にトレンチ溝を形成してＳＴＩ領域を設け、その後、１層目のポリシリコン膜を積層することにより、このＳＴＩ領域上に、下層電極２２ａおよび２２ｂを形成すべく、不純物として例えばリンがドープされた不純物濃度Ａのｎ型ポリシリコンを堆積する。次に、先の第１の実施形態と同様、ＯＮＯ膜、すなわち酸化膜（Ｏｘｉｄｅ）−窒化膜（Ｎｉｔｒｉｄｅ）−酸化膜（Ｏｘｉｄｅ）を積層して、これら下層電極２２ａおよび２２ｂとする領域上に誘電体膜（絶縁膜）２３ａおよび２３ｂを形成する。そして、上記キャパシタＣ１およびＣ２を形成する上で不要となる部分を適宜にエッチング除去した後、同じく半導体基板２１上に、シリコン酸化膜、並びに２層目のポリシリコン膜を順次積層する。この２層目のポリシリコン膜も、不純物として例えばリンがドープされた不純物濃度Ｂのｎ型ポリシリコンからなる。そして、この２層目のポリシリコン膜によって、上記各誘電体膜２３ａおよび２４ａ上には、上層電極２５ａおよび２５ｂが形成されるとともに、ゲート酸化膜２４とする上記ＳＴＩ領域外のシリコン酸化膜上にはゲート電極２５ｃが形成される。そしてここでも、上記キャパシタＣ１およびＣ２、あるいは上記トランジスタを形成する上で不要となる部分は適宜にエッチング除去される。
【００４０】
これにより、図３に示される態様で、下層電極２２ａ、誘電体膜２３ａおよび上層電極２５ａから構成されるキャパシタＣ１と、同じく下層電極２２ｂ、誘電体膜２３ｂおよび上層電極２５ｂから構成されるキャパシタＣ２とが上記ＳＴＩ領域上に形成される。また、上記ＳＴＩ領域外の活性領域では、さらに半導体基板１１内にｎ型不純物をイオン注入する等してドレイン領域およびソース領域を設けることにより、ｎ型トランジスタが形成される。ここで、この実施の形態では、上記下層電極２２ａおよび２２ｂを形成するポリシリコンの不純物濃度Ａを、それら上層電極２５ａおよび２５ｂを形成するポリシリコンの不純物濃度Ｂに対して積極的に高く、すなわち「Ａ＞＞Ｂ」といった態様で設定することとしている。具体的には、不純物濃度Ｂが上記ゲート電極２５ｃを形成するポリシリコンの不純物濃度の限界濃度、例えば前述した「１×１０２０ｃｍ−３」程度に設定されるとき、上記不純物濃度Ａは、例えばその３倍の濃度である「３×１０２０ｃｍ−３」に設定される。これにより、キャパシタＣ１およびＣ２を各々単独のキャパシタとして用いた場合の電圧依存性も、正側あるいは負側の一方の極性に限ってはほぼ最大限に抑制されるようになる。
【００４１】
そして、この実施の形態においても、これらキャパシタＣ１およびＣ２についてはこれを、給電端子Ｔ１およびＴ２に対して、互いにその給電方向が反転されるかたちで、電気的に並列に接続する。ちなみに、図４にその電圧−容量特性を示すように、各々単独のキャパシタとして用いた場合には、上記キャパシタＣ１およびＣ２も、それぞれ一方の極性での電圧依存性は依然として大きい（図２に破線にて示す特性）。しかし、このようなかたちで並列接続されることにより、その電圧依存性も、負および正の全ての電圧領域において大きく改善されるようになる（図２に実線にて示す特性）。
【００４２】
しかも、これらキャパシタＣ１およびＣ２の各上層電極２５ａおよび２５ｂ、並びにトランジスタのゲート電極２５ｃを形成する２層目のポリシリコン膜の不純物濃度は、特に上記ゲート電極２５ｃを形成する上での限界濃度に設定されている。すなわち、ゲート酸化膜２４の信頼性（絶縁性）を維持することのできる不純物濃度に抑えられている。このため、当該半導体装置としての性能に支障をきたすこともない。
【００４３】
従って、この第２の実施の形態によっても、先の第１の実施形態の前記（１）および（２）の効果に相当する効果を得ることができることに加え、該第２の実施の形態によれば、以下に記載するような効果も新たに得られるようになる。
【００４４】
（３）上記２つのキャパシタＣ１およびＣ２の各下層電極２２ａおよび２２ｂを形成するポリシリコンの不純物濃度Ａを、各々上層電極２５ａおよび２５ｂを形成するポリシリコンの不純物濃度Ｂよりも積極的に高く、すなわち「Ａ＞＞Ｂ」といった態様で設定することとした。このため、各キャパシタＣ１およびＣ２は、このように一方の電極のみであれ、それら下層電極２２ａおよび２２ｂの不純物濃度Ａが積極的に高く設定されることにより、印加される電圧の正領域、あるいは負領域での電圧依存性が大きく改善されるようになる。したがって、このような２つのキャパシタＣ１およびＣ２が上記態様で並列接続される事により、その合成容量としての電圧依存性もさらに大きく改善されるようになる。
【００４５】
（４）また、上記不純物濃度の「Ａ＞＞Ｂ」なる関係については、具体的には、まず不純物濃度Ｂを、上記ゲート電極２５ｃを形成するポリシリコンの不純物濃度の限界濃度、例えば前述した「１×１０２０ｃｍ−３」程度に設定することとした。そしてこのとき、上記不純物濃度Ａを、例えばその３倍の濃度である「３×１０２０ｃｍ−３」に設定することとした。このため、上記並列接続される２つの合成容量の電圧依存性もほぼ最大限に改善されるようになる。
【００４６】
（第３の実施の形態）
次に、この発明にかかる半導体装置の第３の実施の形態について、図５〜図７を参照しつつ説明する。なお、この実施の形態についても同様、発明の内容を限定するものではない。
【００４７】
この実施の形態の半導体装置は、図５にその断面構造を示すように、ＳＴＩ技術により素子分離された例えばｐ型のシリコン基板からなる半導体基板３１に、上層電極の平面結合によってＤ１およびＤ２の２つの部分からなるポリシリコンキャパシタとｐ型およびｎ型の２種のトランジスタとを備えて構成されている。ここで、この実施の形態は、ｔｗｉｎｗｅｌｌを用いた工程や、ＢｉＣＭＯＳなどの工程にも適用できるが、説明を簡略にするため以降ではこの図５を例にして説明する。
【００４８】
すなわち、この半導体装置ではまず、上記半導体基板３１にトレンチ溝を形成してＳＴＩ領域を設けるとともに、このＳＴＩ領域外となる活性領域には、例えばリンなどのｎ型不純物をイオン注入する等してＮウェル３１ａを形成する。そして次に、この半導体基板３１の上記ＳＴＩ領域上に、上記キャパシタの下層電極３２を形成するための不純物として例えばリンがドープされた不純物濃度Ａの１層目のポリシリコン、および誘電体膜（絶縁体膜）３３とするための上記ＯＮＯ膜を順次積層する。そして、上記キャパシタを形成する上で不要となる部分を適宜にエッチング除去した後、同じく半導体基板３１上にシリコン酸化膜、並びに２層目のポリシリコン膜を順次積層する。そしてここでも、上記キャパシタおよび上記各トランジスタを形成する上で不要となる部分は適宜にエッチング除去される。この結果、半導体基板３１の上記ＳＴＩ領域外となる活性領域のうち、Ｎウェル３１ａ上にはゲート酸化膜３４ａおよびゲート電極３５ａが形成され、残りのｐ型シリコン基板上にはゲート酸化膜３４ｂおよびゲート電極３５ｃが形成される。また、ＳＴＩ領域の上記誘電体膜３３上には、上記キャパシタの部分Ｄ１およびＤ２にそれぞれ対応した２種の上層電極３５ｂ（３５１ｂおよび３５２ｂ）が形成される。
【００４９】
そしてこの実施の形態においては、上記ゲート電極３５ａと、上層電極３５１ｂおよび３５２ｂと、ゲート電極３５ｃとにそれぞれサイドウォール３６ａ、３６ｂおよび３６ｃを設ける。そしてその後、適宜のマスクを用いた不純物のイオン注入処理等を通じて、上記ゲート電極３５ａおよび上層電極３５１ｂについてはこれを、不純物として例えばボロンがドープされた不純物濃度Ｂのｐ型（第２の導電型）ポリシリコンとして形成する。他方、上記ゲート電極３５ｃおよび上層電極３５２ｂについてはこれを、不純物として例えばリンがドープされた同じく不純物濃度Ｂのｎ型（第１の導電型）ポリシリコンとして形成する。
【００５０】
またこれに併せて、上記活性領域のうち、Ｎウェル３１ａ内ではさらに、上記不純物（ボロン）のイオン注入を通じてドレイン領域およびソース領域が設けられ、ｐ型トランジスタが形成される。一方、同じく活性領域のうち、Ｎウェル３１ａが形成されていない残りのｐ型シリコン基板内でもさらに、上記不純物（リン）のイオン注入を通じてドレイン領域およびソース領域が設けられ、ｎ型トランジスタが形成される。
【００５１】
この後、適宜の金属膜を用いたサリサイド処理を行う。これにより、上記ゲート電極３５ａ、上層電極３５１ｂおよび３５２ｂ、そしてゲート電極３５ｃ上には、それぞれ当該金属膜のシリサイド３７ａ、３７１ｂおよび３７ｃが形成されるようになる。なお、このサリサイド処理では、上記キャパシタの下層電極３２の一部にも、同様にシリサイド３７２ｂを形成するようにしている。
【００５２】
また、この実施の形態でも、先の第２の実施の形態と同様、上記下層電極３２を形成するポリシリコンの不純物濃度Ａを、それら上層電極３５１ｂおよび３５２ｂを形成するポリシリコンの不純物濃度Ｂに対して積極的に高く、すなわち「Ａ＞＞Ｂ」といった態様で設定することとしている。具体的には、不純物濃度Ｂが上記ゲート電極３５ａまたは３５ｃを形成するポリシリコンの不純物濃度の限界濃度、例えば「１×１０２０ｃｍ−３」程度に設定されるのに対して、上記不純物濃度Ａは例えばその３倍の濃度である「３×１０２０ｃｍ−３」に設定される。これにより、上記キャパシタの各部分Ｄ１およびＤ２を各々単独のキャパシタとして用いた場合の電圧依存性も、正側あるいは負側の一方の極性に限ってはほぼ最大限に抑制されるようになる。
【００５３】
そして、この実施の形態ではさらに、給電端子Ｔ１およびＴ２を通じて、上記キャパシタの下層電極３２とシリサイド３７１ｂによって電気的に結合された上層電極３５１ｂおよび３５２ｂとの間に電圧を印加することとなる。
【００５４】
ちなみに、図６にその電圧−容量特性を示すように、各々単独のキャパシタとして用いた場合には、上記キャパシタの各部分Ｄ１およびＤ２も、それぞれ一方の極性での電圧依存性は大きい（図６に１点または２点鎖線にて示す特性）。しかし、上記構造並びに上記態様での給電が行われることにより、これら各部分Ｄ１およびＤ２が擬似的に並列接続されるかたちとなり、その合成容量の電圧依存性は大きく改善されるようになる（図６に実線にて示す特性）。
【００５５】
しかも、上記キャパシタの各部分Ｄ１およびＤ２に対応する上層電極３５１ｂおよび３５２ｂ、そして上記各トランジスタのゲート電極３５ａおよび３５ｃを形成する２層目のポリシリコン膜の不純物濃度は、特に上記ゲート電極３５ａおよび３５ｃを形成する上での限界濃度に設定されている。すなわちここでも、ゲート酸化膜３４ａおよび３４ｂの信頼性（絶縁性）を維持することのできる濃度に抑えられている。このため、当該半導体装置としての性能に支障をきたすこともない。
【００５６】
次に、図７を参照して、上述のサリサイド処理、並びに上層電極３５ｂ（３５１ｂおよび３５２ｂ）の形成方法について、参考までにさらに詳述する。
このサリサイド処理は、図７（ａ）に示されるように、上述した２層目のポリシリコン膜により、ゲート電極３５ａ、上層電極３５ｂおよびゲート電極３５ｃが形成され、これら各電極にサイドウォール３６ａ、３６ｂおよび３６ｃが形成された状態で行われる。なお、この状態では、上記各電極にはいずれも不純物はドープされていない。
【００５７】
そしてこの状態で、同じく図７（ａ）に示されるように、半導体基板３１上にチタン等の金属膜３７を積層する。次に、アニール処理によって、図７（ｂ）に示されるように、ゲート電極３５ａ、上層電極３５ｂ、下層電極３２およびゲート電極３５ｃの上面に積層された金属膜３７を選択的にシリサイド化させるとともに、残った金属膜３７についてはこれを薬液により剥離させる。これにより、図７（ｂ）に示されるように、ゲート電極３５ａ、上層電極３５ｂ、下層電極３２およびゲート電極３５ｃ上に低抵抗のチタンシリサイド３７ａ、３７１ｂ、３７２ｂ、および３７ｃがそれぞれ形成される。
【００５８】
次に、図７（ｃ）に示されるように、上層電極３５ｂの一部およびゲート電極３５ｃをマスクＭによりマスクした状態で、ゲート電極３５ａおよび上層電極３５ｂの上記マスクされていない領域に、ｐ型不純物としてのボロンをイオン注入する。これにより、図７（ｄ）に示されるように、ゲート電極３５ａおよび上層電極３５ｂの上記マスクされなかった領域が、互いに同一の不純物濃度Ｂを有するｐ型ポリシリコンとして形成されることとなる。すなわち、上層電極３５ｂの上記マスクされなかった領域、すなわち上層電極３５１ｂは、ゲート電極３５ａを形成するポリシリコンの不純物濃度の限界濃度、例えば「１×１０２０ｃｍ−３」程度に設定された不純物濃度Ｂを有するｐ型ポリシリコンとなる。なお、この時点では、上層電極３５ｂの上記マスクされた領域、すなわち上層電極３５２ｂには、未だ不純物はドープされていない。
【００５９】
そして次に、同じく図７（ｄ）に示されるように、ゲート電極３５ａおよび上層電極３５１ｂをマスクＭによりマスクした状態で、上記上層電極３５２ｂおよびゲート電極３５ｃに、ｎ型不純物としてのリンをイオン注入する。これにより、先の図５に示されるように、上層電極３５２ｂおよびゲート電極３５ｃが、互いに同一の不純物濃度Ｂを有するｎ型ポリシリコンとして形成されることとなる。すなわち、上層電極３５２ｂを形成するポリシリコンの不純物濃度Ｂも、ゲート電極３５ｃを形成するポリシリコンの不純物濃度の限界濃度、例えば「１×１０２０ｃｍ−３」程度に設定されることとなる。
【００６０】
以上説明したように、この第３の実施の形態によっても、先の第１および第２の実施の形態による前記（１）〜（４）の効果に準じた効果を得ることができるようになる。
【００６１】
特に、この第３の実施の形態では、キャパシタを構成する上層電極３５ｂ（３５１ｂおよび３５２ｂ）に上述のような構造を採用したことで、２つのキャパシタをあえて電気的に並列接続する必要もなく、前記（１）〜（４）の効果に準じた効果を得ることができることとなる。
【００６２】
（他の実施の形態）
なお、上記各実施の形態は、以下のように変更して実施することもできる。
・特に第３の実施の形態では、ｐ型の不純物としてボロンを、ｎ型の不純物としてリンをドープしたが、これらｐ型またはｎ型の導電型を与える不純物であればその種類は任意である。例えば、ｐ型の不純物であればボロン、インジウム等々、またｎ型の不純物であればリン、ヒ素、アンチモン等々も適宜採用することができる。
・第１および第２の実施形態では、各キャパシタＣ１およびＣ２の電極材料としていずれも、実際によく用いられるｎ型ポリシリコンを採用したが、これら電極材料の導電型については任意である。
・上記第２あるいは第３の実施形態では、キャパシタの上層電極を形成するポリシリコンの不純物濃度Ｂを、トランジスタのゲート電極を形成するポリシリコンの不純物濃度の限界濃度に設定するとともに、その下層電極を形成するポリシリコンの不純物濃度Ａを、その３倍の濃度に設定した。しかし、この不純物濃度Ａについてはこれを、上記不純物濃度Ｂの３倍未満、あるいは３倍を超える濃度に設定することも可能である。要は、上記電圧依存性を少しでも改善し得るような濃度となっていれば前記に準じた効果を得ることはできる。
・また逆に、上記第３の実施の形態については、その下層電極を形成するポリシリコンの不純物濃度を上記上層電極を形成するポリシリコンの不純物濃度に準じた濃度に設定することもできる。この場合、電圧依存性の抑制度合いは確かに低下する。しかし、２つのキャパシタをあえて並列接続する必要がないといった、その構造自体の優位性はこの場合も維持される。また、上層電極３５１ｂおよび３５２ｂを形成するｐ型およびｎ型ポリシリコンの不純物濃度も、これらが互いに同一である必要はない。
・さらに第３の実施の形態では、キャパシタの下層電極３２をｎ型ポリシリコンによって形成したが、ｐ型ポリシリコンによって形成することとしてもよい。
【図面の簡単な説明】
【図１】この発明にかかる半導体装置の第１の実施形態についてその断面構造を示す断面図。
【図２】同第１の実施形態の半導体装置の電圧−容量特性を示すグラフ。
【図３】この発明にかかる半導体装置の第２の実施形態についてその断面構造を示す断面図。
【図４】同第２の実施形態の半導体装置の電圧−容量特性を示すグラフ。
【図５】この発明にかかる半導体装置の第３の実施形態についてその断面構造を示す断面図。
【図６】同第３の実施形態の半導体装置の電圧−容量特性を示すグラフ。
【図７】（ａ）〜（ｄ）は、同第３の実施形態の半導体装置の製造工程の一部を示す断面図。
【図８】従来の半導体装置の断面構造を示す断面図。
【図９】同従来の半導体装置の電圧−容量特性を示すグラフ。
【符号の説明】
１１、２１、３１…半導体基板、１２ａ、１２ｂ、２２ａ、２２ｂ、３２…下層電極、１３ａ、１３ｂ、２３ａ、２３ｂ、３３…誘電体膜、１４、２４、３４ａ、…ゲート酸化膜、１３、２２、２３、３２…キャパシタ、１２ａ、１３ａ、２２ａ、２３ａ、３２ａ…下層電極、１２ｂ、１３ｂ、２２ｂ、２３ｂ、３２ｂ…上層電極、１４、２４、３４ａ、３４ｂ…ゲート酸化膜、１５ａ、１５ｂ、２５ａ、２５ｂ、３５ｂ、３５１ｂ、３５２ｂ…上層電極、１５ｃ、２５ｃ、３５ａ、３５ｃ…ゲート電極、３１ａ…Ｎウェル、３６ａ、３６ｂ…サイドウォール、３７…金属膜、３７ａ、３７ｃ、３７１ｂ、３７２ｂ…シリサイド、Ｃ１、Ｃ２…キャパシタ、Ｔ１、Ｔ２…給電端子、Ｄ…ドレイン、Ｓ…ソース、Ｍ…マスク。
【図１】
2005019745.tif 000003
【図２】
2005019745.tif 000004
【図３】
2005019745.tif 000005
【図４】
2005019745.tif 000006
【図５】
2005019745.tif 000007
【図６】
2005019745.tif 000008
【図７】
2005019745.tif 000009
【図８】
2005019745.tif 000010
【図９】
2005019745.tif 000011