(57)【要約】【課題】チャネルとソースドレインとの間への不安定スペースの発生を防ぎ、書込と消去動作が安定した不揮発性半導体記憶装置とその製造方法を提供する。【解決手段】半導体基板１上に位置し、素子領域１０となる部分の間隔をあけて一定方向に延びる帯状の素子分離絶縁膜２０と、素子分離絶縁膜および素子領域の半導体基板を覆うゲート酸化膜３と、素子領域のゲート酸化膜の上に配置され、その上層部に厚みが素子分離絶縁膜と同程度のシリコン酸化膜８を有するゲート部３０と、素子領域において、ゲート部の、一方の側辺の側に位置するソース領域９ａおよび他方の側辺の側に位置するドレイン領域９ｂとを備える。【選択図】        図１
2005005612.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に位置し、素子領域となる部分の間隔をあけて一定方向に延びる帯状の素子分離絶縁膜と、
前記素子分離絶縁膜および前記素子領域の半導体基板を覆うゲート酸化膜と、
前記素子領域のゲート酸化膜の上に配置され、その上層部に厚みが前記素子分離絶縁膜と同程度のシリコン酸化膜を有するゲート部と、
前記素子領域において、前記ゲート部の、一方の側辺の側に位置するソース領域および他方の側辺の側に位置するドレイン領域とを備える、半導体装置。
【請求項２】
前記ソース領域を含むように形成されたソース線を備え、そのソース線は、平面的に見て前記ゲート部のソース領域側の側辺に沿いつつ前記素子分離絶縁膜に交差して連続して延び、前記素子領域ではゲート酸化膜の下の前記半導体基板に、また前記素子分離絶縁膜が配置された領域ではその素子分離絶縁膜の下の前記半導体基板に、ともに不純物領域として形成され互いの領域で連続している、請求項１に記載の半導体装置。
【請求項３】
前記ゲート部は、平面的に見て前記ソース線をはさむように２つ配置され、前記ドレイン領域はその２つのゲート部を間にはさむように２つ配置されて前記ソース線およびソース領域を共通にしている、請求項２に記載の半導体装置。
【請求項４】
前記素子分離絶縁膜と同程度の厚みのシリコン酸化膜の厚みが、３００ｎｍ〜４００ｎｍの範囲にある、請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板上に、素子領域となる部分の間隔をあけて一定方向に延びる帯状の素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜および前記素子領域の半導体基板を覆うゲート酸化膜を形成する工程と、
前記ゲート酸化膜の上に多結晶シリコンを含むゲート電極部層および厚みが前記素子分離絶縁膜と同じ程度のシリコン酸化膜を、順次、形成する工程と、
前記シリコン酸化膜を、ゲート部を形成する際のマスクパターンとなるように、フォトレジストパターンをマスクに用いてパターニングする工程と、
前記フォトレジストパターンを除去する工程と、
前記ゲート電極部層をすべてパターニングする前に、フォトレジストパターンを用いることなくイオン注入法により不純物を全面にわたって注入して、前記素子領域の半導体基板の、前記ゲート部の一方の側辺の側にソース領域を、また他方の側辺の側にドレイン領域を形成する工程とを備える、半導体装置の製造方法。
【請求項６】
前記イオン注入において、不純物元素に応じて加速エネルギーを変え、前記シリコン酸化物層に当る不純物はそのシリコン酸化物層内に止まり、その他の領域に当る不純物は、残されているゲート電極部層およびゲート酸化膜を通り抜け半導体基板の表層部に至るように加速エネルギーを調整する、請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ゲート電極部層は、前記ゲート酸化膜の上に形成される多結晶シリコンを含む浮遊ゲート層と、その浮遊ゲート層の上に形成されるゲート間絶縁膜と、そのゲート間絶縁膜の上に形成され、多結晶シリコン層を含む制御ゲートシリコン層および金属層からなる制御ゲート金属層から構成される制御ゲート層とからなり、前記フォトレジストパターンを除去した後、前記パターニングされたシリコン酸化膜をマスクに用いて前記制御ゲート層をパターニングし、次いで、前記全面にわたるイオン注入を行なう、請求項５または６に記載の半導体装置の製造方法。
【請求項８】
前記シリコン酸化物層の厚みが３００ｎｍ〜４００ｎｍの範囲である、請求項５〜７のいずれかに記載の半導体装置の製造方法。
【請求項９】
前記不純物の注入は、前記不純物を砒素とし、加速エネルギー２００〜３００ＫｅＶ、注入量１Ｅ１４〜５Ｅ１４ｃｍ−２とする条件、および前記不純物をリンとし、加速エネルギー１００〜１５０ＫｅＶ、注入量１Ｅ１４〜５Ｅ１４ｃｍ−２とする条件のうちのいずれかで行なう、請求項５〜８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記ソースドレイン領域を形成した後、前記パターニングされたシリコン酸化膜をマスクに用いて、前記ゲート電極部層をパターニングする工程と、平面的に見て前記ソース領域側のゲート部に沿いつつ、前記素子分離絶縁膜に交差して連続して延びる開口部を有するフォトレジストパターンを前記シリコン酸化膜および前記ゲート酸化膜の上に形成する工程と、前記フォトレジストパターンを形成した後、不純物をイオン注入法により全面注入して、前記開口部における、前記素子分離絶縁膜およびゲート酸化膜の下の半導体基板にソース線を形成する工程とを備える、請求項５〜９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記フォトレジストパターン形成後の不純物の全面へのイオン注入においては、不純物元素に応じて加速エネルギーを変え、前記開口部の底に位置するゲート酸化膜に当る不純物が、前記ゲート酸化膜および素子分離絶縁膜を通り抜け半導体基板の表層部に至るように加速エネルギーを調整する、請求項１０に記載の半導体装置の製造方法。
【請求項１２】
前記不純物の注入は、前記不純物を砒素とし、加速エネルギー８５０〜１０００ＫｅＶ、注入量１Ｅ１５〜５Ｅ１５ｃｍ−２とする条件、および前記不純物をリンとし、加速エネルギー４００〜５００ＫｅＶ、注入量１Ｅ１５〜５Ｅ１５ｃｍ−２とする条件のうちのいずれかで行なう、請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、より具体的にはゲート部の側壁直下とソースドレイン領域との間への不安定なスペースの発生を防ぐことができる半導体装置およびその製造方法に関するものである。
【０００２】
【従来の技術】
不揮発半導体記憶装置は、半導体基板上に平面的に見て一方向に沿って配置され、パターニングされた次の積層構造を素子領域に有する。
【０００３】
半導体基板／ゲート酸化膜／浮遊ゲート層／ゲート間絶縁膜／制御ゲートシリコン層／制御ゲート金属層／シリコン酸化層
上記の積層構造は素子領域に配置されるが、素子領域は素子領域同士を分離する素子分離絶縁膜の間にはさまれるように形成される。素子分離絶縁膜は、半導体基板の上に直接、素子領域用の間隔をあけて一方向に延びるように形成される。ゲート酸化膜は、素子領域では半導体基板上に、また素子分離領域では素子分離絶縁膜上に形成されている。
【０００４】
自己整合型ソース線を含む不揮発性半導体記憶装置では、上記パターニングされた積層構造は、ソース領域用の間隔をあけて、素子分離膜が延びる方向に交差する方向に沿って並列する２つの積層構造として形成される。この２つの積層構造の間を、上記のソース領域を含むように連続したソース線が配置される。ここで、上記のパターニングされた積層構造をゲート部という。また、ゲート電極部またはゲート電極部層は、上記のゲート部からシリコン酸化膜を除いたものを指す。また、ゲート部というとき、通常、上記のようにゲート酸化膜を含むが、説明を省略してゲート酸化膜を含まない部分を指す場合もある。
【０００５】
上記の積層構造をパターニングする場合、上記の層中で最上層のシリコン酸化層をフォトレジストパターンをマスクに用いてエッチングし、そのフォトレジストパターンを除去する。それより下の層は、上記のパターンニングされたシリコン酸化膜をマスクに用いて異方性ドライエッチングを行ない、フォトレジストマスクパターンと組み合せて、ドレイン領域やソース線の不純物を導入する。なお、以後の説明で、パターニングされた積層構造の側壁を制御ゲート側壁またはゲート部の側壁という。
【０００６】
上述したように、上記パターニングされた積層構造は、所定のソース線用の間隔をあけて並列する構造として形成される。平面的に見て上記の間隔に配置されるソース線は、ゲート酸化膜を含めて除去された後の半導体表層部に形成される。ソース線は、上記の間隙を通り、素子分離絶縁膜が形成されている領域にまでも延びるが、その領域では素子分離絶縁膜を含めて除去された半導体表層部に不純物を導入することにより形成されている。すなわち、ソース線は、平面的に見て、並列する２つの上記積層構造の間の半導体基板表層部に連続して形成される。上記のように、２つの積層構造の間を通るように形成されるソース線を自己整合型ソース線という。
【０００７】
上記の自己整合型ソース線については、フィールド酸化膜を配置したまま、高加速イオン注入により、そのフィールド酸化膜の下側に形成する方法などが提案されている（特許文献１参照）。
【０００８】
上記の積層構造を主要構成部として、不揮発性半導体記憶装置は形成されている。なお、上記パターニングされた積層構造は、平面的に見て素子分離絶縁膜と交差する部分で、隣り合う素子領域の積層構造と電気的に分離されている。
【０００９】
【特許文献１】
特開２０００−２００８３９号公報
【００１０】
【発明が解決しようとする課題】
上記の不揮発性半導体記憶装置は、ソースドレイン領域に不純物を注入する前に、ゲート間絶縁膜およびその下の浮遊ゲートに異方性ドライエッチングを施す。この異方性ドライエッチングにおいて、レジストポリマーが上記の積層構造の側壁に付着し残存する場合があった。この付着し残存したレジストポリマーがソースドレイン領域への不純物注入に際して、意図しないにも拘わらずマスクとして機能する。この結果、制御ゲート側壁直下とソースドレイン領域と間に不安定なスペースを発生させることがあった。
【００１１】
上記のソースドレイン領域の形成と同様に、ソース線形成のための不純物注入前にも素子分離絶縁膜のエッチングの際に、やはり積層構造の側壁にレジストポリマーが残存する。このため、上記積層構造の隙間を通るソース線形成のために不純物を導入するとき、上記側壁に残存したレジストポリマーがマスクとして機能して、制御ゲート側壁直下とソースドレイン領域との間に不安定なスペースを発生させることがあった。この結果、書込動作および消去動作が、ビット間で大きく変動するという問題があった。
【００１２】
本発明は、ゲート部の側壁直下とソースドレイン領域と間への不安定なスペースの発生を防ぐ半導体装置およびその製造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体基板上に、素子領域となる部分の間隔をあけて一定方向に延びる帯状の素子分離絶縁膜を形成する工程と、素子分離絶縁膜および素子領域の半導体基板を覆うゲート酸化膜を形成する工程とを有する。また、ゲート酸化膜の上に多結晶シリコンを含むゲート電極部層および厚みが素子分離絶縁膜と同じ程度のシリコン酸化膜を、順次、形成する工程と、シリコン酸化膜を、ゲート部を形成する際のマスクパターンとなるように、フォトレジストパターンをマスクに用いてパターニングする工程と、フォトレジストパターンを除去する工程とを有する。そして、ゲート電極部層をすべてパターニングする前に、フォトレジストパターンを用いることなくイオン注入法により不純物を全面にわたって注入して、素子領域の半導体基板の、ゲート部の一方の側辺の側にソース領域を、また他方の側辺の側にドレイン領域を形成する工程とを備える。
【００１４】
この方法によれば、マスクとして用いたシリコン酸化膜の厚みが素子分離絶縁膜と同程度なので、不純物の加速エネルギーを素子分離絶縁膜を通り抜けないようにすれば、不純物はそのシリコン酸化膜中に止まり、ゲート部直下のチャネルやその上のゲート酸化膜にまで到達することはない。しかし、ゲート部以外の素子領域では、ゲート電極部層がすべて残っているか、または部分的に残っている。この部分では、ゲート電極部層のすべてまたは残りのゲート酸化膜が積層されている。
【００１５】
この部分の厚みは、素子分離絶縁膜に比べれば大幅に薄いので、上記の不純物の加速エネルギーを、素子分離絶縁膜を通り抜けず、この露出された積層部を通り抜けて半導体基板に到達する範囲に設定することは可能である。なお、上記の説明から分るように、「ゲート電極部層をすべてパターニングする前に」とは、ゲート電極部層をまったくパターニングしなくてもよいし、部分的に所定の層はパターニングした後であってもよい。
【００１６】
上記のようにして、ゲート部の下のゲート酸化膜および半導体基板、ならびに素子分離絶縁膜の下の半導体基板に不純物領域を形成せず、所望の部分にソース領域およびドレイン領域を形成することができる。このとき、上記のイオン注入の前に、ゲート電極部層のうちの所定の部分を異方性エッチングにより除去する工程を設けていないので、ゲート部の側壁にレジストポリマーが残存することがない。このため、イオン注入の際にゲート部の側壁直下とソースドレイン領域間の不安定なスペースの発生を防ぐとともに、書込動作および消去動作がビット間で大きく変動しないようにできる。
【００１７】
なお、素子分離絶縁膜と同程度のシリコン酸化膜の厚みとは、（素子分離絶縁膜の厚み−７５ｎｍ）≦シリコン酸化膜の厚み≦（素子分離絶縁膜の厚み＋７５ｎｍを指す。シリコン酸化膜を、（素子分離絶縁膜−７５ｎｍ）より薄くすると不純物がシリコン酸化膜を通り抜けてゲート酸化膜などに導入される可能性があり、好ましくない。シリコン酸化膜を（素子分離絶縁膜＋７５ｎｍ）より厚くすると、不要な厚みのシリコン酸化膜を形成することになり、そのシリコン酸化膜の形成やパターニングに時間を要し、またパターニングされたシリコン酸化膜の形状の寸法精度が低下する。また、より望ましくは、シリコン酸化膜は、素子分離絶縁膜±５０ｎｍの範囲内とする。
【００１８】
本発明の半導体装置は、半導体基板上に位置し、素子領域となる部分の間隔をあけて一定方向に延びる帯状の素子分離絶縁膜と、素子分離絶縁膜および前記素子領域の半導体基板を覆うゲート酸化膜とを有する。また、素子領域のゲート酸化膜の上に配置され、その上層部に厚みが素子分離絶縁膜と同程度のシリコン酸化膜を有するゲート部と、素子領域において、ゲート部の、一方の側辺の側に位置するソース領域および他方の側辺の側に位置するドレイン領域とを備える。
【００１９】
上記の構成によれば、ソース領域およびドレイン領域の形成においては、ゲート部のシリコン酸化膜をマスクに用いた全面イオン注入により、所望の部分にのみ不純物領域を形成することができる。この場合、全面イオン注入の前に、ゲート間絶縁膜／浮遊ゲート層などを異方性エッチングにより除去しなくてよい構造になっている。このため、ゲート部の側壁にレジストポリマーが残存した状態で全面イオン注入することがない。
【００２０】
この結果、イオン注入の際にゲート部の側壁直下とソースドレイン領域間の不安定なスペースの発生を防ぐとともに、書込動作および消去動作がビット間で大きく変動しないようにできる。
【００２１】
なお、上記の構造において、ゲート部には、その直下のゲート酸化膜を含めてもよいし、またそれを含まず、ゲート酸化膜より上側の部分のみを指してもよい。
【００２２】
【発明の実施の形態】
次に、図面を用いて本発明の実施の形態について説明する。図１（ａ）は、本発明の実施の形態における半導体装置を示す平面図である。この半導体装置は、自己整合型ソース線を使用した不揮発性半導体記憶装置である。ソース線１１の両側に、最上部にシリコン酸化膜８が積層され、パターニングされたゲート部３０が配置されている。素子領域１０をはさむように素子分離領域２０が配置され、ソース線１１の延びる方向に交差して、素子分離絶縁膜２が配置される。素子分離絶縁膜２は、ゲート部３０の下のゲート酸化膜（図示せず）の下において、そのゲート酸化膜と半導体基板との間に位置し、またソース線１１と交差しており、従来のようにソース線１１と交差する領域を除去していない。すなわち、素子分離絶縁膜２は、素子分離絶縁領域２０に連続して配置されている。
【００２３】
ドレイン領域は、ドレインコンタクト１４の下に形成され、ソース線との間にゲート部３０をはさむようにされている。ゲート部３０の最上部には、この製造段階では、シリコン酸化膜８が配置されている。また、ゲート部３０は、各素子領域は隣り合う素子と分離されるように分離部３１によって分離されている。
【００２４】
図１（ｂ）は、図１（ａ）のＩＢ−ＩＢ線に沿う断面図である。すなわち、素子領域１０の断面図である。図１（ｂ）を参照して、層間絶縁膜１３に覆われたゲート部３０は次の積層部分から構成される。
【００２５】
ゲート部３０の積層構造：（半導体基板１上のゲート酸化膜３）／（多結晶シリコンまたは不純物を含む多結晶シリコンからなる浮遊ゲート層４）／（ゲート間絶縁膜５）／（多結晶シリコンまたは不純物を含む多結晶シリコンからなる制御ゲートシリコン層６）／（ゲート部の電気抵抗を下げるための制御ゲート金属層７）／（制御ゲート６，７を形成するためのマスクとして用いられたシリコン酸化層８）
上記の積層構造から分るように、上述のゲート電極部とは、ゲート酸化膜３と、浮遊ゲート層４と、ゲート間絶縁膜５と、制御ゲートシリコン層６と、制御ゲート金属層７とから構成されている。ゲート酸化膜３は全体に広がっているので、説明上、上記のゲート電極部から除かれる場合もある。ゲート電極部層とは、上記のゲート電極部を形成する層がパターニングされる前の状態をさす。
【００２６】
電荷保持性能を向上させるために、上記のゲート部３０の積層構造の側壁を覆う側壁酸化膜１２が形成される。
【００２７】
半導体基板１には、ドレイン領域９ｂとソース領域９ａが形成されているが、ソース領域９ａは、高濃度に不純物を含むソース線１１の中に埋没し分らなくなっている。ドレイン領域９ｂには、層間絶縁膜１３を貫通して半導体基板表面に届くドレインコンタクト１４が形成され、上層の金属配線とドレイン領域との電気的接続をとっている。
【００２８】
図１（ｃ）は、図１（ａ）におけるＩＣ−ＩＣ線に沿う断面図、すなわち素子分離領域における断面図である。ゲート３０における積層構造は、図１（ｂ）のそれと同じである。図１（ｃ）において注意すべき部分は、半導体基板１の表層部に素子分離絶縁膜２が、途切れることなく連続して設けられていることである。また、その素子分離絶縁膜の下に、素子分離絶縁膜２から顔を出すように、ソース線１１が下方に突き出ている。
【００２９】
本実施の形態の特徴の１つは、この素子分離絶縁膜２と、ソース線１１との関係に集約されている。すなわち、素子分離絶縁領域２０においても素子分離絶縁膜２を除去することなく、導電性を確保するためソース線を高エネルギーのイオン注入を行なって、素子分離絶縁膜を突き抜けて導電領域を形成している。このため、工程を省略することができるとともに、歩留り向上などを実現することができる。
【００３０】
次に上記の不揮発性半導体装置の製造方法について説明する。図２（ａ）〜（ｃ）は、製造の初期段階を説明するための図である。図２（ａ）は平面図であり、図２（ｂ）は図２（ａ）のＩＩＢ−ＩＩＢ線に沿う断面図であり、また、図２（ｃ）は図２（ａ）のＩＩＣ−ＩＩＣ線に沿う断面図である。
【００３１】
まず、半導体基板１の表面に公知の技術により選択的に素子分離絶縁膜２を形成し、さらにこの上に熱酸化法により堆積されたゲート酸化膜３と、ＣＶＤ法により堆積された多結晶シリコンまたは不純物を含む多結晶シリコンからなる浮遊ゲート４を写真製版処理および異方性ドライエッチングにより所望の部分に形成する。
【００３２】
図３（ａ）〜（ｃ）は、次段階の製造工程を説明するための図である。図３（ａ）は平面図であり、図３（ｂ）は図３（ａ）のＩＩＩＢ−ＩＩＩＢ線に沿う断面図であり、また図３（ｃ）は図３（ａ）のＩＩＩＣ−ＩＩＩＣ線に沿う断面図である。これらの図において、浮遊ゲート４上に熱酸化法およびＣＶＤ法により、ゲート間絶縁膜５を堆積し、その上にＣＶＤ法により多結晶シリコンまたは不純物を含む多結晶シリコンを堆積する。さらに、ゲート電極の抵抗値を下げるため、スパッタ法またはＣＶＤ法によりＷＳｉ２またはＴｉＳｉなどの高融点金属を堆積する。そして、制御ゲート６および７を形成する際にマスクとして用いるシリコン酸化膜８をＣＶＤ法で高融点金属層７上に、厚み３００ｎｍ〜４００ｎｍ堆積する。従来は、このマスクとして用いるシリコン酸化膜８の厚みは１００ｎｍ〜２００ｎｍであった。ここで、シリコン酸化膜８を厚み３００ｎｍ〜４００ｎｍ堆積することが、本実施の形態における重要なポイントである。この厚みは、素子分離絶縁膜と同程度の厚みである。
【００３３】
その後、このシリコン酸化膜に対して写真製版処理と異方性ドライエッチングを施し、所望のゲートパターンを得るためのシリコン酸化膜マスク８を形成する。その後、フォトレジストは除去し、シリコン酸化膜マスク８をマスクとして、高融点金属、多結晶シリコンまたは不純物を含む多結晶シリコンに異方性ドライエッチングを施す。
【００３４】
この異方性エッチングにより、制御ゲート層６および７をパターニングする。すなわち、上述したように、ゲート電極部層を、（浮遊ゲート層４）／（ゲート間絶縁膜５）／（制御ゲートシリコン層６）／（制御ゲート金属層７）のように形成し、パターニングされたシリコン酸化膜８をマスクに用いて、（制御ゲートシリコン層６）／（制御ゲート金属層７）の部分をパターニングする。したがって、（浮遊ゲート層４）／（ゲート間絶縁膜５）はパターニングされずに残っている。パターニングにより開口された箇所では、開口部の底にゲート間絶縁膜５が露出されている。
【００３５】
このように、「ゲート電極部層がすべてパターニングされる前」に、全面にわたってイオン注入法により不純物を注入する。不純物が砒素の場合は、加速エネルギー２００〜３００ＫｅＶ、注入量１Ｅ１４〜５Ｅ１４ｃｍ−２の条件で不純物を全面注入する。また、不純物がリンの場合は、加速エネルギ１００〜１５０ＫｅＶ、注入量１Ｅ１４〜５Ｅ１４ｃｍ−２の条件で、全面注入する。
【００３６】
このとき、加速エネルギーはゲート酸化膜３、浮遊ゲート４およびゲート間絶縁膜５を突き抜け半導体基板１に達する程度に設定している。またシリコン酸化膜マスク８の厚みは、素子分離絶縁膜と同程度である。すなわち、この加速エネルギでは突き抜けない程度に厚くしているため、ゲートおよびゲート直下のチャネル領域には注入されない。すなわち、ソース領域９ａ、ドレイン領域９ｂとなる部分の半導体基板１のみに不純物を注入することができる。
【００３７】
この後、図４（ａ）〜（ｃ）に示すように、次段階の製造工程が行なわれる。図４（ａ）は平面図であり、図４（ｂ）は図４（ａ）のＩＶＢ−ＩＶＢ線に沿う断面図であり、また図４（ｃ）は図４（ａ）のＩＶＣ−ＩＶＣ線に沿う断面図である。これらの図を参照して、シリコン酸化膜マスク８をマスクとして、ゲート間絶縁膜５および浮遊ゲート４に異方性ドライエッチングを施し、制御ゲート６および７を形成する。制御ゲートは、多結晶シリコンまたは不純物を含む多結晶シリコンから構成される制御ゲートシリコン層６、および高融点金属から構成される制御ゲート金属層７からなっている。
【００３８】
この後、図５（ａ）〜（ｃ）に示すように、自己整合的にソース線を形成するためのフォトレジストマスク１５を写真製版処理で形成し、イオン注入法により不純物を注入する。不純物が砒素の場合は、砒素を加速エネルギー８５０〜１０００ＫｅＶ、注入量１Ｅ１５〜５Ｅ１５ｃｍ−２の条件で、また、不純物がリンの場合は、加速エネルギー４００〜５００ＫｅＶ、注入量１Ｅ１５〜５Ｅ１５ｃｍ−２の条件で注入する。このとき、加速エネルギーはゲート酸化膜３および素子分離絶縁膜２を突き抜け半導体基板１に達する程度に設定している。このため、半導体基板１に不純物を注入でき、素子領域１０および素子分離領域２０のいずれにもソース線１１を連続して形成することができる。
【００３９】
次に、フォトレジストマスク１５は除去した後、ソースドレインの拡散を行なうことと、記憶保持性能を向上させるための側壁酸化膜１２を形成する熱処理を行なう。その後、ＣＶＤ法で第２の層間絶縁膜１３を全面に堆積し、写真製版処理および異方性ドライエッチングにより、必要な部分のみに選択的に第２の層間絶縁膜１３を除去しドレインコンタクト１４を形成し、電気的導通をとり自己整合型ソース線を使用した不揮発性半導体記憶装置を形成する。この処理工程により、図１（ａ）〜（ｃ）に示す不揮発性半導体記憶装置が形成される。
【００４０】
上記本実施の形態によれば、ソース領域およびドレイン領域を、ゲート間絶縁膜５および浮遊ゲート４に、異方性ドライエッチングを施す前に、イオン注入を高加速エネルギーで注入し形成する。また、ソース線は素子分離絶縁膜２にエッチングを施すことなく高加速エネルギーで注入し形成する。その結果、レジストポリマーが残存する状態でのイオン注入がなくなり、ゲート部側壁直下とソースドレイン領域間の不安定なスペースの発生を防ぐことができる。また、書込動作および消去動作のビット間での大きな変動を生じるという問題を解決することができる。また、ソース線を形成する過程で、素子分離領域における素子分離絶縁膜をエッチングする工程を削減することができる。
【００４１】
上記の本発明の実施の形態では、不揮発性半導体記憶装置の例を紹介したが、本発明の範囲は最も広くは、不揮発性半導体記憶装置に限定されず、通常のＭＯＳＦＥＴ、ＪＦＥＴなどの半導体装置であってもよい。また、本実施の形態では、自己整合型ソース線を用いた不揮発性半導体記憶装置についてのみ紹介したが、自己整合型ソース線を用いない半導体装置であってもよい。また、最も広くは、素子分離絶縁膜と同程度の厚みのシリコン酸化膜をゲート部の上層として含み、ソースドレインの不純物領域を有するものであれば、ソース線を含まない半導体装置およびその製造方法であってもよい。
【００４２】
上記において、本発明の実施の形態について説明を行ったが、上記に開示された本発明の実施の形態は、あくまで例示であって、本発明の範囲はこれら発明の実施の形態に限定されない。本発明の範囲は、特許請求の範囲の記載によって示され、さらに特許請求の範囲の記載と均等の意味および範囲内でのすべての変更を含むものである。
【００４３】
【発明の効果】
本発明を用いることにより、ゲート部の側壁直下とソースドレイン領域との間への不安定なスペースの発生を防ぐとともに、書込動作および消去動作がビット間で大きく変動しない不揮発性半導体記憶装置を得ることができる。
【図面の簡単な説明】
【図１】（ａ）は本発明の実施の形態における不揮発性半導体記憶装置の平面図であり、（ｂ）は（ａ）のＩＢ−ＩＢ線に沿う断面図であり、（ｃ）は（ａ）のＩＣ−ＩＣ線に沿う断面図である。
【図２】（ａ）は図１の不揮発性半導体記憶装置の製造初期段階の平面図であり、（ｂ）は図２（ａ）のＩＩＢ−ＩＩＢ線に沿う断面図であり、（ｃ）は図２（ａ）のＩＩＣ−ＩＩＣ線に沿う断面図である。
【図３】（ａ）は次の製造段階の平面図であり、（ｂ）は図３（ａ）のＩＩＩＢ−ＩＩＩＢ線に沿う断面図であり、（ｃ）は図３（ａ）のＩＩＩＣ−ＩＩＩＣ線に沿う断面図である。
【図４】（ａ）はさらに次の製造段階の平面図であり、（ｂ）は図４（ａ）のＩＶＢ−ＩＶＢ線に沿う断面図であり、（ｃ）は図４（ａ）のＩＶＣ−ＩＶＣ線に沿う断面図である。
【図５】（ａ）は図１の不揮発性半導体記憶装置にいたる前の製造段階の平面図であり、（ｂ）は図５（ａ）ののＶＢ−ＶＢ線に沿う断面図であり、（ｃ）は図５（ａ）のＶＣ−ＶＣ線に沿う断面図である。
【符号の説明】
１  半導体基板、２  素子分離絶縁膜、３  ゲート絶縁膜、４  浮遊ゲート層、５  ゲート間絶縁膜、６  制御ゲートシリコン層、７  制御ゲート金属層、８酸化シリコン層、９ａ  ソース領域、９ｂ  ゲート領域、１０  素子領域、１１  ソース線、１２  側壁絶縁膜、１３  層間絶縁膜、１４  ドレインコンタクト、１５  フォトレジストパターン、２０  素子分離領域、３０  ゲート部、３１  分離部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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