(57)【要約】【課題】2つの周波数シンセサイザーにおいて一方のシンセサイザーがアンロック時に2つの位相が不安定になってしまう。この不安定になった各々の位相が重なった時にVCO1にスプリアスが発生しその特性を劣化させてしまう。【解決手段】上記課題を解決する為に本発明の基準周波数位相制御回路は内部動作タイミングを決定するクロック信号をVCO側のカウンタ分周出力から外部信号X'talに変更する事でPLL1のロック、アンロックに関係無く一定とした。  更に、PLL1の位相比較器はEX-OR型である為に基準周波数1とVCO1分周出力の各々の立上りは一致しない。つまりロック時にはその各々の立上りはある一定の位相量を保っている。また、PLL1は分数分周方式である為、VCO1分周出力は逐次変化する。よって、上記の手段に加え本発明では基準周波数2の位相とVCO1分周出力とが重ならないように基準周波数2と位相比較出力1との関係を22.5°にする事によりその特性劣化を解決する。【選択図】図１
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【特許請求の範囲】
【請求項１】
PLLによって構成された2系統の周波数シンセサイザにおいて基準信号となる入力クロックに対して、その入力クロックを4分周して前記PLLの一方の基準周波数（位相比較器への入力信号）とし、4×n (nはプログラマブルな整数)分周して前記PLLのもう一方の基準周波数とするシステムにおいて、各々のPLLの位相比較器入力の位相を管理する事を特徴とするPLLの基準周波数位相制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はヘテロダイン受信システムにおいて2つのローカル信号を生成する周波数シンセサイザーによって構成され、更に各々の周波数シンセサイザーの基準周波数(位相比較器への入力)が異なるシステムに関するものである。
【背景技術】
【０００２】
図３は従来の基準周波数カウンタ回路の構成を示す回路図であり、図３に示す回路の動作を表すタイミングチャートを図４に示す。図３においてR0〜8、SLEEPX'talは外部入力信号であり、Q0〜1、3〜8はカウンタを構成するトグルフリップフロップ回路の各々のQ出力、Q2は該当するトグルフリップフロップ回路のQ出力の反転信号である。簡単にカウンタ動作について説明を行なう。信号c=H時に各トグルフリップフロップはR0〜8のデータをロードし、信号c=Lになってから入力信号X'talによりダウンカウントをスタートし、Q0〜8の値=4の時に図中の下段のシフトレジスタにカウント信号を出力する。そして、そのカウント信号がシフトレジスタで入力信号X'talによってシフト動作している間に信号c=H(データロード)期間を生成し、更にカウンタ出力をQ0〜8の値=0になるタイミングで生成している。このように構成された基準周波数1を基準信号とするシンセサイザー(以下PLL1と称する。)がロック時に、基準周波数2を基準信号とするシンセサイザー(以下PLL2と称する。)を立ち上げる為にSLEEP信号はLからHに変化させるものとするとPLL1とPLL2の位相比較のタイミング位相比較器1出力のH期間の真中にPLL2の位相比較が行なわれる事となる。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記のようなPLL1とPLL2位相制御回路では以下のような問題点が発生する。その問題点について説明する。
【０００４】
従来の回路構成ではPLL1がアンロック時に基準周波数2の位相が不安定になってしまう。この不安定になった基準周波数2の位相がPLL1のVCO1分周出力と重なった時にVCO1にスプリアスが発生しその特性を劣化させてしまう。
【課題を解決するための手段】
【０００５】
上記の課題を解決するために本発明の基準周波数位相制御回路はSLEEP信号をD入力とするフリップフロップ回路のクロック信号をVCO1分周出力から外部信号X'talに変更する事でPLL1のロック、アンロックに関係無く一定とした。
【０００６】
更に、本発明ではPLL1の位相比較器はEX-OR型(具体的な回路構成を図５、PLL2の位相比較器の回路構成を図６に示す。)である為に基準周波数1とVCO1分周出力の各々の立上りは一致しない。つまりロック時にはその各々の立上りはある一定の位相量を保っている。また、PLL1は分数分周方式である為、VCO1分周出力は逐次変化する。よって、上記の手段に加え本発明では基準周波数2の位相とVCO1分周出力とが重ならないように基準周波数2と位相比較出力1との関係を22.5°にする為、基準周波数カウンタの信号c=HからL(データロード解除)になって入力信号X'talに従って行なわれるダウンカウント動作をX'talの1/2周期速くする事で実現した。
【発明の効果】
【０００７】
以上のように本発明によれば、PLL1のロック、アンロック状態に関係無く位相比較出力1と基準周波数2の位相関係は固定出来、更に基準周波数2とVCO1分周出力位相はマージンは増加し、VCO1に不要なスプリアス成分を発生する事を防ぐ事が出来る。
【発明を実施するための最良の形態】
【０００８】
図１は本発明の第１の実施の形態の基準周波数カウンタ回路の構成を示す回路図であり、図１に示す回路の動作を表すタイミングチャートを図２に示す。図１においてR0〜8、SLEEPX'talは外部入力信号であり、Q0〜1、3〜8はカウンタを構成するトグルフリップフロップ回路の各々のQ出力、Q2は該当するトグルフリップフロップ回路のQ出力の反転信号である。簡単にカウンタ動作について説明を行なう。信号c=H時に各トグルフリップフロップはR0〜8のデータをロードし、信号c=Lになってから入力信号X'talの反転信号によりダウンカウントをスタートし、Q0〜8の値=4の時に図中の下段のシフトレジスタにカウント信号を出力する。そして、そのカウント信号がシフトレジスタで入力信号X'talの反転信号によってシフト動作している間に信号c=H(データロード)期間を生成し、更にカウンタ出力をQ0〜8の値=0になるタイミングで生成している。このように構成されたカウンタは従来回路に比べダウンカウント動作を入力信号X'talの1/2周期速くスタートし得る。
【０００９】
更に、本発明ではフリップフロップのデータ入力であるPLL2を立ち上げる為の信号SLEEPの内部回路への出力タイミングはそのフリップフロップのクロック入力に接続されている基準周波数1によって決定している。
【産業上の利用可能性】
【００１０】
本発明によれば、PLL1のロック、アンロック状態に関係無く位相比較出力1と基準周波数2の位相関係は固定出来、更に基準周波数2とVCO1分周出力位相はマージンは増加し、VCO1に不要なスプリアス成分を発生する事を防ぐ事が出来る。
【図面の簡単な説明】
【００１１】
【図１】本発明の第１の実施の形態の位相制御回路の構成を示す回路図
【図２】図１の位相制御回路のタイミングチャート
【図３】従来の位相制御回路の構成を示す回路図
【図４】図３の位相制御回路のタイミングチャート
【図５】PLL1の位相比較器の回路構成を示す回路図
【図６】PLL2の位相比較器の回路構成を示す回路図
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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