(57)【要約】      （修正有）【課題】積層された複数の半導体素子のそれぞれを基板に対して精度良く接続することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造を提供する。【解決手段】半導体素子５１と半導体素子５４とを積層し、電極パッド５２にＡｕスタッドバンプ５７を形成し、電極パッド５５に積層させたＡｕスタッドバンプ５８−１〜５８−３を形成して、半導体素子５４の面５４ＡからＡｕスタッドバンプ５８−３の端部５８−３Ｃまでの距離Ｈ２と、半導体素子５４の面５４ＡからＡｕスタッドバンプ５７の端部５７Ｃまでの距離Ｈ１とが等しくなるよう構成し、積層された半導体素子５１，５４を多層配線プリント基板６０に実装する。【選択図】図５
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【特許請求の範囲】
【請求項１】
複数の半導体素子が各半導体素子に形成された電極パッドが露出するように積層され、前記複数の半導体素子のそれぞれが前記電極パッドに形成された接続部を介して基板にフリップチップ実装される半導体素子の接続構造において、
前記接続部は、複数のスタッドバンプを有し、
前記複数の半導体素子のそれぞれと基板との距離に応じて前記複数のスタッドバンプが積層されていることを特徴とする半導体素子の接続構造。
【請求項２】
前記基板には、接続パッドが設けられており、
前記スタッドバンプと接続パッドとを、はんだにより接続することを特徴とする請求項１に記載の半導体素子の接続構造。
【請求項３】
前記複数のスタッドバンプのぞれぞれは、略同じ大きさであることを特徴とする請求項１または２に記載の半導体素子の接続構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の接続構造に係り、特に積層された複数の半導体素子のそれぞれを基板に接続する半導体素子の接続構造に関する。
【背景技術】
【０００２】
近年、複数の半導体素子と、複数の半導体素子が実装される基板とを備えた半導体装置には、高密度化の要求がされている。このような要求を満たすため、複数の半導体素子を積層（スタック）させて基板に実装した半導体装置がある。
【０００３】
図１は、従来の半導体装置の断面図である。なお、図１において、Ａはワイヤ１２を基板１８に対して接続する際、必要となる基板１８上の領域（以下、接続領域Ａ）を示している。図１に示すように、半導体装置１０は、大略すると複数の半導体素子１１，１３と、基板１８とを有した構成とされている。
【０００４】
半導体素子１３は、半導体素子１１よりも外形の大きい半導体素子であり、半導体素子１１は、半導体素子１３上に積層されている。半導体素子１１は、基板１８の接続領域Ａに設けられた接続パッド１９に接続されたワイヤ１２を介して、基板１８と電気的に接続されている。
【０００５】
半導体素子１３は、電極パッド１４を有しており、フリップチップ実装により基板１８に実装されている。基板１８の接続パッド２１と半導体素子１３の電極パッド１４との間は、はんだボール１５により接続されている。また、半導体素子１３と基板１８との間には、半導体素子１３と基板１８との熱膨張率のミスマッチを防ぐためのアンダーフィル樹脂１６が設けられている。
【０００６】
図２は、他の従来の半導体装置の平面図であり、図３は、図２に示した半導体装置のＢ−Ｂ線方向の断面図である。図２に示すように、半導体装置２５は、外形の大きさが異なる３つの半導体素子２７，２９，３２と、基板２６と、大きさの異なる３つのはんだボール２８，３１，３３とを有した構成とされている。
【０００７】
半導体素子２７の外形は、半導体素子２９，３２の外形よりも大きく、半導体素子２９の外形は半導体素子３２よりも大きくなるよう構成されている。また、はんだボール２８は、はんだボール３１，３３よりも大きく、はんだボール３１は、はんだボール３３よりも大きくなるよう構成されている。はんだボール２８，３１，３３は、半導体素子２７，３１，３２に設けられた電極パッド（図示せず）と基板２６に設けられた接続パッド（図示せず）との間を接続するよう設けられている。
【０００８】
図３に示すように、半導体素子２７の下面には、半導体素子２９、半導体素子３２が順次積層され、積層された半導体素子２７，２９，３２は、それぞれはんだボールによりフリップチップ実装されている。
【０００９】
具体的には、半導体素子２７と基板２６とは、はんだボール２８により接続され、半導体素子２９と基板２６とは、はんだボール３１により接続され、半導体素子３２と基板２６とは、はんだボール３３により接続されている（例えば、特許文献１参照。）。
【００１０】
このように、大きさの異なる３つのはんだボール２８，３１，３３を用いることで、積層された３つの半導体素子２７，２９，３２を基板２６に対して電気的に接続することができる。また、半導体装置２５は、図１に示したワイヤ１２を用いた半導体装置１０のように接続領域Ａを設ける必要がないので、半導体素子２７，２９，３２を実装する際に必要な接続領域を小さくすることができる。
【特許文献１】特開２００２−３５３２７２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、一般的に、はんだボールの径の大きさを１００μｍ以下の大きさに形成することは困難であり、はんだボール２８，３１，３３により半導体素子２７，２９，３２と基板との間を接続する場合には、最低でも１００μｍ〜２００μｍ程度のピッチではんだボール２８，３１，３３を配設しなければならないという問題があった。また、上記ピッチに対応するように、半導体素子２７，２９，３２の電極パッド及び基板２６の接続パッドを設けなければならず、半導体素子２７，２９，３２及び基板２６の外形を小さくすることができないという問題があった。
【００１２】
また、はんだボール２８，３１，３３を加熱し、溶解することで、積層された半導体素子２７，２９，３２と基板２６とを実装するため、実装した際、基板２６の接続面２６Ａに対する（基板２６を基準とした際の）半導体素子２７，２９，３２の高さばらつきが生じてしまうという問題があった。
【００１３】
そこで本発明は、上述した問題点に鑑みなされたものであり、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造を提供することを目的とする。
【課題を解決するための手段】
【００１４】
上記課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
【００１５】
請求項１記載の発明では、複数の半導体素子が各半導体素子に形成された電極パッドが露出するように積層され、前記複数の半導体素子のそれぞれが前記電極パッドに形成された接続部を介して基板にフリップチップ実装される半導体素子の接続構造において、前記接続部は、複数のスタッドバンプを有し、前記複数の半導体素子のそれぞれと基板との距離に応じて前記複数のスタッドバンプが積層されていることを特徴とする半導体素子の接続構造により、解決できる。
【００１６】
上記発明によれば、複数の半導体素子のそれぞれと基板との距離に応じて複数のスタッドバンプを積層させて、複数の半導体素子のそれぞれと基板とをフリップチップ実装することにより、はんだボールにより実装する場合と比較して、積層された複数の半導体素子の外形及び基板の外形を小さくすることができる。
【００１７】
請求項２記載の発明では、前記基板には、接続パッドが設けられており、前記スタッドバンプと接続パッドとを、はんだにより接続することを特徴とする請求項１に記載の半導体素子の接続構造により、解決できる。
【００１８】
上記発明によれば、基板に設けられた接続パッドとスタッドバンプとをはんだにより接続することで、スタッドバンプを溶融することなく、複数の半導体素子のそれぞれと基板とを接続することができる。これにより、基板に接続する前に、基板を基準とした際の積層されたスタッドバンプの高さをそれぞれの半導体素子で略等しくし、基板を基準とした複数の半導体素子の高さばらつきを小さくして、積層された複数の半導体素子と基板とを精度良く接続することができる。
【００１９】
請求項３記載の発明では、前記複数のスタッドバンプのぞれぞれは、略同じ大きさであることを特徴とする請求項１または２に記載の半導体素子の接続構造により、解決できる。
【００２０】
上記発明によれば、複数のスタッドバンプのぞれぞれを略同じ大きさとすることにより、複数のスタッドバンプを積層形成する際、積層されたスタッドバンプの高さの制御を容易に行うことができる。
【発明の効果】
【００２１】
本発明は、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続（実装）することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造を提供することを目的とする。
【発明を実施するための最良の形態】
【００２２】
次に、図面に基づいて本発明の実施例を説明する。
【００２３】
（実施例）
始めに、図４及び図５を参照して、本発明の実施例による半導体装置５０について説明する。図４は、本発明の本実施例による半導体装置の断面図であり、図５は、図４に示した半導体装置の領域Ｃに対応した部分の拡大図である。なお、図４及び図５において、Ｈ１は、半導体素子５４の面５４ＡからＡｕスタッドバンプ５７の端部５７Ｃまでの距離（以下、距離Ｈ１）、Ｈ２は、半導体素子５４の面５４ＡからＡｕスタッドバンプ５８−３の端部５８−３Ｃまでの距離（以下、距離Ｈ２）をそれぞれ示している。これら距離Ｈ１，Ｈ２は、請求項に記載の「複数の半導体素子のそれぞれと基板との距離」である。
【００２４】
半導体装置５０は、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）型パッケージであり、大略すると半導体素子５１，５４と、基板である多層配線プリント基板６０とを有した構成とされている。
【００２５】
半導体素子５１は、材料にＡｌを用いた電極パッド５２を有した構成とされている。電極パッド５２は、後述するＡｕスタッドバンプ５７を配設するためのものである。半導体素子５４は、材料にＡｌを用いた電極パッド５５を有しており、半導体素子５１よりも外形の大きい半導体素子である。電極パッド５５は、後述する積層されたＡｕスタッドバンプ５８−１〜５８−３を配設するためのものである。
【００２６】
電極パッド５２が設けられていない側の半導体素子５１の面５１Ａと、半導体素子５４の電極パッド５５が設けられた側の面５４Ａとの間には、ダイボンド樹脂５６が設けられており、このダイボンド樹脂５６により半導体素子５１と半導体素子５４とは接着固定されている。これにより、半導体素子５１と半導体素子５４とは積層された構成とされている。
【００２７】
多層配線プリント基板６０は、大略するとコア基板７０と、ビルドアップ層７３，７４と、はんだボール６８とを有した構成とされている。多層配線プリント基板６０は、例えばマザーボード等に実装される基板である。コア基板７０は、複数の内層配線７１やビア７２（スルーホールを含む）が設けられた多層配線構造とされている。コア基板７０の上面には、ビルドアップ層７３が形成されており、コア基板７０の下面には、ビルドアップ層７４が形成されている。
【００２８】
ビルドアップ層７３には、Ｃｕ配線６３と、ソルダーレジスト６４と、Ｃｕからなる接続パッド６１，６２とが形成されている。ソルダーレジスト６４は、接続パッド６１，６２を露出させ、かつＣｕ配線６３を覆うように形成されている。接続パッド６１は、後述するＡｕスタッドバンプ５７を接続するためのものであり、接続パッド６２は、後述する積層されたＡｕスタッドバンプ５８−１〜５８−３を接続するためのものである。また、接続パッド６１，６２の表面には、Ａｕめっき等が施されている。
【００２９】
図５において、ビルドアップ層７４には、はんだボール６８を接続するための接続パッド６６と、Ｃｕ配線６９と、ソルダーレジスト６７と、拡散防止膜７５とが設けられている。ソルダーレジスト６７は、接続パッド６６を露出させ、かつＣｕ配線６９を覆うように形成されている。はんだボール６８と接続パッド６６との間には、接続パッド６６を構成するＣｕの拡散を防止するための拡散防止膜７５が形成されている。拡散防止膜７５には、例えば、Ｎｉ層／Ａｕ層の２層構造の積層膜を用いることができる。
【００３０】
半導体素子５１は、多層配線プリント基板６０に設けられた接続パッド６２と電極パッド５２とが対向するよう配置されている。電極パッド５２には、接続部であるＡｕスタッドバンプ５７が形成されている。接続パッド６２上には、Ｓｎ／Ａｇからなるはんだ７７が形成されており、接続パッド６２に当接されたＡｕスタッドバンプ５７は、溶融されたはんだ７７が固まることで、接続パッド６２に接続されている。
【００３１】
これにより、半導体素子５１と多層配線プリント基板６０とは、Ａｕスタッドバンプ５７を介して電気的に接続されている。なお、Ａｕスタッドバンプ５７の端部５７Ｃから半導体素子５４の面５４Ａまでの距離Ｈ１は、所望の値に設定されている。
【００３２】
半導体素子５４は、多層配線プリント基板６０に設けられた接続パッド６１と電極パッド５５とが対向するよう配置されている。電極パッド５５には、Ａｕスタッドバンプ５８−１と、Ａｕスタッドバンプ５８−２と、Ａｕスタッドバンプ５８−３とが順次積層されている。Ａｕスタッドバンプ５８−１〜５８−３は、接続部である。
【００３３】
接続パッド６１上には、Ｓｎ／Ａｇからなるはんだ７７が形成されており、接続パッド６１に接触されたＡｕスタッドバンプ５８−３は、溶融されたはんだ７７が固化することで、接続パッド６１に接続されている。
【００３４】
これにより、半導体素子５４と多層配線プリント基板６０とは、Ａｕスタッドバンプ５８−１〜５８−３を介して電気的に接続されている。Ａｕスタッドバンプ５８−１〜５８−３は、Ａｕスタッドバンプ５８−３の端部５８−３Ｃから半導体装置５４の面５４Ａまでの距離Ｈ２が、距離Ｈ１と略等しくなるように構成されている。
【００３５】
このように、距離Ｈ１と距離Ｈ２とを略等しく構成することで、積層された半導体素子５１，５４が多層配線プリント基板６０の接続パッド６１，６２に接続させた際、多層配線プリント基板６０に対する半導体素子５１，５４の高さのばらつきを小さくすることができる。
【００３６】
また、Ａｕスタッドバンプ５８−１〜５８−３の各々は、Ａｕスタッドバンプ５７と略同じ大きさ（外形）に形成されている。このように、Ａｕスタッドバンプ５７，５８−１〜５８−３の大きさを略等しくすることにより、距離Ｈ２に応じて積層形成されるＡｕスタッドバンプ５８−１〜５８−３の高さの制御を容易に行うことができる。
【００３７】
積層された半導体素子５１，５４と多層配線プリント基板６０との間には、アンダーフィル樹脂７８が設けられている。アンダーフィル樹脂７８は、積層された半導体素子５１，５４と多層配線プリント基板６０との間の熱膨張率のミスマッチを防ぐためのものである。
【００３８】
上記Ａｕスタッドバンプ５７，５８−１〜５８−３は、例えば、電子情報通信学会技術研究報告（ＣＰＭ８９−４５，ｐｐ７−１２）“スタッドバンプ方式によるＣＯＧ実装方式”に開示されるようなボンディングにより形成することができ、スタッドバンプ方式により形成されたスタッドバンプは、はんだボールと比較して微細なピッチで配設することが可能である。本実施例では、Ａｕスタッドバンプ５７，５８−１〜５８−３の径を４０μｍ程度に形成し、電極パッド５２，５５及び接続パッド６１，６２を５０μｍ×５０μｍ程度の大きさに形成した。
【００３９】
このような大きさのＡｕスタッドバンプ５７，５８−１〜５８−３を用いて、積層された半導体素子５１，５４と多層配線プリント基板６０との間を接続することにより、従来のはんだボールにより接続した場合と比較して、Ａｕスタッドバンプ５７，５８−１〜５８−３が配設される電極パッド５２，５５の大きさや配設ピッチを小さくして、半導体素子５１及び半導体素子５４の外形を小さくすることができる。これにより、半導体素子５１，５４に設けられた電極パッド５２，５５に対応するよう接続パッド６１，６２の大きさや配設ピッチを小さくして、多層配線プリント基板６０の外形も小さくすることができる。
【００４０】
また、接続パッド６１，６２上に設けたはんだ７７を溶融して、Ａｕスタッドバンプ５７，５８−３と接続パッド６１，６２とを接続するため、多層配線プリント基板６０に実装する前に、半導体素子５４の面５４Ａからスタッドバンプ５７の端部５７Ｃまでの距離Ｈ１と、半導体素子５４の面５４Ａからスタッドバンプ５８の端部５８−３Ｃまでの距離Ｈ２とを等しくなるようにレべリング（高さ調整）することで、従来のはんだボールにより接続した場合と比較して、多層配線プリント基板６０に対する半導体素子５１及び半導体素子５４の高さばらつきを小さくすることができる。
【００４１】
次に、図６乃至図１１を参照して、積層された半導体素子５１，５４と多層配線プリント基板６０とを接続する際の接続方法について説明する。図６乃至図１１は、半導体装置の製造工程を示した図である。なお、図６乃至図１１において、図４に示した半導体装置５０と同一構成部分には同一の符号を付す。
【００４２】
図６に示すように、半導体素子５１の電極パッド５２が設けられていない面５１Ａと、半導体素子５４の周縁に設けられた電極パッド５５により囲まれた面５４Ａとをダイボンド樹脂５６により接着固定する。
【００４３】
続いて、図７に示すように、電極パッド５２上にＡｕスタッドバンプ５７を形成する。次に、同図に示すように、電極パッド５５上に、複数のＡｕスタッドバンプ５８−１〜５８−３を積層形成する。この際、電極パッド５５上には、多層配線プリント基板６０の面５４ＡからＡｕスタッドバンプ５７の端部５７Ｃまでの距離Ｈ１と略等しくなるよう複数のＡｕスタッドバンプ５８−１〜５８−３を積層形成する。図７において、距離Ｈ２は、Ａｕスタッドバンプ５８−３の端部５８−３Ｃから多層配線プリント基板６０の面５４Ａまでの距離を示している。なお、本実施例（図４及び図５も含む）では、電極パッド５５上に３つのＡｕスタッドバンプ５８−１〜５８−３を設けた場合を例に挙げている。
【００４４】
Ａｕスタッドバンプ５７は、金属ワイヤ（本実施例では、Ａｕワイヤを使用した。）の一方の端部を電気放電等により球状に形成し、この球状に形成された端部を電極パッド５２に押し付け、超音波併用の熱圧着により接続し、金属ワイヤを切断することで形成される。また、積層されたＡｕスタッドバンプ５８−１〜５８−３は、Ａｕスタッドバンプ５７を形成する際の形成方法を繰り返し行うことにより形成される。この際、最上段のＡｕスタッドバンプ５８−３には、図７に示すような突出部が存在するが、他のＡｕスタッドバンプ５８−１，５８−２の突出部はそれぞれ上段に形成されたＡｕスタッドバンプにより押しつぶされている。
【００４５】
なお、本実施例では、電極パッド５５上に３つのＡｕスタッドバンプ５８−１〜５８−３を設けた場合を例に挙げたが、電極パッド５５上に設けるＡｕスタッドバンプの数は、半導体素子５１の厚さＥや、Ａｕスタッドバンプの大きさや、電極パッド５２上に設けるＡｕスタッドバンプ５７の数等により適宜選択される。
【００４６】
次に、図８に示すように、平板状の金属板８０に荷重をかけて、最上段のＡｕスタッドバンプ５８−３に対してレべリング（平坦化）を行い、距離Ｈ１と距離Ｈ２とが等しくなるようにする。
【００４７】
図９は、多層配線プリント基板６０の断面図を示しており、同図に示すように、多層配線プリント基板６０の上面側には、ソルダーレジスト６４に形成された開口部８５に露出された接続パッド６１と、ソルダーレジスト６４に形成された開口部８６に露出された接続パッド６２とが形成されている。多層配線プリント基板６０の下面側には、ソルダーレジスト６７と、接続パッド６６と、拡散防止膜７５と、はんだボール６８とが形成されている。なお、はんだボール６８の多層配線プリント基板６０への搭載は、積層された半導体素子５１，５４と多層配線プリント基板６０との接続（実装）後に行っても良い。
【００４８】
図１２は、図９に示した多層配線プリント基板を平面視した図である。図１２において、一点鎖線は半導体素子５１の外形位置を示しており、２点鎖線は半導体素子５４の外形位置を示している。
【００４９】
次に、図１０に示すように、図９に示した構成とされた多層配線プリント基板６０の接続パッド６１，６２にはんだ７７を形成し、その後、多層配線プリント基板６０の上面の半導体素子５１，５４が実装される領域内にアンダーフィル樹脂７８を塗布する。
【００５０】
続いて、図１１に示すように、積層した半導体素子５１，５４を多層配線プリント基板６０の搭載位置に対して位置合わせを行う。その後、接続パッド６１，６２上に設けられたはんだ７７にＡｕスタッドバンプ５７，５８−３を接触させると共に、積層された半導体素子５１，５４を多層配線プリント基板６０に対して加熱圧着する。これにより、溶融されたはんだ７７が固化して、積層された半導体素子５１，５４と多層配線プリント基板６０とが接続（実装）される。また、この際、アンダーフィル樹脂７８も同時に硬化させることで、半導体素子５１，５４と多層配線プリント基板６０との間隙がアンダーフィル樹脂７８により充填及び封止される。
【００５１】
このように、はんだ７７を溶融して、Ａｕスタッドバンプ５７，５８−１〜５８−３と接続パッド６１，６２とを接続することで、レべリング時の距離Ｈ１（距離Ｈ１＝距離Ｈ２）が保たれ、積層された半導体素子５１，５４の多層配線プリント基板６０に対する高さばらつきを小さくして、積層された半導体素子５１，５４を多層配線プリント基板６０に精度良く実装することができる。
【００５２】
なお、上記実施例では、ウエハーからダイシング後の半導体素子５４に半導体素子５１を積層させたが、ダイシング前の半導体素子５４に半導体素子５１を積層させ、その後、半導体素子５４のダイシングを行い、積層された半導体素子５１，５４を多層配線プリント基板６０に実装しても良い。
【００５３】
上記説明したように、積層された半導体素子５１，５４と、多層配線プリント基板６０とを有した半導体装置５０において、積層された半導体素子５１，５４と多層配線プリント基板６０との間をＡｕスタッドバンプ５７，５８−１〜５８−３を介して接続することで、積層された半導体素子５１，５４を多層配線プリント基板６０に対して精度良く接続できると共に、半導体素子５１，５４の外形及び多層配線プリント基板６０の外形の大きさを小さくすることができる。
【００５４】
以上、本発明の好ましい実施例について詳述したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲内に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【００５５】
なお、上記実施例では、外形の大きさの異なる半導体素子が２つ積層された場合を例に挙げて説明したが、外形の大きさの異なる半導体素子が２つ以上積層された場合についても、同様な手法により、積層された半導体素子と多層配線プリント基板との間を接続することができる。
【産業上の利用可能性】
【００５６】
本発明は、積層された複数の半導体素子のそれぞれを基板に対して精度良く接続することができると共に、複数の半導体素子の外形及び基板の外形を小さくすることのできる半導体素子の接続構造に適用できる。
【図面の簡単な説明】
【００５７】
【図１】従来の半導体装置の断面図である。
【図２】他の従来の半導体装置の平面図である。
【図３】図２に示した半導体装置のＢ−Ｂ線方向の断面図である。
【図４】本発明の本実施例による半導体装置の断面図である。
【図５】図４に示した半導体装置の領域Ｃに対応した部分の拡大図である。
【図６】半導体装置の製造工程を示した図（その１）である。
【図７】半導体装置の製造工程を示した図（その２）である。
【図８】半導体装置の製造工程を示した図（その３）である。
【図９】半導体装置の製造工程を示した図（その４）である。
【図１０】半導体装置の製造工程を示した図（その５）である。
【図１１】半導体装置の製造工程を示した図（その６）である。
【図１２】図９に示した多層配線プリント基板を平面視した図である。
【符号の説明】
【００５８】
１０，２５，５０  半導体装置
１１，１３，２７，２９，３２，５１，５４  半導体素子
１８，２６  基板
１２  ワイヤ
１４，１９，２１  電極パッド
１５，２８，３１，３３，６８  はんだボール
１６，７８  アンダーフィル樹脂
２６Ａ  接続面
５２，５５  電極パッド
５１Ａ，５４Ａ  面
５６  ダイボンド樹脂
５７，５８−１〜５８−３  Ａｕスタッドバンプ
５７Ｃ，５８−３Ｃ  端部
６０  多層配線プリント基板
６１，６２，６６  接続パッド
６３，６９  Ｃｕ配線
６４，６７  ソルダーレジスト
７０  コア基板
７１  内層配線
７２  ビア
７３，７４  ビルドアップ層
７７  はんだ
８０  金属板
８５，８６  開口部
Ａ  接続領域
Ｃ  領域
Ｅ  厚さ
Ｈ１，Ｈ２  距離
【図１】
2005317862.tif 000003
【図２】
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【図３】
2005317862.tif 000005
【図４】
2005317862.tif 000006
【図５】
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【図６】
2005317862.tif 000008
【図７】
2005317862.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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