(57)【要約】【課題】  電源電圧の変動などによりスイッチングレギュレータに入力される電圧が変動しても安定してＦＥＴを駆動するＦＥＴ駆動電圧を生成する。【解決手段】  差動増幅回路４によって電源１とスイッチングレギュレータ（ＳＷ−ＲＧ）５出力電圧との電圧差を検出し、該電圧差を制御端子ｆに入力する。ＳＷ−ＲＧは、差動増幅回路から入力された電圧値にもとづいて、電源の電圧を制御してＦＥＴ２のゲート端子Ｇに印加する。また、電源電圧とＳＷ−ＲＧの出力電圧との電圧差が所定の第１の閾値未満のときは、制御端子ｆの電位をＧＮＤレベルにする検出制御回路７を備えている。ＳＷ−ＲＧの制御端子ｆの入力電圧が異常に高くなる故障が生じて、ＳＷ−ＲＧが出力電圧を降下制御した場合、検出制御回路７が電圧差の第１の閾値未満を検出し、制御端子ｆを接地する。その結果ＳＷ−ＲＧの出力電圧は電源電圧より第１の閾値分だけ増加する。【選択図】    図１
2005304144.tif 000002
【特許請求の範囲】
【請求項１】
電源電圧をスイッチングレギュレータによって調圧してＦＥＴを駆動するためのＦＥＴ駆動電圧を生成するＦＥＴ駆動装置において、
前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が、所定の第１の閾値を下回ったことを検出した場合、前記スイッチングレギュレータの出力電圧を増加させるように前記スイッチングレギュレータを制御するスイッチングレギュレータ制御手段を備えることを特徴とするＦＥＴ駆動装置。
【請求項２】
前記スイッチングレギュレータ制御手段は、前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が所定の第１の閾値以上の場合は、前記スイッチングレギュレータの制御端子の電位を前記電源電圧に応じた値とし、前記電圧差が前記第１の閾値を下回ったことを検出した場合は、前記スイッチングレギュレータの制御端子の電位をグラウンドレベルに下げることを特徴とする請求項１に記載のＦＥＴ駆動装置。
【請求項３】
前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差を検出する差動増幅回路を備え、該検出した電圧差を前記スイッチングレギュレータの制御端子の入力とし、
前記スイッチングレギュレータは、前記検出した電圧差が前記第1の閾値以上場合、前記差動増幅回路からの検出結果にもとづいて電源電圧を調圧してＦＥＴ駆動電圧を生成することを特徴とする請求項１または２に記載のＦＥＴ駆動装置。
【請求項４】
前記差動増幅回路は、差動増幅器と抵抗とを備え、該差動増幅器によって前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差を検出し、該検出した電圧差を前記抵抗によって降圧して前記スイッチングレギュレータの制御端子に入力し、
前記スイッチングレギュレータは、前記電圧差が前記第1の閾値以上であって増加した場合は、前記ＦＥＴ駆動電圧を減少方向に制御し、前記電圧差が前記第1の閾値以上であって減少した場合は、前記ＦＥＴ駆動電圧を増加方向に制御することを特徴とする請求項３に記載のＦＥＴ駆動装置。
【請求項５】
前記スイッチングレギュレータ制御手段は、
前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が前記第1の閾値未満であるかどうかを検出して検出信号を出力する検出回路と、
該検出回路の検出信号に応じオンオフ制御され、前記スイッチングレギュレータの制御端子を接地する接地スイッチ回路と、から構成されていることを特徴とする請求項２から４のいずれか１に記載のＦＥＴ駆動装置。
【請求項６】
前記検出回路は、
エミッタ端子が前記スイッチングレギュレータの出力側に接続し、前記コレクタ端子が抵抗を介して接地した第1のトランジスタと、
カソード端子が該第1のトランジスタのベース端子と接続し、アノード端子が前記電源と接続したツェナーダイオードとを有し、
前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が、前記ツェナーダイオードに前記所定の第１の閾値以上の逆バイアス電圧を印加する場合、前記第1のトランジスタがオン状態となり、
前記電圧差が、前記ツェナーダイオードに前記所定の第１の閾値未満の逆バイアス電圧を印加する場合、前記第1のトランジスタがオフ状態となり、
前記第1のトランジスタのオンオフ状態に応じて前記検出信号を前記第1のトランジスタのコレクタ端子から出力するように構成され、
前記接地スイッチ回路は、
コレクタ端子が前記スイッチングレギュレータの制御端子に接続し、エミッタ端子が接地された第２のトランジスタを有し、
前記検出回路からの検出信号が、前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が前記第1の閾値未満を示すとき、前記第２のトランジスタがオン状態となり、
前記検出回路からの検出信号が、前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が前記第1の閾値以上を示すとき、前記第２のトランジスタがオフ状態となるように構成されることを特徴とする請求項５に記載のＦＥＴ駆動装置。
【請求項７】
電源電圧をスイッチングレギュレータによって調圧してＦＥＴを駆動するためのＦＥＴ駆動電圧を生成するＦＥＴ駆動装置において、
前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が、所定の第２の閾値を上回った場合、前記ＦＥＴのゲートに印加される電圧をＦＥＴ耐圧以下に抑制する保護回路を備えることを特徴とするＦＥＴ駆動装置。
【請求項８】
前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が、所定の第２の閾値を上回った場合、前記ＦＥＴのゲートに印加される電圧をＦＥＴ耐圧以下に抑制する保護回路を備えることを特徴とする請求項１から６のいずれか１に記載のＦＥＴ駆動装置。
【請求項９】
前記保護回路は、ツェナーダイオードを有し、
前記ツェナーダイオードのカソード側を前記ＦＥＴのゲート端子側に、前記ツェナーダイオードのアノード側を前記ＦＥＴのソース端子側に接続することを特徴とする請求項７または８に記載のＦＥＴ駆動装置。
【請求項１０】
電源電圧とスイッチングレギュレータの出力電圧との電圧差を検出する差動増幅回路を備え、前記スイッチングレギュレータは、前記差動増幅回路の検出結果にもとづいて電源電圧を調圧してＦＥＴを駆動するためのＦＥＴ駆動電圧を生成するＦＥＴ駆動装置のＦＥＴ駆動電圧の制御方法であって、
前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が、所定の第１の閾値を下回ったことを検出した場合、前記スイッチングレギュレータの出力電圧を増加させるように、前記スイッチングレギュレータの制御端子の電位をグラウンドレベルに下げることを特徴とするＦＥＴ駆動電圧の制御方法。
【請求項１１】
電源電圧とスイッチングレギュレータの出力電圧との電圧差を検出する差動増幅回路を備え、前記スイッチングレギュレータは、前記差動増幅回路の検出結果にもとづいて電源電圧を調圧してＦＥＴを駆動するためのＦＥＴ駆動電圧を生成するＦＥＴ駆動装置のＦＥＴ駆動電圧の制御方法であって、
前記電源電圧と前記スイッチングレギュレータの出力電圧との電圧差が、所定の第２の閾値を上回った場合、前記ＦＥＴのゲートに印加される電圧をＦＥＴ耐圧以下に抑制することを特徴とするＦＥＴ駆動電圧の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮチャンネルＦＥＴをハイサイドにて駆動するＦＥＴ駆動装置およびＦＥＴ駆動電圧の制御方法に関する。
【背景技術】
【０００２】
従来、負荷を、負荷の上流側に設けられたＮチャンネルＦＥＴ（以下、ＦＥＴと称する）でオン、オフするいわゆるハイサイドスイッチに関し、電源電圧をスイッチングレギュレータによって昇圧するとともに一定電圧に変換した上で、ＦＥＴのゲート端子に印加するよう構成したＦＥＴ駆動装置が知られている。
【特許文献１】特開２００２−２３８２５１号公報
【特許文献２】特開２００３−１８００７２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながらこのような従来のＦＥＴ駆動装置においては、ＦＥＴのゲート端子にはスイッチングレギュレータによって電源電圧の変動によらず常に一定の電圧が印加されている。これによりスイッチングレギュレータの制御端子への入力電圧が何かしらの要因で変動し高くなった場合には、ＦＥＴがオンされたときに、ＦＥＴのソース端子の電位が電源電圧に伴って高くなるので、ＦＥＴのゲート、ソース端子間の電圧が所定値未満となってしまい、ＦＥＴのオン状態を維持できなかったり、あるいは完全なオン状態とならずに熱を発生したり、安定性に欠けてしまうという問題があった。
【０００４】
本発明は、上記の問題点を解決するために、スイッチングレギュレータの制御端子への入力電圧の変動によらず安定してＦＥＴを駆動するＦＥＴ駆動装置を提供することを目的とする。
【課題を解決するための手段】
【０００５】
電源電圧をスイッチングレギュレータによって調圧してＦＥＴを駆動するためのＦＥＴ駆動電圧を生成するＦＥＴ駆動装置において、電源電圧とスイッチングレギュレータの出力電圧との電圧差が、所定の第１の閾値を下回ったことを検出した場合、スイッチングレギュレータの出力電圧を増加させるようにスイッチングレギュレータを制御するスイッチングレギュレータ制御手段を備えるものとした。
【発明の効果】
【０００６】
本発明では、スイッチングレギュレータの制御端子への入力電圧が何らかの要因で変動して高くなり、スイッチングレギュレータが出力電圧を低下させるように制御したとき、スイッチングレギュレータ制御手段が、電源電圧とスイッチングレギュレータの出力電圧との電圧差が所定の第１の閾値を下回ったことを検出し、スイッチングレギュレータの出力電圧を増加させるようにスイッチングレギュレータを制御するので、ＦＥＴのゲート、ソース端子間の電圧を所定値以上に保つことができる。
【発明を実施するための最良の形態】
【０００７】
以下本発明の実施の形態を説明する。
図１にＦＥＴを駆動するＦＥＴ駆動装置を示す。
ＦＥＴ２のドレイン端子Ｄに電源１が接続され、ソース端子Ｓに負荷３が接続される。電源１の電圧がスイッチングレギュレータ（以下、ＳＷ−ＲＧと称する）５によって調圧される。該調圧された電圧が、ゲートオンオフ信号に応じてオン、オフ動作を行うスイッチ６と、保護回路８とを介して、ＦＥＴ２のゲート端子Ｇに印加される。
電源１には、差動増幅回路４が接続され、その出力端はＳＷ−ＲＧ５の制御端子ｆに接続される。
さらに、電源１の電圧（点ａ電圧）とＳＷ−ＲＧ５の出力電圧（点ｂ電圧）が所定の第１の閾値以上であるかどうかを検出し、ＳＷ−ＲＧ５の制御端子ｆの電位を制御する検出制御回路７が接続されている。
【０００８】
差動増幅回路４は、内部に備えた差動増幅器１０によって電源１の電圧（点ａ電圧）値とＳＷ−ＲＧ５の出力電圧値との差を検出するものである。
電源１は抵抗１１を介して差動増幅器１０のマイナス側の入力端子に接続される。ＳＷ−ＲＧ５の出力端（点ｂ）は、抵抗１２を介して差動増幅器１０のプラス側の入力端子に接続される。
差動増幅器１０のプラス側入力端子は、抵抗１４を介して接地され、差動増幅器１０のマイナス側の入力端子は、抵抗１３を介して、差動増幅器１０の出力端子ｃに接続される。
さらに、差動増幅器１０の出力端子ｃは、抵抗１５および抵抗１６を介して接地される。抵抗１５と抵抗１６との接続点を点ｄとし、ＳＷ−ＲＧ５の制御端子ｆと点ｄ間が接続される。
【０００９】
検出制御回路７は、電源１の電圧値とＳＷ−ＲＧ５の出力電圧値との差が、第１の閾値電圧、例えば８．２Ｖを下回ったとき、それを検出してＳＷ−ＲＧ５の制御端子ｆを接地して電位をグラウンド（以下、ＧＮＤと称する）レベルにするものである。
ＳＷ−ＲＧ５の出力端側は、ＰＮＰ型のトランジスタ２７のエミッタ端子と接続され、そのコレクタ端子は抵抗２２を介して接地される。トランジスタ２７のベース端子は、ツェナーダイオード２６のカソード端子側に接続し、さらにツェナーダイオード２６のアノード端子側が抵抗２１を介して、電源１のプラス側と接続する。
【００１０】
ここで、トランジスタ２７のエミッタ端子から電源１のプラス側に電圧が加わり、ツェナーダイオード２６に、第１の閾値、例えば８．２Ｖ以上の逆方向バイアスが印加されるとブレークダウンが生じるように設定されている。ツェナーダイオード２６がブレークダウン状態のとき、トランジスタ２７はオン状態となる。
ツェナーダイオード２６に、印加される逆方向バイアスが８．２Ｖ未満の場合は、ブレークダウン状態とはならず、トランジスタ２７はオフ状態となる。
なお、抵抗２２の抵抗値は、ツェナーダイオード２６およびトランジスタ２７がオン状態のときエミッタ側電位が２０Ｖ程度になるような抵抗値を選定する。
このようにツェナーダイオード２６に印加される電圧によって動作状態が変化するツェナーダイオード２６およびトランジスタ２７と、抵抗２１、２２は検出制御回路７の検出回路の部分を構成する。
【００１１】
トランジスタ２７のコレクタ端子は抵抗２３を介して、ＮＰＮ型のトランジスタ２８のベース端子に接続する。トランジスタ２８のエミッタ端子は接地しており、コレクタ端子は、抵抗２４を介して電源１のプラス側と接続している。トランジスタ２８のコレクタ端子は、抵抗２５を介してトランジスタ２９のベース端子に接続する。
トランジスタ２９のエミッタ端子は接地されており、コレクタ端子はＳＷ−ＲＧ５の入力端ｆと接続される。
【００１２】
トランジスタ２７がオン状態のとき、コレクタ電流が抵抗２２を経て接地側に流れる。その結果トランジスタ２７のコレクタ端子は正の電位となり、トランジスタ２８のベース端子の電位が正となり、トランジスタ２８がオン状態となる。トランジスタ２８がオン状態となると、トランジスタ２８のコレクタ端子の電圧はＧＮＤレベルとなり、コレクタ端子と抵抗２５を介して接続されているトランジスタ２９のベース端子の電位もＧＮＤレベルの電位となる。その結果トランジスタ２９はオフ状態となり、ＳＷ−ＲＧ５の制御端子ｆは非接地状態となる。
【００１３】
トランジスタ２７がオフ状態のとき、トランジスタ２７のコレクタ端子はＧＮＤレベルとなり、トランジスタ２８のベース端子の電位もＧＮＤレベルとなる。その結果、トランジスタ２８はオフ状態となる。トランジスタ２８がオフ状態となると、トランジスタ２８のコレクタ端子の電圧は電源１により正電位となり、コレクタ端子と抵抗２５を介して接続されているトランジスタ２９のベース端子の電位も正電位となる。その結果トランジスタ２９はオン状態となり、ＳＷ−ＲＧ５の制御端子ｆは接地状態となる。
このようにトランジスタ２７オン／オフ状態に応じて変化するトランジスタ２７のコレクタ端子電位により、トランジスタ２９をオフ／オン状態にして制御端子ｆを非接地／接地状態とするトランジスタ２８、２９および抵抗２３、２４、２５は、検出制御回路７の接地スイッチ回路の部分を構成している。
【００１４】
保護回路８は、次のように構成されている。
ＦＥＴ２のゲート端子Ｇは、抵抗３０を介してスイッチ６と接続され、またそのゲート端子Ｇは抵抗３１を介して接地される。またゲート端子Ｇは、ツェナーダイオード３２を介してＦＥＴ２のソース端子Ｓ側と接続されている。
ここで、ツェナーダイオード３２のカソード端子側がＦＥＴ２のゲート端子Ｇと、ツェナーダイオード３２のアノード端子側がＦＥＴ２のソース端子Ｓ側と接続し、ＦＥＴ２のゲート端子Ｇからソース端子Ｓ側に電圧が加わり、ツェナーダイオード３２に所定の第２の閾値、例えば１８Ｖ以上の逆方向バイアスが掛かるとブレークダウンが生じるように設定されている。
【００１５】
本実施の形態の作用を以下に説明する。
抵抗１１、１２、１３、１４の抵抗値を同一とすると、差動増幅器１０の出力端子ｃの電圧Ｅｏｕｔは次式によって求められる。
Ｅｏｕｔ＝（点ｂ電圧値−点ａ電圧値）×（抵抗１３の抵抗値）／（抵抗１１の抵抗値）          ・・・・（１）
【００１６】
ＳＷ−ＲＧ５は、プラス入力側に入力される基準電圧βと、制御端子ｆのマイナス入力側に入力される点ｄ電圧とが等しくなるように、電源１の電圧を調圧して出力する。点ｄ電圧が基準電圧βよりよりも高くなると、出力電圧を下げる方向に制御し、点ｄ電圧が基準電圧βよりも低くなると、出力電圧を上げる方向に制御する。
【００１７】
出力端子ｃの電圧Ｅｏｕｔを抵抗１５、１６によって分圧した点ｄ電圧がＳＷ−ＲＧ５の基準電圧βと等しくなるように、抵抗１５、１６を設定すると、ＳＷ−ＲＧ５の出力は、電源１の電圧が変動しても常に電源１の電圧よりもＥｏｕｔだけ高い電圧を出力するように制御される。
したがって、電源１の電圧が変化しても、常にＦＥＴ２のゲート端子Ｇにドレイン端子ＤよりもＥｏｕｔだけ高い電圧を印加でき、所望のゲート−ソース端子間電圧を保ってＦＥＴ２を駆動することができる。
【００１８】
ここで、図１に示すＦＥＴ駆動回路において、電源１の電圧を１０Ｖ、ＳＷ−ＲＧ５の出力電圧を２０Ｖ、ＳＷ−ＲＧ５の基準電圧βを１Ｖ、抵抗１１、１２、１３、１４の抵抗値を、例えば２０ｋΩの同一値とし、抵抗１５の抵抗値を９ｋΩ、抵抗１６の抵抗値を１ｋΩとし、ＦＥＴ２のゲート−ソース端子間電圧を１０Ｖで制御する。
【００１９】
この場合、差動増幅器１０の出力端子ｃの電圧Ｅｏｕｔは式（１）により、式（２）のように１０Ｖとなり、点ｄ電圧は式（３）によって得られる。
Ｅｏｕｔ＝（２０Ｖ−１０Ｖ）×２０ｋΩ／２０ｋΩ      ・・・・（２）
＝１０Ｖ
点ｄ電圧＝１ｋΩ／（９ｋΩ＋１ｋΩ）×１０Ｖ          ・・・・（３）
＝１Ｖ
【００２０】
ここで、電源１の電圧値が１０Ｖから１２Ｖに上昇した場合のＳＷ−ＲＧ５の出力電圧制御を説明する。
差動増幅器１０の出力端子ｃの電圧Ｅｏｕｔは式（１）により、式（４）のように８Ｖとなり、点ｄ電圧は式（５）によって得られる。
Ｅｏｕｔ＝（２０Ｖ−１２Ｖ）×２０ｋΩ／２０ｋΩ      ・・・・（４）
＝８Ｖ
点ｄ電圧＝１ｋΩ／（９ｋΩ＋１ｋΩ）×８Ｖ          ・・・・（５）
＝０．８Ｖ
【００２１】
ＳＷ−ＲＧ５の基準電圧βは１Ｖであり、制御端子ｆの入力電圧（点ｄ電圧）よりも基準電圧βの方が高いので、ＳＷ−ＲＧ５は入力電圧が基準電圧βと一致するまで、出力電圧（点ｂ電圧）を上昇させる。よって、点ｄ電圧が１Ｖとなるのは、点ｂ電圧が２２Ｖの場合であり、ＳＷ−ＲＧ５はその出力電圧を２２Ｖまで上昇させる。
その結果、ＦＥＴ２のゲート端子Ｇに２２Ｖの電圧が印加され、ＦＥＴ２は以前の場合と同様にゲート−ソース端子間電圧を１０Ｖに維持して駆動される。
【００２２】
次に、検出制御回路７の作用を説明する。
差動増幅回路４が、上記のように正常に動作して電源１の出力電圧より１０Ｖ高いゲート−ソース端子間電圧をＳＷ−ＲＧ５の出力電圧として制御している場合、トランジスタ２７のエミッタ端子からベース端子を介して、ツェナーダイオード２６に８．２Ｖ以上の逆バイアスが加わることになり、ツェナーダイオード２６ではブレーク電流が流れる。
その結果、トランジスタ２７はオン状態、つまり検出制御回路７の検出回路はオン状態となり、接地スイッチ回路のトランジスタ２９をオフ状態とする。
ＳＷ−ＲＧ５の制御端子ｆは、トランジスタ２９のコレクタ端子と接続しているが、接地スイッチ回路のトランジスタ２９がオフ状態なので、その電位は抵抗１５、１６の分圧で決まる電位が設定される。
【００２３】
これに対し、差動増幅回路４が正常に動作している最中に、その出力電圧（点ｄ電圧）が高くなるような故障、例えば抵抗１６の断線を生じた場合、検出制御回路７は以下の（１）〜（５）の経過を経る。
（１）ＳＷ−ＲＧ５の制御端子ｆには点ｃの電圧がそのまま掛かるので、基準電圧β（１Ｖ）よりも大きい入力電圧であり、ＳＷ−ＲＧ５は出力電圧を低下させるように動作する。
その結果、ＳＷ−ＲＧ５で発生される電圧、即ちゲート電圧を発生させる回路の出力と、電源１のプラス側端子との電位差が、ツェナーダイオード２６で規定される所定の電圧８．２Ｖを下回ることになる。
（２）検出制御回路７の検出回路は、電源電圧とＳＷ−ＲＧ５の出力電圧との電圧差が８．２Ｖ未満であることを検出して、トランジスタ２７のコレクタ端子が検出信号を接地スイッチ回路に出力する。
（３）検出回路からの出力信号により、接地スイッチ回路のトランジスタ２９がオン状態になり、ＳＷ−ＲＧ５の制御端子ｆの電位はＧＮＤレベルとなる。
（４）ＳＷ−ＲＧ５は制御端子ｆの入力電圧（ここでは０Ｖ）が基準電圧β（１Ｖ）より低いので、入力電圧が基準電圧βと一致するように出力電圧（点ｂ電圧）を上昇させる。
（５）出力電圧（点ｂ電圧）が上昇し、電源１のプラス側端子との電位差が８．２Ｖを上回れば、検出制御回路７の検出回路のトランジスタ２７がオン状態になり、接地スイッチ回路のトランジスタ２９がオフ状態となる。その結果ＳＷ−ＲＧ５の制御端子ｆは非接地となり、点ｄの電位が入力される。
以降、上記（１）〜（５）の経過を繰り返す。
【００２４】
次に、保護回路８の作用を説明する。
差動増幅回路４が正常に動作している最中に、その出力電圧（点ｄ電圧）が低くなるような故障、例えば抵抗１５側の断線を生じた場合、ＳＷ−ＲＧ５はその出力を上昇させるように動作する。その結果、出力電圧（点ｂ電圧）がＦＥＴ２のゲート耐圧を越えてしまう可能性があるが、スイッチ６がゲートオンオフ信号によってオン状態となったとき、抵抗３０を介して、ゲート端子ＧにＳＷ−ＲＧ５の出力電圧が印加される。ＦＥＴ２のソース側には電源１の電圧が加わる。
ツェナーダイオード３２に逆バイアスが加わり、ツェナーダイオード３２の設定電圧１８Ｖ以上の電圧が、ゲート端子Ｇとソース端子Ｓ間に加わったとき、ツェナーダイオード３２にブレークが発生し、ゲート−ソース端子電圧を１８Ｖに規制する。
【００２５】
なお、差動増幅回路４の出力電圧（点ｄ電圧）が高くなるような故障、例えば抵抗１６の断線を生じた場合に、検出制御回路７によりＳＷ−ＲＧ５の制御端子ｆの電位がＧＮＤレベルとなったとき、ＳＷ−ＲＧ５の出力電圧増加の動作時に、スイッチ６がオンになると、ＦＥＴ２にゲート耐圧より高い電圧が加わる可能性があるが、上記ツェナーダイオード３２の動作により、１８Ｖ以上の電圧が、ゲート端子Ｇとソース端子Ｓ間に加わることはない。
本実施の形態の検出制御回路７は本発明のスイッチングレギュレータ制御手段を構成する。特にトランジスタ２７は本発明の第1のトランジスタに、トランジスタ２９は第2のトランジスタに対応する。
【００２６】
以上のように本実施の形態によれば、電源電圧とＳＷ−ＲＧ５の出力電圧との間に検出制御回路７を設け、該電圧差が所定の第１の閾値以上の場合は、ＳＷ−ＲＧ５の制御端子ｆを接地せず、該電圧差が所定の第１の閾値未満の場合は、ＳＷ−ＲＧ５の制御端子ｆを接地する。
その結果何らかの理由で、制御端子ｆの入力が高くなり、ＳＷ−ＲＧ５が出力電圧と電源電圧との電圧差が第1の閾値未満になるまで降下させた場合、検出制御回路７が強制的にＳＷ−ＲＧ５の制御端子ｆの電位をＧＮＤレベルにまで下げて、出力電圧を電源電圧より第1の閾値分昇圧する。その結果、ＦＥＴ２をオン状態に制御できないとか、オン状態にできてもオン抵抗が増加して、正常状態以上に発熱することが防止できる。
【００２７】
また、差動増幅回路４によって電源１の電圧値とＳＷ−ＲＧ５の出力電圧値との電圧差を検出し、該電圧差を抵抗１５，１６によって分圧してＳＷ−ＲＧ５の制御端子ｆに入力する。ＳＷ−ＲＧ５は、差動増幅回路４から入力された電圧値と基準電圧βとを比較して電源１の電圧を制御してＦＥＴ２のゲート端子Ｇに印加する。
差動増幅回路４の出力電圧（点ｄ電圧）が正常な場合は、ＳＷ−ＲＧ５の出力電圧は、電源１の電圧の変動に応じて、自動的に電源電圧よりも１０Ｖ高い電圧となるように、差動増幅回路とＳＷ−ＲＧ５の動作によって制御される。
【００２８】
さらに、差動増幅回路４に異常が生じて、出力電圧（点ｄ電圧）が高くなり、ＳＷ−ＲＧ５の出力電圧が電源電圧より１０Ｖ高い値に制御できない場合でも、検出制御回路７の動作により、少なくとも電源電圧よりツェナーダイオード２６で規定される、例えば８．２Ｖ高い電圧に制御されるので、ＦＥＴ２をオン状態に制御可能とする。
その結果、ＦＥＴ２をオン状態に制御できないとか、オン状態にできてもオン抵抗が増加して、正常状態以上に発熱することが防止できる。
【００２９】
さらに、ＦＥＴ２のゲート端子Ｇには保護回路８を設け、ゲート−ソース端子間に所定の第２の閾値以上の電圧が加わった場合、ツェナーダイオード３２にブレークが生じてそれ以上の電圧としないので、差動増幅回路４に異常が生じて、出力電圧（点ｄ電圧）が低くなり、ＳＷ−ＲＧ５の出力電圧が電源電圧より１０Ｖを大きく越えて高い値に制御されてしまう場合でも、保護回路８の動作によりゲート−ソース端子間電圧が抑制され、ＦＥＴを破損させることがない。
【図面の簡単な説明】
【００３０】
【図１】本実施の形態におけるＦＥＴ駆動回路を示す図である。
【符号の説明】
【００３１】
１        電源
２        ＦＥＴ
３        負荷
４        差動増幅回路
５        スイッチングレギュレータ
６        スイッチ
７        検出制御回路
８        保護回路
１０      差動増幅器
１１、１２、１３、１４、１５、１６    抵抗
２１、２２、２３、２４、２５、３０、３１    抵抗
２６、３２    ツェナーダイオード
２７、２８、２９    トランジスタ
【図１】
2005304144.tif 000003