(57)【要約】  【課題】  強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置において、容量絶縁膜のプロセス中の水素による劣化を確実に防止できるようにする。  【解決手段】  半導体基板１０上には、容量絶縁膜２０を含むキャパシタ２２を有するメモリ回路部５０と、該メモリ回路部５０を制御する周辺回路部６０とが形成されている。キャパシタ２０はその下側を耐水素性を有する第１の全面水素バリア膜１４に覆われ、その上側及び側方をキャパシタ水素バリア膜２４に覆われている。さらに、キャパシタ水素バリア膜２４の上方は、第２の全面水素バリア膜２６によって、半導体基板１０におけるコンタクトプラグ１６、２８を除く領域の全面が覆われている。【選択図】      図１
2005317917.tif 000002
【特許請求の範囲】
【請求項１】
キャパシタを有するメモリ回路部と、該メモリ回路部を制御する周辺回路部とを含む半導体装置であって、
前記キャパシタの形成領域を覆う耐水素性を有する第１の水素バリア膜と、
前記第１の水素バリア膜の上に、少なくとも前記メモリ回路部及び周辺回路部を覆う耐水素性を有する第２の水素バリア膜とを備え、
前記第２の水素バリア膜は、前記第１の水素バリア膜の上方で且つ前記キャパシタに最も近い配線層と前記第１の水素バリア膜との間において、前記半導体装置に形成されたコンタクトプラグを除く領域を覆うことを特徴とする半導体装置。
【請求項２】
前記第１の水素バリア膜は、前記キャパシタの上方及び下方を含めその周囲を覆うように形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の水素バリア膜は、互いに組成が異なるバリア膜同士が前記キャパシタの側方で接合するように形成されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記第１の水素バリア膜を覆うと共に前記コンタクトプラグが貫通する層間絶縁膜と、
前記コンタクトプラグの側面上に形成された耐水素性を有する第３の水素バリア膜とをさらに備え、
前記第２の水素バリア膜は前記層間絶縁膜の上に形成され、
前記第３の水素バリア膜は、前記コンタクトプラグの上端部において前記第２の水素バリア膜と接していることを特徴とする請求項１〜３のうちのいずれか１項に記載に半導体装置。
【請求項５】
前記キャパシタの下方に形成された耐水素性を有する第４の水素バリア膜をさらに備えていることを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第４の水素バリア膜は、前記第３の水素バリア膜と接していることを特徴とする請求項５に記載に半導体装置。
【請求項７】
前記第３の水素バリア膜は、チタンアルミニウム、窒化チタンアルミニウム又はこれらの積層膜により構成されていることを特徴とする請求項４に記載の半導体装置。
【請求項８】
前記第３の水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることを特徴とする請求項４に記載の半導体装置。
【請求項９】
前記配線層は、第２の水素バリア膜の上に前記コンタクトプラグと接続されるように形成された耐水素性を有する導電性材料を含むことを特徴とする請求項１〜４のうちのいずれか１項に記載の半導体装置。
【請求項１０】
前記導電性材料は、チタンアルミニウム、窒化チタンアルミニウム又はこれらの積層膜により構成されていることを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記第１の水素バリア膜を覆うと共に前記コンタクトプラグが貫通する層間絶縁膜をさらに備え、
前記第２の水素バリア膜は、上面が平坦化された前記層間絶縁膜の上に形成されていることを特徴とする請求項１〜１０のうちのいずれか１項に記載の半導体装置。
【請求項１２】
前記第２の水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることを特徴とする請求項１〜１１のうちのいずれか１項に記載の半導体装置。
【請求項１３】
前記半導体装置は半導体チップに形成されており、前記第２の水素バリア膜は前記半導体チップ上の全面を覆うように形成されていることを特徴とする請求項１〜１１のうちのいずれか１項に記載の半導体装置。
【請求項１４】
前記キャパシタは、強誘電体又は高誘電体からなる容量絶縁膜を有していることを特徴とする請求項１〜１２のうちのいずれか１項に半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体又は高誘電体を容量絶縁膜に用いた半導体装置に関する。
【背景技術】
【０００２】
キャパシタの容量絶縁膜に強誘電体又は高誘電体を用いた半導体装置は、強誘電体又は高誘電体がヒステリシス特性による残留分極及び高い比誘電率を有しているため、不揮発性メモリ装置やダイナミックランダムアクセスメモリ（ＤＲＡＭ）装置の分野において、酸化シリコン又は窒化シリコンからなる容量絶縁膜を有する半導体装置と置き換わる可能性がある。
【０００３】
一般に、強誘電体又は高誘電体は、結晶構造自体がその物理的特性を決定する酸化物であるため、水素による還元作用によりその特性が劣化する。一方、ＭＯＳトランジスタの形成プロセス、多層配線の形成プロセス及び保護膜の形成プロセス等には、水素ガスはもとより、水素原子を含むシランガス、レジスト材料及び水（水分）等を用いる工程を多く含む。
【０００４】
例えば、下記の特許文献１及び特許文献２によると、図５及び図６に示すように、各製造プロセスにおける水素による劣化を防ぐため、強誘電体キャパシタはその上側及び下側に設けられた水素バリア膜により覆われており、さらに、これらの水素バリア膜は、その内側に強誘電体キャパシタを閉じ込めるように形成されている。
【特許文献１】特開平１１−１２６８８１号公報
【特許文献２】特開２００１−２３７３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本願発明者は、強誘電体からなる容量絶縁膜を含む半導体装置の製造プロセスにおける該容量絶縁膜の水素による劣化をさらに低減するため種々の検討を重ねた結果、前記従来の半導体装置は、水素バリア膜が強誘電体キャパシタの周囲をその上方及び下方を含め全面的に覆ってはいるものの、キャパシタの形成領域のみを全面的に覆うという従来の構成では、容量絶縁膜の水素に対するバリア性が不十分であるという結論を得ている。
【０００６】
さらに、キャパシタを水素バリア膜により閉じ込めるには、該水素バリア膜を図５及び図６に示すように、必然的に複数の膜により構成することになる。このため、水素バリア膜には必ず複数の膜同士を接合する接合部が形成される。その上、複数の水素バリア膜は必ずしも同一の材料とは限られず、また、強誘電体キャパシタを閉じ込めるには、水素バリア膜には少なくとも１つの屈曲部を設けて接合部を設ける必要がある。この水素バリア膜の接合部からは水素が侵入しやすく、強誘電体キャパシタの水素による劣化を完全に防ぐことはできない。特に、接合される水素バリア膜が同一の材料でない場合には、接合部による劣化はさらに顕著となる。また、一般に屈曲部は、膜特性が変化したり、応力が集中して亀裂が入ったりする等して水素が侵入しやすい箇所であるため、強誘電体キャパシタの水素による劣化の要因となっている。
【０００７】
本発明は、前記従来の問題に鑑み、強誘電体又は高誘電体を用いた容量絶縁膜を有する半導体装置において、容量絶縁膜のプロセス中の水素による劣化を防止できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
本願発明者は、キャパシタ形成領域の周囲を水素バリア膜で覆うだけでは、水素の容量絶縁膜への侵入を十分に防ぐことができないという検討結果から、キャパシタ形成領域の周囲を第１の水素バリア膜（キャパシタ水素バリア膜）で覆うと共に、該第１の水素バリア膜の上方で且つキャパシタの形成領域を含む半導体装置の全体を第２の水素バリア膜（全面水素バリア膜）により覆った。これにより、第２の水素バリア膜の上方で発生した水素がキャパシタにまで到達するまでの距離を拡大させることができ、その結果、キャパシタの形成領域の水素濃度を格段に下げることができるという知見を得ている。本発明はこの知見に基づいてなされたものであって、具体的には、以下の構成により実現される。
【０００９】
本発明に係る半導体装置は、キャパシタを有するメモリ回路部と、該メモリ回路部を制御する周辺回路部とを含む半導体装置を対象とし、キャパシタの形成領域を覆う耐水素性を有する第１の水素バリア膜と、第１の水素バリア膜の上に、少なくともメモリ回路部及び周辺回路部を覆う耐水素性を有する第２の水素バリア膜とを備え、第２の水素バリア膜は、第１の水素バリア膜の上方で且つキャパシタに最も近い配線層と第１の水素バリア膜との間において、半導体装置に形成されたコンタクトプラグを除く領域を覆うことを特徴とする。
【００１０】
本発明の半導体装置によると、キャパシタの形成領域を覆う耐水素性を有する第１の水素バリア膜と、該第１の水素バリア膜の上において、少なくともメモリ回路部及び周辺回路部を覆う第２の水素バリア膜とを備え、第２の水素バリア膜は半導体装置における第２の水素バリア膜を貫通するコンタクトプラグを除く領域を覆うように全面的に形成されている。このため、プロセス中に生じる水素のキャパシタに至るまでの距離が長くなるので、キャパシタに到達する水素の量（水素濃度）を確実に低減することができる。また、第２の水素バリア膜は、キャパシタを覆う第１の水素バリア膜よりも上方に形成されたキャパシタに最近接の配線層と第１の水素バリア膜との間に形成されているため、キャパシタ形成以降の工程にて発生する水素がキャパシタの形成領域内に侵入することを抑制することができる。その結果、キャパシタを構成する容量絶縁膜の水素による劣化を防止することができるようになる。特に、第２の水素バリア膜がキャパシタの下方の領域に形成されている場合には、半導体基板を通過してくる水素がキャパシタに到達することをさらに防止することができる。
【００１１】
本発明の半導体装置において、第１の水素バリア膜は、キャパシタの上方及び下方を含めその周囲を覆うように形成されていることが好ましい。このようにすると、第２の水素バリア膜を貫通するコンタクトホールを通過する水素、又はキャパシタと第２の水素バリア膜との間に形成される層間膜、コンタクトホール及びコンタクトプラグの形成時に生じる水素によるキャパシタの劣化をより確実に防止することができる。
【００１２】
この場合に、第１の水素バリア膜は、互いに組成が異なるバリア膜同士がキャパシタの側方で接合するように形成されていることが好ましい。このようにすると、キャパシタを第１の水素バリア膜の内側に閉じ込めることができると共に、キャパシタの下側を覆う下部バリア膜とキャパシタの上側及び側方を覆う上部バリア膜とに、プロセスに合った材料を選択できるようになる。
【００１３】
本発明の半導体装置は、第１の水素バリア膜を覆うと共にコンタクトプラグが貫通する層間絶縁膜と、コンタクトプラグの側面上に形成された耐水素性を有する第３の水素バリア膜とをさらに備え、第２の水素バリア膜は層間絶縁膜の上に形成され、第３の水素バリア膜は、コンタクトプラグの上端部において第２の水素バリア膜と接していることが好ましい。このようにすると、第２の水素バリア膜の上方に位置する配線とのコンタクトホールを通過する水素をも低減することができる。また、このように、層間絶縁膜の上に第２の水素バリア膜を形成することにより、平坦化された屈曲部の少ない膜が得られるため、水素に対するバリア性を高度に且つ確実に維持できる。
【００１４】
本発明の半導体装置において、キャパシタの下方に形成された耐水素性を有する第４の水素バリア膜をさらに備えていることが好ましい。このように、第４の水素バリア膜がキャパシタの下方の領域に形成されている場合には、半導体基板を通過してくる水素がキャパシタに到達することをさらに防止することができる。
【００１５】
本発明の半導体装置において、第４の水素バリア膜は、第３の水素バリア膜と接していることが好ましい。このようにすると、第２の水素バリア膜の下方に位置する半導体基板の拡散層又は配線とのコンタクトホールを通過する水素を低減することができる。
【００１６】
この場合に、第３の水素バリア膜は、導電性であって、チタンアルミニウム、窒化チタンアルミニウム又はこれらの積層膜により構成されていることが好ましい。
【００１７】
また、この場合に、第３の水素バリア膜は、絶縁性であって、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることが好ましい。このようにすると、コンタクトプラグの下地層とプラグ材料との相互拡散を防止できると共にこれらの間の密着性を確保することができる。
【００１８】
本発明の半導体装置において、配線層は、第２の水素バリア膜の上にコンタクトプラグと接続されるように形成された耐水素性を有する導電性材料を含むことが好ましい。このようにすると、第２の水素バリア膜の上方に位置する配線とのコンタクトホールを通過する水素をも低減することができる。
【００１９】
この場合に、導電性材料は、チタンアルミニウム、窒化チタンアルミニウム又はこれらの積層膜により構成されていることが好ましい。このようにすると、コンタクトプラグのプラグ材料と配線又は電極との相互拡散を防止できると共にこれらの間の密着性を確保することができる。
【００２０】
本発明の半導体装置は、第１の水素バリア膜を覆うと共にコンタクトプラグが貫通する層間絶縁膜をさらに備え、第２の水素バリア膜は、上面が平坦化された層間絶縁膜の上に形成されていることが好ましい。このようにすると、上面が平坦化された層間絶縁膜の上に形成される第２の水素バリア膜も平坦化されて屈曲部が生じないため、水素に対するバリア性を高度に且つ確実に維持できる。
【００２１】
本発明の半導体装置において、第２の水素バリア膜は、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルからなることが好ましい。これらの材料は、半導体製造プロセスに一般に使用され、コンタミネーション防止の対策が容易である。
【００２２】
本発明の半導体装置において、該半導体装置は半導体チップに形成されており、第２の水素バリア膜は半導体チップ上の全面を覆うように形成されていることが好ましい。このようにすると、本発明の半導体装置がメモリ部とロジック部とを搭載したシステムＬＳＩであっても、半導体チップの全面を覆うため、第２の水素バリア膜にはパターニングを行なう必要がなくなるので、キャパシタに対する水素バリア性を高度に確保しながら、プロセスを簡略化することができる。
【００２３】
本発明の半導体装置において、キャパシタは強誘電体又は高誘電体からなる容量絶縁膜を有していることが好ましい。一般に強誘電体又は高誘電体は金属酸化物からなり、水素による還元作用によりその特性が劣化するため、本発明を適用するとその効果が著しい。
【発明の効果】
【００２４】
本発明に係る半導体装置によると、キャパシタの形成領域を覆う第１の水素バリア膜の上方を覆う第２の水素バリア膜は、半導体装置におけるコンタクトプラグを除く領域を覆うように全面的に形成されているため、キャパシタに到達する水素の量を格段に低減することができるので、キャパシタを構成する容量絶縁膜の水素による劣化をより効果的に防止することができる。
【発明を実施するための最良の形態】
【００２５】
（第１の実施形態）
本発明の第１の実施形態について図面を参照しながら説明する。
【００２６】
図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。
【００２７】
図１に示すように、例えばＰ型の半導体基板１０の主面は、複数のメモリ素子が配置されたメモリ回路部５０と、該メモリ回路部５０に対する書き込み及び読み出し動作を制御する周辺回路部６０とに区画されている。
【００２８】
半導体基板１０の上部には、深さが約３００ｎｍの素子分離領域１１が選択的に形成されており、該半導体基板１０における素子分離領域１１により区画された領域上には、イオン注入された複数の拡散層１２が形成されている。
【００２９】
素子分離領域１１及び拡散層１２上は、膜厚が約５００ｎｍとなるように平坦化された酸化シリコン（ＳｉＯ2 ）からなる第１の層間絶縁膜１３により覆われている。
【００３０】
第１の層間絶縁膜１３の上には、膜厚が１０ｎｍから２００ｎｍ程度、より好ましくは約１００ｎｍの窒化シリコンからなる第１の全面水素バリア膜１４がチップの全面にわたって形成されている。なお、ここでは、第１の全面水素バリア膜１４として窒化シリコン（Ｓｉ3Ｎ4）を用いたが、これには限定されず、例えば酸化窒化シリコン（ＳｉＯＮ）、酸化アルミニウム（Ａｌ2Ｏ3）、酸化チタンアルミニウム（ＴｉＡｌＯ）、酸化タンタルアルミニウム（ＴａＡｌＯ）、珪化酸化チタン（ＴｉＳｉＯ）又は珪化酸化タンタル（ＴａＳｉＯ）等を用いてもよい。
【００３１】
メモリ回路部５０であって、第１の全面水素バリア膜１４及び第１の層間絶縁膜１３における拡散層１２の上側部分には、拡散層１２に接続するように、下層から膜厚が２ｎｍから２０ｎｍ程度、より好ましくは約５ｎｍのチタンアルミニウム（ＴｉＡｌ）と、膜厚が５ｎｍから５０ｎｍ程度、より好ましくは約１０ｎｍの窒化チタンアルミニウム（ＴｉＡｌＮ）からなる第１のコンタクト水素バリア膜１５と、タングステン（Ｗ）が埋め込まれた第１のコンタクトプラグ１６とが形成されている。なお、第１のコンタクト水素バリア膜１５としてチタンアルミニウムと窒化チタンアルミニウムの積層膜を用いたが、これには限定されず、例えばチタンアルミニウム又は窒化チタンアルミニウムの単層膜等を用いてもよい。
【００３２】
第１の全面水素バリア膜１４の上には、膜厚が１０ｎｍから２００ｎｍ程度、より好ましくは約１００ｎｍの窒化チタンアルミニウムからなる第１の導電性水素バリア膜１７が第１のコンタクトプラグ１６を覆うように選択的に形成されている。第１の導電性水素バリア膜１７は第１のコンタクトプラグ１６とその中央部で接続すると共に、第１の全面水素バリア膜１４とその周縁部で接続されている。なお、第１の導電性水素バリア膜１７として窒化チタンアルミニウムを用いたが、これには限定されず、例えばチタンアルミニウムやチタンアルミニウムと窒化チタンアルミニウムの積層膜等を用いても構わない。
【００３３】
第１の導電性水素バリア膜１７の上には、該第１の導電性水素バリア膜１７と形状が同一で、膜厚が約５０ｎｍのイリジウム（Ｉｒ）、膜厚が約５０ｎｍの酸化イリジウム（ＩｒＯ2 ）及び膜厚が約５０ｎｍの白金（Ｐｔ）とからなる下部電極１８が形成されている。
【００３４】
下部電極１８は、その表面が露出するように平坦化された酸化シリコンからなる第２の層間絶縁膜１９により覆われており、下部電極１８及び第２の層間絶縁膜１９上には、膜厚が約１００ｎｍの、ストロンチウム（Ｓｒ）、ビスマス（Ｂｉ）、タンタル（Ｔａ）及びニオブ（Ｎｂ）を主成分とするビスマス層状ペロブスカイト型酸化物である強誘電体からなる容量絶縁膜２０が下部電極１８を覆うように形成されている。なお、容量絶縁膜２０は、これらの組成を持つ強誘電体に限られず、これらの組成に鉛（Ｐｂ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、バリウム（Ｂａ）及びランタン（Ｌａ）を加えた群から選ばれた酸化物からなる強誘電体を用いることができる。さらには、強誘電体に限られず、五酸化タンタル（Ｔａ2Ｏ5）等の高誘電体を用いてもよい。
【００３５】
容量絶縁膜２０の上には、該容量絶縁膜２０と形状が同一で、膜厚が約５０ｎｍの白金からなる上部電極２１が形成されている。この下部電極１８、容量絶縁膜２０及び上部電極２１によりキャパシタ２２が構成されている。
【００３６】
容量絶縁膜２０及び上部電極２１は、酸化シリコンからなる第３の層間絶縁膜２３により覆われている。第３の層間絶縁膜２３及び第２の層間絶縁膜１９におけるキャパシタ２２の外側部分は、第１の全面水素バリア膜１４が露出されるように除去されている。第３の層間絶縁膜２３、第２の層間絶縁膜１９及び第１の全面水素バリア膜１４の各露出面は、膜厚が１０ｎｍから２００ｎｍ程度、より好ましくは約２０ｎｍの酸化チタンアルミニウムからなるキャパシタ水素バリア膜２４により覆われ、第３の層間絶縁膜２３及び第２の層間絶縁膜１９の端面よりも外側部分は、第１の全面水素バリア膜１４が露出するように除去されている。
【００３７】
キャパシタ水素バリア膜２４の周縁部は、第１の全面水素バリア膜１４と接合部２４ａを有している。キャパシタ水素バリア膜２４がキャパシタ２２を覆う範囲は、セルプレート単位又は複数のセルプレートを含むブロック単位が好ましい。なお、キャパシタ水素バリア膜２４として酸化チタンアルミニウムを用いたが、これには限定されず、例えば窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタル等を用いてもよい。
【００３８】
キャパシタ水素バリア膜２４及び第１の全面水素バリア膜１４の露出部分は、キャパシタ水素バリア膜２４におけるキャパシタ２２の上方部分の膜厚が約２００ｎｍとなるように平坦化された、酸化シリコンからなる第４の層間絶縁膜２５により覆われている。第４の層間絶縁膜２５の上には、膜厚が１０ｎｍから２００ｎｍ程度、より好ましくは約１００ｎｍの窒化シリコンからなる第２の全面水素バリア膜２６がチップ全体にわたって形成されている。なお、第２の全面水素バリア膜２６として窒化シリコンを用いたが、これには限定されず、例えば酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタル等を用いてもよい。
【００３９】
周辺回路部６０であって、第２の全面水素バリア膜２６及び第４の層間絶縁膜２５には、キャパシタ２２の外側の領域、すなわちキャパシタ水素バリア膜２４の外側の領域において、半導体基板１０の拡散層１２と接続するように、下層から膜厚が２ｎｍから２０ｎｍ程度、より好ましくは約５ｎｍのチタンアルミニウムと、膜厚が５ｎｍから５０ｎｍ程度、より好ましくは約１０ｎｍの窒化チタンアルミニウムからなる第２のコンタクト水素バリア膜２７と、タングステンで埋め込まれた第２のコンタクトプラグ２８が形成されている。なお、第２のコンタクト水素バリア膜２７としてチタンアルミニウムと窒化チタンアルミニウムの積層膜を用いたが、これには限定されず、例えばチタンアルミニウム又は窒化チタンアルミニウムの単層膜等を用いてもよい。
【００４０】
第２の全面水素バリア膜２６の上には、下層から、膜厚が２ｎｍから２０ｎｍ程度、より好ましくは約５ｎｍのチタンアルミニウムと、膜厚が１０ｎｍから２００ｎｍ程度、より好ましくは約５０ｎｍの窒化チタンアルミニウムの積層膜からなる第２の導電性水素バリア膜２９が、第２のコンタクト水素バリア膜２７及び第２のコンタクトプラグ２８を覆うように選択的に形成されている。第２の導電性水素バリア膜２９は、第２のコンタクト水素バリア膜２７及び第２のコンタクトプラグ２８と接続されると共に、第２の全面水素バリア膜２６とも接続されている。なお、第２の導電性水素バリア膜２９としてチタンアルミニウムと窒化チタンアルミニウムの積層膜を用いたが、これには限定されず、例えばチタンアルミニウムや窒化チタンアルミニウムの単層等を用いてもよい。
【００４１】
第２の導電性水素バリア膜２９の上には、該第２の導電性水素バリア膜２９と形状が同一で、下層から、膜厚が約５００ｎｍのアルミニウム（Ａｌ）及び膜厚が約５０ｎｍの窒化チタン（ＴｉＮ）からなる配線３０が形成されており、該配線３０は第２のコンタクトプラグ２８及び第２のコンタクト水素バリア膜２７を介して拡散層１２と電気的に接続されている。
【００４２】
配線３０及び第２の導電性水素バリア膜２９の上には、図示はしていないが、他の層間絶縁膜及び配線等が形成されて多層配線が構成されている。
【００４３】
第１の実施形態によると、キャパシタ２２は、該キャパシタ２２の形成領域を第１の全面水素バリア膜１４及びキャパシタ水素バリア膜２４により閉じ込められるように形成され、さらに、キャパシタ水素バリア膜２４の上側が平坦な第２の全面水素バリア膜２６により覆われている。第２の全面水素バリア膜２６は、半導体基板１０すなわち半導体チップ上にパターニングされることなく形成されている。従って、製造中に発生する水素がキャパシタ２２に到達するまでの経路が、第１の全面水素バリア膜１４及びキャパシタ水素バリア膜２４でのみ覆う場合と比べて格段に長くなるため、キャパシタ２２を構成する容量絶縁膜２０に到達する水素の量が大幅に低減するので、容量絶縁膜２０の水素による特性劣化を防止することができる。すなわち、周辺回路部６０の端部において、第１の全面水素バリア膜１４及び第２の全面水素バリア膜２６の端部から回り込んで、メモリ回路部５０の内部のキャパシタ２２にまで拡散する距離が非常に長くなるため、各全面水素バリア膜の外側からメモリ回路部５０の内部に侵入する水素濃度を低減することができる。
【００４４】
なお、第１の実施形態においては、第１の全面水素バリア膜１４は、キャパシタ水素バリア膜２４との接合部に囲まれる範囲内では、下部キャパシタ水素バリア膜として機能する。
【００４５】
また、第１のコンタクトプラグ１６の側面上には第１のコンタクト水素バリア膜１５が形成され、且つ、第２のコンタクトプラグ２８の側面上には第２のコンタクト水素バリア膜２７が形成されているため、各コンタクトホールを通過する水素をも確実に低減することができる。
【００４６】
その上、第１のコンタクトプラグ１６と下部電極１８との間には第１の導電性水素バリア膜１７が形成され、且つ、第２のコンタクトプラグ２８と配線３０との間には第２の導電性水素バリア膜２９が形成されているため、各コンタクトホールを通過する水素をも確実に低減することができる。
【００４７】
なお、第１のコンタクトプラグ１６及び第２のコンタクトプラグ２８は、導電性材料に限られず、絶縁性材料、例えば窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタルを用いることができる。但し、これら絶縁性材料を用いる場合には、各コンタクトホールの底面上部分を除去する必要がある。
【００４８】
なお、キャパシタ水素バリア膜２４は、本発明における第１の水素バリア膜である。また、第２の全面水素バリア膜２６は、本発明における第２の水素バリア膜である。また、第２のコンタクト水素バリア膜１４は、本発明における第３の水素バリア膜である。さらに、第１の全面水素バリア膜は、本発明における第４の水素バリア膜である。
【００４９】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。
【００５０】
図２は本発明の第２の実施形態に係る半導体装置の断面構成を示している。第１の実施形態と異なる部分について説明する。図２に示すように、第２の実施形態に係る半導体装置は、第１の実施形態に係る第１の全面水素バリア膜１４をキャパシタ２２の下側のみを覆う第１のキャパシタ水素バリア膜３１として構成している。
【００５１】
具体的には、第１の層間絶縁膜１３の上には、膜厚が１０ｎｍから２００ｎｍ程度、より好ましくは約１００ｎｍの窒化シリコンからなる第１のキャパシタ水素バリア膜３１がキャパシタ２２を含む領域にのみ選択的に形成されている。なお、第２の実施形態においては、第１のキャパシタ水素バリア膜３１として窒化シリコンを用いたが、これには限定されず、例えば酸化窒化シリコン、酸化アルミニウム、酸化チタンアルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタル等を用いてもよい。
【００５２】
第３の層間絶縁膜２３、第２の層間絶縁膜１９、第１のキャパシタ水素バリア膜３１及び第１の層間絶縁膜１３の各露出面は、膜厚が１０ｎｍから２００ｎｍ程度、より好ましくは約２０ｎｍの酸化チタンアルミニウムからなる第２のキャパシタ水素バリア膜２４Ａにより覆われ、第３の層間絶縁膜２３及び第２の層間絶縁膜１９の端面よりも外側部分は、第１の層間絶縁膜１３が露出するように除去されている。さらに、第２のキャパシタ水素バリア膜２４Ａの周縁部は、第１のキャパシタ水素バリア膜３１の周縁部と接合部２４ａを持つ。なお、第２のキャパシタ水素バリア膜２４Ａとして酸化チタンアルミニウムを用いたが、これには限定されず、例えば窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタル等を用いてもよい。
【００５３】
第２の実施形態によると、第１のキャパシタ水素バリア膜３１が、半導体基板１０の全面を覆っていないため、半導体基板１０を通過する水素が、第１のキャパシタ水素バリア膜３１と第２のキャパシタ水素バリア膜２４Ａとの接合部及び第２のキャパシタ水素バリア膜２４Ａの屈曲部に到達するので、第１の実施形態と比べると、容量絶縁膜２０の水素に対するバリア性が若干低下する。しかしながら、第２のコンタクトプラグ２８を形成する際のコンタクトホールのドライエッチング工程において、第１の層間絶縁膜１３及び第４の層間絶縁膜２５との間にこれらと組成が異なる水素バリア膜が存在しないため、エッチングが容易となる。その上、エッチング条件及び膜種の選択肢も広がる。例えば、第２の全面水素バリア膜２６、第４の層間絶縁膜２５及び第１の層間絶縁膜１３はシリコン（Ｓｉ）を主成分とした膜で形成する。その後、フッ素（Ｆ）系ガスを用いた装置及び条件で、半導体基板１０の拡散層１２が露出するまでエッチングする。従って、第４の層間絶縁膜２５と第１の層間絶縁膜１３との間にこれらとは組成が異なる絶縁膜が存在しないため、エッチング装置を変更することによる工程数の増加や、エッチング生成物の影響を受けることがなくなる。また、コンタクトホールの形状もノッチ等の発生がなくなるため、密着層の段切れが発生しにくくなる。また、水素の大部分は第２の全面水素バリア膜２６によって抑止されるため、第１のキャパシタ水素バリア膜３１と第２のキャパシタ水素バリア膜２４Ａのみの場合と比べて、容量絶縁膜２０の特性を大きく改善することができる。
【００５４】
なお、第２の実施形態における第１のキャパシタ水素バリア膜３１は、本発明の第１の水素バリア膜又は第４の水素バリア膜である。
【００５５】
（第３の実施形態）
以下、本発明の第３の実施形態について図面を参照しながら説明する。
図３は本発明の第３の実施形態に係る半導体装置の断面構成を示している。第３の実施形態に係る半導体装置は、第２の実施形態に係る半導体装置における容量絶縁膜２０の基板方向からの水素による劣化を防止する構成を持つ。すなわち、キャパシタ２２は第１の水素バリア膜に覆われると共に、該第１の水素バリア膜を覆う第２の水素バリア膜及び第４の水素バリア膜によりさらにその外側を覆われている構成である。
【００５６】
ここでは、第２の実施形態と異なる部分について説明する。
【００５７】
図３に示すように、半導体基板１０の主面上における素子分離領域１１及び拡散層１２の上に膜厚が１０ｎｍから２００ｎｍ程度、より好ましくは約２０ｎｍの酸化チタンアルミニウムからなる第１の全面水素バリア膜３２がチップの全面にわたって形成されている。なお、第３の実施形態においては、第１の全面水素バリア膜３２として酸化チタンアルミニウムを用いたが、これには限定されず、例えば窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタルアルミニウム、珪化酸化チタン又は珪化酸化タンタル等を用いてもよい。
【００５８】
第３の実施形態によると、半導体基板１０の主面上の全面に、第１の全面水素バリア膜３２を設けているため、容量絶縁膜２０に対する水素による劣化を防止することができる。また、第２のコンタクトプラグ２８を形成する際のコンタクトホールのドライエッチング工程において、第１の層間絶縁膜１３及び第４の層間絶縁膜２５との間にはこれらと組成が異なるバリア膜が存在しないため、エッチングが容易となる。その上、エッチング条件及び膜種の選択肢も広がる。例えば、第２の全面水素バリア膜２６、第４の層間絶縁膜２５及び第１の層間絶縁膜１３をシリコン（Ｓｉ）を主成分とした膜で形成し、且つ、第１の全面水素バリア膜３２をチタン又はアルミニウムを主成分とした膜で形成する。その後、フッ素（Ｆ）系ガスを用いた装置及び条件で、第１の全面水素バリア膜３２が露出するまでエッチングする。続いて、第１の全面水素バリア膜３２を、塩素（Ｃｌ）系ガスを用いた装置及び条件で拡散層１２が露出するまでエッチングする。従って、第４の層間絶縁膜２５と第１の層間絶縁膜１３との間にはこれらと組成が異なる絶縁膜が存在しないため、エッチング装置を変更することによる工程数の増加や、エッチング生成物の影響を受けることがなくなる。
【００５９】
なお、第３の実施形態において、第２の全面水素バリア膜２６は、半導体チップ（半導体基板）１０の周囲に設けられているシールリングと接続していることが好ましい。さらに、シールリングを構成する溝の内壁に、耐水素性を有する水素バリア膜を形成してもよい。このように、シールリングの側面に水素バリア膜を設けることにより、シールリングの外部からメモリ回路部５０又は周辺回路部６０の内部に侵入する水素を効果的に防止することができる。
【００６０】
すなわち、半導体基板１０を通り、キャパシタ２２の下方から侵入する水素を第１の全面水素バリア膜３２により防止し、キャパシタ２２の上方から侵入する水素を第２の全面水素バリア２６及び第２のコンタクト水素バリア膜２７によって防止する。さらに、半導体チップ１０の側方から侵入する水素をシールリングに設けた水素バリア膜によって防止することができる。従って、キャパシタ形成工程以降の配線形成工程において発生する水素の侵入をより効果的に防止することができる。
【００６１】
また、第３の実施形態に、第１の実施形態を組み合わせた構成でも構わない。
【００６２】
ここで、本発明の第１〜第３の実施形態に係る半導体装置のウェハ状態での構成を図面により説明する。
【００６３】
図４（ａ）はウェハ状の半導体装置の平面構成を示し、図４（ｂ）はチップ形成領域を拡大した平面構成を示し、図４（ｃ）はメモリ回路部及び周辺回路部の平面構成を示している。なお、図１は図４（ｃ）のＩ−Ｉ線における断面図である。
【００６４】
図４（ｂ）に示すように、半導体チップ１０上には、メモリ回路部５０及び周辺回路部６０に加え、例えばロジック回路、アナログ回路又はスタティックランダムアクセスメモリ（ＳＲＡＭ）回路等を含む他の回路部７０が形成されている。第２の全面水素バリア膜２６は、半導体ウェハ１０Ａから各半導体チップ１０に切り分ける際のスクライブ領域１０ａを含め、半導体チップ１０上を全面的に覆っている。
【００６５】
また、図４（ｃ）に示すように、例えば、第１の全面水素バリア膜１４とメモリ回路部５０の周縁部において接合部２４ａを持つキャパシタ水素バリア膜２４は、各メモリ回路５０のみを覆う構成である。さらには、前述したように、第２及び第３の実施形態に係る第１のキャパシタ水素バリア膜３１は、各メモリ回路５０のみに形成される構成である。
【００６６】
なお、第１の全面水素バリア膜１４、３２及び第２の全面水素バリア膜２６を、半導体チップ１０におけるコンタクト形成部分を除く領域の全面にパターニングをすることなく形成しているが、本発明は、少なくとも半導体装置におけるキャパシタ２２を有するメモリ回路部５０と該メモリ回路部５０を制御する周辺回路部６０とを含む回路部分を覆うように形成しても、その効果を得ることができる。
【００６７】
上述したように、本発明における半導体装置は、例えば周辺回路部６０を構成する多層配線の最下層の配線層と、メモリ回路部５０を構成するキャパシタ２２との間に、半導体チップ１０の全面を覆う水素バリア膜（１４、２６、３２）を設けることに特徴を持つ。これにより、キャパシタ形成以降の配線形成工程において発生する水素がキャパシタ２２に到達するための拡散距離が長くなるので、キャパシタ領域中の容量絶縁膜２０が水素により還元する事態を防ぐことができる。
【産業上の利用可能性】
【００６８】
本発明に係る半導体装置は、キャパシタを構成する容量絶縁膜の水素による劣化を抑制できるという効果を有し、強誘電体又は高誘電体を容量絶縁膜に用いた半導体装置等に有用である。
【図面の簡単な説明】
【００６９】
【図１】本発明の第１の実施形態に係る半導体装置を示し、図４（ｃ）のＩ−Ｉ線における断面図である。
【図２】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図３】本発明の第１の実施形態に係る半導体装置を示す断面図である。
【図４】（ａ）〜（ｃ）は本発明に係る半導体装置を示し、（ａ）はウェハ状の平面図であり、（ｂ）はチップ状の平面図であり、（ｃ）は半導体チップにおけるメモリ回路部及びその周辺回路部の一部を拡大した平面図である。
【図５】従来例に係る半導体装置を示す断面図である。
【図６】他の従来例に係る半導体装置を示す断面図である。
【符号の説明】
【００７０】
１０    半導体基板（半導体チップ）
１０Ａ  半導体ウェハ
１０ａ  スクライブ領域
１１    素子分離領域
１２    拡散層
１３    第１の層間絶縁膜
１４    第１の全面水素バリア膜（第４の水素バリア膜）
１５    第１のコンタクト水素バリア膜
１６    第１のコンタクトプラグ
１７    第１の導電性水素バリア膜
１８    下部電極
１９    第２の層間絶縁膜
２０    容量絶縁膜
２１    上部電極
２２    キャパシタ
２３    第３の層間絶縁膜
２４    キャパシタ水素バリア膜（第１の水素バリア膜）
２４ａ  接合部
２４Ａ  第２のキャパシタ水素バリア膜（第１の水素バリア膜）
２５    第４の層間絶縁膜
２６    第２の全面水素バリア膜（第２の水素バリア膜）
２７    第２のコンタクト水素バリア膜（第３の水素バリア膜）
２８    第２のコンタクトプラグ
２９    第２の導電性水素バリア膜
３０    配線
３１    第１のキャパシタ水素バリア膜（第１の水素バリア膜）
３２    第１の全面水素バリア膜（第４の水素バリア膜）
５０    メモリ回路部
６０    周辺回路部
７０    他の回路部
【図１】
2005317917.tif 000003
【図２】
2005317917.tif 000004
【図３】
2005317917.tif 000005
【図４】
2005317917.tif 000006
【図５】
2005317917.tif 000007
【図６】
2005317917.tif 000008