(57)【要約】【課題】  微細化が進められても高い容量を得ることができ、好ましくは高い残留分極量をも得ることができる半導体装置及びその製造方法を提供する。【解決手段】  ＰＺＴ膜２３を備えた強誘電体キャパシタ２１が、１個のＭＯＳトランジスタ３２に２個接続されている。強誘電体キャパシタ２１の電極は基板の主面上に当該主面と平行に配置されている。従って、容易に高い容量を確保することができる。また、ＰＺＴ膜２３の［００１］方向は、２個の電極を結ぶ直線に平行になっている。従って、電界の印加方向と分極軸方向とが一致しており、高い残留分極電荷量が得られる。【選択図】  図５
2005277156.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成されたトランジスタと、
前記基板の主面上に当該主面と平行に配置された一対の電極と、
前記一対の電極の間に形成された強誘電体膜と、
を有し、
前記一対の電極の一方は、前記トランジスタに接続されていることを特徴とする半導体装置。
【請求項２】
前記一対の電極と前記強誘電体膜との組み合わせ、及び前記トランジスタが複数設けられており、
１個の前記トランジスタに前記一方の電極が２個接続されていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記一対の電極を結ぶ直線と前記強誘電体膜の分極軸方向とが実質的に互いに平行であることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記強誘電体膜は、Ｐｂを含有するペロブスカイト系強誘電体からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記強誘電体膜は、Ｂｉを含有するＢｉ層状系強誘電体からなることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項６】
基板上に絶縁膜を形成する工程と、
前記絶縁膜上に一対の電極を前記基板の主面に平行に配置する工程と、
前記一対の電極の間に強誘電体膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記基板として、単結晶基板を用い、
前記絶縁膜として、前記単結晶基板の配向を引き継ぐ膜を形成し、
強誘電体膜として、前記絶縁膜の配向を引き継ぐ膜を形成することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
前記電極を配置する工程は、
前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜の配向と前記強誘電体膜の配向との関係に基づき、前記一対の電極を結ぶ直線と前記強誘電体膜の分極軸方向とが実質的に互いに平行となるように、前記導電膜をパターニングする工程と、
を有することを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記電極を配置する工程は、
前記絶縁膜上に、自己配向性を有する導電膜を形成する工程と、
前記導電膜を、前記一対の電極を結ぶ直線と前記強誘電体膜の分極軸方向とのなす角が最も小さくなるようにパターニングする工程と、
を有することを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項１０】
前記絶縁膜を形成する工程の前に、前記一対の電極の一方が接続されるトランジスタを前記基板上に形成する工程を有することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性メモリは、電源がオフの時でもデータを保持することができる半導体メモリである。また、不揮発性メモリの一種として、容量絶縁膜の材料として強誘電体を用いた強誘電体メモリがある。
【０００３】
強誘電体メモリは、極性の異なる２つの残留分極特性を利用しており、電源をオフにしてもデータを保持することができる。不揮発性の目安になる書き換え回数は１０10回〜１０12回であり、他の不揮発性メモリと比較して多い。また、書き換え速度は数十ｎｓのオーダであり、高速である。
【０００４】
強誘電体メモリにおいて、強誘電体は、相反する２つの方向に分極することができる。一方の方向に分極していることを“１”の情報とし、反対の方向に分極していることを“０”の情報とすれば、分極方向を区別することによって、記憶している情報を判別することが可能となる。強誘電体の分極の方向は、分極を切り換えるのに十分な電位を与えることにより、感知することができる。
【０００５】
なお、容量絶縁膜が強誘電体ではなく常誘電体から構成されている場合、分極は電極間に電位差がある時のみ維持され、電位差が取り除かれると分極は消失する。従って、情報は維持されない。
【０００６】
強誘電体としては、鉛系強誘電体及びビスマス系強誘電体が挙げられる。鉛系強誘電体としては、ＰＺＴ（ＰｂＺｒxＴｉ1-xＯ3）、ＰＬＺＴ（ＰｂyＬａ1-yＺｒxＴｉ1-xＯ3）等が挙げられる。ビスマス系強誘電体としては、ＳＢＴ（ＳｒＢｉ2Ｔａ2Ｏ9）、ＢＩＴ（Ｂｉ4Ｔｉ3Ｏ12）等が挙げられる。
【０００７】
これらの強誘電体キャパシタを用いたシステムＬＳＩは、ＩＣカード及びスマートカード等のマネー情報及び個人情報を取り扱う機器に使用されることがあるため、極めて信頼性が高いことが要求されている。また、これらのシステムＬＳＩでは、１０年の記憶保持年数、１０15回の書き換え回数、−４５℃〜＋１２５℃での安定動作保証が必要とされている。
【０００８】
図８は、従来の強誘電体メモリの一部を示す断面図である。半導体基板１０１の上方に層間絶縁膜１０４が形成され、その上に強誘電体キャパシタ１０５が形成されている。強誘電体キャパシタ１０５には、Ｐｔ膜からなる下部電極１０６、ＰＺＴ膜からなる容量絶縁膜１０７及びＰｔ膜からなる上部電極１０８が設けられている。半導体基板１０１の表面には、素子分離絶縁膜１０２及びトランジスタ１０３が形成されている。層間絶縁膜１０４内にはコンタクトプラグ１０９が埋め込まれている。コンタクトプラグ１０９は、トランジスタ１０３の拡散層まで到達している。層間絶縁膜１０４上には、強誘電体キャパシタ１０５を覆う絶縁膜１１０が形成されており、この絶縁膜１１０には、上部電極１０８まで到達するコンタクトホールが形成されている。そして、コンタクトプラグ１０９と上部電極１０８とを繋ぐＡｌ配線１１１が形成されている。
【０００９】
このような従来の強誘電体メモリにおいて、強誘電体キャパシタの容量を大きくするための方法として、容量絶縁膜１０７の面積を拡大することが挙げられるが、容量絶縁膜１０７の面積の拡大はチップ面積の拡大に直接繋がってしまう。また、微細化が進められると、それに伴って容量を低下させざるを得ない状態となっている。また、より高い残留分極電荷量も求められている。
【００１０】
【特許文献１】特許第３４３５９６６号公報
【特許文献１】特開平６−２１３３８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、微細化が進められても高い容量を得ることができ、好ましくは高い残留分極量をも得ることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、以下に示す発明の諸態様に想到した。
【００１３】
本発明に係る半導体装置は、基板と、前記基板上に形成されたトランジスタと、前記基板の主面上に当該主面と平行に配置された一対の電極と、前記一対の電極の間に形成された強誘電体膜と、を有し、前記一対の電極の一方は、前記トランジスタに接続されていることを特徴とする。
【００１４】
また、本発明に係る半導体装置の製造方法では、基板上に絶縁膜を形成した後に、前記絶縁膜上に一対の電極を前記基板の主面に平行に配置する。そして、前記一対の電極の間に強誘電体膜を形成する。
【発明の効果】
【００１５】
本発明によれば、強誘電体キャパシタを構成する一対の電極が基板の主面に平行に配置されるため、容量絶縁膜たる強誘電体膜の面積を拡大してもチップ面積の拡大を回避することができる。また、強誘電体膜の配向を制御すれば、電界の印加方向と分極軸方向とを揃えて高い残留分極電荷量を得ることも可能である。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。但し、ここでは、便宜上、強誘電体メモリの断面構造については、その製造方法と共に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。
【００１７】
このメモリセルアレイには、一の方向に延びる複数本のビット線３、並びにビット線３が延びる方向に対して垂直な方向に延びる複数本のワード線４及びプレート線５が設けられている。全てのプレート線５は互いに共通接続されており、その電位は一定とされている。また、これらのビット線３、ワード線４及びプレート線５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１及びＭＯＳトランジスタ２が設けられている。
【００１８】
ＭＯＳトランジスタ２のゲートはワード線４に接続されている。また、ＭＯＳトランジスタ２の一方のソース・ドレインはビット線３に接続され、他方のソース・ドレインは強誘電体キャパシタ１の一方の電極に接続されている。そして、強誘電体キャパシタ１の他方の電極がプレート線５に接続されている。なお、各ワード線４及びプレート線５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。同様に、各ビット線３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ２により共有されている。ワード線４及びプレート線５が延びる方向、ビット線３が延びる方向は、夫々行方向、列方向とよばれることがある。
【００１９】
このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。
【００２０】
（第１の実施形態）
次に、本発明の第１の実施形態について説明する。図２−１乃至図２−７は、本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００２１】
本実施形態では、先ず、Ｓｉ基板１の表面に、ゲート絶縁膜１２、ゲート電極１３及びソース・ドレイン拡散層１４等を備えたＭＯＳトランジスタを形成する。このＭＯＳトランジスタが図１中のＭＯＳトランジスタ２に相当する。なお、Ｓｉ基板１の表面は（００１）面とする。また、ＭＯＳトランジスタを形成する前又は後に、素子分離絶縁膜（図示せず）をＳｉ基板１の表面に形成する。
【００２２】
次に、全面に層間絶縁膜１５をエピタキシャル成長法により形成する。層間絶縁膜１５としては、Ｓｉ基板１の配向を引き継ぐことができるもの、例えば酸化ジルコニウム膜を形成する。次いで、層間絶縁膜１５に、ソース・ドレイン拡散層１４まで到達するコンタクトホールを形成し、その中にＷプラグ１６を形成する。
【００２３】
その後、図２−２に示すように、全面に絶縁膜１７を形成する。絶縁膜１７としては、層間絶縁膜１５の配向を引き継ぐことができるもの、例えば酸化ジルコニウム膜を形成する。続いて、絶縁膜１７のパターニングを行うことにより、絶縁膜１７に引き出し配線用の開口部を形成する。そして、開口部内にＰｔ膜１８を埋め込む。
【００２４】
更に、図２−３に示すように、全面に絶縁膜１９を形成する。絶縁膜１９としては、絶縁膜１７の配向を引き継ぐことができるもの、例えば酸化ジルコニウム膜を形成する。続いて、絶縁膜１９のパターニングを行うことにより、絶縁膜１９に引き出し配線用の開口部を形成する。そして、開口部内にＰｔ膜２０を埋め込む。なお、絶縁膜１９を形成した後には、Ｘ線回折等により、絶縁膜１９の配向を確認しておくことが望ましい。
【００２５】
次に、図２−４に示すように、全面に、単結晶又は多結晶のＰｔ膜２１をエピタキシャル成長法により形成する。このとき、Ｐｔ膜２１は絶縁膜１９の配向を引き継いで、Ｐｔ膜２１の表面が（００１）面となる。又は、Ｐｔの自己配向により、Ｐｔ膜２１の表面を（１１１）面とすることもできる。
【００２６】
次いで、図２−５に示すように、Ｐｔ膜２１のパターニングを行うことにより、Ｐｔ膜２１に開口部を形成すると共に、電極２２を形成する。このとき、隣り合う電極２２同士を結ぶ直線が絶縁膜１９の［１１０］方向と平行になるようにする。
【００２７】
その後、図２−６に示すように、電極２２間にＰＺＴ膜２３を形成する。このとき、ＰＺＴ膜２３は絶縁膜１９の配向の影響を受け、Ｓｉ基板１１の表面に平行な面内では、絶縁膜１９の［１１０］方向とＰＺＴ膜２３の［１００］方向とが平行になる。即ち、隣り合う電極２２同士を結ぶ直線とＰＺＴ膜２３の［１００］方向とが平行になる。２個の電極２２及びＰＺＴ膜２３から強誘電体キャパシタが構成される。この強誘電体キャパシタが図１中の強誘電体キャパシタ１に相当する。
【００２８】
続いて、図２−７に示すように、絶縁膜２４及びプレート線２５を形成する。そして、更に上層の配線等を形成して強誘電体メモリを完成させる。なお、ゲート電極１３が図１中のワード線４に相当し、ソース・ドレイン拡散層１３のうち電極２２に接続されていないものが、図１中のビット線３に接続される。
【００２９】
このようにして製造された第１の実施形態に係る強誘電体メモリにおいては、２個の電極２２間に印加される電界の方向とＰＺＴ膜２３の［１００］方向（分極軸方向）とが互いに平行になる。従って、高い分極量を得ることができる。また、強誘電体キャパシタを構成する２個の電極２２が、膜厚方向ではなくＳｉ基板１１の表面に平行な方向に並んでいる。従って、平面視での強誘電体キャパシタの面積を、従来のものと比較して小さくすることができる。
【００３０】
従来、強誘電体キャパシタの強誘電体膜は、スパッタ法又はゾル−ゲル法等により形成されており、その残留分極電荷量は、２０μＣ／ｃｍ2〜２５μＣ／ｃｍ2程度である。これに対し、本実施形態では、３０μＣ／ｃｍ2程度の残留分極電荷量が得られる。
【００３１】
また、このようにして製造された強誘電体メモリの等価回路図を図３に示す。２個の強誘電体キャパシタ２１が１個の強誘電体キャパシタ１に相当する。ＭＯＳトランジスタ２２がＭＯＳトランジスタ２に相当する。ビット線２３がビット線３に相当し、ワード線２４がワード線４に相当し、プレート線２５がプレート線５に相当する。このように、本実施形態では、１個のＭＯＳトランジスタ２２に対して２個の強誘電体キャパシタ２１が接続されているため、従来に比べて高い容量を得ることもできる。
【００３２】
ここで、第１の実施形態に係る強誘電体キャパシタの動作について説明する。図４は、強誘電体キャパシタの初期状態を示す図であり、図５は、強誘電体キャパシタに電界が印加された状態を示す図である。
【００３３】
図４に示すように、製造直後等、電界が印加されておらず、かつ残留分極も存在しない状態では、例えば１個のＭＯＳトランジスタ２２に接続された２個の強誘電体キャパシタ２１の分極方向は互いに相違している。
【００３４】
これに対し、ＭＯＳトランジスタ２２を介してビット線２３から強誘電体キャパシタ２１の一方の電極２２に電圧が印加されると、その電圧値に応じて、１個のＭＯＳトランジスタ２２に接続された２個の強誘電体キャパシタ２１の分極方向が揃う。なお、図５（ｂ）には、２組の強誘電体キャパシタ２１に対して、プレート線２５の電位を基準として、互いに異なる極性の電圧が印加された状態を示してある。
【００３５】
このような分極は、強誘電体メモリの全体に対する電源の供給が切られた後でも残留し、この分極方向に対応する情報の記憶が維持されるのである。
【００３６】
なお、ＭＯＳトランジスタ２２のソース−ドレインを結ぶ直線の方向と２個の電極２２間に印加される電界の方向（ＰＺＴ膜２３の［１００］方向）との関係については、図２−１乃至図２−７では、図の簡素化のために互いに平行としているが、特に平行である必要はない。
【００３７】
また、より一層高い容量値が要求される場合には、強誘電体キャパシタの電界の印加方向に対して垂直な方向の長さを長くしたり、高さを高くしたりすればよい。好ましい寸法の一例を図６に示す。即ち、強誘電体キャパシタを構成する一対の電極２２の間隔を、その高さよりも狭くすることが好ましい。
【００３８】
（第２の実施形態）
次に、本発明の第２の実施形態について説明する。図７−１乃至図７−３は、本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【００３９】
本実施形態では、主にコンタクトプラグ、引き回し配線及び電極の材料及び構造が第１の実施形態と相違している。例えば、図７−１に示すように、コンタクトプラグとして、Ｗプラグ１６（第１の実施形態）ではなく、ＴｉＮプラグ３６を形成する。また、引き回し配線として、Ｐｔ膜１８及び２０ではなく、ＴｉＮ膜３８及び４０を形成する。また、これらのＴｉＮプラグ３６並びにＴｉＮ膜３８及び４０としては、Ｓｉ基板１１の配向（表面：（００１）面）を引き継ぐ単結晶からなるものを形成する。従って、Ｔｉ膜４０の表面は（００１）面となる。
【００４０】
これらを形成した後、第１の実施形態におけるＰｔ膜２１の形成と同様に、全面に単結晶のＴｉＮ膜（図示せず）を形成し、このパターニングを行うことにより、図７−１に示すように、ＴｉＮからなる電極の基部４２ａを形成する。この基部４２ａの表面も（００１）面である。
【００４１】
次に、図７−２に示すように、ロングノーズスパッタリング法又はＣＶＤ法等により、基部４２ａの側面に単結晶のＰｔ膜４２ｂを形成する。Ｐｔ膜４２ｂは、その自己配向性によりＰｔ膜４２ｂの表面に垂直な方向（Ｓｉ基板１１の表面に平行な方向）は［１１１］方向となる。このとき、絶縁膜１９上等にもＰｔ膜（図示せず）が形成されるが、電極として用いない部分は選択的に除去する。基部４２ａ及びＰｔ膜４２ｂから電極４２が構成される。
【００４２】
次いで、図７−３に示すように、第１の実施形態と同様にして、電極４２の間にＰＺＴ膜２３を形成する。このとき、ＰＺＴ膜２３はＰｔ膜４２ｂの配向の影響を受ける。この結果、２個の電極４２間に印加される電界の方向とＰＺＴ膜２３の［１１１］方向とが一致する。従って、高い分極量を得ることができる。
【００４３】
その後、プレート線及び上層の配線等（図示せず）を形成して強誘電体メモリを完成させる。
【００４４】
このような第２の実施形態によっても、第１の実施形態と同様に、平面視での強誘電体キャパシタの面積を従来のものと比較して小さくすることができる。また、コンタクトプラグ及び引き回し配線の配向によって容量絶縁膜（ＰＺＴ膜２３）の配向が制御され、高い分極量が得られる。従って、層間絶縁膜１５等がＳｉ基板１１の配向を引き継ぐ必要はなく、その材料は酸化ジルコニウム等でなくてもよい。
【００４５】
なお、第１及び第２の実施形態では、強誘電体キャパシタを構成する電極及び強誘電体膜の下地膜の配向を利用しているが、電極の材料がＰｔ等のように自己配向性を具えている場合には、必ずしも下地膜の配向を利用せずとも強誘電体膜の配向を制御することができる。例えば、強誘電体キャパシタの直下の絶縁膜をアモルファス状態のＳｉ酸化膜とし、その上にＰｔ膜を形成した場合、Ｐｔ膜の表面は、Ｐｔの自己配向性によって、（１１１）面となる。そして、Ｘ線回折等によりＰｔ膜の配向を確認した上で、電界の印加方向と強誘電体膜の分極軸方向とができるだけ近くなるようにＰｔ膜のパターンを決定すればよい。なお、Ｐｔ膜のパターンの決定に当たっては、必ずしもＳｉ基板１１の表面に対して垂直なエッチングを想定する必要はなく、Ｓｉ基板１１の表面に対して垂直な方向から傾斜した方向からのエッチングを想定してもよい。例えば、（００１）面は（１１１）面から５４．７度傾斜していることを考慮して、Ｐｔ膜の側壁を傾斜させるエッチングを想定してもよい。
【００４６】
なお、電極の材料はＰｔ又はＴｉＮに限定されず、Ｉｒ及びＲｕ等の貴金属又はＳｒＲｕＯ3、ＹＢＣＯ及びＬＳＣＯ等の導電性酸化物を用いてもよい。また、強誘電体膜の材料もＰＺＴに限定されず、ＰＬＺＴのようにＰｂを含有したペロブスカイト系強誘電体又はＳＢＴ、ＢＬＴ及びＢＩＴのようにＢｉを含有したＢｉ層状系強誘電体を用いてもよい。
【００４７】
以下、本発明の諸態様を付記としてまとめて記載する。
【００４８】
（付記１）
基板と、
前記基板上に形成されたトランジスタと、
前記基板の主面上に当該主面と平行に配置された一対の電極と、
前記一対の電極の間に形成された強誘電体膜と、
を有し、
前記一対の電極の一方は、前記トランジスタに接続されていることを特徴とする半導体装置。
【００４９】
（付記２）
前記一対の電極と前記強誘電体膜との組み合わせ、及び前記トランジスタが複数設けられており、
１個の前記トランジスタに前記一方の電極が２個接続されていることを特徴とする付記１に記載の半導体装置。
【００５０】
（付記３）
前記一対の電極を結ぶ直線と前記強誘電体膜の分極軸方向とが実質的に互いに平行であることを特徴とする付記１又は２に記載の半導体装置。
【００５１】
（付記４）
前記一対の電極の間隔は、前記一対の電極の高さよりも狭いことを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
【００５２】
（付記５）
前記強誘電体膜は、Ｐｂを含有するペロブスカイト系強誘電体からなることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００５３】
（付記６）
前記強誘電体膜は、Ｂｉを含有するＢｉ層状系強誘電体からなることを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
【００５４】
（付記７）
基板上に絶縁膜を形成する工程と、
前記絶縁膜上に一対の電極を前記基板の主面に平行に配置する工程と、
前記一対の電極の間に強誘電体膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【００５５】
（付記８）
前記基板として、単結晶基板を用い、
前記絶縁膜として、前記単結晶基板の配向を引き継ぐ膜を形成し、
強誘電体膜として、前記絶縁膜の配向を引き継ぐ膜を形成することを特徴とする付記７に記載の半導体装置の製造方法。
【００５６】
（付記９）
前記絶縁膜として、酸化ジルコニウム膜を形成することを特徴とする付記８に記載の半導体装置の製造方法。
【００５７】
（付記１０）
前記電極を配置する工程は、
前記絶縁膜上に導電膜を形成する工程と、
前記絶縁膜の配向と前記強誘電体膜の配向との関係に基づき、前記一対の電極を結ぶ直線と前記強誘電体膜の分極軸方向とが実質的に互いに平行となるように、前記導電膜をパターニングする工程と、
を有することを特徴とする付記８又は９に記載の半導体装置の製造方法。
【００５８】
（付記１１）
前記基板として、単結晶基板を用い、
前記絶縁膜の形成と並行して、前記基板の配向を引き継ぎ、前記電極に接続される引き回し配線を形成し、
前記電極として、前記引き回し配線の配向を引き継ぐ電極を形成することを特徴とする付記７に記載の半導体装置の製造方法。
【００５９】
（付記１２）
前記引き回し配線として、ＴｉＮ膜を形成することを特徴とする付記１１に記載の半導体装置の製造方法。
【００６０】
（付記１３）
前記電極を配置する工程は、
前記絶縁膜上に、前記引き回し配線の配向を引き継ぐ第１の導電膜を形成する工程と、
前記第１の導電膜をパターニングする工程と、
前記第１の導電膜の側面に、前記一対の電極を結ぶ直線と前記強誘電体膜の分極軸方向とのなす角を前記第１の導電膜が露出している場合よりも小さくする第２の導電膜を形成する工程と、
を有することを特徴とする付記１１又は１２に記載の半導体装置の製造方法。
【００６１】
（付記１４）
前記電極を配置する工程は、
前記絶縁膜上に、自己配向性を有する導電膜を形成する工程と、
前記導電膜を、前記一対の電極を結ぶ直線と前記強誘電体膜の分極軸方向とのなす角が最も小さくなるようにパターニングする工程と、
を有することを特徴とする付記７に記載の半導体装置の製造方法。
【００６２】
（付記１５）
前記絶縁膜を形成する工程の前に、前記一対の電極の一方が接続されるトランジスタを前記基板上に形成する工程を有することを特徴とする付記７乃至１４のいずれか１項に記載の半導体装置の製造方法。
【００６３】
（付記１６）
前記一対の電極と前記強誘電体膜との組み合わせ、及び前記トランジスタを複数形成し、
１個の前記トランジスタに前記一方の電極を２個接続することを特徴とする付記１５に記載の半導体装置の製造方法。
【００６４】
（付記１７）
前記電極として、貴金属からなる電極を形成することを特徴とする付記７乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００６５】
（付記１８）
前記電極として、導電性酸化物からなる電極を形成することを特徴とする付記７乃至１６のいずれか１項に記載の半導体装置の製造方法。
【００６６】
（付記１９）
前記一対の電極の間隔を、前記一対の電極の高さよりも狭くすることを特徴とする付記７乃至１８のいずれか１項に記載の半導体装置の製造方法。
【図面の簡単な説明】
【００６７】
【図１】本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。
【図２−１】本発明の第１の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【図２−２】図２−１に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２−３】図２−２に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２−４】図２−３に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２−５】図２−４に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２−６】図２−５に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図２−７】図２−６に引き続き、第１の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図３】本発明の第１の実施形態に係る方法により製造された強誘電体メモリの構成を示す等価回路図である。
【図４】強誘電体キャパシタの初期状態を示す図である。
【図５】誘電体キャパシタに電界が印加された状態を示す図である。
【図６】強誘電体メモリの好ましい寸法の一例を示す断面図である。
【図７−１】本発明の第２の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。
【図７−２】図７−１に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図７−３】図７−２に引き続き、第２の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。
【図８】従来の強誘電体メモリの一部を示す断面図である。
【符号の説明】
【００６８】
１：強誘電体キャパシタ
２：ＭＯＳトランジスタ
３：ビット線
４：ワード線
５：プレート線
１１：Ｓｉ基板
１２：ゲート絶縁膜
１３：ゲート電極
１４：ソース・ドレイン拡散層
１５：層間絶縁膜
１６：Ｗプラグ
１７、１９、２４：絶縁膜
１８、２０、２１：Ｐｔ膜
２２：電極
２３：ＰＺＴ膜
２４：ワード線
２５：プレート線
３２：ＭＯＳトランジスタ
３３：ビット線
３６：ＴｉＮプラグ
３８、４０：ＴｉＮ膜
４２ａ：基部
４２ｂ：Ｐｔ膜
４２：電極
【図１】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図８】
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