(57)【要約】【課題】  本発明は、デバイスの実動作上で働くＬＤＤ抵抗を見積もり、最適なＬＤＤ領域を形成することが可能な技術を提供することを目的とする。また、それにより、オフ（リーク）電流を抑え、スイッチング特性に優れた電界効果トランジスタを提供することを目的とする。【解決手段】  ＬＤＤ構造を有するＦＥＴのＬＤＤ抵抗値を求めるために、従来型構造のＦＥＴのドレイン側に外部抵抗が直列に接続された等価回路を仮定し、ＬＤＤ構造を有するＦＥＴのしきい値電圧と外部ドレイン電圧対ドレイン電流特性を測定し、その結果を等価回路に当てはめて考える。ドレイン電流が飽和する外部ドレイン電圧を外部飽和ドレイン電圧として、しきい値電圧から、ＬＤＤ構造を有するＦＥＴ中の仮想的な従来型構造のＦＥＴにおける飽和ドレイン電圧を求め、外部飽和ドレイン電圧、飽和ドレイン電流、飽和ドレイン電圧より外部抵抗を求める。【選択図】  図１
2005005691.tif 000002
【特許請求の範囲】
【請求項１】
低濃度ドレイン構造を有する電界効果型トランジスタの前記低濃度ドレイン構造の外部抵抗を求めるために、
前記低濃度ドレイン構造を有する電界効果型トランジスタの構造は、従来型構造を有する電界効果型トランジスタのソースまたはドレイン側に外部抵抗が直列に接続された等価回路であると仮定し、
前記低濃度ドレイン構造を有する電界効果トランジスタのしきい値電圧を求め、
一定のゲート電圧を印加した状態において、前記低濃度ドレイン構造を有する電界効果トランジスタのドレイン電圧対ドレイン電流特性を測定し、
前記ドレイン電圧対ドレイン電流特性を前記等価回路に当てはめ、
ドレイン電流が飽和する外部ドレイン電圧を外部飽和ドレイン電圧として、
前記しきい値電圧と、前記ゲート電圧とから、前記従来型構造を有する電界効果型トランジスタにおける飽和ドレイン電圧を求め、
前記外部飽和ドレイン電圧、前記飽和ドレイン電流、前記飽和ドレイン電圧より、外部抵抗を求めること、
を特徴とする電界効果型トランジスタの評価方法。
【請求項２】
低濃度ドレイン構造を有する電界効果型トランジスタの
ゲート電圧に対するドレイン電流の特性を測定してしきい値電圧を求め、
ドレイン電圧に対するドレイン電流の特性を測定して外部飽和ドレイン電圧（Ｖsat）と飽和ドレイン電流（Ｉdsat）を求め、
前記しきい値電圧から飽和ドレイン電圧（Ｖdsat）を求め、
前記外部飽和ドレイン電圧（Ｖsat）、前記飽和ドレイン電流（Ｉdsat）、前記飽和ドレイン電圧（Ｖdsat）より、付加抵抗ｒをＶdsat＝Ｖsat−Ｉdsat×ｒの関係式より求めること
を特徴とする電界効果型トランジスタの評価方法。
【請求項３】
請求項１または２において、
前記低濃度ドレイン構造を有する電界効果型トランジスタはＭＯＳ（Metal Oxide Semiconductor）トランジスタであることを特徴とする電界効果型トランジスタの評価方法。
【請求項４】
請求項１または２において、
低濃度ドレイン構造を有する電界効果型トランジスタは薄膜トランジスタ（ＴＦＴ）を用いていることを特徴とする電界効果型トランジスタの評価方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型トランジスタの設計及び製造時に必要な特性パラメータの評価方法に関し、特に低濃度ドレイン構造を有する電界効果型トランジスタの外部抵抗の評価方法に関する。
【背景技術】
【０００２】
電界効果型トランジスタ（ＦＥＴ：Field Effect Transistor）と呼ばれる３端子素子は、ソース領域及びドレイン領域と呼ばれる２つの不純物領域とそれらに挟まれたチャネル領域を電流経路とし、ゲートと呼ばれる端子の電圧によってチャネル領域を変調して流れる電流を制御する構成を有している。このＦＥＴの中でも、特にＭＯＳＴ(Metal Oxide Semiconductor Transistor)、特に、薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）はコンピュータやディスプレイなど電子機器の主要な構成要素として広く用いられている。
【０００３】
電子機器への応用では、ＦＥＴをスイッチング素子として利用する形態が広く用いられているが、この場合、ＦＥＴのオフ(リーク)電流が大きくなるとスイッチング特性が劣化することが一つの問題となっている。オフ（リーク）電流を抑える方法としては一般に、チャネル領域の外側に低濃度のドレイン領域を持つ、いわゆるＬＤＤ(Lightly Doped Drain)構造にすることが行われている。その場合は、ＬＤＤ領域の抵抗値とその長さの最適化が必要である。つまりＬＤＤ抵抗の最適化が必要である。ＬＤＤ領域のドーパント密度を小さくし抵抗を大きくすればオフ（リーク）電流の抑制には効果がある。しかしその反面、オン電流や動作速度が低下するという問題が生じる。そのため、それらのメリットとデメリットを考慮し、最適なＬＤＤ抵抗を設定する必要がある。しかしながら、ＬＤＤ抵抗のようなＦＥＴの外部抵抗（ＦＥＴ中の電流経路の抵抗のうちチャネル抵抗以外の抵抗）を求めることは難しい。
【０００４】
ソース・ドレイン領域やＬＤＤ領域の抵抗値は、リンや硼素といった一導電型不純物の濃度や深さと活性化方法で制御することが可能である。活性層中にソース・ドレイン領域とチャネル領域のみを有する従来型構造のＦＥＴについてはいくつかの評価方法が提案されている。例えば、以下に示すような線形領域におけるチャネル抵抗を測定する方法が提案されている(例えば、非特許文献１参照)。
【０００５】
この方法によれば、外部抵抗（ｒ）を含まないＦＥＴのチャネル抵抗を（ｒch）は下記の式で表される。
【数１】
2005005691.tif 000003
ここで、Ｖは外部ドレイン電圧（ＦＥＴのドレイン電極に印加する電圧）、ＩdはＦＥＴを流れる電流を表し、Ｌg、ΔＬjはそれぞれチャネル長の設計値とソース、ドレイン領域における拡散層の横方向の広がりの和を表す。そしてμ、Ｃox、ＷはそれぞれＦＥＴの移動度、ゲート絶縁膜容量、チャネル幅を表し、Vg、Vthはそれぞれ外部ゲート電圧（FETのゲート電極に印加する電圧）、FETのしきい値電圧を示す。
【０００６】
また、ＦＥＴ中の電流経路の全抵抗（Ｒch）は、チャネル抵抗（ｒch）と外部抵抗（ｒ）との和で与えられる。
【数２】
2005005691.tif 000004
【０００７】
(1)式からわかるように、外部ゲート電圧ＶgにかかわらずＬg=ΔＬjのとき実効チャネル長は０となり、ｒch＝０となる。そして（２）式より、このときＲchは外部抵抗（r）に等しい。したがってΔＬj、ｒが外部ゲート電圧依存性をもたなければ任意のゲート電圧におけるｒch−Ｌgプロットは図８（ａ）のように一点で交わる。そしてその交点のｘ座標がΔＬjを、ｙ座標が外部抵抗（ｒ）を与える。ところが、ＬＤＤ構造のＦＥＴにこの手法を適用してもｒch−Ｌgプロットは図８（ｂ）のように一点では交わらない。従ってＬＤＤ構造のＦＥＴにこの手法を適用することはできない。これは、ＬＤＤ抵抗の一部が外部ゲート電圧（Ｖg）に依存し、チャネルの一部とみなされるためである。このため、これまでＬＤＤ構造の外部抵抗（ｒ）を見積もることは困難であった。
【０００８】
ドーパントのドーズ量と活性化方法を実際のＦＥＴのＬＤＤ領域と同じにしたＴＥＧ(Test Element Group)を作製し、そのシート抵抗からＦＥＴのＬＤＤ抵抗を見積もる方法がある。しかし、この手法から求められるシート抵抗は単なる膜抵抗であり、実動作におけるＦＥＴのＬＤＤ抵抗とは異なる。ＦＥＤのＬＤＤ抵抗は接合抵抗であり、外部ゲート電圧（Ｖg）に依存し変化するためである。
【０００９】
さらに、従来よく知られた技術のシート抵抗の測定では、精度良く測定するために、シート抵抗測定用ＴＥＧはＦＥＴのＬＤＤ領域に比べてかなり大きなものとなってしまう。そのため測定される抵抗値は大きな領域の平均値であり、個々のＦＥＴのＬＤＤ抵抗のバラツキを評価することは困難であった。
【００１０】
【非特許文献１】小柳光正著、「サブミクロンデバイスII」、丸善株式会社、１９８８年１月３０日、ｐ．２０２−２０８
【発明の開示】
【発明が解決しようとする課題】
【００１１】
そこで本発明は、ＦＥＴの実動作上のＬＤＤ抵抗を見積もり、最適なＬＤＤ領域を形成することが可能な技術を提供することを目的とする。また、それにより、オフ（リーク）電流を抑え、かつスイッチング特性に優れたＦＥＴを提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明は、ＬＤＤ構造を有するＦＥＴの外部抵抗を求めるために、外部抵抗の無いＦＥＴに外部抵抗をつけたモデルを考え、そのＦＥＴのドレイン電流と、外部ゲート電圧およびドレイン電流の関係から外部抵抗を求めることを特徴とするものである。
【００１３】
本発明では、ＬＤＤ構造を有するＦＥＴの外部抵抗を求めるために、従来型構造のＦＥＴのドレイン側に外部抵抗が直列に接続された等価回路を仮定する。そして、ＬＤＤ構造を有するＦＥＴのしきい値電圧を求め、次に一定のゲート電圧を印加した状態でのＬＤＤ構造を有するＦＥＴのドレイン電圧対ドレイン電流特性を測定し、これを等価回路に当てはめる。このとき、ドレイン電流が飽和する外部ドレイン電圧を外部飽和ドレイン電圧とし、しきい値電圧と外部ゲート電圧とから、従来型構造（評価を行うＬＤＤ構造を有するＦＥＴから外部抵抗を取り除いた仮想的構造）のＦＥＴにおける飽和ドレイン電圧を求める。以上で求めた外部飽和ドレイン電圧、飽和ドレイン電流、飽和ドレイン電圧より外部抵抗を求める。外部抵抗の値は主としてＬＤＤ抵抗に相当するので、以上の手順を行うことによりＦＥＴのＬＤＤ抵抗を評価することができる。
【００１４】
すなわち、本発明は、ＬＤＤ構造を有するＦＥＴの外部ゲート電圧に対するドレイン電流の特性を測定してしきい値電圧（Ｖth）を抽出する段階と、外部ドレイン電圧に対するドレイン電流の特性を測定して外部飽和ドレイン電圧（Ｖsat）と飽和ドレイン電流（Ｉdsat）を抽出する段階と、ＬＤＤ構造を有するＦＥＴから外部抵抗を取り除いた仮想的な従来型構造における飽和ドレイン電圧（Ｖdsat）をしきい値電圧（Ｖth）から決定して、外部飽和ドレイン電圧（Ｖsat）、飽和ドレイン電流（Ｉdsat）、飽和ドレイン電圧（Ｖdsat）より、外部抵抗（ｒ）をＶdsat＝Ｖsat−Ｉdsat×ｒの関係式より求めることでＬＤＤ領域の抵抗値を見積もる段階を有することを特徴としている。
【００１５】
本発明によれば、ＦＥＴの実動作上のＬＤＤ抵抗を見積もり、最適なＬＤＤ領域を形成することが可能となる。また、それにより、オフ（リーク）電流を抑え、スイッチング特性に優れたＦＥＴを提供することができる。
【発明の効果】
【００１６】
本発明を用いることによって、実際のＦＥＴの外部抵抗を評価することができるため、ドーピングやその活性化率の局所的なバラツキも評価することができる。従来は外部抵抗を評価する方法として、外部ドレイン電圧とドレイン電流の関係からソース-ドレイン間の抵抗を求める方法が用いられてきたが、この手法では外部抵抗はチャネル抵抗を含んだ値で評価するしかなかった。しかし、本発明を用いることによって、外部抵抗とチャネル抵抗を分離して評価することができる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照して本発明の実施形態について説明する。図７は本発明の実施形態を説明するフローチャートである。本発明では、ＬＤＤの抵抗値を求めるために、従来構造のＦＥＴのドレイン側に外部抵抗が直列に接続された等価回路を仮定する。
【００１８】
まず、外部ゲート電圧（Ｖg）対ドレイン電流（Ｉd）特性を測定し、その特性よりしきい値電圧（Ｖth）を抽出する（第１段階）。次いで、外部ドレイン電圧（Ｖ）対ドレイン電流（Ｉd）特性を測定して、ドレイン電流が飽和する外部ドレイン電圧、すなわち外部飽和ドレイン電圧（Ｖsat）を決定する（第２段階）。そして、しきい値電圧（Ｖth）から、ＬＤＤ構造を有するＦＥＴから外部抵抗を取り除いた仮想的な従来型構造のＦＥＴにおける飽和ドレイン電圧（Ｖdsat）を求め、外部飽和ドレイン電圧（Ｖsat）、飽和ドレイン電流（Ｉdsat）、飽和ドレイン電圧（Ｖdsat）を以下で説明する理論式に代入して外部抵抗を求める（第３段階）。外部抵抗の値はＬＤＤの抵抗値に相当するので、以上の手順を行うことによりＦＥＴのＬＤＤの抵抗値を評価することができる。
【００１９】
ＬＤＤ構造を有するＦＥＴとして、図１（Ａ）で示すような素子を考える。すなわち、ゲート電極１０、ドレイン領域１１、ソース領域１２、ＬＤＤ領域１３、チャネル形成領域１４が備えられたＦＥＴである。本発明は、このような構成のＦＥＴに対し、従来型構造のＦＥＴのドレイン側に外部抵抗が直列に接続された等価回路を考えている。その等価回路を図１（Ｂ）に示す。
【００２０】
ＦＥＴには図１（Ａ）（Ｂ）のように外部ドレイン電圧（Ｖ）と外部ゲート電圧（Ｖg）が印加されており、ドレイン電流（Ｉd）が流れているものとする。
【００２１】
このときの外部抵抗に印加される電圧（Ｖr）と、ＬＤＤ構造のＦＥＴから外部抵抗を取り除いた仮想的な従来型構造部分に印加される電圧（Ｖd）はそれぞれ次のよう表される。
【数３】
2005005691.tif 000005
【数４】
2005005691.tif 000006
また、グラデュアルチャネル近似を用いると線形領域におけるドレイン電流（Ｉd）は次式で与えられる。
【数５】
2005005691.tif 000007
ここで、ＷとＬはそれぞれＦＥＴのチャネル幅とチャネル長を表す。またＣox、μはゲート絶縁膜容量とＦＥＴの移動度を表す。Ｖg、Ｖth、Ｖはそれぞれ外部ゲート電圧、ＦＥＴのしきい値電圧、ドレイン電圧を表す。
【００２２】
次に飽和領域の成り立つ条件式を求めるために(4)式と（５）式の関係を使ってドレイン電流（Ｉd）を外部ドレイン電圧（Ｖ）で微分する。
【数６】
2005005691.tif 000008
【００２３】
ドレイン電流が飽和するための条件はd(Ｉd)／d(Ｖ)＝０だから、(6)式からd(Ｉd)／d(Ｖd)＝０が成り立つときであることがわかる。そこで(5)式をドレイン電圧Ｖdで微分する。
【数７】
2005005691.tif 000009
【００２４】
(7)式において、ドレイン電流が飽和する条件、すなわちd(Ｉd)／d(Ｖd)＝０を考慮すると次式が成り立つ。
【数８】
2005005691.tif 000010
【００２５】
飽和ドレイン電流をＩdsat、そのときの外部ドレイン電圧をＶsat、ＬＤＤ構造中のＦＥＴ中の仮想的な従来型構造部分に印加される電圧をＶdsatとおくと、（４）式と（８）式より次式が成り立つ。
【数９】
2005005691.tif 000011
【数１０】
2005005691.tif 000012
【００２６】
従って、(9)、(10)式より次式が得られる。
【数１１】
2005005691.tif 000013
(９)式は外部抵抗が加わることにより外部飽和ドレイン電圧（Ｖsat）がＩdsat×ｒの分大きくなることを示している。また、外部抵抗（ｒ）は外部ゲート電圧に依存することがわかる。
【００２７】
次に、(8)式を(5)式に代入すれば飽和ドレイン電流の式が得られる。
【数１２】
2005005691.tif 000014
【００２８】
(12)式には外部抵抗（ｒ）の項がなく、ＬＤＤ構造のＦＥＴから外部抵抗を取り除いた従来型構造のＦＥＴの飽和電流を与える式を表す。そこで、(12)式の両辺の平方根を取ると、外部ゲート電圧（Ｖg）とドレイン電流（Ｉd）の平方根が線形関係を有することがわかる。外部ゲート電圧（Ｖg）を横軸、ドレイン電流（Ｉd）の平方根を縦軸としてグラフをプロットしたとき、横軸(Ｖg)と交わる点（Ｉd＝０となる点）がしきい値電圧（Ｖth）を与える。よって、しきい値電圧（Ｖth）は外部抵抗の有無に依らない。これによりしきい値電圧（Ｖth）が求まることがわかる。
【００２９】
次に、任意のゲート電圧（Ｖg）におけるドレイン電流（Ｉd）−外部ドレイン電圧（Ｖ）曲線を測定する。そしてこの曲線からドレイン電流（Ｉd）が飽和するときの外部飽和ドレイン電圧（Ｖsat）と飽和ドレイン電流（Ｉdsat）を求める。
仮想的な従来型構造のＦＥＴにおける飽和ドレイン電圧（Ｖdsat）を（１０）式を用いて求める。以上で求めたＶsat、Ｉdsat、Ｖdsatを(9)式に代入すれば外部抵抗（ｒ）を求めることができる。
【００３０】
本発明はｐチャネル型及びｎチャネル型ＦＥＴの両者に適用することができる。また、単結晶ウエハ、またはガラス基板上に成膜または結晶化させた非晶質または多結晶の半導体で製作したＦＥＴに適用することができる。さらにＳｉ、Ｇｅなどの単体のほかＧａＡｓ、ＩｎＰ、ＳｉＣ、ＺｎＳｅ、ＧａＮなどの化合物半導体、およびＳｉＧｅ、ＡｌxＧａＡｓ1-xのような混晶半導体で作成したＦＥＴに適用することができる。
【実施例１】
【００３１】
ＬＤＤ領域に添加する不純物のドーズ量が異なる２種類のＦＥＴについてＬＤＤ抵抗を評価した。これらのＦＥＴはガラス基板上に形成した多結晶Ｓｉで作成した。このＦＥＴのサイズは、チャネル長（Ｌ）／チャネル幅（Ｗ）＝１０／１０μｍ、ＬＤＤ長＝１μｍであり、ｎチャネル型である。外部ゲート電圧が５Ｖのときのこれら２種類のＦＥＴの外部抵抗を求め、ＬＤＤ抵抗を評価した。
【００３２】
ＬＤＤ領域のドーズ量が５×１０12atoms/cm2のしきい値電圧を求めるために外部ドレイン電圧が３Ｖのときのドレイン電流（Ｉd）−外部ゲート電圧（Ｖg）曲線を測定した。図３はＬＤＤ領域へのドーズ量が５×１０12/cm2の試料のドレイン電流（Ｉd）−外部ゲート電圧（Ｖg）曲線を表す。ただし、縦軸はドレイン電流Ｉdの平方根で表されている。この図から（１２）式を用いてしきい値電圧（Ｖth）を求めると、Ｖth＝０．８１Ｖとなった。  
【００３３】
図２はＬＤＤのドーズ量が５×１０12atoms/cm2のＦＥＴの外部ゲート電圧が５Ｖのときのドレイン電流（Ｉd）−外部ドレイン電圧（Ｖ）曲線を表している。外部飽和ドレイン電圧はドレイン電流が一定となる(飽和する)外部ドレイン電圧で定義される。しかし、飽和領域におけるドレイン端の電界が強いときはアバランシェまたはドレイン誘起障壁低下現象（ＤＩＢＬ：Drain Induced Barrier Lowering)が起こるため、外部ドレイン電圧が外部飽和ドレイン電圧を越えてもドレイン電流は上昇し、一定にはならない。このような場合は、次のように外部飽和ドレイン電圧を決めることができる。図２のように飽和領域に沿った直線からドレイン電流（Ｉd）−外部ドレイン電圧（Ｖ）曲線が離れる点の外部ドレイン電圧Ｖ(外部電圧)を外部飽和ドレイン電圧Ｖsatとする。そしてその点のＹ座標が飽和ドレイン電流Ｉdsatとなる。このようにしてＶsat、 Ｉdsatを求めると、それぞれ８Ｖ、４．７８×１０-5Ａが得られた。従って(10)式に従ってＬＤＤ構造のＦＥＴ中の仮想的な従来型構造部分の飽和ドレイン電圧Ｖdsatを求めるとＶdsat＝５−０．８１＝４．１９Ｖが得られる。以上からＶsat、Ｉdsat、Ｖdsatが求められた。従って(9)式を使って外部抵抗（ｒ）は次のように求められる。
【数１３】
2005005691.tif 000015
【００３４】
これはチャネル両端のＬＤＤ抵抗の和を表すので、片側のみではこれの１／２となる。さらにこれをsheet抵抗（ｒs）に換算すると、ｒs＝ｒ×(w/2l)＝(7.97×104)×(10/2)＝３．９９×１０5(ohm/square)となる。ここで、ｗとｌはそれぞれＬＤＤ領域の幅と長さを表す。
【００３５】
同様に、ＬＤＤ領域へのドーズ量が３×１０13atoms/cm2のＦＥＴについても同様にＬＤＤ抵抗を求めた。図５はＬＤＤ領域へのドーズ量が３×１０13atoms/cm2のＦＥＴのドレイン電流（Ｉd）−外部ゲート電圧（Ｖg）曲線を表す。ただし、縦軸はドレイン電流Ｉdの平方根で表されている。この図から（１２）式を用いてしきい値電圧（Ｖth）を求めると、Ｖth＝０．５２Ｖとなった。図４は、ＬＤＤ領域へのドーズ量が３×１０13atoms/cm2、ＦＥＴの外部ゲート電圧が５Ｖのときのドレイン電流（Ｉd）−外部ドレイン電圧（Ｖ）曲線を表す。この図からＶsat、Ｉdsatはそれぞれ５．７５Ｖ、６．６５×１０-5Ａが得られた。
【００３６】
従ってＬＤＤ構造を有するＦＥＴ中の仮想的な従来型構造部分の飽和ドレイン電圧（Ｖdsat）を求めるとＶdsat＝５−０．５２＝４．４８Ｖが得られる。以上から外部抵抗（ｒ）を求めると、
【数１４】
2005005691.tif 000016
これをシート抵抗（ｒs）に換算するとｒs＝ｒ(ｗ／２ｌ)＝(１．９１×１０4)(１０／２)＝９．５５×１０4(ohm/square)となる。
以上の結果をまとめると表1のようになる。
【００３７】
【表１】
2005005691.tif 000017
【００３８】
次にＬ／Ｗ＝４／１０μｍ、ＬＤＤ＝１μｍのＦＥＴを使ってソース・ドレイン間の抵抗と本発明から求めたＬＤＤ抵抗のゲート電圧依存性を調べた。ここで、ソース・ドレイン間の抵抗は、ドレイン電流（Ｉd）−外部ドレイン電圧（Ｖ）曲線から見積もられる外部飽和ドレイン電圧を飽和ドレイン電流で割ることにより求めた。
【００３９】
図６はその結果を表す。横軸はゲート電圧（Ｖg）からしきい値電圧（Ｖth）を引いた飽和ドレイン電圧（Ｖdsat）を表す。縦軸は抵抗を表し、黒丸がソース-ドレイン間の抵抗を、白丸がＬＤＤ抵抗を表す。そしてこれら二つの抵抗値の差はチャネル抵抗に相当する。これまでは黒丸の抵抗が示すように、外部抵抗はチャネル抵抗を含んだ値で評価するしかなかった。しかし本発明を用いることによって、外部抵抗とチャネル抵抗を分離して評価することができる。
【図面の簡単な説明】
【００４０】
【図１】実施の形態で説明するＬＤＤ構造を有するＦＥＴとその等価回路を示す図である。
【図２】ＬＤＤのドーズ量が５×１０12atoms/cm2、ＦＥＴのゲート電圧が５Ｖのときのドレイン電流（Ｉd）−外部ドレイン電圧（Ｖ）特性を示すグラフである。
【図３】ＬＤＤのドーズ量が５×１０12 atoms/cm2におけるＦＥＴのドレイン電流（Ｉd）−外部ゲート電圧（Ｖg）特性を示すグラフである。
【図４】ＬＤＤのドーズ量が３×１０13 atoms/cm2、ＦＥＴのゲート電圧が５Ｖのときのドレイン電流（Ｉd）−外部ドレイン電圧（Ｖ）特性を示すグラフである。
【図５】ＬＤＤへのドーズ量が３×１０atoms/cm2におけるＦＥＴのドレイン電流（Ｉd）-外部ゲート電圧（Ｖg）特性を示すグラフである。
【図６】ソース・ドレイン間の抵抗を飽和電圧を飽和電流で割ることにより求めた結果と本発明によりＬＤＤ抵抗を求めた結果を示すグラフである。
【図７】本発明の一実施形態を説明するフローチャート図である。
【図８】従来型構造のＦＥＴのｒch−Ｌgプロット、ＬＤＤ構造のＦＥＴのｒch−Ｌgプロットを示す図である。
【図１】
2005005691.tif 000018
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005005691.tif 000023
【図７】
2005005691.tif 000024
【図８】
2005005691.tif 000025