(57)【要約】【課題】半導体基板から成るインターポーザにおけるビヤホールの形成を、従来よりも短い時間で、且つ、安価に行うことを可能とするインターポーザにおけるビヤホールの形成方法を提供する。【解決手段】このビヤホールの形成方法は、半導体基板１０の第１面１０Ａから非貫通の孔部１２を形成した後、全面に無電解金属メッキ用の下地層１６を形成し、更に、全面にレジスト層１７を形成した後、半導体基板１０の第１面１０Ａに形成されたレジスト層１７及び下地層１６を除去し、更に、孔部１２の内部におけるレジスト層１７を除去し、次いで、無電解金属メッキ法に基づき孔部１２の内部に金属層１８を形成した後、半導体基板１０の第２面から半導体基板１０を研磨して、孔部１２の底面の金属層１８を露出させ、以て、孔部１２及び該孔部１２内の金属層から成るビヤホール２０を半導体基板１０に形成する工程から成る。【選択図】  図２
2005317640.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路チップとプリント配線板とを電気的に接続するための、半導体基板から成るインターポーザにおけるビヤホールの形成方法であって、
（Ａ）半導体基板の第１面から半導体基板の内部に非貫通の孔部を形成した後、
（Ｂ）半導体基板の第１面の上、並びに、孔部の側壁及び底面に無電解金属メッキ用の下地層を形成し、次いで、
（Ｃ）半導体基板の第１面の上方、並びに、孔部の内部にレジスト層を形成した後、半導体基板の第１面の上方に形成されたレジスト層、並びに、半導体基板の第１面上に形成された下地層を除去し、
（Ｄ）更に、孔部の内部におけるレジスト層を除去し、次いで、
（Ｅ）無電解金属メッキ法に基づき、孔部の内部に金属層を形成し、その後、
（Ｆ）半導体基板の第２面から半導体基板を研磨して、孔部の底面の金属層を露出させ、以て、孔部及び該孔部内の金属層から成るビヤホールを半導体基板に形成する、
工程から成ることを特徴とするインターポーザにおけるビヤホールの形成方法。
【請求項２】
前記工程（Ｃ）において、半導体基板の第１面の上方に形成されたレジスト層、並びに、半導体基板の第１面上に形成された下地層を、化学的／機械的研磨法に基づき除去することを特徴とする請求項１に記載のインターポーザにおけるビヤホールの形成方法。
【請求項３】
前記工程（Ａ）と工程（Ｂ）の間において、半導体基板の第１面の上、並びに、孔部の側壁及び底面にバリアメタル層を形成し、
前記工程（Ｂ）においては、バリアメタル層上に下地層を形成し、
前記工程（Ｃ）においては、半導体基板の第１面の上方に形成されたレジスト層及び下地層、並びに、半導体基板の第１面上に形成されたバリアメタル層を除去することを特徴とする請求項１に記載のインターポーザにおけるビヤホールの形成方法。
【請求項４】
前記工程（Ａ）と工程（Ｂ）の間において、半導体基板の第１面の上、並びに、孔部の側壁及び底面に研磨ストッパ層を形成した後、バリアメタル層を形成することを特徴とする請求項３に記載のインターポーザにおけるビヤホールの形成方法。
【請求項５】
下地層は銅から成り、スパッタリング法によって形成することを特徴とする請求項１に記載のインターポーザにおけるビヤホールの形成方法。
【請求項６】
半導体集積回路チップとプリント配線板とを電気的に接続するための、半導体基板から成り、該半導体基板にビヤホールが形成されたインターポーザであって、
該ビヤホールは、半導体基板に設けられた貫通孔、及び、該貫通孔内に無電解金属メッキ法に基づき形成された金属層から成ることを特徴とするインターポーザ。
【請求項７】
半導体基板に設けられた貫通孔の側壁と金属層との間には、無電解金属メッキ用の下地層が形成されていることを特徴とする請求項６に記載のインターポーザ。
【請求項８】
半導体基板に設けられた貫通孔の側壁と下地層との間にはバリアメタル層が形成されていることを特徴とする請求項７に記載のインターポーザ。
【請求項９】
半導体基板に設けられた貫通孔の側壁とバリアメタル層との間には研磨ストッパ層が形成されていることを特徴とする請求項８に記載のインターポーザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路チップとプリント配線板とを電気的に接続するためのインターポーザ、及び、係るインターポーザにおけるビヤホールの形成方法に関する。
【背景技術】
【０００２】
家庭内のエレクトロニクス商品及び情報携帯端末の全てがネットワークに接続され、映画、音楽、各種情報といったネットワーク上のコンテンツとのシナジー効果によるユビキタス・バリュー・ネットワーク社会が構築されようとしている。ところで、このようなユビキタス・バリュー・ネットワーク社会を実現するための種々の機能を有する半導体装置をシステム・オン・チップ（ＳｏＣ）で全て実現しようとした場合、全く新しい材料や新しいデバイス技術が必要となり、開発期間が長期化し、開発費用も膨大になる。しかも、従来のＬＳＩ製造技術では、１チップ化すること自体が困難になりつつある。例えば、ＣＣＤ等の撮像素子と、高周波（ＲＦ）デバイス等のミックス・シグナル系デバイスと、マイクロコンピュータ等のＭＯＳデバイスとでは、製造プロセスが全く異なっており、これらを同一ＬＳＩチップに搭載すること自体、極めて困難である。
【０００３】
このような問題を解決する手法の１つとして、ＳｉＰ（システム・イン・パッケージ）技術が提案されている。ＳｉＰ技術とは、複数のＬＳＩチップをインターポーザ上に配置、配線したり、ベアチップを直接接合して１つのパッケージの中に入れ込む半導体高密度実装技術である。例えば、ＣＣＤ等の撮像素子と、ＲＦデバイス等のミックス・シグナル系デバイスと、マイクロコンピュータ等のＭＯＳデバイスとを１つのインターポーザ上に配置し、１つのモジュールとすることができる。即ち、機器にとって必要な機能・性能を有するＬＳＩチップを実装段階で盛り込んでいくＳｉＰ技術が、現実的な手法として着目を浴びている。
【０００４】
そして、従来のプリント配線基板（プリント配線板用銅張積層板やフレキシブルプリント配線板用銅張積層板）から成るインターポーザの性能向上の要求に対処するために、シリコン半導体基板を用いたインターポーザの開発が進められている（例えば、特開２００１−１０２４７９参照）。
【０００５】
この特開２００１−１０２４７９に開示されたインターポーザの製造にあっては、シリコン基板２０の表面に、ＲＩＥ法を用いて、深さ５μｍ、ライン／スペース＝５μｍ／５μｍの配線溝４１を形成し、更に、配線溝４１の所望の箇所にエッチング法を用いてヴィア孔４３を形成する。その後、全面に絶縁膜４５を形成し、その上にバリアメタル膜４７を形成した後、このバリアメタル膜４７を陰極とした電解メッキ法を用いて、厚さ１５μｍの銅（Ｃｕ）膜４９を形成する。次に、化学的／機械的研磨法（ＣＭＰ法）を用いて、配線溝４１以外に形成されたＣｕ膜４９及びバリアメタル膜４７を除去する。これにより、配線溝４１及びヴィア孔４３内はそれぞれＣｕ膜４９で埋め込まれる（例えば、特開２００１−１０２４７９の段落番号［００３４］〜［００３９］参照）。
【０００６】
【特許文献１】特開２００１−１０２４７９
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、この特許公開公報に開示された技術にあっては、配線溝４１以外の部分に形成された厚さ１５μｍもの厚いＣｕ膜４９をＣＭＰ法を用いて除去しなけれならず、ＣＭＰ工程に非常に長い時間が必要とされるといった問題があるし、Ｃｕ膜４９をＣＭＰ法で除去するときに使用する研磨剤が高価であり、ＣＭＰ工程が高コストになるといった問題もある。
【０００８】
従って、本発明の目的は、半導体基板から成るインターポーザにおけるビヤホールの形成を、特開２００１−１０２４７９に開示された技術よりも短い時間で、且つ、安価に行うことを可能とするインターポーザにおけるビヤホールの形成方法、及び、係るビヤホールの形成方法によって得られるインターポーザを提供することにある。
【課題を解決するための手段】
【０００９】
上記の目的を達成するための本発明のインターポーザにおけるビヤホールの形成方法は、半導体集積回路チップとプリント配線板とを電気的に接続するための、半導体基板から成るインターポーザにおけるビヤホールの形成方法であって、
（Ａ）半導体基板の第１面（オモテ面）から半導体基板の内部に非貫通の孔部を形成した後、
（Ｂ）半導体基板の第１面の上、並びに、孔部の側壁及び底面に無電解金属メッキ用の下地層を形成し、次いで、
（Ｃ）半導体基板の第１面の上方、並びに、孔部の内部にレジスト層を形成した後、半導体基板の第１面の上方に形成されたレジスト層、並びに、半導体基板の第１面上に形成された下地層を除去し、
（Ｄ）更に、孔部の内部におけるレジスト層を除去し、次いで、
（Ｅ）無電解金属メッキ法に基づき、孔部の内部に金属層を形成し、その後、
（Ｆ）半導体基板の第２面（裏面）から半導体基板を研磨して、孔部の底面の金属層を露出させ、以て、孔部及び該孔部内の金属層から成るビヤホールを半導体基板に形成する、
工程から成ることを特徴とする。
【００１０】
本発明のインターポーザにおけるビヤホールの形成方法（以下、本発明のビヤホール形成方法と略称する）にあっては、前記工程（Ｆ）において、非貫通の孔部及び該孔部内の金属層から成るビヤホールが半導体基板に形成されるが、ここで、半導体基板の第２面から半導体基板を研磨するが故に（即ち、半導体基板の第２面から半導体基板を厚さ方向に除去するが故に）、半導体基板の第２面からの半導体基板の研磨が完了した時点において、孔部は実際には貫通孔となる。
【００１１】
本発明のビヤホール形成方法にあっては、前記工程（Ｃ）において、半導体基板の第１面の上方に形成されたレジスト層、並びに、半導体基板の第１面上に形成された下地層を、化学的／機械的研磨法（ＣＭＰ法）に基づき除去することが好ましい。
【００１２】
上記の好ましい形態を含む本発明のビヤホール形成方法にあっては、前記工程（Ａ）と工程（Ｂ）の間において、半導体基板の第１面の上、並びに、孔部の側壁及び底面にバリアメタル層を形成し；前記工程（Ｂ）においては、バリアメタル層上に下地層を形成し；前記工程（Ｃ）においては、半導体基板の第１面の上方に形成されたレジスト層及び下地層、並びに、半導体基板の第１面上に形成されたバリアメタル層を除去する構成とすることもできる。そして、この場合、前記工程（Ａ）と工程（Ｂ）の間において、半導体基板の第１面の上、並びに、孔部の側壁及び底面に研磨ストッパ層を形成した後、バリアメタル層を形成する構成とすることが好ましい。
【００１３】
以上の各種の好ましい形態を含む本発明のビヤホール形成方法にあっては、下地層は、無電解金属メッキ法に基づき孔部の内部に金属層を形成する際のシード層として機能する層であれば、如何なる材料から構成することもでき、限定するものではないが、金属層を銅（Ｃｕ）から構成する場合、下地層として銅（Ｃｕ）や金（Ａｕ）を例示することができ、これらの下地層は、例えばスパッタリング法によって形成することができる。また、下地層は無電解金属メッキ法に基づき孔部の内部に金属層を形成する際のシード層として機能すればよいので、下地層の平均厚さは、数ｎｍ乃至数百ｎｍ程度と非常に薄くすることができる。
【００１４】
上記の目的を達成するための本発明のインターポーザは、半導体集積回路チップとプリント配線板とを電気的に接続するための、半導体基板から成り、該半導体基板にビヤホールが形成されたインターポーザであって、
該ビヤホールは、半導体基板に設けられた貫通孔、及び、該貫通孔内に無電解金属メッキ法に基づき形成された金属層から成ることを特徴とする。
【００１５】
本発明のインターポーザにおいては、半導体基板に設けられた貫通孔の側壁と金属層との間には、無電解金属メッキ用の下地層が形成されていることが好ましく、更には、半導体基板に設けられた貫通孔の側壁と下地層との間にはバリアメタル層が形成されていることが好ましく、更には、半導体基板に設けられた貫通孔の側壁とバリアメタル層との間には研磨ストッパ層が形成されていることが好ましい。
【００１６】
本発明のビヤホール形成方法あるいは本発明のインターポーザ（以下、これらを総称して、単に、本発明と呼ぶ場合がある）にあっては、インターポーザが電気的に接続すべき半導体集積回路チップ及びプリント配線板は、如何なる半導体集積回路チップ及びプリント配線板とすることもでき、半導体集積回路チップとして、ＣＣＤに代表される撮像素子や、ＲＦデバイスに代表されるミックス・シグナル系デバイス、マイクロコンピュータに代表されるＭＯＳデバイスを例示することができる。
【００１７】
本発明における半導体基板として、シリコン半導体基板や、所謂ＳＯＩ基板を挙げることができる。また、半導体基板の内部に非貫通の孔部を形成する方法として、リソグラフィ技術とＲＩＥ技術の組合せを例示することができる。更には、半導体基板の第１面の上方並びに孔部の内部に形成するレジスト層は、ネガ型あるいはポジ型の周知のレジスト材料から構成することができる。また、孔部の内部におけるレジスト層の除去は、例えば、アッシング技術に基づき行うことができる。無電解金属メッキ法に基づく孔部の内部における金属層の形成は、周知の無電解金属メッキ法とすればよく、金属層を例えば銅（Ｃｕ）から構成することができる。
【００１８】
本発明において、バリアメタル層を構成する材料として、例えば、タンタル（Ｔａ）、チタン（Ｔｉ）、ＴｉＮ、Ｔｉ／ＴｉＮの積層構造、Ｔｉ／Ｎｉ／Ｐｄの積層構造を例示することができ、スパッタリング法にて形成することができる。また、研磨ストッパ層は、例えばＳｉＮから成り、ＣＶＤ法にて形成することができる。バリアメタル層の下に研磨ストッパ層を形成することによって、前記工程（Ｃ）において、半導体基板の第１面の上方に形成されたレジスト層及び下地層、並びに、半導体基板の第１面上に形成されたバリアメタル層を除去するとき、半導体基板が研磨されることを確実に防止することができる。
【００１９】
本発明において、ビヤホールの直径の最小値として、限定するものではないが、１０μｍを挙げることができる。ビヤホールの直径の上限値は、インターポーザの設計仕様に依る。
【００２０】
本発明のインターポーザにあっては、半導体基板の第１面に配線が形成されていてもよいし、更には、半導体基板の第１面に多層配線層が形成されていてもよい。半導体基板の第１面への配線の形成は、半導体基板の第１面に配線用溝部（配線用凹部）を形成することで、ビヤホールの形成に併せて行うことができるし、半導体基板の第１面への多層配線層の形成は、導電性ペーストを用いた印刷回路技術や、半導体装置における多層配線技術に基づき行うことができる。
【発明の効果】
【００２１】
ビヤホールの直径を例えば１０μｍとした場合、もしも、半導体基板の第１面上に無電解金属メッキ用の下地層が存在する状態で、このようなビヤホール全体を無電解銅メッキ法にて埋め込むことを試みた場合、半導体基板の第１面の上の銅層の厚さは５μｍ以上にもなる。現状では、ＣＭＰ法に基づき銅層を除去する場合の除去速度は、１μｍ／分以上である。従って、半導体基板の第１面の上の銅層をＣＭＰ法に基づき除去するには５分以上の時間（例えば、２０分間）が必要とされる。本発明においては、半導体基板の第１面の上方に形成されたレジスト層、及び、半導体基板の第１面の上に形成された無電解金属メッキ用の下地層を、例えばＣＭＰ法にて除去すればよく、これらの除去に要する時間は短時間である。従って、従来の技術と比べて、ＣＭＰ工程の負荷を大幅に低減させることができる。また、ＣＭＰ工程において使用する研磨剤の量も少なくて済み、ＣＭＰ工程のコスト削減を図ることができる。尚、半導体基板の第１面上に形成された下地層を確実に除去することができる一方、孔部の内部にはレジスト層によって保護された下地層が確実に残されるので、即ち、孔部の内部以外には下地層が存在しなくなるので、無電解金属メッキ法に基づき孔部の内部にのみ金属層を確実に形成することができる。しかも、無電解金属メッキ法を採用しているので、電解金属メッキ法のように半導体基板に一種の陰極を形成する必要が無く、インターポーザの設計自由度が高い。
【発明を実施するための最良の形態】
【００２２】
以下、図面を参照して、実施例に基づき本発明を説明する。
【実施例１】
【００２３】
実施例１は、本発明のインターポーザにおけるビヤホールの形成方法、及び、本発明のインターポーザに関する。以下、半導体基板等の模式的な一部端面図である図１の（Ａ）〜（Ｃ）及び図２の（Ａ）〜（Ｄ）を参照して、実施例１の半導体集積回路チップとプリント配線板とを電気的に接続するための、半導体基板から成るインターポーザにおけるビヤホールの形成方法、及び、インターポーザを説明する。
【００２４】
［工程−１００］
先ず、シリコン半導体基板から成る半導体基板１０の第１面１０Ａから半導体基板１０の内部に非貫通の孔部１２を形成する（図１の（Ａ）参照）。具体的には、リソグラフィ技術及びＲＩＥ技術に基づき、孔部１２を形成することができる。孔部１２の直径を１０μｍとした。
【００２５】
［工程−１１０］
次に、半導体基板１０の第１面１０Ａの上、並びに、孔部１２の側壁及び底面にＳｉＯ2層１３及びＳｉＮから成る研磨ストッパ層１４を、順次、ＣＶＤ法にて形成した後、スパッタリング法にてＴａから成るバリアメタル層１５を全面に、即ち、半導体基板１０の第１面１０Ａの上、並びに、孔部１２の側壁及び底面に形成する。尚、ＳｉＯ2層１３は、半導体基板１０とＳｉＮから成る研磨ストッパ層１４との間の応力を緩和することを目的として形成されており、研磨ストッパ層１４は、後述するバリアメタル層等の除去の際に半導体基板１０が研磨されることを防止するために形成されている。また、バリアメタル層１５は、次の工程で形成される下地層を構成する原子の拡散防止、下地層の密着性向上を目的として形成されている。
【００２６】
［工程−１２０］
その後、バリアメタル層１５上に、スパッタリング法にて、銅（Ｃｕ）から成り、平均厚さ０．１〜０．２μｍの下地層１６を形成する。こうして、半導体基板１０の第１面１０Ａの上、並びに、孔部１２の側壁及び底面に無電解金属メッキ用の下地層１６を形成することができる（図１の（Ｂ）参照）。
【００２７】
［工程−１３０］
次いで、半導体基板１０の第１面１０Ａの上方、並びに、孔部１２の内部に、周知の方法にてレジスト層１７を形成する（図１の（Ｃ）参照）。
【００２８】
［工程−１４０］
その後、半導体基板１０の第１面１０Ａの上方に形成されたレジスト層１７及び下地層１６、並びに、半導体基板１０の第１面１０Ａ上に形成されたバリアメタル層１５を、ＣＭＰ法に基づき除去する（図２の（Ａ）参照）。ＣＭＰ法に基づく除去条件を以下の表１に示す。このとき、孔部１２の側壁及び底面に形成された無電解金属メッキ用の下地層１６は、レジスト層１７によって覆われているので、ＣＭＰ法の実行時にも、何ら損傷を受けたり、除去されることは無い。また、ＣＭＰ法によって半導体基板１０の第１面１０Ａの上方に形成されたレジスト層１７及び下地層１６、並びに、半導体基板１０の第１面１０Ａ上に形成されたバリアメタル層１５を除去すればよいので、これらの除去に要する時間は短時間である。従って、従来の技術と比べて、ＣＭＰ工程の負荷を大幅に低減させることができる。また、ＣＭＰ工程において使用する研磨剤の量も少なくて済み、ＣＭＰ工程のコスト削減を図ることができる。
【００２９】
［表１］
研磨圧力    ：１４０グラム／ｃｍ2
回転数      ：定盤      ・・・３０ｒｐｍ
研磨ヘッド・・・３０ｒｐｍ
研磨パッド  ：発泡ポリウレタン樹脂製
スラリー    ：Ｈ2Ｏ2添加のシリカ含有スラリー
スラリー流量：２００ｃｃ／分
スラリー温度：２５〜３０゜Ｃ
【００３０】
［工程−１５０］
次いで、周知のアッシング技術に基づき、孔部１２の内部におけるレジスト層１７を除去する（図２の（Ｂ）参照）。
【００３１】
［工程−１６０］
その後、無電解金属メッキ法（具体的には、無電解銅メッキ法）に基づき、孔部の内部に銅（Ｃｕ）から成る金属層１８を形成する（図２の（Ｃ）参照）。半導体基板１０の第１面１０Ａ上に形成された下地層１６が除去されているので、即ち、孔部１２の内部以外には下地層１６が存在しないので、無電解金属メッキ法に基づき孔部１２の内部にのみ金属層１８を確実に形成することができる。
【００３２】
［工程−１７０］
次に、半導体基板１０の第２面から半導体基板１０をラッピング法にて研磨して（即ち、半導体基板１０の第２面から半導体基板１０を厚さ方向に除去して）、孔部１２の底面の金属層１８を露出させる（図２の（Ｄ）参照）。この工程の完了時点においては、ビヤホールを構成する孔部１２は実際には貫通孔となる。こうして、孔部１２（半導体基板１０に設けられた貫通孔）、及び、孔部１２内の金属層１８（貫通孔内に無電解金属メッキ法に基づき形成された金属層１８）から成るビヤホール（接続孔）２０を得ることができる。
【００３３】
このインターポーザを用いて、半導体集積回路チップとプリント配線板とを電気的に接続するためには、例えば、ビヤホール２０の露出面にバンプ電極を形成し、このバンプ電極を介して、インターポーザと半導体集積回路チップとを接続し、且つ、インターポーザとプリント配線板とを接続すればよい。
【００３４】
比較のために、半導体基板の第１面上に無電解金属メッキ用の下地層が存在する状態で、孔部全体を無電解銅メッキ法にて埋め込むことを試みた。そして、半導体基板の第１面の上の銅層をＣＭＰ法に基づき除去した。このときの半導体基板の第１面の上の銅層の厚さは５μｍ以上であるが故に、除去時間は５分以上の時間が必要とされた。一方、実施例１においては、０．１〜０．２μｍの下地層１６を形成したので、上述の［工程−１４０］において、ＣＭＰ法によって半導体基板１０の第１面１０Ａの上方に形成されたレジスト層１７及び下地層１６、並びに、半導体基板１０の第１面１０Ａ上に形成されたバリアメタル層１５を除去するのに要した時間は、極めて短時間であった。
【実施例２】
【００３５】
実施例２は、実施例１の変形である。実施例２においては、インターポーザを構成する半導体基板の第１面に配線が形成されており、この配線の底面の所定の部分にビヤホールが形成された、所謂デュアル・ダマシン構造を有する。以下、半導体基板等の模式的な一部端面図である図３の（Ａ）〜（Ｃ）及び図４の（Ａ）〜（Ｄ）を参照して、実施例２の半導体集積回路チップとプリント配線板とを電気的に接続するための、半導体基板から成るインターポーザにおけるビヤホールの形成方法、及び、インターポーザを説明する。
【００３６】
［工程−２００］
先ず、シリコン半導体基板から成る半導体基板１０の第１面１０Ａに配線用溝部（配線用凹部）１１を形成し、更に、配線用溝部１１の底面の所定の部分に非貫通の孔部１２を形成する（図３の（Ａ）参照）。配線用溝部１１は、図面の紙面と垂直な方向に延びている。具体的には、リソグラフィ技術及びＲＩＥ技術に基づき、配線用溝部１１及び孔部１２を形成することができる。配線用溝部１１の幅、及び、孔部１２の直径を、それぞれ、３０μｍ、１０μｍとした。
【００３７】
［工程−２１０］
次に、実施例１の［工程−１１０］と同様にして、ＳｉＯ2層１３、ＳｉＮから成る研磨ストッパ層１４、Ｔａから成るバリアメタル層１５を形成し、更に、実施例１の［工程−１２０］と同様にして、バリアメタル層１５上に、スパッタリング法にて、銅（Ｃｕ）から成る下地層１６を形成する。こうして、半導体基板１０の第１面１０Ａの上、並びに、孔部１２の側壁及び底面に無電解金属メッキ用の下地層１６を形成することができる（図３の（Ｂ）参照）。
【００３８】
［工程−２２０］
次いで、実施例１の［工程−１３０］と同様にして、半導体基板１０の第１面１０Ａの上方、並びに、孔部１２の内部に、周知の方法にてレジスト層１７を形成した後（図３の（Ｃ）参照）、実施例１の［工程−１４０］と同様にして、半導体基板１０の第１面１０Ａの上方に形成されたレジスト層１７及び下地層１６、並びに、半導体基板１０の第１面１０Ａ上に形成されたバリアメタル層１５を、ＣＭＰ法に基づき除去し（図４の（Ａ）参照）、更に、実施例１の［工程−１５０］と同様にして、周知のアッシング技術に基づき、孔部１２の内部におけるレジスト層１７を除去する（図４の（Ｂ）参照）。
【００３９】
［工程−２３０］
その後、実施例１の［工程−１６０］と同様にして、無電解金属メッキ法（具体的には、無電解銅メッキ法）に基づき、孔部の内部に銅（Ｃｕ）から成る金属層１８を形成し（図４の（Ｃ）参照）、次いで、実施例１の［工程−１７０］と同様にして、半導体基板１０の第２面から半導体基板１０をラッピング法にて研磨して、孔部１２の底面の金属層１８を露出させる（図４の（Ｄ）参照）。こうして、孔部１２（半導体基板１０に設けられた貫通孔）、及び、孔部１２内の金属層１８（貫通孔内に無電解金属メッキ法に基づき形成された金属層１８）から成るビヤホール（接続孔）２０を得ることができる。同時に、配線用溝部１１に金属層１８が埋め込まれて成る配線層２１を得ることができる。
【００４０】
このインターポーザを用いて、半導体集積回路チップとプリント配線板とを電気的に接続するためには、例えば、実施例１にて説明したと同様の方法を採用すればよい。
【００４１】
以上、本発明を好ましい実施例に基づき説明したが、本発明はこれらの実施例に限定するものではない。実施例にて説明したインターポーザの構成、構造、使用材料、加工条件等は例示であり、適宜、変更することができる。また、インターポーザを用いた半導体集積回路チップとプリント配線板との電気的な接続方法も例示であり、適宜、変更することができる。
【００４２】
例えば、実施例においては、半導体基板としてシリコン半導体基板を使用したが、その代わりに、所謂ＳＯＩ基板を用いることもできる。この場合には、ＳＯＩ基板の内部に形成された絶縁層に至る非貫通の孔部を半導体基板の第１面から半導体基板の内部に形成すればよい。ＳＯＩ基板を用いることで、半導体基板の第２面から半導体基板を厚さ方向に除去して孔部の底面の金属層を露出させる工程に要する時間の短縮化を図ることができる。
【００４３】
本発明のインターポーザにあっては、半導体基板の第１面に多層配線層が形成されている構成とすることもできる。具体的には、例えば、実施例２の［工程−２３０］に引き続き、半導体基板の第１面上に層間絶縁層を形成し、半導体基板の第１面に形成された配線層２１の上方の層間絶縁層に開口部を設けた後、層間絶縁層上に導電性材料から配線層を形成し、併せて、開口部内を導電性材料で埋め込むことで接続孔を形成するといった配線層形成工程を実行することで２層配線層を有するインターポーザを得ることができるし、更に、配線層が形成された層間絶縁層上に上層層間絶縁層を形成し、層間絶縁層上に形成された配線層の上方の上層層間絶縁層に開口部を設けた後、上層層間絶縁層上に導電性材料から上層配線層を形成し、併せて、開口部内を導電性材料で埋め込むことで接続孔を形成するといった配線層形成工程を、所望の回数、繰り返すことで、半導体基板の第１面に３層以上の多層配線層を形成することができる。また、半導体集積回路チップとプリント配線板とを電気的に接続するために、本発明のインターポーザを２枚以上、用いることもできる。更には、本発明のインターポーザには、配線層だけでなく、集積回路を構成する回路素子（トランジスタ等の能動素子や、抵抗、キャパシタ、インダクタ等の受動素子）を形成してもよい。
【図面の簡単な説明】
【００４４】
【図１】図１の（Ａ）〜（Ｃ）は、実施例１のインターポーザにおけるビヤホールの形成方法を説明するための半導体基板等の模式的な一部端面図である。
【図２】図２の（Ａ）〜（Ｄ）は、図１の（Ｃ）に引き続き、実施例１のインターポーザにおけるビヤホールの形成方法を説明するための半導体基板等の模式的な一部端面図である。
【図３】図３の（Ａ）〜（Ｃ）は、実施例２のインターポーザにおけるビヤホールの形成方法を説明するための半導体基板等の模式的な一部端面図である。
【図４】図４の（Ａ）〜（Ｄ）は、図３の（Ｃ）に引き続き、実施例２のインターポーザにおけるビヤホールの形成方法を説明するための半導体基板等の模式的な一部端面図である。
【符号の説明】
【００４５】
１０・・・半導体基板、１０Ａ・・・半導体基板の第１面、１１・・・配線用溝部（配線用凹部）、１２・・・孔部、１３・・・ＳｉＯ2層、１４・・・研磨ストッパ層、１５・・・バリアメタル層、１６・・・下地層、１７・・・レジスト層、１８・・・金属層、２０・・・ビヤホール、２１・・・配線層
【図１】
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【図２】
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【図３】
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【図４】
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