(57)【要約】【目的】シフトレジスタの構造を簡素化して、低消費電力化を図る。【構成】複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも２倍の周期をもった入力信号を１ラッチ分シフトさせるようにしたうえで、第ｎ番目（ｎ＝１，２，３，…）のラッチ回路の出力と第（ｎ−１）番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とする。【選択図】      図４
2005004940.tif 000002
【特許請求の範囲】
【請求項１】
複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも２倍の周期をもった入力信号を１ラッチ分シフトさせるようにしたうえで、第ｎ番目（ｎ＝１，２，３，…）のラッチ回路の出力と第（ｎ−１）番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号としたことを特徴とするシフトレジスタ。
【請求項２】
マトリクス構成からなる画素の信号をＸ−Ｙアドレス走査により時系列的に読み出すようにしたイメージセンサにおけるＸ方向走査用およびＹ方向走査用の各シフトレジスタに用いるようにしたことを特徴とする請求項１の記載によるシフトレジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、クロックパルスに応じて入力信号を順次シフトしていくシフトレジスタに関する。
【０００２】
【従来の技術】
一般に、複数の画素をマトリクス状に配設したイメージセンサにおける主走査を、１ライン分の画素の数だけレジスタ部を縦続に接続したシフトレジスタを用いて行わせるようにし、クロックにより主走査方向における１ライン分の画素のデータを順次転送させて時系列的に出力させるようにしている。
【０００３】
図１は、シフトレジスタの一般的な構成例を示している。ここでは、８つのレジスタ部ＲＧ１〜ＲＧ８を縦続接続して、各レジスタ部にクロックパルスＣＫを同時に与えることによって同期させて、入力信号Ｓ１を順次転送していくように構成されている。図中、Ｑ１〜Ｑ８は各レジスタ部の出力である。
【０００４】
図２は、レジスタ部ＲＧの構成例を示している。ここでは、２つのフリップフロップ回路ＦＦ１，ＦＦ２を縦続接続して、前段のフリップフロップ回路ＦＦ１をマスターとし、後段のフリップフロップ回路ＦＦ２をスレイブとしている。
【０００５】
このような構成によるレジスタ部ＲＧでは、図３に示すように、最初に入力するクロックパルスＣＫの立下り時点ｔ１で入力信号Ｓ１が読み込まれ、次のクロックパルスＣＫの立上り時点ｔ２でマスターの出力Ｐが“１”となって、その立下り時点ｔ３でスレーブの出力Ｑが“１”となる。
【０００６】
このようなシフトレジスタを用いて、イメージセンサにおける主走査方向における１ライン分の各画素に対応したレジスタ部にクロックパルスを同時に与えて、各画素のデータを順次転送させて時系列的に出力させるようにする場合、既に画素データを送り出したレジスタ部にもクロックパルスが入力されることになる。
【０００７】
普通、デジタル回路では、クロックパルスの立上り時や立下り時に瞬間的に電流が流れるようになっている。そのため、多くの論理素子を駆動しようとするとその数に応じた電流が流れることになり、クロックパルスの発生源には大きな駆動能力が要求される。また、一度に駆動されるレジスタの数が多いことから、ノイズの発生に関与するものになっている。
【０００８】
従来、駆動時の消費電力を少なくすることができるシフトレジスタとして、複数のラッチ回路へのクロックパルスの供給を断続させる手段をとるようにしたものが開発されている（例えば、特許文献１参照）。
【０００９】
【特許文献１】
特開２０００−２６０１９６号公報（第３頁、第５頁、図２）
【００１０】
また、従来、低消費電力で駆動することができるシフトレジスタとして、出力部にトライステートインバータ回路を用いたラッチ回路を接続したものが開発されている（例えば、特許文献２参照）。
【００１１】
【特許文献２】
特開平１０−３０２４９４号公報（第３〜５頁、図１）
【００１２】
【発明が解決しようとする課題】
解決しようとする問題点は、マスターとなる第１のフリップフロップ回路およびそれに縦続接続されたスレイブとなる第２のフリップフロップ回路からなるレジスタ部を複数接続し、クロックパルスにより各レジスタ部を同期的に動作させて入力データの転送を行わせる同期式シフトレジスタにあって、各レジスタ部の全てに同時にクロックパルスを与えるようにするのでは、消費電力が大きく、ノイズが発生しやすいものになっていることである。
【００１３】
また、出力部にトライステートインバータ回路を用いたラッチ回路を接続したシフトレジスタでは、使用するラッチ回路の数が多くなって低消費電力化には末だ不充分になっていることである。
【００１４】
【課題を解決するための手段】
本発明によるシフトレジスタは、簡単な回路構成によって低消費電力化をより有効に図るべく、複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも２倍の周期をもった入力信号を１ラッチ分シフトさせるようにしたうえで、第ｎ番目（ｎ＝１，２，３，…）のラッチ回路の出力と第（ｎ−１）番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とするように構成している。
【００１５】
【実施例】
本発明によるシフトレジスタにあっては、図４に示すように、複数の縦続接続されたラッチ回路ＬＴ（ＬＴ１、ＬＴ２、ＬＴ３、…）と、各ラッチ回路ＬＴの入力信号と出力信号とのアンド出力Ａ（Ａ１、Ａ２、Ａ３、…）を生ずるアンド回路ＡＮＤ（ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、…）とからなっている。
【００１６】
そして、クロックパルスＣＫに応じて、そのクロックパルスＣＫの少なくとも２倍の周期をもった入力信号Ｓを１ラッチ分シフトさせるようにしたうえで、第ｎ番目（ｎ＝１，２，３，…）のラッチ回路ＬＴｎの出力と第（ｎ−１）番目のラッチ回路ＬＴ（ｎ−１）の出力とのアンドをとった信号Ａｎを各段のシフト信号とするようにしている。
【００１７】
図５は、入力信号ＳがクロックパルスＣＫに応じてシフトされていくときの各ラッチ回路ＬＴの出力信号および各アンド回路ＡＮＤの出力信号の状態を示している。
【００１８】
実際には、初段のラッチ回路ＬＴ１の出力信号は入力信号Ｓと同じになってしまい、クロックパルスＣＫに同期したシフト信号が得られるのは第２段目以降となるので、初段のアンド回路ＡＮＤ１を特に設ける必要がない。
【００１９】
図６は、マトリクス構成からなる画素の信号をＸ−Ｙアドレス走査により時系列的に読み出すようにしたイメージセンサにあって、本発明によるシフトレジスタをＸ方向走査用およびＹ方向走査用の各シフトレジスタに用いたときの構成例を示している。
【００２０】
ここでは、図７に示すように、入射光Ｌｓの光量に応じたセンサ電流を生ずる光電変換素子としてのフォトダイオードＰＤと、フォトダイオードＰＤに流れるセンサ電流を弱反転状態で対数出力特性をもって電圧信号Ｖｐｄに変換させるトランジスタＱ１と、その電圧信号Ｖｐｄを増幅するトランジスタＱ２と、読出し信号Ｖｓのパルスタイミングでもってセンサ信号Ｖｏを出力するトランジスタＱ３とからなる光センサ回路を画素に用いて、対数出力特性をもたせることによってダイナミックレンジを拡大して光信号の検出を高感度で行わせることができるようにしている
【００２１】
そのイメージセンサとしては、その基本的な構成が、例えば、Ｄ１１〜Ｄ４４からなる４×４の画素をマトリクス状に配設して、Ｙ方向走査を行うシフトレジスタ１の各段から順次出力されるライン選択信号ＬＳ１〜ＬＳ４によってＸ方向における各１ライン分の画素を選択する。そして、その逐次選択された１ライン分の各画素を、Ｘ方向走査を行うシフトレジスタ２の各段から順次出力される画素選択信号ＤＳ１〜ＤＳ４によって、出力用スイッチ群３における各対応するスイッチＳＷ１１〜ＳＷ１４を順次オン状態にすることによって各画素のセンサ信号Ｖｏを時系列的に読み出すようになっている。図中、４は各画素における前記トランジスタＱ１のゲート電圧ＶＧ用電源であり、６はドレイン電圧ＶＤ用電源である。ここでは、主走査方向における１行分の各画素の出力側に基準抵抗Ｒ１〜Ｒ４を介してバイアス電圧＋Ｖｃｃを印加するバイアス回路７を設けることによって、各画素のセンサ信号Ｓｏを電圧信号Ｖｏとして出力させるようにしている。そして、撮影に先がけて、各画素の寄生容量Ｃにおける残留電荷を排出して残像の発生を抑制するべく、図示しないコントローラの制御下で、各画素のトランジスタＱ１のドレイン電圧ＶＤを定常時のハイレベルＨからローレベルＬに一時的に切り換えて初期化を行わせる電圧切換回路５が設けられている。
【００２２】
各シフトレジスタ１，２は、コントローラの制御下において互いに同期をとって駆動制御されるようになっている。
【００２３】
図８は、そのイメージセンサにおける各部動作のタイムチャートを示している。
【００２４】
このように、本発明によるシフトレジスタ１，２を用いれば、イメージセンサのＹ方向およびＸ方向に配設される画素よりも１つ多い数のラッチ回路および各ラッチ回路の入，出力信号のアンドをとるアンド回路からなる簡単な構成によって、イメージセンサのＹ方向走査およびＸ方向走査を行わせることができるようになる。
【００２５】
したがって、マスターおよびスレイブ構造からなるシフトレジスタを用いる場合に比してシフトレジスタの回路構成が簡素化され、また出力部にトライステートインバータを用いたラッチ回路を接続したものに比して回路数を半減させることができ、低消費電力化を有効に図ることができる。
【００２６】
【効果】
以上、本発明によれば、複数のラッチ回路を縦続接続し、クロックパルスに応じて、そのクロックパルスの少なくとも２倍の周期をもった入力信号を１ラッチ分シフトさせるようにしたうえで、第ｎ番目（ｎ＝１，２，３，…）のラッチ回路の出力と第（ｎ−１）番目のラッチ回路の出力とのアンドをとった信号を各段のシフト信号とすることにより、シフトレジスタの構造を簡素化することができ、低消費電力化を有効に図ることができるようになる。
【図面の簡単な説明】
【図１】従来のシフトレジスタの構成例を示す電気回路図である。
【図２】その従来のシフトレジスタにおけるレジスタ部の構成を示す電気回路図である。
【図３】その従来のシフトレジスタにおけるレジスタ部の各部信号のタイムチャートである。
【図４】本発明によるシフトレジスタの構成例を示す電気回路図である。
【図５】図４に示すシフトレジスタにおける各部信号のタイムチャートである。
【図６】本発明によるシフトレジスタをＸ方向走査およびＹ方向走査に用いて各画素のセンサ信号を時系列的に読み出すようにしたときのイメージセンサの構成例を示す電気回路図である。
【図７】そのイメージセンサにおける画素を構成する光センサ回路の電気回路図である。
【図８】そのイメージセンサにおける各部信号のタイムチャートである。
【符号の説明】
ＬＴ（ＬＴ１、ＬＴ２、ＬＴ３、…）  ラッチ回路
ＡＮＤ（ＡＮＤ１、ＡＮＤ２、ＡＮＤ３、…）  アンド回路
Ｓ  入力信号
ＣＫ  クロックパルス
１  Ｙ方向走査用シフトレジスタ
２  Ｘ方向走査用シフトレジスタ
【図１】
2005004940.tif 000003
【図２】
2005004940.tif 000004
【図３】
2005004940.tif 000005
【図４】
2005004940.tif 000006
【図５】
2005004940.tif 000007
【図６】
2005004940.tif 000008
【図７】
2005004940.tif 000009
【図８】
2005004940.tif 000010