(57)【要約】【課題】  データベースの内容を保証しつつ更新時間の短縮化を図るデータベースの更新方式、データベースの更新方法、データベースの更新プログラムを提供する。【解決手段】  運用系制御部と予備系制御部とを備えて冗長構成とした装置において、前記運用系制御部のデータベース管理部が、第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新し、このデータベースの更新と並行して、前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新する。【選択図】      図１
2005128629.tif 000002
【特許請求の範囲】
【請求項１】
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する運用系制御部と、
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する予備系制御部とを備えて冗長構成とした情報処理装置のデータベースの更新方式であって、
前記運用系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新し、
この更新処理と並行して、
前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新するデータベースの更新方式。
【請求項２】
前記運用系制御部が、前記第１の記憶部のデータベースの各エリアについて前記更新後に変更されたか否かの情報を記憶する第３の記憶部と、各エリアの変更を検出した場合に前記第三の記憶部に変更があった旨の情報を記憶させるブロック管理部を備え、
同じく予備系制御部が、前記第１の記憶部のデータベースの各エリアについて前記更新後に変更されたか否かの情報を記憶する第３の記憶部と、各エリアの変更を検出した場合に前記第三の記憶部に変更があった旨の情報を記憶させるブロック管理部を備え、
前記運用系制御部及び予備系制御部のデータベース管理部が、それぞれ前記第３の記憶部を参照し、変更があったエリアのみ前記更新を行う請求項１に記載のデータベース更新方式。
【請求項３】
前記運用系制御部及び予備系制御部の一方において、第２の記憶部のデータベースに記憶されている設定情報の誤りを検出した場合、前記運用系制御部及び予備系制御部の他方における第２の記憶部のデータベースの設定情報に基づいて前記誤りを検出した設定情報を更新する請求項１又は２に記載のデータベースの更新方式。
【請求項４】
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する運用系制御部と、
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する予備系制御部とを備えて冗長構成とした情報処理装置が実行するデータベースの更新方法であって、
前記運用系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新するステップと、
このデータベースを更新するステップと並行して、
前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新するステップを含むデータベースの更新方法。
【請求項５】
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する運用系制御部と、
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する予備系制御部とを備えて冗長構成とした情報処理装置にて実行されるデータベースの更新プログラムであって、
前記運用系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新するステップと、
このデータベースを更新するステップと並行して、
前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新するステップとを行わせるデータベースの更新プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
運用系と予備系とに冗長化された情報処理装置において該情報処理装置の設定情報を記憶するデータベースの更新時間を短縮する更新方式に関する。
【背景技術】
【０００２】
Ｌａｙｅｒ２スイッチをはじめとするＩＰ装置では、一般に種々の機能を実現するため、多くの設定情報を記憶する必要があり、装置が再起動した際にも、この設定情報が復元できるようデータベースが利用されている。
【０００３】
Ｌａｙｅｒ２スイッチ装置では、例えば、転送するフレームをユーザ毎に優先度をつけ、転送フレームの帯域を保障する事や、ベストエフォートにて転送するＱｏｓ機能をサポートすることを設定している。さらに、物理ポート毎だけではなく、論理ポート毎にも複数設定可能である上、ユーザの収容数は４０００以上サポート可能としている。このように、最近のＬａｙｅｒ２スイッチ装置では、膨大なユーザ数をＱｏｓ機能にてサポートする事によって、データベース内に保存するデータ量が大きくなり、それに伴いデータベースのサイズも増加傾向にある。
【０００４】
また、Ｌａｙｅｒ２スイッチ装置では、ＣＰＵユニットの運用が停止するとフレーム転送に影響が出るため、信号断等の重大な障害につながる恐れがある。そこで、運用系のＣＰＵユニットが停止した際にも、予備系のＣＰＵユニットにて動作可能になるよう、ＣＰＵユニットの冗長構成をとっている。同時に、データベースをそれぞれのＣＰＵユニット内に配置し、冗長構成をとる事で信頼性のある装置を提供している。
【０００５】
このようなＬａｙｅｒ２スイッチ装置では、設定内容が膨大であるため、設定変更毎にリアルタイムにデータベースの更新を実施する場合、データベースへのアクセスが頻繁に発生する。
【０００６】
しかしながら、電源を切った状態でも設定情報を保持できるように不揮発性のメモリ内にデータベースを構築した場合、メモリの特性上、設定毎の書込みには時間がかかってしまうため、一括で設定データを反映させるデータベースの更新方式が採用されている。
【０００７】
図１３では、従来のＬａｙｅｒ２スイッチ装置１００におけるデータベース更新方式を示す。また、同図に記載した矢印Ｓ１０１〜Ｓ１０４にて、ＲＡＭデータベース３−１の更新のフローを示す。
【０００８】
該Ｌａｙｅｒ２スイッチ装置１００では、入出力ポート１５から入力されたフレームがＣＰＵユニット１０１に入力され、データ処理部（不図示）がＲＡＭデータベース３−１の設定に従って該フレームを処理し、入出力ポート１５から転送先へ出力する。
【０００９】
このＬａｙｅｒ２スイッチ装置１００において使用者が、該装置１００の操作部を操作して、或いは制御用のフレームを入力して設定を行うと（Ｓ１０１）、先ず運用系のＣＰＵユニット１０１のデータベース管理部２１−１がこの設定情報を受信し、ＲＡＭデータベース３−１の更新処理を行う（Ｓ１０２）。更新完了後、該データベース管理部２１−１が予備系のＣＰＵユニット１０２のデータベース管理部２１−２にＲＡＭデータベース３−２の更新を依頼し（Ｓ１０３）、予備系のデータベース管理部２１−２が、自ＣＰＵユニット内のＲＡＭデータベース３−２を更新する事（Ｓ１０４）で、常にＲＡＭデータベースを２重化状態としている。
【００１０】
次に図１の矢印Ｓ２０１〜Ｓ２０４にて、ＮＶＭデータベース更新のフローを示す。ＲＡＭデータベースが更新された状態にて、使用者からＮＶＭデータベース更新命令を受信した場合（Ｓ２０１）、運用系のデータベース管理部２１−１は、自ＣＰＵユニット内のＲＡＭデータベース３−１からＮＶＭデータベース２４−１へ全データのコピーを実施し（Ｓ２０２）、完了後、予備系のデータベース管理部２１−２にＮＶＭデータベース２４−２の更新依頼を行う（Ｓ２０３）。依頼を受信した予備系のデータベース管理部２１−２は、自ＣＰＵユニット内のＲＡＭデータベース３−２からＮＶＭデータベース２４−２へ全データのコピーを実施し（Ｓ２０４）、両系データベースの更新処理が完了する。
【００１１】
このデータベースの更新方式は装置が異常状態になった場合（例えば電源断など）にも、装置復旧のために、一方のデータベースを正常状態に保持する必要がある。そのため、ＮＶＭデータベースの更新は運用系→予備系の順番で実施しており、同時にＮＶＭデータベースへのアクセスが発生しないように設計されている。
【００１２】
【特許文献１】特開平５−２８０１５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
不揮発性メモリ（ＮＶＭとも称する）、例えばフラッシュメモリ上に存在するＮＶＭデータベースの容量が大きい装置においては、メモリの特性上、データベースの更新時間が長くなる。
【００１４】
この更新時間を短縮するために、２重化構成されたＮＶＭデータベースの両方を同時に更新すると、この更新中に電源断が生じた場合に、両方のＮＶＭデータベースが損傷して装置の設定情報が不明となり、装置としては復旧不能な状態となってしまう。そのようなケースを避け、データベースの内容を保証するため、ＮＶＭデータベースの更新処理は片系ずつ順番に実施する必要がある。
しかしながら、片系ずつＮＶＭデータベースの更新処理を実施した場合、データベースの保証は可能になるが、更新時間が長くなるという問題があった。
【００１５】
そこで、本発明は、データベースの内容を保証しつつ更新時間の短縮化を図る技術の提供を目的とする。
【課題を解決するための手段】
【００１６】
本発明のデータベースの更新方式は、設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する運用系制御部と、
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する予備系制御部とを備えて冗長構成とした情報処理装置のデータベースの更新方式であって、
前記運用系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新し、
この更新処理と並行して、
前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新する。
【００１７】
このように本発明のデータベースの更新方式では、冗長化されたデータベース管理部によって第２の記憶部のデータベースを更新する際、各データベース管理部で該データベースの異なるブロックを更新することで、この更新処理中に障害が発生してもデータベースの内容を保証できるようにしつつ、各データベース管理部で同時にデータベースの更新処理を行うことで更新時間の短縮化を図っている。
【００１８】
前記データベースの更新方式において、前記運用系制御部が、前記第１の記憶部のデータベースの各エリアについて前記更新後に変更されたか否かの情報を記憶する第３の記憶部と、各エリアの変更を検出した場合に前記第三の記憶部に変更があった旨の情報を記憶させるブロック管理部を備え、
同じく予備系制御部が、前記第１の記憶部のデータベースの各エリアについて前記更新後に変更されたか否かの情報を記憶する第３の記憶部と、各エリアの変更を検出した場合に前記第三の記憶部に変更があった旨の情報を記憶させるブロック管理部を備え、
前記運用系制御部及び予備系制御部のデータベース管理部が、それぞれ前記第３の記憶部を参照し、変更があったエリアのみ前記更新を行っても良い。
【００１９】
前記運用系制御部及び予備系制御部の一方において、第２の記憶部のデータベースに記憶されている設定情報の誤りを検出した場合、前記運用系制御部及び予備系制御部の他方における第２の記憶部のデータベースの設定情報に基づいて前記誤りを検出した設定情報を更新しても良い。
【００２０】
前記データベースの更新方式において、前記データベース管理部が、前記第１の記憶部のデータベースに基づいて第２の記憶部のデータベースを更新する際に、前記設定情報の誤り検出用の冗長ビットを前記第２の記憶部のデータベースに記憶させ、
前記情報処理装置の起動時に、前記データベース管理部が前記冗長ビットを参照して前記設定情報の誤り検出を行っても良い。
【００２１】
前記データベースの更新方式において、前記運用系制御部及び予備系制御部の一方において、前記データベース管理部が、前記第１の記憶部のデータベースに基づいて第２の記憶部のデータベースを更新する際に、前記運用系制御部及び予備系制御部の他方における第２の記憶部のデータベースを特定する識別情報を自身の第２の記憶部のデータベースに記憶し、
前記の設定情報の誤りを検出した際に、前記データベース管理部が、自身のデータベースに記憶されている識別情報と他方のデータベースを特定する識別情報とを比較し、当該他方のデータベースが前回の更新を反映させたデータベースであると判定した場合に、前記他方のデータベースの設定情報に基づいて前記誤りを検出した設定情報を更新しても良い。
【００２２】
前記データベースの更新方式において、前記運用系制御部のデータベース管理部が、前記データベースの複数のエリアを所定の順番で更新する場合に、
前記予備系制御部のデータベース管理部が、前記データベースの複数のエリアを前記順番と逆の順番で更新しても良い。
【００２３】
また、本発明のデータベースの更新方法は、設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する運用系制御部と、設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する予備系制御部とを備えて冗長構成とした情報処理装置が実行する方法であって、
前記運用系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新するステップと、
このデータベースを更新するステップと並行して、
前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新するステップを含む。
【００２４】
このように本発明のデータベースの更新方法では、冗長化されたデータベース管理部によって第２の記憶部のデータベースを更新する際、各データベース管理部で該データベースの異なるブロックを更新することで、この更新処理中に障害が発生してもデータベースの内容を保証できるようにしつつ、各データベース管理部で同時にデータベースの更新処理を行うことで更新時間の短縮化を図っている。
【００２５】
前記データベースの更新方法において、前記運用系制御部が、前記第１の記憶部のデータベースの各エリアについて前記更新後に変更されたか否かの情報を記憶する第３の記憶部と、各エリアの変更を検出した場合に前記第三の記憶部に変更があった旨の情報を記憶させるブロック管理部を備え、
同じく予備系制御部が、前記第１の記憶部のデータベースの各エリアについて前記更新後に変更されたか否かの情報を記憶する第３の記憶部と、各エリアの変更を検出した場合に前記第三の記憶部に変更があった旨の情報を記憶させるブロック管理部を備え、
前記運用系制御部及び予備系制御部のデータベース管理部が、それぞれ前記第３の記憶部を参照し、変更があったエリアのみ前記更新を行っても良い。
【００２６】
前記運用系制御部及び予備系制御部の一方において、第２の記憶部のデータベースに記憶されている設定情報の誤りを検出した場合、前記運用系制御部及び予備系制御部の他方における第２の記憶部のデータベースの設定情報に基づいて前記誤りを検出した設定情報を更新しても良い。
【００２７】
前記データベースの更新方法において、前記データベース管理部が、前記第１の記憶部のデータベースに基づいて第２の記憶部のデータベースを更新する際に、前記設定情報の誤り検出用の冗長ビットを前記第２の記憶部のデータベースに記憶させ、
前記情報処理装置の起動時に、前記データベース管理部が前記冗長ビットを参照して前記設定情報の誤り検出を行っても良い。
【００２８】
前記データベースの更新方法において、前記運用系制御部及び予備系制御部の一方において、前記データベース管理部が、前記第１の記憶部のデータベースに基づいて第２の記憶部のデータベースを更新する際に、前記運用系制御部及び予備系制御部の他方における第２の記憶部のデータベースを特定する識別情報を自身の第２の記憶部のデータベースに記憶し、
前記の設定情報の誤りを検出した際に、前記データベース管理部が、自身のデータベースに記憶されている識別情報と他方のデータベースを特定する識別情報とを比較し、当該他方のデータベースが前回の更新を反映させたデータベースであると判定した場合に、前記他方のデータベースの設定情報に基づいて前記誤りを検出した設定情報を更新しても良い。
【００２９】
前記データベースの更新方法において、前記運用系制御部のデータベース管理部が、前記データベースの複数のエリアを所定の順番で更新する場合に、
前記予備系制御部のデータベース管理部が、前記データベースの複数のエリアを前記順番と逆の順番で更新しても良い。
また、本発明は、上記ステップを前記情報処理装置に実行されるデータベースの更新プログラムであっても良い。
【発明の効果】
【００３０】
本発明によれば、データベースの内容を保証しつつ更新時間の短縮化を図る技術を提供することができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態であるデータベースの更新方式を図１から図１２の図面に基づいて説明する。
§１．装置構成
本実施形態に係るＬａｙｅｒ２スイッチ装置１のデータベース更新方式を図１に示す。
【００３２】
該Ｌａｙｅｒ２スイッチ装置１は、運用系制御部（ＣＰＵユニット）１１、予備系制御部（ＣＰＵユニット）１２、入出力ポート１５等を備え、入出力ポート１５から入力されたフレームを不図示のデータ処理部がＲＡＭデータベース１３−１の設定に従って該フレームを処理し、入出力ポート１５から転送先へ出力する。
【００３３】
運用系制御部１１と予備系制御部１２とは略同一の機能を有しており、何れか一方に異常が生じた場合にも他方が動作することにより、可用性を確保できるように冗長構成となっている。
【００３４】
運用系制御部１１，予備系制御部１２は、それぞれＣＰＵ１−１，ＣＰＵ１−２、ＲＡＭディスク６−１，６−２、ＣＦディスク７−１，７−２、メモリ１４−１，１４−２、ＤＰＲＡＭ１３−１，１３−２を有している。また、本実施形態のＣＰＵ１−１，１−２は、ＲＯＭ（不図示）等に記憶されたプログラム（データベースの更新プログラム等）に従って演算処理を行うことでデータベース管理部２−１，２−２や、接続監視部８−１，８−２の機能をソフトウェア的に実現している。これらのデータベース管理部２−１，２−２や、接続監視部８−１，８−２は、該機能を有する電子回路（ハードウェア）としても良い。なお、本実施形態では、運用系制御部１を構成する要素には−１を付し、予備系制御部２を構成する要素には−２を付している。
【００３５】
この運用系制御部１１，予備系制御部１２は、それぞれ上記各要素を一体的に備えたカード状のユニットであり、Ｌａｙｅｒ２スイッチ装置１の本体（シャーシ）に対して挿脱可能になっている。従って障害が発生した場合には、このユニット単位で交換が可能となっている。
【００３６】
ＲＡＭディスク（第１の記憶部）６−１，６−２は、比較的記憶速度が速い揮発性のメモリからなり、ＲＡＭデータベース３−１，３−２を記憶している。
【００３７】
ＣＦディスク（第２の記憶部）７−１，７−２は、フラッシュメモリ等の不揮発性のメモリからなり、ＮＶＭデータベース４−１，４−２を記憶している。
【００３８】
該ＲＡＭデータベース３−１，３−２、ＮＶＭデータベース４−１，４−２は、設定情報を複数のエリア（ブロックやファイル）に分けて記憶している。図２に示すように本例では、所定アドレス毎に区切られた複数のブロック１〜ｎに分けて設定情報を記憶している。また、各データベースのヘッダ部分にＲＡＭデータベース３−１，３−２の更新時刻と各ブロックの誤り検出用の冗長ビット（チェックサム値）を記憶している。該チェックサム値は、ブロック内の全データを決められた計算式にて求めたものをさす。
【００３９】
データベース管理部２−１，２−２は、設定の命令を受信すると、逐次ＲＡＭデータベース３−１，３−２を更新し、ブロック管理テーブル９−１，９−２に該更新した旨の情報を入力する。また、データベース管理部２−１，２−２は、データベースの更新（バックアップ）の指示を受信すると、ＲＡＭデータベース３−１，３−２のデータ（設定情報）をＮＶＭデータベース４−１，４−２にコピーする。
【００４０】
接続監視部８−１，８−２は、ＣＰＵ間の接続状態を監視しており、対抗側ＣＰＵが停止したり、対抗側ＣＰＵユニットが装置本体から取り外されたりして、対抗側ＣＰＵからの応答が無くなった場合に、データベース管理部２−１，２−２に通知する。
【００４１】
メモリ（第３の記憶部）１４−１，１４−２は、ブロック管理テーブル９−１，９−２を記憶している。このブロック管理テーブル９−１，９−２は、図３に示すようにＲＡＭデータベース３−１，３−２の各ブロックが更新されているか否かの情報（更新フラグ）を記憶している。
【００４２】
ＤＰＲＡＭ（Dual Port RAM）１３−１，１３−２は、運用系制御部１１と予備系制御
部１２との間でデータの受け渡しを行うための共用メモリである。このＤＰＲＡＭ１３−１，１３−２は、図４に示すように、例えば運用系ＣＰＵユニット１１のＲＡＭ１３−１のアドレス＃１００−＃２００上のデータを更新した際に、対向側である予備系ＣＰＵユニット１２のＲＡＭ１３−２上のアドレス＃５００−＃６００にデータが反映される仕組みを持つ。反対に、予備系ＣＰＵユニット１２のＲＡＭ１３−２のアドレス＃１００−＃２００上のデータを更新した際に、対向側である運用系ＣＰＵユニット１１のＲＡＭ１３−１上のアドレス＃５００−＃６００にデータが反映される。
【００４３】
§２．ＲＡＭデータベースの更新処理
Ｌａｙｅｒ２スイッチ装置１の使用者（ネットワーク管理者等）が、不図示の操作部を操作して設定情報を入力する、或いはネットワークに接続した端末等から制御用のフレーム（設定情報を含むフレーム）を送ること等により、Ｌａｙｅｒ２スイッチ装置１に対して設定を行うと、データベース管理部２−１は、この受信した設定情報をＲＡＭデータベース３−１に格納、即ちＲＡＭデータベース３−１の更新処理を行う。この更新処理に関する処理フロー図を図５に示す。
【００４４】
先ず、使用者から設定情報を受信すると（ステップ１、以下Ｓ１のように略記する）、データベース管理部２−１は、この設定情報をＲＡＭデータベース内のどのブロックに格納すべきかを判定する（Ｓ２）。この判定は、受信した順に応じて各ブロックに均等に振り分けることや、経路情報や動作モードといった設定情報の種類を判定して対応するブロックに格納するなど、予めブロックに格納する条件を該データベース管理部２−１に設定しておき、この所定条件に従って行う。
【００４５】
該判定後、データベース管理部２−１は、該当するブロック内に設定情報を格納する（Ｓ３）。また、データベース管理部２−１は、このブロックを更新したか否かの情報（更新有無情報）をブロック管理テーブル９−１に設定する（Ｓ４）。更新有無情報は、データベースの一括更新処理時に更新が必要な事がわかるように、更新したブロックの更新フラグを有（ＯＮ）設定とする。
【００４６】
次にデータベースのヘッダ部分に、更新したブロックのデータ（設定情報）の誤り検出のために決められた計算方法で算出したチェックサム値（冗長ビット）と、識別情報としてのＲＡＭデータベース更新時刻を設定する（Ｓ５）。
【００４７】
データベース管理部２２は、自ＣＰＵユニット内の更新後、予備系ＣＰＵユニット１２
のデータベース管理部２−２へＲＡＭデータベース３−２の更新依頼（設定情報の通知）を行う（Ｓ６）。その際、データベース管理部２２は、運用系にて設定したＲＡＭデータベース更新時刻の情報をＤＰＲＡＭ１３−１に書き込むことで予備系ＣＰＵユニット１２側に通知する。
【００４８】
予備系のＣＰＵユニット１２内のデータベース管理部２−２は、運用系のデータベース管理部２−１と同様に、どのブロックにデータ（設定情報）を格納すべきか判定し（Ｓ７）、該当するブロック内にデータを格納する（Ｓ８）。
【００４９】
また、データベース管理部２−２は、ブロック管理テーブル９−２に、ＲＡＭデータベースの更新有無情報を設定する（Ｓ９）。
【００５０】
次にデータベース管理部２−２は、ＲＡＭデータベース３−２のヘッダ部分に、チェックサム値と運用系から取得した時刻情報（識別情報）を設定し（Ｓ１０）、運用系のデータベース管理部２−１へＲＡＭデータベースの更新完了を通知する（Ｓ１１）。
【００５１】
§３．ＮＶＭＤＢデータベースの更新処理
次にＲＡＭデータベース３−１，３−２からＮＶＭデータベース４−１，４−２への更新処理に関するフロー図を図６に示す。
【００５２】
Ｌａｙｅｒ２スイッチ装置１の使用者（ネットワーク管理者等）が、不図示の操作部を操作して更新命令を入力する、或いはネットワークに接続した端末等から制御用のフレーム（更新命令を含むフレーム）を送ること等により、Ｌａｙｅｒ２スイッチ装置１に対して更新の命令を行うと、運用系のデータベース管理部２−１は、この更新命令を受信し（Ｓ２１）、予備系のデータベース管理部２−２へＮＶＭデータベースの更新命令を通知する（Ｓ２２）。
【００５３】
その後、データベース管理部２−１は、所定の順にブロックを更新し、更新対象のブロック全ての更新処理が完了するまで繰り返す（Ｓ２３〜Ｓ２７）。
【００５４】
この更新処理としては、先ず、データベース管理部２−１が、ＤＰＲＡＭを参照し、対向側ＣＰＵユニット１２にて同一のブロックへの更新処理が行われていないかをチェックし（Ｓ２４）、同一アクセスとなる場合には、対向側の処理が完了するまで、ＤＰＲＡＭによるチェック（Ｓ２４）を繰り返す。一方、対向側ＣＰＵによる更新処理が行われていない場合には、対向側ＣＰＵユニット１２に対してアクセスしているブロック番号がわかるよう、これから更新するブロック番号をＤＰＲＡＭ上に設定（記憶）する（Ｓ２５）。
【００５５】
設定後、ブロック管理部２−１は、ブロック管理テーブル９−１（図３）の更新フラグのチェックを行い（Ｓ２６）、更新されていた場合（更新フラグがＯＮの場合）には、ＲＡＭデータベース９−１上の該当のブロックのデータをＮＶＭデータベース４−１の当該ブロックへ複写するように更新処理を行う（Ｓ２７）。なお、ＲＡＭデータベースの更新が無かった場合には、ＮＶＭデータベースへの更新処理は行わない。
【００５６】
該当ブロックの処理が完了したら、次のブロックの処理へ移行する（Ｓ２３）。
【００５７】
一方、ステップ２２で運用系のデータベース管理部２−１から送信した更新命令を予備系のデータベース管理部２−２が受信すると（Ｓ２８）、前記運用系の更新処理と並行してＮＶＭデータベース４−２を更新する（Ｓ２９〜Ｓ３３）このときＣＰＵユニット１２は、ＣＰＵユニット１１が更新する順序と逆の順序で各ブロックを更新する。
【００５８】
この更新処理では、先ず、データベース管理部２−２が、ＤＰＲＡＭを参照し、対向側ＣＰＵユニット１１にて同一のブロックへの更新処理が行われていないかをチェックし（Ｓ３０）、同一アクセスとなる場合には、対向側の処理が完了するまで、ＤＰＲＡＭによるチェック（Ｓ３０）を繰り返す。一方、対向側ＣＰＵによる更新処理が行われていない場合には、対向側ＣＰＵユニット１１に対してアクセスしているブロック番号がわかるよう、これから更新するブロック番号をＤＰＲＡＭ上に設定（記憶）する（Ｓ３１）。
【００５９】
設定後、ブロック管理部２−２は、ブロック管理テーブル９−２（図３）の更新フラグのチェックを行い（Ｓ３２）、更新されていた場合（更新フラグがＯＮの場合）には、ＲＡＭデータベース９−１上の該当のブロックのデータをＮＶＭデータベース４−１の当該ブロックへ複写するように更新処理を行う（Ｓ３３）。なお、ＲＡＭデータベースの更新が無かった場合には、ＮＶＭデータベースへの更新処理は行わない。
【００６０】
該当ブロックの処理が完了したら、次のブロックの処理へ移行する（Ｓ２９）。
【００６１】
データベース管理部２−１，２−２は、それぞれ、全ブロックについてＮＶＭデータベース４−１，４−２の更新処理が完了したら、ブロック管理テーブル９−１，９−２の更新フラグを更新無し（ＯＦＦ）に設定する。即ち、ＲＡＭデータベース３−１，３−２を更新したか否かの情報を否に設定する。
【００６２】
そして、データベース管理部２−２は、対抗側ＣＰＵユニット１１の起動状態をチェックし（Ｓ３８）、運用系ＣＰＵユニット１１が起動状態であれば、運用系のデータベース管理部２−１に対してＮＶＭデータベース４−２の更新完了を通知し（Ｓ３９）、未起動状態（ダウン中）であれば、自らが運用系に遷移し、処理を完了させる。
【００６３】
一方、データベース管理部２−１は、対抗側ＣＰＵユニット１２の起動状態をチェックし（Ｓ３５）、起動中であれば予備系からの完了通知の受信待ち状態に遷移し、予備系データベース管理部２−２からの通知を受信（Ｓ３６）する事でＮＶＭデータベース４−１，４−２への更新処理を完了させる。また、非運用状態であれば、予備系からの通知を待たずにＮＶＭデータベース４−１の更新処理を完了させる。
【００６４】
図７は、このＲＡＭデータベースからＮＶＭデータベースへの更新処理の状態遷移図である。同図を用いて前記更新処理を具体的に説明する。
【００６５】
本例では、データベース内のブロック数を５個として、それぞれに固有の番号（１〜５のブロック番号）を付し、各ブロックについてＲＡＭデータベースからＮＶＭデータベースへの更新状況、及び、ＲＡＭデータベースの更新の有無が（１）の状態になっていた場合について説明する。
【００６６】
運用系ＣＰＵユニット１１は、ＮＶＭデータベース４−１の更新処理を先頭のブロック１から開始し、予備系ＣＰＵユニット１２は、後方のブロック５より降順に更新処理を開始する（状態（２））。
【００６７】
このブロックの更新完了後、運用系ＣＰＵユニット１１は、所定の順序（本例ではブロック番号の昇順）に従い、次のブロックの更新処理を行う。同様に、予備系ＣＰＵユニット１２は、該運用系ＣＰＵユニット１１の順序と逆の順序（本例ではブロック番号の降順）に従い、次のブロックの更新処理を行う。即ち、運用系はブロック２、予備系はブロック４の処理に移行する。
【００６８】
運用系のブロック２はＲＡＭデータベース更新が“無”なので、ＮＶＭデータベースの
更新処理を行わず、ブロック３の更新処理に移行する（状態（３））。
【００６９】
次に運用系ＣＰＵユニット１１はブロック３の更新処理完了後、ブロック４の処理に移行する。しかし予備系ＣＰＵユニット１２が同一のブロック４のＮＶＭデータベースを更新中であるため、運用系ＣＰＵユニット１１はブロック４の更新を予備系側が完了するまで待機する（状態（４））。
【００７０】
予備系ＣＰＵユニット１２にてブロック４の更新が完了した後、運用系ＣＰＵユニット１１は、ブロック４の更新処理を開始し、予備系ＣＰＵユニット１２はブロック３の更新処理へ移行する（状態（５））。
【００７１】
上記更新処理を繰り返し、状態（６）のように運用系／予備系の全ブロックの更新が完了した時点で、ＲＡＭデータベース更新の有無（更新フラグ）をすべて無（ＯＦＦ）状態に設定し、ＲＡＭデータベースからＮＶＭデータベースへの更新処理が完了となる。
【００７２】
§４．装置立上げ時の処理
上記にてＲＡＭデータベースからＮＶＭデータベースへの更新処理に関して説明したが、ここでは保存したＮＶＭデータベースからの立上げ（起動）処理に関して説明する。図８は、この装置立上げ処理のフローチャートである。
【００７３】
電源の投入等により装置１０の立上げ（起動）を行う際には、先ず運用系のデータベース管理部２−１が、ＮＶＭデータベース４−１の正常性判定中であることを対向側ＣＰＵへ伝えるために、ＤＰＲＡＭ１３−１に正常性判定中である旨の情報を設定する（Ｓ４１）。
【００７４】
その後、先頭のブロック１から順にループし（Ｓ４２）、該ブロックに記憶されているデータから算出されたチェックサム値とヘッダ部分に格納されているチェックサム値を比較し、データベースの正常性を判定し（Ｓ４３）、判定結果とＲＡＭデータベースの更新時刻情報をＤＰＲＡＭ１３−１上に書き込む（Ｓ４４）。
【００７５】
判定が全ブロックについて完了したら、データベース管理部２−１は、ＤＰＲＡＭ１３−１上に判定完了を示す情報を書き込み（Ｓ４５）、対向側のＣＰＵユニット１２がＮＶＭデータベース４−２の判定中を行っているか否かをＤＰＲＡＭ１３−１にてチェックする（Ｓ４６）。
【００７６】
この運用系のステップ４１〜４６と並行して、予備系ＣＰＵユニット１２でも同様にデータベースの正常性を判定する。先ず、データベース管理部２−２が、ＮＶＭデータベース４−２の正常性判定中であることを対向側ＣＰＵへ伝えるために、ＤＰＲＡＭ１３−２に正常性判定中である旨の情報を設定する（Ｓ４７）。
【００７７】
その後、先頭のブロック１から順にループし（Ｓ４８）、該ブロックに記憶されているデータから算出されたチェックサム値とヘッダ部分に格納されているチェックサム値を比較し、データベースの正常性を判定し（Ｓ４９）、判定結果とＲＡＭデータベースの更新時刻情報をＤＰＲＡＭ１３−１上に書き込む（Ｓ５０）。
【００７８】
判定が全ブロックについて完了したら、データベース管理部２−１は、ＤＰＲＡＭ１３−１上に判定完了を示す情報を書き込み（Ｓ５１）、対向側のＣＰＵユニット１２がＮＶＭデータベース４−２の判定を行っているか否かをＤＰＲＡＭ１３−１にてチェックする（Ｓ５２）。
【００７９】
データベース管理部２−１，２−２は、それぞれステップ４６，５２の判定の結果、対向側のＣＰＵユニットがＮＶＭデータベースの判定を行っていなければ、自ＣＰＵユニット側のＮＶＭデータベースの内容に従って装置の起動処理を行う（Ｓ５３，Ｓ５４）。
【００８０】
一方、ステップ４６，５２のチェックにて対向側のＣＰＵがＮＶＭデータベースのチェックを行っている場合には、ＣＰＵユニット１１とＣＰＵユニット１２とで処理内容を変える。
【００８１】
ＣＰＵユニット１１では、ＣＰＵユニット１２のＮＶＭデータベースの正常性判定処理が完了したか否かを、ＤＰＲＡＭ１３−１上からチェックし（Ｓ５５）、完了まで待ち状態となる。ＣＰＵユニット１１のデータベース管理部２−１は、ＣＰＵユニット１２の正常性判定処理が完了後、先頭のブロックからループし（Ｓ５６）、対向側のチェック結果を取得する（Ｓ５７）。
【００８２】
データベース管理部２−１は、取得したＣＰＵユニット１２の結果とＣＰＵユニット１１の結果からブロック毎に判定を行い（Ｓ５８）、判定結果より処理を次のように分岐させる。両系ともに判定結果が正常であった場合（１）、無処理にて次のブロックの判定へ移行する。
【００８３】
また、対向側の判定結果が異常で、自ＣＰＵ側の判定結果が正常であった場合（２）、ＤＰＲＡＭ１３−１上から取得した対向側の更新時刻と自ＮＶＭデータベース４−１から取得した更新時刻を比較し（Ｓ５９）、一致していれば、対向側のＮＶＭデータベースへ該当するブロックをコピーする（Ｓ６０）。
【００８４】
不一致の場合、バックアップ後にＣＰＵユニットが差し替えられた等の理由により、異常状態（正しいバックアップデータでは無い）と判断し、次のブロックの処理へ移行する。
【００８５】
また、対向側の判定結果が正常で、自ＣＰＵ側の判定結果が異常であった場合（３）、ＤＰＲＡＭ３−１上から取得した対向側の更新時刻と自ＮＶＭデータベース４−１から取得した時刻情報を比較し（Ｓ６１）、一致していれば、対向側のＮＶＭデータベース４−２から自ＣＰＵユニット内のＮＶＭデータベース４−１へ該当するブロックをコピーする（Ｓ６２）。不一致の場合には、異常状態と判断し、次のブロックの処理へ移行する。
【００８６】
なお、この運用系ＣＰＵユニット１１のＮＶＭデータベース４−１から予備系ＣＰＵユニット１２のＮＶＭデータベース４−２へブロックのデータをコピーする処理は、互いのＣＰＵを介してデータを授受するものでも良いし、データベース管理部２−１がＤＰＲＡＭ１３−１に書き込むと共にデータベース管理部２−２へコピーの命令を通知し、この命令に従いデータベース管理部２−２がＤＰＲＡＭ１３−２から読み出してＮＶＭデータベース４−２に書き込むものでも良い。
【００８７】
同様に予備系ＣＰＵユニット１２のＮＶＭデータベース４−２から運用系ＣＰＵユニット１１のＮＶＭデータベース４−１へブロックのデータをコピーする処理は、互いのＣＰＵを介してデータを授受するものでも良いし、データベース管理部２−１がデータベース管理部２−２へコピーの命令を通知し、この命令に従いデータベース管理部２−２が、当該データをＤＰＲＡＭ１３−２に書き込み、データベース管理部２−１がＤＰＲＡＭ１３−１から読み出してＮＶＭデータベース４−１に書き込むものでも良い。
【００８８】
また、両方の判定結果が異常であった場合（４）、無処理にて次のブロックの判定へ移行する。
【００８９】
ステップ５６〜６２の処理を全ブロックにて完了したら、ＣＰＵユニット１２へ判定結果を通知する（Ｓ６３）。
【００９０】
一方、ステップ５２の判定処理にて対向側チェック中であった場合、ＣＰＵユニット１２では、Ｗａｉｔ状態に遷移し（Ｓ６４）、ＣＰＵユニット１１からの判定結果を待つ。そしてＣＰＵユニット１１から判定結果を受信して（Ｓ６５）処理を完了させる。
【００９１】
次に、装置１０の起動の際、ＮＶＭデータベースが図９に示す状態であった場合に、ステップ５８〜６２によってどのような処理を実施するかを具体的に説明する。
【００９２】
まず、図９（１）のパターンとして、両系のＮＶＭデータベースの全ブロックが全て正常状態であった場合（図７（６）の状態で装置１０の電源が断した場合）には、両系のデータベースともに正常であるので、コピー処理は実施せずに立上げ処理を行う。
【００９３】
また、図９（２）のように各データベースに異常が検出された場合（図７（５）の状態で装置１０の電源が断した場合）に関して説明する。図７（５）では、ＣＰＵユニット１１がブロック４を更新中、ＣＰＵユニット１２がブロック３を更新中であったため、立上げ時の判定にて異常が検出される。ブロック３に着目すると、ＣＰＵユニット１２側が異常状態で、ＣＰＵユニット１１側は正常状態である。さらに、ＣＰＵユニット１１とＣＰＵユニット１２とでＲＡＭデータベースの更新時刻が一致していることから、ＣＰＵユニット１１側のブロック３をＣＰＵユニット１２側へコピーする（Ｓ６０）。また、ブロック４では、ＣＰＵユニット１１側が異常でＣＰＵユニット１２側が正常であり、ＲＡＭデータベースの更新時刻が一致しているので、ＣＰＵユニット１２側からＣＰＵユニット１１側に対して、コピーを実施する（Ｓ６２）ことで、正常なＮＶＭデータベースにて復旧し可能となる（Ｓ５３，Ｓ５４）。
【００９４】
ただし、図９（３）のように、ＣＰＵユニット１１とＣＰＵユニット１２とでＲＡＭデータベースの更新時刻に差分がある場合には、ブロック毎のデータは正常であっても、ブロック間の関連性に異常が生じる可能性があるため、コピー処理を実施しない。この場合には、データベースの異常状態にて立上げ処理を行う（Ｓ５３，Ｓ５４）。例えば、ＬＥＤ等の表示手段（不図示）で異常を表示して待機する、或いはデータベースの異常を所定の端末（使用者のパソコン等）に通知して待機する。
【００９５】
§５．ＮＶＭデータベース更新中に異常が生じた場合の処理
図１０は、ＮＶＭデータベース更新中に片系のＣＰＵに異常が生じた場合の処理シーケンスを示す。
【００９６】
ＣＰＵの接続状態を監視している接続監視部８−１，８−２が、対向側ＣＰＵの異常を検出した際、データベース管理部２−１，２−２へＣＰＵ間接続の断通知を行う（Ｓ７１）。
通知を受信したデータベース管理部２−１，２−２は、冗長構成での運用を単独（１重化）構成となったことを認識する（Ｓ７３）。
【００９７】
この１重化構成と認識した場合にデータベース管理部２−１，２−２は、図６にて説明したステップ３５，３８の対抗側ＣＰＵのチェックや、ステップ２２，３９の対抗側への通知、ステップ２８，３６の対抗側からの情報の受信を省略し、片側のユニットのみでＮＶＭデータベースの更新処理を完了させる。
【００９８】
実際に図１１，１２にてＮＶＭデータベースの更新中に片系のＣＰＵに異常が発生した
場合の処理を説明する。
図１１では、図７（３）の状態の時に運用系のＣＰＵに何らかの異常が発生した場合の処理遷移図を示す。
【００９９】
図１１（１）の前状態では、図７（３）の状態となっており、この状態から運用系のＣＰＵに異常が発生した場合には、予備系のＣＰＵのみにて更新処理を続行することで、全ブロックの更新処理を実施する（状態（２）〜（４））。この際、予備系であった状態を運用系状態とし、１重化構成にて装置を運用する。
【０１００】
図１２でも同様に、図７（３）の状態で予備系のＣＰＵに何らかの異常が発生した場合の処理遷移図をしめす。図１２（１）の前状態では図７（３）の状態と同じになっており、この状態から予備系のＣＰＵに異常が発生した場合にも、運用系の全ブロックの更新処理を行い（状態（２）〜（４））、１重化構成にて装置を運用する。
【０１０１】
以上のように本実施形態によれば、冗長化されたＣＰＵユニットにおいてＮＶＭデータベースを更新する際、各ＣＰＵユニットで該ＮＶＭデータベースの異なるブロックを更新することで、この更新処理中に障害が発生してもデータベースの内容を保証できるようにしつつ、各ＣＰＵユニットで同時にＮＶＭデータベースの更新処理を行うことで更新時間の短縮化を図っている。
【０１０２】
〈その他の実施形態〉
本発明は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。
例えば、以下に付記した構成であっても上述の実施形態と同様の効果が得られる。また、これらの構成要素は可能な限り組み合わせることができる。
【０１０３】
（付記１）
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する運用系制御部と、
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する予備系制御部とを備えて冗長構成とした情報処理装置のデータベースの更新方式であって、
前記運用系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新し、
この更新処理と並行して、
前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新するデータベースの更新方式。（１）
【０１０４】
（付記２）
前記運用系制御部が、前記第１の記憶部のデータベースの各エリアについて前記更新後に変更されたか否かの情報を記憶する第３の記憶部と、各エリアの変更を検出した場合に前記第三の記憶部に変更があった旨の情報を記憶させるブロック管理部を備え、
同じく予備系制御部が、前記第１の記憶部のデータベースの各エリアについて前記更新後に変更されたか否かの情報を記憶する第３の記憶部と、各エリアの変更を検出した場合に前記第三の記憶部に変更があった旨の情報を記憶させるブロック管理部を備え、
前記運用系制御部及び予備系制御部のデータベース管理部が、それぞれ前記第３の記憶
部を参照し、変更があったエリアのみ前記更新を行う付記１に記載のデータベース更新方式。（２）
【０１０５】
（付記３）
前記運用系制御部及び予備系制御部の一方において、第２の記憶部のデータベースに記憶されている設定情報の誤りを検出した場合、前記運用系制御部及び予備系制御部の他方における第２の記憶部のデータベースの設定情報に基づいて前記誤りを検出した設定情報を更新する付記１又は２に記載のデータベースの更新方式。（３）
【０１０６】
（付記４）
前記データベース管理部が、前記第１の記憶部のデータベースに基づいて第２の記憶部のデータベースを更新する際に、前記設定情報の誤り検出用の冗長ビットを前記第２の記憶部のデータベースに記憶させ、
前記情報処理装置の起動時に、前記データベース管理部が前記冗長ビットを参照して前記設定情報の誤り検出を行う付記３に記載のデータベースの更新方式。
【０１０７】
（付記５）
前記運用系制御部及び予備系制御部の一方において、前記データベース管理部が、前記第１の記憶部のデータベースに基づいて第２の記憶部のデータベースを更新する際に、前記運用系制御部及び予備系制御部の他方における第２の記憶部のデータベースを特定する識別情報を自身の第２の記憶部のデータベースに記憶し、
前記の設定情報の誤りを検出した際に、前記データベース管理部が、自身のデータベースに記憶されている識別情報と他方のデータベースを特定する識別情報とを比較し、当該他方のデータベースが前回の更新を反映させたデータベースであると判定した場合に、前記他方のデータベースの設定情報に基づいて前記誤りを検出した設定情報を更新する付記３又は４に記載のデータベースの更新方式。
【０１０８】
（付記６）
前記運用系制御部のデータベース管理部が、前記データベースの複数のエリアを所定の順番で更新する場合に、
前記予備系制御部のデータベース管理部が、前記データベースの複数のエリアを前記順番と逆の順番で更新する付記１〜５の何れかに記載のデータベースの更新方式。
【０１０９】
（付記７）
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する運用系制御部と、
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する予備系制御部とを備えて冗長構成とした情報処理装置が実行するデータベースの更新方法であって、
前記運用系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新するステップと、
このデータベースを更新するステップと並行して、
前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新するステップを含むデータベースの更新方法。（４）
【０１１０】
（付記８）
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する運用系制御部と、
設定情報を記憶するデータベースが構築された第１の記憶部、該データベースをバックアップする第２の記憶部、及び前記第１の記憶部のデータベースに基づいて前記第２の記憶部のデータベースを更新するデータベース管理部を有する予備系制御部とを備えて冗長構成とした情報処理装置にて実行されるデータベースの更新プログラムであって、
前記運用系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを複数のエリアに分け、該エリア毎に前記第２の記憶部のデータベースを更新するステップと、
このデータベースを更新するステップと並行して、
前記予備系制御部のデータベース管理部が、前記第１及び第２の記憶部のデータベースを前記運用系制御部と同じ複数のエリアに分け、前記運用系制御部が更新中のエリアと異なるエリア毎に前記第２の記憶部のデータベースを更新するステップとを行わせるデータベースの更新プログラム。（５）
【図面の簡単な説明】
【０１１１】
【図１】本発明におけるデータベースの更新方式の概略図
【図２】ブロック管理テーブル
【図３】データベース構成の説明図
【図４】ＤＰＲＡＭの説明図
【図５】処理フロー図（ＲＡＭデータベースの更新）
【図６】処理フロー図（ＲＡＭデータベースからＮＶＭデータベースへの更新）
【図７】ＲＡＭデータベースからＮＶＭデータベースへの更新処理時の状態遷移図
【図８】処理フロー図（装置の起動処理）
【図９】装置起動時のデータベース状態
【図１０】処理フロー図（ＮＶＭデータベース更新中の片系ＣＰＵ異常発生時）
【図１１】ＮＶＭデータベース更新中の片系ＣＰＵ異常状態時の状態遷移図
【図１２】ＮＶＭデータベース更新中の片系ＣＰＵ異常状態時の状態遷移図
【図１３】従来のデータベース更新方式のイメージ図
【符号の説明】
【０１１２】
１０  Ｌａｙｅｒ２スイッチ装置
１１  運用系制御部
１２  予備系制御部
１−１，１−２    ＣＰＵ
２−１，２−２    データベース管理部
３−１，３−２    ＲＡＭデータベース
４−１，４−２    ＮＶＭデータベース
８−１，８−２    接続監視部
９−１，９−２    ブロック管理テーブル
１３−１，１３−２      ＤＰＲＡＭ
【図１】
2005128629.tif 000003
【図２】
2005128629.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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