(57)【要約】【課題】画像処理部に備えるＣＰＵからローカルバスに接続されたデバイスに対してリード動作を行う場合に生じやすいハザードを回避し、ＣＰＵが安定した制御動作を行うことにより高画質のカラー画像を形成することができる画像形成装置を提供する。【解決手段】入力されたデータに画像処理を施す複数のデバイスを有する画像形成装置において、複数のデバイスを制御する中央処理装置と、中央処理装置から複数のデバイスそれぞれへのアクセス要求を、アクセス要求がなされたそれぞれのデバイスに取り次ぐとともに、該アクセス要求のうちのリード要求に対しては、リード要求がなされたデバイスから出力されたデータを該中央処理装置へ取り次ぐタイミングを調整するタイミング調整部５５を具備した集積回路４０，５０，６０と、を備えた。【選択図】図８
2005004265.tif 000002
【特許請求の範囲】
【請求項１】
入力されたデータに画像処理を施す複数のデバイスを有し、該画像処理が施されたデータによる画像を形成する画像形成装置において、
前記複数のデバイスを制御する中央処理装置と、該中央処理装置から該複数のデバイスそれぞれへのアクセス要求を、アクセス要求がなされたそれぞれのデバイスに取り次ぐとともに、該アクセス要求のうちのリード要求に対しては、リード要求がなされたデバイスから出力されたデータを該中央処理装置へ取り次ぐタイミングを調整するタイミング調整部を具備した集積回路と、を備えたことを特徴とする画像形成装置。
【請求項２】
前記タイミング調整部は、前記アクセス要求がなされたデバイスを選択する選択信号に基づいて前記タイミングを調整することを特徴とする請求項１記載の画像形成装置。
【請求項３】
前記タイミング調整部は、前記選択信号に基づいて前記リード要求に応じたデータに所定の遅延を与えることを特徴とする請求項２記載の画像形成装置。
【請求項４】
前記タイミング調整部は、前記リード要求がなされたデバイスから該リード要求に応じたデータが出力されるタイミングに合わせてイネーブル信号を発出し、前記タイミングを調整することを特徴とする請求項１記載の画像形成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力されたデータに画像処理を施す複数のデバイスを有し、画像処理が施されたデータによる画像を形成する画像形成装置に関する。
【０００２】
【従来の技術】
近年、パーソナルコンピュータの普及、ネットワーク化の進展などに伴い、記録媒体に画像を形成する画像形成装置の高速化、高画質化に対する要求が高まっている。また、昨今は、デジタルカメラの普及なども手伝って、カラー化が促進され、形成されるカラー画像の画質に対する要求もますます厳しくなっている。
【０００３】
プリンタや複写機など電子写真方式を用いた画像形成装置においても、画像データに色変換、ガンマ補正などの画像処理を施す際の制御や、画像処理された画像データに基づくトナー像形成に必要な帯電電圧、露光光量、現像バイアス電圧などの画像形成条件を調整する制御など、画像形成装置における制御系の負荷がますます増大している。このため、ＣＰＵ、ＲＡＭ、ＲＯＭなどを備えたプロセッサーや、各種のＡＳＩＣ（Ａｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）など制御系に用いる半導体装置の処理能力の向上が急務となっている。
【０００４】
近年半導体装置を製造するプロセス技術の進歩により、１つのデバイスに盛り込むことが可能な機能の数は増加傾向にある。しかし、画像形成装置の制御系に要求される機能の数も増加しているため、画像形成装置全体に使用されるデバイス数は減少していない。
【０００５】
画像形成装置の制御系に使用されるデバイスは、ＣＰＵ制御バスに接続されて動作するのが一般的であるが、▲１▼ＣＰＵ制御バスの負荷を軽減する必要性、▲２▼異なるタイミング体系を整合させる必要性、▲３▼別個の基板に搭載されたときの影響を回避する必要性から、ＣＰＵ制御バスからＡＳＩＣを介して分離された専用バス（ローカルバス）にデバイスを接続するケースが多くなっている。
【０００６】
例えば、画像形成装置の各種制御を行うメイン制御部のＣＰＵと、そのＣＰＵの制御下でＣＰＵバスを介して接続された、制御プログラムを格納するＲＯＭ、使用者情報、使用履歴等を情報として記憶する不揮発性メモリなどのうち、不揮発性メモリを、データメモリを内蔵したＡＳＩＣを介して接続することにより、不揮発性メモリにおける情報更新処理に伴うＣＰＵの負荷軽減を図り、パフォーマンスの低下を抑止したものがある（特許文献１参照）。
【０００７】
また、ＰＣＩ（Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）やＡＧＰ（Ａｃｃｅｌａｒａｔｅｄ  Ｇｒａｐｈｉｃ  Ｐｏｒｔ）などのバスを用いる画像形成装置において、チップセット経由のＰＣＩは、パフォーマンスが低いのでチップセットのＮＢとＡＳＩＣとをグラフィック表示の専用ポートであるＡＧＰを用いて接続し、ＣＰＵとエンジン部との間で授受される画像データを切り替え制御するものがある（特許文献２参照）。
【０００８】
図１は、従来から用いられているローカルバスを用いないプロセッサシステムの一例を示す図である。
【０００９】
図１に示すように、ＣＰＵ１ａ−１には、ＣＰＵ制御バス１ａ−４を介して、ＲＯＭ１ａ−２、ＲＡＭ１ａ−３、ＣＰＵ周辺ＡＳＩＣ１ａ−５、デバイスＡ１ａ−７、デバイスＢ１ａ−８が直接接続されており、これらの各入出力装置は、ＣＰＵ１ａ−１が直接制御するように構成されている。したがって、ＣＰＣ１ａ−１は、各入出力装置の処理動作にあわせて動作するため、処理効率が低下してしまう。
【００１０】
図２は、ローカルバスを用いたプロセッサシステムの一例を示す図である。
【００１１】
図２に示すように、デバイスＡ１ｂ−７およびデバイスＢ１ｂ−８が接続されるローカルバス１ｂ−６を設け、ローカルバス１ｂ−６とＣＰＵ１ｂ−１との間に、周辺ＡＳＩＣ１ｂ−５が配置される。
【００１２】
周辺ＡＳＩＣ１ｂ−５により生成されたローカルバス１ｂ−６により、デバイスＡ１ｂ−７およびデバイスＢ１ｂ−８がＣＰＵ制御バス１ｂ−４から分離され、ＣＰＵ１ｂ−１の負荷が軽減される。
【００１３】
図３は、ローカルバス生成回路の一例を示す図である。
【００１４】
図３に示すローカルバス生成回路は、ＣＰＵ１ｂ−１に接続される、アドレスバス（ＡＤＤＲ１０：０）１０１、データバス（ＤＡＴＡ７：０）１１３、およびリード信号入力（ＲＤ−Ｎ）１０２とシステムクロック（ＸＩＮ）１００とライト信号入力（ＷＲ−Ｎ）１１４とを有する制御バスと、入出力用のセル（ＩＯｃｅｌｌ）４０と、内部回路５０と、入出力用のセル（ＩＯｃｅｌｌ）６０と、複数のデバイスに接続される、ローカルバス用アドレスバス（ＬＢＡ６：０）１０８、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０、ローカルバス用リード信号出力（ＬＢＲＤ−Ｎ）１０９、およびローカルバス用ライト信号出力（ＬＢＷＲ−Ｎ）と、を備えている。
【００１５】
内部回路５０は、アドレスバス（ＡＤＤＲ１０：０）１０１上の信号をデコードするデコーダ５１と、デコードされて出力された、チップセレクト信号（ｃｓ−ｌｂｕｓ，ｃｓ−ｘｘ，ｃｓ−ｎｎ）およびローカルバス用データバス１１０からの信号が入力される３つのＡＮＤ回路並びに３つのＡＮＤ回路に接続されたＯＲ回路を有し、入出力用のセル１０を介してデータバス（ＤＡＴＡ７：０）に選択されたデータを出力するセレクタ５２と、反転されたリード信号入力（ＲＤ−Ｎ）１０２およびシステムクロック（ＸＩＮ）１００により動作する２段構成のＤ形ＦＦ回路並びに２段構成のＤ形ＦＦ回路の出力を反転させるＮＯＴ回路を有し、ローカルバス用データバスから入力されたデータをデータバス（ＤＡＴＡ７：０）１１３へ出力するためのイネーブル信号を出力する第１の遅延回路５３と、反転されたライト信号入力（ＷＲ−Ｎ）１１４およびシステムクロック（ＸＩＮ）１００により動作するＤ形ＦＦ回路およびＤ形ＦＦ回路の出力の有効期間と反転されたライト信号入力（ＷＲ−Ｎ）１１４の有効期間双方の何れかを出力するＯＲ回路を有する第２の遅延回路５４と、アドレスバス（ＡＤＤＲ１０：０）１０１上の信号およびデコードされて出力された、チップセレクト信号（ｃｓ−ｌｂｕｓ）双方により動作し、入出力用のセル（ＩＯｃｅｌｌ）６０を介してローカルバス用アドレスバス１０８にアドレスを出力するＡＮＤ回路５７と、チップセレクト信号（ｃｓ−ｌｂｕｓ）１０７および第２の遅延回路５４の出力信号双方により動作し、データバス（ＤＡＴＡ７：０）１１３からローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０に出力されるデータのイネーブル信号を出力するＮＡＮＤ回路５６ａと、チップセレクト信号（ｃｓ−ｌｂｕｓ）１０７および反転されたリード信号入力（ＲＤ−Ｎ）１０２双方により動作し、ローカルバス用リード信号１０９を出力するＮＡＮＤ回路５６ｂと、チップセレクト信号（ｃｓ−ｌｂｕｓ）１０７および反転されたライト信号入力（ＷＲ−Ｎ）１１４双方により動作し、ローカルバス用ライト信号を出力するＮＡＮＤ回路５６ｃと、を備えている。
【００１６】
ここで、第２の遅延回路５４にＯＲ回路を用いるのは、ローカルバス用イネーブル信号（ｌｄｂ−ｅｎ）１１８の有効期間をライト信号（ｗｒ）１１６の有効期間より広げるためである。
【００１７】
図４は、ローカルバス生成回路の動作タイミングを示すタイミングチャートである。
【００１８】
図４において、最上段は、システムクロック（ＸＩＮ）１００、第２段は、アドレスバス（ＡＤＤＲ１０：０）１０１、第３段は、リード信号入力（ＲＤ−Ｎ）１０２、以下順に、第１の遅延回路５３内における内部リード信号（ｒｄ）１０３、システムクロック立下りエッジ同期内部リード信号（ｄｒｄ−ｎ）１０４、システムクロック立上がりエッジ同期リード信号（ｄｒｄ−ｐ）１０５、および第１の遅延回路５３から出力されるＣＰＵデータバス用のイネーブル信号（ｄ−ｅｎｌ）１０６、セレクタ５２へ入力される内部チップセレクト信号（ｃｓ−ｌｂｕｓ）１０７、ローカルバス用アドレスバス（ＬＢＡ６：０）１０８、ローカルバス用リード信号出力（ＬＢＲＤ−Ｎ）１０９、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０、セレクタ５２に入力されるデータ（ｏｄ−ｌｂｕｓ７：０）１１１、セレクタ５２から出力されるデータ（ｄ−ｏ７：０）１１２、ＣＰＵデータバス（ＤＡＴＡ７：０）１１３、ライト信号入力（ＷＲ−Ｎ）１１４、ＣＰＵデータバスからの入力データ（ｄ−ｉ７：０）１１５、第２の遅延回路５４内の内部ライト信号（ｗｒ）１１６、システムクロック立上りエッジ同期内部ライト信号（ｄｗｒ−ｐ）１１７、第２の遅延回路５４から出力される信号（ｌｂｄ−ｅｎ）１１８、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）用のイネーブル信号（ｌｂｄ−ｅｎｌ）１１９を示す。
【００１９】
図２に示したＣＰＵ１ｂ−１がローカルバス１ｂ−６に接続されたデバイス１ｂ−７、１ｂ−８に対してリード動作を行うときは、アドレスバス（ＡＤＤＲ１０：０）１０１でアドレスを指定した後、リード信号（ＲＤ−Ｎ）１０２をアサートする。すると、対象となるアドレスの指定によって、ローカルバス用アドレスバス（ＬＢＡ６：０）１０８およびローカルバス用リード信号（ＬＢＲＤ−Ｎ）がアサート１２０され、ローカルバスに接続されたデバイス１ｂ−７、１ｂ−８は、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０へデータを出力する。このデータは入出力用のセル（ＩＯｃｅｌｌ）６０を介して出力データ（ｏｄ−ｌｂｕｓ７：０）１１１としてセレクタ５２に入力１２１され、セレクタ５２は、ＣＰＵデータバスへの入力データ（ｄ−ｏ７：０）１１２を出力し、出力されたデータ（ｄ−ｏ７：０）１１２は、入出力用のセル（ＩＯｃｅｌｌ）４０を介してデータ（ＤＡＴＡ７：０）１１３として取り込まれ、ＣＰＵ１ｂ−１は、リードデータを得る。
【００２０】
次に、ＣＰＵがローカルバスに接続されたデバイスに対してライト動作を行うときは、アドレスバス（ＡＤＤＲ１０：０）１０１でアドレスを指定した後、ライト信号（ＷＲ−Ｎ）１１４をアサートする。すると、対象となるアドレスの指定によって、ローカルバス用アドレスバス（ＬＢＡ６：０）１０８およびローカルバス用ライト信号出力（ＬＢＷＲ−Ｎ）がアサートされる。ローカルバスに接続されたデバイスは、ＣＰＵデータバスの出力データ（ＤＡＴＡ７：０）１１３、すなわち出力データ（ｄ−ｉ７：０）１１５が、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）のイネーブル信号（ｌｂｄ−ｅｎｌ）１１９により活性化１２２されたときに、入出力用のセル（ＩＯｃｅｌｌ）６０を介してデータを取り込む。
【００２１】
一方、データ入力信号を遅延させることができる複数の遅延回路を備え、それら複数の遅延回路のうちの何れかをセレクタで選択することにより、データの遅延時間を可変にする可変遅延回路は、広く知られているが、その場合にゲートの遅延時間以下の分解能で遅延時間を設定できないという欠点があるので、その欠点を、クロック信号の周期に比した遅延時間をもつ複数の経路を切り替えることにより所望する任意の分解能をもち、遅延時間や分解能の精度のよい可変遅延時間を得ることができるようにした技術がある（特許文献３参照）。
【００２２】
しかしながら、この技術では、例えばローカルバスに接続されたデバイスから出力されるデータの遅延に伴って発生するハザードを回避する技術については考慮されていない。
【００２３】
図５は、ＣＰＵがローカルバス上の高速デバイスに対してリード動作を行う場合のローカルバス生成回路の動作タイミングを示すタイミングチャートである。
【００２４】
図５の各段に示す記号は、図４で説明したものと同じであり、ここでは説明を省略する。
【００２５】
アドレスバス（ＡＤＤＲ１０：０）１０１により、アドレスが指定され、ローカルバス用リード信号出力（ＬＢＲＤ−Ｎ）１０９がアサートされると、ローカルバスに接続されたデバイスＡは、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）へデータを出力１２４する。このとき、デバイスＡは、高速デバイスであることから、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０へ有効データが出力されるまでの遅延時間（ｔｄｄ）は小さい１２５。
【００２６】
このため、図２に示すＣＰＵ周辺ＡＳＩＣ１ｂ−５は、ＣＰＵ制御バス１ｂ−４にデータを出力するためのイネーブル信号（ｄ−ｅｎｌ）がアサート１２６されるまでに、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０の有効データをＣＰＵ制御バス１ｂ−４に出力することができる。
【００２７】
図６は、ＣＰＵがローカルバス上の低速デバイスに対してリード動作を行う場合のローカルバス生成回路の動作タイミングを示すタイミングチャートである。
【００２８】
図６に示す各段に示す記号は、図４で説明したものと同じであり、ここでは説明は省略する。
【００２９】
アドレスバス（ＡＤＤＲ１０：０）１０１により、アドレスが指定され、ローカルバス用リード信号出力（ＬＢＲＤ−Ｎ）１０９がアサートされると、ローカルバスに接続されたデバイスＡは、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０へデータを出力する。このとき、デバイスＢは、低速デバイスであることから、ローカルバス用リード信号出力（ＬＢＲＤ−Ｎ）１０９がアサートされてからローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０へ有効データが出力されるまでの遅延時間（ｔｄｄ）は大きい１２７。
【００３０】
したがって、図２に示すＣＰＵ周辺ＡＳＩＣ１ｂ−５は、ＣＰＵ制御バス１ｂ−４にデータを出力するためのイネーブル信号（ｄ−ｅｎｌ）１０６がアサート１２８されるまでに、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０の有効データをＣＰＵ制御バス１ｂ−４に出力することができない。したがって、内部データである“Ｌ”を一瞬出力１２９した後に、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０の有効データがＣＰＵ制御バス１ｂ−４に出力される。
【００３１】
このように、ローカルバスに低速デバイスが接続されていると、ＣＰＵ制御バス１ｂ−４にデータを出力するためのイネーブル信号（ｄ−ｅｎｌ）がアサート１２８されるまでにローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０に有効データを出力することができないため、ＣＰＵ制御バス１ｂ−４の出力データが短い周期で変化してしまう。
【００３２】
また、ローカルバス１ｂ−６に接続されたデバイスのローカルバス用リード信号出力（ＬＢＲＤ−Ｎ）１０９がアサートされてから有効データがローカルバス１ｂ−６に出力されるまでの遅延時間によっては、ハザードと呼ばれる数ナノ秒のパルスが発生し、輻射ノイズの増加、グランドバウンスの増加、ひいてはデバイスの誤動作を生じせしめる恐れもある。
【００３３】
【特許文献１】
特開２００２−３３７４０２（段落番号００１６〜段落番号００１８、図１、図２）
【００３４】
【特許文献２】
特開２００３−８７４４３（段落番号００１０〜段落番号００３７、図１、図２）
【００３５】
【特許文献３】
特開平９−４６１９７号公報（段落番号０００２〜段落番号００３６、図１〜図７）
【００３６】
【発明の解決しようとする課題】
本発明は、上記の事情に鑑み、画像処理部に備えるＣＰＵからローカルバスに接続されたデバイスに対してリード動作を行う場合に生じやすいハザードを回避し、ＣＰＵが安定した制御動作を行うことにより高画質の画像を形成することができる画像形成装置を提供することを目的とする。
【００３７】
【課題を解決するための手段】
上記の目的を達成する本発明の画像形成装置は、入力されたデータに画像処理を施す複数のデバイスを有し、該画像処理が施されたデータによる画像を形成する画像形成装置において、
上記複数のデバイスを制御する中央処理装置と、該中央処理装置から該複数のデバイスそれぞれへのアクセス要求を、アクセス要求がなされたそれぞれのデバイスに取り次ぐとともに、該アクセス要求のうちのリード要求に対しては、リード要求がなされたデバイスから出力されたデータを該中央処理装置へ取り次ぐタイミングを調整するタイミング調整部を具備した集積回路と、を備えたことを特徴とする。
【００３８】
このように、リード要求がなされたデバイスからデータが出力された後に中央処理装置へそのデータを取り次ぐタイミングを調整するタイミング調整部を備えるので、デバイスにデータが出力される前に取り次がれることによって生じるハザードを回避することができる。
【００３９】
ここで、上記タイミング調整部は、上記アクセス要求がなされたデバイスを選択する選択信号に基づいて上記タイミングを調整することが好ましい。
【００４０】
このように、デバイスを選択する選択信号、たとえばアドレスにより、選択されたデバイスの処理速度がわかるので、タイミングを調整することが容易である。
【００４１】
また、上記タイミング調整部は、上記選択信号に基づいて上記リード要求に応じたデータに所定の遅延を与えることが好ましい。
【００４２】
このように、デバイスを選択する選択信号、たとえばアドレスにより、入力データをシフトすることや、予め遅延時間がわかっている複数の回路の何れかを選択することにより、タイミング調整が確実になる。
【００４３】
また、上記タイミング調整部は、上記リード要求がなされたデバイスから該リード要求に応じたデータが出力されるタイミングに合わせてイネーブル信号を発出し、上記タイミングを調整してもよい。
【００４４】
このように、リード要求に応じたデータが出力されるタイミングに合わせてイネーブル信号を出力すればハザードの発生を確実に回避することができる。
【００４５】
【発明の実施の形態】
以下に、本発明の画像形成装置の実施形態について説明する。
【００４６】
図７は、本発明の画像形成装置の実施形態を示す複写機の概略構成図である。
【００４７】
図７に示す複写機１は、原稿を読み取り画像信号を出力する画像読み取り部３と、画像読み取り部３で読み取られた画像信号をＡ／Ｄ変換し、画像処理を施して画像データを出力する画像制御部７と、画像制御部７で画像処理が施された画像データに基づいて記録媒体上に定着トナー像を形成する画像形成部４と、画像読み取り部３に原稿を送出する原稿自動送出機構５とを備えている。
【００４８】
画像読み取り部３は、原稿が載置されるプラテンガラス６と、プラテンガラス６を挟んで原稿面と対向し、原稿からの反射光の光路を曲げる第１走行ミラー８と、第１走行ミラー８からの光路を折り返す第２走行ミラー９と、第２走行ミラー９の光路上に配置された結像レンズにより結像された原稿画像を受光し、光電変換するＣＣＤセンサ１０とを備えている。
【００４９】
画像制御部７は、複数のデバイスと、複数のデバイスを制御する中央処理装置と、その中央処理装置から複数のデバイスそれぞれへのアクセス要求を、アクセス要求がなされたそれぞれのデバイスに取り次ぐとともに、そのアクセス要求のうちのリード要求に対しては、リード要求がなされたデバイスから出力されたデータをその中央処理装置へ取り次ぐタイミングを調整するタイミング調整部を具備した周辺ＡＳＩＣとを備え、複数のデバイスは、中央処理装置の制御下において、ＣＣＤセンサ１０により光電変換された画像信号をデジタル変換した画像データに色分解処理、ガンマ補正などを施し、さらに、パルス幅変調を行って画像信号を出力する。
【００５０】
画像形成部４は、画像制御部７から出力された画像信号に基づいてレーザ光を発光するレーザ出力装置やそのレーザ光を、所定の範囲を走査する光に変換するポリゴンミラーを備えた光書き込み部１４と、感光体ドラム１１と、感光体ドラム１１の外周上に配置され、感光体ドラム１１を帯電させる帯電器１３、帯電した感光体ドラム１１に光書き込み部１４からのレーザ光が照射されて形成された静電潜像をトナーで現像し感光体ドラム１１上にトナー像を形成する現像器１５、感光体ドラム１１上に形成されたトナー像を用紙に転写する転写器１６、および用紙に転写後、感光体ドラム１１上に残留するトナーをクリーニングするトナークリーナ１２と、用紙搬送機構２３を経由して転写器１６に送られる用紙が収納された、大容量の用紙カセット１９および異なるサイズの少容量の用紙カセット１７と、転写器１６によりトナー像が転写された用紙を搬送する用紙搬送路２０と、トナー像が転写された用紙を加熱および加圧して用紙上にトナー像を定着させる定着器２１と、トナー像が定着され画像が形成された用紙を排出する排紙トレイ１８とを備えている。
【００５１】
ここで、本実施形態は、複写機に基づいて説明したが、複写機に限定する必要はなく、プリンタやファクシミリであってもよい。また本実施形態の複写機の画像形成部は、直接転写方式を採用しているが、直接転写方式に限定する必要はなく中間転写体を用いた間接転写方式のものであっても、さらに感光体ドラムを複数備えるタンデム式のものであっても適用される。また、本実施形態の画像形成装置は、トナーを用いた電子写真方式の画像形成装置に限定する必要はなく、インクを用いた画像形成装置であっても適用される。
【００５２】
次に、本実施形態の画像制御部７に用いられ、画像処理部で行われる画像処理を制御する中央処理装置と、画像処理を行う複数のデバイスとの関係について説明する。
【００５３】
本実施形態の画像制御部７の構成要素である中央処理装置、制御バス、複数のデバイス、本発明の集積回路に相当する周辺ＡＳＩＣ、およびローカルバスの接続形態は、図２において説明したものと同じであることから、説明は省略し、相違する周辺ＡＳＩＣ１ｂ−５、およびローカルバス１ｂ−６について説明する。
【００５４】
図８は、本実施形態の周辺ＡＳＩＣおよびローカルバスからなるローカルバス生成回路を示す図である。
【００５５】
図８に示すローカルバス生成回路は、ＣＰＵ１ｂ−１に接続される、アドレスバス（ＡＤＤＲ１０：０）１０１、データバス（ＤＡＴＡ７：０）１１３、およびリード信号入力（ＲＤ−Ｎ）１０２とシステムクロック（ＸＩＮ）１００とライト信号入力（ＷＲ−Ｎ）１１４とを有する制御バスと、入出力用のセル（ＩＯｃｅｌｌ）４０と、内部回路５０と、入出力用のセル（ＩＯｃｅｌｌ）６０と、複数のデバイスに接続される、ローカルバス用アドレスバス（ＬＢＡ６：０）１０８、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０、ローカルバス用リード信号出力（ＬＢＲＤ−Ｎ）１０９、およびローカルバス用ライト信号出力（ＬＢＷＲ−Ｎ）と、を備えている。
【００５６】
内部回路５０は、アドレスバス（ＡＤＤＲ１０：０）１０１上の信号をデコードするデコーダ５１と、デコードされて出力された、チップセレクト信号（ｃｓ−ｌｂｕｓ，ｃｓ−ｘｘ，ｃｓ−ｎｎ）およびローカルバス用データバス１１０からの信号が入力される３つのＡＮＤ回路および３つのＡＮＤ回路に接続されたＯＲ回路を有し、入出力用のセル１０を介してデータバス（ＤＡＴＡ７：０）に選択されたデータを出力するセレクタ５２と、反転されたリード信号（ＲＤ−Ｎ）１０２およびシステムクロック（ＸＩＮ）１００により動作する２段構成のＤ形ＦＦ回路並びに２段構成のＤ形ＦＦ回路の出力を反転させるＮＯＴ回路を有し、ローカルバス用データバスから入力されたデータをデータバス（ＤＡＴＡ７：０）１１３へ出力するためのイネーブル信号を出力する第１の遅延回路５３と、反転されたライト信号入力（ＷＲ−Ｎ）１１４およびシステムクロック（ＸＩＮ）１００により動作するＤ形ＦＦ回路およびＤ形ＦＦ回路の出力と反転されたライト信号入力（ＷＲ−Ｎ）１１４の何れかを出力するＯＲ回路を有する第２の遅延回路５４と、アドレスバス（ＡＤＤＲ１０：０）１０１上の信号およびデコードされて出力された、チップセレクト信号（ｃｓ−ｌｂｕｓ）双方により動作し、入出力用のセル（ＩＯｃｅｌｌ）６０を介してローカルバス用アドレスバス１０８にアドレスを出力するＡＮＤ回路５７と、チップセレクト信号（ｃｓ−ｌｂｕｓ）および第２の遅延回路５４の出力信号双方により動作し、データバス（ＤＡＴＡ７：０）１１３からローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０に出力されるデータのイネーブル信号を出力するＮＡＮＤ回路５６ａと、チップセレクト信号（ｃｓ−ｌｂｕｓ）および反転されたリード信号入力（ＲＤ−Ｎ）１０２双方により動作し、ローカルバス用リード信号１０９を出力するＮＡＮＤ回路５６ｂと、チップセレクト信号（ｃｓ−ｌｂｕｓ）および反転されたライト信号入力（ＷＲ−Ｎ）１１４双方により動作し、ローカルバス用ライト信号を出力するＮＡＮＤ回路５６ｃと、を備えている。
【００５７】
また、本実施形態においては、第１の遅延回路５３から出力された信号（ｄ−ｅｎｌ−ｉｎ）１３０およびチップセレクト信号（ｃｓ−ｌｂｕｓ，ｃｓ−ｘｘ，ｃｓ−ｎｎ）が入力され、遅延されたイネーブル信号（ｄ−ｅｎｌ）１０６を出力するタイミング調整部５５を備えており、タイミング調整部５５は、第１の遅延回路５３から出力された信号（ｄｅｎｌ−ｉｎ）１３０の遅延時間を、チップセレクト信号（ｃｓ−ｌｂｕｓ，ｃｓ−ｘｘ，ｃｓ−ｎｎ）に応じて任意に変化させることができる。そして、タイミング調整部５５によって遅延時間が調整されたイネーブル信号（ｄ−ｅｎｌ）１０６を入出力用のセル（ＩＯｃｅｌｌ）４０に入力し、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０から出力されたデータがデータバス（ＤＡＴＡ７：０）１１３へ出力されるタイミングを調整する。
【００５８】
ここで、タイミング調整部５５は、チップセレクト信号に応じて第１の遅延回路５３から出力された信号をシフトするシフトレジスタであっても、遅延時間の異なる遅延回路を複数備え、それらの遅延回路をチップセレクト信号に応じて選択する可変遅延回路であってもよい。
【００５９】
図９は、ローカルバス生成回路の動作タイミングを示すタイミングチャートである。
【００６０】
図９において、最上段は、システムクロック（ＸＩＮ）１００、第２段は、アドレスバス（ＡＤＤＲ１０：０）１０１、第３段は、リード信号入力（ＲＤ−Ｎ）１０２、以下順に、第１の遅延回路５３内における内部リード信号（ｒｄ）１０３、システムクロック立下りエッジ同期内部リード信号（ｄｒｄ−ｎ）１０４、システムクロック立上がりエッジ同期内部リード信号（ｄｒｄ−ｐ）１０５、および第１の遅延回路５３から出力されるイネーブル信号（ｄ−ｅｎｌ−ｉｎ）１３０、タイミング調整部５５が所定の遅延時間１３１だけ遅延させて出力したイネーブル信号（ｄ−ｅｎｌ）１０６、セレクタ５２へ入力される内部チップセレクト信号（ｃｓ−ｌｂｕｓ）１０７、ローカルバス用アドレスバス（ＬＢＡ６：０）１０８、ローカルバス用リード信号（ＬＢＲＤ−Ｎ）１０９、低速デバイスから大きな遅延時間（ｔｄｄ）１３２が経過した後に出力されるローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０、セレクタ５２に入力されるローカルバス用データバスからの出力データ（ｏｄ−ｌｂｕｓ７：０）１１１、セレクタ５２から出力された、ＣＰＵデータバスへの入力データ（ｄ−ｏ７：０）１１２、ＣＰＵデータバスの出力データ（ＤＡＴＡ７：０）１１３を示す。
【００６１】
図２に示したＣＰＵ１ｂ−１がローカルバス１６−６に接続されたデバイス１ｂ−７、１ｂ−８についてリード動作を行うときは、アドレスバス（ＡＤＤＲ１０：０）１０１により、アドレスを指定した後、リード信号（ＲＤ−Ｎ）１０２がアサートされる。すると、対象となるアドレスの指定によって、ローカルバス用アドレスバス（ＬＢＡ６：０）１０８およびローカルバス用リード信号（ＬＢＲＤ−Ｎ）１０９がアサート１３３され、ローカルバスに接続されたデバイス１ｂ−７、１ｂ−８は、ローカルバス用データバス（ＬＢＤＡＴＡ７：０）１１０へ大きな遅延時間（ｔｄｄ）１３２が経過した後にデータを出力する。このデータは入出力用のセル（ＩＯｃｅｌｌ）６０を介して出力データ（ｏｄ−ｌｂｕｓ７：０）１１１としてセレクタ５２に入力され、ＣＰＵデータバスへの入力データ（ｄ−ｏ７：０）１１２を出力する。出力されたデータ（ｄ−ｏ７：０）１１２は、入出力用のセル（ＩＯｃｅｌｌ）４０に送られ、タイミング調整部５５が所定の遅延時間１３１だけ遅延させて出力するイネーブル信号（ｄ−ｅｎｌ）１０６により活性化１３４され、ＣＰＵデータバスのデータ（ＤＡＴＡ７：０）１１３として取り込まれる。
【００６２】
したがって、ＣＰＵ１ｂ−１は、有効データを確実に取得することができる。
【００６３】
【発明の効果】
本発明の画像形成装置によれば、データに所定の画像処理を施す画像制御部に備えられた周辺ＡＳＩＣにより、中央処理装置のリード要求に応じてローカルバスから出力されたデータを、そのデータが出力されるタイミングに合わせて、中央処理装置に取り次がれるように構成されているので、中央処理装置がリード動作を行う場合に生じやすいハザードが回避され、画像制御部は安定した制御動作を行うことが可能となり、高画質の画像を形成することが可能になる。
【図面の簡単な説明】
【図１】従来から用いられているローカルバスを用いないプロセッサシステムの一例を示す図である。
【図２】ローカルバスを用いたプロセッサシステムの一例を示す図である。
【図３】ローカルバス生成回路の一例を示す図である。
【図４】ローカルバス生成回路の動作タイミングを示すタイミングチャートである。
【図５】ＣＰＵがローカルバス上の高速デバイスに対してリード動作を行う場合のローカルバス生成回路の動作タイミングを示すタイミングチャートである。
【図６】ＣＰＵがローカルバス上の低速デバイスに対してリード動作を行う場合のローカルバス生成回路の動作タイミングを示すタイミングチャートである。
【図７】本発明の画像形成装置に実施形態を示す複写機の概略構成図である。
【図８】本実施形態のローカルバス生成回路を示す図である。
【図９】ローカルバス生成回路の動作タイミングを示すタイミングチャートである。
【符号の説明】
１ａ−１，１ｂ−１  ＣＰＵ
１ａ−２，１ｂ−２  ＲＯＭ
１ａ−３，１ｂ−３  ＲＡＭ
１ａ−４，１ｂ−４  ＣＰＵ制御バス
１ａ−５，１ｂ−５  ＣＰＵ周辺ＡＳＩＣ
１ａ−６，１ｂ−６  ローカルバス
１ａ−７，１ｂ−７  デバイスＡ
１ａ−８，１ｂ−８  デバイスＢ
３  画像読み取り部
４  画像形成部
５  原稿自動送出機構
６  プラテンガラス
７  画像制御部
８  第１走行ミラー
９  第２走行ミラー
１０  ＣＣＤセンサ
１１  感光体ドラム
１２  トナークリーナ
１３  帯電器
１４  光書き込み部
１５  現像器
１６  転写器
１７  小容量の用紙カセット
１８  排紙トレイ
１９  大容量の用紙カセット
２０  用紙搬送路
２１  定着器
２３  用紙搬送機構
４０，６０  入出力用のセル
５０  内部回路
５１  デコーダ
５２  セレクタ
５３  第１の遅延回路
５４  第２の遅延回路
５５  タイミング調整部
５６ａ，５６ｂ，５６ｃ  ＮＡＮＤ回路
５７  ＡＮＤ回路
１００  システムクロック
１０１  アドレスバス
１０２  リード信号入力
１０４  システムクロック立下りエッジ同期リード信号
１０５  システムクロック立上りエッジ同期リード信号
１０６  ＣＰＵデータバス用データのイネーブル信号
１０７  チップセレクト信号
１０８  ローカルバス用アドレスバス
１０９  ローカルバス用リード信号出力
１１０  ローカルバス用データバス
１１１  セレクタに入力されるデータ
１１２  セレクタからの出力データ
１１３  ＣＰＵデータバス
１１４  ライト信号入力
１１５  ＣＰＵデータバスからの入力データ
１１６  第２遅延回路内の内部ライト信号
１１７  システムクロック立上りエッジ同期内部ライト信号
１１８  第２の遅延回路から出力される信号
１１９  ローカルバス用データのイネーブル信号
１２０  ローカルバス用リード信号がアサート
１２１  セレクタ入力
１２２  ローカルバス用データバスのイネーブル信号により活性化
１２４  ローカルバス用データバスへデータを出力
１２５  有効データが出力されるまでの遅延時間
１２６  イネーブル信号がアサート
１２７  有効データが出力されるまでの遅延時間が大きい
１２８  イネーブル信号がアサート
１２９  イネーブル信号がアサートされるまでの遅延時間が大きい
１３０  第１の遅延回路から出力された信号
１３１  所定の遅延時間
１３２  大きな遅延時間
１３３  ローカルバス用リード信号がアサート
１３４  イネーブル信号により活性化
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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