(57)【要約】【課題】ＲＯＭ回路を低電圧で動作させることができるようにする。【解決手段】センスアンプ２３の後段には、通常パス１２１、インバータ１１１を有する反転パス１２２、並びに、通常パス１２１および反転パス１２２がカラムセレクト信号ｓ０乃至ｓ３により切り替えられるように選択用セル１２３が配置されている。これにより、データがパラメータファイル通り書き込まれているカラムＣ０およびＣ２のビット線上のメモリセルのデータは、センスアンプ２３から通常パスを介して、そのまま出力され、データが反転されて書き込まれているカラムＣ１およびＣ３のビット線上のメモリセルのデータは、センスアンプ２３からインバータ１１１を有する反転パス１２２を介して、反転されて出力される。本発明は、ＲＯＭ回路を設計する回路設計装置に適用できる。【選択図】図７
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【特許請求の範囲】
【請求項１】
ビット線上に、データを記憶するメモリセルが配置される回路を有する半導体集積回路であって、
前記回路は、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを有する
ことを特徴とする半導体集積回路。
【請求項２】
ビット線上に、データを記憶するメモリセルが配置される回路を設計する回路設計装置において、
前記ビット線上の前記メモリセルのデータの数と並びを解析する解析手段と、
前記解析手段による解析結果に基づいて、前記データの反転方法を設定する反転方法設定手段と、
前記反転方法設定手段により設定された前記データの反転方法に基づいて、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを生成するセル生成手段と、
前記セル生成手段により生成された前記反転用セルに基づいて、前記回路を設計する設計手段と
を備えることを特徴とする回路設計装置。
【請求項３】
前記反転方法設定手段は、前記ビット線上のすべての前記メモリセルのデータを反転するように前記データの反転方法を設定する
ことを特徴とする請求項２に記載の回路設計装置。
【請求項４】
前記反転方法設定手段は、複数の前記ビット線のうち、所定のビット線上のすべての前記メモリセルのデータを反転するように前記データの反転方法を設定する
ことを特徴とする請求項２に記載の回路設計装置。
【請求項５】
前記反転方法設定手段は、複数の前記ビット線上のうち、所定のビット線上の所定の前記メモリセルのデータを反転するように前記データの反転方法を設定する
ことを特徴とする請求項２に記載の回路設計装置。
【請求項６】
ビット線上に、データを記憶するメモリセルが配置される回路を設計する回路設計方法において、
前記ビット線上の前記メモリセルのデータの数と並びを解析する解析ステップと、
前記解析ステップの処理による解析結果に基づいて、前記データの反転方法を設定する反転方法設定ステップと、
前記反転方法設定ステップの処理により設定された前記データの反転方法に基づいて、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、
前記セル生成ステップの処理により生成された前記反転用セルに基づいて、前記回路を設計する設計ステップと
を含むことを特徴とする回路設計方法。
【請求項７】
ビット線上に、データを記憶するメモリセルが配置される回路を設計する処理をコンピュータに行わせるプログラムが記録される記録媒体であって、
前記ビット線上の前記メモリセルのデータの数と並びを解析する解析ステップと、
前記解析ステップの処理による解析結果に基づいて、前記データの反転方法を設定する反転方法設定ステップと、
前記反転方法設定ステップの処理により設定された前記データの反転方法に基づいて、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、
前記セル生成ステップの処理により生成された前記反転用セルに基づいて、前記回路を設計する設計ステップと
を含むことを特徴とするコンピュータが読み取り可能なプログラムが記録されている記録媒体。
【請求項８】
ビット線上に、データを記憶するメモリセルが配置される回路を設計する処理をコンピュータに行わせるプログラムであって、
前記ビット線上の前記メモリセルのデータの数と並びを解析する解析ステップと、
前記解析ステップの処理による解析結果に基づいて、前記データの反転方法を設定する反転方法設定ステップと、
前記反転方法設定ステップの処理により設定された前記データの反転方法に基づいて、前記ビット線上の所定の前記メモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、
前記セル生成ステップの処理により生成された前記反転用セルに基づいて、前記回路を設計する設計ステップと
を含むことを特徴とするプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路、回路設計装置および方法、記録媒体、並びにプログラムに関し、特に、ＲＯＭ回路を低電圧で動作させることができるようにした半導体集積回路、回路設計装置および方法、記録媒体、並びにプログラムに関する。
【背景技術】
【０００２】
従来の半導体メモリにおいては、低電圧動作を行う場合、非選択のメモリセルからのリーク電流の影響を受けやすい傾向がある。そこで、特許文献１には、低電圧動作を行う場合に、サブビット線とメインビット線とを有することにより、非選択のメモリセルのリーク電流の影響を受けにくくなるようにした半導体メモリが提案されている。
【０００３】
ところで、半導体メモリのうち、不揮発性メモリのマスクＲＯＭ（Read Only Memory）回路は、設計されたプログラムデータをマスクデータとして用いて、ウエハ工程中にプログラムを行うことにより生成される。このＲＯＭ回路を設計する際に、例えば、コンタクトホールプログラム方式が用いられた場合、例えば、ビット線上にコンタクトホールがあれば、そのメモリセルは、「０」を記憶し、ビット線上にコンタクトホールがないときには、そのメモリセルは、「１」を記憶する。
【０００４】
図１は、コンタクトホールプログラム方式による従来のＲＯＭ回路１の構成例を示す。図１の例においては、縦方向の信号線は、ビット線であり、図中左からカラムＣ０，Ｃ１，Ｃ２，…の順に並び、横方向の信号線は、ワード線であり、図中上からローアドレスｗ０，ｗ１，ｗ２，…，ｗｎの順に並んでいる。
【０００５】
ビット線上において、各ローアドレスのワード線と交差する位置には、データを記憶するメモリセルが縦、横に多数並んで配置され、メモリアレーを構成している。なお、図１の場合、説明の便宜上、範囲Ａに示されるカラムＣ０のビット線上のローアドレスｗ０のメモリセルと、カラムＣ１のビット線上のローアドレスｗ０のメモリセルしか記載されていないが、実際には、各ビット線上の各ローアドレスには、範囲Ａと同様に、メモリセルが多数配置されている。また、上述したように、ＲＯＭ回路１は、コンタクトホールプログラム方式が用いられているので、「０」（図中黒丸）のデータを記憶するカラムＣ０のビット線上のローアドレスｗ０のメモリセルは、ビット線上にコンタクトホールを有しており、「１」（図中白丸）のデータを記憶するカラムＣ１のビット線上のローアドレスｗ０のメモリセルは、ビット線上にコンタクトホールを有していない。
【０００６】
ＲＯＭ回路１は、ビット線を４カラム（４ビット）毎にまとめた複数個のカラム回路１１−１，１１−２，１１−３，１１−４，…（以下、これらを個々に区別する必要がない場合、単にカラム回路１１と称する）で構成される。カラム回路１１の左側には、カラム回路１１に配置されるメモリセルアレーを制御するための制御回路であるローデコーダ２１およびカラムデコーダ２２、並びに図示せぬプリデコーダおよびコントロール回路が配置されている。
【０００７】
ＲＯＭ回路１において、ワード線は、横一列に並んだメモリセルのコントロール用のトランジスタのゲートを接続した信号で、ローデコーダ２１の制御により、ロー方向のメモリセルを選択し、そのメモリセルのデータをビット線上に読み出す。ローデコーダ２１は、ローアドレス分のＮＡＮＤゲートおよびインバータにより構成され、図示せぬコントロール回路から、プリデコーダを介して入力されるローアドレス信号ｒに基づいて、メモリセルアレーの中の多数のワード線の中から１本のワード線を選択する。これにより、選択されたワード線に対応するデータがビット線に読み出される。
【０００８】
ビット線は、ワード線により読み出されたメモリセルのデータが伝達される信号線である。ビット線は、メモリセルアレーの縦一列に並んだメモリセルのドレイン端子を接続した信号で、メモリセルアレーの下部に配置され、ビット線からのデータを読み出す制御を行うセンスアンプ、カラムセレクタおよびプリチャージ回路などに接続される。
【０００９】
図１の例においては、カラム回路１１−１は、カラムＣ０乃至Ｃ４のビット線からのデータを増幅し、出力するセンスアンプ２３−１、カラムデコーダ２２の制御に基づいて、オンオフを行うことで、接続されるカラムのビット線からのデータの読み出しを制御するカラムセレクタ２４−１乃至２４−４、および、プリチャージを行うプリチャージ回路２５−１により構成される。
【００１０】
カラムデコーダ２２は、カラム回路１１のビット線分のＮＡＮＤゲートおよびインバータなどにより構成され、コントロール回路からの指示に基づいて、カラムセレクト信号ｓ０乃至ｓ３を出力することにより、各カラムセレクタを制御し、カラム回路１１内の４本のビット線の中から、１本のビット線を選択させる。
【００１１】
カラムセレクタ２４−１は、カラムデコーダ２２から入力されるカラムセレクト信号ｓ０に基づいて、オンオフ状態を切り替え、カラムＣ０のビット線のデータの読み出しを制御する。具体的には、カラムセレクタ２４−１は、pMOS(pチャネルMetal Oxide Semiconductor)とnMOS(nチャネルMetal Oxide Semiconductor)からなるCMOS(Complementary Metal Oxide Semiconductor)回路により構成されている（なお、図１において、○が付加されている端子がpMOSである）。カラムデコーダ２２のＮＡＮＤゲートから出力されたカラムセレクト信号ｓ０は、２つに分岐され、一方がインバータにより反転される。そして、カラムセレクタ２４−１のnMOSには、インバータにより反転されたカラムセレクト信号ｓ０が入力され、それと同時に、pMOSには、カラムセレクト信号ｓ０が同時に入力されることにより、pMOSとnMOSが同時にオン状態になり、カラムセレクタ２４−１は、カラムＣ０のビット線のデータを、センスアンプ２３−１に出力することができる。
【００１２】
同様に、カラムセレクタ２４−２は、カラムデコーダ２２から入力されるカラムセレクト信号ｓ１に基づいて、オンオフ状態を切り替え、カラムＣ１のビット線のデータの読み出しを制御する。カラムセレクタ２４−３は、カラムデコーダ２２から入力されるカラムセレクト信号ｓ２に基づいて、オンオフ状態を切り替え、カラムＣ２のビット線のデータの読み出しを制御する。カラムセレクタ２４−４は、カラムデコーダ２２から入力されるカラムセレクト信号ｓ３に基づいて、オンオフ状態を切り替え、カラムＣ３のビット線のデータの読み出しを制御する。
【００１３】
センスアンプ２３−１は、カラムセレクタ２４−１乃至２４−４のいずれかから入力される、カラムのビット線のデータの微小な電位の変化を感知し、その変化を高速に増幅し、図示せぬ後段へ出力する。プリチャージ回路２５−１は、ＲＯＭ回路１の読み出し動作を行うときに、コントロール回路からのプリチャージ信号ｐ１に基づいて、すべてのビット線をある一定電圧にするプリチャージを行う。
【００１４】
カラム回路１１−２は、カラムＣ４乃至Ｃ７のビット線からデータを読み出すセンスアンプ２３−２、カラムデコーダ２２の制御に基づいて、接続されるカラムのビット線からのデータを読み出すオンオフを切り替えるカラムセレクタ２４−５乃至２４−８、および、プリチャージを行うプリチャージ回路２５−２により構成される。なお、カラム回路１１−２乃至１１−４は、カラム回路１１−１と基本的に同様の構成であり、その説明は繰り返しになるので省略する。また、以降、センスアンプ２３−１および２３−２、カラムセレクタ２４−１乃至２４−８、並びにプリチャージ回路２５−１および２５−２を個々に区別する必要がない場合、単にセンスアンプ２３、カラムセレクタ２４並びにプリチャージ回路２５と称する。
【００１５】
以上のように、ＲＯＭ回路１においては、まず、プリチャージ回路２５によりある一定の電圧にプリチャージされ、その後、カラムデコーダ２２からのカラムセレクト信号に基づいて、カラムセレクタ２４がオン状態になったカラムのビット線より、ローデコーダ２１によりローアドレス信号ｒに基づいて選択されたローアドレスのメモリセルから読み出されたデータが、センスアンプ２３を介して、後段に出力される。以上のようにして、ＲＯＭ回路１のメモリセルアレーのデータが読み出される。
【００１６】
次に、図２を参照して、ＲＯＭ回路１のメモリセルに記憶されるデータを詳しく説明する。図２は、図１に示される範囲Ａを拡大したメモリセルの構成例を示す。
【００１７】
カラムＣ０のビット線上のローアドレスｗ０のメモリセルは、ソース端子３１−１、ゲート端子３２−１およびドレイン端子３３−１を有し、カラムＣ１のビット線上のローアドレスｗ０のメモリセルは、ソース端子３１−２、ゲート端子３２−２およびドレイン端子３３−２を有している。
【００１８】
カラムＣ０のビット線上のローアドレスｗ０のメモリセルにおいて、ソース端子３１−１は、接地されており、ゲート端子３２−１は、アドレスｗ０のワード線に接続されている。そして、ドレイン端子３３−１は、コンタクトホール４１によりカラムＣ０のビット線に接続されている。これにより、カラムＣ０のビット線上のローアドレスｗ０のメモリセルには、「０」が記憶される。
【００１９】
一方、カラムＣ１のビット線上のローアドレスｗ０のメモリセルにおいて、ソース端子３１−２は、接地されており、ゲート端子３２−２は、アドレスｗ０のワード線に接続されている。そして、ドレイン端子３３−２は、カラムＣ１のビット線に接続されていない。したがって、カラムＣ１のビット線上のローアドレスｗ０のメモリセルには、「１」が記憶される。
【００２０】
以上のように、ＲＯＭ回路１においては、コンタクトホールの有無により、各メモリセルにデータが記憶される。したがって、ＲＯＭ回路１においては、ビット線上に「１」のデータのメモリセルが多い場合、ビット線上のコンタクトホールの数は少ないが、ビット線上に「０」のデータのメモリセルが多い場合には、ビット線上にコンタクトホールが多数存在することになる。
【特許文献１】特開１１−３０６７７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
以上のように構成されるＲＯＭ回路１において、上述したように、ビット線上に「０」を記憶するメモリセルが多数存在した場合、すなわち、ビット線上にコンタクトホールが多数ある場合、そのビット線上の任意のメモリセルの「１」を読み出そうとしても、「０」を記憶している他のメモリセルのドレイン端子からのリーク電流によりプリチャージレベルの電位が低下して、「０」と誤読み出しされる恐れがあるため、低電圧動作が不可能である課題があった。
【００２２】
また、ビット線上に「０」を記憶するメモリセルが多数存在した場合、すなわち、ビット線上にコンタクトホールが多数ある場合には、ビット線上のドレイン容量が大きくなり、プリチャージ時の電流が多大になってしまい、消費電力が大きくなる課題があった。
【００２３】
本発明は、このような状況に鑑みてなされたものであり、ＲＯＭ回路を低電圧で動作させることができるようにするものである。
【課題を解決するための手段】
【００２４】
本発明の半導体集積回路は、回路は、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを有することを特徴とする。
【００２５】
本発明の回路設計装置は、ビット線上のメモリセルのデータの数と並びを解析する解析手段と、解析手段による解析結果に基づいて、データの反転方法を設定する反転方法設定手段と、反転方法設定手段により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成手段と、セル生成手段により生成された反転用セルに基づいて、回路を設計する設計手段とを備えることを特徴とする。
【００２６】
反転方法設定手段は、ビット線上のすべてのメモリセルのデータを反転するようにデータの反転方法を設定するようにすることができる。
【００２７】
反転方法設定手段は、複数のビット線のうち、所定のビット線上のすべてのメモリセルのデータを反転するようにデータの反転方法を設定するようにすることができる。
【００２８】
反転方法設定手段は、複数のビット線上のうち、所定のビット線上の所定のメモリセルのデータを反転するようにデータの反転方法を設定するようにすることができる。
【００２９】
本発明の回路設計方法は、ビット線上のメモリセルのデータの数と並びを解析する解析ステップと、解析ステップの処理による解析結果に基づいて、データの反転方法を設定する反転方法設定ステップと、反転方法設定ステップの処理により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、セル生成ステップの処理により生成された反転用セルに基づいて、回路を設計する設計ステップとを含むことを特徴とする。
【００３０】
本発明の記録媒体に記録されるプログラムは、ビット線上のメモリセルのデータの数と並びを解析する解析ステップと、解析ステップの処理による解析結果に基づいて、データの反転方法を設定する反転方法設定ステップと、反転方法設定ステップの処理により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、セル生成ステップの処理により生成された反転用セルに基づいて、回路を設計する設計ステップとを含むことを特徴とする。
【００３１】
本発明のプログラムは、ビット線上のメモリセルのデータの数と並びを解析する解析ステップと、解析ステップの処理による解析結果に基づいて、データの反転方法を設定する反転方法設定ステップと、反転方法設定ステップの処理により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップと、セル生成ステップの処理により生成された反転用セルに基づいて、回路を設計する設計ステップとを含むことを特徴とする。
【００３２】
第１の本発明においては、回路は、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを有する。
【００３３】
第２の本発明においては、ビット線上のメモリセルのデータの数と並びが解析され、解析結果に基づいて、データの反転方法が設定される。設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルが生成され、生成された反転用セルに基づいて、回路が設計される。
【発明の効果】
【００３４】
本発明によれば、ＲＯＭ回路を低電圧で動作させることができる。また、本発明によれば、ＲＯＭ回路の消費電力が低減される。
【発明を実施するための最良の形態】
【００３５】
以下に本発明を実施するための最良の形態を説明するが、請求項に記載の構成要件と、発明を実施するための最良の形態における具体例との対応関係を例示すると、次のようになる。この記載は、請求項に記載されている発明をサポートする具体例が、発明を実施するための最良の形態に記載されていることを確認するためのものである。従って、発明を実施するための最良の形態中には記載されているが、構成要件に対応するものとして、ここには記載されていない具体例があったとしても、そのことは、その具体例が、その構成要件に対応するものではないことを意味するものではない。逆に、具体例が構成要件に対応するものとしてここに記載されていたとしても、そのことは、その具体例が、その構成要件以外の構成要件には対応しないものであることを意味するものでもない。
【００３６】
さらに、この記載は、発明を実施するための最良の形態に記載されている具体例に対応する発明が、請求項に全て記載されていることを意味するものではない。換言すれば、この記載は、発明を実施するための最良の形態に記載されている具体例に対応する発明であって、この出願の請求項には記載されていない発明の存在、すなわち、将来、分割出願されたり、補正により追加される発明の存在を否定するものではない。
【００３７】
請求項１に記載の半導体集積回路は、ビット線上に、データを記憶するメモリセルが配置される回路（例えば、図１２のＲＯＭ回路２０１）を有する半導体集積回路であって、回路は、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セル（例えば、図３の反転パス用リーフセル７５としての、図７の通常パス１２１、反転パス１２２、インバータ１１１および選択用セル１２３）を有することを特徴とする。
【００３８】
請求項２に記載の回路設計装置は、ビット線上に、データを記憶するメモリセルが配置される回路（例えば、図１２のＲＯＭ回路２０１）を設計する回路設計装置（例えば、図３の回路設計装置５１）において、ビット線上のメモリセルのデータの数と並びを解析する解析手段（例えば、図３のデータ解析部６２）と、解析手段による解析結果に基づいて、データの反転方法を設定する反転方法設定手段（例えば、図３の反転方法設定部６３）と、反転方法設定手段により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セル（例えば、図３の反転パス用リーフセル７５）を生成するセル生成手段（例えば、図３の論理設計部６４）と、セル生成手段により生成された反転用セルに基づいて、回路を設計する設計手段（例えば、図３のＲＯＭ生成部６６）とを備えることを特徴とする。
【００３９】
本発明の回路設計方法は、ビット線上に、データを記憶するメモリセルが配置される回路（例えば、図１２のＲＯＭ回路２０１）を設計する回路設計方法において、ビット線上のメモリセルのデータの数と並びを解析する解析ステップ（例えば、図１１のステップＳ１）と、解析ステップの処理による解析結果に基づいて、データの反転方法を設定する反転方法設定ステップ（例えば、図１１のステップＳ２）と、反転方法設定ステップの処理により設定されたデータの反転方法に基づいて、ビット線上の所定のメモリセルのデータを反転して出力するための反転用セルを生成するセル生成ステップ（例えば、図１１のステップＳ３）と、セル生成ステップの処理により生成された反転用セルに基づいて、回路を設計する設計ステップ（例えば、図１１のステップＳ５）とを含むことを特徴とする。
【００４０】
なお、本発明の記録媒体およびプログラムも上述した本発明の回路設計方法と基本的に同様の構成であるため、繰り返しになるのでその説明は省略する。
【００４１】
以下、図を参照して本発明の実施の形態について説明する。
【００４２】
図３は、本発明を適用した回路設計装置５１の構成例を表している。図３の例の場合、回路設計装置５１は、コンタクトホールプログラム方式によるＲＯＭ回路を設計する装置である。回路設計装置５１は、入力部６１、データ解析部６２、反転方法設定部６３、論理設計部６４、記憶部６５、およびＲＯＭ生成部６６により構成される。
【００４３】
入力部６１は、ユーザ（設計者）の操作に基づいて、ＲＯＭのビット数、ワード数、ＲＯＭデータなどが記述されたパラメータファイル７１を入力する。データ解析部６２は、入力部６１からのパラメータファイル７１に基づいて、ビット線上のメモリセルのデータの数と並びを解析し、その解析結果を、反転方法設定部６３に出力する。反転方法設定部６３は、データ解析部６２により解析された解析結果に基づいて、ビット線のメモリセルのデータをすべて反転するか、所定のビット線を選択して、所定のビット線のメモリセルのデータを反転するか、または、所定のビット線の所定のメモリセルのデータだけを反転するかなどのデータの反転方法を設定する。
【００４４】
記憶部６５には、ＰＬＡ(Programmable Logic Array)用リーフセル７２およびＲＯＭリーフセル７３が、ユーザ（設計者）により予め入力され、登録されている。セルとは、トランジスタからなるインバータ、ＮＡＮＤゲート、ＮＯＲゲートまたはフリップフロップなどの、ＬＳＩ（Large Scale Integrated Circuit）を構成する素子のことである。
【００４５】
論理設計部６４は、反転方法設定部６３により設定されたデータ反転方法に基づいて、ＰＬＡ(Programmable Logic Array)を用いて、所定のデータを反転して出力するための論理回路を実現する。具体的には、論理設計部６４は、記憶部６５のＰＬＡ用リーフセル７２を用いて、タイリング（組み合わせ）を行い、所定のメモリセルのデータを反転して出力するような論理を組み、反転パス用リーフセル７５を生成する。また、このとき、論理設計部６４は、どのビット線のどのメモリセルのデータを反転するかというデータ反転情報７４をＲＯＭ生成部６６に出力する。論理設計部６４は、生成された反転パス用リーフセル７５およびデータ反転情報７４をＲＯＭ生成部６６に出力する。
【００４６】
ＲＯＭ生成部６６は、パラメータファイル７１、記憶部６５のＲＯＭリーフセル７３、論理設計部６４からのデータ反転情報７４および反転パス用リーフセル７５に基づいて、ＲＯＭ回路設計データ７６を生成し、生成されたＲＯＭ回路設計データ７６を、図示せぬ後段の装置に出力する。出力されたＲＯＭ回路設計データ７６は、後段のウエハ工程でマスクデータとして使用され、ＲＯＭ回路がプログラミングされる。
【００４７】
次に、図４および図５を参照して、反転方法設定部６３によるデータ反転方法について説明する。なお、図４においては、回路設計装置５１により設計された図５のカラム回路と比較するために従来のカラム回路を説明する。
【００４８】
図４は、図１の従来のカラム回路１１の他の構成例を示す。なお、図４においては、図１における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。また、図４においては、カラムセレクト信号線の一部、プリチャージ信号線、およびプリチャージ回路は省略されている。
【００４９】
図４の例においては、カラム回路１１は、カラムＣ０乃至Ｃ３のビット線上のローアドレスｗ０乃至ｗ２３に配置されるメモリセルアレー、カラムＣ０乃至Ｃ３のビット線上のデータの出力を制御するカラムセレクタ２４−１乃至２４−４、並びにセンスアンプ２３により構成される。なお、カラムセレクタ２４−１乃至２４−４の左側に記述されている「ｓ０」、「ｓ１」、「ｓ２」および「ｓ３」は、カラムデコーダ２２からカラムセレクト信号ｓ０乃至ｓ３がカラムセレクタ２４−１乃至２４−４に入力されることを示している。
【００５０】
カラムＣ０乃至Ｃ３のビット線においては、ほとんどすべてのローアドレスのメモリセルに対して「０」（図中黒丸）が書き込まれている。すなわち、カラムＣ０乃至Ｃ３のビット線においては、最上位ローアドレスｗ０のメモリセルには、「１」（図中白丸）が書き込まれ、最上位ローアドレスｗ０のメモリセルを除いたすべてのローアドレスｗ１乃至ｗ２３のメモリセルには、「０」が書き込まれている。すなわち、カラムＣ０乃至Ｃ３のビット線上には、コンタクトホールが多数存在する。
【００５１】
また、カラムＣ０乃至Ｃ３のビット線上には、ローデコーダ２１により所定のローアドレスのメモリセルのデータが読み出されている。
【００５２】
カラムセレクタ２４−１は、カラムデコーダ２２からカラムセレクト信号ｓ０が入力されると、オン状態になり、カラムＣ０のビット線のデータをセンスアンプ２３に出力する。カラムセレクタ２４−２は、カラムデコーダ２２からカラムセレクト信号ｓ１が入力されると、オン状態になり、カラムＣ１のビット線のデータをセンスアンプ２３に出力する。カラムセレクタ２４−３は、カラムデコーダ２２からカラムセレクト信号ｓ２が入力されると、オン状態になり、カラムＣ２のビット線のデータをセンスアンプ２３に出力する。カラムセレクタ２４−４は、カラムデコーダ２２からカラムセレクト信号ｓ３が入力されると、オン状態になり、カラムＣ３のビット線のデータをセンスアンプ２３に出力する。
【００５３】
センスアンプ２３は、カラムセレクタ２４−１乃至２４−４のいずれかを介して入力されるビット線のデータの微小な電位の変化を感知し、その変化を高速に増幅し、後段の装置に出力する。
【００５４】
以上のように設計されたカラム回路１１においては、コンタクトホールがカラムＣ０乃至Ｃ３のビット線上の多くのローアドレス（ローアドレスｗ１乃至ｗ２３）に存在するため、上述したように、すべてのカラムのビット線上に負荷がかかる。
【００５５】
そこで、図４のように構成されるカラム回路１１からなるＲＯＭ回路を設計するためのパラメータファイル７１が与えられると、回路設計装置５１は、所定のメモリセルのデータを反転して出力するための反転パス用リーフセル７５を有するカラム回路１０１からなるＲＯＭ回路を設計する。
【００５６】
図５は、回路設計装置５１により設計されたカラム回路１０１の構成例を示す。なお、図５においては、図４における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。
【００５７】
図５の例においては、カラム回路１０１は、カラムＣ０乃至Ｃ３のビット線上のローアドレスｗ０乃至ｗ２３に配置されるメモリセルアレー、カラムＣ０乃至Ｃ３のビット線上のデータの出力を制御するカラムセレクタ２４−１乃至２４−４、センスアンプ２３、並びに、カラムＣ０乃至Ｃ３のビット線上の所定のメモリセルのデータ（いまの場合、全てのデータ）を反転させるインバータ１１１により構成される。すなわち、図５の例の場合、反転パス用リーフセル７５として、インバータ１１１が配置されている。
【００５８】
図５のカラムＣ０乃至Ｃ３のビット線においては、ほとんどすべてのローアドレスのメモリセルに対して、パラメータファイル７１（図４のカラム回路１１）のデータ「０」を反転した「１」が書き込まれている。すなわち、カラムＣ０乃至Ｃ３のビット線においては、最上位ローアドレスｗ０のメモリセルには、パラメータファイル７１のデータ「１」を反転した「０」が書き込まれ、最上位ローアドレスｗ０のメモリセルを除いたすべてのローアドレスｗ１乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれている。
【００５９】
インバータ１１１は、センスアンプ２３の後段に配置され、センスアンプ２３からの出力を反転させ、図示せぬ後段に出力する。
【００６０】
したがって、カラム回路１０１において、各メモリセルに、パラメータファイル７１のデータを反転したデータが書き込まれても、センスアンプ２３の後段に、反転パス用リーフセル７５として、インバータ１１１を配置することにより、センスアンプ２３からの出力を、図４のカラム回路１１のセンスアンプからの出力と同じにすることができる。
【００６１】
以上のように、パラメータファイル７１において、ビット線上のほぼすべてのローアドレスのメモリセルが「０」の場合には、センスアンプの後段に、反転パス用リーフセル７５として、インバータ１１１を配置することにより、センスアンプからの出力を反転できるので、図５に示されるように、各ビット線上のほとんどすべてのローアドレスのメモリセルに「１」を記憶させることができる。これにより、ビット線上のコンタクトホールの数が減少するため、ビット線における負荷が削減される。
【００６２】
次に、図６および図７を参照して、反転方法設定部６３によるデータ反転方法の他の例について説明する。なお、図６においては、回路設計装置５１により設計された図７のカラム回路と比較するために従来のカラム回路を説明する。
【００６３】
図６は、図４の従来のカラム回路１１の他の構成例を示す。なお、図６においては、図４における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。
【００６４】
図６の例においては、カラムＣ０およびＣ２においては、最上位のローアドレスｗ０のメモリセルには、「０」が書き込まれており、最上位のローアドレスｗ０のメモリセルを除いたすべてのローアドレスｗ１乃至ｗ２３のメモリセルに「１」が書き込まれている。また、カラムＣ１およびＣ３においては、最下位のローアドレスｗ２３のメモリセルには、「１」が書き込まれており、最下位のローアドレスｗ２３のメモリセルを除いたすべてのローアドレスｗ０乃至ｗ２２のメモリセルに「０」が書き込まれている。
【００６５】
以上のように設計されたカラム回路１１においては、コンタクトホールが、カラムＣ１およびＣ３のビット線上のローアドレス（ｗ０乃至ｗ２２）に数多く存在するため、上述したように、カラムＣ１およびＣ３のビット線上に負荷がかかる。
【００６６】
そこで、図６のように構成されるカラム回路１１からなるＲＯＭ回路を設計するためのパラメータファイル７１が与えられると、回路設計装置５１は、所定のメモリセルのデータを反転して出力するための反転パス用リーフセル７５を有するカラム回路１０１からなるＲＯＭ回路を設計する。
【００６７】
図７は、回路設計装置５１により設計されたカラム回路１０１の他の構成例を示す。なお、図７においては、図５における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。
【００６８】
図７の例においては、センスアンプ２３の後段には、反転パス用リーフセル７５として、図５のカラム回路１０１のインバータ１１１の代わりに、カラムＣ０およびＣ２のビット線上の所定のメモリセルのデータを反転させない通常パス１２１、インバータ１１１を有し、カラムＣ１およびＣ３のビット線上の所定のメモリセルのデータを反転させる反転パス１２２、並びに、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３に基づいて、通常パス１２１および反転パス１２２が切り替えられるように構成（論理構成）された選択用セル１２３が配置されている。すなわち、図７の例の場合、反転パス用リーフセル７５は、インバータ１１１、通常パス１２１、反転パス１２２および選択用セル１２３により構成される。
【００６９】
図７のカラムＣ０およびＣ２のビット線において、最上位のローアドレスｗ０のメモリセルには、パラメータファイル７１（図６のカラム回路１１）のデータ「０」が書き込まれ、最上位のローアドレスｗ０のメモリセルを除いたすべてのローアドレスｗ１乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「１」が書き込まれている。一方、カラムＣ１およびＣ３のビット線において、ローアドレスｗ０乃至ｗ２２のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれ、最下位のローアドレスｗ２３のメモリセルには、パラメータファイル７１のデータ「１」を反転した「０」が書き込まれている。
【００７０】
選択用セル１２３は、通常パス１２１からのデータを出力するためのＯＲゲート１４１、インバータ１４２およびセレクタ１４３と、インバータ１１１を有する反転パス１２２からのデータを出力するためのＯＲゲート１４４、インバータ１４５、およびセレクタ１４６により構成される。
【００７１】
ＯＲゲート１４１は、カラムデコーダ２２からのカラムセレクト信号ｓ０またはｓ２の少なくともどちらかが入力された場合に、通常パスの選択信号を生成し、生成された通常パスの選択信号をセレクタ１４３に出力する。セレクタ１４３は、カラムセレクタ２４と同様に、pMOS(pチャネルMetal Oxide Semiconductor)とnMOS(nチャネルMetal Oxide Semiconductor)からなるCMOS(Complementary Metal Oxide Semiconductor)回路により構成されている（なお、図７において、○が付加されている端子がpMOSである）。ＯＲゲート１４１から出力された通常パスの選択信号は、２つに分岐され、一方がインバータ１４２により反転される。そして、セレクタ１４３のpMOSには、インバータ１４２より反転された通常パスの選択信号が入力され、それと同時に、セレクタ１４３のnMOSには、ＯＲゲート１４１からの通常パスの選択信号が入力される。これにより、pMOSとnMOSが同時にオン状態になり、セレクタ１４３は、センスアンプ２３から通常パス１２１を介して入力されるデータを、後段の装置に出力することができる。
【００７２】
したがって、カラム回路１０１においては、カラムデコーダ２２からのカラムセレクト信号ｓ０が、カラムセレクタ２４−１および選択用セル１２３に入力された場合、カラムセレクタ２４−１およびセレクタ１４３がオン状態になるので、カラムＣ０のビット線上のデータ（すなわち、ローデコーダ２１によりカラムＣ０のビット線上に読み出されているデータ）は、カラムセレクタ２４−１、センスアンプ２３、通常パス１２１、およびセレクタ１４３を介して、後段の装置に出力される。同様にして、カラムデコーダ２２からのカラムセレクト信号ｓ２が、カラムセレクタ２４−３および選択用セル１２３に入力された場合、カラムセレクタ２４−３およびセレクタ１４３がオン状態になるので、カラムＣ２のビット線上のデータは、カラムセレクタ２４−３、センスアンプ２３、通常パス１２１、およびセレクタ１４３を介して、後段の装置に出力される。
【００７３】
一方、ＯＲゲート１４４は、カラムデコーダ２２からのカラムセレクト信号ｓ１またはｓ３の少なくともどちらかが入力された場合に、反転パスの選択信号を生成し、生成された反転パスの選択信号をセレクタ１４６に出力する。セレクタ１４６は、セレクタ１４３と同様に、pMOSとnMOSからなるCMOS回路により構成されている。ＯＲゲート１４４から出力された通常パスの選択信号は、２つに分岐され、一方がインバータ１４５により反転される。そして、セレクタ１４６のpMOSには、インバータ１４５より反転された反転パスの選択信号が入力され、セレクタ１４６のnMOSには、ＯＲゲート１４４からの反転パスの選択信号が同時に入力される。これにより、pMOSとnMOSが同時にオン状態になり、セレクタ１４６は、センスアンプ２３から反転パス１２２およびインバータ１１１を介して入力されるデータを、後段の装置に出力することができる。
【００７４】
したがって、カラム回路１０１においては、カラムデコーダ２２からのカラムセレクト信号ｓ１が、カラムセレクタ２４−２および選択用セル１２３に入力された場合、カラムセレクタ２４−２およびセレクタ１４６がオン状態になるので、カラムＣ１のビット線上のデータは、カラムセレクタ２４−２、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１４６を介して、後段の装置に反転して出力される。同様にして、カラムデコーダ２２からのカラムセレクト信号ｓ３が、カラムセレクタ２４−４および選択用セル１２３に入力された場合、カラムセレクタ２４−４およびセレクタ１４６がオン状態になるので、カラムＣ３のビット線上のデータは、カラムセレクタ２４−４、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１４６を介して、後段の装置に反転して出力される。
【００７５】
以上のように、カラム回路１０１において、ビット線のうちの所定のビット線上のメモリセルに、パラメータファイル７１のデータを反転したデータが書き込まれても、センスアンプ２３の後段に、反転パス用リーフセル７５として、通常パス１２１、インバータ１１１を有する反転パス１２２、並びに、通常パス１２１および反転パス１２２がカラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３により切り替えられるように（論理）構成された選択用セル１２３を配置することにより、センスアンプ２３からのビット線上のデータの出力を、図６のカラム回路１１のセンスアンプ２３からの出力と同じにすることができる。
【００７６】
すなわち、所定のビット線上のほぼすべてのローアドレスのメモリセルが「０」の場合には、センスアンプの後段に、反転パス用リーフセル７５として、通常パス１２１、インバータ１１１を有する反転パス１２２並びに選択用セル１２３を配置することにより、センスアンプからの出力を、反転パス１２２を介したものだけ反転させることができるので、図７に示されるように、所定のビット線上のほとんどすべてのアドレスに「１」を記憶させることができる。これにより、ビット線上のコンタクトホールの数が減少するため、ビット線における負荷が削減される。
【００７７】
なお、図７の範囲Ｂに示されるＯＲゲート１４１を、図８に示されるように、ＯＲゲート１５１およびインバータ１５２により構成するようにすることもできる。
【００７８】
図８は、図７の選択用パス１２３の範囲Ｂの他の構成例を示す。図８の例においては、ＯＲゲート１５１は、カラムデコーダ２２からのカラムセレクト信号ｓ１またはｓ３のどちらかが入力された場合に、反転パスの選択信号（すなわち、反転されている通常パスの選択信号）を生成し、生成された反転パスの選択信号をインバータ１５２に出力する。インバータ１５２は、ＯＲゲート１５１からの反転パスの選択信号を、反転し、通常パスの選択信号として、セレクタ１４３に出力する。これにより、セレクタ１４３のpMOSには、インバータ１４２より反転された通常パスの選択信号が入力され、それと同時に、セレクタ１４３のnMOSには、インバータ１５２からの通常パスの選択信号が入力される。これにより、pMOSとnMOSが同時にオン状態になり、セレクタ１４３は、センスアンプ２３から通常パス１２１を介して入力されるデータを、後段の装置に出力することができる。
【００７９】
すなわち、図８においては、図７のＯＲゲート１４４に入力され、反転パス選択信号が生成されるもとになるカラムセレクト信号ｓ１またはｓ３に基づいて、通常パス選択信号が生成される。
【００８０】
以上のように、通常パス選択信号を、反転パス選択信号から生成するようにしてもよい。また、逆に、反転パス選択信号を、通常パス選択信号から生成するようにしてもよい。
【００８１】
次に、図９および図１０を参照して、反転方法設定部６３によるデータ反転方法のさらに他の例について説明する。なお、図９においては、回路設計装置５１により設計された図１０のカラム回路と比較するために従来のカラム回路を説明する。
【００８２】
また、図９および図１０において、図中右側の「ｘ２」、図中左側の「ｘ８」および「ｘ９」は、図示せぬコントロール回路から選択用セル１２３に入力されるローアドレス信号を示している。具体的には、「ｘ２＝１」は、ローアドレスｗ０，ｗ２，ｗ４，ｗ６，ｗ８，ｗ１０，ｗ１２，ｗ１４，ｗ１６，ｗ１８，ｗ２０，およびｗ２２を指定するためのローアドレス信号を表しており、「ｘ２＝０」は、ローアドレスｗ１，ｗ３，ｗ５，ｗ７，ｗ９，ｗ１１，ｗ１３，ｗ１５，ｗ１７，ｗ１９，ｗ２１，およびｗ２３を指定するためのローアドレス信号を表している。
【００８３】
さらに、「ｘ８＝１」は、ローアドレスｗ０乃至ｗ５並びにローアドレスｗ１２乃至ｗ１７を指定するためのローアドレス信号を表しており、「ｘ８＝０」は、ローアドレスｗ６乃至ｗ１１並びにローアドレスｗ１８乃至ｗ２３を指定するためのローアドレス信号を表しており、「ｘ９＝１」は、ローアドレスｗ０乃至ｗ１１を指定するためのローアドレス信号を表しており、「ｘ９＝０」は、ローアドレスｗ１２乃至ｗ２３を指定するためのローアドレス信号を表している。なお、実際には、ローアドレス信号は、２のべき乗の本数のワード線に対応するように設定されるが、図９および図１０の例の場合、説明の便宜上、ローアドレス信号「ｘ８＝０」と「ｘ８＝１」は、それぞれ６本のワード線に対応し、また、ローアドレス信号「ｘ９＝０」と「ｘ９＝１」は、それぞれ１２本のワード線に対応するようにして説明する。
【００８４】
図９は、図４の従来のカラム回路１１のさらに他の構成例を示す。なお、図９においては、図４における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。
【００８５】
図９の例においては、カラムＣ０のビット線においては、ローアドレスｗ０乃至ｗ１１のメモリセルには、「０」が書き込まれており、ローアドレスｗ１２乃至ｗ２３のメモリセルには、「１」が書き込まれている。カラムＣ１のビット線においては、ローアドレスｗ０乃至ｗ１１のメモリセルには、「１」が書き込まれており、ローアドレスｗ１２乃至ｗ２３のメモリセルには、「０」が書き込まれている。
【００８６】
カラムＣ２のビット線においては、ローアドレスｗ０乃至ｗ５のメモリセルには、「０」が書き込まれており、ローアドレスｗ６乃至ｗ１７のメモリセルには、「１」が書き込まれており、ローアドレスｗ１８乃至ｗ２３のメモリセルには、「０」が書き込まれている。カラムＣ３のビット線においては、ローアドレスｗ０，ｗ２，ｗ４，ｗ６，ｗ８，ｗ１０，ｗ１２，ｗ１４，ｗ１６，ｗ１８，ｗ２０，およびｗ２２のメモリセルには、「０」が書き込まれており、ローアドレスｗ１，ｗ３，ｗ５，ｗ７，ｗ９，ｗ１１，ｗ１３，ｗ１５，ｗ１７，ｗ１９，ｗ２１，およびｗ２３のメモリセルには、「１」が書き込まれている。
【００８７】
以上のように設計されたカラム回路１１においては、カラムＣ０乃至Ｃ３のビット線に、「０」と「１」のメモリセルが混在している。すなわち、カラムＣ０乃至Ｃ３のビット線に、コンタクトホールが疎らに数多く存在しており、カラムＣ０乃至Ｃ３のビット線上にそれぞれ負荷がかかる。
【００８８】
そこで、図９のように構成されるカラム回路１１からなるＲＯＭ回路を設計するためのパラメータファイル７１が与えられると、回路設計装置５１は、所定のメモリセルのデータを反転して出力するための反転パス用リーフセル７５を有するカラム回路１０１からなるＲＯＭ回路を設計する。
【００８９】
図１０は、回路設計装置５１により設計されたカラム回路１０１のさらに他の構成例を示す。図１０の例においては、図７の場合と同様に、反転パス用リーフセル７５は、インバータ１１１、通常パス１２１、反転パス１２２および選択用セル１２３により構成される。ただし、図１０の例の場合、選択用セル１２３は、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３だけでなく、図示せぬコントロール回路からのローアドレス信号（ｘ２，ｘ８，およびｘ９）に基づいて、通常パス１２１および反転パス１２２を切り替えられるように（論理）構成されている。
【００９０】
図１０の例においては、カラムＣ０のビット線においては、ローアドレスｗ０乃至ｗ１１のメモリセルには、パラメータファイル７１（図９のカラム回路１１）のデータ「０」を反転した「１」が書き込まれており、ローアドレスｗ１２乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「１」が書き込まれている。カラムＣ１のビット線においては、ローアドレスｗ０乃至ｗ１１のメモリセルには、図９の場合と同様に、パラメータファイル７１のデータ「１」が書き込まれており、ローアドレスｗ１２乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれている。
【００９１】
カラムＣ２のビット線においては、ローアドレスｗ０乃至ｗ５のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれており、ローアドレスｗ６乃至ｗ１７のメモリセルには、パラメータファイル７１のデータ「１」が書き込まれており、ローアドレスｗ１８乃至ｗ２３のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれている。カラムＣ３のビット線においては、ローアドレスｗ０，ｗ２，ｗ４，ｗ６，ｗ８，ｗ１０，ｗ１２，ｗ１４，ｗ１６，ｗ１８，ｗ２０，およびｗ２２のメモリセルには、パラメータファイル７１のデータ「０」を反転した「１」が書き込まれており、ローアドレスｗ１，ｗ３，ｗ５，ｗ７，ｗ９，ｗ１１，ｗ１３，ｗ１５，ｗ１７，ｗ１９，ｗ２１，およびｗ２３のメモリセルには、パラメータファイル７１のデータ「１」が書き込まれている。
【００９２】
選択用セル１２３は、コントロール回路からのローアドレス信号（ｘ２，ｘ８，ｘ９）およびカラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３のうちのいずれかの信号をそれぞれ入力するＡＮＤゲート１６１乃至１６４、コントロール回路からのローアドレス信号（ｘ９）を入力するインバータ１６５、コントロール回路からのローアドレス信号（ｘ８，ｘ９）を入力するＥｘＮＯＲ(Exclusive NOR)ゲート１６６、ＡＮＤゲート１６１乃至１６４からの各信号を入力するＯＲゲート１６７、ＯＲゲート１６７からの反転パスの選択信号を反転するインバーダ１６８、通常パス１２１を選択するためのセレクタ１６９、並びに、反転パス１２２を選択するためのセレクタ１７０により構成される。
【００９３】
ＡＮＤゲート１６１は、カラムデコーダ２２からのカラムセレクト信号ｓ０およびコントロール回路からのローアドレス信号ｘ９（＝１）の両方が入力された場合に、信号ｅ（＝１）を生成し、生成された信号ｅをＯＲゲート１６７に出力する。また、ＡＮＤゲート１６１は、カラムセレクト信号ｓ０またはローアドレス信号ｘ９（＝１）が入力されなかった場合に、信号ｅ（＝０）をＯＲゲート１６７に出力する。
【００９４】
インバータ１６５は、コントロール回路から入力されるローアドレス信号ｘ９を反転して、反転されたローアドレス信号ｘ９をＡＮＤゲート１６２に出力する。ＡＮＤゲート１６２は、カラムデコーダ２２からのカラムセレクト信号ｓ１およびインバータ１６５により反転されたローアドレス信号ｘ９（＝１）の両方が入力された場合（すなわち、コントロール回路からのローアドレス信号ｘ９（＝０）が入力された場合）に、信号ｆ（＝１）を生成し、生成された信号ｆをＯＲゲート１６７に出力する。また、ＡＮＤゲート１６２は、カラムセレクト信号ｓ１またはローアドレス信号ｘ９（＝１）が入力されなかった場合に、信号ｆ（＝０）をＯＲゲート１６７に出力する。
【００９５】
ＥｘＮＯＲゲート１６６は、コントロール回路から入力されるローアドレス信号ｘ９およびローアドレス信号ｘ８の両方が「１」または「０」である場合に、ＡＮＤゲート１６３に信号ｉ（＝１）を出力する。ＥｘＮＯＲゲート１６６は、ローアドレス信号ｘ９およびローアドレス信号ｘ８のどちらか一方だけが「１」である場合に、ＡＮＤゲート１６３に信号ｉ（＝０）を出力する。
【００９６】
ＡＮＤゲート１６３は、カラムデコーダ２２からのカラムセレクト信号ｓ２およびＥｘＮＯＲゲート１６６から信号ｉ（＝１）の両方が入力された場合に、信号ｇ（＝１）を生成し、生成された信号ｇをＯＲゲート１６７に出力する。また、ＡＮＤゲート１６３は、カラムセレクト信号ｓ２または信号ｉ（＝１）が入力されなかった場合に、信号ｇ（＝０）をＯＲゲート１６７に出力する。
【００９７】
ＡＮＤゲート１６４は、カラムデコーダ２２からのカラムセレクト信号ｓ３およびコントロール回路からのローアドレス信号ｘ２（＝１）の両方が入力された場合に、信号ｈ（＝１）を生成し、生成された信号ｈをＯＲゲート１６７に出力する。また、ＡＮＤゲート１６４は、カラムセレクト信号ｓ３またはローアドレス信号ｘ２（＝１）が入力されなかった場合に、信号ｈ（＝０）をＯＲゲート１６７に出力する。
【００９８】
ＯＲゲート１６７は、入力されるＡＮＤゲート１６１からの信号ｅ、ＡＮＤゲート１６２からの信号ｆ、ＡＮＤゲート１６３からの信号ｇ、または、ＡＮＤゲート１６４からの信号ｈのうちの少なくとも１つの信号が「１」であった場合、反転パスの選択信号を生成し、生成された反転パス用の選択信号を、セレクタ１６９および１７０に出力する。
【００９９】
セレクタ１６９および１７０は、セレクタ１４３と同様に、pMOSとnMOSからなるCMOS回路により構成されている。ＯＲゲート１６７から出力された反転パスの選択信号は、２つに分岐され、一方がインバータ１６８により反転される。反転パス用のセレクタ１７０のpMOSには、インバータ１６８より反転された反転パスの選択信号が入力され、それと同時に、反転パス用のセレクタ１７０のnMOSには、ＯＲゲート１６７からの反転パスの選択信号が同時に入力される。これにより、セレクタ１７０は、オン状態になり、セレクタ１７０は、入力されるデータを、後段の装置に出力することができる。なお、このとき、通常パス用のセレクタ１６９のnMOSには、インバータ１６８より反転された反転パスの選択信号が入力され、それと同時に、反転パス用のセレクタ１７０のpMOSには、ＯＲゲート１６７からの反転パスの選択信号が同時に入力される。すなわち、通常パス用のセレクタ１６９のnMOSおよびpMOSには、セレクタ１７０とは逆の信号がそれぞれ入力されるので、セレクタ１６９は、オフ状態となる。
【０１００】
以上により、カラムＣ０乃至カラムＣ３のビット線上のメモリセルの反転されているデータは、対応するビット線上に読み出され、反転パス１２２、インバータ１１１およびＯＮ状態になったセレクタ１７０を介して、後段の装置に出力される。すなわち、カラムＣ０乃至カラムＣ３のビット線上のメモリセルの反転されているデータは、対応するビット線上に読み出され、インバータ１１１により反転されて、後段の装置に出力される。
【０１０１】
一方、ＯＲゲート１６７は、入力されるＡＮＤゲート１６１からの信号ｅ、ＡＮＤゲート１６２からの信号ｆ、ＡＮＤゲート１６３からの信号ｇ、および、ＡＮＤゲート１６４からの信号ｈがすべて「０」であった場合、反転パスの非選択信号（すなわち、反転されている通常パスの選択信号）を生成し、生成された反転パスの非選択信号を、セレクタ１６９および１７０に出力する。
【０１０２】
なお、このとき、反転パスの非選択信号は、２つに分岐され、一方がインバータ１６８により反転され、通常パスの選択信号になる。通常パス用のセレクタ１６９のnMOSには、インバータ１６８より通常パスの選択信号が入力され、それと同時に、通常パス用のセレクタ１６９のpMOSには、ＯＲゲート１６７からの反転パスの非選択信号（反転されている通常パスの選択信号）が入力される。これにより、セレクタ１６９は、オン状態になる。また、反転パス用のセレクタ１７０のpMOSには、インバータ１６８より反転された反転パスの非選択信号（通常パスの選択信号）が入力され、それと同時に、反転パス用のセレクタ１７０のnMOSには、ＯＲゲート１６７からの反転パスの非選択信号（反転されている通常パスの選択信号）が入力される。すなわち、通常パス用のセレクタ１７０のnMOSおよびpMOSには、セレクタ１６９とは逆の信号がそれぞれ入力されるので、セレクタ１７０は、オフ状態となる。
【０１０３】
以上により、カラムＣ０乃至カラムＣ３のビット線上のメモリセルの反転されていない通常のデータは、対応するビット線上に読み出され、通常パス１２１、およびＯＮ状態になったセレクタ１６９を介して、後段の装置に出力される。
【０１０４】
上述した選択用パス１２３の処理を具体的に説明すると、カラム回路１０１においては、例えば、カラムデコーダ２２からのカラムセレクト信号ｓ０が１で、カラムセレクタ２４−１および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝１）が、選択用セル１２３に入力された場合、カラムセレクタ２４−１がオン状態になるとともに、ＡＮＤゲート１６１からＯＲゲート１６７に信号ｅ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ１乃至ｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６２からの信号ｆ（＝０）、ＡＮＤゲート１６３からの信号ｇ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。
【０１０５】
したがって、ＯＲゲート１６７から反転パスの選択信号が出力され、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ０乃至ｗ１１のうちの対応するローアドレスのメモリセルのデータが、カラムＣ０のビット線上に読み出されている。したがって、カラムＣ０のビット線上に読み出されているデータは、カラムセレクタ２４−１、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。
【０１０６】
カラムデコーダ２２からのカラムセレクト信号ｓ０が１で、カラムセレクタ２４−１および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝０）が、選択用セル１２３に入力された場合、カラムセレクタ２４−１がオン状態になるとともに、ＡＮＤゲート１６１からＯＲゲート１６７に信号ｅ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ１乃至ｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６２からの信号ｆ（＝０）、ＡＮＤゲート１６３からの信号ｇ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。
【０１０７】
したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１２乃至ｗ２３のうちの対応するローアドレスのメモリセルのデータが、カラムＣ０のビット線上に読み出されている。したがって、カラムＣ０のビット線上に読み出されているデータは、カラムセレクタ２４−１、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。
【０１０８】
また、カラムデコーダ２２からのカラムセレクト信号ｓ１が１で、カラムセレクタ２４−２および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝１）が、選択用セル１２３に入力された場合、カラムセレクタ２４−２がオン状態になるとともに、ＡＮＤゲート１６２からＯＲゲート１６７に信号ｆ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ２およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６３からの信号ｇ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。
【０１０９】
したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ０乃至ｗ１１のうちの対応するローアドレスのメモリセルのデータが、カラムＣ１のビット線上に読み出されている。したがって、カラムＣ１のビット線上に読み出されているデータは、カラムセレクタ２４−２、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。
【０１１０】
カラムデコーダ２２からのカラムセレクト信号ｓ１が１で、カラムセレクタ２４−２および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝０）が、選択用セル１２３に入力された場合、カラムセレクタ２４−２がオン状態になるとともに、ＡＮＤゲート１６２からＯＲゲート１６７に信号ｆ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ２およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６３からの信号ｇ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。
【０１１１】
したがって、ＯＲゲート１６７から反転パスの選択信号が出力され、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１２乃至ｗ２３のうちの対応するローアドレスのメモリセルのデータが、カラムＣ１のビット線上に読み出されている。したがって、カラムＣ１のビット線上に読み出されているデータは、カラムセレクタ２４−２、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。
【０１１２】
さらに、カラムデコーダ２２からのカラムセレクト信号ｓ２が１で、カラムセレクタ２４−３および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝１）および（ｘ８＝１）が、選択用セル１２３に入力された場合、カラムセレクタ２４−３がオン状態になるとともに、ＡＮＤゲート１６３からＯＲゲート１６７に信号ｇ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ１およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。
【０１１３】
したがって、ＯＲゲート１６７から反転パスの選択信号が出力され、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ０乃至ｗ５のうちの対応するローアドレスのメモリセルのデータが、カラムＣ２のビット線上に読み出されている。したがって、カラムＣ２のビット線上に読み出されているデータは、カラムセレクタ２４−３、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。
【０１１４】
カラムデコーダ２２からのカラムセレクト信号ｓ２が１で、カラムセレクタ２４−３および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝１）および（ｘ８＝０）が、ローデコーダ２１および選択用セル１２３に入力された場合、カラムセレクタ２４−３がオン状態になるとともに、ＡＮＤゲート１６３からＯＲゲート１６７に信号ｇ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ１およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。
【０１１５】
したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ６乃至ｗ１１のうちの対応するローアドレスのメモリセルのデータが、カラムＣ２のビット線上に読み出されている。したがって、カラムＣ２のビット線上に読み出されているデータは、カラムセレクタ２４−３、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。
【０１１６】
カラムデコーダ２２からのカラムセレクト信号ｓ２が１で、カラムセレクタ２４−３および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝０）および（ｘ８＝１）が、ローデコーダ２１および選択用セル１２３に入力された場合、カラムセレクタ２４−３がオン状態になるとともに、ＡＮＤゲート１６３からＯＲゲート１６７に信号ｇ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ１およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。
【０１１７】
したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１２乃至ｗ１７のうちの対応するローアドレスのメモリセルのデータが、カラムＣ２のビット線上に読み出されている。したがって、カラムＣ２のビット線上に読み出されているデータは、カラムセレクタ２４−３、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。
【０１１８】
カラムデコーダ２２からのカラムセレクト信号ｓ２が１で、カラムセレクタ２４−３および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ９＝０）および（ｘ８＝０）が、ローデコーダ２１および選択用セル１２３に入力された場合、カラムセレクタ２４−３がオン状態になるとともに、ＡＮＤゲート１６３からＯＲゲート１６７に信号ｇ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ０、ｓ１およびｓ３は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６４からの信号ｈ（＝０）が入力される。
【０１１９】
したがって、ＯＲゲート１６７から反転パスの選択信号が出力され、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１８乃至ｗ２３のうちの対応するローアドレスのメモリセルのデータが、カラムＣ２のビット線上に読み出されている。したがって、カラムセレクタ２４−３およびセレクタ１７０がオン状態になるので、カラムＣ２のビット線上に読み出されているデータは、カラムセレクタ２４−３、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。
【０１２０】
また、カラムデコーダ２２からのカラムセレクト信号ｓ３が１で、カラムセレクタ２４−４および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ２＝１）が、選択用セル１２３に入力された場合、カラムセレクタ２４−４がオン状態になるとともに、ＡＮＤゲート１６４からＯＲゲート１６７に信号ｈ（＝１）が出力される。また、いまの場合、カラムセレクト信号ｓ０乃至ｓ２は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６３からの信号ｇ（＝０）が入力される。
【０１２１】
したがって、セレクタ１７０がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ０，ｗ２，ｗ４，ｗ６，ｗ８，ｗ１０，ｗ１２，ｗ１４，ｗ１６，ｗ１８，ｗ２０，およびｗ２２のうちの対応するメモリセルのデータが、カラムＣ３のビット線上に読み出されている。したがって、カラムＣ３のビット線上に読み出されているデータは、カラムセレクタ２４−４、センスアンプ２３、インバータ１１１、反転パス１２２、およびセレクタ１７０を介して、後段の装置に反転して出力される。
【０１２２】
カラムデコーダ２２からのカラムセレクト信号ｓ３が１で、カラムセレクタ２４−４および選択用セル１２３に入力され、コントロール回路からローアドレス信号（ｘ２＝０）が、ローデコーダ２１および選択用セル１２３に入力された場合、カラムセレクタ２４−４がオン状態になるとともに、ＡＮＤゲート１６４からＯＲゲート１６７に信号ｈ（＝０）が出力される。また、いまの場合、カラムセレクト信号ｓ０乃至ｓ２は０のため、ＯＲゲート１６７には、ＡＮＤゲート１６１からの信号ｅ（＝０）、ＡＮＤゲート１６２からの信号ｆ（＝０）、および、ＡＮＤゲート１６３からの信号ｇ（＝０）が入力される。
【０１２３】
したがって、ＯＲゲート１６７から通常パスの選択信号が出力され、セレクタ１６９がオン状態になる。このとき、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりローアドレスｗ１，ｗ３，ｗ５，ｗ７，ｗ９，ｗ１１，ｗ１３，ｗ１５，ｗ１７，ｗ１９，ｗ２１，およびｗ２３のうちの対応するメモリセルのデータが、カラムＣ３のビット線上に読み出されている。したがって、カラムＣ３のビット線上に読み出されているデータは、カラムセレクタ２４−４、センスアンプ２３、通常パス１２１、およびセレクタ１６９を介して、後段の装置にそのまま出力される。
【０１２４】
以上のように、カラム回路１０１において、ビット線のうちの任意のビット線上の任意のローアドレスのメモリセルに反転したデータが書き込まれても、センスアンプ２３の後段に、反転パス用リーフセル７５として、通常パス１２１、インバータ１１１を有する反転パス１２２、並びに、通常パス１２１および反転パス１２２が、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３およびローデコーダ２１からのローアドレス信号（ｘ２，ｘ８，ｘ９）により切り替えられるように選択用セル１２３を構成することにより、各ビット線上のデータのセンスアンプ２３からの出力を、図９のカラム回路１１のセンスアンプ２３からの出力と同じにすることができる。
【０１２５】
すなわち、パラメータファイル７１において、任意のビット線上の任意のローアドレスが「０」であったとしても、センスアンプの後段に、反転パス用リーフセル７５として、通常パス１２１、インバータ１１１を有する反転パス１２２、並びに、通常パス１２１および反転パス１２２が、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３およびローデコーダ２１からのローアドレス信号（ｘ２，ｘ８，ｘ９）により切り替えられるように（論理）構成された選択用セル１２３を配置することにより、センスアンプからの出力を、インバータ１１１を有する反転パス１２２を介して反転することができるので、そのメモリセルに「１」を記憶させることができる。したがって、図１０に示されるように、各ビット線上のほとんどすべてのローアドレスのメモリセルに「１」を記憶させることができる。これにより、ビット線上のコンタクトホールの数が減少され、ビット線における負荷が削減される。
【０１２６】
なお、図１０の例においては、カラムセレクト信号と３つのローアドレス信号（ｘ２，ｘ８，ｘ９）により通常パスおよび反転パスが切り替えられる場合について説明したが、ローアドレス信号は３つに限らず、ローアドレス信号が１つの場合もあれば、例えば、ＲＯＭ回路のワード数が大きい場合など、カラムセレクト信号とさらに多くのローアドレス信号により通常パスおよび反転パスが切り替えられるようにしてもよい。
【０１２７】
また、ビット線上のすべてのメモリセルのデータを「０」にすると、上述した反転パス用リーフセル７５を組む論理が複雑になる場合があるので、反転パス用リーフセル７５の論理の複雑さとビット線上のコンタクトホールの負荷の兼ね合いに基づいて、ビット線上のメモリセルの反転するデータのローアドレスを限定するようにしてもよい。この場合には、反転パス用リーフセル７５の論理の複雑さを抑えることができる。
【０１２８】
次に、図１１のフローチャートを参照して、回路設計装置５１の回路設計処理について説明する。
【０１２９】
入力部６１は、ユーザ（設計者）の操作に基づいて、ＲＯＭのビット数、ワード数、ＲＯＭデータなどが記述されたパラメータファイル７１を入力する。データ解析部６２は、ステップＳ１において、入力部６１を介して入力されたパラメータファイル７１に基づいて、ビット線上のメモリセルのデータの数と並びを解析し、その解析結果を、反転方法設定部６３に出力し、ステップＳ２に進む。
【０１３０】
反転方法設定部６３は、ステップＳ２において、データ解析部６２により解析された解析結果に基づいて、図５を参照して上述したように、ビット線のメモリセルのデータをすべて反転するか、図７を参照して上述したように、所定のビット線を選択して、選択されたビット線のメモリセルのデータをすべて反転するか、または、図１０を参照して上述したように、所定のビット線を選択して、選択されたビット線の任意のメモリセルのデータだけを反転するかなどのデータの反転方法を設定し、ステップＳ３に進む。
【０１３１】
論理設計部６４は、ステップＳ３において、反転方法設定部６３により設定されたデータ反転方法に基づいて、ＰＬＡ(Programmable Logic Array)を用いて、所定のメモリセルのデータを反転して出力するための論理を組み、論理回路を実現する。具体的には、論理設計部６４は、データ反転方法に基づいて、記憶部６５のＰＬＡリーフセル７２を用いて、タイリング（組み合わせ）を行い、ＰＬＡを用いて、所定のデータを反転して出力するための反転パス用リーフセル７５を生成し、ステップＳ４に進む。例えば、図５の例の場合には、論理設計部６４は、インバータ１１１からなる反転パス用リーフセル７５を生成する。また、図７または図１０の例の場合には、通常パス１２１、インバータ１１１を有する反転パス１２２並びに選択用セル１２３からなる反転パス用リーフセル７５を生成する。なお、このとき、論理設計部６４は、どのビット線のどのメモリセルのデータを反転するかというデータ反転情報７４も生成する。
【０１３２】
そして、論理設計部６４は、ステップＳ４において、生成された反転パス用リーフセル７５およびデータ反転情報７４をＲＯＭ生成部６６に出力し、ステップＳ５に進む。
【０１３３】
ＲＯＭ生成部６６は、ステップＳ５において、パラメータファイル７１、記憶部６５のＲＯＭリーフセル７３、論理設計部６４からのデータ反転情報７４および反転パス用リーフセル７５に基づいて、ＲＯＭ回路設計データ７６を生成し、生成されたＲＯＭ回路設計データ７６を、後段の図示せぬ装置に出力し、回路設計処理を終了する。ＲＯＭ生成部６６により出力されたＲＯＭ回路設計データ７６は、後段のウエハ工程でマスクデータとして使用され、ＲＯＭ回路がプログラミングされる。
【０１３４】
以上のように、特殊なプロセスを実行しなくても、ビット線におけるコンタクトホールの数を減らすことにより、簡単に、リーク電流を抑えたＲＯＭ回路を設計することができる。
【０１３５】
図１２は、上述したようにして設計されたＲＯＭ回路２０１の構成例を示している。なお、図１２においては、図１および図７における場合と対応する部分には対応する符号を付してあり、その説明は繰り返しになるので省略する。また、図１２においては、ビット線上の各ローアドレスのメモリセルは、説明の便宜上、省略されている。
【０１３６】
図１２の例においては、ＲＯＭ回路２０１は、カラム回路１０１−１，１０１−２，１０１−３，１０１−４，…により構成されている。カラム回路１０１−１のセンスアンプ２３−１の後段には、カラムＣ０乃至Ｃ３のうちの所定のビット線上の所定のメモリセルのデータを反転させない通常パス１２１−１、インバータ１１１−１を有し、カラムＣ０乃至Ｃ３のうちの所定のビット線上の所定のメモリセルのデータを反転させる反転パス１２２−１、並びに、通常パス１２１−１および反転パス１２２−１がカラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３、および、図示せぬコントロール回路からのローアドレス信号ｘ（例えば、図７のｘ２，ｘ８，ｘ９）により切り替えられるように構成された選択用セル１２３−１が配置されている。すなわち、図１２の例の場合、反転パス用リーフセル７５は、インバータ１１１−１、通常パス１２１−１、反転パス１２２−１、および選択用セル１２３−１により構成される。
【０１３７】
選択用セル１２３は、通常パス１２１−１からのデータを出力するためのＯＲゲートやインバータなどにより構成されるデコーダ回路２１１−１、およびセレクタ１４３−１と、反転パス１２２からのデータを出力するためのＯＲゲートやインバータなどにより構成されるデコーダ回路２１２−１およびセレクタ１４６−１により構成される。
【０１３８】
デコーダ回路２１１−１は、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３およびコントロール回路からのローアドレス信号ｘに基づいて、通常パスの選択信号を出力し、セレクタ１４３−１のオンオフを制御する。また、コントロール回路は、読み出すデータを指示するためのローアドレス信号ｒをローデコーダ２１に出力しており、ローデコーダ２１は、ローアドレス信号ｒに基づいて、ワード線を選択し、ビット線上に、対応するローアドレスのメモリセルのデータを読み出している。セレクタ１４３−１は、デコーダ回路２１１−１からの通常パスの選択信号が入力されると、オン状態になり、所定のビット線上に読み出されているデータを、センスアンプ２３−１および通常パス１２１−１を介して、後段の装置に出力する。
【０１３９】
デコーダ回路２１２−１は、カラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３およびコントロール回路からのローアドレス信号ｘに基づいて、反転パスの選択信号を出力し、セレクタ１４６−１のオンオフを制御する。また、コントロール回路からのローアドレス信号ｒに基づいて、ローデコーダ２１によりビット線上には、対応するローアドレスのメモリセルのデータが読み出されている。セレクタ１４６−１は、デコーダ回路２１２−１からの反転パスの選択信号が入力されると、オン状態になり、所定のビット線上に読み出されているデータを、センスアンプ２３−１、反転パス１２２−１およびインバータ１１１−１を介して、後段の装置に、反転して出力する。
【０１４０】
カラム回路１０１−２のセンスアンプ２３−２の後段には、カラムＣ４乃至Ｃ７のうちの所定のビット線上の所定のメモリセルのデータを反転させない通常パス１２１−２、インバータ１１１−２を有し、カラムＣ４乃至Ｃ７のうちの所定のビット線上の所定のメモリセルのデータを反転させる反転パス１２２−２、並びに、通常パス１２１−２および反転パス１２２−２がカラムデコーダ２２からのカラムセレクト信号ｓ０乃至ｓ３、および、図示せぬコントロール回路からのローアドレス信号ｘにより切り替えられるように構成された選択用セル１２３−２が配置されている。なお、選択用セル１２３−２は、選択用セル１２３−１と基本的に同様の構成であり、また、カラム回路１０１−３および１０１−４は、カラム回路１０１−１と基本的に同様の構成であり、それらの説明は繰り返しになるので省略する。
【０１４１】
以上のように、ＲＯＭ回路において、センスアンプの後段に、反転パス用リーフセル７５としてのデータを反転させない通常パス、データを反転させる反転パス、および通常パスと反転パスを切り替える選択をする選択用セルを設けるようにしたので、任意のビット線上の任意のローアドレスのメモリセルのデータを反転させて書き込むことができる。したがって、ビット線上のメモリセルのデータ「１」の数を多く設定することができ、ビット線上のコンタクトホールによる負荷を軽減することができる。
【０１４２】
これにより、ビット線上のドレイン負荷容量が減少し、リークによる誤動作が抑制されるので、以上のように設計されたＲＯＭ回路においては、低電圧まで動作させることが可能になり、さらに、消費電力を低減させることができる。
【０１４３】
なお、ビット線上のすべてのメモリセルのデータを「１」にすると、反転パスを選択する選択用セルの論理が複雑になってしまう場合もあるので、あまり複雑にならないように、ビット線上のメモリセルのデータ「０」を「１」に反転するローアドレスを限定して、反転パスを選択する選択用セルの論理を組むようにしてもよい。
【０１４４】
上記説明においては、コンタクトホール方式によるＲＯＭ回路を用いて説明したが、ビア方式や拡散層方式、メタル方式やイオン注入方式であってもよい。また、以上のように設計されたＲＯＭ回路を、半導体集積回路に搭載するようにするようにしてもよい。
【０１４５】
また、上記説明においては、ビット線を４カラム毎にまとめたカラム回路により構成される場合のＲＯＭ回路を用いて説明したが、ビット線を８カラム、１６カラム、または３２カラム毎にまとめたカラム回路により構成されるＲＯＭ回路にも、本発明は適用される。すなわち、本発明において、カラム内のビット線数は限定されない。
【０１４６】
上述した一連の処理は、ハードウェアにより実行させることもできるが、ソフトウェアにより実行させることもできる。この場合、例えば、図３の回路設計装置５１は、図１３に示されるような回路設計装置３０１により構成される。
【０１４７】
図１３において、ＣＰＵ（Central Processing Unit）３１１は、ＲＯＭ(Read Only Memory) ３１２に記憶されているプログラム、または、記憶部３１８からＲＡＭ（Random Access Memory）３１３にロードされたプログラムに従って各種の処理を実行する。ＲＡＭ３１３にはまた、ＣＰＵ３１１が各種の処理を実行する上において必要なデータなどが適宜記憶される。
【０１４８】
ＣＰＵ３１１、ＲＯＭ３１２、およびＲＡＭ３１３は、バス３１４を介して相互に接続されている。このバス３１４にはまた、入出力インタフェース３１５も接続されている。
【０１４９】
入出力インタフェース３１５には、キーボード、マウスなどよりなる入力部３１６、ＣＲＴ(Cathode Ray Tube)，ＬＣＤ（Liquid Crystal Display）などよりなるディスプレイ、並びにスピーカなどよりなる出力部３１７、ハードディスクなどより構成される記憶部３１８、モデム、ターミナルアダプタなどより構成される通信部３１９が接続されている。通信部３１９は、図示しないネットワークを介しての通信処理を行う。
【０１５０】
入出力インタフェース３１５にはまた、必要に応じてドライブ３２０が接続され、磁気ディスク３２１、光ディスク３２２、光磁気ディスク３２３、或いは半導体メモリ３２４などが適宜装着され、それから読み出されたコンピュータプログラムが、必要に応じて記憶部３１８にインストールされる。
【０１５１】
一連の処理をソフトウェアにより実行させる場合には、そのソフトウェアを構成するプログラムが、専用のハードウェアに組み込まれているコンピュータ、または、各種のプログラムをインストールすることで、各種の機能を実行することが可能な、例えば、汎用のパーソナルコンピュータなどに、ネットワークや記録媒体からインストールされる。
【０１５２】
この記録媒体は、図１３に示されるように、装置本体とは別に、ユーザにプログラムを提供するために配布される、プログラムが記録されている磁気ディスク３２１（フレキシブルディスクを含む）、光ディスク３２２（CD-ROM(Compact Disk-Read Only Memory)，ＤＶＤ(Digital Versatile Disk)を含む）、光磁気ディスク３２３（MD(Mini-Disk)（商標）を含む）、もしくは半導体メモリ３２４などよりなるパッケージメディアにより構成されるだけでなく、装置本体に予め組み込まれた状態でユーザに提供される、プログラムが記録されているＲＯＭ３１２や、記憶部３１８に含まれるハードディスクなどで構成される。
【０１５３】
なお、本明細書において、フローチャートに示されるステップは、記載された順序に従って時系列的に行われる処理はもちろん、必ずしも時系列的に処理されなくとも、並列的あるいは個別に実行される処理をも含むものである。
【図面の簡単な説明】
【０１５４】
【図１】ＲＯＭ回路の構成例を示す図である。
【図２】図１の範囲Ａを拡大した拡大図である。
【図３】本発明の回路設計装置の構成例を示すブロック図である。
【図４】従来のカラム回路の構成例を示す図である。
【図５】図３の回路設計装置により設計されたカラム回路の構成例を示す図である。
【図６】従来のカラム回路の他の構成例を示す図である。
【図７】図３の回路設計装置により設計されたカラム回路の他の構成例を示す図である。
【図８】図７の範囲Ｂの他の構成例を示す図である。
【図９】従来のカラム回路のさらに他の構成例を示す図である。
【図１０】図３の回路設計装置により設計されたカラム回路のさらに他の構成例を示す図である。
【図１１】図３の回路設計装置の回路設計処理を説明するフローチャートである。
【図１２】図３の回路設計装置により設計されたＲＯＭ回路の構成例を示す図である。
【図１３】本発明の回路設計装置の他の構成例を示すブロック図である。
【符号の説明】
【０１５５】
５１  回路設計装置，６２  データ解析部，６３  反転方法設定部，６４  論理設計部，６５  記憶部，６６  ＲＯＭ生成部，７１  パラメータファイル，７２  ＰＬＡ用リーフセル，７３  ＲＯＭリーフセル，７４  データ反転情報，７５  反転パス用リーフセル，７６  ＲＯＭ回路設計データ，１０１  カラム回路，１１１  インバータ，１２１  通常パス，１２２  反転パス，１２３  選択用セル，２０１  ＲＯＭ回路
【図１】
2005038510.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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