(57)【要約】【課題】  テストモードにおいてヒューズ回路の出力信号を相対的にシフトした制御信号を生成し、その制御信号に応じて被制御回路を制御することができる半導体回路を提供することを課題とする。【解決手段】  切断可能であり接続又は切断の状態を有する一又は複数のヒューズ回路（ＦＣ）と、被制御回路（７０３）を制御する制御回路（７０１，７０２）とを有する半導体回路が提供される。制御回路は、通常モード（ＴＳ）が指示されるとヒューズ回路の状態に応じて被制御回路を制御し、テストモード（ＴＳ）が指示されるとヒューズ回路の状態及び入力信号（ＣＳ）に応じて被制御回路を制御する。【選択図】        図７
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【特許請求の範囲】
【請求項１】
切断可能であり接続又は切断の状態を有する一又は複数のヒューズ回路と、
通常モードが指示されると前記ヒューズ回路の状態に応じて被制御回路を制御し、テストモードが指示されると前記ヒューズ回路の状態及び入力信号に応じて被制御回路を制御する制御回路と
を有する半導体回路。
【請求項２】
前記複数のヒューズ回路は、状態に応じて複数ビットの信号を出力し、
前記制御回路は、テストモードが指示されると前記ヒューズ回路の複数ビットの出力信号及び複数ビットの入力信号に応じて被制御回路を制御する請求項１記載の半導体回路。
【請求項３】
前記入力信号のビット数は、前記ヒューズ回路の出力信号のビット数よりも多い請求項２記載の半導体回路。
【請求項４】
前記制御回路は、テストモードが指示されると前記ヒューズ回路の出力信号及び入力信号の演算を行って制御信号を生成する演算回路を含み、その制御信号に応じて被制御回路を制御する請求項２又は３記載の半導体回路。
【請求項５】
前記演算回路は、テストモードが指示されると前記ヒューズ回路の出力信号及び入力信号の加算を行って制御信号を生成する請求項４記載の半導体回路。
【請求項６】
前記演算回路は、通常モードが指示されると前記ヒューズ回路の出力信号を制御信号として出力する請求項４又は５記載の半導体回路。
【請求項７】
前記制御回路は、前記演算回路が出力する制御信号をデコードして被制御回路に出力するデコーダを含む請求項４〜６のいずれか１項に記載の半導体回路。
【請求項８】
前記演算回路は、前記入力信号に応じて前記ヒューズ回路の出力信号の値を相対的にシフトした制御信号を生成する請求項４〜７のいずれか１項に記載の半導体回路。
【請求項９】
前記演算回路は、前記入力信号に応じて前記ヒューズ回路の出力信号の値を正方向及び負方向に相対的にシフトした制御信号を生成可能である請求項８記載の半導体回路。
【請求項１０】
前記入力信号のビット数は、前記ヒューズ回路の出力信号のビット数よりも多い請求項９記載の半導体回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体回路に関し、特にヒューズ回路を有する半導体回路に関する。
【背景技術】
【０００２】
半導体回路は、製造ラインにより大量生産される。しかし、その製造ばらつきにより、個々の半導体回路の特性値にばらつきが生じる。そのため、製造後、その特性値に応じて、ヒューズの切断を行い、半導体回路の特性値の補正を行う。いわゆるヒューズによるトリミングが行われる。
【０００３】
下記の特許文献１には、ヒューズ回路を用いた半導体集積回路が開示されている。
【０００４】
【特許文献１】特開２０００−４０３９３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、テストモードにおいてヒューズ回路の出力信号を相対的にシフトした制御信号を生成し、その制御信号に応じて被制御回路を制御することができる半導体回路を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一観点によれば、切断可能であり接続又は切断の状態を有する一又は複数のヒューズ回路と、被制御回路を制御する制御回路とを有する半導体回路が提供される。制御回路は、通常モードが指示されるとヒューズ回路の状態に応じて被制御回路を制御し、テストモードが指示されるとヒューズ回路の状態及び入力信号に応じて被制御回路を制御する。
【発明の効果】
【０００７】
通常モードでは、ヒューズ回路の状態に応じて被制御回路が制御される。テストモードでは、ヒューズ回路の状態及び入力信号に応じて被制御回路が制御される。テストモードにおいては、入力信号に応じて、ヒューズ回路の出力信号を相対的にシフトした制御信号を生成し、その制御信号に応じて被制御回路を制御することができる。ヒューズ切断後、被制御回路において、ヒューズの状態を基準にして、制御信号を正方向及び負方向に相対的にシフトさせたマージン試験を行うことができる。
【発明を実施するための最良の形態】
【０００８】
図１は、本発明の実施形態による半導体メモリ回路１００の構成例を示すブロック図である。半導体メモリ回路１００は、１つの半導体チップにより構成され、入出力インターフェイス１１１、アドレスデコーダ１１２、メモリコア１１３、データコントロール回路１１４、電源回路１１５及びテスト回路１１６を有する。半導体メモリ回路１００には、電源電圧ＶＤＤ及び基準電圧（例えばグランド）ＶＳＳが供給される。
【０００９】
まず、書き込み動作について説明する。書き込みの際には、書き込みコマンドのコントロール信号１０３、書き込みのアドレス信号１０１及び書き込みデータ１０２を半導体メモリ回路１００に入力する。アドレスデコーダ１１２は、入出力インターフェイス１１１を介してアドレス信号１０１を入力し、アドレス信号１０１をデコードしてメモリコア１１３に出力する。データコントロール回路１１４は、入出力インターフェイス回路１１１を介して書き込みデータ１０２を入力し、メモリコア１１３に出力する。メモリコア１１３は、２次元配列された複数のメモリセルを有し、デコードされたアドレス信号に応じてメモリセルを選択し、書き込みデータを書き込む。
【００１０】
次に、読み出し動作について説明する。読み出しの際には、読み出しコマンドのコントロール信号１０３及び読み出しのアドレス信号１０１を半導体メモリ回路１００に入力する。アドレスデコーダ１１２は、入出力インターフェイス１１１を介してアドレス信号１０１を入力し、アドレス信号１０１をデコードしてメモリコア１１３に出力する。メモリコア１１３は、デコードされたアドレス信号に応じてメモリセルを選択し、そのメモリセルからデータを読み出す。データコントロール回路１１４は、読み出されたデータを、入出力インターフェイス回路１１１を介してデータ１０２として外部に出力する。
【００１１】
電源回路１１５は、所定の電源電圧を生成し、他の回路ブロックに電源電圧を供給する。コントロール信号１０３は、通常モード又はテストモードを指定するための信号を含む。通常モードは、製品出荷後のモードであり、上記の書き込み動作及び読み出し動作を行うことができる。テストモードは、製品出荷前にテスト回路１１６により半導体メモリ回路１００のテストを行うためのモードである。その詳細は、後に説明する。
【００１２】
図２は、図１の電源回路１１５の構成例を示す回路図である。ターゲット電圧端子ＴＧ及び基準電圧ＶＳＳ間には、例えば３個の抵抗２０５が直列に接続されている。ノード２０１及び基準電圧ＶＳＳ間には、１個の抵抗２０５が接続されている。ノード２０２及び基準電圧ＶＳＳ間には、２個の直列抵抗２０５が接続されている。ノード２０３及び基準電圧ＶＳＳ間には、３個の直列抵抗２０５が接続されている。
【００１３】
トランスファゲート（スイッチ）２１３は、制御信号ｔｒ０，／ｔｒ０に応じてノード２０３及び参照電圧端子ＲＥＦを接続又は切断する。制御信号ｔｒ０及び／ｔｒ０は、相互に論理反転した信号である。記号「／」は、論理反転記号を示す。トランスファゲート２１３は、ｎチャネルＭＯＳ電界効果トランジスタ（ＦＥＴ）及びｐチャネルＭＯＳＦＥＴから構成される。ｎチャネル及びｐチャネルＭＯＳＦＥＴのソース及びドレインは、相互に接続される。ｎチャネルＭＯＳＦＥＴのゲートには、制御信号ｔｒ０が接続される。ｐチャネルＭＯＳＦＥＴのゲートには、制御信号／ｔｒ０が接続される。例えば、制御信号ｔｒ０がハイレベル、制御信号／ｔｒ０がローレベルであれば、ｎチャネル及びｐチャネルＭＯＳＦＥＴがオンする。その結果、トランスファゲート２１３が接続状態になる。逆に、制御信号ｔｒ０がローレベル、制御信号／ｔｒ０がハイレベルであれば、ｎチャネル及びｐチャネルＭＯＳＦＥＴがオフする。その結果、トランスファゲート２１３が切断状態になる。
【００１４】
トランスファゲート２１２及び２１１も、トランスファゲート２１３と同様の構成を有する。トランスファゲート２１２は、制御信号ｔｒ１，／ｔｒ１に応じてノード２０２及び参照電圧端子ＲＥＦを接続又は切断する。制御信号ｔｒ１及び／ｔｒ１は、相互に論理反転した信号である。トランスファゲート２１１は、制御信号ｔｒ２，／ｔｒ２に応じてノード２０１及び参照電圧端子ＲＥＦを接続又は切断する。制御信号ｔｒ２及び／ｔｒ２は、相互に論理反転した信号である。
【００１５】
参照電圧端子ＲＥＦには、参照電圧が供給される。しかし、半導体メモリ回路は、製造ラインにより大量生産されるので、製造ばらつきにより、個々の半導体メモリ回路の参照電圧が異なる。これは、例えばＭＯＳＦＥＴの閾値電圧Ｖｔｈにばらつきが生じる等の原因による。そこで、３個のトランスファゲート２１１〜２１３のうちのいずれか１つのみを閉じることにより、すべての半導体メモリ回路のターゲット電圧端子ＴＧに同じターゲット電圧（内部電源電圧）が生じるように補正する。例えば、トランスファゲート２１２のみを閉じた場合を基準にした場合、トランスファゲート２１１のみを閉じればターゲット電圧端子ＴＧの電圧を比較的高くすることができ、トランスファゲート２１３のみを閉じればターゲット電圧端子ＴＧの電圧を比較的低くすることができる。
【００１６】
図３は、図１の半導体メモリ回路１００内に用いる遅延回路の構成例を示す回路図である。入力端子ＩＮ及び出力端子ＯＵＴ間には、例えば３個のインバータ３０５が接続されている。
【００１７】
トランスファゲート３１１は、制御信号ｔｒ０，／ｔｒ０に応じてノード３０１と容量３２１を介した基準電圧ＶＳＳとを接続又は切断する。トランスファゲート３１２は、制御信号ｔｒ１，／ｔｒ１に応じてノード３０２と容量３２２を介した基準電圧ＶＳＳとを接続又は切断する。トランスファゲート３１３は、制御信号ｔｒ２，／ｔｒ２に応じてノード３０３と容量３２３を介した基準電圧ＶＳＳとを接続又は切断する。容量３２１〜３２３は、例えばｎチャネルＭＯＳＦＥＴにより構成することができる。入力端子ＩＮに入力された入力信号は、遅延され、出力端子ＯＵＴから出力される。
【００１８】
製造ばらつきにより、半導体メモリ回路毎に遅延回路の遅延時間が異なる。そこで、トランスファゲート３１１〜３１３を制御することにより、遅延時間を変化させ、ウエハ上の全半導体チップの当該遅延回路における遅延時間を同じにすることができる。遅延回路に接続する容量３２１〜３２３の値が大きいほど、遅延時間が長くなる。
【００１９】
図４は、図１のテスト回路１１６の構成例を示す回路図である。被制御回路４１２は、例えば図２の電源回路又は図３の遅延回路である。テスト回路１１６は、選択回路ＴＣ０〜ＴＣｎ及びデコーダ４１１を有し、制御信号ｔｒ０〜ｔｒｎ，／ｔｒ０〜／ｔｒｎを出力する。
【００２０】
選択回路ＴＣ０の構成を説明する。モード信号ＴＳは、０（ローレベル）のときが通常モードを示し、１（ハイレベル）のときがテストモードを示す。ヒューズ回路ＦＣ０は、レーザ照射により切断可能であり接続又は切断の状態を有し、状態に応じて１又は０のヒューズ信号ｆｕｓｅ０を出力する。テスト信号ｃｏｄｅ０は、テストモードにおいて、ヒューズ信号ｆｕｓｅ０の代わりとして入力する信号である。否定論理和（ＮＯＲ）回路４０１は、モード信号ＴＳ及びヒューズ信号ｆｕｓｅ０のＮＯＲを演算して出力する。インバータ４０２は、モード信号ＴＳを論理反転した信号を出力する。ＮＯＲ回路４０３は、インバータ４０２の出力信号とテスト信号ｃｏｄｅ０のＮＯＲを演算して出力する。ＮＯＲ回路４０４は、ＮＯＲ回路４０１及び４０３の出力信号のＮＯＲを演算して信号ｆ０を出力する。
【００２１】
モード信号ＴＳが０（通常モード）のときには、信号ｆ０はヒューズ信号ｆｕｓｅ０と同じになる。これに対し、モード信号ＴＳが１（テストモード）のときには、信号ｆ０はテスト信号ｃｏｄｅ０と同じになる。
【００２２】
デコーダ４１１は、信号ｆ０をデコードし、制御信号ｔｒ０及び／ｔｒ０を出力する。例えば、信号ｆ０が１のときには、制御信号ｔｒ０が１、制御信号／ｔｒ０が０になる。逆に、信号ｆ０が０のときには、制御信号ｔｒ０が０、制御信号／ｔｒ０が１になる。被制御回路４１２は、例えば図２の電源回路又は図３の遅延回路であり、制御信号ｔｒ０，／ｔｒ０等により制御される。
【００２３】
選択回路ＴＣ１〜ＴＣｎは、選択回路ＴＣ０と基本的に同じ構成を有し、ヒューズ回路ＦＣ０の代わりにそれぞれヒューズ回路ＦＣ１〜ＦＣｎを有し、テスト信号ｃｏｄｅ０の代わりにそれぞれテスト信号ｃｏｄｅ１〜ｃｏｄｅｎを入力し、信号ｆ１〜ｆｎを出力する。信号ｆ１〜ｆｎは、モード信号ＴＳが０（通常モード）のときにはヒューズ回路ＦＣ１〜ＦＣｎの出力信号ｆｕｓｅ１〜ｆｕｓｅｎと同じ信号になり、モード信号ＴＳが１（テストモード）のときにはテスト信号ｃｏｄｅ１〜ｃｏｄｅｎと同じ信号になる。デコーダ４１１は、信号ｆ０〜ｆｎをデコードして、制御信号ｔｒ０〜ｔｒｎ，／ｔｒ０〜／ｔｒｎを被制御回路４１２に出力する。
【００２４】
図５は、テスト信号ｃｏｄｅ０〜ｃｏｄｅ２を指定するためのテーブルを示す図である。図４において、ｎが２の場合、ヒューズ回路ＦＣ０〜ＦＣ２の状態は８通り存在する。その８状態を、３ビットのテーブル番号０〜７に対応付ける。テストモードでは、外部から３ビットのテーブル番号を指定する。これにより、テーブル番号に対応するテスト信号ｃｏｄｅ０〜ｃｏｄｅ２が入力される。テストモードでは、テスト信号ｃｏｄｅ０〜ｃｏｄｅ２が信号ｆ０〜ｆ２になる。
【００２５】
図６は、半導体メモリ回路を出荷するまでの試験の流れを示すフローチャートである。ステップＳ６０１では、第１のウエハ試験を行う。第１のウエハ試験は、半導体ウエハ上に半導体メモリ回路が形成された段階で行う試験である。この際、ヒューズ回路ＦＣ０〜ＦＣｎは、すべてヒューズが接続された状態であり、例えば電圧のばらつき（図２）及び／又は遅延時間のばらつき（図３）等を試験する。この試験は、モード信号ＴＳを１（テストモード）にして、テスト信号ｃｏｄｅ０〜ｃｏｄｅｎを入力して、テストを行う。
【００２６】
次に、ステップＳ６０２では、上記のテスト結果に応じて、ヒューズ回路ＦＣ０〜ＦＣｎのヒューズ切断を行う。ヒューズは、レーザ照射により切断し、一度切断すると回復不可能である。
【００２７】
次に、ステップＳ６０３では、ヒューズ切断状態で第２のウエハ試験を行う。
次に、ステップＳ６０４では、半導体ウエハ上の複数の半導体メモリ回路を半導体チップ毎に切り離し、パッケージ化する。
次に、ステップＳ６０５では、パッケージ状態で最終試験を行う。最終試験に合格すれば、半導体メモリ回路は出荷される。
【００２８】
上記のステップＳ６０３又はＳ６０５の試験において、被制御回路４１２（図４）のマージン試験を行う場合を考える。マージン試験は、ヒューズ回路ＦＣ０〜ＦＣｎの状態を基準にして、それよりも正方向及び負方向に相対的にシフトさせてマージン試験を行う。例えば、図２の電源回路では電圧をシフトさせ、図３の遅延回路では遅延時間をシフトさせて試験を行う。
【００２９】
マージン試験は、モード信号ＴＳを１（テストモード）にして、テスト信号ｃｏｄｅ０〜ｃｏｄｅｎにより絶対的に電圧又は遅延時間等を指定することしかできず、現在のヒューズ回路ＦＣ０〜ＦＣｎの状態を基準にして相対的にシフトさせることはできない。半導体メモリ回路毎にヒューズ回路ＦＣ０〜ＦＣｎの状態は、異なるので、ヒューズ回路ＦＣ０〜ＦＣｎの状態を基準にして電圧又は遅延時間を相対的にシフトさせることは困難である。この問題を解決するための回路を、図７を参照しながら説明する。
【００３０】
図７は、本実施形態によるテスト回路１１６（図１）の構成例を示す回路図である。被制御回路７０３は、例えば図２の電源回路又は図３の遅延回路である。テスト回路１１６は、ヒューズ回路ＦＣ、加算回路７０１及びデコーダ７０２を有し、制御信号ｔｒ０〜ｔｒｎ，／ｔｒ０〜／ｔｒｎを出力する。加算回路７０１及びデコーダ７０２は、制御回路を構成する。
【００３１】
ヒューズ回路ＦＣは、ヒューズ回路ＦＣ０〜ＦＣｎを有する。ヒューズ回路ＦＣ０〜ＦＣｎは、それぞれヒューズ状態に応じてｎ＋１ビットのヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎを出力する。テスト信号ＣＳは、外部から入力されるｎ＋２ビットのテスト信号ｃｏｄｅ０〜ｃｏｄｅｎ＋１を有し、ヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎよりも１ビット多い。モード信号ＴＳは、０が通常モードを示し、１がテストモードを示す。
【００３２】
加算回路（演算回路）７０１は、モード信号ＴＳが０（通常モード）のときにはヒューズ回路ＦＣ０〜ＦＣｎの出力信号ｆｕｓｅ０〜ｆｕｓｅｎをそのまま信号ｆ０〜ｆｎとして出力し、モード信号ＴＳが１（テストモード）のときにはヒューズ回路ＦＣ０〜ＦＣｎの出力信号ｆｕｓｅ０〜ｆｕｓｅｎ及びテスト信号ｃｏｄｅ０〜ｃｏｄｅｎ＋１の加算（演算）を行って信号ｆ０〜ｆｎを出力する。その例を、図９を参照しながら説明する。
【００３３】
図９は、テスト信号ｃｏｄｅ０〜ｃｏｄｅ３を指定するためのテーブルを示す図である。図７において、ｎが２の場合を例に示す。４ビットのテスト信号ｃｏｄｅ０〜ｃｏｄｅ３は、テーブル番号＋７〜−７に対応付けられる。これにより、３ビットのヒューズ信号ｆｕｓｅ０〜ｆｕｓｅ２の値を、相対的に負方向及び正方向に＋７〜−７の範囲でシフトさせ、信号ｆ０〜ｆｎを出力することができる。３ビットのヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎは、８通りの状態を有するので、＋７〜−７のシフト範囲を指定可能にすれば、全８状態へのシフトが可能である。ここで、最上位ビットのテスト信号ｃｏｄｅ３は、相対的にシフトされる正又は負の方向を示す符号ビットである。加算回路７０１は、ｎ＋１ビットのヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎとｎ＋２ビットのテスト信号ｃｏｄｅ０〜ｃｏｄｅｎ＋１のテーブル番号とを加算し、信号ｆ０〜ｆｎを出力することを意味する。
【００３４】
以上のように、モード信号ＴＳが０（通常モード）のときには、信号ｆ０〜ｆｎはヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎと同じになる。これに対し、モード信号ＴＳが１（テストモード）のときには、信号ｆ０〜ｆｎはヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎとテスト信号ｃｏｄｅ０〜ｃｏｄｅｎ＋１とを加算した信号になる。
【００３５】
デコーダ７０２は、信号ｆ０〜ｆｎをデコードし、制御信号ｔｒ０〜ｔｒｎ，／ｔｒ０〜／ｔｒｎを出力する。例えば、信号ｆ０が１のときには、制御信号ｔｒ０が１、制御信号／ｔｒ０が０になる。逆に、信号ｆ０が０のときには、制御信号ｔｒ０が０、制御信号／ｔｒ０が１になる。被制御回路７０３は、例えば図２の電源回路又は図３の遅延回路であり、制御信号ｔｒ０，／ｔｒ０等により制御される。
【００３６】
図８は、図７の加算回路７０１の構成例を示すブロック図である。モード信号ＴＳは、ｎ＋１個の加算回路ＡＣ０〜ＡＣｎに入力される。符号ビットのテスト信号ｃｏｄｅｎ＋１は、加算回路ＡＣ０のキャリー（桁上がり）入力端子に入力される。加算回路ＡＣ０は、その他、最下位ビットのテスト信号ｃｏｄｅ０及び最下位ビットのヒューズ信号ｆｕｓｅ０を入力する。加算回路ＡＣ１は、テスト信号ｃｏｄｅ１、ヒューズ信号ｆｕｓｅ１及び加算回路ＡＣ０のキャリー（桁上がり）信号ｃａｒｒｙ０を入力する。加算回路ＡＣｎは、テスト信号ｃｏｄｅｎ、ヒューズ信号ｆｕｓｅｎ及び加算回路ＡＣｎ−１のキャリー（桁上がり）信号ｃａｒｒｙｎ−１を入力する。
【００３７】
まず、モード信号ＴＳが０（通常モード）の場合を説明する。加算回路ＡＣ０〜ＡＣｎは、それぞれヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎをそのまま信号ｆ０〜ｆｎとして出力する。
【００３８】
次に、モード信号ＴＳが１（テストモード）の場合を説明する。加算回路ＡＣ０は、符号ビットｃｏｄｅｎ＋１とヒューズ信号ｆｕｓｅ０とテスト信号ｃｏｄｅ０を加算して、和信号ｆ０及びキャリー信号ｃａｒｒｙ０を出力する。加算回路ＡＣ１は、ヒューズ信号ｆｕｓｅ１とテスト信号ｃｏｄｅ１とキャリー信号ｃａｒｒｙ０を加算して、和信号ｆ１及びキャリー信号ｃａｒｒｙ１を出力する。加算回路ＡＣｎは、ヒューズ信号ｆｕｓｅｎとテスト信号ｃｏｄｅｎとキャリー信号ｃａｒｒｙｎ−１を加算して、和信号ｆｎを出力する。
【００３９】
より具体的な例として、図９のテーブルの場合を例に説明する。符号ビットｃｏｄｅｎ＋１（ｃｏｄｅ３）は、１が負であり、０が正である。符号ビットｃｏｄｅｎ＋１が１であれば減算、符号ビットｃｏｄｅｎ＋１が０であれば加算する。加算回路ＡＣ０は、符号ビットｃｏｄｅｎ＋１とヒューズ信号ｆ０とテスト信号ｃｏｄｅ０を加算する。加算回路ＡＣ１は、ヒューズ信号ｆ１とテスト信号ｃｏｄｅ１とキャリー信号ｃａｒｒｙ０を加算する。加算回路ＡＣｎは、ヒューズ信号ｆｎとテスト信号ｃｏｄｅｎとキャリー信号ｃａｒｒｙｎ−１を加算する。
【００４０】
本実施形態によれば、図６のステップＳ６０３又はＳ６０５の試験において、被制御回路７０３のマージン試験を行うことができる。すなわち、ヒューズ回路ＦＣ０〜ＦＣｎの状態を基準にして、それよりも正方向及び負方向に相対的にシフトさせてマージン試験を行うことができる。例えば、図２の電源回路では電圧をシフトさせ、図３の遅延回路では遅延時間をシフトさせて試験を行うことができる。
【００４１】
なお、図６のステップＳ６０１のウエハ試験は、ヒューズカット（Ｓ６０２）前の試験であり、ヒューズ回路ＦＣ０〜ＦＣｎのヒューズが全て接続状態である。したがって、その状態を基準にして、テスト信号ｃｏｄｅ０〜ｃｏｄｅｎ＋１により相対的にシフトさせた信号を指定すればよい。すなわち、絶対的な電圧又は遅延時間等の指定が可能である。また、絶対指定及び相対指定の２モードを持つようにしてもよい。
【００４２】
図１０はヒューズ回路ＦＣ０〜ＦＣｎの構成例を示す回路図であり、図１１はその動作を説明するためのタイミングチャートである。ヒューズ回路ＦＣ０〜ＦＣｎは、全て同じ構成を有し、ヒューズ１００３の状態のみが異なり得る。ｐチャネルＭＯＳＦＥＴ１００１は、ゲートがリセット信号ＲＳＴに接続され、ソースが電源電圧に接続され、ドレインがｎチャネルＭＯＳＦＥＴ１００２のドレインに接続される。ｎチャネルＭＯＳＦＥＴ１００２は、ゲートがセット信号ＳＴに接続され、ソースがヒューズ１００３を介して基準電圧に接続される。ヒューズ１００３は、レーザ照射により切断可能な導電線である。
【００４３】
インバータ１００４は、入力端子がＭＯＳＦＥＴ１００１及び１００２のドレインの相互接続点に接続され、出力端子がインバータ１００６の入力端子に接続される。インバータ１００５は、入力端子がインバータ１００４の出力端子に接続され、出力端子がインバータ１００４の入力端子に接続される。インバータ１００６は、入力信号を論理反転してヒューズ信号ｆｕｓｅ０を出力する。
【００４４】
図１１において、ヒューズ信号ｆｕｓｅ０１はヒューズ１００３が切断された状態のヒューズ信号ｆｕｓｅ０を示し、ヒューズ信号ｆｕｓｅ０２はヒューズ１００３が接続された状態のヒューズ信号ｆｕｓｅ０を示す。
【００４５】
まず、ヒューズ１００３が切断状態のときのヒューズ信号ｆｕｓｅ０１について説明する。電源投入後、リセット信号ＲＳＴ及びセット信号ＳＴがローレベルのときには、ＭＯＳＦＥＴ１００１がオン、ＭＯＳＦＥＴ１００２がオフする。その結果、インバータ１００４にはハイレベルが入力され、ヒューズ信号ｆｕｓｅ０１はハイレベルになる。この状態は、インバータ１００４及び１００５のメモリにより保持される。
【００４６】
その後、リセット信号ＲＳＴ及びセット信号ＳＴをハイレベルにする。すると、ＭＯＳＦＥＴ１００１がオフ、ＭＯＳＦＥＴ１００２がオンする。ヒューズ１００３が切断されているので、インバータ１００４及び１００５の状態は、変化しない。その結果、ヒューズ信号ｆｕｓｅ０１はハイレベルを維持する。
【００４７】
その後、リセット信号ＲＳＴはハイレベルを維持し、セット信号ＳＴをローレベルにする。ＭＯＳＦＥＴ１００１及び１００２は、オフする。インバータ１００４及び１００５の状態は変化せず、ヒューズ信号ｆｕｓｅ０１はハイレベルを維持する。
【００４８】
次に、ヒューズ１００３が接続状態のときのヒューズ信号ｆｕｓｅ０２について説明する。電源投入後、リセット信号ＲＳＴ及びセット信号ＳＴがローレベルのときには、ＭＯＳＦＥＴ１００１がオン、ＭＯＳＦＥＴ１００２がオフする。その結果、インバータ１００４にはハイレベルが入力され、ヒューズ信号ｆｕｓｅ０２はハイレベルになる。この状態は、インバータ１００４及び１００５のメモリにより保持される。
【００４９】
その後、リセット信号ＲＳＴ及びセット信号ＳＴをハイレベルにする。すると、ＭＯＳＦＥＴ１００１がオフ、ＭＯＳＦＥＴ１００２がオンする。ヒューズ１００３が接続されているので、インバータ１００４にはローレベルが入力される。その結果、ヒューズ信号ｆｕｓｅ０２はローレベルに変化する。
【００５０】
その後、リセット信号ＲＳＴはハイレベルを維持し、セット信号ＳＴをローレベルにする。ＭＯＳＦＥＴ１００１及び１００２は、オフする。インバータ１００４及び１００５の状態は変化せず、ヒューズ信号ｆｕｓｅ０２はローレベルを維持する。
【００５１】
以上のように、ヒューズ１００３が切断状態のときには、ヒューズ信号ｆｕｓｅ０１は１（ハイレベル）になり、ヒューズ１００３が接続状態のときには、ヒューズ信号ｆｕｓｅ０２は０（ローレベル）になる。
【００５２】
なお、図７の被制御回路７０３として、図２の電源回路及び図３の遅延回路を例に説明したが、これに限定されない。例えば、ＤＲＡＭのセルフリフレッシュ動作の周期をヒューズ回路により調整する場合等にも適用できる。また、半導体メモリ回路を例に説明したが、これに限定されず、種々の半導体回路に適用できる。
【００５３】
以上のように、本実施形態によれば、通常モードが指示されるとヒューズ回路の状態に応じて被制御回路を制御し、テストモードが指示されるとヒューズ回路の状態及びテスト信号（外部入力信号）に応じて被制御回路を制御する。
【００５４】
通常モードでは、ヒューズ回路のヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎがそのまま信号ｆ０〜ｆｎとなり被制御回路を制御する。テストモードでは、ヒューズ回路のヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎ及びテスト信号ｃｏｄｅ０〜ｃｏｄｅｎ＋１の加算結果に応じて被制御回路が制御される。テストモードにおいては、テスト信号ｃｏｄｅ０〜ｃｏｄｅｎ＋１に応じて、ヒューズ回路のヒューズ信号ｆｕｓｅ０〜ｆｕｓｅｎを相対的にシフトした制御信号ｆ０〜ｆｎを生成し、その制御信号ｆ０〜ｆｎに応じて被制御回路を制御することができる。半導体回路は、ヒューズ切断後、半導体チップ毎にヒューズの状態が異なり、テスト時にヒューズの状態が不明であっても、被制御回路において、ヒューズの状態を基準にして、制御信号を正方向及び負方向に相対的にシフトさせたマージン試験を行うことができる。すべての半導体回路で、同じマージン保証試験を行うことができる。
【００５５】
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【００５６】
本発明の実施形態は、例えば以下のように種々の適用が可能である。
【００５７】
（付記１）
切断可能であり接続又は切断の状態を有する一又は複数のヒューズ回路と、
通常モードが指示されると前記ヒューズ回路の状態に応じて被制御回路を制御し、テストモードが指示されると前記ヒューズ回路の状態及び入力信号に応じて被制御回路を制御する制御回路と
を有する半導体回路。
（付記２）
前記複数のヒューズ回路は、状態に応じて複数ビットの信号を出力し、
前記制御回路は、テストモードが指示されると前記ヒューズ回路の複数ビットの出力信号及び複数ビットの入力信号に応じて被制御回路を制御する付記１記載の半導体回路。
（付記３）
前記入力信号のビット数は、前記ヒューズ回路の出力信号のビット数よりも多い付記２記載の半導体回路。
（付記４）
前記制御回路は、テストモードが指示されると前記ヒューズ回路の出力信号及び入力信号の演算を行って制御信号を生成する演算回路を含み、その制御信号に応じて被制御回路を制御する付記２記載の半導体回路。
（付記５）
前記演算回路は、テストモードが指示されると前記ヒューズ回路の出力信号及び入力信号の加算を行って制御信号を生成する付記４記載の半導体回路。
（付記６）
前記演算回路は、通常モードが指示されると前記ヒューズ回路の出力信号を制御信号として出力する付記４記載の半導体回路。
（付記７）
前記制御回路は、前記演算回路が出力する制御信号をデコードして被制御回路に出力するデコーダを含む付記４記載の半導体回路。
（付記８）
前記演算回路は、前記入力信号に応じて前記ヒューズ回路の出力信号の値を相対的にシフトした制御信号を生成する付記４記載の半導体回路。
（付記９）
前記演算回路は、前記入力信号に応じて前記ヒューズ回路の出力信号の値を正方向及び負方向に相対的にシフトした制御信号を生成可能である付記８記載の半導体回路。
（付記１０）
前記入力信号のビット数は、前記ヒューズ回路の出力信号のビット数よりも多い付記９記載の半導体回路。
（付記１１）
前記入力信号の最上位ビットは、相対的にシフトされる正又は負の方向を示す符号ビットである付記１０記載の半導体回路。
（付記１２）
前記被制御回路は、前記制御回路に応じて電圧値が制御される電源回路である付記１記載の半導体回路。
（付記１３）
前記被制御回路は、前記制御回路に応じて遅延時間が制御される遅延回路である付記１記載の半導体回路。
（付記１４）
前記演算回路は、通常モードが指示されると前記ヒューズ回路の出力信号を制御信号として出力する付記５記載の半導体回路。
（付記１５）
前記演算回路は、前記入力信号に応じて前記ヒューズ回路の出力信号の値を相対的にシフトした制御信号を生成する付記１４記載の半導体回路。
（付記１６）
前記演算回路は、前記入力信号に応じて前記ヒューズ回路の出力信号の値を正方向及び負方向に相対的にシフトした制御信号を生成可能である付記１５記載の半導体回路。
（付記１７）
前記入力信号のビット数は、前記ヒューズ回路の出力信号のビット数よりも多い付記１６記載の半導体回路。
（付記１８）
前記入力信号の最上位ビットは、相対的にシフトされる正又は負の方向を示す符号ビットである付記１７記載の半導体回路。
（付記１９）
前記制御回路は、前記演算回路が出力する制御信号をデコードして被制御回路に出力するデコーダを含む付記１８記載の半導体回路。
（付記２０）
前記被制御回路は、前記制御回路に応じて電圧値が制御される電源回路である付記１９記載の半導体回路。
（付記２１）
前記被制御回路は、前記制御回路に応じて遅延時間が制御される遅延回路である付記１９記載の半導体回路。
【図面の簡単な説明】
【００５８】
【図１】本発明の実施形態による半導体メモリ回路の構成例を示すブロック図である。
【図２】電源回路の構成例を示す回路図である。
【図３】遅延回路の構成例を示す回路図である。
【図４】テスト回路の構成例を示す回路図である。
【図５】図４のテスト信号を指定するためのテーブルを示す図である。
【図６】半導体メモリ回路を出荷するまでの試験の流れを示すフローチャートである。
【図７】本実施形態によるテスト回路の構成例を示す回路図である。
【図８】加算回路の構成例を示すブロック図である。
【図９】図７のテスト信号を指定するためのテーブルを示す図である。
【図１０】ヒューズ回路の構成例を示す回路図である。
【図１１】ヒューズ回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００５９】
１００  半導体メモリ回路
１０１  アドレス信号
１０２  データ
１０３  コントロール信号
１１１  入出力インターフェイス
１１２  アドレスデコーダ
１１３  メモリコア
１１４  データコントロール回路
１１５  電源回路
１１６  テスト回路
４１１  デコーダ
４１２  被制御回路
７０１  加算回路
７０２  デコーダ
７０３  被制御回路
ＦＣ  ヒューズ回路
ＡＣ０〜ＡＣｎ  加算回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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