(57)【要約】【課題】  定電流発生回路の回路構成を簡単にし、応答速度を高める。【解決手段】  ＮＭＯＳ１ａのゲートに基準電位Ｖｒを与え、基準抵抗５の一端に接続されたノードＮ３の電位ＶｎがＮＭＯＳ１ｂのゲートに与えられる。基準抵抗４に直列接続されたＰＭＯＳ４とカレントミラー回路を形成するＰＭＯＳ８に直列に負荷回路９が接続される。ノードＮ３の電位Ｖｎが基準電位Ｖｒよりも高いとき、ＮＭＯＳ１ａの電流が小さくなり、ＰＭＯＳ４のゲート電位が上昇し、流れる電流が減少し、ノードＮ３の電位Ｖｎが低下する。【選択図】      図２
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【特許請求の範囲】
【請求項１】
第１の主電極と、第２の主電極と、基準電位が与えられる制御電極とを有する第１の導電型の第１のトランジスタと、
第１の主電極と、第２の主電極と、内部ノードに接続された制御電極とを有する上記第１の導電型の第２のトランジスタと、
第１の電源ノードに接続された第１の主電極と、上記第１のトランジスタの上記第２の主電極に接続された第２の主電極と、上記第２のトランジスタの第２の主電極に接続された内部ノードに接続された制御電極とを有する第２の導電型の第３のトランジスタと、
上記第１の電源ノードに接続された第１の主電極と、上記第２のトランジスタの上記第２の主電極に接続された第２の主電極及び制御電極とを有する上記第２の導電型の第４のトランジスタと、
第２の電源ノードに接続された第１の主電極と、上記第１及び第２のトランジスタの上記第１の主電極に接続された第２の主電極及び制御電極とを有する上記第１の導電型の第５のトランジスタと、
上記第１の電源ノードに接続された第１の主電極と、上記内部ノードに接続された第２の主電極と、上記第１のトランジスタの上記第２の主電極に接続された制御電極とを有する上記第２の導電型の第６のトランジスタと、
上記内部ノードと上記第２の電源ノードとの間に接続された基準抵抗と、
上記第１の電源ノードに接続された第１の主電極と、負荷回路の一端との接続のための第２の主電極とを有する上記第２の導電型の第７のトランジスタと、
上記負荷回路の他端は、上記第２の電源ノードに接続され、
上記第７のトランジスタは、上記第６のトランジスタの上記制御電極に接続されて、上記第６及び第７のトランジスタでカレントミラー回路が構成されている
ことを特徴とする定電流発生回路。
【請求項２】
さらに、上記内部ノードと上記第１のトランジスタの上記第２の主電極の間に接続された、抵抗とキャパシタの直列回路を含む位相補償回路を有する
ことを特徴とする請求項１に記載の定電流発生回路。
【請求項３】
上記第１の導電型のトランジスタは、ｐチャンネルＭＯＳＦＥＴであり、
上記第２の導電型のトランジスタは、ｎチャンネルＭＯＳＦＥＴであり、
上記トランジスタの各々の上記第１の主電極はソースであり、
上記トランジスタの各々の上記第２の主電極はドレインであり、
上記トランジスタの各々の上記制御電極はゲートである
ことを特徴とする請求項１又は２に記載の定電流発生回路。
【請求項４】
上記第１の導電型のトランジスタは、ｎチャンネルＭＯＳＦＥＴであり、
上記第２の導電型のトランジスタは、ｐチャンネルＭＯＳＦＥＴであり、
上記トランジスタの各々の上記第１の主電極はソースであり、
上記トランジスタの各々の上記第２の主電極はドレインであり、
上記トランジスタの各々の上記制御電極はゲートである
ことを特徴とする請求項１又は２に記載の定電流発生回路。
【請求項５】
上記第１の導電型のトランジスタは、ＰＮＰトランジスタであり、
上記第２の導電型のトランジスタは、ＮＰＮトランジスタであり、
上記トランジスタの各々の上記第１の主電極はエミッタであり、
上記トランジスタの各々の上記第２の主電極はコレクタであり、
上記トランジスタの各々の上記制御電極はベースである
ことを特徴とする請求項１又は２に記載の定電流発生回路。
【請求項６】
上記第１の導電型のトランジスタは、ＮＰＮトランジスタであり、
上記第２の導電型のトランジスタは、ＰＮＰトランジスタであり、
上記トランジスタの各々の上記第１の主電極はエミッタであり、
上記トランジスタの各々の上記第２の主電極はコレクタであり、
上記トランジスタの各々の上記制御電極はベースである
ことを特徴とする請求項１又は２に記載の定電流発生回路。
【請求項７】
上記第１の電源ノードは、上記第２の電源ノードよりも高電位であることを特徴とする請求項３又は５に記載の定電流発生回路。
【請求項８】
上記第２の電源ノードは、上記第１の電源ノードよりも高電位であることを特徴とする請求項３又は５に記載の定電流発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、定電流発生回路に関し、特に半導体集積回路で形成された定電流発生回路に関する。
【背景技術】
【０００２】
図１は従来の定電流発生回路を示す。この定電流発生回路は、演算増幅器２０と、所定の電流を生成する定電流部と、負荷回路３９に定電流を供給する出力部とを有する。
【０００３】
演算増幅器２０は、差動入力段のｎチャンネルＭＯＳＦＥＴ（以下、「ＮＭＯＳ」と言う）２１ａ、２１ｂを有し、演算増幅器２０の非反転入力端子を構成するＮＭＯＳ２１ａのゲートは、基準電位Ｖｒを受けるように接続されている。ＮＭＯＳ２１ａ及び２１ｂのドレインは、それぞれｐチャンネルＭＯＳＦＥＴ（以下、「ＰＭＯＳ」と言う）２２ａ及び２２ｂを介して電源Ｖｄｄに接続されている。ＰＭＯＳ２２ａ及び２２ｂのゲートは、ＮＭＯＳ２１ａのドレインに接続されている。ＮＭＯＳ２１ａ及び２１ｂのソースは、ゲートにバイアス電位Ｖｂ１が与えられたＮＭＯＳ２３を介してグラウンドＶｓｓに接続されている。
【０００４】
ＮＭＯＳ２１ｂのドレインは、出力段のＰＭＯＳ２４のゲートに接続され、ＰＭＯＳ２４のソース及びドレインはそれぞれ電源Ｖｄｄ及び出力端子を構成するノードＮ１に接続されている。ノードＮ１は、ゲートにバイアス電位Ｖｂ２が与えられたＮＭＯＳ２５を介してグラウンドＶｓｓに接続されている。ノードＮ１はまた、位相補償のための抵抗２６及びキャパシタ２７を介してＮＭＯＳ２１ｂのドレインに接続されている。
【０００５】
ノードＮ１はまた、定電流部を構成するＰＭＯＳ３１のゲートに接続され、このＰＭＯＳ３１のソースが電源Ｖｄｄに接続されている。ＰＭＯＳ３１のドレインは、ノードＮ２に接続されている。ノードＮ２は、基準抵抗３２を介してグラウンドＶｓｓに接続されるとともに、ゲートが演算増幅器２０の反転入力端子を構成するＮＭＯＳ２１ｂに接続されている。
【０００６】
ノードＮ１はまた、出力部のＰＭＯＳ３３のゲートに接続され、ＰＭＯＳ３３と定電流部のＰＭＯＳ３１がカレントミラー回路を構成する。ＰＭＯＳ３３のソースは、電源Ｖｄｄに接続され、負荷回路３９はＰＭＯＳ３３のドレインとグラウンドＶｓｓの間に接続されている。
【０００７】
図１に示される定電流発生回路において、基準電位Ｖｒが、演算増幅器２０の非反転入力端子を構成する、ＮＭＯＳ２１ａのゲートに与えられ、ＰＭＯＳ３１の導通状態が、出力端子を構成するノードＮ１の電位によって制御され、ＰＭＯＳ３１のドレインの電位、即ち、ノードＮ２の電位が、演算増幅器２０の反転入力端子を構成するＮＭＯＳ２１ｂのゲートに負帰還される。
【０００８】
ノードＮ２の電位が基準電位Ｖｒよりも高いときは、ＮＭＯＳ２１ｂのソースドレイン間コンダクタンスがＮＭＯＳ２１ａのソースドレイン間コンダクタンスよりも大きくなり、ＰＭＯＳ２４のゲート電位が低下する。その結果、ノードＮ１の電位が上昇し、ＰＭＯＳ３１を流れる電流が小さくなり、ノードＮ２の電位が低下する。
【０００９】
逆に、ノードＮ２の電位が基準電位Ｖｒよりも低くなると、ＮＭＯＳ２１ｂのソースドレイン間コンダクタンスが、ＮＭＯＳ２１ａのソースドレイン間コンダクタンスよりも小さくなり、ＰＭＯＳ２４のゲート電位が上昇する。その結果、ノードＮ１の電位が低下し、ＰＭＯＳ３１を流れる電流が増加し、ノードＮ２の電位が上昇する。
【００１０】
このような負帰還により、ノードＮ２の電位は常に基準電位Ｖｒに等しくなるように制御される。基準抵抗３２の抵抗値をＲとすれば、基準抵抗３２を流れる電流は、Ｖｒ／Ｒに保たれる。ＰＭＯＳ３１とＰＭＯＳ３３で形成されるカレントミラー回路のミラー比をｎで表すと、ＰＭＯＳ３３を流れる電流はｎ×Ｖｒ／Ｒに保たれ、この定電流が負荷回路３９に供給される。
【００１１】
【特許文献１】特開２０００−１０６４０７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の定電流発生回路には以下の課題があった。
演算増幅器２０の差動入力段の後段に、ＰＭＯＳ２４及びＮＭＯＳ２５で形成された出力段があり、さらにＰＭＯＳ３１と基準抵抗３２とで構成された定電流部が演算増幅器２０の出力側に接続されているので、回路規模が大きく、電源にとっての負荷が大きくなる。
【００１３】
また、負荷が大きくなると、これに合せて位相補償用のキャパシタ２７の容量を増加させ、位相補償用の抵抗２６の抵抗値を小さくしなければならず、回路規模が更に増大する。
【００１４】
さらに、差動入力段の出力が、出力段及び定電流部を介してノードＮ２に伝達され、ノードＮ２の電位は演算増幅器２０の反転入力端子に帰還されるので、帰還制御動作が遅く、基準電位の確立から、定電流の確立までの遅延時間が長い。
【００１５】
本発明の目的は、定電流発生回路の回路構成を簡単にし、応答速度を高めることにある。
【課題を解決するための手段】
【００１６】
本発明は、
第１の主電極）と、第２の主電極と、基準電位が与えられる制御電極とを有する第１の導電型の第１のトランジスタと、
第１の主電極と、第２の主電極と、内部ノードに接続された制御電極とを有する上記第１の導電型の第２のトランジスタと、
第１の電源ノードに接続された第１の主電極と、上記第１のトランジスタの上記第２の主電極に接続された第２の主電極と、上記第２のトランジスタの第２の主電極に接続された内部ノードに接続された制御電極とを有する第２の導電型の第３のトランジスタと、
上記第１の電源ノードに接続された第１の主電極と、上記第２のトランジスタの上記第２の主電極に接続された第２の主電極及び制御電極とを有する上記第２の導電型の第４のトランジスタと、
第２の電源ノードに接続された第１の主電極と、上記第１及び第２のトランジスタの上記第１の主電極に接続された第２の主電極及び制御電極とを有する上記第１の導電型の第５のトランジスタと、
上記第１の電源ノードに接続された第１の主電極と、上記内部ノードに接続された第２の主電極と、上記第１のトランジスタの上記第２の主電極に接続された制御電極とを有する上記第２の導電型の第６のトランジスタと、
上記内部ノードと上記第２の電源ノードとの間に接続された基準抵抗と、
上記第１の電源ノードに接続された第１の主電極と、負荷回路の一端との接続のための第２の主電極とを有する上記第２の導電型の第７のトランジスタと、
上記負荷回路の他端は、上記第２の電源ノードに接続され、
上記第７のトランジスタは、上記第６のトランジスタの上記制御電極に接続されて、上記第６及び第７のトランジスタでカレントミラー回路が構成されている
ことを特徴とする定電流発生回路を提供する。
【００１７】
第１乃至第７のトランジスタはＭＯＳＦＥＴであっても良く、またバイポーラトランジスタであっても良い。
第１乃至第７のトランジスタがＭＯＳＦＥＴで構成される場合、ｎチャンネルＭＯＳＦＥＴを第１導電型のトランジスタとして用い、ｐチャンネルＭＯＳＦＥＴを第２導電型のトランジスタとして用いることができる。この場合、ＭＯＳＦＥＴのソース及びドレインがトランジスタの第１及び第２の主電極として用いられ、ＭＯＳＦＥＴのゲートがトランジスタの制御電極として用いられる。
第１乃至第７のトランジスタがバイポーラトランジスタで構成される場合、ＮＰＮトランジスタを第１導電型のトランジスタとして用い、ＰＮＰトランジスタを第２導電型のトランジスタとして用いることができる。この場合、バイポーラトランジスタのエミッタ及びコレクタがトランジスタの第１及び第２の主電極として用いられ、バイポーラトランジスタのベースがトランジスタの制御電極として用いられる。
【発明の効果】
【００１８】
本発明によれば、回路構成を簡単にし、定電流発生回路の応答速度を高めることができる。
【発明を実施するための最良の形態】
【００１９】
実施の形態１．
図２は、本発明の実施の形態１の定電流発生回路を示す。図示の定電流発生回路は、一対のＮＭＯＳ１ａ及び１ｂを含む差動入力段を有する。ＮＭＯＳ１ａのゲートは基準電位Ｖｒを受けるように接続されている。ＮＭＯＳ１ａ及び１ｂのドレインは、それぞれＰＭＯＳ２ａ及び２ｂのドレインに接続されている。ＰＭＯＳ２ａ及び２ｂのソースは電源ノードＶｄｄに接続されている。この電源ノードは第１の電源ノードとも呼ばれる。ＮＭＯＳ１ａ及び１ｂのソースは、ゲートにバイアス電位Ｖｂが与えられたＮＭＯＳ３のドレインに接続され、ＮＭＯＳ３のソースはグラウンドＶｓｓに接続されている。グラウンドＶｓｓは第２の電源ノードとも呼ばれる。
【００２０】
第１の電源ノードＶｄｄが供給する電位（同じ符号Ｖｄｄで表される）は第２の電源ノードＶｓｓが供給する電位（同じ符号Ｖｓｓで表される）よりも高い。ＰＭＯＳ２ａ及び２ｂのゲートはＮＭＯＳ１ｂのドレインに接続されている。
【００２１】
ＮＭＯＳ１ａのドレインは、出力段のＰＭＯＳ４のゲートに接続され、ＰＭＯＳ４のソースは電源ノードＶｄｄに接続されている。ＰＭＯＳ４のドレインは、内部ノードＮ３に接続され、内部ノードＮ３が、基準抵抗５を介してグラウンドＶｓｓに接続される共に、位相補償のための抵抗６及びキャパシタ７の直列回路を介してＮＭＯＳ１ａのドレインに接続されている。
【００２２】
定電流発生回路はさらにＰＭＯＳ８を含む。このＰＭＯＳ８は出力段におけるＰＭＯＳ４とともにカレントミラー回路を構成する。ＰＭＯＳ８のソースは電源ノードＶｄｄに接続され、ＰＭＯＳ８のゲートは、ＰＭＯＳ４のゲートと同様に、ＮＭＯＳ１ａのドレインに接続されている。負荷回路９は、ＰＭＯＳ８のドレインとグラウンドＶｓｓの間に接続されている。
【００２３】
次に回路の動作につき説明する。
基準電位ＶｒがＮＭＯＳ１ａのゲートに供給され、内部ノードＮ３の電位ＶｎがＮＭＯＳ１ｂのゲートに供給される。ＮＭＯＳ１ａのドレインの電位により、出力段のＰＭＯＳ４の導通状態が制御され、内部ノードＮ３の電位を常に基準電位Ｖｒと等しくなるように制御される。
【００２４】
もしも、内部ノードＮ３の電位が基準電位Ｖｒよりも高くなると、ＮＭＯＳ１ｂを流れる電流が大きくなり、ＮＭＯＳ１ａに流れる電流が小さくなる。ＮＭＯＳ３が定電流源として働くからである。そして、ＮＭＯＳ１ａのドレイン電位、従ってＰＭＯＳ４のゲート電位が上昇する。この結果、ＰＭＯＳ４のソース−ドレイン間コンダクタンスが小さくなり、内部ノードＮ３の電位が低下する。
【００２５】
逆に、内部ノードＮ３の電位が基準電位Ｖｒよりも低くなると、ＮＭＯＳ１ｂを流れる電流が小さくなり、ＮＭＯＳ１ａに流れる電流が大きくなる。ＮＭＯＳ３が定電流源として働くからである。そして、ＮＭＯＳ１ａのドレイン電位、従ってＰＭＯＳ４のゲート電位が下降する。この結果、ＰＭＯＳ４のソース−ドレイン間コンダクタンスが大きくなり、内部ノードＮ３の電位が上昇する。
【００２６】
上記した負帰還により、内部ノードＮ３の電位Ｖｎは常に基準電位Ｖｒに等しくなるように制御される。基準抵抗５の抵抗値をＲで表すと、ＰＭＯＳ４及び基準抵抗５を流れる電流Ｉ４は以下の式で表される一定値に保たれる。
Ｉ４  ＝  Ｖｒ／Ｒ
ここで、Ｒは基準抵抗５の抵抗値を表す。また、ＰＭＯＳ４とＰＭＯＳ８はカレントミラー回路を形成するので、ＰＭＯＳ８に流れる電流Ｉ８は、以下の式で与えられる一定値に保たれる。
Ｉ８  ＝  ｎ８×Ｖｒ／Ｒ
ここで、ｎ８は、ＰＭＯＳ４及び８で形成されるカレントミラー回路のミラー比である。
この一定電流Ｉ８（ｎ８×Ｖｒ／Ｒ）が負荷回路９に供給される。
【００２７】
以上のように、実施の形態１の定電流発生回路においては、差動入力段の電位差がＰＭＯＳ４のゲートに供給され、ＰＭＯＳ４と基準抵抗の間のノードＮ３の電位が差動入力段に帰還される。
【００２８】
このように、実施の形態１では、回路構成が簡単になる。また、差動入力段の負荷が小さくなり、従って、位相遅延が小さくなる。その結果抵抗６の抵抗を大きくすることができ、
キャパシタ７の容量を小さくすることができる。従って、回路の規模を小さくすることができる。
【００２９】
更に、出力段の内部ノードＮ３における電位Ｖｎを差動入力段に直接帰還しているので、応答速度が高くなる。
【００３０】
実施の形態２．
図３は、本発明の実施の形態２の定電流発生回路を示す。図３に示される定電流発生回路は、図２に示されるものと類似であるが、電源ノードの電位の極性が逆であり、図２のＰＭＯＳがＮＭＯＳに置きかえられ、図２のＮＭＯＳがＰＭＯＳに置きかえられている。
【００３１】
図３の定電流発生回路は、一対のＰＭＯＳ１１ａ及び１１ｂを含む差動入力段を有する。ＰＭＯＳ１ａのゲートは基準電位Ｖｒを受けるように接続されている。ＰＭＯＳ１１ａ及び１１ｂのドレインは、ＮＭＯＳ１２ａ及び１２ｂのドレインに接続されている。ＮＭＯＳ１２ａ及び１２ｂのソースはグラウンドＶｓｓに接続されている。ＰＭＯＳ１１ａ及び１１ｂのソースは、ゲートにバイアス電位Ｖｂが与えられたＰＭＯＳ１３のドレインに接続され、ＰＭＯＳ１のソースは電源ノードＶｄｄに接続されている。この実施の形態では、グラウンドＶｓｓが第１の電源ノードを構成し、電源ノードＶｄｄが第２の電源ノードを構成する。その理由は後の動作説明から明らかとなろう。この実施の形態の第１の電源ノード（Ｖｓｓ）は、第２の電源ノード（Ｖｄｄ）よりも低い電位を供給する。
ＮＭＯＳ１２ａ及び１２ｂのゲートは、ＰＭＯＳ１１ｂのドレインに接続されている。
【００３２】
ＰＭＯＳ１１ａのドレインは、出力段のＮＭＯＳ１４のゲートに接続され、ＮＭＯＳ１４のソースはグラウンドＶｓｓに接続されている。ＮＭＯＳ１４のドレインは、内部ノードＮ３に接続され、内部ノードＮ３が、基準抵抗１５を介して電源ノードＶｄｄに接続される共に、位相補償のための抵抗１６及びキャパシタ１７の直列回路を介してＰＭＯＳ１１ａのドレインに接続されている。
【００３３】
定電流発生回路はさらにＮＭＯＳ１８を含む。このＮＭＯＳ１８は出力段におけるＮＭＯＳ１４とともにカレントミラー回路を構成する。ＮＭＯＳ１８のソースはグラウンドＶｓｓに接続され、ＮＭＯＳ１８のゲートは、ＮＭＯＳ１４のゲートと同様に、ＰＭＯＳ１１ａのドレインに接続されている。負荷回路１９は、ＮＭＯＳ１８のドレインと電源ノードＶｄｄの間に接続されている。
【００３４】
図３の回路の動作は、図２に関して説明したのと同様である。
しかし、基準抵抗１５に流れる電流Ｉ１４は、以下の式で与えられる。
Ｉ１４  ＝  （Ｖｄｄ  −  Ｖｒ）／Ｒ
ここで、Ｒは基準抵抗１５の抵抗である。
ＮＭＯＳ１８及び付加回路１９に流れる電流は以下の式で当たられる。
Ｉ１８  ＝  ｎ１８×（Ｖｄｄ  −  Ｖｒ）／Ｒ
ここで、ｎ１８は、ＮＭＯＳ１４及び１８で構成されるカレントミラー回路のミラー比である。
実施の形態２の利点は、実施の形態１の利点と同様である。
【００３５】
実施の形態３．
図４は、本発明の実施の形態３の定電流発生回路を示す。  図４の回路は、図２の回路に類似であるが、ＭＯＳ１ａ〜８の代わりにバイポーラトランジスタ１０１ａ〜１０８が用いられている。より詳しく言うと、ＮＭＯＳの代わりにＮＰＮトランジスタが、第１導電型のトランジスタとして用いられ、ＰＭＯＳの代わりにＮＰＮトランジスタが、第２導電型のトランジスタとして用いられている。ＭＯＳのソース、ドレイン及びゲートの代わりに、バイポーラトランジスタのエミッタ、コレクタ、及びベースが用いられている。図４の第１の電源ノードがＶｃｃの記号を付され、第２の電源ノードは同じ符号（Ｖｓｓ）の記号を付されている。
図４の回路の動作は図２の回路の動作と同様である。
【００３６】
実施の形態４．
図５は、本発明の実施の形態４の定電流発生回路を示す。図５の回路は、図３の回路と同様であるが、ＭＯＳ１１ａ〜１８の代わりにバイポーラトランジスタ１１１ａ〜１１８が用いられている。より詳しく言うと、ＰＭＯＳの代わりにＰＮＰトランジスタが、第１導電型のトランジスタとして用いられ、ＮＭＯＳの代わりにＮＰＮトランジスタが、第２導電型のトランジスタとして用いられている。ＭＯＳのソース、ドレイン及びゲートの代わりに、バイポーラトランジスタのエミッタ、コレクタ、及びベースが用いられている。
図５の第２の電源ノードがＶｃｃの記号を付され、第１の電源ノードは同じ符号（Ｖｓｓ）の記号を付されている。
図５の回路の動作は図３の回路の動作と同様である。
【００３７】
実施の形態５．
図６は、本発明の実施の形態５の定電流発生回路を示す。図６に示される定電流発生回路は、図２の示される定電流発生回路と類似であり、図２と同じ部材には同じ符号が付されている。図６の定電流発生回路はさらに、ＰＭＯＳ２０８、ＮＭＯＳ２０９乃至２１４、及び負荷回路２２１乃至２２４を備えている。
【００３８】
ＰＭＯＳ２０８は、ゲートがＰＭＯＳ４のゲートに接続され、ソースが電源ノードＶｄｄに接続されており、その結果、ＰＭＯＳ２０８とＰＭＯＳ４とでカレントミラー回路が構成される。
【００３９】
ＮＭＯＳ２０９は、ドレイン及びゲートが、ＰＭＯＳ８のドレインに接続され、ソースがグラウンドに接続されている。ＮＭＯＳ２０９はＰＭＯＳ８の負荷回路とみなすことができる。
【００４０】
ＮＭＯＳ２１１乃至２１３は、それらのソースがグラウンドに接続され、ゲートがＮＭＯＳ２０９のゲートに接続されている。ＮＭＯＳ２１１乃至２１３の各々は、ＮＭＯＳ２０９とともにカレントミラー回路を構成する。負荷回路２２１乃至２２３は、それぞれＮＭＯＳ２１１乃至２１３のドレインと電源ノードＶｄｄとの間に接続されている。それぞれの負荷回路２２１、２２２及び２２３を流れる電流Ｉ２１１、Ｉ２１２及びＩ２１３は、ＮＭＯＳ２０９を流れる電流Ｉ８にそれぞれのカレントミラー回路、即ち、ＮＭＯＳ２１１及び２０９で構成されるカレントミラー回路、ＮＭＯＳ２１２及び２０９で構成されるカレントミラー回路、ＮＭＯＳ２１３及び２０９で構成されるカレントミラー回路のミラー比（ｎ２１１、ｎ２１２及びｎ２１３）を掛けたものに等しくなるように制御することができる。ＮＭＯＳ２０９を流れる電流Ｉ８は、ＰＭＯＳ４を流れる電流Ｉ４にＰＭＯＳ４及び８で構成されるミラー回路のミラー比ｎ８を掛けたものに等しい。
【００４１】
従って、それぞれの電流Ｉ２１１、Ｉ２１２及びＩ２１３は、以下の式で与えられる。
Ｉ２１１  ＝  ｎ８×ｎ２１１×Ｉ４  ＝  ｎ８×ｎ２１１×Ｖｒ／Ｒ
Ｉ２１２  ＝  ｎ８×ｎ２１２×Ｉ４  ＝  ｎ８×ｎ２１２×Ｖｒ／Ｒ
Ｉ２１３  ＝  ｎ８×ｎ２１３×Ｉ４  ＝  ｎ８×ｎ２１３×Ｖｒ／Ｒ
【００４２】
ＮＭＯＳ２１０は、ドレイン及びゲートがＰＭＯＳ２０８のドレインに接続され、ソースがグラウンドに接続されている。ＮＭＯＳ２１０は、ＰＭＯＳ２０８の負荷回路とみなすことができる。
【００４３】
ＮＭＯＳ  ２１４は、ソースがグラウンドに接続され、ゲートがＮＭＯＳ２１０のゲートに接続されている。ＮＭＯＳ２１４はＮＭＯＳ２１０とともにカレントミラー回路を構成する。負荷回路２２４がＮＭＯＳ２１４のドレインと電源ノードＶｄｄの間に接続されている。負荷回路２２４に流れる電流Ｉ２１４は、ＮＭＯＳ２１０を流れる電流にＮＭＯＳ２１０及び２１４で構成されるカレントミラー回路のミラー比ｎ２１４を掛けた値に等しくなるよう制御される。ＮＭＯＳ２１０を流れる電流Ｉ２１０は、ＰＭＯＳ４を流れる電流Ｉ４に、ＰＭＯＳ４及び２０８で構成されるカレントミラー回路のミラー比ｎ２０８を掛けた値に等しい。従って、電流Ｉ２１４は、以下の式で与えられる。
Ｉ２１４  ＝  ｎ２０８×ｎ２１４×Ｉ４  ＝  ｎ２０８×ｎ２１４×Ｖｒ／Ｒ
【００４４】
図６に示される回路においては、複数の負荷回路２２１乃至２２４を流れる電流は、ＰＭＯＳ４を流れる電流Ｉ４にそれぞれのミラー比を掛けた値に等しくなるように制御され、従って、一定の値に維持される。そして、それぞれの負荷回路を流れる電流相互の関係乃至比は一定に保たれる。
【００４５】
図２の回路の代わりに、図３、図４又は図５の回路を用いることで、図６と類似の回路を構成することができる。
【図面の簡単な説明】
【００４６】
【図１】従来の定電流発生回路を示す回路図である。
【図２】本発明の実施の形態１の定電流発生回路を示す回路図である。
【図３】本発明の実施の形態２の定電流発生回路を示す回路図である。
【図４】本発明の実施の形態３の定電流発生回路を示す回路図である。
【図５】本発明の実施の形態４の定電流発生回路を示す回路図である。
【図６】本発明の実施の形態５の定電流発生回路を示す回路図である。
【符号の説明】
【００４７】
１ａ、１ｂ、３、１２ａ、１２ｂ、１４、１８、２０９、２１０、２１１、２１２、２１３、２１４  ＮＭＯＳ、
２ａ、２ｂ、４、８、１１ａ、１１ｂ、１３、２０８  ＰＭＯＳ、
５、１５、１０５、１１５  基準抵抗、
６、１６、１０６、１１６  抵抗、
７、１７、１０７、１１７  キャパシタ、
９、１９、１０９、１１９、２２１、２２２、２２３、２２４  負荷回路、
１０１ａ、１０１ｂ、１０３、１１２ａ、１１２ｂ、１１４、１１８  ＮＰＮトランジスタ、
１０２ａ、１０２ｂ、１０４、１０８、１１１ａ、１１１ｂ、１１３  ＰＮＰトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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