(57)【要約】【課題】  ラテラルＰＮＰトランジスタにおいて、従来の性能をほぼ確保したまま、利得帯域幅積（ｆＴ）の向上を図る。【解決手段】  Ｐ型基板と、Ｐ型基板に埋め込み形成されたＮ＋型埋め込み拡散層１と、前記Ｎ＋型埋め込み拡散層１上にエピタキシャル成長により形成されたＮ−型エピタキシャル成長層２と、前記Ｎ−型エピタキシャル成長層２上に形成されたＰ＋型コレクタ領域３、Ｐ＋型エミッタ領域５、Ｎ＋型ベース領域４とを備えるラテラルＰＮＰトランジスタである。Ｐ＋型エミッタ領域５の周囲に、Ｎ−型エピタキシャル成長層２よりも高濃度で、且つＰ＋型エミッタ領域５よりも低濃度のＮウェル領域６が形成されている。Ｎウェル領域６の先端は、Ｐ＋型コレクタ領域４に到達しないように形成されている。【選択図】  図１ 
2005191388.tif 000002
【特許請求の範囲】
【請求項１】
Ｐ型基板と、Ｐ型基板に埋め込み形成されたＮ＋型埋め込み拡散層と、前記Ｎ＋型埋め込み拡散層上にエピタキシャル成長により形成されたＮ−型エピタキシャル成長層と、前記Ｎ−型エピタキシャル成長層上に形成されたＰ＋型コレクタ領域、Ｐ＋型エミッタ領域、Ｎ＋型ベース領域とを備えるラテラルＰＮＰトランジスタであって、
Ｐ＋型エミッタ領域の周囲に、Ｎ−型エピタキシャル成長層よりも高濃度で、且つＰ＋型エミッタ領域よりも低濃度のＮウェル領域が形成されていることを特徴とするラテラルＰＮＰトランジスタ。
【請求項２】
前記Ｎウェル領域の先端がＰ＋型コレクタ領域に到達しないようにＮウェル領域が形成されていることを特徴とする請求項１記載のラテラルＰＮＰトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ラテラルＰＮＰトランジスタに関するものであり、特に、耐圧の悪化を抑制しながらベース幅を狭くする技術に関するものである。
【背景技術】
【０００２】
従来、高周波数特性が必要な集積回路でＰＮＰトランジスタを使用する場合、利得帯域幅積（ｆＴ）の高い縦型ＰＮＰトランジスタが使用されている（例えば、特許文献１や特許文献２等を参照）。
【特許文献１】特開平７−１８３３１１号公報
【特許文献２】特開２００２−１９０５３０号公報  縦型ＰＮＰトランジスタは、例えば図４に示すように、Ｐ型基板上に埋め込み拡散により形成されたＮ＋型埋め込み拡散層１０１と、Ｎ＋型埋め込み拡散層１０１上に形成されたＰ＋型埋め込み拡散層１０２と、Ｐ＋型埋め込み拡散層１０２上にエピタキシャル成長により形成されたＮ−型エピタキシャル成長層１０３を備え、さらには、Ｎ−型エピタキシャル成長層１０３に形成されたＰ＋型コレクタ層１０４、Ｎ−型エピタキシャル成長層１０３に形成されたＮ層１０７を備え、さらには、Ｎ層１０７に形成されたＮ＋型ベース層１０５及びＰ型エミッタ層１０６、これらＰ＋型コレクタ層１０４、Ｎ＋型ベース層１０５、Ｐ＋型エミッタ層１０６にそれぞれ電気的に接続されたコレクタ電極、ベース電極、エミッタ電極等を備えている。
【０００３】
このような縦型ＰＮＰトランジスタを作製するには、Ｐ＋型埋め込み拡散層やＮ＋型埋め込み拡散層等の埋め込み拡散層を形成する必要があり、工程が複雑で製造コストの高いものとなっている。
【０００４】
一方、従来、工程が簡単なラテラルＰＮＰトランジスタも使用されている。図５は、ラテラルＰＮＰトランジスタの一例を示すものである。ラテラルＰＮＰトランジスタの場合、Ｐ型基板上に埋め込み拡散により形成されたＮ＋型埋め込み拡散層１１１と、Ｎ＋型埋め込み拡散層１１１上にエピタキシャル成長により形成されたＮ−型エピタキシャル成長層１１２を備え、このＮ−型エピタキシャル成長層１１２にＰ＋型コレクタ層１１３、Ｎ＋型ベース層１１４、Ｐ＋型エミッタ層１１５が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のラテラルＰＮＰトランジスタでは、利得帯域幅積（ｆＴ）が低いという大きな問題がある。
【０００６】
ラテラルＰＮＰトランジスタにおいて、利得帯域幅積（ｆＴ）を上げるために、ベース幅を狭くすると、耐圧が低下する。また、ベース幅を狭くすると、直流電流増幅率（ｈＦＥ）が高くなり、プロセスのコントロールが困難になる。さらに、縦方向で働く寄生ＰＮＰトランジスタが回路を誤動作させるという問題もある。
【０００７】
本発明は、このような従来の実情に鑑みて提案されたものであり、エミッタとコレクタ間のベース幅を任意に設定することができ、重要な特性である利得帯域幅積（ｆＴ）の改善を行うことが可能なラテラルＰＮＰトランジスタを提供することを目的とする。また、本発明は、トランジスタサイズの縮小も可能なラテラルＰＮＰトランジスタを提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述の目的を達成するために、本発明に係るラテラルＰＮＰトランジスタは、Ｐ型基板と、Ｐ型基板に埋め込み形成されたＮ＋型埋め込み拡散層と、前記Ｎ＋型埋め込み拡散層上にエピタキシャル成長により形成されたＮ−型エピタキシャル成長層と、前記Ｎ−型エピタキシャル成長層上に形成されたＰ＋型コレクタ領域、Ｐ＋型エミッタ領域、Ｎ＋型ベース領域とを備えるラテラルＰＮＰトランジスタであって、Ｐ＋型エミッタ領域の周囲に、Ｎ−型エピタキシャル成長層よりも高濃度で、且つＰ＋型エミッタ領域よりも低濃度のＮウェル領域が形成されていることを特徴とする。
【０００９】
周囲にエピタキシャル層よりも高濃度のＮ型拡散層（Ｎウェル領域）が形成されたエミッタ（Ｐ＋）は、その濃度が抑制されることで直流電流増幅率（ｈＦＥ）も抑制される方向に変動する。また、新規に形成されたＮ型拡散層（Ｎウェル領域）は、Ｐ型であるエミッタ、コレクタの横広がりを抑制し、ベース幅を狭くすることで発生する耐圧の悪化を抑制する。
【発明の効果】
【００１０】
本発明によれば、狭いベース幅を持ったラテラルＰＮＰトランジスタを実現することができ、従来の性能をほぼ確保したまま、利得帯域幅積（ｆＴ）の向上を図ることができる。また、本発明によれば、トランジスタサイズの縮小を図ることも可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明を適用したラテラルＰＮＰトランジスタについて、図面を参照しながら詳細に説明する。
【００１２】
図１に、本発明を適用したラテラルＰＮＰトランジスタの断面構造を示す。このラテラルＰＮＰトランジスタは、基本的には従来のラテラルＰＮＰトランジスタと共通の構造を有するものであり、Ｐ型基板上に埋め込み拡散により形成されたＮ＋型埋め込み拡散層１と、Ｎ＋型埋め込み拡散層１上にエピタキシャル成長により形成されたＮ−型エピタキシャル成長層２を備え、このＮ−型エピタキシャル成長層２にＰ＋型コレクタ領域３、Ｎ＋型ベース領域４、Ｐ＋型エミッタ領域５が形成されている。
【００１３】
本発明を適用したラテラルＰＮＰトランジスタにおいて特徴的な構成は、前記Ｐ＋型エミッタ領域５に、Ｎ型拡散層であるＮウェル領域６が形成されていることである。このＮウェル領域６は、Ｎ−型エピタキシャル成長層２よりも高濃度で、且つＰ＋型エミッタ領域５よりも低濃度である。また、Ｎウェル領域６の先端がＰ＋型コレクタ領域３に到達しないようにＮウェル領域６が形成されている
図２は、本発明を適用したラテラルＰＮＰトランジスタの製造プロセスを示すものである。本発明のラテラルＰＮＰトランジスタを製造するには、図２（ａ）に示すように、先ず、Ｐ型基板にＮ＋型埋め込み拡散層１を形成した後、エピタキシャル成長によりＮ−型エピタキシャル成長層２を形成し、Ｐ型のアイソレーション領域１１を形成する。
【００１４】
次いで、図２（ｂ）に示すように、Ｎ−型エピタキシャル成長層２のエミッタ領域に対応してＮ層を拡散し、Ｎウェル領域６を形成する。
【００１５】
さらに、図２（ｃ）に示すように、Ｎ＋不純物及びＰ＋不純物を拡散し、Ｐ＋型コレクタ領域３、Ｎ＋型ベース領域４、及びＰ＋型エミッタ領域５を形成する。このとき、Ｐ＋型エミッタ領域５は、Ｎウェル領域６上に形成する。
【００１６】
以上のような構成を有するラテラルＰＮＰトランジスタでは、周囲（低部を含む）にエピタキシャル成長層２よりも高濃度のＮ型の拡散層がＮウェル領域６として形成されたエミッタ領域５において、Ｎウェル領域６によりＰ＋拡散の横広がりが抑制される。
【００１７】
また、エピタキシャル成長層２をそのままベース領域として使用した場合と比較して、ベース領域の高濃度化による少数キャリアのライフタイムの低下、エミッタ−ベース間の濃度差が小さくなることによるベース領域へのキャリア注入効率の低下等の作用により、直流電流増幅率（ｈＦＥ）が低下する。そのため、従来構造のラテラルＰＮＰトランジスタに比較して、直流電流増幅率（ｈＦＥ）を同一に保ったままベース幅を狭くすることができる。
【００１８】
さらに、一般に、半導体の製造直後、図３（ａ）に示すように不純物の濃度勾配がある場合、電気的に全体に中性であるのに対して、図３（ｂ）に示すような伝導電子の濃度拡散による平衡状態では、電荷が正負に分離する。この平衡状態は、電界による電子の移動速度≒濃度拡散による電子の移動速度のところでバランスする。この固体に図中左側からホールを注入すると、固体中の内部電界により加速され、均一な不純物濃度を持った固体中と比較して速く右側に移動する。二重拡散によるＮＰＮトランジスタの場合には、拡散による濃度勾配が期せずして存在するため、自然とこの恩恵にあずかることができるが、エピタキシャル成長層２をベースとして用いているラテラルＰＮＰトランジスタの場合は、不純物濃度分布が均一であるため、この効果が期待できない。本発明のラテラルＰＮＰトランジスタでは、Ｎウェル領域６により、ベース領域はピーク濃度からエピタキシャル成長層２濃度まで穏やかな濃度勾配を持つことになり、空間電位電界が発生する。
【００１９】
以上のような理由から、本発明のラテラルＰＮＰトランジスタは、次のような利点を有する。
（１）ベース幅を狭くすることで利得帯域幅積（ｆＴ）が向上する。
（２）ベースに注入された少数キャリアは空間電位電界により加速され、ベース走行時間が短くなり、利得帯域幅積（ｆＴ）が向上する。
（３）ベース幅を狭くしても、直流電流増幅率（ｈＦＥ）があまり大きくならないので、プロセスのコントロールが容易である。
（４）断面構造において、エミッタ領域５の下に高濃度のＮ型の拡散層（Ｎウェル領域６）があるため、縦方向に働く寄生ＰＮＰトランジスタの直流電流増幅率（ｈＦＥ）が低くなり、回路の誤動作を防止することができる。
（５）コレクタ側から見たベースの不純物濃度は、徐々に高くなっていくため、コレクタ側からベース領域への空乏層の広がりが従来構造より少なくなり、アーリー電圧が高くなる。
【図面の簡単な説明】
【００２０】
【図１】本発明を適用したラテラルＰＮＰトランジスタの構造を示す断面図である。
【図２】本発明を適用したラテラルＰＮＰトランジスタの製造プロセスを示す断面図であり、（ａ）は埋め込み及びエピタキシャル成長工程、（ｂ）はＮ層拡散工程、（ｃ）はＮ＋及びＰ＋拡散工程を示す。
【図３】不純物濃度分布を説明する図であり、（ａ）は半導体製造直後の不純物の濃度勾配がある場合、（ｂ）は平衡状態を示す。
【図４】従来の縦型ＰＮＰトランジスタの一例を示す断面図である。
【図５】従来のラテラルＰＮＰトランジスタの一例を示す断面図である。
【符号の説明】
【００２１】
１  Ｎ＋型埋め込み拡散層、２  Ｎ−型エピタキシャル成長層、３  Ｐ＋型コレクタ領域、４  Ｎ＋型ベース領域、５  Ｐ＋型エミッタ領域、６  Ｎウェル領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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