(57)【要約】【課題】基板の機械的強度の低下を抑制しつつ放熱性に優れる半導体デバイス及び半導体装置を提供すること。【解決手段】半導体デバイス１は、ＧａＡｓ基板１１０と、電界効果トランジスタ１２０と、溝１４０と、を備える、ＧａＡｓ基板１１０は、所定の軸方向に沿って順に配列された第１から第３の領域１３１、１３２、１３３を有する。電界効果トランジスタ１２０は、ソース電極１１２、ドレイン電極１１４及びゲート電極１１６並びに動作層１１８を有する。ソース電極１１２は、第１の領域１３１の表面上に設けられている。ゲート電極１１６は、第２の領域１３２の表面上に設けられている。ドレイン電極１１４は、第３の領域の表面上に設けられている。動作層１１８は、ゲート電極１１６の下に設けられている。溝１４０は、ＧａＡｓ基板１１０の第２の領域１３２の裏面に形成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
所定の軸方向に沿って順に配列された第１から第３の領域を有するＧａＡｓ基板と、
前記ＧａＡｓ基板の前記第１の領域の表面上に設けられたソース電極、前記第２の領域の表面上に設けられたゲート電極及び前記第３の領域の表面上に設けられたドレイン電極並びに前記ゲート電極の下に設けられた動作層を有する電界効果トランジスタと、
前記ＧａＡｓ基板の前記第２の領域の裏面に形成された溝と、
を備える、半導体デバイス。
【請求項２】
請求項１に記載の半導体デバイスと、
該半導体デバイスを搭載するパッケージと、
を備え、
前記半導体デバイスは、前記パッケージ上にフリップチップ実装されている、半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイス及び半導体装置に関する。
【０００２】
【従来の技術】
特許文献１には、高出力の電界効果トランジスタ（ＦＥＴ）などの素子を含むモノリシックマイクロ波ＩＣ（ＭＭＩＣ）が記載されている。このＭＭＩＣは、ＦＥＴが形成された領域に設けられたＧａＡｓ基板を貫通する穴と、更にソース電極の裏面に到達するように設けられた貫通孔とに、金メッキで埋め込むように形成したヒートシンクを備える。このような構成により、特許文献１のＭＭＩＣは回路損失を伴うことなく、熱抵抗やソースインダクタンスを減少している。
【０００３】
【特許文献１】
特開昭６３−１５５７７３号公報
【０００４】
【発明が解決しようとする課題】
ＧａＡｓ基板にＦＥＴを備える半導体デバイスにおいては、ＦＥＴの動作中に熱が発生する。この発生した熱を逃すために、ＧａＡｓ基板の裏面全体を研削して基板の厚さを極力薄くしている。例えば、高周波アンプ用のＦＥＴでは、厚さ６００μｍのＧａＡｓ基板を１００μｍ以下の厚さになるまで研削する。特に、高出力のＦＥＴであるほど、ＧａＡｓ基板の厚さを薄くする必要がある。そして、この半導体デバイスにおいては、基板を劈開してチップ化した後、金属製の放熱板をＦＥＴに装着することにより放熱を促進する。
【０００５】
しかしながら、上述のようにＧａＡｓ基板の裏面全体を研削して基板の厚さを薄くすると、ＧａＡｓ基板は脆いため基板の機械的強度が低下しやすい。したがって、基板を薄くすることには限界がある。他方、特許文献１に記載のＭＭＩＣでは、金メッキで穴を埋め込むために、ある程度の大きさの口径を有する穴を形成しなければならない。このため、基板の機械的強度の低下が危惧される。
【０００６】
そこで、本発明の目的は、基板の機械的強度の低下を抑制しつつ放熱性に優れる半導体デバイス及び半導体装置を提供することとした。
【０００７】
【課題を解決するための手段】
本発明の一側面は、半導体デバイスに係わる。半導体デバイスは、ＧａＡｓ基板と、電界効果トランジスタと、溝と、を備える、ＧａＡｓ基板は、所定の軸方向に沿って順に配列された第１から第３の領域を有する。電界効果トランジスタは、ソース電極、ゲート電極及びドレイン電極並びに動作層を有する。ソース電極は、第１の領域の表面上に設けられている。ゲート電極は、第２の領域の表面上に設けられている。ドレイン電極は、第３の領域の表面上に設けられている。動作層は、ゲート電極の下に設けられている。溝は、ＧａＡｓ基板の第２の領域の裏面に形成されている。
【０００８】
半導体デバイスにおいては、ソース電極とドレイン電極との間に電流が流れると動作層において熱が発生する。特にゲート電極が形成された第２の領域において、発熱が大きい。ＧａＡｓ基板の第２の領域の裏面には溝が形成されているので、ＧａＡｓ基板の裏面は凹凸になる。これにより、ＧａＡｓ基板の裏面の放熱面積は、ＧａＡｓ基板の裏面の面積にゲート電極方向に延びる溝の側面の面積が加わる。また、溝は熱の発生量の大きい場所に対応させて放熱の必要な領域に形成されているため、溝の形成に起因する基板の機械的強度の低下が抑制される。
【０００９】
本発明の別の側面は、半導体装置に係わる。半導体装置は、上記半導体デバイスと、この半導体デバイスを搭載するパッケージと、を備える。半導体デバイスは、パッケージ上にフリップチップ実装されている。
【００１０】
本発明の半導体装置は、基板の裏面に溝が形成された半導体デバイスがパッケージ上にフリップチップ実装されているため、基板裏面の放熱面積が増加する。したがって、半導体デバイスの動作層で発生した熱は、効率的に放熱される。
【００１１】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の実施形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。また、図示の便宜上、図面の寸法比率は説明のものと必ずしも一致しない。
【００１２】
（第１実施形態）
図１（Ａ）は、第１の実施形態に係わる半導体デバイスを示す平面図である。図１（Ｂ）は、第１の実施形態に係わる半導体デバイスのＩ−Ｉ線に沿ってとられた断面図である。本実施形態に係わる半導体デバイス１は、ＧａＡｓ基板１１０と、電界効果トランジスタ１２０と、溝１４０と、を備える。ＧａＡｓ基板１１０には、電界効果トランジスタ１２０が形成されている。電界効果トランジスタ１２０は、例えば、パワーＭＥＳＦＥＴである。ＧａＡｓ基板１１０は、ｘ軸方向に沿って順に配列された第１〜第３の領域１３１、１３２及び１３３を有する。第２の領域１３２は、第１の領域１３１と第３の領域１３３との間に設けられている。電界効果トランジスタ１２０は、ソース電極１１２、ドレイン電極１１４及びゲート電極１１６をＧａＡｓ基板１１０の表面上に有する。ソース電極１１２は、ＧａＡｓ基板１１０の第１の領域１３１の表面上に形成されている。ドレイン電極１１４は、ＧａＡｓ基板１１０の第３の領域１３３の表面上に形成されている。ゲート電極１１６は、ＧａＡｓ基板１１０の第２の領域１３２の表面上に形成されている。ゲート電極１１６の下には、動作層１１８が形成されている。ソース電極１１２の下には、ソース領域１２２が形成されている。ドレイン電極１１４の下には、ドレイン領域１２４が形成されている。
【００１３】
溝１４０は、ＧａＡｓ基板１１０の裏面に形成されている。溝１４０は、第２の領域１３２に形成されている。例えば、溝１４０は、ゲート電極１１６の位置に対応して形成される。溝１４０の寸法を例示すると、以下の通りである。溝１４０の寸法Ｗ（ｘ軸方向）は、ゲート電極１１６の寸法ｗ１よりも大きい。溝１４０の寸法Ｗの最大値は、隣接する電極間（ソース電極１１２及びドレイン電極１１４）の間隔ｗ２程度である。溝１４０の寸法Ｌ（ｙ軸方向）は、ゲート電極１１６の寸法ｎである。溝１４０の寸法Ｄ（ｚ軸方向）は、動作層１１８に到達しない深さである。溝１４０の寸法Ｄは、例えば、ＧａＡｓ基板１１０の厚さが１５０μｍである場合、１２０μｍである。溝１４０の寸法Ｗは、例えば、ゲート電極１１６の寸法ｗ１が０．５μｍである場合、３．０μｍである。溝１４０の寸法Ｌは、例えば、ゲート電極１１６の寸法ｎが１００μｍである場合、１００μｍである。溝１４０の底からＧａＡｓ基板１１０の表面までの寸法Ｔは、例えば、３０μｍである。
【００１４】
電界効果トランジスタ１２０においては、ゲート電極１１６に電圧を印加すると、ソース電極１１２とドレイン電極１１４との間に電流が流れる。電界効果トランジスタ１２０に電流が流れると、動作層１１８において熱が発生する。動作層１１８の中でも、ゲート電極１１６が形成されている第２の領域１３２において、特に発熱が大きい。発生した熱は、ＧａＡｓ基板１１０全体に拡散する。ここで、溝１４０は、発熱量の大きな第２の領域１３２に形成されている。ＧａＡｓ基板１１０の裏面には凹凸が形成されるため、基板裏面の表面積は平坦である場合に比べて増加する。したがって、動作層１１８で発生した熱は、ＧａＡｓ基板１１０の裏面に加えて、ゲート電極１１６の方向に延びる溝１４０の側面からも外部へ効率的に放出される。また、溝１４０は、ＧａＡｓ基板１１０において放熱が必要な部分に設けられている。ゆえに、溝１４０が形成された以外の部分において、基板１１０の厚さを厚く残せるので、ＧａＡｓ基板１１０の機械的強度の低下が抑制される。
【００１５】
放熱を目的としてＧａＡｓ基板の裏面を薄く研削することには限界がある。パワー電界効果トランジスタにおいては、その出力に比例して発熱量も増大する傾向がある。そのため、ＧａＡｓ基板の裏面を薄く研削し、この基板を用いて出力の極めて高い電界効果トランジスタを備える半導体デバイスを得ることは難しい。これに対し、本実施形態の半導体デバイス１においては、熱の発生量の大きな場所に対応して溝１４０が形成されるので、ＧａＡｓ基板１１０の機械的強度の低下が抑制されている。また、半導体デバイス１は、ＧａＡｓ基板１１０の裏面に加えて溝１４０の側面でも放熱するので放熱性が向上している。したがって、半導体デバイス１は、より高出力のパワー電界効果トランジスタの搭載が可能となる。なお、本実施形態の半導体デバイス１において、ＧａＡｓ基板１１０の裏面に設けられた溝１４０は金属といった物体で埋め込まれていない。
【００１６】
図２（Ａ）〜図３（Ｃ）は、半導体デバイス１の製造工程を示す断面図である。図２（Ａ）〜図３（Ｃ）を参照しながら、半導体デバイス１の製造方法について説明する。
【００１７】
（ＧａＡｓウェハの準備）
まず、図２（Ａ）に示すように、電界効果トランジスタ２０が形成されたＧａＡｓウェハ１０を準備する。電界効果トランジスタ２０は、ソース電極１２、ドレイン電極１４、ゲート電極１６及び動作層１８を有する。動作層１８は、ゲート電極１６の下に設けられている。ソース電極１２に下には、ソース領域２２が形成されている。ドレイン電極１４の下には、ドレイン領域２４が形成されている。
【００１８】
（マスク形成工程）
図２（Ｂ）に示すように、半導体デバイスのＧａＡｓウェハ１０の裏面にレジスト層３０を形成する。次いで、ＧａＡｓウェハ１０を透過する波長の光を照射して、ゲート電極１６のためのパターンが形成されたマスク３２とゲート電極１６との位置合わせを行う。そして、図２（Ｃ）に示すように、フォトリソグラフィ法を用いて、レジスト層３０からマスク層３４を形成する。
【００１９】
（エッチング工程）
図３（Ａ）に示すように、マスク層３４を用いてＧａＡｓウェハ１０のエッチングを行い、ＧａＡｓウェハ１０の裏面に溝４０を形成する。エッチングは、例えば、ドライエッチングを使用する。なお、エッチング工程においては、ゲート電極１６の下に設けられている動作層１８にまで溝４０の深さが到達しないように、エッチング量を調整する。エッチング条件を例示すると、以下の通りである。
基板温度：２０℃、
圧力    ：２Ｐａ、
ガス種  ：Ｃｌ２、ＢＣｌ３
次いで、図３（Ｂ）示すように、ＧａＡｓウェハ１０の裏面のマスク層３４を除去する。
【００２０】
（ウェハの劈開）
図３（Ｃ）に示すように、ＧａＡｓウェハ１０を劈開して、個々の半導体チップを形成する。分離された半導体チップの各々が、本実施形態における半導体デバイス１に相当する。以上の製造工程により、半導体デバイス１が製造される。
【００２１】
（第２実施形態）
図４は、半導体装置の断面図である。半導体装置１００は、パッケージ１５０上に半導体デバイスを備える。パッケージ１５０には、導電パターン１６０が形成されている。半導体デバイスのＧａＡｓ基板１１０には、第１実施形態の構成と同様に電界効果トランジスタ１２０が形成されている。電界効果トランジスタ１２０は、ソース電極１１２、ドレイン電極１１４、ゲート電極１１６及び動作層１１８を有する。ソース電極１１２は、第１の領域１３１の表面上に形成されている。ドレイン電極１１４は、第３の領域１３３の表面上に形成されている。パッケージ１５０と半導体デバイスとは、バンプ１７０を介して電気的に接続されている。半導体デバイスは、パッケージ１５０上にフリップチップ実装されている。フリップチップ実装は、例えば、以下のようにして行う。まず、電界効果トランジスタ１２０が設けられたＧａＡｓ基板１１０上にパッドを配置した後、パッド１８０上に金バンプといったバンプ１７０を形成する。次いで、このバンプ１７０をパッケージ１５０の導電パターン１６０に熱圧着して、半導体デバイスをパッケージ１５０上に搭載する。ゲート電極１１６は、第２の領域１３２の表面上に形成されている。溝１４０は、ゲート電極１１６の下に設けられている。溝１４０は、ＧａＡｓ基板１１０の第２の領域１３２の裏面に形成されている。ソース電極１１２の下には、ソース領域１２２が形成されている。ドレイン電極１１４の下には、ドレイン領域１２４が形成されている。
【００２２】
本実施形態の半導体装置１００は、第１実施形態と同様の構成の半導体デバイスを搭載し、かつ、フリップチップ実装を採用しているため、ＧａＡｓ基板の裏面での放熱性に優れる。
【００２３】
【発明の効果】
以上説明したように、本発明によれば、基板の機械的強度の低下を抑制しつつ放熱性に優れる半導体デバイス及び半導体装置を提供することができる。
【図面の簡単な説明】
【図１】図１（Ａ）は、第１の実施形態に係わる半導体デバイスを示す平面図であり、図１（Ｂ）は、第１の実施形態に係わる半導体デバイスを示す断面図である。
【図２】図２（Ａ）は半導体デバイスの製造方法に使用する電界効果トランジスタを備えるウェハを示す断面図であり、図２（Ｂ）及び（Ｃ）は半導体装置の製造方法におけるマスク形成工程を示す断面図である。
【図３】図３（Ａ）は半導体装置の製造方法におけるエッチング工程を示す断面図であり、図３（Ｂ）は半導体装置の製造方法におけるレジスト除去工程を示す断面図であり、図３（Ｃ）は半導体装置の製造方法におけるウェハの劈開工程を示す断面図である。
【図４】図４は、第２の実施形態に係わる半導体装置の断面図である。
【符号の説明】
１…半導体装置、１１０…ＧａＡｓ基板、１１２…ソース電極、１１４…ドレイン電極、１１６…ゲート電極、１１８…動作層、１２０…電界効果トランジスタ、１２２…ソース領域、１２４…ドレイン領域、１３１…第１の領域、１３２…第２の領域、１３３…第３の領域、１４０…溝。
【図１】
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【図２】
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【図３】
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【図４】
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