(57)【要約】【課題】ＭＯＳ型イメージセンサにおいて、単位画素に占めるトランジスタの面積割合を少なくして感度向上を図る。【解決手段】光電変換する埋め込み構造のフォトダイオード１と、フォトダイオードに蓄積された信号電荷を転送する転送トランジスタ２と、転送トランジスタ２によって転送された信号電荷を蓄積する信号蓄積部３と、信号蓄積部３から信号電荷を排出するためのリセットトランジスタ４と、信号蓄積部の電位に応じた信号を出力する増幅トランジスタ５とからなる単位画素が２次元的に配置された固体撮像素子において、リセットトランジスタ４および転送トランジスタ２のゲートを行単位で制御する垂直走査回路７とは別に設けられた画素電源駆動回路１４によって、共通に接続されたリセットトランジスタ４と増幅トランジスタ５のドレイン電圧を制御することによって、行単位で画素を選択する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
光電変換手段からの信号電荷を転送可能とする転送手段と、
該転送手段によって転送された信号電荷を蓄積する信号蓄積部と、
該信号蓄積部から信号電荷を排出可能とするリセット手段と、
該信号蓄積部の電位に応じた信号を出力可能とする信号出力手段とを有する単位画素部が行方向および列方向に２次元的に複数配置された固体撮像素子において、
該リセット手段および転送手段の各制御電圧印加部にそれぞれ、該行方向の単位で各制御電圧をそれぞれ出力する垂直走査手段と、
該リセット手段と信号出力手段手段の各一方駆動電圧印加部が共通に設けられ、各一方駆動電圧印加部に駆動電圧を出力制御する駆動電圧制御手段とを有する固体撮像素子。
【請求項２】
前記光電変換手段は、光照射により信号電荷を発生するフォトダイオードである請求項１に記載の固体撮像素子。
【請求項３】
前記フォトダイオードは、埋め込みフォトダイオード構造を有している請求項２に記載の固体撮像素子。
【請求項４】
前記転送手段は転送トランジスタで構成され、前記リセット手段はリセットトランジスタで構成され、前記信号出力手段は増幅トランジスタで構成された請求項１〜３の何れかに記載の固体撮像素子。
【請求項５】
前記駆動電圧制御手段は、全画素部で共通の垂直選択線によって前記リセットトランジスタおよび増幅トランジスタの各一方駆動電圧印加部に接続されている請求項４に記載の固体撮像素子。
【請求項６】
前記駆動電圧制御手段は、前記増幅トランジスタの一方駆動電圧印加部に画素電源電圧を供給可能とする請求項４に記載の固体撮像素子。
【請求項７】
前記信号蓄積部は浮遊拡散層である請求項１に記載の固体撮像素子。
【請求項８】
前記リセットトランジスタはディプリージョン型トランジスタである請求項４に記載の固体撮像素子。
【請求項９】
前記転送トランジスタはエンハンスメント型トランジスタおよびディプリージョン型トランジスタの何れかである請求項４に記載の固体撮像素子。
【請求項１０】
前記増幅トランジスタはエンハンスメント型トランジスタである請求項４に記載の固体撮像素子。
【請求項１１】
前記転送トランジスタはフォトダイオードと前記信号蓄積部との間に導通可能に接続され、前記リセットトランジスタは前記駆動電圧制御手段に接続された垂直選択線と前記信号蓄積部との間に導通可能に接続され、前記増幅トランジスタは定電流源に接続されて信号が読み出される信号ラインと該垂直選択線との間に接続され、該増幅トランジスタの制御電圧印加部が該信号蓄積部に接続され、該リセットトランジスタの制御電圧印加部が前記垂直走査手段に接続されたリセット制御線に接続され、該転送トランジスタの制御電圧印加部が該垂直走査手段に接続された転送制御線に接続されている請求項４に記載の固体撮像素子。
【請求項１２】
前記駆動電圧制御手段は、ハイレベルの電源電圧レベルと、ローレベルの接地電圧レベルとの２値の電圧信号を出力する請求項１に記載の固体撮像素子。
【請求項１３】
前記駆動電圧制御手段は、ハイレベルの電源電圧レベルと、前記転送トランジスタの制御電圧＝０Ｖのときの制御電圧印加部下ポテンシャルよりも高く、かつ、前記リセットトランジスタの制御電圧＝０Ｖのときの制御電圧印加部下ポテンシャルよりも低い一定電圧レベルとの２値の電圧信号を出力する請求項４に記載の固体撮像素子。
【請求項１４】
前記駆動電圧制御手段は、前記リセットトランジスタと同一のトランジスタによって構成されたソースフォロワ回路および差動増幅回路を有する電圧発生回路を備えた請求項１３に記載の固体撮像素子。
【請求項１５】
前記電圧発生回路は前記一定電圧レベルを生成する請求項１４に記載の固体撮像素子。
【請求項１６】
請求項４〜６、８〜１１、１３〜１５のうち何れかに一つの請求項に記載の固体撮像素子を駆動する固体撮像素子の駆動方法であって、
前記駆動電圧制御手段によって前記リセットトランジスタおよび増幅トランジスタの各一方駆動電圧を同時に制御することにより、該リセットトランジスタまたは転送トランジスタの駆動後に、前記行方向の単位で単位画素部を選択可能とする固体撮像素子の駆動方法。
【請求項１７】
請求項１〜１５の何れかに記載の固体撮像素子を撮像デバイスとして用いたカメラ。
【請求項１８】
前記全画素部で共通の垂直選択線は、光照射を遮るための遮光用配線である請求項５に記載の固体撮像素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばビデオカメラ、電子カメラおよび画像入力カメラ、スキャナおよびファクシミリなどに用いられる例えばＭＯＳ型イメージセンサなどを用いた固体撮像素子、その駆動方法および、この固体撮像素子を用いたカメラに関する。
【０００２】
【従来の技術】
従来、ＣＣＤ型イメージセンサやＭＯＳ型イメージセンサなどの半導体イメージセンサは、ビデオカメラ、電子カメラ、画像入力カメラ、スキャナおよびファクシミリなどの多くの電子機器に、画像入力デバイスとして用いられている。特に、近年では、消費電力が小さく、かつ、周辺回路と同じＣＭＯＳ技術によって作製することができるという利点を活かして、ＭＯＳ型イメージセンサが見直されてきている。さらに、ＭＯＳ型イメージセンサにおいては、ＣＣＤ型イメージセンサに比べて画質が劣っているという点を補うため、当初採用されていた表面フォトダイオード構造から、ＣＣＤ型イメージセンサで用いられているような、埋め込みフォトダイオード構造と称される構造を採用することによって、暗電流成分の低減が図られ、高画質化が達成されるようになっている。
【０００３】
以下に、このような埋め込みフォトダイオード構造を採用した従来のＭＯＳ型イメージセンサについて、図１２〜図１４を用いて説明する。
【０００４】
まず、ＭＯＳ型イメージセンサの単位画素の構成について、図１２および図１３を用いて説明する。
【０００５】
図１２は、従来のＭＯＳ型イメージセンサの単位画素部（アドレス（ｋ、ｊ））の構成を示す回路図であり、図１３は図１２の単位画素部に相当する半導体層構成を示す断面図である。
【０００６】
図１２において、このＭＯＳ型イメージセンサは、一つのフォトダイオード１、転送トランジスタ２、信号蓄積部３と、リセットトランジスタ４、増幅トランジスタ５および選択トランジスタ６によって各単位画素（画素セル）が構成されており、このような四つのトランジスタを持つ単位画素が２次元的に配置されている。
【０００７】
フォトダイオード１は、図１３に示すようにＰ型ウエル領域２０上に受光部となるＮ型（Ｎ−）不純物領域２１が設けられており、その上にＰ型不純物領域２２が設けられて埋め込み構造となっている。このＮ型不純物領域２１に光が照射されることによって、照射光量に応じた電荷量の信号電荷が発生するようになっている。
【０００８】
転送トランジスタ２は、フォトダイオード１と信号蓄積部３との間に接続されており、ソース領域となるＮ型不純物領域２１と、ドレイン領域となるＮ型（Ｎ＋）不純物領域２３ａと、これらの間のＰ型ウエル領域２０上に設けられたゲート電極２ａとを有している。ゲート電極２ａには、垂直走査回路７の出力端と接続された転送制御線１０が接続されており、ゲート電極２ａに転送制御信号ＴＲＮ（ｊ）が供給されて転送トランジスタ２が行単位でＯＮ・ＯＦＦ（オン・オフ）制御される。この転送トランジスタ２によって、フォトダイオード１に蓄積された信号電荷が信号蓄積部３に転送されるようになっている。
【０００９】
信号蓄積部３は、Ｐ型ウエル領域２０上に設けられたフローティングディフュージョン（浮遊拡散層のＮ型不純物領域２３ａ）であって、転送トランジスタ２によって転送されたフォトダイオード１からの信号電荷が蓄積されるようになっている。
【００１０】
リセットトランジスタ４は、電源電圧ＶＤＤが印加されている電源線１３と信号蓄積部３との間に接続されており、ソース領域となるＮ型不純物領域２３ａと、ドレイン領域となるＮ型（Ｎ＋）不純物領域２３ｂと、これらの間のＰ型ウエル領域２０上に設けられたゲート電極４ａとを有している。ゲート電極４ａには、垂直走査回路７の出力端と接続されたリセット制御線９が接続されており、ゲート電極４ａにリセット制御信号ＲＳＴ（ｊ）が供給されてリセットトランジスタ４が行単位でＯＮ・ＯＦＦ（オン・オフ）制御されるようになっている。このリセットトランジスタ４によって、信号蓄積部３から信号電荷が排出されるようになっている。
【００１１】
増幅トランジスタ５は、電源線１３と選択トランジスタ６との間に接続されており、ドレイン領域となるＮ型不純物領域２３ｂと、ソース領域となるＮ型（Ｎ＋）不純物領域２３ｃと、これらの間のＰ型ウエル領域２０上に設けられたゲート電極５ａとを有している。ゲート電極５ａには、Ｎ型不純物領域２３ａである信号蓄積部３が接続されており、信号蓄積部３の電位と同一の電位が増幅トランジスタ５のゲートに伝わるため、増幅トランジスタ５からは、信号蓄積部３に蓄積された信号電荷量に応じた信号が出力されるようになっている。
【００１２】
選択トランジスタ６は、定電流源１２に接続されて信号が読み出される信号ライン（ｋ）１１と、増幅トランジスタ５との間に接続されており、ドレイン領域となるＮ型不純物領域２３ｃと、ソース領域となるＮ型（Ｎ＋）不純物領域２３ｄと、これらの間のＰ型ウエル領域２０上に設けられたゲート電極６ａとを有している。ゲート電極６ａには、垂直走査回路７の出力端と接続された垂直選択線８が接続されており、ゲート電極６ａに垂直選択信号ＳＥＬ（ｊ）が供給されて選択トランジスタ６が行単位でＯＮ・ＯＦＦ（オン・オフ）制御される。この選択トランジスタ６に与えられる垂直選択信号ＳＥＬ（ｊ）によって単位画素が行単位で選択され、信号ライン（ｋ）１１から信号電荷が読み出されるようになっている。
【００１３】
このＭＯＳ型イメージセンサにおいて、転送トランジスタ２およびリセットトランジスタ４はディプリージョン型、増幅トランジスタ５および選択トランジスタ６はエンハンスメント型であることが多い。
【００１４】
次に、図１２および図１３に示すように構成された従来のＭＯＳ型イメージセンサの駆動方法について説明する。
【００１５】
図１４は、図１２のＭＯＳ型イメージセンサの駆動タイミングを示す信号波形図である。
【００１６】
このＭＯＳ型イメージセンサの基本動作は、以下の通りである。
【００１７】
図１４に示すように、まず、期間ｔ１には、フォトダイオード１に蓄積された光信号を読み出すために、選択されたｊラインの全ての画素において、リセットトランジスタ４のゲート電極４ａに印加されるリセット制御信号ＲＳＴ（ｊ）をハイレベルとして、リセットトランジスタ４をＯＮ状態とする。これによって、信号蓄積部３の電位がリセットトランジスタ４を介して電源電圧ＶＤＤにリセットされる。
【００１８】
次に、期間ｔ２には、選択トランジスタ６のゲート電極６ａに印加される垂直選択信号ＳＥＬ（ｊ）をハイレベルとして、選択トランジスタ６をＯＮ状態とする。これによって、増幅トランジスタ５と各列（ｋ）毎に設けられている定電流源（ｋ）１２によりソースフォロワ回路が構成され、信号ライン（ｋ）に信号が出力される。このときに出力される信号は、リセット時の信号を表している。
【００１９】
さらに、期間ｔ３には、転送トランジスタ２のゲート電極２ａに印加される転送制御信号ＴＲＮ（ｊ）をハイレベルとして、転送トランジスタ２をＯＮ状態とする。これによって、フォトダイオード１で光電変換された光信号（信号電荷）が転送トランジスタ２を介して信号蓄積部３に完全に転送される。
【００２０】
その直後、期間ｔ４には、再び選択トランジスタ６のゲート電極６ａに印加される垂直選択信号ＳＥＬ（ｊ）をハイレベルとして、選択トランジスタ６をＯＮ状態とする。これによって、増幅トランジスタ５と各列（ｋ）毎に設けられている定電流源（ｋ）１２によりソースフォロワ回路が構成され、信号ライン（ｋ）に信号が出力される。このときに出力される信号は、光信号量（信号電荷量）に応じた信号を表している。
【００２１】
その後、図示しないクランプ回路や差動増幅回路などを用いて、光信号量に応じた信号とリセット時の信号との差分を出力することによって、各画素毎のトランジスタのオフセットばらつきを相殺することができる。また、フォトダイオード１から信号蓄積部３に光信号が完全に転送されるため、ランダムノイズの発生もなく、高画質の画像を得ることができる。
【００２２】
ここで、リセット制御信号ＲＳＴ（ｊ）、垂直選択信号ＳＥＬ（ｊ）、転送制御信号ＴＲＮ（ｊ）は、一般に、画素アレイの周辺部に配置された垂直走査回路７などから、電源電圧ＶＤＤと接地電圧ＧＮＤの２値レベルのパルス信号が供給されるようになっている。
【００２３】
しかしながら、図１２および図１３に示す埋め込みフォトダイオード構造を採用した従来のＭＯＳ型イメージセンサでは、単位画素当たり四つのトランジスタが必要とされる。従来の表面フォトダイオード構造を採用したＭＯＳ型イメージセンサでは、単位画素当たり三つのトランジスタが必要とされていたため、埋め込みフォトダイオード構造を採用することによりトランジスタ数が一つ増加する。このため、各単位画素で、一つのトランジスタの分だけ、フォトダイオードの面積が縮小することになり、その分、感度の低下につながることになる。
【００２４】
このようなトランジスタの増加による感度低下の問題を解決するため、例えば特許文献１には、単位画素当たり三つのトランジスタを有する構造が提案されている。
【００２５】
以下に、この特許文献１に開示されているＭＯＳ型イメージセンサの構造について説明する。
【００２６】
まず、ＭＯＳ型イメージセンサの単位画素の構成について、図１５および図１６を用いて説明する。
【００２７】
図１５は、特許文献１に開示されている従来のＭＯＳ型イメージセンサの２画素部分（アドレス（ｋ、ｊ）および（ｋ、ｊ＋１））の構成を示す回路図であり、図１６は図１５の単位画素部に相当する半導体層構成を示す断面図である。ここでは、同じ機能を有する部分については同じ付号を付している。
【００２８】
図１５において、このＭＯＳ型イメージセンサは、一つの埋め込みフォトダイオード１、転送トランジスタ２、信号蓄積部３、リセットトランジスタ４および増幅トランジスタ５とによって各単位画素（画素セル）が構成されており、このような三つのトランジスタを持つ単位画素が２次元的に複数配置されている。
【００２９】
この特許文献１に開示されているＭＯＳ型イメージセンサと、図１２および図１３に示す従来のＭＯＳ型イメージセンサとの違いは、以下の通りである。
【００３０】
リセットトランジスタ４のドレイン領域となるＮ型（Ｎ−）不純物領域２３ｅと、増幅トランジスタ５のドレイン領域となるＮ型（Ｎ−）不純物領域２３ｆとの間にはＰ型（Ｐ＋）不純物領域２２ａが設けられて両者が分離されており、リセットトランジスタ４のドレイン電圧が垂直走査回路７から供給される垂直選択信号ＳＥＬ（ｊ）によって制御されている。また、図１２の選択トランジスタ６はここでは設けられておらず、増幅トランジスタ５のソース領域となるＮ型（Ｎ−）不純物領域２３ｇが信号ライン１１と直に接続されている。さらに、リセットトランジスタ４はディプリージョン型であり、転送トランジスタ２および増幅トランジスタ５はエンハンスメント型である。
【００３１】
次に、図１５および図１６に示すように構成された特許文献１のＭＯＳ型イメージセンサの駆動方法について説明する。
【００３２】
図１７は、図１５のＭＯＳ型イメージセンサの駆動タイミングを示す信号波形図であって、（ａ）はｊライン目の信号波形図、（ｂ）はｊ＋１ライン目の信号波形図である。
【００３３】
図１７に示すように、信号が出力される選択ライン（ｊ）に関しては、従来のＭＯＳ型イメージセンサの選択ラインと同一の動作が行われる。
【００３４】
これに対して、非選択ラインでは、リセットトランジスタ４のドレイン電圧がローレベル：０Ｖに維持されると、ディプリージョン型のリセットトランジスタ４によって信号蓄積部３の電位が０Ｖのレベルに固定される。この信号蓄積部３は、増幅トランジスタ５のゲート電極５ａと接続されているため、増幅トランジスタ５のゲート電圧が０Ｖになり、非選択ラインの増幅トランジスタ５のドレイン・ソース間が遮断される。
【００３５】
したがって、リセットトランジスタ４のドレイン電圧を行毎に制御することによって、非選択ラインの増幅トランジスタ５のゲート電圧を制御することができる。例えば、上述したように、リセットトランジスタ４のドレイン電圧が０Ｖに設定されたラインは動作しない非選択ラインとなり、その結果、従来必要とされていた図１２の選択トランジスタ６を削除することができる。
【００３６】
【特許文献１】
特開平１１−３５５６６８号公報
【００３７】
【発明が解決しようとする課題】
上述したように、図１２および図１３に示す従来の埋め込みフォトダイオード構造を採用したＭＯＳ型イメージセンサでは、暗電流は少ないが、各画素で四つのトランジスタが必要とされ、フォトダイオード面積縮小による感度低下が問題となる。よって、埋め込みフォトダイオード構造では、暗電流の抑圧と感度低下とがトレードオフの関係になっている。
これに対して、特許文献１に開示されているように、各画素を三つのトランジスタで構成した構造が提案されている。しかしながら、この構造では、図１３と図１６（本構造）を比較することによって明らかなように、選択トランジスタ６が一つ減少しているものの、画素部の電源電圧ＶＤＤとリセットトランジスタ４のドレイン電圧とが分離されており、ドレイン分離領域としてのＰ型不純物領域２２ａが必要となっているため、その分、面積縮小にはつながっていない。
【００３８】
本発明は、上記従来の問題を解決するもので、単位画素に占めるトランジスタの面積割合を少なくして撮像の感度向上を図ることができる固体撮像素子、その駆動方法および、この固体撮像素子を用いたカメラシステムを提供することを目的とする。
【００３９】
【課題を解決するための手段】
本発明の固体撮像素子は、光電変換手段からの信号電荷を転送可能とする転送手段と、該転送手段によって転送された信号電荷を蓄積する信号蓄積部と、該信号蓄積部から信号電荷を排出可能とするリセット手段と、該信号蓄積部の電位に応じた信号を出力可能とする信号出力手段とを有する単位画素部が行方向および列方向に２次元的に複数配置された固体撮像素子において、該リセット手段および転送手段の各制御電圧印加部にそれぞれ、該行方向の単位で各制御電圧をそれぞれ出力する垂直走査手段と、該リセット手段と信号出力手段手段の各一方駆動電圧印加部が共通に設けられ、各一方駆動電圧印加部に駆動電圧を出力制御する駆動電圧制御手段とを有しており、そのことにより上記目的が達成される。
【００４０】
また、好ましくは、本発明の固体撮像素子における光電変換手段は、光照射により信号電荷を発生するフォトダイオードである。
【００４１】
さらに、好ましくは、本発明の固体撮像素子におけるフォトダイオードは、埋め込みフォトダイオード構造を有している。
【００４２】
さらに、好ましくは、本発明の固体撮像素子において、前記転送手段は転送トランジスタで構成され、前記リセット手段はリセットトランジスタで構成され、前記信号出力手段は増幅トランジスタで構成されている。
【００４３】
さらに、好ましくは、本発明の固体撮像素子における駆動電圧制御手段は、全画素部で共通の垂直選択線によって前記リセットトランジスタおよび増幅トランジスタの各一方駆動電圧印加部に接続されている。
【００４４】
さらに、好ましくは、本発明の固体撮像素子における駆動電圧制御手段は、前記増幅トランジスタの一方駆動電圧印加部に画素電源電圧を供給可能とする画素電源としても用いられる。
【００４５】
さらに、好ましくは、本発明の固体撮像素子における信号蓄積部は浮遊拡散層である。
【００４６】
さらに、好ましくは、本発明の固体撮像素子におけるリセットトランジスタはディプリージョン型トランジスタである。
【００４７】
さらに、好ましくは、本発明の固体撮像素子における転送トランジスタはエンハンスメント型トランジスタおよびディプリージョン型トランジスタの何れかである。
【００４８】
さらに、好ましくは、本発明の固体撮像素子における増幅トランジスタはエンハンスメント型トランジスタである。
【００４９】
さらに、好ましくは、本発明の固体撮像素子において、前記転送トランジスタはフォトダイオードと前記信号蓄積部との間に導通可能に接続され、前記リセットトランジスタは前記駆動電圧制御手段に接続された垂直選択線と前記信号蓄積部との間に導通可能に接続され、前記増幅トランジスタは定電流源に接続されて信号が読み出される信号ラインと該垂直選択線との間に接続され、該増幅トランジスタの制御電圧印加部が該信号蓄積部に接続され、該リセットトランジスタの制御電圧印加部が前記垂直走査手段に接続されたリセット制御線に接続され、該転送トランジスタの制御電圧印加部が該垂直走査手段に接続された転送制御線に接続されている。
【００５０】
さらに、好ましくは、本発明の固体撮像素子における駆動電圧制御手段は、ハイレベルの電源電圧レベルと、ローレベルの接地電圧レベルとの２値の電圧信号を出力する。
【００５１】
さらに、好ましくは、本発明の固体撮像素子における駆動電圧制御手段は、ハイレベルの電源電圧レベルと、前記転送トランジスタの制御電圧＝０Ｖのときの制御電圧印加部下ポテンシャルよりも高く、かつ、前記リセットトランジスタの制御電圧＝０Ｖのときの制御電圧印加部下ポテンシャルよりも低い一定電圧レベルとの２値の電圧信号を出力する。
【００５２】
さらに、好ましくは、本発明の固体撮像素子における駆動電圧制御手段は、前記リセットトランジスタと同一のトランジスタによって構成されたソースフォロワ回路および差動増幅回路を有する電圧発生回路を備えている。
【００５３】
さらに、好ましくは、本発明の固体撮像素子における電圧発生回路は前記一定電圧レベルを生成する。
【００５４】
さらに、好ましくは、本発明の固体撮像素子において、前記全画素部で共通の垂直選択線は、光照射を遮るための遮光用配線である。
【００５５】
本発明の固体撮像素子の駆動方法は、請求項４〜６、８〜１１、１３〜１５のうち何れかに一つの請求項に記載の固体撮像素子を駆動する固体撮像素子の駆動方法であって、前記駆動電圧制御手段によって前記リセットトランジスタおよび増幅トランジスタの各一方駆動電圧を同時に制御することにより、該リセットトランジスタまたは転送トランジスタの駆動後に、前記行方向の単位で単位画素部を選択可能としており、そのことにより上記目的が達成される。
【００５６】
本発明のカメラは、請求項１〜１５の何れかに記載の固体撮像素子を撮像デバイスとして用いており、そのことにより上記目的が達成される。
【００５７】
上記構成により、以下に、本発明の作用について説明する。
【００５８】
本発明の固体撮像素子にあっては、フォトダイオード（光電変換手段）と、浮遊拡散層（フローティングディフュージョン）からなる信号蓄積部と、転送トランジスタ（転送手段）、リセットトランジスタ（リセット手段）、増幅トランジスタ（信号出力手段）という三つのトランジスタによって構成された単位画素部が２次元的に複数配置されている。これによって、選択トランジスタを含めて四つのトランジスタを必要とした従来技術に比べて、単位画素内でトランジスタが占める面積を小さくし、かつフォトダイオードが占める面積を大きくすることができるため、撮像の感度を向上させることができる。しかも、この場合に、リセットトランジスタのドレイン（一方駆動電圧印加部）と増幅トランジスタのドレイン（一方駆動電圧印加部）とは共通に設けられているため、増幅トランジスタおよびリセットトランジスタのドレイン領域を分離するＰ型不純物領域を必要とした従来技術と比べて、単位画素部内でトランジスタが占める面積を小さくでき、かつフォトダイオードが占める面積をより大きくとることができるため、撮像の感度を更に向上させることができる。
【００５９】
垂直走査手段でリセットトランジスタのゲート電圧（制御電圧）と転送トランジスタのゲート電圧（制御電圧）を行単位で制御することによって、フォトダイオードから信号蓄積部への電荷転送処理および、信号蓄積部からの電荷排出処理を制御することができる。
【００６０】
また、共通に接続されたリセットトランジスタの一方駆動電圧（ドレイン電圧）と増幅トランジスタの一方駆動電圧（ドレイン電圧）とを駆動電圧制御手段で制御することによって、行単位で単位画素部を選択できるため、従来の選択トランジスタを省略することができる。
【００６１】
この駆動電圧制御手段は、増幅トランジスタのドレインに画素電源電圧を供給するための画素電源としても用いられる。
【００６２】
また、全ての画素部のリセットトランジスタと増幅トランジスタのドレインを共通の垂直選択線で駆動電圧制御手段に接続することによって、従来技術と比べて、垂直走査手段で制御される端子数を減らすことができる。
【００６３】
フォトダイオードは、埋め込み構造とすることによって、暗電流を抑制することができる。
【００６４】
駆動電圧制御手段からは、例えばハイレベルとしての電源電圧（ＶＤＤ）レベルと、ローレベルとしてのＧＮＤ（接地）レベルとの２値の電圧信号が出力され、この２値の電圧信号がリセットトランジスタおよび増幅トランジスタの各ドレインに供給される。
【００６５】
選択された画素部では、例えばエンハンスメント型の転送トランジスタによって信号蓄積部にフォトダイオードからの電荷が転送されるため、信号蓄積部の電荷量に応じてエンハンスメント型の増幅トランジスタのゲート電圧が変化し、信号ラインに光信号に対応した出力信号が読み出される。この光信号に対応した出力信号は、リセットトランジスタによって信号蓄積部から電荷が排出された後のリセット信号と差分が取られて、誤差のない出力信号が生成される。
【００６６】
ディプリージョン型のリセットトランジスタは、ドレイン電圧がローレベル（例えば０Ｖ）にされると、信号蓄積部の電位が０Ｖに固定される。信号蓄積部の電位が０Ｖになると、エンハンスメント型の増幅トランジスタはオフ状態となり、信号ラインが画素から遮断された状態になる。よって、リセット時、転送時および信号読み出し時には、リセットトランジスタのドレイン電圧はハイレベルにされる。
【００６７】
一方、非選択画素部では、転送やリセットは行われないため、ディプリージョン型のリセットトランジスタのドレイン電圧がハイレベルになって信号蓄積部の電荷上昇が生じても、その期間が短いために信号蓄積部は１Ｖ程度に保持され、エンハンスメント型の増幅トランジスタがオフ状態になって、画素部は信号ラインから遮断されたままである。よって、従来のように選択トランジスタが設けられていなくても、信号ラインは非選択画素の影響を受けない。
【００６８】
転送トランジスタは、エンハンスメント型であってもよいが、ディプリージョン型とした場合には、高輝度時などにフォトダイオードに過剰な信号が蓄積された場合に、ディプリージョン型転送トランジスタのゲートによって、信号蓄積部に電荷を流すためのオーバーフロー経路が構成される。
【００６９】
この場合には、駆動電圧制御手段から、ハイレベルとしての電源電圧（ＶＤＤ）レベルと、ローレベルとしてのＧＮＤレベルより高い一定レベルとの２値の電圧信号が出力され、信号蓄積部に流れた電荷はリセットトランジスタのゲート下を通ってリセットトランジスタのドレインに接続された垂直制御信号ラインに流れ込む。
【００７０】
このＧＮＤレベルより高い一定レベルのローレベルを発生させるための電圧発生回路を、リセットトランジスタと同一のトランジスタで構成されたソースフォロワ回路と差動増幅回路とで構成することにより、トランジスタのプロセス変動による電圧条件のばらつきを微調整することができる。
【００７１】
本発明のカメラは、本発明の固体撮像素子を撮像デバイスとして用いることによって、撮像の感度が良好となり、高画質な画像を得ることができる。
【００７２】
【発明の実施の形態】
以下に、本発明の固体撮像素子の実施形態１〜３について図面を参照しながら説明する。
【００７３】
（実施形態１）
図１は、本発明の固体撮像素子の実施形態１であるＭＯＳ型イメージセンサの２画素分の単位画素（アドレス（ｋ、ｊ）および（ｋ、ｊ＋１））の構成を示す回路図であり、図２（ａ）は図１の半導体層構成を示す断面図であり、図２（ｂ）は（ａ）の各部分が取り得るポテンシャルを示す図である。
【００７４】
図１および図２（ａ）において、ＭＯＳ型イメージセンサは、一つの光電変換手段としてのフォトダイオード１、転送手段としての転送トランジスタ２、信号蓄積部３、リセット手段としてのリセットトランジスタ４および信号出力手段としての増幅トランジスタ５によって各単位画素部３０（画素セル）が複数配置されており、このような三つのトランジスタを持つ単位画素部３０が行方向および列方向に２次元的（マトリクス状）に配置されている。
【００７５】
全ての画素部３０のリセットトランジスタ４のドレイン領域（一方駆動電圧印加部）および、増幅トランジスタ５のドレイン領域（一方駆動電圧印加部）が共通に設けられており、そのドレイン電圧を制御するための画素電源駆動回路１４が垂直走査手段としての垂直走査回路７とは別に設けられている。駆動電圧制御手段としての画素電源駆動回路１４からは、ハイレベルの電源電圧（ＶＤＤ、例えば３Ｖ）レベルとローレベルの接地電圧（ＧＮＤ、例えば０Ｖ）レベルとの２値パルス（ＳＥＬ）の電圧信号が出力されるようになっている。
【００７６】
フォトダイオード１は、図１２に示すＭＯＳ型イメージセンサと同様に、Ｐ型ウエル領域２０上に受光部となるＮ型（Ｎ−）不純物領域２１が設けられており、その上にＰ型不純物領域２２が設けられて埋め込み構造となっている。このＮ型不純物領域２１に光が照射されることによって、照射光量に応じた電荷量の信号電荷が発生するようになっている。このフォトダイオード１のポテンシャルは、照射光量によって、図２（ｂ）に示すように０．５Ｖ〜１．５Ｖまで変化する。図２（ｂ）に示すフォトダイオード１のハッチングは信号蓄積量によるポテンシャルの変化を示している。
【００７７】
転送トランジスタ２は、フォトダイオード１と信号蓄積部３との間に接続されており、ソース領域となるＮ型不純物領域２１と、ドレイン領域となるＮ型（Ｎ＋）不純物領域２３ａと、これらの間のＰ型ウエル領域２０上に設けられたゲート電極２ａとを有している。制御電圧印加部としてのゲート電極２ａには、垂直走査回路７の出力端と接続された転送制御線１０が接続されており、ゲート電極２ａに転送制御信号ＴＲＮ（ｊ）が供給されて転送トランジスタ２が行単位でＯＮ・ＯＦＦ（オン・オフ）制御される。この転送トランジスタ２によって、フォトダイオード１に蓄積された信号電荷が信号蓄積部３に転送されるようになっている。
【００７８】
この転送トランジスタ２はエンハンスメント型であり、そのゲート下のポテンシャルは、ゲート電極２ａに印加される電位が変化することによって、図２（ｂ）に示すように−０．５Ｖ〜２Ｖまで変化する。
【００７９】
信号蓄積部３は、Ｐ型ウエル領域２０上に設けられたフローティングディフュージョン（浮遊拡散層であるＮ型（Ｎ＋）不純物領域２３ａ）であって、転送トランジスタ２によって転送されたフォトダイオード１からの信号電荷（光信号）が蓄積されるようになっている。この信号蓄積部３のポテンシャルは、リセットトランジスタ４のドレイン領域２３ｂに印加される電圧が変化することによって、フォトダイオード１から転送される電荷量に応じて、例えば図２（ｂ）に示すように０Ｖ〜２Ｖまたは０Ｖ〜３Ｖまでポテンシャルが変化する。即ち、図２（ｂ）の信号蓄積部３では、点線で示すポテンシャルが取り得るポテンシャルであり、ハッチングで示すポテンシャルが信号蓄積量によるポテンシャル変化分を示している。
【００８０】
リセットトランジスタ４は、画素電源駆動回路１４の出力端に接続された垂直選択線８ａと信号蓄積部３との間に接続されており、ソース領域となるＮ型不純物領域２３ａと、ドレイン領域となるＮ型（Ｎ＋）不純物領域２３ｂと、これらの間のＰ型ウエル領域２０上に設けられたゲート電極４ａとを有している。制御電圧印加部としてのゲート電極４ａには、垂直走査回路７の出力端に接続されたリセット制御線９が接続されており、ゲート電極４ａに垂直走査回路７からリセット制御信号ＲＳＴ（ｊ）が供給されてリセットトランジスタ４が行単位でＯＮ・ＯＦＦ（オン・オフ）制御される。このリセットトランジスタ４によって、信号蓄積部３から信号電荷が排出されるようになっている。また、このリセットトランジスタ４のドレイン領域に画素電源駆動回路１４から与えられる垂直選択信号ＳＥＬによって、複数の単位画素３０が行単位で選択され、信号ライン（ｋ）１１から信号電荷が読み出されるようになっている。この垂直選択信号ＳＥＬは、増幅トランジスタ５のドレイン領域に与えられる画素電源電圧としても用いられる。
【００８１】
このリセットトランジスタ４はディプリージョン型であり、そのゲート下のポテンシャルは、ゲート電極４ａに印加される電位が変化することによって、図２（ｂ）に示すように１Ｖ〜３．５Ｖまで変化する。また、ドレイン領域２３ｂのポテンシャルは、ドレイン領域２３ｂに印加される電圧が変化することによって、０Ｖ〜３Ｖまで変化する。
【００８２】
増幅トランジスタ５は、定電流源１２に接続されて信号が読み出される信号ライン（ｋ）１１と、画素電源駆動回路１４に接続された垂直選択線８ａとの間に接続されており、ドレイン領域となるＮ型不純物領域２３ｂと、ソース領域となるＮ型（Ｎ＋）不純物領域２３ｃと、これらの間のＰ型ウエル領域２０上に設けられたゲート電極５ａとを有している。ゲート電極５ａには、信号蓄積部３が接続されており、信号蓄積部３の電位と同一の電位が増幅トランジスタ５のゲートに伝わるため、増幅トランジスタ５からは、信号蓄積部３に蓄積された信号電荷量に応じた信号が信号ライン（ｋ）１１に出力される。
【００８３】
この増幅トランジスタ５はエンハンスメント型であり、そのゲート下のポテンシャルは、選択画素と非選択画素とで異なっている。選択画素では、ドレイン領域２３ｂに印加される電位が変化して、信号蓄積部３の電位が変化することによって、フォトダイオード１から信号蓄積部３に転送されて蓄積された信号電荷量（光信号量）に応じて、図２（ｂ）に示すように−１Ｖ〜２Ｖまたは−１Ｖ〜１Ｖまでポテンシャルが変化する。一方、非選択画素では、ドレイン領域２３ｂに印加される電位が変化して、信号蓄積部３の電位が変化することによって、−１Ｖ〜１Ｖまでポテンシャルが変化する。また、信号ライン（ｋ）１１のポテンシャルは、フォトダイオード１から信号蓄積部３に転送されて蓄積された電荷量（光信号）に応じて、１Ｖ〜２Ｖまで変化する。
【００８４】
以下に、このように構成された本実施形態１のＭＯＳ型イメージセンサの駆動方法について説明する。
【００８５】
図３は、図１のＭＯＳ型イメージセンサの駆動タイミングを示す信号波形図であり、図４Ａおよび図４Ｂは、各駆動タイミングにおける各部分のポテンシャルを示す図である。ここでは、ＭＯＳ型イメージセンサの動作中、光信号を出力するために選択されたラインをｊとし、それ以外の非選択ラインを代表してｊ＋１として、ｊラインでの動作とそのポテンシャル変化について説明する。
【００８６】
図３に示すように、まず、時間ｔ１では、全ての制御信号（垂直選択信号ＳＥＬ、リセット制御信号ＲＳＴ（ｊ）およびＲＳＴ（ｊ＋１）、転送制御信号ＴＲＮ（ｊ）およびＴＲＮ（ｊ＋１））がローレベルとされている。リセットトランジスタ４のドレイン領域２３ａに印加される垂直選択信号ＳＥＬ＝０Ｖ（ローレベル）であり、ディプリージョン型のリセットトランジスタ４のゲート電圧＝０Ｖのときのゲート下ポテンシャルよりも低くなるため、垂直選択信号ＳＥＬにより信号蓄積部３に電荷が注入されて、信号蓄積部３のポテンシャルも０Ｖとなる。
【００８７】
信号蓄積部３が０Ｖであるので、エンハンスメント型の増幅トランジスタ５のゲート電圧＝０Ｖになり、信号ライン（ｋ）１１は、この単位画素部３０から遮断状態となって電位的にフローテイング状態になっている。例えば図４Ａでは、信号ライン（ｋ）１１はフローティング状態で、仮に１Ｖで記載している。
【００８８】
次に、時間ｔ２では、図４Ａの矢印Ａ３に示すように、リセットトランジスタ４のドレイン領域２３ｂに印加される垂直選択信号ＳＥＬ＝ＶＤＤ（ハイレベル）となるため、矢印Ａ２に示すように、ディプリージョン型のリセットトランジスタ４のゲート下は、ゲート電圧＝０Ｖのときのポテンシャル＝１Ｖになる。
【００８９】
一方、信号蓄積部３は、ディプリージョン型のリセットトランジスタ４のゲート下の領域を介して、ドレイン領域２３ｂとの間にサブスレッシュ電流が流れることにより電位が上昇するが、この程度の時間（数μＳ程度）では殆ど電位が変化せず、矢印Ａ１に示すように、ほぼ１Ｖの電位に保持される。
【００９０】
また、増幅トランジスタ５のゲート電位についても、信号蓄積部３と同時に１Ｖになるが、増幅トランジスタ５はエンハンスメント型であるため、矢印Ａ４に示すように、増幅トランジスタ５のゲート下ポテンシャルはほぼ０Ｖとなる。したがって、信号ライン（ｋ）１１は、フローテイング状態のままである。
【００９１】
時間ｔ３では、選択ラインｊにおいて、矢印Ａ６に示すように、リセットトランジスタ４のゲート電極４ａに印加されるリセット制御信号ＲＳＴ（ｊ）がハイレベル＝ＶＤＤとなり、矢印Ａ５に示すように、信号蓄積部３のポテンシャルがＶＤＤ＝３Ｖになる。これによって、増幅トランジスタ５のゲート電圧＝３Ｖになり、矢印Ａ７およびＡ８に示すように、増幅トランジスタ５のゲート下および信号ライン（ｋ）１１は、増幅トランジスタ５のゲート電圧＝３Ｖのときのポテンシャル＝２Ｖとなる。
【００９２】
時間ｔ４では、矢印Ａ９に示すように、リセットトランジスタ４のゲート電極４ａに印加されるリセット制御電圧ＲＳＴ（ｊ）をローレベル＝０Ｖに戻す。このとき、矢印Ａ１０に示す信号ライン（ｋ）１１の電位が、この画素部３０（アドレス（ｋ、ｊ））のリセット時の出力信号となる。
【００９３】
時間ｔ５では、選択ラインにおいて、図４Ｂの矢印Ｂ１に示すように、転送トランジスタ２のゲート電極２ａに印加される転送制御信号ＴＲＮ（ｊ）がハイレベルにされ、フォトダイオード１から信号蓄積部３に信号電荷が完全に転送される。このとき、矢印Ｂ２に示すように、信号蓄積部３の電位は転送された信号電荷分だけ低くなり、この例では、３Ｖから１Ｖ低くなって２Ｖになっている。
【００９４】
それと同時に、増幅トランジスタ５のゲート電圧も１Ｖ低くなるため、矢印Ｂ３およびＢ４に示すように、増幅トランジスタ５のゲート下のポテンシャルおよび信号ライン（ｋ）１１の電位も１Ｖ低くなり、この例では、２Ｖから１Ｖ低くなって１Ｖになっている。
【００９５】
時間ｔ６では、矢印Ｂ５に示すように、転送トランジスタ５のゲート電極２ａに印加される転送制御信号ＴＲＮ（ｊ）をローレベルに戻す。このとき、矢印Ｂ６に示す信号ライン（ｋ）１１の電位が、この画素部３０（アドレス（ｋ、ｊ））の光信号（信号電荷量に応じた出力信号）となる。
【００９６】
時間ｔ７では、矢印Ｂ８に示すように、リセットトランジスタ４のドレイン領域２３ｂに印加される垂直選択信号ＳＥＬ＝０Ｖとなり、矢印Ｂ９に示すように、ディプリージョン型のリセットトランジスタ４のゲート電圧＝０Ｖのときのゲート下ポテンシャル＝１Ｖよりも低くなるため、垂直選択信号ＳＥＬにより信号蓄積部３に電荷が注入されて、矢印Ｂ７に示すように、信号蓄積部３のポテンシャルが０Ｖとなる。
【００９７】
信号蓄積部３が０Ｖであるので、エンハンスメント型の増幅トランジスタ５のゲート電圧＝０Ｖになり、信号ライン（ｋ）１１は、この画素部３０から遮断状態となって電位的にフローテイング状態となる。これによって、時間ｔ１の状態に戻る。
【００９８】
この後、しばらくの間、水平走査期間が続き、ｊラインの全ての画素部３０から信号が読み出された後、次に、ｊ＋１ラインが選択される。このｊ＋１ラインが選択される期間の始まりが時間ｔ８である。
【００９９】
時間ｔ８において、ｊラインは、時間ｔ２と同様に、矢印Ｂ１１に示すように、リセットトランジスタ４のドレイン領域２３ｂに印加される垂直選択信号ＳＥＬ＝ＶＤＤ（ハイレベル）となり、信号蓄積部３は、ディプリージョン型のリセットトランジスタ４のゲート下の領域を介して、ドレイン領域２３ｂとの間にサブスレッシュ電流が流れることにより電位が上昇するが、殆ど電位が変化せず、矢印Ｂ１０に示すように、ほぼ１Ｖの電位に保持される。
【０１００】
また、矢印Ｂ１２に示すように、エンハンスメント型の増幅トランジスタ５のゲート下ポテンシャルは、ほぼ０Ｖであり、信号ライン（ｋ）１１のポテンシャルおよび垂直選択信号ＳＥＬよりも低いため、信号ライン（ｋ）１１と増幅トランジスタ５のドレイン領域２３ｂとを電気的に分離することができる。これによって、信号ライン（ｋ）１１はｊラインから遮断され、信号ライン（ｋ）１１がｊラインの動作の影響を受けないようにすることができる。
【０１０１】
以上のように、本実施形態１のＭＯＳ型イメージセンサによれば、図１２および図１３に示す従来技術のように選択トランジスタを設ける必要がなく、ｊラインの画素部３０からｊ＋１ラインの画素部３０の動作に対して影響を与えないようにすることができて、単位画素当たりのトランジスタ数が三つで画素部３０を構成することができる。
【０１０２】
また、本実施形態１のＭＯＳ型イメージセンサによれば、図２に示すように、リセットトランジスタ４および増幅トランジスタ５のドレイン領域２３ｂを共通化して垂直選択線８ａに接続し、画素電源駆動回路１４から画素電源電圧ＶＤＤとしても用いられる垂直選択信号ＳＥＬを供給するようにしているため、図１６に示すように、リセットトランジスタ４と増幅トランジスタ５のドレイン領域を分離した従来技術に比べて、それらのドレイン領域を分離するＰ型領域を設ける必要がなく、トランジスタが占める面積を縮小化することができる。さらに、垂直選択線８ａは全画素部で共通化されているため、遮光メタルなどの配線を利用することが可能であり、垂直走査回路７で制御される端子（出力端子）を、単位画素部３０当たり、１ラインに接続される分だけ削除することができる。
【０１０３】
以上によって、本実施形態１のＭＯＳ型イメージセンサによれば、フォトダイオード１の受光面積を拡大することができ、撮像にける感度向上を図ることができる。
【０１０４】
（実施形態２）
図５は、本発明のＭＯＳ型イメージセンサの実施形態２における２画素部分の単位画素部（アドレス（ｋ、ｊ）および（ｋ、ｊ＋１））の構成を示す回路図であり、図６（ａ）は図５の半導体層構成を示す断面図であり、図６（ｂ）は（ａ）の各部分が取り得るポテンシャルを示す図である。
【０１０５】
図５および図６（ａ）において、本実施形態２のＭＯＳ型イメージセンサが上記実施形態１のＭＯＳ型イメージセンサと異なっている点は、転送トランジスタ２がディプリージョン型であること、および駆動電圧制御手段としての画素電源駆動回路１４からリセットトランジスタ４のドレイン領域に印加される垂直選択信号ＳＥＬのローレベルがＧＮＤ（接地）レベル＝０Ｖではなく、ＧＮＤ（接地）レベルより高い一定レベルＳＥＬ−ＬＯＷとなっていることである。
【０１０６】
本実施形態２のＭＯＳ型イメージセンサでは、図６（ｂ）に示すように、転送トランジスタ４のゲート下、信号蓄積部３、およびリセットトランジスタ２および増幅トランジスタ５のドレイン領域２３ｂのポテンシャルが０．５Ｖ〜３Ｖまで変化し、増幅トランジスタ５のゲート下のポテンシャルは０．５Ｖ〜２Ｖまで変化する。
【０１０７】
高輝度の画像を撮像する場合などには、画素部３０内に設けられた埋め込み構造のフォトダイオード１で光電変換された信号電荷が過剰に蓄積されることがあり、このような場合に、過剰信号電荷を他に逃がすためのオーバーフロー経路を設けることがある。本実施形態２のＭＯＳ型イメージセンサでは、転送トランジスタ２のゲートによってそのオーバーフロー経路が実現される。
【０１０８】
転送トランジスタ２がディプリージョン型となり、ゲート電圧＝０Ｖのときのポテンシャルが０Ｖ以上にされると、過剰信号によりフォトダイオード１の電位が低下して０Ｖになるまでに、電荷が転送トランジスタ２のゲート下を通過して信号蓄積部３に流れる。
【０１０９】
ここで、垂直選択信号ＳＥＬがハイレベル＝ＶＤＤの場合には、さらに、過剰信号により信号蓄積部３がオーバーフローされた後、リセットトランジスタ４のゲート下を通過して垂直選択線８ａに接続されたリセットトランジスタ４のドレイン領域２３ｂが側に流れ込む。このようなオーバーフロー経路を確保するためには、
リセットトランジスタ４のゲート電圧＝０Ｖのときのゲート下のポテンシャル  ＞転送トランジスタ２のゲート電圧＝０Ｖのときのゲート下のポテンシャル・・・（１）
という条件が満たされていることが必要である。
【０１１０】
一方、垂直選択信号ＳＥＬがローレベルの場合には、過剰信号はそのまま垂直選択線８ａに接続されたリセットトランジスタ４のドレイン領域２３ｂに流れ込む。この場合には、垂直選択信号ＳＥＬのローレベル＝ＳＥＬ−ＬＯＷは、転送トランジスタ２のゲート＝０Ｖのときのゲート下ポテンシャル以上である必要がある。このときのＳＥＬ−ＬＯＷは、
2005005911.tif 000003
かつ、
2005005911.tif 000004
という二つの条件が満たれていることが必要である。
【０１１１】
上記式（３）の条件は、垂直選択信号ＳＥＬがローレベルのときに信号蓄積部３に電荷注入を行うために必要な条件である。
【０１１２】
本実施形態２では、上記式（１）〜（３）の条件が満たされるように、リセットトランジスタ４のゲート電圧＝０Ｖのときのゲート下ポテンシャルが１Ｖ、転送トランジスタ２のゲート電圧＝０Ｖのときのゲート下ポテンシャルが０．５Ｖ、画素電源駆動回路１４から供給される垂直選択信号ＳＥＬのローレベルＳＥＬ−ＬＯＷが０．５Ｖに設定されている。
【０１１３】
このように構成された本実施形態２のＭＯＳ型イメージセンサの駆動方法について説明する。
【０１１４】
図７は、図５のＭＯＳ型イメージセンサの駆動タイミングを示す信号波形図であり、図８Ａおよび図８Ｂはそれぞれ、図７の各駆動タイミングにおける図６の各部分のポテンシャルを示す図である。ここでは、ＭＯＳ型イメージセンサの動作中、光信号を出力するために選択されたラインをｊとし、それ以外の非選択ラインを代表してｊ＋１として、ｊラインでの動作とそのポテンシャル変化について説明する。
【０１１５】
まず、図７および図８Ａに示すように、時間ｔ１では、全ての制御信号（垂直選択信号ＳＥＬ、リセット制御信号ＲＳＴ（ｊ）およびＲＳＴ（ｊ＋１）、転送制御信号ＴＲＮ（ｊ）およびＴＲＮ（ｊ＋１））がローレベルとされている。ここで、垂直選択信号ＳＥＬのローレベルはＧＮＤよりも高い所定電圧の０．５Ｖであるが、リセット制御信号ＲＳＴ（ｊ）およびＲＳＴ（ｊ＋１）、転送制御信号ＴＲＮ（ｊ）およびＴＲＮ（ｊ＋１）はＧＮＤレベル＝０Ｖである。
【０１１６】
リセットトランジスタ４のドレイン領域２３ａに印加される垂直選択信号ＳＥＬ＝ＳＥＬ−ＬＯＷ（ローレベル、０．５Ｖ）であり、上記式（３）から、ディプリージョン型のリセットトランジスタ４のゲート電圧＝０Ｖのときのゲート下ポテンシャル＝１Ｖよりも低く設定されているため、垂直選択信号ＳＥＬにより信号蓄積部３に電荷が注入されて、信号蓄積部３のポテンシャルも０．５Ｖとなる。
【０１１７】
信号蓄積部３が０．５Ｖであるので、増幅トランジスタ５のゲート電圧＝０．５Ｖになるが、増幅トランジスタ５はエンハンスメント型であるため、信号ライン（ｋ）１１は、この画素部３０から遮断状態となって電位的にフローテイング状態となる。
【０１１８】
また、上記式（２）から、垂直選択信号ＳＥＬのローレベルＳＥＬ−ＬＯＷがディプリージョン型の転送トランジスタ２のゲート電圧＝０Ｖのときのゲート下ポテンシャル＝０．５Ｖ以上に設定されているため、垂直選択信号ＳＥＬがローレベルＳＥＬ−ＬＯＷであるときには、フォトダイオード１で発生された過剰信号がリセットトランジスタ４のドレイン領域２３ａから垂直選択線８ａに流れ込むことになる。
【０１１９】
次に、時間ｔ２では、図８Ａの矢印Ｃ３に示すように、リセットトランジスタ４のドレイン領域２３ｂに印加される垂直選択信号ＳＥＬ＝ＶＤＤ（ハイレベル）となるため、矢印Ｃ２に示すように、ディプリージョン型のリセットトランジスタ４のゲート下は、ゲート電圧＝０Ｖのときのポテンシャル＝１Ｖになる。
【０１２０】
一方、信号蓄積部３は、ディプリージョン型のリセットトランジスタ４のゲート下の領域を介して、ドレイン領域２３ｂとの間にサブスレッシュ電流が流れることにより電位が上昇するが、この程度の時間（数μＳ程度）では殆ど電位が変化せず、矢印Ｃ１に示すように、ほぼ１Ｖの電位に保持される。
【０１２１】
また、増幅トランジスタ５のゲート電位についても、信号蓄積部３と同時に１Ｖになるが、増幅トランジスタ５はエンハンスメント型であるため、矢印Ｃ４に示すように、増幅トランジスタ５のゲート下ポテンシャルはほぼ０Ｖとなる。したがって、信号ライン（ｋ）１１は、フローテイング状態のままである。
【０１２２】
上記式（１）から、ディプリージョン型のリセットトランジスタ４のゲート電圧＝０Ｖのときのゲート下ポテンシャル＝１Ｖは、ディプリージョン型の転送トランジスタ２のゲート電圧＝０Ｖのときのゲート下ポテンシャル＝０．５Ｖより高く設定されているため、垂直選択信号ＳＥＬがハイレベルＶＤＤであるときには、フォトダイオード１で発生された過剰信号が転送トランジスタ２のゲート下を通過して信号蓄積部３に流れ、さらにリセットトランジスタ４のゲート下を通過して、リセットトランジスタ４のドレイン領域２３ａから垂直選択線８ａに流れ込むことになる。
【０１２３】
次に、時間ｔ３では、選択ラインｊにおいて、矢印Ｃ６に示すように、リセットトランジスタ４のゲート電極４ａに印加されるリセット制御信号ＲＳＴ（ｊ）がハイレベル＝ＶＤＤとなり、矢印Ｃ５に示すように、信号蓄積部３のポテンシャルがＶＤＤ＝３Ｖになる。これによって、増幅トランジスタ５のゲート電圧＝３Ｖになり、矢印Ｃ７およびＣ８に示すように、増幅トランジスタ５のゲート下および信号ライン（ｋ）１１は、増幅トランジスタ５のゲート電圧＝３Ｖのときのポテンシャル＝２Ｖとなる。
【０１２４】
さらに、時間ｔ４では、矢印Ｃ９に示すように、リセットトランジスタ４のゲート電極４ａに印加されるリセット制御電圧ＲＳＴ（ｊ）をローレベル＝０Ｖに戻す。このとき、矢印Ｃ１０に示す信号ライン（ｋ）１１の電位が、この画素部３０（アドレス（ｋ、ｊ））のリセット時の出力信号となる。
【０１２５】
次に、時間ｔ５では、選択ラインにおいて、図８Ｂの矢印Ｄ１に示すように、転送トランジスタ２のゲート電極２ａに印加される転送制御信号ＴＲＮ（ｊ）をハイレベルにして、フォトダイオード１から信号蓄積部３に信号電荷が完全に転送される。このとき、矢印Ｄ２に示すように、信号蓄積部３の電位は転送された信号電荷分だけ低くなり、この例では、斜線部分に示すように３Ｖから１Ｖ低くなって２Ｖになっている。
【０１２６】
これと同時に、増幅トランジスタ５のゲート電圧も１Ｖ低くなるため、矢印Ｄ３およびＤ４に示すように、増幅トランジスタ５のゲート下のポテンシャルおよび信号ライン（ｋ）１１の電位も１Ｖ低くなり、この例では、斜線部分に示すように２Ｖから１Ｖ低くなって１Ｖになっている。
【０１２７】
時間ｔ６では、矢印Ｄ５に示すように、転送トランジスタ２のゲート電極２ａに印加される転送制御信号ＴＲＮ（ｊ）をローレベルに戻す。このとき、矢印Ｄ６に示す信号ライン（ｋ）１１の電位が、この画素部３０（アドレス（ｋ、ｊ））の光信号に対応する出力信号となる。
【０１２８】
次に、時間ｔ７では、矢印Ｄ８に示すように、リセットトランジスタ４のドレイン領域２３ｂに印加される垂直選択信号ＳＥＬ＝ＳＥＬ−ＬＯＷとなり、矢印Ｄ９に示すように、上記式（３）から、ディプリージョン型のリセットトランジスタ４のゲート電圧＝０Ｖのときのゲート下ポテンシャル＝１Ｖよりも低く設定されているため、垂直選択信号ＳＥＬにより信号蓄積部３に電荷が注入されて、矢印Ｄ７に示すように、信号蓄積部３のポテンシャルが０．５Ｖとなる。
【０１２９】
信号蓄積部３が０．５Ｖであるので、増幅トランジスタ５のゲート電圧＝０．５Ｖになるが、増幅トランジスタ５はエンハンスメント型であるため、信号ライン（ｋ）１１は、この画素部３０から遮断状態となって電位的にフローテイング状態となる。これによって、時間ｔ１の状態に戻る。
【０１３０】
この後、しばらくの間、水平走査期間が続き、ｊラインの全ての画素部３０から出力信号が読み出された後、次に、ｊ＋１ラインが選択される。このｊ＋１ラインが選択される期間の始まりが時間ｔ８である。
【０１３１】
時間ｔ８では、ｊラインは、時間ｔ２と同様に、矢印Ｄ１１に示すように、リセットトランジスタ４のドレイン領域２３ｂに印加される垂直選択信号ＳＥＬ＝ＶＤＤ（ハイレベル）となり、信号蓄積部３は、ディプリージョン型のリセットトランジスタ４のゲート下の領域を介して、ドレイン領域２３ｂとの間にサブスレッシュ電流が流れることにより電位が上昇するが、殆ど電位が変化せず、矢印Ｄ１０に示すように、ほぼ１Ｖの電位に保持される。
【０１３２】
また、矢印Ｄ１２に示すように、エンハンスメント型の増幅トランジスタ５のゲート下ポテンシャルは、ほぼ０Ｖであり、信号ライン（ｋ）１１のポテンシャルおよび垂直選択信号ＳＥＬよりも低いため、信号ライン（ｋ）１１と増幅トランジスタ５のドレイン領域２３ｂとを電気的に分離することができる。これによって、信号ライン（ｋ）１１はｊラインから遮断され、信号ライン（ｋ）１１がｊラインの動作の影響を受けないようにすることができる。
【０１３３】
以上のように、本実施形態２のＭＯＳ型イメージセンサによれば、上記実施形態１の効果に加えて、さらに、高輝度な画像を撮像する場合などにフォトダイオード１に過剰に蓄積された過剰信号を逃がすことができる。
【０１３４】
図９は、図５のＭＯＳ型イメージセンサにおいて、垂直選択信号ＳＥＬのローレベルＳＥＬ−ＬＯＷを発生させるために用いられる画素電源駆動回路１４内の電圧発生回路の具体的構成例を示す回路図である。
【０１３５】
図９において、この電圧発生回路は、画素電源駆動回路１４内に設けられており、増幅用トランジスタ２５と、定電流用トランジスタ２６と、差動増幅回路２７とを有している。
【０１３６】
ＳＥＬ−ＬＯＷは、上記式（１）〜（３）の条件を満たしていることが必要であるが、プロセスの変動によって各トランジスタのポテンシャルは大きくばらつく。このため、図９に示す電圧発生回路では、画素部３０を構成するリセットトランジスタ４と同一のディプリージョン型トランジスタが増幅用トランジスタ２５として用いられて、ソースフォロワ回路が構成されている。
【０１３７】
この増幅用トランジスタ２５は、ドレイン領域が電源電圧ＶＤＤ、ゲートが接地電圧ＧＮＤに接続され、ソース領域が定電流用トランジスタ２６のドレイン領域と共通に接続され、その接続部の電圧ＶＯが差動増幅回路２７の＋入力端子に入力されている。また、差動増幅回路２７からの出力電圧ＳＥＬ−ＬＯＷは、−入力端子にフィードバックされている。
【０１３８】
定電流用トランジスタ２６は、そのソース領域が接地電圧ＧＮＤに接続されており、そのゲートには制御電圧ＶＣＮＴが印加されている。この定電流用トランジスタ２６のゲートに印加される制御電圧ＶＣＮＴによって、ソースフォロワ回路に流れる定電流値を制御することによって、増幅用トランジスタ２５と定電流用トランジスタ２６との接続点の電圧ＶＯが制御され、差動増幅回路２７から出力される垂直選択信号ＳＥＬのローレベルＳＥＬ−ＬＯＷの電位を微調整することができる。
【０１３９】
図１０は、図９の定電流用トランジスタ２６の制御電圧ＶＣＮＴと差動増幅回路２７から出力される電圧ＳＥＬ−ＬＯＷとの関係を示すグラフである。ここでは、縦軸が出力電圧ＳＥＬ−ＬＯＷ、横軸が定電流用トランジスタ２６のゲート制御電圧ＶＣＮＴを表している。また、ＶＲＳＴはリセットトランジスタ４のゲート電圧＝０Ｖのときのゲート下ポテンシャル、ＶＴＲＮは転送トランジスタ２のゲート電圧＝０Ｖのときのゲート下ポテンシャルを表している。
【０１４０】
図１０に示すように、定電流用トランジスタ２６のゲート制御電圧ＶＣＮＴを調整することにより、差動増幅回路２７の出力電圧ＳＥＬ−ＬＯＷが、上記式（１）〜（３）の条件、ＶＴＲＮ＜ＳＥＬ−ＬＯＷ＜ＶＲＳＴを満たすように、設定することができる。
【０１４１】
このように構成された電圧発生回路を用いれば、少なくとも、プロセス変動によりリセットトランジスタ４のポテンシャルばらつきが生じても、電圧発生回路を構成する増幅トランジスタ２５についても同様のポテンシャルばらつきが生じるため、差動増幅回路２７からの出力電圧ＳＥＬ−ＬＯＷは、そのポテンシャルばらつきに応じたものとなり、プロセス変動によるポテンシャルばらつきによる影響を抑制することができる。
【０１４２】
一方、同一チップ上に作製された転送トランジスタ２とリセットトランジスタ４との差は、イオン注入量のみであり、この二つのトランジスタのポテンシャルの相対的なばらつきは非常に少ないため、転送トランジスタ２のポテンシャルばらつきについても、同様に、プロセスばらつきによる影響を調整することができる。
【０１４３】
（実施形態３）
本実施形態３では、本発明の固体撮像素子を撮像デバイスとして用いたカメラ（またはカメラシステム）について説明する。
【０１４４】
図１１は、本発明のカメラの実施形態３における要部構成を示すブロック図である。
【０１４５】
図１１において、このカメラは、レンズ３１などを含む光学系と、固体撮像素子３２と、駆動回路３３と、信号処理回路３４とを有している。
【０１４６】
このカメラにおいては、図示しない被写体からの入射光が、レンズ３１などを含む光学系によって固体撮像素子３２の撮像面上に結像される。この固体撮像素子３２としては、上記実施形態１、２で説明したようなＭＯＳ型イメージセンサが用いられる。
【０１４７】
固体撮像素子３２は、タイミングジェネレータなどを含む駆動回路３３から出力される各種のタイミング信号に基づいて、その駆動が行われる。固体撮像素子３２から出力される撮像信号は、信号処理回路３４において種々の信号処理が施された後、表示画面に適合した映像信号として出力される。
【０１４８】
以上のように構成された本実施形態３のカメラは、本発明の固体撮像素子が撮像デバイスとして用いられているため、撮像の感度が良好であり、高画質な画像を得ることができる。
【０１４９】
以上により、上記実施形態１〜３によれば、光電変換する埋め込み構造のフォトダイオード１と、フォトダイオードに蓄積された信号電荷を転送する転送トランジスタ２と、転送トランジスタ２によって転送された信号電荷を蓄積する信号蓄積部３と、信号蓄積部３から信号電荷を排出するためのリセットトランジスタ４と、信号蓄積部３の電位に応じた信号を出力する増幅トランジスタ５とからなる単位画素部３０が２次元的に配置された固体撮像素子において、リセットトランジスタ４および転送トランジスタ２の各ゲートを行単位で制御する垂直走査回路７とは別に設けられた画素電源駆動回路１４によって、各共通のリセットトランジスタ４と増幅トランジスタ５のドレイン電圧印加部（一方駆動電圧印加部で単にドレイン）へのドレイン電圧を制御することによって、行単位で画素部３０を選択することができる。これによって、リセットトランジスタと増幅トランジスタの各ドレインを共通にできて、単位画素部３０に占めるトランジスタの面積割合を少なくでき、撮像の感度向上を図ることができる。
【０１５０】
【発明の効果】
以上説明したように、本発明によれば、埋め込みフォトダイオード構造にもかかわらず、単位画素部を三つのトランジスタで構成することができると共に、リセット手段のリセットトランジスタのドレインと信号出力手段の増幅トランジスタのドレインとを共通にできる。したがって、単位画素部にトランジスタが占める面積の割合を減らしてフォトダイオードの面積を増やして撮像感度の向上を図ることが可能となり、高画質な画像を得ることができる。
【図面の簡単な説明】
【図１】本発明の固体撮像素子の実施形態１であるＭＯＳ型イメージセンサの２画素分の単位画素部の構成を示す回路図である。
【図２】（ａ）は図１の単位画素部に相当する半導体層構成を示す断面図であり、（ｂ）は（ａ）の部分が取り得るポテンシャルを示す図である。
【図３】図１のＭＯＳ型イメージセンサの駆動タイミングを示す信号波形図である。
【図４Ａ】図１のＭＯＳ型イメージセンサの各駆動タイミング（ｔ１〜ｔ４）における各部分のポテンシャルを示す図である。
【図４Ｂ】図１のＭＯＳ型イメージセンサの各駆動タイミング（ｔ５〜ｔ８）における各部分のポテンシャルを示す図である。
【図５】本発明のＭＯＳ型イメージセンサの実施形態２における２画素部分の単位画素部の構成を示す回路図である。
【図６】（ａ）は、図５の半導体層構成を示す断面図であり、（ｂ）は、（ａ）の各部分が取り得るポテンシャルを示す図である。
【図７】図５のＭＯＳ型イメージセンサの駆動タイミングを示す信号波形図である。
【図８Ａ】図７の各駆動タイミング（ｔ１〜ｔ４）における図６の各部分のポテンシャルを示す図である。
【図８Ｂ】図７の各駆動タイミング（ｔ５〜ｔ８）における図６の各部分のポテンシャルを示す図である。
【図９】図５の画素電源駆動回路１４内の電圧発生回路の具体的構成例を示す回路図である。
【図１０】図９の定電流用トランジスタの制御電圧ＶＣＮＴと差動増幅回路から出力される電圧ＳＥＬ−ＬＯＷとの関係を示すグラフである。
【図１１】本発明のカメラの実施形態３における要部構成を示すブロック図である。
【図１２】従来のＭＯＳ型イメージセンサの単位画素部（アドレス（ｋ、ｊ））の構成を示す回路図である。
【図１３】図１２の単位画素部に相当する半導体層構成を示す断面図である。
【図１４】図１２のＭＯＳ型イメージセンサの駆動タイミングを示す信号波形図である。
【図１５】従来の他のＭＯＳ型イメージセンサの２画素部分（アドレス（ｋ、ｊ）および（ｋ、ｊ＋１））の構成を示す回路図である。
【図１６】図１５の単位画素部に相当する半導体層構成を示す断面図である。
【図１７】図１５のＭＯＳ型イメージセンサの駆動タイミングを示す信号波形図であって、（ａ）はｊライン目の信号波形図、（ｂ）はｊ＋１ライン目の信号波形図である。
【符号の説明】
１    フォトダイオード
２    転送トランジスタ
３    信号蓄積部
４    リセットトランジスタ
５    増幅トランジスタ
７    垂直走査回路
８ａ    垂直選択線
９    リセット制御線
１０    転送制御線
１１    信号ライン
１２    定電流源
１４    画素電源駆動回路
２５    増幅トランジスタ
２６    定電流用トランジスタ
２７    差動増幅回路
３１    レンズ
３２    撮像素子
３３    駆動回路
３４    信号処理回路
【図１】
2005005911.tif 000005
【図２】
2005005911.tif 000006
【図３】
2005005911.tif 000007
【図４Ａ】
2005005911.tif 000008
【図４Ｂ】
2005005911.tif 000009
【図５】
2005005911.tif 000010
【図６】
2005005911.tif 000011
【図７】
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【図８Ａ】
2005005911.tif 000013
【図８Ｂ】
2005005911.tif 000014
【図９】
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【図１０】
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【図１１】
2005005911.tif 000017
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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