(57)【要約】【課題】  回路素子の耐圧を越えないように適切な昇圧動作を行うことができる昇圧回路を提供する。【解決手段】  基準電圧を昇圧し、昇圧電圧を負荷に供給する昇圧回路２において、トランジスタＴＲ１をオンオフして、基準電圧が供給されて充電するキャパシタＣ１，Ｃ２を備え、当該キャパシタＣ１，Ｃ２に充電された電圧によって昇圧電圧を負荷に供給しているとき、出力端子と接続され、負荷に供給する昇圧電圧が所定電圧以上となった場合に、ツェナーダイオードＺＤ２が導通状態となり、キャパシタＣ１，Ｃ２に充電された電力を放電して昇圧電圧の上昇を防止する。【選択図】      図１
2005304194.tif 000002
【特許請求の範囲】
【請求項１】
昇圧電圧を発生する昇圧回路であって、
基準電圧が供給される基準電圧端子と、
パルス信号が供給され、パルス信号によってオン状態又はオフ状態になる第１のスイッチ手段と、
前記第１のスイッチ手段に接続され、前記第１のスイッチ手段がオン状態になると、一方の端子が前記基準電圧端子に接続されて基準電圧が供給され充電される第１のキャパシタと、
前記第１のスイッチ手段に接続され、前記第１のスイッチ手段がオフ状態になるとオン状態になり、前記第１のキャパシタの他方の端子に電圧を供給して、前記第１のキャパシタの前記一方の端子に、充電により発生した電圧よりも高い電圧を生じさせ、前記第１のキャパシタを放電させる第２のスイッチ手段と、
前記第１のキャパシタの前記一方の端子に接続され、前記第１のキャパシタの前記一方の端子に生じた電圧が印加された第２のキャパシタと、
前記第２のキャパシタに接続された昇圧電圧端子と
を備えた昇圧回路において、
前記昇圧手段の第２のスイッチ手段は、前記昇圧電圧端子に接続され、前記第１のキャパシタの他方の端子に昇圧電圧端子の電圧を供給することを特徴とする昇圧回路。
【請求項２】
前記昇圧電圧端子に一方の端子が接続され、他方の端子が接地されたツェナーダイオードを備えていることを特徴とする請求項１記載の昇圧回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、昇圧回路に関する。
【背景技術】
【０００２】
従来より、基準電圧を昇圧して、負荷に供給する昇圧電圧を発生する昇圧回路が知られており、下記の特許文献１に記載されているような回路が知られている。
【０００３】
【特許文献１】特開平７−１０７７３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述した従来の技術においては、電源電圧Ｖｃｃの電圧値の２倍の電圧を発生する回路であるから、電源電圧Ｖｃｃの電圧値が低下すると当然出力電圧の電圧値も低下してしまう。
【０００５】
そこで、本発明は、上述した実情に鑑みて提案されたものであり、電源電圧Ｖｃｃの電圧値が低下しても適切な昇圧電圧を発生できる昇圧回路を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明は、上述の課題を解決するために、昇圧回路において、昇圧された電圧を正帰還するフィードバック回路を備え、昇圧された電圧をさらに昇圧するように構成し、昇圧電圧が予め定められた値に達すると、昇圧回路の昇圧機能を禁止するフィードバック回路を昇圧回路の出力端子と入力端子間に備えることにより、適切な昇圧電圧を発生する。
【発明の効果】
【０００７】
本発明に係る昇圧回路によれば、昇圧された電圧を正帰還するフィードバック回路を備え、昇圧された電圧をさらに昇圧するように構成するので、電源電圧の電圧値に関係なく、昇圧された電圧値を得ることができ、さらに、昇圧電圧が所定電圧以上となった場合に、昇圧回路に含まれるスイッチ回路の昇圧機能を禁止し、昇圧回路のキャパシタに充電された電荷を負荷回路に消費させて、昇圧電圧を低下させるように制御するので、負荷に含まれる素子の耐圧を越えないように昇圧電圧を制御することができ、適切な昇圧動作を実現することができる。
【発明を実施するための最良の形態】
【０００８】
以下、本発明の実施の形態について図面を参照して説明する。
【実施例１】
【０００９】
本発明の昇圧回路は、図１に示すように構成されている。
【００１０】
［昇圧回路の構成］
この昇圧回路は、図１に示されるように、マイクロコンピュータ１の出力端子に接続された抵抗Ｒ１、抵抗Ｒ２と、ＮＰＮトランジスタＴＲ１，ＴＲ２、ＰＮＰトランジスタＴＲ３、抵抗Ｒ３，抵抗Ｒ４、抵抗Ｒ５、抵抗Ｒ６、ダイオードＤ１、ダイオードＤ２、ダイオードＤ３、キャパシタＣ１、キャパシタＣ２、ツエナーダイオードＺＤ２、とから構成され、さらに、昇圧電圧の出力端子とＮＰＮトランジスタＴＲ１のベース端子に接続された抵抗Ｒ７とツエナーダイオードＤＺ１からなる直列回路によって構成される。
【００１１】
マイクロコンピュータ１は、デューティが１／２のパルス信号を発生する。
【００１２】
昇圧回路２には、マイクロコンピュータ１の出力端子から、所定振幅のパルス信号が供給される。このパルス信号により、トランジスタＴＲ１，ＴＲ２、トランジスタＴＲ３をオン、オフし、基準信号から昇圧された昇圧電圧を生成して、負荷に印加するように回路構成されている。
【００１３】
この昇圧回路２は、マイクロコンピュータ１からのパルス信号が抵抗Ｒ１及び抵抗Ｒ２を介して、トランジスタＴＲ１のベース端子に供給と、トランジスタＴＲ１は、パルス信号の高レベル（ハイレベル状態）、低レベル（ローレベル状態）に応じて導通状態（オン状態）と遮断状態（オフ状態）との間で繰り返して状態を遷移する。
【００１４】
トランジスタＴＲ１のコレクタ端子には抵抗Ｒ３を介して、昇圧電圧端子２０に発生する昇圧電圧が供給され、トランジスタＴＲ１のエミッタ端子は接地されている。トランジスタＴＲ１のコレクタ端子には、トランジスタＴＲ２のベース端子が接続されている。更に、トランジスタＴＲ１のコレクタ端子には、抵抗Ｒ４を介してトランジスタＴＲ３のベース端子が接続されている。ここで、トランジスタＴＲ１及びトランジスタＴＲ２は、ベース端子にハイレベル信号（Ｈ信号）が供給されることでオン状態となり、トランジスタＴＲ３は、ローレベル信号（Ｌ信号）が供給されることでオン状態となる。
【００１５】
トランジスタＴＲ２のコレクタ端子には、基準電圧端子１０から基準電圧が供給され、基準電圧端子１０を介して図示しないバッテリ（例えば２４Ｖバッテリ）が接続されている。更に、トランジスタＴＲ２のコレクタ端子には、ダイオードＤ１が接続され、トランジスタＴＲ２のエミッタ端子には、ダイオードＤ２、抵抗Ｒ５及びキャパシタＣ１が接続され、ダイオードＤ２と抵抗Ｒ５との間に、抵抗Ｒ６を介してトランジスタＴＲ３のエミッタ端子が接続されている。そして、トランジスタＴＲ３のベース端子は、抵抗Ｒ４を介して、トランジスタＴＲ１のコレクタ端子に接続され、トランジスタＴＲ３のコレクタ端子は接地されている。
【００１６】
更に、この昇圧回路２の基準電圧端子１０とキャパシタンスＣ１には、この昇圧回路２の基準電圧端子１０との間にダイオードＤ１が接続され、ダイオードＤ１とキャパシタＣ１との接続部には、ダイオードＤ３が接続され、さらにダイオードＤ３のカソードにキャパシタＣ２及びツェナーダイオードＺＤ２が接続されている。
【００１７】
また、トランジスタＴＲ１のベース端子には、昇圧回路２の昇圧電圧端子２０から分岐したフィードバック回路が接続されている。このフィードバック回路は、ツェナーダイオードＺＤ１、抵抗Ｒ７の直列回路によって構成されている。
【００１８】
このフィードバック回路は、後述するが、昇圧電圧端子２０の電圧が所定電圧以上の高電圧となると、ツェナーダイオードＺＤ１が導通するように設計されている。そして、トランジスタＴＲ１は、ツェナーダイオードＺＤ１が導通状態となると、抵抗Ｒ７を介してキャパシタンスＣ２すなわち昇圧電圧端子２０から電流が供給され、オン状態となる。
【００１９】
ツェナーダイオードＺＤ２は、インパルスノイズの除去のために、設けられており、インパルスノイズがダイオードＤ３を経由して供給されると導通するが、昇圧電圧端子２０に負荷回路が接続され、負荷回路に昇圧電圧の電流が供給されている状態では、ツェナーダイオードＺＤ２は導通しない。
【００２０】
［昇圧回路の動作］
このように構成された昇圧回路２は、トランジスタＴＲ１がオン状態である場合には、トランジスタＴＲ２がオフ状態となり、トランジスタＴＲ３がオン状態となる。これにより、基準電圧端子１０から、ダイオードＤ１を介してキャパシタＣ１に電流が供給され、キャパシタＣ１は、ダイオードＤ１に接続された端子がほぼ基準電圧にクランプされ、抵抗５に接続された端子が低下し、抵抗５、抵抗６での電圧降下を基準電圧端子１０の電圧から差し引いた電圧、ほぼ基準電圧まで充電される。
【００２１】
また、昇圧回路２は、トランジスタＴＲ１がオフ状態である場合に、トランジスタＴＲ２がオン状態、トランジスタＴＲ３がオフ状態となる。これにより、基準電圧端子１０から、トランジスタＴＲ２、ダイオードＤ２、抵抗Ｒ５、キャパシタＣ１、ダイオードＤ３を介してキャパシタＣ２に電流が供給され、キャパシタＣ２が充電される。このとき、キャパシタＣ２には、キャパシタＣ１の充電電圧に、トランジスタＴＲ２のベース端子の電圧、すなわち、昇圧電圧が印加されるので、昇圧電圧端子２０の電圧値は、基準電圧の電圧値よりも高い電圧値になる。昇圧回路２は、マイクロコンピュータ１から図２（ａ）に示すようなパルス信号がトランジスタＴＲ１に供給されると、上述したような動作を繰り返し行う。その結果、昇圧電圧の電圧値に基準電圧の電圧値が加算された電圧が正帰還されて、さらに基準電圧が加算されて昇圧電圧端子２０の電圧値になるため、昇圧電圧端子２０の電圧値は急激に上昇する。
【００２２】
そして、昇圧電圧が、予め定められた判定電圧、すなわちツェナーダイオードＺＤ１の降伏電圧を越えると、ツェナーダイオードＺＤ１が導通して、同時に、抵抗Ｒ７を介してトランジスタＴＲ１のベース端子に電流が流れる。このフィードバック制御（Ｆ／Ｂ制御）により、トランジスタＴＲ１はオン状態に保持される（図２（ｃ））。そして、トランジスタＴＲ３もオン状態に保持され、キャパシタＣ１は充電されるが、キャパシタＣ２の充電は禁止され、一方、負荷回路には電流が供給されるので、昇圧電圧の上昇は、判定電圧の値で停止する。昇圧電圧が、予め定められた判定電圧、すなわちツェナーダイオードＺＤ１の降伏電圧を下回ると、ツェナーダイオードＺＤ１が遮断され、トランジスタＴＲ１、トランジスタＴＲ３がオフ状態になり、トランジスタＴＲ２がオン状態になるが、昇圧電圧端子２０の電圧値は急激に上昇するので、再び、ツェナーダイオードＺＤ１が導通し、トランジスタＴＲ２がオフ状態になる。
基準電圧が上昇すると、当然、キャパシタＣ２の電圧値、すなわち昇圧電圧端子２０の電圧値が図２（ｂ）に示すように上昇する。
【００２３】
時刻ｔ１にてマイクロコンピュータ１からトランジスタＴＲ１に対し、パルス信号の供給が開始されると（図２（ａ））、トランジスタＴＲ１がオンオフ駆動し（図２（ｃ））、キャパシタＣ１及びキャパシタＣ２の充電によって、昇圧電圧が発生する。基準電圧が上昇しなければ、昇圧電圧は、ほぼ一定の値に保たれる。しかし、基準電圧が上昇すれば、昇圧電圧は上昇する。
【００２４】
そして、時刻ｔ２において、昇圧電圧が、予め定められた判定電圧、すなわちツェナーダイオードＺＤ１の降伏電圧を越えると、ツェナーダイオードＺＤ１が導通して、同時に、抵抗Ｒ７を介してトランジスタＴＲ１のベース端子に電流が流れる。このフィードバック制御（Ｆ／Ｂ制御）により、トランジスタＴＲ１はオン状態に保持される（図２（ｃ））。そして、トランジスタＴＲ２もオン状態に保持され、キャパシタＣ１は充電されるが、キャパシタＣ２の充電は禁止され、一方、負荷回路には電流が供給されるので、昇圧電圧は次第に低下する（図２（ｂ））。
【００２５】
そして、時刻ｔ３において、昇圧電圧が判定電圧を越えなくり、ツェナーダイオードＺＤ１が遮断されると、トランジスタＴＲ１はオン状態に維持されなくなり、再度トランジスタＴＲ１は、マイクロコンピュータにより、オンとオフ状態に制御される。
【００２６】
なお、ツェナーダイオードＺＤ２のツェナー電圧が昇圧電圧端子２０判定電圧に等しく選択されたものであれば、ツェナーダイオードＺＤ１と抵抗Ｒ７はなくても適切な昇圧電圧値を得ることができる。
【００２７】
［実施形態の効果］
以上詳細に説明したように、本発明による昇圧回路２によれば、基準電圧が低下しても、昇圧電圧端子に必要とする昇圧電圧を得ることができる。
【００２８】
また、この昇圧回路２によれば、必要以上に昇圧電圧を上昇させないので、消費電力を抑制することができると共に、ツェナーダイオードＺＤ２に必要以上の電流を導通させることがなく、ツェナーダイオードＺＤ２の発熱を防止することができる。したがって、この昇圧回路２によれば、例えば昇圧回路２を車両のエンジンルームに収容した場合であっても、ツェナーダイオードＺＤ２自身の発熱とエンジンルーム内の熱とが相まって、回路を故障させることを回避することができる。
【００２９】
更に、この昇圧回路２によれば、昇圧電圧端子２０とトランジスタＴＲ１とをフィードバック回路であるツェナーダイオードＺＤ１及び抵抗Ｒ７で接続するという簡単な構成のみでフィードバック制御を実現することができ、例えばマイクロコンピュータ１が発生するパルス信号をＰＷＭ信号にしなくてもよい。
【００３０】
なお、上述の実施の形態は本発明の一例である。このため、本発明は、上述の実施形態に限定されることはなく、この実施の形態以外であっても、本発明に係る技術的思想を逸脱しない範囲であれば、設計等に応じて種々の変更が可能であることは勿論である。
【図面の簡単な説明】
【００３１】
【図１】本発明を適用した昇圧回路の構成を示す回路図である。
【図２】昇圧回路の動作を説明するためのタイミングチャートである。
【符号の説明】
【００３２】
１  マイクロコンピュータ
２  昇圧回路
ＴＲ１、ＴＲ２  トランジスタ（第１のスイッチ手段）
ＴＲ３  トランジスタ（第２のスイッチ手段）
Ｒ１からＲ７  抵抗
Ｃ１    第１のキャパシタ
Ｃ２    第２のキャパシタ
Ｄ１、Ｄ２、Ｄ３  ダイオード
ＺＤ１  第１のツェナーダイオード
ＺＤ２  第２のツェナーダイオード
【図１】
2005304194.tif 000003
【図２】
2005304194.tif 000004