(57)【要約】【課題】同期化動作の安定化に適した位相比較回路を提供する。【解決手段】第１フリップフロップ回路（以下ＦＦという）により第１入力信号の一方のエッジに対応して第２入力信号の取り込みを行い、第２ＦＦにより上記第１入力信号の半周期遅れたエッジに対応して上記第１ＦＦの出力信号の取り込みを行い、上記第２入力信号と上記第１ＦＦの出力信号との第１不一致信号を最大で上記第１入力信号の半周期に相当する時間だけ遅延させ、上記第１ＦＦの出力信号と第２ＦＦの出力信号との第２不一致信号との第３不一致信号を形成し、第１論理回路により上記第１不一致信号との論理積出力をアップ信号として出力し、第２論理回路により上記第２不一致信号と上記第３不一致信号の論理積出力をダウン信号として出力する【選択図】      図２
2005005965.tif 000002
【特許請求の範囲】
【請求項１】
第１入力信号の一方のエッジに対応して第２入力信号の取り込みを行う第１フリップフロップ回路と、
上記第１入力信号の半周期遅れたエッジに対応して上記第１フリップフロップ回路の出力信号の取り込みを行う第２フリップフロップ回路と、
上記第２入力信号と上記第１フリップフロップ回路の出力信号との不一致信号を形成する第１回路と、
上記第１フリップフロップ回路の出力信号と第２フリップフロップ回路の出力信号との不一致信号を形成する第２回路と、
上記第１回路の出力信号を最大で上記第１入力信号の半周期に相当する時間だけ遅延させる遅延回路と、
上記遅延回路の出力信号と上記第２回路の出力信号との不一致信号を形成する第３回路と、
上記遅延回路を通した不一致信号と上記第３回路の不一致信号とを受けて、その論理積出力信号をアップ信号とする第１論理回路と、
上記第２回路の不一致信号と上記第３回路の不一致信号とを受けて、その論理積出力信号をダウン信号とする第２論理回路とを備えてなることを特徴とする位相比較回路。
【請求項２】
請求項１において、
上記第１入力信号は、上記アップ信号と上記ダウン信号との積分出力に対応して周波数制御される発振回路の発振出力を分周して形成されたデューティ１／２のクロックパルスであることを特徴とする位相比較回路。
【請求項３】
請求項２において、
上記遅延回路は、上記クロックパルスの半周期に対応した遅延時間に設定されるものであることを特徴とする位相比較回路。
【請求項４】
請求項３において、
上記第１フリップフロップ回路と第２フリップフロップ回路は、クロック端子に供給されるパルスの立ち上がりエッジに対応して入力信号の取り込みを行うものであり、
上記第１フリップフロップ回路のクロック端子には、上記第１入力信号が供給され、上記第２フリップフロップ回路のクロック端子には、上記第１入力信号を受けるインバータ回路の出力信号が供給されることを特徴とする位相比較回路。
【請求項５】
請求項４において、
上記アップ信号はキャパシタの保持電圧を一方に変化させる動作を行わせ、上記ダウン信号は上記キャパシタの保持電圧を他方に変化させる動作を行わせるものであり、
上記キャパシタの保持電圧が上記発振回路の発振周波数を制御して上記クロックパルスの位相を変化させるものであることを特徴とする位相比較回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、位相比較回路に関し、例えば光通信等のような高速通信に用いられ、受信データに含まれるクロックパルスを生成する位相比較回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、情報通信機器の高速化に伴い、データ転送速度が飛躍的に向上しており、高速シリアルインターフェースの需要が急増している。高速インターフェースでは入力データとクロックを自動的に同期化する技術が必須である。以下の非特許文献１と２には、アナログＰＬＬを用いて、データからクロックを抽出する技術が述べられている。
【非特許文献１】
Ｓｅｅｍａ  Ｂｕｔａｌａ  Ａｎａｎｄ  ｅｔ  ａｌ．，“Ａ  ＣＭＯＳ  Ｃｌｏｃｋ  Ｒｅｃｏｖｅｒｙ  Ｃｉｒｃｕｉｔ  ｆｏｒ  ２．５Ｇｂ／ｓ  ＮＲＺ  ＤＡＴＡ”，  ＩＥＥＥ  Ｊ．ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ｖｏｌ．３６  Ｎｏ．３，ＭＡＲＣＨ  ２００１
【非特許文献２】
Ｋａｍｒａｎ  Ｉｒａｖａｎｉ  ｅｔ  ａ１．，“Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ  ｆｏｒ  １．２５Ｇｂ／ｓ  Ｅｔｈｅｒｎｅｔ  Ｔｒａｎｃｅｉｖｅｒ  ｉｎ  ０．３５ｕｍ  ＣＭＯＳ  ”，  ＩＥＥＥ  １９９８  ＣＵＳＴＯＭ  ＩＮＴＥＧＲＡＴＥＤ  ＣＩＲＣＵＩＴＳ  ＣＯＮＦＥＲＥＮＣＥ（  Ｅｔｈｅｒｎｅｔ  は登録商標）
【０００３】
【発明が解決しようとする課題】
上記のような同期化回路に用いられる位相比較回路として図８に示したような回路（Ｈｏｇｇｅ  ＰＤ）  が提案されている。この回路は、図９のタイミング図に示すように入力信号ｄｉｎの立ち上がりエッジとクロックパルスｃｌｋの立ち上がりエッジとの位相差に対応した位相差信号をアップ信号ｕｐとして出力し、上記アップ信号ｕｐが形成されたときに上記クロックパルスｃｌｋの半周期に対応したパルスをダウン信号ｄｎとして出力する。
【０００４】
上記図９に示したように同期状態のときにも、上記クロックパルスｃｌｋの半周期に対応したアップ信号ｕｐとダウン信号ｄｎが共に発生し、上記パルス幅に対応して同じ電流量だけチャージポンプを構成するキャパシタの充電と放電を行うものとなる。このため、上記充電／放電動作によりキャパシタの保持電圧が微小変動することとなり、それによって制御される電圧制御型発振回路の発振周波数も微妙に変化し、それを分周することにより形成されるクロックパルスｃｌｋにジッタが生じるという問題を有する。
【０００５】
この発明の目的は、同期化動作の安定化に適した位相比較回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。第１フリップフロップ回路により第１入力信号の一方のエッジに対応して第２入力信号の取り込みを行い、第２フリップフロップ回路により上記第１入力信号の半周期遅れたエッジに対応して上記第１フリップフロップ回路の出力信号の取り込みを行い、第１回路により上記第２入力信号と上記第１フリップフロップ回路の出力信号との不一致信号を形成し、第２回路により上記第１フリップフロップ回路の出力信号と第２フリップフロップ回路の出力信号との不一致信号を形成し、遅延回路により上記第１回路の出力信号を最大で上記第１入力信号の半周期に相当する時間だけ遅延させ、第３回路により上記遅延信号と上記第２回路の出力信号との不一致信号を形成し、第１論理回路により上記遅延回路を通した不一致信号と上記第３回路の不一致信号の論理積出力をアップ信号として出力し、第２論理回路により上記第２回路の不一致信号と上記第３回路の不一致信号の論理積出力をダウン信号として出力する。
【０００７】
【発明の実施の形態】
図１には、この発明に係る位相比較回路が用いられるデータクロックリカバリ回路（ＣＤＲ）の一実施例のブロック図が示されている。このデータクロックリカバリ回路は、以下のようなＰＬＬ（フェーズ・ロックド・ループ）回路から構成される。入力データｄｉｎと分周回路ＤＶ２で形成されたＰＬＬフィードバック信号ＦＢ２であるクロックパルスｃｌｋとは、位相比較回路ＨＰＤ２に供給される。この位相比較回路ＨＰＤ２により形成されたアップ信号ｕｐ２とダウン信号ｄｎ２は、マルチプレクサＭＰＸを介してチャージポンプ回路ＣＰに伝えられる。
【０００８】
上記チャージポンプ回路ＣＰは、キャパシタと抵抗からなるロウパスフィルタＬＦＰに対してチャージ／ディスチャージを行い、平滑された制御電圧ｃｐｏを形成する。この制御電圧ｃｐｏは、電圧制御型発振回路ＶＣＯに伝えられ、その発振出力ｆｖｃｏの周波数制御を行う。上記電圧制御型発振回路ＶＣＯの発振出力ｆｖｃｏは、上記分周回路ＤＶ２により分周されて、上記ＰＬＬフィードバック信号ＦＢ２とされる。このようなＰＬＬ回路により、上記入力データｄｉｎに同期したクロックパルスｃｌｋを形成し、このクロックパルスｃｌｋに同期化した受信信号ｄｏｕｔが形成される。
【０００９】
この実施例では、特に制限されないが、同期動作の高速化のために位相比較回路ＰＦＣと、分周回路ＤＶ１が設けられる。上記位相比較回路ＰＦＣには、基準クロックｃｋ−ｒｅｆと、上記電圧制御型発振回路ＶＣＯの発振出力ｆｖｃｏを上記分周回路ＤＶ１で分周したフィードバック信号ＦＢ１（クロックｃｌｋ’）が供給され、その位相比較動作により形成されたアップ信号ｕｐ１とダウン信号ｄｎ２は、マルチプレクサＭＰＸを介して上記チャージポンプ回路ＣＰに伝えられる。
【００１０】
同期動作開始時には上記マルチプレクサＭＰＸは、上記位相比較回路ＰＦＣの出力信号ｕｐ１とｄｎ１とを選択し、基準クロックｃｋ−ｒｅｆに対応して上記電圧制御型発振回路ＶＣＯの発振出力ｆｖｃｏの周波数を設定し、それと同期が取れたときに発生されるロック信号ｌｏｃｋによりマルチプレクサＭＰＸを切り替えて、位相比較回路ＨＤＰ２により本来の同期動作の対象である入力データｄｉｎと電圧制御型発振回路ＶＣＯの発振周波数ｆｖｃｏの分周出力ＦＢ２（クロックｃｌｋ）との同期化を図るものである。また、上記ロック信号ｌｏｃｋは、ロウパスフィルタＬＰＦにも伝えられ、同期状態でのＰＬＬのループゲインを最適にするような切り替が行われる。
【００１１】
特に制限されないが、上記入力データｄｉｎは、送信側においてクロックパルスｃｌｋに同期し、シリアルデータの論理１の到来毎に対応してレベルが反転するＮＲＺ（ノン・リターン・ゼロ）信号であり、そのレベル変化タイミングがクロックパルスｃｌｋと対応している。上記位相比較回路ＨＤＰ２は、上記のような同期動作によりクロックパルスｃｌｋの再生を行うとともに、再生されたクロックパルスｃｌｋに同期した受信出力信号ｄｏｕｔを生成する。かかる受信出力信号ｄｏｕｔは、上記再生されたクロックパルスｃｌｋにより２値データに戻される。
【００１２】
図２には、この発明に係る位相比較回路の一実施例の回路図が示されている。この実施例の位相比較回路は、前記図１の位相比較回路ＨＤＰ２として用いられる。入力データｄｉｎは、フリップフロップ回路ＦＦ１のデータ端子Ｄに供給され、ＰＬＬフィードバック信号ＦＢ２であるクロックパルスｃｌｋは、上記フリップフロップ回路ＦＦ１のクロック端子Ｃに供給される。フリップフロップ回路ＦＦ１は、クロックパルスｃｌｋの立ち上がりエッジに同期してデータ端子Ｄに供給された入力データｄｉｎの取り込みを行う。もしも、上記クロックパルスｃｌｋの立ち上がりエッジにおいて、入力データｄｉｎがハイレベルであれば出力端子Ｑからハイレベルの出力信号Ｑ１を送出し、入力データｄｉｎがロウレベルであれば出力端子Ｑからロウレベルの出力信号Ｑ１を送出する。
【００１３】
同期状態では、入力データｄｉｎに対応して、図３のタイミング図に示すようにフリップフロップ回路ＦＦ１の出力信号Ｑ１が半周期だけ遅れて変化する。上記入力データｄｉｎと上記フリップフロップ回路ＦＦ１の出力信号Ｑ１とは、排他的論理和回路ＥＸ１に入力される。この排他的論理和回路ＥＸ１は、両入力が一致したときにはロウレベルの出力信号を形成し、不一致のときにハイレベルの出力信号を形成する。このため、排他的論理和回路ＥＸ１の出力信号ｅ１は、上記両信号ｄｉｎとＱ１とが不一致のときにハイレベルの信号とされる。この信号は、前記図８で示したような位相比較回路ではアップ信号ｕｐとされる。
【００１４】
上記フリップフロップ回路ＦＦ１の出力信号Ｑ１は、フリップフロップ回路ＦＦ２のデータ端子Ｄに供給される。このフリップフロップ回路ＦＦ２のクロック端子Ｃには、上記クロックパルスｃｌｋがインバータ回路Ｎ１により反転されて供給される。フリップフロップ回路ＦＦ２も、上記フリップフロップ回路ＦＦ１と同様にクロック端子Ｃに供給されるパルスの立ち上がりエッジに同期して入力端子Ｄに供給された入力信号の取り込みを行う。それ故、フリップフロップ回路ＦＦ２においては、フリップフロップ回路ＦＦ１の出力信号Ｑ１をクロックパルスｃｌｋの半周期遅れた出力信号ｄｏｕｔを形成する。
【００１５】
上記フリップフロップ回路ＦＦ１の出力信号Ｑ１と、上記フリップフロップ回路ＦＦ２により更に半周期遅れた出力信号ｄｏｕｔとが排他的論理和回路ＥＸ２に入力される。この排他的論理和回路ＥＸ２は、両入力が一致したときにはロウレベルの出力信号を形成し、不一致のときにハイレベルの出力信号を形成する。このため、排他的論理和回路ＥＸ２の出力信号ｅ２は、上記両信号Ｑ１とｄｄｏｕｔとが不一致のときにハイレベルの信号とされる。この信号は、前記図８で示したような位相比較回路ではダウン信号ｄｎとされる。
【００１６】
この実施例では、上記信号ｅ１は遅延回路ＤＬに入力されて、例えばクロックパルスｃｌｋの半周期（１／２ｃｌｋ）だけ遅延させられた遅延信号ｄｌが形成される。これにより、遅延信号ｄｌは、図３のタイミング図に点線で示すように信号ｅ２と位相が合致するようされる。これらの両信号ｄｌとｅ２とは、排他的論理和回路ＥＸ３に供給され、同期状態では上記両信号ｄｌとｅ２の立ち上がり／立ち下がり時に微小な位相差に対応したヒゲ状のパルスｅ３が形成される。
【００１７】
上記遅延回路により完全には上記半周期の遅延時間が形成できないことや、回路素子のバラツキ等によって同期状態でも完全に信号ｄｌとｅ２が一致せず、あるいは信号としては完全に一致しても排他的論理和回路ＥＸ３での回路動作のバラツキ等によって上記ヒゲ状のパルスｅ３が形成される。このヒゲ状態のパルスは、それ自体はたいした意味はない。理想的にはこのようなヒゲ状のパルスは発生しないことが望ましい。この信号ｅ３と上記遅延信号ｄｌとは、アンドゲート回路Ｇ１に供給されてアップ信号ｕｐが形成される。また、上記信号ｅ３と信号ｅ２とは、アンドゲート回路Ｇ２に供給されてダウン信号ｄｎが形成される。この状態は、図４のタイミング図に示されている。
【００１８】
このように、同期状態では、アップ信号ｕｐ及びダウン信号ｄｎは、上記回路素子のバラツキ等により発生してもヒゲ状のパルスのみであり、実質的に前記図１のロウパスフィルタＬＰＦの保持電圧を変化させない。これにより、同期状態でのロウパスフィルタＬＰＦに対する実質的なチャージポンプ動作が行われない。この結果、従来の位相比較回路のように前記図９のタイミング図に示したようなアップ信号ｕｐとダンウ信号ｄｎを発生させないから、電圧制御型発振回路ＶＣＯの動作が安定し、その発振出力ｆｖｃｏを分周して形成されるクロックパルスｃｌｋのジッタを少なくでき、超高速で高精度のクロックデータリカバリ動作を実現することができる。
【００１９】
例えば、入力データｄｉｎに対してクロックパルスｃｌｋが時間ｔ１だけ遅れている場合には、排他的論理和回路ＥＸ１の出力信号ｅ１は、クロックパルスｃｌｋの半周期に上記時間ｔ１を加えたパルス幅とされる。この出力信号ｅ１の遅延信号ｄｌと、クロックパルスｃｌｋの半周期に対応した信号ｅ２とは排他的論理和回路ＥＸ３に供給される。その出力信号ｅ３は、図５のタイミング図に示すように、上記時間ｔ１に対応した前側に発生されるパルス幅ｔ１’のパルスと後側に発生されるヒゲ状パルスからなる。したがって、アンドゲート回路Ｇ１により、上記時間ｔ１’に対応したパルスがアップ信号ｕｐとして出力され、かかる時間ｔ１’だけチャージポンプ回路によりロウパスフィルタＬＰＦをチャージアップするので、ＶＣＯの発振周波数ｆｖｃｏを高くするような制御電圧を形成する。
【００２０】
上記の動作によりＶＣＯの発振周波数ｆｖｃｏの周波数が高くされると、クロックパルスｃｌｋの位相が進められて、上記入力データｄｉｎとの位相差が時間ｔ２のように短くなる。この時間ｔ２に対応した時間ｔ２’のアップ信号ｕｐが形成されてかかる時間ｔ２’だけチャージポンプ回路によりロウパスフィルタＬＰＦをチャージアップするので、ＶＣＯの発振周波数ｆｖｃｏを更に高くするような制御電圧を形成する。さらに、同様に、位相差に対応した時間ｔ３’のようなアップ信号ｕｐが形成される。このようにして、位相の遅れたクロックパルスｃｌｋの位相が進められて、入力データｄｉｎとクロックパルスｃｌｋとの同期化動作が行われる。
【００２１】
逆に、入力データｄｉｎに対してクロックパルスｃｌｋが時間ｔｘだけ進んでいる場合には、排他的論理和回路ＥＸ１の出力信号ｅ１は、クロックパルスｃｌｋの半周期から上記時間ｔｘを差し引いたパルス幅とされる。この出力信号ｅ１を遅延させた信号ｄｌと、クロックパルスｃｌｋの半周期に対応した信号ｅ２とは排他的論理和回路ＥＸ３に供給される。その出力信号ｅ３は、図示しないけれども、前側に発生されるヒゲ状パルスが形成され、後側に発生される上記時間ｔｘに対応したパルス幅ｔｘ’のパルスからなる。しがって、アンドゲート回路Ｇ２により、上記パルス時間ｔｘ’がダウン信号ｄｎとして出力され、かかる時間ｔｘ’だけチャージポンプ回路によりロウパスフィルタＬＰＦをディチャージアップするので、ＶＣＯの発振周波数ｆｖｃｏを低くするような制御電圧を形成するものとなる。
【００２２】
図６には、この発明が適用される高速光伝送システムの一実施例の概略図が示されている。受信側の信号処理受信ＬＳＩでは、光伝送路を通して転送レートＡ（例Ａ＝４０）Ｇｂｐｓの光信号が受信側の光モジュールに入力される。光モジュールでは、転送レートをＡ／Ｋ（例Ｋ＝１６のときには２．５）ＧｂｐｓのＫ本のパラレルデータに分割される。この光モジュールでは、パラレルデータＲ０〜Ｒｋの他に各パラレルデータの一部を抽出したデータから成るデスキュー信号ＲＤが出力されて上記受信側の信号処理ＬＳＩに入力される。なお、送信側での信号処理ＬＳＩ→光モジュール間のデータ転送は、上記と同様である。送信側の光モジュールでは、上記受信側とは逆に逆にデスキュー信号ＲＤとＲ０〜Ｒｋをシリアルデータにした上で光信号の形態で光伝送路に送信する。
【００２３】
図７には、受信側の信号処理ＬＳＩにおけるデータ変換処理部の一実施例の概略図が示されている。受信信号Ｒ０〜Ｒｋ及び上記デスキュー信号ＲＤは、位相同期回路により内部クロックと同期化され、シリアル−パラレル変換回路（以下、Ｓ／Ｐ回路という）によりｎビットパラレルデータに変換される。上記信号処理ＬＳＩはデスキュー信号ＲＤと各パラレルデータＲ０〜Ｒｋとの位相差を検出し補正する事によりトータルＡＧｂｐｓの正しいデータを取り込む。この位相同期回路に前記実施例のＣＤＲ回路が用いられる。
【００２４】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、図２において、遅延回路ＤＬは、理想的にはクロックパルスの半周期であることが望ましいが、これに限定されるものではなく最大で上記半周期であればよい。つまり、遅延回路の遅延時間に対応して、同期状態でのアップ信号ｕｐとダウン信号ｄｎのパルス幅を小さくさせることができる。
【００２５】
また、ゲート回路Ｇ１とＧ２に供給される入力信号ｄｌとｅ２は、排他的論理和回路ＥＸ３の信号伝播遅延時間に対応したダミーの遅延回路により遅延させるようにしてもよい。これにより、信号ｅ３に対応して、信号ｄｌやｅ２の位相差を合わせることができ、ヒゲ状パルスを更に小さくすることができる。排他的論理和回路ＥＸ１〜ＥＸ３は、一致／不一致の検出を行うものであれば何であってもよい。ゲート回路Ｇ１、Ｇ２も論理積動作を行うものであればよい。この発明に係る位相比較回路は、前記のようなクロックデータリカバリ回路に用いられるものの他、２つの入力信号の位相差に対応したアップ信号とダウン信号とを形成する回路として広く利用することができる。
【００２６】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。第１フリップフロップ回路により第１入力信号の一方のエッジに対応して第２入力信号の取り込みを行い、第２フリップフロップ回路により上記第１入力信号の半周期遅れたエッジに対応して上記第１フリップフロップ回路の出力信号の取り込みを行い、第１回路により上記第２入力信号と上記第１フリップフロップ回路の出力信号との不一致信号を形成し、第２回路により上記第１フリップフロップ回路の出力信号と第２フリップフロップ回路の出力信号との不一致信号を形成し、遅延回路により上記第１回路の出力信号を最大で上記第１入力信号の半周期に相当する時間だけ遅延させ、第３回路により上記遅延信号と上記第２回路の出力信号との不一致信号を形成し、第１論理回路により上記遅延回路を通した不一致信号と上記第３回路の不一致信号の論理積出力をアップ信号として出力し、第２論理回路により上記第２回路の不一致信号と上記第３回路の不一致信号の論理積出力をダウン信号として出力することにより、不要なアップ信号やダウン信号を発生させないので、同期化動作の安定化に適した位相比較回路を得ることができる。
【図面の簡単な説明】
【図１】この発明に係る位相比較回路が用いられるデータクロックリカバリ回路の一実施例を示すブロック図である。
【図２】この発明に係る位相比較回路の一実施例を示す回路図である。
【図３】図２の位相比較回路の動作の一例を説明するためのタイミング図である。
【図４】図２の位相比較回路の動作の他の一例を説明するためのタイミング図である。
【図５】図２の位相比較回路の動作の他の一例を説明するためのタイミング図である。
【図６】この発明が適用される高速光伝送システムの一実施例を示す概略図である。
【図７】図６の受信側の信号処理ＬＳＩのデータ変換処理部の一実施例を示す概略図である。
【図８】従来の位相比較回路の一例を示す回路図である。
【図９】図８の位相比較回路の動作の一例を説明するためのタイミング図である。
【符号の説明】
ＨＰＤ２，ＰＦＣ…位相比較回路、ＭＰＸ…マルチプレクサ、ＣＰ…チャージポンプ回路、ＬＰＦ…ロウパスフィルタ、ＤＶ１，ＤＶ２…分周回路、Ｇ１〜Ｇ２…アンドゲート回路、ＥＸ１〜ＥＸ３…排他的論理和回路、ＦＦ１〜ＦＦ２…フリップフロップ回路、ＤＬ…遅延回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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