(57)【要約】【課題】サージ保護回路７とコンデンサ素子９との間に形成されるＬＣ等価回路４９でサージ電圧が共振により過大になる虞を低減できる半導体保護装置１を提供することにある。【解決手段】半導体保護装置１は、ＤＭＯＳトランジスタ１３によりサージ電圧をクランプするサージ保護回路７、およびサージ保護回路７に並列に接続されたコンデンサ素子９を備える。そして、サージ保護回路７およびコンデンサ素子９は、ＩＣ３に組み込まれ、ＩＣ封止用の樹脂１１でモールドされている。これにより、サージ保護回路７とコンデンサ素子９とを接続する配線が短くなるので、ＬＣ等価回路４９のインダクタンス成分Ｌが小さくなる。この結果、ＬＣ等価回路４９の共振周波数ｆ０を高周波数に固定することができるので、サージ電圧が共振により過大になる虞を低減することができる。【選択図】図１
2005277194.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣに組み込まれた内部回路をサージ電圧から保護する半導体保護装置であって、
前記内部回路に並列に接続され、二重拡散型ＭＯＳトランジスタによりサージ電圧をクランプするサージ保護回路と、
前記内部回路および前記サージ保護回路に並列に接続されたコンデンサ素子とを備え、
前記サージ保護回路および前記コンデンサ素子は、樹脂でモールドされていることを特徴とする半導体保護装置。
【請求項２】
請求項１に記載の半導体保護装置において、
前記コンデンサ素子は、前記サージ保護回路とともに前記ＩＣに組み込まれ、ボンディングワイヤが接続されるパッドの下に形成されていることを特徴とする半導体保護装置。
【請求項３】
請求項２に記載の半導体保護装置において、
前記ボンディングワイヤは、アルミニウムからなることを特徴とする半導体保護装置。
【請求項４】
請求項３に記載の半導体保護装置において、
前記コンデンサ素子の誘電膜は、シリコン基板上に形成されたシリコン酸化膜と、このシリコン酸化膜よりも上部に形成されたシリコン窒化膜とを含む多層構造であることを特徴とする半導体保護装置。
【請求項５】
請求項４に記載の半導体保護装置において、
前記コンデンサ素子の正極端は、前記誘電膜よりも上部に形成された多結晶シリコン膜であることを特徴とする半導体保護装置。
【請求項６】
請求項５に記載の半導体保護装置において、
前記コンデンサ素子の負極端は、前記シリコン基板であることを特徴とする半導体保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＣに組み込まれた内部回路をサージ電圧から保護する半導体保護装置に関する。
【背景技術】
【０００２】
〔従来の技術〕
従来より、ＩＣに組み込まれた内部回路をサージ電圧から保護するために、この内部回路にサージ保護回路を並列に接続し、さらに内部回路およびサージ保護回路にコンデンサ素子を並列に接続する技術が公知である。この技術では、サージ電圧を、サージ保護回路によりクランプするとともに、コンデンサ素子により一時的に吸収する。このため、例えば、サージ電圧の立ち上がりが急激な場合のように、サージ保護回路によるクランプに遅れが発生しやすい場合にも、確実にサージ電圧から内部回路を保護することができる。
【０００３】
この技術の具体例として、例えば、サージ電圧をダイオードによりクランプするサージ保護回路と、この保護回路に並列に接続されたコンデンサ素子とを備えた半導体保護装置が公知である（例えば、特許文献１参照）。この半導体保護装置では、ダイオードの内部抵抗や、このダイオードに直列に接続される抵抗素子のために、クランプ電圧が高くなる。このため、コンデンサ素子が２つ直列に配置され、サージ電圧がクランプ電圧に到達するまでの間、内部回路にかかるサージ電圧が低減されるように構成されている。
【０００４】
しかし、２つのコンデンサ素子を組み込む場合、製造コストやインピーダンスなどの問題から位置、極板面積などが制限されるため、設計が困難である。また、ダイオードの内部抵抗自体を低減するためにダイオードのｐｎ接合面を大きくすることも考えられる。しかし通常のＩＣ製造方法によると、ｐｎ接合面で均等に電流が流れるようにダイオードを構成することは極めて困難である。このため、ｐｎ接合面の拡大によりダイオードの内部抵抗を低減しようとすると製造コストが極めて高くなる。
【０００５】
そこで、ダイオードよりも内部抵抗を小さくできる二重拡散型ＭＯＳ（ＤＭＯＳ）トランジスタにより、サージ電圧をクランプするサージ保護回路が考えられている。ＤＭＯＳトランジスタは、多数のＤＭＯＳセルから構成され、いずれかのＤＭＯＳセルが作動することによりクランプ作用を行う。これにより、１つのＤＭＯＳセルの温度がクランプ作用により上昇し内部抵抗が増加して、このＤＭＯＳセルが作動状態でなくなっても、他の温度の低いＤＭＯＳセルが作動することができる。このため、クランプ電圧は上昇することなくクランプ作用を安定して行うことができる。
【０００６】
〔従来技術の不具合〕
しかし、ＤＭＯＳトランジスタを用いても、以下のような不具合により、内部回路を保護しきれない場合がある。すなわち、サージ保護回路、コンデンサ素子およびこれらを接続する配線は１つの閉回路を形成している。この閉回路は、コンデンサ素子の容量およびその他の容量を容量成分Ｃとし、配線のインダクタンスをインダクタンス成分ＬとするＬＣ回路をなす。ここで、その他の容量とは、例えば、サージ保護回路と内部回路とが同じＩＣに組み込まれることにより、ＩＣとＩＣ外部の配線との接合部など各種の接合部に形成される容量である。また、配線のインダクタンスとは、プリント基板に形成された導体パターン、導体パターンとＩＣとを接続するためのリードフレームおよびリードフレームとＩＣとを接続するボンディングワイヤなどのインダクタンスである。
【０００７】
このため、サージ電圧の周波数がＬＣ回路の共振周波数ｆ０と一致すると、サージ電圧の値が過大になり、ＤＭＯＳトランジスタを用いてもサージ電圧をクランプしきれなくなる虞がある。
【特許文献１】特開平８−１８６２３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、上記の問題点を解決するためになされたものであり、その目的は、サージ保護回路とコンデンサ素子との間に形成されるＬＣ回路でサージ電圧が共振により過大になる虞を低減できる半導体保護装置を提供することにある。
【課題を解決するための手段】
【０００９】
〔請求項１の手段〕
請求項１に記載の半導体保護装置は、ＤＭＯＳトランジスタによりサージ電圧をクランプするサージ保護回路、およびこのサージ保護回路に並列に接続されたコンデンサ素子を備え、これらのサージ保護回路およびコンデンサ素子は、樹脂でモールドされている。
これによれば、サージ保護回路とコンデンサ素子とは、ＩＣ封止用の樹脂でモールドできる程度に近づけて配置される。このため、サージ保護回路とコンデンサ素子とを接続する配線を短くすることができるので、サージ保護回路とコンデンサ素子との間に形成されるＬＣ回路（以下、ＬＣ等価回路と呼ぶ）のインダクタンス成分Ｌを小さくすることができる。この結果、ＬＣ等価回路の共振周波数ｆ０を高周波数に固定することができるので、サージ電圧が共振により過大になる虞を低減することができる。
【００１０】
〔請求項２の手段〕
請求項２に記載のコンデンサ素子は、サージ保護回路とともにＩＣに組み込まれ、ボンディングワイヤが接続されるパッドの下に形成されている。
これにより、サージ保護回路とコンデンサ素子とを接続する配線をさらに短くすることができる。このため、ＬＣ等価回路のインダクタンス成分Ｌをさらに小さくすることができるので、ＬＣ等価回路の共振周波数ｆ０をより高周波数に固定することができる。この結果、サージ電圧が共振により過大になる虞をさらに低減することができる。
【００１１】
〔請求項３の手段〕
請求項３に記載のボンディングワイヤは、アルミニウムからなる。
パッドおよびその他の配線には、低融点で扱いやすく、かつ安価なアルミニウムが一般的に用いられる。このため、ボンディングワイヤにアルミニウム以外の金属材料（例えば、金）を用いると、異種金属同士の接合に伴う強度劣化が生じる虞がある。アルミニウムからなるボンディングワイヤを用いれば、異種金属同士の接合に伴う強度劣化が生じる虞がなくなる。
【００１２】
〔請求項４の手段〕
請求項４に記載のコンデンサ素子の誘電膜は、シリコン基板上に形成されたシリコン酸化膜と、このシリコン酸化膜よりも上部に形成されたシリコン窒化膜とを含む多層構造である。
シリコン窒化膜は、シリコン酸化膜よりも緻密で膜欠陥密度が低い。このため、誘電膜の一部をシリコン窒化膜とすることにより、コンデンサ素子の信頼性を向上させることができる。なお、シリコン基板との膜接着性はシリコン酸化膜の方がシリコン窒化膜よりも良好である。このため、シリコン基板上にシリコン酸化膜を形成し、このシリコン酸化膜よりも上部にシリコン窒化膜を形成することにより、コンデンサ素子の安定性を向上させることができる。
【００１３】
〔請求項５の手段〕
請求項５に記載のコンデンサ素子の正極端は、誘電膜よりも上部に形成された多結晶シリコン膜である。
コンデンサ素子の正極端は、パッドを構成する金属膜に接合されるため、金属膜との膜接着性が良好な素材が好ましい。ここで、多結晶シリコン膜は、誘電膜を構成するシリコン酸化膜やシリコン窒化膜よりも、金属膜との膜接着性が良好である。このため、コンデンサ素子の正極端を多結晶シリコン膜にすれば、金属膜とコンデンサ素子の正極端との膜分離などの虞が低減される。
【００１４】
〔請求項６の手段〕
請求項６に記載のコンデンサ素子の負極端はシリコン基板である。
【発明を実施するための最良の形態】
【００１５】
最良の形態１の半導体保護装置は、ＩＣに組み込まれた内部回路をサージ電圧から保護する装置であって、内部回路に並列に接続され、二重拡散型ＭＯＳトランジスタによりサージ電圧をクランプするサージ保護回路と、内部回路およびサージ保護回路に並列に接続されたコンデンサ素子とを備え、サージ保護回路およびコンデンサ素子は、樹脂でモールドされている。
【００１６】
コンデンサ素子は、サージ保護回路とともにＩＣに組み込まれ、ボンディングワイヤが接続されるパッドの下に形成されている。また、ボンディングワイヤは、アルミニウムからなる。コンデンサ素子の誘電膜は、シリコン基板上に形成されたシリコン酸化膜と、シリコン酸化膜よりも上部に形成されたシリコン窒化膜とを含む多層構造である。また、コンデンサ素子の正極端は誘電膜よりも上部に形成された多結晶シリコン膜であり、負極端はシリコン基板である。
【実施例１】
【００１７】
〔実施例１の構成〕
実施例１の半導体保護装置１の構成を図１および図２を用いて説明する。
半導体保護装置１は、ＩＣ３に組み込まれた内部回路５をサージ電圧から保護する装置である。半導体保護装置１は、サージ電圧をクランプするサージ保護回路７と、サージ保護回路７がクランプ作用を行う前に一時的にサージ電圧を吸収するコンデンサ素子９とを備える。サージ保護回路７およびコンデンサ素子９は、内部回路５とともにＩＣ３に組み込まれている。そして、ＩＣ３は、ＩＣ封止用の樹脂１１によりモールドされている。
【００１８】
サージ保護回路７は、所定のクランプ電圧以上のサージ電圧がかかると作動するＤＭＯＳトランジスタ１３、クランプ電圧の値を定めるツェナーダイオード群１５などにより構成されている。また、サージ保護回路７は、内部回路５よりもパッド１７の側で、内部回路５に並列に接続されている。
【００１９】
パッド１７には、アルミニウムからなるボンディングワイヤ１９の一端がボンディングされる。また、ボンディングワイヤ１９の他端は、リードフレーム２１にボンディングされる。リードフレーム２１には、プリント基板（図示せず）に形成された導体パターン（図示せず）が接続されている。これにより、内部回路５、サージ保護回路７およびコンデンサ素子９は、パッド１７、ボンディングワイヤ１９、リードフレーム２１および導体パターンを介して、ＩＣ３の外部の電気素子（図示せず）と接続される。また、グランド用パッド２３も、パッド１７と同様にボンディングワイヤ１９を介してリードフレーム２１と接続される。なお、ボンディングワイヤ１９も、樹脂１１によりモールドされ、パッド１７、グランド用パッド２３とボンディングワイヤ１９とのボンディング部、およびリードフレーム２１とボンディングワイヤ１９とのボンディング部が封止されている。
【００２０】
ＤＭＯＳトランジスタ１３は、ツェナーダイオード群１５が降伏してゲート端子２５の電位が上昇し、ドレイン端子２７からソース端子２９へ電流が流れることにより作動する。すなわち、パッド１７を介して、ツェナーダイオード群１５により定められるクランプ電圧よりも大きいサージ電圧がドレイン端子２７とゲート端子２５との間にかかると、ツェナーダイオード群１５が降伏してゲート端子２５の電位が上昇する。これにより、ドレイン端子２７からソース端子２９へサージ電圧の印加に伴う電流が流れる。このようにクランプ作用が行われることにより、サージ電圧がパッド１７からグランド用パッド２３に逃される。
【００２１】
ツェナーダイオード群１５は、複数のツェナーダイオードから構成され、ドレイン端子２７とゲート端子２５とを接続するＧＤクランプ配線３１に配置されている。これらのツェナーダイオードは、カソードがドレイン端子２７の方を向くように、すなわちパッド１７からかかるサージ電圧とは逆方向になるように接続されている。そして、個々のツェナーダイオードの降伏電圧や、ツェナーダイオードの数などに応じてクランプ電圧の値が定められる。
【００２２】
なお、ゲート端子２５とソース端子２９とを接続するＧＳクランプ配線３３には、２つのツェナーダイオード３５、３７が、互いに逆方向になるように配置されている。ツェナーダイオード３５は、カソードがゲート端子２５の方を向くように接続されている。そして、ツェナーダイオード３５は、ＤＭＯＳトランジスタ１３を作動状態に保ってクランプ作用が行われる程度に、ゲート端子２５の電位を維持する。すなわち、ツェナーダイオード３５の降伏電圧は、ＤＭＯＳトランジスタ１３を作動させることができ、かつゲート端子２５と接続されるゲート電極３９が破壊されない程度の値に設定されている。ツェナーダイオード３７は、カソードがソース端子２９の方を向くように接続されている。そして、ツェナーダイオード３７は、グランド用パッド２３からサージ電圧が印加されたときにゲート電極３９が高電位になって破壊されるのを防止する。
【００２３】
コンデンサ素子９は、サージ保護回路７よりもパッド１７の側で、内部回路５およびサージ保護回路７に並列に接続されている。コンデンサ素子９は、図２に示すように、シリコン基板４１と、シリコン基板４１の上側表面を熱酸化することにより形成されたシリコン酸化膜４３と、シリコン酸化膜４３の上側にＣＶＤ法により形成されたシリコン窒化膜４５と、シリコン窒化膜４５の上側にＣＶＤ法により形成された多結晶シリコン膜４７とを有する。そして、多結晶シリコン膜４７の上側には、金属膜であるパッド１７がスパッタ法により形成されている。このようにコンデンサ素子９は、パッド１７の下に形成されている。
【００２４】
シリコン基板４１は、コンデンサ素子９の負極端をなし、ＩＣ３の内部配線によりグランド用パッド２３に接続されている。シリコン酸化膜４３およびシリコン窒化膜４５は、コンデンサ素子９の誘電膜をなす。また、多結晶シリコン膜４７は、コンデンサ素子９の正極端をなす。パッド１７を形成する金属膜は、異種金属の多層膜である。この金属多層膜の最上層は、アルミニウムからなる素材で形成されている。また、この最上層と多結晶シリコン膜４７との間の金属層には、例えばタングステン、チタン、ニッケルのように多結晶シリコン膜４７との接着性が良好な金属からなる素材を用いるのが好ましい。
【００２５】
なお、サージ保護回路７、コンデンサ素子９およびこれらを接続する配線（パッド１７を含む）は、共振周波数ｆ０を有するＬＣ等価回路４９をなす。ＬＣ等価回路４９の容量成分Ｃは、主にコンデンサ素子９の容量であり、ＬＣ等価回路４９のインダクタンス成分Ｌはサージ保護回路７とコンデンサ素子９とを接続する配線のインダクタンスである。共振周波数ｆ０は、容量成分Ｃおよびインダクタンス成分Ｌに応じて決まる。
【００２６】
〔実施例１の作用〕
実施例１の半導体保護装置１の作用を図１に基づいて説明する。
ＩＣ３の外部からパッド１７にサージ電圧がかかると、その一部分はコンデンサ素子９に吸収されるとともに、一部分がサージ保護回路７のＧＤクランプ配線３１にかかる。ＧＤクランプ配線３１にかかるサージ電圧がクランプ電圧よりも小さい間は、サージ電圧の一部分がコンデンサ素子９に吸収される。そして、ＧＤクランプ配線３１にかかるサージ電圧がクランプ電圧よりも大きくなると、ツェナーダイオード群１５が降伏してゲート端子２５の電位が上昇し、ドレイン端子２７からソース端子２９へサージ電圧の印加に伴う電流が流れる（すなわち、ＤＭＯＳトランジスタ１３が作動する）。これにより、サージ電圧は、パッド１７からグランド用パッド２３に逃される。
【００２７】
以上により、半導体保護装置１は、サージ保護回路７により内部回路５にかかるサージ電圧をクランプするとともに、サージ保護回路７によるクランプ作用が開始するまでの間、コンデンサ素子９によりサージ電圧を一時的に吸収する。
【００２８】
〔実施例１の効果〕
実施例１の半導体保護装置１は、内部回路５に並列に接続され、ＤＭＯＳトランジスタ１３によりサージ電圧をクランプするサージ保護回路７、およびサージ保護回路７に並列に接続されたコンデンサ素子９を備える。
これにより、半導体保護装置１は、サージ保護回路７によりサージ電圧をクランプするとともに、サージ保護回路７によるクランプ作用が開始するまでの間、コンデンサ素子９によりサージ電圧を一時的に吸収することができる。この結果、例えば、サージ電圧の立ち上がりが急激な場合のように、サージ保護回路７によるクランプに遅れが発生しやすい場合にも、確実に内部回路５を保護することができる。
【００２９】
また、サージ保護回路７およびコンデンサ素子９は、内部回路５とともにＩＣ３に組み込まれ、ＩＣ封止用の樹脂１１でモールドされている。
これにより、サージ保護回路７とコンデンサ素子９とを接続する配線が短くなるので、ＬＣ等価回路４９のインダクタンス成分Ｌが小さくなる。この結果、ＬＣ等価回路４９の共振周波数ｆ０を高周波数に固定することができるので、サージ電圧が共振により過大になる虞を低減することができる。また、クランプ作用に伴うＤＭＯＳトランジスタ１３の発熱を樹脂１１に伝達することができるので、温度上昇に伴うＤＭＯＳトランジスタ１３の内部抵抗の増加を抑えることができる。この結果、サージ保護回路７により逃すことができるサージ電圧の値を向上させることができる。
【００３０】
また、コンデンサ素子９はパッド１７の下に形成されている。
これにより、サージ保護回路７とコンデンサ素子９とを接続する配線がさらに短くなるので、ＬＣ等価回路４９のインダクタンス成分Ｌがさらに小さくなる。この結果、ＬＣ等価回路４９の共振周波数ｆ０をさらに高周波数に固定することができるので、サージ電圧が共振により過大になる虞をさらに低減することができる。
【００３１】
また、パッド１７にボンディングされるボンディングワイヤ１９は、アルミニウムからなる。
これにより、パッド１７その他の配線に、低融点で扱いやすく、かつ安価なアルミニウムからなる素材を用いても、異種金属同士の接合に伴う強度劣化などが生じる虞がなくなる。
【００３２】
また、コンデンサ素子９の誘電膜は、シリコン基板４１の上側表面に形成されたシリコン酸化膜４３と、シリコン酸化膜４３の上側に形成されたシリコン窒化膜４５との２層構造である。
シリコン窒化膜４５は、シリコン酸化膜４３よりも緻密で膜欠陥密度が低い。このため、誘電膜の一部をシリコン窒化膜４５とすることにより、コンデンサ素子９の信頼性を向上させることができる。また、シリコン基板４１との膜接着性はシリコン酸化膜４３の方がシリコン窒化膜４５よりも良好である。このため、シリコン基板４１上にシリコン酸化膜４３を形成し、シリコン酸化膜４３の上側にシリコン窒化膜４５を形成することにより、コンデンサ素子９の安定性を向上させることができる。
【００３３】
また、コンデンサ素子９の正極端は、シリコン窒化膜４５の上側に形成された多結晶シリコン膜４７である。
コンデンサ素子９の正極端は、パッド１７を構成する金属膜に接合されるため、金属膜との膜接着性が良好な素材が好ましい。ここで、多結晶シリコン膜４７は、誘電膜を構成するシリコン酸化膜４３やシリコン窒化膜４５よりも、金属膜との膜接着性が良好である。このため、シリコン窒化膜４５の上側に正極端としての多結晶シリコン膜４７を形成すれば、金属膜とコンデンサ素子９の正極端との膜分離などの虞を低減することができる。
【００３４】
〔変形例〕
本実施例では、コンデンサ素子９を、内部回路５やサージ保護回路７とともにＩＣ３に組み込み、パッド１７の下に形成したが、樹脂１１によりモールドされている領域内であれば、ＩＣ３の外部に配置してもよい。例えば、図３に示すように、コンデンサ素子９を、パッド１７と接続されるリードフレーム２１、およびグランド用パッド２３と接続されるリードフレーム２１との間に搭載し、樹脂１１によりＩＣ３とともにモールドしてもよい。この場合にも、立ち上がりの急激なサージ電圧に対して確実に内部回路５を保護することができるとともに、ＬＣ等価回路４９の共振周波数ｆ０を高周波数に固定してサージ電圧が共振により過大になる虞を低減することができる。
【図面の簡単な説明】
【００３５】
【図１】半導体保護装置の説明図である（実施例１）。
【図２】コンデンサ素子の断面図である（実施例１）。
【図３】（ａ）はＩＣおよびコンデンサ素子の平面図であり、（ｂ）はＩＣおよびコンデンサ素子の断面図である（変形例）。
【符号の説明】
【００３６】
１    半導体保護装置
３    ＩＣ
５    内部回路
７    サージ保護回路
９    コンデンサ素子
１１  樹脂
１３  ＤＭＯＳトランジスタ（二重拡散型ＭＯＳトランジスタ）
１７  パッド
１９  ボンディングワイヤ
４１  シリコン基板
４３  シリコン酸化膜
４５  シリコン窒化膜
４７  多結晶シリコン膜
【図１】
2005277194.tif 000003
【図２】
2005277194.tif 000004
【図３】
2005277194.tif 000005