(57)【要約】【課題】  Ｄタイプフリップフロップ回路を用いて極性判定を行う場合、Ｄタイプフリップフロップ回路にはセットアップタイム、ホールドタイムが必要であるため、２つの信号間の位相差が０°または１８０°近辺になると回路が正常に動作しなくなる。【解決手段】  ２つの入力信号１，２間の位相差を測定するに際して、入力信号１，２を同一特性の遅延回路１３，１４でそれぞれ同じ遅延時間だけ遅延させ、遅延後の一方の信号（ｅ）と遅延前の他方の信号（ｄ）との位相差の絶対値を絶対値位相差検出回路１６で検出するとともに、遅延前の一方の信号（ｃ）と遅延後の他方の信号（ｆ）との位相差の絶対値を絶対値位相差検出回路１７で検出し、これら検出出力電圧（ｈ），（ｉ）を電圧比較回路１８で比較し、その比較結果（ｊ）に基づいて絶対値位相差検出回路１５で検出した位相差情報の極性を設定するようにする。【選択図】  図１
2005030977.tif 000002
【特許請求の範囲】
【請求項１】
２つの入力信号相互間の位相差の絶対値を検出する第１の検出手段と、
前記２つの入力信号の一方を所定の遅延時間だけ遅延させる第１の遅延手段と、
前記２つの入力信号の他方を前記第１の遅延手段の遅延時間と同じ遅延時間だけ遅延させる第２の遅延手段と、
前記第１の遅延手段によって遅延された一方の信号と前記第２の遅延手段によって遅延される前の他方の信号との位相差の絶対値を検出する第２の検出手段と、
前記第１の遅延手段によって遅延される前の一方の信号と前記第２の遅延手段によって遅延された他方の信号との位相差の絶対値を検出する第３の検出手段と、
前記第２の検出手段によって検出された位相差の絶対値と前記第３の検出手段によって検出された位相差の絶対値とを比較し、当該比較結果に基づいて前記第１の検出手段によって検出された位相差の極性を設定する極性設定手段と
を備えたことを特徴とする位相差測定装置。
【請求項２】
前記第２の検出手段は、
前記第１の遅延手段によって遅延された一方の信号と前記第２の遅延手段によって遅延される前の他方の信号とを２入力とする第１の排他的論理和回路と、
前記第１の排他的論理和回路の出力を積分する第１の積分回路とを有し、
前記第３の検出手段は、
前記第１の遅延手段によって遅延される前の一方の信号と前記第２の遅延手段によって遅延された他方の信号とを２入力とする第２の排他的論理和回路と、
前記第２の排他的論理和回路の出力を積分する第２の積分回路とを有する
ことを特徴とする請求項１記載の位相差測定装置。
【請求項３】
２つの入力信号相互間の位相差の絶対値を検出する第１のステップと、
前記２つの入力信号の一方を所定の遅延時間だけ遅延させる第２のステップと、
前記２つの入力信号の他方を前記第２のステップでの遅延時間と同じ遅延時間だけ遅延させる第３のステップと、
前記第２のステップで遅延した一方の信号と前記第３のステップで遅延する前の他方の信号との位相差の絶対値を検出する第４のステップと、
前記第２のステップで遅延する前の一方の信号と前記第３のステップで遅延した他方の信号との位相差の絶対値を検出する第５のステップと、
前記第４のステップで検出した位相差の絶対値と前記第５のステップで検出した位相差の絶対値とを比較し、当該比較結果に基づいて前記第１のステップで検出した位相差情報の極性を判定する第６のステップと
を含むことを特徴とする位相差測定方法。
【請求項４】
前記第４，第５のステップでは、さらに、検出した位相差の絶対値を積分する
ことを特徴とする請求項３記載の位相差測定方法。
【請求項５】
２つの入力信号相互間の位相差を測定する位相差測定装置と、
前記位相差測定装置の測定結果に基づいて前記位相差が所定の範囲内の空いたであるか否かを判定する判定回路とを具備した試験装置であって、
前記位相差測定装置は、
２つの入力信号相互間の位相差の絶対値を検出する第１の検出手段と、
前記２つの入力信号の一方を所定の遅延時間だけ遅延させる第１の遅延手段と、
前記２つの入力信号の他方を前記第１の遅延手段の遅延時間と同じ遅延時間だけ遅延させる第２の遅延手段と、
前記第１の遅延手段によって遅延された一方の信号と前記第２の遅延手段によって遅延される前の他方の信号との位相差の絶対値を検出する第２の検出手段と、
前記第１の遅延手段によって遅延される前の一方の信号と前記第２の遅延手段によって遅延された他方の信号との位相差の絶対値を検出する第３の検出手段と、
前記第２の検出手段によって検出された位相差の絶対値と前記第３の検出手段によって検出された位相差の絶対値とを比較し、当該比較結果に基づいて前記第１の検出手段によって検出された位相差の極性を設定する極性設定手段とを有する
ことを特徴とする試験装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相差測定装置、位相差測定方法および試験装置に関し、特に２つの入力信号相互間（以下、単に「２つの入力信号間」と記す）の位相差を測定する位相差測定装置および位相差測定方法、ならびに当該位相差測定装置を用いた試験装置に関する。
【背景技術】
【０００２】
通信用ＬＳＩなどの品質検査においては、２つの高速信号間の位相差を安定かつ正確に測定し得ることが望まれている。ＩＣテスタなどを用いた周知の検査装置では、内部基準クロックによるカウント方式が採用されているため、内部基準クロックの周波数に限界がある。したがって、２つの信号間の位相差に相当する時間差を測定する場合、２０〜３０ｎｓ程度が限界で、上記のような２つの高速信号間の位相差を精度良く測定することができなかった。
【０００３】
そこで、測定時間の分解能を上げるため、時間差電圧変換方式が一般的に採用されている。以下に、この時間差電圧変換方式の位相差測定装置の従来例について、図１０を用いて説明する。
【０００４】
この従来例に係る位相差測定装置は、一定周波数の２つの入力信号１，２をそれぞれ波形整形する電圧比較回路１０１，１０２と、これら電圧比較回路１０１，１０２で波形整形された２つの信号の位相差を検出して電圧変換する位相差検出回路１０３とを有する構成となっている。位相差検出回路１０３は、位相比較回路１０４および積分回路１０５からなる構成となっている。位相比較回路１０４としては、図１１に示すように、波形整形回路１１１およびＲＳフリップフロップ回路１１２からなる構成のものが用いられる。
【０００５】
上記構成の位相差測定装置の回路動作について、図１２のタイミングチャートを用いて説明する。
【０００６】
図１２に示すように、位相比較回路１０４は、その出力（ＲＳフリップフロップ回路１１２の出力；ＱＹ）電圧比較回路１０１の出力（波形整形回路１１１の入力；Ｚ１）の立ち上がりエッジから、電圧比較回路１０２の出力（波形整形回路の入力；Ｚ２）の立ち上がりエッジまでの期間、高レベル(以下、「“Ｈ”レベル」と記す)の状態となるように構成されている。ここで、位相比較回路１０４の出力ＱＹが“Ｈ”レベルとなる期間をＷと表わす。
【０００７】
本位相差測定装置の全体の動作としては、位相比較回路１０４の出力ＱＹを積分回路１０５で積分して電圧を測定し、その結果から換算することによって求める位相差が得られる。例えば、位相差検出回路１０３の出力電圧値を低レベル（以下、「“Ｌ”レベル」と記す）の状態で０ボルト、“Ｈ”レベルの状態で５ボルトと仮定する。結果として得られる位相差θは、測定値をＶｍとすると、
θ＝｛Ｖｍ／（５−０）｝＊３６０°
で表される。
【０００８】
ところが、２つの信号間の位相差が、０°または３６０°に近づくと測定系の雑音やジッタなどにより、また位相比較回路１０４として図１１の回路を用いた場合には、図１２に示すセットパルスＳ、リセットパルスＲのパルス幅も含め、出力状態が不安定となって安定な出力電圧を得ることができない。すなわち、上記構成の位相差測定装置では、図１３に示すように、０°または３６０°近辺で不確定領域が発生し、測定不能に陥るという欠点があった。
【０００９】
その改善策として、従来、エクスクルーシブＯＲ回路を使用することにより、ノイズの影響を受けにくい回路構成を実現した位相測定装置が提案されている（例えば、特許文献１参照）。この位相測定装置について簡単に説明すると、入力される２つの信号間の位相差の絶対値をエクスクルーシブＯＲ回路によって検出するのであるが、この検出だけでは２つの信号のどちらの位相が進んでいるか、即ち２つの信号間の位相差の極性を判定（以下、これを単に「極性判定」と記す場合もある）できないため、Ｄタイプフリップフロップ回路を用いて極性判定を行い、その判定結果により信号処理して位相測定を行うというものである。
【００１０】
【特許文献１】特開平１１−２４８７６５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載された従来の位相測定装置では、極性判定用のＤタイプフリップフロップ回路にはセットアップタイム、ホールドタイムが必要であるため、２つの信号間の位相差が０°または１８０°近辺になると回路が正常に動作しないという不具合があり、ある不確定領域が存在することになる。これは当然、入力信号にジッタが乗っていたり、入力信号の周波数が高くなるほど顕著となる。
【００１２】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、２つの入力信号間の安定した極性判定によって０°〜３６０°に亘って正確でかつ高精度な位相差測定が可能な位相差測定装置および位相差測定方法、ならびに当該位相差測定装置を用いた試験装置を提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明では、２つの入力信号間の位相差の絶対値を検出するとともに、これら２つの入力信号をそれぞれ同じ遅延時間だけ遅延させ、遅延後の一方の信号と遅延前の他方の信号との位相差の絶対値と、遅延前の一方の信号と遅延後の他方の信号との位相差の絶対値とを検出する。そして、これら検出した位相差の絶対値相互の比較結果に基づいて、２つの入力信号間の位相差の極性を設定する。
【００１４】
２つの入力信号をそれぞれ同じ遅延時間だけ遅延させ、遅延後の一方の信号と遅延前の他方の信号との位相差の絶対値と、遅延前の一方の信号と遅延後の他方の信号との位相差の絶対値とを比較することで、２つの入力信号のどちらの位相が進んでいるか、即ち２つの入力信号間の位相差の極性判定を安定して行うことができる。そして、その判定結果に基づいて位相差の極性を設定することにより、２つの入力信号間の位相差を０°〜３６０°に亘って測定可能になる。
【発明の効果】
【００１５】
本発明によれば、２つの入力信号のどちらの位相が進んでいるかの極性判定を安定して行い、その判定結果に基づいて位相差情報の極性を設定することで、２つの入力信号間の位相差を０°〜３６０°に亘って正確にかつ高精度に測定することができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１７】
図１は、本発明の一実施形態に係る位相差測定装置の構成例を示すブロック図である。図１において、本実施形態に係る位相差測定装置は、入力端子ＩＮ１，ＩＮ２からそれぞれ入力される２つの入力信号１，２にそれぞれ対応して設けられた波形整形回路１１，１２および同じ遅延時間を持つ同一特性の遅延回路１３，１４と、３つの絶対値位相差検出回路１５，１６，１７と、電圧比較回路１６と、極性選択回路１９とを有する構成となっている。
【００１８】
この位相差測定装置において、波形整形回路１１，１２は、例えば、ゼロ・クロッシング検知器として動作するコンパレータ等によって構成され、測定対象の入力信号（ａ），（ｂ）を方形波に波形整形する。遅延回路１３，１４は、波形整形回路１１，１２で波形整形後の信号（ｃ），（ｄ）をそれぞれ同じ遅延時間だけ遅延させる。具体的には、遅延回路１３は、波形整形後の信号（ｃ）についてその位相をθ°（時間換算；Ｔｄ）分だけ遅らせる。同様に、遅延回路１４は、波形整形後の信号（ｄ）についてその位相をθ°分だけ遅らせる。
【００１９】
絶対値位相差検出回路１５は、波形整形回路１１，１２で波形整形された信号（ｃ），（ｄ）間の位相差の絶対値を検出し、位相差量の絶対値に比例した直流電圧（ｇ）を出力する。絶対値位相差検出回路１６は、遅延回路１３で遅延された信号（ｅ）と波形整形回路１２で波形整形さされた信号（ｄ）との間の位相差の絶対値を検出し、位相差量の絶対値に比例した直流電圧（ｈ）を出力する。絶対値位相差検出回路１７は、波形整形回路１１で波形整形された信号（ｃ）と遅延回路１４で遅延された信号（ｆ）との間の位相差の絶対値を検出し、位相差量の絶対値に比例した直流電圧（ｉ）を出力する。
【００２０】
これら絶対値位相差検出回路１５，１６，１７は同一の回路構成となっている。具体的には、絶対値位相差検出回路１５は、例えば、波形整形後の信号（ｃ），（ｄ）を２入力とし、それらの排他的論理和をとるエクスクルーシブＯＲ回路１５１と、当該回路１５１の出力を積分する積分回路１５２とから構成されている。絶対値位相差検出回路１６は、遅延後の信号（ｅ）と波形整形後の信号（ｄ）とを２入力とし、それらの排他的論理和をとるエクスクルーシブＯＲ回路１６１と、当該回路１６１の出力を積分する積分回路１６２とから構成されている。絶対値位相差検出回路１７は、波形整形後の信号（ｃ）と遅延後の信号（ｆ）とを２入力とし、それらの排他的論理和をとるエクスクルーシブＯＲ回路１７１と、当該回路１７１の出力を積分する積分回路１７２とから構成されている。
【００２１】
図２は、測定対象の入力信号（ａ），（ｂ）、波形整形後の信号（ｃ），（ｄ）および絶対値位相差検出回路１５，１６，１７の出力電圧（ｇ），（ｈ），（ｉ）の各波形を示すタイミング波形図である。絶対値位相差検出回路１５，１６，１７において、エクスクルーシブＯＲ回路１５１，１６１，１７１として一般的なＣＭＯＳゲートを使用し、その電源電圧Ｖｄｄを５ボルトとした場合、絶対値位相差検出回路１５，１６，１７の出力電圧（ｇ），（ｈ），（ｉ）は、入力信号（ａ），（ｂ）間の位相差量が、０°および３６０°で０ボルト、１８０°で５ボルト、９０°，２７０°で２．５ボルトとなる。すなわち、出力電圧（ｇ），（ｈ），（ｉ）は、（２θ／３６０°）×Ｖｄｄなる計算式で与えられる。
【００２２】
絶対値位相差検出回路１５，１６，１７は、回路構成上、入力信号（ａ），（ｂ）間の位相差が０°のとき、入力に対して位相が同じ分だけ遅れた場合、あるいは進んだ場合、積分後に同じ出力電圧となる。これを図３に示す。同様に、入力信号（ａ），（ｂ）間の位相差が１８０°のとき、入力に対して位相が同じ分だけ遅れた場合、あるいは進んだ場合、積分後同じ出力電圧となる（図示せず）。
【００２３】
電圧比較回路１８は、絶対値位相差検出回路１６の出力電圧（ｈ）と絶対値位相差検出回路１７の出力電圧（ｉ）とを比較し、出力電圧（ｈ）が出力電圧（ｉ）よりも高いときにその比較出力（ｊ）が“Ｈ”レベルに、低いときに“Ｌ”レベルになるよう構成されている。極性選択回路１９は、電圧比較回路１８の比較出力（ｊ）によって制御され、当該比較出力（ｊ）が“Ｈ”レベルのときに、入力である絶対値位相差検出回路１５の出力電圧（ｇ）の極性を反転、“Ｌ”レベルのときに当該出力電圧（ｇ）の極性を非反転するように構成されている。
【００２４】
この電圧比較回路１８および極性選択回路１９は、絶対値位相差検出回路１６の出力電圧（ｈ）と絶対値位相差検出回路１７の出力電圧（ｉ）とを比較することにより、２つの入力信号１，２のどちらの位相が進んでいるか、即ち入力信号１，２間の位相差の極性判定を行い、その判定結果（比較結果）に基づいて、絶対値位相差検出回路１５の出力電圧（ｇ）の極性を反転するか否かを制御することにより、２つの入力信号１，２間の位相差情報の極性を設定する極性設定手段を構成している。極性選択回路１９の選択出力（ｋ）は、２つの入力信号１，２間の位相差情報として出力端子ＯＵＴを通して出力される。
【００２５】
次に、上記構成の本実施形態に係る位相差測定装置の回路動作について、図面を基に説明する。
【００２６】
先ず、絶対値位相差検出回路１５で２つの入力信号１，２間の位相差の絶対値を検出しただけでは、どちらの入力信号の位相が進んでいるか、即ち位相差の極性を判断することができないので、極性を判定するための何らかの手段が必要となる。ここで、図４に示す位相差（＝入力信号１−入力信号２）に対する絶対値位相差検出回路１５，１６，１７の出力電圧（ｇ），（ｈ），（ｉ）に着目する。
【００２７】
絶対値位相差検出回路１６に入力される信号（ｅ）は、遅延回路１３で一定の位相分だけ遅延されている。したがって、絶対値位相差検出回路１６の出力電圧（ｈ）は、図４の時間軸上において、θ°(時間換算;Ｔｄ)分だけ右に位相シフトしている。また、絶対値位相差検出回路１７に入力される信号（ｆ）は、遅延回路１４で一定の位相分だけ遅延されている。したがって、絶対値位相差検出回路１７の出力電圧（ｉ）は、図４の時間軸上において、θ°だけ左に位相シフトしている。
【００２８】
ここで、波形整形回路１１，１２の各々の出力からみて、絶対値位相差検出回路１６，１７の各入力までの信号経路は完全に対称であるため遅延回路１３，１４の回路構成が同じであるならば、配線などによる寄生容量などの影響が互いに同じで相殺される。これにより、位相シフト量の絶対値は絶対値位相差検出回路１６，１７では同じとなり、それぞれの出力電圧（ｈ），（ｉ）も０°（３６０°），１８０°で対称となる。したがって、クロスポイントは、正確に０°（３６０°），１８０°になる。
【００２９】
絶対値位相差検出回路１６，１７の出力電圧（ｈ），（ｉ）の大小関係は、図４から明らかなように、クロスポイントを境界に反転していることがわかる。したがって、電圧比較回路１８において、絶対値位相差検出回路１６の出力電圧（ｈ）をＶｈ、絶対値位相差検出回路１７の出力電圧（ｉ）をＶｉとし、絶対値位相差検出回路１６，１７の出力電圧（ｈ），（ｉ）の差分電圧Ｖｏｕｔ（＝Ｖｈ−Ｖｉ）をとることにより、入力信号１，２間の位相差の極性を判定することができる。図５に、絶対値位相差検出回路１６，１７の差分出力電圧Ｖｏｕｔと電圧比較回路１８の出力電圧の波形を示す。
【００３０】
この電圧比較回路１８の比較出力（ｊ）は、極性選択回路１９に対してその選択制御を行うための制御信号として与えられる。極性選択回路１９は、電圧比較回路１８の比較出力（ｊ）が“Ｈ”レベルのときに、絶対値位相差検出回路１５の出力電圧（ｇ）の極性を反転して出力し、“Ｌ”レベルのときに当該出力電圧（ｇ）の極性を非反転して出力することにより、０°〜３６０°の位相差を測定可能とする。図６に、２つの入力信号１，２間の位相差に対する極性選択回路１９の出力電圧（ｋ）の関係を示す。
【００３１】
上述したように、２つの入力信号１，２間の位相差を測定するに際して、入力信号１，２を同一特性の遅延回路１３，１４でそれぞれ同じ遅延時間だけ遅延させ、遅延後の一方の信号（ｅ）と遅延前の他方の信号（ｄ）との位相差の絶対値を絶対値位相差検出回路１６で検出するとともに、遅延前の一方の信号（ｃ）と遅延後の他方の信号（ｆ）との位相差の絶対値を絶対値位相差検出回路１７で検出し、これら検出出力電圧（ｈ），（ｉ）を電圧比較回路１８で比較することにより、２つの入力信号１，２のどちらの位相が進んでいるかの極性判定を安定して行うことができる。したがって、その判定結果（ｊ）に基づいて絶対値位相差検出回路１５で検出した位相差情報の極性を設定することにより、２つの入力信号１，２間の位相差を０°〜３６０°に亘って正確にかつ高精度に測定することができる。
【００３２】
特に、絶対値位相差検出回路１６，１７において、エクスクルーシブＯＲ回路１６１，１７１で検出した位相差の絶対値を積分回路１６２，１７２で積分し、安定した直流電圧（ｈ），（ｉ）として出力することで、電圧比較回路１８では安定した直流電圧（ｈ），（ｉ）を比較して入力信号１，２の極性判定を行える。これにより、入力信号１，２のジッタに対して出力変動が緩和されるため、入力信号１，２の極性判定が誤動作することはない。また、２つの入力信号１，２間の位相差が０°または１８０°に近づく際、０°または１８０°近辺での不確定領域の発生を回避して入力信号１，２間の極性判定を安定して行うことができるため、正確でかつ高精度な位相差測定が可能になる。
【００３３】
［適用例］
図７は、上記実施形態に係る位相差側測定装置が適用される本発明による試験装置の構成例を示すブロック図である。
【００３４】
図７において、本構成例に係る試験装置２０は、信号発生装置３０で発生される信号を入力とし、当該信号に同期した２つの信号１，２を出力する被試験体（例えば、ＩＣ）４０について、信号１，２間の位相差や当該信号１，２の各振幅を測定することによって被試験体４０の品質検査を行うためのものである。この試験装置２０は、信号１，２間の位相差を測定する位相測定部２０Ａと、信号１，２の各々の振幅を測定する振幅測定部２０Ｂとから構成されている。
【００３５】
位相測定部２０Ａは、信号１，２間の位相差を測定する位相差測定装置２１と、当該位相差測定装置２１の測定結果を判定する判定回路２２とから構成されており、位相差測定装置２１として先述した実施形態に係る位相差測定装置を用いる。判定回路２２は、２つの電圧比較回路（コンパレータ）２２１，２２２およびＡＮＤ（論理積）回路２２３によって構成されている。
【００３６】
電圧比較回路２２１は、位相差測定装置２１の出力電圧（図１の加算回路１７の出力電圧）が、規格の上限値に対応した上限電圧ＶＯＨ以下のときに“Ｈ”レベルの出力電圧を発生する。電圧比較回路２２２は、位相差測定装置２１の出力電圧が、規格の下限値に対応した下限電圧ＶＯＬ以上のときに“Ｈ”レベルの出力電圧を発生する。ＡＮＤ回路２２３は、電圧比較回路２２１，２２２の各出力電圧の論理積をとり、位相差測定装置２１の出力電圧が上限電圧ＶＯＨ〜下限電圧ＶＯＬの規格内のときにテストに合格であることを示す“Ｈ”レベルの判定結果ＰＡＳＳを出力し、当該規格外のときにテストに不合格であることを示す“Ｌ”レベルの判定結果ＦＡＩＬを出力する。
【００３７】
振幅測定部２０Ｂは、信号１，２にそれぞれ対応した２つの実効値検波回路２３，２４および判定回路２５，２６によって構成されている。実効値検波回路２３，２４は、信号１，２のそれぞれの実効値を検波することによって当該信号１，２の各振幅を検出する。判定回路２５，２６は、判定回路２２と同じ構成、即ち２つの電圧比較回路およびＡＮＤ回路からなる構成となっており、信号１，２の各振幅が規格内のときにテストに合格であることを示す“Ｈ”レベルの判定結果ＰＡＳＳを出力し、当該規格外のときにテストに不合格であることを示す“Ｌ”レベルの判定結果ＦＡＩＬを出力する。
【００３８】
上述したように、通信用ＬＳＩなどの被試験体４０の品質検査を行う試験装置２０において、２つの信号１，２間の位相差を測定する位相差測定装置２１として先述した実施形態に係る位相差測定装置を用いることにより、当該位相差測定装置では３６０°以上の位相差を安定かつ確実に測定できるため、被試験体４０の品質検査を精度良く行うことができる。
【００３９】
ところで、ＩＣの高精度化や多機能化が進むと、それに伴ってテスト時間の大幅な上昇を招き、これによるテスト・コストの増大が問題となってきている。アナログ・テスタでは、一般的に、時間がかかるとされており、このアナログ・テスタにおいて、さらなるテスト時間の増大は、生産性の著しい低下につながる。したがって、安く、早く、正確にテストする新しい技術の開発が望まれている。そこで、自己判定（Se1f-Test機能）回路がＤＵＴ(Device Under Test)の外部、即ちＩＣテスタのデバイス・インターフェース・ボード（ロードボード）上にあるＢＯＳＴ(Built Out Self Test)というテスト手法が着目されている。
【００４０】
このＢＯＳＴのメリットとして大きいのは第一に投資削減効果である。1台1億円近いアナログ・テスタや1基数千万円もするロジック・テスタのアナログ・オプションと比較すると、ＢＯＳＴはその１／２０〜１／１００の費用で実現できる。第二に、テスト時間の短縮効果である。これは、アナログ・テスタやアナログ・オプションが通常テスト項目をシリーズに測定処理するのに対して、ＢＯＳＴでは、パラレル処理（多チャンネル同時テスト）が可能である等からである。したがって、ＢＯＳＴ手法を使用すれば、高価なICテスタを必要とせず、従来のローコストＩＣテスタやロジックＩＣテスタを使って高精度のアナログ・テストを実現できる。
【００４１】
図８は、ＢＯＳＴ手法を使ったテストシステムの全体構成を示す概要図である。図８において、本テストシステムは、ローコストＩＣテスタまたはロジックＩＣテスタ（以下、単に「ＩＣテスタ」と記す）５１と、テストヘッド５２と、当該テストヘッド５２に組み込まれるロードボード５３とによって構成されている。ただし、ハンドラーまたはプローバについては図示していない。ＩＣテスタ５１は、テスタ本体５１１と端末およびキーボード５１２とから構成されている。
【００４２】
このテストシステムにおいて、図７の試験装置２０は、ロードボード５３に内蔵されて用いられることになる。そして、当該試験装置２０における判定回路２２，２５，２６の判定結果は、データ線（図示せず）を介してＩＣテスタ５１に送られる。これら判定回路２２，２５，２６の各判定結果はＰＡＳＳ／ＦＡＩＬの情報であるため、ＩＣテスタ５１ではＰＡＳＳ／ＦＡＩＬの情報を判定だけの処理で済む。なお、ＩＣテスタ５１からは試験装置２０に対して、コントロールデータ線（図示せず）を介して判定回路２２，２５，２６の上限電圧ＶＯＨおよび下限電圧ＶＯＬの各電圧値の設定が行われる。
【００４３】
従来の測定手法（アナログ・テスタまたは、アナログ・オプション）による測定の場合（Ａ）およびＢＯＳＴ手法による測定の場合（Ｂ）のデータ処理の流れの概要を図９に示す。信号１，２の各振幅の測定および判定と、信号１，２間の位相差の測定および判定の各処理を行う場合、図９から明らかなように、従来の測定手法（Ａ）では、各処理をシリアル処理で行うためにテストに時間がかかるのに対して、ＢＯＳＴ手法（Ｂ）では、各処理をパラレル処理（多チャンネル同時テスト）が可能であり、しかもＩＣテスタ５１はＰＡＳＳ／ＦＡＩＬの情報の判定だけの処理で良いため、テスト時間の大幅な短縮が可能となる。
【００４４】
このように、ＢＯＳＴ手法を適用することにより、投資抑制やテスト時間短縮による製造スループット向上の効果が見込める。また、試験の対象としては、ＩＣに限らず、モジュール等でも可能である。さらに、ＢＯＳＴ搭載のロードボード５３は、ＩＣテスタ５１の測定性能の向上やその機能の拡張性を図る上で好適であり、外部試験補助装置として単独での外部への出荷販売もできる。
【図面の簡単な説明】
【００４５】
【図１】本発明の一実施形態に係る位相差測定装置の構成例を示すブロック図である。
【図２】２つの入力信号、その波形整形後の信号および絶対値位相差検出回路の出力電圧の各波形を示すタイミング波形図である。
【図３】２つの入力信号間の位相差が０°のとき、入力に対して位相が同じ分だけ遅れた場合、あるいは進んだ場合の積分後の出力波形を示すタイミング波形図である。
【図４】２つの入力信号間の位相差に対する絶対値位相差検出回路の出力電圧の関係を示す図である。
【図５】絶対値位相差検出回路の差分出力電圧と電圧比較回路の出力電圧の波形を示すタイミング波形図である。
【図６】２つの入力信号間の位相差に対する極性選択回路の出力電圧の関係を示す図である。
【図７】本発明による試験装置の構成例を示すブロック図である。
【図８】ＢＯＳＴ手法を使ったテストシステムの全体構成を示す概要図である。
【図９】従来の測定手法による測定の場合（Ａ）およびＢＯＳＴ手法による測定の場合（Ｂ）のデータ処理の流れの概要を示す図である。
【図１０】従来例に係る時間差電圧変換方式の位相差測定装置を示すブロック図である。
【図１１】位相比較回路の構成の一例を示すブロック図である。
【図１２】従来例に係る位相差測定装置の動作説明に供するタイミングチャートである。
【図１３】従来例に係る位相差測定装置において不確定領域が発生する様子を示す図である。
【符号の説明】
【００４６】
１１，１２…波形整形回路、１３，１４…遅延回路、１５，１６，１７…絶対値位相差検出回路、１８…電圧比較回路、１９…極性選択回路、２０…試験装置、２０Ａ…位相測定部、２０Ｂ…振幅測定部、２１…位相測定装置、２２，２５，２６…判定回路、２３，２４…実効値検波回路、３０…信号発生装置、４０…被試験体、５１…ローコストＩＣテスタまたはロジックＩＣテスタ、５２…テストヘッド、５３…ロードボード
【図１】
2005030977.tif 000003
【図２】
2005030977.tif 000004
【図３】
2005030977.tif 000005
【図４】
2005030977.tif 000006
【図５】
2005030977.tif 000007
【図６】
2005030977.tif 000008
【図７】
2005030977.tif 000009
【図８】
2005030977.tif 000010
【図９】
2005030977.tif 000011
【図１０】
2005030977.tif 000012
【図１１】
2005030977.tif 000013
【図１２】
2005030977.tif 000014
【図１３】
2005030977.tif 000015