(57)【要約】【課題】エッチングによる形状異常を防止しつつ、筒状のキャパシタを形成できる半導体装置の製造方法を提供すること。【解決手段】筒型キャパシタを有する半導体装置の製造方法であり、基板１の主面上に絶縁膜５を形成し、この絶縁膜５にキャパシタ形成用開口部６を形成する。キャパシタ形成用開口部６の底部に、第１の下部電極部１０ａを形成する。この後、少なくともキャパシタ用開口部の内周面に、第２の下部電極部１０ｂを形成し、絶縁膜５を除去する。【選択図】        図４
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【特許請求の範囲】
【請求項１】
筒型キャパシタを有する半導体装置の製造方法であって、
（ａ）基板の主面上に絶縁膜を形成する工程と、
（ｂ）前記絶縁膜を選択的にエッチングして、キャパシタ形成用開口部を形成する工程と、
（ｃ）前記キャパシタ形成用開口部を埋めるように、前記絶縁膜上に第１の下部電極用層を形成する工程と、
（ｄ）前記キャパシタ形成用開口部の底部に第１の下部電極部が残留形成される程度に、前記第１の下部電極用層をエッチングする工程と、
（ｅ）少なくとも前記キャパシタ用開口部の内周面に、第２の下部電極部を形成する工程と、
（ｆ）前記絶縁膜を除去する工程と、
を備える半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法であって、
前記工程（ｄ）において、
前記キャパシタ形成用開口部の底部に残留形成される前記第１の下部電極部の厚み寸法が、前記第１及び第２の下部電極部で構成される下部電極の高さ寸法の半分以上となるように、前記第１の下部電極用層をエッチングする、半導体装置の製造方法。
【請求項３】
請求項１又は請求項２記載の半導体装置の製造方法であって、
前記工程（ｅ）は、
（ｅ１）前記第１の下部電極部上、前記キャパシタ用形成用開口部の内周面及び前記絶縁膜の表面を覆うように、第２の下部電極用層を形成する工程と、
（ｅ２）前記キャパシタ形成用開口部内における前記第２の下部電極用層内空間を埋めるように、埋込保護膜を形成する工程と、
（ｅ３）前記第２の下部電極用層のうち少なくとも前記絶縁膜の表面領域部分をエッチングして、前記キャパシタ形成用開口部内に前記第２の下部電極部を形成する工程と、
を備え、
前記工程（ｆ）は、
（ｆ１）前記埋込保護膜を除去する工程をさらに備える、
半導体装置の製造方法。
【請求項４】
請求項１又は請求項２記載の半導体装置の製造方法であって、
前記工程（ｅ）は、
（ｅ５）前記第１の下部電極部上、前記キャパシタ用形成用開口部の内周面及び前記絶縁膜を覆うように、第２の下部電極用層を形成する工程と、
（ｅ６）前記第２の下部電極用層をエッチバックして、前記キャパシタ形成用開口部の内周面に前記第２の下部電極部を形成する工程と、
を有する半導体装置の製造方法。
【請求項５】
請求項１〜請求項４のいずれかに記載の半導体装置の製造方法であって、
前記工程（ｆ）の後に、
（ｇ）前記第１及び第２の下部電極部の表面及び前記基板の主面上に、粗面形成層を形成し、この粗面形成層の表面を粗面化する工程と、
（ｈ）前記粗面形成層をエッチバックして、前記基板の主面上における前記粗面形成層を除去する工程と、
をさらに備える、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、筒型キャパシタを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
大容量キャパシタを必要とする半導体装置では、ＬＳＩの微細化によるセル面積縮小に伴い、いかにしてキャパシタ容量を増やすかが重要な課題となっており、その解決程度によって半導体装置そのものの特性が左右される。
【０００３】
大容量化を図るため、筒型のキャパシタを備えた半導体装置があり、このような半導体装置は、例えば、次のようにして製造される。
【０００４】
まず、半導体基板上に層間絶縁膜、コンタクトホール及びコンタクトプラグを形成する。その上全面に、窒化シリコン膜を例えば１００ｎｍ堆積させてストッパー用層を形成する。
【０００５】
次に、エッチング処理を行って窒化シリコン膜を部分的に除去して、コンタクトプラグを露出させる。
【０００６】
そして、露出したコンタクトプラグを被覆するようにして窒化シリコン膜全面に、導線性不純物としてリンを含有するアモルファスシリコンを１００ｎｍ堆積させ、第１の下部電極用層を形成する。続いて、第１の下部電極用層上に酸化シリコン膜を６００ｎｍ堆積させて、シリンダコア用層を形成する。
【０００７】
次に、シリンダコア用層の表面をレジストでマスクして、シリンダコア用層及び第１の下部電極用層を選択的にエッチングし、円柱状の第１のシリンダコア層及び第１の下部電極を形成する。
【０００８】
この後、第１のシリンダコア層及び第１の下部電極の表面を被覆するように、ストッパー用層の表面全体に、導電性不純物としてリンを含有するアモルファスシリコンを１００ｎｍ堆積させ、第２の下部電極用層を形成する。
【０００９】
次に、ストッパー層が露出するまで第２の下部電極用層をエッチバックして除去し、第１の下部電極及びシリンダコア層の外周囲に第２の下部電極を形成する。
【００１０】
そして、フッ化水素酸を用いてシリンダコア層を除去する。これにより、第１の下部電極及び第２の下部電極からなる略筒状の下部電極が形成される。
【００１１】
この下部電極上にキャパシタ絶縁膜及び上部電極を形成することにより、キャパシタを有する半導体装置が製造される。
【００１２】
このような半導体装置の製造方法は、例えば、特許文献１に開示されている。
【００１３】
【特許文献１】
特開２００２−１３４７１７号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、上述のような半導体装置の製造方法では、シリンダコア用層の表面をレジストでマスクした状態で、シリンダコア用層及び第１の下部電極用層を選択的にエッチングしているため、エッチングによる形状異常が発生し易い。これは、レジストでマスクした状態で、比較的厚み寸法の大きいシリンダコア用層に加えて、一般的にレジスト選択比の小さい第１の下部電極用層をエッチングしなければいけないからである。
【００１５】
特に、下部電極の底部の厚みを大きくするために比較的厚みの大きい第１の下部電極用層を形成した場合には、上述のようなエッチングによる形状異常の問題がより生じ易い。
【００１６】
そこで、この発明の課題は、エッチングによる形状異常を防止しつつ、筒状のキャパシタを形成できる半導体装置の製造方法を提供することにある。
【００１７】
【課題を解決するための手段】
上記課題を解決すべく、本発明は、筒型キャパシタを有する半導体装置の製造方法であって、（ａ）基板の主面上に絶縁膜を形成する工程と、（ｂ）前記絶縁膜を選択的にエッチングして、キャパシタ形成用開口部を形成する工程と、（ｃ）前記キャパシタ形成用開口部を埋めるように、前記絶縁膜上に第１の下部電極用層を形成する工程と、（ｄ）前記キャパシタ形成用開口部の底部に第１の下部電極部が残留形成される程度に、前記第１の下部電極用層をエッチングする工程と、（ｅ）少なくとも前記キャパシタ用開口部の内周面に、第２の下部電極部を形成する工程と、（ｆ）前記絶縁膜を除去する工程と、を備えるものである。
【００１８】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１に係る半導体装置の製造方法について説明する。図１〜図７は円筒型のキャパシタを有する半導体装置の製造工程を示す断面図である。なお、各図は、ＤＲＡＭのメモリセルを例としているが、これに限られるものではなく、その他種々の大容量キャパシタを有する半導体装置の製造方法に適用できる。
【００１９】
まず、図１に示す工程において、シリコン基板（図示省略）の主面に、電極プラグ２と層間絶縁膜３とが形成された基板１を準備する。この電極プラグ２は、当該基板１上に形成されるキャパシタの一方電極と下層の基板とを接続し、また、層間絶縁膜３は、当該キャパシタと下層の配線或は基板とを絶縁する。
【００２０】
そして、基板１の主面上に、シリコン窒化膜等のストッパ膜４を形成し、さらにその上に、絶縁膜５をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法等によって成膜する。このストッパ膜４は、後のキャパシタ形成用開口部を形成するにあたってエッチングのストッパとなる。
【００２１】
次に、絶縁膜５の表面にレジスト材料を塗布し、塗布形成されたレジストに対して写真製版技術によってキャパシタ形成用の開口を形成する。そして、異方性ドライエッチングによってキャパシタ形成用開口部６を形成する。ここでは、２回のドライエッチングによってキャパシタ形成用開口部６を形成する。一回目のドライエッチングでは、ストッパ膜４に達するまで絶縁膜５のエッチングを行い、その後、２回目のドライエッチングでストッパ膜４のみを除去する。この後、レジストを除去する。なお、このレジストの除去は、ストッパ膜４をドライエッチングする前に行っても構わない。
【００２２】
これにより、底部に電極プラグ２が露出する有底円筒状のキャパシタ形成用開口部６が形成されることになる。
【００２３】
次に、図２に示す工程において、キャパシタ形成用開口部６を埋めるように、絶縁膜５上に、第１の下部電極用層７を形成する。第１の下部電極用層７は、例えば、多結晶ポリシリコン等、キャパシタの下部電極を形成するための材料により構成されており、ＣＶＤ法等によって成膜される。なお、キャパシタの電極用材料としては、多結晶シリコンの他、金属種を含むその他の材料を用いることができる。
【００２４】
次に、図３に示すように、第１の下部電極用層７の全体をドライエッチングする。このとき、キャパシタ形成用開口部６の底部に上記第１の下部電極用層７が残留する程度にドライエッチングを行う。このように、第１の下部電極用層７をキャパシタ形成用開口部６の底部に残留させることによって、第１の下部電極部１０ａが形成される。この第１の下部電極用層７の厚み寸法は、完成後のキャパシタの高さ寸法及び円筒部の高さ寸法に応じて決定される。
【００２５】
そして、図４に示す工程において、第１の下部電極部１０ａ上、キャパシタ形成用開口部６の内周面及び絶縁膜５の表面を覆うように、第２の下部電極用層８を形成する。第２の下部電極用層８は、上記第１の下部電極用層７と同様に、例えば、多結晶ポリシリコン等、キャパシタの下部電極を形成するための材料により構成されており、ＣＶＤ法等によって成膜される。
【００２６】
次に、図５に示す工程において、キャパシタ形成用開口部６内における第２の下部電極用層８内空間を埋めるように、埋込保護絶縁膜９を形成する。その後、ドライエッチングやＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）によって、第２の下部電極用層８の最上部（表面部）、即ち、第２の下部電極用層８のうち絶縁膜５の表面上部分及びキャパシタ形成用開口部６の開口周縁部上部分とを除去し、各キャパシタ素子間を分離させる。この際、埋込保護絶縁膜９は、ドライエッチングやＣＭＰに対する保護膜として機能する。これにより、第１の下部電極部１０ａ上及びキャパシタ形成用開口部６の内周面に有底筒状の第２の下部電極部１０ｂが形成される。
【００２７】
次に、図６に示す工程において、埋込保護絶縁膜９をウエットエッチング等によって除去し、さらに、ウエットエッチング等によって絶縁膜５を全て除去する。このウエットエッチングを行うにあたって、ストッパ膜４は、絶縁膜５に対するエッチングレートが非常に小さく、ほとんどエッチングされない。従って、ウエットエッチング量を十分に施しても、形状的に変動することがなく、絶縁膜５に対するエッチング量のばらつきも吸収することができ、ストッパ膜４を比較的平坦に露出させることができる。
【００２８】
上記工程を経ることで、第１の下部電極部１０ａと第２の下部電極部１０ｂとで構成される下部電極部１０が形成されることとなる。
【００２９】
最後に、図７に示す工程において、下部電極部１０の表面に、誘電膜１５及び上部電極部１６を形成すると、キャパシタが完成する。
【００３０】
なお、キャパシタのより大容量化を図るために、下部電極部１０の表面を凹凸状（粗面状）に形成してキャパシタ表面積を大きくするようにしてもよい。
【００３１】
例えば、図４に示す工程において、第２の下部電極用層８を形成する代りに、図８に示すように、第１の下部電極部１０ａ上、キャパシタ形成用開口部６の内周面及び絶縁膜５の表面を覆うように、例えば、多結晶シリコン等の母材層１８ａを形成すると共に、その表面に、例えば、アモルファスシリコン等、凹凸状（粗面状）に変形可能な粗面形成層１８ｂを形成する。この後、上記母材層１８ａ或は粗面形成層１８ｂを適宜反応処理して、その表面を凹凸（粗面）形状に変形させる。これにより、図９に示すように、表面が粗面化された第２の下部電極用層１８が形成される。そして、上述したように、図５以降の工程を実施する。
【００３２】
このように構成されたキャパシタでは、下部電極部１０の外周側表面のほぼ全体を電極面として利用することで電極面積を広くすることができ、大容量化が可能となる。特に、第１の下部電極部１０ａ部分は中実となっているため、該第１の下部電極部１０ａの高さ寸法を大きくすることによって、下部電極部１０の外周側表面を大面積化して大容量化を図りつつ、倒壊を生じ難い形状とすることができる。
【００３３】
ところで、このキャパシタにおいて、下部電極部１０のうち上側の円筒状部分の高さ寸法Ｙ１（図６参照）は、それが大きくなるほど、下部電極部１０が倒れて形状異常を引き起し易い。このため、形状保持が可能な程度に、円筒状部分の高さ寸法Ｙ１を一定値以下に抑える必要がある。
【００３４】
この円筒状部分の高さ寸法Ｙ１は、図３に示す工程での第１の下部電極用層７に対するエッチング量と図４に示す工程での第２の下部電極用層８の膜厚、或は、図３に示す工程での第１の下部電極用層７に対するエッチング量と図９に示す工程での第２の下部電極用層１８の膜厚を調整することによって、簡単に設定することができる。
【００３５】
また、下部電極部１０の表面積を大きくしてキャパシタの大容量化を図るためには、円筒状部分の高さ寸法Ｙ１を前記一定値以下にした状態で、下部電極部１０の高さ寸法Ｙ２（図６参照）を大きく、即ち、第１の下部電極部１０ａの厚み寸法をより大きくすればよい。
【００３６】
以上のように構成された半導体装置の製造方法によると、図３に示す工程において、第１の下部電極用層に対するエッチングを行い、この後、図６に示す工程において、絶縁膜５に対するエッチングを行っているため、従来のように、これらに対するエッチングを一括して行う場合に比べて、エッチングによる形状異常を有効に防止することができる。
【００３７】
特に、図３に示すように、第１の下部電極用層７の全体をドライエッチングすることによって、所定厚み寸法の第１の下部電極部１０ａを形成しているため、キャパシタ形成用開口部６の底部に残留形成される第１の下部電極部１０ａの厚み寸法が、第１及び第２の下部電極部１０ａ，１０ｂとで構成される下部電極部１０の高さ寸法Ｙ２の半分以上となるように設定することで、第１の下部電極用層７のエッチング量を減少させて、エッチングによる形状異常をより有効に防止することができる。
【００３８】
ちなみに、特許文献１において、同様に、第１の下部電極用層を厚くした場合には、その厚くした寸法に応じて、第１の下部電極用層のエッチング量を大きくする必要があり、従って、エッチングによる形状異常が生じ易い。このため、下部電極の高さを高くすることによる大容量化には制約がある。
【００３９】
また、本実施の形態では、第１の下部電極用層７をドライエッチングして、第１の下部電極部１０ａを残留形成しているため、その第１の下部電極部１０ａの厚み寸法が予め設定された目標値となるように比較的正確に仕上げることができる。
【００４０】
しかも、キャパシタ形成用開口部６内における第２の下部電極用層８内の空間を埋めるように、埋込保護絶縁膜９を形成しているため、第２の下部電極用層８をドライエッチング或はＣＭＰにて除去する際に、キャパシタ形成用開口部６内の底部で、第１の下部電極部１０ａや第２の下部電極用層８が除去されることがない。従って、第１及び第２の下部電極部１０ａ，１０ｂとで構成される下部電極部１０の底部厚み寸法を比較的正確に仕上げることができる。
【００４１】
実施の形態２．
以下、この発明の実施の形態２に係る半導体装置の製造方法について説明する。なお、ここでは、上記実施の形態１で説明した半導体装置の製造方法との相違点を中心に説明し、上記実施の形態１で説明したものと同様構成要素については同一符号を付して説明を省略する。また、本実施の形態で参照する各図も、ＤＲＡＭのメモリセルを例としているが、これに限られるものではない。
【００４２】
すなわち、上記実施の形態１では、埋込保護絶縁膜９を用いて第２の下部電極用層８の最上部（表面部）を除去していたが、ここでは、埋込保護絶縁膜９を用いないで第２の下部電極用層８の最上部（表面部）を除去する方法について説明する。
【００４３】
まず、上記実施の形態１における図１〜図４に示す工程と同様にして、基板１上に第１の下部電極部１０ａ及び第２の下部電極用層８を形成する。なお、ここでは、下部電極の表面を凹凸状（粗面状）にしていない場合について説明するが、上記実施の形態１と同様に下部電極の表面を凹凸状（粗面状）に形成した場合であっても同様に適用できる。
【００４４】
そして、図１０に示すように、エッチングの方向性（異方性）を利用して第２の下部電極用層８をエッチバックする。このエッチバックにより、第２の下部電極用層８の最上部（絶縁膜５上の表面部分）が除去されて素子間分離が図られると共に、キャパシタ形成用開口部６の底部上に位置する第２の下部電極用層８が部分的に除去される。また、キャパシタ形成用開口部６の内周面には第２の下部電極用層８が部分的に残留し、この残留する第２の下部電極用層８により、略筒状の第２の下部電極部２８が形成される。この第２の下部電極部２８と第１の下部電極部１０ａとで、下部電極部２０が形成される。
【００４５】
なお、第２の下部電極用層８と第１の下部電極部１０ａとは同種の材料で形成されているため、上記エッチバックを行う際に、キャパシタ形成用開口部６の底部における第１の下部電極部１０ａの上部も若干量エッチングされることとなる。このため、当該エッチバックにより除去される厚み分を考慮して第１の下部電極部１０ａを厚く形成しておく。具体的には、最終的な状態で必要とされる下部電極部２０の底部の厚み寸法に、エッチバックにより除去される厚み寸法を付加した寸法となるように、第１の下部電極部１０ａを形成しておく。
【００４６】
この後、図１１に示すように、ウエットエッチング等によって絶縁膜５を全て除去する。ここでのキャパシタの円筒状部分Ｙ１の高さ寸法も、上記実施の形態１で説明したのと同様に、キャパシタ倒れ等の形状異常を起させない程度の高さ寸法に抑えておく必要がある。
【００４７】
その後、上記実施の形態１で説明したのと同様の工程を経て、キャパシタが製造される。
【００４８】
この半導体装置の製造方法では、実施の形態１のように、埋込保護絶縁膜９を用いずに、第２の下部電極用層８の最上部（表面部）を除去して、各キャパシタ素子間を分離させることが可能である。従って、埋込保護絶縁膜９を形成及び除去する工程が不要となり、製造方法が簡略化及び容易化される。
【００４９】
実施の形態３．
以下、この発明の実施の形態３に係る半導体装置の製造方法について説明する。なお、ここでは、上記実施の形態１で説明した半導体装置の製造方法との相違点を中心に説明し、上記実施の形態１で説明したものと同様構成要素については同一符号を付して説明を省略する。また、本実施の形態で参照する各図も、ＤＲＡＭのメモリセルを例としているが、これに限られるものではない。
【００５０】
すなわち、上記実施の形態１では、キャパシタの円筒状部分の内周面のみを凹凸状（粗面状）に形成していたが、ここでは、キャパシタの円筒状部分内周面及びキャパシタの外周面を凹凸状（粗面状）に形成する方法について説明する。
【００５１】
まず、上記実施の形態１における図１〜図６に示す工程と同様にして、下部電極部１０を形成する。ここでの下部電極部１０は、実施の形態１で説明した図８の母材層１８ａと同じ役割を持っている。
【００５２】
次に、図１２に示すように、凹凸状（粗面状）に変形させるための材料、例えば、アモルファスシリコンをＣＶＤ法等によって成膜し、第１及び第２の下部電極部１０ａ，１０ｂで構成される下部電極部１０の表面及び基板１の主面上に、粗面形成層３２を形成する。
【００５３】
そして、図１３に示すように、下部電極部１０或は粗面形成層３２を適宜反応処理して、その表面を凹凸（粗面）形状に変形させる。これにより、表面が凹凸化（粗面化）された下部電極部３０を形成する。
【００５４】
次に、図１４に示すように、エッチングの方向性（異方性）を利用して粗面化された粗面形成層３２の全面をエッチバックし、ストッパ膜４の表面上に残存している凹凸状（粗面状）の導電物である粗面形成層３２を除去し、各キャパシタ素子間を分離する。
【００５５】
なお、この際、キャパシタのキャパシタ形成用開口部６内空間の底面における下部電極部３０部分も除去されることとなる。このため、当該除去される部分を予め考慮して、キャパシタの底部の厚みを大きく形成しておく。
【００５６】
この後、上記実施の形態１で説明したのと同様の工程を経て、キャパシタが製造される。
【００５７】
この半導体装置の製造方法では、下部電極部３０の円筒状部分内周面及びキャパシタの外周面を凹凸状（粗面状）に形成しているため、下部電極部３０の表面積、即ち、電極面積を大きくすることができ、キャパシタの大容量化が可能となる。
【００５８】
【発明の効果】
この発明は以上説明したように、絶縁膜と第１の下部電極用層とを別々にエッチング等で除去しているため、エッチングによる形状異常を防止することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係る半導体装置の製造工程を説明する断面図である。
【図２】この発明の実施の形態１に係る半導体装置の製造工程を説明する断面図である。
【図３】この発明の実施の形態１に係る半導体装置の製造工程を説明する断面図である。
【図４】この発明の実施の形態１に係る半導体装置の製造工程を説明する断面図である。
【図５】この発明の実施の形態１に係る半導体装置の製造工程を説明する断面図である。
【図６】この発明の実施の形態１に係る半導体装置の製造工程を説明する断面図である。
【図７】この発明の実施の形態１に係る半導体装置の製造工程を説明する断面図である。
【図８】この発明の実施の形態１の変形例に係る半導体装置の製造工程を説明する断面図である。
【図９】この発明の実施の形態１の変形例に係る半導体装置の製造工程を説明する断面図である。
【図１０】この発明の実施の形態２に係る半導体装置の製造工程を説明する断面図である。
【図１１】この発明の実施の形態２に係る半導体装置の製造工程を説明する断面図である。
【図１２】この発明の実施の形態３に係る半導体装置の製造工程を説明する断面図である。
【図１３】この発明の実施の形態３に係る半導体装置の製造工程を説明する断面図である。
【図１４】この発明の実施の形態３に係る半導体装置の製造工程を説明する断面図である。
【符号の説明】
１  基板、５  層間絶縁膜、６  キャパシタ形成用開口部、７  第１の下部電極用層、８  下部電極用層、９  埋込保護絶縁膜、１０  下部電極部、１０ａ  第１の下部電極部、１０ｂ  第２の下部電極部、１８  第２の下部電極用層、１８ａ  母材層、１８ｂ  粗面形成層、２０  下部電極部、２８  第２の下部電極用層、３０  下部電極部、３２  粗面形成層。
【図１】
2005038886.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
2005038886.tif 000007
【図６】
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【図７】
2005038886.tif 000009
【図８】
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【図９】
2005038886.tif 000011
【図１０】
2005038886.tif 000012
【図１１】
2005038886.tif 000013
【図１２】
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【図１３】
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【図１４】
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