(57)【要約】    【課題】    パワーＭＯＳ電界効果トランジスタ等のアバランシェ動作時の電流経路をゲート電極近傍ではないものとして、アバランシェ動作による電気的特性の変動を防止することができる半導体装置及びその製造方法を提供する。    【解決手段】    格子状に配置されたゲート電極１に囲まれた各セル３にアバランシェ動作用の導電膜３４が形成されている。各セル３の中央に、底部が高濃度Ｎ＋領域１０に位置する溝３２が形成され、溝３２の内面にアバランシェ動作用ゲート酸化膜３３が形成され、溝３２内にポリシリコン等からなるアバランシェ動作用導電膜３４が埋め込まれている。    【選択図】    図２
2005191287.tif 000002
【特許請求の範囲】
【請求項１】
高濃度第１導電型層とその上の低濃度第１導電型層をもつ第１導電型基板と、この低濃度第１導電型層上に形成された第２導電型層と、この第２導電型層の上に形成された第１導電型半導体層と、この第１導電型半導体層の表面から底部が前記低濃度第１導電型層に位置するように形成された第１溝と、この第１溝の内面に形成された制御電極用絶縁膜と、前記第１溝内に埋め込まれた制御電極と、前記第１導電型半導体層の表面から前記第１溝より深く形成された第２溝と、この第２溝内に第１絶縁膜を介して埋め込まれた導電膜と、前記制御電極の上面を覆うように平面視で格子状に形成された第２絶縁膜と、前記第１導電型半導体層及び前記導電膜に電気的に接続されるように前記基板上に形成された第１電極とを有することを特徴とする半導体装置。
【請求項２】
前記制御電極はゲート電極であり、前記制御電極用絶縁膜はゲート絶縁膜であり、前記第１導電型半導体層は第１導電型ソース領域であり、前記第１電極はソース電極であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１溝は平面視で格子状に形成され、前記第２溝は前記第１溝に囲まれた各セルの中央に形成されていて、前記導電膜は前記制御電極に囲まれた各セルの中央に形成されていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記第２溝は、前記第１導電型半導体層の表面から底部が前記高濃度第１導電型層に位置するように形成されていることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
前記第２絶縁膜及び前記基板上に形成されたバリアメタル層を有し、前記第１電極は前記バリアメタル層上に形成されていて、前記第１電極と前記第１導電型半導体層及び前記導電膜とは前記バリアメタルを介して電気的に接続されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
【請求項６】
請求項１に記載の半導体装置の製造方法において、高濃度第１導電型層とその上の低濃度第１導電型層をもつ第１導電型シリコン基板の表面に、第２導電型層及び第２導電型層上の第１導電型半導体層を形成する工程と、前記第１導電型半導体層上に窒化膜を形成する工程と、この窒化膜上にレジストを形成した後フォトリソグラフィによりパターニングして前記レジストに前記第１溝及び第２溝用の孔を形成する工程と、前記レジストをマスクとして前記窒化膜をパターニングし前記窒化膜に前記第１溝及び第２溝用の孔を形成する工程と、窒化膜の前記第１溝用の孔を第２のレジストにより選択的に埋める工程と、前記第２のレジストをマスクとして異方性エッチングして前記基板の表面に第３の溝を形成する工程と、前記第２のレジストを除去した後前記窒化膜をマスクとして異方性エッチングして前記基板の表面の前記第３の溝を更に深くエッチングして前記第１溝より深い前記第２溝を形成すると共に底部が前記低濃度第１導電型層に位置する前記第１溝を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記第１溝及び第２溝の内面に、夫々前記制御電極用絶縁膜及び前記第１絶縁膜を形成する工程と、前記第１溝及び第２溝内にポリシリコン膜を埋め込んで、前記制御電極及び前記導電膜を形成する工程とを有することを特徴とする請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アバランシェ動作時の電流経路を備えたパワーＭＯＳ電界効果トランジスタ等の半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来のパワーＭＯＳ（ＭＯＳ：Metal Oxide Semiconductor）電界効果トランジスタは、等価回路では１つのトランジスタであるが、実際の製品は、１つのチップの中に数万個の単体のトランジスタが並列配置されている。このパワーＭＯＳ電界効果トランジスタでは、例えば、ドレインとなるＮ＋基板に３０Ｖの電位をかけ、ゲート電極に１〜２Ｖの電位をかけることにより、前記ゲート電極に面したＰ−層からなるチャンネル部に反転層が形成され、電流が前記ドレインから前記チャネル部に接するソースに流れることによって、トランジスタがオン状態となる。ドレイン（基板）へ印加される電圧は通常２０〜１００Ｖ、流れる電流は通常１〜１０Ａである。従って、このパワーＭＯＳ電界効果トランジスタは、大電流による高速スイッチングが可能なので、スイチングレギュレータ制御及びモータ制御等に利用されている。
【０００３】
図５は従来のパワーＭＯＳ電界効果トランジスタの６セル分を示す平面図、図６及び図７は図５のＢ−Ｂ線による断面図である。なお、図５において、説明の便宜上、バリアメタル１１及びソース電極１２は図示を省略している。底部に高濃度Ｎ＋領域１０を有するＮ−型シリコン基板のＮ−領域９上に、Ｐ−ベース８が形成されており、更に、このＰ−ベース８の上に、ソース領域となるＮ＋拡散層４が形成されている。高濃度Ｎ＋領域１０はドレイン電極１３となる。このシリコン基板表面には、各セル３の中心に、Ｐ＋ベース５が形成されており、このＰ＋ベース５を取り囲むようにして、ゲート電極１が平面視で格子状に形成されている。即ち、基板表面には、格子状に、断面Ｕ字形の溝６が形成されており、この溝６の内面にはゲート酸化膜７が形成され、更に溝６内にポリシリコンを埋込むことにより、ゲート電極１が形成されている。このゲート電極１上には、溝６の幅より若干広い幅を有する絶縁膜２が同様に格子状に形成されており、更に、この絶縁膜２及び基板上には、バリアメタル１１が一面に形成され、バリアメタル１１上にアルミニウム膜からなるソース電極１２が形成されている。この絶縁膜２によって、ゲート電極１はバリアメタル１１及びソース電極１２から電気的に絶縁されている。Ｎ＋ソース拡散層４の上面はバリアメタル１１を介してソース電極１２に電気的に接続されており、更に、Ｐ＋ベース５もソース電極１２に接続されている。これにより、ゲート電極１，ソース電極１２及びドレイン電極１３を共通にする複数セルのパワーＭＯＳ電界効果トランジスタが構成される。なお、Ｐ＋ベース５はＰ−ベース８に接触していていると共に、バリアメタル１１を介してソース電極１２に接触してソース電極１２のコンタクトとなるものであり、Ｐ−ベース８に大電流を流せるようにするものである。
【０００４】
次に、この従来のパワーＭＯＳ電界効果トランジスタの動作について説明する。例えば、ドレイン電極１３に３０Ｖの電位をかけ、ゲートポリシリコン電極１に１〜２Ｖの電位を印加することにより、Ｐ−ベース８の溝６に面した領域に反転層が形成され、チャネルが形成される。これにより、電流がドレイン電極１３からソース電極１２に流れることによって、トランジスタがオン状態となる。
【０００５】
しかしながら、このパワーＭＯＳ電界効果トランジスタに急激な負荷の変動（例えば、モータの急停止）があった場合に、パワーＭＯＳ電界効果トランジスタがアバランシェ動作することにより、トランジスタの電気的特性が変動するという問題点がある。
【０００６】
従来のパワーＭＯＳ電界効果トランジスタがアバランシェ動作を行ったときの電流は、図７に示すように、断面Ｕ字状の溝６の底部に集中する電界の影響で、溝６近傍の経路１４を通ってシリコン基板内を流れる。この電流の経路１４は電流経路の一例である。このように、溝６近傍の経路１４をとおってシリコン基板内にアバランシェ電流が流れたときには、熱電子が発生し、ゲート酸化膜７内に補足される。そして、ゲート酸化膜７内に補足された熱電子は、ゲート酸化膜７内の電界強度分布を変動させ、トランジスタの電気的特性を所望の値から変動させてしまうという欠点がある。
【０００７】
また、特開平３−１５５６７９号公報（特許文献１）には、アバランシェ降伏による素子の破壊を防止するために、複数のトランジスタの領域の外周を囲むように、最外周のＰ＋拡散層領域１８ａ内にトレンチ２７を形成し、トレンチ２７にソース電極２６を埋め込んだ縦型ＭＯＳトランジスタが開示されている。
【０００８】
図８（ａ）はこの特許文献１に記載された縦型ＭＯＳトランジスタを示す断面図、図８（ｂ）はトレンチ２７の部分を拡大して示す断面図、図８（ｃ）は平面図である。図中、符号１５はシリコン半導体基板、１６はＮ＋型半導体層、１７はＮ−型半導体層、１８はＰ型拡散領域、１９はガードリング、２０はＮ＋型チャネルストッパ、２１はフィールド電極、２２はソース領域、２３はチャネル部、２４はゲート絶縁膜、２５はゲート電極、２６はソース電極である。この図８に示すように、最外周のＰ＋拡散層領域１８ａに、ＭＯＳセル能動領域を囲むように、ソース領域２２より深くトレンチ２７を形成し、このトレンチ１７内にソース電極２６の材料を埋め込んでいる。これにより、トレンチ２７とソース電極２６により、アバランシェ降伏電流を積極的に流出させることができると記載されている。
【０００９】
【特許文献１】特開平３−１５５６７９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、この図８の方法を、図５乃至７に示す従来のパワーＭＯＳ電界効果トランジスタに適用しても、図８のトレンチ２７はＰ＋拡散層領域１８内にあり、図５乃至７でいえば、その底部はＰ−ベース８内に止まる。よって、図５乃至７のゲート電極１用の溝６の底部がＮ−領域９まで達していることから、ゲート電極１の底部の方が図８で開示されたトレンチ２７よりも、ドレイン電極１３又はＮ＋領域１０に近い。また、図８のトレンチ２７は、多くのトランジスタの領域の外周を囲むようにしか配置されない。これらの理由から、図８に示すトレンチ２７を図５乃至７に適用しても、アバランシェ動作時の電流はトレンチ２７には流れず、図７の電流のように、溝６近傍の経路１４をとおって流れることになる。このため、アバランシェ動作時に溝６の近傍を流れる電流により発生する熱電子が溝６内のゲート酸化膜７に補足され、図６のパワーＭＯＳ電界効果トランジスタの電気的特性を変動させてしまう。このため、特許文献１に開示された技術では、前述のゲート電極１が溝６内に形成されたタイプのパワーＭＯＳ電界効果トランジスタにおけるアバランシェ動作時の電気的特性の変動を防止することができないという欠点がある。
【００１１】
本発明はかかる問題点に鑑みたものであって、パワーＭＯＳ電界効果トランジスタ等の半導体装置のアバランシェ動作時の電流経路を制御電極（ゲート電極）近傍ではないものとして、アバランシェ動作等による電気的特性の変動を防止することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係る半導体装置は、高濃度第１導電型層とその上の低濃度第１導電型層をもつ第１導電型基板と、この低濃度第１導電型層上に形成された第２導電型層と、この第２導電型層の上に形成された第１導電型半導体層と、この第１導電型半導体層の表面から底部が前記低濃度第１導電型層に位置するように形成された第１溝と、この第１溝の内面に形成された制御電極用絶縁膜と、前記第１溝内に埋め込まれた制御電極と、前記第１導電型半導体層の表面から前記第１溝より深く形成された第２溝と、この第２溝内に第１絶縁膜を介して埋め込まれた導電膜と、前記制御電極の上面を覆うように平面視で格子状に形成された第２絶縁膜と、前記第１導電型半導体層及び前記導電膜に電気的に接続されるように前記基板上に形成された第１電極とを有することを特徴とする。
【００１３】
この場合に、例えば、前記制御電極はゲート電極であり、前記制御電極用絶縁膜はゲート絶縁膜であり、前記第１導電型半導体層は第１導電型ソース領域であり、前記第１電極はソース電極である。
【００１４】
この半導体装置において、前記第１溝は平面視で格子状に形成され、前記第２溝は前記第１溝に囲まれた各セルの中央に形成されていて、前記導電膜は前記制御電極（ゲート電極）に囲まれた各セルの中央に形成されていることが好ましい。前記第２溝は、例えば、底部が前記高濃度第１導電型層に位置するように形成されている。
【００１５】
また、この半導体装置は、前記第２絶縁膜及び前記基板上に形成されたバリアメタル層を有し、前記ソース電極は前記バリアメタル層上に形成されていて、前記第１電極と前記第１導電型半導体層（ソース領域）及び前記導電膜とは前記バリアメタルを介して電気的に接続されていることが好ましい。
【００１６】
本発明に係る半導体装置の製造方法は、高濃度第１導電型層とその上の低濃度第１導電型層をもつ第１導電型シリコン基板の表面に、第２導電型層及び第２導電型層上の第１導電型半導体層を形成する工程と、前記第１導電型半導体層上に窒化膜を形成する工程と、この窒化膜上にレジストを形成した後フォトリソグラフィによりパターニングして前記レジストに前記第１溝及び第２溝用の孔を形成する工程と、前記レジストをマスクとして前記窒化膜をパターニングし前記窒化膜に前記第１溝及び第２溝用の孔を形成する工程と、窒化膜の前記第１溝用の孔を第２のレジストにより選択的に埋める工程と、前記第２のレジストをマスクとして異方性エッチングして前記基板の表面に第３の溝を形成する工程と、前記第２のレジストを除去した後前記窒化膜をマスクとして異方性エッチングして前記基板の表面の前記第３の溝を更に深くエッチングして前記第１溝より深い前記第２溝を形成すると共に底部が前記低濃度第１導電型層に位置する前記第１溝を形成する工程と、を有することを特徴とする。
【００１７】
この半導体装置の製造方法において、前記第１溝及び第２溝の内面に、夫々前記制御電極用絶縁膜及び前記第１絶縁膜を形成する工程と、前記第１溝及び第２溝内にポリシリコン膜を埋め込んで、前記制御電極及び前記導電膜を形成する工程とを有することが好ましい。
【発明の効果】
【００１８】
本発明によれば、制御（ゲート）電極と、高濃度第１導電型層（ドレイン）と、第１導電型半導体層（ソース領域）とからなる半導体装置（パワーＭＯＳ電界効果トランジスタ）において、底部が高濃度第１導電型層内に位置する第２溝内に第１絶縁膜を介して導電膜が埋め込まれているので、アバランシェ動作時には、電流がドレインから第２溝内の導電膜の近傍をとおって第１導電型半導体層（ソース）に流れるので、制御電極（ゲート電極）の近傍をとおらないため、熱電子が制御電極用絶縁膜（ゲート絶縁膜）に補足されることがない。このため、本発明によれば、制御電極用（ゲート）絶縁膜内の電界強度分布を変動させて、トランジスタの電気的特性を変動させてしまうことがない。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について添付の図面を参照して具体的に説明する。図１は本発明の実施の形態におけるパワーＭＯＳ電界効果トランジスタの６セル部分を抽出して示す平面図、図２及び図３は図１のＡ−Ａ線による断面図である。なお、図１において、説明の便宜上、バリアメタル１１及びソース電極１２は図示を省略している。
【００２０】
従来のパワーＭＯＳ電界効果トランジスタと同様に、底部に高濃度Ｎ＋領域１０を有するＮ−型シリコン基板のＮ−領域９上に、Ｐ−ベース８が形成されており、更に、このＰ−ベース８の上に、ソース領域となるＮ＋拡散層４が形成されている。高濃度Ｎ＋領域１０はドレイン電極１３となる。このシリコン基板表面には、ゲート電極１が平面視で格子状に形成されている。即ち、基板表面には、格子状に、断面Ｕ字形の溝６が形成されており、この溝６の内面にはゲート酸化膜７が形成され、更に溝６内にポリシリコンを埋込むことにより、ゲート電極１が形成されている。このゲート電極１上には、溝６の幅より若干広い幅を有する絶縁膜２が同様に格子状に形成されており、更に、この絶縁膜２及び基板上には、バリアメタル１１が一面に形成され、バリアメタル１１上にアルミニウム膜からなるソース電極１２が形成されている。この絶縁膜２によって、ゲート電極１はバリアメタル１１及びソース電極１２から電気的に絶縁されている。また、Ｐ＋ベース５がＰ−ベース８に接触するように各セル３の中央に形成されており、このＰ＋ベース５はバリアメタル１１を介してソース電極１２に接続されている。Ｐ＋ベース５はソース電極１２のコンタクトとなり、Ｐ−ベース８に大電流を流すためのものである。
【００２１】
本実施形態においては、格子状に配置されたゲート電極１に囲まれた各セル３にアバランシェ動作用の導電膜３４が形成されている。即ち、各セル３の中央に、底部が高濃度Ｎ＋領域１０に位置する溝（第２の溝）３２が形成されている。そして、この溝３２の内面に第１絶縁膜としてのアバランシェ動作用酸化膜３３が形成されており、溝３２内にポリシリコン等からなるアバランシェ動作用導電膜３４が埋め込まれている。なお、本実施形態においては、この導電膜３４は平面視でほぼ矩形であるが、この矩形に限らず、円形等、種々の平面形状にすることができる。
【００２２】
Ｎ＋ソース拡散層４の上面及びＰ＋ベース５はバリアメタル１１を介してソース電極１２に電気的に接続されており、更に、導電膜３４もバリアメタル１１を介してソース電極１２に接続されている。これにより、ゲート電極１，ソース電極１２及びドレイン電極１３を共通にする複数セルのパワーＭＯＳ電界効果トランジスタが構成される。
【００２３】
次に、上述の如く構成された本実施形態のパワーＭＯＳ電界効果トランジスタの動作について説明する。先ず、ドレインとしてのＮ＋領域１０に３０Ｖの電位をかけ、ポリシリコンゲート電極１に１乃至２Ｖの電位を印加すると、各セル３において、電界効果により、ゲート酸化膜７に面したＰ−ベース層８の表面部分に電子が引き付けられて反転層（Ｎ型半導体のチャネル領域）が生じる。Ｎ＋領域１０（ドレイン）及びＮ＋ソース拡散層４（ソース）は電子密度が大きいので、前記反転層が形成されると、ソース及びドレイン間を電子が移動し、電流がドレイン電極１３からソース電極１２に流れてトランジスタがオンになる。
【００２４】
このパワーＭＯＳ電界効果トランジスタにおいて、急激な負荷の変動が生じた場合には、アバランシェ電流は、図３に示すように、ゲート電極用の溝６の近傍ではなく、セル３の中央部にあるアバランシェ動作用溝３２の近傍の経路３５を流れる。この経路３５を流れるアバランシェ電流によって、アバランシェ動作用溝３２近傍のシリコン基板内に発生した熱電子は、アバランシェ動作用酸化膜３３に補足され、溝６内のゲート酸化膜７に補足されることはない。従って、パワーＭＯＳ電界効果トランジスタのゲート酸化膜７内の電界強度分布が変動することはなく、パワーＭＯＳ電界効果トランジスタの電気的特性が所望の値から変動することはない。
【００２５】
次に、図１乃至３に示す本発明の実施形態のパワーＭＯＳ電界効果トランジスタの製造方法について、図４（ａ）乃至（ｅ）を参照して説明する。Ｎ−シリコン基板４０の裏面に、図２及び３に示す高濃度Ｎ＋領域１０を形成し、Ｎ−シリコン基板４０の表面にＰ−ベース９及びＮ＋ソース拡散層４を形成する。その後、図４（ａ）に示すように、Ｎ−シリコン基板４０の表面上に、マスクとなる窒化膜３９を形成し、この窒化膜３９上に熱酸化膜３８を形成し、更に、この熱酸化膜３８上に化学気相成長により酸化膜３７を形成する。次いで、レジスト３６を形成し、このレジスト３６をフォトリソグラフィによりパターニングして、レジスト３６にゲート電極用の溝６及びアバランシェ動作用溝３２を形成するための孔を形成する。
【００２６】
次いで、図４（ｂ）に示すように、レジスト３６をマスクとして、酸化膜３７、熱酸化膜３８及び窒化膜３９をエッチングする。その後、図４（ｃ）に示すように、酸化膜３７、熱酸化膜３８及び窒化膜３９におけるゲート電極形成用溝６を形成するための孔をレジスト３６により埋め、各セルの中央の孔のみを開口させる。
【００２７】
その後、異方性プラズマエッチングすることにより、図４（ｄ）に示すように、各セルの中央に溝（第３の溝）を形成した後、マスク３６を除去する。次いで、図４（ｅ）に示すように、異方性プラズマエッチングを追加して、各セルの中央の溝を更に掘り進み、ゲート電極用の溝を新たに形成する。これにより、各セルの中央に底部が高濃度Ｎ＋領域１０に位置する溝３２を形成すると共に、格子状の位置に底部が低濃度Ｎ−領域９に位置するゲート電極用の溝６を形成する。
【００２８】
その後、各溝６，３２の内面に夫々ゲート酸化膜７及びアバランシェ動作用酸化膜３３を形成し、更に、各溝６，３２にポリシリコン膜を埋め込んでゲート電極１及びアバランシェ動作用導電膜３４を形成する。その後、絶縁膜２とバリアメタル１１とソース電極１２（アルミニウム電極）とを形成することにより、パワーＭＯＳ電界効果トランジスタが完成する。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施形態に係るパワーＭＯＳ電界効果トランジスタの６セル分を示す平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】同じく図１のＡ−Ａ線に沿った断面図であって、アバランシェ動作時の電流経路を示した図である。
【図４】（ａ）乃至（ｅ）は本発明の実施形態に係るパワーＭＯＳ電界効果トランジスタの製造方法を工程順に示す断面図である。
【図５】従来のパワーＭＯＳ電界効果トランジスタの６セル分を示す平面図である。
【図６】図５のＢ−Ｂ線に沿った断面図である。
【図７】同じく図５のＢ−Ｂ線に沿った断面図であって、アバランシェ動作時の電流経路を示した図である。
【図８】（ａ）、（ｂ）、（ｃ）は、特許文献１に記載された縦型ＭＯＳトランジスタの断面図、拡大断面図及び平面図である。
【符号の説明】
【００３０】
１：ゲート電極
２：絶縁膜
３：セル
４：Ｎ＋ソース拡散層
５：Ｐ＋ベース
６：溝
７：ゲート酸化膜
８：Ｐ−ベース層
９：Ｎ−領域
１０：Ｎ＋領域
１１：バリアメタル
１２：ソース電極
１３：ドレイン電極
２３，３５：電流経路
３２：アバランシェ動作用溝
３３：アバランシェ動作用酸化膜
３４：アバランシェ動作用導電膜
３６：レジスト
３７：化学気相成長酸化膜
３８：熱酸化膜
３９：マスク窒化膜
４０：シリコン基板
【図１】
2005191287.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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