(57)【要約】【課題】入力信号が中断又は変更されても、テストを中断させずに完了させることができるテスト回路、テスト方法、及びテスト回路を含む半導体集積回路装置を提供する。【解決手段】ＢＩＳＴ回路１は、リセットが指示されるまで書込まれたデータを保持し続ける制御レジスタ１２と、テストモードを選択するための信号ｔｍｓ，ｔｄｉが入力され、クロックｔｃｋに同期して制御レジスタ１２に信号ｔｍｓ，ｔｄｉに基づくデータｃｔｒｌを書込むＴＡＰコントローラ１１と、制御レジスタ１２に保持されているデータｃｔｒｌに基づくテストパターンを生成し、外部クロックｅｘｃｋに同期してＳＤＲＡＭ５０に対して出力するパターン生成回路２０と、外部クロックｅｘｃｋに同期してＳＤＲＡＭ５０から出力されたデータｄｏｕｔが入力され、ＳＤＲＡＭ５０の性能の評価を行うデータ比較器３０と、外部クロックｅｘｃｋに同期して動作する出力制御回路４０を有する。【選択図】        図２
2005332555.tif 000002
【特許請求の範囲】
【請求項１】
リセット信号によってリセットが指示されてデータがクリアされた後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで前記書込まれたデータを保持し続けるレジスタ回路と、
被テスト回路のテストに用いられるテストモードを選択するための信号が入力され、第１のクロックに同期して前記レジスタ回路に前記テストモードを選択するための信号に基づくデータを書込む第１の回路と、
前記レジスタ回路に保持されているデータに基づくテストパターンを生成し、第２のクロックに同期して前記被テスト回路に対して前記テストパターンに基づくデータを出力する第２の回路と、
前記第２のクロックに同期して前記被テスト回路から出力されたデータが入力され、前記テストパターン及び前記被テスト回路から出力されたデータに基づいて前記被テスト回路の性能の評価を行う第３の回路と
を有することを特徴とするテスト回路。
【請求項２】
前記第３の回路による前記評価の結果を、前記第２のクロックに同期して外部に出力する第４の回路をさらに有することを特徴とする請求項１に記載のテスト回路。
【請求項３】
前記第３の回路による前記評価が、前記テストパターンと前記被テスト回路から出力されたデータとの一致又は不一致の判定に基づいて行われることを特徴とする請求項１又は２のいずれかに記載のテスト回路。
【請求項４】
前記第１のクロックは、前記第１の回路の外部から前記第１の回路に入力されたクロックであり、
前記第２のクロックは、前記第２及び第３の回路の外部から前記第２及び第３の回路に入力されたクロックである
ことを特徴とする請求項１から３までのいずれかに記載のテスト回路。
【請求項５】
前記第２のクロックを生成するオシレータをさらに有することを特徴とする請求項１から３までのいずれかに記載のテスト回路。
【請求項６】
前記第２のクロックが、前記被テスト回路の実動作周波数に等しい周波数を持つことを特徴とする請求項１から５までのいずれかに記載のテスト回路。
【請求項７】
半導体基板に形成された請求項１から６までのいずれかに記載のテスト回路と、
前記半導体基板に形成されたロジック回路と、
前記半導体基板に形成され、前記テスト回路の前記第１の回路と前記ロジック回路の両方に接続された第１の共通配線と、
前記半導体基板に形成され、前記第１の共通配線に接続された第１の共通端子と
を有することを特徴とする半導体集積回路装置。
【請求項８】
前記第１の共通端子に、前記第１のクロック又は前記ロジック回路の動作タイミングを与える第３のクロックが入力されることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記第１の共通端子に、前記テストモードを選択するための信号又は前記ロジック回路を動作させるためのデータが入力されることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１０】
前記半導体基板に形成され、前記テスト回路の前記第１の回路と前記ロジック回路の両方に接続された第２の共通配線と、
前記半導体基板に形成され、前記第２の共通配線に接続された第２の共通端子と
をさらに有し、
前記第２の共通端子に、前記テスト回路から出力された信号又は前記ロジック回路から出力された信号が入力される
ことを特徴とする請求項８に記載の半導体集積回路装置。
【請求項１１】
リセット信号によってリセットが指示されてデータがクリアされた後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで前記書込まれたデータを保持し続けるレジスタ回路を含むテスト回路を用いるテスト方法であって、
被テスト回路のテストに用いられるテストモードを選択するための信号が前記テスト回路に入力され、第１のクロックに同期して、前記レジスタ回路に前記テストモードを選択するための信号に基づくデータを書込むステップと、
前記レジスタ回路に保持されているデータに基づくテストパターンを生成し、第２のクロックに同期して前記被テスト回路に対して前記テストパターンに基づくデータを出力するステップと、
前記第２のクロックに同期して前記被テスト回路から出力されたデータが前記テスト回路に入力され、前記テストパターン及び前記被テスト回路から出力されたデータに基づいて前記被テスト回路の性能の評価を行うステップと
を有することを特徴とするテスト方法。
【請求項１２】
前記被テスト回路の評価を行うステップにおける評価結果を、前記第２のクロックに同期して外部に出力するステップをさらに有することを特徴とする請求項１１に記載のテスト方法。
【請求項１３】
前記被テスト回路の評価を行うステップにおける前記評価が、前記テストパターンと前記被テスト回路から出力されたデータとの一致又は不一致の判定に基づいて行われることを特徴とする請求項１１又は１２のいずれかに記載のテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高速半導体メモリ等の被テスト回路のテストを行う内蔵自己テスト（Ｂｕｉｌｔ−Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ（ＢＩＳＴ））回路のようなテスト回路、被テスト回路のテスト方法、及び、同じ半導体基板にテスト回路とロジック回路（例えば、ＣＰＵ）を備えた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
半導体メモリ等の半導体集積回路の性能をテストするテスト回路が種々提案されている。例えば、特許文献１には、同期型ダイナミック・ランダム・アクセス・メモリ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ（ＳＤＲＡＭ））をテストするＢＩＳＴ回路が提案されている。このＢＩＳＴ回路は、例えば、ＪＴＡＧ規格に準拠した標準シリアルインタフェース信号であるテスト用入力パターン（テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉ）を受け取り、テストモード信号ｔｍｓ及びテストデータ入力信号ｔｄｉに基づき決定されたテストモード選択結果ｃｔｒｌに応じた内容のテストパターンを生成し、生成されたテストパターンを用いたテストを被テスト回路であるＳＤＲＡＭに対して行う。
【０００３】
【特許文献１】特開２００４−９３４２１号公報（段落００３４−００６３、図１、図２、図４）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上記した従来のＢＩＳＴ回路は、テスト用入力パターン（テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉ）が与えられている期間にＳＤＲＡＭに対するテストを行うように構成されている。このため、ＳＤＲＡＭのテストの途中で、テスト用入力パターンの入力が中断したり、又は、変更されたりした場合に、所定のテストが中断したり、又は、所定のテストを行うことができないことがある。
【０００５】
本発明の目的は、テストの途中でテスト用入力パターンの入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができるテスト回路及びテスト方法を提供することである。
【０００６】
また、本発明の他の目的は、上記テスト回路を用いることによってレイアウト面積の削減及びテスト時間を短縮することができる半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００７】
本発明のテスト回路は、リセット信号によってリセットが指示されてデータがクリアされた後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで前記書込まれたデータを保持し続けるレジスタ回路と、被テスト回路のテストに用いられるテストモードを選択するための信号が入力され、第１のクロックに同期して前記レジスタ回路に前記テストモードを選択するための信号に基づくデータを書込む第１の回路と、前記レジスタ回路に保持されているデータに基づくテストパターンを生成し、第２のクロックに同期して前記被テスト回路に対して前記テストパターンに基づくデータを出力する第２の回路と、前記第２のクロックに同期して前記被テスト回路から出力されたデータが入力され、前記テストパターン及び前記被テスト回路から出力されたデータに基づいて前記被テスト回路の性能の評価を行う第３の回路とを有するものである。
【０００８】
また、本発明の半導体集積回路装置は、半導体基板に形成された前記テスト回路と、
前記半導体基板に形成されたロジック回路と、前記半導体基板に形成され、前記テスト回路の前記第１の回路と前記ロジック回路の両方に接続された第１の共通配線と、前記半導体基板に形成され、前記第１の共通配線に接続された第１の共通端子とを有するものである。
【０００９】
また、本発明のテスト方法は、リセット信号によってリセットが指示されてデータがクリアされた後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで前記書込まれたデータを保持し続けるレジスタ回路を含むテスト回路を用いるテスト方法であって、被テスト回路のテストに用いられるテストモードを選択するための信号が前記テスト回路に入力され、第１のクロックに同期して、前記レジスタ回路に前記テストモードを選択するための信号に基づくデータを書込むステップと、前記レジスタ回路に保持されているデータに基づくテストパターンを生成し、第２のクロックに同期して前記被テスト回路に対して前記テストパターンに基づくデータを出力するステップと、前記第２のクロックに同期して前記被テスト回路から出力されたデータが前記テスト回路に入力され、前記テストパターン及び前記被テスト回路から出力されたデータに基づいて前記被テスト回路の性能の評価を行うステップとを有するものである。
【発明の効果】
【００１０】
本発明のテスト回路又はテスト方法においては、リセット信号によってリセットが指示された後にデータが書込まれ、次のリセット信号によってリセットが指示されるまで書込まれたデータを保持し続けるレジスタ回路を用いる。このレジスタ回路は、リセット信号によってリセットが指示されるまで書込まれたデータを保持し続けるので、レジスタ回路への入力データが変更されても、リセット信号によってリセットが指示されない限り、レジスタ回路が保持しているデータは変更されない。このため、レジスタ回路に保持されているデータに基づいてテストパターンを生成し、被テスト回路に対してテストパターンに基づくデータを出力し、被テスト回路から出力されたデータに基づいて被テスト回路の性能の評価を行う被テスト回路のテスト中においては、テスト回路への入力データは、テスト動作に影響を与えることはない。よって、本発明のテスト回路又はテスト方法によれば、テストの途中でテスト回路への入力であるテスト用入力パターンの入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができるという効果がある。
【００１１】
また、本発明の半導体集積回路装置は、同じ半導体基板に、ロジック回路と、被テスト回路のテストの途中でレジスタ回路への入力であるテスト用入力パターンの入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができるテスト回路とを備えている。このため、テスト回路による被テスト回路のテストの途中においては、共通端子と共通配線を通してロジック回路への入力信号を供給することができる。よって、本発明の半導体集積回路装置によれば、入力信号用のセレクタ回路を備えなくても、テスト回路への信号の供給及びロジック回路への信号の供給が可能であり、セレクタ回路を備えないことによるレイアウト面積の削減、及び、セレクタ回路の切り替え動作に伴う信号遅延の排除によるテスト時間の短縮を実現できるという効果がある。
【発明を実施するための最良の形態】
【００１２】
＜第１の実施形態＞
図１は、本発明の第１の実施形態に係るテスト回路であるＢＩＳＴ回路１の概略的な構成と、このＢＩＳＴ回路１に接続されたテスタ６５及び被テスト回路であるＳＤＲＡＭ５０を示すブロック図である。また、図２は、図１のＢＩＳＴ回路１の概略的な構成を示すブロック図である。
【００１３】
ＢＩＳＴ回路１は、被テスト回路であるＳＤＲＡＭ５０（半導体メモリの１つである）をテストするためにＳＤＲＡＭ５０のコマンドを生成する回路である。図１には、ＢＩＳＴ回路１をテスタ６５に接続して使用する場合を示す。ＢＩＳＴ回路１は、テスタ６５から出力された信号が入力されるＢＩＳＴ制御回路１０と、パターン生成回路２０、データ比較器３０、及び出力制御回路４０を有している。ＢＩＳＴ制御回路１０の出力ｃｔｒｌは、パターン生成回路２０及びデータ比較器３０に供給される。また、データ比較器３０の出力ｃｏｍｐｏｕｔは、出力制御回路４０に供給される。ＢＩＳＴ制御回路１０、パターン生成回路２０、データ比較器３０、及び出力制御回路４０は、例えば、同一の半導体基板に形成されている。
【００１４】
ＢＩＳＴ制御回路１０には、例えば、テスタ６５から、ＳＤＲＡＭ５０に対するテストモードを選択するためのデータ等が入力される。第１の実施形態においては、ＢＩＳＴ制御回路１０には、ＪＴＡＧ規格に準拠した標準シリアルインタフェース用のデータである、４０ＭＨｚ程度の第１のクロックであるテストクロックｔｃｋ、テストモード信号ｔｍｓ、テストデータ入力信号ｔｄｉ、及びテストリセット信号ｔｒｓｔｎが入力される。ＢＩＳＴ制御回路１０は、入力されたテストクロックｔｃｋに同期して、テストモード選択結果を示す複数ビットのＢＩＳＴ制御信号ｃｔｒｌをパターン生成回路２０へ出力する。第１の実施形態においては、ＢＩＳＴ制御回路１０は、テストモード選択結果であるＢＩＳＴ制御信号ｃｔｒｌを保持する保持回路であるデータレジスタ１２Ａを有している。
【００１５】
パターン生成回路２０には、ＢＩＳＴ制御信号ｃｔｒｌ、及びテスタ６５から供給される外部クロック（例えば、１００ＭＨｚ以上の外部クロック）ｅｘｃｋが入力される。パターン生成回路２０は、入力されたＢＩＳＴ制御信号ｃｔｒｌに応答し、外部クロックｅｘｃｋに同期してテストパターンを生成する。このテストパターンには、例えば、ＳＤＲＡＭ５０の入力信号であるクロックｓｃｋ（外部クロックｅｘｃｋに同期したクロック）、複数ビットのコマンド（制御信号）ｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、複数ビットのアドレスａｄｒ、及び複数ビットの入力データｄｉｎが含まれる。クロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｉｎは、ＳＤＲＡＭ５０へ出力される。また、パターン生成回路２０は、入力データｄｉｎを、期待値としてデータ比較器３０にも出力する。
【００１６】
パターン生成回路２０から出力された制御信号ｃｓｂは、ＳＤＲＡＭ５０内に設けられた複数のメモリセルアレイの中の１つを選択する反転チップセレクト（ｃｈｉｐ  ｓｅｌｅｃｔ）信号である。パターン生成回路２０から出力された制御信号ｒａｓｂは、行アドレスのラッチ及びその行アドレスに基づき、ワード線の選択やメモリセルのリフレッシュを行う反転ロウアドレスストローブ（ｒｏｗ  ａｄｄｒｅｓｓ  ｓｔｒｏｂｅ）信号である。パターン生成回路２０から出力された制御信号ｃａｓｂは、列アドレスのラッチ及びその列アドレスに基づき、ビット線の選択を行い、書き込み又は読み出し動作を行う反転カラムアドレスストローブ（ｃｏｌｕｍｎ  ａｄｄｒｅｓｓｓ  ｓｔｒｏｂｅ）信号である。また、パターン生成回路２０から出力された制御信号ｗｅｂは、行アドレス、列アドレスで選択されたメモリセルに対する書き込み又は読み出しモードを決める反転ライトイネーブル（ｗｒｉｔｅ  ｅｎａｂｌｅ）信号である。
【００１７】
データ比較器３０には、外部クロックｅｘｃｋに同期してＳＤＲＡＭ５０のテスト結果である出力データｄｏｕｔと、ＢＩＳＴ制御信号ｃｔｒｌと、ＳＤＲＡＭ５０に与えられたテストパターン（例えば、期待値である複数ビットからなる入力データｄｉｎ）とが入力される。データ比較器３０は、期待値である入力データｄｉｎとＳＤＲＡＭ５０からの出力データｄｏｕｔとを比較し、入力データｄｉｎと出力データｄｏｕｔとの一致又は不一致を示す比較結果ｃｏｍｐｏｕｔを出力制御回路４０へ出力する。
【００１８】
出力制御回路４０には、比較結果ｃｏｍｐｏｕｔが入力され保持される。出力制御回路４０は、テスタ６５から入力された外部クロックｅｘｃｋに同期して、保持された比較結果ｃｏｍｐｏｕｔに対応するテストデータ出力信号ｔｄｏをテスタ６５へ出力する。
【００１９】
図３は、図１に示されるＳＤＲＡＭ５０の概略的な構成を示すブロック図である。
【００２０】
ＳＤＲＡＭ５０においては、図１のパターン生成回路２０から出力されたコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂが、コマンドコントローラ５１に与えられると、このコマンドコントローラ５１から、クロックｓｃｋに同期したＳＤＲＡＭ全体を制御するための複数の制御信号が出力される。コマンドコントローラ５１の出力制御信号が、入／出力（Ｉ／Ｏ）コントローラ５２とＩ／Ｏバッファ５３に入力されると、Ｉ／Ｏコントローラ５２の制御により、Ｉ／Ｏバッファ５３に対してデータｄｉｎの入力又はデータｄｏｕｔの出力が行われる。
【００２１】
ＳＤＲＡＭ５０にパターン生成回路２０から出力されたアドレスａｄｒが入力されると、内部行アドレスカウンタ５４の出力アドレスで指定された行アドレスバッファ５５内に、入力されたアドレスａｄｒが保持される。保持されたアドレスａｄｒは、行デコーダ５８−１，５８−２により解読（デコード）され、ワードドライバ５９−１，５９−２により駆動されてメモリセルアレイ６１−１，６１−２内のワード線が選択される。また、入力されたアドレスａｄｒは、内部列アドレスカウンタ５６の出力アドレスで指定された列アドレスバッファ５７内にそのアドレスａｄｒが保持される。保持されたアドレスａｄｒは、列デコーダ６０−１，６０−２によりデコードされ、メモリセルアレイ６１−１，６１−２中のビット線が選択される。選択されたワード線及びビット線に接続されたメモリセルに対して、Ｉ／Ｏバッファ５３から入力された入力データｄｉｎの書き込み、又は記憶されたデータの読み出しが行われる。読み出されたデータは、センスアンプ６２−１，６２−２で増幅された後、Ｉ／Ｏバッファ５３から出力データｄｏｕｔとして出力される。
【００２２】
次に、図２を参照しながら、第１の実施形態におけるＢＩＳＴ回路１の構成をより詳細に説明する。
【００２３】
ＢＩＳＴ制御回路１０は、ＴＡＰコントローラ１１と、制御レジスタ１２とを有する。ＴＡＰコントローラ１１の出力側は、制御レジスタ１２に接続されている。ＴＡＰコントローラ１１には、シリアルなテストクロックｔｃｋ、テストモード信号ｔｍｓ、及びシリアルなテストデータ入力信号ｔｄｉが入力され、レジスタ制御信号Ｓ１１を制御レジスタ１２へ出力する。制御レジスタ１２には、レジスタ制御信号Ｓ１１、シリアルなテストデータ入力信号ｔｄｉ、及びテストリセット信号ｔｒｓｔｎが入力される。制御レジスタ１２は、起動信号である論理値１（ハイレベル‘Ｈ’）の複数ビットのＢＩＳＴ制御信号ｃｔｒｌを生成して内部のデータレジスタ１２Ａに保持し、この保持したＢＩＳＴ制御信号ｃｔｒｌ（ｃｔｒｌ０，ｃｔｒｌ１，ｃｔｒｌ２）をパターン生成回路２０及びデータ比較器３０へ出力する。
【００２４】
パターン生成回路２０は、ステートマシン２１、コマンド生成回路２２、アドレス生成回路２３、データ生成回路２４、及びバッファ２５を有する。コマンド生成回路２２、アドレス生成回路２３、及びデータ生成回路２４は、ステートマシン２１の出力側に接続され、バッファ２５は、ステートマシン２１の入力側に接続されている。ステートマシン２１は、制御レジスタ１２から与えられるＢＩＳＴ制御信号ｃｔｒｌが‘Ｈ’になると動作し、入力される外部クロックｅｘｃｋに同期して複数種類のステートを生成し、コマンド生成回路２２、アドレス生成回路２３及びデータ生成回路２４を制御するための制御信号を出力する。バッファ２５は、外部クロックｅｘｃｋにより駆動され、クロックｓｃｋをＳＤＲＡＭ５０へ与える。
【００２５】
ステートマシン２１の制御により、コマンド生成回路２２で複数ビットのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂが生成され、アドレス生成回路２３で複数ビットのアドレスａｄｒが生成され、データ生成回路２４で複数ビットの入力データｄｉｎが生成され、これらの信号がテストパターンとしてＳＤＲＡＭ５０に供給される。
【００２６】
データ比較器３０は、ＢＩＳＴ制御信号ｃｔｒｌにより動作し、外部クロックｅｘｃｋに同期してＳＤＲＡＭ５０の複数ビットの出力データｄｏｕｔを取り込むフリッブフロッブ（ＦＦ）回路３１を有している。ＦＦ回路３１の出力側には、データ比較用の２入力の排他的論理和ゲート（ＥＸＯＲ回路）３２、及びデータ比較用の多入力のＥＸＯＲ回路３３が縦続接続されている。ＥＸＯＲ回路３２は、ＦＦ回路３１で取り込んだＳＤＲＡＭ５０の複数ビットの出力データｄｏｕｔと、データ生成回路２４から与えられる期待値の複数ビットの入力データｄｉｎとを比較し、両入力が不一致の時には出力がハイレベル‘Ｈ’となり、両入力が一致するときには出力がローレベル‘Ｌ’となる回路である。ＥＸＯＲ回路３２の出力側に接続されたＥＸＯＲ回路３３は、ＥＸＯＲ回路３２の複数の出力信号の各々を比較して比較結果ｃｏｍｐｏｕｔを出力制御回路４０へ出力する。
【００２７】
出力制御回路４０は、比較結果ｃｏｍｐｏｕｔとシリアルなテストデータ出力信号ｔｄｏとを入力する２入力の論理和ゲート（ＯＲ回路）４１と、この出力側に接続された出力信号保持用のＦＦ回路４２とを有する。ＦＦ回路４２は、外部クロックｅｘｃｋに同期してＯＲ回路４１の出力信号を保持し、この保持結果をＯＲ回路４１の入力側に帰還する。ＦＦ回路４２は、テストリセット信号ｔｒｓｔｎによりクリアされる。比較結果ｃｏｍｐｏｕｔのハイレベル‘Ｈ’は、この出力制御回路４０により保持され、この保持内容に対応するシリアルなテストデータ出力信号ｔｄｏが、外部クロックｅｘｃｋに同期してテスタ６５へ出力される。ここで、保持内容のハイレベル‘Ｈ’は、テストリセット信号ｔｒｓｔｎによってクリアされる。
【００２８】
図４は、図１及び図２に示されるＢＩＳＴ制御回路１０の概略的な構成を示すブロック図である。
【００２９】
ＢＩＳＴ回路１０を構成するＴＡＰコントローラ１１は、ステートマシン１１Ａ、命令レジスタ１１Ｂ、及び命令デコーダ１１Ｃを有している。また、ＢＩＳＴ回路１０を構成する制御レジスタ１２は、データ保持手段である複数ビットのデータレジスタ１２Ａ、複数ビットのデータデコーダ１２Ｂ、及び３入力のＯＲ回路１２Ｃを有している。
【００３０】
ＴＡＰコントローラ１１のステートマシン１１Ａは、命令レジスタ１１Ｂと制御レジスタ１２内のデータレジスタ１２Ａとを制御するために、入力されたテストクロックｔｃＫ及びテストモード信号ｔｍｓに基づいて、命令レジスタ（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｒｅｇｉｓｔｅｒ（ＩＲ））１１Ｂに与える制御信号（クロック信号ｃｌｏｃｋ−ＩＲ、シフト信号ｓｈｉｆｔ−ＩＲ、及びアップデート信号ｕｐｄａｔｅ−ＩＲ）と、データレジスタ（Ｄａｔａ  Ｒｅｇｉｓｔｅｒ（ＤＲ））１２Ａに与える制御信号（クロック信号ｃｌｏｃｋ−ＤＲ、シフト信号ｓｈｉｆｔ−ＤＲ、及びアップデート信号ｕｐｄａｔｅ−ＤＲ）とを出力する。命令レジスタ１１Ｂは、テストデータ入力信号ｔｄｉとステートマシン１１Ａから与えられる制御信号（クロック信号ｃｌｏｃｋ−ＩＲ、シフト信号ｓｈｉｆｔ−ＩＲ、及びアップデート信号ｕｐｄａｔｅ−ＩＲ）に基づき、テスト命令を保持する。命令レジスタ１１Ｂの出力側には、命令デコーダ１１Ｃが接続されている。命令デコーダ１１Ｃは、テスト命令をデコードしてレジスタ制御信号Ｓ１１を制御レジスタ１２へ出力する。
【００３１】
制御レジスタ１２において、データレジスタ１２Ａは、テストデータ入力信号ｔｄｉ、ステートマシン１１Ａから与えられる制御信号（クロック信号ｃｌｏｃｋ−ＩＲ、シフト信号ｓｈｉｆｔ−ＩＲ、及びアップデート信号ｕｐｄａｔｅ−ＩＲ）、及びＯＲ回路１２Ｃで求めた論理和の制御信号ｃｔｒｌ＿ｏｒに基づき、テストモード選択結果である制御データを保持する。データレジスタ１２Ａの出力側には、データデコーダ１２Ｂが接続されている。データデコーダ１２Ｂは、制御データをデコードして、例えば、３ビットのＢＩＳＴ制御信号ｃｔｒｌ（ｃｔｒｌ０，ｃｔｒｌ１，ｃｔｒｌ２）をパターン生成回路２０及びデータ比較器３０へ出力する回路であり、この出力側にＯＲ回路１２Ｃが接続されている。ＯＲ回路１２Ｃは、３ビットのＢＩＳＴ制御信号ｃｔｒｌ（ｃｔｒｌ０，ｃｔｒｌ１、ｃｔｒｌ２）を入力し、この諭路和を求めて制御信号ｃｔｒｌ＿ｏｒをデータレジスタ１２Ａへ出力する。
【００３２】
図５は、図４に示される複数ビットのデータレジスタ１２Ａを構成する１ビットの単位データレジスタ１２Ａ−ｎの概略的な構成を示すブロック図である。
【００３３】
複数ビットのデータレジスタ１２Ａは、複数個の１ビット単位データレジスタ１２Ａ−ｎ（ｎは正の整数であり、縦続接続されたレジスタの中のｎ段目であることを示す。）を有し、これらがシフトデータ出力側に縦続接続されている。各単位データレジスタ１２Ａ−ｎは、マルチプレクサ（ＭＵＸ）回路７１、このＭＵＸ回路７１の出力側に接続されたＦＦ回路７２、このＦＦ回路７２の出力側に接続されたＭＵＸ回路７３、及びこのＭＵＸ回路７３の出力側に接続されたＦＦ回路７４を有している。ＭＵＸ回路７１は、ステートマシン１１Ａからのシフト信号ｓｈｉｆｔ−ＤＲに基づき、入力されたデータＤｎ−１と、前段の単位データレジスタ１２Ａ−ｎから入力されたシフトデータＳＤｎ−１との、いずれかー方を選択する。ＦＦ回路７２は、クロック信号ｃｌｏｃｋ−ＤＲに基づき、ＭＵＸ回路７１の出力データをシフトして、このシフトデータＳＤｎを次段の単位データレジスタ１２Ａ−（ｎ＋１）へ出力する。ＦＦ回路７２は、テストリセット信号ｔｒｓｔｎの反転信号（図６に示される期間ｔ５〜ｔ６のローレベル‘Ｌ’）によりリセットされる。ＭＵＸ回路７３は、制御信号ｃｔｒｌ＿ｏｒに基づき、ＦＦ回路７２からのシフトデータＳＤｎ又はＦＦ回路７４からのデータＤｎのいずれか一方を選択して出力する。ＦＦ回路７４は、アップデート信号ｕｐｄａｔｅ−ＤＲに基づき、ＭＵＸ回路７３の出力データを保持して、このデータ出力をＭＵＸ回路７３の入力側に帰還する。ＦＦ回路７４は、テストリセット信号ｔｒｓｔｎの反転信号（図６に示される期間ｔ５〜ｔ６のローレベル‘Ｌ’）によりリセットされる。
【００３４】
この単位データレジスタ１２Ａ−ｎにおいて、ＭＵＸ回路７１は、シフト信号ｓｈｉｆｔ−ＤＲが‘０’のときに、入力されたデータＤｎ−１を選択してＦＦ回路７２へ出力し、シフト信号ｓｈｉｆｔ−ＤＲが‘１’のとき、前段の単位データレジスタ１２Ａ−ｎからのシフトデータＳＤｎ−１を選択してＦＦ回路７２へ出力する。ＦＦ回路７２は、クロック信号ｃｌｏｃｋ−ＤＲに基づき、ＭＵＸ回路７１の出力データをシフトし、このシフトデータＳＤｎを次段の単位データレジスタ１２Ａ−（ｎ＋１）へ出力すると共に、ＭＵＸ回路７３へ出力する。ＭＵＸ回路７３は、制御信号ｃｔｒｌ＿ｏｒが‘０’のとき、シフトデータＳＤｎを選択してＦＦ回路７４へ出力し、制御信号ｃｔｒｌ＿ｏｒが‘１’のとき、ＦＦ回路７４のデータ出力Ｄｎを選択してこのＦＦ回路７４へ出力する。ＦＦ回路７４は、アップデート信号ｕｐｄａｔｅ−ＤＲに基づき、ＭＵＸ回路７３からのデータを保持する。これらのＭＵＸ回路７３及びＦＦ回路７４により、データラッチ回路が構成されている。
【００３５】
このように、単位データレジスタ１２Ａ−ｎは、制御信号ｓｈｉｆｔ−ＤＲ，ｃｌｏｃｋ−ＤＲに基づき、前段の単位データレジスタ１２Ａ−（ｎ−１）からのシフトデータ入力をシフトし、次段の単位データレジスタ１２Ａ−（ｎ＋１）へ順次送ったり、アップデート信号ｕｐｄａｔｅ−ＤＲに基づき、ＭＵＸ回路７３及びＦＦ回路７４からなるデータラッチ回路に保持されたデータ出力をデータデコーダ１２Ｂへ出力したりすることができる。ここで、制御信号ｃｔｒｌ＿ｏｒが‘１’のときには、ＦＦ回路７２の出力データを受け付けず、ＭＵＸ回路７３及びＦＦ回路７４からなるデータラッチ回路によりデータを保持し、この保持したデータは、テストリセット信号ｔｒｓｔｎの‘Ｌ’によってクリアされ、この条件以外で書き換わることがなく、ＭＵＸ回路７３及びＦＦ回路７４からなるデータラッチ回路により常にデータを保持し、出力し続ける。
【００３６】
図６は、第１の実施形態に係るＢＩＳＴ回路１の動作（即ち、第１の実施形態に係るテスト方法）を示す動作波形図である。この動作波形図では、ＳＤＲＡＭ５０の読み出し動作の例が示されている。
【００３７】
先ず、ＳＤＲＡＭ５０をテスタするための書き込み動作を簡単に説明する。テスタ６５からシリアルなテストクロックｔｃｋ、テストモード信号ｔｍｓ、テストデータ入力信号ｔｄｉ、及び外部クロックｅｘｃｋを出力して、ＢＩＳＴ回路１へ供給する。すると、ＢＩＳＴ回路１内において、テストクロックｔｃｋに同期して、ＢＩＳＴ制御回路１０から複数ビットのＢＩＳＴ制御信号ｃｔｒｌが出力される。この複数ビットのＢＩＳＴ制御信号ｃｔｒｌをトリガにして、パターン生成回路２０が動作し、外部クロックｅｘｃｋに同期してクロックｓｃｋ、複数ビットのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、複数ビットのアドレスａｄｒ、及び複数ビットの入力データｄｉｎが生成され、ＳＤＲＡＭ５０に供給される。ＳＤＲＡＭ５０に供給された複数ビットの入力データｄｉｎは、図３のメモリセルアレイ６１−１，６１−２内のメモリセルに順次書き込まれる。
【００３８】
次に、図６を参照して、ＳＤＲＡＭ５０の読み出し動作を説明する。
【００３９】
図６の時刻ｔ０において、テスタ６５からＢＩＳＴ回路１へ、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉを供給することにより、テストパターン、アドレススキャン法等のテストモードを決定するためのデータが、ＢＩＳＴ制御回路１０に入力される。テスタ６５から供給された外部クロックｅｘｃｋは、パターン生成回路２０内のバッファ２５に供給され、その外部クロックｅｘｃｋに同期したクロックｓｃｋがバッファ２５から出力されてＳＤＲＡＭ５０に与えられる。
【００４０】
時刻ｔ１において、ＢＩＳＴ制御回路１０にてテストモードが選択され、この選択結果に対応した複数ビットのＢＩＳＴ制御信号ｃｔｒｌのハイレベル‘Ｈ’が、テストクロックｔｃｋに同期して制御レジスタ１２から出力され、パターン生成回路２０及びデータ比較器３０へ供給される。さらに、制御レジスタ１２では、制御信号ｃｔｒｌのハイレベル‘Ｈ’を受けてＯＲ回路１２Ｃから出力される制御信号ｃｔｒｌ＿ｏｒがハイレベル‘Ｈ’になり、データレジスタ１２Ａに入力する。これより以降、データレジスタ１２Ａでは、ＢＩＳＴ制御信号ｃｔｒｌがローレベル‘Ｌ’になるまでの間、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉに依存せず（即ち、これらの入力パターンが中断されたり、又は、パターン内容が変更されたりしたとしても）、ＦＦ回路７４にデータが保持され続け、出力され続ける。
【００４１】
時刻ｔ２において、パターン生成回路２０は、ＢＩＳＴ制御信号ｃｔｒｌのハイレベル‘Ｈ’をトリガとしてステートマシン１１Ａが外部クロックｅｘｃｋに同期して動作し、コマンド生成回路２２がコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂを生成すると共に、アドレス生成回路２３がアドレスａｄｒを生成する。これらのコマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ及びアドレスａｄｒのテストパターンは、ＳＤＲＡＭ５０に与えられる。さらに、データ生成回路２４は、入力データｄｉｎを生成し、ＳＤＲＡＭ５０及びデータ比較器３０に与える。
【００４２】
制御信号ｃｓｂがローレベル‘Ｌ’、制御信号ｒａｓｂがローレベル‘Ｌ’になり、その後、制御信号ｃａｓｂがローレベル‘Ｌ’になると、図３のメモリセルアレイ６１−１，６１−２に書き込まれていたテスト用のデータＱ１，Ｑ２，Ｑ３，Ｑ４，…が順次読み出され、この出力データｄｏｕｔがデータ比較器３０に与えられる。
【００４３】
データ比較器３０では、ＢＩＳＴ制御信号ｃｔｒｌによってＦＦ回路３１が動作し、このＦＦ回路３１により、外部クロックｅｘｃｋに同期して出力データｄｏｕｔが取り込まれる。取り込まれた出力データｄｏｕｔは、ＥＸＯＲ回路３２，３３により、期待値の入力データｄｉｎと比較される。出力データｄｏｕｔと期待値の入力データｄｉｎとが一致するときには、ＥＸＯＲ回路３３の比較結果ｃｏｍｐｏｕｔがローレベル‘Ｌ’、不一致のときには比較結果ｃｏｍｐｏｕｔがハイレベル‘Ｈ’となる。
【００４４】
時刻ｔ３において、例えば、ＳＤＲＡＭ５０の出力データｄｏｕｔのデータＱ３が不良を示すものである場合、データ比較器３０によって比較結果ｃｏｍｐｏｕｔがハイレベル‘Ｈ’となる。
【００４５】
時刻ｔ４において、出力制御回路４０では、比較結果ｃｏｍｐｏｕｔをＯＲ回路４１を介して入力し、外部クロックｅｘｃｋに同期してＦＦ回路４２に取り込み、以降、この状態を保持する。さらに、外部クロックｅｘｃｋに同期して出力されたテストデータ出力信号ｔｄｏをテスタ６５に与える。テスタ６５では、テストデータ出力信号ｔｄｏにてＳＤＲＡＭ５０のパス・フェイル判定を行うことができる。
【００４６】
時刻ｔ５において、テスタ６５にてテストリセット信号ｔｒｓｔｎをローレベル‘Ｌ’にすることにより、データレジスタ１２Ａ内のＦＦ回路７２，７４がリセットされ、ＢＩＳＴ制御信号ｃｔｒｌがローレベル‘Ｌ’になる。また、出力制御回路４０内のＦＦ回路４２がリセットされ、テストデータ出力信号ｔｄｏがローレベル‘Ｌ’になる。
【００４７】
時刻ｔ６において、テスタ６５にてテストリセット信号ｔｒｓｔｎをハイレベル‘Ｈ’にすることによって、時刻ｔ０からの動作を繰り返すことができる。ここで、時刻ｔ１からｔ６までの間（図６において、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉについてクロスハッチングで示す期間）、データレジスタ１２Ａ内のＦＦ回路７４にてデータ出力が保持されているため、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉは、どのような入力状態となってもＢＩＳＴ動作に影響を与えることはない。
【００４８】
以上に説明したように、第１の実施形態においては、リセット信号によってリセットが指示された後にデータが書込まれ、次のリセット信号ｔｒｓｔｎによってリセットが指示されるまで（即ち、図６における時刻ｔ１からｔ６まで）、書込まれたデータを保持し続ける制御レジスタ１２を用いる。この制御レジスタ１２は、リセット信号ｔｒｓｔｎによってリセットが指示されるまで書込まれたデータを保持し続けるので、ＢＩＳＴ回路１への入力データが変更されても、リセット信号ｔｒｓｔｎによってリセットが指示されない限り、制御レジスタ１２が保持しているデータは変更されない。このため、制御レジスタ１２に保持されているデータに基づいてテストパターンを生成し、ＳＤＲＡＭ５０に対してテストパターンに基づくデータを出力し、ＳＤＲＡＭ５０から出力されたデータｄｏｕｔに基づいてＳＤＲＡＭ５０の性能の評価を行うＳＤＲＡＭ５０のテスト中においては、制御レジスタ１２への入力データであるテストクロックｔｃｋ，テストモード信号ｔｍｓ，テストデータ信号ｔｄｉは、テスト動作に影響を与えることはない。よって、第１の実施形態のＢＩＳＴ回路１又はテスト方法によれば、テストの途中でＢＩＳＴ回路１への入力であるテスト用入力パターン（テストクロックｔｃｋ，テストモード信号ｔｍｓ，テストデータ信号ｔｄｉ）の入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができる。
【００４９】
なお、上記説明においては、テストクロックｔｃｋがテスタ６５から供給される場合を説明したが、ＢＩＳＴ回路１が、テストクロックｔｃｋを生成するオシレータを備えてもよい。
【００５０】
また、上記説明においては、外部クロックｅｘｃｋがテスタ６５から供給される場合を説明したが、ＢＩＳＴ回路１が、外部クロックｅｘｃｋを生成するオシレータを備えてもよい。
【００５１】
＜第２の実施形態＞
図７は、本発明の第２の実施形態に係る半導体集積回路装置であるシステムＬＳＩ１００の概略的な構成、及びシステムＬＳＩ１００に接続されたテスタ６５を示すブロック図である。また、図８は、第２の実施形態の比較例の概略的な構成を示すブロック図である。
【００５２】
図８に示されるような比較例のシステムＬＳＩ１００ａでは、複数の共通端子ｐｉ１〜ｐｉ３，ｐｏ１に信号選択用のセレクタ１１１ａを接続し、複数の共通端子をセレクタ１１１ａにより切り換えて、コントロールチップ１１０ａ内のＢＩＳＴ回路１ａ又はロジック回路１３０に接続する。このような構成を採用した場合には、システムＬＳＩ１００ａの外部端子の数を削減できるものの、以下のような問題が生じる。例えば、ＢＩＳＴ回路１ａを用いたＳＤＲＡＭ５０のテスト中は、ＢＩＳＴ回路１ａに与えるテスト用入力パターンの供給を中断できなので、ＳＤＲＡＭ５０のテストとロジック回路１３０のテストを並行して行うことができない。また、入力信号をＢＩＳＴ回路１ａ又はロジック回路１３０のいずれかに切替えて入力させるセレクタ１１１ａを備えているので、セレクタ１１１ａを構成する素子による信号遅延によってテスト動作が遅くなったり、セレクタ１１１ａが複数の切換スイッチ部（図８においては４個）を有するのでシステムＬＳＩを形成するためのレイアウト面積が増大したりする。
【００５３】
第２の実施形態においては、上記第１の実施形態で説明したＢＩＳＴ回路１を用いることにより、ＳＤＲＡＭ５０のテストとロジック回路１３０のテストを並行して行うことができ、テスト動作の遅延やレイアウト面積の増大を回避できる半導体集積回路装置を提案する。
【００５４】
図７に示される第２の実施形態のシステムＬＳＩ１００は、システム全体を制御するコントロールチップ１１０と、ＳＤＲＡＭ５０とを、同一のパッケージ内に収容した装置である。システムＬＳＩ１００のパッケージには、テスタ６５と電気的に接続するためのテスト端子部ｐｉ１〜ｐｉ５，ｐｏ１が備えられている。また、用途上必要に応じてパッケージに他の外部端子（図示せず）も備えられている。図７には、テスト端子部として、入力端子ｐｉ１〜ｐｉ５と、出力端子ｐｏ１とが示されている。
【００５５】
入力端子ｐｉ１は、第１のクロックであるテストクロックｔｃｋ及びロジック回路１３０テスト用の第３のクロックｃｌｋを、共通配線１０１を通して、ＢＩＳＴ回路１とロジック回路１３０の両方に入力するための共通端子（第１のクロック端子）である。入力端子ｐｉ２は、テストモード信号ｔｍｓ及び第１の入力信号ｉｎ１を、共通配線１０２を通して、ＢＩＳＴ回路１とロジック回路１３０の両方に入力するための共通端子（第１の入力端子）である。入力端子ｐｉ３は、テストデータ入力信号ｔｄｉ及び第２の入力信号ｉｎ２を、共通配線１０３を通して、ＢＩＳＴ回路１とロジック回路１３０の両方に入力するための共通端子（第２の入力端子）である。入力端子ｐｉ４は、テストリセット信号ｔｒｓｔｎを、ＢＩＳＴ回路１に入力するための端子である。入力端子ｐｉ５は、モード信号ｍｏｄｅを、セレクタ１１１に入力するための端子である。出力端子ｐｏ１は、ＢＩＳＴ回路１からのテストデータ出力信号ｔｄｏ又はロジック回路１３０からの出力信号ｏｕｔを外部へ出力するための共通端子である。
【００５６】
コントロールチップ１１０は、内部のテストデータ出力信号ｔｄｏ又は出力信号ｏｕｔのいずれか一方を選択して外部へ出力するためのセレクタ１１１と、図１及び図２（第１の実施形態）に示されるＢＩＳＴ回路１と、外部クロックｅｘｃｋを発生するクロック発生手段（例えば、オシレータ１２０）と、システムＬＳＩ全体を制御するために論理処理を行うＣＰＵ等のロジック回路１３０とを有し、これらが同一の半導体基板上に形成されている。
【００５７】
セレクタ１１１は、出力側が出力端子ｐｏ１に接続され、入力側から与えられるテストデータ出力信号ｔｄｏと出力信号ｏｕｔとのいずれか一方をモード信号ｍｏｄｅに基づいて選択して出力端子ｐｏ１へ出力する回路であり、ゲート回路等で構成されている。
【００５８】
ＢＩＳＴ回路１は、入力端子ｐｉ１に共通配線１０１により接続されたテストクロックｔｃｋ端子、入力端子ｐｉ２に共通配線１０２により接続されたテストモード信号ｔｍｓ端子、入力端子ｐｉ３に共通配線１０３により接続されたテストデータ入力信号ｔｄｉ端子、入力端子ｐｉ４に接続されたテストリセット信号ｔｒｓｔｎ端子、セレクタ１１１に接続されたテストデータ出力信号ｔｄｏ端子、及び外部クロックｅｘｃＫの入力端子を有すると。また、ＢＩＳＴ回路１は、ＳＤＲＡＭ５０の出力データｄｏｕｔを入力する入力端子、及びＳＤＲＡＭ５０の入力信号（クロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、アドレスａｄｒ、及び入力データｄｉｎ）を出力する端子群を有している。
【００５９】
ロジック回路１３０は、入力端子ｐｉ１に共通配線１０１により接続されたクロックｃｌｋ端子、入力端子ｐｉ２に共通配線１０２により接続された入力信号ｉｎ１端子、入力端子ｐｉ３に共通配線１０３により接続された入力信号ｉｎ２端子、及びセレクタ１１１に接続された出力信号ｏｕｔ端子等を有している。このロジック回路１３０は、テスタ６５から供給されるテスト用クロックｃｌｋに同期してテスト用入力信号ｉｎ１，ｉｎ２の論理動作を行い、テスト結果である出力信号ｏｕｔをテスタ６５へ出力する機能等を有している。
【００６０】
図９は、図７のシステムＬＳＩ１００のテスト時の動作（テスト方法）の一例を示す動作波形図である。
【００６１】
テストがスタートし、ステップＳＴ１において、テスタ６５からシステムＬＳＩ１００の入力端子ｐｉ１〜ｐｉ３に対して、入力信号を与える。この入力信号は、ロジック回路１３０及びＢＩＳＴ回路１の両方に対して供給されることになるが、ステップＳＴ１では、例えば、ＢＩＳＴ回路１にて意味を持つ入力パターンを与える。即ち、テストクロックｔｃｋに同期して、テストモード信号ｔｍｓ及びテストデータ入力信号ｔｄｉ（テストパターン、アドレススキャン方法等のテストモードを決定するためのデータ）がＢＩＳＴ回路１に入力され、ＢＩＳＴ回路１が活性化する。
【００６２】
ステップＳＴ２において、活性化されたＢＩＳＴ回路１は、ステップＳＴ１で決定されたテストモードに従い、オシレータ１２０から供給される外部クロックｅｘｃｋに同期して、ＳＤＲＡＭ５０に供給するためのクロックｓｃｋ、コマンドｃｓｂ，ｒａｓｂ，ｃａｓｂ，ｗｅｂ、及びアドレスａｄｒを生成し、ＳＤＲＡＭ５０のテストを行う。このステップＳＴ２の期間（図６又は図９において、テストクロックｔｃｋ、テストモード信号ｔｍｓ、及びテストデータ入力信号ｔｄｉについてクロスハッチングで示す期間）中は、ＢＩＳＴ回路１は、外部クロックｅｘｃｋに同期して動作し、他の入力信号には依存しない。言い換えれば、ロジック回路１３０を動作させるための入力信号が共通端子ｐｉ１，ｐｉ２，ｐｉ３から共通配線１０１，１０２，１０３を通して与えられても、ＢＩＳＴ回路１の動作は、影響を受けない。
【００６３】
そこで、例えば、ＢＩＳＴ回路１と並行してロジック回路１３０のテストを行うために、ステップＳＴ２において同時に、テスタ６５からシステムＬＳＩ１Ｏ０の入力端子ｐｉ１〜ｐｉ３に対して入力信号を与える。このステップＳＴ２では、ロジック回路１３０にて意味を持つ入力パターンを与え、セレクタ１１１は、モード信号ｍｏｄｅによりロジック回路１３０の出力信号ｏｕｔ側を選択する。ロジック回路１３０のテストを行い、このテスト結果である出力信号ｏｕｔを外部端子ｐｏ１を介してテスタ６５に取り込んで、ロジック回路１３０のパス・フェイル判定を行う。
【００６４】
ステップＳＴ３において、セレクタ１１１は、モード信号ｍｏｄｅによりＢＩＳＴ回路１のテストデータ出力信号ｄｏ側を選択する。ＳＤＲＡＭ５０のテスト結果であるテストデータ出力信号ｔｄｏを出力端子ｐｏ１を介してテスタ６５に取り込んで、ＳＤＲＡＭ５０のパス・フェイル判定を行う。その後、テスタ６５より入力端子ｐｉ４を介してＢＩＳＴ回路１のテストリセット信号ｔｒｓｔｎを与え、このＢＩＳＴ回路１をリセットし、テストを終了する。
【００６５】
以上に説明したように、第２の実施形態の半導体集積回路装置であるシステムＬＳＩ１００は、ロジック回路１３０に加えて、被テスト回路のテストの途中でレジスタ回路への入力であるテスト用入力パターンの入力が中断したり、又は、変更されたりした場合であっても、所定のテストを中断させずに完了させることができるＢＩＳＴ回路１（第１の実施形態におけるＢＩＳＴ回路）を備えている。このため、ＢＩＳＴ回路１によるＳＤＲＡＭ５０のテストの途中（ステップＳＴ２）においては、共通端子ｐｉ１，ｐｉ２，ｐｉ３と共通配線１０１，１０２，１０３を通してロジック回路１３０へ入力信号を供給することができる。よって、第２の実施形態の半導体集積回路装置によれば、入力信号用のセレクタ回路（例えば、比較例を示す図９のような大規模なセレクタ１１１ａ）を備えなくても、テスト回路への信号の供給及びロジック回路への信号の供給が可能であり、レイアウト面積の削減ができるという効果がある。また、従来のような入力側セレクタによる信号遅延がないことから、高速でのテストが実現できる。
【００６６】
＜変形例＞
本発明は、上記第１及び第２の実施形態において説明された構成には限定されず、以下に示すような種々の変形が可能である。
【００６７】
例えば、上記第１の実施形態においては、図５に示されるように、単位データレジスタ１２Ａ−ｎ内に設けられたデータラッチ回路は、ＭＵＸ回路７３及びＦＦ回路７４により構成されている。しかし、例えば、図１０に単位データレジスタ１２Ａ−ｎａとして示されるように、図５におけるＭＵＸ回路７３を省略し、制御信号ｃｔｒｌ＿ｏｒとアップデート信号ｕｐｄａｔｅ＿ＤＲを２入力の論理積ゲート（ＡＮＤ回路）７５に入力し、このＡＮＤ回路７５の出力信号をＦＦ回路７４のクロック入力端子に入力すると共に、ＦＦ回路７４のデータ入力端子をＦＦ回路７２のデータ出力端子に接続する構成としてもよい。この構成は、アップデート信号ｕｐｄａｔｅ＿ＤＲをＡＮＤ論理にてゲーティッドクロックとする方法である。図１０に示される構成によっても、図５の場合と同様に、データを保持することができる。
【００６８】
また、上記第２の実施形態においては、図７に示されるように、ＢＩＳＴ回路１と１個のロジック回路１３０とが並列接続された半導体集積回路装置を説明したが、本発明は、ＢＩＳＴ回路１と複数個のロジック回路とを並列接続した半導体集積回路装置にも適用できる。
【００６９】
さらに、上記第１及び第２の実施形態においては、被テスト回路としてＳＤＲＡＭ５０を用いた場合を説明したが、本発明は、ＳＲＡＭ（Ｓｔａｔｉｃ  ＲＡＭ）、ＦｌａｓｈＲＯＭ、Ｐ２ＲＯＭ（Ｐｒｏｄｕｃｔｉｏｎ  Ｐｒｏｇｒａｍｍｅｄ  ＲＯＭ）等の他の半導体メモリ、又は、ロジック回路等の半導体集積回路のような種々の被テスト回路に対して適用できる。
【図面の簡単な説明】
【００７０】
【図１】本発明の第１の実施形態に係るテスト回路であるＢＩＳＴ回路の概略的な構成と、テスタ及びＳＤＲＡＭを示すブロック図である。
【図２】図１に示されるＢＩＳＴ回路の概略的な構成を示すブロック図である。
【図３】図１に示されるＳＤＲＡＭの概略的な構成を示すブロック図である。
【図４】図２に示されるＢＩＳＴ制御回路の概略的な構成を示すブロック図である。
【図５】図４に示される複数ビットのデータレジスタにおける１ビットの単位データレジスタの概略的な構成を示すブロック図である。
【図６】第１の実施形態に係るＢＩＳＴ回路の動作を説明するための動作波形図である。
【図７】本発明の第２の実施形態に係る半導体集積回路装置であるシステムＬＳＩの概略的な構成と、テスタを示すブロック図である。
【図８】第２の実施形態の比較例の概略的な構成を示すブロック図である。
【図９】第２の実施形態に係る半導体集積回路装置の動作を説明するための動作波形図である。
【図１０】他の単位データレジスタの概略的な構成を示すブロック図である。
【符号の説明】
【００７１】
１  ＢＩＳＴ回路（テスト回路）、
１０  ＢＩＳＴ制御回路、
１１  ＴＡＰコントローラ、
１２  制御レジスタ、
１２Ａ  データレジスタ、
１２Ａ−ｎ，１２Ａ−ｎａ  単位データレジスタ、
１２Ｂ  データデコーダ、
１２Ｃ  ＯＲ回路、
２０  パターン生成回路、
３０  データ比較器、
４０  出力制御回路、
５０  ＳＤＲＡＭ（被テスト回路）、
６５  テスタ、
１００  システムＬＳＩ（半導体集積回路装置）、
１０１〜１０３  共通配線、
１１０  コントロールチップ、
１１１  セレクタ、
１２０  オシレータ、
１３０  ロジック回路、
ｐｉ１〜ｐｉ３  共通入力端子、
ｐｉ４，ｐｉ５  入力端子、
ｐｏ１  出力端子。
【図１】
2005332555.tif 000003
【図２】
2005332555.tif 000004
【図３】
2005332555.tif 000005
【図４】
2005332555.tif 000006
【図５】
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【図６】
2005332555.tif 000008
【図７】
2005332555.tif 000009
【図８】
2005332555.tif 000010
【図９】
2005332555.tif 000011
【図１０】
2005332555.tif 000012