(57)【要約】【課題】複数ステージを有するアナログデジタル変換器において、オートゼロも増幅もしていない無駄な期間を減らす。【解決手段】第１ＡＤ変換回路２２、第１ＤＡ変換回路２３および第１減算増幅回路２６は、１ステップ増幅のステージを構成している。第３増幅回路２７、第２ＡＤ変換回路２８、第２ＤＡ変換回路２９、第２減算回路３０、および第４増幅回路３１は、２ステップ増幅のステージを構成している。次のステージも、２ステップ増幅である。このような混在型ＡＤ変換器において、第１ＡＤ変換回路２２は、所定のリファレンス電圧をサンプルし、比較動作期間中に自己のステージへのアナログ信号が入力される。第２ＡＤ変換回路２８は、自己のステージに入力されるアナログ信号をサンプルし、比較動作期間中に所定のリファレンス電圧が入力される。【選択図】図６
2005277534.tif 000002
【特許請求の範囲】
【請求項１】
入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、
各ステージは、自己に入力されるアナログ信号と所定のリファレンス電圧とを比較して、所定ビット数のデジタル値に変換するＡＤ変換回路を有し、
前記ＡＤ変換回路に対する前記アナログ信号の入力タイミングと前記所定のリファレンス電圧の入力タイミングとが、いずれかのタイミングが先になるようステージごとに設定されていることを特徴とするアナログデジタル変換器。
【請求項２】
前記ＡＤ変換回路は、非動作期間の終わりに前記アナログ信号をサンプルして、比較動作期間中に所定のリファレンス電圧が入力されるか、非動作期間の終わりに所定のリファレンス電圧をサンプルして、比較動作期間中に前記アナログ信号が入力されるか、各ステージの構成に応じて異なることを特徴とする請求項１に記載のアナログデジタル変換器。
【請求項３】
入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、
１つの増幅素子で増幅する第１型のステージと、２つの増幅素子で増幅する第２型のステージと、をそれぞれ１つ以上有し、
前記第１型のステージのＡＤ変換回路は、所定のリファレンス電圧をサンプルし、比較動作期間中に自己のステージへのアナログ信号が入力され、前記第２型のステージのＡＤ変換回路は、自己のステージに入力されるアナログ信号をサンプルし、比較動作期間中に所定のリファレンス電圧が入力されることを特徴とするアナログデジタル変換器。
【請求項４】
入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、
自己のステージに入力されるアナログ信号と所定のリファレンス電圧とを比較して、所定ビット数のデジタル値に変換するＡＤ変換回路と、前記アナログ信号をサンプルし、前記ＡＤ変換回路の変換デジタル値に相当するアナログ信号を減算して、所定の増幅率で増幅する減算増幅回路と、を含む第１型のステージと、
自己のステージに入力されるアナログ信号と所定のリファレンス電圧とを比較して、所定ビット数のデジタル値に変換するＡＤ変換回路と、前記アナログ信号をサンプルし、所定の増幅率で増幅またはホールドする第１増幅回路と、該第１増幅回路の出力アナログ信号から、前記ＡＤ変換回路の変換デジタル値に相当するアナログ信号を減算する減算回路と、該減算回路の出力アナログ信号を所定の増幅率で増幅する第２増幅回路と、を含む第２型のステージと、をそれぞれ１つ以上有し、
前記第１型のステージのＡＤ変換回路は、所定のリファレンス電圧をサンプルし、比較動作期間中に自己のステージへのアナログ信号が入力され、前記第２型のステージのＡＤ変換回路は、自己のステージに入力されるアナログ信号をサンプルし、比較動作期間中に所定のリファレンス電圧が入力されることを特徴とするアナログデジタル変換器。
【請求項５】
前記複数ステージの内、初段のステージのＡＤ変換回路は、所定のリファレンス電圧をサンプルし、比較動作期間中に自己のステージへのアナログ信号が入力されることを特徴とする請求項１から４のいずれかに記載のアナログデジタル変換器。
【請求項６】
前記複数ステージの内、自己のステージの出力アナログ信号が、自己のステージの入力にフィードバックするステージを含むことを特徴とする請求項１から５のいずれかに記載のアナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器に関する。本発明は特に、複数ステージを有し、アナログ信号を複数回に分けてデジタル信号に変換するアナログデジタル変換器に関する。
【背景技術】
【０００２】
近年、携帯電話等の携帯機器に画像撮影機能、画像再生機能、動画撮影機能、および動画再生機能等、様々な付加機能が搭載されるようになってきている。これに伴い、アナログデジタル変換器（以下、「ＡＤ変換器」という。）の小型化や省電力化の要求が高まっている。そうしたＡＤ変換器の形態として、循環型に構成されたサイクリックＡＤ変換器が知られている（例えば、特許文献１参照）。特許文献１には、サイクリック型の変換部分を含む２ステージからなるＡＤ変換器が開示されている。
【特許文献１】特開平４−２６２２９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
上記特許文献１の第１図に示されたＡＤ変換器の第１ステージには、並列型Ａ／Ｄ変換器ＡＤ１およびＤ／Ａ変換器ＤＡ１からなる系と並列にサンプルホールド回路Ｓ／Ｈ１が設けられている。この回路の入力アナログ信号は、このサンプルホールド回路Ｓ／Ｈ１で所定の期間保持される。
【０００４】
しかしながら、サンプルホールド回路の構成要素にオペアンプが含まれるため、低電圧時にはサンプルホールド回路の出力電圧範囲が狭まる傾向にある。低電圧時にサンプルホールド回路の出力電圧範囲が狭まることに起因する歪等の特性劣化が大きくなり、ＡＤ変換器全体の特性が悪化するという問題がある。これに対し、サンプルホールド回路を除去してしまうと、タイミングがずれてしまい、減算後の増幅回路にオートゼロも増幅もしていない無断な期間が発生してしまうという問題がある。ここで、オートゼロとは、入力をサンプル中で信号を出力していない期間である。
【０００５】
本発明はこうした状況に鑑みなされたものであり、その目的は、アナログデジタル変換器において、オートゼロや増幅をしていない無駄な期間を減らす点にある。
【課題を解決するための手段】
【０００６】
本発明のある態様は、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、各ステージは、自己に入力されるアナログ信号と所定のリファレンス電圧とを比較して、所定ビット数のデジタル値に変換するＡＤ変換回路を有し、ＡＤ変換回路に対する前記アナログ信号の入力タイミングと所定のリファレンス電圧の入力タイミングとが、いずれかのタイミングが先になるようステージごとに設定されている。
【０００７】
本態様によれば、ＡＤ変換回路の動作タイミングをステージごとに設定することにより、ＡＤ変換回路に入力されるアナログ信号を増幅等する増幅回路等の素子のサンプルタイミングの設定に自由度を与えることができる。即ち、当該ＡＤ変換回路および当該増幅回路は、オートゼロ期間の終わりの入力をサンプルする。両回路で入力信号のサンプル点の同期をとるために、両回路が実質的に同じタイミングで入力信号をサンプルすると、両回路のオートゼロ期間と動作期間の設定に制約ができて、無駄な期間が発生する場合がある。当該ＡＤ変換回路がリファレンス電圧をサンプルし、比較動作期間中に入力信号が入ってきても、その逆の場合と同じ出力デジタル値が得られることから、当該増幅回路が、当該ＡＤ変換回路と実質的に同じタイミングで入力信号をサンプルするという制約から解放される。したがって、当該素子に無駄な期間の発生しない動作タイミングを設定することが可能となる。また、それらを簡単な制御信号で制御することも可能となる。
【０００８】
ＡＤ変換回路は、非動作期間の終わりに前記アナログ信号をサンプルして、比較動作期間中に所定のリファレンス電圧が入力されるか、非動作期間の終わりに所定のリファレンス電圧をサンプルして、比較動作期間中に前記アナログ信号が入力されるか、各ステージの構成に応じて異なるとよい。各ステージの増幅回路の設置状況に応じて、ＡＤ変換回路の動作タイミングを設置することにより、当該増幅素子に無駄な期間の発生しない動作タイミングを設定することができる。なお、「非動作期間」には、オートゼロ期間を含む。
【０００９】
本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、１つの増幅素子で増幅する第１型のステージと、２つの増幅素子で増幅する第２型のステージと、をそれぞれ１つ以上有し、第１型のステージのＡＤ変換回路は、所定のリファレンス電圧をサンプルし、比較動作期間中に自己のステージへのアナログ信号が入力され、第２型のステージのＡＤ変換回路は、自己のステージに入力されるアナログ信号をサンプルし、比較動作期間中に所定のリファレンス電圧が入力される。
【００１０】
本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、入力アナログ信号を複数ステージにより、複数回に分けてデジタル信号に変換するアナログデジタル変換器であって、自己のステージに入力されるアナログ信号と所定のリファレンス電圧とを比較して、所定ビット数のデジタル値に変換するＡＤ変換回路と、前記アナログ信号をサンプルし、前記ＡＤ変換回路の変換デジタル値に相当するアナログ信号を減算して、所定の増幅率で増幅する減算増幅回路と、を含む第１型のステージと、自己のステージに入力されるアナログ信号と所定のリファレンス電圧とを比較して、所定ビット数のデジタル値に変換するＡＤ変換回路と、前記アナログ信号をサンプルし、所定の増幅率で増幅またはホールドする第１増幅回路と、この出力アナログ信号から、前記ＡＤ変換回路の変換デジタル値に相当するアナログ信号を減算する減算回路と、この出力アナログ信号を所定の増幅率で増幅する第２増幅回路と、を含む第２型のステージと、をそれぞれ１つ以上有し、第１型のステージのＡＤ変換回路は、所定のリファレンス電圧をサンプルし、比較動作期間中に自己のステージへのアナログ信号が入力され、第２型のステージのＡＤ変換回路は、自己のステージに入力されるアナログ信号をサンプルし、比較動作期間中に所定のリファレンス電圧が入力されるとよい。
【００１１】
従来、１つの増幅素子のステージにおいては、ＡＤ変換回路と当該増幅素子とが実質的に同タイミングで入力されるアナログ信号をサンプルしていたため、当該増幅素子のサンプルタイミングが早まってしまい、すぐに増幅することができなく、無駄な期間が発生していた。この点、第１型のステージのＡＤ変換回路の動作タイミングを調整することにより、第１型のステージの構成素子に、オートゼロや増幅をしていない無駄な期間の発生を防止することができる。
【００１２】
複数ステージの内、初段のステージのＡＤ変換回路は、所定のリファレンス電圧をサンプルし、比較動作期間中に自己のステージへのアナログ信号が入力されるとよい。これによれば、初段のステージを第１型のステージで構成することができる。よって、ＡＤ変換回路と並列に設けられる増幅回路を除去することができ、この増幅回路の出力電圧範囲に起因する特性劣化を防止することができる。初段のステージは、最も大きな信号が入力されるためこの特性劣化が最も起きやすいが、第１型のステージにすれば、それを防止することができる。
【００１３】
複数ステージの内、自己のステージの出力アナログ信号が、自己のステージの入力にフィードバックするステージを含むとよい。これによれば、１つのステージを複数回使用することができ、回路面積を縮小することができる。
【００１４】
なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システムなどの間で相互に置換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明によれば、アナログデジタル変換器において、オートゼロや増幅をしていない無駄な期間を減らすことができる。
【発明を実施するための最良の形態】
【００１６】
入力アナログ信号を複数回に分けてデジタル信号に変換するパイプライン型やサイクリック型のＡＤ変換器において、それを構成する各ステージは、１ステップ増幅、または２ステップ増幅を行う。以下の各実施形態においては、１ステップ増幅と、２ステップ増幅とを混在させたＡＤ変換器の例を説明する。まずその前提として、本発明の１ステップ増幅、および２ステップ増幅の基本構成と、基本動作について説明する。
【００１７】
図１は、１ステップ増幅の基本構成を示す。図１は、ＡＤ変換器を構成する１つのステージを示している。このステージに入力されるアナログ信号Ｖｉｎは、減算増幅回路１６でサンプルされる。ＡＤ変換回路１２は、アナログ信号Ｖｉｎを所定の分解能でデジタル値に変換する。ＡＤ変換回路１２は、複数のコンパレータを備えるフラッシュ型である。この複数のコンパレータには、ＬＳＢ（Least Significant Bit）に相当する電圧毎のリファレンス電圧が供給される。各コンパレータは、当該リファレンス電圧と、上記サンプルしたアナログ信号とを比較し、Ｈｉ／Ｌｏの信号を出力する。
【００１８】
ＤＡ変換回路１３は、ＡＤ変換回路１２のコンパレータの出力をアナログ信号に変換する。減算増幅回路１６は、サンプルしたアナログ信号Ｖｉｎから、ＤＡ変換回路１３の出力アナログ信号を減算し、所定の増幅率で増幅する。減算増幅回路１６をスイッチトキャパシタオペアンプで構成した場合、当該オペアンプの入力端子に接続される容量で、上記アナログ信号Ｖｉｎをサンプルする。減算増幅回路１６の出力アナログ信号は、本ステージの出力アナログ信号Ｖｏｕｔとなる。
【００１９】
次に、このステージの動作タイミングを説明する。図２は、図１に示した回路の本発明の動作例を示すタイムチャートである。図２において、減算増幅回路１６およびＡＤ変換回路１２は、オートゼロ期間からアンプ期間に切り替わるタイミングで、入力されている信号をサンプルする。減算増幅回路１６は、クロック信号ＣＬＫのＨｉ期間にオートゼロ動作をし、Ｌｏ期間に減算増幅を行う。Ｈｉ期間にアナログ信号Ｖｉｎが入力され、ＨｉからＬｏへの立ち下がりエッジで、アナログ信号Ｖｉｎをサンプルする。Ｌｏ期間にはＤＡ変換回路１３の変換確定データが入力される。
【００２０】
ＡＤ変換回路１２は、クロック信号ＣＬＫのＨｉ期間に比較動作をして比較結果を出力し、Ｌｏ期間にオートゼロ動作をする。ＡＤ変換回路１２内の各コンパレータには、Ｌｏ期間にリファレンス電圧が入力され、ＬｏからＨｉへの立ち上がりエッジで、リファレンス電圧をサンプルする。Ｈｉ期間にはアナログ信号Ｖｉｎが入力される。
【００２１】
ＤＡ変換回路１３は、クロック信号ＣＬＫのＨｉ期間は不定であり、Ｌｏ期間に変換確定データを保持する。ＨｉからＬｏへの立ち下がりエッジのＡＤ変換回路１２の出力を、Ｌｏ期間に保持する。
【００２２】
次に、このステージの他の動作タイミングを説明する。図３は、図１に示した回路の比較動作例を示すタイムチャートである。図３において、この比較動作例は、２つのクロック信号ＣＬＫが必要となる。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１の２倍の周波数である。
【００２３】
減算増幅回路１６は、第１クロック信号ＣＬＫ１のＬｏ期間に減算増幅を行い、その期間に続く第２クロック信号ＣＬＫ２のＨｉ期間にオートゼロ動作をする。減算増幅回路１６は、第１クロック信号ＣＬＫ１のＨｉ期間における第２クロック信号ＣＬＫ２のＨｉからＬｏへの立ち下がりエッジで、アナログ信号Ｖｉｎをサンプルする。上記減算増幅期間に、ＤＡ変換回路１３の変換確定データが入力され、上記オートゼロ期間にアナログ信号Ｖｉｎが入力される。第１クロック信号ＣＬＫ１のＨｉ期間における第２クロック信号ＣＬＫ２のＬｏ期間は、オートゼロ動作も減算増幅もしない無駄な期間ｔとなる。
【００２４】
ＡＤ変換回路１２は、第１クロック信号ＣＬＫ１のＬｏ期間と、その期間に続く第２クロック信号ＣＬＫ２のＨｉ期間にオートゼロ動作をし、その期間に続く第２クロック信号ＣＬＫ２のＬｏ期間に比較動作をして比較結果を出力する。ＡＤ変換回路１２は、減算増幅回路１６がアナログ信号Ｖｉｎをサンプルするタイミングと同じタイミングで、アナログ信号Ｖｉｎをサンプルする。当該オートゼロ期間に、ＡＤ変換回路１２内の各コンパレータにはアナログ信号Ｖｉｎが入力される。上記比較動作期間に、所定のリファレンス電圧が入力される。
【００２５】
ＤＡ変換回路１３は、第１クロック信号ＣＬＫ１のＨｉ期間は不定であり、Ｌｏ期間に変換確定データを保持する。ＡＤ変換回路１２の比較結果の出力を、第１クロック信号ＣＬＫ１のＨｉからＬｏへの立ち下がりエッジで確定し、その確定したデータをＬｏ期間に保持する。
【００２６】
このように、比較動作例は、オートゼロ動作も減算増幅もしていない無駄な期間ｔが減算増幅回路１６に発生する。この原因は、ＡＤ変換回路１２と減算増幅回路１６とが同じタイミングで、アナログ信号Ｖｉｎをサンプルしているためである。即ち、同時にアナログ信号Ｖｉｎをサンプルした後、ＡＤ変換回路１２は、すぐにリファレンス電圧との比較動作を開始することができるのに対し、減算増幅回路１６は、ＤＡ変換回路１３による変換データの確定が終わるまで、減算増幅を行うことができない。そのため、比較動作例は、図２の動作タイミングで使用したクロック信号ＣＬＫより、早い第２クロック信号ＣＬＫ２で、ＡＤ変換回路１２と減算増幅回路１６を制御しなければならない。
【００２７】
これに対し、本発明の動作例は、ＡＤ変換回路１２のコンパレータが、リファレンス電圧をサンプルし、比較動作期間にアナログ信号Ｖｉｎを入力する。これにより、減算増幅回路１６は、アナログ信号Ｖｉｎのサンプルタイミングを急ぐ必要がなくなり、オートゼロ期間を比較動作例より長くとることができる。同時に、ＡＤ変換回路１２の比較期間も比較動作例より長くとることができる。よって、比較動作例の第２クロック信号ＣＬＫ２のような早いタイミングの信号も必要ない。
【００２８】
図４は、２ステップ増幅の基本構成を示す。図４は、ＡＤ変換器を構成する１つのステージを示している。このステージに入力されるアナログ信号Ｖｉｎは、第１増幅回路１１およびＡＤ変換回路１２にサンプルされる。第１増幅回路１１は、サンプルしたアナログ信号Ｖｉｎを所定の増幅率で増幅し、減算回路１４または減算増幅回路１６に出力する。または、サンプルしたアナログ信号Ｖｉｎを所定の期間ホールドして、減算回路１４または減算増幅回路１６に出力する。
【００２９】
ＡＤ変換回路１２は、サンプルしたアナログ信号Ｖｉｎを所定の分解能でデジタル値に変換する。ＤＡ変換回路１３は、ＡＤ変換回路１２の出力をアナログ信号に変換する。その際、第１増幅回路１１の増幅率に応じて、ＡＤ変換回路１２の出力を増幅しながら、アナログ信号に変換する。この増幅は、ＡＤ変換回路１２に供給される基準電圧レンジと、ＤＡ変換回路１３に供給される基準電圧レンジとの比を調整することにより行うことができる。また、ＤＡ変換回路１３を容量アレイ型で構成した場合、容量の数を調整することによっても行うことができる。
【００３０】
減算回路１４は、第１増幅回路１１の出力アナログ信号から、ＤＡ変換回路１３の出力アナログ信号を減算する。第２増幅回路１５は、減算回路１４の出力アナログ信号をサンプルし、所定の増幅率で増幅する。第２増幅回路１５の出力アナログ信号は、本ステージの出力アナログ信号Ｖｏｕｔとなる。なお、減算回路１４および第２増幅回路１５の代わりに減算増幅回路１６を用いる場合、減算増幅回路１６は、第１増幅回路１１の出力アナログ信号をサンプルして、所定の増幅率で減算増幅する。
【００３１】
次に、このステージの動作タイミングを説明する。図５は、図４に示した回路の動作例を示すタイムチャートである。図５において、第１増幅回路１１は、クロック信号ＣＬＫのＨｉ期間にサンプルしたアナログ信号Ｖｉｎを増幅し、Ｌｏ期間にオートゼロ動作をする。Ｌｏ期間にアナログ信号Ｖｉｎが入力され、ＬｏからＨｉへの立ち下がりエッジで、アナログ信号Ｖｉｎをサンプルする。Ｈｉ期間には所定のリファレンス電圧が入力される。
【００３２】
ＡＤ変換回路１２は、クロック信号ＣＬＫのＨｉ期間に比較動作をして比較結果を出力し、Ｌｏ期間にオートゼロ動作をする。ＡＤ変換回路１２内の各コンパレータには、Ｌｏ期間にアナログ信号Ｖｉｎが入力され、ＬｏからＨｉへの立ち下がりエッジで、アナログ信号Ｖｉｎをサンプルする。Ｈｉ期間には所定のリファレンス電圧が入力される。
【００３３】
ＤＡ変換回路１３は、クロック信号ＣＬＫのＨｉ期間は不定であり、Ｌｏ期間に変換確定データを保持する。ＨｉからＬｏへの立ち下がりエッジのＡＤ変換回路１２の出力を、Ｌｏ期間に保持する。
【００３４】
第２増幅回路１５は、クロック信号ＣＬＫのＨｉ期間にオートゼロ動作をし、Ｌｏ期間に増幅を行う。クロック信号ＣＬＫのＨｉからＬｏへの立ち下がりエッジで、第１増幅回路１１とＤＡ変換回路１３との差分信号をサンプルし、Ｌｏ期間には所定のリファレンス電圧が入力される。また、減算増幅回路１６を用いる場合、減算増幅回路１６は、クロック信号ＣＬＫのＨｉ期間にオートゼロ動作をし、Ｌｏ期間に減算増幅を行う。Ｈｉ期間に第１増幅回路１１の出力アナログ信号が入力され、ＨｉからＬｏへの立ち下がりエッジで、当該出力アナログ信号をサンプルする。Ｌｏ期間にはＤＡ変換回路１３の変換確定データが入力される。
【００３５】
このように、２ステップ増幅は、第１増幅回路１１とＡＤ変換回路１２とが同時にアナログ信号Ｖｉｎをサンプルし、ＡＤ変換回路１２がアナログ信号Ｖｉｎと比較して変換動作をしている期間に、第１増幅回路１１がアナログ信号Ｖｉｎをホールドまたは増幅している。したがって、第２増幅回路１５は、ＤＡ変換回路１３の変換データが確定した後、第１増幅回路１１とＤＡ変換回路１３との差分信号をサンプルすればよく、無駄な期間ｔが発生しない。また、ＡＤ変換回路１２の変換動作期間に、第１増幅回路１１がアナログ信号Ｖｉｎを増幅することにより、第２増幅回路１５の増幅率を下げることができ、第２増幅回路１５を高速化することができる。
【００３６】
（第１実施形態）
次に、第１実施形態について説明する。本実施形態は、第１ステージのＡＤ変換回路で４ビットを変換し、第２〜４ステージのＡＤ変換回路で２ビットずつを変換する４ステージからなるパイプライン型のＡＤ変換器の例である。第１ステージが１ステップ増幅、第２，３ステージが２ステップ増幅の構成である。
【００３７】
図６は、第１実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、入力アナログ信号Ｖｉｎは、第１減算増幅回路２６および第１ＡＤ変換回路２２に入力される。第１ＡＤ変換回路２２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路２２は、入力アナログ信号Ｖｉｎをデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出す。第１ＤＡ変換回路２３は、第１ＡＤ変換回路２２により変換されたデジタル値をアナログ値に変換する。第１減算増幅回路２６は、サンプルした入力アナログ信号Ｖｉｎから、第１ＤＡ変換回路２３の出力アナログ信号を減算し、２倍に増幅する。
【００３８】
第１減算増幅回路２６の出力アナログ信号は、第３増幅回路２７および第２ＡＤ変換回路２８に入力される。第３増幅回路２７と第２ＡＤ変換回路２８とは、同じタイミングでサンプルする。第３増幅回路２７は、入力されるアナログ信号をサンプルし、２倍に増幅して、第２減算回路３０に出力する。第２ＡＤ変換回路２８は、入力されるアナログ信号をサンプルし、デジタル値に変換し、上位から５，６ビット（Ｄ５，Ｄ４）を取り出す。
【００３９】
第２ステージの変換ビット数は２ビットであるため、本来、第１ステージの出力が実質４（２の２乗）倍に増幅されていなければならない。第１ステージにおいては第１減算増幅回路２６により、２倍に増幅している。それに加えて、第２ＡＤ変換回路２８内のコンパレータのリファレンス電圧を、第１ＡＤ変換回路２２の１／２に設定すれば、上記実質４倍を実現することができる。
【００４０】
第２ＤＡ変換回路２９は、第２ＡＤ変換回路２８により変換されたデジタル値をアナログ値に変換する。この際、第２ＡＤ変換回路２８の出力を２倍に増幅しながら、アナログ信号に変換する。第２減算回路３０は、第３増幅回路２７の出力アナログ信号から第２ＤＡ変換回路２９の出力アナログ信号を減算する。第４増幅回路３１は、第２減算回路３０の出力アナログ信号を２倍に増幅する。なお、第２減算回路３０および第４増幅回路３１の代わりに、一体型の第２減算増幅回路３２を用いてもよい。これによれば、回路面積を縮小化することができる。
【００４１】
第４増幅回路３１の出力アナログ信号は、第５増幅回路３３および第３ＡＤ変換回路３４に入力される。第５増幅回路３３と第３ＡＤ変換回路３４とは、同じタイミングでサンプルする。第５増幅回路３３は、入力されるアナログ信号をサンプルし、２倍に増幅して、第３減算回路３６に出力する。第３ＡＤ変換回路３４は、入力されるアナログ信号をサンプルし、デジタル値に変換し、上位から７，８ビット（Ｄ３，Ｄ２）を取り出す。
【００４２】
第３ＤＡ変換回路３５は、第３ＡＤ変換回路３４により変換されたデジタル値をアナログ値に変換する。この際、第３ＡＤ変換回路３４の出力を２倍に増幅しながら、アナログ信号に変換する。第３減算回路３６は、第５増幅回路３３の出力アナログ信号から第３ＤＡ変換回路３５の出力アナログ信号を減算する。第６増幅回路３７は、第３減算回路３６の出力アナログ信号を２倍に増幅する。なお、第３減算回路３６および第６増幅回路３７の代わりに、一体型の第３減算増幅回路３８を用いてもよい。
【００４３】
第６増幅回路３７の出力アナログ信号は、第４ＡＤ変換回路３９に入力される。第４ＡＤ変換回路３９は、入力されるアナログ信号をサンプルし、デジタル値に変換し、上位から９，１０ビット（Ｄ１〜Ｄ０）を取り出す。このように、４つのステージで１０ビットのデジタル値を得ている。
【００４４】
次に、第１実施形態におけるＡＤ変換器の動作タイミングについて説明する。図７は、第１実施形態におけるＡＤ変換器の動作過程を示すタイムチャートである。まず、第１ステージの動作タイミングを説明する。第１減算増幅回路２６は、クロック信号ＣＬＫのＨｉからＬｏへの立ち下がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１減算増幅回路２６は、クロック信号ＣＬＫのＨｉ期間にオートゼロ動作をし、Ｌｏ期間にサンプルした入力アナログ信号Ｖｉｎから第１ＤＡ変換回路２３の出力アナログ信号を減算して、増幅する。第２ＡＤ変換回路２８は、クロック信号ＣＬＫのＬｏからＨｉへの立ち上がりエッジで、所定のリファレンス電圧をサンプルする。第２ＡＤ変換回路２８は、クロック信号ＣＬＫのＨｉ期間に比較動作をし、Ｌｏ期間にオートゼロ動作をする。クロック信号ＣＬＫのＨｉからＬｏへの立ち下がりエッジに、入力アナログ信号Ｖｉｎが入力される。第１ＤＡ変換回路２３は、クロック信号ＣＬＫのＬｏ期間に変換確定データを保持し、Ｈｉ期間に不定状態となる。
【００４５】
次に、第２ステージの動作タイミングを説明する。第３増幅回路２７および第２ＡＤ変換回路２８は、クロック信号ＣＬＫのＬｏからＨｉへの立ち上がりエッジで、第１減算増幅回路２６の出力アナログ信号をサンプルする。第３増幅回路２７は、クロック信号ＣＬＫのＨｉ期間にサンプルしたアナログ信号を増幅し、Ｌｏ期間にオートゼロ動作をする。第２ＡＤ変換回路２８は、クロック信号ＣＬＫのＨｉ期間に比較動作をし、Ｌｏ期間にオートゼロ動作をする。第２ＤＡ変換回路２９は、クロック信号ＣＬＫのＬｏ期間に変換確定データを保持し、Ｈｉ期間に不定状態となる。
【００４６】
第４増幅回路３１は、クロック信号ＣＬＫのＨｉからＬｏへの立ち下がりエッジで、第３増幅回路２７の出力アナログ信号と第２ＤＡ変換回路２９の出力アナログ信号との差分信号をサンプルする。第４増幅回路３１は、クロック信号ＣＬＫのＬｏ期間にサンプルしたアナログ信号を増幅し、Ｈｉ期間にオートゼロ動作をする。なお、第２減算増幅回路３２を用いた場合、第２減算増幅回路３２は、クロック信号ＣＬＫのＨｉからＬｏへの立ち下がりエッジで、第３増幅回路２７の出力アナログ信号をサンプルする。第２減算増幅回路３２は、クロック信号ＣＬＫのＬｏ期間にサンプルしたアナログ信号から第２ＤＡ変換回路２９の出力アナログ信号を減算して増幅し、Ｈｉ期間にオートゼロ動作をする。
【００４７】
次に、第３ステージの動作タイミングを説明する。第５増幅回路３３および第３ＡＤ変換回路３４は、クロック信号ＣＬＫのＬｏからＨｉへの立ち上がりエッジで、第４増幅回路３１の出力アナログ信号をサンプルする。第５増幅回路３３は、クロック信号ＣＬＫのＨｉ期間にサンプルしたアナログ信号を増幅し、Ｌｏ期間にオートゼロ動作をする。第３ＡＤ変換回路３４は、クロック信号ＣＬＫのＨｉ期間に比較動作をし、Ｌｏ期間にオートゼロ動作をする。第３ＤＡ変換回路３５は、クロック信号ＣＬＫのＬｏ期間に変換確定データを保持し、Ｈｉ期間に不定状態となる。
【００４８】
第６増幅回路３７は、クロック信号ＣＬＫのＨｉからＬｏへの立ち下がりエッジで、第５増幅回路３３の出力アナログ信号と第３ＤＡ変換回路３５の出力アナログ信号との差分信号をサンプルする。第６増幅回路３７は、クロック信号ＣＬＫのＬｏ期間にサンプルしたアナログ信号を増幅し、Ｈｉ期間にオートゼロ動作をする。なお、第３減算増幅回路３８を用いた場合、第３減算増幅回路３８は、クロック信号ＣＬＫのＨｉからＬｏへの立ち下がりエッジで、第５増幅回路３３の出力アナログ信号をサンプルする。第３減算増幅回路３８は、クロック信号ＣＬＫのＬｏ期間に、サンプルしたアナログ信号から第３ＤＡ変換回路３５の出力アナログ信号を減算して増幅し、Ｈｉ期間にオートゼロ動作をする。
【００４９】
そして、第４ステージの第４ＡＤ変換回路３９は、クロック信号ＣＬＫのＬｏからＨｉへの立ち上がりエッジで、第６増幅回路３７の出力アナログ信号をサンプルする。第４ＡＤ変換回路３９は、クロック信号ＣＬＫのＨｉ期間に比較動作をし、Ｌｏ期間にオートゼロ動作をする。このように、４つのＡＤ変換回路２２，２８，３４，３９が、同一クロックで、それぞれ異なる入力アナログ信号Ｖｉｎの変換動作をすることにより、パイプライン処理を実現している。
【００５０】
次に、第１実施形態におけるＡＤ変換器の他の動作タイミングについて説明する。図８は、第１実施形態におけるＡＤ変換器の比較例における動作過程を示すタイムチャートである。第２ステージ以降のタイミングは、図７のタイミングと同様であるため、第１ステージのみを説明する。比較例は、２つのクロック信号ＣＬＫが必要となる。第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。
【００５１】
第１減算増幅回路２６は、第２クロック信号ＣＬＫ２の１周期おきのＨｉからＬｏへの立ち下がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１減算増幅回路２６は、第１クロック信号ＣＬＫ１のＬｏ期間に、サンプルした入力アナログ信号Ｖｉｎから第１ＤＡ変換回路２３の出力アナログ信号を減算して、増幅する。第１クロック信号ＣＬＫ１のＨｉ期間における第２クロック信号ＣＬＫ２のＨｉ期間にオートゼロ動作をする。第１クロック信号ＣＬＫ１のＨｉ期間における第２クロック信号ＣＬＫ２のＬｏ期間は、オートゼロも増幅もしない無駄な期間ｔとなる。
【００５２】
第１ＡＤ変換回路２２は、第１減算増幅回路２６が入力アナログ信号Ｖｉｎをサンプルするタイミングと同じタイミングで、入力アナログ信号Ｖｉｎをサンプルする。第１ＡＤ変換回路２２は、第１クロック信号ＣＬＫ１のＬｏ期間と、その期間に続く第２クロック信号ＣＬＫ２のＨｉ期間にオートゼロ動作をし、その期間に続く第２クロック信号ＣＬＫ２のＬｏ期間に比較動作をして比較結果を出力する。第１ＤＡ変換回路２３は、第１クロック信号ＣＬＫ１のＬｏ期間に変換確定データを保持し、Ｈｉ期間に不定状態となる。
【００５３】
このように、比較例は、オートゼロも減算増幅もしていない無駄な期間ｔが第１減算増幅回路２６に発生する。この原因は、第１ＡＤ変換回路２２と第１減算増幅回路２６とが同じタイミングで、アナログ信号Ｖｉｎをサンプルしているためである。即ち、同時にアナログ信号Ｖｉｎをサンプルした後、第１ＡＤ変換回路２２は、すぐにリファレンス電圧との比較動作を開始することができるのに対し、第１減算増幅回路２６は、第１ＤＡ変換回路２３による変換データの確定が終わるまで、減算増幅を行うことができない。そのため、比較例は、図７の動作タイミングで使用したクロック信号ＣＬＫより、早い第２クロック信号ＣＬＫ２で、第１ＡＤ変換回路２２と第１減算増幅回路２６を制御しなければならない。
【００５４】
これに対し、図７に示した本発明の動作例は、第１ＡＤ変換回路２２がリファレンス電圧をサンプルし、その比較動作期間にアナログ信号Ｖｉｎを入力する。これにより、第１減算増幅回路２６は、アナログ信号Ｖｉｎのサンプルタイミングを急ぐ必要がなくなり、オートゼロ期間を比較例より長くとることができる。よって、比較動作例の第２クロック信号ＣＬＫ２のような早いタイミングの信号も必要ない。
【００５５】
このように、本実施形態によれば、１ステップ増幅ステージと２ステップ増幅ステージとを混在させたパイプライン型のＡＤ変換器を、無駄な期間ｔを発生させずに動作させることができる。また、１ステップ増幅ステージ制御用の特別な第２クロック信号ＣＬＫを生成する必要もなく、共通のクロック信号ＣＬＫで、全ステージを制御することができる。さらに、初段のステージを１ステップ増幅で構成することにより、ＡＤ変換器全体の特性を向上させることができる。即ち、初段のステージに入力される信号は、減算回路を通る前の信号なので一番大きな信号である。２ステップ増幅のようにＡＤ変換回路と並列に増幅回路を設けると、その増幅回路の出力電圧範囲により特性が劣化する可能性がある。特に、増幅回路の電源電圧が低下してくると、当該出力電圧範囲が狭くなって、その傾向が強まる。
【００５６】
また、上述したように２ステップ増幅は、そのステージのＡＤ変換と平行して、入力信号を増幅することができる。そのため、２ステップ目の増幅回路の増幅率を下げることができ、この増幅回路を高速化することができる。したがって、クロック信号ＣＬＫ自体の周波数を上げることができる。このように、本実施形態によれば、無駄な期間ｔを発生させずに、特性向上と高速化を両立することができる。
【００５７】
（第２実施形態）
第２実施形態は、１ステップ増幅で非サイクリック型の前段ステージで４ビットを変換し、２ステップ増幅でサイクリック型の後段ステージで２ビットずつ変換し、後段ステージが３周回することにより合計１０ビットを出力するＡＤ変換器の例である。
【００５８】
図９は、第２実施形態におけるＡＤ変換器の構成を示す。このＡＤ変換器において、まず、前段ステージについて説明する。入力アナログ信号Ｖｉｎは、第１ＡＤ変換回路４２および第１減算増幅回路４６に入力される。第１ＡＤ変換回路４２は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路４２は、入力アナログ信号Ｖｉｎをサンプルして、それをデジタル値に変換し、上位４ビット（Ｄ９〜Ｄ６）を取り出し、図示しないエンコーダおよび第１ＤＡ変換回路４３に出力する。第１ＤＡ変換回路４３は、第１ＡＤ変換回路４２により変換されたデジタル値をアナログ値に変換する。第１減算増幅回路４６は、入力アナログ信号Ｖｉｎをサンプルし、該入力アナログ信号Ｖｉｎから第１ＤＡ変換回路４３の出力アナログ信号を減算して、２倍に増幅する。
【００５９】
次に、後段ステージについて説明する。第１スイッチＳＷ１および第２スイッチＳＷ２は、交互にオンオフするスイッチである。第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフの状態において、前段ステージの第１減算増幅回路４６から第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路４７および第２ＡＤ変換回路４８に入力される。第２ＡＤ変換回路４８も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。第２ＡＤ変換回路４８内のコンパレータのリファレンス電圧は、第１ＡＤ変換回路４２の１／２に設定されている。第２ＡＤ変換回路４８、第１減算増幅回路４６の出力アナログ信号をサンプルして、それをデジタル値に変換し、上位から５，６ビット（Ｄ５，Ｄ４）を取り出し、図示しないエンコーダおよび第２ＤＡ変換回路４９に出力する。
【００６０】
第２ＤＡ変換回路４９は、第２ＡＤ変換回路４８により変換されたデジタル値をアナログ値に変換する。その際、当該デジタル値を２倍に増幅して、アナログ値に変換する。第３増幅回路４７は、第１減算増幅回路４６の出力アナログ信号をサンプルして、それを２倍に増幅して第２減算回路５０に出力する。第２減算回路５０は、第３増幅回路４７の出力アナログ信号から、第２ＤＡ変換回路４９の出力アナログ信号を減算して、第４増幅回路５１に出力する。
【００６１】
第４増幅回路５１は、第２減算回路５０の出力アナログ信号を２倍に増幅する。この段階において、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンの状態に遷移している。第４増幅回路５１の出力アナログ信号は、第２スイッチＳＷ２を介して第３増幅回路４７および第２ＡＤ変換回路４８へフィードバックされる。なお、第２減算回路５０および第４増幅回路５１は、一体型の第２減算増幅回路５２を用いてもよい。以下、上記の処理が繰り返され、第２ＤＡ変換回路４９は、上位から７，８ビット（Ｄ３，Ｄ２）および上位から９，１０ビット（Ｄ１，Ｄ０）を取り出す。このようにして、１０ビットのデジタル値を得ている。上位から５〜１０ビットをサイクリック型の後段ステージにより得ている。
【００６２】
次に、第２実施形態におけるＡＤ変換器の動作タイミングについて説明する。図１０は、第２実施形態におけるＡＤ変換器の本発明の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。第１クロック信号ＣＬＫ１は、第１減算増幅回路４６、第１ＡＤ変換回路４２および第１ＤＡ変換回路４３の動作を制御する。第２クロック信号ＣＬＫ２は、第３増幅回路４７、第４増幅回路５１、第２ＡＤ変換回路４８および第２ＤＡ変換回路４９の動作を制御する。スイッチ信号ＣＬＫＳＷは、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。
【００６３】
第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２は、その立ち上がりが第１クロック信号ＣＬＫ１の立ち上がりと同期した後、次の２回目の立ち下がりが第１クロック信号ＣＬＫ１の次の立ち下がりと同期し、さらに次の２回目の立ち上がりが第１クロック信号ＣＬＫ１の次の立ち上がりと同期する。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、後段ステージによる変換処理速度も前段ステージによる変換処理速度の３倍である。より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する前段ステージほど高い精度が要求される。したがって、本実施形態の構成において、前段ステージほどには処理精度が要求されない後段ステージは、前段ステージの処理速度より、その変換処理速度を速めることが可能である。
【００６４】
第１減算増幅回路４６は、第１クロック信号ＣＬＫ１の立ち下がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１減算増幅回路４６は、第１クロック信号ＣＬＫ１のＬｏ期間に、サンプルした入力アナログ信号Ｖｉｎから第１ＤＡ変換回路４３の出力アナログ信号を減算して増幅する。第１クロック信号ＣＬＫ１のＨｉ期間にオートゼロ動作をする。第１ＡＤ変換回路４２は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、所定のリファレンス電圧をサンプルする。第１ＡＤ変換回路４２は、第１クロック信号ＣＬＫ１のＨｉ期間に、変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、Ｌｏ期間にオートゼロ動作をする。第１ＤＡ変換回路１３は、第１クロック信号ＣＬＫ１のＬｏ期間に変換確定データを保持し、Ｈｉ期間に不定状態となる。
【００６５】
第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。
【００６６】
第３増幅回路４７および第２ＡＤ変換回路４８は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第３増幅回路４７は、第２クロック信号ＣＬＫ２のＨｉ期間にサンプルしたアナログ信号を増幅し、Ｌｏ期間にオートゼロ動作をする。第２ＡＤ変換回路４８が最下位ビットＤ１，０を変換する期間は、増幅しない。第４増幅回路５１は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、第３増幅回路４７の出力アナログ信号と第２ＤＡ変換回路４９の出力アナログ信号との差分信号をサンプルする。第４増幅回路５１は、第２クロック信号ＣＬＫ２のＬｏ期間にサンプルしたアナログ信号を増幅し、Ｈｉ期間にオートゼロ動作をする。第４増幅回路５１の代わりに第２減算増幅回路５２を用いた場合、第２減算増幅回路５２は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、第３増幅回路４７の出力アナログ信号をサンプルする。第２減算増幅回路５２は、第２クロック信号ＣＬＫ２のＬｏ期間に、サンプルしたアナログ信号から第２ＤＡ変換回路４９の出力アナログ信号を減算して増幅する。Ｈｉ期間にオートゼロ動作をする。第２ＡＤ変換回路４８がＤ１，Ｄ０を変換後の次の半クロック期間は、増幅を行わない。
【００６７】
第２ＡＤ変換回路４８は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第２ＡＤ変換回路４８は、第２クロック信号ＣＬＫ２のＨｉ期間に変換動作をして冗長ビット分を含んで３ビットを出力し、Ｌｏ期間にオートゼロ動作をする。第２ＤＡ変換回路４９は、第２クロック信号ＣＬＫ２のＬｏ期間に変換確定データを保持し、Ｈｉ期間に不定状態となる。第２ＡＤ変換回路４８の出力がＤ１，Ｄ０のときは変換動作を行わない。
【００６８】
第１減算増幅回路４６、第３増幅回路４７、第４増幅回路５１、第１ＡＤ変換回路４２および第２ＡＤ変換回路４８のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第２ＡＤ変換回路４８がＤ５，Ｄ４およびＤ３，Ｄ２を変換処理する間、第１ＡＤ変換回路４２は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。
【００６９】
次に、第２実施形態におけるＡＤ変換器の他の動作タイミングについて説明する。図１１は、第２実施形態におけるＡＤ変換器の比較例における動作過程を示すタイムチャートである。後段ステージのタイミングは、図１０のタイミングと同様であるため、前段ステージのみを説明する。比較例は、さらに第３クロック信号ＣＬＫ３が必要となる。第３クロック信号ＣＬＫ３の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。
【００７０】
第１減算増幅回路４６は、第３クロック信号ＣＬＫ３の１周期おきの立ち下がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１減算増幅回路４６は、第１クロック信号ＣＬＫ１のＬｏ期間に、サンプルした入力アナログ信号Ｖｉｎから第１ＤＡ変換回路４３の出力アナログ信号を減算して、増幅する。第１クロック信号ＣＬＫ１のＨｉ期間における第３クロック信号ＣＬＫ３のＨｉ期間にオートゼロ動作をする。第１クロック信号ＣＬＫ１のＨｉ期間における第３クロック信号ＣＬＫ３のＬｏ期間は、オートゼロも増幅もしない無駄な期間ｔとなる。
【００７１】
第１ＡＤ変換回路４２は、第１減算増幅回路４６が入力アナログ信号Ｖｉｎをサンプルするタイミングと同じタイミングで、入力アナログ信号Ｖｉｎをサンプルする。第１ＡＤ変換回路４２は、第１クロック信号ＣＬＫ１のＬｏ期間と、その期間に続く第３クロック信号ＣＬＫ３のＨｉ期間にオートゼロ動作をし、その期間に続く第３クロック信号ＣＬＫ３のＬｏ期間に比較動作をして比較結果を出力する。第１ＤＡ変換回路４３は、第１クロック信号ＣＬＫ１のＬｏ期間に変換確定データを保持し、Ｈｉ期間に不定状態となる。
【００７２】
このように、比較動作例は、オートゼロも減算増幅もしていない無駄な期間ｔが第１減算増幅回路４６に発生する。この原因は、第１ＡＤ変換回路４２と第１減算増幅回路４６とが同じタイミングで、アナログ信号Ｖｉｎをサンプルしているためである。即ち、同時にアナログ信号Ｖｉｎをサンプルした後、第１ＡＤ変換回路４２は、すぐにリファレンス電圧との比較動作を開始することができるのに対し、第１減算増幅回路４６は、第１ＤＡ変換回路４３による変換データの確定が終わるまで、減算増幅を行うことができない。そのため、比較例は、図１０の動作タイミングで使用した第１クロック信号ＣＬＫより、早い第３クロック信号ＣＬＫ３で、第１ＡＤ変換回路４２と第１減算増幅回路４６を制御しなければならない。
【００７３】
これに対し、図１０に示した本発明の動作例は、第１ＡＤ変換回路４２がリファレンス電圧をサンプルし、その比較動作期間にアナログ信号Ｖｉｎを入力する。これにより、第１減算増幅回路４６は、アナログ信号Ｖｉｎのサンプルタイミングを急ぐ必要がなくなり、オートゼロ期間を比較例より長くとることができる。よって、比較動作例の第３クロック信号ＣＬＫ３のような早いタイミングの信号も必要ない。
【００７４】
このように、本実施形態によれば、非サイクリック型の１ステップ増幅ステージと、サイクリック型の２ステップ増幅ステージとを混在させたＡＤ変換器を、無駄な期間ｔを発生させずに動作させることができる。また、１ステップ増幅で非サイクリック型のステージを１つの第１クロック信号ＣＬＫで制御することができる。さらに、初段のステージを１ステップ増幅で構成することにより、ＡＤ変換器全体の特性を向上させることができる。即ち、初段のステージに入力される信号は、減算回路を通る前の信号なので一番大きな信号である。２ステップ増幅のようにＡＤ変換回路と並列に増幅回路を設けると、その増幅回路の出力電圧範囲により特性が劣化する可能性がある。特に、増幅回路の電源電圧が低下してくると、当該出力電圧範囲が狭くなって、その傾向が強まる。
【００７５】
また、上述したように２ステップ増幅は、そのステージのＡＤ変換と平行して、入力信号を増幅することができる。そのため、２ステップ目の増幅回路の増幅率を下げることができ、この増幅回路を高速化することができる。したがって、第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２自体の周波数を上げることができる。このように、本実施形態によれば、無駄な期間ｔを発生させずに、特性向上と高速化を両立することができる。
【００７６】
（第３実施形態）
第３実施形態は、第２実施形態のＡＤ変換器に、１ステップ増幅のステージをさらに付け加えたものであり、１ステップ増幅の第１ステージで４ビットを変換し、１ステップ増幅の第２ステージで２ビットを変換し、２ステップ増幅でサイクリック型の第３ステージで２ビットずつ３回変換することにより合計１２ビットを出力するＡＤ変換器の例である。
【００７７】
図１２は、第３実施形態におけるＡＤ変換器の構成を示す。第２ステージ以降の説明は、基本的に第２実施形態の説明がそのまま該当する。ただ、第２ステージの変換ビット数は、第２実施形態の前段ステージの４ビットから２ビットになった点が異なる。また、第２ステージのＡＤ変換回路のリファレンス電圧と、第３ステージのＡＤ変換回路のリファレンス電圧を同じに設定すると、図１２のように、第２ステージの増幅率が４倍になる。そして、付け加えられた第１ステージは、第２実施形態の前段ステージの説明がそのまま妥当する。また、動作タイミングも、図１０に示したタイムチャートと基本的に同様である。第１ステージのＡＤ変換回路６２、ＤＡ変換回路６３、および減算増幅回路６６は、第１クロック信号ＣＬＫ１で制御される。第２ステージの各構成素子は、第１クロック信号ＣＬＫ１で制御されても、第２クロック信号ＣＬＫ２で制御されてもよい。
【００７８】
このように、本実施形態によれば、１ステップ増幅の２つのステージと、２ステップ増幅でサイクリック型のステージとを混在させたＡＤ変換器を、無駄な期間ｔを発生させずに動作させることができる。また、初段のステージを１ステップ増幅で構成することにより、ＡＤ変換器全体の特性を向上させることができる。また、上述したように２ステップ増幅は、ＡＤ変換器全体を高速化することができる。このように、本実施形態によれば、無駄な期間ｔを発生させずに、特性向上と高速化を両立することができる。
【００７９】
以上、本発明を実施の形態をもとに説明した。この実施の形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。
【００８０】
上記実施形態に記載したＡＤ変換回路の変換ビット数とその配分、増幅回路の増幅率等のパラメータは一例に過ぎず、変形例においてはこれらのパラメータに他の数値を採用してもよい。また、ＡＤ変換器全体のステージ数、１ステップ増幅のステージ数、２ステップ増幅のステージ数、サイクリック型のステージ数、および非サイクリック型のステージ数は、任意に設定可能である。
【図面の簡単な説明】
【００８１】
【図１】１ステップ増幅の基本構成を示す図である。
【図２】図１に示した回路の本発明の動作例を示すタイムチャートである。
【図３】図１に示した回路の比較動作例を示すタイムチャートである。
【図４】２ステップ増幅の基本構成を示す図である。
【図５】図４に示した回路の動作例を示すタイムチャートである。
【図６】第１実施形態におけるＡＤ変換器の構成を示す図である。
【図７】第１実施形態におけるＡＤ変換器の本発明における動作過程を示すタイムチャートである。
【図８】第１実施形態におけるＡＤ変換器の比較例における動作過程を示すタイムチャートである。
【図９】第２実施形態におけるＡＤ変換器の構成を示す図である。
【図１０】第２実施形態におけるＡＤ変換器の本発明における動作過程を示すタイムチャートである。
【図１１】第２実施形態におけるＡＤ変換器の比較例における動作過程を示すタイムチャートである。
【図１２】第３実施形態におけるＡＤ変換器の構成を示す図である。
【符号の説明】
【００８２】
２２  第１ＡＤ変換回路、  ２３  第１ＤＡ変換回路、  ２６  第１減算増幅回路、  ２７  第３増幅回路、  ２８  第２ＡＤ変換回路、  ２９  第２ＤＡ変換回路、  ３０  第２減算回路、  ３１  第４増幅回路、  ３２  第２減算増幅回路、  ３３  第５増幅回路、  ３４  第３ＡＤ変換回路、  ３５  第３ＤＡ変換回路、  ３６  第３減算回路、  ３７  第６増幅回路、  ３８  第３減算増幅回路、  ３９  第４ＡＤ変換回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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