(57)【要約】【課題】  アナログ入力ごとに必要な分解能をフレキシブルに設定してＡ／Ｄ変換処理を行うことができるＡ／Ｄ変換器及びマイクロコンピュータを提供する。【解決手段】  Ａ／Ｄ変換の制御情報を設定するＡ／Ｄ制御レジスタ６０を有し、複数のアナログ入力チャネルＡＮ０−ＡＮｎのいずれかを選択しながらオーバーサンプリングを行う機能を有するＡ／Ｄ変換器である。Ａ／Ｄ制御レジスタ６０における変換制御情報の複数のエントリを有し、各エントリに、オーバーサンプリング比を設定するフィールドを有する。エントリの設定に基づき、Ａ／Ｄ変換部３０が指定オーバーサンプリング比でＡ／Ｄ変換を行い、フィルタ演算回路１０が所定フィルタ係数でフィルタ処理し、Ａ／Ｄ変換結果データとして出力する。アナログ入力ごとのオーバーサンプリング比でのＡ／Ｄ変換処理を実行させる。【選択図】  図１
2005191810.tif 000002
【特許請求の範囲】
【請求項１】
複数のアナログ入力と、前記複数のアナログ入力からいずれか１つを選択するマルチプレクサと、前記選択されたアナログ入力をアナログ／デジタル変換するアナログ／デジタル変換部及び前記アナログ／デジタル変換部におけるアナログ／デジタル変換後のデータをフィルタ処理するフィルタ演算回路と、変換制御情報を格納する制御レジスタと、変換結果データを格納する変換結果レジスタとを有し、
前記制御レジスタは、前記変換制御情報のための複数のエントリを有し、前記エントリごとにオーバーサンプリング比を設定するフィールドを有し、
前記エントリの設定に基づき、前記アナログ／デジタル変換部及びフィルタ演算回路に、前記アナログ入力ごとのオーバーサンプリング比でのアナログ／デジタル変換処理を実行させることを特徴とするアナログ／デジタル変換器。
【請求項２】
請求項１記載のアナログ／デジタル変換器において、
前記制御レジスタの複数のエントリは、アナログ入力ごとのエントリとして構成されることを特徴とするアナログ／デジタル変換器。
【請求項３】
請求項１記載のアナログ／デジタル変換器において、
前記制御レジスタの複数のエントリは、アナログ／デジタル変換処理の実行順序ごとのエントリとして構成されることを特徴とするアナログ／デジタル変換器。
【請求項４】
請求項１記載のアナログ／デジタル変換器において、
前記制御レジスタの複数のエントリは、アナログ／デジタル変換開始要因ごとのエントリとして構成されることを特徴とするアナログ／デジタル変換器。
【請求項５】
請求項１記載のアナログ／デジタル変換器において、
前記制御レジスタは、前記エントリごとに、前記フィルタ演算回路のフィルタ係数を設定するフィールドを有し、
前記フィルタ係数の設定に基づき、前記フィルタ演算回路にフィルタ処理を実行させることを特徴とするアナログ／デジタル変換器。
【請求項６】
請求項５記載のアナログ／デジタル変換器において、
前記フィルタ演算回路は、前記フィルタ係数が、
２-mまたは（１−２-m）  （ｍ：整数）
となる構成を有することを特徴とするアナログ／デジタル変換器。
【請求項７】
請求項１記載のアナログ／デジタル変換器において、
前記複数のアナログ入力のうち、第１のアナログ入力について指定オーバーサンプリング比でオーバーサンプリングを行い、これと同時並行的に、アナログ入力を選択しながら前記第１のアナログ入力のオーバーサンプリングにおける個々のサンプリングの間に第２のアナログ入力についてのアナログ／デジタル変換を行うことを特徴とするアナログ／デジタル変換器。
【請求項８】
請求項１記載のアナログ／デジタル変換器において、
前記複数のアナログ入力のうち、第１のアナログ入力について指定オーバーサンプリング比でオーバーサンプリングを行い、これと同時並行的に、アナログ入力を選択しながら前記第１のアナログ入力のオーバーサンプリング比と異なるオーバーサンプリング比で第２のアナログ入力についてオーバーサンプリングを行うことを特徴とするアナログ／デジタル変換器。
【請求項９】
請求項１−７のいずれか一項に記載のアナログ／デジタル変換器と、
マイクロプロセッシングユニットと、バスとを有し、
前記制御レジスタと前記変換結果レジスタとが前記バスを介して前記マイクロプロセッシングユニットから書き込み及び読み出しされることを特徴とするマイクロコンピュータ。
【請求項１０】
請求項９記載のマイクロコンピュータにおいて、
ランダムアクセスメモリと、ダイレクトメモリアクセスコントローラとを有し、
前記変換結果レジスタが前記ランダムアクセスメモリ上に論理的に構成され、前記ダイレクトメモリアクセスコントローラにより前記フィルタ演算回路と前記ランダムアクセスメモリ上の変換結果レジスタとの間でデータ転送されることを特徴とするマイクロコンピュータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ／デジタル変換器（Ａ／Ｄ変換器）及びＡ／Ｄ変換器を有するマイクロコンピュータに関し、特に、オーバーサンプリング機能を有するＡ／Ｄ変換器及びマイクロコンピュータに関する。
【背景技術】
【０００２】
集積回路技術の発展に伴い、メモリ、タイマ、そしてＡ／Ｄ変換器などの周辺モジュールを１つのチップに備えたマイクロコンピュータが主流となってきている。これら周辺モジュールを備えたマイクロコンピュータでは、制御方式として、マイクロプロセッシングユニット（ＭＰＵ）が逐一周辺モジュールの動作を制御するのではなく、周辺モジュールが制御レジスタを備える構成でＭＰＵによる制御レジスタへの制御情報の設定に基づき各周辺モジュールを動作させる。このような制御方式によりＭＰＵの負荷を減らし、結果としてマイクロコンピュータ全体の性能を向上させることが広く行われてきている。
【０００３】
例えば、本発明の対象であるＡ／Ｄ変換器の技術に的を絞ると、非特許文献１によれば、マイクロコンピュータにおけるＡ／Ｄ変換器の制御レジスタ（Ａ／Ｄコントロールステータスレジスタ）の所定ビット（ビット５，４：Ａ／Ｄモード１、０（ADM1, ADM0））により、複数のアナログ入力チャネルについてのＡ／Ｄ変換の動作モードとして、単一モード、４チャネルスキャンモード、８チャネルスキャンモード、１２チャネルスキャンモードなどを設定できる構成となっている。これにより、Ａ／Ｄ変換器がＭＰＵとは独立してＭＰＵによる逐一の関与なしでスキャン動作が可能となっている。なおここでのスキャン動作とは、複数（１つ以上）のアナログ入力チャネルについて順次選択しながらＡ／Ｄ変換を連続して実行してゆく動作を指している。また単一モードとは、指定の単一のアナログ入力チャネルについてＡ／Ｄ変換を行うモードである。
【０００４】
また、例えば非特許文献２に記載されているように、マイクロコンピュータ内にデルタシグマ型（ΔΣ型）Ａ／Ｄ変換器を備え、オーバーサンプリング動作をさせることで変換の分解能を向上させるオーバーサンプリングＡ／Ｄ変換器も提供されている。上記ΔΣ型Ａ／Ｄ変換器は、デジタルフィルタ、積分器と逐次型１ビットＡ／Ｄ変換器、Ｄ／Ａ変換器を用いて、１ビットのＡ／Ｄ変換結果に対してデジタル処理を加えるものである。
【非特許文献１】「日立SuperH RISC engine SH-2 SH7050シリーズ  ハードウェアマニュアル」，株式会社日立製作所，平成１１年９月，第５版，ｐ．４６９
【非特許文献２】「ユーザーズマニュアル  V850ES/PM1  ３２ビット・シングルチップ・マイクロコンピュータ  ハードウェア編  μPD703228  資料番号U16237JJ2V0UD00（第２版）」，ＮＥＣ Electronics Corporation，２００３年７月，第１２章，ｐ．２５９−２６７，インターネット＜ＵＲＬ： http://www.necel.com/nesdis/image/U16237JJ2V0UD00.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
非特許文献１などの従来技術によれば、ＭＰＵとは独立して周辺モジュールを動作させることでＭＰＵの負担を軽減し、結果としてマイクロコンピュータ全体の性能を向上させることが可能である。また、非特許文献２などの従来技術によれば、オーバーサンプリング動作をさせることでＡ／Ｄ変換器の分解能を向上させることができ、高精度、高速の制御用途に適したマイクロコンピュータを提供することができる。
【０００６】
しかしながら上記従来技術は、Ａ／Ｄ変換処理においてアナログ入力ごとに必要な分解能が異なる場合への対応について考慮すると更に種々の用途に活用しやすいものとなる。
【０００７】
例えばハイブリッド自動車の制御について考えてみると、自動車エンジン制御のための入力は従来通り１０ビットの分解能のＡ／Ｄ変換器で十分であるが、これに対してバッテリの充電容量（SOC: State of Charge）の推定のためにはバッテリの端子電圧及び充放電電流を１２〜１４ビット精度の分解能でＡ／Ｄ変換することが必要であり、必要な分解能が異なってくる。
【０００８】
以上のような問題を鑑み、本発明の主要な目的は、オーバーサンプリングＡ／Ｄ変換機能を備え、アナログ入力ごとに必要な分解能をフレキシブルに設定してＡ／Ｄ変換を行うことのできるＡ／Ｄ変換器及びマイクロコンピュータを提供することである。
【課題を解決するための手段】
【０００９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１０】
（１）前記目的を実現するために、本発明のＡ／Ｄ変換器は、複数のアナログ入力と、複数のアナログ入力からいずれか１つを選択するマルチプレクサと、選択されたアナログ入力をＡ／Ｄ変換するＡ／Ｄ変換部及びＡ／Ｄ変換部におけるＡ／Ｄ変換後のデータをフィルタ処理するフィルタ演算回路と、変換制御情報を格納する制御レジスタ（Ａ／Ｄ制御レジスタ）と、変換結果データを格納する変換結果レジスタとを有し、制御レジスタは、変換制御情報のための複数のエントリを有し、エントリごとにオーバーサンプリング比を設定するフィールドを有し、上記エントリの設定に基づき、Ａ／Ｄ変換部及びフィルタ演算回路に、アナログ入力ごとのオーバーサンプリング比でのＡ／Ｄ変換処理を実行させることを特徴とする。
【００１１】
上記構成により、本Ａ／Ｄ変換器は、制御レジスタの複数のエントリにおける変換制御情報の設定に基づき、指定アナログ入力について、指定オーバーサンプリング比相当の回数でＡ／Ｄ変換（サンプリング）した結果を所定フィルタ係数でフィルタリングし、Ａ／Ｄ変換結果データとして出力する。本Ａ／Ｄ変換器は、制御レジスタの設定に基づき、アナログ入力ごとに指定の分解能でのＡ／Ｄ変換処理を行う。
【００１２】
（２）また、本発明のＡ／Ｄ変換器は、前記（１）のＡ／Ｄ変換器において、制御レジスタの複数のエントリは、アナログ入力ごとのエントリとして構成されることを特徴とする。
【００１３】
上記制御レジスタのエントリ形式においては、１つのエントリの設定によって１つのアナログ入力についてのＡ／Ｄ変換処理の属性を指定でき、各エントリに設定を行うことで、アナログ入力ごとに異なる属性でのＡ／Ｄ変換処理を指定できる。
【００１４】
（３）また、本発明のＡ／Ｄ変換器は、前記（１）のＡ／Ｄ変換器において、制御レジスタの複数のエントリは、Ａ／Ｄ変換処理の実行順序ごとのエントリとして構成されることを特徴とする。
【００１５】
上記制御レジスタのエントリ形式においては、１つのエントリの設定によって１つのアナログ入力についてのＡ／Ｄ変換処理の属性を指定でき、複数のエントリによりＡ／Ｄ変換処理実行順の設定を行うことで、アナログ入力ごとに異なる属性でのＡ／Ｄ変換処理を指定して順に実行させることができる。
【００１６】
（４）また、本発明のＡ／Ｄ変換器は、前記（１）のＡ／Ｄ変換器において、制御レジスタの複数のエントリは、Ａ／Ｄ変換開始要因ごとのエントリとして構成されることを特徴とする。
【００１７】
上記制御レジスタのエントリ形式においては、１つの変換開始要因に対応するエントリの設定によって複数のアナログ入力について所定の属性のＡ／Ｄ変換処理を指定でき、起動開始要因ごとに異なる属性でのＡ／Ｄ変換処理を指定して実行させることができる。
【００１８】
（５）また、本発明のＡ／Ｄ変換器は、前記（１）のＡ／Ｄ変換器において、制御レジスタは、エントリごとに、フィルタ演算回路のフィルタ係数を設定するフィールドを有し、フィルタ係数の設定に基づき、フィルタ演算回路にフィルタ処理を実行させることを特徴とする。
【００１９】
上記構成により、本Ａ／Ｄ変換器は、制御レジスタの複数のエントリにおける変換制御情報の設定に基づき、指定アナログ入力について、指定オーバーサンプリング比相当の回数でＡ／Ｄ変換（サンプリング）した結果を指定フィルタ係数でフィルタリングし、Ａ／Ｄ変換結果データとして出力する。
【００２０】
（６）また、本発明のＡ／Ｄ変換器は、前記（５）のＡ／Ｄ変換器において、フィルタ演算回路は、前記フィルタ係数が、２-mまたは（１−２-m）  （ｍ：整数）となる構成を有することを特徴とする。
【００２１】
上記構成において、フィルタ演算回路は、シフタ、加算器、減算器などから構成され、その動作は例えば以下のようになる。前回値を変換結果レジスタから読み出し、係数２-mを掛け、それにＡ／Ｄ変換部からの入力値に係数（１−２-m）を掛けたものを加え、この演算結果が変換結果レジスタに書き込まれる。
【００２２】
（７）また、本発明のＡ／Ｄ変換器は、前記（１）のＡ／Ｄ変換器において、複数のアナログ入力のうち、第１のアナログ入力について指定オーバーサンプリング比でオーバーサンプリングを行い、これと同時並行的に、アナログ入力を選択しながら第１のアナログ入力のオーバーサンプリングにおける個々のサンプリングの間に第２のアナログ入力についてのＡ／Ｄ変換（通常Ａ／Ｄ変換またはオーバーサンプリング）を行うことを特徴とする。
【００２３】
（８）また、本発明のＡ／Ｄ変換器は、前記（１）のＡ／Ｄ変換器において、複数のアナログ入力のうち、第１のアナログ入力について指定オーバーサンプリング比でオーバーサンプリングを行い、これと同時並行的に、アナログ入力を選択しながら第１のアナログ入力のオーバーサンプリング比と異なるオーバーサンプリング比で第２のアナログ入力についてオーバーサンプリングを行うことを特徴とする。
【００２４】
（９）また、本発明のマイクロコンピュータは、前記（１）−（７）のいずれかのＡ／Ｄ変換器と、ＭＰＵと、バスとを有し、Ａ／Ｄ変換器の制御レジスタと変換結果レジスタとがバスを介してＭＰＵから書き込み及び読み出しされることを特徴とする。
【００２５】
上記構成により、本マイクロコンピュータでは、ＭＰＵは、バスを介してＡ／Ｄ制御レジスタの設定を行ってＡ／Ｄ変換器を制御し、所定のＡ／Ｄ変換処理を行わせる。そして、変換結果レジスタのデータを読み込むことによりＡ／Ｄ変換結果を得る。本マイクロコンピュータでは、Ａ／Ｄ変換器の制御レジスタの複数のエントリへの変換制御情報の設定に基づき、アナログ入力ごとあるいはＡ／Ｄ変換処理実行順ごとあるいはＡ／Ｄ変換開始要因ごとの変換属性で所望のパターンのＡ／Ｄ変換処理を実行させる。
【００２６】
（１０）また、本発明のマイクロコンピュータは、前記（９）のマイクロコンピュータにおいて、ランダムアクセスメモリ（ＲＡＭ）と、ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）とを有し、変換結果レジスタがＲＡＭ上に論理的に構成され、ＤＭＡＣによりフィルタ演算回路とＲＡＭ上の変換結果レジスタとの間でデータ転送されることを特徴とする。
【００２７】
上記構成により、本マイクロコンピュータでは、ＤＭＡＣによりＡ／Ｄ変換結果データをフィルタ演算回路とＲＡＭとの間で転送処理する。ＭＰＵから高速でアクセスできるＲＡＭ上にＡ／Ｄ変換結果データが転送されるので、Ａ／Ｄ変換結果データへのアクセス時間を短縮できる。
【発明の効果】
【００２８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２９】
本発明によれば、Ａ／Ｄ変換器の制御レジスタにおける変換制御情報の複数のエントリでの設定に基づき、Ａ／Ｄ変換部及びフィルタ演算回路にアナログ入力ごとの指定属性でのＡ／Ｄ変換処理を実行させるので、アナログ入力チャネルごとにオーバーサンプリング比を指定して必要な分解能でのＡ／Ｄ変換処理を実現することができる。本発明によれば、アナログ入力に応じて必要なＡ／Ｄ変換分解能をフレキシブルに設定可能なＡ／Ｄ変換器及びＡ／Ｄ変換器を有するマイクロコンピュータを提供できる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一部には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３１】
図１は、本発明の実施の形態におけるＡ／Ｄ変換器の構成を示すブロック図である。図１の構成は、本発明のいくつかの実施の形態におけるＡ／Ｄ変換器の基本的な構成を示すものである。本Ａ／Ｄ変換器は、複数のアナログ入力（アナログ入力チャネル）ＡＮ０−ＡＮｎ、複数のアナログ入力ＡＮ０−ＡＮｎから選択を行うマルチプレクサ４０、Ａ／Ｄ変換部３０、フィルタ演算回路１０、変換結果データを格納する変換結果レジスタ２０、変換制御情報を格納するＡ／Ｄ制御レジスタ６０、制御論理５０を備える。
【００３２】
制御論理５０からの制御に基づき、マルチプレクサ４０はアナログ入力ＡＮ０−ＡＮｎの内１つを選択してＡ／Ｄ変換部３０に入力し、Ａ／Ｄ変換部３０では選択されたアナログ入力のアナログ信号についてＡ／Ｄ変換を行いＡ／Ｄ変換後のデジタルデータをフィルタ演算回路１０に入力する。フィルタ演算回路１０は、入力されたＡ／Ｄ変換後のデジタルデータを所定のフィルタ係数でフィルタリングして、変換結果レジスタ２０にＡ／Ｄ変換結果データとして書き込む。
【００３３】
制御論理５０は、Ａ／Ｄ制御レジスタ６０の設定に基づいて、マルチプレクサ４０が選択するアナログ入力を制御したり、Ａ／Ｄ変換部３０でのＡ／Ｄ変換処理におけるオーバーサンプリング比を制御したり、フィルタ演算回路１０のフィルタ係数を制御したり、変換結果レジスタ２０のアドレス選択を制御したりする。
【００３４】
Ａ／Ｄ変換部３０は、オーバーサンプリングＡ／Ｄ変換を行う機能を有する回路部であり、Ａ／Ｄ制御レジスタ６０の設定で指定されたオーバーサンプリング比でのオーバーサンプリング動作あるいは通常のＡ／Ｄ変換動作を実行する。
【００３５】
Ａ／Ｄ制御レジスタ６０は、上記オーバーサンプリング比やフィルタ係数の設定の他、本Ａ／Ｄ変換器におけるＡ／Ｄ変換処理の実行に係る各種の変換制御情報を格納する制御レジスタであり、ＭＰＵ等から設定の書き込みが行われる。本実施の形態のＡ／Ｄ変換器におけるＡ／Ｄ制御レジスタ６０は、変換制御情報の格納のための複数のエントリを有し、各エントリにオーバーサンプリング比やフィルタ係数の設定フィールドを持つ。ここでのエントリとは、Ａ／Ｄ変換処理の実行を制御しその属性を指定する個々の変換制御情報の設定部である。Ａ／Ｄ変換処理要求（Ａ／Ｄ変換の起動または開始の要因）の発生に応じて、Ａ／Ｄ制御レジスタ６０の各エントリに変換制御情報が書き込みされる。
【００３６】
なおオーバーサンプリングＡ／Ｄ変換器の場合、アナログ信号をデジタル信号に変換する狭義のＡ／Ｄ変換器部分と、フィルタ演算回路（デジタルフィルタ）部分との総体のことも「Ａ／Ｄ変換器」と呼ぶことが多い。ここでは、狭義のＡ／Ｄ変換器の部分をＡ／Ｄ変換部３０とし、これとフィルタ演算回路１０とを含めてＡ／Ｄ変換器とし、区別することにする。また、Ａ／Ｄ変換結果データ（あるいは単に変換結果）とは、Ａ／Ｄ変換部３０におけるＡ／Ｄ変換と、フィルタ演算回路１０におけるフィルタ処理とを施したデータとする。
【００３７】
オーバーサンプリングＡ／Ｄ変換器を実現する場合、そのＡ／Ｄ変換部としてはデルタシグマ（ΔΣ）方式のものを使用することが多い。なぜならばデルタシグマ方式のものを使用すればオーバーサンプリング比の１乗にほぼ比例して分解能が向上するからである。しかし本発明で提供するＡ／Ｄ変換器のＡ／Ｄ変換部にデルタシグマ方式のものを使用することは必ずしも得策ではない。というのはまず第１に、デルタシグマ型Ａ／Ｄ変換部は変換実行時にデジタル化した残りの残差を内部の積分器に蓄え、次回の入力と加えて変換しなければならない。したがって、アナログ入力をマルチプレクサで切り替えてデルタシグマ型Ａ／Ｄ変換部を使用する場合には、アナログ入力ごとに即ちアナログ入力の数だけ内部に変換の残差を蓄える積分器を持ちマルチプレクサと連動して積分器を切り替える制御を行う必要がある。そのため、複数の積分器を備えるために回路面積が大きくなる。また、入力信号に含まれる雑音成分は統計に独立であると仮定すると、平均化によりオーバーサンプリング比の１/２乗に反比例してしか減少しないため、Ａ／Ｄ変換器の分解能がオーバーサンプリング比の１乗に比例しても、１/２乗に反比例して減少する雑音成分に制約されて総合的には１/２乗に比例してしか分解能は向上しない。
【００３８】
アナログ入力についての必要な分解能、例えばエンジン制御入力について１０ビット分解能などでのＡ／Ｄ変換処理に対応して、ＭＰＵなどからＡ／Ｄ制御レジスタ６０に対しＡ／Ｄ変換の実行のための変換制御情報の設定が行われる。本Ａ／Ｄ変換器では、Ａ／Ｄ制御レジスタ６０の各エントリに設定される制御情報に基づき、オーバーサンプリングＡ／Ｄ変換処理あるいは通常のＡ／Ｄ変換処理を実行する。通常のＡ／Ｄ変換処理とは、オーバーサンプリング比が１でのＡ／Ｄ変換処理に相当する。変換制御情報は、変換対象アナログ入力チャネルの指定、そのオーバーサンプリング比やフィルタ係数の指定、変換開始要因の指定などである。
【００３９】
続いて図２〜図５に、本発明の実施の形態におけるＡ／Ｄ変換器の有するＡ／Ｄ制御レジスタの構成例として、図１に示すＡ／Ｄ制御レジスタ６０の詳細な構成が異なる各形態を示す。それぞれをＡ／Ｄ制御レジスタ６０ａ，６０ｂ，６０ｃ，６０ｄとする。なお、Ａ／Ｄ制御レジスタ６０における本発明の特徴に係る以外のその他の変換制御情報の設定については省略する。
【００４０】
図２は、Ａ／Ｄ制御レジスタ６０ａの構成を示す図である。Ａ／Ｄ制御レジスタ６０ａは、変換制御情報の複数のエントリとして、アナログ入力ごとのエントリを持つ構成である。各エントリの設定によって、アナログ入力ごとの変換属性でのＡ／Ｄ変換処理が指定可能である。Ａ／Ｄ制御レジスタ６０ａは、アナログ入力ごとの各エントリに、変換開始要因、オーバーサンプリング比、フィルタ係数の設定を示す各フィールド２０１，２０２，２０３を有する。
【００４１】
変換開始要因フィールド２０１は、複数存在する変換開始要因の内のいずれを要因（トリガ）にして、対応するアナログ入力のＡ／Ｄ変換を開始するかを設定するためのフィールドである。変換開始要因は、本Ａ／Ｄ変換器でのＡ／Ｄ変換処理（複数のＡ／Ｄ変換あるいは単一のＡ／Ｄ変換）を起動または開始させる要因のことである。この変換開始要因としては、タイマ、レジスタ書き込み、外部要求などがある。
【００４２】
タイマ要因は、マイクロコンピュータの備えるタイマのカウンタが所定の値になった時あるいは所定の周期で発生するトリガであり、タイマの備えるレジスタより設定できる。またレジスタ書き込み要因は、ＭＰＵがＡ／Ｄ変換器の変換開始要求を表す制御レジスタに書き込むことにより発生するトリガである。外部要求要因は、外部から外部端子を通じて変換開始信号が入力されることにより発生するトリガである。
【００４３】
オーバーサンプリング比フィールド２０２は、対応するアナログ入力のＡ／Ｄ変換処理の際のオーバーサンプリング比を指定するフィールドであり、Ａ／Ｄ変換処理実行時、ここで設定されたオーバーサンプリング比に相当する回数分のＡ／Ｄ変換が実行される。オーバーサンプリングを行わないＡ／Ｄ変換（通常Ａ／Ｄ変換）の指示の場合には、このオーバーサンプリング比を１に設定すればよい。
【００４４】
また通常、オーバーサンプリング比を２のべき乗とする場合が多いので、オーバーサンプリング比を２kと表し、Ａ／Ｄ制御レジスタ６０におけるオーバーサンプリング比フィールド２０２にはｋを設定する構成とすれば、Ａ／Ｄ制御レジスタ６０の構成として必要とするビット数を削減することができる。なお、このオーバーサンプリング比をｋで設定する構成の場合、オーバーサンプリングを行わないＡ／Ｄ変換処理の指示の場合には、ｋ＝０と設定すればよい。
【００４５】
フィルタ係数フィールド２０３は、オーバーサンプリングのためのデシメータフィルタの係数を設定するフィールドである。フィルタ演算回路１０は、ここで設定されたフィルタ係数に基づき、Ａ／Ｄ変換部３０でのＡ／Ｄ変換後のデータについてフィルタ処理を行う。
【００４６】
Ａ／Ｄ制御レジスタ６０ａのエントリ形式においては、１つのエントリの設定によって１つのアナログ入力についてのＡ／Ｄ変換処理の属性を指定でき、各エントリに設定を行うことで、アナログ入力ごとに異なる属性でのＡ／Ｄ変換処理を指定できる。
【００４７】
図３は、Ａ／Ｄ制御レジスタ６０ｂの構成を示す図であり、Ａ／Ｄ制御レジスタ６０ｂが、変換制御情報の複数のエントリとして、Ａ／Ｄ変換処理実行順ごとのエントリを有する構成例である。Ａ／Ｄ制御レジスタ６０ｂは、Ａ／Ｄ変換処理実行順ごとの各エントリに、アナログ入力番号、オーバーサンプリング比、フィルタ係数の設定を示す各フィールド３０１，３０２，３０３を有する。Ａ／Ｄ制御レジスタ６０ｂにおける複数のエントリについて上から下に順に、各エントリのフィールドに設定された制御情報に従ったＡ／Ｄ変換処理が実行される。
【００４８】
アナログ入力番号フィールド３０１は、変換対象のアナログ入力チャネルを指定するフィールドである。アナログ入力番号フィールド３０１で指定されたアナログ入力チャネルについて、オーバーサンプリング比フィールド３０２で指定されたオーバーサンプリング比及びフィルタ係数フィールド３０３で指定されたフィルタ係数でオーバーサンプリング動作あるいは通常Ａ／Ｄ変換動作が実行される。オーバーサンプリング比フィールド３０２、フィルタ係数フィールド３０３は、図２におけるオーバーサンプリング比フィールド２０２、フィルタ係数フィールド２０３と同様に、対応するアナログ入力チャネルについてのオーバーサンプリング比、フィルタ係数をそれぞれ指定するフィールドである。
【００４９】
Ａ／Ｄ制御レジスタ６０ｂのエントリ形式においては、１つのエントリの設定によって１つのアナログ入力についてのＡ／Ｄ変換処理の属性を指定でき、複数のエントリによりＡ／Ｄ変換処理実行順の設定を行うことで、アナログ入力ごとに異なる属性でのＡ／Ｄ変換処理を指定して順に実行させることができる。
【００５０】
また、図３のエントリ形式で、各エントリに、図２に示すような変換開始要因を設定するフィールドをさらに設け、このフィールドで指定された変換開始要因の信号入力をもとにそのエントリで指定するＡ／Ｄ変換処理を開始する構成としても良い。
【００５１】
図４は、Ａ／Ｄ制御レジスタ６０ｃの構成を示す図であり、Ａ／Ｄ制御レジスタ６０ｃが、変換制御情報の複数のエントリとして、Ａ／Ｄ変換処理実行順のエントリ、特にＡ／Ｄ変換単位動作ごとのエントリを有する構成例である。これは図３のエントリ形式におけるオーバーサンプリング比フィールド３０２に代わり、フィルタ演算回路１０での積算を継続するか／リセットするかを設定するフィールドであるリセット／積算フィールド４０２を設けた構成である。Ａ／Ｄ制御レジスタ６０ｃは、各エントリに、アナログ入力番号、リセット／積算、フィルタ係数の設定を示す各フィールド４０１，４０２，４０３を有する。アナログ入力番号フィールド４０１は、図３のアナログ入力番号フィールド３０１と同様に変換対象のアナログ入力チャネルを指定するフィールドである。フィルタ係数フィールド４０３は、図３のフィルタ係数フィールド３０３と同様に、対応するアナログ入力チャネルについてのＡ／Ｄ変換処理のフィルタ係数を指定するフィールドである。
【００５２】
この構成の場合、あるパターンのＡ／Ｄ変換処理例えばある入力チャネルについての所定のオーバーサンプリング比及びフィルタ係数でのＡ／Ｄ変換処理が、Ａ／Ｄ変換単位動作ごとの制御情報のエントリのセット（複数のエントリ）によって指定される。オーバーサンプリング処理の場合、個々のサンプリングについての制御情報のエントリでリセット／積算フィールド４０２に「積算」を設定することで、そのステップのサンプリングにおいて積算動作が行われることとなる。
【００５３】
Ａ／Ｄ制御レジスタ６０ｃのエントリ形式においては、１つのエントリの設定によって１つのアナログ入力についてのＡ／Ｄ変換単位動作の属性を指定でき、アナログ入力ごとに異なる属性でのＡ／Ｄ変換処理を指定して順に実行させることができる。
【００５４】
図３に示すＡ／Ｄ制御レジスタ６０ｂの構成では、あるＡ／Ｄ変換処理のエントリで指定されたアナログ入力についての指定オーバーサンプリング比に相当する回数分のＡ／Ｄ変換が終了すると次のエントリで指定されるアナログ入力のＡ／Ｄ変換処理に移る処理形式であった。一方図４に示すＡ／Ｄ制御レジスタ６０ｃの構成では、あるアナログ入力についての指定オーバーサンプリング比に相当する回数分のＡ／Ｄ変換の処理の実行中に、別のアナログ入力についてのＡ／Ｄ変換を実行することができる。Ａ／Ｄ変換器は、あるアナログ入力について所定の時間間隔を置きながら指定オーバーサンプリング比でオーバーサンプリングを行い、その個々のサンプリングの間に、アナログ入力を切り替えながら、別のアナログ入力についてのＡ／Ｄ変換を挟んで実行する。Ａ／Ｄ制御レジスタ６０ｃにおけるエントリの状態としては、ある変換パターンでのＡ／Ｄ変換処理を指示する複数のエントリの間に、別の変換パターンでのＡ／Ｄ変換処理を指示するエントリが１つあるいは複数挟まれる形になる。このように変換属性の異なるＡ／Ｄ変換処理を同時並行的に実行することで全体の変換処理性能を向上させることができる。このような変換処理の具体例については後述する。
【００５５】
図５は、Ａ／Ｄ制御レジスタ６０ｄの構成を示す図であり、Ａ／Ｄ制御レジスタ６０ｄが、変換制御情報の複数のエントリとして、変換開始要因ごとのエントリを有する構成例である。Ａ／Ｄ制御レジスタ６０ｄのエントリにおいて、ＡＤＥＮＴｒは、前述したレジスタ書き込みを変換開始要因としたＡ／Ｄ変換処理についての制御情報のエントリであり、またＡＤＥＮＴｔは、前述したタイマ要因のＡ／Ｄ変換処理についての制御情報のエントリであり、またＡＤＥＮＴｅは、前述した外部要求要因のＡ／Ｄ変換処理についての制御情報のエントリである。Ａ／Ｄ制御レジスタ６０ｄにおける変換開始要因ごとの各エントリは、アナログ入力番号群、オーバーサンプリング比、フィルタ係数の設定を示す各フィールド５０１，５０２，５０３を有する。
【００５６】
アナログ入力番号群フィールド５０１は、複数のアナログ入力チャネルの各々に対応するビットＡＥ０−ＡＥｎから成っており、対応する変換開始要因による変換対象のアナログ入力チャネルを指定するフィールドである。アナログ入力チャネルＡＮｘに対応するビットＡＥｘの設定値において、“１”で「変換対象とする（有効）」を指定し、“０”で「変換対象としない（無効）」を指定する。アナログ入力番号群フィールド５０１の内、ビットＡＥｘを“１”（有効）とすることで、当該アナログ入力ＡＮｘについてのＡ／Ｄ変換処理が、対応する変換開始要因により起動または開始される。アナログ入力番号群フィールド５０１の内、複数のビットについて“１”（有効）を設定すれば、対応する変換開始要因により複数のアナログ入力チャネルについて指定の変換属性でのＡ／Ｄ変換処理が起動または開始されることとなる。
【００５７】
オーバーサンプリング比フィールド５０２、フィルタ係数フィールド５０３は、対応する変換開始要因でのＡ／Ｄ変換処理における属性として、それぞれオーバーサンプリング比、フィルタ係数を指定するフィールドである。
【００５８】
なお図５ではＡ／Ｄ制御レジスタ６０の構成として変換開始要因ごとに１つのエントリを持つ形式を示したが、変換開始要因ごとに複数のエントリを持つ形式も可能である。例えば、Ａ／Ｄ変換開始の指示のためのレジスタを複数設けた構成ならば、複数のレジスタ書き込み要因のＡ／Ｄ変換制御情報のエントリＡＤＥＮＴｒ即ちＡＤＥＮＴｒ０−ＡＤＥＮＴｒｌを有する形式とすることができる。同様に、複数のタイマを設けた構成ならば複数のタイマ要因のエントリＡＤＥＮＴｔ０−ＡＤＥＮＴｔｌを有する形式とすることができる。また、複数の外部要求入力を設けた構成ならば複数の外部要求要因のエントリＡＤＥＮＴｅ０〜ＡＤＥＮＴｅｌを有する形式とすることができる。
【００５９】
Ａ／Ｄ制御レジスタ６０ｄのエントリ形式においては、１つの変換開始要因に対応するエントリの設定によって複数のアナログ入力について所定のＡ／Ｄ変換処理の属性を指定でき、起動開始要因ごとに異なる属性でのＡ／Ｄ変換処理を指定して実行させることができる。
【００６０】
以上述べた本実施の形態によるＡ／Ｄ変換器のＡ／Ｄ制御レジスタ６０の各構成６０ａ，６０ｂ，６０ｃ，６０ｄ（図２〜図５）により、Ａ／Ｄ変換器におけるＡ／Ｄ変換処理においてアナログ入力ごとにオーバーサンプリング比を設定でき、アナログ入力ごとに必要な分解能でのＡ／Ｄ変換処理を実現することができる。アナログ入力ごとあるいはＡ／Ｄ変換処理実行順ごとあるいは変換開始要因ごとに異なる変換属性の設定により、所望の変換処理パターンで効率良くＡ／Ｄ変換処理を行うことができる。
【００６１】
図６は、本発明の実施の形態におけるＡ／Ｄ変換器によるＡ／Ｄ変換処理動作例について示した図である。時系列上でのＡ／Ｄ変換動作パターンについて表している。図中の三角形はＡ／Ｄ変換単位動作を表す。
【００６２】
図６左側のグループ１のＡ／Ｄ変換処理は、単一のアナログ入力チャネルについて連続してＡ／Ｄ変換を繰り返すオーバーサンプリング動作を示している。例として、アナログ入力ＡＮ０についてのオーバーサンプリング動作を示している。このようにあるアナログ入力について短周期で連続してＡ／Ｄ変換（サンプリング）することによりＡ／Ｄ変換器の分解能を高めることができる。
【００６３】
また図６右側のグループ２のＡ／Ｄ変換処理は、あるアナログ入力（第１のアナログ入力とする）について一定時間間隔を置きながら所定周期（オーバーサンプリング比）でオーバーサンプリングし、この第１のアナログ入力についてのオーバーサンプリングと同時平行的に、別の１つ以上のアナログ入力（第２のアナログ入力とする）についてＡ／Ｄ変換を行う動作を示している。第１のアナログ入力についての個々のサンプリング（Ａ／Ｄ変換）の間に、別の第２のアナログ入力についてのＡ／Ｄ変換の動作が挟まれる形である。
【００６４】
図６のグループ２の処理では、例として、アナログ入力ＡＮ０について一定時間間隔を置きながら所定周期でオーバーサンプリングし、これと同時平行的に、入力を切り替えながらアナログ入力ＡＮ１〜ＡＮ１０について通常のＡ／Ｄ変換（オーバーサンプリング比＝１）を行う動作パターンを示している。上記アナログ入力ＡＮ０の変換周期がアナログ入力ＡＮ１〜ＡＮ１０の変換周期より短い。時系列上でアナログ入力ＡＮ０についての個々のサンプリング（Ａ／Ｄ変換）の間に、別のアナログ入力（ＡＮ１〜ＡＮ１０）についてのＡ／Ｄ変換の動作が順に挟まれ、入力を切り替えながら休み無くＡ／Ｄ変換が繰り返される実行される形である。
【００６５】
上記グループ２のＡ／Ｄ変換動作パターン例は、第１のアナログ入力ＡＮ０のＡ／Ｄ変換周期が、第２のアナログ入力ＡＮ１〜ＡＮ１０のＡ／Ｄ変換周期より短い場合であるが、第１のアナログ入力のＡ／Ｄ変換周期と、第２のアナログ入力のＡ／Ｄ変換周期とが同じで、両方のＡ／Ｄ変換を交互に実行する変換動作パターンや、第１のアナログ入力と第２のアナログ入力とで異なるオーバーサンプリング比で両方のサンプリングを交互に実行する変換動作パターン、複数のアナログ入力についてそれぞれ異なるＡ／Ｄ変換周期でのＡ／Ｄ変換群を入力を切り替えながら順に実行する変換動作パターンなど、様々な変換動作パターンが可能である。
【００６６】
図６のグループ１に示す変換動作パターン（単一のアナログ入力についてのオーバーサンプリングＡ／Ｄ変換処理）は、図２〜図５に示す全てのＡ／Ｄ制御レジスタ６０の構成で実現可能である。図２のＡ／Ｄ制御レジスタ６０ａの構成（アナログ入力ごとのエントリ形式）でグループ１に示す変換処理を行う場合は、アナログ入力ＡＮ０のエントリに、所定の変換開始要因（例えばタイマ要因を選択してタイマレジスタに変換周期を設定する）、オーバーサンプリング比、及びフィルタ係数を設定すれば実現可能である。
【００６７】
また図３のＡ／Ｄ制御レジスタ６０ｂの構成（Ａ／Ｄ変換処理実行順のエントリ形式）でグループ１に示す変換処理を行う場合は、最初のエントリに、アナログ入力番号にＡＮ０を指定し、所定のオーバーサンプリング比、及びフィルタ係数を設定すれば実現可能である。
【００６８】
また図４のＡ／Ｄ制御レジスタ６０ｃの構成（Ａ／Ｄ変換処理実行順、特にＡ／Ｄ変換単位動作ごとのエントリ形式）でグループ１に示す変換処理を行う場合は、最初から指定オーバーサンプリング比に相当する数だけの複数の実行順のエントリにおいて、アナログ入力番号にＡＮ０を指定し、リセット／積算フィールド４０２には「積算」を指定し、所定のフィルタ係数を設定すれば実現可能である。
【００６９】
また図５のＡ／Ｄ制御レジスタ６０ｄの構成（変換開始要因ごとのエントリ形式）でグループ１に示す変換処理を行う場合は、所定の変換開始要因についてのエントリ（例えばタイマ要因のエントリＡＤＥＮＴｔを選択してタイマレジスタに変換周期を設定する）に、アナログ入力番号群フィールド５０１においてアナログ入力ＡＮ０に対応するビットＡＥ０を“１”にし、かつ他のビットを“０”にし、所定のオーバーサンプリング比及びフィルタ係数を設定すれば実現可能である。
【００７０】
図６のグループ２に示す変換動作パターン（複数のアナログ入力についての指定属性での同時並行的なＡ／Ｄ変換処理）は、図２〜図５に示すＡ／Ｄ制御レジスタ６０の構成の内、図３の構成を除く全てにおいて実現可能である。図２のＡ／Ｄ制御レジスタ６０ａの構成（アナログ入力ごとのエントリ形式）でグループ２に示す変換処理を行う場合は、アナログ入力ＡＮ０についてのエントリに、所定の変換開始要因（例えばタイマ要因を選択してタイマレジスタに変換周期を設定する）、所定のオーバーサンプリング比及びフィルタ係数を設定し、アナログ入力ＡＮ１〜ＡＮ１０についての各エントリに、所定の変換開始要因（例えばタイマ要因を選択してタイマレジスタに変換周期を設定する）、所定のオーバーサンプリング比＝１（通常Ａ／Ｄ変換）、所定のフィルタ係数（任意）を設定すれば実現可能である。
【００７１】
また図４のＡ／Ｄ制御レジスタ６０ｃの構成（Ａ／Ｄ変換処理実行順、特にＡ／Ｄ変換単位動作ごとのエントリ形式）でグループ２に示す変換処理を行う場合は、最初のステップのエントリでは、アナログ入力番号にＡＮ０を指定し、リセット／積算フィールド４０２に「積算」を指定し、所定のフィルタ係数を設定し、次のステップのエントリでは、アナログ入力番号にＡＮ１を指定し、リセット／積算フィールド４０２に「リセット」を指定し、所定のフィルタ係数を設定し、次のステップのエントリでは、アナログ入力番号にＡＮ２を指定し、リセット／積算フィールド４０２に「リセット」を指定し、所定のフィルタ係数を設定し、次のステップのエントリでは、アナログ入力番号にＡＮ０を指定し、リセット／積算フィールド４０２に「積算」を指定し、所定のフィルタ係数を設定し、次のステップのエントリでは、アナログ入力番号にＡＮ３を指定し、リセット／積算フィールド４０２に「リセット」を指定し、所定のフィルタ係数を設定する、（以下略）、というように設定すれば実現できる。
【００７２】
また図５のＡ／Ｄ制御レジスタ６０ｄの構成（変換開始要因ごとのエントリ形式）でグループ２に示す変換処理を行う場合は、所定の変換開始要因のエントリ（例えばタイマ要因のエントリＡＤＥＮＴｔ０を選択して複数のタイマのうち対応するタイマｔ０のレジスタに変換周期を設定する）で、アナログ入力ＡＮ０に対応するビットＡＥ０を“１”かつ他のビットを“０”にし、所定のオーバーサンプリング比及びフィルタ係数を設定し、他の所定の変換開始要因のエントリ（例えばタイマ要因のエントリＡＤＥＮＴｔ１を選択して対応するタイマｔ１のレジスタに変換周期を設定する）で、アナログ入力ＡＮ１〜ＡＮ１０に対応する各ビットＡＥ１〜ＡＥ１０を“１”かつアナログ入力ＡＮ０に対応するビットＡＥ０を“０”にし、所定のオーバーサンプリング比＝１（通常Ａ／Ｄ変換）、所定のフィルタ係数（任意）を設定すれば実現できる。
【００７３】
以上具体的に述べたように、本実施の形態のＡ／Ｄ変換器によれば、図６グループ１に示す変換処理のようにバースト的にオーバーサンプリングを行う処理はもとより、グループ２に示す変換処理のようにあるアナログ入力について一定時間間隔を置きながら所定変換周期でオーバーサンプリングを行い、この個々のサンプリングの間に別のアナログ入力についてのＡ／Ｄ変換を挟み込んで同時並行的にＡ／Ｄ変換処理を行うことも可能である。
【００７４】
また、制御の目的に応じて、適宜、上記グループ１の変換処理のように単一アナログ入力チャネルについてバースト的にオーバーサンプリングを行うことにより、Ａ／Ｄ変換の分解能を向上することができる。また、オーバーサンプリング比を適切に選ぶことで入力ごとに必要とするＡ／Ｄ変換分解能でのＡ／Ｄ変換処理を実現することができる。さらに特に上記グループ２の変換処理のように制御フレーム全体に渡って一定時間間隔を置きながらオーバーサンプリングを行うことにより、オーバーサンプリングの特徴を生かしてナイキスト周波数を上げることができるので、Ａ／Ｄ変換器に前置するプレフィルタの特性に対する要求を緩和することができ、より簡単なフィルタで済ませることができる。
【００７５】
なお、デシメーション後のナイキスト周波数はデシメーション後のサンプリング周波数の１/２となるので、デシメーションの段階で後者のナイキスト周波数を超える信号成分を除去するフィルタリング処理を行う必要がある。そのフィルタリング処理のためのフィルタ演算回路１０の構成例について図７〜図９に示す。
【００７６】
図７は、フィルタ演算回路１０の構成例としてフィルタ演算回路１０ａを有するＡ／Ｄ変換器の構成を示す図である。フィルタ演算回路１０ａは、シフタ１１、シフタ１２、加算器１３、減算器１４から構成され、その動作は次の漸化式（１）で表される。まず、前回値Ｙi-1を変換結果レジスタ２０から読み出し、係数２-mを掛け、それにＡ／Ｄ変換部３０からの入力値に係数（１−２-m）を掛けたものを加え、この演算結果Ｙiが変換結果レジスタ２０に書き込まれる。
【００７７】
Ｙi＝２-m・Ｙi-1＋（１−２-m）・ｘ      ・・・（１）
ただし、x：入力値
Ｙi：ｉ番目の演算結果
ｍ：シフタのシフト量（ビット）
この構成によれば、フィルタ係数の自由度は低くなるが、シフタ１１、１２と減算器１４の組み合わせによる簡単な回路構成でフィルタ係数実現を可能とし、回路規模が大きくなる要因であった乗算器を不要とすることができる。
【００７８】
また図８は、フィルタ演算回路１０の構成例として、次の漸化式（２）で表される動作をするフィルタ演算回路１０ｂを有するＡ／Ｄ変換器の構成を示す図である。これは図７と係数が逆の構成である。
【００７９】
Ｙi＝（１−２-m）・Ｙi-1＋２-m・ｘ      ・・・（２）
さらに図９は、フィルタ演算回路１０の実施例として、次の漸化式（３）で表される動作すなわち移動平均フィルタまたは櫛型フィルタの動作をするフィルタ演算回路１０ｃ、を有するＡ／Ｄ変換器の構成を示す図である。これは前記漸化式（１），（２）での特殊形に相当する回路である（２-m、ｍはオーバーサンプリング比）。この構成の場合、特にＡ／Ｄ制御レジスタ６０でフィルタ係数を指定する必要はない。
【００８０】
Ｙi＝Ｙi-1＋ｘ      ・・・（３）
次に、図１０は、本発明の実施の形態におけるＡ／Ｄ変換器を有するマイクロコンピュータとして、マイクロコンピュータ１００ａの構成を示す図である。マイクロコンピュータ１００ａは、前述した実施の形態のＡ／Ｄ変換器と、ＭＰＵ１０１と、ＲＡＭ１０２と、バス１０３とを備える。Ａ／Ｄ変換器の変換結果レジスタ２０、Ａ／Ｄ制御レジスタ６０は、バス１０３を介してＭＰＵ１０１及びＲＡＭ１０２に接続されている。ＭＰＵ１０１は、バス１０３を介してＡ／Ｄ制御レジスタ６０の設定を行ってＡ／Ｄ変換器を制御し、変換結果レジスタ２０のデータを読み込むことによりＡ／Ｄ変換結果を得ることができる。
【００８１】
本マイクロコンピュータ１００ａでは、ＭＰＵ１０１がＡ／Ｄ制御レジスタ６０への変換制御情報の設定に基づきＡ／Ｄ変換器を独立的に動作させて所定のＡ／Ｄ変換処理を行わせ、Ａ／Ｄ変換結果データを得て所定の処理を行うことができる。
【００８２】
また、図１１は、本発明の実施の形態におけるマイクロコンピュータとして、前述した実施の形態のＡ／Ｄ変換器に加え、ＤＭＡＣ（ダイレクトメモリアクセスコントローラ）７０を備えるマイクロコンピュータ１００ｂの構成を示す図である。マイクロコンピュータ１００ｂは、前述したＡ／Ｄ変換器と、ＭＰＵ１０１と、ＲＡＭ１０２と、バス１０３と、ＤＭＡＣ７０とを有し、変換結果レジスタ２０をＲＡＭ１０２上に論理的に設けた構成である。
【００８３】
マイクロコンピュータ１００ｂでは、ＤＭＡＣ７０により、Ａ／Ｄ変換結果データをフィルタ演算回路１０とＲＡＭ１０２との間で転送処理する。本構成によれば、ＭＰＵ１０１から高速でアクセスできるＲＡＭ１０２上にＡ／Ｄ変換結果データが転送されるので、Ａ／Ｄ変換結果データへのアクセス時間を短縮でき、システム全体の処理性能を向上させることができる。
【００８４】
以上述べた構成により、本発明の実施の形態のＡ／Ｄ変換器及びＡ／Ｄ変換器を有するマイクロコンピュータでは、アナログ入力ごとにオーバーサンプリング比を設定してアナログ入力ごとに必要なＡ／Ｄ変換分解能でのＡ／Ｄ変換処理を行うことができる。例えば単一入力に対するオーバーサンプリングや、複数のアナログ入力についての異なる変換属性でのＡ／Ｄ変換処理などの多様なパターンのＡ／Ｄ変換処理を実現することができる。
【産業上の利用可能性】
【００８５】
本発明のＡ／Ｄ変換器及びマイクロコンピュータは、例えば自動車制御などの各種制御用途などに利用可能である。
【図面の簡単な説明】
【００８６】
【図１】本発明の実施の形態におけるＡ／Ｄ変換器の基本的構成を示す図である。
【図２】アナログ入力ごとのエントリを有するＡ／Ｄ制御レジスタの構成を示す図である。
【図３】Ａ／Ｄ変換処理実行順のエントリを有するＡ／Ｄ制御レジスタの構成を示す図である。
【図４】Ａ／Ｄ変換処理実行順、特にＡ／Ｄ変換単位動作ごとのエントリを有するＡ／Ｄ制御レジスタの構成を示す図である。
【図５】変換開始要因ごとのエントリを有するＡ／Ｄ制御レジスタの構成を示す図である。
【図６】本発明の実施の形態におけるＡ／Ｄ変換器によるＡ／Ｄ変換処理動作例について示した図である。
【図７】フィルタ演算回路の一構成例を有するＡ／Ｄ変換器の構成を示す図である。
【図８】フィルタ演算回路の他の構成例を有するＡ／Ｄ変換器の構成を示す図である。
【図９】フィルタ演算回路のさらに他の構成例を有するＡ／Ｄ変換器の構成を示す図である。
【図１０】本発明の実施の形態におけるマイクロコンピュータの構成を示す図である。
【図１１】本発明の実施の形態における他のマイクロコンピュータの構成を示す図である。
【符号の説明】
【００８７】
１０，１０ａ，１０ｂ，１０ｃ…フィルタ演算回路、１１，１２…シフタ、１３…加算器、１４…減算器、２０…変換結果レジスタ、３０…Ａ／Ｄ変換部、４０…マルチプレクサ、５０…制御論理、６０，６０ａ，６０ｂ，６０ｃ，６０ｄ…Ａ／Ｄ制御レジスタ、７０…ＤＭＡＣ、１００ａ，１００ｂ…マイクロコンピュータ、１０１…ＭＰＵ、１０２…ＲＡＭ、１０３…バス、２０１…変換開始要因フィールド、２０２，３０２，５０２…オーバーサンプリング比フィールド、２０３，３０３，４０３，５０３…フィルタ係数フィールド、３０１，４０１…アナログ入力番号フィールド、４０２…リセット／積算フィールド、５０１…アナログ入力番号群フィールド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
2005191810.tif 000011
【図１０】
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【図１１】
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