(57)【要約】【課題】層間絶縁膜中のボイドの発生を抑制する半導体装置の製造方法を提供すること。【解決手段】本発明の半導体装置の製造方法は、（１）少なくとも必要な素子と凹部６とを有する半導体基板１上に、凹部を覆うように薄い窒化シリコン膜からなる絶縁膜１１を形成し、（２）絶縁膜１１の表面改質を行い、（３）その後、絶縁膜上に層間絶縁膜としてのＢＰＳＧ膜１５を形成する工程を備える。前記表面改質処理により層間絶縁膜１５中のボイドの発生を抑制する。【選択図】図１
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【特許請求の範囲】
【請求項１】
（１）少なくとも必要な素子と凹部とを有する半導体基板上に、凹部を覆うように薄い窒化シリコン膜からなる絶縁膜を形成し、（２）絶縁膜の表面改質を行い、（３）その後、絶縁膜上に層間絶縁膜としてのＢＰＳＧ膜を形成する工程を備えることを特徴とする半導体装置の製造方法。
【請求項２】
絶縁膜は、４５０℃〜７００℃の減圧熱ＣＶＤ法で形成される請求項１に記載の製造方法。
【請求項３】
絶縁膜は、プラズマＣＶＤ法で形成される請求項１に記載の製造方法。
【請求項４】
工程（２）は、Ｏ2雰囲気中で絶縁膜表面を酸化することにより、絶縁膜の表面改質を行う方法である請求項１から３のいずれか１つに記載の製造方法。
【請求項５】
工程（２）は、プラズマ処理で絶縁膜表面を酸化することにより、絶縁膜の表面改質を行う方法である請求項１から３のいずれか１つに記載の製造方法。
【請求項６】
工程（２）は、薬液処理で絶縁膜表面を酸化することにより、絶縁膜の表面改質を行う方法である請求項１から３のいずれか１つに記載の製造方法。
【請求項７】
層間絶縁膜としてのＢＰＳＧ膜は、ＴＥＯＳ−Ｏ3系ＣＶＤ法により形成される請求項１から６のいずれか１つに記載の製造方法。
【請求項８】
層間絶縁膜としてのＢＰＳＧ膜を熱処理によりリフローさせる工程をさらに備える請求項１から７のいずれか１つに記載の製造方法。
【請求項９】
熱処理は、７００℃〜７９０℃の温度条件のＮ2雰囲気でのファーネス処理である請求項８に記載の製造方法。
【請求項１０】
熱処理は、７００℃〜７９０℃の温度条件の水蒸気雰囲気でのファーネス処理である請求項８に記載の製造方法。
【請求項１１】
工程（２）は、Ｏ3雰囲気中で絶縁膜表面を酸化することにより、絶縁膜の表面改質を行う方法である請求項１から３のいずれか１つに記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に層間絶縁膜の形成方法に関するものである。
【背景技術】
【０００２】
ＬＳＩの高密度、高集積化に伴い、高アスペクト比の段差を低温形成された層間絶縁膜により埋め込み平坦化する技術は益々その重要性を高めている。
図３は、従来の半導体装置の製造方法を示す工程断面図である。以下、図３を用いて、従来の半導体装置の製造方法について説明する。
まず、半導体基板５１に、ゲート絶縁膜５３ａ及びポリシリコン膜５３ｂを堆積し、パターニングすることにより、ゲートパターン５３を形成する。次に、ゲートパターン５３の側面にサイドウォール５５を形成し、図３（ａ）の構造を得る。このとき、各ゲートパターン５３間には、凹部５６が形成されている。
【０００３】
次に、サイドウォール５５に対して自己整合的に不純物イオン注入を行うことにより、ソース・ドレイン領域５７を形成し、その上にコンタクト開口部形成時のストッパ膜として用いる窒化シリコン膜（ＳｉＮ膜）５９を形成し、図３（ｂ）の構造を得る。
【０００４】
次に、ＳｉＨ4−Ｏ2系常圧ＣＶＤ法あるいはＴＥＯＳ−Ｏ3系ＣＶＤ法によりＢＰＳＧ膜からなる層間絶縁膜６１を例えば４００〜５００℃程度で成膜し、図３（ｃ）の構造を得る。
【０００５】
ＢＰＳＧ膜６１をＣＶＤ法により成膜すると、ＢＰＳＧ膜６１はゲート‐ゲート間等の凹部５６で成膜直後のカバレッジが悪く、オーバーハング形状となってボイド６５が発生する場合がある。
【０００６】
図４は、素子形成がされた半導体基板５１の平面図である。図４を用いて、ボイド６５が発生した場合の問題について説明する。
上記の工程の後、タングステンプラグ６７が、通常は、ゲートパターン５３間の凹部５６に、ゲートパターン５３の長手方向に平行に並べられて形成される。上記のボイド６５もゲートパターン５３の長手方向に平行に形成されるため、例えば、ＣＶＤ法によりタングステンプラグ６７が形成されるとき、タングステンがボイド６５の内部に入り込み、隣り合ったタングステンプラグ６７が電気的に接続されるという問題が発生する。
【０００７】
このようなボイド６５は、その後の例えば８５０℃程度のファーネスあるいは１０００℃程度のランプアニールによる熱処理で、ＢＰＳＧ膜６１をリフローさせることで通常消失する。
【０００８】
しかし、デバイスのさらなる微細化に伴い、さらに挟ピッチ間隔（例えばゲートスペース０．３μｍよりも狭ピッチ：サイドウォール形成後では０．２μｍスペース以下）、高アスペクト比（例えば３を越えるアスベタト比）の高い段差を有するゲート‐ゲート間を上記のようなＢＰＳＧ膜で埋め込んで層間絶縁膜６１を形成する場合、成膜直後のカバレッジがさらに悪くなり、成膜後に生じるボイド６５が大きなものとなる。このようなボイド６５を消失させるためには、成膜後のリフロー処理として、少なくとも８５０℃、１５分程度のファーネスあるいは１０００℃、３０秒程度のランプアニールが必要である。これに対し、デバイスの微細化に伴い、プロセスの低温下の要求はいっそう厳しくなるため、０．１８μｍ以降のデバイスでは８００℃以上の熱処理を行うとトランジスタ特性、例えばショートチャネル効果の抑制や駆動電流を十分確保することができなくなると言った問題が発生し、高温アニ―ル条件は使用できない。
【０００９】
このような問題を解決する従来の方法として、ＢＰＳＢ膜を２回に分けて形成する方法が示されている（例えば、特許文献１参照。）。この方法では、まず第１のＢＰＳＧ膜を形成した後、第１の熱処理を施して表面の凹凸要因を改善させ、次に、第２のＢＰＳＧ膜を形成し、その後、第２の熱処理を施す。
また、ＢＰＳＧ膜の不純物濃度を高め、リフロー処理の低温化を図る方法も知られている。
【特許文献１】特開２００１−３４５３２２公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかし、ＢＰＳＧ膜を２回に分けて形成すると、後工程であるコンタクト形成工程又は層間ＣＭＰ工程において上層ＢＰＳＧ膜と下層ＢＰＳＧ膜のとの界面が露出すると、上下のＢＰＳＧ膜特性の差によるＷｅｔ処理のＥｔｃｈ速度差から形状異常が発生する場合がある。
また、ＢＰＳＧ膜の不純物濃度を上げると、リフロー処理の低温化が図れるが、焼き締めが十分でないため膜自身が緻密でなく不安定な膜となる。
このため、デバイスの信頼性を損なわずにボイドが残存しない良好な層間絶縁膜を形成するのは困難であった。
【００１１】
本発明は、係る事情を鑑みてなされたものであり、層間絶縁膜中のボイドの発生を抑制する半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、（１）少なくとも必要な素子と凹部とを有する半導体基板上に、凹部を覆うように薄い絶縁膜を形成し、（２）絶縁膜の表面改質を行い、（３）その後、絶縁膜上に層間絶縁膜を形成する工程を備えることを特徴とする。
【発明の効果】
【００１３】
本発明の半導体装置の製造方法によると、絶縁膜の表面改質を行った後に、層間絶縁膜を行っているため、層間絶縁膜のカバレッジがよく、オーバーハング形状となりにくく、層間絶縁膜中のボイドの発生を抑制することができる。従って、本発明の製造方法によると、ボイドの発生が抑制された半導体装置を製造することができる。
また、本発明の方法によると、従来よりも凹部の幅が狭く、そのアスペクト比が大きい半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１４】
本発明の半導体装置の製造方法は、（１）少なくとも必要な素子と凹部とを有する半導体基板上に、凹部を覆うように薄い絶縁膜を形成し、（２）絶縁膜の表面改質を行い、（３）その後、絶縁膜上に層間絶縁膜を形成する工程を備えることを特徴とする。
【００１５】
まず、上記工程（１）、すなわち、少なくとも必要な素子と凹部とを有する半導体基板上に、凹部を覆うように薄い絶縁膜を形成する工程について説明する。
【００１６】
本明細書において、「半導体基板上に」には、半導体基板に接触して、保護膜や絶縁膜などを介して半導体基板に接触して、又は半導体基板と非接触で上方に、などが含まれる。その他の膜上に、層上になどについても同様である。
【００１７】
半導体基板には、例えば、Ｓｉ、Ｇｅなどの元素半導体基板、ＧａＡｓ、ＧａＮ、ＧａＰ、ＩｎＰ、ＺｎＯ、ＺｎＳｅなどの化合物半導体基板などを用いることができる。これらは、単結晶であっても、多結晶であってもよい。また、半導体基板は、ｎ型又はｐ型にドープされていてもよく、また、半導体装置が形成される領域にｎ型又はｐ型のウェルが形成されていてもよい。特に、ｐ型シリコン単結晶基板を用いることが好ましい。
【００１８】
「素子」とは、例えば、ＦＥＴ、ＤＲＡＭ、不揮発性メモリなどの半導体素子をいう。
【００１９】
凹部とは、例えば、互いに平行に延びる隣接した２つのゲートパターン間に形成される領域をいう。このような凹部は、基板からのゲートパターンの高さが増すにつれて深くなり、凹部の深さが深いほど、ボイドが発生しやすいので、例えば、二段ゲート電極を有し、深い凹部を有する不揮発性半導体記憶装置の製造などに、本発明は好適に用いられる。
【００２０】
絶縁膜は、例えば、窒化シリコン膜とすることができるが、表面改質され、後述する層間絶縁膜のカバレッジを向上させるものであれば、酸化シリコン膜などの他の材料で形成された絶縁膜であってもよい。また、絶縁膜の膜厚は、層間絶縁膜よりも薄く、例えば、１０〜５０ｎｍ、好ましくは３０ｎｍ程度である。
また、絶縁膜には、後工程であるコンタクト開口部を形成する工程において、エッチングストッパ膜となるもの、すなわち、層間絶縁膜に対してエッチング選択比の小さい材料で形成された膜を用いることが好ましい。
絶縁膜は、４５０〜７００℃、好ましくは５５０〜６００℃の減圧熱ＣＶＤ法、又はプラズマＣＶＤ法などで形成することができる。この理由として、Ｓｉ基板上にはＣｏ或いはＮｉサリサイドを形成しているために６００℃以上の高温で膜形成を行うとデバイス（サリサイド）特性の変動が発生する。
【００２１】
次に、上記工程（２）、すなわち、絶縁膜の表面改質を行う工程について説明する。
【００２２】
「絶縁膜の表面改質を行う」には、例えば、絶縁膜の表面を酸化すること、絶縁膜の表面に微小な凹凸を形成すること、絶縁膜の表面を化学的に活性な状態にすることなどが含まれる。このような状態にすることにより、絶縁膜上に層間絶縁膜を安定して形成することができ、層間絶縁膜の凹部に対するカバレッジを向上させることができ、層間絶縁膜中のボイドの発生を抑制することができる。
【００２３】
その方法としては、例えば、次の４通りが挙げられる。
第１の方法は、Ｏ2雰囲気中で絶縁膜表面を酸化する方法である。このときの温度は、６５０〜７９０℃とすることができ、７００℃程度がさらに好ましい。Ｏ２ガスの流量は、５〜２０Ｌ／分とすることができ、５〜１５Ｌ／分が好ましい。酸化時間は、５〜６０分とすることができ、１５〜３０分が好ましい。表面の改質の行うためには低温での処理は十分な効果が得られないし、８００℃以上の高温の処理ではデバイス特性の変動要因となってしまう。
【００２４】
第２の方法は、Ｏ2又はＮ2Ｏ雰囲気中でのプラズマ処理により絶縁膜表面を酸化する方法である。Ｏ2及びＮ2Ｏは、単独で用いられてもよく、これらの混合ガスが用いられてもよい。このときの流量は、５００〜５０００ｓｃｃｍとすることができ、１５００ｓｃｃｍ程度が好ましい。このときの出力は、５００〜３０００Ｗとすることができ、１５００Ｗ程度が好ましい。このときの圧力は、０．１〜１０００ｍＴｏｒｒとすることができ、８００ｍＴｏｒｒ程度が好ましい。このときの温度は、３００〜５５０℃とすることができ、４００〜４５０℃が好ましい。
【００２５】
第３の方法は、Ｏ3雰囲気中で絶縁膜表面を酸化する方法である。このときの温度は、２５０〜４５０℃とすることができ、４００℃程度がさらに好ましい。Ｏ3（Ｏ2／Ｏ3）ガスの流量は、２〜１０Ｌ／分とすることができ、４〜８Ｌ／分が好ましい。Ｏ3濃度は５〜２０ｗｔ％とすることができ、１２〜１７ｗｔ％が好ましい。酸化時間は、１〜１０分とすることができ、２〜３分が好ましい。
【００２６】
第４の方法は、薬液処理で窒化シリコン膜表面を酸化する方法である。薬液には、例えば、硫酸と過酸化水素水との混合液や、オゾン水などを用いることができる。
硫酸と過酸化水素水との混合液で処理するときの温度は、１００〜１５０℃とすることができ、１２０〜１５０℃が好ましい。処理時間は、５〜６０分とすることができ、５〜２０分が好ましい。オゾン水で処理をする場合には室温での処理が好ましい。
【００２７】
これらの方法は単独で用いてもよく、互いに組み合わせて用いてもよい。例えば、プラズマ処理を行った後、薬液処理を行うことができる。何れの方法によっても、絶縁膜表面が改質され、例えば、酸化雰囲気になり、絶縁膜上に層間絶縁膜を安定して形成することができるようになる。
【００２８】
次に、上記工程（３）、すなわち、絶縁膜上に層間絶縁膜を形成する工程について説明する。
【００２９】
層間絶縁膜は、ＢＰＳＧ膜とすることができる。この膜は、ＴＥＯＳ−Ｏ3系ＣＶＤ法などのＣＶＤ法の公知の方法により形成することができる。層間絶縁膜としてＢＰＳＧ膜の厚さは、５００〜１５００ｎｍとすることができ、７００〜１２００ｎｍがさらに好ましい。
【００３０】
また、このＢＰＳＧ膜については、ボロン濃度は、３．５〜７．０ｗｔ％とすることができ、４．０〜６．０ｗｔ％程度がさらに好ましい。リン濃度は、３．５〜６．０ｗｔ％とすることができ、トータルの不純物濃度が８．０〜１０．０ｗｔ％程度がさらに好ましい。成長温度は、３５０〜６００℃とすることができ、４００〜５００℃程度がさらに好ましい。その理由として、ボロン濃度を高くすると膜の吸湿性が高くなり、膜質も緻密でなくなるために不純物の析出や膜質がＰｏｏｒなために後工程との組み合わせができない。７９０℃以下の温度では十分なリフロー効果が得られない。
【００３１】
工程（３）の後に、層間絶縁膜を熱処理によりリフローさせる工程をさらに備えてもよい。リフローさせることにより、ボイドが発生した場合には、ボイドを消失させることができる。また、リフローさせることにより、凹部の中央付近に形成される合わせ目を接着させることができる。本発明の方法によると、ボイドは発生しても、そのサイズは、従来の方法によるものよりも小さいため、比較的低温、短時間のリフローでボイドを消失させることができる。
【００３２】
熱処理は、７００℃〜７９０℃、好ましくは、７５０℃〜７９０℃の温度条件のＮ２雰囲気でのファーネス処理であるか、又は７００℃〜７９０℃、好ましくは７００℃〜７５０℃の温度条件の水蒸気雰囲気でのファーネス処理であることが好ましい。なぜなら、７００℃以上でなければ、ＢＰＳＧ膜の緻密化が不十分であるからであり、また、半導体素子が微細化されるにつれ、その熱耐性は低下するが、７９０℃以下の温度でのリフローであれば、半導体素子にダメージを与えにくいからである。
【実施例１】
【００３３】
図１は、本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。以下、図１を参照して、本実施例に係る半導体装置の製造方法について説明する。
【００３４】
まず、半導体基板１上に、ゲート絶縁膜３ａを介して、ポリシリコン膜３ｂを形成してバターニングし、ゲートパターン３を形成する。次に、ゲートパターン３を覆って全面に酸化シリコン膜又は窒化シリコン膜を形成し、ドライエッチングを使用してエッチバック除去し、残余の酸化シリコン膜又は窒化シリコン膜によりゲートパターン３側壁にサイドウォール５を形成し、図１（ａ）に示す構造を得る。このとき、各ゲートパターン３の間には、凹部６が形成されている。
【００３５】
次に、公知の方法によりゲートパターン３及びサイドウォール５をマスクとして自己整合的にソース・ドレイン領域７を形成し、その領域７及びゲートパターン３の表面に選択的かつ自己整合的に、公知の手法にてコバルトサリサイド（ＣｏＳｉ）膜９を形成する。  次に、後の工程であるコンタクト開口部を形成する工程において、ストッパ膜として用いるための膜厚５０ｎｍの窒化シリコン膜１１を減圧熱ＣＶＤにより以下の条件で全面に被着形成し、図１（ｂ）に示す構造を得る。
【００３６】
温度／圧力／：７００℃／２７５Ｔｏｒｒ
使用ガス：    ＳｉＨ4／ＮＨ3＝２０／２０００ｓｃｃｍ
成膜速度：  １５ｎｍ／分
膜厚：５０ｎｍ
【００３７】
また、窒化シリコン膜１１は、以下に示すような条件でプラズマＣＶＤ装置を用いて形成してもよい。
温度／圧力／：５５０℃／４．２Ｔｏｒｒ
使用ガス：    ＳｉＨ4／ＮＨ3／Ｎ2＝２００／８０／４０００ｓｃｃｍ
ＲＦ  Ｐｏｗｅｒ：  ９３０Ｗ
成膜速度：  １００ｎｍ／分
膜厚：５０ｎｍ
【００３８】
次に窒化シリコン膜１１表面の改質処理を以下の何れかの方法により行う。
１）拡散炉でＯ2雰囲気中で窒化シリコン膜１１表面酸化処理を行う。
温度：７００℃
ガス：Ｏ2  ５〜１５Ｌ／分
時間：１５〜６０分
【００３９】
２）Ｏ2或いはＮ2Ｏ雰囲気中でプラズマを形成して窒化シリコン膜１１表面を改質する。
Ｏ2流量：１５００ｓｃｃｍ
ＰＲ  Ｐｏｗｅｒ：１５００Ｗ
圧力：８００ｍＴｏｒｒ
時間：１５分
温度：３００〜４５０℃
【００４０】
３）Ｏ3雰囲気中で窒化シリコン膜１１表面を改質する。
Ｏ3／Ｏ2流量：４０００ｓｃｃｍ
Ｏ3濃度：１２〜１７ｗｔ％
温度：３００〜４００℃
時間：２分
圧力：２００〜６００Ｔｏｒｒ
【００４１】
４）薬液処理で窒化シリコン膜１１表面を酸化する。
ＳＰＭ洗浄（硫酸と過酸化水素水との混合液）
温度：１２０〜１５０℃
時間：５〜２０分
なお、上記手法を組み合わせることも可能である（例えば、プラズマ処理後に薬液洗浄処理を行う。）。
【００４２】
次に、上記ゲートパターン３間に形成される２００〜３５０ｎｍの深さの凹部６に、ＢＰＳＧ膜１５を７００〜１２００ｎｍの厚さで形成する。この際の成長条件は、ＴＥＯＳ／ＴＥＰ／ＴＥＯＢ＝６００／１９５／４７ｍｇｍ、Ｏ3／Ｈｅ＝４０００／６０００ｓｃｃｍ、成長圧力２００Ｔｏｒｒ、成長温度４８０℃、ボロン（Ｂ）濃度４．０ｗｔ％、リン（Ｐ）濃度５．０ｗｔ％とする。この条件での成長速度は３５０ｎｍ／分である。
【００４３】
上記の表面処理により、ＢＰＳＧ膜１５の成膜初期に、窒化シリコン膜１１の表面が酸化雰囲気になるので、カバレッジのよい膜が安定して形成される。
【００４４】
このように形成したＢＰＳＧ膜１５中には、ボイドは発生していないか、発生していてもそのサイズは、従来の方法によるものよりも小さい。発生したボイドは、炉を用いて行う７７０℃のＮ2雰囲気中で３０分間のリフロー加熱処理により消失され、図１（ｃ）に示す構造を得る。
なお、予め７００℃の水蒸気雰囲気でＢＰＳＧ膜１５のアニ−ル処理を行ってもよく、この場合、ＢＰＳＧ膜１５のリフロー処理をさらに低温で行うことが可能となる。
【００４５】
この後、ＢＰＳＧ膜１５をＣＭＰ法により平坦化し、各ゲートパターン３間の凹部６にコンタクト開口部を形成し、その開口部にＣＶＤ法によりタングステンを埋め込むことによりタングステンプラグ１７形成し、図１（ｄ）に示す構造を得る。
【００４６】
図２は、上記の実施例に示すような条件で各表面処理を行った半導体装置についての、埋め込みアスペクト比とＢＰＳＧ膜１５中に発生するボイドの発生率との関係を示すグラフである。ここで、ボイド発生率は、各ゲートパターン３間の凹部６に形成される隣接した２つのタングステンプラグ１７（図１（ｄ）において紙面垂直方向に並ぶ。）間にショートが発生した割合から求めた（図４参照）。ゲート間隔は０．３μｍ、コンタクト径は０．１５〜０．１８μｍとした。
【００４７】
符号１９は表面処理を行わなかったもの、符号２１はＳＰＭを行ったもの、符合２３はＯ2プラズマによる処理を行ったもの、符号２５はＯ2プラズマ処理後にＳＰＭ洗浄を行ったもの、符号２７は拡散炉でＯ2酸化を行ったものについての結果を示す。
【００４８】
図４から明らかなように、何れの表面処理を行った場合でも、表面処理を行わなかったものよりも、高い埋め込みアスペクト比において、低いボイド発生率を示し、表面処理によりボイドの発生が抑制されていることを示している。
また、特にＯ2プラズマ２３、２５や拡散炉でのＯ２酸化２７による表面処理を行った場合には、概ね３を超える埋め込みアスペクト比においても、ボイド発生率は低い値に留まっていることが分かる。このことは、半導体素子がさらに微細化され、ゲート電極間間隔が狭小化された場合であっても、本実施例の方法によると、ボイドの発生を抑えることができることが示している。
【図面の簡単な説明】
【００４９】
【図１】本発明の実施例１に係る半導体装置の製造方法を示す工程断面図である。
【図２】本発明の実施例１において種々の表面処理を行った半導体装置についての、埋め込みアスペクト比とＢＰＳＧ膜１５中に発生するボイドの発生率との関係を示すグラフである
【図３】従来の半導体装置の製造方法を示す工程断面図である。
【図４】従来の半導体装置の製造方法において、ボイドが発生したときの問題点の説明に使用する半導体基板の平面図である。
【符号の説明】
【００５０】
１、５１  半導体基板
３ａ、５３ａ  ゲート絶縁膜
３ｂ、５３ｂ  ポリシリコン膜
３、５３  ゲートパターン
５、５５  サイドウォール
６、５６  凹部
７、５７  ソース・ドレイン領域
９  コバルトサリサイド膜
１１、５９  窒化シリコン膜
１５、６１  層間絶縁膜
１７、６７  タングステンプラグ
６５  ボイド
【図１】
2005191512.tif 000003
【図２】
2005191512.tif 000004
【図３】
2005191512.tif 000005
【図４】
2005191512.tif 000006