(57)【要約】【課題】ゲート電極側面からのシリサイド化を抑制でき、さらにトランジスタとしての信頼性を維持することができる半導体装置を提供する。【解決手段】  半導体基板１１上に、ゲート絶縁膜１５を介してゲート電極１６が形成され、ゲート電極１６上にシリサイド膜２３Ａが形成されている。ゲート電極１６の側面に第１ゲート側壁膜２０が形成され、第１ゲート側壁膜２０上に第２ゲート側壁膜２１が形成されている。ゲート電極１６上のシリサイド膜２３Ａの側面に側壁膜２４Ａが形成されている。さらに、ゲート絶縁膜１５下に形成されるチャネル領域を挟むように、半導体基板１１にソース領域及びドレイン領域１９が形成され、ソース領域上及びドレイン領域１９上の第１、第２ゲート側壁膜２０、２１の端部上に、側壁膜２４Ｂが形成されている。【選択図】      図１
2005277172.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成されたシリサイド膜と、
前記ゲート電極の側面に形成された第１ゲート側壁膜と、
前記ゲート電極の側面上の前記第１ゲート側壁膜上に形成された第２ゲート側壁膜と、
前記ゲート電極上の前記シリサイド膜の側面に形成された第１側壁膜と、
前記ゲート絶縁膜下に形成されるチャネル領域を挟むように、前記半導体基板に形成されたソース領域及びドレイン領域と、
前記ソース領域上及びドレイン領域上の前記第１、第２ゲート側壁膜の端部上に形成された第２側壁膜と、
を具備することを特徴とする半導体装置。
【請求項２】
前記第１、第２ゲート側壁膜は、前記ゲート電極のゲート長方向に沿った断面においてＬ字型形状を有し、前記第１ゲート側壁膜は、前記第２ゲート側壁膜、第１側壁膜、及び第２側壁膜により覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１ゲート側壁膜は、前記ゲート電極のゲート長方向に沿った断面においてＬ字型形状を有し、前記第１ゲート側壁膜は、前記第２ゲート側壁膜、第１側壁膜、及び第２側壁膜により覆われていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極上に形成されたシリサイド膜と、
前記ゲート電極の側面に形成された第１ゲート側壁膜と、
前記ゲート電極の側面上の前記第１ゲート側壁膜上、及び前記シリサイド膜の側面に形成された第２ゲート側壁膜と、
を具備することを特徴とする半導体装置。
【請求項５】
半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の側面上及び前記半導体基板上に、第１ゲート側壁膜を形成する工程と、
前記第１ゲート側壁膜上に第２ゲート側壁膜を形成する工程と、
前記第２ゲート側壁膜上に第３ゲート側壁膜を形成する工程と、
前記ゲート電極上部の側面、及び前記半導体基板上の前記第１、第２ゲート側壁膜の端部上に、第１側壁膜を形成する工程と、
前記第３ゲート側壁膜をマスクとして用いたイオン注入法により、前記第３ゲート側壁膜の両側の前記半導体基板に、ソース領域及びドレイン領域を形成する工程と、
前記ゲート電極上、前記ソース領域及びドレイン領域上の自然酸化膜を除去する工程と、
前記ゲート電極上、前記ソース領域及びドレイン領域上に金属膜を形成する工程と、
前記ゲート電極、前記ソース領域及びドレイン領域、及び前記金属膜に対して熱処理を行い、前記ゲート電極上、前記ソース領域及びドレイン領域上に金属シリサイド膜を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関するものであり、特にシリサイドプロセスを適用したＭＩＳ型電界効果トランジスタのゲート側壁構造に関するものである。
【背景技術】
【０００２】
近年、ＭＩＳ型電界効果トランジスタのゲート電極上及びソース／ドレイン領域上にシリサイド膜を形成するシリサイド技術は、寄生抵抗を低減するために必須のプロセスとなっている（例えば、特許文献１参照）。しかし、ＭＩＳ型電界効果トランジスタのスケーリングに伴い、シリサイドプロセスに関わる問題が見られるようになっている。
【０００３】
図１９及び図２０は、シリサイドプロセスに関わる問題を示す半導体装置の断面図である。図１９及び図２０に示すように、ゲート電極５０Ａ、５０Ｂの側面にゲート側壁膜５１をそれぞれ形成すると、ゲート側壁膜５１がゲート電極５０Ａ、５０Ｂの上面から若干落ち込んだ状態になり、ゲート電極５０Ａ、５０Ｂ上部の側面が露出してしまう。この状態でゲート電極上部のシリサイド化を行うと、ゲート電極５０Ａ、５０Ｂ上部の露出した側面からシリサイド化が進む。
【０００４】
図１９に示すように、ゲート電極５０Ａのゲート長が長い場合には、ゲート電極５０Ａに対して、ゲート電極上部の側面から進行するシリサイド化の影響は小さい。すなわち、シリサイド膜５２Ａがゲート電極５０Ａの深い位置まで形成されることはない。しかし、図２０に示すように、ゲート長のスケーリングが進みゲート長が短くなった場合は、ゲート電極５０Ｂに対して、ゲート電極上部の側面から進行するシリサイド化の影響は無視できなくなる。ゲート長が短くなるほど、シリサイド膜５２Ｂが厚く形成され（逆細線効果）、極端な場合にはシリサイド膜がゲート絶縁膜５３に達することもある。そのため、ゲート長によってシリサイド膜のシート抵抗がばらつくことや、ゲート絶縁膜の信頼性を劣化させること、またゲート電極材の仕事関数が変わることに伴ったしきい値電圧のシフトも考えられる。また、ゲート長、ゲート電極高さ、ゲート側壁幅がスケーリングされる一方で、シリサイド膜形成前に行う自然酸化膜を除去するためのエッチング量（シリサイド前処理量）は一定であるため、ゲート電極高さに占めるゲート電極側面の露出量は大きくなっている。そこで、ゲート電極側面からのシリサイド化を抑制する対策がさらに必要な状況となっている。
【０００５】
図２１にゲート電極とゲート側壁膜の詳細な断面構造を示し、この図２１を参照して本発明が解決しようとする課題を述べる。図２１に示す従来の構造では、シリサイド膜形成前に行う自然酸化膜の除去処理によってシリコン酸化膜からなるゲート側壁膜はエッチングされ、ゲート電極上部の側面が露出して、ゲート電極上部の側面からシリサイド化が進行するという問題が生じるため対策が必要である（図２１中のＡ）。また、トランジスタとしての信頼性を維持するために、ゲート電極下部の側面にはシリコン酸化膜を形成する必要がある（図２１中のＢ）。また、ゲート側壁膜の幅がスケーリングされた時にゲート側壁膜がリフトオフすることや、エレベーテッドソース／ドレインプロセスの適用により、ゲートとソース／ドレインがショートするという問題があるため、半導体基板と接するゲート側壁膜の端部は、シリサイド膜形成前に行う自然酸化膜の除去処理でエッチングされない材料、例えばシリコン窒化膜で形成することが望ましい（図２１中のＣ）。
【特許文献１】特開２００１−１１１０４４号公報（図１６等）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
この発明は、前記事情に鑑みてなされたものであり、ゲート電極側面からのシリサイド化を抑制してシリサイド膜がゲート電極内の深い位置まで形成されることを防止でき、さらにトランジスタとしての信頼性を維持することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
この発明の一実施形態によれば、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極上に形成されたシリサイド膜と、前記ゲート電極の側面に形成された第１ゲート側壁膜と、前記ゲート電極の側面上の前記第１ゲート側壁膜上に形成された第２ゲート側壁膜と、前記ゲート電極上の前記シリサイド膜の側面に形成された第１側壁膜と、前記ゲート絶縁膜下に形成されるチャネル領域を挟むように、前記半導体基板に形成されたソース領域及びドレイン領域と、前記ソース領域上及びドレイン領域上の前記第１、第２ゲート側壁膜の端部上に形成された第２側壁膜とを具備する半導体装置が提供される。
【０００８】
また、この発明の他の実施形態によれば、半導体基板上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の側面上及び前記半導体基板上に、第１ゲート側壁膜を形成する工程と、前記第１ゲート側壁膜上に第２ゲート側壁膜を形成する工程と、前記第２ゲート側壁膜上に第３ゲート側壁膜を形成する工程と、前記ゲート電極上部の側面、及び前記半導体基板上の前記第１、第２ゲート側壁膜の端部上に、第１側壁膜を形成する工程と、前記第３ゲート側壁膜をマスクとして用いたイオン注入法により、前記第３ゲート側壁膜の両側の前記半導体基板に、ソース領域及びドレイン領域を形成する工程と、前記ゲート電極上、前記ソース領域及びドレイン領域上の自然酸化膜を除去する工程と、前記ゲート電極上、前記ソース領域及びドレイン領域上に金属膜を形成する工程と、前記ゲート電極、前記ソース領域及びドレイン領域、及び前記金属膜に対して熱処理を行い、前記ゲート電極上、前記ソース領域及びドレイン領域上に金属シリサイド膜を形成する工程とを具備する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
この発明によれば、ゲート電極側面からのシリサイド化を抑制してシリサイド膜がゲート電極内の深い位置まで形成されることを防止でき、さらにトランジスタとしての信頼性を維持することができる半導体装置及びその製造方法を提供できる。
【発明を実施するための最良の形態】
【００１０】
以下、図面を参照してこの発明の実施形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１１】
［第１の実施形態］
まず、この発明の第１の実施形態のＭＯＳ型電界効果トランジスタを含む半導体装置について説明する。図１は、第１の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。
【００１２】
ｐ型シリコン半導体基板（またはｎ型シリコン半導体基板）１１には、素子分離絶縁膜１２が形成されている。素子分離絶縁膜１２に囲まれた能動素子部の半導体基板１１には、ウェル領域１３及びチャネル領域１４が形成されている。能動素子部の半導体基板（チャネル領域）１１上には、ゲート絶縁膜１５が形成され、ゲート絶縁膜１５上にはゲート電極１６が形成されている。
【００１３】
ゲート電極１６の側面には、シリコン酸化膜からなるオフセットスペーサ１７が形成されている。半導体基板１１の表面領域には、チャネル領域１４を挟むように浅い拡散層１８が形成されている。さらに、浅い拡散層１８を挟むように、その表面領域にはソース領域またはドレイン領域を構成する高濃度拡散層１９が形成されている。
【００１４】
ゲート電極１６側面上のオフセットスペーサ１７上には、シリコン酸化膜からなる第１ゲート側壁膜２０が形成されている。この第１ゲート側壁膜２０上には、シリコン窒化膜からなる第２ゲート側壁膜２１が形成され、さらに第２ゲート側壁膜２１上にはシリコン酸化膜からなる第３ゲート側壁膜２２が形成されている。前記第１ゲート側壁膜２０及び第２ゲート側壁膜２１は、それぞれＬ字型形状を有し、それらの一端は高濃度拡散層１９上まで達している。
【００１５】
ゲート電極１６の上面上にはシリサイド膜２３Ａが形成され、高濃度拡散層１９上にはシリサイド膜２３Ｂが形成されている。ゲート電極１６上面上のシリサイド膜２３Ａの側面上には、シリコン窒化膜からなる側壁膜２４Ａが形成されている。さらに、高濃度拡散層１９上の第１、第２ゲート側壁膜２０、２１の側面上には、シリコン窒化膜からなる側壁膜２４Ｂ形成されている。これら側壁膜２４Ａ、２４Ｂは同一の製造工程により形成される。
【００１６】
前記構造を有する半導体装置では、ゲート電極上部の側面に、シリコン酸化膜と異なる材料、例えばシリコン窒化膜が形成されているため、シリサイド膜形成前に行う前工程においてゲート電極上部の側面が露出するのを防ぐことができる。詳述すると、ゲート電極１６上のシリサイド膜２３Ａの側面に、シリコン酸化膜と異なる側壁膜（シリコン窒化膜）２４Ａが形成されているため、シリサイド膜形成前に行う自然酸化膜の除去工程において、ゲート電極上部の側面が露出するのを防ぐことができる。これにより、ゲート電極上部の側面からゲート電極がシリサイド化されるのを抑制でき、シリサイド膜がゲート電極の上面から深い位置まで形成されるのを防止できる。
【００１７】
また、ゲート電極１６下部の側面には第１ゲート側壁膜（シリコン酸化膜）２０が形成されているため、トランジスタとしての信頼性が低下するなどの問題が生じることがない。なお、ゲート電極１６下部の側面には、オフセットスペーサ１７が形成されているが、オフセットスペーサだけでは膜厚が薄いため信頼性を維持することはできない。
【００１８】
また、半導体基板１１と接する第１、第２ゲート側壁膜２０、２１の側面（端部）には、側壁膜（シリコン窒化膜）２４Ｂが形成されているため、シリサイド膜形成前に行う自然酸化膜の除去処理で、第１ゲート側壁膜（シリコン酸化膜）２０がエッチングされるのを防ぐことができる。これにより、第２、第３ゲート側壁膜２１、２２がリフトオフすることを防止でき、第３ゲート側壁膜２２のスケーリングが可能となる。さらに、エレベーテッドソース／ドレインプロセスを適用した場合でも、形成されるシリコン層あるいはシリコンゲルマニウム層などによってゲートとソース／ドレインがショートすることを防止できる。
【００１９】
次に、前記第１の実施形態のＭＯＳ型電界効果トランジスタの製造方法について説明する。図２〜図６は、前記ＭＯＳ型電界効果トランジスタの製造方法を示す各工程の断面図である。
【００２０】
まず、図２に示すように、ｐ型半導体基板（またはｎ型半導体基板）１１に、埋め込み素子分離法により、深さ２００〜３５０ｎｍの素子分離絶縁膜１２を形成する。素子分離絶縁膜１２に囲まれた能動素子部のｐ型半導体基板１１上に、膜厚２０ｎｍ以下のシリコン酸化膜を形成した後、イオン注入法により不純物を導入し、さらに活性化ラピットサーマルアニール（以下ＲＴＡと記す）を行い、ウェル領域１３及びチャネル領域１４を形成する。このときのイオン注入条件は以下の通りである。例えば、ｎ型ウェル領域を形成する場合は、リン（Ｐ）を加速電圧５００ＫｅＶ、ドーズ量３．０×１０１３ｃｍ−２で注入し、そのチャネル領域の形成ではボロン（Ｂ）を加速電圧１０ＫｅＶ、ドーズ量１．５×１０１３ｃｍ−２で注入する。また、ｐ型ウェル領域を形成する場合は、ボロンを加速電圧２６０ＫｅＶ、ドーズ量２．０×１０１３ｃｍ−２で注入し、そのチャネル領域の形成ではヒ素（Ａｓ）を加速電圧１００ＫｅＶ、ドーズ量１．５×１０１３ｃｍ−２で注入する。
【００２１】
次に、ウェル領域１３内のチャネル領域１４上に、熱酸化法あるいはＬＰＣＶＤ法により、図２に示すように、シリコン酸化膜からなるゲート絶縁膜１５を膜厚１〜６ｎｍ程度形成する。ゲート絶縁膜１５上に、ポリシリコン膜あるいはポリシリコンゲルマニウム膜を膜厚５０ｎｍから２００ｎｍ程度堆積する。そして、光リソグラフィー法、Ｘ線リソグラフィー法、あるいは電子ビームリソグラフィー法によりレジストマスクパターンを作成し、反応性イオンエッチング（ＲＩＥ）法によりポリシリコン膜あるいはポリシリコンゲルマニウム膜のエッチングを行って、ゲート電極１６を形成する。なお、ゲート絶縁膜１５は、シリコン酸化膜（ＳｉＯ２）にて形成したが、これに換えてＳｉＯＮ、ＳｉＮ、あるいは高誘電体膜、例えばＴａ２Ｏ５などを用いて形成してもよい。また、ゲート電極１６は、ポリシリコン膜またはポリシリコンゲルマニウム膜にて形成したが、これに換えてタングステン（Ｗ）を用いて形成し、窒化チタニウム（ＴｉＮ）、窒化タングステン（ＷＮ）をバリアメタルとしたメタルゲート構造としてもよい。
【００２２】
次に、図２に示した構造上に、後酸化として熱酸化法によってシリコン酸化膜（ＳｉＯ２）を膜厚１〜６ｎｍ形成する。さらに、ＬＰＣＶＤ法によりシリコン酸化膜を堆積する。そして、反応性イオンエッチング（ＲＩＥ）法によりエッチバックを行うことにより、図３に示すように、ゲート電極１６の側面上にオフセットスペーサ１７を形成する。続いて、オフセットスペーサ１７の両側の半導体基板１１に、イオン注入法により不純物を導入し、さらにＲＴＡを行い、チャネル領域１４を挟むように、浅い拡散層１８を形成する。このときのイオン注入条件は以下の通りである。例えば、ｎ型拡散層を形成する場合は、ヒ素（Ａｓ）を加速電圧１〜５ＫｅＶ、ドーズ量５．０×１０１４ｃｍ−２で注入する。ｐ型拡散層を形成する場合は、ＢＦ２を加速電圧１〜３ＫｅＶ、ドーズ量５．０×１０１４〜１．５×１０１５ｍ−２で注入するか、あるいはボロン（Ｂ）を注入する。
【００２３】
次に、図３に示した構造上に、すなわちゲート電極１６側面のオフセットスペーサ１７上に、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を順に堆積する。続いて、これらシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜を反応性イオンエッチング（ＲＩＥ）法によりエッチバックして、図４に示すように、第１ゲート側壁膜２０、第２ゲート側壁膜２１、及び第３ゲート側壁膜２２をそれぞれ形成する。このとき、これら側壁絶縁膜のパターニングを確実に行うために、多少のオーバーエッチングが行われる。このため、ゲート電極１６上部の側面が露出される。
【００２４】
続いて、図４に示した構造上に、シリコン窒化膜を堆積する。その後、反応性イオンエッチング（ＲＩＥ）法によりエッチバックして、図５に示すように、ゲート電極１６上部の側面上に側壁膜２４Ａを形成すると同時に、半導体基板１１上の第１、第２ゲート側壁膜２０、２１の側面（端部）上に、側壁膜２４Ｂを形成する。この際、側壁膜２４Ａ、２４Ｂによって、シリコン酸化膜からなるＬ字型の第１ゲート側壁膜２０の露出を防ぐ。さらに、第３ゲート側壁膜２２の両側の半導体基板１１に、イオン注入法により不純物を導入し、さらにＲＴＡを行い、ソース領域あるいはドレイン領域となる高濃度拡散層１９を形成する。ここでは、側壁膜２４Ａ、２４Ｂを形成した後に、高濃度拡散層１９を形成したが、側壁膜２４Ａ、２４Ｂを形成する前に高濃度拡散層１９を形成してもよい。
【００２５】
次に、図５に示した構造に対し、自然酸化膜を除去するための希フッ酸処理を行った後、ゲート電極１６上にシリサイド膜２３Ａを形成すると同時に、高濃度拡散層１９上に、シリサイド膜２３Ｂを形成する（サリサイド工程）。シリサイド膜２３Ａ、２３Ｂには、例えばＮｉ、Ｔｉ、Ｃｏ、Ｐｂ等の珪化物が用いられる。ここでは、ニッケルシリサイド膜を形成するサリサイド工程を説明する。まず、ゲート電極１６上及び高濃度拡散層１９上に、ニッケル膜をスパッタ法により堆積する。続いて、ニッケル膜をシリサイド化するために４００〜５００℃のＲＴＡを行う。その後、硫酸と過酸化水素水の混合溶液で未反応のニッケル膜を除去して、ゲート電極１６上及び高濃度拡散層１９上に、図６に示すように、ニッケルシリサイド膜２３Ａ、２３Ｂを形成する。なお、ニッケル膜を堆積した後に、窒化チタニウム（ＴｉＮ）膜を堆積してもよい。また、一度、２５０〜４００℃の低温でＲＴＡを行った後に、硫酸と過酸化水素水の混合溶液でニッケル膜をエッチングし、再度、低シート抵抗化のために４００〜５００℃のＲＴＡを行うプロセス（２ステップアニール）を用いてもよい。また、高濃度拡散層１９の形成前後で、シリコン選択エピタキシャル成長、あるいはシリコンゲルマニウムを選択成長するプロセスを用いてもよい。
【００２６】
その後、ここでは図示していないが、ＣＭＯＳデバイスの製造は以下のように行われる。図６に示した構造上に、後の工程で形成される層間絶縁膜に対してエッチング選択比が高い膜をシリサイド膜２３Ｂ上に形成する。ここで、エッチング選択比が高い膜をシリサイド膜２３Ｂ上に形成するのは、後述する反応性イオンエッチング（ＲＩＥ）法によるコンタクトホールの形成で、半導体基板１１上のシリサイド膜２３Ｂがエッチングされ、接合リークが劣化することを防ぐためである。
【００２７】
続いて、層間絶縁膜、例えばＴＥＯＳ、ＢＰＳＧ、ＳｉＮなどを堆積し、ＣＭＰを行って層間絶縁膜の表面を平坦化する。さらに、フォトリソグラフィ法により、コンタクトホール形成のためのレジストマスクパターンを作成した後、反応性イオンエッチング（ＲＩＥ）法によりコンタクトホールを形成する。その後、バリアメタルとしてチタニウム（Ｔｉ）、窒化チタニウム（ＴｉＮ）を堆積し、タングステン（Ｗ）を選択成長あるいは全体に形成した後、ＣＭＰを行う。最後に、配線となる金属膜を堆積し、この金属膜をパターニングすることにより、層間絶縁膜上にコンタクトホールに接続された配線を形成する。以上により、ＣＭＯＳデバイスが形成される。
【００２８】
前述した製造工程では、ゲート電極１６上部の側面に、シリコン酸化膜と異なる側壁膜（シリコン窒化膜）２４Ａが形成されているため、シリサイド膜形成前に行う自然酸化膜の除去工程において、ゲート電極上部の側面が露出するのを防ぐことができる。これにより、シリサイド膜の形成工程において、ニッケル膜がゲート電極１６上部の側面に形成されることはない。したがって、ゲート電極１６上部の側面からゲート電極がシリサイド化されるのを抑制でき、すなわちゲート電極１６の側面からニッケルシリサイド膜が形成されるのを抑制できるため、シリサイド膜がゲート電極１６の上面から深い位置まで形成されるのを防止できる。また、ゲート電極１６下部の側面には第１ゲート側壁膜（シリコン酸化膜）２０が形成されているため、トランジスタとしての信頼性が低下するなどの問題が生じることがない。
【００２９】
また、半導体基板１１と接する第１、第２ゲート側壁膜２０、２１の側面（端部）には、側壁膜（シリコン窒化膜）２４Ｂが形成されているため、シリサイド膜形成前に行う自然酸化膜の除去工程において、第１ゲート側壁膜（シリコン酸化膜）２０がエッチングされるのを防ぐことができる。これにより、第２、第３ゲート側壁膜２１、２２がリフトオフすることを防止できると共に、エレベーテッドソース／ドレインプロセスを適用した場合でも、形成されるシリコン層あるいはシリコンゲルマニウム層などによってゲートとソース／ドレインがショートすることを防止できる。
【００３０】
［第２の実施形態］
次に、この発明の第２の実施形態のＭＯＳ型電界効果トランジスタを含む半導体装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付す。
【００３１】
図７は、第２の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。ｐ型シリコン半導体基板（またはｎ型シリコン半導体基板）１１には、素子分離絶縁膜１２が形成されている。素子分離絶縁膜１２に囲まれた能動素子部の半導体基板１１には、ウェル領域１３及びチャネル領域１４が形成されている。能動素子部の半導体基板（チャネル領域）１１上には、ゲート絶縁膜１５が形成され、ゲート絶縁膜１５上にはゲート電極１６が形成されている。
【００３２】
ゲート電極１６の側面には、シリコン酸化膜からなるオフセットスペーサ１７が形成されている。半導体基板１１の表面領域には、チャネル領域１４を挟むように浅い拡散層１８が形成されている。さらに、浅い拡散層１８を挟むように、その表面領域にはソース領域またはドレイン領域を構成する高濃度拡散層１９が形成されている。
【００３３】
ゲート電極１６側面上のオフセットスペーサ１７上には、シリコン酸化膜からなる第１ゲート側壁膜２０が形成されている。この第１ゲート側壁膜２０上には、シリコン窒化膜からなる第２ゲート側壁膜３１が形成されている。前記第１ゲート側壁膜２０は、Ｌ字型形状を有し、その一端は高濃度拡散層１９上まで達している。
【００３４】
ゲート電極１６の上面上にはシリサイド膜２３Ａが形成され、高濃度拡散層１９上にはシリサイド膜２３Ｂが形成されている。ゲート電極１６上面上のシリサイド膜２３Ａの側面上には、シリコン窒化膜からなる側壁膜３２Ａが形成されている。さらに、高濃度拡散層１９上の第１ゲート側壁膜２０の側面上には、シリコン窒化膜からなる側壁膜３２Ｂが形成されている。これら側壁膜３２Ａ、３２Ｂは同一の製造工程により形成される。
【００３５】
前記構造を有する半導体装置では、ゲート電極上部の側面に、シリコン酸化膜と異なる材料、例えばシリコン窒化膜が形成されているため、シリサイド膜形成前に行う前工程においてゲート電極上部の側面が露出するのを防ぐことができる。詳述すると、ゲート電極１６上のシリサイド膜２３Ａの側面に、シリコン酸化膜と異なる側壁膜（シリコン窒化膜）３２Ａが形成されているため、シリサイド膜形成前に行う自然酸化膜の除去工程において、ゲート電極上部の側面が露出するのを防ぐことができる。これにより、ゲート電極上部の側面からゲート電極がシリサイド化されるのを抑制でき、シリサイド膜がゲート電極の上面から深い位置まで形成されるのを防止できる。
【００３６】
また、ゲート電極１６下部の側面には第１ゲート側壁膜（シリコン酸化膜）２０が形成されているため、トランジスタとしての信頼性が低下するなどの問題が生じることがない。なお、ゲート電極１６下部の側面には、オフセットスペーサ１７が形成されているが、オフセットスペーサだけでは膜厚が薄いため信頼性を維持することはできない。また、半導体基板１１と接する第１ゲート側壁膜２０の側面（端部）には、側壁膜（シリコン窒化膜）３２Ｂが形成されているため、シリサイド膜形成前に行う自然酸化膜の除去処理で、第１ゲート側壁膜（シリコン酸化膜）２０がエッチングされるのを防ぐことができる。このため、第２ゲート側壁膜３１がリフトオフすることを防止できるため、第２ゲート側壁膜３１のスケーリングが可能となる。さらに、エレベーテッドソース／ドレインプロセスを適用した場合でも、形成されるシリコン層あるいはシリコンゲルマニウム層などによってゲートとソース／ドレインがショートすることを防止できる。
【００３７】
次に、前記第２の実施形態のＭＯＳ型電界効果トランジスタの製造方法について説明する。図８〜図１２は、前記ＭＯＳ型電界効果トランジスタの製造方法を示す各工程の断面図である。
【００３８】
図８、図９に示す工程は、前記第１の実施形態の図２、図３に示した工程と同様である。次に、図９に示した構造上に、すなわちゲート電極１６側面のオフセットスペーサ１７上に、シリコン酸化膜、及びシリコン窒化膜を順に堆積する。続いて、これらシリコン酸化膜、及びシリコン窒化膜を反応性イオンエッチング（ＲＩＥ）法によりエッチバックして、図１０に示すように、第１ゲート側壁膜２０、及び第２ゲート側壁膜３１をそれぞれ形成する。これにより、Ｌ字型形状の第１ゲート側壁膜２０上に、第２ゲート側壁膜３１が配置される。なお、これら側壁絶縁膜のパターニングを確実に行うために、多少のオーバーエッチングが行われる。このため、ゲート電極１６上部の側面が露出される。
【００３９】
続いて、図１０に示した構造上に、シリコン窒化膜を堆積する。その後、反応性イオンエッチング（ＲＩＥ）法によりエッチバックして、図１１に示すように、ゲート電極１６上部の側面上に側壁膜３２Ａを形成すると同時に、半導体基板１１上の第１ゲート側壁膜２０の側面（端部）上に、側壁膜３２Ｂを形成する。この際、側壁膜３２Ａ、３２Ｂによって、シリコン酸化膜からなるＬ字型の第１ゲート側壁膜２０の露出を防ぐ。さらに、第２ゲート側壁膜３１の両側の半導体基板１１に、イオン注入法により不純物を導入し、さらにＲＴＡを行い、ソース領域あるいはドレイン領域となる高濃度拡散層１９を形成する。ここでは、側壁膜３２Ａ、３２Ｂを形成した後に、高濃度拡散層１９を形成したが、側壁膜３２Ａ、３２Ｂを形成する前に高濃度拡散層１９を形成してもよい。
【００４０】
次に、図１１に示した構造に対し、自然酸化膜を除去するための希フッ酸処理を行った後、ゲート電極１６上シリサイド膜２３Ａを形成すると同時に、高濃度拡散層１９上にシリサイド膜２３Ｂを形成する（サリサイド工程）。シリサイド膜２３Ａ、２３Ｂには、例えばＮｉ、Ｔｉ、Ｃｏ、Ｐｂ等の珪化物が用いられる。ここでは、ニッケルシリサイド膜を形成するサリサイド工程を説明する。まず、ゲート電極１６上及び高濃度拡散層１９上に、ニッケル膜をスパッタ法により堆積する。続いて、ニッケル膜をシリサイド化するために４００〜５００℃のＲＴＡを行う。その後、硫酸と過酸化水素水の混合溶液で未反応のニッケル膜を除去して、ゲート電極１６上及び高濃度拡散層１９上に、図１２に示すように、ニッケルシリサイド膜２３Ａ、２３Ｂを形成する。その他の製造方法は、前記第１の実施形態と同様である。
【００４１】
前述した製造工程では、図１１に示したように、ゲート電極１６上部の側面に、シリコン酸化膜と異なる側壁膜（シリコン窒化膜）３２Ａが形成されているため、シリサイド膜形成前に行う自然酸化膜の除去工程において、ゲート電極上部の側面が露出するのを防ぐことができる。これにより、シリサイド膜の形成工程において、ニッケル膜がゲート電極１６上部の側面に形成されることはない。したがって、ゲート電極１６上部の側面からゲート電極がシリサイド化されるのを抑制でき、すなわちゲート電極１６の側面からニッケルシリサイド膜が形成されるのを抑制できるため、シリサイド膜がゲート電極１６の上面から深い位置まで形成されるのを防止できる。また、ゲート電極１６下部の側面には第１ゲート側壁膜（シリコン酸化膜）２０が形成されているため、トランジスタとしての信頼性が低下するなどの問題が生じることがない。
【００４２】
また、半導体基板１１と接する第１ゲート側壁膜２０の側面（端部）には、側壁膜（シリコン窒化膜）３２Ｂが形成されているため、シリサイド膜形成前に行う自然酸化膜の除去工程において、第１ゲート側壁膜（シリコン酸化膜）２０がエッチングされるのを防ぐことができる。これにより、第２ゲート側壁膜３１がリフトオフすることを防止できると共に、エレベーテッドソース／ドレインプロセスを適用した場合でも、形成されるシリコン層あるいはシリコンゲルマニウム層などによってゲートとソース／ドレインがショートすることを防止できる。
【００４３】
［第３の実施形態］
次に、この発明の第３の実施形態のＭＯＳ型電界効果トランジスタを含む半導体装置について説明する。前記第１の実施形態における構成と同様の部分には同じ符号を付す。
【００４４】
図１３は、第３の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。ｐ型シリコン半導体基板（またはｎ型シリコン半導体基板）１１には、素子分離絶縁膜１２が形成されている。素子分離絶縁膜１２に囲まれた能動素子部の半導体基板１１には、ウェル領域１３及びチャネル領域１４が形成されている。能動素子部の半導体基板（チャネル領域）１１上には、ゲート絶縁膜１５が形成され、ゲート絶縁膜１５上にはゲート電極１６が形成されている。
【００４５】
ゲート電極１６の側面には、シリコン酸化膜からなるオフセットスペーサ１７が形成されている。半導体基板１１の表面領域には、チャネル領域１４を挟むように浅い拡散層１８が形成されている。さらに、浅い拡散層１８を挟むように、その表面領域にはソース領域またはドレイン領域を構成する高濃度拡散層１９が形成されている。
【００４６】
ゲート電極１６側面上のオフセットスペーサ１７上には、シリコン酸化膜からなる第１ゲート側壁膜４０が形成されている。この第１ゲート側壁膜４０上、及びゲート電極１６上部の側面上には、シリコン窒化膜からなる第２ゲート側壁膜４１が形成されている。ゲート電極１６の上面上にはシリサイド膜２３Ａが形成され、高濃度拡散層１９上にはシリサイド膜２３Ｂが形成されている。さらに、ゲート電極１６上面上のシリサイド膜２３Ａの側面上には、前記第２ゲート側壁膜４１が形成されている。
【００４７】
前記構造を有する半導体装置では、ゲート電極上部の側面に、シリコン酸化膜と異なる材料、例えばシリコン窒化膜が形成されているため、シリサイド膜形成前に行う前工程においてゲート電極上部の側面が露出するのを防ぐことができる。詳述すると、ゲート電極１６上のシリサイド膜２３Ａの側面に、シリコン酸化膜と異なる第２ゲート側壁膜（シリコン窒化膜）４１が形成されているため、シリサイド膜形成前に行う自然酸化膜の除去工程において、ゲート電極上部の側面が露出するのを防ぐことができる。これにより、ゲート電極上部の側面からゲート電極がシリサイド化されるのを抑制でき、シリサイド膜２３Ａがゲート電極の上面から深い位置まで形成されるのを防止できる。
【００４８】
また、ゲート電極１６下部の側面には第１ゲート側壁膜（シリコン酸化膜）４０が形成されているため、トランジスタとしての信頼性が低下するなどの問題が生じることがない。なお、ゲート電極１６下部の側面には、オフセットスペーサ１７が形成されているが、オフセットスペーサだけでは膜厚が薄いため信頼性を維持することはできない。
【００４９】
次に、前記第３の実施形態のＭＯＳ型電界効果トランジスタの製造方法について説明する。図１４〜図１８は、前記ＭＯＳ型電界効果トランジスタの製造方法を示す各工程の断面図である。
【００５０】
図１４、図１５に示す工程は、前記第１の実施形態の図２、図３に示した工程と同様である。次に、図１５に示した構造上に、すなわちゲート電極１６側面のオフセットスペーサ１７上に、シリコン酸化膜を堆積する。そして、シリコン酸化膜を反応性イオンエッチング（ＲＩＥ）法によりエッチバックして、図１６に示すように、ゲート電極１６側面のオフセットスペーサ１７上に、第１ゲート側壁膜４０を形成する。このとき、この第１ゲート側壁膜４０のパターニングを確実に行うために、多少のオーバーエッチングが行われる。このため、ゲート電極１６上部の側面が露出される。
【００５１】
続いて、図１６に示した構造上に、シリコン窒化膜を堆積する。その後、反応性イオンエッチング（ＲＩＥ）法によりエッチバックして、図１７に示すように、ゲート電極１６上部の側面上、及びゲート電極１６側面の第１ゲート側壁膜４０上に、第２ゲート側壁膜４１を形成する。この際、第２ゲート側壁膜４１によって、シリコン酸化膜からなる第１ゲート側壁膜４０の露出を防ぐ。さらに、第２ゲート側壁膜４１の両側の半導体基板１１に、イオン注入法により不純物を導入し、さらにＲＴＡを行い、ソース領域あるいはドレイン領域となる高濃度拡散層１９を形成する。
【００５２】
次に、図１７に示した構造に対し、自然酸化膜を除去するための希フッ酸処理を行った後、ゲート電極１６上にシリサイド膜２３Ａを形成すると同時に、高濃度拡散層１９上にシリサイド膜２３Ｂを形成する（サリサイド工程）。シリサイド膜２３Ａ、２３Ｂには、例えばＮｉ、Ｔｉ、Ｃｏ、Ｐｂ等の珪化物が用いられる。ここでは、ニッケルシリサイド膜を形成するサリサイド工程を説明する。まず、ゲート電極１６上及び高濃度拡散層１９上に、ニッケル膜をスパッタ法により堆積する。続いて、ニッケル膜をシリサイド化するために４００〜５００℃のＲＴＡを行う。その後、硫酸と過酸化水素水の混合溶液で未反応のニッケル膜を除去して、ゲート電極１６上及び高濃度拡散層１９上に、図１８に示すように、ニッケルシリサイド膜２３Ａ、２３Ｂを形成する。その他の製造方法は、前記第１の実施形態と同様である。
【００５３】
前述した製造工程では、図１８に示したように、ゲート電極１６上部の側面に、シリコン酸化膜と異なる第２ゲート側壁膜（シリコン窒化膜）４１が形成されているため、シリサイド膜形成前に行う自然酸化膜の除去工程において、ゲート電極上部の側面が露出するのを防ぐことができる。これにより、シリサイド膜の形成工程において、ニッケル膜がゲート電極１６上部の側面に形成されることはない。したがって、ゲート電極１６上部の側面からゲート電極がシリサイド化されるのを抑制でき、すなわちゲート電極１６の側面からニッケルシリサイド膜が形成されるのを抑制できるため、シリサイド膜がゲート電極１６の上面から深い位置まで形成されるのを防止できる。また、ゲート電極１６下部の側面には第１ゲート側壁膜（シリコン酸化膜）４０が形成されているため、トランジスタとしての信頼性が低下するなどの問題が生じることがない。
【００５４】
また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【図面の簡単な説明】
【００５５】
【図１】この発明の第１の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。
【図２】前記第１の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第１工程の断面図である。
【図３】前記第１の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第２工程の断面図である。
【図４】前記第１の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第３工程の断面図である。
【図５】前記第１の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第４工程の断面図である。
【図６】前記第１の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。
【図７】この発明の第２の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。
【図８】前記第２の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第１工程の断面図である。
【図９】前記第２の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第２工程の断面図である。
【図１０】前記第２の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第３工程の断面図である。
【図１１】前記第２の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第４工程の断面図である。
【図１２】前記第２の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。
【図１３】この発明の第３の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。
【図１４】前記第３の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第１工程の断面図である。
【図１５】前記第３の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第２工程の断面図である。
【図１６】前記第３の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第３工程の断面図である。
【図１７】前記第３の実施形態のＭＯＳ型電界効果トランジスタの製造方法を示す第４工程の断面図である。
【図１８】前記第３の実施形態のＭＯＳ型電界効果トランジスタの構成を示す断面図である。
【図１９】従来のシリサイドプロセスに関わる問題を示す半導体装置の断面図である。
【図２０】従来のシリサイドプロセスに関わる問題を示す他の半導体装置の断面図である。
【図２１】ゲート電極とゲート側壁膜の詳細な構造を示す断面図である。
【符号の説明】
【００５６】
１１…ｐ型シリコン半導体基板（またはｎ型シリコン半導体基板）、１２…素子分離絶縁膜、１３…ウェル領域、１４…チャネル領域、１５…ゲート絶縁膜、１６…ゲート電極、１７…オフセットスペーサ、１８…浅い拡散層、１９…高濃度拡散層、２０…第１ゲート側壁膜、２１…第２ゲート側壁膜、２２…第３ゲート側壁膜、２３Ａ、２３Ｂ…シリサイド膜、２４Ａ、２４Ｂ…側壁膜、３１…第２ゲート側壁膜、３２Ａ、３２Ｂ…側壁膜、４０…第１ゲート側壁膜、４１…第２ゲート側壁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005277172.tif 000007
【図６】
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【図７】
2005277172.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005277172.tif 000017
【図１６】
2005277172.tif 000018
【図１７】
2005277172.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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