(57)【要約】【課題】シリコンチップを貫通する配線と同等の配線であって容易なプロセスで安価に形成できる配線層を有する半導体装置とその製造方法を提供する。【解決手段】複数の樹脂層（１５，１７，１９，２３）が積層して基板１０ａ上に第１絶縁層が形成されており、電子回路に接続するように第１絶縁層中に埋め込まれて第１配線層（１６，１８，２０，２４）が形成されている。ここで、第１絶縁層を構成する樹脂層の一部（１５）と一体に形成された樹脂からなり、基板１０ａの側面を被覆して基板側部絶縁層１５ａが形成されており、基板１０ａの厚さ方向に基板側部絶縁層１５ａを貫通して第１配線層（１６，１８，２０，２４）に接続して基板側部配線層１が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、
基板と、
複数の樹脂層が積層して前記基板上に形成された第１絶縁層と、
前記電子回路に接続するように前記第１絶縁層中に埋め込まれて形成された第１配線層と、
前記第１絶縁層を構成する樹脂層の一部と一体に形成された樹脂からなり、前記基板の側面を被覆して形成された基板側部絶縁層と、
前記基板の厚さ方向に前記基板側部絶縁層を貫通して前記第１配線層に接続して形成された基板側部配線層と
を有する半導体装置。
【請求項２】
前記基板側部配線層が前記第１配線層を構成する導電層の一部と一体に形成されている
請求項１に記載の半導体装置。
【請求項３】
前記基板側部配線層が、Ｃｕメッキ用のシード層とＣｕ層とを含む
請求項１に記載の半導体装置。
【請求項４】
前記第１絶縁層の上面にバッファ層が形成されており、
前記バッファ層を貫通して形成され、前記第１配線層に接続する導電性ポストと、前記導電性ポストに接続して前記バッファ層の表面から突出して形成された突起電極とをさらに有する
請求項１に記載の半導体装置。
【請求項５】
前記第１導電層の一部として、受動素子が形成されている
請求項１に記載の半導体装置。
【請求項６】
前記受動素子として、インダクタンス、静電容量素子および電気抵抗素子の少なくともいずれかが形成されている
請求項５に記載の半導体装置。
【請求項７】
前記第１絶縁層中に、前記電子回路が形成された半導体チップが前記第１配線層に接続して埋め込まれている
請求項１に記載の半導体装置。
【請求項８】
前記基板に前記電子回路が形成されており、前記基板が前記第１配線層に接続されている
請求項１に記載の半導体装置。
【請求項９】
前記基板の一部に貫通開口部が形成されており、
前記第１絶縁層を構成する樹脂層の一部と一体に形成された樹脂からなり、前記貫通開口部を埋め込んで形成された開口部内絶縁層と、
前記基板の厚さ方向に前記開口部内絶縁層を貫通して前記第１配線層に接続して形成された開口部内配線層と
をさらに有する
請求項１に記載の半導体装置。
【請求項１０】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、
貫通開口部が形成された基板と、
複数の樹脂層が積層して前記基板上に形成された第１絶縁層と、
前記電子回路に接続するように前記第１絶縁層中に埋め込まれて形成された第１配線層と、
前記第１絶縁層を構成する樹脂層の一部と一体に形成された樹脂からなり、前記貫通開口部を埋め込んで形成された開口部内絶縁層と、
前記基板の厚さ方向に前記開口部内絶縁層を貫通して前記第１配線層に接続して形成された開口部内配線層と
を有する半導体装置。
【請求項１１】
前記開口部内配線層が前記第１配線層を構成する導電層の一部と一体に形成されている
請求項１０に記載の半導体装置。
【請求項１２】
前記開口部内配線層が、Ｃｕメッキ用のシード層とＣｕ層とを含む
請求項１０に記載の半導体装置。
【請求項１３】
前記第１絶縁層の上面にバッファ層が形成されており、
前記バッファ層を貫通して形成され、前記第１配線層に接続する導電性ポストと、前記導電性ポストに接続して前記バッファ層の表面から突出して形成された突起電極とをさらに有する
請求項１０に記載の半導体装置。
【請求項１４】
前記第１導電層の一部として、受動素子が形成されている
請求項１０に記載の半導体装置。
【請求項１５】
前記受動素子として、インダクタンス、静電容量素子および電気抵抗素子の少なくともいずれかが形成されている
請求項１４に記載の半導体装置。
【請求項１６】
前記第１絶縁層中に、前記電子回路が形成された半導体チップが前記第１配線層に接続して埋め込まれている
請求項１０に記載の半導体装置。
【請求項１７】
前記基板に前記電子回路が形成されており、前記基板が前記第１配線層に接続されている
請求項１０に記載の半導体装置。
【請求項１８】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、
前記半導体装置用の基板がスクライブラインを介して集積されてなるウェハの前記スクライブラインにおいて所定深さの溝を形成する工程と、
前記溝内を樹脂で埋め込んで基板側部絶縁層を形成し、前記溝の深さ方向に前記基板側部絶縁層を貫通して前記溝の底面に達する基板側部配線層とを形成する工程と、
前記ウェハの表面に、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した第１絶縁層と、前記第１絶縁層中に埋め込まれて前記電子回路および前記基板側部配線層に接続するように複数の前記導電層が積層した第１配線層とを形成する工程と、
前記ウェハの前記第１絶縁層が形成されている面の反対側の面から、前記基板側部絶縁層および前記基板側部配線層の表面が露出するまで研削し、前記ウェハを切断して個々の半導体装置とする工程と
を有する半導体装置の製造方法。
【請求項１９】
前記基板側部絶縁層を形成し、前記基板側部配線層を形成する工程が、前記溝の底面上に前記基板側部配線層を形成する工程と、前記基板側部配線層を被覆し、かつ前記溝を埋め込んで前記基板側部絶縁層を形成する工程とを含む
請求項１８に記載の半導体装置の製造方法。
【請求項２０】
前記基板側部絶縁層を形成し、前記基板側部配線層とを形成する工程が、前記溝を埋め込んで前記基板側部絶縁層を形成する工程と、前記基板側部絶縁層に前記溝の底面に達する開口パターンを形成する工程と、前記開口パターン内において前記溝の底面に接して前記基板側部配線層を形成する工程とを含む
請求項１８に記載の半導体装置の製造方法。
【請求項２１】
前記基板側部配線層を形成する工程が、前記第１配線層とを形成する工程の一部と同時に行われる
請求項２０に記載の半導体装置の製造方法。
【請求項２２】
前記ウェハの前記スクライブラインにおいて溝を形成する工程が、前記ウェハの貫通開口部領域に前記溝の深さと同等の深さの凹部を形成する工程を含み、
前記基板側部絶縁層を形成し、前記基板側部配線層を形成する工程が、前記凹部内を樹脂で埋め込んで開口部内絶縁層を形成し、前記凹部の深さ方向に前記開口部内絶縁層を貫通して前記溝の底面に達する開口部内配線層とを形成する工程を含み、
前記ウェハの前記絶縁層が形成されている面の反対側の面から研削する工程において、同時に前記開口部内絶縁層および前記開口部内配線層の表面を露出させる
請求項１８に記載の半導体装置の製造方法。
【請求項２３】
電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、
前記半導体装置用の基板が集積されてなるウェハの貫通開口部領域に所定の深さの凹部を形成する工程と、
前記凹部内を樹脂で埋め込んで開口部内絶縁層を形成し、前記凹部の深さ方向に前記開口部内絶縁層を貫通して前記凹部の底面に達する開口部内配線層とを形成する工程と、
前記ウェハの表面に、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した第１絶縁層と、前記第１絶縁層中に埋め込まれて前記電子回路および前記開口部内配線層に接続するように複数の前記導電層が積層した第１配線層とを形成する工程と、
前記ウェハの前記第１絶縁層が形成されている面の反対側の面から、前記開口部内絶縁層および前記開口部内配線層の表面が露出するまで研削する工程と、
前記ウェハを前記スクライブラインで切断して個々の半導体装置とする工程と
を有する半導体装置の製造方法。
【請求項２４】
前記開口部内絶縁層を形成し、前記開口部内配線層を形成する工程が、前記凹部の底面上に前記開口部内配線層を形成する工程と、前記開口部内配線層を被覆し、かつ前記凹部を埋め込んで前記開口部内絶縁層を形成する工程とを含む
請求項２３に記載の半導体装置の製造方法。
【請求項２５】
前記開口部内絶縁層を形成し、前記開口部内配線層とを形成する工程が、前記凹部を埋め込んで前記開口部内絶縁層を形成する工程と、前記開口部内絶縁層に前記凹部の底面に達する開口パターンを形成する工程と、前記開口パターン内において前記凹部の底面に接して前記開口部内配線層を形成する工程とを含む
請求項２３に記載の半導体装置の製造方法。
【請求項２６】
前記開口部内配線層を形成する工程が、前記第１配線層とを形成する工程の一部と同時に行われる
請求項２５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、システムインパッケージ（ＳｉＰ）と呼ばれるパッケージ形態の半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
デジタルビデオカメラ、デジタル携帯電話、あるいはノートパソコンなど、携帯用電子機器の小型化、薄型化、軽量化に対する要求は強くなる一方であり、これに応えるために近年のＶＬＳＩなどの半導体装置においては３年で７割の縮小化を実現してきた一方で、このような半導体装置をプリント配線基板上に実装した電子回路装置としても、実装基板（プリント配線基板）上の部品の実装密度をいかに向上させるかが重要な課題として研究および開発がなされてきた。
【０００３】
例えば、半導体装置のパッケージ形態としては、ＤＩＰ（Dual Inline Package）などのリード挿入型から表面実装型へと移行し、さらには半導体チップのパッド電極にはんだや金などからなるバンプ（突起電極）を設けたＢＧＡ（Ball Grid Array）パッケージ形態とし、フェースダウンでバンプを介して配線基板に接続するフリップチップ実装法が開発された。
さらに、能動素子を有する半導体チップと受動素子を組み合わせて実装して構成されるシステムインパッケージ（ＳｉＰ）と呼ばれる複雑な形態のパッケージへと開発が進んでいる。
【０００４】
さらに、パッケージを３次元に積層して、実装面積を小さくする方法が開発されている。
現在量産されている３次元に積層したパッケージ形態としては、例えば、図２２に示すような、薄くパッケージ化された半導体装置（１００，１０１，１０２）をスタックし、ワイヤボンディングＷＢにより実装基板Ｓ上に実装する方法、図２３に示すような、ＢＧＡ基板（１０４，１０５）に半導体チップ（１０４ａ、１０５ａ）およびハンダボールなどのバンプ（１０４ｂ，１０５ｂ）を搭載したＢＧＡパッケージをスタックしておき、これを実装基板上に実装する方法、さらに、図２４に示すような、バンプ１０６ａが形成されているパッケージ基板１０６に半導体チップ（１０７、１０８、１０９）をスタックし、ワイヤボンディングＷＢでパッケージ基板１０６と接続し、樹脂の封止層１１０で封止してパッケージ化し、これを実装基板に実装するチップスタック法が知られている。
【０００５】
しかし、上記の図２２に示す方法では、各パッケージに形成される外部端子部分のために実装面積が大きくなり、積層したことによる実装面積の小型化の効果は小さい。
また、図２３に示す方法では、ＢＧＡ基板を多層化する必要があり、積層したときの全体の厚さが厚くなってしまう。また、パッケージ間の接続をハンダボールで施す必要があり、取り付け高さが高くなってしまう。このような理由により、実装密度はそれほど上がらない。
さらに、図２４に示すチップスタック法では、各半導体チップとパッケージ基板をワイヤボンディングで接続するため、ワイヤパスによる寄生インダクタンスが増加してしまい、また、配線間の接続のためにパッケージ基板内を多層化する必要があり、制約が多くなってしまうという問題がある。
【０００６】
上記の問題を鑑み、図２５に示すような、シリコンチップ１１１に貫通配線１１１ａを形成して、上面および下面に電極を引き出し、各面上に他のパッケージ（１１２，１１３）をそれぞれ積層するというチップ貫通タイプが検討されている。
しかし、上記のようにシリコンチップを貫通する配線を形成するのは高コストであり、かつシリコンチップを貫通する開口部の側壁と開口部内に形成される配線層との間の絶縁性を保証する必要があり、このような構造を実現するためのシリコン貫通プロセスを開発する必要があった。
【０００７】
さらに上記の積層タイプの接続では、ワイヤボンディングなどを使用してエポキシ系有機基板を用いてパッケージ化しているので、高速電送は不可能となっている。
また、チップスタック構造以外の形態においては、有機基板と半導体チップとの組み合わせのため、熱膨張係数の差に起因してバンプ接続の信頼性が低下してしまうので、これを抑制するためにバンプの径を大きくするか、バンプ接続する部分の間隙に樹脂によるアンダーフィルを形成しなければならない。この場合には、積層後のリペアは不可能となっていた。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
解決しようとする問題点は、実装密度の向上などに寄与するシリコンチップを貫通する配線を、容易なプロセスで安価に形成することができないという点である。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、基板と、複数の樹脂層が積層して前記基板上に形成された第１絶縁層と、前記電子回路に接続するように前記第１絶縁層中に埋め込まれて形成された第１配線層と、前記第１絶縁層を構成する樹脂層の一部と一体に形成された樹脂からなり、前記基板の側面を被覆して形成された基板側部絶縁層と、前記基板の厚さ方向に前記基板側部絶縁層を貫通して前記第１配線層に接続して形成された基板側部配線層とを有する。
【００１０】
上記の本発明の半導体装置は、複数の樹脂層が積層して基板上に第１絶縁層が形成されており、電子回路に接続するように第１絶縁層中に埋め込まれて第１配線層が形成されている。
また、第１絶縁層を構成する樹脂層の一部と一体に形成された樹脂からなり、基板の側面を被覆して基板側部絶縁層が形成されており、基板の厚さ方向に基板側部絶縁層を貫通して第１配線層に接続して基板側部配線層が形成されている。
【００１１】
また、本発明の半導体装置は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置であって、貫通開口部が形成された基板と、複数の樹脂層が積層して前記基板上に形成された第１絶縁層と、前記電子回路に接続するように前記第１絶縁層中に埋め込まれて形成された第１配線層と、前記第１絶縁層を構成する樹脂層の一部と一体に形成された樹脂からなり、前記貫通開口部を埋め込んで形成された開口部内絶縁層と、前記基板の厚さ方向に前記開口部内絶縁層を貫通して前記第１配線層に接続して形成された開口部内配線層とを有する。
【００１２】
上記の本発明の半導体装置は、複数の樹脂層が積層して基板上に第１絶縁層が形成されており、電子回路に接続するように第１絶縁層中に埋め込まれて第１配線層が形成されている。
また、基板に貫通開口部が形成されており、第１絶縁層を構成する樹脂層の一部と一体に形成された樹脂からなり、貫通開口部を埋め込んで開口部内絶縁層が形成されており、基板の厚さ方向に開口部内絶縁層を貫通して第１配線層に接続して開口部内配線層が形成されている。
【００１３】
また、本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、前記半導体装置用の基板がスクライブラインを介して集積されてなるウェハの前記スクライブラインにおいて所定深さの溝を形成する工程と、前記溝内を樹脂で埋め込んで基板側部絶縁層を形成し、前記溝の深さ方向に前記基板側部絶縁層を貫通して前記溝の底面に達する基板側部配線層とを形成する工程と、前記ウェハの表面に、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した第１絶縁層と、前記第１絶縁層中に埋め込まれて前記電子回路および前記基板側部配線層に接続するように複数の前記導電層が積層した第１配線層とを形成する工程と、前記ウェハの前記第１絶縁層が形成されている面の反対側の面から、前記基板側部絶縁層および前記基板側部配線層の表面が露出するまで研削し、前記ウェハを切断して個々の半導体装置とする工程とを有する。
【００１４】
上記の本発明の半導体装置の製造方法は、まず半導体装置用の基板がスクライブラインを介して集積されてなるウェハのスクライブラインにおいて所定深さの溝を形成する。
次に、溝内を樹脂で埋め込んで基板側部絶縁層を形成し、溝の深さ方向に基板側部絶縁層を貫通して溝の底面に達する基板側部配線層とを形成する。
次に、ウェハの表面に、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の樹脂層が積層した第１絶縁層と、第１絶縁層中に埋め込まれて電子回路および基板側部配線層に接続するように複数の導電層が積層した第１配線層とを形成する。
次に、ウェハの第１絶縁層が形成されている面の反対側の面から、基板側部絶縁層および基板側部配線層の表面が露出するまで研削し、ウェハを切断して個々の半導体装置とする。
【００１５】
また、本発明の半導体装置の製造方法は、電子回路が設けられた半導体を含んでパッケージ化された半導体装置の製造方法であって、前記半導体装置用の基板が集積されてなるウェハの貫通開口部領域に所定の深さの凹部を形成する工程と、前記凹部内を樹脂で埋め込んで開口部内絶縁層を形成し、前記凹部の深さ方向に前記開口部内絶縁層を貫通して前記凹部の底面に達する開口部内配線層とを形成する工程と、前記ウェハの表面に、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の前記樹脂層が積層した第１絶縁層と、前記第１絶縁層中に埋め込まれて前記電子回路および前記開口部内配線層に接続するように複数の前記導電層が積層した第１配線層とを形成する工程と、前記ウェハの前記第１絶縁層が形成されている面の反対側の面から、前記開口部内絶縁層および前記開口部内配線層の表面が露出するまで研削する工程と、前記ウェハを前記スクライブラインで切断して個々の半導体装置とする工程とを有する。
【００１６】
上記の本発明の半導体装置の製造方法は、まず半導体装置用の基板が集積されてなるウェハの貫通開口部領域に所定の深さの凹部を形成する。
次に、凹部内を樹脂で埋め込んで開口部内絶縁層を形成し、凹部の深さ方向に開口部内絶縁層を貫通して凹部の底面に達する開口部内配線層とを形成する。
次に、ウェハの表面に、それぞれ複数の樹脂層と導電層を交互にパターン形成して積層し、複数の樹脂層が積層した第１絶縁層と、第１絶縁層中に埋め込まれて電子回路および開口部内配線層に接続するように複数の導電層が積層した第１配線層とを形成する。
次に、ウェハの第１絶縁層が形成されている面の反対側の面から、開口部内絶縁層および開口部内配線層の表面が露出するまで研削し、さらに、ウェハをスクライブラインで切断して個々の半導体装置とする。
【発明の効果】
【００１７】
本発明の半導体装置は、シリコンチップを貫通する配線と同等の配線である基板側部配線層および／または開口部内配線層を有しており、この基板側部配線層および／または開口部内配線層は容易なプロセスで安価に形成することができる配線であることにより、半導体装置を安価に提供することができる。
【００１８】
本発明の半導体装置の製造方法は、シリコンチップを貫通する配線と同等の配線である基板側部配線層および／または開口部内配線層を、容易なプロセスで安価に形成することができ、半導体装置を安価に効率よく製造することができる。
【発明を実施するための最良の形態】
【００１９】
以下に、本発明に係る半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２０】
第１実施形態
図１（ａ）は本実施形態に係るＳｉＰ形態の半導体装置の断面図であり、図１（ｂ）は、図１（ａ）の要部である基板の側部部分を詳細に示した断面図である。
例えば、シリコンからなる基板１０ａ上に酸化シリコンからなる下地の層間絶縁層１１が形成され、その上層に、例えば銅などの低抵抗の層を含む下部電極１２、ＳｉＮなどからなる誘電体膜１３、銅などの低抵抗の層を含む下部電極の取り出し電極１４および上部電極１４’が積層され、下部電極１２と下部電極の取り出し電極１４は誘電体膜１３に形成された開口部Ｈ1で接続しており、誘電体膜１３を介して下部電極１２と上部電極１４’が対向している部分が静電容量素子（Ｃa，Ｃb）となっている。
静電容量素子を被覆してポリイミド樹脂などからなる第１樹脂層１５が形成されている。
【００２１】
また、第１樹脂層１５と一体に形成された樹脂から、基板１０ａの側面を被覆して基板側部絶縁層１５ａが形成されている。
基板１０ａの厚さ方向に基板側部絶縁層１５ａを貫通するように、ＴｉＣｕのシード層１ａおよびＣｕ層１ｂからなる基板側部配線層１が形成されている。
基板側部絶縁層１５ａから露出した基板側部配線層１の表面には、ＮｉＡｕ（Ｎｉ３μｍ、Ａｕ０．５μｍ）からなるバンプ（突起電極）２が形成されている。
【００２２】
また、第１樹脂層１５には、下部電極取り出し電極１４および上部電極１４’に達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４および上部電極１４’に接続するプラグ部分と一体になって、第１樹脂層１５上にＴｉＣｕのシード層１６ａおよびＣｕ層１６ｂからなる第１導電層１６が形成されている。
第１導電層１６の一部はらせん状に形成されて、インダクタンス（Ｌa，Ｌb）が構成されている。
さらに、第１樹脂層１５には、基板側部配線層１に達する開口部も形成されており、第１導電層１６は上記の基板側部配線層１にも接続するようにパターン形成されている。
【００２３】
第１導電層１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２樹脂層１７が形成され、第１導電層１６に達する開口部が形成されており、この開口部内に埋め込まれて第１導電層１６に接続するプラグ部分と一体になって、第２樹脂層１７上にＴｉＣｕのシード層１８ａおよびＣｕ層１８ｂからなる第２導電層１８が形成されている。
第２導電層１８の一部はらせん状に形成されて、インダクタンスＬcが構成されている。
また、第２導電層１８は、基板側部配線層１に接続する第１導電層１６にも接続するようにパターン形成されている。
【００２４】
さらに、第２導電層１８を被覆して第１樹脂層１５と同様のポリイミド樹脂などからなる第３樹脂層１９が形成され、第２導電層１８に達する開口部が形成されている。
上記の開口部内に埋め込まれて第２導電層１８に接続するプラグ部分と一体になって、第３樹脂層１９上にＴｉＣｕのシード層２０ａおよびＣｕ層２０ｂからなる第３導電層２０が形成されている。
また、第３導電層２０は、基板側部配線層１に接続する第２導電層１８にも接続するようにパターン形成されている。
【００２５】
また、第３樹脂層１９および第３導電層２０の上層に、能動素子を含む電子回路が設けられた半導体チップ２１がダイアタッチフィルム２２により接着されている。半導体チップ２１は、半導体本体部分２１ａにパッド２１ｂが形成され、パッド２１ｂを除く領域は酸化シリコンの保護層２１ｃで覆われた構成であり、フェースアップで、即ち、パッド２１ｂ形成面の反対側の面側からマウントされている。
【００２６】
第３導電層２０および半導体チップ２１を被覆して第１樹脂層１５と同様のポリイミド樹脂などからなる第４樹脂層２３が形成されている。
第４樹脂層２３には、半導体チップ２１のパッド２１ｂおよび第３導電層２０などに達する開口部が形成されている。
上記の開口部内に埋め込まれてパッド２１ｂおよび第３導電層２０に接続するプラグ部分と一体になって、第４樹脂層２３上にＴｉＣｕのシード層２４ａおよびＣｕ層２４ｂからなる第４導電層２４が形成されている。
また、第４導電層２４は、基板側部配線層１に接続する第３導電層２０にも接続するようにパターン形成されている。
【００２７】
第４導電層２４に接続して、銅などからなる導電性ポスト２５が形成されており、その間隙における第４樹脂層２３の上層に、ポリアミドイミド樹脂などからなる絶縁性のバッファ層２６が形成されている。
さらに、バッファ層２６の表面から突出するように導電性ポスト２５に接続してバンプ２７が形成されている。
【００２８】
上記のように、本実施形態の半導体装置においては、シリコンからなる基板１０ａ上に第１〜第４樹脂層（１５，１７，１９，２３）などからなる第１絶縁層が形成されており、この第１絶縁層中に能動素子を含む電子回路が設けられた半導体チップ２１が埋め込まれており、この電子回路に接続するように第１絶縁層中に第１〜第４導電層（１６，１８，２０，２４）などからなる第１配線層が形成されている。
また、第１絶縁層を構成する樹脂層の一部（第１樹脂層１５）と一体に形成された樹脂からなり、基板１０ａの側面を被覆して基板側部絶縁層１５ａが形成されており、基板１０ａの厚さ方向に基板側部絶縁層１５ａを貫通して第１配線層に接続して基板側部配線層１が形成されている。
【００２９】
また、第１配線層の一部として、静電容量素子（Ｃa，Ｃb）、インダクタンス（Ｌa，Ｌb，Ｌc）および電気抵抗素子などの受動素子が設けられている。
【００３０】
上記の本実施形態に係る半導体装置は、シリコンチップを貫通する配線と同等の配線である基板側部配線層を有している。この基板側部配線層は、以下に説明するように、容易なプロセスで安価に形成することができる配線である。
【００３１】
本実施形態に係る半導体装置の製造方法について説明する。
まず、図２（ａ）に示すように、７２５μｍ厚のシリコンからなるウェハ１０の表面に、例えばＣＶＤ（化学気相成長）法あるいはスパッタリング法などにより酸化シリコンを３００ｎｍ以上の膜厚で形成し、下地の層間絶縁層１１とする。
【００３２】
次に、図２（ｂ）の平面図および図２（ｂ）中のＡ−Ａ’における断面に相当する図２（ｃ）の断面図に示すように、ウェハ１０の表面に層間絶縁層１１側から、ウェハ１０を各半導体装置の基板１０ａ毎に区分するスクライブラインに沿って、ハーフカットダイサーにより溝Ｇを形成する。溝Ｇで区分された領域が各半導体装置の基板１０ａの領域になる。
溝Ｇの深さＤGはウェハ１０を研削して薄膜化して得られる基板１０ａの厚さに相当し、例えば６０μｍとする。ダイシングストリートの幅を５０μｍ確保した場合、溝Ｇ内を感光性樹脂で埋め込んでパターンを形成したときの樹脂層のアスペクト比が１以上となるように、溝Ｇの幅ＷGは例えば２００μｍとする。この幅の溝を形成するために、０．２０ｍｍ幅のブレードを使用し、スピンドル回転を３００００ｒｐｍとし、送り速度５ｍｍ／分で行うことができる。ハーフカットダイサーによりカットすることで、溝Ｇの深さのばらつきを５μｍ以下に抑えることができる。
【００３３】
以降の工程については、上記の１つの溝Ｇ部分を拡大した断面図により説明する。
上記の工程により、図３（ａ）に示すように、ウェハ１０の表面に層間絶縁層１１が形成されており、層間絶縁層１１の形成面側に、所定の幅および深さの溝Ｇが形成されている。
【００３４】
次に、図３（ｂ）に示すように、例えばスパッタリング法により、溝Ｇの底面を被覆してシード層１ａを全面に形成する。Ｃｕをメッキするためのシード層としては、例えばＴｉ／Ｃｕを１６０ｎｍ／６００ｎｍの膜厚で成膜する。成膜条件は、例えばＲＦ逆スパッタリング法により、２００Ｗ、５分、ＡｒガスでのＴｉスパッタリングを２０００Ｗ、５分、Ｃｕスパッタリングを３０００Ｗ、５分とし、到達真空度６．０×１０-1Ｐａ、Ａｒ流量１２０ｃｍ3／分として行う。
【００３５】
次に、図３（ｃ）に示すように、例えばスピン塗布により、シード層１ａ上に第１レジスト膜Ｒ１を成膜し、パターン露光および現像処理により、基板側部配線層の形成領域を開口するパターンを形成する。レジスト膜の代わりに、感光性のドライフィルムをラミネートして用いることもできる。
【００３６】
次に、図４（ａ）に示すように、シード層１ａを一方の電極とする電解メッキ処理により、第１レジスト膜Ｒ１の形成領域を除く領域にＣｕを成膜し、基板側部配線層のパターンとなるようにＣｕ層１ｂを形成する。Ｃｕ層１ｂの幅Ｗ1bは、例えば５０μｍ程度となるようにする。電解メッキ処理の電流密度は、例えば、５ｍＡ／１分、１０ｍＡ／２分、２０ｍＡ／３分、３５ｍＡ／５分、４０ｍＡ／２０分とする。Ｃｕメッキ厚は最小で６０μｍとする。
【００３７】
次に、図４（ｂ）に示すように、溶剤処理などにより第１レジスト膜Ｒ１を剥離し、さらに図４（ｃ）に示すように、Ｃｕ層１ｂをマスクとしてウェットエッチングなどを行う。これにより、各Ｃｕ層１ｂの形成領域以外におけるシード層１ａを除去する。この工程により、溝Ｇの底面上にシード層１ａおよびＣｕ層１ｂからなる基板側部配線層１が形成される。
【００３８】
次に、図５（ａ）に示すように、例えば感光性ポリイミド樹脂、感光性エポキシ樹脂あるいは感光性アクリル樹脂などの感光性樹脂材料を用いて、スピンコートなどにより全面に成膜して、第１樹脂層１５を形成する。例えば、８００ｒｐｍで３０ｓ、１５００ｒｐｍで３０ｓの条件で塗布し、９０℃で５分、１１０℃で５分の条件でプリベーク処理を行う。
第１樹脂層１５を形成する工程においては、第１樹脂層１５の樹脂材料により、基板側部配線層１を被覆し、かつ溝Ｇを埋め込んで基板側部絶縁層１５ａを形成する。基板側部配線層１の頂部における基板側部絶縁層１５ａの膜厚が１０μｍ以下となるように、第１樹脂層１５全体の膜厚を設計する。
【００３９】
次に、図５（ｂ）に示すように、第１樹脂層１５に対してパターン露光および現像を行い、基板側部配線層１の頂部を開口し、また、ダイシングストリートとなる領域を開口する。露光は、例えば６００ｍＪ／ｃｍ2の露光量で行い、現像後に１５０℃で３０分、２５０℃で２時間の条件でポストベーク処理を行う。
【００４０】
次に、図５（ｃ）に示すように、例えばスパッタリング法により、第１樹脂層１５から露出している基板側部配線層１の頂部を被覆してシード層１６ａを全面に形成する。例えばＲＦ逆スパッタリング法により、２００Ｗ／５分の条件でＴｉ／Ｃｕを１６０ｎｍ／６００ｎｍの膜厚で成膜する。
【００４１】
次に、図６（ａ）に示すように、例えばスピン塗布により、シード層１６ａ上に第２レジスト膜Ｒ２を成膜し、パターン露光および現像処理により、第１導電層の形成領域を開口するパターンを形成する。
【００４２】
次に、図６（ｂ）に示すように、シード層１６ａを一方の電極とする電解メッキ処理により、第２レジスト膜Ｒ２の形成領域を除く領域にＣｕを成膜し、第１導電層のパターンとなるようにＣｕ層１６ｂを形成する。
【００４３】
次に、図６（ｃ）に示すように、溶剤処理などにより第２レジスト膜Ｒ２を剥離し、さらに図７（ａ）に示すように、Ｃｕ層１６ｂをマスクとしてウェットエッチングなどを行い、各Ｃｕ層１６ｂの形成領域以外におけるシード層１６ａを除去する。この工程により、基板側部配線層１に接続して、シード層１６ａおよびＣｕ層１６ｂからなる第１導電層１６が形成される。
【００４４】
次に、図７（ｂ）に示すように、例えば感光性ポリイミド樹脂、感光性エポキシ樹脂あるいは感光性アクリル樹脂などの感光性樹脂材料を用いて、スピンコートなどにより全面に成膜して、第２樹脂層１７を形成する。
【００４５】
次に、図８（ａ）に示すように、第２樹脂層１７に対してパターン露光および現像を行って第１導電層１６およびダイシングストリートとなる領域を開口する。
【００４６】
図８（ｂ）に示すように、例えばスパッタリング法により、第２樹脂層１７から露出している第１導電層１６を被覆してシード層１８ａを全面に形成する。
【００４７】
次に、図９（ａ）に示すように、例えばスピン塗布により、シード層１８ａ上に第３レジスト膜Ｒ３を成膜し、パターン露光および現像処理により、第２導電層の形成領域を開口するパターンを形成する。
【００４８】
次に、図９（ｂ）に示すように、シード層１８ａを一方の電極とする電解メッキ処理により、第３レジスト膜Ｒ３の形成領域を除く領域にＣｕを成膜し、第２導電層のパターンとなるようにＣｕ層１８ｂを形成する。
【００４９】
次に、図１０（ａ）に示すように、溶剤処理などにより第３レジスト膜Ｒ３を剥離し、さらに図１０（ｂ）に示すように、Ｃｕ層１８ｂをマスクとしてウェットエッチングなどを行い、各Ｃｕ層１８ｂの形成領域以外におけるシード層１８ａを除去する。この工程により、第１導電層１６に接続して、シード層１８ａおよびＣｕ層１８ｂからなる第２導電層１８が形成される。
【００５０】
上記の工程をさらに繰り返すことで、図１１（ａ）に示すように、基板１０ａ上に、第１〜第４樹脂層（１５，１７，１９，２３）などからなる第１絶縁層が形成されており、この第１絶縁層中に第１〜第４導電層（１６，１８，２０，２４）などからなる第１配線層が形成されている構成とする。
さらに第４樹脂層２３の上層にはバッファ層２６を形成し、不図示の領域においてバッファ層２６を貫通する導電性ポスト２５とこれに接続してバッファ層２６の表面から突出するバンプ２７を形成する。
上記の第１〜第４樹脂層（１５，１７，１９，２３）および第１〜第４導電層（１６，１８，２０，２４）は、不図示の領域においては、図１（ａ）に示すように所望のパターンで形成されており、必要に応じてインダクタンスなどを構成するように形成する。
【００５１】
また、第１〜第４樹脂層（１５，１７，１９，２３）を積層するいずれかの工程において、電子回路が形成された半導体チップをダイアタッチフィルムなどで樹脂層上に搭載し、さらに樹脂層で被覆してパッド部分を開口し、これに接続するように導電層を形成することで、第１絶縁層中に半導体チップを埋め込むことができる。
【００５２】
次に、図１１（ｂ）に示すように、不図示の領域において形成したバンプの形成面側にダイシングシートを貼り合わせ、ウェハ１０の裏面（ウェハ１０の第１絶縁層が形成されている面の反対側の面）から基板側部絶縁層１５ａおよび基板側部配線層１の表面が露出するまで研削することで、個々の基板１０ａに切断する。
この後、露出した基板側部配線層１に、ＮｉＡｕからなるバンプ２を形成することで、図１（ａ）および（ｂ）に示す半導体装置を製造することができる。
【００５３】
上記の本実施形態に係る半導体装置の製造方法によれば、ウェハのスクライブラインに溝を形成し、溝内を樹脂で埋め込んで基板側部絶縁層を形成し、溝の深さ方向に基板側部絶縁層を貫通して溝の底面に達する基板側部配線層とを形成し、その後、ウェハの裏面から、基板側部絶縁層および基板側部配線層の表面が露出するまで研削してウェハを切断しており、シリコンチップを貫通する配線と同等の配線である基板側部配線層を、容易なプロセスで安価に形成することができる。
【００５４】
上記の第１絶縁層を構成する第１〜第４樹脂層（１５，１７，１９，２３）としては、例えば下層より上層の方が５μｍ程度の幅で面積を狭めるように形成することが好ましい。このような階段形状とすることで、その表面を被覆するようにシード層を形成したときのカバレージがよく、段切れを防止することができる。
【００５５】
上記の本実施形態に係る半導体装置において、インターポーザとして機能するシリコンの基板１０ａには、上述のようにＭＩＭキャパシタなどの受動素子を形成してもよく、さらにトランジスタはＩＣなどの能動素子を含む電子回路を形成してもよい。基板に電子回路を形成する場合には、第１絶縁層中に埋め込まれる半導体チップがない構成としてもよい。
基板にキャパシタを形成する場合、第１配線層の一部で構成されるインダクタンスと組み合わせることでＬＣフィルタを構成することができる。また、基板に能動素子を形成すると、積層構造における最短の接続を実現することができる。
本実施形態においては、基板側部配線層としてポスト形状の導電層を設けているので、基本的に高さに対する制限はなく、基板の厚さが例えば５０μｍ以上の厚膜であっても対応することができる。
【００５６】
第２実施形態
図１２（ａ）は本実施形態に係るＳｉＰ形態の半導体装置の断面図であり、図１２（ｂ）は、図１２（ａ）の要部である基板の側部部分を詳細に示した断面図である。
実質的に第１実施形態に係る半導体装置と同様の構造を有しているが、第１実施形態における基板側部配線層１とこれに接続している第１導電層１６とが一体に構成され、第１導電層１６が基板側部配線層１を兼ねて基板側部絶縁層１５ａを貫通する構成となっていることが異なる。
【００５７】
即ち、本実施形態の半導体装置においては、シリコンからなる基板１０ａ上に第１〜第４樹脂層（１５，１７，１９，２３）などからなる第１絶縁層が形成されており、この第１絶縁層中に能動素子を含む電子回路が設けられた半導体チップ２１が埋め込まれており、この電子回路に接続するように第１絶縁層中に第１〜第４導電層（１６，１８，２０，２４）などからなる第１配線層が形成されている。
また、第１絶縁層を構成する樹脂層の一部（第１樹脂層１５）と一体に形成された樹脂からなり、基板１０ａの側面を被覆して基板側部絶縁層１５ａが形成されており、基板１０ａの厚さ方向に基板側部絶縁層１５ａを貫通する基板側部配線層１として、第１配線層を構成する第１導電層１６が形成されている。
【００５８】
上記の本実施形態に係る半導体装置は、シリコンチップを貫通する配線と同等の配線である基板側部配線層を有している。この基板側部配線層は、以下に説明するように、容易なプロセスで安価に形成することができる配線である。
【００５９】
本実施形態に係る半導体装置の製造方法について説明する。
まず、第１実施形態における図３（ａ）に示す工程までと同様にして、ウェハ１０の表面に層間絶縁層１１を形成し、スクライブラインに沿って溝Ｇを形成する。溝Ｇの深さは例えば６０μｍとし、幅は例えば１５０μｍとする。
【００６０】
次に、図１３（ａ）に示すように、例えば感光性ポリイミド樹脂、感光性エポキシ樹脂あるいは感光性アクリル樹脂などの感光性樹脂材料を用いて、スピンコートなどによりウェハ１０の全面に成膜して、第１樹脂層１５を形成する。例えば、８００ｒｐｍで３０ｓ、１５００ｒｐｍで３０ｓの条件で塗布し、９０℃で５分、１１０℃で５分の条件でプリベーク処理を行う。
このとき、第１樹脂層１５の樹脂材料により溝Ｇを埋め込んで基板側部絶縁層１５ａを形成する。
次に、第１樹脂層１５に対してパターン露光および現像を行い、基板側部配線層となる第１導電層の形成領域をおよびダイシングストリートとなる領域を開口する。露光は、例えば６００ｍＪ／ｃｍ2の露光量で行い、現像後に１５０℃で３０分、２５０℃で２時間の条件でポストベーク処理を行う。
【００６１】
次に、図１３（ｂ）に示すように、例えばスパッタリング法により、第１樹脂層１５の開口パターンの内壁を被覆してシード層１６ａを全面に形成する。Ｃｕをメッキするためのシード層としては、例えばＴｉ／Ｃｕを１６０ｎｍ／６００ｎｍの膜厚で成膜する。成膜条件は、例えばＲＦ逆スパッタリング法により、２００Ｗ、５分、ＡｒガスでのＴｉスパッタリングを２０００Ｗ、５分、Ｃｕスパッタリングを３０００Ｗ、５分とし、到達真空度６．０×１０-1Ｐａ、Ａｒ流量１２０ｃｍ3／分として行う。
【００６２】
次に、図１３（ｃ）に示すように、例えばスピン塗布により、シード層１６ａ上に第１レジスト膜Ｒ４を成膜し、パターン露光および現像処理により、基板側部配線層となる第１導電層の形成領域を開口するパターンを形成する。レジスト膜の代わりに、感光性のドライフィルムをラミネートして用いることもできる。
【００６３】
次に、図１４（ａ）に示すように、シード層１６ａを一方の電極とする電解メッキ処理により、第１レジスト膜Ｒ４の形成領域を除く領域にＣｕを成膜し、基板側部配線層となる第１導電層のパターンとなるようにＣｕ層１６ｂを形成する。電解メッキ処理の電流密度は、例えば、５ｍＡ／１分、１０ｍＡ／２分、２０ｍＡ／３分、３５ｍＡ／５分、４０ｍＡ／２０分とする。Ｃｕメッキ厚は最小で６０μｍとする。
【００６４】
次に、図１４（ｂ）に示すように、溶剤処理などにより第１レジスト膜Ｒ４を剥離し、さらに図１４（ｃ）に示すように、Ｃｕ層１６ｂをマスクとしてウェットエッチングなどを行う。これにより、各Ｃｕ層１６ｂの形成領域以外におけるシード層１６ａを除去する。この工程により、第１樹脂層１５の開口パターン内においてシード層１ａおよびＣｕ層１ｂからなる基板側部配線層１となる第１導電層１６を溝Ｇの底面に接して形成する。
【００６５】
次に、図１５（ａ）に示すように、例えば感光性ポリイミド樹脂、感光性エポキシ樹脂あるいは感光性アクリル樹脂などの感光性樹脂材料を用いて、スピンコートなどにより全面に成膜して、第２樹脂層１７を形成する。
【００６６】
次に、図１５（ｂ）に示すように、第２樹脂層１７に対してパターン露光および現像を行って第１導電層１６およびダイシングストリートとなる領域を開口する。
【００６７】
次に、図１５（ｃ）に示すように、例えばスパッタリング法により、第２樹脂層１７から露出している第１導電層１６を被覆してシード層１８ａを全面に形成する。
【００６８】
次に、図１６（ａ）に示すように、例えばスピン塗布により、シード層１８ａ上に第２レジスト膜Ｒ５を成膜し、パターン露光および現像処理により、第２導電層の形成領域を開口するパターンを形成する。
【００６９】
次に、図１６（ｂ）に示すように、シード層１８ａを一方の電極とする電解メッキ処理により、第２レジスト膜Ｒ５の形成領域を除く領域にＣｕを成膜し、第２導電層のパターンとなるようにＣｕ層１８ｂを形成する。
【００７０】
次に、図１７（ａ）に示すように、溶剤処理などにより第２レジスト膜Ｒ５を剥離し、さらに図１７（ｂ）に示すように、Ｃｕ層１８ｂをマスクとしてウェットエッチングなどを行い、各Ｃｕ層１８ｂの形成領域以外におけるシード層１８ａを除去する。この工程により、第１導電層１６に接続して、シード層１８ａおよびＣｕ層１８ｂからなる第２導電層１８が形成される。
【００７１】
上記の工程をさらに繰り返すことで、図１８（ａ）に示すように、基板１０ａ上に、第１〜第４樹脂層（１５，１７，１９，２３）などからなる第１絶縁層が形成されており、この第１絶縁層中に第１〜第４導電層（１６，１８，２０，２４）などからなる第１配線層が形成されている構成とする。
さらに第４樹脂層２３の上層にはバッファ層２６を形成し、不図示の領域においてバッファ層２６を貫通する導電性ポスト２５とこれに接続してバッファ層２６の表面から突出するバンプ２７を形成する。
上記の第１〜第４樹脂層（１５，１７，１９，２３）および第１〜第４導電層（１６，１８，２０，２４）は、不図示の領域においては、図１２（ａ）に示すように所望のパターンで形成されており、必要に応じてインダクタンスなどを構成するように形成する。
【００７２】
また、第１〜第４樹脂層（１５，１７，１９，２３）を積層するいずれかの工程において、電子回路が形成された半導体チップをダイアタッチフィルムなどで樹脂層上に搭載し、さらに樹脂層で被覆してパッド部分を開口し、これに接続するように導電層を形成することで、第１絶縁層中に半導体チップを埋め込むことができる。
【００７３】
次に、図１８（ｂ）に示すように、不図示の領域において形成したバンプの形成面側にダイシングシートを貼り合わせ、ウェハ１０の裏面（ウェハ１０の第１絶縁層が形成されている面の反対側の面）から基板側部絶縁層１５ａおよび基板側部配線層１となる第１導電層１６の表面が露出するまで研削することで、個々の基板１０ａに切断する。
この後、露出した第１導電層１６（基板側部配線層１）に、ＮｉＡｕからなるバンプ２を形成することで、図１２（ａ）および（ｂ）に示す半導体装置を製造することができる。
【００７４】
上記の本実施形態に係る半導体装置の製造方法によれば、ウェハのスクライブラインに溝を形成し、溝内を樹脂で埋め込んで基板側部絶縁層を形成し、溝の深さ方向に基板側部絶縁層を貫通して溝の底面に達する基板側部配線層とを形成し、その後、ウェハの裏面から、基板側部絶縁層および基板側部配線層の表面が露出するまで研削してウェハを切断しており、シリコンチップを貫通する配線と同等の配線である基板側部配線層を、容易なプロセスで安価に形成することができる。
【００７５】
第３実施形態
図１９（ａ）は本実施形態に係るＳｉＰ形態の基板を貫通するように形成した配線層の部分を詳細に示した断面図である。
上述の第１および第２実施形態においては、基板の側部表面を被覆するように樹脂からなる基板側部絶縁層が設けられ、この内部を貫通するように基板側部配線層が形成されているが、本実施形態においては、基板１０ａに貫通開口部Ｈが形成され、この内部が樹脂で埋め込まれて開口部内絶縁層１５ｂが形成され、基板１０ａの厚さ方向に開口部内絶縁層１５ｂを貫通して第１配線層に接続して開口部内配線層３が形成された構成となっている。
【００７６】
即ち、本実施形態の半導体装置においては、シリコンからなる基板１０ａ上に第１〜第４樹脂層（１５，１７，１９，２３）などからなる第１絶縁層が形成されており、この第１絶縁層中に能動素子を含む電子回路が設けられた半導体チップ２１が埋め込まれており、この電子回路に接続するように第１絶縁層中に第１〜第４導電層（１６，１８，２０，２４）などからなる第１配線層が形成されている。
また、基板１０ａには貫通開口部Ｈが形成されており、第１絶縁層を構成する樹脂層の一部（第１樹脂層１５）と一体に形成された樹脂により貫通開口部Ｈ内が埋め込まれて開口部内絶縁層１５ｂが形成されており、基板１０ａの厚さ方向に開口部内絶縁層１５ｂを貫通するように、ＴｉＣｕのシード層３ａとＣｕ層３ｂがらなる開口部内配線層３が形成されている。
開口部内配線層３は第１絶縁層中に埋め込まれている第１導電層１６を介して第１配線層に接続して形成されており、また、開口部内絶縁層１５ｂから露出した開口部内配線層３の表面にはＮｉＡｕからなるバンプ２が形成されている。
【００７７】
図１９（ｂ）は、図１９（ａ）において別々に設けられていた開口部内配線層３とこれに接続する第１導電層１６とが一体に形成され、開口部内配線層３として、第１配線層を構成する第１導電層１６が形成されている。
【００７８】
上記の本実施形態に係る半導体装置は、基板に貫通開口部が形成されており、シリコンチップを貫通する配線と同等の配線である開口部内配線層を有している。この開口部内配線層は、第１および第２実施形態の基板側部配線と同様に、容易なプロセスで安価に形成することができる配線である。
【００７９】
上記の開口部内絶縁層１５ｂとこれを貫通する開口部内配線層３の形成方法について説明する。
図１９（ａ）の構造の場合、第１実施形態と同様に形成することができる。
但し、溝Ｇの代わりに貫通開口部Ｈとなる領域に凹部を形成する。形成した凹部の底面上に開口部内配線層３をパターン形成し、これを被覆して開口部内に樹脂を埋め込むことで開口部内絶縁層１５ｂを形成し、基板の裏面側から開口部内配線層３と開口部内絶縁層１５ｂの表面が露出するまで研削する。さらに、露出した開口部内配線層３の表面にＮｉＡｕからなるバンプ２を形成することで、図１９（ａ）に示す構造とすることができる。
【００８０】
また、図１９（ｂ）の構造の場合、第２実施形態と同様に形成することができる。
但し、上記と同様、溝Ｇの代わりに貫通開口部Ｈとなる領域に凹部を形成する。形成した凹部内を樹脂で埋め込んで開口部内絶縁層１５ｂを形成し、開口部内絶縁層１５ｂに凹部の底面に達する開口部をパターン形成し、この開口部内部に開口部内配線層３となる第１導電層１６を形成し、基板の裏面側から開口部内配線層３となる第１導電層１６と開口部内絶縁層１５ｂの表面が露出するまで研削する。さらに、露出した第１導電層１６（開口部内配線層３）の表面にＮｉＡｕからなるバンプ２を形成することで、図１９（ｂ）に示す構造とすることができる。
【００８１】
本実施形態の半導体装置の製造法補によれば、ウェハの貫通開口部となる領域に凹部を形成し、凹部内を樹脂で埋め込んで開口部内絶縁層を形成し、凹部の深さ方向に開口部内絶縁層を貫通して凹部の底面に達する開口部内配線層とを形成し、その後、ウェハの裏面から、開口部内絶縁層および開口部内配線層の表面が露出するまで研削してウェハを切断しており、シリコンチップを貫通する配線と同等の配線である開口部内配線層を、容易なプロセスで安価に形成することができる。
【００８２】
本実施形態において、上記の開口部内配線層は、必要な箇所に必要な数設けることができ、Ｉ／Ｏ端子の数などに応じて形成することができる。
第１および第２実施形態における溝は、スクライブラインにダイシングシトリートとなる領域と基板側部絶縁層を設ける領域が必要となるので、１５０〜２００μｍ程度の幅の溝が必要であったが、本実施形態に係る凹部は開口部内絶縁層とその内部の配線層を設けるのみであるので、数１０μｍ程度の径の凹部を形成すればよい。
また、このような凹部はチョッパ加工により形成することができる。
本実施形態に係る開口部内絶縁膜とそれを貫通して設けられた開口部内配線層の構成を、第１および第２実施形態に係る半導体装置にさらに設けることも好ましく行うことができる。Ｉ／Ｏ端子などとして基板を貫通する配線の数が多く必要な場合には、基板側部配線層と開口部内配線層とを組み合わせることで対応することができる。
【００８３】
第４実施形態
図２０（ａ）〜（ｃ）は、上記の第１〜第３実施形態に係る半導体装置を用いて、さらに他のＳｉＰ形態の半導体装置と３次元に積層した構成を示す模式図である。
図２０（ａ）は、第１〜第３実施形態に係る半導体装置であって、基板側部配線層および／または開口部内配線層により基板の両面に端子を引き出したＳｉＰ１に、通常の一方の表面のみに端子を設けたＳｉＰ１０とをスタックした構成となっている。
ＳｉＰ１とＳｉＰ１０の接合は、例えば、超音波接合、絶縁性ペースト（non-conductive paste；ＮＣＰ）またはフィルム（non-conductive film；ＮＣＦ）、異方性導電ペースト（ＡＣＰ）またはフィルム（ＡＣＦ）などの導電性を付与可能な樹脂接合、はんだ接合あるいは導電ペーストによる接合により行うことができる。
【００８４】
図２０（ｂ）は、第１〜第３実施形態に係る基板の両面に端子を引き出したＳｉＰ２に、第１〜第３実施形態に係る基板の両面に端子を引き出したＳｉＰ３をスタックさせ、さらに通常のＳｉＰ１１とをスタックした構成となっている。
中間のＳｉＰ３は、インタポーザとしても機能する構成となっている。
図２０（ｃ）は、第１〜第３実施形態に係る基板の両面に端子を引き出したＳｉＰ４の両面上に、通常のＳｉＰ１２およびＳｉＰ１３とをスタックした構成となっている。ＳｉＰ４は、第３実施形態に示すように基板に貫通開口を設け、内部に開口部内配線層を設けて端子を引き出した構成であり、シリコンからなる基板面からも外部端子を形成した構成となっている。
【００８５】
図２１は、図２０（ａ）に示すＳｉＰ１とＳｉＰ１０とをスタックした構成の具体例を示す模式図である。
ＳｉＰ１は、実質的に第１実施形態に示すＳｉＰと同様の構成となっている。
一方、ＳｉＰ１１は、通常の一方の表面のみに端子を設けたＳｉＰである。即ち、基板１０ａ上に、第１〜第４樹脂層（１５，１７，１９，２３）などからなる絶縁層が形成されており、この絶縁層中に能動素子を含む電子回路が設けられた半導体チップ２１が埋め込まれており、この電子回路に接続するように第１絶縁層中に第１〜第４導電層（１６，１８，２０，２４）などからなる配線層が形成されている。さらに、第４樹脂層２４上にバッファ層２６が形成されており、これを貫通して配線層に接続して形成された導電性ポスト２８の表面にバンプ２９が形成されている。
上記の構成のＳｉＰ１１のバンプ２９と、ＳｉＰ１のバンプ２とが、例えば超音波接合により、例えば、ステージ温度１５０℃、バンプ１つあたりの荷重０．２５Ｎ、超音波パワー０．４の条件により、接合されている。
【００８６】
上記の本実施形態に係る半導体装置と、その製造方法によれば、以下の利点を享受できる。
（１）インタポーザ基板を介することなく、ＳｉＰ自体にインタポーザの機能を持たせてスタックすることで、３次元に積層した半導体装置の薄側化を実現できる。
（２）低ε絶縁性と電解メッキ処理によるＣｕ層による配線を形成することで、高速伝送が可能となる。
（３）インタポーザに受動素子や能動素子を設けることが可能となる。
（４）シリコンの基板を有する半導体装置を積層することにより二次接続信頼性が高くなる。
（５）シリコンの基板を使用することで、アンダーフィルを必要とせず、容易にリペアが可能となる。
（６）シリコンの基板を有する半導体装置を積層した形態を工程の少ない安価なプロセスで実現できる。
【００８７】
本発明は上記の説明に限定されない。
例えば、半導体装置内に内蔵される受動素子としては、インダクタンス、静電容量素子、電気抵抗素子など、特に限定はなく、必ずしも形成されていなくてもよい。
また、電子回路が形成された半導体チップが埋め込まれる場合には、基板に電子回路を設けなくてもよく、逆に基板に電子回路を設ける場合には半導体チップを埋め込まなくてもよい。両者を有する構成としてもよい。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００８８】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。
【００８９】
また、本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置を製造するのに適用することができる。
【図面の簡単な説明】
【００９０】
【図１】図１（ａ）は本発明の第１実施形態に係る半導体装置の断面図であり、図１（ｂ）は図１（ａ）の要部である基板の側部部分を詳細に示した断面図である。
【図２】図２（ａ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図であり、図２（ｂ）は平面図であり、図２（ｃ）は断面図である。
【図３】図３（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図４】図４（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図５】図５（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図６】図６（ａ）〜（ｃ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図７】図７（ａ）および図７（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図８】図８（ａ）および図８（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図９】図９（ａ）および図９（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１０】図１０（ａ）および図１０（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１１】図１１（ａ）および図１１（ｂ）は本発明の第１実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１２】図１２（ａ）は本発明の第２実施形態に係る半導体装置の断面図であり、図１２（ｂ）は図１２（ａ）の要部である基板の側部部分を詳細に示した断面図である。
【図１３】図１３（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１４】図１４（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１５】図１５（ａ）〜（ｃ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１６】図１６（ａ）および図１６（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１７】図１７（ａ）および図１７（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１８】図１８（ａ）および図１８（ｂ）は本発明の第２実施形態に係る半導体装置の製造方法の製造工程を示す断面図である。
【図１９】図１９（ａ）および図１９（ｂ）は本発明の第３実施形態に係る半導体装置の要部である基板を貫通するように形成した配線層の部分を詳細に示した断面図である。
【図２０】図２０は本発明の第４実施形態に係る半導体装置を３次元に積層した構成を示す模式図である。
【図２１】図２１は、図２０（ａ）に示す半導体装置をスタックした構成の具体例を示す模式図である。
【図２２】図２２は第１従来例に係る半導体装置の模式図である。
【図２３】図２３は第２従来例に係る半導体装置の模式図である。
【図２４】図２４は第３従来例に係る半導体装置の模式図である。
【図２５】図２５は第４従来例に係る半導体装置の模式図である。
【符号の説明】
【００９１】
１…基板側部配線層、１ａ，３ａ，１６ａ，１８ａ，２０ａ，２４ａ…シード層、１ｂ，３ｂ，１６ｂ，１８ｂ，２０ｂ，２４ｂ…Ｃｕ層、２，２７，２９…バンプ、３…開口部内配線層、１０…ウェハ、１０ａ…基板、１１…層間絶縁層、１２…下部電極、１３…誘電体膜、１４…下部電極取り出し電極、１４’…上部電極、１５…第１樹脂層、１５ａ…基板側部絶縁層、１５ｂ…開口部内絶縁層、１６…、第１導電層、１７…第２樹脂層、１８…第２導電層、１９…第３樹脂層、２０…第３導電層、２１…半導体チップ、２１ａ…半導体本体部分、２１ｂ…パッド、２１ｃ…保護層、２２…ダイアタッチフィルム、２３…第４樹脂層、２４…第４導電層、２５…導電性ポスト、２６…バッファ層、２８…導電性ポスト、Ｃa，Ｃb…静電容量素子、Ｇ…溝、Ｈ…開口部、Ｌa，Ｌb，Ｌc…インダクタンス、Ｒ１〜Ｒ５…レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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