(57)【要約】  【課題】  半導体装置の規模の増大に伴い、テスト時や通常動作時にピーク電流や消費電流が増大し、電圧低下による性能の劣化が発生する。  【解決手段】  各Ｄ‐ＦＦ１１へのデータ入力とＤ‐ＦＦ１１からのデータ出力が入力されたＥＸＯＲ回路１４を有し、ＥＸＯＲ出力ＳＸとデータ比較タイミングを決定するタイミング信号ＳＴと基準クロックＣＬＫ０とが入力されたＡＮＤ回路１５の出力が動作クロックＣＬＫとしてＤ‐ＦＦ１１に入力される。これによって、各Ｄ‐ＦＦでのデータを取り込むタイミングにおいて、データ出力とデータ入力を比較し、データが変化する場合にだけ、そのＣＬＫ入力を行うことにより、ピーク電流と消費電流の削減を実現する。【選択図】  図１ 
2005038187.tif 000002
【特許請求の範囲】
【請求項１】
同期回路セルのデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段と、
前記データ入力と前記データ出力との比較タイミングを決定するタイミング信号を生成出力するタイミング信号生成手段と、
前記タイミング信号と前記排他的論理和出力と基準クロックとの論理積を演算し、その演算結果を動作クロックとして前記同期回路セルへ出力する論理積手段とを備えた半導体装置。
【請求項２】
複数の同期回路セルと、
前記各同期回路セルごとのデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段の複数と、
前記同期回路セルごとの前記データ入力と前記データ出力との比較タイミングを決定するタイミング信号の複数を生成出力するタイミング信号生成手段と、
前記各同期回路セルごとに、前記複数のタイミング信号のうちの何れかのタイミング信号と前記各排他的論理和出力と基準クロックとの論理積を演算し、その演算結果を動作クロックとして前記各同期回路セルに出力する論理積手段の複数とを備えた半導体装置。
【請求項３】
Ｔ‐ＦＦで構成されたデータ記憶素子のデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段と、
前記データ入力と前記データ出力との比較タイミングを決定するタイミング信号を生成出力するタイミング信号生成手段と、
前記タイミング信号と前記排他的論理和出力との論理積を演算し、その演算結果を動作クロックとして前記データ記憶素子へ出力する論理積手段とを備えた半導体装置。
【請求項４】
複数のＴ‐ＦＦで構成されたデータ記憶素子と、
前記各データ記憶素子ごとのデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段の複数と、
前記データ記憶素子ごとの前記データ入力と前記データ出力との比較タイミングを決定するタイミング信号の複数を生成出力するタイミング信号生成手段と、
前記各データ記憶素子ごとに、前記複数のタイミング信号のうちの何れかのタイミング信号と前記各排他的論理和出力と基準クロックとの論理積を演算し、その演算結果を動作クロックとして前記各データ記憶素子に出力する論理積手段の複数とを備えた半導体装置。
【請求項５】
前記各論理積手段は、そのゲート信号として、イネーブル信号を前記基準クロックの反転信号でラッチしたラッチ出力が入力されている請求項１から請求項４までのいずれかに記載の半導体装置。
【請求項６】
共通の基準クロックと個別のタイミング信号とを入力して並行的に動作する複数の同期回路ブロックと、
位相を異にする複数の基本タイミング信号を生成するタイミング信号生成手段と、
選択信号に応じて前記複数の基本タイミング信号のいずれかを選択して前記複数の同期回路ブロックのそれぞれへ前記タイミング信号として出力する複数の選択手段と、
動作モードを設定する動作モード設定手段と、
前記動作モード設定手段からの動作モード信号に応じて前記各選択手段がいずれの基本タイミング信号を選択するかを決めるための選択信号を生成出力する選択信号生成手段とを備えた半導体装置。
【請求項７】
前記同期回路ブロックは、
同期回路セルと、
前記同期回路セルごとのデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段と、
前記共通の基準クロックと前記タイミング信号と前記排他的論理和出力との論理積を演算し、その演算結果を動作クロックとして前記同期回路セルへ出力する論理積手段とを備えている請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置のクロック制御に関するものである。
【背景技術】
【０００２】
従来の半導体装置では、必要のないときにクロックの供給を停止して低消費電力を実現している（例えば、非特許文献１参照）。ゲーテッドクロックは、必要のないときにクロックの供給を停止する方法で、停止している間の消費電力はほぼゼロとなる。
【０００３】
しかしながら、テスト時に装置内のフリップフロップ（ＦＦ）が同時に動作すると過大なピーク電流が発生し、そのピーク電流のために電圧降下が発生し、速度保証のテストの実施が困難となっていた。
【０００４】
また、不必要時にクロック停止としても、回路規模の増大に伴い全体として過大なピーク電流が発生し、そのピーク電流のために電圧降下が発生し、性能劣化を生じるという問題が生じていた。
【０００５】
そこで、特許文献１では、複数の同期回路ブロックに対して共通のクロックを互いに位相をずらして供給することにより、各同期回路ブロックでの動作電流のピーク位置を分散し、全体ではピーク電流を小さくすることで、動作の安定を図るようにしている。
【特許文献１】特開平８−８７０１号公報（第２−３頁、第１−２図）
【非特許文献１】＜URL:http://www.cqpub.co.jp/dwm/contents/0056/dwm005601110.pdf＞（インターネット）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
本発明は、フリップフロップなどの同期回路セルを含む半導体装置において、ピーク電流削減につき、さらに効果的な削減を実現する新しい方式を提案するものである。
【課題を解決するための手段】
【０００７】
上記の課題を解決するために、本発明は次のような手段を講じる。
【０００８】
第１の解決手段として、本発明による半導体装置は、同期回路セルのデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段と、前記データ入力と前記データ出力との比較タイミングを決定するタイミング信号を生成出力するタイミング信号生成手段と、前記タイミング信号と前記排他的論理和出力と基準クロックとの論理積を演算し、その演算結果を動作クロックとして前記同期回路セルへ出力する論理積手段とを備えたものである。
【０００９】
この構成によれば、動作クロックが生成されるためには、少なくとも、同期回路セルのデータ入力とデータ出力との排他的論理和が有効になっている必要がある。すなわち、動作クロックが生成されるのは、同期回路セルのデータ変化がある場合に限られるため、ピーク電流と消費電流の削減を効果的に達成することができる。
【００１０】
第２の解決手段として、本発明による半導体装置は、複数の同期回路セルと、前記各同期回路セルごとのデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段の複数と、前記同期回路セルごとの前記データ入力と前記データ出力との比較タイミングを決定するタイミング信号の複数を生成出力するタイミング信号生成手段と、前記各同期回路セルごとに、前記複数のタイミング信号のうちの何れかのタイミング信号と前記各排他的論理和出力と基準クロックとの論理積を演算し、その演算結果を動作クロックとして前記各同期回路セルに出力する論理積手段の複数とを備えたものである。
【００１１】
この構成によれば、個々の同期回路セルに対する動作クロックが生成されるのは、データ入力とデータ出力との排他的論理和が有効になって同期回路セルのデータ変化がある場合に限られ、そのうえ複数の位相の異なるタイミング信号を用いることによって、複数の同期回路セルについてクロックの立ち上がりタイミングを互いにずらすため、ピーク電流の削減をより効果的に達成することができる。
【００１２】
第３の解決手段として、本発明による半導体装置は、入力がアクティブになるたびに出力が反転するトグル型のフリップフロップ（Ｔ‐ＦＦ）で構成されたデータ記憶素子のデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段と、前記データ入力と前記データ出力との比較タイミングを決定するタイミング信号を生成出力するタイミング信号生成手段と、前記タイミング信号と前記排他的論理和出力との論理積を演算し、その演算結果を動作クロックとして前記データ記憶素子へ出力する論理積手段とを備えたものである。
【００１３】
この構成によれば、データ記憶素子をＴ‐ＦＦで構成することによりデータ入力線を削減し、これによって配線負荷を低減できるとともに、動作クロックを生成するのはデータ記憶素子のデータ変化がある場合に限るので、ピーク電流と消費電流の削減をさらに効果的なものにできる。
【００１４】
第４の解決手段として、本発明による半導体装置は、複数のＴ‐ＦＦで構成されたデータ記憶素子と、前記各データ記憶素子ごとのデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段の複数と、前記データ記憶素子ごとの前記データ入力と前記データ出力との比較タイミングを決定するタイミング信号の複数を生成出力するタイミング信号生成手段と、前記各データ記憶素子ごとに、前記複数のタイミング信号のうちの何れかのタイミング信号と前記各排他的論理和出力と基準クロックとの論理積を演算し、その演算結果を動作クロックとして前記各データ記憶素子に出力する論理積手段の複数とを備えたものである。
【００１５】
この構成によれば、個々のデータ記憶素子に対する動作クロックが生成されるのは、データ入力とデータ出力との排他的論理和が有効になってデータ記憶素子のデータ変化がある場合に限られ、そのうえ複数の位相の異なるタイミング信号を用いることによって、複数のデータ記憶素子についてクロックの立ち上がりタイミングを互いにずらすため、さらにピーク電流の削減を効果的に達成できる。
【００１６】
上記において好ましい態様は、前記論理積手段が、そのゲート信号として、イネーブル信号を前記基準クロックの反転信号でラッチしたラッチ出力が入力された構成とされていることである。この構成によれば、同期回路セルやデータ記憶素子の動作開始時と動作終了時において不要な波形が動作クロックとして現れることを防止できる。
【００１７】
第５の解決手段として、本発明による半導体装置は、共通の基準クロックと個別のタイミング信号とを入力して並行的に動作する複数の同期回路ブロックと、位相を異にする複数の基本タイミング信号を生成するタイミング信号生成手段と、選択信号に応じて前記複数の基本タイミング信号のいずれかを選択して前記複数の同期回路ブロックのそれぞれへ前記タイミング信号として出力する複数の選択手段と、動作モードを設定する動作モード設定手段と、前記動作モード設定手段からの動作モード信号に応じて前記各選択手段がいずれの基本タイミング信号を選択するかを決めるための選択信号を生成出力する選択信号生成手段とを備えたものである。
【００１８】
この構成によれば、動作モードごとに最適なタイミング信号を選択することを可能とし、動作モードごとにピーク電流の削減を達成できる。
【００１９】
上記において好ましい態様は、前記同期回路ブロックが、同期回路セルと、前記同期回路セルごとのデータ入力とデータ出力との排他的論理和を演算し排他的論理和出力を出力する排他的論理和手段と、前記共通の基準クロックと前記タイミング信号と前記排他的論理和出力との論理積を演算し、その演算結果を動作クロックとして前記同期回路セルへ出力する論理積手段とを備えた構成とされていることである。これによれば、動作モードごとのピーク電流の削減をより実効のあるものとできる。
【発明の効果】
【００２０】
以上のように本発明によれば、同期回路セルに対する動作クロックの生成を、同期回路セルのデータ変化がある場合に限定しているため、ピーク電流と消費電流の削減を効果的に実現することが可能となる。
【００２１】
また、複数の位相の異なるタイミング信号を用いることによって、複数の同期回路セルについてクロックの立ち上がりタイミングをずらすため、さらにピーク電流の削減を達成できる。
【００２２】
また、データ記憶素子をＴ‐ＦＦで構成することによりデータ入力線を削減し、これによって配線負荷を低減できるとともに、データ記憶素子のデータ変化がある場合のみ動作クロックを生成するので、ピーク電流と消費電流の削減をさらに効果的なものにできる。
【００２３】
さらに、動作モードごとに最適なタイミング信号を選択することにより、ピーク電流の削減の効果を顕著なものにすることができる。
【発明を実施するための最良の形態】
【００２４】
（実施の形態１）
図１は本発明の実施の形態１における半導体装置の構成を示すブロック図である。
【００２５】
図１において、半導体装置を構成するフリップフロップのＤ‐ＦＦ１１は、そのＤ端子にデータ入力Ｄinが入力され、Ｒ端子にはリセットＲＳが入力され、ＣＫ端子にはＡＮＤ回路１５から出力される動作クロックＣＬＫが入力され、Ｑ端子からはデータ出力Ｄoutが出力されている。
【００２６】
データ出力Ｄoutとデータ入力Ｄinが排他的論理和動作を行うＥＸＯＲ回路１４へ入力され、ＥＸＯＲ回路１４からＥＸＯＲ出力ＳＸが出力されている。Ｄ‐ＦＦ１１を動作させるためのイネーブル信号ＳＥがイネーブル信号生成器１２から出力され、データ入力Ｄinとデータ出力Ｄoutを比較するタイミングを示すタイミング信号ＳＴがタイミング信号生成器１３から出力される。さらに、イネーブル信号ＳＥ、タイミング信号ＳＴ、ＥＸＯＲ出力ＳＸ、基準クロックＣＬＫ０の４つの信号がＡＮＤ回路１５へ入力されている。
【００２７】
図２は本発明の実施の形態１における半導体装置の動作を示すタイミングチャートである。
【００２８】
以下、図２を用いて実施の形態１の動作を説明する。リセットＲＳによって、データ出力Ｄoutはリセットされる。Ｄ‐ＦＦ１１を動作させるｃのタイミングで、イネーブル信号ＳＥが“Ｈ”に変化する。しかし、データ入力Ｄinとデータ出力Ｄoutが同じ値を示している場合は、ＥＸＯＲ出力ＳＸが“Ｌ”に固定されているため、Ｄ‐ＦＦ１１への動作クロックＣＬＫは“Ｌ”レベルに固定される。イネーブル信号ＳＥが“Ｈ”の区間で、かつ、タイミング信号ＳＴが“Ｈ”の区間で、データ入力Ｄinがデータ出力Ｄoutと異なる結果としてＥＸＯＲ出力ＳＸが“Ｈ”になると、動作クロックＣＬＫが生成される。
【００２９】
本実施の形態においては、ｅのタイミングでデータ入力Ｄinが“Ｌ”から“Ｈ”に変化する結果、ＥＸＯＲ出力ＳＸが“Ｈ”レベルに変化し、ｆのタイミングで動作クロックＣＬＫが生成される。同様に、ｆのタイミングでデータ入力Ｄinが“Ｈ”から“Ｌ”に変化する結果、ＥＸＯＲ出力ＳＸが“Ｈ”レベルに変化し、ｇのタイミングで動作クロックＣＬＫが生成される。
【００３０】
本実施の形態によれば、動作クロックが生成されるのは、Ｄ‐ＦＦ１１のデータ変化がある場合のみであるため、ピーク電流と消費電流の削減を効果的に達成することができる。
【００３１】
（実施の形態２）
図３は本発明の実施の形態２における半導体装置の構成を示すブロック図である。
【００３２】
図３において、イネーブル信号ＳＥがラッチ１６に入力され、基準クロックＣＬＫ０の反転信号でラッチするように構成され、ラッチ１６によるラッチ出力ＳＬがゲート信号としてＡＮＤ回路１５に入力されている。実施の形態１においてイネーブル信号ＳＥがＡＮＤ回路１５に直接に入力されていることに代えて、本実施の形態ではイネーブル信号ＳＥに対するラッチ出力ＳＬをＡＮＤ回路１５に入力している。その他の構成は実施の形態１と同様である。
【００３３】
図４は本発明の実施の形態２における半導体装置の動作を示すタイミングチャートである。
【００３４】
図４中のｃのタイミングでイネーブル信号ＳＥが“Ｈ”レベルに変化し、そのサイクルの基準クロックＣＬＫ０の立ち下がりに同期してラッチ出力ＳＬが“Ｈ”レベルに変化する。イネーブル信号ＳＥに対して位相をずらしたラッチ出力ＳＬをゲート信号としてＡＮＤ回路１５に入力することにより、Ｄ‐ＦＦ１１の動作開始時と動作終了時において不要な波形が動作クロックＣＬＫとして現れることを防止している。その他の動作は実施の形態１と同様である。
【００３５】
（実施の形態３）
図５は本発明の実施の形態３における半導体装置の構成を示すブロック図である。
【００３６】
３入力のＡＮＤ回路２５にＥＸＯＲ出力ＳＸとラッチ出力ＳＬとタイミング信号ＳＴが入力され、ＡＮＤ回路２５から出力される動作クロックＣＬＫ１がＴ‐ＦＦで構成されたデータ記憶素子２１のＴ端子へ入力されている。その他の構成は実施の形態２と同様である。
【００３７】
図６は本発明の実施の形態３における半導体装置の動作を示すタイミングチャートである。
【００３８】
図６において、タイミング信号ＳＴはデータ記憶素子２１へのクロック入力幅の最小値を満たし、かつデータ記憶素子２１のデータ入力のホールド期間中に立ち下がる信号である。その他の動作は実施の形態２と同様である。
【００３９】
データ記憶素子２１をＴ‐ＦＦで構成することによりデータ入力線を削減し、これによって配線負荷を低減し、さらにピーク電流と消費電流を削減している。
【００４０】
（実施の形態４）
図７は本発明の実施の形態４における半導体装置の構成を示すブロック図である。
【００４１】
図７において、半導体装置を構成するフリップフロップのＤ‐ＦＦ１１ａにはＤ端子にデータ入力Ｄinａが入力され、Ｒ端子にはリセットＲＳａが入力され、ＣＫ端子にはＡＮＤ回路１５ａの出力である動作クロックＣＬＫａが入力され、Ｑ端子からはデータ出力Ｄoutａが出力されている。
【００４２】
データ出力Ｄoutａとデータ入力ＤinａがＥＸＯＲ回路１４ａへ入力され、ＥＸＯＲ回路１４ａからＥＸＯＲ出力ＳＸａが出力されている。Ｄ‐ＦＦ１１ａを動作させるためのイネーブル信号ＳＥａがイネーブル信号生成器１２Ｘから出力され、データ入力Ｄinａとデータ出力Ｄoutａを比較するタイミングを示すタイミング信号ＳＴａがタイミング信号生成器１３Ｘから出力される。ＥＸＯＲ出力ＳＸａ、イネーブル信号ＳＥａ、タイミング信号ＳＴａ、基準クロックＣＬＫ０の４つの信号がＡＮＤ回路１５ａへ入力されている。
【００４３】
Ｄ‐ＦＦ１１ｂは半導体装置を構成するフリップフロップを示し、Ｄ‐ＦＦ１１ｂにはＤ端子にデータ入力Ｄinｂが入力され、Ｒ端子にはリセットＲＳｂが入力され、ＣＫ端子にはＡＮＤ回路１５ｂの出力である動作クロックＣＬＫｂが入力され、Ｑ端子からはデータ出力Ｄoutｂが出力されている。
【００４４】
データ出力Ｄoutｂとデータ入力ＤinｂがＥＸＯＲ回路１４ｂへ入力され、ＥＸＯＲ回路１４ｂからＥＸＯＲ出力ＳＸｂが出力されている。Ｄ‐ＦＦ１１ｂを動作させるためのイネーブル信号ＳＥｂがイネーブル信号生成器１２Ｘから出力され、データ入力Ｄinｂとデータ出力Ｄoutｂを比較するタイミングを示すタイミング信号ＳＴｂがタイミング信号生成器１３Ｘから出力される。ＥＸＯＲ出力ＳＸｂ、イネーブル信号ＳＥｂ、タイミング信号ＳＴｂ、基準クロックＣＬＫ０の４つの信号がＡＮＤ回路１５ｂへ入力されている。
【００４５】
Ｄ‐ＦＦ１１ｃは半導体装置を構成するフリップフロップを示し、Ｄ‐ＦＦ１１ｃにはＤ端子にデータ入力Ｄinｃが入力され、Ｒ端子にはリセットＲＳｃが入力され、ＣＫ端子にはＡＮＤ回路１５ｃの出力である動作クロックＣＬＫｃが入力され、Ｑ端子からはデータ出力Ｄoutｃが出力されている。
【００４６】
データ出力Ｄoutｃとデータ入力ＤinｃがＥＸＯＲ回路１４ｃへ入力され、ＥＸＯＲ回路１４ｃからＥＸＯＲ出力ＳＸｃが出力されている。Ｄ‐ＦＦ１１ｃを動作させるためのイネーブル信号ＳＥｃがイネーブル信号生成器１２Ｘから出力され、データ入力Ｄinｃとデータ出力Ｄoutｃを比較するタイミングを示すタイミング信号ＳＴｃがタイミング信号生成器１３Ｘから出力される。ＥＸＯＲ出力ＳＸｃ、イネーブル信号ＳＥｃ、タイミング信号ＳＴｃ、基準クロックＣＬＫ０の４つの信号がＡＮＤ回路１５ｃへ入力されている。
【００４７】
図８は本発明の実施の形態４における半導体装置の動作を示すタイミングチャートである。
【００４８】
以下、図８を用いて実施の形態４の動作を説明する。
【００４９】
３つのタイミング信号ＳＴａ,ＳＴｂ,ＳＴｃは互いに位相がずれている。
【００５０】
Ｄ‐ＦＦ１１ａにおいては、図中ａのタイミングにおいて、リセットＲＳａによって、データ出力Ｄoutａはリセットされる。Ｄ‐ＦＦ１１ａを動作させるｃのタイミングで、イネーブル信号ＳＥａが“Ｈ”に変化する。しかし、データ入力Ｄinａとデータ出力Ｄoutａが同じ値を示している場合は、ＥＸＯＲ出力ＳＸａが“Ｌ”に固定されているため、Ｄ‐ＦＦ１１ａへの動作クロックＣＬＫａは“Ｌ”レベルに固定される。イネーブル信号ＳＥａが“Ｈ”の区間で、かつ、タイミング信号ＳＴａが“Ｈ”の区間で、データ入力Ｄinａがデータ出力Ｄoutａと異なる結果としてＥＸＯＲ出力ＳＸａが“Ｈ”になると、動作クロックＣＬＫａが生成される。
【００５１】
本実施の形態においては、ｅのタイミングでデータ入力Ｄinａが“Ｌ”から“Ｈ”に変化する結果、ＥＸＯＲ出力ＳＸａが“Ｈ”レベルに変化し、ｆのタイミングで動作クロックＣＬＫａが生成される。同様にｆのタイミングでデータ入力Ｄinａが“Ｈ”から“Ｌ”に変化する結果、ＥＸＯＲ出力ＳＸａが“Ｈ”レベルに変化し、ｇのタイミングで動作クロックＣＬＫａが生成される。
【００５２】
Ｄ‐ＦＦ１１ｂにおいては、図中ａのタイミングで、リセットＲＳｂによって、データ出力Ｄoutｂはリセットされる。Ｄ‐ＦＦ１１ｂの動作が有効になる図中ｃのタイミングで、イネーブル信号ＳＥｂが“Ｈ”に変化する。しかし、データ入力Ｄinｂとデータ出力Ｄoutｂが同じ値を示している場合は、ＥＸＯＲ出力ＳＸｂが“Ｌ”に固定されているため、Ｄ‐ＦＦ１１ｂへの動作クロックＣＬＫｂは“Ｌ”レベルに固定される。イネーブル信号ＳＥｂが“Ｈ”の区間で、かつ、タイミング信号ＳＴｂが“Ｈ”の区間で、データ入力Ｄinｂがデータ出力Ｄoutｂと異なる場合に、ＥＸＯＲ出力ＳＸｂが“Ｈ”になり、動作クロックＣＬＫｂが生成される。
【００５３】
本実施の形態においては、ｄのタイミングでデータ入力Ｄinｂが“Ｌ”から“Ｈ”に変化する結果、ＥＸＯＲ出力ＳＸｂが“Ｈ”レベルに変化し、ｅのタイミングで動作クロックＣＬＫｂが生成される。さらにｆのタイミングでデータ入力Ｄinｂが“Ｈ”から“Ｌ”に変化する結果、ＥＸＯＲ出力ＳＸｂが“Ｈ”レベルに変化し、ｇのタイミングで動作クロックＣＬＫｂが生成される。
【００５４】
Ｄ‐ＦＦ１１ｃにおいては、図中ａのタイミングで、リセットＲＳｃによって、データ出力Ｄoutｃはリセットされる。Ｄ‐ＦＦ１１ｃの動作が有効になる図中ｃのタイミングで、イネーブル信号ＳＥｃが“Ｈ”に変化する。しかし、データ入力Ｄinｃとデータ出力Ｄoutｃが同じ値を示している場合は、ＥＸＯＲ出力ＳＸｃが“Ｌ”に固定されているため、Ｄ‐ＦＦ１１ｃへの動作クロックＣＬＫｃは“Ｌ”レベルに固定される。イネーブル信号ＳＥｃが“Ｈ”の区間で、かつ、タイミング信号ＳＴｃが“Ｈ”の区間で、データ入力Ｄinｃがデータ出力Ｄoutｃと異なる場合に、ＥＸＯＲ出力ＳＸｃが“Ｈ”になり、動作クロックＣＬＫｃが生成される。
【００５５】
本実施の形態においては、ｆのタイミングでデータ入力Ｄinｃが“Ｌ”から“Ｈ”に変化する結果、ＥＸＯＲ出力ＳＸｃが“Ｈ”レベルに変化し、ｇのタイミングで動作クロックＣＬＫｃが生成される。同様にｇのタイミングでデータ入力Ｄinｃが“Ｈ”から“Ｌ”に変化する結果、ＥＸＯＲ出力ＳＸｃが“Ｈ”レベルに変化し、ｈのタイミングで動作クロックＣＬＫｃが生成される。
【００５６】
図８において、タイミング信号ＳＴａは基準クロックＣＬＫ０より早く立ち上がり、タイミング信号ＳＴｂは基準クロックＣＬＫ０と同時に立ち上がり、タイミング信号ＳＴｃは基準クロックＣＬＫ０より遅く立ち上がる。そのため、ｇのタイミングで、すなわち同一のクロックサイクルで、Ｄ‐ＦＦ１１ａ、Ｄ‐ＦＦ１１ｂ、Ｄ‐ＦＦ１１ｃが同時に変化するが、各動作クロックＣＬＫａ，ＣＬＫｂ，ＣＬＫｃの立ち上がりタイミングが異なるために、ピーク電流の増大を抑えることを可能としている。
【００５７】
（実施の形態５）
図９は本発明の実施の形態５における半導体装置の構成を示すブロック図である。
【００５８】
図９においては、イネーブル信号ＳＥａがラッチ１６ａに入力され、基準クロックＣＬＫ０の反転信号でラッチされていて、ラッチ１６ａから出力されるラッチ出力ＳＬａがＡＮＤ回路１５ａに入力されている。さらに、イネーブル信号ＳＥｂがラッチ１６ｂに入力され、基準クロックＣＬＫ０の反転信号でラッチされていて、ラッチ１６ｂから出力されるラッチ出力ＳＬｂがＡＮＤ回路１５ｂに入力されている。さらに、イネーブル信号ＳＥｃがラッチ１６ｃに入力され、基準クロックＣＬＫ０の反転信号でラッチされていて、ラッチ１６ｃから出力されるラッチ出力ＳＬｃがＡＮＤ回路１５ｃに入力されている。その他の構成は実施の形態４と同様である。
【００５９】
図１０は本発明の実施の形態５における半導体装置の動作を示すタイミングチャートである。
【００６０】
図１０中ｃのタイミングでイネーブル信号ＳＥａが“Ｈ”レベルに変化し、そのサイクルの基準クロックＣＬＫ０の立ち下がりに同期してラッチ出力ＳＬａが“Ｈ”レベルに変化する。また、図１０中ｃのタイミングでイネーブル信号ＳＥｂが“Ｈ”レベルに変化し、そのサイクルの基準クロックＣＬＫ０の立ち下がりに同期してラッチ出力ＳＬｂが“Ｈ”レベルに変化する。また、図１０中ｃのタイミングでイネーブル信号ＳＥｃが“Ｈ”レベルに変化し、そのサイクルの基準クロックＣＬＫ０の立ち下がりに同期してラッチ出力ＳＬｃが“Ｈ”レベルに変化する。
【００６１】
イネーブル信号ＳＥａに対して位相をずらしたラッチ出力ＳＬａをゲート信号としてＡＮＤ回路１５ａに入力することにより、Ｄ‐ＦＦ１１ａの動作開始時と動作終了時において不要な波形が動作クロックＣＬＫａとして現れることを防止している。また、イネーブル信号ＳＥｂに対して位相をずらしたラッチ出力ＳＬｂをゲート信号としてＡＮＤ回路１５ｂに入力することにより、Ｄ‐ＦＦ１１ｂの動作開始時と動作終了時において不要な波形が動作クロックＣＬＫｂとして現れることを防止している。同様に、イネーブル信号ＳＥｃに対して位相をずらしたラッチ出力ＳＬｃをゲート信号としてＡＮＤ回路１５ｃに入力することにより、Ｄ‐ＦＦ１１ｃの動作開始時と動作終了時において不要な波形が動作クロックＣＬＫｂとして現れることを防止している。その他の動作は実施の形態４と同様である。
【００６２】
（実施の形態６）
図１１は本発明の実施の形態６における半導体装置の構成を示すブロック図である。
【００６３】
図１１において、ＡＮＤ回路１５ａへＥＸＯＲ出力ＳＸａとラッチ出力ＳＬａとタイミング信号ＳＴａと基準クロックＣＬＫ０が入力され、ＡＮＤ回路１５ａから出力される動作クロックＣＬＫａがＴ‐ＦＦで構成されたデータ記憶素子２１ａのＴ端子へ入力されている。
【００６４】
さらに、ＡＮＤ回路１５ｂへＥＸＯＲ出力ＳＸｂとラッチ出力ＳＬｂとタイミング信号ＳＴｂと基準クロックＣＬＫ０が入力され、ＡＮＤ回路１５ｂから出力される動作クロックＣＬＫｂがＴ‐ＦＦで構成されたデータ記憶素子２１ｂのＴ端子へ入力されている。
【００６５】
また、ＡＮＤ回路１５ｃへＥＸＯＲ出力ＳＸｃとラッチ出力ＳＬｃとタイミング信号ＳＴｃと基準クロックＣＬＫ０が入力され、ＡＮＤ回路１５ｃから出力される動作クロックＣＬＫｃがＴ‐ＦＦで構成されたデータ記憶素子２１ｃのＴ端子へ入力されている。
【００６６】
その他の構成は実施の形態５と同様である。
【００６７】
図１２は本発明の実施の形態６における半導体装置の動作を示すタイミングチャートである。
【００６８】
図１２において、タイミング信号ＳＴａ，ＳＴｂ，ＳＴｃはＴ‐ＦＦで構成されたデータ記憶素子２１ａ，２１ｂ，２１ｃへのクロック入力幅の最小値を満たし、かつＴ‐ＦＦの入力のホールド期間中に立ち下がる信号である。その他の動作は実施の形態５と同様である。
【００６９】
データ記憶素子２１ａ,２１ｂ,２１ｃをＴ‐ＦＦで構成することによりデータ入力線を削減し、これによって配線負荷を低減し、さらにピーク電流と消費電流を削減している。
【００７０】
（実施の形態７）
図１３は本発明の実施の形態７における半導体装置の構成を示すブロック図である。
【００７１】
本実施の形態では機能ブロック１７Ａ、機能ブロック１７Ｂ、機能ブロック１７Ｃ、機能ブロック１７Ｄの異なる４種のブロック、および、イネーブル信号生成器１２Ｙ、タイミング信号生成器１３Ｙが存在し、各ブロックに対してイネーブル信号ＳＥＡ，ＳＥＢ,ＳＥＣ,ＳＥＤとタイミング信号ＳＴＡ，ＳＴＢ,ＳＴＣ,ＳＴＤが供給されている。さらに、動作モード設定器１８と選択信号生成器１９とセレクタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄを備え、動作モード設定器１８から出力される動作モード信号ＳＭが選択信号生成器１９に入力され、選択信号生成器１９から選択信号ＳＥＬＡ,ＳＥＬＢ,ＳＥＬＣ,ＳＥＬＤがそれぞれセレクタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄに出力され、基本タイミング信号ＳＴａ，ＳＴｂ，ＳＴｃを選択するように構成されている。
【００７２】
セレクタ２０Ａには入力信号として、タイミング信号生成器１３Ｘからの基本タイミング信号ＳＴａ，ＳＴｂ，ＳＴｃが入力されていて、選択信号として、選択信号生成器１９から出力される選択信号ＳＥＬＡが入力されている。セレクタ２０Ｂには、入力信号として、タイミング信号生成器１３Ｘからの基本タイミング信号ＳＴａ，ＳＴｂ，ＳＴｃが入力されていて、選択信号として、選択信号生成器１９から出力される選択信号ＳＥＬＢが入力されている。セレクタ２０Ｃには、入力信号として、タイミング信号生成器１３Ｘからの基本タイミング信号ＳＴａ，ＳＴｂ，ＳＴｃが入力されていて、選択信号として、選択信号生成器１９から出力される選択信号ＳＥＬＣが入力されている。セレクタ２０Ｄには、入力信号として、タイミング信号生成器１３Ｘからの基本タイミング信号ＳＴａ，ＳＴｂ，ＳＴｃが入力されていて、選択信号として、選択信号生成器１９から出力される選択信号ＳＥＬＤが入力されている。
【００７３】
機能ブロック１７Ａに対しては、イネーブル信号生成器１２Ｙから出力されたイネーブル信号ＳＥＡとセレクタ２０Ａから出力されたタイミング信号ＳＴＡが入力され、機能ブロック１７Ｂに対しては、イネーブル信号生成器１２Ｙから出力されたイネーブル信号ＳＥＢとセレクタ２０Ｂから出力されたタイミング信号ＳＴＢが入力され、機能ブロック１７Ｃに対しては、イネーブル信号生成器１２Ｙから出力されたイネーブル信号ＳＥＣとセレクタ２０Ｃから出力されたタイミング信号ＳＴＣが入力され、機能ブロック１７Ｄに対しては、イネーブル信号生成器１２Ｙから出力されたイネーブル信号ＳＥＤとセレクタ２０Ｄから出力されたタイミング信号ＳＴＤが入力されている。
【００７４】
図１４は本発明の実施の形態７における半導体装置の動作を示すタイミングチャートである。
【００７５】
ａのタイミングで、リセットが入力され、ｂのタイミングでイネーブル信号ＳＥＡ，ＳＥＢ，ＳＥＣ，ＳＥＤが“Ｈ”レベルに変化する。リセット解除後のｂのタイミングで動作モード信号ＳＭの値の初期値“１”が出力され、その動作モード信号ＳＭの値に従って、各セレクタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄへの選択信号ＳＥＬＡ,ＳＥＬＢ,ＳＥＬＣ,ＳＥＬＤの初期値が出力される。本実施の形態においては、セレクタ２０Ａには選択信号ＳＥＬＡの値として“１”が、セレクタ２０Ｂには選択信号ＳＥＬＢの値として“２”が、セレクタ２０Ｃには選択信号ＳＥＬＣの値として“３”が、セレクタ２０Ｄには選択信号ＳＥＬＤの値として“１”がそれぞれ入力される。各セレクタ２０Ａ，２０Ｂ，２０Ｃ，２０Ｄからは、選択信号ＳＥＬＡ,ＳＥＬＢ,ＳＥＬＣ,ＳＥＬＤに従って選択されたタイミング信号ＳＴＡ,ＳＴＢ,ＳＴＣ,ＳＴＤが出力される。本実施の形態においては、選択信号の値が“１”の場合は基本タイミング信号ＳＴａが、選択信号の値が“２”の場合は基本タイミング信号ＳＴｂが、選択信号の値が“３”の場合は基本タイミング信号ＳＴｃがそれぞれ選択出力される。
【００７６】
動作モード設定器１８からは、各動作モードに応じた動作モード信号ＳＭの値が出力されている。
【００７７】
本実施の形態においては、動作モード信号ＳＭの値が“１”の場合は、機能ブロック１７Ａのピーク電流が最小となり、動作モード信号ＳＭの値が“２”の場合は、機能ブロック１７Ｂのピーク電流が最小となる。
【００７８】
選択信号生成器１９においては、入力された動作モード信号ＳＭの値に従って、選択信号ＳＥＬＡ,ＳＥＬＢ,ＳＥＬＣ,ＳＥＬＤを生成する。例えば、本実施の形態においては、動作モード信号ＳＭの値が“１”の場合は、選択信号ＳＥＬＡが“１”、選択信号ＳＥＬＢが“２”、選択信号ＳＥＬＣが“３”、選択信号ＳＥＬＤが“１”となり、動作モード信号ＳＭの値が“２”の場合は、選択信号ＳＥＬＡが“１”、選択信号ＳＥＬＢが“２”、選択信号ＳＥＬＣが“３”、選択信号ＳＥＬＤが“２”となる。
【００７９】
ｆのタイミングにおいて、動作モード信号ＳＭの値が“２”となっているので、選択信号ＳＥＬＤが“１”から“２”へ変化し、次のサイクルからはタイミング信号ＳＴｂに同期して機能ブロック１７Ｄが動作し、動作モード信号ＳＭの値が“２”の場合におけるピーク電流の削減を実現している。
【００８０】
以上のように本実施の形態によれば、各動作モードごとに最適なタイミング信号を選択し、各動作モードごとにピーク電流の削減を達成できる。
【産業上の利用可能性】
【００８１】
本発明は、フリップフロップなどの同期回路セルを含む半導体装置において、ピーク電流の効果的な削減等に有用である。
【図面の簡単な説明】
【００８２】
【図１】本発明の実施の形態１における半導体装置の構成を示すブロック図
【図２】本発明の実施の形態１における半導体装置の動作を示すフローチャート
【図３】本発明の実施の形態２における半導体装置の構成を示すブロック図
【図４】本発明の実施の形態２における半導体装置の動作を示すフローチャート
【図５】本発明の実施の形態３における半導体装置の構成を示すブロック図
【図６】本発明の実施の形態３における半導体装置の動作を示すフローチャート
【図７】本発明の実施の形態４における半導体装置の構成を示すブロック図
【図８】本発明の実施の形態４における半導体装置の動作を示すフローチャート
【図９】本発明の実施の形態５における半導体装置の構成を示すブロック図
【図１０】本発明の実施の形態５における半導体装置の動作を示すフローチャート
【図１１】本発明の実施の形態６における半導体装置の構成を示すブロック図
【図１２】本発明の実施の形態６における半導体装置の動作を示すフローチャート
【図１３】本発明の実施の形態７における半導体装置の構成を示すブロック図
【図１４】本発明の実施の形態７における半導体装置の動作を示すフローチャート
【符号の説明】
【００８３】
１１  Ｄ‐ＦＦ（同期回路セル）
１２  イネーブル信号生成器（イネーブル信号生成手段）
１３  タイミング信号生成器（タイミング信号生成手段）
１４  ＥＸＯＲ回路（排他的論理和手段）
１５,２５  ＡＮＤ回路（論理積手段）
１６  ラッチ
１７Ａ〜１７Ｄ  機能ブロック
１８  動作モード設定器（動作モード設定手段）
１９  選択信号生成器（選択信号生成手段）
２０Ａ〜２０Ｄ  セレクタ
２１  データ記憶素子（Ｔ‐ＦＦ）
ＣＬＫ０  基準クロック
ＣＬＫ,ＣＬＫ１  動作クロック
Ｄin  データ入力
Ｄout  データ出力
ＲＳ  リセット
ＳＭ  動作モード信号
ＳＸ  排他的論理和出力
ＳＥ  イネーブル信号
ＳＬ  ラッチ出力
ＳＴ  タイミング信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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