(57)【要約】【課題】アッシングの後にエッチングや洗浄を行っても、ゲート配線の上に設けられたＴＥＯＳ膜が剥がれにくい半導体装置とその製造方法を提供する。【解決手段】本発明の半導体装置には、複数の活性領域３と、活性領域３の側方を囲むトレンチ素子分離（ＳＴＩ）２とが設けられている。活性領域３の上からトレンチ素子分離２の上に亘って、厚さ２００ｎｍのポリシリコン層からなるゲート配線１０が設けられている。ゲート配線１０は、ゲート電極部４、パッド電極部６および接続部５から構成され、これらの幅は同じである。パッド電極部６は、幅０．１μｍの渦巻き状に設けられている。ゲート配線１０の上には、ＴＥＯＳ膜（図示せず）が設けられている。これにより、アッシング時に、ゲート配線１０中に含まれる不純物イオンによってＴＥＯＳ膜が持ち上げられにくくなる。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体層と、
上記半導体層の一部に設けられた活性領域と、
上記半導体層のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、
上記活性領域の一部の上方に設けられたゲート電極部と、上記素子分離の一部の上方に設けられたパッド電極部とを有する導体パターンと、
上記導体パターンの上に設けられた絶縁膜と
を備え、
上記パッド電極部において、上記ゲート電極部側の一端から上記パッド電極部側の他端に向かう方向と直行する方向の長さが、上記ゲート電極部における上記直行する方向の長さの１倍以上１０倍以下である、半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記導体パターンは、上記ゲート電極部と上記パッド電極部とを電気的に接続する接続部をさらに有し、
上記接続部において、上記直行する方向の長さが、上記ゲート電極部における上記直行する方向の長さの１倍以上１０倍以下である、半導体装置。
【請求項３】
半導体層と、
上記半導体層の一部に設けられた活性領域と、
上記半導体層の上のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、
上記活性領域の一部の上方に設けられたゲート電極部と、上記素子分離の一部の上方に設けられたパッド電極部とを有する導体パターンと、
上記導体パターンの上に設けられた絶縁膜と
を備え、
上記パッド電極部において、上記ゲート電極部側の一端から上記パッド電極部側の他端に向かう方向と直行する方向の長さが、０．１μｍ以上１μｍ以下である、半導体装置。
【請求項４】
請求項３に記載の半導体装置であって、
上記導体パターンは、上記ゲート電極部と上記パッド電極部とを電気的に接続する接続部をさらに有し、
上記接続部において、上記直行する方向の長さが、０．１μｍ以上１μｍ以下である、半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
上記ゲート電極部における上記直行する方向の長さと、上記パッド電極部における上記直行する方向の長さとが同じである、半導体装置。
【請求項６】
半導体層と、
上記半導体層の一部に設けられ、素子が設けられる活性領域と、
上記半導体層の上のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、
上記活性領域の一部の上方に設けられたゲート電極部と、上記ゲート電極部と上記素子の外部とを電気的に接続するパッド電極部とを有する導体パターンと、
上記導体パターンの上に設けられた絶縁膜とを備え、
上記パッド電極部のうちの少なくとも一部は、上記半導体層の上に設けられている、半導体装置。
【請求項７】
請求項６に記載の半導体装置であって、
上記導体パターンは、上記ゲート電極部と上記パッド電極部とを電気的に接続する接続部をさらに有し、
上記接続部のうちの少なくとも一部は、上記半導体層の上に設けられている、半導体装置。
【請求項８】
請求項１〜７のうちいずれか１項に記載の半導体装置であって、
上記活性領域は複数設けられており、
上記活性領域のうちの少なくとも１つはｎ型トランジスタを形成する領域であって、上記活性領域のうちの少なくとも１つはｐ型トランジスタを形成する領域である、半導体装置。
【請求項９】
請求項１〜８のうちいずれか１項に記載の半導体装置であって、
上記導体パターンは導体膜の一部を除去することにより形成されたものであり、上記絶縁膜は上記エッチング時のマスクである、半導体装置。
【請求項１０】
請求項１〜９のうちいずれか１項に記載の半導体装置であって、
上記導体パターンはポリシリコンを含む、半導体装置。
【請求項１１】
半導体層の一部に設けられた活性領域と、上記半導体層の上のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、上記活性領域の上に位置するゲート電極部と上記素子分離の上に位置するパッド電極部とを有する導体パターンとを備える半導体装置の製造方法であって、
上記半導体層および上記素子分離の上に、導体膜を形成する工程（ａ）と、
上記導体膜の上に上記導体パターンのレイアウトパターンを有する絶縁膜を形成し、少なくとも上記絶縁膜をマスクとしてエッチングを行うことにより、上記導体パターンを形成する工程（ｂ）と、
上記半導体層のうち上記導体パターンが設けられた領域とは異なる領域の上にレジストを堆積する工程（ｃ）と、
上記レジストをマスクとしてイオン注入を行う工程（ｄ）と、
１０Ｐａ以上１００Ｐａ以下の酸素ガスを供給して酸素プラズマを発生させることによりアッシングを行い、上記レジストを除去する工程（ｅ）と
を備える、半導体装置の製造方法。
【請求項１２】
請求項１１に記載の半導体装置の製造方法であって、
上記半導体装置はＣＭＯＳであって、
上記活性領域は複数設けられており、
上記工程（ｃ）では、上記レジストによって上記活性領域のうちの一部を覆い、上記活性領域のうちの他部を露出させる、半導体装置の製造方法。
【請求項１３】
半導体層の一部に設けられた活性領域と、上記半導体層の上のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、上記活性領域の上に位置するゲート電極部と上記素子分離の上に位置するパッド電極部とを有する導体パターンとを備える半導体装置の製造方法であって、
上記半導体層および上記素子分離の上に、導体膜を形成する工程（ａ）と、
上記導体膜の上に上記導体パターンのレイアウトパターンを有する絶縁膜を形成し、少なくとも上記絶縁膜をマスクとしてエッチングを行うことにより、上記導体パターンを形成する工程（ｂ）と、
上記絶縁膜を除去する工程（ｃ）と、
上記半導体層のうち上記導体パターンが設けられた領域とは異なる領域の上にレジストを堆積する工程（ｄ）と、
上記レジストをマスクとしてイオン注入を行う工程（ｅ）と、
酸素プラズマを発生させることによりアッシングを行い、上記レジストを除去する工程（ｆ）と
を備える、半導体装置の製造方法。
【請求項１４】
請求項１１に記載の半導体装置の製造方法であって、
上記半導体装置はＣＭＯＳであって、
上記活性領域は複数設けられており、
上記工程（ｄ）では、上記レジストによって上記活性領域のうちの一部を覆い、上記活性領域のうちの他部を露出させる、半導体装置の製造方法。
。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリコン酸化膜などのハードマスクを用いてゲート配線を加工形成した後に、アッシング工程を行うことにより形成する半導体装置に関し、特に、ゲート長０．１８μｍルール以下の高性能の半導体装置に関する。
【背景技術】
【０００２】
近年、半導体デバイスの微細化に伴い、配線ピッチ、コンタクト径の縮小化が進行している。ゲート配線は、ゲート絶縁膜の上に設けられたポリシリコンなどの導体膜に対して、レジストパターンをマスクとしてエッチングを行うことにより形成する。このとき、微細なゲート配線を形成するためにレジストパターンを薄くする必要がある。そのため、レジストパターンと絶縁膜（例えばＴＥＯＳ（Tetra-Ethyl-Ortho-Silicate）膜）との積層膜をマスクとしてエッチングを行う方法も採用されている。この絶縁膜は導体膜をエッチングする際にレジストと比較して除去されにくいため、レジストパターンの膜厚を薄くすることができる。この反面、絶縁膜のうちの一部は、エッチングが終了した後もゲート配線の上に残存してしまう。
【０００３】
ところで、レジストは、不純物が特に高濃度に注入されると硬化する性質を有している。例えば、ＣＭＯＳプロセスにおいてどちらか一方の領域をレジストマスクで覆った状態で他方の領域に高濃度イオン注入を行うと、レジストマスクの硬化が進行する。近年では、不純物拡散層を形成するために注入する不純物のドーズ量も増大しており、レジストの硬化が進行する傾向にある。そのため、イオン注入の後にレジストマスクをアッシングによって除去することが困難になっており、より強い条件でアッシングを行う必要が生じてきている。
【０００４】
以下に、従来の半導体装置（ＣＭＯＳ）の構造について図面を参照しながら説明する。図１９は、従来の半導体装置の構造を示す平面図であり、図２０（ａ）, （ｂ）, （ｃ）は、それぞれ、図１９のＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。
【０００５】
図１９に示すように、半導体基板１０１は、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとを有している。そして、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとのそれぞれには、複数の活性領域１０３と、活性領域１０３の側方を囲むトレンチ素子分離（ＳＴＩ）１０２とが設けられている。活性領域１０３の上からトレンチ素子分離１０２の上に亘って、厚さ２００ｎｍのポリシリコン層からなるゲート配線１１０が設けられている。
【０００６】
ゲート配線１１０は、ゲート長約０．１μｍでゲート幅１０μｍのゲート電極部１０４と、幅８０μｍのパッド電極１０６と、ゲート電極部１０４とパッド電極１０６との接続部１０５とから構成されている。
【０００７】
なお、図２０（ａ）〜（ｃ）に示すように、ゲート電極部１０４の下にはシリコン酸化膜からなる厚さ２ｎｍのゲート絶縁膜１０７が設けられており、ゲート配線１１０の上には、厚さ２０〜３０ｎｍ程度のＴＥＯＳ膜１０９が設けられている。なお、図１９ではゲート絶縁膜１０７およびＴＥＯＳ膜１０９の図示を省略している。
【０００８】
次に、従来の半導体装置の製造工程のうち不純物拡散層を形成した後にアッシングを行う工程について、図２１を参照しながら説明する。図２１は、従来のＣＭＯＳにおいて、不純物拡散層を形成する工程における基板の状態を示す平面図である。アッシング工程の例として、ＣＭＯＳの製造工程において、Ｐ型トランジスタ形成領域Ｒｐをレジストマスクで覆った状態でＮ型トランジスタ形成領域Ｒｎにイオン注入を行った後に、レジストマスクを除去するアッシング工程について説明する。
【０００９】
図２１に示すように、Ｎ型トランジスタ形成領域Ｒｎにおいてドレインエクステンション拡散層やＬＤＤ（Lightly doped Drain Structure）構造を形成するために、Ｐ型トランジスタ形成領域をレジストパターン１１３で覆い、Ａｓ+ イオンをドーズ量１×１０12〜１×１０14個／ｃｍ2 で注入する。その後、アッシングを行うことにより、レジストパターン１１３の剥離を行う。アッシングは、たとえば電極温度２５度、酸素流量３００ｓｃｃｍ（０．３Ｌ／ｍｉｎ）、酸素ガス圧力５Ｐａ、マイクロ波電力２０００ｗの条件で酸素プラズマを生成して行う。
【特許文献１】特開平０７−７８８２９号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上述の方法では以下に示す不具合が生じていた。
【００１１】
図２２（ａ）, （ｂ）は、従来の半導体装置において、アッシングを行った後の基板の平面図および断面図である。
【００１２】
図２２（ａ）に示すように、Ｎ型トランジスタ形成領域Ｒｎにおいて、接続部１０５やパッド電極１０６の表面に空洞（円形の模様）１１４が見られる。図２２（ｂ）に示すように、空同１１４は、ポリシリコン膜１０８とＴＥＯＳ膜１０９との界面のところどころに形成されている。この状態で次工程のエッチング工程や洗浄工程を行うと、ＴＥＯＳ膜１０９が剥がれてパーティクルとなり、ゲート配線が短絡するおそれがある。
【００１３】
本発明の目的は、上述の不具合を解決するために、ゲート配線の上に設けられたＴＥＯＳ膜が剥がれにくい半導体装置とその製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
本発明の第１の半導体装置は、半導体層と、上記半導体層の一部に設けられた活性領域と、上記半導体層のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、上記活性領域の一部の上方に設けられたゲート電極部と、上記素子分離の一部の上方に設けられたパッド電極部とを有する導体パターンと、上記導体パターンの上に設けられた絶縁膜とを備え、上記パッド電極部において、上記ゲート電極部側の一端から上記パッド電極部側の他端に向かう方向と直行する方向の長さが、上記ゲート電極部における上記直行する方向の長さの１倍以上１０倍以下である。
【００１５】
これにより、ゲート電極部の幅（上記直行する方向の長さ）と、パッド電極部の幅（上記直行する方向の長さ）との差が従来よりも小さくなる。したがって、製造工程において、レジストを除去するために酸素プラズマを用いたアッシングを行ったときに、プラズマ中の電子が、絶縁膜のうちパッド電極部の上に位置する部分に偏りにくくなる。そのため、導体パターンに正の電荷を有するイオンが含まれていても、絶縁膜界面に正のイオンが誘起される面積および、正のイオン量が少なくなる。したがって、イオンにより絶縁膜を持ち上げて空洞が形成されるのを防止することができる。以上のことから、アッシングの後にエッチングや洗浄などの工程を行っても、絶縁膜を剥がれにくくすることができ、導体パターンの短絡を防止することができる。
【００１６】
上記導体パターンは、上記ゲート電極部と上記パッド電極部とを電気的に接続する接続部をさらに有していてもよい。その場合には、上記接続部において、上記直行する方向の長さが、上記ゲート電極部における上記直行する方向の長さの１倍以上１０倍以下であることが好ましい。これにより、ゲート電極部の幅と接続部の幅との差も従来よりも小さくすることができる。したがって、より高い効果を得ることができる。
【００１７】
上述のように、第１の半導体装置では、ゲート電極部の幅と、パッド電極部または接続部の幅との差を相対的に記載した。ここで、第２の半導体装置として、パッド電極部の幅を絶対的な値で記載する。本発明の第２の半導体装置では、上記パッド電極部において、上記ゲート電極部側の一端から上記パッド電極部側の他端に向かう方向と直行する方向の長さが、０．１μｍ以上１μｍ以下である。
【００１８】
これにより、第１の半導体装置で得られるのと同様の効果を得ることができる。
【００１９】
上記導体パターンは、上記ゲート電極部と上記パッド電極部とを電気的に接続する接続部をさらに有していてもよい。この場合には、上記接続部において、上記直行する方向の長さが、０．１μｍ以上１μｍ以下であってもよい。
【００２０】
上記ゲート電極部における上記直行する方向の長さと、上記パッド電極における上記直行する方向の長さとが同じであることにより、上述の効果をより高めることができる。また、導体パターンを同じ幅で形成することができるので、製造工程が簡略化されるという利点もある。
【００２１】
本発明の第３の半導体装置は、半導体層と、上記半導体層の一部に設けられ、素子が設けられる活性領域と、上記半導体層のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、上記活性領域の一部の上方に設けられたゲート電極部と、上記ゲート電極部と上記素子の外部とを電気的に接続するパッド電極部とを有する導体パターンと、上記導体パターンの上に設けられた絶縁膜とを備え、上記パッド電極部のうちの少なくとも一部は、上記半導体層の上に設けられている。
【００２２】
このとき、パッド電極の下に位置する半導体層が電子を含んでいる場合には、次のような作用効果を得ることができる。製造工程において、レジストを除去するために酸素プラズマを用いたアッシングを行ったときには、プラズマ中の電子が絶縁膜の表面上に堆積する。導体パターン内に含まれるプラスイオンは、絶縁膜の表面上の電子と共に半導体層内の電子との両方に引きつけられて導体パターン内の上部と下部の両方に分かれて分布するようになるので、絶縁膜界面に誘起するプラスイオン密度が減少する。したがって、絶縁膜と導体パターンとの間にプラスイオンが原因する空洞が生じにくくなる。以上のことから、アッシングの後にエッチングや洗浄などの工程を行っても、絶縁膜を剥がれにくくすることができ、導体パターンの短絡を防止することができる。
【００２３】
上記導体パターンは、上記ゲート電極部と上記パッド電極部とを電気的に接続する接続部をさらに有していてもよい。この場合には、上記接続部のうちの少なくとも一部は、上記半導体層の上に設けられていることが好ましい。これにより、より高い効果を得ることができる。
【００２４】
上記活性領域は複数設けられており、上記活性領域のうちの少なくとも１つはｎ型トランジスタを形成する領域であって、上記活性領域のうちの少なくとも１つはｐ型トランジスタを形成する領域であってもよい。
【００２５】
上記導体パターンは、導体膜の一部を除去することにより形成されたものであり、上記絶縁膜は上記エッチング時のマスクであってもよい。
【００２６】
上記導体パターンは、ポリシリコンを含むことにより高い効果を得ることができる。
【００２７】
本発明の第１の半導体装置の製造方法は、半導体層の一部に設けられた活性領域と、上記半導体層のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、上記活性領域の上に位置するゲート電極部と上記素子分離の上に位置するパッド電極部とを有する導体パターンとを備える半導体装置の製造方法であって、上記半導体層および上記素子分離の上に、導体膜を形成する工程（ａ）と、上記導体膜の上に上記導体パターンのレイアウトパターンを有する絶縁膜を形成し、少なくとも上記絶縁膜をマスクとしてエッチングを行うことにより、上記導体パターンを形成する工程（ｂ）と、上記半導体層のうち上記導体パターンが設けられた領域とは異なる領域にレジストを堆積する工程（ｃ）と、上記レジストをマスクとしてイオン注入を行う工程（ｄ）と、１０Ｐａ以上１００Ｐａ以下の酸素ガスを供給して酸素プラズマを発生させることによりアッシングを行い、上記レジストを除去する工程（ｅ）とを備える。
【００２８】
この方法では、反応室の酸素ガス圧力を１０Ｐａ以上にしているので、通常のアッシング条件と比較して発生するプラズマの電子密度が低下する。電子密度が低下すると、プラズマの密度が高い部分はプラズマ発生装置における上部電極の付近に偏り、基板の方まで延びにくくなり、導体パターンの上の絶縁膜にプラズマ中の電子が供給されにくくなる。すなわち、パッド電極部側に電子が蓄積されなくなり、パッド電極部に含まれるプラスイオンがその表面に誘起されにくくなる。これにより、絶縁膜と導体パターンとの間に空洞が生じにくくなる。以上のことから、アッシングの後にエッチングや洗浄などの工程を行っても、絶縁膜を剥がれにくくすることができ、導体パターンの短絡を防止することができる。
【００２９】
上記半導体装置はＣＭＯＳであってもよい。その場合には、上記活性領域は複数設けられており、上記工程（ｃ）では、上記レジストによって上記活性領域のうちの一部を覆い、上記活性領域のうちの他部を露出させる。
【００３０】
本発明の第２の半導体装置の製造方法は、半導体層の一部に設けられた活性領域と、上記半導体層のうち上記活性領域の側方を囲む領域に設けられ、絶縁体からなる素子分離と、上記活性領域の上に位置するゲート電極部と上記素子分離の上に位置するパッド電極部とを有する導体パターンとを備える半導体装置の製造方法であって、上記半導体層および上記素子分離の上に、導体膜を形成する工程（ａ）と、上記導体膜の上に上記導体パターンのレイアウトパターンを有する絶縁膜を形成し、少なくとも上記絶縁膜をマスクとしてエッチングを行うことにより、上記導体パターンを形成する工程（ｂ）と、上記絶縁膜を除去する工程（ｃ）と、上記半導体層のうち上記導体パターンが設けられた領域とは異なる領域にレジストを堆積する工程（ｄ）と、上記レジストをマスクとしてイオン注入を行う工程（ｅ）と、酸素プラズマを発生させることによりアッシングを行い、上記レジストを除去する工程（ｆ）とを備える。
【００３１】
この方法では、アッシングを行う工程では、すでに絶縁膜が除去されている。したがって、酸素プラズマによるアッシング中、プラズマ中の電子によって帯電しにくくなるからアッシングの後にエッチングや洗浄などの工程を行っても、絶縁膜が剥がれることはない。これにより、導体パターンの短絡を防止することができる。
【００３２】
上記半導体装置はＣＭＯＳであってもよい。この場合には、上記活性領域は複数設けられており、上記工程（ｄ）では、上記レジストによって上記活性領域のうちの一部を覆い、上記活性領域のうちの他部を露出させる。
【発明の効果】
【００３３】
本発明の半導体装置およびその製造方法によると、アッシングの後にエッチングや洗浄などの工程を行っても、ＴＥＯＳ膜などの絶縁膜を剥がれにくくすることができ、ゲート配線の短絡を防止することができる。
【発明を実施するための最良の形態】
【００３４】
（第１の実施形態）
以下に、第１の実施形態について図面を参照しながら説明する。第１の実施形態はゲート配線の構造に関するものである。
【００３５】
図１は、第１の実施形態における半導体装置（ＣＭＯＳ）を上から見た平面図であり、図２（ａ）, （ｂ）および（ｃ）は、図１のＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。
【００３６】
図１に示すように、半導体基板１は、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとを有している。そして、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとのそれぞれには、複数の活性領域３と、活性領域３の側方を囲むトレンチ素子分離（ＳＴＩ）２とが設けられている。活性領域３の上からトレンチ素子分離２の上に亘って、厚さ２００ｎｍのポリシリコン層からなるゲート配線１０が設けられている。
【００３７】
ゲート配線１０は、複数の活性領域３の上に亘って延びるゲート電極部４と、トレンチ素子分離２の上の領域のうちゲート電極部４とは離れた領域に設けられたパッド電極部６と、ゲート電極部４とパッド電極部６との間に位置する接続部５とから構成されている。ゲート電極部４は、ゲート長方向の長さが０．１μｍ、ゲート幅方向の長さが１０μｍで設けられ、ゲート幅方向に、複数の活性領域３の上に亘って設けられている。そして、パッド電極部６は、幅０．１μｍの渦巻き状に設けられている。接続部５は、複数のゲート電極部４の端部とパッド電極部６とを互いに電気的に接続し、幅０．１μｍで設けられている。つまり、本実施形態では、図２（ａ）, （ｂ）に示すゲート電極部４と、接続部５と、図２（ｃ）に示すパッド電極部６とが、同じ幅０．１μｍで設けられている。言い換えると、ゲート配線１０は、ゲート電極部４の先端からパッド電極部６の渦巻きの先端に向かう方向と直行する方向の長さ(幅)が、どの地点においても０．１μｍになるように設けられている。
【００３８】
なお、図２（ａ）〜（ｃ）に示すように、ゲート電極部４の下にはシリコン酸化膜からなる厚さ２ｎｍのゲート絶縁膜７が設けられており、ゲート配線１０の上には、厚さ２０〜３０ｎｍ程度のＴＥＯＳ膜９が設けられている。なお、図１ではゲート絶縁膜７およびＴＥＯＳ膜９の図示を省略する。
【００３９】
次に、本実施形態の半導体装置の製造方法について、図面を参照しながら説明する。図３（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造方法において、ゲート配線を形成するまでの工程を示す断面図である。
【００４０】
まず、図３（ａ）に示す工程で、半導体基板１の上に、フォトリソグラフィーにより、活性領域３を覆うレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとしてドライエッチングを行うことにより、トレンチ（溝）１１を形成する。その後、半導体基板１の上に、トレンチ１１内を埋める酸化膜（図示せず）を堆積し、ケミカルメカニカルポリッシュ（ＣＭＰ）によって酸化膜の平坦化を行う。これにより、トレンチ１１が酸化膜によって埋められたトレンチ素子分離２を形成する。
【００４１】
次に、図３（ｂ）に示す工程で、半導体基板１の上に、厚さ２ｎｍのゲート絶縁膜７と、厚さ２００ｎｍのポリシリコン膜８とを順次形成する。その後、ポリシリコン膜８に、リン（Ｐ+ ）イオンをドーズ量８×１０15個／ｃｍ2 で注入する。その後、ポリシリコン膜８の上に、ＴＥＯＳ膜９を例えば９０ｎｍの厚さで堆積する。
【００４２】
次に、図３（ｃ）に示す工程で、ＴＥＯＳ膜９の上に、レジスト膜（図示せず）を塗布し、フォトリソグラフィによって露光、現像を行うことにより、レジストパターン１２を形成する。レジストパターン１２は、図１等に示すゲート配線１０を形成するためのパターンである。ゲート配線１０は、ゲート電極部４、接続部５およびパッド電極部６から構成されており、これらの幅は０．１μｍである。このようなゲート配線１０を形成することができるレジストパターン１２を形成する。
【００４３】
次に、図３（ｄ）に示す工程で、レジストパターン１２をマスクとしてドライエッチングを行うことにより、ＴＥＯＳ膜９のパターニングを行う。
【００４４】
次に、図３（ｅ）に示す工程で、ＴＥＯＳ膜９をマスクとしてポリシリコン膜８のエッチングを行うことにより、ゲート配線１０を形成する。図１等に示すように、ゲート配線１０は、複数の活性領域３の上に延びるゲート電極部４と、トレンチ素子分離２のうちゲート電極部４とは離れた領域に設けられたパッド電極部６と、ゲート電極部４とパッド電極部６との間に位置する接続部５とから構成されている。ゲート電極部４は、ゲート長方向の長さ０．１μｍ、複数の活性領域３にまたがるゲート幅方向の長さ１０μｍで設ける。そして、パッド電極部６では、幅０．１μｍのポリシリコン層が渦巻き状になるようにする。接続部５は、３つのゲート電極部４の端部とパッド電極部６とを互いに電気的に接続し、幅０．１μｍの直線状で設ける。このとき、ＴＥＯＳ膜９は２０〜３０ｎｍの厚さで残存している。
【００４５】
図４は、第１の実施形態の半導体装置において、不純物拡散層を形成する工程における基板の状態を示す平面図である。上述の方法によりゲート配線１０を形成した後には、Ｎ型トランジスタ形成領域Ｒｎに不純物拡散層を形成するために図４に示すレジストを形成する。具体的には、Ｎ型トランジスタ形成領域Ｒｎにおいてドレインエクステンション拡散層やＬＤＤ（Lightly doped Drain Structure）構造を形成するために、Ｐ型トランジスタ形成領域Ｒｐをレジストパターン１３で覆い、Ａｓ+ イオンをドーズ量１×１０12〜１×１０14個／ｃｍ2 で注入する。その後、アッシングを行うことにより、レジストパターン１３の剥離を行う。アッシングは、たとえば電極温度２５度、酸素流量３００ｓｃｃｍ（０．３Ｌ／ｍｉｎ）、酸素ガス圧力５Ｐａ、マイクロ波電力２０００ｗの条件で酸素プラズマを生成して行う。
【００４６】
以上のようにして得られた本実施形態の半導体装置では、従来と比較して、接続部５やパッド電極部６の表面に円形の模様が発生しにくくなる。以下に、この原因についての発明者らの考察について、図５（ａ）〜（ｃ）を参照しながら説明する。図５（ａ）〜（ｃ）は、第１の実施形態において、アッシング時の電子とイオンの動きを従来と比較して説明するための模式図である。図５（ａ）〜（ｃ）のうち（ａ）, (ｂ）は従来の半導体装置を示す模式図であり、（ｃ）は第１の実施形態の半導体装置を示す模式図である。
【００４７】
図５（ａ）に示すように、アッシング時に酸素プラズマを発生させると、ＴＥＯＳ膜１０９の表面には酸素プラズマ中の電子１４が蓄積する。蓄積された電子１４は、ゲート配線１１０中に含まれるＰ+ イオン１５をゲート配線１１０とＴＥＯＳ膜１０９との界面付近に引きつけるが、ゲート配線１１０の幅が小さく、ＴＥＯＳ膜１０９が上面にあってもすぐ側壁にはゲート配線１１０を構成する導電性のポリシリコンが露出しているので電子の一部は側壁方向へ移動することが出来る。このように従来のゲート配線１１０では、ゲート電極部１０４の幅が０．１μｍであるのに対し、接続部１０５の幅が１０〜２０μｍであり、パッド電極部１０６の幅が８０μｍと大きい。そのため、接続部１０５およびパッド電極部１０６の表面には、ゲート電極部１０４の表面よりも多くの電子１４が蓄積するうえに、接続部１０５およびパッド電極部１０６の中央部ＴＥＯＳ膜からポリシリコンが露出する側壁部までの距離が長いので電子１４が側壁部に逃れにくい。したがって、Ｐ+ イオン１５は接続部１０５およびパッド電極部１０６の表面上に多く誘起されるので、この電荷による静電力などによってＴＥＯＳ膜１０９を持ち上げる。以上のことから、図２２（ａ）, （ｂ）に示すような空洞１１４が生じると考えられる。
【００４８】
それに対し、本実施例では、図５（ｃ）に示すように、ゲート配線１０を構成するゲート電極部４、接続部５およびパッド電極部６は、同じ幅の０．１μｍで形成される。そのため、ゲート配線１０の表面では電子１４はＴＥＯＳ膜９の界面に蓄積されるがその量は少なく、また上に述べたように側壁に露出した導電性ポリシリコンへ電子１４が逃れやすい。したがって、従来のようなＰ+ イオン１５が多く誘起されることがなくなり、ＴＥＯＳ膜９とゲート配線１０との界面に空洞が生じない。
【００４９】
以上のことから、本実施形態では、アッシングの後にエッチングや洗浄などの工程を行っても、ＴＥＯＳ膜９を剥がれにくくすることができ、ゲート配線１０の短絡を防止することができる。
【００５０】
なお、第１の実施形態では、ゲート配線１０において、ゲート電極部４、接続部５およびパッド電極部６の幅が同じ場合について説明した。しかし、本発明では、幅が同じでなくてもよい。つまり、ゲート電極部４の幅と、接続部５およびパッド電極部６の幅との差の値が従来よりも小さければ、従来よりも、接続部５およびパッド電極部６の方に蓄積する電子の量が小さくなり、拡散するＰ+ イオン１５の量も少なくなる。したがって、ＴＥＯＳ膜９とゲート配線１０との間に空洞を生じにくくすることができるという効果を得ることができる。具体的にいうと、ゲート電極部４の幅に対する接続部５およびパッド電極部６の幅が、１倍以上１０倍以下であることが好ましい。あるいは、接続部５およびパッド電極部６の幅が１μｍ以下であることが好ましい。また、本発明では、必ずしも接続部５とパッド電極部６との両方の幅が小さくならなくてもよく、いずれか一方の幅が小さくなっていれば、空洞を生じにくくすることができるという効果を得ることができる。
【００５１】
また、第１の実施形態では、パッド電極部６の幅をゲート電極部４と同じにするために、パッド電極部６を渦巻き状に形成した。これにより、パッド電極部６の面積は従来と同程度まで大きくなる。したがって、パッド電極部６と、その上に設けるアルミニウム合金などからなるパッドとを確実に接触させることができるので、ゲート電極部４と外部とをより確実に電気的に接続することができる。ここで本発明では、パッド電極部６の形状は渦巻き状には限られない。例えば、パッド電極部６を形成する領域に、幅０．１μｍの配線上パターンが繰り返し折り曲げられて一定の面積を占有するように設けられていてもよい。また、必ずしもパッド電極部６の面積を従来と同程度までにする必要はない。具体的にいうと、パッド電極部６が、例えばゲート電極部４と同程度の幅で従来と同程度の長さだけ設けられていても、Ｐ+ イオンの誘起を抑制することができるという効果を得ることはできる。
【００５２】
（第２の実施形態）
以下に、第２の実施形態について図面を参照しながら説明する。第２の実施形態は、ゲート配線パターンを形成する領域に関するものである。
【００５３】
図６は、第２の実施形態における半導体装置を上から見た平面図であり、図７（ａ）〜（ｃ）は、図６におけるＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。
【００５４】
図６に示すように、本実施形態の半導体基板１はＮ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとを有している。そして、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとのそれぞれには、複数の活性領域３と、活性領域３の側方を囲むトレンチ素子分離（ＳＴＩ）２とが設けられている。半導体基板１の上には、厚さ２００ｎｍのポリシリコン層からなるゲート配線１０が設けられている。
【００５５】
ゲート配線１０は、複数の活性領域３の上に延びるゲート電極部４と、ゲート電極部４とは離れた領域に設けられたパッド電極部２６と、ゲート電極部４とパッド電極部２６との間に位置する接続部２５とから構成されている。ゲート電極部４は、ゲート長方向の長さが０．１μｍ、複数の活性領域３にまたがるゲート幅方向の一本の長さが１０μｍで設けられている。そして、本実施形態の特徴は、接続部２５およびパッド電極部２６が半導体基板１のうちシリコン層２１およびシリコン層２２の上に設けられている点である。
【００５６】
図７（ａ）〜（ｃ）に示すように、ゲート電極部４の下にはシリコン酸化膜からなる厚さ２ｎｍのゲート絶縁膜７が設けられており、ゲート配線１０の上には、厚さ２０〜３０ｎｍ程度のＴＥＯＳ膜９が設けられている。なお、図６では、ゲート絶縁膜７およびＴＥＯＳ膜９の図示を省略する。
【００５７】
次に、本実施形態の半導体装置の製造方法について図面を参照しながら説明する。ここでは、第１の実施形態で用いた図３（ａ）〜（ｅ）を再度参照する。
【００５８】
まず、図３（ａ）に示す工程では、半導体基板１の上に、フォトリソグラフィーにより、活性領域３を覆うレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとしてドライエッチングを行うことにより、トレンチ（溝）１１を形成する。その後、半導体基板１の上に、トレンチ１１内を埋める酸化膜（図示せず）を堆積し、ケミカルメカニカルポリッシュ（ＣＭＰ）によって酸化膜の平坦化を行う。これにより、トレンチ１１が酸化膜によって埋められたトレンチ素子分離２を形成する。
【００５９】
本実施形態では、シリコン基板の上にレジストパターン（図示せず）を形成するときには、図６に示す接続部２５およびパッド電極部２６を設ける領域もレジストパターンで覆う。このようなレジストパターンを形成してドライエッチングを行うと、接続部２５およびパッド電極部２６を形成する領域にはトレンチ１１が形成されない。
【００６０】
次に、図３（ｂ）に示す工程では、半導体基板１の上に、厚さ２ｎｍのゲート絶縁膜７と、厚さ２００ｎｍのポリシリコン膜８とを順次形成する。その後、ポリシリコン膜８に、リン（Ｐ+ ）イオンをドーズ量８×１０15個／ｃｍ2 で注入する。その後、ポリシリコン膜８の上に、ＴＥＯＳ膜９を例えば９０ｎｍの厚さで堆積する。
【００６１】
次に、図３（ｃ）に示す工程で、ＴＥＯＳ膜９の上に、レジスト膜（図示せず）を塗布し、フォトリソグラフィによって露光、現像を行うことにより、レジストパターン１２を形成する。レジストパターン１２は、図６等に示すゲート配線１０を形成するためのパターンである。図６に示すように、ゲート配線１０は、ゲート電極部４、接続部２５およびパッド電極部２６から構成されている。
【００６２】
次に、図３（ｄ）に示す工程で、レジストパターン１２をマスクとしてドライエッチングを行うことにより、ＴＥＯＳ膜９のパターニングを行う。
【００６３】
次に、図３（ｅ）に示す工程で、レジストパターン１２を除去し、ＴＥＯＳ膜９をマスクとしてポリシリコン膜８のエッチングを行うことにより、ゲート配線１０を形成する。図６に示すように、ゲート配線１０は、複数の活性領域３の上に延びるゲート電極部４と、ゲート電極部４とは離れた領域に設けられたパッド電極部２６と、ゲート電極部４とパッド電極部２６との間に位置する接続部２５とから構成されている。このとき、図６に示すように、接続部２５をシリコン層２１の上に設け、パッド電極部２６をシリコン層２２の上に設ける。なお、ＴＥＯＳ膜９は、ゲート電極部４の上に２０〜３０ｎｍの厚さで残存している。以上の工程によりゲート配線１０が形成される。
【００６４】
図８は、第２の実施形態の半導体装置において、不純物拡散層を形成する工程における基板の状態を示す平面図である。上述の方法によりゲート配線１０を形成した後には、Ｎ型トランジスタ形成領域Ｒｎに不純物拡散層を形成するために図８に示すレジストを形成する。具体的には、Ｎ型トランジスタ形成領域Ｒｎにおいてドレインエクステンション拡散層やＬＤＤ（Lightly doped Drain Structure）構造を形成するために、Ｐ型トランジスタ形成領域Ｒｐをレジストパターン３３で覆う。その状態で、Ａｓ+ イオンをドーズ量１×１０12〜１×１０14個／ｃｍ2 で注入する。その後、アッシングを行うことにより、レジストパターン３３の剥離を行う。アッシングは、たとえば電極温度２５度、酸素流量３００ｓｃｃｍ（０．３Ｌ／ｍｉｎ）、酸素ガス圧力５Ｐａ、マイクロ波電力２０００ｗの条件で酸素プラズマを生成して行う。
【００６５】
以上のようにして得られた本実施形態の半導体装置では、従来と比較して、接続部２５やパッド電極部２６の表面に円形の模様が発生しにくくなる。以下に、この理由についての発明者らの考察について、図９を参照しながら説明する。図９は、第２の実施形態において、アッシング時の電子とイオンの動きを説明するための模式図である。なお、従来の半導体装置の例として、第１の実施形態で参照した図５（ａ）, （ｂ）を再度参照する。
【００６６】
従来では、図５（ａ）, （ｂ）に示すように、アッシング時に酸素プラズマ中の電子１４に起因して、Ｐ+ イオン１５が、接続部１０５やパッド電極部１０６におけるポリシリコン膜とＴＥＯＳ膜１０９との界面に蓄積する。
【００６７】
それに対し、本実施形態の半導体装置では、図９に示すように、パッド電極部２６がシリコン層２２の上に設けられている。図９には示さないが、接続部２５もシリコン層２１の上に設けられている。ｎ型トランジスタ形成領域Ｒｎにおいて、シリコン層２１, ２２はｎ型であり多数キャリヤとして電子が存在する。そのため、ゲート配線１０中に含まれるＰ+ イオン１５は、シリコン層２１, ２２における電子とＴＥＯＳ膜９の表面に蓄積された電子との両方に引き寄せられることになる。Ｐ+ イオン１５は、その上下に位置する電子に挟まれるため、ポリシリコン膜表面に誘起されるＰ+ イオン１５の数は半減する。したがって、ＴＥＯＳ膜９とゲート配線１０の界面に空洞が生じにくくなる。
【００６８】
以上のことから、本実施形態では、アッシングの後にエッチングや洗浄などの工程を行っても、ＴＥＯＳ膜９を剥がれにくくすることができ、ゲート配線１０の短絡を防止することができる。
【００６９】
（第３の実施形態）
以下に、第３の実施形態について図面を参照しながら説明する。第３の実施形態は、ゲート配線を形成した後に、イオン注入に用いるレジストを形成し除去する方法に関するものである。
【００７０】
図１０は、第３の実施形態における半導体装置の構造を示す平面図であり、図１１（ａ）, （ｂ）および（ｃ）は、図１０におけるＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線の断面図である。
【００７１】
図１０に示すように、本実施形態の半導体基板１は、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとを有している。そして、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとのそれぞれには、複数の活性領域３と、活性領域３の側方を囲むトレンチ素子分離（ＳＴＩ）２とが設けられている。活性領域３の上からトレンチ素子分離２の上に亘って、厚さ２００ｎｍのポリシリコン層からなるゲート配線１０が設けられている。
【００７２】
ゲート配線１０は、活性領域３の上に延びるゲート電極部４と、トレンチ素子分離２の上の領域のうちゲート電極部４とは離れた領域に設けられたパッド電極部３６と、ゲート電極部４とパッド電極部３６との間に位置する接続部３５とから構成されている。なお、図示は省略するが、ゲート配線１０の上にはＴＥＯＳ膜が約２０〜３０ｎｍの厚さで残存している。
【００７３】
図１１（ａ）〜（ｃ）に示すように、ゲート電極部４の下にはシリコン酸化膜からなる厚さ２ｎｍのゲート絶縁膜７が設けられており、ゲート配線１０の上には、厚さ２０〜３０ｎｍ程度のＴＥＯＳ膜９が設けられている。なお、図１０では、ゲート絶縁膜７およびＴＥＯＳ膜９の図示を省略している。
【００７４】
次に、本実施形態の半導体装置の製造方法について図面を参照しながら説明する。ここでは、第１の実施形態で用いた図３（ａ）〜（ｅ）を再度参照する。
【００７５】
まず、図３（ａ）に示す工程で、半導体基板１の上に、フォトリソグラフィーにより、活性領域３を覆うレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとしてドライエッチングを行うことにより、トレンチ（溝）１１を形成する。その後、半導体基板１の上に、トレンチ１１内を埋める酸化膜（図示せず）を堆積し、ケミカルメカニカルポリッシュ（ＣＭＰ）によって酸化膜の平坦化を行う。これにより、トレンチ１１が酸化膜によって埋められたトレンチ素子分離２を形成する。
【００７６】
次に、図３（ｂ）に示す工程で、半導体基板１の上に、厚さ２ｎｍのゲート絶縁膜７と、厚さ２００ｎｍのポリシリコン膜８とを順次形成する。その後、ポリシリコン膜８に、リン（Ｐ+ ）イオンをドーズ量８×１０15個／ｃｍ2 で注入する。その後、ポリシリコン膜８の上に、ＴＥＯＳ膜９を例えば９０ｎｍの厚さで堆積する。
【００７７】
次に、図３（ｃ）に示す工程で、ＴＥＯＳ膜９の上に、レジスト膜（図示せず）を塗布し、フォトリソグラフィによって露光、現像を行うことにより、レジストパターン１２を形成する。レジストパターン１２は、図１０等に示すゲート配線１０を形成するためのパターンである。
【００７８】
次に、図３（ｄ）に示す工程で、レジストパターン１２をマスクとしてドライエッチングを行うことにより、ＴＥＯＳ膜９のパターニングを行う。
【００７９】
次に、図３（ｅ）に示す工程で、ＴＥＯＳ膜９をマスクとしてポリシリコン膜８のエッチングを行うことにより、ゲート配線１０を形成する。図１０等に示すように、ゲート配線１０は、複数の活性領域３の上に延びるゲート電極部４と、トレンチ素子分離２のうちゲート電極部４とは離れた領域に設けられたパッド電極部３６と、ゲート電極部４とパッド電極部３６との間に位置する接続部３５とから構成されている。このとき、ＴＥＯＳ膜９は、２０〜３０ｎｍの厚さで残存している。
【００８０】
図１２は、第３の実施形態の半導体装置において、不純物拡散層を形成する工程における基板の状態を示す平面図である。上述の方法によりゲート配線１０を形成した後には、Ｎ型トランジスタ形成領域Ｒｎに不純物拡散層を形成するために図１２に示すレジストパターン３３を形成する。具体的には、Ｎ型トランジスタ形成領域Ｒｎにおいてドレインエクステンション拡散層やＬＤＤ（Lightly doped Drain Structure）構造を形成するために、Ｐ型トランジスタ形成領域Ｒｐをレジストパターン３３で覆う。その状態で、Ａｓ+ イオンをドーズ量１×１０12〜１×１０14個／ｃｍ2 で注入する。続いて、ソース・ドレイン領域（図示せず）などの形成を適宜行う。
【００８１】
その後、アッシングを行うことにより、レジストパターン３３の剥離を行う。ここで、本実施形態では、酸素ガス圧力を従来よりも高くしてアッシングを行う。具体的な条件としては、酸素ガス圧力を１０Ｐａ以上１００Ｐａ以下にして、電極温度２５度、酸素流量３００ｓｃｃｍ（０．３Ｌ／ｍｉｎ）、マイクロ波電力２０００ｗにすることにより酸素プラズマを生成する。ここで、酸素ガス圧力を１０Ｐａ以上にすること、つまり低密度酸素プラズマを用いることが本実施形態の特徴である。
【００８２】
以上のようにして得られた本実施形態の半導体装置では、従来と比較して、接続部３５やパッド電極部３６の表面に円形の模様が発生しにくくなる。以下に、この理由についての発明者らの考察について、図１３を参照しながら説明する。図１３は、第３の実施形態において、アッシング時の電子とイオンの動きを説明するための模式図である。
【００８３】
プラズマは、例えばアッシング装置において基板の上下に配置された上部電極および下部電極（図示せず）によって放電を起こすことにより生じる。このとき、従来のように、反応室（図示せず）の酸素ガス圧力を５Ｐａのような低圧にすると、発生するプラズマの電子密度が高くなる。電子密度が高いと、プラズマによる放電領域が上部電極から基板の方まで延びる。したがって、ゲート配線の上のＴＥＯＳ膜にもプラズマ中の電子が供給されていたと考えられる。
【００８４】
それに対し、本実施形態の方法では、反応室の酸素ガス圧力を１０Ｐａ以上と、従来より増大させているので、発生するプラズマの電子密度が低下する。電子密度が低下すると、プラズマ放電領域は上部電極の付近に局在するようになり、基板の方まで延びにくくなり、ゲート配線１０の上のＴＥＯＳ膜９にプラズマから電子が供給されにくくなる。本実施形態では、図１３に示すようにＴＥＯＳ膜９の表面にほとんど電子１４が蓄積されないので、ゲート電極部４から接続部３５あるいはパッド電極部３６の方に電子１４が拡散しなくなる。したがって、ゲート配線１０内に含まれるＰ+ イオン１５が接続部３５およびパッド電極部３６とＴＥＯＳ膜９との界面に引きつけられなくなるので、従来のような空洞が生じにくくなる。
【００８５】
以上のことから、本実施形態では、アッシングの後にエッチングや洗浄などの工程を行っても、ＴＥＯＳ膜９を剥がれにくくすることができ、ゲート配線１０の短絡を防止することができる。
【００８６】
（第４の実施形態）
以下に、第４の実施形態について図面を参照しながら説明する。
【００８７】
図１４は、第４の実施形態における半導体装置の構造を示す平面図であり、図１５（ａ）, （ｂ）および（ｃ）は、図１４のＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。
【００８８】
図１４に示すように、本実施形態の半導体基板１は、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとを有している。そして、Ｎ型トランジスタ形成領域ＲｎとＰ型トランジスタ形成領域Ｒｐとのそれぞれには、複数の活性領域３と、活性領域３の側方を囲むトレンチ素子分離（ＳＴＩ）２とが設けられている。活性領域３の上からトレンチ素子分離２の上に亘って、厚さ２００ｎｍのポリシリコン層からなるゲート配線１０が設けられている。
【００８９】
図１４に示すように、ゲート配線１０は、活性領域３の上に延びるゲート電極部４と、トレンチ素子分離２の上の領域のうちゲート電極部４とは離れた領域に設けられたパッド電極部４６と、ゲート電極部４とパッド電極部４６との間に位置する接続部４５とから構成されている。
【００９０】
本実施形態の特徴は、図１５（ａ）〜（ｃ）に示すように、ゲート配線１０の上にＴＥＯＳ膜が設けられていない点である。このＴＥＯＳ膜は、ポリシリコン膜をパターニングしてゲート配線１０を形成するためのレジストマスクの下に形成するものである。本実施形態の発明では、ＴＥＯＳ膜を一旦形成するが、パターニングの後に除去している。
【００９１】
次に、本実施形態の半導体装置の製造方法について図面を参照しながら説明する。ここでは、第１の実施形態で用いた図３（ａ）〜（ｅ）を再度参照する。
【００９２】
まず、図３（ａ）に示す工程で、半導体基板１の上に、フォトリソグラフィーにより、活性領域３を覆うレジストパターン（図示せず）を形成する。そして、レジストパターンをマスクとしてドライエッチングを行うことにより、トレンチ（溝）１１を形成する。その後、半導体基板１の上に、トレンチ１１内を埋める酸化膜（図示せず）を堆積し、ケミカルメカニカルポリッシュ（ＣＭＰ）によって酸化膜の平坦化を行う。これにより、トレンチ１１が酸化膜によって埋められたトレンチ素子分離２を形成する。
【００９３】
次に、図３（ｂ）に示す工程で、半導体基板１の上に、厚さ２ｎｍのゲート絶縁膜７と、厚さ２００ｎｍのポリシリコン膜８とを順次形成する。その後、ポリシリコン膜８に、リン（Ｐ+ ）イオンをドーズ量８×１０15個／ｃｍ2 で注入する。その後、ポリシリコン膜８の上に、ＴＥＯＳ膜９を例えば９０ｎｍの厚さで堆積する。
【００９４】
次に、図３（ｃ）に示す工程で、ＴＥＯＳ膜９の上に、レジスト膜（図示せず）を塗布し、フォトリソグラフィによって露光、現像を行うことにより、レジストパターン１２を形成する。レジストパターン１２は、図１４等に示すゲート配線１０を形成するためのパターンである。
【００９５】
次に、図３（ｄ）に示す工程で、レジストパターン１２をマスクとしてドライエッチングを行うことにより、ＴＥＯＳ膜９のパターニングを行う。
【００９６】
次に、図３（ｅ）に示す工程で、ＴＥＯＳ膜９をマスクとしてポリシリコン膜８のエッチングを行うことにより、ゲート配線１０を形成する。図１４等に示すように、ゲート配線１０は、複数の活性領域３の上に延びるゲート電極部４と、トレンチ素子分離２のうちゲート電極部４とは離れた領域に設けられたパッド電極部４６と、ゲート電極部４とパッド電極部４６との間に位置する接続部４５とから構成されている。この段階では、図１６（ａ）に示すように、ゲート配線１０の上にはＴＥＯＳ膜９が２０〜３０ｎｍの厚さで残存している。なお、図１６（ａ）, （ｂ）は、第４の実施形態において、ＴＥＯＳ膜を除去する工程を示す断面図である。
【００９７】
その後、図１６（ｂ）に示す工程で、ドライエッチングあるいはウェットエッチングを行う。このエッチングは、ゲート配線１０のポリシリコンとＴＥＯＳ膜９との選択性が高くなるような条件で行い、ＴＥＯＳ膜９のみを選択的に除去する。
【００９８】
ＴＥＯＳ膜９を除去した後には、Ｎ型トランジスタ形成領域Ｒｎに不純物拡散層を形成するために図１７に示すレジストパターン４３を形成する。図１７は、第４の実施形態において、不純物拡散層を形成する工程における基板の状態を示す平面図である。具体的には、Ｎ型トランジスタ形成領域Ｒｎにおいてドレインエクステンション拡散層やＬＤＤ（Lightly doped Drain Structure）構造を形成するため、Ｐ型トランジスタ形成領域Ｒｐをレジストパターン４３で覆う。その状態で、Ａｓ+ イオンをドーズ量１×１０12〜１×１０13個／ｃｍ2 で注入する。続いて、ソース・ドレイン領域（図示せず）などの形成を適宜行う。
【００９９】
その後、アッシングを行うことにより、レジストパターン４３の剥離を行う。アッシングは、たとえば電極温度２５度、酸素流量３００ｓｃｃｍ(０．３Ｌ／ｍｉｎ）、酸素ガス圧力５Ｐａ、マイクロ波電力２０００ｗの条件で酸素プラズマを生成して行う。
【０１００】
以上のようにして得られた本実施形態の半導体装置では、従来と比較して、接続部４５やパッド電極部４６の表面に円形の模様が発生しにくくなる。以下に、この理由についての発明者らの考察について、図１８を参照しながら説明する。図１８は、第４の実施形態において、アッシング時の電子とイオンの動きを説明するための模式図である。なお、従来の半導体装置の例として、第１の実施形態で参照した図５（ａ）, （ｂ）を再度参照する。
【０１０１】
従来では、図５（ａ）, （ｂ）に示すように、ゲート配線１１０の上に、絶縁物であるＴＥＯＳ膜１０９が設けられていた。そのため、アッシング時には、酸素プラズマ中の電子がＴＥＯＳ膜１０９の表面上に蓄積した。
【０１０２】
それに対し、本実施形態の半導体装置では、アッシングを行う段階ではすでにＴＥＯＳ膜を除去している。そのため、アッシング時には、図１８に示すようにゲート配線１０の上面が酸素プラズマにさらされる。ここで、ゲート配線１０はポリシリコンであり導電体であるため、表面上に電子はほとんど蓄積しないと考えられる。
【０１０３】
以上のことから、本実施形態では、アッシングの後にエッチングや洗浄などの工程を行ってもＴＥＯＳ膜が剥がれるという不具合が生じることがない。したがって、ゲート配線１０の短絡を防止することができる。
【０１０４】
（その他の実施形態）
上記実施形態では、ゲート配線の材料としてポリシリコンを用いた。しかし、本発明では、ゲート配線の材料として、アルミニウム、タングステン、銅配線を用いてもよい。この場合にも、空洞が生じにくくなるという効果を得ることができる。
【０１０５】
また、上記実施形態では、ゲート配線のパターニング時に、レジストパターンの下に形成する膜としてＴＥＯＳ膜（酸化膜）を用いた。しかし、本発明では、ＴＥＯＳ膜のかわりに、シリコン窒化膜を用いてもよい。この場合にも、空洞が生じにくくなるという効果を得ることができる。
【産業上の利用可能性】
【０１０６】
以上説明したように、本発明の半導体装置およびその製造方法は、シリコン酸化膜などの絶縁膜を用いて配線を加工形成した後にアッシング工程を行う場合に有用であり、絶縁膜を剥がれにくくすることができ配線の短絡を防止することができる点で産業上の利用可能性は高い。
【図面の簡単な説明】
【０１０７】
【図１】第１の実施形態における半導体装置（ＣＭＯＳ）を上から見た平面図である。
【図２】（ａ）, （ｂ）および（ｃ）は、図１におけるＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。
【図３】（ａ）〜（ｅ）は、第１の実施形態の半導体装置の製造方法において、ゲート配線を形成するまでの工程を示す断面図である。
【図４】第１の実施形態の半導体装置において、不純物拡散層を形成する工程における基板の状態を示す平面図である。
【図５】第１の実施形態において、アッシング時の電子とイオンの動きを従来と比較して説明するための模式図である。なお、（ａ）, (ｂ）は従来の半導体装置を示す模式図であり、（ｃ）は第１の実施形態の半導体装置を示す模式図である。
【図６】第２の実施形態における半導体装置を上から見た平面図である。
【図７】（ａ）〜（ｃ）は、図６におけるＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。
【図８】第２の実施形態の半導体装置において、不純物拡散層を形成する工程における基板の状態を示す平面図である。
【図９】第２の実施形態において、アッシング時の電子とイオンの動きを説明するための模式図である。
【図１０】第３の実施形態における半導体装置の構造を示す平面図である。
【図１１】（ａ）, （ｂ）および（ｃ）は、図１０におけるＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線の断面図である。
【図１２】第３の実施形態の半導体装置において、不純物拡散層を形成する工程における基板の状態を示す平面図である。
【図１３】第３の実施形態において、アッシング時の電子とイオンの動きを説明するための模式図である。
【図１４】第４の実施形態における半導体装置の構造を示す平面図である。
【図１５】（ａ）, （ｂ）および（ｃ）は、図１４におけるＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。
【図１６】（ａ）, （ｂ）は、第４の実施形態において、ＴＥＯＳ膜を除去する工程を示す断面図である。
【図１７】第４の実施形態において、不純物拡散層を形成する工程における基板の状態を示す平面図である。
【図１８】第４の実施形態において、アッシング時の電子とイオンの動きを説明するための模式図である。
【図１９】従来の半導体装置の構造を示す平面図である。
【図２０】（ａ）, （ｂ）, （ｃ）は、それぞれ、図１９のＡ−Ａ線, Ｂ−Ｂ線およびＣ−Ｃ線における断面図である。
【図２１】従来のＣＭＯＳにおいて、不純物拡散層を形成する工程における基板の状態を示す平面図である。
【図２２】（ａ）, （ｂ）は、従来の半導体装置において、アッシングを行った後の基板の平面図および断面図である。
【符号の説明】
【０１０８】
１      半導体基板
２      トレンチ素子分離
３      活性領域
４      ゲート電極部
５      接続部
６      パッド電極部
７      ゲート絶縁膜
８      ポリシリコン膜
９      ＴＥＯＳ膜
１０      ゲート配線
１１      トレンチ
１２      レジストパターン
１３      レジストパターン
１４      電子
１５      イオン
２１      シリコン層
２２      シリコン層
２５      接続部
２６      パッド電極部
３３      レジストパターン
３５      接続部
３６      パッド電極部
４３      レジストパターン
４５      接続部
４６      パッド電極部
【図１】
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【図２】
2005191224.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005191224.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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