(57)【要約】【課題】  パターン形状の良好な銅配線を形成するとともに、Ｌｏｗ−ｋ膜にダメージを与えずにレジスト膜をアッシングすることのできる半導体装置の製造方法を提供する。【解決手段】  銅配線層１が形成された半導体基板２の上にストッパー膜３を形成した後、ストッパー膜３の上に低誘電率材料からなる層間絶縁膜６を形成する。さらに、層間絶縁膜６の上にキャップ膜７を形成した後、キャップ膜７の上に所定のパターンを有するレジスト膜８を形成する。レジスト膜８をマスクとしてキャップ膜７および層間絶縁膜６をエッチングし、ストッパー膜３に達する開孔部９を形成する。続いて、レジスト膜８を残した状態で開孔部９に露出しているストッパー膜３ａをエッチングしてビアホール１０を形成した後、レジスト膜８をアッシングして除去する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
導電層が形成された半導体基板の上にストッパー膜を形成する工程と、
前記ストッパー膜の上に低誘電率材料からなる層間絶縁膜を形成する工程と、
前記層間絶縁膜の上にキャップ膜を形成する工程と、
前記キャップ膜の上に所定のパターンを有するレジスト膜を形成する工程と、
前記レジスト膜をマスクとして前記キャップ膜および前記層間絶縁膜をエッチングし、前記ストッパー膜に達する開孔部を形成する工程と、
前記レジスト膜を残した状態で前記開孔部に露出しているストッパー膜をエッチングしビアホールを形成する工程と、
前記ビアホールを形成した後に前記レジスト膜をアッシングして除去する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ビアホールの内面にバリアメタル膜を形成する工程と、
前記ビアホールの内部に前記バリアメタル膜を介して銅層を埋め込む工程とをさらに有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記アッシングは、水素と不活性ガスとの混合ガスを用いて２００℃〜４００℃の温度で行われる請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記不活性ガスに対して前記水素を１体積％〜４０体積％混合する請求項３に記載の半導体装置の製造方法。
【請求項５】
前記不活性ガスはアルゴンガスであり、該アルゴンガスに対して前記水素を１０体積％〜４０体積％混合する請求項４に記載の半導体装置の製造方法。
【請求項６】
前記不活性ガスはヘリウムガスであり、該ヘリウムガスに対して前記水素を１体積％〜３０体積％混合する請求項４に記載の半導体装置の製造方法。
【請求項７】
前記導電層は銅配線層である請求項１〜６のいずれか１つに記載の半導体装置の製造方法。
【請求項８】
前記層間絶縁膜は、多孔性ＳｉＯ２膜、ＳｉＯＣ膜およびＳＯＧ膜よりなる群から選ばれる１つの膜である請求項１〜７のいずれか１つに記載の半導体装置の製造方法。
【請求項９】
前記ストッパー膜は、ＳｉＣ膜、ＳｉｘＮｙ膜、ＳｉＣＮ膜およびＳｉＯＣ膜よりなる群から選ばれる１つの膜である請求項１〜８のいずれか１つに記載の半導体装置の製造方法。
【請求項１０】
前記キャップ膜はＳｉＯ２膜またはＳｉｘＮｙ膜である請求項１〜９のいずれか１つに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造方法に関し、より詳しくは、低誘電率絶縁膜を用いたダマシン法による半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体デバイスの高速化は著しく、多層配線部における配線抵抗と配線間や配線層間の寄生容量に起因する信号伝搬速度の低下による伝送遅延が問題となってきている。こうした問題は、半導体デバイスの高集積化に伴う配線幅および配線間隔の微細化につれて配線抵抗が上昇し且つ寄生容量が増大するので、益々顕著となる傾向にある。
【０００３】
配線抵抗および寄生容量の増大に基づく信号遅延を防止するために、従来より、アルミニウム配線に代わる銅配線の導入が行われるとともに、層間絶縁膜として低誘電率の絶縁膜（以下、Ｌｏｗ−ｋ膜という。）を用いることが試みられてきた。
【０００４】
Ｌｏｗ−ｋ膜を用いた銅配線の形成方法としては、ダマシン法によるものがある。これは、銅がアルミニウムに比較してエッチングレートの制御が困難であることに鑑み、銅をエッチングせずに配線を形成する技術として知られている。
【０００５】
図６および図７を用いて、ダマシン法による従来の銅配線形成工程について説明する。尚、これらの図において、同じ符号で示した部分は同じものであることを示している。
【０００６】
まず、図６（ａ）に示すように、銅配線層２０が形成されたシリコン基板２１の上に、ストッパー膜２２を形成する。ここで、銅配線層２０はバリアメタル膜２０ａと銅層２０ｂとを有している。次に、ストッパー膜２２の上にＬｏｗ−ｋ膜２３を形成した後、Ｌｏｗ−ｋ膜２３の上にキャップ膜２４を形成して、図６（ｂ）に示す構造とする。続いて、キャップ膜２４、Ｌｏｗ−ｋ膜２３およびストッパー膜２２をエッチングし、図６（ｃ）に示すビアホール２５および配線溝２６を形成する。その後、ビアホール２５および配線溝２６の内面にバリアメタル膜２７を形成し、ビアホール２５および配線溝２６に銅層２８を埋め込んで、ビアプラグ２９および銅配線層３０を形成する。以上の工程によって、シリコン基板２１に形成された銅配線層２０と上層の銅配線層３０とがビアプラグ２９を介して電気的に接続された銅配線を形成することができる（図６（ｄ））。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記の工程において、ビアホール２５の形成は、具体的には次のようにして行われる。まず、図７（ａ）に示すように、キャップ膜２４の上に所定のパターンが形成されたレジスト膜３１を形成する。そして、フォトリソグラフィー法によって、キャップ膜２４およびＬｏｗ−ｋ膜２３をエッチングし、ストッパー膜２２に達する開孔部３２を形成する（図７（ｂ））。その後、不要となったレジスト膜３１をアッシングによって除去した後、開孔部３２から露出しているストッパー膜２２ａをエッチングすることによってビアホール３３が形成される（図７（ｃ））。
【０００８】
しかしながら、従来のストッパー膜２２ａのエッチング工程においては、ストッパー膜２２ａとともにキャップ膜２４もエッチングされていた。また、エッチングによりキャップ膜２４が消失した部分では、露出した下地のＬｏｗ−ｋ膜２３もエッチングされていた。これにより、ビアホール３３の部分におけるこれらの断面形状が、図７（ｃ）に示すようなテーパ形状を有するようになるという問題があった。Ｌｏｗ−ｋ膜２３がテーパ形状に加工されると、所望の開孔寸法を有する銅配線構造を形成することができなくなり、半導体装置の電気特性は低下する。
【０００９】
また、レジスト膜３１のアッシングは酸素プラズマなどによって行われるが、この際にＬｏｗ−ｋ膜２３がプラズマダメージを受けて変質するという問題もあった。このようなダメージは、特に、２．５より低い比誘電率を有する多孔質のＬｏｗ−ｋ膜で顕著なものとなる。
【００１０】
本発明は上記の問題点に鑑みてなされたものである。即ち、本発明の目的は、パターン形状の良好な銅配線を形成することのできる半導体装置の製造方法を提供することにある。
【００１１】
また、本発明の目的は、Ｌｏｗ−ｋ膜にダメージを与えずにレジスト膜をアッシングすることのできる半導体装置の製造方法を提供することにある。
【００１２】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１３】
本発明の半導体装置の製造方法は、導電層が形成された半導体基板の上にストッパー膜を形成する工程と、このストッパー膜の上に低誘電率材料からなる層間絶縁膜を形成する工程と、この層間絶縁膜の上にキャップ膜を形成する工程と、このキャップ膜の上に所定のパターンを有するレジスト膜を形成する工程と、このレジスト膜をマスクとしてキャップ膜および層間絶縁膜をエッチングし、ストッパー膜に達する開孔部を形成する工程と、レジスト膜を残した状態で開孔部に露出しているストッパー膜をエッチングしビアホールを形成する工程と、ビアホールを形成した後にレジスト膜をアッシングして除去する工程とを有することを特徴としている。
【００１４】
本発明の半導体装置の製造方法は、ビアホールの内面にバリアメタル膜を形成する工程と、ビアホールの内部にバリアメタル膜を介して銅層を埋め込む工程とをさらに有することができる。
【００１５】
本発明の半導体装置の製造方法において、アッシングは、水素と不活性ガスとの混合ガスを用いて２００℃〜４００℃の温度で行われることが好ましい。また、このとき、不活性ガスに対して水素を１体積％〜４０体積％混合することが好ましい。この場合、不活性ガスをアルゴンガスとして、このアルゴンガスに対して水素を１０体積％〜４０体積％混合することができる。また、不活性ガスをヘリウムガスとして、このヘリウムガスに対して水素を１体積％〜３０体積％混合することもできる。
【００１６】
本発明の半導体装置の製造方法において、導電層は銅配線層とすることが好ましい。また、層間絶縁膜としては、多孔性ＳｉＯ２膜、ＳｉＯＣ膜およびＳＯＧ膜よりなる群から選ばれるいずれか１つの膜を用いることができる。また、ストッパー膜としては、ＳｉＣ膜、ＳｉｘＮｙ膜、ＳｉＣＮ膜およびＳｉＯＣ膜よりなる群から選ばれるいずれか１つの膜を用いることができる。さらに、キャップ膜としては、ＳｉＯ２膜またはＳｉｘＮｙ膜を用いることができる。
【発明の効果】
【００１７】
本発明によれば、レジスト膜を残した状態でストッパー膜のエッチングを行うので、キャップ膜および層間絶縁膜がエッチングされるのを防いで、良好なパターン形状を有する半導体装置を製造することができる。
【００１８】
また、本発明によれば、レジスト膜除去のためのアッシングを水素と不活性ガスとの混合ガスを用いて常温より高い温度で行うので、層間絶縁膜の損傷を防いで良好な特性を有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態を図面を参照しながら詳細に説明する。
【００２０】
図１（ａ）〜（ｆ）は、本実施の形態における半導体装置の製造方法を示す断面図である。図１（ａ）に示すように、導電層としての銅配線層１が形成された半導体基板２の上に、ストッパー膜３を形成する。ここで、銅配線層１は、バリアメタル膜４および銅層５を有している。尚、本実施の形態においては、銅配線層以外の他の導電層が形成されていてもよい。例えば、銅以外の他の金属の配線層または不純物ドーピング領域などが半導体基板に形成されていてもよい。
【００２１】
半導体基板２としては、例えばシリコン基板などを用いることができる。また、ストッパー層３は、上に形成される層間絶縁膜とのエッチング選択比が大きい材料を用いることが好ましい。具体的には、層間絶縁膜の種類に応じて適宜決定されるが、例えば、ＳｉＣ膜、ＳｉｘＮｙ（例えば、Ｓｉ３Ｎ４、Ｓｉ２Ｎ３、ＳｉＮなど。）膜、ＳｉＣＮ膜またはＳｉＯＣ膜などを用いることができる。これらの膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ，以下、ＣＶＤという。）法またはスパッタ法などによって成膜することができる。
【００２２】
次に、図１（ｂ）に示すように、ストッパー膜３の上に層間絶縁膜６およびキャップ膜７を順に形成する。
【００２３】
層間絶縁膜６は、低誘電率材料からなる絶縁膜（Ｌｏｗ−ｋ膜）であることが好ましい。例えば、多孔性ＳｉＯ２膜、ＳｉＯＣ膜またはＳＯＧ（Ｓｐｉｎ  ｏｎ  Ｇｌａｓｓ）膜などを用いることができる。また、ＳＯＧ膜の材料としては、例えば、水素シルセスキオキサン（ＨＳＱ）またはメチルシルセスキオキサン（ＭＳＱ）などを挙げることができる。これらの膜は、ＣＶＤ法またはＳＯＤ（Ｓｐｉｎ  ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ  Ｃｏａｔｉｎｇ）法などによって成膜することができる。
【００２４】
キャップ膜７は、後述するレジスト膜の形成の際に層間絶縁膜６がエッチングされるのを防ぐ役割を有する。また、銅配線層形成の際に行う研磨工程で、層間絶縁膜６を保護する役割も有している。キャップ膜７としては、例えば、ＣＶＤ法またはスパッタ法などによって成膜された、ＳｉＯ２膜またはＳｉｘＮｙ（例えば、Ｓｉ３Ｎ４、Ｓｉ２Ｎ３、ＳｉＮなど。）膜などを用いることができる。
【００２５】
キャップ膜７を形成した後は、この上に所定のパターンを有するレジスト膜８を形成して、図１（ｃ）に示す構造とする。具体的には、キャップ膜７の上にフォトレジストを塗布した後、これを露光・現像することによってレジスト膜８を形成することができる。
【００２６】
次に、レジスト膜８をマスクとして、キャップ膜７および層間絶縁膜６を異方性エッチングして開孔部９を形成する。このエッチングは、ストッパー膜３に達した時点で自動的に停止する。そして、図１（ｄ）に示すように、ストッパー膜３の一部３ａが開孔部９に露出する。
【００２７】
エッチング装置としては、例えば、上部電極と下部電極にそれぞれ６０ＭＨｚと２ＭＨｚの高周波を印加することのできる２周波励起平行平板型リアクティブイオンエッチャーを用いることができる。具体的には、オクタフルオロブテン（Ｃ４Ｆ８）、窒素（Ｎ２）およびアルゴン（Ａｒ）からなる混合ガスをエッチングガスとして装置内に導き、圧力を７５ｍＴに維持した状態で、上部電極に２，４００Ｗ、下部電極に３，３００Ｗの電力をそれぞれ印加してプラズマを発生させる。この際、エッチングガスの流量比を、例えば、オクタフルオロブテンについて１５ｓｃｃｍ、窒素について２２５ｓｃｃｍ、アルゴンについて１，４００ｓｃｃｍとすることができる。また、半導体基板を載置するステージの表面温度を４０℃に維持することができる。
【００２８】
キャップ膜７および層間絶縁膜６のエッチングには、上記の混合ガス以外のガスを用いることもできる。例えば、テトラフルオロメタン（ＣＦ４）、ジフルオロメタン（ＣＨ２Ｆ２）、ネオン（Ｎｅ）およびアルゴン（Ａｒ）からなる混合ガスを用いてもよい。
【００２９】
キャップ膜７および層間絶縁膜６のエッチングが終了した後は、開孔部９に露出したストッパー膜３ａのエッチングを行い、ビアホールを形成する。本実施の形態においては、レジスト膜８を残した状態でストッパー膜３ａのエッチングを行うことを特徴としている。
【００３０】
ストッパー膜３ａのエッチングは、キャップ膜７および層間絶縁膜６のエッチングに続いて行うことが好ましい。具体的には、同一のエッチング装置を用い、連続した工程で行うことが好ましい。このようにすることによって、半導体装置の製造工程におけるスループットの向上を図ることができるとともに、異物の付着などを防いで歩留まりを向上させることが可能となる。
【００３１】
例えば、上記の２周波励起平行平板型リアクティブイオンエッチャー内に、テトラフルオロメタン（ＣＦ４）と窒素（Ｎ２）との混合ガスを導き、圧力を１５０ｍＴに維持した状態で、上部電極に１，０００Ｗ、下部電極に２００Ｗの電力をそれぞれ印加してプラズマを発生させる。この際、エッチングガスの流量比を、例えば、テトラフルオロメタンについて５０ｓｃｃｍ、窒素について３００ｓｃｃｍとすることができる。また、半導体基板を載置するステージの表面温度を４０℃に維持することができる。
【００３２】
このように、本実施の形態によれば、キャップ膜７の上にレジスト膜８がある状態でエッチングを行うので、キャップ膜７がエッチングされるのを防ぐことができる。また、これによって、キャップ膜７の下地である層間絶縁膜６がエッチングされるのを防ぐこともできる。したがって、キャップ膜７および層間絶縁膜６がテーパ形状に加工されるのを防いで、良好なパターニング性を有するビアホールを形成することができる。
【００３３】
ストッパー膜３ａをエッチングした後は、不要となったレジスト膜８をアッシングにより除去して、図１（ｅ）に示すビアホール１０を形成する。ここで、ビアホール１０の底面には、下層の銅配線層１の表面が露出している。
【００３４】
ところで、ストッパー膜のエッチング前にレジスト膜のアッシングを行う従来法においては、例えば、酸素（Ｏ２）ガス、アンモニア（ＮＨ３）ガス、または窒素（Ｎ２）と水素（Ｈ２）との混合ガスなどを用い、常温以下の温度および０．１Ｔｏｒｒ以下の圧力でアッシングを行っていた。一方、層間絶縁膜は、その比誘電率が低いほど膜の緻密性が低下するために、アッシングによってクラックが入ったりするなどの損傷を受けやすい。上記の従来条件では層間絶縁膜が受けるダメージは大きく、特に、比誘電率が２．５未満の多孔質膜ではダメージが顕著なものとなる。
【００３５】
本発明者は、鋭意研究した結果、水素と不活性ガスとの混合ガスを用い、常温より高い温度においてアッシングを行うことにより、層間絶縁膜の損傷を防ぐことができることを見出した。不活性ガスとしては、ヘリウム（Ｈｅ）またはアルゴン（Ａｒ）などの水素と反応し難いガスを用いることができる。尚、窒素（Ｎ２）ガスは層間絶縁膜へのダメージが大きくなることから好ましくない。
【００３６】
図２（ａ）は、水素とヘリウムの混合ガスを用いてアッシングした後の断面ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ，透過型電子顕微鏡）写真の一例である。尚、比較のために、アンモニアガスを用いてアッシングした後の断面ＴＥＭ写真についても示している（図２（ｂ））。
【００３７】
図２（ｂ）では、シリコン基板５０上に、ストッパー膜５１、Ｌｏｗ−ｋ膜５２およびキャップ膜５３が積層されていて、ビアホール５４の中に銅配線層５５が埋め込まれている。アッシングによりＬｏｗ−ｋ膜５２がダメージを受けることによって、Ｌｏｗ−ｋ膜５２中にボイド５６が生じているとともに、ビアホール５４の側壁がボーイング形状を呈している様子が分かる。
【００３８】
図２（ａ）も図２（ｂ）と同様の構成であり、シリコン基板４０上に、ストッパー膜４１、Ｌｏｗ−ｋ膜４２およびキャップ膜４３が積層されていて、ビアホール４４の中に銅配線層４５が埋め込まれている。しかしながら、図２（ａ）では、Ｌｏｗ−ｋ膜４２にボイドはなく、ビアホール４４も良好な断面形状を呈していることから、Ｌｏｗ−ｋ膜４２にダメージを与えることなしにアッシングが行われていることが分かる。
【００３９】
アッシングは、不活性ガスに対して水素を１体積％〜４０体積％の範囲内で混合して行うことが好ましい。水素の量が１体積％より少なくなると、一般にアッシングレートが遅くなるので、スループットの点から好ましくない。一方、水素の量が４０体積％より多くなると安全性の観点から好ましくない。
【００４０】
図３は、水素とアルゴンの混合ガスを用いたときの水素濃度に対するアッシングレートの変化を表したものである。図より、水素濃度が大きくなるほどアッシングレートも大きくなることが分かる。スループットと安全性とを比較考量すると、アルゴンガスに対する水素の量が１０体積％〜４０体積％の範囲内であることが好ましい。
【００４１】
また、図４は、水素とヘリウムの混合ガスを用いたときの水素濃度に対するアッシングレートの変化を表したものである。ヘリウムを用いた場合には、水素濃度に関わらず良好なアッシングレートが得られることが分かる。したがって、この場合に混合する水素の量は、１体積％〜４０体積％の範囲内で自由に変えることが可能である。但し、安全性を重視する場合には、水素の量を１体積％〜３０体積％の範囲内とすることが好ましい。
【００４２】
アッシングの際の温度は常温より高い温度であることが好ましく、特に、２００℃〜４００℃の範囲内の温度であることが好ましい。２００℃より低い温度では、アッシングレートが遅くなりスループットが低下する。一方、４００℃より高い温度では、銅の酸化および拡散が激しくなる。尚、アッシングの際の圧力は温度に応じて適宜設定することが好ましいが、上記の温度範囲内であれば０．１Ｔｏｒｒ〜１０Ｔｏｒｒの範囲内とすることがスループットの点から好ましい。
【００４３】
図５は、ダウンフローした水素とヘリウムの混合ガスを用いてアッシングした場合の温度に対するアッシングレートの変化を示した図である。尚、比較のために、酸素ガスを用いた場合とアンモニアガスを用いた場合についても示している。アッシングは、リモートプラズマ装置を用い、圧力１３３Ｐａ、プラズマパワー２，０００Ｗで行った。また、ヘリウムガスに対する水素の量は５体積％とした。図５より、温度の上昇とともにアッシングレートが指数関数的に増大している様子が分かる。
【００４４】
以上の工程によって層間絶縁膜６にビアホール１０を形成した後は、フォトリソグラフィー法によってビアホール１０の上に配線溝１１を形成する。続いて、ビアホール１０および配線溝１１の内面にバリアメタル膜１２を形成し、バリアメタル膜１２を介してこれらの内部に銅層１３の埋込みを行うことによって、ビアプラグ１４および銅配線層１５を形成する（図１（ｆ））。この工程は、具体的には、次のようにして行うことができる。
【００４５】
まず、ＣＶＤ法またはスパッタ法などによって、窒化チタン膜または窒化タンタル膜などのバリアメタル膜を成膜した後、この上にさらに銅層を成膜する。続いて、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ，以下、ＣＭＰという。）法によって、銅層およびバリアメタル膜の研磨を行う。これにより、ビアホールおよび配線溝の内部にのみ、銅層およびバリアメタル膜が残るようにすることができる。
【００４６】
バリアメタル膜の形成および銅層の埋め込みは、他の方法によって行ってもよい。例えば、ＣＶＤ法およびＣＭＰ法によってバリアメタルを配線溝の内部にのみ形成した後、硫酸銅（ＣｕＳＯ４）をベースとした電解液を用いるめっき法によって、配線溝の内部に銅を埋め込んでもよい。
【００４７】
以上の工程によって、銅配線層１を有する半導体基板２の上に、ビアプラグ１４および銅配線層１５を形成することができる（図１（ｆ））。ここで、銅配線層１５は、ビアプラグ１４を介して銅配線層１と電気的に接続している。
【図面の簡単な説明】
【００４８】
【図１】（ａ）〜（ｆ）は、本実施の形態における半導体装置の製造工程を示す断面図である。
【図２】アッシング後の断面ＴＥＭ写真であり、（ａ）は水素とヘリウムの混合ガスを用いた場合、（ｂ）はアンモニアガスを用いた場合である。
【図３】水素とアルゴンの混合ガスを用いたときの水素濃度に対するアッシングレートの変化を示す図である。
【図４】水素とヘリウムの混合ガスを用いたときの水素濃度に対するアッシングレートの変化を示す図である。
【図５】水素とヘリウムの混合ガスを用いてアッシングした場合の温度に対するアッシングレートの変化を示す図である。
【図６】（ａ）〜（ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、従来の半導体装置の製造工程を示す断面図である。
【符号の説明】
【００４９】
１，１５，２０，３０  銅配線層
２  半導体基板
３，２２  ストッパー膜
４，１２，２７  バリアメタル膜
５，１３，２８  銅層
６，２３  層間絶縁膜
７，２４  キャップ膜
８，３１  レジスト膜
９，３２  開孔部
１０，２５，３３  ビアホール
１１，２６  配線溝
１４，２９  ビアプラグ
２１  シリコン基板
【図１】
2005005697.tif 000003
【図２】
2005005697.tif 000004
【図３】
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【図４】
2005005697.tif 000006
【図５】
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【図６】
2005005697.tif 000008
【図７】
2005005697.tif 000009