(57)【要約】【課題】サイズを縮小可能な不揮発性半導体記憶装置を提供すること。【解決手段】フラッシュメモリ３は、フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含むメモリセルと、同一行のメモリセルトランジスタの制御ゲートを共通接続するワード線と、負電圧及び正電圧を発生させる電圧発生回路１２０と、ワード線毎に設けられ、書き込み時及び消去時において、正電圧をワード線に印加する第１ロウデコーダ２９−１と、ワード線毎に設けられ、書き込み時及び消去時において、負電圧をワード線に印加する第２ロウデコーダ２９−２と、ワード線毎に設けられ、第１ロウデコーダ２９−１とワード線との間をスイッチングする第１分離用トランジスタ２８−１と、ワード線毎に設けられ、第２ロウデコーダ２９−２とワード線との間をスイッチングする第２分離用トランジスタ２８−２とを具備する。【選択図】      図３
2005317138.tif 000002
【特許請求の範囲】
【請求項１】
フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含むメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記メモリセルトランジスタのドレインを電気的に共通接続するビット線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、
前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、
負電圧及び正電圧を発生させる電圧発生回路と、
前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する正電圧を、前記ワード線に印加する第１ロウデコーダと、
前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する負電圧を、前記ワード線に印加する第２ロウデコーダと、
前記ワード線毎に設けられ、前記第１ロウデコーダと前記ワード線との間をスイッチングする第１分離用トランジスタと、
前記ワード線毎に設けられ、前記第２ロウデコーダと前記ワード線との間をスイッチングする第２分離用トランジスタと
を具備することを特徴とする不揮発性半導体記憶装置。
【請求項２】
半導体基板の表面内に形成された第１導電型の第１ウェル領域と、
前記半導体基板の表面内に形成され、前記第１ウェル領域と分離された第１導電型の第２ウェル領域と、
前記第１ウェル領域の表面内に形成された第２導電型の第３ウェル領域と、
前記第２ウェル領域の表面内に形成された第２導電型の第４ウェル領域と
を更に具備し、
前記第１ロウデコーダ回路の一部及び前記第１分離用トランジスタは前記第１ウェル領域上に形成された第２導電型のＭＯＳトランジスタであり、
前記第２ロウデコーダ回路の一部及び前記第２分離用トランジスタは前記第４ウェル領域上に形成された第１導電型のＭＯＳトランジスタであり、
前記メモリセルアレイは前記第３ウェル領域上に形成される
ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含むメモリセルと、
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記メモリセルトランジスタのドレインを電気的に共通接続するビット線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、
前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、
負電圧及び正電圧を発生させる電圧発生回路と、
前記ワード線毎に設けられ、書き込み時及び消去時において、前記ワード線に、前記電圧発生回路が発生する正電圧及び負電圧をそれぞれ印加し、第１ＭＯＳトランジスタを含んで形成されたロウデコーダと、
前記ワード線毎に設けられ、前記ロウデコーダと前記ワード線との間をスイッチングする分離用トランジスタと、
前記分離用トランジスタのソース及びドレインのいずれか一方上に形成され、前記ワード線と接続された第１コンタクトプラグと、
前記第１ＭＯＳトランジスタのソース及びドレインのいずれか一方上に形成され、前記分離用トランジスタのソース及びドレインのいずれか他方と電気的に接続された第２コンタクトプラグと
を具備し、前記分離用トランジスタのゲートと前記第１コンタクトプラグとの距離は、前記第１ＭＯＳトランジスタのゲートと前記第２コンタクトプラグとの距離よりも大きい
ことを特徴とする不揮発性半導体記憶装置。
【請求項４】
半導体基板の表面内に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面内に形成された第２導電型の第２ウェル領域と
を更に具備し、
前記ロウデコーダ回路の一部及び前記分離用トランジスタは前記第１ウェル領域上に形成され、前記メモリセルアレイは前記第２ウェル領域上に形成される
ことを特徴とする請求項３記載の不揮発性半導体記憶装置。
【請求項５】
第１選択トランジスタと、第２選択トランジスタと、前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインとの間に電流経路が直列接続され、且つフローティングゲート及び制御ゲートを含む複数のメモリセルトランジスタとを有するＮＡＮＤセルと、
前記ＮＡＮＤセルがマトリクス状に配置されたメモリセルアレイと、
同一列の前記第１選択トランジスタのドレインを共通接続するビット線と、
同一行の前記第１選択トランジスタのゲートを共通接続する第１セレクトゲート線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、
同一行の前記第２選択トランジスタのゲートを共通接続する第２セレクトゲート線と
を具備し、前記メモリセルトランジスタは複数の閾値電圧を有し、そのうちの少なくとも２つの閾値電圧は負電圧である
ことを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関する。例えば、フローティングゲートとコントロールゲートとを有するＭＯＳトランジスタを含む不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
従来、多様な用途に適用するために、種々のタイプのフラッシュメモリが提案されてきている。
【０００３】
例えばデジタルカメラなどに用いられるデータストレージ用のメモリとしては、ＮＡＮＤ型フラッシュメモリが知られている（例えば非特許文献１参照）。また、ＦＮトンネリングを用いてデータの書き込み及び消去を行うＮＯＲ型フラッシュメモリが知られている（例えば非特許文献２参照、）。このＮＯＲ型フラッシュメモリのメモリセルは、１つのメモリセルトランジスタと２つの選択トランジスタを有している（以下３Ｔｒ−ＮＡＮＤ型フラッシュメモリと呼ぶ）。更に近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献３参照）。このフラッシュメモリは、１つのメモリセルトランジスタと１つの選択トランジスタとを含んでメモリセルが構成されている（以下、２Ｔｒフラッシュメモリと呼ぶ）。
【０００４】
上記フラッシュメモリでは、近年のプロセス技術の向上に伴って、メモリセルの縮小化が進展している。しかし、メモリセルアレイ周囲の周辺回路、特にデコーダ回路のサイズを縮小することは困難であり、このことが半導体メモリ装置のダウンサイジングを妨げるという問題があった。
【非特許文献１】Imamiya K. et al.著、”A 125-mm/sup 2/ 1-Gb NAND Flash Memory With 10-Mbyte/s Program Speed”、IEEE Journal of Solod-State Circuits、Vol.37、No.11、p.1493-1501 2002年11月
【非特許文献２】Ditewig T. et al.著、”An Embedded 1.2V-Read Flash Memory Module in a 0.18μm Logic Process”、Solid-State Circuits Conference, 2001 Digest of Tchnical Papers ISSCC. 2001 IEEE International 5-7 p.34-35,425、2001年2月
【非特許文献３】Wei-Hua Liu 著、”A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application”、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この発明の目的は、サイズを縮小可能な不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００６】
この発明の一態様に係る不揮発性半導体記憶装置は、フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含むメモリセルと、前記メモリセルがマトリクス状に配置されたメモリセルアレイと、同一列の前記メモリセルトランジスタのドレインを電気的に共通接続するビット線と、同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、負電圧及び正電圧を発生させる電圧発生回路と、前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する正電圧を、前記ワード線に印加する第１ロウデコーダと、前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する負電圧を、前記ワード線に印加する第２ロウデコーダと、前記ワード線毎に設けられ、前記第１ロウデコーダと前記ワード線との間をスイッチングする第１分離用トランジスタと、前記ワード線毎に設けられ、前記第２ロウデコーダと前記ワード線との間をスイッチングする第２分離用トランジスタとを具備する。
【発明の効果】
【０００７】
本発明によれば、サイズを縮小可能な不揮発性半導体記憶装置を提供出来る。
【発明を実施するための最良の形態】
【０００８】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【０００９】
この発明の第１の実施形態に係る半導体集積回路装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。
【００１０】
図示するように、システムＬＳＩ１は、ＣＰＵ２及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３を備えている。ＣＰＵ２は、フラッシュメモリ３との間で、データの授受を行う。フラッシュメモリ３は、メモリセルアレイ１０、ロウデコーダ２０、カラムデコーダ３０、書き込み用セレクタ４０、書き込み回路５０、読み出し用セレクタ６０、センスアンプ７０、ソース線ドライバ８０、スイッチ群９０、アドレスバッファ１００、ライトステートマシーン１１０、及び、電圧発生回路１２０を備えている。ＬＳＩ１には、外部から電圧Ｖcc１（〜３Ｖ）が与えられており、Ｖcc１は、電圧発生回路１２０、書き込み回路５０、及び書き込み用セレクタ４０に与えられる。
【００１１】
メモリセルアレイ１０は、マトリクス状に配置された複数個のメモリセルを有している。メモリセルアレイ１０の構成について、図２を用いて説明する。図２はメモリセルアレイ１０の一部領域の回路図である。
【００１２】
図示するように、メモリセルアレイ１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
【００１３】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ８０に接続されている。
【００１４】
図１に戻って、ＬＳＩ１の説明を続ける。  
ロウデコーダ２０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ２０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍのいずれかを選択する。ロウデコーダ２０の構成について、特にワード線の選択に係る構成について、図３を用いて説明する。図３は、ロウデコーダ２０の回路図である。
【００１５】
図示するように、ロウデコーダ２０は、ロウアドレスデコード回路群２１及びスイッチ素子群２２を備えている。ロウアドレスデコード回路群２１は、ワード線毎に設けられたロウアドレスデコード回路２９を備えている。ロウアドレスデコード回路２９は、ＮＡＮＤゲート２３、ＯＲゲート２４、インバータ２５、ｎチャネルＭＯＳトランジスタ２６−１、２７−１、及びｐチャネルＭＯＳトランジスタ２６−２、２７−２を有している。ＮＡＮＤゲート２３は、ｉ＋１ビットのロウアドレス信号のＮＡＮＤ演算を行う。このＮＡＮＤ演算結果を、以下ＭｉＢ信号と呼ぶ。またＯＲゲート２４は、ロウアドレス信号のＯＲ演算を行う。このＯＲ演算結果を、以下ＢＬＫＦＬｉ信号と呼ぶ。インバータ２５はＭｉＢ信号を反転させる。ＭｉＢ信号を反転させた信号を以下、Ｍｉ信号と呼ぶ。ＭＯＳトランジスタ２６−１、２６−２は、その電流経路の一端及び他端同士が接続されている。そして、電流経路の一端にＢＬＫＦＬｉ信号が入力される。ＭＯＳトランジスタ２６−１のゲートにはＭｉ信号が入力され、ＭＯＳトランジスタ２６−２のゲートにはＭｉＢ信号が入力される。そして、電流経路の他端がロウアドレスデコード回路２９の出力となる。また、ＭＯＳトランジスタ２７−１、２７−２は、その電流経路の一端及び他端同士が接続されている。そして、電流経路の一端が、ＭＯＳトランジスタ２６−１、２６−２の電流経路の他端に接続されている。ＭＯＳトランジスタ２７−１のゲートにはＭｉＢ信号が入力され、ＭＯＳトランジスタ２７−２のゲートにはＭｉ信号が入力される。電流経路の他端はＷＬＬノードに接続される。ＷＬＬノードには、負電位、正電位、または０Ｖが与えられる。
【００１６】
すなわち、ＭｉＢ信号が“Ｈ”レベルの際には、ＭＯＳトランジスタ２６−１、２６−２がオフ状態となり、ＭＯＳトランジスタ２７−１、２７−２がオン状態となって、ロウアドレスデコード回路２９の出力はＷＬＬノードの電位となる。また、ＭｉＢ信号が“Ｌ”レベルの際には、ＭＯＳトランジスタ２６−１、２６−２がオン状態となり、ＭＯＳトランジスタ２７−１、２７−２がオフ状態となって、ロウアドレスデコード回路２９の出力は、ＢＬＫＦＬｉとなる。
【００１７】
スイッチ素子群２２は、ワード線毎に設けられたｐチャネルＭＯＳトランジスタ２８を有している。複数のＭＯＳトランジスタ２８のゲートはＷＩＳＯＧノードに共通接続され、ソースが、対応するロウアドレスデコード回路２９の出力に接続され、ドレインが対応するワード線に接続されている。以下では、ＭＯＳトランジスタ２８を、分離用トランジスタと呼ぶことにする。
【００１８】
また、ロウアドレスデコード回路２９は、メモリセルアレイ１０が形成されているｐ型ウェルに対して、電圧ＶＰＷを印加する。
【００１９】
図１に戻って、ＬＳＩ１の説明を続ける。  
カラムデコーダ３０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。
【００２０】
読み出し用セレクタ６０は、読み出し時において、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
【００２１】
センスアンプ７０は、ロウデコーダ２０及びカラムデコーダ３０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
【００２２】
書き込み回路５０は、書き込みデータをラッチする。
【００２３】
書き込み用セレクタ４０は、選択ビット線に対して書き込み電圧を印加し、非選択ビット線に対して書き込み禁止電圧を印加する。
【００２４】
スイッチ群９０は、ＣＰＵ２から与えられる書き込みデータを、書き込み回路５０に転送する。
【００２５】
書き込み回路５０、書き込み用セレクタ４０、及びスイッチ群９０の構成について図４を用いて説明する。図４は、書き込み回路５０、書き込み用セレクタ４０、及びスイッチ群９０の回路図である。
【００２６】
まず書き込み用セレクタ４０について説明する。書き込み用セレクタ４０は、ビット線ＢＬ０〜ＢＬｎ毎に設けられた選択回路４１を備えている。選択回路４１の各々は、２つのｎチャネルＭＯＳトランジスタ４２、４３を備えている。ｎチャネルＭＯＳトランジスタ４２は、ソースに書き込み禁止電圧ＶＰＩが印加され、ドレインが対応するビット線に接続されている。またｎチャネルＭＯＳトランジスタ４３は、ソースに書き込み電圧ＶＮＥＧＰＲＧが印加され、ドレインが対応するビット線及びｎチャネルＭＯＳトランジスタ４２のドレインに接続されている。なお、ｎチャネルＭＯＳトランジスタ４２、４３のバックゲートには、書き込み電圧ＶＮＥＧＰＲＧが印加されている。
【００２７】
次に書き込み回路５０について説明する。書き込み回路５０は、ビット線ＢＬ０〜ＢＬｎ毎に設けられたラッチ回路５１を備えている。ラッチ回路５１の各々は、２つのインバータ５２、５３を備えている。インバータ５２の入力端は、インバータ５３の出力端に接続され、インバータ５２の出力端は、インバータ５３の入力端に接続されている。そして、インバータ５２の入力端とインバータ５３の出力端との接続ノードが、ラッチ回路５１の出力ノードとなり、対応するビット線に接続されている。インバータ５２、５３はそれぞれ、電流経路が直列接続されたｎチャネルＭＯＳトランジスタ５４及びｐチャネルＭＯＳトランジスタ５５を備えている。ｎチャネルＭＯＳトランジスタ５４のソースには書き込み電圧ＶＮＥＧＰＲＧが印加され、ｐチャネルＭＯＳトランジスタ５５のソースにはＶcc１（＝３Ｖ：constant）が印加されている。すなわちインバータ５２、５３は、Ｖcc１及びＶＮＥＧＰＲＧを、それぞれ低電圧側及び高電圧側の電源電圧として動作する。ｎチャネルＭＯＳトランジスタ５４のゲートとｐチャネルＭＯＳトランジスタ５５のゲートとは、共通接続されている。そして、インバータ５３のｐチャネルＭＯＳトランジスタ５５のドレインとｎチャネルＭＯＳトランジスタ５４のドレインとの接続ノードが、インバータ５２のｐチャネルＭＯＳトランジスタ５５のゲートとｎチャネルＭＯＳトランジスタ５４のゲートとの接続ノードに接続され、更にビット線に接続されている。また、インバータ５２のｐチャネルＭＯＳトランジスタ５５のドレインとｎチャネルＭＯＳトランジスタ５４のドレインとの接続ノードが、インバータ５３のｐチャネルＭＯＳトランジスタ５５のゲートとｎチャネルＭＯＳトランジスタ５４のゲートとの接続ノードに接続され、この接続ノードがラッチ回路５１の入力ノードとなる。
【００２８】
スイッチ群９０は、ラッチ回路５１毎に設けられたｐチャネルＭＯＳトランジスタ９１、及びｎチャネルＭＯＳトランジスタ９２（以下、ＭＯＳトランジスタ９２をリセットトランジスタと呼ぶ）を含んでいる。ｐチャネルＭＯＳトランジスタ９１の電流経路の一端には書き込みデータが入力され、他端は対応するラッチ回路５１の入力ノードに接続されている。そして、ＭＯＳトランジスタ９１のゲートは常時接地されている。なお、ＭＯＳトランジスタ９１のバックゲートにはＶcc１が印加されている。リセットトランジスタの電流経路の一端及びバックゲートには書き込み電圧ＶＮＥＧＰＲＧが印加され、他端は対応するラッチ回路の入力ノード及びｐチャネルＭＯＳトランジスタ９１の電流経路の他端に接続されている。なお、全てのリセットトランジスタ９２のゲートは共通接続されて、リセット信号Ｒｅｓｅｔが入力される。またリセットトランジスタ９２の電流経路の一端も共通接続されており、一括してＶＮＥＧＰＲＧが印加される。
【００２９】
再び図１に戻ってＬＳＩ１の説明を続ける。  
ソース線ドライバ８０は、ソース線ＳＬに電圧を供給する。
【００３０】
アドレスバッファ１００は、ＣＰＵ２から与えられるアドレス信号を保持する。そして、カラムアドレス信号ＣＡをカラムデコーダ３０に供給し、ロウアドレス信号ＲＡをロウデコーダ２０及び書き込み回路５０に供給する。
【００３１】
ライトステートマシーン１１０は、ＣＰＵ２から与えられる命令信号に基づいて、フラッシュメモリ３に含まれる各回路の動作を制御し、データの書き込み、消去、読み出しのタイミング制御を行い、また各動作について決められた所定のアルゴリズムを実行する。
【００３２】
電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。図５は電圧発生回路１２０の回路図である。図示するように、電圧発生回路１２０は、制御回路１２１、負のチャージポンプ回路１２２、及び正のチャージポンプ回路１２３を備えている。制御回路１２１は、チャージポンプ回路１２２、１２３を制御する。そしてチャージポンプ回路１２２は、負電圧ＶＢＢ１（＝−６Ｖ）、ＶＢＢ２（＝−３．５Ｖ）、ＶＢＢ３（＝−８Ｖ）、及びＶＢＢ４を生成する。またチャージポンプ回路１２３は、正電圧ＶＰＰ１（＝１１Ｖ）、及びＶＰＰ２（＝１２Ｖ）を生成する。負電圧ＶＢＢ１〜ＶＢＢ３、及び正電圧ＶＰＰ１、ＶＰＰ２は、ロウデコーダ２０に供給される。負電圧ＶＢＢ１、ＶＢＢ２、及びＶＢＢ４は、書き込み用セレクタ４０に供給される。負電位ＶＢＢ１は更に、書き込み回路５０にも供給される。
【００３３】
次に、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３の備えるメモリセルアレイ１０の平面構成及び断面構成について説明する。図６はメモリセルアレイ１０の一部領域の平面図である。
【００３４】
図示するように、半導体基板２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍが形成されている。すなわち、１本のワード線ＷＬ０〜ＷＬｍのいずれかが、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかと、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかとの間に挟まれている。ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ０〜ＳＧＤｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ１が形成され、セレクトゲート線ＳＧＳ０〜ＳＧＳｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴ１、ＳＴ２も、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタＳＴのフローティングゲートと制御ゲートとが接続されている。
【００３５】
選択トランジスタＳＴ２のソース領域上には、それぞれ第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグＣＰ１を介して、選択トランジスタＳＴ２のソース領域と接続されている。なお、各ソース線ＳＬは、図示せぬ領域にて共通接続されて、更にソース線ドライバ８０に接続されている。
【００３６】
素子領域ＡＡ上には、第１方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎは、コンタクトプラグＣＰ２を介して選択トランジスタＳＴ１のドレイン領域と接続されている。
【００３７】
図７は図６におけるＹ１−Ｙ１’線方向に沿った断面図である。
【００３８】
図示するように、ｐ型半導体（シリコン）基板２００の素子領域ＡＡの表面領域内に、ｎ型ウェル領域２０１が形成されている。またｎ型ウェル領域２０１の表面領域内には、ｐ型ウェル領域２０２が形成されている。そして、ｐ型ウェル領域２０２上には、ゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、ゲート間絶縁膜２０５上に形成された多結晶シリコン層２０６、及び多結晶シリコン層２０６上に形成されたシリサイド層２０７を有している。ゲート間絶縁膜２０５は、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層２０６及びシリサイド層２０７はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜２０５の一部が除去されており、多結晶シリコン層２０４、２０６は電気的に接続されている。そして、多結晶シリコン層２０４、２０６及びシリサイド層２０７が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２０４及び多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
【００３９】
そして隣接するゲート電極間に位置する半導体基板２００表面内には、ソース・ドレイン領域として機能する不純物拡散層２０８が形成されている。不純物拡散層２０８は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層２０８は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層２０８は、２つの選択トランジスタＳＴ２のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層２０８は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層２０８は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域３５の表面内には、シリサイド層２０９が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域２０８、選択トランジスタＳＴ１のソース領域２０８、及び選択トランジスタＳＴ２のドレイン領域２０８内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタのゲート電極（積層ゲート）の側面には、側壁絶縁膜２１０が形成されている。側壁絶縁膜２１０は、積層ゲートのソース領域２０８に面する側及びドレイン領域２０８に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜２１０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜２１０によって被覆されている。
【００４０】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１１が形成されている。層間絶縁膜２１１中には、選択トランジスタＳＴ２のソース領域２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ５が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ５に接続される金属配線層２１２が形成されている。金属配線層２１２は、ソース線ＳＬとして機能する。また、層間絶縁膜２１１中には、選択トランジスタＳＴ１のドレイン領域２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ３に接続される金属配線層２１３が形成されている。
【００４１】
層間絶縁膜２１１上には、金属配線層２１２、２１３を被覆するようにして、層間絶縁膜２１４が形成されている。そして、層間絶縁膜２１４中には、金属配線層２１３に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜２１４上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層２１５が形成されている。金属配線層２１５は、ビット線ＢＬとして機能する。上記コンタクトプラグＣＰ３、ＣＰ４、及び金属配線層２１３が、図６におけるコンタクトプラグＣＰ２に相当する。
【００４２】
層間絶縁膜２１４上には、金属配線層２１５を被覆するようにして、層間絶縁膜２１６が形成されている。そして、層間絶縁膜２１６上には金属配線層２１７が形成されている。金属配線層２１７は、図示せぬ領域において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層２０７に接続されており、選択ゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。そして、層間絶縁膜２１６上には、金属配線層２１７を被覆するようにして、層間絶縁膜２１８が形成されている。
【００４３】
次に、カラム方向に沿って、メモリセルアレイ１０、書き込み用セレクタ４０、ラッチ回路５０、及びスイッチ群９０の断面構造を簡単に説明する。図８は、メモリセルアレイ１０、書き込み用セレクタ４０、ラッチ回路５０及びスイッチ群９０の断面図である。図８では特に、１個のメモリセルＭＣ、選択回路４１インバータ５３、及びＭＯＳトランジスタ９１、９２についてのみ示している。
【００４４】
図示するように、半導体基板２００の表面内には、互いに離隔されたｎ型ウェル領域２０１、２２０、２２１が形成されている。ｎ型ウェル領域２０１は、メモリセルアレイ１０を形成するためのものであり、ｎ型ウェル２２１は、書き込み用セレクタ４０及びリセットトランジスタ９２を形成するためのものである。そして、ｎ型ウェル領域２２２は、ラッチ回路５１及びＭＯＳトランジスタ９１を形成するためのものである。
【００４５】
ｎ型ウェル領域２０１の表面内には、更にｐ型ウェル領域２０２が形成されている。ｐ型ウェル領域２０２情にはメモリセルＭＣが形成されている。なお、メモリセルの選択トランジスタＳＴ１、ＳＴ２は、単層ゲートとして図示されているが、メモリセルトランジスタＭＴと同様に積層ゲート構造であっても良い。そして、ｐ型ウェル領域２０２には電位ＶＰＷが印加され、ｎ型ウェル領域２０１には電位ＷＮＨが印加される。
【００４６】
ｎ型ウェル領域２２１の表面内には、更にｐ型ウェル領域２２３が形成されている。ｐ型ウェル領域２２３上には、選択回路４１内のＭＯＳトランジスタ４２、４３が形成され、更にリセットトランジスタ９２が形成されている。ｐ型ウェル領域２２３には電位ＶＮＥＧＰＲＧが印加され、ｎ型ウェル領域２２１には０Ｖが印加される。
【００４７】
ｎ型ウェル領域２２２の表面内には、更にｐ型ウェル領域２２４が形成されている。ｐ型ウェル領域２２４上にはＭＯＳトランジスタ５４が形成され、ｎ型ウェル領域２２２上にはＭＯＳトランジスタ５５、９１が形成されている。そして、ＭＯＳトランジスタ５４、５５が、インバータ５２、５３を形成する。また、ｐ型ウェル領域２２４には電位ＶＮＥＧＰＲＧが印加され、ｎ型ウェル領域２２２には電位Ｖcc１が印加される。
【００４８】
次に、ロウ方向に沿って、メモリセルアレイ１０、スイッチ群２２、及びロウアドレスデコード回路２９の一部の断面構造を簡単に説明する。図９は、メモリセルアレイ１０、分離用トランジスタ２８、及びＭＯＳトランジスタ２６−１、２６−２の断面図である。
【００４９】
図示するように、前述のｎ型ウェル領域２０１の表面領域内には、ｐ型ウェル領域２２５、２０２が形成されている。前述の通り、ｐ型ウェル領域２０２はメモリセルアレイを形成するためのものである。従って、ここではｐ型ウェル領域２０２上の構成については説明を省略する。ｐ型ウェル領域２２５は、ロウアドレスデコード回路２９内のｎチャネルＭＯＳトランジスタを形成するためのものである。
【００５０】
ｎ型ウェル領域２０１上には、分離用トランジスタ２８が形成され、更にロウアドレスデコード回路２９内のＭＯＳトランジスタ２６−２が形成されている。またｐ型ウェル領域２２５上にはＭＯＳトランジスタ２６−１が形成されている。そしてｐ型ウェル領域２２５には、電位ＷＰＨが印加される。
【００５１】
図１０は、分離用トランジスタ２８、及びロウアドレスデコード回路２９内のＭＯＳトランジスタ２６−１、２６−２の断面図である。図示するように、分離用トランジスタ２８は、ｎ型ウェル領域２０１の表面内に形成された不純物拡散層２７０、２７１（ドレイン、ソース領域）と、不純物拡散層２７０、２７１間のウェル領域２０１上にゲート絶縁膜２７６を介在して形成されたゲート電極２７７を備えている。そして不純物拡散層２７０上にはコンタクトプラグＣＰ１０が形成され、コンタクトプラグＣＰ１０は金属配線層２９４によってワード線に接続される。また不純物拡散層２７１上にはコンタクトプラグＣＰ１１が形成されている。
【００５２】
ＭＯＳトランジスタ２６−２は、ｎ型ウェル領域２０１の表面内に形成された不純物拡散層２７２、２７３（ドレイン、ソース領域）と、不純物拡散層２７２、２７３間のウェル領域２０１上にゲート絶縁膜２７８を介在して形成されたゲート電極２７９を備えている。そして不純物拡散層２７２上にはコンタクトプラグＣＰ１２が形成されている。
【００５３】
ＭＯＳトランジスタ２６−１は、ｐ型ウェル領域２２５の表面内に形成された不純物拡散層２７４、２７５（ドレイン、ソース領域）と、不純物拡散層２７４、２７５間のウェル領域２２５上にゲート絶縁膜２８０を介在して形成されたゲート電極２８１を備えている。そして不純物拡散層２７４上にはコンタクトプラグＣＰ１３が形成されている。コンタクトプラグＣＰ１１〜ＣＰ１３は、金属配線層２９５によって共通に接続されている。
【００５４】
上記構成において、分離用トランジスタ２８のドレイン（ソースまたはドレインのうちの、ワード線に直接接続される一方）上に形成されたコンタクトプラグＣＰ１０とゲート電極２７７との距離をＬ１とする。またコンタクトプラグＣＰ１２とゲート電極２７９との距離、及びコンタクトプラグＣＰ１３とゲート電極２８１との距離をＬ２とする。すると、Ｌ１とＬ２との間には、Ｌ１＞Ｌ２なる関係がある。
【００５５】
また、分離用トランジスタ２８のゲート電極のゲート長をＧ１、ＭＯＳトランジスタ２６−１、２６−２のゲート電極２８１、２７９のゲート長をＧ２とすると、両者にはＧ１＝Ｇ２なる関係がある。
【００５６】
次に、上記構成の３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３の動作について、図１１、図１２を用いて以下説明する。図１１は、消去時及び書き込み時における、ビット線ＢＬ、ワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、及びｐ型ウェル領域２０２の電位ＶＰＷについて示している。図１２は、リセット信号Ｒｅｓｅｔ、データ信号、ＶＰＩ、及びＶＮＥＧＰＲＧのタイミングチャートである。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。
【００５７】
＜初期動作＞
まず、初期動作について図１３を用いて説明する。初期動作とは、データの書き込み、読み出し、及び消去などにあたって、最初に行われる動作のことである。初期動作は、図１２において、時刻ｔ１までの間に行われる。また図１３は、初期動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。なお以下では、ビット線ＢＬ０〜ＢＬｎに対応する選択回路４１内のＭＯＳトランジスタ４３、４２のゲートを、それぞれノードＢ０〜Ｂｎ、ノードＡ０〜Ａｎと呼ぶことにする。
【００５８】
まず初期動作にあたっては、ＶＰＩ及びＶＮＥＧＰＲＧは０Ｖとされる。またリセット信号ＲｅｓｅｔはＶcc１（＝３Ｖ）とされる。すると、スイッチ群９０内におけるリセットトランジスタ９２がオン状態となる。従って、全てのラッチ回路５１の入力ノードにはＶＮＥＧＰＲＧ＝０Ｖが与えられる。すると、インバータ５２、５３の低電圧側の電源電圧はＶＮＥＧＰＲＧ＝０Ｖであるので、全てのラッチ回路５１の入力ノードは０Ｖ、出力ノードはＶcc１となる。すなわち、ノードＢ０〜Ｂｎは０Ｖ、ノードＡ０〜ＡｎはＶcc１となる。従って、全ての選択回路４１内において、ＭＯＳトランジスタ４２がオフ状態、ＭＯＳトランジスタ４３がオン状態となる。その結果、ＭＯＳトランジスタ４３のソースから、各ビット線ＢＬ０〜ＢＬｎには０Ｖが与えられる。
【００５９】
以上のように、初期動作において、ラッチ回路の入力ノードに０Ｖが与えられる。
【００６０】
＜データラッチ動作＞
次に、データラッチ動作について図１４を用いて説明する。データラッチ動作とは、データの書き込みにあたって、各ラッチ回路５１に対して、書き込みデータを入力する動作のことである。データラッチ動作は、図１２において、時刻ｔ１〜ｔ２の間に行われる。また図１４は、データラッチ動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。
【００６１】
まずデータラッチ動作にあたって、リセット信号Ｒｅｓｅｔが０Ｖとされ、各ビット線に対応して、ＭＯＳトランジスタ９１の電流経路の一端に書き込みデータが入力される。ＭＯＳトランジスタ９１の電流経路の一端には、“０”書き込み（フローティングゲートに電子を注入）する場合には０Ｖが印加され、“１”書き込み（フローティングゲートに電子を注入しない場合）には３Ｖが印加される。また、ＶＰＩ及びＶＮＥＧＰＲＧは依然として０Ｖである。すると、リセット信号Ｒｅｓｅｔが０Ｖとされたことにより、全てのＭＯＳトランジスタ９２はオフ状態となる。また、全てのＭＯＳトランジスタ９１はオン状態とされている。
【００６２】
図１４の例では、ビット線ＢＬ０に接続されたメモリセルに“０”データを書き込み、ビット線ＢＬ１に接続されたメモリセルに“１”データに書き込む場合を例に挙げている。
【００６３】
まずビット線ＢＬ０に着目して、“０”データを書き込む場合について説明する。図１４に示すように、ＭＯＳトランジスタ９１の電流経路の一端には０Ｖが与えられる。しかし、ＭＯＳトランジスタ９１のゲート電位も０Ｖであるので、ＭＯＳトランジスタ９１はカットオフの状態にある。従って、ラッチ回路５１内のデータは初期状態と変わらない。よって、ノードＡ０はＶcc１、ノードＢ０は０Ｖである。そのため、ビット線ＢＬ０に対応した選択回路４１内では、ＭＯＳトランジスタ４３がオン状態、ＭＯＳトランジスタ４２がオフ状態となり、ビット線ＢＬ０には、ＭＯＳトランジスタ４３のソースからＶＮＥＧＰＲＧ＝０Ｖが与えられる。
【００６４】
次にビット線ＢＬ１に着目して、“１”データを書き込む場合について説明する。図１４に示すように、ＭＯＳトランジスタ９１の電流経路の一端には３Ｖが与えられる。すると、ＭＯＳトランジスタ９１はオン状態であるので、この３Ｖはラッチ回路の入力ノードに達する。すると、ＶＮＥＧＰＲＧ＝０Ｖであるので、ノードＡ１の電位はＶcc１から０Ｖへ変化し、ノードＢ１の電位は０ＶからＶcc１に変化する。従って、ビット線ＢＬ１に対応する選択回路４１内においては、ＭＯＳトランジスタ４３がオフ状態となり、ＭＯＳトランジスタ４２がオン状態となる。その結果、ビット線ＢＬ１には、ＭＯＳトランジスタ４２のソースからＶＰＩ＝０Ｖが与えられる。
【００６５】
以上のように、データラッチ動作においては、“１”書き込みを行うメモリセルに対応したラッチ回路内のデータが、初期状態から反転される。すなわち、“０”書き込み（電子を注入）するときには、実質的にはデータは外部から入力されず、“１”書き込み（電子を注入しない＝非選択）するときには、データを外部から取り込む。
【００６６】
＜書き込み動作＞
次に書き込み動作について図１５及び図１６を用いて説明する。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。書き込み動作は、図１２において、時刻ｔ４以降に行われる。また図１５は、書き込み動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。図１５において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ビット線ＢＬ０に接続されたメモリセルが選択され、ビット線ＢＬ１に接続されたメモリセルが非選択とされる。また図１６は、書き込み時におけるロウアドレスデコード回路２９、分離用トランジスタ２８、及びメモリセルアレイ１０の回路図である。図１６において、破線で示した領域は、同一ウェルであることを意味する。
【００６７】
まず書き込み動作にあたって、リセット信号Ｒｅｓｅｔは依然として０Ｖである。そして、時刻ｔ３においてＶＮＥＧＰＲＧがＶＢＢ１（＝−６Ｖ）とされ、時刻ｔ４でＶＰＩがＶＢＢ２（＝−３．５Ｖ）とされる。負電位ＶＢＢ１及びＶＢＢ２は、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２が出力する。なお、ＶＰＩの電位は、ＶＢＢ２ではなく、その他の負電位ＶＢＢ４であっても良い。負電位ＶＢＢ４も、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２が出力する。
【００６８】
すると、ラッチ回路５１内のインバータ５２、５３の低電圧側の電源電圧が０ＶからＶＢＢ１に変化するから、ノードＢ０、及びノードＡ１の電位は、０ＶからＶＢＢ１に変化する。そして、ビット線ＢＬ０に対応する選択回路４１ではＭＯＳトランジスタ４３がオン状態、ビット線ＢＬ１に対応する選択回路４１内ではＭＯＳトランジスタ４２がオン状態である。そして、ＭＯＳトランジスタ４２、４３のソース電位は、それぞれＶＰＩ＝ＶＢＢ２、ＶＮＥＧＰＲＧ＝ＶＢＢ１であるから、ビット線ＢＬ０、ＢＬ１にはそれぞれＶＢＢ１、ＶＢＢ２が与えられる。
【００６９】
そして、ロウデコーダ２０が、セレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶＢＢ２を印加し、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤｍ及び全てのセレクトゲート線ＳＧＳ０〜ＳＧＳｍにＶＢＢ１を印加する。すると、選択セレクトゲート線ＳＧＤ０に接続される選択トランジスタＳＴ１のうち、ＶＢＢ２が印加されているビット線ＢＬ１に接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、ＶＢＢ１が印加されているビット線ＢＬ０に接続されている選択トランジスタＳＴ１はオン状態となる。
【００７０】
更にロウデコーダ２０において、選択ワード線ＷＬ０に対応するのロウアドレスデコード回路２９は、正電位ＶＰＰ１（１１Ｖ）を出力する。また非選択ワード線ＷＬ１〜ＷＬｍに対応するロウアドレスデコード回路２９は、０Ｖを出力する。そして、ＷＩＳＯＧは０Ｖとされている。従って、選択ワード線ＷＬ０に対応する分離用トランジスタ２８はオン状態となり、非選択ワード線ＷＬ１〜ＷＬｍに対応する分離用トランジスタ２８はカットオフとなる。その結果、選択ワード線ＷＬ０にはＶＰＰ１が印加され、非選択ワード線ＷＬ１〜ＷＬｍはフローティングとなる。正電位ＶＰＰ１は、ライトステートマシーン１１０の命令によってチャージポンプ回路１２３が出力する。
【００７１】
以上の結果、選択ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ０及びビット線ＢＬ１に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、約ＶＰＰ１まで上昇する。他方、選択セレクトゲート線ＳＧＤ０及びビット線ＢＬ０に接続されている選択トランジスタＳＴ１はオン状態にあるから、当該選択トランジスタＳＴ１に接続されるメモリセルトランジスタＭＴのチャネル電位はＶＢＢ１となる。
【００７２】
またロウデコーダ２０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）にＶＢＢ１を与える。更に、ｎ型ウェル領域２０１及びｐ型ウェル領域２２５の電位ＷＮＨ、ＷＰＨはそれぞれＶＰＰ１、０Ｖとされている。
【００７３】
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち“１”データが書き込まれる。図１５の例であると、ビット線ＢＬ１及び選択ワード線ＷＬ０に接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。
【００７４】
他方、選択セレクトゲート線ＳＧＤ０に接続され、且つビット線ＢＬ０に接続されている選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が（ＶＰＰ１−ＶＢＢ１＝１７Ｖ）であるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
【００７５】
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【００７６】
＜消去動作＞
次に、消去動作について、図１７及び図１８を用いて説明する。図１７は、消去動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。データの消去は、書き込み同様、ページ一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図１７は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。また図１６は、書き込み時におけるロウアドレスデコード回路２９、分離用トランジスタ２８、及びメモリセルアレイ１０の回路図である
消去動作にあたっては、リセット信号Ｒｅｓｅｔが０Ｖとされ、全ビット線に対応するＭＯＳトランジスタ９１の電流経路の一端に３Ｖが印加される。また、ＶＰＩはＶcc１であり、ＶＮＥＧＰＲＧは依然として０Ｖである。すると、リセット信号Ｒｅｓｅｔが０Ｖとされたことにより、全てのＭＯＳトランジスタ９２はオフ状態となる。また、全てのＭＯＳトランジスタ９１はオン状態とされている。従って、ラッチ回路５１の入力ノードには３Ｖが与えられる。すると、ＶＮＥＧＰＲＧ＝０Ｖであるので、ノードＡ０〜Ａｎの電位は０Ｖ、ノードＢ０〜Ｂｎの電位はＶcc１となる。従って、全選択回路４１内においては、ＭＯＳトランジスタ４２、４３がカットオフ状態となる。従って、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＮＥＧＰＲＧ並びにＶＰＩとは電気的に分離されて、フローティングの状態となる。
【００７７】
その上で、ロウデコーダ２０は、全てのセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍにＶＰＰ２（１２Ｖ）を印加する。更にロウデコーダ２０において、選択ワード線ＷＬ０に対応するのロウアドレスデコード回路２９は、負電位ＶＢＢ３（−８Ｖ）を出力する。また非選択ワード線ＷＬ１〜ＷＬｍに対応するロウアドレスデコード回路２９は、Ｖcc１（３Ｖ）を出力する。そして、ＷＩＳＯＧは例えば−１１Ｖとされている。従って、全ての分離用トランジスタ２８はオン状態となる。その結果、選択ワード線ＷＬ０にはＶＢＢ３が印加され、非選択ワード線ＷＬ１〜ＷＬｍにはＶcc１が印加される。更にロウデコーダ２０は、メモリセルが形成されている半導体基板（ｐ型ウェル領域２０２）にＶＰＰ２（１２Ｖ）を印加する。更に、ｎ型ウェル領域２０１及びｐ型ウェル領域２２５の電位ＷＮＨ、ＷＰＨはそれぞれＶＢＢ３、Ｖcc１とされている。負電位ＶＢＢ３及び正電位ＶＰＰ２は、ライトステートマシーン１１０の命令によってチャージポンプ回路１２２、１２３がそれぞれ出力する。
【００７８】
すると、選択ワード線ＷＬ０に接続されているメモリセルトランジスタＭＴと半導体基板との間の電位差が（ＶＰＰ２−ＶＢＢ３＝２０Ｖ）となり、フローティングゲート内の電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、選択ワード線ＷＬ０に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。
【００７９】
非選択ワード線ＷＬ１〜ＷＬｍに接続されているメモリセルトランジスタＭＴにおいては、ワード線ＷＬ１〜ＷＬｍにＶcc１が印加されている。従って、メモリセルトランジスタＭＴとウェル領域との電位差が十分ではないため、フローティングゲートから電子は引き抜かれず、データは消去されない。
【００８０】
以上のようにして、選択されたページから一括してデータが消去される。なお、図１７の例では、１本のワード線に接続されたメモリセルトランジスタ（１ページ）からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダ２０が複数のワード線にＶＢＢ３を印加すれば良い。
【００８１】
＜読み出し動作＞
次に読み出し動作について図１９及び図２０を用いて説明する。図１９は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、ビット線ＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。また図２０は、書き込み時におけるロウアドレスデコード回路２９、分離用トランジスタ２８、及びメモリセルアレイ１０の回路図である。
【００８２】
まずロウデコーダ２０は、データを読み出すべきメモリセルが接続されるセレクトゲート線ＳＧＤ０、ＳＧＳ０を選択し、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶcc１を印加する。その他のセレクトゲート線ＳＧＤ１〜ＳＧＤｍ及びＳＧＳ１〜ＳＧＳｍは非選択とされ、非選択セレクトゲート線には０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。更にロウデコーダ２０において、ロウアドレスデコード回路２９は０Ｖを出力する。そして、ＷＩＳＯＧは−３Ｖとされている。従って、全ての分離用トランジスタ２８はオン状態となり、全ワード線ＷＬ０〜ＷＬｍには０Ｖが印加される。なお、ｎ型ウェル領域２０１及びｐ型ウェル領域２２５の電位ＷＮＨ、ＷＰＨはそれぞれＶcc１、０Ｖとされている。
【００８３】
すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
【００８４】
この状態で、ビット線は、読み出し用セレクタ６０を介してセンスアンプ７０に接続され、選択ビット線ＢＬ０に例えば２．０Ｖが印加される。すると、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続されている選択トランジスタＳＴ１、ＳＴ２に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。
【００８５】
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ７０が増幅することによって、データの読み出しが行われる。なお図１９の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。また、読み出しの際は、全ての選択回路４１内のＭＯＳトランジスタ４２、４３はオフ状態とされ、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＰＩ並びにＶＮＥＧＰＲＧと電気的に分離されている。
【００８６】
上記のように、この発明の第１の実施形態に係るフラッシュメモリであると、下記の効果を得ることが出来る。
【００８７】
（１）ロウデコーダのサイズを低減出来る。  
本実施形態に係るフラッシュメモリは、書き込み及び消去動作時に、正電位だけでなく負電位を用いている。したがって、ロウデコーダ２０内のＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、最大でも１１〜１２Ｖ程度である。この点、従来の正電位のみを用いて書き込み及び消去を行う構成では、その電位差は３０Ｖ程度である。従って、図２１に示すように、ロウデコーダ２０を形成するＭＯＳトランジスタのサイズを小さくすることが出来る。具体的には、０Ｖ及び２０Ｖを用いて書き込み及び消去を行っていた従来の構成であると、図２１に示すように、ＭＯＳトランジスタのゲート電極２５９のゲート長Ｌｇ１は約１．２μｍ、ゲート絶縁膜２５８の膜厚Ｇox１は約４００Åであった。しかし、本実施形態に係る構成であると、ゲート電極２５９のゲート長Ｌｇ２は約０．７μｍ、ゲート絶縁膜２５８の膜厚Ｇox２は１５０〜１７０Åとすることが出来る。従って、メモリセルの縮小化と共に、ロウデコーダ２０のサイズを小さくできるため、フラッシュメモリのメモリサイズを縮小化する事が出来る。
【００８８】
（２）フラッシュメモリの動作信頼性を向上できる。  
上記（１）で示したように、ロウデコーダ２０内のＭＯＳトランジスタのゲート絶縁膜にかかる電圧は、最大でも１１〜１２Ｖにすぎない。しかし、負電圧を用いることにより、それ以上の電圧がかかる箇所がある。その点について図２２を用いて説明する。図２２は、図９に対応する図であり、書き込み時に非選択とされたメモリセル、分離用トランジスタ２８、及びロウアドレスデコード回路２９の断面図である。
【００８９】
図示するように、非選択ワード線に対応するロウアドレスデコード回路２９の出力は０Ｖである。そして、ＷＩＳＯＧ＝０Ｖであるから、分離用トランジスタ２８はカットオフ状態である。従って、非選択ワード線はフローティングとなり、ｐ型ウェル領域２０２とのカップリングによって、その電位は約−６Ｖに達する。すなわち、分離用トランジスタ２８のドレインの電位も−６Ｖとなる。そして、ｎ型ウェル領域２０１の電位は１１Ｖである。従って、分離用トランジスタ２８のドレインと、ｎ型ウェル領域２０１との界面では、約１７Ｖの電位差が存在する。
【００９０】
そこで本実施形態に係る構成では、図１０を用いて説明したように、分離用トランジスタ２８のゲート電極と、ワード線に接続されるコンタクトプラグとの距離は、ロウアドレスデコード回路２９に含まれるＭＯＳトランジスタにおけるゲート電極とコンタクトプラグとの距離よりも大きくされている。従って、分離用トランジスタ２８のドレインは、その付近において電圧の集中を緩和される。換言すれば、ドレイン耐圧がソース耐圧よりも高く設定されている。従って、たとえ分離用トランジスタ２８のドレインとｎ型ウェル領域２０１との間に大きな電位差が生じても、この領域でのブレイクダウンの発生を効果的に阻止できる。従って、フラッシュメモリの動作信頼性を向上できる。
【００９１】
（３）書き込み速度を低下させることなく、誤書き込みの発生を抑制出来る。  
本実施形態に係る構成であると、フラッシュメモリ３は、ビット線毎に設けられた選択回路４０を備えている。そしてラッチ回路５１に保持されているデータに応じて、“０”書き込みの場合には（選択ビット線に対しては）、ＭＯＳトランジスタ４３の電流経路を介して、ビット線に負の書き込み電圧ＶＮＥＧＰＲＧ（ＶＢＢ１）を印加している。他方、“１”書き込みの場合には（非選択ビット線に対しては）、ＭＯＳトランジスタ４２の電流経路を介して、ビット線に書き込み禁止電圧ＶＰＩを印加している。そして、書き込み禁止電圧ＶＰＩの電圧値は、チャージポンプ回路１２２によって可変である。
【００９２】
図２３は、書き込み時におけるメモリセルアレイ１０、選択回路４０、ラッチ回路５１、及びチャージポンプ回路１２２の様子を示す図である。図示するように、チャージポンプは、負電位として例えばＶＢＢ２及びＶＢＢ４を発生する。ＶＢＢ４はＶＢＢ２より大きな値でも小さな値でも良い。そして、ＶＢＢ２またはＶＢＢ４のうち、誤書き込み発生防止のために最適な方の電圧が、書き込み禁止電圧ＶＰＩとして与えられる。
【００９３】
そして、書き込み禁止電圧ＶＰＩとして負電圧を用いるために、選択回路４１を設けている。例えば、ラッチ回路の電源電圧を、低電圧側及び高電圧側共に負電圧にしようとすると、インバータを形成するｐチャネルＭＯＳトランジスタのｎ型ウェル領域と半導体基板との間にフォワードバイアスが印加されることとなり、回路動作が不安定となる。しかし本実施形態であると、共に、同一のｐ型ウェル領域上に形成された２つのｎチャネルＭＯＳトランジスタ４２、４３を含む選択回路４１を用いている。そのため、選択回路４１によって、共に負電圧となりうるＶＮＥＧＰＲＧ及びＶＰＩをビット線に印加することが可能となる。
【００９４】
従って、従来のように、誤書き込み発生防止のために例えばワード線の電位など他の電圧を変化させる必要が無く、ＶＢＢ２とＶＢＢ４とのいずれかを書き込み禁止電圧として選択し、またその電圧値を最適な値とするだけで、誤書き込み発生を抑制できる。
【００９５】
よって、書き込み速度を低下させることなく、誤書き込みの発生を抑制できる。また、書き込み禁止電圧ＶＰＩの値を複数の値に可変出来ることから、回路構成の自由度を向上できる。
【００９６】
（４）書き込み動作を簡略化出来る。  
本実施形態に係る構成であると、書き込み、消去動作にあたって、初期動作として、ラッチ回路５１のデータをイニシャライズしている。その結果、ラッチ回路５１の入力は“Ｌ”レベル、出力は“Ｈ”レベルとされる。
【００９７】
そしてデータラッチ動作において、ＭＯＳトランジスタ９１には、“０”書き込みの際（選択ビット線）には０Ｖが与えられ、“１”書き込みの際（非選択ビット線）には３Ｖが与えられる。しかし、“０”書き込みの際にはＭＯＳトランジスタ９１がカットオフとなるため、外部から与えられる“０”データは、実際にはラッチ回路５１に転送されない。すなわち、ラッチ回路５１内のデータは不変である。他方、“１”書き込みの際には、ＭＯＳトランジスタ９１の電流経路を介して、“１”データがラッチ回路５１内に転送される。
【００９８】
すなわち、本実施形態では初期動作を行ってラッチ回路５１のデータをイニシャライズしている。そして、“０”書き込みを行う場合は（選択ビット線に対しては）、イニシャライズされたデータに基づいて、選択回路４１が選択ビット線に書き込み電圧ＶＮＥＧＰＲＧを印加する。他方、“１”書き込みを行う場合は（非選択ビット線に対しては）、イニシャライズデータではなく外部から入力されたデータに基づいて、選択回路４１が非選択ビット線に書き込み禁止電圧ＶＰＩを印加する。
【００９９】
従って、「初期動作においてラッチ回路５１がイニシャライズされる」とは、「全ラッチ回路に“０”データを入力する」、と言い換えることが出来る。従って、データの書き込みの際には、“１”データを書き込む場合、すなわちフローティングゲートに電子を注入しない場合、更に言い換えれば非選択ビット線に対する場合にのみ、外部からデータを入力すれば良い。そして、“０”データを書き込む場合、すなわちフローティングゲートに電子を注入する場合、更に言い換えれば選択ビット線に対する場合には、外部からデータを入力する必要が無い。よって、書き込み動作を簡略化出来る。
【０１００】
（５）消去動作信頼性を向上できる。  
本実施形態に係る構成であると、消去時にはラッチ回路５１に“Ｈ”レベル（３Ｖ）が印加される。従って、ノードＢ０〜ＢｎはＶcc１、ノードＡ０〜Ａｎは０Ｖとなる。そのため、ＭＯＳトランジスタ４２、４３は、共にカットオフ状態となる。従って、ビット線からＶＮＥＧＰＲＧノード及びＶＰＩノードに達する電流経路は存在せず、ビット線の電位が下降することを防止できる。その結果、消去動作信頼性を向上できる。
【０１０１】
（６）フラッシュメモリの制御を簡略化出来る。  
本実施形態に係る構成であると、外部から入力される書き込みデータをラッチ回路５１に転送する転送ゲートを、ｐチャネルＭＯＳトランジスタ９１のみで形成している。従って、転送ゲートをｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタとの組み合わせで形成する場合に比べて、回路面積を削減できる。更に、ｐチャネルＭＯＳトランジスタのゲートは、常時接地電位に設定しておけば良く、ゲート電位は一切制御する必要がない。従って、フラッシュメモリの制御が簡略化出来る。
【０１０２】
次に、この発明の第２の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１の実施形態に置いて、ロウデコーダを２分割し、書き込み時において、非選択ワード線に、ウェルと同じ電位を与えられるようにしたものである。図２４は、本実施形態に係るシステムＬＳＩのブロック図である。
【０１０３】
図示するように、本実施形態に係るシステムＬＳＩ１は、上記第１の実施形態で説明した図１の構成に置いて、ロウデコーダ２０を、第１ロウデコーダ１３０及び第２ロウデコーダ１４０に置き換えたものである。その他の構成は第１の実施形態と同様であるので説明は省略する。
【０１０４】
図２５は、第１、第２ロウデコーダ１３０、１４０及びメモリセルアレイ１０の回路図である。図示するように、第１ロウデコーダ１３０は、ロウアドレスデコード回路群１３１及びスイッチ素子群１３２を備えている。ロウアドレスデコード回路群１３１は、ワード線毎に設けられたロウアドレスデコード回路２９−１を備えている。またスイッチ素子群１３２は、ワード線毎に設けられたｐチャネルＭＯＳトランジスタ（分離用トランジスタ）２８−１を備えている。ロウアドレスデコード回路２９−１の構成は、上記第１の実施形態で説明したロウアドレスデコード回路２９と同様である（図３参照）。そして、複数の分離用トランジスタのゲートはＷＩＳＯＧノードに共通接続され、ドレインが、対応するワード線に接続され、ソースが対応するロウアドレスデコード回路２９−１の出力ノードに接続されている。
【０１０５】
第２ロウデコーダ１４０は、ロウアドレスデコード回路群１４１及びスイッチ素子群１４２を備えている。ロウアドレスデコード回路群１４１は、ワード線毎に設けられたロウアドレスデコード回路２９−２を備えている。またスイッチ素子群１４２は、ワード線毎に設けられたｎチャネルＭＯＳトランジスタ（分離用トランジスタ）２８−２を備えている。ロウアドレスデコード回路２９−２の構成は、上記第１の実施形態で説明したロウアドレスデコード回路２９と同様である（図３参照）。そして、複数の分離用トランジスタのゲートはＺＩＳＯＧノードに共通接続され、ドレインが、対応するワード線に接続され、ソースが対応するロウアドレスデコード回路２９−２の出力ノードに接続されている。
【０１０６】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３の備えるメモリセルアレイ１０の平面構成及び断面構成は、第１の実施形態で説明した図６及び図７の通りである。また、カラム方向に沿った、メモリセルアレイ１０、書き込み用セレクタ４０、ラッチ回路５０、及びスイッチ群９０の断面構造は、図８で説明したとおりである。
【０１０７】
図２６は、ロウ方向に沿って、メモリセルアレイ１０、スイッチ群１３２、１４２、及びロウアドレスデコード回路２９−１、２９−２の一部を示した断面図である。図２６は、メモリセルアレイ１０、分離用トランジスタ２８−１、２８−２、及びロウアドレスデコード回路２９−１、２９−２に含まれるＭＯＳトランジスタ２６−１、２６−２の断面図である。第１ロウデコーダ１３０及びメモリセルアレイ１０の構成は、第１の実施形態で説明した図９と同様であるので、ここでは第２ロウデコーダ１４０の構成についてのみ説明する。なお、ｐ型ウェル領域２２５に印加される電位をＷＰＨ１、ｎ型ウェル領域２０１に印加される電位をＷＮＨ１とする。
【０１０８】
図示するように、ｐ型半導体基板２００の表面領域内には、ｎ型ウェル領域２０１と離隔されたｎ型ウェル領域２２６が形成されている。そして、ｎ型ウェル領域２２６の表面領域内にはｐ型ウェル領域２２７が形成されている。ｐ型ウェル領域２２７上には、分離用トランジスタ２８−２が形成され、またロウアドレスデコード回路２９−２のＭＯＳトランジスタ２６−１が形成されている。更に、ｎ型ウェル領域２２６上には、ロウアドレスデコード回路２９−２のＭＯＳトランジスタ２６−２が形成されている。そして、ｐ型ウェル領域２２７には電圧ＷＰＨ２が印加され、ｎ型ウェル領域２２６には電位ＷＮＨ１が印加される。
【０１０９】
なお、分離用トランジスタ２８−１と、ロウアドレスデコード回路２９−１内のＭＯＳトランジスタとの間には、図１０で説明した関係がある。そして分離用トランジスタ２８−２と、ロウアドレスデコード回路２９−２内のＭＯＳトランジスタとの間にも同様の関係がある。
【０１１０】
図２７は、分離用トランジスタ２８−２、及びロウアドレスデコード回路２９−２内のＭＯＳトランジスタ２６−１、２６−２の断面図である。図示するように、分離用トランジスタ２８−２は、ｐ型ウェル領域２２７の表面内に形成された不純物拡散層２８２、２８３（ドレイン、ソース領域）と、不純物拡散層２８２、２８３間のウェル領域２２７上にゲート絶縁膜２９２を介在して形成されたゲート電極２９３を備えている。そして不純物拡散層２８２上にはコンタクトプラグＣＰ１４が形成され、コンタクトプラグＣＰ１４は金属配線層２９６によってワード線に接続される。また不純物拡散層２８３上にはコンタクトプラグＣＰ１５が形成されている。
【０１１１】
ＭＯＳトランジスタ２６−１は、ｐ型ウェル領域２２７の表面内に形成された不純物拡散層２８４、２８５（ドレイン、ソース領域）と、不純物拡散層２８４、２８５間のウェル領域２２７上にゲート絶縁膜２９０を介在して形成されたゲート電極２９１を備えている。そして不純物拡散層２８４上にはコンタクトプラグＣＰ１６が形成されている。
【０１１２】
ＭＯＳトランジスタ２６−２は、ｎ型ウェル領域２２６の表面内に形成された不純物拡散層２８６、２８７（ドレイン、ソース領域）と、不純物拡散層２８６、２８７間のウェル領域２２６上にゲート絶縁膜２８８を介在して形成されたゲート電極２８９を備えている。そして不純物拡散層２８６上にはコンタクトプラグＣＰ１７が形成されている。コンタクトプラグＣＰ１５〜ＣＰ１７は、金属配線層２９７によって共通に接続されている。
【０１１３】
上記構成において、分離用トランジスタ２８−２のドレイン（ソースまたはドレインのうちの、ワード線に直接接続される一方）上に形成されたコンタクトプラグＣＰ１４とゲート電極２９３との距離をＬ３とする。またコンタクトプラグＣＰ１６とゲート電極２９１との距離、及びコンタクトプラグＣＰ１７とゲート電極２８９との距離をＬ４とする。すると、Ｌ３とＬ４との間には、Ｌ３＞Ｌ４なる関係がある。すなわち、分離用トランジスタ２８−２は、そのドレイン耐圧がソース耐圧よりも高くなるように形成されている。
【０１１４】
また、分離用トランジスタ２８−２のゲート電極２９３のゲート長をＧ３、ＭＯＳトランジスタ２６−１、２６−２のゲート電極２９１、２８９のゲート長をＧ４とすると、両者にはＧ３＝Ｇ４なる関係がある。
【０１１５】
次に、上記構成の３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３の動作について、図１２、図２８を用いて以下説明する。図２８は、消去時及び書き込み時における、ビット線ＢＬ、ワード線ＷＬ、セレクトゲート線ＳＧＤ、ＳＧＳ、及びｐ型ウェル領域２０２の電位ＶＰＷについて示している。第１の実施形態と異なる点は、消去時に非選択ワード線に印加される電圧が１２Ｖであり、書き込み時に非選択ワード線をフローティングにするのではなくＶＰＷと同じ−６Ｖにした点である。
【０１１６】
なお、初期動作及びデータラッチ動作は第１の実施形態と同様であるので説明は省略する。また、ビット線に電圧を与える構成についても第１の実施形態と同様であるので、以下では第１、第２ロウデコーダ１３０、１４０の動作に着目して説明する。
【０１１７】
＜書き込み動作＞
書き込み動作について図２９及び図３０を用いて説明する。書き込み動作は、図１２において、時刻ｔ４以降に行われる。また図２９は、書き込み動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。図２９において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。また図３０は、書き込み時における第１、第２ロウアドレスデコード回路２９−１、２９−２、分離用トランジスタ２８−１、２８−２、及びメモリセルアレイ１０の回路図である。図３０において、破線で示した領域は、同一ウェルであることを意味する。
【０１１８】
まず、第１の実施形態で説明したとおり、ビット線ＢＬ０、ＢＬ１にはそれぞれＶＢＢ１、ＶＢＢ２が与えられる。
【０１１９】
そして、第１ロウデコーダ１３０、または第２ロウデコーダ１４０が、セレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶＢＢ２を印加し、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤｍ及び全てのセレクトゲート線ＳＧＳ０〜ＳＧＳｍにＶＢＢ１を印加する。すると、選択セレクトゲート線ＳＧＤ０に接続される選択トランジスタＳＴ１のうち、ＶＢＢ２が印加されているビット線ＢＬ１に接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、ＶＢＢ１が印加されているビット線ＢＬ０に接続されている選択トランジスタＳＴ１はオン状態となる。
【０１２０】
更に、第１ロウデコーダ１３０において、選択ワード線ＷＬ０に対応する第１ロウアドレスデコード回路２９−１は、正電位ＶＰＰ１（１１Ｖ）を出力する。また非選択ワード線ＷＬ１〜ＷＬｍに対応する第１ロウアドレスデコード回路２９−１は、０Ｖを出力する。そして、ＷＩＳＯＧは０Ｖとされている。従って、選択ワード線ＷＬ０に対応する分離用トランジスタ２８はオン状態となり、非選択ワード線ＷＬ１〜ＷＬｍに対応する分離用トランジスタ２８はカットオフとなる。その結果、選択ワード線ＷＬ０にはＶＰＰ１が印加される。
【０１２１】
また第２ロウデコーダ１４０において、選択ワード線ＷＬ０に対応する第２ロウアドレスデコード回路２９−２は、正電位Ｖcc１（３Ｖ）を出力する。また非選択ワード線ＷＬ１〜ＷＬｍに対応する第２ロウアドレスデコード回路２９−２は、ＶＢＢ１を出力する。そして、ＺＩＳＯＧは０Ｖとされている。従って、選択ワード線ＷＬ０に対応する分離用トランジスタ２８−２はカットオフとなり、非選択ワード線ＷＬ１〜ＷＬｍに対応する分離用トランジスタ２８−２はオン状態となる。その結果、非選択ワード線ＷＬ１〜ＷＬｍにはＶＢＢ１が印加される。
【０１２２】
また第１ロウデコーダ１３０または第２ロウデコーダ１４０は、メモリセルが形成されている基板（ｐ型ウェル領域２０２）にＶＢＢ１を与える。更に、ｎ型ウェル領域２０１及びｐ型ウェル領域２２５の電位ＷＮＨ１、ＷＰＨ１はそれぞれＶＰＰ１、０Ｖ、ｎ型ウェル領域２２６及びｐ型ウェル領域２２７の電位ＷＮＨ２、ＷＰＨ２はそれぞれＶcc１、ＶＢＢ１とされている。
【０１２３】
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴは負の閾値を維持する。また、選択セレクトゲート線ＳＧＤ０に接続され、且つビット線ＢＬ０に接続されている選択トランジスタＳＴ１を含むメモリセル内には電子が注入され、メモリセルトランジスタＭＴの閾値は正に変化する、
＜消去動作＞
次に、消去動作について、図３１及び図３２を用いて説明する。図３２は、消去動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。図３１は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。また図３２は、書き込み時における第１、第２ロウアドレスデコード回路２９−１、２９−２、分離用トランジスタ２８−１、２８−２、及びメモリセルアレイ１０の回路図である。
【０１２４】
まず第１の実施形態で説明したとおり、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＮＥＧＰＲＧ並びにＶＰＩとは電気的に分離されて、フローティングの状態となる。
【０１２５】
そして、第１ロウデコーダ１３０または第２ロウデコーダ１４０は、全てのセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍにＶＰＰ２（１２Ｖ）を印加する。更に第１ロウデコーダ１３０において、選択ワード線ＷＬ０に対応する第１ロウアドレスデコード回路２９−１は０Ｖを出力する。また非選択ワード線ＷＬ１〜ＷＬｍに対応する第１ロウアドレスデコード回路２９−１は、ＶＰＰ２を出力する。そして、ＷＩＳＯＧは例えば０Ｖとされている。従って、選択ワード線ＷＬ０に対応する分離用トランジスタ２８−１はカットオフとなり、非選択ワード線ＷＬ１〜ＷＬｍに対応する分離用トランジスタ２８−１はオン状態となる。その結果、非選択ワード線ＷＬ１〜ＷＬｍには、第１ロウアドレスデコード回路２９−１からＶＰＰ２が印加される。
【０１２６】
また第２ロウデコーダ１４０において、選択ワード線に対応する第２ロウアドレスデコード回路２９−２はＶＢＢ３（−８Ｖ）を出力する。また非選択ワード線ＷＬ１〜ＷＬｍに対応する第２ロウアドレスデコード回路２９−２はＶcc１を出力する。そしてＺＩＳＯＧは０Ｖとされている。従って、選択ワード線ＷＬ０に対応する分離用トランジスタ２８−２はオン状態となり、その他はカットオフとなる。よって、選択ワード線ＷＬ０には、第２ロウアドレスデコード回路２９−２からＶＢＢ３が印加される。
【０１２７】
更に、第１、第２ロウデコーダ１３０、１４０のいずれかは、メモリセルが形成されている半導体基板（ｐ型ウェル領域２０２）にＶＰＰ２（１２Ｖ）を印加する。更に、ｎ型ウェル領域２０１及びｐ型ウェル領域２２５の電位ＷＮＨ１、ＷＰＨ１はそれぞれＶＰＰ２、０Ｖとされ、ｎ型ウェル領域２２６及びｐ型ウェル領域２２７の電位ＷＮＨ２、ＷＰＨ２はそれぞれＶcc１、ＶＢＢ３とされている。
【０１２８】
上記の結果、選択ワード線ＷＬ０に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。また、非選択ワード線ＷＬ１〜ＷＬｍに接続されているメモリセルトランジスタＭＴにおいては、ワード線ＷＬ１〜ＷＬｍとウェル領域との間に電位差が無いため、データは消去されない。
【０１２９】
＜読み出し動作＞
次に読み出し動作について図３３及び図３４を用いて説明する。図３３は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図であり、ビット線ＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。また図３４は、読み出し時における第１、第２ロウアドレスデコード回路２９−１、２９−２、分離用トランジスタ２８−１、２８−２、及びメモリセルアレイ１０の回路図である。
【０１３０】
まず、第１、第２ロウデコーダ１３０、１４０のいずれかは、全てのセレクトゲート線ＳＧＳ０〜ＳＧＳｍにＶcc１（３Ｖ）を印加する。そして、選択セレクトゲート線ＳＧＤ０にＶcc１を印加し、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤｍに０Ｖを印加する。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。すなわち、セレクトゲート線ＳＧＤにはロウアドレス信号に基づいて電圧が与えられ、セレクトゲート線ＳＧＳにはロウアドレス信号に関係なく一括して電圧が印加される。
【０１３１】
更に第１ロウデコーダ１３０における全ての第１ロウアドレスデコード回路２９−１は０Ｖを出力する。そしてＷＩＳＯＧは０Ｖとされている。従って、分離用トランジスタ２８−１は全てカットオフとなる。また第２ロウデコーダ１４０における全ての第２ロウアドレスデコード回路２９−２は０Ｖを出力する。そしてＺＩＳＯＧは３Ｖとされている。従って、分離用トランジスタ２８−２は全てオン状態となる。従って、全ワード線ＷＬ０〜ＷＬｍに、第２ロウアドレスデコード回路２９−２から０Ｖが印加される。なお、ｎ型ウェル領域２０１及びｐ型ウェル領域２２５の電位ＷＮＨ１、ＷＰＨ１はそれぞれＶcc１、０Ｖとされ、ｎ型ウェル領域２２６及びｐ型ウェル領域２２７の電位ＷＮＨ２、ＷＰＨ２はそれぞれＶcc１、０Ｖとされている。
【０１３２】
すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
【０１３３】
この状態で、ビット線は、読み出し用セレクタ６０を介してセンスアンプ７０に接続され、選択ビット線ＢＬ０に例えば２．０Ｖが印加されて、データが読み出される。
【０１３４】
以上のように、この発明の第２の実施形態に係るフラッシュメモリであると、上記第１の実施形態で説明した（１）乃至（６）の効果が得られる。なお、以下、効果（２）について図３５乃至図３７を用いて説明する。図３５乃至図３７は、メモリセルアレイ１０及び分離用トランジスタ２８−１、２８−２の断面図であり、図３５は書き込み選択された領域、図３６は消去選択された領域、図３７は消去非選択された領域について示している。
【０１３５】
まず図３５に示すように、書き込み時において、非選択ワード線には−６Ｖが印加される。従って、カットオフ状態にある分離用トランジスタ２８−１のドレインの電位は−６Ｖとなる。また、ｎ型ウェル領域２０１の電位ＷＮＨ１は−１１Ｖとされている。従って、分離用トランジスタ２８−１のドレインとｎ型ウェル領域２０１との間には１７Ｖの電位差が生じる。
【０１３６】
また図３６に示すように、消去時において、選択ワード線には−８Ｖが印加される。従って、カットオフ状態にある分離用トランジスタ２８−１のドレインの電位は−８Ｖとなる。またｎ型ウェル領域２０１の電位ＷＮＨ１は１２Ｖとされている。従って、分離用トランジスタ２８−１のドレインとｎ型ウェル領域２０１との間には２０Ｖの電位差が生じる。
【０１３７】
更に図３７に示すように、消去時において、非選択ワード線には１２Ｖが印加される。従って、カットオフ状態にある分離用トランジスタ２８−２のドレインの電位も１２Ｖとなる。またｐ型ウェル領域２２７の電位ＷＰＨ２は−８Ｖとされている。従って、分離用トランジスタ２８−２のドレインとｐ型ウェル領域２２７との間には２０Ｖの電位差が生じる。
【０１３８】
しかし上記説明したように、分離用トランジスタ２８−１、２８−２は、ドレイン付近における電界集中を緩和するように形成されている（図１０及び図２７参照）。従って、第１の実施形態で効果（２）として説明したように、分離用トランジスタのドレインがブレイクダウンすることを抑制できる。
【０１３９】
更に本実施形態では、下記（７）、（８）の効果を併せて得られる。
【０１４０】
（７）フラッシュメモリの動作信頼性を向上できる。  
本実施形態であると、消去時及び書き込み時において、正電圧は第１ロウデコーダ１３０が供給し、負電圧は第２ロウデコーダ１４０が供給する。従って、消去時において、非選択ワード線に、メモリセルが形成されているｐ型ウェル領域の電位ＶＰＷと同じ電圧を印加出来る。これにより、非選択ワード線に接続されているメモリセルトランジスタのゲート絶縁膜には、殆ど電圧ストレスがかからない。従って、メモリセルトランジスタのゲート絶縁膜の劣化を防止できる。
【０１４１】
また、書き込み時において、非選択ワード線に、電位ＶＰＷと同じ電圧を印加できる。このように、カップリングを用いずに直接電圧を非選択ワード線に印加することで、ゲート絶縁膜に電圧ストレスがかかることを効果的に抑制できる。
【０１４２】
従って、フラッシュメモリの動作信頼性を向上できる。
【０１４３】
（８）フラッシュメモリの動作制御が簡易となる。  
本実施形態であると、消去時及び書き込み時において、正電圧は第１ロウデコーダ１３０が供給し、負電圧は第２ロウデコーダ１４０が供給する。従って、書き込み時及び消去時においては分離用トランジスタ２８−１、２８−２のゲート電位であるＷＩＳＯＧ及びＺＩＳＯＧを常時０Ｖとしておくことが出来る。すなわち、ＷＩＳＯＧ、ＺＩＳＯＧの制御が不要となり、動作制御が簡略化される。
【０１４４】
なお上記実施形態では、読み出し時において、全ての選択トランジスタのソースに一定電圧を印加し、ドレインにはロウアドレス信号に応じた電圧を印加している。しかしこの関係は逆であってもよい。すなわち、全ての選択トランジスタのドレインに一定電圧を印加し、ソースにロウアドレス信号に応じた電圧を印加しても良い。
【０１４５】
次に、この発明の第３の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第２の実施形態を、ＮＡＮＤ型フラッシュメモリに適用したものである。すなわち、図２４におけるメモリセルアレイ１０をＮＡＮＤ型フラッシュメモリに置き換え、且つ電圧発生回路１２０の生成電圧を変えたものである。従って、メモリセルアレイ１０及び電圧発生回路１２０以外の構成の説明は省略する。図３８は、本実施形態に係るフラッシュメモリ３の備えるメモリセルアレイ１０の回路図である。
【０１４６】
図３８に示すように、メモリセルアレイ１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴ〜ＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
【０１４７】
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【０１４８】
電圧発生回路１２０は、外部から入力される電圧Ｖcc１に基づいて、複数の内部電圧を生成する。図３９は電圧発生回路１２０の回路図である。図示するように、電圧発生回路１２０の構成は、第１の実施形態で説明したとおりである。そしてチャージポンプ回路１２２は、負電圧ＶＢＢ１（＝−８Ｖ）、ＶＢＢ２（＝−６Ｖ）、及びＶＢＢ４を生成する。またチャージポンプ回路１２３は、正電圧ＶＰＰ（＝１２Ｖ）、Ｖpass（＝２Ｖ）、及びＶpass２（＝４Ｖ）を生成する。
【０１４９】
次に、ＮＡＮＤ型フラッシュメモリ３の備えるメモリセルアレイ１０の平面構成及び断面構成について説明する。図４０はメモリセルアレイ１０の一部領域の平面図である。
【０１５０】
図示するように、半導体基板２００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍが形成されている。更に、８本のワード線を挟むようにして、第２方向に沿ったストライプ形状のセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴ１、ＳＴ２も、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタＳＴ１、ＳＴ２のフローティングゲートと制御ゲートとが接続されている。
【０１５１】
選択トランジスタＳＴ２のソース領域上には、それぞれ第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグＣＰ５を介して、選択トランジスタＳＴ２のソース領域と接続されている。そして、ソース線ＳＬはソース線ドライバ８０に接続されている。
【０１５２】
素子領域ＡＡ上には、第１方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎは、コンタクトプラグＣＰ６を介して選択トランジスタＳＴ１のドレイン領域と接続されている。
【０１５３】
図４１は図４０におけるＹ２−Ｙ２’線方向に沿った断面図である。
【０１５４】
図示するように、ｐ型半導体（シリコン）基板２００の素子領域ＡＡの表面領域内に、ｎ型ウェル領域２０１が形成されている。またｎ型ウェル領域２０１の表面領域内には、ｐ型ウェル領域２０２が形成されている。そして、ｐ型ウェル領域２０２上には、ゲート絶縁膜２０３が形成され、ゲート絶縁膜２０３上に、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜２０３上に形成された多結晶シリコン層２０４、多結晶シリコン層２０４上に形成されたゲート間絶縁膜２０５、ゲート間絶縁膜２０５上に形成された多結晶シリコン層２０６、及び多結晶シリコン層２０６上に形成されたシリサイド層２０７を有している。ゲート間絶縁膜２０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層２０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層２０６及びシリサイド層２０７はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜２０５の一部が除去されており、多結晶シリコン層２０４、２０６は電気的に接続されている。そして、多結晶シリコン層２０４、２０６及びシリサイド層２０７が、セレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層２０４及び多結晶シリコン層２０６は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。
【０１５５】
そして隣接するゲート電極間に位置する半導体基板２００表面内には、ソース・ドレイン領域として機能する不純物拡散層２０８が形成されている。不純物拡散層２０８は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層２０８は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層２０８は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層２０８は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層２０８は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層２０８は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域２０８表面内、及び選択トランジスタＳＴ２のソース領域３５表面内には、シリサイド層２０９が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域２０８、選択トランジスタＳＴ１のソース領域２０８、及び選択トランジスタＳＴ２のドレイン領域２０８内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極（積層ゲート）の側面には、側壁絶縁膜２１０が形成されている。側壁絶縁膜２１０は、積層ゲートのソース領域に面する側及びドレイン領域に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜２１０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜２１０によって被覆されている。
【０１５６】
そして、半導体基板２００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜２１１が形成されている。層間絶縁膜２１１中には、選択トランジスタＳＴ２のソース領域２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ５が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ５に接続される金属配線層２１２が形成されている。金属配線層２１２は、ソース線ＳＬとして機能する。また、層間絶縁膜２１１中には、選択トランジスタＳＴ１のドレイン領域２０８内に形成されたシリサイド層２０９に達するコンタクトプラグＣＰ７が形成されている。そして層間絶縁膜２１１上には、コンタクトプラグＣＰ３に接続される金属配線層２１３が形成されている。
【０１５７】
層間絶縁膜２１１上には、金属配線層２１２、２１３を被覆するようにして、層間絶縁膜２１４が形成されている。そして、層間絶縁膜２１４中には、金属配線層２１３に達するコンタクトプラグＣＰ８が形成されている。そして、層間絶縁膜２１４上には、複数のコンタクトプラグＣＰ８に共通に接続された金属配線層２１５が形成されている。金属配線層２１５は、ビット線ＢＬとして機能する。上記コンタクトプラグＣＰ７、ＣＰ８、及び金属配線層２１３が、図４０におけるコンタクトプラグＣＰ６に相当する。
【０１５８】
層間絶縁膜２１４上には、金属配線層２１５を被覆するようにして、層間絶縁膜２１６が形成されている。そして、層間絶縁膜２１６上には金属配線層２１７が形成されている。金属配線層２１７は、図示せぬ領域において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層２０７に接続されており、選択ゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。そして、層間絶縁膜２１６上には、金属配線層２１７を被覆するようにして、層間絶縁膜２１８が形成されている。
【０１５９】
なお、カラム方向に沿ったメモリセルアレイ１０、書き込み用セレクタ４０、ラッチ回路５０、及びスイッチ群９０の断面構造は、第１の実施形態で説明した図８とほぼ同様であり、メモリセルアレイ１０の構成を図４１に置き換えた以外は同じであるので説明は省略する。またロウ方向に沿ったメモリセルアレイ１０、スイッチ群１３２、１４２、及びロウアドレスデコード回路２９−１、２９−２の断面構造は、第２の実施形態で説明した図２６とほぼ同様であり、メモリセルアレイ１０の構成を図４１に置き換えた以外は同じであるので説明は省略する。
【０１６０】
なお、第２ロウデコーダ１４０内の分離用トランジスタ２８−２は、ゲートが０Ｖとされた際に、ソースにＶpass（２Ｖ）が印加された際はオン、Ｖcc１（３Ｖ）が印加された際にはカットオフとなるように閾値が設定されている。
【０１６１】
次に、上記構成のＮＡＮＤ型フラッシュメモリ３の動作について、図８を用いて以下説明する。図８は、第１の実施形態で説明したリセット信号Ｒｅｓｅｔ、データ信号、ＶＰＩ、及びＶＮＥＧＰＲＧのタイミングチャートである。なお、初期動作及びデータラッチ動作は第１、第２の実施形態と同様であるので説明は省略する。また、ビット線に電圧を与える構成についても第１の実施形態と同様であるので、以下では第１、第２ロウデコーダ１３０、１４０の動作に着目して説明する。
【０１６２】
＜書き込み動作＞
書き込み動作について図４２及び図４３を用いて説明する。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。書き込み動作は、図８において、時刻ｔ４以降に行われる。また図４２は、書き込み動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。図４２において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ０に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。換言すれば、ビット線ＢＬ０に接続されたメモリセルが選択され、ビット線ＢＬ１に接続されたメモリセルが非選択とされる。また図４３は、書き込み時における第１、第２ロウアドレスデコード回路２９−１、２９−２、分離用トランジスタ２８−１、２８−２、及びメモリセルアレイ１０の回路図である。図４３において、破線で示した領域は、同一ウェルであることを意味する。
【０１６３】
まず書き込み動作にあたって、上記第１の実施形態で説明したとおり、ビット線ＢＬ０、ＢＬ１にはそれぞれＶＢＢ１、ＶＢＢ２が与えられる。
【０１６４】
そして、第１、第２ロウデコーダ１３０、１４０のいずれかが、データを書き込むべきメモリセルトランジスタが含まれるブロックを選択する。なお、“ブロック”とは、セレクトゲート線ＳＧＤ、ＳＧＳ共通とする複数のＮＡＮＤセルの集合と定義する。すなわち、第１、第２ロウデコーダ１３０、１４０のいずれかは、選択ブロックに接続されるセレクトゲート線ＳＧＤ０、ＳＧＳ０を選択し、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に、それぞれＶＢＢ２、ＶＢＢ１を印加する。また、非選択ブロックに接続されるセレクトゲート線ＳＧＤ１〜ＳＧＤｍ、及びセレクトゲート線ＳＧＳ１〜ＳＧＳｍは全て非選択とし、ＶＢＢ１を印加する。すなわち、図４２に示されるように、ワード線ＷＬ０〜ＷＬ７に接続されるブロックが選択され、その他のブロックが非選択とされる。
【０１６５】
その結果、ＶＢＢ２が印加されているビット線ＢＬ１に接続され、且つ選択セレクトゲート線ＳＧＤ０に接続される選択トランジスタＳＴ１はカットオフ状態となる。他方、ＶＢＢ１が印加されているビット線ＢＬ０に接続され、且つ選択セレクトゲート線ＳＧＤ０に接続されている選択トランジスタＳＴ１はオン状態となる。
【０１６６】
更に、第１ロウデコーダ１３０において、ワード線ＷＬ０に対応する第１ロウアドレスデコード回路２９−１はＶＰＰ（１２Ｖ）を出力し、その他のワード線ＷＬ１〜ＷＬｍに対応する第１ロウアドレスデコード回路２９−１は０Ｖを出力する。そしてＷＩＳＯＧは０Ｖとされる。従って、ワード線ＷＬ０に対応する分離用トランジスタ２８−１はオン状態となり、ワード線ＷＬ１〜ＷＬｍに対応する分離用トランジスタ２８−１はオフ状態となる。その結果、ワード線ＷＬ０には第１ロウアドレスデコード回路２９−１からＶＰＰが印加される。
【０１６７】
また第２ロウデコーダ１４０において、選択ブロック内のワード線ＷＬ１〜ＷＬ７に対応する第２ロウアドレスデコード回路２９−２はＶpass（２Ｖ）を出力し、選択ブロック内のワード線ＷＬ０及び非選択ブロック内の全てのワード線ＷＬ８〜ＷＬｍに対応する第２ロウアドレスデコード回路２９−２はＶＢＢ１（−８Ｖ）を出力する。そしてＺＩＳＯＧは０Ｖとされる。従って、ワード線ＷＬ０に対応する分離用トランジスタ２８−２はカットオフとされ、その他のワード線ＷＬ１〜ＷＬｍに対応する分離用トランジスタ２８−２はオン状態となる。その結果、ワード線ＷＬ１〜ＷＬ７には第２ロウアドレスデコード回路２９−２からＶpassが印加され、ワード線ＷＬ８〜ＷＬｍにはＶＢＢ１が印加される。また、選択ワード線に対応する第２ロウアドレスデコード回路２９−２はＶＢＢ１を出力する。従って、選択ワード線ＷＬ０に対応する分離用トランジスタ２８−２はカットオフとなる。
【０１６８】
以上の結果、選択ブロック内に含まれる全てのメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びビット線ＢＬ１に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、略ワード線電位まで上昇する。他方、選択セレクトゲート線ＳＧＤ０及びビット線ＢＬ０に接続されている選択トランジスタＳＴ１はオン状態にあるから、当該選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴのチャネル電位はＶＢＢ１となる。
【０１６９】
また第１ロウデコーダ１３０は、ＮＡＮＤセルが形成されている基板（ｐ型チャネル領域２０２）にＶＢＢ１を与える。なお、ｎ型ウェル領域２０１及びｐ型ウェル領域２２５の電位ＷＮＨ１、ＷＰＨ１はそれぞれＶＰＰ、０Ｖ、ｎ型ウェル領域２２６及びｐ型ウェル領域２２７の電位ＷＮＨ２、ＷＰＨ２はそれぞれＶpass、ＶＢＢ１とされている。
【０１７０】
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、ビット線ＢＬ１及び選択ワード線ＷＬ１に接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。
【０１７１】
他方、選択セレクトゲート線ＳＧＤ０に接続され、且つビット線ＢＬ０に接続されている選択トランジスタＳＴ１を含むＮＡＮＤセル内において、非選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわちデータは書き込まれない。
【０１７２】
また、選択ワード線ＷＬ１に接続されているメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が（ＶＰＰ−ＶＢＢ１＝２０Ｖ）であるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。
【０１７３】
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
【０１７４】
＜消去動作＞
次に、消去動作について、図４４及び図４５を用いて説明する。図４４は、消去動作時におけるメモリセルアレイ１０、書き込み用セレクタ４０、書き込み回路５０、及びスイッチ群９０の回路図である。また図４５は、消去時における第１、第２ロウアドレスデコード回路２９−１、２９−２、分離用トランジスタ２８−１、２８−２、及びメモリセルアレイ１０の回路図である。データの消去は、ブロック一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図４４、図４５は、セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続されたブロックについて、データの消去を行う場合を示している。
【０１７５】
まず消去動作にあたって、第１の実施形態で説明したとおり、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＮＥＧＰＲＧ並びにＶＰＩとは電気的に分離されて、フローティングの状態となる。
【０１７６】
そして、第１、第２ロウデコーダ１３０、１４０のいずれかは、全てのセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍをフローティングとする。更に、第１ロウデコーダ１３０において、選択ブロック（ワード線ＷＬ０〜ＷＬ７）に対応する第１ロウアドレスデコード回路２９−１は０Ｖを出力し、非選択ブロック（ワード線ＷＬ８〜ＷＬｍ）に対応する第１ロウアドレスデコード回路２９−１はＶＰＰ（１２Ｖ）を出力する。そしてＷＩＳＯＧは０Ｖとされている。従って、選択ブロックに対応する分離用トランジスタ２８−１はカットオフとなり、非選択ブロックに対応する分離用トランジスタ２８−１はオン状態となる。その結果、非選択ブロック内のワード線ＷＬ８〜ＷＬｍには、第１ロウアドレスデコード回路２９−１からＶＰＰが印加される。
【０１７７】
また第２ロウデコーダ１４０において、選択ブロックに対応する第２ロウアドレスデコード回路２９−２はＶＢＢ１（−８Ｖ）を出力し、非選択ブロックに対応する第２ロウアドレスデコード回路２９−２はＶcc１（３Ｖ）を出力する。そしてＺＩＳＯＧは０Ｖとされている。従って、選択ブロックに対応する分離用トランジスタ２８−２はオン状態となり、非選択ブロックに対応する分離用トランジスタ２８−２はカットオフとなる。その結果、選択ブロック内のワード線ＷＬ０〜ＷＬ７には、第２ロウアドレスデコード回路２９−２からＶＢＢ１が印加される。
【０１７８】
また第１ロウデコーダ１３０は、メモリセルが形成されているｐ型ウェル領域２０２の電位ＶＰＷをＶＰＰとする。更にｎ型ウェル領域２０１及びｐ型ウェル領域２２５の電位ＷＮＨ１及びＷＰＨ１は、それぞれＶＰＰ、０Ｖとされ、ｎ型ウェル領域２２６及びｐ型ウェル領域２０７の電位ＷＮＨ２及びＷＰＨ２は、それぞれＶcc１、ＶＢＢ１とされる。
【０１７９】
すると、選択ブロック内においては、全てのメモリセルトランジスタＭＴと半導体基板との間の電位差が（ＶＰＰ−ＶＢＢ１＝２０Ｖ）となり、フローティングゲート内の電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、選択ブロック内の全てのメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図４４に示すように、ワード線ＷＬ０〜ＷＬ７に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。
【０１８０】
非選択ブロック内においては、ワード線ＷＬの電位がＶＰＷと同程度とされているため、フローティングゲートから電子は引き抜かれず、データは消去されない。また、セレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍも、カップリングによってＶＰＰ程度に電位が上昇し、選択トランジスタＳＴのゲート酸化膜にストレスがかからない。
【０１８１】
以上のようにして、選択ブロックから一括してデータが消去される。
【０１８２】
＜読み出し動作＞
次に読み出し動作について図４６及び図４７を用いて説明する。図４７は、ＮＡＮＤ型フラッシュメモリ３のメモリセルアレイ１０の回路図である。また図４７は、読み出し時における第１、第２ロウアドレスデコード回路２９−１、２９−２、分離用トランジスタ２８−１、２８−２、及びメモリセルアレイ１０の回路図である。ここでは、ビット線ＢＬ０とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について説明する。
【０１８３】
読み出し動作時においては、第２ロウデコーダ１４０はワード線に電圧を印加せず、ワード線への電圧印加は第１ロウデコーダ１３０によって行われる。
【０１８４】
そして第１、第２ロウデコーダ１３０、１４０のいずれかは、データを読み出すべきメモリセルトランジスタが含まれるブロックを選択する。そして第１ロウデコーダ１３０、１４０のいずれかは、選択ブロックに接続されるセレクトゲート線ＳＧＤ０、ＳＧＳ０を選択し、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０にＶpass２（４Ｖ）を印加する。また非選択ブロックに接続されるセレクトゲート線ＳＧＤ１〜ＳＧＤｍ、ＳＧＳ１〜ＳＧＳｍを非選択とし、０Ｖを印加する。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。
【０１８５】
引き続き、第１ロウデコーダ１３０は、選択ブロック内においてワード線ＷＬ０を選択する。すなわち、ワード線ＷＬ０に対応する第１ロウアドレスデコード回路２９−１は０Ｖを出力し、その他のワード線ＷＬ１〜ＷＬ７に対応する第１ロウアドレスデコード回路２９−１はＶpass２を出力する。また、非選択ブロックのワード線ＷＬ８〜ＷＬｍに対応する第１ロウアドレスデコード回路２９−１は０Ｖを出力する。そして、ＷＩＳＯＧは−４Ｖとされる。従って、全ての分離用トランジスタ２８−１がオン状態となる。その結果、ワード線ＷＬ０には０Ｖが印加され、ワード線ＷＬ１〜ＷＬ７には、第１ロウアドレスデコード回路２９−１からＶpass２が印加される。更に、非選択ブロックのワード線ＷＬ７〜ＷＬｍには０Ｖが印加される。
【０１８６】
なおＺＩＳＯＧには０Ｖまたは−４Ｖが印加されており、分離用トランジスタ２８−２の全てはカットオフとされている。
【０１８７】
すると、選択ブロック内のワード線ＷＬ１〜ＷＬ７に接続されたメモリセルトランジスタＭＴは、書き込まれているデータが“０”であれ“１”であれ、全てオン状態とされる。そして、選択ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
【０１８８】
この状態で、ビット線は、読み出し用セレクタ６０を介してセンスアンプ７０に接続され、選択ビット線ＢＬ０に例えば２．０Ｖが印加される。すると、選択ワード線ＷＬ６及び選択ビット線ＢＬ０に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。
【０１８９】
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ１４０が増幅することによって、データの読み出しが行われる。なお図４６、図４７の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。また、読み出しの際は、全ての選択回路４１内のＭＯＳトランジスタ４２、４３はオフ状態とされ、ビット線ＢＬ０〜ＢＬｎは、ラッチ回路５１及びＶＰＩ並びにＶＮＥＧＰＲＧと電気的に分離されている。
【０１９０】
以上のように、ＮＡＮＤ型フラッシュメモリの場合であっても、上記第１、第２の実施形態で説明した効果（１）乃至（８）が得られる。
【０１９１】
次に、この発明の第４の実施形態に係る不揮発性半導体記憶装置について、図４８を用いて説明する。本実施形態は、上記第３の実施形態で説明したＮＡＮＤ型フラッシュメモリ３において、メモリセルに複数の閾値を持たせたものである。図４８は、本実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルの閾値分布を示す図である。
【０１９２】
図示するように、本実施形態に係るメモリセルは、“００”、“０１”、“１０”、“１１”の４つの値を有している。そして、“１１”データ、“１０”データを有するメモリセルの閾値電圧は負電圧であり、“０１”、“００”データを有するメモリセルの閾値電圧は正電圧である。
【０１９３】
メモリセルに複数の閾値電圧を設定する方法は、例えば特開２００１−９３２８８号公報記載の方法を用いることが出来る。本公報では正電圧のみを用いてメモリセルの閾値を設定している。しかし本実施形態では、図４９に示すように、書き込み及びベリファイの際に、第１、第２ロウデコーダ１３０、１４０によって与えらられる負電圧も用いる。これにより、負電圧の閾値を設定することが出来る。
【０１９４】
上記のように、本実施形態に係るＮＡＮＤ型フラッシュメモリによれば、上記第３の実施形態で説明した効果に加えて、下記（９）の効果が得られる。
【０１９５】
（９）３値以上のデータを保持するＮＡＮＤ型フラッシュメモリの動作信頼性を向上できる。  
本効果について図５０を用いて説明する。図５０は、本実施形態及び従来のＮＡＮＤ型フラッシュメモリの閾値分布について示しており、例として４値を有する場合について示している。
【０１９６】
図示するように、４値を有する従来のＮＡＮＤ型フラッシュメモリでは、消去状態である“１１”データ以外の３つのデータの閾値電圧は全て正電圧であった。そして、閾値電圧として設定可能な最大電圧は、信頼性の観点から例えば５Ｖ程度に制限される。従って、従来は０〜５Ｖの間に３つの閾値電圧を設定する必要があった。
【０１９７】
しかし本実施形態では、メモリセルの閾値電圧を負電圧に設定できる。例えば、従来の、閾値が正電圧であるいずれか１つのデータの閾値電圧を負電圧に変更したとする。すると、閾値電圧が正電圧であるデータは２つであり、０〜５Ｖの間に２つの閾値電圧を設定すれば良い。すなわち、閾値電圧が正電圧である２つのデータの閾値電圧差を、従来よりも大きくすることが出来る。
【０１９８】
従って、データの書き込み信頼性が向上し、同時に読み出し信頼性も向上できる。
【０１９９】
なお、図４９、図５０の例では４値のデータを有し、そのうちの２つのデータの閾値が負電圧、２つのデータの閾値が正電圧である場合について説明した。しかし、例えば図５１に示すように、閾値電圧が正電圧であるデータを３つ、負電圧であるデータを２つに設定しても良いし、更に閾値電圧が負電圧であるデータを３つに設定しても良い。
【０２００】
次に、この発明の第５の実施形態に係る不揮発性半導体記憶装置について説明する。本実施形態は、上記第１乃至第３の実施形態で説明した分離用トランジスタ２８、２８−１、２８−２の配置方法に関するものである。図５２は、分離用トランジスタ２８、２８−１の平面図である。
【０２０１】
図示するように、ｎ型ウェル領域２０１の表面内に、例えばｎ型ウェル領域２０１よりも不純物濃度の低いｎ型ウェル領域２３０が形成されている。そして、ｎ型ウェル領域２３０上に分離用トランジスタ２８、２８−１が形成されている。分離用トランジスタ２８、２８−１は、前述の通り、ドレイン耐圧がソース耐圧よりも高く設定されており、その表面積もソースよりドレインの方が大きく形成されている。そして、ドレインがメモリセルアレイに相対し、ソースがロウアドレスデコード回路２９、２９−１に相対するように形成されている。なおメモリセルアレイが形成されるｐ型ウェル領域２０２とｎ型ウェル領域２３０との間には、ガードリングとなるｎ＋型不純物拡散層２３２が形成されている。
【０２０２】
図５３は、分離用トランジスタ２８−２の平面図である。図示するように、ｐ型ウェル領域２２７の表面内に、例えばｐ型ウェル領域２２７よりも不純物濃度の低いｐ型ウェル領域２３１が形成されている。そして、ｐ型ウェル領域２３１上に分離用トランジスタ２８−２が形成されている。分離用トランジスタ２８−２は、ドレインがメモリセルアレイに相対し、ソースがロウアドレスデコード回路２９−２に相対するように形成されている。なおメモリセルアレイが形成されるｐ型ウェル領域２０２とｐ型ウェル領域２３１との間には、ガードリングとなるｐ＋型不純物拡散層２３３が形成されている。
【０２０３】
図５４、図５５は、複数の分離用トランジスタ２８同士、分離用トランジスタ２８−１同士、または分離用トランジスタ２８−２同士の配置方法について示している。
【０２０４】
図示するように、分離用トランジスタ２８、２８−１、２８−２は、互いにソースとソース、またはソースとドレインが相対するように配置される。すなわち、ワード線に直接に接続される不純物拡散層が隣接しないように、分離用トランジスタは配置される。
【０２０５】
上記のように、本実施形態に係る構成によれば、上記（１）乃至（９）で説明した効果に加えて、下記（１０）の効果を得ることが出来る。
【０２０６】
（１０）ロウデコーダの信頼性を向上できる。  
図５２、図５３に示す構成によれば、分離用トランジスタ２８、２８−１、２８−２は、ロウアドレスデコード回路２９、２９−１、２９−２が形成されるウェル領域よりも低不純物濃度のウェル領域上に形成される。従って、分離用トランジスタのドレインに高電圧が印加されたとしても、電界集中密度を低減できる。従って、ドレインがブレイクダウンすることを効果的に防止できる。
【０２０７】
また、分離用トランジスタは、そのソースがロウアドレスデコード回路に隣接するように配置される。従って、分離用トランジスタのドレインに高電圧が印加された際、その影響を、ロウアドレスデコード回路を形成するＭＯＳトランジスタが受け難い。従って、ロウアドレスデコード回路の信頼性が向上される。
【０２０８】
更に図５４、図５５に示す配置によれば、分離用トランジスタは、ドレイン同士が隣接して配置されていない。すなわち、高電圧が印加される領域が隣り合わないように配置されている。従って、分離用トランジスタのドレインがブレイクダウンすることを抑制できる。
【０２０９】
また場合によって高電圧が印加されるドレインを、ロウアドレスデコード回路から
次に、この発明の第６の実施形態に係る不揮発性半導体記憶装置について、図５６を用いて説明する。本実施形態は、上記第１乃至第５の実施形態に係るフラッシュメモリを備えたシステムＬＳＩに関するものである。図５６は、本実施形態に係るシステムＬＳＩのブロック図である。
【０２１０】
図示するように、システムＬＳＩ３００は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００、２Ｔｒフラッシュメモリ６００、ＭＣＵ７００、及びＩ／Ｏ回路８００を備えている。
【０２１１】
ＮＡＮＤ型フラッシュメモリ４００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。その構成は、上記第３乃至第５の実施形態で説明したとおりである。
【０２１２】
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００は、ＬＳＩ４００へアクセスするためのＩＤコードやセキュリティコードを保持する。その構成は、上記第１、第２、第４、第５の実施形態で説明したとおりである。
【０２１３】
２Ｔｒフラッシュメモリ６００は、ＭＣＵ７００が動作するためのプログラムデータを保持する。２Ｔｒフラッシュメモリの構成は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリにおいて、選択トランジスタＳＴ１を廃し、メモリセルトランジスタのドレインに直接ビット線を接続したものである。以下、２Ｔｒフラッシュメモリの構成、書き込み動作及び消去動作について簡単に説明する。
【０２１４】
図５７に示すように、２Ｔｒフラッシュメモリのメモリセルアレイ１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
【０２１５】
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ８０に接続されている。
【０２１６】
次に、上記構成の２Ｔｒフラッシュメモリの動作について以下説明する。
【０２１７】
＜書き込み動作＞  
まず書き込み動作について、図５７を用いて説明する。図５７は、２Ｔｒフラッシュメモリ６００のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。また、図２１において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。
【０２１８】
まず、ビット線毎に設けられたラッチ回路に書き込みデータ（“１”、“０”）が入力される。そして、“１”データが入力された場合、ラッチ回路は、ビット線に０Ｖを与え、逆に“０”データが入力されると、ビット線にＶＢＢ（例えば−６Ｖ）を与える。図５７の例では、ビット線ＢＬ１にＶＢＢが印加され、ビット線ＢＬ０、ＢＬ２、ＢＬ３に０Ｖが与えられる。
【０２１９】
そして、ロウデコーダが、ワード線ＷＬ０〜ＷＬ３のいいずれかを選択する。そして、選択ワード線にＶＰＰ（例えば１２Ｖ）を与える。また、ロウデコーダは、セレクトゲート線ＳＧ０〜ＳＧ３にＶＢＢを印加する。またメモリセルの基板（ｐ型ウェル領域）にＶＢＢを与える。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。図５７の例であると、ロウデコーダは、選択ワード線ＷＬ０にＶＰＰを印加し、非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを印加し、全セレクトゲート線ＳＧ０〜ＳＧ３にＶＢＢを印加する。
【０２２０】
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶＰＰが印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶＢＢが印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１２Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１８Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。以上のようにして、１ページのメモリセルＭＣに一括してデータが書き込まれる。図５７の例であると、ワード線ＷＬ０とビット線ＢＬ１とに接続されたメモリセルトランジスタＭＴに“０”データが書き込まれ（フローティングゲートに電子が注入される）、ワード線ＷＬ０とビット線ＢＬ０、ＢＬ２、ＢＬ３とに接続されたメモリセルトランジスタＭＴに“１”データが書き込まれる（フローティングゲートに電子が注入されない）。上記図面ではソース線ＳＬの電位を０Ｖに固定しているが、代わりにフローティングにしても構わない。例えば選択トランジスタＳＴのカットオフが十分でない場合には、ソース線はフローティングにしておくことが望ましい。
【０２２１】
＜消去動作＞  
次に、消去動作について図５８を用いて説明する。図５８は、２Ｔｒフラッシュメモリ６００のメモリセルアレイ１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。
【０２２２】
図５８において、ビット線ＢＬ０〜ＢＬｎはフローティングとされる。またロウデコーダは、全てのワード線ＷＬ０〜ＷＬ３の電位をＶＢＢとし、半導体基板（ｐ型ウェル領域）の電位ＶＰＷをＶＰＰ（１２Ｖ）とする。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。
【０２２３】
図５６に戻って説明を続ける。ＭＣＵ７００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ６００から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ７００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ６００にアクセスする。ＭＣＵ７００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ４００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ７００は、ＮＡＮＤ型フラッシュメモリ４００に保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００から所定のデータを読み出す。そしてＭＣＵ７００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ４００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ４００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ４００内のデータへのアクセスが行われる。すなわち、ＭＣＵ７００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ４００へトリガをかけ、データの読み出し（書き込み）を行う。
【０２２４】
Ｉ／Ｏ回路８００は、ＬＳＩ１と外部との信号の授受を制御する。
【０２２５】
上記本実施形態に係るＬＳＩによれば、上記（１）乃至（１０）の効果に加えて以下の効果が得られる。  
（１１）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
【０２２６】
ＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００、及び２Ｔｒフラッシュメモリ６００が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成することが出来る。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜２４０、ゲート間絶縁膜２６０、メモリセルトランジスタＭＴのフローティングゲート２０４及びコントロールゲート２０６、並びに選択トランジスタのセレクトゲート２０４、２０６は、３つのフラッシュメモリ４００、５００、６００間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
【０２２７】
また、ＮＡＮＤ型フラッシュメモリ４００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ５００、及び２Ｔｒフラッシュメモリ６００は、書き込み動作時及び消去動作時において、正電圧のみならず負電圧を使用する。従って、３つのフラッシュメモリのロウデコーダは、同一構成とすることが出来ると共に、正電圧のみを用いたフラッシュメモリのロウデコーダよりも小型化且つ高速化を図ることができる。
【０２２８】
以上のように、この発明の第１乃至第６の実施形態に係るフラッシュメモリによれば、書き込み及び消去動作時において、正電圧と負電圧とを用いている。そして、正電圧と負電圧との電位差を利用して、フローティングゲートへの電子の注入／放出を行っている。従って、従来の正電圧のみを用いて書き込み及び消去を行う場合に比べて、ロウデコーダを形成するＭＯＳトランジスタに必要となるゲート耐圧を低くすることが出来る。従って、ゲート絶縁膜の膜厚を小さくできる。更に、扱う電圧の絶対値を低くすることが出来るため、ゲート長を小さくできる。このように、ＭＯＳトランジスタのサイズを小さくできるため、ロウデコーダのサイズを縮小化出来、その結果フラッシュメモリのメモリサイズを小型化出来る。
【０２２９】
また、ロウデコーダを、２つに分離し、一方が正電圧を供給し、他方が負電圧を供給している。従って、例えば非選択ワード線に対してウェル領域と同一の電圧を直接印加することが出来る。よって、非選択ワード線に接続されたメモリセルのゲート絶縁膜に、電圧ストレスを殆ど与えなくて済む。従ってフラッシュメモリの動作信頼性を向上できる。この際、ロウアドレスデコード回路とワード線とをスイッチングする分離用トランジスタにおいて、ソース及びドレインのうちの、直接ワード線に接続される一方を、他方よりも電界が緩和されるような構造としている。従って、分離用トランジスタにおいてブレイクダウンが発生することを抑制できる。
【０２３０】
更に、書き込み時に負電圧を用いることにより、多値メモリにおいては、閾値電圧が負であるデータをメモリセルに書き込むことが出来る。その結果、各データ間での電圧のマージンを広く取ることが出来、フラッシュメモリの動作信頼性を向上できる。
【０２３１】
なお、上記実施形態では、ロウデコーダについてはワード線に電圧を与えるための構成についてのみ説明してきた。しかし、セレクトゲート線を選択するための構成としては、例えば図５９のような構成を用いることが出来る。図５９は、第１、第２ロウデコーダ１３０、１４０の回路図であり、特に、セレクトゲート線を選択するための構成について示している。
【０２３２】
まず第２ロウアドレスデコード回路群１４１は、ＮＡＮＤゲート１４３及びインバータ１４４を有しており、ロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。そしてインバータ１４４の出力が、ロウアドレスデコード信号として出力される
スイッチ素子群１４２は、ｎチャネルＭＯＳトランジスタ１４５を有している。ｎチャネルＭＯＳトランジスタ１４５は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられている。そして、インバータ１４４の出力が、ｎチャネルＭＯＳトランジスタ１４５の電流経路を介して、セレクトゲート線に与えられる。なお、ｎチャネルＭＯＳトランジスタ１４５のゲートには、制御信号ＺＳＧが入力される。
【０２３３】
第１ロウデコーダ１３０は、セレクトゲート線毎に設けられたｎチャネルＭＯＳトランジスタ１３３及びインバータ１３４を備えている。
【０２３４】
以上の構成において、いずれかのセレクトゲート線を選択する際には、第２ロウデコーダ１４０においてロウアドレス信号をデコードする。そして、第２ロウデコーダ１４０が、得られたロウアドレスデコード信号に対応するセレクトゲート線に電圧を印加する。そして、非選択とされるセレクトゲート線に対しては、第１ロウデコーダ１３０が一括して電圧を印加する。セレクトゲート線に第１ロウデコーダ１３０から電圧が印加される場合には、ＭＯＳトランジスタ１３３がオン状態となり、ＭＯＳトランジスタ１４５がオフ状態となる。逆にセレクトゲート線に第２ロウデコーダ１４０から電圧が印加される場合には、ＭＯＳトランジスタ１３３がオフ状態となり、ＭＯＳトランジスタ１４５がオン状態となる。
【０２３５】
また、分離用トランジスタ２８、２８−１、２８−２の構成は、上記実施形態で説明したものに限られない。例えば、図６０に示すように、分離用トランジスタ２８、２８−１、２８−２はＬＤＤ領域２５５を更に備えていても良い。ＬＤＤ領域２５５を設けることによって、分離用トランジスタのソース、ドレイン領域における電界の集中をより緩和することが出来る。更に図６１に示すように、ソース及びドレインのうち、ワード線に直接接続される一方のＬＤＤ長を、他方のＬＤＤ長よりも長くしても良い。これによって、更に効果的に電界集中を緩和できる。
【０２３６】
また、上記第３の実施形態で説明したＮＡＮＤ型フラッシュメモリの読み出し動作では、第１ロウデコーダ１３０によってワード線に電圧を印加する場合について説明した。しかし、図６２に示すように、第１ロウデコーダ１３０の代わりに第２ロウデコーダ１４０によってワード線に電圧を印加しても良い。図示するように、第２ロウデコーダ１４０は、選択ブロック内においてワード線ＷＬ０を選択する。すなわち、ワード線ＷＬ０に対応する第２ロウアドレスデコード回路２９−２は０Ｖを出力し、その他のワード線ＷＬ１〜ＷＬ７に対応する第２ロウアドレスデコード回路２９−２はＶpass２を出力する。また、非選択ブロックのワード線ＷＬ８〜ＷＬｍに対応する第１ロウアドレスデコード回路２９−１は０Ｖを出力する。そして、ＷＩＳＯＧは４Ｖ＋αとされる。αは、分離用トランジスタ２８−２をオンさせるための電圧である。従って、全ての分離用トランジスタ２８−２がオン状態となる。その結果、ワード線ＷＬ０には０Ｖが印加され、ワード線ＷＬ１〜ＷＬ７には、第１ロウアドレスデコード回路２９−１からＶpass２が印加される。なおＺＩＳＯＧにも４Ｖ＋αが印加されており、分離用トランジスタ２８−１の全てはカットオフとされている。
【０２３７】
また、上記実施形態においては、書き込み禁止電圧ＶＰＩとして、負電圧のみを用いる場合について説明した。しかし、負電圧だけでなく正電圧や０Ｖを書き込み禁止電圧ＶＰＩとして用いても良い。更に、書き込み禁止電圧ＶＰＩに用いられる電圧は、過去の書き込み回数や消去回数に基づいて決定されても良い。
【０２３８】
次に、前述のフラッシュメモリに関するアプリケーションについて説明する。図６３にメモリカードの例を示した。図６３に示した様に、メモリカード９００は、上記第１乃至第６の実施形態で説明したフラッシュメモリ３（３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ、または２Ｔｒフラッシュメモリ）を有している。フラッシュメモリ３は、図示せぬ外部装置から所定の制御信号及びデータを受け取る。また、図示せぬ外部装置へ所定の制御信号及びデータを出力する。
【０２３９】
メモリカード９００に搭載されたフラッシュメモリ３に、データ、アドレス、若しくは、コマンドを転送する信号線（ＤＡＴ）、信号線ＤＡＴにコマンドが転送されている事を示すコマンドラインイネーブル信号線（ＣＬＥ）、信号線ＤＡＴにアドレスが転送されている事を示すアドレスラインイネーブル信号線（ＡＬＥ）、及び、フラッシュメモリ１０が動作可能か否かを示すレディービジー信号線（Ｒ／Ｂ）が接続される。
【０２４０】
図６４に別のメモリカードの例を示した。図６３に示したメモリカードと異なる点は、フラッシュメモリ３を制御し、図示せぬ外部装置と所定の信号のやり取りを行うコントローラ９１０を有している点である。
【０２４１】
コントローラ９１０は、それぞれフラッシュメモリ３及び図示せぬ外部装置から所定の信号を受信、若しくは、外部装置へ所定の信号を出力するインターフェース部（Ｉ／Ｆ）９１１、９１２と、外部装置から入力された論理アドレスを物理アドレスに変換する為の所定の計算を行うマイクロプロセッサ部（ＭＰＵ）９１３と、データを一時的に記憶するバッファーラム９１４と、誤り訂正符合を生成する誤り訂正部（ＥＣＣ）９１５を有している。また、メモリカード９００にはコマンド信号線（ＣＭＤ）、クロック信号線（ＣＬＫ）、信号線（ＤＡＴ）が接続されている。
【０２４２】
なお、前述の様なメモリカードを示したが、制御信号の本数、信号線のビット幅、若しくは、コントローラの構成は種々の変形が可能である。
【０２４３】
図６５は、別のアプリケーションを示す。図６５に示すように、前述したメモリカード９００は、カードホルダー９２０に挿入され、図示せぬ電子機器に接続される。カードホルダー９２０は前出のコントローラ９１０の機能の一部を有していても良い。
【０２４４】
図６６に別のアプリケーションを示した。図示した様に、前述のメモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００、及びインターフェース回路１２００を介してボード１３００に接続される。ボード１３００にはＣＰＵ１４００やバス１５００が搭載される。
【０２４５】
図６７に別のアプリケーションを示した。メモリカード９００、若しくは、メモリカード９００が挿入されたカードホルダー９２０が接続装置１０００に挿入される。接続装置１０００は接続配線１１００を介して、パーソナルコンピュータ２０００に接続されている。
【０２４６】
別のアプリケーションを図６８、図６９に示す。図示するように、ＩＣカード２１００にＭＣＵ２２００が搭載され、ＭＣＵ２２００は、いずれかの実施態様に従ったフラッシュメモリ１０と、その他の回路、例えばＲＯＭ２３００、ＲＡＭ２４００、及びＣＰＵ２５００を備えている。ＩＣカード２１００は、ＭＣＵ２２００に接続され且つＩＣカード２１００に設けられたplane terminal ２６００を介してＭＣＵ２２００に接続可能である。ＣＰＵ２５００は、計算部２５１０と、フラッシュメモリ３、ＲＯＭ２３００及びＲＡＭ２４００に接続された制御部２５２０を備えている。例えば、ＭＰＵ２２００はＩＣカード２１００の一方の面上に設けられ、plane connecting terminal ２６００は他方の面に設けられている。
【０２４７】
すなわち、この発明の実施形態に係る不揮発性半導体記憶装置は、  
１．フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含むメモリセルと、  
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
同一列の前記メモリセルトランジスタのドレインを電気的に共通接続するビット線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、  
前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、  
負電圧及び正電圧を発生させる電圧発生回路と、  
前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する正電圧を、前記ワード線に印加する第１ロウデコーダと、  
前記ワード線毎に設けられ、書き込み時及び消去時において、前記電圧発生回路が発生する負電圧を、前記ワード線に印加する第２ロウデコーダと、  
前記ワード線毎に設けられ、前記第１ロウデコーダと前記ワード線との間をスイッチングする第１分離用トランジスタと、  
前記ワード線毎に設けられ、前記第２ロウデコーダと前記ワード線との間をスイッチングする第２分離用トランジスタとを具備する。
【０２４８】
２．上記１において、半導体基板の表面内に形成された第１導電型の第１ウェル領域と、
前記半導体基板の表面内に形成され、前記第１ウェル領域と分離された第１導電型の第２ウェル領域と、  
前記第１ウェル領域の表面内に形成された第２導電型の第３ウェル領域と、  
前記第２ウェル領域の表面内に形成された第２導電型の第４ウェル領域とを更に具備し、前記第１ロウデコーダ回路の一部及び前記第１分離用トランジスタは前記第１ウェル領域上に形成された第２導電型のＭＯＳトランジスタであり、  
前記第２ロウデコーダ回路の一部及び前記第２分離用トランジスタは前記第４ウェル領域上に形成された第１導電型のＭＯＳトランジスタであり、  
前記メモリセルアレイは前記第３ウェル領域上に形成される。
【０２４９】
３．フローティングゲート及び制御ゲートを含むメモリセルトランジスタを含むメモリセルと、  
前記メモリセルがマトリクス状に配置されたメモリセルアレイと、  
同一列の前記メモリセルトランジスタのドレインを電気的に共通接続するビット線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、  
前記ビット線に対応して設けられ、書き込みデータを保持するラッチ回路と、  
負電圧及び正電圧を発生させる電圧発生回路と、  
前記ワード線毎に設けられ、書き込み時及び消去時において、前記ワード線に、前記電圧発生回路が発生する正電圧及び負電圧をそれぞれ印加し、第１ＭＯＳトランジスタを含んで形成されたロウデコーダと、  
前記ワード線毎に設けられ、前記ロウデコーダと前記ワード線との間をスイッチングする分離用トランジスタと、  
前記分離用トランジスタのソース及びドレインのいずれか一方上に形成され、前記ワード線と接続された第１コンタクトプラグと、  
前記第１ＭＯＳトランジスタのソース及びドレインのいずれか一方上に形成され、前記分離用トランジスタのソース及びドレインのいずれか他方と電気的に接続された第２コンタクトプラグとを具備し、前記分離用トランジスタのゲートと前記第１コンタクトプラグとの距離は、前記第１ＭＯＳトランジスタのゲートと前記第２コンタクトプラグとの距離よりも大きい。
【０２５０】
４．上記３において、半導体基板の表面内に形成された第１導電型の第１ウェル領域と、
前記第１ウェル領域の表面内に形成された第２導電型の第２ウェル領域とを更に具備し、前記ロウデコーダ回路の一部及び前記分離用トランジスタは前記第１ウェル領域上に形成され、前記メモリセルアレイは前記第２ウェル領域上に形成される。
【０２５１】
５．第１選択トランジスタと、第２選択トランジスタと、前記第１選択トランジスタのソースと前記第２選択トランジスタのドレインとの間に電流経路が直列接続され、且つフローティングゲート及び制御ゲートを含む複数のメモリセルトランジスタとを有するＮＡＮＤセルと、  
前記ＮＡＮＤセルがマトリクス状に配置されたメモリセルアレイと、  
同一列の前記第１選択トランジスタのドレインを共通接続するビット線と、  
同一行の前記第１選択トランジスタのゲートを共通接続する第１セレクトゲート線と、
同一行の前記メモリセルトランジスタの制御ゲートを共通接続するワード線と、  
同一行の前記第２選択トランジスタのゲートを共通接続する第２セレクトゲート線とを具備し、前記メモリセルトランジスタは複数の閾値電圧を有し、そのうちの少なくとも２つの閾値電圧は負電圧である。
【０２５２】
６．上記１において、前記第１分離用トランジスタのソース及びドレインのいずれか一方上に形成され、前記ワード線と接続された第１コンタクトプラグと、  
前記第２分離用トランジスタのソース及びドレインのいずれか一方上に形成され、前記ワード線と接続された第２コンタクトプラグとを更に具備し、前記第１ロウデコーダは、第１ＭＯＳトランジスタと、  
前記第１ＭＯＳトランジスタのソース及びドレインのいずれか一方上に形成され、前記第１分離用トランジスタのソース及びドレインのいずれか他方と電気的に接続された第３コンタクトプラグとを含み、  
前記第２ロウデコーダは、第２ＭＯＳトランジスタと、  
前記第２ＭＯＳトランジスタのソース及びドレインのいずれか一方上に形成され、前記第２分離用トランジスタのソース及びドレインのいずれか他方と電気的に接続された第４コンタクトプラグとを含み、  
前記第１分離用トランジスタのゲートと前記第１コンタクトプラグとの距離は、前記第１ＭＯＳトランジスタのゲートと前記第３コンタクトプラグとの距離よりも大きく、  
前記第２分離用トランジスタのゲートと前記第２コンタクトプラグとの距離は、前記第２ＭＯＳトランジスタのゲートと前記第４コンタクトプラグとの距離よりも大きい。
【０２５３】
７．上記６において、前記第１分離用トランジスタのゲート長は、前記第１ＭＯＳトランジスタのゲート長と同一であり、  
前記第２分離用トランジスタのゲート長は、前記第２ＭＯＳトランジスタのゲート長と同一である。
【０２５４】
８．上記１において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第１選択トランジスタと、  
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第２選択トランジスタとを更に備え、  
書き込み時において、選択ワード線に対応する前記第１ロウデコーダは前記第１分離用トランジスタの電流経路を介して前記選択ワード線に前記正電位を供給し、  
前記選択ワード線に対応する前記第２ロウデコーダは前記第２分離用トランジスタによって前記選択ワード線と電気的に分離され、  
非選択ワード線に対応する前記第２ロウデコーダは前記第２分離用トランジスタの電流経路を介して前記非選択ワード線に前記負電圧を供給し、  
前記非選択ワード線に対応する前記第１ロウデコーダは前記第１分離用トランジスタによって前記非選択ワード線と電気的に分離され、  
消去時において、前記選択ワード線に対応する前記第２ロウデコーダは前記第２分離用トランジスタ電流経路を介して前記選択ワード線に前記負電位を供給し、  
前記選択ワード線に対応する前記第１ロウデコーダは前記第１分離用トランジスタによって前記選択ワード線と電気的に分離され、  
前記非選択ワード線に対応する前記第１ロウデコーダは、前記第１分離用トランジスタの電流経路を介して前記非選択ワード線に前記正電位を供給し、  
前記非選択ワード線に対応する前記第２ロウデコーダは、前記第２分離用トランジスタによって前記非選択ワード線と電気的に分離される。
【０２５５】
９．上記１において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第１選択トランジスタと、  
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第２選択トランジスタとを更に備え、前記第１、第２分離用トランジスタのゲートはそれぞれ共通接続され、  
書き込み時、及び消去時において、前記第１、第２分離用トランジスタのゲートには０Ｖが印加される。
【０２５６】
１０．上記３において、前記分離用トランジスタのゲート長は、前記第１ＭＯＳトランジスタのゲート長と同一である。
【０２５７】
１１．上記３において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第１選択トランジスタと、  
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第２選択トランジスタとを更に備え、  
書き込み時において、選択ワード線に対応する前記ロウデコーダは前記分離用トランジスタの電流経路を介して前記選択ワード線に前記正電位を供給し、非選択ワード線に対応する前記ロウデコーダは、前記分離用トランジスタによって前記非選択ワード線と電気的に分離され、  
消去時において、選択ワード線に対応する前記ロウデコーダは前記分離用トランジスタの電流経路を介して前記選択ワード線に前記負電位を供給し、非選択ワード線に対応する前記ロウデコーダは、前記分離用トランジスタの電流経路を介して前記非選択ワード線に前記正電位を供給する。
【０２５８】
１２．上記３において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第１選択トランジスタと、  
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第２選択トランジスタとを更に備え、  
前記分離用トランジスタのゲートはそれぞれ共通接続され、  
読み出し時において、前記分離用トランジスタのゲートには負電位が供給される。
【０２５９】
１３．上記１または３において、前記メモリセルは、前記メモリセルトランジスタのソースにドレインが接続された第１選択トランジスタと、  
前記メモリセルトランジスタのドレインにソースが接続され、ドレインに前記ビット線が接続された第２選択トランジスタとを更に備え、  
読み出し時において、前記第１、第２選択トランジスタに関するロウ選択信号は、前記第１、第２選択トランジスタのいずれか一方にのみ供給され、いずれか他方には前記ロウ選択信号とは無関係の電圧が印加される。
【０２６０】
１４．上記１または３において、前記メモリセルは、電流経路が直列接続された複数の前記メモリセルトランジスタと、  
前記メモリセルトランジスタ列の端部のソースにドレインが接続された第１選択トランジスタと、  
前記メモリセルトランジスタ列の端部のドレインにソースが接続され、ドレインが前記ビット線に接続された第２選択トランジスタとを含み、前記メモリセルトランジスタは複数の閾値電圧を有し、そのうちの少なくとも２つの閾値電圧は負電圧である。
【０２６１】
また上記実施形態に係るメモリカードは、
１５．上記１乃至１４いずれかの不揮発性半導体記憶装置を搭載する。
【０２６２】
１６．上記１乃至１４いずれかの不揮発性半導体記憶装置と、前記不揮発性半導体記憶装置を制御する制御装置とを具備する。
【０２６３】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【図面の簡単な説明】
【０２６４】
【図１】この発明の第１の実施形態に係るシステムＬＳＩのブロック図。
【図２】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ及びロウデコーダの回路図。
【図４】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備える書き込み用セレクタ、書き込み回路、及びスイッチ群の回路図。
【図５】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備える電圧発生回路のブロック図。
【図６】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図。
【図７】図５におけるＹ１−Ｙ１’線に沿った断面図。
【図８】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのカラム方向に沿った断面図。
【図９】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのロウ方向に沿った断面図。
【図１０】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるロウデコーダの一部領域の断面図。
【図１１】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの、消去時及び書き込み時における電圧関係を表す表。
【図１２】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作時における各種信号のタイミングチャート。
【図１３】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの初期状態におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図１４】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのデーラッチ時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図１５】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図１６】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み時におけるメモリセルアレイ及びロウデコーダの回路図。
【図１７】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図１８】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去時におけるメモリセルアレイ及びロウデコーダの回路図。
【図１９】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイの様子を示す回路図。
【図２０】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイ及びロウデコーダの回路図。
【図２１】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリ及び従来のフラッシュメモリが備えるロウデコーダが含むＭＯＳトランジスタの断面図。
【図２２】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのロウ方向に沿った断面図であり、書き込み時の様子を示す図。
【図２３】この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイ、選択回路、ラッチ回路、チャージポンプ回路の回路図であり、書き込み禁止電圧をビット線に印加する様子を示す図。
【図２４】この発明の第２の実施形態に係るシステムＬＳＩのブロック図。
【図２５】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ及び第１、第２ロウデコーダの回路図。
【図２６】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのロウ方向に沿った断面図。
【図２７】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備える第２ロウデコーダの一部領域の断面図。
【図２８】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの、消去時及び書き込み時における電圧関係を表す表。
【図２９】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図３０】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの書き込み時におけるメモリセルアレイ及び第１、第２ロウデコーダの回路図。
【図３１】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図３２】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの消去時におけるメモリセルアレイ及び第１、第２ロウデコーダの回路図。
【図３３】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイの様子を示す回路図。
【図３４】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイ及び第１、第２ロウデコーダの回路図。
【図３５】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのロウ方向に沿った断面図であり、書き込み時の様子を示す図。
【図３６】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのロウ方向に沿った断面図であり、消去時の様子を示す図。
【図３７】この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのロウ方向に沿った断面図であり、消去時の様子を示す図。
【図３８】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図。
【図３９】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備える電圧発生回路の回路図。
【図４０】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの平面図。
【図４１】図４０におけるＹ２−Ｙ２’線に沿った断面図。
【図４２】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図４３】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの書き込み時におけるメモリセルアレイ及び第１、第２ロウデコーダの回路図。
【図４４】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの消去時におけるメモリセルアレイ、書き込み用セレクタ、書き込み回路、及びスイッチ群の様子を示す回路図。
【図４５】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの消去時におけるメモリセルアレイ及び第１、第２ロウデコーダの回路図。
【図４６】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイの様子を示す回路図。
【図４７】この発明の第３の実施形態に係るＮＡＮＤ型フラッシュメモリの読み出し時におけるメモリセルアレイ及び第１、第２ロウデコーダの回路図。
【図４８】この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルの有する閾値電圧を示すダイアグラム。
【図４９】この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ及び第１、第２ロウデコーダの回路図であり、書き込み時の様子を示す図。
【図５０】この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルの有する閾値電圧を示すダイアグラム。
【図５１】この発明の第４の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルの有する閾値電圧を示すダイアグラム。
【図５２】この発明の第５の実施形態に係るフラッシュメモリの備える分離用ＭＯＳトランジスタの平面図。
【図５３】この発明の第５の実施形態に係るフラッシュメモリの備える分離用ＭＯＳトランジスタの平面図。
【図５４】この発明の第５の実施形態に係るフラッシュメモリの備える分離用ＭＯＳトランジスタの平面図。
【図５５】この発明の第５の実施形態に係るフラッシュメモリの備える分離用ＭＯＳトランジスタの平面図。
【図５６】この発明の第６の実施形態に係るシステムＬＳＩのブロック図。
【図５７】この発明の第６の実施形態に係る２Ｔｒ型フラッシュメモリの書き込み時におけるメモリセルアレイの回路図。
【図５８】この発明の第６の実施形態に係る２Ｔｒフラッシュメモリの消去時におけるメモリセルアレイの回路図。
【図５９】この発明の第１乃至第６の実施形態の第１変形例に係るフラッシュメモリの備えるロウデコーダの回路図。
【図６０】この発明の第１乃至第６の実施形態の第２変形例に係るフラッシュメモリの備える分離用トランジスタの断面図。
【図６１】この発明の第１乃至第６の実施形態の第３変形例に係るフラッシュメモリの備える分離用トランジスタの断面図。
【図６２】この発明の第３の実施形態の変形例に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイ及び第１、第２ロウデコーダの回路図であり、読み出し時の様子を示す図。
【図６３】この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図６４】この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードのブロック図。
【図６５】この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカード及びカードホルダーの外観図。
【図６６】この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図６７】この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたメモリカードを接続する接続装置の外観図。
【図６８】この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたＩＣカードの外観図。
【図６９】この発明の第１乃至第６の実施形態に係るフラッシュメモリを備えたＩＣカードのブロック図。
【符号の説明】
【０２６５】
１…システムＬＳＩ、２、７００…ＣＰＵ、３、４００〜６００…フラッシュメモリ、１０…メモリセルアレイ、２０…ロウデコーダ、２１、１３１、１４１…ロウアドレスデコード回路群、２２、１３２、１４２…スイッチ群、２３…ＮＡＮＤゲート、２４…ＯＲゲート、２５…インバータ、２９、２９−１、２９−２…ロウアドレスデコード回路、３０…カラムデコーダ、４０…書き込み用セレクタ、４１…選択回路、２６−１、２６−２、２７−１、２７−２、２８、２８−１、２８−２、４２、４３、５４、５５、９１、９２…ＭＯＳトランジスタ、５０…書き込み回路、５１…ラッチ回路、５２、５３…インバータ、６０…読み出し用セレクタ、７０…センスアンプ、８０…ソース線ドライバ、９０…スイッチ群、１００…アドレスバッファ、１１０…ライトステートマシーン、１２０…電圧発生回路、１２１…制御回路、１２２、１２３…チャージポンプ回路、１３０…第１ロウデコーダ、１４０…第２ロウデコーダ、２００…半導体基板、２０１、２２１、２２２、２２６、２３０…ｎ型ウェル領域、２０２、２２３、２２４、２２５、２２７、２３１…ｐ型ウェル領域、２０３…ゲート絶縁膜、２０４、２０６…多結晶シリコン層、２０５…ゲート間絶縁膜、２０７…シリサイド層、２０８、２７０〜２７５、２８２〜２８７…不純物拡散層、２１０…側壁絶縁膜、２７７、２７９、２８１、２８９、２９１、２９３、２５１…ゲート電極、２５５…ＬＤＤ領域
【図１】
2005317138.tif 000003
【図２】
2005317138.tif 000004
【図３】
2005317138.tif 000005
【図４】
2005317138.tif 000006
【図５】
2005317138.tif 000007
【図６】
2005317138.tif 000008
【図７】
2005317138.tif 000009
【図８】
2005317138.tif 000010
【図９】
2005317138.tif 000011
【図１０】
2005317138.tif 000012
【図１１】
2005317138.tif 000013
【図１２】
2005317138.tif 000014
【図１３】
2005317138.tif 000015
【図１４】
2005317138.tif 000016
【図１５】
2005317138.tif 000017
【図１６】
2005317138.tif 000018
【図１７】
2005317138.tif 000019
【図１８】
2005317138.tif 000020
【図１９】
2005317138.tif 000021
【図２０】
2005317138.tif 000022
【図２１】
2005317138.tif 000023
【図２２】
2005317138.tif 000024
【図２３】
2005317138.tif 000025
【図２４】
2005317138.tif 000026
【図２５】
2005317138.tif 000027
【図２６】
2005317138.tif 000028
【図２７】
2005317138.tif 000029
【図２８】
2005317138.tif 000030
【図２９】
2005317138.tif 000031
【図３０】
2005317138.tif 000032
【図３１】
2005317138.tif 000033
【図３２】
2005317138.tif 000034
【図３３】
2005317138.tif 000035
【図３４】
2005317138.tif 000036
【図３５】
2005317138.tif 000037
【図３６】
2005317138.tif 000038
【図３７】
2005317138.tif 000039
【図３８】
2005317138.tif 000040
【図３９】
2005317138.tif 000041
【図４０】
2005317138.tif 000042
【図４１】
2005317138.tif 000043
【図４２】
2005317138.tif 000044
【図４３】
2005317138.tif 000045
【図４４】
2005317138.tif 000046
【図４５】
2005317138.tif 000047
【図４６】
2005317138.tif 000048
【図４７】
2005317138.tif 000049
【図４８】
2005317138.tif 000050
【図４９】
2005317138.tif 000051
【図５０】
2005317138.tif 000052
【図５１】
2005317138.tif 000053
【図５２】
2005317138.tif 000054
【図５３】
2005317138.tif 000055
【図５４】
2005317138.tif 000056
【図５５】
2005317138.tif 000057
【図５６】
2005317138.tif 000058
【図５７】
2005317138.tif 000059
【図５８】
2005317138.tif 000060
【図５９】
2005317138.tif 000061
【図６０】
2005317138.tif 000062
【図６１】
2005317138.tif 000063
【図６２】
2005317138.tif 000064
【図６３】
2005317138.tif 000065
【図６４】
2005317138.tif 000066
【図６５】
2005317138.tif 000067
【図６６】
2005317138.tif 000068
【図６７】
2005317138.tif 000069
【図６８】
2005317138.tif 000070
【図６９】
2005317138.tif 000071