(57)【要約】【課題】ＧＯＬＤ構造を有する薄膜トランジスタを精度よく、かつ、確実に形成するこのとできる薄膜トランジスタを提供することである。【解決手段】薄膜トランジスタはゲート電極部Ｇ、ＬＤＤ領域５ａ，５ｂおよびコンタクト層８ａ，８ｂを備えている。ゲート電極部Ｇは、ゲート電極本体部４およびゲート電極側方部６ａ，６ｂを含んで構成される。ゲート電極本体部４の直下にチャネル領域２ａが形成される。ゲート電極側方部６ａ，６ｂの直下にＬＤＤ領域５ａ，５ｂが形成されている。そのＬＤＤ領域５ａ，５ｂは、ゲート電極側方部６ａ，６ｂとオーバラップするＧＯＬＤ領域となる。【選択図】        図７
2005005514.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の主表面上に絶縁膜を介在させて形成された電極部と、
前記電極部の下方に位置する前記半導体基板の領域に形成された、チャネル領域、第１不純物領域および第２不純物領域と
を有し、
前記電極部は、
互いに対向する１対の側面を有して延びるように形成された電極本体部と、
１対の前記側面上のそれぞれに形成され、前記電極本体部の上端部から下端部にわたり延在する縦方向延在部と、前記電極本体部の下端部から前記電極本体部が位置する側とは反対側に向かって延在する横方向延在部とを含み、前記電極本体部が延びる方向と略直交する方向に沿った断面形状がＬ字型の１対の電極側方部と
を備え、
前記チャネル領域は、前記電極本体部の直下に位置する前記半導体基板の領域の部分に形成され、
前記第１不純物領域は、第１不純物濃度を有し、前記チャネル領域を挟み込むように１対の前記電極側方部の直下に位置する前記半導体基板のそれぞれの領域の部分に形成され、
前記第２不純物領域は、前記第１不純物濃度よりも高い不純物濃度を有し、前記チャネル領域および前記第１不純物領域を挟み込むように前記半導体基板の領域の部分に形成された、薄膜トランジスタ。
【請求項２】
１対の前記電極側方部上に形成されたサイドウォール絶縁膜と、
前記サイドウォール絶縁膜、前記電極側方部および前記電極本体部を覆うように形成された層間絶縁膜と
を備えた、請求項１記載の薄膜トランジスタ。
【請求項３】
前記サイドウォール絶縁膜はシリコン酸化膜を含む、請求項２記載の薄膜トランジスタ。
【請求項４】
前記電極側方部に直接接して前記電極側方部および前記電極本体部を覆うように形成された層間絶縁膜を備えた、請求項１記載の薄膜トランジスタ。
【請求項５】
半導体基板の主表面上に絶縁膜を介在させて形成された電極部と、
前記電極部の下方に位置する前記半導体基板の領域に形成された、チャネル領域、第１不純物領域および第２不純物領域と
を有し、
電極部は、
前記絶縁膜上に形成され、上面および所定の幅を有して互いに対向する１対の下部側面を有する電極下部と、
前記電極下部の前記上面上に形成され、所定の前記幅よりも短い幅を有する電極上部と
前記電極上部を覆うように前記電極下部上に形成され、前記電極下部の１対の前記下部側面のそれぞれと略同一平面上に位置する１対の上部側面をそれぞれ含む１対の絶縁側部を有する絶縁被膜と
を備え、
前記チャネル領域は、前記電極上部の直下に位置する前記半導体基板の領域の部分に形成され、
前記第１不純物領域は、第１不純物濃度を有し、前記チャネル領域を挟み込むように１対の前記絶縁側部の直下に位置する前記半導体基板のそれぞれの領域の部分に形成され、
前記第２不純物領域は、前記第１不純物濃度よりも高い不純物濃度を有し、前記チャネル領域および前記第１不純物領域を挟み込むように前記半導体基板の領域の部分に形成された、薄膜トランジスタ。
【請求項６】
前記絶縁被膜は所定形状の導電性材料の表面に酸化処理を施すことによって形成され、
前記電極上部は、前記絶縁被膜の内側に位置する酸化されずに残った前記導電性材料の部分から形成された、請求項５記載の薄膜トランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は薄膜トランジスタに関し、特に、ゲート電極の一部がＬＤＤ領域にオーバラップする構造を有する薄膜トランジスタに関するものである。
【０００２】
【従来の技術】
従来、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）の信頼性を高めるために、薄膜トランジスタにおけるチャネル領域とソース・ドレイン領域との間に、比較的低濃度の不純物を注入することによりＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を形成した構造（ＬＤＤ構造）がある。
【０００３】
しかし、ＬＤＤ構造を有する薄膜トランジスタでは、チャネルを流れる電流はＬＤＤ領域そのものの抵抗によって制限されることになる。そのため、ＯＮ電流が低下するという欠点がある。
【０００４】
そこで、このような欠点を解消して信頼性の確保と初期特性の維持を確保する薄膜トランジスタとして、たとえば、特開２００１−２０３３６６号公報および特開２００２−１３４７５６号公報には、ＧＯＬＤ（Ｇａｔｅ  Ｏｖｅｒｌａｐｐｅｄ  Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有する薄膜トランジスタが提案されている。
【０００５】
ＧＯＬＤ構造では、ＬＤＤ領域の直上の領域にまでゲート電極をオーバラップさせている。ゲート電極がＬＤＤ領域にオーバラップしている部分の領域がＧＯＬＤ領域と呼ばれる。
【０００６】
そのＧＯＬＤ構造を有する薄膜トランジスタでは、チャネル領域が完全にＯＮ状態のときには、ＧＯＬＤ領域に位置するＳｉ層にも反転層が形成されることになる。これにより、ＧＯＬＤ領域に位置するＳｉ層は抵抗体として作用しないことになって、良好なＯＮ電流と高い信頼性を同時に確保することができる。
【０００７】
【特許文献１】
特開２００１−２０３３６６号公報
【０００８】
【特許文献２】
特開２００２−１３４７５６号公報
【０００９】
【発明が解決しようとする課題】
ところで、特開２００１−２０３３６６号公報に記載されたＧＯＬＤ構造を有する薄膜トランジスタは、次のようにして形成される。まず、半導体基板上にゲート絶縁膜を介在させてゲート電極が形成される。
【００１０】
そのゲート電極をマスクとして半導体基板の表面に所定導電型の不純物イオンを注入することにより、低濃度の不純物領域が形成される。その後、ゲート電極の側面上に導電性のサイドウォール膜が形成される。
【００１１】
次に、ゲート電極およびサイドウォール膜をマスクとして半導体基板の表面に所定導電型の不純物イオンを注入することにより、低濃度の不純物領域よりも高い不純物濃度を有するソース・ドレイン領域が自己整合的に形成される。
【００１２】
このようにして、サイドウォール膜の直下の半導体基板の領域の部分に形成された低濃度の不純物領域がＧＯＬＤ領域となる。
【００１３】
上述した方法では、サイドウォール膜としてアモルファスシリコン膜を適用する場合には、ソース・ドレイン領域を形成するためのイオン注入後の熱処理において、アモルファスシリコン膜に捉えられた不純物イオンが活性化されることになる。
【００１４】
このとき、アモルファスシリコン膜中の水素が脱離してしまい、アモルファスシリコン膜の導電性の性質が損なわれることがあった。
【００１５】
また、サイドウォール膜としてポリシリコン膜を適用する場合には、不純物イオン注入後の熱処理によってポリシリコン膜に捉えられた不純物イオンが活性化される。
【００１６】
これにより、サイドウォール膜として導電性の性質を確保することができるものの、比較的低温で形成されるポリシリコン膜を用いる薄膜トランジスタには適用できないという問題があった。
【００１７】
さらに、サイドウォール膜として金属膜を適用する場合には、薄膜トランジスタの製造に要求される精度をもって金属膜を等方的に成膜することのできる成膜装置は、実用化されていないのが現状である。
【００１８】
また、ゲート絶縁膜にダメージを及ぼさないように金属膜に加工を施すことも技術的に困難である。
【００１９】
次に、特開２００２−１３４７５６号公報に記載されたＧＯＬＤ構造を有する薄膜トランジスタは、次のようにして形成される。まず、半導体基板上に半導体膜が形成される。その半導体膜上に凹凸のある所定のレジストが形成される。
【００２０】
次に、このレジストをマスクとして半導体膜にエッチングが施される。レジストのうち、厚い部分（凸部）を残して薄い部分（凹部）が除去されて半導体膜が露出する。
【００２１】
次に、レジストの厚い部分をマスクとして露出した半導体膜に不純物イオンを注入することにより、１対のＬＤＤ領域が形成される。１対のＬＤＤ領域によって挟まれ、レジストの厚い部分の直下に位置する半導体膜の部分には、チャネル領域が形成される。
【００２２】
レジストの厚い部分が除去された後に、チャネル領域および１対のＬＤＤ領域を覆うようにゲート絶縁膜が形成される。そのゲート絶縁膜上にゲート電極が形成される。そのゲート電極をマスクとしてＬＤＤ領域に不純物イオンを注入することにより、１対のソース・ドレイン領域が形成される。
【００２３】
上述した方法では、まず、凹凸を有する所定のレジストをマスクとしてＬＤＤ領域およびチャネル領域となる半導体膜が形成された後に、その凹凸のレジストのうち厚い部分を残して薄い部分が除去される。次に、その厚い部分をマスクとして半導体膜にＬＤＤ領域が形成される。
【００２４】
このため、ＬＤＤ領域を形成するための凹凸を有するレジストの加工が煩雑になることがあった。また、レジストの加工精度がＬＤＤ領域の長さの影響することがあった。
【００２５】
これらの結果、現状ではＧＯＬＤ構造を有する薄膜トランジスタを精度よく確実に製造することは困難であるという問題があった。
【００２６】
本発明は、上記問題点を解決するためになされたものであり、その目的は、ＧＯＬＤ構造を有する薄膜トランジスタを精度よく、かつ、確実に形成するこのとできる薄膜トランジスタを提供することである。
【００２７】
【課題を解決するための手段】
本発明に係る薄膜トランジスタは、電極部、チャネル領域、第１不純物領域および第２不純物領域を備えている。電極部は、半導体基板の主表面上に絶縁膜を介在させて形成されている。チャネル領域、第１不純物領域および第２不純物領域は、電極部の下方に位置する半導体基板の領域に形成されている。その電極部は、電極本体部と１対の電極側方部とを備えている。電極本体部は、互いに対向する１対の側面を有して延びるように形成されている。１対の電極側方部は、１対の側面上のそれぞれに形成され、電極本体部の上端部から下端部にわたり延在する縦方向延在部と、電極本体部の下端部から電極本体部が位置する側とは反対側に向かって延在する横方向延在部とを含み、電極本体部が延びる方向と略直交する方向に沿った断面形状がＬ字型である。チャネル領域は、電極本体部の直下に位置する半導体基板の領域の部分に形成されている。第１不純物領域は、第１不純物濃度を有し、チャネル領域を挟み込むように１対の電極側方部の直下に位置する半導体基板のそれぞれの領域の部分に形成されている。第２不純物領域は、第１不純物濃度よりも高い不純物濃度を有し、チャネル領域および第１不純物領域を挟み込むように半導体基板の領域の部分に形成されている。
【００２８】
この構成によれば、第１不純物領域を形成するための所定の不純物イオンが注入された領域のうち、第２不純物領域を形成するための所定の不純物イオンが注入されなかった電極側方部の直下に位置する領域が、第１不純物領域として自己整合的に形成されることになる。その結果、薄膜トランジスタにおいて、電極部の一部である電極側方部がオーバラップする第１不純物領域の寸法精度が向上する。しかも、電極側方部は電極本体部の側面上に断面形状がＬ字状に形成されることで電極本体部に比べてその膜厚がより薄くなる。そのため、第２不純物領域を形成するための所定の不純物イオンが電極側方部に捉えられる数は比較的少なくなって、所定の不純物イオンを注した後に行なわれる熱処理によって導電性が損なわれることが抑制される。また、電極側方部を形成する際の成膜および加工の精度のばらつきが抑制される。その結果、電極側方部がオーバラップする寸法精度の高い第１不純物領域を備えた薄膜トランジスタを確実に形成することができる。
【００２９】
本発明に係る他の薄膜トランジスタは、電極部、チャネル領域、第１不純物領域および第２不純物領域を備えている。電極部は、半導体基板の主表面上に絶縁膜を介在させて形成されている。チャネル領域、第１不純物領域および第２不純物領域は、電極部の下方に位置する半導体基板の領域に形成されている。電極部は、電極下部と電極上部と絶縁被膜とを備えている。電極下部は絶縁膜上に形成され、上面および所定の幅を有して互いに対向する１対の下部側面を有している。電極上部は電極下部の上面上に形成され、所定の幅よりも短い幅を有している。絶縁被膜は電極上部を覆うように電極下部上に形成され、電極下部の１対の下部側面のそれぞれと略同一平面上に位置する１対の上部側面をそれぞれ含む１対の絶縁側部を備えている。チャネル領域は、電極上部の直下に位置する半導体基板の領域の部分に形成されている。第１不純物領域は、第１不純物濃度を有し、チャネル領域を挟み込むように１対の絶縁側部の直下に位置する半導体基板のそれぞれの領域の部分に形成されている。第２不純物領域は、第１不純物濃度よりも高い不純物濃度を有し、チャネル領域および第１不純物領域を挟み込むように半導体基板の領域の部分に形成されている。
【００３０】
この構成によれば、第１不純物領域を形成するための所定の不純物イオンが注入された領域のうち、第２不純物領域を形成するための所定の不純物イオンが注入されなかった絶縁被膜の絶縁側部の直下に位置する領域の部分が、第１不純物領域として自己整合的に形成されることになる。これにより、絶縁側部の寸法制御により第１不純物領域の寸法を調整することができる。その結果、薄膜トランジスタにおいて、電極下部のうち絶縁側部の直下に位置する部分がオーバラップする第１不純物領域の寸法精度が向上する。
【００３１】
【発明の実施の形態】
実施の形態１
本発明の実施の形態１に係る半導体装置について、まず、その製造方法について説明する。
【００３２】
まず、絶縁性の基板上にアモルファスシリコン膜が形成される。このアモルファスシリコン膜に、固相結晶化（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｃｒｙｓｔａｌｉｚａｔｉｏｎ）の処理、エキシマレーザによる処理、または、固相結晶化とエキシマレーザを組合わせた処理を施すことにより、図１に示すように、基板１上に多結晶シリコン膜２が形成される。
【００３３】
次に、その多結晶シリコン膜２が、チャネル領域、ＬＤＤ領域およびコンタクト層を形成するための所定の形状に加工される。その加工された多結晶シリコン膜を覆うように基板１上にゲート絶縁膜となるシリコン酸化膜３が形成される（図２参照）。
【００３４】
そのシリコン酸化膜３上に、たとえばニッケル（Ｎｉ）を含有した膜厚約２００ｎｍ（２０００Å）のモリブデン（Ｍｏ）膜が形成される。そのモリブデン膜に所定の加工を施すことにより、図２に示すように、ゲート電極本体部４が形成される。
【００３５】
次に、図３に示すように、ゲート電極本体部４をマスクとして、イオンシャワードーピング装置またはイオン注入装置により、多結晶シリコン膜２にリンまたはボロンを注入することにより、不純物濃度１×１０１７ａｔｍｓ／ｃｍ３のＬＤＤ領域５ａ，５ｂが形成される。
【００３６】
次に、図４に示すように、ゲート電極本体部４を覆うようにシリコン酸化膜３上に、たとえばチタン（Ｔｉ）を含有した膜厚約５０ｎｍ（５００Å）のアルミニウム膜６が形成される。
【００３７】
次に、図５に示すように、そのアルミニウム膜６上に、たとえばＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）装置により、たとえば膜厚約３００ｎｍ（３０００Å）のシリコン酸化膜７が形成される。
【００３８】
次に、たとえば平行平板型リアクティブイオンドライエッチング装置を用い、ＣＦ４ガスとＯ２ガスを使用してシリコン酸化膜７に異方性エッチングを施すことにより、図６に示すように、サイドウォール酸化膜７ａ，７ｂが形成される。サイドウォール酸化膜７ａ，７ｂは、ゲート電極本体部４の側面上に位置するアルミニウム膜６の部分等の表面上に位置する。
【００３９】
次に、図７に示すように、サイドウォール酸化膜７ａ，７ｂをマスクとしてアルミニウム膜６に異方性エッチングを施すことにより、サイドウォール酸化膜６によって覆われているアルミニウム膜６の部分を残して、露出しているアルミニウム膜６の部分が除去される。サイドウォール酸化膜６によって覆われているアルミニウム膜６の部分はゲート電極側方部６ａ，６ｂとなる。
【００４０】
ゲート電極側方部６ａ，６ｂは、ゲート電極本体部４の上端部から下端部にわたり延在する縦方向延材部６６ａ，６６ｂと、ゲート電極本体部４の下端部からゲート電極本体部４が位置する側とは反対側に延材する横方向延材部６７ａ，６７ｂとを含んでいる。ゲート電極側方部６ａ，６ｂは、ゲート電極本体部４が延びる方向と略直交する方向の断面形状がＬ字型となっている。
【００４１】
次に、ゲート電極本体部４、ゲート電極側方部６ａ，６ｂおよびサイドウォール酸化膜７ａ，７ｂをマスクとして、イオンシャワードーピング装置またはイオン注入装置により、多結晶シリコン膜２にリンまたはボロンを注入することにより、不純物濃度１×１０１９ａｔｍｓ／ｃｍ３のコンタクト層（ソース・ドレイン領域）８ａ，８ｂが形成される。その後、所定の熱処理を施すことによりコンタクト層８ａ，８ｂが活性化される。
【００４２】
図７に示すように、ゲート電極本体部４の直下の多結晶シリコン膜の領域の部分には、チャネル長Ｌｃのチャネル領域２ａが位置する。また、ＧＯＬＤ長Ｌｇｄは、多結晶シリコン膜におけるＬＤＤ領域５ａ，５ｂ長に対応する。
【００４３】
このようにして、ゲート電極本体部４およびゲート電極側方部６ａ，６ｂを含むゲート電極部Ｇが形成され、そのゲート電極部Ｇ、ＬＤＤ領域５ａ，５ｂおよびコンタクト層８ａ，８ｂを含む薄膜トランジスタが形成される。
【００４４】
次に、図８に示すように、ゲート電極部Ｇを覆うようにシリコン酸化膜３上に、層間絶縁膜として膜厚約４００ｎｍのシリコン酸化膜９が形成される。その後、水素プラズマのもとで、温度約３００〜４５０℃の熱処理を１時間以上施すことで、水素化処理が行なわれる。
【００４５】
なお、この水素化処理は多結晶シリコン膜におけるシリコンのダングリングボンドに水素を結合させる処理として行なわれる。
【００４６】
次に、シリコン酸化膜９にコンタクト層８ａ，８ｂの表面を露出するコンタクトホール９ａ，９ｂが形成される（図９参照）。次に、たとえばスパッタ装置を用いて、チタン（Ｔｉ）を含有した膜厚約３５０ｎｍのアルミニウム膜が形成される。そのアルミニウム膜に所定の加工処理を施すことにより、図９に示すように、ソース・ドレイン電極１０ａ，１０ｂが形成される。
【００４７】
次に、図１０に示すように、ソース・ドレイン電極１０ａ，１０ｂを覆うようにシリコン酸化膜９上に保護膜としてシリコン窒化膜１１が形成される。このようにして、薄膜トランジスタを備えた半導体装置が完成する。
【００４８】
このようにして形成された半導体装置では、薄膜トランジスタはゲート電極部Ｇ、ＬＤＤ領域５ａ，５ｂおよびコンタクト層（ソース・ドレイン領域）８ａ，８ｂを備えている。
【００４９】
ゲート電極部Ｇは、ゲート電極本体部４およびゲート電極側方部６ａ，６ｂを含んで構成される。ゲート電極本体部４の直下に位置する多結晶シリコン膜の領域の部分にチャネル領域が形成される。
【００５０】
ゲート電極側方部６ａ，６ｂの直下に位置する多結晶シリコン膜の領域の部分にＬＤＤ領域５ａ，５ｂが形成されている。そのＬＤＤ領域５ａ，５ｂは、ゲート電極側方部６ａ，６ｂとオーバラップするＧＯＬＤ領域となる。
【００５１】
上述したように、そのＬＤＤ領域５ａ，５ｂを形成するためには、まず、ゲート電極本体部４をマスクとして多結晶シリコン膜２にＬＤＤ領域を形成するための不純物イオンが注入される。
【００５２】
さらに、ゲート電極側方部６ａ，６ｂ、サイドウォール酸化膜７ａ，７ｂおよびゲート電極本体部４をマスクとして、多結晶シリコン膜２にコンタクト層を形成するための不純物イオンが注入される。
【００５３】
これにより、ＬＤＤ領域を形成するための不純物イオンが注入された多結晶シリコン膜２の領域のうち、コンタクト層を形成するための不純物イオンが注入されなかったゲート電極側方部６ａ，６ｂの直下に位置する領域が、ＬＤＤ領域５ａ，５ｂとして自己整合的に形成されることになる。
【００５４】
さらに、ＬＤＤ領域５ａ，５ｂがゲート電極側方部６ａ，６ｂの直下に位置する多結晶シリコン膜の領域の部分に自己整合的に形成される。その結果、薄膜トランジスタにおいてＬＤＤ領域５ａ，５ｂの寸法精度が向上する。
【００５５】
しかも、ゲート電極側方部６ａ，６ｂはゲート電極本体部４の側面上に断面形状がＬ字状に形成され、そのＬ字状のゲート電極側方部６ａ，６ｂの上にサイドウォール酸化膜７ａ，７ｂが形成されることになる。
【００５６】
これにより、サイドウォール酸化膜７ａ，７ｂの部分も導電性の膜によって形成する場合と比較すると、Ｌ字状のゲート電極側方部６ａ，６ｂでは電極本体部４に比べてその膜厚がより薄くなる。
【００５７】
そのため、コンタクト層８ａ，８ｂを形成するための不純物イオンがゲート電極側方部６ａ，６ｂに捉えられる数は比較的少なくなって、不純物イオンを注した後に行なわれる熱処理によって導電性が損なわれることが抑制される。
【００５８】
また、ゲート電極側方部６ａ，６ｂを形成する際の成膜および加工の精度のばらつきも抑制されることになる。しかも、加工としては従来から使用されているシリコン酸化膜のドライエッチングおよび比較的薄い金属膜のドライエッチングの技術を用いることができる。
【００５９】
その結果、ゲート電極側方部６ａ，６ｂがＬＤＤ領域５ａ，５ｂにオーバラップしたＧＯＬＤ構造を有する薄膜トランジスタを確実に形成することができる。
【００６０】
ＧＯＬＤ構造を有する薄膜トランジスタでは、チャネル領域２ａが完全にＯＮ状態のときには、ＧＯＬＤ領域に位置するＬＤＤ領域５ａ，５ｂにも反転層が形成されることになる。
【００６１】
これにより、ＧＯＬＤ領域に位置するＬＤＤ領域５ａ，５ｂは抵抗体として作用しないことになって、良好なＯＮ電流と高い信頼性を同時に確保することができる。
【００６２】
実施の形態２
前述した実施の形態では、ゲート電極側方部６ａ，６ｂを形成するためのマスクとしてサイドウォール酸化膜７ａ，７ｂを用いる場合を例に挙げて説明した。ここでは、そのようなマスクの他の例として、有機系の平坦化膜を用いる場合を例に挙げて説明する。
【００６３】
まず、図１１に示すように、前述した方法と同様に方法により、絶縁性の基板１上に多結晶シリコン膜２が形成される。次に、図１２に示すように、所定の形状に加工された多結晶シリコン膜を覆うように、基板１上にゲート絶縁膜となるシリコン酸化膜３が形成され、そのシリコン酸化膜３上にゲート電極本体部４が形成される。
【００６４】
次に、図１３に示すように、ゲート電極本体部４をマスクとして、多結晶シリコン膜２にリンまたはボロンを注入することにより、不純物濃度１×１０１７ａｔｍｓ／ｃｍ３のＬＤＤ領域５ａ，５ｂが形成される。
【００６５】
次に、図１４に示すように、ゲート電極本体部４を覆うようにシリコン酸化膜３上に、たとえばチタン（Ｔｉ）を含有した膜厚約５０ｎｍ（５００Å）のアルミニウム膜６が形成される。
【００６６】
次に、図１５に示すように、そのアルミニウム膜６上に、たとえばＣＶＤ装置により、膜厚約１０００ｎｍ（１００００Å）の平坦化膜２１が形成される。
【００６７】
次に、たとえば平行平板型アッシング装置を用い、ＣＦ４ガスとＯ２ガスを使用して平坦化膜２１に異方性エッチングを施すことにより、図１６に示すように、絶縁性のサイドウォール膜２１ａ，２１ｂが形成される。
【００６８】
次に、図１７に示すように、サイドウォール膜２１ａ，２１ｂをマスクとしてアルミニウム膜６に異方性エッチングを施すことにより、サイドウォール膜２１ａ，２１ｂによって覆われているアルミニウム膜６の部分を残して、露出しているアルミニウム膜６の部分が除去される。サイドウォール膜２１ａ，２１ｂによって覆われているアルミニウム膜６の部分は、ゲート電極側方部６ａ，６ｂとなる。
【００６９】
次に、ゲート電極本体部４、ゲート電極側方部６ａ，６ｂおよびサイドウォール膜２１ａ，２１ｂをマスクとして、多結晶シリコン膜２にリンまたはボロンを注入することにより、不純物濃度１×１０１９ａｔｍｓ／ｃｍ３のコンタクト層（ソース・ドレイン領域）８ａ，８ｂが形成される。その後、所定の熱処理を施すことによりコンタクト層８ａ，８ｂが活性化される。
【００７０】
図１７に示すように、ゲート電極本体部４の直下の多結晶シリコン膜の領域の部分には、チャネル長Ｌｃのチャネル領域２ａが位置する。また、ＧＯＬＤ長Ｌｇｄは、多結晶シリコン膜におけるＬＤＤ領域５ａ，５ｂ長に対応する。
【００７１】
次に、図１８に示すように、たとえば酸素プラズマ処理によるアッシングと有機溶剤による溶解処理を施すことにより、サイドウォール膜２１ａ，２１ｂが除去される。このようにして、ゲート電極本体部４およびゲート電極側方部６ａ，６ｂを含むゲート電極部Ｇが形成される。
【００７２】
次に、図１９に示すように、そのゲート電極部Ｇを覆うようにシリコン酸化膜３上に、層間絶縁膜として膜厚約４００ｎｍのシリコン酸化膜９が形成される。その後、水素プラズマのもとで、温度約３００〜４５０℃の熱処理を１時間以上施すことで、水素化処理が行なわれる。
【００７３】
次に、シリコン酸化膜９にコンタクト層８ａ，８ｂの表面を露出するコンタクトホール９ａ，９ｂが形成される（図２０参照）。次に、チタン（Ｔｉ）を含有した膜厚約３５０ｎｍのアルミニウム膜が形成される。そのアルミニウム膜に所定の加工処理を施すことにより、図２０に示すように、ソース・ドレイン電極１０ａ，１０ｂが形成される。
【００７４】
次に、図２１に示すように、ソース・ドレイン電極１０ａ，１０ｂを覆うようにシリコン酸化膜９上に保護膜としてシリコン窒化膜１１が形成される。このようにして、薄膜トランジスタを備えた半導体装置が完成する。
【００７５】
上述した薄膜トランジスタを備えた半導体装置では、前述した効果に加えて次のような効果が得られる。すなわち、ゲート電極側方部６ａ，６ｂを形成するためのマスクとなるサイドウォール膜２１ａ，２１ｂが、ゲート電極側方部６ａ，６ｂが形成された後に除去されることになる。
【００７６】
これにより、サイドウォール膜２１ａ，２１ｂを形成するためのマスクとしては、ＣＶＤ法等によって形成されるシリコン酸化膜の他に、上述した平坦化膜、あるいはフォトレジストのような有機材料を適用して、ＧＯＬＤ構造の薄膜トランジスタを備えた半導体装置を製造することができる。
【００７７】
なお、上述した実施の形態１，２では、ゲート電極側方部を形成するための膜として、モリブデンを含有したアルミニウム膜を例に挙げたが、この他に、ニッケルを含有したモリブデン膜、クロム（Ｃｒ）を含有したタンタル（Ｔａ）、クロムを含有したタングステン（Ｗ）等の材料を適用することが可能である。
【００７８】
実施の形態３
ここでは、ゲート電極部となる所定の金属の表面に酸化処理を施すことによって形成される薄膜トランジスタを例に挙げて説明する。
【００７９】
まず、図２２に示すように、前述した方法と同様に方法により、絶縁性の基板１上に多結晶シリコン膜２が形成される。次に、図２３に示すように、所定の形状に加工された多結晶シリコン膜２を覆うように、基板１上にゲート絶縁膜となるシリコン酸化膜３が形成される。
【００８０】
次に、そのシリコン酸化膜３上に、たとえばニッケルを含有したモリブデン膜３１が形成される。そのモリブデン膜３１上に、たとえばチタンを含有した膜厚約３００ｎｍのアルミニウム膜３２が形成される。
【００８１】
次に、図２４に示すように、アルミニウム膜３２に所定の加工を施すことにより、ゲート電極部となるアルミニウム膜３２ａが形成される。次に、図２５に示すように、アルミニウム膜３２ａをマスクとして、多結晶シリコン膜２にリンまたはボロンを注入することにより、不純物濃度１×１０１７ａｔｍｓ／ｃｍ３のＬＤＤ領域５ａ，５ｂが形成される。
【００８２】
次に、図２６に示すように、水蒸気のもとで熱酸化処理を施すか、または、陽極酸化処理を施すことにより、アルミニウム膜３２ａの表面から約１００ｎｍの部分にかけてアルマイト被膜３３が形成される。アルマイト被膜３３の内側に酸化されずに残るアルミニウム膜の部分がゲート電極上部３２ａａとなる。
【００８３】
このとき、アルマイト被膜３３の主な成分はダイアスポア（ＡｌＯＯＨ）であるため、アルマイト被膜３３の膜厚は約１５０ｎｍとなる。これにより、図２７に示すように、当初のアルミニウム膜３２ａの幅Ｌに対して、アルマイト被膜３３が形成された後では、その幅は約１００ｎｍ増加（Ｌ＋１００）することになる。
【００８４】
次に、図２８に示すように、アルマイト被膜３３をマスクとしてエッチングを施すことにより、露出しているモリブデン膜３１が除去される。アルマイト被膜３３の直下に位置するエッチングされずに残るモリブデン膜の部分がゲート電極下部３１ａとなる。また、ゲート電極上部３２ａａおよびゲート電極下部３１ａがゲート電極部Ｇとなる。
【００８５】
これにより、アルマイト被膜３３のうち、ゲート電極上部３２ａａの側面上に位置するアルマイト被膜側部の側面と、ゲート電極下部３１ａの側面とが略同一平面上に位置することになる。
【００８６】
次に、図２９に示すように、アルマイト被膜３３、ゲート電極上部３２ａａおよびゲート電極下部３１ａをマスクとして、多結晶シリコン膜２にリンまたはボロンを注入することにより、不純物濃度１×１０１９ａｔｍｓ／ｃｍ３のコンタクト層（ソース・ドレイン領域）８ａ，８ｂが形成される。その後、所定の熱処理を施すことによりコンタクト層８ａ，８ｂが活性化される。
【００８７】
図２９に示すように、ゲート電極本体部４の直下の多結晶シリコン膜の領域の部分には、チャネル長Ｌｃのチャネル領域２ａが位置する。また、ＧＯＬＤ長Ｌｇｄは、多結晶シリコン膜におけるＬＤＤ領域５ａ，５ｂ長に対応する。
【００８８】
次に、図３０に示すように、シリコン酸化膜３上に層間絶縁膜として膜厚約４００ｎｍのシリコン酸化膜９が形成される。その後、水素プラズマのもとで、温度約３００〜４５０℃の熱処理を１時間以上施すことで、水素化処理が行なわれる。
【００８９】
次に、シリコン酸化膜９にコンタクト層８ａ，８ｂの表面を露出するコンタクトホール９ａ，９ｂが形成される（図３１参照）。次に、チタン（Ｔｉ）を含有した膜厚約３５０ｎｍのアルミニウム膜が形成される。そのアルミニウム膜に所定の加工処理を施すことにより、図３１に示すように、ソース・ドレイン電極１０ａ，１０ｂが形成される。
【００９０】
次に、図３２に示すように、ソース・ドレイン電極１０ａ，１０ｂを覆うようにシリコン酸化膜９上に保護膜としてシリコン窒化膜１１が形成される。このようにして、薄膜トランジスタを備えた半導体装置が完成する。
【００９１】
上述した半導体装置では、ＬＤＤ領域５ａ，５ｂを形成するために、まず、アルミニウム膜３２ａをマスクとして多結晶シリコン膜２にＬＤＤ領域を形成するための不純物イオンが注入される。
【００９２】
さらに、アルマイト被膜３３、ゲート電極上部３２ａａおよびゲート電極下部３１ａをマスクとして、多結晶シリコン膜２にコンタクト層を形成するための不純物イオンが注入される。
【００９３】
これにより、ＬＤＤ領域を形成するための不純物イオンが注入された多結晶シリコン膜２の領域のうち、ゲート電極上部３２ａａの側面上に位置するアルマイト被膜３３の部分（絶縁側部）の直下に位置するコンタクト層を形成するための不純物イオンが注入されなかった多結晶シリコン膜２の領域が、ＬＤＤ領域５ａ，５ｂとして自己整合的に形成されることになる。
【００９４】
ＬＤＤ領域５ａ，５ｂがアルマイト被膜３３における絶縁側部の直下に位置する多結晶シリコン膜の領域に自己整合的に形成されることで、ＬＤＤ領域５ａ，５ｂの寸法（横方向）は絶縁側部の厚さに依存することになる。
【００９５】
その結果、薄膜トランジスタにおいてＧＯＬＤ領域の長さはアルミニウム膜３２の酸化処理によって制御することができ、ＬＤＤ領域５ａ，５ｂの寸法精度が向上する。
【００９６】
なお、ゲート電極下部３１ａとしてニッケルを含有したモリブデン膜３１を例に挙げたが、この他に、クロム（Ｃｒ）を含有したタンタル（Ｔａ）、クロムを含有したタングステン（Ｗ）等の材料を適用することが可能である。
【００９７】
また、ゲート電極上部としてチタンを含有したアルミニウム膜を例に挙げたが、この他に、ニッケルを含有したモリブデン膜、クロム（Ｃｒ）を含有したタンタル（Ｔａ）、クロムを含有したタングステン（Ｗ）等の材料を適用することが可能である。
【００９８】
なお、モリブデンを適用する場合には、その酸化被膜として酸化モリブデン（ＭｏＯ３）が形成される。タンタルを適用する場合には、その酸化被膜として酸化タンタル（Ｖ）（Ｔａ２Ｏ５）が形成される。タングステンを適用する場合には、その酸化被膜として酸化タングステン（ＶＩ）（ＷＯ３）が形成される。
【００９９】
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明は上記の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１００】
【発明の効果】
本発明に係る薄膜トランジスタによれば、第１不純物領域を形成するための所定の不純物イオンが注入された領域のうち、第２不純物領域を形成するための所定の不純物イオンが注入されなかった電極側方部の直下に位置する領域が、第１不純物領域として自己整合的に形成されることになる。その結果、薄膜トランジスタにおいて、電極部の一部である電極側方部がオーバラップする第１不純物領域の寸法精度が向上する。しかも、電極側方部は電極本体部の側面上に断面形状がＬ字状に形成されることで電極本体部に比べてその膜厚がより薄くなる。そのため、第２不純物領域を形成するための所定の不純物イオンが電極側方部に捉えられる数は比較的少なくなって、所定の不純物イオンを注した後に行なわれる熱処理によって導電性が損なわれることが抑制される。また、電極側方部を形成する際の成膜および加工の精度のばらつきが抑制される。その結果、電極側方部がオーバラップする寸法精度の高い第１不純物領域を備えた薄膜トランジスタを確実に形成することができる。
【０１０１】
本発明に係る他の薄膜トランジスタによれば、第１不純物領域を形成するための所定の不純物イオンが注入された領域のうち、第２不純物領域を形成するための所定の不純物イオンが注入されなかった絶縁被膜の絶縁側部の直下に位置する領域の部分が、第１不純物領域として自己整合的に形成されることになる。これにより、絶縁側部の寸法制御により第１不純物領域の寸法を調整することができる。その結果、薄膜トランジスタにおいて、電極下部のうち絶縁側部の直下に位置する部分がオーバラップする第１不純物領域の寸法精度が向上する。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係る薄膜トランジスタを備えた半導体装置の製造方法の一工程を示す断面図である。
【図２】同実施の形態において、図１に示す工程の後に行なわれる工程を示す断面図である。
【図３】同実施の形態において、図２に示す工程の後に行なわれる工程を示す断面図である。
【図４】同実施の形態において、図３に示す工程の後に行なわれる工程を示す断面図である。
【図５】同実施の形態において、図４に示す工程の後に行なわれる工程を示す断面図である。
【図６】同実施の形態において、図５に示す工程の後に行なわれる工程を示す断面図である。
【図７】同実施の形態において、図６に示す工程の後に行なわれる工程を示す断面図である。
【図８】同実施の形態において、図７に示す工程の後に行なわれる工程を示す断面図である。
【図９】同実施の形態において、図８に示す工程の後に行なわれる工程を示す断面図である。
【図１０】同実施の形態において、図９に示す工程の後に行なわれる工程を示す断面図である。
【図１１】本発明の実施の形態２に係る薄膜トランジスタを備えた半導体装置の製造方法の一工程を示す断面図である。
【図１２】同実施の形態において、図１１に示す工程の後に行なわれる工程を示す断面図である。
【図１３】同実施の形態において、図１２に示す工程の後に行なわれる工程を示す断面図である。
【図１４】同実施の形態において、図１３に示す工程の後に行なわれる工程を示す断面図である。
【図１５】同実施の形態において、図１４に示す工程の後に行なわれる工程を示す断面図である。
【図１６】同実施の形態において、図１５に示す工程の後に行なわれる工程を示す断面図である。
【図１７】同実施の形態において、図１６に示す工程の後に行なわれる工程を示す断面図である。
【図１８】同実施の形態において、図１７に示す工程の後に行なわれる工程を示す断面図である。
【図１９】同実施の形態において、図１８に示す工程の後に行なわれる工程を示す断面図である。
【図２０】同実施の形態において、図１９に示す工程の後に行なわれる工程を示す断面図である。
【図２１】同実施の形態において、図２０に示す工程の後に行なわれる工程を示す断面図である。
【図２２】本発明の実施の形態３に係る薄膜トランジスタを備えた半導体装置の製造方法の一工程を示す断面図である。
【図２３】同実施の形態において、図２２に示す工程の後に行なわれる工程を示す断面図である。
【図２４】同実施の形態において、図２３に示す工程の後に行なわれる工程を示す断面図である。
【図２５】同実施の形態において、図２４に示す工程の後に行なわれる工程を示す断面図である。
【図２６】同実施の形態において、図２５に示す工程の後に行なわれる工程を示す断面図である。
【図２７】同実施の形態において、図２６に示す工程におけるゲート電極部の部分拡大断面図である。
【図２８】同実施の形態において、図２６に示す工程の後に行なわれる工程を示す断面図である。
【図２９】同実施の形態において、図２８に示す工程の後に行なわれる工程を示す断面図である。
【図３０】同実施の形態において、図２９に示す工程の後に行なわれる工程を示す断面図である。
【図３１】同実施の形態において、図３０に示す工程の後に行なわれる工程を示す断面図である。
【図３２】同実施の形態において、図３１に示す工程の後に行なわれる工程を示す断面図である。
【符号の説明】
１  基板、２  多結晶シリコン膜、２ａ  チャネル領域、３，７，９  シリコン酸化膜、４  ゲート電極本体部、５ａ，５ｂ  ＬＤＤ領域、６，３２，３２ａアルミニウム膜、６ａ，６ｂ  ゲート電極側方部、７ａ，７ｂ  サイドウォール酸化膜、８ａ，８ｂ  コンタクト層（ソース・ドレイン領域）、９ａ，９ｂ  コンタクトホール、１０ａ，１０ｂ  ソース・ドレイン電極、１１  シリコン窒化膜、２１  平坦化膜、３１  モリブデン膜、３１ａ  ゲート電極下部、３２ａａ  ゲート電極上部、３３  アルマイト被膜。
【図１】
2005005514.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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