(57)【要約】【課題】比較的規模の大きいアナログ／Ｂｉ−ＣＭＯＳカスタムＬＳＩの１チップレイアウト設計において、効率的かつ高密度にレイアウト設計する。【解決手段】高さ（あるいは幅）の同じアナログブロック配置領域を規則的に配置して形成された矩形あるいはエリア形状を有するサブ・チップ領域と、矩形あるいはエリア形状を有するブラックボックス化されたブロックとを、チップ上に配置する構成により、サブ・チップを複数の設計者でレイアウトすることによる効率化と、矩形あるいはエリア形状のサブ・チップをデッドスペースが最小になるようチップ配置することにより、高密度化を実現するものである。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体チップ上に、矩形またはエリア形状で形成された複数のブロックセルの集合体（以後、サブ・チップと呼ぶ）を、デッドスペースが最小になるように、前記サブ・チップのエリアの凹凸を利用し、チップ上に配置することを特徴とするチップレイアウト方法。
【請求項２】
前記サブ・チップは、高さの等しいブロック配置領域をマトリックス状に配置して形成することを特徴とする、請求項１記載のチップレイアウト方法。
【請求項３】
前記サブ・チップのブロック配置領域には、少なくともバイポーラトランジスタ、ダイオード、抵抗およびコンデンサにより形成される（以下、デバイス構成と呼ぶ）、請求項１記載のチップレイアウト方法。
【請求項４】
前記サブ・チップのブロック配置領域に形成される、デバイス構成だけを変更することにより、複数のカスタマー用のカスタムＬＳＩを生成することができる、請求項１記載のチップレイアウト方法。
【請求項５】
半導体チップ上に、矩形またはエリア形状で形成されたサブ・チップと、矩形またはエリア形状で形成されたロジックブロックを、デッドスペースが最小になるように、前記サブ・チップとロジックブロックのエリアの凹凸を利用し、チップ上に配置することを特徴とするチップレイアウト方法。
【請求項６】
前記サブ・チップは、高さの等しいブロック配置領域をマトリックス状に配置して形成することを特徴とする、請求項５記載のチップレイアウト方法。
【請求項７】
前記サブ・チップのブロック配置領域には、少なくともバイポーラトランジスタ、ダイオード、抵抗およびコンデンサにより形成される（以下、デバイス構成と呼ぶ）、請求項５記載のチップレイアウト方法。
【請求項８】
ＣＡＤツールで容易にレイアウト設計可能なロジックブロックを、チップレイアウト結果を反映し、デッドスペースに合わせた形状で再度設計しなおす、請求項５記載のチップレイアウト方法。
【請求項９】
前記サブ・チップのブロック配置領域に形成するデバイス構成だけを変更することにより、複数のカスタマー用のカスタムＬＳＩを生成することができる、請求項５記載のチップレイアウト方法。
【請求項１０】
半導体チップ上に、矩形またはエリア形状で形成された複数のサブ・チップと、前記サブ・チップの未配置領域に、デッドスペースが最小になるように、ブロック配置領域をチップ上に配置することを特徴とするチップレイアウト方法。
【請求項１１】
前記サブ・チップは、高さの等しいブロック配置領域をマトリックス状に配置して形成することを特徴とする、請求項１０記載のチップレイアウト方法。
【請求項１２】
前記サブ・チップのブロック配置領域には、少なくともバイポーラトランジスタ、ダイオード、抵抗およびコンデンサにより形成される（以下、デバイス構成と呼ぶ）、請求項１０記載のチップレイアウト方法。
【請求項１３】
前記チップ上に配置されたブロック配置領域には、少なくともバイポーラトランジスタ、ダイオード、抵抗およびコンデンサにより形成される（以下、デバイス構成と呼ぶ）、請求項１０記載のチップレイアウト方法。
【請求項１４】
前記チップ上に配置されたブロック配置領域に形成するデバイス構成だけを変更することにより、複数にカスタマー用のカスタムＬＳＩを生成することができる、請求項１０記載のチップレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路に関し、特にアナログ／Ｂｉ−ＣＭＯＳカスタムＩＣを高密度、かつ効率的にチップレイアウトを行う方法に関するものである。
【背景技術】
【０００２】
一般に大槻氏著の文献に、ＣＡＤツールを利用したＶＬＳＩレイアウト設計時の、代表的なレイアウト形状について述べられている。本文献に記述されている、代表的なレイアウト形式を図７（ビルディングブロック方式）、図８（スタンダードセル方式）に示す。
【０００３】
ビルディングブロック方式は、形状の異なる矩形のブロックを組合わせて、半導体基盤上に形成するレイアウト手法であり、スタンダードセル方式はブロックを配置する為の領域（文献ではＰｏｌｙｃｅｌｌ  ｂｅｎｃｈ）を、同一高さ（あるいは幅）で半導体基盤上に形成する手法である。双方の手法とも、自動レイアウトを行う上では非常に有効な構造であり、ＣＡＤツールでの自動化により効率的にチップレイアウトを作成することが可能であるが、逆にデッドスペースが発生しやすく、高密度なレイアウトは実現しにくい。
【０００４】
図９に示すように、一部の配線領域における混雑度の増加に伴い、他の配線領域にデッドスペースが発生する。スタンダードセル方式の例を記述したが、ビルディングブロック方式についても同様の結果となる。
【０００５】
特許文献１においては、スタンダードセル方式のブロック配置領域を『マット』と命名し、高さあるいは幅の一方向のみを揃えるのではなく、全く同一形状のマットを半導体基盤上に形成する構成となっている（図１０）。
【０００６】
本明細書の実施の形態では、１００素子程度を一つのマットに割当てると記述されている。
【０００７】
しかしながら、同じ素子数をマットに割当てたとしても、含まれるデバイス種別の分布によってはサイズがまちまちになり、全く同一形状のマットを作成することは不可能である。一番大きなマットサイズで、他のマットサイズが決まってしまうので、デッドスペースが発生し高密度なレイアウトを実現しにくい（図１１）。
【０００８】
また１００素子程度を一つのマットに割当てると、比較的規模の大きいＬＳＩ、例えば３万素子程度のデータの場合、３００個のマットを作成する必要がある。マット作成は複数の設計者により分担できるが、チップに組み上げる際は、一人の設計者のみしか行えない作業なので、大規模ＬＳＩのチップレイアウト設計を効率的に行えない。上記の解決策として、マットに割当てる素子数を増やす手法が考えられるが、マットに割当てる素子数が増えれば増えるほど、マット内のデッドスペースが増加する傾向が強くなるのと、マット中央部の配線領域に配線が集中する傾向が見られ、配線領域が増加する傾向が強くなり、高密度レイアウトが実現しにくい（図１２）。
【特許文献１】特公平６−３８４５２号公報
【非特許文献１】Ｔａｔｓｕｏ．Ｏｈｔｓｕｋｉ著  「ＡＤＶＡＮＣＥＳ  ＩＮ  ＣＡＤ  ＦＯＲ  ＶＬＳＩ、Ｖｏｌｕｍｅ４／ＬＡＹＯＵＴ  ＤＥＳＩＧＮ  ＡＮＤ  ＶＥＲＩＦＩＣＡＴＩＯＮ」  ＮＯＲＴＨ  ＨＯＬＬＡＮＤ  １９８５年
【発明の開示】
【発明が解決しようとする課題】
【０００９】
解決しようとする問題点は、比較的規模の大きいアナログ／Ｂｉ−ＣＭＯＳカスタムＬＳＩの１チップレイアウト設計において、効率的かつ高密度にレイアウト設計できない点である。
【課題を解決するための手段】
【００１０】
本発明は、比較的規模の大きいアナログ／Ｂｉ−ＣＭＯＳカスタムＬＳＩの１チップレイアウトを効率的かつ高密度に設計可能とするため、高さ（あるいは幅）の同じアナログブロック配置領域を規則的に配置して形成された矩形あるいはエリア形状を有するサブ・チップ領域と、矩形あるいはエリア形状を有するブラックボックス化されたブロックとを、チップ上にデッドスペースが最小になるよう配置することを最も主要な特徴とする。
【発明の効果】
【００１１】
本発明のチップレイアウト方法は、サブ・チップ毎に複数の設計者による並列レイアウト設計が可能であり、かつサブ・チップ内は自動化が可能なスタンダードセル方式を採用して非常に効率的に設計ができるという利点がある。また前記サブ・チップを矩形形状にすることでデッドスペースが発生する場合、デッドスペースを削除したエリア形状で作成し、その部分を他のサブ・チップやブロックに割当てたり、配線領域として利用することができるので、非常に高密度なレイアウト設計ができるという利点もある。また複数のカスタマーに提供するＬＳＩで、一部の機能のみカスタマー毎の仕様で作成すれば、他の機能は共有可能な場合があるが、共通で利用できる部分をサブ・チップ化することにより、複数のカスタマー向けＬＳＩを効率的に開発することができるという利点もある。
【発明を実施するための最良の形態】
【００１２】
比較的規模の大きいアナログ／Ｂｉ−ＣＭＯＳカスタムＬＳＩの１チップレイアウトを効率的かつ高密度に設計するという目的を、複数の設計者によるサブ・チップ設計と自由度のあるチップレイアウトで実現した。
【００１３】
（実施の形態１）
まず図１を参照して、本発明の第１の実施の形態を詳述する。図１は半導体チップの概略平面図であって、半導体チップ１上面に、ロジックブロックやＩＰブロックといったブラックボックス化されたブロック２と、サブ・チップと命名したアナログブロック群３を配置し、前記２、３間を配線４でもって接続する。またサブ・チップ３は、ブロック配置領域５とブロック間を接続する配線６を持ち、前記５と６を包含する矩形もしくはエリア形状で形成される。
【００１４】
ブロック配置領域５は、一定の高さ（あるいは幅）で設定する。この高さ（あるいは幅）は利用するプロセスやＬＳＩの製品分野により最適値が異なるが、基本的にはブロック配置領域の上下辺に沿って対向する電源幹線の幅と、電源幹線に接続される抵抗の配置領域のサイズと、トランジスタデバイスの配置段数により決定される。
【００１５】
上記で決定したブロック配置領域高さ（あるいは幅）に従って、ブロック配置領域に配置するブロックセルを設計する。本ブロックセルは、約１００〜２００素子程度の規模とし、アナログ特有の制約をブロック内で完結するよう、考慮してブロック分割をする必要がある。また、このように設計されたブロックセルをセル枠で並べて配置した場合に、デザインルール違反が起こらないよう、考慮して設計する必要もある。
【００１６】
このように設計されたブロックセルを、ブロック配置領域５にセル枠を接して並べて行く。この際、ブロックセルの高さは一定に設計しているので、ブロックセル内に敷設されている電源幹線間の配線は、非常に簡単に接続することが可能であり、ＣＡＤツールなどを利用しても、未配線なく接続することが可能である。
【００１７】
次にブロックセル間の配線６を行う。これも重要な配線のみ手作業で設計し、その他の配線はＣＡＤツールなどを利用して接続する。この際、ブロック配置領域を固定し、実質の配線領域で配線することも、また配線領域を配線本数に合わせて狭めたり、広げたりしながら、未配線なく接続することが可能である。
【００１８】
次に設計したサブ・チップの最外郭を、サブ・チップのセル枠とする。セル枠は矩形でも、デッドスペースを切り取ってエリア形状となっても構わない。
【００１９】
この様な手順で設計したサブ・チップと、合成ツールなどＣＡＤを用いて設計したロジックブロックや、ＩＰなど中味がブラックボックス化されたブロック２を、チップ１上に組合わせてデッドスペースが最小となるよう配置・配線し、チップ設計を完了する。
【００２０】
本実施の形態は、配線混雑度を考慮して、サブ・チップ設計とチップ配置を決定したものである。通常のスタンダードセル方式での実施の形態を図２に示す。図２と比較して、本発明の実施の形態である図１は、デッドスペースが少なく、チップサイズも最小になっていることが確認できる。
【００２１】
（実施の形態２）
図３に示す実施の形態２では、実施の形態１でチップ設計を行った際に、実際のチップ配線４が想定していた配線領域では納まらない事態が発生した場合７、ＣＡＤツールを利用して比較的容易に設計できるロジックブロック２を空き領域に合わせた形状で生成し直し、再度チップ配置／配線を行ったものである。
【００２２】
（実施の形態３）
図４に示す実施の形態３では、ある一部だけサブ・チップ３化せず、チップ１上にブロック配置領域５を形成し、ブロック配置領域の幅（あるいは高さ）で、デッドスペースを最小にしようとするものである。
【００２３】
（実施の形態４）
図５に示す実施の形態４では、複数のカスタマーに提供するＬＳＩで、一部の機能のみカスタマー毎の仕様で作成すれば、他の機能は共有可能な場合がある。この場合、サブ・チップをカスタマー仕様毎に作成し、本サブ・チップの入替えで複数のカスタマー向けＬＳＩを開発することができるものである。
【００２４】
（実施の形態５）
図６に示す実施の形態５は、実施の形態４と実施の形態３の組合わせパターンである。
【００２５】
これらの１〜５までの実施の形態は、ロジックブロックやＩＰブロックを含む構成となっているが、アナログブロックのみの構成でも構わないものとする。
【産業上の利用可能性】
【００２６】
本発明を有効に利用することにより、設計途中変更（ＥｎｇｉｎｅｅｒＣｈａｎｇｅＯｒｄｅｒ）への対応にも適用できる。
【図面の簡単な説明】
【００２７】
【図１】チップレイアウト方法の第１の実施の形態を示した説明図
【図２】チップレイアウト方法と従来方法の実施の形態を比較した図
【図３】チップレイアウト方法の第２の実施の形態を示した説明図
【図４】チップレイアウト方法の第３の実施の形態を示した説明図
【図５】チップレイアウト方法の第４の実施の形態を示した説明図
【図６】チップレイアウト方法の第５の実施の形態を示した説明図
【図７】従来のチップレイアウト方法を示した説明図
【図８】従来のチップレイアウト方法を示した説明図
【図９】従来のチップレイアウト方法を示した説明図
【図１０】従来のチップレイアウト方法を示した説明図
【図１１】従来のチップレイアウト方法を示した説明図
【図１２】従来のチップレイアウト方法を示した説明図
【符号の説明】
【００２８】
１  チップ
２  ブラックボックスブロック
３  サブ・チップ
４  チップ配線
５  ブロック配置領域
６  サブ・チップ配線
７  チップ配線増加箇所
８  ブラックボックスブロックの変形
９  カスタマー向けサブ・チップ
１０  カスタマー向けブロック配置領域
１１  デッドスペース
【図１】
2005191035.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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