(57)【要約】【課題】簡単な構成で個々の半導体素子が形成された基板の識別を可能にした識別情報発生回路を提供する。【解決手段】入力端子から供給された入力信号を第１導電型の第１ＭＯＳＦＥＴを通して第１インバータ回路の入力に伝え、その入力と出力を第２導電型の第２ＭＯＳＦＥＴにより短絡し、上記第１インバータ回路の出力信号を出力端子から出力させる識別要素の複数個を縦列接続し、選択回路により上記複数の識別要素のうちの１つの識別要素の上記第１ＭＯＳＦＥＴをオフ状態にし、第２ＭＯＳＦＥＴをオン状態の選択状態とする選択動作を順次に行い、残りの識別要素の第１ＭＯＳＦＥＴをオン状態にし、第２ＭＯＳＦＥＴをオフ状態にする非選択状態にし、最終段の識別要素の出力端子を増幅回路を介して出力し、上記増幅回路から２値の識別情報を発生させる。【選択図】      図１
2005005432.tif 000002
【特許請求の範囲】
【請求項１】
入力信号が供給される入力端子と、
上記入力端子の入力信号を伝える第１導電型の第１ＭＯＳＦＥＴと、
上記第１ＭＯＳＦＥＴを通して伝えられた上記入力信号を受ける第１インバータ回路と、
上記第１インバータ回路の入力と出力とを短絡する第２導電型の第２ＭＯＳＦＥＴと、
上記第１インバータ回路の出力信号を出力させる出力端子とを含む識別要素の複数個と、
増幅回路と、
上記複数の識別要素のうちの１つの識別要素の上記第１ＭＯＳＦＥＴをオフ状態にし、第２ＭＯＳＦＥＴをオン状態の選択状態とし、残りの識別要素の第１ＭＯＳＦＥＴをオン状態に、第２ＭＯＳＦＥＴをオフ状態の非選択状態にする選択回路とを備え、
上記複数の識別要素は、その入力端子と出力端子とが直接形態に接続され、初段の識別要素の入力端子には、ハイレベル又はロウレベルの固定信号が供給され、最終段の識別要素の出力端子は、上記増幅回路の入力され、
上記選択回路により上記複数の識別要素を順次選択状態にして上記増幅回路から２値の識別情報を発生させることを特徴とする識別情報発生回路。
【請求項２】
選択信号が一方の入力に供給され、他方の入力と出力とが接続された第１論理ゲート回路と、
上記選択信号が一方の入力に供給され、他方の入力に上記第１論理ゲート回路の出力信号が伝えられる第２論理ゲート回路と、
入力端子から入力された入力信号が一方の入力に供給され、他方の入力に上記第２論理ゲート回路の出力信号が伝えられる第３論理ゲート回路と、
上記第３論理ゲート回路の出力信号が出力させる出力端子とを含む識別要素の複数個と、
増幅回路と、
上記複数の識別要素のうちの１つの識別要素の上記第１及び第２論理ゲート回路を選択し、残りの識別要素の第１及び第２論理ゲートを非選択とする選択回路とを備え、
上記複数の識別要素は、その入力端子と出力端子とが直接形態に接続され、初段の識別要素の入力端子には、ハイレベル又はロウレベルの固定信号が供給され、最終段の識別要素の出力端子は、上記増幅回路の入力され、
上記選択回路により上記複数の識別要素を順次選択状態にして上記増幅回路から２値の識別情報を発生させることを特徴とする識別情報発生回路。
【請求項３】
請求項１において、
上記第１インバータ回路の出力信号を上記出力端子に伝える第２インバータ回路を備えてなることを特徴とする識別情報発生回路。
【請求項４】
請求項２又は３において、
上記選択回路は、それが搭載される内部回路に設けられたデコーダと共用されるものであることを特徴とする識別情報発生回路。
【請求項５】
請求項２又は３において、
上記選択回路は、それが搭載される内部回路に設けられたシフトレジスタと共用されるものであることを特徴とする識別情報発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、識別情報発生回路に関し、例えば半導体集積回路装置又は半導体チップや半導体素子が形成されたガラス基板に固有の識別情報を割り当て、個々の半導体集積回路装置又は半導体チップやガラス基板の識別を行う技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置は、それに固有の識別情報が付与されていれば、その識別情報に基づいて種々の望むべき利用行為が可能となる。半導体集積回路装置に、その一個一個のようなレベルで固有の識別情報を設定しておくことができるならば、その固有の識別情報の利用の下で、本発明者が明らかにした後で説明するような新しい、製造方法や製品管理技術を提供することができる。
【０００３】
半導体集積回路装置の実使用段階のような段階で不具合が発生したような場合、その半導体集積回路装置から固有の識別情報を得ることができるならば、その不具合をもたらした要因の追求を容易にする。例えば、半導体メーカにとって、半導体集積回路装置の固有の識別情報に基づいて、その製造時期、製造ライン、製造ロット、検査来歴、設計情報、等々の情報を把握できる。それによって、不具合の発生要因の追求が容易になり、その対策も容易になる。
【０００４】
上記半導体素子に固有の識別情報を与える技術に関連するものとしては、特開昭５６−０５０５２６号公報、特開昭６４−０３７８４７号公報、特開平０８−２１３４６４号公報、特開平０５−０６７６８３号公報、特開平０８−０２９４９３号公報、特開平０６−２９１１７０号公報、特開平０８−０１７１９７号公報がある。それら公報に記載の発明は、いずれも、各チップに固有の識別情報を書き込むために、格別な製造工程を要するものと認められる。しかし、それら公報には、後で説明する本発明のように格別の製造工程の追加や変更を必要としないでも済む半導体集積回路装置の識別方法に関する記載は認められない。
【０００５】
【特許文献１】
特開昭５６−０５０５２６号公報
【特許文献２】
特開昭６４−０３７８４７号公報
【特許文献３】
特開平０８−２１３４６４号公報
【特許文献４】
特開平０５−０６７６８３号公報
【特許文献５】
特開平０８−０２９４９３号公報
【特許文献６】
特開平０５−０６７６８３号公報
【特許文献７】
特開平０６−２９１１７０号公報
【特許文献８】
特開平０８−０１７１９７号公報
【特許文献９】
特表２００２−５３７６４６公報
【０００６】
【発明が解決しようとする課題】
半導体集積回路装置を構成するパッケージに付されるインク印刷法やレーザ刻印法によるようなマーキングは、一種の識別情報とみなされ得る。その種のマーキングは、半導体集積回路装置の製品型名が主体となっているが、その製品型名と共に、年、週などの製造時期のコード表示が含まれることも有る。しかしながら、その種のマーキング表示では、それによって表示可能な情報量の少なさに応じて、工業製品として多量に製造されたり長期間に渡って製造されたりする半導体集積回路装置の一個一個のようなレベルでの固有の識別情報を設定することは困難である。
【０００７】
半導体集積回路装置を構成する半導体チップに対して、ヒューズ素子のようなプログラム可能な素子を設定し、そのプログラム可能な素子に固有の識別情報を与えることを想定することは可能である。しかしその種の想定し得る技術は、元々の半導体集積回路装置がプログラム素子を要しないものであったなら、そのプログラム可能な素子のために新たな製造工程を要してしまい、半導体集積回路装置の製造プロセスの複雑化や、価格の上昇を引き起こしてしまう難点を持つ。半導体集積回路装置が、元々、プログラム可能な素子を持っているなら、新たな製造プロセスの複雑化は無い。その場合であっても、プログラム可能な素子に対して固有の認識情報を書き込むための製造工程の追加や変更が必要となる。
【０００８】
この発明の目的は、簡単な構成で個々の半導体素子が形成された基板の識別を可能にした識別情報発生回路を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００９】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。入力端子から供給された入力信号を第１導電型の第１ＭＯＳＦＥＴを通して第１インバータ回路の入力に伝え、上記第１インバータ回路の入力と出力とを第２導電型の第２ＭＯＳＦＥＴにより短絡し、上記第１インバータ回路の出力信号を出力端子から出力させる識別要素の複数個を縦列接続し、選択回路により上記複数の識別要素のうちの１つの識別要素の上記第１ＭＯＳＦＥＴをオフ状態にし、第２ＭＯＳＦＥＴをオン状態の選択状態とする選択動作を順次に行い、残りの識別要素の第１ＭＯＳＦＥＴをオン状態にし、第２ＭＯＳＦＥＴをオフ状態にする非選択状態にし、初段の識別要素の入力端子には、ハイレベル又はロウレベルの固定信号を供給し、最終段の識別要素の出力端子を増幅回路を介して出力し、上記増幅回路から２値の識別情報を発生させる。
【００１０】
【発明の実施の形態】
図１には、この発明に係る識別番号発生回路の一実施例の具体的回路図が示されている。この実施例では、回路図中の全てのＣＭＯＳインバータ回路の定数およびレイアウト形状は同一とされる。つまり、単位回路（セル）は、同図に代表として１つが点線で囲まれた回路のように、ＣＭＯＳインバータ回路ＩＮＶ００と、その入力に設けられたＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ３からなるＣＭＯＳスイッチと、上記ＣＭＯＳインバータ回路ＩＮＶ００の入力と出力とを短絡するＮチャネルＭＯＳＦＥＴＱ２とＰチャネルＭＯＳＦＥＴＱ４からなるＣＭＯＳスイッチ及び上記ＣＭＯＳインバータ回路ＩＮＶ００の出力信号を受けるＣＭＯＳインバータ回路ＩＶ００とから構成される。
【００１１】
上記ＣＭＯＳスイッチ（Ｑ１，Ｑ３）は単位回路の入力端子ｃｉからの入力信号を上記ＣＭＯＳインバータ回路ＩＮＶ００の入力に伝え、上記インバータ回路ＩＶ００の出力信号が出力端子Ｃａから出力される。上記単位回路の入力端子ｃｉに設けられたＣＭＯＳスイッチ（Ｑ１，Ｑ３）により各単位回路の入力端子ｃｉに前段の単位回路の出力端子Ｃａが接続されにようにして縦列形態に接続される。同図には４個の単位回路が縦列形態に接続される。４つの単位回路のうち初段回路の入力端子Ｃｉには、特に制限されないが、電源電圧のようなハイレベルが固定的に供給される。
【００１２】
上記のような縦列回路が２つ並列に設けられ、対応する位置に配置されたＣＭＯＳインバータ回路の２つのＣＭＯＳスイッチには、選択信号Ｘ０及びその反転信号Ｘ０／〜Ｘ３及びその反転信号Ｘ３／が共通に供給される。つまり、ＣＭＯＳスイッチ（Ｑ１とＱ３）がオン状態のときにはＣＭＯＳスイッチ（Ｑ２とＱ４）がオフ状態となり、逆にＣＭＯＳスイッチ（Ｑ１とＱ３）がオフ状態のときにはＣＭＯＳスイッチ（Ｑ２とＱ４）がオン状態となるように上記選択信号Ｘ０〜Ｘ３及びその反転信号Ｘ０／〜Ｘ３／がそれぞれ供給される。このようにして、上記単位回路は縦列接続されてなる信号伝達方向と、それと直交する方向にマトリックス状態に配置される。
【００１３】
上記２つの縦列回路の終段回路の出力端子には、ＣＭＯＳスイッチが設けられて、いずれかの縦列回路を選択する選択信号Ｙ０，Ｙ０／及びＹ１，Ｙ１／が供給される。そして、前記のような増幅回路を構成するインバータ回路ＩＮＶ４とＩＮＶ５が設けられて出力端子ＯＵＴから識別番号出力が出力される。上記インバータ回路ＩＮＶ４の入力には、フローティング状態の回避と、ＮＢＴＩ対策のために信号ＰＯＮにより制御されてインバータ回路ＩＮＶ４の入力端子に電源電圧を供給するＰチャンネル型ＭＯＳＦＥＴが設けられる。
【００１４】
図２には、前記図１の実施例回路の動作を説明するためのタイミング図が示されている。以下、図２のタイミング図を参照して、上記図１の識別情報発生回路の動作の一例を説明する。
【００１５】
１）パワーオン信号ＰＯＮがロウレベルの時、選択信号は、Ｘ０〜Ｘ３はロウレベル、その反転信号Ｘ０／〜Ｘ３／はハイレベルであり、Ｙ０とＹ１はロウレベルであり、その反転信号Ｙ０／とＹ１／はハイレベルである。したがって、各ＣＭＯＳインバータ回路ＩＮＶ００〜ＩＮＶ３０、ＩＮＶ０１〜ＩＮＶ３１の入力と出力とを短絡するＣＭＯＳスイッチ（Ｑ２，Ｑ４等）はオフ状態となり、入力に設けられたＣＭＯＳスイッチ（Ｑ１とＱ３等）はオン状態となるため、ＣＭＯＳインバータ回路ＩＮＶ００−ＩＶ００−ＩＮＶ１０−ＩＶ１０−ＩＮＶ２０−ＩＶ２０−ＩＮＶ３０−ＩＶ３０及びＣＭＯＳインバータ回路ＩＮＶ０１−ＩＶ０１−ＩＮＶ１１−ＩＶ１１−ＩＮＶ２１−ＩＶ２１−ＩＮＶ３１−ＩＶ３１を通してそれぞれ初段の入力信号が伝えられる。
【００１６】
２）パワーオン信号ＰＯＮがハイレベルに遷移すると、選択信号Ｘ０はハイレベル、Ｘ０／はロウレベル、Ｙ０はハイレベル、Ｙ０／はロウレベルとなる。上記入力側のＣＭＯＳスイッチ（Ｑ１とＱ３等）がオフ状態となるために、インバータ回路ＩＮＶ００とＩＮＶ０１の入力は、電源電圧ＶＤＤから切断され、それぞれの入力と出力が選択信号Ｘ０のハイレベル、Ｘ０／のロウレベルよりオン状態にされるＣＭＯＳスイッチ（Ｑ２とＱ４）により短絡され、インバータ回路ＩＮＶ００とＩＮＶ０１の出力電圧は、論理しきい値に対応した電圧となる。
【００１７】
インバータ回路ＩＮＶ００の論理しきい値ＶＬＴ（ＩＮＶ００）とその次段のインバータ回路ＩＶ００の論理しきい値ＶＬＴ（ＩＶ００）の関係が、ＶＬＴ（ＩＮＶ００）＞ＶＬＴ（ＩＶ００）であれば、インバータ回路ＩＶ００の出力電圧は、インバータ回路ＩＶ００の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（ＩＮＶ００）＜ＶＬＴ（ＩＶ００）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。インバータ回路ＩＶ００の出力振幅は、次段以降の単位回路のインバータ回路ＩＮＶ１０−ＩＶ１０−ＩＮＶ２０−ＩＶ２０−ＩＮＶ３０−ＩＶ３０を通してさらに増幅される。
【００１８】
インバータ回路ＩＶ３０の出力は、選択信号Ｙ０，Ｙ０／で選択されたＣＭＯＳスイッチを通り、さらに２段のＣＭＯＳインバータ回路ＩＮＶ４とＩＮＶ５からなる増幅回路を通り、出力端子ＯＵＴに出力される。結局、ＶＬＴ（ＩＮＶ００）＞ＶＬＴ（ＩＶ００）であれば、出力端子ＯＵＴにはロウレベルが出力され、ＶＬＴ（ＩＮＶ００）＜ＶＬＴ（ＩＶ００）であれば、出力端子ＯＵＴにはハイレベルが出力される。
【００１９】
３）次に選択信号が遷移し、Ｘ０がロウレベル（Ｘ０／がハイレベル）に、Ｘ１がハイレベル（Ｘ０／がロウレベル）になる。インバータ回路ＩＮＶ１０とＩＮＶ１１の入力は、Ｘ１のハイレベル（Ｘ０／のロウレベル）により入力端子に設けられたＣＭＯＳスイッチがオフ状態となって前段インバータ回路ＩＶ００とＩＶ０１の出力から切断され、それぞれの入力と出力がＣＭＯＳスイッチにより短絡され、インバータ回路ＩＮＶ１０とＩＮＶ１１の出力は、論理しきい値となる。
【００２０】
インバータ回路ＩＮＶ１０の論理しきい値ＶＬＴ（ＩＮＶ１０）とインバータ回路ＩＶ１０の論理しきい値ＶＬＴ（ＩＶ１０）の関係が、ＶＬＴ（ＩＮＶ１０）＞ＶＬＴ（ＩＶ１０）であれば、インバータ回路ＩＶ１０の出力電圧は、インバータ回路ＩＶ１０の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（ＩＮＶ１０）＜ＶＬＴ（ＩＶ１０）であれば、インバータ回路ＩＶ１０の出力電圧は、インバータ回路ＩＶ１０の持つ反転増幅作用により、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。
【００２１】
上記インバータ回路ＩＶ１０の出力振幅は、次段の単位回路のインバータ回路ＩＮＶ２０−ＩＶ２０−ＩＮＶ３０−ＩＶ３０を通してさらに増幅される。上記インバータ回路ＩＮＶ３０の出力は、選択信号Ｙ０、Ｙ０／で選択されたＣＭＯＳスイッチを通り、さらに２段のＣＭＯＳインバータ回路ＩＮＶ４とＩＮＶ５を通り、出力端子ＯＵＴに出力される。結局、ＶＬＴ（ＩＮＶ１０）＞ＶＬＴ（ＩＶ１０）であれば、出力端子ＯＵＴにロウレベルが出力され、ＶＬＴ（ＩＮＶ１０）＜ＶＬＴ（ＩＶ１０）であれば、出力端子ＯＵＴにはハイレベルが出力される。
【００２２】
４）次に選択信号が遷移し、Ｘ１がロウレベル（Ｘ１／がハイレベル）、Ｘ２がハイレベル（Ｘ２／がロウレベル）になる。インバータ回路ＩＮＶ２０とＩＮＶ２１の入力は、前記同様にＣＭＯＳスイッチのオフ状態により前段のインバータ回路ＩＶ１０とＩＶ１１の出力から切断され、それぞれの入力と出力がＣＭＯＳスイッチにより短絡され、インバータ回路ＩＮＶ２０とＩＮＶ２１の出力は、論理しきい値となる。以降の動作は、上記２）に準ずる。
【００２３】
５）次に選択信号が遷移し、Ｘがロウレベル（Ｘ２／がハイレベル）、Ｘ３  がハイレベル（Ｘ３／がロウレベル）になる。インバータ回路ＩＮＶ３０とＩＮＶ３１の入力は、前記同様にＣＭＯＳスイッチがオフ状態となり、前段のインバータ回路ＩＶ２０とＩＶ２１の出力から切断され、それぞれの入力と出力がＣＭＯＳスイッチにより短絡され、インバータ回路ＩＮＶ３０の出力は論理しきい値となる。
【００２４】
インバータ回路ＩＮＶ３０の論理しきい値ＶＬＴ（ＩＮＶ３０）とその次段のインバータ回路ＩＶ３０の論理しきい値ＶＬＴ（ＩＶ３０）の関係が、ＶＬＴ（ＩＮＶ３０）＞ＶＬＴ（ＩＶ３０）であれば、インバータ回路ＩＶ３０の出力電圧は、インバータ回路ＩＶ３０の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（ＩＮＶ３０）＜ＶＬＴ（ＩＶ３０）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。結局、ＶＬＴ（ＩＮＶ３０）＞ＶＬＴ（ＩＶ３０）であれば、出力端子ＯＵＴにはロウレベル出力され、ＶＬＴ（ＩＮＶ３０）＜ＶＬＴ（ＩＶ３０）であれば、出力端子ＯＵＴにはハイレベル出力される。
【００２５】
６）次以降の遷移においては、選択信号Ｙ０がロウレベル（Ｙ０／がハイレベル）で、Ｙ１がハイレベル（Ｙ１／がロウレベル）となり、インバータ回路列ＩＮＶ０１−ＩＶ０１−ＩＮＶ１１−ＩＶ１１−ＩＮＶ２１−ＩＶ２１−ＩＮＶ３１−ＩＶ３１において、上記２）〜５）に準ずる動作が行われる。これにより、４×２＝８ビットからなる識別番号出力が行われる。
【００２６】
この実施例では、識別番号を生成する２つのインバータ回路からなる単位回路が、その前段に設けられた単位回路の増幅回路を兼ねていることと、読み出し動作により識別番号がシリアルに出力されるという特徴を持つ。これにより、回路の簡素化が可能となり、１つの端子からシリアルに識別番号を出力させる場合に適している。
【００２７】
ＣＭＯＳインバータ回路において、その特性は、概略的にはそれを構成するＰチャンネル型ＭＯＳＦＥＴとＮチャンネル型ＭＯＳＦＥＴとの相対的なコンダクタンスによって決まると理解されているであろう。その観点ではチャンネル幅Ｗとチャンネル長Ｌとの比Ｗ／Ｌは同じであるがサイズが異なるＭＯＳＦＥＴによっても同じ特性のＣＭＯＳインバータを構成できると理解され得る。しかしながら、半導体集積回路装置の製造バラツキによる電気特性への影響は、異なったサイズの素子に対しては異なったものとなる。
【００２８】
実施例では、複数のＣＭＯＳインバータＩＮＶ００〜ＩＮＶ３０及びＩＶ００〜ＩＶ３０及びＣＭＯＳインバータＩＮＶ０１〜ＩＮＶ３１及びＩＶ０１〜ＩＶ３１のそれぞれは、好適にはそれぞれを構成する素子の相互、すなわちＰチャンネル型ＭＯＳＦＥＴの相互、及びＮチャンネル型ＭＯＳＦＥＴの相互が互いに同じ構造、同じサイズを持って構成される。言うまでもなくそれら素子は、同じ素子は同じプロセスの元で一括製造されると言う半導体集積回路装置の特徴に従って製造される。これによって複数のＣＭＯＳインバータ回路ＩＮＶ００〜ＩＮＶ３０及びＩＶ００〜ＩＶ３０及びＣＭＯＳインバータＩＮＶ０１〜ＩＮＶ３１及びＩＶ０１〜ＩＶ３１ＣＭＯＳインバータＩＮＶ１〜ＩＮＶ４は、半導体集積回路装置の製造上の加工寸法のバラツキ、各種層の厚さバラツキ、不純物濃度バラツキ等々の製造バラツキによる影響を均等に受けるようにされる。
【００２９】
図１のように入出力が短絡させられたＣＭＯＳインバータ回路の出力電圧は、論理しきい値電圧に到達する。全てのＣＭＯＳインバータ回路が、完全に同じ電気的特性を持っていれば、ＣＭＯＳインバータ回路ＩＮＶ００〜ＩＮＶ３０等の短絡ノードの電位は等しくなる。しかし、これは理想的な状態であり実際の半導体素子においては、僅かな特性の違いが存在するため、各インバータ回路ＩＮＶ００〜ＩＮＶ３０等の入出力短絡ノード電位すなわち論理しきい値電圧に差が生じる。同様に、それを受ける各ＣＭＯＳインバータ回路ＩＶ００〜ＩＶ３０の論理しきい値電圧にも差が生じる。
【００３０】
このようなＣＭＯＳインバータ回路の論理しきい値のバラツキの要因としては、ＭＯＳトランジスタ特性のバラツキが支配的であると捉えてよい。そして、ＭＯＳトランジスタ特性のバラツキの原因としては、ＭＯＳトランジスタのゲート幅や、ゲート絶縁膜膜厚、導電決定不純物濃度とその分布などを挙げることができる。これらのバラツキはマクロ的な部分とミクロ的とに分けることができる。マクロ的な部分としては、同一ロット内の複数のウエハ間のゲート幅バラツキなどである。
【００３１】
本願発明においては、主としてミクロ的な部分のバラツキを利用するものであり、比較的に近接した位置に配置された素子問におけるバラツキを用いる。このようなミクロ的なバラツキは、比較的に近接した素子間にランダムに発生するものとして観測されるからである。すなわち、図１のインバータ回路ＩＮＶ００〜ＩＮＶ３０、ＩＶ００〜ＩＶ３０の論理しきい値のバラツキもランダムであると考えられる。
【００３２】
この論理しきい値のバラツキが、本願の解決しようとする課題である「半導体素子の持つ特徴的な特性のバラツキを固有の識別情報として抽出する」という解決手段の基となっている。ＣＭＯＳインバータ回路を用いた場合には、論理しきい値に生じるバラツキがＮチャンネル型ＭＯＳトランジスタの持つバラツキにＰチャンネル型ＭＯＳトランジスタの持つバラツキが加えれたものと見做すことができ、バラツキ範囲が広くなり識別番号ないし識別情報の発生を効果的に行うようにすることができる。
【００３３】
図３には、図１の実施例に用いられる単位回路の他の一実施例の回路図が示されている。この実施例は、ＣＭＯＳインバータ回路とＣＭＯＳスイッチに替えて、すべてが２入力の論理ゲート回路により構成される。ナンド（ＮＡＮＤ）ゲート回路Ｇ１〜Ｇ４は、前記のように同じサイズで同じ構成のＣＭＯＳ回路から構成される。特に、識別番号ないし識別情報の発生を行うゲート回路Ｇ１とＧ２は、全く同じくなるように形成される。ゲート回路Ｇ３とＧ４は、信号パス経路を構成するものであり、増幅回路としての作用を行うので、上記ゲート回路Ｇ１とＧ２とは若干異なるサイズのＭＯＳＦＥＴで構成されてもよい。
【００３４】
ゲート回路Ｇ１の２つの入力のうちの一方の入力には、選択信号ｄｅｃが供給される。ゲート回路Ｇ１の他方の入力と出力とは結合される。このゲート回路Ｇ１の出力信号は、ゲート回路Ｇ２の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ２の他方の入力には、上記選択信号ｄｅｃが供給される。上記ゲート回路Ｇ２の出力信号は、ゲート回路Ｇ３の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ２の他方の入力には、かかる単位回路の入力端子Ｃｉからの入力信号が供給される。上記ゲート回路Ｇ３の出力信号は、ゲート回路Ｇ４の２つの入力のうちの一方の入力に供給される。上記ゲート回路Ｇ４の他方の入力には、定常的にハイレベル（電源電圧）が供給され、ゲート回路Ｇ４を実質的にインバータ回路として動作させる。このゲート回路Ｇ４の出力信号は、単位回路の出力端子Ｃａに伝えられる。
【００３５】
上記のような単位回路を前記図１のように縦列接続する場合、入力端子Ｃｉには前段の単位回路の出力端子Ｃａと接続され、出力端子Ｃａには後段の単位回路の入力端子Ｃｉに接続される。そして、初段の単位回路の入力端子Ｃｉは、特に制限されないが、電源電圧ＶＤＤのようなハイレベルが供給される。そして、最終段の単位回路の出力端子Ｃａは、前記のようなＣＭＯＳスイッチ又はゲート回路を介して増幅回路の入力端子と接続される。あるいは、上記ＣＭＯＳスイッチは、省略してそのまま増幅回路の入力端子と接続するようにしてもよい。
【００３６】
上記ゲート回路Ｇ１〜Ｇ４は、ハイレベルを論理１とする正論理を採る場合、回路の接地電位と出力端子との間に２つのＮチャネルＭＯＳＦＥＴが直列形態に接続され、出力端子と電源電圧との間にＰチャネルＭＯＳＦＥＴが並列形態に接続される。そして、上記２つのＮチャネルＭＯＳＦＥＴのうちの一方と２つのＰチャネルＭＯＳＦＥＴの一方のゲートが共通に接続されて一方の入力とされる。上記２つのＮチャネルＭＯＳＦＥＴのうちの他方と２つのＰチャネルＭＯＳＦＥＴの他方のゲートが共通に接続されて他方の入力とされる。
【００３７】
したがって、選択信号ｄｅｃがハイレベルの選択レベルのときには、ゲート回路Ｇ１の上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり、等価的にはインバータ回路として動作する。したがって、他方の入力と出力とが結合されていることにより、他方の入力と出力は、上記ゲートの論理しきい値電圧に対応し論理しきい値ＶＬＴ（Ｇ０）にされる。上記選択信号ｄｅｃがハイレベルの選択レベルのときには、ゲート回路Ｇ２においても、上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり等価的にはインバータ回路とし動作する。
【００３８】
ゲート回路Ｇ１の論理しきい値ＶＬＴ（Ｇ０）と上記ゲート回路Ｇ２の論理しきい値ＶＬＴ（Ｇ２）の関係が、ＶＬＴ（Ｇ０）＞ＶＬＴ（Ｇ１）であれば、ゲート回路Ｇ１の出力電圧は、ゲート回路Ｇ２の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（Ｇ１）＜ＶＬＴ（Ｇ２）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。ゲート回路Ｇ２の出力振幅は、かかる単位回路が初段回路であるときには、入力端子Ｃｉには固定的にハイレベル（論理１）が供給されているので、ゲート回路Ｇ３もインバータ回路として動作し、同様にインバータ回路として動作するゲート回路Ｇ４を通して出力される。
【００３９】
上記単位回路が初段回路でないときには、その前段の単位回路においては、選択信号ｄｅｃが非選択状態のロウレベルにされている。このため、前段の単位回路のゲート回路Ｇ１とＧ２は、それぞれハイレベル（論理１）の出力信号を形成する。前段の単位回路において、入力端子Ｃｉのハイレベルと、上記ゲート回路Ｇ２のハイレベルとによりゲート回路Ｇ３の出力信号をロウレベルとし、ゲート回路Ｇ４の出力信号をハイレベルとする。したがって、選択された単位回路の前段に設けられた非選択の単位回路においては出力端子Ｃａをハイレベルとする。
【００４０】
上記初段回路の以降の単位回路では、前段の単位回路の出力端子ｃａから出力される出力信号が上記のように常にハイレベルにされるので、上記の初段回路の場合と同様にゲート回路Ｇ１とＧ２の論理しきい値電圧ＶＬＴの相対的なバラツキ差に対応したハイレベル／ロウレベルの識別番号ないし識別情報を生成することができる。
【００４１】
上記選択された単位回路の以降の単位回路では、選択信号ｄｅｃが非選択状態のロウレベルにされている。このため、前段の単位回路のゲート回路Ｇ１とＧ２は、それぞれハイレベル（論理１）の出力信号を形成する。したがって、ゲート回路Ｇ３を等価的にインバータ回路として動作させるので、２つのインバータ回路の直列回路と等価回路となり、増幅回路として動作するものとなる。上記のように単位回路の自身において、ゲート回路Ｇ３及びＧ４が増幅回路として動作するものであるので、最終段の単位回路に対して、図１のような増幅回路ＩＮＶ４，ＩＮＶ５を省略することもできる。
【００４２】
図４には、図１の実施例に用いられる単位回路の更に他の一実施例の回路図が示されている。この実施例では、図３のナンドゲート回路Ｇ１〜Ｇ４がノア（ＮＯＲ）ゲート回路に置き換えられる。このため、ゲート回路Ｇ１とＧ２に供給される選択信号は、ロウレベル（論理０）を選択レベルする選択信号ｄｅｃ／が供給される。このノアゲート回路Ｇ１〜Ｇ４においても、前記のように同じサイズで同じ構成のＣＭＯＳ回路から構成される。特に、識別番号ないし識別情報の発生を行うゲート回路Ｇ１とＧ２は、全く同じくなるように形成される。ゲート回路Ｇ３とＧ４は、信号パス経路を構成するものであり、増幅回路としての作用を行うので、上記ゲート回路Ｇ１とＧ２とは若干異なるサイズのＭＯＳＦＥＴで構成されてもよい。
【００４３】
上記ゲート回路Ｇ１〜Ｇ４は、ハイレベルを論理１とする正論理を採る場合、回路の接地電位と出力端子との間に２つのＮチャネルＭＯＳＦＥＴが並列形態に接続され、出力端子と電源電圧との間にＰチャネルＭＯＳＦＥＴが直列形態に接続される。そして、上記２つのＮチャネルＭＯＳＦＥＴのうちの一方と２つのＰチャネルＭＯＳＦＥＴの一方のゲートが共通に接続されて一方の入力とされる。上記２つのＮチャネルＭＯＳＦＥＴのうちの他方と２つのＰチャネルＭＯＳＦＥＴの他方のゲートが共通に接続されて他方の入力とされる。
【００４４】
したがって、選択信号ｄｅｃ／がロウレベルの選択レベルのときには、ゲート回路Ｇ１の上記一方のＰチャネルＭＯＳＦＥＴがオン状態となり、等価的にはインバータ回路として動作する。したがって、他方の入力と出力とが結合されていることにより、他方の入力と出力は、上記ゲートの論理しきい値電圧に対応し論理しきい値ＶＬＴ（Ｇ０）にされる。上記選択信号ｄｅｃ／がロウレベルの選択レベルのときには、ゲート回路Ｇ２においても、上記一方のＮチャネルＭＯＳＦＥＴがオン状態となり等価的にはインバータ回路とし動作する。
【００４５】
これにより、前記図３の実施例と同様に、ゲート回路Ｇ１の論理しきい値ＶＬＴ（Ｇ０）と上記ゲート回路Ｇ２の論理しきい値ＶＬＴ（Ｇ２）の関係が、ＶＬＴ（Ｇ０）＞ＶＬＴ（Ｇ１）であれば、ゲート回路Ｇ１の出力電圧は、ゲート回路Ｇ２の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（Ｇ１）＜ＶＬＴ（Ｇ２）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。ゲート回路Ｇ２の出力振幅は、かかる単位回路が初段回路であるときには、入力端子Ｃｉには固定的にロウレベル（論理０）が供給されので、ゲート回路Ｇ３もインバータ回路として動作し、同様にインバータ回路として動作するゲート回路Ｇ４を通して出力される。動作に関しては、上記のようにゲートを開く信号レベルレベルがロウレベル（論理０）であることを除いて前記図３の実施例と同様である。
【００４６】
図５には、図１の実施例に用いられる単位回路の更に他の一実施例の回路図が示されている。この実施例では、図１の実施例の単位回路の簡素化に向けられている。図５（ａ）は、インバータ回路ＩＮＶ００の入力と入力端子Ｃｉとの間に設けられるスイッチが、ＰチャネルＭＯＳＦＥＴＱ３により構成され、インバータ回路ＩＮＶ００の入力と出力との間に設けられるスイッチが、ＮチャネルＭＯＳＦＥＴＱ２により構成される。そして、出力側に設けられるインバータ回路ＩＶ００が省略される。上記ＰチャネルＭＯＳＦＥＴＱ３とＮチャネルＭＯＳＦＥＴＱ２のゲートは、共通化されて選択信号ｄｅｃが供給される。
【００４７】
この実施例では、選択信号ｄｅｃがハイレベルの選択レベルのとき、ＰチャネルＭＯＳＦＥＴＱ３がオフ状態となり、インバータ回路ＩＮＶ００の入力と出力とはＮチャネルＭＯＳＦＥＴＱ２のオン状態により短絡させられる。この構成では、かかる単位回路の次段以降に接続される同様な単位回路においては、選択信号ｄｅｃがロウレベルの非選択レベルにされるので、上記ＮチャネルＭＯＳＦＥＴＱ２に対応したＭＯＳＦＥＴがオフ状態となり、入力端子Ｃｉは上記ＰチャネルＭＯＳＦＥＴＱ３に対応したＭＯＳＦＥＴがオン状態となってインバータ回路ＩＶ００に対応したインバータ回路の入力と接続される。
【００４８】
例えば、インバータ回路ＩＮＶ００の単位回路が選択されたときには、その論理しきい値ＶＬＴ（ＩＮＶ００）と、その後段に設けられた単位回路のインバータ回路ＩＮＶ１０の論理しきい値ＶＬＴ（ＩＮＶ１０）とが比較される。インバータ回路ＩＮＶ００の論理しきい値ＶＬＴ（ＩＮＶ００）とその次段のインバータ回路ＩＮＶ１０の論理しきい値ＶＬＴ（ＩＮＶ１０）の関係が、ＶＬＴ（ＩＮＶ００）＞ＶＬＴ（ＩＮＶ１０）であれば、インバータ回路ＩＮＶ１０の出力電圧は、インバータ回路ＩＮＶ１０の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（ＩＮＶ００）＜ＶＬＴ（ＩＮＶ１０）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。結局、ＶＬＴ（ＩＮＶ００）＞ＶＬＴ（ＩＮＶ１０）であれば、出力端子ＯＵＴにはロウレベル出力され、ＶＬＴ（ＩＮＶ００）＜ＶＬＴ（ＩＮＶ１０）であれば、出力端子ＯＵＴにはハイレベル出力される。
【００４９】
インバータ回路ＩＮＶ１０の単位回路が選択されたときには、その論理しきい値ＶＬＴ（ＩＮＶ１０）と、その後段に設けられた単位回路のインバータ回路ＩＮＶ２０の論理しきい値ＶＬＴ（ＩＮＶ２０）とが比較される。インバータ回路ＩＮＶ１０の論理しきい値ＶＬＴ（ＩＮＶ１０）とその次段のインバータ回路ＩＮＶ２０の論理しきい値ＶＬＴ（ＩＮＶ２０）の関係が、ＶＬＴ（ＩＮＶ１０）＞ＶＬＴ（ＩＮＶ２０）であれば、インバータ回路ＩＮＶ２０の出力電圧は、インバータ回路ＩＮＶ２０の持つ反転増幅作用により、ＶＳＳ電位側すなわちロウレベル側に大きく振幅する。逆に、ＶＬＴ（ＩＮＶ１０）＜ＶＬＴ（ＩＮＶ２０）であれば、ＶＤＤ電位側すなわちハイレベル側に大きく振幅する。
【００５０】
結局、ＶＬＴ（ＩＮＶ１０）＞ＶＬＴ（ＩＮＶ２０）であれば、出力端子ＯＵＴには、前記とは逆にハイレベルが出力され、ＶＬＴ（ＩＮＶ１０）＜ＶＬＴ（ＩＮＶ２０）であれば、出力端子ＯＵＴにはロウレベルが出力される。このように出力レベルが逆転するのは、前記図１のような単位回路の組み合わせにおいて全体としてのインバータ回路列の数が、インバータ回路ＩＮＶ３０−ＩＮＶ４−ＩＮＶ５のように奇数段になることに起因している。
【００５１】
図５（ｂ）は、インバータ回路ＩＮＶ００の出力側にインバータ回路ＩＶ００が設けられる。これにより、前記図１の実施例と同様にいずれの単位回路を選択しても、全体としてのインバータ回路列の数が偶数となり、選択された単位回路内での２つのインバータ回路の論理しきい値の大小関係ＶＬＴ（ＩＮＶ００）＞ＶＬＴ（ＩＶ００）又はＶＬＴ（ＩＮＶ００）＜ＶＬＴ（ＩＶ００）に対応した出力信号を得ることができる。
【００５２】
図５（ｃ）乃至図５（ｆ）は、それぞれインバータ回路ＩＮＶ００の入力側にｄｅｃがゲートに接続されたＭＯＳトランジスタが接続されている。これらの回路を後述の図７や図８に適用することで、識別情報中に任意の固定情報を挿入することができる。
【００５３】
図６には、図１の実施例に用いられる単位回路の更に他の一実施例の回路図が示されている。この実施例でも、図１の実施例の単位回路の簡素化に向けられている。図６（ａ）は、インバータ回路ＩＮＶ００の入力と入力端子Ｃｉとの間に設けられるスイッチが、ＮチャネルＭＯＳＦＥＴＱ１により構成され、インバータ回路ＩＮＶ００の入力と出力との間に設けられるスイッチが、ＰチャネルＭＯＳＦＥＴＱ４により構成される。そして、出力側に設けられるインバータ回路ＩＶ００が省略される。上記ＮチャネルＭＯＳＦＥＴＱ１とＰチャネルＭＯＳＦＥＴＱ４のゲートは、共通化されて選択信号ｄｅｃ／が供給される。
【００５４】
この実施例では、選択信号ｄｅｃ／がロウレベルの選択レベルのとき、ＮチャネルＭＯＳＦＥＴＱ１がオフ状態となり、インバータ回路ＩＮＶ００の入力と出力とはＰチャネルＭＯＳＦＥＴＱ４のオン状態により短絡させられる。この構成では、かかる単位回路の次段以降に接続される同様な単位回路においては、選択信号ｄｅｃ／がハイレベルの非選択レベルにされるので、上記ＰチャネルＭＯＳＦＥＴＱ４に対応したＭＯＳＦＥＴがオフ状態となり、入力端子Ｃｉは上記ＮチャネルＭＯＳＦＥＴＱ１に対応したＭＯＳＦＥＴがオン状態となってインバータ回路ＩＶ００に対応したインバータ回路の入力と接続される。
【００５５】
上記選択信号ｄｅｃ／の選択レベルがハイレベルからロウレベルにされることを除いて、他の構成は前記図５（ａ）の実施例と同様である。図６（ｂ）は、インバータ回路ＩＮＶ００の出力側にインバータ回路ＩＶ００が設けられる。これにより、前記図１の実施例と同様にいずれの単位回路を選択しても、全体としてのインバータ回路列の数が偶数となり、選択された単位回路内での２つのインバータ回路の論理しきい値の大小関係ＶＬＴ（ＩＮＶ００）＞ＶＬＴ（ＩＶ００）又はＶＬＴ（ＩＮＶ００）＜ＶＬＴ（ＩＶ００）に対応した出力信号を得るようにしたものである。
【００５６】
図６（ｃ）乃至図６（ｆ）は、それぞれインバータ回路ＩＮＶ００の入力側にｄｅｃがゲートに接続されたＭＯＳトランジスタが接続されている。これらの回路を後述の図７や図８に適用することで、識別情報中に任意の固定情報を挿入することができる。
【００５７】
図７には、この発明に係る識別番号発生回路の他の一実施例の回路図が示されている。この実施例は、前記図５（ｂ）に示した単位回路を１列に縦列接続し、バイナリカウンタとデコーダを用いて選択信号を形成するものである。つまり、バイナリカウンタによりカウントアップクロックを計数し、その計数出力を各単位回路に対応して設けられたデコーダに供給し、前記初段回路から順に選択信号ｄｅｃ０、ｄｅｃ１、ｄｅｃ３、…を生成する。
【００５８】
図８には、この発明に係る識別番号発生回路の更に他の一実施例の回路図が示されている。この実施例は、前記図６（ｂ）に示した単位回路を１列に縦列接続し、シフトレジスタを用いて選択信号を形成するものである。つまり、各単位回路に対応してシフトレジスタ（１段分）を設けて前記選択信号を順次にシフトして初段の単位回路から順に選択信号ｄｅｃ０／、ｄｅｃ１／、ｄｅｃ３／、ｄｅｃ４／…のような選択信号を生成させるものである。
【００５９】
図９には、この発明をダイナミック型ＲＡＭ（ランダム・アクセス・メモリ；以下単にＤＲＡＭという）に適用した場合の一実施例のブロック図が示されている。この実施例では、図７等に示された識別番号発生回路からバイナリカウンタ部およびデコーダ部を省略する。これらのカウンタ部及びデコーダ部に代わりに、それが搭載されるＤＲＡＭのロウアドレス信号及び前記ロウデコーダ部で形成された選択信号を、ＣＭＯＳインバータ回路の論理しきい値判定回路の選択信号として直接使用するものである。
【００６０】
ＤＲＡＭに対して、クロックジェネレータに含まれる動作モード制御回路により、識別番号の読み出しモードを設定し、読み出しのためのアドレス信号Ｘを外部から供給してメモリアレーの選択動作に代えて、識別番号発生回路で生成された識別番号を入出力回路とＤＱピンを通して出力させる。この場合、アドレス信号Ｘの入力順序が任意にできるから、アドレス信号Ｘの入力順序を暗号として入力し、特定のもののみが正しい識別番号を出力させるようにすることができるようにしてもよい。
【００６１】
この構成は、アドレス信号を解読して１つのワード線又はビット線の選択信号を形成するデコーダを含むようなＤＲＡＭの他、他のスタティック型ＲＡＭやフラッシュＥＰＲＯＭ等のような他の半導体記憶装置、あるいはアドレス端子を持つＣＰＵ（マイクロプロセッサ）等のような半導体集積回路装置では、上記デコーダを追加することによりカウンタを省略することができる。
【００６２】
図１０は、この発明に係る液晶表示ガラスパネルの一実施例の構成図が示されている。この実施例の液晶表示ガラスパネルは、特に制限されないが、携帯電話機の表示画面、あるいはデジタルスチルカメラやデジタルビデオ撮像装置のファインダ等のような小型で高精細の液晶表示装置および、表示に直接的に関わらない他の機能を同一ガラスパネル上に搭載した、いわゆるシステム液晶と呼ばれる高機能液晶表示装置に向けられている。このような小型で高機能の液晶表示ガラスパネルの製造管理用の識別情報を設定するために、前記の実施例のような識別情報発生回路が搭載される。
【００６３】
液晶表示ガラスパネルには、行選択回路及び列選択回路と、それにより選択される液晶表示マトリックスが形成される。液晶表示マトリックスは、上記行選択回路により選択される行選択線と、上記列選択回路により選択される信号線と、かかる行選択線と信号線との交点に設けられたＴＦＴトランジスタ及び画素電極とが形成される。行選択線が選択レベルをゲートに受けるＴＦＴトランジスタがオン状態になると、上記信号線に伝えられた画像データがそれに対応した画素電極に伝えられる。この実施例では、図から分かるように、列選択回路に沿って、識別情報発生回路が配置されている。さらに、接続端子に、識別情報取り出し端子と識別情報発生回路専用電源端子が取り付けられている。これらの、目的および効果については、以後の図面にて明らかになる。
【００６４】
図１１は、図１０の液晶表示ガラスパネルに設けられた列選択回路周辺の一実施例のブロック図が示されている。通常の表示パネルの駆動回路（スイーパーまたはスキャナ：特定の表示画素を点滅させるための、一方向に位置指定情報を転送する機能を備えたもの）に沿って、前記の識別情報発生回路が設けられる。これにより、このようなスイーパーにより形成された選択信号ｄｅｃ０〜ｄｅｃＮを利用して、前記図７の実施例に示したバイナリカウンタおよびデコ一ダが省略できるとともに、回路構成が同じパターンの繰り返しとなるため、設計の容易化等の長所がある。
【００６５】
図１２には、図１１のゲートスイッチの一実施例の回路図が示されている。ゲートスイッチは、カラー画像データＲＤ（赤）、ＧＲ（緑）及びＢＬ（青）を、スイーパーにより形成された選択信号ｄｅｃ０、ｄｅｃ１…により順次に液晶表示マトリックスの各カラー信号線ｒ０，ｇ０，ｇ０、ｒ１，ｇ１，ｇ１…に供給させる。ゲートスイッチは、ＰチャネルＭＯＳＦＥＴＱ６とＮチャネルＭＯＳＦＥＴＱ５の並列接続からなるＣＭＯＳスイッチと、それを制御するインバータ回路ＩＮＶ及び出力ノードｂを非選択の接地電位にリセットさせるＮチャネルＭＯＳＦＥＴＱ７から構成される。
【００６６】
選択端子ｃに供給される選択信号がハイレベルのとき、ＮチャネルＭＯＳＦＥＴＱ５がオン状態となり、インバータ回路ＩＮＶ６の出力信号のロウレベルによりＰチャネルＭＯＳＦＥＴＱ６がオン状態に、ＮチャネルＭＯＳＦＥＴＱ７がオフ状態となる。これにより、入力側ノードａに前記画像データＲＤ（赤）、ＧＲ（緑）及びＢＬ（青）のいずれかを出力側ノードｂに伝える。選択端子ｃに供給される選択信号がロウレベルのとき、ＮチャネルＭＯＳＦＥＴＱ５がオフ状態となり、インバータ回路ＩＮＶ６の出力信号のハイレベルによりＰチャネルＭＯＳＦＥＴＱ６もオフ状態となり、ＮチャネルＭＯＳＦＥＴＱ７のオン状態により出力ノードｂを回路の接地電位とする。
【００６７】
図１３には、図１２の実施例回路の動作の一例を説明するための波形図が示されている。図から分かるように、識別情報読出しモードでは、識別情報発生回路専用電源端子に動作に必要な電圧を投入し、通常モードと同様に列選択信号ｄｅｃ０〜ｄｅｃＮをスイープさせる。これにより、識別情報取出し端子より、識別情報ｉｄ０、ｉｄ１…ｉｄＮが連続的に取り出される。なお、その時、画像表示は不要であるため、色信号（ＲＤ，ＧＲ，ＢＬ）の駆動は停止している。
【００６８】
図１４は、図１０の液晶表示ガラスパネルに設けられた列選択回路周辺の他の一実施例のブロック図が示されている。この実施例では、列選択信号ｄｅｃ０〜ｄｅｃＮのそれぞれに対して、２つの識別情報発生回路１と２が設けられる。これにより、識別情報ビット数を２倍に増加することができる。上記識別情報発生回路を３個以上にすれば、識別情報ビット数を３倍以上の数に応じて増加することができる。なお、専用電源および、取出し端子は、同図のように独立に設けるものに代えて、共通としても構わない。また、識別情報発生回路以外の回路と共通であっても構わない。同図において配置は、上下であるが、左右であっても構わない。
【００６９】
図１５は、図１０の液晶表示ガラスパネルに設けられた列選択回路周辺の更に他の一実施例のブロック図が示されている。この実施例では、列選択信号ｄｅｃ０〜ｄｅｃＮが２つの識別情報発生回路１と識別情報発生回路２の系に交互に接続されている。これにより、識別情報発生回路１と識別情報発生回路２において連続接続段数が半減し、読み出しサイクル時間の短縮が図られる。
【００７０】
上記液晶表示ガラスパネルは、特に制限されないが、低温ポリシリコントランジスタ（ＬＴＰＳ）搭載液晶（有機ＥＬ含む）パネルであり、かかる低温ポリシリコントランジスタ（ＬＴＰＳ）により上記識別情報発生回路が構成される。この実施例のように、識別情報発生回路の選択信号に、独立した回路の選択機能（例えば、メモリ選択回路の機能）を流用することで、識別情報発生回路に含む機能（例えば、図７や図８のカウンタ、デコーダやシフトレジスタ）を省略することができる。液晶表示ガラスパネルの構成は、表示画素マトリックスの周辺に、一つの一つの表示面素を選択する行ならび列選択回路が配置されている。そこで、識別情報発生回路の選択信号に、前記のような列選択回路、あるいは行選択回路のいずれかまたは両方の選択回路の選択信号を流用することにより簡素化を実現できる。
【００７１】
図１６には、この発明に係る識別情報発生回路を用いた半導体集積回路装置の一実施例の概略構成図が示されている。半導体集積回路装置に識別番号を付与するそもそもの目的は、個々のＬＳＩ毎に固有の番号を付けることである。番号を付ける方法は、レーザフューズやフラッシュ（ＦＬＡＳＨ）メモリなどを使う方法もあるが、特別なプロセスやプログラム工程などが必要となる。
【００７２】
この実施例では、ウエハ状態で本願の識別情報発生回路が発生した識別情報をテスタにより読み出し、ワークステーションで種々のデータなどと関連させて登録する。各ＬＳＩが製品となり、パーソナルコンピュータＰＣなどの電子機器に搭載された後に、ＬＳＩから識別情報を読み出す。その時、読み出された識別情報は、同一のＬＳＩであっても、動作環境や条件が登録時と異なっていることがあり、完全に一致する保証はない。しかし、識別情報の食い違いの程度より、同一あるいは同一でないということが推定できる。食い違いの程度とは具体的に、登録時とそれより後の時点で読み出された識別情報の間の「ハミング距離」により定量化できる。
【００７３】
図１７及び図１８には各々、この発明に係る半導体集積回路装置の識別システムにおける照合アルゴリズムの一実施例の構成図が示されている。図１７図には、登録方法が示されている。
【００７４】
（１）  識別情報発生回路から２５６ビットのＣＭＯＳインバータ回路の論理しきい値の比較結果情報を読み出す。
（２）  それを識別情報管理台帳に登録し、測定データなどの情報を格納したデータベースと関連付けるために管理番号を設ける。
（３）  登録数を１つ増やす。ここでは、新規に登録される識別情報は、常に登録済みのものと重複しないことが前提だが、新規登録時に登録済みのものとの重複を確認し、何ならかの警告を発するというような手順を追加することも有効である。なお、図では各手順（１）  〜（３）  は丸付き数字で示している。このことは、以下の実施例の工程でも同様である。
【００７５】
図１８は、照合方法が示されている。このシステムでは、登録時と照合時の環境や条件の違いによる識別情報の変動を許容することが特徴である。
（１）  識別情報発生回路から２５６ビットのＣＭＯＳインバータ回路の論理しきい値の比較結果情報を読み出す。これを被識別情報という。
（２）  管理台帳から登録識別情報を順次取り出す。
（３）  登録識別情報と被識別情報の間のハミング距離を求める。
（４）  登録識別情報と被識別情報の間のハミング距離が小さいものを一致候補にする。（２）  〜（４）  繰り返すことで、最終的に全ての登録識別情報の中で最も違いが小さいものが同一最有力候補となる。
【００７６】
図１９には、この発明が適用される半導体集積回路装置の一実施例の構成図が示されている。まず本体ＬＳＩのプロープ検査を行う。この時、例えばＬＳＩに搭載されたメモリ部に不良があった場合、不良メモリセルを予備メモリセルに置き換えるための救済情報を作成する。通常の汎用メモリなどでは、この後レーザ救済などを行うが、この実施例の半導体集積回路装置では、本体ＬＳＩはそのままダイシングされ組み立てられる。さらにその後エージング、選別などの工程で検出された不良情報をプローブ検査時の救済情報に追加する。最終救済情報は、プログラミング専用チップに書き込まれる。本体ＬＳＩとプログラム専用チップはマルチチップモジュールとして組み合わせて使用する。
【００７７】
図２０には、この発明が適用される上記マルチチップモジュールの一実施例のブロック図が示されている。本体ＬＳＩとプログラム専用チップとは、データ交換制御回路を通してクロックに同期してデータがシリルアルに伝達される。つまり、本体ＬＳＩの識別情報発生回路で生成された識別情報は、データ交換制御回路を通してプログラム専用チップに伝えられる。
【００７８】
プログラム専用チップでは、１つのユニット分に対応した複数の登録番号（識別情報）とその欠陥救済情報が一対一に対応してプログラミングデータとして保持されている。プログラム専用チップは、上記本体ＬＳＩから前記データ交換制御回路を介して伝えられた識別情報が計数器を介して被識別情報レジスタに登録される。
【００７９】
照合回路は、かかる被識別情報とプログラミングデータの中の登録識別情報との比較照合を行う。この照合動作は、登録時と照合時の環境や条件の違いによる識別情報の変動を許容しつつ判定を行う。一致候補番号が検出されると、プログラミングデータの中のレジスタデータがデータ読み出し回路に読み出される。そして、データ交換制御回路を介して前記識別情報とは逆に、プログラム専用チップから本体ＬＳＩに向けて、救済情報が伝えられる。この救済情報は、シリアル／パラレル変換されてデータレジスタに保持され、欠陥救済に用いられる。
【００８０】
プログラム専用チップは、１つのユニットに対応した複数チップの欠陥救済情報を持っているので、１ユニット分の複数の本体ＬＳＩに対して１種類のプログラム専用チップが形成されて共通に組み合わされて用いられる。そのため、本体ＬＳＩとプログラム専用チップとを一対一に対応させて製造、管理及び組み立てる必要はない。
【００８１】
図２１には、プログラム専用チップの一実施例のブロック図が示されている。プログラム専用チップは、特に制限されないが、照合回路及びプログラミングデータとデータ読み出し回路等から構成される。登録識別情報、レジスタデータはフューズのレーザー照射による選択的な切断によって登録される。
【００８２】
照合回路では、比較器と累算器を用いて被識別番号と登録識別番号の間のハミング距離を求める。判定回路では順次置き換えられる最小ハミング距離を基準にして累算器から出力されるハミング距離を比較して判定回路により、前記一致候補更新信号とともに１〜Ｎの登録識別番号から１つの一致候補番号を出力する。この一致候補番号によりレジスタデータが選択されて、データ読み出し回路に伝えられる。上記データ読み出し回路は、ＥＣＣ機能（誤り訂正機能）を持つようにされる。これによりデータの信頼性が高められる。
【００８３】
図２２には、本願に係る識別情報発生回路を搭載した半導体集積回路装置の、いわゆる後工程と言われる一実施例の製造工程（１）  ないし（１３）の構成図が示されている。この実施例では、本体ＬＳＩをＤＲＡＭとＳＲＡＭが混載された大規模システムＬＳＩとし、プログラム専用チップはレーザ切断メタルフューズの使用を前提としている。以下、図２２を用いて製造工程の流れを説明する。
【００８４】
（１）  本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別情報をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などと連結しデータベースに格納する。
（２）  本体ＬＳＩウエハをダイシングする。
（３）  本体ＬＳＩのみ、マルチチップモジュール基板に仮実装する。本図では、本体ＬＳＩは１つであるが複数であることもある。
【００８５】
（４）  選別試験テスタにより本体ＬＳＩから識別情報を読み出し、ホストコンピュータに送る。ホストコンピュータは、識別情報から本体ＬＳＩを認識し、個々の本体ＬＳＩに必要な情報をテスタに返す。必要な情報とは、上記の不良メモリセル救済情報や、本体ＬＳ１識別情報などホストコンピュータによりデータベースで管理されていたものである。これを本体ＬＳＩレジスタ情報と呼ぶ。選別試験テスタは、本体ＬＳＩレジスタ情報を、例えば不良メモリセル救済情報であれば、本体ＬＳＩ内の救済回路の救済アドレスレジスタに格納し、内部電源回路設トリミング定値であれば内部回路内のトリミング値設定レジスタに格納する。
【００８６】
選別試験テスタは、本体ＬＳＩレジスタ情報設定後、プローブ試験ではできないような高速動作試験などを行う。さらにここで新たに不良になったものについては、その不良情報をホストコンピュータに転送する。ホストコンピュータは、送られた不良情報とで採取した情報を合わせ再救済や調整が可能であるか解析し、再びデータベースに格納する。
【００８７】
（５）  プログラム専用チップに、本体ＬＳＩに必要なレジスタ情報をプログラムする。さらに必要であれば、製造管理情報や、顧客情報、暗号、機能情報などのプログラムを行う。プログラム専用チップは、１チップに複数の本体ＬＳＩの情報を格納できる。例えば、１００個の本体ＬＳＩ分の容量があるとすると、レーザ切断装置は、ホストコンピユータから１００個の本体ＬＳＩ分の識別情報とレジスタ情報を受け取り、受け取った情報をもとに、１００個のプログラム専用チップに全て同じ１００本体ＬＳＩ分のレジスタ情報をプログラムする。
【００８８】
ここで、プログラム専用チップのフューズ切断時間を見積もってみる。例えば、１個の本体ＬＳＩ当たりのプログラムビツト数が１０００ビット、１個のプログラム専用チップに１００本体ＬＳ１分格納（登録）できるとすると、１つのプログラム専用チップは１０万本（１０００×１００）のヒユーズを搭載する。最新のレーザ切断装置の能力は、毎秒５０００パルス以上であるので、約２０秒で１０万本すなわち１個のプログラム専用チップの切断が可能である。１００チップでは、２０００秒（３３分）である。また、プログラム専用チップの面積は、１つのフューズの大きさを１５平方マイクロンとすると、フューズ部だけで１．５平方ミリメートル、周辺回路やパッドを含めると約３平方ミリメートルである。
【００８９】
（６）  レーザ切断不良チップを除去するため、プローブ検査を行う。なお本工程の前に、チップを保護する保護膜を付ける工程を付加することもある。検査データパターンは、ホストコンピュータから受け取る。ここで、レーザ切断不良チップが発生することもあるので、前記工程（５）  でプログラムされるチップ数は、１００個よりも多めとする。この数は歩留の実績によって調整する。ここで、プログラム専用チップが本体ＬＳＩより少なく不足した場合、余った本体ＬＳＩは回収され別のグループに混成される。逆に、プログラム専用チップが余った場合は廃棄する。いずれにしても損害になるが、貴重な本体ＬＳＩを廃棄するよりは経済的である。
【００９０】
（７）  プログラム専用チップをダイシングする。ダイシングされたチップは、工程（６）  において同一のプログラムがされた１００個と余裕分がピックアップされ、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
（８）  プログラム専用チップをマルチチップモジュールパッケージに実装する。この時、前記工程（４）  と（６）  で対応付けられたグル一プが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので、従来の組み立て工程と比べ大幅な工程の変更は必要ない。なお、本実施例では、本組み立て工程では後の分離工程（１０）のために、完全な封止やキャップは行わないとしているが、必ずしもこの方法に限定するものではない。
【００９１】
（９）  完成したマルチチップモジュールが最終選別試験される。プログラム専用チップには、上記実施例では、１００チップ分の救済情報が収められて（登録されて）いる。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。具体的には、本体ＬＳＩから識別情報がプログラム専用チップに送られ、プログラム専用チップは、送られた識別情報と登録された識別情報を比較し、モジュールに実装された本体ＬＳＩを認識し、救済情報など必要なレジスタ情報を本体ＬＳＩに送る。本体ＬＳＩは、送られたレジスタ情報をもとに内部の初期設定を行う。その後、最終試験が行われる。含格したものは、次の封止工程に送られ、不合格のものは、分離工程に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
【００９２】
（１０）最終試験に合格したモジュールは封止またはキヤップされ出荷される。
（１１）不合格品のうち再生可能可能品は、プログラム専用チップが分離される。
（１２）再生可能品は回収され、新たな数量単位にまとめられる。
（１３）回収された再生可能品を、再び選別試験にかける。その際、本体ＬＳＩから識別情報が読み出され、それに対応する過去のプロープ試験情報、選別試験情報、最終選別試験情報などがホストコンピュータから取り出される。また図示していないが、この新たな再生可能品について、非再生品と同様にプログラム専用チップが作成され同様の工程を進行する。プログラム専用チップとして、電気的にプログラム可能な素子によるものに置き換えることもできる。この場合、工程数が削減できる。
【００９３】
図２３には、本願に係る識別情報発生回路を搭載した半導体集積回路装置を回路実装ボードに組み立てる場合の一実施例の製造工程（１）  ないし（１５）の構成図が示されている。
【００９４】
（１）  本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別情報をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などを連携しデータベースに格納する。
【００９５】
（２）    本体ＬＳＩウエハをダイシングする。
（３）  本体ＬＳＩをパッケージに組み立てる。
（４）  図２２の工程（４）  と同じ。
（５）  図２２の工程（５）  と同じ。
（６）  プログラム専用チップをダイシングする。ダイシングされたチップは、図２２の実施例と同様に、本体ＬＳＩに対応するグループ（ロット）にまとめられる。
【００９６】
（７）  図２２の工程（７）  と同じ。
（８）  本体ＬＳＩとプログラム専用チップを回路実装ボードに実装する。この時、前記工程・と・とで対応付けられたグループが組み合わされなければならない。しかし、個々の本体ＬＳＩとプログラム専用チップを一対一で対応させる必要がないので、従来の組み立て工程と比べ大幅な工程の変更は必要ない。
【００９７】
（９）  完成したボードが実装試験される。ボード上の本体ＬＳＩが立ち上がる際、本体ＬＳＩとプログラム専用チップの間でデータ交換が行われる。本体ＬＳＩまたはプログラム専用チップおよびボード実装にともなう不具合が確認されたものは、分離工程に送られると同時に、不良情報がホストコンピュータに送られ、再生可能であるか解析される。
【００９８】
（１０）試験に合格したボードは出荷される。
（１１）不合格品のうち再生可能ボードは、プログラム専用チップが分離される。
（１２）再生可能ボードは回収され、新たな数量単位にまとめられる。
（１３）回収された再生可能ボードに対するプログラム専用チップが作られる。今回のレジスタ情報は、前回のレジスタ情報に実装試験結果が加えられたものである。
【００９９】
（１４）回収されたボードは再び実装工程に戻され、前記工程・で作成されたプログラム専用チップとともに１つの実装ボードに実装され、以降同様の工程を進行する。
（１５）図２２の工程（１３）と同様。なお、ここに示した実施例は、一実施例にすぎず、適用される製品や既存の生産ラインの形態により変化する。
【０１００】
図２４には、本願に係る識別情報発生回路を搭載した半導体集積回路装置の他の一実施例の製造工程（１）  ないし（１１）の構成図が示されている。
【０１０１】
（１）  本体ＬＳＩをプローブ試験テスタにより試験する。ＤＲＡＭやＳＲＡＭの不良メモリセル救済情報、内部電源回路トリミング設定値、ディレイ回路設定値などと一緒に、ＬＳＩ内の識別情報をホストコンピュータに転送する。ホストコンピュータは、送られた情報やその他の製造管理情報などを連携しデータベースに格納する。
【０１０２】
（２）  本体ＬＳ１ウエハをダイシングし、救済可能チップを選別する。
（３）  本体ＬＳＩをベビーボードに仮組み立てする。
（４）  組み立て不良などをチェック後に、エージングを行う。このとき、ベビーボード上のチップからは識別情報を読み出し、ホストコンピュータからは個々のチップに対応した救済データを取り出、ベビーボード上のチップに格納させる。
【０１０３】
（５）  テスタによる選別を行う。
（６）  ベビーボードから本体ＬＳＩを分離する。
（７）  本体ＬＳＩを出荷する。
（８）  顧客にて本体ＬＳＩと同時にプログラムデバイスを回路実装ボードに実装する。
【０１０４】
（９）  本体ＬＳＩから識別情報を取り出す。
（１０）通信回線を通してメーカー側のホストコンピュータをアクセスして上記実装された本体ＬＳＩに対応したデータを受け取り、上記プログラムデバイスに転送されてデータを格納する。通信回線を用いずに例えばＣＤＲＯＭのような電子メディアを使って配布してもよい。
（１１）最終ボードをテスタにより選別する。
【０１０５】
以上の各実施例の半導体集積回路装置の製造方法においては、（１）本体ＬＳＩとプログラム専用チップの組み合わせは、プログラム専用チップに登録される本体ＬＳＩ数であるため、一対一の管理が不要となり、生産性が向上するとともに既存の生産設備の変更が少なくて済む。
【０１０６】
（２）プログラム専用チップにレーザ切断フューズが使用できる。メタルフューズの他の電気的プログラミング可能な素子に対しての長所は、標準ＣＭＯＳプロセスに対して変更が小規模、本体ＬＳ１の仕様に合わせた設計変更が容易であり、プロセスの世代に依存しないことなどである。標準プロセスからの変更点は、最終配線層形成とパッシベーション工程である。（３）本体ＬＳＩレジスタは、ラッチ回路でよいので面積が小さく、本体ＬＳＩのチップサイズ低減になる。
【０１０７】
（４）本体ＬＳＩにチップ識別情報発生回路を搭載すれば、本体チップにプログラマブル素子プロセスを追加する必要がない。（５）プログラム専用チップの置き換え（リペア）ができる。モジュールやポードに実装後に本体ＬＳＩに修正や問題が発生した時、プログラム内容を変更したチップを交換することで対応できる。（６）ホストコンピュータを中心とした情報の交換を、ネットワークを利用して実現することで離れた場所の製造工場を使用することができ、経済的な生産活動が可能となる。
【０１０８】
図２５は、本願発明に係るチップ識別番号発生回路の利用例の他の構成図が示されている。この実施例は、企業間の電子部品調達市場における不正行為や様々なトラブルを軽減することを目的としている。
【０１０９】
工場から出荷される半導体ＬＳＩには、前記のようなチップ識別番号発生回路が組み込まれている。工場すなわちメーカは、出荷品全てのチップ識別番号を採取する。チップ識別番号は、ランダムであるので管理上都合の良いＬＳＩ管理番号と対応させる。さらに各種の管理情報、例えば生産ライン名や製造日などと関連付ける。
【０１１０】
図２５の（１）  のように顧客Ａに直接納入する場合、製品を梱包したユニット（箱など）番号や顧客番号などの帳票データなどの情報をデータベースの管理情報に追加する。品物を受け取った顧客Ａは、受け入れ検査時にチップ識別番号を全ＬＳＩまたは抜き取ったＬＳＩから読み出す。次に顧客Ａは、例えばインターネットなどのネットワークを通じメーカのデータベースにアクセスする。データベースから、入荷したユニットに含まれるＬＳＩのチップ識別番号を取り出し、入荷したＬＳＩから読み出した識別番号と比較する。識別番号どうしが一致すれば、製品の納入が正しいことが確認できる。この手法は汎用品でも顧客カスタム品でも可能であるが、特にカスタム品の場合有効である。
【０１１１】
図２５において、仲介業者（卸業者）が介入する場合を想定してみる。工場出荷は、上記と同じである。受け取った１次卸業者は、通常梱包を開梱しないが、ユニット番号をメーカのサーバに照会すると同時に、次の納品先情報などを登録する。さらに２次、３次の卸業者も同様にする。最終顧客は、前記（１）  と同様に入荷したＬＳＩの識別番号をＬＳＩから読み出し、メーカのデータベースに照会する。以上のシステムを構築することで次のような効果が期待できる
【０１１２】
（１）納入品の取り違えが防止できる。
（２）仲介業者による中古品の入れ替えなどの不正行為を防止できる。
（３）返品による不良品および中古品の再販を防止できる。
（４）流通ルートの確認ができる。
【０１１３】
図２６には、本発明に係る識別情報発生回路の他の一実施例のブロック図が示されている。この実施例では、１ビット識別情報発生回路をＮ列×Ｍ行に配置して、Ｍ×Ｎビットの識別情報を発生する。例えば、Ｒ０〜ＲＮ−１のＮ行からなる各行には、Ｍ個からなる上記１ビット識別情報発生回路Ｃ０〜ＣＭ−１がそれぞれ配置される。Ｒ０〜ＲＮ−１からなる各行の１ビット識別情報発生回路Ｃ０〜ＣＭ−１は、それぞれが前記実施例のように直列形態に接続される。各行の最終段には、例示的に示されているようなゲート回路Ｇ７とクロックドインバータ回路ＣＮ１からなる行選択回路が設けられる。
【０１１４】
上記の行選択回路と、上記各行の１ビット識別情報発生回路Ｃ０〜ＣＭ−１は、行デコーダで形成された行選択信号が供給される。また、列デコーダで形成された列選択信号は、各列の１ビット識別情報発生回路Ｃ０〜ＣＭ−１に供給される。クロック信号ＣＬＫは、ゲート回路Ｇ８とインバータ回路Ｎ２を通してＭ進カウンタに供給され、かかるＭ進カウンタの計数出力が上記列デコーダに伝えられる。上記Ｍ進カウンタのキャリー信号がＮ進カウンタに供給され、かかるＮ進カウンタの計数出力が上記行デコーダに伝えられる。活性化信号ＡＣＴは、上記ゲート回路Ｇ８及びＭ進及びＮ進カウンタに供給されて計数動作を有効とする。また、活性化信号ＡＣＴは、出力ゲート回路Ｇ９に供給され、クロックドインバータ回路ＣＮ１等からの識別情報を出力端子ＯＵＴに送出する。
【０１１５】
図２７には、図２６の１ビット分の識別情報発生回路の一実施例の回路図が示されている。この回路は、基本的には前記図３の実施例と同様であるが、上記のように行／列の選択機能を付加するために、入力側にナンドゲート回路Ｇ５とＧ６が設けられる。上記ナンドゲート回路Ｇ６は、実質的にはインバータ回路とし動作し、上記ゲート回路Ｇ５とＧ６は、アンドゲート回路として動作する。上記ゲート回路Ｇ５の２つの入力には、前記列選択信号と行選択信号とが供給される。列及び行選択信号が有効であるときに、前記ゲート回路Ｇ１の動作が有効とされて、かかるゲート回路Ｇ１の論理しきい値に対応した電圧をゲート回路Ｇ２に伝えて、前記実施例のような識別番号を発生させる。
【０１１６】
図２８には、図２６の行選択回路に用いられるクロックドインバータ回路ＣＮ１の一実施例の回路図が示されている。ＮチャネルＭＯＳＦＥＴＱ５とＰチャネルＭＯＳＦＥＴＱ６のゲートが共通接続されて入力端子Ａとされる。上記ＭＯＳＦＥＴＱ５のソースは回路の接地電位が与えられ、かかるＭＯＳＦＥＴＱ５のドレインと出力端子Ｂとの間にはＮチャネルＭＯＳＦＥＴＱ７が設けられる。上記ＭＯＳＦＥＴＱ６のソースは電源電圧が与えられ、かかるＭＯＳＦＥＴＱ６のドレインと出力端子Ｂとの間にはＰチャネルＭＯＳＦＥＴＱ８が設けられる。制御信号Ｃは、上記ＭＯＳＦＥＴＱ７のゲートに供給され、インバータ回路Ｎ１を通して反転されてＭＯＳＦＥＴＱ８のゲートに伝えられる。
【０１１７】
制御信号Ｃがハイレベルの選択レベルであるときには、ＭＯＳＦＥＴＱ７とＱ８がオン状態となり、クロックドインバータ回路ＣＮ１が活性状態となり、入力端子Ａに供給された入力信号を反転させた出力信号が出力端子ＯＵＴから得られる。制御信号Ｃがロウレベルの非選択レベルであるときには、ＭＯＳＦＥＴＱ７とＱ８がオフ状態となり、クロックドインバータ回路ＣＮ１が非活性状態となり、入力端子Ａに供給された入力信号には無関係に、出力端子ＯＵＴは出力ハイインピーダンス状態にされる。上記のようなクロックドインバータ回路の出力端子を共通接続して、１つのクロックドインバータ回路を行選択信号により活性化するので、活性化された行の識別番号を選択して出力させることができる。
【０１１８】
図２９には、図２６の識別情報発生回路の動作を説明するための波形図が示されている。活性化信号ＡＣＴをハイレベルとすると、クロック信号ＣＬＫをＭ進カウンタが計数動作を開始し、それを列デコーダがデコードして列選択信号Ｃ０〜ＣＭ−１を発生させる。また、Ｎ進カウンタの計数出力を行デコーダがデコードして行選択信号Ｒ０を発生させているので、出力端子からは行Ｒ０に配列された１ビット識別情報発生回路により発生された識別番号が順次に選択されて出力出力される。列選択信号ＣＭ−１が発生された後に、上記Ｍ進カウンタは、キャリー信号を出力して計数値が０に戻り、Ｎ進カウンタは＋１の計数動作を行い、行選択信号Ｒ１を発生させる。このようにして、ＲＮ−１行までの識別番号の読み出しが、クロック信号ＣＬＫに同期して順次に行われる。
【０１１９】
図３０には、この発明に係る識別情報発生回路の一実施例の回路配置図が示されている。この実施例では、二次元に１６列×８行＝１２８ビット分の識別情報発生回路が配置される。そして、同図に示すように、上記１６列×８行の二次元配列に沿って下側に列デコーダが配置され、右側に行選択回路／行デコーダが配置される。上記行デコーダに隣接してカウンタ回路が設けられる。また、行選択回路／行デコーダ及びカウンタの下側と列デコーダの右側のエリアに制御回路が設けられる。このようにして、矩形のエリアにすべての回路が効率よくレイアウトされる。
【０１２０】
図３１には、この発明に係る識別情報発生回路の他の一実施例の回路配置図が示されている。この実施例では、前記図３０の実施例と同様に二次元に１６列×８行＝１２８ビット分の識別情報発生回路が配置される。そして、同図に示すように、上記１６列×８行の二次元配列に沿って右側に行デコーダが配置される。上記行デコーダに隣接して列デコーダが配置される。かかる列デコーダの右側にカウンタ回路と制御回路が設けられる。上記列デコーダで形成された選択信号は、いったん左方向に延びて、該当する列において上下に分岐して供給される。このようにして、矩形のエリアにすべての回路がレイアウトされる。
【０１２１】
図３２には、本発明に係る識別情報発生回路の更に他の一実施例のブロック図が示されている。この実施例は、前記図２６の実施例の変形例であり、図２６のＭ進カウンタと列デコーダが図３２の実施例では列スキャナに置き換えられ、図２６のＮ進カウンタと行デコーダが図３２の実施例では行スキャナに置き換えられる。上記列スキャナにより列選択信号が形成され、上記行スキャナにより行選択信号が形成される。他の構成は、前記図２６の実施例と同様であるので、説明を省略する。
【０１２２】
図３３に、図３２の列スキャナ及び行スキャナの一実施例の回路図が示されている。列スキャナは、フリップフロップ回路ＦＣ０〜ＦＣＭ−１により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、初段回路ＦＣ０に論理１がセットされ、それがクロック信号ＣＫにより順次にＦＣＭ−１までシフトされ、最終段ＦＣＭ−１の出力信号が上記初段回路ＦＣ０に帰還される。これにより、列スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、クロック信号ＣＫ０に同期してＣ０，Ｃ１…ＣＭ−１，Ｃ０，Ｃ１のように循環する列選択信号を形成する。
【０１２３】
行スキャナは、フリップフロップ回路ＦＲ０〜ＦＲＮ−１により構成されたシフトレジスタが利用される。このシフトレジスタは、活性化信号ＡＣＴの活性化信号により、初段回路ＦＲ０に論理１がセットされ、上記列スキャナの最終段ＦＣＭ−１の出力をクロック信号として順次にＦＲＮ−１までシフトされ、最終段ＦＲＮ−１の出力信号が上記初段回路ＦＲ０に帰還される。これにより、列スキャナでは、活性化信号ＡＣＴが活性化レベルである期間において、列スキャナの最終段ＦＣＭ−１の出力に同期してＲ０，Ｒ１…ＲＮ−１，Ｒ０，Ｒ１のように循環する行選択信号を形成する。
【０１２４】
図３４には、この発明に係る識別情報発生回路の他の一実施例の回路配置図が示されている。図３３の実施例に対応して、二次元に１６列×８行＝１２８ビット分の識別情報発生回路が配置され、同図に示すように、上記１６列×８行の二次元配列に沿って下側に列スキャナが配置され、右側に行選択回路が配置される。上記行選択回路に隣接して行スキャナが設けられる。また、行選択回路及び行スキャナの下側と列スキャナの右側のエリアに制御回路が設けられる。このようにして、前記同様に矩形のエリアにすべての回路がレイアウトされる。
【０１２５】
図３５には、この発明に係る識別情報発生回路の更に他の一実施例の回路配置図が示されている。この実施例では、前記図３４の実施例と同様に二次元に１６列×８行＝１２８ビット分の識別情報発生回路が配置される。そして、同図に示すように、上記１６列×８行の二次元配列に沿って右側に行選択回路が配置される。上記行選択回路に隣接して列行スキャナが配置される。かかる行スキャナの右側に列スキャナと制御回路が設けられる。上記列スキャナで形成された選択信号は、いったん左方向に延びて、該当する列において上下に分岐して供給される。このようにして、矩形のエリアにすべての回路がレイアウトされる。
【０１２６】
図３６には、この発明に係る識別情報発生回路の一実施例の識別番号配置図が示されている。この実施例では、前記図３０、図３４等に示した１６列×８行＝１２８ビット分の識別番号の分配例が示されている。上記二次元に配列された識別情報発生回路の外周に常に固定情報を発生する回路が配列される。識別情報を半導体試験装置で読み出す時に、上記固定情報を確認することで、該識別情報発生回路の故障を検出することができる。すなわち、上記固定情報を期待値として上記固定情報と比較することにより、行選択信号及び列選択信号が正しく形成されるか否か、格言すれば、Ｍ進カウンタ、Ｎ進カウンタ、列デコーダ、行デコーダ及び行選択回路が正しく動作することを確認することが可能となる。
【０１２７】
図３６の（Ａ）の例では、上記二次元に配列された識別情報発生回路の外周に沿って固定情報が組み込まれる。それ故、固定情報は、１６×２＋６×２＝４４ビットとされる。（Ｂ）の例では、二次元に配列された識別情報発生回路の外周に沿って２重に固定情報が組み込まれる。それ故、固定情報は、更に１４×２＋４×２ビットの固定情報が加えられて、全部で８０ビットとされる。（Ｃ）の例では、外周に配列した固定情報の一部（第１行目の１６ビット）に製造者による任意の情報を配列した例である。さらに、この例では、固定部に配列された、論理１の情報総数が偶数となっている。同図（Ａ）〜（Ｃ）において、１のセルには論理１が記録され、０のセルには論理０が記録される。そして、＊を付したセルには、論理しきい値に対応した通常の識別情報である。
【０１２８】
図３７には、図３６に示した１ビット分の識別情報発生回路の一実施例の回路図が示されている。  ［＊］  は通常の識別情報発生回路であり、前記図２７と同様である。このような通常の識別情報発生回路におけるゲート回路Ｇ１に対応した部分に、論理  ［１］  の固定情報を記憶させる場合には、ゲート回路Ｇ１の２つの入力には、電源電圧のようなハイレベルが与えられる。これにより、ゲート回路Ｇ１の出力信号がロウレベルとなり、かかるセルが選択されたときには論理１が出力される。論理  ［０］  の固定情報を記憶させる場合には、ゲート回路Ｇ１の２つの入力には、回路の接地電位のようなロウレベルが与えられる。これにより、ゲート回路Ｇ１の出力信号がハイレベルとなり、かかるセルが選択されたときには論理０が出力される。
【０１２９】
図３８には、１ビット分の識別情報発生回路の他の一実施例の回路図が示されている。  ［＊］  は通常の識別情報発生回路であり、前記図２７と同様である。  ［＋］  のセルは、反転制御信号がロウレベル（論理０）の時、常に論理１の情報を出力し、反転制御信号がハイレベル（論理１）の時、常に論理０情報を出力するものである。また、  ［−］  のセルは、反転制御信号がロウレベルの時、常に論理０情報を出力し、反転制御信号がハイレベルの時、常に論理１の情報を出力するものである。
【０１３０】
［＋］  のセルは、上記のような通常の識別情報発生回路におけるゲート回路Ｇ１に対応した部分の論理ゲートが無効にされる。つまり、２つの入力信号には反転制御信号が供給されるが、出力はどこにも接続されない。その代わりに、ゲート回路Ｇ２の入力信号として反転制御信号が供給される。これにより、上記のように反転制御信号がロウレベルの時に論理１の情報を出力し、反転制御信号がハイレベルの時論理０情報を出力することができる。  ［−］  のセルは、上記のような通常の識別情報発生回路におけるゲート回路Ｇ１に対応したゲート回路の２つの入力端子に反転制御信号が供給される。これにより、上記のように反転制御信号がロウレベルの時、常に論理０情報を出力し、反転制御信号がハイレベルの時、常に論理１の情報を出力することができる。
【０１３１】
図３９には、図３８に示した反転制御を備えた固定情報発生回路を含んだ識別情報発生回路の一実施例の識別番号配置図が示されている。二次元に配列された識別情報発生回路の外周に常に上記反転制御を備えた固定情報を発生する回路が配列される。識別情報を半導体試験装置で読み出す時に、上記固定情報の反転動作を含んだ固定情報を確認することで、該識別情報発生回路の故障を検出することができる。他の構成は、前記図３６（Ａ）と同じである。
【０１３２】
図４０には、本発明に係る識別情報発生回路の更に他の一実施例のブロック図が示されている。この実施例では、上記反転制御信号を形成するために、Ｎ進カウンタの最上位の後に２進カウンタが追加される。つまり、上記Ｍ×Ｎ個の固定情報を含む識別情報を取り出すと、２進カウンタが反転制御信号のレベルを変化させて、上記固定情報を反転させるものである。他の構成は、前記図２６の実施例と同様である。
【０１３３】
図４１には、図４０の識別情報発生回路の一実施例の識別番号配置図が示されている。同図に示すように、１回目の読み出しと、２回目の読み出しとでは、２進カウンタの出力である反転制御信号がロウレベル／ハイレベルのように反転するため、識別情報発生回路の固定情報部分が１回目と２回目とで反転し出力されるものである。
【０１３４】
図４２には、一次元配列に向けた識別情報発生回路の一実施例の回路図が示されている。  ［＊］  は通常の識別情報発生回路である。  ［＋］  のセルは、前記同様に反転制御信号がロウレベルの時、常に論理１の情報を出力し、反転制御信号がハイレベルの時、常に論理０の情報を出力するものである。また、  ［−］  のセルは、反転制御信号がロウレベルの時、常に論理０の情報を出力し、反転制御信号がハイレベルの時、常に論理１の情報を出力するものである。
【０１３５】
図４３は、反転制御を備えた一次元配列の識別情報発生回路の一実施例の構成図が示されている。  ［＊］  で示された通常の識別情報発生回路による識別情報の開始部分に  ［＋］    ［−］    ［＊］  からなる固定情報発生回路が、終了部分に  ［−］
［＋］    ［−］  からなる固定情報発生回路が配置されている。
【０１３６】
図４４には、図４３の識別情報発生回路の一実施例の識別番号配置図が示されている。同図に示すように、１回目の読み出しと、２回目の読み出しとでは、２進カウンタの出力である反転制御信号がロウレベル／ハイレベルのように反転するため、識別情報発生回路の固定情報部分が１回目と２回目とで反転し出力されるものである。このような固定識別情報を組み込むことで、本発明に係る識別情報発生回路が搭載されるＬＳＩの製造工程に起因する欠陥による機能上の不具合を効率よく検出することができる。
【０１３７】
図４５には、本発明に係る識別情報発生回路の一実施例の動作説明図が示されている。この実施例では、同一の識別情報発生回路から２度識別情報を取り出し、それぞれ１回目および２回目を示している（データは例示する目的だけのもので、それ自体に特に意味はない）。図示したように、１回目と２回目の情報の一部が、ある発生率で変動する。本識別情報を用いて、認証を行う場合、もちろん予め登録してある情報との一致性を評価することが必要である。さらに、上記の変動の挙動はランダムであるので、変動の発生するビットの位置情報を特徴として利用することで、認証の信頼性を高められる。また、変動の様子は電源電圧などのよって変化するため、各種電圧による変動の位置情報の変化を識別情報として利用することも認証の信頼性を高める上で有効である。
【０１３８】
図４６には、この発明に係る識別情報発生回路の更に他の一実施例の回路図が示されている。この実施例では、２入力のＮＡＮＤゲート回路と３入力のＮＡＮＤゲート回路を用いた識別情報発生回路の回路例が示されている。識別情報は、システムの識別や認証に重要な意味を持つものであり、例えば悪意のある者にその情報が読み出されることは回避しなければならない。その意味で、本識別情報発生回路は、標準的な汎用ゲートのみで構成されているため、素子パターンからＬＳＩの中でその配置場所を特定され難い。さらに、同図のように複数の回路形式を用いることで、特定し難くすることができる。
【０１３９】
図４７には、本発明に係る識別情報発生回路をＲＦＩＤに適応した時の試験装置の構成図が示されている。この実施例では、識別情報発生回路の効率的な試験を実現するために可視光カメラと赤外線カメラが用いられる。ＲＦＩＤに適応した識別情報発生回路を搭載したタグをトレーに並べる。上記トレーの下から送信機（質問機）により電波を送る。上記トレーの上からには２種類のカメラでＲＦＩＤタグを撮影する第１のカメラは可視光用であり、トレー上のタグの配列を確認する。第２のカメラは赤外光用であり、トレー上のタグの発熱を観察する。遮蔽環境は、電磁波、温度、振動などが制御するためのものである。
【０１４０】
良品タグは、断続的に発熱を繰り返えす（例えば、図５１に示すように１００μｓ間隔で発熱と自然冷却を繰り返す；パルス式）。不良タグは、発熱しない。２種類のカメラの合成画像を元に、不良タグを特定する。良不良判定だけでなく、識別情報の各ビット状態に応じて、発熱させることで該情報等を取り出すこともできる
【０１４１】
図４８には、ＲＦＩＤタグの一実施例のブロック図が示されている。アンテナにより電波を受信して、電力・検波回路により動作電圧を発生させて識別情報回路に供給する。識別情報回路から読み出された識別情報は、上記アンテナに伝えられて電波信号として出力される。この実施例では、発熱素子として抵抗、ＭＯＳトランジスタ，ダイオードが追加される。上記発熱素子をオン／オフするスイッチとしてのＭＯＳＦＥＴが追加される。
【０１４２】
図４９には、図４８のＲＦＩＤタグの一実施例の外観図が示されている。平面図に示すようにＩＣチップに基板上に形成されたアンテナ線が接続され、チップ内には上記電力・検波回路及び識別情報回路と発熱素子が設けられる。そして、側面図に示すように上記ＩＣチップはタグを構成する基板上に搭載され、チップ表面には封止用の樹脂に覆われている。
【０１４３】
図４７において、質問機の動作は、次の通りである。輻輳制御により、通常通り試験する。良品タグには、特別なコマンドを送り、前記スイッチをオンさせ、搬送波のエネルギーを全て発熱素子に与える。発熱状態を識別し易いように、発熱を前記図５１に示したようにパルス式にすることが望ましい。このようなパルス式に発熱状態にするのをＩＣ側で行うか、質問機側で行うかは任意である。本実施例は、ＲＦＩＤを対象にしたものであるが、それに限定されるものではない。
【０１４４】
図５０には、この発明に係るＲＦＩＤタグの試験方法を説明図が示されている。可視光カメラ撮影映像は、試験サンプルを置きトレーを上部から見た図である。升目の中にサンプルを配列されている状態が判る。すべての枡目にサンプルが収まらないこともある。空白の部分はサンプルが無いことを示している。赤外線カメラで撮影映像は、送信機（質問機）に応答して発熱した様子を赤外線カメラで捉えた映像である。上記２つの撮影映像を重ね合わせて、良品タグと不良タグとの識別を行うことができる。
【０１４５】
図５１には、この発明に係るＲＦＩＤタグの発熱パターンの一例が示されている。赤外線カメラにより、この発熱パターンを検知することでタグが単なる故障により発熱しているものかを区別することができる。
【０１４６】
図５２には、この発明に係る識別情報発生回路の更に他の一実施例のブロック図が示されている。この実施例は、識別情報発生回路の識別情報長の伸長を容易にするための方法に向けられている。同図においては例示的に、４ビットを一つの単位とする識別情報発生回路ＩＤＣ１〜ＩＤＣ３を、３個縦列形態に連結して全体で１２ビット識別情報発生回路を構成するものを示している。
【０１４７】
図５３には、図５２の識別情報発生回路の動作の一例を説明するためのタイミング図が示されている。活性化信号ＡＣＴをハイレベルにするする。その時、活性化しているのは、第１番目の単位の識別情報発生回路ＩＤＣ１のみである。他の単位の識別情報発生回路ＩＤＣ２とＩＤＣ３は、上記第１番目の識別情報発生回路ＩＤＣ１の出力端子ＤＡ１から出力された信号をスルーしてそれぞれ、上記縦列形態に連結された識別情報発生回路の出力端子ＤＡ２，ＤＡ３に送り出すだけである。
【０１４８】
クロックＣＬＫパルスに応じて、上記第１番目の識別情報発生回路ＩＤＣ１の出力端子ＤＡ１から識別情報が出力される。かかる識別情報発生回路ＩＤＣ１の出力情報は、識別情報発生回路ＩＤＣ２、ＩＤＣ３を通過して、出力端子ＤＡ３に出力される。これにより、１回目から４回のクロックパルスに応じて、４ビット分の識別情報を出力する。
【０１４９】
５回目のクロックパルスにより、上記１番目の識別情報発生回路ＩＤＣ１は非活性となり、かかる識別情報発生回路ＩＤＣ１のもう一つの出力信号ＣＡ１がハイレベルとなる。第２番目の識別情報発生回路ＩＤＣ２はそれを受けて活性化すると同時に、第１番目の識別情報発生回路ＩＤＣ１の出力端子ＤＡ１からの信号入力を無視し、自らの識別情報を出力端子ＤＡ２へ送り出す準備を行う。
【０１５０】
６回目から９回のクロックパルスに応じて、第２番目の識別情報発生回路ＩＤＣ２の持つ４ビット分の識別情報を出力する。第３番目の識別情報発生回路ＩＤＣ３は、上記第２番目の識別情報発生回路ＩＤＣ２の出力端子ＤＡ２から出力される上記識別情報を出力端子ＤＡ３に送り出すだけである。
【０１５１】
１０回目のクロックパルスにより、上記第２番目の識別情報発生回路ＩＤＣ２は非活性となり、かかる識別情報発生回路ＩＤＣ２のもう一つの出力信号ＣＡ２がハイレベルとなる。第３番目の識別情報発生回路ＩＤＣ３はそれを受けて活性化すると同時に、上記第２番目の識別情報発生回路ＩＤＣ２の出力端子ＤＡ１からの信号入力を無視し、自らの識別情報を出力端子ＤＡ３送り出す準備を行う。以上のように、複数の単位の識別情報発生回路を複数個連結することで連結数に応じた倍数の識別情報長を容易に得ることができる。
【０１５２】
図５４には、本発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の一実施例のブロック図が示されている。外部端子は、電源及びＶＳＳと活性化信号ＡＣＴとクロック入力および識別信出力ＯＵＴからなる。これらの外部端子ＡＣＴ，ＣＬＫ及びＯＵＴは、制御回路に接続されており、かかる制御回路を介して前記実施例のような識別情報発生回路の動作制御が行われ、それに対応して生成された識別情報を出力させる。なお、入出力信号およびその制御方法は、これに限定されるものではない。これを、半導体を搭載した装置あるいはシステムに実装することで、かかる装置ないしシステムの信頼性の向上、製造コストの低減、メンテナンス性の向上、セキュリティの向上等に役立てることができる。
【０１５３】
図５５には、本発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の他の一実施例のブロック図が示されている。この実施例では、図５２の実施例に一時記憶回路と電源投入検出回路が追加される。電源投入の最初の識別情報の読み出し動作と同時に、識別情報を一時記憶回路に保存し、２度目以降は一時記憶回路から読み出す。一時記憶回路に用いる素子は、スタティック型ＲＡＭ（ランダム・アクセス・メモリ）やＥＰＲＯＭ、ＦＬＡＳＨ、強誘電体メモリあるいはＭＲＡＭなどの不揮発性メモリを用いてもよい。また、識別情報発生回路から発生する情報は、温度や電源電圧等の環境の変化により変動するため、新たな制御信号を追加し、識別情報発生回路から発生する直の情報と、一旦一時記憶回路に保存された情報を比較し、環境の変化を検出するように利用してもよい。
【０１５４】
図５６には、本発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の構成図が示されている。図５６（ａ）は、該ＬＳＩをモールド樹脂に封止した例であり、図５６（ｂ）は、薄く削られた状態のベアチップの例であり、図５６（ｃ）は、それを積層封止した例が示されている。つまり、図５６（ｃ）では、積層構造のマルチチップ集積回路の最上部に上記識別情報発生回路を構成する専用のＬＳＩが搭載されて、かかるマルチチップ集積回路に識別情報が付与される。
【０１５５】
図５７には、本発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の他の構成図が示されている。図５７（ａ）は、該ＬＳＩを面実装用に半田ボールを乗せた状態の例であり、図５７（ｂ）は、その側面の状態の例が示されている。図５７（ｃ）は、マルチチップ集積回路の実装基板に上記識別情報発生回路を構成する専用のＬＳＩが搭載されて、かかるマルチチップ集積回路に識別情報が付与される。
【０１５６】
図５８には、本発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の応用例の構成図が示されている。図５８（ａ）には、システム内の半導体素子を実装するボードに本発明に係る識別情報発生回路を専用のＬＳＩを実装することにより、かかるボードに識別情報が付与される。図５８（ｂ）には、上記ボードを、複数ネットワークで連結した状態の例である。各装置は、実装された該ＬＳＩによって付与された識別情報より識別される。
【０１５７】
図５９には、本発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の他の応用例の構成図が示されている。図５９（ａ）には、携帯電話に代表される、無線通信装置内に該ＬＳＩを実装することにより識別情報が付与される。図５９（ｂ）は、ＩＣカードに、該ＬＳＩを実装することにより識別情報が付与される。
【０１５８】
図６０には、本発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の他の応用例の構成図が示されている。図６０（ａ）は、液晶表示装置に該ＬＳＩを実装することにより識別情報が付与される。図６０（ｂ）は、例えば、青色レーザダイオードなどのディスクリート半導体素子に、該ＬＳＩを実装することにより識別情報が付与される例である。以上の図５６〜図６０の各実施例において、識別情報発生回路を専用のＬＳＩとして製造しているが、他のＬＳＩの内部に内蔵されたものであってもよい。
【０１５９】
図６１には、本発明に係る識別情報発生回路を用いた半導体製品のトレース管理システムの一実施例の簡略図が示されている。当該システムが、実現しようとしているのは、最小限の資源の追加によって、ウエハ上に配列されている状態の個々のチップと、パッケージングさればらばらになった状態の同一チップを関連付けることであり、それによりＬＳＩの製造から最終使用段階に至るまでの履歴を一貫した管理を可能とすることである。
【０１６０】
この実施例においては、一般的な半導体の製造工程である、前工程、ウエハ状態でいくつかの電気的試験（プローブ試験）及び、後工程における選別試験の様を示している。（１）前工程では、製造工程における種々の装置データ、プロセス条件、工程管理情報などを前工程データ収集・解析システムで管理している。
（２）プローブ試験では、ウエハ状態で試験した結果をプローブ試験データ収集システムに蓄積し、前工程データ収集・解析システムと情報を交換し、例えば前工程に履歴と対比させ歩留の向上を図っている。半導体製造工場の形態によっては、前工程データ収集・解析システムとプローブ試験データ収集システムが一体になっている。（３）後工程における選別試験も、プローブ試験と同様である。
【０１６１】
このような一般的な生産管理システムを既に導入する半導体製造工場あるいは複数の企業にまたがる生産手法において、新たに本発明に係る識別情報発生回路を用いた、半導体製品のトレース管理システムを導入するにあたり、如何に最小限の資源の追加によって速やかに実現するかが重要な課題である。同図に例示された生産履歴システムが解決しようとする課題やその解決手段については、以降の説明で明らかになるであろう。
【０１６２】
言うまでもなく、半導体の製造は開始から終了までの工程は一方向に進行する。それゆえ、生産管理もそれを前提として、工程順に沿ってデータを管理システムに逐次収集する。トレース履歴管理システムは、プローブ試験識別情報を、プローブ試験データ収集システムから収集する。プローブ試験識別情報には、本発明に係る識別情報および、製品を区別するための品種名、製造ロット番号、ウエハ番号、ウエハ上の位置情報などを最低限含む。このプローブ試験識別情報の収集の際、例えばチップの重複や、本発明に係る識別情報発生回路から発生した識別情報の異常等の情報の妥当性のチェックを行う。
【０１６３】
次に、生産履歴システムは、選別試験識別情報を、選別試験データ収集システムから収集する。選別試験識別情報には、本発明に係る識別情報発生回路から得られる識別情報を最低限含む。この選別試験識別情報の収集の際、例えばチップの重複や、本発明に係る識別情報発生回路から発生した識別情報の異常等の情報の妥当性のチェックを行う。
【０１６４】
生産履歴システムは、上記のプローブ試験識別情報と選別試験識別情報が収集できた時、ウエハ上に配列されている状態の個々のチップと、パッケージングさればらばらになった状態の同一チップを関連付けることが可能となる。関連付けは、プローブ試験識別情報と選別試験識別情報それぞれに含まれる、本発明に係る識別情報発生回路から得られる識別情報によって行うことが可能である。
【０１６５】
図６２には、チップ対応関連付けの結果の説明図が示されている。関連付けは、プローブ試験識別情報と選別試験識別情報に含まれる各チップ間の識別情報の互いにハミング距離の最小のものを検索することによって行う。このような手順位よって作成されたチップ対応図を基に、半導体製造において種々の効果が容易に予想できる。例えば、市場に出荷されたＬＳＩが何らかの不具合で返却された時、識別情報を読み出しチップ対応表の選別試験識別情報とを照合することで、当該ＬＳＩの履歴を追跡することが可能である。
【０１６６】
また、前工程データ収集・管理システムあるいはその他の既存のデータ収集・解析システムからの、特定のチップの対応の照合の要求にも答えることができる。さらに、対応の完結した製品のチップ対応表を、例えば既存の管理システムに提供することも可能である。なお、ここで説明したプローブ試験識別情報および選別試験識別情報は、最低限の必要情報であり、システムの効率や利便性の向上ため、例えば、前工程データ収集・解析システムから直接必要な情報をトレース履歴管理システムに供給しても構わない。
【０１６７】
これまでの説明で分かるように、本トレース管理システムを導入するにあたり、既存の生産管理システムに対して改造や変更を必要としていない。何故なら、発明に係る識別情報発生回路から得られる識別情報を、プローブ試験テスタまたは選別試験テスタで採取することは、その他のテスト項目と同様の測定項目の一つであり、管理システムにとって特別の負担になるものではない。また、前記プローブ試験識別情報および選別試験識別情報を出力することは、それら生産管理システムが本来備えるいわゆるデータベース機能であり、同様に特別の負担になるものではないからである。
【０１６８】
さらに、本実施例のような構成とすることで、既存の生産管理システムに本履歴管理システムを連動させる際や、保守を行う際においても、既存システムを停止さえることも必要ないという利点がある。また、前工程データ収集・解析システムとプローブ試験データ収集システム等が一体になっているシステムにおいても同様の利点が得られる。
【０１６９】
図６３には、本発明に係る識別情報発生回路の応用例の説明図が示されている。この実施例は、半導体素子を封止したパッケージに、個々のＬＳＩがトレース可能なような識別情報をマーキングする方法に向けられている。同図において、半導体装置が完成しウエハ状態である時、プローブ検査工程にて、係る識別情報発生回路から得られる識別情報と、その他のプローブ検査データを、プローブ検査データ収集システムに格納する。
【０１７０】
上記ウエハはダイシングされ、パッケージに組み立てられる。選別工程にて、情報発生回路から得られる識別情報と、その他の選別検査データを、選別データ収集システムに格納する。パッケージ刻印の工程では、識別情報読取装置により識別情報を読み出し、その識別情報を基に例えば、ＬＳＩのウエハ情報やチップ配置情報を、プローブ検査データ収集システムや選別データ収集システムから得る。得られた情報を、レーザ照射装置にてパッケージの表面に刻印する。
【０１７１】
図６５には、一般的な半導体製品のパッケージの刻印の例が示されている。これらは、主に製品のトレーサビリティを保証する目的で利用されているが、一般的には、製品名、工場名、週コードを特定する情報と、その他のメーカが独自に利用する管理番号などからなっている。本実施例では、その後に、ロット番号（５５）、チップアドレスＸ（０１）、チップアドレスＹ（２２）などのチップ識別情報を刻印している。このチップ識別情報の例では、情報そのものに意味を持っているため、そのものを読めば履歴が判明するため、比較的人間に対して親近感がある。また、チップ識別情報の意味を不特定の他社に知られたくない場合は、ある種の暗号化を施してもよい。
【０１７２】
図６４には、本発明に係る識別情報発生回路の他の応用例の説明図が示されている。この実施例において、パッケージ刻印以前までは、前記図６３に示す実施例と同様である。本実施例では、パッケージ刻印にて、識別情報読取装置でＬＳＩから識別情報を読み出し、マーキングデータ管理ファイルに登録する。次に、今識別情報を取り出したＬＳＩに任意の番号を割り当てる。この番号は、ランダムであってもよいし、作業を行ったＬＳＩの順番で連続した番号であってもよいが、重複のないものであることが条件である。この番号を、読み出した識別情報を合わせてマーキングデータ管理ファイルに登録すると同時に、続くレーザ照射装置にてパッケージの表面に刻印する。
【０１７３】
本実施例において、刻印されたチップ識別情報からＬＳＩの履歴を追跡する場合は、マーキングデータ管理ファイルに登録された同じリップ識別番号に対応する、識別情報を検索し、さらにプローブ検査データ収集システムや選別データ収集システムに蓄積された、識別情報と照合する。なお、本実施例では、刻印の対象を一般的な半導体製品としたが、例えばＩＣカードやタグ、ＲＦＩＤであっても良い。また、刻印もレーザマーキングの限定されるものではなく、例えばプログラマプル素子に書き込んでも良い。
【０１７４】
図６６には、本発明が適用された暗号化および復号化装置の一実施例のブロック図が示されている。この実施例は、本発明に係る識別情報発生回路の応用例であり、情報の機密性を向上する方法に向けられている。この実施例の暗号化および復号化装置は、本発明に係る識別情報発生回路に基づく暗号キー発生回路と、係る暗号キーを用いる暗号化回路および復号化回路からなる。なお、暗号キー発生回路の情報は、いかなる手段でも装置の外へ取り出すことはできないようにされている。
【０１７５】
図６７には、図６６の暗号化および復号化装置の利用形態を説明する説明図が示されている。文書や各種著作物などの元情報を、とある暗号アルゴリズムを用いて暗号化する。なお、本実施例に示される暗号化および復号化装置に内蔵された暗号化回路とは無関係であり、また、必ずしも必要ではない。一旦暗号化された元データを、該暗号および復号化装置により暗号化する。この時、暗号キーは、誰にも知られることはない。暗号化された情報を、例えば光ディスク等に記録する。
【０１７６】
光ディスクに記録された情報を解読するためには、暗号化の手順を遡る必要がある。ここで、最初に行った暗号化アルゴリズムは、第三者にその方法が知られる可能性があるが、該暗号化および復号化装置により暗号化された情報は、暗号化を行った該装置でのみ解読が可能である。なお、光ディスク等に記録された情報は、ネットワークを介して受け手に送られても構わない。例えば、音楽等の著作物をインターネット等の通信手段を介して、一般的消費者が購入する場合、提供者が一旦該装置で暗号化したものであれば、購入者は、該装置を直接入手する必要がある。
【０１７７】
図６８には、本発明が適用された暗号化装置の一実施例のブロック図が示されてる。この実施例は、本発明に係る識別情報発生回路を用いた認証方法に向けられている。図６８（Ａ）の暗号化装置は、本発明に係る識別情報発生回路に基づく暗号キー発生回路と、係る暗号キーを用いる暗号化回路および、固体識別情報発生回路からなる。なお、暗号キー発生回路の情報は、いかなる手段でも装置の外へ取り出すことはできないようにされている。固体識別情報発生回路の情報は、外部に読み出すことが可能である。図６８（Ｂ）の暗号化装置は、同じく暗号化装置内に複数の暗号キー発生回路を搭載される。
【０１７８】
図６９には、図６８の暗号化装置を用いた認証方法の一実施例の説明図が示されている。該暗号化装置そのもの、あるいはそれを組み込んだシステムから、固体識別情報を読み出す。任意の情報を質問として暗号化装置に入力すると、内部の暗号化キーの情報に基づき、回答として暗号化情報が出力される。それらの３つの情報を、情報蓄積装置に記憶する。この３つの情報の組み合わせは、暗号キーが分からない限り、複製することができない。つまり、暗号キーは装置の外部に取り出すことができないので、実質的に、該装置が無い限り、複製は不可能である。
【０１７９】
次に、該暗号化装置そのもの、あるいはそれを組み込んだシステムまたは、その所有者の認証方法を以下に示す。先ず、暗号化装置の固体識別情報を取り出す。情報蓄積装置から固体識別情報をもとに該当する質問および回答を取り出す。質問を、暗号化装置に送り、回答を要求する。回答が符合したら、認証が成立したことになる。同図に示された消尽記録とは、照合の履歴を記録するものである。例えば、一度でも照合の行為が為された場合、次回から認証を行わないこととする。これは、あたかもチケットに似ている。また、暗号化装置に複数の暗号キーを持っている場合は、綴り券に似ている。これを用いると、暗号化装置の代金に、ライセンス料を課金する前払い決済が可能である。
【０１８０】
図７０には、この発明に係る識別情報発生回路の他の応用例を説明図が示されている。この実施例においては、いわゆるＰＬ保険あるいはリコール保険の仕組みに応用される。一般に、契約者である製造会社は保険会社に保険料を支払い、万が一製造品に事故があった場合、保険会社より保険金を受け取る。本発明に係る識別情報発生回路によってもたらされる、半導体製品の信頼性の向上およびトレーサビリティの向上によって製品事故の発生確率および事故の規模が縮小に応じて、保険料の減額の設定が可能になる。
【０１８１】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、半導体集積回路装置は、前記のようなメモリやプロセッサの他、ＣＣＤ型やＭＯＳ型のイメージセンサ（固体撮像素子）においても、デコーダあるいはシフトレジスタを有するものであるので、その選択信号を利用して前記識別情報発生回路の単位回路を選択するようにすることができる。この発明は、半導体集積回路装置又は半導体チップあるいは液晶表示ガラスパネルのようような基板に固有の識別情報を割り当てて、個々の識別を行うようにした識別情報発生回路及びそれを利用した応用技術に広く利用することができる。
【０１８２】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。入力端子から供給された入力信号を第１導電型の第１ＭＯＳＦＥＴを通して第１インバータ回路の入力に伝え、上記第１インバータ回路の入力と出力とを第２導電型の第２ＭＯＳＦＥＴにより短絡し、上記第１インバータ回路の出力信号を出力端子から出力させる識別要素の複数個を縦列接続し、選択回路により上記複数の識別要素のうちの１つの識別要素の上記第１ＭＯＳＦＥＴをオフ状態にし、第２ＭＯＳＦＥＴをオン状態の選択状態とする選択動作を順次に行い、残りの識別要素の第１ＭＯＳＦＥＴをオン状態にし、第２ＭＯＳＦＥＴをオフ状態にする非選択状態にし、初段の識別要素の入力端子には、ハイレベル又はロウレベルの固定信号を供給し、最終段の識別要素の出力端子を増幅回路を介して出力し、上記増幅回路から２値の識別情報を発生させることにより、半導体素子が形成された基板の個々の識別が可能となる。
【図面の簡単な説明】
【図１】この発明に係る識別番号発生回路の一実施例を示す具体的回路図である。
【図２】図１の実施例回路の動作を説明するためのタイミング図である。
【図３】図１の実施例に用いられる単位回路の他の一実施例を示す回路図である。
【図４】図１の実施例に用いられる単位回路の更に他の一実施例を示す回路図である。
【図５】図１の実施例に用いられる単位回路の更に他の一実施例を示す回路図である。
【図６】図１の実施例に用いられる単位回路の更に他の一実施例を示す回路図である。
【図７】この発明に係る識別番号発生回路の他の一実施例を示す回路図である。
【図８】この発明に係る識別番号発生回路の更に他の一実施例を示す回路図である。
【図９】この発明をＤＲＡＭに適用した場合の一実施例を示すブロック図である。
【図１０】この発明に係る液晶表示ガラスパネルの一実施例を示す構成図である。
【図１１】図１０の液晶表示ガラスパネルに設けられた列選択回路周辺の一実施例を示すブロック図である。
【図１２】図１０のゲートスイッチの一実施例を示す回路図である。
【図１３】図１２の実施例回路の動作の一例を説明するための波形図である。
【図１４】図１０の液晶表示ガラスパネルに設けられた列選択回路周辺の他の一実施例を示すブロック図である。
【図１５】図１０の液晶表示ガラスパネルに設けられた列選択回路周辺の更に他の一実施例を示すブロック図である。
【図１６】この発明に係る識別情報発生回路を用いた半導体集積回路装置の一実施例を示す概略構成図である。
【図１７】この発明に係る半導体集積回路装置の識別システムの登録方法の一実施例を示す構成図である。
【図１８】この発明に係る半導体集積回路装置の識別システムの照合方法の一実施例を示す構成図である。
【図１９】この発明が適用される半導体集積回路装置の一実施例を示す構成図である。
【図２０】この発明が適用される上記マルチチップモジュールの一実施例を示すブロック図である。
【図２１】プログラム専用チップの一実施例を示すブロック図である。
【図２２】本願に係る識別情報発生回路を搭載した半導体集積回路装置の後工程と言われる一実施例の製造工程の説明図である。
【図２３】本願に係る識別情報発生回路を搭載した半導体集積回路装置を回路実装ボードに組み立てる場合の一実施例の製造工程の説明図である。
【図２４】本願に係る識別情報発生回路を搭載した半導体集積回路装置の他の一実施例の製造工程の説明図である。
【図２５】この発明に係るチップ識別番号発生回路の利用例を説明するための構成図である。
【図２６】この発明に係る識別情報発生回路の他の一実施例を示すブロック図である。
【図２７】図２６の１ビット分の識別情報発生回路の一実施例を示す回路図である。
【図２８】図２６の行選択回路に用いられるクロックドインバータ回路ＣＮ１の一実施例を示す回路図である。
【図２９】図２６の識別情報発生回路の動作を説明するための波形図である。
【図３０】この発明に係る識別情報発生回路の一実施例を示す回路配置図である。
【図３１】この発明に係る識別情報発生回路の他の一実施例を示す回路配置図である。
【図３２】この発明に係る識別情報発生回路の更に他の一実施例を示すブロック図である。
【図３３】図３３に、図３２の列スキャナ及び行スキャナの一実施例の回路図が示されて
【図３４】この発明に係る識別情報発生回路の他の一実施例を示す回路配置図である。
【図３５】この発明に係る識別情報発生回路の更に他の一実施例を示す回路配置図である。
【図３６】この発明に係る識別情報発生回路の一実施例を示す識別番号配置図である。
【図３７】図３６に示した１ビット分の識別情報発生回路の一実施例を示す回路図である。
【図３８】この発明に係る１ビット分の識別情報発生回路の他の一実施例を示す回路図である。
【図３９】図３８に示した反転制御を備えた固定情報発生回路を含んだ識別情報発生回路の一実施例を示す識別番号配置図である。
【図４０】この発明に係る識別情報発生回路の更に他の一実施例を示すブロック図である。
【図４１】図４０の識別情報発生回路の一実施例を示す識別番号配置図である。
【図４２】この発明に係る一次元配列に向けた識別情報発生回路の一実施例を示す回路図である。
【図４３】この発明に係る反転制御を備えた一次元配列の識別情報発生回路の一実施例を示す構成図である。
【図４４】図４３の識別情報発生回路の一実施例を示す識別番号配置図である。
【図４５】この発明に係る識別情報発生回路の一実施例を示す動作説明図である。
【図４６】この発明に係る識別情報発生回路の更に他の一実施例を示す回路図である。
【図４７】この発明に係る識別情報発生回路をＲＦＩＤに適応した時の試験装置の構成図である。
【図４８】図４７のＲＦＩＤタグの一実施例を示すブロック図である。
【図４９】図４８のＲＦＩＤタグの一実施例を示す外観図である。
【図５０】この発明に係るＲＦＩＤタグの試験方法の説明図である。
【図５１】この発明に係るＲＦＩＤタグの試験方法の説明図である。
【図５２】この発明に係る識別情報発生回路の更に他の一実施例を示すブロック図である。
【図５３】図５２の識別情報発生回路の動作の一例を説明するためのタイミング図である。
【図５４】この発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の一実施例を示すブロック図である。
【図５５】この発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の他の一実施例を示すブロック図である。
【図５６】この発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の構成図である。
【図５７】この発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の他の構成図である。
【図５８】この発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の応用例を示す構成図である。
【図５９】この発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の他の応用例を示す構成図である。
【図６０】この発明に係る識別情報発生回路を専用のＬＳＩとして構成した場合の他の応用例を示す構成図である。
【図６１】この発明に係る識別情報発生回路を用いた半導体製品のトレース管理システムの一実施例を示す簡略図である。
【図６２】この発明が適用されたチップ対応関連付けの結果の説明図である。
【図６３】この発明に係る識別情報発生回路の応用例を示す説明図である。
【図６４】この発明に係る識別情報発生回路の他の応用例を示す説明図である。
【図６５】この発明が適用される一般的な半導体製品のパッケージの刻印の説明図である。
【図６６】この発明が適用された暗号化および復号化装置の一実施例を示すブロック図である。
【図６７】図６６の暗号化および復号化装置の利用形態の説明図である。
【図６８】この発明が適用された暗号化装置の一実施例を示すブロック図である。
【図６９】図６８の暗号化装置を用いた認証方法の一実施例を示す説明図である。
【図７０】この発明に係る識別情報発生回路の他の応用例を示す説明図である。
【符号の説明】
ＩＮＶ００〜ＩＮＶ３１，ＩＶ００〜ＩＶ３１，ＩＮＶ４〜ＩＮＶ６，Ｎ１〜Ｎ３…インバータ回路、Ｑ１〜Ｑ８…ＭＯＳＦＥＴ、Ｇ１〜Ｇ９…ゲート回路、ＣＮ１…クロックドインバータ回路、ＦＣ０〜ＦＲＮ−１…フリップフロップ回路、ＩＤＣ１〜ＩＤＣ３…識別情報発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３６】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４３】
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【図４４】
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【図４６】
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【図４８】
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【図４９】
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【図５０】
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【図６９】
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【図７０】
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