(57)【要約】【課題】ＳＲＡＭセルのセル面積や製造工数の増加、さらにはＳＲＡＭセルの特性低下等を生じさせることなく、ソフトエラー耐性を改善する。【解決手段】ＳＲＡＭセル１は、ゲート電極およびゲート配線として機能するポリシリコン膜５とその上に形成されたサリサイド層６とを有する負荷ＰＭＯＳトランジスタＱp1、Ｑp2を用いた一対のインバータを具備する。ポリシリコン膜５の一部にはサリサイド層が存在しない領域１０が高抵抗部として設けられている。【選択図】図２
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【特許請求の範囲】
【請求項１】
ゲート電極およびゲート配線として機能するポリシリコン膜と、前記ポリシリコン膜上に形成されたサリサイド層とを有するＰＭＯＳトランジスタを、負荷素子として用いた一対のインバータを具備するＳＲＡＭ型半導体装置において、
前記ポリシリコン膜の一部に前記サリサイド層が存在しない領域が設けられていることを特徴とするＳＲＡＭ型半導体装置。
【請求項２】
請求項１記載のＳＲＡＭ型半導体装置において、
前記サリサイド層が存在しない領域は、前記ポリシリコン膜のコンタクト領域およびゲート形成領域の少なくとも一方に設けられていることを特徴とするＳＲＡＭ型半導体装置。
【請求項３】
請求項１記載のＳＲＡＭ型半導体装置において、
前記サリサイド層が存在しない領域は、前記ポリシリコン膜のコンタクト領域およびゲート形成領域に設けられていることを特徴とするＳＲＡＭ型半導体装置。
【請求項４】
請求項１記載のＳＲＡＭ型半導体装置において、
前記サリサイド層が存在しない領域は、前記ポリシリコン膜のコンタクト領域からゲート形成領域にかけて設けられていることを特徴とするＳＲＡＭ型半導体装置。
【請求項５】
請求項１ないし請求項４のいずれか１項記載のＳＲＡＭ型半導体装置において、
前記ポリシリコン膜の前記サリサイド層が存在しない領域上には直接絶縁膜が形成されていることを特徴とするＳＲＡＭ型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はソフトエラー耐性を改善したＳＲＡＭ型半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳ型ＳＲＡＭセルにおいて、フリップフロップ回路を形成する一方のインバータの記憶ノードと他方のインバータの負荷ＰＭＯＳトランジスタのゲート電極との接続は、記憶ノード上に配置されたコンタクトと負荷ＰＭＯＳトランジスタのゲート配線として機能するポリシリコン膜上に配置されたコンタクトとを配線層で繋げることで実施されている。このようなＣＭＯＳ型ＳＲＡＭセルでは、ゲート配線としてのポリシリコン膜に対するコンタクト抵抗を低く抑える上で、ポリシリコン膜上に例えばコバルトのサリサイド層が設けられている。サリサイド層はゲート配線自体の低抵抗化に対しても寄与する。
【０００３】
ところで、セルサイズの縮小が進む中で、これまでと同様に低スタンドバイ電流が要求されるＳＲＡＭセルは今後さらに動作電圧が低下していくと考えられる。この動作電圧の低下はソフトエラーをより一層起こしやすくする。ＳＲＡＭセルのソフトエラー対策としては、記憶ノードと負荷ＰＭＯＳトランジスタのゲート電極との間に抵抗を入れ、記憶ノードのデータ反転を防ぐことが検討されている。しかし、これまでのＳＲＡＭセル構造では、ソフトエラー対策としての抵抗を付加することでセル面積の増大を招き、さらに製造工数や製造コストも増加することが問題となっていた。
【０００４】
このような点に対して、例えばゲート配線としてのポリシリコン膜の一部に不純物を導入しない領域を設け、この不純物を含まない領域を高抵抗部（抵抗）として機能させることが提案されている（例えば特許文献１参照）。しかしながら、このような不純物を含まないポリシリコン領域は電圧に対する抵抗値変化が急激となることから、ソフトエラー対策として付加する抵抗の抵抗値の制御性に劣るという難点を有している。これはＳＲＡＭセルの特性低下に繋がる。
【特許文献１】特開平5-235301号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述したように、ＳＲＡＭセルのソフトエラー対策としては、従来から記憶ノードと負荷ＰＭＯＳトランジスタのゲート電極との間に抵抗を入れることが検討されているが、サブミクロン世代のＳＲＡＭセルに、セル面積や製造工数を増やすことなく抵抗を作り込むことは非常に困難となっている。また、ゲート配線としてのポリシリコン膜の一部に、高抵抗部として不純物を導入しない領域を設けることが提案されているが、このような構成は抵抗値の制御性に劣り、ＳＲＡＭセルの特性を低下させるおそれがある。
【０００６】
本発明はこのような課題に対処するためになされたものであって、セル面積や製造工数の増加、さらにはＳＲＡＭセルの特性低下等を生じさせることなく、ソフトエラー耐性を改善したＳＲＡＭ型半導体装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明の一態様によるＳＲＡＭ型半導体装置は、ゲート電極およびゲート配線として機能するポリシリコン膜と、前記ポリシリコン膜上に形成されたサリサイド層とを有するＰＭＯＳトランジスタを、負荷素子として用いた一対のインバータを具備するＳＲＡＭ型半導体装置において、前記ポリシリコン膜の一部に前記サリサイド層が存在しない領域が設けられていることを特徴としている。
【発明の効果】
【０００８】
本発明の一態様のＳＲＡＭ型半導体装置によれば、ゲート電極およびゲート配線として機能するポリシリコン膜の一部にサリサイド層が存在しない領域を高抵抗部として設けているため、セル面積や製造工数の増加、さらにはＳＲＡＭの特性低下等を生じさせることなく、ソフトエラー耐性を改善することが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を実施するための形態について、図面を参照して説明する。なお、以下では本発明の実施形態を図面に基づいて述べるが、それらの図面は図解の目的のために提供されるものであり、本発明はそれらの図面に限定されるものではない。
【００１０】
図１および図２は本発明の一実施形態によるＳＲＡＭ型半導体装置（ＳＲＡＭセル）の構成を示す図であり、図１はＳＲＡＭセルの等価回路図、図２はＳＲＡＭセルの平面構成図である。これらの図に示すＳＲＡＭセル１は、図２の中心点で点対称図形となることから、点対称型セルと呼ばれるものである。このようなＳＲＡＭセル１は、記憶を行うフリップフロップ回路２と2個の転送トランジスタ（ＮＭＯＳトランジスタ）Ｑt1、Ｑt2とから構成されている。フリップフロップ回路２は、第１のインバータ３と第２のインバータ４とをフリップフロップ接続することにより構成されている。
【００１１】
フリップフロップ回路２を構成する第１のインバータ３は、駆動トランジスタ（ＮＭＯＳトランジスタ）Ｑd1と負荷素子として機能する負荷トランジスタ（ＰＭＯＳトランジスタ）Ｑp1とを具備し、これらの接続点が第１の記憶ノードＮ1とされている。同様に、第２のインバータ４は駆動トランジスタ（ＮＭＯＳトランジスタ）Ｑd2と負荷素子として機能する負荷トランジスタ（ＰＭＯＳトランジスタ）Ｑp2とを具備し、これらの接続点が第２の記憶ノードＮ2とされている。第１の記憶ノードＮ1は第２の負荷ＰＭＯＳトランジスタＱp2のゲート電極と接続されており、同様に第２の記憶ノードＮ2は第１の負荷ＰＭＯＳトランジスタＱp1のゲート電極と接続されている。
【００１２】
負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲート電極およびゲート配線はそれぞれポリシリコン膜５（５ａ、５ｂ）により構成されており、その上部にはＣｏＳｉ2やＴｉＳｉ2等のサリサイド層６が形成されている。第１の負荷ＰＭＯＳトランジスタＱp1のゲート電極およびゲート配線として機能するポリシリコン膜５ａは、ゲート側コンタクト７ａ、上部配線層８ａおよびノード側コンタクト９ａを介して、第２の記憶ノードＮ2と接続されている。同様に、第２の負荷ＰＭＯＳトランジスタＱp2のゲート電極およびゲート配線として機能するポリシリコン膜５ｂは、ゲート側コンタクト７ｂ、上部配線層８ｂおよびノード側コンタクト９ｂを介して、第１の記憶ノードＮ1と接続されている。
【００１３】
ゲート電極およびゲート配線として機能するポリシリコン膜５は、その一部にサリサイド層６が存在しない領域１０を有している。このような領域１０はサリサイド層６が存在しないことに基づいて高抵抗部として機能させることができる。サリサイド層６が存在しない領域１０は、例えば後に詳述するように、ポリシリコン膜５上に絶縁膜を直接成膜し、サリサイド層６の基になるコバルト等とポリシリコン膜５との反応を阻止することにより形成される。サリサイド層６の形成を阻止する絶縁膜は、ポリシリコン膜５への不純物注入量の抑制層としても機能する。ポリシリコン膜５の不純物濃度を低く抑えることも、サリサイド層が存在しない領域１０の高抵抗化に寄与する。
【００１４】
第１の負荷ＰＭＯＳトランジスタＱp1のゲート電極と第２の記憶ノードＮ2との間には、上記したポリシリコン膜５ａの一部に設けられたサリサイド層が存在しない領域１０が第１の抵抗Ｒ1として付加されている。同様に、第２の負荷ＰＭＯＳトランジスタＱp2のゲート電極と第１の記憶ノードＮ1との間には、ポリシリコン膜５ｂの一部に設けられたサリサイド層が存在しない領域１０が第２の抵抗Ｒ2として付加されている。これら抵抗Ｒ1、Ｒ2は記憶ノードＮ1、Ｎ2のデータ反転を防ぐことによって、セル面積や製造工数の増加、さらにはＳＲＡＭセルの特性低下等を生じさせることなく、ＳＲＡＭセル１のソフトエラー耐性を向上させるものである。
【００１５】
抵抗Ｒ1、Ｒ2の形成位置は、ポリシリコン膜５の負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲート電極形成領域からゲート側コンタクト７に対するコンタクト領域までの間に設定される。例えば、抵抗Ｒ1、Ｒ2として機能する領域１０は、ポリシリコン膜５のゲート電極形成領域およびコンタクト領域のいずれか、もしくはこれら双方の領域に形成することができる。また、ポリシリコン膜５のゲート電極形成領域からコンタクト領域に至るゲート配線領域に、抵抗Ｒ1、Ｒ2として機能する領域１０を設けてもよく、さらにはゲート配線領域を含むゲート電極形成領域からコンタクト領域にかけてサリサイド層が存在しないポリシリコン領域１０を設けるようにしてもよい。このような抵抗Ｒ1、Ｒ2は抵抗値の制御性に優れるものである。
【００１６】
ゲート形成領域に設けられた領域１０は、ゲート配線の抵抗を高抵抗化することで抵抗Ｒ1、Ｒ2として機能する。また、コンタクト領域に設けられた領域１０は、ポリシリコン膜５のゲート側コンタクト７に対するコンタクト抵抗を高抵抗化することで抵抗Ｒ1、Ｒ2として機能する。サリサイド層が存在しないポリシリコン領域１０は、ソフトエラー対策に必要な抵抗値に応じて適宜に形成することができる。特に、ゲート形成領域とコンタクト領域の双方に、サリサイド層が存在しないポリシリコン領域１０を設けることによって、ＳＲＡＭセル１のソフトエラーを効果的に抑制することが可能な抵抗Ｒ1、Ｒ2を付加することができる。
【００１７】
次に、上述した実施形態のＳＲＡＭセル１の製造工程を含めて、ＳＲＡＭセル１の具体的な構成、サリサイド層が存在しないポリシリコン領域１０の形成位置、形成方法、機能等について説明する。
【００１８】
実施例１
実施例１のＳＲＡＭセルについて、図３および図４を参照して説明する。図３は実施例１によるＳＲＡＭセルの要部製造工程を示す平面図、図４は図３のＡ−Ａ線に沿った断面で要部製造工程を示す図である。
【００１９】
まず、図３（ａ）および図４（ａ）に示すように、Ｓｉ基板１１に素子分離１２およびゲート絶縁膜１３を形成した後、ゲート電極およびゲート配線となるポリシリコン膜５を成膜する。このポリシリコン膜５上に、サリサイド層６の形成を阻止する絶縁膜１４を形成し、この絶縁膜１４をサリサイド層が存在しないポリシリコン領域１０の形成範囲に応じてパターニングする。絶縁膜１４としては、不純物の注入抑制機能に優れるＳｉＮx膜等を適用することが好ましいが、Ｓｉ酸化膜等のサリサイド層６の形成反応を阻害する膜であれば適宜に使用することができる。
【００２０】
絶縁膜１４はサリサイド層が存在しないポリシリコン領域１０がゲート形成領域に設けられるようにパターニングする。すなわち、絶縁膜１４がポリシリコン膜５のゲート形成領域上に残存するように、絶縁膜１４をパターニングする。このとき、絶縁膜１４を残す領域は、ポリシリコン膜５をゲート配線に応じてパターニングする際に位置ずれが発生しても、ゲート形成領域が絶縁膜１４で必ず覆われるように大きめに設定しておく。
【００２１】
次に、ポリシリコン膜５をゲート配線に応じてパターニングする。この際、大きめにパターニングした絶縁膜１４をポリシリコン膜５と同時に加工する。次いで、トランジスタ用のＬＤＤスペーサの加工を行った後、ポリシリコン膜５およびＳｉ基板１１に対する不純物の拡散工程を実施する。さらに、サリサイド形成用のコバルト等をスパッタした後に熱工程を行って、ポリシリコン膜５上にサリサイド層６を形成する。この際、絶縁膜１４で覆われた部分はコバルトとポリシリコン膜５との反応が遮られるため、サリサイド層が存在しないポリシリコン領域１０となる（図３（ｂ）および図４（ｂ））。
【００２２】
サリサイド層が存在しないポリシリコン領域１０は、低抵抗のサリサイド層が存在しない分だけ抵抗が高くなる。さらに、上述した拡散層のインプラ工程において、ポリシリコン膜５上に絶縁膜（例えばＳｉＮx膜）１４が存在している領域では、ポリシリコン膜５に同時に注入される不純物が絶縁膜１４でブロックされるため、不純物濃度を低く抑えることができる。この不純物濃度は絶縁膜１４の厚さや新たなインプラ工程を追加することにより制御する。これらによって、サリサイド層が存在しないポリシリコン領域１０を抵抗として機能させることが可能となる。
【００２３】
この後、コンタクトの形成工程や上部配線層の形成工程等を実施することによって、ＳＲＡＭセル１が作製される（図３（ｃ）および図４（ｃ））。なお、負荷ＰＭＯＳトランジスタＱp1、Ｑp2等の各素子はＳｉＯx膜等のパッシベーション膜１５で覆われて保護されている。このため、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲート電極上には、絶縁膜１４に基づく絶縁膜の段差が生じる。
【００２４】
上述したようなＳＲＡＭセル１においては、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のポリシリコン膜５のサリサイドが存在しない領域１０が高抵抗となるため、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲート電極と記憶ノードＮ1、Ｎ2との間に抵抗Ｒ1、Ｒ2を付けた状態を作製することが可能となる。抵抗Ｒ1、Ｒ2として機能する領域１０はサリサイドが存在しないことに加えて、不純物濃度を低く抑えられていることから、電圧に対する抵抗値変化や抵抗値自体をソフトエラー耐性の改善に対して有効な状態とすることができる。従って、ＳＲＡＭセル１のソフトエラーを効果的に抑制することが可能となる。
【００２５】
実施例２
実施例２のＳＲＡＭセルについて、図５および図６を参照して説明する。図５は実施例２によるＳＲＡＭセルの要部製造工程を示す平面図、図６は図５のＡ−Ａ線に沿った断面で要部製造工程を示す図である。
【００２６】
実施例１と同様に、Ｓｉ基板１１に素子分離１２およびゲート絶縁膜１３を形成した後、ゲート電極およびゲート配線となるポリシリコン膜５を成膜する。このポリシリコン膜５上に、サリサイド層６の形成を阻止する絶縁膜１４を形成し、この絶縁膜１４をサリサイド層が存在しないポリシリコン領域１０の形成範囲に応じてパターニングする。絶縁膜１４はサリサイド層が存在しないポリシリコン領域１０がコンタクト領域に設けられるようにパターニングする（図５（ａ）および図６（ａ））。このとき、絶縁膜１４を残す領域は、ポリシリコン膜５をゲート配線に応じてパターニングする際に位置ずれが発生しても、コンタクト領域が絶縁膜１４で必ず覆われるように大きめに設定しておく。
【００２７】
次に、ポリシリコン膜５をゲート配線に応じてパターニングする。この際、大きめにパターニングした絶縁膜１４をポリシリコン膜５と同時に加工する。次いで、トランジスタ用のＬＤＤスペーサの加工を行った後、ポリシリコン膜５およびＳｉ基板１１に対する不純物の拡散工程を実施する。さらに、サリサイド形成用のコバルト等をスパッタした後に熱工程を行って、ポリシリコン膜５上にサリサイド層６を形成する。この際、絶縁膜１４で覆われた部分はコバルトとポリシリコン膜５との反応が遮られるため、サリサイド層が存在しないポリシリコン領域１０となる（図５（ｂ）および図６（ｂ））。
【００２８】
サリサイド層が存在しないポリシリコン領域１０は、低抵抗のサリサイド層が存在しない分だけ抵抗が高くなる。さらに、上述した拡散層のインプラ工程において、ポリシリコン膜５上に絶縁膜（例えばＳｉＮx膜）１４が存在している領域では、ポリシリコン膜５に同時に注入される不純物が絶縁膜１４でブロックされるため、不純物濃度を低く抑えることができる。この不純物濃度は絶縁膜１４の厚さや新たなインプラ工程を追加することにより制御する。これらによって、サリサイド層が存在しないポリシリコン領域１０を抵抗として機能させることが可能となる。
【００２９】
この後、コンタクトの形成工程や上部配線層の形成工程等を実施することによって、ＳＲＡＭセル１が作製される（図５（ｃ）および図６（ｃ））。このようなＳＲＡＭセル１においては、実施例１と同様に、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲートポリシリコン膜５のサリサイドが存在しない領域１０が高抵抗となるため、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲート電極と記憶ノードＮ1、Ｎ2との間に抵抗Ｒ1、Ｒ2を付けた状態を作ることができる。抵抗Ｒ1、Ｒ2として機能する領域１０はサリサイドが存在しないことに加えて、不純物濃度を低く抑えられていることから、電圧に対する抵抗値変化および抵抗値自体をソフトエラー耐性の改善に対して有効な状態とすることができる。これによって、ＳＲＡＭセル１のソフトエラーを効果的に抑制することが可能となる。
【００３０】
実施例３
実施例３のＳＲＡＭセルについて、図７および図８を参照して説明する。図７は実施例３によるＳＲＡＭセルの要部製造工程を示す平面図、図８は図４のＡ−Ａ線に沿った断面で要部製造工程を示す図である。
【００３１】
実施例１と同様に、Ｓｉ基板１１に素子分離１２およびゲート絶縁膜１３を形成した後、ゲート電極およびゲート配線となるポリシリコン膜５を成膜する。このポリシリコン膜５上に、サリサイド層６の形成を阻止する絶縁膜１４を形成し、この絶縁膜１４をサリサイド層が存在しないポリシリコン領域１０の形成範囲に応じてパターニングする。絶縁膜１４はサリサイド層が存在しないポリシリコン領域１０がゲート形成領域およびコンタクト領域に設けられるようにパターニングする（図７（ａ）および図８（ａ））。絶縁膜１４を残す領域は、ポリシリコン膜５をゲート配線に応じてパターニングする際に位置ずれが発生しても、ゲート形成領域およびコンタクト領域が絶縁膜１４で必ず覆われるように大きめに設定しておく。
【００３２】
次に、ポリシリコン膜５をゲート配線に応じてパターニングする。この際、大きめにパターニングした絶縁膜１４をポリシリコン膜５と同時に加工する。次いで、トランジスタ用のＬＤＤスペーサの加工を行った後、ポリシリコン膜５およびＳｉ基板１１に対する不純物の拡散工程を実施する。さらに、サリサイド形成用のコバルト等をスパッタした後に熱工程を行って、ポリシリコン膜５上にサリサイド層６を形成する。この際、絶縁膜１４で覆われた部分はコバルトとポリシリコン膜５との反応が遮られるため、サリサイド層が存在しないポリシリコン領域１０となる（図７（ｂ）および図８（ｂ））。
【００３３】
サリサイド層が存在しないポリシリコン領域１０は、低抵抗のサリサイド層が存在しない分だけ抵抗が高くなる。さらに、上述した拡散層のインプラ工程において、ポリシリコン膜５上に絶縁膜（例えばＳｉＮx膜）１４が存在している領域では、ポリシリコン膜５に同時に注入される不純物が絶縁膜１４でブロックされるため、不純物濃度を低く抑えることができる。この不純物濃度は絶縁膜１４の厚さや新たなインプラ工程を追加することにより制御する。これらによって、サリサイド層が存在しないポリシリコン領域１０を抵抗として機能させることが可能となる。
【００３４】
この後、コンタクトの形成工程や上部配線層の形成工程等を実施することによって、ＳＲＡＭセル１が作製される（図７（ｃ）および図８（ｃ））。このようなＳＲＡＭセル１においては、実施例１と同様に、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲートポリシリコン膜５のサリサイドが存在しない領域１０が高抵抗となるため、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲート電極と記憶ノードＮ1、Ｎ2との間に抵抗Ｒ1、Ｒ2を付けた状態を作ることができる。抵抗Ｒ1、Ｒ2として機能する領域１０はサリサイドが存在しないことに加えて、不純物濃度を低く抑えられていることから、電圧に対する抵抗値変化および抵抗値自体をソフトエラー耐性の改善に対して有効な状態とすることができる。これによって、ＳＲＡＭセル１のソフトエラーを効果的に抑制することが可能となる。
【００３５】
実施例４
実施例４のＳＲＡＭセルについて、図９および図１０を参照して説明する。図９は実施例４によるＳＲＡＭセルの要部製造工程を示す平面図、図１０は図９のＡ−Ａ線に沿った断面で要部製造工程を示す図である。
【００３６】
実施例１と同様に、Ｓｉ基板１１に素子分離１２およびゲート絶縁膜１３を形成した後、ゲート電極およびゲート配線となるポリシリコン膜５を成膜する。このポリシリコン膜５上に、サリサイド層６の形成を阻止する絶縁膜１４を形成し、この絶縁膜１４をサリサイド層が存在しないポリシリコン領域１０の形成範囲に応じてパターニングする。絶縁膜１４はサリサイド層が存在しないポリシリコン領域１０がゲート形成領域からコンタクト領域にかけて設けられるようにパターニングする（図９（ａ）および図１０（ａ））。絶縁膜１４を残す領域は、ポリシリコン膜５をゲート配線に応じてパターニングする際に位置ずれが発生しても、ゲート形成領域からコンタクト領域までが絶縁膜１４で必ず覆われるように大きめに設定しておく。
【００３７】
次に、ポリシリコン膜５をゲート配線に応じてパターニングする。この際、大きめにパターニングした絶縁膜１４をポリシリコン膜５と同時に加工する。次いで、トランジスタ用のＬＤＤスペーサの加工を行った後、ポリシリコン膜５およびＳｉ基板１１に対する不純物の拡散工程を実施する。さらに、サリサイド形成用のコバルト等をスパッタした後に熱工程を行って、ポリシリコン膜５上にサリサイド層６を形成する。この際、絶縁膜１４で覆われた部分はコバルトとポリシリコン膜５との反応が遮られるため、サリサイド層が存在しないポリシリコン領域１０となる（図９（ｂ）および図１０（ｂ））。
【００３８】
サリサイド層が存在しないポリシリコン領域１０は、低抵抗のサリサイド層が存在しない分だけ抵抗が高くなる。さらに、上述した拡散層のインプラ工程において、ポリシリコン膜５上に絶縁膜（例えばＳｉＮx膜）１４が存在している領域では、ポリシリコン膜５に同時に注入される不純物が絶縁膜１４でブロックされるため、不純物濃度を低く抑えることができる。この不純物濃度は絶縁膜１４の厚さや新たなインプラ工程を追加することにより制御する。これらによって、サリサイド層が存在しないポリシリコン領域１０を抵抗として機能させることが可能となる。
【００３９】
この後、コンタクトの形成工程や上部配線層の形成工程等を実施することによって、ＳＲＡＭセル１が作製される（図９（ｃ）および図１０（ｃ））。このようなＳＲＡＭセル１においては、実施例１と同様に、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲートポリシリコン膜５のサリサイドが存在しない領域１０が高抵抗となるため、負荷ＰＭＯＳトランジスタＱp1、Ｑp2のゲート電極と記憶ノードＮ1、Ｎ2との間に抵抗Ｒ1、Ｒ2を付けた状態を作ることができる。抵抗Ｒ1、Ｒ2として機能する領域１０はサリサイドが存在しないことに加えて、不純物濃度を低く抑えられていることから、電圧に対する抵抗値変化および抵抗値自体をソフトエラー耐性の改善に対して有効な状態とすることができる。これによって、ＳＲＡＭセル１のソフトエラーを効果的に抑制することが可能となる。
【図面の簡単な説明】
【００４０】
【図１】本発明の一実施形態によるＳＲＡＭセルの等価回路図である。
【図２】本発明の一実施形態によるＳＲＡＭセルの平面構成図である。
【図３】本発明の実施例１によるＳＲＡＭセルの要部製造工程を示す平面図である。
【図４】本発明の実施例１によるＳＲＡＭセルの要部製造工程を示す断面図である。
【図５】本発明の実施例２によるＳＲＡＭセルの要部製造工程を示す平面図である。
【図６】本発明の実施例２によるＳＲＡＭセルの要部製造工程を示す断面図である。
【図７】本発明の実施例３によるＳＲＡＭセルの要部製造工程を示す平面図である。
【図８】本発明の実施例３によるＳＲＡＭセルの要部製造工程を示す断面図である。
【図９】本発明の実施例４によるＳＲＡＭセルの要部製造工程を示す平面図である。
【図１０】本発明の実施例４によるＳＲＡＭセルの要部製造工程を示す断面図である。
【符号の説明】
【００４１】
１…ＳＲＡＭセル、２…フリップフロップ回路、３…第１のインバータ、４…第２のインバータ、５…ポリシリコン膜、６…サリサイド層、７，９…コンタクト、１０…サリサイドが存在しないポリシリコン領域、１１…Ｓｉ基板、１２…素子分離領域、１３…ゲート絶縁膜、１４…絶縁膜、Ｑp1，Ｑp2…負荷ＰＭＯＳトランジスタ、Ｑd1，Ｑd2…駆動トランジスタ、Ｑt1，Ｑt2…転送トランジスタ、Ｎ1，Ｎ2…記憶ノード、Ｒ1，Ｒ2…抵抗。
【図１】
2005317655.tif 000003
【図２】
2005317655.tif 000004
【図３】
2005317655.tif 000005
【図４】
2005317655.tif 000006
【図５】
2005317655.tif 000007
【図６】
2005317655.tif 000008
【図７】
2005317655.tif 000009
【図８】
2005317655.tif 000010
【図９】
2005317655.tif 000011
【図１０】
2005317655.tif 000012