(57)【要約】  【課題】寄生ダイオードを通して逃がすことのできない静電気サージによる静電破壊を防止できる構造のＭＯＳトランジスタを提供する。  【解決手段】Ｎ+型ドレイン領域２の平面視における中央部には、平面視で略長方形状のＮ型ベース領域７が、その周辺のＮ+型ドレイン領域２よりも深く掘り下がって形成されている。また、Ｎ型ベース領域７内の表層部には、複数のＰ+型エミッタ領域８が、互いにほぼ等間隔を空けて、Ｎ型ベース領域７の長手方向に並んで形成されている。さらに、互いに隣り合うＰ+型エミッタ領域８およびそれらの間のＮ+型ドレイン領域２を共通に接続するドレインコンタクト９が形成されている。【選択図】        図１
2005317874.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型領域と、
この第１導電型領域の表層部に形成された第２導電型ドレイン領域と、
上記第１導電型領域の表層部において上記第２導電型ドレイン領域との間にチャネル領域を隔てて形成された第２導電型ソース領域と、
上記チャネル領域上に形成されたゲート電極と、
平面視において上記第２導電型ドレイン領域の内側に形成された第２導電型ベース領域と、
この第２導電型ベース領域内の表層部において所定方向に互いに間隔を空けて形成された複数の第１導電型エミッタ領域と、
互いに隣り合う第１導電型エミッタ領域と当該第１導電型エミッタ領域間の上記第２導電型ドレイン領域とに跨って接続されたドレインコンタクトとを含むことを特徴とするＭＯＳトランジスタ。
【請求項２】
上記第２導電型ドレイン領域は、上記ドレインコンタクトに静電気サージが印加されたときに、当該ドレインコンタクトが接続された上記第１導電型エミッタ領域と上記第２導電型ベース領域との間に所定値以上の電位差が生じるように、第２導電型不純物の濃度が制御されていることを特徴とする請求項１記載のＭＯＳトランジスタ。
【請求項３】
上記複数の第１導電型エミッタ領域間の間隔は、上記ドレインコンタクトに静電気サージが印加されたときに、当該ドレインコンタクトが接続された上記第１導電型エミッタ領域と上記第２導電型ベース領域との間に所定値以上の電位差が生じるように設定されていることを特徴とする請求項１または２記載のＭＯＳトランジスタ。
【請求項４】
上記ドレインコンタクトと上記第１導電型エミッタ領域の上記所定方向に直交する方向の端縁との幅は、上記ドレインコンタクトに静電気サージが印加されたときに、当該ドレインコンタクトが接続された上記第１導電型エミッタ領域と上記第２導電型ベース領域との間に所定値以上の電位差が生じるように設定されていることを特徴とする請求項１ないし３のいずれかに記載のＭＯＳトランジスタ。
【請求項５】
入力端子または出力端子を有する入出力回路に、請求項１ないし４のいずれかに記載のＭＯＳトランジスタが備えられていることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、静電保護機能を有するＭＯＳトランジスタおよびこれを備えた半導体集積回路装置に関する。
【背景技術】
【０００２】
集積回路（ＩＣ）の入出力回路には、入力端子または出力端子に印加される静電気サージによる静電破壊を防止するために、静電保護機能を有するＭＯＳトランジスタが用いられる。
図６は、静電保護機能を有するＮＭＯＳトランジスタの構造を図解的に示す断面図である。また、図７は、図６に示すＮＭＯＳトランジスタの等価回路図である。
【０００３】
図６に示すＮＭＯＳトランジスタは、本願出願人が先に出願した特願２００２−３７０５２５において従来技術として取り上げたものであって、Ｐ型半導体基板６１の表面上に形成されたフィールド酸化膜６２によって素子分離されており、Ｐ型半導体基板６１の表層部に、Ｎ+型（高濃度Ｎ型）ドレイン領域６３と、このＮ+型ドレイン領域６３と所定の間隔を空けて、Ｎ+型ドレイン領域６３の周囲を取り囲む環状のＮ+型ソース領域６４と、Ｎ+型ドレイン領域６３の外周に隣接して、Ｎ+型ドレイン領域６３を取り囲む環状のＮ-型（低濃度Ｎ型）不純物領域６５と、Ｎ+型ソース領域６４の外周に隣接して、Ｎ+型ソース領域６４を取り囲む環状のＰ+型（高濃度Ｐ型）不純物領域６６とが形成されている。また、Ｎ-型不純物領域６５上に、ＬＯＣＯＳ６７が形成され、Ｎ+型ソース領域６４とＮ-型不純物領域６５との間のチャネル領域上には、そのＬＯＣＯＳ６７に内周部を乗り上げた状態にゲート酸化膜６８が形成されている。そして、ゲート酸化膜６８上に、ゲート電極６９が形成され、Ｎ+型ドレイン領域６３、Ｎ+型ソース領域６４およびＰ+型不純物領域６６に、それぞれドレイン電極、ソース電極およびバックゲート電極が接続されている。
【０００４】
このような構造では、Ｐ型半導体基板６１およびＮ-型不純物領域６５に、それぞれ寄生抵抗成分７１，７２が生じる。また、Ｎ-型不純物領域６５、Ｐ型半導体基板６１およびＮ+型ソース領域６４によって、これらをそれぞれコレクタ、ベースおよびエミッタとするＮＰＮ型の寄生トランジスタ７３が形成される。さらに、Ｐ型半導体基板６１とＮ+型ドレイン領域６３とのＰＮ接合によって、寄生ダイオード７４が形成される。
【特許文献１】特許３２０４１６８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
たとえば、図６に示すＮＭＯＳトランジスタが出力回路に用いられる場合、ゲート電極６９が内部回路に接続され、ドレイン電極に出力端子が接続されて、ソース電極およびバックゲート電極が接地される。この場合に、ＮＭＯＳトランジスタがオフの状態で、出力端子に印加される負の静電気サージは、寄生ダイオード７４を通して逃がされる。ところが、出力端子に正の静電気サージが印加されても、ＮＭＯＳトランジスタおよび寄生トランジスタ７３はオフのままであり、その正の静電気サージを逃がすルートがないため、ＮＭＯＳトランジスタの静電耐圧を超える静電気サージが出力端子（ドレイン電極）に印加されると、ＮＭＯＳトランジスタのドレイン−ゲート間またはドレイン−ソース間が破壊される。
【０００６】
そこで、この発明の目的は、寄生ダイオードを通して逃がすことのできない静電気サージによる静電破壊を防止できる構造のＭＯＳトランジスタおよびこれを入出力回路に備えた半導体集積回路装置を提供することである。
【課題を解決するための手段】
【０００７】
上記の目的を達成するための請求項１記載の発明は、第１導電型領域（１）と、この第１導電型領域の表層部に形成された第２導電型ドレイン領域（２）と、上記第１導電型領域の表層部において上記第２導電型ドレイン領域との間にチャネル領域を隔てて形成された第２導電型ソース領域（３）と、上記チャネル領域上に形成されたゲート電極（６）と、平面視において上記第２導電型ドレイン領域の内側に形成された第２導電型ベース領域（７）と、この第２導電型ベース領域内の表層部において所定方向に互いに間隔を空けて形成された複数の第１導電型エミッタ領域（８）と、互いに隣り合う第１導電型エミッタ領域と当該第１導電型エミッタ領域間の上記第２導電型ドレイン領域とに跨って接続されたドレインコンタクト（９）とを含むことを特徴とするＭＯＳトランジスタである。
【０００８】
なお、括弧内の英数字は、後述の実施形態における対応構成要素等を表す。以下、この項において同じ。
この発明によれば、第１導電型エミッタ領域、第２導電型ベース領域および第１導電型領域において、これらの領域をそれぞれエミッタ、ベースおよびコレクタとする縦型トランジスタ（１１）が形成される。また、第２導電型ドレイン領域、第１導電型領域および第２導電型ソース領域において、これらの領域をそれぞれコレクタ、ベースおよびエミッタとする寄生トランジスタ（１２）が形成される。さらに、第２導電型ドレイン領域において、縦型トランジスタのエミッタ−ベース間抵抗となる寄生抵抗成分（１３）が生じ、第１導電型領域において、寄生トランジスタのエミッタ−ベース間抵抗となる寄生抵抗成分（１４）が生じる。
【０００９】
ドレインコンタクトに正／負の静電気サージ（ＮＭＯＳトランジスタの場合には正の静電気サージ、ＰＭＯＳトランジスタの場合には負の静電気サージ）が印加されると、寄生抵抗成分を有する第２導電型ドレイン領域をゲート電極に向けて電流が流れ、これによって、縦型トランジスタのエミッタ−ベース間に電位差が生じる。そして、このエミッタ−ベース間の電位差（ＶEB）が所定値（ＶF）以上であれば、縦型トランジスタが導通状態になり、その結果、寄生トランジスタが導通状態になって、出力端子に印加される静電気サージを逃がすことができる。
【００１０】
縦型トランジスタのエミッタ−ベース間に生じる電位差は、第２導電型ドレイン領域に生じる寄生抵抗成分（縦型トランジスタのエミッタ−ベース間抵抗となる寄生抵抗成分）の抵抗値によって制御できる。したがって、その寄生抵抗成分が適当な抵抗値を有していれば、ドレインコンタクトに静電気サージが印加されたときに、縦型トランジスタを確実に導通状態にすることができ、ＭＯＳトランジスタのドレイン−ゲート間またはドレイン−ソース間の破壊を回避することができる。
【００１１】
また、第２導電型ドレイン領域に生じる寄生抵抗成分の抵抗値は、第２導電型ドレイン領域の第２導電型不純物濃度、互いに隣り合う第１導電型エミッタ領域間の間隔（Ｗ）、およびドレインコンタクトと第１導電型エミッタ領域の上記所定方向に直交する方向の端縁との幅（Ｌ）の各パラメータによって決まるので、それらのパラメータを適当に設定することによって、ドレインコンタクトに静電気サージが印加されたときに、縦型トランジスタのエミッタ−ベース間に所定値以上の電位差を生じさせることができ、縦型トランジスタを確実に導通状態にすることができる。
【００１２】
たとえば、請求項２に記載のように、上記ドレインコンタクトに静電気サージが印加されたときに、当該ドレインコンタクトが接続された上記第１導電型エミッタ領域と上記第２導電型ベース領域との間に所定値以上の電位差が生じるように、第２導電型ドレイン領域における第２導電型不純物の濃度を制御することにより、縦型トランジスタを確実に導通状態にすることができる。
【００１３】
また、請求項３に記載のように、上記複数の第１導電型エミッタ領域間の間隔が、上記ドレインコンタクトに静電気サージが印加されたときに、当該ドレインコンタクトが接続された上記第１導電型エミッタ領域と上記第２導電型ベース領域との間に所定値以上の電位差が生じるように設定されることによっても、縦型トランジスタを確実に導通状態にすることができる。
【００１４】
さらには、請求項４に記載のように、上記ドレインコンタクトと上記第１導電型エミッタ領域の上記所定方向に直交する方向の端縁との幅が、上記ドレインコンタクトに静電気サージが印加されたときに、当該ドレインコンタクトが接続された上記第１導電型エミッタ領域と上記第２導電型ベース領域との間に所定値以上の電位差が生じるように設定されることによっても、縦型トランジスタを確実に導通状態にすることができる。請求項５記載の発明は、入力端子または出力端子を有する入出力回路に、請求項１ないし４のいずれかに記載のＭＯＳトランジスタが備えられていることを特徴とする半導体集積回路装置である。
【００１５】
この発明によれば、請求項１ないし４のいずれかに記載のＭＯＳトランジスタを入出力回路に用いているので、ＭＯＳトランジスタの静電破壊を防止することができる、入出力端子または出力端子に印加される静電気サージを確実に逃がすことができる。よって、そのような静電気サージから内部回路を確実に保護することができる。
請求項５記載の発明は、入力端子または出力端子を有する入出力回路に、請求項１ないし４のいずれかに記載のＭＯＳトランジスタが備えられていることを特徴とする半導体集積回路装置である。
【００１６】
この発明によれば、請求項１ないし４のいずれかに記載のＭＯＳトランジスタを入出力回路に用いているので、ＭＯＳトランジスタの静電破壊を防止することができ、入力端子または出力端子に印加される静電気サージを確実に逃がすことができる。よって、そのような静電気サージから内部回路を確実に保護することができる。
【発明を実施するための最良の形態】
【００１７】
以下では、この発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、この発明の一実施形態に係るＮＭＯＳトランジスタの構造を図解的に示す斜視図である。また、図２は、図１に示すＮＭＯＳトランジスタの平面図であり、図３は、図１に示すＮＭＯＳトランジスタの等価回路図である。
このＮＭＯＳトランジスタは、Ｐ型ウエル領域１の表層部に、平面視において、略長方形状のＮ+型（高濃度Ｎ型）ドレイン領域２と、このＮ+型ドレイン領域２と所定の間隔を空けて、Ｎ+型ドレイン領域２の周囲を取り囲む略四角環状のＮ+型ソース領域３と、このＮ+型ソース領域３と所定の間隔を空けて、Ｎ+型ソース領域３の周囲を取り囲む略四角環状のＰ+型不純物拡散領域４とが形成されている。Ｎ+型ソース領域３およびＰ+型不純物拡散領域４には、それぞれソース電極Ｓおよびバックゲート電極ＢＧが接続される。
【００１８】
Ｎ+型ソース領域３とＰ+型不純物拡散領域４との間において、Ｐ型ウエル領域１の表面にＬＯＣＯＳ５が形成されており、このＬＯＣＯＳ５によって、Ｎ+型ソース領域３とＰ+型不純物拡散領域４とは分離されている。また、Ｎ+型ドレイン領域２とＮ+型ソース領域３との間のチャネル領域上には、平面視で略四角環状のゲート電極６が形成されている。なお、ゲート電極６の下層には、図示しないゲート酸化膜が形成されている。
【００１９】
Ｎ+型ドレイン領域２の平面視における中央部には、平面視で略長方形状のＮ型ベース領域７が、その周辺のＮ+型ドレイン領域２よりも深く掘り下がって形成されている。また、Ｎ型ベース領域７内において、その表層部には、複数のＰ+型エミッタ領域８が、互いにほぼ等間隔を空けて、Ｎ型ベース領域７の長手方向に並んで形成されている。さらに、互いに隣り合うＰ+型エミッタ領域８およびそれらの間のＮ+型ドレイン領域２上には、帯状のドレインコンタクト９が形成されている。このドレインコンタクト９は、Ｎ+型ドレイン領域２の長手方向に延び、その両端部が互いに隣り合うＰ+型エミッタ領域８の対向側端部上に配置されて、互いに隣り合うＰ+型エミッタ領域８およびそれらの間のＮ+型ドレイン領域２に跨って接続されている。ドレインコンタクト９には、ドレイン電極Ｄが接続される。
【００２０】
このような構造により、Ｐ+型エミッタ領域８、Ｎ型ベース領域７およびＰ型ウエル領域１において、ＰＮＰ接合が形成され、これらの領域をそれぞれエミッタ、ベースおよびコレクタとするＶＰＮＰ（縦型ＰＮＰ）トランジスタ１１が形成される。また、Ｎ+型ドレイン領域２、Ｐ型ウエル領域１およびＮ+型ソース領域３において、ＮＰＮ接合が形成され、これらの領域をそれぞれコレクタ、ベースおよびエミッタとするＮＰＮ寄生トランジスタ１２が生じている。さらに、Ｎ+型ドレイン領域２において、ＶＰＮＰトランジスタ１１のエミッタ−ベース間抵抗となる寄生抵抗成分１３が生じ、Ｐ型ウエル領域１において、ＮＰＮ寄生トランジスタ１２のエミッタ−ベース間抵抗となる寄生抵抗成分１４が生じている。なお、図２では、簡略化のため、ドレインコンタクト９が５個の結合を示しているが、より効果を得るためには、ドレインコンタクト９は、１０個以上設けるのが好ましい。
【００２１】
たとえば、このＮＭＯＳトランジスタが集積回路（ＩＣ）の出力回路に用いられる場合、その集積回路の内部回路にゲート電極６が接続され、出力端子にドレイン電極Ｄが接続される。また、ソース電極Ｓおよびバックゲート電極ＢＧは、グランドに接続（接地）される。
このＮＭＯＳトランジスタでは、出力端子に正の静電気サージが印加されると、寄生抵抗成分１３を有するＮ+型ドレイン領域２をゲート電極６に向けて電流が流れ、これによって、ＶＰＮＰトランジスタ１１のエミッタ−ベース間に電位差ＶEBが生じる。そして、このエミッタ−ベース間の電位差ＶEBが所定の電位差ＶF以上であれば、ＶＰＮＰトランジスタ１１が導通状態になり、その結果、ＮＰＮ寄生トランジスタ１２が導通状態になって、出力端子に印加される正の静電気サージをグランドに逃がすことができる。ＶＰＮＰトランジスタ１１のエミッタ−ベース間に生じる電位差ＶEBは、寄生抵抗成分１３の抵抗値によって制御できるので、この寄生抵抗成分１３が適当な抵抗値を有していれば、出力端子に正の静電気サージが印加されたときに、ＶＰＮＰトランジスタ１１を確実に導通状態にすることができ、ＮＭＯＳトランジスタのドレイン−ゲート間またはドレイン−ソース間の破壊を回避することができる。
【００２２】
寄生抵抗成分１３の抵抗値は、Ｎ+型ドレイン領域２のＮ型不純物濃度、ドレインコンタクト９に共通接続される２つのＰ+型エミッタ領域８の間の間隔Ｗ（図４参照）、およびその２つのＰ+型エミッタ領域８の間においてドレインコンタクト９に隣接する矩形状領域の幅Ｌ（図４参照）によって決まる。したがって、ＶＰＮＰトランジスタ１１のエミッタ−ベース間に生じる電位差ＶEBは、Ｎ+型ドレイン領域２のＮ型不純物濃度、２つのＰ+型エミッタ領域８の間の間隔Ｗおよび／またはドレインコンタクト９に隣接する矩形状領域の幅Ｌによって制御することができる。
【００２３】
図５は、ドレインコンタクト９に共通接続される２つのＰ+型エミッタ領域８の間の間隔Ｗと、Ｎ+型ドレイン領域２を電流Ｉ＝０．０１２５（Ａ）が流れるときに、ＶＰＮＰトランジスタ１１のエミッタ−ベース間に生じる電位差ＶEB（寄生抵抗成分１３における電圧降下量）との関係を示すグラフである。曲線５１は、Ｎ+型ドレイン領域２にそれぞれ所定濃度（５Ｅ２０／ｃｍ3）のＡｓ（砒素）およびＰ（リン）が含まれている場合（相対的に不純物濃度が高い場合）の関係を示し、曲線５２は、Ｎ+型ドレイン領域２に所定濃度（５Ｅ２０／ｃｍ3）のＡｓのみが含まれている場合（相対的に不純物濃度が低い場合）の関係を示している。
【００２４】
この図５の曲線５１で示すように、ドレインコンタクト９に共通接続される２つのＰ+型エミッタ領域８の間の間隔Ｗを狭くすることにより、出力端子に正の静電気サージが印加されたときに、ＶＰＮＰトランジスタ１１のエミッタ−ベース間に生じる電位差ＶEBを大きくすることができる。たとえば、幅ＬがＬ＝０．６（μｍ）である場合、間隔Ｗを０．６（μｍ）以下にすることにより、出力端子に正の静電気サージが印加されたときに、ＶＰＮＰトランジスタ１１のエミッタ−ベース間に所定値ＶF以上の電位差ＶEBを生じさせることができ、ＶＰＮＰトランジスタ１１を確実に導通状態にすることができる。
【００２５】
また、曲線５２で示すように、Ｎ+型ドレイン領域２のＮ型不純物濃度を低くすることにより、出力端子に正の静電気サージが印加されたときに、ＶＰＮＰトランジスタ１１のエミッタ−ベース間に生じる電位差ＶEBを大きくすることができる。たとえば、幅ＬがＬ＝０．６（μｍ）であり、間隔ＷがＷ＝０．９μｍである場合、Ｎ+型ドレイン領域２のＮ型不純物濃度を５Ｅ２０／ｃｍ3以下にすることにより、出力端子に正の静電気サージが印加されたときに、ＶＰＮＰトランジスタ１１のエミッタ−ベース間に所定値ＶF以上の電位差ＶEBを生じさせることができ、ＶＰＮＰトランジスタ１１を確実に導通状態にすることができる。
【００２６】
以上、この発明の一実施形態について説明したが、この発明は他の形態で実施することもできる。たとえば、上記の実施形態では、Ｎ+型ドレイン領域２とＮ+型ソース領域３との間のチャネル領域上に、平面視で略四角環状のゲート電極６が形成されているとしたが、ゲート電極６は、平面視で略コ字状に形成されていてもよいし、Ｎ+型ドレイン領域２とＮ+型ソース領域３との間のチャネル領域に沿って一直線状に延びて形成されていてもよい。
【００２７】
また、Ｐ型ウエル領域１の表層部に、Ｎ+型ドレイン領域２およびＮ+型ソース領域３などが形成されているとしたが、Ｐ型半導体基板の表層部に、Ｎ+型ドレイン領域２およびＮ+型ソース領域３などが形成されてもよい。
また、この発明は、ＮＭＯＳトランジスタに限らず、Ｎ型ウエル領域またはＮ型半導体基板の表層部に、Ｐ+型ドレイン領域およびＰ+型ソース領域を有するＰＭＯＳトランジスタに適用することもできる。この場合、Ｐ+型ドレイン領域内に、Ｐ型ベース領域がその周辺に形成され、そのＰ型ベース領域内において、その表層部に、複数のＮ+型エミッタ領域が互いにほぼ等間隔を空けて形成されるとよい。そして、互いに隣り合うＮ+型エミッタ領域およびそれらの間のＰ+型ドレイン領域上に、これらの領域を共通に接続するための帯状のドレインコンタクトが形成されるとよい。この場合、寄生ダイオードを通して、ドレインコンタクトに印加される正の静電気サージを逃がすことができ、ＶＮＰＮトランジスタおよび寄生ＰＮＰトランジスタを通して、ドレインコンタクトに印加される負の静電気サージを逃がすことができる。
【００２８】
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００２９】
【図１】この発明の一実施形態に係るＮＭＯＳトランジスタの構造を図解的に示す斜視図である。
【図２】図１に示すＮＭＯＳトランジスタの平面図である。
【図３】図１に示すＮＭＯＳトランジスタの等価回路図である。
【図４】ドレインコンタクトの近傍を拡大して示す平面図である。
【図５】ドレインコンタクトに共通接続される２つのＰ+型エミッタ領域の間の間隔と、ＶＰＮＰトランジスタのエミッタ−ベース間に生じる電圧との関係を示すグラフである。
【図６】従来の静電保護機能を有するＮＭＯＳトランジスタの構造を図解的に示す断面図である。
【図７】図６に示すＮＭＯＳトランジスタの等価回路図である。
【符号の説明】
【００３０】
１      Ｐ型ウエル領域
２      Ｎ+型ドレイン領域
３      Ｎ+型ソース領域
４      Ｐ+型不純物拡散領域
６      ゲート電極
７      Ｎ型ベース領域
８      Ｐ+型エミッタ領域
９      ドレインコンタクト
１１    ＶＰＮＰトランジスタ
１２    ＮＰＮ寄生トランジスタ
１３    寄生抵抗成分
１４    寄生抵抗成分
【図１】
2005317874.tif 000003
【図２】
2005317874.tif 000004
【図３】
2005317874.tif 000005
【図４】
2005317874.tif 000006
【図５】
2005317874.tif 000007
【図６】
2005317874.tif 000008
【図７】
2005317874.tif 000009