(57)【要約】      （修正有）【課題】１制御端子で、ロジック回路を設けないＤＰＤＴスイッチ回路装置を提供する。【解決手段】ＦＥＴ１およびＦＥＴ４の各ゲート電極はそれぞれ抵抗Ｒａ、Ｒｈを介して制御端子ＣＴＬに接続し、ＦＥＴ２およびＦＥＴ３の各ドレイン電極はそれぞれ抵抗Ｒｄ、Ｒｅを介して制御端子ＣＴＬに接続し、１つの制御端子ＣＴＬで４つのＦＥＴの制御する。制御端子に印加される制御電圧が０Ｖのときには２つのＦＥＴが同時にオン状態、残り２つのＦＥＴがオフ状態にし、制御電圧が正電圧のときには逆の状態にする。【選択図】  図１
2005005858.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のスイッチング素子と、
前記両スイッチング素子のソースまたはドレインに接続する第１の共通入力端子と、
前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第１および第２の出力端子と、
前記第１のスイッチング素子のゲートに接続する１つの制御端子と、
前記第１のスイッチング素子のソース又はドレインに所定のバイアスを与える第１のバイアス手段と、
前記１つの制御端子と前記第２のスイッチング素子のソース又はドレインに接続する第１の接続手段と、
前記第２のスイッチング素子のゲートを接地する第１の接地手段と、
前記第１の出力端子に接続する第３のスイッチング素子と、
前記第２の出力端子に接続し、ゲートが前記制御端子に接続する第４のスイッチング素子と、
前記第３のスイッチング素子のソースまたはドレインと前記制御端子とを接続する第２の接続手段と、
前記第１のスイッチング素子と第２のスイッチング素子とを直流的に分離する第１の分離手段と、
前記第１のスイッチング素子と前記第３のスイッチング素子とを直流的に分離する第２の分離手段と、
前記第２のスイッチング素子と前記第４のスイッチング素子とを直流的に分離する第３の分離手段と、
前記第３のスイッチング素子と前記第４のスイッチング素子とを直流的に分離する前記第４の分離手段と、
前記第３のスイッチング素子のゲートを接地する第２の接地手段と、
前記第４のスイッチング素子のソース又はドレインに所定のバイアスを与える第２のバイアス手段と、
前記第３および第４のスイッチング素子のソースまたはドレインに接続する第２の共通入力端子とを具備することを特徴とするスイッチ回路装置。
【請求項２】
前記第１から第４のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項３】
前記第１から第４のスイッチング素子は、それぞれ、複数のＦＥＴを多段に直列接続した第１のＦＥＴ群、第２のＦＥＴ群、第３のＦＥＴ群、第４のＦＥＴ群であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項４】
前記第１から第４のスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項５】
前記第１および第２のバイアス手段は常に一定の正の直流電圧を供給することを特徴とする請求項１に記載のスイッチ回路装置。
【請求項６】
前記第１、第２、第３、第４の分離手段はそれぞれ容量で形成されることを特徴とする請求項１に記載のスイッチ回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられるスイッチ回路装置、特に制御端子を１つにするスイッチ回路装置に関する。
【０００２】
【従来の技術】
携帯電話端末に良く採用されるスイッチ回路装置に、ＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）と呼ばれるスイッチ回路装置がある。これは４つのＦＥＴまたはＦＥＴ群、２つの入力端子と、２つの出力端子を有する回路である。
【０００３】
図１０（Ａ）は、ＧａＡｓ  ＦＥＴの断面図を示している。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触またはＰＮ接合を形成するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、デプレッション型ＦＥＴであり、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００４】
図１０（Ｂ）は、ＧａＡｓ  ＦＥＴまたはＦＥＴ群を用いたＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）と呼ばれるスイッチ回路装置の回路ブロック図を示している。
【０００５】
ＤＰＤＴは、スイッチとなる４つのＦＥＴ（またはＦＥＴ群）Ｆ１〜Ｆ４を有する。２つのＲＦ端子ＲＦ１とＲＦ３を別の２つのＲＦ端子ＲＦ２とＲＦ４にそれぞれ接続する組み合わせ方法を２種類に切り替えることができるように、ＲＦ１、ＲＦ２、ＲＦ３、ＲＦ４の各ＲＦ端子と４つのＧＮＤ端子、１つの制御端子ＣＴＬ、１つの電源端子ＶＤＤを有する。この回路は、Ｆ１とＦ３が同時にオン状態のとき、Ｆ２とＦ４を同時にオフ状態とする。また、Ｆ１とＦ３が同時にオフ状態のとき、Ｆ２とＦ４を同時にオン状態として、信号経路を切り替える。一般的には２つのＦＥＴまたはＦＥＴ群を同時に動作させるので、２つのＦＥＴまたはＦＥＴ群のゲート電極を共通として２つの制御端子が必要となるが、図の回路では、ロジック回路を設けることにより１つの制御端子で４つのＦＥＴまたはＦＥＴ群を制御している（例えば、非特許文献１参照。）。
【０００６】
【非特許文献１】
ロジックコントロール内蔵高パワーＤＰＤＴスイッチＭＭＩＣ  ＣＸＧ１１４４ＥＮ  カタログ、ＳＯＮＹ
【０００７】
【発明が解決しようとする課題】
上記したスイッチ回路装置では、ロジック回路を設けることにより、１つの制御端子で、図１０（Ｃ）の真理値表に示す回路動作を行っている。しかし、このような回路装置ではロジック回路を構成する余分なＦＥＴが必要となり、消費電力やパッケージサイズの増加、部品点数の増加または工数が増加するなどの問題点がある。
【０００８】
また、ロジック回路を構成するＦＥＴはゲート幅が小さいため、静電破壊に弱く、スイッチ回路装置の静電破壊電圧が低くなる大きな問題もあった。
【０００９】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、第１および第２のスイッチング素子と、前記両スイッチング素子のソースまたはドレインに接続する第１の共通入力端子と、前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第１および第２の出力端子と、前記第１のスイッチング素子のゲートに接続する１つの制御端子と、前記第１のスイッチング素子のソース又はドレインに所定のバイアスを与える第１のバイアス手段と、前記１つの制御端子と前記第２のスイッチング素子のソース又はドレインに接続する第１の接続手段と、前記第２のスイッチング素子のゲートを接地する第１の接地手段と、前記第１の出力端子に接続する第３のスイッチング素子と、前記第２の出力端子に接続し、ゲートが前記制御端子に接続する第４のスイッチング素子と、前記第３のスイッチング素子のソースまたはドレインと前記制御端子とを接続する第２の接続手段と、前記第１のスイッチング素子と第２のスイッチング素子とを直流的に分離する第１の分離手段と、前記第１のスイッチング素子と前記第３のスイッチング素子とを直流的に分離する第２の分離手段と、前記第２のスイッチング素子と前記第４のスイッチング素子とを直流的に分離する第３の分離手段と、第３のスイッチング素子と前記第４のスイッチング素子とを直流的に分離する第４の分離手段と、前記第３のスイッチング素子のゲートを接地する第２の接地手段と、前記第４のスイッチング素子のソース又はドレインに所定のバイアスを与える第２のバイアス手段と、前記第３および第４のスイッチング素子のソースまたはドレインに接続する第２の共通入力端子とを具備することにより解決するものである。
【００１０】
また、前記第１から第４のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したＦＥＴであることを特徴とするものである。
【００１１】
また、前記第１から第４のスイッチング素子は、それぞれ、複数のＦＥＴを多段に直列接続した第１のＦＥＴ群、第２のＦＥＴ群、第３のＦＥＴ群、第４のＦＥＴ群であることを特徴とするものである。
【００１２】
また、前記第１から第４のスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートＦＥＴであることを特徴とするものである。
【００１３】
また、前記第１および第２のバイアス手段は常に一定の正の直流電圧を供給することを特徴とするものである。
【００１４】
また、前記第１、第２、第３、第４の分離手段はそれぞれ容量で形成されることを特徴とするものである。
【００１５】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図９を参照して説明する。
【００１６】
図１は、本発明の第１の実施形態のスイッチ回路装置を示す回路図である。スイッチ回路装置は、４つのＦＥＴ１〜ＦＥＴ４、第１の共通入力端子ＩＮ１、第２の共通入力端子ＩＮ２、第１および第２の出力端子ＯＵＴ１、ＯＵＴ２、制御端子ＣＴＬ、第１の分離手段、第２の分離手段、第３の分離手段、第４の分離手段、第１の接地手段、第２の接地手段、第１の接続手段、第２の接続手段、第１のバイアス手段、第２のバイアス手段とから構成される。
【００１７】
ＦＥＴ１からＦＥＴ４は、それぞれチャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたデプレッション型のＧａＡｓ  ＭＥＳＦＥＴであり、図１０（Ａ）と同様であるので説明は省略する。
【００１８】
本発明のＤＰＤＴのスイッチ回路装置は、ＦＥＴ１のソース電極（あるいはドレイン電極）とＦＥＴ２のソース（あるいはドレイン電極）が第１の共通入力端子ＩＮ１に接続し、ＦＥＴ３のソース電極（あるいはドレイン電極）とＦＥＴ４のソース電極（あるいはドレイン電極）とが第２の共通入力端子ＩＮ２に接続する。また、ＦＥＴ１のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、ＦＥＴ２のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続する。なお、ソース電極およびドレイン電極は等価であるので、以下いずれか一方を用いて説明する。
【００１９】
本実施形態においては、１つの制御端子ＣＴＬで４つのＦＥＴの制御ができ、ＦＥＴ１およびＦＥＴ４の各ゲート電極はそれぞれ抵抗Ｒａ、Ｒｈを介して制御端子ＣＴＬに接続し、ＦＥＴ２およびＦＥＴ３の各ドレイン電極はそれぞれ抵抗Ｒｄ、Ｒｅを介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００２０】
第１のバイアス手段は、ＦＥＴ１のソース電極に、所定のバイアスＶａを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃを介して印加する。
【００２１】
第１の接地手段は、ＦＥＴ２のゲート電極を抵抗Ｒｂにより接地する手段である。これにより、ＦＥＴ２のゲート電極は常に接地電位に固定される。
【００２２】
第１の接続手段は、制御端子ＣＴＬとＦＥＴ２のドレイン電極とを抵抗Ｒｄにより接続する手段である。
【００２３】
第１の分離手段は、ＦＥＴ１のソース電極とＦＥＴ２のソース電極の間に接続する容量Ｃａであり、ＦＥＴ１とＦＥＴ２の間を直流的に分離するものである。
【００２４】
本実施形態においては図１の如く、ＦＥＴ１のゲート電極、第１の接地手段、第１のバイアス手段、第１の接続手段にはそれぞれ抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄが接続され、交流接地となる直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止している。
【００２５】
また、この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１とＯＵＴ２に、ＦＥＴ３、ＦＥＴ４のドレイン電極を接続する。さらにＦＥＴ３およびＦＥＴ４のソース電極は、第２の共通入力端子ＩＮ２に接続する。
【００２６】
第２のバイアス手段は、ＦＥＴ４のドレイン電極に、所定のバイアスＶｂを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｇを介して印加する。
【００２７】
第２の接地手段は、ＦＥＴ３のゲート電極を抵抗Ｒｆにより接地する手段である。これにより、ＦＥＴ３のゲート電極は常に接地電位に固定される。
【００２８】
第２の接続手段は、制御端子ＣＴＬとＦＥＴ３のドレイン電極とを抵抗Ｒｅにより接続する手段である。
【００２９】
第２の分離手段は、ＦＥＴ１とＦＥＴ３の間に接続する容量Ｃｂであり、ＦＥＴ１とＦＥＴ３とを直流的に分離するものである。
【００３０】
第３の分離手段は、ＦＥＴ２とＦＥＴ４の間に接続する容量ＣｃでありＦＥＴ２とＦＥＴ４の間とを直流的に分離するものである。
【００３１】
第４の分離手段は、ＦＥＴ３とＦＥＴ４間に接続する容量Ｃｅであり、ＦＥＴ３とＦＥＴ４の間を直流的に分離するものである。
【００３２】
第２の接続手段、第２の接地手段、第２のバイアス手段、ＦＥＴ４のゲート電極にはそれぞれ抵抗Ｒｅ、Ｒｆ、Ｒｇ、Ｒｈが接続され、交流接地となる直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止している。
【００３３】
次に、図２および図５を参照して本発明のスイッチ回路装置の動作原理について説明する。
【００３４】
ＤＰＤＴスイッチの場合、制御端子を１つにするためには、制御端子に印加される制御電圧が０Ｖのときには２つのＦＥＴが同時にオン状態、残り２つのＦＥＴがオフ状態になり、制御電圧が正電圧のときには逆の状態になれば良い。
【００３５】
図２はＦＥＴ２に対応する回路部分である。ＦＥＴ２のゲート電極は抵抗Ｒｂを介して第１の接地手段で接地されているので、ゲート電圧は０Ｖに固定されている。このＦＥＴ２がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が０Ｖの状態である。すなわち、Ｖｇ＝Ｖｄ＝Ｖｓの状態であり、ゲート電圧Ｖｇは０Ｖであるので、Ｖｇ＝Ｖｄ＝Ｖｓ＝０ＶのときにＦＥＴ２はオン状態になる。
【００３６】
逆に、ゲート電圧が０ＶでＦＥＴ２がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にＦＥＴがオフする電位差を与えれば良い。この回路では、制御端子ＣＴＬとＦＥＴ２のソース電極またはドレイン電極が抵抗Ｒｄを介して第１の接続手段で接続されているので、制御端子ＣＴＬに０Ｖを印加すればＦＥＴ２はオン状態となり、正電圧（例えば３Ｖ）を印加すればＦＥＴ２はオフ状態となる。
【００３７】
図３はＦＥＴ１に対応する回路部分である。ゲート電圧０ＶでＦＥＴ１がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、ＦＥＴ１のソースまたはドレイン側に常時正電圧（例えば３Ｖ）のバイアスを掛ける回路（バイアス手段）を接続すればよい。
【００３８】
逆に、バイアス電圧と等しい電位を制御端子ＣＴＬからＦＥＴ１のゲート電極に印加すれば、ＦＥＴ１がオン状態になる。従って、この回路では制御端子ＣＴＬが０ＶでＦＥＴ１がオフ状態になり、３ＶでＦＥＴ１がオン状態になる。
【００３９】
また、図４はＦＥＴ３に対応する回路部分である。ＦＥＴ３のゲート電極は抵抗Ｒｆを介して第２の接地手段で接地されているので、ゲート電圧は０Ｖに固定されている。このＦＥＴ３がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が０Ｖの状態である。すなわち、Ｖｇ＝Ｖｄ＝Ｖｓの状態であり、ゲート電圧Ｖｇは０Ｖであるので、Ｖｇ＝Ｖｄ＝Ｖｓ＝０ＶのときにＦＥＴ３はオン状態になる。
【００４０】
逆に、ゲート電圧が０ＶでＦＥＴ３がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にＦＥＴがオフする電位差を与えれば良い。この回路では、制御端子ＣＴＬとＦＥＴ３のソース電極またはドレイン電極が抵抗Ｒｅを介して第２の接続手段で接続されているので、制御端子ＣＴＬに０Ｖを印加すればＦＥＴ３はオン状態となり、正電圧（例えば３Ｖ）を印加すればＦＥＴ３はオフ状態となる。
【００４１】
図５はＦＥＴ４に対応する回路部分である。ゲート電圧０ＶでＦＥＴ４がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、ＦＥＴ４のソースまたはドレイン側に常時正電圧（例えば３Ｖ）のバイアスを掛ける回路（バイアス手段）を接続すればよい。
【００４２】
逆に、バイアス電圧と等しい電位を制御端子ＣＴＬからＦＥＴ４のゲート電極に印加すれば、ＦＥＴ４がオン状態になる。従って、この回路では制御端子ＣＴＬが０ＶでＦＥＴ４がオフ状態になり、３ＶでＦＥＴ４がオン状態になる。
【００４３】
この図２から図５の回路を組み合わせたのが、図１に示すスイッチ回路装置である。第１の分離手段である容量ＣａでＦＥＴ１とＦＥＴ２を直流的に分離して相互のバイアス条件の干渉を防止する。また、第２の分離手段である容量ＣｂでＦＥＴ１とＦＥＴ３を直流的に分離し、第３の分離手段である容量ＣｃでＦＥＴ２とＦＥＴ４とを直流的に分離し、第４の分離手段である容量ＣｅでＦＥＴ３とＦＥＴ４とを直流的に分離する。
【００４４】
このように、本実施形態ではＦＥＴ２，ＦＥＴ３の各ゲート電極を抵抗Ｒｂ、Ｒｆを介してそれぞれ接地し、ゲート電極が接地されたＦＥＴ２、ＦＥＴ３のドレイン電極のバイアスを他方のＦＥＴ１、ＦＥＴ４の各ゲート電極と共通にして制御端子ＣＴＬに接続する。また、そのＦＥＴ１、ＦＥＴ４のソース電極またはドレイン電極のバイアスが常に一定電圧Ｖａ、Ｖｂで供給される。さらに、ＦＥＴ１とＦＥＴ２が容量Ｃａにより直流的に分離され、ＦＥＴ１とＦＥＴ３およびＦＥＴ２とＦＥＴ４とがそれぞれ容量Ｃｂ、Ｃｃにより直流的に分離され、ＦＥＴ３とＦＥＴ４がＣｅにより分離される。
【００４５】
ここで、ＦＥＴ４のゲート電極は、制御端子ＣＴＬに接続しており、ＦＥＴ１への制御端子の制御信号が印加される。この結果、ＦＥＴ１がＯＮのときはＦＥＴ４がＯＮする。一方、ＦＥＴ３とＦＥＴ４とは第４の分離手段により直流的に分離されているので、ＦＥＴ２およびＦＥＴ３がＯＦＦとなる。
【００４６】
これにより、図６の真理値表の如く、制御端子ＣＴＬに０Ｖが印加されたとき、第１共通入力端子ＩＮ１−第２出力端子ＯＵＴ２および第２共通入力端子ＩＮ２−第１出力端子ＯＵＴ１の信号経路がオンとなり、制御端子ＣＴＬに３Ｖが印加されたとき、第１の共通入力端子ＩＮ１−第１出力端子ＯＵＴ１および第２の共通入力端子ＩＮ２−第２出力端子ＯＵＴ２の信号経路がオンとなる。
【００４７】
すなわち、ロジック回路を設けずに、１制御端子のＤＰＤＴスイッチ回路装置が実現できる。
【００４８】
ここで、図７に本発明のスイッチ回路装置の応用例を示す。第１、第４の分離手段、第１および第２の接続手段、第１および第２のバイアス手段は、図１に示す接続例に限らず、図７の如き接続も可能である。すなわち、第１の分離手段は、ＦＥＴ１とＦＥＴ２の間に接続してあればよく（図７（Ａ）参照）、第１の接続手段は、ＦＥＴ２のソースまたはドレイン電極のいずれと接続しても良い（図７（Ｂ）参照）。更に、第１のバイアス手段も、ＦＥＴ１のソースまたはドレイン電極のいずれと接続しても良く（図７（Ｃ）参照）、第２のバイアス手段もＦＥＴ４のソース又はドレイン電極のいずれと接続してもよい（図７（Ｄ）参照）。第２の接続手段は、ＦＥＴ３のソースまたはドレイン電極のいずれと接続してもよく（図７（Ｅ）参照）、第４の分離手段は、ＦＥＴ３とＦＥＴ４間に接続してあればよい（図７（Ｆ）参照）。また、図７（Ａ）から図７（Ｆ）の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。さらに、図示はしないが、第２、第３の分離手段はそれぞれＦＥＴ１とＦＥＴ３、ＦＥＴ２とＦＥＴ４の間を分離すれば良いので、それぞれ出力端子ＯＵＴ１、ＯＵＴ２に対し、ＦＥＴ１、ＦＥＴ２側に移動してもかまわない。
【００４９】
次に、図８および図９を参照して本発明の第２および第３の実施形態を示す。
【００５０】
現在ＧＰＳ機能を持つ第３世代携帯端末に採用されるＤＰＤＴスイッチ回路装置では、２６ｄＢｍ程度の信号を通せるパワーが要求され、このようなハイパワーを実現するために、ＦＥＴを複数直列接続する多段接続のＦＥＴや、ソース電極およびドレイン電極間にゲート電極を複数配置するマルチゲートＦＥＴを用いることが一般的である。
【００５１】
図８は、本発明の第２の実施形態のスイッチ回路装置を示す回路図である。第２の実施形態の第１から第４のスイッチング素子は、それぞれ、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを３段直列に接続した第１から第４のＦＥＴ群で構成される。なお、各ＦＥＴはＧａＡｓ  ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）であり、図１０（Ａ）と同様であるので説明は省略する。また、本明細書においては、多段スイッチの一例として３段を例に説明するが、所望のパワーに応じて段数は適宜選択できる。
【００５２】
第１のＦＥＴ群Ｆ１の一端のＦＥＴ１−１のソース電極と第２のＦＥＴ群Ｆ２の一端のＦＥＴ２−１のソース電極が第１の共通入力端子ＩＮ１に接続し、第３のＦＥＴ群Ｆ３の一端のＦＥＴ３−３のソース電極と第４のＦＥＴ群Ｆ４の一端のＦＥＴ４−３のソース電極が第２の共通入力端子ＩＮ２に接続する。また、第１のＦＥＴ群Ｆ１の他端のＦＥＴ１−３のドレイン電極と第３のＦＥＴ群Ｆ３の他端のＦＥＴ３−１のドレイン電極が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２の他端のＦＥＴ２−３と第４のＦＥＴ群Ｆ４の他端のＦＥＴ４−１のドレイン電極のドレイン電極が第２の出力端子ＯＵＴ２に接続する。以下、ＦＥＴ群（例えばＦ１）の一端に接続するＦＥＴ（例えばＦＥＴ１−１またはＦＥＴ１−３）のソース電極をＦＥＴ群のソースといい、ＦＥＴ群の他端に接続するＦＥＴ（例えばＦＥＴ１−３またはＦＥＴ１−１）のドレイン電極をＦＥＴ群のドレインという。
【００５３】
本実施形態においては、１つの制御端子ＣＴＬで４つのＦＥＴ群を制御することができる。第１のＦＥＴ群Ｆ１の３つのゲート電極はそれぞれ抵抗Ｒａ１、Ｒａ２、Ｒａ３を介して制御端子ＣＴＬに接続し、第４のＦＥＴ群Ｆ４のすべてのゲート電極はそれぞれ抵抗Ｒｈ１、Ｒｈ２、Ｒｈ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００５４】
第１のバイアス手段は、第１のＦＥＴ群Ｆ１のソースに所定のバイアスＶａを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃを介して印加する。
【００５５】
第１の接地手段は抵抗Ｒｂ１、Ｒｂ２，Ｒｂ３により、第２のＦＥＴ群Ｆ２のそれぞれのゲート電極を接地する手段である。これにより、第２のＦＥＴ群Ｆ２のゲート電極は常に接地電位に固定される。
【００５６】
第１の接続手段は、第２のＦＥＴ群Ｆ２のドレイン、すなわちＦＥＴ２−３のドレイン電極と、制御端子ＣＴＬとを抵抗Ｒｄで接続する手段である。
【００５７】
第１の分離手段は、第１のＦＥＴ群のソースと第２のＦＥＴ群のソースの間に接続する容量Ｃａであり、第１のＦＥＴ群と第２のＦＥＴ群を直流的に分離するものである。
【００５８】
本実施形態においては図１の如く、ＦＥＴ群Ｆ１の各ゲート電極、第１の接地手段、第１のバイアス手段および第１の接続手段にはそれぞれ抵抗Ｒａ１〜３、Ｒｂ１〜３、Ｒｃ、Ｒｄが接続され、交流接地となる各直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止している。
【００５９】
更に、この回路では、スイッチを行う第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２の出力端子ＯＵＴ１とＯＵＴ２に、第３のＦＥＴ群Ｆ３、第４のＦＥＴ群４を接続する。さらに、第３のＦＥＴ群Ｆ３と第４のＦＥＴ群Ｆ４のソースは第２の共通入力端子ＩＮ２に接続する。
【００６０】
第２のバイアス手段は、第４のＦＥＴ群Ｆ４のドレイン（ＦＥＴ４−１またはＦＥＴ４−３のドレイン電極）に、所定のバイアスＶｂを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｇを介して印加する。
【００６１】
第２の接地手段は、第３のＦＥＴ群Ｆ３のすべてのゲート電極をそれぞれ抵抗Ｒｆ１、Ｒｆ２、Ｒｆ３により接地する手段である。これにより、第３のＦＥＴ群Ｆ３のゲート電極は常に接地電位に固定される。
【００６２】
第２の接続手段は、制御端子ＣＴＬと第３のＦＥＴ群Ｆ３のドレイン（ＦＥＴ３−１またはＦＥＴ３−３のドレイン電極）とを抵抗Ｒｅにより接続する手段である。
【００６３】
第２の分離手段は、第１のＦＥＴ群Ｆ１のドレインと第３ＦＥＴ群Ｆ３のドレイン間に接続する容量Ｃｂであり、第１のＦＥＴ群Ｆ１と、第３ＦＥＴ群Ｆ３とを直流的に分離するものである。
【００６４】
第３の分離手段は、第２のＦＥＴ群Ｆ２のドレインと第４のＦＥＴ群Ｆ４のドレイン間に接続する容量Ｃｃであり、第２のＦＥＴ群Ｆ２と、第４のＦＥＴ群Ｆ４とを直流的に分離するものである。
【００６５】
第４の分離手段は、第３のＦＥＴ群Ｆ３のソースと第４のＦＥＴ群Ｆ４のソース間に接続する容量Ｃｅであり、第３のＦＥＴ群Ｆ３と第４のＦＥＴ群Ｆ４の間を直流的に分離するものである。
【００６６】
第２の接続手段、第２の接地手段、第２のバイアス手段および第４のＦＥＴ群Ｆ４の各ゲート電極にはそれぞれ抵抗Ｒｅ、Ｒｆ１〜Ｒｆ３、Ｒｇ、Ｒｈ１〜Ｒｈ３が接続され、交流接地となる各直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止している。
【００６７】
また、第１の分離手段である容量Ｃａで第１のＦＥＴ群Ｆ１と第２のＦＥＴ群２を直流的に分離して相互のバイアス条件の干渉を防止する。また、第２の分離手段である容量Ｃｂで第１のＦＥＴ群Ｆ１と第３のＦＥＴ群Ｆ３を直流的に分離し、第３の分離手段である容量Ｃｃで第２のＦＥＴ群Ｆ２と第４のＦＥＴ群Ｆ４とを直流的に分離する。また、第４の分離手段である容量Ｃｅで第４のＦＥＴ群Ｆ４と第３のＦＥＴ群Ｆ３を直流的に分離する。
【００６８】
このように、本実施形態では第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３の各ゲート電極を抵抗Ｒｂ１〜Ｒｂ３、Ｒｆ１〜Ｒｆ３を介してそれぞれ接地し、ゲート電極が接地された第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３のドレインバイアスを他方の第１のＦＥＴ群Ｆ１、第４のＦＥＴ群Ｆ４の各ゲートバイアスと共通にして制御端子ＣＴＬに接続する。また、その第１のＦＥＴ群Ｆ１、第４のＦＥＴ群Ｆ４のソースバイアスが常に一定電圧Ｖａ、Ｖｂで供給される。さらに、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２が容量Ｃａにより直流的に分離され、第１のＦＥＴ群Ｆ１と第３のＦＥＴ群Ｆ３および第２のＦＥＴ群Ｆ２と第４のＦＥＴ群Ｆ４とがそれぞれ容量Ｃｂ、Ｃｃにより直流的に分離され、第３のＦＥＴ群Ｆ３と第４のＦＥＴ群Ｆ４が容量Ｃｅにより直流的に分離される。
【００６９】
ここで、第２の実施形態の回路動作は、第１の実施形態と同様であるので説明は省略するが、第４のＦＥＴ群Ｆ４のゲート電極は、制御端子ＣＴＬに接続しており、第１のＦＥＴ群Ｆ１への制御端子の制御信号が印加される。この結果、第１のＦＥＴ群Ｆ１がＯＮのときは第４のＦＥＴ群Ｆ４がＯＮする。一方、第３のＦＥＴ群Ｆ３と、第４のＦＥＴ群Ｆ４とは第４分離手段により直流的に分離されているので、第２のＦＥＴ群Ｆ２および第３のＦＥＴ群Ｆ３がＯＦＦとなる。
【００７０】
これにより、制御端子ＣＴＬに０Ｖが印加されたとき、第１共通入力端子ＩＮ１−第２出力端子ＯＵＴ２および第２共通入力端子ＩＮ２−第１出力端子ＯＵＴ１の信号経路がオンとなり、制御端子ＣＴＬに３Ｖが印加されたとき、第１の共通入力端子ＩＮ１−第１出力端子ＯＵＴ１および第２の共通入力端子ＩＮ２−第２出力端子ＯＵＴ２の信号経路がオンとなる（図６参照）。
【００７１】
尚、ＦＥＴ群の段数が増えても、各ゲート電極に接続する抵抗ＲａおよびＲｂ、Ｒｆ、Ｒｈの数が増えるだけであり、他の回路構成は図１と同様である。
【００７２】
ここで、第１、第４の分離手段、第１および第２の接続手段、第１および第２のバイアス手段は、図８に示す接続例に限らず、第１の実施形態と同様の応用回路が適用できる。すなわち、第１の分離手段は、第１と第２のＦＥＴ群の間に接続してあればよく（図７（Ａ）参照）、また、第１の接続手段は、第２のＦＥＴ群のソースまたはドレインのいずれと接続しても良い（図７（Ｂ）参照）。更に、第１のバイアス手段も、第１のＦＥＴ群Ｆ１のソースまたはドレインのいずれと接続しても良く（図７（Ｃ）参照）、第２のバイアス手段も第４のＦＥＴ群Ｆ４のソース又はドレインのいずれと接続してもよい（図７（Ｄ）参照）。第２の接続手段は、第３のＦＥＴ群Ｆ３のソースまたはドレインのいずれと接続してもよく（図７（Ｅ）参照）、第４の分離手段は、第３と第４のＦＥＴ群の間に接続してあればよい（図７（Ｆ）参照）。また、上記の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。さらに、図示はしないが、第２、第３の分離手段はそれぞれＦ１とＦ３、Ｆ２とＦ４の間を分離すれば良いので、それぞれ出力端子ＯＵＴ１、ＯＵＴ２に対し、Ｆ１、Ｆ２側に移動してもかまわない。
【００７３】
次に、図９を参照して本発明の第３の実施形態を説明する。第３の実施形態は、スイッチング素子として、マルチゲート構造のＦＥＴを用いたものである。
【００７４】
第２の実施形態では、ハイパワーを得るために複数のＦＥＴを多段接続しており、ＦＥＴの個数が単純に増えるので、チップ面積が増大する。これを避けるためにマルチゲート型ＦＥＴを用いると、チップ面積の増大を抑制して最大線型許容線型入力パワーを増やすことができる。マルチゲート構造のＦＥＴでは、図９（Ａ）の如く、ソース電極４とドレイン電極５の間には例えば３本のゲート電極３を配置したＧａＡｓ  ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）である。
【００７５】
金属層がオーミック接合を形成するソース電極４およびドレイン電極５は、３本のゲート電極３を挟んで交互に配置されるが、実際には各ゲート電極３を挟んだ両側のチャネル領域２がソース電極４、ドレイン電極５として働くため、ゲート電極３が１本のＦＥＴ（図１０（Ａ）参照）が３つ直列に接続されたのと同じ効果となる。すなわち、ゲート電極が１本のＦＥＴを使用したスイッチ回路装置と比較して、最大許容線型電圧振幅として３倍、電力としてその２乗の９倍の最大許容線型入力パワーを得られるものである。
【００７６】
図９（Ｂ）は、マルチゲート構造のＦＥＴを用いた１制御端子のＤＰＤＴを実現する回路図である。尚、図ではゲート電極が３本のトリプルゲート構造を例に説明するが、これに限らず、ゲート電極の数は必要なパワーに応じて適宜選択する。
【００７７】
第３の実施形態のスイッチ回路装置における各ＦＥＴでは３本のゲート電極の高周波電位はそれぞれ異なる。すなわちオフ側ＦＥＴにおいてＦＥＴのソース電極またはドレイン電極に高周波最大パワーがかかったとき、３本あるゲート電極のうち最大パワーに近い側のゲート電極の直下では、ゲートバイアスによる空乏層でチャネルは常に閉じるという状況ではない。真中のゲート電極の直下では最大パワーに近い側のゲート電極直下に比べ、チャネルはさらに閉じる方向にはあるが同様に常に閉じるという状況にまでは至ってない。３番目の最大パワーから最も遠いゲート電極直下において初めてチャネルは常に閉じ、そのマルチゲートＦＥＴがオフできる。以上のように３本のゲート電極直下のチャネルの高周波電位が異なるということは３本のゲート電極の高周波電位が異なることを意味する。従ってこのマルチゲートＦＥＴの各ゲート電極にＤＣバイアスとしてのＤＣ電位を印加する場合、各ゲート電極から高周波信号が高周波接地となるＤＣ電位に漏れることを防止するため、抵抗を介してＤＣ電位に接続するが、ＤＣ電位への接続方法として、それぞれ別の抵抗を介してＤＣ電位に接続する必要がある。なぜならば３本のゲート電極をすべて直接接続した後、１つの抵抗を介してＤＣ電位に接続しようとすると、３本のゲート電極の高周波電位まで、すべておなじ電位にしてしまう結果となり、高周波動作上シングルゲートＦＥＴと同じ動作となり、ハイパワーに耐え切れないＦＥＴとなってしまう。
【００７８】
ＦＥＴ１のゲート電極は、動作領域外で第１ゲート電極、第２ゲート電極、第３ゲート電極にそれぞれ抵抗Ｒａ１、Ｒａ２、Ｒａ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００７９】
また、第１の接地手段は抵抗Ｒｂ１、Ｒｂ２，Ｒｂ３により、ＦＥＴ２のすべてのゲート電極を接地する手段である。これにより、ＦＥＴ２の全てのゲート電極は常に接地電位に固定される。
【００８０】
ＦＥＴ４のすべてのゲート電極は動作領域外で第１ゲート電極、第２ゲート電極、第３ゲート電極にそれぞれ抵抗Ｒｈ１、Ｒｈ２、Ｒｈ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００８１】
第２の接地手段は、抵抗Ｒｆ１、Ｒｆ２、Ｒｆ３により、ＦＥＴ３のすべてのゲート電極を接地する手段である。これにより、ＦＥＴ３のすべてのゲート電極は常に接地電位に固定される。
【００８２】
なお、他の構成要素は第１の実施形態と同様であり、回路動作も第１の実施形態と同様であるので、各々説明は省略するが、本実施形態によればロジック回路を設けずに、また１つの制御端子でハイパワーのＤＰＤＴが実現できる。更に、多段ＦＥＴ構造と比較して、チップ上の専有面積を低減できる。
【００８３】
また、第１、第４の分離手段、第１および第２の接続手段、第１および第２のバイアス手段は、図９に示す接続例に限らず、第１の実施形態と同様の応用回路も適用できる。すなわち、第１の分離手段は、ＦＥＴ１とＦＥＴ２の間に接続してあればよく（図７（Ａ）参照）、第１の接続手段は、ＦＥＴ２のソースまたはドレイン電極のいずれと接続しても良い（図７（Ｂ）参照）。更に、第１のバイアス手段も、ＦＥＴ１のソースまたはドレイン電極のいずれと接続しても良く（図７（Ｃ）参照）、第２のバイアス手段もＦＥＴ４のソース又はドレイン電極のいずれと接続してもよい（図７（Ｄ）参照）。第２の接続手段は、ＦＥＴ３のソースまたはドレイン電極のいずれと接続してもよく（図７（Ｅ）参照）、第４の分離手段は、ＦＥＴ３とＦＥＴ４間に接続してあればよい（図７（Ｆ）参照）。また、上記の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。
【００８４】
さらに、図示はしないが、第２、第３の分離手段はそれぞれＦＥＴ１とＦＥＴ３、ＦＥＴ２とＦＥＴ４の間を分離すれば良いので、それぞれ出力端子ＯＵＴ１、ＯＵＴ２に対し、ＦＥＴ１、ＦＥＴ２側に移動してもかまわない。
【００８５】
なお、ソース、ドレイン電極間のゲート電極の数が増えても、各ゲート電極に接続する抵抗Ｒａ、Ｒｂ、Ｒｆ、Ｒｈの数が増えるだけであり、他の回路構成は図１と同様となる。
【００８６】
【発明の効果】
以上に詳述した如く、本発明に依ればロジック回路を用いないで１つの制御端子でＧａＡｓ  ＦＥＴを用いたＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）と呼ばれるスイッチ回路装置を実現できる。これによりロジック回路を用意する必要がなくなり、回路配置が簡素化されてプリント基板の実装面積を小さくできる。また消費電力の低減も図れる。
【００８７】
多段接続ＦＥＴやマルチゲートＦＥＴを用いると、シングルゲートＦＥＴ１段のスイッチと比較して、ハイパワーが実現できる。特に、マルチゲート構造を採用すると、ハイパワーでありながら、多段ＦＥＴ構造と比較してチップ上の専有面積を低減できる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための回路図である。
【図３】本発明を説明するための回路図である。
【図４】本発明を説明するための回路図である。
【図５】本発明を説明するための回路図である。
【図６】本発明を説明するための真理値表である。
【図７】本発明を説明するための回路図である。
【図８】本発明を説明するための回路図である。
【図９】本発明を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図１０】従来例を説明するための（Ａ）断面図、（Ｂ）回路ブロック図、（Ｃ）真理値表である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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