(57)【要約】【課題】  能動部端部上においてもゲート酸化膜が所要の厚さを確保することができ、良好な耐圧が得られる半導体装置の製造方法及び半導体装置を提供する。【解決手段】  半導体基板１１上のマスク部材１２に従ってトレンチ１３を形成し、酸化膜を埋め込んでトレンチ分離絶縁膜１４を形成する。トレンチ１３上部の酸化膜を所定厚さ分除去し、ＣＶＤ法でトレンチ１３上部を含んでシリコン膜１５を堆積する。ＣＭＰ法で平坦化し、トレンチ１３上部に所定厚さだけシリコン膜１５が埋め込まれた形態にする。マスク部材１２除去後、熱酸化の工程を経てゲート絶縁膜１６を形成する。トレンチ分離絶縁膜１４が埋め込まれたトレンチ１３上部にも所定厚さだけシリコン膜１５が設けられているので、トレンチ１３上部においてもシリコンの供給が妨げられることはない。これにより、ゲート絶縁膜１６はトレンチ１３上部においても十分な膜厚が得られる。【選択図】  図１
2005332876.tif 000002
【特許請求の範囲】
【請求項１】
トレンチ分離絶縁膜に囲まれた半導体基板上にゲート絶縁膜を形成する半導体装置の製造方法において、
前記ゲート絶縁膜を形成する前に予め前記トレンチ分離絶縁膜の少なくともトレンチ上部に前記半導体基板の主成分物質と同等の物質膜を堆積しておく準備工程と、
前記半導体基板及び前記トレンチ上部の酸化を経て少なくとも前記トレンチ分離絶縁膜上に一部が延在する前記ゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項２】
前記準備工程は、
前記トレンチ分離絶縁膜形成時に利用するマスク部材を付けたまま前記トレンチ分離絶縁膜の上部を選択的に除去するウェットエッチング工程と、
前記半導体基板の主成分物質と同等の物質膜を堆積した後、必要部分だけ残す、前記マスク部材をストッパとした化学的機械的研磨工程と、
前記マスク部材を除去する工程と、
を含む請求項１記載の半導体装置の製造方法。
【請求項３】
トレンチ分離絶縁膜に囲まれた半導体基板上にゲート絶縁膜を形成する半導体装置の製造方法において、
前記ゲート絶縁膜を形成する前に予め前記トレンチ分離絶縁膜の少なくともトレンチ上部の縁部に前記半導体基板の主成分物質と同等の物質膜を堆積しておく準備工程と、
前記半導体基板及び前記トレンチ上部の酸化を経て少なくとも前記トレンチ分離絶縁膜上に一部が延在する前記ゲート絶縁膜を形成する工程と、
を含む半導体装置の製造方法。
【請求項４】
前記準備工程は、
前記トレンチ分離絶縁膜形成時に利用するマスク部材を付けたまま前記トレンチ分離絶縁膜の上部を選択的に除去するウェットエッチング工程と、
前記半導体基板の主成分物質と同等の物質膜を堆積した後、必要部分だけ残す、エッチバック工程と、
前記マスク部材を除去する工程と、
を含む請求項３記載の半導体装置の製造方法。
【請求項５】
シリコン半導体基板上に所定パターンのマスク部材を形成する工程と、
前記マスク部材のパターンに従って前記シリコン半導体基板にトレンチを形成する工程と、
前記トレンチを埋め込む絶縁膜を形成する工程と、
前記トレンチ上部の前記絶縁膜をエッチング除去する工程と、
前記トレンチ上部を含んでシリコン膜を堆積する工程と、
前記マスク部材をストッパとした化学的機械的研磨法により、前記シリコン膜を前記トレンチ上部に埋め込まれた形態にする工程と、
前記マスク部材を除去する工程と、
前記シリコン半導体基板及び前記シリコン膜の酸化工程を経て前記トレンチの一部上に延在するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
少なくとも前記絶縁膜の埋め込まれた所定のトレンチを含んでオフセット領域が構成され前記ゲート電極から前記オフセット領域を隔てた前記シリコン半導体基板上にソース領域及びドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項６】
シリコン半導体基板上に所定パターンのマスク部材を形成する工程と、
前記マスク部材のパターンに従って前記シリコン半導体基板にトレンチを形成する工程と、
前記トレンチを埋め込む絶縁膜を形成する工程と、
前記トレンチ上部の前記絶縁膜をエッチング除去する工程と、
前記トレンチ上部を含んでシリコン膜を堆積する工程と、
エッチバック法により前記トレンチ上部の縁部に前記シリコン膜を残す工程と、
前記マスク部材を除去する工程と、
前記シリコン半導体基板及び前記シリコン膜の酸化工程を経て前記トレンチの一部上に延在するゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
少なくとも前記絶縁膜の埋め込まれた所定のトレンチを含んでオフセット領域が構成され前記ゲート電極から前記オフセット領域を隔てた前記シリコン半導体基板上にソース領域及びドレイン領域を形成する工程と、
を含む半導体装置の製造方法。
【請求項７】
前記オフセット領域は前記トレンチの形成前または後の工程いずれかで前記シリコン半導体基板上に所定の不純物領域を形成する工程を含む請求項５または６記載の半導体装置の製造方法。
【請求項８】
前記ゲート電極上及びソース領域及びドレイン領域上に金属シリサイド層を形成する工程をさらに含む請求項５〜７いずれか一つに記載の半導体装置の製造方法。
【請求項９】
前記ゲート絶縁膜は１００ｎｍ以上の膜厚で形成する請求項１〜８いずれか一つに記載の半導体装置の製造方法。
【請求項１０】
トレンチ分離絶縁膜を有するシリコン半導体基板と、
前記半導体基板上から前記トレンチ分離絶縁膜の一部上に延在して配されたゲート絶縁膜と、
前記ゲート絶縁膜上のゲート電極と、
前記ゲート電極の両側において少なくとも前記トレンチ分離絶縁膜の所定部を含んで構成されるオフセット領域と、
前記ゲート電極から前記オフセット領域を隔てた前記シリコン半導体基板上に形成されたソース領域及びドレイン領域と、
を含む半導体装置。
【請求項１１】
前記トレンチ分離絶縁膜上部縁部に隣接する前記半導体基板の端部と前記ゲート電極を隔てる前記ゲート絶縁膜は、それ以外の前記ゲート絶縁膜と同等かそれより大きい膜厚を有する請求項１０に記載の半導体装置。
【請求項１２】
前記ゲート絶縁膜は高耐圧用のＭＯＳトランジスタに利用される１００ｎｍ以上の膜厚を有する請求項１０または１１に記載の半導体装置。
【請求項１３】
前記ゲート電極及びソース領域及びドレイン領域は上部に金属シリサイド層が形成されている請求項１０〜１２いずれか一つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置製造に係り、特に微細化が要求される半導体集積回路において、トレンチ素子分離技術を用いた高耐圧ＭＯＳ型素子を有する半導体装置の製造方法及び半導体装置に関する。
【背景技術】
【０００２】
液晶表示装置等に用いられるドライバＩＣでは、駆動出力部に電源電圧１０Ｖ以上で動作可能な厚いゲート絶縁膜とソース−ドレイン間耐圧（ドレイン耐圧）を有する高耐圧ＭＯＳトランジスタが構成される。高耐圧ＭＯＳトランジスタは、高いドレイン耐圧を確保するためオフセットゲート構造を有する。オフセットゲート構造は様々な形態がある。例えば、ゲート−ドレイン間（及びゲート−ソース間）にＬＯＣＯＳ（選択酸化）分離膜を設け、この分離膜下に低濃度拡散層を配する。あるいは、ゲート−ドレイン電極間に溝部（トレンチ）を形成し、この溝部の表面に沿って低濃度ドリフト領域を設ける（例えば、特許文献１）。これにより、なるべく高集積化に寄与する構成とする。
【特許文献１】特開平８−８４２３号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ＩＣの高集積化、縮小化を進めるため、素子分離にはＬＯＣＯＳ分離膜に代わってトレンチ分離膜が用いられるようになっている。その場合、特に高耐圧ＭＯＳトランジスタに関し、能動部端部のゲート絶縁膜の膜厚が不十分という問題がある。例えば、トレンチ分離膜としてトレンチ全体を酸化膜で埋め込んだ状態にする。その後、酸化工程によってシリコン基板上にゲート酸化膜を形成するのであるが、能動部端部はトレンチ分離膜（酸化膜）にシリコンの供給を阻まれ、厚さ不十分のゲート酸化膜ができ易い。これにより、所要の膜厚に到達しないゲート酸化膜部分が存在し、耐圧不十分の素子となる恐れがある。
【０００４】
本発明は上記のような事情を考慮してなされたもので、能動部端部上においてもゲート酸化膜が所要の厚さを確保することができ、良好な耐圧が得られる半導体装置の製造方法及び半導体装置を提供しようとするものである。
【課題を解決するための手段】
【０００５】
本発明に係る半導体装置の製造方法は、トレンチ分離絶縁膜に囲まれた半導体基板上にゲート絶縁膜を形成する半導体装置の製造方法において、前記ゲート絶縁膜を形成する前に予め前記トレンチ分離絶縁膜の少なくともトレンチ上部に前記半導体基板の主成分物質と同等の物質膜を堆積しておく準備工程と、前記半導体基板及び前記トレンチ上部の酸化を経て少なくとも前記トレンチ分離絶縁膜上に一部が延在する前記ゲート絶縁膜を形成する工程と、を含む。
【０００６】
上記本発明に係る半導体装置の製造方法によれば、準備工程によって、トレンチ上部に前記半導体基板の主成分物質と同等の物質膜を堆積しておく。これにより、酸化によりゲート絶縁膜を形成する際、トレンチ上部も酸化される。これにより、能動部端部上にも十分な厚さのゲート絶縁膜が形成可能である。
【０００７】
また、上記本発明に係る半導体装置の製造方法において、前記準備工程は、前記トレンチ分離絶縁膜形成時に利用するマスク部材を付けたまま前記トレンチ分離絶縁膜の上部を選択的に除去するウェットエッチング工程と、前記半導体基板の主成分物質と同等の物質膜を堆積した後、必要部分だけ残す、前記マスク部材をストッパとした化学的機械的研磨工程と、前記マスク部材を除去する工程と、を含む。トレンチ上部に酸化に必要な厚さだけ上記物質膜を形成することが重要である。
【０００８】
本発明に係る半導体装置の製造方法は、トレンチ分離絶縁膜に囲まれた半導体基板上にゲート絶縁膜を形成する半導体装置の製造方法において、前記ゲート絶縁膜を形成する前に予め前記トレンチ分離絶縁膜の少なくともトレンチ上部の縁部に前記半導体基板の主成分物質と同等の物質膜を堆積しておく準備工程と、前記半導体基板及び前記トレンチ上部の酸化を経て少なくとも前記トレンチ分離絶縁膜上に一部が延在する前記ゲート絶縁膜を形成する工程と、を含む。
【０００９】
上記本発明に係る半導体装置の製造方法によれば、準備工程によって、トレンチ上部の縁部に前記半導体基板の主成分物質と同等の物質膜を堆積しておく。これにより、酸化によりゲート絶縁膜を形成する際、トレンチ上部縁部も酸化される。これにより、能動部端部上にも十分な厚さのゲート絶縁膜が形成可能である。
【００１０】
また、上記本発明に係る半導体装置の製造方法において、前記準備工程は、前記トレンチ分離絶縁膜形成時に利用するマスク部材を付けたまま前記トレンチ分離絶縁膜の上部を選択的に除去するウェットエッチング工程と、前記半導体基板の主成分物質と同等の物質膜を堆積した後、必要部分だけ残す、エッチバック工程と、前記マスク部材を除去する工程と、を含む。トレンチ上部縁部に酸化に必要な厚さだけ上記物質膜を形成することが重要である。
【００１１】
本発明に係る半導体装置の製造方法は、シリコン半導体基板上に所定パターンのマスク部材を形成する工程と、前記マスク部材のパターンに従って前記シリコン半導体基板にトレンチを形成する工程と、前記トレンチを埋め込む絶縁膜を形成する工程と、前記トレンチ上部の前記絶縁膜をエッチング除去する工程と、前記トレンチ上部を含んでシリコン膜を堆積する工程と、前記マスク部材をストッパとした化学的機械的研磨法により、前記シリコン膜を前記トレンチ上部に埋め込まれた形態にする工程と、前記マスク部材を除去する工程と、前記シリコン半導体基板及び前記シリコン膜の酸化工程を経て前記トレンチの一部上に延在するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、少なくとも前記絶縁膜の埋め込まれた所定のトレンチを含んでオフセット領域が構成され前記ゲート電極から前記オフセット領域を隔てた前記シリコン半導体基板上にソース領域及びドレイン領域を形成する工程と、を含む。
【００１２】
上記本発明に係る半導体装置の製造方法によれば、トレンチ上部の絶縁膜のエッチング、シリコン膜堆積、化学的機械的研磨法により、トレンチ上部にシリコン膜が埋め込まれた形態にする。従って、酸化工程によりゲート絶縁膜を形成する際、トレンチ上部も一様に酸化される。これにより、能動部端部上にも十分な厚さのゲート絶縁膜が形成可能である。
【００１３】
本発明に係る半導体装置の製造方法は、シリコン半導体基板上に所定パターンのマスク部材を形成する工程と、前記マスク部材のパターンに従って前記シリコン半導体基板にトレンチを形成する工程と、前記トレンチを埋め込む絶縁膜を形成する工程と、前記トレンチ上部の前記絶縁膜をエッチング除去する工程と、前記トレンチ上部を含んでシリコン膜を堆積する工程と、エッチバック法により前記トレンチ上部の縁部に前記シリコン膜を残す工程と、前記マスク部材を除去する工程と、前記シリコン半導体基板及び前記シリコン膜の酸化工程を経て前記トレンチの一部上に延在するゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、少なくとも前記絶縁膜の埋め込まれた所定のトレンチを含んでオフセット領域が構成され前記ゲート電極から前記オフセット領域を隔てた前記シリコン半導体基板上にソース領域及びドレイン領域を形成する工程と、を含む。
【００１４】
上記本発明に係る半導体装置の製造方法によれば、トレンチ上部の絶縁膜のエッチング、シリコン膜堆積、エッチバック法により、トレンチ上部の縁部にシリコン膜が残るようにする。従って、酸化工程によりゲート絶縁膜を形成する際、トレンチ上部縁部も酸化される。これにより、能動部端部上にも十分な厚さのゲート絶縁膜が形成可能である。
【００１５】
なお、上記それぞれ本発明に係る半導体装置の製造方法において、前記オフセット領域は、前記トレンチの形成前に前記シリコン半導体基板上に所定の不純物領域を形成する工程を含むことを特徴とする。
【００１６】
また、上記それぞれ本発明に係る半導体装置の製造方法において、前記ゲート電極上及びソース領域及びドレイン領域上に金属シリサイド層を形成する工程をさらに含むことを特徴とする。
【００１７】
また、上記それぞれ本発明に係る半導体装置の製造方法において、前記ゲート絶縁膜は１００ｎｍ以上の膜厚で形成することを特徴とする。
【００１８】
本発明に係る半導体装置は、トレンチ分離絶縁膜を有するシリコン半導体基板と、前記半導体基板上から前記トレンチ分離絶縁膜の一部上に延在して配されたゲート絶縁膜と、  前記ゲート絶縁膜上のゲート電極と、前記ゲート電極の両側において少なくとも前記トレンチ分離絶縁膜の所定部を含んで構成されるオフセット領域と、前記ゲート電極から前記オフセット領域を隔てた前記シリコン半導体基板上に形成されたソース領域及びドレイン領域と、を含む。
【００１９】
上記本発明に係る半導体装置によれば、トレンチ上部の一部上に延在して配されたゲート絶縁膜を有する。これにより、能動部端部上にも十分な厚さのゲート絶縁膜が形成されている。また、オフセット領域はトレンチ分離絶縁膜の所定部を含んで構成される。これにより、オフセット領域の縮小化と共に耐圧の向上に寄与する。
【００２０】
なお、上記本発明に係る半導体装置において、前記トレンチ分離絶縁膜上部縁部に隣接する前記半導体基板の端部と前記ゲート電極を隔てる前記ゲート絶縁膜は、それ以外の前記ゲート絶縁膜と同等かそれより大きい膜厚を有することを特徴とする。これにより、耐圧の信頼性が向上する。
上記本発明に係るいずれかの半導体装置において、前記ゲート絶縁膜は高耐圧用のＭＯＳトランジスタに利用される１００ｎｍ以上の膜厚を有することを特徴とする。特に大きいゲート絶縁膜厚を要する場合に効果的である。
上記本発明に係るいずれかの半導体装置において、前記ゲート電極及びソース領域及びドレイン領域は上部に金属シリサイド層が形成されていることを特徴とする。
【発明を実施するための形態】
【００２１】
図１（ａ）〜（ｆ）は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。トレンチ分離絶縁膜に囲まれる半導体基板上に比較的厚いゲート絶縁膜を要する場合に次のような形成方法をとる。
半導体基板１１上に窒化膜によるマスク部材１２をパターニングする。マスク部材１２に従って異方性エッチングし、トレンチ１３を形成する。次に、ＣＶＤ（化学気相成長）法によりトレンチ１３を例えば酸化膜で埋め込み、トレンチ分離絶縁膜１４を形成する（図１（ａ））。フッ酸によるウェットエッチングでトレンチ１３上部の酸化膜を所定厚さ分除去する（図１（ｂ））。その後、マスク部材１２を付けたまま、トレンチ１３上部を含んでシリコン膜１５を堆積する（図１（ｃ））。シリコン膜１５は、一般的なＣＶＤ法によるＳｉＨ４→Ｓｉ＋２Ｈ２等の熱分解反応を用いた多結晶シリコン膜の形成でよい。
【００２２】
次に、ＣＭＰ（化学的機械的研磨）法を用いて平坦化する。マスク部材１２はＣＭＰのストッパになる。これにより、トレンチ１３上部に所定厚さだけシリコン膜１５が埋め込まれた形態にする（図１（ｄ））。次に、熱リン酸等でマスク部材を除去する（図１（ｅ））。その後、熱酸化の工程を経てゲート絶縁膜１６を形成する（図１（ｆ））。トレンチ分離絶縁膜１４が埋め込まれたトレンチ１３上部にも所定厚さだけシリコン膜１５が設けられているので、トレンチ１３上部においてもシリコンの供給が妨げられることはない。これにより、ゲート絶縁膜１６はトレンチ１３上部においても十分な膜厚が得られる。このゲート絶縁膜１６は、１００ｎｍ以上の厚さを要する高耐圧系の素子への利用が好適である。
【００２３】
上記実施形態の方法によれば、ゲート絶縁膜１６を形成する前に予めトレンチ分離絶縁膜１４の少なくともトレンチ１３上部に半導体基板の主成分物質と同等のシリコン膜１５を堆積しておく。シリコン膜１５はゲート絶縁膜１６が形成される際に消費されるだけの厚さを有する必要がある。そのため、トレンチ分離絶縁膜１４上部を除去するウェットエッチング、及び、トレンチ１３上部にシリコン膜１５が埋め込まれた形態にするＣＭＰ工程によってシリコン膜１５の厚さを調整する。これにより、半導体基板１１及びトレンチ上部のシリコン膜１５の酸化を経て少なくともトレンチ分離絶縁膜１４上に一部が延在するゲート絶縁膜１６を形成する。この結果、能動部端部上にも十分な厚さのゲート絶縁膜が形成可能であり、後にこのゲート絶縁膜１６を用いた高耐圧ＭＯＳトランジスタを構成する場合、良好な耐圧が得られる。
【００２４】
図２（ａ）〜（ｆ）は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。前記第１実施形態と同様の箇所には同一の符号を付して説明する。トレンチ分離絶縁膜に囲まれる半導体基板上に比較的厚いゲート絶縁膜を要する場合に次のような形成方法をとる。半導体基板１１上に窒化膜によるマスク部材１２をパターニングする。マスク部材１２に従って異方性エッチングし、トレンチ１３を形成する。次に、ＣＶＤ（化学気相成長）法によりトレンチ１３を例えば酸化膜で埋め込み、トレンチ分離絶縁膜１４を形成する（図２（ａ））。フッ酸によるウェットエッチングでトレンチ１３上部の酸化膜を所定厚さ分除去する（図２（ｂ））。その後、マスク部材１２を付けたまま、トレンチ１３上部を含んでシリコン膜１５を堆積する（図２（ｃ））。シリコン膜１５は、第１実施形態と同様に、一般的なＣＶＤ法によるＳｉＨ４→Ｓｉ＋２Ｈ２等の熱分解反応を用いた多結晶シリコン膜の形成でよい。
【００２５】
次に、エッチバック法を用いてシリコン膜１５を異方性エッチングする。マスク部材１２はエッチングストッパになる。これにより、トレンチ１３上部の縁部に所定厚さだけシリコン膜１５が残された構成にする（図２（ｄ））。次に、熱リン酸等でマスク部材を除去する（図２（ｅ））。その後、熱酸化の工程を経てゲート絶縁膜１６を形成する（図２（ｆ））。トレンチ分離絶縁膜１４が埋め込まれたトレンチ１３上部縁部にも所定厚さだけシリコン膜１５が配されているので、トレンチ１３上部の縁部においてもシリコンの供給が妨げられることはない。これにより、ゲート絶縁膜１６はトレンチ１３上部縁部においても十分な膜厚が得られる。このゲート絶縁膜１６は、１００ｎｍ以上の厚さを要する高耐圧系の素子への利用が好適である。
【００２６】
上記実施形態の方法によれば、ゲート絶縁膜１６を形成する前に予めトレンチ分離絶縁膜１４の少なくともトレンチ１３上部の縁部に半導体基板の主成分物質と同等のシリコン膜１５を堆積しておく。シリコン膜１５はゲート絶縁膜１６が形成される際に消費されるだけの厚さを有する必要がある。そのため、トレンチ分離絶縁膜１４上部を除去するウェットエッチング、及び、トレンチ１３上部縁部にシリコン膜１５が配される形態にするエッチバック工程によってシリコン膜１５の厚さを調整する。これにより、半導体基板１１及びトレンチ上部縁部のシリコン膜１５の酸化を経て少なくともトレンチ分離絶縁膜１４上に一部が延在するゲート絶縁膜１６を形成する。この結果、能動部端部上にも十分な厚さのゲート絶縁膜が形成可能であり、後にこのゲート絶縁膜１６を用いた高耐圧ＭＯＳトランジスタを構成する場合、良好な耐圧が得られる。
【００２７】
図３（ａ）〜（ｃ）は、それぞれ本発明の第３実施形態に係る半導体装置の要部構成であり、高耐圧ＭＯＳトランジスタの一例を示す（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図、（ｃ）は（ａ）のＣ−Ｃ線断面図である。
半導体基板３１上に前記第１または第２実施形態の方法と同様に形成されたトレンチ分離絶縁膜３２及びゲート絶縁膜３３が形成されている。ゲート絶縁膜３３は、シリコン半導体基板３１上からトレンチ分離絶縁膜３２の一部上に延在して配されている。ゲート電極３４はゲート絶縁膜３３上に所定パターンで配されている。すなわち、ゲート電極３４は、Ｂ−Ｂ線断面ではゲート絶縁膜３３より小さい幅で形成され、Ｃ−Ｃ線断面ではゲート絶縁膜３３を覆いトレンチ分離絶縁膜３２上に伸びている。ゲート電極３４の両側においてトレンチ分離絶縁膜３２の所定部３２ａを含んで基板と逆導電型のオフセット領域３５が形成されている。また、基板と逆導電型のソース領域３６Ｓ、ドレイン領域３６Ｄは、ゲート電極３４からオフセット領域３５を隔てたシリコン半導体基板３１上に形成されている。
【００２８】
ゲート絶縁膜３３は、前記第１または第２実施形態の方法と同様に形成され（図１または図２参照）、高耐圧系に適した１００ｎｍ以上の所定膜厚を有する。ゲート絶縁膜３３は、シリコン半導体基板３１上からトレンチ分離絶縁膜３２の一部上に延在して配されている。特に、同図（ｃ）において、トレンチ分離絶縁膜３２上部縁部に隣接する半導体基板３１の端部とゲート電極３４を隔てるゲート絶縁膜３３の膜厚Ｔ１は、それ以外のゲート絶縁膜３３の膜厚Ｔ２と同等かそれより大きい。これにより、耐圧の信頼性が向上する。
【００２９】
図４は、前記図３の構成による高耐圧ＭＯＳトランジスタの製造方法の要部を示す途中工程の断面図であり、前記図３（ｂ）に対応する。
オフセット領域３５の拡散層は次のように形成することが考えられる。第１例として、オフセット領域３５の拡散層はトレンチ分離絶縁膜３２形成前に形成する。例えば、前記第１または第２実施形態の方法におけるマスク部材（１２）を基板３１上全面に形成後、図示しないレジストパターンを形成する。これにより、マスク部材１２越しに、後で形成されるトレンチ分離絶縁膜３２より深いオフセット領域３５の拡散層を形成する。あるいは、第２例として、オフセット領域３５の拡散層はトレンチ分離絶縁膜３２形成後に形成する。例えば、前記第１または第２実施形態の方法によってトレンチ分離絶縁膜３２を形成後、マスク部材（１２）を除去する。すなわち、前記図１（ｅ）や図２（ｅ）の段階において、ＣＶＤ法等によるプレ酸化膜形成（図示せず）、及びその上に図示しないレジストパターンを形成する。これにより、プレ酸化膜及びシリコン膜（１５）越しに、トレンチ分離絶縁膜３２より深いオフセット領域３５の拡散層を形成する。なお、オフセット領域３５の形成前後の工程において、図示しないが、チャネルイオン注入調整や、トレンチ分離絶縁膜３２下の必要箇所にチャネルストッパとしての基板と同一導電型の高濃度イオン注入などを適宜行う。
【００３０】
その後、前記第１または第２実施形態の方法を用いてゲート絶縁膜３３を形成し、パターニングする。次に、ＣＶＤ法によりゲート電極３４となるポリシリコン層３４ａを堆積する。レジストパターン４１を形成し、ポリシリコン層３４ａ越しに不純物イオン注入し、ソース領域３６Ｓ、ドレイン領域３６Ｄを形成する。その後、フォトリソグラフィ技術を用いてポリシリコン層３４ａをパターニングし、ゲート電極３４を形成する。これにより、図３（ａ）〜（ｃ）のような構成を得る。
【００３１】
図５（ａ）〜（ｃ）は、それぞれ本発明の第４実施形態に係る半導体装置の要部構成であり、高耐圧ＭＯＳトランジスタの一例を示す（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図、（ｃ）は（ａ）のＣ−Ｃ線断面図である。第３実施形態と比べて自己整合的なシリサイド、すなわち、サリサイドプロセスを経た形態となっている。その他の構成は第３実施形態と同様であるため、同一の符号を付し、説明は省略する。
【００３２】
この第４実施形態では、前記第３実施形態の図３（ａ）〜（ｃ）の構成に、ＴｉやＣｏ等の高融点金属をスパッタ形成し、熱処理を経る。これにより、ソース領域３６Ｓ上、ドレイン領域３６Ｄ上、及びゲート電極３４上に金属シリサイド層５１が形成される形態となる。特にゲート電極３４は、側面も金属シリサイド層５１で覆われる。これにより、より低抵抗、高速動作を要する高耐圧ＭＯＳトランジスタを実現する。
【００３３】
なお、ゲート電極３４は、側面も金属シリサイド層５１で覆われる構成としたが、他のトランジスタの製造工程との関係等で異なる構成も考えられる。例えば、シリサイドのための金属スパッタ前において、図示しないがゲート電極３４の側壁絶縁膜（スペーサまたはサイドウォール）ができる場合、ゲート電極３４側部に金属シリサイド層５１は形成されない。このときゲート電極３４上ではゲート電極３４上面に金属シリサイド層５１が形成される。
【００３４】
上記各実施形態及び方法によれば、予めトレンチ分離絶縁膜３２の少なくともトレンチ上部または上部縁部に、ゲート絶縁膜３３が形成される際に消費されるだけのシリコン膜を所定厚さだけ堆積しておく。すなわち、トレンチ分離絶縁膜３２上部を除去するウェットエッチング、及び、トレンチ上部または上部縁部にシリコン膜が配される形態にするＣＭＰやエッチバックによってシリコン膜厚を調整する。これにより、半導体基板３１及びトレンチ上部または上部縁部のシリコン膜の酸化を経て少なくともトレンチ分離絶縁膜３２上に一部が延在するゲート絶縁膜３３を形成する。この結果、能動部端部上にも十分な厚さのゲート絶縁膜３３が形成され、高耐圧ＭＯＳトランジスタとして、良好な耐圧が得られる。
【００３５】
以上説明したように本発明によれば、トレンチ分離絶縁膜間の半導体基板上にゲート絶縁膜を形成する際に、トレンチ上部または上部縁部にも酸化消費に必要な基板と同質の膜、すなわちシリコン膜を配しておく。これにより、能動部端部のゲート絶縁膜の成長を十分なものとし、特に高耐圧ＭＯＳトランジスタの耐圧改善に寄与する。この結果、能動部端部上においてもゲート酸化膜が所要の厚さを確保することができ、良好な耐圧が得られる半導体装置の製造方法及び半導体装置を提供することができる。
【図面の簡単な説明】
【００３６】
【図１】第１実施形態に係る半導体装置の製造方法の要部工程を示す各断面図。
【図２】第２実施形態に係る半導体装置の製造方法の要部工程を示す各断面図。
【図３】第３実施形態に係る半導体装置の要部構成を示す各図。
【図４】図３の構成における製造方法の要部を示す途中工程の断面図。
【図５】第４実施形態に係る半導体装置の要部構成を示す各図。
【符号の説明】
【００３７】
１１，３１…半導体基板、１２…マスク部材、１３…トレンチ、１４，３２…トレンチ分離絶縁膜、１５…シリコン膜、１６，３３…ゲート絶縁膜、３４…ゲート電極、３４ａ…ポリシリコン層、３５…オフセット領域、３６Ｓ…ソース領域、３６Ｄ…ドレイン領域、４１…レジストパターン、５１…金属シリサイド層。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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