(57)【要約】【課題】  小型でかつ歪補償回路での消費電力を低減し、更には歪補償を行う出力のダイナミックレンジを大きくすることが可能な増幅回路を得る。【解決手段】  信号ラインに並列に受動回路としてキャパシタ４、伝送線路５を接続する。伝送線路５の他端に、複数のソース・ドレイン接地構造ＦＥＴ６〜８のゲートを接続する。そして、これらソース・ドレイン接地構造ＦＥＴ６〜８のゲートの共通接続点（ゲートバイアス端子）１０３に、制御電圧を印加する構成とする。これにより、出力レベルにおける増幅器の位相特性及び歪特性の劣化を抑制することができる。このとき、各ソース・ドレイン接地構造ＦＥＴ６〜８のゲート幅を全て変えるのが良い。【選択図】      図１                                                  
2005277611.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅して出力する非線形増幅素子と、前記非線形増幅素子の入力出力特性の直線性を高める歪補償回路とを含む増幅器であって、前記歪補償回路は、受動素子と、ソースおよびドレインが接地された電解効果トランジスタとにより構成されており、前記電解効果トランジスタは、複数個並列接続されていることを特徴とする増幅器。
【請求項２】
前記非線形増幅素子と前記歪補償回路とのインピーダンス特性を調整するための整合回路を、更に含むことを特徴とする請求項１記載の増幅器。
【請求項３】
前記歪補償回路は、前記非線形増幅素子の入力信号線に対して並列に接続されたキャパシタを有し、前記キャパシタに前記電解効果トランジスタの各ゲートの共通接続点が接続されていることを特徴とする請求項１または２記載の増幅器。
【請求項４】
前記歪補償回路は、前記キャパシタと前記電解効果トランジスタの各ゲートの共通接続点との間に接続された伝送線路または抵抗を有することを特徴とする請求項３記載の増幅器。
【請求項５】
前記電解効果トランジスタの各ゲートの共通接続点には、制御電圧が供給されていることを特徴とする請求項１〜４いずれか記載の増幅器。
【請求項６】
前記電解効果トランジスタの各ゲート幅は、全て相違することを特徴とする請求項１〜５いずれか記載の増幅器。
【請求項７】
前記非線形増幅素子及び前記歪補償回路は同一半導体基板上に形成されていることを特徴とする請求項１〜５いずれか記載の増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は増幅器に関し、特にマイクロ波帯及びミリ波帯域で用いられ、小型で歪補償回路（リニアライザ）を内蔵した低歪増幅回路に関するものである。
【背景技術】
【０００２】
高周波電力用を目的とした電界効果トランジスタにおいては、特に素子の歪特性がシステムに悪影響を及ぼすことが多い。これまで、リニアライザ等の歪補償回路（以下、歪補償回路のことをリニアライザと称す）を外付けにして、素子の非線形性に起因して発生する歪成分を除去することにより、歪特性を改善する方法が採られてきた。
【０００３】
例えば、図６は従来の低歪半導体増幅器を示す回路図であり、ソース電極を接地した非線形素子（例えば、ＦＥＴ：電解効果トランジスタ）１のドレイン電極側に出力整合回路５２が設けられており、更に、ゲート電極側に受動回路５４、リニアライザ５１、受動回路５３が設けられている。
【０００４】
次に、この半導体増幅器の動作について説明する。図６の半導体増幅器においては、入力電力増加に伴い非線形素子の利得が低下し、位相特性が劣化（つまり位相シフトが正方向に増大）し、歪が増大する特性に対し、入力電力増加に伴い利得（相対比）が増加し、位相シフトが負方向に増加する特性を持つリニアライザ５１がゲート電極側に設けられており、増幅器に対して外付けされて構成される場合が多い。
【０００５】
これにより、非線形増幅素子１とリニアライザ５１との利得及び位相が、それぞれ逆相となって相互にキャンセルしあい、増幅器全体としては低歪特性を達成するものである。図６に示したリニアライザ５１の前後に設けられた受動回路５３，５４は、リニアライザ５１を外付けする場合に、リニアライザ５１と非線形増幅素子１との間の整合性の不一致により発生する反射成分を除去するためのものである。
【０００６】
リニアライザ５１はカプラなどの受動素子を組み合わせたものや、ダイオード等の能動素子を用いたものがある。具体例として、図７に示すように、ソース・ドレイン接地構造のＦＥＴ６を配したリニアライザ（小型歪補償回路）がある。図７を参照すると、信号ラインに並列にキャパシタ４が設けられており、このキャパシタ４には、ソース・ドレイン接地構造のＦＥＴ６のゲートが、伝送線路５を介して接続されている。
【０００７】
このＦＥＴ６のケードには、ゲートバイアス端子１０３から伝送線路１０を介して制御電圧が供給されており、このＦＥＴ６の容量値の設定制御をなすようになっている。なお、信号ラインに、直列に整合回路２，３が接続されており、両整合回路２，３の接続点に、キャパシタ４が接続される構成である。１０１，１０２はリニアライザの入出力端子を示している。
【０００８】
この回路では、マイクロ波信号の入力時に、ソース・ドレイン接地構造ＦＥＴ６のゲート容量が増大することにより、相対利得が増加し、相対位相が減少する特性を使用して、高出力増幅器の歪を補償するものである。ソース・ドレイン接地構造ＦＥＴ６のゲートに、ゲートバイアス端子１０３から制御電圧を負側に印加することにより、ゲート容量の初期状態を変化させることが出来るようになっている。このようなソース・ドレイン接地構造ＦＥＴを、リニアライザを使用した例は、特許文献１に開示されている。
【特許文献１】特開２００３−３３２８５１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
図８は上述した従来のリニアライザによる歪補償前後の結果を示す例である。出力レベルが増加すると、ソース・ドレイン接地構造ＦＥＴ６のゲート容量の変化に伴い歪補償がなされる。補償される出力レベルは、当該ＦＥＴ６のゲート幅や、ゲート制御電圧によって決定される。
【００１０】
従来の低歪半導体増幅器は以上のように構成されているが、図８に示すように、出力レベルの低い領域では、逆に歪が劣化する結果が生じる場合がある。これは、図９に示すように、リニアライザの位相特性が出力レベルの低い領域で劣化しているために生ずるものである。通常、出力レベルが小さい領域では高出力増幅器の位相特性は小さく、リニアライザの位相も低く抑えられている。しかしながら、リニアライザを用いて大出力領域で歪補償を行う場合、逆に出力レベルの小さい領域でリニアライザの非線形性が強まる。尚、図９において、“ＰＭ”はPhase Modulation であり、位相の変化を示す。
【００１１】
そのために、図８に示すように、出力レベルの小さい領域で、位相特性が劣化し、結果として増幅器全体の出力レベルが小さい領域での歪特性を劣化させるという問題がある。
【００１２】
本発明は、上記のような問題点を解消するためになされたものであって、その目的とするところは、小型でかつ歪補償回路での消費電力を低減し、更には歪補償を行う出力のダイナミックレンジを大きくすることが可能な増幅回路を提供することにある。
【課題を解決するための手段】
【００１３】
本発明による増幅器は、入力信号を増幅して出力する非線形増幅素子と、前記非線形増幅素子の入力出力特性の直線性を高める歪補償回路とを含む増幅器であって、前記歪補償回路は、受動素子と、ソースおよびドレインが接地された電解効果トランジスタとにより構成されており、前記電解効果トランジスタは、複数個並列接続されていることを特徴とする。
【００１４】
そして、前記非線形増幅素子と前記歪補償回路とのインピーダンス特性を調整するための整合回路を、更に含むことを特徴とする。そして、前記歪補償回路は、前記非線形増幅素子の入力信号線に対して並列に接続されたキャパシタを有し、前記キャパシタに前記電解効果トランジスタの各ゲートの共通接続点が接続されていることを特徴とする。
【００１５】
また、前記歪補償回路は、前記キャパシタと前記電解効果トランジスタの各ゲートの共通接続点との間に接続された伝送線路または抵抗を有することを特徴とする。また、前記電解効果トランジスタの各ゲートの共通接続点には、制御電圧が供給されていることを特徴とし、また前記電解効果トランジスタの各ゲート幅は全て異なることを特徴とする。更に、前記非線形増幅素子及び前記歪補償回路は同一半導体基板上に形成されていることを特徴とする。
【００１６】
本発明の作用を述べる。信号ラインに並列に受動回路としてキャパシタ、伝送線路を接続する。伝送線路の他端に、複数のソース・ドレイン接地構造ＦＥＴのゲートを接続する。そして、これらソース・ドレイン接地構造ＦＥＴのゲートの共通接続点に、制御電圧を印加する構成とする。これにより、出力レベルにおける増幅器の位相特性及び歪特性の劣化を抑制することができる。
【発明の効果】
【００１７】
本発明によれば、信号ラインに並列に、受動素子であるキャパシタを接続し、このキャパシタにソース・ドレイン接地構造ＦＥＴのゲートを接続し、更にソース・ドレイン接地構造ＦＥＴを複数個並列接続して、ゲート制御電圧を共通化した構成とすることにより、出力レベルにおける増幅器の位相特性及び歪特性の劣化を抑制させることができるという効果がある。また、歪補償回路を簡易な構成で実現でき、また歪補償のダイナミックレンジを拡大することができるという効果もある。更には、構造上の簡易性により、ハイブリッドＩＣへの展開も可能となる。
【発明を実施するための最良の形態】
【００１８】
以下に、図面を参照しつつ本発明の実施の形態について説明する。図１は本発明の一実施の形態を示す回路図であり、図７と同等部分は同一符号により示している。本例では、ソース・ドレイン接地構造のＦＥＴを複数個並列に接続したものである。すなわち、ＦＥＴ６〜８のゲートを共通接続して、伝送線路１０を介してゲートバイアス端子１０３に接続すると共に、伝送線路５及び抵抗４を介して信号線に接続する。これらＦＥＴ６〜８のソース及びドレインは、全て接地されている。他の構成は図７のそれと同等である。
【００１９】
上述したように、従来のリニアライザの入力レベルに対する位相シフト特性の振る舞いは、図８、図９に示したように、入力レベルの低い領域での歪特性の劣化はリニアライザ自身（この場合はソース・ドレイン接地構造ＦＥＴ６）の位相特性の劣化に起因するものである。この理由を以下に、数式を使って説明する。図７の従来の歪補償回路を示すリニアライザのように、ソース・ドレイン接地構造ＦＥＴ６を１個、信号線に並列に接続した場合の位相特性φ（ｐｈａｓｅ：ラジアン）は、
【数１】
2005277611.tif 000003
のように表記される。
【００２０】
ここで、Ｚ0 はリニアライザの接続インピーダンス、ωは周波数、Ｃ1 （ｐ）は入力依存（ｐ）を持つソース・ドレイン接地構造ＦＥＴ６の非線形ゲート容量、Ｃはキャパシタ４の容量を示す。入力レベルの増加に伴いＣ1 （ｐ）が増加する場合、位相特性が減少することが説明できる。また後述するが、入力に対して、Ｃ1 （ｐ）は一般には線形に増加しない。従って、ソース・ドレイン接地構造ＦＥＴ６のゲート幅や、バイアス条件によっては、低入力レベルで大きく位相が変化する場合もある。これがリニアライザ自身の位相特性の劣化となる。位相特性の劣化は上記条件で決定される場合、歪補償のダイナミックレンジは大きく制限される。
【００２１】
これに対して、図１に示した本発明の実施の形態におけるリニアライザの位相特性は、複数個の非線形素子であるＦＥＴのゲート容量が並列接続されるものと等価となり、本例のように３つのソース・ドレイン接地構造ＦＥＴ６〜８が接続されている場合、位相特性φ（ｐｈａｓｅ：ラジアン）は、
【数２】
2005277611.tif 000004
のように表記される。
【００２２】
ここで、Ｃ1 （ｐ），Ｃ2 （ｐ），Ｃ3 （ｐ）はそれぞれ、入力依存（ｐ）を持つソース・ドレイン接地構造ＦＥＴ６〜８の非線形ゲート容量を示す。入力レベルの増加に伴い、非線形ゲート容量Ｃ1 （ｐ），Ｃ2 （ｐ），Ｃ3 （ｐ）が線形に増加する場合、本発明では従来例におけるリニアライザ中のソース・ドレイン接地構造ＦＥＴのゲート幅を複数倍総和したことと等価になるために、従来と相違は無い。しかしながら、上述したように、一般に非線形ゲート容量は入力レベルに対して非線形な増加を示す。
【００２３】
図２は、その具体例として増加量が入力レベルに対して指数関数的に増加する場合の位相特性の計算結果を示す。ゲート容量はそれぞれ、０．３ｐＦ，０．１５ｐＦ，０．０５ｐＦとした。比較のために、従来回路においてゲート容量を０．５ｐＦ（＝０．３＋０．１５＋０．０５）とした結果を示す。本発明により、入力レベルの低い点での位相シフト量が従来のリニアライザより抑えられていることが分かる。
【００２４】
図３は本発明における低歪増幅回路中のリニアライザ単体の位相特性を大信号シミュレーション（ハーモニックバランス法）で得た結果を、従来発明と比較して示す。本発明の回路構成により、入力レベルの低い点での位相特性が、従来回路構成より軽減されていることが分かる。更に、入力レベルの大きい点においても、従来回路と変わらない位相特性の減少量が実現出来ていることが分かる。
【００２５】
図４には、本発明の低歪増幅回路における相互変調歪特性の大信号シミュレーション（ハーモニックバランス法）特性を示す。比較のために歪補償をしていない増幅器の相互変調歪特性の計算結果も合わせて示す。従来のリニアライザでは、歪補償を行う出力点（出力１４から１８ｄＢｍ）において約５ｄＢの歪補償を行うことが分かるが、逆にバックオフの大きい低入力レベル（出力１１ｄＢｍ以下）では、著しく増幅器全体の歪特性が劣化することが分かる。
【００２６】
これに対して、本発明のリニアライザでは、歪補償を行う出力点での歪補償量は従来と変わらず、更にバックオフの大きい点においても、従来例に比べてはるかに歪特性の改善が可能になっていることが分かり、歪補償を行う出力のダイナミックレンジが広がっていることが分かる。計算では、ゲート幅サイズの違う非線形ゲート容量として２つで行ったが、さらに、出力レベルが低い領域での位相歪を低減するには、ソース・ドレイン接地構造ＦＥＴを付加すれば良い。この時、付加するゲート幅は変えることが必要になる。
【００２７】
図５は本発明の他の実施の形態の回路図であり、図１と同等部分は同一符号により示している。本例に示した低歪増幅回路中のリニアライザは、受動回路としてキャパシタ４、抵抗９を配している。すなわち、図１の伝送線路５の代わりに、抵抗９を設けている。
【００２８】
本例の回路における位相特性は、３つのソース・ドレイン接地構造ＦＥＴ６〜８が接続されている場合、
【数３】
2005277611.tif 000005
となる。
【００２９】
ここで、Ｒは受動回路中の抵抗９の抵抗値である。この結果により、上述したように、入力レベルの増加に伴い、非線形ゲート容量Ｃ1 （ｐ），Ｃ2 （ｐ），Ｃ3 （ｐ）が増加し、位相特性が減少する。低入力点では、複数個の非線形ゲート容量によりリニアライザの位相特性の劣化を抑圧できる。
【００３０】
なお、上述した実施の形態では、ソース・ドレイン接地構造ＦＥＴを３個並列に設けているが、これに限定されることなく、２個以上の複数であれば良い。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施の形態の回路図である。
【図２】図１の回路において、非線形ゲート容量の入力レベル依存性を考慮した場合における位相特性の入力レベル依存性の例を示す図である。
【図３】図１の回路において、非線形ゲート容量の入力レベル依存性を考慮した場合における位相特性の入力レベル依存性の大信号シミュレーション（ハーモニックバランス法）の例を示す図である。
【図４】図１の回路における低歪増幅回路の相互変調歪特性の大信号シミュレーション（ハーモニックバランス法）例を、従来例との比較において示す図である。
【図５】本発明の他の実施の形態の回路図である。
【図６】従来技術の一例を示す図である。
【図７】従来技術の他の例を示す図である。
【図８】図７の回路のリニアライザの相互変調歪特性を入力レベルで示した概念図である。
【図９】従来のリニアライザの位相特性を入力レベルで示した概念図である。
【符号の説明】
【００３２】
１  増幅素子
２，３  整合回路
４  キャパシタ
５，１０  伝送線路
６〜８  ソース及びドレイン接地構造のＦＥＴ
９  抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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