(57)【要約】  【課題】  記憶装置のビット容量を更に増加させ、かつ不揮発としたものを提供すること。  【解決手段】  強誘電体キャパシタ１と常誘電体キャパシタ２とが直列に接続され、  強誘電体キャパシタ１と常誘電体キャパシタ２との接続部ＦＧが第一の電界効果型トランジスタ３のゲート部に接続され、  接続部ＦＧが第二の電界効果型トランジスタ４のソース部またはドレイン部に接続されることによって構成され、  第一のステップで第二の電界効果型トランジスタ４を導通状態にし、  第二のステップで第二の電界効果型トランジスタ４を非導通状態にし、  第三のステップで、強誘電体キャパシタ１の端子と常誘電体キャパシタ２の端子、それぞれに正または負の電圧を印加または接地させ、  第四のステップにおいて、第一の端子および第二の端子の電圧を接地する強誘電体不揮発記憶装置。【選択図】  図１
2005038497.tif 000002
【特許請求の範囲】
【請求項１】
強誘電体キャパシタと常誘電体キャパシタとが直列に接続され、
前記強誘電体キャパシタと前記常誘電体キャパシタとの接続部が第一の電界効果型トランジスタのゲート部に接続され、
前記接続部が第二の電界効果型トランジスタのソース部またはドレイン部に接続されることによって構成され、
第一のステップにおいて、第二の電界効果型トランジスタを導通状態にし、
第一のステップの後に続く第二のステップにおいて、第二の電界効果型トランジスタを非導通状態にし、
第二のステップの後に続く第三のステップにおいて、強誘電体キャパシタ側の端子である第一の端子と常誘電体キャパシタ側の端子である第二の端子、それぞれに正または負の電圧を印加または接地させ、
第三のステップの後に続く第四のステップにおいて、前記第一の端子および前記第二の端子の電圧を接地することを特徴とする強誘電体不揮発記憶装置。
【請求項２】
前記第一ステップにおいて、前記第一の端子に正または負の電圧を印加し、前記第二の電界効果型トランジスタの前記接続部に接続されていない端子である第三の端子に正または負の電圧を印加することを特徴とする請求項１に記載の強誘電体不揮発記憶装置。
【請求項３】
前記第一および第二の電界効果型トランジスタがＮ型ＭＯＳトランジスタによって構成されることを特徴とする請求項２に記載の強誘電体不揮発記憶装置。
【請求項４】
前記第一の電界効果型トランジスタのしきい値が負であることを特徴とする請求項３に記載の強誘電体不揮発記憶装置。
【請求項５】
前記第二の電界効果型トランジスタの基板部が負の電圧にすることを特徴とする請求項３に記載の強誘電体不揮発記憶装置。
【請求項６】
前記第二の電界効果型トランジスタのゲート酸化膜の厚さが前記第一の電界効果型トランジスタより大きいことを特徴とする請求項５に記載の強誘電体不揮発記憶装置。
【請求項７】
前記第一のステップにおいて、
第二の電界効果型トランジスタを非導通状態である間に、
前記第一の端子に正の電圧を、前記第三の端子に負の電圧を印加し、
あるいは、前記第一の端子に負の電圧を、前記第三の端子に正の電圧を印加し、
前記強誘電体キャパシタに印加される電圧が前記強誘電体キャパシタの抗電圧より大きいことを特徴とする請求項２に記載の強誘電体不揮発記憶装置。
【請求項８】
前記第三ステップにおいて、
前記第一の端子に正の電圧を、前記第二の端子に負の電圧を印加し、
あるいは、前記第一の端子に負の電圧を、前記第二の端子に正の電圧を印加し、
前記強誘電体キャパシタに印加される電圧が前記強誘電体キャパシタの抗電圧より大きいことを特徴とする請求項２に記載の強誘電体不揮発記憶装置。
【請求項９】
前記第三ステップにおいて、
前記第一の端子に正または負の電圧を印加し、かつ前記第二の端子が接地状態にし、
あるいは、前記第一の端子が状態で、かつ前記第二の端子に正または負の電圧を印加し、
前記強誘電体キャパシタに印加される電圧が前記強誘電体キャパシタの抗電圧より小さいことを特徴とする請求項２に記載の強誘電体不揮発記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体を用いた不揮発記憶装置に関わり、特に多値メモリーに関する。
【背景技術】
【０００２】
従来の多値メモリーを備えた強誘電体記憶装置としては、多重履歴強誘電体キャパシタを用いているものがあった（例えば、特許文献１参照）。図９は、前記特許文献1 に記載された従来の強誘電体記憶装置の回路図を示す。
【０００３】
図９において、多重履歴強誘電体キャパシタ１０１は、常誘電体キャパシタ１０２と直列接続し、さらに、ノードＦＧに電界効果型トランジスタ１０３を接続させた回路構成になっている。強誘電体の分極反転によって誘起される常誘電体キャパシタ１０２の電荷量を電解効果型トランジスタ１０３のドレイン電流の大きさによって読み出す。
【０００４】
多重履歴強誘電体キャパシタ１０１の多重履歴特性を図１０に示す。図１０（ａ）は、多重履歴強誘電体キャパシタ１０１の電界と分極の特性図である。図１０（ａ）に示すように、異なる二つの抗電界が存在するため、電界が増加していくと、二段階で分極が増加する。つまり、図１０（ｂ）に示すように、多重履歴強誘電体キャパシタ１０１は、異なる抗電界をもつ二つの強誘電体キャパシタの並列接続と等価である。
【０００５】
図１０（ｂ１）に示すように、二つの強誘電体キャパシタの分極の向きがどちらとも下向きの場合、図１０（ａ）に示すＰ１の状態になる。
【０００６】
図１０（ｂ２）に示すように、二つの強誘電体キャパシタの分極の向きがどちらとも上向きの場合、図１０（ａ）に示すＰ２の状態になる。
【０００７】
図１０（ｂ３）に示すように、二つの強誘電体キャパシタの分極の向きが異なる場合、図１０（ａ）に示すＰ０の状態になる。
【０００８】
以上のように、多重履歴強誘電体キャパシタ１０１は、３つの安定な分極状態がある。この３つの安定な分極状態で誘起される常誘電体キャパシタ１０２の電荷量によって、３値の状態を判別することを可能としていた。
【０００９】
また、多重履歴強誘電体キャパシタ１０１の記憶を消去する場合には、端子ＩＮ２を接地し、ノードＩＮ１に強誘電体キャパシタの分極が反転しうる負電圧を印加し、Ｐ１の状態にする。その後、端子ＩＮ１、ＩＮ２を接地し、強誘電体キャパシタ１０１や常誘電体キャパシタ１０２のリーク電流によって電荷を流出することで、ノードＦＧの電荷を０にする。
【特許文献１】特開平６−５８３９７号公報（第３−４頁、図１−２）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来の構成では、３値（すなわち、Ｐ０、Ｐ１、Ｐ２）であるので、従来の２値に比べるとあまりビット容量の増加は望めない。また、多重履歴強誘電体キャパシタ１０１および常誘電体キャパシタ１０２のリーク電流によって強誘電体記憶を消去するので消去時間が長い。さらに、リーク電流によって、常誘電体キャパシタに誘起される電荷が流出してしまうため、記憶状態を不揮発にすることができないという課題を有していた。
【００１１】
本発明は、前記従来の課題を解決し、記憶装置のビット容量を更に増加させ、かつ不揮発としたものを提供することを目的とする。
【課題を解決するための手段】
【００１２】
従来の課題を解決するために、本発明の強誘電体多値不揮発記憶装置は、強誘電体キャパシタと常誘電体キャパシタとが直列に接続され、前記強誘電体キャパシタと前記常誘電体キャパシタとの接続部が第一の電界効果型トランジスタのゲート部に接続され、前記接続部が第二の電界効果型トランジスタのソース部またはドレイン部に接続されることによって構成され、
第一のステップにおいて、第二の電界効果型トランジスタを導通状態にし、
第一のステップの後に続く第二のステップにおいて、第二の電界効果型トランジスタを非導通状態にし、
第二のステップの後に続く第三のステップにおいて、強誘電体キャパシタ側の端子である第一の端子と常誘電体キャパシタ側の端子である第二の端子、それぞれに正または負の電圧を印加または接地させ、
第三のステップの後に続く第四のステップにおいて、前記第一の端子および前記第二の端子の電圧を接地することを特徴とする。
【発明の効果】
【００１３】
本構成では、マイナーループを利用することで５値の状態を記憶でき、記憶の消去にはリセット用の電界効果型トランジスタを用いることで、消去時間を短くし、かつ消去時以外のリーク電流をほとんどなくし記憶を不揮発にすることができる。そのため、本発明の強誘電体不揮発記憶装置によれば、すくなくとも５値の記憶状態を有し、不揮発に記憶することができる。
【発明を実施するための最良の形態】
【００１４】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１５】
（実施の形態１）
図１は、本発明の実施の形態１における強誘電体不揮発記憶装置の回路構成図である。図１において、図２と同じ構成要素については同じ符号を用い、説明を省略する。
【００１６】
図１において、強誘電体キャパシタ１と常誘電体キャパシタ２は、直列に接続した。その接続部であるノードＦＧは第一の電界効果型トランジスタである検出用トランジスタ３のゲート部に接続されている。ノードＦＧに誘起される電荷量を検出用トランジスタ３で読み出す。また、第二の電界効果型トランジスタであるリセット用トランジスタ４のドレイン部に、ノードＦＧが接続されている。このリセット用トランジスタ４を導通状態にすることで、ノードＦＧに誘起された電荷を流出させ、強誘電体不揮発記憶装置の記憶状態を高速に消去できる。
【００１７】
図２は、本実施形態の動作原理を説明するための図である。簡単のため、端子ＩＮ２を接地する。今、端子ＩＮ１に電圧Vpp1を印加した場合を考える。図２(a)に示すように、強誘電体キャパシタ１に印加される電圧VfはノードＦＧを基準とし、常誘電体キャパシタ２に印加される電圧Vccは接地部を基準とする。また、強誘電体キャパシタ１に誘起される電荷をQf、常誘電体キャパシタ２に誘起される電荷をQccとする。
【００１８】
いま、制御端子ＣＧに電圧Vpp1を印加したとすると、
Vpp1＝Vf＋Vcc…(式1)
となる。強誘電体キャパシタ１の下部電極１ｂに誘起される電荷と常誘電体キャパシタ２の上部電極２ａに誘起される電荷の関係は、電荷保存則から、
Qcc−Qf=0…(式2)
となる。常誘電体キャパシタ２に誘起される電荷Qcは、
Qcc=CccVcc…(式3)
となる。ここで、(式1)と(式2)を(式3)に代入すると、
Qf＝Ccc(Vpp1−Vf)…(式4)
となる。これは、図２(ｂ)中の直線CC１と対応する。一方、強誘電体キャパシタ１の電荷Qfと電圧Vfとの関係は、図２(b)中の曲線Ｆｅｒｒｏ１のようなヒステリシス特性を示す。直線CC１と曲線Ｆｅｒｒｏ１との交点Ａ1が、端子ＩＮ１に電圧Vpp1を印加した時における、強誘電体キャパシタ１の電荷Qfと電圧Vｆである。
【００１９】
この状態から、端子ＩＮ１の電圧を接地に戻すと、常誘電体キャパシタ２を表す直線は、図２(ｂ)中の直線CC３になる。直線CC３と曲線Ｆｅｒｒｏ１との交点Ｂ１が、端子ＩＮ１に電圧Vpp1を加えてから接地に戻した時における、強誘電体キャパシタ１の電荷Qfと電圧Vｆである。図２(ｂ)から、電圧Vfは-Vh1であることが分かる。しかし、電圧VfはノードＦＧを基準としているので、接地部を基準にすると、ノードＦＧの電圧は正の値Vh1となる。
【００２０】
このように、端子ＩＮ１に正の電圧Vpp1を印加した後、接地に戻すと、強誘電体キャパシタ１の分極と電圧のヒステリシス特性により、ノードＦＧに正の電圧Vh1が保持される。図２(b)から分かるように、この保持電圧Vh1の大きさは曲線Ｆｅｒｒｏ１の形状、直線ＣC１の傾き、すなわち常誘電体キャパシタ２の容量値、および制御ＩＮ１に印加する電圧の大きさによって変化する。また、端子ＩＮ１に負の電圧−Vpp1を印加した後、接地に戻した時における、強誘電体キャパシタ１の電荷Qfと電圧Vｆは、点Ｂ４のようになる。このとき、ノードＦＧに負の電圧-Vh1が保持される。
【００２１】
電圧Vpp1が印加されたとき、強誘電体キャパシタ１に印加される電圧Vfは強誘電体キャパシタ１の抗電圧Vcより大きい。つまり、強誘電体キャパシタ１の分極が充分飽和している。
【００２２】
次の例は、電圧Vpp2を端子ＩＮ１に印加させる。このとき、強誘電体キャパシタ１に印加される電圧Vfは強誘電体キャパシタ１の抗電圧Vcより小さい。つまり、強誘電体キャパシタ１の分極は飽和しない。
【００２３】
端子ＩＮ１に電圧Vpp2を印加させると、強誘電体キャパシタ１の電荷Qfと電圧Vfとの関係は、図２(b)中の曲線Ｆｅｒｒｏ２のようなヒステリシス特性を示す。これは、強誘電体キャパシタ１に印加される電圧Vfが強誘電体キャパシタ１の抗電圧Vcより小さいためである。これにより、強誘電体キャパシタ１のヒステリシス特性は、マイナーループとなる。直線CＣ２と曲線Ｆｅｒｒｏ２との交点Ａ２が、端子ＩＮ１に電圧Vpp2を印加した時における、強誘電体の電荷Qfと電圧Vｆである。
【００２４】
この状態から、端子ＩＮ１の電圧を接地に戻すと、常誘電体キャパシタ２を表す直線は、図２(ｂ)中の直線CＣ３になる。直線CＣ３と曲線Ｆｅｒｒｏ２との交点Ｂ２が、端子ＩＮ１に電圧Vpp2を加えてから接地に戻した時における、強誘電体キャパシタ１の電荷Qfと電圧Vｆである。図２(ｂ)から、電圧Vfは-Vh2であることが分かる。しかし、Ｂ１と同様に、ノードＦＧの電圧は正の値Vh2となる。
【００２５】
このように、端子ＩＮ１に正の電圧Vpp2を印加した後、接地に戻すと、強誘電体キャパシタ１の分極と電圧のヒステリシス特性により、ノードＦＧに正の電圧Vh2が保持される。また、同様に、端子ＩＮ２に負の電圧−Vpp1を印加した後、接地に戻した時における、強誘電体キャパシタ１の電荷Qfと電圧Vｆは、点Ｂ３のようになる。このとき、ノードＦＧに負の電圧-Vh2が保持される。
【００２６】
以上のように、端子ＩＮ１に印加させる電圧の値を変化させることで、ノードＦＧに保持される電圧の値を変化させることが可能であることを示した。次に、各々の状態に保持させるための各端子に与える電圧のタイミングチャートを示す。
【００２７】
図３は、強誘電体キャパシタ１の電荷Qfと電圧Vｆを点Ｂ１にするために、各端子に与える電圧のタイミングチャートである。第一のステップである期間ｔ１において、端子ＣＧに正の電圧Vddを印加する。これにより、リセット用トランジスタ４が導通状態になり、ノードＦＧは端子ＳＳと電気的に接続される。ここで、図３に示すように、Δｔだけ、端子ＳＳに負の電圧-Vddを、端子ＩＮ２に正の電圧Vddを印加する。これにより、強誘電体キャパシタ１の分極をある方向に揃える。この後、端子ＳＳ、端子ＩＮ２ともに接地状態にする。これにより、ノードＦＧの電荷は流出し、前の状態は消去される。
【００２８】
期間ｔ１の後の第二ステップである期間ｔ２において、端子ＣＧの電圧を接地に戻す。これにより、ノードＦＧは接地部から切り離される。
【００２９】
期間ｔ２の後の第三ステップである期間ｔ３において、端子ＩＮ１に正の電圧Vddを、端子ＩＮ２に負の電圧‐Vddを印加する。これにより、強誘電体キャパシタ１と常誘電体キャパシタ２との直列回路に電圧2Vddを印加させたことになる。2VddがVpp1に等しいように設定したとすれば、強誘電体キャパシタ１の分極は充分飽和する。このため、強誘電体キャパシタ１の電荷と電圧の状態は、図２(ｂ)の点Ａ１になる。
【００３０】
期間ｔ４の後の第四ステップである期間ｔ４において、端子ＩＮ１と端子ＩＮ２の電圧を再び、接地、すなわち0[V]に戻す。このとき、強誘電体キャパシタ１の電荷と電圧の状態は、図２(ｂ)の点Ｂ１になる。ノードＦＧにVh1の電圧が保持されている。この保持された電圧を検出用トランジスタ４によって、読み出す。読み出し方法については後述する。強誘電体キャパシタ１の分極によって保持されているので、電源を遮断しても元の状態に復帰することが可能である。
【００３１】
図４は、強誘電体キャパシタ１の電荷Qfと電圧Vｆを点Ｂ４にするために、各端子に与える電圧のタイミングチャートである。第三ステップ以外は、点Ｂ１の状態にするタイミングチャートと同じである。第三ステップで異なる点を述べる。第三ステップである期間ｔ３において、端子ＩＮ１に正の電圧-Vddを、端子ＩＮ２に負の電圧Vddを印加する。これにより、強誘電体キャパシタ１と常誘電体キャパシタ２との直列回路に電圧-2Vddを印加させたことになる。期間ｔ４の後の第四ステップである期間ｔ４において、強誘電体キャパシタ１の電荷と電圧の状態は、図２(ｂ)の点Ｂ４になる。ノードＦＧに-Vh1の電圧が保持されている。
【００３２】
図５は、強誘電体キャパシタ１の電荷Qfと電圧Vｆを点Ｂ２にするために、各端子に与える電圧のタイミングチャートである。第三ステップ以外は、点Ｂ１の状態にするタイミングチャートと同じである。第三ステップで異なる点を述べる。第三ステップである期間ｔ３において、端子ＩＮ１に正の電圧Vddを印加する。端子ＩＮ２は接地した状態を保つ。これにより、強誘電体キャパシタ１と常誘電体キャパシタ２との直列回路に電圧Vddを印加させたことになる。VddがVpp2に等しいように設定したとすれば、強誘電体キャパシタ１の分極は充分飽和しない。このため、強誘電体キャパシタ１の電荷と電圧の状態は、図２(ｂ)の点Ａ２になる。期間ｔ４の後の第四ステップである期間ｔ４において、強誘電体キャパシタ１の電荷と電圧の状態は、図２(ｂ)の点Ｂ２になる。ノードＦＧにVh2の電圧が保持されている。
【００３３】
図６は、強誘電体キャパシタ１の電荷Qfと電圧Vｆを点Ｂ３にするために、各端子に与える電圧のタイミングチャートである。第三ステップ以外は、点Ｂ１の状態にするタイミングチャートと同じである。第三ステップで異なる点を述べる。第三ステップである期間ｔ３において、端子ＩＮ２に正の電圧Vddを印加する。端子ＩＮ１は接地した状態を保つ。これにより、強誘電体キャパシタ１と常誘電体キャパシタ２との直列回路に電圧-Vddを印加させたことになる。VddがVpp2に等しいように設定したとすれば、強誘電体キャパシタ１の分極は充分飽和しない。期間ｔ４の後の第四ステップである期間ｔ４において、強誘電体キャパシタ１の電荷と電圧の状態は、図２(ｂ)の点Ｂ３になる。ノードＦＧに-Vh2の電圧が保持されている。
【００３４】
図７は、リセット状態にするために、各端子に与える電圧のタイミングチャートである。第三ステップ以外は、点Ｂ１の状態にするタイミングチャートと同じである。第三ステップで異なる点を述べる。第三ステップである期間ｔ３において、端子ＩＮ１および端子ＩＮ２を接地状態に保つ。期間ｔ４の後の第四ステップである期間ｔ４において、強誘電体キャパシタ１の電荷と電圧の状態は、図２(ｂ)の点Ｏになる。これにより、この装置をリセット状態にすることができる。
【００３５】
なお、リセット用トランジスタ４の基板部の端子ＢＧの電圧は、PN接合の順電流が流れないように、すくなくとも-Vh1より小さい電圧に設定する。また、リセット用トランジスタ４は、ソース・ドレイン間のリーク電流を小さくするために、しきい値は正であることが望ましい。さらに、リセット用トランジスタ４の基板部に負の電圧を印加させるため、ゲート・基板間の電圧は電源電圧より大きくなる。そのため、検出用トランジスタ３よりゲート酸化膜が大きいことがより好ましい。次に、図８を用いて、読み出しの方法について述べる。
【００３６】
図８は、検出用トランジスタ３のゲート部の電圧であるVfgとドレイン電流Idとの関係を示した図である。検出用トランジスタ３のしきい値は、-Vh1より小さいように設定している。図２（ｂ）で示した各点Ｂ１からＢ４までを、Id-Vfgの関係に対応させた。このように、Vfgの大きさによって、検出用トランジスタ３のドレイン電流Idに異なる、このドレイン電流の大きさId0からId4を読み取ることで、ノードＦＧに保持されている電圧である記憶状態を読み出すことが可能となる。図８から分かるように、点Ｂ１からＢ４およびリセット状態である“０”を含めると、５つの状態を記憶させることが可能であることが分かる。
【００３７】
以上のように、本発明の第一の実施形態の強誘電体不揮発性記憶装置は、端子ＩＮ１と端子ＩＮ２に印加させる電圧の大きさを変えることで、強誘電体キャパシタ１と常誘電体キャパシタ２との直列接続部であるノードＦＧの電圧に保持される電圧を変化させることができ、すくなくとも５値の記憶状態を保持することが可能となる。また、直列接続部であるノードＦＧにリセット用トランジスタ４を設け、このリセット用トランジスタ４を導通状態にすることで、記憶の消去を高速にすることが可能となった。また、リセット用トランジスタ４を非導通状態にすることで、直列接続部であるノードＦＧにある電荷の流出を防ぐことができるので、記憶状態を不揮発に保持することが可能となる。
【００３８】
なお、本実施形態では、５値の記憶状態を保持させることが可能になったが、５値に限定されない。動作原理から明らかなように、端子ＩＮ１と端子ＩＮ２とに印加する電圧Vpp1, Vpp2の大きさを変化させることで、検出用トランジスタ３の分解能が許す限り、５値以上の記憶状態を保持させることは可能である。
【産業上の利用可能性】
【００３９】
本発明にかかる強誘電体不揮発記憶装置は、不揮発性および多値の記憶状態を有し、半導体メモリー等として有用である。またリコンフィギュラブルＬＳＩのコンフィギュレーションメモリー等の用途にも応用できる。
【図面の簡単な説明】
【００４０】
【図１】本発明の実施の形態１における強誘電体記憶装置の回路構成図
【図２】本発明の実施の形態１における強誘電体記憶装置の動作原理を説明するための図
【図３】状態“Ｂ１”にするための各端子に与える電圧のタイミングチャート
【図４】状態“Ｂ４”にするための各端子に与える電圧のタイミングチャート
【図５】状態“Ｂ２”にするための各端子に与える電圧のタイミングチャート
【図６】状態“Ｂ３”にするための各端子に与える電圧のタイミングチャート
【図７】リセット状態“Ｏ”にするための各端子に与える電圧のタイミングチャート
【図８】本発明の実施の形態１における強誘電体記憶装置の検出用トランジスタの電流・電圧特性を示す図
【図９】従来の強誘電体記憶装置の回路構成図を示す図
【図１０】従来の強誘電体記憶装置の動作原理を説明するための図
【符号の説明】
【００４１】
１  強誘電体キャパシタ
１ａ  強誘電体キャパシタの上部電極
１ｂ  強誘電体キャパシタの下部電極
２  常誘電体キャパシタ
２ａ  常誘電体キャパシタの上部電極
２ｂ  常誘電体キャパシタの下部電極
３  検出用トランジスタ
４  リセット用トランジスタ
１０１  多重履歴強誘電体キャパシタ
１０２  常誘電体キャパシタ
１０３  検出用トランジスタ
【図１】
2005038497.tif 000003
【図２】
2005038497.tif 000004
【図３】
2005038497.tif 000005
【図４】
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【図５】
2005038497.tif 000007
【図６】
2005038497.tif 000008
【図７】
2005038497.tif 000009
【図８】
2005038497.tif 000010
【図９】
2005038497.tif 000011
【図１０】
2005038497.tif 000012