(57)【要約】【課題】リーク電流による誘起電荷の補償を抑制して浮遊電極電位の変動を無くす不揮発性の電界効果型トランジスタを提供すること。【解決手段】電界効果型トランジスタのゲートを構成する浮遊電極２０５と強誘電体膜を有する第３キャパシタ２１４との間に、常誘電体膜を有する第２キャパシタ２１３を挟む。浮遊電極２０５の面積および第２のキャパシタ２１３の面積は、第３のキャパシタ２１４の面積に対して２倍以上６０倍以下、望ましくは５倍以上３０倍以下であることがより望ましい。あるいは、電界効果型トランジスタのゲートを構成する浮遊電極と常誘電体膜を有する第３キャパシタとの間に、強誘電体膜を有する第２キャパシタを挟むようにしてもよい。【選択図】  図２
2005005569.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタからなる半導体装置において、
そのゲートが三つのキャパシタの積層によって形成されており、
その第１のキャパシタが
半導体基板およびその上方に設置された第１の絶縁膜およびその更に上方に設置された第１の電極からなるＭＯＳキャパシタであり、かつ
第２のキャパシタが前記第１のキャパシタの上方に設置された第２の電極および更にその上方に設置された第２の絶縁膜およびその更に上方に設置された第３の電極からからなるＭＩＭキャパシタであり、かつ
第３のキャパシタが前記第２のキャパシタの上方に設置された第４の電極および更にその上方に設置された強誘電体膜および更にその上方に設置された第５の電極からなるＭＦＭキャパシタであること
を特徴とする半導体装置
【請求項２】
請求項１に記載の半導体装置において、
ＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第２のキャパシタの面積が、
ＭＦＭキャパシタである第３のキャパシタの面積よりも大きいこと
を特徴とする半導体装置。
【請求項３】
請求項２に記載の半導体装置において、
ＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第２のキャパシタの面積が、
ＭＦＭキャパシタである第３のキャパシタの面積に対して２倍以上６０倍以下、望ましくは５倍以上３０倍以下であること
を特徴とする半導体装置。
【請求項４】
電界効果型トランジスタからなる半導体装置において、
そのゲートが三つのキャパシタの積層によって形成されており、
第１のキャパシタが
半導体基板およびその上方に設置された第１の絶縁膜およびその更に上方に設置された第１の電極からなるＭＯＳキャパシタであり、かつ
第２のキャパシタが前記第１のキャパシタの上方に設置された第２の電極および更にその上方に設置された強誘電体膜および更にその上方に設置された第３の電極からなるＭＦＭキャパシタであり、かつ
第３のキャパシタが前記第２のキャパシタの上方に設置された第４の電極および更にその上方に設置された第２の絶縁膜およびその更に上方に設置された第５の電極からからなるＭＩＭキャパシタであること
を特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
ＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第３のキャパシタの面積がＭＦＭキャパシタである第２のキャパシタの面積よりも大きいこと
を特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
ＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第３のキャパシタの面積がＭＦＭキャパシタである第２のキャパシタの面積に対して２倍以上６０倍以下、望ましくは５倍以上３０倍以下であること
を特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゲート絶縁膜上に強誘電体薄膜を積層した電界効果型トランジスタの構造とその製造方法に関する。
【０００２】
【従来の技術】
従来磁気テープやハードディスク装置、光ディスク装置、あるいは光磁気ディスク装置などによって実現されていた、電力の供給を遮断しても情報を保持する能力すなわち情報記録の不揮発性に関して、近年半導体による固体素子を用いようとする試みが盛んである。例えば既に実用化されているフラッシュメモリやＦｅＲＡＭなどと呼ばれているものがこれに相当する。これらは
前記磁気テープ装置やハードディスク装置、光ディスクあるいは光磁気ディスク装置で必要とされていた可動機械部分が無く、且つ外形寸法が小さく消費電力が少なくなるとして期待されている。
【０００３】
フラッシュメモリについては非特許文献１にその概要がまとめられてある。しかしながら現状のフラッシュメモリやＦｅＲＡＭでは以下のような問題点がある。
【０００４】
非特許文献１によると現状のフラッシュメモリは高い動作電圧を必要とし、例えば非特許文献１で示した例では内部最大電圧が１２Ｖである。これは通常のＤＲＡＭやＬＳＩが３〜４Ｖで動作するのに比べて非常に高い。また書き換え時間に１ミリ秒〜１秒を必要とし頻繁なデータの書き換えを考えた時、使用者には大きなストレスを与える。
【０００５】
ＦｅＲＡＭについては非特許文献２にその概要がまとめられている。この非特許文献２によるとフラッシュメモリが１２Ｖ以上の高い内部電圧であるのに比べてＦｅＲＡＭでは５Ｖ以下と低いことが開示されている。またアクセス時間に関しても２５０ナノ秒と非常に短い。
【０００６】
しかしながら現状のＦｅＲＡＭでは以下のような問題点がある。第二の文献によるとＦｅＲＡＭの場合は強誘電体キャパシタのスイッチング特性が温度の影響を受けやすく、また高温アニールが必要にも関わらず強誘電層の構成元素としてＰｂやＢｉなどの低融点金属を含んでいるためにそれらの元素の基板への拡散の問題があるなどの課題も開示されている。
【０００７】
これらフラッシュメモリ、ＦｅＲＡＭ以外に最近精力的に開発検討がなされている不揮発性記憶素子に、「ＭＦＳトランジスタ」と総称されるものがある。例えば非特許文献３にその概要がまとめられている。この非特許文献３によるデバイスは通常のＭＯＳトランジスタ構造のゲート部分に強誘電体を置き、強誘電体の分極の向きによってトランジスタのチャネルのコンダクタンスを変えて不揮発性のメモリを実現しようとするものである。通常、強誘電体を直接Ｓｉ基板上に置くことは元素の拡散などの問題から難しいので、拡散抑止層を兼ねた絶縁膜（Ｉｎｓｕｌａｔｏｒ）を基板−強誘電体層間に挿入したＭＦＩＳ構造、あるいは更に浮遊電極を挿入したＭＦＭＩＳ構造を取ることが多い。
【０００８】
このＭＦＭＩＳトランジスタにおいても実際にはいくつかの問題が存在する。ゲートに電圧をかけ、強誘電体層をスイッチングさせた後、電圧をとりさっても強誘電体層の分極による反電界が存在することになるので、常に記憶された分極の向きが解消される方向に力を受ける。またこの反電界により半導体基板あるいは上部電極から浮遊電極と強誘電体膜に電流が徐々に流れ込む。流れ込んだ電流は強誘電体の分極により発生した浮遊電極上の電荷を徐々に補償することになり、最終的には記憶情報を失ってしまう。つまり情報は揮発してしまうことになり、不揮発性記憶素子としての機能を発揮できないことになる。不揮発性記憶素子としての情報を保っている時間のことを保持時間（リテンションタイム）と呼ぶが、この保持時間が充分にとれないことになるのである。なお現在不揮発性記憶素子として用いられているフラッシュメモリについて保証されている標準的な保持時間は３ｘ１０８秒であり、これはほぼ１０年間に相当する。
【０００９】
ＭＦＭＩＳトランジスタ構造においてそのリーク電流を抑制して保持時間を伸ばそうとする試みはいくつかなされている。例えば、非特許文献４によれば、ＭＦＭＩＳトランジスタ構造の上部電極と強誘電体層との間にリーク電流の小さな絶縁膜（Ｉ層）を挿入し、ＭＩＦＭＩＳトランジスタ構造とすることで、その保持時間を１ｘ１０１２秒に伸ばすことが可能であることを計算によって報告している。
【００１０】
【非特許文献１】
応用物理  第６５巻  第１１号  （１９９６年）  １１１４頁〜１１２４頁：フラッシュメモリ技術、久米  均
【非特許文献２】
電子情報通信学会誌  Ｖｏｌ．８０，  Ｎｏ．２  （１９９７年）  １６９頁〜１７５頁：理想的なメモリとしての強誘電体メモリ、  Ｅｌｌｉｏｔｔ  Ｍ．Ｐｈｉｌｏｆｓｋｙ
【非特許文献３】
電子情報通信学会誌  Ｖｏｌ．７７、Ｎｏ．９  ９７６頁〜９７９頁：強誘電体メモリの開発動向と将来、垂井康夫
【非特許文献４】
Ｍ．  Ｔａｋａｈａｓｈｉ  ｅｔ  ａｌ．，  Ｊｐｎ．  Ｊ．  Ａｐｐｌ．  Ｐｈｙｓ．  Ｖｏｌ．  １０  （２００１）  ｐｐ．２９２３−２９２７
【００１１】
【発明が解決しようとする課題】
それら絶縁膜に高い比誘電率を持つ材料を導入した、強誘電体および絶縁膜を積層したゲート構造を持つトランジスタにおいても以下の様な問題が存在する。
【００１２】
強誘電体および絶縁膜および電極を積層したゲート構造を持つトランジスタでは、ゲートに電圧を印加して強誘電体を分極させると、絶縁膜を介して半導体基板に接する第一の電極である浮遊電極に、有限の電位が誘起される。この浮遊電極に誘起された電位によってトランジスタのチャネルコンダクタンスが変化し、トランジスタとしてのスイッチング閾値電圧：Ｖｔｈ（以降Ｖｔｈ）が変化する。強誘電体はゲートに印加される電圧の極性によって、正、負の二方向のいずれかに分極するため、このＶｔｈすなわちチャネルコンダクタンスの状態は二つの値を持つことになる。その二つの値の差が動作マージンであり、その差が大きければ大きいほど、制御が簡単になり安定に動作させやすい。従って浮遊電極に誘起される電位が大きければ大きいほど安定な動作を得ることができる。
【００１３】
浮遊電極に誘起される電位は、ゲートに印加される電位のみならず、積層される強誘電体膜、絶縁膜からなる複数のキャパシタ構造のキャパシタンスによって変化する。すなわち強誘電体膜、絶縁膜の比誘電率およびキャパシタとしての厚さ、面積によって変化する。
【００１４】
強誘電体膜、絶縁膜によって形成されるキャパシタは直列に接続されているので、各々のキャパシタンスが小さければ小さいほど、ゲートに印加された電圧から分配される電圧が大きくなる。また浮遊電極に誘起される電位は強誘電体に分配される電圧が大きければ大きいほど、大きくなるという関係がある。すなわち強誘電体膜からなるキャパシタのキャパシタンスは小さければ小さいほど良く、絶縁膜からなるキャパシタのキャパシタンスは大きければ大きいほど良いことになる。この点、絶縁膜に比誘電率の大きなＨｆＯ２およびＨｆＯＮ材料を用いることには大きな意味がある。
【００１５】
キャパシタの厚さについて考えてみる。絶縁膜からなるキャパシタのキャパシタンスが大きくなるようにするためには、その厚さはできるだけ薄いことが望ましいし、強誘電体膜についてはキャパシタンスが小さくなるようにできるだけ厚くすることが望ましい。ただし、絶縁膜についてはそのリーク電流が大きいと、浮遊電極に誘起された電位が補償され、消失してしまうことになるので絶縁膜の厚さを薄くすることには限界がある。
【００１６】
次に面積について考えてみる。通常の電界効果型トランジスタにおいて、そのゲート構造は半導体基板に接する絶縁膜とその上方に設置された電極によって形成されている。そのゲート寸法の加工が同時に行われることから、従来絶縁膜と電極との面積はほぼ同じ面積であった。但し、ゲートの側壁を保護するための側壁保護絶縁膜の厚みがゲートの絶縁膜に加算されるため、厳密に同じであるわけではない。また浮遊電極構造を持ったフラッシュメモリ型の電界効果型トランジスタにおいても、半導体基板に接する第１の絶縁膜と浮遊電極、その上方に設置された第２の絶縁膜、更にその上方に設置された制御電極の面積は、同様に、ゲート寸法の加工を同時に行うことにより、（側壁保護用絶縁膜の面積を除くと）ほぼ同じ面積である。従って、ゲート構造中に存在する複数のキャパシタ構造の面積はほぼ同じであり、各キャパシタのキャパシタンスを適当なものにするために、その面積の効果を利用する取り組みについては甚だ不十分であった。
【００１７】
本発明の目的は、かかる点に鑑み強誘電体および浮遊電極を積層したゲート構造を持つトランジスタにおいて、更に絶縁膜を用いたキャパシタを挿入することでリーク電流を抑制して浮遊電極に誘起された電位の消失を抑制することである。またそれと同時に、複数存在するキャパシタ構造の面積を可変な構造とすることで、各キャパシタの面積の比率を最適な面積の比率とすることによって、浮遊電極に誘起される電位を最適なものにして素子の動作を安定化することである。更に、その両者についての構造およびその製造方法を提供することである。
【００１８】
【課題を解決するための手段】
絶縁膜および強誘電体による複数のキャパシタ構造の積層からなるゲート構造を持つトランジスタにおいて、絶縁膜によるキャパシタの面積と強誘電体によるキャパシタの面積との比率に対して、浮遊電極に誘起される電位がどう変わるかを検討した。
【００１９】
検討は、絶縁膜および強誘電体の物性と、各キャパシタ構造の厚さ、面積などをパラメータとして各電極に誘起される電位やそれによって、トランジスタの閾値がどう変わるかを予測、再現することが可能なシミュレーションによって行った。
【００２０】
このシミュレーションはＳＰＩＣＥシミュレーションであり、強誘電体を表現するモデルとして韓国科学技術研究所（Ｋｏｒｅａ  Ａｄｖａｎｃｅｄ  Ｉｎｓｔｉｔｕｔｅ  ｏｆ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  ：ＫＡＩＳＴ）によるＫＡＩＳＴモデルを利用した。このシミュレーションモデルによって強誘電体を利用したキャパシタ構造、およびトランジスタ構造の誘起電位が精度良く推定および再現できることが知られており、その詳細は文献「Ｋ．  Ｌｉｍ，  Ｋ．  Ｋｉｍ，  Ｓ．  Ｈｏｎｇ  ａｎｄ  Ｋ．  Ｌｅｅ，  Ｉｎｔ．
Ｆｅｒｒｏｅｌｅｃｔ．，  １７，  ９７（１９９７）」に詳しい。
【００２１】
図１の（ｂ）に示された様な、ｐ型伝導性半導体基板１０２ａ上に第１の絶縁膜１０２ｂおよび浮遊電極１０２ｃによる第１のキャパシタ１０２と、その上方に一対の電極１０３ａ・ｃに挟まれた第２の絶縁膜１０３ｂによる第２のキャパシタ１０３、その更に上方に一対の電極１０４ａ・ｃに挟まれた強誘電体膜１０４ｂによる第３のキャパシタ１０４とを積層した不揮発電界効果型トランジスタ１０１について、第２のキャパシタ１０３の面積と、第３のキャパシタ１０４の面積との比率に対する浮遊電極に誘起される電位の関係を、前記ＫＡＩＳＴモデルを利用したＳＰＩＣＥシミュレーションによってシミュレートした。
【００２２】
この時シミュレーションを行うにあたって用いたパラメータは以下のとおりである。第１のキャパシタ１０２：絶縁膜材料＝ＳｉＯ２、比誘電率＝３．９、厚さ＝９ｎｍ、強誘電体キャパシタ（第３のキャパシタ）１０４との面積比（Ｒｓ１）＝３０、第２のキャパシタ１０３：絶縁膜材料＝窒素添加ＨｆＯ２、比誘電率＝１７、厚さ３０ｎｍ、強誘電体キャパシタとの面積比（Ｒｓ２）＝変数、第３のキャパシタ１０４：強誘電体材料＝ＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）、実効比誘電率＝１５０、厚さ＝１００ｎｍ、強誘電体キャパシタとしての面積＝１（単位面積）。ゲート印加電圧＝±１０Ｖ。
【００２３】
このシミュレーションの結果の一部を示したのが図１の（ａ）および以下の表１である。ここでは強誘電体キャパシタである第３のキャパシタ１０４の面積に対する絶縁膜キャパシタである第２のキャパシタ１０３の面積の比率（Ｒｓ２）に対する浮遊電極１０２ｃに誘起される電位ＥＦの変化を表してある。ゲートに印加した電圧は＋１０Ｖである。
【００２４】
【表１】
2005005569.tif 000003
【００２５】
第２のキャパシタ１０３の面積と第３のキャパシタ１０４の面積が同じ時、すなわちＲｓ２が１の時、浮遊電極１０２ｃに誘起される電位ＥＦの値は０．０３Ｖしか無いことがわかる。通常の電界効果型トランジスタの閾値電圧が約０．５Ｖ〜３．０Ｖであることを考えると、Ｒｓ２が１の時に浮遊電極に誘起された電位ＥＦは甚だ小さすぎて実際のトランジスタ動作は難しいと言える。
【００２６】
同様にしてＲｓ２の値に対するＥＦの値の変化を見ていくと、Ｒｓ２が２０になったところで初めてＥＦが０．５Ｖを超えることがわかる。すなわち、浮遊電極に誘起される電位に関して言えば、第２のキャパシタ１０３と第３のキャパシタ１０４との面積の比率が２０以上あるときに通常の素子と同等の動作が可能であることがわかる。
【００２７】
しかしながら、第２のキャパシタ１０３と第３のキャパシタ１０４との面積の比率は大きければ大きいほど良いというわけでは無い。その比率Ｒｓ２を大きく取ろうとすると当然、第２のキャパシタ面積１０３を大きくしていかなければならない。これはつまり、素子の面積が大きくなることに他ならない。素子の面積が大きくなるということは１枚の基板から製造される素子の数が少なくなるということであり、生産コストの上昇につながる。
【００２８】
生産コストの上昇の観点から第２のキャパシタ１０３の面積をどこまで大きくすることが許されるかは、その素子の価格や出荷数、他のプロセスにかかるコストなど、多くの要因によって変化するので、定量的な結論を出すことは難しい。あえて言うならばＲｓ２が１００を超える場合には素子面積が数倍になってしまうことが考えられるので、これを超えることは望ましくない。例えばＲｓ２が２０〜６０の間であるならば、素子面積は数十％の増加の範囲に抑えることができると考えられる。
【００２９】
以上のことから、第２のキャパシタ１０３と第３のキャパシタ１０４との面積の比率Ｒｓ２には最適な範囲があり、少なくとも２以上６０以下、望ましくは５以上３０以下であれば良いと言える。
【００３０】
以上の考察から導かれた本発明について以下、説明する。
【００３１】
本発明の半導体装置は、電界効果型トランジスタにおいて、そのゲートが三つのキャパシタの積層によって形成されており、その第１のキャパシタが半導体基板およびその上方に設置された第１の絶縁膜およびその更に上方に設置された第１の電極からなるＭＯＳキャパシタであり、かつ第２のキャパシタが前記第１のキャパシタの上方に設置された第２の電極および更にその上方に設置された第２の絶縁膜およびその更に上方に設置された第３の電極からからなるＭＩＭキャパシタであり、かつ第３のキャパシタが前記第２のキャパシタの上方に設置された第４の電極および更にその上方に設置された強誘電体膜および更にその上方に設置された第５の電極からなるＭＦＭキャパシタであることを特徴とする半導体装置である。
【００３２】
また本発明の半導体装置は、前記電界効果型トランジスタにおいて、ＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第２のキャパシタの面積がＭＦＭキャパシタである第３のキャパシタの面積よりも大きいことを特徴とする半導体装置である。
【００３３】
また本発明の半導体装置は、前記電界効果型トランジスタにおいて、ＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第２のキャパシタの面積がＭＦＭキャパシタである第３のキャパシタの面積に対して２倍以上６０倍以下、望ましくは５倍以上３０倍以下であることを特徴とする半導体装置である。
【００３４】
また本発明の半導体装置は、電界効果型トランジスタにおいて、そのゲートが三つのキャパシタの積層によって形成されており、第１のキャパシタが半導体基板およびその上方に設置された第１の絶縁膜およびその更に上方に設置された第１の電極からなるＭＯＳキャパシタであり、かつ第２のキャパシタが前記第１のキャパシタの上方に設置された第２の電極および更にその上方に設置された強誘電体膜および更にその上方に設置された第３の電極からなるＭＦＭキャパシタであり、かつ第３のキャパシタが前記第２のキャパシタの上方に設置された第４の電極および更にその上方に設置された第２の絶縁膜およびその更に上方に設置された第５の電極からからなるＭＩＭキャパシタあることを特徴とする半導体装置である。
【００３５】
また本発明の半導体装置は、前記電界効果型トランジスタにおいて、ＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第３のキャパシタの面積がＭＦＭキャパシタである第２のキャパシタの面積よりも大きいことを特徴とする半導体装置である。
【００３６】
また本発明の半導体装置は、前記電界効果型トランジスタにおいて、ＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第３のキャパシタの面積がＭＦＭキャパシタである第２のキャパシタの面積に対して２倍以上６０倍以下、望ましくは５倍以上３０倍以下であることを特徴とする半導体装置である。
【００３７】
【発明の実施の形態】
（第１の実施形態）
次に本発明における、長い保持時間を持つ不揮発性電界効果型トランジスタの構造に関して図面を参照しながら説明する。
【００３８】
図２は、本発明の第１の実施形態に係る、三つのキャパシタの積層によってそのゲートが形成されている不揮発性電界効果型トランジスタの構造を模式的に示している。
【００３９】
基板２０１は通常一般的に用いられるＳｉ半導体基板である。その用途によってｐ型でもよくｎ型でもよい。通常その抵抗率は０．１Ωｃｍから５０Ωｃｍである。この基板２０１上にはソース領域２０２、ドレイン領域２０３がそれぞれ形成されている。それらの間に位置する基板上のゲート部分に、第１の絶縁膜２０４が形成されており、この第１の絶縁膜２０４は通常の電界効果型ＭＯＳトランジスタにおけるゲート絶縁膜に相当する。
【００４０】
この第１の絶縁膜２０４の上方に浮遊電極である第１の電極２０５が形成されている。この浮遊電極である第１の電極２０５は強誘電体の分極によって誘起された電荷を保持しておくための電極であり、導電性の薄膜である。通常白金（Ｐｔ）やルテニウム（Ｒｕ）、あるいはイリジウム（Ｉｒ）やその導電性酸化物などが用いられる。あるいは通常のＭＯＳトランジスタと同じくポリシリコンを用いてもよいし、メタルゲートとして用いられる各種金属のシリサイド（珪化物、例えばＷＳｉ、ＴｉＳｉ、ＰｔＳｉ、ＣｏＳｉなど。）でもよく、あるいはそれらの中から選ばれた、いくつかの組み合わせによる積層構造でもよい。基板２０１および第１の絶縁膜２０４および第１の電極２０５の組み合わせによって、ＭＯＳキャパシタである第１のキャパシタ２１２が形成されている。
【００４１】
この浮遊電極である第１の電極２０５の上方に第２の電極２０６が形成されている。この第２の電極２０６の上方には第２の絶縁膜２０７が形成されている。この第２の絶縁膜２０７の上方に第三の電極２０８が形成されている。第２の電極２０６および第３の電極２０８に用いられる材料としては第１の電極２０５と同様な材料が考えられる。第２の電極２０６および第２の絶縁膜２０７および第３の電極２０８の組み合わせによってＭＩＭキャパシタである第２のキャパシタ２１３が形成されている。
【００４２】
この第３の電極２０８の更に上方に第４の電極２０９が積層されており、その上方に強誘電体層２１０が積層されている。ここに用いられる強誘電体材料としては抗電界（Ｅｃ）や残留分極量（Ｐｒ）などの強誘電的パラメータの値が小さく、またリーク電流密度（Ｊｇ）が小さく、かつ熱的安定性や耐還元性の高い材料が望まれる。具体的には例えばＢｉ４Ｔｉ３Ｏ１２（ＢＩＴ）やＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）やＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）や（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）などが用いられる。更にその上方に第５の電極２１１が積層されている。なお、この第５の電極２１１は、外部回路に接続されている。第４の電極２０９および第５の電極２１１に用いられる材料としては第１の電極２０５と同様な材料を用いることが考えられる。第４の電極２０９および強誘電体層２１０および第５の電極２１１の組み合わせにより、ＭＦＭキャパシタである第３のキャパシタ２１４が形成されている。
【００４３】
第１の絶縁膜２０４および第２の絶縁膜２０７の材料として比誘電率が大きく、また絶縁性能の高い絶縁膜材料を用いることが考えられる。その材料として例えば酸化ハフニウム（ＨｆＯ２）や窒素を添加した酸化ハフニウム（ＨｆＯＮあるいはＨｆＯ：Ｎと標記）などが考えられる。なお、第１の絶縁膜２０４に関しては、基板のＳｉ層２０１を熱酸化してＳｉＯ２膜とすること、あるいは更に窒化して酸化窒化膜ＳｉＯＮとすることが可能であるので、それらを用いても良い。
【００４４】
なお本発明では三つのキャパシタ２１２・２１３・２１４の面積を個別に設定することができれば良いので、そのことさえ達成可能であるならば、第１のキャパシタ２１２の上部電極である第１の電極２０５と第２のキャパシタ２１３の下部電極である第２の電極２０６とは共通であるとしてどちらか一方のみを形成して他方を省略することが可能である。同様に第２のキャパシタ２１３の上部電極である第３の電極２０８と第３のキャパシタ２１４の下部電極である第４の電極２０９とは共通としてどちらか一方のみを形成して他方を省略することが可能である。
【００４５】
ここで第１のキャパシタ２１２と第２のキャパシタ２１３と第３のキャパシタ２１４との面積の比率において少なくともＭＯＳキャパシタである第１のキャパシタ２１２の面積およびＭＩＭキャパシタである第２のキャパシタ２１３の面積がＭＦＭキャパシタである第３のキャパシタ２１４の面積よりも大きいことが望ましい。
【００４６】
また更にはＭＯＳキャパシタである第１のキャパシタの面積およびＭＩＭキャパシタである第２のキャパシタの面積がＭＦＭキャパシタである第３のキャパシタの面積に対して２倍以上６０倍以下、望ましくは５倍以上３０倍以下であることがより望ましい。
【００４７】
このようにすれば、第５の電極２１１に接続された外部回路から第３のキャパシタ２１４を貫通しようとするリーク電流は、ＭＩＭキャパシタである第２のキャパシタ２１３によりブロックされるので、電荷を保持している浮遊電極である第１の電極２０５に影響を与えない。従って、浮遊電極である第１の電極２０５は、外部回路から影響を受けずにその電荷を保持することが可能になる。
【００４８】
（第２の実施形態）
次に本発明における、長い保持時間を持つ不揮発性電界効果型トランジスタの構造に関する第２の実施形態について図面を参照しながら説明する。
【００４９】
図３は、本発明の第２の実施形態に係る、三つのキャパシタの積層によってそのゲートが形成されている不揮発性電界効果型トランジスタの構造を模式的に示したものである。
【００５０】
基板３０１は通常一般的に用いられるＳｉ半導体基板である。その用途によってｐ型でもよくｎ型でもよい。通常その抵抗率は０．１Ωｃｍから５０Ωｃｍである。この基板３０１上にはソース領域３０２、ドレイン領域３０３がそれぞれ形成されている。それらの間に位置する基板上のゲート部分に、第１の絶縁膜３０４が形成されており、この第１の絶縁膜３０４は通常の電界効果型ＭＯＳトランジスタにおけるゲート絶縁膜に相当する。
【００５１】
この第１の絶縁膜３０４の上方に浮遊電極である第１の電極３０５が形成されている。この浮遊電極である第１の電極３０５は強誘電体の分極によって誘起された電荷を保持しておくための電極であり、導電性の薄膜である。通常白金（Ｐｔ）やルテニウム（Ｒｕ）、あるいはイリジウム（Ｉｒ）やその導電性酸化物などが用いられる。あるいは通常のＭＯＳトランジスタと同じくポリシリコンを用いてもよいし、メタルゲートとして用いられる各種金属のシリサイド（珪化物、例えばＷＳｉ、ＴｉＳｉ、ＰｔＳｉ、ＣｏＳｉなど）でもよく、あるいはそれらの中から選ばれた、いくつかの組み合わせによる積層構造でもよい。基板３０１および第１の絶縁膜３０４および第１の電極３０５の組み合わせによって、ＭＯＳキャパシタである第１のキャパシタ３１２が形成されている。
【００５２】
この浮遊電極である第１の電極３０５の上方に第２の電極３０６が形成されている。この第２の電極３０６の上方には強誘電体層３０７が形成されている。ここに用いられる強誘電体材料としては抗電界（Ｅｃ）や残留分極量（Ｐｒ）などの強誘電的パラメータの値が小さく、またリーク電流密度（Ｊｇ）が小さく、かつ熱的安定性や耐還元性の高い材料が望まれる。具体的には例えばＢｉ４Ｔｉ３Ｏ１２（ＢＩＴ）やＳｒＢｉ２Ｔａ２Ｏ９（ＳＢＴ）やＰｂ（Ｚｒ，Ｔｉ）Ｏ３（ＰＺＴ）や（Ｂｉ，Ｌａ）４Ｔｉ３Ｏ１２（ＢＬＴ）などが用いられる。この強誘電体層３０７の上方に第三の電極３０８が形成されている。第２の電極３０６および第３の電極３０８に用いられる材料としては第１の電極３０５と同様な材料が考えられる。第２の電極３０６および強誘電体層３０７および第３の電極３０８の組み合わせによってＭＦＭキャパシタである第２のキャパシタ３１３が形成されている。
【００５３】
この第３の電極３０８の更に上方に第４の電極３０９が積層されており、その上方に第２の絶縁膜３１０が積層されている。更にその上方に第５の電極３１１が積層されている。なお、この第５の電極３１１は、外部回路に接続されている。第４の電極３０９および第５の電極３１１に用いられる材料としては第１の電極３０５と同様な材料を用いることが考えられる。第４の電極３０９および第２の絶縁膜３１０および第５の電極３１１の組み合わせにより、ＭＩＭキャパシタである第３のキャパシタ３１４が形成されている。
【００５４】
第１の絶縁膜３０４および第２の絶縁膜３１０の材料として比誘電率が大きく、また絶縁性能の高い絶縁膜材料を用いることが考えられる。その材料として例えば酸化ハフニウム（ＨｆＯ２）や窒素を添加した酸化ハフニウム（ＨｆＯＮあるいはＨｆＯ：Ｎと標記）などが考えられる。なお、第１の絶縁膜３０４に関しては、基板のＳｉ層３０１を熱酸化してＳｉＯ２膜とすること、あるいは更に窒化して酸化窒化膜ＳｉＯＮとすることが可能であるので、それらを用いても良い。
【００５５】
なお本発明では三つのキャパシタ３１２、３１３、３１４の面積を個別に設定することができれば良いので、それさえ達成可能であるならば、第１のキャパシタ３１２の上部電極である第１の電極３０５と第２のキャパシタ３１３の下部電極である第２の電極３０６とは共通であるとしてどちらか一方のみを形成して他方を省略することが可能である。同様に第２のキャパシタ３１３の上部電極である第３の電極３０８と第３のキャパシタ３１４の下部電極である第４の電極３０９とは共通としてどちらか一方のみを形成して他方を省略することが可能である。
【００５６】
ここで第１のキャパシタ３１２と第２のキャパシタ３１３と第３のキャパシタ３１４との面積の比率において説明すると、少なくともＭＯＳキャパシタである第１のキャパシタ３１２の面積およびＭＩＭキャパシタである第３のキャパシタ３１４の面積が、いずれもＭＦＭキャパシタである第２のキャパシタ３１３の面積よりも大きいことが望ましい。
【００５７】
また更にはＭＯＳキャパシタである第１のキャパシタ３１２の面積およびＭＩＭキャパシタである第３のキャパシタ３１４の面積がＭＦＭキャパシタである第２のキャパシタ３１３の面積に対して、いずれも２倍以上６０倍以下、望ましくは５倍以上３０倍以下であることがより望ましい。
【００５８】
このようにすれば、実施の形態１とほぼ同様に、第５の電極３１１に接続された外部回路からのリーク電流は、ＭＩＭキャパシタである第２のキャパシタ３１４によりブロックされるので、電荷を保持している浮遊電極である第１の電極３０５に影響を与えない。従って、浮遊電極である第１の電極３０５は、外部回路から影響を受けずにその電荷を保持することが可能になる。
【００５９】
【発明の効果】
本発明における不揮発性の電界効果型トランジスタの構造によると、リーク電流による誘起電荷の補償を抑制して浮遊電極電位の変動を無くすことができるので、不揮発性素子の保持時間を１００倍から１０００倍延ばすことができる。また浮遊電極へ誘起される電位を充分大きな値にして、０．５Ｖ以上にすることができる。その結果、保持時間が長く安定に動作する不揮発性積層ゲート型トランジスタを実現することができる。
【図面の簡単な説明】
【図１】（ａ）シミュレーションによって得られた、第３のキャパシタである強誘電体キャパシタの面積に対する第２のキャパシタである絶縁膜キャパシタの面積の比率（Ｒｓ２）に対する浮遊電極に誘起される電位ＥＦの変化を表した模式図
（ｂ）上記シミュレーションを行うにあたって用いた不揮発電界効果型トランジスタの構造の断面の模式図
【図２】本発明の第１の実施形態に係る不揮発性の電界効果型トランジスタ構造の断面の模式図
【図３】本発明の第２の実施形態に係る不揮発性の電界効果型トランジスタ構造の断面の模式図
【符号の説明】
１０１    不揮発電界効果型トランジスタ
１０２    第１のキャパシタ
１０３    第２のキャパシタ
１０４    第３のキャパシタ
２０１    Ｓｉ基板
２０２    ソース
２０３    ドレイン
２０４    第１の絶縁膜
２０５    第１の電極
２０６    第２の電極
２０７    第２の絶縁膜
２０８    第３の電極
２０９    第４の電極
２１０    強誘電体層
２１１    第５の電極
２１２    第１のキャパシタ
２１３    第２のキャパシタ
２１４    第３のキャパシタ
３０１    Ｓｉ基板
３０２    ソース
３０３    ドレイン
３０４    第１の絶縁膜
３０５    第１の電極
３０６    第２の電極
３０７    強誘電体層
３０８    第３の電極
３０９    第４の電極
３１０    第２の絶縁膜
３１１    第５の電極
３１２    第１のキャパシタ
３１３    第２のキャパシタ
３１４    第３のキャパシタ
【図１】
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【図２】
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【図３】
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