(57)【要約】【課題】システムＡＳＩＣを、汎用マイコンＩＰと、カスタムＡＳＩＣ部分に分け、それぞれ独立に外部から評価可能なモードを作るＡＳＩＣを構成することで、複写機の評価でリアルタイムエミュレーションの実現を可能とし、開発工数工数を削減することを目的とする。【解決手段】汎用マイコンを一つのＩＰとして構成し、カスタムＡＳＩＣ部分と１チップ化し、１：それぞれのＩＰ毎に外部にＩＯを出力し、動作可能なモードを生成２：カスタムＡＳＩＣモードで外部エミュレータでリアルタイムエミュレーションを実現。【選択図】        図１
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【特許請求の範囲】
【請求項１】
マイクロコンピュータ全体で構成されたＩＰと、ユーザ設計部分よりなるユーザＩＰの２つのＩＰよりなるシステムＬＳＩで、１チップマイコンの動作を外部より確認するモードと、内部のユーザＩＰ部分のみのインタフェース部分全てをＬＳＩの外部ＩＯに出力するモードと、ＬＳＩ内部でマイコンとカスタムＡＳＩＣ部分が接続され、１チップとしてシステム制御できるＡＳＩＣモードとのモード切替が可能なシステムＬＳＩ。
【請求項２】
前記マイクロコンピュータは、汎用マイクロコンピュータであることを特徴とするシステムＬＳＩ。
【請求項３】
ＬＳＩ内部には、少なくとも、コードの変更の無いＯＳ等に相当するソフト部分に相当するＲＯＭを含む事を特徴とする前記ＬＳＩ。
【請求項４】
少なくとも前記マイコンのワークＲＡＭ等を構成するＲＡＭは、１Ｔ＿ＳＲＡＭまたはＦＲＡＭを含むＳＲＡＭで構成されることを特徴とした前記ＬＳＩ。
【請求項５】
内部同士で接続する信号は、前記切り替え時ＬＳＩ外部に入出力する場合には、汎用ＩＯポートに信号が割り付けられ、その汎用ＩＯポートは、外部で汎用ＩＯエクスパンダで等価機能を実現可能なように構成された前記ＬＳＩ。
【請求項６】
前記ＬＳＩは０．５ｕｍルールより設計ルールが小さいことを特徴としたＬＳＩ。
【請求項７】
複写機の制御を構成するＬＳＩを前記ＬＳＩ仕様で作成し、それを用い、そのユーザＩＰのすべてのインタフェースを出力するモードで、複写機動作をリアルタイムエミュレーション可能な複写機または、スキャナまたはプリンタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大きくはＩＰを用いたＡＳＩＣに関するものである。
【０００２】
特に、複写機等リアルタイムデバッギング等の評価が必要なシステムで用いるマイコンを、１チップのＳＯＣに搭載して用いる場合に関するものである。
【０００３】
【従来の技術】
従来は、マイコンとＡＳＩＣの制御部とは、別のＬＳＩを用いてプリント基板上で接続して用いてきた。
【０００４】
【発明が解決しようとする課題】
従来のようにマイコンを外付けで用いると、
１：コストが高くなる。
【０００５】
２：ＳＲＡＭが入手困難となってきており、かつ高速動作に対応できなくなってきている。
【０００６】
３：余計なノイズ対策が必要となる。
【０００７】
４：高速動作が困難になる。
等の問題が生じるようになってきた。
【０００８】
そのため従来も、マイコンとシステム制御用ＡＳＩＣとを、同一チップで構成するシステムＬＳＩ（Ｓｙｓｔｅｍ  Ｏｎ  Ｃｈｉｐ）の開発は行われてきた。
【０００９】
しかしながら、従来のＡＳＩＣのプロセスでは、マイコンの全システムを搭載しようとすると、１チップの単価が非常に高くなり、また、バス等の扱いも面倒なことから、ＡＳＩＣメーカーは、コアやＲＡＭを全て同一バスにぶら下げることのできる様な個別のＩＰとして用意し、事実上汎用マイコンとは、全く異なったＡＳＩＣ用のシステムを提供することで対応しようとしてきた。しかし、このような設計方式だと、事実上マイコンの再設計となり、既存のインフラ（エミュレータ）を使うことが困難になり、シミュレーションのみの設計となったり、ＪＴＡＧを用いての、機能が限定されるエミュレータを用いる必要があった。
【００１０】
かつ、設計時個々のマクロのインタフェース仕様を把握できねば設計できなくなり、設計工数が増大する問題があった。
【００１１】
本発明は上述した従来技術の有するこのような事情を鑑みなされたものであり、その第１の目的とするところは、ＩＰの切り口を汎用的な切り口に限定して、既存のツールの流用を容易とし、かつＡＳＩＣ開発の工数も大幅に削減できるような、ＩＰを用いたＬＳＩを提供することにある。
【００１２】
又、第２の目的とするところは、上記のようなＩＰを用いても１チップとしてのＬＳＩ化で、前記問題点としてあげたポイントに対して、大きな効果が出せるような仕組みをＬＳＩ上で実現して提供することにある。
【００１３】
かつ、サブミクロンプロセスを用いることで、コスト的にも、マイコンとＡＳＩＣを個別に用いるときよりも安価でかつ、システムの高速動作、及び信頼できるバックアップにも対応可能なシステムをも提供することにある。
【００１４】
【課題を解決するための手段】
１：マイクロコンピュータ全体で構成されたＩＰと、ユーザ設計部分よりなるユーザＩＰの２つのＩＰよりなるシステムＬＳＩで、１チップマイコンの動作を外部より確認するモードと、内部のユーザＩＰ部分のみのインタフェース部分全てをＬＳＩの外部ＩＯに出力するモードと、ＬＳＩ内部でマイコンとカスタムＡＳＩＣ部分が接続され、１チップとしてシステム制御できるＡＳＩＣモードとのモード切替が可能なシステムＬＳＩを構成した。
【００１５】
２：前記マイクロコンピュータは、汎用マイクロコンピュータである様に構成したシステムＬＳＩを実現した。
【００１６】
３：ＬＳＩ内部には、少なくとも、コードの変更の無いＯＳ等に相当するソフト部分に相当するＲＯＭを含む様に前記ＬＳＩを構成した。
【００１７】
４：少なくとも前記マイコンのワークＲＡＭ等を構成するＲＡＭは、１Ｔ＿ＳＲＡＭまたはＦＲＡＭを用いたＳＲＡＭとする様に前記ＬＳＩを構成した。
【００１８】
５：内部だけで完結する信号は、前記切り替え時ＬＳＩ外部に出力する場合には、汎用ＩＯポートに信号が割り付けられ、そのＩＯポートは、外部で汎用ＩＯエクスパンダで等価機能を実現可能なように構成された前記ＬＳＩ。
【００１９】
６：前記ＬＳＩは０．５ｕｍルールより設計ルールが小さいことを特徴としたＬＳＩで構成することで、ＦＲＡＭによる電源オフ時の高信頼性のバックアップが実現可能である。又、高速動作及び、コストダウン及び、設計工数の削減に対しては０．１８ｕｍ以下の設計ルールで有効な実施が可能である。
【００２０】
７：複写機の制御を構成するＬＳＩを前記ＬＳＩ仕様で作成し、それを用い、そのユーザＩＰのすべてのインタフェースを出力するモードで、複写機動作をリアルタイムエミュレーション可能な複写機または、スキャナまたはプリンタを構成したので、汎用の標準エミュレータで、複写機または、スキャナ、プリンタの動作のリアルタイムエミュレーションが実現できるので、複雑なメカトロ制御においても、設計時の評価が容易となり、開発工数を削減可能である。
【００２１】
【発明の実施の形態】
第１の実施例
図１が第１の実施例を示したブロック図である。４がそのＡＳＩＣ全体を示し、１，２，３の部分によって構成される１チップのＡＳＩＣである。
【００２２】
１が１チップマイコンと等価なマイコンＩｐで、３のユーザＩｐ（カスタムＡＳＩＣ部分）と２のインタフェース回路を介して接続されている。
【００２３】
２は、２−１及び２−２の２つの入力端子の組み合わせで信号の接続が変わる。
【００２４】
即ち、２−１，２−２がＬのときは、ＬＳＩの内部動作モードであり、１の出力群１−１０がそれの対応する３の入力端子群３−１０に接続され、３の出力信号群３−１１がそれぞれ対応する１の入力端子群１−１１に接続され、双方向バスも１と３の間で、１−１２と３−１２が接続されるように動作する。
【００２５】
２−１がＨ、２−２がＬのときは、２−３の入力端子が１のマイコンの１−１１の入力端子群にそれぞれ接続され、１−１０の１のマイコンの出力端子群が２−４の出力端子群に出力される。
【００２６】
又、１−１２のバスが２−５のバス出力端子に接続される。
【００２７】
２−１がＬ、２−２がＨのときは、２−３の入力端子が３のユーザＩＰの３―１０の入力端子群にそれぞれ接続され、３−１１の３のユーザＩＰの出力端子群が２−４の出力端子群に出力されるように、又、３−１２のバスが２−５のバスに接続される様に切り替えることが可能である。又、１−１０３，１−１０４，１−１０５は、それぞれ１のマイコンからＬＳＩ外部に直接入力または出力、または入出力される端子で１−１０３が出力端子、１−１０４が入力端子、１−１０５が入出力端子である。同様に、１−１００，１−１０１，１−１０２は、それぞれ３のユーザＩＰからＬＳＩ外部に直接入力または出力、または入出力される端子で１−１００が出力端子、１−１０１が入力端子、１−１０２が入出力端子である。
【００２８】
次に動作について説明する。
【００２９】
２−１，２−２がともにＬのときが通常の内部動作モードであり、このモードで実際の内蔵マイコンと、カスタム  ＡＳＩＣが同時に動作する。
【００３０】
次に２−１がＨ、２−２がＬのときは１のマイコンのＩＰの動作モードであり、汎用の１チップマイコンと全く同等のＩＯの入出力端子を持つことで、それと等価な動作及びテストが可能となる。
【００３１】
この状態では、１のマイコンＩＰに含まれているバンダリスキャン用のＴＡＰコントローラを独立に動かすことが可能で、マイコンとしての接続を外部からＪＴＡＧをもちいてテストすることも可能となる。
【００３２】
１のマイコンＩＰに含まれているバンダリスキャン用のＴＡＰコントローラは、前記２−１，２−２がＬのときの、内部動作モードでも、動作可能な構成となっていて、この場合マイコンのインタフェースのＪＴＡＧにデータを設定することによってユーザＩＰの入力データを設定可能で、またｋのＪＴＡＧでデータをサンプリングすることでユーザＩＰの出力データを検出することで、インタフェーステストを容易に実現できる。
【００３３】
次に２−１がＬ、２−２がＨのときは、３のユーザＩＰのＡＳＩＣ部分のＩＯが全て、４のＡＳＩＣの外部と接続可能となるところから、それに汎用のマイコンを接続することで、外部からの３の評価を実施可能だし、エミュレータを用いて３を動作させることも可能となる。
【００３４】
図２に前記１のマイコンＩＰの一例を示す。
【００３５】
これは、日立製作所製  Ｈ８Ｓ／２３５１のマイコンの例で、１のＩＰはこのようなマイコン全体をＩＰ化したものをいい、かつそのインタフェースには、ＪＴＡＧ回路を具備しているものとする。
【００３６】
ＪＴＡＧ回路は、ＩＥＥＥ１１４９．１を満足しているものであれば何でもよい。そして少なくともファンクションは、ＥＸＳＴＲＵＣＴ，ＳＡＭＰＬＥ／Ｐｒｅｌｏａｄ、Ｉｄｃｏｄｅを有しているものとする。
【００３７】
このように構成しておけば、ＩＤＣＯＤＥで使っているＲＡＭ等の情報を付加することでマイコンＩＰの情報を汎用的にもたせることも可能である。
【００３８】
第２の実施例
次に、第２の実施例について説明する。具体的には２の回路の一例であるが、第１実施例とは異なり、ＩＯポートを兼用する場合の例である。（これに対して、第１の実施例に順ずる例は図７に示す）
まず、図３について説明する。
【００３９】
これは、ユーザＩＰの出力端子が１のマイコンの入力端子に接続されテいたものが、切り替えれ、１のマイコンの出力端子と切り替えられ出力されるときの、インタフェース例である。
【００４０】
もともとは、３−１０１の出力端子が３−１０３に接続されていたものである。
【００４１】
それに対して、当該実施例では、３−１から３−８のゲート回路を付加して、２−１，２−２の信号で制御して、３−９の出力端子の出力信号として３−１０１の端子の信号を出力し、または、３−１００の入力端子の入力信号を３−１０３の入力端子に入力できるように切り替えられるように制御している。
【００４２】
具体的には、２−２の端子は、３−４のインバータの入力端子と、３−２のＡＮＤゲートの一方の入力端子に接続され、３−１０１のユーザＩＰの出力端子は３−２のもう一方の入力端子と、３−６のＡＮＤゲートの一方の入力端子に接続されており、２−１の入力端子は、３−５のインバータの入力端子と、３−８のＡＮＤゲートの一方の入力端子に接続され、３−８のもう一方の入力端子は、３の３−１０２の入力端子と、ＡＳＩＣの外部信号入力端子３−１００に接続されている。
【００４３】
３−６と３−８の２入力ＡＮＤゲートの出力端子は、３−７の２入力ＯＲの入力端子に接続され、３−７の出力端子は、１のマイコンＩＰの３−１０３の入力端子に接続されている。１の出力端子３−１０４は、３−３の２入力ＡＮＤゲートの一方の入力端子に接続され、３−３の他方の入力端子は、３−４のインバータの出力端子に接続されている。
【００４４】
３−２と３−３の出力端子は、ともに３−１の２入力ＯＲゲートの別々の入力端子に接続され、３−１の出力端子が３−９のＡＳＩＣの外部信号出力端子に接続されている。
【００４５】
次に動作について説明する。
【００４６】
２−１，２−２のＡＳＩＣの外部からの制御用の入力端子が共にＬの時は、３−２，３−８のＡＮＤゲートがオフとなり、３−３と３−６のゲートがＯＮとなるため、３−１０１の信号が３−１０３に接続され、３−１０４の出力信号が３−９の出力端子に出力されるようにゲートが動作する。
【００４７】
また、３−１００の入力端子の入力信号は、３−１０２にのみ入力される。
【００４８】
そのため、この条件では、１と３が内部で接続されている状態の動作モードとなる。
【００４９】
次に２−２がＨで２−１がＬのときは、３−２及び、３−６のゲートがＯＮとなり、３−３，３−８のゲートがオフとなるので、ＡＳＩＣ内部で接続され外部に出力されていなかった３のユーザＩＰの出力信号３−１０１が外部信号として３−９のポートに出力され、又３−１００の入力端子も３のユーザＩＰの入力端子として機能するように動作する。
【００５０】
これは、ユーザＩＰ単体動作モードに相当し、通常外部に出力されぬ内部信号をＩＰの出力信号を外部に出力信号として、出力できるようにした例である。
【００５１】
次に２−１がＨで２−２がＬのときは、３−３及び、３−８のゲートがＯＮとなり、３−２，３−６のゲートがオフとなるので、ＡＳＩＣ内部で接続され外部に出力されていなかった１のマイコンＩＰの入力信号が外部信号として３−１００のポートから入力され、又３−１０３のマイコンＩＰの出力端子も３−９の出力端子に出力信号として出力するように動作する。これは、マイコンＩＰ単体動作時のインタフェースに相当し、内部のマイコンの入力端子に外部から信号を入力できるようにした例である。
【００５２】
第３の実施例
次に、第３の実施例を、図４で説明する。
【００５３】
これは、ユーザＩＰの入力端子に１のマイコンの出力端子が接続されているときの、インタフェース例である。もともとは、４−１０１の出力端子が４−１０３に接続されていたものである。
【００５４】
それに対して、当該実施例では、４−１から４−８のゲート回路を付加して、２−１，２−２の信号で制御して、４−９の出力端子の出力信号及び、４−１００の入力端子の入力信号を切り替えられるように制御している。
【００５５】
具体的には、２−１の端子は、４−４のインバータの入力端子と、４−２のＡＮＤゲートの一方の入力端子に接続され、４−１０１のマイコンＩＰの出力端子は４−２のもう一方の入力端子と、４−６のＡＮＤゲートの一方の入力端子に接続されており、２−２の入力端子は、４−５のインバータの入力端子と、４−８のＡＮＤゲートの一方の入力端子に接続され、４−８のもう一方の入力端子は、１の４−１０２の入力端子と、ＡＳＩＣの外部信号入力端子４−１００に接続されている。
【００５６】
４−６と４−８の２入力ＡＮＤゲートの出力端子は、４−７の２入力ＯＲの入力端子に接続され、４−７の出力端子は、３のユーザＩＰの４−１０３の入力端子に接続されている。３の出力端子４−１０４は、４−３の２入力ＡＮＤゲートの一方の入力端子に接続され、４−３の他方の入力端子は、４−４のインバータの出力端子に接続されている。
【００５７】
４−２と４−３の出力端子は、ともに４−１の２入力ＯＲゲートの別々の入力端子に接続され、４−１の出力端子が４−９のＡＳＩＣの外部信号出力端子に接続されている。
【００５８】
次に動作について説明する。
【００５９】
２−１，２−２のＡＳＩＣの外部からの制御用の入力端子が共にＬの時は、４−２，４−８のＡＮＤゲートがオフとなり、４−３と４−６のゲートがＯＮとなるため、４−１０１の信号が４−１０３に接続され、４−１０４の出力信号が４−９の出力端子に出力されるようにゲートが動作する。
【００６０】
また、４−１００の入力端子の入力信号は、４−１０２にのみ入力される。
【００６１】
そのため、この条件は、１の出力端子と３の入力端子が内部で接続されている状態の動作モードの例である。
【００６２】
次に２−２がＨで２−１がＬのときは、４−２及び、４−６のゲートがＯＦＦとなり、４−３，４−８のゲートがオンとなるので、ＡＳＩＣ内部で接続され外部に出力されていなかった３のユーザＩＰの入力端子に外部信号が４−１００の入力端子より入力され、又４−１０４の出力端子も４−９に接続され出力端子として機能するように動作する。
【００６３】
これは、ユーザＩＰ単体動作モードに相当し、外部に出力されていない入力信号を外部から入力信号として、入力できるようにした例である。
【００６４】
次に２−１がＨで２−２がＬのときは、４−２及び、４−６のゲートがＯＮとなり、４−３，４−８のゲートがオフとなるので、ＡＳＩＣ内部で接続され外部に出力されていなかった１のマイコンＩＰの出力信号が外部信号として４−９のポートから入力され、又４−１０２のマイコンＩＰの入力端子も４−１００の入力端子から入力信号が入力するように動作する。これは、マイコンＩＰ単体動作に使用できるモードで、内部で完結されるマイコンＩＰの出力信号を外部に出力できるようにした例である。
【００６５】
第４の実施例
次に、第４の実施例を、図５で説明する。
【００６６】
これは、ユーザＩＰの双方向端子と１のマイコンの双方向端子だけが接続されているときの、インタフェース例である。通常のＳＯＣでは、このようなバスを内部で接続を切ることはできないように構成されている。これは、バスを直接接続した方がＩＰ間のアクセススピードを稼げるためであるが、本実施例では、１のＩＯ端子５−１０１と３のＩＯ端子５−１０３の間を５−１のアナログスイッチを挿入して、バスが切断できるように構成されている。（コントロール端子がＨでスルー、Ｌでオフのアナログスイッチで以下同じ）
５−１のコントロール端子は５−４の２入力ＮＯＲの出力端子に接続され、５−４の２つの入力端子は、それぞれ、２−１，２−２の入力端子に接続されている。５−１０１は又、５−１０４のＰＣＨ  ＭＯＳＦＥＴ（ｐチャンネル  モスＦＥＴ  以後、ＭＯＳＦＥＴと略す）のドレインに接続され、また５−２のアナログスイッチの一端子に接続され、同様に５−１０３は、５−１０５のＭＯＳＦＥＴのドレインに接続され、また５−３のアナログスイッチの一端子に接続されている。
【００６７】
５−１０４と５−１０５のＭＯＳＦＥＴのゲートは互いに接続され、さらに、５−４の出力端子に接続されている。
【００６８】
５−２と５−３のアナログスイッチの他方の端子は、それぞれ接続され、５−５の双方向のＩＯ端子に接続されている。又、５−２と５−３のアナログスイッチのコントロール端子は、それぞれ２−１、２−２の入力端子に接続されている。
【００６９】
又、５−１０４，５−１０５の  ＭＯＳＦＥＴのソースはそれぞれ他端がＶＤＤ（電源のＨレベル）に接続している抵抗５−６，５−７の一端に接続されている。次に動作について、説明する。
【００７０】
２−１，２−２の入力端子がともにＬレベルの時は、５−４の出力端子がＨとなり、５−１のアナログスイッチがＯＮとなり、５−２，５−３のアナログスイッチは、オフとなり、同時に５−１０４，５−１０５のＭＯＳＦＥＴはオフとなり、５−１０１と５−１０３が接続される内部動作状態になる。
【００７１】
次に２−１がＬ、２−２がＨのときは、５−４の出力端子がＬとなり、５−１と５−２がオフになり、５−３がＯＮとなって、５−１０３と５−５が接続され、３のユーザＩＰのＡＳＩＣ部分のＩＯが全て、４のＡＳＩＣの外部端子と接続可能となり、それに汎用のマイコンを接続することで、外部からの３の評価を実施可能となり、エミュレータを用いて３を動作させることも可能となる。
【００７２】
この条件では、５−４の出力端子がＬのため、５−１０４，５−１０５のＭＯＳＦＥＴがＯＮとなり、５−１０１，５−１０３に接続される信号線がプルアップされ、それらの信号線がＨインピンダンスとなって生じるトラブルを避けられるようになっている。
【００７３】
次に２−１がＨ、２−２がＬのときは、５−４の出力端子がＬとなり、５−１と５−３がオフになり、５−２がＯＮとなって、５−１０１と５−５が接続され、１のマイコンＩＰ単体動作可能なように、内部で完結されるマイコンＩＰの双方向信号を外部に出力できるようにした例である。
【００７４】
この条件でも、５−４の出力端子がＬのため、５−１０４，５−１０５のＭＯＳＦＥＴがＯＮとなり、５−１０１，５−１０３に接続される信号線がプルアップされ、それらの信号線がＨインピンダンスとなって生じるトラブルを避けられるようになっている。
【００７５】
第５の実施例
次に第５の実施例を図６で説明する。
【００７６】
この例も双方向バスの接続の切り替えについて説明したものである。
【００７７】
図５では、ＩＰに対しては、一切制御信号を加えることはしていない。
【００７８】
即ち、完全なブラックボックスの場合に関しての信号操作の例であるのに対して、図６では、それらのＩＰにも手を加えられる場合に関する例である。６−１０１が１の双方向ＩＯ端子、６−１０２が３の双方向ＩＯ端子で、その２端子間が接続されている。
【００７９】
６−１０３が６−１０１のＩＯの制御端子で、Ｈのとき、６−１０１のポートが入力モードとなり、出力はＨインピーダンス状態となる。
【００８０】
６−１０３がＬのとき、６−１０１のポートが通常モードとなり、内部コントロールによって、出力モード、入力モードのどちらかに制御される。
【００８１】
同様に６−１０４が６−１０２のＩＯの制御端子で、Ｈのとき、６−１０２のポートが入力モードとなり、出力はＨインピーダンス状態となる。
【００８２】
６−１０３がＬのとき、６−１０１のポートが通常モードとなり、５のＩＰの内部コントロールによって、出力モード、入力モードのどちらかに制御される。
【００８３】
２−２が６−１０３と６−１の２入力ＯＲゲートの一方の入力端子に接続され、２−１が６−１０４と６−１の２入力ＯＲゲートの他方の入力端子に接続されている。
【００８４】
又、６−１０１と６−１０２のポートは相互に接続されていると共に、多端がＶＤＤにつられている６−１０５のプルアップ抵抗の一端と、６−２のアナログスイッチの一端に接続されている。
【００８５】
６−２の他端は、６−１０６の出力端子に接続されている。また６−２のコントロール端子は、６−１の出力端子に接続されている。
【００８６】
次に動作について、説明する。
【００８７】
２−１，２−２がＬのときは、６−２がオフとなり、６−１０１と６−１０２がＡＳＩＣ内部で接続され通常モードで動作する。（この場合、この入出力制御は、図示されてない他のＩＯ端子で行われている）
ただし、このバスがＨインピーダンスになってトラブルが生じないように、このバスに６−１０５のプルアップ抵抗が動作する。
【００８８】
次に２−１がＬ、２−２がＨのときは、６−１の出力端子がＨとなり、かつ、１のマイコンＩＰの６−１０３がＨのため、６−１０１がＨインピーダンス状態となり、６−１０２と６−１０６が接続され、３のユーザＩＰのＡＳＩＣ部分の双方向ＩＯが、４のＡＳＩＣの外部端子と接続可能となり、それに汎用のマイコンを接続することで、外部からの３の評価を実施可能となり、エミュレータを用いて３を動作させることも可能となる。
【００８９】
次に２−１がＨ、２−２がＬのときは、６−１の出力端子がＨとなり、かつ、３のユーザＩＰの６−１０４がＨのため、６−１０２がＨインピーダンス状態となり、６−１０１と６−１０６が接続され、１のマイコンＩＰの双方向ＩＯが、４のＡＳＩＣの外部端子と接続可能となり、外部からの１のマイコン評価が可能となる。
【００９０】
第６の実施例
図７に第６の実施例を示す。これは、内部のＩＰ間の入力と出力端子が接続されているとき、個別ＩＰチェックモード時でも、もう一方のＩＰを動作させ、そのＩＰも外部ＩＰとして利用可能な例である。
【００９１】
即ち、７−８がＨのとき個別ＩＰチェックモードになるように構成されている。具体的には、７−２のＩＰの出力端子７−１０の信号端子と、７−１のＩＰの７−１１の信号端子が、ＡＳＩＣ内部で接続されているとき、７−８をＨにすることで、個別ＩＰを動作可能とさせ、かつ、内部の複数のＩＰも独立にチェックが可能となる。
【００９２】
具体的には、７−１０の出力端子は、７−４のバッファの入力端子と、７−５の２入力ＡＮＤゲートの一方の入力端子に接続され、７−４の出力は、７−１２のＡＳＩＣの出力端子に接続されている。
【００９３】
７−８は、７−７のＡＮＤゲートの一方の入力端子に接続され、又、７−３のインバータの入力端子にも接続されている。
【００９４】
７−３の出力端子は、７−５の他方の入力端子に接続され７―５の出力は、７−６の２入力ＯＲゲートの一方の入力端子に接続され、７−６の他方の入力端子は、７−７の２入力ＡＮＤゲートの出力端子に接続され、７−６の出力端子が７−１１の７−１のＩＰの入力端子に接続されている。
【００９５】
７−７の他方の入力端子が、７−９の独立したＡＳＩＣの入力端子に接続されている。
【００９６】
次に動作について説明する。
【００９７】
７−２，７−１は、７−２がユーザＩＰ、７−１がマイコンＩＰ、の場合でも７−１がユーザＩＰ、７−２がマイコンＩＰ、の場合でも、どちらでも良い。
【００９８】
７−８がＬのときは、内部動作モードであり、７−７がオフ、７−５がＯＮとなるので、７−１０の信号が７−５，７−６を経由して７−１１に入力される。
【００９９】
７−８がＨの時には、７−５がオフ、７−７がＯＮとなるので、７−９の入力端子に入力される信号が、７−７，７−６を通じて、７−１１に入力され、７−２，７−１はそれぞれ独立な動作を外部でチェック可能である。必要であるなら、７−１２を７−９に接続することで、内部モードと同じ動作を実現することができる。
【０１００】
このモードは、ＰＩＮ数が増えるが、一番設計の自由度をもたせることができる。
【０１０１】
第７の実施例
図８に第７の実施例を示す。図８は図６から６−１と６−２がなくなった場合で、データバスなど外部でも使用する場合の例である。
【０１０２】
この場合、２−１，２−２がＬの時は、６−１０６の端子を、内部での制御で用いないタイミングで用いて、外部からまたは外部への１のＣＰＵへのデータアクセスが可能となる。
【０１０３】
２−１がＨ、２−２がＬのときは、６−１０２端子がＨインピーダンス（入力）モードとなり、１の単体動作モードとなり、又、２−１がＬ、２−２がＨのときは、６−１０１端子が、Ｈインピーダンス（入力）モードとなり、３の単体動作モードとなる。
【０１０４】
第８の実施例
実際には、パッケージのＰＩＮ数等の制限で、ＰＩＮのマルチプレックスが必要か必要でないかで前記第２の実施例から第８の実施例のインタフェースを組み合わせて使い分け、第１の実施例のような回路を構成することも可能だし、ＰＩＮをマルチプレックスで節約することが可能である。その場合、マルチプレックスをするポートを、汎用ポートにしておき、外部にアドレスバスと、データバスを出力信号としてだすＬＳＩであれば、その汎用ポートを、内部信号用ポートと割り当てたとき、内部にある汎用ポートアドレスの汎用ポートへのアクセスを禁止して、ＬＳＩ外部に同じアドレスの汎用ポートをバスに接続したとき、そちらのポートへの同じアドレスでのアクセスをできるようにすることで、そのポートのアドレスの利用を制限せず、有効利用することが可能である。
【０１０５】
第９の実施例
図２の２−１０１のＲＯＭを通常、ソースを変更しないソースのみで、マスクＲＯＭ化しておくことで、当該マイコンＩＰをいじらぬように固定することができることで、外部に接続する必要のあるＲＯＭのアドレスを減らし、ＰＩＮ数を減らし、コストダウンが可能となる。
【０１０６】
第１０の実施例
図２の２−１０２のＲＡＭをＦＲＡＭにすることにより、十分ＲＡＭのアクセススピードに余裕のあるアプリケーションでは、ＲＡＭをＲＯＭとしても不揮発ＲＡＭとしても使うことができ、過去の情報を蓄積したり、パワーオフ時のメモリバックアップとしてつかいたいアプリケーションには非常に有効となる。
【０１０７】
なお、ＦＲＡＭについては、富士通の雑誌ＦＩＮＤ  ＶＯＬ  １８  ＮＯ．６  ２０００  ｐ．６〜に紹介されているので、詳細説明は省略する。
【０１０８】
第１１の実施例
図２−１０２のＲＡＭを１Ｔ―ＳＲＡＭにすることにより、０．１８ｕｍルール以下の大容量高速ＳＲＡＭ用途で、コストダウンと性能アップが実現可能である。１Ｔ―ＳＲＡＭとは、ＳＲＡＭインタフェースを持ったＤＲＡＭで、リフレッシュ等の制御は全てＲＡＭの中で制御される要綱製された高速動作擬似ＳＲＡＭである。
【０１０９】
１Ｔ―ＳＲＡＭの詳細は、ＣＱ出版社のデザインウエーブ２００１年  ｊａｎｕａｒｙ１１９ページ〜に紹介されているので、説明は省略する。これを、用いることにより、通常のＡＳＩＣプロセスでも大容量高速ＳＲＡＭを小さなチップ面積で実現することが可能である。
【０１１０】
第１２の実施例
図９に複写機の簡単な構造を示す。
【０１１１】
複写機の原理は、スキャナ１１−１で文字、画像をスキャンして電気信号に変換して、機械に読み込み、その情報を処理した結果を１１−２のプリンタでプリントするのが原則である。
【０１１２】
通常、それらのスキャナ部、プリンタ部に一個づつマイコン制御のカスタムＡＳＩＣが置かれ、それらのスキャナと、プリンタの調停及び、外部のマイコン等のインタフェース制御をするコントロール回路１１−３にもう一個のマイコン制御のカスタムＡＳＩＣが置かれる。
【０１１３】
その場合、通常、スキャナ部と、プリンタ部にそれぞれマイコンＩＰをもったＬＳＩを用いて、別々に紙の搬送や、ランプ、レーザー、ポリゴンモータ等を制御を調整するのが、高速な複写機で行われている設計時の制御方法である。
【０１１４】
その場合、モーター等のメカトロニクスを制御しながらスキャンした情報を正確に処理してプリントするには、リアルタイムなトレース機能を有するリアルタイムエミュレータでないと、動作のバグを抽出するには、非常に余計な工数を必要とする。
【０１１５】
又、個別のスキャナ、プリンタの制御が完結していても、それらの２つを同時に制御させる複写機としての総合評価は、それ以上に難しく外部からのリアルタイムエミュレータがないと評価が非常に困難である。
【０１１６】
その場合、新規ＬＳＩの機能を、ユーザＩＰモードで外部のリアルタイムエミュレータで制御可能なようにしてあることで、開発工数の大幅なアップが期待できる。それらの３個のマイコンを有したＬＳＩは、１１−４のエミュレータより、独立に接続可能で、前記２−１，２−２の端子が、各ボードで独立に制御可能となっている。又、エミュレータ１１−４は、１１−５の信号線で１１−１のスキャナの制御回路１１−７を制御し、１１−６の信号線でプリンタ制御回路１１−８を制御可能である。また、１１−９の信号線で、１１−３を制御可能で１１−３は、１１−１０，１１−１１の信号線でそれぞれ１１−１と、１１−２を制御可能となっている。この構造で、１１−４は、１１−３，１１−７，１１−８の制御回路のマイコンと置き換え、リアルタイムなエミュレーションを実行できる。もちろんその場合、下記ＬＳＩは、カスタムＩＰ単体モードとなっており、ボードのインタフェースで、そのマイコンの対応する信号端子に相当するエミュレータの信号線に接続されていることでリアルタイムなエミュレーションが実行可能である。
【０１１７】
【発明の効果】
以上より、
１：マイクロコンピュータ全体で構成されたＩＰと、ユーザ設計部分よりなるユーザＩＰの２つのＩＰよりなるシステムＬＳＩで、１チップマイコンの動作を外部より確認するモードと、内部のユーザＩＰ部分のみのインタフェース部分全てをＬＳＩの外部ＩＯに出力するモードと、ＬＳＩ内部でマイコンとカスタムＡＳＩＣ部分が接続され、１チップとしてシステム制御できるＡＳＩＣモードとのモード切替が可能なシステムＬＳＩを構成したので、マイコン部のシミュレーション等余計な設計工数を削減でき、設計開発の工数と期間を大幅に短縮することが可能となる。同時に評価のときも外部のマイコン用評価ツールを用いて、設計の効率化を図ることが可能である。
【０１１８】
２：前記マイクロコンピュータは、汎用マイクロコンピュータである様に構成したシステムＬＳＩを実現したので、汎用のリアルタイムエミュレータを用いてメカトロニクスの評価工数を削減できる。
【０１１９】
３：ＬＳＩ内部には、少なくとも、コードの変更の無いＯＳ等に相当するソフト部分に相当するＲＯＭを含む様に前記ＬＳＩを構成したので、外部のＲＯＭメモリを削減しコストダウンが可能である。
【０１２０】
４：少なくとも前記マイコンのワークＲＡＭ等を構成するＲＡＭは、１Ｔ＿ＳＲＡＭまたはＦＲＡＭを用いたＳＲＡＭとする様に前記ＬＳＩを構成することで、ＲＡＭの大容量、高速アクセスが可能となるメリットがある。
【０１２１】
５：内部だけで完結する信号は、前記切り替え時ＬＳＩ外部に出力する場合には、汎用ＩＯポートに信号が割り付けられ、そのＩＯポートは、外部で汎用ＩＯエクスパンダで等価機能を実現可能なように構成することで、ポートを有効に利用可能なメリットがある。
【０１２２】
６：前記ＬＳＩは０．５ｕｍルールより設計ルールが小さいことを特徴としたＬＳＩで構成することで、ＦＲＡＭによる電源オフ時の高信頼性のバックアップが実現可能である。又、高速動作及び、コストダウン及び、設計工数の削減に対しては０．１８ｕｍ以下の設計ルールで有効な実施が可能である。
【０１２３】
７：複写機の制御を構成するＬＳＩを前記ＬＳＩ仕様で作成し、それを用い、そのユーザＩＰのすべてのインタフェースを出力するモードで、複写機動作をリアルタイムエミュレーション可能な複写機または、スキャナまたはプリンタを構成したので、汎用の標準エミュレータで、複写機または、スキャナ、プリンタの動作のリアルタイムエミュレーションが実現できるので、複雑なメカトロ制御においても、設計時の評価が容易となり、開発工数を削減可能である。
【図面の簡単な説明】
【図１】第１の実施例
【図２】１のマイコンの例
【図３】第２の実施例
【図４】第３の実施例
【図５】第４の実施例
【図６】第５の実施例
【図７】第６の実施例
【図８】第７の実施例
【図９】複写機の構造
【符号の説明】
１  マイコンＩｐ
２  インタフェース回路ブロック
３  ユーザＩＰ
２−１０１  マスクＲＯＭ
２−１０２  ＲＡＭ
２−１，２−２  インタフェース制御端子
５−１，５−２，５−３，６−２  アナログスイッチ
１１−１  スキャナ
１１−２  プリンタ
１１−３  複写機のシステム制御回路
１１−４  リアルタイムエミュレータ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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