(57)【要約】【課題】チップ面積を小さくして、負のサージ電圧が入力された場合に回路動作を安定化させることができる半導体装置を提供すること。【解決手段】ｐ型半導体基板１の表面層に隣接してｎ型カソード領域３、４を形成し、ｎ型カソード領域３、４上にカソード電極８、９を形成し、ｐ型半導体基板１の裏面には共通電極である裏面電極１１を形成し、ｎ型カソード領域３、４と離してそれぞれ、ｎ型カソード領域３、４を取り囲むようにｎ型拡散領域５を形成し、このｎ型拡散領域５で取り囲むようにｐ型拡散領域６をｎ型拡散領域５と接するように形成し、ｐ型拡散領域６上とｎ型拡散領域５上に浮遊電極となる金属電極１０を形成する。負のサージ電圧が印加されたとき、ｎ型カソード領域３の染み出した電子流２３は金属電極１０に吸収され、ｎ型カソード領域４に入り込まないため、カソード電極９と接続する制御回路は安定な動作が確保できる。【選択図】        図１
2005317630.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
第１導電型の半導体基板の表面層に形成された複数の第２導電型の第１拡散層と、隣り合う該第１拡散層の間に挟まれ、該第１拡散層から離れて前記半導体基板の表面層に形成された第１導電型の第２拡散層と、該第２拡散層の両側に前記第１拡散層と離れ、前記第２拡散層と接して、前記半導体基板の表面層に形成された第２導電型の第３拡散層と、前記第１拡散層に接するように形成した第１金属電極と、前記第２拡散層と前記第３拡散層に接するように形成された第２金属電極と、前記半導体基板の裏面に形成した裏面電極とを有し、前記半導体基板と前記第１拡散層で前記縦型ｐｎダイオードをし、前記第２金属電極が浮遊電極であることを特徴とする半導体装置。
【請求項２】
半導体基板に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、
第１導電型の半導体基板の表面層に形成された複数の第２導電型の第１拡散層と、隣り合う該第１拡散層の間に挟まれ、該第１拡散層から離れて前記半導体基板の表面層に形成された第２導電型の第４拡散層と、該第４拡散層の両側に前記第１拡散層と離れ、前記第４拡散層と接して、前記半導体基板の表面層に形成された第１導電型の第５拡散層と、前記第１拡散層に接して形成した第１金属電極と、前記第４拡散層と前記第５拡散層に接して形成された第２金属電極と、前記半導体基板の裏面に形成した裏面電極とを有し、前記半導体基板と前記第１拡散層で前記縦型ｐｎダイオードを構成し、前記第２金属電極が浮遊電極であることを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板の裏面側に第１導電型の高濃度層を有することを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２拡散層または第４拡散層が、前記高濃度層に接して形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項５】
前記第３拡散層または第５拡散層が、前記半導体層に接して形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、同一半導体基板に複数の半導体素子と制御回路およびサージ保護素子が形成された半導体装置に関する。
【背景技術】
【０００２】
複数のパワー半導体素子や制御回路及び横型のサージ保護素子とが同一半導体基板に形成された半導体装置において、外来サージ電圧やノイズ電圧の印加およびパワー半導体素子自身の動作で発生したサージ電圧によって、パワー半導体素子や制御回路の正常動作が妨害される場合がある。これを防止するために、パワー半導体素子や制御回路やサージ保護素子を互いに分離する必要があり、分離する方法として、誘電体分離構造や高濃度埋め込みエピタキシャル層と高濃度分離拡散層を用いた接合分離構造の適用が行われている。
自動車向け半導体装置において、前記の誘電体分離構造や接合分離構造を用いて微細化・統合化を進めパワー半導体素子や制御回路を形成する面積の縮小化を図っている。
しかし、自動車向け半導体装置においては、ＥＳＤ（Ｅｌｅｃｔｒｏ  ｓｔａｔｉｃ  Ｄｉｓｃｈａｇｅ）耐量などのサージ耐量およびノイズ耐量などの要求が特に厳しいため、横型のサージ保護素子ではその占有面積が大きくなり、チップ面積が大型化する。
【０００３】
そのため、サージ保護素子以外のパワー半導体素子や制御回路を同一半導体基板に形成してチップ面積を縮小化し、サージ保護素子であるダイオードや抵抗・コンデンサ等を外付けにして、高サージ耐量を実現させる例が多い。
一方、サージ保護素子として縦型ダイオードを同一半導体基板に形成して、チップ面積を小さくする方法がある。
図９は、縦型のサージ保護素子を有する従来の半導体装置の要部平面図である。チップの周辺部に多数の入力端子（カソード電極５８、５９など）が形成され、この入力端子下にサージ保護素子である縦型ダイオードが配置されている。チップ内側には制御回路やパワー半導体素子などが配置される。前記の入力端子はボンディングパッドであり、また縦型ダイオードのカソード電極でもある。
【０００４】
縦型ダイオードは、横型ダイオードと比較して単位面積当たりに、より大きな電流を流すことができるため、小面積でも高いサージ電圧を吸収でき保護効果が大きい。また縦形ダイオードの動作抵抗は、横型ダイオードより小さくすることができて、サージ吸収・保護効果がさらに大きくなり、素子面積の縮小化が可能となる。
図１０は、従来の半導体装置の要部構成図であり、同図（ａ）は図９のＡ部拡大図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図である。これらの図は隣り合う２つの縦型ダイオードの要部構成図である。
ｐ型半導体基板５１の表面層に隣接してｎ型カソード領域５３、５４を形成し、ｎ型カソード領域５３、５４上にカソード電極５８、５９を形成し、ｐ型半導体基板５１の裏面には共通電極である裏面電極６１を形成する。ｎ型カソード領域５３、５４とｐ型半導体基板５１はそれぞれｐｎ接合の縦型ダイオードを構成し、ｐ型半導体基板５１はｐ型アノード領域となる。
【０００５】
ｎ型カソード領域５３、５４と離してそれぞれ、ｎ型カソード領域５３、５４を取り囲むようにｐ型拡散領域５６を形成する。このｐ型拡散領域５６はｎ型カソード領域５３、５４からｐ型半導体基板５１の表面層に広がる空乏層の伸びを停止させる働きをする。カソード電極５８、５９は、ボンディングパッドでもある入力端子ＩＮ１、ＩＮ２となり、それぞれ独立に入力信号が入力される。また、カソード電極はプルアップ抵抗６２ａ、６２ｂ（例えば、１０ｋΩ程度）を介して、電源の高電位側端子Ｖｃｃ（例えば、１４Ｖ程度）と接続する。さらに、カソード電極５８、５９は被保護素子である図示しないパワー半導体素子や制御回路等とも接続する。裏面電極６１はグランドＧＮＤと接続する。
この半導体装置の動作を説明する。通常動作では、縦型ダイオードのｐｎ接合は逆バイアス状態であるために、順方向電流は流れない。しかし、例えば、入力端子ＩＮ１に負のサージ電圧（例えば、ＥＳＤ電圧）が印加されると、つまり、カソード電極５８にマイナスのサージ電圧が印加されると、裏面電極６１からｎ型カソード領域５３を通ってカソード電極５８に過大なサージ電流が流れる。このサージ電流は主電流７１であり、この主電流７１はｐ型半導体基板５１からｎ型カソード領域５３に流入する図示しない正孔流とｎ型カソード領域５３からｐ型半導体基板５１に流入する電子流７３で構成される。染み出した電流７２は、主電流７１の一部であり、電子流７３の一部が分かれて染み出した電子流７４である。この染み出した電子流７４はｎ型カソード領域５４に入り込み、カソード電極５９とプルアップ抵抗６２ｂを通って電源の高電位側端子Ｖｃｃへ流れ込む。つまり、染み出した電流７２はプルアップ抵抗６２ｂを通って流れるため、プルアップ抵抗６２ｂの電圧降下により、隣接した入力端子ＩＮ２の電位が変動し、これと接続した制御回路の動作が不安定となる。
【０００６】
尚、前記の染み出した電流７２は、ｎ型カソード領域５３（エミッタ）、ｐ型半導体基板５１（ゲート）、ｎ型カソード領域５４（コレクタ）で形成される寄生ｎｐｎトランジスタの動作電流であり、ｐ型半導体基板５１（ゲート）の正孔流（ゲート電流）で寄生ｎｐｎトランジスタが動作して流れる電流である。
図１１は、隣り合う入力端子の電位変動と隣り合う２つのｎカソード領域の間の距離Ｌの関係を示す図である。カソード電極５８である入力端子に負のサージ電圧（ＥＳＤ電圧：２５ｋＶ）を印加し、１．２Ａのサージ電流を流した場合を示す。
距離Ｌが１５０μｍ以下になると電位変動が大きくなり始め、１００μｍで電源の高電位側端子Ｖｃｃの電圧（例えば、１４Ｖ）分が変動して、カソード電極５９の電位はグランドＧＮＤの電位まで低下する。この変動電圧値は、例えば、０．２Ｖ以内と極めて小さな値に抑制することが求められ、従来の半導体装置では距離Ｌが１５０μｍ以上必要となる。
【０００７】
前記の隣り合う入力端子の電位の変動を抑制するために、隣り合う２つの縦型ダイオードの間の半導体基板の表面層に、拡散領域を形成し、この拡散領域とグランドを接続して、入力端子間の相互の影響を防止する方法が報告されている（例えば、特許文献１）。
【特許文献１】特開平６−２２４４２７号公報  図１
【発明の開示】
【発明が解決しようとする課題】
【０００８】
前記の図１０の半導体装置において、サージ保護素子として縦型ダイオードを用いた場合でも、隣り合う２つのｎカソード領域の間の距離Ｌが大きいため、チップ面積が大きくなる。また、前記特許文献１の場合は、拡散領域とグランドとを結ぶ配線のために、やはり、チップ面積が大きくなる。
この発明の目的は、前記の課題を解決して、チップ面積を小さくして、負のサージ電圧が入力された場合、隣り合う入力端子の電位変動を抑制し、回路動作を安定化させることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
前記の目的を達成するために、半導体基板に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、第１導電型の半導体基板の表面層に形成された複数の第２導電型の第１拡散層と、隣り合う該第１拡散層の間に挟まれ、該第１拡散層から離れて前記半導体基板の表面層に形成された第１導電型の第２拡散層と、該第２拡散層の両側に前記第１拡散層と離れ、前記第２拡散層と接して、前記半導体基板の表面層に形成された第２導電型の第３拡散層と、前記第１拡散層に接するように形成した第１金属電極と、前記第２拡散層と前記第３拡散層に接するように形成された第２金属電極と、前記半導体基板の裏面に形成した裏面電極とを有し、前記半導体基板と前記第１拡散層で前記縦型ｐｎダイオードを構成し、前記第２金属電極が浮遊電極となる構成とする。
【００１０】
また、半導体基板に形成された半導体素子と該半導体素子を制御する制御回路およびサージ保護素子である複数の縦型ｐｎ接合ダイオードとを有する半導体装置において、第１導電型の半導体基板の表面層に形成された複数の第２導電型の第１拡散層と、隣り合う該第１拡散層の間に挟まれ、該第１拡散層から離れて前記半導体基板の表面層に形成された第２導電型の第４拡散層と、該第４拡散層の両側に前記第１拡散層と離れ、前記第４拡散層と接して、前記半導体基板の表面層に形成された第１導電型の第５拡散層と、前記第１拡散層に接するように形成した第１金属電極と、前記第４拡散層と前記第５拡散層に接するように形成された第２金属電極と、前記半導体基板の裏面に形成した裏面電極とを有し、前記半導体基板と前記第１拡散層で前記縦型ｐｎダイオードを構成し、前記第２金属電極が浮遊電極となる構成とする。
【００１１】
また、第１導電型半導体基板の裏面側に第１導電型の高濃度層を有する構成とする。
また、前記第２拡散層または第４拡散層が、前記高濃度層に接して形成されるとよい。  また、前記第３拡散層または第５拡散層が、前記高濃度層に接して形成されるとよい。
【発明の効果】
【００１２】
この発明によれば、隣り合う縦型ダイオードの間に負のサージ電圧が印加されたとき、縦型ダイオードに流れる主電流の一部が染み出した電流を吸い込む拡散領域を形成し、この拡散領域に吸い込まれた電流を裏面電極に流すことで、隣り合う入力端子に染み出した電流が流入するのを防止して、隣り合う入力端子の電位変動を抑制することで、回路動作の安定化を実現し、サージ耐量の向上を図ることができる。
また、拡散領域に吸い込まれた電流を金属配線を介してグランドに流す必要がないため、従来構造で必要とされた金属配線が不要となり、チップ面積を縮小化できる。
【発明を実施するための最良の形態】
【００１３】
この発明の実施の形態は、負のサージ電圧を印加したとき、サージ保護素子である縦型ダイオードに流れるサージ電流の一部が染み出した電流となって隣り合う縦型ダイオードに入り込み、入力端子の電圧を変動させることを防止するために、隣り合う２つの縦型ダイオードの間に染み出した電流を吸収するための領域（拡散領域と金属電極）を形成したことである。
以下、図面を参照しながらこの発明の実施例を説明する。また、第１導電型をｐ型、第２導電型をｎ型とするが逆にしても構わない。
【実施例１】
【００１４】
図１は、この発明の第１実施例の要部構成図であり、同図（ａ）は平面図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した断面図である。これらの図は隣り合う２つの縦型ダイオードの要部構成図であり、図示しないが、これらの図の外側には、図９に示すような被保護素子であるパワー半導体素子や制御回路が形成されている。
ｐ型半導体基板１の表面層に隣接してｎ型カソード領域３、４を形成し、ｎ型カソード領域３、４上にカソード電極８、９を形成し、ｐ型半導体基板１の裏面には共通電極である裏面電極１１を形成する。ｎ型カソード領域３、４とｐ型半導体基板１はそれぞれｐｎ接合の縦型ダイオードを構成し、ｐ型半導体基板１はｐ型アノード領域となる。
ｎ型カソード領域３、４と離してそれぞれ、ｎ型カソード領域３、４を取り囲むようにｎ型拡散領域５を形成し、このｎ型拡散領域５で取り囲むようにｐ型拡散領域６をｎ型拡散領域５と接するように形成する。但し、チップ端側では、ｐ型拡散領域６の外側にはｎ型拡散領域５を形成しなくてもよい。前記のｐ型拡散領域６上とｎ型拡散領域５上に金属電極１０を形成する。この金属電極１０は他の回路や端子などとは接続しない浮遊電極（浮遊電位状態にある電極）とする。尚、図中の７はＬＯＣＯＳ酸化膜である。
【００１５】
カソード電極８、９は、ボンディングパッドでもある入力端子ＩＮ１、ＩＮ２となり、それぞれ独立に入力信号が入力される。また、カソード電極８、９はプルアップ抵抗１２ａ、１２ｂを介して、電源の高電位側端子Ｖｃｃと接続する。さらに、カソード電極８、９は被保護素子であるパワー半導体素子や制御回路等も金属配線で接続する。裏面電極１１はグランドＧＮＤと接続する。
この半導体装置の動作を説明する。通常動作では、縦型ダイオードのｐｎ接合は逆バイアス状態であるために、順方向電流は流れない。しかし、例えば、入力端子ＩＮ１に負のサージ電圧が印加されると、つまり、カソード電極８にマイナスのサージ電圧が印加されると、裏面電極１１からｎ型カソード領域３を通ってカソード電極８に過大なサージ電流が流れる。このサージ電流は図示した主電流２１である。この主電流２１はｐ型半導体基板１からｎ型カソード領域３に流入する図示しない正孔流とｎ型カソード領域３からｐ型半導体基板１に流入する電子流２３で構成される。この電子流２３の一部が染み出した電子流２４となりｎ型拡散領域５に入り込む。このｎ型拡散領域５に入り込んだ染み出した電子流２４は金属電極１０に流れ出す。この金属電極１０は浮遊電位となっているため、ここに流れ込んだ電子は外部へは流れて行かず、裏面電極１１からｐ型半導体基板１、ｐ型拡散領域６を通ってきた正孔流２５の正孔と再結合する。つまり、サージ電流は縦型ダイオードで殆ど流れ、一部の染み出した電流２２がｐ型拡散領域６を通ってｎ型カソード領域３に流れる。ｎ型カソード領域４とｐ型半導体基板１のｐｎ接合は逆バイアスされているので、この染み出した電流２２はｎ型カソード領域４へは流れて行かない。
【００１６】
このように、隣り合う縦型ダイオードの間に染み出した電子流２４を引き抜くためのｎ型拡散領域５およびｐ型拡散領域６とこれらを短絡する金属電極１０を設けたことで、ｎ型カソード領域３に隣接したｎ型カソード領域４に流れ出す電子流を防止し、カソード電極８に隣接したカソード電極９の電位変動を抑制することができる。電位変動を抑制することで、隣接した入力端子となるカソード電極９と接続する回路の動作が安定化される。
また、金属電極１０は前記したように浮遊電位となっており、従来のようにグランドと接続されていないので、金属電極１０の電流容量の確保および金属電極１０の抵抗の低減は必要としない。そのため、金属電極１０の幅を狭めることができて、チップ面積の縮小化を図ることができる。
尚、図１（ａ）の平面図を、図２、図３のように、ｎ型カソード領域３、４をｎ型拡散領域５、ｐ型拡散領域で取り囲まずに、隣り合うｎ型カソード領域の間にのみｎ型拡散領域５、ｐ型拡散領域６を形成しても同様の効果が得られる。また、図２では、ｎ型拡散領域５でｐ型拡散領域６を挟んだ平面形状をしており、図３では、ｐ型拡散領域６をｎ型拡散領域５で取り囲んだ平面形状をしている。どちらも図１と同様の効果を得ることができる。
【実施例２】
【００１７】
図４は、この発明の第２実施例の半導体装置の要部断面図である。この図は、図１に相当する隣り合う２つの縦型ダイオードの要部断面図である。
図１との違いは、ｎ型拡散領域５とｐ型拡散領域６の配置が入れ代わっている点である。この場合も、動作は図１と同じであり、ｎ型カソード領域３からの染みだ出した電子流２４はｐ型半導体基板１、ｎ型半導体領域５を通って金属電極１０に流入する。金属電極１０に入った電子はｐ型半導体基板１、ｐ型拡散領域６を通ってきた正孔と再結合し、ｎ型カソード領域４へは流れて行かない。そのため、図１と同様の効果が得られる。また、ｎ型拡散領域５が図１より離れているために、ｎ型拡散領域５に到達する電子は少なく、そのため、ｎ型カソード領域４に流れ込む染み出した電子流２４を一層防止できる。
また、ｎ型拡散領域５を囲んでｐ型拡散領域６があるため、ｎ型カソード領域３または４に正の過電圧が印加した場合、ｐ型拡散領域６が空乏層の伸びを抑える働きをするため、高いサージ電圧が印加された場合でもｎ型カソード領域３または４とｎ型拡散領域５の間がパンチスルーするのを防止できる。
【実施例３】
【００１８】
図５は、この発明の第３実施例の半導体装置の要部断面図である。この図は、図４に相当する隣り合う２つの縦型ダイオードの要部断面図である。
図４との違いは、ｐ型半導体基板１に相当する高抵抗のｐ型半導体層１ａが低抵抗のｐ型半導体基板２（高濃度層）上に形成され、このｐ型半導体層１ａに低抵抗のｐ型半導体基板２に達するｎ型カソード領域３、４と、このｎ型カソード領域３、４に挟まれたｐ型半導体層２の表面層にｎ型拡散領域５とｐ型拡散領域６を形成した点である。
ｎ型カソード領域３から染み出した電子流２４が低抵抗のｐ型半導体基板２からｐ型半導体層１ａに注入される正孔と再結合しやすくなり、より大きな負のサージ電圧が印加されてもカソード電極９の電位変動を小さくできる。また、正のサージ電圧が印加された場合でも低濃度のｐ型半導体基板２があるため、縦型ダイオードの動作抵抗が小さくなり、図２より、半導体装置のサージ耐量（ＥＳＤ耐量など）を向上させることができる。尚、ｎ型拡散領域５とｐ型拡散領域６を入れ換えても同様の効果が得られる。
【実施例４】
【００１９】
図６は、この発明の第４実施例の半導体装置の要部断面図である。この図は、図５に相当する隣り合う２つの縦型ダイオードの要部断面図である。
図５との違いは、ｎ型拡散領域５が、低抵抗のｐ型半導体基板２に達している点である。この場合は、ｎ型拡散領域５が低抵抗のｐ型半導体基板２と接しているため、ｎ型カソード領域３からｐ型半導体層１ａに染みだ出した電子流２４はｎ型拡散領域５へ確実に流れて行くため、より大きな負のサージ電圧が印加されてもカソード電極９の電位変動を図５より小さく抑制できる。尚、ｎ型拡散領域５とｐ型拡散領域６を入れ換えても同様の効果が得られる。
【実施例５】
【００２０】
図７は、この発明の第５実施例の半導体装置の要部断面図である。この図は、図６に相当する隣り合う２つの縦型ダイオードの要部断面図である。
図６との違いは、ｐ型拡散領域６をｐ型半導体基板２（高濃度層）に達するようにした点である。この場合は、拡散深さの深いｐ型拡散領域６でｎ型拡散領域５が取り囲まれているため、ｎ型カソード領域３からｐ型半導体層１ａに染みだ出した電子流２４が低抵抗のｐ型半導体基板２へ流れて行く割合が図６より多くなり、そのため、ｎ型拡散領域５に入り込む割合が図６より少なくなる。
さらに金属電極１０でキャリア変換された正孔流２５が流れるｐ型半導体基板２の抵抗が小さくなることから、大きな負のサージ電圧が印加されてもカソード電極９の電位変動を図６より小さく抑制できる。また、前記実施例の中でこの第５実施例が最も電位変動抑制効果が大きい。尚、ｎ型拡散領域５とｐ型拡散領域６を入れ換えても同様の効果が得られる。
【００２１】
図８は、図７の半導体装置において、隣り合う入力端子の電位変動と隣り合う２つのｎカソード領域の間の距離Ｌの関係を示す図である。カソード電極８に負のサージ電圧（ＥＳＤ電圧：２５ｋＶ）を印加し、１．２Ａのサージ電流を流した場合を示す。
距離Ｌが５０μｍ以下で電位変動値が大きくなり初め、４０μｍで１４Ｖまで上昇する。そのため、電圧変動値が０．２Ｖ以下とするためには距離を５０μｍ以上とする必要がある。つまり、本発明品は、従来品と比べると、隣り合うｎカソード領域３、４の間の距離Ｌを１５０μｍから５０μｍに、即ち、１／３にできるため、チップ面積の縮小化を図ることができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の第１実施例の要部構成図であり、（ａ）は平面図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図
【図２】図１（ａ）とは異なる要部平面図
【図３】図１（ａ）とは異なる要部平面図
【図４】この発明の第２実施例の半導体装置の要部断面図
【図５】この発明の第３実施例の半導体装置の要部断面図
【図６】この発明の第４実施例の半導体装置の要部断面図
【図７】この発明の第５実施例の半導体装置の要部断面図
【図８】図７の半導体装置において、隣り合う入力端子の電位変動と隣り合う２つのｎカソード領域の間の距離Ｌの関係を示す図
【図９】縦型のサージ保護素子を有する従来の半導体装置の要部平面図
【図１０】従来の半導体装置の要部構成図であり、（ａ）は図９のＡ部拡大図、（ｂ）は（ａ）のＸ−Ｘ線で切断した断面図
【図１１】隣り合う入力端子の電位変動と隣り合う２つのｎカソード領域の間の距離Ｌの関係を示す図
【符号の説明】
【００２３】
１    ｐ型半導体基板
１ａ  ｐ型半導体層（高抵抗）
２    ｐ型半導体基板（低抵抗）
３、４  ｎ型カソード領域
５    ｎ型拡散領域
６    ｐ型拡散領域
７    ＬＯＣＯＳ酸化膜
８、９  カソード電極
１０    金属電極
１１    裏面電極
１２ａ、１２ｂ  プルアップ抵抗
２１    主電流（サージ電流）
２２    染み出した電流
２３    電子流
２４    染み出した電子流
２５    正孔流
Ｖｃｃ  電源の高電位端子
ＩＮ１、ＩＮ２  入力端子
ＧＮＤ  グランド
ｅ      電子
ｈ      正孔
Ｌ      距離
【図１】
2005317630.tif 000003
【図２】
2005317630.tif 000004
【図３】
2005317630.tif 000005
【図４】
2005317630.tif 000006
【図５】
2005317630.tif 000007
【図６】
2005317630.tif 000008
【図７】
2005317630.tif 000009
【図８】
2005317630.tif 000010
【図９】
2005317630.tif 000011
【図１０】
2005317630.tif 000012
【図１１】
2005317630.tif 000013