(57)【要約】      （修正有）【課題】  階層型相互接続構造を有するフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）を提供する。【解決手段】  ＦＰＧＡは、相互接続構造によりその間で経路選択される信号を有する論理ヘッドを含む。各論理ヘッドは、組合せ論理を実行することができる複数のカスケード接続可能な論理ブロックを含む。論理ヘッドは、更に、２つの独立した論理ユニットに分割することができる。【選択図】図１
2005124151.tif 000002
【特許請求の範囲】
【請求項１】
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）であって、
前記ＦＰＧＡ上で信号を経路選択するための相互接続構造と、
前記相互接続構造から複数の論理ヘッド入力を受信し、前記相互接続構造へ複数の論理ヘッド出力を出力する複数の論理ヘッドとを備え、前記論理ヘッドが、
（１）前記論理ヘッド入力上で組合せ論理を実行することが可能な複数の論理ブロックであって、いくつかの論理ブロックの出力が他の論理ブロックに入力として供給されるようにカスケード状に形成されている複数の論理ブロックと、
（２）前記複数の論理ヘッド入力を受信し、前記複数の論理ヘッド入力を前記複数の論理ブロックに経路選択する入力セクションと、
（３）前記相互接続構造にインタフェース接続し、前記論理ヘッド出力を出力する出力セクションとを備えるＦＰＧＡ。
【請求項２】
前記相互接続構造が、階層型構造であり、複数のレベルの相互接続経路選択を有し、前記複数のレベルの相互接続経路選択のうちの１つが、直接隣接する論理ヘッドを用いた論理ヘッド入力および論理ヘッド出力の通信のために専用に使用されるリング構造である、請求項１に記載のＦＰＧＡ。
【請求項３】
前記リング構造が複数のリングを含み、前記複数のリングの各々が前記論理ヘッドの前記論理ヘッド出力のうちの１つと関連する、請求項２に記載のＦＰＧＡ。
【請求項４】
前記論理ヘッドの前記論理ヘッド出力のうちの１つが、前記出力セクションを通しての前記相互接続構造の複数のラインへの出力であり、前記出力セクションが、
前記複数のラインの各々に対応する複数の出力バッファであって、前記論理ヘッド出力のうちの前記１つを受信し、前記論理ヘッド出力のうちの前記１つをその対応するラインに供給する複数の出力バッファと、
前記論理ヘッド出力が前記複数のラインのうちの１つに２倍の強さで供給されるように、前記複数の出力バッファのうちの別の１つを、その対応するラインから前記対応するラインとは異なるラインに切り替えることができるプログラマブル・スイッチとを備える、請求項１に記載のＦＰＧＡ。
【請求項５】
前記入力セクションが、前記複数の論理ヘッド入力を前記論理ブロックに供給する前に、前記複数の論理ヘッド入力のうちの１つ以上を選択的に反転することができるインバータを含む、請求項１に記載のＦＰＧＡ。
【請求項６】
前記論理ヘッド入力信号のうちの１つ以上がプログラムされたスイッチにより切り替えられる場合に、前記インバータが使用される、請求項５に記載のＦＰＧＡ。
【請求項７】
前記論理ヘッドが、更に、
第１の論理ブロック入力として、第１の論理ヘッド入力および第２の論理ヘッド入力を有する第１の論理ブロックであって、第１の論理ヘッド出力を供給する第１の論理ブロックと、
第２の論理ブロック入力として、第３の論理ヘッド入力および第４の論理ヘッド入力を有する第２の論理ブロックであって、第２の論理ブロック出力を供給する第２の論理ブロックと、
１つの入力としてキャリーイン信号を有し、第２の入力として前記第２の論理ブロック出力を有するＡＮＤゲートであって、ＡＮＤゲート出力を供給するＡＮＤゲートと、
第１の入力として前記ＡＮＤゲート出力を有し、第２の入力として前記第１の論理ヘッド出力を有する第３の論理ブロックであって、第２の論理ヘッド出力を供給する第３の論理ブロックと、
第１の入力として第５の論理ヘッド入力を有し、第２の入力として前記第２の論理ブロック出力または前記第３の論理ブロック出力を選択的に有する第４の論理ブロックであって、第３の論理ヘッド出力を供給する第４の論理ブロックとを備える、請求項１に記載のＦＰＧＡ。
【請求項８】
前記第１および第３の論理ブロックが、第１のグループの論理ブロックであり、
前記第２および第４の論理ブロックが、第２のグループの論理ブロックであり、前記第１のグループの論理ブロックが、第２のグループの論理ブロックから独立して論理的に動作することができる、請求項７に記載のＦＰＧＡ。
【請求項９】
前記論理ブロックが、
前記論理ブロックへの第２の入力により制御される第１の送信ゲートと、
前記論理ブロックへの前記第２の入力により制御される第２の送信ゲートであって、その入力として前記論理ブロックへの第１の入力を有する第２の送信ゲートとを備え、
前記論理ブロックへの前記第２の入力に基づいて、前記論理ブロックが、前記第１または第２の送信ゲートを通過した前記信号を出力する、請求項１に記載のＦＰＧＡ。
【請求項１０】
前記論理ブロックが、前記第２の送信ゲートに供給する前に、前記論理ブロックへの前記第１の入力を選択的に反転するための第１のインバータと、前記論理ブロックの前記第２の入力を選択的に反転するための第２のインバータとを更に備える、請求項９に記載のＦＰＧＡ。
【請求項１１】
低レベルの論理信号、高レベルの論理信号、または前記論理ブロックへの前記第１の入力を前記第１の送信ゲートに選択的に経路選択することができる、請求項９に記載のＦＰＧＡ。
【請求項１２】
前記論理ブロックへの前記第１の入力、または前記論理ブロックへの前記第１の入力の反転を前記第２の送信ゲートに選択的に経路選択することができる、請求項１１に記載のＦＰＧＡ。
【請求項１３】
前記相互接続構造が、複数の垂直ラインのうちの任意の１つと複数の交差する水平ラインのうちの任意の１つとの間で伝搬信号を切り替えるためのクロスオーバ・スイッチを含み、前記クロスオーバ・スイッチが前記複数の交差する水平ラインと前記複数の垂直ラインの交点に位置し、前記クロスオーバ・スイッチが、
前記複数の垂直ラインのうちの１つまたは前記複数の水平ラインのうちの１つの上で信号を受信することができ、前記信号を前記複数の垂直ラインのうちの１つまたは前記複数の水平ラインのうちの１つに選択的に経路選択することができるアイランド・ノードと、
プログラムされた場合、前記複数の垂直ラインの各々および前記複数の交差する水平ラインの各々を前記アイランド・ノードに接続することができるプログラマブル・スイッチとを備える、請求項１に記載のＦＰＧＡ。
【請求項１４】
前記複数の垂直ラインが、３つの垂直ラインを備え、前記複数の水平ラインが、３つの水平ラインを備える、請求項１３に記載のＦＰＧＡ。
【請求項１５】
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）の相互接続構造での使用に適応したクロスオーバ・スイッチであって、前記クロスオーバ・スイッチは、複数の垂直ラインのうちの任意の１つと複数の交差する水平ラインのうちの任意の１つとの間で伝搬信号を切り替えるためのものであって、前記複数の交差する水平ラインと前記複数の垂直ラインの交点に位置し、前記クロスオーバ・スイッチが、
前記複数の垂直ラインのうちの１つまたは前記複数の水平ラインのうちの１つの上で信号を受信することができ、前記信号を前記複数の垂直ラインのうちの１つまたは前記複数の水平ラインのうちの１つに選択的に経路選択することができるアイランド・ノードと、
プログラムされた場合、前記複数の垂直ラインの各々および前記複数の交差する水平ラインの各々を前記アイランド・ノードに接続することができるプログラマブル・スイッチとを備えるクロスオーバ・スイッチ。
【請求項１６】
前記複数の垂直ラインが、３つの垂直ラインを備え、前記複数の水平ラインが、３つの水平ラインを備える、請求項１５に記載のＦＰＧＡ。
【請求項１７】
２入力組合せ論理を実行することができる論理ブロックであって、
前記論理ブロックへの第２の入力により制御される第１の送信ゲートと、
前記論理ブロックへの前記第２の入力により制御される第２の送信ゲートであって、その入力として前記論理ブロックへの第１の入力を有する第２の送信ゲートとを備え、
前記論理ブロックへの前記第２の入力に基づいて、前記論理ブロックが、前記第１または第２の送信ゲートを通過した前記信号を出力する論理ブロック。
【請求項１８】
前記第２の送信ゲートに供給する前に、前記論理ブロックへの前記第１の入力を選択的に反転するための第１のインバータと、前記論理ブロックの前記第２の入力を選択的に反転するための第２のインバータとを更に備える、請求項１７に記載の論理ブロック。
【請求項１９】
低レベルの論理信号、高レベルの論理信号、または前記論理ブロックへの前記第１の入力を前記第１の送信ゲートに選択的に経路選択することができる、請求項１７に記載の論理ブロック。
【請求項２０】
前記論理ブロックへの前記第１の入力または前記論理ブロックへの前記第１の入力の反転を前記第２の送信ゲートに選択的に経路選択することができる、請求項１９に記載の論理ブロック。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）に関し、特にカスケード構造においてコンフィギュラブル論理ブロックを備える論理ヘッドを有するＦＰＧＡに関する。
【背景技術】
【０００２】
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）は、通常、複雑な論理機能を必要とする多くの用途に使用される。一般的に、ＦＰＧＡは、反復して配置されている論理ヘッド（セルとも呼ばれる）と、種々のセル間で信号を経路選択する相互接続構造より構成される。Ｘｉｌｉｎｘ、Ａｌｔｅｒａ、Ａｃｔｅｌ、Ｌａｔｔｉｃｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＱｕｉｃｋＬｏｇｉｃなどの販売業者が市販している多くの異なるタイプのＦＰＧＡアーキテクチャが存在する。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
いずれのＦＰＧＡアーキテクチャでも、いくつかの基本的考慮事項間で設計上のトレードオフが行われる。例えば、セルおよび配置の複雑さ、セル間の相互接続構造の経路選択は重要なものである。例えば、非常に複雑な論理セル、すなわち、参照テーブルをベースとする目の粗いグレーンは多数の精巧な動作を行うことができる。しかし、ＦＰＧＡユーザが、ＮＡＮＤゲートの動作のような比較的簡単な動作を必要としている場合には、多くの機能および論理セルの占有面積が無駄になる。
【０００４】
一方、簡単なマルチプレクサおよび基本論理ゲートからなる論理セルは、複雑な機能を実行するために、比較的大量の高価な配線リソース（およびシリコンの占有面積）を使用しなければならない。それ故、いずれのＦＰＧＡアーキテクチャにおいても、機能と柔軟性との間でバランスをとらなければならない。更に、相互接続リソースの経路選択の使い易さ、動作速度、構成したＦＰＧＡの電力消費も考慮に入れなければならない。
【発明を実施するための最良の形態】
【０００５】
以下の詳細な説明においては、メモリ・セルの３つの異なる実施形態について開示する。本明細書に開示するプログラミング方法および回路は、上記３つの異なる実施形態すべてに適用することができる。更に、本発明の実施形態を完全に理解してもらうために、特定の詳細な多くの点についても説明する。しかし、当業者であれば、１つ以上の特定の詳細な点を使用することなく、または他の方法、構成要素、材料等により本発明を実施することができることを理解することができるだろう。他の例の場合には、本発明の態様が理解しにくくなるのを避けるために、周知の構造、材料または動作の詳細な説明は省略してある。
【０００６】
本明細書全体を通して、「一実施形態」または「実施形態」という表現は、この実施形態に関連して記述した特定の機能、構造または特性が、本発明の少なくとも１つの実施形態に含まれていることを意味する。それ故、本明細書全体を通して、「一実施形態で」または「実施形態で」という表現は、必ずしもすべて同じ実施形態を意味するものではない。更に、特定の機能、構造または特性を、１つ以上の実施形態において任意の適当な方法で組み合わせることができる。
【０００７】
図１は、本発明により形成したＦＰＧＡの概略図である。ＦＰＧＡ１０１は、二次元アレイ状に配置されている複数の論理ヘッド１０３を備える。論理ヘッド１０３に入力を供給し、論理ヘッド１０３間で出力を経路選択するものがレベル１相互接続１０５である。本発明の場合には、レベル１相互接続１０５は、以下に更に詳細に説明する３つのレベルを有する階層型相互接続構造の１つのレベルに過ぎない。しかし、一般的に、階層型相互接続構造は、プログラマブル・スイッチを使用して構成することができる一連の階層型経路選択ラインを備える。例えば、各スイッチは、ＮＭＯＳパス・トランジスタおよび不揮発性メモリ・セルにより形成することができる。
【０００８】
論理ヘッド１０３は、論理ヘッド１０３内のプログラマブル・スイッチの設定に従って論理機能を実行するように設計されている。図３に示すように、論理ヘッド１０３は、４つのコンフィギュラブル２入力１出力論理ブロック３０１と、１２個のスイッチＳ１〜Ｓ１２と、２入力ＡＮＤゲート３０３と、５つのインバータと、３つのダブルエッジ（ｄｏｕｂｌｅ−ｅｄｇｅｄ）Ｄ型フリップフロップと、３つの２入力マルチプレクサとからなる。論理ヘッド１０３が６つの入力を有し、その中の４つが正規のデータ入力用のものであり、１つが専用のキャリーイン入力であり、１つが正規のデータ入力およびキャリーインの間で共有されるものであることに留意されたい。
【０００９】
論理ヘッド１０３は、登録および未登録の間で選択可能な３つの出力を有する。論理ヘッド１０３は、入力セクション３０５および出力セクション３０７を有する。入力セクション３０５は、ＩＰ１〜ＩＰ５／ＣinおよびＣinという６つの入力を受信する。入力信号ＩＰ１〜ＩＰ５／Ｃinは、スイッチＳ１〜Ｓ１０を通して経路選択され、インバータを通して入力ＩＰ１〜ＩＰ５／Ｃinまたはその反転バージョンを供給することができる。入力セクション３０５は、ＦＰＧＡのアーキテクチャが変わった場合に入力の数を変えることができるという点を除けば、従来技術による通常のものである。更に、キャリーイン信号Ｃinも従来技術による通常のものであり、多くの場合、算術的機能用に使用される。
【００１０】
出力セクション３０５も、フリップフロップおよび登録または未登録出力方法を使用する従来技術のアーキテクチャによる通常のものである。これはまたシーケンシャル出力または組合せ出力とも呼ばれる。論理ヘッド１０３の入力セクション３０５および出力セクション３０７は、従来技術で使用するものに実質的に類似しているので、本発明の態様が理解しにくくなるのを避けるために簡単に説明した。
【００１１】
代わりに、論理ブロック３０１の配置および使用がカスケード状になっているために、論理ヘッド１０３は新規なものである。図３を見れば分かるように、論理ヘッド１０３は、入力ＩＰ１およびＩＰ２を有する第１の論理ブロックＣＬＢ１を含む。すでに説明したように、入力は、入力セクション３０５のインバータを使用することにより反転することができる。論理ブロック３０１の動作は、以下に更に詳細に説明するように、２つの入力に基づいて総合的な組合せ論理生成を行うためのものである。この場合、論理ブロックＣＬＢ１は、入力ＩＰ１およびＩＰ２を受信し、これらの入力に基づいて組合せ論理出力を供給するように構成することができる。入力ＩＰ３およびＩＰ４を受信する論理ブロックＣＬＢ２の場合も状況はほぼ同じである。
【００１２】
次に、論理ブロックＣＬＢ１の出力は、出力セクション３０７を通して出力信号ＯＰ１として供給される。更に、論理ブロックＣＬＢ１からの出力は、論理ブロックＣＬＢ３への入力としても供給される。論理ブロックＣＬＢ２の出力は、ＡＮＤゲート３０３に供給される。ＡＮＤゲート３０３への第２の入力はキャリーイン信号Ｃinである。次に、ＡＮＤゲート３０３の出力は、論理ブロックＣＬＢ３に第２の入力として供給される。そして、論理ブロックＣＬＢ３の出力は、出力セクション３０７を通して出力ＯＰ２として供給される。
【００１３】
スイッチＳ１１およびＳ１２も、論理ブロックＣＬＢ２による信号出力を、１つの入力として論理ブロックＣＬＢ４へ経路選択するようにプログラムすることができることに留意されたい。このことは、スイッチＳ１２を開にした状態で、スイッチＳ１１を閉にすることにより行うことができる。また、スイッチＳ１１を開状態に維持し、スイッチＳ１２を閉にすることができ、そうすることにより論理ブロックＣＬＢ３の出力が、論理ブロックＣＬＢ４に入力として供給される。次に、論理ブロックＣＬＢ４の出力が、出力セクション３０７を通して出力ＯＰ３として供給される。論理ブロックＣＬＢ４への第２の入力は、入力セクション３０５を通して入力ＩＰ５／Ｃinにより供給される。
【００１４】
４つの論理ブロックＣＬＢ１〜ＣＬＢ４が、カスケード状に接続されていることに留意されたい。すなわち、論理ブロックＣＬＢ１およびＣＬＢ２の出力は、論理ブロックＣＬＢ３および／または論理ブロックＣＬＢ４に選択的に経路選択される。そうすることにより、非常に複雑な論理機能を実行することができるが、論理ヘッドは比較的小型のままである。
【００１５】
更に、一特定実施形態の４つの論理ブロックが示されているが、より多くの入力に対応するために、より多くのまたはより少ない論理ブロックをカスケード状にまたはチェーン状に互いに接続することができる。
【００１６】
論理ヘッド１０３のもう１つの重要な態様は、論理ヘッドを２つの別々の組合せ論理経路に機能的に分割することができることである。例えば、論理ブロックＣＬＢ１およびＣＬＢ３は、第１の２入力組合せ論理回路を形成することができ、論理ブロックＣＬＢ２およびＣＬＢ４は、３入力（ＩＰ３〜ＩＰ５／Ｃin）組合せ論理回路を形成することができる。論理ヘッド１０３を正しく構成すれば、これら２つの論理経路の両方は、別々に動作して別々の出力を供給することができる。それ故、ある重要な意味で、本発明の論理ブロック１０３は、個別の論理回路として機能することができる限りは、高度の柔軟性を有し、更に自身をより複雑な組合せ回路に接続することができる。
【００１７】
更に、論理ヘッド１０３のもう１つの態様は、ＣｉｎからＣｏｕｔへのキャリー・チェーンの存在である。キャリー・チェーンはＡＮＤゲート３０３を通り、論理ブロックＣＬＢ３に経路選択することができる。この組合せは、論理ヘッドが全加算器として構成されている場合には、非常に重要な役割を演じる。
【００１８】
論理ブロック１０３は、１ビット全加算器、５ビットのすべて１またはすべてゼロ検出器、４ビットの等または不等比較器、偶数ビットまたは奇数ビット・パリティ発生器、１−２デマルチプレクサ、および多くの他の機能等の数百の論理機能を実行するように構成することができる。
【００１９】
図４は、論理ブロック３０１の詳細図である。論理ブロック３０１は、２つの送信ゲート４０１と、７つのスイッチＳ１〜Ｓ７と、３つのインバータ４０３とからなる。スイッチＳ１〜Ｓ７を使用することにより、インバータまたはパスゲートに加えて、論理ブロック３０１を、例えば、ＡＮＤ２、ＯＲ２、ＮＯＲ２、ＸＮＯＲ２、ＸＯＲ２またはＮＡＮＤ２等の任意の２入力組合せ論理ゲートとして構成することができる。ＩＰ１およびＩＰ２からの正規のデータ入力は、選択的な方法でスイッチＳ３〜Ｓ７を通して経路選択される。一実施形態の場合には、送信ゲート４０１を対向相補形ＭＯＳＦＥＴ（図４に詳細に示す）として形成することができる。送信ゲート４０１は、そのＰＭＯＳおよびＮＭＯＳの両方がオンになった場合、すなわち、ＰＭＯＳのゲート上に低レベルの信号が存在し、ＮＭＯＳのゲート上に高レベルの信号が存在する場合、信号を通過させることができる。
【００２０】
更に、送信ゲート１の入力は、（１）スイッチＳ１が閉（プログラムされている）の場合には、アース（または低レベルの論理信号）から、（２）スイッチＳ２が閉（プログラムされている）の場合には、Ｖdd（または高レベルの論理信号）から、または（３）スイッチＳ３が閉（プログラムされている）の場合には、ＩＰ１から供給される。
【００２１】
送信ゲート２の入力は、スイッチＳ４またはＳ５のどちらが閉になるようにプログラムされているかにより、ＩＰ１またはＩＰ２の反転バージョンとして供給される。最後に、入力ＩＰ２は、どの送信ゲート４０１が信号を通過させることができるかを制御するために使用される。この場合も、入力ＩＰ２は、スイッチＳ６およびＳ７のプログラミングに応じてインバータ４０３を使用して反転され得る。
【００２２】
論理ブロック３０１の構成は、スイッチＳ１〜Ｓ７が閉または開になっているかどうかにより完全に制御される。これはＦＰＧＡの１つのプログラミング態様である。例えば、図９は、スイッチＳ１〜Ｓ７をプログラミングすることにより種々の論理機能を実行するための構成スイッチ・テーブルを示す。
【００２３】
図５を参照すると、論理ヘッド１０３の出力は、パス・スイッチＳ１〜Ｓ６およびバッファ５０１により相互接続構造に経路選択される。簡単にするために、図５は、論理ヘッド１０３の３つの出力（ＯＰ１〜ＯＰ３）のうちの１つだけを示す。パス・スイッチＳ１〜Ｓ６およびバッファ５０１は、どのライン（１つまたは複数）上で論理ヘッドの特定の出力が供給されるべきであるかを制御するために使用される。例えば、図５においては、この特定の実施形態の場合、出力信号は５つのバッファ５０１に送られ、このバッファ５０１は、出力信号を相互接続構造１０５の一部を形成する５つの出力ラインの１つに供給することができる。以下に更に詳細に説明するように、出力ラインは、「Ｌ」とそれに続く２桁の数字により表される。最初の数字は「相互接続のレベル」を示し、第２の数字はその相互接続のレベルのラインの数字を示す。それ故、ラインＬ２１は、相互接続のレベルが２であり、ライン番号１であることを示す。この例の場合には、レベル２相互接続用の１つのライン、レベル１相互接続の３つのライン、およびレベル０相互接続の１つのラインを示す。相互接続の各レベルは、より多くのまたはより少ないラインを有することができることを理解することができるだろう。
【００２４】
詳しくは、どのライン上で出力が供給されるかは、スイッチＳ１〜Ｓ６により制御される。論理ヘッドの出力が複数の出力ライン上で供給される必要がある場合には、２つ以上のスイッチを同時にオンにすることができる。
【００２５】
例えば、ラインＬ２１で供給される場合には、スイッチＳ１およびＳ２の一方または両方がオンになる。スイッチＳ１およびＳ２のうちの一方のみがオンになった場合には、１つのバッファだけがラインＬ２１に出力を送る。しかし、両方のスイッチＳ１およびＳ２がオン（すなわち閉）になった場合には、２つのドライバが出力信号をラインＬ２１に送る。この場合には、供給能力が２倍になるが、このことは、ラインＬ２１が長い場合には重要な場合がある。それ故、このような状況の場合には、ラインＬ２１が、出力信号を出力信号から比較的遠くに位置する受信機に供給しなければならない「長いライン」であると仮定すると、出力信号は、２つの出力バッファにより供給され、その結果、供給信号が増大してラインＬ２１の長さを補償する。それ故、図５は、コンフィギュラブル・スイッチＳ１〜Ｓ６が、単一のラインに対して種々のバッファをどのように経路選択できるかにより任意の量だけ供給能力の大きさを選択的に増大させることができる出力回路を示す。
【００２６】
図５のコンセプトは、３つ以上のバッファ５０１が信号を１つのラインに供給するように拡張することができる。このようにして、図５の論理ヘッド出力回路を使用することにより柔軟性が更に増大する。
【００２７】
図７を参照すると、論理ヘッドへの入力は、プログラマブル・スイッチＳ１〜Ｓ７を通して入力信号を取得する。図７のこの例の場合には、論理ヘッドへの入力（ＩＰ１〜ＩＰ５／ＣinおよびＣinのグループからの一つ）は、その最も近い隣接論理ヘッドの中の１つまたは３つの専用レベル０ライン（Ｌ０１、Ｌ０２およびＬ０３）の中の１つを通るそれ自身からのもの、またはレベル１のライン（Ｌ１１，Ｌ１２，Ｌ１３，．．．，Ｌ１ｎ）の中の１つからのもの、またはレベル２のライン（Ｌ２１，．．．，Ｌ２ｍ）の中の１つからのものである。簡単にするために、図７は、３つのレベル１のライン、および１つのレベル２のラインだけを示す。しかし、他の実施形態の場合には、相互接続の各レベル用に、より少ないまたはより多いラインを使用することができる。
【００２８】
パス・スイッチＳ１〜Ｓ７は、論理ヘッドへの入力の発生を制御するために使用される。信号の競合または衝突を避けるために、スイッチＳ１〜Ｓ９のうちの１つだけをオンの位置にプログラムすることができる。ある入力ピンが未使用の場合には、そのピンは、スイッチＳ８またはＳ９を使用してＶｄｄまたはアースに接続される。
【００２９】
図６は、レベル０相互接続６０１により、４つの直接隣接する論理ヘッドにプログラマブル・スイッチを通して選択的に接続することができる論理ヘッド１０３を示す。論理ヘッドＬＨ０は中心に位置する。専用ラインを通して、ＬＨ０の出力（ＯＰ１〜ＯＰ３）およびＬＨ０への入力（ＩＰ１〜ＩＰ５／ＣinおよびＣin）を、それぞれ東西南北方向の最も近いものに接続することができる。これらの専用接続は、各論理ヘッドを囲む３つのリング（各出力信号ＯＰ１〜ＯＰ３に対して１つずつ）で実施される。各論理ヘッドの出力は、それ自身の専用リングを有する。次に、各リングは隣接する論理ヘッドの種々の入力に接続される。
【００３０】
すでに説明したように、図１は、レベル１相互接続１０５により、他の論理ヘッドにプログラマブル・スイッチを通して選択的に接続することができる論理ヘッド１０３のアレイを示す。レベル１相互接続ネットワークは、概して、最も近い隣接するものを越えて接続しなければならない場合に使用される。一実施形態の場合には、レベル１相互接続ネットワークは、概して、切替え時間遅延が３〜５単位である場合に使用される。接続点および従来の経路選択スイッチは、それぞれ１回の切替え時間単位の遅延を生じる。しかし、クロスオーバ・スイッチ（図２）は、２つの切替え時間単位の遅延を起こす。
【００３１】
図８は、レベル２相互接続８０１により、遠くの論理ヘッドにプログラマブル・スイッチを通して選択的に接続することができる論理ヘッド１０３を示す。概して、レベル２相互接続８０１は、比較的遠く離れている論理ヘッド間で信号を送信するためのものである。スイッチが、より離間しており、かつ、伝搬距離の大きさに対して、より少ないスイッチを通過するので、レベル２相互接続８０１は、時間遅延を最小化する。
【００３２】
図１０は、レベル２相互接続８０１への論理ヘッドの接続の詳細図である。論理ヘッドへの入力は、全方向から入力可能であり、１つの方向からだけではないことに留意されたい。
【００３３】
図２は、相互接続構造で使用することができるクロスオーバ・スイッチ２０１を示す。例えば、本発明のクロスオーバ・スイッチは、図１のレベル１相互接続で使用することができ、符号２０１により示されている。クロスオーバ・スイッチ２０１は、８つのパス・トランジスタＳ１〜Ｓ８からなる。更に、図のクロスオーバ・スイッチは、３つの水平ラインＨＴ１〜ＨＴ３と交差する３つの垂直ラインＶＴ１〜ＶＴ３上で動作する。クロスオーバ・スイッチを、より多くのまたはより少ない交差信号ラインと伴に動作するように適合させることもできる。
【００３４】
ＶＴ２上の下方に向かう信号が、平行なトラック、すなわちＶＴ１またはＶＴ３を通過しなければならない場合には、スイッチＳ３およびＳ８またはスイッチＳ３およびＳ４がオンになるようにプログラムしなければならない。或いは、信号をＨＴ１またはＨＴ３に経路選択したい場合には、スイッチＳ３およびＳ２またはスイッチＳ３およびＳ６がオンになるようにプログラムしなければならない。更に、信号を左に向かうＨＴ２に経路選択したい場合には、スイッチＳ３およびＳ１がオンになるようにプログラムしなければならない。最後に、信号を右に向かうＨＴ２に経路選択したい場合には、スイッチＳ３およびＳ５がオンになるようにプログラムしなければならない。従って、図を見れば分かるように、図２のクロスオーバ・スイッチを使用して、任意のライン上を伝搬する任意の信号を、スイッチＳ１〜Ｓ８を選択的にプログラムすることにより、他のラインに経路選択することができる。クロスオーバ・スイッチ２０１は、すべての方向において物理的に対称であるので、入力信号が何処で発生したものであっても、任意の他のラインに切り替えることができる。接続毎に２回の切替え時間単位の遅延が生じる。
【００３５】
図２のクロスオーバ・スイッチをより詳しく見れば、各ラインＶＴ１〜ＶＴ３およびＨＴ１〜ＨＴ３を中央の「アイランド・ノード」２０３内におよび外へ切替えることができることが分かる。例えば、ＶＴ１は、スイッチＳ８によりアイランド・ノード２０３に接続され、ＶＴ３は、スイッチＳ４を通してアイランド・ノードに接続され、ＨＴ１は、スイッチＳ２によりアイランド・ノード２０３に接続され、ＨＴ３は、スイッチＳ６を通してアイランド・ノードに接続され、ＶＴ２は、スイッチＳ３およびスイッチＳ７によりアイランド・ノード２０３に接続され、ＨＴ２は、スイッチＳ１およびＳ５によりアイランド・ノード２０３に接続されている。全体的なコンセプトは、各ラインが、アイランド・ノード２０３にアクセスすることができなければならないということである。それ故、図２には３つの垂直ラインおよび３つの水平ラインを示したが、より多くのまたはより少ないラインを有するように、クロスオーバ・スイッチ２０１を変更することができる。
【００３６】
なお、上記プログラマブル・スイッチは、従来のトランジスタ・スイッチとして実施することができ、または別の方法としては、本発明の譲受人に譲渡された「極度に薄い誘電体内の降伏現象を使用する半導体メモリ・セルおよびメモリ・アレイ」（ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＮＤ  ＭＥＭＯＲＹ  ＡＲＲＡＹ  ＵＳＩＮＧ  Ａ  ＢＲＥＡＫＤＯＷＮ  ＰＨＥＮＯＭＥＮＡ  ＩＮ  ＡＮ  ＵＬＴＲＡ−ＴＨＩＮ  ＤＩＥＬＥＣＴＲＩＣ）という名称の、２００１年９月１８日出願の係属中の米国特許出願第０９／９５５，６４１号、「極度に薄い誘電体内の降伏現象を使用する半導体メモリ・セルおよびメモリ・アレイ」（ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＮＤ  ＭＥＭＯＲＹ  ＡＲＲＡＹ  ＵＳＩＮＧ  Ａ  ＢＲＥＡＫＤＯＷＮ  ＰＨＥＮＯＭＥＮＡ  ＩＮ  ＡＮ  ＵＬＴＲＡ−ＴＨＩＮ  ＤＥＩＥＬＥＣＴＲＩＣ）という名称の、２００１年１２月１７日出願の米国特許出願第１０／０２４，３２７号、および「１つのトランジスタを使用する高密度半導体メモリ・セルおよびメモリ・アレイ」（ＨＩＧＨ  ＤＥＮＳＩＴＹ  ＳＥＭＩＣＯＮＤＵＣＴＯＲ  ＭＥＭＯＲＹ  ＣＥＬＬ  ＡＮＤ  ＭＥＭＯＲＹ  ＡＲＲＡＹ  ＵＳＩＮＧ  Ａ  ＳＩＮＧＬＥ  ＴＲＡＮＳＩＳＴＯＲ）という名称の、２００２年４月２６日出願の米国特許出願第１０／１３３，７０４号に従って形成したスイッチおよびプログラム可能な不揮発性メモリを使用することができる。上記米国特許出願の全文を、参照により本明細書に援用する。
【００３７】
上記の説明から、本明細書に記載した本発明の特定の実施形態は例示としてのものであり、本発明の技術思想および範囲から逸脱することなしに、様々な変更を行うことができることを理解することができるだろう。それ故、本発明は、添付の特許請求の範囲を除き、限定されるものではない。
【図面の簡単な説明】
【００３８】
【図１】本発明により形成されたレベル１相互接続構造を示すＦＰＧＡアーキテクチャの概略図。
【図２】図１のＦＰＧＡの相互接続構造で使用するクロスオーバ・スイッチの概略図。
【図３】本発明のＦＰＧＡアーキテクチャで使用する論理ヘッド・セルの詳細図。
【図４】図３の論理ヘッド・セル内で使用する論理ブロックの概略図。
【図５】図３の論理ヘッド・セルが使用する論理ヘッド出力構造の図。
【図６】レベル０相互接続構造を有するＦＰＧＡアーキテクチャの図。
【図７】図３の論理ヘッド・セルが使用する論理ヘッド入力回路の図。
【図８】レベル２相互接続構造を有するＦＰＧＡアーキテクチャの図。
【図９】種々の論理的機能を実行するための図４の論理ブロックの構成方法を示すスイッチ・テーブル。
【図１０】論理ヘッドと本発明により形成されたレベル２相互接続構造との間の接続を示すＦＰＧＡアーキテクチャの概略図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【手続補正書】
【提出日】平成16年11月19日(2004.11.19)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正の内容】
【０００２】
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）は、通常、複雑な論理機能を必要とする多くの用途に使用される。一般的に、ＦＰＧＡは、反復して配置されている論理ヘッド（セルとも呼ばれる）と、種々のセル間で信号を経路選択する相互接続構造より構成される。Ｘｉｌｉｎｘ、Ａｌｔｅｒａ、Ａｃｔｅｌ、Ｌａｔｔｉｃｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ、ＱｕｉｃｋＬｏｇｉｃなどの販売業者が市販している多くの異なるタイプのＦＰＧＡアーキテクチャが存在する。
【特許文献１】米国特許第３６３４９２９号明細書
【特許文献２】米国特許第４３２２８２２号明細書
【特許文献３】米国特許第４４８８２６２号明細書
【特許文献４】米国特許第４４９０９００号明細書
【特許文献５】米国特許第４５０２２０８号明細書
【特許文献６】米国特許第４５０７７５７号明細書
【特許文献７】米国特許第４５４３５９４号明細書
【特許文献８】米国特許第４５４６２７３号明細書
【特許文献９】米国特許第４５９９７０５号明細書
【特許文献１０】米国特許第４６１３８８６号明細書
【特許文献１１】米国特許第４６７７７４２号明細書
【特許文献１２】米国特許第４７５８９８６号明細書
【特許文献１３】米国特許第４７９４５６２号明細書
【特許文献１４】米国特許第４８２３１８１号明細書
【特許文献１５】米国特許第４８７６２２０号明細書
【特許文献１６】米国特許第４８９９２０５号明細書
【特許文献１７】米国特許第４９４３５３８号明細書
【特許文献１８】米国特許第４９６２３４２号明細書
【特許文献１９】米国特許第５１３８４１０号明細書
【特許文献２０】米国特許第５１５０１７９号明細書
【特許文献２１】米国特許第５３０３１８５号明細書
【特許文献２２】米国特許第５３０４８７１号明細書
【特許文献２３】米国特許第５３２３３４２号明細書
【特許文献２４】米国特許第５４１２２４４号明細書
【特許文献２５】米国特許第５４７７４９９号明細書
【特許文献２６】米国特許第５４９６７５６号明細書
【特許文献２７】米国特許第５５７６５６８号明細書
【特許文献２８】米国特許第５５７８８４８号明細書
【特許文献２９】米国特許第５５８６２７０号明細書
【特許文献３０】米国特許第５５８７６０３号明細書
【特許文献３１】米国特許第５６００２６５号明細書
【特許文献３２】米国特許第５６７５５４１号明細書
【特許文献３３】米国特許第５６７５５４７号明細書
【特許文献３４】米国特許第５７４５４１７号明細書
【特許文献３５】米国特許第５８２５２００号明細書
【特許文献３６】米国特許第５８２５２０１号明細書
【特許文献３７】米国特許第５８８０５１２号明細書
【特許文献３８】米国特許第５９０９０４９号明細書
【特許文献３９】米国特許第５９８６９３１号明細書
【特許文献４０】米国特許第５９８６９３９号明細書
【特許文献４１】米国特許第６０１６２６８号明細書
【特許文献４２】米国特許第６０３４８９３号明細書
【特許文献４３】米国特許第６０４０９６８号明細書
【特許文献４４】米国特許第６０６４５９５号明細書
【特許文献４５】米国特許第６０８４４２８号明細書
【特許文献４６】米国特許第６０９７０７７号明細書
【特許文献４７】米国特許第６１５７５６８号明細書
【特許文献４８】米国特許第６１６６９５４号明細書
【特許文献４９】米国特許第６２１４６６６号明細書
【特許文献５０】米国特許第６２１５１４０号明細書
【特許文献５１】米国特許第６２１８２７４号明細書
【特許文献５２】米国特許第６２３２６３１号明細書
【特許文献５３】米国特許第６２４９８０９号明細書
【特許文献５４】米国特許第６２８２１２３号明細書
【特許文献５５】米国特許第６２９４８０９号明細書
【特許文献５６】米国特許第６２９７１０３号明細書
【特許文献５７】米国特許第６３０４６６６号明細書
【特許文献５８】米国特許第６３５１４２８号明細書
【特許文献５９】米国特許第６４２１２９３号明細書
【特許文献６０】米国特許第６４３１４５６号明細書
【特許文献６１】米国特許第６４５６５３５号明細書
【特許文献６２】米国特許第６５５６４８１号明細書
【特許文献６３】米国特許出願公開第２００１／０００３３７４号明細書
【特許文献６４】欧州特許第０２９５９３５号明細書
【特許文献６５】特許第６１２９２２９５号明細書
【非特許文献１】ミランダ・エンリケ（Miranda, Enrique)、他、「ＳｉＯ2膜におけるマルチプル・ブレークダウン・パスを通過する漏れ電流の解析的モデリング (Analytic Modeling of Leakage Current Through Multiple Breakdown Paths in SiO2 Films)」ＩＲＰＳ第３９回年会(39th Annual International Reliability Physics Symposium)、フロリダ州、オーランド、２００１年
【非特許文献２】ロンバルド・エス．(Lombardo, S.)、他、「低反転層密度での極薄ゲート酸化物ｎＭＯＳＦＥＴにおけるブレークダウンの緩和(Softening of Breakdown in Ultra-Thin Gate Oxide nMOSFET's at Low Inversion Layer Density」ＩＲＰＳ第３９回年会(39th Annual International Reliability Physics Symposium)、フロリダ州、オーランド、２００１年
【非特許文献３】ウー・イー．ダブリュ．(Wu, E. W.) 、他「極薄酸化物における酸化物ブレークダウンの電圧依存性電圧加速(Voltage-Dependent Voltage-Acceleration of Oxide Breakdown for Ultra-Thin Oxides)」ＩＥＥＥ、２０００年
【非特許文献４】ララ・マモウド(Rasras, Mahmoud)、他「酸化物ブレークダウン後の基板ホール電流の起源(Substrate Hole Current Origin After Oxide Breakdown)」ＩＥＥＥ、２０００年
【非特許文献５】スネ・ジョルディ(Sune, Jordi)、他「ＳｉＯ2ゲート酸化物におけるポスト・ソフト・ブレークダウン状態(Post Soft Breakdown Condition in SiO2 Gate Oxides)」ＩＥＥＥ、２０００年
【非特許文献６】デ・グラフ・シー．(DeGraaf, C.)、他「新規な高密度で低コストのダイオード・プログラマブル読取専用メモリ(A Novel High-Density Low-Cost Diode Programmable Read Only Memory)」ＩＥＥＥ、１９９６年
【外国語明細書】
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