(57)【要約】【課題】  メモリセルアレイの外周部のメモリセルの不良を確実に検出する。【課題を解決するための手段】  第１ダミー信号線ＤＷＬ１に接続された第１ダミーメモリセルＤＭＣ１は、リアルメモリセルＭＣと同じ形状および特性を有し、外側に位置するリアルメモリセルＭＣに隣接して配置されている。電圧設定回路２６、２８は、テストモード中に第１ダミーメモリセルにテストデータを書き込むために、第１ダミー信号線ＤＷＬ１を第１電圧から第２電圧に切り替える。動作制御回路１２により、第１ダミーメモリセルＤＭＣ１に隣接するリアルメモリセルＭＣに、テストデータと逆論理のデータを書き込むことで、互いに隣接するリアルメモリセルＭＣおよび第１ダミーメモリセルＤＭＣの間で生じるリーク不良をチェックできる。【解決手段】【選択図】    図１
2005332446.tif 000002
【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数のリアルメモリセルと、
一方向に並ぶリアルメモリセルで構成される複数のリアルメモリセル列にそれぞれ接続されたリアル信号線と、
前記リアルメモリセルの配置領域の外側に前記リアル信号線に沿って配置された第１ダミー信号線と、
前記第１ダミー信号線に接続され、前記リアルメモリセルと同じ形状および特性を有し、前記リアルメモリセルに隣接して配置され、テストモード中に所定の論理レベルを書き込み可能な第１ダミーメモリセルと、
通常動作モード中に前記第１ダミーメモリセルを非書き込み状態に保持するために、前記第１ダミー信号線を第１電圧に設定し、テストモード中に前記第１ダミーメモリセルにテストデータを書き込むために、前記第１ダミー信号線を第２電圧に設定する電圧設定回路と、
前記リアルメモリセルのアクセスを制御する動作制御回路とを備えていることを特徴とする半導体メモリ。
【請求項２】
請求項１記載の半導体メモリにおいて、
前記リアルメモリセルおよび前記第１ダミーメモリセルは、データを電荷として保持するためのキャパシタと、キャパシタを充電／放電するためにオンするトランスファトランジスタとを有するダイナミックメモリセルであることを特徴とする半導体メモリ。
【請求項３】
請求項１記載の半導体メモリにおいて、
テストモード中に所定の電圧を受けるテスト端子を備え、
前記電圧設定回路は、前記テスト端子で受ける前記所定の電圧に応じて、前記第１ダミー信号線に前記第２電圧を出力することを特徴とする半導体メモリ。
【請求項４】
請求項３記載の半導体メモリにおいて、
前記テストモードは、初期故障品を除去するために、半導体メモリを高温および高電圧下で動作させるバーンインテストモードであることを特徴とする半導体メモリ。
【請求項５】
請求項１記載の半導体メモリにおいて、
コマンド信号をデコードするコマンドデコーダを備え、
前記動作制御回路は、前記コマンドデコーダを介してアクセスコマンドを受けたときに、前記リアルメモリセルをアクセスするとともに、前記コマンドデコーダを介してテストコマンドを受けたときに、半導体メモリを通常動作モードからテストモードに移行し、前記電圧設定回路が出力する電圧を前記第１電圧から第２電圧に切り替えることを特徴とする半導体メモリ。
【請求項６】
請求項５記載の半導体メモリにおいて、
前記テストモードは、初期故障品を除去するために、半導体メモリを高温および高電圧下で動作させるバーンインテストモードであることを特徴とする半導体メモリ。
【請求項７】
請求項１記載の半導体メモリにおいて、
前記第１ダミー信号線の外側に配置され、第３電圧に固定された少なくとも１つの第２ダミー信号線と、
前記第２ダミー信号線に接続された第２ダミーメモリセルとを備えていることを特徴とする半導体メモリ。
【請求項８】
請求項１記載の半導体メモリにおいて、
前記各リアルメモリセルおよび前記各第１ダミーメモリセルは、記憶素子と、記憶素子に接続されたトランスファスイッチとを有し、
前記リアル信号線は、前記リアルメモリセルの前記トランスファスイッチの制御端子に接続されたリアルワード線であり、
前記第１ダミー信号線は、前記第１ダミーメモリセルの前記トランスファスイッチの制御端子に接続されたダミーワード線であり、
前記第１電圧は、前記第１ダミーメモリセルの前記トランスファスイッチをオフするための電圧であり、
前記第２電圧は、前記第１ダミーメモリセルの前記トランスファスイッチをオンするための電圧であることを特徴とする半導体メモリ。
【請求項９】
請求項１記載の半導体メモリにおいて、
前記各リアルメモリセルおよび前記各第１ダミーメモリセルは、記憶素子と、記憶素子に接続されたトランスファスイッチとを有し、
前記リアル信号線は、前記リアルメモリセルの前記トランスファスイッチに接続されるリアルビット線であり、
前記第１ダミー信号線は、前記第１ダミーメモリセルの前記トランスファスイッチに接続されるダミービット線であり、
前記第１電圧は、前記リアルビット線および前記ダミービット線のリセット電圧であるプリチャージ電圧であり、
前記第２電圧は、前記リアルメモリセルおよび前記第１ダミーメモリセルに高論理レベルを書き込むための電圧であることを特徴とする半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリのメモリセルの不良を確実に検出する技術に関する。
【背景技術】
【０００２】
半導体メモリのメモリセルアレイは、マトリックス状に配置された複数のメモリセルと、これ等メモリセルをワードデコーダおよびセンスアンプ等に接続するための配線（ワード線およびビット線）とを有している。メモリセルアレイは、周辺の回路に比べ、素子および配線が高密度に形成されている。すなわち、メモリセルアレイの内と外とでは、素子および配線の粗密の程度が異なっている。このため、製造工程において、ハレーション等の影響により、メモリセルアレイ内の素子および配線の形状は、内部と外周部とで相違する場合がある。形状の相違は、ショート不良および断線不良の原因になり、歩留を下げる要因になる。
【０００３】
従来、メモリセルアレイ内の素子および配線の形状を、メモリセルアレイの内部と外周部とで均一にし、歩留を向上するために、ダミーメモリセルおよびダミー配線（ダミーワード線等）が、メモリセルアレイの外周部に形成されている。例えば、特許文献１、特許文献２に示されるように、ダミーメモリセルは、任意のデータが書き込まれる必要がないため（アクセスされないため）、任意のデータが書き込まれるメモリセル（リアルメモリセル）より簡易に構成されている。
【特許文献１】特開２０００−２０７８９９号公報
【特許文献２】特開２００１−３５１３９９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
一般に、半導体メモリのテスト工程では、互いに隣接するメモリセル間でのデータのリークにより不良となるチップを除去するために、互いに隣接するメモリセルに逆論理のデータを書き込むテストが実施される。さらに、上記不良が市場で発生することを防止するために（将来不良が発生する半導体メモリを予め除去するために）、通常の読み出し動作および書き込み動作では印加されない電圧を用いて、互いに隣接するメモリセルに逆論理のデータを書き込む加速テスト（バーンインテスト等）が実施される。
【０００５】
しかしながら、メモリセルアレイの外周部のメモリセルは、その外側にダミーメモリセルが配置されている。このため、外周部のメモリセルは、メモリセルアレイの内部のメモリセルと異なり、メモリセル間でのデータのリークチェックを十分にできないという問題があった。この結果、複数のテストで構成されるテスト工程において、後半のテストでメモリセル間での異常リークによる不良が見つかる場合がある。この場合、不良が見つかるまでの前半のテストが無駄になるため、テストコストが上昇する。特に、不良を救済する冗長回路を搭載した半導体メモリにおいて、救済後のテストでリークによる不良が見つかった場合、ヒューズカット工程等が無駄になるため、テストコストに与える影響は大きい。また、加速テストで上記リーク不良を検出できない場合、市場で不良が発生するおそれがある。
【０００６】
本発明の目的は、メモリセルアレイの外周部のメモリセルの不良を確実に抽出することにある。
【０００７】
本発明の別の目的は、加速テストにおいて、全てのメモリセルに十分なストレスを与えることにある。
【課題を解決するための手段】
【０００８】
本発明の半導体メモリの一形態では、リアル信号線は、一方向に並ぶリアルメモリセルで構成される複数のリアルメモリセル列にそれぞれ接続されている。第１ダミー信号線は、リアルメモリセルの配置領域の外側にリアル信号線に沿って配置されている。第１ダミーメモリセルは、第１ダミー信号線に接続されており、テストモード中に所定の論理レベルを書き込み可能である。第１ダミーメモリセルは、リアルメモリセルと同じ形状および特性を有し、リアルメモリセルに隣接して配置されている。電圧設定回路は、通常動作モード中に第１ダミーメモリセルを非書き込み状態に保持するために、第１ダミー信号線を第１電圧に設定する。また、電圧設定回路は、テストモード中に第１ダミーメモリセルにテストデータを書き込むために、第１ダミー信号線を第２電圧に設定する。動作制御回路により、第１ダミーメモリセルに隣接するリアルメモリセルに、テストデータと逆論理のデータを書き込むことで、互いに隣接するリアルメモリセルおよび第１ダミーメモリセルの間で生じるリーク不良をチェックできる。すなわち、従来検出できなかった最も外側に配置されるリアルメモリセルの不良を検出できる。したがって、複数の試験からなる試験工程の前半で、上記リーク不良を有する半導体メモリを不良品として除去することで、試験工程の後半で、不良品を試験する必要がなくなり、試験コストを削減できる。また、リーク不良を有する半導体メモリが、市場に出荷されることを防止できる。
【０００９】
本発明の半導体メモリの一形態における好ましい例では、リアルメモリセルおよび第１ダミーメモリセルは、データを電荷として保持するためのキャパシタと、キャパシタを充電／放電するためにオンするトランスファトランジスタとを有するダイナミックメモリセルである。ダイナミックメモリセルは、キャパシタに蓄積される電荷によりデータを保持する。このため、リアルメモリセルと第１ダミーメモリセルの間にリーク不良が存在する場合、リアルメモリセルに保持されているデータは消失する。上記チェックにより、互いに隣接するリアルメモリセルおよび第１ダミーメモリセルのキャパシタ間のリーク不良を確実に検出できる。すなわち、最も外側に配置されるリアルメモリセルのキャパシタの特性不良を確実に検出できる。キャパシタは、データ保持特性を向上するために、対向電極を小さい領域に大きな面積で形成される。このため、一般に、キャパシタの形状は立体的になり複雑になる。互いに隣接するキャパシタは、製造条件の僅かな変動によりリークを発生する場合があるため、リーク不良の検出は重要である。
【００１０】
本発明の半導体メモリの一形態における好ましい例では、テスト端子は、テストモード中に所定の電圧を受ける。電圧設定回路は、テスト端子で受ける所定の電圧に応じて、第１ダミー信号線に第２電圧を出力する。このため、テスト端子をＬＳＩテスタ等に接続することで、上記リーク不良のチェックを容易に実施できる
本発明の半導体メモリの一形態における好ましい例では、コマンドデコーダは、コマンド信号をデコードする。動作制御回路は、コマンドデコーダを介してアクセスコマンドを受けたときに、リアルメモリセルをアクセスする。また、動作制御回路は、コマンドデコーダを介してテストコマンドを受けたときに、半導体メモリを通常動作モードからテストモードに移行し、電圧設定回路が出力する電圧を第１電圧から第２電圧に切り替える。テストコマンドにより、上記リーク不良をチェックできるため、専用のテスト端子は不要である。通常動作モード中に使用する端子のみを用いて、リーク不良をチェックできるため、半導体メモリのチップサイズが増加することを防止できる。
【００１１】
本発明の半導体メモリの一形態における好ましい例では、テストモードは、初期故障品を除去するために、半導体メモリを高温および高電圧下で動作させるバーンインテストモードである。リーク不良は、マージン不良であり、半導体メモリの動作を続けることで（ストレスを与えることで）、リーク量が増加する場合がある。バーンインテストにより、本来不良になるべきリアルメモリセルを有する半導体メモリを不良品として除去すること
で、リーク不良が市場で発生することを防止できる。
【００１２】
本発明の半導体メモリの一形態における好ましい例では、第２ダミー信号線は、第１ダミー信号線の外側に配置され、第３電圧に固定されている。第２ダミーメモリセルは、第２ダミー信号線に接続されている。リーク不良を検出するためには、リアルメモリセルに隣接する第１ダミーメモリセルのみに、リアルメモリセルに書き込むデータと逆のデータを書き込めばよい。リアルメモリセルに隣接しない第２ダミーメモリセルの記憶状態は、不問である。第２ダミー信号線の電圧を第１電圧から第２電圧に切り替える必要がないため、電圧設定回路の駆動能力を最小限にできる。したがって、電圧設定回路の回路規模を小さくでき、半導体メモリのチップサイズを小さくできる。
【００１３】
本発明の半導体メモリの一形態における好ましい例では、各リアルメモリセルおよび各第１ダミーメモリセルは、記憶素子と、記憶素子に接続されたトランスファスイッチとを有している。リアル信号線は、リアルメモリセルのトランスファスイッチの制御端子に接続されたリアルワード線である。第１ダミー信号線は、第１ダミーメモリセルのトランスファスイッチの制御端子に接続されたダミーワード線である。第１電圧は、第１ダミーメモリセルのトランスファスイッチをオフするための電圧である。第２電圧は、第１ダミーメモリセルのトランスファスイッチをオンするための電圧である。このため、テストモード中に、ダミーワード線を第２電圧に設定し、第１ダミーメモリセルのトランスファスイッチをオンさせて第１ダミーメモリセルにテストデータを書き込み、動作制御回路により、第１ダミーメモリセルに隣接するリアルメモリセルに、テストデータと逆論理のデータを書き込みむことで、上記リーク不良を検出できる。通常動作モード中、ダミーワード線は、トランスファスイッチをオフする電圧に設定されるため、第１ダミーメモリセルにデータは書き込まれない。このため、互いに隣接するリアルメモリセルおよび第１ダミーメモリセルの間に強いストレスが掛かることを防止できる。
【００１４】
本発明の半導体メモリの一形態における好ましい例では、各リアルメモリセルおよび各第１ダミーメモリセルは、記憶素子と、記憶素子に接続されたトランスファスイッチとを有している。リアル信号線は、リアルメモリセルのトランスファスイッチに接続されるリアルビット線である。第１ダミー信号線は、第１ダミーメモリセルのトランスファスイッチに接続されるダミービット線である。第１電圧は、リアルビット線およびダミービット線のリセット電圧であるプリチャージ電圧である。第２電圧は、リアルメモリセルおよび第１ダミーメモリセルに高論理レベルを書き込むための電圧である。このため、テストモード中に、ダミービット線を第２電圧に設定し、第１ダミーメモリセルにテストデータを書き込み、動作制御回路により、第１ダミーメモリセルに隣接するリアルメモリセルに、テストデータと逆論理のデータを書き込むことで、上記リーク不良を検出できる。通常動作モード中、ダミービット線は、プリチャージ電圧に設定されるため、互いに隣接するリアルメモリセルおよび第１ダミーメモリセルの間に強いストレスが掛かることを防止できる。
【発明の効果】
【００１５】
本発明の半導体メモリでは、試験コストを削減できる。また、リーク不良を有する半導体メモリが、市場に出荷されることを防止できる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施形態を図面を用いて説明する。図中の二重丸は、外部端子を示している。図中、太線で示した信号線は、複数本で構成されている。また、太線が接続されているブロックの一部は、複数の回路で構成されている。外部端子を介して供給される信号には、端子名と同じ符号を使用する。また、信号が伝達される信号線には、信号名と同じ符号を使用する。
【００１７】
図１は、本発明の半導体メモリの第１の実施形態を示している。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＤＲＡＭとして形成されている。ＤＲＡＭは、コマンドデコーダ１０、動作制御回路１２、データ制御回路１４、プリデコーダ１６、コラムデコーダ１８、ロウデコーダ２０、センスアンプ２２、およびメモリセルアレイ２４を有している。
【００１８】
コマンドデコーダ１０は、コマンド端子を介して供給されるコマンド信号ＣＭＤ（ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、チップセレクト信号／ＣＳ等）を受け、受けたコマンド信号ＣＭＤが示すコマンド（アクセスコマンド（読み出しコマンド、書き込みコマンド）、リフレッシュコマンド等）を解読し、解読結果に対応する内部コマンド信号を動作制御回路１２に出力する。
【００１９】
動作制御回路１２は、コマンドデコーダ１０からの内部コマンド信号に応じて、メモリセルアレイ２４を動作させるための複数の動作制御信号を生成し、データ制御回路１４、コラムデコーダ１８、ロウデコーダ２０、センスアンプ２２およびメモリセルアレイ２４に出力する。
【００２０】
データ制御回路１４は、図示しない出力バッファおよび入力バッファを有している。出力バッファは、読み出し動作時に、メモリセルＭＣからの読み出しデータを受信し、受信したデータをデータ端子ＤＱに出力する。入力バッファは、書き込み動作時に、書き込みデータをデータ端子ＤＱを介して受信し、受信したデータを図示しないコラムスイッチを介してビット線対ＢＬ、／ＢＬに出力する。
【００２１】
プリデコーダ１６は、アドレス端子を介して供給されるアドレス信号ＡＤＤをプリデコードし、プリデコード信号であるコラムアドレス信号ＣＡＤおよびロウアドレス信号ＲＡＤを出力する。コラムデコーダ１８は、ビット線対ＢＬ、／ＢＬを選択するために、動作制御信号に同期して動作し、コラムアドレス信号ＣＡＤが示すコラムスイッチ（不図示）をオンする。ロウデコーダ２０は、動作制御信号に同期して動作し、ロウアドレス信号ＲＡＤが示すワード線ＷＬを選択する。
【００２２】
センスアンプ２２は、動作制御信号（センスアンプ活性化信号）に同期して動作し、ビット線ＢＬ、／ＢＬ上のデータの信号量を増幅する。センスアンプ２２で増幅されたデータは、読み出し動作時にコラムスイッチを介してデータ制御回路１４に伝達され、書き込み動作時にビット線ＢＬ、／ＢＬを介してメモリセルＭＣに書き込まれる。
【００２３】
メモリセルアレイ２４は、マトリックス状に配置された複数の揮発性のダイナミックメモリセルＭＣ（リアルメモリセル）と、メモリセルＭＣに接続された複数のワード線ＷＬ（リアル信号線）および複数のビット線ＢＬ、／ＢＬ（相補のビット線対）とを有している。各ワード線ＷＬに接続されたリアルメモリセルＭＣにより、リアルメモリセル列が構成されている。
【００２４】
メモリセルアレイ２４における図の左右両側（メモリセルＭＣの配置領域の外側）には、ワード線ＷＬと並行にダミーワード線ＤＷＬ１（第１ダミー信号線）がそれぞれ配置されている。ダミーワード線ＤＷＬ１には、図中太い円で示したダミーメモリセルＤＭＣ１（第１ダミーメモリセル）が接続されている。ダミーメモリセルＤＭＣ１は、メモリセルＭＣと同じ形状（レイアウト）および電気的特性を有しており、最も左側および最も右側に配置されたワード線ＷＬに接続されたメモリセルに隣接して配置されている。ダミーメモリセルＤＭＣ１は、メモリセルＭＣと共通のビット線ＢＬ（または／ＢＬ）に接続されており、テストモード中に、高論理レベルまたは低論理レベルに書き込み可能である。こ
の実施形態のテストモードは、初期故障品を除去するために、ＤＲＡＭを高温および高電圧下で動作させるバーンインテストモードである。
【００２５】
この例では、通常動作モード中に、コマンド信号ＣＭＤおよびアドレス信号ＡＤＤに応じて、ワード線ＷＬのいずれか１つが選択され、ビット線ＢＬ、／ＢＬのいずれかに接続されたメモリセルＭＣがアクセスされる。すなわち、ワード線ＷＬの選択により、読み出し動作、書き込み動作またはリフレッシュ動作のいずれかが実行される。
【００２６】
ダミーワード線ＤＷＬ１は、それぞれインバータ２６、２８（電圧設定回路）を介してテスト端子／ＴＥＳＴ１に接続されている。テスト端子／ＴＥＳＴ１は、例えば、ＬＳＩテスタのプローブを接触するテストパッドとして形成されている。各ダミーワード線ＤＷＬ１は、テストモード中に、テスト端子／ＴＥＳＴ１にＬレベル（低論理レベル）が供給されると、Ｈレベル（高論理レベル；第２電圧）に設定される。各ダミーワード線ＤＷＬ１は、テストモード中に、テスト端子／ＴＥＳＴ１にＨレベルが供給されると、Ｌレベル（第１電圧）に設定される。すなわち、各ダミーワード線ＤＷＬ１は、テストモード中に、Ｈレベル（第２電圧）またはＬレベル（第１電圧）に設定される。
【００２７】
また、ダミーワード線ＤＷＬ１は、通常動作モード中に、テスト端子／ＴＥＳＴ１がフローティング状態に設定されるため、インバータ２６、２８の入力に接続されたプルアップ抵抗により、Ｌレベルに設定される。すなわち、通常動作モード中に、インバータ２６、２８は、ダミーワード線ＤＷＬ１をＬレベル（接地電圧；第１電圧）に固定する。これにより、ダミーメモリセルＤＭＣ１は、図２に示すトランスファトランジスタがオフし、非書き込み状態に保持される。
【００２８】
図２は、図１に示したメモリセルアレイ２４の左上部分の詳細を示している。太い破線枠で示したダミーメモリセルＤＭＣ１は、最も左側に配置されたワード線ＷＬに接続されたメモリセルＭＣを挟んで、これ等メモリセルＭＣに隣接して配置されている。また、ダミーメモリセルＤＭＣ１は、左から２番目のワード線ＷＬに接続されたメモリセルＭＣの左側に隣接して配置されている。
【００２９】
各メモリセルＭＣおよび各ダミーメモリセルＤＭＣ１は、データを電荷として保持するためのキャパシタと、このキャパシタとビット線ＢＬ（または／ＢＬ）との間に配置され、キャパシタを充電または放電するためのトランスファトランジスタ（トランスファスイッチ）とを有している。トランスファトランジスタのゲートは、ワード線ＷＬまたはダミーワード線ＤＷＬ１に接続されている。キャパシタの一端は、例えば、内部電源電圧ＶＩＩの１／２の値（プリチャージ電圧）を有する内部電圧線ＶＰＲに接続されている。キャパシタの他端は、トランスファトランジスタを介してビット線ＢＬまたは／ＢＬに接続されている。内部電源電圧ＶＩＩは、内部電圧生成回路により外部電源電電圧を降圧することで生成される。
【００３０】
ＤＲＡＭに使用されるダイナミックメモリセルＭＣは、データを電荷としてキャパシタに記憶する。例えば、キャパシタに電荷が蓄えられた状態がＨ状態であり、キャパシタに電荷がない状態がＬ状態である。メモリセルＭＣに蓄えられた電荷は徐々に失われるため、メモリセルＭＣのＨ状態は、時間と共にＬ状態に変化する。したがって、ＤＲＡＭでは、Ｈ状態を保持するためにリフレッシュ動作（データの再書き込み動作）が必要である。
【００３１】
また、キャパシタの容量は、メモリセルＭＣのデータ保持時間（Ｈ状態の保持時間）を長くするために大きい方がよい。容量を大きくするために、キャパシタの電極の面積を大きくすることで、キャパシタの形状は立体的になり複雑になる。したがって、互いに隣接するメモリセルＭＣ間の距離は小さくなり、メモリセル間の異常リークによる不良が発生
しやすくなる。換言すれば、ダイナミックメモリセルを有するＤＲＡＭ等の半導体メモリは、他の半導体メモリに比べて、メモリセル間のリーク不良が発生しやすい。
【００３２】
図３は、第１の実施形態におけるバーンインテストの概要を示している。バーンインテストは、例えば、複数のＤＲＡＭが連接されているウエハを用いて実施される。まず、図１に示したテスト端子／ＴＥＳＴ１がＬＳＩテスタ等によりＬレベルに固定され、ＤＲＡＭは、通常動作モードからテストモード（バーンインテストモード）に移行する。バーンインテストでは、ＤＲＡＭに供給される外部電源電圧は、通常動作で使用する電圧（例えば３Ｖ）より高く設定される（例えば６Ｖ）。また、試験モード中、内部電源電圧ＶＩＩは、外部電源電圧に比例して高くなる。テスト端子／ＴＥＳＴ１に供給されるＬレベルにより、インバータ２６（または２８）は、ダミーワード線ＤＷＬ１に出力する電圧を、Ｌレベル（第１電圧＝接地電圧）からＨレベル（第２電圧＝外部電源電圧ＶＤＤ）に切り替える。ダミーワード線ＤＷＬ１は、テストモードの間、Ｈレベルに維持される。
【００３３】
次に、ビット線ＢＬに接続されたメモリセルＭＣにＨレベルが書き込まれ、ビット線／ＢＬに接続されたメモリセルＭＣにＬレベルが書き込まれる。このとき、ダミーワード線ＤＷＬ１はＨレベルに固定されているため、ビット線ＢＬを介してダミーメモリセルＤＭＣ１にもＨレベル（テストデータ）が書き込まれる。すなわち、ダミーメモリセルＤＭＣ１は、ビット線／ＢＬの電圧を変えることで任意のテストデータを書き込み可能である。メモリセルＭＣへのデータの書き込みは、通常供給される内部電源電圧（例えば２Ｖ）より高い電圧（例えば５Ｖ）を用い、所定間隔を置いてサイクリックに行われる。その後、読み出しチェックが行われ、書き込まれたデータが保持されているか否かが確認される。
【００３４】
図中の網掛けのメモリセルＭＣおよびダミーメモリセルＤＭＣ１は、Ｈレベルが書き込まれていることを示しており（Ｈ状態）、白枠のメモリセルＭＣは、Ｌレベルが書き込まれていることを示している（Ｌ状態）。図に示したように、メモリセルアレイ２４には、いわゆるチェッカーパターンが書き込まれる。チェッカーパターンを書き込むことで、着目するメモリセルＭＣの上下左右に隣接するメモリセルＭＣは、着目するメモリセルＭＣと反対のレベルを保持する。したがって、メモリセルＭＣ間（特にメモリセルキャパシタ間）に生じる電圧差によりストレスが与えられ、本来リーク不良となるべきメモリセルＭＣが不良化される。すなわち、加速テストが実施される。加速テストによりリーク不良が発生したメモリセルＭＣは、データを書き込んでから所定時間後にデータを読み出すことで容易に検出できる。
【００３５】
ここで、ダミーメモリセルＤＭＣ１に挟まれたリアルメモリセルＭＣをメモリセルＡとし、左から２番目のワード線ＷＬに接続されたリアルメモリセルＭＣをメモリセルＢとしている。Ｌレベルが書き込まれたメモリセルＡの周囲（上、下、右）に配置されたメモリセルＭＣおよびダミーメモリセルＤＭＣ１は、いずれもＨレベルが書き込まれている。同様に、Ｌレベルが書き込まれたメモリセルＢの周囲（上、下、左、右）に配置されたメモリセルＭＣおよびダミーメモリセルＤＭＣ１は、いずれもＨレベルが書き込まれている。したがって、メモリセルアレイ２４の左右の端に配置されるリアルメモリセルＭＣにも、メモリセルアレイ２４の内部に配置されたメモリセルＭＣと同等のストレスが与えられる。すなわち、メモリセルＡ、Ｂに確実にストレスが与えられて加速テストが実施される。
【００３６】
図４は、本発明前に実施されていたバーンインテストの概要を示している。本発明前、ダミーワード線ＤＷＬ１は、接地線に接続されていた。このため、ダミーメモリセルＤＭＣ１にデータを書き込むことはできず、ダミーメモリセルＤＭＣ１は、常にＬ状態を保持している。この場合、メモリセルアレイ２４の端に配置されたメモリセルＡ、Ｂに、メモリセルアレイ２４の内部に配置されたメモリセルＭＣと同等のストレスを与えることができない。したがって、メモリセルＡ、Ｂの中で不良となるべきメモリセルを不良化できな
い。この結果、試験工程の後半にメモリセルが不良になった場合、テストコストが上昇する。あるいは、良品として出荷されたＤＲＡＭが、市場で不良になるおそれがある。
【００３７】
以上、本実施形態では、メモリセルアレイ２４の両端に、リアルメモリセルＭＣと同じ形状および特性を有するダミーメモリセルＤＭＣ１と、ダミーメモリセルＤＭＣ１をＨ状態にするためのダミーワード線ＤＷＬ１とを配置したので、メモリセルアレイ２４の最も外側に配置されるリアルメモリセルＭＣのリーク不良を検出できる。複数の試験からなる試験工程の前半で、リーク不良を有するＤＲＡＭを不良品として除去することで、試験工程の後半で、不良品を試験する必要がなくなり、試験コストを削減できる。また、リーク不良を有するＤＲＡＭが、市場に出荷されることを防止できる。
【００３８】
本発明をＤＲＡＭに適用することで、互いに隣接するリアルメモリセルＭＣおよびダミーメモリセルＤＭＣ１のキャパシタ間のリーク不良を確実に検出できる。キャパシタの形状は、製造条件の僅かな変動により変化しやすく、隣接するキャパシタとの間でリークを発生しやすい。このため、リーク不良の検出は重要である。
【００３９】
テスト端子／ＴＥＳＴ１に直接電圧を与えることで、バーンインテストを実行する。このため、テスト端子／ＴＥＳＴ１をＬＳＩテスタ等に接続することで、上記リーク不良の加速テストを容易に実施でき、リーク不良を容易に検出できる
本発明を用いてバーンインテストを実施し、本来不良になるべきリアルメモリセルＭＣを有するＤＲＡＭを不良品として除去することで、リーク不良が市場で発生することを防止できる。
【００４０】
テストモードにおいて、ダミーワード線ＤＷＬ１をＨレベルに設定し、トランスファトランジスタをオンさせ、ダミーメモリセルＤＭＣ１にＨレベルを書き込むことで、互いに隣接するリアルメモリセルＭＣおよびダミーメモリセルＤＭＣ１のキャパシタ間にストレスを与えることができ、リーク不良を検出できる。また、通常動作モード中、ダミーワード線ＤＷＬ１をＬレベルに設定し、トランスファトランジスタをオフすることで、ダミーメモリセルＤＭＣ１にデータは書き込まれない。このため、互いに隣接するリアルメモリセルＭＣおよびダミーメモリセルＤＭＣ１の間に強いストレスが掛かることを防止できる。
【００４１】
図５は、本発明の半導体メモリの第２の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＤＲＡＭとして形成されている。この実施形態では、第１の実施形態のコマンドデコーダ１０、動作制御回路１２およびメモリセルアレイ２４の代わりに、コマンドデコーダ１０Ａ、動作制御回路１２Ａおよびメモリセルアレイ２４Ａが形成されている。また、テスト信号／ＴＥＳＴ１は、動作制御回路１２Ａが出力するため、テスト端子／ＴＥＳＴ１は形成されていない。
【００４２】
コマンドデコーダ１０Ａは、第１の実施形態のコマンドデコーダ１０の機能に加えて、複数のテストコマンドをデコードする機能を有している。テストコマンドは、通常動作では使用されないコマンド信号（イリーガルコマンド）の組み合わせにより認識される。ＤＲＡＭ（動作制御回路１２Ａ）は、テストコマンドの認識により通常動作モードからテストモードに移行する。動作制御回路１２Ａは、コマンドデコーダ１０Ａからテストコマンドを受けたときに、テストコマンドに応じてテスト信号／ＴＥＳＴ１をＨレベルからＬレベルに変化する。すなわち、テスト信号／ＴＥＳＴ１の電圧は、専用のテスト端子を形成することなく設定される。動作制御回路１２Ａおよびインバータ２６、２８は、テストモード中に、ダミーワード線ＤＷＬ１をＬレベル（第１電圧）からＨレベル（第２電圧）に
切り替えるための電圧設定回路としても動作する。
【００４３】
メモリセルアレイ２４Ａは、第１の実施形態の各ダミーワード線ＤＷＬ１（第１ダミー信号線）の外側にさらにダミーワード線ＤＷＬ２（第２ダミー信号線）を有している。ダミーワード線ＤＷＬ２は、接地線に接続されている。ダミーワード線ＤＷＬ２には、ダミーメモリセルＤＭＣ２（第２ダミーメモリセル）が接続されている。ダミーメモリセルＤＭＣ１、ＤＭＣ２は、リアルメモリセルＭＣと同じ形状（レイアウト）および電気的特性を有している。
【００４４】
図６は、第２の実施形態におけるバーンインテストの概要を示している。図６は、図５に示したメモリセルアレイ２４Ａの左上部分の詳細を示している。この例においても、第１の実施形態と同様に、リアルメモリセルＭＣおよびダミーメモリセルＤＭＣ１に、いわゆるチェッカーパターンが書き込まれる。但し、ダミーワード線ＤＷＬ２に接続されたダミーメモリセルＤＭＣ２には、データは書き込まれない。このため、ダミーメモリセルＤＭＣ２は、Ｌ状態である。
【００４５】
この実施形態では、リアルメモリセルＭＣにストレスが与えるために必要なダミーメモリセルＤＭＣ１にＨデータを書き込むために、対応するダミーワード線ＤＷＬ１にテスト信号／ＴＥＳＴ１が供給され、Ｈデータを書き込む必要のないダミーメモリセルＤＭＣ２に接続されたダミーワード線ＤＷＬ２は、接地線に接続される。ダミーワード線ＤＷＬ２を駆動しないため、インバータ２６、２８の駆動能力を小さくでき、ＤＲＡＭのチップサイズを小さくできる。
【００４６】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、ＤＲＡＭは、コマンドデコーダ１０を介してテストコマンドを受けたときに通常動作モードからテストモードに移行し、ダミーワード線ＤＷＬ１を接地電圧から内部電源電圧ＶＩＩ（通常動作モード中より高い電圧）するため、専用のテスト端子を形成することなくバーンインテストが実施される。通常動作モード中に使用する端子のみを用いて、バーンインテストを実施し、リーク不良を検出できるため、ＤＲＡＭのチップサイズが増加することを防止できる。
【００４７】
テストモード中に、インバータ２６、２８は、リアルメモリセルＭＣに隣接するダミーメモリセルＤＭＣ１に接続されたダミーワード線ＤＷＬ１のみを駆動し、ダミーワード線ＤＷＬ２を駆動しない。このため、インバータ２６、２８の駆動能力を最小限にできる。したがって、ＤＲＡＭのチップサイズを小さくできる。
【００４８】
図７は、本発明の半導体メモリの第３の実施形態を示している。第１の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＤＲＡＭとして形成されている。この実施形態では、第１の実施形態のメモリセルアレイ２４の代わりにメモリセルアレイ２４Ｂが形成されている。また、ＤＲＡＭは、テスト信号／ＴＥＳＴの論理レベルを反転し、反転したレベルをダミービット線ＤＢＬ１（第１ダミー信号線）に供給するＣＭＯＳインバータを有している。
【００４９】
メモリセルアレイ２４Ｂは、ダミーワード線ＤＷＬ１でなくダミービット線ＤＢＬ１が、図の上下両側（リアルメモリセルＭＣの配置領域の外側）に、ビット線ＢＬ、／ＢＬ（リアル信号線）と並行に配置されている。各ビット線ＢＬまたは／ＢＬに接続されたメモリセルＭＣにより、メモリセル列が構成されている。ダミービット線ＤＢＬ１には、図中太い円で示したダミーメモリセルＤＭＣ１（第１ダミーメモリセル）が接続されている。ダミーメモリセルＤＭＣ１は、メモリセルＭＣと同じ形状（レイアウト）および電気的特
性を有しており、最も上側および最も下側に配置されたビット線ＢＬ、／ＢＬに接続されたメモリセルに隣接して配置されている。ダミーメモリセルＤＭＣ１は、メモリセルＭＣと共通のビット線ＢＬ（または／ＢＬ）に接続されている。
【００５０】
ダミービット線ＤＢＬ１は、それぞれＣＭＯＳインバータ３０、３２（電圧設定回路）を介してテスト端子／ＴＥＳＴに接続されている。テスト端子／ＴＥＳＴは、例えば、ＬＳＩテスタのプローブが接触されるテストパッドとして形成されている。各ダミービット線ＤＢＬ１は、テスト端子／ＴＥＳＴにＬレベルが供給されると、Ｈレベル（内部電源電圧ＶＩＩ；第２電圧）に設定される。
【００５１】
各ダミービット線ＤＢＬ１は、テスト端子／ＴＥＳＴにＨレベルが供給されると、内部電源電圧ＶＩＩの１／２の値を有する内部電圧ＶＰＲ（プリチャージ電圧；第１電圧）に設定される。ダミービット線ＤＢＬ１は、テスト端子／ＴＥＳＴがフローティング状態のとき、ＣＭＯＳインバータ３０、３２の入力に接続されたプルアップ抵抗により、内部電圧ＶＰＲに設定される。
【００５２】
図８は、第３の実施形態におけるバーンインテストの概要を示している。図８は、図７に示したメモリセルアレイ２４Ｂの左上部分の詳細を示している。この例においても、第１の実施形態と同様に、リアルメモリセルＭＣおよび太い破線枠で示したダミーメモリセルＤＭＣ１に、いわゆるチェッカーパターンが書き込まれる。但し、ダミービット線ＤＢＬ１に接続されたダミーメモリセルＤＭＣ１には、全てＨデータが書き込まれる。
【００５３】
図に示すように、最も上側のビット線ＢＬに接続されたメモリセルＭＣのうち、Ｌデータが書き込まれたメモリセルＭＣ（着目セル）の上下左右に隣接するメモリセルＭＣおよびダミーメモリセルＤＭＣ１は、全て着目セルと反対のレベルを保持する。したがって、メモリセルＭＣ間（特にメモリセルキャパシタ間）にストレスが与えられ、不良となるべきメモリセルＭＣが不良化される。すなわち、加速テストが実施される。
【００５４】
図９は、本発明前に実施されていたバーンインテストの概要を示している。本発明前、ダミービット線ＤＢＬ１は、プリチャージ電圧線ＶＰＲに接続されていた。このため、ダミーメモリセルＤＭＣ１にデータを書き込むことはできず、ダミーメモリセルＤＭＣ１は、常にＬ状態を保持している。この場合、最も上側のビット線ＢＬに接続されたメモリセルＭＣのうち、Ｌデータが書き込まれたメモリセルＭＣ（着目セル）に、十分なストレスを与えることができない。この結果、第１の実施形態（図４）と同様に、不良となるべきメモリセルＭＣを不良化できない。
【００５５】
この実施形態においても、上述した第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、テストモードにおいて、ダミービット線ＤＢＬ１を内部電源電圧ＶＩＩに設定し、ダミーメモリセルＤＭＣ１にＨレベルを書き込むことで、互いに隣接するリアルメモリセルＭＣおよびダミーメモリセルＤＭＣ１のキャパシタ間にストレスを与えることができ、リーク不良を検出できる。また、通常動作モード中、ダミービット線ＤＢＬ１をプリチャージ電圧ＶＰＲに設定することでダミーメモリセルＤＭＣ１にデータは書き込まれない。このため、互いに隣接するリアルメモリセルＭＣおよびダミーメモリセルＤＭＣ１の間に強いストレスが掛かることを防止できる。
【００５６】
図１０は、本発明の半導体メモリの第４の実施形態を示している。第１および第３の実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。半導体メモリは、シリコン基板上にＣＭＯＳプロセスを使用してＤＲＡＭとして形成されている。この実施形態では、第１の実施形態のコマンドデコーダ１０、動作制御回路１２およびメモリセルアレイ２４の代わりにコマンドデコーダ１０Ｃ
、動作制御回路１２Ｃおよびメモリセルアレイ２４Ｃが形成されている。
【００５７】
コマンドデコーダ１０Ｃは、第１の実施形態のコマンドデコーダ１０の機能に加えて、複数のテストコマンドをデコードする機能を有している。テストコマンドは、通常動作では使用されないコマンド信号（イリーガルコマンド）の組み合わせにより認識されされる。ＤＲＡＭは、テストコマンドの認識により通常動作モードからテストモードに移行する。動作制御回路１２Ｃは、コマンドデコーダ１０Ｃからテストコマンドを受けたときに、テスト信号／ＴＥＳＴをＨレベルからＬレベルに変化する。テスト信号／ＴＥＳＴは、第３の実施形態と同様に、ＣＭＯＳインバータ３０、３２の入力に供給される。動作制御回路１２Ａおよびインバータ２６、２８は、テストモード中に、ダミービット線ＤＢＬ１をプリチャージ電圧ＶＰＲ（第１電圧）から内部電源電圧ＶＩＩ（第２電圧）に切り替えるための電圧設定回路としても動作する。
【００５８】
メモリセルアレイ２４Ｃは、第３の実施形態の各ダミービット線ＤＢＬ１（第１ダミー信号線）の外側にさらにダミービット線ＤＢＬ２（第２ダミー信号線）を有している。外側のダミービット線ＤＢＬ２は、プリチャージ電圧線ＶＰＲに接続されている。ダミービット線ＤＢＬ２には、ダミーメモリセルＤＭＣ２（第２ダミーメモリセル）が接続されている。ダミーメモリセルＤＭＣ１、ＤＭＣ２は、リアルメモリセルＭＣと同じ形状（レイアウト）および電気的特性を有している。
【００５９】
この実施形態では、第２の実施形態と同様に、リアルメモリセルＭＣにストレスが与えるために必要なダミーメモリセルＤＭＣ１にＨデータを書き込むために、ダミービット線ＤＢＬ１に内部電源電圧ＶＩＩ（Ｈレベル）が供給され、Ｈデータを書き込む必要のないダミーメモリセルＤＭＣ２に接続されたダミービット線ＤＢＬ２は、プリチャージ電圧線ＶＰＲに接続される。ダミービット線ＤＢＬ２を駆動しないため、インバータ３０、３２の駆動能力を小さくでき、ＤＲＡＭのチップサイズを小さくできる。
【００６０】
この実施形態においても、上述した第１、第２および第３の実施形態と同様の効果を得ることができる。
【００６１】
なお、上述した実施形態では、本発明をＤＲＡＭに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明を擬似ＳＲＡＭ、ＳＲＡＭなど他の半導体メモリに適用してもよい。
【００６２】
上述した実施形態では、本発明をバーンインテストに適用する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、本発明をメモリセルＭＣの不良（リーク不良）を検出するための書き込み／読み出しテストに適用してもよい。このテストにより、最も外側に配置されたメモリセルＭＣの不良を容易に検出できる。
【００６３】
上述した第１の実施形態では、メモリセルアレイ２４にダミーワード線ＤＷＬ１のみを配置する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第１の実施形態にダミーワード線ＤＷＬ１、ＤＷＬ２を有する第２の実施形態のメモリセルアレイ２４Ａを適用してもよい。
【００６４】
上述した第３の実施形態では、メモリセルアレイ２４にダミービット線ＤＢＬ１のみを配置する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、第３の実施形態にダミービット線ＤＢＬ１、ＤＢＬ２を有する第４の実施形態のメモリセルアレイ２４Ｃを適用してもよい。
【００６５】
上述した第３および第４の実施形態では、テストモード中に、ダミーメモリセルＤＭＣ
１にＨレベルを書き込むためにダミービット線ＤＢＬ１に内部電源電圧ＶＩＩを供給する例について述べた。本発明はかかる実施形態に限定されるものではない。例えば、テストモード中に、ダミーメモリセルＤＭＣ１にＨレベルまたはＬレベルを書き込むために、ダミービット線ＤＢＬ１にテストコマンドに応じて内部電源電圧ＶＩＩまたは接地電圧を供給してもよい。この場合、ダミーメモリセルＤＭＣ１を強制的にＬ状態に設定できるため、テスト効率を向上できる。
【００６６】
以上、本発明について詳細に説明してきたが、上記の実施形態およびその変形例は発明の一例に過ぎず、本発明はこれに限定されるものではない。本発明を逸脱しない範囲で変形可能であることは明らかである。
【図面の簡単な説明】
【００６７】
【図１】本発明の半導体メモリの第１の実施形態を示すブロック図である。
【図２】図１に示したメモリセルアレイの要部の詳細を示す回路図である。
【図３】第１の実施形態におけるバーンインテストを示す説明図である。
【図４】本発明前のバーンインテストを示す説明図である。
【図５】本発明の半導体メモリの第２の実施形態を示すブロック図である。
【図６】第２の実施形態におけるバーンインテストを示す説明図である。
【図７】本発明の半導体メモリの第３の実施形態を示すブロック図である。
【図８】第３の実施形態におけるバーンインテストを示す説明図である。
【図９】本発明前のバーンインテストを示す説明図である。
【図１０】本発明の半導体メモリの第４の実施形態を示すブロック図である。
【符号の説明】
【００６８】
１０、１０Ａ、１０Ｃ  コマンドデコーダ
１２、１２Ａ、１２Ｃ  動作制御回路
１４  データ制御回路
１６  プリデコーダ
１８  コラムデコーダ
２０  ロウデコーダ
２２  センスアンプ
２４、２４Ａ、２４Ｂ、２４Ｃ  メモリセルアレイ
ＡＤＤ  アドレス信号
ＢＬ、／ＢＬ  ビット線
ＣＭＤ  コマンド信号
ＤＢＬ１、ＤＢＬ２  ダミービット線
ＤＭＣ1、ＤＭＣ２  ダミーメモリセル
ＤＱ  データ端子
ＤＷＬ１、ＤＷＬ２  ダミーワード線
ＭＣ  メモリセル
／ＴＥＳＴ  テスト信号
／ＴＥＳＴ１  テスト端子
ＷＬ  ワード線
【図１】
2005332446.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005332446.tif 000009
【図８】
2005332446.tif 000010
【図９】
2005332446.tif 000011
【図１０】
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