(57)【要約】【課題】イメージセンサモジュール及びウェハレベルパッケージのプロセス【解決手段】本発明は、イメージセンサモジュール、及びウェハレベルパッケージの形成方法を開示する。該イメージセンサモジュールは、隔離ベース、ウェハレベルパッケージ、レンズホルダ、及びＦ．Ｐ．Ｃ．を備える。複数のイメージセンサチップ及び複数のソルダボールを有する該ウェハレベルパッケージが、該隔離ベースに接続される。複数のレンズがレンズホルダ内に置かれ、レンズホルダはイメージセンサチップに位置される。レンズホルダはＦ．Ｐ．Ｃ．内に置かれ、Ｆ．Ｐ．Ｃ．は、イメージセンサチップの信号を有利に送信すべくソルダボールに結合された複数のソルダジョイントを有する。さらに、イメージセンサチップは、受動素子または並行構造または積み重ね構造の他のチップと共に実装されてよい。【選択図】  図１
2005317887.tif 000002
【特許請求の範囲】
【請求項１】
イメージセンサモジュールであって、
隔離ベースと、
複数のソルダボール（solder balls）を有すると共に、前記隔離ベースに接続されたイメージセンサチップと、
前記イメージセンサチップ上に形成された保護フィルムと、
複数のレンズを有すると共に、前記イメージセンサチップ上に位置するレンズホルダと、
前記イメージセンサチップの信号を有利に送信するために前記ソルダボールに接続された複数の導電性のソルダジョイントを有するＦ．Ｐ．Ｃ．であって、前記レンズホルダが前記Ｆ．Ｐ．Ｃ．内に置かれたＦ．Ｐ．Ｃ．と、
を備えることを特徴とするイメージセンサモジュール。
【請求項２】
前記保護フィルムがスピンコーティングにより形成されたＳｉＯ2またはＡｌ2Ｏ3であり、前記イメージセンサモジュールが、並行構造もしくは積み重ね構造を備えた前記イメージセンサチップと共に実装される第２のチップを含み、前記第２のチップがＤＳＰチップ、アクティブチップ、パッシブチップ、サポートチップ、ＣＰＵチップまたはプロセッサチップから選択され、前記隔離ベースの材料がガラス、シリコン、セラミックまたは水晶である請求項１に記載のモジュール。
【請求項３】
前記隔離ベース上に形成されると共に、前記隔離ベース上の前記イメージセンサチップ及び前記第２のチップを除く空間に充填された第１の誘電層と、
前記第２のチップ上に形成された第２の誘電層と、
前記イメージセンサチップの第１金属パッド及び前記第２チップの第２金属パッド上に形成され、前記第１金属パッドと第２金属パッドを覆う接点導電層であって、それぞれ前記第１の金属パッドと第２の金属パッドに電気的に接続する接点導電層と、
前記接点導電層上に形成されると共に、該接点導電層上に開口部を有する隔離層と、
前記開口部に溶接されると共に、それぞれ前記接点導電層と電気的に接続するソルダボールと、
をさらに備える請求項２に記載のモジュール。
【請求項４】
前記イメージセンサチップがＣＭＯＳイメージセンサチップであり、前記保護フィルム上に形成されたフィルタリングフィルムをさらに備え、前記第１の誘電層の素材がシリコーンゴムであり、前記第２誘電層の素材がエポキシ、ＳＩＮＲ（シロキサン重合体）またはＢＣＢであり、前記フィルタリングフィルムがＩＲフィルタリング層であり、前記接点導電層の材料がＮｉ、Ｃｕ、Ａｕ及びその組み合わせから選択され、前記隔離層の材料がエポキシ、樹脂、シリコーンゴム及びその組み合わせから選択される請求項１に記載のモジュール。
【請求項５】
前記隔離ベース上に形成されると共に、前記隔離ベース上の前記第２のチップを除く空間に充填される第１の誘電層と、
前記第２のチップの第１の金属パッド上に形成されて前記第１の金属パッドを完全に覆う第１の接点導電層であって、前記第１の金属パッドに電気的に接続する第１の接点導電層と、
前記第２のチップに積み重なると共に、該第２のチップに接続されたイメージセンサチップと、
前記第１の誘電層上に形成されると共に、該イメージセンサチップを除く空間に充填された第２の誘電層であって、前記第１の接点導電層上に形成されたバイアホールを有する第２の誘電層と、
前記イメージセンサチップ上に形成された第３の誘電層と、
前記イメージセンサチップの第２の金属パッド上に形成されると共に、前記バイアホール内に充填されて前記第２の金属パッドを覆う第２の接点導電層であって、前記第２金属パッド及び前記第１接点導電層に電気的に接続する前記第２接点導電層と、
前記第２の接点導電層上に形成されると共に、該第２の接点導電層上に開口部を有する隔離層と、
前記開口部に溶接されると共に、それぞれ前記第２の接点導電層と電気的に接続するソルダボールと、
をさらに備える請求項２に記載のモジュール。
【請求項６】
前記第１の誘電層の素材がシリコーンゴムであり、前記第２の誘電層の素材がポリイミド（ＰＩ）、ＢＴまたはＳＩＮＲ（シロキサン重合体）、またはエポキシであり、前記第１の接点導電層と前記第２の接点導電層の素材がＮｉ、Ｃｕ、Ａｕ及びその組み合わせから選択され、前記隔離層の材料がエポキシ、樹脂及びその組み合わせから選択される請求項５に記載のモジュール。
【請求項７】
ウェハレベルパッケージのためのプロセスであって、
ウェハ複数のチップの金属パッド上に第１のフォトレジストパターンを形成し、前記金属パッドを覆うステップと、
前記第１フォトレジストパターン及び前記複数のチップ上に第１の誘電層を形成するステップと、
前記第１の誘電層を硬化するステップと、
前記第１のフォトレジストパターンを除去するステップと、
前記ウェハ上の前記複数のチップを鋸式に切り、個々のチップを形成するステップと、
優れた前記チップを選択し、前記優れたチップを隔離ベースに接続するステップと、
前記隔離ベースを硬化するステップと、
前記隔離ベース上に材料層を形成し、前記隔離ベース上の前記複数のチップの間の空間を充填するステップと、
前記材料層を硬化するステップと、
前記材料層及び前記金属パッド上に第２の誘電層を形成するステップと、
前記金属パッド上の前記第２の誘電層の部分的な領域をエッチングし、前記金属パッドに第１の開口部を形成するステップと、
前記第２の誘電層を硬化するステップと、
前記第１の開口部上に接点導電層を形成し、それぞれ前記金属パッドと電気的に接続するステップと、
前記第２の誘電層及び前記接点導電層の上に第２のフォトレジスト層を形成するステップと、
前記第２のフォトレジスト層の部分的な領域を除去して第２のフォトレジストパターンを形成し、前記接点導電層を露光して第２の開口部を形成するステップと、
前記第２のフォトレジストパターン上に導電性回線を形成し、前記第２の開口部が前記接点導電層とそれぞれ結合するステップと、
残りの前記第２のフォトレジスト層を除去するステップと、
前記導電性回線及び前記第２の誘電層の上に隔離層を形成するステップと、
前記導電性回線上の前記隔離層の部分的な領域を除去し、第３の開口部を形成するステップと、
前記隔離層を硬化するステップと、
前記第３の開口部上でソルダボールを溶接するステップと、
を備えることを特徴とするウェハレベルパッケージのためのプロセス。
【請求項８】
前記ソルダボールを溶接するステップの後に、前記複数のチップを隔離するために前記隔離ベースを鋸式に切るステップをさらに含み、前記第１のフォトレジストパターンを除去するステップの後に、約１００から３００μｍの前記ウェハの厚さを得るべく前記ウェハをバックラッピングするステップをさらに含み、前記隔離ベースの裏面にエポキシ層を形成するステップをさらに含み、前記複数のチップが少なくとも２種類のチップを含み、前記第１の誘電層の材料がスピンコーティングによる施されたＳｉＯ2であり、前記隔離ベースの材料がガラス、シリコン、セラミックまたは水晶であり、前記材料層の材料がシリコーンゴム、エポキシ、ＢＣＢ、ＢＴ、ポリイミド（ＰＩ）またはＳＩＮＲ（シロキサン重合体）であり、前記第２の誘電層の材料が、シリコーンゴム、エポキシ、ＳＩＮＲ（シロキサン重合体）、ＢＣＢまたはポリイミド（ＰＩ）であり、前記第１の誘電層の上に、ＩＲフィルタリング層であるフィルタリングフィルムを形成するステップをさらに備え、前記接点導電層の材料がＴｉ、Ｃｕ及びその組み合わせから選択され、前記隔離層の材料がエポキシ、樹脂及びその組み合わせから選択され、前記導電性回線の材料がＮｉ、Ｃｕ、Ａｕ及びその組み合わせから選択され、前記ソルダボールを溶接するステップが、スクリーン印刷方法によって前記第３の開口部に前記ソルダボールを設置し、前記ソルダボールをＩＲ還流方法により前記導電性回線の表面に接合することを備える請求項７に記載のプロセス。
【請求項９】
ウェハレベルパッケージのためのプロセスであって、
第１のフォトレジストパターンを使用することによりウェハ上の複数のチップ上に第１の誘電層を形成するステップと、
前記ウェハ上の前記複数のチップを鋸式に切り、個々のチップを形成するステップと、
優れた前記チップを選択し、前記優れたチップを隔離ベースに接続するステップと、
前記隔離ベース上に材料層を形成し、前記複数のチップの間の空間を充填するステップと、
前記材料層上に第２の誘電層を形成するステップと、
前記第２の誘電層の部分的な領域をエッチングして第１の開口部を形成し、前記チップ上の金属パッドを露光するステップと、
前記第１の開口部上に接点導電層を形成し、それぞれ前記金属パッドと電気的に接続するステップと、
第２のフォトレジストパターンを形成し、前記接点導電層を露光して第２の開口部を形成するステップと、
前記第２のフォトレジストパターン上に導電性回線を形成し、前記第２の開口部がそれぞれ前記接点導電性層と結合するステップと、
残りの前記第２のフォトレジストパターンを除去するステップと、
前記接点導電性回線及び前記第２の誘電層の上に隔離層を形成するステップと、
前記導電性回線上の前記隔離層の部分的な領域を除去し、第３の開口部を形成するステップと、
前記第３の開口部にソルダボールを溶接するステップと、
を備えることを特徴とするウェハレベルパッケージのためのプロセス。
【請求項１０】
前記ソルダボールを溶接するステップの後に、前記隔離ベースを鋸式に切って前記複数のチップを隔離するステップをさらに含み、前記第１のフォトレジストパターンを前記除去するステップの後に、約１００から３００μｍの前記ウェハの厚さを得るべく前記ウェハをバックラッピングするステップとをさらに含み、前記隔離ベースの裏面にエポキシ層を形成するステップとをさらに含み、前記複数のチップが少なくとも２種類のチップを含み、前記第１の誘電層の材料がスピンコーティングにより施されたＳｉＯ2であり、前記隔離ベースの材料がガラス、シリコン、セラミックまたは水晶であり、前記材料層の材料がシリコーンゴム、エポキシ、樹脂、ＢＣＢ、ＢＴ、ポリイミド（ＰＩ）またはＳＩＮＲ（シロキサン重合体）であり、前記第２の誘電層の材料がＳＩＮＲ（シロキサン重合体）、ＢＣＢまたはポリイミド（ＰＩ）であり、前記第１の誘電層上にＩＲフィルタリング層であるフィルタリングフィルムを形成するステップをさらに備え、前記接点導電層の材料がＴｉ、Ｃｕ及びその組み合わせから選択され、前記隔離層がエポキシ、樹脂及びその組み合わせから選択され、前記導電性回線の材料がＮｉ、Ｃｕ、Ａｕ及びその組み合わせから選択される請求項９に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はイメージセンサモジュールに関し、さらに詳細には、イメージセンサモジュール及び、コストを引き下げ、歩留まり及び信頼性を高めることができるウェハレベルパッケージの製造のための構造及び方法に関する。
【背景技術】
【０００２】
半導体技術は非常に急速に進展しており、特に半導体チップ（semiconductor dice）には小型化の傾向がある。しかしながら、半導体チップの機能に求められる要件は、反対に多様化する傾向がある。すなわち、半導体チップはより多くのＩ／Ｏパッドをより小さな面積の中に入れなければならず、したがってピンの密度は急速に上昇する。それにより半導体チップの実装はさらに困難になり、歩留まりを減少させる。
【０００３】
パッケージ構造の主要な目的とは、外部損傷からチップを保護することである。さらに、チップにより生じる熱は、チップの動作を保証するためにパッケージ構造を通して効率的に拡散されなければならない。
【０００４】
初期のリードフレームパッケージ技術は、そのピンの密度が高すぎるため、すでに高度な半導体チップには適していない。したがって、高度な半導体チップの実装要件を満たすために、ＢＧＡ（ボールグリッドアレイ）という新しいパッケージ技術が開発されてきた。ＢＧＡパッケージには、球形のピンがリードフレームパッケージのピッチより短いピッチを有し、ピンが損傷及び変形しづらいという優位点がある。加えて、より短い信号送信距離は、高速化すなわち高効率化という条件に適応すべく作動周波数を上げるのに役立つ。パッケージ技術の大部分はウェハ上のチップを各チップ部分に分割してから、各チップを実装、試験する。「ウェハレベルパッケージ（ＷＬＰ）」と呼ばれている別のパッケージ技術は、チップを各チップ部分に分割する前にウェハ上のチップを実装できる。ＷＬＰ技術には、生産サイクル時間の短縮、コスト削減が可能、アンダーフィル（under-fill）または成形の必要がない、などのいくつかの優位点がある。
【０００５】
チップは、例えばイメージセンサチップである。現在、イメージセンサモジュールはＣＯＢまたはＬＣＣという方法を使用することにより形成される。ＣＯＢなる方法の１つの欠点は、検知領域における粒子の汚染のための実装プロセス中の低い歩留まり率である。さらに、ＬＣＣなる方法の欠点は、材料に起因するさらに高額な実装コスト、及び検知領域における粒子の汚染のための実装プロセス中の低い歩留まり率である。さらに、シェルケース（SHELL CASE）社はウェハレベルパッケージ技術を開発しているが、シェルケース社によって実装されたイメージセンサチップは２枚のガラスプレート及び複雑なプロセスを必要とするためにさらに高コストとなる。そして、エポキシ樹脂の磨耗のために透視度が悪く、潜在的な信頼性が減少する可能性がある。
【０００６】
したがって、本発明は、従来の技術の前記問題点を鑑みて行われ、新しいイメージセンサモジュールを提供することが本発明の一つの目的である。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
したがって、本発明は従来の技術の前記問題点を鑑みて行われ、イメージセンサモジュール及びウェハレベルパッケージの製造のための構造及び方法を提供することが本発明の一つの目的である。
【０００８】
本発明の別の目的は、ウェハレベルパッケージの最終的な試験を有利に行うためのイメージセンサモジュールを提供することである。
【０００９】
本発明のさらに別の目的は、パッケージ構造のコストを引き下げることである。
【００１０】
本発明のさらに別の目的は、パッケージ構造の歩留まり率を高めることである。
【００１１】
本発明のさらに別の目的は、パッケージ構造に高い歩留まり率及び信頼性をもたらすことであり、それは半導体業界及びＬＣＤ業界に適用できる。
【課題を解決するための手段】
【００１２】
上述のように、本発明は、イメージセンサモジュール及びウェハレベルパッケージを製造する方法を提供する。該イメージセンサモジュールは、隔離ベース、ウェハレベルパッケージ、レンズホルダ及びＦ．Ｐ．Ｃ．を備える。複数のイメージセンサチップ及び複数のソルダボール（solder balls）を有する該ウェハレベルパッケージは隔離ベースに付着される。複数のレンズがレンズホルダに置かれ、レンズホルダはイメージセンサチップ上に位置する。レンズホルダはＦ．Ｐ．Ｃ．上に置かれ、Ｆ．Ｐ．Ｃ．はイメージセンサチップの信号を有利に送信すべくソルダボールに接続された複数のソルダジョイントを有する。さらに、イメージセンサチップは受動素子あるいは並行構造または積み重ね構造を備えた他のチップと実装されてよい。
【００１３】
本発明はウェハレベルパッケージ構造も提供する。該パッケージ構造は、隔離ベース、第１のチップと第２のチップ、第１の誘電層、第２の誘電層、接点導電層、隔離層及びソルダボールを備える。該第１のチップと第２のチップは隔離ベースに接着されている。第１の誘電層は隔離ベース上に形成され、隔離ベース上の第１のチップと第２のチップを除いた空間に充填される。第２の誘電層は第２のチップ上に形成される。接点導電層は第１のチップの第１の金属パッドと第２のチップの第２の金属パッド上に形成され、第１の金属パッドと第２の金属パッドを覆い、接点導電層はそれぞれ第１の金属パッドと第２の金属パッドに電気的に接続される。隔離層は接点導電層上に形成され、隔離層は接点導電層上に形成される開口部を有する。ソルダボールは該開口部に溶接され、それぞれ接点導電層と電気的に接続される。第１のチップはＤＳＰチップ、アクティブチップ、パッシブチップ、サポートチップ、ＣＰＵチップまたはプロセッサチップから選択され、第２のチップはＣＭＯＳイメージセンサチップである。該イメージセンサチップは、ＤＳＰチップ、アクティブチップ、パッシブチップ、サポートチップ、ＣＰＵチップまたは並行構造を備えたプロセッサチップと共に実装される。
【００１４】
本発明はウェハレベルパッケージ構造も提供する。該パッケージ構造は、隔離ベース、第１のチップと第２のチップ、第１の誘電層、第２の誘電層、第１の接点導電層と第２の接点導電層、隔離層及びソルダボールを備える。該第１のチップは隔離ベースに接着されている。第１の誘電層は隔離ベース上に形成され、隔離ベース上の第１のチップを除いた空間に充填される。第１の接点導電層は第１のチップの第１の金属パッド上に形成され、第１の金属パッドを覆い、第１の接点導電層はそれぞれ第１の金属パッドに電気的に接続されている。第２のチップは第１のチップに接着されている。第２の誘電層は第１の誘電層上に形成され、第２のチップを除く空間に充填され、第２の誘電層は第１の接点導電層上に形成されたバイアホールを有する。第３の誘電層が第２のチップ上に形成される。第２の接点導電層は第２のチップの第２の金属パッドの上に形成され、前記バイアホール内で充填され、第２の金属パッドを覆い、第２の接点導電層は第２の金属パッド及び第１の接点導電層と電気的に接続される。隔離層は第２の接点導電層上に形成され、隔離層は第２の接点導電層上に形成された開口部を有する。ソルダボールは該開口部に溶接され、第２の接点導電層にそれぞれ電気的に接続される。第１のチップはＤＳＰチップ、アクティブチップ、パッシブチップ、サポートチップ、ＣＰＵチップまたはプロセッサチップから選択され、第２のチップはＣＭＯＳイメージセンサチップである。該イメージセンサチップはＤＳＰチップ、アクティブチップ、パッシブチップ、サポートチップ、ＣＰＵチップまたは積み重ね構造を備えたプロセッサチップと共に実装される。
【００１５】
本発明はウェハレベルパッケージのプロセスも提供する。第１に、ウェハ上の複数のチップの金属パッドの上に第１のフォトレジストパターンが形成され、金属パッドを覆う。二酸化珪素層が該第１のフォトレジストパターン及び複数のチップの上に形成される。次に、該二酸化珪素層が硬化される。第１フォトレジストパターンは除去される。ウェハ上の複数のチップは鋸式に切られ、個々のチップを形成する。次に優れたチップが選択され、隔離ベースに付着される。隔離ベースが硬化される。材料層が隔離ベース上に形成され、隔離ベース上の複数のチップの間の空間を充填する。材料層が硬化される。第２の誘電層が材料層及び金属パッド上に形成される。その後で、金属パッド上の第２の誘電層の部分的な領域がエッチングされ、金属パッドの上に第１の開口部を形成する。第２の誘電層が硬化される。接点導電層は該第１の開口部上に形成され、各金属パッドと電気的に接続する。第２のフォトレジスト層が第２の誘電層と接点導電層の上に形成される。次に、第２のフォトレジスト層の部分的な領域が除去され、これにより第２のフォトレジストパターンを形成すると共に接点導電層を露呈し、第２の開口部を形成する。導電性回線が第２のフォトレジストパターンと第２の開口部の上に形成され、それぞれ接点導電層と接続される。残りの第２のフォトレジスト層は除去される。それに続き、該導電性回線と第２の誘電層の上に隔離層が形成される。導電性回線上の隔離層の部分的な領域が除去され、第３の開口部を形成する。隔離層が硬化される。最後に、ソルダボールが第３の開口部に溶接される。
【発明を実施するための最良の形態】
【００１６】
本発明のいくつかの実施形態が、例としてさらに詳しく説明される。なお、本発明は明示的に説明された実施形態の他に幅広い範囲の他の実施形態で実践でき、本発明の範囲は、添付の特許請求の範囲で特定される以外は特に制限されないことを理解されたい。
【００１７】
よって、異なる様々な要素の構成要素の具体的な寸法は図示されない。関係する構成要素のいくつかの寸法は誇張され、意味のない部分は本発明のより明確な説明及び理解をもたらすべく描画されていない。
【００１８】
本発明のチップは受動素子（例えば、コンデンサ）、または並行構造もしくは積み重ね構造を備えた他のチップと共に実装されてよい。ＩＣパッケージは半導体業界及びＬＣＤ業界によって仕上げることができる。
【００１９】
上述のように、本発明は、図１に図示されるようなイメージセンサモジュールを提供する。本発明のウェハレベルパッケージ構造の断面が、１０１として示されている。イメージセンサモジュールは隔離ベース１００、ウェハレベルパッケージ１０１、レンズホルダ１０２及びＦ．Ｐ．Ｃ．１０３を備える。隔離ベース１００の素材はガラス、シリコン、セラミックまたは水晶等であり、丸い形状または矩形形状を有してもよい。ウェハレベルパッケージ１０１は、複数のイメージセンサチップ１０４と、例えばデジタル信号処理（ＤＳＰ）チップなどの、並行構造を備えたチップ１０５を有する。チップ１０５の配置は、任意でよい。イメージセンサチップ１０４はＣＭＯＳイメージセンサチップであってよい。チップ１０５はＤＳＰチップ、アクティブチップ、パッシブチップ、サポートチップ、ＣＰＵチップまたはプロセッサチップ等から選択される。イメージセンサチップ１０４及びチップ１０５は並行構造で実装される。ウェハレベルパッケージ１０１では、イメージセンサチップ１０４及びチップ１０５が、ＵＶ硬化型及び／または熱硬化型の優れた熱導電率を有する接着材１０５によって隔離ベース１００に接着されている。ウェハレベルパッケージ１０１は、信号送信機構となるための複数の金属ハンダボール１０７を有している。金属ハンダボール１０７はソルダボール１０７であってよい。
【００２０】
誘電層１０８が隔離ベース１００に形成され、隔離ベース１００上のイメージセンサチップ１０４及びチップ１０５を除く空間に充填される。誘電層１０８の材料はシリコーンゴムであってよい。
【００２１】
接点導電層１０９はイメージセンサチップ１０４の金属パッド１１５及びチップ１０５の金属パッド１１６上に形成され、金属パッド１１５、１１６を覆う。すなわち、接点導電層１０９は、それぞれ金属パッド１１５、１１６に電気的に接続されてよい。接点導電層１０９の材料はＮｉ、Ｃｕ、Ａｕ及びその組み合わせから選択されてよい。
【００２２】
さらに、フィルム層１１０はイメージセンサチップ１０４上で覆うことができる。フィルム層１１０の素材は、保護フィルムとするために、スピンコーティングにより形成されるＳｉＯ2またはＡｌ2Ｏ3である。フィルム層１００の厚さは、イメージセンサチップ１０４の機能に影響を及ぼすことがないように、好ましくは２０μｍ未満に制御される。フィルム層１１０は、フィルタとなるようにフィルム層１１０上に形成された、例えばＩＲフィルタリング層などのフィルタリングフィルム１１１を備えてよい。
【００２３】
隔離層１１２は、接触導電層１０９上に形成され、隔離層１１２は接点導電層１０９上に開口部を有する。隔離層１１２は、画像を有利に画像を検知すべく、イメージセンサチップ１０４を覆ってはならない。隔離層１１２の材料はエポキシ、樹脂、及びその組み合わせから選択される。
【００２４】
レンズホルダ１０２はイメージセンサチップ１０４上に位置し、レンズ１１３、１１４がレンズホルダ１０２内に入れられている。レンズホルダ１０２はＦ．Ｐ．Ｃ．１０３内に置かれ、Ｆ．Ｐ．Ｃ．１０３は、有利に信号を送信すべくソルダボール１０７に接続する複数のソルダジョイント１１７を有する。したがって、本発明のレンズホルダ１０２とＦ．Ｐ．Ｃ．１０３の組み合わせはプローブカードの機能を有し、図５に図示されるようにマルチＣＳＰの最終試験とするために使用できる。
【００２５】
上述のように、本発明は、図２に図示されるようにウェハレベルパッケージ構造も提供する。パッケージ構造は隔離ベース２００、イメージセンサチップ２０１と２０２、第1の誘電層２０５、第2の誘電層２０７、接点導電層２０６、隔離層２０９、及びソルダボール２０８を備える。隔離ベース２００の素材はガラス、シリコン、セラミック、水晶等であり、丸い形状または矩形形状を有してもよい。イメージセンサチップ２０１と２０２は、並行構造で実装される。イメージセンサチップ２０１と２０２は、ＵＶ硬化型及び／または熱硬化型の優れた熱導電率を有する接着材２０３により隔離ベース２００に接着されている。第1の誘電層２０５は隔離ベース２００上に形成され、隔離ベース２００上のイメージセンサチップ２０１と２０２を除く空間に充填される。第1の誘電層２０５の材料はシリコーンゴムであってよい。
【００２６】
第2の誘電層２０７はイメージセンサチップ２０１上に形成され、イメージセンサチップ２０１の検知領域を覆う。第２の誘電層２０７の材料は保護フィルムであるためのＳｉＯ2である。さらに、フィルタリングフィルムを第２の誘電層２０７上に形成してよく、フィルタリングフィルムは、例えば、フィルタとなるためのＩＲフィルタリング層である。
【００２７】
接点導電層２０６は、イメージセンサチップ２０１の金属パッド２１０及びチップ２０２の金属パッド２０４上に形成され、金属パッド２０１、２０４を覆う。すなわち、接点導電層２０６はそれぞれ金属パッド２１０、２０４に電気的に接続されてよい。接点導電層２０６の材料はＮｉ、Ｃｕ、Ａｕ及びその組み合わせから選択されてよい。金属パッド２１０、２０４は例えばＡｌパッドである。隔離層２０９は接点導電層２０６上に形成され、隔離層２０９は接点導電層２０６上に開口部を有する。隔離層２０９の材料はエポキシ、樹脂、ＳＩＮＲ（シロキサン重合体）またはＢＣＢから選択される。金属ハンダボール２０８は、金属ハンダボール２０８が接点導電層２０６とそれぞれ電気的に接続されるように溶接方法により開口部上に形成される。金属ハンダボール２０８はソルダボール２０８であってよい。
【００２８】
チップ２０２は、ＤＳＰチップ、アクティブチップ、パッシブチップ、サポートチップ、ＣＰＵチップまたはプロセッサチップから選択されてよく、イメージセンサチップ２０１はＣＭＯＳイメージセンサチップである。イメージセンサチップ２０１は並行構造を備えたチップ２０１と共に実装される。
【００２９】
さらに、本発明は、図３に図示されるように別のウェハレベルパッケージ構造も提供する。ある実施形態におけるチップは、積み重ね構造で実装される。パッケージ構造は隔離ベース３００、イメージセンサチップ３０１とチップ３０２、第1の誘電層３０３、第２の誘電層３０４、第３の誘電層３１１、接点導電層３０５ａ、３０５ｂ、隔離層３０６及びソルダボール３０７を備える。隔離ベース３００の素材はガラス、シリコン、セラミックまたは水晶等であり、丸い形状または矩形形状を有してもよい。イメージセンサチップ３０１とチップ３０２は積み重ね構造で実装される。チップ３０２は、ＵＶ硬化型及び／または熱硬化型の優れた熱導電率を有する接着材３１０ａにより隔離ベース３００に接着される。第１の誘電層３０３は隔離ベース３００上に形成され、隔離ベース３００上のチップ３０２を除く空間に充填される。第１の誘電層３０３の材料はシリコーンゴムであってよい。
【００３０】
接点導電層３０５ａは、チップ３０２の金属パッド３０９上に形成され、金属パッド３０９を覆い、それぞれ金属パッド３０９に電気的に接続する。イメージセンサチップ３０１は、ＵＶ硬化型及び／または熱硬化型の優れた熱導電率を有する接着剤３１０ｂによりチップ３０２に接着される。第２の誘電層３０４は第１の誘電層３０３上に形成され、イメージセンサチップ３０１を除く空間に充填される。第２誘電層３０４は、接点導電層３０５ａに形成されたバイアホール３１２を有する。第２の誘電層３０４の材料は、ＳｉＯ2である。
【００３１】
さらに、第３の誘電層３１１がイメージセンサチップ３０１上に形成され、イメージセンサチップ３０１の検知領域を覆う。しかしながら、第３の誘電層３１１はイメージセンサチップ３０１の機能に影響を及ぼしてはならない。第３の誘電層３１１の材料は、保護フィルムとなるためにＳｉＯ2である。特に、フィルタリングフィルムをイメージセンサチップ３０１上の第３の誘電層３１１に形成してよい。フィルタリングフィルムは、フィルタとするための、例えばＩＲフィルタリング層である。
【００３２】
接点導電層３０５ｂはイメージセンサチップ３０１の金属パッド３０８上に形成され、バイアホール３１２内に充填され、金属パッド３０８を覆う。すなわち、接点導電層３０５ｂは金属パッド３０８と接点導電層３０５ａに電気的に接続される。接点導電層３０５ａ、３０５ｂの材料はＮｉ、Ｃｕ、Ａｕ及びその組み合わせから選択されてよい。金属パッド３０８、３０９は例えばＡｌパッドである。隔離層３０６は接点導電層３０５ｂ上に形成され、隔離層３０６は接点導電層３０５ｂ上に開口部を有する。隔離層３０６の材料はエポキシ、樹脂及びその組み合わせから選択される。
【００３３】
金属ハンダボール３０７は、金属ハンダボール３０７がそれぞれ接点導電層３０５ｂに電気的に接続されるように溶接方法により開口部に形成される。金属ハンダボール３０７はソルダボール３０７であってよい。
【００３４】
チップ３０２はＤＳＰチップ、アクティブチップ、パッシブチップ、サポートチップ、ＣＰＵチップまたはプロセッサチップから選択されてよく、イメージセンサチップ３０１はＣＭＯＳイメージセンサチップである。イメージセンサチップ３０１は積み重ね構造を備えたチップ３０２と共に実装される。
【００３５】
図４Ａから図４Ｊは、本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【００３６】
さらに、本発明はウェハレベルパッケージのプロセスを提供する。第１に、第１のフォトレジストパターン４０２が、図４Ａに図示されているように、ウェハ上の複数のチップ４００の金属パッド４０１上に形成され、金属パッド４０１を覆う。第１の誘電層は第１のフォトレジストパターン４０２とチップ４００上に形成される。次に第１の誘電層が硬化される。第１のフォトレジストパターン４０２は誘電層４０３を形成するために除去される。誘電層４０３の材料は、保護フィルムとするために、スピンコーティング方法により施されたＳｉＯ2である。ウェハ上の複数のチップ４００は、図４Ｂに図示されるように、のこ引き線４０４に沿って鋸式に切られ、個々のチップを形成する。特に、フィルタリングフィルムが誘電層４０３上に形成されてよい。フィルタリングフィルムは、フィルタとするための、例えばＩＲフィルタリング層である（先述の実施形態を参照）。
【００３７】
第１のフォトレジストパターン４０２を除去するステップの後に、加工されたシリコンウェハをバックラッピングするステップが用いられ、約１００から３００μｍのウェハ厚さを得る。上記の厚さを有する加工されたシリコンウェハは、ウェハ上のチップ４００をそれぞれのチップに分けるために容易に鋸式に切られる。バックラッピングステップは、加工されたシリコンウェハがバックラッピングを行わなくても鋸式に切るのが難しくない場合には省略してよい。チップ４００は、少なくとも２種類のチップを備える。
【００３８】
次に、分割されたチップは、標準的な優れたチップ４００をそこから選ぶために試験される。標準的な優れたチップ４００が選定され、２つの隣接するチップ間にさらに広い距離を取るように隔離ベース４０５上に戻され、ＵＶ硬化型及び／または熱硬化型の優れた熱導電率を有する接着材４０６により隔離ベース４０５に接着される。隔離ベース４０５は図４Ｃに図示されるようにＵＶ光または熱により硬化される。接着材４０６は隔離ベース４０５上のコーティングであり、接着材４０６の厚さは好ましくは２０から６０μｍである。隔離ベース４０５の材料はガラス、シリコン、セラミック、水晶材等であり、丸い形状または矩形形状を有してよい。
【００３９】
チップ４００は、上面の上にＩ／Ｏパッド４０１を有する。本発明の接着材４０６は、チップ４００と隔離ベース４０５の間の温度差から生じる（応力などの）問題は回避することができるよう、優れた断熱材料であることが好ましい。
【００４０】
材料層４０７が、チップ４００とこれに隣接するチップ４００との間の空間を充填すべく隔離ベース４０５上に形成され、材料層４０７の表面とチップ４００の表面は、図４Ｄに図示されるように同じ高さである。材料層４０７の材料は、ＵＶ硬化型または熱硬化型の材料であってもよい。これにより、材料層４０７はＵＶまたは熱により硬化される。材料層４０７は、スクリーン印刷方法またはフォトリソグラフィ方法により形成されてよい。材料層４０７は、温度等に起因する応力を減少するための緩衝層として機能する。材料層４０７はシリコンゴム、エポキシ、樹脂、ＢＣＢ等のＵＶ硬化材料及び／または熱硬化材料であってよい。
【００４１】
第２の誘電層は、材料層４０７及び金属パッド４０１にコーティングされる。第２の誘電層の素材は、ＳｉＯ2であってよい。
【００４２】
その結果、金属パッド４０１上の第２の誘電層の部分的な領域が、フォトマスクを使用することにより除去され、これにより、金属パッド４０１上に第１の開口部４０８が形成される。次に、誘電層４０９が、図４Ｅに図示されるようにＵＶまたは加熱によって硬化される。次に、任意にプラズマエッチング（ＲＩＥ）を用いて金属パッド４０１の表面を清掃し、金属パッド４０１上に残留する材料がないようにする。
【００４３】
接点導電層４１０が、図４Ｆに図示されるように、それぞれ金属パッド４０１と電気的に接続するように第１の開口部４０８に形成される。接点導電層４１０の好ましい材料はＴｉ、Ｃｕまたはその組み合わせである。接点導電層４１０は、例えば、ＣＶＤ、ＰＶＤ、スパッタ及び電気めっきなどの、物理方法、化学方法、またはその組み合わせにより形成できる。
【００４４】
第２のフォトレジスト層は、誘電層４０９及び接点導電層４１０の上に形成される。次に、第２のフォトレジスト層の部分的な領域が、フォトマスクを使用して露光、現像され、これにより第２のフォトレジストパターン４１１を形成し、図４Ｇに図示されるように第２の開口部４１２を形成すべく接点導電層４１０を露光する。
【００４５】
次に、図４Ｈに図示されるように、接点導電層４１３とそれぞれ接続するために、電気メッキ方法による導電性回線４１３が第２の開口部４１２に形成される。導電性回線４１３の材料は、好ましくはＣｕ、Ｎｉ、Ａｕまたはその組み合わせである。導電性回線４１３は再分散層（ＲＤＬ）と呼ばれる。
【００４６】
残りの第２のフォトレジスト層４１１が除去される。隔離層が、導電性回線４１３及び誘電層４０９上に形成される。図４Ｉに図示されるように、隔離層の部分的な領域が除去され、これにより、導電性回線４１３上に隔離層４１４及び第３の開口部４１５を形成する。隔離層はスピンコーティング方法またはスクリーン印刷方法によって形成できる。
【００４７】
本発明は、任意に、隔離ベース４０５の裏面にエポキシ層（図示されていない）を形成するステップを備えてよい。
【００４８】
隔離層４１４が硬化される。図４Ｊに図示されるように、ソルダボール４１６が第３の開口部４１５に形成される。ソルダボール４１６は、スクリーン印刷方法により第３の開口部４１５に配置されてよく、ソルダボール４１６はＩＲ還流方法により導電性回線４１３の表面に接合されてよい。
【００４９】
最後に、隔離ベース４０５は個々のＩＣパッケージを分離するために、のこ引き線４１７に沿って鋸式に切られる。
【００５０】
したがって、本発明のイメージセンサモジュール及びウェハレベルパッケージは、パッケージ構造のコストを引き下げ、パッケージ構造の歩留まりを上げることができる。さらに、本発明のパッケージサイズは、装置、実装装置等を試験するために容易に調整できる。
【００５１】
さらに、本発明は、半導体装置の実装のため、及びＬＣＤ装置のＩＣ実装のために応用できる。図６は、本発明の一つの実施形態に基づくＩＣＤ業界用の応用例の概略図である。チップスケールパッケージ（ＣＳＰ）６０１がグラスベース６００に形成される。
【００５２】
特定の実施形態が図解、説明されてきたが、添付の特許請求の範囲によってのみ制限されるべき事項から逸脱することなく多様な変型が加えられてよいことは当業者にとって明らかであろう。
【図面の簡単な説明】
【００５３】
【図１】本発明に基づくイメージセンサモジュールの概略図である。
【図２】本発明に基づく並行構造を備えたパッケージの概略図である。
【図３】本発明に基づく積み重ね構造を備えたパッケージの概略図である。
【図４Ａ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｂ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｃ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｄ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｅ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｆ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｇ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｈ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｉ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図４Ｊ】本発明に基づくウェハレベルパッケージを製造する方法の概略図である。
【図５】本発明に基づくマルチＣＳＰの最終試験の概略図である。
【図６】本発明の一つの実施形態に基づくＬＣＤ業界用の応用例の概略図である。
【符号の説明】
【００５４】
１００  隔離ベース
１０１  ウェハレベルパッケージ
１０２  レンズホルダ
１０３  Ｆ．Ｐ．Ｃ．
１０４  イメージセンサチップ
１０５  チップ
１０７  金属ハンダボール、ソルダボール
１０８  誘電層
１０９  接点導電層
１１０  フィルム層
１１１  フィルタリングフィルム
１１２  隔離層
１１３  レンズ
１１４  レンズ
１１５  金属パッド
１１６  金属パッド
１１７  ソルダジョイント
２００  隔離ベース
２０１  イメージセンサチップ
２０２  イメージセンサチップ
２０３  接着材
２０４  金属パッド
２０５  第1の誘電層
２０６  接点導電層
２０７  第2の誘電層
２０８  ソルダボール
２０９  隔離層
２１０  金属パッド
３００  隔離ベース
３０１  イメージセンサチップ
３０２  チップ
３０３  第1の誘電層
３０４  第２の誘電層
３０５ａ  接点導電層
３０５ｂ  接点導電層
３０６  隔離層
３０７  ソルダボール
３０８、３０９  金属パッド
３１１  誘電層
４００  チップ
４０１  金属パッド
４０２  第１のフォトレジストパターン
４０３  誘電層
４０４  のこ引き線
４０５  隔離ベース
４０６  接着材
４０７  材料層
４０８  開口部
４０９  誘電層
４１０  接点導電層
４１１  フォトレジストパターン
４１２  第２の開口部
４１３  接点導電層
４１４  隔離層
４１５  第３の開口部
４１６  ソルダボール
４１７  のこ引き線
６００  グラスベース
６０１  チップスケールパッケージ（ＣＳＰ）
【図１】
2005317887.tif 000003
【図２】
2005317887.tif 000004
【図３】
2005317887.tif 000005
【図４Ａ】
2005317887.tif 000006
【図４Ｂ】
2005317887.tif 000007
【図４Ｃ】
2005317887.tif 000008
【図４Ｄ】
2005317887.tif 000009
【図４Ｅ】
2005317887.tif 000010
【図４Ｆ】
2005317887.tif 000011
【図４Ｇ】
2005317887.tif 000012
【図４Ｈ】
2005317887.tif 000013
【図４Ｉ】
2005317887.tif 000014
【図４Ｊ】
2005317887.tif 000015
【図５】
2005317887.tif 000016
【図６】
2005317887.tif 000017