(57)【要約】  【課題】  表示データやタイミング信号のチップ間転送での、ＥＭＩや消費電流を低減させるとともに適正なタイミングマージンを持たすことができる液晶表示装置を提供する。  【解決手段】  複数個のデータドライバを用いた表示データやタイミング信号のチップ間転送において、データドライバとしてデータドライバ４を用いる。データドライバ４を１段目に用いるときは、ＩＦＭ端子を"Ｈ"レベルに固定して内部のレシーバ２０をＲＳＤＳレシーバとして機能させる。受信されたＲＳＤＳ信号は、レシーバ２０で２分周したＣＭＯＳ信号となり、トランスミッタ３０から出力される。このとき、トランスミッタ３０でデータ反転信号ＩＮＶを生成出力する。データドライバ４を２段目以降に用いるときは、ＩＦＭ端子を"Ｌ"レベルに固定して内部のレシーバ２０をＣＭＯＳレシーバとして機能させる。受信されたＣＭＯＳ信号は、レシーバ２０およびトランスミッタ３０でデータ反転信号ＩＮＶにより反転制御されて出力される。【選択図】図２
2005284217.tif 000002
【特許請求の範囲】
【請求項１】
第１の半導体集積回路装置からのデータがカスケード接続された複数の第２の半導体集積回路装置に順次転送されるデータ転送方法において、
前記データが、前記第１の半導体集積回路装置と前記第２の半導体集積回路装置の初段間は差動信号で転送され、前記各第２の半導体集積回路装置間はＣＭＯＳ信号で転送されることを特徴とするデータ転送方法。
【請求項２】
前記第２の半導体集積回路装置において、前記データとして、インタフェースモード選択信号により差動信号またはＣＭＯＳ信号のどちらか一方が受信可能に選択されることを特徴とする請求項１記載のデータ転送方法。
【請求項３】
前記第２の半導体集積回路装置の初段において、差動信号が選択され、受信された差動信号がビットごとのＣＭＯＳ信号に変換されて前記第２の半導体集積回路装置の２段目に送信され、前記第２の半導体集積回路装置の２段目において、ＣＭＯＳ信号が選択され、受信されたＣＭＯＳ信号がＣＭＯＳ信号のまま前記第２の半導体集積回路装置の３段目以降に順次送信されることを特徴とする請求項２記載のデータ転送方法。
【請求項４】
前記差動信号から変換されたＣＭＯＳ信号は、差動信号に対して少なくとも２分周されていることを特徴とする請求項３記載のデータ転送方法。
【請求項５】
前記第２の半導体集積回路装置の初段において、差動信号から変換されたＣＭＯＳ信号のビットごとに前後での反転が検出されその反転ビット数に応じたデータ反転信号が生成されるとともに、差動信号から変換されたＣＭＯＳ信号がデータ反転信号により１次反転されてデータ反転信号とともに前記第２の半導体集積回路装置の２段目に送信され、
前記第２の半導体集積回路装置の２段目以降において、受信されたＣＭＯＳ信号が前記データ反転信号により２次反転されることを特徴とする請求項３または請求項４記載のデータ転送方法。
【請求項６】
前記差動信号がＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳ信号またはＣＭＡＤＳ信号のうちの１つであることを特徴とする請求項１〜５のいずれか１項に記載のデータ転送方法。
【請求項７】
第１の半導体集積回路装置からのデータがカスケード接続された複数の第２の半導体集積回路装置に順次転送されるデータ転送方法を用いた電子装置において、
前記データが、前記第１の半導体集積回路装置と前記第２の半導体集積回路装置の初段間は差動信号で転送され、前記各第２の半導体集積回路装置間はＣＭＯＳ信号で転送されることを特徴とする電子装置。
【請求項８】
前記第２の半導体集積回路装置が、前記データとして、インタフェースモード選択信号により差動信号またはＣＭＯＳ信号のどちらか一方が受信可能に選択される受信部を有することを特徴とする請求項７記載の電子装置。
【請求項９】
前記受信部が、差動信号が選択されたとき１対で少なくとも２ビット分のデータを含む差動信号が受信され前記少なくとも２ビット分のデータを同一配線に時間多重化されたＣＭＯＳ信号として出力する差動信号レシーバと、ＣＭＯＳ信号が選択されたとき受信されるＣＭＯＳ信号を差動信号レシーバからバイパスさせるバイパス回路とを有することを特徴とする請求項８記載の電子装置。
【請求項１０】
前記受信部が、前記差動信号レシーバからのＣＭＯＳ信号を差動信号に対して少なくとも２分周させて１ビットずつのパラレルのＣＭＯＳ信号として出力する分周回路を有することを特徴とする請求項９記載の電子装置。
【請求項１１】
前記第２の半導体集積回路装置は、前記パラレルのＣＭＯＳ信号のビットごとに前後での反転を検出しその反転ビット数に応じたデータ反転信号を生成するデータ反転信号生成回路と、前記データ反転信号により前記パラレルのＣＭＯＳ信号を１次反転させるデータ１次反転回路と、前記１次反転されたＣＭＯＳ信号を前記データ反転信号により２次反転させるデータ２次反転回路とを有することを特徴とする請求項１０記載の電子装置。
【請求項１２】
前記差動信号がＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳ信号またはＣＭＡＤＳ信号のうちの１つであることを特徴とする請求項７〜１１のいずれか１項に記載の電子装置。
【請求項１３】
表示装置として用いられ、前記第１の半導体集積回路装置が制御回路であり、前記第２の半導体集積回路装置がデータ側駆動回路であることを特徴とする請求項７〜１２のいずれか１項に記載の電子装置。
【請求項１４】
液晶表示装置として用いられることを特徴とする請求項１３記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はデータ転送方法および電子装置に関し、特にデータがカスケード接続された複数の半導体集積回路装置に順次転送されるデータ転送方法および電子装置に関する。
【背景技術】
【０００２】
ドットマトリックス型表示装置として、液晶表示装置が、薄型、軽量、低電力という特長から、パソコンなど様々な装置に用いられ、特に画質を高精細に制御するのに有利であるアクティブマトリックス方式のカラー液晶表示装置が主流を占めている。
【０００３】
液晶表示装置の液晶表示モジュールは、液晶パネル（ＬＣＤパネル）と、半導体集積回路装置（以下、ＩＣという）からなる制御回路（以下、コントローラという）と、ＩＣからなる走査側駆動回路（以下、走査ドライバという）およびデータ側駆動回路（以下、データドライバという）とを具備している。データドライバは、多くの場合、複数個、例えば、液晶パネルの解像度がＸＧＡ（１０２４×７６８画素：１画素はＲ（赤）、Ｇ（緑）、Ｂ（青）の３ドットからなる）、２６２１４４色表示（R，G，Bのそれぞれが６４階調としている）の場合、１個で１２８画素の表示を分担するとして８個が配置される。このとき、コントローラから各データドライバに表示データやタイミング信号を転送するためにデータドライバの外側に配線を這い回す必要があり、そのためのレイアウト面積が必要となる。そこで、このレイアウトを極力少なく抑えるために、コントローラから各データドライバへの表示データやタイミング信号の転送方式として、コントローラからは初段のデータドライバにのみ転送し、２段目以降のデータドライバには従来からのスタート信号の転送方法と同様にＩＣ内を通して順次転送するカスケード方式（以下、チップ間転送方式という）が用いられてきている（例えば、特許文献１を参照。）。
【０００４】
一方、液晶表示モジュール内におけるＩＣ間の信号転送において、その振幅が電源電圧（"Ｈ"レベル）とグランド（"Ｌ"レベル）とで変化する２値の電圧信号を伝送手段とするＣＭＯＳインタフェースが従来より用いられている。液晶パネルの画質の高精細化や大型化が進むに従い、液晶パネルの画素数も増加し、ＸＧＡからＳＸＧＡ（１２８０×１０２４画素）、さらにはＵＸＧＡ（１６００×１２００画素）の市場も拡大してきており、液晶パネルに対応するクロック周波数は、ＸＧＡでは、現在６０ＭＨｚ程度であるが、ＳＸＧＡ以上になるとそれ以上のクロック周波数となり、液晶表示モジュール内のコントローラとデータドライバ間においてもクロック信号や表示データ等の高速転送が必要であるが、従来のＣＭＯＳインタフェースでは、ＥＭＩ（Electro Magnetic Interference）ノイズを防止するためにパラレル伝送方式をとらざるをえず配線本数が増加するという問題があった。
【０００５】
そこで、ＸＧＡ以上では、上述の問題を解決するために、小振幅差動信号伝送方式によるインタフェースが用いられている。その代表的なものとして、ＲＳＤＳ（Reduced Swing Differential Signaling：National Semicoductor 社の商標登録）方式によるインタフェース（以下、ＲＳＤＳインタフェースという）（特許文献２を参照）が用いられる。
【特許文献１】特許第３４１６０４５号公報（図１）
【特許文献２】特許第３２８５３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、上述の表示データやタイミング信号のチップ間転送にＲＳＤＳインタフェースを用いた場合、コントローラと初段のデータドライバ間でのＥＭＩノイズは小さくなるが、表示データおよびクロック信号は２段目以降のデータドライバにも同じ周波数で転送させる必要がある。しかしながら、コントローラと初段のデータドライバ間の配線のインピーダンス（主に抵抗）を支配するガラス基板上配線の長さに比べて、データドライバ間のガラス基板上配線の長さが長いため、コントローラと初段のデータドライバ間の配線抵抗に比べてデータドライバ間の配線抵抗が大きく、2段目以降のデータドライバでは表示データをクロック信号のエッジで取り込むときのセットアップ／ホールドのマージンが少なくなり、正確に表示データを取り込むことができなくなる虞がある。また、データドライバ間の表示データ転送にＲＳＤＳインタフェースを用いた場合、ＲＳＤＳ信号を送信するために定電流を流す必要があり、消費電流が大きいという問題がある。
【０００７】
従って、本発明の目的は、データやタイミング信号のチップ間転送での、ＥＭＩや消費電流を低減させるとともに適正なタイミングマージンを持たすことができるデータ転送方法および電子装置を提供することである。
【課題を解決するための手段】
【０００８】
（１）本発明のデータ転送方法は、第１の半導体集積回路装置からのデータがカスケード接続された複数の第２の半導体集積回路装置に順次転送されるデータ転送方法において、  前記データが、前記第１の半導体集積回路装置と前記第２の半導体集積回路装置の初段間は差動信号で転送され、前記各第２の半導体集積回路装置間はＣＭＯＳ信号で転送されることを特徴とする。
（２）上記（１）項のデータ転送方法において、前記第２の半導体集積回路装置において、前記データとして、インタフェースモード選択信号により差動信号またはＣＭＯＳ信号のどちらか一方が受信可能に選択されることを特徴とする。
（３）上記（２）項のデータ転送方法において、前記第２の半導体集積回路装置の初段において、差動信号が選択され、受信された差動信号がビットごとのＣＭＯＳ信号に変換されて前記第２の半導体集積回路装置の２段目に送信され、前記第２の半導体集積回路装置の２段目において、ＣＭＯＳ信号が選択され、受信されたＣＭＯＳ信号がＣＭＯＳ信号のまま前記第２の半導体集積回路装置の３段目以降に順次送信されることを特徴とする。
（４）上記（３）項のデータ転送方法において、前記差動信号から変換されたＣＭＯＳ信号は、差動信号に対して少なくとも２分周されていることを特徴とする。
（５）上記（３）項または（４）項のデータ転送方法において、前記第２の半導体集積回路装置の初段において、差動信号から変換されたＣＭＯＳ信号のビットごとに前後での反転が検出されその反転ビット数に応じたデータ反転信号が生成されるとともに、差動信号から変換されたＣＭＯＳ信号がデータ反転信号により１次反転されてデータ反転信号とともに前記第２の半導体集積回路装置の２段目に送信され、前記第２の半導体集積回路装置の２段目以降において、受信されたＣＭＯＳ信号が前記データ反転信号により２次反転されることを特徴とする。
（６）上記（１）〜（５）項のいずれか１項のデータ転送方法において、前記差動信号がＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳ信号またはＣＭＡＤＳ信号のうちの１つであることを特徴とする。
（７）本発明の電子装置は、第１の半導体集積回路装置からのデータがカスケード接続された複数の第２の半導体集積回路装置に順次転送されるデータ転送方法を用いた電子装置において、前記データが、前記第１の半導体集積回路装置と前記第２の半導体集積回路装置の初段間は差動信号で転送され、前記各第２の半導体集積回路装置間はＣＭＯＳ信号で転送されることを特徴とする。
（８）上記（７）項の表示装置において、前記第２の半導体集積回路装置が、前記データとして、インタフェースモード選択信号により差動信号またはＣＭＯＳ信号のどちらか一方が受信可能に選択される受信部を有することを特徴とする。
（９）上記（８）項の電子装置において、前記受信部が、差動信号が選択されたとき１対で少なくとも２ビット分のデータを含む差動信号が受信され前記少なくとも２ビット分のデータを同一配線に時間多重化されたＣＭＯＳ信号として出力する差動信号レシーバと、ＣＭＯＳ信号が選択されたとき受信されるＣＭＯＳ信号を差動信号レシーバからバイパスさせるバイパス回路とを有することを特徴とする。
（１０）上記（９）項の電子装置において、前記受信部が、前記差動信号レシーバからのＣＭＯＳ信号を差動信号に対して少なくとも２分周させて１ビットずつのパラレルのＣＭＯＳ信号として出力する分周回路を有することを特徴とする。
（１１）上記（１０）項の電子装置において、前記第２の半導体集積回路装置は、前記パラレルのＣＭＯＳ信号のビットごとに前後での反転を検出しその反転ビット数に応じたデータ反転信号を生成するデータ反転信号生成回路と、前記データ反転信号により前記パラレルのＣＭＯＳ信号を１次反転させるデータ１次反転回路と、前記１次反転されたＣＭＯＳ信号を前記データ反転信号により２次反転させるデータ２次反転回路とを有することを特徴とする。
（１２）上記（７）〜（１１）項のいずれか１項の電子装置は、前記差動信号がＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳ信号またはＣＭＡＤＳ信号のうちの１つであることを特徴とする。
（１３）上記（７）〜（１２）項のいずれか１項の電子装置は、表示装置として用いられ、前記第１の半導体集積回路装置が制御回路であり、前記第２の半導体集積回路装置がデータ側駆動回路であることを特徴とする。
（１４）上記（１３）項の電子装置は、液晶表示装置として用いられることを特徴とする。
【０００９】
上記手段によれば、第１の半導体集積回路装置と初段の第２の半導体集積回路装置間に比べて配線抵抗の大きい第２の半導体集積回路装置間におけるデータの転送は、差動信号より周期が長く振幅（駆動能力）が大きいＣＭＯＳ信号で行われ、データを各半導体集積回路装置に取り込むときのセットアップ／ホールドのマージンを十分に得ることができる。
【発明の効果】
【００１０】
本発明によれば、データやタイミング信号のチップ間転送での、ＥＭＩや消費電流を低減させるとともにデータの取り込みの適正なタイミングマージンを持たすことができる。
【発明を実施するための最良の形態】
【００１１】
以下の説明で使用する表示データやタイミング信号の符号について、ＣＭＯＳ信号とＲＳＤＳ信号とを明確化するために、以下に定義しておく。
（１）表示データDATA：ＣＭＯＳ信号やＲＳＤＳ信号の区分なし
（２）表示データDA：ＣＭＯＳ信号
（３）表示データD00〜D05，D10〜D15，D20〜D25：ＣＭＯＳ信号
（４）表示データDN／DP：ＲＳＤＳ信号
（５）表示データD00N/D00P〜D02N/D02P，D10N/D10P〜D12N/D12P，D20N/D20P〜D22N/D22P：ＲＳＤＳ信号
（６）クロック信号CLK：ＣＭＯＳ信号やＲＳＤＳ信号の区分なし
（７）クロック信号CK：ＣＭＯＳ信号
（８）クロック信号CKN/CKP：ＲＳＤＳ信号
（９）スタート信号STH、ラッチ信号STB、データ反転信号INV：ＣＭＯＳ信号
【００１２】
以下に、本発明の第１の実施形態について、図面を参照して説明する。液晶表示装置の液晶表示モジュールは、図１に示すように、液晶パネル１と、コントローラ２と、走査ドライバ３と、データドライバ４とを具備している。液晶パネル１は、詳細を図示しないが、透明な画素電極および薄膜トランジスタ（ＴＦＴ）を配置した半導体基板と、面全体に１つの透明な電極を形成した対向基板と、これら２枚の基板を対向させて間に液晶を封入した構造からなり、スイッチング機能を持つＴＦＴを制御することにより各画素電極に所定の電圧を印加し、各画素電極と対向基板電極との間の電位差により液晶の透過率または反射率を変化させて画像を表示するものである。半導体基板上には、ＴＦＴのスイッチング制御信号（走査信号）を送る走査線と、各画素電極へ印加する階調電圧を送るデータ線とが配線されている。以下、液晶パネル１の解像度がＳＸＧＡ（１２８０×１０２４画素：１画素はR，G，Bの３ドットからなる）、２６２１４４色表示（R，G，Bのそれぞれが６４階調からなる）の場合を例に説明する。
【００１３】
液晶パネル１の走査線は、垂直方向の１０２４画素に対応して１０２４本配置される。また、データ線は、１画素がR，G，Bの３ドットからなるため水平方向の１２８０画素に対応して１２８０×３＝３８４０本配置される。走査ドライバ３は、１０２４本のゲート線に対して１個で２５６本を分担するとして４個が配置される。データドライバ４は、３８４０本のデータ線に対して１個で３８４本を分担するとして１０個（４−１、４−２、…、４−１０）が配置される。
【００１４】
コントローラ２には、ＰＣ（パソコン）５から、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）インタフェースを介して表示データやタイミング信号が転送される。コントローラ２から走査ドライバ３には、クロック信号等が各走査ドライバ３に並列に転送され、垂直同期用のスタート信号ＳＴＶが初段の走査ドライバ３に転送され、カスケード接続された２段目以降の走査ドライバ３に順次転送されていく。コントローラ２から初段のデータドライバ４−１には、ＣＭＯＳ信号からなる水平同期用のスタート信号ＳＴＨおよびラッチ信号ＳＴＢがＣＭＯＳインタフェースを介して転送され、ＲＳＤＳ信号からなる表示データＤＮ／ＤＰおよびクロック信号ＣＫＮ／ＣＫＰがＲＳＤＳインタフェースを介して転送される。初段のデータドライバ４−１からカスケード接続された２段目以降のデータドライバ４−２、４−３、…、４−１０に、ＣＭＯＳ信号からなる表示データＤＡ、クロック信号ＣＫ、スタート信号ＳＴＨ、ラッチ信号ＳＴＢおよびデータ反転信号ＩＮＶがＣＭＯＳインタフェースを介して順次転送されていく。データ反転信号ＩＮＶは、前後の表示データＤＡに基づいて初段のデータドライバ４−１で生成される。
【００１５】
走査ドライバ３から液晶パネル１の各走査線には、パルス状の走査信号が線順次に送られる。パルスが印加された走査線につながるＴＦＴが全てオンとなり、そのとき各データドライバ４から液晶パネル１のデータ線には階調電圧が供給され、オンとなったＴＦＴを介して画素電極に印加される。そして、パルスが印加されなくなった走査線につながるＴＦＴがオフ状態に変化すると、画素電極と対向基板電極との電位差は、次の階調電圧が画素電極に印加されるまでの間保持される。そして、全ての走査線に順次パルスが印加されることにより、全ての画素電極に所定の階調電圧が印加され、フレーム周期で階調電圧の書き替えを行うことにより画像を表示することができる。
【００１６】
データドライバ４は、３８４本のデータ線に対応して、R，G，B各６４階調表示のためのＲ、Ｇ、Ｂ各６ビットの表示データがそれぞれ入力され、６４階調のうち、その表示データの論理に対応した１つの階調電圧がそれぞれ出力される３８４出力の構成となっている。具体的回路構成として、図２に示すように、デジタルの表示データＤＡをシリアル／パラレル変換し、さらにその表示データＤＡの論理に対応したアナログの階調電圧に変換するための回路を構成するシフトレジスタ１１、データレジスタ１２、ラッチ１３、レベルシフタ１４、デジタルアナログ変換回路（以下、Ｄ／Ａコンバータという）１５およびボルテージフォロア出力回路１６に加え、チップ間データ転送のためのインタフェース回路を構成するレシーバ２０およびトランスミッタ３０を有している。尚、データドライバ４には、上記各回路を動作させるための電源回路を有しているが、図示および説明を省略する。
【００１７】
データドライバ４の入力端子として、図２に示す各端子について説明する。ＩＦＭ端子は、ＣＭＯＳまたはＲＳＤＳのインタフェースモードを選択するための端子である。ＩＦＭ端子には、インタフェースモード選択信号として、"Ｈ"レベルまたは"Ｌ"レベルの固定電位が供給され、レシーバ２０およびトランスミッタ３０にその電位が入力される。ＩＳＴＨ端子はスタート信号ＳＴＨの入力端子で、スタート信号ＳＴＨはシフトレジスタ１１に入力される。ＩＳＴＢ端子はラッチ信号ＳＴＢの入力端子で、ラッチ信号ＳＴＢはラッチ１３およびボルテージフォロア出力回路１６に入力される。ＩＣＫＰ／ＩＣＫ端子およびＩＣＫＮ／ＩＩＮＶ端子は、ＩＦＭ端子＝"Ｈ"レベルのとき、クロック信号ＣＫＮ／ＣＫＰの入力端子であり、ＩＦＭ端子＝"Ｌ"レベルのとき、ＩＣＫＰ／ＩＣＫ端子がクロック信号ＣＫの入力端子およびＩＣＫＮ／ＩＩＮＶ端子がデータ反転信号ＩＮＶの入力端子である。クロック信号ＣＫＮ／ＣＫＰ、ＣＫおよびデータ反転信号ＩＮＶはレシーバ２０にそれぞれ入力される。ＩＤ００Ｎ／ＩＤ００−ＩＤ０２Ｐ／ＩＤ０５端子、ＩＤ１０Ｎ／ＩＤ１０−ＩＤ１２Ｐ／ＩＤ１５端子およびＩＤ２０Ｎ／ＩＤ２０−ＩＤ２２Ｐ／ＩＤ２５端子は、階調表示６ビット×Ｒ，Ｇ，Ｂ３ドット（１画素）＝１８ビット幅分の表示データＤＡＴＡの入力端子で、ＩＦＭ端子＝"Ｈ"レベルのとき、ＲＳＤＳ信号からなる表示データＤ００Ｎ／Ｄ００Ｐ−Ｄ０２Ｎ／Ｄ０２Ｐ，Ｄ１０Ｎ／Ｄ１０Ｐ−Ｄ１２Ｎ／Ｄ１２Ｐ，Ｄ２０Ｎ／Ｄ２０Ｐ−Ｄ２２Ｎ／Ｄ２２Ｐ（以下、ＤＮ／ＤＰという）の入力端子であり、ＩＦＭ端子＝"Ｌ"レベルのとき、ＣＭＯＳ信号からなる表示データＤ００−Ｄ０５，Ｄ１０−Ｄ１５，Ｄ２０−Ｄ２５（以下、ＤＡという）の入力端子である。上記各表示データＤＡＴＡはレシーバ２０にそれぞれ入力される。
【００１８】
データドライバ４の出力端子として、図２に示す各端子について説明する。ＯＳＴＨ端子はスタート信号ＳＴＨの出力端子で、そのスタート信号ＳＴＨはシフトレジスタ１１から出力される。ＯＳＴＢ端子はラッチ信号ＳＴＢの出力端子で、そのラッチ信号ＳＴＢはラッチ１３から出力される。ＯＣＫ端子はクロック信号ＣＫの出力端子で、そのクロック信号ＣＫはトランスミッタ３０から出力される。ＯＩＮＶ端子はデータ反転信号ＩＮＶの出力端子で、そのデータ反転信号ＩＮＶはトランスミッタ３０から出力される。ＯＤ００−ＯＤ０５端子、ＯＤ１０−ＯＤ１５端子およびＯＤ２０−ＯＤ２５端子は、表示データＤＡの出力端子で、各表示データＤＡはトランスミッタ３０からそれぞれ出力される。
【００１９】
シフトレジスタ１１、データレジスタ１２、ラッチ１３、レベルシフタ１４、Ｄ／Ａコンバータ１５およびボルテージフォロア出力回路１６について、以下、簡単に説明する。シフトレジスタ１１は、データ線３８４本に対応して、１２８ビット（１ビットでデータ線Ｒ，Ｇ，Ｂの３本分を分担）からなり、液晶パネル１の複数走査線のうち１走査線を走査する１水平期間ごとに、クロック信号ＣＫの前エッジおよび後エッジのタイミングでスタート信号ＳＴＨの"Ｈ"レベルを読込み、データ取込み用の制御信号Ｃ１、Ｃ２、…、Ｃ１２８を順次生成し、データレジスタ１２に供給する。データレジスタ１２は、データ線３８４本に対応して、１水平期間ごとに、６ビット×３ドット（Ｒ、Ｇ、Ｂ）の１８ビット幅×１２８ビットで供給される１走査線分の表示データＤＡをシフトレジスタ１１の制御信号Ｃ１、Ｃ２、…、Ｃ１２８の後エッジのタイミングで取込む。ラッチ１３は、１水平期間ごとに、データレジスタ１２に取込まれた表示データＤＡをラッチ信号ＳＴＢの前エッジのタイミングで保持するとともにレベルシフタ１４に一括供給する。レベルシフタ１４は、ラッチ１３からの表示データＤＡを電圧レベルを高めてＤ／Ａコンバータ１５に供給する。Ｄ／Ａコンバータ１５は、レベルシフタ１４からの表示データＤＡにより、データ線３８４本のそれぞれに対応した６ビットの表示データＤＡごとに、６４階調のうち、その表示データＤＡの論理に対応した１つの階調電圧をボルテージフォロア出力回路１６に供給する。ボルテージフォロア出力回路１６は、Ｄ／Ａコンバータ１５からの階調電圧を駆動能力を高めてラッチ信号ＳＴＢの後エッジのタイミングで出力Ｓ１〜Ｓ３８４として出力する。
【００２０】
次にチップ間データ転送のためのインタフェース回路を構成するレシーバ２０およびトランスミッタ３０について詳述する。レシーバ２０は、ＲＳＤＳ信号またはＣＭＯＳ信号からなるクロック信号ＣＬＫや表示データＤＡＴＡを受信して、ＣＭＯＳ信号からなるクロック信号ＣＫや表示データＤＡを内部のシフトレジスタ１１やデータレジスタ１２に出力する。  レシーバ２０は、図３に示すように、クロック信号ＣＫＮ／ＣＫＰおよび表示データＤＮ／ＤＰが入力されるＲＳＤＳレシーバ２１と、クロック信号ＣＫ、データ反転信号ＩＮＶおよび表示データＤＡがバイパスされるバイパス回路２２と、分周回路２３と、分周回路２４と、ＥＸＯＲ回路からなるデータ反転回路２５と、分周回路２３からのクロック信号ＣＫとバイパス回路２２からのクロック信号ＣＫとのセレクタ２６と、分周回路２４からの表示データＤＡとデータ反転回路２５からの表示データＤＡとのセレクタ２７とを有している。各ＲＳＤＳレシーバ２１は、ＩＦＭ端子＝"Ｈ"レベルのとき、内部のバイアス信号がオンになりクロック信号ＣＫＮ／ＣＫＰと表示データＤＮ／ＤＰを受信可能とする動作状態となり、ＩＦＭ端子＝"Ｌ"レベルのとき、内部のバイアス信号をオフにすることにより不動作状態にして消費電流を低減するようにしている。各バイパス回路２２は、例えば、図４に示すように、２個のＯＲ回路で構成され、ＩＦＭ端子＝"Ｌ"レベルのとき、クロック信号ＣＫ、データ反転信号ＩＮＶおよび表示データＤＡをバイパスさせ、ＩＦＭ端子＝"Ｈ"レベルのとき、ＣＭＯＳ信号のバイパスが禁止される。
【００２１】
分周回路２３は、ＲＳＤＳレシーバ２１から出力されるクロック信号ＣＫを２分周して１本線で出力する。各分周回路２４は、各ＲＳＤＳレシーバ２１から出力され、２ビット分のデータを含む表示データＤ００−Ｄ０１，Ｄ０２−Ｄ０３，…，Ｄ２４−Ｄ２５を２分周で１ビットずつのデータＤ００，Ｄ０１，…，Ｄ２４，Ｄ２５に分離して２本線で出力する。データ反転回路２５は、ＩＦＭ端子＝"Ｌ"レベルのとき、バイパス回路２２からの表示データＤＡをバイパス回路２２からのデータ反転信号ＩＮＶにより反転制御する。データ反転回路２５は、表示データの論理をデータ反転信号ＩＮＶに応じて、転送元のデータ１次反転回路で１次反転させて転送配線全体での反転頻度を減少させ、転送先のデータ２次反転回路で元の論理に復帰させるため２次反転させる方法におけるデータ２次反転回路として機能する。セレクタ２６は、ＩＦＭ端子＝"Ｈ"レベルのとき、分周回路２３からのクロック信号ＣＫを選択出力し、ＩＦＭ端子＝"Ｌ"レベルのとき、バイパス回路２２からのクロック信号ＣＫを選択出力する。セレクタ２７は、ＩＦＭ端子＝"Ｈ"レベルのとき、分周回路２４からの表示データＤ００−Ｄ０１，Ｄ０２−Ｄ０３，…，Ｄ２４−Ｄ２５を選択出力し、ＩＦＭ端子＝"Ｌ"レベルのとき、データ反転回路２５からの表示データＤ００−Ｄ０１，Ｄ０２−Ｄ０３，…，Ｄ２４−Ｄ２５を選択出力する。
【００２２】
ＩＦＭ端子＝"Ｈ"レベルのときのレシーバ２０の動作について説明する。各ＲＳＤＳレシーバ２１は動作状態となり、バイパス回路２２はＣＭＯＳ信号のバイパスを禁止される。セレクタ２６は分周回路２３出力を選択し、セレクタ２７は分周回路２４出力を選択する。これらの動作により、図５に示すように、レシーバ２０はＲＳＤＳレシーバとして機能する。従って、このとき、レシーバ２０にクロック信号ＣＫＮ／ＣＫＰおよび表示データＤＮ／ＤＰが入力されると、各ＲＳＤＳレシーバ２１はこれらを受信し、レシーバ２０からは、分周回路２３からのクロック信号ＣＫが出力されるとともに、分周回路２４からの表示データＤＡが出力される。
【００２３】
次に、ＩＦＭ端子＝"Ｌ"レベルのときのレシーバ２０の動作について説明する。各ＲＳＤＳレシーバ２１は不動作状態となり、各バイパス回路２２はクロック信号ＣＫ、データ反転信号ＩＮＶおよび表示データＤＡをバイパスさせる。セレクタ２６はバイパス回路２２のクロック信号出力を選択し、セレクタ２７はデータ反転回路２５出力を選択する。これらの動作により、図６に示すように、レシーバ２０はＣＭＯＳレシーバとして機能する。従って、このとき、レシーバ２０にクロック信号ＣＫおよび表示データＤＡが入力されると、各バイパス回路２２はそれらのＣＭＯＳ信号をバイパスさせ、レシーバ２０からは、各バイパス回路２２からのクロック信号ＣＫが出力されるとともに、データ反転回路２５からの表示データＤＡが出力される。
【００２４】
トランスミッタ３０は、データ反転信号生成回路３１と、セレクタ３２と、データ反転回路３３とを有している。トランスミッタ３０は、内部のシフトレジスタ１１やデータレジスタ１２からの信号を受けて、クロック信号ＣＫや表示データＤＡを後段のデータドライバ４へ送信する。
【００２５】
データ反転信号生成回路３１は、データ反転検出回路３４と、第１判定回路３５と、第２判定回路３６とを有している。データ反転検出回路３４は、Ｒ，Ｇ，Ｂの各６ビットの表示データＤＡごとに対応するため、３個を有している。各データ反転検出回路３４は、６ビットの各ビットの前後での変化を検出するために、各ビットに対応して、２段カスケード接続のフリップフロップと、各段の出力の排他的論理和を出力するＥＸＯＲ回路からなり、前後で変化がないビットでは"Ｌ"レベルを出力し、変化があるビットでは"Ｈ"を出力する。第１判定回路３５は、各データ反転検出回路３４に対応するため３個を有し、ＩＦＭ端子＝"Ｈ"レベルのとき、判定可能とする動作状態となり、ＩＦＭ端子＝"Ｌ"レベルのとき、不動作状態にして消費電流を低減するようにしている。各第１判定回路３５は、６ビットのうち変化したビット数を検出し、例えば、４ビット以上の場合、"Ｈ"レベルを出力する。第２判定回路３６は、３個の第１判定回路３５の出力のうち"Ｈ"レベルの出力数を検出し、２出力以上の場合、"Ｈ"を出力する。第２判定回路３６の出力がデータ反転信号ＩＮＶとなる。
【００２６】
セレクタ３２は、ＩＦＭ端子＝"Ｈ"レベルのとき、データ反転信号生成回路３１からのデータ反転信号ＩＮＶを選択出力し、ＩＦＭ端子＝"Ｌ"レベルのとき、レシーバ２０からのデータ反転信号ＩＮＶを選択出力する。データ反転回路３３は、データ反転信号生成回路３１からの表示データＤＡをセレクタ３２からのデータ反転信号ＩＮＶにより反転制御する。データ反転回路３３は、表示データの論理をデータ反転信号ＩＮＶに応じて、転送元のデータ１次反転回路で１次反転させて転送配線全体での反転頻度を減少させ、転送先のデータ２次反転回路で元の論理に復帰させるため２次反転させる方法におけるデータ１次反転回路として機能する。
【００２７】
ＩＦＭ端子＝"Ｈ"レベルのときのトランスミッタ３０の動作について説明する。各第１判定回路３５は動作状態となり、セレクタ３２はデータ反転信号生成回路３１からのデータ反転信号ＩＮＶを選択出力する。これらの動作により、図８に示すように、データ反転信号生成回路３１に表示データＤＡが入力されると、データ反転検出回路３４でビットごとに前後での変化を検出して、その結果に基づき、第１判定回路３５および第２判定回路３６により変化したビット数を検出し、第２判定回路３６の出力をデータ反転信号ＩＮＶとしてデータ反転信号生成回路３１からＯＩＮＶ端子およびデータ反転回路３３に出力する。そして、データ反転信号生成回路３１を介して入力された表示データＤＡがそのデータ反転信号ＩＮＶによりデータ反転回路３３で反転され、各出力端子ＯＤ００−ＯＤ０５，ＯＤ１０−ＯＤ１５，ＯＤ２０−ＯＤ２５に出力される。
【００２８】
次に、ＩＦＭ端子＝"Ｌ"レベルのときのトランスミッタ３０の動作について説明する。各第１判定回路３５は不動作状態となり、セレクタ３２はレシーバ２０からのデータ反転信号ＩＮＶを選択出力する。これらの動作により、図９に示すように、レシーバ２０からのデータ反転信号ＩＮＶがＯＩＮＶ端子およびデータ反転回路３３に出力される。そして、データ反転信号生成回路３１を介してデータ反転回路３３に入力された表示データＤＡがそのデータ反転信号ＩＮＶによりデータ反転回路３３で反転され、各出力端子ＯＤ００−ＯＤ０５，ＯＤ１０−ＯＤ１５，ＯＤ２０−ＯＤ２５に出力される。
【００２９】
図１に示す液晶表示モジュールのコントローラ２とデータドライバ４間および各データドライバ４間の各種信号の転送について、コントローラ２と、データドライバ４と、コントローラ２からデータドライバ４への各種信号線とを図１０に示して説明する。スタート信号ＳＴＨおよびラッチ信号ＳＴＢは、ＣＭＯＳ信号でコントローラ２からデータドライバ４−１に転送され、データドライバ４−１からカスケード接続された各データドライバ４−２，４−３，…，４−１０に順次転送されていく。
【００３０】
クロック信号ＣＬＫ、表示データＤＡＴＡおよびデータ反転信号ＩＮＶの転送について説明する。データドライバ４−１のＩＦＭ端子の電位レベルは"Ｈ"レベルに設定され、データドライバ４−２、４−３、・・・、４−１０のＩＦＭ端子の電位レベルは"Ｌ"レベルに設定される。これにより、データドライバ４−１の各ＲＳＤＳレシーバ２１が動作状態となり、図５に示したように、データドライバ４−１のレシーバ２０はＲＳＤＳレシーバとして機能し、コントローラ２の図示しないＲＳＤＳトランスミッタと、データドライバ４−１のレシーバ２０とでＲＳＤＳインタフェースを構成する。従って、コントローラ２からクロック信号ＣＫＮ／ＣＫＰおよび表示データＤＮ／ＤＰが、ＲＳＤＳインタフェースを介してデータドライバ４−１へ転送される。データドライバ４−１のトランスミッタ３０はクロック信号ＣＫおよび表示データＤＡを出力し、ＣＭＯＳトランスミッタとして機能する。
【００３１】
データドライバ４−２の各レシーバ２１が不動作状態となりバイパスされて、図６に示すように、データドライバ４−２のレシーバ２０はＣＭＯＳレシーバとして機能し、データドライバ４−１のトランスミッタ３０とデータドライバ４−２のレシーバ２０とでＣＭＯＳインタフェースを構成する。従って、データドライバ４−１からクロック信号ＣＫおよび表示データＤＡが、ＣＭＯＳインタフェースを介してデータドライバ４−２へ転送される。データドライバ４−２のトランスミッタ３０はクロック信号ＣＫおよび表示データＤＡを出力し、ＣＭＯＳトランスミッタとして機能する。３段目以降のデータドライバ４−３、・・・、４−１０についても、データドライバ４−２と同様に機能し、クロック信号ＣＫおよび表示データＤＡが、データドライバ４−３、・・・、４−１０へＣＭＯＳインタフェース回路を介して順次転送されていく。また、2段目以降のデータドライバ４−２、４−３、・・・、４−１０の各レシーバ２１は不動作状態となっているので、これらのレシーバでの消費電流を低減できる。
【００３２】
次に、データドライバ４−３用の表示データＤＡＴＡがデータドライバ４−１に入力され、データドライバ４−３に転送されるまでのタイミング動作について、図１１を参照して説明する。
【００３３】
データドライバ４−１には、例えば、７５ＭＨｚのＲＳＤＳ信号として、クロック信号ＣＫＮ／ＣＫＰが図１１（ａ）に示すタイミングで入力され、クロック信号ＣＫＮ／ＣＫＰに同期して表示データＤＮ／ＤＰが図１１（ｃ）に示すタイミングで入力される。図１１（ａ）に示す２５９番目のクロック信号ＣＫＮ／ＣＫＰに対応して、図１１（ｃ）に示すデータドライバ４−３の出力Ｓ１〜Ｓ３用の表示データＤＮ／ＤＰが入力され、同様に、２６０番目のクロック信号ＣＫＮ／ＣＫＰに対応して、データドライバ４−３の出力Ｓ４〜Ｓ６用の表示データＤＮ／ＤＰが入力される。また、データドライバ４−１には、図示より先のタイミングでスタート信号ＳＴＨ１が入力されており、図１１（ｂ）では、ＩＳＴＨ端子は"Ｌ"レベルである。
【００３４】
クロック信号ＣＫＮ／ＣＫＰは、データドライバ４−１内のレシーバ２０で２分周されて３７．５ＭＨｚのクロック信号ＣＫ１（図示せず）となり、データドライバ４−１内を転送され、クロック信号ＣＫ２として、図１１（ｄ）に示すように、クロック信号ＣＫＮ／ＣＫＰからｔ＝ｔＰ１（例えば、ｔＰ１＝１５ｎｓ）の遅延でデータドライバ４−２に入力される。表示データＤＮ／ＤＰは、データドライバ４−１内のレシーバ２０で２分周されて３７．５ＭＨｚの表示データＤＡ（図示せず）となり、データドライバ４−１内を転送され、図１１（ｆ）に示すように、クロック信号ＣＫ２からｔ＝ｔＰＬＨ２（ｔＰＨＬ２）の遅延（例えば、ｔＰＬＨ２，ｔＰＨＬ２＝−３〜＋１ｎｓ）でデータドライバ４−２に入力される。図１１（ｄ）に示す２−１番目のクロック信号ＣＫ２に対応して、図１１（ｆ）に示すデータドライバ４−３の出力Ｓ１〜Ｓ３，Ｓ４〜Ｓ６用の表示データＤＡが入力され、同様に、２−２番目のクロック信号ＣＫ２に対応して、データドライバ４−３の出力Ｓ７〜Ｓ９，Ｓ１０〜Ｓ１２用の表示データＤＡが入力される。また、スタート信号ＳＴＨ１は、データドライバ４−１内を転送され、スタート信号ＳＴＨ２として、データドライバ４−２に、図示より先のタイミングで入力されており、図１１（ｅ）では、ＩＳＴＨ端子は"Ｌ"レベルである。
【００３５】
クロック信号ＣＫ２は、データドライバ４−２内を転送され、クロック信号ＣＫ３として、図１１（ｇ）に示すように、クロック信号ＣＫ２からｔ＝ｔＰ２（例えば、ｔＰ２＝１５ｎｓ）の遅延でデータドライバ４−３に入力される。スタート信号ＳＴＨ２は、データドライバ４−２内を転送され、スタート信号ＳＴＨ３として、３−１番目のクロック信号ＣＫ３の後エッジからｔ＝ｔＰＬＨ１の遅延（例えば、ｔＰＬＨ１＝−３〜＋１ｎｓ）の前エッジおよび３−２番目のクロック信号ＣＫ３の後エッジからｔ＝ｔＰＨＬ１の遅延（例えば、ｔＰＨＬ１＝−３〜＋１ｎｓ）の前エッジで入力される。表示データＤＡは、データドライバ４−２内を転送され、図１１（ｉ）に示すように、クロック信号ＣＫ３からｔ＝ｔＰＬＨ２（ｔＰＨＬ２）の遅延でデータドライバ４−３に入力される。図１１（ｇ）に示す３−３番目のクロック信号ＣＫ３に対応して、図１１（ｇ）に示すデータドライバ４−３の出力Ｓ１〜Ｓ３，Ｓ４〜Ｓ６用の表示データＤＡが入力され、同様に、３−４番目のクロック信号ＣＫ３に対応して、データドライバ４−３の出力Ｓ７〜Ｓ９，Ｓ１０〜Ｓ１２用の表示データＤＡが入力される。
【００３６】
つぎに、本発明の第２の実施形態について、図１２を参照して説明する。尚、図１と同一のものについては同一符号を付して、その説明を省略する。図１の液晶表示装置と異なる点は、コントローラ２およびデータドライバ４の替わりにコントローラ１０２およびデータドライバ１０４を有し、コントローラ１０２から初段のデータドライバ１０４−１には、小振幅差動信号方式のインタフェースとして、ＲＳＤＳインタフェースの替わりに、ｍｉｎ−ＬＶＤＳ（TEXAS INSTRUMENTS社の商標登録）方式のインターフェースを用いてｍｉｎ−ＬＶＤＳ信号からなる表示データＤＮ／ＤＰおよびクロック信号ＣＫＮ／ＣＫＰが転送される点である。データドライバ１０４は、図２に示したデータドライバ４とは、レシーバ２０のＲＳＤＳレシーバ２１の替わりにｍｉｎ−ＬＶＤＳレシーバが用いられる点を除いて同様の回路構成を用いることができ、図示および説明を省略する。
【００３７】
つぎに、本発明の第３の実施形態について、図１３を参照して説明する。尚、図１と同一のものについては同一符号を付して、その説明を省略する。図１の液晶表示装置と異なる点は、コントローラ２およびデータドライバ４の替わりにコントローラ２０２およびデータドライバ２０４を有し、コントローラ２０２から初段のデータドライバ２０４−１には、小振幅差動信号方式のインタフェースとして、ＲＳＤＳインタフェースの替わりに、ＣＭＡＤＳ（Current Mode Advanced Differential Signaling：日本電気（株）の商標登録）方式のインターフェースを用いてＣＭＡＤＳ信号からなる表示データＤＮ／ＤＰおよびクロック信号ＣＫＮ／ＣＫＰが転送される点である。データドライバ２０４は、図２に示したデータドライバ４とは、レシーバ２０のＲＳＤＳレシーバ２１の替わりにＣＭＡＤＳレシーバが用いられる点を除いて同様の回路構成を用いることができ、図示および説明を省略する。
【００３８】
以上、第１〜第３の実施の形態に説明したように、表示データやタイミング信号のチップ間転送において、コントローラから初段のデータドライバには、小振幅差動信号として、ＲＳＤＳ信号、ｍｉｎ−ＬＶＤＳまたはＣＭＡＤＳ信号のうちの１つを用いて転送させ、コントローラと初段のデータドライバ間に比べて配線抵抗の大きいデータドライバ間には、これらの小振幅差動信号より周期が長く振幅（駆動能力）が大きいＣＭＯＳ信号を用いて転送させるようにしたので、２段目以降のデータドライバに表示データをクロック信号のエッジで取り込むときのセットアップ／ホールドのマージンを十分に得ることができる。また、データドライバ間の表示データ転送に小振幅差動信号インタフェースを用いずにＣＭＯＳ信号インターフェースを用いているため、小振幅差動信号を送信するための定電流を流す必要がない。さらに２段目以降のデータドライバへＣＭＯＳ信号で表示データを転送するとき、初段のデータドライバで生成したデータ反転信号により、少なくとも初段のデータドライバで表示データを１次反転させ、少なくとも２段目以降のデータドライバで表示データを２次反転させるようにしたので、データ転送時の前後データの反転によるＥＭＩノイズや消費電流を低減させることができる。
【００３９】
尚、上記実施例では、データドライバに用いられるレシーバとして、ＲＳＤＳレシーバ、ｍｉｎ−ＬＶＤＳレシーバおよびＣＭＡＤＳレシーバを例に説明したが、これに限定されず、小振幅差動信号をＣＭＯＳ信号に変換可能なレシーバであれば適用可能である。また、液晶表示装置を例として説明したが、これに限定されることなく、クロック信号や表示データがチップ間転送される他の表示装置にも用いることができる。また、さらに、表示装置に限定されることなく、第１の半導体集積回路装置からのデータがカスケード接続された複数の第２の半導体集積回路装置に順次転送されるデータ転送方法を用いた他の電子装置にも用いることができる。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態の液晶表示モジュールの概略構成を示すブロック図。
【図２】図１に示す液晶表示モジュールに用いられるデータドライバ４の概略構成を示すブロック図。
【図３】図２に示すデータドライバ４に用いられるレシーバ２０を示す回路図。
【図４】図３に示すレシーバ２０に用いられるバイパス回路２２を示す回路図。
【図５】図３に示すレシーバ２０のＩＦＭ＝"Ｈ"のときの動作状態を示す図。
【図６】図３に示すレシーバ２０のＩＦＭ＝"Ｌ"のときの動作状態を示す図。
【図７】図２に示すデータドライバ４に用いられるトランスミッタ３０を示す回路図。
【図８】図７に示すトランスミッタ３０のＩＦＭ＝"Ｈ"のときの動作状態を示す図。
【図９】図７に示すトランスミッタ３０のＩＦＭ＝"Ｌ"のときの動作状態を示す図。
【図１０】図１に示すコントローラ２とデータドライバ４間の各種信号の転送を説明する図。
【図１１】図１０に示すデータドライバ間におけるクロック信号や表示データのチップ間転送を説明するタイミングチャート。
【図１２】本発明の第２の実施形態の液晶表示モジュールの概略構成を示すブロック図。
【図１３】本発明の第３の実施形態の液晶表示モジュールの概略構成を示すブロック図。
【符号の説明】
【００４１】
１  液晶パネル
２、１０２、２０２  コントローラ（制御回路；第１の半導体集積回路装置）
４、１０４、２０４  データドライバ（データ側駆動回路；第２の半導体集積回路装置）
２０  レシーバ（受信部）
２１  ＲＳＤＳレシーバ
２２  バイパス回路
２３，２４  分周回路
２５  データ反転回路（データ２次反転回路）
２６，２７  セレクタ
３０  トランスミッタ（送信部）
３１  データ反転信号生成回路
３２  セレクタ
３３  データ反転回路（データ１次反転回路）
３４  データ反転検出回路
３５  第１判定回路
３６  第２判定回路
【図１】
2005284217.tif 000003
【図２】
2005284217.tif 000004
【図３】
2005284217.tif 000005
【図４】
2005284217.tif 000006
【図５】
2005284217.tif 000007
【図６】
2005284217.tif 000008
【図７】
2005284217.tif 000009
【図８】
2005284217.tif 000010
【図９】
2005284217.tif 000011
【図１０】
2005284217.tif 000012
【図１１】
2005284217.tif 000013
【図１２】
2005284217.tif 000014
【図１３】
2005284217.tif 000015