(57)【要約】【課題】  局所Ｔ―ＳＯＮウエハー、もしくは局所Ｔ―ＳＯＩウエハーを提供すること。【解決手段】  Ｃデバイス製造に用いられる基板を形成する方法は、シリコン基板を準備することであって、バルクシリコン（１００）基板をイオンの群から取られたイオンでドープすることにより、ｎ型ドープされた基板とｐ型ドープされた基板からなるドープされた基板の群から取られたドープされた基板を形成することを包含する、ことと、シリコン基板上に第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第１のテンシル歪みシリコンキャップを形成することと、第１のテンシル歪みシリコンキャップ上に第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第２のテンシル歪みシリコンキャップを形成することと、ＩＣデバイスを完成させることとを包含する。【選択図】  図１
2005277420.tif 000002
【特許請求の範囲】
【請求項１】
ＩＣデバイス製造に用いられる基板を形成する方法であって、
シリコン基板を準備することであって、バルクシリコン（１００）基板をイオンの群から取られたイオンでドープすることにより、ｎ型ドープされた基板とｐ型ドープされた基板からなるドープされた基板の群から取られたドープされた基板を形成することを包含する、ことと、
該シリコン基板上に第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、
該第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第１のテンシル歪みシリコンキャップを形成することと、
該第１のテンシル歪みシリコンキャップ上に第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、
該第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第２のテンシル歪みシリコンキャップを形成することと、
ＩＣデバイスを完成させることと
を包含する、方法。
【請求項２】
前記ＩＣデバイスは、ＣＭＯＳデバイスであり、前記完成させることは、前記テンシル歪みキャップ上にＣＭＯＳデバイスを完成させることを包含し、該ＣＭＯＳデバイスは、ソース領域とドレイン領域を含み、該ソース領域および該ドレイン領域の両方は、テンシル歪みシリコンキャップに電気的に接続をしており、該テンシル歪みシリコンキャップは、ウエルイオン埋め込みと、しきい値電圧調節と、ＳＴＩデバイス分離と、ゲート酸化と、ゲート電極と、側壁窒化物形成とを包含し、
該方法は、
側壁窒化物の形成後、ゲート酸化物をエッチングすることと、
露出した第２のテンシル歪みシリコンキャップをエッチングすることにより、該ソース領域および該ドレイン領域の第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を露出させることと、
該ソース領域および該ドレイン領域の任意のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を選択的に水平にエッチングすることと、
該ゲートおよび窒化物スペーサの下に位置する任意のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を選択的に水平にエッチングすることにより、結果として生じるトンネルを形成することであって、該トンネルは、空のままであるかもしくは該誘電体で充填される、ことと
を包含する、請求項１に記載の方法。
【請求項３】
前記シリコン基板上に前記第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することは、およそ２００ｎｍ〜５μｍの厚さで、段階的緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することであって、およそ１０％〜１００％のＧｅ、好ましくはおよそ２０％〜３０％のＧｅを含む、ことを包含する、請求項１に記載の方法。
【請求項４】
前記第１のテンシル歪みシリコンキャップを形成することは、およそ１０ｎｍ〜５０ｎｍの厚さで、テンシル歪みシリコンキャップを形成することを包含する、請求項１に記載の方法。
【請求項５】
前記シリコン基板上に前記第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することは、およそ２５ｎｍ〜３００ｎｍの厚さで、緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層をを形成することを包含する、請求項１に記載の方法。
【請求項６】
前記第２のテンシル歪みシリコンキャップを形成することは、およそ１０ｎｍ〜５０ｎｍの厚さを有する第２のテンシル歪みシリコンキャップを形成することを包含する、請求項１に記載の方法。
【請求項７】
ＣＭＯＳ製造に用いられる基板を形成する方法であって、
シリコン基板を準備することにより、バルクシリコン（１００）基板をイオンの群から取られたイオンでドープすることによって、ｎ型ドープされた基板とｐ型ドープされた基板からなるドープされた基板の群から取られたドープされた基板を形成することを含む、ことと、
該シリコン基板上に第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、
該第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第１のテンシル歪みシリコンキャップを形成することと、
該テンシル歪みシリコンキャップ上にＣＭＯＳデバイスを完成させることとを包含し、該ＣＭＯＳデバイスは、ソート領域とドレイン領域を含み、該ソース領域および該ドレイン領域の両方は、テンシル歪みシリコンキャップと電気的に接続している、方法。
【請求項８】
前記シリコン基板上に前記第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することは、およそ２００ｎｍ〜５μｍの厚さで、緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することを包含する、請求項７に記載の方法。
【請求項９】
前記シリコン基板上に前記第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することは、段階的緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）を形成することであって、およそ１０％〜１００％（ｘ＝０．１〜ｘ＝１）のＧｅ、好ましくはおよそ２０％〜３０％（ｘ＝０．２〜ｘ＝０．３）のＧｅを含む、ことを包含する、請求項７に記載の方法。
【請求項１０】
前記第１のテンシル歪みシリコンキャップを形成することは、およそ１０ｎｍ〜５０ｎｍの厚さで、テンシル歪みシリコンキャップを形成することを包含する、請求項７に記載の方法。
【請求項１１】
前記第１のテンシル歪みシリコンキャップ上に第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、該第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第２のテンシル歪みシリコンキャップを形成することとを包含する、請求項７に記載の方法。
【請求項１２】
前記シリコン基板上に前記第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することは、およそ２５ｎｍ〜３００ｎｍの厚さで、緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することを包含する、請求項１１に記載の方法。
【請求項１３】
前記第２のテンシル歪みシリコンキャップを形成することは、およそ１０ｎｍ〜５０ｎｍを有する第２のテンシル歪みシリコンキャップを形成することを包含する、請求項１１に記載の方法。
【請求項１４】
前記テンシル歪みキャップ上にＣＭＯＳデバイスを完成させることを包含し、該ＣＭＯＳデバイスは、ソース領域とドレイン領域を含み、該ソース領域および該ドレイン領域の両方は、テンシル歪みシリコンキャップに電気的に接続をしており、該テンシル歪みシリコンキャップは、ウエルイオン埋め込みと、しきい値電圧調節と、ＳＴＩデバイス分離と、ゲート酸化と、ゲート電極と、側壁窒化物形成とを包含し、
該方法は、
側壁窒化物の形成後、ゲート酸化物をエッチングすることと、
露出した第２のテンシル歪みシリコンキャップをエッチングすることにより、該ソース領域および該ドレイン領域の第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を露出させることと、
該ソース領域および該ドレイン領域の任意のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を選択的に水平にエッチングすることと、
該ゲートおよび窒化物スペーサの下に位置する任意のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を選択的に水平にエッチングすることにより、結果として生じるトンネルを形成することであって、該トンネルは、空のままであるかもしくは該誘電体で充填される、ことと
を包含する、請求項１１に記載の方法。
【請求項１５】
ＣＭＯＳ製造に用いられる基板を形成する方法であって、
シリコン基板を準備することであって、バルクシリコン（１００）基板をイオンの群から取られたイオンでドープすることにより、ｎ型ドープされた基板とｐ型ドープされた基板とからなるドープされた基板の群から取られたドープされた基板を形成することを包含する、ことと、
およそ２００ｎｍ〜５μｍの厚さで、段階的緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することを包含する該シリコン基板上に第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することであって、該第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層は、およそ１０％〜１００％（Ｘ＝０．１〜Ｘ＝１）のＧｅ、好ましくはおよそ２０％〜３０％（ｘ＝０．２〜ｘ＝０．３）のＧｅを含む、ことと、
該第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層の第１のテンシル歪みシリコンキャップを形成することであって、およそ１０ｎｍ〜５０ｎｍの厚さを有する、ことと、
該テンシル歪みシリコンキャップ上にＣＭＯＳデバイスを完成させることとを包含し、該ＣＭＯＳデバイスは、ソート領域とドレイン領域を含み、該ソース領域および該ドレイン領域の両方は、テンシル歪みシリコンキャップと電気的に接続している、方法。
【請求項１６】
前記第１のテンシル歪みシリコンキャップ上に第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、該第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第２のテンシル歪みシリコンキャップを形成することとを包含する、請求項１６に記載の方法。
【請求項１７】
前記シリコン基板上に前記第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することは、およそ２５ｎｍ〜３００ｎｍの厚さで、緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することを包含する、請求項１７に記載の方法。
【請求項１８】
前記第２のテンシル歪みシリコンキャップを形成することは、およそ１０ｎｍ〜５０ｎｍを有する第２のテンシル歪みシリコンキャップを形成することを包含する、請求項１７に記載の方法。
【請求項１９】
前記テンシル歪みキャップ上にＣＭＯＳデバイスを完成させることを包含し、該ＣＭＯＳデバイスは、ソース領域とドレイン領域を含み、該ソース領域および該ドレイン領域の両方は、テンシル歪みシリコンキャップに電気的に接続をしており、該テンシル歪みシリコンキャップは、ウエルイオン埋め込みと、しきい値電圧調節と、ＳＴＩデバイス分離と、ゲート酸化と、ゲート電極と、側壁窒化物形成とを包含し、
該方法は、
側壁窒化物の形成後、ゲート酸化物をエッチングすることと、
露出した第２のテンシル歪みシリコンキャップをエッチングすることにより、該ソース領域および該ドレイン領域の第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を露出させることと、
該ソース領域および該ドレイン領域の任意のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を選択的に水平にエッチングすることと、
該ゲートおよび窒化物スペーサの下に位置する任意のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を選択的に水平にエッチングすることにより、結果として生じるトンネルを形成することであって、該トンネルは、空のままであるかもしくは該誘電体で充填される、ことと
を包含する、請求項１７に記載の方法。
【請求項２０】
前記テンシル歪みキャップ上にＣＭＯＳデバイスを完成させることを包含し、該ＣＭＯＳデバイスは、ソース領域とドレイン領域を含み、該ソース領域および該ドレイン領域の両方は、テンシル歪みシリコンキャップに電気的に接続をしており、該テンシル歪みシリコンキャップは、ウエルイオン埋め込みと、しきい値電圧調節と、ＳＴＩデバイス分離と、ゲート酸化と、ゲート電極と、側壁窒化物形成とを包含し、
該方法は、
側壁窒化物の形成後、ゲート酸化物をエッチングすることと、
露出した第２のテンシル歪みシリコンキャップをエッチングすることにより、該ソース領域および該ドレイン領域の第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を露出させることと、
該ソース領域およびド該レイン領域の任意のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を選択的に水平にエッチングすることと、
該ゲートおよび窒化物スペーサの下に位置する任意のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を選択的に水平にエッチングすることにより、結果として生じるトンネルを形成することであって、該トンネルは、空のままであるかもしくは該誘電体で充填される、ことと
を包含する、請求項１６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、向上した移動度および低出力のＭＯＳＦＥＴデバイスに関し、詳細には、ＳＯＩもしくはＳＯＮ上に形成された緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を用いてＭＯＳＦＥＴデバイスを作成する方法に関する。
【背景技術】
【０００２】
ＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板上に製造されるＭＯＳＦＥＴは、高速および低出力の用途に対して利点を提供する。なぜなら、低寄生キャパシタンスおよび低ボディ効果がＳＯＩ構造に存在するからである。ＣＭＯＳ  ＩＣ技術は、５０ｎｍ未満の範囲に入ったので、Ｒ．Ｋｏｈ氏の、「Ｂｕｒｉｅｄ  Ｌａｙｅｒ  Ｅｎｇｉｎｅｅｒｉｎｇ  ｔｏ  Ｒｅｄｕｃｅ  ｔｈｅ  Ｄｒａｉｎ―Ｉｎｄｕｃｅｄ  Ｂａｒｒｉｅｒ  Ｌｏｗｅｒｉｎｇ  ｏｆ  Ｓｕｂ―０．０５μｍ  ＳＯＩ―ＭＯＳＦＥＴ」  Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．，Ｖｏｌ．３８，Ｐ．２２９４（１９９９）およびＲ．Ｃｈａｕ氏らの「Ａ  ５０ｎｍ  Ｄｅｐｌｅｔｅｄ―Ｓｕｂｓｔｒａｔｅ  ＣＭＯＳ  Ｔｒａｎｓｉｓｔｏｒ」，ＩＥＤＭ，ｐ．６２１，２００１に記載されるように、ショートチャネル効果（ＳＣＥ）を防ぐために、シリコンチャネルおよび埋め込み酸化物の厚さは、それぞれ５０ｎｍおよび１００ｎｍ未満でなければならない。
【０００３】
Ｓｉ１−ｘＧｅｘ  ＭＯＳトランジスタは、テンシル歪み（ｔｅｎｓｉｌｅ―ｓｔｒａｉｎｅｄ）シリコン上に製造される。構造は、段階的（ｇｒａｄｅｄ）Ｓｉ１−ｘＧｅｘの厚い層からなる。ここで、Ｘは、層の底部の０から、層の上部０．３まで変化する。全体の層の厚さは、およそ１μｍ〜５μｍのオーダーである。この段階的Ｓｉ１−ｘＧｅｘの上部は、緩和（ｒｅｌａｘｅｄ）である。２００ｎｍ〜１μｍの緩和Ｓｉ１―ＸＧｅＸ層は、段階的Ｓｉ１−ｘＧｅｘ層の上部に成長し、テンシル歪みシリコンエピタキシャル層は、Ｓｉ１―ＸＧｅＸ層上に堆積する。この構造は、フィールド効果電子移動度をピュアシリコンデバイスに比べて８０％相当分高めることができる（Ｗｅｌｓｅｒ氏らの「Ｅｌｅｃｔｒｏｎ  ｍｏｂｉｌｉｔｙ  ｅｎｈａｎｃｅｍｅｎｔ  ｉｎ  ｓｔｒａｉｎｅｄ―Ｓｉ  Ｎ―ｔｙｐｅ  ｍｅｔａｌ―ｏｘｉｄｅ―ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ―ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ，ＩＥＥＥ  ＥＤＬ―１５，＃３，ｐ．１００，（１９９４）；  Ｒｉｍ氏らの「Ｔｒａｎｓｃｏｎｄｕｃｔａｎｃｅ  ｅｎｈａｎｃｅｍｅｎｔ  ｉｎ  ｄｅｅｐ  ｓｕｂｍｉｃｒｏｎ  ｓｔｒａｉｎｅｄ―Ｓｉ  ｎ―ＭＯＳＦＥＴｓ」，ＩＥＤＭ  Ｐｒｏｃ．ｐ．７０７（１９９８））。ｐＭＯＳＴに対して、バルクシリコン上の３０％の効果正孔移動度の向上が得られる（Ｒｉｍ氏らの「Ｅｎｈａｎｃｅｄ  ｈｏｌｅ  ｍｏｂｉｌｉｔｉｅｓ  ｉｎ  ｓｕｒｆａｃｅ―ｃｈａｎｎｎｅｌ  ｓｔｒａｉｎｅｄ―Ｓｉ  ｐ―ＭＯＳＦＥＴｓ」，ＩＥＤＭ  Ｐｒｏｃ．ｐ．５１７（１９９５））。しかしながら、段階的Ｓｉ１−ｘＧｅｘ層は、転位の発生および伝播によって緩和する。このプロセスは、通常、１×１０７ｃｍ−２未満のＳｉ１−ｘＧｅｘの上部および歪みシリコンにおいて、受容できないほどの高密度のスレッディング転位の結果になる（Ｐａｕｌ氏の「Ｓｉｌｉｃｏｎ  ｇｅｒｍａｎｉｕｍ  ｈｅｔｅｒｏｓｔｕｒｃｔｕｒｅｓ  ｉｎ  ｅｌｅｃｔｒｏｎｉｃｓ：ｔｈｅ  ｐｒｅｓｅｎｔ  ａｎｄ  ｔｈｅ  ｆｕｔｕｒｅ，Ｔｈｉｎ  Ｓｏｌｉｄ  Ｆｉｌｍｓ」，３２１，ｐ．１７２（１９９８）およびその中のリファレンス）。
【０００４】
同様の構造上に製造されるＳｉ１−ｘＧｅｘ／ＳＯＩ（ｓｉｌｉｃｏｎ―ｏｎ―ｉｎｓｕｌａｔｏｒ）トランジスタであるが、緩和、段階的Ｓｉ１−ｘＧｅｘ層に埋め込まれたシリコン酸化物を有するＳｉ１−ｘＧｅｘ／ＳＯＩトランジスタがまた製造される（Ｍｉｚｕｎｏ氏らの「Ａｄｖａｎｃｅｄ  ＳＯＩ―ＭＯＳＦＥＴｓ  ｗｉｔｈ  ｓｔｒａｉｎｅｄ―Ｓｉ  ｃｈａｎｎｅｌ  ｆｏｒ  ｈｉｇｈ  ｓｐｅｅｄ  ＣＭＯＳ  ―  ｅｌｅｃｔｒｏｎ／ｈｏｌｅ  ｍｏｂｉｌｉｔｙ  ｅｎｈａｎｃｅｍｅｎｔｓ」，２０００  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ，ｐ．２１０）。このＳｉ１−ｘＧｅｘ／ＳＯＩ構造の正孔移動度および電子移動度の利得は、シリコンコントロールトランジスタより、それぞれ４５％および６０％相当分高い。この構造は大変複雑であり、結晶欠陥密度が大規模集積回路の用途に対して高すぎる。
【０００５】
テンシル歪みシリコンキャップを有する緩和Ｓｉ１−ｘＧｅｘを形成する他のアプローチは、ＳＯＩ基板を用いる。１つ方法は、ＳＯＩ上にＳｉ１−ｘＧｅｘ層の堆積を必要とし、高温酸化を用いて、Ｇｅの含有率が高い緩和Ｓｉ１−ｘＧｅｘ膜を形成する（Ｔｅｚｕｋａ氏らの「Ａ  Ｎｏｖｅｌ  Ｆａｂｒｉｃａｔｉｏｎ  Ｔｅｃｈｎｉｑｕｅ  ｏｆ  Ｕｌｔｒａｔｈｉｎ  ａｎｄ  Ｒｅｌａｘｅｄ  ＳｉＧｅ  Ｂｕｆｆｅｒ  Ｌａｙｅｒｓ  ｗｉｔｈ  Ｈｉｇｈ  Ｇｅ  Ｆｒａｃｔｉｏｎ  ｆｏｒ  Ｓｕｂ―１００ｎｍ  Ｓｔｒａｉｎｅｄ  Ｓｉｌｉｃｏｎ―ｏｎ―Ｉｎｓｕｌａｔｏｒ  ＭＯＳＦＥＴｓ」，Ｊｐｎ．Ａｐｐｌ．Ｐｈｙｓ．４０，ｐ．２８６６（２００１）。それから、歪みシリコンが、緩和Ｓｉ１-xＧｅx膜上に成長し得る。他の方法は、いわゆる「コンプライアント（ｃｏｍｐｌｉａｎｔ）酸化物」を用いて、絶縁基板上に緩和Ｓｉ１−ｘＧｅｘ膜を製造する（Ｙｉｎ氏らの「Ｓｔｒａｉｎ  ｒｅｌａｘａｔｉｏｎ  ｏｆ  ＳｉＧｅ  ｉｓｌａｎｄｓ  ｏｎ  ｃｏｍｐｌｉａｎｔ  ｏｘｉｄｅｓ」，Ｊ．Ａｐｐｌ．Ｐｈｙｓ．９１，ｐ．９７１６（２００２）。
【０００６】
テンシル歪みシリコンキャップを有する緩和Ｓｉ１−ｘＧｅｘ層を形成する他のアプローチは、水素イオン埋め込みを用いる（Ｍａｎｔｌ氏らの「Ｓｔｒａｉｎ  ｒｅｌａｘａｔｉｏｎ  ｏｆ  ｅｐｉｔａｘｉａｌ  ＳｉＧｅ  ｌａｙｅｒｓ  ｏｎ  Ｓｉ（１００）  ｉｍｐｒｏｖｅｄ  ｂｙ  ｈｙｄｒｏｇｅｎ  ｉｍｐａｎｔａｔｉｏｎ」，Ｎｕｃｌｅａｒ  Ｉｎｓｔｒｕｍｅｎｔｓ  ａｎｄ  Ｍｅｔｈｏｄｓ  ｉｎ  Ｐｈｙｓｉｃｓ  Ｒｅｓｅａｒｃｈ  Ｂ  １４７，ｐ．２９，（１９９９）およびＴｒｉｎｋａｕｓ氏らの「Ｓｔｒａｉｎ  ｒｅｌａｘａｔｉｏｎ  ｍｅｃｈａｎｉｓｍ  ｆｏｒ  ｈｙｄｒｏｇｅｎ―ｉｍｐｌａｎｔｅｄ  Ｓｉ１―ＸＧｅＸ／Ｓｉ（１００）  ｈｅｔｅｒｏｓｔｒｕｃｔｕｒｅｓ」，Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．，７６，ｐ．３５５２，（２０００）。歪み転位フリーのＳｉ１−ｘＧｅｘ 層が成長し、それから、水素がＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）／Ｓｉ界面に、もしくはＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）／Ｓｉ界面のすぐ下にくるように、高濃度の水素イオンで埋め込まれる。それから、ウエーハがアニールされる。アニール中、水素が、Ｓｉ１−ｘＧｅｘ／Ｓｉ界面にキャビティを形成し、密度の高い不釣合いな転位のネットワークが形成する。結果は、大変効果的なＳｉ１−ｘＧｅｘ層の緩和であり、低密度のスレッディング転位の結果になる。緩和Ｓｉ１−ｘＧｅｘ 層が形成されたら、テンシル歪みシリコンキャップが成長し得る。（上記のＭａｎｔｌ氏らおよびＴｒｉｎｋａｕｓ氏ら）、もしくは、第２の緩和Ｓｉ１−ｘＧｅｘ層が成長し得えて、その後にテンシル歪みシリコンキャップの堆積が続く。
【０００７】
ＳＯＩ基板上に成長したデバイスは、低消費電力を有する優れた電気的特性を示す。しかしながら、ＳＯＩ基板は、大変高価である。代替は、従来のバルクシリコン基板を用いて、チャネル領域といったある局所領域だけに埋め込み絶縁層を製造することである。このことで、経費を節約することができ、またシステムオンチップ（ｓｙｓｔｅｍ―ｏｎ―ｃｈｉｐ）統合を容易にする。これに対する１つのアプローチは、「Ｓｉｌｉｃｏｎ―ｏｎ―Ｎｏｔｈｉｎｇ」（ＳＯＮ）（Ｊｕｒｃｚａｋ氏らの「ＳＯＮ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｎｏｔｈｉｎｇ）  ―  Ａ  ｎｅｗ  ｄｅｖｉｃｅ  ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  ｔｈｅ  ＵＬＳＩ  ｅｒａ」，１９９９  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ，ｐ．２９（１９９９）（Ｊｕｒｃｚａｋ氏らの「Ｓｉｌｉｃｏｎ―ｏｎ―Ｎｏｔｈｉｎｇ（ＳＯＮ）  ―  ａｎ  ｉｎｎｏｖａｔｉｖｅ  ｐｒｏｃｅｓｓ  ｆｏｒ  ａｄｖａｎｃｅｄ  ＣＭＯＳ」，ＩＥＥＥ  Ｔｒａｎｓ．Ｅｌ．Ｄｅｖ．Ｖｏｌ．４７，ｐ．２１７９（２０００）．この方法において、歪みエピタキシャルＳｉ１−ｘＧｅｘ層は、バルクシリコン基板上に成長し、歪みのないシリコンキャップは、エピシリコン上に堆積する。ウエハーは、パターニングされて、非常に選択的にＳｉ１−ｘＧｅｘを除去するが、シリコンをエッチングしないエッチング液を用いてエッチングされる。これは、ギャップ上に留まるシリコンキャップを残す。このギャップは、空のままか（ｓｉｌｉｃｏｎ―ｏｎ―ｎｏｔｈｉｎｇ）、もしくは誘電体で充填され得る（局所ＳＯＩ）。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明の課題は、向上した電子移動度および正孔の移動度がを有するＣＭＯＳトランジスタに用いられる局所「Ｓｉｌｉｃｏｎ―Ｏｎ―Ｎｏｔｈｉｎｇ」（Ｔ―ＳＯＮ）ウエハー、もしくは局所「Ｓｉｌｉｃｏｎ―Ｏｎ―Ｉｎｓｕｌａｔｏｒ」（Ｔ―ＳＯＩ）ウエハーを提供することである。
【課題を解決するための手段】
【０００９】
ＩＣデバイス製造に用いられる基板を形成する方法は、シリコン基板を準備することであって、バルクシリコン（１００）基板をイオンの群から取られたイオンでドープすることにより、ｎ型ドープされた基板とｐ型ドープされた基板からなるドープされた基板の群から取られたドープされた基板を形成することを包含する、ことと、シリコン基板上に第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第１のテンシル歪みシリコンキャップを形成することと、第１のテンシル歪みシリコンキャップ上に第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することと、第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に第２のテンシル歪みシリコンキャップを形成することと、ＩＣデバイスを完成させることとを包含する。
【００１０】
この概略および発明の目的が、本発明の性質の理解がすぐにできるように提供されている。図と関連して、本発明の好ましい実施形態の以下の詳しい記載を参照することで、さらに本発明の理解が得られる。
【発明を実施するための最良の形態】
【００１１】
図１、図２を参照して、ｎ型もしくはｐ型バルクシリコン（１００）基板が準備される。低欠陥密度を有する第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層１２が、   バクリシリコン（１００）基板上に準備される。上述の段階的Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）方法もしくは同じく上述の水素埋め込み方法といった最先端技術が用いられ得る。厚さは、２００ｎｍ〜５μｍであり得て、より薄い範囲が好まれる。Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）領域の上部のＧｅ含有率は、およそ１０％（ｘ＝０．１）のＧｅと１００％（ｘ＝１）のＧｅとの間であり得て、通常の値は、およそ２０％（ｘ＝０．２）から３０％（ｘ＝０．３）の範囲である。それから、テンシル歪み低欠陥シリコンキャップが、緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層１２の上部に成長し、およそ１０ｎｍ〜５０ｎｍの範囲の厚さを有する。結果として生じる構造が、図２の１８に示されている。Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層１２の一部分の除去後、ＣＭＯＳデバイスが、基板１８上に形成され得る。
【００１２】
本発明の方法の利点は、大変薄緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成する技術を提供することである。このような層は、埋め込み酸化膜層、つまりトンネル（ここで引用されている従来技術に記載されているように、ＩＣデバイスの製造に用いられる）が大変薄くなければならない（例えば、１００ｎｍ未満）適用において大変有用である。シリコン基板上に厚さ１００ｎｍ未満の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層を形成することは困難である。したがって、本発明の方法を用いて、第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層および第２のテンシル歪みシリコン層が、第１のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）およびシリコン層に成長し得る。第２のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層は、所要の厚さに成長し得る。
【００１３】
図１、図３を参照して、本発明の方法に従って、第２の形状の基板が製造され得る。基板の準備は、以下の通りである。図２と関連して記載されるように、第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層１２および第１のテンシル歪みシリコンキャップ１４の形成後、第２の緩和エピタキシャルＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層２０が成長する。層２０が、最終的なデバイス性能に要求されるように、およそ２５ｎｍ〜３００ｎｍの範囲の厚さで形成される。第２のテンシル歪みシリコンキャップ２２が第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層上に成長し、およそ１０ｎｍ〜５０ｎｍの範囲の厚さを有し、本発明の方法の基板の第２の形状の結果になる（２４で示される）。
【００１４】
図４を参照して、ウエルイオン埋め込み、しきい値圧調節、ＳＴＩデバイス分離、ゲート酸化、ゲート電極および側壁窒化物形成が、最先端プロセスによって達成され得る。ゲート酸化物は、側壁窒化物が形成された後、完全にエッチングされる。それから、露出した第２のテンシル歪みシリコンキャップ２２は、エッチングされて、ソース領域２６およびドレイン領域に第２の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層２０を露出する。ソースおよびドレイン領域のＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層２０であり、ゲートおよび窒化物スペーサの下に位置するＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層は、選択的に水平にエッチングされる。ゲート電極３０の下にある第２のテンシル歪みキャップ２２は、活性領域を越えて、ＳＴＩボーダーに橋渡しするゲート電極で支えられる。結果として生じるトンネル３２は、空のまま（すなわち、Ｔ―ＳＯＮ）であるかもしくは誘電体（すなわち、Ｔ―ＳＯＩ）で充填される。ソース／ドレイン領域の選択エピタキシャル成長が実行され、これらの領域は、イオン埋め込みによってドープされ、その後、適切なラピッド熱アニール（ＲＴＡ）が続く。本発明のこの方法におけるソース／ドレイン領域は、第１のテンシル歪みＳｉキャップ層と電気的に接続をしている。図４に一般的に示されているが、ＣＭＯＳ構造は、Ｊｕｒｃｚａｋ氏ら（２０００）に記載される最先端技術に従って製造され得る。Ｌｅｅ氏らの「Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ―ｏｎ―Ｎｏｔｈｉｎｇ（ＳＯＮ）  ＭＯＳＦＥＴ  ｕｓｉｎｇ  Ｓｅｌｅｃｔｉｖｅ  Ｅｔｃｈｉｎｇ  ｏｆ  Ｓｉ１−ＸＧｅＸ  Ｌａｙｅｒ」(２００３年７月２２付出願、米国特許出願番号第１０／６２５，０６５号）に記載されるＭＯＳＦＥＴとして、もしくはＬｅｅ氏らの「Ｓｉｌｉｃｏｎ―ｏｎ―Ｎｏｔｈｉｎｇ  Ｆａｂｒｉｃａｔｉｏｎ  Ｐｒｏｃｅｓｓ」（２００３年５月２０付出願、米国特許出願第１０／４１１，６７５号）に記載される構造として、またはＨａｒｒｉｓｏｎ氏らの「Ｈｉｇｈｌｙ  Ｐｅｒｆｏｒｍａｎｔ  ｄｏｕｂｌｅ  ｇａｔｅ  ＭＯＳＦＥＴ  ｒｅａｌｉｚｅｄ  ｗｉｔｈ  ＳＯＮ  ｐｒｏｃｅｓｓ」，ＩＥＤＭ  ０３―４４９，ｐ１８.６.１（２００３）に記載される構造として、他のＩＣデバイスは、本発明の方法にしたがって製造される基板上に形成される。
【００１５】
従って、テンシル歪みシリコン基板を形成する方法が開示されてきた。添付の請求項に定義されるように、さらなる本発明の変形および改良が、本発明内の範囲でされることが認識される。
【図面の簡単な説明】
【００１６】
【図１】本発明の方法のブロック図である。
【図２】本発明の方法の第１の実施形態におけるステップを示す。
【図３】本発明の方法の第２の実施形態におけるステップを示す。
【図４】本発明の方法の基板上に構成されるＣＭＯＳデバイスを示す。
【符号の説明】
【００１７】
１０  バルクシリコン基板
１２  第１の緩和Ｓｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層
１４  第１のテンシル歪みシリコンキャップ
１８  基板
２０  第２の緩和エピタキシャルＳｉ１−ｘＧｅｘ  （０＜Ｘ≦１）層
２２  第２のテンシル歪みシリコンキャップ
２６  ソース領域
２８  ドレイン領域
３０  ゲート電極
３２  トンネル
【図１】
2005277420.tif 000003
【図２】
2005277420.tif 000004
【図３】
2005277420.tif 000005
【図４】
2005277420.tif 000006