(57)【要約】【課題】  制御プログラムを変更することなく遊技機の制御用ＣＰＵからデータを抽出することが可能なデータ抽出装置の提供を目的とする。【解決手段】  本発明のデータ抽出装置によれば、上位及び下位コンパレータ７２，７３，７４が、メインＣＰＵ５１のアドレスバス４０から予め設定したアドレス信号を検知すると、メインＣＰＵ５１のデータバス４１に出力しているデータ信号が、上位及び下位データラッチ７７，７６に記憶される。上位及び下位コンパレータ７２，７５が、メインＣＰＵ５１のアドレスバス４０から予め設定したアドレス信号を検知すると、上位及び下位データラッチ７７，７６に記憶されたデータ信号が、抽出用ＣＰＵ７１に入力する。これにより、メインＣＰＵ５１から出力されたデータ信号を抽出用ＣＰＵ７１に読み込むことができる。【選択図】  図７
2005205228.tif 000002
【特許請求の範囲】
【請求項１】
遊技機の制御を行う遊技用ＣＰＵのアドレスバスに接続されて、前記アドレスバスに出力された第１のアドレス信号を検知する第１のデジタルコンパレータと、
前記第１のアドレス信号とは異なる第２のアドレス信号を検知する第２のデジタルコンパレータと、
前記遊技用ＣＰＵのデータバスに接続されて、前記データバスに出力されたデータ信号を記憶可能なラッチ回路と、
前記ラッチ回路に記憶された前記データ信号を読み込んで外部に出力する制御手段とを備え、
前記第１のデジタルコンパレータは、前記第１のアドレス信号を検知すると、前記ラッチ回路にトリガ信号を送信し、
前記ラッチ回路は、前記トリガ信号の入力に起因して前記データバスに出力されている前記データ信号を記憶し、
前記第２のデジタルコンパレータは、前記第２のアドレス信号を検知すると、前記制御手段にトリガ信号を送信し、
前記制御手段は、前記トリガ信号又はそのトリガ信号に基づく他の信号の入力に起因して、前記ラッチ回路に記憶されている前記データ信号を読み取り、その読み取ったデータ信号を外部に出力するように構成したことを特徴とするデータ抽出装置。
【請求項２】
前記遊技用ＣＰＵから前記第１のデジタルコンパレータ及び前記第２のデジタルコンパレータに入力する前記アドレス信号を出力すると共に、
前記ラッチ回路に入力する前記データ信号を出力する出力部を備えたことを特徴とする請求項１に記載のデータ抽出装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ抽出装置に関する。
【背景技術】
【０００２】
従来より、遊技機の制御用ＣＰＵが取得した乱数値を表示器に表示するものがあった（例えば、特許文献１参照）。
【特許文献１】特開２００２−２００２６９号公報（［００４３］、［００５３］）
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところで、制御用ＣＰＵが取得した乱数値を表示する場合には、一般に、制御用ＣＰＵが実行する制御プログラムに、乱数値を抽出して表示器に出力するための抽出プログラムを組み込んでいた。このため、既存の遊技機に乱数値を表示する機能を付加する場合には、制御用ＣＰＵを交換する必要があった。また、制御プログラムへ乱数値を抽出するプログラムを組み込むことは、遊技機の保安上も好ましくない。
【０００４】
本発明は、上記事情に鑑みてなされたもので、制御プログラムを変更することなく遊技機の制御用ＣＰＵからデータを抽出することが可能なデータ抽出装置の提供を目的とする。
【課題を解決するための手段】
【０００５】
上記目的を達成するため、請求項１に係るデータ抽出装置は、遊技機の制御を行う遊技用ＣＰＵのアドレスバスに接続されて、アドレスバスに出力された第１のアドレス信号を検知する第１のデジタルコンパレータと、第１のアドレス信号とは異なる第２のアドレス信号を検知する第２のデジタルコンパレータと、遊技用ＣＰＵのデータバスに接続されて、データバスに出力されたデータ信号を記憶可能なラッチ回路と、ラッチ回路に記憶されたデータ信号を読み込んで外部に出力する制御手段とを備え、第１のデジタルコンパレータは、第１のアドレス信号を検知すると、ラッチ回路にトリガ信号を送信し、ラッチ回路は、トリガ信号の入力に起因してデータバスに出力されているデータ信号を記憶し、第２のデジタルコンパレータは、第２のアドレス信号を検知すると、制御手段にトリガ信号を送信し、制御手段は、トリガ信号又はそのトリガ信号に基づく他の信号の入力に起因して、ラッチ回路に記憶されているデータ信号を読み取り、その読み取ったデータ信号を外部に出力するように構成したところに特徴を有する。
【０００６】
請求項２の発明は、請求項１に記載のデータ抽出装置において、遊技用ＣＰＵから第１のデジタルコンパレータ及び第２のデジタルコンパレータに入力するアドレス信号を出力すると共に、ラッチ回路に入力するデータ信号を出力する出力部を備えたところに特徴を有する。
【発明の効果】
【０００７】
［請求項１，２の発明］
請求項１の発明によれば、第１のデジタルコンパレータが、遊技用ＣＰＵからの第１のアドレス信号を検知してトリガ信号を送信し、このトリガ信号によってラッチ回路がデータバスからデータ信号を記憶する。また、第２のデジタルコンパレータが、遊技用ＣＰＵからの第２のアドレス信号を検知してトリガ信号を送信し、このトリガ信号又はこのトリガ信号に基づく他の信号によって制御手段がデータ記憶回路に記憶されたデータ信号を読み取って外部に出力する。つまり、遊技用ＣＰＵから出力されたデータ信号をデータ抽出装置の制御手段に読み込む際に、従来のように遊技用ＣＰＵが実行するプログラムを変更する必要がない。従って、既存の遊技機においても、遊技用ＣＰＵを交換することなく、データ信号を制御手段に読み込んで外部に出力することができる。ここで、遊技用ＣＰＵから第１のデジタルコンパレータ及び第２のデジタルコンパレータに入力するアドレス信号を出力すると共に、ラッチ回路に入力するデータ信号を出力する出力部を備えた構成としてもよい（請求項２の発明）。
【発明を実施するための最良の形態】
【０００８】
［第１実施形態］
以下、本発明のデータ抽出装置に係る第１実施形態を、図１〜図１３に基づいて説明する。図１には、本発明の「データ抽出装置」としてのデータ抽出基板９０を備えたパチンコ遊技機１０が示されている。このパチンコ遊技機１０の遊技盤１１は、図１に示すように、ガイドレール１２で囲まれたほぼ円形の遊技領域Ｒ１の中央部に、表示装置１３を備える。遊技領域Ｒ１のうち表示装置１３の下方には、始動入賞口１４、大入賞口１５及び外れ球受け入れ口１６が、上から順に間隔を開けて並べて設けられている。また、遊技領域Ｒ１のうち表示装置１３等を挟んだ左右の両側には、上から順に、ランプ風車１７、始動ゲート１８、風車１９、一般入賞口２０，２１が設けられ、ガイドレール１２に沿った両側部には、円弧状のサイドランプ２２，２２が設けられている。さらに、これら入賞口等以外に、遊技領域Ｒ１には、図示しない複数の釘が起立している。
【０００９】
図１に示すように、パチンコ遊技機のうち、遊技盤１１より上方には、遊技盤１１の前面側に張り出した装飾ランプ３５が設けられている。パチンコ遊技機１０のうち遊技盤１１より下方には、上皿２７Ａ及び下皿２７Ｂが上下２段にして設けられている。そして、下皿２７Ｂの右端部に設けた操作ノブ２８を操作することで、上皿２７Ａに収容された遊技球が遊技盤１１に向けて弾き出される。また、上皿２７Ａに設けたボタン２９を押せば、上皿２７Ａから下皿２７Ｂに遊技球が移動して収容される。さらに、上皿２７Ａを挟んだ両側には１対のスピーカ５９Ｓが備えられている。
【００１０】
次に所要の各部位についてさらに詳説する。
前記始動入賞口１４は、図１に示すように、両側に可動翼片１４Ｃ，１４Ｃを備える。可動翼片１４Ｃ，１４Ｃは、常には、始動入賞口１４に遊技球が１つ入賞可能な大きさで開口しており、始動ゲート１８に遊技球が通過して所定の条件が成立すると、可動翼片１４Ｃ，１４Ｃが所定期間に亘って左右に拡開して（図１の状態）、始動入賞口１４へ入賞し易くなる。また、始動入賞口１４に遊技球が入ると、後述するように当否判定が行われると共に、所定数の賞球が上皿２７Ａに払い出される。
【００１１】
大入賞口１５は、横長に形成されて、常には可動扉１５Ｔにて閉塞されている。そして、後述する所定条件の成立によって、所謂「大当たり遊技」が実行されると、遊技盤１１の裏に設けた大入賞口用ソレノイドが駆動され、可動扉１５Ｔが所定期間に亘って前側に倒れる。これにより、大入賞口１５が開放され、可動扉１５Ｔを案内にして、大入賞口１５に多くの遊技球が入賞可能になる。
【００１２】
ここで可動扉１５Ｔが、開放してから閉じるまでの間を「ラウンド」と称すると、１つのラウンドは、可動扉１５Ｔの開放時間が２９秒に達したか、又は、大入賞口１５に遊技球が１０個入賞したか、の何れかの条件が先に満たされた場合に終了する。
【００１３】
大入賞口１５の内部には、図示しない継続入賞口と計数入賞口とが設けられており、これら継続入賞口及び計数入賞口は、選択的に何れか一方が開放される。より詳細には、可動扉１５Ｔが開いたときには、最初は継続入賞口が開放しており、継続入賞口に入賞後、継続入賞口は閉鎖し、計数入賞口の開放に切り替わる。そして、継続入賞口に入賞があると、これが継続入賞口内に設けた大当たり状態継続センサーに検出されて、前述した終了条件を満たしてラウンドが終了した後で、連続して次のラウンドが実行される。また、計数入賞口に入賞があると、これが計数入賞口内に設けた入賞球カウントセンサーに検出されて、前記継続入用口への入賞球と合わせて、大入賞口１５への入賞球がカウントされ、これらが前記したように計１０個に達したか否かがチェックされる。
【００１４】
表示装置１３は、全体として枠形構造をなした装飾枠２３の後端面に、図示しない液晶モジュール（詳細には、ＴＦＴ−ＬＣＤモジュール）を組み付けてなる。液晶モジュールのうち装飾枠２３によって取り囲まれた前面部分は、表示部３４となっており、遊技者は、装飾枠２３を通して表示部３４に表示された画像を見ることができる。
【００１５】
表示部３４には、図１に示すように、通常は、３つの左、中、右の特別図柄８０，８１，８２が、横並びに表示されている。これら各特別図柄８０，８１，８２は、例えば、「０」〜「１１」の数字を表記した複数種類のもので構成されており、通常は、各特別図柄８０，８１，８２ごと、所定の種類のものが、表示部３４に確定表示されている。そして、始動入賞口１４に遊技球が入賞したときに当否判定し、各特別図柄８０，８１，８２が、上下方向にスクロールして変動表示され、所定時間後に、例えば、左、中、右の順で各特別図柄８０，８１，８２が停止表示される。このとき、例えば、当否判定の結果が当たりで全ての特別図柄８０，８１，８２が同じ図柄、即ち、ぞろ目になった場合に、遊技が「大当たり状態」になり、可動扉１５Ｔが開かれる。
【００１６】
また、表示部３４が変動表示している間に、或いは、大当たり状態で、始動入賞口１４に遊技球が入球した場合には、その入球に起因して所定の乱数が最大４つまで保留されて、一時記憶される。そして、表示部３４において特別図柄８０，８１，８２の変動表示が開始されるときに、保留記憶数が１つ減らされて、保留記憶数が０になるまでこの動作が繰り返される。また、この保留記憶数は、前記装飾枠２３の上辺のうち装飾枠２３の両側に１対ずつ配設された計４つのＬＥＤ２５の点灯数でもって遊技者に報知される。
【００１７】
表示部３４のうち、特別図柄８０，８１，８２の表示領域の左下隅には、普通図柄表示領域２４が設けられている。この普通図柄表示領域２４は、始動ゲート１８内に設けた普通図柄始動センサーが遊技球の通過を検出したときに当否判定して、例えば、「０」〜「９」までの数字を所定期間に亘って変動表示した後、所定の数字を確定表示する。そして、確定表示された数字が、例えば、奇数の場合に、前記始動入賞口１４に設けた前記可動翼片１４Ｃ，１４Ｃが所定期間（例えば、０．４秒）に亘って横に倒される。なお、普通図柄表示領域２４で表示する図柄は、数字に限るものではなく、アルファベットや記号等でもよい。
【００１８】
図２に示すように、パチンコ遊技機１０の後面中央には、メイン制御基板５０が設けられ、このメイン制御基板５０に重なるようにして、ランプ制御基板５５、音声制御基板５６及び表示制御基板５７が設けられている。さらに、各基板５０，５５，５６，５７の下方には、電源基板、払出制御基板、発射制御基板等の種々の制御基板が設けられている。
【００１９】
メイン制御基板５０には、図３及び図４に示すように、データ抽出基板９０が重なるようにして取り付けられている。データ抽出基板９０のうち、メイン制御基板５０と対向した面には、出力コネクタ９１（本発明の「出力部」に相当する）が設けられており（図４を参照）、この出力コネクタ９１が、メイン制御基板５０に設けられた入力コネクタ５０Ａに接続されている。また、データ抽出基板９０のうち、メイン制御基板５０と対向した面と反対側の面には、入力コネクタ９２（本発明の「ソケット部」に相当する）が設けられており、この入力コネクタ９２に、パチンコ遊技機１０の全体を制御するメインＣＰＵ５１（本発明の「遊技用ＣＰＵ」に相当する）が接続されている。
【００２０】
メインＣＰＵ５１は、前述した各入賞口１４，１５，２０，２１及び始動ゲート１８に備えたセンサーから信号を受けると共に、ランプ制御基板５５、音声制御基板５６、発射制御基板、払出制御基板、表示制御基板５７等に信号を出力して各部位を制御する。ここで、メインＣＰＵ５１から出力された信号は、データ抽出基板９０の出力コネクタ９１からメイン制御基板５０に入力し、メイン制御基板５０から各制御基板に出力される。
【００２１】
図５に示すように、メイン制御基板５０には、ＲＡＭ５１Ｂ、ＲＯＭ５１Ｃ、デコーダ５２及び入出力ポート５３等が備えられている。メインＣＰＵ５１から出力された信号のうち、アドレス信号は、アドレスバス４０からＲＡＭ５１Ｂ，ＲＯＭ５１Ｃ，デコーダ５２等に入力する。本実施形態では、ＲＡＭ５１Ｂ、ＲＯＭ５１Ｃが、メインＣＰＵ５１の外部に備えられているが、メインＣＰＵ５１にＲＡＭ５１Ｂ、ＲＯＭ５１Ｃを内蔵していてもよい。
【００２２】
メインＣＰＵ５１から出力されたデータ信号は、データバス４１からＲＡＭ５１Ｂに入力すると共に、入出力ポート５３から各制御基板５５〜５７等に出力される。ここで、アドレスバス４０は、上位アドレスバス４０Ａと下位アドレスバス４０Ｂとから構成されている。そして、上位アドレスバス４０Ａ、下位アドレスバス４０Ｂ及びデータバス４１の幅はそれぞれ８ビットとなっている。つまり、メインＣＰＵ５１から出力されるアドレス信号は１６ビット構成で、データ信号は、８ビット構成となっている。
【００２３】
図６に示すように、メイン制御基板５０に備えられたＲＡＭ５１Ｂは、１６ビットのアドレス空間を備えており、このうちの、アドレス「７Ｆ００Ｈ」〜「７ＦＡ６Ｈ」の空間が、ＲＡＭ５１Ｂのワークエリアとなっている。そして、このワークエリアに、メインＣＰＵ５１から出力された各種データが格納される。
【００２４】
さらに、メイン制御基板５０には、図示しない初期リセット回路、定期リセット回路が備えられている。初期リセット回路は、パチンコ遊技機１０の電源投入時に、メインＣＰＵ５１に初期化信号を出力する。定期リセット回路は、周期的（例えば、２ｍｓｅｃごと）に割り込みパルスをメインＣＰＵ５１に出力する。メインＣＰＵ５１は、前記割り込みパルスを受ける度に、メイン制御基板５０のＲＯＭ５１Ｃに記憶した後述するメインプログラムＭを読み出してランする。
【００２５】
さて、図５に示すように、メインＣＰＵ５１のアドレスバス４０及びデータバス４１には、データ抽出基板９０が接続されている。メインＣＰＵ５１から出力されたアドレス信号及びデータ信号は、アドレスバス及びデータバスからデータ抽出基板９０に設けられたデータ抽出回路７０に入力される。言い換えれば、アドレスバス４０及びデータバス４１は、データ抽出回路７０以外の、遊技の制御に利用される遊技機制御回路（例えば、ランプ制御基板５５、音声制御基板５６、表示制御基板５７、また、それらにデータ信号を送信するために利用されるデコーダ５２、入出力ポート５３、外部ＲＯＭ５１Ｂ、ＲＡＭ５１Ｃ等）に接続されていることとなる。このような構成であれば、データ抽出回路７０がアドレスバス４０及びデータバス４１に接続されていても、そのまま遊技を行うことが可能であるため、遊技を行っている最中にデータの抽出を行うことが可能となる。
【００２６】
また、本実施形態におけるメインＣＰＵ５１は、通常、パチンコ遊技機に使用されているものであって、メインＣＰＵ５１の外部にＲＯＭ５１ＣやＲＡＭ５１Ｂ等のメモリがある場合（本実施形態の場合）はもちろん、ＣＰＵに内蔵されたＲＯＭやＲＡＭ等の内蔵メモリにアクセスする際も、ＣＰＵは外部のアドレスバス及びデータバスに信号を出力する。つまり、ＣＰＵに内蔵のＲＯＭやＲＡＭ等を利用してデータをやり取りする遊技の制御を行うときにも、ＣＰＵの外部のアドレスバス及びデータバスにデータ抽出回路を接続することで、データ信号の抽出が可能となる。但しこれに限らず、本発明の技術範囲内であれば適宜変更は可能である。
【００２７】
データ抽出回路７０は、図７及び図８に示されており、抽出用ＣＰＵ７１、デジタルコンパレータ７２〜７５、ラッチ７６，７７（本発明の「データ記憶回路」、「ラッチ回路」に相当する）等を備えてなる。また、データ抽出回路７０には、図示しないが、読み込んだデータ信号を一時記憶する抽出用ＲＡＭと、メインＣＰＵ５１から出力されたデータ信号を抽出する抽出プログラムＴが記憶された抽出用ＲＯＭとが備えられており、これら、抽出用ＣＰＵ７１、抽出用ＲＡＭ及び抽出用ＲＯＭの全体で、本発明の「制御手段」が構成されている。なお、抽出用ＲＡＭ及び抽出用ＲＯＭは、抽出用ＣＰＵ７１に内蔵されていてもよいし、データ抽出基板９０に実装されていてもよい。
【００２８】
図７に示すように、データ抽出回路７０に備えた複数のデジタルコンパレータ７２〜７５は、メインＣＰＵ５１のアドレスバス４０に接続されている。詳細には、本発明の「上位アドレス検知回路」に相当する上位アドレス用デジタルコンパレータ７２（以下、「上位コンパレータ」という）は、メインＣＰＵ５１のアドレスバス４０のうちの上位アドレスバス４０Ａとメモリリクエスト端子とに接続されている。上位コンパレータ７２には、メインＣＰＵ５１から上位アドレスバス４０Ａに出力されているアドレス信号が常に入力している。メインＣＰＵ５１からメモリリクエスト信号が入力すると、その時点で上位コンパレータ７２に入力しているアドレス信号と、予め上位コンパレータ７２に設定されているアドレス信号（本実施形態では、「７ＦＨ」即ち「０１１１１１１１」）との比較がなされる。上位アドレスバス４０Ａに出力されているアドレス信号と、上位コンパレータ７２に設定されているアドレス信号とが一致すると、上位コンパレータ７２は、本発明の「下位アドレス検知回路」に相当する第１〜第３の下位アドレス用デジタルコンパレータ（以下、「下位コンパレータ」という）７３〜７５にトリガ信号を出力する。
【００２９】
第１〜第３の下位コンパレータ７３〜７５は、メインＣＰＵ５１のアドレスバス４０のうちの下位アドレスバス４０Ｂに接続されており、メインＣＰＵ５１から下位アドレスバス４０Ｂに出力されているアドレス信号が常に入力している。第１〜第３の下位コンパレータ７３〜７５は、上位コンパレータ７２からのトリガ信号によって能動化（起動）して、その時点で各下位コンパレータ７３〜７５に入力しているアドレス信号と、予め各下位コンパレータ７３〜７５毎に設定されたアドレス信号との比較を行う。つまり、上位アドレスバス４０Ａに出力されているアドレス信号が予め設定されたアドレス信号（「７ＦＨ」）であった場合にのみ、下位アドレスバス４０Ｂに出力されているアドレス信号が判定される。これにより、下位コンパレータ７３〜７５において、無駄に下位アドレスの判定が行われることが防止されている。
【００３０】
ここで、アドレスバス４０と各コンパレータ７２〜７５との間では、アドレスバス４０から各コンパレータ７２〜７５への一方向のアドレス信号の送信のみが行われ、各コンパレータ７２〜７５からアドレスバス４０へは信号が送信されないように構成されている。また、上位コンパレータ７２からのトリガ信号によって第１〜第３の下位コンパレータ７３〜７５が能動化（起動）するので、上位コンパレータ７２出力されたトリガ信号が、本発明の「能動化信号」に相当する。
【００３１】
各下位コンパレータ７３〜７５に入力したアドレス信号と、予め各下位コンパレータ７３〜７５に設定したアドレス信号とが一致すると、第１〜第３の下位コンパレータ７３〜７５は、トリガ信号を出力する。ここで、本実施形態において、第１の下位コンパレータ７３に設定されているアドレス信号は、「０８Ｈ」即ち「００００１０００」であり、第２の下位コンパレータ７４に設定されているアドレス信号は「０９Ｈ」即ち「００００１００１」であり、第３の下位コンパレータ７５に設定されているアドレス信号は、「６０Ｈ」即ち「０１１０００００」である。つまり、上位コンパレータ７２と第１の下位コンパレータ７３とでアドレスバス４０に出力されたアドレス信号が「７Ｆ０８Ｈ」であるか否かが判定され、上位コンパレータ７２と第２の下位コンパレータ７４とで出力されたアドレス信号が「７Ｆ０９Ｈ」であるか否かが判定される。さらに、上位コンパレータ７２と第３の下位コンパレータ７５とで、出力されたアドレス信号が「７Ｆ６０Ｈ」か否かが判定される。
【００３２】
なお、本実施形態では、アドレス信号「７Ｆ０８Ｈ」が出力されたときに、データバス４１に出力されたデータ信号と、アドレス信号「７Ｆ０９Ｈ」が出力されたときに、データバス４１に出力されたデータ信号とに基づいて、遊技の大当たり判定が行われる。また、アドレス信号「７Ｆ６０Ｈ」が出力されたときにデータバス４１に出力されたデータ信号によって、始動入賞口１４への入賞に起因した装飾ランプ３５及びサイドランプ２２の演出内容が決定される。
【００３３】
各コンパレータ７２〜７５には、検知するアドレス信号の設定を変更可能なディップスイッチ６５（本発明の「切り替え手段」に相当する）が備えられている。ディップスイッチ６５は、コンパレータ７２〜７５の端子Ｑ０〜Ｑ７（図９を参照）毎にオンオフ切り替え可能となっており、例えば、ディップスイッチ６５がオンされた端子に電圧が印加されるように構成されている。例えば、第３の下位コンパレータ７４では、図９に示すように、ディップスイッチ６５によって、端子Ｑ４と端子Ｑ７とがオンに設定されて、アドレス信号「０９Ｈ」に相当する「００００１００１」を検出するように設定されている。
【００３４】
さて、第１の下位コンパレータ７３から出力されたトリガ信号は、ＡＮＤ回路７８に入力する。ＡＮＤ回路７８は、メインＣＰＵ５１のライト信号端子に接続されており、第１の下位コンパレータ７３からのトリガ信号と、メインＣＰＵ５１からのライト信号との両方が入力したときに、後述する上位バイトデータラッチ（本発明の「第１のデータ記憶手段」に相当する）７７にトリガ信号を出力する。
【００３５】
同様に、第２の下位コンパレータ７４から出力されたトリガ信号は、ＡＮＤ回路７９に入力する。ＡＮＤ回路７９もメインＣＰＵ５１のライト信号端子に接続されており、第２の下位コンパレータ７４からのトリガ信号と、メインＣＰＵ５１からのライト信号との両方が入力したときに、後述する下位バイトデータラッチ７６（本発明の「第２のデータ記憶手段」に相当する）にトリガ信号を出力する。
【００３６】
一方、第３の下位コンパレータ７５から出力されたトリガ信号は、ＡＮＤ回路６０に入力する。ＡＮＤ回路６０は、第３の下位コンパレータ７５からのトリガ信号とメインＣＰＵ５１からのライト信号との両方が入力すると、フリップフロップ回路６１へトリガ信号を出力する。
【００３７】
ＡＮＤ回路６０からのトリガ信号が、フリップフロップ回路６１のクロック端子に入力すると、フリップフロップ回路６１から抽出用ＣＰＵ７１の割り込み端子にトリガ信号が出力される。
【００３８】
図８に示すように、メインＣＰＵ５１のデータバス４１には、スリーステートバッファ６２を介して、上位バイトデータラッチ７７及び下位バイトデータラッチ７６が接続されている。スリーステートバッファ６２は、データバス４１に出力されているデータ信号を増幅して、下位バイトデータラッチ７６及び上位バイトデータラッチ７７に出力する。ここで、データバス４１と各データラッチ７６，７７との間では、データバス４１から各データラッチ７６，７７への一方向のデータ信号の送信のみが行われ、各データラッチ７６，７７からデータバス４１へは信号が送信されないように構成されている。
【００３９】
上位データラッチ７７は、ＡＮＤ回路７８からトリガ信号が入力したときに、データバス４１（スリーステートバッファ６２）から入力したデータ信号を記憶する。即ち、上位アドレスバス４０Ａのアドレス信号が「７ＦＨ」で、下位アドレスバス４０Ｂのアドレス信号が「０８Ｈ」のときに、データバス４１に出力されているデータ信号を記憶する。これにより、上位データラッチ７７には、ＲＡＭ５１Ｂのアドレス空間「７Ｆ０８Ｈ」（図６を参照）に格納されたデータ信号と同一のデータ信号が記憶されることになる。
【００４０】
下位データラッチ７６は、ＡＮＤ回路７９からトリガ信号が入力したときにデータバス４１から入力したデータ信号を記憶する。即ち、上位アドレスバス４０Ａのアドレス信号が「７ＦＨ」で、下位アドレスバス４０Ｂのアドレス信号が「０９Ｈ」のときに、データバス４１に出力されているデータ信号を記憶する。これにより、下位データラッチ７６には、ＲＡＭ５１Ｂのアドレス空間「７Ｆ０９Ｈ」（図６を参照）に格納されたデータ信号と同一のデータ信号が記憶されることになる。
【００４１】
なお、本実施形態では、上位コンパレータ７２と第１及び第２の下位コンパレータ７３，７４とで、本発明の「第１のアドレス信号検知回路」、「第１のデジタルコンパレータ」が構成されている。これにより、アドレス信号のデータ長が複数バイトに及ぶものでも、上位コンパレータ７２と第１及び第２の下位コンパレータ７３，７４とで検知することが可能となっている。
【００４２】
各データラッチ７６，７７に記憶されたデータ信号は、それぞれ上位バイトスリーステートバッファ（以下、「上位バイトバッファ」という）６４及び下位バイトスリーステートバッファ（以下、「下位バイトバッファ」という）６３に出力される。ここで、上位バイトバッファ６４及び下位バイトバッファ６３は、常には禁止状態となっており、各データラッチ７６，７７に記憶されたデータ信号は上位バイトバッファ６４及び下位バイトバッファ６３を通過不可能となっている。
【００４３】
抽出用ＣＰＵ７１から上位バイトバッファ６４に後述する選択信号が入力すると、上位バイトバッファ６４が許可状態となり、上位データラッチ７７に記憶されているデータ信号が、上位バイトバッファ６４を通過して抽出用ＣＰＵ７１に入力する。
【００４４】
同様に、抽出用ＣＰＵ７１から下位バイトバッファ６３に選択信号が入力すると、下位バイトバッファ６３が許可状態となり、下位データラッチ７６に記憶されているデータ信号が、下位バイトバッファ６３を通過して抽出用ＣＰＵ７１に入力する。ここで、選択信号は、フリップフロップ回路６１からトリガ信号が入力したときに出力されるので、上位コンパレータ７２と第３の下位コンパレータ７５とが、本発明の「第２のアドレス検知回路」、「第２のデジタルコンパレータ」に相当する。これにより、アドレス信号のデータ長が複数バイトに及ぶものでも、上位コンパレータ７２と第３の下位コンパレータ７５とで検知することが可能となっている。
【００４５】
抽出用ＣＰＵ７１では、入力したデータ信号、つまり、ＲＡＭ５１Ｂのアドレス空間「７Ｆ０８Ｈ」及び「７Ｆ０９Ｈ」に格納されたデータ信号と同一のデータ信号を演算処理する。そして、データ抽出基板９０に備えられた、図示しないＬＣＤ接続端子及びシリアル接続用ＩＣ（本発明の「接続部」に相当する）に出力する。ここで、図５に示すように、ＬＣＤ接続端子には、表示器６６が接続されているので、演算処理結果を表示器６６で表示することができる。また、シリアル接続用ＩＣには、外部ＣＰＵ６７が接続されているので、データ信号をこの外部ＣＰＵ６７に取り込んで、記憶させたり、演算処理させることも可能である。
【００４６】
抽出用ＣＰＵ７１からデータ信号が出力されると、フリップフロップ回路６１に対してクリア信号が出力され、フリップフロップ回路６１が、次にＡＮＤ回路６０からトリガ信号が入力するまで待機状態となる。
【００４７】
次に、上記構成からなるパチンコ遊技機１０の動作を図１０〜図１４を参照しつつ説明する。パチンコ遊技機１０の電源をオンすると、メインＣＰＵ５１が、所定の周期で（例えば、２．０００ｍｓｅｃごとに）、図１０に示したメインプログラムＭをＲＯＭ５１Ｃから取り出してランする。すると、電源投入時か否かがチェックされ、電源投入時である場合（Ｓ１でＹｅｓ）には、初期設定（Ｓ２）が行われ、初期リセット回路から初期化信号が出力されて、例えばスタックの設定、定数設定、ＣＰＵの設定、ＳＩＯ、ＰＩＯ、ＣＴＣ（割り込み時間用コントローラ）の設定等が行われる。なお、電源投入時のみに必要な処理は、メイン制御用プログラムＭが、電源投入後の１回目にランされたときだけ実行され、それ以降は実行されない。
【００４８】
次いで、コマンド出力処理（Ｓ３）が行われる。コマンド出力処理（Ｓ３）では、後述する確定停止特別図柄決定処理（Ｓ１１）や変動パターン決定処理（Ｓ１２）等によって決定された各種遊技コマンドがＲＡＭ５１Ｂのコマンドバッファ内に格納されているか否かがチェックされ、遊技コマンドが格納されている場合には、コマンドバッファ内の遊技コマンドを、表示制御基板５７、音声制御基板５６、ランプ制御基板５５等に出力する。
【００４９】
コマンド出力処理（Ｓ３）に次いで、センサー入力処理（Ｓ４）が行われる。センサー入力処理（Ｓ４）では、各入賞口１４，１５，２０，２１等に備えたセンサーによる入賞球等の検出情報の有無をチェックされ、センサーによる検出情報がある場合には、それらセンサー検出情報をＲＡＭ５１Ｂに保存する。
【００５０】
次いで、乱数更新処理（Ｓ５）が行われる。本実施形態においては、乱数を生成するために表１に示したカウンタが設けられている。
【００５１】
【表１】
2005205228.tif 000003
【００５２】
表１に示した各力ウンタは、図１１に示した乱数更新処理（Ｓ５）の「ＸＲＮＤＸ」に置き換えて更新される。具体的には、これら各カウンタは、電源投入時には「０」に設定され、乱数更新処理（Ｓ５）が実行される毎に（例えば、２ｍｓｅｃ毎に）、１インクリメントされる（Ｓ５１）。また、表１における各カウンタの数値範囲の上限値は、図１１における「Ｙ」に置き換えられ、各カウンタ（ＸＲＮＤＸ）が上限値（Ｙ）を越えたか否かがチェックされる（Ｓ５２）。そして、上限値を越えた場合には、「０」にリセットされて（Ｓ５３）、再び「０」から１インクリメントされる。このように更新された各カウンタの数値は、アドレスバス４０及びデータバス４１によって前記ＲＡＭ５１Ｂの所定のアドレス空間に逐一記憶され（Ｓ５４）、この乱数更新処理（Ｓ５）から抜ける。
【００５３】
ここで、各カウンタ値のデータ長は、２バイトとなっており、ＲＡＭ５１Ｂの２つのアドレス空間に１バイトずつ分けて格納される。例えば、大当たり決定用カウンタ値（ラベル−ＴＲＮＤ−Ａ）は、ＲＡＭ５１Ｂの「７Ｆ０８Ｈ」と「７Ｆ０９Ｈ」との２つのアドレス空間に分けて格納されており、アドレス信号「７Ｆ０８Ｈ」に格納された１バイトのデータが、大当たり決定用カウンタ値の上位バイトデータ（上位８ビット分のデータ）となり、アドレス信号「７Ｆ０９Ｈ」に対応した１バイトのデータが、大当たり決定用カウンタ値の下位バイトデータ（下位８ビット分のデータ）となっている。具体的には、大当たり決定用カウンタ値が「４５０」である場合には、「７Ｆ０８Ｈ」のアドレス空間に「０００００００１」が格納され、「７Ｆ０９Ｈ」のアドレス空間に「１１００００１０」が格納される。
【００５４】
そして、データ抽出回路７０においては、アドレス信号「７Ｆ０８Ｈ」に格納されたデータと同一のデータが、データバス４１から上位データラッチ７７に入力し、アドレス信号「７Ｆ０９Ｈ」に格納されたデータと同一のデータがデータバス４１から下位データラッチ７６に入力する。
【００５５】
乱数更新処理（Ｓ５）から抜けると、センサー入力処理（Ｓ４）で保存したセンサー検出情報が始動入賞口１４への入球によるものか否かがチェックされる（Ｓ６）。具体的には、始動入賞口１４に備えたセンサーが入賞球を検出したか否かをチェックする。そして、始動入賞口１４への入賞球を検出していない場合には（Ｓ６でＮｏ）、始動口入賞処理（Ｓ７）を実行せずにステップＳ８に進む。一方、始動入賞口１４への入賞球を検出した場合には（Ｓ６でＹｅｓ）、始動口入賞処理（Ｓ７）を実行する。
【００５６】
図１２に示すように、始動口入賞処理（Ｓ７）では、始動入賞口１４へ入賞したことで行われるランプ演出用のデータをセットするランプデータセット処理（Ｓ７１）が行われる。この処理（Ｓ７１）が実行されると、メインＣＰＵ５１からアドレスバス４０にアドレス信号「７Ｆ６０Ｈ」が出力されると共に、データバス４１にランプ演出内容を決定するデータ信号が出力される。詳細には、アドレスバス４０の上位アドレスバス４０Ａにアドレス信号「７ＦＨ」が出力され、下位アドレスバス４０Ｂに、アドレス信号「６０Ｈ」が出力される。
【００５７】
このとき、データ抽出回路７０は、以下のように駆動する。上位コンパレータ７２には、検知するアドレス信号として「７ＦＨ」が設定されているので、上位アドレスバス４０Ａに出力されたアドレス信号と予め設定したアドレス信号とが一致したと判断され、第１〜第３の下位コンパレータ７３〜７５へトリガ信号を出力する。
【００５８】
すると、上位コンパレータ７２からのトリガ信号によって第１〜第３の下位コンパレータ７３〜７５が起動する。ここで、第３の下位コンパレータ７５には、検知するアドレス信号として「６０Ｈ」が設定されているので、下位アドレスバス４０Ｂに出力されたアドレス信号と予め設定したアドレス信号とが一致したと判断される。これにより、ＡＮＤ回路６０からフリップフロップ回路６１にトリガ信号が出力される。
【００５９】
メインプログラムＭでは、ランプデータセット処理（Ｓ７１）に次いで、入賞時音声データセット処理（Ｓ７２）が行われ、始動入賞口１４へ入賞したときに音声演出データがセットされる。
【００６０】
入賞時音声データセット処理（Ｓ７２）に次いで、乱数取得処理（Ｓ７３）が行われる。乱数取得処理（Ｓ７３）では、前記ＲＡＭ５１Ｂのカウンタ数値記憶領域に記憶されているカウンタ（ラベル−ＴＲＮＤ−Ａ等）の数値を取り出して、ＲＡＭ５１Ｂに別途設定した乱数値記憶領域に記憶する。そして、この乱数値記憶領域に記憶されたカウンタ値に基づいて、始動入賞口１４への入賞に基づく処理（ステップＳ９からステップＳ１２まで）が行われる。本実施形態では、乱数値を抽出するにあたって、乱数取得処理（Ｓ７３）を実行する処理と同一の処理（始動口入賞処理（Ｓ７））内で行われるランプデータセット処理（Ｓ７１）時に指定されるアドレス信号（本実施形態では「７Ｆ６０Ｈ」）をデータ信号抽出のトリガとしているが、これに順ずるものであればこれに限るものではない。例えば、音声データセット処理（Ｓ７２）時に指定されるアドレス信号をデータ信号抽出のトリガとしてもよい。
【００６１】
始動口入賞処理（Ｓ７）から抜けると、判定条件が成立しているか否かがチェックされる（Ｓ８）。ここで、「判定条件」とは、遊技の当たり外れに係る判定を実行するために必要な条件をいう。本実施形態では、例えば、このステップＳ８を実行した時点で、以下の（１）〜（３）の３つの条件が成立していることを「判定条件の成立」としている。
（１）「当たり遊技」が実行されている最中ではないこと。
（２）特別図柄８０，８１，８２を変動表示中でないこと。
（３）保留記憶数が１以上であること。
【００６２】
（１）〜（３）の条件のうちの少なくとも１つが不成立の場合には、その他の処理（Ｓ１３）にジャンプする。一方、これら条件が全て成立している場合には、大当たり判定処理（Ｓ９）、リーチ有無決定処理（Ｓ１０）、確定停止特別図柄決定処理（Ｓ１１）、変動パターン決定処理（Ｓ１２）が実行される。
【００６３】
なお、本実施形態では、上記（１）〜（３）の３つを「判定条件」としたが、「判定条件」は３つでなくてもよく、各条件内容も種々の内容に設定してもよい。
【００６４】
上記判定条件が成立した場合には、最初に大当たり判定処理（Ｓ９）が実行される。この処理（Ｓ９）が実行されると、取得した大当たり判定用乱数（ラベル−ＴＲＮＤ−Ａ）が予め設定されている当たり数値（例えば、「５」又は「５００」の何れか）と一致したか否かがチェックされる。
【００６５】
そして、大当たり判定用乱数（ラベル−ＴＲＮＤ−Ａ）が当たり数値と一致しなかった場合には、この処理（Ｓ９）を抜ける。一方、大当たり判定用乱数（ラベル−ＴＲＮＤ−Ａ）が何れかの当たり数値と一致した場合には、大当たりフラグＡ１をセットして、この処理（Ｓ９）を抜ける。
【００６６】
次いで、リーチ有無決定処理（Ｓ１０）が実行される。この処理（Ｓ１０）が実行されると、大当たりフラグＡ１がセットされているか否かがチェックされる。大当たりフラグＡ１がセットされている場合、即ち「大当たり状態」の場合には、リーチ有り（リーチ状態移行可）と決定して、リーチフラグＢをセットし、この処理（Ｓ１０）を抜ける。つまり、大当たりになった場合には、必ずリーチ状態になる。
【００６７】
一方、大当たりフラグＡ１がセットされていない場合、即ち「外れ」の場合には、リーチ有無決定乱数（ラベル−ＴＲＮＤ−Ｒ１）が、予め設定されたリーチ決定数値（例えば、「２４」又は「４９」）と一致した場合にのみ、リーチ有りと決定して、リーチフラグＢにセットし、この処理（Ｓ１０）を抜ける。また、リーチ有無決定乱数（ラベルーＴＲＮＤ−Ｒ１）が、リーチ決定数値に一致しなかった場合には、リーチ無しと決定して、リーチフラグＢをセットせずに初期状態のままにする。
【００６８】
次いで、確定停止特別図柄決定処理（Ｓ１１）が実行される。この処理（Ｓ１１）が実行されると、大当たりフラグＡ１がセットされているか否かがチェックされ、大当たりフラグＡ１がセットされている場合、即ち大当たりの場合には、大当たり特別図柄乱数（ラベル−ＴＲＮＤ−ＡＺ１）の数値に対して予め決められている図柄の組合せを、大当たり図柄組合せとして決定して、そのデータをＲＡＭ５１Ｂに格納する。即ち、例えば、大当たり特別図柄乱数（ラベル−ＴＲＮＤ−ＡＺ１）＝「１」の場合には、確定大当たり図柄組合せとして、表示部３４に「１」が３つ並んだぞろ目である「１  １  １」が表示されるコマンドに決定する。また、大当たり特別図柄乱数（ラベル−ＴＲＮＤ−ＡＺ１）＝「７」の場合には、確定大当たり図柄組合せとして、表示部３４に「７」が３つ並んだぞろ目である「７  ７  ７」に決定する。他の大当たり特別図柄乱数（ラベル−ＴＲＮＤ−ＡＺ１）においても同様に、大当たり特別図柄乱数（ラベル−ＴＲＮＤ−ＡＺ１）の数値に応じて、「０」〜「１１」の数字図柄の何れかが３つ並んだぞろ目を、確定大当たり図柄組合せとして決定して、それぞれに対応するデータをＲＡＭ５１Ｂに格納する。
【００６９】
一方、大当たりフラグＡ１がセットされていない場合、即ち外れの場合には、３つの特別図柄乱数（ラベル−ＴＲＮＤ−Ｂ１，Ｂ２，Ｂ３）に基づいて、各特別図柄８０，８１，８２がぞろ目とならない組合せに決定し、そのデータをＲＡＭ５１Ｂに格納する。ここで、リーチフラグＢがセットされている場合には、左特別図柄８０と右特別図柄８２とが同一図柄で、中特別図柄８１のみ左・右特別図柄８０，８２と異なる図柄組合せに決定する。具体的には、表示部３４において、「１  ２  １」や「３  ５  ３」の如く表示するように決定する。つまり、変動表示の過程でリーチ状態になるが、最終的には、外れが確定するように停止表示の図柄組み合わせをセットする。
【００７０】
一方、リーチフラグＢがセットされていない場合には、各特別図柄８０，８１，８２が全て異なる図柄組合せに決定する。具体的には、表示部３４において、「１  ２  ３」や「７  ５  ３」の如く表示するように決定する。つまり、変動表示の過程で、リーチにもならず、外れが確定するように停止表示の図柄組み合わせをセットする。
【００７１】
次いで、変動パターン決定処理（Ｓ１２）が実行される。この処理（Ｓ１２）が実行されると、大当たりフラグＡ１、変動パターン決定乱数（ラベル−ＴＲＮＤ−Ｔ１）及びリーチフラグＢによって、大当たり時や外れ時の変動パターンが設定される。
【００７２】
この処理（Ｓ１２）の後、その他の処理（Ｓ１３）が行われる。その他の処理（Ｓ１３）では、本発明に深く関連しない処理を実行して、メインプログラムＭから抜ける。そして、２ｍｓｅｃ後に、再びメインプログラムＭがランされ、ステップＳ１から繰り返される。以上が、メインプログラムＭの説明である。
【００７３】
次に、抽出プログラムＴを図１３および図１４のフローチャートに基づいて説明する。データ抽出基板９０に備えた抽出用ＣＰＵ７１が、抽出プログラムＴをデータ抽出用ＲＯＭから取り出してランする。パチンコ遊技機１０の電源投入時である場合には、初期設定（Ｓ２１）が行われる。初期設定は、抽出プログラムＴが、電源投入後の１回目にランされたときだけ実行され、それ以降は実行されない。
【００７４】
メインプログラムＭにおいて始動入賞口処理（Ｓ７、図１２を参照）が実行され、抽出用ＣＰＵ７１にフリップフロップ回路６１からトリガ信号が入力すると、抽出プログラムＴにおいて割り込み処理（Ｓ９０）が実行される。そして、始動入賞口処理（Ｓ７）の実行時、換言すれば、乱数取得処理（Ｓ７３）が実行されるタイミングでメインＣＰＵ５１のデータバスに出力されているデータ信号（大当たり決定用カウンタ（ラベル−ＴＲＮＤ−Ａ）の取得数値）が抽出用ＣＰＵ７１へ読み込まれる。
【００７５】
割り込み処理（Ｓ９０）は、図１４に示されており、まず、上位バイトデータ選択信号が上位バイトバッファ６４に出力される（Ｓ９１）。すると、上位バイトバッファ６４が許可状態となり、上位バイトデータラッチ７７に記憶されているデータ信号が、上位バイトバッファ６４を通過して、抽出用ＣＰＵ７１に入力する（Ｓ９２）。ここで、本実施形態では、ＲＡＭ５１Ｂのアドレス「７Ｆ０８Ｈ」に格納されているデータ、即ち、大当たり決定用カウンタ（ラベル−ＴＲＮＤ−Ａ）の上位バイトデータが入力する。そして、抽出用ＣＰＵ７１に入力したデータ信号を抽出用ＲＡＭに記憶する（Ｓ９３）。
【００７６】
次いで、下位バイトデータ選択信号が下位バイトバッファ６３に出力される（Ｓ９４）。すると、下位バイトバッファ６３が許可状態となり、下位バイトデータラッチ７６に記憶されているデータ信号が、下位バイトバッファ６３を通過して抽出用ＣＰＵ７１に入力する（Ｓ９５）。ここで、本実施形態では、ＲＡＭ５１Ｂのアドレス「７Ｆ０９Ｈ」に格納されているデータ、即ち、大当たり決定用カウンタ（ラベル−ＴＲＮＤ−Ａ）の下位バイトデータが入力する。そして、抽出用ＣＰＵ７１が、入力したデータ信号を抽出用ＲＡＭに記憶する（Ｓ９６）。つまり、以上のステップＳ９１〜Ｓ９６によって、データバス４１に出力されている２つのデータ信号（大当たり決定用カウンタの上位バイトデータと下位バイトデータ）が合わせて抽出用ＣＰＵ７１に読み込まれる。即ち、複数バイト（２バイト）のデータ長を有する大当たり決定用カウンタ値をデータバス４１から抽出する。
【００７７】
抽出用ＣＰＵ７１は、抽出用ＲＡＭに記憶したこれら２つのデータ信号に基づいて演算処理を行う（Ｓ９７）。そして、演算処理の結果を、データ抽出基板９０のＬＣＤ出力端子及びシリアル接続用ＩＣへ出力する（Ｓ９８）。演算処理の結果が出力されると、外部割込み許可設定（Ｓ９９）を行い、フリップフロップ回路６１にクリア信号を出力し、フリップフロップ回路６１を再びトリガ信号を出力可能な状態としてループ処理へ戻る。
【００７８】
このように本実施形態によれば、上位コンパレータ７２と第１及び第２の下位コンパレータ７３，７４が、メインＣＰＵ５１からアドレスバス４０に出力されたアドレス信号（「７Ｆ０８Ｈ」、「７Ｆ０９Ｈ」）を検知してトリガ信号を出力する。すると、メインＣＰＵ５１のデータバス４１に出力されているデータ信号が、上位データラッチ７７及び下位データラッチ７６に記憶される。そして、上位コンパレータ７２と第３の下位コンパレータ７５が、メインＣＰＵ５１からアドレスバス４０に出力されたアドレス信号（「７Ｆ６０Ｈ」）を検知すると、上位データラッチ７７及び下位データラッチ７６に記憶されたデータ信号が、抽出用ＣＰＵ７１に入力する。これにより、従来のようにメインＣＰＵ５１が実行するメインプログラムＭを変更することなく、メインＣＰＵ５１から出力されたデータ信号を抽出用ＣＰＵ７１に読み込むことができる。従って、既存のパチンコ遊技機においても、メインＣＰＵ５１を交換することなく、データ信号を抽出用ＣＰＵ７１に読み込むことができる。
【００７９】
また、データ抽出基板９０は、メイン制御基板５０にコネクタ接続されているので、容易に着脱することができる。さらに、データ抽出回路７０からはアドレスバス４０及びデータバス４１の信号が送信されないように構成されているので、メインＣＰＵ５１の制御に影響を与えることなく、データ信号を抽出することができる。従って、メインＣＰＵ５１をデータ抽出基板９０を介さずにメイン制御基板５０に直接接続しても、パチンコ遊技機１０の制御を行うことができる。これにより、パチンコ遊技機一台一台の特性（釘の曲がり具合、遊技台の傾き等）による、遊技中のデータ変化を含めた総合的なデータ取り、研究が可能となる。
【００８０】
［第２実施形態］
図１５及び図１６は本発明の第２実施形態を示す。この第２実施形態は、データ抽出回路の構成を上記第１実施形態とは異なる構成としたものである。その他の構成については上記第１実施形態と同じであるため、同じ構成については、同一符号を付し、重複する説明は省略する。
【００８１】
本実施形態のデータ抽出回路１００には、複数のデコーダ１０１〜１０６が備えられており、これらデコーダ１０１〜１０６が、メインＣＰＵ５１のアドレスバス４０に接続されている。詳細には、第１のデコーダ１０１と第２のデコーダ１０２は、アドレスバス４０のうちの上位アドレスバス４０Ａに接続されている。そして、第１のデコーダ１０１には、上位アドレスバス４０Ａに出力された上位アドレス信号のうちの上位４ビット値が入力するように構成され、第２のデコーダ１０２には、上位アドレス信号のうちの下位４ビット値が入力するように構成されている。
【００８２】
一方、第３〜第６のデコーダ１０３〜１０６は、アドレスバス４０のうちの下位アドレスバス４０Ｂに接続している。第３のデコーダ１０３と第５のデコーダ１０５には、下位アドレスバス４０Ｂに出力された下位アドレス信号のうちの上位４ビット値が入力するように構成され、第４のデコーダ１０４と第６のデコーダ１０６には、下位アドレス信号のうちの下位４ビット値が入力するように構成されている。本実施形態では、４ビットのうち、データを抽出するためのアドレス指定に必要な３ビットを検知するように構成されている。
【００８３】
各デコーダ１０１〜１０６には、図１６に示すように８つの出力端子Ｙ０〜Ｙ７が備えられている。そして、これら出力端子Ｙ０〜Ｙ７のうち、各デコーダ１０１〜１０６に入力したビット値に対応した何れかの端子からトリガ信号が出力される。また、各デコーダ１０１〜１０６には、ディップスイッチ１１１〜１１６が備えられており、このディップスイッチ１１１〜１１６によって、出力端子Ｙ０〜Ｙ７のうちの何れの出力端子を許可状態とするかが設定される。
【００８４】
第４のデコーダ１０４には、２つのディップスイッチ１１４Ａ，１１４Ｂが並列に接続されている。ディップスイッチ１１４Ａは、上位バイトデータラッチ７７に接続されており、ディップスイッチ１１４Ｂは、下位バイトデータラッチ７６に接続されている。
【００８５】
ここで、本実施形態では、第１のデコーダに接続されたディップスイッチ１１１が、「７Ｈ」（「０００００００１」）に対応するように設定され、第２のデコーダ１０２に接続されたディップスイッチ１１２が、「ＦＨ」（「０００００００１」）に対応するように設定されている。つまり、第１のデコーダ１０１と第２のデコーダ１０２とによって、上位アドレスバス４０Ａに出力されている上位アドレス信号が「７ＦＨ」であるか否かが判別される。
【００８６】
また、第３のデコーダ１０３に接続されたディップスイッチ１１３が、「０Ｈ」（「１０００００００」）に対応するように設定され、第４のデコーダ１０４に接続されかつ、上位データラッチ７７に接続されたディップスイッチ１１４Ａは、「８Ｈ」（「１０００００００」）に対応するように設定され、下位データラッチ７６に接続されたディップスイッチ１１４Ｂは、「９Ｈ」（「０１００００００」）に対応するように設定されている。つまり、第３のデコーダ１０３と第４のデコーダ１０４とによって、下位アドレスバス４０Ｂに出力されている下位アドレス信号が「０８Ｈ」或いは「０９Ｈ」の何れかであるか否かが判別される。そして、第１〜第４のデコーダ１０１〜１０４によって、アドレスバス４０に出力されているアドレス信号が「７Ｆ０８Ｈ」又は「７Ｆ０９Ｈ」であるか否かが判定される。
【００８７】
さらに、第５のデコーダ１０５に接続されているディップスイッチ１１５は、「６Ｈ」（「００００００１０」）に対応するように設定され、第６のデコーダ１０６に接続されているディップスイッチ１１６は、「０Ｈ」（「１０００００００」）に対応するように設定されている。つまり、第５のデコーダ１０５と第６のデコーダ１０６とによって、下位アドレスバス４０Ｂに出力されているアドレス信号が、「６０Ｈ」であるか否かが判別される。そして第１、第２のデコーダ１０１，１０２と、第５、第６のデコーダ１０５，１０６とによって、アドレスバス４０に出力されているアドレス信号が「７Ｆ６０Ｈ」であるか否かが判定される。
【００８８】
なお、本実施形態では、第１〜第４のデコーダ１０１〜１０４が、本発明の「第１のアドレス信号検知回路」に相当し、第５、第６のデコーダ１０５，１０６が、本発明の「第２のアドレス検知回路」に相当する。また、第１、第２のデコーダ１０１，１０２が本発明の「上位アドレス検知回路」に相当し、第３、第４のデコーダ１０３，１０４並びに第５、第６のデコーダ１０５，１０６が、本発明の「下位アドレス検知回路」に相当する。
【００８９】
さて、第１のデコーダ１０１に、メインＣＰＵ５１からメモリリクエスト信号が入力すると、第１のデコーダ１０１に入力している上位アドレス信号の上位４ビット値が、ディップスイッチ１１１で設定した値と一致するか否かが判定される。具体的には、第１のデコーダ１０１の出力端子Ｙ０〜Ｙ７のうち、入力した上位アドレス信号の上位４ビット値に対応した出力端子からトリガ信号が出力される。トリガ信号が出力された出力端子が、禁止状態となっている場合、つまり、第１のデコーダ１０１に入力している上位４ビット値とディップスイッチ１１１で設定した値（「７Ｈ」）とが一致しなかった場合には、トリガ信号はディップスイッチ１１１を通過できない。トリガ信号が出力された出力端子が、許可状態となっている場合、即ち、入力した上位アドレス信号の上位４ビット値が、ディップスイッチ１１１で設定した値（「７Ｈ」）と一致した場合には、トリガ信号がディップスイッチ１１１を通過して、第２のデコーダ１０２に入力する。
【００９０】
第２のデコーダ１０２に、トリガ信号が入力すると、第２のデコーダ１０２が能動化（起動）する。第２のデコーダ１０２が能動化すると、第２のデコーダ１０２に入力しているアドレス信号、即ち、上位アドレスバス４０Ａに出力された上位アドレス信号の下位４ビット値が、ディップスイッチ１１２で予め設定した値（「ＦＨ」）と一致するか否かがチェックされる。一致していた場合には、第２のデコーダ１０２から第３のデコーダ１０３と第５のデコーダ１０５とにトリガ信号が出力され、第３のデコーダ１０３と第５のデコーダ１０５とが能動化（起動）する。
【００９１】
第３のデコーダ１０３では、下位アドレスバス４０Ｂに出力された下位アドレス信号の上位４ビット値が、ディップスイッチ１１３で予め設定した値（「０Ｈ」）と一致したか否かがチェックされる。一致している場合には、第３のデコーダ１０３から第４のデコーダ１０４へトリガ信号が出力される。
【００９２】
第４のデコーダ１０４にトリガ信号が入力すると、第４のデコーダ１０４が能動化（起動）して、第４のデコーダ１０４に入力している下位アドレス信号の下位４ビット値がディップスイッチ１１４Ａ，１１４Ｂで予め設定された２つの設定値（「０８Ｈ」、「０９Ｈ」）の何れかと一致したか否かが判定される。入力している下位アドレスの下位４ビット値が、上位データラッチ７７に接続されたディップスイッチ１１４Ａの設定値（「８Ｈ」）に一致すると、上位データラッチ７７にトリガ信号が出力され、上位データラッチ７７にその時点で入力しているデータ信号が記憶される。つまり、ＲＡＭ５１Ｂのアドレス「７Ｆ０８Ｈ」に格納されているデータと同一のデータが上位データラッチ７７に記憶される。
【００９３】
第４のデコーダ１０４に入力している下位４ビット値が、下位データラッチ７６に接続されたディップスイッチ１１４Ｂの設定値（「０９Ｈ」）と一致すると、下位データラッチ７６にトリガ信号が出力され、下位データラッチ７６にその時点で入力しているデータ信号が記憶される。つまり、ＲＡＭ５１Ｂのアドレス「７Ｆ０９Ｈ」に格納されているデータと同一のデータが下位データラッチ７６に記憶される。
【００９４】
一方、第５のデコーダ１０５では、下位アドレスバス４０Ｂに出力された下位アドレス信号の上位４ビット値が、ディップスイッチ１１５で予め設定した値（「６Ｈ」）と一致したか否かがチェックされる。一致している場合には、第５のデコーダ１０５から第６のデコーダ１０６へトリガ信号が出力される。
【００９５】
第６のデコーダ１０６にトリガ信号が入力すると、第６のデコーダ１０６が能動化（起動）し、第６のデコーダ１０６に入力している下位アドレス信号の下位４ビット値がディップスイッチ１１６で設定した設定値（「０Ｈ」）と一致したか否かが判定される。一致した場合、即ち、アドレスバス４０に出力されているアドレス信号が「７Ｆ６０Ｈ」であった場合には、フリップフロップ回路６１にトリガ信号が出力される。
【００９６】
そして、抽出用ＣＰＵ７１が、フリップフロップ回路６１からのトリガ信号の入力に起因して、上位データラッチ７７に記憶されているデータ信号と下位データラッチ７６に記憶されているデータ信号とを合わせて取り込んで、演算処理を行う。なお、本実施形態では、第１〜第３のデコーダ１０１〜１０３及び第５のデコーダ１０５から出力されるトリガ信号が、本発明の「能動化信号」に相当する。このように、本実施形態によっても、上記第１実施形態と同等な効果が得られる。
【００９７】
ところで、上記第１及び第２実施形態で例示した遊技機のデータ抽出回路及びデータ抽出装置を概念的にまとめると以下のようである。即ち、
（１）  遊技機の制御を行う遊技用ＣＰＵのアドレスバスに接続可能に構成されて、予め設定された特定のアドレス信号がアドレスバスに出力されたことを検知してトリガ信号を出力するアドレス信号検知回路と、遊技用ＣＰＵのデータバスに接続可能に構成されて、データバスに出力されているデータ信号を記憶するデータ記憶回路と、トリガ信号又はトリガ信号に基づく他の信号の入力を起因として、データ記憶回路に記憶されているデータ信号を読み込んで演算処理を行い、その処理結果を外部に出力する制御手段とを備えたデータ抽出回路である。
【００９８】
（２）  遊技機の制御を行う遊技用ＣＰＵのアドレスバスに接続可能に構成されて、予め設定された特定のアドレス信号がアドレスバスに出力されたことを検知してトリガ信号を出力する複数のアドレス信号検知回路と、遊技用ＣＰＵのデータバスに接続可能に構成されて、複数のアドレス信号検知回路のうちの第１のアドレス信号検知回路からのトリガ信号の入力に起因して、データバスに出力されているデータ信号を記憶するデータ記憶回路と、複数のアドレス信号検知回路のうちの第２のアドレス信号検知回路からのトリガ信号又はそのトリガ信号に基づく他の信号の入力に起因して、データ記憶回路に記憶されているデータ信号を読み込んで演算処理を行い、その処理結果を外部に出力する制御手段とを備えたデータ抽出回路である。
【００９９】
（３）  上記（２）のデータ抽出回路において、データ記憶回路が複数備えられ、第１のアドレス信号検知回路は、複数の異なるアドレス信号のなかから互いに異なる第１の特定のアドレス信号と第２の特定のアドレス信号とを検知すると共に、第１の特定のアドレス信号を検知したときに、複数のデータ記憶回路のうちの第１のデータ記憶回路にトリガ信号を出力し、第２の特定のアドレス信号を検知したときに、複数のデータ記憶回路のうちの第２のデータ記憶回路にトリガ信号を出力するように構成したデータ抽出回路である。
【０１００】
（４）  上記（２）又は（３）のデータ抽出回路において、複数のアドレス信号検知回路のうち、一のアドレス信号検知回路は、他のアドレス信号検知回路からの能動化信号としてのトリガ信号が入力することで能動化するように構成したデータ抽出回路である。
【０１０１】
（５）  上記（１）乃至（４）の何れかのデータ抽出回路において、アドレス信号検知回路によって検知させる特定のアドレス信号の設定を変更可能な切り替え手段が備えられたデータ抽出回路である。
【０１０２】
（６）  上記（５）のデータ抽出回路において、アドレス信号検知回路は特定のアドレス信号を検知するためのデジタルコンパレータで構成され、切り替え手段は、検知させる特定のアドレス信号に応じた電圧をデジタルコンパレータに印加するスイッチであるデータ抽出回路である。
【０１０３】
（７）  上記（１）乃至（６）の何れかのデータ抽出回路において、遊技用ＣＰＵとは異なる外部ＣＰＵに接続可能で、制御手段におけるデータ信号の演算処理結果を外部ＣＰＵに出力する接続部を備えたデータ抽出回路である。
【０１０４】
（８）  上記（１）乃至（７）の何れかのデータ抽出回路において、制御手段は、演算処理結果を表示器に出力するように構成されたデータ抽出回路である。
【０１０５】
（９）  上記（１）乃至（８）の何れかのデータ抽出回路において、アドレスバスとアドレス信号検知回路との間では、アドレスバスからアドレス信号検知回路への一方向にのみ信号が送信され、データバスとデータ記憶回路との間では、データバスからデータ記憶回路への一方向にのみ信号が送信されるように構成したデータ抽出回路である。
【０１０６】
（１０）  上記（１）乃至（９）の何れかのデータ抽出回路において、アドレス信号検知回路は、アドレスバスに出力されているアドレス信号の上位アドレスと予め設定した特定のアドレス信号の上位アドレスとが一致したか否かを判定する上位アドレス検知回路と、アドレスバスに出力されているアドレス信号の下位アドレスと予め設定した特定のアドレス信号との下位アドレスとが一致したか否かを判定する下位アドレス検知回路とから構成され、上位アドレス検知回路によって上位アドレスが一致したと判定された場合に、下位アドレス検知回路が起動して、下位アドレスが一致したか否かを判定するように構成したデータ抽出回路である。
【０１０７】
（１１）  上記（１）乃至（１０）の何れかのデータ抽出回路を基板上に設けると共に、基板には、遊技用ＣＰＵが接続されるソケット部と、ソケット部に接続された遊技用ＣＰＵからの信号を基板の外部に出力するための出力部とが設けられ、ソケット部のうちの遊技用ＣＰＵからアドレス信号が入力する端子にアドレス検知回路が接続され、ソケット部のうちの遊技用ＣＰＵからデータ信号が入力する端子にデータ記憶回路が接続されたデータ抽出装置である。
【０１０８】
上記（１）乃至（１１）の遊技機のデータ抽出回路及びデータ抽出装置によれば、以下の効果が発揮される。即ち、
上記（１）のデータ抽出回路では、アドレス信号検知回路が、遊技用ＣＰＵのアドレスバスに出力されている特定のアドレス信号を検知して、制御手段にトリガ信号を出力する。制御手段は、トリガ信号又はトリガ信号に基づく他の信号の入力に起因して遊技用ＣＰＵのデータバスからデータ記憶回路に記憶されたデータ信号を読み込む。つまり、遊技用ＣＰＵから出力されたデータ信号をデータ抽出回路の制御手段に読み込む際に、従来のように遊技用ＣＰＵが実行するプログラムを変更する必要がない。従って、既存の遊技機においても、遊技用ＣＰＵを交換することなく、データ信号を制御手段に読み込むことができる。
【０１０９】
上記（２）のデータ抽出回路では、第１のアドレス検知回路が、遊技用ＣＰＵからの特定のアドレス信号を検知してトリガ信号を出力し、このトリガ信号によってデータ記憶回路がデータバスに出力されているデータ信号を記憶する。また、第２のアドレス検知回路が、遊技用ＣＰＵからの特定のアドレス信号を検知してトリガ信号を出力し、このトリガ信号又はこのトリガ信号に基づく他の信号によって制御手段がデータ記憶回路に記憶されたデータ信号を読み込んで出力する。つまり、遊技用ＣＰＵから出力されたデータ信号をデータ抽出回路の制御手段に読み込む際に、従来のように遊技用ＣＰＵが実行するプログラムを変更する必要がない。従って、既存の遊技機においても、遊技用ＣＰＵを交換することなく、データ信号を制御手段に読み込むことができる。
【０１１０】
上記（３）のデータ抽出回路では、第１のデータ記憶回路は、第１のアドレス信号検知回路が第１のアドレス信号を検知したときにデータ信号を記憶し、第２のデータ記憶回路は、第１のアドレス信号検知回路が第２のアドレス信号を検知したときにデータ信号を記憶する。そして、制御手段は、第１のデータ記憶回路に記憶されたデータ信号と第２のデータ記憶回路に記憶されたデータ信号とを合わせて読み込んで、これら２つのデータ信号による演算処理結果を外部に出力することができる。
【０１１１】
上記（４）のデータ抽出回路では、複数のアドレス信号検知回路のうち、一のアドレス信号検知回路は、他のアドレス信号検知回路からの能動化信号としてのトリガ信号が入力することで能動化するように構成したので、複数のアドレス信号検知回路を組み合わせて、１つの特定のアドレス信号を検知させることができる。
【０１１２】
上記（５）のデータ抽出回路では、アドレス信号検知回路で検知する特定のアドレス信号の設定を変更することが可能となる。
【０１１３】
上記（６）のデータ抽出回路では、アドレス信号検知回路を特定のアドレス信号を検知するためのデジタルコンパレータで構成すると共に、切り替え手段を、検知する特定のアドレス信号に対応させてデジタルコンパレータに電圧を印加するスイッチで構成してもよい。
【０１１４】
（上記７）のデータ抽出回路では、制御手段におけるデータ信号の演算処理結果を外部ＣＰＵに出力することが可能となり、抽出したデータ信号の記憶領域としたり、その他データ信号の抽出の補助を行うことができる。
【０１１５】
上記（８）のデータ抽出回路では、制御手段におけるデータ信号の処理結果が表示器に出力されるので、制御手段に読み込まれたデータ信号の処理結果を視認することができる。
【０１１６】
上記（９）のデータ抽出回路では、アドレス信号検知回路及びデータ記憶回路から遊技用ＣＰＵのアドレスバス及びデータバスに信号が送信されることがないので、遊技用ＣＰＵによる遊技機の制御に影響を与えることなく、遊技用ＣＰＵからのデータ信号を制御手段に読み込むことができる。
【０１１７】
上記（１０）のデータ抽出回路では、下位アドレス検知回路は、アドレスバスに出力されたアドレス信号の上位アドレスが、上位アドレス検知回路に設定された上位アドレスと一致した場合にのみ起動するので、下位アドレス検知回路において無駄にアドレス信号の判定が行われることがない。
【０１１８】
上記（１１）のデータ抽出装置では、データ抽出回路が設けられた基板に、遊技用ＣＰＵが接続されるソケット部が備えられ、アドレス信号検知回路が、ソケット部のうちアドレス信号が入力する端子に接続され、データ記憶回路がソケット部のうちデータ信号が入力する端子に接続されている。これにより、遊技用ＣＰＵを基板のソケット部に接続するだけで、アドレス信号検知回路を遊技用ＣＰＵアドレスバスに接続しかつ、データ記憶回路を遊技用ＣＰＵデータバスに接続することができる。
【０１１９】
［他の実施形態］
本発明は、前記実施形態に限定されるものではなく、例えば、以下に説明するような実施形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）前記第１及び第２実施形態では、パチンコ遊技機に本発明を適用していたが、コイン遊技機やスロットマシン等の他の遊技機に適用してもよい。
【０１２０】
（２）前記第１及び第２実施形態では、データ抽出基板９０が、メイン制御基板５０に接続されていたが、メイン制御基板５０上に、データ抽出回路７０を設けた構成でもよい。
【０１２１】
（３）上記第１及び第２実施形態では、デジタルコンパレータ７２〜７５又はデコーダ１０１〜１０６で検出するアドレス信号を変更可能な構成であったが、検出するアドレス信号を１つに固定した構成でもよい。
【０１２２】
（４）上記第１及び第２実施形態では、大当たり決定用乱数の取得数値のデータを抽出していたが、他の乱数値の取得数値のデータを抽出するように構成してもよいし、乱数値以外のデータを抽出するように構成してもよい。
【０１２３】
（５）上記第１実施形態では、アドレス信号を上位アドレスと下位アドレスとで別々のコンパレータ（上位コンパレータ７２と下位コンパレータ７３〜７５）で検出するように構成していたが、１つのコンパレータで検出するように構成してもよい。
【０１２４】
（６）上記第１及び第２実施形態におけるデジタルコンパレータ７３〜７５及びデコーダ１１４Ａ，１１４Ｂ，１１６からのトリガ信号は、間接的に（例えば、ＡＮＤ回路６０やフリップフロップ回路６１等を介して）抽出用ＣＰＵ７１、ラッチ７６，７７やその他の制御装置に入力される構成でもよいし、直接的に抽出用ＣＰＵ７１、ラッチ７６，７７やその他の制御装置に入力される構成でもよい。
【０１２５】
（７）上記第１及び第２実施形態において、アドレス信号検知回路を能動化させる最初のトリガ信号として、上位アドレス検知回路としてのコンパレータ７２又はデコーダ１０１にメモリリクエスト信号を入力させているが、リード信号やライト信号等のメモリ操作に使用される信号を抽出するデータに合わせて入力させてもよい。ここで、リード信号やライト信号等の信号を上位アドレス検知回路に入力させる場合には、それらメモリ操作に使用される信号が出力されるシステム制御線を適宜選択すればよい。
【図面の簡単な説明】
【０１２６】
【図１】本発明の第１実施形態に係るパチンコ遊技機の正面図
【図２】パチンコ遊技機の背面図
【図３】メイン制御基板及びデータ抽出基板の斜視図
【図４】メイン制御基板及びデータ抽出基板の側面図
【図５】メイン制御基板における信号の送受信を表すブロック図
【図６】メイン制御基板に備えたＲＡＭの記憶空間の概念図
【図７】データ抽出回路のブロック図
【図８】データ抽出回路のブロック図
【図９】第３の下位コンパレータとディップスイッチとを示すブロック図
【図１０】メインプログラムを示すフローチャート
【図１１】乱数更新処理を示すフローチャート
【図１２】始動口入賞処理を示すフローチャート
【図１３】抽出プログラムを示すフローチャート
【図１４】割り込み処理を示すフローチャート
【図１５】第２実施形態に係るデータ抽出回路のブロック図
【図１６】第１のデコーダとディップスイッチとを示すブロック図
【符号の説明】
【０１２７】
１０    遊技機
４０    アドレスバス
４１    データバス
５１    メインＣＰＵ（遊技用ＣＰＵ）
６５，１１１〜１１６    ディップスイッチ（切り替え手段）
６６    表示器
７０，１００    データ抽出回路
７１    抽出用ＣＰＵ
７２    上位アドレス用デジタルコンパレータ（上位アドレス検知回路）
７３〜７５    下位アドレス用デジタルコンパレータ（下位アドレス検知回路）
７６    下位バイトデータラッチ（第２のデータ記憶手段、ラッチ回路）
７７    上位バイトデータラッチ（第１のデータ記憶手段、ラッチ回路）
９０    データ抽出基板（データ抽出装置）
９１    出力コネクタ（出力部）
９２    入力コネクタ（ソケット部）
１０１〜１０６    デコーダ（アドレス信号検知回路）
【図１】
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【図２】
2005205228.tif 000005
【図３】
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【図４】
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【図５】
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【図６】
2005205228.tif 000009
【図７】
2005205228.tif 000010
【図８】
2005205228.tif 000011
【図９】
2005205228.tif 000012
【図１０】
2005205228.tif 000013
【図１１】
2005205228.tif 000014
【図１２】
2005205228.tif 000015
【図１３】
2005205228.tif 000016
【図１４】
2005205228.tif 000017
【図１５】
2005205228.tif 000018
【図１６】
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