(57)【要約】【課題】不揮発性メモリの製造プロセスを簡素にし、また、低電圧駆動と動作速度の向上の両立を図る。【解決手段】半導体基板２に形成された埋め込み拡散層形の不純物領域からなり、メモリゲートＭＧに容量結合しメモリゲートＭＧの電位を制御する第１の結合電極ＢＧ１のほかに、メモリゲートＭＧと同じ１ｓｔポリシリコンからなり、メモリゲートＭＧから離れた位置で容量結合した第１の結合電極ＢＧ１を介してメモリゲートＭＧの電位を制御する第２の結合電極ＢＧ２と、を有する。第２の結合電極の制御により、さらにメモリゲートＭＧの電位変化を大きくし、電荷の注入または放出の効率を上げ、その分、メモリゲートＭＧに供給する電圧を低減させる。【選択図】  図１２
2005038894.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させてメモリゲート電極構造が形成され、当該メモリゲート電極構造内に電荷を蓄積させてデータを記憶する不揮発性半導体メモリ装置であって、
前記半導体基板に形成された不純物領域からなり、前記メモリゲート電極に容量結合し、供給された電圧に応じてメモリゲート電極の電位を制御する第１の結合電極と、
前記メモリゲート電極と同じ導電層からなり、当該メモリゲート電極から離れた位置で前記第１の結合電極と容量結合し、供給された電圧に応じて第１の結合電極を介してメモリゲート電極の電位を制御する第２の結合電極と、
を有する不揮発性半導体メモリ装置。
【請求項２】
蓄積された電荷の有無または電荷量に応じてデータが記憶される電荷トラップが前記ゲート絶縁膜内に離散化されて形成され、
前記メモリゲート電極に対し電圧を供給し、当該メモリゲート電極が電気的フローティングのときに、前記第１および第２の結合電極それぞれに独立に電圧を供給する電圧供給回路を、
さらに有する請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記メモリゲート電極が、蓄積された電荷の有無または電荷量に応じてデータが記憶される電気的フローティング状態の導電層からなり、
前記第１の結合電極が前記フローティング状態のメモリゲート電極の電位を制御するコントロールゲートであり、
前記第１および第２の結合電極それぞれに対し独立に電圧を供給する電圧供給回路を、
さらに有する請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記メモリゲート電極と前記電圧供給回路との間に接続され、前記第１の結合電極の制御によりメモリゲート電極の電位が変化したときにカットオフして、メモリゲート電極を前記電圧供給回路から電気的に切り離す第１の制御トランジスタを、
さらに有する請求項２に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第１の制御トランジスタはＰ型のトランジスタであり、
前記電圧供給回路は、前記メモリゲート電極を負の電位に制御するときは、前記第１の結合電極に正電圧を供給し、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に負電圧を供給した状態で、第１の結合電極に供給していた前記正電圧を降下させる
請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
前記第１の制御トランジスタは、Ｐ型のトランジスタトとＮ型のトランジスタが直列接続されている２トランジスタ構成を有し、
前記電圧供給回路は、前記メモリゲート電極を正の電位に制御するときは、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に正電圧を供給した状態で、前記第２の結合電極に正電圧を供給し、前記メモリゲート電極を負の電位に制御するときは、前記第１および第２の結合電極に正電圧を供給し、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に負電圧を供給した状態で、第１および第２の結合電極に供給していた前記正電圧を降下させる
請求項４に記載の不揮発性半導体メモリ装置。
【請求項７】
前記第１の結合電極と前記電圧供給回路との間に接続され、前記第２の結合電極の制御により第１の結合電極の電位が変化したときにカットオフして、第１の結合電極を電圧供給回路から電気的に切り離す第２の制御トランジスタを、
さらに有する請求項３に記載の不揮発性半導体メモリ装置。
【請求項８】
前記第２の制御トランジスタはＰ型のトランジスタであり、
前記電圧供給回路は、前記第１の結合電極を負の電位に制御するときは、前記第２の結合電極に正電圧を供給し、導通している前記第２の制御トランジスタを介して前記第１の結合電極に負電圧を供給した状態で、前記第２の結合電極に供給していた前記正電圧を降下させる
請求項７に記載の不揮発性半導体メモリ装置。
【請求項９】
前記第２の制御トランジスタは、Ｐ型のトランジスタトとＮ型のトランジスタが直列接続されている２トランジスタ構成を有し、
前記電圧供給回路は、前記第１の結合電極を正の電位に制御するときは、導通している前記第２の制御トランジスタを介して前記第１の結合電極に正電圧を供給した状態で、前記第２の結合電極に正電圧を供給し、前記第１の結合電極を負の電位に制御するときは、前記第２の結合電極に正電圧を供給し、導通している前記第２の制御トランジスタを介して前記第１の結合電極に負電圧を供給した状態で、前記第２の結合電極に供給していた前記正電圧を降下させる
請求項７に記載の不揮発性半導体メモリ装置。
【請求項１０】
前記第１の結合電極としての不純物領域が、１重以上のウェル構造の最も内側のウェルに形成されている
請求項１に記載の不揮発性半導体メモリ装置。
【請求項１１】
前記半導体基板が、基板に支持され前記チャネル形成領域が形成される半導体層を有するＳＯＩ基板である
請求項１に記載の不揮発性半導体メモリ装置。
【請求項１２】
半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させて形成されたメモリゲート電極構造と、前記メモリゲート電極に容量結合している結合電極とを有し、当該結合電極に供給する電圧に応じて前記メモリゲート電極の電位を制御し、当該メモリゲート電極構造内の電荷トラップに電荷を蓄積させてデータを記憶させる不揮発性半導体メモリ装置の動作方法であって、
データの書き込みまたは消去時に前記メモリゲート電極を負の電位に制御する動作が、
前記結合電極に正電圧を供給するステップと、
前記メモリゲート電極に負電圧を供給するステップと、
前記メモリゲート電極に負電圧を保持させた状態で、前記結合電極に供給していた前記正電圧を降下させるステップと、
を含む不揮発性半導体メモリ装置の動作方法。
【請求項１３】
データの書き込みまたは消去時に前記メモリゲート電極を正の電位に制御する動作が、
前記メモリゲート電極に正電圧を供給するステップと、
前記メモリゲート電極に正電圧を保持させた状態で、前記結合電極に正電圧を供給するステップと、
を含む請求項１２に記載の不揮発性半導体メモリ装置の動作方法。
【請求項１４】
半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させて形成されたメモリゲート電極構造と、前記メモリゲート電極に容量結合している第１の結合電極と、当該第１の結合電極に容量結合している第２の結合電極とを有し、前記第１および第２の結合電極に供給する電圧に応じて前記メモリゲート電極の電位を制御し、電気的フローティング状態の前記メモリゲート電極に電荷を蓄積させてデータを記憶させる不揮発性半導体メモリ装置の動作方法であって、
データの書き込みまたは消去時に前記メモリゲート電極を負の電位に制御する動作が、
前記第２の結合電極に正電圧を供給するステップと、
前記第１の結合電極に負電圧を供給するステップと、
前記第１の結合電極に負電圧を保持した状態で、前記第２の結合電極に供給していた前記正電圧を降下させるステップと、
を含む不揮発性半導体メモリ装置の動作方法。
【請求項１５】
データの書き込みまたは消去時に前記メモリゲート電極を正の電位に制御する動作が、
前記第１の結合電極に正電圧を供給するステップと、
前記第１の結合電極に前記正電圧を保持させた状態で、前記第２の結合電極に他の正電圧を供給するステップと、
を含む請求項１４に記載の不揮発性半導体メモリ装置の動作方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリゲート電極構造内に電荷を蓄積させてデータを記憶する不揮発性半導体メモリ装置と、結合電極により制御されてメモリゲート電極の電位を初期供給時の負電圧から降下させる不揮発性半導体メモリの動作方法とに関する。
【０００２】
【従来の技術】
電荷を蓄積するフローティング状態の導電層（フローティングゲート）として１ｓｔポリシリコン層を用い、これに容量結合するコントロールゲートを２ｎｄポリシリコン層から形成した、２層ポリシリコン構造のフローティングゲート型ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｏｎｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）が知られている（以下、ＦＧ型という）。ＦＧ型ＥＥＰＲＯＭのデータ書き込み時には、コントロールゲートに高電圧Ｖｐｐが印加される。低電圧化のためには高電圧Ｖｐｐの値は低い方がよい。そうすると、周辺回路の高耐圧トランジスタや高電圧発生回路が単純な構成ですむ。
【０００３】
書き込み時の高電圧Ｖｐｐを下げる目的で、コントロールゲート上に絶縁膜を介して容量結合する３ｒｄポリシリコン層からなるブースターゲートを設け、これによりコントロールゲートに保持された電圧を昇圧する方法が知られている（たとえば、特許文献１参照）。この方法によれば、ブースターゲートでコントロールゲート電圧を昇圧できるため、あらかじめコントロールゲートに与える高電圧Ｖｐｐの値を低減できるという利点がある。
【０００４】
図１９（Ａ）に、このような積層形ブースターゲート（ＢＧ）を有するメモリトランジスタの容量結合を模式的に示す。また、図１９（Ｂ）に、ゲートの昇圧タイミングを示す。なお、図１９（Ａ）では、層間絶縁膜を省略し、かわりに結合容量を表示している。
半導体基板１００に形成されたソース領域Ｓとドレイン領域Ｄとの間の基板表面がチャネル形成領域である。チャネル形成領域の上方にそれぞれ層間に絶縁膜を挟んでフローティングゲートＦＧ、コントロールゲートＣＧおよびブースターゲートＢＧがこの順に積層されている。ここで、チャネル形成領域とフローティングゲートＦＧとの容量をＣ１、フローティングゲートＦＧとコントロールゲートＣＧとのゲート間容量をＣ２、コントロールゲートＣＧとブースターゲートＢＧとのゲート間容量をＣｂｇと定義する。
【０００５】
図１９（Ｂ）に示すように、コントロールゲートＣＧにプリチャージの高電圧Ｖｐｐをあらかじめ与えてフローティング状態としたのち、ブースターゲートＢＧに電圧Ｖｂｇを与え、コントロールゲートＣＧの電圧ＶｃｇをΔＶｃｇだけ昇圧する。この電圧差ΔＶｃｇは、各ゲート間容量を用いた次式（１）で表される。
【０００６】
【数１】
2005038894.tif 000003
【０００７】
また、昇圧後の最終的なコントロールゲート電圧Ｖｃｇは、次式（２）で表される。
【０００８】
【数２】
2005038894.tif 000004
【０００９】
ところで、いわゆるＭＯＮＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型、またはＭＮＯＳ（Ｍｅｔａｌ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型のＥＥＰＲＯＭでは、電荷を蓄積する手段として絶縁膜中の電荷トラップを利用しているため、ゲート電極構造が簡素であり、より低電圧での駆動が可能である（以下、トラップゲート型という）。
【００１０】
トラップゲート型では、プログラム時に１ｓｔポリシリコンからなるゲート電極の電圧を昇圧するため、ゲート電極に対し絶縁膜を介して近接したブースターゲートを、いわゆる埋め込み拡散層などの半導体基板側の不純物領域から構成させたメモリトランジスタが知られている（たとえば、特許文献２参照）。
【００１１】
図２０（Ａ）〜図２０（Ｄ）に、このような拡散層構成のブースターゲートを有するＭＯＮＯＳメモリトランジスタの平面図と断面図および容量結合を示す模式図、ならびに、昇圧時のタイミングチャートを示す。
図２０（Ｂ）に示すように、半導体基板１００にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）などで素子分離絶縁層１０１が形成され、素子分離絶縁層１０１の周囲に２つの活性領域が形成されている。一方の活性領域にブースターゲートＢＧとしての不純物領域が形成されている。ブースターゲートＢＧ上に単層の絶縁膜１０４が形成され、その上にゲート電極Ｇが配置されている。図２０（Ａ）に示すように、ゲート電極Ｇは途中から分岐して他方の活性領域に交差している。この分岐したゲートフィンガー部の両側の活性領域に、ソース領域Ｓとドレイン領域Ｄが形成されている。ゲートフィンガー部と、その直下の活性領域（チャネル形成領域）との間に、ＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜からなるゲート絶縁膜１０３が形成されている。
ここで、チャネル形成領域とゲート電極Ｇ間の容量をＣ１、ゲート電極ＧとブースターゲートＢＧとのゲート間容量をＣ２と定義する。
【００１２】
図２０（Ｄ）に示すように、ゲート電極Ｇにプリチャージの高電圧Ｖｐｐをあらかじめ与えてフローティング状態としたのち、ブースターゲートＢＧに電圧Ｖｂｇを与え、ゲート電極Ｇの電圧ＶｇをΔＶｇだけ昇圧する。ただし、シリコン表面の空乏層とその容量の存在をなくし絶縁膜の容量のみを考慮するため、ブースターゲートＢＧとしての不純物領域の表面には反転層が、トランジスタにはチャネルが形成されているものとする。このときの電圧差ΔＶｇは、各ゲート間容量を用いた次式（３）で表される。
【００１３】
【数３】
2005038894.tif 000005
【００１４】
また、昇圧後の最終的なゲート電圧Ｖｇは、次式（４）で表される。
【００１５】
【数４】
2005038894.tif 000006
【００１６】
【特許文献１】
特開平１１−１６３３０６号公報
【特許文献２】
特開２００１−０６０６７５号公報
【００１７】
【発明が解決しようとする課題】
特許文献１に記載されたような積層形ブースターゲートでは、３ｒｄポリシリコン層が必要なので、製造工程数が多く、複雑である不利益がある（第１の課題）。
また、特許文献２に記載されたような埋め込み拡散層形のブースターゲートでは、ポリシリコンを用いないので製造工程数は比較的少ないという利益があるが、その一方でこの技術だけでは、とくにＭＯＮＯＳ型メモリトランジスタなどのトラップゲートを有するメモリトランジスタの低電圧化の要請に対し十分に対処できない。つまり、ＭＯＮＯＳ型ではＦＧ型より低電圧化が可能であるため、周辺回路を駆動する電源電圧を昇圧することなくメモリトランジスタに与え、プログラムを行いたいという要請が強いが、低電圧化は動作速度の低下につながるため、電源電圧駆動と動作の高速化の両立が難しいという課題がある（第２の課題）。
さらに、ＦＧ型、トラップゲート型に共通しているが、ゲートに負の電圧を与えて動作させる場合、いままでその低電圧化のための適当な方法がなかった。つまり、従来では、負の高電圧をゲートに与える場合、ゲートを接地してチャネル形成領域が形成されたウェルに正の高電圧Ｖｐｐを印加する方法が一般的であるが、これでは低電圧化ができない。また、電源電圧駆動と動作の高速化の両立を目的として、負の電圧をゲートに与えたのち、その電位をさらに下げる方法が提案されていない（第３の課題）。
【００１８】
本発明の第１の目的は、上記第１および第２の課題を解決して、製造プロセスが簡素で、低電圧駆動と動作速度の向上の両立が図りやすい構造の不揮発性半導体メモリ装置を提供することにある。
本発明の第２の目的は、上記第３の課題を解決して、負電圧駆動における低電圧化と動作速度の向上が可能な不揮発性半導体メモリ装置の動作方法を提案することにある。
【００１９】
【課題を解決するための手段】
本発明に係る不揮発性半導体メモリ装置は、上記第１の目的を達成するためのものであり、半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させてメモリゲート電極構造が形成され、当該メモリゲート電極構造内に電荷を蓄積させてデータを記憶する不揮発性半導体メモリ装置であって、前記半導体基板に形成された不純物領域からなり、前記メモリゲート電極に容量結合し、供給された電圧に応じてメモリゲート電極の電位を制御する第１の結合電極と、前記メモリゲート電極と同じ導電層からなり、当該メモリゲート電極から離れた位置で前記第１の結合電極と容量結合し、供給された電圧に応じて第１の結合電極を介してメモリゲート電極の電位を制御する第２の結合電極と、を有する。
【００２０】
本発明では、蓄積された電荷の有無または電荷量に応じてデータが記憶される電荷トラップが前記ゲート絶縁膜内に離散化されて形成されている場合（トラップゲート型）、望ましくは、前記メモリゲート電極に対し電圧を供給し、当該メモリゲート電極が電気的フローティングのときに、前記第１および第２の結合電極それぞれに独立に電圧を供給する電圧供給回路を、さらに有する。
あるいは、前記メモリゲート電極が、蓄積された電荷の有無または電荷量に応じてデータが記憶される電気的フローティング状態の導電層からなる場合（ＦＧ型）、前記第１の結合電極が前記フローティング状態のメモリゲート電極の電位を制御するコントロールゲートであり、望ましくは、前記第１および第２の結合電極それぞれに対し独立に電圧を供給する電圧供給回路を、さらに有する。
【００２１】
上記トラップゲート型では、望ましくは、前記メモリゲート電極と前記電圧供給回路との間に接続され、前記第１の結合電極の制御によりメモリゲート電極の電位が変化したときにカットオフして、メモリゲート電極を前記電圧供給回路から電気的に切り離す第１の制御トランジスタを、さらに有する。
この場合、前記第１の制御トランジスタはＰ型のトランジスタであり、前記電圧供給回路は、前記メモリゲート電極を負の電位に制御するときは、前記第１の結合電極に正電圧を供給し、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に負電圧を供給した状態で、第１の結合電極に供給していた前記正電圧を降下させる。
あるいは、前記第１の制御トランジスタは、Ｐ型のトランジスタトとＮ型のトランジスタが直列接続されている２トランジスタ構成を有し、前記電圧供給回路は、前記メモリゲート電極を正の電位に制御するときは、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に正電圧を供給した状態で、前記第２の結合電極に正電圧を供給し、前記メモリゲート電極を負の電位に制御するときは、前記第１および第２の結合電極に正電圧を供給し、導通している前記第１の制御トランジスタを介して前記メモリゲート電極に負電圧を供給した状態で、第１および第２の結合電極に供給していた前記正電圧を降下させる。
【００２２】
前記ＦＧ型の場合、望ましくは、前記第１の結合電極と前記電圧供給回路との間に接続され、前記第２の結合電極の制御により第１の結合電極の電位が変化したときにカットオフして、第１の結合電極を電圧供給回路から電気的に切り離す第２の制御トランジスタを、さらに有する。
この場合、前記第２の制御トランジスタはＰ型のトランジスタであり、前記電圧供給回路は、前記第１の結合電極を負の電位に制御するときは、前記第２の結合電極に正電圧を供給し、導通している前記第２の制御トランジスタを介して前記第１の結合電極に負電圧を供給した状態で、前記第２の結合電極に供給していた前記正電圧を降下させる
あるいは、前記第２の制御トランジスタは、Ｐ型のトランジスタトとＮ型のトランジスタが直列接続されている２トランジスタ構成を有し、前記電圧供給回路は、前記第１の結合電極を正の電位に制御するときは、導通している前記第２の制御トランジスタを介して前記第１の結合電極に正電圧を供給した状態で、前記第２の結合電極に正電圧を供給し、前記第１の結合電極を負の電位に制御するときは、前記第２の結合電極に正電圧を供給し、導通している前記第２の制御トランジスタを介して前記第１の結合電極に負電圧を供給した状態で、前記第２の結合電極に供給していた前記正電圧を降下させる。
【００２３】
本発明に係る不揮発性半導体メモリ装置の動作方法は、前記した第２の目的を達成するためのものであり、半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させて形成されたメモリゲート電極構造と、前記メモリゲート電極に容量結合している結合電極とを有し、当該結合電極に供給する電圧に応じて前記メモリゲート電極の電位を制御し、当該メモリゲート電極構造内の電荷トラップに電荷を蓄積させてデータを記憶させる不揮発性半導体メモリ装置の動作方法であって、データの書き込みまたは消去時に前記メモリゲート電極を負の電位に制御する動作が、前記結合電極に正電圧を供給するステップと、前記メモリゲート電極に負電圧を供給するステップと、前記メモリゲート電極に負電圧を保持させた状態で、前記結合電極に供給していた前記正電圧を降下させるステップと、を含む。
さらに、データの書き込みまたは消去時に前記メモリゲート電極を正の電位に制御する動作が、前記メモリゲート電極に正電圧を供給するステップと、前記メモリゲート電極に正電圧を保持させた状態で、前記結合電極に正電圧を供給するステップと、を含む。
【００２４】
本発明に係る他の不揮発性半導体メモリ装置の動作方法は、前記した第２の目的を達成するためのものであり、半導体基板のチャネル形成領域上にゲート絶縁膜とメモリゲート電極とを積層させて形成されたメモリゲート電極構造と、前記メモリゲート電極に容量結合している第１の結合電極と、当該第１の結合電極に容量結合している第２の結合電極とを有し、前記第１および第２の結合電極に供給する電圧に応じて前記メモリゲート電極の電位を制御し、電気的フローティング状態の前記メモリゲート電極に電荷を蓄積させてデータを記憶させる不揮発性半導体メモリ装置の動作方法であって、データの書き込みまたは消去時に前記メモリゲート電極を負の電位に制御する動作が、前記第２の結合電極に正電圧を供給するステップと、前記第１の結合電極に負電圧を供給するステップと、前記第１の結合電極に負電圧を保持した状態で、前記第２の結合電極に供給していた前記正電圧を降下させるステップと、を含む。
さらに、データの書き込みまたは消去時に前記メモリゲート電極を正の電位に制御する動作が、前記第１の結合電極に正電圧を供給するステップと、前記第１の結合電極に前記正電圧を保持させた状態で、前記第２の結合電極に他の正電圧を供給するステップと、を含む。
【００２５】
本発明の不揮発性半導体メモリ装置によれば、不純物領域からなる第１の結合電極に対し容量結合する第２の結合電極が設けられ、しかも、この第２の結合電極がメモリゲート電極と同じ導電層からなる。また、第２の結合電極がメモリゲート電極から離れた位置で第１の結合電極と容量結合している。つまり、スタック構造をとらないため、たとえば、製造時に１つの導電層をパターンニングすることによりメモリゲート電極と第２の結合電極とが一括して形成される。
【００２６】
また、トラップゲート型の場合、その電圧供給回路により、メモリゲート電極に対し電圧が供給され、当該メモリゲート電極が電気的フローティングのときに、第１および第２の結合電極それぞれに独立に電圧が供給される。したがって、メモリゲート電極で保持されている電圧が、第１の結合電極の制御により変化し、第２の結合電極の制御により第１の結合電極を介してさらに大きく変化する。
【００２７】
本発明の動作方法によれば、このトラップゲート型に対するデータの書き込みまたは消去時に、とくにメモリゲート電極を負の電位に制御する場合、結合電極（第１および／または第２の結合電極）に正電圧が供給され、メモリゲート電極に負電圧が供給される。このメモリゲート電極に負電圧を保持させた状態で、（第１および／または第２の）結合電極に供給していた正電圧を降下させる。このときメモリゲート電極の電圧が下がりだすと、第１の制御トランジスタがカットオフしてメモリゲート電極がフローティング状態となる。その結果、（第１および／または第２の）結合電極に供給された電圧値と容量の結合比で決まる、さらに低い電圧までメモリゲート電極の電圧が低下する。
【００２８】
一方、本発明の他の不揮発性半導体メモリ装置（ＦＧ型）の場合、その電圧供給回路により、第１および第２の結合電極それぞれに対し独立に電圧が供給される。したがって、第１の結合電極の供給電圧により誘起され、メモリゲート電極で保持されている電圧が、第２の結合電極の制御により第１の結合電極を介して変化する。
【００２９】
本発明の動作方法によれば、ＦＧ型メモリに対するデータの書き込みまたは消去時に、とくにメモリゲート電極を負の電位に制御する場合、第２の結合電極に正電圧が供給され、第１の結合電極に負電圧が供給される。このとき、第１の結合電極の制御によりメモリゲート電極に負の電圧が誘起される。第１の結合電極に負電圧を保持させた状態で、第２の結合電極に供給していた前記正電圧を降下させる。このとき第１の結合電極の電圧が下がりだすと、第２の制御トランジスタがカットオフして第１の結合電極がフローティング状態となる。その結果、第１および第２の結合電極に供給された電圧値と容量の結合比で決まる、さらに低い電圧まで第１の結合電極の電圧が下がり、それにともなって、メモリゲート電極の電圧がさらに低下する。
【００３０】
【発明の実施の形態】
［第１の実施の形態］
第１の実施の形態は、本発明を適用したＦＧ型不揮発性メモリ装置（以下、単にＦＧ型メモリという）の構造に関する。
図１（Ａ）に、このＦＧ型メモリのメモリセルの平面図を示す。また、図１（Ｂ）に図１（Ａ）のＡ−Ａ線での断面図を示す。このメモリセルをマトリクス状に配列することによってメモリセルアレイが構成される。
図１（Ｂ）に示すメモリセル１Ａは、半導体基板２にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などで素子分離絶縁層３が形成されている。ここで、「半導体基板」は、Ｐ型またはＮ型のシリコンウエハなどの通常の半導体バルク基板のほかに、半導体またはその他の材料からなる基板の主面に絶縁層が形成され、その上にシリコンなどの半導体の層が形成されている、いわゆるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板を含むものとする。以下、半導体基板２がＰ型のシリコンウエハの場合を説明する。
【００３１】
素子分離絶縁層３に周囲を囲まれた２つの活性領域、すなわちデバイスの動作に寄与する基板表面領域が互いに離れて位置している。図示例で比較的面積が大きな一方の活性領域に第１の結合電極が形成されている。第１の結合電極は、ＦＧ型メモリにおけるコントロールゲートの機能を有するため、符号ＣＧにより表している。第１の結合電極ＣＧは、いわゆる埋め込み拡散層形のＮ型の不純物領域またはウェルからなる。
【００３２】
第１の結合電極ＣＧの上にキャパシタ誘電体膜４が形成され、その上に、いわゆるブースターゲートとしての機能を有する第２の結合電極ＢＧが形成されている。第２の結合電極ＢＣは容量Ｃｂｇにより第１の結合電極ＣＧと結合している。第１および第２の結合電極の平面パターンは任意であるが、ここでは、第２の結合電極ＢＧがそのほとんどの面積で第１の結合電極ＣＧと重なりながら、同じ方向のラインとして形成されている。
この第１および第２の結合電極が容量結合している位置から離れた箇所の上記キャパシタ誘電体膜４の上にメモリゲート電極が形成されている。このメモリゲート電極は、ＦＧ型メモリにおけるフローティングゲートの機能を有するため、符号ＦＧにより表している。メモリゲート電極ＦＧは容量Ｃ２により第１の結合電極ＣＧと結合している。メモリゲート電極ＦＧと第２の結合電極ＢＧは、同じ導電膜、たとえば１ｓｔポリシリコン膜をパターンニングすることにより一括して形成される。
【００３３】
メモリゲート電極ＦＧは、その一辺側から分岐した細いゲートフィンガー部を有し、ゲートフィンガー部が他の活性領域５と交差している。このゲートフィンガー部の両側の活性領域５にＮ型不純物領域からなるソース領域Ｓとドレイン領域Ｄが形成されている。ゲートフィンガー部と、その直下の活性領域（以下、チャネル形成領域という）との間にゲート絶縁膜６が形成されている。メモリゲート電極ＦＧは容量Ｃ１によりチャネル形成領域と結合している。なお、ゲート絶縁膜６と前記したキャパシタ誘電体膜４とは同時に形成された膜であってもよいし、別々に形成された膜であってもよい。
【００３４】
図２に、メモリセル内部の容量結合を模式的に示す。ここで、容量Ｃｂｇ，Ｃ１およびＣ２は前述したゲート間あるいはゲートとチャネル形成領域間の結合容量であり、Ｃ３は第１の結合電極ＣＧと接地電位との間の容量である。容量Ｃ３にはウェル容量および基板容量を含む。
【００３５】
このメモリセルの動作方法（電荷の注入または引き抜き方法）は、たとえばＦＮトンネリングを用いた方法、チャネルホットエレクトロンを用いた方法など任意である。本実施の形態では、データの書き込み（プログラム）または消去時に、メモリゲート電極ＦＧを正の電位にしてチャネル形成領域に形成された電子のチャネルから電子をメモリゲート電極ＦＧに注入するときの電圧制御方法について、図３に示す電圧変化のタイミングチャートを用いて説明する。
【００３６】
図３に示すように、第１の結合電極ＣＧにプリチャージの高電圧Ｖｐｐをあらかじめ与えてフローティング状態としたのち、第２の結合電極ＢＧに電圧Ｖｂｇを与え、第１の結合電極ＣＧの電圧ＶｃｇをΔＶｃｇだけ昇圧する。ただし、シリコン表面の空乏層とその容量の存在をなくし絶縁膜の容量のみを考慮するため、第１の結合電極ＣＧとしての不純物領域の表面には反転層が、トランジスタにはチャネルが形成されているものとする。このときの電圧差ΔＶｃｇは、図２で定義した各容量を用いた次式（５）で表される。
【００３７】
【数５】
2005038894.tif 000007
【００３８】
また、昇圧後の最終的な第１の結合電極の電圧Ｖｃｇは、次式（６）で表される。
【００３９】
【数６】
2005038894.tif 000008
【００４０】
本実施の形態に係るメモリセルでは、フローティングゲートとしてのメモリゲート電極ＦＧに電子を注入する時、コントロールゲートとしての第１の結合電極ＣＧに正の電圧Ｖｐｐを印加するが、ブースターゲートとしての第２の結合電極ＢＧの制御により第１の結合電極ＣＧの電圧を昇圧することができる。この方法では、第１の結合電極ＣＧにあらかじめ与える電圧Ｖｐｐを下げることができることから、周辺回路の図示を省略した電圧供給回路の構成を簡略にでき、たとえば電圧Ｖｐｐの生成にかかわるトランジスタの耐圧を下げることができる。
また、第２の結合電極ＢＧをメモリゲートＦＧと同じ導電層をパターンニングして形成していることから、たとえばポリシリコン層が１層の簡素なプロセスでメモリセルを形成できる。
以上の結果、メモリ装置のチップ面積が小さくでき材料コスト、さらには、製造や設計にかかるコストを削減できる利点がある。
【００４１】
［第２の実施の形態］
第２の実施の形態は、本発明に係る動作方法、すなわち第１の結合電極に与えた負電圧をさらに低下させる電圧制御方法をＦＧ型メモリ装置に適用した実施の形態である。なお、ここではメモリセル構成は前述した第１の実施の形態（図１および図２）と共通する。
たとえば、ＦＧ型メモリトランジスタのデータのプログラムをＦＮトンネル注入によって行う際、フローティングゲート（メモリゲート電極）ＦＧから電子を引き抜くか正孔を注入する。この時、コントロールゲート（第１の結合電極）ＣＧに接地電位または負の高電圧を印加する必要がある。従来、このコントロールゲートに負の高電圧を与えて動作させる場合、その低電圧化のための適当な方法が提案されていなかった。本実施の形態では、負電圧の低電圧化が可能な方法を新たに提案するものである。
【００４２】
図４は、本方法における電圧変化のタイミングチャートである。
第２の結合電極ＢＧに電圧Ｖｂｇを与え、第１の結合電極ＣＧに負のプリチャージ電圧（−Ｖｐｐ）をあらかじめ与えてフローティング状態とする。そののち、第２の結合電極ＢＧの電圧をＶｂｇから、たとえば０Ｖまで降下させる。これにより、第１の結合電極ＣＧの電圧Ｖｃｇが結合容量Ｃｂｇを介してΔＶｃｇだけ低下する。第１の結合電極ＣＧの電圧Ｖｃｇは（−Ｖｐｐ）の負電圧であったので、さらに低い電圧が第１結合電極ＣＧに誘起される。ただし、第１の結合電極ＣＧとしての不純物領域の表面は蓄積状態とし、トランジスタにはチャネルが形成されているものとする。このときの電圧差ΔＶｃｇは、第１実施の形態における式（５）と同じであり、したがって、降圧後の最終的な第１の結合電極の電圧Ｖｃｇは、次式（７）で表される。
【００４３】
【数７】
2005038894.tif 000009
【００４４】
この第１の結合電極ＣＧの電圧低下にともなって、結合容量Ｃ２を介してメモリゲート電極ＦＧの電圧も低下する。その結果、第２の結合電極ＢＧによる電圧制御がなされない場合に比較すると、より低い電圧がメモリゲート電極ＦＧに誘起される。この方法では、第１の結合電極ＣＧにあらかじめ与える電圧（−Ｖｐｐ）を上げる、すなわち供給電圧の絶対値Ｖｐｐを小さくできることから、周辺回路の電圧供給回路の構成を簡略にでき、たとえば負電圧（−Ｖｐｐ）の生成にかかわるトランジスタの耐圧を下げることができる。
【００４５】
上記の電圧制御では、第１の結合電極ＣＧに負電圧（−Ｖｐｐ）を与えたあとにフローティングにするとしたが、その方法としては、電圧供給回路と第１の結合電極ＣＧとの間に制御トランジスタを接続させ、外部から与えられる制御信号により、この制御トランジスタをオンからオフに制御させてもよい。ただし、オンとオフの制御信号の生成およびタイミングの制御が煩雑であるため、この制御信号を用いずに制御トランジスタのソースに与えられたＤＣバイアスに応じてセルフバイアス的に当該制御トランジスタをオンからオフに移行させる方法が、より望ましい。以下、この後者の方法において、上記動作方法をさらに詳細に説明する。
【００４６】
図５に、図４に示す動作を実行させる簡単な周辺回路の構成例を示す。また、図６（Ａ）〜図６（Ｆ）に、この周辺回路からの供給電圧と各ゲートの電圧のタイミングチャートを示す。
図５に示すように、メモリセルアレイの周辺回路は、電圧供給回路１０と、当該電圧供給回路１０と第２の結合電極ＢＧとの間に接続されたＮＭＯＳトランジスタＱ１と、電圧供給回路１０と第１の結合電極ＣＧとの間に接続されたＰＭＯＳトランジスタＱ２とを含む。ここで、ＮＭＯＳトランジスタＱ１を介して電圧Ｖ１が第２の結合電極ＢＧに供給され、ＰＭＯＳトランジスタＱ２を介して電圧Ｖ２が第１の結合電極ＣＧに供給されるとする。
【００４７】
図６（Ａ）および図６（Ｃ）に示すように、時点ｔ１に、ＮＭＯＳトランジスタＱ１のゲートＧ１に正電圧（Ｖｐｐ＋Ｖｔｈｎ（ＶｔｈｎはトランジスタＱ１のしきい値電圧））を印加し、同時に、電圧供給回路１０から供給される電圧Ｖ１を所定の正電圧、たとえば高電圧Ｖｐｐに変化させる。これにより、図６（Ｄ）に示すように、オン状態のトランジスタＱ１を介して第２の結合電極ＢＧに正電圧Ｖｐｐが印加される。一方、図６（Ｂ）および図６（Ｅ）に示すように、同じ時点ｔ１に、ＰＭＯＳトランジスタＱ２のゲートＧ２に負電圧（−Ｖｐｐ−Ｖｔｈｐ（ＶｔｈｐはトランジスタＱ２のしきい値電圧））を印加し、同時に、電圧供給回路１０から供給される電圧Ｖ２を所定の負電圧、たとえば負の高電圧（−Ｖｐｐ）に変化させる。これにより、図６（Ｆ）に示すように、オン状態のトランジスタＱ２を介して第１の結合電極ＣＧに負電圧（−Ｖｐｐ）が印加される。
【００４８】
時点ｔ２に、電圧供給回路１０が供給している電圧Ｖ１を、たとえば０Ｖに立ち下げる（図６（Ｃ））ことにより、オン状態のトランジスタＱ１を通して第２の結合電極ＢＧの電位が降下する（図６（Ｄ））。そのため結合容量Ｃｂｇを介して第１の結合電極ＣＧの電圧が下がり始めるが、この電圧低下途中でＰＭＯＳトランジスタＱ２のゲートとソース間の電圧が小さくなると当該トランジスタＱ２がオフする。その結果、第１の結合電極ＣＧはフローティング状態となり、以後は、その電圧が急速に降下し、元の電圧（−Ｖｐｐ）よりΔＶｃｇだけ低い負の高電圧となる（図６（Ｆ））。
【００４９】
第２の実施の形態では、上述したように、第１の結合電極ＣＧの電圧を、供給された電圧（−Ｖｐｐ）より低い電圧（−Ｖｐｐ−ΔＶｃｇ）にできる。そのため、メモリゲート電極ＦＧに低い負電圧（絶対値が大きな負電圧）が誘起され、電子の放出あるいは正孔の注入がメモリゲート電極ＦＧとチャネル形成領域間で効率よく行われる。あるいは、同じ効率を維持するため第１の結合電極ＣＧに供給する負の高電圧（−Ｖｐｐ）の絶対値Ｖｐｐを下げることができる。
【００５０】
［第３の実施の形態］
ＦＧ型メモリセルにおいて、第１の結合電極ＣＧをフローティング状態にし、第２の結合電極ＢＧにより当該第１の結合電極ＣＧを昇圧する場合を第１の実施の形態で、降圧する場合を第２の実施の形態で既に述べた。
昇圧時に第１の結合電極ＣＧをフローティング状態とするためには、第１の結合電極ＣＧに接続する制御トランジスタをＮＭＯＳとする必要がある。第１の結合電極ＣＧが昇圧することでＮＭＯＳトランジスタがオフするからである。一方、降圧時に第１の結合電極ＣＧをフローティング状態とするためには、第１の結合電極ＣＧに接続する制御トランジスタをＰＭＯＳとする必要がある。第１の結合電極ＣＧが降圧することでＰＭＯＳトランジスタがオフするからである。
第３の実施の形態は、ＦＧ型メモリセルにデータを書き込むときと消去するときで、第１の結合電極ＣＧに印加する電圧の極性を切り替える場合に適した本発明の動作方法と、その動作に適したメモリセル構造とに関する。
【００５１】
図７に示すように、本実施の形態では、昇圧時と降圧時の両方で第１の結合電極ＣＧをフローティング状態とするために、第１の結合電極ＣＧに接続する制御トランジスタを、直列接続されたＮＭＯＳトランジスタＱｎとＰＭＯＳトランジスタＱｐからなる２トランジスタ構成とする。こうすると、昇圧時にはＰＭＯＳトランジスタＱｐがオンになってもＮＭＯＳトランジスタＱｎがオフすることから第１の結合電極ＣＧをフローティング状態とすることができる。一方、降圧時にはＮＭＯＳトランジスタＱｎがオンになってもＰＭＯＳトランジスタＱｐがオフすることから第１の結合電極ＣＧをフローティング状態とすることができる。なお、直列接続するＰＭＯＳトランジスタＱｐとＮＭＯＳトランジスタＱｎの順番は図７に示す場合と逆でもよい。
【００５２】
図８（Ａ）と図８（Ｂ）に、直列接続トランジスタの断面図を示す。
半導体基板がＰ型の「ｐ−ｓｕｂ」の場合（図８（Ａ））、ＰＭＯＳトランジスタＱｐをＮ型ウェル２０の中に形成するが、ＮＭＯＳトランジスタＱｎを２重のウェル、すなわちＮ型ウェル２１に形成されたＰ型ウェル２２の中に形成する。
この構造にすると、ＮＭＯＳトランジスタＱｎにおいて、ソースまたはドレインとなるｎ＋不純物領域２４に負電圧を印加する場合、Ｎウェル２１の存在によりＰ型の半導体基板２とｎ＋不純物領域２４との間のダイオードの順方向リーク電流を阻止できる。なお、ＰＭＯＳトランジスタＱｐにおいては、ソースまたはドレインとなるｐ＋不純物領域２３に正電圧を印加しても半導体基板２がＰ型なのでリーク電流は流れない。
一方、半導体基板がＮ型の「ｎ−ｓｕｂ」の場合（図８（Ｂ））、ＮＭＯＳトランジスタＱｎをＰ型ウェル２２の中に形成するが、ＰＭＯＳトランジスタＱｐを２重のウェル、すなわちＰ型ウェル２５に形成されたＮ型ウェル２０の中に形成する。
この構造にすると、ＰＭＯＳトランジスタＱｐにおいて、ソースまたはドレインとなるｐ＋不純物領域２３に正電圧を印加する場合、Ｐウェル２５の存在によりＮ型の半導体基板２とｐ＋不純物領域２３との間のダイオードの順方向リーク電流を阻止できる。なお、ＮＭＯＳトランジスタＱｎにおいては、ソースまたはドレインとなるｎ＋不純物領域２４に負電圧を印加しても半導体基板２がＮ型なのでリーク電流は流れない。
【００５３】
図９（Ａ）〜図９（Ｆ）に、第１の結合電極ＣＧにＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ２を直列接続した場合の昇圧時のタイミングチャートを示す。また、このときのメモリトランジスタに対する制御トランジスタと電圧供給回路との接続関係を図１０に示す。
図１０に示すように、ＮＭＯＳトランジスタＱ１を介して第２の結合電極ＢＧに電圧Ｖ１が供給され、直列接続されたＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ２を介して第１の結合電極ＣＧに電圧Ｖ２が供給される。
【００５４】
図９（Ａ）および図９（Ｅ）に示すように、時点ｔ１に、ＮＭＯＳトランジスタＱ１およびＱ３のゲートＧ１に正電圧（Ｖｐｐ＋Ｖｔｈｎ（ＶｔｈｎはトランジスタＱ１およびＱ３のしきい値電圧））を印加し、同時に、電圧供給回路１０から供給される電圧Ｖ２を所定の正電圧、たとえば高電圧Ｖｐｐに変化させる。このとき、図９（Ｃ）に示すように、電圧供給回路１０から供給される電圧Ｖ１は０Ｖにする。また、ＰＭＯＳトランジスタＱ２をオンさせておくために、図９（Ｂ）に示すようにゲートＧ２に０Ｖを印加しておく。これにより、図９（Ｄ）に示すように、オン状態のトランジスタＱ１を介して第２の結合電極ＢＧに０Ｖが印加され、図９（Ｆ）に示すように、オン状態のトランジスタＱ３およびＱ２を介して電圧Ｖｐｐが第１の結合電極ＣＧに印加される。
【００５５】
時点ｔ２に、電圧供給回路１０が供給している電圧Ｖ１を、たとえば高電圧Ｖｐｐに立ち上げる（図９（Ｃ））ことにより、オン状態のトランジスタＱ１を通して第２の結合電極ＢＧの電位が電圧Ｖｐｐまで上昇する（図９（Ｄ））。そのため結合容量Ｃｂｇを介して第１の結合電極ＣＧの電圧が上がり始めるが、この電圧上昇途中で、ＰＭＯＳトランジスタＱ２はオン状態を維持するが、ＮＭＯＳトランジスタＱ３のゲートとソース間の電圧が小さくなると当該トランジスタＱ３がオフする。その結果、第１の結合電極ＣＧはフローティング状態となり、以後は、その電圧が急速に上昇し、元の電圧ＶｐｐよりΔＶｃｇだけ高い正の高電圧となる（図９（Ｆ））。なお、この上昇した電圧ΔＶｃｇは前記した式（５）で表され、最終的な第１の結合電極ＣＧの電圧Ｖｃｇは前記した式（６）で表される。
【００５６】
図９（Ｃ）および図９（Ｅ）に示すように、時点ｔ３に、電圧供給回路１０から供給していた電圧Ｖ１とＶ２を０Ｖまで立ち下げる。このとき同時に、第１の結合電極ＣＧ電圧を０Ｖとするため、図９（Ｂ）に示すようにゲートＧ２の電位を−Ｖｔｈｐ（ＶｔｈｐはトランジスタＱ２のしきい値電圧）または−Ｖｃｃとして、このＰＭＯＳトランジスタＱ２の確実なＯＮを保証する。これにより、第１の結合電極ＣＧおよび第２の結合電極ＢＧの電圧が０Ｖにまで立ち下がる。その後、図９（Ａ）に示すように、ゲートＧ１の電位を０Ｖにすると、当該昇圧動作が完了する。
【００５７】
なお、第１の結合電極ＣＧにＮＭＯＳトランジスタＱ３とＰＭＯＳトランジスタＱ２を直列接続した場合の降圧時のタイミングチャートは、第２の実施の形態（図６）と同様である。第２の実施の形態ではＮＭＯＳトランジスタＱ３がないが、降圧に関してはＮＭＯＳトランジスタＱ３がある場合とない場合では同じ動作をするからである。
【００５８】
第３の実施の形態では、メモリゲート電極ＦＧにより低い負電圧を誘起させることと、より高い正電圧を誘起させることが可能となり、これによってデータの書き込みと消去でともに電荷の注入あるいは放出の効率を高めることができる。あるいは、同じ効率を維持するための印加電圧をデータの書き込み時と消去時でともに低減できる。
【００５９】
このように第１の結合電極ＣＧに印加する電圧の極性を書き込みと消去で切り換える必要がある場合、埋め込み拡散層形の第１の結合電極ＣＧを通してリーク電流が流れるおそれがある。以下、この点を解決する手段を説明する。
埋め込み拡散層形の第１の結合電極ＣＧは、一般的に半導体基板２とは逆の極性の不純物領域で形成する。たとえば、「ｐ−ｓｕｂ」に形成する第１の結合電極ＣＧはＮ型の不純物領域（たとえばｎ＋またはｎ−のウェル）であり、「ｎ−ｓｕｂ」に形成する第１の結合電極ＣＧはＰ型の不純物領域（たとえばｐ＋またはｐ−のウェル）である。
【００６０】
ここで、Ｎ型不純物領域からなる第１の結合電極ＣＧに負の電圧を印加したい場合、「ｐ−ｓｕｂ」との間でダイオードの順方向リーク電流が流れてしまう。
それを回避するため、本実施の形態では、図１１（Ａ）および図１１（Ｄ）に示すように、Ｎ型ウェル（ｎ−ｗｅｌｌ）４０または４３を追加している。
より詳細には、図１１（Ａ）に示すように第１の結合電極ＣＧがＰ型不純物領域からなる場合、Ｎ型ウェル４０を追加し、その中にＰ形の不純物領域からなる第１の結合電極ＣＧを形成している。この場合、Ｐ型の第１の結合電極ＣＧに負電圧が印加されると、Ｐ型の第１の結合電極ＣＧとＮ型ウェル４０との間は逆バイアスされるためダイオードの順方向リーク電流が流れない。逆に、Ｐ型の第１の結合電極ＣＧに正電圧が印加されると、Ｎ型ウェル４０に同じ正電圧を印加し、あるいはフローティング状態とすれば、ダイオードの順方向リーク電流はやはり流れない。
一方、図１１（Ｄ）に示すように第１の結合電極ＣＧがＮ型の不純物領域からなる場合、Ｎ型ウェル４３を追加し、さらにその中にＰ型ウェル４２を形成し、このＰ型ウェル４２内にＮ型の第１の結合電極ＣＧを形成している。この場合、Ｎ型の第１の結合電極ＣＧに正電圧が印加されると、Ｎ型の第１の結合電極ＣＧとＰ型ウェル４２との間、および、Ｎ型ウェル４３とＰ型の半導体基板２との間は逆バイアスされるためダイオードの順方向リーク電流が流れない。逆に、Ｎ型の第１の結合電極ＣＧに負電圧が印加されると、Ｐ型ウェル４２に同じ負電圧を印加し、あるいはフローティング状態とすれば、Ｐ型ウェル４２とＮ型ウェル４３との間は逆バイアスされるためダイオードの順方向リーク電流はやはり流れない。
なお、図１１（Ｄ）は２重ウェルの場合を例示したが、３重以上であってもよい。
【００６１】
半導体基板２がＮ型の場合は、図１１（Ｂ）および図１１（Ｃ）に示すように、第１の結合電極ＣＧがＮ型の場合はＰ型ウェル４２を追加し（図１１（Ｃ））、第１の結合電極ＣＧがＰ型の場合はＮ型ウェル４０とＰ型ウェル４１からなる２重ウェルを追加（図１１（Ｂ））することにより、同様にしてダイオードの順方向リーク電流の発生を防止することができる。
【００６２】
［第４の実施の形態］
本実施の形態は、ＭＯＮＯＳ型あるいはＭＮＯＳ型などのトラップゲート型に本発明を適用した場合に関する。
図１２（Ａ）に、トラップゲート型の一例としてＭＯＮＯＳ型メモリのメモリセルの平面図を示す。また、図１２（Ｂ）に図１２（Ａ）のＡ−Ａ線での断面図を示す。このメモリセルをマトリクス状に配列することによってメモリセルアレイが構成される。
【００６３】
このＭＯＮＯＳ型メモリセル１Ｂが、第１の実施の形態に係るＦＧ型（図１）と異なる第１の点は、第１の実施の形態におけるフローティングゲートＦＧとは異なりメモリゲート電極ＭＧはセルごとに分離している必要はない。したがって、メモリゲート電極ＭＧは、たとえば第１の結合電極ＢＧ１と同じ向きに配線されたライン形状を有する１ｓｔポリシリコン層からなる。ＦＧ型との相違点の第２は、メモリゲート電極ＭＧのゲートフィンガー部とチャネル形成領域との間の絶縁膜５１が、ＯＮＯ膜からなる点である。
その他の構成は基本的にＦＧ型と同じである。ただし、機能の相違を考慮して符号のつけ方を異にしている。つまり、メモリゲート電極はＦＧ型メモリにおける、いわゆるフローティングゲートＦＧではないので「ＭＧ」と表し、第１の結合電極はＦＧ型メモリにおける、いわゆるコントロールゲートＣＧではなく第１のブースターゲートとしての機能を有するので「ＢＧ１」と表し、また、第２の結合電極は第２のブースターゲートとしての機能を有するので「ＢＧ２」と表している。なお、第２の結合電極ＢＧ２はメモリゲート電極ＭＧと同じ１ｓｔポリシリコン層から形成されている。
【００６４】
ここで、図１３に示すように、第１および第２の結合電極ＢＧ１とＢＧ２との間の結合容量を「Ｃ４」で表記している。その他の結合容量の表記は、基本的に図２と同じとする。
【００６５】
このメモリセル１Ｂの動作方法（電荷の注入または引き抜き方法）は、たとえばＦＮトンネリングを用いた方法、チャネルホットエレクトロンを用いた方法、２次電離衝突を用いた方法など任意である。本実施の形態では、データの書き込み（プログラム）または消去時に、メモリゲート電極ＭＧを正の電位にしてチャネル形成領域に形成された電子のチャネルから電子をメモリゲート電極ＭＧに注入するときの電圧制御方法について、図１４に示す電圧変化のタイミングチャートを用いて説明する。
【００６６】
図１４に示すように、メモリゲート電極ＭＧにプリチャージの高電圧Ｖｐｐをあらかじめ与えてフローティング状態としたのち、第１の結合電極ＢＧ１に電圧Ｖｂｇ１を与え、メモリゲート電極ＭＧの電圧ＶｐｐをΔＶｇ１だけ昇圧する。この第１段階の昇圧により上昇した電圧ΔＶｇ１は、図１３で定義した各容量を用いた次式（８）で表される。
【００６７】
【数８】
2005038894.tif 000010
【００６８】
その後、第１の結合電極ＢＧ１をフローティング状態としたのち、第２の結合電極ＢＧ２に電圧Ｖｂｇ２を与える。そのとき、結合容量Ｃ４を介してフローティング状態の第１の結合電極ＢＧ１が昇圧され、それにともなってメモリゲート電極ＭＧの電圧（Ｖｐｐ＋ΔＶｇ１）がさらにΔＶｇ２だけ昇圧する。ただし、第１の結合電極ＢＧ１としての不純物領域の表面には反転層が、トランジスタにはチャネルが形成されているものとする。この第２段階の昇圧により上昇した電圧ΔＶｇ２は、図１３で定義した各容量を用いた次式（９）で表される。
【００６９】
【数９】
2005038894.tif 000011
【００７０】
以上の２段階の昇圧を経た最終的なメモリゲート電極ＭＧの電圧Ｖｇは、次式（１０）で表される。
【００７１】
【数１０】
2005038894.tif 000012
【００７２】
本実施の形態に係るメモリセル１Ｂでは、メモリゲート電極ＭＧに電子を注入する時、メモリゲート電極ＭＧに高電圧Ｖｐｐを印加しフローティング状態としてから、第１の結合電極ＢＧ１の制御により第１段階の昇圧をし、つづいて、第２の結合容量ＢＧ２の制御により第２段階の昇圧を行う。この方法では、メモリゲート電極ＭＧにあらかじめ与える電圧Ｖｐｐを下げることができることから、トラップゲート型において周辺回路の図示を省略した電圧供給回路の構成を簡略にでき、たとえば電圧Ｖｐｐの生成にかかわるトランジスタの耐圧を下げることができる。
また、第２の結合電極ＢＧ２をメモリゲート電極ＭＧと同じ導電層をパターンニングして形成していることから、たとえばポリシリコン層が１層の簡素なプロセスでメモリセルを形成できる。
以上の結果、メモリ装置のチップ面積が小さくでき材料コスト、さらには、製造や設計にかかるコストを削減できる利点がある。
【００７３】
図１５に、図１４に示す動作を実行させる簡単な周辺回路の構成例を示す。また、図１６（Ａ）〜図１６（Ｇ）に、この周辺回路からの供給電圧と各ゲートの電圧のタイミングチャートを示す。
図１５に示すように、メモリセルアレイの周辺回路は、電圧供給回路１０と、当該電圧供給回路１０とメモリゲート電極ＭＧとの間に接続されたＮＭＯＳトランジスタＱ１と、電圧供給回路１０と第１の結合電極ＢＧ１との間に接続されたＮＭＯＳトランジスタＱ２と、電圧供給回路１０と第２の結合電極ＢＧ２との間に接続されたＮＭＯＳトランジスタＱ３とを含む。ここで、トランジスタＱ１を介して電圧Ｖ１がメモリゲート電極ＭＧに供給され、トランジスタＱ２を介して電圧Ｖ２が第１の結合電極ＢＧ１に供給され、トランジスタＱ３を介して電圧Ｖ３が第２の結合電極ＢＧ２に供給されるとする。これら３つのトランジスタＱ１〜Ｑ３のゲートが共通の信号Ｓにより制御される。
【００７４】
図１６（Ｇ）および図１６（Ｃ）に示すように、時点ｔ１に、ＮＭＯＳトランジスタＱ１〜Ｑ３のゲートに印加されている制御信号Ｓを正電圧（Ｖｐｐ＋Ｖｔｈｎ（ＶｔｈｎはトランジスタＱ１〜Ｑ３のしきい値電圧））に立ち上げ、同時に、電圧供給回路１０から供給される電圧Ｖ１を所定の正電圧、たとえば高電圧Ｖｐｐに変化させる。このとき、図１６（Ａ）および図１６（Ｂ）に示すように、電圧供給回路１０から供給される電圧Ｖ２とＶ３は０Ｖにする。これにより、図１６（Ｆ）に示すように、オン状態のトランジスタＱ１を介してメモリゲート電極ＭＧに高電圧Ｖｐｐが印加される。
【００７５】
時点ｔ２に、電圧供給回路１０が供給している電圧Ｖ２を、たとえば高電圧Ｖｐｐに立ち上げる（図１６（Ｂ））ことにより、オン状態のトランジスタＱ２を通して第１の結合電極ＢＧ１の電位が電圧Ｖｂｇ１（＝Ｖｐｐ）まで上昇する（図１６（Ｅ））。そのため結合容量Ｃ２を介してメモリゲート電極ＭＧの電圧が上がり始めるが、この電圧上昇途中で、ＮＭＯＳトランジスタＱ１のゲートとソース間の電圧が小さくなると当該トランジスタＱ１がオフする。その結果、メモリゲート電極ＭＧはフローティング状態となり、以後は、その電圧が急速に上昇し、元の電圧ＶｐｐよりΔＶｇ１だけ高い正の高電圧となる（図１６（Ｆ））。なお、この第１段階の昇圧時の上昇した電圧ΔＶｇ１は前記した式（８）で表される。
【００７６】
時点ｔ３に、電圧供給回路１０から供給していた電圧Ｖ３を所定の正電圧、たとえばＶｐｐまで立ち上げる（図１６（Ａ））ことにより、オン状態のトランジスタＱ３を通して第２の結合電極ＢＧ２の電位が電圧Ｖｂｇ２（＝Ｖｐｐ）まで上昇する（図１６（Ｄ））。そのため結合容量Ｃ４を介して第１の結合電極ＢＧ１の電圧が上がり始めるが、この電圧上昇途中で、ＮＭＯＳトランジスタＱ２のゲートとソース間の電圧が小さくなると当該トランジスタＱ２がオフする。その結果、第１の結合電極ＢＧ１はフローティング状態となり、以後は、その電圧が急速に上昇し、元の電圧Ｖｐｐより高い正の高電圧となる（図１６（Ｅ））。その結果、フローティング状態のメモリゲート電極ＭＧの電圧がさらにΔＶｇ２だけ上昇する。なお、この第２段階の昇圧時の上昇した電圧ΔＶｇ２は前記した式（９）で表され、その結果、最終的なメモリゲート電極ＭＧの電圧Ｖｇは前述した式（１０）で表される電圧まで上昇する（図１６（Ｆ））。
その後、すべての供給電圧Ｖ１からＶ３を０Ｖに戻すと、当該昇圧動作が完了する。
【００７７】
［第５の実施の形態］
第５の実施の形態は、本発明に係る動作方法、すなわちメモリゲート電極に与えた負電圧をさらに低下させる電圧制御方法をＭＯＮＯＳ型メモリ装置に適用した実施の形態である。なお、ここではメモリセル構成は前述した第４の実施の形態（図１２および図１３）と共通する。
たとえば、ＭＮＯＳ型メモリトランジスタのデータのプログラムをＦＮトンネル注入によって行う際、メモリゲート電極ＭＧから電子を引き抜くか正孔を注入する。この時、メモリゲート電極ＭＧに接地電位または負の高電圧を印加する必要がある。本実施の形態では、第２の実施の形態と同様な負電圧の低電圧化が可能な方法をＭＯＮＯＳ型に適用して動作させる。
【００７８】
図１７に、図１５に示す制御トランジスタＱ１〜Ｑ３に、さらに降圧動作を実行させるためのＰＭＯＳトランジスタＱ４とＱ５を付加した回路の構成例を示す。また、図１８（Ａ）〜図１８（Ｉ）に、この回路からの供給電圧と各ゲートの電圧のタイミングチャートを示す。
図１７に示すように、メモリゲートＭＧに直列接続されたＮＭＯＳトランジスタＱ１とＰＭＯＳトランジスタＱ４を介して電圧Ｖ１が供給され、直列接続されたＮＭＯＳトランジスタＱ２とＰＭＯＳトランジスタＱ５を介して第１の結合電極ＢＧ１に電圧Ｖ２が供給され、ＮＭＯＳトランジスタＱ３を介して第２の結合電極ＢＧ２に電圧Ｖ３が供給される。ＮＭＯＳトランジスタＱ１とＱ２のゲートが共通の信号Ｓ１により制御され、ＰＭＯＳトランジスタＱ４とＱ５のゲートが共通の信号Ｓ２により制御され、ＮＭＯＳトランジスタＱ３のゲートが信号Ｓ３により制御される。
【００７９】
図１８（Ｇ）および図１８（Ｉ）に示すように、時点ｔ１に、ＮＭＯＳトランジスタＱ１〜Ｑ３のゲートの制御信号Ｓ１とＳ３を正電圧（Ｖｐｐ＋Ｖｔｈｎ（ＶｔｈｎはトランジスタＱ１〜Ｑ３のしきい値電圧））に立ち上げ、図１８（Ｈ）に示すように、同じ時点ｔ１に、ＰＭＯＳトランジスタＱ４とＱ５のゲートの制御信号Ｓ２を負電圧（−Ｖｐｐ−Ｖｔｈｐ（ＶｔｈｐはトランジスタＱ４とＱ５のしきい値電圧））に立ち下げる。また、同じ時点ｔ１に、図１８（Ａ）〜図１８（Ｃ）に示すように、電圧供給回路１０から供給される電圧Ｖ１を所定の負電圧、たとえば高電圧（−Ｖｐｐ）に変化させ、電圧Ｖ２とＶ３を所定の正電圧、たとえば高電圧Ｖｐｐに変化させる。これにより、図１８（Ｄ）〜図１８（Ｆ）に示すように、メモリゲート電極ＭＧに負電圧Ｖｐｐが印加され、第１および第２の結合電極ＢＧ１とＢＧ２に正電圧Ｖｐｐが印加される。
【００８０】
時点ｔ２に、電圧供給回路１０が供給している電圧Ｖ２を、負電圧（たとえば−Ｖｐｐ）に立ち下げる（図１８（Ｂ））ことにより、オン状態のトランジスタＱ２とＱ５を通して第１の結合電極ＢＧ１の電位が負電圧（−Ｖｐｐ）まで降下する（図１８（Ｅ））。そのため結合容量Ｃ２を介してメモリゲート電極ＭＧの電圧が下がり始めるが、この電圧低下途中でＰＭＯＳトランジスタＱ４のゲートとソース間の電圧が小さくなると当該トランジスタＱ４がオフする。その結果、メモリゲート電極ＭＧはフローティング状態となり、以後は、その電圧が急速に降下し、元の電圧（−Ｖｐｐ）よりΔＶｇ１だけ低い負の高電圧となる（図１８（Ｆ）、第１段階の降圧動作）。なお、ＮＭＯＳトランジスタＱ２のゲート絶縁膜に（２×Ｖｐｐ）程度の高い電圧が印加されるのを防ぐため、時点ｔ１後の時点ｔ２の前に信号Ｓ１の電圧を０Ｖに立ち下げておくことが望ましい。
【００８１】
時点ｔ３に、電圧Ｖ３を負電圧、たとえば（−Ｖｐｐ）に立ち下げる（図１８（Ａ））ことにより、オン状態のトランジスタＱ３を通して第２の結合電極ＢＧ２の電位が負電圧（−Ｖｐｐ）まで降下する（図１８（Ｄ））。そのため結合容量Ｃ４を介して第１の結合電極ＢＧ１の電圧が下がり始めるが、この電圧低下途中でＰＭＯＳトランジスタＱ５のゲートとソース間の電圧が小さくなると当該トランジスタＱ５がオフする。その結果、第１の結合電極ＢＧ１はフローティング状態となり、以後は、その電圧が急速に降下し、その結果、結合容量Ｃ２を介してメモリゲート電極ＭＧの電圧がさらにΔＶｇ２だけ低い負の高電圧となる（図１８（Ｆ）、第２段階の降圧動作）。なお、ＮＭＯＳトランジスタＱ３のゲート絶縁膜に（２×Ｖｐｐ）程度の高い電圧が印加されるのを防ぐため、時点ｔ２後の時点ｔ３の前に信号Ｓ３の電圧を０Ｖに立ち下げておくことが望ましい。
【００８２】
時点ｔ４に、メモリゲート電極ＭＧ、第１および第２の結合電極ＢＧ１とＢＧ２の電圧を全て０Ｖにすべく、すべての供給電圧Ｖ１〜Ｖ３を０Ｖに戻し、降圧動作を停止させる。ただし、図１８（Ｄ）〜図１８（Ｆ）に示しているように、ＮＭＯＳトランジスタのしきい値電圧だけ０Ｖから低い電圧までしか各電極の電圧が上昇しないので、その後、信号Ｓ１とＳ３を一時的に、たとえばＶｃｃ程度まで立ち上げ、これらのＮＭＯＳトランジスタＱ２とＱ３をオンさせることが望ましい。こうすることにより、すべての電極の電圧が初期状態に戻る。
【００８３】
第５の実施の形態では、上述したように、メモリゲート電極ＭＧの電圧を、供給された電圧（−Ｖｐｐ）より低い電圧（−Ｖｐｐ−ΔＶｇ１−ΔＶｇ２）にできる。このメモリゲート電極ＭＧに対する低い負電圧（絶対値が大きな負電圧）の印加によって、電子の放出あるいは正孔の注入がメモリゲート電極ＭＧとチャネル形成領域間で効率よく行われる。あるいは、同じ効率を維持するためメモリゲート電極ＭＧに供給する負の高電圧（−Ｖｐｐ）の絶対値Ｖｐｐを下げることができる。
【００８４】
なお、本実施の形態では、ＮＭＯＳトランジスタＱ１〜Ｑ３を各電圧Ｖ１〜Ｖ３の供給経路に有することは第４の実施の形態と同じであることから、第４の実施の形態と同様な方法によって、メモリゲート電極に印加した正電圧Ｖｐｐより大きな電圧を誘起させることができる。この場合に適した制御トランジスタのウェル構造、あるいは埋め込み拡散層形の第１の結合電極ＢＧ１のウェル構造は、第３の実施の形態で述べた構造が適用できる。
【００８５】
【発明の効果】
本発明によれば、不揮発性半導体メモリ装置の製造プロセスが簡素にでき、また低電圧駆動と動作速度の向上の両立を図ることが可能となる。
【図面の簡単な説明】
【図１】（Ａ）は本発明の第１の実施の形態におけるＦＧ型メモリのメモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図である。
【図２】第１の実施の形態におけるメモリセル内部の容量結合の模式図である。
【図３】第１の実施の形態でＦＧに電荷を注入するときの電圧制御における各電圧のタイミングチャートである。
【図４】本発明の第２の実施の形態における電圧制御における各電圧のタイミングチャートである。
【図５】図４に示す動作を実行させる簡単な周辺回路の構成図である。
【図６】（Ａ）〜（Ｆ）は、第２の実施の形態の電圧制御における各電圧のタイミングチャートである。
【図７】本発明の第３の実施の形態における制御トランジスタ構成を示す回路図である。
【図８】図７に示す直列接続されたトランジスタの断面を示す模式図である。
【図９】（Ａ）〜（Ｆ）は、第３の実施の形態のＦＧ型メモリトランジスタのゲート昇圧時の各信号のタイミングチャートである。
【図１０】第３の実施の形態のゲート昇圧時の制御トランジスタの構成を示す回路図である。
【図１１】（Ａ）〜（Ｄ）は、第１の結合電極のウェル構成図である。
【図１２】（Ａ）は本発明の第４の実施の形態におけるＭＯＮＯＳ型メモリセルの平面図、（Ｂ）は（Ａ）のＡ−Ａ線での断面図である。
【図１３】ＭＯＮＯＳ型メモリセル内部の容量結合の模式図である。
【図１４】第４の実施の形態の電圧制御における各電圧のタイミングチャートである。
【図１５】図１４に示す動作を実行させる簡単な周辺回路の構成図である。
【図１６】（Ａ）〜（Ｇ）は、ＭＯＮＯＳ型メモリセルのゲート昇圧時の各電圧のタイミングチャートである。
【図１７】本発明の第５の実施の形態のＭＯＮＯＳ型メモリセルに対しゲート降圧時の制御トランジスタの構成を示す回路図である。
【図１８】（Ａ）〜（Ｉ）は、第５の実施の形態の電圧制御における各電圧のタイミングチャートである。
【図１９】（Ａ）は従来の積層形ブースターゲートを有するメモリトランジスタ内部の容量結合の模式図、（Ｂ）は昇圧時のタイミングチャートである。
【図２０】（Ａ）〜（Ｄ）は、従来の拡散層構成のブースターゲートを有するＭＯＮＯＳメモリトランジスタの平面図と断面図および容量結合の模式図、ならびに、昇圧時のタイミングチャートである。
【符号の説明】
１Ａ，１Ｂ…メモリセル、２…半導体基板、３…素子分離絶縁層、４，５０…絶縁膜、５…活性領域、６…ゲート絶縁膜、１０…電圧供給回路、２３，２４…不純物領域、２０〜２２，２５，４０〜４３…ウェル、ＦＧ，ＭＧ…メモリゲート電極、ＣＧ，ＢＧ１…第１の結合電極、ＢＧ，ＢＧ２…第２の結合電極、Ｑ１〜Ｑ５…制御トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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