(57)【要約】【課題】  発振回路を構成している発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量等を自由に変更する。【解決手段】  発振周波数に影響を与え順次強度が低くなる複数の発振増幅用インバータ１３〜１５と、発振周波数に影響を与え順次抵抗値が低くなる複数の発振帰還抵抗１０〜１２と、発振周波数に影響を与え順次抵抗値が高くなる複数のダンピング抵抗１６〜１８と、発振周波数に影響を与え順次容量値が大きくなる複数の発振入力側容量２１，２３，２５と、発振周波数に影響を与え順次容量値が大きくなる複数の発振出力側容量２７，２９，３１とを備える。発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを変更する各素子選択回路４をさらに備える。【選択図】        図１
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【特許請求の範囲】
【請求項１】
強度が異なる複数の発振増幅用インバータと、抵抗値が異なる複数の発振帰還抵抗と、  抵抗値が異なる複数のダンピング抵抗と、容量値が異なる複数の発振入力側容量と、容量値が異なる複数の発振出力側容量とを発振回路の構成素子として備え、
前記複数の発振増幅用インバータの中からいずれかの発振増幅用インバータを選択し、前記複数の発振帰還抵抗の中からいずれかの発振帰還抵抗を選択し、前記複数のダンピング抵抗の中からいずれかのダンピング抵抗を選択し、前記複数の発振入力側容量の中からいずれかの発振入力側容量を選択し、前記複数の発振出力側容量の中からいずれかの発振出力側容量を選択することにより、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを変更する各素子選択回路とをさらに備えた半導体集積回路。
【請求項２】
複数の発振増幅用インバータは、第１の強度をもつ第１の発振増幅用インバータと、第１の強度より弱い第２の強度をもつ第２の発振増幅用インバータと、第２の強度より弱い第３の強度をもつ第３の発振増幅用インバータとからなり、
前記複数の発振帰還抵抗は、第１の抵抗値をもつ第１の発振帰還抵抗と、第１の抵抗値より低い第２の抵抗値をもつ第２の発振帰還抵抗と、第２の抵抗値より低い第３の抵抗値をもつ第３の発振帰還抵抗とからなり、
前記複数のダンピング抵抗は、第４の抵抗値をもつ第１のダンピング抵抗と、第４の抵抗値より高い第５の抵抗値をもつ第２のダンピング抵抗と、第５の抵抗値より高い第６の抵抗値をもつ第３のダンピング抵抗とからなり、
前記複数の発振入力側容量は、第１の容量値をもつ第１の発振入力側容量と、第１の容量値より大きい第２の容量値をもつ第２の発振入力側容量と、第２の容量値より大きい第３の容量値をもつ第３の発振入力側容量とからなり、
前記複数の発振出力側容量は、第４の容量値をもつ第１の発振出力側容量と、第４の容量値より大きい第５の容量値をもつ第２の発振出力側容量と、第５の容量値より大きい第６の容量値をもつ第３の発振出力容量とからなる請求項１記載の半導体集積回路。
【請求項３】
第１の抵抗値は無限大であり、第２の抵抗値は基本波発振用に設定された値であり、第３の抵抗値はオーバートーン発振用に設定された値であり、第４の抵抗値は零値である請求項２記載の半導体集積回路。
【請求項４】
前記発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせは、内蔵メモリに設定された設定値により決定され、前記設定値を変更することにより組み合わせが変更される請求項１または２記載の半導体集積回路。
【請求項５】
前記内蔵メモリが書き換え不可能な不揮発性メモリである請求項４記載の半導体集積回路。
【請求項６】
前記内蔵メモリが書き換え可能な不揮発性メモリである請求項４記載の半導体集積回路。
【請求項７】
前記書き換え可能な不揮発性メモリの設定値が、前記書き換え可能な不揮発性メモリの通常プログラム格納領域にある請求項６記載の半導体集積回路。
【請求項８】
前記書き換え可能な不揮発性メモリの設定値が、前記書き換え可能な不揮発性メモリの冗長記憶領域にある請求項６記載の半導体集積回路。
【請求項９】
前記書き換え可能な不揮発性メモリの設定値が、前記書き換え可能な不揮発性メモリのＩＤコード設定領域にある請求項６記載の半導体集積回路。
【請求項１０】
前記書き換え可能な不揮発性メモリの設定値が、前記書き換え可能な不揮発性メモリのテスト用記憶領域にある請求項６記載の半導体集積回路。
【請求項１１】
前記発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを、入力されるリセット信号によるリセット解除時の入力ポートへの入力信号の値により決定する請求項１または２記載の半導体集積回路。
【請求項１２】
前記発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを前記入力ポートへの入力信号の値により決定するための動作クロックが、別系統のサブクロック回路から供給されることを特徴とする請求項１１記載の半導体集積回路。
【請求項１３】
前記発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを前記入力ポートへの入力信号の値により決定するための動作クロックが、別系統のＲＣ発振回路から供給されることを特徴とする請求項１１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の発振増幅用インバータと複数の発振帰還抵抗と複数のダンピング抵抗と複数の発振入力側容量と複数の発振出力側容量を内蔵し、各々発振周波数に影響を与える発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量の組み合わせを自由に選択することのできる各素子選択回路を、例えばクロック発生用の発振回路の構成要素として内蔵した半導体集積回路に関するものである。
【背景技術】
【０００２】
本発明に最も近いと考えられる先行技術としては、以下の技術が挙げられる。発振子の発振周波数が大きくなると、それだけ輻射ノイズが多く発生するがその他に更に、発振増幅用インバータの駆動能力が大きくなることによっても輻射ノイズの発生が増加する。そこで、図４に示すように、駆動能力の異なる発振増幅用インバータを複数備え、それらを選択的に使用する構成を採用する。図４において、符号１は発振用の振動子を示し、符号２は発振入力側容量を示し、符号３は発振出力側容量を示し、符号４Ａはインバータ選択回路を示し、符号５は発振帰還抵抗を示し、符号６は第２強度発振増幅用インバータを示し、符号７は第１強度発振増幅用インバータを示す。符号Ｓ１は発振入力信号を示し、符号Ｓ２は発振外部出力信号を示し、符号Ｓ１１は第１強度発振増幅用インバータセレクト信号を示し、符号Ｓ１２は第２強度発振増幅用インバータセレクト信号を示し、符号Ｓ９９はセレクタ制御信号を示す。
【０００３】
この構成により、発振増幅用インバータの選択を変更して駆動能力を変更することで、輻射ノイズを最小限に抑えることができる（例えば、特許文献１参照）。
【特許文献１】特開平０４−２６７６０７号公報（第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
従来、半導体集積回路に内蔵された発振回路は、発振回路を構成している各素子（発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量等）を自由に変更することができなかったため、振動子とのマッチング調整を充分に実施する必要があり、マッチング調整に時間を要するといった課題があった。
【０００５】
また、各素子（発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量等）を自由に変更することができなかったため、発振周波数の安定化を図ることが困難であるといった課題があった。
【０００６】
さらに、図４（先行技術の発振回路例）の回路構成では、半導体集積回路に内蔵された同一発振回路において、基本波とオーバートーン波のどちらか一方しか選択できないといった課題があった。
【０００７】
また、基本波用の振動子をオーバートーン用として使用することができないといった課題とオーバートーン用の振動子を基本波用として使用することができないといった課題があった。
【０００８】
本発明の目的は、発振回路を構成している発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量等を自由に変更することができる半導体集積回路を提供することである。
【０００９】
本発明の他の目的は、基本波発振回路とオーバートーン発振回路等が、容易に一つの回路で選択的に実現可能となる構成を実現できる半導体集積回路を提供することである。
【００１０】
本発明のさらに他の目的は、容易に安定した発振周波数を得ることが可能となる半導体集積回路を提供することである。
【００１１】
本発明のさらに他の目的は、幅広い特性の様々な振動子と半導体集積回路内蔵の発振回路とのマッチング調整時間を短縮することが実現できる半導体集積回路を提供することである。
【００１２】
本発明のさらに他の目的は、基本波用の振動子を、オーバートーン用として使用することが実現できる半導体集積回路を提供することである。
【００１３】
本発明のさらに他の目的は、オーバートーン用の振動子を、基本波用として使用することが実現できる半導体集積回路を提供することである。
【課題を解決するための手段】
【００１４】
上記課題を解決するために、本発明の半導体集積回路は、発振周波数に影響を与え強度が異なる複数の発振増幅用インバータと、発振周波数に影響を与え抵抗値が異なる複数の発振帰還抵抗と、発振周波数に影響を与え抵抗値が異なる複数のダンピング抵抗と、発振周波数に影響を与え容量値が異なる複数の発振入力側容量と、発振周波数に影響を与え容量値が異なる複数の発振出力側容量とを備え、さらに複数の発振増幅用インバータの中からいずれかの発振増幅用インバータを選択し、複数の発振帰還抵抗の中からいずれかの発振帰還抵抗を選択し、複数のダンピング抵抗の中からいずれかのダンピング抵抗を選択し、複数の発振入力側容量の中からいずれかの発振入力側容量を選択し、複数の発振出力側容量の中からいずれかの発振出力側容量を選択することにより、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを変更する各素子選択回路とを備えている。
【００１５】
上記複数の発振増幅用インバータは、例えば第１の強度をもつ第１の発振増幅用インバータと、第１の強度より弱い第２の強度をもつ第２の発振増幅用インバータと、第２の強度より弱い第３の強度をもつ第３の発振増幅用インバータとからなる。
【００１６】
また、上記複数の発振帰還抵抗は、例えば第１の抵抗値をもつ第１の発振帰還抵抗と、第１の抵抗値より低い第２の抵抗値をもつ第２の発振帰還抵抗と、第２の抵抗値より低い第３の抵抗値をもつ第３の発振帰還抵抗とからなる。上記第１の抵抗値は例えば無限大もしくはそれに近似できる値であり、第２の抵抗値は基本波発振用に設定された値であり、第３の抵抗値はオーバートーン発振用に設定された値である。
【００１７】
また、上記複数のダンピング抵抗は、例えば第４の抵抗値をもつ第１のダンピング抵抗と、第４の抵抗値より高い第５の抵抗値をもつ第２のダンピング抵抗と、第５の抵抗値より高い第６の抵抗値をもつ第３のダンピング抵抗とからなる。第４の抵抗値は零値もしくそれに近似できる値である。
【００１８】
また、上記複数の発振入力側容量は、例えば第１の容量値をもつ第１の発振入力側容量と、第１の容量値より大きい第２の容量値をもつ第２の発振入力側容量と、第２の容量値より大きい第３の容量値をもつ第３の発振入力側容量とからなる。
【００１９】
また、上記複数の発振出力側容量は、例えば第４の容量値をもつ第１の発振出力側容量と、第４の容量値より大きい第５の容量値をもつ第２の発振出力側容量と、第５の容量値より大きい第６の容量値をもつ第３の発振出力容量とからなる。
【００２０】
この構成によれば、発振回路を構成している発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量等を自由に変更することができる。例えば発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを選ぶことにより、基本波発振回路とオーバートーン発振回路等が、容易に一つの回路で選択的に実現可能となる構成を実現できる。
【００２１】
また、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを変更することにより、安定した発振周波数を得ることを実現できる。その際、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量について、強度（駆動能力）もしくは抵抗値、容量値の異なるものをより多く設けることにより、容易に安定した発振周波数を得ることが可能となる。
【００２２】
また、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを変更することにより、幅広い特性の様々な振動子と半導体集積回路内蔵の発振回路とのマッチング調整時間を短縮することが実現できる。その際、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量について、能力もしくは抵抗値、容量値の異なるものをより多く設けることにより、マッチング調整時間をより短縮することが可能となる。
【００２３】
また、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを変更することにより、基本波用の振動子を、オーバートーン用として使用することが実現できる。同様にして、オーバートーン用の振動子を、基本波用として使用することも実現できる。
【００２４】
上記した発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせは、例えば内蔵メモリに設定された設定値により決定され、設定値を変更することにより組み合わせが変更される。
【００２５】
上記の内蔵メモリは、例えば書き換え不可能な不揮発性メモリで構成されることが好ましい。また、書き換え可能な不揮発性メモリで構成されていてもよい。
【００２６】
内蔵メモリが書き換え可能な不揮発性メモリで構成される場合には、書き換え可能な不揮発性メモリの設定値が、例えば書き換え可能な不揮発性メモリの通常プログラム格納領域、冗長記憶領域、ＩＤコード設定領域、もしくはテスト用記憶領域にある。
【００２７】
この構成によれば、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを、半導体集積回路に内蔵されたメモリに設定された設定値により決定するので、上記設定値を変更することにより上記の組み合わせの変更を容易に実現することができる。つまり、各素子の組み合わせを、半導体集積回路に内蔵したメモリに設定された設定値により変更することができる。
【００２８】
また、上記した発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせは、入力されるリセット信号によるリセット解除時の入力ポートへの入力信号の値により決定されるようにしてもよい。
【００２９】
発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを入力ポートへの入力信号の値により決定するための動作クロックは、別系統のサブクロック回路から供給されることが好ましい。上記動作クロックは、別系統のＲＣ発振回路から供給されてもよい。
【００３０】
この構成によれば、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを、前記半導体集積回路に入力されるリセット信号によるリセット解除時の前記半導体集積回路の入力ポートの値により決定するようにしたので、入力ポートの値を変更してリセット信号を入力することにより、上記の組み合わせの変更を容易に実現することができる。つまり、各素子の組み合わせを、半導体集積回路に入力されるリセット信号によるリセット解除時の半導体集積回路の入力ポートの入力信号の値により変更することができる。
【発明の効果】
【００３１】
本発明の半導体集積回路は、強度の異なる複数の発振増幅用インバータと、抵抗値の異なる複数の発振帰還抵抗と、抵抗値の異なる複数のダンピング抵抗と、容量値の異なる複数の発振入力側容量と、容量値の異なる複数の発振出力側容量とを発振回路の構成要素として内蔵し、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量との組み合わせを選ぶことにより、発振回路を構成している発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量等を自由に変更することができる。例えば、基本波用の振動子には基本波に合う回路構成を、オーバートーン波用の振動子にはオーバートーン波に合う回路構成を選択することが、一つの半導体集積回路内蔵の発振回路（共通）で、容易に実現できる。
【００３２】
また、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量の選択オプションを増やすことにより、今まで以上に安定した発振周波数を、得ることができるとともに、幅広い特性の様々な振動子と半導体集積回路内蔵の発振回路とのマッチング調整時間を、短縮することができる。
【００３３】
また、発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量の組み合わせを変更することにより、基本波用の振動子をオーバートーン用として使用することができる。
【００３４】
同様に、組み合わせを変更することにより、オーバートーン用の振動子を基本波用として使用することができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態を、図面を参照しながら説明する。
【００３６】
（実施の形態１）
図１は、本発明の実施の形態１の半導体集積回路に内蔵された発振周波数可変型の発振回路の構成を示す回路図である。この発振回路は、符号１００で示したブロックのことであるが、発振出力信号Ｓ１００の端子と発振入力信号Ｓ１の端子との間に、第３発振帰還抵抗セレクト信号Ｓ１１０と第２発振帰還抵抗セレクト信号Ｓ１２０と第１発振帰還抵抗セレクト信号Ｓ１３０とにより接続と切断を選択可能な第３発振帰還抵抗（抵抗値：小）１０と第２発振帰還抵抗（抵抗値：大）１１と第１発振帰還抵抗（抵抗値：∞）１２を配置している。なお、発振帰還抵抗１０，１１，１２を切り換えるためのスイッチは図示を省略している。
【００３７】
また、第３発振帰還抵抗セレクト信号Ｓ１１０と第２発振帰還抵抗セレクト信号Ｓ１２０と第１発振帰還抵抗セレクト信号Ｓ１３０は、セレクタ制御信号Ｓ９９に応じて、各素子選択回路４を介して出力され、第３発振帰還抵抗１０か第２発振帰還抵抗１１か第３発振帰還抵抗１２の内のいずれかを選択する。
【００３８】
発振出力信号Ｓ１００の端子と発振入力信号Ｓ１の端子との間に、第３強度発振増幅用インバータセレクト信号Ｓ１４０と第２強度発振増幅用インバータセレクト信号Ｓ１５０と第１強度発振増幅用インバータセレクト信号Ｓ１６０により接続と切断を選択可能な第３発振増幅用インバータ１３と第２強度発振増幅用インバータ１４と第１強度発振増幅用インバータ１５を配置している。ここで、第１強度発振増幅用インバータ１５の強度が最も大きく、第２強度発振増幅器用インバータ１４の強度がつぎに大きく、第３強度発振増幅用インバータ１３の強度が最も小さい。
【００３９】
また、第３強度発振増幅用インバータセレクト信号Ｓ１４０と第２強度発振増幅用インバータセレクト信号Ｓ１５０と第１強度発振増幅用インバータセレクト信号Ｓ１６０は、セレクタ制御信号Ｓ９９に応じて、各素子選択回路４を介して出力され、第３発振増幅用インバータ１３か第２発振増幅用インバータ１４か第３発振増幅用インバータ１５の内のいずれかを選択する。
【００４０】
発振出力信号Ｓ１００の端子と発振外部出力信号Ｓ２の端子との間に、第３ダンピング抵抗セレクト信号Ｓ１７０と第２ダンピング抵抗セレクト信号Ｓ１８０と第１ダンピング抵抗セレクト信号Ｓ１９０により接続と切断を選択可能な第３ダンピング抵抗（抵抗値：大）１６と第２ダンピング抵抗（抵抗値：小）１７と第１ダンピング抵抗（抵抗値：０Ω）１８を配置している。なお、ダンピング抵抗１６，１７，１８を切り換えるためのスイッチは図示を省略している。
【００４１】
また、第３ダンピング抵抗セレクト信号Ｓ１７０と第２ダンピング抵抗セレクト信号Ｓ１８０と第１ダンピング抵抗セレクト信号Ｓ１９０は、セレクタ制御信号Ｓ９９に応じて、各素子選択回路４を介して出力され、第３ダンピング抵抗１６か第２ダンピング抵抗１７か第１ダンピング抵抗１８の内のいずれかを選択する。
【００４２】
発振入力信号Ｓ１の端子と電位ＶＳＳの端子（ＧＮＤ）と間に、第１発振入力側容量セレクト信号Ｓ２００と第２発振入力側容量セレクト信号Ｓ２１０と第３発振入力側容量セレクト信号Ｓ２２０により接続と切断を選択可能な第１発振入力側（半導体集積回路内蔵）容量（入力側＿容量値：小）２１と第２発振入力側容量（入力側＿容量値：中）２３と第３発振入力側容量（入力側＿容量値：大）２５を配置している。接続と切断はそれぞれ第１発振入力側容量接続スイッチ２０と第２発振入力側容量接続スイッチ２２と第３発振入力側容量接続スイッチ２４で制御している。
【００４３】
また、第１発振入力側容量セレクト信号Ｓ２００と第２発振入力側容量セレクト信号Ｓ２１０と第３発振入力側容量セレクト信号Ｓ２２０は、セレクタ制御信号Ｓ９９に応じて、各素子選択回路４を介して出力され、第１発振入力側容量２１か第２発振入力側容量２３か第３発振入力側容量２５の内のいずれかを選択する。
【００４４】
発振外部出力信号Ｓ２の端子と電位ＶＳＳの端子（ＧＮＤ）との間に、第１発振出力側容量セレクト信号Ｓ２３０と第２発振出力側容量セレクト信号Ｓ２４０と第３発振出力側容量セレクト信号Ｓ２５０により接続と切断を選択可能な第１発振出力側（半導体集積回路内蔵）容量（出力側＿容量値：小）２７と第２発振出力側容量（出力側＿容量値：中）２９と第３発振出力側容量（出力側＿容量値：大）３１を配置している。接続と切断はそれぞれ第１発振出力側容量接続スイッチ２６と第２発振出力側容量接続スイッチ２８と第３発振出力側容量接続スイッチ３０で制御している。
【００４５】
また、第１発振出力側容量セレクト信号Ｓ２３０と第２発振出力側容量セレクト信号Ｓ２４０と第３発振出力側容量セレクト信号Ｓ２５０は、セレクタ制御信号Ｓ９９に応じて、各素子選択回路４を介して出力され、第１発振出力側容量２７か第２発振出力側容量２９か第３発振出力側容量３１の内のいずれかを選択する。
【００４６】
さらに、半導体集積回路の外部において、発振入力信号Ｓ１の端子と発振外部出力信号Ｓ２の端子との間に発振用の振動子１を接続し、発振入力信号Ｓ１の端子と電位ＶＳＳの端子（ＧＮＤ）との間に発振入力側（外部）容量２を接続し、発振外部出力信号Ｓ２の端子と電位ＶＳＳの端子（ＧＮＤ）との間に発振出力側（外部）容量３を接続している。
【００４７】
上記の全回路をあわせたものを、周波数可変型発振回路としている。
【００４８】
以上のように構成された周波数可変型発振回路について、以下でその選択例を示す。
【００４９】
まず、基本波発振回路を実現するための回路構成例について説明する。基本波発振回路を実現するには、セレクタ制御信号Ｓ９９を受けて、各素子選択回路４が、第２発振帰還抵抗１１（抵抗大：数ＭΩ程度）を選択し、第３強度発振増幅用インバータ１３を選択し、第３ダンピング抵抗１６（抵抗大）を選択することにより、振動子１への励振電流を抑えて、オーバートーン波で発振しないようにする。
【００５０】
この時、集積回路外部にて、発振帰還抵抗やダンピング抵抗を接続する場合には、第１発振帰還抵抗１２（抵抗無限大：オープン）や第１ダンピング抵抗１８（０Ω）を選択する。
【００５１】
つぎに、オーバートーン波発振回路を実現するための回路構成例について説明する。オーバートーン波発振回路を実現するには、セレクタ制御信号Ｓ９９を受けて、各素子選択回路４が、第３発振帰還抵抗１０（抵抗小：数ｋΩ程度）を選択し、第１強度発振増幅用インバータ１５を選択し、第１ダンピング抵抗１８（抵抗：０Ω）を選択することにより、振動子１への励振電流を増大させて、オーバートーン波で発振しやすいようにする。
【００５２】
この時、集積回路外部にて、発振帰還抵抗を接続する場合は、第１発振帰還抵抗１２（抵抗無限大：オープン）を選択する。
【００５３】
この実施の形態によれば、発振回路を構成している発振増幅用インバータと発振帰還抵抗とダンピング抵抗と発振入力側容量と発振出力側容量等を自由に変更することができる。例えば発振帰還抵抗、発振増幅用インバータ、ダンピング抵抗等の素子を選択設定することにより、基本波発振回路とオーバートーン発振回路等が容易に一つの回路で選択可能となる構成を、実現できる。
【００５４】
（実施の形態２）
上記の実施の形態１の発振回路構成において、発振周波数を安定させるには、発振入力側（半導体集積回路内蔵）容量２１と２３と２５および発振出力側（半導体集積回路内蔵）容量２７と２９と３１を利用すると容易に実現できる。つまり、発振入力側容量２１，２３，２５の中から最適な容量値を有する発振入力側容量を選択し、かつ発振出力側容量２７，２９，３１の中から最適な容量値を有する発振出力側容量を選択することにより、発振周波数の最適化（微調整）を実現することで、発振周波数の安定化を図ることができる。
【００５５】
また、２個（複数）以上の素子を用意すると、調整することのできるパラメータが増えるため、素子数が多いほど、発振周波数の安定化を図りやすい。
【００５６】
（実施の形態３）
また、上記実施の形態１の発振回路構成において、幅広い特性の振動子と半導体集積回路内蔵の発振回路とのマッチングをとり易くして、マッチング調整時間を短縮するには、発振入力側（半導体集積回路内蔵）容量２１と２３と２５および発振出力側（半導体集積回路内蔵）容量２７と２９と３１を利用すると容易に実現できる。つまり、発振入力側容量２１，２３，２５の中から最適な容量値を有する発振入力側容量を選択し、かつ発振出力側容量２７，２９，３１の中から最適な容量値を有する発振出力側容量を選択することにより、発振振動子にあった調整（微調整が可能）が可能となり、幅広い特性の振動子と半導体集積回路内蔵の発振回路とのマッチングがとり易くなるため、マッチング調整時間を短縮できる。
【００５７】
この際、２個（複数）以上の素子を用意すると、調整することのできるパラメータが増えるため、幅広い特性の振動子と半導体集積回路内蔵の発振回路とのマッチングがさらにとり易くなるため、マッチング調整時間をさらに短縮できる。
【００５８】
（実施の形態４）
また、上記実施の形態１の発振回路構成において、基本波用の振動子で、オーバートーン波発振回路を実現するための回路構成例について説明する。
【００５９】
上述した実施の形態１の発振回路構成において、上記構成を実現するには、セレクタ制御信号Ｓ９９を受けて、各素子選択回路４が、第３発振帰還抵抗１０（抵抗小：数ｋΩ程度）を選択し、第１強度発振増幅用インバータ１５を選択し、第１ダンピング抵抗１８（抵抗：０Ω）を選択することにより、振動子１への励振電流を上げて、オーバートーン波で、発振しやすいようにする。
【００６０】
この時、集積回路外部にて、発振帰還抵抗を接続する場合は、第１発振帰還抵抗１２（抵抗無限大：オープン）を選択する。
【００６１】
（実施の形態５）
オーバートーン波用の振動子で、基本波発振回路を実現するための回路構成例について説明する。
【００６２】
実施の形態１で説明した発振回路構成において、上記構成を実現するには、セレクタ制御信号Ｓ９９を受けて、各素子選択回路４が、第２発振帰還抵抗１１（抵抗大：数ＭΩ程度）を選択し、第３強度発振増幅用インバータ１３を選択し、第３ダンピング抵抗１６（抵抗大）を選択することにより、振動子１への励振電流を抑えて、オーバートーン波で、発振しないようにする。
【００６３】
この時、集積回路外部にて、発振帰還抵抗やダンピング抵抗を接続する場合は、第１発振帰還抵抗１２（抵抗無限大：オープン）や第１ダンピング抵抗１８（０Ω）を選択する。
【００６４】
（実施の形態６）
図２は、本発明の半導体集積回路の実施の形態６におけるセレクタ制御信号を生成するパラメータ設定回路の構成を示すブロック図である。図中、符号５００は本発明の実施の形態の半導体集積回路内部のメモリを示し、符号５０１はメモリ５００内の設定値格納領域を示し、符号５０２はメモリ５００に格納されたデータを読み出す命令読み出しバスを示し、符号５０３はＣＰＵを示し、符号５０４はレジスタバスを示し、符号５０５はパラメータ設定レジスタを示し、符号Ｓ９９は図１でも用いられているセレクタ制御信号を示す。
【００６５】
以上のように構成されたパラメータ設定回路について、以下その動作を説明する。
【００６６】
まず、メモリ５００内部に存在する設定値格納領域５０１に設定された設定値を、ｍビットの命令読み出しバス５０２を通じてＣＰＵ５０３がデータとして読み出し、その設定値をｎビットのレジスタバス５０４を通じてＣＰＵ５０３がパラメータ設定レジスタ５０５に書き込む。パラメータ設定レジスタ５０５に書き込まれた設定値は、ｎビットのセレクタ制御信号Ｓ９９として出力され、このセレクタ制御信号Ｓ９９が周波数可変型発振回路１００に入力され、各素子（発振増幅用インバータ、発振帰還抵抗、ダンピング抵抗、発振入力側容量、発振出力側容量）の選択が実現できる。
【００６７】
なお、上記メモリ５００は、書き換え不可能な不揮発性メモリか、書き換え可能な不揮発性メモリのいずれの不揮発性メモリを使用してもよい。さらに、上記メモリ５００内の設定値格納領域５０１は、書き換え不可能な不揮発性メモリと書き換え可能な不揮発性メモリのいずれの場合も、メモリ５００内の通常プログラム格納領域の一部として配置してもよい。また、書き換え可能な不揮発性メモリの場合のみでは、メモリ５００が冗長置換機能を持つ場合の冗長置換不要だった冗長記憶領域の一部か、メモリ５００がプログラム書き換え時にＩＤコードを使用する場合のＩＤコード設定領域の一部か、メモリ５００が出荷検査時等にテスト用記憶領域を用いる場合のテスト用記憶領域の一部のいずれを使用してもよい。
【００６８】
なお、メモリ５００への設定値の書き込みは、出荷時に行うこともあれば、ユーザーにおける設定変更を行うことでも良い。
【００６９】
ここで、図２を図１と対応させて考えると、パラメータ設定レジスタ５０５の出力がセレクタ制御信号Ｓ９９であり、それが素子選択回路４の入力となる。
【００７０】
パラメータ設定レジスタ５０５の出力（＝セレクタ制御信号Ｓ９９）が１５ビットである場合とそうでない場合とに分けて説明する。
（１）１５ビットの場合
パラメータ設定レジスタ５０５の出力（＝セレクタ制御信号Ｓ９９）と、素子選択回路４の出力のビット幅が同一なので、素子選択回路４内部には回路は不要で、その場合はパラメータ設定レジスタ５０５の出力（＝セレクタ制御信号Ｓ９９）そのままを素子選択回路４の出力とすればよい（セレクタ制御信号Ｓ９９を素子選択回路４内でスルーさせる意味）。
（２）ｎビット（ｎ≠１５）の場合
パラメータ設定レジスタ５０５の出力（＝セレクタ制御信号Ｓ９９）と、素子選択回路４の出力のビット幅が異なるので、素子選択回路４内に、ｎビット（ｎ＜１５）から１５ビットへのデコード回路もしくはｎビット（ｎ＞１５）から１５ビットへのエンコード回路が存在することになる。そのデコード、エンコードが素子選択回路４の作用ということになる。上記のデコード回路及びエンコード回路は、半導体回路で一般的に使用されるバス幅を変換するデコード回路、エンコード回路である。
【００７１】
この実施の形態によれば、各素子（発振増幅用インバータ、発振帰還抵抗、ダンピング抵抗、発振入力側容量、発振出力側容量）の組み合わせを、半導体集積回路に内蔵したメモリ５００に設定された設定値を変更することにより容易に変更することができる。
【００７２】
（実施の形態７）
図３は、本発明の半導体集積回路の実施の形態７におけるセレクタ制御信号を生成するパラメータ設定回路の構成を示すブロック図である。図中、符号６００は外部端子入力を示し、符号６０１は入力ポートを示し、符号６０２はパラメータ設定レジスタを示し、符号Ｓ６００はレジスタ用クロックを示し、符号６０３はサブクロック回路を示し、符号Ｓ６０１はサブクロックを示し、符号Ｓ６０２はリセット信号を示し、符号６０４はＡＮＤ回路を示し、符号Ｓ９９はセレクタ制御信号を示す。
【００７３】
以上のように構成されたパラメータ設定回路について、以下その動作を説明する。
【００７４】
まず、ｎビットの外部端子入力６００の各端子の値が入力ポート６０１からパラメータ設定レジスタ６０２のｎビットの入力として供給されている。パラメータ設定レジスタ６０２が動作するクロックとしては、レジスタ用クロックＳ６００が供給されている。レジスタ用クロックＳ６００は、周波数可変型発振回路１００のクロックとは異なるサブクロック回路６０３からのサブクロックＳ６０１を、ＡＮＤ回路６０４においてリセット信号Ｓ６０２でマスクした信号である。
【００７５】
ここでは、リセット信号Ｓ６０２を、リセット入力状態が“Ｈ”レベル、リセット解除状態が“Ｌ”レベルと意味付けている。リセット入力状態時は、レジスタ用クロックＳ６００はサブクロック回路６０３からのサブクロックＳ６０１と等価なクロックなので、パラメータ設定レジスタ６０２は、入力ポート６０１の値を設定値として書き込む動作を行う。次にリセット解除状態時は、レジスタ用クロックＳ６００は“Ｌ”固定されてしまうため、パラメータ設定レジスタ６０２は動作せず、リセット入力状態時に書き込まれた設定値を保持する。こうしてパラメータ設定レジスタ６０２に書き込まれた設定値は、ｎビットのセレクタ制御信号Ｓ９９として出力され、このセレクタ制御信号Ｓ９９が周波数可変型発振回路１００に入力され、各素子（発振増幅用インバータ、発振帰還抵抗、ダンピング抵抗、発振入力側容量、発振出力側容量）の選択が実現できる。
【００７６】
なお、上記サブクロック回路６０３は、周波数可変型発振回路１００と異なる発振回路であれば、例えば低速クロック発振回路であってもよく、またはＲＣ発振回路であってもよい。ただし、本発明の実施の形態７の半導体集積回路のパラメータ設定レジスタ６０２に設定値を正しく書き込むためには、サブクロックＳ６０１の１周期分よりも長い時間のリセット信号Ｓ６０２のリセット入力状態が必要である。
【００７７】
この実施の形態によれば、各素子（発振増幅用インバータ、発振帰還抵抗、ダンピング抵抗、発振入力側容量、発振出力側容量）の組み合わせを、半導体集積回路に入力されるリセット信号によるリセット解除時の半導体集積回路の入力ポートの入力信号の値により容易に変更することができる。
【００７８】
なお、入力ポートへの設定値の入力、あるいは設定値の変更などは、ユーザーが実使用時に適宜行う。その理由は、リセット入力時のポート入力値をみるためである。
【産業上の利用可能性】
【００７９】
本発明にかかる半導体集積回路は、基本波発振回路とオーバートーン発振回路等が、容易に一つの回路で選択的に実現可能となる構成を実現できるという効果を有し、また安定した発振周波数を得ることを実現できるという効果を有し、さらに幅広い特性の様々な振動子と半導体集積回路内蔵の発振回路とのマッチング調整時間を短縮することが実現できるという効果を有し、発振回路を内蔵した半導体集積回路等として有用である。
【図面の簡単な説明】
【００８０】
【図１】本発明の実施の形態１の半導体集積回路における発振回路の構成を示す回路図である。
【図２】本発明の実施の形態６の半導体集積回路におけるパラメータ設定回路の構成を示すブロック図である。
【図３】本発明の実施の形態７の半導体集積回路におけるパラメータ設定回路の構成を示すブロック図である。
【図４】先行技術の発振回路の構成を示す回路図である。
【符号の説明】
【００８１】
１        振動子
２        発振入力側容量
３        発振出力側容量
４Ａ      インバータ選択回路
４        各素子選択回路
５        発振帰還抵抗
６        第２強度発振増幅用インバータ
７        第１強度発振増幅用インバータ
１０      第３発振帰還抵抗（抵抗値：小）
１１      第２発振帰還抵抗（抵抗値：大）
１２      第１発振帰還抵抗（抵抗値：∞）
１３      第３強度発振増幅用インバータ
１４      第２強度発振増幅用インバータ
１５      第１強度発振増幅用インバータ
１６      第３ダンピング抵抗（抵抗値：大）
１７      第２ダンピング抵抗（抵抗値：小）
１８      第１ダンピング抵抗（抵抗値：０Ω）
２０      第１発振入力側容量接続スイッチ
２１      第１発振入力側容量（入力側＿容量値：小）
２２      第２発振入力側容量接続スイッチ
２３      第２発振入力側容量（入力側＿容量値：中）
２４      第３発振入力側容量接続スイッチ
２５      第３発振入力側容量（入力側＿容量値：大）
２６      第１発振出力側容量接続スイッチ
２７      第１発振出力側容量（出力側＿容量値：小）
２８      第２発振出力側容量接続スイッチ
２９      第２発振出力側容量（出力側＿容量値：中）
３０      第３発振出力側容量接続スイッチ
３１      第３発振出力側容量（出力側＿容量値：大）
１００    周波数可変型発振回路
Ｓ１      発振入力信号
Ｓ２      発振外部出力信号
Ｓ１１    第１強度発振増幅用インバータセレクト信号
Ｓ１２    第２強度発振増幅用インバータセレクト信号
Ｓ９９    セレクタ制御信号
Ｓ１００  発振出力信号
Ｓ１１０  第３発振帰還抵抗セレクト信号
Ｓ１２０  第２発振帰還抵抗セレクト信号
Ｓ１３０  第１発振帰還抵抗セレクト信号
Ｓ１４０  第３強度発振増幅用インバータセレクト信号
Ｓ１５０  第２強度発振増幅用インバータセレクト信号
Ｓ１６０  第１強度発振増幅用インバータセレクト信号
Ｓ１７０  第３ダンピング抵抗セレクト信号
Ｓ１８０  第２ダンピング抵抗セレクト信号
Ｓ１９０  第１ダンピング抵抗セレクト信号
Ｓ２００  第１発振入力側容量セレクト信号
Ｓ２１０  第２発振入力側容量セレクト信号
Ｓ２２０  第３発振入力側容量セレクト信号
Ｓ２３０  第１発振出力側容量セレクト信号
Ｓ２４０  第２発振出力側容量セレクト信号
Ｓ２５０  第３発振出力側容量セレクト信号
５００    メモリ
５０１    設定値格納領域
５０２    命令読み出しバス
５０３    ＣＰＵ
５０４    レジスタバス
５０５    パラメータ設定レジスタ
６００    外部端子入力
６０１    入力ポート
６０２    パラメータ設定レジスタ
６０３    サブクロック回路
６０４    ＡＮＤ回路
Ｓ６００  レジスタ用クロック
Ｓ６０１  サブクロック
Ｓ６０２  リセット信号
【図１】
2005191992.tif 000003
【図２】
2005191992.tif 000004
【図３】
2005191992.tif 000005
【図４】
2005191992.tif 000006