(57)【要約】      （修正有）【課題】  電極間を不純物含有絶縁膜で埋め込みを行う場合に、ボイドの発生、絶縁膜の剥離を防止する。【解決手段】  （１）ゲート電極とゲート電極側壁および導電層及びフィールド絶縁膜を覆う絶縁膜で形成される隙間を埋め込むように、不純物含有絶縁膜を成長圧力を変えて二層に被着形成する工程と、（２）前記絶縁膜中に基板コンタクトを行うためのコンタクト窓を形成する工程と、（３）前記コンタクト窓内に、コンタクト電極を埋め込む工程と、（４）前記コンタクト電極の上に、窒素を含むシリコン系絶縁膜を形成する工程と、（５）前記シリコン系絶縁膜の上に、高融点金属を含む電極を形成する工程と、（６）不活性ガスを成長ガス中に含まない高密度プラズマＣＶＤ法を用いて、前記電極上に、酸素を含むシリコン系絶縁膜を形成する工程とを順に有する半導体装置の製造方法。 【選択図】   図１７
2005005725.tif 000002
【特許請求の範囲】
【請求項１】
（１）ゲート電極とゲート電極側壁および導電層及びフィール
ド絶縁膜を覆う絶縁膜で形成される隙間を埋め込むように、酸素を含むシリコン
系絶縁膜を被着形成する工程と、
（２）前記絶縁膜中に基板コンタクトを行うためのコンタクト窓を形成する工程
と、
（３）前記コンタクト窓内に、コンタクト電極を埋め込む工程と、
（４）前記コンタクト電極の上に、窒素を含むシリコン系絶縁膜を形成する工程
と、
（５）前記シリコン系絶縁膜の上に、高融点金属を含む電極を形成する工程と、
（６）不活性ガスを成長ガス中に含まない高密度プラズマＣＶＤ法を用いて、前
記電極上に、酸素を含むシリコン系絶縁膜を形成する工程と
を順に有する半導体装置の製造方法。
【請求項２】
前記工程（４）において、ストレスが−１．５×１０9 dyns/c
m2以下で屈折率１．５以上のシリコンリッチなプラズマ酸化膜とすることを特徴
とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記工程（５）において、前記電極形成のためのエッチング後
またはエッチング後処理としての薬液および水洗処理後に８００℃以下、窒素雰
囲気中でＲＴＡ（ラピッド・サーマル・アニール）処理を行うことを特徴とする
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関する。特に、パターニングしてできる凹
凸面を含む全面に絶縁膜を被着形成する工程を含んでなる半導体装置の製造技術
に関する。
【背景技術】
【０００２】
図１〜図８を引用しつつ、従来のＤＲＡＭ／ロジック混載型半導体デバイス（
以下において、ＤＲＡＭ／ロジック混載型半導体デバイスのことを単に「混載型
半導体装置」とか「ＤＲＡＭ＆ロジック」と称する。）の製造工程を順に説明し
、上記の問題の具体的解説に移る。
図１（ａ）参照。
【０００３】
図１は、従来の混載型半導体装置の製造工程途中の断面図（工程ａ，ｂ）であ
る。図１（ａ）中、シリコン基板１の素子分離絶縁膜２で画定された能動領域内
には、ｎ型ウエル５，６が形成され、ｎ型ウエル５の中には、ｐ型ウエル７が形
成される。さらに、同じシリコン基板１の活性領域３，４内には、ＭＯＳトラン
ジスタのゲート電極１０，１１，１２，１３が、例えば、ポリシリコン膜とタン
グステンシリサイド膜と窒化シリコン膜とを順次積層してパターニング形成され
る。同じＭＯＳトランジスタのソース・ドレイン領域１５，１６は、浅くｐ型ウ
エル７内に設けられる構成である。なお、割愛して図示されている中央部を挟ん
で図面の左寄りがＤＲＡＭ部であり、図面の右寄りがロジック部である。
図１（ｂ）参照。
【０００４】
次に、ゲート電極１０，１１，１２，１３の表面を含め、全面を覆うように、
窒化シリコン膜２０を形成し、続いてＤＲＡＭ部（図面の左寄り）上だけをレジ
ストでカバーし、ロジック部（図面の右寄り）上をレジストでカバーすることな
く露出させて、この窒化シリコン膜２０をドライエッチングを使ってエッチバッ
ク除去し、この際残余の窒化シリコン膜によりロジック部のゲート電極１０側面
にだけサイドウォールスペーサ２５を形成する。その後、マスクとしたレジスト
を残したままで、ロジック部の基板面に対してソース・ドレイン用のイオン注入
を行い、ソース・ドレイン領域２６をロジック部（図面の右寄り）活性領域に対
してだけ選択的に形成する。次いで、マスクとして用いたレジストを剥離し、図
１（ｂ）に示す構造となる。
図２（ｃ）参照。
【０００５】
続いて、前記したロジック部ソースドレイン領域の表面に選択的かつ自己整合
的に、公知の手法を用いてコバルトシリサイド（ＣｏＳｉ）膜３０をサリサイド
形成する。続いて、後の工程でのコンタクト窓開口部のストッパとして用いるた
めの窒化シリコン膜３３を薄く基板の全面に被着形成し、図２（ｃ）に示す構造
となる。
図２（ｄ）参照。
【０００６】
さらに、前記窒化シリコン膜３３上に、全面的にＢＰＳＧ膜３５をＣＶＤ（化
学気相成長）法を用いて形成すると、ＤＲＡＭ部（図面の左寄り）ではゲート電
極間隔が狭くスリット状であるため、ボイド３４が発生しがちになる。
図３（ｅ）参照。
【０００７】
続いて、ＢＰＳＧ膜を加熱リフローして、ボイド３４を消滅させる。ＢＰＳＧ
膜は比較的低温で容易にリフローできることが有利点として知られるが、それで
も確実なボイド３４消滅化のためには８００℃以上のアニールを施こす必要が生
じる。この温度に関しては、課題点として後に詳しく述べる。
図３（ｆ）参照。
【０００８】
次に、ＢＰＳＧ膜に対して基板の活性領域にまで到達するように、ドライエッ
チングによってコンタクトホール３６，３７を開口し、これらのコンタクトホー
ル３６，３７内には、導電体からなるコンタクト電極４０，４１を形成する。
図４（ｇ）参照。
【０００９】
さらに、酸化シリコン膜４５を均一な厚さに全面に形成し、続いて、この酸化
シリコン膜４５中に設けた開口を通してコンタクト電極４０，４１と電気的に接
続するようビット線４７をパターニング形成する。ビット線４７の下には薄くチ
タンとチタンナイトライドが順次積層された膜が敷かれる。
図５（ｈ）参照。
【００１０】
さらに、前記ビット線４７表面を含み全面に窒化シリコン膜４９を被着形成す
る。プラズマＣＶＤ（化学気相成長）法を用いてビット線４７上にプラズマ酸化
膜４８を堆積する際、アルゴンガスのスパッタ作用によって窒化シリコン膜４９
が削れタングステンが表出し、これがプラズマＣＶＤ工程において用いるプラズ
マにさらされるので、タングステン表面は酸化され、図示される如くに、タング
ステン酸化物４４が形成されてしまう。続いて、プラズマ酸化膜４８を全面に被
着形成する。
図６（ｉ）参照。
【００１１】
続いて、プラズマ酸化膜４８中に、ビット線４７と接続していないコンタクト
電極４１表面が露出するように、深いコンタクト窓をドライエッチングにて開口
し、さらにこのコンタクト窓内を埋めるようにアモルファスシリコンプラグ５０
を形成する。
図７（ｊ）参照。
【００１２】
次いで、前記したアモルファスシリコンプラグ５０と接続するようにメモリセ
ルキャパシタを形成する。この工程は、先ずプラズマ酸化膜４８上に蓄積電極５
１の材料層を全面形成しパターニングして蓄積電極５１とし、続いて、蓄積電極
５１を含む全面に誘電体層５２の材料層を形成しパターニングし、重ねて対向電
極５３の材料層を全面形成し、パターニングすることで、メモリセルキャパシタ
構造を形成する。続いて、メモリセルキャパシタ構造を含み全面にプラズマ酸化
シリコン膜５８を十分厚く形成し、図７（ｊ）の構造が完成する。
図８（ｋ）参照。
【００１３】
次に、メタル多層配線層の形成工程へと移行する。
【００１４】
前の工程で被着形成したプラズマ酸化シリコン膜５８表面からロジック部（図
面の右寄り）活性領域に達するまで、深くコンタクト窓６０を開口する。ドライ
エッチングをフォトリソグラフィー法に組み合わせて行う汎用される手法を用い
てコンタクト窓６０は開口できる。開口工程の後、このコンタクト窓６０の内面
から外部のプラズマ酸化シリコン膜５８表面に延在するように、全面にバリアメ
タル層６１を薄く被着形成し、さらに、導電膜を埋め込み形成して、配線層とす
れば良い。以上が従来技術の概要である。
【００１５】
ところで、このような従来技術には、いくつかの問題点が見つかるので、それ
らを以下において順に解明してゆく。
【００１６】
先ず、図２（ｄ）を用いて説明したＢＰＳＧ膜の被着形成工程では、成膜途中
の圧力を比較的高くすることでボイドを成膜当初からできるだけ小さくすること
が試みられてはいるが、圧力を高くすればそれに伴って成膜レートが下がること
が知られており、厚い層間絶縁膜となるＢＰＳＧ膜をこのような低成膜レートで
形成することは生産性が低くて、量産工程に適用できるものではない。一方、量
産適用しようとして、最初から成膜レートを高くすれば、大きく残ったボイドは
十分な加熱リフロー工程の追加で消滅しようとすることも考えられるが、ＢＰＳ
Ｇ膜を十分に加熱リフローすることは以下のような問題を引き起こすので、好ま
しくない。
【００１７】
その１）後工程での窓開け用ドライエッチングの際のエッチストッパとして窒
化膜が汎用されるが、窒化膜の直上乃至直下にＢＰＳＧ膜が配置され互いが接す
ると両者の間の応力差が大きく両膜中にストレスが蓄えられて、両膜中にクラッ
クやバブル状欠陥が発生する。
【００１８】
ＢＰＳＧ膜とプラズマ窒化シリコン膜とを直付けするとプラズマ窒化シリコン
膜中にクラックが生じることが知られており、その対策としてＢＰＳＧ膜とプラ
ズマ窒化シリコン膜とを順に積層する際には、界面に緩衝膜を設けることが知ら
れている。ところが、ＢＰＳＧ膜，緩衝膜，プラズマ窒化シリコン膜を順に形成
すると、全体的に膜がコンプレッシブ、すなわち圧縮応力が働いて中央部が上に
凸気味に歪む。続いて、この層構造を熱が加わると、全体的に膜はテンシルスト
レス、すなわち引っ張り応力が働いて中央部が下に凸気味に歪む。この時、ＢＰ
ＳＧ膜は加熱の影響を受けて軟化している。続いて、再び層構造を冷まし元の温
度に戻したところ、降温時に、プラズマ窒化シリコン膜にはテンシルストレス（
引っ張り応力）が生じ、ＢＰＳＧ膜にはコンプレッシブストレス（圧縮応力）が
生じ、ＢＰＳＧ膜中に過大な応力差が生ずる。このような熱履歴に絡んだストレ
スは、緩衝膜によって増幅される傾向にあり、軟化状態から固まるまでの間にＢ
ＰＳＧ膜内部にバブルが発生して、冷熱時にこれが膜中に残ってしまうという問
題がある。
【００１９】
その２）また、長時間の加熱リフローは、活性領域やゲート電極等への良から
ぬ不純物拡散という悪影響もある。アスペクト比（深さの対間口幅比）が1以下
の浅く間口の広いコンタクト窓の場合ならば、ＢＰＳＧ膜はボイドを解消する目
的での高温リフローを要せずとも埋め込みはできるのが一般であり、膜の緻密化
の目的で、せいぜい７００℃程度の加熱を施しておけばそのまま層間絶縁膜とし
て用いることができる。しかしながら、デバイスの微細化、高集積化に伴い、ア
スペクト比が1を越えるような深くて間口が狭いコンタクト窓の使用が不可避と
なるに至り、ボイドを消すにはいっそう加熱リフローを長く行わねばならず、同
時に不要な不純物拡散が起こる素子領域自体も微細化しているので、加熱リフロ
ーによる不純物拡散の悪影響は計り知れない。
【００２０】
以上が加熱リフローに起因した問題であるが、これらを解消しようとして、凹
部埋め込み完了時まではボイドが小さくなるように高い圧力でゆっくり埋め込み
、次いで十分厚く形成する際には低い圧力で高堆積レートで被着形成することも
考えられる。ところが、このような手法をＢＰＳＧ膜のように導電性不純物を含
む絶縁膜の熱ＣＶＤ形成に採用すると、最初の高圧工程での被膜分と後の低圧工
程での被膜分との境界部、すなわちＢＰＳＧ膜の途中に、明瞭な界面層ができる
。このような界面層が形成された後、層間絶縁膜となるＢＰＳＧ膜にはＢＰＳＧ
膜より下の基板内の活性領域と電気的に接続すべく形成する配線を通すためのコ
ンタクト窓を開口するが、開口後コンタクト窓内にいきなり配線層を被着形成す
るのではなくて、窓の底面を一旦清浄化すべく薬液にさらして軽くウエットエッ
チングする。この工程で用いる薬液（エッチャント）が窓の側面から前記の界面
層にしみ込んで後で剥離を起こしがちになる。
【００２１】
ちなみに、ＢＰＳＧ膜の成膜を水蒸気雰囲気下で行えば、比較的低い温度でも
リフローできて好ましいが、水蒸気雰囲気下で加熱すれば、タングステン等の高
融点金属を層の一部に用いる場合、水蒸気によるその表面の酸化を防ぐために、
耐湿性の高い低圧ＣＶＤ−シリコン窒化膜（ＬＰ−ＣＶＤ  ＳｉＮ膜）からなる
ライナー膜を設ける必要が出てくる。ところが、ビット線間に誘電率の高いシリ
コン窒化膜を設けることは、ビット線間容量を高めて高速動作化の足かせとなる
可能性があり、また、シリコン窒化膜からなるライナー膜が細いコンタクト窓の
綺麗な開口を阻害するという問題もあり、ＢＰＳＧ膜を水蒸気雰囲気下で行う工
程を単純採用することにも技術的に難がある。ところで、ＢＰＳＧ膜に代えて、
高密度プラズマを用いた酸化シリコン膜（ＨＤＰ−ＳｉＯ２膜）を用いれば、成
膜温度は５００℃以下にまで低温化することができる。しかし、ＨＤＰ−ＳｉＯ
２膜の成膜に汎用されるＳｉＨ４，Ｏ２，Ａｒ系の成長ガスを用いた製造プロセ
スでは、成膜に用いたＡｒ等の不活性ガスが後の加熱工程で突如脱ガスし、上に
積層する金属材料との界面で剥がれを生じさせてしまう。思考を変えて、ＢＰＳ
Ｇ膜の膜中不純物濃度を高めて成膜低温化を目指す方法もあるが、高不純物濃度
である分だけＢＰＳＧ膜の吸湿性が高まるので、自然酸化膜除去等のためのウエ
ットエッチング処理時のエッチャントを吸い易くなり、これが燐玉と呼ばれる燐
の水和物を発生しがちで、溶液処理工程を追加し燐玉を確実に除去しなければ、
残余の燐玉が異物となってパターン不良を引き起しかねないという問題もある。
【発明の開示】
【発明が解決しようとする課題】
【００２２】
上記のように、導電性不純物を含む絶縁膜の被膜を条件を違えた二工程に切り
わければ加熱リフローの問題は解消できるが、条件変更の際に界面層が形成され
てしまい、これが後工程の後、剥離の原因となる問題がある。十分長時間の加熱
リフローを行えば、条件切りわけの必要はないから界面層の問題は無くなるが、
熱履歴が長い分、膜中にストレスが蓄えられたり、不要な不純物拡散を惹起した
り、種々問題が生じてくる。
【００２３】
以上のような従来技術をとりまく状況を踏まえ、本発明が解決しようとする課
題は、導電性不純物を含む絶縁膜を用いても狭小化した間隔を綺麗に埋め込みう
る量産適用可能な絶縁膜被膜技術を提供することにある。
【課題を解決するための手段】
【００２４】
本発明では、上記課題を解決するための手段として、例えば下記の構成を手段
とする。
【００２５】
本発明の第一の手段としては、パターニングされてできる凹部を表面に有する
基板上に、絶縁膜を熱ＣＶＤ（化学気相成長）形成する第一の工程と、第一の工
程を通して前記絶縁膜が前記凹部を実質的に埋めた後に、前記第一の工程におけ
るよりも低い圧力下で、絶縁膜を熱ＣＶＤ（化学気相成長）形成する第二の工程
とを、前記第一の工程から前記第二の工程に至る過程で、用いる原料ガスの供給
を中断しないで、連続的にかつ真空を破ることなく順に行う半導体装置の製造方
法。
【００２６】
なお、上記第一の手段において、前記絶縁膜中には、Ｂ（ボロン）とＰ（リン
）とがともに含まれてなることとして良い。また、前記絶縁膜は、第一の工程で
の成長圧力が６００Torr以上，第二の工程での成長圧力が６００Torr以下であっ
て、かつアルコキシシランおよび前記導電性不純物のアルコキシル化合物および
オゾンによる成膜を特徴とすることとしても良い。さらに、前記絶縁膜を７５０
℃以下の水蒸気含有雰囲気で加熱リフローすることを特徴とすることとしても良
い。さらに、前記絶縁膜を形成する方法において第一の工程での成長膜中の前記
Ｂ（ボロン）と前記Ｐ（リン）との総量の濃度を２４mol%以上としても良い。
【００２７】
本発明の第二の手段としては、（１）ゲート電極とゲート電極側壁および導電
層及びフィールド絶縁膜を覆う絶縁膜で形成される隙間を埋め込むように、酸素
を含むシリコン系絶縁膜を被着形成する工程と、
（２）前記絶縁膜中に基板コンタクトを行うためのコンタクト窓を形成する工程
と、
（３）前記コンタクト窓内に、コンタクト電極を埋め込む工程と、
（４）前記コンタクト電極の上に、窒素を含むシリコン系絶縁膜を形成する工程
と、
（５）前記シリコン系絶縁膜の上に、高融点金属を含む電極を形成する工程と、
（６）不活性ガスを成長ガス中に含まない高密度プラズマＣＶＤ法を用いて、前
記電極上に、酸素を含むシリコン系絶縁膜を形成する工程と
を順に有する半導体装置の製造方法。
【００２８】
上記第二の手段において、前記工程（４）において、ストレスが−１．５×１
０9 dyns/cm2以下で屈折率１．５以上のシリコンリッチなプラズマ酸化膜とする
こととしても良い。また、前記工程（５）において、前記電極形成のためのエッ
チング後またはエッチング後処理としての薬液および水洗処理後に８００℃以下
、窒素雰囲気中でＲＴＡ（ラピッド・サーマル・アニール）処理を行うこととし
ても良い。
【００２９】
本発明の第三の手段としては、キャパシタ電極とキャパシタ絶縁膜とからなる
キャパシタ構造体をパターニング形成する工程と、
500℃以下の成長温度とし、かつ不活性ガスを成長ガスに含めずに、前記キャパ
シタ構造体が埋没するように、前記キャパシタ構造体表面を含む基板の全面に高
密度プラズマＣＶＤ法によって、酸素を含むシリコン系絶縁膜を形成する工程と
を有する半導体装置の製造方法。
【００３０】
続いて、本発明の作用・原理につき、以下説明する。
【００３１】
熱ＣＶＤ（化学気相成長）法にて導電性不純物含有絶縁膜を被着形成して狭い
隙間を埋め込むにあたり、例えば埋め込むまでは圧力を高くし埋め込んだ後には
圧力を低くする如くに、プロセス条件を成膜半ばで変更した場合に膜中にごく薄
い界面層が形成されてしまう問題は、導電性不純物を含んでなる絶縁膜、例えば
ＢＰＳＧ膜やＢＳＧ膜の場合に非常に顕著に現れ、ウエットエッチャントのしみ
こみによって剥離にまで至るほど深刻である。問題の原因は、ガスを停める際の
残留分の組成比がガスを流しての被膜中と大幅に異なることが関連しているので
はないかと考えられ、ＢＰＳＧ膜やＢＳＧ膜のような導電性不純物含有絶縁膜に
おいては組成が複雑である分、残留ガスによる影響が大きく見えるのだろうと推
測される。また、プラズマＣＶＤ法の場合には、プラズマが生じないように高周
波電源を切ってしまえば成膜条件が整わなくなるので、いかにガスの残留分があ
ろうとも界面層の形成はありえないが、熱ＣＶＤ法の場合には、ガスを絶つ以前
に、他のパラメータの変更で非成膜条件に移行することは実質的に不可能であり
、ガスを切ってしまえば界面層の形成は避けられない。そこで、本発明では、成
膜原料となるガスを連続的に流しながら圧力だけを変えることで、界面層の形成
を防止する。界面層ができないので、後工程で窓開け後にエッチャントがしみ込
むこともありえず、したがって剥離を引き起こすことはない。
【００３２】
以下では、製造工程に沿ってより詳しく説明する。
図９乃至図１７参照。
【００３３】
図９乃至図１７は、いずれも本発明の一実施形態に沿った混載型半導体装置の
製造工程途中の断面図であり、順に工程に沿って図示したものである。
本発明では図９乃至図１７に示すようにゲート電極上のサイドウォール膜および
エッチストッパ用の窒化シリコン膜で形成される隙間にＢＰＳＧ膜を形成する際
、第１のステップで成長圧力を６００Ｔｏｒｒ以上の高圧力域で、ＴＥＯＳ／Ｏ
3比を高く、成長速度の遅い条件で隙間を埋め込めるだけの膜厚を成長し埋め込
みを行うことにより、成長後に隙間にできるボイドを解消乃至抑制する。ＴＥＯ
Ｓ／Ｏ3比を高く，成長速度を遅くすることにより表面反応律則に近い条件にな
り、成膜カバレッジが改善される。ただし、上記条件では成長速度が遅いため、
スループット向上のため第２のステップで第１のステップよりも成長圧力が低く
、成長速度の高い条件で成長する。その後リフロー加熱を行うが窒素および酸素
雰囲気中でのアニールでは少なくともアスペクト４以上の隙間に対しては７５０
℃以上の高温が必要である。そこで水分を含む雰囲気で加熱することにより７０
０℃の温度でリフローさせて埋め込むことが可能となる。水分中のＯＨ基が酸化
膜中のネットワーク構造をより低温で切断することにより、より低い温度でＢＰ
ＳＧ膜がリフローするためと考えている。また第1のステップで成長圧力が高く
成長速度の低い条件での埋め込みをおこなわない場合、アスペクト４の隙間に対
して成長後に形成されるスリットボイドが大きくなり、上記水分を含む雰囲気で
の加熱の場合でも７５０℃以下のリフローではボイドが残ってしまう。ボイドが
発生するとその後形成する基板とのコンタクトプラグ間のショートを引き起こす
可能性がある。従って少なくともアスペクト4以上の隙間の埋め込みに対しては
、成長条件の連続工程化と水分を含む雰囲気での７５０℃以下の加熱を条件とし
て具有することが必要となる。上記組み合わせを用いることによりプロセス温度
を７５０℃以下へ引き下げることができ、ゲート酸化膜中へのＢ（ボロン）の拡
散を抑制でき、Ｖｔｈ（しきい値）特性変動を抑制することができる。
【００３４】
ＢＰＳＧ膜の上層にエッチストッパ等の目的でシリコン窒化膜を積層する場合
、窒化膜とＢＰＳＧ膜の膜ストレス差により、窒化膜にクラックが発生してしま
う。そのため、ＢＰＳＧ膜と窒化膜の間に緩衝膜が必要となる。緩衝膜に通常の
プラズマ酸化膜を用いた場合、ＢＰＳＧ膜上に緩衝膜と窒化シリコン膜等が積層
された状態で熱処理を加えると、窒化シリコン膜の大きなストレス変動をＢＰＳ
Ｇ膜が吸収することで、ＢＰＳＧ膜にバブル状の欠陥を生じてしまう。これに対
し、緩衝膜の膜ストレスが−１．５×１０9 dyns/cm2以下のシリコンリッチなプ
ラズマ酸化膜の場合には、熱処理後のＢＰＳＧ膜中のバブル状欠陥発生およびク
ラック発生を抑制できる。
【００３５】
さらに、ＤＲＡＭ＆ロジックのような混載デバイスに対して本発明を適用すれ
ば、なお次のような作用が副次的に得られる。ＤＲＡＭ部でコンタクト窓の中に
導電性材料を埋めてビット配線を行う場合には、基板の活性領域との電気的接続
を一旦取るコンタクトプラグを設けた後に、このコンタクトプラグにスタックビ
アを通して電気的接続を中継ぎして、基板の活性領域からの電気的接続とするの
が一般である。したがってDRAM部では高いアスペクト比の深いコンタクト窓を一
気に基板の活性領域に達するまで開口する必要が元々無く、開口時のドライエッ
チングのためにエッチストッパを要せずとも、ジャンクションリークを増大させ
てしまう問題はおこり得ない。しかしながら、ロジック部を基板内に同居させる
ＤＲＡＭ＆ロジック混載デバイスではちょっと事情が違ってくる。混載デバイス
では、ロジック部で低抵抗化のためにコバルトシリサイド（ＣｏＳｉ）等のシリ
サイドを使用するならば、ビット線形成時に基板の活性領域とのコンタクトをと
った後で、ＤＲＡＭ部ではキャパシタ工程で長い高温熱処理を要するのが災いし
てコバルトシリサイド（ＣｏＳｉ）とコンタクトメタル（Ｔｉ／ＴｉＮ／Ｗの順
次積層膜）のコンタクト抵抗が上昇してしまう問題が発生する。コバルトシリサ
イド（ＣｏＳｉ）とのコンタクトは一般的に熱的安定性が乏しいことが知られ、
したがってスタックキャパシタを採用する構造を採用する以上は、深いコンタク
ト窓で一気に直に基板の活性領域とコンタクトをとる構造が必要になる。  非常
にアスペクトの高いコンタクト窓を形成しなければならないため、コバルトシリ
サイド（ＣｏＳｉ）コンタクト部でのオーバーエッチングによるジャンクション
リーク増大を防ぐためにストッパの窒化シリコン膜（ＳｉＮ）が必須となる。し
かしながらストッパーを使う以上、DRAM部にも同様にＳｉＮ膜が積層されるため
よりＤＲＡＭ部のギャップが狭くなり、埋め込みが厳しくなる。本発明によれば
、ＤＲＡＭ＆ロジック混載デバイスのように、埋め込み条件が厳しくかつ高温熱
履歴を残せない場合でも、歩留りを悪化させずに良好な特性のデバイスを完成で
きるという点、効果が高い。
【発明の効果】
【００３６】
本発明によれば、基板上の能動領域上に設けられる例えば４以上の高アスペク
ト比の隙間に対して、導電性不純物を含む絶縁膜を最初に高圧，後で低圧になる
よう異なる圧力条件で、原料ガスを停めずに連続的に成長すれば、剥離の原因と
なる界面層の形成を避けることができ、また長時間の加熱リフローが無くても狭
い隙間を綺麗に埋めることができ、活性領域や素子の他の要素に対して熱ストレ
スや必要以上の不純物拡散等の悪影響を及ぼすこともでき、総じて特に微細なデ
バイスの場合に歩留りや信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００３７】
再び、図９乃至図１７参照。
【００３８】
以下、図９乃至図１７を順次引用しながら、ＤＲＡＭ＆ロジック混載デバイス
で適用した場合を例として製造工程を順に説明する。
図９参照
工程（ａ）において、例えば、シリコン基板１上に初期熱酸化膜(I-Ox)として
５nm成長後、熱窒化シリコン膜(ＬＰ−ＳｉＮ)１００nmを成長する。続いて、フ
ォトレジストを用いてパターニングし，ドライエッチングにより熱窒化膜(ＬＰ
−ＳｉＮ)をエッチングする。アッシャーによりレジスト除去後、パターニング
された熱窒化シリコン膜 (ＬＰ−ＳｉＮ)をハードマスクにしてシリコン部をト
レンチエッチングする。エッチング深さは一例として４００nmとする。トレンチ
側壁を熱酸化膜で１０nm成長後、ＨＤＰ酸化膜２を７００nmでＳｉトレンチ部を
埋め込む。ＨＤＰ酸化膜２の埋め込み条件は一例としてSiH4/O2/He=150/300/325
sccmにて成長を行う。その後、ＣＭＰ（化学機械的研磨）を用い、ＬＰ−ＳｉＮ
をエッチストッパにしてＳｉＮ上のＨＤＰ酸化膜を除去して平坦化をおこない、
シャロートレンチアイソレーション（ＳＴＩ；素子分離絶縁膜）２とする。さら
に、前記素子分離絶縁膜２で画定されたシリコン基板１表面に導電性不純物を導
入して、ｐ型ウエル５，ｎ型ウエル６，ｐ型ウエル７を作りつける。図１等の場
合に準じて、図面の右寄りがロジック部であり、図面の左寄りがＤＲＡＭ部であ
る。さらに、ポリシリコン（Poly Si）１００nm，タングステンシリサイド層（
ＷＳｉ）１００nm, 高温熱酸化膜（ＨＴＯ）１００nmを順次基板の全面に積層し
た後、フォトレジストをマスクに用いたドライエッチングにより、これらの積層
をパターニングし、ゲート電極とする。ゲート電極パターニングに続いて、ＬＤ
Ｄ形成のため、ｎチャネルトランジスタを形成すべくロジック部ゲート電極１０
をマスクに砒素（Ａｓ）を導入し、また、ｐチャネルトランジスタを形成すべく
ＤＲＡＭ部ゲート電極１１，１２，１３をマスクに硼素（Ｂ）を導入すべく、そ
れぞれイオン注入する。こうして、ロジック部活性領域４にはソース・ドレイン
領域１５が形成され、ＤＲＡＭ部活性領域３にはソース・ドレイン領域１６が形
成される。
続いて、図９参照。
【００３９】
工程（ｂ）において、ゲート電極上に熱窒化シリコン膜（ＬＰ−ＳｉＮ）２０
６０nmを前記ゲート電極表面を含む全面に形成する。ＤＲＡＭ部（図面の左寄
り）ではＳＡＣ（セルフアラインコンタクト）エッチングでの電気的短絡対策の
ためサイドウォールエッチバックは行わず、フォトレジストをマスクとして用い
てパターニングを行うことで、ロジック部のみサイドウォールエッチバックを行
う。こうして、ＤＲＡＭ部ではゲート電極は完全に熱窒化シリコン膜２０に覆わ
れ、一方ロジック部ではゲート電極側面にのみサイドウォールスペーサ膜２５が
残る構造ができる。次に、サイドウォールスペーサ膜２５をマスクとして、ロジ
ック部には選択的にソース・ドレイン領域２６を形成する。
図１０参照。
【００４０】
工程（ｃ）において、先ずシリコン基板表面が露出したロジック部のソース・
ドレイン領域表面に選択的にコバルトシリサイド（ＣｏＳｉ）をサイサイド形成
するため、コバルト（Ｃｏ）をターゲットに用いてスパッタリングにてコバルト
（Ｃｏ）膜を基板全面に１０nm形成し、５００℃のＲＴＡ（ラピッド・サーマル
・アニール）処理により基板をなすシリコンと化合させてコバルトシリサイド（
ＣｏＳｉ）３０を形成する。ＲＴＡ（ラピッド・サーマル・アニール）処理は、
例えば、窒素（Ｎ2）１０Ｌ/minの雰囲気にて５００℃，３０sec間行う。続いて
、ＤＲＡＭ部のＳＡＣエッチングの際のストッパ膜となる窒化シリコン膜および
コバルトシリサイド（ＣｏＳｉ）とのコンタクト窓形成時のエッチングストッパ
として２５nmの熱窒化シリコン膜（ＬＰ−ＳｉＮ）３３を形成する。この熱窒化
シリコン膜（ＬＰ−ＳｉＮ）３３は、ロジック部のトランジスタ特性の確保のた
めに、サーマルバジェットの低減が必要であり、７００℃の成長温度，ＳｉＨ4
／ＮＨ3／Ｎ2の系にて縦形炉を用いて形成する。熱窒化シリコン膜（ＬＰ−Ｓｉ
Ｎ）３３の２５nmという厚さは、層間膜のばらつきによる局所的なオーバーエッ
チによる掘られを防ぐために必須となっている。上記熱窒化シリコン膜（ＬＰ−
ＳｉＮ）３３により、サイドウォールエッチバックをおこなわないＤＲＡＭ部に
おいてのゲート電極間の最小ギャップは、例えば幅７０nmである。ギャップ部分
のアスペクト比（窓の深さの対窓幅比）はゲート電極の高さ３００nmに対して４
．２となる。
【００４１】
次に工程（ｄ）に移って、上記ギャップに埋め込む膜として、ＢＰＳＧ膜３５
を先ず１００nm形成する。この際の成長条件は、例えばＴＥＯＳ／ＴＥＰ／ＴＥ
ＯＢ＝３００／８０／３５mgm，Ｏ3／Ｈｅ＝４０００／６０００sccm，成長圧力
６００Torr、成長温度４８０℃、硼素（Ｂ），リン（Ｐ）の濃度はそれぞれ４
．０wt％，５．０wt％にて行う。その時の成長速度は６０nm/minである。
図１１参照。
【００４２】
続いて、工程（ｅ）では、ＢＰＳＧ膜３８を条件を換えて９００nm形成する。
成長条件は、例えばＴＥＯＳ／ＴＥＰ／ＴＥＯＢ＝６００／１９５／４７mgm，
Ｏ3／Ｈｅ＝４０００／６０００sccm，成長圧力２００Torr，成長温度４８０℃
，硼素（Ｂ），リン（Ｐ）の濃度はそれぞれ４．０wt％，５．０wt％にて行う。
その時の成長速度は３５０nm/minである。この状態では成長時にできゲート間の
両サイドから形成される合わせ目が残った状態となっている。その後炉を用いて
７００℃の水蒸気雰囲気中で２０min間のリフロー加熱処理を行う。リフロー加
熱の条件は、例えば縦形拡散炉を用い、水素（Ｈ2）１０Ｌ/min，酸素（Ｏ2）５
Ｌ/minをパイロジェニックを用いて水蒸気（Ｈ2Ｏ）雰囲気、７００℃の条件に
て行う。前記リフロー加熱処理により合わせ目が接着される。また前記低温領域
でリフローを生じさせるために硼素（Ｂ），リン（Ｐ）の総量で計った濃度を２
４mol％以上にすることが必要となる。前記したＢＰＳＧ膜３５成膜の工程（ｄ
）で被膜性が悪いとボイドが大きくなり、上記した最善の条件にしたがってもボ
イドをなくすことはできない。その後ＣＭＰ（化学機械研磨）プロセスを用いて
平坦化をおこない、図１１に示す構造が出来上がる。
図１８参照。
【００４３】
図１８は、熱ＣＶＤによるＢＰＳＧ膜形成中の圧力と成膜レートとの関係を示
す図であり、横軸に成膜中の圧力（Ｔｏｒｒ）、縦軸に成膜レート（ｎｍ／分）
を取り、その変化を示すグラフである。この図１８に示されるとおりに、成膜レ
ートは低圧条件ほど高く、また高圧条件ほど低い傾向にあるが、圧力６００Torr
以上では、圧力を増加させても成膜レートはあまり変化しない。なお、成膜レー
トの増減と隙間にできるボイドの大小は負の相関関係にあるので、縦軸をボイド
の大小（縦軸上をボイド大、縦軸下をボイド小）に置き換えても図１８のグラフ
と同様の傾向が認められる。
図１２参照。
【００４４】
次に、工程（ｆ）に移って、ＢＰＳＧ膜３７の平坦な表面にはフォトレジスト
を塗布形成する。このフォトレジストを公知のフォトリソグラフィー技術を用い
てパターニングしマスクとして用いて、ＤＲＡＭ部のみ窒化シリコン膜（ＳｉＮ
）をストッパにしてコンタクト窓３６，３７をドライエッチングして開口する。
【００４５】
続く、工程（ｇ）では、ＣＶＤ法を用いて導電性ポリシリコン（Ｐｏｌｙ−Ｓ
ｉ）を前記コンタクト窓３６，３７内に埋め込み、基板との電気的コンタクトを
行う。導電性ポリシリコンは、前記コンタクト窓３６，３７を埋め込んで余り有
る十分な厚さに一旦は形成し、その後、ＣＭＰ（化学機械的研磨）工程を経て、
ＢＰＳＧ膜３８表面と表面が連続するように、エッチバックしてポリシリコンプ
ラグ４０，４１とする。
図１３参照。
【００４６】
工程（ｈ）では、前記までの工程での残余の構造の表面に、プラズマＣＶＤ（
化学気相成長）法を用いて、酸化シリコン膜４５が全面形成される。この膜は，
ＢＰＳＧ膜のバブル状欠陥抑制のため，膜ストレスが−１．５×１０9 dyns/cm2
以下，屈折率が１．５以上である必要がある。成長条件は、例えばＳｉＨ4 １５
４cc/min, Ｎ2 ３８００cc/min，Ｎ2Ｏ ３８００cc/min, ４００kHz ＬＦパワー
９０W、１３．５６MHz HFパワー３００W、成長圧力 １．６Torr，成長温度４０
０℃。
【００４７】
その後、レジストマスクを用いて前記ポリシリコンプラグと電気的に接続する
ためのコンタクト窓を、酸化シリコン膜４５中に形成する。その後、スパッタリ
ング法を用いて形成されるチタン（ＰＶＤ−Ｔｉ）２０nm、ＣＶＤ法を用いて形
成されるチタンタングステン（ＣＶＤ−ＴｉＮ）２０nm、タングステン（Ｗ）１
００nm，反射防止膜として形成されるシリコン酸化窒化膜（ＡＲＣ−ＳｉＯＮ）
６０nmを順次積層する。その後レジストマスクを用いたドライエッチングにて前
記積層をパターニングし、ビット線４７とする。
図１４参照。
【００４８】
続く工程（ｉ）では、前記ビット線４７上に、熱窒化シリコン膜（ＬＰ−Ｓｉ
Ｎ）を５nmあるいは８００℃以下の窒素雰囲気中でのＲＴＡ（ラピッド・サーマ
ル・アニール）処理を６０secおこない、チタン（Ｔｉ）およびタングステン（
Ｗ）表面に窒化シリコン膜４９を被着形成する。その後、高密度プラズマを用い
た酸化シリコン膜４８を７５０ｎｍ形成する。成長条件はＳｉＨ4 ９９cc/min, 
Ｏ2 ２３７cc/min, ４００kHzソースパワー  ４４００W、１３．５６MHz 、基板
バイアスパワー２５００W、成長温度４５０℃にて成長を行う。
図１５参照。
【００４９】
次に、工程（ｊ）では、フォトレジストをマスクとして用い、前記したポリシ
リコンプラグとのコンタクト窓を開口すべく、酸化シリコン膜４８をドライエッ
チングする。このコンタクト窓内にＣＶＤ法を用いてポリシリコンを埋め込み下
部ポリシリコンプラグと電気的に接続する。この際には、ポリシリコンをコンタ
クト窓内を埋め込んで余りある十分な厚さに一旦は堆積し、後でＣＭＰ（化学機
械的研磨）によって除去してプラグ化する。
図１６参照。
【００５０】
続いて、工程（ｋ）では、蓄積電極５１，誘電体膜５２，対向電極５３を順次
パターニング形成しセルキャパシタ構造体とするが、この際の形成手順は、従来
技術の場合と変わらない。続いて、高密度プラズマを用いたＣＶＤ法にて、酸化
シリコン膜５８を２０００ｎｍ形成する。成長条件はＳｉＨ4 ９９cc/min, Ｏ2 
２３７cc/min，４００kHzソースパワー  ４４００W、１３．５６MHz 基板バイア
ス  パワー２５００W、成長温度４５０℃。
図１７参照。
【００５１】
工程（ｌ）では、基板と配線接続するための深いコンタクト窓６０を開口する
。コンタクト窓６０の開口は、ＲＩＥ（リアクティブ・イオン・エッチング）に
て行えばよい。この後、コンタクト窓６０内から酸化シリコン膜５８上に延在す
るように、バリアメタル層６１を先ず薄く形成する。次いで、タングステン（Ｗ
）層６２を厚く形成し、完全に窓を埋める。バリアメタル層６１とタングステン
（Ｗ）層６２とからなる積層構造を導電性プラグ６３として用いる。
【００５２】
なお、ＢＰＳＧ膜中に含まれるＢ（ボロン）およびＰ（リン）は、それぞれＢ
2Ｏ3およびＰ2Ｏ5という形でＢＰＳＧ膜中に取り込まれる。ＢＰＳＧ膜が低温で
リフローする際の物理機構は、上記の各不純物が膜中に取り込まれることによっ
て膜構造が歪んでより低温で結合が切れ易くなることに依存している。より多く
のＢ（ボロン），Ｐ（リン）の原子を含むことによりリフロー温度の低温化が図
れるのはこのためである。本発明を用いてアスペクト比が４以上の隙間を埋め込
む場合、埋め込み時の成膜条件が７００℃の水蒸気雰囲気中で行うものとすれば
、Ｂ（ボロン）３．７重量％，Ｐ（リン）４．７重量％以上の濃度が必要になり
、リフロー性を示す指標に重量％ではなくmol％を用いるとすれば、上記換算で
の総不純物濃度は、２４mol％となる。
【００５３】
以上が、本発明の一実施形態に沿った説明である。なお、上記の実施形態で示
した例にこだわらず、本発明には製造工程における条件、材料種等適宜変更が可
能である。例えば、最適な実施形態としてＤＲＡＭとロジックの混載デバイスを
取り上げたが、フラッシュメモリとロジックとの混載デバイスに用いることもで
きるし、また、設計サイズが異なる複数のロジックブロック同士の混載デバイス
であっても同様の効果を得ることはできるであろう。また、ＤＲＡＭ単体であっ
てもロジック単体であっても、本発明を採用することによって基本的な効果を得
ることはできるし、フラッシュメモリ単体であってもＦＲＡＭ単体であっても同
様の基本的効果を得ることはできる。
【図面の簡単な説明】
【００５４】
【図１】従来の混載型半導体装置の製造工程途中の断面図（工程ａ，ｂ）
【図２】従来の混載型半導体装置の製造工程途中の断面図（工程ｃ，ｄ）
【図３】従来の混載型半導体装置の製造工程途中の断面図（工程ｅ，ｆ）
【図４】従来の混載型半導体装置の製造工程途中の断面図（工程ｇ）
【図５】従来の混載型半導体装置の製造工程途中の断面図（工程ｈ）
【図６】従来の混載型半導体装置の製造工程途中の断面図（工程ｉ）
【図７】従来の混載型半導体装置の製造工程途中の断面図（工程ｊ）
【図８】従来の混載型半導体装置の製造工程途中の断面図（工程ｋ）
【図９】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ａ，ｂ）
【図１０】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ｃ，ｄ）
【図１１】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ｅ）
【図１２】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ｆ，ｇ）
【図１３】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ｈ）
【図１４】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ｉ）
【図１５】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ｊ）
【図１６】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ｋ）
【図１７】本発明の一実施形態に沿った混載型半導体装置の製造工程途中の断面図（工程ｌ）
【図１８】熱ＣＶＤによるＢＰＳＧ膜形成中の圧力と成膜レートとの関係を示す図
【符号の説明】
【００５５】
１          シリコン基板
２          素子分離絶縁膜
３，４      活性領域
５，６      ｎ型ウエル
７          ｐ型ウエル
１０，１１，１２，１３  ゲート電極
１５        低濃度部
１６        ソース・ドレイン領域
２０        窒化シリコン膜
２５        サイドウォールスペーサ
２６        高濃度部
３０        コバルトシリサイド膜
３３        窒化シリコン膜
３４        ボイド
３５，３８  ＢＰＳＧ膜
３６，３７  コンタクトホール
４０，４１  ポリシリコンプラグ
４４        タングステン酸化物
４５        酸化シリコン膜
４８        プラズマ酸化シリコン膜
４６        開口
４７        ビット線
４９        窒化シリコン膜
５０        アモルファスシリコンプラグ
５１        ゲート電極
５２        誘電体膜
５３        セルプレート
５５        キャパシタ
５８        プラズマ酸化シリコン膜
６０        コンタクトホール
６１        バリアメタル層
６２        タングステン層
６３        導電性プラグ
６４        チタン層
６５        窒化チタン層
６６        タングステン層
６７        窒化層
６８        プラズマ酸化膜
６９        プラズマ窒化膜
【図１】
2005005725.tif 000003
【図２】
2005005725.tif 000004
【図３】
2005005725.tif 000005
【図４】
2005005725.tif 000006
【図５】
2005005725.tif 000007
【図６】
2005005725.tif 000008
【図７】
2005005725.tif 000009
【図８】
2005005725.tif 000010
【図９】
2005005725.tif 000011
【図１０】
2005005725.tif 000012
【図１１】
2005005725.tif 000013
【図１２】
2005005725.tif 000014
【図１３】
2005005725.tif 000015
【図１４】
2005005725.tif 000016
【図１５】
2005005725.tif 000017
【図１６】
2005005725.tif 000018
【図１７】
2005005725.tif 000019
【図１８】
2005005725.tif 000020