(57)【要約】【課題】  本発明の課題は、半導体装置のゲート絶縁膜について、ボロンの突き抜けを抑制し、かつ酸化膜等価膜厚を小さくすることである。【解決手段】  本発明の製造方法は、半導体基板１上に形成された酸化膜１０と、酸化膜１０上に形成された高誘電体膜２と、高誘電体膜２上に形成された窒化膜９とを有する半導体装置を製造する方法であって、窒化膜９を、成膜後、窒素雰囲気中で加熱処理して形成することによって上記課題を達成することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成された酸化膜と、前記酸化膜上に形成された高誘電体膜と、前記高誘電体膜上に形成された窒化膜とを有する半導体装置の製造方法において、窒化膜は、成膜後に窒素雰囲気中で７００℃〜８５０℃で、１５秒以下の時間加熱処理されることを特徴とする半導体装置の製造方法。
【請求項２】
前記窒化膜の加熱処理は、窒素雰囲気中で、７００〜８００℃で、５〜１０秒間行われることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記窒化膜は、化学気相蒸着法で形成されることを特徴とする請求項１または請求項２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体膜と窒化膜からなるゲート絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来のシリコン酸化膜より高い誘電率をもつ高誘電体膜（High-k膜）を用いた電界効果トランジスタの製作方法について、その概略を図３を用いて述べる。まず、基板洗浄工程（Ｓ３０）において、シリコン基板の表面の自然酸化膜や塵埃を除去する。次に、酸化膜形成工程（Ｓ３１）において、基板表面保護用のシリコン酸化膜は、高温による酸化により、シリコン基板表面に所定の厚さ形成される。この後、酸化膜除去工程（Ｓ３２）において、表面保護のシリコン酸化膜が除去される。絶縁膜形成工程（Ｓ３３）において、高誘電体膜が成膜される。この後、ゲート電極形成工程（Ｓ３４）において、ゲート電極が形成される。ゲート加工工程（Ｓ３５）において、ゲート電極が加工される。更に、エクステンション加工工程（Ｓ３６）にてエクステンション領域が形成され、サイドウォール加工工程（Ｓ３７）にてサイドウォールが形成され、ソース、ドレーン形成工程（Ｓ３８）にてソース領域とドレーン領域が形成される。その後、ソース領域とドレーン領域活性化のため約１０００℃の活性化アニール工程（Ｓ３９）が実施される。
【０００３】
現在、デバイスの高集積化の進展にともないデバイスサイズは小さくなり、その構成要素である膜の厚さも薄くなっている。特にゲート絶縁膜に用いられているシリコン酸化膜では、その膜厚が約１．５ｎｍ以下では、直接トンネル効果でリーク電流が無視できない量流れ、ゲート絶縁膜としての機能を果たさなくなる。このため従来のシリコン酸化膜をゲート絶縁膜として用いることが限界となっている。
【０００４】
物理的膜厚を厚くすることで直接トンネル効果を抑制することができるが、これでは高集積化の要求に答えられない。そのため、物理膜厚を厚くしても、高誘電体膜を用いることで、直接トンネル効果を抑制する膜厚を確保し、かつ、電気的には１．５ｎｍの酸化膜と同等（酸化膜等価膜厚と以下略記する）または薄い膜厚を得ることができると考えられる。
【０００５】
しかしながら、高誘電体膜単独では、高誘電体膜を薄くして行くと、ソース領域およびドレーン領域の活性化工程での活性化アニール工程における熱処理のため、ボロンが高誘電体膜中へと突き抜けて更に電極にまで達し（以下ボロンの突き抜けと略記する）、そのため電界効果トランジスタとしての動作をしなくなる問題がある。
【０００６】
この問題を解決するために、高誘電体膜上に窒化膜を形成している。高誘電体膜上に形成された窒素を含有する膜については、以下の特許文献に記載がある。
【０００７】
ＣＶＤ−ＨｆＯ２の高誘電体膜上に形成された窒素含有層（ＨｆＮＯ２）は、高誘電体膜のＣＶＤ−ＨｆＯ２の上層部にバリアメタルと導電体からなるＴｉＮ／Ａｌ膜を形成する際、バリアメタルに窒素が含有するため、ＣＶＤ−ＨｆＯ２の上層部に窒素が導入されて窒素含有層が同時に形成される（特許文献１の図３参照）。しかし、高誘電体膜上における窒素含有層（ＨｆＮＯ２）形成後の、窒素含有層の熱処理について記載されていない。
【０００８】
半導体装置の高誘電体層上に形成された窒素リッチ層の形成について、まず、大量の窒素を高誘電体層のほぼ真中まで注入する。それに続いて高誘電体層の上部に多結晶シリコン・ゲート層を形成し、次いで温度を約５秒〜１０分の間、約９００℃〜１１００℃に上げる。このアニ−ル・ステップにより、高誘電体層上に窒素リッチ層が形成される（特許文献２の図１〜図５参照）。しかし、高誘電体層上における窒素リッチ層形成後の、窒素リッチ層の熱処理について記載されていない。
【０００９】
半導体装置のゲート絶縁膜として、ゲート酸化膜の上にシリコン窒化膜を形成し、それを再酸化することでシリコン窒化膜の表面部分がわずかに酸化されて、酸化膜／窒化膜／酸化膜（ＯＮＯ構造）が形成される（特許文献３の図１参照）。しかし、高誘電体層上にシリコン窒化膜を形成する基本構成とその熱処理について記載されていない。
【特許文献１】特開２００３−８００５号公報
【特許文献２】特開２００１−２７４３９３号公報
【特許文献３】特開平８−２３０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
そこで本発明の課題は、半導体装置のゲート絶縁膜について、ボロンの突き抜けを抑制し、かつ酸化膜等価膜厚を小さくすることである。また、蓄積側ヒステリシスを小さくすることである。
【課題を解決するための手段】
【００１１】
本発明は、半導体基板上に形成された酸化膜と、酸化膜上に形成された高誘電体膜と、高誘電体膜上に形成された窒化膜とを有する半導体装置において、窒化膜は、成膜後に窒素雰囲気中で加熱処理されることを特徴とする半導体装置の製造方法である。
本発明において、窒化膜の加熱処理温度は、窒素雰囲気中、７００℃〜８５０℃で行うことが好ましく、７００℃〜８００℃で行うことがさらに好ましい。
また、加熱処理時間は、１５秒以下で行うことが好ましく、５〜１０秒間の範囲で行うことがさらに好ましい。
【００１２】
また、本発明において、窒化膜が、化学気相蒸着法で形成されることが好ましい。
【発明の効果】
【００１３】
本発明は、半導体装置のゲート絶縁膜について、ボロンの突き抜けを抑制し、かつ酸化膜等価膜厚を小さくすることができる。又は、蓄積側ヒステリシスを小さくすることができる。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施形態について、図１〜図２を用いて説明する。図１には、半導体装置の一例として電界効果トランジスタが示されている。電界効果トランジスタは、シリコン基板などの半導体基板１上に酸化膜１０、高誘電体膜２と窒化膜９とからなるゲート絶縁膜１１が形成されている。ゲート絶縁膜１１上には、ゲート電極８が形成されている。半導体基板の表面領域には、ソース領域５、エクステンション領域３、チャネル領域４、エクステンション領域３、ドレーン領域６が、順に形成されている。チャネル領域４に接するようにゲート絶縁膜１１が半導体基板１上に配置されている。ゲート絶縁膜１１とゲート電極８の側部の半導体基板上にサイドウォール７が形成されている。
【００１５】
酸化膜１０は、高温処理など種々の方法で半導体基板１上に形成される。窒化膜９の形成も他の処理で形成されてもよい。
【００１６】
高誘電体膜２は、半導体基板１上に形成される酸化膜１０よりも誘電率が高い膜（High-k膜）であり、酸化膜１０に比して、物理膜厚を厚くしても、酸化膜等価膜厚を小さくできるものである。高誘電体膜１の物理膜厚を厚くできることにより、トンネル効果を抑制することができる。高誘電体膜１は、例えばハフニウムとアルミニウムの共晶酸化物であるハフニウムアルミネート膜を使用することができる。
【００１７】
窒化膜９は、窒素を含む膜であり、例えば、窒化シリコン膜がある。窒化膜９は、ボロンの突き抜けを抑制することができる。窒化膜９は、高誘電体膜２の上に成膜される。窒化膜９の成膜に続いて、窒化膜熱処理工程で形成された窒化膜９は、窒素雰囲気中で、適切な温度と時間で処理される。窒化膜９の成膜方法は、化学気相蒸着（chemical vapor deposition、ＣＶＤ）法が好ましいが、他の同等な膜が成膜される方法でもよい。適切な熱処理は、窒素雰囲気中、７００℃〜８５０℃間の温度範囲で１５秒以下で行うことが好ましい。特に、窒素雰囲気中、７００℃〜８００℃間の温度で５秒〜１０秒間の範囲で行うことが更に好ましい。このような熱処理の温度と時間を取ることにより、酸化膜等価膜厚と蓄積側ヒステリシスを適切な値にすることができる。
【００１８】
図２は、本発明による、ハフニウムアルミネート膜を高誘電体膜２として用いた電界効果トランジスタの製作のフロー図を示している。まず、基板洗浄工程（Ｓ１０）でシリコン基板を洗浄する。酸化膜形成工程（Ｓ１１）で洗浄したシリコン基板上に、シリコン酸化膜を形成する。次に、ゲート絶縁膜形成工程（Ｓ１２）でシリコン酸化膜上に高誘電体膜を形成する。窒化シリコン膜形成工程（Ｓ１３）で高誘電体膜上に窒化シリコン膜を形成する。窒化シリコン膜熱処理工程（Ｓ１４）で窒化シリコン膜は、窒素雰囲気中で適切な温度と時間で熱処理される。その後、ゲート電極形成工程（Ｓ１５）で窒化シリコン膜上にゲート電極を形成する。更に、ゲート加工工程（Ｓ１６）、エクステンション加工工程（Ｓ１７）、サイドウォール加工工程（Ｓ１８）、ソース領域、ドレーン領域形成工程（Ｓ１９）、活性化アニール処理工程（Ｓ２０）を行い、電界効果トランジスタを製作する。
【実施例】
【００１９】
本発明による電界効果ドランジスタの製造は、まず、基板洗浄工程において、基板表面の自然酸化膜や塵埃が除去される。次に酸化膜形成工程において、高温による酸化によってシリコン基板の表面にシリコン酸化膜が、所定の厚さに形成される。高誘電率絶縁膜形成工程において、高誘電体膜の一種であるハフニウムアルミネート膜が所定の厚さに成膜される。この後、ボロンの突き抜け抑制用の窒化シリコン膜が成膜される。この成膜方法は、化学気相蒸着（chemical vapor deposition、ＣＶＤ）法で行う。窒化シリコン膜は、シリコン酸化膜２ｎｍ上に０．５ｎｍが成膜された。窒化シリコン膜の成膜に続いて、窒化シリコン膜の熱処理工程において、形成された窒化シリコン膜が窒素雰囲気中で以下のように適切な温度と時間で熱処理された。
【００２０】
実施例１において、窒化シリコン膜は、窒素雰囲気において、７００℃で５秒間、熱処理が行われた。その結果、酸化膜等価膜厚は、２．２ｎｍであり、蓄積側ヒステリシスは、１．６３ｍｖであった。
【００２１】
実施例２において、窒化シリコン膜は、窒素雰囲気において、７００℃で１０秒間、熱処理が行われた。その結果、酸化膜等価膜厚は、２．２ｎｍであり、蓄積型ヒステリシスは、１．２９ｍｖであった。
【００２２】
実施例３において、窒化シリコン膜は、窒素雰囲気において、８５０℃で５秒間、熱処理が行われた。その結果、酸化膜等価膜厚は、２．３５ｎｍであり、蓄積側ヒステリシスは、１．５７ｍｖであった。
【００２３】
実施例４において、窒化シリコン膜は、窒素雰囲気において、８５０℃で１０秒間、熱処理が行われた。その結果、酸化膜等価膜厚は、２．３８ｎｍとなり、少し大きい値であった。蓄積側ヒステリシスは、１．４４ｍｖとなり、少し大きな値であった。
【００２４】
実施例５において、窒化シリコン膜は、窒素雰囲気において、１０００℃で１秒間、熱処理が行われた。その結果、酸化膜等価膜厚は、２．４ｎｍであり、蓄積側ヒステリシスは、１．００ｍｖであった。
【００２５】
これらの試料から熱処理温度が高くなるにつれて窒化シリコン膜が酸化されて膜厚が増加して行くことがわかる。また、処理時間が長くなることにより蓄積側のヒステリシスが、窒化シリコン膜中の不純物の脱離により小さくなっていくことが判る。
【００２６】
これらの結果から、窒化シリコン膜９の熱処理条件は、処理温度が７００℃〜８５０℃の範囲で、処理時間は１５秒以下が好ましい。特に、処理温度が７００℃〜８００℃で、処理時間は５秒〜１０秒が好ましい。このような範囲で処理すると、酸化膜等価膜厚が小さく、かつ蓄積側のヒステリシスが小さい半導体装置を製作することができた。
【図面の簡単な説明】
【００２７】
【図１】本発明の電界効果トランジスタを示す概略断面図。
【図２】本発明の電界効果トランジスタを製作するフロー図。
【図３】従来の電界効果トランジスタを製作するフロー図。
【符号の説明】
【００２８】
１・・・半導体基板
２・・・高誘電体膜
３・・・エクステンション領域
４・・・チャネル領域
５・・・ソース領域
６・・・ドレーン領域
７・・・サイドウォール
８・・・ゲート電極
９・・・窒化膜
１０・・・酸化膜
１１・・・ゲート絶縁膜
【図１】
2005277319.tif 000003
【図２】
2005277319.tif 000004
【図３】
2005277319.tif 000005