(57)【要約】【課題】ストレージノードコンタクトプラグとゲート電極が電気的に短絡されることを防止できるようにアタック防止膜を形成することを特徴とする半導体素子の製造方法を提供する。【解決手段】第１プラグ形成のためのＣＭＰ工程及び洗浄後にその全面にアタック防止膜を蒸着して絶縁性物質膜が損失された部分を埋め込むようにして後続する第２プラグを形成するためのエッチング工程でアタック防止膜が導電パターンの下部に損失が広がることを防止する。また、第２コンタクト孔の形成工程まで行なった後、損失された絶縁性物質膜に沿って導電パターン部分まで損失が広がった全体プロファイルに従って、損失された部分を十分に覆うようにアタック防止膜を形成して、エッチバック工程を介して第１プラグが露出されるようにしてから、第２プラグを形成することによって、アタック防止膜を介して導電パターンと第２プラグとの間の電気的短絡を防止する。【選択図】図８
2005005669.tif 000002
【特許請求の範囲】
【請求項１】
基板上に隣接する複数の導電パターンを形成するステップと、
前記導電パターンが形成されたプロファイル（ｐｒｏｆｉｌｅ）に従って、エッチング停止膜を形成するステップと、
前記エッチング停止膜上に第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜と前記エッチング停止膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させる第１コンタクト孔を形成するステップと、
前記第１コンタクト孔を含む結果構造物上面に導電膜を蒸着するステップと、
前記導電膜に化学的機械的研磨工程を実施して平坦化を行い、前記導電パターンの上部と前記第１層間絶縁膜とを実質的に同一平面化した複数の第１プラグを形成するステップと、
前記化学的機械的研磨工程の際に発生した残留物を除去するために洗浄するステップと、
前記第１プラグ上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜を選択的にエッチングして前記第１プラグを露出させる第２コンタクト孔を形成するステップと、
前記第２コンタクト孔を介して前記第１プラグと接続される第２プラグを形成するステップとを備え、
前記第２プラグと前記導電パターンとの間にアタック防止膜を形成することを特徴とする半導体素子の製造方法。
【請求項２】
前記エッチング停止膜は、その最下部及び最上部に窒化膜を備え、その間には前記窒化膜に比べて誘電率が低い少なくとも１つ以上の絶縁性物質膜を有する多層構造からなることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項３】
前記洗浄するステップの後、前記第１プラグが形成された全面に前記アタック防止膜を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項４】
前記第２コンタクト孔を形成するステップの後、前記第２コンタクト孔が形成されたプロファイル（ｐｒｏｆｉｌｅ）に従って、前記アタック防止膜を形成することを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項５】
前記アタック防止膜は窒化膜系列であることを特徴とする請求項１、３、４の内のいずれか１項に記載の半導体素子の製造方法。
【請求項６】
前記アタック防止膜は、３０Å乃至３００Åの厚さに形成することを特徴とする請求項１、３、４の内のいずれか１項に記載の半導体素子の製造方法。
【請求項７】
前記窒化膜に比べて誘電率が低い絶縁性物質膜は、酸化膜系列、Ａｌ２Ｏ３膜、及びＴａＯＮ膜の内の少なくともいずれか１つの膜を含むことを特徴とする請求項２に記載の半導体素子の製造方法。
【請求項８】
前記洗浄するステップにおいて、フッ酸または緩衝酸化物エッチング液（ＢＯＥ）を含む洗浄液を用いることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項９】
前記導電パターンはゲート電極パターンであり、前記第２プラグはストレージノードコンタクトプラグであることを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１０】
前記第１コンタクト孔を形成するためのエッチング前にゲート導電層上部の第１層間絶縁膜及びエッチング停止膜を、セル領域のみオープンしたマスクを用いたプラズマエッチングによって、またはマスク工程なしの化学的機械的研磨工程によって、一部または全部を除去するステップをさらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
【請求項１１】
前記第１層間絶縁膜及びエッチング停止膜の一部を除去するステップにおいて、その絶縁膜の厚さはゲート導電層の上部から５００Å〜１５００Åであることを特徴とする請求項１０に記載の半導体素子製造方法。
【請求項１２】
基板上に隣接する複数の導電パターンを形成するステップと、
前記導電パターンが形成されたプロファイルに従って、エッチング停止膜を形成するステップと、
前記エッチング停止膜上に第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜と前記エッチング停止膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させる第１コンタクト孔を形成するステップと、
前記第１コンタクト孔を含む結果構造物上面に導電膜を蒸着するステップと、
前記導電膜に化学的機械的研磨工程を実施して平坦化を行い、前記導電パターンの上部と前記第１層間絶縁膜とを実質的に同一平面化した複数の第１プラグを形成するステップと、
前記化学的機械的研磨工程の際に発生した残留物を除去するために洗浄するステップと、
前記第１プラグ上にアタック防止膜を形成するステップと、
前記アタック防止膜上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜と前記アタック防止膜を選択的にエッチングして前記第１プラグを露出させる第２コンタクト孔を形成するステップと、
前記第２コンタクト孔を介して前記第１プラグと接続される第２プラグを形成するステップとを備えることを特徴とする半導体素子の製造方法。
【請求項１３】
基板上に隣接する複数の導電パターンを形成するステップと、
前記導電パターンが形成されたプロファイルに従って、エッチング停止膜を形成するステップと、
前記エッチング停止膜上に第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜と前記エッチング停止膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させる第１コンタクト孔を形成するステップと、
前記第１コンタクト孔を含む結果構造物上面に導電膜を蒸着するステップと、
前記導電膜に化学的機械的研磨工程を実施して平坦化を行い、前記導電パターンの上部と前記第１層間絶縁膜とを実質的に同一平面化した複数の第１プラグを形成するステップと、
前記化学的機械的研磨工程の際に発生した残留物を除去するために洗浄するステップと、
前記第１プラグ上に第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜を選択的にエッチングして前記第１プラグを露出させる第２コンタクト孔を形成するステップと、
前記第２コンタクト孔が形成されたプロファイルに従って、アタック防止膜を形成するステップと、
エッチバック工程を介して前記第２コンタクト孔の底面上の前記アタック防止膜を除去するステップと、
前記第２コンタクト孔を介して前記第１プラグと接続される第２プラグを形成するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項１４】
前記エッチング停止膜は、その最下部及び最上部に窒化膜を備え、その間には前記窒化膜に比べて誘電率が低い少なくとも１つ以上の絶縁性物質膜を有する多層構造からなることを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
【請求項１５】
前記アタック防止膜は、窒化膜系列であることを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
【請求項１６】
前記アタック防止膜は、３０Å乃至３００Åの厚さに形成することを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
【請求項１７】
前記窒化膜に比べて誘電率が低い絶縁性物質膜は、酸化膜系列、Ａｌ２Ｏ３膜、及びＴａＯＮ膜の内の少なくともいずれか１つの膜を含むことを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
【請求項１８】
前記洗浄するステップにおいて、フッ酸または緩衝酸化物エッチング液（ＢＯＥ）を含む洗浄液を用いることを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
【請求項１９】
前記導電パターンは、ゲート電極パターンであり、前記第２プラグはストレージノードコンタクトプラグであることを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
【請求項２０】
前記第１コンタクト孔を形成するためのエッチング前にゲート導電層上部の第１層間絶縁膜及びエッチング停止膜を、セル領域のみオープンしたマスクを用いたプラズマエッチングによって、またはマスク工程なしの化学的機械的研磨工程によって、一部または全部を除去するステップをさらに含むことを特徴とする請求項１２又は１３に記載の半導体素子の製造方法。
【請求項２１】
前記第１層間絶縁膜及びエッチング停止膜の一部を除去するステップにおいて、その絶縁膜の厚さはゲート導電層の上部から５００Å〜１５００Åであることを特徴とする請求項２０に記載の半導体素子製造方法。
【請求項２２】
基板上に隣接する複数の導電パターンを形成するステップと、
前記導電パターンが形成されたプロファイルに従って、その最下部及び最上部は窒化膜を備え、その間には前記窒化膜に比べて誘電率が低い少なくとも１つ以上の絶縁性物質膜を有する多層構造のエッチング停止膜を形成するステップと、
前記エッチング停止膜上に第１層間絶縁膜を形成するステップと、
前記第１層間絶縁膜と前記エッチング停止膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させる第１コンタクト孔を形成するステップと、
前記第１コンタクト孔を含む結果構造物上面に導電膜を蒸着するステップと、
前記導電膜を化学的機械的研磨工程を実施して平面化を行い、前記導電パターンの上部と前記第１層間絶縁膜とを実質的に同一平面化した複数の第１プラグを形成するステップと、
前記化学的機械的研磨工程の際に発生した残留物を除去するために洗浄するステップと、
前記第１プラグ上にフローフィル（ｆｌｏｗ−ｆｉｌｌ）特性を有する第２層間絶縁膜を形成するステップと、
前記第２層間絶縁膜を選択的にエッチングして前記第１プラグを露出させる第２コンタクト孔を形成するステップと、
前記第２コンタクト孔を介して前記第１プラグと接続される第２プラグを形成するステップとを含むことを特徴とする半導体素子の製造方法。
【請求項２３】
前記洗浄するステップの後、前記プラグが形成された全面にフローフィル特性を有する第２層間絶縁膜を形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２４】
前記第２層間絶縁膜は、ＡＰＬ（Ａｄｖａｎｃｅｄ  Ｐｌａｎａｒｉｚａｔｉｏｎ  Ｌａｙｅｒ）、ＳＯＤ（Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃ）、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）などの酸化膜系列であることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２５】
前記第２層間絶縁膜は、１０００Å〜８０００Åの厚さに形成することを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２６】
前記洗浄するステップにおいて、フッ酸または緩衝酸化物エッチング液（ＢＯＥ）を含む洗浄液を用いることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２７】
前記導電パターンはゲート電極パターンであり、前記第２プラグはストレージノードコンタクトプラグであることを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２８】
前記第１コンタクト孔を形成するためのエッチング前にゲート導電層上部の第１層間絶縁膜及びエッチング停止膜を、セル領域のみオープンしたマスクを用いたプラズマエッチングによって、またはマスク工程なしの化学的機械的研磨工程によって、一部または全部を除去するステップをさらに含むことを特徴とする請求項２２に記載の半導体素子の製造方法。
【請求項２９】
前記第１層間絶縁膜及びエッチング停止膜の一部を除去するステップにおいて、その絶縁膜の厚さはゲート導電層の上部から５００Å〜１５００Åであることを特徴とする請求項２８に記載の半導体素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子の製造方法に関し、特にその両側に窒化膜を有し、その間に酸化膜を有する多層絶縁膜構造のエッチング停止膜が側壁に形成されているゲート電極パターン構造を含む半導体素子の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置に対する集積度の増加に伴い、エッチング対象膜の厚さが増加するようになり、これによってエッチング工程に対する負担が次第に増加するようになった。
【０００３】
例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）においてセルコンタクトとキャパシタコンタクト形成工程時に自己整合コンタクト（Ｓｅｌｆ−ａｌｉｇｎｉｎｇ  Ｃｏｎｔａｃｔ；以下、ＳＡＣと記す）のエッチング方式を採用するようになった。この場合、エッチング対象膜の厚さの増加により、過度なエッチングが行なわれるようになり、ゲート電極またはビットラインなどに損失が発生する。従って、この損失を防止し、ＳＡＣ特有のエッチングプロファイルを得るために、酸化膜系列の層間絶縁膜とエッチング選択比を有する窒化膜系列のエッチング停止膜とをゲート電極とビットラインなどの導電パターンの側壁及び上部に形成した。
【０００４】
こうしたエッチング停止膜は、通常コンタクト形成のためのエッチング工程において導電パターンの上部では大半が除去され、その側壁にスペーサ形状に残る。
エッチング停止膜の蒸着厚さが増加すると、エッチングによる導電パターンのアタックを防止する効果は増加する反面、コンタクトオープン面積を減少させてしまうため、通常は薄く形成する。
【０００５】
一方、高集積化が進むにつれ、ピッチ（Ｐｉｔｃｈ）は次第に減少し、各単位素子の垂直的な配列が増加することによって、エッチング工程に対する負担とそれによる過度なエッチングはさらに加速化し、単一の窒化膜を用いたエッチング停止膜によっても導電パターンのアタックを防止し、所望のエッチングプロファイルを得ることが困難になってきている（例えば、特許文献１、特許文献２参照）。
【０００６】
そこで、多層エッチング停止膜の構造が窒化膜／酸化膜／窒化膜構造となるように窒化膜の間に酸化膜を入れると、多層の窒化膜を用いる場合に比べて寄生キャパシタンスを減少させることができ、また漏れ電流特性を向上させることができる。
【０００７】
図１乃至図４は、従来の窒化膜／酸化膜／窒化膜のエッチング停止膜構造を有する半導体装置の製造工程を説明するための断面図であって、これを参照して従来の製造工程とその問題点について説明する。
まず、図１に示すように、半導体素子をなすための複数の要素が形成された基板１０上に絶縁膜１１Ａと導電膜１１Ｂ及びハードマスク１１Ｃが積層された構造の複数のゲート電極パターンＧと、ゲート電極パターンＧ間の基板１０の表面から拡張された構造の活性層１２を形成する。
【０００８】
絶縁膜１１Ａは通常ゲート絶縁膜といわれ、酸化膜系列の物質を用いており、導電膜１１Ｂはゲートまたはゲート電極といわれ、ポリシリコンのみを単独に用いる構造、ポリシリコンとタングステンシリサイドが積層されたポリサイド構造、ポリシリコンとタングステンが積層された構造、タングステン単独の構造、またはタングステンとタングステンシリサイドが積層された構造など、様々な構造に形成することができる。
【０００９】
活性層１２は通常Ｐ型またはＮ型の不純物イオン注入と熱拡散を介して形成し、ソース／ドレーン接合などがこれに該当する。
ゲート電極パターンＧが形成された全体のプロファイル（ｐｒｏｆｉｌｅ）に従って、窒化膜１３Ａと酸化膜１３Ｂ及び窒化膜１３Ｃをそれぞれ薄く蒸着して３層構造のエッチング停止膜Ｓを形成する。
【００１０】
エッチング停止膜Ｓが形成された全面にゲート電極パターンＧの間を十分に埋込み、その上部が平坦な第１層間絶縁膜１４を形成する。
第１層間絶縁膜１４は酸化膜系列を用いる。第１層間絶縁膜１４に用いられる酸化膜系列の物質膜としては、ＢＰＳＧ（Ｂｏｒｏ  Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＢＳＧ（Ｂｏｒｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＰＳＧ（Ｐｈｏｓｐｈｏ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）膜、ＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ  Ｏｒｔｈｏ  Ｓｉｌｉｃａｔｅ）膜、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化膜、ＡＰＬ（Ａｄｖａｎｃｅｄ  Ｐｌｎａｒｉｚａｔｉｏｎ  Ｌａｙｅｒ）膜、有機または無機系列の低誘電率膜（Ｌｏｗ−ｋ）などを単独または積層して用いる。一方、膜の蒸着後に上部の平坦性を確保するために、別途のフロー工程と平坦化工程を行なうこともある。
【００１１】
第１層間絶縁膜１４上にフォトレジストを塗布し、露光及び現像工程を行なって、セルコンタクトのためのマスクであるフォトレジストパターン１５を形成した後、ＳＡＣエッチング工程を介してセルコンタクトのためのコンタクト孔（図示せず）を形成する。
ＳＡＣエッチング工程を具体的に説明すると、まずフォトレジストパターン１５をエッチングマスクにして第１層間絶縁膜１４をエッチング１６する。次に、窒化膜１３Ｃ／酸化膜１３Ｂ／窒化膜１３Ａを順にエッチングして活性層１２が露出されるようにした後、洗浄工程を介してコンタクトオープン面積を確保し、エッチング残留物を除去する。
【００１２】
ＳＡＣエッチング工程時にはＣとＦを含有するＣ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８、またはＣ５Ｆ８などのガスと、Ｃ、Ｈ、Ｆを含むＣＨＦ３、ＣＨ２Ｆ２などのガスを混合して用いる。こうしたＳＡＣエッチング工程において、多層のエッチング停止膜のうち、酸化膜の一部露出は不回避である。
【００１３】
次に図２を参照すると、コンタクト孔が形成された全面にポリシリコン、バリア金属（ｂａｒｒｉｅｒ  ｍｅｔａｌ）及びタングステンなどのプラグ形成用物質を蒸着した後、化学機械的研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ；以下、ＣＭＰと記す）工程を介して互いに隔離された複数のプラグ１７を形成する。一方、ＣＭＰ工程時には研磨成分を含む腐食性のスラリー（Ｓｌｕｒｒｙ）を用いる。この場合、主にＳｉＯ２またはＣｅＯ２系列のスラリーを用い、こうしたスラリーのカスがＣＭＰ工程後に残留する。そのため、ＣＭＰ工程後には別途の洗浄工程が必要であり、この際に用いられる洗浄液としては薄いフッ酸（ＨＦ）または緩衝酸化物エッチング液（Ｂｕｆｆｅｒｅｄ  Ｏｘｉｄｅ  Ｅｔｃｈａｎｔ；以下、ＢＯＥと記す）が用いられる。
【００１４】
一方、フッ酸系溶液（フッ酸を含む溶液）は酸化膜に対するエッチングレートが非常に高いため、上述したプラグ１７の隔離後に行なう洗浄工程においてゲート電極パターンＧの側壁スペーサ形態のエッチング停止膜Ｓのうちの窒化膜１３Ａ、１３Ｂに比べて誘電率が低い酸化膜１３Ｂのエッチングが選択的に急速になされる。
図２における図面符号‘Ａ’は、洗浄工程によって酸化膜１３Ｂ上部の一部が損失されたことを示す。
【００１５】
次に、図３を参照すると、プラグ１７が形成された全面に第２層間絶縁膜１８と第３層間絶縁膜１９を形成した後、ストレージノードコンタクト孔を形成するためのフォトレジストパターン２０を形成し、フォトレジストパターン２０をエッチングマスクとして第３層間絶縁膜１９と第２層間絶縁膜１８を選択的にエッチングしてプラグ１７を露出させるコンタクト孔２１を形成する。
【００１６】
一方、コンタクト孔２１の形成時にはＳＡＣエッチング工程を導入して行ない、上述した酸化膜１３Ｂが損失された部分ＡではこうしたＳＡＣエッチング工程でエッチングされた隙間に沿ってさらに急激にエッチングが行なわれ、図３に示す‘Ｂ’のようにゲート電極パターンの導電膜１１Ｂ及びハードマスク１１Ｃまで損失が発生してしまう。これは結局、後続するストレージノードコンタクト用プラグの形成時にゲート電極とストレージノードコンタクトプラグとの間の電気的短絡発生させる。
【００１７】
上述した図２における酸化膜１３Ｂの損失Ａは、ハードマスク１１Ｃの厚さが相対的に薄いウェーハの縁領域でさらに多く発生し、図３のようにストレージノードコンタクト孔２１の形成工程においてマスクのミスアライメントが発生する場合はさらに深刻になる。特に、こうした現象はストレージノード形成のためのコンタクトが、ラインタイプの場合よりホールタイプの場合にさらに深刻な工程上の不良が発生する。
【００１８】
これに対する改善策として、ゲートハードマスク１１Ｃの厚さを増加させることが考慮できるが、この場合はゲートエッチング前にハードマスクの厚さを高くしなければならないので、ゲートエッチングの断面を容易に制御することが困難になる。特に、周辺回路領域のように孤立したパターンが形成される所ではエッチング前とエッチング後のＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｔｉｏｎ）の差異が高濃度パターンを有するセル回路領域に比べてより多く発生する。
【００１９】
また、ハードマスクの厚さの増加は、縦横比（Ａｓｐｅｃｔ  ｒａｔｉｏ）の増加を招いて後続蒸着される絶縁膜のギャップフィル（Ｇａｐ−ｆｉｌｌ）不良といった、他の問題も発生する。
また、他の改善策として、洗浄ステップでより薄い洗浄溶液を用いる方法が考慮できるが、この場合は洗浄工程の時間が長くなり、生産性が大きく低下するという問題が発生する。
また、ストレージノードコンタクト形成時のミスアライメントによる問題点を解決するために、ストレージノードコンタクトのサイズを小さくする方法も考慮できるが、これはコンタクトノットオープン（ｃｏｎｔａｃｔ  ｎｏｔ  ｏｐｅｎ）欠陥の発生と再作業の増加を招く恐れがある。
【００２０】
続いて、後続工程について説明する。
図４に示すように、コンタクト孔２１が形成された全面にストレージノードコンタクトプラグ形成のための導電性物質（例えば、ドープドポリシリコン（Ｄｏｐｅｄ  ｐｏｌｙｓｉｌｉｃｏｎ））を蒸着した後、ＣＭＰ工程を介して互いに隔離されたストレージノードコンタクトプラグ２２を形成する。
一方、上述したような酸化膜１３Ｂの損失及び後続するＳＡＣ工程におけるこうした損失により発生する追加的なゲートハードマスク１１Ｃの損失のため、ストレージノードコンタクトプラグ２２とゲート導電膜１１Ｂが図面符号‘Ｃ’のように電気的に短絡してしまうことが分かる。
【００２１】
【特許文献１】米国特許第６５１１９０４号明細書
【特許文献２】米国特許第６２３９０２６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００２２】
そこで、本発明は上記従来の半導体素子の製造方法における問題点に鑑みてなされたものであって、本発明の目的は、両側に窒化膜を有し、その間に酸化膜を有する多層絶縁膜構造のエッチング停止膜を側壁に有するゲート電極パターン構造を含む半導体素子の製造工程のうち、特にプラグ形成のためのＣＭＰ工程後に行なう洗浄工程における酸化膜の損失を最小化し、後続するストレージノードコンタクトプラグとゲート電極が電気的に短絡されることを防止できるようにアタック防止膜を形成することを特徴とする半導体素子の製造方法を提供することにある。
【課題を解決するための手段】
【００２３】
上記目的を達成するためになされた本発明による半導体素子の製造方法は、基板上に隣接する複数の導電パターンを形成するステップと、前記導電パターンが形成されたプロファイル（ｐｒｏｆｉｌｅ）に従って、エッチング停止膜を形成するステップと、前記エッチング停止膜上に第１層間絶縁膜を形成するステップと、前記第１層間絶縁膜と前記エッチング停止膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させる第１コンタクト孔を形成するステップと、前記第１コンタクト孔を含む結果構造物上面に導電膜を蒸着するステップと、前記導電膜に化学的機械的研磨工程を実施して平坦化を行い、前記導電パターンの上部と前記第１層間絶縁膜とを実質的に同一平面化した複数の第１プラグを形成するステップと、前記化学的機械的研磨工程の際に発生した残留物を除去するために洗浄するステップと、前記第１プラグ上に第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜を選択的にエッチングして前記第１プラグを露出させる第２コンタクト孔を形成するステップと、前記第２コンタクト孔を介して前記第１プラグと接続される第２プラグを形成するステップとを備え、前記第２プラグと前記導電パターンとの間にアタック防止膜を形成することを特徴とする。
【００２４】
また、上記目的を達成するためになされた本発明による半導体素子の製造方法は、基板上に隣接する複数の導電パターンを形成するステップと、前記導電パターンが形成されたプロファイルに従って、エッチング停止膜を形成するステップと、前記エッチング停止膜上に第１層間絶縁膜を形成するステップと、前記第１層間絶縁膜と前記エッチング停止膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させる第１コンタクト孔を形成するステップと、前記第１コンタクト孔を含む結果構造物上面に導電膜を蒸着するステップと、前記導電膜に化学的機械的研磨工程を実施して平坦化を行い、前記導電パターンの上部と前記第１層間絶縁膜とを実質的に同一平面化した複数の第１プラグを形成するステップと、前記化学的機械的研磨工程の際に発生した残留物を除去するために洗浄するステップと、前記第１プラグ上にアタック防止膜を形成するステップと、前記アタック防止膜上に第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜と前記アタック防止膜を選択的にエッチングして前記第１プラグを露出させる第２コンタクト孔を形成するステップと、前記第２コンタクト孔を介して前記第１プラグと接続される第２プラグを形成するステップとを備えることを特徴とする。
【００２５】
また、上記目的を達成するためになされた本発明による半導体素子の製造方法は、基板上に隣接する複数の導電パターンを形成するステップと、前記導電パターンが形成されたプロファイルに従って、エッチング停止膜を形成するステップと、前記エッチング停止膜上に第１層間絶縁膜を形成するステップと、前記第１層間絶縁膜と前記エッチング停止膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させる第１コンタクト孔を形成するステップと、前記第１コンタクト孔を含む結果構造物上面に導電膜を蒸着するステップと、前記導電膜に化学的機械的研磨工程を実施して平坦化を行い、前記導電パターンの上部と前記第１層間絶縁膜とを実質的に同一平面化した複数の第１プラグを形成するステップと、前記化学的機械的研磨工程の際に発生した残留物を除去するために洗浄するステップと、前記第１プラグ上に第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜を選択的にエッチングして前記第１プラグを露出させる第２コンタクト孔を形成するステップと、前記第２コンタクト孔が形成されたプロファイルに従って、アタック防止膜を形成するステップと、エッチバック工程を介して前記第２コンタクト孔の底面上の前記アタック防止膜を除去するステップと、前記第２コンタクト孔を介して前記第１プラグと接続される第２プラグを形成するステップとを含むことを特徴とする。
【００２６】
また、上記目的を達成するためになされた本発明による半導体素子の製造方法は、基板上に隣接する複数の導電パターンを形成するステップと、前記導電パターンが形成されたプロファイルに従って、その最下部及び最上部は窒化膜を備え、その間には前記窒化膜に比べて誘電率が低い少なくとも１つ以上の絶縁性物質膜を有する多層構造のエッチング停止膜を形成するステップと、前記エッチング停止膜上に第１層間絶縁膜を形成するステップと、前記第１層間絶縁膜と前記エッチング停止膜を選択的にエッチングして前記導電パターン間の前記基板表面を露出させる第１コンタクト孔を形成するステップと、前記第１コンタクト孔を含む結果構造物上面に導電膜を蒸着するステップと、前記導電膜を化学的機械的研磨工程を実施して平面化を行い、前記導電パターンの上部と前記第１層間絶縁膜とを実質的に同一平面化した複数の第１プラグを形成するステップと、前記化学的機械的研磨工程の際に発生した残留物を除去するために洗浄するステップと、前記第１プラグ上にフローフィル（ｆｌｏｗ−ｆｉｌｌ）特性を有する第２層間絶縁膜を形成するステップと、前記第２層間絶縁膜を選択的にエッチングして前記第１プラグを露出させる第２コンタクト孔を形成するステップと、前記第２コンタクト孔を介して前記第１プラグと接続される第２プラグを形成するステップとを含むことを特徴とする。
【００２７】
本発明は、最上部と最下部に窒化膜を備え、その間に窒化膜に比べて誘電率が低い絶縁性物質膜（例えば、酸化膜）を含むエッチング停止膜をその側壁に有する導電パターン（例えば、ゲート電極パターン）の間に配置し、層間絶縁膜を蒸着して導電パターン間の基板を露出させる第１コンタクト孔を形成するステップにおいて、多層のエッチング停止膜のうちの酸化膜の一部露出は不可避である。これによりＣＭＰ工程後の洗浄ステップにおいて、窒化膜に比べて洗浄溶液によるエッチングレートが高いため、ＣＭＰ工程により発生した残留物を除去する工程で絶縁性物質膜がさらに損失される。従って、後続する第２プラグ（例えば、ストレージノードコンタクトプラグ）を形成するためのエッチング工程において損失された部分を介してその損失がさらに大きくなり、結局導電パターンと第２プラグが互いに電気的に短絡されて半導体素子の不良を引き起こす問題を解決するために、導電パターンと第２プラグとの間にアタック防止膜が配置されるように形成する。
【００２８】
そのための第１の方法として、第１プラグ形成のためのＣＭＰ工程及び洗浄後にその全面にアタック防止膜を蒸着して絶縁性物質膜が損失された部分を埋め込むようにして後続する第２プラグを形成するためのエッチング工程でアタック防止膜が導電パターンの下部に損失が広がることを防止する。
また、第２の方法としては、第２コンタクト孔の形成工程まで行なった後、損失された絶縁性物質膜に沿って導電パターン部分まで損失が広がった全体プロファイルに従って、損失された部分を十分に覆うようにアタック防止膜を形成して、エッチバック工程を介して第１プラグが露出されるようにしてから、第２プラグを形成することによって、アタック防止膜を介して導電パターンと第２プラグとの間の電気的短絡を防止する。
【００２９】
第１及び第２の方法において、第２コンタクト孔を形成した後、Ａｒ／Ｏ２によるエッチング後の後処理工程を３０秒以下の短時間にして、エッチング停止膜またはゲート電極パターンの上部のハードマスクに対する損失を低減させることが好ましい。
さらに、第３の方法として、第１プラグ形成のためのＣＭＰ工程及び洗浄後に蒸着される絶縁性薄膜が、導電層パターン周囲の絶縁性物質膜（酸化膜）の隙間を埋め込むことができるようにフローフィル特性を有する薄膜を用いる。これは後続する第２プラグ形成のためのエッチング工程で導電パターンと第２プラグとの間の電気的短絡を防止するための場合にも使用可能であるが、こうした特性を満足させるフローフィル薄膜としてはＳＯＤ、ＳＯＧ、ＡＰＬなどがある。
【発明の効果】
【００３０】
本発明によれば、導電パターンとプラグとの間の電気的短絡を防止することができ、窮極的には半導体素子の収率を向上させることができるという優れた効果を有する。
【発明を実施するための最良の形態】
【００３１】
次に、本発明に係る半導体素子の製造方法を実施するための最良の形態の具体例を図面を参照しながら説明する。
【実施例１】
【００３２】
図５乃至図８は、本発明の第１の実施例に係る半導体素子の製造工程を説明するための断面図であって、これらを参照して製造工程を詳細に説明する。
図５に示すように、半導体素子をなすための複数の要素が形成された基板２０上に絶縁膜２１Ａと導電膜２１Ｂ及びハードマスク２１Ｃが積層された構造の複数のゲート電極パターンＧと、ゲート電極パターンＧ間の基板２０の表面から拡張された構造の活性層２２を形成する。
【００３３】
絶縁膜２１Ａは通常ゲート絶縁膜といわれ、酸化膜系列の物質を用いており、導電膜２１Ｂはゲートまたはゲート電極といわれ、ポリシリコンのみを単独に用いる構造、ポリシリコンとタングステンシリサイドが積層されたポリサイド構造、ポリシリコンとタングステンが積層された構造、タングステン単独の構造、またはタングステンとタングステンシリサイドが積層された構造といった、様々な構造に形成することができる。
活性層２２は通常Ｐ型またはＮ型の不純物イオン注入と熱拡散を介して形成し、ソース／ドレーン接合などがこれに該当する。
【００３４】
一方、本実施例では導電パターンとしてゲート電極パターンをその例としたが、ゲート電極パターン以外に多様な導電パターンにも適用することができる。
次に、ゲート電極パターンＧが形成された全体プロファイルに従って、窒化膜２３Ａと酸化膜２３Ｂ及び窒化膜２３Ｃをそれぞれ薄く蒸着して３層構造のエッチング停止膜Ｓを形成する。
【００３５】
一方、ここではエッチング停止膜Ｓの構造を窒化膜２３Ａ／酸化膜２３Ｂ／窒化膜２３Ｃであることを例としたが、本発明の適用範囲はその両側に窒化膜系列を有し、その間に窒化膜に比べて誘電率が低い絶縁性物質膜を少なくとも１層以上含む全ての場合に該当するものである。
ここで、本発明の絶縁性物質膜に適用する物質としては、酸化膜系列、Ａｌ２Ｏ３膜またはＴａＯＮ膜などがある。
例えば、窒化膜／酸化膜／窒化膜または窒化膜／Ａｌ２Ｏ３膜（ＴａＯＮ膜）／窒化膜の３層構造、または窒化膜／酸化膜／窒化膜／酸化膜／窒化膜の５層構造など、多層の積層膜の間に酸化膜が含まれた様々な形態で積層された全ての組み合わせの場合に適用することができる。
【００３６】
エッチング停止膜Ｓが形成された全面に、ゲート電極パターンＧの間を十分に埋込み、その上部が平坦な第１層間絶縁膜２４を形成する。
第１層間絶縁膜２４は酸化膜系列を用いる。第１層間絶縁膜２４に用いられる酸化膜系列の物質膜としては、ＢＰＳＧ膜、ＢＳＧ膜、ＰＳＧ膜、ＴＥＯＳ膜、ＨＤＰ酸化膜、ＡＰＬ膜、ＳＯＤ膜、ＳＯＧ膜、有機または無機系列の低誘電率膜などを単独または積層して用いる。一方、膜を蒸着した後に上部の平坦性と薄膜の緻密化の特性を確保するために、別途のフロー工程、アニール工程、平坦化工程を行なうこともある。
【００３７】
次に、第１層間絶縁膜２４上にフォトレジストを塗布し、露光及び現像工程を行なってセルコンタクトのためのマスクであるフォトレジストパターン２５を形成した後、ＳＡＣエッチング工程を介してセルコンタクトのための第１コンタクト孔（図示せず）を形成する。
【００３８】
また、第１層間絶縁膜を蒸着した後、第１コンタクト孔エッチング前にセル領域のみをオープンしたマスクを用いてゲート導電層上部の絶縁膜、すなわち第１層間絶縁膜２４及びエッチング停止膜Ｓをプラズマエッチングによって一部または全部除去するか、マスク工程なしにゲート導電層上部の絶縁膜をＣＭＰ工程を用いてゲート導電層上部の絶縁膜を全部除去するか、プラズマエッチングによって絶縁膜の一部のみを除去することができる。この際、絶縁膜の一部を除去する工程の場合はその絶縁膜の厚さはゲート導電層の上部から５００Å〜１５００Åが適切である。
【００３９】
特に、ＳＡＣエッチング前にセル領域のみをオープンしたマスクを用いてゲート導電層上部の絶縁膜をプラズマエッチングによって全部除去するか、別途のマスク工程なしにゲート導電層上部の絶縁膜をＣＭＰ工程を用いて全部除去した後にＳＡＣエッチングを行なう場合には、エッチング工程のターゲットを減少させることができ、コンタクト下部ＣＤ（Ｃｒｉｔｉｃａｌ  Ｄｉｍｅｎｔｉｏｎ）の確保及びエッチング工程のマージンが増大する。
【００４０】
ＳＡＣエッチング工程を具体的に説明すると、まずフォトレジストパターン２５をエッチングマスクとして第１層間絶縁膜２４をエッチング２６し、窒化膜２３Ｃ／酸化膜２３Ｂ／窒化膜２３Ａを順にエッチングして活性層２２が露出されるようにした後、洗浄工程を介してコンタクトオープン面積を確保し、エッチング残留物を除去する。
ＳＡＣエッチング工程時にはＣとＦを含有するＣ３Ｆ６、Ｃ４Ｆ６、Ｃ４Ｆ８、またはＣ５Ｆ８などのガスと、Ｃ、Ｈ、Ｆを含むＣＨ２Ｆ２などのガスを混合して用いるが、第１コンタクト孔を形成するステップにおいて多層エッチング停止膜のうち、酸化膜のような低誘電物質の一部の露出は不回避である。
【００４１】
次に図６を参照すると、第１コンタクト孔が形成された全面にポリシリコンなどのプラグ形成用物質を蒸着した後、ＣＭＰ工程を介して互いに隔離された複数の第１プラグ２７を形成する。
一方、ＣＭＰ工程時には研磨成分を含む腐食性のスラリーを用いる。この場合、主にＳｉＯ２またはＣｅＯ２系列のスラリーを用い、こうしたスラリーのカス、すなわち残留物がＣＭＰ工程後に第１プラグ２７などの上段に残留する。
従って、ＣＭＰ工程後には別途の洗浄工程が必要であり、この場合に用いられる洗浄液としては薄いフッ酸（ＨＦ）またはＢＯＥが用いられる。
【００４２】
一方、フッ酸系溶液（フッ酸を含む溶液）は、酸化膜に対するエッチングレートが非常に高いため、上述した第１プラグ２７を隔離した後に行なう洗浄工程においてゲート電極パターンＧの側壁スペーサ形態のエッチング停止膜Ｓのうち、酸化膜（２３Ｂ、窒化膜を除外した絶縁性物質膜）に対する選択的なエッチングが行なわれる。
図６の図面符号‘Ａ’は洗浄工程により酸化膜２３Ｂの上部の一部が損失されたことを示す。
【００４３】
図７に示すように、第１プラグ２７が形成された全面に第２層間絶縁膜２８と第３層間絶縁膜２９を形成した後、ストレージノードコンタクト孔を形成するためのフォトレジストパターン（図示せず）を形成し、フォトレジストパターンをエッチングマスクで第３層間絶縁膜２９と第２層間絶縁膜２８を選択的にエッチングして第１プラグ２７を露出させる第２コンタクト孔３０を形成する。
一方、洗浄工程により酸化膜２３Ｂが損失された部分Ａは、第２コンタクト孔３０を形成のためのＳＡＣエッチング工程において、図面符号‘Ｂ’のようにゲート電極パターン（具体的にハードマスク２１Ｃと導電膜２１Ｂ）まで広がる。
【００４４】
本実施例では上述した洗浄工程において、酸化膜２３Ｂに発生した損失Ａが後続する第２コンタクト孔３０を形成するステップからゲート電極パターンに広がって、後続する第２プラグ（例えば、ストレージノードコンタクトプラグ）とゲート電極パターンが電気的に短絡されることを防止するために、コンタクト孔３０が形成されたプロファイルに従って、アタック防止膜３１を蒸着する。
アタック防止膜３１は、窒化膜系列の物質膜を用い、その厚さは３０Å〜３００Åの範囲内に薄く形成することが好ましく、アタック防止膜以外にも後続蒸着される薄膜が導電層パターン周囲の絶縁性物質膜（酸化膜）との隙間を埋め込むことができるようにフローフィル（ｆｌｏｗ−ｆｉｌｌ）特性を有する薄膜である場合は使用可能である。この場合、薄膜はＡＰＬ、ＳＯＤ、ＳＯＧなどの酸化膜系列の物質を用いて形成し、厚さは１０００Å〜８０００Åである。
【００４５】
一方、上述したＳＡＣエッチング工程の直後に湿式洗浄工程前のエッチングの際に発生したポリマー性残留物を一部除去するために、後処理工程を行なうが、こうした後処理工程に用いられる乾式洗浄工程は通常のＡｒ／Ｏ２を用いる。この場合、後処理工程を３０秒以下の短時間にして、エッチング停止膜またはゲート電極パターンの上部のハードマスクの損失を小さくすることが好ましい。
【００４６】
図７では第２コンタクト孔３０の形成工程においてマスクミスアライメントが発生してコンタクトマスクが中心部から「Ｘ」方向に偏って、‘Ｂ’のような損失がさらに広がり、その損失された部分がアタック防止膜３１で埋め込まれていることが示されている。
【００４７】
次に、図８に示すように、エッチバック工程を行なって、第３層間絶縁膜２９の上部と第２コンタクト孔３０の底面部分のアタック防止膜３１を除去する。
次に、全面にストレージノードコンタクトプラグを形成するための導電性物質（例えば、ドープドポリシリコン）を蒸着した後、ＣＭＰ工程を介して互いに隔離されたストレージノードコンタクトプラグ３２を形成する。
前述した第２層間絶縁膜２８を蒸着した後にビットラインを形成する工程を行なうが、図面及び説明の簡略化のために省略した。
【００４８】
一方、前述したように、本発明の一実施の形態では第２コンタクト孔３０を形成した後、そのプロファイルに従って、アタック防止膜３１を蒸着して損失された部分Ｂを埋め込むことで、ストレージノードコンタクトプラグ（第２プラグ）３２とゲート電極パターンＧとの間の電気的短絡を防止することができる。
【実施例２】
【００４９】
図９乃至図１３は、本発明の第２の実施例に係る半導体素子の製造工程を説明するための断面図であって、これらを参照して製造工程を詳細に説明する。
上述した第１の実施例と同じ構成要素に対しては同一符号を付し、その説明は省略する。図９、図１０までの工程は第１の実施例と同様である。
【００５０】
本実施例では上述した洗浄工程において酸化膜２３Ｂに発生した損失Ａが後続する第２コンタクト孔３０（ストレージノードコンタクト孔）を形成する工程からゲート電極パターンに広がって、後続する第２プラグ（例えば、ストレージノードコンタクトプラグ）とゲート電極パターンが電気的に短絡されることを防止するために、図６の工程が終了した全面にアタック防止膜３１を蒸着する。
従って、図１１は、酸化膜２３Ｂが損失された部分Ａにアタック防止膜３１が覆っている工程断面を示す。
【００５１】
次に、図１２に示すように、アタック防止膜３１が形成された全面に第２層間絶縁膜２８と第３層間絶縁膜２９を形成した後、ストレージノードコンタクト孔を形成するためのフォトレジストパターンＰＲを形成し、フォトレジストパターンＰＲをエッチングマスクとして第３層間絶縁膜２９と第２層間絶縁膜２８及びアタック防止膜３１を選択的にエッチングして第１プラグ２７を露出させる第２コンタクト孔３０を形成する。
【００５２】
一方、洗浄工程により酸化膜２３Ｂが損失された部分Ａは、第２コンタクト孔３０を形成するためのＳＡＣエッチング工程でアタック防止膜３１によりゲート電極パターン（具体的にハードマスク２１Ｃと導電膜２１Ｂ）まで広がることが防止される。
図１２においては、第２コンタクト孔３０の形成工程において、マスクミスアライメントが発生し、コンタクトマスクが中心部から「Ｘ」方向に偏ってもアタック防止膜３１によりその下部に損失が広がらないことが分かる。
【００５３】
次に、図１３に示すように、第２コンタクト孔３０を含む全面にストレージノードコンタクトプラグを形成するための導電性物質（例えば、ドープドポリシリコン）を蒸着した後、ＣＭＰ工程を介して互いに隔離されたストレージノードコンタクトプラグ（第２プラグ）３２を形成する。
上述した第２層間絶縁膜２８を蒸着した後にビットラインを形成する工程を行なうが、ここでは図面及び説明の簡略化のために省略した。
【００５４】
上述したような本発明の第２の実施例では、第１プラグ３１の形成及び洗浄工程後に全面にアタック防止膜３１を蒸着して洗浄工程で酸化膜２３Ｂが損失された部分Ａをアタック防止膜３１によって覆うようにすることによって、ストレージノードコンタクトプラグ３２とゲート電極パターンＧとの間の電気的短絡を防止することができる。
【００５５】
上述したようになされる本発明では、最上部と最下部に窒化膜を備え、その間に窒化膜に比べて誘電率が低い絶縁性物質膜（例えば、酸化膜）を含むエッチング停止膜をその側壁に有する導電パターン（例えば、ゲート電極パターン）の間に第１プラグを形成するために、層間絶縁膜を蒸着し、エッチング停止膜を選択的にエッチングして導電パターン間の基板を露出させる第１コンタクト孔を形成するステップで多層のエッチング停止膜のうち、酸化膜のような低誘電物質の露出は不回避である。その後、プラグ導電層を蒸着し、ＣＭＰ工程を行なった後の洗浄ステップにおいて、窒化膜に比べて洗浄溶液によるエッチングレートが高いため、ＣＭＰ工程で発生した残留物を除去する工程でエッチング停止膜質のうちの酸化膜の一部がさらに大きく損失され、後続する第２プラグ（例えば、ストレージノードコンタクトプラグ）の形成のためのエッチング工程で損失された部位を介して下部導電パターンとの短絡が発生する。
【００５６】
従って、導電パターンと第２プラグが互いに電気的に短絡されて半導体素子の不良を引き起こすという問題点を解決するために、本発明では、導電パターンと第２プラグとの間にアタック防止膜が配置されるように形成することで、これを介して上述した問題点を解決できることが分かった。第１及び第２の実施例以外にも第１プラグ形成のためのＣＭＰ工程及び洗浄後に蒸着される絶縁性薄膜が導電層パターン周囲の絶縁性物質膜（酸化膜）の隙間を埋め込むことができるフローフィル特性を有する場合も後続する第２プラグ形成のためのエッチング工程で導電パターンと第２プラグとの間の電気的短絡を効果的に防止することができる。
【図面の簡単な説明】
【００５７】
【図１】従来の窒化膜／酸化膜／窒化膜構造のエッチング停止膜構造を有する半導体装置の製造工程を説明するための断面図である。
【図２】従来の窒化膜／酸化膜／窒化膜構造のエッチング停止膜構造を有する半導体装置の製造工程を説明するための断面図である。
【図３】従来の窒化膜／酸化膜／窒化膜構造のエッチング停止膜構造を有する半導体装置の製造工程を説明するための断面図である。
【図４】従来の窒化膜／酸化膜／窒化膜構造のエッチング停止膜構造を有する半導体装置の製造工程を説明するための断面図である。
【図５】本発明の第１の実施例に係る半導体素子の製造工程を説明するための断面図である。
【図６】本発明の第１の実施例に係る半導体素子の製造工程を説明するための断面図である。
【図７】本発明の第１の実施例に係る半導体素子の製造工程を説明するための断面図である。
【図８】本発明の第１の実施例に係る半導体素子の製造工程を説明するための断面図である。
【図９】本発明の第２の実施例に係る半導体素子の製造工程を説明するための断面図である。
【図１０】本発明の第２の実施例に係る半導体素子の製造工程を説明するための断面図である。
【図１１】本発明の第２の実施例に係る半導体素子の製造工程を説明するための断面図である。
【図１２】本発明の第２の実施例に係る半導体素子の製造工程を説明するための断面図である。
【図１３】本発明の第２の実施例に係る半導体素子の製造工程を説明するための断面図である。
【符号の説明】
【００５８】
２０        基板
２１Ａ      絶縁膜
２１Ｂ      導電膜
２１Ｃ      ハードマスク
Ｇ          ゲート電極パターン
２２        活性層
２３Ａ、２３Ｃ    窒化膜
２３Ｂ      酸化膜
Ｓ          エッチング停止膜
２４        第１層間絶縁膜
２５        フォトレジストパターン
２７        第１プラグ
２８        第２層間絶縁膜
２９        第３層間絶縁膜
３０        第２コンタクト孔
３１        アタック防止膜
３２        ストレージノードコンタクトプラグ（第２プラグ）
【図１】
2005005669.tif 000003
【図２】
2005005669.tif 000004
【図３】
2005005669.tif 000005
【図４】
2005005669.tif 000006
【図５】
2005005669.tif 000007
【図６】
2005005669.tif 000008
【図７】
2005005669.tif 000009
【図８】
2005005669.tif 000010
【図９】
2005005669.tif 000011
【図１０】
2005005669.tif 000012
【図１１】
2005005669.tif 000013
【図１２】
2005005669.tif 000014
【図１３】
2005005669.tif 000015