(57)【要約】【課題】  本発明の課題は、ダミーメタルによる容量値の増加を抑えるようにした半導体集積回路のレイアウト処理を実行するプログラムを記憶したコンピュータ読み取り可能な記憶媒体及び半導体集積回路のレイアウト方法を提供することを目的とする。【解決手段】  本発明の課題は、半導体集積回路のレイアウト処理において、初期ピッチ間隔で第一の電源メッシュを示す第一の電源メッシュ情報を作成し、所定記憶領域に格納とし、前記第一の電源メッシュ情報に基づいてトライアル配線後に、前記第一の電源メッシュ情報に基づいて、所定条件以下の配線密度を示す領域のピッチ間隔が前記初期ピッチ間隔より小さくなるように、電源配線を示す電源配線情報を該領域に対応させて追加することをコンピュータに実行させるプログラムを記憶したコンピュータ読み取り可能な記憶媒体によって達成される。【選択図】  図３
2005332341.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路のレイアウト処理を実行するプログラムを記憶したコンピュータ読み取り可能な記憶媒体において、
初期ピッチ間隔で第一の電源メッシュを示す第一の電源メッシュ情報を作成し、所定記憶領域に格納する第一の電源メッシュ作成手順と、
前記第一の電源メッシュ情報に基づいてトライアル配線を示すトライアル配線情報を作成するトライアル配線手順と、
前記第一の電源メッシュ情報に基づいて、所定条件以下の配線密度を示す領域のピッチ間隔が前記初期ピッチ間隔より小さくなるように、電源配線を示す電源配線情報を該領域に対応させて追加する電源配線追加手順とをコンピュータに実行させるプログラムを有することを特徴とするコンピュータ読み取り可能な記憶媒体。
【請求項２】
前記電源配線追加手順は、
前記第一の電源メッシュにおいて前記初期ピッチ間隔に基づいて作成される各領域の配線密度を算出する配線密度算出手順と、
予め決められた複数の配線密度の範囲毎に電源配線ピッチを対応させたテーブルを参照して、前記配線密度に対応する前記電源配線ピッチを取得する電源配線ピッチ取得手順と、
前記領域において前記初期ピッチが前記電源配線ピッチより大きいか否かを判断するピッチ判断手順と、
前記ピッチ判断手順によって前記領域において前記初期ピッチが前記電源配線ピッチより大きい場合、前記領域に前記電源配線情報を追加することを特徴とする請求項１記載のコンピュータ読み取り可能な記憶媒体。
【請求項３】
詳細配線後に、ダミーメタルを含めないＲＣ抽出を行うＲＣ抽出手順と、
テープアウト後の最終工程でダミーメタルを示すダミーメタル情報を作成し、該ダミーメタルを発生させるダミーメタル手順とを更に有し、
前記テーブルは、ダミーメタルによる容量値の増加が配線のプロセスのバラツキによる増加と同程度以下になるような配線密度と電源配線ピッチとの対応を示すことを特徴とする請求項１又は２記載のコンピュータ読み取り可能な記憶媒体。
【請求項４】
前記初期ピッチ間隔は、少なくとも所定の電圧ドロップ又は所定の電流密度を満足する間隔であることを特徴とする請求項１乃至３のいずれか一項記載のコンピュータ読み取り可能な記憶媒体。
【請求項５】
半導体集積回路のレイアウト方法において、コンピュータが、
初期ピッチ間隔で第一の電源メッシュを示す第一の電源メッシュ情報を作成し、所定記憶領域に格納する第一の電源メッシュ作成手順と、
前記第一の電源メッシュ情報に基づいてトライアル配線を示すトライアル配線情報を作成するトライアル配線手順と、
前記第一の電源メッシュ情報に基づいて、所定条件以下の配線密度を示す領域のピッチ間隔が前記初期ピッチ間隔より小さくなるように、電源配線を示す電源配線情報を該領域に対応させて追加する電源配線追加手順とを実行することを特徴とする半導体集積回路のレイアウト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路のレイアウト方法及びプログラムし、特に、ダミーメタルによる容量値の増加を抑えるようにした半導体集積回路のレイアウト処理を実行するプログラムを記憶したコンピュータ読み取り可能な記憶媒体及び半導体集積回路のレイアウト方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路の高密度化に伴い、多層配線が行われるようになってきた。多層に配線を行う場合、配線層を平坦化する必要があり、そのためにダミーメタル（メタルフィルとも言う）を挿入している。従って、半導体集積回路の配線をレイアウトする設計ソフトにおいて、レイアウト処理の際にダミーメタルを挿入し、そのデータに対してＲＣ抽出を行うことがなされている。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、上記従来の半導体集積回路の配線をレイアウトする設計ソフトでは、大量のダミーメタルが挿入された場合、挿入されたダミーメタルのデータ量の増大に伴いその後の処理能力に影響を与えると言った問題があった。
【０００４】
また、ＥＣＯ(Engineering Change Order)処理の際に、配線を修正する場合、配線の修正前に挿入したダミーメタルを取り除き、配線の修正後に再度ダミーメタルを挿入するといった処理を繰り返し行うことになり、ＴＡＴ（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ：処理時間）が長くなってしまうと言った問題もあった。更に、フローティングのダミーメタルを考慮したＲＣ抽出ができたとしても、精度良く抽出することが難しかった。
【０００５】
ダミーメタルを実際に挿入するのではなくダミーメタルの挿入を仮定してＲＣ抽出を行う方法もあるが、ＴＡＴへの影響がない反面あくまでも仮定のダミーメタルに基づく結果であるので、精度良く抽出することはやはり難しかった。
【０００６】
ＲＣ抽出の精度を改善する方法として、電源に接続されたメタルフィルを挿入してダミーメタルによる影響がないようにすることが考えられるが、挿入されたメタルフィルを全て電源に接続するのは難しく、挿入処理のＴＡＴも長くなってしまうと言った問題があった。
【０００７】
従って、本発明の目的は、ダミーメタルによる容量値の増加を抑えるようにした半導体集積回路のレイアウト処理を実行するプログラムを記憶したコンピュータ読み取り可能な記憶媒体及び半導体集積回路のレイアウト方法を提供することである。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明は、半導体集積回路のレイアウト処理を実行するプログラムを記憶したコンピュータ読み取り可能な記憶媒体において、初期ピッチ間隔で第一の電源メッシュを示す第一の電源メッシュ情報を作成し、所定記憶領域に格納する第一の電源メッシュ作成手順と、前記第一の電源メッシュ情報に基づいてトライアル配線を示すトライアル配線情報を作成するトライアル配線手順と、前記第一の電源メッシュ情報に基づいて、所定条件以下の配線密度を示す領域のピッチ間隔が前記初期ピッチ間隔より小さくなるように、電源配線を示す電源配線情報を該領域に対応させて追加する電源配線追加手順とをコンピュータに実行させるように構成される。
【０００９】
このようなコンピュータ読み取り可能な記憶媒体に格納されたプログラムをインストールしたコンピュータでは、ダミーメタルによる容量値の増加を抑えると共に、ダミーメタルを考慮したタイミング保障を短ＴＡＴで正確に行うことができる。
【００１０】
上記課題を解決するための手段として、本発明は、上記手順を行う半導体集積回路のレイアウト方法、及び、上記手順をコンピュータに実行させるためのコンピュータ実行可能なプログラム、並びに、上記コンピュータ読み取り可能な記憶媒体に記憶されたプログラムでの手順を実行する情報処理装置とすることもできる。
【発明の効果】
【００１１】
本願発明は、ダミーメタルによる容量値の増加を抑えると共に、ダミーメタルを考慮したタイミング保障を短ＴＡＴで正確に行うことができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態を図面に基づいて説明する。
【００１３】
図１では、例えば、半導体集積回路の配線が密の場合における配線容量の増加率２０％のうち、配線のプロセスによるバラツキによる増加分がダミーメタルによる増加分より大半を占めている場合と、配線が疎の場合における配線容量の増加率５０％のうち、配線のプロセスによるバラツキによる増加分よりダミーメタルによる増加分の方が大半を占めている場合とが示される。
【００１４】
本発明に係る半導体集積回路のレイアウト方法は、後者の場合に、ダミーメタルによる容量値への影響を配線のプロセスのバラツキによる増加率と同程度にし、過剰なマージンを設定することなく、正確にタイミング保障を行うことを可能とするものである。
【００１５】
本発明に係る半導体集積回路のレイアウト方法を実現する情報処理装置は、コンピュータ装置であって、図２に示すようなハードウェア構成を有する。図２は、本発明の一実施例に係る情報処理装置のハードウェア構成を示す図である。
【００１６】
図２において、情報処理装置１００は、コンピュータによって制御される装置であって、ＣＰＵ（Central Processing Unit）５１と、メモリユニット５２と、表示ユニット５３と、出力ユニット５４と、入力ユニット５５と、通信ユニット５６と、記憶装置５７と、ドライバ５８とで構成され、システムバスＢに接続される。ここで通信ユニット５６を不要としても良い。
【００１７】
ＣＰＵ５１は、メモリユニット５２に格納されたプログラムに従って情報処理装置１００を制御する。メモリユニット５２は、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read-Only Memory）等にて構成され、ＣＰＵ５１にて実行されるプログラム、ＣＰＵ５１での処理に必要なデータ、ＣＰＵ５１での処理にて得られたデータ等を格納する。また、メモリユニット５２の一部の領域が、ＣＰＵ５１での処理に利用されるワークエリアとして割り付けられている。
【００１８】
表示ユニット５３は、ＣＰＵ５１の制御のもとに必要な各種情報を表示する。出力ユニット５４は、プリンタ等を有し、利用者からの指示に応じて各種情報を出力するために用いられる。入力ユニット５５は、マウス、キーボード等を有し、利用者が情報処理装置１００が処理を行なうための必要な各種情報を入力するために用いられる。
【００１９】
通信ユニット５６は、情報処理装置１００が例えばインターネット、ＬＡＮ（Local Area Network）等を介して他の装置と接続する場合に、他の装置との間の通信制御をするための装置である。
【００２０】
記憶装置５７は、例えば、ハードディスクユニットにて構成され、各種処理を実行するプログラム等のデータを格納する。
【００２１】
情報処理装置１００よって行われるレイアウト方法での処理を実現するプログラムは、例えば、ＣＤ−ＲＯＭ（Compact Disc Read-Only Memory）等の記憶媒体５９によって情報処理装置１００に提供される。即ち、プログラムが保存された記憶媒体５９がドライバ５８にセットされると、ドライバ５８が記憶媒体５９からプログラムを読み出し、その読み出されたプログラムがシステムバスＢを介して記憶装置５７にインストールされる。そして、プログラムが起動されると、記憶装置５７にインストールされたプログラムに従ってＣＰＵ５１がその処理を開始する。
【００２２】
尚、プログラムを格納する媒体としてＣＤ−ＲＯＭに限定するものではなく、コンピュータが読み取り可能な媒体であればよい。本発明に係る処理を実現するプログラムは、通信ユニット５６によってネットワークを介してダウンロードし、記憶装置５７にインストールするようにしても良い。
【００２３】
このように、ＣＰＵ５１によって実行される、本願発明に係るレイアウト方法での処理を実現するプログラムは、図３及び図４に示すような処理を実行する。図３は、レイアウト処理を説明するためのフローチャート図である。
【００２４】
図３において、電源電圧ドロップ及び電流密度の所定条件を満足するような電源メッシュが作成され（ステップＳ１）、その後、トライアル配線が行われる（第１の工程）（ステップＳ２）。この第１の工程でのトライアル配線では、本番の配線前に高速に行う見積り配線処理が行われる。つまり、ステップＳ１で所定領域に電源メッシュを示す電源メッシュ情報が生成され、その電源メッシュ情報に基づいて、トライアル配線に関するトライアル配線情報が追加される。
【００２５】
そして、配線層毎に、電源メッシュ間の信号配線密度が求められ、その信号配線密度に基づいて、電源メッシュが追加される（第２の工程）（ステップＳ３）。つまり、既存のメッシュ間隔に対して信号配線密度が低い領域には、信号配線密度に応じた所定条件が満足するように電源メッシュが追加される。この領域に対応させて電源メッシュ情報が追加される。この第２の工程は、図４にて詳述される。
【００２６】
次に、詳細配線が行われ（ステップＳ４）、ＲＣ抽出が行われる（ステップＳ５）。ＲＣ抽出では、本願発明では、ダミーメタルを挿入せずに、電源メッシュを用いているため、ダミーメタルの挿入による容量値の増加は考慮されないこととなる。
【００２７】
そして、タイミング検証が行われ（ステップＳ６）、テープアウト（ＴＡＰＥ  ＯＵＴ）がなされ（ステップＳ７）、製造部門へ提供されるレイアウトデータが生成される。タイミング検証においてはプロセスバラツキが考慮され、ダミーメタルによる影響も保障される。最後に、ダミーメタルを発生させて（ステップＳ８）、この処理が終了する。最後に、ダミーメタルを示すダミーメタル情報を発生させて、所定領域に格納する。
【００２８】
このように、ダミーメタルが処理の最後に発生するので、従来のような、ダミーメタルを示す大量のデータを取り除いて、配線修正を行い、その後、再度ダミーメタルを発生させる（大量のダミーメタル情報を発生させる）と言った処理負荷を削減することが可能となる。
【００２９】
次に、ステップＳ３での第２の工程について図４を用いて詳述する。図４は、第２の工程での処理を説明するためのフローチャート図である。
【００３０】
図４において、先ず、複数の配線層から順に１つの配線層が選択される（ステップＳ３１）。次に、電源メッシュによって囲まれるエリアが順に１つ選択され（ステップＳ３２）、選択されたエリア内の信号配線密度を計算する（ステップＳ３３）。
【００３１】
そして、信号配線密度と電源配線ピッチとを対応させたルールテーブルを参照することによって、ステップＳ３３にて算出された信号配線密度に対応する所定の電源配線ピッチが取得される（ステップＳ３４）。現在の電源配線ピッチが所定の電源配線ピッチ以下であるか否かを判断する（ステップＳ３５）。現在の電源配線ピッチが所定の電源配線ピッチ以下である場合、エリア内に電源配線が追加されることなく、ステップＳ３７へ進む。
【００３２】
一方、現在の電源配線ピッチが所定の電源配線ピッチ以下でない場合、エリア内に電源配線のデータを追加することによって、レイアウト上に電源配線が追加される（ステップＳ３６）。
【００３３】
そして、同一配線層に未だ選択されていない次のエリアが有るか否かを判断する（ステップＳ３７）。次のエリアが有る場合、ステップＳ３２へ戻り、同一配線層の全エリアが選択されるまで上記同様の処理を繰り返す。
【００３４】
一方、同一配線層の全エリアが選択された場合、全ての配線層が選択されたか否かを判断する（ステップＳ３８）。全ての配線層が選択された場合、この処理を終了する。一方、全ての配線層が選択されていない場合、ステップＳ３１へ戻り、全ての配線層が選択されるまで上記同様の処理を繰り返す。
【００３５】
図５は、ルールテーブルの例を示す図である。図５に示すルールテーブルは、図４のステップＳ３４にて参照されるテーブルであって、予め用意され例えば記憶装置５７に格納されている。
【００３６】
このルールテーブルは、ステップ３３にて算出された信号配線密度の範囲に対応させて所定の電源配線ピッチを管理している。このルールテーブルによって、ダミーメタルによる容量値の増加が配線のプロセスのバラツキによる増加と同程度以下になるような信号配線密度と電源配線ピッチとが予めルール化される。
【００３７】
図５に示すルールテーブルでは、例えば、ステップ３３にて算出された信号配線密度が１０％未満の場合、ステップＳ３２にて選択されたエリアにおいて電源配線ピッチが５μｍとなるように電源配線ピッチを追加することを示している。また、ステップ３３にて算出された信号配線密度が１０％以上２０％未満の場合、ステップＳ３２にて選択されたエリアにおいて電源配線ピッチが７μｍとなるように電源配線ピッチを追加することを示している。更に、ステップ３３にて算出された信号配線密度が２０％以上３０％未満の場合、ステップＳ３２にて選択されたエリアにおいて電源配線ピッチが１０μｍとなるように電源配線ピッチを追加することを示している。また、ステップ３３にて算出された信号配線密度が３０％以上の場合、ステップＳ３２にて選択されたエリアにおいて電源配線ピッチが１２μｍとなるように電源配線ピッチを追加することを示している。
【００３８】
図４のステップＳ３６において、このようなルールテーブルを参照し、例えば、現在の電源配線ピッチを等分することによって、ルールテーブルに示される所定の電源配線ピッチを実現するようにすれば良い。
【００３９】
次に、図６及び図７を用いて、電源配線を追加する場合の処理例を説明する。図６は、トライアル配線後の状態を示す図であり、図７は、電源配線追加後の状態を示す図である。図６及び図７では、エリア内の信号配線密度を網掛けの濃さによって擬似的に示している。例えば、網掛けの濃いエリアは信号配線密度が高く、網掛けの薄いエリアは信号配線密度が低いことを示す。
【００４０】
また、図６及び図７に示される電源メッシュは、横に電源配線がなされるＭ１、Ｍ３、Ｍ５、...の電源層と、縦に電源配線がなされるＭ２、Ｍ４、Ｍ６、...の電源層とで構成され、交互に縦と横の層が形成されている。
【００４１】
例えば、図６に示されるようなトライアル配線（図３のステップＳ２による第１の工程）後の状態にて、各エリアを配列で示した場合、少なくとも、Ａｉ，ｊ、Ａｉ+1，ｊ、Ａｉ+1，ｊ、Ａｉ+２，ｊ、Ａｉ+2，ｊ+1、Ａｉ+２，ｊ+２、Ａｉ+２，ｊ+３のエリアが、信号配線が疎のエリアであることが示される。
【００４２】
疎のエリアとは、図４のステップＳ３３からＳ３５によって、現在の電源配線ピッチがルールテーブルから取得した所定の電源配線ピッチ以下でないことを言う。言い換えると、現在の電源配線ピッチでは、信号配線密度が所定の信号配線密度より低いエリアであることを示す。
【００４３】
上記のように疎のエリアであると判断されると、例えば、図７に示すように、所定の電源配線ピッチでアリア内に電源配線が追加される。図７において、電源配線Ｌ１、Ｌ２及びＬ３が図４のステップＳ３６にて追加された電源配線である。
【００４４】
このような本発明に係る半導体集積回路のレイアウト方法を適用した場合と、従来技術との比較について、図８及び図９で説明する。図８は、５μｍピッチの電源メッシュを用いた場合の従来技術との比較を示す図である。図９は、１０μｍピッチの電源メッシュを用いた場合の従来技術との比較を示す図である。
【００４５】
図８及び図９において、例えば、ＮＥＴ２Ｃは、Ｍ１，Ｍ２，Ｍ３層の電源メッシュに囲まれたＭ２層の信号配線に着目したものを示し、、ＮＥＴ３Ｃは、Ｍ２，Ｍ３、Ｍ４層の電源メッシュに囲まれたＭ３層の信号配線に着目したものを示し、ＮＥＴ４Ｃは、Ｍ３，Ｍ４，Ｍ５層の電源メッシュに囲まれたＭ４層の信号配線に着目したものを示している。また、ＮＥＴ２Ｃが最も基板に近く、ＮＥＴ４Ｃが最も基板から遠い場合を示している。
【００４６】
夫々のネットで、ダミーメタルを使用せずに電源メッシュの間隔を調整する本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）の容量の増加率と、本発明を適用せずに従来通りにダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）の容量の増加率と、本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）とダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）との増加率の差を示している。
【００４７】
また、図８及び図９において、各ＮＥＴ２ＣからＮＥＴ４Ｃでの信号配線は、本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）とダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）とにおいて同様に行われている。
【００４８】
図８において、図３のステップＳ１にて電源メッシュが５μｍピッチで作成された場合、ＮＥＴ２Ｃでは、本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）は９８．５５ｆＦを示し、ダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）は１１０．００ｆＦを示し、その差は１１．６１８％であったことを示す。つまり、基板に最も近いＮＥＴ２Ｃにおいて、本発明を適用した場合は１１．６１８％少なく容量値を抑えることができることを示している。
【００４９】
また、ＮＥＴ３Ｃでは、本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）は９４．３８ｆＦを示し、ダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）は１０８．００ｆＦを示し、その差は１４．４３１％であったことを示す。つまり、本発明を適用した場合は１４．４３１％少なく容量値を抑えることができることを示している。
【００５０】
更に、ＮＥＴ４Ｃでは、本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）は８６．２８ｆＦを示し、ダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）は１０２．００ｆＦを示し、その差は１８．２２０％であったことを示す。つまり、基板に最も遠いＮＥＴ４Ｃにおいて、本発明を適用した場合は１８．２２０％少なく容量値を抑えることができることを示している。
【００５１】
図９において、図３のステップＳ１にて電源メッシュが５μｍピッチで作成された場合、ＮＥＴ２Ｃでは、本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）は８７．２０ｆＦを示し、ダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）は１０６．００ｆＦを示し、その差は２１．５６０％であったことを示す。つまり、基板に最も近いＮＥＴ２Ｃにおいて、本発明を適用した場合は２１．５６０％少なく容量値を抑えることができることを示している。
【００５２】
また、ＮＥＴ３Ｃでは、本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）は８１．８９ｆＦを示し、ダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）は１０５．００ｆＦを示し、その差は２８．２２１％であったことを示す。つまり、本発明を適用した場合は２８．２２１％少なく容量値を抑えることができることを示している。
【００５３】
更に、ＮＥＴ４Ｃでは、本発明を適用した場合（ｗ／ｏ  Ｄｕｍｍｙ）は７４．０７ｆＦを示し、ダミーメタルを使用した場合（ｗ／  Ｄｕｍｍｙ）は９９．７０ｆＦを示し、その差は３４．６０２％であったことを示す。つまり、基板に最も遠いＮＥＴ４Ｃにおいて、本発明を適用した場合は３４．６０２％少なく容量値を抑えることができることを示している。
【００５４】
このように、本発明を適用した場合、基板から遠いネットである程、ダミーメタルの容量を大きく抑えることが可能となり、電源メッシュのピッチが大きい程、ダミーメタルの容量を大きく抑えることができる。
【００５５】
従って、本発明によれば、ルールテーブルにより、ダミーメタルの容量値への影響を配線のプロセスのバラツキによるものと同程度にすることができるため、過剰なマージンを設定することなく、正確にタイミング保障を行うことができるようになる。また、電源メッシュを細かくする第２の工程によって、ダミーメタルを挿入する処理に比べてＴＡＴも短くできるため、余分なＴＡＴの発生なく目的を達成することができる。
【００５６】
以下に付記する。
（付記１）
半導体集積回路のレイアウト処理を実行するプログラムを記憶したコンピュータ読み取り可能な記憶媒体において、
初期ピッチ間隔で第一の電源メッシュを示す第一の電源メッシュ情報を作成し、所定記憶領域に格納する第一の電源メッシュ作成手順と、
前記第一の電源メッシュ情報に基づいてトライアル配線を示すトライアル配線情報を作成するトライアル配線手順と、
前記第一の電源メッシュ情報に基づいて、所定条件以下の配線密度を示す領域のピッチ間隔が前記初期ピッチ間隔より小さくなるように、電源配線を示す電源配線情報を該領域に対応させて追加する電源配線追加手順とをコンピュータに実行させるプログラムを有することを特徴とするコンピュータ読み取り可能な記憶媒体。
（付記２）
前記電源配線追加手順は、
前記第一の電源メッシュにおいて前記初期ピッチ間隔に基づいて作成される各領域の配線密度を算出する配線密度算出手順と、
予め決められた複数の配線密度の範囲毎に電源配線ピッチを対応させたテーブルを参照して、前記配線密度に対応する前記電源配線ピッチを取得する電源配線ピッチ取得手順と、
前記領域において前記初期ピッチが前記電源配線ピッチより大きいか否かを判断するピッチ判断手順と、
前記ピッチ判断手順によって前記領域において前記初期ピッチが前記電源配線ピッチより大きい場合、前記領域に前記電源配線情報を追加することを特徴とする付記１記載のコンピュータ読み取り可能な記憶媒体。
（付記３）
詳細配線後に、ダミーメタルを含めないＲＣ抽出を行うＲＣ抽出手順と、
テープアウト後の最終工程でダミーメタルを示すダミーメタル情報を作成し、該ダミーメタルを発生させるダミーメタル手順とを更に有し、
前記テーブルは、ダミーメタルによる容量値の増加が配線のプロセスのバラツキによる増加と同程度以下になるような配線密度と電源配線ピッチとの対応を示すことを特徴とする付記１又は２記載のコンピュータ読み取り可能な記憶媒体。
（付記４）
前記初期ピッチ間隔は、少なくとも所定の電圧ドロップ又は所定の電流密度を満足する間隔であることを特徴とする付記１乃至３のいずれか一項記載のコンピュータ読み取り可能な記憶媒体。
（付記５）
半導体集積回路のレイアウト方法において、コンピュータが、
初期ピッチ間隔で第一の電源メッシュを示す第一の電源メッシュ情報を作成し、所定記憶領域に格納する第一の電源メッシュ作成手順と、
前記第一の電源メッシュ情報に基づいてトライアル配線を示すトライアル配線情報を作成するトライアル配線手順と、
前記第一の電源メッシュ情報に基づいて、所定条件以下の配線密度を示す領域のピッチ間隔が前記初期ピッチ間隔より小さくなるように、電源配線を示す電源配線情報を該領域に対応させて追加する電源配線追加手順とを実行することを特徴とする半導体集積回路のレイアウト方法。
（付記６）
前記電源配線追加手順は、
前記第一の電源メッシュにおいて前記初期ピッチ間隔に基づいて作成される各領域の配線密度を算出する配線密度算出手順と、
予め決められた複数の配線密度の範囲毎に電源配線ピッチを対応させたテーブルを参照して、前記配線密度に対応する前記電源配線ピッチを取得する電源配線ピッチ取得手順と、
前記領域において前記初期ピッチが前記電源配線ピッチより大きいか否かを判断するピッチ判断手順と、
前記ピッチ判断手順によって前記領域において前記初期ピッチが前記電源配線ピッチより大きい場合、前記領域に前記電源配線情報を追加することを特徴とする付記５記載の半導体集積回路のレイアウト方法。
（付記７）
詳細配線後に、ダミーメタルを含めないＲＣ抽出を行うＲＣ抽出手順と、
テープアウト後の最終工程でダミーメタルを示すダミーメタル情報を作成し、該ダミーメタルを発生させるダミーメタル手順とを更に有し、
前記テーブルは、ダミーメタルによる容量値の増加が配線のプロセスのバラツキによる増加と同程度以下になるような配線密度と電源配線ピッチとの対応を示すことを特徴とする付記５又は６記載の半導体集積回路のレイアウト方法。
（付記８）
半導体集積回路のレイアウト処理をコンピュータに実行させるコンピュータ実行可能なプログラムにおいて、該コンピュータに、
初期ピッチ間隔で第一の電源メッシュを示す第一の電源メッシュ情報を作成し、所定記憶領域に格納する第一の電源メッシュ作成手順と、
前記第一の電源メッシュ情報に基づいてトライアル配線を示すトライアル配線情報を作成するトライアル配線手順と、
前記第一の電源メッシュ情報に基づいて、所定条件以下の配線密度を示す領域のピッチ間隔が前記初期ピッチ間隔より小さくなるように、電源配線を示す電源配線情報を該領域に対応させて追加する電源配線追加手順とを実行させることを特徴とするコンピュータ実行可能なプログラム。
（付記９）
前記電源配線追加手順は、
前記第一の電源メッシュにおいて前記初期ピッチ間隔に基づいて作成される各領域の配線密度を算出する配線密度算出手順と、
予め決められた複数の配線密度の範囲毎に電源配線ピッチを対応させたテーブルを参照して、前記配線密度に対応する前記電源配線ピッチを取得する電源配線ピッチ取得手順と、
前記領域において前記初期ピッチが前記電源配線ピッチより大きいか否かを判断するピッチ判断手順と、
前記ピッチ判断手順によって前記領域において前記初期ピッチが前記電源配線ピッチより大きい場合、前記領域に前記電源配線情報を追加することを特徴とする付記８記載のコンピュータ実行可能なプログラム。
（付記１０）
詳細配線後に、ダミーメタルを含めないＲＣ抽出を行うＲＣ抽出手順と、
テープアウト後の最終工程でダミーメタルを示すダミーメタル情報を作成し、該ダミーメタルを発生させるダミーメタル手順とを更に有し、
前記テーブルは、ダミーメタルによる容量値の増加が配線のプロセスのバラツキによる増加と同程度以下になるような配線密度と電源配線ピッチとの対応を示すことを特徴とする付記８又は９記載のコンピュータ実行可能なプログラム。
【００５７】
本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】配線容量の増加率の例を示す図である。
【図２】本発明の一実施例に係る情報処理装置のハードウェア構成を示す図である。
【図３】レイアウト処理を説明するためのフローチャート図である。
【図４】第２の工程での処理を説明するためのフローチャート図である。
【図５】ルールテーブルの例を示す図である。
【図６】トライアル配線後の状態を示す図である。
【図７】電源配線追加後の状態を示す図である。
【図８】５μｍピッチの電源メッシュを用いた場合の従来技術との比較を示す図である。
【図９】１０μｍピッチの電源メッシュを用いた場合の従来技術との比較を示す図である。
【符号の説明】
【００５９】
５１        ＣＰＵ
５２        メモリユニット
５３        表示ユニット
５４        出力ユニット
５５        入力ユニット
５６        通信ユニット
５７        記憶装置
５８        ドライバ
５９        記憶媒体
【図１】
2005332341.tif 000003
【図２】
2005332341.tif 000004
【図３】
2005332341.tif 000005
【図４】
2005332341.tif 000006
【図５】
2005332341.tif 000007
【図６】
2005332341.tif 000008
【図７】
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【図８】
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【図９】
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