(57)【要約】【課題】画素内の光電変換素子と複数のＣＭＯＳトランジスタとのレイアウトを単純にして、ＰＤの占有する面積を大きくするＣＭＯＳイメージセンサを提供する。【解決手段】光電変換素子であるフォトダイオード１１と複数のトランジスタ１２、１３、１４、１５とが、格子状に配列する画素１０の列方向に沿って並列に配置されていて、さらに、列方向に、１行毎に画素１０の長さの半分ずらして画素１０を配列する撮像装置１である。画素１０内で、縦１列にして、フォトダイオード１１と複数のトランジスタ１２、１３、１４、１５とを並列させることで、フォトダイオード１１の専有面積率、トランジスタのゲート電極の幅を大きくすることができる。【選択図】      図４
2005005573.tif 000002
【特許請求の範囲】
【請求項１】
光電変換素子と、
光電変換素子の信号を転送するトランスファートランジスタと、この信号を増幅するソースフォロワトランジスタと、ソースフォロワトランジスタをリセットするリセットトランジスタと、ソースフォロワトランジスタからの信号を読み出すセレクトトランジスタとから構成される画素を備える撮像装置において、
前記画素は、光電変換素子とこれらのトランジスタとが、格子状に配列する画素の列方向に沿って並列に配置されている
ことを特徴とする撮像装置。
【請求項２】
光電変換素子と、
光電変換素子の信号を増幅するソースフォロワトランジスタと、ソースフォロワトランジスタをリセットするリセットトランジスタと、ソースフォロワトランジスタからの信号を読み出すセレクトトランジスタとから構成される画素を備える撮像装置において、
前記画素は、光電変換素子とこれらのトランジスタとが、格子状に配列する画素の列方向に沿って並列に配置されている
ことを特徴とする撮像装置。
【請求項３】
請求項１、２に記載の撮像装置において、
前記画素が、列方向に、１行毎に半分ずらして配列する
ことを特徴とする撮像装置。
【請求項４】
請求項３に記載の撮像装置において、
前記画素は、光電変換素子とこれらのトランジスタとの配列が、左右反転している
ことを特徴とする撮像装置。
【請求項５】
請求項４に記載の撮像装置において、
前記画素は、隣接する行の金属配線層のパターンが、左右反転している
ことを特徴とする撮像装置。
【請求項６】
請求項４に記載の撮像装置において、
前記画素は、隣接する行の金属配線層のパターンが異なる
ことを特徴とする撮像装置。
【請求項７】
請求項１、２、４、５、６に記載の撮像装置において、
前記画素は、トランスファトランジスタとセレクトトランジスタとのゲート電極を同一金属配線で接続されている
ことを特徴とする撮像装置。
【請求項８】
請求項３に記載の撮像装置において、
前記画素は、トランスファトランジスタとセレクトトランジスタとのゲート電極を同一金属配線で接続されている
ことを特徴とする撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、デジタルカメラ等の画像認識に用いられるものであって、半導体基板上に光電変換素子とトランジスタの組合せによるセルを複数配列する固体撮像装置に係るものである。
【０００２】
【従来の技術】
小型の撮像装置は、大別して、ＣＣＤを用いる方式とＣＭＯＳイメージセンサを用いる方式とが主流ある。現在、撮像装置に必要な光電変換素子を駆動させるためのトランジスタ部を、通常のＣＭＯＳトランジスタ製造プロセスとほとんど同じ工程で製造することができるＣＭＯＳ撮像装置（以下、「ＣＭＯＳイメージセンサ」と記す。）が注目されている。さらに、ＣＣＤ方式と比較して、製造工程で同一基板上に集積させてワンチップ化することができ、駆動に要する消費電力が比較的少なくて済むという利点を有する。さらに、小型化・低コスト化が可能であるという利点を有している。
しかし、ＣＭＯＳ方式は、ＣＣＤ方式と比較して、感度が低いという欠点を有している。このＣＭＯＳイメージセンサの回路構造の一例を示す。図３０は、従来のＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。図３０に示すように、半導体基板上に素子分離膜により活性領域が設けられている。活性領域は、フォトダイオード領域として画素中央に矩形状に、さらに、これにつながる略コの字の領域を有している。この略コの字状のＦＤの活性領域を横切るように、各ＣＭＯＳトランジスタのゲート電極が形成されている。このＣＭＯＳトランジスタのフォトダイオード等の光電変換素子の飽和電荷量を大きくできるように画素内のフォトダイオードの占有面積を大きくすることで感度を向上させることができる。しかし、この回路構造では、画素中フォトダイオードの専有する面積率２９％であり、ＣＭＯＳトランジスタの配列のレイアウトのままでは、フォトダイオードの専有する面積率をさらに大きくすることが困難である。
また、画素内のＣＭＯＳトランジスタの大きさ、特に、ゲート電極の幅を太くすることで、ＣＭＯＳトランジスタの特性のバラツキを少なくし、結果的にＣＭＯＳイメージセンサの感度を向上させることができる。しかし、このＣＭＯＳトランジスタの配列のレイアウトではゲート電極等の幅を太くすることは困難である。
【０００３】
したがって、これらの不具合を改善するために、種々のＣＭＯＳトランジスタが開示されている。例えば、特許文献１又は特許文献２では、同一半導体基板上に、複数の受光領域と、複数の受光領域からの信号又は信号を処理した処理信号を出力する共通回路部とを有する単位セルを複数配列した固体撮像装置であって、共通回路部は少なくとも二つの回路構成部に分割され、一又は二以上の回路構成部は単位セル内の隣接する受光領域間に配置され、他の回路構成部は単位セル内の受光領域と、隣接する単位セルの受光領域との間に配置される固体撮像装置が開示されている。しかし、この発明は出力信号の混合防止を目的とするもので、また、受光領域を分割するために、読み出し領域が単純なレイアウトにするのが困難であり、ＣＭＯＳイメージセンサの感度を向上させるのは困難である。また、特許文献３では、ＣＣＤにおける画像処理回路が開示されており、ＣＣＤ撮像素子をハニカム型にする旨の記載がある。しかし、画素内のレイアウトによって感度を向上させることができる旨の記載はない。
【０００４】
【特許文献１】
特開２００１−２９８１７７号公報
【特許文献２】
特開２００２−１０１３４１号公報
【特許文献３】
特開２００２−１４２１４９号公報
【０００５】
【発明が解決しようとする課題】
そこで、本発明は、上記事情に鑑みてなされたものであり、その課題は、画素内の光電変換素子と複数のトランジスタとの配列によって、光電変換素子の占有する面積、電極の幅を大きくするレイアウトの撮像装置を提供することである。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明は、光電変換素子と、光電変換素子の信号を転送する第１のトランジスタと、この信号を増幅する第２のトランジスタと、第２のトランジスタをリセットする第３のトランジスタと、第２のトランジスタからの信号を読み出す第４のトランジスタと、から構成される画素を備える撮像装置において、前記画素は、光電変換素子と第１、２、３、４のトランジスタとが、格子状に配列する画素の列方向に沿って並列に配置されている撮像装置である。
これによって、少なくとも上述の機能を有するトランジスタを、画素内で、縦１列にして、光電変換素子と並列させることで、光電変換素子の専有面積率を大きくすることができ、撮像素子の感度を向上させることができる。
また、本発明は、光電変換素子と、光電変換素子の信号を増幅する第１のトランジスタと、第１のトランジスタをリセットする第２のトランジスタと、第１のトランジスタからの信号を読み出す第３のトランジスタとから構成される画素を備える撮像装置において、前記画素は、光電変換素子と第１、２、３のトランジスタとが、格子状に配列する画素の列方向に沿って並列に配置されている撮像装置である。
これによって、３個のトランジスタから構成される撮像装置で、画素内で、縦１列にして、光電変換素子と並列させることで、光電変換素子の専有面積率を大きくすることができ、撮像素子の感度を向上させることができる。
【０００７】
また、本発明は、列方向に、１行毎に画素の長さの半分ずらして配列されている画素を備える撮像装置である。これによって、列方向に沿ってトランジスタを直線上に並列させており、活性領域をコの字状に曲げる必要がなく、トランジスタ間隔を狭くすることができ、これによって光電変換素子の専有面積率を大きくすることができる。
また、本発明は、光電変換素子とトランジスタとの配列が、１行毎に左右反転している画素を備える撮像装置である。また、本発明は、隣接する行の金属配線層のパターンが左右反転している画素を備える撮像装置である。これによって、配線を共通化することができ、また、トランジスタのゲート電極等を大きくすることができるようになり撮像素子の感度のバラツキを少なくすることができる。
また、本発明は、隣接する行の金属配線層のパターンが異なる画素を備える撮像装置である。これによって、１行おきに同一のパターンになり、隣接する行ではパターンを変えることで、金属配線の一部を共通化し、また、引き出し線を短くすることができ配線のレイアウトを緩和することができる。
また、本発明は、各画素の第１のトランジスタと第４のトランジスタとのゲート電極を同一金属配線で接続されている撮像装置である。これにより、ゲート電極を太くすることができ、撮像素子の感度のバラツキを少なくすることができる。
【０００８】
【発明の実施の形態】
以下に、本発明の実施の形態を図面に基づいて説明する。
（実施形態１）
図１は、本発明の一実施形態である撮像装置における１画素の回路図である。図２は、本発明の一実施形態である撮像装置の回路図である。
【０００９】
図１に示すように、この撮像装置１（以下、「イメージセンサ」と記す。）は、半導体基板であるシリコン基板３上に、複数の画素１０を配列した撮像素子２（ここでは、１個のみ図示する。）と、この撮像素子に読み出し行を制御する行選択回路４と、画素１０の信号を読み出す信号読み出し／ノイズキャンセル回路５と、この信号読み出し／ノイズキャンセル回路５に接続しているアンプ／ＡＤコンバータ６と出力回路７を備えている。
図１に示すように、リセット線２１とセレクト線２２とトランスファー線２３とは、行方向に延在して行選択回路４に接続されている。また、信号読み出し線２５は、信号読み出し／ノイズキャンセル回路に接続されている。さらに、信号読み出し／ノイズキャンセル回路５は、増幅器／ＡＤコンバータ６を介して出力回路７に接続している。リセット電圧線２４は、電源所望の電圧を供給するリセット電源に接続されている。
【００１０】
ここでは、図１又は図２に示すように、１個の光電変換素子であるフォトダイオード（以下、「ＰＤ」と記す。）１１と４個のＣＭＯＳトランジスタ、第１のトランジスタであるトランスファトランジスタ（以下、「ＴＧ」と記す。）１２、第２のトランジスタであるリセットトランジスタ（以下、「ＲＳＴ」と記す。）１３、第３のトランジスタであるソースフォロワトランジスタ（以下、「ＳＦ−Ｔｒ」と記す。）１４、第４のトランジスタであるセレクトトランジスタ（以下、「ＳＥ」と記す。）１５とで形成される画素１０（以下、単に「４Ｔｒ型」と記す。）を備えるＣＭＯＳイメージセンサである。
ＰＤ１１のカソード端子は、ＴＧ１２のソース端子に接続され、アノード端子は接地されている。ＴＧ１２のドレイン端子は、ＲＳＴ１３のソース端子とＳＦ−Ｔｒ１４のゲート端子に接続されている。ＳＦ−Ｔｒ１４のソース端子はＳＥ１５のドレイン端子に接続されている。また、行方向に隣接する画素１０のＲＳＴ１３のゲート端子を接続するリセット線（以下、「ＲＳＴ線」と記す。）２１で接続されている。このＲＳＴ線２１は行方向に延在し行選択回路４に接続している。又、画素１０のＴＧ１２と列方向に接続するトランスファーゲート線（以下、「ＴＧ線」と記す。）２３と、隣接する画素１０のＳＥ１５のゲート端子を列方向に接続するセレクト線（以下、「ＳＥ線」と記す。）２２とが、行方向に延在して行選択回路４に接続している。また、列方向に隣接する画素１０のＳＥ１５のソース端子を共通接続する信号読み出し線２５と、ＲＳＴ１３のドレイン端子及びＳＦ−Ｔｒ１４のドレイン端子を共通接続するＲＳＴ線２１が接続されている。
【００１１】
これは、以下のように動作する。ＣＭＯＳトランジスタはすべてＮ型とし、ゲート電位がＨｉｇｈのレベルでオン状態、Ｌｏｗのレベルでオフ状態になるとする。図１に示すように、まず、全行のＲＳＴ線２１、ＴＧ線２３、ＳＥ線２２に信号を印加し、全行のＰＤ１１及びＰＤ１１で発生した電荷を蓄積するフローティングディフュージョン（以下、単に「ＦＤ」と記す。）１６の一括リセットを行う。これにより、ＰＤ１１及びＦＤ１６がリセットされ、これらの電圧が所定値まで増加する。次いで、ＴＧ線２３をオフにすると、ＰＤ１１による受光が開始され、ＰＤ１１内で電荷が発生し、ＰＤ１１の電圧が徐々に減少する。
次いで、全行のＲＳＴ線２１に一括でリセット信号を印加する。これにより、ＦＤ１６のみが一括リセットされ、ＦＤ１６の電圧がリセット電圧ＶＲ１７を反映した所定値に安定する。
【００１２】
次いで、全行のＴＧ線２３をオンにし、ＰＤ１１内の電荷をＦＤ１６に転送する。これにより、ＦＤ１６の電圧が転送された電荷量に応じた分だけ低下する。この際、ＴＧ１２とともにＳＥ１５もオンにして、信号読み出し線２５は周辺部読み出し回路と切断されたハイインピーダンス状態にしておくことが望ましい。
次いで、順次読み出し動作を行う。読み出しを行うために、ＳＥ線２２にセレクト信号を印加する。これにより、信号読み出し線２５には、ＰＤ１１に蓄えられていた電荷の量に応じた電圧変化量ΔＶを減じた電圧が出力される。
次いで、ＲＳＴ線２１にリセット信号を印加すると、ＦＤ１６がリセットされ、ＦＤ１６の電圧がＶＲ１７を反映した所定値に安定する。この電圧が、ＳＦ−Ｔｒ１４のゲート端子に印加される。この状態で、ＳＥ線２２にセレクト信号を印加すると、信号読み出し線２５には、電圧が出力される。次いで、信号読み出し／ノイズキャンセル回路５により、ＶＲ読み出し電圧と信号の読み出し電圧との差分を求め、電圧変化量ΔＶを得る。こうして、各画素１０におけるＳＦ−Ｔｒ１４の閾値電圧ばらつきに伴う出力電圧変化をキャンセルして、光量に反応してＰＤ１１に蓄えられていた電荷の量に応じた電圧変化量を正確に読み出すことができる。
【００１３】
図３は、本発明の一実施形態であるＣＭＯＳイメージセンサにおける画素の配列を示す模式図であり、図３（ａ）は、画素を格子状に配列した正方配列（ベイヤ）型で、図３（ｂ）は、行毎に画素を画素の幅半分の長さづつずらして配列した１／２ピッチずらし配列型の構成を示す概略図である。これらの画素１０配列で、各画素１０は、ＣＭＯＳイメージセンサ１の最表面に設けられるフィルターで、単色の色情報を得ることができる。このときに、物の三原色である、赤、緑、青の原色を得るために、各三原色に対する補色フィルタを用いる。図３（ａ）に示すように、ＣＭＯＳイメージセンサ１におけるある行（図３（ａ）では上側の行）は、緑色を得る緑画素１０Ｇと赤色を得る赤画素１０Ｒとが交互に配列し、その下の行は、緑画素１０Ｇが列方向に揃うのを避けながら、青色を得る青画素１０Ｂと緑画素１０Ｇとが交互に配列している。また、図３（ｂ）に示すように、ある行（図３（ｂ）では上側の行）は、青画素１０Ｂと赤画素１０Ｒとが交互に配列し、その下の行は、緑画素１０Ｇのみの行とが交互に配列している。図３（ｂ）では、緑画素１０Ｇと赤画素１０Ｒとが交互に配列している行と青画素１０Ｂと緑画素１０Ｇとが交互に配列している行とに配列しても良い。
【００１４】
次に、本発明の一実施形態である４Ｔｒ型のＣＭＯＳイメージセンサ１の回路を形成する３＋２画素の構造の一例を示す。図４は、画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。図５は、第１金属配線のレイアウトを示す平面図である。図６は、第２金属配線のレイアウトを示す平面図である。図７は、第３金属配線のレイアウトを示す平面図である。
本発明では、図４に示すように、ＰＤ１１と各ＣＭＯＳトランジスタがそれぞれ列方向に１列に並列して、１行毎に１画素１０の長さ半分をずらした１／２ピッチずらし型にしている。
ここで、シリコン基板３上には、素子分離膜により規定された画素１０の中央に矩形状ＰＤ１１の活性領域が設けられている。また、ＦＤ１６の活性領域が行方向の隣り合う画素１０をまたぐように設けられている。
【００１５】
さらに、４個のＣＭＯＳトランジスタが縦の列方向に１列に、ＴＧ１２のゲート電極、ＲＳＴ１３のゲート電極、ＳＦ−Ｔｒ１４のゲート電極、ＳＥ１５のゲート電極が配置される。ＴＧ１２のゲート電極は、斜め方向に隣接する画素１０のＳＥ１５のゲート電極と連続して１のパターンを形成して配置されている。図４の上の方に配置されているＴＧ１２のゲート電極は行方向に隣り合う画素１０のゲート電極をＴＧ線２３で共通接続させている。ここでは、上述の動作順序に従って、ＦＤ１６の活性領域に沿って、ＰＤ１１、ＲＳＴ１３、ＳＦ−Ｔｒ１４、ＳＥ１５と並んでいる。このように、直線上にＣＭＯＳを配置しているために、従来のＣＭＯＳイメージセンサ１のようなコの字状の曲がった部分と異なり、トランジスタの間隔を詰めることができ、ＰＤ１１の領域を大きくすることができ、感度を向上させることができる。また、ゲート電極のリード部を広くすることができ、トランジスタ特性のばらつきを少なくして信号の誤差を低減することができる。
【００１６】
図５は、各ＣＭＯＳトランジスタに接続する第１金属配線層を示しており、ＴＧ線２３から、フローティングディフュージョンコンタクトプラグ（以下、「ＦＤ−Ｃ」と記す。）１８とコンタクトプラグ４１ｂを介してＦＤ１６とＳＦ−Ｔｒ１４ゲート電極とを接続する金属配線５１ｂと、コンタクトプラグ４１ｃを介してＲＳＴ１３のゲート電極とドレイン領域に接続する金属配線５１ｃと、コンタクトプラグ４１ｄを介してＳＦ−Ｔｒ１４のドレイン領域に接続する金属配線５１ｄと、コンタクトプラグ４１ｅを介してＳＥ１５のソース領域に接続する金属配線５１ｅとを有している。
図６は、各ＣＭＯＳトランジスタに接続する第２金属配線層を示しており、ＳＥ線２２とＲＳＴ線２１を配置している。ＳＥ線２２は、行方向に隣り合う画素１０をわたるようにし、さらに、行方向にすべての画素１０をわたるように設け、コンタクトプラグ４２ａを介してＳＥ１５のソース領域に接続する。また、コンタクトプラグ４２ｂを介してＲＳＴ１３のゲート電極に接続されたＲＳＴ線２１を配置している。このＳＥ線２２、ＲＳＴ線２１を行方向にすべての画素１０をわたるように設ける。
図７は、各ＣＭＯＳトランジスタに接続する第３金属配線層を示しており、コンタクトプラグ４３ａを介してＲＳＴ１３とＳＦ−Ｔｒ１４のドレイン領域に電気的に接続された電源のＶＲ線２４と、コンタクトプラグ４３ｂを介してＳＥ１５のソース領域に接続された信号読み出し線２５とを配置する。
【００１７】
この第１、第２、第３金属配線層は、それぞれ部分的にＰＤ１１を遮光しているが、重ね合わせると全体でＦＤ１６を遮光するようにすることができる。一括シャッター方式で読み出さない場合には、遮光幕を設けなくともよい。
また、図６及び図７に示すように、列方向に隣り合う画素１０の金属配線層は、単に画素１０を半分ずらしただけではなく、第２、第３金属配線層は左右反転した配線パターンにする。特に、図７に示すように、第３金属配線層のうち信号引き出し線２５は、列方向に１本の線にするために、上側の行では、ＰＤ１１を避けながら左側に配線し、一方、下の行では、画素１０の位置が上側の行の画素１０から半分ずれているために、ＰＤの右側に配線される。このために、１行毎に信号読み出し線２５への引き出し線を引き出すため、逆向きになる。
第３金属配線層のうちＶＲ線２４も同様に、左右反転のパターンとなる。
【００１８】
（実施形態２）
次に、本発明の一実施形態である４Ｔｒ型のＣＭＯＳイメージセンサ１の回路を形成する３＋２画素の構造の一例を示す。図８は、画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。図９は、第１金属配線のレイアウトを示す平面図である。図１０は、第２金属配線のレイアウトを示す平面図である。図１１は、第３金属配線のレイアウトを示す平面図である。
本発明では、図８に示すように、ＰＤ１１と各ＣＭＯＳトランジスタがそれぞれ縦の列方向に１列に並列して、１行毎に１画素１０の長さ半分をずらし（１／２ピッチずらし型）、さらに、図３に示すように、金属配線のうちＴＧ線２３とＳＥ線２２を共通化さたＳＥ／ＴＧ線２６を配線している。
【００１９】
ここで、図８に示すように、シリコン基板３上には、素子分離膜により規定された画素１０の中央に矩形状ＰＤ１１の活性領域が設けられている。また、ＦＤ１６の活性領域が行方向の隣り合う画素１０をまたぐように設けられている。
さらに、４個のＣＭＯＳトランジスタが列方向に１列に、ＲＳＴ１３のゲート電極、ＳＦ−Ｔｒ１４のゲート電極、ＳＥ１５のゲート電極が配置される。ＴＧ１２のゲート電極は、斜め方向に隣接する画素１０のＳＥ１５のゲート電極と連続して１のパターンを形成して配置されている。図８の下方に、ＴＧ線２３とＳＥ線２２をゲート材料で共通化したＳＥ／ＴＧ線２６が配置されている。１行毎に半分ずらすことで、ＴＧ１２と列方向に隣接する画素１０のＳＥ１５のゲート電極が近づくので、ＳＥ／ＴＧ線２６を容易に共通化することができる。ここでは、上述の動作順序に従って、ＦＤ１６の活性領域に沿って、ＰＤ１１、ＲＳＴ１３、ＳＦ−Ｔｒ１４、ＳＥ１５と並んでいる。
また、ＳＥ／ＴＧ線２６を共通化したことで、ＰＤ１１の大きさは、実施形態１と変わらないが、ＲＳＴ１３、ＳＦ−Ｔｒ１４、ＳＥ１５の各ＣＭＯＳの間隔を広くして、トランジスタの幅を広くすることができ、信号の誤差を少なくすることができる。
【００２０】
図９は、第１金属配線層で、コンタクトプラブ４１ａを介してＴＧ１１ゲート電極とＳＥ１５ゲート電極に接続されたＳＥ／ＴＧ線２６と、ＦＤ−Ｃ１８からコンタクトプラグ４１ｂとコンタクトプラグ４１ｃを介してＦＤ１６とＳＦ−Ｔｒ１４ゲート電極とを接続する金属配線５１ｂを有する。また、コンタクトプラグ４１ｄを介してＲＳＴ１３のゲート電極とドレイン領域に接続する金属配線５１ｄと、コンタクトプラグ４１ｅを介してＳＦ−Ｔｒ１４のドレイン領域に接続する金属配線５１ｅと、コンタクトプラグ４１ｆを介してＳＥ１５のソース領域に接続する金属配線５１ｆとを有している。
図１０は、第２金属配線層で、コンタクトプラグ４２ａを介してＲＳＴ１３とＳＦ−Ｔｒ１４のドレイン領域に電気的に接続された電源のＶＲ線２４と、コンタクトプラグ４２ｂを介してＳＥ１５のソース領域に接続された信号読み出し線２５とを配置する。
図１１は、第３金属配線層で、コンタクトプラグ４３ａを介してＲＳＴ１３のゲート電極に電気的に接続されたＲＳＴ線２１を有している。
【００２１】
ここでは、ＰＤ１１と各ＣＭＯＳトランジスタがそれぞれ列方向に１列に並列して、１行毎に１画素１０の長さ半分をずらし、さらに、金属配線のうちＴＧ線とＳＥ線２２を共通化させることで、ＲＳＴ１３、ＳＦ−Ｔｒ１４、ＳＥ１５の各ＣＭＯＳの間隔を広くとることができ、トランジスタの幅を広くすることができ、信号の誤差を少なくすることができる。さらに、ＰＤ１１の活性領域の１画素１０中における占有面積率は、４０％と非常に大きくすることができる。したがって、ＣＭＯＳトランジスタの感度を向上させることができる。電気配線、コンタクトプラブ等が画素１０の縁周辺部に集中しており、電気配線等の配置におけるレイアウトの自由度を大きくすることができる。
【００２２】
また、ここで、本実施形態である撮像装置の製造方法について説明する。
図１２は、図８ないし図１２におけるＡ１−Ａ２断面線による断面の構造を示す図である。図１３は、図８ないし図１２におけるＢ１−Ｂ２断面線による断面の構造を示す図である。
まず、シリコン基板３に、通常の半導体装置の製造プロセスと同様にして製造することができることがＣＭＯＳイメージングセンサの特徴である。
例えば、膜厚２５０〜３５０ｎｍ程度の素子分離膜を形成する。これにより、各画素に、所定のパターンを有する活性領域を形成する。素子分離膜７１は、ＬＯＣＯＳ法、ＳＴＩ（シャロートレンチアイソレーション）法を用いて形成することができる。
次いで、シリコン基板３に所定のウェル領域を形成する。なお、画素１０にはＮ型のトランジスタが形成されるため、Ｐウェルを形成する。
次いで、素子分離膜７１により画定された活性領域上に、熱酸化法により、例えば膜厚３〜８ｎｍ程度のシリコン酸化膜よりなるゲート絶縁膜を形成する。
次いで、例えば、ＣＶＤ法により、膜厚５０〜１００ｎｍのリンをドープしたポリシリコン膜と、膜厚１００〜２００ｎｍのタングステンシリサイド膜と、膜厚１００〜２００ｎｍのシリコン酸化膜とを順次堆積する。
【００２３】
次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜、タングステンシリサイド膜及びポリシリコン膜をパターニングし、上面がシリコン酸化膜２６により覆われたポリサイド構造のゲート電極を形成する。この際、ＴＧのゲート電極は、列方向に隣接する画素のＳＥのゲート電極と連続する一つのパターンにより形成する。
次いで、ゲート電極をマスクとして、例えば、リンイオンを、加速エネルギーを１０〜３０ｋｅＶ、ドーズ量を２×１０１３〜１×１０１４ｃｍ−２としてイオン注入を行い、Ｎ型トランジスタのＬＤＤ領域となる不純物拡散領域を形成する。
次いで、ＰＤを形成する領域に、例えば燐イオンを、加速エネルギーを２０〜２００ｋｅＶ、ドーズ量を１×１０１２〜５×１０１３ｃｍ−２としてイオン注入を行い、埋め込みＮ型層３２を形成する。なお、素子分離膜７１と埋め込みＮ型層３２とは、０．２μｍ程度離間する。一方、埋め込みＮ型層は、ＴＧのゲート電極に対しては自己整合的に形成する。
なお、ＦＤは、ＰＤの形成領域と同様にジャンクションリークが少ないことが要求されるため、ＦＤにも埋め込みＮ型層を形成するようにしてもよい。ＦＤにおけるジャンクションリークを更に低減する観点から、ＦＤのみに、例えばリンイオンを、加速エネルギーを１０〜３０ｋｅＶ、ドーズ量を１×１０１４〜５×１０１５ｃｍ−２程度の濃度の高い条件でイオン注入するようにしてもよい。
【００２４】
次いで、ＰＤの形成領域に、例えば、ボロンイオンを加速エネルギー５〜１０ｋｅＶ、ドーズ量１×１０１３〜１×１０１４ｃｍ−２として、または、ＢＦ２イオンを加速エネルギー３０ｋｅＶ、ドーズ量１×１０１３〜１×１０１４ｃｍ−２としてイオン注入し、ＰＤの形成領域の表面側に、Ｐ＋層を形成する。なお、Ｐ＋層は、図示しないＰ型トランジスタのＬＤＤ領域となる不純物拡散領域と同時に形成することができる。
次いで、例えばＣＶＤ法により、例えば膜厚５０〜１５０ｎｍのシリコン酸化膜を形成する。
次いでフォトリソグラフィーによりＰＤ領域及びＦＤ領域を覆うマスクを形成した後、シリコン酸化膜を異方性エッチングし、ゲート電極の側壁にシリコン酸化膜よりなる側壁絶縁膜を形成するとともに、ＰＤ領域及びＦＤ領域にシリコン酸化膜を残存させる。
【００２５】
次いで、ゲート電極、シリコン酸化膜及び側壁絶縁膜をマスクとして、例えばリンイオンを加速エネルギー１０〜３０ｋｅＶ、ドーズ量１〜５×１０１５ｃｍ―２としてイオン注入を行い、Ｎ型トランジスタのソース／ドレイン領域となる高濃度不純物拡散領域４０を形成する。
また、図示しないＰ型トランジスタ形成領域には、例えばボロンイオンを加速エネルギー５〜１０ｋｅＶ、ドーズ量１〜５×１０１５ｃｍ−２としてイオン注入を行い、Ｐ型トランジスタのソース／ドレイン領域となる高濃度不純物拡散領域を形成する。
次いで、例えば、スパッタ法によりチタン膜又はコバルト膜を堆積し、ＲＴＡ熱処理を行い、未反応のまま残存するチタン膜又はコバルト膜を除去することにより、表面にシリコンが露出した領域上に金属シリサイド膜を選択的に形成する。この際、ＰＤ領域及びＦＤ領域上にはシリコン酸化膜が形成されているため、金属シリサイド膜は形成されない。
次いで、例えばプラズマＣＶＤ法により、膜厚５０〜２００ｎｍのシリコン窒化膜又はシリコン窒化酸化膜と、膜厚７００〜１５００ｎｍのシリコン酸化膜を堆積する。
【００２６】
次いで、例えばＣＭＰ法により、シリコン酸化膜の表面を研磨して平坦化する。
次いで、フォトリソグラフィー及びドライエッチングにより、シリコン酸化膜及びシリコン窒化膜に、ゲート電極或いはソース／ドレイン拡散層上に形成された金属シリサイド膜に達するコンタクトホールを形成する。
次いで、例えばＣＶＤ法により、膜厚１０〜５０ｎｍのチタン膜と、膜厚１０〜１００ｎｍの窒化チタン膜と、膜厚１００〜８００ｎｍのタングステン膜とを堆積した後、シリコン酸化膜が露出するまでＣＭＰ法によりこれら膜を研磨し、コンタクトホールに埋め込まれたコンタクトプラグを形成する。
次いで、コンタクトプラグが埋め込まれたシリコン酸化膜上に、例えばスパッタ法により膜厚４００〜１０００ｎｍのアルミ合金層を堆積してパターニングし、第１金属配線層３１を形成する。
次いで、層間絶縁膜の堆積、ビアホールの形成、配線層の形成を繰り返し行い、層間絶縁膜に埋め込まれたコンタクトプラグを介して第１金属配線層に接続された第２金属配線層と、層間絶縁膜に埋め込まれたコンタクトプラグを介して第２金属配線層に接続された第３金属配線層とを形成する。
【００２７】
このように、本実施形態によれば、ＴＧのゲート電極とＳＥのゲート電極を、連続する一つのパターンにより形成するので、第１金属配線層が下層に接続するためのコンタクトホールを１つ削減することができる。これにより、金属配線層のレイアウトに余裕を持たせることができる。また、面積的に余裕ができるため、ＦＤの形成領域の面積を広げることが可能となり、ジャンクションリークを低減することができる。また、トランスファートランジスタのゲート幅を広くすることができる。
また、第３金属配線層ではＲＳＴ線のみを構成すればよいので、第３金属配線層を、フローティングディフュージョンを遮光するための遮光膜として利用することができる。したがって、一括シャッター方式による読み出しにおいても、「ぶれ」や「ゆがみ」のない良好な画像を得ることができる。
【００２８】
（実施形態３）
次に、本発明の一実施形態である４Ｔｒ型のＣＭＯＳイメージセンサ１の回路を形成する３＋２画素の構造の一例を示す。図１４は、画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。図１５は、第１金属配線のレイアウトを示す平面図である。図１６は、第２金属配線のレイアウトを示す平面図である。図１７は、第３金属配線のレイアウトを示す平面図である。ＰＤ１１と各ＣＭＯＳトランジスタがそれぞれ列方向に並列して、１行毎に１画素１０の長さ半分をずらし（１／２ピッチずらし型）、１行毎にＰＤ１１とＣＭＯＳのパターンを左右反転させて、さらに、金属配線のうちＴＧ線２３とＳＥ線２２を共通化させている。
【００２９】
ここで、図１４に示すように、シリコン基板３上には、素子分離膜により規定された画素１０の中央に矩形状ＰＤ１１の活性領域が設けられている。また、ＦＤ１６の活性領域が行方向の隣り合う画素１０をまたぐように設けられている。
また、４個のＣＭＯＳトランジスタが列方向に１列に、ＲＳＴ１３のゲート電極、ＳＦ−Ｔｒ１４のゲート電極、ＳＥ１５のゲート電極が配置される。ＴＧ１２のゲート電極は、斜め方向に隣接する画素１０のＳＥ１５のゲート電極と連続して１のパターンを形成して配置されている。さらに、１行毎に左右反転させたＣＭＯＳトランジスタを配置する。また、画素１０の下方に、ＴＧ線２３とＳＥ線２２をゲート材料で共通化したＳＥ／ＴＧ線２６が配置されている。１行毎に半分ずらすことで、ＴＧ１２と列方向に隣接する画素１０のＳＥ１５のゲート電極が近づくので、ＳＥ／ＴＧ線２６を容易に共通化することができる。
また、ＳＥ／ＴＧ線２６を共通化したことで、ＰＤ１１の大きさは、実施形態１と変わらないが、ＲＳＴ１３、ＳＦ−Ｔｒ１４、ＳＥ１５の各ＣＭＯＳの間隔を広くし、トランジスタの幅を広くすることができ、信号の誤差を少なくすることができる。
【００３０】
図１５は、第１金属配線層で、コンタクトプラブ４１ａを介してＴＧ１２ゲート電極とＳＥ１５ゲート電極に接続されたＳＥ／ＴＧ線２６と、ＦＤ−Ｃ１８からコンタクトプラグ４１ｂとコンタクトプラグ４１ｃを介してＦＤ１６とＳＦ−Ｔｒ１４ゲート電極とを接続する金属配線５１ｂを有する。また、コンタクトプラグ４１ｄを介してＲＳＴ１３のゲート電極とドレイン領域に接続する金属配線５１ｄと、コンタクトプラグ４１ｅを介してＳＦ−Ｔｒ１４のドレイン領域に接続する金属配線５１ｅと、コンタクトプラグ４１ｆを介してＳＥ１５のソース領域に接続する金属配線５１ｆとを有している。
ここでは、１行毎に、ＰＤ１１と各ＣＭＯＳが左右反転して配置されていることに対応して、第１金属配線層も１行毎に反転したパターンを形成している。また、ＳＥ／ＴＧ線２６を共通化したことで、ＰＤ１１の大きさは、実施形態１と変わらないが、ＲＳＴ１３、ＳＦ−Ｔｒ１４、ＳＥ１５の各ＣＭＯＳの間隔を広くし、トランジスタの幅を広くすることができ、信号の誤差を少なくすることができる。
【００３１】
図１６では、第２金属配線層は、コンタクトプラグ４２ａを介してＲＳＴ１３とＳＦ−Ｔｒ１４のドレイン領域に電気的に接続された電源のＶＲ線２４と、コンタクトプラグ４２ｂを介してＳＥ１５のソース領域に接続された信号読み出し線２５とを配置する。
第２金属配線層のうち信号読み出し線２４は、列方向に１本の線にするために、上側の行では、ＰＤ１１を避けながら配線するために、ＰＤ１１の右側に設けられ、一方、下の行では、画素１０の位置が上側の行の画素１０から半分ずれているために、ＰＤ１１の左側に設けられ、短いコンタクト用の引き出し線でコンタクトプラグ４２ｂを介してＳＥ１５のソース領域に接続されている。
第２金属配線層のうちＶＲ線２４も同様に、上側の行では、ＰＤ１１を避けながら配線するために、ＰＤ１１の左側に設けられ、一方、下の行では、画素１０の位置が上側の行の画素１０から半分ずれているために、ＰＤ１１の右側に設けられる。しかも、ＣＭＯＳが１行毎に左右反転して配置されていることで、コンタクト用引き出し線を設けることなく接続させることができる。したがって、ここでも、１行毎に、ＰＤ１１と各ＣＭＯＳが左右反転して配置されていることに対応して、第１金属配線層も１行毎に左右反転したパターンを形成している。
【００３２】
図１７は、第３金属配線層は、ＦＤ１６の活性領域を遮光するように、コンタクトプラグ５３ａを介してＲＳＴ１３のゲート電極に電気的に接続されたＲＳＴ線２１を有している。
ここでは、ＰＤ１１と各ＣＭＯＳトランジスタがそれぞれ列方向に１列に並列して、１行毎に１画素１０の長さ半分をずらし、ＰＤ１１と各ＣＭＯＳトランジスタの配列を１行毎に左右反転させることで、電気配線の専有面積を小さくして、ＰＤ１１の専有面積を大きくすることができる。さらに、金属配線のうちＴＧ線２３とＳＥ線２２を共通化させることで、ＲＳＴ１３、ＳＦ−Ｔｒ１４、ＳＥ１５の各ＣＭＯＳの間隔を広くして、トランジスタの幅を広くすることができ、信号の誤差を少なくすることができる。
【００３３】
（実施形態４）
次に、ＰＤ１１と３個のＣＭＯＳトランジスタによるＣＭＯＳイメージセンサ１で、ＰＤ１１と各ＣＭＯＳトランジスタがそれぞれ列方向に１列に並列した構成を示す。図１８は、本発明の一実施形態であるＣＭＯＳイメージセンサにおける１画素の回路図である。図１９は、本発明の一実施形態であるＣＭＯＳイメージセンサの回路図である。
図１８に示すように、１個の光電変換素子であるＰＤ１１と３個のＣＭＯＳトランジスタ、第１のトランジスタであるＲＳＴ１３、第２のトランジスタであるＳＦ−Ｔｒ１４、第３のトランジスタであるＳＥ１５とで、１画素を形成している（以下、単に「３Ｔｒ型」と記す。）。ＰＤ１１のカソード端子は、ＲＳＴ１３のソース端子とＳＦ−Ｔｒ１４のゲート端子に接続されている。ＳＦ−Ｔｒ１４のソース端子はＳＥ１５のドレイン端子に接続されている。また、行方向に隣接する画素１０のＲＳＴ１３のゲート端子をＲＳＴ線２１で接続している。このＲＳＴ線２１は行方向に延在し行選択回路４に接続している。又、画素１０のＳＥ１５のゲート端子を接続するＳＥ線２２が接続され、行方向に延在して行選択回路４に接続している。また、列方向に隣接する画素１０のＳＥ１５のソース端子を共通接続する信号読み出し線２５と、ＲＳＴ１３のドレイン端子及びＳＦ−Ｔｒ１４のドレイン端子を共通接続するＶＲ線２４が接続されている。
さらに、ＲＳＴ線２１とＳＥ線２２とは、行方向に延在して行選択回路４に接続されている。また、信号読み出し線２５は、信号読み出し／ノイズキャンセル回路に接続されている。さらに、信号読み出し／ノイズキャンセル回路６は、増幅器とＡＤコンバータ６を介して出力回路７に接続している。ＶＲ線２４は、電源所望の電圧を供給するリセット電源ＶＲ１７に接続されている。
【００３４】
３Ｔｒ型の動作について説明する。ＣＭＯＳトランジスタはすべてＮ型とし、ゲート電位がＨｉｇｈのレベルでオン状態、Ｌｏｗのレベルでオフ状態になるとする。まず、全行のＲＳＴ線２１、ＳＥ線２２に信号を印加し、全行のＰＤ１１及びＦＤ１６の一括リセットを行う。これにより、ＰＤ１１及びＦＤ１６がリセットされ、これらの電圧が所定値まで増加する。次いで、４Ｔｒ型と異なり、ＴＧ１２が設けられていないために、ＴＧ１２の信号がないまま、ＰＤ１１による受光が開始され、ＰＤ１１内で電荷が発生し、ＰＤ１１の電圧が徐々に減少する。
次いで、ＰＤ１１内の電荷がＦＤ１６に転送される。これにより、ＦＤ１６の電圧が転送された電荷量に応じた分だけ低下する。この際、ＳＥ１５もオンにして、信号読み出し線２５は周辺部読み出し回路と切断されたハイインピーダンス状態にしておくことが望ましい。
【００３５】
次いで、順次読み出し動作を行う。読み出しを行うために、ＳＥ線２２にセレクト信号を印加する。これにより、信号読み出し線２５には、ＰＤ１１に蓄えられていた電荷の量に応じた電圧変化量ΔＶを減じた電圧が出力される。
次いで、ＲＳＴ線２１にリセット信号を印加すると、ＦＤ１６がリセットされ、ＦＤ１６の電圧がリセット電圧ＶＲ１７を反映した所定値に安定する。この電圧が、ＳＦ−Ｔｒ１４のゲート端子に印加される。この状態で、ＳＥ線２２にセレクト信号を印加すると、信号読み出し線２５には、電圧が出力される。次いで、信号読み出し／ノイズキャンセル回路５により、ＶＲ読み出し電圧と信号の読み出し電圧との差分を求め、電圧変化量ΔＶを得る。こうして、光量に反応してＰＤ１１に蓄えられていた電荷の量に応じた電圧変化量を正確に読み出すことができる。
【００３６】
このように、３Ｔｒ型では、４Ｔｒ型と異なり、ＴＧ１２を設けていないことで、ＰＤ１１で発生した電荷の量が、ＦＤ１６に転送されるが、その撮影後も光を受けたＰＤ１１では電荷が発生するために、１行毎にＦＤ１６等をリセットして測定するために、ＣＭＯＳイメージセンサ１全体として撮像する際は、行毎に測定する時に差が生ずる。しかし、ＣＭＯＳの数が少ない分だけ、構造が簡単であり、また、ＰＤ１１の専有面積率を大きくすることで、感度を高くすることができる。４Ｔｒ型では、ＴＧ１２でＰＤ１１に発生した電荷の量を転送する時を決定することができる。これは、ＣＭＯＳイメージセンサ１全体で一括して撮像した後に、ＴＧ１２をオフにして新たな電荷がＰＤ１１からＦＤ１６に転送されるのを防ぎ、その間ＦＤ１６に蓄積された電荷の量を順次読み込むことで、行毎における撮像時の差をなくすることができる。この時差をなくすことで、撮像した画像の「ゆがみ」及び「ぶれ」をなくすことができる。
【００３７】
本発明の一実施形態である３Ｔｒ型のＣＭＯＳイメージセンサ１の回路を形成する３＋２画素の構造の一例を示す。図２０は、画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。図２１は、第１金属配線のレイアウトを示す平面図である。図２２は、第２金属配線のレイアウトを示す平面図である。図２３は、第３金属配線のレイアウトを示す平面図である。
ここでは、図２０に示すように、ＰＤ１１と各ＣＭＯＳトランジスタがそれぞれ縦の列方向に１列に並列して、１行毎に１画素１０の長さ半分をすらしている（１／２ピッチずらし型）。
ここで、シリコン基板３上には、素子分離膜により規定された画素１０の中央に、矩形状ＰＤ１１の活性領域が設けられている。また、ＦＤ１６の活性領域が行方向の隣り合う画素１０をまたぐようにに設けられている。
さらに、３個のＣＭＯＳトランジスタが縦の列方向に１列に、ＲＳＴ１３のゲート電極、ＳＦ−Ｔｒ１４のゲート電極、ＳＥ１５のゲート電極が配置される。
図２１は、各ＣＭＯＳトランジスタに接続する第１金属配線層を示しており、コンタクトプラグ４１ａとコンタクトプラグ４１ｂを介してＦＤ１６とＳＦ−Ｔｒ１４ゲート電極とを接続する金属配線５１ａと、コンタクトプラグ４１ｃを介してＲＳＴ１３のゲート電極とドレイン領域に接続する金属配線５１ｂと、コンタクトプラグ４１ｄを介してＳＦ−Ｔｒ１４のドレイン領域に接続する金属配線５１ｄと、コンタクトプラグ４１ｅを介してＳＥ１５のソース領域に接続するＳＥ／ＴＧ線２６とを有している。ここでは、各行とも、画素１０分半分ずれているが、金属配線パターンは同一になっている。
【００３８】
図２２は、各ＣＭＯＳトランジスタに接続する第２金属配線層を示しており、コンタクトプラグ４２ａを介してＲＳＴ１３とＳＦ−Ｔｒ１４のドレイン領域に電気的に接続された電源のＶＲ線２４と、コンタクトプラグ４２ｂを介してＳＥ１５のソース領域に接続された信号読み出し線２５とを配置する。
第２金属配線層のうちＶＲ線２４は、上側の行では、ＰＤ１１を避けながら配線するために、ＰＤ１１の左側に設けられ、一方、下の行では、画素１０の位置が上側の行の画素１０から半分ずれているために、ＰＤ１１の右側に設けられる。さらに、１行毎に、ＶＲ線２４は、ＶＲ線２４がＰＤ１１の右側にあるときに、ＶＲコンタクトプラグを介してＶＲ線２４からコンタクト用引き出し線でＰＤ１１と接続されている。したがって、隣り合う行とは異なる金属配線パターンになる。
図２３は、第３金属配線層は、ＦＤ１６を遮光しながら、コンタクトプラグ４３ａを介してＲＳＴ１３のゲート電極に電気的に接続されたＲＳＴ線２１を有している。
３Ｔｒ型において、複数のＣＭＯＳトランジスタを縦一列に揃え、ＰＤと並列させることで、ＣＭＯＳトランジスタのゲート電極を幅広くすることができ、これによって、ＣＭＯＳトランジスタの特性のバラツキを少なくすることができ、結果的にＣＭＯＳイメージセンサの画像をよくすることができる。
【００３９】
（実施形態５）
図２４は、本発明の一実施形態である撮像装置における１画素の回路図である。図２５は、本発明の一実施形態である撮像装置の回路図である。
図２４に示すように、ここでは、１個のＰＤ１１と５個のＣＭＯＳトランジスタ、第１のトランジスタであるＴＧ１２、第２のトランジスタであるＲＳＴ１３、第３のトランジスタであるＳＦ−Ｔｒ１４、第４のトランジスタであるＳＥ１５と、さらにもう一つのトランジスタであるオーバーフロードレイン（以下、「ＯＦＤ」と記す。）で形成される画素１０（以下、単に「５Ｔｒ型」と記す。）を備えるＣＭＯＳイメージセンサである。
図２４に示すように、第５のトランジスタとして、ＯＦＤ１９がＰＤ１１のカソード端子とＶＲ線２５を接続させている。このＯＦＤ１９は、ＣＭＯＳイメージセンサの信号の読取とは独立して、ＰＤ１１に蓄積される電荷をリセット電圧ＶＲ１７に反映した所定値に安定させることができる。４Ｔｒ型では、ＦＤ１６を介してＰＤ１１をリセット電圧ＶＲ１７に反映した所定値にしなければならない。これは、ＴＧ１２をオフにしていても、ＰＤ１１に強い光によって電荷が発生することがある。そのために、ＯＦＤ１９で、画素内の他の回路に流れるのを防止する。
また、図２４に示すように、４Ｔｒ型のＣＭＯＳイメージセンサの回路図を示している図２と比較して、行方向にＯＦＤ線２７が設けられている。
【００４０】
次に、本発明の一実施形態である５Ｔｒ型のＣＭＯＳイメージセンサ１の回路を形成する３＋２画素の構造の一例を示す。図２６は、画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。図２７は、第１金属配線のレイアウトを示す平面図である。図２８は、第２金属配線のレイアウトを示す平面図である。図２９は、第３金属配線のレイアウトを示す平面図である。
本発明では、図２６に示すように、ＰＤ１１と各ＣＭＯＳトランジスタがそれぞれ縦の列方向に１列に並列して、１行毎に１画素１０の長さ半分をずらした配列にし（１／２ピッチずらし型）、さらに、金属配線のうちＴＤ線とＳＥ線２２を共通化させている。ＯＦＤ１９は、ＰＤ１１の上側に設けることで、ＶＲ１７によって容易にＰＤ１１を所定値にすることができる。
また、ＣＭＯＳトランジスタの数が増加しても、ＰＤの占有面積率を大きく低下させることなく、具体的には、５Ｔｒ型の専有面積率は、従来の３Ｔｒ型の２９％に近い価である。しかし、また、各ＣＭＯＳトランジスタのゲート電極の幅を小さくすることのないレイアウトにすることができる。
【００４１】
図２７は、各ＣＭＯＳトランジスタに接続する第１金属配線層を示しており、ＳＥ／ＴＧ線２６を配線している。図８に示す４Ｔｒ型とほぼ同様のパターンを形成している。ここでは、各画素の配線のパターンは同一になっている。
また、図２８は、各ＣＭＯＳトランジスタに接続する第２金属配線層を示しており、ＶＲ線２４と信号読み出し線２５を配線している。
第２金属配線層のうち信号引き出し線２５は、列方向に１本の線にするために、上側の行では、ＰＤ１１を避けながら、ＰＤ１１の右側に設けられる。一方、下の行では、画素１０の位置が上側の行の画素１０から半分ずれているために、ＰＤ１１の左側に設けられ、短いコンタクト用の引き出し線でコンタクトプラグ４２ｂを介してＳＥ１５のソース領域に接続されている。
第２金属配線層のうちＶＲ線２４も同様に、上側の行では、ＰＤ１１を避けながら配線するために、ＰＤ１１の左側に設けられる。一方、下の行では、画素１０の位置が上側の行の画素１０から半分ずれているために、ＰＤ１１の右側に設けられ、ＲＳＴ１３に接続されている。したがって、ここでは、１行毎に、異なる配線パターンを形成している。
また、図２９は、各ＣＭＯＳトランジスタに接続する第２金属配線層を示しており、ＦＤ１６を遮光しつつＲＳＴ線２１と、ＯＦＤ１６のゲート電極に接続するために行方向に延在するＯＦＤ線２７が配線されている。各画素は同一のは線パターンになっている。
５Ｔｒ型において、従来の４Ｔｒ型と比較して、ＯＦＤ以外のＣＭＯＳトランジスタを縦一列に揃え、ＰＤと並列させることで、ＰＤの専有面積率の低下を低く抑えて、ＣＭＯＳトランジスタのゲート電極を幅広いまま維持することができ、これによって、ＣＭＯＳトランジスタの特性のバラツキを少なくすることができ、結果的にＣＭＯＳイメージセンサの画像をよくすることができる。
【００４２】
以上が本発明の一実施形態による説明であるが、発明として、例えば、下記のような特徴を抽出することができるので、ここで列挙しておく。
（付記１）光電変換素子と、光電変換素子の信号を転送するトランスファートランジスタと、この信号を増幅するソースフォロワトランジスタと、ソースフォロワトランジスタをリセットするリセットトランジスタと、ソースフォロワトランジスタからの信号を読み出すセレクトトランジスタとから構成される画素を備える撮像装置において、前記画素は、光電変換素子とこれらのトランジスタとが、格子状に配列する画素の列方向に沿って並列に配置されている撮像装置である。
【００４３】
（付記２）光電変換素子と、光電変換素子の信号を増幅するソースフォロワトランジスタと、ソースフォロワトランジスタをリセットするリセットトランジスタと、ソースフォロワトランジスタからの信号を読み出すセレクトトランジスタとから構成される画素を備える撮像装置において、前記画素は、光電変換素子とこれらのトランジスタとが、格子状に配列する画素の列方向に沿って並列に配置されている撮像装置である。
【００４４】
（付記３）光電変換素子と、光電変換素子の信号を転送するトランスファートランジスタと、この信号を増幅するソースフォロワトランジスタと、ソースフォロワトランジスタをリセットするリセットトランジスタと、ソースフォロワトランジスタからの信号を読み出すセレクトトランジスタと、光電変換素子の電荷を制御するオーバーフロードレイン用トランジスタから構成される画素を備える撮像装置において、前記画素は、光電変換素子とこれらのトランジスタとが、格子状に配列する画素の列方向に沿って並列に配置されている撮像装置である。
【００４５】
（付記４）付記１、２、３に記載の撮像装置において、前記画素が、列方向に、１行毎に半分ずらして配列する撮像装置である。
（付記５）付記４に記載の撮像素子において、赤と青との情報を得る画素からなる列と、緑の情報を得る画素からなる列とが交互に配置されている撮像装置である。
（付記６）付記４、５に記載の撮像装置において、前記画素は、光電変換素子とこれらのトランジスタとの配列が、左右反転している撮像装置である。
（付記７）付記６に記載の撮像装置において、前記画素は、隣接する行の金属配線層のパターンが、左右反転している撮像装置である。
（付記８）付記６に記載の撮像装置において、前記画素は、隣接する行の金属配線層のパターンが異なる撮像装置である。
【００４６】
（付記９）付記４、５、６、７、８に記載の撮像装置において、前記画素は、トランスファトランジスタとセレクトトランジスタとのゲート電極を同一金属配線で接続されている撮像装置である。
（付記１０）付記４に記載の撮像装置において、前記画素は、トランスファトランジスタとセレクトトランジスタとのゲート電極を同一金属配線で接続されている撮像装置である。
【００４７】
【発明の効果】
以上説明したように、本発明の撮像装置では、フォトダイオード、ＣＭＯＳトランジスタの画素内における配列によって、フォトダイオードの画素内における専有面積率を大きくすることで、撮像装置１の感度を向上させることができる。また、ＣＭＯＳトランジスタの間隔を広くすることで、ゲート電極の幅を広くして、トランジスタの特性のバラツキを抑えることができる。また、金属配線層のレイアウトの自由度を大きくすることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態であるＣＭＯＳイメージセンサにおける１画素の回路図である。
【図２】本発明の一実施形態であるＣＭＯＳイメージセンサの回路図である。
【図３】本発明の一実施形態であるＣＭＯＳイメージセンサにおける画素の配列を示す模式図であり、図３（ａ）は、画素を格子状に配列した正方配列（ベイヤ）型で、図３（ｂ）は、行毎に画素を画素の幅半分ずらして配列した１／２ピッチずらし配列型の構成を示す概略図である。
【図４】画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。
【図５】第１金属配線のレイアウトを示す平面図である。
【図６】第２金属配線のレイアウトを示す平面図である。
【図７】第３金属配線のレイアウトを示す平面図である。
【図８】画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。
【図９】第１金属配線のレイアウトを示す平面図である。
【図１０】第２金属配線のレイアウトを示す平面図である。
【図１１】第３金属配線のレイアウトを示す平面図である。
【図１２】図８ないし図１２におけるＡ１−Ａ２断面線による断面の構造を示す図である。
【図１３】図８ないし図１２におけるＢ１−Ｂ２断面線による断面の構造を示す図である。
【図１４】画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。
【図１５】第１金属配線のレイアウトを示す平面図である。
【図１６】第２金属配線のレイアウトを示す平面図である。
【図１７】第３金属配線のレイアウトを示す平面図である。
【図１８】本発明の一実施形態であるＣＭＯＳイメージセンサにおける１画素の回路図である。
【図１９】本発明の一実施形態であるＣＭＯＳイメージセンサの回路図である。
【図２０】画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。
【図２１】第１金属配線のレイアウトを示す平面図である。
【図２２】第２金属配線のレイアウトを示す平面図である。
【図２３】第３金属配線のレイアウトを示す平面図である。
【図２４】本発明の一実施形態であるＣＭＯＳイメージセンサにおける１画素の回路図である。
【図２５】本発明の一実施形態であるＣＭＯＳイメージセンサの回路図である。
【図２６】画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。
【図２７】第１金属配線のレイアウトを示す平面図である。
【図２８】第２金属配線のレイアウトを示す平面図である。
【図２９】第３金属配線のレイアウトを示す平面図である。
【図３０】従来の画素の活性領域、ＣＭＯＳトランジスタの配列のレイアウトを示す平面図である。
【符号の説明】
１  撮像装置（ＣＭＯＳイメージセンサ）
２  撮像素子
３  シリコン基板
４  行選択回路
５  信号読み出し／ノイズキャンセル回路
６  アンプ＆ＡＤコンバータ
７  出力回路
１０  画素
１１  フォトダイオード（ＰＤ）
１２  トランスファトランジスタ（ＴＧ）
１３  リセットトランジスタ（ＲＳＴ）
１４  ソースフォロワトランジスタ（ＳＦ−Ｔｒ）
１５  セレクトトランジスタ（ＳＥ）
１６  フローティングディフュージョン（ＦＤ）
１７  リセット電源（ＶＲ）コンタクトプラグ
１８  信号読み出しコンタクトプラグ
１９  オーバーフロードレイン（ＯＦＤ）
２０  フローティングディフュージョンコンタクトプラグ
２１  リセット線（ＲＳＴ線）
２２  セレクト線（ＳＥ線）
２４  リセット電圧線（ＶＲ線）
２５  信号読み出し線（ＳＬ線）
２６  セレクト／トランスファー線（ＳＥ／ＴＧ線）
２７  オーバーフロードレイン線（ＯＦＤ線）
３１  第１金属配線層
３２  第２金属配線層
３３  第３金属配線層
４１、４２、４３  コンタクトプラグ
５１、５２、５３  電気配線
６１、６２、  コンタクト用引き出し線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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