(57)【要約】【課題】ＳｉＰ形態の半導体装置において、配線と半導体チップとを被覆する絶縁膜に対して、配線と半導体チップのパッドに達する開口の形成が良好になされた半導体装置とその製造方法を提供する。【解決手段】シリコン基板１０に下層配線１６，１８，２０が形成され、下層配線の上層の第４絶縁層２１には、彫り込み部２１ａが形成されている。当該彫り込み部２１ａに、表面にパッド２４ａが形成された半導体チップ２４がパッド形成面の反対側の面から搭載されている。第４絶縁層２１上には第４配線２３が形成されており、第４配線２３、半導体チップ２４を被覆して第５絶縁層２６が形成されている。第５絶縁層２６には、半導体チップ２４のパッド２４ａおよび第４配線２３に達する開口部Ｈａ，Ｈｂが形成され、開口部Ｈａ，Ｈｂの内部および第５絶縁層２６上に第５配線２７が形成されている。【選択図】図１
2005317868.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板に形成された下層配線と、
前記下層配線上に形成され、チップ搭載部が彫り込まれた絶縁層と、
前記絶縁層上に形成され、前記下層配線に接続される配線と、
表面にパッドが形成され、パッド形成面の反対側の面から前記チップ搭載部に搭載された半導体チップと、
前記半導体チップ、前記配線および前記絶縁層を被覆して形成された絶縁樹脂層と、
前記半導体チップの前記パッド、および前記配線に達するように前記絶縁樹脂層に形成された開口部と、
前記開口部の内部および前記絶縁樹脂層上に形成された上層配線と
を有する半導体装置。
【請求項２】
前記絶縁層が彫り込まれて形成された前記チップ搭載部に、導電層が形成されている
請求項１記載の半導体装置。
【請求項３】
前記導電層は、前記チップ搭載部から前記絶縁層上に延伸して形成されており、前記半導体装置の端部において前記基板に接続されている
請求項２記載の半導体装置。
【請求項４】
前記導電層は、前記半導体装置の端部において前記絶縁樹脂層に被覆されている
請求項３記載の半導体装置。
【請求項５】
前記導電層は、一定電位に固定されている
請求項２記載の半導体装置。
【請求項６】
前記下層配線と前記基板の間に、前記下層絶縁層をさらに有し、
前記下層絶縁層は、前記基板と前記導電層が接続される前記半導体装置の端部において、階段状に形成されている
請求項３記載の半導体装置。
【請求項７】
前記下層配線の一部が受動素子を構成している
請求項１記載の半導体装置。
【請求項８】
前記絶縁層が彫り込まれて形成される前記チップ搭載部は、チップサイズよりも大きく形成されている
請求項１記載の半導体装置。
【請求項９】
基板に下層配線を形成する工程と、
前記下層配線を被覆する絶縁層を形成する工程と、
前記絶縁層のチップ搭載部を彫り込む工程と、
前記絶縁層上に、前記下層配線に接続する配線を形成する工程と、
表面にパッドが形成された半導体チップを、パッド形成面の反対側の面から前記チップ搭載部に搭載する工程と、
前記半導体チップ、前記配線および前記絶縁層を被覆する絶縁樹脂層を形成する工程と、
前記半導体チップの前記パッド、および前記配線に達する開口部を前記絶縁樹脂層に形成する工程と、
前記開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程と
を有する半導体装置の製造方法。
【請求項１０】
前記配線を形成する工程において、前記絶縁層の前記チップ搭載部に配線材料を残して導電層を形成する
請求項９記載の半導体装置の製造方法。
【請求項１１】
前記配線を形成する工程において、前記半導体装置の端部で前記基板に接続するように前記導電層を形成する
請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記絶縁樹脂層を形成する工程において、前記半導体装置の端部において前記導電層を被覆する前記絶縁樹脂層を形成する
請求項１１記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰ（システムインパッケージ）形態の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
近年、受動素子を内蔵し、整合回路やフィルタなどを取り込んだＳｉＰと呼ばれるパッケージの開発が進んでいる。
【０００３】
図１２は上述のＳｉＰ形態の半導体装置の一例の断面図である。
シリコン基板１００上に酸化シリコンからなる下地絶縁膜１０１が形成され、その上層に、アルミニウムからなる下部電極１０２、Ｔａ2Ｏ5からなる誘電体膜１０３、酸化シリコンからなる保護層１０４、および、アルミニウムからなる下部電極の取り出し電極１０５ａおよび上部電極１０５ｂが積層されている。誘電体膜１０３を介して下部電極１０２と上部電極１０５ｂが対向して、静電容量素子Ｃが構成されている。
【０００４】
静電容量素子Ｃを被覆してポリイミド樹脂からなる第１絶縁層１０６が形成されており、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部が形成されている。
【０００５】
上記の開口部内に埋め込まれて第１絶縁層１０６上に、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに接続する銅等からなる第１配線１０７が形成されている。第１配線１０７の一部はらせん状に形成され、インダクタンスＬが構成されている。
【０００６】
第１絶縁層１０６および第１配線１０７の上層に、能動素子が設けられた半導体チップ１０８がダイアタッチフィルム１０９により接着されている。半導体チップ１０８は、表面にパッド１０８ａが形成され、パッド１０８ａを除く領域は酸化シリコンの保護層１０８ｂで覆われた構成であり、フェースアップで、即ち、パッド１０８ａ形成面の反対側の面側からマウントされている。
【０００７】
第１配線１０７や半導体チップ１０８を被覆して、ポリイミド樹脂からなる第２絶縁層１１０が形成されており、半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3が形成されている。
【０００８】
上記の開口部Ｈ2，Ｈ3内に埋め込まれて第２絶縁層１１０上に、パッド１０８ａおよび第１配線１０７に接続する銅等からなる第２配線１１１が形成されている。
【０００９】
第２配線１１１に接続して、銅からなるポスト１１２が形成されており、その間隙における第２絶縁層１１０の上層にポリイミド樹脂からなる絶縁性のバッファ層１１３が形成されている。さらに、バッファ層１１３の表面においてポスト１１２に接続するようにバンプ（突起電極）１１４が形成されている。
【００１０】
上記のＳｉＰ形態の半導体装置の製造方法について説明する。
まず、図１３（ａ）に示すように、シリコン基板１００の表面に下地絶縁膜１０１を形成し、その上層にスパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極１０２を形成する。次にＣＶＤ法によりＴａ2Ｏ5を堆積させ、パターン加工して誘電体膜１０３を形成し、さらに酸化シリコンを堆積して誘電体膜の保護層１０４を形成し、ＲＩＥ（反応性イオンエッチング）により電極取り出し用の窓開けを行う。次に、スパッタリング法によりアルミニウムを堆積させ、パターン加工して下部電極の取り出し電極１０５ａおよび上部電極１０５ｂを形成する。以上で、静電容量素子Ｃが構成される。続いて、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第１絶縁層１０６を形成する。
【００１１】
次に、図１３（ｂ）に示すように、第１絶縁層１０６にパターン露光および現像をして、下部電極の取り出し電極１０５ａおよび上部電極１０５ｂに達する開口部Ｈ1を第１絶縁層１０６に形成する。
【００１２】
次に、図１３（ｃ）に示すように、シードスパッタリングによりＴｉ／Ｃｕからなる不図示のバリアメタル膜を形成し、さらに開口部Ｈ1と配線形成領域を開口するパターンのレジスト膜（不図示）を成膜し、レジスト膜をマスクとしてバリアメタル膜をシードとする電解メッキにより銅をメッキする。次に、レジスト膜を除去し、さらに銅をマスクとしてバリアメタル膜をエッチング除去する。これにより、第１配線１０７を形成する。この工程においてインダクタンスＬも同時にパターン形成する。
【００１３】
次に、図１４（ａ）に示すように、第１絶縁層１０６および第１配線１０７上に別工程で予め形成された半導体チップ１０８をダイアタッチフィルム１０９により接着する。半導体チップ１０８にはパッド１０８ａが形成されており、フェースアップでマウントする。
【００１４】
次に、図１４（ｂ）に示すように、スピンコート法により感光性ポリイミド樹脂を供給して塗布し、第２絶縁層１１０を形成する。続いて、第２絶縁層１１０にパターン露光および現像をして、半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を第２絶縁層１１０に形成する。続いて、第１配線１０７と同様にして、開口部Ｈ2，Ｈ3内を埋め込む第２配線１１１をパターン形成する。このとき、次工程でのポスト形成のために、第２配線１１１のバリアメタル膜はエッチングしないで残しておく。
【００１５】
次に、第２絶縁層１１０および第２配線１１１上に感光性ドライフィルムをラミネートし、パターン露光および現像によりポスト用の開口部を形成し、これをマスクとし、第２配線１１１のバリアメタル膜をシードとする電解メッキにより、開口部内に銅のポスト１１２を形成し、ドライフィルムの剥離およびバリアメタル膜のエッチングを行う。
さらに、スピンコート法によりエポキシ樹脂を供給して塗布し、バッファ層１１３を形成し、樹脂硬化後に、研削により銅のポスト１１２の頭出しを行い、さらにポスト１１２に接続するようにバンプ１１４を形成する。
以上で、図１２に示す構成のＳｉＰ形態の半導体装置が形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１６】
上記のＳｉＰ形態の半導体装置の製造方法において、半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2および第１配線１０７に達する開口部Ｈ3を形成するための第２絶縁層１１０のパターン露光は、ウェハ一括で行っている。
【００１７】
このため、開口の精度はマスクからのギャップ、即ち、露光される感光性ポリイミド膜の膜厚によって決まる。従って、半導体チップのＺ方向の傾きや半導体チップの薄さのバラツキにより半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2の開口不良が発生する問題があった。
【００１８】
これを避けるために、ギャップの小さい半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2に露光条件を合わせると、同時に行う第１配線１０７に達する開口部Ｈ3の形成が困難となってしまう。
【００１９】
特に、半導体装置の小型化や微細化に伴い、配線や電極の大きさも微細化されてきている。半導体チップのパッドも微細化され、これに対応するためにはパッド１０８ａに達する開口部Ｈ2の開口サイズも小さくすることが重要となってくる。このため、半導体チップ１０８のパッド１０８ａに達する開口部Ｈ2と第１配線１０７に達する開口部Ｈ3の形成の両立はますます困難となる傾向にある。これを解決するために第１配線１０７に達する開口部Ｈ3の開口サイズを大きく設定すると、ＳｉＰ形態の半導体装置全体の小型化が困難となる弊害がある。
【００２０】
また、ＳｉＰ形態の半導体装置の高機能化により内部配線層が多層化すると半導体チップ下に多層の構造が存在し、発熱体である半導体チップ１０８からシリコン基板１００への距離が長くなり放熱性を阻害することとなる。これは層間絶縁膜（本例では、第１絶縁層１０６に相当）とチップ搭載用のダイアタッチフィルム１０９の熱伝導率が低いためである。この対応としてチップ下面にサーマルビア等を形成した場合は、チップ下面にはサーマルビアの存在のために配線を形成できなくなるという問題がある。
【００２１】
本発明は上記の事情に鑑みてなされたものであり、その目的は、ＳｉＰ形態の半導体装置において、配線と半導体チップのパッドに良好に接続された上層配線をもつ半導体装置を提供することにある。
本発明は上記の事情に鑑みてなされたものであり、その目的は、ＳｉＰ形態の半導体装置の製造において、配線と半導体チップとを被覆して形成された絶縁膜に対して、配線と半導体チップのパッドに達する開口を良好に形成することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２２】
上記の目的を達成するため、本発明の半導体装置は、基板と、前記基板に形成された下層配線と、前記下層配線上に形成され、チップ搭載部が彫り込まれた絶縁層と、前記絶縁層上に形成され、前記下層配線に接続される配線と、表面にパッドが形成され、パッド形成面の反対側の面から前記チップ搭載部に搭載された半導体チップと、前記半導体チップ、前記配線および前記絶縁層を被覆して形成された絶縁樹脂層と、前記半導体チップの前記パッド、および前記配線に達するように前記絶縁樹脂層に形成された開口部と、前記開口部の内部および前記絶縁樹脂層上に形成された上層配線とを有する。
【００２３】
上記の本発明の半導体装置によれば、絶縁層のチップ搭載部が彫り込まれており、当該彫り込まれたチップ搭載部に半導体チップが搭載されている。従って、絶縁層上に形成された配線上の絶縁樹脂層の膜厚と、半導体チップのパッド上の絶縁樹脂層の膜厚の差が、彫り込みの深さ分だけ緩和されている。
このように、両者の膜厚差が緩和された状態で、絶縁樹脂層に、半導体チップのパッドに達する開口部と、配線に達する開口部が形成されており、当該開口部の内部および絶縁樹脂層上に上層配線が形成されている。
【００２４】
上記の目的を達成するため、本発明の半導体装置の製造方法は、基板に下層配線を形成する工程と、前記下層配線を被覆する絶縁層を形成する工程と、前記絶縁層のチップ搭載部を彫り込む工程と、前記絶縁層上に、前記下層配線に接続する配線を形成する工程と、表面にパッドが形成された半導体チップを、パッド形成面の反対側の面から前記チップ搭載部に搭載する工程と、前記半導体チップ、前記配線および前記絶縁層を被覆する絶縁樹脂層を形成する工程と、前記半導体チップの前記パッド、および前記配線に達する開口部を前記絶縁樹脂層に形成する工程と、前記開口部の内部および前記絶縁樹脂層上に上層配線を形成する工程とを有する。
【００２５】
上記の本発明の半導体装置の製造方法では、絶縁層のチップ搭載部を彫り込み、当該チップ搭載部に半導体チップを搭載することから、絶縁層上に形成した配線上の絶縁樹脂層の膜厚と、半導体チップのパッド上の絶縁樹脂層の膜厚の差が、彫り込みの深さ分だけ緩和される。
このように、両者の膜厚差を緩和した状態で、絶縁樹脂層に、半導体チップのパッドに達する開口部と、配線に達する開口部を形成し、当該開口部の内部および絶縁樹脂層上に上層配線を形成する。
【発明の効果】
【００２６】
本発明の半導体装置によれば、配線と半導体チップのパッドに良好に接続された上層配線をもつＳｉＰ形態の半導体装置を実現することができる。
本発明の半導体装置の製造方法によれば、ＳｉＰ形態の半導体装置の製造において、配線と半導体チップとを被覆して形成された絶縁膜に対して、配線と半導体チップのパッドに達する開口を良好に形成することができる。
【発明を実施するための最良の形態】
【００２７】
以下に、本発明の半導体装置およびその製造方法の実施の形態について、図面を参照して説明する。
【００２８】
図１は本実施形態に係るＳｉＰ形態の半導体装置の断面図である。
例えば、シリコン基板１０上に酸化シリコンからなる下地絶縁膜１１が形成され、その上層に、例えばアルミニウムあるいは銅からなる下部電極１２、Ｔａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコン、ポリイミド樹脂あるいは酸化シリコンなどからなる誘電体膜１３、アルミニウムあるいは銅からなる下部電極の取り出し電極１４ａおよび上部電極１４ｂが積層されており、誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向している部分が静電容量素子Ｃとなっている。
【００２９】
静電容量素子Ｃを被覆してポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などからなる第１絶縁層１５が形成されている。
第１絶縁層１５には、下部電極取り出し電極１４ａおよび上部電極１４ｂに達する開口部が形成されており、この開口部内に埋め込まれて下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体になって、第１絶縁層１５上にバリアメタル層および銅層からなる第１配線１６が形成されている。
第１配線１６の一部はらせん状に形成され、インダクタンスＬが構成されている。
【００３０】
第１配線１６を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第２絶縁層１７が形成され、第１配線１６に達する開口部が形成されており、この開口部内に埋め込まれて第１配線１６に接続するプラグ部分と一体になって、第２絶縁層１７上にバリアメタル層および銅層からなる第２配線１８が形成されている。
第２配線１８の一部はらせん状に形成され、インダクタンスＬが構成されている。
【００３１】
第２配線１８を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第３絶縁層１９が形成され、第２配線１８に達する開口部が形成されており、この開口部内に埋め込まれて第２配線１８に接続するプラグ部分と一体になって、第３絶縁層１９上にバリアメタル層および銅層からなる第３配線２０が形成されている。
第３配線２０の一部はらせん状に形成され、インダクタンスＬが構成されている。
【００３２】
第３絶縁層１９および第３配線２０の上層に、第１絶縁層１５と同様のポリイミド樹脂などからなる第４絶縁層２１が形成されている。第４絶縁層２１には、チップ搭載部が彫り込まれた彫り込み部２１ａを有する。本実施形態では、第３絶縁層１９に達する彫り込み部２１ａが形成されていることから、第４絶縁層２１の厚さと彫り込み部２１ａの深さは略等しい。また、第４絶縁層２１には、第３配線２０に接続する第１導電性ポスト２２が埋め込まれて形成されている。第１導電性ポスト２２は、例えば銅などの導電性材料から構成される。
【００３３】
第４絶縁層２１の彫り込み部２１ａに、能動素子が設けられた半導体チップ２４がダイアタッチフィルム２５により接着されている。半導体チップ２４は、表面にパッド２４ａが形成され、パッド２４ａを除く領域は酸化シリコンの保護層で覆われた構成であり、フェースアップで、即ち、パッド２４ａ形成面の反対側の面側からマウントされている。
【００３４】
第４絶縁層２１上には、第１導電性ポスト２２を介して第３配線２０と接続された第４配線２３が形成されている。第４配線２３は、例えば、バリアメタル層および銅層からなる。第４絶縁層２１の彫り込み部２１ａ内には、第４配線２３の加工時に形成された導電層２３Ｈが形成されている。導電層２３Ｈは、彫り込み部２１ａ内から第４絶縁層２１上に伸び、さらにパッケージの端部において、シリコン基板１０に接続されている。第４絶縁層２１、第３絶縁層１９、第２絶縁層１７、第１絶縁層１５および下地絶縁膜１１は、導電層２３Ｈの被覆性を向上させて、導電層２３Ｈの断線を防止すべく、内側から外側へ向けて階段状に形成されている。
【００３５】
第４絶縁層２１、第４配線２３、半導体チップ２４を被覆して第１絶縁層１５と同様のポリイミド樹脂などからなる第５絶縁層（絶縁樹脂層）２６が形成されている。
第５絶縁層２６には、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａ、第４配線２３に達する第２開口部Ｈｂ、および導電層２３Ｈに達する第３開口部Ｈｃが形成されている。
上記の開口部Ｈａ，Ｈｂ，Ｈｃ内に埋め込まれて第５絶縁層２６上に、パッド２４ａ、第４配線２３および導電層２３Ｈに接続する、バリアメタル層および銅層からなる第５配線２７が形成されている。
【００３６】
第５配線２７に接続して、銅などからなる第２導電性ポスト２８が形成されており、その間隙における第４絶縁層２３の上層に、ポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などからなる絶縁性のバッファ層２９が形成されている。
さらに、バッファ層２９の表面において第２導電性ポスト２８に接続するようにバンプ（突起電極）３０が形成されている。
【００３７】
本実施形態においては、例えば、第４配線２３より下層に形成されている第１配線１６、第２配線１８および第３配線２０などの配線を下層配線とし、第４配線２３より上層に形成されている第５配線２７などの配線を上層配線とする。
【００３８】
上記の本実施形態の半導体装置は、シリコン基板１０の下層配線（第１配線１６、第２配線１８および第３配線２０）の上層に、第４絶縁層２１が形成され、第４絶縁層２１にはチップ搭載部が彫り込まれた彫り込み部２１ａが形成されており、当該彫り込み部２１ａに半導体チップ２４がフェースアップで搭載されている。第４絶縁層２１上には、下層配線に接続された配線（第４配線２３）が形成されている。そして、第４絶縁層２１、第４配線２３、半導体チップ２４を被覆して絶縁樹脂層（第５絶縁層２６）が形成され、絶縁樹脂層には、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａと、第４配線２３に達する第２開口部Ｈｂと、第４絶縁層２１上の導電層２３Ｈに達する第３開口部Ｈｃとが形成され、開口部Ｈａ，Ｈｂ，Ｈｃの内部および絶縁樹脂層上に上層配線（第５配線２７）が形成されている構成となっている。
【００３９】
上記の本実施形態の半導体装置によれば、第４絶縁層２１の彫り込み部２１ａに半導体チップ２４がフェースアップで搭載されていることから、第４絶縁層２１上の第４配線２３部分におけるギャップと半導体チップ２４のパッド部分におけるギャップとの差が彫り込み部２１ａの深さ分だけ緩和されている。これにより、第４配線２３に達する開口部Ｈｂと半導体チップ２４のパッド２４ａに達する開口部Ｈａがともに良好に形成される。
【００４０】
上記の本実施形態の半導体装置において、第４絶縁層２１の厚さは、第４絶縁層２１上に形成された第４配線２３の表面と半導体チップ２４のパッド２４ａの表面との段差、および第５絶縁層２６の平坦性を考慮して設定される。例えば、半導体チップ２４のパッド２４ａに対して、第４絶縁層２１上に形成された第４配線２３の表面の高さが低すぎると、両者への良好な開口部の形成が困難となるからである。また、半導体チップ２４のパッド２４ａに対して、第４絶縁層２１上に形成された第４配線２３の表面の高さが高いと、彫り込み部２１ａに搭載された半導体チップ２４の側面の間隙を埋め込むために、第５絶縁層２６の膜厚を大きくしなければならないからである。
【００４１】
また、好ましくは、本実施形態に係る半導体装置においては、第４絶縁層２１の彫り込み部２１ａ内には、第４配線２３の加工時に形成された導電層２３Ｈが形成されている。導電層２３Ｈは、彫り込み部２１ａから第４絶縁層２１上に延伸して形成されており、さらにパッケージ（半導体装置）の端部において、シリコン基板１０に接続されている。
【００４２】
従って、例えば銅のような熱の伝導性の高い導電層２３Ｈにより半導体チップ２４とシリコン基板１０が接続されていることから、半導体チップ２４からの発熱は、導電層２３Ｈによりシリコン基板１０へ効率的に伝達されて、外部へ放散される。このため、放熱性の良好なパッケージ形態の半導体装置を実現することができる。
【００４３】
また、シリコン基板１０に接続された導電層２３Ｈは、バンプ３０に接続されていることから、例えば電源やグランドに接続して、一定電位に固定することにより、導電層２３Ｈがシールドとして機能し、外部電磁波による半導体チップ２４への影響を防止することができる。
【００４４】
さらに、導電層２３Ｈは、パッケージの端部において第５絶縁層２６に被覆されていることから、導電層２３Ｈの酸化が防止される。また、第４絶縁層２１、第３絶縁層１９、第２絶縁層１７、第１絶縁層１５および下地絶縁膜１１は、導電層２３Ｈがシリコン基板１０と接続される端部において、内側から外側へ向けて階段状に形成されていることから、導電層２３Ｈの被覆性を向上させることができ、導電層２３Ｈの断線が防止される。
【００４５】
さらに、上記の下層配線の一部が、受動素子を構成していることが好ましい。静電容量素子ＣやインダクタンスＬなどの受動素子を組み合わせることで、例えばＬＰＦ（Low Pass Filter ）、ＢＰＦ（Band Pass Filter）あるいはＨＰＦ（High Pass Filter）などを構成することができ、また、これらと半導体チップ２４に設けられた能動素子との組み合わせで、いわゆるＳｉＰ形態の半導体装置を構成することができる。受動素子を構成する配線の層数は、例えば必要なフィルタの個数に合わせて設けることができる。
【００４６】
次に、上記の本実施形態に係る半導体装置の製造方法について図２〜図１１を参照して説明する。本実施形態においては、例えば図２〜図１１に示す全ての工程についてウェハレベルで行うことができる。
【００４７】
まず、図２（ａ）に示すように、例えば、ＣＶＤ（化学気相成長）法あるいは熱拡散法により、シリコン基板１０上に酸化シリコンを形成し、パターン加工して下地絶縁膜１１とする。ここで、パターン加工においては、後にシリコン基板１０と導電層が接続されるスクライブライン上の下地絶縁膜１１を除去して、シリコン基板１０を露出させる。
【００４８】
次に、図２（ｂ）に示すように、例えば、スパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極１２とする。
次に、例えばＣＶＤ法などによりＴａ2Ｏ5、ＢＳＴ、ＰＺＴ、ＢａＴｉＯ3、窒化シリコンあるいは酸化シリコンを堆積させて、あるいはスピンコート法などによりポリイミド樹脂を塗布して、誘電体膜１３を形成し、得られた誘電体膜１３に下部電極取り出し口を開口する。
次に、例えばスパッタリング法などによりアルミニウムあるいは銅などを堆積させ、パターン加工して下部電極の取り出し電極１４ａおよび上部電極１４ｂとする。
誘電体膜１３を介して下部電極１２と上部電極１４ｂが対向する静電容量素子Ｃが構成される。
【００４９】
次に、図３（ａ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、１０μｍの膜厚で第１絶縁層１５を形成する。
次に、露光量１５０ｍＪでパターン露光および現像し、下部電極の取り出し電極１４ａおよび上部電極１４ｂに達する開口部を第１絶縁層１５に形成する。開口部のアスペクト比は、次工程のシードスパッタリングのカバレッジを考慮して、１．７以下とする。同時に、当該パターン露光により、下地絶縁膜１１の端部から片側５μｍだけ第１絶縁層１５の端部が内側に位置するように、第１絶縁層１５を加工する。
【００５０】
次に、図３（ｂ）に示すように、セミアディティブ方式により、下部電極取り出し電極１４ａおよび上部電極１４ｂに接続するプラグ部分と一体にして、第１絶縁層１５上にバリアメタル層および銅層からなる第１配線１６を形成する。このとき、受動素子の１つであるインダクタンスＬも第１配線１６の一部として同時にパターン形成する。
セミアディティブ方式による第１配線１６の形成は、まず、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第１絶縁層１５に形成した開口部の内壁を被覆して、全面にバリアメタル層を形成する。
続いて、レジスト塗布および現像処理を行い、第１絶縁層１５に形成した開口部と第１配線の形成領域を開口するパターンのレジスト膜を成膜する。
続いて、例えば、レジスト膜をマスクとし、バリアメタル層をシードとする電解メッキにより、第１絶縁層１５上での膜厚が５μｍ程度となるように銅をメッキして、第１絶縁層１５に形成した開口部と第１配線の形成領域に銅層を形成する。
さらに、例えば、アッシング処理などによりレジスト膜を除去し、さらに銅層をマスクとしてバリアメタル層をエッチング加工する。このシードエッチングにおいてアンダーカットがないようにするため、第１絶縁層１５に形成した開口部とレジスト膜のパターンのオーバーラップ部分は、少なくとも５μｍとする。
以上により、第１配線１６およびインダクタンスＬが形成される。
【００５１】
次に、上記のようなセミアディティブ方式による配線の形成を２回繰り返して、絶縁層を２層積層させ、各層に配線を形成する。即ち、第１配線１６の形成の後、第２絶縁層１７の形成、第２絶縁層１７に対する開口部の形成、第２配線１８の形成、第３絶縁層１９の形成、第３絶縁層１９に対する開口部の形成、および、第３配線２０の形成の各工程を行い、図４（ａ）に示す状態とする。
【００５２】
ここで、各絶縁層へ開口部を形成するパターン加工工程において、第１絶縁層１５から第２絶縁層１７、第３絶縁層１９へと上層に行くに従い、各絶縁層の端部が下層の絶縁層の端部よりも例えば５μｍ（図中、ｄと表記）だけ内側にくるようにパターン加工する。これにより、上層の第３絶縁層１９から第１絶縁層１５へ大きな段差が発生することを防止して、絶縁層の端部が階段状となり、後に導電層を形成するためのシードスパッタの段切れや、レジストパターンの段切れを防止することができる。
【００５３】
また、第２配線１８の形成時には、受動素子の１つであるインダクタンスＬも第２配線１８の一部として同時にパターン形成する。第３配線２０についても同様である。
但し、第３配線２０の形成工程においては、バリアメタル層の成膜、レジスト膜のパターン形成、電解メッキでの銅層の形成、レジスト膜の除去の各工程が終了した時点で、即ち、バリアメタル層を第３配線のパターンに沿って除去する工程を行わずにそのまま残して、次工程に移る。これは、バリアメタル層を次工程の第１導電性ポストを形成する工程においても使用するためである。
【００５４】
次に、図４（ｂ）に示すように、第３配線２０上に第１導電性ポスト２２を形成する。第１導電性ポスト２２の形成は、以下に説明するようにして行う。
まず、例えば、レジスト塗布および現像処理を行い、第１導電性ポストの形成領域を開口するパターンのレジスト膜を成膜する。
続いて、例えば、第３配線２０の形成時に用いたバリアメタル層をシードとする電解メッキにより銅をメッキして、レジスト膜の開口部に銅からなる柱状の第１導電性ポスト２２を形成する。この後、レジスト膜を除去する。
最後に、例えば、第１導電性ポストおよび第３配線２０を構成する銅層をマスクとしてバリアメタル層をエッチング加工する。
【００５５】
次に、図５（ａ）に示すように、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第４絶縁層２１を形成する。例えば、第４絶縁層２１は、硬化後に３０μｍの膜厚となるように形成する。第４絶縁層２１により、第１導電性ポスト２２が被覆される。例えば、第４絶縁層２１として粘度が３１．５Ｐａ・ｓの感光性ポリイミド樹脂を使用する。
続いて、露光量１５０ｍＪでパターン露光および現像し、チップ搭載部における第４絶縁層２１を彫り込んで彫り込み部２１ａを形成する。彫り込み部２１ａは、図示はしないが、厚さ方向にテーパーがつくように加工される。この彫り込み部２１ａの形成のためのパターン露光において、第４絶縁層２１の端部が第３絶縁層１９の端部よりも例えば５μｍだけ内側にくるように、第４絶縁層２１を加工する。
【００５６】
第４絶縁層２１の厚さを半導体チップ２４の厚さの−１０μｍ以下に合わせることが好ましい。これは、第４絶縁層２１上に形成される第４配線２３の表面と半導体チップ２４のパッド２４ａの表面との段差、および第５絶縁層２６の平坦性を考慮したものである。なお、第４絶縁層２１の厚さの目標値は、配線やダイアタッチフィルムの厚さなどに応じて変えることは言うまでもない。
また、彫り込み部２１ａを形成する工程において、半導体チップ２４のサイズより彫り込み部２１ａを３０μｍ以上大きく形成することが好ましい。これにより、後の半導体チップ２４の搭載工程において、片側１５μｍづつの合わせずれ余裕を確保できる。
【００５７】
次に、図５（ｂ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、第４絶縁層２１に形成した彫り込み部２１ａの内壁を被覆して、全面にバリアメタル層２３ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。このとき、バリアメタル層２３ａは、シリコン基板１０の端部において、絶縁層２１，１９，１７，１５，１１による段差を被覆して、さらにシリコン基板１０の表面露出部分を被覆する。
【００５８】
次に、図６（ａ）に示すように、レジスト塗布および現像処理を行い、例えば、彫り込み部２１ａを含む導電層の形成領域と、第４配線の形成領域を開口するパターンのレジスト膜Ｒ１を形成する。
【００５９】
次に、図６（ｂ）に示すように、例えば、レジスト膜Ｒ１をマスクとし、バリアメタル層２３ａをシードとする１．５Ａ、９０分の電解メッキにより、第４絶縁層２１上での膜厚が５μｍ程度となるように銅をメッキして、彫り込み部２１ａを含む導電層の形成領域と、第１配線の形成領域に銅層２３ｂを形成する。
【００６０】
次に、図７（ａ）に示すように、例えば、アッシング処理などによりレジスト膜Ｒ１を除去し、銅層２３ｂをマスクとしてバリアメタル層２３ａをエッチング加工する。これにより、バリアメタル層２３ａおよび銅層２３ｂからなる第４配線２３および導電層２３Ｈが形成される。
【００６１】
次に、図７（ｂ）に示すように、第４絶縁層２１の彫り込み部２１ａに、別工程において予め薄型個片化工程までしておいた能動素子を有する半導体チップ２４をマウントする。
半導体チップ２４は、表面にパッド２４ａが形成され、パッド２４ａを除く領域は酸化シリコンの保護層２４ｂで覆われた構成であり、フェースアップで、即ち、パッド２４ａ形成面の反対側の面側から、ダイアタッチフィルム２５を介して積層させ、１００〜１８０℃の温度で０．５〜５．０Ｎの荷重を１．０〜２．０秒間かけて接着する。ダイアタッチフィルム２５の厚さは、例えば１０μｍである。半導体チップ２４の搭載面に設けられたアライメントマークと半導体チップ２４の電極とをツールからオフセットさせることで１台のカメラで認識させることができ、例えば搭載精度±１μｍを満たして搭載できる。
【００６２】
次に、図８（ａ）に示すように、例えば、スピンコート法などにより、ポリイミド樹脂、エポキシ樹脂あるいはアクリル樹脂などの感光性絶縁材料を供給し、第５絶縁層２６を形成する。硬化後に平坦部で例えば３０μｍの膜厚となるように形成すると、半導体チップ２４上の第５絶縁層２６の厚さは１０μｍ程度となる。ただし、第５絶縁層２６の厚さは、彫り込み部２１ａおよび半導体チップ２４を被覆するような厚さであれば限定はない。例えば、第５絶縁層２６として粘度が３１．５Ｐａ・ｓの感光性ポリイミド樹脂を使用し、回転数１２００ｒｐｍでスピンコートする。
【００６３】
次に、図８（ｂ）に示すように、露光量１５０ｍＪでパターン露光および現像し、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａ、第４配線２３に達する第２開口部Ｈｂ、および導電層２３Ｈに達する第３開口部Ｈｃを第５絶縁層２６に形成する。このパターン露光および現像工程において、スクライブラインにおけるシリコン基板１０を露出させ、かつ、端部においてシリコン基板１０と接続する導電層２３Ｈを被覆するように第５絶縁層２６を加工する。
【００６４】
上記のようにして第５絶縁層２６を形成した場合には、例えば、半導体チップ２４のパッド２４ａ部分上の第５絶縁層２６の厚さが１０μｍ程度となる。本実施形態では、第４配線２３の表面と、半導体チップ２４のパッド２４ａの表面との段差が緩和されていることから、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａおよび第４配線２３に達する第２開口部Ｈｂを、どちらも例えば３０μｍの径で良好に形成することができる。
【００６５】
次に、図９（ａ）に示すように、例えば、シードスパッタリングによりＴｉＣｕあるいはＣｒＣｕを成膜し、半導体チップ２４のパッド２４ａに達する第１開口部Ｈａ、第４配線２３に達する第２開口部Ｈｂ、および導電層２３Ｈに達する第３開口部Ｈｃの内壁を被覆して、全面にバリアメタル層２７ａを形成し、Ｏ2アッシャー（３００Ｗ）で５分処理する。
【００６６】
次に、図９（ｂ）に示すように、レジスト塗布および現像処理を行い、開口部Ｈａ，ｈｂ，Ｈｃおよび第４配線の形成領域を開口するパターンのレジスト膜Ｒ２を成膜し、これをマスクとし、バリアメタル層２７ａをシードとする１．５Ａ、９０分の電解メッキにより銅を５μｍの厚さでメッキして、開口部Ｈａ，Ｈｂ，Ｈｃおよび第４配線の形成領域に銅層２７ｂを形成する。この後、図１０（ａ）に示すように、レジスト膜Ｒ２を除去する。
【００６７】
次に、図１０（ｂ）に示すように、例えば感光性ドライフィルムを貼り合わせ、あるいはレジスト膜を成膜し、パターン露光および現像して第２導電性ポスト用の開口部を形成し、バリアメタル層２７ａを用いた銅の電解メッキにより、高さ１００μｍ、径１５０μｍの第２導電性ポスト２８を形成する。
次にドライフィルムあるいはレジスト膜を除去し、さらに第２導電性ポスト２８および銅層２７ｂをマスクとしてバリアメタル層２７ａをエッチング加工する。これにより、バリアメタル層２７ａおよび銅層２７ｂからなる第５配線２７が形成される。
【００６８】
次に、図１１（ａ）に示すように、例えばポリアミドイミド樹脂、ポリイミド樹脂、エポキシ樹脂、フェノール樹脂あるいはポリパラフェニレンベンゾビスオキサゾール樹脂などをスピンコートまたは印刷などにより成膜し、１２０μｍの膜厚で絶縁性のバッファ層２９を形成する。例えばポリアミドイミド樹脂を印刷する場合は、樹脂の粘度を１３８Ｐａ・ｓとし、スキージ速度１０ｍｍ／ｓで印刷する。
【００６９】
次に、図１１（ｂ）に示すように、バッファ層２９の樹脂硬化後に、研削により第２導電性ポスト２８の頭出しを行う。このときの条件は、例えば＃６００砥石、スピンドル回転数１５００ｒｐｍ、送り速度（０．２ｍｍ／ｓ＋０．１ｍｍ／ｓ）とする。
【００７０】
次に、第２導電性ポスト２８に接続するように、例えばハンダボールの搭載、ＬＧＡ、あるいはハンダバンプの印刷などにより、バンプ（突起電極）３０を形成する。ハンダバンプの印刷の場合には、例えば無鉛ハンダを０．２ｍｍの径で印刷し、２６０℃以下の温度でリフローしてバンプに成形する。
この後、例えばシリコン基板１０をハーフカットし、薄型化を行うことでダイシングすることで、二次接続信頼性を有し、応力緩和可能なバッファ層を有するためにアンダーフィル不要でリペア可能な、図１に示す構成のウェハレベルのＳｉＰ形態の半導体装置とすることができる。
【００７１】
上記の本実施形態に係る半導体装置の製造方法によれば、第４絶縁層２１のチップ搭載部に彫り込み部２１ａを形成し、当該彫り込み部２１ａに半導体チップ２４を搭載することから、半導体チップ２４のパッド２４ａ部分におけるギャップと、第４絶縁層２１上の第４配線２３部分におけるギャップとの差が、第４絶縁層２１の彫り込み部２１ａの深さの分だけ緩和される。従って、下層配線（第１配線１６、第２配線１８および第３配線２０）に接続された第４配線２３に達する開口と半導体チップ２４のパッド２４ａに達する開口をともに良好に形成することができる。
【００７２】
さらに、本実施形態に係る半導体装置によれば、以下の効果を享受できる。
（１）半導体チップの薄さにバラツキがあっても、そのパッドに対する安定した開口の形成が可能となる。
（２）内蔵する半導体チップのマウント時にＺ方向の傾きなどがあっても、そのパッドに対する安定した開口の形成が可能となる。
（３）コンタクト、プロキシミティ、ステッパなどの露光性を限定しないで、内蔵する半導体チップのパッドに対する安定した開口の形成が可能となる。
（４）半導体チップのパッドを４０μｍまで縮小化し、ピッチ６０μｍまで対応可能となり、半導体チップの小型化、縮小化が可能となり、理論収率向上によるコストダウンが図れる。
（５）半導体チップの下層が多層配線構造であって、半導体チップからシリコン基板１０までの距離が離れている場合であっても、半導体チップ下に導電層２３Ｈを設けてシリコン基板１０に接続することにより、高熱放散性の優れたＳｉＰ形態の半導体装置を実現することができる。
（６）上記のシリコン基板１０に接続された導電層２３Ｈを一定電位に固定することにより、シールド性の優れたＳｉＰ形態の半導体装置を実現することができる。
【００７３】
本発明は、上記の実施形態の説明に限定されない。
例えば、第４絶縁層２１の表面の厚さは、特に限定はない。第４絶縁層２１上の第４配線２３部分のギャップと、半導体チップのパッド部分とのギャップとの差を低減できれば、本発明の効果を得ることができる。本実施形態では、第４配線２３と第３配線２０とを第１導電性ポスト２２を介して接続する例について説明したが、第１導電性ポスト２２を設けずに第３配線２０に達する開口部に埋め込むようにして第４配線２３を形成してもよい。
また、下層配線として３層の配線（第１配線、第２配線および第３配線）を形成しているが、これに限らず、少なくとも１層の下層配線が設けられていればよい。
バッファ層や第１〜第４絶縁層に用いる樹脂は上記に限らず、その他の樹脂を用いることもできる。
その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【産業上の利用可能性】
【００７４】
本発明の半導体装置は、システムインパッケージ形態の半導体装置に適用できる。本発明の半導体装置の製造方法は、システムインパッケージ形態の半導体装置の製造方法に適用できる。
【図面の簡単な説明】
【００７５】
【図１】本発明の実施形態に係る半導体装置の断面図である。
【図２】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図３】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図４】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図５】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図６】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図７】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図８】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図９】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図１０】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図１１】本発明の実施形態に係る半導体装置の製造における工程断面図である。
【図１２】従来例に係る半導体装置の断面図である。
【図１３】従来例の半導体装置の製造における工程断面図である。
【図１４】従来例の半導体装置の製造における工程断面図である。
【符号の説明】
【００７６】
１０…シリコン基板、１１…下地絶縁膜、１２…下部電極、１３…誘電体膜、１４ａ…下部電極取り出し電極、１４ｂ…上部電極、１５…第１絶縁層、１６…第１配線、１７…第２絶縁層、１８…第２配線、１９…第３絶縁層、２０…第３配線、２１…第４絶縁層、２１ａ…彫り込み部、２２…第１導電性ポスト、２３…第４配線、２３ａ…バリアメタル層、２３ｂ…銅層、２３Ｈ…導電層、２４…半導体チップ、２４ａ…パッド、２４ｂ…保護層、２５…ダイアタッチフィルム、２６…第５絶縁層、２７…第５配線、２７ａ…バリアメタル層、２７ｂ…銅層、２８…第２導電性ポスト、２９…バッファ層、３０…バンプ、１００…シリコン基板、１０１…下地絶縁膜、１０２…下部電極、１０３…誘電体膜、１０４…保護層、１０５ａ…下部電極取り出し電極、１０５ｂ…上部電極、１０６…第１絶縁層、１０７…第１配線、１０８…半導体チップ、１０８ａ…パッド、１０８ｂ…保護層、１０９…ダイアタッチフィルム、１１０…第２絶縁層、１１１…第２配線、１１２…ポスト、１１３…バッファ層、１１４…バンプ、Ｃ…静電容量素子、Ｌ…インダクタンス、Ｈａ…第１開口部、Ｈｂ…第２開口部、Ｈｃ…第３開口部、Ｒ１，Ｒ２…レジスト膜
【図１】
2005317868.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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