(57)【要約】【課題】強誘電体キャパシタを高温保存した場合のインプリント現象の影響を低減でき、かつレイアウト面積の小さなスイッチトランジスタを用いることができるセンスアンプ構成を提供する。【解決手段】メモリセルは、メモリセルトランジスタと強誘電体キャパシタで構成され、強誘電体キャパシタの第１の電極は、メモリセルトランジスタを介して、ビット線に接続され、前記強誘電体キャパシタの第２の電極はプレート線に接続されている。センスアンプは、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、ビット線対には、メモリセルアレイを構成するメモリセルが接続され、Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定されている。これにより、インプリント現象の影響を低減することが可能となる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、前記ビット線対には、メモリセルアレイを構成するメモリセルが接続され、前記Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定された構成を特徴とする半導体装置。
【請求項２】
前記Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧であることを特徴とする請求項１記載の半導体装置。
【請求項３】
センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、前記ビット線対には、メモリセルアレイを構成するメモリセルが接続され、前記Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定され、
前記メモリセルは、メモリセルトランジスタと強誘電体キャパシタで構成され、前記強誘電体キャパシタの第１の電極は、前記メモリセルトランジスタを介して、前記ビット線に接続され、前記強誘電体キャパシタの第２の電極はプレート線に接続され、
前記メモリセルの読み出し動作時に、セルプレート線に電源電圧を印加後、センスアンプを動作させることを特徴とする半導体装置。
【請求項４】
センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、前記ビット線対には、メモリセルアレイを構成するメモリセルが接続され、前記Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定され、
前記メモリセルは、メモリセルトランジスタと強誘電体キャパシタで構成され、前記強誘電体キャパシタの第１の電極は、前記メモリセルトランジスタを介して、前記ビット線に接続され、前記強誘電体キャパシタの第２の電極はプレート線に接続され、
前記メモリセルの読み出し動作時に、セルプレート線に電源電圧を印加後、接地電圧を印加し、その後センスアンプを動作させることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のメモリのアンプ構成に関するものである。
【０００２】
【従来の技術】
近年、メモリセルのキャパシタに強誘電体材料を用いることにより記憶データの不揮発性を実現した強誘電体メモリ装置が考案されている。強誘電体キャパシタはヒステリシス特性を有し、電界が零のときでも履歴に応じた異なる極性の残留分極が残る。記憶データを強誘電体キャパシタの残留分極で表わすことにより不揮発性メモリ装置を実現するものである。
【０００３】
一般に、強誘電体メモリ装置は以下の２つのタイプが開示されている。第１のタイプは、メモリセルを１ビットあたり、１個のトランジスタおよび１個のキャパシタ（１Ｔ１Ｃ）により構成したものであり、たとえば２５６個の本体メモリセル用強誘電体キャパシタ（ノーマルセル）毎に１個のリファレンスメモリセル用強誘電体キャパシタが設けられる。第２のタイプは、リファレンスメモリセル用強誘電体キャパシタを設けずに、メモリセルが１ビットあたり、２個のトランジスタおよび２個のキャパシタ（２Ｔ２Ｃ）で構成したものであり、１対の相補データが１対の本体メモリセル用強誘電体キャパシタに記憶される（例えば、特許文献１）。
【０００４】
この強誘電体メモリについての従来の書き込み状態について、図８〜１０を用いて簡単に説明する。
【０００５】
回路構成について、図８を簡単に説明する。ＢＬ１、ＸＢＬ１はビット線、ＶＳＳは接地電圧、ＶＤＤは電源電圧、ＶＰＰは昇圧電源電圧、ＳＡＰ０、ＳＡＮ０はセンスアンプ制御信号、ＳＳ１はＮチャネルトランジスタのスイッチ制御信号である。センスアンプにスイッチである一対のＮチャネルトランジスタ対を介して、一対のビット線ＢＬ１、ＸＢＬ１が接続された構成である。ビット線にはメモリセルアレイ１を構成するメモリセルが接続されている。前記センスアンプは、センスアンプ制御信号ＳＡＰ０、ＳＡＮ０で制御され、前記スイッチである一対のＮチャネルトランジスタ対は、スイッチ制御信号ＳＳ０およびＳＳ１で制御される。スイッチ制御信号ＳＳ１の電圧は電源電圧より前記Ｎチャネルトランジスタのしきい値電圧以上高い電圧である。
【０００６】
また、図面には記載していないがメモリセルアレイ１には、強誘電体キャパシタを用いたメモリセルが構成されている。この回路の書き込み動作について、図９を用いて簡単に説明する。まず、センスアンプに書き込みデータを転送し、時間Ｔ９１でＮチャネルトランジスタのスイッチ制御信号ＳＳ１をＶＰＰ電圧としオン状態とする。その後、時間Ｔ９２、Ｔ９３でセンスアンプ制御信号ＳＡＰ０、ＳＡＮ０をオン状態とする。
【０００７】
ここで、スイッチ制御信号ＳＳ１はＶＰＰ電圧としているため、ビット線には、電源電圧ＶＤＤまで印加され、強誘電体キャパシタへの書き込みは、図１０のようにＨ側もＬ側も電源電圧ＶＤＤまで書き込まれることとなる。
【０００８】
ここで、センスアンプ制御信号は、スイッチ制御信号ＳＳ１のオン状態の後にオン状態としているが、センスアンプ制御信号は、スイッチ制御信号ＳＳ１よりも先にオン状態としても良い。
【０００９】
【特許文献１】
米国特許第４８７３６６４号明細書
【００１０】
【発明が解決しようとする課題】
このように従来の半導体装置のメモリのアンプ構成では、スイッチである一対のＮチャネルトランジスタのゲート電圧に昇圧電位を与えるため、トランジスタサイズが大きくなり、また、強誘電体キャパシタのＨ側もＬ側もＶＤＤまで書き込まれるため、強誘電体キャパシタを高温保存した場合、インプリント現象のため、書き込んだデータに偏るという現象が顕著に表れ、その後のデータ書き換えに対して、書き込みマージンが減少するという課題があった。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、強誘電体キャパシタを高温保存した場合のインプリント現象の影響を低減でき、かつレイアウト面積の小さなスイッチトランジスタを用いることができるセンスアンプ構成を提供することにある。
【００１２】
【課題を解決するための手段】
本発明では、上記の課題を解決するために、下記のような半導体装置とする。第１の手段として、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、前記ビット線対には、メモリセルアレイを構成するメモリセルが接続され、前記Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定された半導体装置とする。
【００１３】
第２の手段として、前記Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧である半導体装置とする。
【００１４】
第３の手段として、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、前記ビット線対には、メモリセルアレイを構成するメモリセルが接続され、前記Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定され、前記メモリセルは、メモリセルトランジスタと強誘電体キャパシタで構成され、前記強誘電体キャパシタの第１の電極は、前記メモリセルトランジスタを介して、前記ビット線に接続され、前記強誘電体キャパシタの第２の電極はプレート線に接続され、前記メモリセルの読み出し動作時に、セルプレート線に電源電圧を印加後、センスアンプを動作させる半導体装置とする。
【００１５】
第４の手段として、センスアンプに一対のビット線対がＮチャネル型トランジスタ対を介して接続され、前記ビット線対には、メモリセルアレイを構成するメモリセルが接続され、前記Ｎチャネル型トランジスタのゲート電圧は、メモリセルの駆動電圧にＮチャネル型トランジスタのしきい値電圧分を加えた電圧よりは低い電圧に設定され、前記メモリセルは、メモリセルトランジスタと強誘電体キャパシタで構成され、前記強誘電体キャパシタの第１の電極は、前記メモリセルトランジスタを介して、前記ビット線に接続され、前記強誘電体キャパシタの第２の電極はプレート線に接続され、前記メモリセルの読み出し動作時に、セルプレート線に電源電圧を印加後、接地電圧を印加し、その後センスアンプを動作させる半導体装置とする。
【００１６】
【発明の実施の形態】
（第１の実施形態）
本発明の第１の実施形態について、図１〜３を用いて説明する。
【００１７】
回路構成について、図１を簡単に説明する。回路構成は従来例とほぼ同じであるが、Ｎチャネルトランジスタのゲート制御信号が、電源電圧ＶＤＤであって昇圧しない電圧を使用しているものである。
【００１８】
ＢＬ１、ＸＢＬ１はビット線、ＶＳＳは接地電圧、ＶＤＤは電源電圧、ＳＡＰ０、ＳＡＮ０はセンスアンプ制御信号、ＳＳ１はＮチャネルトランジスタのスイッチ制御信号である。センスアンプにスイッチである一対のＮチャネルトランジスタ対を介して、一対のビット線ＢＬ１、ＸＢＬ１が接続された構成である。ビット線にはメモリセルアレイ１を構成するメモリセルが接続されている。前記センスアンプは、センスアンプ制御信号ＳＡＰ０、ＳＡＮ０で制御され、前記スイッチである一対のＮチャネルトランジスタ対は、スイッチ制御信号ＳＳ０およびＳＳ１で制御される。スイッチ制御信号ＳＳ１の電圧は電源電圧ＶＤＤである。
【００１９】
また、図面には記載していないがメモリセルアレイ１には、強誘電体キャパシタを用いたメモリセルが構成されている。この回路の書き込み動作について、図２を用いて簡単に説明する。まず、センスアンプに書き込みデータを転送し、時間Ｔ２１でＮチャネルトランジスタのスイッチ制御信号ＳＳ１をＶＰＰ電圧としオン状態とする。その後、時間Ｔ２２、Ｔ２３でセンスアンプ制御信号ＳＡＰ０、ＳＡＮ０をオン状態とする。
【００２０】
ここで、スイッチ制御信号ＳＳ１は電源電圧ＶＤＤとしているため、ビット線には、電源電圧ＶＤＤからしきい値Ｖｔｎ低い電圧までしか印加されず、強誘電体キャパシタへの書き込みは、図３のようにＨ側は低い電圧、Ｌ側は電源電圧ＶＤＤまで書き込まれることとなる。
【００２１】
ここで、センスアンプ制御信号は、スイッチ制御信号ＳＳ１のオン状態の後にオン状態としているが、センスアンプ制御信号は、スイッチ制御信号ＳＳ１よりも先にオン状態としても良い。
【００２２】
本実施形態の特徴および効果として下記がある。
【００２３】
メモリセルからビット線に読み出されたデータをセンスアンプで動作させる時に、スイッチであるＮチャネルトランジスタの抵抗のためビット線の容量が見えにくくなり、センスアンプの高速安定動作が可能となる。また、Ｎチャネルトランジスタのゲート電圧を昇圧する必要がないため、トランジスタレイアウト面積を小さくすることが可能で、制御信号の発生も簡単であるという効果がある。さらに、書き込み動作において、Ｈ側の書き込み電圧を抑えることにより、強誘電体キャパシタを高温保存した場合のインプリント現象の影響を低減できるという効果がある。
【００２４】
（第２の実施形態）
本発明の第２の実施形態について、図４〜５を用いて説明する。
【００２５】
回路構成について、図１と同じである。
【００２６】
この回路の読み出し動作について、図４を用いて簡単に説明する。まず、時間Ｔ４１でメモリセルのセルプレート信号を遷移駆動させることによって、メモリセルからビット線データが読み出される。その後、時間Ｔ４２でスイッチ制御信号ＳＳ１のオン状態とし、その後、時間Ｔ４３および時間Ｔ４４でセンスアンプ制御信号ＳＡＰ０、ＳＡＮ０をオン状態とする。ここでは、メモリセルからビット線へのデータ読み出し後にスイッチ制御信号ＳＳ１をオンしているが、読み出し前にオンしておいても良い。
【００２７】
ここで、メモリセルからビット線へのデータ読み出し状態では、図５のＨ１とＬ１の状態となり、ビット線への読み出し電位差はΔＶとなる。
【００２８】
本実施形態の特徴および効果として、上記第１の実施形態と同様の効果がある。
【００２９】
（第３の実施形態）
本発明の第３の実施形態について、図６〜７を用いて説明する。
【００３０】
回路構成について、図１と同じである。
【００３１】
この回路の読み出し動作について、図６を用いて簡単に説明する。まず、時間Ｔ６１でメモリセルのセルプレート信号をＨに駆動し、その後時間Ｔ６２でＨに駆動させるパルス駆動させることによって、メモリセルからビット線データが読み出される。その後、時間Ｔ６３でスイッチ制御信号ＳＳ１のオン状態とし、その後、時間Ｔ６４および時間Ｔ６５でセンスアンプ制御信号ＳＡＰ０、ＳＡＮ０をオン状態とする。ここでは、メモリセルからビット線へのデータ読み出し後にスイッチ制御信号ＳＳ１をオンしているが、読み出し前にオンしておいても良い。
【００３２】
ここで、メモリセルからビット線へのデータ読み出し状態では、図７のＨ１とＬ１の状態となり、ビット線への読み出し電位差はΔＶとなる。
【００３３】
本実施形態の特徴および効果として、上記第１の実施形態と同様の効果の他に、強誘電体キャパシタのヒステリシス特性が太い形の特性である場合には、読み出し電位差ΔＶを大きくすることができ、センスアンプの安定動作が可能となるという効果がある。
【００３４】
ちなみに、一般的に強誘電体キャパシタを高速動作させた場合は、ヒステリシス特性が太い形の特性となる。
【００３５】
【発明の効果】
以上に説明したように、本発明の半導体装置のメモリのアンプ構成では、スイッチである一対のＮチャネルトランジスタのゲート電圧に昇圧電位を与えず、Ｈ側の書き込み電圧を抑えることにより、強誘電体キャパシタを高温保存した場合のインプリント現象の影響を低減でき、また、上記スイッチである一対のＮチャネルトランジスタのゲート電圧が昇圧電位でないために、レイアウト面積の小さなトランジスタを用いることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体装置のメモリのアンプ構成を示す図
【図２】本発明の第１の実施形態の半導体装置の書き込み動作タイミング図
【図３】本発明の第１の実施形態の半導体装置の書き込み状態を示す図
【図４】本発明の第２の実施形態の半導体装置の読み出し動作タイミング図
【図５】本発明の第２の実施形態の半導体装置の読み出し状態を示す図
【図６】本発明の第３の実施形態の半導体装置の読み出し動作タイミング図
【図７】本発明の第３の実施形態の半導体装置の読み出し状態を示す図
【図８】従来の半導体装置のメモリのアンプ構成を示す図
【図９】従来の半導体装置の書き込み動作タイミング図
【図１０】従来の半導体装置の書き込み状態を示す図
【符号の説明】
ＢＬ１、ＸＢＬ１  ビット線
ＶＳＳ    接地電圧
ＶＤＤ    電源電圧
ＶＰＰ  昇圧電源電圧
ＳＡＰ０、ＳＡＮ０  センスアンプ制御信号
ＳＳ０、ＳＳ１  スイッチ制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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