(57)【要約】  【課題】  チャネル長のばらつきを低減した横型ＭＯＳトランジスタの製造方法を提供することを目的とする。  【解決手段】  ＳＯＩ基板３０のシリコン層３３には、シリコン酸化膜３２まで到達したＰ型ベース領域３５が形成される。そして、ベース領域３５の表面層にＮ＋型ソース領域３７が形成される。シリコン層３３とソース領域３７との間のベース領域３５上に薄いシリコン酸化膜３８を介してポリシリコンからなるゲート電極３９が形成される。ゲート電極３９は、ポリシリコン膜５３を２段階でパターニングして行う。第１段階目のパターニングによりＮ型ウェル領域３４側と反対側のゲート電極３９端が規定される。そしてこの第１段階目のパターニングに使用したレジストパターン５４をそのまま用いて、ベース領域３５のためのイオン注入を行う。第２段階目のパターニングによりＮ型ウェル領域３４側のゲート電極３９端が規定される。【選択図】  図２
2005191327.tif 000002
【特許請求の範囲】
【請求項１】
一導電型ドレイン領域と、他導電型ベース領域と、一導電型ソース領域と、ポリシリコンからなるゲート電極とを有する二重拡散型の横型ＭＯＳトランジスタの製造方法において、
前記ゲート電極がポリシリコン膜の２段階によるパターニングで形成され、第１段階目のパターニングによりソース領域側のゲート電極端が規定され、第２段階目のパターニングによりドレイン領域側のゲート電極端が規定され、第１段階目のパターニングに使用したレジストパターンをそのままマスクとして用いて前記ベース領域のためのイオン注入が行われることを特徴とする横型ＭＯＳトランジスタの製造方法。
【請求項２】
半導体支持基板上に埋込絶縁膜を形成しこの埋込絶縁膜上に一導電型半導体層を形成してなるＳＯＩ基板の半導体層に埋込絶縁膜まで到達した他導電型ベース領域を形成し、ベース領域の表面層に一導電型ソース領域を形成し、半導体層とソース領域との間のベース領域上にゲート絶縁膜を介してポリシリコンからなるゲート電極を形成した横型ＭＯＳトランジスタの製造方法において、
前記ゲート電極がポリシリコン膜の２段階によるパターニングで形成され、第１段階目のパターニングによりソース領域側のゲート電極端が規定され、第２段階目のパターニングにより半導体層側のゲート電極端が規定され、第１段階目のパターニングに使用したレジストパターンをそのままマスクとして用いて前記ベース領域のためのイオン注入が行われることを特徴とする横型ＭＯＳトランジスタの製造方法。
【請求項３】
半導体支持基板上に埋込絶縁膜を形成しこの埋込絶縁膜上に半導体層を形成してなるＳＯＩ基板を用いた横型ＭＯＳトランジスタの製造方法において、
ＳＯＩ基板を準備し、半導体層に一導電型ウェル領域を形成する第１工程と、
第１工程後、半導体層上にゲート絶縁膜となる薄い絶縁膜を介してポリシリコン膜を成長させ、レジストパターンをマスクにポリシリコン膜をエッチングしてゲート電極の一方の端を規定し、そのレジストパターンとポリシリコン膜とをマスクにして、イオン注入法により半導体層にベース領域を形成する第２工程と、
第２工程後、レジストパターンをマスクにポリシリコン膜をエッチングして、ゲート電極の他方の端を規定する第３工程と、
第３工程後、一導電型ウェル領域に一導電型ドレイン領域を形成するとともに、ベース領域に一導電型ソース領域を形成する第４工程とを具備したことを特徴とする横型ＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型ＭＯＳトランジスタの製造方法に関し、特に二重拡散型の横型ＭＯＳトランジスタの製造方法に関する。
【背景技術】
【０００２】
横型ＭＯＳトランジスタとして、ＳＯＩ基板を用いたものがある（例えば、特許文献１を参照。）。以下、ＳＯＩ（Silicon On Insulator）基板を用いた従来の横型ＭＯＳトランジスタ１００について、図４を参照して説明する。ＳＯＩ基板２０は、Ｎ型またはＰ型のシリコン基板１の上にシリコン酸化膜２が形成され、このシリコン酸化膜２の上にシリコン層３が形成されて構成されている。シリコン層３は、後述する各領域が形成されていない状態で、Ｎ−型不純物層を形成している。シリコン層３には、表面層にシリコン酸化膜２まで到達していない所定深さのＮ型ウェル領域４とシリコン酸化膜２まで到達したＰ型ベース領域５とが離間して形成されている。そして、Ｎ型ウェル領域４の表面層にシリコン層３から離間してＮ＋型ドレイン領域６が形成され、ベース領域５の表面層にシリコン層３とベース領域５とのＰＮ接合からチャネル長として所定距離離間してＮ＋型ソース領域７が形成されている。シリコン層３とソース領域７との間のベース領域５上にゲート絶縁膜としての薄いシリコン酸化膜８を介してポリシリコンからなるゲート電極９が形成されている。シリコン層３とドレイン領域６との間のＮ型ウェル領域４上にフィールド酸化膜としての厚いシリコン酸化膜１０が形成されている。ゲート電極９から層間絶縁膜１１により絶縁されて、ドレイン領域６に電気的接触するドレイン電極１２が形成され、ベース領域５とソース領域７とに電気的接触するソース電極１３が形成されている。
【０００３】
上記構成のＭＯＳトランジスタ１００の製造方法について、図５（ａ）〜（ｃ）および図４を参照して説明する。先ず、第１工程は、この工程の完了後を図５（ａ）に示すように、シリコン基板１の上にシリコン酸化膜２を形成し、シリコン酸化膜２の上にＮ−型シリコン層３を形成したＳＯＩ基板２０を準備する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜１０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜２１を形成し、フォトリソグラフィ法でのレジストパターン２２をマスクにして、イオン注入法によりシリコン層３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン２２を除去して後、熱拡散してＮ型ウェル領域４を形成する。
【０００４】
次に、第２工程は、この工程の完了後を図５（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜２１を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜を成長させ、レジストパターンをマスクに不要部分をドライエッチングにより除去して、ゲート電極９を形成する。そして、Ｎ型ウェル領域４側と反対側のゲート電極９端とオンラインのフォトリソグラフィ法でのレジストパターン２３をマスクにして、イオン注入法によりシリコン層３の表面層内に選択的にホウ素（Ｂ）を注入する。そして、レジストパターン２３を除去して後、熱拡散してシリコン酸化膜２まで到達した深いＰ型ベース領域５を形成する。
【０００５】
次に、第３工程は、この工程の完了後を図５（ｃ）に示すように、第２工程完了後、Ｎ型ウェル領域４側と反対側のゲート電極９端でセルフアラインとなるゲート電極９とフォトリソグラフィ法でのレジストパターン２４とをマスクにして、イオン注入法によりＮ型ウェル領域４およびベース領域５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン２４を除去して後、熱拡散してＮ型ウェル領域４の表面層にＮ＋型ドレイン領域６およびベース領域５の表面層にＮ＋型ソース領域７を形成する。
【０００６】
次に、第４工程は、この工程の完了後を図４に示すように、第３工程完了後、ＳＯＩ基板２０の表面からＣＶＤ法により層間絶縁膜１１で被覆する。ベース領域５、ドレイン領域６およびソース領域７の表面が露出するように層間絶縁膜１１およびシリコン酸化膜８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域６と電気的接触するドレイン電極１２と、ベース領域５およびソース領域７と電気的接触するソース電極１３とを形成する。
【特許文献１】特開２００３−３１８４０４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、公知技術として、ベース領域とソース領域の形成をゲート電極によるセルフアラインで行う方法がある。上述した従来の横型ＭＯＳトランジスタ１００は、ベース領域５をシリコン酸化膜２まで到達させた構造としており、ベース領域５を深く形成するためにホウ素（Ｂ）のイオン注入を高エネルギー注入で行っている。このイオン注入にポリシリコン膜からなるゲート電極によるセルフアラインを用いた場合、ポリシリコン膜の厚さによっては、ホウ素がポリシリコン膜を突き抜けてしまう。そのため、上述した従来の横型ＭＯＳトランジスタ１００では、Ｎ型ウェル領域４側と反対側のゲート電極９端とオンラインのフォトリソグラフィ法でのレジストパターン２３をマスクにして、ホウ素（Ｂ）のイオン注入を高エネルギー注入で行っている。この方法の場合、フォトリソグラフィ法での位置合わせ精度により、ウェーハ面内やウェーハ間で、レジストパターン２３端とゲート電極９端とを精度よくオンラインとすることは困難であり、結果として、チャネル長にばらつきが生じ、閾値電圧のばらつきやリーク電流不良等が発生する虞があるという問題がある。
【０００８】
本発明は上記のような問題点を解決するためになされたもので、ポリシリコン膜からゲート電極を形成するときに用いたレジストパターンをそのまま、ベース領域形成のイオン注入のマスクとして用いることにより、チャネル長のばらつきを低減した横型ＭＯＳトランジスタの製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の横型ＭＯＳトランジスタの製造方法は、一導電型ドレイン領域と、他導電型ベース領域と、一導電型ソース領域と、ポリシリコンからなるゲート電極とを有する二重拡散型の横型ＭＯＳトランジスタの製造方法において、前記ゲート電極がポリシリコン膜の２段階によるパターニングで形成され、第１段階目のパターニングによりソース領域側のゲート電極端が規定され、第２段階目のパターニングによりドレイン領域側のゲート電極端が規定され、第１段階目のパターニングに使用したレジストパターンをそのままマスクとして用いて前記ベース領域のためのイオン注入が行われることを特徴とする。
本発明の横型ＭＯＳトランジスタの製造方法は、半導体支持基板上に埋込絶縁膜を形成しこの埋込絶縁膜上に一導電型半導体層を形成してなるＳＯＩ基板の半導体層に埋込絶縁膜まで到達した他導電型ベース領域を形成し、ベース領域の表面層に一導電型ソース領域を形成し、半導体層とソース領域との間のベース領域上にゲート絶縁膜を介してポリシリコンからなるゲート電極を形成した横型ＭＯＳトランジスタの製造方法において、前記ゲート電極がポリシリコン膜の２段階によるパターニングで形成され、第１段階目のパターニングによりソース領域側のゲート電極端が規定され、第２段階目のパターニングにより半導体層側のゲート電極端が規定され、第１段階目のパターニングに使用したレジストパターンをそのままマスクとして用いて前記ベース領域のためのイオン注入が行われることを特徴とする。
本発明の横型ＭＯＳトランジスタの製造方法は、半導体支持基板上に埋込絶縁膜を形成しこの埋込絶縁膜上に半導体層を形成してなるＳＯＩ基板を用いた横型ＭＯＳトランジスタの製造方法において、ＳＯＩ基板を準備し、半導体層に一導電型ウェル領域を形成する第１工程と、第１工程後、半導体層上にゲート絶縁膜となる薄い絶縁膜を介してポリシリコン膜を成長させ、レジストパターンをマスクにポリシリコン膜をエッチングしてゲート電極の一方の端を規定し、そのレジストパターンとポリシリコン膜とをマスクにして、イオン注入法により半導体層にベース領域を形成する第２工程と、第２工程後、レジストパターンをマスクにポリシリコン膜をエッチングして、ゲート電極の他方の端を規定する第３工程と、第３工程後、一導電型ウェル領域に一導電型ドレイン領域を形成するとともに、ベース領域に一導電型ソース領域を形成する第４工程とを具備しことを特徴とする。
本手段によれば、ポリシリコン膜からのゲート電極のパターニングを２段階に分けて行うようにし、１段階目のパターニングに用いたレジストパターンをマスクにベース領域のためのイオン注入を行うようにしたので、レジストパターン端とゲート電極端とを精度よくオンラインとすることができ、ゲート電極によるセルフアラインと同等の精度でベース領域のイオン注入をすることができる。
【発明の効果】
【００１０】
本発明の横型ＭＯＳトランジスタの製造方法によれば、ポリシリコン膜からのゲート電極のパターニングを２段階に分けて行うようにし、１段階目のパターニングに用いたレジストパターンをマスクにベース領域のためのイオン注入を行うようにしたので、レジストパターン端とゲート電極端とを精度よくオンラインとすることができ、チャネル長のばらつきを低減でき、閾値電圧のばらつきやリーク電流不良等の発生を抑えることができる。
【発明を実施するための最良の形態】
【００１１】
以下に、本発明の一実施形態の製造方法を用いて形成した横型ＭＯＳトランジスタ２００について図１を参照して説明する。ＳＯＩ基板３０は、半導体支持基板であるＮ型またはＰ型のシリコン基板３１の上に埋込絶縁膜であるシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上に半導体層であるシリコン層３３が形成されて構成されている。シリコン層３３は、初期層として（後述する各領域が形成されていない状態で）、一導電型半導体層としてのＮ−型不純物層を形成している。そして、各領域を形成した状態で、シリコン層３３には、表面層にシリコン酸化膜３２まで到達していない所定深さのＮ型ウェル領域３４とシリコン酸化膜３２まで到達したＰ型ベース領域３５とが離間して形成されている。そして、Ｎ型ウェル領域３４の表面層にシリコン層３３から離間してＮ＋型ドレイン領域３６が形成され、ベース領域３５の表面層にシリコン層３３とベース領域３５とのＰＮ接合からチャネル長として所定距離離間してＮ＋型ソース領域３７が形成されている。シリコン層３３とソース領域３７との間のベース領域３５上にゲート絶縁膜としての薄いシリコン酸化膜３８を介してポリシリコンからなるゲート電極３９が形成されている。シリコン層３３とドレイン領域３６との間のＮ型ウェル領域３４上にフィールド酸化膜としての厚いシリコン酸化膜４０が形成されている。ゲート電極３９から層間絶縁膜４１により絶縁されて、ドレイン領域３６に電気的接触するドレイン電極４２が形成され、ベース領域３５とソース領域３７とに電気的接触するソース電極４３が形成されている。
【００１２】
上記構成のＭＯＳトランジスタ２００の製造方法について、図２（ａ）〜（ｂ）、図３（ｃ）〜（ｄ）および図１を参照して説明する。先ず、第１工程は、この工程の完了後を図２（ａ）に示すように、半導体支持基板３１の上にシリコン酸化膜３２が形成され、このシリコン酸化膜３２の上にＮ−型シリコン層３３が形成されたＳＯＩ基板３０を準備する。そして、ＬＯＣＯＳ酸化法によりフィールド酸化膜としての厚いシリコン酸化膜４０を形成して後、熱酸化法によりイオン注入のための薄いシリコン酸化膜５１を形成し、フォトリソグラフィ法でのレジストパターン５２をマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的に燐（Ｐ）を注入する。そして、レジストパターン５２を除去して後、熱拡散してＮ型ウェル領域３４を形成する。尚、Ｎ型ウェル領域３４は、図では、シリコン酸化膜３２に到達していないものを例としているが、シリコン酸化膜３２に到達するものであってもよい。
【００１３】
次に、第２工程は、この工程の完了後を図２（ｂ）に示すように、第１工程完了後、ウェットエッチ法によりシリコン酸化膜５１を除去して後、熱酸化法によりゲート絶縁膜としての薄いシリコン酸化膜３８を形成する。そして、その上からＣＶＤ法によりポリシリコン膜５３を成長させ、フォトリソグラフィ法でのレジストパターン５４をマスクにベース領域３５形成のためにイオン注入する領域のポリシリコン膜５３をドライエッチングにより除去する。このポリシリコン膜５３の第１段階目のパターニングにより、Ｎ型ウェル領域３４側と反対側のゲート電極３９端が規定される。そして、レジストパターン５４を除去せずに、ポリシリコン膜５３とレジストパターン５４とをマスクにして、イオン注入法によりシリコン層３３の表面層内に選択的にホウ素（Ｂ）を注入する。このとき、レジストパターン５４はポリシリコン膜５３のエッチングに用いたものをそのまま用いるので、ポリシリコン膜５３の開口端とレジストパターン５４の開口端とはオンラインとなっており、ゲート電極によるセルフアラインと同等の精度でベース領域のイオン注入をすることができる。そして、レジストパターン５４を除去して後、熱拡散してシリコン酸化膜３２まで到達した深いＰ型ベース領域３５を形成する。
【００１４】
次に、第３工程は、この工程の完了後を図３（ｃ）に示すように、第２工程完了後、ポリシリコン膜５３の第２段階目のパターニングとして、フォトリソグラフィ法でのレジストパターン５５をマスクにポリシリコン膜５３の不要部分をドライエッチングにより除去して、Ｎ型ウェル領域３４側のゲート電極３９端を規定することにより、ゲート電極３９を形成する。そして、レジストパターン５５を除去する。
【００１５】
次に、第４工程は、この工程の完了後を図４（ｄ）に示すように、第３工程完了後、Ｎ型ウェル領域３４側と反対側のゲート電極３９端でセルフアラインとなるゲート電極３９とフォトリソグラフィ法でのレジストパターン５６とをマスクにして、イオン注入法によりＮ型ウェル領域３４およびベース領域３５の表面層内に選択的にヒ素（Ａｓ）を注入する。そして、レジストパターン５６を除去して後、熱拡散してＮ型ウェル領域３４の表面層にドレイン領域３６およびベース領域３５の表面層にソース領域３７を形成する。
【００１６】
次に、第５工程は、この工程の完了後を図１に示すように、第４工程完了後、ＳＯＩ基板３０の表面からＣＶＤ法により層間絶縁膜４１で被覆する。ベース領域３５、ドレイン領域３６およびソース領域３７の表面が露出するように層間絶縁膜４１およびシリコン酸化膜３８にコンタクト窓を形成して後、その上からスパッタ法によりアルミニウム膜で被覆し、このアルミニウム膜をフォトリソグラフィ法およびドライエッチ法により選択的に除去して、ドレイン領域３６と電気的接触するドレイン電極４２と、ベース領域３５およびソース領域３７と電気的接触するソース電極４３とを形成する。
【００１７】
以上の製造方法によれば、ゲート電極３９を形成するときのポリシリコン膜５３のパターニングを２段階で行う。第１段階目のパターニングによりソース領域３７のゲート電極３９端が規定される。第２段階目のパターニングによりドレイン領域３６側のゲート電極３９端が規定される。そしてこの第１段階目のパターニングに使用したレジストパターン５４をそのまま用いて、ベース領域３５のイオン注入を行う。従って、ポリシリコン膜５３の開口端とレジストパターン５４の開口端とはオンラインとなっており、ゲート電極によるセルフアラインと同等の精度でベース領域３５のイオン注入をすることができ、ゲート電極３９によるソース領域３７のセルフアラインとにより、ＭＯＳトランジスタ２００のチャネル長のばらつきを低減でき、ＭＯＳトランジスタ２００の閾値電圧のばらつきやリーク電流不良等の発生を抑えることができる。
【００１８】
尚、上記実施例では、ＳＯＩ基板を用いた横型ＭＯＳトランジスタを例として説明したが、通常の半導体基板に横型ＭＯＳトランジスタを形成するもので実施することもできる。また、一導電型としてＮ型、他導電型としてＰ型で説明したが、一導電型としてＰ型、他導電型としてＮ型で実施することもできる。
【図面の簡単な説明】
【００１９】
【図１】本発明の一実施例の横型ＭＯＳトランジスタの主要部断面図。
【図２】図１の横型ＭＯＳトランジスタの製造工程を示す主要部断面図。
【図３】図２に続く製造工程を示す主要部断面図。
【図４】従来の横型ＭＯＳトランジスタの主要部断面図。
【図５】図４の横型ＭＯＳトランジスタの製造工程を示す主要部断面図。
【符号の説明】
【００２０】
３０  ＳＯＩ基板
３１  シリコン基板（半導体支持基板）
３２  シリコン酸化膜（埋込絶縁膜）
３３  Ｎ−型シリコン層（半導体層）
３４  Ｎ型ウェル領域
３５  Ｐ型ベース領域
３６  Ｎ＋型ドレイン領域
３７  Ｎ＋型ソース領域
３８  シリコン酸化膜（ゲート絶縁膜）
３９  ゲート電極
５３  ポリシリコン膜
５４，５５  レジストパターン
【図１】
2005191327.tif 000003
【図２】
2005191327.tif 000004
【図３】
2005191327.tif 000005
【図４】
2005191327.tif 000006
【図５】
2005191327.tif 000007