(57)【要約】    【課題】  ドレイン拡散領域両端の高抵抗ドレイン層の幅が短くされていても、ゲート電極へのホットキャリア注入によるしきい値電圧の変動やオン抵抗の増大を回避できる。【解決手段】  エピタキシャル層４０上に、高抵抗ドレイン層５０Ａ及び低抵抗ドレイン層５０Ｂからなるドレイン拡散層５０と、ベース層７０と、ソース拡散層８０とが形成され、キャリアである電子が、ドレイン拡散層５０から、チャネル部７１、及びソース拡散層８０を介してショート電極８５に向けて流れるように構成されたＭＩＳＦＥＴにおいて、エピタキシャル４０層の厚さＹが、高抵抗ドレイン層５０Ａの横幅Ｘと同一か又はこれよりも小さくされている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に形成された、前記半導体基板とは不純物の濃度勾配が異なる第１導電型の半導体層と、
前記第１導電型の半導体層に形成された第１の不純物濃度を有する低抵抗層とこの低抵抗層と隣接して形成され前記第１の不純物濃度よりも低い第２の不純物濃度を有する高抵抗層とを含む第２導電型の第１拡散領域と、
前記第１拡散領域と電気的に接続された第１主電極と、
前記第１導電型の半導体層に前記第１拡散領域に隣接するように形成される第１導電型のベース領域と、
前記ベース領域に隣接して絶縁膜を介して形成されるゲート電極と、
前記ベース領域と隣接するように形成された第２導電型の第２拡散領域と、
前記第２拡散領域及び前記ベース領域と電気的に接続されたショート電極と、
前記第１導電型の半導体層を貫通して前記ショート電極と前記半導体基板を電気的に接続する第１導電型のコンタクト領域と、
前記半導体基板の裏面に前記半導体基板と接続された第２主電極と
を備え、
前記第１導電型の半導体層の厚さが、前記高抵抗層の横幅以下とされている
ことを特徴とする半導体装置。
【請求項２】
前記第１導電型の半導体層の不純物濃度が２ｅ＋１５〜５ｅ＋１５［／ｃｍ３］の範囲内にあり、
前記低抵抗層及び前記第２拡散領域の不純物濃度が５ｅ＋１９〜１ｅ＋２０［／ｃｍ３］の範囲内にあり、
高抵抗層の不純物濃度が５ｅ＋１６〜２ｅ＋１７［／ｃｍ３］の範囲内にあり、
前記ベース拡散領域の不純物濃度が５ｅ＋１５〜３ｅ＋１７［／ｃｍ３］の範囲内にある
ことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１導電型の半導体層における不純物濃度の変化曲線の接線と、前記半導体基板における不純物濃度の変化曲線の接線との交点により、前記第１導電型の半導体層と前記半導体基板との境界位置が定義されている請求項１記載の半導体装置。
【請求項４】
前記低抵抗層における不純物濃度の変化曲線の接線と、前記高抵抗層における不純物濃度の変化曲線の接線との交点により、前記高抵抗層と前記低抵抗層との境界位置が定義されている請求項１記載の半導体装置。
【請求項５】
前記第１導電型の半導体層はエピタキシャル層である請求項１乃至４いずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、半導体基板の表面側に形成された第１の拡散領域から第２の拡散領域へ電流を流すようにされ、更にその電流を半導体基板の裏面に形成された電極へ流すようにされた半導体装置に関するものである。
【背景技術】
【０００２】
こうした半導体装置の一例としての横型ｎチャネルＭＩＳＦＥＴの構造は、例えば特許文献１等により知られている。この構造を、図７及び図８を参照して説明する。図７は、横型ｎチャネルＭＩＳＦＥＴの平面図であり、図８は図７のＡ−Ａ’断面図である。このＭＩＳＦＥＴでは、例えばシリコンからなるｐ＋型の半導体基板３０上に、この半導体基板３０より、前記半導体基板とは不純物の濃度勾配が異なり高抵抗であるｐ−型のエピタキシャル層４０が形成されており、このエピタキシャル層４０上に、ｎ型のドレイン拡散層５０が形成されている。ドレイン拡散層５０は、両端に位置する不純物濃度が低い高抵抗ドレイン層５０Ａ（高抵抗層）と、中央部に位置し不純物濃度が高い低抵抗ドレイン層５０Ｂ（低抵抗層）とを有するＬＤＤ（Lightly Doped Drain）構造とされている。低抵抗ドレイン層５０Ｂは、ドレイン電極５５との間のコンタクト抵抗の低減のため、高不純物濃度とされており、一方、高抵抗ドレイン層５０Ａは、耐圧低下防止のため、低不純物濃度とされている。
【０００３】
このドレイン拡散層５０の両端に、ｐ型のベース拡散層７０が形成され、このベース拡散層７０上の高抵抗ドレイン層５０Ａと隣接する位置に、ゲート電極７５が絶縁膜７６を介して形成されている。このゲート電極７５直下のベース拡散層７０に、チャネル部７１がゲート電圧の制御により形成される。ゲート電極７５は、図１に示すように、ゲート電極配線７５Ｔから各素子の方向へ直角に延伸されている。また、ゲート電極配線７５Ｔは、配線７５Ｗ及びコンタクト部７５Ｃからゲート電圧を印加されている。
【０００４】
ベース拡散層７０上には、ゲート電極７５を挟んでドレイン拡散層５０と対称に、ｎ型のソース拡散層８０が形成されている。このソース拡散層８０は、ショート電極８５と電気的に接続されている。ドレイン電極５５、ゲート電極７５及びショート電極８５は、絶縁膜８６により互いに電気的に絶縁されている。ショート電極８５は、エピタキシャル層４０を貫通して半導体基板３０に達するように形成された高濃度のｐ＋型のコンタクト層９０と電気的に接続されていて、これによりゲート電極７５、及び半導体基板３０の裏面に形成されるソース電極１００と短絡されている。ドレイン拡散層５０、ベース拡散層７０、ソース拡散層８０及びコンタクト層９０は、フォトリソグラフィ工程により、エピタキシャル層４０上に選択的に不純物をインプラントし、熱工程により不純物を拡散することにより形成される。
【０００５】
この構成において、ゲート電極７５にしきい値電圧以上のゲート電圧を与えると、チャネル部７１にチャネルが形成され、キャリアである電子が、ドレイン電極５５から、ドレイン拡散層５０、チャネル部７１、及びソース拡散層８０を介してショート電極８５に向けて流れる。そして、ショート電極８５からソース電極１００に向けて、正孔（ホール）をキャリアとする電流が流れる。
【０００６】
【特許文献１】特開２００３−３１８０５号公報（［０００９］〜［００１４］欄、図２５等）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
この図７及び図８のような横型のＭＩＳＦＥＴにおいては、高抵抗ドレイン層５０Ａの横幅Ｘが、耐圧の低下とオン抵抗の上昇を考慮して、適切な値に設定される。すなわち、ＭＩＳＦＥＴのオン抵抗を低くするためには、幅Ｘは出来るだけ短くするのが望ましい。しかし、幅Ｘが短くなると、耐圧低下が問題となる。このため、図７及び図８のような横型のＭＩＳＦＥＴでは、必要な耐圧が得られる範囲において、できるだけ幅Ｘを短くするような設計がなされている。
【０００８】
このように幅Ｘを短くしエピタキシャル層４０の厚さＹがこのＸに比べて大きくされた横型ＭＩＳＦＥＴにおいて、逆バイアス（ドレイン電極５５が正電圧、ゲート電極７５及びソース電極１００が接地）が印加されると、ドレイン拡散層５０と接するゲート電極７５の端部に電界が最も集中する。その結果、ゲート電極７５へ、絶縁膜７６の電位障壁を越えてホットキャリアが注入され、ゲートのしきい値電圧の変動を引き起こす虞がある。また、ホットキャリアが注入されると、高抵抗ドレイン層５０Ａのキャリア濃度が小さくなり、これによりオン抵抗が増大するという問題がある。
【０００９】
本発明は、この点に鑑みてなされたものであり、高抵抗層の幅が短くされていても、ゲート電極へのホットキャリア注入によるしきい値電圧の変動やオン抵抗の増大を回避でき、素子の信頼性を高めた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明に係る半導体装置は、第１導電型の半導体基板と、前記半導体基板上に形成された、前記半導体基板とは不純物の濃度勾配が異なる第１導電型の半導体層と、前記第１導電型の半導体層に形成された第１の不純物濃度を有する低抵抗層とこの低抵抗層と隣接して形成され前記第１の不純物濃度よりも低い第２の不純物濃度を有する高抵抗層とを含む第２導電型の第１拡散領域と、前記第１拡散領域と電気的に接続された第１主電極と、前記第１導電型の半導体層に前記第１拡散領域に隣接するように形成される第１導電型のベース領域と、前記ベース領域に隣接して絶縁膜を介して形成されるゲート電極と、前記ベース領域と隣接するように形成された第２導電型の第２拡散領域と、前記第２拡散領域及び前記ベース領域と電気的に接続されたショート電極と、前記第１導電型の半導体層を貫通して前記ショート電極と前記半導体基板を電気的に接続する第１導電型のコンタクト領域と、前記半導体基板の裏面に前記半導体基板と接続された第２主電極とを備え、前記第１導電型の半導体層の厚さが、前記高抵抗層の横幅以下とされていることを特徴とする。
【発明の効果】
【００１１】
本発明によれば、第１導電型の半導体層の厚さが、高抵抗層の横幅以下とされていることにより、高抵抗層の横幅がオン抵抗の低減等のため短くされていても、ゲート電極の端部における電界強度を緩和し、これによりゲート電極へのホットキャリア注入によるしきい値電圧の変動及びオン抵抗の上昇を回避でき、素子の信頼性を高めることができる。
【発明を実施するための最良の形態】
【００１２】
次に、本発明の実施の形態を、図１及び２を参照して詳細に説明する。図１は、横型ｎチャネルＭＩＳＦＥＴの平面図であり、図２は図１のＡ−Ａ’断面図である。図１に示すように、この実施の形態のｎチャネルＭＩＳＦＥＴは、平面的なレイアウトは図７及び図８に示す従来のＭＩＳＦＥＴと同一である。ただし、この実施の形態のｎチャネルＭＩＳＦＥＴでは、図７及び図８に示すＭＩＳＦＥＴと異なり、エピタキシャル層４０の厚さＹが、ドレイン拡散層５０の高抵抗ドレイン層５０Ａの横幅Ｘ以下とされている（図３参照）。
【００１３】
このように、厚さＹが相対的に小さくされると、エピタキシャル層４０と低抵抗ドレイン層５０Ｂとの間の接合部における逆バイアス時の空乏層の大きさが、厚さＹに対し無視できない程度の大きさとなる。すると、ゲート電極７５の端部だけでなく、低抵抗ドレイン層５０Ｂの端部とエピタキシャル層４０との接合部でも電界が集中するようになる。この結果、ゲート電極７５の端部での電界強度が相対的に緩和され、ホットキャリアのゲート電極７５への注入の可能性が低くなる。このため、しきい値電圧の変動やオン抵抗の上昇の可能性が低くなり、素子の信頼性が従来に比べ高くなる。
なお、エピタキシャル層４０の厚さＹは、図４に示すように、ドレイン拡散層５０の底部に漸近する程度にまで薄くすることが可能である。厚さＹが小さくなる程、ゲート電極７５の端部への電界集中が一層緩和される。
【００１４】
なお、この実施の形態では、図５に示すように、エピタキシャル層４０における不純物濃度の変化曲線の接線と、同じく半導体基板３０における不純物濃度の変化曲線の接線との交点を、エピタキシャル層４０と半導体基板３０の境界位置として定義するものとする。上記の厚さＹはこの定義に従って決定する。また、高抵抗ドレイン層５０Ａと低抵抗ドレイン層５０Ｂとの境界位置も、同様の方法により定義するものとする。
【００１５】
図６は、図１に示すＭＩＳＦＥＴの構造をモデルにしたシミュレーションの結果であり、エピタキシャル層４０の厚さＹを様々に変化させた場合に、そのときの厚さＸとの差Ｙ−Ｘに対し、ゲート電極７５の端部における電界強度がどのように変化するかを示したものである。この例では、エピタキシャル層４０の不純物濃度が２ｅ＋１５〜５ｅ＋１５［／ｃｍ３］で、低抵抗ドレイン層５０Ｂ及びソース拡散層８０の不純物濃度が５ｅ＋１９〜１ｅ＋２０［／ｃｍ３］で、高抵抗ドレイン層５０Ａの不純物濃度が５ｅ＋１６〜２ｅ＋１７［／ｃｍ３］で、ベース拡散層７０の不純物濃度が５ｅ＋１５〜３ｅ＋１７［／ｃｍ３］であるとしてシミュレーションを行なっている。これらの不純物濃度は、図１に示すような横型のＭＩＳＦＥＴにおいて通常の範囲と言えるものであるが、この範囲内のいずれの数値においても、図６に示すように、Ｙ−Ｘ＝０、すなわちＹがＸと同一となったあたりからゲート電極７５の端部における電界強度が低下し始める。そして、ＹをＸに比べ更に低下させると、より一層電界強度が低下させることができる。
【００１６】
以上の実施の形態では、ｎチャネル型ＭＩＳＦＥＴを例にとって説明したが、本発明はｐチャネル型のＭＩＳＦＥＴや、ＩＧＢＴでも同様に適用可能であることは言うまでもない。また、シリコンの半導体基板３０以外にも、ＧａＡｓ、ＳｉＣ、ＧａＮ、ＳｉＳｅ、Ｃ等の半導体基板を使用することが可能である。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態に係る半導体装置の平面図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１の高抵抗ドレイン層５０Ａ付近の、エピタキシャル層４０を含めた拡大図である。
【図４】図１の高抵抗ドレイン層５０Ａ付近の、エピタキシャル層４０を含めた拡大図である。
【図５】半導体基板３０とエピタキシャル層４０の境界位置を定義する方法の説明図である。
【図６】エピタキシャル層４０の厚さＹと高抵抗ドレイン層５０Ａの横幅Ｘとの差（Ｙ−Ｘ）と、ゲート電極７５の端部における電界強度との関係をシミュレーションに基づいて求めた結果としてのグラフである。
【図７】従来の半導体装置の平面図である。
【図８】図７のＡ−Ａ’断面図である。
【符号の説明】
【００１８】
３０・・・半導体基板、  ４０・・・エピタキシャル層、  ５０・・・ドレイン拡散層、  ５０Ａ・・・高抵抗ドレイン層、  ５０Ｂ・・・低抵抗ドレイン層、  ５５・・・ドレイン電極、  ７０・・・ベース拡散層、  ７５・・・ゲート電極、
７６・・・絶縁膜、  ７１・・・チャネル部、  ７５Ｔ・・・ゲート電極配線、  ７５Ｗ・・・配線、  ９０・・・コンタクト部、  ８０・・・ソース拡散層、  ８５・・・ショート電極、  ８６・・・絶縁膜、  ９０・・・コンタクト層、  １００・・・ソース電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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