(57)【要約】【課題】タイミング制御部の構成を簡略化し、アドレスピンまたはパッドを不要とすること。【解決手段】この回路は、データピンを介して受信されたディスプレイのためのイメージデータを順次に記憶または出力するように構成された順次アクセスメモリ回路、及びデータピンを介して順次アクセスメモリ回路にアドレス情報を提供するように構成されたタイミング制御回路で構成されている。従って、タイミング制御部がメモリのためのアドレスを発生する必要がなく、タイミング制御部の構成が簡単となる。また、メモリは自らアドレスを発生するのでアドレスピン（または、パッド）を具備しなくても良い。【選択図】  図４
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【特許請求の範囲】
【請求項１】
データピンを介して受信されたディスプレイのためのイメージデータを順次に記憶または出力するように構成された順次アクセスメモリ回路と、
前記データピンを介して前記順次アクセスメモリ回路にアドレス情報を供給するように構成されたタイミング制御回路と、
を備えることを特徴とするディスプレイデータ制御回路。
【請求項２】
前記アドレス情報は、
前記順次アクセスメモリ回路をアクセスするために用いられる終了アドレスを含むことを特徴とする請求項１に記載のディスプレイデータ制御回路。
【請求項３】
前記順次アクセスメモリ回路は、
前記データピンに結合されて、データと前記アドレス情報を受信するように構成されたデータ入力バッファと、
前記データ入力バッファに結合されて、前記アドレス情報を受信するように構成されたモード設定レジスタと、
を備えることを特徴とする請求項１に記載のディスプレイデータ制御回路。
【請求項４】
前記モード設定レジスタは、
モード設定命令に応答して、前記アドレス情報を出力するように構成され、
前記順次アクセスメモリは、
前記モード設定レジスタに結合されて、前記アドレス情報に基づいてアドレスを順次に発生するように構成されたアドレス発生回路をさらに備えることを特徴とする請求項３に記載のディスプレイデータ制御回路。
【請求項５】
前記アドレス発生回路は、
順次アクセスのために順次アドレスを前記順次アクセスメモリ回路に供給するために終了ロウアドレスまたは終了カラムアドレスを記憶するように構成されたアドレス情報レジスタと、
次の順次アドレスを供給するために順次アドレスをインクリメントするように構成されたアドレスカウンタと、
前記アドレス情報レジスタと前記アドレスカウンタに結合されて、前記次の順次アドレスと前記終了ロウアドレスまたは前記終了カラムアドレスと比較するように構成された比較器と、
を備えることを特徴とする請求項４に記載のディスプレイデータ制御回路。
【請求項６】
前記ディスプレイデータ制御回路は、
前記次の順次アドレスと前記終了ロウアドレスまたは前記終了カラムアドレスとの一致に応答して、前記順次アクセスメモリ回路を順次にアクセスすることを止めるための構成をさらに備えることを特徴とする請求項５に記載のディスプレイデータ制御回路。
【請求項７】
前記終了ロウアドレスまたは前記終了カラムアドレスは、
前記アドレス情報に含まれた前記終了ロウアドレスまたは前記終了カラムアドレスの一部を含むことを特徴とする請求項５に記載のディスプレイデータ制御回路。
【請求項８】
前記ディスプレイデータ制御回路は、
前記アドレスカウンタに結合された入力と前記比較器に結合された出力を有して、前記アドレスカウンタによって発生した前記次の順次アドレスを前記比較器に供給するように構成された次の順次アドレスラッチをさらに備えることを特徴とする請求項５に記載のディスプレイデータ制御回路。
【請求項９】
前記アドレス発生回路は、
前記アドレス情報に基づいて終了ロウアドレスを記憶するように構成され、順次アクセスのために順次ロウアドレスを前記順次アクセスメモリ回路のメモリアレイに供給する終了ロウアドレスレジスタと、
前記アドレス情報に基づいて終了カラムアドレスを記憶するように構成され、順次アクセスのための順次カラムアドレスを前記メモリアレイに供給する終了カラムアドレスレジスタと、
前記順次ロウアドレスをインクリメントするように構成されて次の順次ロウアドレスを供給するロウアドレスカウンタと、
前記順次カラムアドレスをインクリメントするように構成されて次の順次カラムアドレスを供給するカラムアドレスカウンタと、
前記ロウアドレスカウンタ及び前記終了ロウアドレスカウンタに結合されて、前記次の順次ロウアドレスを前記終了ロウアドレスと比較するように構成された第１の比較器と、
前記カラムアドレスカウンタと前記終了アドレスカウンタに結合されて、前記次の順次カラムアドレスと前記終了カラムアドレスを比較するように構成された第2の比較器と、
を備えることを特徴とするディスプレイデータ制御回路。
【請求項１０】
アドレス情報と順次アクセスメモリ回路に記憶されるデータをデータピンを介して供給するように構成されたタイミング制御回路を備え、
前記順次アクセスメモリ回路は、前記タイミング制御回路から分離され、前記データピンは前記タイミング制御回路のデータピンであることを特徴とするディスプレイデータ制御回路。
【請求項１１】
前記アドレス情報は、
前記順次アクセスメモリ回路をアクセスするために使用される終了アドレスを含むことを特徴とする請求項１１に記載のディスプレイデータ制御回路。
【請求項１２】
アドレス情報とデータを順次アクセスメモリ回路に提供するように構成されたタイミング制御回路を備え、
前記順次アクセスメモリ回路は、前記タイミング制御回路から分離され、前記タイミング制御回路はアドレスピンがないことを特徴とするディスプレイデータ制御回路。
【請求項１３】
前記アドレス情報は、前記順次アクセスメモリ回路をアクセスするために使用される終了アドレスを含むことを特徴とする請求項１２に記載のディスプレイデータ制御回路。
【請求項１４】
順次にインクリメントされるアドレスを使用してディスプレイのためのイメージデータを順次に記憶または出力するように構成された順次アクセスメモリ回路を備え、
前記順次アクセスメモリ回路により受信されるアドレス情報に基づいて、前記順次にインクリメントされるアドレスが前記順次アクセスメモリ回路によってインクリメントされることを特徴とするディスプレイデータ制御回路。
【請求項１５】
前記アドレス情報は、
前記順次アクセスメモリ回路をアクセスするために使用される終了アドレスを含むことを特徴とする請求項１４に記載のディスプレイデータ制御回路。
【請求項１６】
タイミング制御回路で命令を受信し、メモリ回路にデータを記憶するかまたはメモリ回路からデータを出力する段階と、
前記タイミング制御回路からアドレス情報を前記タイミング制御回路のデータピンを介して前記メモリ回路に供給する段階と、
前記アドレス情報に基づいてアドレスを前記メモリ回路で順次にインクリメントすることによってディスプレイのためのデータを記憶または出力するために前記メモリ回路にアクセスする段階と、
を含むことを特徴とするディスプレイデータ記憶方法。
【請求項１７】
前記アドレス情報は、
前記順次アクセスメモリ回路をアクセスするために使用される終了アドレスを含むことを特徴とする請求項１６に記載のディスプレイデータ記憶方法。
【請求項１８】
前記アドレス情報は、
終了ロウアドレスまたは終了カラムアドレスの一部を含むことを特徴とする請求項１６に記載のディスプレイデータ記憶方法。
【請求項１９】
前記アドレス情報に基づいて終了ロウアドレスまたは終了カラムアドレスを記憶し、順次アクセスのために順次アドレスを前記メモリ回路のメモリアレイに供給する段階と、
次の順次アドレスを供給するために前記順次アドレスをインクリメントする段階と、
前記次の順次アドレスと前記終了ロウアドレスまたは前記終了カラムアドレスを比較する段階と、
を含むことを特徴とする請求項１６に記載のディスプレイデータ記憶方法。
【請求項２０】
前記次の順次アドレスと前記終了ロウアドレスまたは前記終了カラムアドレスとの一致に応答して、前記メモリ回路をアクセスすることを止めることを特徴とする請求項１９に記載のディスプレイデータ記憶方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディスプレイ装置に関するもので、特にディスプレイパネルに印加されるイメージデータを処理するディスプレイデータ制御回路、及びディスプレイデータ記憶方法に関する。
【背景技術】
【０００２】
一般的なディスプレイ装置のディスプレイデータ制御回路は、ディスプレイデータ制御回路としてタイミング制御回路とメモリを備え、タイミング制御回路の制御下で外部から入力されるイメージデータをメモリに記録し、メモリに記録されたイメージデータをディスプレイパネルに出力する。
【０００３】
このとき、一般的に用いられるメモリは、動的ランダムアクセスメモリ（ＤＲＡＭ；Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）として、タイミング制御回路から印加されるアドレスに応答してランダムアクセスができるように構成されている。
【０００４】
しかしながら、実際にディスプレイ装置に用いられるメモリは、ランダムアクセスを行う必要がなく、順次にアクセスを行えば良い。
【０００５】
図１は、従来のディスプレイ装置の構成を示すブロック図であり、ディスプレイパネル１０、タイミング制御部１２及びメモリ１４で構成されたディスプレイデータ制御回路２０、データドライバ１６、及びスキャンドライバ１８で構成されている。
【０００６】
図１に示されたブロックのそれぞれの機能を次に説明する。
【０００７】
タイミング制御部１２は、水平及び垂直同期信号（Ｈｓｙｎｃ、Ｖｓｙｎｃ）、解像度関連情報、及びクロック信号（ＣＬＫ）に応答して外部から入力されるイメージデータ（ＥＤＡＴＡ）が入力される。図１では、水平及び垂直同期信号（Ｈｓｙｎｃ、Ｖｓｙｎｃ）、解像度関連情報、及びクロック信号（ＣＬＫ）を制御信号（ＣＯＮ）で示した。また、タイミング制御部１２は命令信号（ＣＯＭ）、アドレス（ＡＤＤ）、及び入力データ（ＩＤＡＴＡ）をメモリ１４に出力し、メモリ１４から出力される出力データ（ＯＤＡＴＡ）が入力されてデータドライバ１６に出力する。そして、データドライバ１６の動作のためのクロック信号（ＣＬＫ１）、及びスキャンドライバ１８の動作のためのクロック信号（ＣＬＫ２）を発生する。メモリ１４は命令信号（ＣＯＭ）及びアドレス（ＡＤＤ）に応答して入力データ（ＩＤＡＴＡ）を記録するか、記録されたデータを出力データ（ＯＤＡＴＡ）として出力する。データドライバ１６はクロック信号（ＣＬＫ１）に応答してタイミング制御部１２から入力されるデータに対応する電圧をディスプレイパネル１０に印加する。スキャンドライバ１８はクロック信号（ＣＬＫ２）に応答してディスプレイパネル１０を駆動する。ディスプレイパネル１０はスキャンドライバ１８により駆動されたピクセルにデータドライバ１６から印加される電圧が印加されて該当ピクセルのイメージが表示される。
【０００８】
図１に示したディスプレイ装置は、タイミング制御部１２がディスプレイの解像度に関連する情報を用いてメモリ１４にアドレス（ＡＤＤ）を印加するときに、アドレス（ＡＤＤ）に該当するメモリセルにデータを書き込むかまたは該当するメモリセルからデータを読み出すことができる。すなわち、解像度によって、メモリ１４に記録されるイメージデータの量が異なるので解像度によって定められるアドレス範囲内で、順次にインクリメントするアドレス（ＡＤＤ）を発生させねばならない。
【０００９】
図２は、図１に示されたメモリの一例の構成を示すブロック図で、メモリセルアレイ３０、命令語デコーダ３２、アドレス入力バッファ３４、データ入力バッファ３６、データ出力バッファ３８、ロウアドレスデコーダ４０、カラムアドレスデコーダ４２、及びモード設定レジスタ４４で構成されている。
【００１０】
図２で、ＷＬは一つの代表的なワード線を、ＢＬ／ＢＬＢは一つの体表的な一対のビット線を、ＭＣは一つの体表的なメモリセルを示す。
【００１１】
図２に示したブロックのそれぞれの機能について次に説明する。
【００１２】
命令語デコーダ３２は、制御信号（ＣＯＭ）に応答してアクティブ命令（ＡＣＴ）、読出し命令（ＲＤ）、書込み命令（ＷＲ）、及びモード設定命令（ＭＲＳ）を発生する。アドレス入力バッファ３４は、アクティブ命令（ＡＣＴ）に応答して外部から印加されるアドレス（ＡＤＤ）が入力されてバッファし、バッファされたロウアドレス（ＲＡ）を発し、読出し命令（ＲＤ）または書込み命令（ＷＲ）に応答して外部から印加されるアドレス（ＡＤＤ）が入力されてバッファし、バッファされたカラムアドレス（ＣＡ）を発生する。データ入力バッファ３６は、外部から印加される入力データ（ＩＤＡＴＡ）をバッファし、バッファされた入力データ（ｉｄａｔａ）を発生する。データ出力バッファ３８は、内部から出力されるデータ（ｏｄａｔａ）をバッファし、バッファされた出力データ（ＯＤＡＴＡ）を発生する。ロウアドレスデコーダ４０は、バッファされたロウアドレス（ＲＡ）をデコードしてメモリセルアレイ３０のワード線（ＷＬ）を選択する。カラムアドレスデコーダ４２は、バッファされたカラムアドレス（ＣＡ）をデコードしてメモリセルアレイ３０のビット線（ＢＬ／ＢＬＢ）で選択する。メモリセルアレイ３０は、書込み動作時には選択されたワード線と一対のビット線との間に連結され選択されたメモリセル（ＭＣ）にバッファされた入力データ（ｉｄａｔａ）を記録し、読出し動作時には選択されたメモリセル（ＭＣ）に記録されたデータを出力データ（ｏｄａｔａ）に発生する。モード設定レジスタ４４は、モード設定命令（ＭＲＳ）に応答してアドレス（ＡＤＤ）が入力されるためのピン（または、パッド）を介して入力されるモード設定コードをデコードして内部動作のための制御信号の状態を設定する。
【００１３】
すなわち、図１に示したメモリ１４は、図１のタイミング制御部１２から印加されるアドレスに該当するメモリセル（ＭＣ）にデータを記録し、出力する。
【００１４】
しかしながら、この際、図１のタイミング制御部１２から印加されるアドレスは、解像度に関連する情報を用いてロウアドレス及びカラムアドレスを順次にインクリメントする。
【００１５】
前述したように、従来のディスプレイデータ制御回路のメモリは、ランダムアクセスのためにアドレス入力ピン（または、パッド）を備えているが、タイミング制御部１２から印加されるアドレスは、順次にインクリメントするアドレスであるためにランダムアクセス機能を実行する必要がない。
【００１６】
従って、ディスプレイデータ制御回路のメモリがアドレス入力ピン（または、パッド）を備え、タイミング制御部から印加されるアドレスに応答して順次アクセス機能を実行する必要がない。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、タイミング制御部がメモリのためのアドレスを発生する必要のないディスプレイデータ制御回路を提供することにある。
【００１８】
本発明の他の目的は、前記目的を達成するためのディスプレイデータ記憶方法を提供することにある。
【課題を解決するための手段】
【００１９】
前記目的を達成するための本発明のディスプレイデータ制御回路における第１の形態は、データピンを介して受信されたディスプレイのためのイメージデータを順次に記憶または出力するように構成された順次アクセスメモリ回路、及び前記データピンを介して前記順次アクセスメモリ回路にアドレス情報を供給するように構成されたタイミング制御回路を備えることを特徴とする。
【００２０】
従って、第１形態のディスプレイデータ制御回路は、メモリ回路に順次にアクセスするために使用されるアドレス情報をタイミング回路とメモリ回路との間のデータ線を介して伝送するための回路を供給する。
【００２１】
前記アドレス情報は、前記順次アクセスメモリ回路をアクセスするために使用される終了アドレスを含み、前記順次アクセスメモリ回路は、前記データピンに結合されてデータと前記アドレス情報を受信するように構成されたデータ入力バッファ、及び該データ入力バッファに結合されて前記アドレス情報を受信するように構成されたモード設定レジスタを備えることを特徴とする。
【００２２】
前記モード設定レジスタは、モード設定命令に応答して前記アドレス情報を出力するように構成され、前記順次アクセスメモリは前記モード設定レジスタに結合され、前記アドレス情報に基づいてアドレスを順次に発生するように構成されたアドレス発生回路をさらに備えることを特徴とする。
【００２３】
前記アドレス発生回路は、順次アクセスのために順次アドレスを前記順次アクセスメモリ回路に供給するために終了ロウアドレスまたは終了カラムアドレスを記憶するように構成されたアドレス情報レジスタと、次の順次アドレスを提供するために順次アドレスをインクリメントするように構成されたアドレスカウンタ、及び前記アドレス情報レジスタと前記ロウアドレスカウンタに結合され、前記次の順次アドレスと前記終了ロウ又は前記終了カラムアドレスとを比較するように構成された比較器と、を備えることを特徴とする。
【００２４】
前記ディスプレイデータ制御回路は、前記次の順次アドレスと前記終了ロウアドレスまたは前記終了カラムアドレスとの一致に応答し、前記順次アクセスメモリ回路を順次にアクセスすることを止めるための構成をさらに備えることを特徴とし、前記終了ロウアドレスまたは前記終了カラムアドレスは、前記アドレス情報に含まれた前記終了ロウアドレスまたは前記終了カラムアドレスの一部を備えることを特徴とする。
【００２５】
前記ディスプレイデータ制御回路は、前記アドレスカウンタに結合された入力と前記比較器に結合された出力を有し、前記アドレスカウンタによって発生された前記次の順次アドレスを前記比較器に供給するように構成された次の順次アドレスラッチをさらに備えることを特徴とし、前記アドレス発生回路は前記アドレス情報に基づいて終了ロウアドレスを記憶するように構成され、順次アクセスのために順次ロウアドレスを前記順次アクセスメモリ回路のメモリアレイに供給する終了ロウアドレスレジスタ、前記アドレス情報に基づいて終了カラムアドレスを記憶するように構成され、順次アクセスのための順次カラムアドレスを前記メモリアレイに供給する終了カラムアドレスレジスタ、前記順次ロウアドレスをインクリメントするように構成され、次の順次ロウアドレスを供給するロウアドレスカウンタ、前記順次カラムアドレスをインクリメントするように構成され、次の順次カラムアドレスを提供するカラムアドレスカウンタ、前記ロウアドレスカウンタ及び前記終了ロウアドレスカウンタに結合され、前記次の順次ロウアドレスを前記終了ロウアドレスと比較するように構成された第１の比較器、及び前記カラムアドレスカウンタと前記終了アドレスカウンタに結合され、前記次の順次カラムアドレスと前記終了カラムアドレスを比較するように構成された第2の比較器を備えることを特徴とする。
【００２６】
前記目的を達成するための本発明のディスプレイデータ制御回路における第２の形態は、アドレス情報と順次アクセスメモリ回路に記憶されるデータを、データピンを介して供給するように構成されたタイミング制御回路を備え、前記順次アクセスメモリ回路は前記タイミング制御回路から分離されて、前記データピンは前記タイミング制御回路のデータピンであることを特徴とする。
【００２７】
前記目的を達成するための本発明のディスプレイデータ制御回路における第３の形態は、アドレス情報とデータを順次アクセスメモリ回路に供給するように構成されたタイミング制御回路を備え、前記順次アクセスメモリ回路は、前記タイミング制御回路から分離され、前記タイミング制御回路はアドレスピンがないことを特徴とする。
【００２８】
前記目的を達成するための本発明のディスプレイデータ制御回路における第４の形態は、順次にインクリメントされるアドレスを用いて、ディスプレイのためのイメージデータを順次に記憶または出力するように構成された順次アクセスメモリ回路を備え、前記順次アクセスメモリ回路によって受信されるアドレス情報に基づき、前記順次にインクリメントされるアドレスが前記順次アクセスメモリ回路によってインクリメントされることを特徴とする。
【００２９】
前記他の目的を達成するための本発明のディスプレイデータ記憶方法は、タイミング制御回路で命令を受信し、メモリ回路にデータを記憶するかまたはメモリ回路からデータを出力する段階、前記タイミング制御回路からアドレス情報を前記タイミング制御回路のデータピンを介して前記メモリ回路に供給する段階、及び前記アドレス情報に基づきアドレスを前記メモリ回路に順次にインクリメントすることによってディスプレイのためのデータを記憶または出力するために前記メモリ回路にアクセスする段階を含むことを特徴とする。
【発明の効果】
【００３０】
本発明のディスプレイデータ制御回路は、タイミング制御部がメモリのためにアドレスを発生する必要がないのでタイミング制御部の構成が簡単となる。
【００３１】
また、本発明のディスプレイデータ記憶方法は、メモリが自らアドレスを発生することができるのでアドレスピン（または、パッド）を備えなくても良い。
【発明を実施するための最良の形態】
【００３２】
以下、添付した図面を参照しながら本発明の好適なディスプレイデータ制御回路、この回路のためのメモリ、及びこのメモリのアドレス発生方法を説明すると次のようである。
【００３３】
図３は、本発明の好適な実施の形態によるディスプレイ装置の実施形態の構成を示すブロック図として、ディスプレイパネル１０、タイミング制御部１２’とメモリ１４’で構成されたディスプレイデータ制御回路２０’、データドライバ１６、及びスキャンドライバ１８で構成されている。
【００３４】
図３に示したブロックの中から図１に示されたブロックと同様のブロックの機能は、図１の機能説明を参考にすると理解できるため、ここではディスプレイデータ制御回路２０’の構成に関することについて説明することにする。
【００３５】
タイミング制御部１２’は、水平及び垂直同期信号（Ｈｓｙｎｃ、Ｖｓｙｎｃ）、解像度に関連する情報及びクロック信号（ＣＬＫ）に応答して外部から入力されるイメージデータ（ＥＤＡＴＡ）が入力される。そして、命令信号（ＣＯＭ）、及び入力データ（ＩＤＡＴＡ）をメモリ１４に出力し、メモリ１４から出力される出力データ（ＯＤＡＴＡ）が入力されてデータドライバ１６に出力する。また、データドライバ１６にクロック信号（ＣＬＫ１）を出力し、スキャンドライバ１８にクロック信号（ＣＬＫ２）を出力する。メモリ１４’は命令信号（ＣＯＭ）に応答して内部アドレスを発生し、書込み動作時には内部アドレスに応答して選択されたメモリセル（ＭＣ）にタイミング制御部１２’から出力される入力データ（ＩＤＡＴＡ）を記憶し、読出し動作時には内部アドレスに応答して選択されたメモリセル（ＭＣ）に記憶されたデータを出力データ（ＯＤＡＴＡ）に発生する。そして、タイミング制御部１２’は命令信号（ＣＯＭ）と共に解像度に関連する情報に該当するモード設定コードをメモリ１４’に入力し、メモリ１４’はタイミング制御部１２’から印加されるモード設定コードに応答して計数すべき内部アドレスの範囲が設定されて順次にインクリメントする内部アドレスを発生する。
【００３６】
すなわち、図３に示した本発明の好適な実施の形態に係るディスプレイ装置のタイミング制御部１２’はメモリ１４’にアドレスを入力する必要がなく、メモリ１４’は命令信号（ＣＯＭ）に応答して自らアドレスを発生する。
【００３７】
従って、本発明の好適な実施の形態に係るディスプレイ装置のメモリ１４’は、別途のアドレス入力ピン（または、パッド）を備えなくても良い。
【００３８】
図４は、図３に示した本発明の好適なメモリの実施形態の構成を示すブロック図として、図２のメモリのアドレス入力バッファ３４を除去してアドレス発生回路３４’を追加し、モード設定レジスタ４４をモード設定レジスタ４４’に代替して構成されている。
【００３９】
図４に示したように本発明の好適な実施の形態に係るメモリは、アドレス入力バッファ３４及びアドレス（ＡＤＤ）が入力されるためのピン（または、パッド）を備える必要がない。
【００４０】
図４に示されたブロックの中から新しく追加されるブロックのそれぞれの機能を説明すると次のようである。
【００４１】
モード設定レジスタ４４’は、モード設定命令（ＭＲＳ）に応答してデータ（ＩＤＡＴＡ／ＯＤＡＴＡ）を入出力するためのピン（または、パッド）を介して印加されるモード設定コードと終了ロウアドレス及び終了カラムアドレス（ＥＲＡ、ＥＣＡ）をデータ入力バッファ３６から受信してアドレス発生回路３４’に出力する。本発明の好適な実施の形態に係るモード設定レジスタ４４’は、従来のモード設定レジスタ４４がアドレス入力ピン（または、パッド）を介してモード設定コードが入力されることとは異なり、データ入出力ピン（または、パッド）を介してモード設定コードと終了ロウアドレス及び終了カラムアドレスが入力される。アドレス発生回路３４’は、モード設定動作時に終了ロウアドレス及び終了カラムアドレス（ＥＲＡ、ＥＣＡ）を記憶し、アクティブ命令（ＡＣＴ）に応答して順次にインクリメントするロウアドレス（ＲＡ）を発生し、読出し命令（ＲＤ）または書込み命令（ＷＲ）に応答して順次にインクリメントするカラムアドレス（ＣＡ）を発生する。そして、アドレス発生回路３４’はロウアドレス（ＲＡ）が終了ロウアドレス（ＥＲＡ）まで計数するとリセットされ、カラムアドレス（ＣＡ）が終了カラムアドレス（ＥＣＡ）まで計数するとリセットされる。
【００４２】
すなわち、図４に示した本発明の好適な実施の形態に係るディスプレイ装置のメモリは、アドレス発生回路３４’がアクティブ命令（ＡＣＴ）に応答して内部的に、順次にインクリメントするロウアドレスを発生し、読出し命令（ＲＤ）または書込み命令（ＷＲ）に応答して内部的に、順次にインクリメントするカラムアドレスが発生するので、アドレス（ＡＤＤ）を入力するためのピン（または、パッド）を別途に備える必要がない。
【００４３】
図５は、図４に示したアドレス発生回路３４’の実施形態の構成を示すブロック図で、ロウアドレス発生回路５０及びカラムアドレス発生回路６０で構成されている。
【００４４】
ロウアドレス発生回路５０は、終了ロウアドレスレジスタ５２、比較器５４、ロウアドレスカウンタ５６、及びロウアドレスラッチ５８で構成され、カラムアドレス発生回路６０は終了カラムアドレスレジスタ６２、比較器６４、カラムアドレスラッチ６６、及びカラムアドレスカウンタ６８で構成されている。
【００４５】
図５に示したブロックのそれぞれの機能を説明すると次のようである。
【００４６】
ロウアドレス発生回路５０は、アックティブ命令（ＡＣＴ）に応答して順次に計数してロウアドレス（ＲＡ）を発生し、終了ロウアドレス（ＥＲＡ）まで計数した後にリセットされる。終了ロウアドレスレジスタ５２は終了ロウアドレス（ＥＲＡ）を記憶する。比較器５４は、終了ロウアドレスレジスタ５２から出力される終了ロウアドレスとロウアドレスラッチ５８から出力されるアドレスとを比較して、両者が一致すればロウアドレスカウンタ５６をリセットするためのリセット信号を発生する。ロウアドレスカウンタ５６は、アクティブ命令（ＡＣＴ）に応答し、計数してロウアドレス（ＲＡ）を発生し、比較器５４から出力されるリセット信号に応答してリセットされる。ロウアドレスラッチ５８は、ロウアドレス（ＲＡ）をラッチする。カラムアドレス発生回路６０は、読出し命令（ＲＤ）または書込み命令（ＷＲ）に応答し計数して、カラムアドレス（ＣＡ）を発生し、終了カラムアドレス（ＥＣＡ）まで計数した後にリセットされる。終了カラムアドレスレジスタ６２は、終了カラムアドレス（ＥＣＡ）を記憶する。比較器６４は終了カラムアドレスレジスタ６２から発生される終了カラムアドレスとカラムアドレスラッチ６６から出力されるアドレスを比較して、両者が一致するとカラムアドレスカウンタ６８をリセットするためのリセット信号を発生する。カラムアドレスラッチ６６はカラムアドレス（ＣＡ）をラッチする。カラムアドレスカウンタ６８は、読出し命令（ＲＤ）または書込み命令（ＷＲ）に応答し計数してカラムアドレス（ＣＡ）を発生し、比較器６４から出力されるリセット信号に応答してリセットされる。
【００４７】
前述の実施形態のアドレス発生回路では、タイミング制御部１２’からアクティブ命令（ＡＣＴ）が印加されるごとに、ロウアドレスカウンタ５６がロウアドレス（ＲＡ）を計数する構成を示した。しかしながら、図に示してはないが、アドレス発生回路は比較器６４から出力されるリセット信号に応答してロウアドレスカウンタ５６がロウアドレス（ＲＡ）を計数するように構成されることもできる。このように構成すると、メモリ１４’はタイミング制御部１２’からアクティブ命令（ＡＣＴ）が一回印加され、読出し命令（ＲＤ）または書込み命令（ＷＲ）が一回だけ印加されれば１フレームのデータを読出し、または書き込みすることができる。
【００４８】
そして、タイミング制御部１２’がモード設定命令（ＭＲＳ）に応答して解像度に依存した終了ロウアドレス及び終了カラムアドレスを入力する際、終了ロウアドレス及び終了カラムアドレスの全ビットを入力するのではなく、終了ロウアドレス及び終了カラムアドレスの上位の所定ビットだけを入力しても構わない。
【００４９】
前述の実施形態では解像度によってロウアドレス及びカラムアドレスの終了アドレスが可変されることを仮定してあらわしたが、ロウアドレス及びカラムアドレスの開始アドレスが可変される場合には、モード設定命令（ＭＲＳ）に応答して開始ロウアドレス及び開始カラムアドレスを記憶し、図５のロウ及びカラムアドレスカウンタがリセットされる際に、開始ロウアドレス及び開始カラムアドレスが発生するように構成すれば良い。
【００５０】
上述では、本発明の好ましい実施形態を参照して説明したが、当業者であれば添付の特許請求の範囲に記載された本発明の思想及び目的から逸脱しない範囲内で本発明を多様に修正及び変更させられることができる。
【図面の簡単な説明】
【００５１】
【図１】従来のディスプレイ装置の構成を示すブロック図である。
【図２】図１に示されたメモリの構成の一例を示すブロック図である。
【図３】本発明の好適な実施の形態に係るディスプレイ装置の構成を示すブロック図である。
【図４】図３に示された本発明の好適な実施の形態に係るメモリの構成を示すブロック図である。
【図５】図４の本発明の好適な実施の形態に係るアドレス発生回路の構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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