(57)【要約】 【課題】  チップサイズを小さくするためにはパッド個数の減少が望まれており、路書き込み機能と、テスト機能とを共通に使用できる共通端子及び入力手段を提供する。【解決手段】  上記目的を達成するために、本発明による半導体装置は、記憶手段にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子より制御できるように構成することを特徴とする。また、前記共通の入力端子は、テスト機能では正電位（ＶＤＤ）と負電位（ＶＳＳ）が供給可能であり、データの書き込みときの高電圧印加機能では書き込み電圧が供給可能であることを特徴とする。【選択図】      図１
2005277237.tif 000002
【特許請求の範囲】
【請求項１】
記憶手段にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子より制御できるように構成することを特徴とする半導体装置。
【請求項２】
前記共通の入力端子は、テスト機能では正電位（ＶＤＤ）と負電位（ＶＳＳ）が供給可能であり、データの書き込みときの高電圧印加機能では書き込み電圧が供給可能であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
基準信号を発生する基準信号発生手段と、該基準信号発手段からの基準信号に基づき時刻信号を発生する時刻信号発生手段と、該時刻信号発生手段からの時刻信号に基づき当該電子時計の表示手段を駆動するための駆動手段を有する電子時計用の半導体装置おいて、
前記基準信号発生手段の歩度を調整するための歩度調整制御手段、該歩度調整制御手段の歩度調整データを記憶する記憶手段、該記憶手段にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子より制御できるように構成することを特徴とする電子時計用の半導体装置。
【請求項４】
表示手段と、基準信号を発生する基準信号発生手段と、該基準信号発手段からの基準信号に基づき時刻信号を発生する時刻信号発生手段と、該時刻信号発生手段からの時刻信号に基づき前記表示手段を駆動するための駆動手段を有する電子時計において、
前記基準信号発生手段の歩度を調整するための歩度調整制御手段、該歩度調整制御手段の歩度調整データを記憶する記憶手段、該記憶手段にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子より制御するように構成することを特徴とする電子時計。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の記憶回路書き込み端子に関するものであり、特に、電子時計に用いられる半導体装置の記憶回路書き込み端子に関する。
【背景技術】
【０００２】
従来より腕時計用の半導体装置（以下、ＩＣ）の一部にはヒューズＲＯＭ、ＭＯＮＯＳといった記憶手段を内在しており、その記憶回路に記憶されたデータに基づいて電子時計に搭載された諸制御（歩度調整制御、検出電圧調整制御など）を達成している。その記憶回路として、近年はＭＯＮＯＳ記憶回路を採用することが増えてきており、そのＭＯＮＯＳ記憶回路にデータを書き込み記憶させるための書き込み端子を必要し、通常使用電圧よりも高い電圧を入力端子から印加することによって記憶回路にデータを書き込んでいる。また、前記ＩＣが良品、もしくは不良品を早く判別するためのテストモードがあり、そのテストモードにするためのテスト端子も複数設けており、そのテスト端子の組み合わせによって各々のテストを行っている。
【０００３】
以下に従来の記憶回路書き込み端子（以下、ＶＰＰ端子）の構成を、図４を用いて説明する。図４は、従来の前記ＶＰＰ端子からの信号を処理する入力手段の詳細、及び前記ＩＣのテストを行うためのテストモードを実現するための複数設けられたテスト端子のうちの１つであるＴ端子とモード制御回路を示す回路図である。図４において、１９はＴ端子、３３はモード制御回路であり、前記Ｔ端子１９からの信号が入力されテストモードなどの電子時計用のＩＣ及び電子時計のモードを制御する。１１はＶＰＰ端子、１２はＶＰＰ端子からの書き込み用の高い電圧をＭＯＮＯＳ記憶回路などの記憶手段に供給するか否かを制御する電圧切り替え制御信号が供給されるＡ入力端である。１３は制御用インバータであり、前記電圧切り替え制御信号を入力信号とし、前記ＶＰＰ端子１１からの負電位が供給されるように構成されている。１４は電圧切り替えトランジスタでＮｃｈタイプのＭＯＳトランジスタより構成され、前記制御用インバータ１３の出力信号がゲート入力端に供給され、バルクとドレインは前記ＶＰＰ端子１１に接続され、更に、ドレインはＭＯＮＯＳ記憶回路などの記憶手段への負電位の電源電圧を供給すべく、１５のＶＱ出力端より出力される。
【０００４】
上記のＶＰＰ端子１１は、通常使用状態では前記電圧切り替え制御信号の状態がＬレベルに制御され、前記制御用インバータ１３によって信号が反転されてＨレベルになり、電圧切り替えトランジスタ１４が導通（オン）状態になり、前記ＶＰＰ端子１１をＶＳＳレベルにしている。さらに前記ＭＯＮＯＳ記憶回路などの記憶手段への電圧供給もＶＳＳレベルが供給される。
【０００５】
また、記憶回路書き込み状態では、前記電圧切り替え制御信号の状態がＨレベルに制御され、前記制御用インバータ１３によって信号が反転されてＬレベルになり、前記電圧切り替えトランジスタ１４が絶縁（オフ）状態になり、前記ＶＰＰ端子１１より外部から高電圧（以下、ＶＰＰ電圧）を印加することによって前記ＭＯＮＯＳ記憶回路などの記憶手段にデータの書き込みを行う。
【０００６】
【特許文献１】特開平４−３１５０７２（第１−３頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら１枚のウェハーからより、多くのICチップを製造することによってICチップ１個あたりのチップコストをコストダウンができるため、現在では、ICチップを出来るだけ小さく製造している。ロジック部においては配線ルールを微細することによって面積を減少させられる。その他にＩＣチップの内部には、ICチップの出力信号を外部に伝達、もしくは、外部からのスイッチの信号をICチップ内部に伝達するために、すなわち入力端子あるいは出力端子のためのパッドを設けている。但し、パッドサイズの縮小には限界があり、既に量産に必要な限界最小寸法になってきている。チップサイズを小さくするためにはパッド個数の減少が望まれていた。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明による半導体装置は、
記憶手段にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子より制御できるように構成することを特徴とする。
また、前記共通の入力端子は、テスト機能では正電位（ＶＤＤ）と負電位（ＶＳＳ）が供給可能であり、データの書き込みときの高電圧印加機能では書き込み電圧が供給可能であることを特徴とする。
【０００９】
上記目的を達成するために、本発明による電子時計用の半導体装置は、
基準信号を発生する基準信号発生手段と、該基準信号発手段からの基準信号に基づき時刻信号を発生する時刻信号発生手段と、該時刻信号発生手段からの時刻信号に基づき当該電子時計の表示手段を駆動するための駆動手段を有する電子時計用の半導体装置おいて、前記基準信号発生手段の歩度を調整するための歩度調整制御手段、該歩度調整制御手段の歩度調整データを記憶する記憶手段、該記憶手段にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子より制御できるように構成することを特徴とする。
【００１０】
上記目的を達成するために、本発明による電子時計は、
表示手段と、基準信号を発生する基準信号発生手段と、該基準信号発手段からの基準信号に基づき時刻信号を発生する時刻信号発生手段と、該時刻信号発生手段からの時刻信号に基づき前記表示手段を駆動するための駆動手段を有する電子時計において、前記基準信号発生手段の歩度を調整するための歩度調整制御手段、該歩度調整制御手段の歩度調整データを記憶する記憶手段、該記憶手段にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子より制御するように構成することを特徴とする。
【発明の効果】
【００１１】
上記のごとく本発明によれば、記憶手段にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子より制御できるように構成して共通化することで、例えば、端子個数として２つ必要としていたパッドを１つにすることができ、即ち１つパッドを減らすことができ、半導体装置のサイズ（面積）を小さくできることでコストダウンの実現できる。
【発明を実施するための最良の形態】
【００１２】
以下図面により本発明の実施の形態を詳述する。図１は本発明の一実施の形態における入力出力５０の詳細な回路図であり、図２は電子時計用の半導体装置の各端子の電圧制御
による記憶手段の書き込み方法なども含めた電子時計のモードを表したのタイムチャート図である。図３は、本発明による電子時計を示すシステムブロック図である。
【実施例】
【００１３】
まず初めに、本発明による電子時計を図３のシステムブロック図を用いて説明する。１は、記憶手段３７にデータの書き込みを行う為に外部から高い電圧を印加する高電圧（約９Ｖ）印加機能と、当該半導体装置のテスティングを行うために使用するテスト機能を有し、該テスト機能と前記高電圧印加機能とを共通の入力端子である共通端子である。
【００１４】
図３に示すごとく、必要な基準信号を作成している２５の基準信号発生手段を有し、該基準信号発生手段２５は更に、発振信号を作成し出力する２１の発振回路と、該発振回路２１の信号を分周する２２の第１分周回路と２３の第２分周回路があり、評価、または解析に使用する際に必要な前記第１分周回路２２の信号を出力している２４のＣＫ端子を有する。前記第１分周回路２と前記第２分周回路２３の信号に基づいて表示するための時刻信号を作成する３０の時刻信号発生手段があり、該時刻信号発生手段３０の時刻信号を表示させるための３１の駆動手段があり、前記駆動手段３１の信号を表示する３２の表示手段を有する。
【００１５】
また、電子時計の周波数調整機能を有し、３７の記憶手段のデータに基づいた周波数調整の制御を行う３６の歩度調整制御手段がある。即ち、表示手段３２と、基準信号を発生する基準信号発生手段２５と、該基準信号発手段２５からの基準信号に基づき時刻信号を発生する時刻信号発生手段３０と、該時刻信号発生手段３０からの時刻信号に基づき前記表示手段３２を駆動するための駆動手段３１、前記基準信号発生手段の歩度を調整するための歩度調整制御手段３６、該歩度調整制御手段３６の歩度調整データを記憶する記憶手段３７を有する。また、本ＩＣは前記記憶手段３７の書き込みの選択を行う選択信号を前記第２分周回路２３の分周段の出力信号によって行う。即ち、記憶手段３７には前記第２分周回路２３の出力が接続されており、前記ＣＫ端子からの入力信号の数（入力クロック数）の応じて前記第２分周回路２３の出力を所定のデータにセットし、その所定のデータに基づき書き込みモードにてＭＯＮＯＳ記憶回路などの記憶手段３７のメモリー内容を書き込み、その書き込まれたメモリー内容情報に基づき前記歩度調整制御手段３６は前記第１分周回路に対して、歩度の制御を行うものである。なお、この歩度の制御は１ビットの制御信号に限らず、複数ビットの制御信号にて前記第１分周回路２２の第１段から第６段ぐらいを制御して歩度調整の動作を行うことが多い。
【００１６】
３３はモード制御回路であり、ＩＣ（チップ）のテストの為に必要な外部入力端子を有し、前記共通端子１、３４はＣ端子、３５はＲ端子である。前記共通端子１、前記Ｃ端子３４、前記Ｒ端子３５の各々の外部からの入力する電位（ＶＤＤレベル、ＶＳＳレベル）によって、テストモードの制御を行う３３のモード制御回路を有する。即ち、テストモードを実現するための複数設けられたテスト端子のうちの１つでもある前記共通端子１、当該ＩＣのテストを行うためのテストモードを実現するための複数設けられたテスト端子のうちの１つであるＣ端子１９、時計のリューズが引かれ時刻修正モードのときにＨレベルとなるＲ端子３５からの信号が入力され、テストモードを含む電子時計に搭載された諸動作のモードを制御し、更に、前記共通端子１からの書き込み用の高い電圧をＭＯＮＯＳ記憶回路などの記憶手段３７に供給するか否かを制御する電圧切り替え制御信号を出力する。
【００１７】
また、５０は入力手段であり、前記共通端子１からの記憶手段３７にデータの書き込みを行う為に外部から高い電圧を印加する高電圧印加機能などのための信号が入力され、Ａ入力端（後述する図１ではＡ入力端２）には前記モード制御回路３３からの電圧切り替え制御信号が入力され、ＶＱ出力端（後述する図１ではＶＱ出力端７）よりＭＯＮＯＳ記憶
回路などの記憶手段への負電位の電源電圧が出力される。
【００１８】
次に、図１は本発明の一実施の形態における入力手段５０の詳細な回路図について、説明する。
１は共通端子、２は共通端子からの書き込み用の高い電圧をＭＯＮＯＳ記憶回路などの記憶手段３７に供給するか否かを制御する電圧切り替え制御信号が前記モード制御回路３３から供給されるＡ入力端２であり、書き込み時はＨレベルの信号が入力され、それ以外の時はＬレベルの信号が入力させる。３は制御用インバータであり、前記電圧切り替え制御信号を入力信号とし、前記共通端子１からの負電位が供給されるように構成されている。４ａ、４ｂは電圧切り替えトランジスタでＮｃｈタイプのＭＯＳトランジスタより構成される。電圧切り替えトランジスタ４ａには前記制御用インバータ３の出力信号がゲート入力端に供給され、バルクとドレインは前記共通端子１に接続され、更に、ドレインはＭＯＮＯＳ記憶回路などの記憶手段への負電位の電源電圧を供給すべく、７のＶＱ出力端より出力され、当該入力手段５０のＶＱ出力端７が前記記憶手段３７の電源に供給される構成になっている。５は制御用ノアであり、制御用ノアの入力端には前記共通端子１と前記Ａ入力端２とが接続され、制御用ノアの出力端は前記電圧切り替えトランジスタ４ｂのゲート入力に接続されている。なお、電圧切り替えトランジスタ４ｂのバルクとドレインはＶＳＳ電源端子に接続され、前記電圧切り替えトランジスタ４ｂのドレインは、前記電圧切り替えトランジスタ４ａのソースに接続されている。
また、６はプルダウン抵抗で前記共通端子１に接続されており、共通端子１が開放（オープン）になった際のＶＳＳ電圧にするためのものである。
【００１９】
図２は当該電子時計の動作モードを説明するタイムチャート図である。まず、簡単に端子の説明をする。リセット端子３５（以下、Ｒ端子）は時計の時刻を合わせる為にあり、一般的にリューズと接続されている。その他にＩＣチップの良品、不良品をより早くテストする為に複数の端子を設けてある。本ＩＣではテスト用に２端子（以下、Ｃ端子３４、共通端子１）を設けている。上記、Ｒ端子３５、Ｃ３４端子、共通端子１のＨレベル、Ｌレベルの信号の組み合わせによって、各々のＩＣ（チップ）のテストを行っている。また、チェック用端子２４（以下、ＣＫ端子）として入出力端子を設けてある。
【００２０】
タイムチャート図の説明を行う。Ｒ端子３５、Ｃ端子３４、共通端子１がすべてＬレベルである状態がモード１の通常使用状態であり、その状態のときＣＫ端子２４は出力状態である。Ｒ端子３５と共通端子１がＨレベル、Ｃ端子３４がＬレベルの状態がモード２のシステムリセットモードであり、動作停止状態（ロジックの初期化）のため、ＣＫ端子２４は出力状態ではあるが出力はしない。前記モード２の状態の時にＣＫ端子２４を強制的に外部の信号によってＬレベルに固定する。Ｒ端子３５とＣ端子３４がＨレベル、共通端子１がＬレベルの状態がモード３の記憶手段書き込みモードであり、書き込みデータを外部からＣＫ端子２４へ入力する。前記モード３の状態を維持したまま、モード４の状態において、共通端子１より、ＶＰＰ電圧を印加することによって、ＣＫ端子２４から入力されたデータが記憶手段３７に書き込みが行われる。その後、前記モード１の通常使用状態と同じ状態にする。
【００２１】
以下に本発明の動作を説明する。通常使用状態では、前記電圧切り替え制御信号の状態がＬレベルに制御され、前記制御用インバータ３によって信号が反転されてＨレベルになり、前記電圧切り替えトランジスタ４ａを導通させる。また前記電圧切り替え制御信号がＬレベル状態であり、前記共通端子１の信号も、前記プルダウン抵抗６において、Ｌレベルの状態になるため、制御用ノア５の出力信号がＨレベルになり、前記電圧切り替えトランシスタ４ｂを導通する。その際、前記ＶＱ出力端７の出力はＶＳＳ状態であり、記憶手段３７に電源を供給する。
【００２２】
通常使用状態時は、ＶＱ出力端７のＶＳＳ電位へのプルダウンは前記電圧切り替えトランジスタ４ａ、４ｂで行っている。尚、前記電圧切り替えトランジスタ４ａ、４ｂのサイズはプルダウン抵抗値として最適値に設計してある。
【００２３】
また記憶回路書き込み状態は、前記電圧切り替え制御信号の状態がＨレベルに制御され、前記制御用インバータ３によって信号が反転されてＬレベルになり、前記電圧切り替えトランジスタ４ａを絶縁（オフ）する。前記電圧切り替え制御信号がＨレベルになり、前記制御用ノア５の信号がＬレベルになり、前記電圧切り替えトランシスタ４ｂを絶縁（オフ）する。前記ＭＴ端子１から、ＶＰＰ電圧を印加することにより、前記ＶＱ出力端はＶＰＰ電圧状態となり、記憶手段３７にＶＰＰ電圧が印可されデータの書き込みを行うことができる。
【００２４】
さらに、テストモード状態（共通端子１をテスト端子として使用の状態）では、前記電圧切り替え制御信号の状態はＬレベルに制御され、制御用インバータ３によって反転されＨレベルになり、電圧切り替えトランジスタ４ａが導通（オン）状態になるが、前記共通端子１からＨレベルの信号が外部から供給されることによって、前記制御用ノア５の出力信号がＬレベルになり、前記電圧切り替えトランジスタ４ｂを絶縁（オフ）する。また、前記電圧切り替えトランジスタ４ｂのドレイン側にＶＤＤ、ソース側にＶＳＳに状態となりバルクをソース側から接続するため、逆方向バイアスとなり電流の流れ込みを防止する。このことにより、テストモード状態（共通端子１をテスト端子として使用の状態）で共通端子１よりＶＳＳ電圧以外にＶＤＤ電圧も供給でき、共通端子１をテスト端子として共通に使用可能とした。
以上、説明したごとく従来の技術と対比して、テスト端子を１つ減らすことができた。
【００２５】
記憶手段３７としてＭＯＮＯＳ記憶回路を搭載する際、記憶回路に書き込みを行う時にしか使用していなかったＶＰＰ端子をテスト端子と共通化した共通端子１とすることで、端子数を増やさずＭＯＮＯＳ記憶回路を搭載することが出来る。
【００２６】
更に、端子数を少なくできるため、ＩＣチップをより小さくできるため、ＩＣチップのコストダウンも出来る。そして、電子時計全体の小型化を達成できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の一実施の形態を示す共通端子のロジック図である。
【図２】本発明の一実施の形態を示す当該電子時計の動作モードを説明するタイムチャート図である。
【図３】本発明の一実施の形態を示す電子時計のシステムブロック図である。
【図４】従来の前記ＶＰＰ端子からの信号を処理する入力手段の詳細、及び前記ＩＣのテストを行うためのテストモードを実現するための複数設けられたテスト端子のうちの１つであるＴ端子とモード制御回路を示す回路図である。
【符号の説明】
【００２８】
１  共通端子
３  制御用インバータ
４ａ、４ｂ  電圧切り替えトランジスタ
５  制御用ノア
６  プルダウン抵抗
２３  第２分周回路
２４  ＣＫ端子
３３  モード制御回路
３６  歩度調整制御手段
３７  記憶手段
５０  入力手段
【図１】
2005277237.tif 000003
【図２】
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【図３】
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【図４】
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