(57)【要約】【課題】高耐圧かつ低損失のＳｉＣ半導体装置を提供することを目的とする。【解決手段】本発明の半導体装置は、基板１と、基板１の上に設けられた第１ＳｉＣ層２と、第１ＳｉＣ層２の上に設けられた第２ＳｉＣ層１２とを有している。そして、第１ＳｉＣ層２にはｎ型のドリフト領域１４とｐ型のウェル領域３とが設けられ、第２ＳｉＣ層１２の中央部にはｎ型の蓄積型チャネル層６が、第２ＳｉＣ層１２の両端部にはｎ型のコンタクト層４が設けられている。蓄積型チャネル層６の上には、ゲート絶縁膜５を挟んでゲート電極８が設けられている。コンタクト層４はソース電極９に接し、基板１はドレイン電極１０に接している。ドリフト領域１４の一部には、ｎ型ドリフト層１４のうちの他の領域よりもｎ型不純物の濃度の高い電流誘導層７が設けられている。【選択図】    図１
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【特許請求の範囲】
【請求項１】
炭化珪素層と、
上記炭化珪素層の一部に設けられ、第１導電型の不純物を含む第１の不純物ドープ層と、
上記炭化珪素層の一部に設けられ、第２導電型の不純物を含む第２の不純物ドープ層と、
上記第１の不純物ドープ層および上記第２の不純物ドープ層の上方に設けられ、上記第１の不純物ドープ層よりも高い濃度の第１導電型の不純物を含む第３の不純物ドープ層と、
上記第３の不純物ドープ層の側面に接して設けられ、上記第３の不純物ドープ層よりも高い濃度の第１導電型の不純物を含む第４の不純物ドープ層と、
上記第３の不純物ドープ層の上に設けられたゲート絶縁膜と、
上記ゲート絶縁膜の上に設けられたゲート電極と、
上記第４の不純物ドープ層と接して設けられた第１のオーミック電極と、
上記炭化珪素層の下方に設けられた第２のオーミック電極とを備え、
上記第１の不純物ドープ層の一部には、上記第１の不純物ドープ層よりも高い濃度の第１導電型の不純物を含む第５の不純物ドープ層が設けられている半導体装置。
【請求項２】
請求項１に記載の半導体装置であって、
上記第５の不純物ドープ層が、上記第３の不純物ドープ層に接して設けられている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置であって、
上記第５の不純物ドープ層が、上記第２の不純物ドープ層に接して設けられている半導体装置。
【請求項４】
請求項１〜３のうちいずれか１項に記載の半導体装置であって、
上記第１の不純物ドープ層のうち上記第５の不純物ドープ層の側方に位置する部分には、上記第１の不純物ドープ層よりも第１導電型の不純物の濃度が低い第６の不純物ドープ層が設けられている半導体装置。
【請求項５】
請求項１〜４のうちいずれか１項に記載の半導体装置であって、
上記第５の不純物ドープ層の幅は、深さよりも小さい半導体装置。
【請求項６】
請求項１〜５のうちいずれか１項に記載の半導体装置であって、
上記第５の不純物ドープ層の第１導電型の不純物の濃度が、上記第１の不純物ドープ層の不純物濃度の１０倍以上１０５  倍以下である半導体装置。
【請求項７】
半導体基板上に、第１導電型の不純物を含む第１の不純物ドープ層を有する炭化珪素層を形成する工程（ａ）と、
上記工程（ａ）の後に、上記炭化珪素層の一部に第２導電型の不純物をイオン注入することにより、第２の不純物ドープ層を形成する工程（ｂ）と、
上記工程（ｂ）の後に、上記第１の不純物ドープ層および上記第２の不純物ドープ層の上に、上記第１の不純物ドープ層よりも高い濃度の第１導電型の不純物を含む第３の不純物ドープ層を形成する工程（ｃ）と、
上記第３の不純物ドープ層の側方に第１導電型の不純物のイオン注入を行うことにより、上記第３の不純物ドープ層よりも高い濃度の第１導電型不純物を有する第４の不純物ドープ層を形成する工程（ｄ）と、
上記第１の不純物ドープ層の一部に第１導電型の不純物のイオン注入を行うことにより、上記第１の不純物ドープ層のうちの一部に、上記第１の不純物ドープ層よりも高い濃度の第１導電型不純物を含む第５の不純物ドープ層を形成する工程（ｅ）と、
上記第４の不純物ドープ層に接する第１のオーミック電極を形成する工程（ｆ）と、
上記第３の不純物ドープ層の上に、ゲート絶縁膜を形成する工程（ｇ）と、
上記工程（ｇ）の後に、上記ゲート絶縁膜の上にゲート電極を形成する工程（ｈ）と、
上記半導体基板の下方に、第２のオーミック電極を形成する工程（ｉ）と
を含む半導体装置の製造方法。
【請求項８】
請求項７に記載の半導体装置の製造方法であって、
上記第１の不純物ドープ層の上方に位置する開口部を有するマスクを形成してイオン注入を行うことにより、上記工程（ｄ）における上記第４の不純物ドープ層と上記工程（ｅ）における上記第５の不純物ドープ層とを形成する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は炭化珪素を用いた半導体装置とその製造方法に関し、特に炭化珪素を用いたＭＩＳＦＥＴとその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（シリコンカーバイド、ＳｉＣ）は珪素（Ｓｉ）に比べて高硬度で薬品にも犯されにくく、バンドギャップが大きいという性質を有しているため、次世代のパワーデバイスや高温動作デバイス等へ応用できる半導体材料として期待されている。
【０００３】
ＳｉＣは、立方晶系の３Ｃ−ＳｉＣ、六方晶系の６Ｈ−ＳｉＣあるいは４Ｈ−ＳｉＣ等、多くのポリタイプに分類される。これらのポリタイプのうちで実用的なＳｉＣ半導体装置を作製するために一般的に使用されているのは、６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣである。６Ｈ−ＳｉＣおよび４Ｈ−ＳｉＣの基板としては、ｃ軸の結晶軸に対して垂直な（  ０  ０  ０  １  ）面とほぼ一致する面を主面とするものが広く用いられている。
【０００４】
ＳｉＣを用いた半導体装置では、ＳｉＣ基板上に、活性領域として機能するエピタキシャル成長層が設けられている。このエピタキシャル成長層内には、素子の種類に応じて必要な領域が設けられている。例えばＦＥＴであれば、エピタキシャル成長層内にソース・ドレイン領域やチャネル領域を設けることになる。
【０００５】
ＳｉＣを用いたパワーＦＥＴとしては、蓄積型（アキミュレーション型）のＭＩＳＦＥＴ（ＡＣＣＵＦＥＴ）が広く用いられている。蓄積型のＭＩＳＦＥＴでは、ＳｉＣの一部にそれぞれ設けられたｐ型のウェル領域とゲート絶縁膜との間に、蓄積型チャネル層が形成されている。
【０００６】
以下に、このような構造について図８を参照しながら説明する。図８は、従来において、ＳｉＣを用いた蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【０００７】
図８に示すように、一般的なＳｉＣの蓄積型ＭＩＳＦＥＴでは、ＳｉＣ基板１０１の上に第１ＳｉＣ層１０２が形成されている。
【０００８】
そして、第１ＳｉＣ層１０２の上部の一部には、ｐ型の不純物を含むウェル領域１０３が設けられており、第１ＳｉＣ層１０２のうちウェル領域１０３を囲む領域には、ｎ型の不純物を含むドリフト領域１１４が設けられている。
【０００９】
第１ＳｉＣ層１０２のうち、ドリフト領域１１４の上から、互いに離間する２つのウェル領域１０３の上には、開口部（溝）１１１を有する第２ＳｉＣ層１１２が設けられている。そして、第２ＳｉＣ層１１２のうち両端部を除く部分には、ｐ型の不純物を含む蓄積型チャネル層１０６が設けられている。そして、第２ＳｉＣ層１１２のうちの両端部から、第１ＳｉＣ層１０２のうち上記両端部の下に位置する部分に亘って、ｐ型の不純物を含むコンタクト領域１０４が設けられている。
【００１０】
コンタクト領域１０４の上から、開口部１１１の下面に露出するウェル領域１０３の上に亘って、第１のオーミック電極（ソース電極）１０９が設けられている。
【００１１】
第２ＳｉＣ層１１２のうち蓄積型チャネル層１０６の上から、コンタクト領域１０４のうち蓄積型チャネル層１０６との境界に位置する部分の上に亘って、ゲート絶縁膜１０５が設けられている。ゲート絶縁膜１０５の上にはゲート電極１０８が設けられている。
【００１２】
そして、ＳｉＣ基板１０１の主面と対向する面（下面）上には、第２オーミック電極（ドレイン電極）１１０が設けられている（例えば、特許文献１参照）。
【００１３】
【特許文献１】
特開２００１−１４４２９２号公報
【００１４】
【発明が解決しようとする課題】
しかしながら、従来のＭＩＳＦＥＴでは以下のような不具合が生じていた。図８に示すようなＭＩＳＦＥＴでは、オン抵抗と耐圧との間にトレードオフの関係が存在した。つまり、低損失なＭＩＳＦＥＴを得るためにドリフト領域１１４における不純物のドーパント濃度を高くすることによってオン抵抗を小さくすると、耐圧が低下してしまう。
【００１５】
本発明は、上記従来の問題点に鑑み、高耐圧かつ低損失のＳｉＣ半導体装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の半導体装置は、上記炭化珪素層の一部に設けられ、第１導電型の不純物を含む第１の不純物ドープ層（ドリフト領域）と、上記炭化珪素層の一部に設けられ、第２導電型の不純物を含む第２の不純物ドープ層（ウェル領域）と、上記第１の不純物ドープ層および上記第２の不純物ドープ層の上方に設けられ、上記第１の不純物ドープ層よりも高い濃度の第１導電型の不純物を含む第３の不純物ドープ層（チャネル層）と、上記第３の不純物ドープ層の側面に接して設けられ、上記第３の不純物ドープ層よりも高い濃度の第１導電型の不純物を含む第４の不純物ドープ層（コンタクト層）と、上記第３の不純物ドープ層の上に設けられたゲート絶縁膜と、上記ゲート絶縁膜の上に設けられたゲート電極と、上記第４の不純物ドープ層と接して設けられた第１のオーミック電極（ソース電極）と、上記炭化珪素層の下方に設けられた第２のオーミック電極（ドレイン電極）とを備え、上記第１の不純物ドープ層の一部には、上記第１の不純物ドープ層よりも高い濃度の第１導電型の不純物を含む第５の不純物ドープ層（電流誘導層）が設けられている。
【００１７】
これにより、第１のオーミック電極から第２のオーミック電極に向かって流れる電流は、第１の不純物ドープ層よりも低抵抗の第５の不純物ドープ層を選択的に通過する。したがって、オン抵抗が低減し、高い電流密度の電流が得られる。一方、第５の不純物ドープ層は、第１の不純物ドープ層の一部のみに設けられているので、耐圧の低下も抑制することができる。
【００１８】
上記第５の不純物ドープ層が、上記第３の不純物ドープ層に接して設けられていることにより、電流が第１の不純物ドープ層を通過する経路が最も短くてすむため、より効果的にオン抵抗を低減することができる。また、電流誘導層は、第３の不純物ドープ層内に設けられていてもよく、この場合には、第３の不純物ドープ層内においても、オン抵抗を低減することができる。
【００１９】
上記第５の不純物ドープ層が、上記第２の不純物ドープ層に接して設けられていることにより、電流が第１の不純物ドープ層を通過する経路が最も短くてすむため、より効果的にオン抵抗を低減することができる。また、平面的に見て、第１の不純物ドープ層の外側方が第５の不純物ドープ層によって囲まれ、第５の不純物ドープ層の外側方が第２の不純物ドープ層によって囲まれていてもよく、この場合には、第１のオーミック電極から第１の不純物ドープ層に向かって流れる電流のうちのできる限り多くを第５の不純物ドープ層の方に流すことができる。
【００２０】
上記第１の不純物ドープ層のうち上記第５の不純物ドープ層の側方に位置する部分には、上記第１の不純物ドープ層よりも第１導電型の不純物の濃度が低い第６の不純物ドープ層が設けられていることにより、空乏層がゲート絶縁膜の下により形成されやすくなるため、耐圧の低下がより抑制される。
【００２１】
上記第５の不純物ドープ層の幅は、深さよりも小さいことが好ましい。つまり、第５の不純物ドープ層の深さが深いことにより、オン動作時の電流が、第１の不純物ドープ層のかわりに第５の不純物ドープ層を流れる距離が長くなるので、よりオン抵抗を低下することができ、また、幅が狭いことにより、ゲート絶縁膜の下に空乏層が形成されやすくなるので、耐圧の低下も抑制することができる。
【００２２】
上記第５の不純物ドープ層の第１導電型の不純物の濃度が、上記第１の不純物ドープ層の不純物濃度の１０倍以上１０５  倍以下であることにより、より効果的にオン抵抗を低減することができる。
【００２３】
本発明の半導体装置の製造方法は、半導体基板上に、第１導電型の不純物を含む第１の不純物ドープ層（ドリフト領域）を有する炭化珪素層を形成する工程（ａ）と、上記工程（ａ）の後に、上記炭化珪素層の一部に第２導電型の不純物をイオン注入することにより、第２の不純物ドープ層（ウェル領域）を形成する工程（ｂ）と、上記工程（ｂ）の後に、上記第１の不純物ドープ層および上記第２の不純物ドープ層の上に、上記第１の不純物ドープ層よりも高い濃度の第１導電型の不純物を含む第３の不純物ドープ層（チャネル領域）を形成する工程（ｃ）と、上記第３の不純物ドープ層の側方に第１導電型の不純物のイオン注入を行うことにより、上記第３の不純物ドープ層よりも高い濃度の第１導電型不純物を有する第４の不純物ドープ層（コンタクト領域）を形成する工程（ｄ）と、上記第１の不純物ドープ層の一部に第１導電型の不純物のイオン注入を行うことにより、上記第１の不純物ドープ層のうちの一部に、上記第１の不純物ドープ層よりも高い濃度の第１導電型不純物を含む第５の不純物ドープ層（電流誘導層）を形成する工程（ｅ）と、上記第４の不純物ドープ層に接する第１のオーミック電極を形成する工程（ｆ）と、上記第３の不純物ドープ層の上に、ゲート絶縁膜を形成する工程（ｇ）と、上記工程（ｇ）の後に、上記ゲート絶縁膜の上にゲート電極を形成する工程（ｈ）と、上記半導体基板の下方に、第２のオーミック電極を形成する工程（ｉ）とを含む。
【００２４】
この方法により製造した半導体装置においては、第１のオーミック電極から第２のオーミック電極に向かって流れる電流は、第１の不純物ドープ層よりも低抵抗の第５の不純物ドープ層を選択的に通過する。一方、第５の不純物ドープ層は、第１の不純物ドープ層の一部のみに設けられているので、耐圧の低下も抑制することができる。したがって、この製造方法によって、高い耐圧を有し、オン抵抗が少なく、電流密度の高い半導体装置を得ることができる。
【００２５】
上記第１の不純物ドープ層の上方に位置する開口部を有するマスクを形成してイオン注入を行い、上記工程（ｄ）における上記第４の不純物ドープ層と上記工程（ｅ）における上記第５の不純物ドープ層とを形成することにより、工程数を増加させることなく第５の不純物ドープ層を形成することができる。なお、イオン注入は、マスクのうち第３の不純物ドープ層の上に位置する部分に第４の不純物ドープ層を形成するための凹部または開口部を形成した状態で行う。
【００２６】
【発明の実施の形態】
（第１の実施形態）
本実施形態では、ドリフト領域に接する領域に、ドリフト領域よりも高濃度の不純物を含む電流誘導層を設けることによりオン抵抗を低減する方法について説明する。
【００２７】
図１は、第１の実施形態において、ＳｉＣを用いたＭＩＳＦＥＴの構造を示す断面図である。図１に示すように、本実施形態におけるＭＩＳＦＥＴでは、濃度１×１０１８ｃｍ−３のｎ型不純物を含む厚さ４００μｍのＳｉＣ基板１の上に、厚さ１０μｍの第１ＳｉＣ層２が形成されている。第１ＳｉＣ層２の上には、開口部（溝）を有する厚さ０．３μｍの第２ＳｉＣ層１２が設けられている。
【００２８】
第２ＳｉＣ層１２のうち両端部を除く部分には、濃度５×１０１７ｃｍ−３のｎ型不純物を含む蓄積型チャネル層６が設けられている。そして、第２ＳｉＣ層１２のうちの両端部から、第１ＳｉＣ層２のうち上記両端部の下に位置する部分に亘って、濃度１×１０１８ｃｍ−３のｎ型不純物を含む深さ０．５μｍのコンタクト領域４が設けられている。
【００２９】
第１ＳｉＣ層２のうちコンタクト領域４の側方および下方を囲む領域には、濃度５×１０１７ｃｍ−３のｐ型不純物を含む深さ２μｍのウェル領域３が設けられている。そして、第２ＳｉＣ層１２および第１ＳｉＣ層２のうちウェル領域３の内側方に位置する領域には、濃度１×１０１８ｃｍ−３のｎ型不純物を含む幅０．５μｍ、深さ２μｍの電流誘導層７が設けられている。そして、第１ＳｉＣ層２のうち電流誘導層７とウェル領域３とを除く領域は、濃度５×１０１５ｃｍ−３のｎ型不純物を含むドリフト領域１４となっている。なお、第１ＳｉＣ層２の上面に面しているドリフト領域１４の幅は１０μｍであり、第１ＳｉＣ層２の上面付近において、ドリフト領域１４の側方は電流誘導層７によって囲まれており、電流誘導層７の側方はウェル領域３によって囲まれている。
【００３０】
コンタクト領域４の上から、開口部１１の下面に露出するウェル領域３の上に亘って、厚さ２００ｎｍのＮｉ膜からなるソース電極（第１のオーミック電極）９が設けられている。一般的に、パワーＦＥＴでは、ウェル領域３の電位を定めるために、ソース電極９を、コンタクト領域４およびウェル領域３に接触させている。
【００３１】
蓄積型チャネル層６の上から、コンタクト領域４のうち蓄積型チャネル層６との境界に位置する部分の上に亘って、厚さ３０ｎｍの酸化膜からなるゲート絶縁膜５が設けられている。ゲート絶縁膜５の上には厚さ２００ｎｍのＡｌ膜からなるゲート電極８が設けられている。
【００３２】
そして、ＳｉＣ基板１の主面と対向する面（下面）上には、厚さ２００ｎｍのＮｉ膜からなるドレイン電極（第２オーミック電極）１０が設けられている。
【００３３】
次に、本実施形態のＭＩＳＦＥＴの製造方法について、図２（ａ）〜図３（ｃ）を参照しながら説明する。図２（ａ）〜図３（ｃ）は、第１の実施形態における蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【００３４】
まず、図２（ａ）に示す工程で、ＳｉＣ基板１を準備する。ＳｉＣ基板１としては、例えば、主面が（  ０  ０  ０  １  ）面から［  １  １  −２  ０  ］（  １  １  ２バー  ０  ）方向へ８度だけ傾いてオフカットされた、直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。ＳｉＣ基板１には、キャリア濃度１×１０１８ｃｍ−３のｎ型不純物が含まれている。
【００３５】
次に、ＣＶＤ法によって、ＳｉＣ基板１の上に厚さ１０μｍの第１ＳｉＣ層２をエピタキシャル成長させる。このエピタキシャル成長は、ｎ型不純物を供給しながら行なうため、第１ＳｉＣ層２は５×１０１５ｃｍ−３のｎ型キャリア濃度を有している。
【００３６】
続いて、第１ＳｉＣ層２の上にニッケル（Ｎｉ）からなる注入マスク１５を形成する。この注入マスク１５は、第１ＳｉＣ層２のうちウェル領域３となる部分の上に開口部１６を有している。そして、注入マスク１５の上方から、第１ＳｉＣ層２に多段階のＡｌイオンの注入を行なう。その後、活性化アニールを行なうことにより、第１ＳｉＣ層２の上方の一部に、深さ２μｍでｐ型キャリア濃度が５×１０１７ｃｍ−３のウェル領域３を形成する。その後、注入マスク１５を除去する。
【００３７】
次に、図２（ｂ）に示す工程で、ＣＶＤ法によって、第１ＳｉＣ層２の上に、厚さ０．３μｍの第２ＳｉＣ層１２をエピタキシャル成長させる。このエピタキシャル成長はｎ型不純物を供給しながら行なうため、第２ＳｉＣ層１２は約５×１０１７ｃｍ−３のｎ型キャリア濃度を有している。
【００３８】
次に、図２（ｃ）に示す工程で、第２ＳｉＣ層１２の上に、凹部１７および開口部１８を有する注入マスク１９を形成する。このとき、凹部１７は、注入マスク１９のうちウェル領域３の中央部の上に位置する部分が窪む形状で設けられており、開口部１８は、第１ＳｉＣ層２のうちウェル領域３との境界に位置する部分の上に位置する第２ＳｉＣ層１２の上面を開口するように設けられている。
【００３９】
次に、図３（ａ）に示す工程で、注入マスク１９の上方から、第２ＳｉＣ層１２に窒素（Ｎ）のイオン注入を行なった後、注入マスク１９を除去し、活性化アニールを行なう。これにより、第２ＳｉＣ層１２のうちの一部と、ウェル領域３のうち上記一部の下に位置する部分とに、深さ０．５μｍでｎ型キャリア濃度が１×１０１８ｃｍ−３のコンタクト領域４を形成する。このとき、第２ＳｉＣ層１２のうち２つのコンタクト領域４に挟まれる部分は、ｎ型不純物濃度が保たれて蓄積型チャネル層６となる。そして、蓄積型チャネル層６のうちの一部と、その下に位置する第１ＳｉＣ層２とに、幅０．５μｍ、深さ２μｍでｎ型キャリア濃度が１×１０１８ｃｍ−３の電流誘導層７を形成する。この電流誘導層７は、蓄積型チャネル層６と第１ＳｉＣ層２とに形成されているが、このうち第１ＳｉＣ層２内に位置する部分では、ウェル領域３と接するように設けられている。なお、第１ＳｉＣ層２のうちウェル領域３および電流誘導層７を除く領域は、濃度５×１０１５ｃｍ−３のｎ型不純物を含むドリフト領域１４となる。なお、これらの処理工程における注入マスクの寸法と形状及びイオン注入の加速電圧を調整することにより、コンタクト領域４および電流誘導層７の深さや不純物濃度などを調整することができる。また、コンタクト領域４と電流誘導層７との深さが同じ場合には、注入マスク１９には、凹部１７ではなく開口部を設けることになる。
【００４０】
次に、図３（ｂ）に示す工程で、第２ＳｉＣ層１２の上にレジスト（図示せず）を塗布し、露光および現像を行うことにより、開口部（図示せず）を有するマスクパターン（図示せず）を形成する。そして、マスクパターン（図示せず）をエッチングマスクとしてエッチングを行うことにより、開口部１１を形成する。開口部１１は、第２ＳｉＣ層１２を貫通して第１ＳｉＣ層２におけるウェル領域３の一部を露出している。
【００４１】
続いて、第２ＳｉＣ層１２の上部を１１００℃の温度で熱酸化することにより、厚さ３０ｎｍのゲート絶縁膜５を形成する。
【００４２】
次に、図３（ｃ）に示す工程で、電子ビーム（ＥＢ）蒸着装置を用いて、開口部１１に露出するウェル領域３の上からその周囲に位置するコンタクト領域４の上に亘って、厚さ２００ｎｍのＮｉ膜（図示せず）を蒸着する。続いて、ＳｉＣ基板１の裏面上に、厚さ２００ｎｍのＮｉ（図示せず）膜を蒸着する。その後、加熱炉内で、基板を温度１０００℃まで加熱することにより、開口部１１に露出するウェル領域３の上からその周囲に位置するコンタクト領域４の上に亘って、オーミック電極となるソース電極９を形成し、ＳｉＣ基板１の裏面上に、オーミック電極となるドレイン電極１０を形成する。
【００４３】
続いて、ゲート絶縁膜５の上に厚さ２００ｎｍのＡｌを蒸着して、ゲート電極８を形成する。以上の工程により、図１に示すような蓄積型ＭＩＳＦＥＴが形成される。
【００４４】
次に、本実施形態に係る蓄積型ＭＩＳＦＥＴの電流電圧特性の測定結果について説明する。この測定では、本実施形態の蓄積型ＭＩＳＦＥＴの性能を、従来の蓄積型ＭＩＳＦＥＴの性能と比較して評価した。具体的には、これら２種類の蓄積型ＭＩＳＦＥＴに、同じ値の１０Ｖのゲート電極と３０Ｖのドレイン電圧とを印加したオン状態において、ドレイン電流（オン電流）を測定した。
【００４５】
従来の蓄積型ＭＩＳＦＥＴとしては、図８に示すようなものを準備した。比較のために、電流誘導層７を除く構造が本実施形態のＭＩＳＦＥＴと同様のものを用いた。
【００４６】
測定結果から、本実施形態の蓄積型ＭＩＳＦＥＴでは、従来のＭＩＳＦＥＴに比べてドレイン電流が３割近く増加する一方で、耐圧の低下を抑制できることがわかった。以下に、その理由について説明する。
【００４７】
まず、図８に示すような従来のＭＩＳＦＥＴでは、オン動作時に、高抵抗のドリフト領域１１４に電流が流れることになるのでドレイン電流が低下してしまう。
【００４８】
これに対し、本実施形態のＭＩＳＦＥＴでは、オン動作時に、ドリフト領域１４よりも高濃度のｎ型不純物を含む電流誘導層７に電流が流れる。電流誘導層７の抵抗はドリフト領域１４よりも低いので、オン抵抗が低減し、高い電流密度のドレイン電流が得られる。そして、電流誘導層７の幅はゲート絶縁膜５の直下のドリフト領域１４に比べて１桁近く小さいことから、電流誘導層７がゲート絶縁膜５の直下における空乏層の広がりを阻止することも最小限にとどめることができたと考えられる。
【００４９】
以上のように、本実施形態では、電流誘導層７を設けることにより、耐圧の低下を抑制しつつ抵抗を低減することができ、高い電流密度のドレイン電流を得ることができる。
【００５０】
なお、本実施形態では、平面的に見て、ドリフト領域１４の側方を囲むように電流誘導層７を設けることにより、ソース電極９からドリフト領域４の方に向かって流れる電流のうちのできる限り多くを電流誘導層７に流すことができる。しかし、本発明では、電流誘導層７を、ドリフト領域１４の側方の一部のみに接するように設けてもよい。
【００５１】
なお、本実施形態では、電流誘導層７をドリフト領域１４のうちチャネル層６やウェル領域３に接するように設けた。これにより、オン動作時に流れる電流がドリフト領域１４を通過する経路が最も短くてすむため、よりオン抵抗を低減することができる。また、電流誘導層７を蓄積型チャネル層６内にも設けることにより、蓄積型チャネル層６のうちで電流誘導層７が形成されている領域では、他の領域よりもｎ型不純物濃度が高くなっている。したがって、蓄積型チャネル層６においてもオン抵抗を低減することができる。
【００５２】
しかしながら、本発明では、図４に示すように、電流誘導層７がウェル領域３から離間して設けられていても、オン抵抗を低減するという効果を得ることができる。図４は、第１の実施形態の半導体装置の変形例を示す断面図である。また、電流誘導層７は、必ずしも蓄積型チャネル層６内とドリフト領域１４とに形成されていなくてもよく、ドリフト領域１４にのみ設けられていてもオン抵抗を低減するという効果を得ることはできる。これらの場合には、電流誘導層７を、ウェル領域３や蓄積型チャネル層６に近づけることにより、電流がドリフト領域１４に流れる経路を短縮することができるので、オン抵抗を低減することができる。
【００５３】
なお、本実施形態では、ｎ型の第１ＳｉＣ層２にｐ型のウェル領域３を形成したが、本発明では、ｐ型の第１ＳｉＣ層２にｎ型のウェル領域３を形成してもよい。この場合には、ｐ型の電流誘導層７を形成することとなる。
【００５４】
（第２の実施形態）
第２の実施形態では、第１の実施形態で説明した電流誘導層に加えて、さらに空乏層形成領域を設けることにより、耐圧を向上させる方法について説明する。
【００５５】
図５は、第２の実施形態において、ＳｉＣを用いたＭＩＳＦＥＴの構造を示す断面図である。図５に示すように、本実施形態におけるＭＩＳＦＥＴでは、厚さ４００μｍのＳｉＣ基板４１の上に、厚さ１０μｍの第１ＳｉＣ層４２が形成されている。
【００５６】
第１ＳｉＣ層４２の上には、開口部（溝）５１を有する厚さ０．３μｍの第２ＳｉＣ層５２が設けられている。第２ＳｉＣ層５２のうち両端部を除く部分には、濃度５×１０１７ｃｍ−３のｎ型不純物を含む蓄積型チャネル層４６が設けられている。第２ＳｉＣ層５２のうちの両端部から、第１ＳｉＣ層４２のうち上記両端部の下に位置する部分に亘って、濃度１×１０１８ｃｍ−３のｎ型不純物を含む深さ０．５μｍのコンタクト領域４４が設けられている。
【００５７】
第１ＳｉＣ層４２のうちコンタクト領域４４の側方および下方を囲む領域には、濃度５×１０１７ｃｍ−３のｐ型不純物を含む深さ２μｍのウェル領域４３が設けられている。第１ＳｉＣ層４２および第２ＳｉＣ層５２のうちウェル領域４３の内側方に位置する領域には、濃度１×１０１８ｃｍ−３のｎ型不純物を含み、深さ２μｍの電流誘導層４７が設けられている。第１ＳｉＣ層４２のうち電流誘導層４７の内側方に位置する領域には、濃度１×１０１５ｃｍ−３のｎ型不純物を含む深さ２μｍの空乏層形成領域５５が設けられている。第１ＳｉＣ層４２のうち、空乏層形成領域５５、電流誘導層４７およびウェル領域４３を除く領域は、濃度５×１０１５ｃｍ−３のｎ型不純物を含むドリフト領域５４となっている。
【００５８】
コンタクト領域４４の上から、開口部５１の下面に露出するウェル領域４３の上に亘って、厚さ２００ｎｍのＮｉ膜からなるソース電極（第１のオーミック電極）４９が設けられている。一般的に、パワーＦＥＴでは、ウェル領域４３の電位を定めるために、ソース電極４９を、コンタクト領域４４およびウェル領域４３に接触させている。
【００５９】
蓄積型チャネル層４６の上から、コンタクト領域４４のうち蓄積型チャネル層４６との境界に位置する部分の上に亘って、厚さ３０ｎｍの酸化膜からなるゲート絶縁膜４５が設けられている。ゲート絶縁膜４５の上には厚さ２００ｎｍのＡｌ膜からなるゲート電極４８が設けられている。
【００６０】
そして、ＳｉＣ基板４１の主面と対向する面（下面）上には、厚さ２００ｎｍのＮｉ膜からなるドレイン電極（第２オーミック電極）５０が設けられている。
【００６１】
次に、本実施形態のＭＩＳＦＥＴの製造方法について、図６（ａ）〜図７（ｃ）を参照しながら説明する。図６（ａ）〜図７（ｃ）は、第２の実施形態における蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【００６２】
まず、図６（ａ）に示す工程で、ＳｉＣ基板４１を準備する。ＳｉＣ基板４１としては、例えば、主面が（  ０  ０  ０  １  ）面から［  １  １  −２  ０  ］（  １  １  ２バー  ０  ）方向へ８度だけ傾いてオフカットされた、直径５０ｍｍの４Ｈ−ＳｉＣ基板を用いる。ＳｉＣ基板４１には、キャリア濃度１×１０１８ｃｍ−３のｎ型不純物が含まれている。
【００６３】
次に、ＣＶＤ法によって、ＳｉＣ基板４１の上に、ｎ型不純物を供給しながら第１ＳｉＣ層４２のエピタキシャル成長を行う。このとき、成長層の厚さが８μｍになったところで供給するｎ型不純物の量を少なくして、さらに２μｍの厚さの層を形成する。これにより、濃度５×１０１５ｃｍ−３のｎ型不純物を含む下層５６と、濃度１×１０１５ｃｍ−３のｎ型不純物を含む上層５７との２層からなる第１ＳｉＣ層４２が形成される。
【００６４】
続いて、図６（ｂ）に示す工程で、第１ＳｉＣ層４２の上に、例えばニッケル（Ｎｉ）からなる注入マスク（図示せず）を形成し、多段階のＡｌイオン注入を行った後、活性化アニールを行う。これにより、上層５７の一部と、下層５６のうち上記一部の下に位置する部分とに、濃度５×１０１７ｃｍ−３のｐ型不純物を含む、深さ２μｍのウェル領域４３を形成する。
【００６５】
続いて、ＣＶＤ法によって、第１ＳｉＣ層４２の上に、濃度５×１０１７ｃｍ−３のｎ型不純物を含む、厚さ０．３μｍの第２ＳｉＣ層５２を形成する。
【００６６】
次に、図６（ｃ）に示す工程で、第２ＳｉＣ層５２の上に、凹部５９および開口部６０を有する注入マスク５８を形成する。このとき、凹部５９は、注入マスク５８のうちウェル領域４３の中央部の上に位置する部分が窪む形状で設けられており、開口部６０は、第１ＳｉＣ層４２のうちウェル領域４３との境界に位置する部分の上に位置する第２ＳｉＣ層５２の上面を開口するように設けられている。
【００６７】
次に、図７（ａ）に示す工程で、注入マスク５８の上方から、第２ＳｉＣ層５２に窒素（Ｎ）のイオン注入を行なった後、注入マスク５８を除去し、活性化アニールを行なう。これにより、第２ＳｉＣ層５２のうちの一部と、ウェル領域４３のうち上記一部の下に位置する部分とに、深さ０．５μｍでｎ型キャリア濃度が１×１０１８ｃｍ−３のコンタクト領域４４を形成する。このとき、第２ＳｉＣ層５２のうち２つのコンタクト領域４４に挟まれる部分は、ｎ型不純物濃度が保たれて蓄積型チャネル層４６となる。そして、蓄積型チャネル層４６のうちの一部と、その下に位置する第１ＳｉＣ層４２とに、幅０．５μｍ、深さ２μｍでｎ型キャリア濃度が１×１０１８ｃｍ−３の電流誘導層４７を形成する。この電流誘導層４７は、蓄積型チャネル層４６と第１ＳｉＣ層４２とに形成されているが、このうち第１ＳｉＣ層４２内に位置する部分では、ウェル領域４３と接するように設けられている。なお、第１ＳｉＣ層４２の上層５７のうち、ウェル領域４３、電流誘導層４７を除く領域は、濃度１×１０１５ｃｍ−３のｎ型不純物を含む空乏層形成領域５５となる。そして、第１ＳｉＣ層４２の下層５５のうちウェル領域４３を除く領域は、ドリフト領域５４となる。
【００６８】
これらの処理工程における注入マスクの寸法と形状及びイオン注入の加速電圧を調整することにより、幅が０．５μｍで厚みが２μｍの電流誘導層４７をコンタクト領域４４と同時に形成することが可能となる。
【００６９】
次に、図７（ｂ）に示す工程で、第２ＳｉＣ層５２の上にレジストを塗布し、露光および現像を行うことにより、開口部（図示せず）を有するマスクパターン（図示せず）を形成する。そして、マスクパターン（図示せず）をエッチングマスクとしてエッチングを行うことにより、開口部５１を形成する。開口部５１は、第２ＳｉＣ層５２を貫通して第１ＳｉＣ層４２におけるウェル領域４３の一部を露出している。
【００７０】
続いて、第２ＳｉＣ層５２の上部を１１００℃の温度で熱酸化することにより、厚さ３０ｎｍのゲート絶縁膜４５を形成する。
【００７１】
次に、図６（ｃ）に示す工程で、電子ビーム（ＥＢ）蒸着装置を用いて、開口部１１に露出するウェル領域４３の上からその周囲に位置するコンタクト領域４４の上に亘って、厚さ２００ｎｍのＮｉ膜（図示せず）を蒸着する。続いて、ＳｉＣ基板４１の裏面上に、厚さ２００ｎｍのＮｉ（図示せず）膜を蒸着する。その後、加熱炉内で、基板を温度１０００℃まで加熱することにより、開口部５１に露出するウェル領域４３の上からその周囲に位置するコンタクト領域４４の上に亘って、オーミック電極となるソース電極４９を形成し、ＳｉＣ基板４１の裏面上に、オーミック電極となるドレイン電極５０を形成する。
【００７２】
続いて、ゲート絶縁膜４５の上に厚さ２００ｎｍのＡｌを蒸着して、ゲート電極４８を形成する。以上の工程により、図５に示すような蓄積型ＭＩＳＦＥＴが形成される。
【００７３】
次に、本実施形態に係る蓄積型ＭＩＳＦＥＴの電流電圧特性の測定結果について説明する。この測定では、本実施形態の蓄積型ＭＩＳＦＥＴの性能を、従来の蓄積型ＭＩＳＦＥＴの性能と比較して評価した。具体的には、これら２種類の蓄積型ＭＩＳＦＥＴに、１０Ｖのゲート電極と３０Ｖのドレイン電圧とを印加したオン状態において、ドレイン電流（オン電流）を測定した。
【００７４】
従来の蓄積型ＭＩＳＦＥＴとしては、図８に示すようなものを準備した。比較のために、電流誘導層４７および空乏層形成領域５５を除く構造が本実施形態のＭＩＳＦＥＴと同様のものを用いた。
【００７５】
測定結果から、本実施形態の蓄積型ＭＩＳＦＥＴでは、従来のＭＩＳＦＥＴに比べてドレイン電流が３割近く増加することがわかった。また、耐圧の低下は全く見られなかった。
【００７６】
ドレイン電流が増加した理由としては、第１の実施形態の場合と同様の理由が考えられる。さらに、ドリフト領域５４よりも不純物濃度が低濃度の空乏層形成領域５５を設けることにより、空乏層がより形成されやすくなるため、耐圧の低下が抑制されたと考えられる。
【００７７】
以上のように、本実施形態では、電流誘導層４７を設けることにより、抵抗を低減することができ、高い電流密度のドレイン電流を得ることができる。さらに、空乏層形成領域５５を設けることにより、耐圧の低下もさらに抑制することができる。
【００７８】
なお、本実施形態では、平面的に見て、ドリフト領域５４の側方を囲むように電流誘導層４７を設けることにより、ソース電極４９からドリフト領域５４の方に向かって流れる電流のうちのできる限り多くを電流誘導層４７に流すことができる。しかし、本発明では、電流誘導層４７を、ドリフト領域５４の側方の一部のみに接するように設けてもよい。
【００７９】
なお、本実施形態では、電流誘導層４７をドリフト領域５４のうちウェル領域４３に接するように設けた。これにより、オン動作時に流れる電流がドリフト領域５４を通過する経路が最も短くてすむため、よりオン抵抗を低減することができる。また、電流誘導層４７を蓄積型チャネル層４６内にも設けることにより、蓄積型チャネル層４６のうちで電流誘導層４７が形成されている領域では、他の領域よりもｎ型不純物濃度が高くなっている。したがって、蓄積型チャネル層４６においてもオン抵抗を低減することができる。
【００８０】
しかしながら、本発明では、電流誘導層４７がウェル領域４３から離間して設けられていても、オン抵抗を低減するという効果を得ることができる。また、電流誘導層４７は、必ずしも蓄積型チャネル層４６内とドリフト領域５４とに形成されていなくてもよく、ドリフト領域５４にのみ設けられていてもオン抵抗を低減するという効果を得ることはできる。これらの場合には、電流誘導層４７を、ウェル領域４３や蓄積型チャネル層４６に近づけることにより、電流がドリフト領域５４に流れる経路を短縮することができるので、オン抵抗を低減することができる。
【００８１】
なお、本実施形態では、ｎ型の第１ＳｉＣ層４２にｐ型のウェル領域４３を形成したが、本発明では、ｐ型の第１ＳｉＣ層４２にｎ型のウェル領域４３を形成してもよい。この場合には、ｐ型の電流誘導層４７を形成することとなる。
【００８２】
（その他の実施形態）
上述の実施形態では、ＭＩＳＦＥＴのドリフト領域に電流誘導層を形成したが、本発明では、ＳｉＣを用いたＩＧＢＴのｎ型電流誘導層に電流誘導層を形成しても効果を得ることができる。
【００８３】
また、上述の実施形態では、蓄積型チャネル層として、一様な濃度分布の不純物拡散層を形成したが、本発明では、デルタドープ構造を有する層を用いても効果を得ることができる。
【００８４】
また、上述の実施形態では、４Ｈ−ＳｉＣのＳｉＣ基板として用いたが、４Ｈ−ＳｉＣ以外のポリタイプからなる基板を用いてもよい。
【００８５】
【発明の効果】
以上のように、本発明では、耐圧の低下を抑制しつつ、高い電流密度のドレイン電流を流すことが可能なＳｉＣ半導体装置を得ることができる。
【図面の簡単な説明】
【図１】第１の実施形態において、ＳｉＣを用いたＭＩＳＦＥＴの構造を示す断面図である。
【図２】（ａ）〜（ｃ）は、第１の実施形態における蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図３】（ａ）〜（ｃ）は、第１の実施形態における蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図４】第１の実施形態の半導体装置の変形例を示す断面図である。
【図５】第２の実施形態において、ＳｉＣを用いたＭＩＳＦＥＴの構造を示す断面図である。
【図６】（ａ）〜（ｃ）は、第２の実施形態における蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図７】（ａ）〜（ｃ）は、第２の実施形態における蓄積型ＭＩＳＦＥＴの製造工程を示す断面図である。
【図８】従来において、ＳｉＣを用いた蓄積型ＭＩＳＦＥＴの構造を示す断面図である。
【符号の説明】
１      ＳｉＣ基板
２      第１ＳｉＣ層
３      ウェル領域
４      コンタクト領域
５      ゲート絶縁膜
６      蓄積型チャネル層
７      電流誘導層
８      ゲート電極
９      ソース電極
１０      ドレイン電極
１１      開口部
１２      第２ＳｉＣ層
１４      ドリフト領域
１５      注入マスク
１６      開口部
１７      凹部
１８      開口部
１９      注入マスク
４１      ＳｉＣ基板
４２      第１ＳｉＣ層
４３      ウェル領域
４４      コンタクト領域
４５      ゲート絶縁膜
４６      蓄積型チャネル層
４７      電流誘導層
４８      ゲート電極
４９      ソース電極
５０      基板
５１      開口部
５２      第２ＳｉＣ層
５４      ドリフト領域
５５      空乏層形成領域
５６      下層
５７      上層
５８      注入マスク
５９      凹部
６０      開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
2005005578.tif 000007
【図６】
2005005578.tif 000008
【図７】
2005005578.tif 000009
【図８】
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