(57)【要約】【課題】半導体集積回路において，テストコストの一層の低減を図る。【解決手段】半導体集積回路装置内に内蔵テスト回路および無線通信回路を搭載し，無線信号により内蔵テスト回路を制御しテストを実施する。本手段を用いれば，テスト入出力信号を無線化できるためテストインターフェースの少ピン化を図れる。したがって，プローブカードまたはテストボード等の治具を安価にできること，またコンタクトが取りやすく同時に多数のチップをテストできることから，テストコストを低減できる。【選択図】  図２
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【特許請求の範囲】
【請求項１】
内蔵テスト回路と、外部との通信を可能にするアンテナおよび無線通信回路と、ＩＤコードおよび被テスト対象回路のテスト結果を記録するメモリと、並びに外部から入力される搬送波を使用して電力を発生する発電回路とを備え、
外部からの無線信号により電力を発生し、
外部から送られてきたＩＤコードと自己のＩＤコードを照合して自己に対するコマンドを受信し、および
被テスト対象回路のテスト結果を外部へ送信することを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において，前記無線通信回路から読出または書込の制御ができる不揮発性記憶装置を備えることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において，通常時に使用する信号のパッド毎に前記内蔵テスト回路により制御できるＩ／Ｏラップ回路を備え，
前記Ｉ／Ｏラップ回路により、各対応するパッドを駆動し、高インピーダンスに制御し、または各対応するパッドの電位を取り込むことを特徴とする半導体集積回路装置。
【請求項４】
請求項１記載の半導体集積回路装置において、
前記半導体集積回路装置がウエハ上に形成されたチップの状態の際に、ウエハのスクライブ領域に形成された共通電源配線と接続する電源分岐配線を備えたことを特徴とする半導体集積回路装置。
【請求項５】
請求項４記載の半導体集積回路装置において、
前記半導体集積回路装置内の電源配線網は、前記電源分岐配線とビアを介して接続されることを特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記半導体集積回路装置内の電源配線網と前記共通電源配線とを切り離すためのスイッチを備えることを特徴とする半導体集積回路装置。
【請求項７】
請求項１乃至６のいずれかの請求項に記載の半導体集積回路装置が複数形成されるウエハをテストするプローブカードにおいて、前記半導体集積回路装置と無線通信を行うためのアンテナを備えることを特徴とするプローブカード。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路装置のテスト容易化技術に係り，特に半導体集積回路装置のテストコスト低減を目的としたテストインターフェースの少ピン化に関する。
【０００２】
【従来の技術】
図１は内蔵テスト回路を備えた半導体集積回路装置を、外部テスト装置に接続してテストを行うインターフェースの従来の１構成例である。図１において，１は半導体集積回路装置が形成される半導体チップ，２はＩＥＥＥ１１４９．１の規格に準拠したテストアクセスポート制御回路，３はテストインターフェース用のパッド，１３は内蔵テスト回路，１４はテスト対象回路，１５は本装置のユーザー信号用パッド，１９ａおよび１９ｂは電源配線である。なお，ＶＣＣおよびＶＳＳは電源，ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯはテストアクセスポート制御回路２の信号である。
【０００３】
内蔵テスト回路１３はテスト対象回路１４が正しく動作するかをテストする回路で，入力されるコマンドに応じて低速サイクルでの機能テスト，高速サイクルでのＡＣテストなどを実施し，テスト結果を出力する。内蔵テスト回路１３と外部との通信は，テストアクセスポート制御回路２を介して，シリアル信号で行われる。なお，テストアクセスポート制御回路２において，クロック信号ＴＣＫおよびモードセレクト信号ＴＭＳはテストアクセスポート制御回路２のステート制御に使用され，データ入力ＴＤＩおよびデータ出力ＴＤＯはシリアル信号の送受信に使用される。したがって，半導体チップ１が複数形成されるウエハにおいて，半導体チップ１をテストする際には多数のパッド１５にプローブピンを立てる必要はなく，６個のパッド３だけにプローブピンを立てればよい。
【０００４】
また、半導体集積回路装置のテスト技術としてではなく、質問機からの問い合わせに対して無線により非接触で情報を返す半導体装置の技術の報告がある。（例えば、特許文献１参照。）この半導体装置には、アンテナコイルとコンデンサにより構成された共振回路、受信したマイクロ波信号を倍圧整流して電源電圧を得る電源回路、受信したマイクロ波信号に変調を与える変調器、マイクロ波信号を復調してクロック信号を取り出す復調回路、クロック信号を増幅するアンプ、半導体装置を識別する情報が書き込まれたＲＯＭ、ＲＯＭの内容を１ビットずつ読み出すためのデコード回路、および読み出した情報をマイクロ波信号に変調する変調回路を備えている。前記半導体チップは超小型であり、これを搭載した実装基体を箱、袋、筒などの色々な形状の物に自由に貼り付け、非接触にて識別情報を得られることができる技術を開示している。
【０００５】
また、前記の半導体装置のような微小な非接触認識用トランスポンダから、効率よく情報を読み取るためのペン型の読み取り装置の提案がなされている。（例えば、特許文献２参照。）
また、ＩＣ  Ｐｉｎ  のリーク電流を、ＩＥＥＥ１１４９．１規格準拠のバウンダリスキャンアクセスを使用して、非接触にてテストする技術が提案されている。（例えば、非特許文献１参照。）
【特許文献１】
特開２００２−１８４８７２号公報  （第６−８頁、図１、図６）
【特許文献２】
特開２００２−１８３６７６号公報  （第２−３頁、図１）
【非特許文献１】
Ｓｔｅｐｈｅｎ  Ｓｕｎｔｅｒ，  Ｃｈａｒｌｅｓ  ＭｃＤｏｎａｌｄ，  Ｇｉｖａｒｇｉｓ  Ｄａｎｉａｌｙ  ”Ｃｏｎｔａｃｔｌｅｓｓ  Ｄｅｇｉｔａｌ  Ｔｅｓｔｉｎｇ  ｏｆ  ＩＣ  Ｐｉｎ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔｓ”  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｓｔ  Ｃｏｎｆｅｒｅｎｃｅ  ２００１  ＩＥＥＥ
ｐ．  ２０４−２１０
【０００６】
【発明が解決しようとする課題】
プロセスの微細化，ウエハの大口径化により半導体集積回路装置の製造コストが年々下がるのに対し，テストは依然として半導体集積回路装置毎に，さらに該装置が備える機能毎に実施する必要があるため，テストコストは下がらない。そのため，半導体集積回路装置全体のコストに占めるテストコストの割合が年々高くなってきていることが問題となっている。
【０００７】
テストコストを低減する一般解としては，内蔵テスト回路および少ピンテストインターフェースを半導体集積回路装置に搭載する方法が挙げられる。例えばウエハテストでは，テストインターフェースの少ピン化により，チャネル数の少ない安価なテスト装置と，プローブピン数の少ない安価なプローブカードとを使用できる。また，チャネル数の多いテスト装置と，プローブピンの多いプローブカードとを使用する場合には，テストインターフェースの少ピン化を図った分だけ、より多くの半導体集積回路装置を同時にテストできる。いずれの場合においてもテストコストを低減できる。したがって，テストコストの割合を一定に保っていくためには，テストインターフェースのピン数を年々減らしていく必要がある。
【０００８】
しかしながら，図１に示した第１の従来例では，既存の少ピンテストインターフェース技術であるＩＥＥＥ１１４９．１の規格を採用しているが，テストインターフェースのピン数は電源を含めて６ピンまでしか減らせない。
【０００９】
そこで，本発明の目的は，テストコストを低減するために更なる少ピンテストインターフェースを備える半導体集積回路装置を提供することである。
【００１０】
また，この半導体集積回路装置をテストするためのプローブカードを提供すること，およびこの半導体集積回路装置を含むパッケージを提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために，本発明に係る半導体集積回路装置は，内蔵テスト回路を制御するための無線通信回路を備えることを特徴とする。外部のテスト装置より送られてくる無線信号の搬送波を使用して電力を発生する発電回路と、ＩＤコードおよび被テスト対象回路のテスト結果を記録するメモリとを備え、外部からの無線信号により電力を発生し、外部から送られてきたＩＤコードと自己のＩＤコードを照合して自己に対するコマンドを受信し、および被テスト対象回路のテスト結果を外部へ送信する機能を備えることにより、テスト入出力信号を無線化できるためテストインターフェースの少ピン化を図れる。
【００１２】
【発明の実施の形態】
以下，本発明の実施の形態について，添付図面を参照しながら詳細に説明する。なお，以下の説明において，同一の参照符号は，同一もしくは類似のものを示す。
＜実施の形態１＞
図２は，本発明の第１の実施の形態を示す半導体集積回路装置の構成図である。図２において，１１は半導体集積回路装置が形成される半導体チップ，１２は無線通信回路，１３は内蔵テスト回路，１４はテスト対象回路，１５は本装置のユーザー信号用パッド，１６ａおよび１６ｂは無線信号，１７は発電回路，１８は記憶装置，１９ａおよび１９ｂは電源配線である。
【００１３】
内蔵テスト回路１３はテスト対象回路１４が正しく動作するかをテストする回路で，入力されるコマンドに応じて低速サイクルでの機能テスト，高速サイクルでのＡＣテストなどを実施し，テスト結果を出力する。内蔵テスト回路１３と外部との通信は無線通信回路１２を介して，無線信号１６ａおよび１６ｂで行われる。発電回路１７は半導体チップ１１内に電源を供給する回路で，外部から入力される無線信号１６ａの搬送波などを用いて電力を発生する。記憶装置１８は半導体チップ１１毎に与えられるユニークなＩＤ（ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）コードを格納する装置である。該ＩＤコードは，複数の半導体チップ１１が隣接して形成されるウエハをテストする場合に，無線信号１６ｂを発信する半導体チップ１１を特定できるように，無線信号１６ｂの情報に付加される。また，逆に無線信号１６ａの情報にＩＤコードを付加すれば，特定の半導体チップ１１を制御することもできる。
【００１４】
なお，無線通信回路１２の具体的構成方法については，バーコードに代わるＲＦＩＤ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ  ＩＤｅｎｔｉｆｉｃａｔｉｏｎ）向けの既存技術を適用すれば容易にしかも小面積で実現できる。例えば，その具体的構成例は，特許文献１に開示されている。特許文献１では発電回路１７，記憶装置１８の具体的構成例，回路１３に与えるクロック信号の生成方法に関しても言及している。特許文献１の通信機能を応用すれば、テストコマンド、テスト結果の送受信を無線にて実行することが出来る。
【００１５】
以上をまとめると，半導体チップ１１は無線通信回路１２および発電回路１３を備えるため，複数の半導体チップ１１が形成されるウエハをテストをする際にプローブピンを一切立てる必要はなく，テストインターフェースのピン数を０ピンにできる。
＜実施の形態２＞
図３は，本発明の第２の実施の形態を示す半導体集積回路装置の構成図である。図２に示した半導体集積回路装置と唯一異なるのは，２０ａおよび２０ｂの電源パッドを備える点である。
【００１６】
電源パッド２０ａおよび２０ｂは，発電回路１７では半導体チップ１１内に十分な電力を供給できない場合に，電源供給に用いる。例えば，動作周波数の高いマイクロプロセッサ，大容量のダイナミックランダムアクセスメモリ（ＤＲＡＭ），大面積のシステムオンチップなどの消費電力が大きい半導体チップでは，あらかじめ電源パッド２０ａおよび２０ｂを設けておけば，テストの際には電源用パッド２０ａおよび２０ｂだけにプローブピンを立てればよく，テストインターフェースのピン数を２ピンにできる。
【００１７】
図４は，図２および図３に示した半導体集積回路装置のテストフローの構成図である。図４において，２１は機能テスト，２２は１回目のＡＣテスト，２３はスクライブおよびパッケージの工程，２４はＤＣテスト，２５は２回目のＡＣテストである。なお，２６は半導体集積回路装置がウエハ上に多数形成された状態でのウエハテスト，２７は半導体集積回路装置が個別にパッケージされた状態でのパッケージテストである。
【００１８】
ウエハテスト２６では内蔵テスト回路を用いて，低速サイクルの機能テスト２１を実施し，縮退故障などによる機能不良を検出する。さらに，高速サイクルのＡＣテスト２２を実施し，過度のデバイスばらつきによるタイミング不良を検出する。工程２３では，ウエハテスト２６をパスした半導体チップだけをパッケージに実装する。パッケージテスト２７では，基本的に内蔵テスト回路では実施できないテストをテスト装置を用いて実施する。ＤＣテスト２４では，ウエハテストで未検出のパッド１５のオープンまたはショート不良を，パッケージピンのオープン不良またはショート不良と合わせて検出する。さらに，ＡＣテスト２５ではパッド１５とテスト対象回路１４間のタイミング不良を検出する。最終的には，パッケージテスト２７をパスしたパッケージが良品となる。
【００１９】
図５は，図３に示した半導体集積回路装置をテストする治具の第１の構成図である。図５において，３１は被テスト対象のウエハ，３２は半導体チップ上のアンテナ用コイル，３３はテスト治具であるプローブカード、３４は半導体チップ１１に相当する領域，３５はモノポールアンテナ，３６ａおよび３６ｂは電源用プローブピンである。
【００２０】
プローブカード３３はウエハ３１のテストに使用する治具で，同時に４個の半導体チップ１１をテストできる。なお，図５では上から見た透視図で描かれており，モノポールアンテナ３５，プローブピン３６ａおよび３６ｂはプローブカード３３の裏側に位置する。
【００２１】
アンテナ用コイル３２，モノポールアンテナ３５の具体的構成方法については，ＲＦＩＤ向けの既存技術を適用すれば容易にしかも小面積で実現できる。例えば，その具体的構成例は，特許文献１、特許文献２に開示されている。
【００２２】
前記技術を用いれば，モノポールアンテナ３５は，プローブピン３６ａおよび３６ｂと同様の構造で実現できる。ただし，モノポールアンテナ３５は半導体チップ１１に接触させる必要がなく位置合わせの精度が低くても問題ないので，３ピンのテストインタフェース向けプローブカードより安価にできる。
【００２３】
図６は，図３に示した半導体集積回路装置をテストする治具の第２の構成図である。図５と大きく異なるのは，アンテナ用コイル３２，モノポールアンテナ３５の配置である。アンテナ用コイル３２は半導体チップ１１の辺縁部に設けられているので，プローブカード３３上でモノポールアンテナ３５を半導体チップ境界に設ければ，複数の半導体チップ１１と通信できる。図６においては，４個の半導体チップ１１の境界に共通のモノポールアンテナ３５を設けるので，図５に示したプローブカードよりも安価にできる
＜実施の形態３＞
図７は，本発明の第３の実施の形態を示す半導体集積回路装置の構成図である。図３に示した半導体集積回路装置と唯一異なるのは，９１の不揮発性記憶装置を備える点である。不揮発性記憶装置９１は，ＩＤコードを格納する記憶装置１８とは別途に設けてもよいし，置き換えても構わない。ただし，置き換える場合は全くの無線でＩＤコードを読み出せるよう，発電回路１７から電源供給する。不揮発性記憶装置９１の主な用途としては，テスト結果を一時的にまた永続的に記録することが挙げられる。テスト結果を半導体チップ１１自身に記録することで，テスト装置の負担を軽減でき，テスト装置を安価にできる。
【００２４】
なお，不揮発性記憶装置の具体構成例としては，レーザフューズ，アンチフューズ，フラッシュメモリ，強誘電体メモリ（ＦｅＲＡＭ），磁気抵抗メモリ（ＭＲＡＭ），相変化メモリなどが挙げられる。
＜実施の形態４＞
図８は，本発明の第４の実施の形態を示す半導体集積回路装置の部分構成図である。図８において，１４はテスト対象回路，１５は本装置のユーザー信号用パッド，４６はＩ／Ｏラップ回路である。なお，Ｉ／Ｏラップ回路４６は，出力用のトライステートバッファ４１，入力バッファ４２，バウンダリスキャンレジスタ４３〜４５で構成される。Ｉ／Ｏラップ回路４６は，内蔵テスト回路１３と組み合わせればＤＣテストを実施できる。ただし，テスト対象となるユーザー信号用パッド１５は全て双方向化を図った上で，各パッドにＩ／Ｏラップ回路４６を設ける。
【００２５】
ここで，Ｉ／Ｏラップ回路を用いたＤＣテストの方法について述べる。まずパッド１５を出力バッファ４１を用いて高電位に充電した後，出力バッファ４１をハイインピーダンスにする。この時パッド１５は電荷がチャージされた状態でハイインピーダンスになる。パッド１５の電位は入力バッファ４２を用いてモニタする。もしパッド１５にショート不良がある場合は，短時間でパッド１５の電位が低下するので検出できる。またオープン不良の場合は，パッド１５が所望の電位にならないのですぐに検出できる。なお、Ｉ／Ｏラップ回路の詳細については、非特許文献１に記載されている。
【００２６】
図９は，図８に部分的に示した半導体集積回路装置のテストフローの構成図である。図９において，２８は１回目のＤＣテスト，２９は２回目のＤＣテストである。ＤＣテスト２８では，Ｉ／Ｏラップ回路４６を用いて，パッド１５のオープンまたはショート不良を検出する。ＤＣテスト２９では，パッケージピンのオープン不良またはショート不良を検出する。Ｉ／Ｏラップ回路４６を搭載しない場合の図４に示したテストフローでは，パッド１５の不良により無駄になるパッケージが生じるが，Ｉ／Ｏラップ回路４６の搭載によりＤＣテストを実施できるようになるため，ウエハテストでの不良検出率が向上して、テストコストを低減できる。
＜実施の形態５＞
図１０は本発明の第５の実施の形態を示す半導体集積回路装置の構成図である。図１０において，５１はウエハのスクライブ領域，５２ａおよび５２ｂは電源配線，５３は電源用スイッチ，５４はスイッチ制御信号，５５はテスト対象回路１４用の電源配線である。
【００２７】
ウエハ上に形成される半導体チップ１１の電源配線１９ａおよび１９ｂは，スクライブ領域５１の電源配線５２ａおよび５２ｂを介してお互いに接続させれば，半導体チップ１１毎に電源パッド２０ａおよび２０ｂにプローブピンを立てる必要がないので，テストインターフェースの平均ピン数を２ピン、または０ピンにできる。
【００２８】
ただし，ショート不良の半導体チップ１１が１個でも存在すると，該チップに電流が集中するため，該チップとウエハ上で電源を共有する半導体チップ１１は全てテスト不可能となり，不良品として扱われる。そこで，回路規模が大きくショート不良が発生しやすいテスト対象回路１４を電源配線１９ａから切り離すスイッチ５３を設ける。少なくともテスト対象回路１４に起因するショート不良が起きた場合については，他の半導体チップに及ぼす影響をなくすことができるので，歩留まりが向上しテストコストを低減できる。
【００２９】
図１１は，図１０に示した電源配線の断面構成図である。図１１において，５６はビア，５７は絶縁層，５８は半導体基板である。半導体チップ１１内の電源配線１９ａおよび１９と，スクライブ領域５１内の電源配線５２ａおよび５２ｂとは，ビア５６を介して接続する。ビア５６は異なる配線層間で配線を接続するのに使用される金属層で，配線層とは異なる材料が用いられることがある。このため，半導体チップ１１のスクライブにより現れる電源配線５２の露出部分から異物が侵入しても，ビア５６で食い止めることもでき信頼性向上につながる。例えば，現在主流になりつつある銅配線は，半導体中に銅が拡散するのを防止するバリア金属層で覆われているが，ビアにも該バリア金属層が使用されているので，ビアを介すことにより異物の侵入防止効果を期待できる。
【００３０】
図１２は，図１０に示した半導体集積回路装置をテストする治具の構成図である。図６と大きく異なるのは，３６ａおよび３６ｂの電源用プローブピンの配置である。図１０に示した半導体チップ１１はチップ間で電源が共通であるので，一部の半導体チップ１１の電源パッド２０ａおよび２０ｂにプローブピンを立てれば電源を供給できる。図１２においては，４個の半導体チップ１１間で電源を共通化するので，図６に示したプローブカードよりも安価にできる。
＜実施の形態６＞
図１３は、本発明の第６の実施の形態を示す半導体集積回路装置の構成図である。図１３において，６１はマルチチップパッケージ，６２は１１とは異なる半導体チップである。
【００３１】
マルチチップパッケージ６１に，無線通信回路１２や内蔵テスト回路１３を搭載した半導体チップ１１，同様な機能を一切持たない半導体チップ６２が混載される場合，半導体チップ１１を介せば半導体チップ６２も無線でテストできる。なお，半導体チップ６２に内蔵テスト回路だけ搭載される場合には，より一層テスト効率を上げることができる。半導体チップに無線通信回路を搭載しない利点は，面積オーバーヘッドを低減できることであり，テストコストを低減できる。
【００３２】
以上，本発明の好適な実施の形態例について説明したが，本発明は上記実施の形態に限定されるものではなく，本発明の精神を逸脱しない範囲内において，種々の設計変更をなし得ることはもちろんである。例えば，図５，図６，図１２において，半導体チップ４個を同時にテストできるプローブカードについて説明したが，プローブカードの面積を広げれば，同時にテストできる半導体チップの数を４個より増やせるし，ウエハ全面を覆う大面積のプローブカードによりウエハ一括でテストもできる。
【００３３】
【発明の効果】
前述した実施の形態から明らかなように，本発明の半導体集積回路装置内に内蔵テスト回路，無線通信回路，発電回路を搭載し，無線信号により内蔵テスト回路を制御しテストを実施することにより，テスト入出力信号を無線化できるためテストインターフェースのピンをなくすことができる。また、テスト対象回路の消費電力が大きい場合は，半導体チップに電源パッドだけを設ければよいので、従来のテストインターフェースよりは少ピン化を図れる。
【図面の簡単な説明】
【図１】従来例を示す半導体集積回路装置の構成図。
【図２】本発明の第１の実施の形態を示す半導体集積回路装置の構成図。
【図３】本発明の第２の実施の形態を示す半導体集積回路装置の構成図。
【図４】図２および図３に示した半導体集積回路装置のテストフローの構成図。
【図５】図３に示した半導体集積回路装置をテストする治具の第１の構成図。
【図６】図３に示した半導体集積回路装置をテストする治具の第２の構成図。
【図７】本発明の第３の実施の形態を示す半導体集積回路装置の構成図。
【図８】本発明の第４の実施の形態を示す半導体集積回路装置の部分構成図。
【図９】図８に部分的に示した半導体集積回路装置のテストフローの構成図。
【図１０】本発明の第５の実施の形態を示す半導体集積回路装置の構成図。
【図１１】図１０に示した電源配線の断面構成図。
【図１２】図１０に示した半導体集積回路装置をテストする治具の構成図。
【図１３】本発明の第６の実施の形態を示す半導体集積回路装置の構成図。
【符号の説明】
１…従来例を示す半導体チップ、２…テストアクセスポート制御回路、３…テストインターフェース用のパッド、１１…本発明の実施例を示す半導体チップ、１２…無線通信回路、１３…内蔵テスト回路、１４…テスト対象回路、１５…ユーザー信号用パッド、１６ａ，１６ｂ…無線信号、１７…発電回路、１８…記憶装置、１９ａ，１９ｂ…電源配線、２０ａ，２０ｂ…電源パッド、２１…機能テスト、２２，２５…ＡＣテスト、２３…スクライブおよびパッケージの工程、２４，２８，２９…ＤＣテスト、２６…ウエハテスト、２７…パッケージテスト、３１…ウエハ、３２…アンテナ用コイル、３３…プローブカード、３４…半導体チップ領域、３５…モノポールアンテナ、３６ａ，３６ｂ…電源用プローブピン、９１…不揮発性記憶装置、４１…出力用のトライステートバッファ、４２…入力バッファ、４３〜４５…バウンダリスキャンレジスタ、４６…Ｉ／Ｏラップ回路、５１…ウエハのスクライブ領域、５２ａ，５２ｂ…電源配線、５３…電源用スイッチ、５４…スイッチ制御信号、５５…テスト対象回路１４用の電源配線、５６…ビア、５７…絶縁層、５８…半導体基板、６１…マルチチップパッケージ、６２…半導体チップ、ＶＣＣ，ＶＳＳ…電源、ＴＣＫ，ＴＭＳ，ＴＤＩ，ＴＤＯ…テストアクセスポート制御回路２の信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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