(57)【要約】【課題】  単結晶Ｓｉ基板に水素イオン又はＨｅイオンを注入した後、単結晶Ｓｉ基板を加熱することによってイオン注入層にて剥離することによって形成する単結晶Ｓｉ薄膜トランジスタの特性劣化を防止する。【解決手段】  絶縁基板５０上に薄膜デバイスを形成してなる半導体装置において、上記半導体装置内で、非単結晶Ｓｉ薄膜からなる薄膜トランジスタと、単結晶Ｓｉからなる薄膜トランジスタとが混在しており、単結晶Ｓｉからなる薄膜トランジスタのゲート電極膜３５が、シリコンより質量数の大きい金属またはその化合物を含む材料にて構成されている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ソース、ドレイン及びチャネル領域が単結晶Ｓｉに形成されている単結晶Ｓｉ薄膜トランジスタのゲート電極が、
平均原子番号が２８以上の元素、もしくは密度が１０ｇ／ｃｍ３以上の元素、あるいはその化合物を含む材料から構成されていることを特徴とする半導体装置。
【請求項２】
絶縁基板上に薄膜デバイスを形成してなる半導体装置において、
上記半導体装置内で、ソース、ドレイン及びチャネル領域が非単結晶Ｓｉに形成されている非単結晶Ｓｉ薄膜トランジスタと、ソース、ドレイン及びチャネル領域が単結晶Ｓｉに形成されている単結晶Ｓｉ薄膜トランジスタとが混在しており、
単結晶Ｓｉ薄膜トランジスタのゲート電極が、平均原子番号が２８以上の元素、もしくは密度が１０ｇ／ｃｍ３以上の元素、あるいはその化合物を含む材料から構成されていることを特徴とする半導体装置。
【請求項３】
上記絶縁基板が、可視光波長域において透過性を有することを特徴とする請求項２に記載の半導体装置。
【請求項４】
上記半導体装置は、ＴＦＴ液晶表示装置あるいは有機ＥＬ表示装置であることを特徴とする請求項２又は請求項３に記載の半導体装置。
【請求項５】
前記元素は、金属又は半金属であることを特徴とする請求項１から請求項４の何れか１項に記載の半導体装置。
【請求項６】
上記ゲート電極は、タングステンあるいはタングステンシリサイドからなる層を含むことを特徴とする請求項１から請求項４の何れか１項に記載の半導体装置。
【請求項７】
単結晶Ｓｉ基板上に、ゲート絶縁膜を介して、ゲート電極が形成された半導体基板の製造方法において、
上記ゲート電極を含むトランジスタとなる領域上に表面保護膜を形成する工程と、所定の濃度の水素イオン及び／またはＨｅイオンを単結晶Ｓｉ基板に対し注入する工程とを含むと共に、
上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記表面保護膜との膜厚の合計以下となり、かつ、上記ゲート電極が形成されていない領域では、水素イオン及び／またはＨｅイオンの飛程が、上記表面保護膜と上記ゲート絶縁膜との膜厚の合計よりも大きくなるように、水素イオン及び／またはＨｅイオンの注入エネルギー、ゲート電極材料、および表面保護膜の膜厚の条件の組み合わせが設定されていることを特徴とする半導体基板の製造方法。
【請求項８】
単結晶Ｓｉ基板上に、ゲート絶縁膜を介して、ゲート電極が形成された半導体基板の製造方法において、
上記ゲート電極を含むトランジスタとなる領域上に表面保護膜を形成する工程と、所定の濃度の水素イオン及び／またはＨｅイオンを複数回単結晶Ｓｉ基板に対し注入する工程とを備え、
前記水素イオン及び／またはＨｅイオンの注入工程には、
上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記表面保護膜との膜厚の合計以下となり、かつ、上記ゲート電極が形成されていない領域では、水素イオン及び／またはＨｅイオンの飛程が、上記表面保護膜と上記ゲート絶縁膜との膜厚の合計よりも大きくなるように、水素イオン及び／またはＨｅイオンの注入エネルギー、ゲート電極材料、および表面保護膜の膜厚の条件の組み合わせが決定されている第１の注入工程と、
前記第１の注入工程のイオン注入濃度より低い濃度での水素イオン及び／またはＨｅイオンの注入が行われると共に、上記ゲート電極が形成されている領域では、ゲート電極とゲート絶縁膜とを通過した水素イオン及び／またはＨｅイオンの注入ピーク位置が、前記第１の注入工程のイオン注入時に上記表面保護膜とゲート絶縁膜とを通して注入された水素イオン及び／またはＨｅイオンの注入ピーク位置と等しくなるように、注入エネルギーが設定されている第２の注入工程とを含むことを特徴とする半導体基板の製造方法。
【請求項９】
単結晶Ｓｉ基板上に、ゲート絶縁膜を介して、ゲート電極が形成された半導体基板の製造方法において、
上記ゲート電極を含むトランジスタとなる領域上に、上記ゲート電極の膜厚以上の平坦化用絶縁膜を形成し、上記平坦化用絶縁膜の平坦化後、さらに所定の濃度の水素イオン及び／またはＨｅイオンを単結晶Ｓｉ基板に対し注入する工程を含むと共に、
上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記平坦化用絶縁膜との膜厚の合計以下となり、かつ、上記ゲート電極が形成されていない領域では、水素イオン及び／またはＨｅイオンの飛程が、上記平坦化用絶縁膜と上記ゲート絶縁膜との膜厚の合計よりも大きくなるように、水素イオン及び／またはＨｅイオンの注入エネルギー、ゲート電極材料、および平坦化用絶縁膜の膜厚の条件の組み合わせが設定されていることを特徴とする半導体基板の製造方法。
【請求項１０】
上記平坦化絶縁膜が、ＴＥＯＳ、もしくはＴＭＣＴＳを用いたプラズマＣＶＤにより堆積されたＳｉＯ２からなることを特徴とする請求項９に記載の半導体基板の製造方法。
【請求項１１】
上記請求項７から１０の何れかに記載の製造方法にて製造された半導体基板を所定の形状に切断する工程と、
切断された半導体基板と絶縁基板とを洗浄・活性化させる工程と、
上記半導体基板と上記絶縁基板とを密着させ接合する工程と、
熱処理を加えて、上記半導体基板における単結晶Ｓｉ基板を、単結晶Ｓｉ基板内における水素イオン及び／又はＨｅイオンの注入ピーク位置から劈開分離する事により上記半導体基板を薄膜化する工程とを含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば、ＴＦＴで駆動するアクティブマトリクス駆動液晶表示装置等において、同一基板上に周辺駆動回路やコントロール回路を一体集積化した液晶表示装置の回路性能改善を図った半導体装置およびその製造方法、該半導体装置を製造する際に用いられる単結晶Ｓｉ基板に関するものである。
【背景技術】
【０００２】
従来より、ガラス基板上に非晶質Ｓｉ（以下ａ−Ｓｉと略記する）や多結晶Ｓｉ（以下Ｐ−Ｓｉと略記する）の薄膜トランジスタ（Thin Film Transistor、以下、ＴＦＴと記す）を形成し、液晶表示パネルや有機ＥＬパネル等の駆動を行う、いわゆるアクティブマトリクス駆動を行う表示装置が使用されている。
【０００３】
特に、移動度が高く高速で動作するｐ−Ｓｉを用いて、周辺ドライバを集積化したものが用いられるようになっている。しかし、さらに高い性能が要求されるイメージプロセッサやタイミングコントローラ等のシステム集積化のためには、より高性能なＳｉデバイスが求められている。
【０００４】
これは、多結晶Ｓｉでは結晶性の不完全性に起因するギャップ内の局在準位や結晶粒界付近の欠陥やギャップ内局在準位に起因する、電子(または正孔)移動度の低下やＳ係数（サブスレショルド係数）の増大のため、高性能なＳｉのデバイスを形成するには、トランジスタの性能が充分ではないという問題があるためである。
【０００５】
そこで、さらに高性能なＳｉのデバイスを形成するため、単結晶Ｓｉ薄膜からなる薄膜トランジスタ等のデバイスを予め形成し、これを絶縁基板上に貼り付けて半導体装置を形成する技術が研究されている（例えば、特許文献１、非特許文献１，２参照）。
【０００６】
特許文献１には、ガラス基板上に接着剤を用いて、予め作成した単結晶Ｓｉ薄膜トランジスタを転写した半導体装置を使用し、アクティブマトリクス型液晶表示装置の表示パネルのディスプレイを作成する技術が開示されている。
【０００７】
また、特許文献２には、単結晶Ｓｉ層の所定の深さに所定の濃度の水素イオンを注入した後、熱処理をすることによって、薄膜トランジスタを形成していない単結晶Ｓｉ基板から薄膜状の単結晶Ｓｉを剥離する手法が開示されている。
【０００８】
また、薄膜トランジスタを形成していない単結晶Ｓｉ基板から薄膜状の単結晶Ｓｉを剥離した後、その剥離した単結晶Ｓｉにトランジスタを形成する技術については、特許文献３に開示がある。すなわち、特許文献３には、単結晶Ｓｉ基板上に絶縁膜を形成した後、酸化シリコン膜をパターンニングし、その後陽極化成処理を施すことによって酸化シリコン膜を形成しなかった箇所を多孔質化する。そして、主表面から単結晶Ｓｉ層と多孔質層との双方が形成されている層を横切るように水素イオンを添加した後、表面に酸化シリコン膜を形成した他の基板と、単結晶Ｓｉ基板とを接合する。そして、５００℃程度に加熱することによって、水素イオンを添加した層から単結晶Ｓｉ基板を分断し、他の基板上に薄膜の単結晶Ｓｉを形成する。そして、その薄膜の単結晶Ｓｉに、更にプロセスを施して薄膜トランジスタを他の基板上に形成するものが開示される。
【特許文献１】特表平７−５０３５５７号（公表日１９９５年４月１３日）
【特許文献２】特許第３０４８２０１号（公開日１９９３年８月２０日）
【特許文献３】特開２０００−１０６４２４号（公開日２０００年４月１１日）
【非特許文献１】J.P.Salerno “Single Crystal Silicon AMLCDs”,Conference Record of the 1994 International Display Research Conference(IDRC) P.39-44(1994)
【非特許文献２】Q.-Y.Tong ＆ U.Gesele, SEMICONDUCTOR WAFER BONDING : SCIENCE AND TECHNOLOGY ,John Wiley ＆ Sons, New York(1999)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記特許文献２及び特許文献３は、いずれも単結晶Ｓｉ基板にトランジスタを形成する前に水素イオンを用いて単結晶Ｓｉ基板の剥離を行っていたため、次のような問題が生じることはなかった。
【００１０】
すなわち、単結晶Ｓｉ薄膜トランジスタが作成された後の単結晶Ｓｉ基板において、水素イオンの注入が基板全面に対して行われると、トランジスタのチャネル部に水素イオンやＨｅイオンが注入され、僅かではあるが結晶格子欠陥を生じたり、あるいは高濃度の水素原子がアクセプタ不純物との複合体を作って非活性化したりする。その結果、トランジスタの閾値が負側にシフトするといったトランジスタ特性の劣化を招いていた。
【００１１】
また、ガラス基板に単結晶Ｓｉからなる薄膜トランジスタを転写する場合を考えると、単結晶Ｓｉ薄膜にトランジスタを形成するには、ガラス基板の耐熱温度より遥かに高い温度での熱処理を必要とするため、ガラス基板の適用が極めて困難であった。
【００１２】
本発明は、上記の問題点を解決するためになされたもので、その目的は、ガラス等の絶縁基板上に単結晶Ｓｉ薄膜トランジスタを転写する半導体装置において、単結晶Ｓｉ薄膜トランジスタの特性劣化を防止しうる構成を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の半導体装置は、上記の課題を解決するために、ソース、ドレイン及びチャネル領域が単結晶Ｓｉに形成されている単結晶Ｓｉ薄膜トランジスタのゲート電極が、平均原子番号２８以上の元素、もしくは密度１０ｇ／ｃｍ３以上の元素、あるいはその化合物を含む材料から構成されていることを特徴としている。
【００１４】
或いは、絶縁基板上に薄膜デバイスを形成してなる半導体装置において、上記半導体装置内で、ソース、ドレイン及びチャネル領域が非単結晶Ｓｉに形成されている非単結晶Ｓｉ薄膜トランジスタと、ソース、ドレイン及びチャネル領域が単結晶Ｓｉに形成されている単結晶Ｓｉ薄膜トランジスタとが混在しており、単結晶Ｓｉからなる薄膜トランジスタのゲート電極膜が、平均原子番号が２８以上の元素、もしくは密度が１０ｇ／ｃｍ３以上の元素、あるいはその化合物を含む材料で構成されていることを特徴としている。
【００１５】
上記の構成によれば、水素イオンまたはＨｅイオンがゲート層を貫通することを防止して、ゲート電極下のシリコン−ゲート絶縁膜界面、及びチャネル領域を損傷から保護することができる。
【００１６】
なお、本発明の半導体装置は、上記ゲート電極のパターンは、直交する２方向の両方において２μｍ以上の連続パターンを含まない形状であることが望ましいと思われる。これは、ゲートパターンをいずれの方向にも概２μｍ以上連続しないように形成する事により、イオン注入時の回り込みと、劈開が横に多少走る効果とにより、ゲート下部における劈開不良を回避できると考えられるからである。
【００１７】
また、本発明の半導体装置は、ＴＦＴ液晶表示装置あるいは有機ＥＬ表示装置であることを特徴としている。
【００１８】
上記の構成によれば、同一基板上に表示パネル部と駆動回路部とを一体集積化したＴＦＴ液晶表示装置あるいは有機ＥＬ表示装置を製造するにあたって、表示パネル部におけるスイッチング素子等を非単結晶Ｓｉ薄膜からなる薄膜トランジスタで構成し、駆動回路部等を単結晶Ｓｉからなる薄膜トランジスタを用いたデバイス構成とすることで、表示装置の回路性能改善を図ることできるため、本発明を極めて好適に適用できる。
【００１９】
また、本発明の半導体装置は、上記絶縁基板が、可視光波長域において透過性を有することを特徴としている。
【００２０】
本発明の半導体基板の製造方法は、上記の課題を解決するために、単結晶Ｓｉ基板上に、ゲート絶縁膜を介して、ゲート電極が形成された半導体基板の製造方法において、上記ゲート電極を含むトランジスタとなる領域上に表面保護膜を形成する工程と、所定の濃度の水素イオン及び／またはＨｅイオンを単結晶Ｓｉ基板に対し注入する工程とを含むと共に、上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記表面保護膜との膜厚の合計以下となり、かつ、上記ゲート電極が形成されていない領域では、水素イオン及び／またはＨｅイオンの飛程が、上記表面保護膜と上記ゲート絶縁膜との膜厚の合計よりも大きくなるように、水素イオン及び／またはＨｅイオンの注入エネルギー、ゲート電極材料、および表面保護膜の膜厚の条件の組み合わせが設定されていることを特徴としている。
【００２１】
上記の構成によれば、Ｓｉ層に水素イオン及び／またはＨｅイオンを注入する際、上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記表面保護膜との膜厚の合計以下となるため、トランジスタのチャネル部（すなわち、ゲート下部分）に水素イオンやＨｅイオンが注入されて生じるトランジスタ特性の劣化を防止することができる。
【００２２】
尚、単結晶Ｓｉ基板に対し水素イオン及び／またはＨｅイオンを注入する工程は、水素イオン及び／またはＨｅイオンを単独で注入することに限定されるものではなく、水素とＨｅイオンとの両方を注入する場合も含まれる。
【００２３】
本発明の半導体基板の製造方法は、上記の課題を解決するために、単結晶Ｓｉ基板上に、ゲート絶縁膜を介して、ゲート電極が形成された半導体基板の製造方法において、上記ゲート電極を含むトランジスタとなる領域上に表面保護膜を形成する工程と、所定の濃度の水素イオン及び／またはＨｅイオンを複数回単結晶Ｓｉ基板に対し注入する工程とを備え、前記水素イオン及び／またはＨｅイオンの注入工程には、上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記表面保護膜との膜厚の合計以下となり、かつ、上記ゲート電極が形成されていない領域では、水素イオン及び／またはＨｅイオンの飛程が、上記表面保護膜と上記ゲート絶縁膜との膜厚の合計よりも大きくなるように、水素イオン及び／またはＨｅイオンの注入エネルギー、ゲート電極材料、および表面保護膜の膜厚の条件の組み合わせが決定されている第１の注入工程と、前記第１の注入工程のイオン注入濃度より低い濃度での水素イオン及び／またはＨｅイオンの注入が行われると共に、上記ゲート電極が形成されている領域では、ゲート電極とゲート絶縁膜とを通過した水素イオン及び／またはＨｅイオンの注入ピーク位置が、前記第１の注入工程のイオン注入時に上記表面保護膜とゲート絶縁膜とを通して注入された水素イオン及び／またはＨｅイオンの注入ピーク位置と等しくなるように、注入エネルギーが設定されている第２の注入工程とを含むことを特徴としている。
【００２４】
上記の構成によれば、Ｓｉ層に水素イオン及び／またはＨｅイオンを注入する際、第１のイオン注入工程では、上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記表面保護膜との膜厚の合計以下となるため、トランジスタのチャネル部（すなわち、ゲート下部分）に水素イオンやＨｅイオンが注入されて生じるトランジスタ特性の劣化を防止することができる。
【００２５】
また、第２のイオン注入工程では、ゲート電極下に注入されたイオンの注入ピーク位置が、第１のイオン注入時に上記表面保護膜とゲート酸化膜とを通して注入された水素イオン及び／またはＨｅイオンの注入ピーク位置と等しくなるため、この部分の劈開分離を助けることとなり、劈開分離後のＳｉ膜の平坦性が向上する。
【００２６】
なお、第１のイオン注入工程と第２のイオン注入工程はどちらが先に行われても良い。
【００２７】
本発明の半導体基板の製造方法は、上記の課題を解決するために、単結晶Ｓｉ基板上に、ゲート酸化膜を介して、少なくともゲート電極および不純物注入領域が形成された半導体基板の製造方法において、上記ゲート電極を含むトランジスタとなる領域上に、上記ゲート電極の膜厚以上の平坦化用絶縁膜を形成し、上記平坦化用絶縁膜の平坦化後、さらに所定の濃度の水素イオン及び／またはＨｅイオンを単結晶Ｓｉ基板に対し垂直に注入する工程を含むと共に、上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記平坦化用絶縁膜との膜厚の合計以下となり、かつ、上記ゲート電極が形成されていない領域では、水素イオン及び／またはＨｅイオンの飛程が、上記平坦化用絶縁膜と上記ゲート酸化膜との膜厚の合計よりも大きくなるように、水素イオン及び／またはＨｅイオンの注入エネルギー、ゲート電極材料、および平坦化用絶縁膜の膜厚の条件の組み合わせが設定されていることを特徴としている。
【００２８】
上記の構成によれば、Ｓｉ層に水素イオン及び／またはＨｅイオンを注入する際、上記ゲート電極が形成されている領域では、水素イオン及び／またはＨｅイオンの飛程が、上記ゲート電極と上記平坦化用絶縁膜との膜厚の合計以下となるため、トランジスタのチャネル部に水素イオンやＨｅイオンが注入されて生じるトランジスタ特性の劣化を防止できる。また、イオン注入を行う前に、ゲート電極の周りを平坦化しておくことで、注入された高濃度の水素イオンの分布の乱れが少なくなり、劈開分離時のＳｉ薄膜の平坦性が向上する。
【００２９】
また、本発明の半導体基板の製造方法は、上記平坦化絶縁膜が、プラズマＣＶＤによりＴＥＯＳ、もしくはＴＭＣＴＳを用いて堆積されたＳｉＯ２からなることを特徴としている。
【発明の効果】
【００３０】
本発明は、ソース、ドレイン及びチャネル領域が単結晶Ｓｉに形成されている単結晶Ｓｉ薄膜トランジスタのゲート電極が、平均原子番号２８以上の元素、もしくは密度１０ｇ／ｃｍ３以上の元素、あるいはその化合物を含む材料から構成されていることより、Ｓｉ層に水素イオン及び／又はＨｅイオンを注入する際、トランジスタのチャネル部に発生するトランジスタ特性の劣化を防止することができるという効果を奏する。
【発明を実施するための最良の形態】
【００３１】
〔実施の形態１〕
本発明の実施の一形態について図１ないし図４に基づいて説明すれば、以下の通りである。
【００３２】
本実施の形態で説明する半導体装置は、非単結晶Ｓｉを基材とする薄膜トランジスタ及び単結晶Ｓｉを基材とする薄膜トランジスタを、ともに絶縁基板上に形成した高性能・高機能化に適した半導体装置である。この一例として以下には、非単結晶Ｓｉトランジスタ及び単結晶ＳｉトランジスタとしてＭＯＳ型のものを用いて、ＴＦＴを備えたアクティブマトリクス基板を形成する場合について説明する。
【００３３】
ＭＯＳ型の薄膜トランジスタは、活性半導体層、ゲート電極、ゲート絶縁膜、ゲート両側に形成された高濃度不純物ドープ部（ソース・ドレイン領域）からなり、ゲート電極により、ゲート下の半導体層のキャリア濃度が変調され、ソース−ドレイン間を流れる電流が制御される一般的なトランジスタである。
【００３４】
ＭＯＳ型トランジスタの特性としては、ＣＭＯＳ（Complementary MOS）構造にすると、消費電力が少なく、電源電圧に応じて出力をフルに振ることができることから、低消費電力型のロジックに適している。
【００３５】
本実施の形態１に係る半導体装置１０は、図２に示すように、絶縁基板５０上に、ＳｉＯ２膜１２、多結晶Ｓｉからなる非単結晶Ｓｉ薄膜２１を含むＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ２０、単結晶Ｓｉ薄膜４０´を備えたＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ（単結晶Ｓｉ薄膜デバイス）３０、金属配線１３等を備えている。
【００３６】
絶縁基板５０は、高歪点ガラスが用いられる。一例としてコーニング社のｃｏｄｅ１７３７（アルカリ土類−アルミノ硼珪酸ガラス）を用いることができる。ＳｉＯ２膜１２は、絶縁基板５０の表面全体に、膜厚約５０ｎｍで形成されている。
【００３７】
単結晶Ｓｉ薄膜４０´を含む単結晶Ｓｉ薄膜トランジスタ３０は、ゲート電極３２、平坦化膜３９、ゲート絶縁膜としてのＳｉＯ２膜３６、および単結晶Ｓｉ薄膜４０´を備えている。
【００３８】
本実施の形態の半導体装置１０では、以上のように、１枚の絶縁基板５０上に、ＭＯＳ型の非単結晶Ｓｉ薄膜トランジスタ２０と、ＭＯＳ型の単結晶Ｓｉ薄膜トランジスタ３０とを共存させることで、特性が異なる複数の回路を集積化した高性能・高機能な半導体装置を得ることができる。また、１枚の絶縁基板５０上に、全て単結晶Ｓｉ薄膜からなるトランジスタを形成するよりも、安価に高性能・高機能な半導体装置を得ることができる。
【００３９】
このような半導体装置１０は、絶縁基板５０上に単結晶Ｓｉ薄膜トランジスタ３０を形成する第１工程、及び非単結晶Ｓｉ薄膜トランジスタ２０を形成する第２工程を経て形成される。そこで、まず、第１工程について図１（ａ）〜（ｃ）及び図２を用いて説明し、次に、第２工程について図２を用いて説明する。
【００４０】
最初に図１（ａ）に示される状態までの工程について説明する。単結晶Ｓｉウエハ（単結晶Ｓｉ基板）４０を、通常の洗浄法（希フッ酸により自然酸化膜を除去し、ＳＣ１、ＳＣ２洗浄でパーティクル、有機物等の除去を行うなど）にて洗浄する。
【００４１】
次に素子分離のための酸化膜及びゲート絶縁膜３６を、熱酸化法により所定の領域に形成する。ゲート絶縁膜３６の厚さは、５〜５０ｎｍとする。酸化法としては、パイロジェニック酸化法あるいはＨＣｌ酸化法などを用いることができる。
【００４２】
次に、閾値コントロールのための不純物（リンまたは、ホウ素）を単結晶Ｓｉウエハ４０に注入する。
【００４３】
そして、Ｗ等の原子番号の大きい金属、あるいはその金属のシリサイド、あるいはこれらの材料を含むゲート電極膜３５と多結晶Ｓｉ膜３４の複層からなるゲート電極材料を、厚さ２００〜４００ｎｍ程度、ゲート絶縁膜３６上に形成する。ここでは膜厚約５０ｎｍのｎ＋多結晶Ｓｉ上に膜厚約３００ｎｍのゲート電極膜をスパッタにより形成した。
【００４４】
このゲート電極膜３５の形成は、通常のプロセスで使われるポリシリコンではなく、平均原子番号２８以上、もしくは密度１０ｇ／ｃｍ３以上の材料を含む材料で、ゲート電極膜３５を形成していることが重要である。このように、平均原子番号或いは平均密度が大きい材料をゲート電極膜３５として用いるのは、次の理由による。
【００４５】
トランジスタを単結晶Ｓｉに形成した後に薄膜化するには、後述するように、単結晶Ｓｉに水素イオン又はＨｅイオンを注入し、熱処理を行うことによって、単結晶Ｓｉ中の水素イオン又はＨｅイオンの注入部を境として劈開剥離する手法を用いる。この手法における水素イオン又はＨｅイオンの注入時に、水素イオン又はＨｅイオンがゲート電極３２の下にあるチャネル部を通過すると、チャネル部に欠陥が生じ、トランジスタ特性が劣化することになる。
【００４６】
そこで、水素イオン又はＨｅイオンがチャネル部を通過しないようにするためには、注入された水素イオン又はＨｅイオンの飛程が、ゲート電極と表面保護膜との膜厚の合計以下となるようにすれば、チャネル部の欠陥を防止できる。
【００４７】
そして、このゲート電極３５に用い得る材料は、図３及び図４から求められる。図３は材料の平均原子番号と水素イオンあるいはＨｅイオンの単位エネルギあたりの飛程（Projection Range Per Energy）の関係を示しており、図４は材料の平均密度と水素イオンあるいはＨｅイオンの単位エネルギあたりの飛程の関係を示している。
【００４８】
図３及び図４において、塗り潰しの丸は水素イオンの飛程を示しており、白抜きの丸はＨｅイオンの飛程を示している。また、図３は、縦軸が単位エネルギあたりの飛程であり、横軸が平均原子番号であって、平均原子番号の低い順にＳｉ、Ｔｉ、Ｎｉ、Ｇｅ、ＷＳｉ２、Ｔａ、Ｗ、Ｐｂ、Ｕを示している。そして、図４は、縦軸が単位エネルギあたりの飛程であり、横軸が密度であって、密度の低い順にＳｉ、Ｔｉ、Ｇｅ、Ｎｉ、ＷＳｉ２、Ｐｂ、Ｔａ、Ｕ、Ｗを示している。
【００４９】
図３及び図４から見て取れるように、水素イオンあるいはＨｅイオンの飛程を十分に短縮する効果を発揮するＳｉ（原子番号１４，密度２．３３ｇ／ｃｍ３）の約１／２程度以下の飛程とするためには、平均原子番号を基準にすれば２８以上、密度を基準にすれば１０ｇ／ｃｍ３以上の材料を用いると良い。
【００５０】
これをゲート電極３２の材料に含めて形成して水素イオン又はＨｅイオンの飛程を十分短縮し、ゲート電極３２の厚さを考慮に入れてパラメータを調整することにより、水素イオン或いはＨｅイオンの注入深さのピークをゲート電極中とすることができる。そして、その結果チャネル部のトランジスタ特性の劣化防止効果を得ることができる。
【００５１】
なお、ゲート電極３２の材料は、上記したものの他にＹ、Ｈｆ、Ａｕ、Ｐｔ、Ｐｄ、Ｚｒ、ＭｏＳｉ２、ＣｏＳｉ２、ＰｔＳｉ、ＰｄＳｉ、ＨｆＳｉ２、ＴａＳｉ２、ＺｒＳｉ２が用いうる。ゲート電極膜３５の作成に当たっては、これらの材料から、所望する特性、抵抗及び耐熱性等を考慮して選択する。以上が、平均原子番号或いは平均密度が大きい材料をゲート電極膜３５として用いる理由である。
【００５２】
次に、通常のフォトリソプロセスにより、成膜されたゲート電極材料をパターニングし、ゲート電極３２を形成する。ここでは、上記ゲート電極３２の線幅を約０．３５μｍとした。その他の部分も最大幅が約２ｕｍ以下となるようにパターン化した。さらにトランジスタの導電型に対応してＬＤＤ（Lightly Doped Drain）部５４となる箇所に自己整合的にリンまたは、ホウ素を注入する。
【００５３】
さらに、短チャネル対策の必要性に応じて、逆タイプの不純物のＨＡＬＯ注入を行い、ゲート電極３２上に該ゲート電極３２と同程度の膜厚のＳｉＯ２膜をＬＰＣＶＤ等で堆積した後、ＲＩＥ（Reactive Ion Etching）でこれをエッチングしてサイドウォール３７を形成する。
【００５４】
次に、ＡｓまたはＢＦ２を単結晶Ｓｉウエハ４０に浅く注入し、９００℃程度の熱処理により活性化させソース領域５５、ドレイン領域５６を形成する。その後、膜厚約５０ｎｍ程度の表面保護膜３８を形成する。ここでは、表面保護膜３８としてＳｉＯ２膜を形成した。
【００５５】
そして、表面保護膜３８側から水素イオン注入を行う。注入エネルギー８０ｋｅＶ、ドーズ量５Ｅ１６ｃｍ−２とし、基板表面に対し垂直に注入した。このとき、概ね５０ｎｍのＳｉＯ２膜を通すことによって、イオン注入時の単結晶Ｓｉ中でのチャネリングが抑えられて鋭い注入ピークが形成される。
【００５６】
なお、従来では、垂直にイオン注入時に生じるチャネリングを避けるために基板表面の法線方向に対して約７度で斜めにイオン注入することが一般的であった。しかし、この場合には注入された水素イオン又はＨｅイオンの分布に非平面成分が生じ、剥離した面が平坦化しない等の問題を生じていたが、ＳｉＯ２膜を介して基板表面に対し垂直にイオン注入すると、非平面成分の発生が抑えられる。これにより、後述する劈開分離後の単結晶Ｓｉ膜の表面の平坦性が向上した。
【００５７】
上記イオン注入においては、ゲート電極形成領域ではゲート電極の表面保護膜３８側表面から約２５０ｎｍの深さ、及びそれ以外の領域では単結晶Ｓｉウエハ４０においてゲート絶縁膜３６との境界面から約６７０ｎｍの深さに水素イオンのピークができ、単結晶Ｓｉウエハ４０においては水素イオン注入層４１が形成される（尚、この時、ゲート電極膜３５においては水素イオン注入層４１’が形成される）。以上の工程までを終了した状態が図１（ａ）に示される状態である。
【００５８】
次に、図１（ｂ）に示す状態までの工程について説明する。ＴＥＯＳ（tetra-ethoxy-silane）あるいはＴＭＣＴＳ（Tetra-methyl-cyclo-tetra-siloxane）を用いたプラズマＣＶＤにより、表面保護膜３８上に平坦化膜３９を形成し、ＣＭＰ（Chemical-Mechanical Polishing)によって平坦化処理後、単結晶Ｓｉ基板を所定の形状に切断する。ここで、ＴＥＯＳあるいはＴＭＣＴＳを用いたプラズマＣＶＤによって平坦化膜３９を形成した場合、その表面被覆性が優れ、かつ後述の絶縁基板との接合性が優れていた。
【００５９】
一方、上記単結晶Ｓｉウエハ４０上における単結晶Ｓｉ薄膜トランジスタの主要構造の形成工程とは別に、ガラス、石英、或いは耐熱性透明樹脂からなる絶縁性基板表面５０の表面全体にＴＥＯＳとＯ２との混合ガスを用いて、プラズマＣＶＤによって、膜厚約５０ｎｍのＳｉＯ２膜６０を堆積したものを用意する。
【００６０】
ここでは、予め非単結晶Ｓｉデバイス（図示せず）として多結晶ＳｉのＴＦＴアレイ、及び簡単な走査回路のゲート・不純物ドーピング工程を終えたコーニング社のｃｏｄｅ１７３７ガラスの表面にＴＥＯＳとＯ２との混合ガスを用いて、プラズマＣＶＤによって、膜厚約５０ｎｍのＳｉＯ２膜６０を堆積したものを用意した。
【００６１】
そして、透明絶縁性基板５０および切断した単結晶Ｓｉ基板の両基板をＳＣ−１洗浄して活性化した後、単結晶Ｓｉ基板を所定の位置にアライメントし、上記両基板を室温で密着させて接合する。上記単結晶Ｓｉ基板と透明絶縁性基板５０とはVan der Waals力、水素結合、あるいは電気双極子の寄与により接合される。なお、ＳＣ−１液はアンモニア水（ＮＨ４ＯＨ：３０％）と、過酸化水素水（Ｈ２Ｏ２：３０％）と純水（Ｈ２Ｏ）を５：１２：６０の割合で混合したものを用いた。以上の工程までを終了した状態が図１（ｂ）に示されるものである。
【００６２】
さらに、図１（ｃ）に示す状態までの工程について説明する。図１（ｂ）の状態のものを４００℃〜６００℃、ここでは約５５０℃の温度の熱処理を行う。熱処理を行うと、
Si-OH + Si-OH → Si-O-Si + H2O
の反応が生じ、上記両基板の接合が原子同士の強固な結合に変わるとともに、水素イオン注入部４１にて水素が単結晶Ｓｉ基板中で拡散し微小気泡を生じ、水素イオン注入部４１を境に単結晶Ｓｉウエハ４０の不要部分の劈開剥離を生じさせ、単結晶Ｓｉを薄膜化し薄膜単結晶Ｓｉ４０´を形成することができる。
【００６３】
なお、ゲート電極中に注入された水素は、平坦化膜３９の堆積時、基板温度を３００−３５０℃にした時点で大半が脱離するため、特段の問題は生じない。以上の工程までを終了した状態が図１（ｃ）に示されるものである。
【００６４】
その後、更に工程を加えて、図２に示す半導体装置を形成する方法について説明する。図１（ｃ）に示すように不要部分が剥離されて約５５０〜６７０ｎｍの膜厚で残った単結晶Ｓｉ薄膜４０’の表面をＲＩＥで所定の膜厚にエッチングし、更に不要部分をエッチング除去し、単結晶Ｓｉ薄膜４０’を島状に加工する。その後、表面の損傷層を等方性プラズマエッチングまたはウエットエッチングにより除去する。ここではバッファフッ酸によるウエットエッチングにて約１０ｎｍライトエッチした。これにより、絶縁基板５０上に膜厚約５０ｎｍの単結晶Ｓｉ薄膜トランジスタ３０が形成される。以上が第１工程である。
【００６５】
その後、絶縁基板５０の全面にＳｉＨ４とＮ２Ｏとの混合ガスを用いたプラズマＣＶＤによって、膜厚約２００ｎｍの第２のＳｉＯ２膜を堆積し、さらに、その全面にＳｉＨ４ガスを用いてプラズマＣＶＤにより、膜厚約５０ｎｍの非晶質Ｓｉ膜を堆積する。
【００６６】
そして、非晶質Ｓｉ膜にエキシマレーザを照射して、加熱、結晶化し、多結晶Ｓｉ層２１を成長させる。
【００６７】
次に、デバイスの活性領域となる部分を残すために、不要な多結晶Ｓｉ膜をエッチング除去し、島状のパターンを得る。
【００６８】
このあと、よく知られた一般的な材料及びプロセスで、層間絶縁膜形成、コンタクトホール開口を経て、配線メタル１３を成膜・パターニングすることで、図２に示すような、転写された単結晶Ｓｉデバイス３０と成膜による半導体材料を用いた非単結晶Ｓｉデバイス２０とが混在したデバイスを形成する。
【００６９】
なお、上記には非晶質のＳｉ膜にエキシマレーザを照射して多結晶Ｓｉ層２１を成長させたが、この工程を省いて非晶質のまま使用してもよく、この場合でも、単結晶Ｓｉデバイスと非単結晶Ｓｉデバイス２０とが混在したデバイスを形成することができる。また、イオン注入は水素イオンを用いたものを例として記載したが、水素イオンの代わりにＨｅイオンを注入してもよい。更には、水素イオンまたはＨｅイオンを単独で注入することに限定されるものでもなく、水素イオンとＨｅイオンとの両方を注入してもよい。
【００７０】
〔実施の形態２〕
本発明の実施の一形態について図５に基づいて説明すれば、以下の通りである。
【００７１】
本実施の形態で説明する半導体装置は、非単結晶Ｓｉを基材とする薄膜トランジスタ及び単結晶Ｓｉを基材とする薄膜トランジスタをともに絶縁基板上に形成した高性能・高機能化に適した半導体装置である。この一例として以下には、非単結晶Ｓｉトランジスタ及び単結晶ＳｉトランジスタとしてＭＯＳ型のものを用いて、ＴＦＴを備えたアクティブマトリクス基板を形成する場合について説明する。
【００７２】
ここで、上記実施の形態１にて説明した半導体装置は、水素イオンまたはＨｅイオンがゲート電極３２を貫通することを防止して、ゲート電極３２下のシリコン−ゲート絶縁膜界面、及び単結晶Ｓｉを損傷から保護し、トランジスタ特性の劣化を防止することを目的としている。このため、ゲート電極下の領域においては、単結晶Ｓｉ基材内には水素イオン注入層が形成されないこととなる。
【００７３】
しかし、このように、ゲート電極下の単結晶Ｓｉ膜において水素イオン注入層が形成されない場合、該ゲート電極の線幅が十分に細ければ特に問題は無いが、ゲート電極の線幅が大きい場合には、十分に劈開剥離が生じない恐れがある。本実施の形態２に係る半導体装置は、そのような不具合を解消できる点に特徴を有するものである。
【００７４】
また、本実施の形態２に係る半導体装置の構成は、およそ上記実施の形態１に示したものと同様であるため、実施の形態１と同じ構成を有する部分については、同じ部材番号を付し、その詳細な説明は省略する。
【００７５】
本実施の形態２に係る半導体装置の製造方法について、図５（ａ）〜図５（ｃ）を用いて説明すれば以下のとおりである。
【００７６】
最初に、図５（ａ）に示される状態までの工程について説明する。単結晶Ｓｉウエハ（単結晶Ｓｉ基板）４０を、通常の洗浄法（希フッ酸により自然酸化膜を除去し、ＳＣ１、ＳＣ２洗浄でパーティクル、有機物等の除去を行うなど）にて洗浄する。
【００７７】
次に素子分離のための薄い酸化膜（図示せず）及びゲート絶縁膜３６を、熱酸化法により所定の領域に形成する。ゲート絶縁膜３６の厚さは、５〜５０ｎｍとする。酸化法としては、パイロジェニック酸化法あるいはＨＣｌ酸化法などを用いることができる。
【００７８】
次に、閾値コントロールのための不純物（リンまたは、ホウ素）を単結晶Ｓｉウエハ４０に注入する。
【００７９】
そして、Ｗ等の原子番号の大きい金属、あるいはその金属のシリサイド、あるいはこれらの材料を含むゲート電極膜３５と多結晶Ｓｉ膜３４の複層からなるゲート電極材料を、厚さ２００〜４００ｎｍ程度、ゲート絶縁膜３６上に形成する。ここでは膜厚約５０ｎｍのｎ＋多結晶Ｓｉ上に膜厚約３００ｎｍのゲート電極膜をスパッタにより形成した。なお、ゲート電極膜３５の材料選択に関しては、実施の形態１と同様である。
【００８０】
次に、通常のフォトリソプロセスにより、成膜されたゲート電極材料をパターニングし、ゲート電極３２を形成する。ここでは、上記ゲート電極３２の線幅を約０．３５μｍとした。その他の部分も最大幅が約２ｕｍ以下となるようにパターン化した。さらにトランジスタの導電型に対応してＬＤＤ（Lightly Doped Drain）部５４となる箇所に自己整合的にリンまたは、ホウ素を注入する。
【００８１】
さらに、短チャネル対策の必要性に応じて、逆タイプの不純物のＨＡＬＯ注入を行い、ゲート電極上に該ゲート電極と同程度の膜厚のＳｉＯ２膜をＬＰＣＶＤ等で堆積した後、ＲＩＥ（Reactive Ion Etching）でこれをエッチングしてサイドウォール３７を形成する。
【００８２】
次に、ＡｓまたはＢＦ２を単結晶Ｓｉウエハ４０に浅く注入し、９００℃程度の熱処理により活性化させソース領域５５、ドレイン領域５６を形成する。その後、膜厚約５０ｎｍ程度の表面保護膜３８を形成する。ここでは、表面保護膜３８としてＳｉＯ２膜を形成した。
【００８３】
そして、表面保護膜３８側から水素イオン注入を行う。ここでは注入エネルギー８０ｋｅＶ、ドーズ量５Ｅ１６ｃｍ−２とし、基板表面に対し垂直に注入した。このとき、ＳｉＯ２膜を通すことによって、イオン注入を垂直に行ってもチャネリングが抑えられるとともに、劈開分離後の単結晶Ｓｉ膜の表面の平坦性が向上する。
【００８４】
上記イオン注入においては、ゲート電極形成領域ではゲート電極の表面保護膜３８側表面から約２５０ｎｍの深さ、及びそれ以外の領域では単結晶Ｓｉウエハ４０においてゲート絶縁膜３６との境界面から約６７０ｎｍの深さに水素イオンのピークができ、単結晶Ｓｉウエハ４０においては水素イオン注入層４１が形成される（尚、この時、ゲート電極膜３５においては水素イオン注入層４１’が形成される）。
【００８５】
さらに、本実施の形態２に係る半導体装置では、注入エネルギー約１７５ｋｅＶ、ドーズ量２Ｅ１６ｃｍ−２として、２回目の水素イオン注入を行う。上記２回目のイオン注入においては、ゲート電極形成領域では単結晶Ｓｉウエハ４０においてゲート絶縁膜３６との境界面から約６７０ｎｍの深さ、及びそれ以外の領域では単結晶Ｓｉウエハ４０においてゲート絶縁膜３６との境界面から約１５３６ｎｍの深さに水素イオンのピークが来た。
【００８６】
この２回目の水素イオン注入を、１回目の水素イオン注入に対して約１／２〜１／５程度の濃度の水素イオンを注入エネルギーを上げて行うことにより、ゲート電極３２下のシリコン−ゲート絶縁膜界面、及び多結晶Ｓｉ膜３４に発生する、水素イオンの通過による結晶の損傷や不純物の活性度低下等を軽減しながらも、所定の深さにゲート電極３２の下方にも水素イオン注入層を形成する。
【００８７】
これにより、ゲート電極下の領域において、ゲート電極３２の形成領域以外の領域に注入した高濃度の水素イオンの注入深さと概同じ深さとなるような水素イオン注入層４２が形成される。ゲート電極材料は上記特性と必要な抵抗や耐熱性を考慮して選択される。以上の工程までを終了した状態が図５（ａ）に示される状態である。
【００８８】
次に、図５（ｂ）に示す状態までの工程について説明する。ＴＥＯＳ（tetra-ethoxy-silane）あるいはＴＭＣＴＳ（Tetra-methyl-cyclo-tetra-siloxane）を用いたプラズマＣＶＤにより、表面保護膜３８上に平坦化膜３９を形成し、ＣＭＰ（Chemical-Mechanical Polishing)によって平坦化処理後、単結晶Ｓｉ基板を所定の形状に切断する。
【００８９】
一方、上記単結晶Ｓｉウエハ４０上における単結晶Ｓｉ薄膜トランジスタの主要構造の形成工程とは別に、ガラス基板などの絶縁性基板表面５０の表面全体にＴＥＯＳとＯ２との混合ガスを用いて、プラズマＣＶＤによって、膜厚約５０ｎｍのＳｉＯ２膜６０を堆積したものを用意する。
【００９０】
ここでは、予め非単結晶Ｓｉデバイス（図示せず）として多結晶ＳｉのＴＦＴアレイ、及び簡単な走査回路のゲート・不純物ドーピング工程を終えたコーニング社のｃｏｄｅ１７３７ガラスの表面にＴＥＯＳとＯ２との混合ガスを用いて、プラズマＣＶＤによって、膜厚約５０ｎｍのＳｉＯ２膜６０を堆積したものを用意した。
【００９１】
そして、透明絶縁性基板５０および切断した単結晶Ｓｉ基板の両基板をＳＣ−１洗浄して活性化した後、単結晶Ｓｉ基板を所定の位置にアライメントし、上記両基板を室温で密着させて接合する。上記単結晶Ｓｉ基板と透明絶縁性基板５０とはVan der Waals力、水素結合、あるいは電気双極子による寄与により接合される。なお、ＳＣ−１液はアンモニア水（ＮＨ４ＯＨ：３０％）と、過酸化水素水（Ｈ２Ｏ２：３０％）と純水（Ｈ２Ｏ）を５：１２：６０の割合で混合したものを用いた。以上の工程までを終了した状態が図５（ｂ）に示されるものである。
【００９２】
さらに、図５（ｃ）に示す状態までの工程について説明する。図５（ｂ）の状態のものを４００℃〜６００℃、ここでは約５５０℃の温度の熱処理を行うと、
Si-OH + Si-OH → Si-O-Si + H2O
の反応が生じ、上記両基板の接合が原子同士の強固な結合に変わるとともに、水素イオン注入部４１にて水素が単結晶Ｓｉを拡散し微小気泡を生じ、水素イオン注入部４１および４２を境に単結晶Ｓｉウエハ４０の不要部分の劈開剥離を生じさせ、単結晶Ｓｉを薄膜化して単結晶Ｓｉ薄膜４０´を形成することができる。
【００９３】
なお、ゲート電極中に注入された水素は、平坦化膜３９の堆積時、基板温度を３００−３５０℃にした時点で大半が脱離するため、特段の問題は生じない。また、ゲート電極下に注入された水素イオンにより形成される水素イオン注入部４２は劈開分離を助け、略均一な劈開面を得ることができる。以上の工程までを終了した状態が図５（ｃ）に示されるものである。
【００９４】
これ以降の工程では、上記実施の形態１と同様の工程でもって、図２に示すような、転写された単結晶Ｓｉデバイス３０と堆積による半導体材料を用いた非単結晶Ｓｉデバイス２０とが混在したデバイスを形成することができる。
【００９５】
尚、上記、水素イオン又はＨｅイオンの注入は、１回目が高濃度かつ低エネルギー、２回目が低濃度かつ高エネルギーとしているが、この順序は逆であっても良い。また、上記イオン注入は、水素イオンの代わりにＨｅイオンを注入してもよい。さらには、水素イオンまたはＨｅイオンを単独で注入することに限定されるものでもなく、水素イオンとＨｅイオンとの両方を注入してもよい。
【００９６】
Ｈｅイオンを注入した場合の実験例としては、１回目イオン注入エネルギーを約７５ｋｅＶに、また２回目イオンの注入エネルギーを約２２０ｋｅＶに設定し、水素イオンと同程度の濃度でイオン注入を試みた。その結果、Ｓｉ膜厚が少し薄くなったが、ほぼ同様な結果が得られた。
【００９７】
但し、水素イオンを用いた場合と、Ｈｅイオンを用いた場合との特性比較では、最終的に得られたＴＦＴの電子移動度は水素イオンを用いた場合が高く、Ｈｅイオンを用いた場合が低い。一方、水素イオンを用いた場合には、特にＮｃｈ  ＴＦＴの閾値が負にシフトする傾向があったが、Ｈｅイオンを用いた場合にはそのような傾向は認められなかった。
【００９８】
〔実施の形態３〕
本発明の実施の一形態について図６に基づいて説明すれば、以下の通りである。
【００９９】
本実施の形態で説明する半導体装置は、非単結晶Ｓｉを基材とする薄膜トランジスタ及び単結晶Ｓｉを基材とする薄膜トランジスタをともに絶縁基板上に形成した高性能・高機能化に適した半導体装置である。この一例として以下には、非単結晶Ｓｉトランジスタ及び単結晶ＳｉトランジスタとしてＭＯＳ型のものを用いて、ＴＦＴを備えたアクティブマトリクス基板を形成する場合について説明する。
【０１００】
ここで、上記実施の形態１および２にて説明した半導体装置は、単結晶Ｓｉ基板上にゲート電極を形成し、その後、水素イオンまたはＨｅイオンの注入を行った後、平坦化膜を形成して、単結晶Ｓｉ基板と透明絶縁性基板との接合を行っている。このため、水素イオンまたはＨｅイオンの注入時点においては、ゲート電極の周りの段差によって、注入されるイオンの分布に乱れが生じ、劈開分離後におけるＳｉ薄膜の分離面の平坦性が低下するといった問題がある。本実施の形態３に係る半導体装置は、そのような不具合を解消できる点に特徴を有するものである。
【０１０１】
また、本実施の形態３に係る半導体装置の構成は、およそ上記実施の形態１または２に示したものと同様であるため、実施の形態１または２と同じ構成を有する部分については、同じ部材番号を付し、その詳細な説明は省略する。
【０１０２】
本実施の形態３に係る半導体装置の製造方法について、図６（ａ）〜図６（ｃ）を用いて説明すれば以下のとおりである。
【０１０３】
最初に、図６（ａ）に示される状態までの工程について説明する。単結晶Ｓｉウエハ（単結晶Ｓｉ基板）４０を、通常の洗浄法（希フッ酸により自然酸化膜を除去し、ＳＣ１、ＳＣ２洗浄でパーティクル、有機物等の除去を行うなど）にて洗浄する。
【０１０４】
次に素子分離のための薄い酸化膜（図示せず）及びゲート絶縁膜３６を、熱酸化法により所定の領域に形成する。ゲート絶縁膜３６の厚さは、５〜５０ｎｍとする。酸化法としては、パイロジェニック酸化法あるいはＨＣｌ酸化法などを用いることができる。
【０１０５】
そして、Ｗ等の原子番号の大きい金属、あるいはその金属のシリサイド、あるいはこれらの材料を含むゲート電極膜３５と多結晶Ｓｉ膜３４の複層からなるゲート電極材料を、厚さ２００〜４００ｎｍ程度、ゲート絶縁膜３６上に形成する。ここでは膜厚約５０ｎｍのｎ＋多結晶Ｓｉ上に膜厚約３００ｎｍのゲート電極膜をスパッタにより形成した。なお、ゲート電極膜３５の材料選択に関しては、実施の形態１と同様である。
【０１０６】
次に、通常のフォトリソプロセスにより、成膜されたゲート電極材料をパターニングし、ゲート電極３２を形成する。ここでは、上記ゲート電極３２の線幅を約０．３５μｍとした。その他の部分も最大幅が約２ｕｍ以下となるようにパターン化した。
【０１０７】
さらに、トランジスタの導電型に対応してＬＤＤ（Lightly Doped Drain）部５４となる箇所に自己整合的にリンまたは、ホウ素を注入する。その後、短チャネル対策の必要性に応じて、逆タイプの不純物のＨＡＬＯ注入を行い、ゲート電極３２上に該ゲート電極３２と同程度の膜厚のＳｉＯ２膜をＬＰＣＶＤ等で堆積した後、ＲＩＥ（Reactive Ion Etching）でこれをエッチングしてサイドウォール３７を形成する。
【０１０８】
次に、ＡｓまたはＢＦ２を単結晶Ｓｉウエハ４０に浅く注入し、９００℃程度の熱処理により活性化させソース領域５５、ドレイン領域５６を形成する。その後、ＴＥＯＳあるいはＴＭＣＴＳを用いたプラズマＣＶＤで膜厚約４００ｎｍ〜５００ｎｍ程度の絶縁膜３９’を形成し、ＣＭＰ（Chemical-Mechanical Polishing）により平坦化処理し、単結晶Ｓｉ膜４０上のＳｉＯ２膜（ゲート絶縁膜３６および絶縁膜３９）の膜厚を約３５０ｎｍとした。
【０１０９】
このように、本実施の形態３では、水素イオン注入を行う前に、水素又はＨｅイオンを注入する面を平坦化しておく。このようにすることで、注入された高濃度の水素イオンの分布の乱れが少なくなり、劈開分離時のＳｉ薄膜の平坦性が向上する。
【０１１０】
次に、注入エネルギー６０ｋｅＶ、ドーズ量５Ｅ１６ｃｍ−２で絶縁膜３９’の形成面に対して垂直に水素イオンの注入を行う。このとき、絶縁膜３９’を通すことによって、イオン注入を垂直に行ってもチャネリングが抑えられるとともに、劈開分離後の単結晶Ｓｉ膜の表面の平坦性が向上する。
【０１１１】
ここでは、水素イオンがゲート電極形成領域ではゲート電極の表面保護膜３８側表面から約１９０ｎｍの深さ、及びそれ以外の領域では単結晶Ｓｉウエハ４０においてゲート絶縁膜３６との境界面から約２００ｎｍの深さに水素イオンのピークができ、水素イオン注入層４１が形成される。ゲート下のチャネル部には水素イオンは注入されない。
【０１１２】
以上の工程までを終了した状態が図６（ａ）に示される。
【０１１３】
次に、図６（ｂ）に示す状態までの工程について説明する。図６（ａ）に示すように形成された単結晶Ｓｉ基板を所定の形状に切断する。
【０１１４】
一方、上記単結晶Ｓｉウエハ４０上における単結晶Ｓｉ薄膜トランジスタの主要構造の形成工程とは別に、ガラス基板などの絶縁性基板表面５０の表面全体にＴＥＯＳとＯ２との混合ガスを用いて、プラズマＣＶＤによって、膜厚約５０ｎｍのＳｉＯ２膜６０を堆積したものを用意する。
【０１１５】
ここでは、予め非単結晶Ｓｉデバイス（図示せず）として多結晶ＳｉのＴＦＴアレイ、及び簡単な走査回路のゲート・不純物ドーピング工程を終えたコーニング社のｃｏｄｅ１７３７ガラスの表面にＴＥＯＳとＯ２との混合ガスを用いて、プラズマＣＶＤによって、膜厚約５０ｎｍのＳｉＯ２膜６０を堆積したものを用意した。
【０１１６】
そして、透明絶縁性基板５０および切断した単結晶Ｓｉ基板の両基板をＳＣ−１洗浄して活性化した後、単結晶Ｓｉ基板を所定の位置にアライメントし、上記両基板を室温で密着させて接合する。なお、ＳＣ−１液はアンモニア水（ＮＨ４ＯＨ：３０％）と、過酸化水素水（Ｈ２Ｏ２：３０％）と純水（Ｈ２Ｏ）を５：１２：６０の割合で混合したものを用いた。以上の工程までを終了した状態が図６（ｂ）に示されるものである。
【０１１７】
さらに、図６（ｃ）に示す状態までの工程について説明する。図６（ｂ）の状態のものを４００℃〜６００℃、ここでは約５５０℃の温度の熱処理を行うことにより、
Si-OH + Si-OH → Si-O-Si + H2O
の反応が生じ、上記両基板の接合が原子同士の強固な結合に変わるとともに、水素イオン注入部４１にて水素が単結晶Ｓｉ中を拡散し微小気泡を生じ、水素イオン注入部４１を境に単結晶Ｓｉウエハ４０の不要部分の劈開剥離を生じさせ、単結晶Ｓｉを薄膜化して単結晶Ｓｉ薄膜４０´を形成することができる。以上の工程までを終了した状態が図６（ｃ）に示されるものである。
【０１１８】
なお、ゲート電極中に注入された水素は、平坦化膜３９の堆積時、基板温度を３００−３５０℃にした時点で大半が脱離するため、特段の問題は生じない。
【０１１９】
これ以降の工程では、上記実施の形態１と同様の工程でもって、図２に示すような、転写された単結晶Ｓｉデバイス３０と堆積による半導体材料を用いた非単結晶Ｓｉデバイス２０とが混在したデバイスを形成することができる。
【０１２０】
尚、本実施の形態３における上記説明では、実施の形態１と同様、水素イオンの注入は、単一エネルギーによる高濃度イオンの注入工程を１回のみを行ったが、実施の形態２のように注入されるイオンの濃度と注入エネルギーとを替え、２回のイオン注入工程を行ってもよい。このような２回のイオン注入工程を行った方が、劈開分離後のＳｉ膜の平坦性が優れていることは言うまでない。
【０１２１】
また、上記実施の形態１から３において、単結晶Ｓｉ薄膜トランジスタ３０におけるゲート電極３２のパターンは、直交する２方向の両方において、２μｍ以上の連続パターンを含まない形状とすることが好ましい。
【０１２２】
すなわち、ゲートパターンにおいて概ね２μｍ以上の連続領域があると、その下には水素イオン等が注入されない領域となるか又は水素イオン濃度が低い領域となるので、その部分だけＳｉ膜がきれいに劈開できず、大きくえぐれたり、くっついて分割できなくなる、といった不具合が生じる可能性がある。これに対し、ゲートパターンをいずれの方向にも概２μｍ以上連続しないように形成する事により、イオン注入時の回り込みと、劈開が横に多少走る効果とにより、上記不具合を回避して良好な分割が行えるようになる。具体例としては、大きな連続パターンに２〜５μｍ程度の穴を開け、ゲートパターン内の概２μｍ以上の連続パターンが生じないようにすることが考えられる。
【産業上の利用可能性】
【０１２３】
特性の異なる２種類の半導体デバイスを同一基板上に形成することができ、それぞれの長所を生かした用い方をすることによって、表示装置をはじめとするさまざまな用途に適用できる。特に、ＴＦＴで駆動するアクティブマトリクス駆動液晶表示装置等に用いることによって、同一基板上に周辺駆動回路やコントロール回路を一体集積化した液晶表示装置の回路性能改善に利用することができる。
【図面の簡単な説明】
【０１２４】
【図１】図１（ａ）ないし図１（ｃ）本発明の一実施形態を示すものであり、実施の形態１に係る半導体装置の製造工程を示す断面図である。
【図２】本発明に係る半導体装置の構造例を示す断面図である。
【図３】水素イオンおよびＨｅイオンの単位エネルギー当たりの飛程と、イオン注入が行われる材料の原子番号との関係を示すグラフである。
【図４】水素イオンおよびＨｅイオンの単位エネルギー当たりの飛程と、イオン注入が行われる材料の密度との関係を示すグラフである。
【図５】実施の形態２に係る半導体装置の製造工程を示す断面図である。
【図６】実施の形態３に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【０１２５】
１０    半導体装置
２０    非単結晶Ｓｉ薄膜トランジスタ（非単結晶Ｓｉ薄膜からなる薄膜トランジスタ）
２１    非単結晶Ｓｉ薄膜
３０    結晶Ｓｉ薄膜トランジスタ（単結晶Ｓｉからなる薄膜トランジスタ）
３２    ゲート電極
３４    多結晶Ｓｉ膜（ゲート電極）
３５    ゲート電極膜
３６    ＳｉＯ２膜（ゲート絶縁膜）
３８    表面保護膜（ＳｉＯ２膜）
３９    絶縁膜
３９’  絶縁膜（平坦化用絶縁膜）
４０’  単結晶Ｓｉ薄膜
５０    絶縁基板
【図１】
2005277092.tif 000003
【図２】
2005277092.tif 000004
【図３】
2005277092.tif 000005
【図４】
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【図５】
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【図６】
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