(57)【要約】  【課題】  インダクタンス値を連続的に変更できるインダクタンス可変素子を提供する。    【解決手段】  第１のインダクタと、第１のインダクタと互いに誘導結合する第２のインダクタと、１つまたは２つの電圧利得可変素子とを有し、第１のインダクタの一端または両端に電圧利得可変素子が直列に接続し、第１のインダクタと電圧利得可変素子が直列接続した回路に、第２のインダクタが並列に接続し、電圧利得可変素子の電圧利得を可変することでインダクタンス値を可変する。電圧利得可変素子は、電圧利得可変増幅器、可変抵抗器、または可変容量素子のいずれかで構成することができる。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１のインダクタと、該第１のインダクタと互いに誘導結合する第２のインダクタと、１つまたは２つの電圧利得可変素子とを有し、上記第１のインダクタの一端または両端にそれぞれ１つの上記電圧利得可変素子が直列に接続し、該第１のインダクタと電圧利得可変素子が直列接続した回路に、上記第２のインダクタが並列に接続し、上記電圧利得可変素子の電圧利得を可変することでインダクタンス値を可変することを特徴とするインダクタンス可変素子。
【請求項２】
請求項１記載のインダクタンス可変素子において、上記電圧利得可変素子を電圧利得可変増幅器、可変抵抗器、または可変容量素子のいずれかで構成することを特徴とするインダクタンス可変素子。
【請求項３】
請求項１または２いずれか記載のインダクタンス可変素子において、上記第１のインダクタ、上記第２のインダクタおよび上記電圧利得可変素子を、同一半導体基板上に形成することを特徴とするインダクタンス可変素子。
【請求項４】
請求項３記載のインダクタンス可変素子において、上記第１のインダクタと第２のインダクタを２つの配線層で形成し、該配線層の間に絶縁層を介して、平面位置がほぼ重なるように配置することを特徴とするインダクタンス可変素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はインダクタンス素子あるいはインダクタンス素子を有する半導体集積回路に関し、特にインダクタンス値を可変することができ、高周波集積回路における利用に適したインダクタンス可変素子に関する。
【背景技術】
【０００２】
近年、電子技術の発展に伴い、電子回路は各種分野において幅広く用いられており、特に半導体製造技術の進歩に伴って集積度が飛躍的に向上したＬＳＩ等が一般的になっている。このようなＬＳＩ等の半導体集積回路のうち、特に高周波集積回路では、スパイラルインダクタを用いた整合回路内蔵の低雑音増幅器などが用いられている。
【０００３】
しかし、製造工程のばらつきにより、半導体集積回路を構成するトランジスタの入出力インピーダンスが設計値からばらつく場合がある。このため半導体集積回路におけるインピーダンス整合回路では、所望のインダクタンス値を得たとしても、実際に集積回路に組み込んだ状態では他の半導体素子との整合をとることができず、インダクタンス値を変える必要が出てくる。インダクタンス値を変更する方式としては、複数のインダクタ用導体をスイッチで選択的に切り替えることで多値可変のインダクタンス可変素子が提案されている（特許文献１）。
【０００４】
図５は従来のインダクタンス可変素子の説明図である。この種のインダクタンス可変素子は、半導体基板上にスパイラル状の第１の配線層２１０と引出し配線用の第２の配線層２２０およびスイッチＳＷから構成されており、第２の配線層２２０の３つの引出し配線がそれぞれ、スイッチＳＷの端子１、端子２、端子３のいずれかに接続する。また、第１の配線層２１０と第２の配線層２２０は貫通孔ＶＩＡを介して接続している。スイッチＳＷの端子１、端子２、端子３を切り替えることで、インダクタンス可変素子の入出力端子２００、３００間のインダクタンス値を可変することができる。
【０００５】
図５に示す例では、スパイラル状の導体の巻き数は約２．５ターンであるため、例えば、スイッチＳＷを端子１に切り替えると、約２．５ターンのインダクタンス素子となる。またスイッチＳＷを端子２に切り替えると、ほぼ内周側に位置する１ターン部分を無効とすることができ、全体として約１．５ターンのインダクタンス素子として使用することができる。同様にスイッチＳＷを端子３に切り替えると、ほぼ内周側に位置する２ターン部分を無効とすることができ、全体として約０．５ターンのインダクタンス素子として使用することができる。このように、スイッチＳＷを選択することで、所望のインダクタンス値に可変することができる構成となっている。
【特許文献１】特開平７−１４２２５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のインダクタンス可変素子は、スイッチＳＷを切り替えることによって、予め設定した複数のインダクタンス値のいずれかを選択的に、換言すればディジタル的に切り替えていた。しかし、半導体集積回路においてインピーダンス整合回路に従来のインダクタンス可変素子を用いた場合、ディジタル的にインダクタンス値を可変しているため、インダクタンス値を微調整することができなかった。従って、所望のインダクタンス値が、切り替え可能なインダクタンス値の間にある場合、インピーダンス整合回路を最適な状態に調整することができないという問題があった。そこで本発明は、インダクタンス値を連続的に変更することができるインダクタンス可変素子を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１に係る発明は、第１のインダクタと、該第１のインダクタと互いに誘導結合する第２のインダクタと、１つまたは２つの電圧利得可変素子とを有し、上記第１のインダクタの一端または両端にそれぞれ１つの上記電圧利得可変素子が直列に接続し、該第１のインダクタと電圧利得可変素子が直列接続した回路に、上記第２のインダクタが並列に接続し、上記電圧利得可変素子の電圧利得を可変することでインダクタンス値を可変することを特徴とする。
【０００８】
請求項２に係る発明は、請求項１記載のインダクタンス可変素子において、上記電圧利得可変素子を電圧利得可変増幅器、可変抵抗器、または可変容量素子のいずれかで構成することを特徴とする。
【０００９】
請求項３に係る発明は、請求項１または２いずれか記載のインダクタンス可変素子において、上記第１のインダクタ、上記第２のインダクタおよび上記電圧利得可変素子を、同一半導体基板上に形成することを特徴とする。
【００１０】
請求項４に係る発明は、請求項３記載のインダクタンス可変素子において、上記第１のインダクタと第２のインダクタを２つの配線層で形成し、該配線層の間に絶縁層を介して、平面位置がほぼ重なるように配置することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、電圧利得可変素子の電圧利得を制御することにより、連続的にインダクタンスを可変することができる。また、電圧利得可変素子をトランジスタ等によって半導体基板上に形成することで、インダクタと一体で半導体集積回路上に形成することができる。しかもインダクタを２つの配線層を用いて重ねるように形成することで、高いインダクタンス値が得られると同時に、占有面積を削減することも可能となる。
【００１２】
また、整合回路においては、インダクタンス値を連続的に可変できるため、他の回路と接続した状態で微調整できるので、高周波集積回路として好適となる。
【発明を実施するための最良の形態】
【００１３】
本発明のインダクタンス可変素子は、第１のインダクタと、第１のインダクタと互いに誘導結合する第２のインダクタと、１つまたは２つの電圧利得可変素子とを有し、第１のインダクタの一端または両端にそれぞれ１つの電圧利得可変素子が直列に接続し、第１のインダクタと電圧利得可変素子が直列接続した回路に、第２のインダクタが並列に接続し、電圧利得可変素子の電圧利得を可変することでインダクタンス値を可変する構成となっている。以下、実施例について詳細に説明する。
【実施例１】
【００１４】
図１は本発明の第１の実施例に係るインダクタンス可変素子の説明図である。図１に示すインダクタンス可変素子１００Ａは、第１のインダクタ１０と、この第１のインダクタ１０と互いに誘導結合されている第２のインダクタ１１と、２つの電圧利得可変素子である電圧利得可変増幅器１２、１３からなり、第１のインダクタ１０の両端をそれぞれ２つの電圧利得可変増幅器１２、１３の出力端子に接続し、第２のインダクタ１１の端子をそれぞれ２つの電圧利得可変増幅器１２、１３の非反転入力端子に接続している。
【００１５】
入出力端子２０、２１に電圧を加えると、電圧利得可変増幅器１２、１３の利得により第１のインダクタ１０には利得倍された電流が流れる。第１のインダクタ１０の磁束密度はこの電流によって変化するため、電圧利得を変化させることで第１のインダクタ１０の磁束密度を変化させることができることになる。一方、第２のインダクタ１１は第１のインダクタ１０と互いに誘導結合されているため、電圧利得可変増幅器１２、１３の電圧利得の変化は結局、第２のインダクタの磁束密度の変化となり、入出力端子２０、２１からみたインダクタンス値が変化する。電圧利得が増加すると２つのインダクタの巻き方向が同じであれば、インダクタンスの値は増加し、巻き方向が逆であれば減少する。このように、電圧利得可変増幅器の利得を変化させることにより、入出力端子２０、２１間のインダクタンス値を連続的に可変することが可能となる。一例として、電圧利得可変増幅器１２、１３の利得を０とした場合、インダクタンス値が１．８ｎＨであったものが、利得を１とした場合には、３．４ｎＨに変化することが確認された。
【００１６】
なお、第１のインダクタ１０に接続する電圧利得可変増幅器は、その両端に接続する必要はなく、いずれか一方でよい。
【実施例２】
【００１７】
図２は本発明による第２の実施例に係るインダクタンス可変素子の説明図である。図２に示すインダクタンス可変素子１００Ｂは、図１に示すインダクタンス可変素子の電圧利得可変増幅器１２、１３を電界効果トランジスタ２５、２６に置き換えたものである。それぞれのゲート同士を接続した制御端子２３に制御電圧Ｖｃｏｎを印加し、電界効果トランジスタ２５、２６を非飽和領域で動作させると、これらは可変抵抗器として働く。制御電圧Ｖｃｏｎを変化させることで第１のインダクタ１０に入力される電圧の大きさを変えることができる。これは電圧利得可変増幅器を用いた場合、利得を増加させることで、インダクタンス値を連続的に増加させることができるのに対し、上記可変抵抗器を用いた場合は、利得を持たせることができないので、インダクタンス値を増加させることができないが、制御電圧Ｖｃｏｎを変えることで、インダクタンス値を連続的に変化させることができるという同様の効果を得ることができ、しかも１つの電界効果トランジスタと２つのインダクタからなっているため、容易に構成することが可能である。またこの電界効果トランジスタを可変容量素子に置き換えても良い。さらに、第１のインダクタ１０に接続する電界効果トランジスタ等は、その両端に接続する必要はなく、いずれか一方で良い。
【実施例３】
【００１８】
図３は本発明による第３の実施例に係るインダクタンス可変素子の説明図である。図３に示すインダクタンス可変素子１００Ｃは、図１に示す第１のインダクタ１０と第２のインダクタ１１を半導体基板上に形成する場合を示している。図３に示すように第１のインダクタ１０と第２のインダクタ２０を、それぞれ半導体基板上に形成した第１の導体３０と第２の導体３１で構成し、電圧利得可変増幅器を同一の半導体基板上にトランジスタを用いて形成することで、一体的に半導体集積回路に組み込むことが可能となる。なお、上記第２の実施例同様、電圧利得可変増幅器の代わりに、可変抵抗器、あるいは可変容量素子とすることができ、また第１のインダクタ１０の一方のみに接続する構成とすることも可能である。
【実施例４】
【００１９】
図４は本発明による第４の実施例に係るインダクタンス可変素子の説明図である。図４（ａ）は第１のインダクタ４０の平面図を、図４（ｂ）は第２のインダクタ５０の平面図を、図４（ｃ）はインダクタンス可変素子１００Ｄの平面図を示している。図４（ｃ）に示すように本実施例のインダクタンス可変素子１００Ｄは、図３に示す第１の導体３０と第２の導体３１を、絶縁層（図示せず）を介して分離した第１の配線層４０と第２の配線層５０で構成し、半導体基板上にそれぞれの平面位置がほぼ重なるように形成している。図４（ａ）、（ｂ）に示すように第１の配線層４０と第２の配線層５０をそれぞれスパイラル状に形成し、絶縁層（図示せず）を介して分離、形成した引出し配線となる第３の配線層４１と第４の配線層５１にそれぞれ貫通孔ＶＩＡで短絡している。第１の配線層４０と、第２の配線層５０を平面位置がほぼ重なるように配置することで、実施例３で説明したインダクタンス可変素子よりも高いインダクタンス値を得ることができるという利点がある。また、占有面積を削減できるという利点もある。
【００２０】
本実施例においても、上記第２の実施例同様、電圧利得可変増幅器の代わりに、可変抵抗器、あるいは可変容量素子とすることができ、また第１のインダクタ１０の一方のみに接続する構成とすることも可能である。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施例に係るインダクタンス可変素子の説明図である。
【図２】本発明の第２の実施例に係るインダクタンス可変素子の説明図である。
【図３】本発明の第３の実施例に係るインダクタンス可変素子の説明図である。
【図４】本発明の第４の実施例に係るインダクタンス可変素子の説明図である。
【図５】従来のこの種のインダクタンス可変素子の説明図である。
【符号の説明】
【００２２】
１０；第１のインダクタ、１１；第２のインダクタ、１２；第１の電圧利得可変増幅器、１３；第２の電圧利得可変増幅器、２０、２１；入出力端子、２３；制御端子、２５、２６；電界効果トランジスタ、３０；第１の導体、３１；第２の導体、４０；第１の配線層、４１；第３の配線層、５０；第２の配線層、５１；第４の配線層、１００；インダクタンス可変素子、２００、３００；入出力端子、２１０；第１の配線層、２２０；第２の配線層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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