(57)【要約】【課題】ピッチが狭い導電構造のアレイをデコードできるようにする。【解決手段】本開示は、電界効果トランジスタ(FET)の多重化／多重分離化アーキテクチャ804と、それらを製造するための方法とに関する。これらのFETの多重化／多重分離化アーキテクチャ804のうちの１つは、ピッチが狭い導電構造404又は1504のアレイ402又は1502のデコード（多重化／多重分離化）を可能にする。別のアーキテクチャは、ピッチが狭いか又は別様の、様々なタイプの導電構造のアレイ402及び1502の効率的なデコードを可能にする。更にまた、FETの多重化／多重分離化アーキテクチャ804を形成するためのプロセスが開示され、それらのプロセスは、位置合わせに依存しない処理ステップを使用する。これらのプロセスのうちの１つは、１つの低い精度のインプリンティングステップと、更なる、位置合わせに依存しない処理ステップとを使用する。【選択図】図４
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【特許請求の範囲】
【請求項１】
導電構造（４０４）のアレイ（４０２）を形成するステップと、
位置合わせに依存しない技法によって、前記導電構造（４０４）の前記アレイ（４０２）上に、複数の様々な異なる厚み（４０６）の誘電体構造（４０８）を形成するステップと、
電界効果トランジスタの多重化／多重分離化アーキテクチャ（８０４）を効果的に画定するために、前記様々な異なる厚みの誘電体構造（４０８）上に複数のアドレス線（８０２）を形成するステップ
とを含む、方法。
【請求項２】
前記導電構造（４０４）の前記アレイ（４０２）を形成する前記ステップは、位置合わせに依存しない技法によって前記アレイ（４０２）を形成するステップを含む、請求項１に記載の方法。
【請求項３】
前記導電構造（４０４）の前記アレイ（４０２）を形成する前記ステップは、９０ナノメートル未満か又は約９０ナノメートルのピッチを有するように、前記導電構造（４０４）の前記アレイ（４０２）を形成するステップを含む、請求項１に記載の方法。
【請求項４】
前記導電構造（４０４）の前記アレイ（４０２）を形成する前記ステップは、
構造（３０４、３０６、及び３０８）の細長く延びた行（３０２）を形成するステップであって、前記構造（３０４、３０６、及び３０８）は、２つか又は３つ以上の異なる厚みを有する、ステップと、
前記構造（３０４、３０６、及び３０８）のうちの必ずしも全てというわけではないが１つか又は複数によって画定された領域（３１０、３１２、及び３１４）内において前記導電構造（４０４）の前記アレイ（４０２）を形成するステップ
とを含むことからなる、請求項１に記載の方法。
【請求項５】
前記細長く延びた行（３０２）を形成する前記ステップは、前記細長く延びた行（３０２）の全てを一度にインプリントするステップを含む、請求項４に記載の方法。
【請求項６】
前記細長く延びた行（３０２）を形成する前記ステップは、位置合わせ精度が低い技法によって前記細長く延びた行（３０２）を形成するステップを含む、請求項４に記載の方法。
【請求項７】
導電構造（４０４又は１５０４）のアレイ（４０２又は１５０２）と、
前記導電構造（４０４又は１５０４）に近接する厚い領域（６０２）と薄い領域（６０４）とを有する誘電体構造（４０８）のアレイ（４０６）と、
前記誘電体構造（４０８）に近接するアドレス線（８０２）を有する多重化／多重分離化アーキテクチャ（８０４）であって、前記アドレス線（８０２）と前記厚い領域（６０２）又は前記薄い領域（６０４）とは、前記アドレス線（８０２）と前記導電構造（４０４又は１５０４）との間で電気的に伝達し合うことを可能にする電界効果トランジスタ（ＦＥＴ）を形成することからなる、多重化／多重分離化アーキテクチャ
とを備える、システム。
【請求項８】
前記導電構造（４０４又は１５０４）の前記アレイ（４０２又は１５０２）は、９０ナノメートル未満か又は約９０ナノメートルのピッチを有する、請求項７に記載のシステム。
【請求項９】
前記導電構造（１５０４）は各々、高導電性領域（１２０２）と半導性領域（１５０６）とを含む、請求項７に記載のシステム。
【請求項１０】
前記誘電体構造（４０８）の前記厚い領域（６０２）は、前記半導性領域（１５０６）に物理的に近接しており、前記ＦＥＴを形成する、請求項９に記載のシステム。
【請求項１１】
前記誘電体構造（４０８）の前記厚い領域（６０２）と前記薄い領域（６０４）とは、それぞれに近接している前記導電構造（４０４又は１５０４）と実質的に同じ幅を有する、請求項７に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタの多重化／多重分離化のアーキテクチャと、その形成方法とに関する。
【０００２】
［関連特許出願］
２００３年２月６日に出願されたKornilovich他による「MULTILEVEL IMPRINT LITHOGRAPHY」と題する、米国特許出願第１０／４５３，３２９号が、本出願に関連付けられる。
【背景技術】
【０００３】
［背景］
ピッチが狭いワイヤのアレイの内部及び外部への電気的な伝達は、困難である可能性がある。困難である可能性があるのは、間違って近傍のワイヤに接続することなく、電気的な結合端子（ボンディングパッド）を各ワイヤに位置合わせをすることが、装置に高精度な能力を要求する可能性があるからである。
【０００４】
アレイのワイヤに電気的に接続するための１つの構造は、多重化／多重分離化アーキテクチャ（「ｍｕｘ／ｄｅｍｕｘアーキテクチャ」）と呼ばれる。ｍｕｘ／ｄｅｍｕｘアーキテクチャは、電気的な結合端子が、アレイの各ワイヤに接続されることか又は位置合わせさせられることを必要としない。その代わりに、１つの結合端子が、典型的には、そのアレイの全てのワイヤに接続される。
【０００５】
しかしながら、この１つの結合端子は、アレイの各ワイヤと個別に伝達し合うことができない。ワイヤどうしを区別するために、トランジスタのようなアドレス素子（又はアドレス指定素子）を、各ワイヤに接触させることが可能である。例えば、１６本のワイヤをなすアレイの場合、４つのトランジスタを各ワイヤに接触させることが可能である。該トランジスタをオンとオフとに選択的に切り替えることによって、１６本のワイヤのうちの１本だけが、１つの結合端子と伝達し合うことを許されることが可能である。このｍｕｘ／ｄｅｍｕｘアーキテクチャを製造することは、典型的には、１つの結合端子を各ワイヤに接続することよりもコストが安く、より信頼性が高い。
【０００６】
例えば、図１において、約１０００ナノメートルのピッチ１０３を有するワイヤ１０２のアレイが、１つの共通ノード１０４に電気的に接続される。ピッチは、ワイヤ間の距離に、これらのワイヤのうちの1本の幅を加えたものである。従って、１ミリメートル幅のワイヤを有し、且つ、２ミリメートルの間隔で離して配置されたアレイのピッチは、３ミリメートルである。アレイ１０２のワイヤ（複数）１０６を、数字１０８で示されるｍｕｘ／ｄｅｍｕｘアーキテクチャを用いて、個別に伝達し合うことができる。このｍｕｘ／ｄｅｍｕｘ１０８は、４つの異なるアドレス回路１１０、１１２、１１４、及び１１６を有し、その各アドレス回路は、２つのアドレス線を介して１組のトランジスタ１１８と伝達し合う。これらのアドレス回路は、トランジスタ１１８をオンか又はオフに切り替えることができる。該アドレス回路は、該トランジスタ１１８に接続されている。トランジスタ１１８をオン及びオフに切り替えることによって、ワイヤ１０６のうちの１つだけが、電圧源１２０と同じ電圧を有することになるが、そのワイヤ１０６のうちの残りは、電圧を持たないことになる。従って、ワイヤ１０６のうちの１つだけが、選択されることができ、よって、電圧源１２０と同じ電圧を有する。
【０００７】
例えば、第３のワイヤ１２２と接触している４つのトランジスタ１１８の全てがオンに切り替えられる場合には、該第３のワイヤ１２２を選択することができる。第３のワイヤ１２２のトランジスタ１１８は、アドレス回路１１０をオンに切り替え、回路１１２をオンに切り替え、回路１１４をオフに切り替え、及び回路１１６をオンに切り替えることによって、オンに切り替えられる。オンに切り替えられる時には、各アドレス回路の「論理的な肯定」側にあるトランジスタ１１８がオンに切り替わり、「論理的な否定」側にあるトランジスタ１１８がオフに切り替わる。逆の場合も同様である。アドレスワイヤ１２４、１２６、１２８、及び１３０は、アドレス回路１１０、１１２、１１４、及び１１６を、それぞれオンか又はオフに切り替えるために使用される。
【特許文献１】米国特許出願第１０／４５３，３２９号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
このｍｕｘ／ｄｅｍｕｘアーキテクチャ１０８に関する１つの問題点は、そのアーキテクチャが、典型的には製造中にワイヤに位置合わせさせられる必要がある（トランジスタ、ダイオード、及び抵抗器のような）アドレス素子を使用することである。これらの素子をワイヤに位置合わせすることを、アレイのワイヤが十分に広いピッチ１０３を有する場合には、標準的な処理装置によって達成することができる。しかしながら、より狭いピッチの場合には、ｍｕｘ／ｄｅｍｕｘアーキテクチャ１０８のアドレス素子は、アレイのワイヤに位置合わせすることができない可能性がある。  
【０００９】
従って、ピッチが狭いデバイスに対するニーズがあり、それらを電気的にアドレス指定するための方法に対するニーズがある。
【課題を解決するための手段】
【００１０】
本発明の一実施例は、
導電構造（４０４）のアレイ（４０２）を形成するステップと、
位置合わせに依存しない技法によって、前記導電構造（４０４）の前記アレイ（４０２）上に、複数（４０６）の様々な異なる厚みの誘電体構造（４０８）を形成するステップと、
電界効果トランジスタの多重化／多重分離化アーキテクチャ（８０４）を効果的に画定するために、前記様々な異なる厚みの誘電体構造（４０８）上に複数のアドレス線（８０２）を形成するステップ
とを含む、方法である。
【発明の効果】
【００１１】
位置合わせ（アライメント）に依存しない技法によって、ピッチが狭い導電構造のアレイをデコード（多重化／多重分離化）することが可能になる。
【実施例】
【００１２】
同様の構成要素と特徴とを参照するために、本開示及び図面の全体を通して同じ番号が使用される。
【００１３】
［概要］
本出願は、電界効果トランジスタ（ＦＥＴ）の多重化／多重分離化（ｍｕｘ／ｄｅｍｕｘ）アーキテクチャと、それらを形成するための方法とを開示する。これらのｍｕｘ／ｄｅｍｕｘアーキテクチャのうちの１つは、ピッチが狭い導電構造のアレイののデコード（多重化／多重分離化）を可能にする。別のアーキテクチャは、ピッチが狭いか又は別様の、様々なタイプの導電構造のアレイの効率的なデコード（多重化／多重分離化）を可能にする。
【００１４】
更にまた、ＦＥＴのｍｕｘ／ｄｅｍｕｘアーキテクチャを形成するためのプロセスが開示され、それらのプロセスは、いくつか例において、位置合わせ（アライメント）に依存しない処理ステップを使用する。これらのプロセスのうちの１つは、ある低い精度の処理ステップと、更なる、位置合わせに依存しない処理ステップとを使用する。正確な位置合わせステップに依存しないことにより、このプロセスは、正確な位置合わせステップに依存するプロセスよりも、コストを低減することができ、及び／又は、より製造しやすくすることができる。
【００１５】
［インプリンティング］
まず最初に図２を参照すると、基板２０２上に様々な材料層が形成されている。第１の誘電体層２０４は、基板２０２上に形成され、酸化シリコンのような材料を含む。当然、他の誘電体材料を使用することもできる。層２０６は、基板２０２の上方に形成され、この例において、ドープされてないシリコンのような半導性前駆物質か、又は約１０１７ｃｍ−３までドープされたシリコンのような半導性材料を含む。層２０４及び２０６の上方には、第２の誘電体層２０８を形成することができ、酸化シリコン及び／又は酸化タンタルのような１つか又は複数の誘電体材料を含む。後述される他の実施形態において、第２の誘電体層２０８は形成されない。インプリント（又はパターンの刷り込み）が可能な層２１０は、基板２０２の上方に形成され、シリコンのような材料を含む。
【００１６】
一実施形態において、第２の誘電体層２０８は、異なる誘電率を有する２つの材料を含む。例えば、層２０８は、高ｋ誘電体層２１２と、低ｋ誘電体層２１４とを含むことができる。高ｋ誘電体層２１２は、酸化タンタルか又は酸化ハフニウムのような、低ｋ誘電体層２１４よりも高い誘電率を有する誘電体材料を含むことができる。低ｋ誘電体層２１４は、例えば、二酸化シリコンを含むことができる。
【００１７】
図２内に示される説明中の実施形態において、第１の誘電体層２０４は約２００ナノメートル厚であり、半導性層２０６は約２０ナノメートル厚であり、第２の誘電体層２０８は約５０ナノメートル厚であり（高ｋ誘電体層２１２は、存在する場合には、この厚みのうちの約１〜５ナノメートルである）、及びインプリント可能層２１０は約３０ナノメートル厚である。
【００１８】
インプリントするモールド（型枠）２１８もまた、図２内に記載されており、該モールド２１８は、インプリント可能層２１０を機械的にプレスすることによって、該インプリント可能層２１０をインプリントすることができる。
【００１９】
図３を参照すると、様々な異なる厚みを有する構造の細長く延びた行３０２が、形成されている。説明中の実施形態において、行３０２とそれらの行の間の構造とを形成するために、モールド２１８は、インプリント可能層２１０上に一度プレスされる。この実施形態において、行３０２は、細長く延びた寸法部（dimension）と、異なる厚みの段として複数の厚み構造を示している該寸法部に沿った断面とを有する。図示された例において、第１の段３０４、第２の段３０６、及び第３の段３０８が形成されている。各々の段３０４、３０６、及び３０８はまた、その段の下の領域を画定する。図示された例において、第１の領域３１０、第２の領域３１２、及び第３の領域３１４が、それぞれ画定される。第１の段３０４と第２の段３０６とは、約５〜１００ナノメートルの厚みを有する。図示された例において、第１の段３０４は、第２の段３０６よりも約２０〜３００％だけ厚い。第３の段３０８は、０〜５ナノメートルのように、厚みがほとんど無いか、又は全く無い可能性がある。
【００２０】
（上から見た）平面図は、細長く延びた行３０２の特有の断面を示す。これらの行３０２を、細長く延びた行３０２の３次元の凹の状態であるモールド２１８による１つのインプリンティングステップによって形成することができる。その（上から見た）平面図において、第１の段３０４は、線Ａ−Ａ’に沿った断面内に示されるような同じ塗りつぶしパターンによって示されている。しかしながら、第２の段３０６は、読み手がその構造を頭に思い描くことを助けるために、異なる塗りつぶしパターン（斜め模様の網がけ）によって示されている。
【００２１】
少なくとも１つの実施形態において、行３０２は、非常に低い、位置合わせ精度（アライメント精度）を利用するか、又は必要とするプロセスによって形成されることが可能である。例えば、説明中の実施形態において、モールド２１８を、行３０２が位置合わせされなければならない（基板２０２のサイズを除く）既存の構造にかかわり無く、インプリント可能層２１０上にプレスすることができる。基板２０２を十分に大きくさせることによって、行３０２を、低い精度の装置によって形成することができる。基板２０２が、例えば、１０平方センチメートルであり、且つ、モールド２１８が１平方センチメートルの１０分の１である場合には、そのモールド２１８は、約±５センチメートルの許容誤差の能力を有する装置によってインプリント可能層２１０上にプレスされることが可能である。従って、行３０２を、位置合わせ（アライメント）にほとんど関係無く形成することができる。
【００２２】
［位置合わせに依存しない技法］
図４を参照すると、導電構造４０２のアレイは、エッチングか、又は別の適合可能で且つ位置合わせ（アライメント）に依存しない技法によって形成される。アレイ４０２は、細長く延びた行３０２の様々な異なる厚みによって画定された領域内の半導性層２０６部分を除去することによって形成されることが可能である。
【００２３】
説明中の実施形態において、アレイ４０２は、第３の領域３１４内における半導性層２０６部分を除去することにより、領域３１２内と領域３１０内とに形成される。そうすることによって、この実施形態において、９０ナノメートル未満か又は約９０ナノメートルのピッチを有する導電構造４０４のアレイ４０２が形成される。アレイ４０２は、アレイ４０２の導電構造４０４の細長く延びた寸法部（dimension）に対して垂直な断面において示されている。更にこの実施形態において、導電構造４０４は、半導性層２０６からの材料を含む。導電構造４０４が高導電性材料も含む他の実施形態は、図８に続いて、より詳細に説明される。
【００２４】
［半導性、導電構造のアレイ］
説明中の実施形態において、位置合わせに依存しない（アレイ４０２を形成するための）技法の一部としてか、又は別個の位置合わせに依存しない技法によってかのいずれかにより、誘電体構造４０８のアレイもまた形成される。この実施形態において、誘電体構造４０８のアレイ４０６は、導電構造４０４のアレイ４０２と物理的に接触しており、導電構造４０４のアレイ４０２の構成を忠実に反映している。
【００２５】
同様に、説明中の実施形態において、誘電体層２０８と半導性層２０６とにおける第３の領域３１４は、除去されるが、第１の領域３１０と第２の領域３１２とは、除去されない。何故ならば、第１の領域３１０と第２の領域３１２とは、行３０２の第１の段３０４と第２の段３０６とによって保護されるからである。
【００２６】
図５を参照すると、時間−エッチングによってか、又は別の適合可能で且つ位置合わせに依存しない技法によって、行３０２の厚みの幾らかの部分が除去される。
【００２７】
説明中の実施形態において、第１の段３０４は更に薄くさせられ、第２の段３０６は除去されて、第２の領域３１２内において誘電体構造４０８のうちのいくつかの部分の上部を露出する。
【００２８】
図６を参照すると、アレイ４０２上に、様々な異なる厚みの誘電体構造６００が形成されている。これらの様々な異なる厚みの誘電体構造６００は、誘電体構造のうちのいくつかの部分の厚みか又は誘電体構造の全ての厚みを変化させることなどによって、アレイ４０６の誘電体構造４０８を差別化することにより、形成されることが可能である。そうすることによって、適切な閾値電圧を有するＦＥＴのためのゲートとして機能することができる、誘電体構造のうちのいくつかの部分（ゲート６０２として示される）が形成されるが、他の部分（非ゲート６０４として示される）は、ゲートとして機能することができないか、又は結果として閾値電圧が動作範囲外であるかのいずれかである。説明中の実施形態において、ゲート６０２は、約２〜１０ナノメートル厚であり、非ゲートは、約１０〜１００ナノメートル厚である。アレイ４０６の誘電体構造４０８のうちのいくつかの部分を、時間−エッチングによってか又は別の位置合わせに依存しない技法によって差別化するために、薄くすることができる。この技法の一部として、第１の段３０４を除去することもまたできるか、又は別個の適合可能な技法によってどちらの技法も位置合わせに依存しなくすることもできる。
【００２９】
誘電体層２０８が高ｋ誘電体層２１２と低ｋ誘電体層２１４とを含む説明中の実施形態において、低ｋ誘電体材料２１４を、除去することができ、それによって、誘電体構造４０８を、ゲート６０２と、非ゲート６０４とに差別化することができる。非ゲート６０４は、高ｋ誘電体層２１２と低ｋ誘電体層２１４との両方を含むことができるが、低ｋ誘電体層２１４は、ゲートの電気的なキャパシタンスに支配的な影響を及ぼすこととなり、それにより、非ゲート６０４を低い誘電率に効果的に保持する。
【００３０】
誘電体層２０８が、低ｋ誘電体層２１４を含み、且つ、高ｋ誘電体層２１２を含まない別の実施形態（同様に図６内に示されている）において、誘電体構造４０８の様々な異なる厚みは、アレイ４０６の誘電体構造を、ゲート６０２と非ゲート６０４とに差別化する。
【００３１】
図６をまた参照すると、導電構造４０４のうちの１つの細長く延びた寸法部に沿った（線Ｂ−Ｂ’に沿った）断面が示されている。この断面は、１つの例示的な導電構造４０４上にあるゲート６０２及び非ゲート６０４と、ゲート６０２の付近にある領域６０６とを示す。
【００３２】
一実施形態において、領域６０６における導電構造４０４の導電率は、打ち込み（implantation）によってか、又は別の適合可能で且つ位置合わせに依存しない技法によって変化させられる。これらの領域６０６の極性は、導電構造４０４がこれらの領域６０６において導電性を無くすように変化させられる。非ゲート６０４付近の領域における極性は、非ゲート６０４の追加の厚みのためか、又はゲート６０２とは異なる材料を含むことのために、変化させられない。ゲート６０２は、適切に充電された場合には、これらの領域６０６における極性を反転するために使用されることが可能であり、それにより、測定可能な電流が導電構造４０４を通過することが可能になる。しかしながら、説明中の実施形態において、領域６０６の極性が変化させられない場合には、領域６０６における導電率を低減するために、ゲート６０２を使用することができる。
【００３３】
図７を参照すると、化学蒸着法（chemical vapor deposition）、スピンコーティング、又は他の適合可能で且つ位置合わせに依存しない技法を用いて、導電構造４０４間にパッシベーション層７０２が形成されている。このパッシベーション層７０２は、ゲート６０２と非ゲート６０４とを有する誘電体構造アレイ４０６の（上から見た）平面図内において示される。アレイ４０６は、導電構造４０４の細長く延びた寸法部に対して零度でない角度（ここでは約９０度）に配向されたゲート６０２及び非ゲート６０４の細長く延びた行７０４を含む。これらの行７０４はそれぞれ、細長く延びた寸法部に沿ったゲート６０２と非ゲート６０４との特有の構成（又は配列）を有することができる。これらの行７０４のうちの１つが、導電構造４０４がパッシベーション層７０２によって分離された状態で、線Ｄ−Ｄ’に沿った断面において示されている。導電構造４０４のうちの１つの細長く延びた寸法部に沿った断面もまた示されている（線Ｃ−Ｃ’）。
【００３４】
［ＦＥＴゲートのアドレス指定］
図８を参照すると、光リソグラフィか又は他の適合可能な技法を用いて、ゲート６０２上にアドレス線８０２が形成されている。アドレス線８０２は、ゲート６０２を通して、導電構造４０４のアレイ４０２と伝達し合うことができる。これらのアドレス線８０２とゲート６０２とは、アレイ４０２とのＦＥＴベースの伝達を可能にする、ＦＥＴのｍｕｘ／ｄｅｍｕｘアーキテクチャ８０４を形成する。
【００３５】
一実施形態において、アドレス線８０２は、細長く延びた行７０４と実質的に互いに平行に形成され、且つ、ゲート６０２と非ゲート６０４との上に形成される。
【００３６】
［半導性領域と高導電性領域とを有する導電構造］
図９を参照すると、高導電性層（導電性が高い層）９０２は、第１の誘電体層２０４と半導性層２０６とを有する基板２０２の上方に形成されている。高導電性層９０２は、アルミニウムか又は金のような１つか又は複数の高導電性材料を含むことができる。インプリント可能層２１０もまた基板２０２の上方に形成される。
【００３７】
基板２０２及びその層の２つの例（記された高導電性層９０２を有する第１の基板システム９０４と、高導電性層９０２を持たない第２の基板システム９０６）が示されている。高導電性層９０２は、アルミニウムを含み、この実施形態において、約１０ナノメートル厚である。下記のように、これらのシステムはそれぞれ、ＦＥＴを用いてアドレス指定されることが可能な半導性領域と高導電性領域とを有する導電構造を形成するために、更なる位置合わせに依存しない技法によって処理されることが可能である。
【００３８】
２つのインプリントするモールド９０８と９１０とがまた、図９内において記載されており、インプリント可能層２１０をインプリントすることができる。
【００３９】
図１０を参照すると、細長く延びた行３０２の例が、システム９０４上と、システム９０６上とに形成されている。これらは、上記の１つか又は複数の技法を用いて形成されることが可能である。システム９０４上に形成された細長く延びた行３０２は、システム９０４のインプリント可能層２１０上に、モールド９０８をプレスすることによって形成されることが可能である。同様に、システム９０６上に形成された細長く延びた行３０２は、そのインプリント可能層２１０上にモールド９１０をプレスすることによって形成されることが可能である。
【００４０】
これらの実施形態において、図３内に示された実施形態と類似して、行３０２は、細長く延びた寸法部と、様々な異なる厚みの段を有する、その寸法部に沿った断面とを有する。図示された例において、第１の段３０４、第２の段３０６、及び第３の段３０８が、形成されている。各段はまた、その段の下の領域を画定する。図示された例において、第１の領域３１０、第２の領域３１２、及び第３の領域３１４が、それぞれ画定される。第１の段３０４と第２の段３０６とは、約５〜１００ナノメートルの厚みを有する。図示された例において、第１の段３０４は、第２の段３０６よりも約２０〜３００％だけ厚い。第３の段３０８は、０〜５ナノメートルのように、厚みがほとんど無いか、又は全く無い可能性がある。
【００４１】
複数の行３０２はそれぞれ、特有の断面を有することができる。これらの行３０２を、細長く延びた行３０２の３次元の凹の状態であるモールド９０８又は９１０による１つのインプリンティングステップによって形成することができる。行３０２を形成することを、非常に低い、位置合わせ精度（アライメント精度）などによって、図３の説明において記載されるように実行することができる。
【００４２】
［導電層を有しないシステムの処理］
図１１を参照すると、システム９０６上の複数の細長く延びた行３０２の（上から見た）平面図が示されている。読み手が行３０２を頭に思い描くことを助けるために、図１０内に示される塗りつぶしパターンとは異なる塗りつぶしパターンによって第２の段３０６が示されている。図１１において示された断面は、（上から見た）平面図の線Ｅ−Ｅ’に沿っている。この実施形態において、第３の段３０８には材料がなく、これらの段３０８において（上から見た）平面図から半導性層２０６が見えることを可能にさせている。説明中の実施形態において、細長く延びた行３０２はそれぞれ、特有の断面を有する。
【００４３】
図１２を参照すると、電解析出（electrolytic deposition）か、又は別の適合可能で且つ位置合わせに依存しない技法を使用して、基板２０２の領域３１４上に高導電性構造（導電性が高い構造）１２０２が形成されている。これらの高導線性構造１２０２は、第２の段３０６において物理的に不連続である。
【００４４】
行３０２の厚みの幾らかは、時間−エッチングによってか、又は別の適合可能で且つ位置合わせに依存しない技法によって、除去される。説明中の実施形態において、第１の段３０４は、より薄くさせられ、第２の段３０６は、除去されて、第２の領域３１２において半導性層２０６のうちのいくつかの部分を露出する。
【００４５】
図１３を参照すると、電解析出か、又は別の適合可能で且つ位置合わせに依存しない技法を使用して、基板２０２上と、領域３１２上と、領域３１４の上とに、除去可能な構造１３０２が形成されている。説明中の実施形態において、除去可能な構造１３０２はクロムを含む。
【００４６】
細長く延びた行３０２の残りの部分は、時間−エッチングによってか、又は別の適合可能で且つ位置合わせに依存しない技法によって除去される。そうすることによって、半導性層２０６のうちのいくつかの部分が、第１の領域３１０において露出される。
【００４７】
［高導電性層を有するシステムの処理］
図１４を参照すると、エッチングによってか、又は別の適合可能で且つ位置合わせに依存しない技法のいずれかによって、（図１０内に示される）システム９０４と行３０２とが処理されて、導電構造前駆体１４０４のアレイ１４０２を形成する。この実施形態において、アレイ１４０２は、高導電性層９０２及び半導性層２０６の部分を除去することによって形成される。アレイ１４０２は、アレイ１４０２の導電構造前駆体１４０４の細長く延びた寸法部に対して垂直な断面において示される。
【００４８】
この説明中の実施形態において、高導電性層９０２と半導性層２０６とにおける第３の領域３１４は除去されるが、第１の領域３１０と第２の領域３１２とは、除去されない。何故ならば、第１の領域３１０と第２の領域３１２とは、行３０２の第１の段３０４と第２の段３０６とによって保護されるからである。
【００４９】
［両システム、すなわち導電層を有するシステムと有しないシステム］
図１５を参照すると、エッチングによってか、又は他の適合可能で且つ位置合わせに依存しない技法（複数可）によって、導電構造１５０４のアレイ１５０２が形成されている。
【００５０】
図１３のシステム９０６を使用する実施形態において、第１の領域３１０における半導性層２０６が、エッチングによってか、又は別の適合可能で且つ位置合わせに依存しない技法によって除去される。第２の領域と第３の領域とにおける半導性層２０６は、除去可能な構造１３０２によって除去プロセスから保護される。導電構造１５０４の形成（又は形成過程）の一部としてか、又は形成の後に続いて、除去可能な構造１３０２もまた除去される。導電構造１５０４のうちの１つに沿った（線Ｆ−Ｆ’）断面が図１６において示されている。
【００５１】
図１４のシステム９０４を使用する実施形態において、導電構造１５０４のアレイ１５０２は、１つか又は複数のエッチングプロセスによってか、又は他の適合可能で且つ位置合わせに依存しない技法（複数可）によって、形成される。（図１４の）導電構造前駆体１４０４の部分は、例えば、第２の段３０６を除去するために行３０２を時間−エッチングし、導電構造前駆体１４０４の高導電性材料の第２の領域３１２をエッチングして除去し、及び行３０２の残っている材料をエッチングして除去することによって、除去されることが可能である。
【００５２】
システム９０４を使用する説明中の実施形態において、導電構造１５０４は、高導電性構造１２０２（ここでは導電構造前駆体１４０４から形成されるが）と、（同様に導電構造前駆体１４０４の）半導性構造１５０６とを含む。半導性構造１５０６は、半導性層２０６からの材料を含む。
【００５３】
システム９０６を使用する説明中の実施形態において、導電構造１５０４は、高導電性構造１２０２と半導性構造１５０６とを含む。
【００５４】
従って、様々な、位置合わせに依存しない技法を用いて、システム９０４と９０６との両方を、図１５において示される実施形態へと処理することができる。
【００５５】
図１６を参照すると、誘電体構造４０８のアレイ４０６の一例が、物理的な蒸着か、又は他の適合可能で且つ位置合わせに依存しない技法（複数可）などにより、導電構造１５０４上に誘電体材料の層を形成することによって、図１５において示される実施形態から形成されている。特定の誘電体構造４０８は、それらが高導電性構造（これらは非ゲート６０４として記されている）に近接することから、ＦＥＴのためのゲートとして機能することができない。誘電体構造４０８の他の部分（ゲート６０２として示されている）は、ＦＥＴのためのゲートとして機能することができるように形成される。これらのゲート６０２は、導電構造１５０４の半導性の部分（ここでは半導性構造１５０６）と電気的に伝達し合う状態にある。
【００５６】
［両方のシステムのＦＥＴゲートのアドレス指定］
図１７を参照すると、上記の図８の説明において記載されたものと類似して、ゲート６０２上に、アドレス線８０２の一例が形成されている。ゲート６０２は、図１７において示されたｍｕｘ／ｄｅｍｕｘアーキテクチャ８０４のためのＦＥＴとして機能する。非ゲート６０４は、ＦＥＴとして機能しない。何故ならば、非ゲート６０４は、高導電性構造１２０２と電気的に近接しているからである。線Ｆ−Ｆ’に沿った断面によって示されるように、この実施形態の導電構造１５０４は、ｍｕｘ／ｄｅｍｕｘアーキテクチャ８０４のゲート６０２が存在している領域とは別の領域において高い導電率を可能にする。
【００５７】
本発明は、構造的な特徴に特定した用語と、方法論的なステップとで説明されているが、添付の特許請求の範囲において画定された本発明は、説明された特定の特徴か又はステップに必ずしも限定される必要がないことを理解されたい。むしろ、開示された特定の特徴とステップとは、特許請求される発明の例示的な実施形態を表す。
【図面の簡単な説明】
【００５８】
【図１】上記の「背景」の項目において説明される、従来技術のｍｕｘ／ｄｅｍｕｘアーキテクチャの（上から見た）平面図である。
【図２】様々な材料層が基板の上に形成されている該基板の断面図、及びモールドの断面図である。
【図３】図２において示された処理ステップに続く処理ステップにおける図２の基板の断面図、及び異なる厚みの細長く延びた行が基板上に形成されている該基板の（上から見た）平面図である。
【図４】図３において示された処理ステップに続く処理ステップにおける図３の基板の断面図である。
【図５】図４によって示された処理ステップに続く処理ステップにおける図４の図である。
【図６】図５の図、及び追加の断面図（どちらの図も、図５によって示された処理ステップに続く処理ステップにおける図である）、及び高誘電率の材料を用いずに差別化された誘電体層を有する基板の図である。
【図７】図６によって示された処理ステップに続く処理ステップにおける図６のうちの２つの図、及び対応する（上から見た）平面図である。
【図８】図７によって示された処理ステップに続く処理ステップにおける図７の図である。
【図９】様々な材料層を有する第１及び第２の基板システムの断面図、及び２つのモールドの断面図である。
【図１０】図９において示された処理ステップに続く処理ステップにおける図９の基板システムの図である。
【図１１】図１０の第２の基板システムの図、及び対応する（上から見た）平面図である。どちらの図も、図１０において示された処理ステップに続く処理ステップにおける図である。
【図１２】図１１によって示された処理ステップに続く処理ステップにおける図１１の図である。
【図１３】図１２によって示された処理ステップに続く処理ステップにおける図１２の図である。
【図１４】図１０において示された処理ステップに続く処理ステップにおける図１０の第１の基板システムの図である。
【図１５】図１３において示された処理ステップに続く処理ステップにおける図１３の図、及び図１４において示された処理ステップに続く処理ステップにおける図１４の図である。
【図１６】図１５の断面図、及び別の対応する断面図である。どちらの図も、図１５において示された処理ステップに続く処理ステップにおける図である。
【図１７】図１６の図、及び対応する（上から見た）平面図である。いずれの図も、図１６において示された処理ステップに続く処理ステップにおける図である。
【符号の説明】
【００５９】
３０２  細長く延びた行
３０４  構造
３０６  構造
３０８  構造
３１０  領域
３１２  領域
３１４  領域
４０２  導電構造のアレイ
４０４  導電構造
４０６  誘電体構造のアレイ
４０８  誘電体構造
６０２  厚い領域
６０４  薄い領域
８０２  アドレス線
８０４  電界効果トランジスタの多重化／多重分離化アーキテクチャ
１２０２  高導電性領域
１５０２  導電構造のアレイ
１５０４  導電構造
１５０６  半導性領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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