(57)【要約】【課題】所定の電気的特性を具えた半導体装置を、生産性の高い工程で、高い歩留まりで生産することのできる半導体装置の製造方法を提供すること。【解決手段】イオン注入工程でのイオン注入量を、イオン注入工程より以前の工程でポリシリコン３の膜厚と結晶粒径を検査した結果に基づいて予め定められている算出式によりポリシリコン３の抵抗値を算出して予測し、この予測された抵抗値を用いて半導体装置のイオン注入条件を計算する。【選択図】  図１
2005038996.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、
所定パターンに形成された前記ポリシリコンの膜厚を測定する工程と、
前記ポリシリコンの膜厚を測定する工程において得られた膜厚の測定値を用いて、予め定められている算出式により該ポリシリコンの予想抵抗値を算出し、この予想抵抗値を用いてイオン注入量を算出する工程と、
前記算出されたイオン注入量を、前記パターンに形成された前記ポリシリコンに注入する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記ポリシリコンの予想抵抗値は、前記ポリシリコンの結晶粒径を測定した結果を用いた係数が関与した前記算出式により算出していることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記ポリシリコンの膜厚の測定は、光干渉方式または偏光解析方式のいずれかによりおこなっていることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記ポリシリコンの膜厚の測定は走査型プローブ顕微鏡によりおこなわれていることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項５】
半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、
前記ポリシリコンにイオン注入する際のイオン注入量を、前記成膜工程での１回の処理で複数枚の半導体基板を成膜するポリシリコン成膜装置の内部での該半導体基板の配置位置情報を付加して該ポリシリコンの予測抵抗値を予め定められている算出式により算出し、この予測抵抗値を該半導体装置の既定の抵抗値に補正式により補正することにより算出しているイオン注入量算出工程と、
前記算出されたイオン注入量を、前記パターンが形成された前記ポリシリコンに注入をおこなう注入工程と、を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、前記ポリシリコンにイオン注入する際の加速電圧を、以前の工程での該ポリシリコン上に成長したシリコン酸化膜を測定した結果に基づいて該ポリシリコンの予測抵抗値を予め定められている算出式により算出し、この予測抵抗値を該半導体装置の既定の抵抗値に補正式により補正することにより算出している加速電圧算出工程と、前記算出された加速電圧によって、前記パターンが形成された前記ポリシリコンにイオン注入をおこなう注入工程と、を有することを特徴とする半導体装置の製造方法。
【請求項７】
前記イオン注入工程ではイオン注入量は、前記半導体基板が該イオン注入工程に到着する以前にデータベースに保存されていることを特徴とする請求項１、２または５のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記イオン注入工程で、請求項１、２または５により算出されたイオン注入量と請求項６により算出された加速電圧とを用いていることを特徴とする半導体装置の製造方法。
【請求項９】
前記ポリシリコンの予測抵抗値の予測をおこなう算出式は、過去に製造された半導体装置のポリシリコンの膜厚情報、ポリシリコンの結晶粒径情報、ポリシリコン膜上のシリコン酸化膜の膜厚情報と抵抗値情報の相関解析の結果より１次関数として表現されており、前記各情報が前記データベースに蓄積されていることを特徴とする請求項１、２または５記載の半導体装置の製造方法。
【請求項１０】
前記ポリシリコンの予測抵抗値の予測をおこなう算出式は、過去に製造された半導体装置のＬＰ−ＣＶＤ装置内の半導体基板の配置位置情報と抵抗値情報の関係を係数化させ、その係数化された情報が前記データベースに蓄積されていることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項１１】
前記予測抵抗値を該半導体装置の既定の抵抗値に補正するイオン注入条件の補正式は、イオン注入条件と抵抗値の関係を２次関数もしくは、対数２次関数として表現させて前記データベースに蓄積されていることを特徴とする請求項１、２または５記載の半導体装置の製造方法。
【請求項１２】
前記補正されたイオン注入条件もしくは加速電圧が、予め設定した制御範囲を超えた場合は、初期値として設定しているイオン注入条件もしくは加速電圧を用いることを特徴とする請求項１、２または５または６記載の半導体装置の製造方法。
【請求項１３】
前記イオン注入量は、半導体基板単位又複数の半導体基板をグループ化した単位で抵抗値の予測を行い、それに基づいてイオン注入条件の補正式を算出してイオン注入量を決定することを特徴とする請求項１、２または５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、抵抗体にポリシリコンを用いた半導体装置の製造方法に関する。
【０００２】
【従来の技術】
半導体装置には多くの抵抗や電極が設けられており、それらは、主に半導体基板に形成された不純物の拡散層や絶縁膜上の多結晶シリコン（ポリシリコン）薄膜が用いられている。
【０００３】
また、ポリシリコンをチャンネル層として用いている薄膜トランジスタの場合、薄膜トランジスタの電子移動度が非常に高くなるため、例えば液晶ディスプレイ等の駆動回路として用いられている。それらは、ガラス基板上に、ゲート電極、ゲート絶縁膜、ポリシリコン膜（チャネル層）が下層から順に積層された構成とされた薄膜トランジスタであるボトムゲート型ＴＦＴ用であり、ディスプレイの高精彩化、高速化、小型化等を実現することができるようになる。
【０００４】
なお、電子移動度の大きさはμ＝｜ｖｄ／Ｅ｜（ｃｍ２／ＳＶ）で表されるものであり、結晶に対して電界Ｅ（Ｖ／ｃｍ）を与えた際の、結晶中における電子の平均移動速度（ドリフト速度：ｖｄ（ｃｍ／ｓ））の単位電界大きさ当たりでの値である。
【０００５】
通常、ポリシリコン薄膜の形成方法は、下記に詳述するように、シラン系ガス（ＳｉＨ４、Ｓｉ２Ｈ６）を成膜ガスとした化学気相成長（ＣＶＤ）法を用いて、６５０℃程度の成膜温度で、半導体基板に形成された絶縁膜上に直接堆積する方法。あるいは、５００℃程度の成膜温度で、まず、アモルファスシリコン薄膜を堆積させ、その後に６００℃〜９００℃程度の温度で熱処理（結晶化処理）を施すことによりポリシリコン薄膜を形成している。
【０００６】
なお、半導体装置でポリシリコンを抵抗体と用いた場合は、特に、アナログ回路素子での、トランジスタのバイアス電位を固定する抵抗体では、その抵抗値のばらつきがトランジスタの利得に影響を与え、同一素子内での抵抗値のばらつきは、その素子の特性を著しく劣化させる。
【０００７】
例えば、図１０にグラフで、従来技術を用いた製造されたポリシリコン抵抗の抵抗値分布の一例を示す。この場合、抵抗値の下限規格（ＬＳＬ）は、９００Ω、上限規格（ＵＳＬ）は、１１００Ωである。また、抵抗値の平均値は、９９８Ωであり、標準偏差は、５４．４Ωである。したがって、この場合、規格を満足出来ない抵抗は、６．６％となり、半導体装置の抵抗特性のばらつきによる原因のみで６．６％の歩留まりが低下することになる。
【０００８】
これらの事情から、従来から抵抗値の標準偏差を低減させる方法が色々試みられている。それらは、製造工程毎に行われており、各々の工程でのばらつきを抑制することで、最終的な抵抗値のばらつきを抑制させている。それらについて、図１１（ａ）〜（ｃ）に、各工程ごとの断面図を示す。以下、それにより説明する。
【０００９】
ＬＰ−ＣＶＤ工程（成膜工程）
図１１（ａ）に断面図を示すように、半導体基板１上に絶縁膜２を形成し、その表面上に抵抗の材料となるポリシリコン３をバッチ式ＬＰ（Ｌｏｗ  Ｐｒｅｓｓｅｒ）−ＣＶＤ技術により成膜する。その膜厚は、１００〜４００ｎｍ程度であり、所望の抵抗値を得られるように決定される。一例を挙げれば、３００ｎｍである。この工程でポリシリコン３の、膜厚及び結晶粒径が決定される。
【００１０】
通常、ＬＰ−ＣＶＤ技術における成膜時間は、一定であるために、膜厚が変動する要因は、成膜温度、真空度およびガス流量の各制御因子の変動と考えられる。また、結晶粒径においても、同様に成膜温度、真空度およびガス流量の変動により変化する。
【００１１】
この工程におけるプロセス条件の変動を抑制すには、成膜温度を一定にし、真空度、ガス流量のばらつきを無くすことが必要になる。しかし、１回の処理で１００枚から１５０枚程度の半導体基板１を処理するバッチ式ＬＰ−ＣＶＤ装置における成膜温度は、膜厚の精度を向上させるために、装置内部で温度を変化させる必要がある。一方、装置内部での温度差は、結晶粒径のばらつきを生じる原因となる。
【００１２】
従来技術では、膜厚及び結晶粒径の両者のばらつきを抑制する技術は完成されていない。また、真空度のばらつきは、装置の機械的精度に依存させることになり、また、ガス流量に関しても、流量制御装置の機械的精度に依存する。真空度及びガス流量は、各制御装置の劣化を検知し、メンテナンス及び交換することで対策している。
【００１３】
フォトリソグラフィ工程及びエッチング工程（抵抗パターン形成工程）
次に、図１１（ｂ）に断面図を示すように、ポリシリコン３を所望の抵抗値にするため、ポリシリコン３の膜をフォトリソグラフィ技術及びエッチング技術を用いて処理する。一例を挙げれば、フォトリソグラフィはステップ＆リピート方式によってレジストのパターニングを行い、そのマスクを用いてＲＩＥ方式によりエッチングを行う。
【００１４】
この工程で、ポリシリコン３の抵抗の寸法が決定される。この工程におけるポリシリコン３の抵抗の寸法が変動する要因は、フォトリソグラフィ工程におけるレジスト塗布工程、露光工程、現像工程の変動であり、また、ＲＩＥ工程のガス流量、ＲＦ印加電圧、真空度および温度の変動と考えられる。
【００１５】
この工程におけるポリシリコン３の抵抗の寸法変動を抑制するには、フォトリスグラフィ及びＲＩＥ工程における各プロセスステップにおける変動を抑制する必要がある。
【００１６】
イオン注入工程
次にポリシリコン３を所定の電気的特性の抵抗体とするため、不純物をイオン注入技術によりポリシリコン３の膜中に注入する。通常、注入するイオン種は、１１Ｂ＋もしくは、４９ＢＦ２を用いる。この工程では決定されたイオン注入量がポリシリコン３の膜中に注入される。この工程でのイオン注入量の変動は、イオン注入装置のイオン化率、真空度およびビーム電流及び材料ガスの純度で決定されると考えられる。
【００１７】
また、図１１（ｃ）に断面図を示すように、イオン注入時にポリシリコン３の表面に酸化膜４が成長しているプロセスもあり、その場合、酸化膜４をバッファ膜として、イオン注入され、酸化膜４の膜厚の変動も、注入量や注入深さの変化となる。
【００１８】
上述のように、この工程におけるイオン注入量のばらつきを抑制するには、イオン注入装置における各変動要因のばらつきを抑制する必要がある。また、バッファ膜（酸化膜）４の膜厚の変動によるイオン注入量のばらつきを抑制するには、バッファ膜４の膜厚の変動要因を分析し、それにより関係する製造プロセスの変動要因の分析とその対策が必要となる。
【００１９】
アニール工程
次に、イオン注入された不純物を活性化させる為、アニール技術を用いて、高温熱処理を行う。通常、８００℃より１１００℃の範囲で、ＲＴＡ技術もしくは、バッチ式アニール技術を用いて処理されている。
【００２０】
この工程では、不純物の活性化率の変動が生じるが、その要因は、アニール温度及び時間および雰囲気が影響されると考えられる。
【００２１】
この工程における活性化率ばらつきを抑制するには、アニール温度、時間および雰囲気の変動を抑制する必要がある。
【００２２】
また、チップ面積を小さくした半導体装置では、抵抗の抵抗値のばらつきが大きいので、ポリシリコン抵抗体の上にＢＳＧ膜を形成しておき、抵抗値をモニタしながら熱処理を行い、ＢＳＧ膜から不純物を拡散させ、抵抗体の抵抗値を調整する方法も開示されている（例えば、特許文献１参照）。
【００２３】
【特許文献１】
特開平９−２３２５２１  （段落番号００１３〜００１７  図１）
【００２４】
【発明が解決しようとする課題】
上述のように従来の技術では、半導体装置の製造工程のそれぞれで用いられている半導体製造装置の各々の変動要因を分析し、その結果に応じて対策していく必要がある。しかし、全ての変動要因に対しての対策を講じる必要があり、その対策には多くのコストや時間が必要になる。また、実際に対策を講じて適用してみても、それに対する歩留まり効果が少ない場合は実施することは出来ない。その場合は、半導体装置の品質レベルを向上させることが出来ないことになる。
【００２５】
また、ポリシリコンのＬＰ−ＣＶＤ工程（成膜工程）における膜厚と結晶粒径の関係は、トレードオフの関係があり、従来技術における対策手法では、解決が極めて困難である。
【００２６】
本発明はこれらの事情にもとづいてなされたもので、所定の電気的特性を具えた半導体装置を、生産性の高い工程で、高い歩留まりで生産することのできる半導体装置の製造方法を提供することを目的としている。
【００２７】
【課題を解決するための手段】
本発明によれば、半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、
所定パターンに形成された前記ポリシリコンの膜厚を測定する工程と、
前記ポリシリコンの膜厚を測定する工程において得られた膜厚の測定値を用いて、予め定められている算出式により該ポリシリコンの予想抵抗値を算出し、この予想抵抗値を用いてイオン注入量を算出する工程と、
前記算出されたイオン注入量を、前記パターンに形成された前記ポリシリコンに注入する工程と、を有することを特徴とする半導体装置の製造方法である。
【００２８】
また本発明によれば、前記ポリシリコンの予想抵抗値は、前記ポリシリコンの結晶粒径を測定した結果を用いた係数が関与した前記算出式により算出していることを特徴とする半導体装置の製造方法である。
【００２９】
また本発明によれば、前記ポリシリコンの膜厚の測定は、光干渉方式または偏光解析方式のいずれかによりおこなっていることを特徴とする半導体装置の製造方法である。
【００３０】
また本発明によれば、前記ポリシリコンの膜厚の測定は走査型プローブ顕微鏡によりおこなわれていることを特徴とする半導体装置の製造方法である。
【００３１】
また本発明によれば、半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、
前記ポリシリコンにイオン注入する際のイオン注入量を、前記成膜工程での１回の処理で複数枚の半導体基板を成膜するポリシリコン成膜装置の内部での該半導体基板の配置位置情報を付加して該ポリシリコンの予測抵抗値を予め定められている算出式により算出し、この予測抵抗値を該半導体装置の既定の抵抗値に補正式により補正することにより算出しているイオン注入量算出工程と、
前記算出されたイオン注入量を、前記パターンが形成された前記ポリシリコンに注入をおこなう注入工程と、を有することを特徴とする半導体装置の製造方法である。
【００３２】
また本発明によれば、半導体基板の上に絶縁膜を形成し、該絶縁膜の表面上にポリシリコンを成膜する成膜工程と、前記ポリシリコンの膜にフォトリソグラフィおよびエッチングによりパターンを形成するパターン形成工程と、前記ポリシリコンにイオン注入する際の加速電圧を、以前の工程での該ポリシリコン上に成長したシリコン酸化膜を測定した結果に基づいて該ポリシリコンの予測抵抗値を予め定められている算出式により算出し、この予測抵抗値を該半導体装置の既定の抵抗値に補正式により補正することにより算出している加速電圧算出工程と、前記算出された加速電圧によって、前記パターンが形成された前記ポリシリコンにイオン注入をおこなう注入工程と、を有することを特徴とする半導体装置の製造方法である。
【００３３】
また本発明によれば、前記イオン注入工程ではイオン注入量は、前記半導体基板が該イオン注入工程に到着する以前にデータベースに保存されていることを特徴とする上記の半導体装置の製造方法である。
【００３４】
また本発明によれば、前記イオン注入工程で、上記により算出されたイオン注入量と上記により算出された加速電圧とを用いていることを特徴とする半導体装置の製造方法である。
【００３５】
また本発明によれば、前記ポリシリコンの予測抵抗値の予測をおこなう算出式は、過去に製造された半導体装置のポリシリコンの膜厚情報、ポリシリコンの結晶粒径情報、ポリシリコン膜上のシリコン酸化膜の膜厚情報と抵抗値情報の相関解析の結果より１次関数として表現されており、前記各情報が前記データベースに蓄積されていることを特徴とする半導体装置の製造方法である。
【００３６】
また本発明によれば、前記ポリシリコンの予測抵抗値の予測をおこなう算出式は、過去に製造された半導体装置のＬＰ−ＣＶＤ装置内の半導体基板の配置位置情報と抵抗値情報の関係を係数化させ、その係数化された情報が前記データベースに蓄積されていることを特徴とする半導体装置の製造方法である。
【００３７】
また本発明によれば、前記予測抵抗値を該半導体装置の既定の抵抗値に補正するイオン注入条件の補正式は、イオン注入条件と抵抗値の関係を２次関数もしくは、対数２次関数として表現させて前記データベースに蓄積されていることを特徴とする半導体装置の製造方法である。
【００３８】
また本発明によれば、前記補正されたイオン注入条件もしくは加速電圧が、予め設定した制御範囲を超えた場合は、初期値として設定しているイオン注入条件もしくは加速電圧を用いることを特徴とする半導体装置の製造方法である。
【００３９】
また本発明によれば、前記イオン注入量は、半導体基板単位又複数の半導体基板をグループ化した単位で抵抗値の予測を行い、それに基づいてイオン注入条件の補正式を算出してイオン注入量を決定することを特徴とする半導体装置の製造方法である。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。
【００４１】
発明者は、予てから抵抗体の材料としてポリシリコンを使用した半導体装置の製造方法について検討してきた結果、今般、半導体装置の電気的特性である抵抗値が所定の性能規格に対して、常に十分なものであるものを製造することができる製造工程の制御をおこなえる制御アルゴリズムを完成した。この制御アルゴリズムを、一連の制御アルゴリズムを製造管理システム及び装置制御システムに組み込むことで、容易に精度の高い半導体装置の製造が可能となることを確認した。以下に、制御アルゴリズムを用いた半導体装置の製造方法について説明する。
【００４２】
図１は、本発明の実施の形態の一例を示すポリシリコン抵抗の制御アルゴリズムを用いた半導体装置の製造方法のフローチャートである。なお、この場合の制御対象になる工程は、半導体装置の製造の全工程ではなく、下記に説明する各製造工程であり、それ以外の製造工程については従前の製造工程を用いることができる。
【００４３】
以下、図１を参照して半導体装置の製造方法の実施の形態について説明する。なお、製造工程の大枠の流れ自体は、従来の技術の項で説明した製造工程の流れと同様であるので、図面についても図１１（ａ）〜（ｃ）を適宜援用して説明する。
【００４４】
ＬＰ−ＣＶＤ工程（成膜工程）
まず、図１１（ａ）に示したように、トランジスタ素子が形成された半導体基板１の上に、熱酸化法等により酸化シリコン膜からなる絶縁膜２を形成し、その表面上に抵抗の材料となるポリシリコン３をバッチ式ＬＰ−ＣＶＤ技術により成膜する（Ｓ１）。成膜されるポリシリコン３の膜厚は、１００ｎｍから４００ｎｍ程度であり、所望の抵抗値を得られるように決定されるが、本実施の形態では３００ｎｍとする。成膜後は、バッチ式ＬＰ−ＣＶＤ装置（不図示）での半導体基板１の配置位置Ｄ１がデータベースのデータとして記憶される。
【００４５】
次に、所望のポリシリコン３の抵抗体が成膜されたことを確認するため、予め定められている基準値との比較による検査がおこなわれる（Ｓ２）。その際の検査が行われる項目は、ポリシリコン３の膜厚Ｄ２及び結晶粒径Ｄ３であり、それらのデータはデータベースに記憶される。
【００４６】
なお、ポリシリコン３の膜厚の測定は、プローブ変位検出手段として、光てこや光干渉方式を用いた走査型プローブ顕微鏡、もしくは、偏光解析方式を用いた膜厚測定機（不図示）によって行う。
【００４７】
走査型プローブ顕微鏡は、機械的もしくは電子的探針（プローブ）で試料表面を走査し、プローブと試料表面との間に働く相互作用を検出することによって、試料表面の物理量をｎｍ（１０−９ｍ）以下の極めて高い分解能で観察する装置である。例えば、走査型プローブ顕微鏡の一つとして代表的な原子間力顕微鏡（ＡＦＭ）では、マイクロカンチレバーと呼ばれるプローブを用い、カンチレバー試料表面の間に働く原子間力などを、カンチレバーのたわみ量変化という情報で検出し、このたわみ量が一定となるように高さ方向に伸縮するスキャナに電圧を印加する。この印加電圧を高さ情報とすることによって試料の表面形状が再現され観察することが可能である。
【００４８】
この走査型プローブ顕微鏡の装置は、主に圧電素子からなるスキャナと、プローブと、プローブ変位検出装置とからなる。具体的な一例としては、スキャナの上に試料台を設けて試料を載せ、プローブは試料表面直上に配置し、プローブの上側にプローブ変位検出装置を配置する。観察は、試料をスキャナによって水平方向にラスター走査（テレビのブラウン管の走査方法に類似）をして行う、という構成が挙げられる。こうした構成を持つ走査型プローブ顕微鏡は、試料表面の微小な範囲（１〜１００μｍ）を高分解能で観察するには最適の装置である。
【００４９】
光干渉方式は、分光反射率データから算出しているもので、主にカーブフィッティングによる方法が用いられている。このカーブフィッティングによる方法では、理論的な強度分光反射率分布を決定する各種パラメータ、主に膜厚、また、必要とあれば形状を変えながら全波長域で分光反射率の計算を行い、その都度、測定された分光反射率分布とその形状の比較を行い、最も測定波形と算出波形の整合性が良好なパラメータを以って膜厚とする計算を行う方法が取られている。
【００５０】
つまり、膜厚測定の原理は図２に示すように、分光器で検出した分光スペクトル信号波形ｆ（干渉光強度ｄ０、波長λ）と、予めデータベースＤＢに収納されている理論波形ｆ（ｄ０′、λ）とのカーブを比較するカーブフィッティングを行い、双方のカーブの差が最小となるような理論波形カーブを選定して、それにより膜厚を求めている。
【００５１】
また、偏光解析方式は、入射偏光の状態と反射偏光の状態を知って、振幅反射率比を求め、数値解析によって薄膜の屈折率や膜厚を求める方法である。
【００５２】
すなわち、波長λの光が基板表面に形成された薄膜に入射すると、薄膜の上下の境界面で反射が繰返される。図３に示すように、基板３の上に薄膜Ｍが形成されているとき、空気と薄膜の境界面Ｇ１と薄膜と基板の境界面Ｇ２でのｐ成分（入射面に平行）及びｓ成分（入射面に垂直）の振幅反射率をそれぞれｒ１ｐ、ｒ１ｓ、ｒ２ｐ、ｒ２ｓとし、光が薄膜Ｍ内を１往復する時の位相差をδとすると、公知のように膜全体のｐ成分及びｓ成分の振幅反射率Ｒｐ、Ｒｓは式（１）で与えられ、位相差δは式（２）で与えられる。なお、入射角と屈折角の関係は式（３）で与えられる。
【００５３】
【数１】
2005038996.tif 000003
また、結晶粒径は、偏光解析方式により屈折率を測定し、それにより擬似的に測定を行う。なお、結晶粒径は、バッチ式ＬＰ−ＣＶＤ装置における装置内の半導体基板１の配置位置に依存するため、その配置位置により決定されるパラメータでもある。したがって、ＬＰ−ＣＶＤ装置における半導体基板１の配置位置を認識することで、結晶粒径を予測することが可能になる。
【００５４】
これら、膜厚や結晶粒径や配置位置は、製造管理のデータベースに蓄積される。
【００５５】
フォトリソグラフィ工程及びエッチング工程（抵抗パターン形成工程）
次に、図１１（ｂ）に示すように、ポリシリコン３を所望の抵抗値にするために、ポリシリコン３の膜を公知のフォトリソグラフィ技術及びエッチング技術を用いてパターニング処理を施す。一例を挙げれば、フォトリソグラフィはステップ＆リピート方式によってレジストのパターニングを行い、そのレジストマスクを用いてＲＩＥ方式によりエッチングを行う（Ｓ３）。
【００５６】
なお、点線の四角形Ａで囲んだように、図１１（ｃ）に示すように、イオン注入時にポリシリコン３の表面に酸化膜４を成長させているプロセスの場合もある（Ｓ５）。その場合、酸化膜４をバッファ膜として用いている。後の工程では、酸化膜４の膜厚Ｄ４を予め定められている所定値の範囲に適合しているかを検査（Ｓ６）し、その後にイオン注入を行う。
【００５７】
抵抗値予測工程
上述のＬＰ−ＣＶＤ工程（成膜工程）によりポリシリコン３の膜厚Ｄ２及び結晶粒径Ｄ３、ＬＰ−ＣＶＤ装置内の配置位置Ｄ１の情報が製造管理のデータベースに記憶されて蓄積されている。また、ポリシリコン３の表面に酸化膜４が形成されているときは、酸化膜４の膜厚Ｄ４の情報もデータとして蓄積されている。また、既に製造されている半導体装置についても、半導体装置の完成後の電気的試験による抵抗値の情報がデータベースに蓄積されている。
【００５８】
なお、データベースへのデータの保存は、後述するイオン注入を行う工程に半導体装置が搬送されて到達する前に、予測された抵抗値情報を製造管理システムのデータベースに保存されている。
【００５９】
データベースに蓄積されたポリシリコン３の膜厚Ｄ２及びポリシリコン３の結晶粒径Ｄ３、ＬＰ−ＣＶＤ装置内の配置位置Ｄ１に対する抵抗値のデータの相関解析を行い、それによって近似式を求めることで、ポリシリコン３の膜厚Ｄ２及びポリシリコン３の結晶粒径Ｄ３、ＬＰ−ＣＶＤ装置内の配置位置Ｄ１の情報から、後述する方法により予測抵抗値の予測をおこなう。
【００６０】
図４は、本発明の実施例におけるポリシリコン３の膜厚Ｄ２と抵抗値との関係を表すグラフである。膜厚Ｄ２と抵抗値の関係を一次式で表すと以下の様になる。
【００６１】
抵抗値＝Ａ−（Ｂ×ポリシリコン膜厚）
ＡおよびＢは、いずれも、ポリシリコンの膜厚と抵抗値の関係式より導かれる係数。なお、抵抗値は、ポリシリコンの粒径による影響を受けるので、ＡおよびＢもポリシリコンの粒径が関与して決定される係数である。したがって、ＡおよびＢの算出にはポリシリコンの粒径を測定しておく必要がある。
【００６２】
また、図５で示す表は、ＬＰ−ＣＶＤ装置内の半導体基板１の配置位置Ｄ１と抵抗値の算出に必要な配置位置係数との関係を示しているデータである。このデータでは、半導体基板１の配置位置Ｄ１は、半導体基板１を複数枚グループ化したロット単位の位置である。第４の配置位置で成膜された場合を１とし、その他の配置位置で成膜した場合を係数化している。
【００６３】
これら、図４より求めた近似式及び、図５で表示される係数表を用いることで、かつ、電気的特性のターゲット抵抗値に対する予測した予測抵抗値が求められる。
【００６４】
予測抵抗値＝ターゲット抵抗値×配置位置係数×［Ａ−（Ｂ×ポリシリコン膜厚）］となる（Ｓ６）。
【００６５】
この場合も、上述のように、ＡおよびＢは、いずれも、ポリシリコンの膜厚と抵抗値の関係式より導かれる係数。なお、抵抗値は、ポリシリコンの粒径による影響を受けるので、ＡおよびＢもポリシリコンの粒径が関与して決定される係数である。したがって、ＡおよびＢの算出にはポリシリコンの粒径を測定しておく必要がある。
【００６６】
イオン注入条件計算工程
次にポリシリコン３の膜の膜厚Ｄ２及びＬＰ−ＣＶＤ装置内の配置位置Ｄ１より求めた予測抵抗値をターゲット抵抗値にする為のイオン注入量の計算を行う（Ｓ７）。
【００６７】
この計算を行うために、イオン注入量と抵抗値の関係式は、図６に示したグラフの曲線の近似式を求め、予め製造管理のデータベースに保存しておく。
【００６８】
以下の式は、本実施の形態によるポリシリコン３の膜厚Ｄ２及びＬＰ−ＣＶＤ装置内の配置位置Ｄ１の情報より求めた目標の抵抗に製造する為のイオン注入量の計算式（補正式）である。
【００６９】
イオン注入量＝Ｃ−Ｄ×（ターゲット抵抗値−（予測抵抗値−ターゲット抵抗値））＋Ｅ×（ターゲット抵抗値−（予測抵抗値−ターゲット抵抗値））−２
Ｃ、ＤおよびＥは、いずれも、イオン注入量とポリシリコンの抵抗値の関係により導かれる係数。なお、抵抗値は、ポリシリコンの粒径による影響を受けるので、ＡおよびＢもポリシリコンの粒径が関与して決定される係数である。したがって、ＡおよびＢの算出にはポリシリコンの粒径を測定しておく必要がある。
【００７０】
イオン注入条件判定工程
計算されたイオン注入量が予め設定した注入量の規格幅を超えているかいなかの条件判定をおこなう（Ｓ８）。
【００７１】
イオン注入工程
イオン注入条件判定工程（Ｓ８）により、イオン注入条件計算工程（Ｓ７）により計算されたイオン注入量が、予め設定した注入量の規格幅の中にある場合は、計算されたイオン注入量によりイオン注入を行う（Ｓ９）。一方、計算されたイオン注入量が予め設定した注入量の規格幅を超えている場合は、システムの異常、半導体製造装置の異常、測定データの異常が想定されるため、予め設定したイオン注入量のセンター条件（中央値）にて製造を行う（Ｓ１０）。
【００７２】
イオン注入工程では、ポリシリコン３を所定の電気的特性の抵抗体とするため、不純物をイオン注入技術によりポリシリコン３の膜の中に注入する。
【００７３】
なお、点線の四角形Ａで囲んだように、イオン注入時にポリシリコン３の表面に酸化膜４が成長しているプロセスもある（Ｓ７）。その場合、図１１（ｃ）に示すように、酸化膜４をバッファ膜として用いる。この酸化膜４の膜厚Ｄ４を予め定められている所定値の範囲に適合しているかを、走査プローブ顕微鏡もしくは偏光解析方式を用いた膜厚測定機により測定を行う（Ｓ５）。測定された膜厚の測定値は、製造管理のデータベースに蓄積される。その後にイオン注入を行う。
【００７４】
イオン注入装置自体は一般に用いられているもので、例えば、中エネルギ（１０〜４００ｋｅＶ程度）のイオン注入装置１０の例は、図７に示す模式図を示す構造のものである。このイオン注入装置１０は枚葉式のイオン注入装置であって、主要構造は、イオンソース部１１、質量分析部１２、加速部１３、Ｑレンズ部１４、スキヤン部１５およびエンドステーション部（Ｅ／Ｓ部）１６で構成されている。エンドステーション部１６はイオン注入部である。その内部には枚葉式であるため不純物を注入すべき１枚のウエハＷが収められている。
【００７５】
イオンソース部１１には、図示はしないが周知のようにイオン源と、このイオン源を駆動する電源などが設けられており、イオン源から飛び出した（出射した）イオンビームは質量分析部１２に設けられたマグネットの作用で、印加する磁場の大きさによって目的とするイオン種が選択される。
【００７６】
選択されたイオンビームは加速管で構成された加速部１３によって加速されるが、このときイオンビームのウエハＷへの注入すべき深さと注入量が、加速部１３に印加する加速電圧などによって制御される。例えば、イオンビームに加えるエネルギが１５０ｋｅＶとなるように制御される。加速されたイオンビームはＱレンズ部１４で収束され、収束されたイオンビームはさらにスキャン部１５においてＸ軸方向にスキャンされる。ウエハＷへの均一な注入を行うため、エンドステーション部１６に載置されたウエハＷもＹ軸方向へのスキャンが行われ、この相互スキャニングによって均一なイオン注入を行っている。
【００７７】
通常、抵抗体として使用するポリシリコン３の膜中に注入するイオン種は、１１Ｂ＋もしくは、４９ＢＦ２＋を用いる。なお、本実施の形態においては、各工程を４９ＢＦ２＋を用いる場合について説明している。
【００７８】
また、イオン注入を行う時点でポリシリコン３膜の表面にシリコン酸化膜４が成長している場合、シリコン酸化膜４がイオン注入のバッファ膜となり、そのシリコン酸化膜４の膜厚により注入深さが変化する。その場合は、ポリシリコン３の上のシリコン酸化膜４の膜厚Ｄ４のデータを用い、イオン注入制御因子の一つである加速電圧を制御する。この場合も、後述するように、シリコン酸化膜４のデータも製造データベースに蓄積されており、半導体装置が完成後の抵抗値のデータとの相関解析を行うことで、近似式を求めることが可能である。
【００７９】
図８は、本実施の形態におけるポリシリコン３の膜の上のシリコン酸化膜４の膜厚Ｄ４と抵抗値の関係を示すグラフである。このグラフにより求めた近似式は、以下の様になる。なお、前述の予測抵抗値と区別する為、予測された抵抗値は、予測抵抗値（２）とする。
【００８０】
予測抵抗値（２）＝Ｆ＋Ｇ×ポリシリコン膜上シリコン酸化膜の膜厚
ＦおよびＧは、いずれも、ポリシリコン膜上のシリコン酸化膜の膜厚と抵抗値（粒径の影響を受ける）の関係式より導かれる係数。
【００８１】
次にポリシリコン３上シリコン酸化膜４の膜厚Ｄ４より求めた予測抵抗値（２）をターゲット抵抗値にする為のイオン注入制御因子の一つである加速電圧の計算を行う。予め、イオン注入加速電圧と抵抗値の関係式は、図９に示したグラフの様に近似式を求め、データベースに保存させておく。
【００８２】
以下の式は、本実施の形態によるポリシリコン３の上のシリコン酸化膜４の膜厚Ｄ４より求めたターゲット（目標）抵抗に製造する為のイオン注入加速電圧計算式である。
【００８３】
イオン注入加速電圧＝Ｈ−Ｉ×（ターゲット抵抗値−（予測抵抗値（２）−ターゲット抵抗値））＋Ｊ×（ターゲット抵抗値−（予測抵抗値（２）−ターゲット抵抗値））−２
Ｈ、ＩおよびＪは、いずれも、イオン注入加速電圧とポリシリコンの抵抗値との関係を表す係数
なお、上述により計算されたイオン注入加速電圧が、予め設定した注入量の規格幅を超えた場合は、制御システムの異常、半導体製造装置の異常、測定データの異常が想定されるため、予め設定したイオン注入加速電圧のセンター条件（中央値）にて製造を行う。
【００８４】
電気試験工程
イオン注入されたポリシリコン３は、電気的特性の試験が行われる。この電気的試験は、ウエハレベルで行うもので、一般的には、特性チェック、Ｅ−ＴＥＳＴ、ＰＣＭデータ、ＩＶ、ＷＡＴ、プロファイルデータ等で呼ばれているものである（Ｓ１１）。
【００８５】
電気的試験の結果、試験されたポリシリコン３の抵抗値Ｄ５が予め定められている抵抗値の範囲内であれば合格品として取り扱い、次工程に送られる。もし、予め定められている範囲外であれば不合格品として取り扱い、次工程へは送らない。ただし、何れの場合でも、試験結果のデータについては、データベースへ蓄積する。
【００８６】
以上に説明したように、上述の実施の形態によれば、ポリシリコンの膜厚、結晶粒径、ポリシリコン膜の上のシリコン酸化膜の膜厚というポリシリコン抵抗の精度を悪化させる要因を、解析し、抵抗値の予測させる形式にデータを変換する。さらに、ターゲット抵抗値に製造するためのイオン注入条件を計算させ、その結果に基づいて製造することで所望の抵抗値の抵抗体を形成することができる。
【００８７】
また、半導体装置の完成後の電気的試験による抵抗値の情報もデータベースに蓄積されているので、それら、ポリシリコンの膜厚及びポリシリコンの結晶粒径、ＬＰ−ＣＶＤ装置内の配置位置に対する抵抗値のデータの相関解析を行い、それによって近似式を求めることで、ポリシリコンの膜厚及びポリシリコンの結晶粒径、ＬＰ−ＣＶＤ装置内の配置位置の情報のみで抵抗値の予測が可能となる。
【００８８】
また、イオン注入装置以外の各製造工程における工程能力を向上する必要がなくなる為、各工程の工程能力改善の為の対策が不要となり、対策コストが削減出来、かつ、半導体装置の品質レベルが向上する。
【００８９】
また、製造するポリシリコンの抵抗値の予測を、半導体基板単位で計算することにより、抵抗値の精度の高くすることができる。
【００９０】
また、製造するポリシリコンの抵抗値の予測を、ロット単位で計算することにより、検査コストの低減が図れる。
【００９１】
また、データベースへのデータの保存は、イオン注入を行う工程に半導体装置が搬送されて到達する前に、予測された抵抗値情報を製造管理システムのデータベースに保存されているので、イオン注入工程では、常に自動で制御を行い、最適なイオン注入条件を指示することができる。
【００９２】
また、これら一連の製造アルゴリズムを製造管理システム及び装置制御システムに組み込むことで容易に、かつ、精度の高い半導体装置の製造が可能となる。
【００９３】
【発明の効果】
本発明によれば、所定の電気的特性を具えた半導体装置を、生産性の高い工程で、高い歩留まりで生産することのできる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造方法のフローチャート。
【図２】膜厚測定の原理説明図。
【図３】膜厚測定の原理説明図。
【図４】ポリシリコンの膜厚と抵抗値との関係を表すグラフ。
【図５】ＬＰ−ＣＶＤ装置内の半導体基板の配置位置と抵抗値の関係を示しているデータ。
【図６】イオン注入量と抵抗値の関係を示したグラフ。
【図７】イオン注入装置の模式図。
【図８】ポリシリコンの膜の上のシリコン酸化膜の膜厚と抵抗値の関係を示すグラフ。
【図９】イオン注入加速電圧と抵抗値のグラフ。
【図１０】従来技術を用いた製造されたポリシリコン抵抗の抵抗値分布の一例を示すグラフ。
【図１１】（ａ）〜（ｃ）は、半導体装置の製造工程ごとの断面図。
【符号の説明】
１…半導体基板、２…絶縁膜、３…ポリシリコン、４…酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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