(57)【要約】【課題】低オン抵抗、高耐圧を同時に達成できる半導体装置を提供する。【解決手段】半導体装置は、半導体基板の第１の主面に形成された第１導電型の高抵抗半導体層と、高抵抗半導体層の表面に半導体基板と対峙して設けられた第２導電型の第１の半導体領域と、第１の半導体領域を挟むように、第１の半導体領域よりも浅く形成された第１導電型の第２の半導体領域と、第１及び第２の半導体領域と半導体基板との間の高抵抗半導体層中に、第１の半導体領域と半導体基板とに挟まれた領域に切り欠き部を有する埋め込み部分と高抵抗半導体層の表面に導出されたコンタクト部分とを有する第２導電型の埋め込み領域とを具備し、埋め込み領域の切り欠き部を通じて、高抵抗層中に第２の半導体領域と半導体基板間の電流路が形成される。【選択図】    図１
2005005385.tif 000002
【特許請求の範囲】
【請求項１】
第１と第２の主面を有する半導体基板と、
前記半導体基板の第１の主面に形成された第１導電型の高抵抗半導体層と、
前記第１導電型の高抵抗半導体層の表面に設けられた第２導電型の第１の半導体領域と、
前記第１導電型の高抵抗半導体層の前記表面に前記第１の半導体領域を挟むように形成され、前記第１の半導体領域よりも浅く形成された第１導電型の第２の半導体領域と、
前記第１及び第２の半導体領域と前記半導体基板との間の前記高抵抗半導体層中に、前記第１及び第２の半導体領域と離隔して埋め込まれた埋め込み部分と、前記埋め込み部分に接続され前記高抵抗半導体層の表面に導出された前記埋め込み部分より幅が狭いコンタクト部分とを有する第２導電型の埋め込み領域と、を具備し、前記第１の半導体領域と前記半導体基板とに挟まれた領域を通じて、前記高抵抗層中に前記第２の半導体領域と前記半導体基板間の電流路が形成されることを特徴とする半導体装置。
【請求項２】
半導体基板と、
前記半導体基板の上面に形成された第１導電型の高抵抗半導体層と、
前記高抵抗半導体層の上面に形成された第２導電型の第１の半導体領域と、
前記第１の半導体領域を挟むように前記高抵抗半導体層の上面に形成され、前記第１の半導体領域より浅く形成された第１導電型の第２の半導体領域と、
前記第１の半導体領域とこれを挟む前記第２の半導体領域をさらにその外側から挟む部分を有し、前記第１の半導体領域より深い位置で、前記第１の半導体領域下方に向かう水平方向の張り出し部を有する縦断面が逆Ｔ字型若しくは台形型の第２導電型の埋め込み領域と、
前記埋め込み領域の前記水平張り出し部と前記半導体基板に挟まれ、前記高抵抗半導体層中に形成された第１導電型のドリフト領域と、
前記第１の半導体領域と前記埋め込み領域に挟まれて前記高抵抗半導体層中に形成され、前記ドリフト領域に通じるチャネル領域と、
前記第１の半導体領域上に形成された第１の電極と、
前記第２の半導体領域と前記第２の半導体領域をさらにその外側から挟む前記埋め込み領域の部分に接続するように形成された第２の電極と、
前記半導体基板の前記下面に形成された第３の電極と、
を具備することを特徴とする半導体装置。
【請求項３】
半導体基板と、
前記半導体基板の上面に形成された高抵抗半導体層と、
前記高抵抗半導体層の上面に形成された第１導電型の第２の半導体領域と、
前記第２の半導体領域を挟むように前記高抵抗半導体層の上面に形成され、前記第２の半導体領域より深く形成された第２導電型の第１の半導体領域と、
前記第１の半導体領域より深い位置の前記高抵抗半導体層中に、前記半導体基板と対峙して形成され、前記第１の半導体領域と前記半導体基板に挟まれた領域に開口部を有するように形成された埋め込み部分と、前記高抵抗半導体層の上面に露呈するコンタクト部分を有する第２導電型の埋め込み領域と、
前記埋め込み領域と前記半導体基板に挟まれた前記高抵抗層中に形成された第１導電型のドリフト領域と、
前記第１の半導体領域に挟まれ、前記埋め込み領域の前記開口部を通じて前記ドリフト領域に通じるチャネル領域と、
前記第１の半導体領域上に形成された第１の電極と、
前記第２の半導体領域と前記埋め込み領域の前記コンタクト部分に接続するように形成された第２の電極と、
前記半導体基板の下面に形成された第３の電極と、
を具備することを特徴とする半導体装置。
【請求項４】
第１導電型の高抵抗半導体層と、
前記高抵抗半導体層の表面に形成された平面形状がストライプ状の第３の半導体領域と、
前記高抵抗半導体層の前記表面において、ストライプ状の前記第３の半導体領域の側面に対向して設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域を挟むように前記高抵抗半導体層の前記表面に形成され、前記第３の半導体領域との距離が、前記第１の半導体領域と前記第３の半導体領域との距離より大となるように設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域とこれを挟む前記第２の半導体領域をさらにその外側から挟む部分を有し、この部分よりも幅の広い張り出し部を有する平面形状がＴ字型若しくは台形型の第２導電型の介在領域と、
前記介在領域の前記張り出し部と前記第３の半導体領域に挟まれ、前記高抵抗半導体層中に形成された第１導電型のドリフト領域と、
前記第１の半導体領域と前記介在領域に挟まれて前記高抵抗半導体層中に形成され、前記ドリフト領域に通じるチャネル領域と、
前記第１の半導体領域上に形成された第１の電極と、
前記第２の半導体領域と前記介在領域上に接続するように形成された第２の電極と、
前記第３の半導体領域上に形成された第３の電極と、
を具備することを特徴とする半導体装置。
【請求項５】
第１導電型の高抵抗半導体層と、
前記高抵抗半導体層の表面に形成された平面形状がストライプ状の第３の半導体領域と、
前記高抵抗半導体層の前記表面において、ストライプ状の前記第３の半導体領域の側面に対向して設けられた第１導電型の第２の半導体領域と、
前記第２の半導体領域を挟むように前記高抵抗半導体層の前記表面に形成され、前記第３の半導体領域との距離が、前記第２の半導体領域と前記第３の半導体層の距離よりも、小さくなるように形成された第２導電型の第１の半導体領域と、
前記第１及び第２の半導体領域と第３の半導体領域の間の前記高抵抗半導体層の前記表面に、前記第３の半導体領域に対向するように形成され、前記第１の半導体領域と前記第３の半導体領域を対向させる連通口を有する介在部分と、前記介在部分に接続され前記第２の半導体領域の方向に延在する延在部分とを有する第２導電型の介在領域と、
前記介在領域の前記介在部分と前記第３の半導体領域に挟まれた前記高抵抗半導体層中に形成された第１導電型のドリフト領域と、
前記第１および第２の半導体領域と前記介在領域に３方を囲まれ、前記連通口を通じて前記ドリフト領域に通じるチャネル領域と、
前記第１の半導体領域上に形成された第１の電極と、
前記第２の半導体領域と前記介在領域に接続するように形成された第２の電極と、
前記第３の半導体領域上に形成された第３の電極と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係わり、特にゲート負荷が軽減された静電誘導トランジスタ等に関する。
【０００２】
【従来の技術】
従来スイッチング素子として、静電誘導トランジスタ（Ｓｔａｔｉｃ  Ｉｎｄｕｃｔｉｏｎ  Ｔｒａｎｓｉｓｔｏｒ、以下ＳＩＴと略称する）や接合型電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ、以下ＪＦＥＴと略称する）が知られている。
【０００３】
この種の静電誘導半導体装置は、ｎ−型の半導体基板の一方の表面部分にｎ＋型のソース領域とｐ＋型のゲート領域が形成され、ソース領域をゲート領域が挟む形で構成されている。一般的にソース領域よりもゲート領域が深く形成され、ゲート領域で挟まれたｎ−型領域をチャネル領域と呼ぶ。また、ｎ−型半導体基板の他方の表面部分にはｎ＋型のドレイン領域が有り、ドレイン領域とゲート領域の間がｎ−型ドリフト領域となる。そして、ソース領域にはソース電極が、ゲート領域にはゲート電極が、ドレイン領域にはドレイン電極がそれぞれコンタクトするように備えられている。
【０００４】
この静電誘導半導体装置はゲート電極へ印加する電圧信号でチャネル領域を空乏化させ、導通・遮断させるようにしている。しかし、この静電誘導半導体装置の主接合は一般的にゲート層とドレイン層のｐｎ接合でなされており、スイッチングの際にはドレイン−ゲート間の空乏層に電荷の充放電が起こる。そのため、例えばターンオフの時にはドレインに流れる電荷と同じ量の電荷がゲート回路に流れゲート駆動電力が大きくなると言う欠点があった。
【０００５】
これに対し、ｎ＋型のソース領域とｐ＋型のカソード領域を同一のカソード電極でコンタクトさせ、スイッチングの際にｐｎ接合で行われる電荷の充放電のうち、ｐ型領域から吐き出される電荷の一部をカソード電極に負担させる事で、ゲート駆動電力を軽減させる方法が提案されている（例えば、特許文献１参照。）。
【０００６】
しかし、ＳＩＴやＪＦＥＴなどのユニポーラ静電誘導半導体装置の場合、この構造におけるｐ＋型カソード領域はゲート駆動電力軽減以外には無用なデッドスペースとなる。ｐ＋型カソード領域の面積を大きくすると、ゲート回路への負荷はその分軽減するが、チャネル幅が狭くなるのでオン抵抗が増大してしまう。逆に、ｐ＋型カソード領域の面積を小さくすると、オン抵抗が低減するが、ゲート回路への負荷はその分大きくなってしまうと言う欠点がある。
【０００７】
これに対し、ｐ＋型カソード領域をｐ＋型ゲート領域よりも深く設け、スイッチングの際にｐｎ接合で行われる電荷の充放電のうち、ｐ型領域から吐き出される電荷を選択的にカソード領域から吐き出させ、ゲート駆動電力を軽減させる方法も提案されている（例えば、特許文献２参照。）。
【０００８】
しかし、同じｐ型導電性を持つゲート領域とカソード領域が半導体基板内部で凹凸になっている事により、カソード領域の深い端部で電界集中が起こり耐圧が損なわれてしまう問題がある。
【０００９】
また、深く設けられたカソード領域が表面から底部方向に垂直に深く設けられている事で、スイッチング性能およびオン抵抗を決める距離（ゲート領域−カソード領域間隔）と耐圧を決める距離（カソード領域−カソード領域間隔）を別々に最適に設計する事が出来ず、設計の自由度が低いと言う問題もある。
【００１０】
耐圧とソース領域より深く形成されたゲート領域間の距離の関係に付いて解析した結果も報告されている（例えば、非特許文献１参照。）。これは図３０（ａ）に示すような構成において、ゲート間距離と耐圧の関係を調査したもので、図３０（ｂ）にその結果を簡略化して示す。この解析の場合は理想的な耐圧は５ｋＶであるが、ゲート間距離が大きくなるにつれて耐圧が低下することが分かる。
【００１１】
カソード領域を設けた場合、カソード領域はゲート領域より深く形成されるので、図３０（ａ）のゲート間距離はカソード間距離に置きかえることができる。これより、オン抵抗を下げるために、カソード間距離を大きくすると耐圧が下がることが理解できる。
【００１２】
【特許文献１】
特開平４−３３８６７８号公報
【００１３】
【特許文献２】
特開平５−７５１４３号公報
【００１４】
【非特許文献１】
Ｋｅｎｉｃｈｉ  Ｏｇｕｒａ  ｅｔ  ａｌ．，  ＩＳＰＳＤ’９５，  ｐ．２５６
【００１５】
【発明が解決しようとする課題】
一般にゲート領域−カソード領域間隔が広ければ広いほどオン抵抗は下がり、カソード領域−カソード領域間隔が狭ければ狭いほど耐圧は上がる。従来は、低抵抗で高耐圧と言った要求に対し、どちらかを犠牲にせざるを得ず、背反する二つの要求とそれらの最適値を同時に満たす事は非常に困難であった。
【００１６】
本発明は上記事情に鑑みて為されたもので、低いオン抵抗と高耐圧の両方を同時に達成できる半導体装置を提供するものである。
【００１７】
【課題を解決するための手段】
上記課題を解決する為に、本発明の半導体装置の第１は、第１と第２の主面を有する半導体基板と、前記半導体基板の第１の主面に形成された第１導電型の高抵抗半導体層と、前記第１導電型の高抵抗半導体層の表面に設けられた第２導電型の第１の半導体領域と、前記第１導電型の高抵抗半導体層の前記表面に前記第１の半導体領域を挟むように形成され、前記第１の半導体領域よりも浅く形成された第１導電型の第２の半導体領域と、前記第１及び第２の半導体領域と前記半導体基板との間の前記高抵抗半導体層中に、前記第１及び第２の半導体領域と離隔して埋め込まれた埋め込み部分と、前記埋め込み部分に接続され前記高抵抗半導体層の表面に導出された前記埋め込み部分より幅が狭いコンタクト部分とを有する第２導電型の埋め込み領域とを具備し、前記第１の半導体領域と前記半導体基板とに挟まれた領域を通じて、前記高抵抗層中に前記第２の半導体領域と前記半導体基板間の電流路が形成されることを特徴とする。
【００１８】
さらに、本発明の半導体装置の第２は、半導体基板と、前記半導体基板の上面に形成された第１導電型の高抵抗半導体層と、前記高抵抗半導体層の上面に形成された第２導電型の第１の半導体領域と、前記第１の半導体領域を挟むように前記高抵抗半導体層の上面に形成され、前記第１の半導体領域より浅く形成された第１導電型の第２の半導体領域と、前記第１の半導体領域とこれを挟む前記第２の半導体領域をさらにその外側から挟む部分を有し、前記第１の半導体領域より深い位置で、前記第１の半導体領域下方に向かう水平方向の張り出し部を有する縦断面が逆Ｔ字型若しくは台形型の第２導電型の埋め込み領域と、前記埋め込み領域の前記水平張り出し部と前記半導体基板に挟まれ、前記高抵抗半導体層中に形成された第１導電型のドリフト領域と、前記第１の半導体領域と前記埋め込み領域に挟まれて前記高抵抗半導体層中に形成され、前記ドリフト領域に通じるチャネル領域と、前記第１の半導体領域上に形成された第１の電極と、前記第２の半導体領域と前記第２の半導体領域をさらにその外側から挟む前記埋め込み領域の部分に接続するように形成された第２の電極と、前記半導体基板の前記下面に形成された第３の電極とを具備することを特徴とする。
【００１９】
さらに、本発明の半導体装置の第３は、半導体基板と、前記半導体基板の上面に形成された高抵抗半導体層と、前記高抵抗半導体層の上面に形成された第１導電型の第２の半導体領域と、前記第２の半導体領域を挟むように前記高抵抗半導体層の上面に形成され、前記第２の半導体領域より深く形成された第２導電型の第１の半導体領域と、前記第１の半導体領域より深い位置の前記高抵抗半導体層中に、前記半導体基板と対峙して形成され、前記第１の半導体領域と前記半導体基板に挟まれた領域に開口部を有するように形成された埋め込み部分と、前記高抵抗半導体層の上面に露呈するコンタクト部分を有する第２導電型の埋め込み領域と、前記埋め込み領域と前記半導体基板に挟まれた前記高抵抗層中に形成された第１導電型のドリフト領域と、前記第１の半導体領域に挟まれ、前記埋め込み領域の前記開口部を通じて前記ドリフト領域に通じるチャネル領域と、前記第１の半導体領域上に形成された第１の電極と、前記第２の半導体領域と前記埋め込み領域の前記コンタクト部分に接続するように形成された第２の電極と、前記半導体基板の下面に形成された第３の電極とを具備することを特徴とする。
【００２０】
さらに、本発明の半導体装置の第４は、第１導電型の高抵抗半導体層と、前記高抵抗半導体層の表面に形成された平面形状がストライプ状の第３の半導体領域と、前記高抵抗半導体層の前記表面において、ストライプ状の前記第３の半導体領域の側面に対向して設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域を挟むように前記高抵抗半導体層の前記表面に形成され、前記第３の半導体領域との距離が、前記第１の半導体領域と前記第３の半導体領域との距離より大となるように設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域とこれを挟む前記第２の半導体領域をさらにその外側から挟む部分を有し、この部分よりも幅の広い張り出し部を有する平面形状がＴ字型若しくは台形型の第２導電型の介在領域と、前記介在領域の前記張り出し部と前記第３の半導体領域に挟まれ、前記高抵抗半導体層中に形成された第１導電型のドリフト領域と、前記第１の半導体領域と前記介在領域に挟まれて前記高抵抗半導体層中に形成され、前記ドリフト領域に通じるチャネル領域と、前記第１の半導体領域上に形成された第１の電極と、前記第２の半導体領域と前記介在領域上に接続するように形成された第２の電極と、前記第３の半導体領域上に形成された第３の電極とを具備することを特徴とする。
【００２１】
さらに、本発明の半導体装置の第５は、第１導電型の高抵抗半導体層と、前記高抵抗半導体層の表面に形成された平面形状がストライプ状の第３の半導体領域と、前記高抵抗半導体層の前記表面において、ストライプ状の前記第３の半導体領域の側面に対向して設けられた第１導電型の第２の半導体領域と、前記第２の半導体領域を挟むように前記高抵抗半導体層の前記表面に形成され、前記第３の半導体領域との距離が、前記第２の半導体領域と前記第３の半導体層の距離よりも、小さくなるように形成された第２導電型の第１の半導体領域と、前記第１及び第２の半導体領域と第３の半導体領域の間の前記高抵抗半導体層の前記表面に、前記第３の半導体領域に対向するように形成され、前記第１の半導体領域と前記第３の半導体領域を対向させる連通口を有する介在部分と、前記介在部分に接続され前記第２の半導体領域の方向に延在する延在部分とを有する第２導電型の介在領域と、前記介在領域の前記介在部分と前記第３の半導体領域に挟まれた前記高抵抗半導体層中に形成された第１導電型のドリフト領域と、前記第１および第２の半導体領域と前記介在領域に３方を囲まれ、前記連通口を通じて前記ドリフト領域に通じるチャネル領域と、前記第１の半導体領域上に形成された第１の電極と、前記第２の半導体領域と前記介在領域に接続するように形成された第２の電極と、前記第３の半導体領域上に形成された第３の電極とを具備することを特徴とする。
【００２２】
上記の半導体装置において、半導体基板あるいは第３の半導体領域が第１導電型の場合は、第１、第２、第３の半導体領域を夫々ゲート、ソース、ドレインとする静電誘導型トランジスタである。
【００２３】
また、上記の半導体装置において、半導体基板あるいは第３の半導体領域が第２導電型の場合は、第１、第２、第３の半導体領域を夫々ゲート、エミッタ、コレクタとする静電誘導型サイリスタである。
【００２４】
本発明の半導体装置では、ゲート領域と同じ導電性を持ち、ソース電極と接する埋め込み（介在）領域が、ゲート領域よりもドレイン領域に近くなるように設けてあり、介在領域のソース電極に接する部分の幅よりも、ドレイン領域に対向する部分の幅の方を広く形成している。このため、ターンオフによるドリフト領域の空乏化時に埋め込み（介在）領域端部での電界集中を抑制し、耐圧を向上させる。
【００２５】
本発明の半導体装置は、ゲート電極へ印加する電圧信号でチャネル領域を空乏化させ、導通・遮断を行っている。スイッチングの際にはドリフト層の空乏化による電荷の吐き出しが起こるが、ゲート領域よりもドレイン領域に近い介在領域がドリフト層からの電荷の吐き出しを行う事により、ゲート回路の負荷を大幅に軽減させる事が出来、さらに、ゲート領域と介在領域の間隔、及び、介在領域同士の間隔を自由に設定する事により、低オン抵抗、高耐圧の両方を達成する事ができる。
【００２６】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態を説明する。
【００２７】
（実施形態１）
図１は実施形態１に係る静電誘導半導体装置の要部構成を示す断面図である。図２はチップ全体の上面図で、電極の構成を示す。図２のＡ−Ａ′線に沿った断面図が図１に相当する。
【００２８】
本実施形態の静電誘導半導体装置は、ｎ型半導体基板１の一方の表面部分にｐ＋型ゲート領域（第１の半導体領域）２とｎ＋型ソース領域（第２の半導体領域）３とｐ＋型埋め込み領域４とを備える。ソース領域３はゲート領域２と埋め込み域４の表面部との間に挟まれる形で形成されていて、ソース領域３よりもゲート領域２が深く、ゲート領域２よりも埋め込み領域４が深く設けられている。ゲート領域２とｐ＋型埋め込み領域４の間のｎ−型領域が、ドレイン−ソース間電流が流れるチャネル領域７となる。
【００２９】
一方、半導体基板１の他方の面にはｎ＋型ドレイン領域（第３の半導体領域）５を備えている。埋め込み領域４とドレイン領域５の間はｎ−型ドリフト層６となっている。また、ｐ＋型埋め込み領域４は逆Ｔ字型の断面形状を有しており、基板表面側よりもｎ＋型ドレイン領域５に対向する部分の方が幅が広くなっている。隣接する埋め込み領域４先端部の間の空隔は、ゲート領域とドレイン領域を垂直に結ぶ線を含む位置に設定されている。また、埋め込み領域４の水平延在部は、ソース領域３とドレイン領域５を垂直に結ぶ少なくとも一部の線を遮るように配置されている。
【００３０】
ｎ−型ドリフト層６の不純物濃度は１０１５ｃｍ−３〜１０１７ｃｍ−３であり、他のｎ＋型やｐ＋型の高不純物濃度領域での不純物濃度は１０２０ｃｍ−３〜１０２１ｃｍ−３程度である。ドリフト層６の濃度と厚みは、耐圧、オン電圧といった電気特性の設計値から決められるが、ＳｉＣ基板を用いる場合、１０００Ｖ級で約１０μｍ程度である。
【００３１】
また、この静電誘導半導体装置の上面電極は、図２に示す通り、櫛型のソース電極１１とゲート電極１２が対向して組み合わされている。ソース電極１１はｎ＋型ソース領域３とｐ＋型埋め込み領域４に接続され、ゲート電極１２はｐ＋型ゲート領域２に接続されている。半導体基板１の裏面側には、ｎ＋型ドレイン領域５に接続するドレイン電極１３が設けられている。
【００３２】
次に、上記の半導体装置の動作を説明する。例えば、ドレイン電極１３に正電位、ソース電極１１に接地電位、ゲート電極１２に０または正の所定の電位が与えられたとき、半導体装置はオン状態となり、ｎ＋型ドレイン領域５からｎ＋型ソース領域３に電流が流れる。
【００３３】
ｎ＋型ドレイン領域５からｎ＋型ソース領域３への電流をブロックする時は、ｐ＋型ゲート領域２とｎ−型チャネル領域７間のｐｎ接合に逆バイアス（ゲート電位がソース電位に対して負）を加えると、ｐ＋型ゲート領域２からｎ−型チャネル領域７へ空乏層が伸び、ｎ−型チャネル領域７をピンチオフさせる。
【００３４】
その結果、ドレイン−ソース間電圧が電源電圧まで回復するが、この時、ｎ＋型ドレイン領域５とこれに対向するｐ＋型埋め込み領域４に逆バイアスがかかり、ｐ＋型埋め込み領域４からｎ−型ドリフト領域に空乏層が延びて正電荷がｐ＋型埋め込み領域４からソース電極１１に吐き出される。
【００３５】
即ち、ｐ＋型ゲート領域２よりもｎ＋型ドレイン領域５に近いｐ＋型埋め込み領域４が主として正電荷の吐き出しを行う事により、ゲート回路の負荷を大幅に軽減させる事が出来る。
【００３６】
ここではターンオフの時の動作を説明したが、ターンオンの際にはゲート電極１２に正電位が与えられ、正電荷はｐ＋型ゲート領域２及びｐ＋型埋め込み領域４から空乏層に充電される方向に流れる。
【００３７】
本実施形態では、ｐ＋型埋め込み領域が逆Ｔ字型をしていて、ｎ＋型ドレイン領域に近い部分の面積が大きく形成されているので、上記の吐き出しまたは充電電流の分担をより有効に実行することができる。また、ターンオフによるドリフト領域の空乏化時に埋め込み（介在）領域端部での電界集中を抑制し、耐圧を向上させる。
【００３８】
また、オン抵抗を決めるｐ＋型ゲート領域とｐ＋型埋め込み領域の間隔、及び耐圧を決めるｐ＋型埋め込み領域同士の間隔は、独立に決定することができる。即ち、ｐ＋型ゲート領域とｐ＋型埋め込み領域の間隔を決めた後、ｐ＋型埋め込み領域同士の間隔を逆Ｔ字型の水平部分の長さを調節することにより自由に決定することができる。このように上記２つの間隔を自由に設定する事により、低オン抵抗、高耐圧の両方を同時に達成する事ができる。
【００３９】
次に、本実施形態の半導体装置の製造方法を、図３、図４を参照して説明する。図３、図４では、図１において点線で囲ったＵＣ１部分、即ちゲート領域２を中心とした１ピッチ分のユニットセルの製造段階を図解することにより説明する。
【００４０】
先ず、図３（ａ）に示すように、厚さ１０μｍのｎ−型ＳｉＣ層２１（不純物濃度１×１０１５〜１×１０１７ｃｍ−３）が表面にあるｎ＋  型ＳｉＣ基板（基板厚としては４００μｍ程度）を準備し、洗浄後幅４μｍのイオン注入用のマスク２２を形成する。なお、この例では、１ユニットセルのピッチは１６μｍである。
【００４１】
イオン注入用マスクは注入されるイオンを阻止する事ができれば良く、酸化膜マスク、レジストマスク、メタルマスクなどが候補に挙げられる。また、パターニングは公知のフォトリソグラフィー技術などを使用すれば良い。
【００４２】
次に、このマスク２２を用いて、ＳｉＣ層２１の上面にｐ型不純物（ＡｌまたはＢ）を数ｋｅＶ〜数ＭｅＶの加速電圧で深さ２μｍまで注入して、不純物濃度１×１０２０〜１×１０２１ｃｍ−３を有するｐ＋型領域２３を形成する。ｐ型不純物はＳｉＣにｐ型の導電性を付与するものであればよい。
【００４３】
次に、図３（ｃ）に示すように、マスク層２２を除去した後、ＳｉＣ層２１上に、ｎ−型ＳｉＣ層２５（不純物濃度１×１０１５〜１×１０１７ｃｍ−３）を厚さ４μｍエピタキシャル成長させる。ｎ型不純物はＮ，Ｐ等を使う事ができるが、ＳｉＣに対しｎ型の導電性を付与するものであれば良い。なお、このＳｉＣ層２５は、ＳｉＣ層２１と一体化するので、以降は参照番号２１で表示する。
【００４４】
次に、図３（ｄ）に示すように、幅１４μｍのイオン注入用マスク２７を形成して、単位領域の両端に１μｍの露出部を設ける。
【００４５】
次に、図３（ｅ）に示すように、マスク２７を用いて、ｐ型不純物（ＡｌまたはＢ）を数ｋｅＶ〜数ＭｅＶの加速電圧で深さ４μｍイオン注入して、ｐ＋型領域２３に接続するｐ＋型領域２８（不純物濃度１×１０２０〜１×１０２１ｃｍ−３）を形成する。なお、このｐ＋型領域２８は、ｐ＋型領域２３と一体化するので、以降は参照番号２３で表示する。ｐ＋型領域２３が図１の埋め込み領域４となる。
【００４６】
なお、ｐ＋型領域２８の形成については、図３（ｃ）のｎ−型ＳｉＣ層２５のエピタキシャル成長から図３（ｅ）のｐ＋型領域２８のイオン注入までの工程を総膜厚４μｍになるまで複数回繰り返して行なってもよい。
【００４７】
次に、図３（ｆ）に示すように、マスク２７を除去した後、新たなイオン注入用マスク２９を形成する。マスク２９は、両端各３μｍをマスクし、中央部に１０μｍ幅の開口を有する。
【００４８】
次に、図４（ａ）に示すように、マスク２９を用いて、ｐ型不純物（ＡｌまたはＢ）を数ｋｅＶ〜数ＭｅＶの加速電圧で深さ２μｍイオン注入して、ｐ＋型領域３１（不純物濃度１×１０２０〜１×１０２１ｃｍ−３）を形成する。このｐ＋型領域３１が図１のゲート領域２となる。
【００４９】
次に、図４（ｂ）に示すように、ｐ＋型領域２３、３１を覆うようにイオン注入用マスク３３を形成し、続いて図４（ｃ）に示すように、ｎ型不純物（ＮまたはＰ）を数ｋｅＶ〜数１００ｋｅＶの加速電圧でイオン注入し、ｎ＋型領域３５（不純物濃度１×１０２０〜１×１０２１ｃｍ−３）を形成する。このｎ＋型領域３５が図１のソース領域３になる。
【００５０】
次に、図４（ｄ）に示すように、ｎ＋型領域３５とｐ＋型領域３１の境界上に幅４μｍの絶縁膜３７が間隔３μｍで形成され、続いて図４（ｅ）に示すように、Ｎｉ，Ｃｏ、Ａｌ、Ｔｉ等の金属により、ソース電極１１、ゲート電極１２を形成する。絶縁膜３７はソース電極１１、ゲート電極１２が短絡しないように設けられるもので、図１においては見易いように省略されていた。また、ソース電極１１は、ｐ＋型領域２３にオーバーラップするように設けられている。
【００５１】
以上により、ＳｉＣ基板上面側の素子が形成される。ＳｉＣ基板裏面側については、ｎ型ＳｉＣ基板１の裏面側からｎ型不純物をイオン注入、拡散させるなどの方法でｎ＋型ドレイン領域５を形成し、Ｎｉ，Ｃｏ、Ａｌ、Ｔｉ等の金属によりドレイン電極１３を形成する。ソース電極１１、ゲート電極１２、ドレイン電極１３の形成後には、熱処理を加えて電極のコンタクト抵抗を下げることが望ましい。ｎ型ＳｉＣ基板１のｎ型不純物濃度が高い場合には、このｎ＋型不純物領域の形成は必要に応じて省略可能である。
【００５２】
なお、実施形態１ではＳｉＣ基板裏面側にｎ＋型ドレイン領域５を形成して静電誘導型トランジスタとしたが、ｎ−型領域を表面に有するｐ＋型基板を用いて、静電誘導型サイリスタとすることもできる。
【００５３】
（実施形態２）
実施形態２は、実施形態１の変形例であり、実装密度をより向上させた実施形態を提供する。図５は実施形態２の斜視図で、図６はチップ上面図である。図６のチップ上面図は図２と同様であるが、ソース電極下の構造が実施形態１（図２）の場合と異なる。図６のＢ−Ｂ´線に沿った断面が、図５の斜視図として示されている。
【００５４】
図６から明らかなように、実施形態１と同様に、ｎ＋型ソース領域３、ｐ＋型ゲート領域２、ｎ＋型ソース領域３の両脇を逆Ｔ字型のｐ＋型埋め込み領域４が挟む形状になっており、埋め込み領域４に挟まれた部分がｎ−型チャネル領域７になる。チャネル領域７は紙面奥方向に延びてゲート電極１２の櫛歯の部分と直行する。図５においては、チャネル領域は隣接する櫛歯を橋絡する形になっている。即ち、ゲート領域２、ソース領域３、埋め込み領域４の配列方向が、実施形態１と９０度異なっている。
【００５５】
ソース電極１１はｎ＋型ソース領域３とｐ＋型埋め込み領域４とはコンタクトするが、ゲート領域２とは絶縁膜８を介す事により絶縁が保たれる。ゲート領域２へはチャネル領域７の延在方向と垂直に配置されたゲート電極１２（櫛歯）の不図示の部分から信号を送る。
【００５６】
実施形態１では、チャネル領域７はゲート電極１２の櫛歯１本に付き１つ形成されている。さらに、ゲート電極１２の隣接する櫛歯の間隔は、ソース電極１１との隙間確保を考慮する必要があり、その間隔を狭めるのに限界がある。
【００５７】
これに対し実施形態２では、電極間の隙間確保を考慮することなく、ゲート領域２、ソース領域３、埋め込み領域４を繰り返し配置ずることができるので、チャネル領域７を高密度に配置する事ができ、オン抵抗を実施形態１よりも更に下げる事ができる。実施形態２においても、実施形態１で述べた効果を同様に奏することができることは云うまでもない。
【００５８】
ユニットセルの構成は実施形態１と同じであるから、製造方法は実質的に実施例１と同様な方法を採ることができる。但し、各ユニットセル間でソース電極とゲート電極の短絡を考慮しないで済むので、セルピッチは１０μｍとすることができる。従って、図３（ａ）においてセル幅は１０μｍになるが、イオン注入用マスク２２の幅は４μｍのままとする。また、ゲート領域３１とソース領域３５は、異なる断面で夫々の電極に接続するので、図４（ｄ）、（ｅ）の工程が異なってくる。図７（ａ）、（ｂ）はソース電極の接続部の絶縁膜３７及びソース電極１１の形成工程を示す。図８（ａ）、（ｂ）はゲート電極の接続部の絶縁膜３７及びゲート電極１２の形成工程を示す。
【００５９】
なお、実施形態２においても、ｎ−型領域を表面に有するｐ＋型基板を用いて、静電誘導型サイリスタとすることができる。
【００６０】
（実施形態３）
実施形態３は、実施形態１における埋め込み領域４の断面形状を変えたものである。埋め込み領域４は、ソース電極１１とコンタクトしている部分の幅よりもドレイン領域５に対向している側の幅が広い構造なら良く、例えば図９のような側面が斜めに形成されたものであってもでも良い。この斜めの形状の埋め込み領域４はｐ型不純物の斜めイオン注入などの方法を用いる事で形成する事ができる。この場合、ソース領域３の側面も図９に示すように、斜めにすることが望ましい。例えば、ゲート領域２の上面の幅は１０μｍ、ソース領域３の幅は２μｍ、埋込み層４の深さは８μｍ、隣接する埋込み層４の最も接近する部分の間隔は４μｍとする。
【００６１】
本実施形態においては、ｐ＋型埋め込み領域の断面が台形状に形成されていて、ｎ＋型ドレイン領域に近い部分の面積が大きく形成されているので、スイッチング時の電荷の吐き出しまたは充電の分担をより有効に実行することができる。また、ターンオフによるドリフト領域の空乏化時に埋め込み（介在）領域端部での電界集中を抑制し、耐圧を向上させる。
【００６２】
また、オン抵抗を決めるｐ＋型ゲート領域とｐ＋型埋め込み領域の間隔、及び耐圧を決めるｐ＋型埋め込み領域同士の間隔は、独立に決定することができる。即ち、ｐ＋型ゲート領域とｐ＋型埋め込み領域の間隔を決めた後、ｐ＋型埋め込み領域同士の間隔を台形の底辺部分の長さを調節することにより自由に決定することができる。このように上記２つの間隔を自由に設定する事により、低オン抵抗、高耐圧の両方を同時に達成する事ができる。
【００６３】
（実施形態４）
実施形態４も、実施形態１における埋め込み領域４の構成を変えたものである。実施形態４の要部断面図を図１０に示すが、埋め込み領域４とソース電極１１がコンタクトする部分にトレンチ９を設け、これにポリシリコンとメタルの少なくとも一方の導電性充電物１０で埋め込む事により、埋め込み領域４からソース電極１１に正電荷を吐き出す際の抵抗を下げることが可能となり、スイッチング速度をより高速化させる事ができる。
【００６４】
実施形態４の半導体装置の製造方法は、実施形態１の製造方法と図４（ｃ）までは同様に実施する。図４（ｃ）の工程終了後、マスク３３を除去した後、ユニットセル両側のｐ＋型領域２３の中心部を開口するマスクを形成し、このマスクを用いてＲＩＥ等でトレンチを形成し、これにポリシリコンを埋め込む。その後、図４（ｄ）以降の工程を行なえば、図１０の半導体装置を得ることができる。
【００６５】
このような構造であれば、実施形態１で述べた効果を同様に奏することができる上、さらにさらにスイッチング速度を向上させることができる。
【００６６】
（実施形態５）
図１１は、実施形態５に関わる静電誘導半導体装置の斜視図である。理解を容易にするために、実施形態１〜４と同一部分には同一番号を付す。実施形態５の静電誘導半導体装置はｎ型半導体基板１の上部表面部分にｐ＋型埋め込み領域４とｐ＋型ゲート領域（第１の半導体領域）２とｎ＋型ソース領域（第２の半導体領域）３とを備える。ソース領域３はゲート領域２に挟まれる形で配置されており、ソース領域３よりもゲート領域２が深く設けられており、ゲート領域２よりもｐ＋型埋め込み領域４が深く設けられている。
【００６７】
一方、半導体基板１の下部にはｎ＋型ドレイン領域（第３の半導体領域）５を備えており、ｐ＋型埋め込み領域４とドレイン領域５の間はｎ−型のドリフト層６となっている。
【００６８】
ｐ＋型埋め込み領域４の少なくとも一部はソース電極１１と接続していて、ソース電極１１と接続する部分よりも、ドレイン領域５に対向する部分の方が幅が広くなっている。また、ｐ＋型埋め込み領域４のドレイン領域５に対向する部分の少なくとも一部は開口しており（ｐ型ではないｎ型やｉ型の領域が設けられており）、ソース電極１１からの電子がドリフト層６へ流れるようになっている。
【００６９】
図１２は電極構造を示す上面図で、実施形態１〜４と同様となっている。図１１あるいは図１２のＣ−Ｃ′線に沿った断面図が図１３に、Ｄ−Ｄ′線に沿った断面図が図１４に示されている。
【００７０】
また、図１３または図１４から明らかなように、ｎ＋型ソース領域、ｎ−型チャネル領域７の両側をｐ＋型ゲート領域２が挟む形状になっており、ｐ＋型ゲート領域２よりも深い位置でｐ＋型埋め込み領域が水平に延在しており、ｎ＋型ソース領域とｐ＋型埋め込み領域の一部はソース電極１１とコンタクトしている。ｐ＋型ゲート領域２上にはゲート電極１２が形成されている。
【００７１】
実施例５においては、ｐ＋型埋め込み領域４をゲート領域２より深い位置に水平埋込み層として設けており、ソース電極１１とのコンタクトは、少なくとも１個所で行えば良い。従って、実施形態１よりも半導体装置内の実装密度を向上させることが可能になり、より小型化ができる。
【００７２】
また、ｐ＋型埋め込み領域４の埋込み層部分には、ゲート領域２とドレイン領域５とを垂直に結ぶ線を含むように開口部を設けているので、チャネル領域７をドリフト領域６に確実に繋げることができる。
【００７３】
実施形態５の動作は、実施形態１と同様であり、実施形態１と同様な効果を奏することができる。また、実施例４と同様に、埋め込み領域４とソース電極１１がコンタクトする部分にトレンチを設け、このトレンチにポリシリコン、メタル等の導電性充填物で埋め込むようにしてもよい。このようにすることにより、埋め込み領域４から正電荷を吐き出す際の抵抗を下げることが可能となり、スイッチングをより高速化させる事ができる。
【００７４】
次に、実施形態５の半導体装置の製造方法を説明する。図１１において埋め込み領域４のソース電極１１へのコンタクト部を含むユニットセル（ＵＣ２で表示される）を例として段階的に説明する。
【００７５】
最初に、Ｄ−Ｄ´線に沿った断面部の製造方法について述べる。先ず、図１５（ａ）に示すように、厚さ１０μｍのｎ−型ＳｉＣ層２１（不純物濃度１×１０１５〜１×１０１７ｃｍ−３）が表面に形成されたｎ型ＳｉＣ基板を準備し、洗浄後幅４μｍのイオン注入用のマスク２２を形成する。このマスク２２を用いて、ＳｉＣ層２１の上面にｐ型不純物（ＡｌまたはＢ）を数ｋｅＶ〜数ＭｅＶの加速電圧で深さ２μｍまで注入して、不純物濃度１×１０２０〜１×１０２１ｃｍ−３を有するｐ＋型領域２３を形成する。ｐ＋型領域２３の幅は、コンタクト領域で７μｍ（但し片側部分のみ表示しているので、全体として１４μｍ）、コンタクト領域以外では８μｍとする。
【００７６】
次に、図１５（ｂ）に示すように、マスク層２２を除去した後、ＳｉＣ層２１上に、ｎ−型ＳｉＣ層２５（不純物濃度１×１０１５〜１×１０１７ｃｍ−３）を厚さ４μｍエピタキシャル成長させる。ｎ型不純物はＮ，Ｐ等を使用する。なお、このＳｉＣ層２５は、ＳｉＣ層２１と一体化するので、以降は参照番号２１で表示する。
【００７７】
次に、図１５（ｃ）に示すように、イオン注入用マスク２７を形成して、埋込み層４のコンタクトを形成する部分に２μｍの露出部を設ける。図では、コンタクトの半分しか図示していないので、コンタクトの幅としては４μｍである。
【００７８】
次に、図１５（ｃ）に示すように、マスク２７を用いて、ｐ型不純物（ＡｌまたはＢ）を数ｋｅＶ〜数ＭｅＶの加速電圧で深さ４μｍイオン注入して、ｐ＋型領域２３に接続するｐ＋型領域２８（不純物濃度１×１０２０〜１×１０２１ｃｍ−３）を形成する。なお、このｐ＋型領域２８は、ｐ＋型領域２３と一体化するので、以降は参照番号２３で表示する。ｐ＋型領域２３が図１の埋込み領域４となる。
【００７９】
次に、図１５（ｄ）に示すように、マスク２７を除去した後、新たなイオン注入用マスク２９を形成する。マスク２９は、ゲート領域形成用の幅１０μｍの開口を有する。このマスク２９を用いて、ｐ型不純物（ＡｌまたはＢ）を数ｋｅＶ〜数ＭｅＶの加速電圧で深さ２μｍイオン注入して、ｐ＋型領域３１（不純物濃度１×１０２０〜１×１０２１ｃｍ−３）を形成する。このｐ＋型領域３１が図１１のゲート領域２となる。
【００８０】
次に、図１６（ａ）に示すように、ｐ＋型領域２３、３１を覆うようにイオン注入用マスク３３を形成し、ｎ型不純物（ＮまたはＰ）を数ｋｅＶ〜数１００ｋｅＶの加速電圧でイオン注入し、ｎ＋型領域３５（不純物濃度１×１０２０〜１×１０２１ｃｍ−３）を形成する。このｎ＋型領域３５が図１１のソース領域３になる。
【００８１】
次に、図１６（ｂ）に示すように、ｎ＋型領域３５とｐ＋型領域３１の境界上に幅４μｍの絶縁膜３７を設け、Ｎｉ，Ｃｏ、Ａｌ、Ｔｉ等の金属によりソース電極１１、ゲート電極１２を形成する。絶縁膜３７はソース電極１１、ゲート電極１２が短絡しないように設けられる。また、ソース電極１１は、ｐ＋型領域２３にオーバーラップするように設けられる。ソース電極１１、ゲート電極１２を形成後、接触抵抗を下げるために、熱処理を実施する。
【００８２】
次に、図１１のＣ−Ｃ´線に沿った断面部の形成方法について図１７を用いて説明する。図１７（ａ）は図１５（ａ）に相当する工程であるが、ｐ＋型領域２３が連続的に形成され点が異なる。その後は図１５（ｂ）〜図１６（ａ）と同じ工程が実施され、最終的には図１７（ｂ）の形が完成する。断面Ｃ−Ｃ´部と断面Ｄ−Ｄ´部のプロセスが同時に進行することは云うまでも無い。
【００８３】
実施形態５においても、ｎ−型層を表面に有するｐ＋型半導体基板を使用することにより、静電誘導型サイリスタとすることもできる。
【００８４】
（実施形態６）
実施形態６は、実施形態５の変形例で、ゲート領域２とソース領域３の配列方向に関し、実施形態２の形態（ゲート領域２とソース領域３の配列方向を実施形態１と９０度変える）を組み合わせたものである。図１８は、実施形態６に係る半導体装置の斜視図である。図１９は電極構造を示す上面図で、実施形態１〜５と同様となっている。図１８あるいは図１９のＥ−Ｅ′線に沿った断面図が図２０に、Ｆ−Ｆ′線に沿った断面図が図２１に示されている。本実施形態の半導体装置の製造方法は、実施形態５の図１５〜１７と同様に実施すれば良いので、説明を省略する。
【００８５】
上記のごとく構成することにより、実施形態５と同様な効果を奏するとともに、実施形態５よりも更なる小型化を実現することができる。また、実施形態４と同様に、埋め込み領域４がソース電極１１とコンタクトする部分にトレンチを設け、このトレンチにポリシリコン、メタル等の導電性充填物で埋め込むようにしてもよい。このようにすることにより、埋め込み領域４から正電荷を吐き出す際の抵抗が下がり、スイッチングをより高速化させる事ができる。
【００８６】
（実施形態７）
実施形態７は、これまで述べた静電誘導半導体装置の構成を横形に構成した実施形態で、図２２はその要部構成を示す上面図である。本実施形態の静電誘導半導体装置はｎ−型の高抵抗半導体層の上面部分に並置されたｐ＋型のゲート領域（第１の半導体領域）２とｎ＋型のソース領域（第２の半導体領域）３とｐ＋型の介在領域４とｎ＋型のドレイン領域（第３の半導体領域）５を備えている。
【００８７】
ソース領域３は介在領域４とゲート領域２の間に挟まれる形で形成されていて、ソース領域３よりもゲート領域２がドレイン領域５に近く、ゲート領域２よりも介在領域４がさらにドレイン領域５の近くに設けてある。
【００８８】
また、介在領域４は略Ｔ字型の形状をしており、ソース領域極３とコンタクトする部分よりも、ドレイン領域５に近い部分の方が幅が広くなっている。介在領域４とドレイン領域５の間はｎ−型ドリフト層となっている。
【００８９】
隣接する介在領域４先端部（ドレイン領域５との対向部）の間の空隔は、ゲート領域２とドレイン領域５を垂直に結ぶ線を含む位置に設定されている。また、介在領域４がドレイン領域５に平行に延在する部分は、ソース領域３とドレイン領域５を垂直に結ぶ少なくとも一部の線を遮るように配置されている。
【００９０】
また、介在領域４においては、ソース領域３とコンタクトしている部分よりもドレイン領域５側の方が幅が広い構造なら良く、上記のＴ字形の他に、例えば図２３のように、介在領域を台形状に形成してもよい。この場合、ソース領域３は３角形にするなどが望ましい。
【００９１】
図２４は、図２２あるいは図２３のＧ−Ｇ′線に沿った断面図であるが、ｐ−型半導体基板１の上面にｐ＋型のゲート領域２、ｎ＋型のソース領域３、ｐ＋型の介在領域が形成されている。ｐ＋型のゲート領域２の底部にはｎ−型層１５を設けてｐ＋型のゲート領域４との間を電気的に分離している。
【００９２】
本実施形態の半導体装置の製造方法は、例えばｐ−型基板上にｎ−型層をエピタキシャル成長させた後に、イオン注入等で、各領域を形成すればよい。エピタキシャル成長と各領域作成の工程（イオン注入）を複数回繰り返すことにより、垂直方向に厚みを持った素子を形成することができる。あるいは、表面部に形成する上記の各領域を絶縁膜上の半導体層（例えばＳＯＩ層）に形成するようにしてもよい。
【００９３】
本実施形態の半導体装置では、例えば、ソース領域３の幅を２μｍとしたとき、隣接する介在領域４の最も接近する距離を４μｍとすればよい（図２２，２３参照）。その他の素子領域の寸法は、実施形態１の断面図における寸法を、平面図に置き換えたものとすればよく、例えばゲート領域２の幅は１０μｍ、介在領域４のドレイン領域５との対向部分の幅は１２μｍ等とすればよい。
【００９４】
なお、図２２、２３ではソース電極、ゲート電極、ドレイン電極は示していないが、図２４に示すように、ソース電極１１はソース領域３及び介在領域４と、ゲート電極１２はゲート領域２と、ドレイン電極（不図示）はドレイン領域５と夫々コンタクトするように、かつ各々は絶縁が保たれるように形成すればよい。
【００９５】
ソース電極１１、ゲート電極１２の平面的な配置例（１ユニットセル分）を図２５に示す。図２５では絶縁膜の図示が省略されているが、各電極間には絶縁膜を介在させるものとする。第１、第２、第５、第６の実施例では、埋め込み領域４の全ての表面領域にソース電極１１を形成する例を示したが、図２５のように、埋め込み領域（介在領域）４がソース領域３に接する部分にのみ、ソース電極１１を形成してもよい。
【００９６】
上記の横形構成によっても、実施形態１で述べ効果を同様に奏することが可能である。即ち、ｐ＋型介在領域がＴ字型あるいは台形型をしていて、ｎ＋型ドレイン領域に近い部分の面積が大きく形成されているので、上記の吐き出しまたは充電電流の分担をより有効に実行することができる。また、ターンオフによるドリフト領域の空乏化時に介在領域端部での電界集中を抑制し、耐圧を向上させる。
【００９７】
また、オン抵抗を決めるｐ＋型ゲート領域とｐ＋型介在領域の間隔、及び耐圧を決めるｐ＋型介在領域同士の間隔は、独立に決定することができる。即ち、ｐ＋型ゲート領域とｐ＋型介在領域の間隔を決めた後、ｐ＋型介在領域同士の間隔をＴ字型の水平部分の長さあるいは台形の長辺の長さを調節することにより自由に決定することができる。このように上記２つの間隔を自由に設定する事により、低オン抵抗、高耐圧の両方を同時に達成する事ができる。
【００９８】
実施形態７においても、ｎ＋型のドレイン領域５をｐ＋型領域に変えることにより静電誘導型サイリスタとすることができる。
【００９９】
（実施形態８）
図２６は、実施形態８に係る半導体装置の模式的な斜視図（一部透視図）である。本実施形態も静電誘導半導体装置を横形に形成した例であるが、実施例７と異なり、基板１′上に絶縁膜１６を介して設けられたｎ−型高抵抗半導体層に、ｐ＋型ゲート領域（第１の半導体領域）２とｎ＋型ソース領域（第２の半導体領域）３とｎ＋型ドレイン領域（第３の半導体領域）５を備え、Ｔ字型のｐ＋型介在領域４がゲート領域２とドレイン領域５の間に備えられている。介在領域４とドレイン層５の間がドリフト層６となる。この構成は、第２の実施形態の構成を横形にしたものと略同じである。
【０１００】
上記の構成においても、ｎ＋型ソース領域３がｐ＋型ゲート領域２に挟まれる形で配置されており、ｎ＋型ソース領域３よりもｎ＋型ゲート領域２がｎ＋型ドレイン領域５に近くに設けてあり、ｐ＋型ゲート領域２よりもｐ＋型介在領域４のＴ字型の横棒部分がｎ＋型ドレイン領域５に近くなるように設けてある。
【０１０１】
Ｔ字型介在領域の縦棒部分の少なくとも一部はｎ＋型ソース領域３と接していて、ソース領域３とコンタクトする部分よりも、ドレイン領域５に対向する部分の方が幅が広くなっている。また、Ｔ時型の横棒部分の埋め込み層の少なくとも一部は開口しており（ｐ型ではない領域が設けられており）、ソース電極３からの電子がドリフト層６へ流れるようになっている。
【０１０２】
上記の開口部は、ゲート領域２とドレイン領域５を垂直に結ぶ線を含む位置に設定されている。また、介在領域４のＴ字型横棒部分で開口部が設けられていない部分は、ソース領域３とドレイン領域５を垂直に結ぶ少なくとも一部の線を遮るように配置されている。
【０１０３】
なお、図２６ではソース電極、ゲート電極、ドレイン電極は示していないが、図２７の上面図に示すように、ソース電極１１はソース領域３と介在領域４とコンタクトしており、ゲート電極１２はゲート領域２と、ドレイン電極１３はドレイン領域５と夫々コンタクトしており、各々は絶縁膜（不図示）により絶縁が保たれている。
【０１０４】
なお、本実施形態では、素子を形成する各領域を絶縁層１６上に設けたが、実施形態７と同様に、ｐ−型半導体基板の上面に上記の各領域を形成し、ｐ＋型ゲート領域の下部にｎ−型層を挿入して、ｐ型領域間との電気的分離を行なうようにしてもよい。なお、素子形成領域の半導体層にＳｉＣを用いた場合には、実施形態３（図１１）の断面形状の寸法を平面図の寸法に置き換えることができる。
【０１０５】
上記の構成においても、実施形態３で述べた効果を同様に奏することができる。即ち、ｐ＋型介在領域がＴ字型をしていて、ｎ＋型ドレイン領域に近い部分の面積が大きく形成されているので、上記の吐き出しまたは充電電流の分担をより有効に実行することができる。また、介在領域が連続的形成されているので、ターンオフによるドリフト領域の空乏化時に介在領域端部での電界集中が発生することなく、耐圧を向上させる。
【０１０６】
また、オン抵抗を決めるｐ＋型ゲート領域とｐ＋型介在領域の間隔を、耐圧を考慮することなく独立に決定することができるので、低オン抵抗、高耐圧の両方を同時に達成する事ができる。
【０１０７】
実施形態８においても、ｎ＋型のドレイン領域５をｐ＋型領域に変えることにより静電誘導型サイリスタとすることができる。
【０１０８】
以上、実施形態１〜８を通じて、オン抵抗を上げること無く、所望の耐圧を実現する構造を説明したが、実際的なモデルを通じてその効果を説明する。図２８は、半導体基板１０１上面にゲート領域１０２、ソース領域１０３とともにカソード領域１００を有する従来技術の静電誘導半導体装置である。ソース領域１０３の幅を２μｍ、ゲート領域の幅を４μ（ゲート電極幅２μｍにあわせ余裕左右に１μｍ）としたとき、カソード間距離は８μｍとなる。これを先に説明した図３０（ｂ）のグラフに当てはめると、耐圧は約３．９ｋＶになる。
【０１０９】
一方、本発明の代表例として、図２９に示すモデルを考えた場合、チャネル領域の最小幅を図示のように２μｍとすれば、埋め込み領域４間の距離は、左右のチャネル幅を加えた分以上あれば良いと考えられるので、４μｍあればよい。これを図３０のグラフに当てはめると、耐圧は約４．６ｋＶに向上できることが分かる。
【０１１０】
（応用例）
一般に、インバータ回路は１つのスイッチング素子と１つの整流素子を並列に繋いで回路を組む。しかし、本発明によるスイッチング素子はドレイン領域の導電性と逆の導電性をもつ領域がソース電極とコンタクトしている事により、ゲートをターンオフさせた状態でソース電位をドレイン電位より上げるとソースからドレインに電流が流れる。しかし、ゲートをターンオフさせた状態でソース電位をドレイン電位より下げると電流は流れなくなる。この性質を利用することにより、図３１に示すように、本発明の半導体装置２０をスイッチング素子として用いるだけで、整流素子を新たに用意する事無く、インバータ回路を組む事が出来る。素子の数を半分に減らす事が出来、インバータ回路の小型化、高信頼性、低価格を実現する事ができる。
【０１１１】
なおこの発明は上記した実施形態に限るものではない。例えばｐ型とｎ型が逆になったものが他の実施例として考えられる。基板も上記実施形態ではＳｉＣを例に挙げたが、Ｓｉなどその他の半導体を用いることができる。その際の不純物濃度、及び各領域の寸法は、耐圧とオン抵抗などの電気的特性を考えて決定される値となる。
【０１１２】
また、上記実施形態ではユニポーラの静電誘導半導体を例に挙げたが、前述のように、ドレイン領域と逆の導電性領域をドリフト層のドレイン領域側に設ける事によりバイポーラの静電誘導半導体とすることができる。
【０１１３】
また、ｐ型領域、ｎ型領域はイオン注入やエピタキシャル成長などの組み合わせにより作る事が出来、その手段は選ばない。
【０１１４】
なお、この発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組合せにより種々な発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【０１１５】
【発明の効果】
本発明の半導体装置は、基板の表面にドレイン領域（第３の半導体領域）と、これと対向してゲート領域（第１の半導体領域）、ソース領域（第２の半導体領域）、ゲート領域と同一導電型を有しソース領域と電気的に接続される埋め込み（介在）領域を有する。この埋め込み（介在）領域は、ソース領域とコンタクトする側よりも、ドレイン領域に対向する側の方が大きい幅を有する。このため、ターンオフによるドリフト領域の空乏化時に埋め込み（介在）領域端部での電界集中を抑制し、耐圧を向上させる。同時に、ドリフト領域の空乏化時の正電荷のソース電極への吐き出しをこの埋め込み（介在）領域が分担するので、ゲート駆動電力を減少させることができる。
【０１１６】
ターンオン時のオン抵抗を決めるゲート領域−埋め込み（介在）領域間の距離と、ターンオフ時の耐圧を決める埋め込み（介在）領域間の距離を、各々独立に決定することができるので、最適条件決定の自由度が増大する。
【図面の簡単な説明】
【図１】第１の実施形態に係る半導体装置の断面図。
【図２】第１の実施形態に係る半導体装置の上面。
【図３】第１の実施形態に係る半導体装置の製造工程を説明する断面図。
【図４】図３に続く工程を説明する半導体装置の断面図。
【図５】第２の実施形態に係る半導体装置の斜視図。
【図６】第２の実施形態に係る半導体装置の上面図。
【図７】第２の実施形態の半導体装置の製造工程を説明する断面図。
【図８】第２の実施形態の半導体装置の製造工程を説明する断面図。
【図９】第３の実施形態に係る半導体装置の断面図。
【図１０】第４の実施形態に係る半導体装置の斜視図。
【図１１】第５の実施形態に係る半導体装置の斜視図。
【図１２】第５の実施形態に係る半導体装置の上面図。
【図１３】第５の実施形態に係る半導体装置の断面図。
【図１４】第５の実施形態に係る半導体装置の他の断面図。
【図１５】第５の実施形態の半導体装置の製造工程を説明する断面図。
【図１６】図１５に続く工程を説明する半導体装置の断面図。
【図１７】第５の実施形態の半導体装置の製造工程を説明する他の断面図。
【図１８】第６の実施形態に係る半導体装置の斜視図。
【図１９】第６の実施形態に係る半導体装置の上面図。
【図２０】第６の実施形態に係る半導体装置の断面図。
【図２１】第６の実施形態に係る半導体装置の他の断面図。
【図２２】第７の実施形態に係る半導体装置の平面図。
【図２３】第７の実施形態の変形例に係る半導体装置の平面図。
【図２４】第７の実施形態に係る半導体装置の断面図。
【図２５】第７の実施形態に係る半導体装置の電極構成を示す部分的な上面図。
【図２６】第８の実施形態に係る半導体装置の斜視図。
【図２７】第８の実施形態に係る半導体装置の上面図。
【図２８】従来の静電誘導半導体装置の断面図。
【図２９】本発明の半導体装置を代表するモデルを説明する断面図。
【図３０】非特許文献２から引用したゲート間距離と耐圧の関係を説明する図。
【図３１】本発明の半導体装置の応用例を示す回路図。
【符号の説明】
１…半導体基板
２…ゲート領域
３…ソース領域
４…埋め込み領域、介在領域
５…ドレイン領域
６…ドリフト領域
７…チャネル領域
８…絶縁膜
１１…ソース電極
１２…ゲート電極
１３…ドレイン電極
１５…ｎ−型半導体層
１６…絶縁膜
２０…半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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