(57)【要約】【課題】信頼性が高く、かつ実行誘電率が低い多層配線構造を有し、しかも比較的安価なプロセスにより容易に製造できるようにする。【解決手段】周囲をバリア層４６，６２で包囲した下層配線４８と上層配線６４とを、周囲をバリア層５４で包囲したビアプラグ５６で電気的に接続して、これらの配線４８，６４及びビアプラグ５６を絶縁膜中に埋設した。【選択図】      図１
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【特許請求の範囲】
【請求項１】
周囲をバリア層で包囲した下層配線と上層配線とを、周囲をバリア層で包囲したビアプラグで電気的に接続して、これらの配線及びビアプラグを絶縁膜中に埋設したこと特徴とする半導体装置。
【請求項２】
前記配線及びビアプラグは、Ｃｕ，Ｃｕ合金，Ａｇ，Ａｇ合金，ＡｕまたはＡｕ合金からなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記バリア層は、Ｃｏ，Ｃｏ合金，Ｎｉ，Ｎｉ合金，Ｔｉ，Ｔｉ合金，ＴａまたはＴａ合金、またはそれらの窒化膜からなることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記配線の底面を覆うバリア層は、Ｐｄ，Ａｇ，Ａｕ，Ｐｔ，Ｃｏ，ＮｉまたはＳｎの少なくとも１種、またはそれらの合金からなる下地膜の表面に形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
絶縁膜の表面に周囲をバリア層で包囲した下層配線を該絶縁膜の表面から突出させて形成し、
前記絶縁膜の表面に第１層間絶縁膜を前記下層配線の表面を露出させて形成し、
前記下層配線の表面に周囲をバリア層で包囲したビアプラグを前記下層配線に電気的に接続させ前記第１層間絶縁膜の表面から突出させて形成し、
前記第１層間絶縁膜及び下層配線の表面に第２層間絶縁膜を前記ビアプラグの表面を露出させて形成し、
前記第２層間絶縁膜の表面に周囲をバリア層で包囲した上層配線を前記ビアプラグに電気的に接続させ前記第２層間絶縁膜の表面から突出させて形成することを特徴とする半導体装置の製造方法。
【請求項６】
前記第１層間絶縁膜及び前記第２層間絶縁膜を、絶縁膜材料を塗布後、キュアして形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
キュア後の前記第１層間絶縁膜の表面及び前記第２層間絶縁膜の表面を研磨して余剰な層間絶縁膜を除去し平坦化することを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
前記平坦化をＣＭＰで行うことを特徴とする請求項７記載の半導体装置の製造方法。
【請求項９】
前記配線及び前記ビアプラグは、Ｃｕ，Ｃｕ合金，Ａｇ，Ａｇ合金，ＡｕまたはＡｕ合金からなることを特徴とする請求項５乃至８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記バリア層は、Ｃｏ，Ｃｏ合金，Ｎｉ，Ｎｉ合金，Ｔｉ，Ｔｉ合金，ＴａまたはＴａ合金、またはそれらの窒化膜からなることを特徴とする請求項５乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記絶縁膜の表面に下地膜を形成し、
この下地膜の表面にバリア層を形成し、
このバリア層の表面にレジストで配線パターンを形成し、
この配線パターンの内部に配線材料を埋込んで該配線材料からなる配線を形成し、
前記バリア層上のレジスト、余剰なバリア層及び下地膜を除去し、
前記配線の露出面全面にバリア層を選択的に形成して、前記周囲をバリア層で包囲した下層配線及び上層配線をそれぞれ形成することを特徴とする請求項５乃至１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記配線パターンの内部に配線材料を埋込んだ後、表面を研磨して余剰な配線材料を除去し平坦化することを特徴とする請求項１１記載の半導体装置の製造方法。
【請求項１３】
前記平坦化をＣＭＰで行うことを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１４】
前記バリア層上のレジスト、余剰なバリア層及び下地膜を除去した後、前記配線を熱処理することを特徴とする請求項１１乃至１３のいずれかに記載の半導体装置の製造方法。
【請求項１５】
前記下地膜は、Ｐｄ，Ａｇ，Ａｕ，Ｐｔ，Ｃｏ，ＮｉまたはＳｎの少なくとも１種、またはそれらの合金からなることを特徴とする請求項１１乃至１４のいずれかに記載の半導体装置の製造方法。
【請求項１６】
前記配線材料の埋込みを、電解めっきまたは無電解めっきによるボトムアップ成形で選択的に行うことを特徴とする請求項１１乃至１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記余剰なバリア層及び下地膜の除去を、前記配線をマスクとした選択的エッチングで行うことを特徴とする請求項１１乃至１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記配線の露出面全面に、該配線を触媒とした無電解めっきによってバリア層を選択的に形成することを特徴とする請求項１１乃至１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記第１層間絶縁膜及び下層配線の表面にレジストでビアパターンを形成し、
このビアパターンの内部に金属を埋込んで該金属からなるビアプラグを形成し、
前記第１層間絶縁膜上及び下層配線上のレジストを除去し、
前記ビアプラグの露出面全面にバリア層を選択的に形成して前記周囲をバリア層で包囲したビアプラグを形成することを特徴とする請求項５記載の半導体装置の製造方法。
【請求項２０】
前記第１層間絶縁膜上及び下層配線上のレジストを除去した後、前記ビアプラグを熱処理することを特徴とする請求項１９記載の半導体装置の製造方法。
【請求項２１】
前記金属の埋込みを、無電解めっきによるボトムアップ成形で選択的に行うことを特徴とする請求項１９または２０記載の半導体装置の製造方法。
【請求項２２】
前記ビアプラグの露出面全面に、該ビアプラグを触媒とした無電解めっきによってバリア層を選択的に形成することを特徴とする請求項１９乃至２１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に下層配線（第１層の配線）と該下層配線の上方に形成される上層配線（第２層の配線）とをビアホール内に埋込んだビアプラグで電気的に接続した多層配線構造を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
半導体装置の多層配線形成プロセスとして、配線溝及びビアホールに金属（導電体）を埋込むようにしたプロセス（いわゆる、デュアルダマシンプロセス）が使用されつつある。これは、層間絶縁膜に予め形成した配線溝及びビアホールに、アルミニウム、近年では銅や銀等の金属を埋め込んだ後、余分な金属を化学的機械的研磨（ＣＭＰ）によって除去し平坦化するプロセス技術である。
【０００３】
この種の配線、例えば配線材料として銅を使用した銅配線にあっては、平坦化後、銅からなる配線の表面が外部に露出しており、配線（銅）の熱拡散を防止したり、例えばその後の酸化性雰囲気の絶縁膜（酸化膜）を積層して多層配線構造の半導体装置を作る場合等に、配線（銅）の酸化を防止したりするため、表面が露出している配線形成部のみならず、基板の全表面にＳｉＮやＳｉＣ等のバリア層（配線保護層）を形成して、配線の熱拡散や酸化を防止することが一般に行われていた。
【０００４】
図１１は、デュアルダマシンプロセスを使用して形成した銅配線からなる従来の多層配線構造の一般的な構成を示す。図１１に示すように、半導体素子を形成した半導体基板１０の表面の絶縁膜１１上に堆積させた、例えばＳｉＯ２やｌｏｗ−ｋ膜等の絶縁膜（層間絶縁膜）１２の内部に、例えばリソグラフィ・エッチング技術により配線溝１４を形成し、この上にＴａＮ等からなるバリア層（拡散防止層）１６を形成している。そして、配線溝１４の内部に銅を埋め込んで第１層の銅配線（下層配線）１８を形成し、この銅配線１８の露出表面を含む全表面にＳｉＮ等からなるバリア層（配線保護層）２０を形成して第１層の配線構造（下層配線構造）を構成している。
【０００５】
ここで、この銅配線１８は、銅めっきを施すことで、配線溝１４の内部に銅を充填させるとともに、絶縁膜１２上に銅を堆積させ、その後、化学的機械的研磨（ＣＭＰ）により、絶縁膜１２上の余剰な銅及びバリア層を除去して、配線溝１４に充填させた銅の表面と絶縁膜１２の表面とをほぼ同一平面にすることで形成される。
【０００６】
そして、この第１層の配線構造を有する半導体基板１０の上面に、例えばＳｉＯ２やｌｏｗ−ｋ膜等の絶縁膜（層間絶縁膜）２２を堆積させ、この絶縁膜２２の内部に、例えばリソグラフィ・エッチング技術により配線１８に達するビアホール２４及び該ビアホール２４に連続した配線溝２６を形成し、その上にＴａＮ等からなるバリア層（拡散防止層）３０を形成している。そして、ビアホール２４及び配線溝２６の内部に銅を埋め込んで第２層の銅配線（上層配線）３２及び該銅配線３２と上記第１層の銅配線１８を電気的に繋ぐビアプラグ３４を形成し、この銅配線３２の露出表面を含む全表面にＳｉＮ等からなるバリア層（配線保護層）３６を形成して第２層の配線構造（上層配線構造）を構成している。
【０００７】
なお、この銅配線３２は、銅めっきを施し、しかる後、化学的機械的研磨（ＣＭＰ）により、余剰な金属膜を除去し平坦化して形成されることは前述と同様である。
また、ＣＭＰにより余剰な金属膜を研磨除去する前に、銅配線（銅めっき膜）に熱処理（アニール処理）を行うことで、銅配線の再結晶化を図ることも一般に行われている。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来のデュアルダマシンプロセスを使用した多層配線構造にあっては、特にビアホールと配線溝の内部に銅等の配線材料を電解めっき等により斑無く均一に埋込むことが一般に困難で、図１１に示すように、この内部にボイドＶが生じて配線の信頼性の低下や配線の抵抗の増加を招き、実用的なプロセス構築が困難であるという問題があった。しかも、配線材料の埋込みは、一般に電解めっきによって行われ、電解めっきに先立ってバリア層の表面に銅シード層が形成されるが、この銅シード層は、一般に高価な真空技術を用いるＰＶＤやＣＶＤによって形成されるため、コストアップに繋がってしまう。更に、配線の微細化に伴い、均一な膜厚の薄膜シード層の形成が一般に困難であった。
【０００９】
また、基板の全表面にＳｉＮ等の配線保護膜としてのバリア層２０を形成すると、このバリア層２０の誘電率ｋの方が通常の層間絶縁膜１２，２２の誘電率ｋより一般に高く、特に層間絶縁膜１２，２２としてｌｏｗ−ｋ膜を使用した場合にこの誘電率の差が顕著になって、層間絶縁膜全体として誘電率が上昇して配線遅延を誘発し、配線材料として銅や銀のような低抵抗材料を使用したとしても、半導体装置として能力向上を阻害してしまう。
【００１０】
更に、配線溝やビアホールの内部に埋込まれた配線やビアプラグの持つストレスを緩和できず、このため、エレクトロンマイグレーション（ＥＭ）やストレスマイグレーション（ＳＭ）の問題が顕在化して配線の信頼性の低下に繋がってしまう。
【００１１】
本発明は上記事情に鑑みて為されたもので、信頼性が高く、かつ実行誘電率が低い多層配線構造を有し、しかも比較的安価なプロセスにより容易に製造できるようにした半導体装置及びその製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
請求項１に記載の発明は、周囲をバリア層で包囲した下層配線と上層配線とを、周囲をバリア層で包囲したビアプラグで電気的に接続して、これらの配線及びビアプラグを絶縁膜中に埋設したこと特徴とする半導体装置である。
これにより、下層配線、上層配線及びビアプラグの周囲をバリア層で包囲して保護し、絶縁膜の内部に該絶縁膜のほぼ全域に拡がるＳｉＮ等のバリア層を設ける必要をなくして、絶縁膜全体として実行誘電率を低く抑えることができる。特に、絶縁膜としてｌｏｗ−ｋ膜を使用した場合に、この効果が顕著となる。
【００１３】
請求項２に記載の発明は、前記配線及びビアプラグは、Ｃｕ，Ｃｕ合金，Ａｇ，Ａｇ合金，ＡｕまたはＡｕ合金からなることを特徴とする請求項１記載の半導体装置である。このように、配線材料及びビア材料として、Ｃｕ，Ｃｕ合金，Ａｇ，Ａｇ合金，ＡｕまたはＡｕ合金を使用することで、半導体装置の高速化、高密度化を図ることができる。
【００１４】
請求項３に記載の発明は、前記バリア層は、Ｃｏ，Ｃｏ合金，Ｎｉ，Ｎｉ合金，Ｔｉ，Ｔｉ合金，ＴａまたはＴａ合金、またはそれらの窒化膜からなることを特徴とする請求項１または２記載の半導体装置である。このＣｏ合金としては、ＣｏＰ，ＣｏＢ，ＣｏＷＰまたはＣｏＷＢ合金等が挙げられ、Ｎｉ合金としては、ＮｉＰ，ＮｉＢ，ＮｉＷＰまたはＮｉＷＢ合金等が挙げられる。
【００１５】
請求項４に記載の発明は、前記配線の底面を覆うバリア層は、Ｐｄ，Ａｇ，Ａｕ，Ｐｔ，Ｃｏ，ＮｉまたはＳｎの少なくとも１種、またはそれらの合金からなる下地膜の表面に形成されていることを特徴とする請求項１乃至３のいずれかに記載の半導体装置である。
【００１６】
請求項５に記載の発明は、絶縁膜の表面に周囲をバリア層で包囲した下層配線を該絶縁膜の表面から突出させて形成し、前記絶縁膜の表面に第１層間絶縁膜を前記下層配線の表面を露出させて形成し、前記下層配線の表面に周囲をバリア層で包囲したビアプラグを前記下層配線に電気的に接続させ前記第１層間絶縁膜の表面から突出させて形成し、前記第１層間絶縁膜及び下層配線の表面に第２層間絶縁膜を前記ビアプラグの表面を露出させて形成し、前記第２層間絶縁膜の表面に周囲をバリア層で包囲した上層配線を前記ビアプラグに電気的に接続させ前記第２層間絶縁膜の表面から突出させて形成することを特徴とする半導体装置の製造方法である。
これにより、デュアルダマシンプロセスを使用することなく、比較的安価なプロセスで多層配線構造を備えた半導体装置を製造し、しかもスループットを向上させることができる。
【００１７】
請求項６に記載の発明は、前記第１層間絶縁膜及び前記第２層間絶縁膜を、絶縁膜材料を塗布後、キュアして形成することを特徴とする請求項５記載の半導体装置の製造方法である。
このように、キュアし焼き固めて層間絶縁膜を形成することで、層間絶縁膜の強度を高めるとともに、ポーラス状にして内部に空洞を作って、誘電率ｋを下げることができる。このキュアは、例えば２００〜５００℃のＮ２雰囲気中に、基板を０．５〜２時間晒すことで行われる。
請求項７に記載の発明は、キュア後の前記第１層間絶縁膜の表面及び前記第２層間絶縁膜の表面を研磨して余剰な層間絶縁膜を除去し平坦化することを特徴とする請求項６記載の半導体装置の製造方法である。
請求項８に記載の発明は、前記平坦化をＣＭＰで行うことを特徴とする請求項７記載の半導体装置の製造方法である。
【００１８】
請求項９に記載の発明は、前記配線及び前記ビアプラグは、Ｃｕ，Ｃｕ合金，Ａｇ，Ａｇ合金，ＡｕまたはＡｕ合金からなることを特徴とする請求項５乃至８のいずれかに記載の半導体装置の製造方法である。
請求項１０に記載の発明は、前記バリア層は、Ｃｏ，Ｃｏ合金，Ｎｉ，Ｎｉ合金，Ｔｉ，Ｔｉ合金，ＴａまたはＴａ合金、またはそれらの窒化膜からなることを特徴とする請求項５乃至９のいずれかに記載の半導体装置の製造方法である。
【００１９】
請求項１１に記載の発明は、前記絶縁膜の表面に下地膜を形成し、この下地膜の表面にバリア層を形成し、このバリア層の表面にレジストで配線パターンを形成し、この配線パターンの内部に配線材料を埋込んで該配線材料からなる配線を形成し、前記バリア層上のレジスト、余剰なバリア層及び下地膜を除去し、前記配線の露出面全面にバリア層を選択的に形成して、前記周囲をバリア層で包囲した下層配線及び上層配線をそれぞれ形成することを特徴とする請求項５乃至１０のいずれかに記載の半導体装置の製造方法である。
【００２０】
請求項１２に記載の発明は、前記配線パターンの内部に配線材料を埋込んだ後、表面を研磨して余剰な配線材料を除去し平坦化することを特徴とする請求項１１記載の半導体装置の製造方法である。
請求項１３に記載の発明は、前記平坦化をＣＭＰで行うことを特徴とする請求項１２記載の半導体装置の製造方法である。
請求項１４に記載の発明は、前記バリア層上のレジスト、余剰なバリア層及び下地膜を除去した後、前記配線を熱処理することを特徴とする請求項１１乃至１３のいずれかに記載の半導体装置の製造方法である。
このように、配線に熱処理（アニール）を施して、例えば銅からなる配線を再結晶化させることで、配線の比抵抗（ρ）を低下させ、更に配線のストレスを緩和させて、ストレスマイグレーション及びエレクトロマイグレーション耐性を向上させることができる。この熱処理は、例えば温度が５０〜１０００℃のＮ２雰囲気、Ｎ２＋Ｈ２雰囲気、Ａｒ雰囲気、真空雰囲気、還元雰囲気中に、基板を５時間以下晒すことで行われる。
【００２１】
請求項１５に記載の発明は、前記下地膜は、Ｐｄ，Ａｇ，Ａｕ，Ｐｔ，Ｃｏ，ＮｉまたはＳｎの少なくとも１種、またはそれらの合金からなることを特徴とする請求項１１乃至１４のいずれかに記載の半導体装置の製造方法である。
この下地膜は、電解めっき際にはシード層としての役割を、無電解めっきの際には触媒層としての役割を果たすもので、例えばＰＶＤ、ＣＶＤまたは湿式処理によって形成される。
【００２２】
請求項１６に記載の発明は、前記配線材料の埋込みを、電解めっきまたは無電解めっきによるボトムアップ成形で選択的に行うことを特徴とする請求項１１乃至１５のいずれかに記載の半導体装置の製造方法である。
このように、配線をめっきによるボトムアップ成形、つまりボトムの底からめっき膜を成長させて形成することで、配線の内部にボイドが生成されることを防止することができる。
【００２３】
請求項１７に記載の発明は、前記余剰なバリア層及び下地膜の除去を、前記配線をマスクとした選択的エッチングで行うことを特徴とする請求項１１乃至１６のいずれかに記載の半導体装置の製造方法である。
【００２４】
請求項１８に記載の発明は、前記配線の露出面全面に、該配線を触媒とした無電解めっきによってバリア層を選択的に形成することを特徴とする請求項１１乃至１７のいずれかに記載の半導体装置の製造方法である。
これにより、配線の露出面全面に形成したバリア層で配線を保護することができ、しかもバリア層を配線の露出面全面に選択的に形成することで、絶縁膜のほぼ全域に拡がるＳｉＮ等のバリア層を設ける必要をなくして、絶縁膜としての実行誘電率を低く抑えることができる。
【００２５】
請求項１９に記載の発明は、前記第１層間絶縁膜及び下層配線の表面にレジストでビアパターンを形成し、このビアパターンの内部に金属を埋込んで該金属からなるビアプラグを形成し、前記第１層間絶縁膜上及び下層配線上のレジストを除去し、前記ビアプラグの露出面全面にバリア層を選択的に形成して前記周囲をバリア層で包囲したビアプラグを形成することを特徴とする請求項５記載の半導体装置の製造方法である。
【００２６】
請求項２０に記載の発明は、前記第１層間絶縁膜上及び下層配線上のレジストを除去した後、前記ビアプラグを熱処理することを特徴とする請求項１９記載の半導体装置の製造方法である。
このようにビアプラグに熱処理（アニール）を施して、例えば銅からなるビアプラグを再結晶化させることで、ビアプラグの比抵抗（ρ）を低下させ、更にビアプラグのストレスを緩和させて、ストレスマイグレーション及びエレクトロマイグレーション耐性を向上させることができる。この熱処理の条件は、前述の配線の場合と同様である。
【００２７】
請求項２１に記載の発明は、前記金属の埋込みを、無電解めっきによるボトムアップ成形で選択的に行うことを特徴とする請求項１９または２０記載の半導体装置の製造方法である。このように、ビアプラグをめっきによるボトムアップ成形、つまりボトムの底からめっき膜を成長させて形成することで、ビアプラグの内部にボイドが生成されることを防止することができる。
【００２８】
請求項２２に記載の発明は、前記ビアプラグの露出面全面に、該ビアプラグを触媒とした無電解めっきによってバリア層を選択的に形成することを特徴とする請求項１９乃至２１のいずれかに記載の半導体装置の製造方法である。
これにより、ビアプラグの露出面全面に選択的に形成したバリア層でビアプラグを保護することで、絶縁膜としての実行誘電率を高めることなく、ビアプラグを保護することができる。
【００２９】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。この実施の形態は、配線材料及びビア材料として銅を使用した例を示しているが、配線材料及びビア材料として、銅以外のものを使用しても良いことは勿論である。
【００３０】
図１は、２層の埋込み配線構造を有する本発明の実施の形態の半導体装置の断面構造を示す。図１に示すように、例えばＷ（タングステン）からなるプラグ４０を有する半導体基板４２の絶縁膜４３の表面には、例えばＳｉＯ２やｌｏｗ−ｋ膜等の絶縁膜（第１層間絶縁膜）４４が堆積されている。そして、この第１層間絶縁膜４４の内部に、周囲をバリア層４６で包囲した、銅からなる下層配線（第１層の配線）４８が、下地膜５０の表面に位置して埋設されている。つまり、下層配線４８は、下面層４６ａ、周囲層４６ｂ及び上面層４６ｃからなるバリア層４６によって全周囲を包囲され、この下面層４６ａは、下地膜５０の表面に形成されている。これによって、第１層の配線構造（下層配線構造）が構成されている。
【００３１】
下地膜５０は、例えば下層配線４８の周囲を包囲するバリア層４６の下面層４６ａを無電解めっきで形成するときには触媒層としての役割を、電解めっきで形成する時にはシード層としての役割を果たすもので、例えばＰｄ，Ａｇ，Ａｕ，Ｐｔ，Ｃｏ，ＮｉまたはＳｎの少なくとも１種、またはそれらの合金、この例ではＣｏから構成されている。また、バリア層４６は、下層配線４８を保護する配線保護層及び／または配線（銅）４８の拡散を防止する拡散防止層としての役割を果たすもので、例えばＣｏ，Ｃｏ合金，Ｎｉ，Ｎｉ合金，Ｔｉ，Ｔｉ合金，ＴａまたはＴａ合金、またはそれらの窒化膜、この例ではＣｏＷＢ合金から構成されている。このことは、下記の下地膜及びバリア層においても同様である。
【００３２】
そして、第１層間絶縁膜４４の表面に、ｌｏｗ−ｋ膜等からなる絶縁膜（第２層間絶縁膜）５２が堆積され、この第２層間絶縁膜５２の内部に、円筒状で、周囲をバリア層５４で包囲した銅からなるビアプラグ５６が、下端を前記下層配線４８に電気的に接続して埋設されている。
【００３３】
そして、この第２層間絶縁膜５２の表面に、ｌｏｗ−ｋ膜等からなる絶縁膜（第３層間絶縁膜）６０が堆積され、この第３層間絶縁膜６０の内部に、周囲をバリア層６２で包囲した、銅からなる上層配線（第２層の配線）６４が、下地膜６６の表面に位置し、かつ前記ビアプラグ５６に電気的に接続されて埋設されている。つまり、上層配線６４は、下面層６２ａ、周囲層６２ｂ及び上面層６２ｃからなるバリア層６２によって全周囲を包囲され、この下面層６２ａは、下地膜６６の表面に形成されている。これによって、第１層の配線構造の下層配線４８とビアプラグ５６によって電気的に接続された上層配線６４を有する第２層の配線構造（上層配線構造）が構成されている。
【００３４】
このように、下層配線４８、上層配線６４及びビアプラグ５６を、ＣｏＷＢ合金等からなり、保護層及び／または銅拡散防止層としての役割を果たすバリア層４６，５４，６２で包囲して保護し、絶縁膜の内部に該絶縁膜のほぼ全域に拡がるＳｉＮ等のバリア層を設ける必要をなくして、絶縁膜として実行誘電率を低く抑えることができる。特に、絶縁膜としてｌｏｗ−ｋ膜を使用した場合に、この効果が顕著となる。
【００３５】
次に、図２乃至図１０を参照して、図１に示す半導体装置の製造例を工程順に説明する。
先ず、図２（ａ）に示すように、Ｗからなるプラグ４０を有し、絶縁膜４３の表面を必要に応じてＣＭＰ等で平坦化した半導体基板４２を用意し、この半導体基板４２の全表面に、例えばＣｏ膜からなる下地膜５０を、例えばスパッタリング（ＰＶＤ）で形成（成膜）する。この下地膜５０は、例えば下記のバリア層７０を無電解めっきで形成する場合には触媒層としての、電解めっきで形成する場合にはシード層として役割を果たすもので、ＰＶＤの他にＣＶＤや湿式処理、更にはこれらを組み合わせて形成してもよい。
【００３６】
この下地膜５０をＰＶＤやＣＶＤで形成する場合には、膜厚を、例えば１００ｎｍ以下とし、湿式処理で形成する場合には、非連続な触媒担持膜とする。
【００３７】
次に、図２（ｂ）に示すように、Ｃｏ層からなる下地膜５０の全面に、これを触媒とした無電解めっきで、ＣｏＷＢ合金等からなるバリア層７０を形成する。このバリア層７０は、Ｃｏ層からなる下地膜５０をシード層とした電解めっきで形成してもよい。またＰＶＤやＣＶＤで、例えばＮｉ合金や他のＣｏ合金等からなる下地膜を成膜するようにしてもよい。
【００３８】
そして、図２（ｃ）に示すように、例えばレジスト７２を使用して、所定の位置に上下に連通する開口部（トレンチ）７２ａを有する配線パターンを形成する。この配線パターンは、例えばレジスト塗布、光露光、ＥＢ露光及びレジスト現像からなる一連のフォトレジストパターン形成工程によって形成される。
【００３９】
次に、図３（ａ）に示すように、配線パターンのレジスト７２で囲まれたトレンチ７２ａ内に、配線材料（銅）を、例えばバリア層７０を触媒とした無電解めっきによるボトムアップ成形によって選択的に形成して埋込み、しかる後、必要に応じて、ＣＭＰによって余剰な銅を除去し表面を平坦化して、銅からなる下層配線（第１層の配線）４８を形成する。この無電解めっきに際し、バリア膜７０がＣｏ合金またはＮｉ合金の時には、還元剤としてジメチルアミンボラン（ＤＭＡＢ）等を使用し、下地膜５０がＰｄ，Ａｇ，Ａｕ，ＰｔまたはＳｎの時には、還元剤としてグリオキシル酸（ＧＯＡ）等を使用する。このように、下層配線４８を無電解めっきによるボトムアップ成形、つまりボトムの底からめっき膜を成長させて形成することで、下層配線４８の内部にボイドが生成されることを防止することができる。このボトムアップ成形による配線材料の埋込みを、電解めっきによって行うようにしてもよい。
【００４０】
そして、図３（ｂ）に示すように、バリア層７０上の不要なレジスト７２を除去する。更に、図３（ｃ）に示すように、絶縁膜４３上の余剰なバリア層７０と下地膜５０を、例えば下層配線４８をマスクとして湿式エッチング除去する。これにより、バリア層７０で図１に示す下面層４６ａを構成する。
【００４１】
この状態で、下層配線４８に、例えば、Ｎ２＋Ｈ２環境下で４００℃の３０分の熱処理（アニール）を施して、例えば銅からなる下層配線４８を再結晶化させることで、下層配線４８の比抵抗（ρ）を低下させる。このように、下層配線４８を外部に露出させた状態で下層配線４８に熱処理を施すことで、下層配線４８をダマシン配線構造のように拘束することなく、下層配線４８のストレスを緩和させ、これによって、下層配線４８のストレスマイグレーション及びエレクトロマイグレーション耐性を向上させることができる。この熱処理（アニール）は、Ｎ２＋Ｈ２雰囲気の他に、Ｎ２雰囲気、Ｎ２＋Ｈ２雰囲気、Ａｒ雰囲気、真空雰囲気または還元雰囲気中で行ってもよく、また５０〜１０００℃の温度に５時間以下晒すことで行われる。
【００４２】
次に、図４（ａ）に示すように、下層配線４８を触媒として、下層配線４８の露出面全面にバリア層７４を無電解めっきで選択的に形成し、これによって、下層配線４８の全周囲を前記バリア層７０から構成される下面層４６ａ及び該バリア層７４で構成される周囲層４６ｂ及び上面層４６ｃからなるバリア層４６で包囲して下層配線４８を保護する。このように、下層配線４８の露出面全面にバリア層７４を無電解めっきで選択的に形成することで、絶縁膜のほぼ全域に拡がるＳｉＮ等のバリア層を設ける必要をなくして、絶縁膜として実行誘電率を低く抑えることができる。なお、このバリア層７４は、選択的ＣＶＤで形成するようにしてもよい。
【００４３】
また、銅からなる配線（下層配線４８）にアニール処理を施すと、アニール後の銅配線の表面にアモルファスＣ膜が形成される。この場合には、無電解めっきの前処理で、Ｈ２ＳＯ４を用いたエッチング処理を行うことで、このアモルファスＣ膜をエッチング除去する。
【００４４】
そして、図４（ｂ）に示すように、絶縁膜４３の表面に、例えば塗布式（スピンコート）でｌｏｗ−ｋ膜材料を塗布し、この材料をキュアして焼き固めることで、ｌｏｗ−ｋ膜等からなる絶縁膜（第１層間絶縁膜）４４を形成する。このように、キュアし焼き固めて層間絶縁膜４４を形成することで、層間絶縁膜４４の強度を高めるとともに、ポーラス状にして内部に空洞を作って、誘電率ｋを下げることができる。このキュアは、例えば２００〜５００℃のＮ２雰囲気中に、基板を０．５〜２時間晒すことで行われる。次に、図４（ｃ）に示すように、第１層間絶縁膜４４の表面を、この表面が下層配線４８の上面を覆うバリア層４６の上面層４６ｃの表面と面一となるまで研磨し平坦化して、第１層の配線構造（下層配線構造）を完成する。
【００４５】
そして、図５（ａ）に示すように、前述の配線パターンとほぼ同様にして、第１層間絶縁膜４４と下層配線４８の上面を覆うバリア層４６の上面層４６ｃの表面に、例えばレジスト７６を使用して、所定の位置に上下に連通する開口部（ビアホール）７６ａを有するビアパターンを形成する。しかる後、図５（ｂ）に示すように、前述とほぼ同様にして、ビアパターンのレジスト７６で囲まれたビアホール７６ａ内に、ビア金属（銅）を、例えばビアホール７６ａの底部のバリア層７０を触媒とした無電解めっきによるボトムアップ成形によって選択的に形成して埋込み、しかる後、必要に応じて、ＣＭＰによって余剰な銅を除去し表面を平坦化して、銅からなるビアプラグ５６を形成する。
【００４６】
次に、図５（ｃ）に示すように、第１層間絶縁膜４４と下層配線４８の上面を覆うバリア層４６の上面層４６ｃの表面の不要となったレジスト７６を除去する。この状態で、前述と同様に、ビアプラグ５６に熱処理（アニール）を施して、ビアプラグ５６を構成する銅の比抵抗を低下させるとともに、ストレスマイグレーション及びエレクトロマイグレーション耐性を向上させる。
【００４７】
次に、図６（ａ）に示すように、ビアプラグ５６の露出面全面に、ビアプラグ５６を触媒とした無電解めっきでバリア層７８を選択的に形成し、これによって、ビアプラグ５６の周囲をバリア層７８で包囲してビアプラグ５６を保護するする。このように、ビアプラグ５６の露出面全面にバリア層７８を無電解めっきで選択的に形成することで、絶縁膜のほぼ全域に拡がるＳｉＮ等のバリア層を設ける必要をなくして、絶縁膜として実行誘電率を低く抑えることができることは前述と同様である。
【００４８】
そして、図６（ｂ）に示すように、第１層間絶縁膜４４及びビアプラグ５６を覆うバリア層７８の表面に、例えば塗布式（スピンコート）でｌｏｗ−ｋ膜材料を塗布し、この材料をキュアして焼き固めることで、ｌｏｗ−ｋ膜等からなる絶縁膜（第２層間絶縁膜）５２を形成する。このように、キュアし焼き固めて層間絶縁膜５２を形成することで、層間絶縁膜５２の強度を高めるとともに、ポーラス状にして内部に空洞を作って、誘電率ｋを下げることができることは前述と同様である。次に、図６（ｃ）に示すように、第２層間絶縁膜５２の表面を、この表面がビアプラグ５６の上面と面一となるまで、ビアプラグ５６上のバリア層７８のエッチバックを含む研磨を施し平坦化する。これによって、下層配線４８の一端と電気的に接続させ、周囲をバリア層７８、つまり図１に示すバリア層５４で包囲して保護したビアプラグ５６を形成する。なお、例えばバリア層７８のエッチバックが悪いケースの場合等にあっては、バリア層７８の上面と面一となるまで平坦化してもよい。
【００４９】
前述のようにして、第１層の配線（下層配線）と該第１層の配線の一端に電気的に接続したビアメタルの形成が終了し、この上に第２層の配線（上層配線）を形成する際には、前述の第１層の配線を形成する時と同じ操作を繰り返し、更にビアプラグを形成する際には、前述のビアプラグを形成する操作を繰り返す。ここでは、更に第２層の配線（上層配線）を形成する例を説明する。
【００５０】
すなわち、図７（ａ）に示すように、第２層間絶縁膜５２の全表面に、例えばＣｏからなる下地膜６６を、例えばスパッタリング（ＰＶＤ）で形成（成膜）する。そして、図７（ｂ）に示すように、この下地膜６６の全面に、これを触媒とした無電解めっきで、ＣｏＷＢ合金等からなるバリア層８０を形成する。更に、図８（ａ）に示すように、このバリア層８０の表面に、例えばレジスト８２を使用して、所定の位置に上下に連通する開口部（トレンチ）８２ａを有する配線パターンを形成する。次に、図８（ｂ）に示すように、配線パターンのレジスト８２で囲まれたトレンチ８２ａ内に、配線材料（銅）を、例えば無電解めっきによるボトムアップ成形によって選択的に形成して埋込み、しかる後、必要に応じて、ＣＭＰによって余剰な銅を除去し表面を平坦化して、銅からなる上層配線（第２層の配線）６４を形成する。
【００５１】
そして、図９（ａ）に示すように、バリア層８０上の不要なレジスト８２を、例えば湿式で除去した後、図９（ｂ）に示すように、第２層間絶縁膜５２上の余剰なバリア層８０と下地膜６６を、例えば上層配線６４をマスクとして湿式エッチング除去し、これによって、バリア層８０で図１に示すバリア層６２の下面層６２ａを構成する。この状態で、上層配線６４に、例えば、Ｎ２＋Ｈ２環境下で４００℃の３０分の熱処理（アニール）を施して、例えば銅からなる上層配線６４を再結晶化させることで、上層配線６４の比抵抗（ρ）を低下させ、同時に、上層配線６４のストレスマイグレーション及びエレクトロマイグレーション耐性を向上させる。
【００５２】
そして、図１０に示すように、上層配線６４の露出面全面にバリア層８４を無電解めっきで選択的に形成し、これによって、上層配線６４の全周囲を前記バリア層８０から構成される下面層６２ａ及び該バリア層８４で構成される周囲層６２ｂ及び上面層６２ｃからなるバリア層６２で包囲して上層配線６４を保護する。そして、図示しないが、第２層間絶縁膜５２の表面に、例えば塗布式（スピンコート）でｌｏｗ−ｋ膜材料を塗布し、この材料をキュアして焼き固めることで、ｌｏｗ−ｋ膜等からなる絶縁膜（第３層間絶縁膜）６０（図１参照）を形成し、この第３層間絶縁膜６０の表面を、この表面が上層配線６４の上面を覆うバリア層６２の上面層６２ｃの表面と面一となるまで研磨し平坦化して、図１に示すように、第２層の配線構造（下層配線構造）を完成する。
【００５３】
【実施例】
次に、図１に示す多層配線構造を有する半導体装置を図２乃至図１０に示す工程で実際の製造した時の実施例について説明する。先ず、図２（ａ）に示す、ＣＭＰ後のプラグ４０が露出した絶縁膜４３の表面に、スパッタリングにより５ｎｍのＣｏ層からなる下地膜５０を形成した。そして、この上に、図２（ｂ）に示すように、この下地膜（Ｃｏ層）５０を触媒として、２０ｎｍのＣｏＷＢ合金膜からなるバリア層７０を無電解めっきにより形成した。
【００５４】
次に、図２（ｃ）に示すように、フォトレジストパターン成形により、レジスト７２で、例えば幅５０ｎｍ、厚み１００ｎｍでＡＲ（アスペスト比）が２．０の開口部（トレンチ）７２ａをパターン形成した。そして、図３（ａ）に示すように、バリア層（ＣｏＷＢ合金層）７０を触媒とした無電解めっきによる選択的なボトムアップ成形により、トレンチ７２ａの内部に銅からなる配線材料を埋込んで、銅からなる第１層の配線（下層配線）４８を形成した。そして、図３（ｂ）に示すように、不要なレジスト７２を除去し、更に図３（ｃ）に示すように、下層配線４８をマスクとして、余剰のバリア層（ＣｏＷＢ合金層）７０及び下地膜（Ｃｏ層）５０を湿式エッチング除去した。この状態で、下層配線４８に、Ｎ２＋Ｈ２環境下で、４００℃の３０分の熱処理（アニール）を施し、これによって、下層配線４８の低抵抗化、ストレス緩和によるストレスマイグレーション及びエレクトロマイグレーション耐性の向上を図った。
【００５５】
次に、図４（ａ）に示すように、下層配線４８を触媒として、下層配線４８の露出面全面に、ＣｏＷＢ合金膜からなるバリア層７４を無電解めっきにより選択的に形成した。そして、図４（ｂ）に示すように、絶縁膜４３の表面に、塗布タイプのｌｏｗ−ｋ膜材料を塗布しキュアして焼き固めたｌｏｗ−ｋ膜により第１層間絶縁膜４４を形成し、しかる後、図４（ｃ）に示すように、下層配線４８を覆うバリア層７４の上面に合わせて、第１層間絶縁膜４４をＣＭＰにより研磨し平坦化した。
【００５６】
次に、図５（ａ）に示すように、フォトレジストパターン成形により、レジスト７６で、例えばφ５０ｎｍ、高さ１００ｎｍでＡＲ（アスペスト比）が２．０の開口部（ビアホール）７６ａをパターン形成した。そして、図５（ｂ）に示すように、ビアホール底のバリア層（ＣｏＷＢ合金層）４６（７４）を触媒とした無電解めっきによる選択的なボトムアップ成形により、ビアホール７６ａの内部に銅からなるビア金属を埋込んでビアプラグ５６を形成した。そして、図５（ｃ）に示すように、不要なレジスト７６を除去した。この状態で、ビアプラグ５６に、Ｎ２＋Ｈ２環境下で、４００℃の３０ｍｉｎの熱処理（アニール）を施し、これによって、ビアプラグ５６の低抵抗化、ストレス緩和によるストレスマイグレーション及びエレクトロマイグレーション耐性の向上を図った。
【００５７】
次に、図６（ａ）に示すように、ビアプラグ５６を触媒して、ビアプラグ５６の露出面全面にＣｏＷＢ合金膜からなるバリア層７８を無電解めっきにより選択的に形成した。そして、図６（ｂ）に示すように、第１層間絶縁膜４４の表面に、塗布タイプのｌｏｗ−ｋ膜材料を塗布しキュアして焼き固めたｌｏｗ−ｋ膜により第２層間絶縁膜５２を形成した。しかる後、図６（ｃ）に示すように、ビアプラグ５６の上面を覆うバリア層７８のエッチバックを含め、第２層間絶縁膜５２の表面をＣＭＰにより研磨し平坦化した。
【００５８】
更に、図７（ａ）に示すように、ＣＭＰ後の第２層間絶縁膜５２及びビアプラグ５６の露出面に、スパッタリングにより、５ｎｍのＣｏ膜からなる下地膜６６を形成し、更にこの上に、図７（ｂ）に示すように、下地膜（Ｃｏ層）６６を触媒として、２０ｎｍのＣｏＷＢ合金膜からなるバリア層８０を無電解めっきにより形成した。そして、図８（ａ）に示すように、フォトレジストパターン成形により、レジスト８２で、例えば幅８０ｎｍ、厚み１６０ｎｍでＡＲ（アスペスト比）が２．０の開口部（トレンチ）８２ａをパターン形成した。そして、図８（ｂ）に示すように、バリア層（ＣｏＷＢ合金層）８０を触媒とした無電解めっきによる選択的なボトムアップ成形により、トレンチ８２ａの内部に銅からなる配線材料を埋込んで、銅からなる第２層の配線（上層配線）６４を形成した。
【００５９】
そして、図９（ａ）に示すように、バリア層８０上の不要なレジスト８２を除去し、更に、図９（ｂ）に示すように、上層配線６４をマスクとして、第２層間絶縁膜５２上の余剰のバリア層８０及び下地膜６６を湿式エッチングにより除去した。この状態で、上層配線６４に、Ｎ２＋Ｈ２環境下で、４００℃の３０分の熱処理（アニール）を施し、これによって、上層配線６４の低抵抗化、ストレス緩和によるストレスマイグレーション及びエレクトロマイグレーション耐性の向上を図った。
そして、図１０に示すように、上層配線６４を触媒として、上層配線６４の露出面全面に、ＣｏＷＢ合金膜からなるバリア層８４を無電解めっきにより選択的に形成した。
【００６０】
【発明の効果】
以上詳細に説明したように、本発明によれば、信頼性が高く、かつ配線及びビアプラグの周囲にのみ選択的にバリア層を形成することで、実行誘電率が低い多層配線構造を有する半導体装置を、比較的安価なプロセスにより、容易かつ高いスループットで製造することができる。しかも、選択的なボトムアップめっきにより選択的な埋込みを行うことができ、これによって、デュアルダマシン構造の埋込みめっきとは異なり、ボイドがない信頼性の高い多層配線を形成することができる。
【００６１】
更に、デュアルダマシン構造の埋込みめっき配線のアニールと異なり、配線及びビアプラグを開放形状でアニールすることができるので、配線及びビアプラグのストレスを容易に緩和して、ストレスマイグレーション耐性及びエレクトロマイグレーション耐性を向上させることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における多層配線構造を有する半導体装置の断面図である。
【図２】図１に示す半導体装置の製造工程の配線パターンを形成する迄を工程順に示す断面図である。
【図３】図１に示す半導体装置の製造工程の下層配線を形成する迄を工程順に示す断面図である。
【図４】図１に示す半導体装置の製造工程の第１層絶縁膜の表面を平坦化する迄を工程順に示す断面図である。
【図５】図１に示す半導体装置の製造工程のビアプラグを形成する迄を工程順に示す断面図である。
【図６】図１に示す半導体装置の製造工程の第２層絶縁膜の表面を平坦化する迄を工程順に示す断面図である。
【図７】図１に示す半導体装置の製造工程の上層配線用のバリア層を形成する迄を工程順に示す断面図である。
【図８】図１に示す半導体装置の製造工程の第３層絶縁膜の表面を平坦化する迄を工程順に示す断面図である。
【図９】図１に示す半導体装置の製造工程の上層配線を形成する迄を工程順に示す断面図である。
【図１０】図１に示す半導体装置の製造工程の上層配線の露出面全面にバリア層を形成した状態を示す断面図である。
【図１１】従来の多層配線構造を有する半導体装置の断面図である。
【符号の説明】
４０  プラグ
４２  半導体基板
４３  絶縁膜
４４  第１層間絶縁膜
４６，５４，６２  バリア層
４８  下層配線
５０，６６  下地膜
５２  第２層間絶縁膜
５６  ビアプラグ
６０  第３層間絶縁膜
６４  上層配線
７０，７４，７８，８０，８４  バリア層
７２，７６，８２  レジスト
７２ａ，８２ａ  開口部（トレンチ）
７６ａ  開口部（ビアホール）
【図１】
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【図２】
2005038971.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005038971.tif 000009
【図８】
2005038971.tif 000010
【図９】
2005038971.tif 000011
【図１０】
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【図１１】
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