(57)【要約】【課題】  遅延補償素子の数を最小化（最適化）し、配線領域を低減することができ、半導体装置の回路の構成を改善し、チップ面積を縮小する【解決手段】  初期配置配線部７−１と、遅延補償素子配置部７−２と、配置最適化部７−３とを具備する自動配置配線装置を用いる。初期配置配線部７−１は、回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロックの配置及び配線を行う。遅延補償素子配置部７−２は、配線のうち所定の条件を満たす対象配線に遅延補償素子を挿入する。配置最適化部７−３は、対象配線のうち複数の遅延補償素子が設けられたものについて、遅延補償素子の数を削減し、対象配線の配線を変更する。【選択図】      図２
2005277093.tif 000002
【特許請求の範囲】
【請求項１】
配置配線領域に機能ブロックの配置及び配線を行うステップと、
前記配線のうち所定の条件を満たす対象配線に遅延補償素子を挿入するステップと、
前記対象配線のうち複数の前記遅延補償素子が設けられたものについて、前記遅延補償素子の数を削減し、前記対象配線の配線を変更するステップと
を具備する
半導体装置の配置配線方法。
【請求項２】
請求項１に記載の半導体装置の配置配線方法において、
前記対象配線の配線を変更するステップは、
一つの機能ブロックの接続端子に第１配線で接続している第１回路ネットのうち、前記複数の遅延補償素子が設けられたものを検出するステップと、
前記複数の遅延補償素子のうちの前記接続端子から最も近い近接遅延補償素子を検出するステップと、
前記複数の遅延補償素子のうちの前記近接遅延補償素子以外の非近接遅延補償素子と、当該非近接遅延補償素子から前記接続端子までの第１配線とを削除するステップと、
削除された前記非近接遅延補償素子の出力側に接続していた第２回路ネットの第２配線と、前記近接遅延補償素子の出力側の第３回路ネットの第３配線とを接続するステップと
を備える
半導体装置の配置配線方法。
【請求項３】
請求項１又は２に記載の半導体装置の配置配線方法において、
前記複数の遅延補償素子の各々は、バッファ回路及びインバータ回路の少なくとも一方を含む
半導体装置の配置配線方法。
【請求項４】
回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロックの配置及び配線を行う初期配置配線部と、
前記配線のうち所定の条件を満たす対象配線に遅延補償素子を挿入する遅延補償素子配置部と、
前記対象配線のうち複数の前記遅延補償素子が設けられたものについて、前記遅延補償素子の数を削減し、前記対象配線の配線を変更する配置配線最適化部と
を具備する
自動配置配線装置。
【請求項５】
請求項４に記載の自動配置配線装置において、
前記配置配線最適化部は、
一つの機能ブロックの接続端子に第１配線で接続している第１回路ネットのうち、前記複数の遅延補償素子が設けられたものを検出する第１検出部と、
前記複数の遅延補償素子のうちの前記接続端子から最も近い近接遅延補償素子を検出する第２検出部と、
前記複数の遅延補償素子のうちの前記近接遅延補償素子以外の非近接遅延補償素子と、当該非近接遅延補償素子から前記接続端子までの第１配線とを削除する削除部と、
削除された前記非近接遅延補償素子の出力側に接続していた第２回路ネットの第２配線と、前記近接遅延補償素子の出力側の第３回路ネットの第３配線とを接続する接続部と
を備える
自動配置配線装置。
【請求項６】
請求項４又は５に記載の自動配置配線装置において、
前記複数の遅延補償素子の各々は、バッファ回路及びインバータ回路の少なくとも一方を含む
自動配置配線装置。
【請求項７】
配置配線領域に機能ブロックの配置及び配線を行うステップと、
前記配線のうち所定の条件を満たす対象配線に遅延補償素子を挿入するステップと、
前記対象配線のうち複数の前記遅延補償素子が設けられたものについて、前記遅延補償素子の数を削減し、前記対象配線の配線を変更するステップと
を具備する
半導体装置の配置配線方法をコンピュータに実行させるための自動配置配線プログラム。
【請求項８】
請求項７に記載の自動配置配線プログラムにおいて、
前記対象配線の配線を変更するステップは、
一つの機能ブロックの接続端子に第１配線で接続している第１回路ネットのうち、前記複数の遅延補償素子が設けられたものを検出するステップと、
前記複数の遅延補償素子のうちの前記接続端子から最も近い近接遅延補償素子を検出するステップと、
前記複数の遅延補償素子のうちの前記近接遅延補償素子以外の非近接遅延補償素子と、当該非近接遅延補償素子から前記接続端子までの第１配線とを削除するステップと、
削除された前記非近接遅延補償素子の出力側に接続していた第２回路ネットの第２配線と、前記近接遅延補償素子の出力側の第３回路ネットの第３配線とを接続するステップと
を備える
自動配置配線プログラム。
【請求項９】
請求項７又は８に記載の自動配置配線プログラムにおいて、
前記複数の遅延補償素子の各々は、バッファ回路及びインバータ回路の少なくとも一方を含む
自動配置配線プログラム。
【請求項１０】
請求項１乃至３のいずれか一項に記載の半導体装置の配置配線方法に従って前記半導体装置の機能ブロックの配置及び配線を行うステップと、
前記機能ブロックと前記配線とについて検証を行い、前記半導体装置のレイアウト設計を完成するステップと、
前記レイアウト設計に基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップと
を具備する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動配置配線装置、半導体装置の配置配線方法、自動配置配線プログラム及び半導体装置の製造方法に関し、特に、半導体装置の回路の構成を改善した自動配置配線装置、半導体装置の配置配線方法、自動配置配線プログラム及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）のレイアウト設計において、機能ブロック及び配線を自動的に配置及び配線する自動配置配線システムが知られている。本明細書においては、（論理）機能セル、（論理）機能ブロックを含めて全て機能ブロックということにする。自動配置配線装置としては、コンピュータを用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）が例示される。自動配置配線装置を用いた配置配線は、例えば、以下のようにして行われる。まず、設計対象のＬＳＩの回路図に関するデータ、ライブラリとして準備されている機能ブロックのデータ及び設計ルールに関するデータを読み込む。次に、読み込んだ各データに基づいて、機能ブロックの配置を行う。続いて、読み込んだ各データに基づいて、機能ブロック間の配線を行う。その後、配置及び配線に問題がないか否かを検証し、必要に応じて再配置及び再配線を行う。そして、最終的に、自動配置配線装置用のデータを、ＬＳＩを構成する各層のパターンに対応したチップ全体の配線に関するアートワークデータとして生成する。
【０００３】
自動的に配置される機能ブロックは、互いに配線で接続されている。しかし、その配線が長い場合、機能ブロックから出力される信号が遅延することが考えられる。それに対処するために、予め所定の条件（例示：駆動力が弱い機能ブロックに接続された長い配線）を満たす配線を対象として、ブースタ型のバッファのような遅延補償用の素子（以下、「遅延補償素子」）をその途中に挿入する。そのような遅延補償素子は、機能ブロックの近傍に設けられる。
【０００４】
ここで用いられるアルゴリズムは、既に配置されている配線を変更しない条件で遅延補償素子を最適な位置に配置する。すなわち、既に配置されている配線を変更可能としたとき、より最適な位置に遅延補償素子を配置できるか否かについては考慮されていない。
【０００５】
関連する技術として特開２０００−１３８２９０号公報にリピータ・セルの配置方法が開示されている。この発明は、入力端子および出力端子間に少なくとも一つの回路モジュールが接続されており、前記入力端子から前記出力端子までの回路パス上にリピータ・セルを挿入するリピータ・セルの配置方法である。前記リピータ・セルは、前記回路モジュールの内部を除く前記回路パス上に挿入され、前記回路パス上の回路パラメータが所定の基準しきい値よりも小さくなるように、前記リピータ・セルの挿入位置を決定することを特徴とする。
【０００６】
ここでは、回路に分岐がある場合には分岐ノードをリピータセルの出力側に移動させ、その移動はセグメントの最大遅延時間が制限時間を超えなくなるまで続けるとの記載がある。この記載は、分岐ノードの前にバッファが入る構造にして、分岐ノード前の配線を短くすることにより、分岐ノードより前のタイミングを収束させ、分岐ノードより後のノードのタイミングを計算しやすくする技術に関するものである。すなわち、タイミング収束に関する技術である。そして、特開２０００−１３８２９０号公報は、そのタイミング収束のアルゴリズムに関する技術である。
【０００７】
特開２００３−１３２１１１号公報に、リピータセル配置方法が開示されている。この発明は、ブロック配置位置の決定後に、概略配線を行った段階で配線構造からリピータセルを追加する箇所を選択する配線構造検索ステップと、前記配線構造検索ステップの実行後に前記選択配線に配線遅延を軽減するためのリピータセルを挿入するリピータセル追加ステップと、前記リピータセル追加ステップの実行後に前記追加したリピータセルを最適な位置に移動させるリピータセル配置位置決定ステップとを含むことを特徴とする。
【０００８】
【特許文献１】特開２０００−１３８２９０号公報
【特許文献２】特開２００３−１３２１１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
従って、本発明の目的は、遅延補償素子の数を最小化し、配線領域を低減することが可能な自動配置配線装置、半導体装置の配置配線方法及び半導体装置の製造方法を提供することにある。
【００１０】
また、本発明の他の目的は、遅延補償素子の配置をより最適にすることができる自動配置配線装置、半導体装置の配置配線方法及び半導体装置の製造方法を提供することにある。
【００１１】
本発明の更に他の目的は、遅延補償素子の数を最小化し、チップの消費電力を削減することが可能な自動配置配線装置、半導体装置の配置配線方法及び半導体装置の製造方法を提供することにある。
【００１２】
本発明の更に他の目的は、半導体装置の回路の構成を改善し、チップ面積を縮小することが可能な自動配置配線装置、半導体装置の配置配線方法及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１４】
上記課題を解決するために本発明の半導体装置の製造方法は、配置配線領域に機能ブロック（１１）の配置及び配線（１５、１６）を行うステップ（Ｓ０２〜Ｓ０３）と、配線（１５、１６）のうち所定の条件を満たす対象配線（１５、１６）に遅延補償素子（１２−１、１２−２）を挿入するステップ（Ｓ０４）と、対象配線（１５、１６）のうち複数の遅延補償素子（１２−１、１２−２）が設けられたものについて、遅延補償素子（１２−１、１２−２）の数を削減し、対象配線（１５、１６）の配線を変更するステップ（Ｓ０５）とを具備する。
本発明により、遅延補償素子の数を最小化、最適化し、配線領域を低減することができ、半導体装置の消費電力を削減することができる。加えて、半導体装置の回路の構成を改善し、チップ面積を縮小することが可能となる。
【００１５】
上記の半導体装置の配置配線方法において、対象配線（１５、１６）の配線を変更するステップは、一つの機能ブロック（１１）の接続端子（１９）に第１配線（１５−１、１６−１）で接続している第１回路ネットのうち、複数の遅延補償素子（１２−１、１２−２）が設けられたものを検出するステップ（Ｓ１１）と、複数の遅延補償素子（１２−１、１２−２）のうちの接続端子（１９）から最も近い近接遅延補償素子（１２−１）を検出するステップ（Ｓ１２）と、複数の遅延補償素子（１２−１、１２−２）のうちの近接遅延補償素子（１２−１）以外の非近接遅延補償素子（１２−２）と、当該非近接遅延補償素子（１２−２）から接続端子（１９）までの第１配線（１６−１）とを削除するステップ（Ｓ１３）と、削除された非近接遅延補償素子（１２−２）の出力側に接続していた第２回路ネットの第２配線（１６−２）と、近接遅延補償素子（１２−１）の出力側の第３回路ネットの第３配線（１５−２）とを接続するステップ（Ｓ１４）とを備える。
本発明により、同一の回路ネットにおいて、遅延補償素子の数を一つに低減することができ、半導体装置の回路の構成を改善することが可能となる。
【００１６】
上記の半導体装置の配置配線方法において、複数の遅延補償素子（１２−１、１２−２）の各々は、バッファ回路及びインバータ回路の少なくとも一方を含む。
【００１７】
上記課題を解決するために本発明の自動配置配線装置は、初期配置配線部（７−１）と、遅延補償素子配置部（７−２）と、配置最適化部（７−３）とを具備する。初期配置配線部（７−１）は、回路図データと機能ブロックデータと設計ルールデータとに基づいて、半導体装置の配置配線領域に機能ブロック（１１）の配置及び配線（１５、１６）を行う。遅延補償素子配置部（７−２）は、配線（１５、１６）のうち所定の条件を満たす対象配線（１５、１６）に遅延補償素子（１２−１、１２−２）を挿入する。配置配線最適化部（７−３）は、対象配線（１５、１６）のうち複数の遅延補償素子（１２−１、１２−２）が設けられたものについて、遅延補償素子（１２−１、１２−２）の数を削減し、対象配線（１５、１６）の配線を変更する。
【００１８】
上記の自動配置配線装置において、配置配線最適化部（７−３）は、第１検出部（７−３ａ）と、第２検出部（７−３ｂ）と、削除部（７−３ｃ）と、接続部（７−３ｄ）とを備える。第１検出部（７−３ａ）は、一つの機能ブロック（１１）の接続端子（１９）に第１配線（１５−１、１６−１）で接続している第１回路ネットのうち、複数の遅延補償素子（１２−１、１２−２）が設けられたものを検出する。第２検出部（７−３ｂ）は、複数の遅延補償素子（１２−１、１２−２）のうちの接続端子（１９）から最も近い近接遅延補償素子（１２−１）を検出する。削除部（７−３ｃ）は、複数の遅延補償素子（１２−１、１２−２）のうちの近接遅延補償素子（１２−１）以外の非近接遅延補償素子（１２−２）と、当該非近接遅延補償素子（１２−２）から接続端子（１９）までの第１配線（１６−１）とを削除する。接続部（７−３ｄ）は、削除された非近接遅延補償素子（１２−２）の出力側に接続していた第２回路ネットの第２配線（１６−２）と、近接遅延補償素子（１２−１）の出力側の第３回路ネットの第３配線（１５−２）とを接続する。
【００１９】
上記の自動配置配線装置において、複数の遅延補償素子（１２−１、１２−２）の各々は、バッファ回路及びインバータ回路の少なくとも一方を含む。
【００２０】
上記課題を解決するために、本発明の自動配置配線プログラムは、配置配線領域に機能ブロック（１１）の配置及び配線（１５、１６）を行うステップ（Ｓ０２〜Ｓ０３）と、配線（１５、１６）のうち所定の条件を満たす対象配線（１５、１６）に遅延補償素子（１２−１、１２−２）を挿入するステップ（Ｓ０４）と、対象配線（１５、１６）のうち複数の遅延補償素子（１２−１、１２−２）が設けられたものについて、遅延補償素子（１２−１、１２−２）の数を削減し、対象配線（１５、１６）の配線を変更するステップ（Ｓ０５）とを具備する。
【００２１】
上記の自動配置配線プログラムにおいて、対象配線（１５、１６）の配線を変更するステップは、一つの機能ブロック（１１）の接続端子（１９）に第１配線（１５−１、１６−１）で接続している第１回路ネットのうち、複数の遅延補償素子（１２−１、１２−２）が設けられたものを検出するステップ（Ｓ１１）と、複数の遅延補償素子（１２−１、１２−２）のうちの接続端子（１９）から最も近い近接遅延補償素子（１２−１）を検出するステップ（Ｓ１２）と、複数の遅延補償素子（１２−１、１２−２）のうちの近接遅延補償素子（１２−１）以外の非近接遅延補償素子（１２−２）と、当該非近接遅延補償素子（１２−２）から接続端子（１９）までの第１配線（１６−１）とを削除するステップ（Ｓ１３）と、削除された非近接遅延補償素子（１２−２）の出力側に接続していた第２回路ネットの第２配線（１６−２）と、近接遅延補償素子（１２−１）の出力側の第３回路ネットの第３配線（１５−２）とを接続するステップ（Ｓ１４）とを備える。
【００２２】
上記の自動配置配線プログラムにおいて、複数の遅延補償素子（１２−１、１２−２）の各々は、バッファ回路及びインバータ回路の少なくとも一方を含む。
【００２３】
上記課題を解決するために本発明の半導体装置の製造方法は、請求項１乃至３のいずれか一項に記載の半導体装置の配置配線方法に従ってその半導体装置の機能ブロックの配置及び配線を行うステップ（Ｓ０２〜Ｓ０５）と、その機能ブロックとその配線とについて検証を行い、その半導体装置のレイアウト設計を完成するステップ（Ｓ０６〜Ｓ０７）と、そのレイアウト設計に基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップ（Ｓ２３）とを具備する。
【発明の効果】
【００２４】
本発明により、遅延補償素子の数を最小化（最適化）し、配線領域を低減することができる。そして、半導体装置の消費電力を低減することができるとともに、回路の構成を改善してチップ面積を縮小することが可能となる。
【発明を実施するための最良の形態】
【００２５】
以下、本発明の自動配置配線装置、半導体装置の配置配線方法及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００２６】
まず、本発明の半導体装置の配置配線方法を適用した自動配置配線装置の実施の形態の構成について、添付図面を参照して説明する。
図１は、本発明の半導体装置の配置配線方法を適用した配置配線システムの実施の形態の構成を示す図である。配置配線システム１０は、自動配線配置装置１及び設計データベース９を具備する。
【００２７】
設計データベース９は、ワークステーションに例示される情報処理装置である。データとそのデータに関連するコンピュータプログラムとしての回路図データファイル２、セル／ブロックライブラリ３及び設計ルールファイル４を備える。回路図データファイル２は、設計対象のＬＳＩを構成する各ブロックの端子間の接続関係を示す接続データを備える。セル／ブロックライブラリ３は、ビアやＮＡＮＤゲートや複雑な論理機能を実現する回路のような（論理機能）セル／ブロックに関するデータを備える。設計ルールファイル４は、各配線層の配線ピッチ、配線幅および配線最小間隔、ビアセルを構成する各要素の寸法のような配置配線時および検証時に使用する設計ルールを含む。
【００２８】
自動配線配置装置１は、ワークステーションに例示される情報処理装置である。コンピュータプログラムとしての読込／前処理部６、自動配置配線本体部７及び配置配線結果検証部８を備える。自動配線配置装置１と設計データベース９とは、通信可能に接続されている。システムの簡素化、省スペース化などから、両者が一体であっても良い。
【００２９】
読込／前処理部６は、回路図データファイル２から、設計対象ＬＳＩを構成する各ブロックの端子間の接続データを読み込む。加えて、セル／ブロックライブラリ３から、設計対象ＬＳＩに使用するセル／ブロックに関するアートワークデータを読み込む。更に、設計ルールファイル４から、各配線層の配線ピッチ、配線幅および配線最小間隔、ビアセルを構成する各要素の寸法等の配置配線時および検証時に使用する設計ルールを読み込む。
【００３０】
自動配置配線本体部７は、自動配置配線を行い、その実行結果を配置配線結果検証部８に出力する。初期配置配線部７−１、ブースタ配置部７−２及びブースタ最適化部７−３を含む。初期配置配線部７−１は、読み込んだデータに基づいて、配置配線用のデータを作成し、配置配線領域に機能ブロックの配置及び配線を実行する。ブースタ配置部７−２は、上記の配線のうち所定の条件を満たす対象配線に遅延補償素子を挿入する。ブースタ最適化部７−３は、対象配線のうち複数の遅延補償素子が設けられたものについて、その遅延補償素子の数を削減し、対象配線の配線を変更（最適化）する。
【００３１】
ここで、所定の条件を満たす（対象）配線は、所定の駆動力よりも弱い駆動力を有する機能ブロックに対して、所定の長さ以上の配線が接続されている場合の当該配線に例示される。遅延補償素子は、信号の遅延を補償する素子又は回路であり、ブースタ型のバッファ回路やインバータ回路に例示される。
【００３２】
ブースタ最適化部７−３は、第１検出部７−３ａと、第２検出部７−３ｂと、削除部７−３ｃと、接続部７−３ｄとを備える。第１検出部７−３ａは、遅延補償素子の接続された配線に接続された複数の機能ブロックの各々について、その機能ブロックの一つの接続端子に第１配線で接続している第１回路ネットのうち、複数の遅延補償素子が設けられたものを検出する。第２検出部７−３ｂは、検出された第１回路ネットについて、複数の遅延補償素子のうち、接続端子から最も近い近接遅延補償素子を検出する。削除部７−３ｃは、検出された第１回路ネットについて、複数の遅延補償素子のうちの近接遅延補償素子以外の非近接遅延補償素子と、当該非近接遅延補償素子から接続端子までの第１配線とを削除する。接続部７−３ｄは、削除された非近接遅延補償素子の出力側に接続していた第２回路ネットの第２配線と、近接遅延補償素子の出力側の第３回路ネットの第３配線とを接続する。
【００３３】
配置配線結果検証部８は、配置配線の実行結果について検証を行う。検証時に、配線との関係が設計ルールデータに記載された設計ルールに違反する予備セルを除去する。そして、不具合が発見されない場合、配置配線の実行結果をアートワークデータに再変換した後、配置配線結果出力ファイル５として出力する。不具合が発見された場合、自動配置配線本体部７、又は、図示されない入力／編集部により不具合点の修正および配置配線の再実行が行われる。そして、再び検証を行う。
【００３４】
図２は、本発明の半導体装置の配置配線方法を適用した半導体装置の一例を示す構成図である。この半導体装置２０は、機能ブロック１１、遅延補償素子１２−１、第１ゲート１３、第２ゲート１４、第１配線１５−１、第３配線１５−２、第２配線１６−２、接続配線１６−３、接続端子１９を備える。
【００３５】
機能ブロック１１は、接続端子１９−第１配線１５−１−遅延補償素子１２−１−第３配線１５−２を介して、信号を送信して第１ゲート１３を駆動する。同様に、接続端子１９−第１配線１５−１−遅延補償素子１２−１−接続配線１６−３−接続配線１６−２を介して、信号を送信して第２ゲート１４を駆動する。機能ブロック１１（の回路）は、駆動力が弱く、第１ゲート１３及び第２ゲート１４までの配線が長いため、遅延補償素子１２−１を挿入している。
【００３６】
ここで、従来の方法により遅延補償素子を導入する場合、第２ゲート１４までの配線は接続端子１９−第１配線１６−１（破線、仮想）−第２配線１６−２であるため、遅延補償素子は全体として遅延補償素子１２−１及び遅延補償素子１２−２（破線、仮想）の２個配置される。遅延補償素子１２−１及び遅延補償素子１２−２は、機能ブロックの近傍に設けられるので、まとめてしまうことが望ましい。しかし、従来のアルゴリズムでは、既に配置されている配線を変更しない条件で遅延補償素子を最適な位置に配置するので、それができなかった。
【００３７】
しかし、本発明によれば、既に配置されている配線を変更可能として、遅延補償素子の位置を最適に配置するので、図２に示すように、遅延補償素子１２−１及び遅延補償素子１２−２（破線）を一つの遅延補償素子１２−１にまとめることができる。それにより、遅延補償素子の個数を削減することができる。そのため、配置配線領域の有効利用を図ることや、消費電力を削減すること、チップ面積を縮小することが可能になる。
【００３８】
次に、本発明の半導体装置の配置配線方法の実施の形態（自動配置配線装置の実施の形態の動作）について、添付図面を参照して説明する。
図８は、本発明の半導体装置の配置配線方法の実施の形態を示すフローチャートである。図３〜図５は、図８のフローチャートの各ステップＳ０３〜Ｓ０５に対応する半導体装置の状態変化を示す構成図である。
【００３９】
（１）ステップＳ０１：ライブラリ読込処理
図８を参照して、読込／前処理部６は、回路図データファイル２、セル／ブロックライブラリ３及び設計ルールファイル４の各々にライブラリデータとして予め登録されている回路図、端子間の接続関係、配置する機能ブロック、配線ピッチ、配線幅、配線の最小間隔、ビアの辺長、ビアセルを構成する各要素の寸法等に関するデータを読み込む。そして、配置配線のルール設定を行う。
【００４０】
（２）ステップＳ０２：セル／ブロック配置処理
初期配置配線部７−１は、読み込まれたデータ（回路図データ、機能ブロックデータ、設計ルールデータ）に基づいて、配置配線領域に初期回路（機能ブロックを含む）の配置を行う。
【００４１】
（３）ステップＳ０３：セル／ブロック間配線処理
初期配置配線部７−１は、設定された配置配線ルールにしたがって、初期回路の初期配線（各機能ブロック間の配線を含む）を行う。ここでは、図３に示すように、例えば、機能ブロック１１、第１ゲート１３及び第２ゲート１４が配置された後、機能ブロック１１の接続端子１９と第１ゲート１３との間に第１配線１５が配線される。同様に、機能ブロック１１の接続端子１９と第２ゲート１４との間に第２配線１６が配線される。
【００４２】
（４）ステップＳ０４：ブースタ配置処理
図８を参照して、ブースタ配置部７−２は、上記の配線のうち所定の条件を満たす対象配線に遅延補償素子を挿入する。ここでは、図４に示すように、例えば、第１配線１５及び第２配線１６が対象配線となる場合、第１配線１５の途中に遅延補償素子１２−１が挿入され、第２配線１６の途中に遅延補償素子１２−２が挿入される。第１配線１５は、第１配線１５−１及び第３配線１５−２となる。第２配線１６は、第１配線１６−１及び第２配線１６−２となる。
【００４３】
（５）ステップＳ０５：ブースタ最適化処理
ブースタ最適化部７−３は、対象配線のうち複数の遅延補償素子が設けられたものについて、その遅延補償素子の数を削減し、対象配線の配線を変更（最適化）する。ここでは、図５に示すように、例えば、第１配線１６−１及び遅延補償素子１２−２が削除され、第２配線１６−２は、接続配線１６−３で、第３配線１５−２へ接続される。そして、遅延補償素子１２−１は、第１配線１５−第３配線１５−２用であると共に、接続配線１６−３−第２配線１６−２用となる。これにより、遅延補償素子１２−２を削減することができる。
【００４４】
（６）ステップＳ０６：配置配線検証処理
配置配線結果検証部８は、配置配線結果検証部８は、更に、設計ルールファイル４に格納された設計ルールや、配置配線のルールに基づいて、未配置ブロック、配線の未接続部やショート部等の不具合が無いことを検証する。不具合が発見された場合、自動配置配線本体部７又はそれに属する図示されない入力／編集部により不具合点の修正および配置配線の再実行が行われる。その後、不具合がなくなるまで、検証を繰り返す。
【００４５】
（７）ステップＳ０７：配置配線済データ出力処理
ステップＳ０６で不具合が発見されない場合、配置配線の実行結果（自動配置配線装置１０用のデータ）をＬＳＩを構成する各層のパターンに対応したアートワークデータに再変換する。そして、再変換後、配置配線結果出力ファイル５として出力する。
【００４６】
以上のプロセスにより、配置配線の処理が終了する。
【００４７】
上記の本発明の半導体装置の配置配線方法の実施の形態におけるステップＳ０５のブースタ最適化処理について、更に説明する。
図９は、図８のフローチャートのステップＳ０５の詳細を示すフローチャートである。図４、図６、図７は、図９のフローチャートの各ステップＳ１２〜Ｓ１４に対応する半導体装置の状態変化を示す構成図である。
【００４８】
（１）ステップＳ１１：所定のネットの検出
図９を参照して、ブースタ最適化部７−３の第１検出部７−３ａは、遅延補償素子の接続された配線に接続された複数の機能ブロックの各々について、その機能ブロックの一つの接続端子に第１配線で接続している第１回路ネットのうち、複数の遅延補償素子が設けられたものを検出する。ここでは、図４に示すように、例えば、機能ブロック１１において、まず、接続端子１９に第１配線１５−１及び第１配線１６−１で接続している第１回路ネット（遅延補償素子１２−１と遅延補償素子１２−２との間）が特定される。次に、その第１回路ネットについて、複数の遅延補償素子が設けられているかを検証する。この第１回路ネットでは、２つの遅延補償素子１２−１及び遅延補償素子１２−２が設けられているので、対象として検出される。
【００４９】
（２）ステップＳ１２：上記ネットの近接ブースタ検出
第２検出部７−３ｂは、検出された第１回路ネットについて、複数の遅延補償素子のうち、接続端子から最も近い近接遅延補償素子を検出する。ここでは、図４において、遅延補償素子１２−１を近接遅延補償素子として検出する。
【００５０】
（３）ステップＳ１３：上記ネットの近接ブースタ及び一部配線の削除
削除部７−３ｃは、検出された第１回路ネットについて、複数の遅延補償素子のうちの近接遅延補償素子以外の非近接遅延補償素子と、当該非近接遅延補償素子から接続端子までの第１配線とを削除する。ここでは、図６に示すように、近接遅延補償素子（１２−１）以外の非近接遅延補償素子（１２−２）と、当該非近接遅延補償素子（１２−２）から接続端子１９までの第１配線１６−１とを削除する。
【００５１】
（４）ステップＳ１４：再配線
接続部７−３ｄは、削除された非近接遅延補償素子の出力側に接続していた第２回路ネットの第２配線と、前記近接遅延補償素子の出力側の第３回路ネットの第３配線とを接続する。ここでは、図７に示すように、削除された非近接遅延補償素子（１２−２）の出力側に接続していた第２回路ネット（遅延補償素子１２−２と第２ゲート１４との間）の第２配線１６−２と、近接遅延補償素子（１２−１）の出力側の第３回路ネット（遅延補償素子１２−１と第１ゲート１３との間）の第３配線１５−２とを接続配線１６−３で接続する。このとき、接続配線１６−３が最短となるようにし、必要に応じて不要な配線１８を削除する。
【００５２】
以上のプロセスにより、ブースタ（遅延補償素子）の最適化処理が終了する。
【００５３】
本発明により、ブースタ型のバッファのような遅延補償素子の数を最小化し、配線領域を低減することができる。そして、半導体装置の消費電力を削減することができると共に、回路の構成を改善してチップ面積を縮小することが可能となる。
【００５４】
特に、チップ面積の縮小に関しては、予め遅延補償素子の削減数を見越してレイアウトを行うことでより有効に実施することができる。
すなわち、まず、予め遅延補償素子の削減数を見越して配置配線を行う（ステップＳ０１〜Ｓ３に相当）。次に、ブースタを配置する（ステップＳ０４に相当）。この時点では、配線密度が高すぎて、全部配線できない。続いて、ブースタを最適化（削減）し、その配線を修正する（ステップＳ０５に相当）。
【００５５】
本発明は、図４に示すような回路構成に限定されるものではなく、機能ブロックの一つの接続端子に配線で接続している回路ネットのうち、複数の遅延補償素子が設けられたものであれば良い。例えば、図１０に示すような回路構成に対しても同様に適用することができる。図１０に示すような回路構成に対して、本発明におけるブースタ最適化処理を適用することにより、図１１に示すような回路構成にすることが出来る。これにより、遅延補償素子の数を最小化し、配線領域を低減することができる。そして、半導体装置の回路の構成を改善し、チップ面積を縮小することが可能となる。
【００５６】
上記の半導体装置の配置配線方法により作成された半導体装置のレイアウトを用いた、本発明の半導体装置の製造方法について説明する。図１２は、本発明の半導体装置の製造方法の実施の形態を示すフロー図である。
（１）ステップＳ２１
上記のステップＳ０１〜Ｓ０７を行い、配置配線結果出力ファイル５を得る。すなわち、半導体装置の配置配線処理により、半導体装置のレイアウト設計を完成する。
（２）ステップＳ２２
ステップＳ２１におけるレイアウト設計に基づいて、半導体製造プロセスに用いるマスクを設計する。そして、その設計に基づいて、マスクを作製する。マスクの設計、作製方法には、特に制限は無いが、例えば、従来知られた方法を用いることができる。
（３）ステップＳ２３
ステップＳ２２作成されたマスクを用いて、半導体基板上に半導体装置を製造する。半導体装置の製造プロセスには、上記マスクを用いていれば、特に制限は無い。例えば、従来知られた成膜処理、リソグラフィ処理等の方法を用いることができる。
【００５７】
ステップＳ２１〜Ｓ２３のようにして、本発明の半導体装置を製造することができる。この場合も、遅延補償素子の数を最小化し、配線領域を低減することができる。そして、半導体装置の回路の構成を改善し、チップ面積を縮小することが可能となる。
【図面の簡単な説明】
【００５８】
【図１】図１は、本発明の半導体装置の配置配線方法を適用した配置配線システムの実施の形態の構成を示す図である。
【図２】図２は、本発明の半導体装置の配置配線方法を適用した半導体装置の一例を示す構成図である。
【図３】図３は、図８のフローチャートのステップＳ０３に対応する配置配線領域を示す構成図である。
【図４】図４は、図８のフローチャートのステップＳ０４（及び図９のフローチャートのステップＳ１２）に対応する配置配線領域を示す構成図である。
【図５】図５は、図８のフローチャートのステップＳ０５に対応する配置配線領域を示す構成図である。
【図６】図６は、図９のフローチャートのステップＳ１３に対応する配置配線領域を示す構成図である。
【図７】図７は、図９のフローチャートのステップＳ１４に対応する配置配線領域を示す構成図である。
【図８】図８は、本発明の半導体装置の配置配線方法の実施の形態を示すフローチャートである。
【図９】図９は、図８のフローチャートのステップＳ０５の詳細を示すフローチャートである。
【図１０】図１０は、本発明の半導体装置の配置配線方法を適用可能な半導体装置の一例を示す図である。
【図１１】図１１は、図１０の半導体装置に本発明の半導体装置の配置配線方法を適用した結果を示す構成図である。
【図１２】図１２は、本発明の半導体装置の製造方法の実施の形態を示すフロー図である。
【符号の説明】
【００５９】
１    自動配線配置装置
２    回路図データファイル
３    セル／ブロックライブラリ
４    設計ルールファイル
５    配置配線結果出力ファイル
６    読込／前処理部
７    自動配置配線本体部
７−１    初期配置配線部
７−２    ブースタ配置部
７−３    ブースタ最適化部
７−３ａ    第１検出部
７−３ｂ    第２検出部
７−３ｃ    削除部
７−３ｄ    接続部
８    配置配線結果検証部
９    設計データベース
１０    配置配線システム
１１    機能ブロック
１２（１２−１、１２−２）    遅延補償素子
１３    第１ゲート
１４    第２ゲート
１５−１    第１配線
１５−２    第３配線
１６−１    第１配線
１６−２    第２配線
１６−３    接続配線
１９    接続端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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