(57)【要約】【課題】工程数を低減し且つばらつきの小さいしきい値電圧の設定を行うことができる不揮発性半導体記憶装置およびその製造方法を提供する。【解決手段】まず、ｐ型基板１上に、ゲート構造２，３を形成する。次に、ｐ型基板１上に、レジストを形成し、レジスト上方からｎ型不純物イオンを注入する。このとき、ｎ−不純物導入領域６は、ゲート構造２右側に、ゲート構造２の右側面から所定の距離だけ離れて形成される。次に、ゲート構造２，３の両側面に、サイドウォール７，８をそれぞれ形成する。次に、ｐ型基板１上に、レジストを形成し、レジスト上方からｎ型不純物イオンを注入する。このとき、ｎ＋不純物導入領域１３は、サイドウォール７右側に、サイドウォール７の右端から所定の距離だけ離れて形成される。【選択図】        図５
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【特許請求の範囲】
【請求項１】
基板上に複数のゲート構造を形成する工程と、
前記複数のゲート構造のうち、第１のゲート構造上面と接する第１の領域と、前記第１のゲート構造側面と接する第２の領域と、前記第１のゲート構造の一側面に隣接した前記基板と接する第３の領域を有するレジストを形成する工程と、
前記レジストの上方から不純物を注入することにより、前記レジストで覆われ、前記不純物が導入されないオフセット領域と、前記オフセット領域に隣接し不純物が導入される不純物導入領域とを前記第１のゲート構造横の前記基板の上主面内に形成する工程と
を備える不揮発性半導体記憶装置の製造方法。
【請求項２】
基板と、
前記基板上に形成された複数のゲート構造と、
前記基板の上主面内に前記複数のゲート構造のうちの所望のゲート構造に隣接するように形成された不純物が導入されないオフセット領域と、
前記基板の上主面内に前記オフセット領域に隣接するように形成された不純物導入領域と
を備える不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置およびその製造方法に関し、特に、チャネルカット型マスクＲＯＭおよびその製造方法に関するものである。
【０００２】
【従来の技術】
従来のチャネルカット型マスクＲＯＭの製造方法においては、まず、均一なしきい値電圧Ｖｔｈを有するＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）型のトランジスタ（以下ではノーマルトランジスタと呼ぶ）を形成し、その後に、ＲＯＭデータのＨｉｇｈもしくはＬｏｗに応じてしきい値電圧Ｖｔｈを設定することによりＲＯＭデータの書き込みを行っていた。
【０００３】
ノーマルトランジスタの形成は、例えば次のような手順で行われる。まず、ｐ型基板上にゲート構造を形成する。次に、ゲート構造を用いた自己整合的な位置にｎ型不純物イオンを注入することにより、ｐ型基板上主面内に、不純物濃度の低いｎ−不純物導入領域を形成する。次に、ゲート構造の両側面に、サイドウォールを形成する。次に、サイドウォールを用いた自己整合的な位置にｎ型不純物イオンを注入することにより、ｐ型基板上主面内に、不純物濃度の高いｎ＋不純物導入領域を形成する。これにより、ノーマルトランジスタが形成される。
【０００４】
次に、形成されたこのノーマルトランジスタへのＲＯＭデータの書き込みを行う。即ち、しきい値電圧Ｖｔｈの高いトランジスタと低いトランジスタとに対応した所望の形状のマスクを用い、カウンタードープとしてｐ型不純物イオンの注入をノーマルトランジスタに対して行うことにより、所望のノーマルトランジスタのしきい値を高く設定する。これにより、ＲＯＭデータの書き込みが行われ、チャネルカット型マスクＲＯＭが形成される。
【０００５】
ゲート構造を用いた自己整合的な位置に不純物濃度の低いｎ−不純物導入領域を形成した後に、サイドウォールを用いた自己整合的な位置に不純物濃度の高いｎ＋不純物導入領域を形成するＬＤＤ型トランジスタの製造方法の例は、例えば特許文献１等に示されている。
【０００６】
【特許文献１】
特開平８−１８６２５６号公報
【０００７】
【発明が解決しようとする課題】
上記したように、従来のチャネルカット型マスクＲＯＭの製造方法においては、ノーマルトランジスタを形成した後に、マスクを用いてイオン注入を行うことにより、しきい値電圧Ｖｔｈの設定を行っている。そのため、工程数が増加してしまうという問題点があった。
【０００８】
また、カウンタードープにおいては、ゲート越しにイオン注入が行われるが、このゲートの厚みのばらつき等により、しきい値電圧Ｖｔｈのばらつきが大きくなるので、回路を制御するための負担が大きくなってしまうという問題点があった。
【０００９】
本発明は以上の問題点を解決するためになされたものであり、工程数を低減し且つばらつきの小さいしきい値電圧の設定を行うことができる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に記載の発明に係る不揮発性半導体記憶装置の製造方法は、基板上に複数のゲート構造を形成する工程と、前記複数のゲート構造のうち、第１のゲート構造上面と接する第１の領域と、前記第１のゲート構造側面と接する第２の領域と、前記第１のゲート構造の一側面に隣接した前記基板と接する第３の領域を有するレジストを形成する工程と、前記レジストの上方から不純物を注入することにより、前記レジストで覆われ、前記不純物が導入されないオフセット領域と、前記オフセット領域に隣接し不純物が導入される不純物導入領域とを前記第１のゲート構造横の前記基板の上主面内に形成する工程とを備える。
【００１１】
また、請求項２に記載の発明に係る不揮発性半導体記憶装置は、基板と、前記基板上に形成された複数のゲート構造と、前記基板の上主面内に前記複数のゲート構造のうちの所望のゲート構造に隣接するように形成された不純物が導入されないオフセット領域と、前記基板の上主面内に前記オフセット領域に隣接するように形成された不純物導入領域とを備える。
【００１２】
【発明の実施の形態】
＜実施の形態１＞
本実施の形態のチャネルカット型マスクＲＯＭ１００の製造方法は、ｐ型不純物を導入することによりカウンタードープ領域を形成するのではなく、ｎ型不純物を導入しないことによりオフセット領域を形成することを特徴とする。
【００１３】
まず、図１〜５を用いて、本実施の形態に係るチャネルカット型マスクＲＯＭ１００の製造方法および構造について説明する。
【００１４】
まず、図１に示すように、ｐ型基板１上に、ゲート構造２，３を形成する。このゲート構造２，３は、図示していないが、上層のゲート電極と下層のゲート絶縁膜とからなる。
【００１５】
次に、図２に示すように、ｐ型基板１上に、レジスト１７を形成し、レジスト１７上方からｎ型不純物イオンを注入する。これにより、ゲート構造２，３による自己整合的な位置で、レジスト１７により覆われていないｐ型基板１上主面内に、不純物濃度の低いｎ−不純物導入領域４〜６が形成される。このとき、レジスト１７は、ゲート構造２右側のｐ型基板１を、ゲート構造２右側面から距離ｄ１までの部分を覆うように形成される。従って、ｎ−不純物導入領域６は、ゲート構造２右側に、ゲート構造２の右側面から距離ｄ１だけ離れて形成される。即ち、ゲート構造２（第１のゲート構造）上面と接する第１の領域と、ゲート構造２側面と接する第２の領域と、ゲート構造２の一側面に隣接したｐ型基板１と接する第３の領域を有するレジスト１７が形成される。
【００１６】
次に、レジスト１７を除去し、図３に示すように、ゲート構造２，３の両側面に、サイドウォール７，８をそれぞれ形成する。
【００１７】
次に、図４に示すように、ｐ型基板１上に、レジスト１８を形成し、レジスト１８上方からｎ型不純物イオンを注入する。これにより、ゲート構造２，３及びサイドウォール７，８による自己整合的な位置で、レジスト１８により覆われていないｐ型基板１上主面内に、不純物濃度の高いｎ＋不純物導入領域１１〜１３が形成される。このとき、レジスト１８は、サイドウォール７右側のｐ型基板１を、サイドウォール７右端から距離ｄ２までの部分を覆うように形成される。従って、ｎ＋不純物導入領域１３は、サイドウォール７右側に、サイドウォール７の右端から距離ｄ２だけ離れて形成される。
【００１８】
次に、レジスト１８を除去することにより、図５に示されるチャネルカット型マスクＲＯＭ１００が形成される。図５に示されるチャネルカット型マスクＲＯＭ１００には、ゲート構造２右側面に隣接して、ｎ型不純物が導入されないオフセット領域２０が形成されている。このオフセット領域２０においては、チャネルが高抵抗となるので、その分だけしきい値電圧Ｖｔｈが高くなる。
【００１９】
一般に、半導体回路設計においては、最小単位λを用いたレイアウトパターンの設計が行われる（λルール）が、図５に示されるチャネルカット型マスクＲＯＭ１００においては、重ね合わせの精度を考慮すると、オフセット領域２０の幅は、２λが適当である。よって、例えば、λ＝０．１４μｍを採用した場合には、オフセット領域の幅は０．２８μｍとなる。また、このとき、しきい値電圧Ｖｔｈは、約７Ｖ程度に上昇すると考えられる。
【００２０】
このように、本実施の形態に係るチャネルカットＲＯＭの製造方法においては、カウンタードープ領域に代えてオフセット領域を形成している。従って、カウンタードープ領域形成工程を行う必要がなく、またトランジスタの形成工程においてオフセット領域が形成できるので、工程数を低減することができる。よって、その分だけコストを低減することができる。
【００２１】
また、カウンタードープに伴うしきい値電圧のばらつきを低減することができる。
【００２２】
なお、以上の説明においては、二層の不純物領域を有するＬＤＤ型トランジスタを用いて説明を行ったが、ＬＤＤ型トランジスタに限らず、一層の不純物領域のみを有するトランジスタにおいても、例えば図１〜３に示されるような工程によりオフセット領域を形成することにより、しきい値電圧Ｖｔｈを高くすることができる。
【００２３】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る不揮発性半導体記憶装置の製造方法および請求項２に記載の発明に係る不揮発性半導体記憶装置においては、カウンタードープ領域を形成する必要がないので、工程数を低減することができる。従って、その分だけコストを低減することができる。また、カウンタードープに伴うしきい値電圧のばらつきを低減することができる。
【図面の簡単な説明】
【図１】実施の形態１に係るチャネルカット型マスクＲＯＭの製造方法を示す図である。
【図２】実施の形態１に係るチャネルカット型マスクＲＯＭの製造方法を示す図である。
【図３】実施の形態１に係るチャネルカット型マスクＲＯＭの製造方法を示す図である。
【図４】実施の形態１に係るチャネルカット型マスクＲＯＭの製造方法を示す図である。
【図５】実施の形態１に係るチャネルカット型マスクＲＯＭの構造を示す図である。
【符号の説明】
１  ｐ型基板、２，３  ゲート構造、４〜６  ｎ−不純物導入領域、７，８  サイドウォール、１１〜１３  ｎ＋不純物導入領域、１４  カウンタードープ領域、１７〜１８  レジスト、２０  オフセット領域、１００  チャネルカット型マスクＲＯＭ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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