(57)【要約】 【課題】パワーＭＯＳＦＥＴにおいては、オン抵抗とブレークダウン電圧が比例し、ブレークダウン電圧を高く保ったままオン抵抗を下げることは難しかった。オン抵抗が低くブレークダウン電圧が高く、しかも製造容易なパワー半導体素子を与えること。【解決手段】  ｎ＋型Ｓｉ基板の上に高濃度あるいは中濃度ドープしたｎ型エピ層を成長させ基板まで届くあるいは基板近くまで届く深いトレンチを穿ってトレンチからｐ型不純物を拡散しｎ型エピ層両側に縦型柱状ｐ型領域を形成し、横に並ぶｐｎｐ構造を作り、拡散に使ったトレンチは絶縁物で埋め込む。ｐｎｐ構造の上方には、酸化膜、ゲート電極、ソース電極を付け、Ｓｉ基板の底面にはドレイン電極を付ける。【選択図】図６
2005317828.tif 000002
【特許請求の範囲】
【請求項１】
高濃度ドープｎ＋型Ｓｉ基板１の上に、高濃度あるいは中濃度ドープｎ型エピ層２をエピタキシャル成長させ、ｎ型エピ層２の素子単位の両側に当たる部位に縦方向にｎ＋型Ｓｉ基板に至るトレンチ２７を穿ち、トレンチ２７から気相拡散又は固相拡散によってｐ型不純物をｎ型エピ層２の中へ横方向に拡散させて、トレンチ２７に接する部分にｎ＋型Ｓｉ基板１に至る高濃度あるいは中濃度縦ｐ柱型層３３、３３を形成しｎ型エピ層２２を残し、横方向に並ぶｐｎｐ構造および縦に延びるｐｎ接合４２、４２を生成しトレンチから拡散源を除去し、隣接素子単位の間にあるトレンチ２７を絶縁物層３５、３６で埋め込み、ｎ型エピ層２２、縦ｐ柱型層３３の上に低濃度ｐ−型領域（ｐ型ウエル）３、３を拡散またはイオン注入によって形成し、低濃度ｐ−型領域３、３の内部上方に高濃度ｎ＋型領域４、４を拡散またはイオン注入によって設け、低濃度ｐ−型領域３、３の内部に高濃度ｐ＋型領域を拡散またはイオン注入によって形成し、ｎ型エピ層２２の中にゲート絶縁膜５とゲート電極６を縦方向に形成しゲート電極６は高濃度ｐ＋型領域と横方向に直接接合するようにし、ｐ−型領域３、３とｎ＋型領域４、４の上にソース電極７を形成し、ｎ＋型Ｓｉ基板１の裏面にドレイン電極８を形成することを特徴とする高電圧車載電力変換用半導体装置の製造方法。
【請求項２】
高濃度ドープｎ＋型Ｓｉ基板１の上に、高濃度あるいは中濃度ドープｎ型エピ層２をエピタキシャル成長させ、ｎ型エピ層２の素子単位の両側に当たる部位に縦方向にｎ＋型Ｓｉ基板に至らない深さのトレンチ２７を穿ち、トレンチ２７から気相拡散又は固相拡散によってｐ型不純物をｎ型エピ層２の中へ横方向に拡散させて、トレンチ２７に接する部分にｎ＋型Ｓｉ基板１に至る高濃度あるいは中濃度縦ｐ柱型層３３、３３を形成しｎ型エピ層２２を残し、横方向に並ぶｐｎｐ構造および縦に延びるｐｎ接合４２、４２を生成しトレンチから拡散源を除去し、隣接素子単位の間にあるトレンチ２７を絶縁物層３５、３６で埋め込み、ｎ型エピ層２２、縦ｐ柱型層３３の上に低濃度ｐ−型領域（ｐ型ウエル）３、３を拡散またはイオン注入によって形成し、低濃度ｐ−型領域３、３の内部上方に高濃度ｎ＋型領域４、４を拡散またはイオン注入によって設け、低濃度ｐ−型領域３、３の内部に高濃度ｐ＋型領域を拡散またはイオン注入によって形成し、ｎ型エピ層２２の中にゲート絶縁膜５とゲート電極６を縦方向に形成しゲート電極６は高濃度ｐ＋型領域と横方向に直接接合するようにし、ｐ−型領域３、３とｎ＋型領域４、４の上にソース電極７を形成し、ｎ＋型Ｓｉ基板１の裏面にドレイン電極８を形成することを特徴とする高電圧車載電力変換用半導体装置の製造方法。
【請求項３】
高濃度ドープｎ＋型Ｓｉ基板１の上に、高濃度あるいは中濃度ドープｎ型エピ層２をエピタキシャル成長させ、ｎ型エピ層２の素子単位の両側に当たる部位に縦方向にｎ＋型Ｓｉ基板に至るトレンチ２７を穿ち、トレンチ２７から気相拡散又は固相拡散によってｐ型不純物をｎ型エピ層２の中へ横方向に拡散させて、トレンチ２７に接する部分にｎ＋型Ｓｉ基板１に至る高濃度あるいは中濃度縦ｐ柱型層３３、３３を形成しｎ型エピ層２２を残し、横方向に並ぶｐｎｐ構造および縦に延びるｐｎ接合４２、４２を生成しトレンチから拡散源を除去し、隣接素子単位の間にあるトレンチ２７を絶縁物層３５、３６で埋め込み、ｎ型エピ層２２、縦ｐ柱型層３３の上に低濃度ｐ−型領域（ｐ型ウエル）３、３を拡散またはイオン注入によって形成し、低濃度ｐ−型領域３、３の内部に高濃度ｎ＋型領域４、４を拡散またはイオン注入によって設け、低濃度ｐ−型領域３、３の内部に高濃度ｐ＋型領域を拡散またはイオン注入によって形成し、ｐ＋型領域の上に直接ゲート電極６を形成し、ｐ−型領域３、３とｎ＋型領域４、４の上にソース電極７を形成し、ｎ＋型Ｓｉ基板１の裏面にドレイン電極８を形成することを特徴とする高電圧車載電力変換用半導体装置の製造方法。
【請求項４】
高濃度ドープｎ＋型Ｓｉ基板１の上に、高濃度あるいは中濃度ドープｎ型エピ層２をエピタキシャル成長させ、ｎ型エピ層２の素子単位の両側に当たる部位に縦方向にｎ＋型Ｓｉ基板に至らない深さのトレンチ２７を穿ち、トレンチ２７から気相拡散又は固相拡散によってｐ型不純物をｎ型エピ層２の中へ横方向に拡散させて、トレンチ２７に接する部分にｎ＋型Ｓｉ基板１に至る高濃度あるいは中濃度縦ｐ柱型層３３、３３を形成しｎ型エピ層２２を残し、横方向に並ぶｐｎｐ構造および縦に延びるｐｎ接合４２、４２を生成しトレンチから拡散源を除去し、隣接素子単位の間にあるトレンチ２７を絶縁物層３５、３６で埋め込み、ｎ型エピ層２２、縦ｐ柱型層３３の上に低濃度ｐ−型領域（ｐ型ウエル）３、３を拡散またはイオン注入によって形成し、低濃度ｐ−型領域３の内部に高濃度ｎ＋型領域４、４を拡散またはイオン注入によって設け、低濃度ｐ−型領域３、３の内部に高濃度ｐ＋型領域を拡散またはイオン注入によって形成し、ｐ＋型領域の上に直接ゲート電極６を形成し、ｐ−型領域３、３とｎ＋型領域４、４の上にソース電極７を形成し、ｎ＋型Ｓｉ基板１の裏面にドレイン電極８を形成することを特徴とする高電圧車載電力変換用半導体装置の製造方法。
【請求項５】
高濃度ドープｐ＋型Ｓｉ基板の上に、高濃度あるいは中濃度ドープｐ型エピ層をエピタキシャル成長させ、ｐ型エピ層の素子単位の両側に当たる部位に縦方向にｐ＋型Ｓｉ基板に至るトレンチを穿ち、トレンチから気相拡散又は固相拡散によってｎ型不純物をｐ型エピ層の中へ横方向に拡散させて、トレンチに接する部分にｐ＋型Ｓｉ基板に至る高濃度あるいは中濃度縦ｎ柱型層を形成しｐ型エピ層を残し、横方向に並ぶｎｐｎ構造および縦に延びるｐｎ接合を生成しトレンチから拡散源を除去し、隣接素子単位の間にあるトレンチを絶縁物層で埋め込み、ｐ型エピ層、縦ｎ柱型層の上に低濃度ｎ−型領域（ｎ型ウエル）を拡散またはイオン注入によって形成し、低濃度ｎ−型領域の内部上方に高濃度ｐ＋型領域を拡散またはイオン注入によって設け、低濃度ｎ−型領域の内部に高濃度ｎ＋型領域を拡散またはイオン注入によって形成し、ｐ型エピ層の中にゲート絶縁膜とゲート電極を縦方向に形成しゲート電極は高濃度ｎ＋型領域と横方向に直接接合するようにし、ｎ−型領域とｐ＋型領域の上にソース電極を形成し、ｐ＋型Ｓｉ基板の裏面にドレイン電極を形成することを特徴とする高電圧車載電力変換用半導体装置の製造方法。
【請求項６】
高濃度ドープｐ＋型Ｓｉ基板の上に、高濃度あるいは中濃度ドープｐ型エピ層をエピタキシャル成長させ、ｐ型エピ層の素子単位の両側に当たる部位に縦方向にｐ＋型Ｓｉ基板に至らない深さのトレンチを穿ち、トレンチから気相拡散又は固相拡散によってｎ型不純物をｐ型エピ層の中へ横方向に拡散させて、トレンチに接する部分にｐ＋型Ｓｉ基板に至る高濃度あるいは中濃度縦ｎ柱型層を形成しｐ型エピ層を残し、横方向に並ぶｎｐｎ構造および縦に延びるｐｎ接合を生成しトレンチから拡散源を除去し、隣接素子単位の間にあるトレンチを絶縁物層で埋め込み、ｐ型エピ層、縦ｎ柱型層の上に低濃度ｎ−型領域（ｎ型ウエル）を拡散またはイオン注入によって形成し、低濃度ｎ−型領域の内部上方に高濃度ｐ＋型領域を拡散またはイオン注入によって設け、低濃度ｎ−型領域の内部に高濃度ｎ＋型領域を拡散またはイオン注入によって形成し、ｐ型エピ層の中にゲート絶縁膜とゲート電極を縦方向に形成しゲート電極は高濃度ｎ＋型領域と横方向に直接接合するようにし、ｎ−型領域とｐ＋型領域の上にソース電極を形成し、ｐ＋型Ｓｉ基板の裏面にドレイン電極を形成することを特徴とする高電圧車載電力変換用半導体装置の製造方法。
【請求項７】
高濃度ドープｐ＋型Ｓｉ基板の上に、高濃度あるいは中濃度ドープｐ型エピ層をエピタキシャル成長させ、ｐ型エピ層の素子単位の両側に当たる部位に縦方向にｐ＋型Ｓｉ基板に至るトレンチを穿ち、トレンチから気相拡散又は固相拡散によってｎ型不純物をｐ型エピ層の中へ横方向に拡散させて、トレンチに接する部分にｐ＋型Ｓｉ基板に至る高濃度あるいは中濃度縦ｎ柱型層を形成しｐ型エピ層を残し、横方向に並ぶｎｐｎ構造および縦に延びるｐｎ接合を生成しトレンチから拡散源を除去し、隣接素子単位の間にあるトレンチを絶縁物層で埋め込み、ｐ型エピ層、縦ｎ柱型層の上に低濃度ｎ−型領域（ｎ型ウエル）を拡散またはイオン注入によって形成し、低濃度ｎ−型領域の内部に高濃度ｐ＋型領域を拡散またはイオン注入によって設け、低濃度ｎ−型領域の内部に高濃度ｎ＋型領域を拡散またはイオン注入によって形成し、ｎ＋型領域の上に直接ゲート電極を形成し、ｎ−型領域とｐ＋型領域の上にソース電極を形成し、ｐ＋型Ｓｉ基板の裏面にドレイン電極を形成することを特徴とする高電圧車載電力変換用半導体装置の製造方法。
【請求項８】
高濃度ドープｐ＋型Ｓｉ基板の上に、高濃度あるいは中濃度ドープｐ型エピ層をエピタキシャル成長させ、ｐ型エピ層の素子単位の両側に当たる部位に縦方向にｐ＋型Ｓｉ基板に至らない深さのトレンチを穿ち、トレンチから気相拡散又は固相拡散によってｎ型不純物をｐ型エピ層の中へ横方向に拡散させて、トレンチに接する部分にｐ＋型Ｓｉ基板に至る高濃度あるいは中濃度縦ｎ柱型層を形成しｐ型エピ層を残し、横方向に並ぶｎｐｎ構造および縦に延びるｐｎ接合を生成しトレンチから拡散源を除去し、隣接素子単位の間にあるトレンチを絶縁物層で埋め込み、ｐ型エピ層、縦ｎ柱型層の上に低濃度ｎ−型領域（ｎ型ウエル）を拡散またはイオン注入によって形成し、低濃度ｎ−型領域の内部に高濃度ｐ＋型領域を拡散またはイオン注入によって設け、低濃度ｎ−型領域の内部に高濃度ｎ＋型領域を拡散またはイオン注入によって形成し、ｎ＋型領域の上に直接ゲート電極を形成し、ｎ−型領域とｐ＋型領域の上にソース電極を形成し、ｐ＋型Ｓｉ基板の裏面にドレイン電極を形成することを特徴とする高電圧車載電力変換用半導体装置の製造方法。
【請求項９】
ｎ＋型Ｓｉ基板１と、ｎ＋型Ｓｉ基板１の上に設けられた縦に延びる高濃度あるいは中濃度ｎ型エピ層２２と、ｎ型エピ層２２の両側に横型拡散によって生成されたｎ＋型Ｓｉ基板１に到達する高濃度あるいは中濃度縦ｐ柱型層３３、３３と、隣接する素子の縦ｐ柱型層間を埋める絶縁物層３５、３６と、ｎ型エピ層２２、縦ｐ柱型層３３の上に生成される低濃度ｐ−型領域（ｐ型ウエル）３、３と、低濃度ｐ−型領域３、３の内部に生成される高濃度ｎ＋型領域４、４と、低濃度ｐ−型領域３、３の内部に生成される高濃度ｐ＋型領域５６、５６と、高濃度ｎ＋型領域４、４と横方向に接触し縦に延びるゲート酸化膜５と、ゲート酸化膜５の内部に設けられ縦に延び高濃度ｐ＋型領域と横方向に直接接合し高濃度ｎ＋型領域４、４と横方向に対向するゲート電極６と、ｐ−型領域３、３と高濃度ｎ＋型領域４、４の上に形成されたソース電極７と、ｎ＋型Ｓｉ基板１の裏面に設けられたドレイン電極８とを含み、オフ時にはドレイン・ソース間電圧によって縦ｐ柱型層３３とｎ型エピ層２２に横方向に空乏層が延びｎ型エピ層２２が空乏層によって満たされるようにしたことを特徴とする高電圧車載電力変換用半導体装置。
【請求項１０】
ｎ＋型Ｓｉ基板１と、ｎ＋型Ｓｉ基板１の上に設けられた縦に延びる高濃度あるいは中濃度ｎ型エピ層２２と、ｎ型エピ層２２の両側に横型拡散によって生成されたｎ＋型Ｓｉ基板１に到達しない高濃度あるいは中濃度縦ｐ柱型層３３、３３と、隣接する素子の縦ｐ柱型層間を埋める絶縁物層３５、３６と、ｎ型エピ層２２、縦ｐ柱型層３３の上に生成される低濃度ｐ−型領域（ｐ型ウエル）３、３と、低濃度ｐ−型領域３、３の内部に生成される高濃度ｎ＋型領域４、４と、低濃度ｐ−型領域３、３の内部に生成される高濃度ｐ＋型領域５６、５６と、高濃度ｎ＋型領域４、４と横方向に接触し縦に延びるゲート酸化膜５と、ゲート酸化膜５の内部に設けられ縦に延び高濃度ｐ＋型領域と横方向に直接接合し高濃度ｎ＋型領域４、４と横方向に対向するゲート電極６と、ｐ−型領域３、３と高濃度ｎ＋型領域４、４の上に形成されたソース電極７と、ｎ＋型Ｓｉ基板１の裏面に設けられたドレイン電極８とを含み、オフ時にはドレイン・ソース間電圧によって縦ｐ柱型層３３とｎ型エピ層２２に横方向に空乏層が延びｎ型エピ層２２が空乏層によって満たされるようにしたことを特徴とする高電圧車載電力変換用半導体装置。
【請求項１１】
ｎ＋型Ｓｉ基板１と、ｎ＋型Ｓｉ基板１の上に設けられた縦に延びる高濃度あるいは中濃度ｎ型エピ層２２と、ｎ型エピ層２２の両側に横型拡散によって生成されたｎ＋型Ｓｉ基板１に到達する高濃度あるいは中濃度縦ｐ柱型層３３、３３と、隣接する素子の縦ｐ柱型層３３、３３間を埋める絶縁物層３５、３６と、ｎ型エピ層２２、縦ｐ柱型層３３の上に生成される低濃度ｐ−型領域（ｐ型ウエル）３、３と、低濃度ｐ−型領域３、３の内部に生成される高濃度ｎ＋型領域４、４と、低濃度ｐ−型領域３、３の内部に生成される高濃度ｐ＋型領域５６、５６と、ｐ＋型領域の上に直接設けられたゲート電極６と、ｐ−型領域３、３とｎ＋型領域４、４の上に形成されたソース電極７と、ｎ＋型Ｓｉ基板１の裏面に設けられたドレイン電極８とを含み、オフ時にはドレイン・ソース間電圧によって縦ｐ柱型層３３とｎ型エピ層２２に横方向に空乏層が延びｎ型エピ層２２が空乏層によって満たされるようにしたことを特徴とする高電圧車載電力変換用半導体装置。
【請求項１２】
ｎ＋型Ｓｉ基板１と、ｎ＋型Ｓｉ基板１の上に設けられた縦に延びる高濃度あるいは中濃度ｎ型エピ層２２と、ｎ型エピ層２２の両側に横型拡散によって生成されたｎ＋型Ｓｉ基板１に到達しない高濃度あるいは中濃度縦ｐ柱型層３３、３３と、隣接する素子の縦ｐ柱型層間を埋める絶縁物層３５、３６と、ｎ型エピ層２２、縦ｐ柱型層３３の上に生成される低濃度ｐ−型領域（ｐ型ウエル）３、３と、低濃度ｐ−型領域３、３の内部に生成される高濃度ｎ＋型領域４、４と、低濃度ｐ−型領域３、３の内部に生成される高濃度ｐ＋型領域５６、５６と、ｐ＋型領域の上に直接設けられたゲート電極６と、ｐ−型領域３、３とｎ＋型領域４、４の上に形成されたソース電極７と、ｎ＋型Ｓｉ基板１の裏面に設けられたドレイン電極８とを含み、オフ時にはドレイン・ソース間電圧によって縦ｐ柱型層３３とｎ型エピ層２２に横方向に空乏層が延びｎ型エピ層２２が空乏層によって満たされるようにしたことを特徴とする高電圧車載電力変換用半導体装置。
【請求項１３】
ｐ＋型Ｓｉ基板と、ｐ＋型Ｓｉ基板の上に設けられた縦に延びる高濃度あるいは中濃度ｐ型エピ層と、ｐ型エピ層の両側に横型拡散によって生成されたｐ＋型Ｓｉ基板に到達する高濃度あるいは中濃度縦ｎ柱型層と、隣接する素子の縦ｎ柱型層間を埋める絶縁物層と、ｐ型エピ層、縦ｎ柱型層の上に生成される低濃度ｎ−型領域（ｎ型ウエル）と、低濃度ｎ−型領域の内部に生成される高濃度ｐ＋型領域と、低濃度ｎ−型領域の内部に生成される高濃度ｎ＋型領域と、高濃度ｐ＋型領域と横方向に接触し縦に延びるゲート酸化膜と、ゲート酸化膜の内部に設けられ縦に延び高濃度ｎ＋型領域と横方向に直接接合し高濃度ｐ＋型領域に横方向に対向するゲート電極と、ｎ−型領域と高濃度ｐ＋型領域の上に形成されたソース電極と、ｐ＋型Ｓｉ基板の裏面に設けられたドレイン電極とを含み、オフ時にはドレイン・ソース間電圧によって縦ｎ柱型層とｐ型エピ層に横方向に空乏層が延びｐ型エピ層が空乏層によって満たされるようにしたことを特徴とする高電圧車載電力変換用半導体装置。
【請求項１４】
ｐ＋型Ｓｉ基板と、ｐ＋型Ｓｉ基板の上に設けられた縦に延びる高濃度あるいは中濃度ｐ型エピ層と、ｐ型エピ層の両側に横型拡散によって生成されたｐ＋型Ｓｉ基板に到達しない高濃度あるいは中濃度縦ｎ柱型層と、隣接する素子の縦ｎ柱型層間を埋める絶縁物層と、ｐ型エピ層、縦ｎ柱型層の上に生成される低濃度ｎ−型領域（ｎ型ウエル）と、低濃度ｎ−型領域の内部に生成される高濃度ｐ＋型領域と、低濃度ｎ−型領域の内部に生成される高濃度ｎ＋型領域と、高濃度ｐ＋型領域と横方向に接触し縦に延びるゲート酸化膜と、ゲート酸化膜の内部に設けられ縦に延び高濃度ｎ＋型領域と横方向に直接接合し高濃度ｐ＋型領域に横方向に対向するゲート電極と、ｎ−型領域と高濃度ｐ＋型領域の上に形成されたソース電極と、ｐ＋型Ｓｉ基板の裏面に設けられたドレイン電極とを含み、オフ時にはドレイン・ソース間電圧によって縦ｎ柱型層とｐ型エピ層に横方向に空乏層が延びｐ型エピ層が空乏層によって満たされるようにしたことを特徴とする高電圧車載電力変換用半導体装置。
【請求項１５】
ｐ＋型Ｓｉ基板と、ｐ＋型Ｓｉ基板の上に設けられた縦に延びる高濃度あるいは中濃度ｐ型エピ層と、ｐ型エピ層の両側に横型拡散によって生成されたｐ＋型Ｓｉ基板に到達する高濃度あるいは中濃度縦ｎ柱型層と、隣接する素子の縦ｎ柱型層間を埋める絶縁物層と、ｐ型エピ層、縦ｎ柱型層の上に生成される低濃度ｎ−型領域（ｎ型ウエル）と、低濃度ｎ−型領域の内部に生成される高濃度ｐ＋型領域と、低濃度ｎ−型領域の内部に生成される高濃度ｎ＋型領域と、ｎ＋型領域の上に直接設けられたゲート電極と、ｎ−型領域とｐ＋型領域の上に形成されたソース電極と、ｐ＋型Ｓｉ基板の裏面に設けられたドレイン電極とを含み、オフ時にはドレイン・ソース間電圧によって縦ｎ柱型層とｐ型エピ層に横方向に空乏層が延びｐ型エピ層が空乏層によって満たされるようにしたことを特徴とする高電圧車載電力変換用半導体装置。
【請求項１６】
ｐ＋型Ｓｉ基板と、ｐ＋型Ｓｉ基板の上に設けられた縦に延びる高濃度あるいは中濃度ｐ型エピ層と、ｐ型エピ層の両側に横型拡散によって生成されたｐ＋型Ｓｉ基板に到達しない高濃度あるいは中濃度縦ｎ柱型層と、隣接する素子の縦ｎ柱型層間を埋める絶縁物層と、ｐ型エピ層、縦ｎ柱型層の上に生成される低濃度ｎ−型領域（ｎ型ウエル）と、低濃度ｎ−型領域の内部に生成される高濃度ｐ＋型領域と、低濃度ｎ−型領域の内部に生成される高濃度ｎ＋型領域と、ｎ＋型領域の上に直接設けられたゲート電極と、ｎ−型領域とｐ＋型領域の上に形成されたソース電極と、ｐ＋型Ｓｉ基板の裏面に設けられたドレイン電極とを含み、オフ時にはドレイン・ソース間電圧によって縦ｎ柱型層とｐ型エピ層に横方向に空乏層が延びｐ型エピ層が空乏層によって満たされるようにしたことを特徴とする高電圧車載電力変換用半導体装置。
【請求項１７】
請求項９〜１２のいずれかに記載のｎ型の半導体装置と、請求項１３〜１６のいずれかに記載のｐ型の半導体装置とを、ドレインとソースを結合することによって直列に接続したことを特徴とする高電圧車載電力変換用半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高電圧大電流で働く自動車などの駆動用に用いられるパワートランジスタに関する。高電圧といってもここでは２００Ｖ〜１０００Ｖ程度で電力は３０ｋＷ〜１００ｋＷ程度であり発電、送電など電力用のものとは異なる。
【０００２】
近年自動車業界では、環境対策車としてＨＥＶ(ハイブリッド）車が注目を集めている。ガソリンエンジンの他にモータを積んでおりエンジンとモータを相補的に利用して走行する。モータは電池電力を使って走行するのでガソリンエンジンより環境負荷が少ない。電池とモータだけで走れば理想的であるが、まだ小容積で十分な電力を蓄積できる安価な電池が存在しないからガソリンタンク・エンジンと電池・モータの折衷的なハイブリッド車（ＨＥＶ）が期待される。ＨＥＶが実現されるためには小容積軽量大容量の電池が必要である。しかしその他にも解決すべき問題がある。
【０００３】
モータとして制御の容易な直流モータを利用するというのも一つの選択肢であろうが損失が大きいしコストの点でも問題がある。それで交流モータと使うということになるが、交流モータを使うと回転速度が周波数によって決まるので速度制御のためにインバータが使われることになる。電池の直流電力をインバータによって適当な周波数に変換し周波数を変化させることによって交流モータの速度を変える。
【０００４】
インバータの最終段のパワー変換装置は理想的には相補的なＭＯＳトランジスタを二つ直列につないだものを３組設け、それぞれにゲート信号を周波数ｆで１２０゜ずつ位相をずらせたものを与えるようにするのがよい。しかしｐ型ＭＯＳ、ｐ型ＦＥＴで損失の少ないトランジスタがまだないので実際には損失の小さいｎ型ＭＯＳ、ｎ型ＦＥＴが直列にしたものが用いられる。そうすれば直流電源から三相交流を作り出すことができる。インバータで周波数を変えることによってモータの回転数を変化させることができる。
【０００５】
そのようなものとしてＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）と逆バイアス用のダイオードを組み合わせたものが一つの候補として提案されている。図１にＩＧＢＴによる３つの相補的ＭＯＳトランジスタの組を示す。このようなパワー半導体チップは、ヒートシンク（Ｃｕ、ＣｕＭｏなど）の上に接合された絶縁基板の上に半田付けされる。これは提案されているだけでなく試作され実用化されている。ＩＧＢＴについては後に説明する。
【０００６】
数多くの提案がなされているがおおくのものはコストや実現の道のりについて疑問があり確実に従来技術と呼べないような空理空論のものもある。しかしここに幾つかの高電圧高電力デバイスの新規な提案について説明しよう。
【背景技術】
【０００７】
パワートランジスタは以前はオーディオ用が主で、シリコン（Ｓｉ）−バイポーラトランジスタ（Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）が用いられた。数十年前はバイポーラトランジスタで高い逆耐圧（ＶＢ）があり速度も速い優れたものはいくらでもあった。しかしバイポーラトランジスタはｎｐｎ構造でありオン時でもコレクタ・エミッタ電圧（ＶＣＥ）が残るので電流が大きい場合はパワーロスが大きかった。
【０００８】
それでバイポーラパワーデバイスは衰え、今はＳｉ−ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）にほとんど取って代わられている。ＦＥＴといっても接合型（ＪＦＥＴ型：Ｊｕｎｃｔｉｏｎ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）とＭＯＳ型（Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）があるが、ここでは主にＭＯＳ型を例に挙げ改良を与える。その改良はＳｉだけでなくＳｉＣにも適用できる。また、Ｓｉ、ＳｉＣ共に、ＪＦＥＴ型にも適用できる構造を与える。
【０００９】
パワートランジスタに求められる特性はオン時抵抗とか、逆耐圧とか、最大電流とか、発熱量、オン・オフの速度など様々である。ここで問題にするのはハイブリッド自動車のモータを駆動するための半導体素子である。車載用モータを駆動するパワー素子であるから電圧は２００Ｖ〜１０００Ｖ程度であまり高くないが通信用、情報処理用、オーディオ用のトランジスタなどよりはよほど高いものである。
【００１０】
自動車のモータを駆動するのだからオン時の電流はかなり大きい。だからオン時の抵抗が特に低いということが望まれる。それにオフ時の高いドレイン・ソース間最大電圧（破壊電圧、ブレークダウン電圧ＶＢ）も必要である。オン抵抗ＲＯＮとブレークダウン電圧ＶＢは互いに矛盾する関係にある。同じ構造、材料であれば、ブレークダウン電圧を高くするとオン抵抗は低くなるし、オン抵抗を高くするとブレークダウン電圧は低くなる。
【００１１】
そのような拮抗関係を克服し両者を高めるために様々の工夫がなされる。製造不可能な複雑な構造も多数提案されている。製造コストの問題もあって原理的にブレークダウン電圧・オン抵抗の両方を高めることができるといっても製造可能で低コストでなければ意味はない。
【００１２】
ワイドバンドギャップ半導体の利点は、Ｓｉに比べて絶縁破壊電界ＥＢが一桁大きいことにある。ＥＢが大きいということは、素子の耐圧を高くした時、耐圧を担うドリフト層の不純物濃度を高濃度にでき、しかも距離を短くできるため抵抗を小さくできる。
ＳｉＣを素材とした半導体素子は高電圧に使用することができて、しかもオン時の抵抗が少ないと言われている。絶縁破壊電界ＥＢが大きいのでブレークダウン電圧を上げることができる。パワートランジスタには理想的な材料である。
【００１３】
ＧａＮのトランジスタも電子移動度が大きいからオン時の抵抗は小さい筈だという試論が提案されている。しかしＧａＮトランジスタというものは実際には研究段階である。だからＧａＮトランジスタはオン時抵抗ＲＯＮが小さくブレークダウン電圧が大きい筈であるといっても、まだ実現は先のことである。
【００１４】
ＧａＡｓは電子移動度が高い。ＧａＡｓトランジスタは実用化されており実現可能性はある。が、たとえオン抵抗ＲＯＮ・ブレークダウン電圧ＶＢの相克をある程度解決できたとしても自動車用の半導体素子とするには低コストでなければならず普及はしない。
【００１５】
現状ではやはりＳｉ半導体でないと実際的でない。高品質Ｓｉ単結晶ウエハは大量に製造され入手容易でリソグラフィ、エッチング、レジスト、酸化などの周辺技術も成熟している。バイポーラパワートランジスタはオーディオ用などで昔は多いに用いられた。オン時でもＶＣＥが０にならないし入力抵抗が低いという欠点がある。今は殆どバイポーラトランジスタはパワーデバイスには用いられない。
【００１６】
パワーデバイスはＳｉ−ＭＯＳＦＥＴに取って代わられている。コンピュータのＤＲＡＭ、ＳＲＡＭ、ＣＰＵなどの要素をなすのもＭＯＳＦＥＴであるが、パワー用のＭＯＳＦＥＴと区別しなければならない。動作原理は同じであるが、電圧、電流、速度、寸法などが大きく違う。信号処理用のものは小電流、低電圧、小型、高速、高密度集積性などの特徴がある。ソース電極、ゲート電極、ドレイン電極が上面に付いており電流は表面を横方向に流れる。パワー用のものは大電流、高電圧、大型、低速、低密度・単独素子、放熱機構などの特徴がある。ソース電極、ゲート電極は上面にあるが、ドレイン電極は下方にあって電流が縦方向に流れるようになっている。つまり縦型素子が主流である。そして多くの場合冷却フィンなどを付けた単独の素子である。
【００１７】
ＭＯＳＦＥＴにおいてはチャンネル長さＬとチャンネル幅Ｗが重要な要素である。長さＬというのはソース電極からドレイン電極に向けた方向（ｘ方向に取る）の、ソース電極・ドレイン電極に挟まれた部分の寸法で、ゲート電極長さを含んでいる。ゲート幅Ｗというのはそれとは直交する水平方向の寸法である。小振幅小信号処理用のＦＥＴの場合高速応答が重要だからＬ、Ｗともに小さいことが求められる。パワー用のＦＥＴの場合は電流が大きく発熱も著しいからＬ×Ｗを大きくしなければならない。Ｌを大きくすると低速になるからＷを大きくする。Ｓｉチップの場合、Ｗｃｈｉｐのチャンネル幅のデバイスをＮ個並列して、全体のチャンネル幅Ｗ＝Ｗｃｈｉｐ×Ｎとすることが多い。
【００１８】
だから一般に幅Ｗの方が長さＬよりもずっと大きい。
【００１９】
Ｓｉ−ＭＯＳＦＥＴのパワーデバイスは実績があって使いやすいが、オン時抵抗とブレークダウン電圧の矛盾がある。自動車モータ用だとオーディオなどよりももっと高い耐圧、低いオン抵抗が必要である。ブレークダウン電圧を高くするとオン抵抗が大きくなり、なかなか満足できるものはない。
【００２０】
ｎチャンネルのＳｉ−ＭＯＳＦＥＴパワートランジスタは図２（１）のような構造を持っている。ｎ＋型Ｓｉ基板１の上にｎ型Ｓｉのエピタキシャル層２があり、ｎ型エピ層２の両側辺部にｐ型領域３が拡散によって形成されている。ｐ型領域３の中にはさらにｎ型領域４が拡散によって形成される。中央部のｎ型領域の上には絶縁層（ＳｉＯ２）５を介してゲート電極６が設けられる。ｐ型領域３、３とｎ型領域４、４に跨ってソース電極７、７が両側に設けられる。ｎ＋型Ｓｉ基板１の下面にはｎ電極８が形成される。ゲートに電圧をかけるとｐ型ウエルの酸化膜に接触する部分がチャンネル１０になる。
【００２１】
ｐｎ接合は二つできる。一つは低濃度ｐ型領域３と高濃度ｎ型領域４の間のｐｎ接合１７で、もう一つはｎ型エピ層２と低濃度ｐ型領域３の間のｐｎ接合９である。ｐｎ接合１７は順方向なので問題にならない。ｎ型エピ層２とｐ型領域３の間のｐｎ接合９が重要である。図２（２）はオン・オフ時のドレイン電流ＩＤを示す。
【００２２】
ここではｎ＋型Ｓｉ基板１を薄く描いているが実際には基板が最も厚い。基板はｎ型ドーパントが高濃度にドープされ導電率が高くてオン抵抗ＲＯＮを考えるときに考慮する必要がない。だからここでは薄く描いてある。オン抵抗ＲＯＮを決めるのは、その上に続くｎ型エピ層２である。ここが低濃度ドープであるからオン抵抗を大きくする。ｐｎ接合９がオフ状態を与え、ｎ型エピ層２がオン抵抗ＲＯＮを決める。だから重要なのはｎ型エピ層２と、その終端であるｐｎ接合９である。それでｎ型エピ層２を拡大して図示している。
【００２３】
ソース電極が接地され、ドレイン電極に正電圧ＶＤＳが掛かっているとする。ゲート電圧ＶＧが印加されないとき、ｎ型エピ層２とｐ型拡散層３の間のｐｎ接合９が逆バイアスされるので電流は流れない。つまりこのｐ型層とｎ型エピ層の間のｐｎ接合９が重要である。高電圧がこのｐｎ接合９に掛かると空乏層がｐ型領域３、ｎ型領域２の両方に広がる。ｐｎ接合で最大電界になる。その最大電界が絶縁破壊電圧Ｅｂｒをこえると素子破壊が起こる。だからｐｎ接合９の最大電界が絶縁破壊電圧Ｅｂｒよりずっと小さいことが必要である。そのために空乏層を両側へ延ばさなければならない。
【００２４】
空乏層の厚みはドーパント濃度の平方根に反比例し印加電圧の平方根に比例する。空乏層を広げるにはドーパント濃度を低くしなければならない。それで上側のｐ型領域３のアクセプタ濃度ＮＡは低く、ｎ型エピ層２のドナー濃度ＮＤも低い（例えば１０１４ｃｍ−３のオーダー）。ｐｎ接合９を挟む両側のｐ−、ｎ−領域が低濃度であるのは空乏層を広げ絶縁耐圧を向上するためである。
【００２５】
さてゲート電極に正電圧ＶＧが加わるとゲートに沿ったｐ型層３に反転層ができる。反転層というのはゲート電圧によってｐ型領域に誘起された薄い電子の層である。反転層ができたのでｐｎ接合９が抑止力を失い、電子がソース（ｎ型領域４）から、反転層、ｎ型エピ層２、ｎ型基板１、ｎ電極８と流れる。オン時のドレイン電流は、ドリフト領域（ｎ型エピ層２）を通って流れる。高濃度ドープされた基板１の抵抗は小さいしソース電極、ドレイン電極が設けられるｎ型領域４、４も高濃度ドープするから抵抗は小さい。だからオン時抵抗ＲＯＮを決めるのは殆どこのドリフト領域（ｎ型エピ層２）である。先に述べたように、ここのドナー濃度ＮＤが低いからオン抵抗が大きいのである。隣接するｐ型領域のアクセプタ濃度ＮＡも低いのであるが、オン時にはここは反転層の電子が流れるのだからアクセプタ濃度ＮＡの低さはあまり問題でない。
【００２６】
つまりオン時抵抗ＲＯＮを上げているのはｎ型エピ層２（ドリフト領域）の低濃度ドーピングである。ｎ型エピ層２のドナー濃度ＮＤを上げるとオン抵抗ＲＯＮが減少する。それはそうなのであるが、ｎ型エピ層２のＮＤを上げるとオフ時の空乏層が薄くなり耐圧が減りブレークダウン電圧ＶＢが低下する。だからｎ型エピ層のドナー濃度ＮＤをあまり上げるわけにゆかない。しかしエピ層２のドナー濃度を上げなければオン時抵抗ＲＯＮが下がらない。そのようにＦＥＴのブレークダウン電圧とオン抵抗は矛盾する関係にある。なんとかしてこの矛盾対立関係を解決しなければならない。そうでなければ高耐圧、低損失なデバイスができない。
【００２７】
ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）の概略構造を図３に示す。高濃度ドープｎ型Ｓｉ＋基板１の上に低濃度ドープｎ型エピ層２を設け、ｎ型エピ層２の両側には低濃度ドープｐ型領域３（ｐ−）を拡散によって形成し、ｐ型領域３の内部にさらに高濃度ｎ型領域４（ｎ＋）を設ける。中央部には絶縁膜５を介してゲート電極６が取り付けられる。両側のｎ型領域４、４にはソース電極７、７が形成される。ゲートに電圧をかけるとｐ型ウエルの酸化膜に接触する部分がチャンネル１０になる。ここまでの構造は図２に示した縦型ＭＯＳＦＥＴと同じである。ここから少し違う。高濃度ドープＳｉ基板１の裏面に高濃度ドープｐ＋領域１８を設け、その下にドレイン電極８を設けている。そのようにドレイン電極８とｎ型Ｓｉ基板の間にｐ＋層１８を介装したところが新しい工夫である。新たに第３のｐｎ接合１９がｐ＋層１８とｎ型基板１の間に発生する。第３ｐｎ接合１９は順方向バイアスされるから逆バイアスが掛かることはない。
【００２８】
新しく付け加えられたｐ層１８には多数キャリヤとして正孔が多数存在する。これがオン時にはキャリヤとなって電子とともに活躍する。電子と正孔の両方が流れる。そのためにオン時電流が増大する。オン時にはソース電極から入った電子は、ｎ型領域４、ｐ型領域３の反転層、ｎ型エピ層２、ｎ型基板１、ｐ層１８、ドレイン電極８というように流れる。反対にｐ層１８に大量に存在した正孔はｐｎ接合１９を越えてｎ＋−Ｓｉ基板１に流れる。Ｓｉ−ｎ型基板は高濃度ドープだから多数キャリヤとして電子が存在する。流入した正孔が基板で再結合して消滅する。それが電流が流れたということである。ｐ層１８から流出して正孔が減少するがドレイン電極８から供給されるからｐ層１８の正孔は減らない。
【００２９】
そのようにソース電極から入ってＳｉ基板まで来た電子と、ｐ層１８からＳｉ基板へ流れた両方向のキャリヤの流れによって電流が増大する。ＩＧＢＴは図２に示したＭＯＳＦＥＴに比べてＳｉ基板の裏面に拡散、エピ成長によってｐ層１８を形成するという工程が増えるがオン時電流を増やす事ができて有用である。
オフ時の高電圧に耐えるためにＭＯＳＦＥＴよりもｎ型エピ層２を厚くする必要がある。キャリヤとして、電子、正孔の両方を使うのでバイポーラトランジスタというのであるが、ベースからエミッタへ電流が流れないし電流増幅するのではない。コレクタ、エミッタ、ベースという概念はなくソース、ドレイン、ゲートの組み合わせになる。ゲートは絶縁膜５によってｐ型領域と遮断されている。だからＩｎｓｕｌａｔｅｄ  Ｇａｔｅというのであるが、それはＦＥＴだと考えれば当たり前である。ＩＧＢＴはむしろＭＯＳＦＥＴの一種であると考えられる。
【００３０】
そのようにオン時の電流を増やすことができ実質的にオン時抵抗を減らせるのであるがＩＧＢＴは図３（２）に示すようにターンオフの時の動作に問題がある。ゲート電圧を下げてゲートのｐｎ接合９を閉じても広いｎ型基板１の内部には多数の電子と正孔（少数キャリヤ）が共存しており、これらが直ちに消滅しないから電流が流れ続ける。つまり電流がテールを引く事になる。そのようなテール電流があって、ゲートをオフにしても直ちに電流オフにならないという問題がある。そのような動作遅れが問題の場合はＩＧＢＴはふさわしくない。
【００３１】
パワーＦＥＴのオン抵抗とブレークダウン電圧の相克を解決する手法としてスーパージャンクション（ＳＪ：Ｓｕｐｅｒｊｕｎｃｔｉｏｎ）というものが提案されている。
【００３２】
【特許文献１】ＵＳＰ５，４３８，２１５
【特許文献２】ＵＳＰ５，２１６，２７５
【非特許文献１】Ｔａｔｓｕｈｉｋｏ  Ｆｕｊｉｈｉｒａ，”Ｔｈｅｏｒｙ  ｏｆ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｓｕｐｅｒｊｕｎｃｔｉｏｎ  Ｄｅｖｉｃｅｓ”，  Ｊｐｎ．Ｊ．Ａｐｐｌ．Ｐｈｙｓ．Ｖｏｌ．３６（１９９７），ｐｐ６２５４−６２６２，Ｐａｒｔ  １，Ｎｏ．１０，Ｏｃｔｏｂｅｒ  １９９７
【００３３】
特許文献１はｎ−層の中に４以上のｐ層を含むｎｐｎｐｎｐｎｐｎ構造を横方向に製作したＦＥＴを提案している。そのような構造をスーパージャンクションという。
【００３４】
しかし、そのような横方向に並ぶｎｐｎｐｎｐｎｐｎ構造をどうして作るのかという手法については具体的記載がなく分からない。ｎ−層の中間にそのようなｎ、ｐの交代する層を作るのだからイオン注入で作るのか？とも推測されるがイオン注入ではそのように内部深くまでドーパントを導入するのは難しい。イオン注入では不可能だろうと思われる。そうなると拡散で作るのかとも思われるが、縦方向に延びるような薄いｎｐｎｐｎｐｎｐｎ構造を拡散で作るというのも難しい。つまり特許文献１によって提案されているスーパージャンクションは理論的なものであり製造面から見ると実現性は乏しい。
【００３５】
特許文献２は伝導型の異なる二つの層（ｐ−、ｎ−）を蜂の巣のように組み合わせたＣＢ層（ｃｏｍｐｏｓｉｔｅ  ｂｕｆｆｅｒ  ｌａｙｅｒ）をソース電極とドレイン電極の間に挿入したタイプのＦＥＴを提案している。これもｎｐｎｐｎｐｎというように横方向に異なる層が並ぶスーパージャンクション（ＳＪ）構造を利用するというものである。しかし、どうしてｎ型層、ｐ型層を交互に形成するのか明らかでない。これも製造面から考えると実現性は乏しい。
【００３６】
非特許文献１は横方向に多数のｎｐｎｐｎｐｎｐ構造を並べて、その両側にソース電極とドレイン電極を付けたようなパワーデバイスを理論的に解析している。製造方法は明らかでない。ｐ型基板の上に水平に広がるｎｐｎｐｎｐｎｐ構造をエピタキシャル成長させ、それを横にしてドレインのためのｎ＋層のエピタキシャル成長、ソースの為のｎ＋のエピタキシャル成長を行うというようなことを言っている。しかし、大電力を取り扱う場合、縦型デバイスの方が有利である。スーパージャンクションＦＥＴというのは数多く提案されている。しかし原理的にＳＪ構造は優れているが、製造面でｎｐｎｐｎｐｎｐ多層構造を作ることが困難である。物理限界ではなく製造限界が存在するので、製造面からＳＪ構造を実現するデバイス構造の提案が必要である。
【００３７】
速度を落とす事なくオン時抵抗を下げブレークダウン電圧を上げるための工夫として実現できているのはシーメンス社の”ＣｏｏｌＭＯＳ”と名付けられたＭＯＳＦＥＴである。オン抵抗が低くオン時の発熱が少ないのでｃｏｏｌと名付けたのであろう。これもスーパージャンクション（ＳＪ）の一種だといえる。横方向にｎｐｎｐｎの５層構造をもつ。このＣｏｏｌＭＯＳに正確に対応する特許文献を見出す事ができなかった。しかし前記の特許文献１はシーメンス社のものであるから特許文献１に少し似たところがある。
【００３８】
以下に述べるのはシーメンス社のインターネット上の広告によるものである。図４（１）にＣｏｏｌＭＯＳの素子断面を、図４（２）にオン・オフ変化時のドレイン電流を示す。また図５にオフ時の素子断面を示す。これはｎ型Ｓｉ基板１の上にｎ型エピ層２を形成するのであるが、ｎ型エピ層２に平行な２つのｐ層２３、２３（ｐコラム層）を形成して、中央部のｎ層２２と、両側部のｎ層２４に分割してしまうようになっている。ｎ型エピ層２が、左から右へｎ−（２４）ｐ−（２３）ｎ−（２２）ｐ−（２３）ｎ−（２４）というような５分割構造になっている。
【００３９】
新たに加えた縦型ｐ層２３、２３がＣｏｏｌＭＯＳの特徴である。エピ層はｎ−ｐ−ｎ−ｐ−ｎ−のように５重層となっている。電子伝導が起こるのは中央部のｎ−層２２だけである。
【００４０】
エピ層２２の上方は両側にｐ型領域３、３が拡散で製作されｐ型領域３、３の中にｎ層４、４が形成される。ｎ層４にソース電極７、７が設けられる。中央部は絶縁層５を介してゲート電極６が形成される。Ｓｉ基板の底面には広いドレイン電極８が形成される。
【００４１】
エピ層２に二つのｐ層（ｐコラム層）２３、２３を追加したから新たに４つのｐｎ接合ができる。中央ｎ層２２とｐコラム層２３の間にあるｐｎ接合と、ｐコラム層２３と周辺ｎ層２４の間にあるｐｎ接合である。
【発明の開示】
【発明が解決しようとする課題】
【００４２】
オン抵抗が小さくブレークダウン電圧の大きいＭＯＳＦＥＴを提供することが課題である。また、接合型のＪＦＥＴを提供することも課題とする。先述のシーメンス社のＣＯＯＬＭＯＳはエピ層をｎｐｎｐｎ構造にすることによってｎ層のドーピング濃度ＮＤを上げてオン抵抗を下げている。オフ時は印加電圧によってｎｐｎｐｎ構造が逆バイアスされて空乏層が広がりｐｎ接合における電界を下げ、ブレークダウン電圧を下げることなくオン抵抗を下げたというように主張している。しかしその原理は明確ではない。
【００４３】
図４、図５に示すようにＣｏｏｌＭＯＳのエピ層は両側のｎ層２４、２４が最も広い。中央のｎ層２２、ｐコラム層２３は同じぐらいで狭いものである。ｐコラム層は３０μｍ〜６０μｍ程度の高さを持つ。ｐコラム層２３の幅が１０μｍ〜３０μｍ、中央ｎ層２２の幅も１０μｍ〜３０μｍ程度と推測される。そのような深いｐコラム層をどうして作るのか？ということが問題である。
【００４４】
不純物を結晶中に導入する手法としては、イオン注入、気相拡散、固体拡散、エピ成長などがある。
【００４５】
エピ層を形成してイオンビ−ムを打ち込んでイオン注入したところでイオン注入ではせいぜい１μｍ程度の深さまでしかｐ層を作ることができない。３０μｍ〜６０μｍもの深さ（高さ）のｐコラム層を作る事はできない。
【００４６】
気相拡散でｐ型領域を作るにしても一度の拡散ではせいぜい数μｍの厚みのものしかできない。
【００４７】
エピ成長の原料に不純物を混ぜたものは水平方向に同一の濃度で縦方向に濃度の違うようなものであれば、どのような厚みのものでも作る事ができる。しかしここでは水平方向にｎｐｎｐｎというように並ぶのだから通常のエピ成長では作れない。横方向にエピ成長するということはできない。
【００４８】
ＣｏｏｌＭＯＳ製造方法の詳細はわからないが次のようなことであろう。何回かに分けてエピ層を成長させるようし、エピ成長の度にレジストマスクを作りフォトリソグラフィ・エッチングでｐコラム層とすべきところにマスクの穴を開けて、そこからｐ型ドーパントを気相拡散する。ｐ層を一部に作り、後で熱拡散するようにする。マスクを取り、更にｎ型エピ層を成長させ、マスクをつけｐコラム層の部分にフォトリソグラフィ・エッチングによって穴を開けてｐ型ドーパントを気相拡散する。そのように何度も何度もエピ成長とマスクからのｐ型ドーパントの縦拡散を繰り返すのであろうか？
【００４９】
熱拡散というものは方向性が弱くて必ずしも下方へ進まない。それに拡散の距離は短くて深い拡散はできない。だからマスクを狭くして狭いマスク穴からｐ型ドーピングし一度の拡散深さを短くし、エピ成長、ｐ拡散のサイクルを薄くし何度も何度も成長・フォトリソグラフィ・エッチング・拡散を繰り返すとかいろいろ工夫が必要である。
【００５０】
例えば３μｍずつ１５回エピ成長、熱拡散を繰り返して約４５μｍ高さのｐコラムを形成するということが考えられる。あるいは５μｍずつ１０回エピ成長、熱拡散を繰り返して約５０μｍ高さのｐコラムを２本含むｎｐｎｐｎ構造を作るのかもしれない。
【００５１】
そのようにしても加熱のたびにｐ型不純物は周囲に拡散するので初期に導入されたｐ層は周囲へ広がってしまうことであろう。だから図４のようなきれいなコラムにはなりにくい。そのように縦型のｐコラム層を作るのはとても難しい。たった５層であってもスーパージャンクションを実際に作るのは難しく、ようやく実現できたＣｏｏｌＭＯＳも製造方法は複雑で容易でない。
【００５２】
本発明は実現可能な方法でスーパージャンクション構造を製造する手法を提案する。非特許文献１はｎｐｎｐ…ｎｐの層の数を５０とか１００とかかなり大きい数にすることを目的とし、それを前提にドレイン電流の最大値、オン抵抗の値などを試算している。しかしそのような多層のスーパージャンクション構造を作ることはなお不可能である。唯一実現できているＣｏｏｌＭＯＳでは５層の構造である。
【００５３】
本発明は層の数は多少犠牲にするが製造可能なスーパージャンクションの素子製造方法と素子構造を提案する。
【００５４】
それによってオン抵抗が低く、ブレークダウン電圧の高いパワー半導体素子を作ることができる。
【課題を解決するための手段】
【００５５】
本発明はｎ＋−基板の上にｎ型エピ層を成長させｎ型エピ層に深い穴（トレンチ）を開けｎ型層の両側を開放空間にし、穴から気体、固体、液体などの拡散源を結晶中に導入して結晶の側方を一挙にｐ型に転換する。つまり縦型のｐ層を側方からの熱拡散あるいはイオン注入によって形成する。それによって横方向にｐｎｐの３層構造を作ることができる。拡散のための穴は酸化物や窒化物などで埋める。そのあと上方にｐ型領域、ｎ型領域、絶縁膜を作り、ゲート電極、ソース電極を付け、底面のｎ型基板にドレイン電極を付けるようにする。そのようにすることによって縦型のｐ層を簡単に作ることができる。トレンチ拡散法と簡単に呼ぶことができる。もともとはｎ型エピ層だから、その両側にｐ層ができると横型ｐｎｐの構造ができるようになる。
【００５６】
先述の縦方向の拡散を何度も何度も繰り返さなければならないＣｏｏｌＭＯＳの製造よりよほど簡単である。もっともＣｏｏｌＭＯＳのようにｎｐｎｐｎの横型５層の変化構造を作ることはできない。本発明は横型３層のｐｎｐ構造を作る。横型３層であっても、ブレークダウン電圧を下げることなくオン抵抗を下げることができる。それについては後に述べる。
【００５７】
上に述べたものは、ｎ−Ｓｉ基板の上に、ｎ−エピ層を成長させたｎチャンネル型のＭＯＳＦＥＴである。しかし本発明は導電性を反対にしたものをも同様に作ることができる。つまりｐ＋−Ｓｉ基板の上にｐ−−エピ層を成長させ、ｐ−−エピ層にトレンチを穿ち、トレンチからｎ型不純物を拡散させて縦ｎ柱型層をｐ−−エピ層の両側に作ることができる。その上にｎ−ウエルとｐ＋層を作製し、ゲート酸化膜、ゲート電極、ソース電極を作る。そのようにして本発明のトレンチ拡散型のｐチャンネル型のＭＯＳＦＥＴとすることができる。また、本発明はＪＦＥＴにも適用できる。
【００５８】
ｎチャンネルのトレンチ拡散ＭＯＳＦＥＴとｐチャンネルのトレンチ拡散ＭＯＳＦＥＴを縦に組み合わせるとＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴができる。そのような対になったトレンチ拡散ＭＯＳＦＥＴを図１のＩＧＢＴの代わりに接続してインバータ回路を構成し自動車のモータを駆動するようにできる。
【発明の効果】
【００５９】
通常の半導体デバイス製造でよく使われる拡散は必ず縦方向に行われる。ＣｏｏｌＭＯＳの場合はｎｐｎｐｎという構造を作るので縦方向に何度も何度も繰り返し拡散を行い柱構造を作っている。
【００６０】
そうではなくて本発明はエピ層のトレンチを穿ちトレンチから横方向にｐ型不純物の拡散を行う。トレンチ拡散法ということができよう。製造困難な特許文献１、２や非特許文献１と異なり本発明は製造可能なパワーデバイスである。
また本発明はあくまでＦＥＴであって、ソース電極はｐ領域とオーミック接合しているから逆電圧がかかると順方向電流が流れる。だからＩＧＢＴ（図１）のように逆電流を逃がすためのダイオードが不要である。
【００６１】
本発明は、基板上にｎ型エピ層を成長させｎ型エピ層２２に縦に孔（トレンチ）を開けてｐ型ドーパントを孔から横方向に拡散して縦に延びる縦ｐ柱型層３３を作り横方向に並ぶｐｎｐの３柱構造（３３；２２；３３）を製造する。
【００６２】
トレンチから横方向にｐ型不純物を拡散するのだから、１回の拡散によって縦方向のｐｎ接合を簡単に製造することができる。それによってｐｎｐの構造ができる。拡散させるために使った孔は後に絶縁物によって埋め込むようにする。絶縁物による埋め込み層を作るためのステップが必要になるが、それは無機物絶縁体ならスパッタリング、イオンプレーティング法、ＣＶＤなどで作製できる。
【００６３】
横方向にｐｎｐ構造を作ることができオフ時にはこれが逆バイアスされるから両側から空乏層が広がる。縦方向の印加電圧によって形成される電界が小さくなり理想的には０になる。そのために絶縁耐圧を増やすことができる。そのためにｎ型エピ層のドーパント濃度ＮＤをより高くすることができる。つまりブレークダウン電圧ＶＢを下げることなくオン抵抗ＲＯＮを下げるようにできる。
【００６４】
図１１によってｐｎ接合（例えばゲート下のｐｎ接合９）前後での電界Ｅ、電圧、空間電荷などの分布の関係を考える。左がｐ型領域、右がｎ型領域である。境界線ｚ＝０がｐｎ接合であり、その両側に空乏層ＮＤ、ＮＡが広がっている。ｐ側に厚みｄｐの空乏層があるとする。アクセプタは負の空間電荷である。空乏層では正孔がないので空間電荷密度はアクセプタ濃度ＮＡに−ｑ（ｑは電荷素量）を掛けたものである。ｚ＝−ｄｐで空間電荷は０（正孔とアクセプタ濃度が等しい）だから電界は０である。
【００６５】
ｚが−ｄｐ〜０においては電界Ｅｚが発生し、それは−ｑＮＡ／εを積分したものである。ｐ側においてこれをｚで積分して、
【００６６】
ｐ側（ｚ：負）        Ｅｚ＝−ｑＮＡ（ｚ＋ｄｐ）／ε    （１）
【００６７】
であるが、ｐｎ接合つまりｚ＝０において、電界Ｅｚが負の最大値
【００６８】
Ｅｚ＝−Ｅｍ＝−ｑＮＡｄｐ／ε                  （２）
【００６９】
をとる。
ｎ側（ｚ＞０）においては、ドナーＮＤ（正）が空間電荷として存在するから、
【００７０】
Ｅｚ＝−ｑＮＡｄｐ／ε＋ｑＮＤｚ／ε      （３）
【００７１】
である。ｚ＝ｄｎで電界Ｅｚは
【００７２】
Ｅｚ＝−ｑＮＡｄｐ／ε＋ｑＮＤｄｎ／ε＝０    （４）
【００７３】
となる。だから空乏層の厚みｄｐ、ｄｎは
【００７４】
ＮＡｄｐ＝ＮＤｄｎ
＝εＥｍ／ｑ       （５）
【００７５】
というバランス則を満たす。ｐｎ接合の位置ｚ＝０が最大電界Ｅｍを与える位置である。これはドナー濃度ＮＤ、アクセプタ濃度ＮＡがどのようであっても変わらない。必ずｐｎ接合が最大電界を与える。ｐｎ接合で空間電荷の負号が変わるからである。
【００７６】
式（５）から厚みの比率はドナー・アクセプタ濃度の比に等しい。比率はこれによって決まるが、それでは厚みの和を決めるものは何か？
【００７７】
厚みの和を決めるものそれは逆バイアスＶｒである。ｐ型領域での電圧増加をφｐとするとこれは電界の式（１）をｚで（−ｄｐ〜０）積分したものに負号を付けたものである。
【００７８】
φｐ＝ｑＮＡｄｐ２／２ε    （６）
【００７９】
ｎ型領域での電圧増加をφｎとすると、これは電界Ｅｚの式（３）をｚで（０〜ｄｎ）積分したものである。
【００８０】
φｎ＝ｑＮＤｄｎ２／２ε    （７）
【００８１】
合計が逆バイアスＶｒに等しい。
【００８２】
Ｖｒ＝φｐ＋φｎ
＝ｑＮＡｄｐ２／２ε＋ｑＮＤｄｎ２／２ε    （８）
【００８３】
式（２）、（５）を用いると、
【００８４】
Ｖｒ＝（ｄｐ＋ｄｎ）Ｅｍ／２            （９）
【００８５】
となる。これは空乏層の平均厚み（ｄｎ＋ｄｐ）／２に最大電界Ｅｍを掛けたものが合計逆バイアスＶｒだということである。或いは、空乏層厚みの合計（ｄｎ＋ｄｐ）は逆バイアスＶｒの２倍を最大電界Ｅｍで割ったものである。
【００８６】
ｄｐ＋ｄｎ＝２Ｖｒ／Ｅｍ      （１０）
【００８７】
それだけでなくて、式（５）、（６）、（７）から
【００８８】
φｐ／φｎ＝ｄｐ／ｄｎ        （１１）
【００８９】
だということもわかる。それは何を言っているか？というと、全逆バイアス電圧は、ｐ型領域とｎ型領域の空乏層の厚みｄｐ、ｄｎに比例して配分される（φｐとφｎ）、ということである。電界の方は濃度分布に拘りなくｐｎ接合で最大値をとり、それは動かせない。しかし電位φの方は、空乏層厚みによって、自由に分配することができる。空乏層を長くすれば、その導電性の領域が大部分の逆バイアスを吸収することができる。そういう性質がある。
【００９０】
最大電界Ｅｍは絶縁破壊電圧Ｅｂｒよりも常に小さくなくてはならない。絶縁破壊電圧は物質固有の値である。Ｓｉであれば、それはある一定値に決まる。
【００９１】
Ｅｍ＜Ｅｂｒ          （１２）
【００９２】
これが最大電界Ｅｍを制限する。Ｅｍが制限されるから、逆バイアスＶｒ（オフ時のドレイン・ソース電圧）を増加させるには、式（１０）から空乏層を増やすことが必要だということになる。
【００９３】
例えば空乏層厚みを２倍にすれば、逆バイアスも２倍にできる。ところが空乏層を厚くするために、式（５）からドナー濃度ＮＤ、アクセプタ濃度ＮＡを小さくしなければならない。最大電界が決まっていると、空乏層を２倍にするためには、ドナー濃度ＮＤ、アクセプタ濃度ＮＡを１／２に減らさなければならない。そのようにして逆バイアスＶｒを２倍に高めることができる。しかしそうするとオン抵抗が２倍に増えてしまう。オン抵抗はｎ型エピ層のドナー濃度ＮＤに反比例するからである。オン抵抗とブレークダウン電圧ＶＢは相反する性質がある。これが従来のＭＯＳＦＥＴの欠点である。
【００９４】
その関係をもっと端的に表現すると（８）、（５）から
【００９５】
Ｖｒ ＝ｑＮＡｄｐ２／２ε＋ｑＮＤｄｎ２／２ε  
（１３）
＝εＥｍ２／２ｑＮＡ＋εＥｍ２／２ｑＮＤ
【００９６】
となる。最大電界Ｅｍが一定値だとすると、最大電圧Ｖｒが、ｑＮＤ、ｑＮＡに反比例することがわかる。ｑＮＤ、ｑＮＡは導電率を与え抵抗の逆数である。だからオン抵抗ＲＯＮと最大電圧（耐圧）Ｖｒが比例する。耐圧を上げようとするとオン抵抗が上がってしまう。耐圧を高めオン抵抗を下げることはできない。そのような関係は、一つのｐｎ接合の前後に均衡した（ｄｐＮＡ＝ｄｎＮＤ）アクセプタ濃度ＮＡ、ドナー濃度ＮＤを形成するかぎり免れることはできない。
【００９７】
本発明は、ｐｎｐという構造（３３、２２、３３）を横方向に作ってｎエピ領域２２のドナー濃度ＮＤを上げてオン抵抗ＲＯＮを下げ、しかもブレークダウン電圧ＶＢが低下しないようにしたものである。
【００９８】
図１２、１３は本発明の横型ｐｎｐの電界電位の空間電荷の構造を示し、横方向にｐｎｐの２重ｐｎ接合（３３、２２、３３）を持っている。これらはｘ方向の構造であり、図１１はｚ方向の構造である。区別しなければならない。
【００９９】
ｐ型領域の厚みをｆ、ｎ型領域の厚みをｇとする。ｐ、ｎ領域はアクセプタ濃度ＮＡ、ドナー濃度ＮＤをもつ。ただし、ここでｎ型領域はｎ型エピ層２２を意味し前述式（１）〜（１３）のものと同じであるが、ｐ型領域は先述の式とは違う。先述の式においてｐ型領域はゲート下のチャンネルのｐ型領域３を意味していた。
【０１００】
今度はｐ型領域は縦ｐ柱型層３３のことである。ＮＡ、ｄｐが当然に違う。ｎ型領域のＮＤは共通であるが、空乏層の肥大する方向（ｘ方向）が違うからｎ空乏層ｄｎも違う。混同してはいけない。だからここで問題にするｐｎ接合は前回のようなチャンネルのｐｎ接合９ではなくて、縦にできるｐｎ接合４２である。電界はＥｚでなくてＥｘである。
【０１０１】
図１２は逆バイアス電圧が不足で未飽和の状態を示す。左のｐ型領域とｎ型領域の境界（ｐｎ接合）４２で最大電界Ｅｍｘ
【０１０２】
（ｘ＝−ｇ／２）  Ｅｘ＝−Ｅｍｘ＝−ｑＮＡｄｐ／ε＝−ｑＮＤｄｎ／ε  （１４）
【０１０３】
を取る。右のｐ型領域とｎ型領域の境界（ｐｎ接合４２）でも最大電界
【０１０４】
（ｘ＝＋ｇ／２）  Ｅｘ＝＋Ｅｍｘ＝ｑＮＡｄｐ／ε＝ｑＮＤｄｎ／ε  （１５）
【０１０５】
をとる。ここで最大電界Ｅｍｘというのは先述のｚ方向の最大電界Ｅｍとは違う。区別しなければならない。
【０１０６】
このとき空乏層は不完全であって、ｎ型領域２２、ｐ型領域３３の全体を満たしていない（２ｄｎ＜ｇ、ｄｐ＜ｇ）。空乏層の大きさを決めるものは横方向の逆バイアスＶｓである。この逆バイアスＶｓは横方向のものであって、前述の縦方向（ｚ方向）の逆バイアスＶｒと区別する。
【０１０７】
Ｖｓ＝ｑＮＡｄｐ２／２ε＋ｑＮＤｄｎ２／２ε    （１６）
【０１０８】
逆バイアスＶｓを増やしてゆくと空乏層ｄｎ、ｄｐが肥大する。ｎ型領域でやがて二つの空乏層ｄｎ、ｄｎが両側から接近して合体する。ｄｎ＝ｇとなったとき空乏層がｎ型領域で合体する。そのときｄｐ＝ｇＮＤ／ＮＡであるから、ｎ型領域が全部空乏層になる最小の電圧Ｖｓｓは
【０１０９】
Ｖｓｓ＝ｑＮＤｇ２（１＋ＮＤ／ＮＡ）／２ε    （１７）
【０１１０】
によって与えられる。逆バイアスＶｓがＶｓｓより大きい（Ｖｓ＞Ｖｓｓ）と、中間のｎ型エピ層２２は図１３のように完全空乏層になる。それは縦方向の電界の作用ではなくて横方向の電界の作用によって完全空乏層になるのである。どちらの方向の作用によってｎ型エピ層２２が空乏層になってもそこに自由電荷が存在しないようになる。自由電荷がないということはそれが絶縁体になるということである。それが重要である。
【０１１１】
横方向の逆バイアスＶｓは何によって与えられるか？というと、ソース電極７とｐ型領域３、ｐ型領域３３はオフ時に同電位になり、ドレイン電極８とｎ型エピ層２２は同電位なのであるから、ｐｎ接合４２にはドレイン・ソース電圧そのものがかかる。つまりドレイン・ソース間電圧ＶＤＳがｐｎ接合４２にかかり、ｎ型エピ層２２を空乏層化するのに利用される。だからチャンネル１０のｐｎ接合９にかかる逆バイアスＶｒとＶｓはいずれもドレイン・ソース間電圧ＶＤＳである。
【０１１２】
ｎ型エピ層２２が空乏層化するとどのようないいことがあるのか？
【０１１３】
それはｎ型エピ層においてガウスの定理
【０１１４】
∂Ｅｘ／∂ｘ＋∂Ｅｚ／∂ｚ＝ｑＮＤ／ε    （１８）
【０１１５】
が２次元的に成り立つということである。端的にいえばそういうことなのである。先述の（３）式においてＥｚ＝−ｑＮＡｄｐ／ε＋ｑＮＤｚ／εだと述べた。
それは先述の（従来例）ｐｎ接合９においてＥｘ＝０であるため、（１８）式の前項∂Ｅｘ／∂ｘが存在せず∂Ｅｚ／∂ｚ＝ｑＮＤ／εとならざるをえなかったのである。だから前述の場合、ＥｚがｑＮＤｚ／εというように全部のＮＤを引き受けなければならなかった。それが急激な電界Ｅｚの増大を余儀なくし、それがブレークダウン電圧ＶＢを下げていたのである。
ブレークダウン電圧ＶＢを上げるためにＮＤを下げる必要があった。それはＥｘ＝０だから∂Ｅｚ／∂ｚ＝ｑＮＤ／εが成り立ちＥｚの肥大をさけるためＮＤを下げるしかなかったのである。
【０１１６】
ところが本発明のようにｐｎｐ（３３、２２、３３）構造を横方向（ｘ方向）に形成すると、（１８）式が成り立ち、右辺のｑＮＤを左辺第１項の∂Ｅｘ／∂ｘが吸収してくれる、という好都合な関係が成り立つ。
右辺のＮＤの殆どを左辺第１項の∂Ｅｘ／∂ｘが吸収してくれる。そうなると左辺第２項∂Ｅｚ／∂ｚは極めて小さい値であることができる。
横方向の逆バイアスが充分に大きいと、∂Ｅｘ／∂ｘ＝ｑＮＤ／εが成り立ち、ｚ方向の電界の増大が０ということになる。 
【０１１７】
本発明の横ｐｎｐ構造の骨子はまさにここにあるのである。（１８）式が次のように分離できる。
【０１１８】
∂Ｅｘ／∂ｘ＝ｑＮＤ／ε    （１９）
∂Ｅｚ／∂ｚ＝０          （２０）
【０１１９】
とする。式（２０）が重要である。そうなるとＥｚのｎ型エピ層での増加分が０となり電界は絶対値の大きい一定値をとる。電位の増加分はｎ型エピ層で単純にφｎ＝Ｅｍｚとなるのである。電界の値が大きいから多くの電圧を吸収することができる。それがオフ時の耐圧を大きく増加させる。
【０１２０】
ここで再びチャンネルのｐｎ接合９にできる縦方向の電界Ｅｚの問題に戻る。図１４はｐウエル３とｎ型エピ層２２の内部においてｚ方向の空間電荷ＮＡ、ＮＤ、電界Ｅ、電位φｐ、φｎなどの変化を縦に示す。図１１の従来例に対応するものであるが縦方向であることを示すため縦に描いた。これによって本発明のｎ型エピ層における電界、電位変化の特性がよく分かる。
【０１２１】
ｐウエルはｚ＝−ｄｐ〜０であり空乏層になっているからアクセプタ濃度ＮＡに等しい空間電荷（タレソツ）が発生している。それは図１１と同一である。しかしｎ型エピ２２において高さＨに等しい長い空乏層ができていてドナー濃度に等しい空間電荷ＮＤ（ツネナラ）ができている。それにもかかわらず電界は変わらない。順を追って説明する。
【０１２２】
ｚが−ｄｐ〜０（ｐ型ウエル３）においては空間電荷−ｑＮＡ（タレソツ）のため電界Ｅｚが発生する。それは−ｑＮＡを積分したものでありＥｚ＝−ｑＮＡ（ｚ＋ｄｐ）／εとなる（オク）のは（１）式と同じである。
【０１２３】
ｐｎ接合９（ｚ＝０：ク）において、電界Ｅｚが負の最大値Ｅｚ＝−Ｅｍ＝−ｑＮＡｄｐ／ε（式２）をとる。これも変わらない。
【０１２４】
ところがｎ型エピ層２２での挙動が異なる。ｎ型エピ層２２では電界Ｅｚは一定で０で
【０１２５】
Ｅｚ＝−Ｅｍ                  （２１）
【０１２６】
である。空間電荷ＮＤが存在するにも拘らず、ＮＤを積分して電界絶対値が減って行くということがない。空間電荷ＮＤはｘ方向の積分で実効的に消えてしまうのでｚ方向の積分に入ってこない。ｎ型エピ２２で（ｚ＝０〜Ｈ）の電位の増加φ（ｚ）は
【０１２７】
φ（ｚ）＝Ｅｍｚ            （２２）
【０１２８】
である。そのように電界が一定値（クヤマケ）−Ｅｍで、しかも絶対値Ｅｍが大きい。電界が大きいだけでなくここの長さがＨであって長い。だからφの増大が大きくなる（アサキユメ）。φというのはオフ時の耐圧である。それはつまり耐圧が大きいということである。ｚ＝Ｈ（ｎ型エピ層の終端；メ）での電位増加は
【０１２９】
φｎ＝ＥｍＨ            （２３）
【０１３０】
である。ｐｎ接合９のｐ型ウエル側ではこれまでの関係は変わらないから、
【０１３１】
φｐ＝ｑＮＡｄｐ２／２ε、Ｅｍ＝ｑＮＡｄｐ／ε  （２４）
【０１３２】
である（φｐ＝テツ：Ｅ＝オク）。
φｐよりもφｎのほうが遥かに大きい。オフ時の電圧Ｖｒの合計は
【０１３３】
Ｖｒ＝φｐ＋φｎ 
＝ｑＮＡｄｐ２／２ε＋ＥｍＨ 
＝Ｅｍ｛（ｄｐ／２）＋Ｈ｝          （２５）
【０１３４】
となる。（２５）式は何を言っているのか？
ｐｎ接合９にかかる逆バイアス電圧Ｖｒが、定数であるＥｍの、｛（ｄｐ＋ｄｎ）／２｝倍であったものが、｛（ｄｐ／２）＋Ｈ｝に増えたということである。しかもＥｍはｐｎ接合９の左側のｐ型ウエル３の性質（ＮＡ、ｄｐ）によって決まり、右側のｎ型エピ層の性質（ＮＤ、Ｈ）によらない。ということはｎ型エピ層のドナー濃度ＮＤを自由に決めることができる、ということである。それは（５）式から解放されたということである。
【０１３５】
ｄｐはｐ型ウエル３幅つまりはチャンネル幅であるから１μｍ〜２μｍ程度で短いものである。Ｓｉの比誘電率を８として、Ｓｉの誘電率は８×８．８５×１０−１４Ｆ／ｃｍ（８×８．８５×１０−１２Ｆ／ｍ）なので、式（２４）の右式からＥｍ＝ｑＮＤｄｎ／εとなり、例えばＥｍ＝０．３ＭＶ／ｃｍとして計算すると、ｎ型エピ層が１０１５ｃｍ−３程度の低濃度ドープであってもｄｎは１０μｍ〜２０μｍにしかならない。ましてｎ型エピ層のドナー濃度ＮＤを１０１８ｃｍ−３に増やすと２０ｎｍ〜３０ｎｍに減る。それがｐｎｐ構造にしてｐｎ接合４２に逆バイアスＶｓを掛けるから、ドレイン・ソース電圧Ｖｒを、定数であるＥｍの｛（ｄｐ／２）＋Ｈ｝倍に増やすことができるのである。ドリフト層の高さＨは数十μｍであるから、
【０１３６】
（ｄｐ／２＋Ｈ）／（ｄｐ／２＋ｄｎ／２）＝２０〜４０    （２６）
【０１３７】
程度になる。最大電界Ｅｍが絶縁破壊電界Ｅｂｒより小さいことによって限定されＥｍを定数とした場合、Ｖｒを従来のＭＯＳＦＥＴよりも２０〜４０倍に増やすことができるということを意味する。Ｖｒはｐ型ウエルに掛かる電圧φｐとｎ型エピ層２２に掛かる電圧φｎの和であることに変わりないが、本発明の場合は、φｎが圧倒的に大きくてＶｒの殆どがｎ型エピ層に掛かるようになる。それがＥｍを一定に保持しつつＶｒの増大を可能にする。つまり本発明はブレークダウン電圧ＶＢを大きく増大させることができる。
【０１３８】
オン抵抗ＲＯＮは大部分がドリフト領域（ｎ型エピ層２２）の抵抗であるが、それは
【０１３９】
ＲＯＮ＝Ｈ／ｑμＮＤＷｇ              （２７）
【０１４０】
によって与えられる。Ｗはチャンネル幅でｎ型エピ層の全幅、ｇはｎ型エピ層の厚さ、Ｈはｎ型エピ層の高さである。オン抵抗・面積という表現も使われるが、ドリフト領域の面積はＷｇであるから
【０１４１】
オン抵抗・面積  ＝Ｈ／ｑμＮＤ        （２８）
【０１４２】
である。従来のＭＯＳＦＥＴは式（５）の拘束条件があったので、ｎ型エピ層のドナー濃度ＮＤを１０１３〜１０１４ｃｍ−３程度の極極低濃度にしなければならなかった。
ところが本発明の場合はｎ型エピ層でＮＤによらずＥｚは一定値−Ｅｍ（ｐ型ウエルで決まる）をとり、ＮＤをたとえば１０１５〜１０１７ｃｍ−３にすることができる。
オン抵抗はＮＤに反比例するから、そのようにすればオン抵抗を下げることができる。
そのようにして本発明は、オン抵抗の減少、ブレークダウン電圧ＶＢの増大という二つ目の目的を達成することができる。
【発明を実施するための最良の形態】
【０１４３】
本発明は、ｎ＋−基板に成長させたｎ型エピ層に縦型の穴を掘り、そこからｐ型ドーピングをして縦型ｐ柱層を形成し拡散のための穴を絶縁物で埋め込んだ横ｐｎｐ構造をもち逆バイアスによってオフ時にｎ型エピ層を完全空乏層にできるようにしたＭＯＳＦＥＴである。
ｎ型エピ層はもはや低濃度である必要はない。
逆バイアスで完全空乏層になるという条件はいるが、それ以外にｎ型エピ層のドナー濃度ＮＤを拘束する条件はない。
【０１４４】
ｎ型エピ層の濃度ＮＤは自在であって、中濃度（１０１４〜１０１５ｃｍ−３）、高濃度（１０１５〜１０１６ｃｍ−３）あるいはそれ以上の高濃度をとることができる。
縦ｐ柱型層もそれに応じて低濃度（１０１４ｃｍ−３以下）でなく、中濃度（１０１４〜１０１５ｃｍ−３）、高濃度（１０１５〜１０１６ｃｍ−３）であることができる。だからこれからはｎ−やｐ−でなく、ｎ、ｐと表記する。
【０１４５】
縦型ｐ柱層がＳｉ基板まで延びているものと、Ｓｉ基板まで延びていないものがある。また導電性を逆にして、ｐ−基板に成長させたｐ型エピ層に縦型の穴（トレンチ）を掘り、そこからｎ型ドーピングをして縦型ｎ柱層を形成するようにしてもよい。両方の極性のＦＥＴを直列につないでＣＭＯＳ構造にすることができる。
【０１４６】
ここでは、縦ｐ柱型層が基板に接触している例を２つ、基板に到達していない例を一つ述べよう。
【０１４７】
［第１実施形態（縦ｐ柱型層基板接触：横型チャンネル：図６）］
図６によって縦ｐ柱型層が基板まで到達している本発明の第１の形態を示す。Ｓｉウエハ上で同等の多数の素子を製作しているが、これは素子の繰り返しの一部を示す。左右前後に同じものが多数製作される。１チップ分の素子は電極が共通に接続され並列して使用される。ここでは素子一単位分を述べる。高濃度にｎ型不純物がドープされたｎ＋−Ｓｉ基板１の上に、素子単位の中央部に縦型の中、高濃度ドープｎ型エピ層２２が設けられる。ｎ型エピ層２２の両側には横型拡散によって作られた中、高濃度ドープ縦ｐ柱型層３３、３３が作製される。縦ｐ柱型層３３とｎ型エピ層２２の間にｐｎ接合４２ができる。
【０１４８】
隣接する素子間で、縦ｐ柱型層３３、３３の間に広い間隙があって、その間隙には絶縁物３５、３６が埋め込まれている。絶縁物はＳｉＯ２、ＳｉＮ、有機物絶縁物などである。実際にはｎ型エピ層に穴を開け、そこから横型拡散をし、横型拡散によって縦ｐ柱型層を作ったのち絶縁物を埋め込んだものである。製造工程については後に述べる。
【０１４９】
ｎ型エピ層２２の両側に縦ｐ柱型層３３、３３があるから、横方向にｐｎｐの構造となっている。ｎ型エピ層２２がドリフト領域となる。
ｎ型エピ層２２、縦ｐ柱型層３３、３３の上方には低濃度ｐ−型領域（ｐウエル）３、３と高濃度ｎ＋型領域４、４及び高濃度ｐ＋型領域５６が拡散で対称の位置に製作されている。両方のｐ−型領域３、３に掛かるように絶縁膜５（ゲート酸化膜）が形成され、その上にゲート電極６がある。ｐ＋型領域５６、ｎ＋型領域４に跨るようにソース電極７が形成される。ｐ型ウエル３とｎ型エピ層２２の間のｐｎ接合９がオフ時に逆バイアスされる。チャンネルはゲート絶縁膜５とｐ型ウエル３の間の短い横型の空間である。ｎ＋−Ｓｉ基板１の裏面には広いドレイン電極８が設けられる。
【０１５０】
チップ内で多数の素子を並列接続するから、ソース電極７、ドレイン電極８、ゲート電極６は全て共通である。この図ではゲート電極６は分離して見えるが紙面垂直方向の素子間では共通であり端面で纏められる構造となっている。
【０１５１】
この例ではソース電極７はＡｌであり上面に出ているが、ソース電極７とゲート電極の間には絶縁物３９が存在する。横にある絶縁物３８と３９は同じ工程で作られた同じ物質（ＳｉＯ２、ＳｉＮ、有機物絶縁体）である。ソース電極７のための穴を穿つので同じ絶縁物が分離したのである。これは隣接素子の一部も示している。多数の同等の素子を並列に接続して使うから１チップ内部に同じ単位が多数含まれる。
【０１５２】
ＦＥＴの一単位で見ると、中央部に横方向にｐｎｐの構造をもつ。ｎ型エピ層２２は上方でｐｎ接合９を介しｐ型ウエル３に接触し下方では接合４１によってＳｉ基板１に接触する。縦ｐ柱型層３３は上方ではｐ−型ウエル３（ｐ型領域）に接し下方ではｐｎ接合４０を介してｎ＋−Ｓｉ基板１と接する。縦ｐ柱型層３３とｎ型エピ層３３の間にはｐｎ接合４２が生ずる。
【０１５３】
オフ時にはｐｎ接合９が逆バイアスされる。それに加えオフ時にはｐｎ接合４２が逆バイアスされて空乏層がｎ型エピ層２２と縦ｐ柱型層３３の両方において横方向へ延びてゆく。長い空乏層がｎ型エピ層２２の中に形成される。空乏層が横から延びてきてｎ型エピ層２２を満たす。
【０１５４】
つまりｎ型エピ層から自由キャリヤとして電子が排除される。それはｎ型エピ層２２がかなり高濃度にドーピングされていても可能なことである。つまりｎ型エピ層２２をかなり高濃度にドープすることが可能になる。
【０１５５】
それはオン時抵抗ＲＯＮを減らす効果がある。それでいてオフ時には横方向の逆バイアスによって空乏層が延びるので空乏層によってｎ型エピ層２２が満たされ、ｐ型ウエル３とｎ型エピ層２２の間のｐｎ接合９にできる電界Ｅが小さくなる。だからブレークダウン電圧ＶＢも大きいままである。そのようにしてブレークダウン電圧ＶＢを大きく保ちながらオン抵抗ＲＯＮを減らすことができる。
【０１５６】
［第２実施形態（縦ｐ柱型層が基板まで到達：縦型チャンネル：図７）］
図７によって縦型チャンネルの本発明の第２の形態を示す。これは素子の１．５単位分程度を示すが実際には同じ繰り返しのものが左右に連続する。高濃度ドープｎ＋−Ｓｉ基板１の上に、中央部に縦型の中、高低濃度ドープｎ型エピ層２２が設けられる。その両側には横型拡散によって作られた中、高濃度ドープ縦ｐ柱型層３３、３３が存在する。縦ｐ柱型層３３とｎ型エピ層２２の間に上下方向に延びるｐｎ接合４２ができる。縦ｐ柱型層３３とｎ＋−Ｓｉ基板１の間にもｐｎ接合４０が生ずる。ｎ型エピ層２２とｎ−Ｓｉ基板１の間の接合４１はｐｎ接合でなくドナー濃度ＮＤの不連続面となる。
【０１５７】
隣接する素子間で、縦ｐ柱型層３３、３３の間に広い間隙があって、その間隙には絶縁物３７、３７が埋め込まれている。絶縁物はＳｉＯ２、ＳｉＮ、有機物絶縁物などである。実際にはｎ型エピ層を一部切除して穴を作り穴からｐ型ドーパントを熱拡散することによって縦ｐ柱型層３３を作る。穴を埋めたのが絶縁物３７である。
【０１５８】
ｎ型エピ層２２の両側に縦ｐ柱型層３３、３３があり、横方向にｐｎｐの構造となっている。ｎ型エピ層２２がドリフト領域となる。ｎ型エピ層２２、縦ｐ柱型層３３、３３の上方には低濃度ｐ−型領域（ｐ−；ｐウエル）３、３と高濃度ｎ＋型領域４、４及び高濃度ｐ＋型領域５６が上下位置に製作されている。ｎ＋型領域４とｐ−型領域３の中央部に孔が掘られて熱酸化によって酸化膜５が形成され、さらにゲート（Ｇ）電極６が埋め込まれる。
【０１５９】
ｐ型領域３は横に伸び下側のｎ型エピ層２２との間に横に延びるｐｎ接合９ができる。オフ時に電圧を支えるｐｎ接合である。ゲート絶縁膜５とｐ型ウエル３の間がチャンネル１０である。
【０１６０】
ゲート電極６の上には絶縁層３９があり、その上にアルミニウム（Ａｌ）のソース（Ｓ）電極７が形成される。ソース電極７はｎ＋領域４とｐ＋型領域５６に接触する。ｎ＋−Ｓｉ基板１の裏面にはドレイン（Ｄ）電極８が形成される。
【０１６１】
これはゲート電極Ｇが縦になっておりゲート電極Ｇとｐ型領域３の接触部も縦になっている。つまりチャンネル１０が縦方向に存在する。
【０１６２】
多数の同等の素子を並列に接続して使うから１チップ内部に同じ単位が多数含まれる。ＦＥＴの一単位で見ると、中央部に横方向にｐｎｐの構造をもつ。その点で前例と同じである。縦ｐ柱型層３３の外側は絶縁物３７であり、その境界４４はｐｎ接合でない。境界４４を介して電圧はかからず電流も流れない。
【０１６３】
オフ時にはｐｎ接合４２が逆バイアスされて空乏層が縦ｐ柱型層３３とｎ型エピ層２２の両側において横方向へ延びてゆく。長い空乏層がｎ型エピ層２２の中に形成される。空乏層が横から延びてきてｎ型エピ層２２を満たす。つまりｎ型エピ層から自由キャリヤとして電子が排除される。それはｎ型エピ層２２がかなり高濃度にドーピングされていても可能なことである。
【０１６４】
つまりｎ型エピ層２２をかなり高濃度にドープすることが可能になる。それはオン時抵抗ＲＯＮを減らす効果がある。
それでいてオフ時には横方向の逆バイアスによって空乏層が延びるので空乏層によってｎ型エピ層２２が満たされ、ｎ型エピ層２２にできる電界Ｅが一定になる。これが逆バイアスＶｒの大部分を吸収することができる。だからブレークダウン電圧ＶＢも大きいままである。しかも多数の同等の素子を並列に用いるからオン時の電流は大きくとれる。
【０１６５】
［第３実施形態（縦ｐ柱型層が中途で終わる：横型チャンネル：図８）］
図８によって縦ｐ柱型層が基板まで到達していないタイプの本発明の第３の形態を説明する。これも素子単位の１．５個分を示す。同じものが前後左右に繰り返した構造となっている。
【０１６６】
高濃度ドープｎ＋型Ｓｉ基板１の素子単位の上中央部に縦型の中、高濃度ドープｎ型エピ層２２が設けられる。その両側に中、高濃度縦型ｐ柱型領域３２、３２が拡散で製作されている。ｎ型エピ層２２と縦ｐ柱型層３２の間に縦に延びるｐｎ接合４２ができる。隣接する縦ｐ柱型層３２、３２は下端で横へ曲がり互いにつながっている。これはｎ型エピ層２２を形成してから両側をエッチング除去して孔を形成したのであるが、隣接素子中間においてｎ型部の一部を残したためにこのような形状になる。残留したｎ型エピ層２２と、ｐ層３２の上下方向の界面４３もｐｎ接合となる。
【０１６７】
その他の点では図６のものと同様である。ｎ型エピ層２２と縦ｐ柱型層３２の上にｐ−層（ｐウエル）３と、ｎ＋型領域４及びｐ＋型領域５６が設けられる。ｐ層３、ｎ層４及びｐ＋層５６の上にソース（Ｓ）電極７が形成される。ｐ層（ｐウエル）３の上には絶縁膜５、ゲート（Ｇ）電極６が設けられる。これは図６のものと同様にチャンネルは横方向にできる。ゲート酸化膜６とｐ型ウエル３の接触する部分である。
【０１６８】
ドリフト領域はｎ型エピ層２２であるが、縦ｐ柱型層が隣接しているからオフ時にはｐｎ接合４２が逆バイアスされる。この逆バイアスのためにｎ型エピ層は空乏層になり、ここでの電界Ｅｚが一定値をとり、それがＶｒを大きくでき、ブレークダウン電圧ＶＢが増強される。
【実施例１】
【０１６９】
本発明の縦型パワーデバイスは構造にも特徴があるが、むしろ製造方法に著しい工夫がある。それで図６の第１実施形態の製造方法を図９、１０によって順に説明する。これらの図は素子の約１．５単位分の断面図である。それだけで繰り返しが分かる。実際にはＳｉウエハの全体に同一の素子単位を多数製造する。だから、これを同じものがＳｉウエハ上に左右前後に多数並んでいるのである。複数個の単位の集合が一つのチップとなり、複数個のチップが１つのＳｉウエハの上に製造される。
【０１７０】
図９（１）：ｎ型エピ層の生成
高濃度にｎ型不純物をドープしたｎ＋−Ｓｉ基板１を準備する。ｎ＋−Ｓｉ基板１の上に中、高濃度ドープｎ型エピ層２をエピタキシャル成長させる。ｎ型エピ層２の厚みは４０μｍ〜６０μｍ程度でかなり厚いものである。オフ時の耐圧を充分に大きくするためには、その程度の厚みが必要である。しかしこれは図２の従来のＭＯＳＦＥＴのようにｎ＝１０１４ｃｍ−３というような低濃度でなく、１０１５〜１０１７ｃｍ−３程度に高めることができる。
【０１７１】
図９（２）：酸化膜生成、酸化膜穴空け
ｎ−エピ層２の上部を一部を酸化し酸化膜（ＳｉＯ２）２９を作る。フォトリソグラフィとエッチングによって酸化膜２９の一部に穴を開ける。穴を開ける位置は拡散のためのトレンチを作るべき位置である。
【０１７２】
図９（３）：トレンチの形成
酸化膜をマスクとしてｎ型エピ層２を縦方向にエッチングする。ＲＩＥによってアスペクト比の高い深い穴（トレンチ）２７を形成する。これが本発明の特徴のある点である。このトレンチは拡散のための穴となる。トレンチ２７はｎ＋−基板１まで到達している場合（第１、２実施形態）もあり、ｎ＋−基板１まで至らない場合（第３実施形態）もある。
【０１７３】
トレンチ２７によって、ｎ−エピ層２が孤立した丘（隆起部）になり、側面が露出する。側面からｐ型不純物を拡散する。拡散は気相拡散（ジボランガスを用いる）、固体拡散（ホウ素ドープＳＯＧ）の何れでも良いのであるが、ここでは固体拡散の例を示す。
【０１７４】
図９（４）：固体拡散層によるトレンチの穴埋め
ホウ素を含む固体拡散層３０をウエハの全体に塗布しトレンチ２７を固体拡散層３０によって埋め込む。たとえばＢドープＳＯＧ液をウエハの全体にスピンコートする。
【０１７５】
図９（５）：ｐ型不純物の横方向拡散
適当な温度にＳｉウエハを加熱する。加熱すると拡散係数が大きくなる。固体拡散層３０からｎ型エピ層２へｐ型不純物を横方向に拡散して縦ｐ柱型層３３を生成する。このように深いトレンチから横型拡散により縦ｐ柱型層を一挙に作るのが本発明の最も特徴のある点である。これにより中央のｎ−エピ層２２と両側の縦ｐ柱型層３３からなる横型ｐｎｐ構造ができる。両側のｐ層の外側にｎ層を生成できれば、より完全なＳＪ構造となるのであるが、それはできない。両側のトレンチの部分をもはやＳｉ結晶とすることができず絶縁物で埋め込むことになる。
【０１７６】
図９（６）：固体拡散層除去、酸化膜除去、絶縁物による被覆
縦ｐ柱型層が生成されると固体拡散層はもはや不要である。固体拡散層３０を除去し酸化膜２９を除去する。トレンチ２７や隆起部（ｐｎｐ）が露呈する。表面をウエット酸化して酸化膜（絶縁物３５）で隆起部とトレンチ側面を被覆する。酸化膜３５、３５の間にトレンチ２７はまだ残っている。熱酸化やウエット酸化ではＳｉの一部がＳｉＯ２になるだけだからトレンチは埋まらない。
【０１７７】
図９（７）：トレンチの穴埋め
そこでトレンチに絶縁物３６を導入して埋める。たとえばＴＥＯＳによってトレンチ２８を埋め込む。トレンチが埋め込まれたので表面は平坦になる。隣接素子の縦ｐ柱型層は絶縁物３３、３６によって三重に絶縁される。そのように絶縁物はどうしても二重構造になる。それは実施形態２、３でも同様であるが図７、８では簡単のため絶縁物の二重構造を簡略化して表現している。
【０１７８】
しかし隣接縦ｐ柱型層間は必ずしも厳密に絶縁する必要はない。同等の素子単位を並列に用いるから隣接素子の縦ｐ柱型層は同一の電位になってしまう。第３実施形態では隣接縦ｐ柱型層を底部近くで接続している。
【０１７９】
図９（８）：上部絶縁物の除去、ゲート部分酸化膜残留
レジストを全体に塗布しソース電極となる部分だけを露光させるようなマスクを用いて露光し、ゲート上と絶縁物上のレジストを残しソース電極となる部分のレジストを除く。ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によって絶縁物をエッチング除去する。ゲートとなる部分の酸化膜５０が残り、ソースとなる部分のｐｎｐ上面５２が露出する。
【０１８０】
図９（９）：ｐ型ウエル３の生成
イオン注入または拡散によってｐ型不純物（ホウ素）をｐｎｐ上面５２に導入する。これは低濃度のｐ型領域３（ｐウエル）を作るものである。ゲートの上には酸化物膜５０があるからゲート部分にはｐ型領域（ｐウエル）３が形成されない。ゲート直下はｎ型エピ領域２２のままである。これによってチャンネルとなるべき部分ができた。まだソース電極とオーミック接合するためのｎ＋−領域を作る必要がある。
【０１８１】
図９（１０）：ゲート酸化膜の生成
ｐウエル生成のためのゲート部分の酸化物マスク５０を除去して、ｐウエル３、ｎ型エピ層２２の上端を平坦面とする。さらに表面を熱酸化して酸化膜５を作る。熱酸化だからＳｉ結晶が露呈しているｐウエル３、ｎ−エピ層２２の上の全体に酸化膜ができる。
【０１８２】
図９（１１）：ポリシリコンゲート膜の生成
ポリシリコンの膜を全体に付ける。レジスト塗布しベーキングしマスクを使って露光し現像する。ゲート部分だけにレジストが残留するようにする。ポリシリコンをＲＩＥでエッチングして除去する。ゲート部分だけポリシリコンが残る。レジストを除去（アッシング）してポリシリコンのゲート電極６を生成する。
【０１８３】
図９（１２）：ｎ＋−領域４の形成
ポリシリコンゲート電極６をマスクにしてｎ型不純物（ホウ素、砒素）をイオン注入してゲート電極６の左右にｎ＋−領域４を作る。イオンビ−ムは酸化膜５を突き抜けてｐ型領域３、３に入り浅いｎ＋−領域４を生成する。このような方法をセルフアライメントというがよく知られた技術である。ｎ型領域４はソース電極をオーミック接合するべき部分である。しかしソース電極はｎ＋−領域だけでなくｐ型領域とも接続されなければならない。だからｎ＋−領域のすぐ側方にｐ型領域を作る必要がある。
【０１８４】
図１０（１）：レジストの塗布
表面の全体にレジスト５４を塗布する。これは酸化膜５の上方、ゲート電極６の上、絶縁部３５、３６の上面を覆う。
【０１８５】
図１０（２）：フォトリソグラフィゲート膜の生成、ｐ＋−領域の生成
マスク合わせして露光し現像してゲート電極の上と周辺を覆うレジスト膜５５を作る。その状態でｐ型不純物をイオン注入してマスクで覆われていないｎ＋−領域４の一部にｐ＋型領域５６を作る。
【０１８６】
図１０（３）：レジスト膜の除去、酸化膜エッチング
ゲートを覆うレジスト膜を除去する（アッシング）。ゲート電極６が露呈する。このポリシリコンゲートをマスクにして、酸化膜５をエッチングする。ｎ＋−領域４、ｐ＋−領域５６を覆う部分の酸化膜が除去される。ゲート６直下の酸化膜５だけが残る。
【０１８７】
図１０（４）：層間膜被覆
ゲート電極とソース電極を絶縁しなければならない。そのために層間膜５９を全体にＣＶＤによって付ける。ゲート電極６、絶縁物３５、３６の上の全体を覆うようになる。これはＳｉＯ２、ＳｉＮなどである。
【０１８８】
図１０（５）：層間膜の一部除去
層間膜の上にレジスト塗布し、マスク露光し、現像する。ゲート電極と絶縁部の上のレジストだけ残る。レジストをマスクにして層間膜をＲＩＥによってエッチングする。これによってｎ−領域とｐ型領域の上部だけを露出させる。そこが窪み６２となる。ゲート電極の上と絶縁物の上の層間膜は残留している。
【０１８９】
図１０（６）：ソース電極の生成
アルミニウムをスパッタリングして表面の全体に付ける。窪み６２にもアルミニウムが回り込む。ゲートの上、絶縁部の上の層間膜の上にもアルミニウムが付く。窪み６２に入り、ｎ型領域４、ｐ型領域５６に接合した部分がソース電極７となる。ｎ＋−Ｓｉ基板の裏面にはアルミニウム電極をスパッタリングによって付ける。これがドレイン電極８（Ｄ）である。
【０１９０】
同様な素子単位が幾つも左右前後に並んでいるがドレイン電極、ソース電極は共通で、それらの素子は並列接続して用いられる。ゲート電極も同様にまとめて接続されている。
【０１９１】
［具体的な数値例（設計耐圧８００Ｖ）］
例えば次のような数値例で本発明の素子を製造できる。図６の表記で述べる。
そのような値においてオン抵抗、オン抵抗・面積、チャンネル抵抗、空乏層の厚みなどを計算してみよう。
【０１９２】
ア．縦ｐ柱型層（３３）の横厚み          ｆ＝１μｍ
イ．縦ｐ柱型層（３３）の不純物濃度      ＮＡ＝１×１０１６ｃｍ−３
ウ．ｎ型エピ層（２２）の横厚み            ｇ＝２μｍ
エ．ｎ型エピ層（２２）の不純物濃度    ＮＤ＝１×１０１６ｃｍ−３
オ．ドリフト層の長さ（２２の高さ）    Ｈ＝  ３０μｍ＝３×１０−３ｃｍ
カ．電子移動度                      μｅ＝３００ｃｍ２／Ｖｓ
キ．絶縁物層の横厚み                  ｄ３＝４μｍ
ク．素子単位の横厚み     ｄｃ＝ｇ＋２ｆ＋ｄ３＝８μｍ＝８×１０−４ｃｍ
ケ．チップサイズ            １１ｍｍ×７ｍｍ
コ．チャンネル幅  Ｗ＝（チップ長さ／ｄｃ）×チップ幅
＝（７ｍｍ／８μｍ）×１１ｍｍ
＝９６２５ｍｍ＝９６２．５ｃｍ    （２９）
【０１９３】
ドリフト層（ｎ型エピ層２２）の全断面積はＷ×ｇであり、長さ（縦方向の高さ）はＨ（３０μｍ）である。
【０１９４】
ドリフト層全断面積Ｓ＝９６２５ｍｍ×２μｍ＝０．１９２５ｃｍ２  （３０）
ドリフト層の全抵抗＝Ｈ／ｑＮＤＳμ＝０．０３２４Ω＝３２ｍΩ    （３１）
抵抗・面積＝３２ｍΩ×０．１９２５ｃｍ２＝６ｍΩｃｍ２ 
（３２）
である。
【０１９５】
公表されているＣｏｏｌＭＯＳの抵抗・面積の値は大体５０ｍΩｃｍ２程度である。本発明の素子はそれの大体１／１０程度にオン抵抗・面積を減らすことができる。オン抵抗を減少させるという本発明の目的が達成されることがわかる。
【０１９６】
次にチャンネル抵抗について計算しよう。
サ．ゲート酸化膜の厚み    Ｔ＝０．１μｍ＝０．１×１０−６ｍ
シ．チャンネル長さ        Ｌ＝１μｍ＝１０−４ｃｍ
とする。全チャンネル幅は先述の計算によってＷ＝９６２５ｍｍであり長さはＬ＝１μｍだからチャンネル面積は
Ｓｃ＝ＷＬ＝０．０９６２５ｃｍ２＝９．６２５×１０−６ｍ２      （３３）
である。
【０１９７】
絶縁膜の比誘電率を４とすると、静電容量Ｃは、
【０１９８】
Ｃ＝４×８．８５×１０−１２Ｆ／ｍ×９．６２５×１０−６ｍ２／０．１×１０−６ｍ
＝３４００ｐＦ              （３４）
【０１９９】
である。ゲート電圧をＶｇとし閾値電圧をＶｔとすると、ゲートにかかる有効な電圧はＶｇ−Ｖｔである。Ｖｔ＝４Ｖ、Ｖｇ＝１０Ｖとすると６Ｖの電圧がゲート電極にかかる。ゲートは上の値の静電容量Ｃをもつから誘起される電荷量Ｑは 
Ｑ＝Ｃ（Ｖｇ−Ｖｔ）＝２０４００ｐＣ＝２．０４×１０−８Ｃ  （３５）
である。 
【０２００】
電子表面移動度をμ＝３００ｃｍ２／Ｖｓとする。チャンネルに１Ｖの電圧を掛けたときの電流値の逆数が抵抗値である。チャンネルに１Ｖの電圧を掛けるとそれは１／Ｌの電場を生ずる。チャンネルにおいて単位長さ当たりの電荷はＱ／Ｌによって与えられる。それは
【０２０１】
Ｑ／Ｌ＝２．０４×１０−８Ｃ／１０−４ｃｍ 
＝２．０４×１０−４Ｃ・ｃｍ−１      （３６）
【０２０２】
であり、チャンネルに１Ｖの電圧（１０４Ｖ／ｃｍ）をかけると流れる電流は
【０２０３】
Ｉ＝（Ｑ／Ｌ）μ（１／Ｌ）
＝２．０４×１０−４Ｃ・ｃｍ−１×３００ｃｍ２Ｖ−１ｓ−１×１０４Ｖｃｍ−１
＝６００Ｃ・ｓ−１＝６００Ａ      （３７）
【０２０４】
である。つまりチャンネルの抵抗は１／６００＝１．７ｍΩとなる。充分に低い抵抗値である。あまり問題にならない。だからオン時の抵抗は殆どドリフト層（ｎ−エピ層）の抵抗からくる。
【０２０５】
次に問題となるのは、オフ時の空乏層の形成である。オフ時には、ｐｎ接合９、４２、４０が全て逆バイアスされる。スーパージャンクション（ＳＪ）はｐｎｐ構造の横方向に空乏層を形成するための構造である。
【０２０６】
縦ｐ柱型層３３の厚みはｆ＝１μｍ＝１０−４ｃｍである。これが全部空乏層になるために必要な電圧φｐは比誘電率を８として、
【０２０７】
φｐ＝ｑＮＡｆ／２ε＝１．６×１０−１９Ｃ×１０１６ｃｍ−３×１０−８ｃｍ２／（２×８×８．８５×１０−１４Ｆ／ｃｍ）＝１１Ｖ  
（３８）
【０２０８】
ｎ型エピ層の厚みはｇ＝２μｍ＝２×１０−４ｃｍである。これが全部空乏層になるために必要な電圧φｎは
【０２０９】
φｎ＝ｑＮＤｇ２／２ε＝１．６×１０−１９Ｃ×１０１６ｃｍ−３×４×１０−８ｃｍ２／（２×８×８．８５×１０−１４Ｆ／ｃｍ）＝４５Ｖ      （３９）
【０２１０】
である。つまり合計５６Ｖの電圧がドレイン・ソース間に掛かっていれば、ｐｎ接合４２の両側のｐｎｐ層は全て空乏層となる。この素子は２００Ｖ〜８００Ｖで使用するのを前提としている。だから常にオフ時においては縦ｐ柱型層３３もｎ−エピ層２２も完全空乏層になっている。
【０２１１】
そのような条件がオフ時に成り立つから、ｎ−エピ層のドナー濃度ＮＤを大きくできる。ＮＤが大きいと先述のようにオン抵抗ＲＯＮを小さくできる。
【図面の簡単な説明】
【０２１２】
【図１】ハイブリッド自動車のモータを駆動するための６つのＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）を含むインバータ部分の一部回路図。
【０２１３】
【図２】パワーデバイスに一般的に用いられている縦型ＭＯＳＦＥＴの素子一単位分の概略断面図（１）とそのターンオフ時のドレイン電流特性図（２）。
【０２１４】
【図３】ＩＧＢＴの素子一単位分の概略断面図（１）と、そのターンオフ時のドレイン電流特性図（２）。
【０２１５】
【図４】シーメンス社のＣｏｏｌＭＯＳＦＥＴのオン時の素子一単位分の断面図（１）とそのターンオフ時のドレイン電流特性図（２）。
【０２１６】
【図５】シーメンス社のＣｏｏｌＭＯＳＦＥＴのオフ時の空乏層の広がりを示すための断面図。
【０２１７】
【図６】本発明の縦型パワーデバイスの第１実施形態を示す素子１．５単位分の断面図。
【０２１８】
【図７】本発明の縦型パワーデバイスの第２実施例形態を示す素子１．５単位分の断面図。
【０２１９】
【図８】本発明の縦型パワーデバイスの第３実施形態を示す素子１．５単位分の断面図。
【０２２０】
【図９】本発明の縦型パワーデバイス素子の製造工程図の前半。（１）はｎ＋−Ｓｉ基板の上にｎ−エピ層をエピタキシャル成長させたものを示す図。（２）はｎ−エピ層の上に酸化膜を作りフォトリソグラフィとエッチングによって一部に穴を開けた状態を示す図。（３）は酸化膜をマスクとしてｎエピ層を縦方向にエッチングし深い穴（トレンチ）を形成した工程を示す図。（４）は酸化膜、トレンチの全体をｐ型不純物（ホウ素など）を含む固体拡散層で覆いトレンチに固体拡散層が充填された状態を示す図。（５）は加熱して固体拡散層からｎエピ層へｐ型不純物を横方向に拡散して縦ｐ柱型層を生成した状態を示す図。（６）は固体拡散層を除去してトレンチや隆起部を絶縁物で被覆した状態を示す図。（７）はトレンチを絶縁物で穴埋めした状態を示す図。（８）は絶縁物の一部を除去して縦ｐ柱型層の上面とｎ−エピ層の上部の一部を露呈した状態を示す図。（９）ｐ型不純物を露呈されたｎ−エピ層と縦ｐ柱型層に熱拡散しｐ型ウエル（ｐ型領域）を形成した状態を示す図。（１０）はｐ型ウエルとｎ−エピ層の上面を酸化膜で覆った状態の図。（１１）は酸化膜の上にゲート電極を付けた状態の図。（１２）はゲート電極をマスクにしてｎ型不純物をイオン注入させてｎ＋−領域を形成した状態の図。
【０２２１】
【図１０】本発明の縦型パワーデバイス素子の図９に続く製造工程図の後半。（１）はｎ＋−領域、ｐ型ウエルを形成したソース部分、ゲート部分の上にレジストを塗布した状態の図。（２）はゲート部分を残しレジストを除去した状態でｐ型不純物をイオン注入してｎ＋−領域の一部にｐ＋型領域を作った状態の図。（３）はゲートを覆うレジストを除きゲート電極をマスクにして酸化膜をエッチングしゲートの前後のｎ−領域、ｐ−領域を露呈した状態の図。（４）は上面全体に層間膜をＣＶＤによって形成した状態の図。（５）はゲート電極上、絶縁物上の部分の層間膜を残しソース電極となる部分を除去してｎ−領域、ｐ−領域を露呈した状態の図。（６）はＡｌをスパッタリングして露呈したｎ−領域、ｐ−領域に接触させてソース電極７としたものを示す図。
【０２２２】
【図１１】ｐｎ接合の前後において逆バイアスＶｒを掛けたときの空乏層の広がりと電界、電圧分布を示す説明図。
【０２２３】
【図１２】横に並ぶｐｎｐ構造をもつ本発明の素子において、ｎ−エピ層とその左右にある縦ｐ柱型層とが作るｐｎｐ構造において逆バイアスＶｒが掛かった時にｐｎ接合から空乏層が生成し広がってゆくことを示すための説明図。逆バイアスが小さくて、ｎ型エピ層が完全に空乏層になっていない。
【０２２４】
【図１３】横に並ぶｐｎｐ構造をもつ本発明の素子において、ｎ−エピ層とその左右にある縦ｐ柱型層とが作るｐｎｐ構造において充分に大きい逆バイアスＶｒが掛かった時にｐｎ接合から空乏層が生成し両側へ広がりｎ型エピ層が完全に空乏層になった状態を示す。
【０２２５】
【図１４】横にｐｎｐが並ぶ構造をもつ本発明の素子において、ｎ型エピ層が逆バイアスのために完全空乏層化したオフ時において縦方向の空間電荷分布、電界分布、電圧分布を示す図。縦方向（ｚ方向）であることを強調するために縦に書いてあるが、図１１に対応するものである。
【符号の説明】
【０２２６】
１  ｎ＋−Ｓｉ基板 
２  ｎ−−エピ層 
３  ｐ−型ウエル 
４  ｎ＋型領域
５  ゲート絶縁層
６  ゲート電極（Ｇ） 
７  ソース電極（Ｓ） 
８  ドレイン電極（Ｄ） 
９  ｐｎ接合 
１０  チャンネル 
１７  ｐｎ接合 
１８  ｐ＋層 
１９  ｐｎ接合 
２２  ｎ型エピ層 
２３  縦ｐ柱型層 
２４  ｎ型エピ層 
２７  トレンチ 
２９  酸化膜 
３０  固体拡散層 
３３  ｐ型拡散層 
３５  絶縁物 
３６  絶縁物 
３７  絶縁物 
３８  絶縁物 
３９  絶縁物 
４０  ｐｎ接合 
４１  ｎｎ接合 
４２  ｐｎ接合 
４３  ｐｎ接合 
４４  ｉｐ接合 
５０  酸化膜
５４  レジスト
５５  レジスト膜
５６  ｐ＋型領域
６２  窪み
【図１】
2005317828.tif 000003
【図２】
2005317828.tif 000004
【図３】
2005317828.tif 000005
【図４】
2005317828.tif 000006
【図５】
2005317828.tif 000007
【図６】
2005317828.tif 000008
【図７】
2005317828.tif 000009
【図８】
2005317828.tif 000010
【図９】
2005317828.tif 000011
【図１０】
2005317828.tif 000012
【図１１】
2005317828.tif 000013
【図１２】
2005317828.tif 000014
【図１３】
2005317828.tif 000015
【図１４】
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