(57)【要約】【課題】  形状の異なる下地上に絶縁膜を形成する際の工程合理化を図ることの可能な半導体装置の製造方法を提供する。【解決手段】  半導体基板１上の第1の領域３に、第１の開口部２を形成する工程と、第2の領域５に、第２の開口部７を有する所定パターンの被膜６ｂを形成する工程と、全面に絶縁膜８を形成し、リフローする工程と、少なくとも前記第１の開口部２及び前記第２の開口部７を含む領域上の前記絶縁膜８を同時に除去し、所定領域の前記被膜６ｂを露出させる工程を備える。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板上の第1の領域に、第１の開口部を形成する工程と、
第2の領域に、第２の開口部を有する所定パターンの被膜を形成する工程と、
全面に絶縁膜を形成し、リフローする工程と、
少なくとも前記第１の開口部及び前記第２の開口部を含む領域上の前記絶縁膜を同時に除去し、所定領域の前記被膜を露出させる工程を具備することを特徴とする半導体装置の製造方法。
【請求項２】
前記被膜はポリシリコン膜であることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の領域の、露出した前記被膜及び前記第２の開口部中の前記絶縁膜上に、金属膜を形成することを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１の領域は、能動素子形成領域であり、前記第２の領域は、コンタクト形成領域であることを特徴とする請求項１乃至３に記載の半導体装置の製造方法。
【請求項５】
前記第２の開口部は、ホール状であることを特徴とする請求項１乃至４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係り、特に絶縁膜形成時の工程合理化を図った半導体装置の製造方法に関する。
【背景技術】
【０００２】
一般に、半導体装置の製造工程における絶縁膜の形成方法として、図５に示すように、例えば、トレンチ１２やポリシリコンコンタクト１６ｂ等凹凸の形成された基板１１上に、ＢＰＳＧ（Ｂｏｒｏｐｈｏｓｐｈｏｓｉｌｉｃａｔｅ ｇｌａｓｓ）膜といったリフロー性の高い絶縁膜１８を、ＣＶＤ（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔ）法等により全面に形成した後、リフローを行い、平坦化する手法が用いられている（例えば特許文献１参照）。
【０００３】
そして、図６に示すように、マスクパターン１９を形成した後、エッチバックを行い、トレンチ内に絶縁膜１８ａを埋め込み、コンタクト部２０を開口する。
【特許文献１】特開平５−１６０１２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、実際にリフローにより平坦化された絶縁膜の厚さは、下層形状に依存し、例えば、図７に示すように、トレンチの形成された凹凸領域１３では、リフロー流れ込みがあるため、その絶縁膜１８’の膜厚ｄはコンタクト部となるフラット領域１５の膜厚ｄ’と比較して薄くなってしまう。従って、凹凸領域１３とフラット領域１５の絶縁膜１８’を同時にエッチバックすると、例えば、図８に示すように、コンタクト部２０を開口したときには、凹凸領域ではが、その膜厚差分オーバーエッチングされてしまうことになる（絶縁膜１８ａ’）。
【０００５】
そのため、絶縁膜厚の異なる凹凸領域とフラット領域を同時にエッチングすることができず、夫々に分けてエッチングを行わざるを得なかった。しかしながら、製品のコストダウンを図るため、同時エッチングによる製造工程の合理化が要求されていた。
【０００６】
そこで、本発明は、従来の問題を取り除き、形状の異なる下地上に絶縁膜を形成する際の工程合理化を図ることの可能な半導体装置の製造方法を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の一態様によれば、半導体基板上の第1の領域に、第１の開口部を形成する工程と、第2の領域に、第２の開口部を有する所定パターンの被膜を形成する工程と、全面に絶縁膜を形成し、リフローする工程と、少なくとも前記第１の開口部及び前記第２の開口部を含む領域上の前記絶縁膜を同時に除去し、所定領域の前記被膜を露出させる工程を具備することを特徴とする半導体装置の製造方法が提供される。
【発明の効果】
【０００８】
本発明の一実施態様によれば、形状の異なる下地上に絶縁膜を形成する際の工程合理化を図ることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下本発明の実施形態について、図１乃至４を参照して説明する。
【００１０】
先ず、図１に示すように、半導体基板１に例えばゲートの形成される開口部（トレンチ２）が形成された能動素子（例えばＦＥＴ等）領域となる凹凸領域３、その周辺に設けられ、絶縁膜４の形成されたコンタクト形成領域であるフラット領域５上に、例えば０．５μｍ厚のポリシリコン膜を形成する。そして、通常のフォトリソグラフィによりマスクを形成し、ポリシリコン膜をトレンチ２の上面より０．５μｍまでエッチングし、底部にポリシリコン膜６ａを残すとともに、フラット領域５において、例えば１．９μｍの間隔で、１．５μｍ□の開口部（ホール７）の形成された所定パターンのポリシリコン膜６ｂを形成する。このとき凹凸領域３において、凹部面積は凹凸領域面積の８０％以下となっている。
【００１１】
次いで、図２に示すように、全面に絶縁膜として、例えばリフロー性を向上させるためにＮＰ、ＮＢのトータル濃度を４．３Ｅ２１ｃｍ−３としたリフロー性の高いＢＰＳＧ膜８を、ＣＶＤ法等により例えば０．５μｍ成膜し、例えば１０５０℃のアニールによりリフローする。このとき、ホール７中にＢＰＳＧ膜８が流れるため、凹凸領域３の凸部上の膜厚ｄと、フラット領域５のポリシリコン膜６ｂ上の膜厚ｄ’を、ほぼ等しくすることができる。
【００１２】
そして、図３に示すように、通常のフォトリソグラフィにより、マスクパターン９を形成した後、ＢＰＳＧ膜８をエッチングする。ポリシリコン膜６ｂの一部及び凹凸部の凸部が露出した時点をエッチング終点とし、コンタクト部１０を開口するとともに、トレンチ２、ホール７中及びマスクパターン９にマスクされたＢＰＳＧ膜８ａ、８ｂ、８ｃが残存した状態とする。
【００１３】
このとき、図４にフラット領域５の上面図を示す。図に示すように、例えば３μｍ幅で露出したポリシリコン膜６ｂに、１．５μｍ□のホール７が１．９μｍ間隔で形成されており、その内部にＢＰＳＧ膜８ｃが形成されている。
【００１４】
さらに、開口したコンタクト部１０、すなわち露出したポリシリコン膜６ｂ及びホール７中のＢＰＳＧ膜８ｃ上に、Ａｌ等によりコンタクトを形成する。
【００１５】
このように、フラット領域に開口部を形成してリフローすることにより、リフローにより絶縁膜が凹凸部の凹部に流れ込むために生じる膜厚の不均一を抑制することが可能となる。そして、コンタクト部の開口と同時に、オーバーエッチングすることなく凹部への絶縁膜の埋め込みを行うことができるので、従来と同等の特性、信頼性を得ることができるとともに、工程数を削減することが可能となる。
【００１６】
尚、本実施形態において、フラット領域に形成されるリフローのためのホールを、１．５μｍ□状としたが、円形状でも良く、その形状は特に限定されるものではない。また、コンタクト部幅方向のホールの幅（径）は、コンタクト部の幅に対して４０％以上６０％未満程度が好ましい。４０％未満となるとホール内への十分なリフローが困難となる可能性があり、一方６０％を超えると、コンタクト部の接触抵抗が増大してしまう可能性があるためである。また、ホールは、コンタクト部が溝状のとき、その長さ方向に一定間隔で設けられていることが好ましく、その間隔は、ホール長さ（径）以上で、１．３倍以下であることがより好ましい。間隔がホール長さ（径）より短くなると、接触抵抗が増大し、１．３倍を超えると、ホール内への十分なリフローが困難となる可能性があるためである。また、コンタクト部を５μｍ幅の溝状としたが、その形状はデバイスにより適宜決定することが可能であり、他、□状、円形状等が用いられる。その場合、リフローのためのホールは１箇所でも良い。
【００１７】
本実施形態においては、凹凸領域における開口部（トレンチ２）をゲートとして底部にポリシリコンを形成しているが、必ずしもポリシリコンが形成されている必要はない。また、リフローのための開口部が形成される被膜をポリシリコン膜としているが、必ずしもポリシリコン膜に限定されるものではない。
【００１８】
また、凹凸領域とフラット領域を有する半導体基板において、フラット領域となる半導体基板中に被膜を形成することなく、上述した大きさ、間隔でリフローのための開口部を形成し、絶縁膜成膜後にリフローさせることにより、基板形状に関わらず、半導体基板上に膜厚の均一な絶縁膜を形成することも可能である。
【００１９】
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。    
【図面の簡単な説明】
【００２０】
【図１】本発明の一実施態様における半導体装置の製造工程を示す図。
【図２】本発明の一実施態様における半導体装置の製造工程を示す図。
【図３】本発明の一実施態様における半導体装置の製造工程を示す図。
【図４】本発明の一実施態様における半導体装置の製造工程を示す図。
【図５】従来の半導体装置の製造工程を示す図。
【図６】従来の半導体装置の製造工程を示す図。
【図７】従来の半導体装置の製造工程における問題を示す図。
【図８】従来の半導体装置の製造工程における問題を示す図。
【符号の説明】
【００２１】
１、１１  半導体基板
２、１２  トレンチ
３、１３  凹凸領域
４、１４  絶縁膜
５、１５  フラット領域
６ａ、６ｂ、１６  ポリシリコン膜
７  ホール
８、８ａ、８ｂ、８ｃ、１８、１８ａ、１８ｂ、１８、１８ａ、１８ｂ’  ＢＰＳＧ膜
９、１９  マスクパターン
１０、２０  コンタクト部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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