(57)【要約】【課題】  電力損失が少なく、出力の変化に対する応答特性に優れるとともに、小型化を図ることができるスイッチング電源装置およびそれに好適な電源ドライバモジュールを提供する。【解決手段】  コイル（Ｌ０）に電流を流すパワートランジスタ（Ｑ１，Ｑ２）とそれを駆動するドライバＩＣ（１１０）が１つのパッケージに封入され、ＰＷＭ方式で出力電圧を制御して入力電圧を降圧した電圧を出力するスイッチング電源装置を構成するモジュール（１００）において、ハイ側のパワーＭＯＳトランジスタ（Ｑ１）のゲート駆動電圧を生成するゲート駆動回路（１１１）の電源電圧（ＨＶＣＣ）とロウ側のパワーＭＯＳトランジスタ（Ｑ２）のゲート駆動電圧を生成するゲート駆動回路（１１２）の電源電圧（ＬＶＣＣ）を外部より別々に設定できるように構成した。【選択図】  図３
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【特許請求の範囲】
【請求項１】
インダクタに電流を流すパワートランジスタとそれを駆動するドライバＩＣとを有し、パルス幅変調（ＰＷＭ）方式でパワートランジスタをスイッチング制御して入力電圧を降圧した電圧を出力する電源ドライバ装置であって、
第１と第２の電源電圧端子間に直列形態に接続された２つのパワートランジスタを備え、
上記２つのパワートランジスタのうち、第１の電源電圧端子側のパワートランジスタのゲート駆動電圧を生成する第１のゲート駆動回路の電源電圧と第２の電源電圧端子側のパワートランジスタのゲート駆動電圧を生成する第２のゲート駆動回路の電源電圧とがそれぞれ別個に設定可能にされることを特徴とする電源ドライバ装置。
【請求項２】
上記ドライバＩＣは、１つのパッケージに封入され、
上記ドライバＩＣは、
前記第１のゲート駆動回路の電源電圧を外部より任意に設定可能な第１の外部端子と、
前記第２のゲート駆動回路の電源電圧を外部より任意に設定可能な第２の外部端子と、
を備えることを特徴とする請求項１に記載の電源ドライバ装置。
【請求項３】
前記２つのパワートランジスタの導通期間が重ならないように、前記第１のゲート駆動回路の入力信号と前記第２のゲート駆動回路の入力信号を生成する制御論理回路と、
該制御論理回路の電源電圧を外部より供給する第３の外部端子とを備えることを特徴とする請求項２に記載の電源ドライバ装置。
【請求項４】
上記２つパワートランジスタと上記ドライバＩＣとが、１つのパッケージに封入され、
上記電源ドライバ装置は、
前記第１のゲート駆動回路の電源電圧を外部より任意に設定可能な第１の外部端子と、
前記第２のゲート駆動回路の電源電圧を外部より任意に設定可能な第２の外部端子と、
を含むことを特徴とする請求項１に記載の電源ドライバ装置。
【請求項５】
インダクタに電流を流すパワートランジスタとそれを駆動するドライバＩＣとが１つのパッケージに封入され、ＰＷＭ方式でパワートランジスタをスイッチング制御して入力電圧を降圧した電圧を出力する電源ドライバ装置であって、
第１と第２の電源電圧端子間に直列形態に接続された２つのパワートランジスタを備え、少なくとも第２の電源電圧端子側のパワートランジスタのゲート駆動電圧を生成するゲート駆動回路の電源電圧が上記パッケージの外部から可変可能にされることを特徴とする電源ドライバ装置。
【請求項６】
前記第２のゲート駆動回路の電源電圧を外部より任意に設定可能な外部端子を備えることを特徴とする請求項５に記載の電源ドライバ装置。
【請求項７】
前記２つのパワートランジスタの導通期間が重ならないように、前記第１のゲート駆動回路の入力信号と前記第２のゲート駆動回路の入力信号を生成する制御論理回路と、前記外部端子とは別個に設けられた第３の外部端子より供給された電源電圧に基づいて内部電源電圧を生成する内部電源回路とを備え、
前記内部電源回路により生成された電源電圧から前記インダクタが接続される前記２つのパワートランジスタの接続ノードの電位を基準とする昇圧した電圧を生成し、
前記制御論理回路は前記内部電源回路により生成された電源電圧により動作され、
前記第１のゲート駆動回路は前記昇圧した電圧と前記内部電源回路により生成された電源電圧により動作されるように構成されていることを特徴とする請求項６に記載の電源ドライバ装置。
【請求項８】
前記第３の外部端子より供給された電源電圧に基づいて内部電源電圧を生成する内部電源回路と、
前記制御論理回路により生成され前記第１のゲート駆動回路に供給された信号のレベルを変換する第１のレベル変換回路と、
前記制御論理回路により生成され前記第２のゲート駆動回路に供給された信号のレベルを変換する第２のレベル変換回路と、
前記外部端子により供給された電源電圧を基準にして該電圧よりも所定電位だけ低い定電圧を生成する定電圧回路とを備え、
前記内部電源電圧と該定電圧回路により生成された定電圧が、前記第２のゲート駆動回路と前記第２のレベル変換回路に印加されるように構成され、
前記外部端子により供給された電源電圧に依らず、前記第２のゲート駆動回路の出力段のＭＯＳのゲートには前記内部電源電圧あるいは前記所定電位以上の電圧が印加されないことを特徴とする請求項６に記載の電源ドライバ装置。
【請求項９】
前記内部電源電圧と前記定電圧回路の生成する電源の各出力電位差が略同等であることを特徴とする請求項８に記載の電源ドライバ装置。
【請求項１０】
前記第１のゲート駆動回路の出力段は、前記内部電源回路により生成された電源電圧から前記インダクタが接続される前記２つのパワートランジスタの接続ノードの電位を基準とする昇圧した電圧により動作されるように構成されていることを特徴とする請求項１〜８のいずれかに記載の電源ドライバ装置。
【請求項１１】
前記昇圧した電圧を生成するための昇圧回路を構成するダイオード素子が前記ドライバＩＣ内部に形成されていることを特徴とする請求項１〜８のいずれかに記載の電源ドライバ装置。
【請求項１２】
前記昇圧した電圧を生成するための昇圧回路を構成する容量素子を接続する外部端子が設けられていることを特徴とする請求項１１に記載の電源ドライバ装置。
【請求項１３】
請求項１〜１２のいずれかに記載の電源ドライバ装置と、該電源ドライバ装置に接続されたインダクタと、該インダクタに流された電流を蓄積する平滑容量と、該平滑容量に発生された電圧に応じて前記電源ドライバ装置に与えるＰＷＭ制御パルスを生成し、供給する制御装置とを備えていることを特徴とするスイッチング電源装置。
【請求項１４】
第１と第２の電源電圧端子間に直列形態に接続されインダクタに電流を流す２つのパワートランジスタをＰＷＭ方式で相補的にスイッチング制御して入力電圧を降圧した電圧を出力する電源ドライバ用半導体集積回路であって、
前記パワートランジスタのうち前記第１の電源電圧端子側のパワートランジスタのゲート駆動電圧を生成する第１のゲート駆動回路の電源電圧と、前記第２の電源電圧端子側のパワートランジスタのゲート駆動電圧を生成する第２のゲート駆動回路の電源電圧とが外部より別個に設定できるように構成されていることを特徴とする電源ドライバ用半導体集積回路。
【請求項１５】
１つのパッケージに封止された電源ドライバ装置であって、
第１電源電圧端子と、
第２電源電圧端子と、
出力端子と
上記第１電源電圧端子と上記出力端子との間に、そのソース・ドレイン経路が結合された第１出力トランジスタと、
上記出力端子と上記第２電源電圧端子との間に、そのソース・ドレイン経路が結合された第２出力トランジスタと、
上記第１出力トランジスタのゲート電極に駆動電圧を供給する第１ゲート駆動回路と、
上記第２出力トランジスタのゲート電極に駆動電圧を供給する第２ゲート駆動回路と、
上記第１ゲート駆動回路に結合され、上記第１ゲート駆動回路の電源電圧が供給される第１の外部端子と、
上記第２ゲート駆動回路に結合され、上記第２ゲート駆動回路の電源電圧が供給される第２の外部端子と、
を有すること特徴とする電源ドライバ装置。
【請求項１６】
上記第１出力トランジスタは、第１半導体チップとされ、
上記第２出力トランジスタは、第２半導体チップとされ、
上記第１及び第２ゲート駆動回路は、第３半導体チップとされることを特徴とする請求項１５に記載の電源ドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を発生する電源装置さらには低電圧で大電流出力および優れた応答特性が要求されるスイッチング・レギュレータに適用して有効な技術に関し、例えばスイッチング用のパワートランジスタとそれを駆動するドライバＩＣ（半導体集積回路）が１つのパッケージに封入されたドライバモジュールおよびそのようなモジュールを使用したスイッチング電源に利用して有効な技術に関する。
【背景技術】
【０００２】
近年、電子機器にはシステム制御装置としてマイクロプロセッサが搭載されるものが多くなっている。また、マイクロプロセッサ（以下、ＣＰＵと称する）の動作周波数はますます高くなる傾向があり、動作周波数の増加に伴って最大動作電流も増大している。ところで、ＣＰＵ内蔵した携帯電子機器等においては、バッテリ電圧をスイッチング・レギュレータで降圧してＣＰＵに動作電流を供給する方式が採用されることが多いが、近年、かかるマイコンシステム用のスイッチング・レギュレータとして、発生すべき電圧が低くかつ大きな電流を出力できるものが要求されるようになって来ている。
【０００３】
また、スイッチング・レギュレータのコイルに電流を流すパワートランジスタとそれを駆動するドライバＩＣが１つのパッケージに封入されたモジュール（以下、電源ドライバモジュールと称する）が提案されている。パワートランジスタとドライバＩＣを内蔵したモジュールにあっては、ドライバＩＣからパワートランジスタまでの配線を短くすることができるため、寄生インダクタンス成分を減らし電力効率を向上させることができるという利点がある。そこで、本発明者らは、図１に示すような構成を有する電源ドライバモジュールおよびそれを用いた降圧型スイッチング・レギュレータについて検討した。図１において、符号１００で示されるのがドライバモジュール、１１０がドライバＩＣ、Ｑ１，Ｑ２がＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）からなるパワートランジスタである。
【０００４】
図１のような構成を有する電源ドライバモジュールおいては、図２に示すように、コントローラ２００から供給されるＰＷＭ（パルス幅変調）制御パルスＰＷＭに基づいて、コイルＬ０に電流を流すパワーＭＯＳトランジスタＱ１，Ｑ２を相補的にオン、オフさせるゲート制御信号ＰＨＧ，ＰＬＧがドライバＩＣ１１０内部で生成される。このとき、信号ＰＨＧ，ＰＬＧの遅延時間のばらつき等でハイレベルの期間が重なるとパワーＭＯＳトランジスタＱ１，Ｑ２に貫通電流が流れてしまう。そこで、この貫通電流を確実に防止する一方法として、ドライバＩＣ１１０内のコントロールロジック１２０では、ゲート制御信号ＰＨＧ，ＰＬＧのハイレベルの期間が重ならないようにしていわゆるデッドタイムを有するようにしたゲート制御信号ＰＨＧ，ＰＬＧを形成する方式が知られている。
【０００５】
また、ハイ側のパワーＭＯＳトランジスタＱ１がオンされると出力端の電圧ＬＸが入力電圧Ｖinに向かって上昇するため、Ｑ１のゲート・ソース間電圧が小さくなる。このとき、パワーＭＯＳトランジスタＱ１としてＮチャネルＭＯＳトランジスタを用いていると、ゲート端子には入力電圧Ｖinよりもしきい値電圧分以上高い電圧が印加されないとＱ１がオンしなくなる。そこで、電源電圧端子ＰＶＣＣと出力端子ＯＵＴとの間にブートストラップ用のダイオードＤ１および容量Ｃ１を接続して昇圧した電圧ＶbootでパワーＭＯＳトランジスタＱ１の前段のゲート駆動回路１１１を動作させるようにすることが行なわれている。なお、電源ドライバモジュールに関する技術としては、例えば非特許文献１に記載されているものがある。
【非特許文献１】Ｉｎｔｅｒｓｉｌ社発行、「ＩＳＬ６５７１」データシートｐ１〜ｐ１０
【発明の開示】
【発明が解決しようとする課題】
【０００６】
図１の電源ドライバモジュールにおいては、ハイ側のパワーＭＯＳトランジスタＱ１とロウ側のパワーＭＯＳトランジスタＱ２のゲート端子を駆動する前段のゲート駆動回路１１１，１１２の電源電圧が共通（ＰＶＣＣ）であり、Ｑ１，Ｑ２のゲート・ソース間電圧Ｖｇｓは同一とされている。
【０００７】
しかしながら、前述したように、マイコンシステム用のスイッチング・レギュレータは、低電圧で大電流を出力できるものが要求されるようになってきており、例えば１２Ｖのような電圧に基づいて１．２Ｖのような低い電圧を発生する降圧型のスイッチング・レギュレータにあっては、ＰＷＭ制御パルスのデューティは１０％のように小さい。そのため、ハイ側のパワーＭＯＳトランジスタＱ１に比べてロウ側のパワーＭＯＳトランジスタＱ２がオンされる時間の方がかなり長くなる。従って、かかる低電圧、大出力電流のスイッチング・レギュレータにおいては、ロウ側のパワーＭＯＳトランジスタＱ２における電力損失を抑えることが、レギュレータの効率を向上させる上で重要である。
【０００８】
また、パワーＭＯＳトランジスタにおける電力損失の中で導通損失を抑えるには駆動電圧を高くしてＭＯＳのオン抵抗を低くするのが良いが、駆動電圧を高くするとオン／オフ切替え時間が長くなる。つまり、導通損失低減とオン／オフ切替え時間の短縮とはトレードオフの関係にあるので、最適なゲート駆動電圧を見つけるのが重要である。一方、レギュレータの小型化を図る観点からは、スイッチング周波数が高くするのが望ましいが、スイッチング周波数を高くするとスイッチング損失が増大する。このスイッチング損失を減らすとともに出力の変化に対するモジュールの応答性を向上させるには、パワーＭＯＳトランジスタの動作速度を速くするのが有効である。
【０００９】
さらに、図１のドライバモジュールにおいては、ハイ側のパワーＭＯＳトランジスタＱ１とロウ側のパワーＭＯＳトランジスタＱ２が同じ半導体チップであるとは限らない。使用条件に応じて，ハイ側／ロウ側それぞれに適した特性のパワーＭＯＳトランジスタＱ１，Ｑ２がモジュール化される。そのため、ハイ側のパワーＭＯＳトランジスタＱ１とロウ側のパワーＭＯＳトランジスタＱ２とで、それぞれ最適なゲート駆動電圧が異なる場合がある。
【００１０】
本発明者らは、上記のような課題を解決するには、ハイ側のパワーＭＯＳトランジスタＱ１のゲート駆動電圧とロウ側のパワーＭＯＳトランジスタＱ２のゲート駆動電圧を別々に設定できるようにするのが望ましいとの結論に達した。しかしながら、本発明者らが検討した図１のような構成の電源ドライバモジュールにおいては、ハイ側とロウ側のパワーＭＯＳトランジスタのゲート駆動電圧が同一であったため、充分な高効率化および応答性向上を達成することができないという不具合があることが明らかになった。
【００１１】
この発明の目的は、低電圧、大電流出力のスイッチング電源装置に好適な電源ドライバモジュールを提供することにある。
この発明の他の目的は、電力損失が少なく高効率のスイッチング電源装置およびそれに好適な電源ドライバモジュールを提供することにある。
この発明のさらに他の目的は、出力の変化に対する応答特性に優れるとともに、小型化を図ることができるスイッチング電源装置およびそれに好適な電源ドライバモジュールを提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、インダクタとしてのコイルに電流を流すパワートランジスタとそれを駆動するドライバＩＣとが１つのパッケージに封入され、ＰＷＭ方式でパワートランジスタをスイッチング制御して入力電圧を降圧した電圧を出力するスイッチング電源装置を構成するドライバモジュール（電源ドライバ装置）において、２つの電源電圧端子間に直列形態に接続された２つのパワーＭＯＳトランジスタのうちハイ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路の電源電圧とロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路の電源電圧とを外部より別々に設定、もしくはハイ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路の電源電圧を固定しロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路の電源電圧を外部より可変できるように構成したものである。
【００１３】
ここで、ハイ側のパワーＭＯＳトランジスタのゲート駆動電圧とロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成する各ゲート駆動回路の電源電圧を外部より異なる電圧に設定する具体的な方法としては、外部から電源電圧を印加する端子を別個に設ける方法や、内部にシリーズレギュレータのような電源回路を設けてレギュレータが出力する電圧を外部より制御する端子を設ける方法などが考えられる。
【００１４】
上記した手段によれば、ハイ側のパワーＭＯＳトランジスタとロウ側のパワーＭＯＳトランジスタのゲートをそれぞれ最適な電圧で駆動することができ、これによってパワーＭＯＳトランジスタにおける損失を低減し、このドライバモジュールを使用した電源装置の電力効率を向上させることができる。また、特に、ロウ側のパワーＭＯＳトランジスタにおける電力損失が問題となる低電圧、大電流出力のスイッチング電源装置において、ロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を高くしてオン抵抗を下げ、電力損失を減らすことができる。
【００１５】
また、ドライバＩＣ内部に定電圧回路と，信号のレベルを変換するレベルシフト回路とを設け、ハイ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路とロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路を構成するＭＯＳトランジスタにそれぞれ比較的ゲート耐圧の低いトランジスタを用いるように構成したものである。
【００１６】
上記した手段によれば、ゲート耐圧の低いトランジスタを用いることで高速動作が可能となり、出力の変化に対する応答特性を向上させることができるとともに、スイッチング周波数を高くしてもスイッチング損失がそれほど増大しないため、インダクタンスの低いコイルを用いて電源装置の小型化を図りつつ充分に大きな電流を出力させることが可能となる。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、低電圧、大電流出力のスイッチング電源装置に好適な電源ドライバモジュールを実現することができる。
また、本発明に従うと、電力損失が少なく高効率のスイッチング電源装置およびそれに好適な電源ドライバモジュールを実現することができる。
【００１８】
さらに、本発明に従うと、出力の変化に対する応答特性に優れるとともに、小型化を図ることができるスイッチング電源装置およびそれに好適な電源ドライバモジュールを実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施例を図面に基づいて説明する。
図３は本発明に係る電源ドライバモジュールとそれを適用した降圧型スイッチング・レギュレータの第１の実施例を示す。なお、本明細書においては、複数の半導体チップやディスクリート部品がボンディングワイヤ等の金属配線で各部品が所定の役割を果たすように結合されることで、あたかも、一つの電子部品として扱えるように構成されたものをモジュールと称する。特に制限されるものでないが、この電源ドライバモジュールは、セラミックなどのパッケージに封入して完成品とされる。
【００２０】
図３のスイッチング・レギュレータは、電池などの直流電源から供給される直流電圧Ｖinが入力される電圧入力端子Ｐ０と接地点（ＧＮＤ）との間にそのソース・ドレイン経路が直列に接続された一対の出力トランジスタとしてのパワーＭＯＳトランジスタＱ１，Ｑ２および該トランジスタＱ１，Ｑ２のゲート端子を駆動するドライバＩＣ１１０などを内蔵した電源ドライバモジュール１００と、該モジュール１００の出力端子ＯＵＴと負荷との間に接続されるインダクタとしてのコイルＬ０と、該コイルＬ０の負荷側のノードｎ１と接地点との間に接続され出力電圧Ｖoutを安定化させる平滑容量Ｃ０と、該平滑容量Ｃ０と並列に接続された出力電圧検出用の直列形態の抵抗Ｒ１およびＲ２と、該抵抗Ｒ１およびＲ２の接続ノードｎ２の電位ＶFBに基づいてドライバＩＣ１１０に対してＰＷＭ制御パルスＰＷＭを生成して供給するコントローラ（ＰＷＭ制御回路）２００などから構成されている。
【００２１】
実施例の電源ドライバモジュール１００には、パワーＭＯＳトランジスタＱ１とＱ２がそれぞれドライバＩＣ１１０とは別個の半導体チップとして形成されたものが、ドライバＩＣ１１０と共に内蔵されている。また、パワーＭＯＳトランジスタＱ１，Ｑ２は共にＮチャネル型のＭＯＳＦＥＴ（電界効果トランジスタ）が用いられている。Ｎチャネル型のＭＯＳＦＥＴの方がＰチャネル型のＭＯＳＦＥＴよりも低オン抵抗、高速動作可能であるためである。
【００２２】
ドライバＩＣ１１０は、入力電圧Ｖin側（ハイ側と称する）のパワーＭＯＳトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１と、接地電位ＧＮＤ側（ロウ側と称する）のパワーＭＯＳトランジスタＱ２のゲート駆動電圧を生成するゲート駆動回路１１２と、前記コントローラ２００からのＰＷＭ制御パルスＰＷＭに基づいてパワーＭＯＳトランジスタＱ１とＱ２が同時にオン状態になって貫通電流が流れないようにデッドタイムを有しかつ相補的にオン・オフされるように、前記ゲート駆動回路１１１，１１２の入力信号ＰＨＧ，ＰＬＧを生成するコントロールロジック１２０などから構成されている。
【００２３】
この実施例においては、ドライバＩＣ１１０に、前記ゲート駆動回路１１１の電源電圧ＨＶＣＣを印加するための外部電源端子Ｐ１と、前記ゲート駆動回路１１２の電源電圧ＬＶＣＣを印加するための外部電源端子Ｐ２と、前記コントロールロジック１２０の電源電圧ＶＣＣを印加するための外部電源端子Ｐ３がそれぞれ設けられている。また、電源電圧ＨＶＣＣの端子Ｐ１とハイ側のパワーＭＯＳトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１の電源端子との間にはダイオードＤ１が接続されているとともに、ダイオードＤ１のカソード端子（ゲート駆動回路１１１の電源端子）に接続された外部端子Ｐ４が設けられており、該外部端子Ｐ４とモジュールの出力端子ＯＵＴとの間に容量素子Ｃ１が接続されることによりダイオードＤ１と容量素子Ｃ１がゲート駆動回路１１１の電源電圧を昇圧するブートストラップ回路を構成するようにされている。
【００２４】
前記ゲート駆動回路１１１と１１２によりハイ側のパワーＭＯＳトランジスタＱ１とロウ側のパワーＭＯＳトランジスタＱ２が、入力ＰＷＭ制御パルスＰＷＭのパルス幅に応じて相補的にオン、オフ動作されることによりコイルＬ０に電流が流され、ＰＷＭ制御パルスのデューティ比に応じた電圧Ｖoutが出力される。例えば、実施例のスイッチング・レギュレータにおける入力電圧Ｖinが１２Ｖで、出力電圧が１．２Ｖの場合、ＰＷＭ制御パルスＰＷＭのデューティは約１０％となる。
【００２５】
また、この実施例のスイッチング・レギュレータでは、ドライバＩＣ１１０内のコントロールロジック１２０において、コントローラ２００から供給されるＰＷＭ制御パルスＰＷＭに基づいて、前記ゲート駆動回路１１１と１１２に入力されるゲート制御信号ＰＨＧ，ＰＬＧが生成される。このとき、信号ＰＨＧ，ＰＬＧの遅延時間のばらつき等でハイレベルの期間が重なるとパワーＭＯＳトランジスタＱ１，Ｑ２に貫通電流が流れてしまうので、これを回避するためコントロールロジック１２０では、ゲート制御信号ＰＨＧ，ＰＬＧのハイレベルの期間が重ならないように、デッドタイムを有するゲート制御信号ＰＨＧ，ＰＬＧが形成される（図５参照）。
【００２６】
本実施例のモジュールにおいては、ゲート駆動回路１１１と１１２の電源電圧ＨＶＣＣ，ＬＶＣＣを供給するための外部電源端子Ｐ１，Ｐ２が別個に設けられているため、ハイ側とロウ側のパワーＭＯＳトランジスタＱ１，Ｑ２のゲート駆動電圧をそれぞれ別個に最適化することができる。電源電圧ＨＶＣＣとＬＶＣＣは、使用するパワーＭＯＳトランジスタＱ１，Ｑ２の特性に応じて所望の動作速度が得られかつ損失が少なくなるように決定される。
【００２７】
図５に、本実施例のモジュールを適用したスイッチング・レギュレータにおける各部の電圧波形を示す。本発明に先立って検討した図１のレギュレータにおける各部の電圧波形を示す図２と比較すると明らかなように、図１のレギュレータではハイ側とロウ側のパワーＭＯＳトランジスタＱ１，Ｑ２のゲート・ソース間に印加される電圧ＨＧ−ＬＸとＬＧとが同一のＰＶＣＣであったものが、本実施例ではそれぞれＨＶＣＣとＬＶＣＣとなる。
【００２８】
図４は、図３の実施例の変形例を示す。この変形例は、ブートストラップ回路を構成するダイオードＤ１をドライバＩＣ１１０のチップに内蔵させる代わりに、外付け素子として接続するようにしたものであり、このように構成することによって図３の実施例に比べてドライバＩＣ１１０に設けるべき外部端子数を減らすことができるという利点がある。
【００２９】
また、図３の実施例では、ゲート駆動回路１１１用の電源電圧ＨＶＣＣとコントロールロジック１２０用の電源電圧ＶＣＣを別個にしているが、チップ内部にゲート駆動回路１１１用の電源電圧ＨＶＣＣを生成するシリーズレギュレータのような電源回路を設け、この電源回路によって電源電圧ＶＣＣから所望のレベルの電圧ＨＶＣＣを生成し、ブートストラップ回路を構成するダイオードＤ１を介してゲート駆動回路１１１へ供給するように構成しても良い。このように構成することにより、図３の実施例に比べてドライバＩＣ１１０に設けられる外部端子数を減らすことができる。
【００３０】
図６は本発明に係る電源ドライバモジュールの第２の実施例を示す。
この第２実施例は、第１実施例におけるゲート駆動回路１１１，１１２内に定電圧回路１３１〜１３３およびレベルシフト回路１４１〜１４３を設けるとともに、ドライバＩＣ１１０内にコントロールロジック１２０やゲート駆動回路１１１，１１２内のレベルシフト回路１４１〜１４３および論理ゲート回路ＩＮＶ１，ＩＮＶ２等の電源電圧を発生する電源回路１３０を設けたものである。電源回路１３０は、シリーズレギュレータなどで構成され、外部から供給される１２Ｖのような電源電圧ＶＣＣに基づいて内部回路の動作に必要な例えば５Ｖのようなレベルの内部電源電圧Ｖcc_LLを生成し、コントロールロジック１２０やゲート駆動回路１１１，１１２内のレベルシフト回路１４１〜１４３およびインバータＩＮＶ１，ＩＮＶ２へ供給する。内部電源電圧Ｖcc_LLは、接地電位ＧＮＤを基準としそれよりもＶref（例えば５Ｖ）だけ高い電位とされる。
【００３１】
上記のように、定電圧回路１３１〜１３３およびレベルシフト回路１４１〜１４３を設けたのは、ゲート駆動回路１１１，１１２を構成するＭＯＳトランジスタとしてゲート耐圧の低い素子を用いることにより、回路の高速化を図ったためである。以下、その理由について、詳しく説明する。定電圧回路およびレベルシフト回路それ自身は公知の回路と同一のものを使用することができるので、具体的な回路の図示と説明は省略する。定電圧回路１３１〜１３３は、シリーズレギュレータでもよいし、オペアンプやツェナーダイオードなどを用いた定電圧電源回路で構成することもできる。
【００３２】
パワーＭＯＳトランジスタＱ１，Ｑ２における損失を減らすにはＱ１，Ｑ２のゲート電圧を高くしてオン抵抗を下げる必要があり、そのためにはゲート駆動回路１１１，１１２へ比較的高い電源電圧ＨＶＣＣ，ＬＶＣＣを与えて動作させるのが望ましい。また、パワーＭＯＳトランジスタＱ１，Ｑ２におけるスイッチング損失を減らすにはオン・オフ切替え時間を短くする必要があり、それにはゲート駆動回路１１１，１１２の出力段のＭＯＳトランジスタは高速で動作するものを使用するのが良い。
【００３３】
ところが、周知のように、ＭＯＳトランジスタは、そのゲート耐圧を高くするためゲート酸化膜の厚みを厚くするとしきい値電圧Ｖｔｈが高くなり、電流能力が低下する。これを補うにはサイズ（ゲート幅）を大きくすれば良いが、そのようにするとゲート容量が増大するため高速動作ができなくなる。高速動作のためにはゲート酸化膜の薄いつまり低耐圧のＭＯＳトランジスタを使用するのが良い。
【００３４】
一方、スイッチング・レギュレータにとっては、パワーＭＯＳトランジスタＱ１，Ｑ２のオン・オフ切替え時間を短くするためゲート駆動回路１１１，１１２の出力段のＭＯＳトランジスタとして低耐圧であるが高速動作可能なトランジスタを使用し、パワーＭＯＳトランジスタＱ１，Ｑ２のオン抵抗を下げるため高電圧を出力できるようにゲート駆動回路１１１，１１２の電源電圧ＨＶＣＣ，ＬＶＣＣを高くするのが良いが、そのようにするとゲート駆動回路１１１，１１２の出力段のＭＯＳトランジスタのゲートに高い電圧が印加されてゲート絶縁膜が破壊されおそれがある。そこで、この実施例のドライバＩＣは、ゲート駆動回路１１１，１１２の出力段のＭＯＳトランジスタＭＰ１〜ＭＮ２に低耐圧（５〜６Ｖ）のトランジスタを使用するとともに、定電圧回路１３１〜１３３およびレベルシフト回路１４１〜１４３をゲート駆動回路１１１，１１２に設けて、出力ＭＯＳがゲート破壊を起こさずに高電圧を出力しかつ高速動作できるように構成されている。
【００３５】
また、この実施例のドライバＩＣにおいては、ハイ側のゲート駆動回路１１１は、コントロールロジック１２０からの信号ＰＨＧを受けるインバータＩＮＶ１と、該インバータＩＮＶ１の出力信号をレベルシフトする第１のレベルシフト回路１４１および第２のレベルシフト回路１４２と、電源電圧端子ＨＶＣＣと出力端子ＯＵＴとの間に直列に接続され第１のレベルシフト回路１４１でレベルシフトされた信号をゲート端子に受けるＰチャネルＭＯＳトランジスタＭＰ１および第２のレベルシフト回路１４２でレベルシフトされた信号をゲート端子に受けるＮチャネルＭＯＳトランジスタＭＮ１と、前記ブートストラップ回路（Ｄ１，Ｃ１）により昇圧された電圧Ｖbootを基準にこれよりも所定のレベルＶrefだけ低い電圧を発生し第１のレベルシフト回路１４１に供給する定電圧回路１３１と、出力電圧Ｖout（レベルＬＸ）を基準にこれよりも所定のレベルＶrefだけ高い電圧を発生し第２のレベルシフト回路１４２に供給する定電圧回路１３２とにより構成されている。本発明は上記回路構成に限定されるものではなく、前記ＭＰ１，ＭＮ１で構成される出力段の手前にそれぞれプリドライバ回路等があっても本発明は有効である。
【００３６】
また、ロウ側のゲート駆動回路１１２は、コントロールロジック１２０からの信号ＰＬＧを受けるインバータＩＮＶ２と、該インバータＩＮＶ２の出力信号をレベルシフトする第３のレベルシフト回路１４３と、電源電圧端子ＬＶＣＣと接地点ＧＮＤとの間に直列に接続され第３のレベルシフト回路１４３でレベルシフトされた信号をゲート端子に受けるＰチャネルＭＯＳトランジスタＭＰ２およびインバータＩＮＶ２の出力信号をゲート端子に受けるＮチャネルＭＯＳトランジスタＭＮ２と、外部端子に印加されている電源電圧ＬＶＣＣを基準にこれよりも所定のレベルＶrefだけ低い電圧を発生し第３のレベルシフト回路１４３に供給する定電圧回路１３３とにより構成されている。本発明は上記回路構成に限定されるものではなく、前記ＭＰ２，ＭＮ２で構成される出力段の手前にそれぞれプリドライバ回路等があっても本発明は有効である。
【００３７】
第１のレベルシフト回路１４１は、振幅Ｖcc_LL〜ＧＮＤの信号を，振幅Ｖboot〜（Ｖboot−Ｖref）の信号に変換する。また、第２のレベルシフト回路１４２は、振幅Ｖcc_LL〜ＧＮＤの信号を振幅（ＬＸ＋Ｖref）〜ＬＸの信号に変換する。さらに、第３のレベルシフト回路１４３は、振幅Ｖcc_LL〜ＧＮＤの信号を振幅ＬＶＣＣ〜（ＬＶＣＣ−Ｖref）の信号に変換する。これにより、電源電圧ＨＶＣＣ，ＬＶＣＣに依らず、図７に示すようにゲート駆動回路１１１，１１２の出力段のＭＯＳトランジスタＭＰ１〜ＭＮ２のゲート・ソース間電圧MP1_Vgs, MN1_Vgs, MP2_Vgs, MN2_VgsがＶrefに制限され、ＭＯＳトランジスタＭＰ１〜ＭＮ２が低耐圧の素子であってもゲート破壊を起こすのを防止することができる。
【００３８】
図８は本発明に係る電源ドライバモジュールの第３の実施例の回路構成図を、図９はそのタイミングチャートを示す。
この実施例は、図６の第２実施例におけるハイ側のゲート駆動電圧は定電圧回路１３０で決まる固定電圧とし、ロウ側のゲート駆動電圧のみ電源電圧ＬＶＣＣで設定可能としたものである。ロウ側のゲート駆動回路１１２にのみ定電圧回路１３３を設けて出力段のＭＯＳトランジスタＭＰ２のゲート制御信号ＨＬＧをレベルシフト回路１４３でレベルシフトするように構成している。ロウ側のゲート駆動電圧のみ設定可能としたのは，モジュールの入力電圧Ｖinが１２Ｖで、レギュレータの出力電圧が１．２Ｖのような低電圧出力の場合、ＰＷＭ制御パルスのデューティは約１０％となるため、ロウ側のパワーＭＯＳトランジスタＱ２がオンしている時間が長くなり、Ｑ１よりもＱ２における損失を減らすことが重要となるからである。
【００３９】
そこで、この実施例では、ロウ側のパワーＭＯＳトランジスタＱ２としてハイ側のパワーＭＯＳトランジスタＱ１よりもサイズの大きな素子を使用している。これとともに、ロウ側のゲート駆動回路１１２の出力段のＭＯＳトランジスタＭＰ２，ＭＮ２を低耐圧（５〜６Ｖ）で高速動作可能な素子で構成して、ゲート駆動回路１１２へ比較的高い電圧ＬＶＣＣに与えてもゲート破壊を起こさないようにしつつロウ側のパワーＭＯＳトランジスタＱ２のゲート端子を比較的高い電圧で駆動してオン抵抗を下げるとともに、スイッチング損失を減らすように構成されている。ハイ側のゲート駆動回路１１１は電源電圧１３０から供給される比較的低い内部電源電圧Ｖcc_LLで動作するため，出力段のＭＯＳトランジスタＭＰ１，ＭＮ１は低耐圧の素子で構成できる。ただし、出力段のＭＯＳトランジスタＭＰ１，ＭＮ１の低電位側の電源電圧は出力電位（出力端子ＯＵＴの電位）ＬＸであるので、ＭＰ１，ＭＮ１のゲート駆動信号ＩＨＧもＬＸを基準とする必要があるため、レベルシフト回路１４４を設けている。
【００４０】
図１０は、図８の実施例の変形例を示す。この変形例は、モジュールという形態をとらずに、ドライバＩＣ１１０とパワーＭＯＳトランジスタＱ１，Ｑ２、コントローラ２００等で電源装置を構成したものである。この変形例は、パワーＭＯＳトランジスタＱ１，Ｑ２としてシステムに最適な特性の素子を選択して使用することができるという利点がある。より具体的には、例えば使用する入力電圧Ｖinと発生する電圧Ｖoutの比すなわちＰＷＭ制御パルスＰＷＭのデューティ比に応じて損失が最も少なくなるような特性を有するパワーＭＯＳトランジスタを選択して電源装置を構成し、これによって電源装置の電力効率を向上させるようなことができる。
【００４１】
図１１は本発明に係る電源ドライバモジュールの第４の実施例を示す。
この実施例は、図８の実施例のモジュールにおいて、出力電位ＬＸとロウ側のパワーＭＯＳトランジスタＱ２のゲート電圧ＬＧをコントロールロジック１２０にフィードバックするとともに、ゲート駆動回路１１１内の途中の信号ＦＢＨＧをコントロールロジック１２０にフィードバックして、これらの信号の変化に応じてゲート駆動回路１１１，１１２の制御信号ＰＨＧとＰＬＧのタイミングを調整することで、ハイ側とロウ側のパワーＭＯＳトランジスタＱ１，Ｑ２が同時にオン状態になって貫通電流が流れる事態を確実に回避できるようにしたものである。
【００４２】
ここで、出力電位ＬＸのみをコントロールロジック１２０にフィードバックして、出力電位の変化に応じてゲート駆動回路１１１，１１２の制御信号ＰＨＧとＰＬＧのタイミングを調整する方式も考えられる。しかしながら、前述したような降圧型スイッチング・レギュレータにおいては、負荷が急に軽くなった場合に、出力電位ＬＸの立ち下がり速度が立ち上がり速度にくらべてかなり遅くなり、それによって出力電圧Ｖoutが変動してしまうという不具合がある。
【００４３】
そこで、本実施例では、ゲート駆動回路１１１の途中からフィードバックされた信号ＦＢＨＧを所定の時間だけ遅延させるディレイ回路（もしくはタイマ回路）１２１がコントロールロジック１２０に設けられており、ＮＡＮＤゲートＧ１で出力ノードの電位ＬＸと所定の時間だけ遅延された信号ＦＢＨＧのタイミングを比較して、立下りのタイミングの早い方の変化に応じて、ＡＮＤゲートＧ２の一方の入力を変化させてゲート駆動回路１１２の制御信号ＰＬＧのタイミングを調整するように構成されている。
【００４４】
その結果、負荷が急に軽くなった場合にゲート駆動回路１１２の制御信号ＰＬＧのタイミングを早くすることで出力電位ＬＸの立ち下がりを早くさせることができ、それによって出力電圧Ｖoutの変動を抑え安定化させることができるという利点がある。出力電位ＬＸの立ち上がりは負荷の大小に関係なく比較的速いので、コントローラ２００からのＰＷＭ制御パルスＰＷＭを一方の入力とするＡＮＤゲートＧ３の他方の反転入力端子に、ゲート駆動回路１１２の出力すなわちロウ側のパワーＭＯＳトランジスタＱ２のゲート電圧ＬＧを入力させてその立下りタイミングでハイ側ゲート駆動回路１１１の制御信号ＰＨＧを立ち上げるように構成されている。
【００４５】
なお、本実施例では、ゲート駆動回路１１１の途中から引き出されてコントロールロジック１２０へフィードバックされる信号ＦＢＨＧはレベルシフト回路１４４でＬＸ基準にシフトされた信号であり、コントロールロジックの接地電位ＧＮＤ基準の他の入力信号に合わせるため、レベルシフト回路１４５が設けられている。また、出力ノードの電位ＬＸは入力電圧Ｖin〜接地電位ＧＮＤ振幅の信号であり、コントロールロジックの他の信号の振幅に合わせるため、電圧クランプ回路１４６が設けられている。
【００４６】
図１２は第４の実施例の電源ドライバモジュールにおけるコントロールロジック１２０の変形例を示す。この変形例は、コントロールロジック１２０内に、ゲート駆動回路１１１の途中から引き出されてフィードバックされる信号ＦＢＨＧをレベルシフトするレベルシフト回路１４５およびディレイ回路１２１と共に、信号ＦＢＨＧを、接地電位を基準にクランプする電圧クランプ回路１４６と、該電圧クランプ回路１４６の出力とディレイ回路１２１の出力をＮＡＮＤゲートＧ１に入力するようにしたものである。信号ＦＢＨＧを電圧クランプ回路１４６に接続することにより，出力電位ＬＸとハイ側のパワーＭＯＳトランジスタのゲート駆動電圧を同時にモニタ可能となり、出力電位ＬＸが外付け定数などの影響でリンギングなどのノイズが大きい場合においても、安定した信号をＮＡＮＤゲートＧ１に伝達することができる。
【００４７】
図１３には、電圧クランプ回路１４６の具体的な回路例が示されている。
【００４８】
この実施例の電圧クランプ回路は、前記レギュレータ１３０で生成された電圧Ｖcc_LLが印加された電源端子と接地点ＧＮＤとの間に直列に接続されたＭＯＳトランジスタＭ１１，Ｍ１２からなる入力側のＣＭＯＳインバータと、信号の入力端子とＭ１１のゲート端子との間に接続されたＭＯＳトランジスタＭ１３と、Ｍ１１のゲート端子と接地点ＧＮＤとの間に並列に接続されたＭＯＳトランジスタＭ１４およびキャパシタＣｉと、Ｍ１２のドレイン端子と接地点ＧＮＤとの間に直列に接続されたＭＯＳトランジスタＭ１５と、電源端子と接地点ＧＮＤとの間に直列に接続されＭ１２のドレイン端子にゲート端子が接続されたＭＯＳトランジスタＭ１６，Ｍ１７からなる出力側のＣＭＯＳインバータとにより構成されている。上記ＭＯＳトランジスタＭ１５のゲート端子には、出力側のＣＭＯＳインバータ回路の出力信号Ｖｏが帰還されている。
【００４９】
ＭＯＳトランジスタＭ１１，Ｍ１６はＰチャネルＭＯＳＦＥＴからなり、ＭＯＳトランジスタＭ１２，Ｍ１３，Ｍ１５およびＭ１７はＮチャネルＭＯＳＦＥＴからなる。また、ＭＯＳトランジスタＭ１３には、半導体チップ上で横方向に端子を拡散させた高耐圧のＬＤＭＯＳ（Laterally Diffused MOSFET）が用いられる。ＭＯＳトランジスタＭ１４は、デプレッション型のＭＯＳトランジスタからなり、ゲートとソースが結合されることにより、所定の電流を流す電流源として機能する。この電流源は、ゲートに所定電圧が印加されたエンハンスメント型のＮチャネルＭＯＳＦＥＴで構成してもよいし、ポリシリコン層等で構成された高抵抗素子で構成してもよい。キャパシタＣｉはＭＯＳ容量により構成することができる。このゲート容量は、例えばＭＯＳトランジスタＭ１２の数１０個分相当のＭＯＳＦＥＴを用いて構成され、約１ｐＦのような容量値を持つように形成される。
【００５０】
この実施例のクランプ回路の入力側ＣＭＯＳインバータ回路は、出力信号ＶｏがロウレベルのときにＭＯＳトランジスタＭ１５がオフ状態となり、ＭＯＳトランジスタＭ１１とＭ１２のコンダクタンス比に対応した第１の論理しきい値を持つようにされる。これに対して、出力信号ＶｏがハイレベルのときにＭＯＳトランジスタＭ１５はオン状態となり、ＭＯＳトランジスタＭ１２とＭ１５が並列形態となり、入力側のＣＭＯＳインバータ回路は上記第１の論理しきい値よりも低い論理しきい値に変化する。これにより、入力信号Ｖｉがロウレベルからハイレベルに変化するときは上記高い第１論理しきい値となり、ハイレベルからロウレベルに変化するときは上記低い第２論理しきい値となるというヒステリシス伝達特性を持つようにされる。これによって、入力信号Ｖｉが上記第１論理しきい値電圧以上になると、それよりも低い第２論理しきい値電圧以下にならなければ出力信号Ｖｏが変化しなくなるので、入力信号Ｖｉが入力回路の論理しきい値電圧付近のときにノイズが発生してもそれに応答して出力信号Ｖｏが変化しないから、安定した出力が得られる。
【００５１】
図１３の電圧クランプ回路は、Ｖboot−ＬＸのような振幅の入力信号ＶｉをＶcc_LL−ＧＮＤの振幅の信号に変換して出力する。このときＭＯＳトランジスタＭ１３のゲートには、制限すべき電圧として電源電圧Ｖcc_LLが供給される。これによって、入力電圧Ｖｉが電源電圧Ｖcc_LLよりも高い場合（Ｖｉ＝Ｖboot）にＭ１３がオン状態にされ、Ｍ１３のソース電圧すなわちＭＯＳトランジスタＭ１２のゲート電圧がＶcc_LL−Ｖthnにクランプされ、出力側インバータの出力Ｖｏはハイレベル（Ｖcc_LL）となる。ここで、ＶthnはＭＯＳトランジスタＭ１３のしきい値電圧である。
【００５２】
入力信号Ｖｉがロウレベル（ＬＸ）でＬＸ<ＶthLの場合、出力側インバータの出力Ｖｏはロウレベル（ＧＮＤ）となる。ここで、ＶthLは入力側インバータ（Ｍ１１，Ｍ１２）の論理しきい値電圧である。この実施例では、上記ＭＯＳトランジスタＭ１３による電圧クランプ動作を安定的かつ高速に行なえるようにするために、Ｍ１３のソース端子と回路の接地電位との間に直流的な電流成分を流すことが可能な電流源としてのＭＯＳトランジスタＭ１４が設けられている。
【００５３】
さらに、この実施例では、トランジスタＭ１３の基体にＭ１４のドレイン電圧が印加されるように構成されている。その理由は、仮に、ＭＯＳトランジスタＭ１３の基体が入力端子側に接続されているとすると、Ｍ１３は入力端子から入力側インバータへ向かう方向に接続されたダイオードと同じ働きの素子となり、電圧クランプ効果が得られないためである。なお、ＭＯＳトランジスタＭ１３の基体は接地点ＧＮＤに接続しても構わないものの、基板バイアス効果によりしきい値電圧Ｖthnが高くなり、入力信号Ｖｉが次段の入力側インバータ回路の論理しきい値に到達しないことにより誤動作を起こすおそれがある。よって、本実施例ではＭＯＳトランジスタＭ１３は、電気的に基板から分離されたＰ型ウェル領域に形成され、かかるＰ型ウェル（チャネル領域）が上記ＭＯＳトランジスタＭ１３の出力側であるＭ１４のドレイン端子に接続されている。これにより、安定的にクランプ動作を行なうことができる。そして、クランプされた電位が入力側のインバータで判別され、出力側のインバータに伝達されて出力される。その結果、通常のクランプ回路に比べて高速にクランプ出力が得られる。
【００５４】
キャパシタＣｉ＝０、つまりキャパシタＣｉが存在しない状態では、ＭＯＳトランジスタＭ１３のソース，ドレイン間の寄生容量Ｃdsによるカップリングによってクランプ電圧が約７．８Ｖも上昇してしまい、その後に前記電流源（Ｍ１４）によって放電が行われて徐々に低下する。つまり、ＭＯＳトランジスタＭ１１とＭ１２によるＣＭＯＳインバータ回路の入力容量が小さく、上記寄生容量Ｃdsとの分圧によって上記約７．８Ｖも上昇してしまうものとなる。
【００５５】
上記キャパシタＣｉの容量値をＣｉ＝０．５ｐＦのとき、Ｃｉ＝１ｐＦのとき、Ｃｉ＝１．５ｐＦのとき、Ｃｉ＝２ｐＦのときのように、クランプ電圧は約３．６Ｖ、３Ｖ、２．６Ｖ、２．２Ｖのように抑えられる。キャパシタＣｉは、入力回路の入力容量でもあるので、容量値を大きくするとＭＯＳトランジスタＭ１３を通したクランプ電圧までの充電時間、あるいは立ち下がり時の放電時間が長くなるので、この実施例では必要最小と考えられるＣｉ＝１ｐＦに設定されている。上記寄生容量Ｃdsでのカップリング動作は、上記キャパシタＣｉの容量値を適当に設定することにより、そのカップリングを利用してクランプ電圧の立ち上がり、立ち下がりを高速にすることができるようになる。
【００５６】
図１４は本発明に係る電源ドライバモジュールを複数個使用した電源システムとしてのマルチフェーズシステムの構成例を示す。
図１４の電源システムは、１つのスイッチング・レギュレータの電流供給能力よりも大きい電流を必要とする負荷に適したシステムである。図１４において、符号１００Ａ，１００Ｂ……１００Ｎが付されているのは、図３，図４，図６，図８，図１１に示されているような構成を有するパワーＭＯＳ内蔵の電源ドライバモジュールであり、複数の電源ドライバモジュールが１つのコントローラ２００によってＰＷＭ駆動制御される。そして、各電源ドライバモジュールによって電流が流されるコイルＬ１，Ｌ２，……ＬＮにはこれと直列に電流センス抵抗Ｒs1，Ｒs2，……ＲsNが接続されており、これらのセンス抵抗の両端子の電圧ＶCS11，ＶCS12；ＶCS21，ＶCS22；……ＶCSN1，ＶCSN2がコントローラ２００にフィードバックされるとともに、コントローラ２００には出力Ｖoutもフィードバックされている。フィードバックする電圧は、図３のように出力端子−接地点間に設けられた抵抗Ｒ１，Ｒ２で分圧された電圧であっても良い。
【００５７】
コントローラ２００は、フィードバックされた出力電圧Ｖoutに基づいて該電圧が目標電圧となるように系全体としてのＰＷＭ制御パルスのデューティを決定するとともに、電流センス抵抗Ｒs1，Ｒs2，……ＲsNの端子間電圧ＶCS11，ＶCS12；ＶCS21，ＶCS22；……ＶCSN1，ＶCSN2に応じて、各コイルＬ１，Ｌ２，……ＬＮに流れる電流が均等になるように各電源ドライバモジュール１００Ａ〜１００Ｎの個々のＰＷＭ制御パルスPWM_1,PWM_2,……PWM_Nを生成して制御を行なうように構成される。これによって、一部のコイルに過大な電流が流れて破損したり特性が劣化したりするのを回避することができる。
【００５８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、ロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路の電源電圧を供給する外部端子を、ハイ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路の電源電圧を供給する外部端子と別個に設けているが、ドライバＩＣチップ内部にシリーズレギュレータのような電源回路と該レギュレータが出力する電圧を外部より制御する端子もしくはレジスタとを設けて、一方のゲート駆動回路の電源電圧から他方のゲート駆動回路の電源電圧を生成させその電圧のレベルをシステムに応じて外部から任意に設定できるように構成することも可能である。
【産業上の利用可能性】
【００５９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である電子機器の電源装置として使用する降圧型スイッチング・レギュレータについて説明したが、本発明は昇圧型のスイッチング・レギュレータなどにも広く利用することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明に先立って検討した電源ドライバモジュールとそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図２】図１のレギュレータにおけるモジュール内の信号のタイミングを示すタイミングチャートである。
【図３】本発明に係る電源ドライバモジュールの第１の実施例とそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図４】図３の第１実施例の電源ドライバモジュールの変形例を示す回路構成図である。
【図５】図３のレギュレータにおけるモジュール内の信号のタイミングを示すタイミングチャートである。
【図６】本発明に係る電源ドライバモジュールの第２の実施例とそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図７】図６のレギュレータにおけるモジュール内の信号のタイミングを示すタイミングチャートである。
【図８】本発明に係る電源ドライバモジュールの第３の実施例とそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図９】図８のレギュレータにおけるモジュール内の信号のタイミングを示すタイミングチャートである。
【図１０】図８の第３実施例の電源ドライバモジュールの変形例を示す回路構成図である。
【図１１】本発明に係る電源ドライバモジュールの第４の実施例とそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図１２】図１１の第４実施例の電源ドライバモジュールの変形例を示すコントロールロジックの論理構成図である。
【図１３】電圧クランプ回路の具体的な回路例を示す回路構成図である。
【図１４】本発明に係る電源ドライバモジュールを複数個使用した電源システムとしてのマルチフェーズシステムの構成例を示すブロック図である。
【符号の説明】
【００６１】
１００  電源ドライバモジュール
１１０  ドライバＩＣ
１１１，１１２  ゲート駆動回路
１２０  コントロールロジック
１２１  ディレイ回路（タイマ回路）
１３０  内部電源回路
１３１〜１３３  定電圧回路
１４１〜１４５  レベルシフト回路
２００  コントローラ
Ｑ１，Ｑ２  パワーＭＯＳトランジスタ
Ｃ１  ブートストラップ用容量
Ｄ１  ブートストラップ用ダイオード
Ｌ０  インダクタ（コイル）
【図１】
2005304218.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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