(57)【要約】【課題】  複数の半導体チップを積層した半導体装置において小型、高速、高密度化を実現するとともに低コスト化が図れる半導体チップおよびその製造方法を提供する。【解決手段】  半導体基板１と、半導体基板１の第１の面７に形成された表面電極８と、表面電極８を除く第１の面７、半導体基板１の側面周囲、半導体基板１の第２の面９に形成された絶縁部１０と、半導体基板１の側面周囲の絶縁部１０に形成されたスルーホール５とを有する半導体チップであって、スルーホール５の内部、絶縁部１０上および表面電極８上に形成された導電パターン６と、第１の面７における導電パターン６の表面の一部を第１の外部電極１１として開口し、第２の面９における導電パターン６の表面の一部を第２の外部電極１２として開口して形成された絶縁層１３とを備えているものである。【選択図】  図１
2005191336.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の第１の面に形成された第１の外部電極と、
前記半導体基板の第２の面に形成された第２の外部電極と、
前記半導体基板の側面周囲に形成された絶縁部と、
前記絶縁部に形成されたスルーホールと
を有し、前記第１の外部電極と前記第２の外部電極とは、前記スルーホールの内部を経由して形成された導電パターンにより電気的に接続されていることを特徴とする半導体チップ。
【請求項２】
半導体基板と、
前記半導体基板の第１の面に形成された表面電極と、
前記表面電極を除く前記第１の面および前記半導体基板の側面周囲ならびに前記半導体基板の第２の面に形成された絶縁部と、
前記半導体基板の側面周囲の前記絶縁部に形成されたスルーホールと、
前記スルーホールの内部，前記絶縁部上および前記表面電極上に形成された導電パターンと
を有し、前記第１の面における前記導電パターンの表面の一部を第１の外部電極として開口し、前記第２の面における前記導電パターンの表面の一部を第２の外部電極として開口して形成された絶縁層とを備えていることを特徴とする半導体チップ。
【請求項３】
半導体基板と、
前記半導体基板の第１の面に形成された第１の外部電極と、
前記半導体基板の第２の面に形成された第２の外部電極と、
前記半導体基板内の所定の位置に前記第１の面から前記第２の面に貫通して形成された絶縁部と、
前記絶縁部に形成されたスルーホールと
を有し、前記第１の外部電極と前記第２の外部電極とは、前記スルーホールの内部を経由して形成された導電パターンにより電気的に接続されていることを特徴とする半導体チップ。
【請求項４】
半導体基板と、
前記半導体基板の第１の面に形成された表面電極と、
前記表面電極を除く前記第１の面および前記半導体基板の第２の面ならびに前記半導体基板内の所定の位置に前記第１の面から前記第２の面に貫通して形成された絶縁部と、
前記半導体基板内の所定の位置に形成された前記絶縁部の前記第１の面から前記第２の面へ貫通する部分に形成されたスルーホールと、
前記スルーホールの内部、前記絶縁部上および前記表面電極上に形成された導電パターンと
を有する半導体チップであって、前記第１の面における前記導電パターンの表面の一部を第１の外部電極として開口し、前記第２の面における前記導電パターンの表面の一部を第２の外部電極として開口して形成された絶縁層とを備えていることを特徴とする半導体チップ。
【請求項５】
導電パターンは少なくとも１つを除き表面電極に電気的に接続されていることを特徴とする請求項２または請求項４のいずれかに記載の半導体チップ。
【請求項６】
半導体基板の第１の面におけるスクライブライン上に溝を形成する工程と、
前記溝に絶縁部を形成する工程と、
前記絶縁部に複数の穴を形成する工程と、
前記第１の面に第１の外部電極を形成し、前記穴および前記第１の面に前記第１の外部電極と電気的に接続する第１の導電パターンを形成する工程と、
前記半導体基板の第２の面に前記穴を貫通させる工程と、
前記第２の面に第２の外部電極を形成し、前記第２の面上に前記第２の外部電極と前記第１の導電パターンとを電気的に接続する第２の導電パターンを形成する工程と
を有することを特徴とする半導体チップの製造方法。
【請求項７】
半導体基板の第１の面における半導体チップ単位の周辺部に溝を形成する工程と、
前記溝および前記第１の面上に表面電極部分を開口して絶縁部を形成する工程と、
前記溝の前記絶縁部に複数の穴を形成する工程と、
第１の導電パターンを前記穴の内部および前記表面電極上ならびに前記絶縁部上に形成する工程と、
前記第１の導電パターンにおける表面の一部を第１の外部電極として開口した第１の絶縁層を形成する工程と、
前記半導体基板の第２の面を所望の厚みに研削し前記穴を前記第２の面に貫通させる工程と、
前記第２の面に前記穴部を開口して第２の絶縁層を形成する工程と、
前記第２の絶縁層上に前記第１の導電パターンと電気的に接続する第２の導電パターンを形成する工程と、
前記第２の導電パターンにおける表面の一部を第２の外部電極として開口して第３の絶縁層を形成する工程と
を有することを特徴とする半導体チップの製造方法。
【請求項８】
半導体基板の第１の面における半導体チップ領域内に第１の穴を形成する工程と、
前記第１の穴内に絶縁部を形成する工程と、
前記絶縁部に第２の穴を形成する工程と、
前記第１の面に第１の外部電極を形成し、前記第２の穴および前記第１の面に前記第１の外部電極と電気的に接続する第１の導電パターンを形成する工程と、
前記半導体基板の第２の面に前記第２の穴を貫通させる工程と、
前記第２の面に第２の外部電極を形成し、前記第２の面上に前記第２の外部電極と前記第１の導電パターンとを電気的に接続する第２の導電パターンを形成する工程と
を有することを特徴とする半導体チップの製造方法。
【請求項９】
前記半導体基板の第１の面における半導体チップ領域内に第１の穴を形成する工程と、
前記第１の穴および前記第１の面上に表面電極部分を開口して絶縁部を形成する工程と、
前記第１の穴の前記絶縁部に第２の穴を形成する工程と、
第１の導電パターンを前記第２の穴の内部および前記表面電極上ならびに前記絶縁部上に形成する工程と、
前記第１の導電パターンの表面における一部を第１の外部電極として開口した第１の絶縁層を形成する工程と、
前記半導体基板の第２の面を所望の厚みに研削し前記第２の穴を前記第２の面に貫通させる工程と、
前記第２の面に前記第２の穴部を開口して第２の絶縁層を形成する工程と、
前記第２の絶縁層上に前記第１の導電パターンと電気的に接続する第２の導電パターンを形成する工程と、
前記第２の導電パターンの表面における一部を第２の外部電極として開口して第３の絶縁層を形成する工程と
を有することを特徴とする半導体チップの製造方法。
【請求項１０】
前記第１の外部電極を形成する工程と前記第１の導電パターンを形成する工程とを同時に行うことを特徴とする請求項６または請求項８のいずれかに記載の半導体チップの製造方法。
【請求項１１】
前記第２の外部電極を形成する工程と前記第２の導電パターンを形成する工程とを同時に行うことを特徴とする請求項６または請求項８のいずれかに記載の半導体チップの製造方法。
【請求項１２】
前記絶縁部は液状樹脂を塗布し硬化して形成することを特徴とする請求項６または請求項７または請求項８または請求項９のいずれかに記載の半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板の両面の外部電極が導電パターンにより電気的に接続された半導体チップおよびその製造方法に関するものである。
【背景技術】
【０００２】
近年、携帯電子機器を中心とした小型化と高機能化に伴い、半導体装置には小型化、高密度化および高速化が要求されるようになった。そのため、複数個の半導体チップを積層してモジュール化し、小型、高密度化を図ったマルチチップ半導体装置が提案されている。
【０００３】
以下、マルチチップ半導体装置にて積層される従来の半導体チップについて説明する。
図８（ａ）はマルチチップ半導体装置にて積層される従来の半導体チップを示した断面図、（ｂ）はそのＸ−Ｘ′線断面図である。
【０００４】
図８に示すように、半導体基板１の第１の面に第１の外部電極２と第２の面に第２の外部電極３があり、半導体基板１を貫通し内壁に絶縁膜４が施されたスルーホール５を通る導電パターン６により電気的に接続されている。
【０００５】
従来の半導体チップは半導体基板材料自体を貫通するスルーホールを加工する必要があり、またその内壁には絶縁膜を形成する必要があった（例えば、特許文献１参照）。
【特許文献１】特許第３０１６９１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、従来の半導体チップでは、以下のような課題がある。
図８に示したように、半導体基板１の材料であるシリコン自体に２０μｍ以下の径でスルーホール５を加工し、その内壁に絶縁膜を形成なければならない。したがって、スルーホール５の内壁の凹凸により絶縁膜４の厚みを均一に形成するのが難しく十分な絶縁性が確保できずにショートしてしまったり、各々が繋がらないよう十分な間隔をとってスルーホール５を加工し更にその内壁に絶縁膜４を形成する製造方法のため、隣り合うスルーホール内の導電パターン６の間隔を狭くできないといった問題点がある。
【０００７】
また、半導体基板１の材料であるシリコン自体を加工してスルーホール５を形成したり、スルーホール５の内壁に絶縁膜４を形成したりするのに時間がかかるため加工コストが高くなるという問題点もある。
【０００８】
以上、従来の半導体チップでは、スルーホール５の内壁の凹凸により絶縁膜４の厚みを均一に形成するのが難しく十分な絶縁性が確保できずにショートしてしまったり、各々が繋がらないよう十分な間隔をとってスルーホール５を加工し、更にその内壁に絶縁膜４を形成する製造方法のため隣り合うスルーホール内の導電パターン６の間隔を狭くできず、また、半導体基板１の材料であるシリコン自体を加工してスルーホール５を形成したり、スルーホール５の内壁に絶縁膜４を形成したりするのに時間がかかるため加工コストが高くなることから、小型、高速、高密度化とともに低コストでマルチチップ半導体装置にて積層される半導体チップを実現することは困難である。
【０００９】
本発明は、前記した従来の問題点を解消するために、半導体基板の側面周囲または半導体基板内の所定の位置に形成した絶縁部にスルーホールを加工し、そのスルーホール内に導電パターンを形成することにより、狭ピッチで十分な絶縁性を確保した導電パターンを得られる点に主眼を置いた小型、高速、高密度化とともに低コスト化を達成する半導体チップとその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本発明の請求項１記載の半導体チップは、半導体基板と、半導体基板の第１の面に形成された第１の外部電極と、半導体基板の第２の面に形成された第２の外部電極と、半導体基板の側面周囲に形成された絶縁部と、絶縁部に形成されたスルーホールとを有する半導体チップであって、第１の外部電極と第２の外部電極とは、スルーホールの内部を経由して形成された導電パターンにより電気的に接続されているものである。
【００１１】
請求項１記載の半導体チップによれば、半導体基板の側面周囲に形成された絶縁部にスルーホールを設けることでそのスルーホールの内部に形成された導電パターンを介して両面の電極が接続された半導体チップの実現が可能となるので、この半導体チップを積層した半導体装置の小型化、高密度化かつ高速化とともに低コスト化が可能となる。
【００１２】
請求項２記載の半導体チップは、半導体基板と、半導体基板の第１の面に形成された表面電極と、表面電極を除く第１の面、半導体基板の側面周囲、半導体基板の第２の面に形成された絶縁部と、半導体基板の側面周囲の絶縁部に形成されたスルーホールとを有する半導体チップであって、スルーホールの内部、絶縁部上および表面電極上に形成された導電パターンと、第１の面における導電パターンの表面の一部を第１の外部電極として開口し、第２の面における導電パターンの表面の一部を第２の外部電極として開口して形成された絶縁層とを備えているものである。
【００１３】
請求項２記載の半導体チップによれば、このような導電パターンを形成することによって、半導体基板と導電パターンとの間の電極および絶縁層から露出した半導体基板両面の電極を電気的に接続することができ、また、電極および導電パターンが絶縁層により被覆されているので、ショートなどの電気的不具合を防止できるとともに外部からの衝撃に対して半導体チップを保護でき、小型化、高密度化かつ高速化も可能となる。
【００１４】
請求項３記載の半導体チップは、半導体基板と、前記半導体基板の第１の面に形成された第１の外部電極と、前記半導体基板の第２の面に形成された第２の外部電極と、前記半導体基板内の所定の位置に前記第１の面から前記第２の面に貫通して形成された絶縁部と、前記絶縁部に形成されたスルーホールとを有する半導体チップであって、前記第１の外部電極と前記第２の外部電極とは、前記スルーホールの内部を経由して形成された導電パターンにより電気的に接続されているものである。
【００１５】
請求項３記載の半導体チップによれば、スルーホールの内部に形成された導電パターンを介して両面の電極が接続された半導体チップの実現が可能となるので、この半導体チップを積層した半導体装置の小型化、高密度化かつ高速化とともに低コスト化が可能となる。また、半導体基板の最適な箇所にスルーホールを形成することで配線長を短縮でき、更に高速化が図れる。
【００１６】
請求項４記載の半導体チップは、半導体基板と、前記半導体基板の第１の面に形成された表面電極と、前記表面電極を除く前記第１の面および前記半導体基板の第２の面ならびに前記半導体基板内の所定の位置に前記第１の面から前記第２の面に貫通して形成された絶縁部と、前記半導体基板内の所定の位置に形成された前記絶縁部の前記第１の面から前記第２の面へ貫通する部分に形成されたスルーホールと、前記スルーホールの内部、前記絶縁部上および前記表面電極上に形成された導電パターンとを有する半導体チップであって、前記第１の面における前記導電パターンの表面の一部を第１の外部電極として開口し、前記第２の面における前記導電パターンの表面の一部を第２の外部電極として開口して形成された絶縁層とを備えたものである。
【００１７】
請求項４記載の半導体チップによれば、このような導電パターンを形成することによって、半導体基板と導電パターンとの間の電極および絶縁層から露出した半導体基板両面の電極を電気的に接続することができ、また、電極および導電パターンが絶縁層により被覆されているので、ショートなどの電気的不具合を防止できるとともに外部からの衝撃に対して半導体チップを保護でき、小型化、高密度化かつ高速化も可能となる。また、半導体基板の最適な箇所に第２のスルーホールを形成することで配線長を短縮でき、更に高速化が図れる。
【００１８】
請求項５記載の半導体チップは、請求項２または請求項４において、導電パターンは少なくとも１つを除き表面電極に形成されているものである。
請求項５記載の半導体チップによれば、請求項２または請求項４と同様な効果のほか、集積回路に接続されない少なくとも１つの導電パターンを有する半導体チップを用いることにより、複数の半導体チップを積層する際に、特定の半導体チップの集積回路に電気的に接続されることなく、特定の半導体チップ以外の半導体チップの相互の電気的接続が可能となる。
【００１９】
請求項６記載の半導体チップの製造方法は、半導体基板を用意する工程と、半導体基板の第１の面の半導体チップ単位周辺部に溝を形成する工程と、溝に絶縁部を形成する工程と、絶縁部に複数の穴を形成する工程と、第１の面に第１の外部電極を形成し、穴および第１の面に第１の外部電極と電気的に接続する第１の導電パターンを形成する工程と、半導体基板の第２の面に穴を貫通させる工程と、第２の面に第２の外部電極を形成し、第２の面上に第２の外部電極と第１の導電パターンとを電気的に接続する第２の導電パターンを形成する工程とを有するものである。
【００２０】
請求項６記載の半導体チップの製造方法によれば、第２の面に穴を貫通させることにより穴に形成した第１の導電パターンが第２の面に露出されるので、そこへ第２の導電パターンを形成することで、第１の面と第２の面とを電気的に接続することが可能であり、また、半導体基板の基材自体にスルーホールを形成する場合より、絶縁部への穴加工は加工時間が短くできるためコストを低減できる。
【００２１】
請求項７記載の半導体チップの製造方法は、半導体基板を用意する工程と、半導体基板の第１の面の半導体チップ単位周辺部に溝を形成する工程と、溝および第１の面上に表面電極部分を開口して絶縁部を形成する工程と、溝の絶縁部に複数の穴を形成する工程と、第１の導電パターンを穴の内部、表面電極上、絶縁部上に形成する工程と、第１の導電パターンの表面の一部を第１の外部電極として開口した第１の絶縁層を形成する工程と、半導体基板の第２の面を所望の厚みに研削し穴を第２の面に貫通させる工程と、第２の面に穴部を開口して第２の絶縁層を形成する工程と、第２の絶縁層上に第１の導電パターンと電気的に接続する第２の導電パターンを形成する工程と、第２の導電パターンの表面の一部を第２の外部電極として開口して第３の絶縁層を形成する工程とを有するものである。
【００２２】
請求項７記載の半導体チップの製造方法によれば、半導体基板上に一括で電極および配線などの導電パターンを形成でき、また半導体基板の第２の面を所望の厚みに加工すると同時に穴を第２の面に貫通させることができるので、半導体チップの製造工数および製造コストを大幅に削減できる。
【００２３】
請求項８記載の半導体チップの製造方法は、半導体基板を用意する工程と、半導体基板の第１の面の半導体チップ領域内に第１の穴を形成する工程と、第１の穴内に絶縁部を形成する工程と、絶縁部に第２の穴を形成する工程と、第１の面に第１の外部電極を形成し、第２の穴および第１の面に第１の外部電極と電気的に接続する第１の導電パターンを形成する工程と、半導体基板の第２の面に第２の穴を貫通させる工程と、第２の面に第２の外部電極を形成し、第２の面上に第２の外部電極と第１の導電パターンとを電気的に接続する第２の導電パターンを形成する工程とを有するものである。
【００２４】
請求項８記載の半導体チップの製造方法によれば、第２の面に第２の穴を貫通させることにより、第２の穴に形成した第１の導電パターンが第２の面に露出されるので、そこへ第２の導電パターンを形成することで、第１の面と第２の面とを電気的に接続することが可能であり、また半導体基板の自由な位置に第２の穴による貫通配線を形成することができる。
【００２５】
請求項９記載の半導体チップの製造方法は、半導体基板を用意する工程と、半導体基板の第１の面の半導体チップ領域内に第１の穴を形成する工程と、第１の穴および第１の面上に表面電極部分を開口して絶縁部を形成する工程と、第１の穴の絶縁部に第２の穴を形成する工程と、第１の導電パターンを第２の穴の内部、表面電極上、絶縁部上に形成する工程と、第１の導電パターンの表面の一部を第１の外部電極として開口した第１の絶縁層を形成する工程と、半導体基板の第２の面を所望の厚みに研削し第２の穴を第２の面に貫通させる工程と、第２の面に第２の穴部を開口して第２の絶縁層を形成する工程と、第２の絶縁層上に第１の導電パターンと電気的に接続する第２の導電パターンを形成する工程と、第２の導電パターンの表面の一部を第２の外部電極として開口して第３の絶縁層を形成する工程とを有するものである。
【００２６】
請求項９記載の半導体チップの製造方法によれば、半導体基板上に一括で電極および配線などの導電パターンを形成でき、また半導体基板の第２の面を所望の厚みに加工すると同時に第２の穴を第２の面に貫通させることができるので、半導体チップの製造工数および製造コストを大幅に削減できる。
【００２７】
請求項１０記載の半導体チップの製造方法は、請求項６または請求項８において第１の外部電極を形成する工程と第１の導電パターンを形成する工程とを同時に行うものである。
【００２８】
請求項１０記載の半導体チップの製造方法によれば、請求項６または請求項８と同様な効果のほか、第１の外部電極と第１の導電パターンを同時に形成できるので、製造工数を削減できる。
【００２９】
請求項１１記載の半導体チップの製造方法は、請求項６または請求項８において第２の外部電極を形成する工程と第２の導電パターンを形成する工程とを同時に行うものである。
【００３０】
請求項１１記載の半導体チップの製造方法によれば、請求項６または請求項８と同様な効果のほか、第２の外部電極と第２の導電パターンを同時に形成できるので、製造工数を更に削減できる。
【００３１】
請求項１２記載の半導体チップの製造方法は、請求項６、請求項７、請求項８または請求項９において絶縁部を液状樹脂の塗布、硬化により形成するものである。
請求項１２記載の半導体チップの製造方法によれば、請求項６、請求項７、請求項８または請求項９と同様な効果のほか、液状の樹脂を用いて絶縁部を形成することにより、溝を十分に埋めることができ、また、同時に絶縁部の穴を加工することができる。
【発明の効果】
【００３２】
以上のように、本発明の半導体チップによれば、半導体基板の側面周囲に形成された絶縁部にスルーホールを設けることでそのスルーホールの内部に形成された導電パターンを介して両面の電極が接続された半導体チップの実現が可能となるので、この半導体チップを積層した半導体装置の小型化、高密度化かつ高速化とともに低コスト化が可能となる。
【００３３】
また、このような導電パターンを形成することによって、半導体基板と導電パターンとの間の電極および絶縁層から露出した半導体基板両面の電極を電気的に接続することができ、また、電極および導電パターンが絶縁層により被覆されているので、ショートなどの電気的不具合を防止できるとともに外部からの衝撃に対して半導体チップを保護でき、小型化、高密度化かつ高速化も可能となる。
【００３４】
また、第２のスルーホールの内部に形成された導電パターンを介して両面の電極が接続された半導体チップの実現が可能となるので、この半導体チップを積層した半導体装置の小型化、高密度化かつ高速化とともに低コスト化が可能となる。また、半導体基板の最適な箇所に第２のスルーホールを形成することで配線長を短縮でき、更に高速化が図れる。
【００３５】
また、このような導電パターンを形成することによって、半導体基板と導電パターンとの間の電極および絶縁層から露出した半導体基板両面の電極を電気的に接続することができ、また、電極および導電パターンが絶縁層により被覆されているので、ショートなどの電気的不具合を防止できるとともに外部からの衝撃に対して半導体チップを保護でき、小型化、高密度化かつ高速化も可能となる。また、半導体基板の最適な箇所に第２のスルーホールを形成することで配線長を短縮でき、更に高速化が図れる。
【００３６】
また、集積回路に接続されない少なくとも１つの導電パターンを有する半導体チップを用いることにより、複数の半導体チップを積層する際に、特定の半導体チップの集積回路に電気的に接続されることなく、特定の半導体チップ以外の半導体チップの相互の電気的接続が可能となる。
【００３７】
本発明の半導体チップの製造方法によれば、第２の面に穴を貫通させることにより穴に形成した第１の導電パターンが第２の面に露出されるので、そこへ第２の導電パターンを形成することで、第１の面と第２の面とを電気的に接続することが可能であり、また、半導体基板の基材自体にスルーホールを形成する場合より、絶縁部への穴加工は加工時間が短くできるためコストを低減できる。
【００３８】
また、半導体基板上に一括で電極および配線などの導電パターンを形成でき、また半導体基板の第２の面を所望の厚みに加工すると同時に穴を第２の面に貫通させることができるので、半導体チップの製造工数および製造コストを大幅に削減できる。
【００３９】
また、第２の面に第２の穴を貫通させることにより、第２の穴に形成した第１の導電パターンが第２の面に露出されるので、そこへ第２の導電パターンを形成することで、第１の面と第２の面とを電気的に接続することが可能であり、また半導体基板の自由な位置に第２の穴による貫通配線を形成することができる。
【００４０】
また、半導体基板上に一括で電極および配線などの導電パターンを形成でき、また半導体基板の第２の面を所望の厚みに加工すると同時に第２の穴を第２の面に貫通させることができるので、半導体チップの製造工数および製造コストを大幅に削減できる。
【００４１】
また、第１の外部電極と第１の導電パターンを同時に形成できるので、製造工数を削減できる。
また、第２の外部電極と第２の導電パターンを同時に形成できるので、製造工数を更に削減できる。
【００４２】
また、液状の樹脂を用いて絶縁部を形成することにより、溝を十分に埋めることができ、また、同時に絶縁部の穴を加工することができる。
【発明を実施するための最良の形態】
【００４３】
以下、本発明の半導体チップおよびその製造方法の実施の形態について、図面を参照しながら説明する。
まず、本発明の半導体チップについて説明する。最初に、本発明の実施の形態１について説明する。
【００４４】
図１（ａ）は本発明の実施の形態１における半導体チップを示す断面図、（ｂ）はそのＶ−Ｖ′線断面図である。
図１に示すように、半導体基板１の表面である第１の面７に素子（図示せず）および多層導電パターン（図示せず）が形成されており、半導体基板１の表面電極８を除く第１の面７、半導体基板１の側面周囲、半導体基板１の第２の面９に形成された絶縁部１０には、スルーホール５が形成されている。本実施の形態では、半導体基板１の厚みは１００［μｍ］であり、半導体基板１の側面周囲の部分における絶縁部の幅は６０［μｍ］であり、スルーホール５の径は２０［μｍ］で形成されている。これにより、導電パターンを外部からの衝撃に対して保護することができ、半導体基板の表面に形成された電極を電気的に接続する導電パターンの距離が短くなることから、高速化に対応できる。
【００４５】
また、第１の面７に形成された表面電極８は、第１の面７、スルーホール５の内部および第２の面９に形成された導電パターン６と電気的に接続されている。導電パターン６はスルーホール５に充填されていてもよく、導電パターン６の厚みは好ましくは５〜２０［μｍ］であり、本実施の形態では１０［μｍ］である。そして、表面電極８の材質はアルミニウム（Ａｌ）または銅（Ｃｕ）等からなり、表面電極８の厚みは０．３〜１．０［μｍ］であるが、半導体チップの製造プロセスによって異なり、例えば、配線幅が０．１３［μｍ］の銅（Ｃｕ）からなる配線を形成する製造プロセスでは、配線の厚みは０．３〜０．６［μｍ］である。
【００４６】
次に、導電パターンに対して形成される絶縁層について説明する。導電パターン６の一部が第１の外部電極２および第２の外部電極３として開口され、それらの電極を除く導電パターン６上および、導電パターン６が形成されていない第１の面７の絶縁部１０上および第２の面９の絶縁部１０上には、絶縁層１３が形成されている。
【００４７】
ここで、絶縁層１３の厚みは１〜３０［μｍ］であり、本実施の形態では、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）および酸窒化膜（ＳｉＯＮ）の場合は１［μｍ］、ポリイミドの場合は７［μｍ］である。なお、絶縁層１３はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施の形態では３０［μｍ］である。また、第１の外部電極２および第２の外部電極３は導電パターン６の一部として形成されているため、第１の外部電極２の厚みおよび第２の外部電極３の厚みは、導電パターン６の厚みと同一である。
【００４８】
以上、本実施の形態の半導体チップは、半導体基板の表面電極と半導体基板の両面に形成された外部電極とが電気的に接続されているので、複数の半導体チップが対向して積層された状態で、相互の半導体チップの電気的な接続が可能であり、狭ピッチで十分な絶縁性を確保した導電パターンを短時間で加工できるため、小型、高速、高密度化を図ったマルチチップ半導体装置が低コストで実現できる。
【００４９】
次に、本実施の形態における半導体チップの製造方法について説明する。
図２〜図６は、本実施の形態の半導体チップの製造方法を示す工程断面図である。
まず、図２（ａ）に示すように、複数の半導体チップ単位からなり、６００〜１０００［μｍ］の厚みのウェハー状態の半導体基板１を用意し、半導体基板１の表面である第１の面７に、素子（図示せず）および多層導電パターン（図示せず）および表面電極８を形成する。ここで、表面電極８が形成される位置は、特に限定されてはいないが、本実施の形態では半導体チップ単位の周囲に形成する。
【００５０】
次に、溝の加工工程について説明する。図２（ｂ）は半導体基板の第１の面７から溝を加工した状態を示す断面図である。
図２（ｂ）に示すように、ダイシングによるハーフカット法によって、半導体基板１の第１の面７から厚み方向に貫通させることなく、深さが２０〜２００［μｍ］の溝１４を形成するが、溝の形成位置は半導体チップ単位の周囲であり、本実施の形態ではスクライブライン上で、溝の幅は２００［μｍ］、溝の深さは１５０［μｍ］程度である。なお、溝１４の形成方法はダイシング法に限定されるものではない。
【００５１】
次に、図３（ａ）に示すように、表面電極８の開口部を除き、溝１４の内部および第１の面７上に第１の絶縁部１５を形成するとともに穴１６を形成する。本実施の形態では第１の絶縁部１５と穴１６は、液状樹脂を用いてフォトリソグラフィにより形成したものである。なお、第１の絶縁部１５と穴１６の形成方法はフォトリソグラフィに限定されるものではない。
【００５２】
次に、図３（ｂ）に示すように、電解めっき法により、第１の導電パターン１７を穴１６の内部に形成するとともに所望の配線および電極の形状として第１の面７上に形成する。なお、第１の導電パターン１７の材料としては銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などが用いられる。
【００５３】
次に、図４（ａ）に示すように、第１の導電パターン１７の一部を第１の外部電極２として開口して第１の絶縁層１８を形成するが、その際、第１の絶縁層１８を第１の外部電極２を除く第１の導電パターン１７および第１の絶縁部１５上に形成した後、第１の外部電極２の部分が開口したマスクを形成し、第１の外部電極２の開口部分の第１の絶縁層１８をエッチングした後、マスクを除去する。なお、第１の絶縁層１８はフォトリソグラフィ、ＣＶＤ法、スパッタ法、光ＣＶＤ法などにより、樹脂、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどの膜が形成されたものである。
【００５４】
以上、半導体基板の表面には導電性物質として、表面電極８と電気的に接続された第１の外部電極２のみが、第１の絶縁層１８から露出した状態で形成されている。
次に、図４（ｂ）に示すように、機械研削またはＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によって、半導体基板１を第２の面９から研削し、穴１６内の第１の導電パターン１７を第２の面９に露出させる。研削後の半導体基板の厚みは５０〜２００［μｍ］であり、本実施の形態の厚みは１００［μｍ］である。
【００５５】
次に、図５（ａ）に示すように、第１の導電パターン１７の露出した部分を除く第２の面９の全面に、第２の絶縁層１９を形成する。なお、第３の絶縁層１９は、フォトリソグラフィ、ＣＶＤ法、スパッタ法、光ＣＶＤ法などにより、樹脂、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミド等の膜を形成したものである。
【００５６】
次に、図５（ｂ）に示すように、電解めっき法により所望の配線および電極の形状の第２の導電パターン２０を第２の面９に対して形成することで、第２の導電パターン２０は第１の導電パターン１７と電気的に接続される。なお、第２の導電パターン２０の材料としては、銅（Ｃｕ）、金（Ａｕ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）などが用いられる。
【００５７】
次に、図６（ａ）に示すように、第２の外部電極３の開口部分を除く第２の面９全体に、第３の絶縁層２１を形成する。なお、第３の絶縁層２１は、フォトリソグラフィ、ＣＶＤ法、スパッタ法、光ＣＶＤ法、塗布法などを用いて、樹脂、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、酸窒化膜（ＳｉＯＮ）、ポリイミドなどの膜を形成したものである。
【００５８】
次に、図６（ｂ）に示すように、半導体チップ単位の境界線であるスクライブライン２２においてダイシングを行い、第１の面７と直角となる側面２３を形成するとともに、半導体チップ２４を個片に分割する。
【００５９】
このような一連の半導体チップの製造工程を経ることにより、半導体チップの第１の面には第１の外部電極が第１の絶縁層から露出した状態で形成され、また、第２の面には第２の外部電極が第３の絶縁層から露出した状態で形成されており、表面電極、第１の外部電極および第２の外部電極は互いに電気的に接続される。
【００６０】
なお、第１の外部電極および第２の外部電極の形成位置は特に限定されるものではなく、複数の半導体チップを積層した場合に、隣接する半導体チップの外部電極がそれぞれ対応する位置にあればよい。
【００６１】
なお、穴の形状は円形でも四角形でもよく、円形の場合は直径が１〜２０［μｍ］、四角形の場合は一辺の長さが１〜２０［μｍ］であり、本実施の形態においては２０［μｍ］である。ここで、穴の形状が四角形の場合は、四角形の角部は直角ではなく、丸みを帯びた形状となる。
【００６２】
また、第１の絶縁層、第２の絶縁層、第３の絶縁層の厚みは１〜３０［μｍ］であり、本実施の形態では、二酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）および酸窒化膜（ＳｉＯＮ）の場合は１［μｍ］、樹脂、ポリイミドの場合は５〜１０［μｍ］である。また、第１の絶縁層および第３の絶縁層はソルダーレジストを主材料としてもよく、この場合の厚みは、本実施の形態では３０［μｍ］である。
【００６３】
また、第１の導電パターン１７および第２の導電パターン２０の厚みは好ましくは５〜１５［μｍ］であり、本実施の形態では１０［μｍ］である。
以上、本実施の形態では、各種絶縁層の形成工程に加えて、半導体基板側面周囲に穴の開いた絶縁部を設ける工程と、第２の面から穴を貫通させる工程と、穴を経由して導電パターンを形成する工程とを設けることにより、半導体基板の両面に形成された電極が互いに電気的に接続された構造が実現できる。
【００６４】
さらに、半導体基板に形成した溝内に絶縁部とともに穴を形成することで、シリコン基板に直接穴を形成する場合に比べ、穴の内壁に絶縁膜を形成する必要がないので、加工時の工数を削減でき、製造コストの大幅な低減を実現できる。また、絶縁部をフォトリソグラフィ等で行った場合、厚いチップでもほとんど加工時間が変わらないので、半導体チップの厚みの自由度が大きくなるとともに、半導体基板の厚みも比較的厚くできるので半導体基板の搬送が容易となり、半導体チップの製造が容易となる。
【００６５】
次に、本発明の実施の形態２について説明する。
図７（ａ）は本発明の実施の形態２における半導体チップを示す断面図、（ｂ）はそのＷ−Ｗ′線断面図である。ここで、実施の形態１と同一の構成要素については同一の符号を付し、また、共通の内容については説明を省略する。
【００６６】
図７に示すように、本実施の形態の半導体チップが実施の形態１の半導体チップと異なる点は、スルーホール１２を形成する第１の絶縁部１５が、半導体基板１内の最適な位置に設けられることである。
【００６７】
すなわち、本実施の形態の半導体チップは、半導体基板１内のどこにでもスルーホールを形成でき、配線の自由度が増すものである。
そのため、複数の半導体チップが対向して積層された状態で相互の半導体チップの電気的な接続が可能となり、小型、高速、高密度化を図ったマルチチップ半導体装置が低コストで実現できるのはもちろんのこと、導電パターンの長さをより短くできる領域にスルーホールを形成することで、更に高速化へ対応することができる。
【００６８】
次に、本実施の形態の半導体チップの製造方法について説明する。
本実施の形態の半導体チップの製造方法は、第１の実施の形態で図２（ｂ）に示したスクライブライン上ではなく、半導体基板内の最適な位置に前記第１の面から掘り込みを形成するものである。レーザー加工によって、半導体基板１の第１の面７から厚み方向に貫通させることなく、深さが２０〜２００［μｍ］の範囲で掘り込みを形成するものであり、本実施の形態での深さは１５０［μｍ］である。なお、形成方法はレーザー加工に限定されるものではない。以降の製造方法は実施の形態１の図３（ａ）以降と同じである。
【００６９】
これにより、導電パターンの長さをより短くできる領域にスルーホールを形成することが可能となり、小型、高速、高密度化を図ったマルチチップ半導体装置が低コストで実現できるのはもちろんのこと、導電パターンの長さをより短くできる領域にスルーホールを形成することで、更に高速化へ対応することができる。
【産業上の利用可能性】
【００７０】
本発明にかかる半導体チップおよびその製造方法は、電気的に接続された外部電極を半導体基板の両面に低コストで形成することができ、半導体チップを積層してシステムを構成する半導体チップおよびその製造方法等に有用である。
【図面の簡単な説明】
【００７１】
【図１】（ａ）本発明の実施の形態１における半導体チップを示す断面図      （ｂ）本発明の実施の形態１における半導体チップを示す断面図のＶ−Ｖ′線断面図
【図２】本発明の実施の形態１における半導体チップの製造工程を示す工程断面図
【図３】本発明の実施の形態１における半導体チップの製造工程を示す工程断面図
【図４】本発明の実施の形態１における半導体チップの製造工程を示す工程断面図
【図５】本発明の実施の形態１における半導体チップの製造工程を示す工程断面図
【図６】本発明の実施の形態１における半導体チップの製造工程を示す工程断面図
【図７】（ａ）本発明の実施の形態２における半導体チップを示す断面図      （ｂ）本発明の実施の形態２における半導体チップを示す断面図のＷ−Ｗ′線断面図
【図８】（ａ）従来の半導体装置を示す断面図      （ｂ）従来の半導体装置を示す断面図のＸ−Ｘ′線断面図
【符号の説明】
【００７２】
１    半導体基板
２    第１の外部電極
３    第２の外部電極
４    絶縁膜
５    スルーホール
６    導電パターン
７    第１の面
８    表面電極
９    第２の面
１０    絶縁部
１２    スルーホール
１３    絶縁層
１４    溝
１５    第１の絶縁部
１６    穴
１７    第１の導電パターン
１８    第１の絶縁層
１９    第２の絶縁層
２０    第２の導電パターン
２１    第３の絶縁層
２２    スクライブライン
２３    側面
２４    半導体チップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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