(57)【要約】      （修正有）【課題】半導体素子の搭載された半導体基板に、導電性基板の表裏面の導通をとる貫通孔と半導体基板表裏面の配線を、高温プロセスを使用する事なく形成する。【解決手段】あらかじめその表面に半導体素子１１及び該半導体素子と繋がる電気接続部１２が作りこまれている半導体基板からなる導電性基板の所定位置に、半導体基板および電気接続部の表面に保護層３を形成し、少なくとも１つの貫通孔２をレーザ等で形成し、貫通孔の内側表面と表裏面に蒸着重合法により絶縁層５を形成し、絶縁層の内側表面およびそれと連なる貫通孔の開孔部周辺部及び表裏面の所定の位置に導電層６を形成する事で、該電気接続部と基板の裏面あるいは側面との導通と表裏面の配線を形成する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板の表裏面を貫通する少なくとも１つの貫通孔により、該半導体基板の表裏面を電気的に接続した半導体装置において、該半導体基板の少なくとも一方の表面に形成された電気接続部と、該半導体基板および該電気接続部の表面には形成された保護層と、該貫通孔の内側表面及び該保護層の表面に蒸着重合法により形成された絶縁層と、該貫通孔に形成された絶縁層の更に内側表面に形成された導電層とを有し、該導電層は該電気接続部と電気的に接続されている事を特徴とする半導体装置。
【請求項２】
半導体基板の表裏面を、該半導体基板の側面に形成され該表裏面に延出する溝部により電気的に接続した半導体装置において、該半導体基板の少なくとも一方の表面には形成された電気接続部と、該半導体基板および該電気接続部の表面には形成された保護層と、該溝部の内側表面及び該保護層の表面に蒸着重合法により形成された絶縁層と、該溝部の内側表面に形成された該絶縁層の表面に形成され導電層とを有し、該導電層は該電気接続部と電気的に接続されている事を特徴とする半導体装置。
【請求項３】
前記保護層と前記絶縁層の間には密着促進層が形成されている事を特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記貫通孔のアスペクト比は１以上６０以下である事を特徴とする請求項１または２に記載の半導体装置。
【請求項５】
前記貫通孔の内径は５μｍ以上２００μｍ以下である事を特徴とする請求項１または２に記載の半導体装置。
【請求項６】
前記導電層の内側は埋め込み用材料により埋め込まれていることを特徴とする請求項１または２に記載の半導体装置。
【請求項７】
半導体基板の表裏面を貫通する少なくとも１つの貫通孔により、該半導体基板の表裏面を電気的に接続する半導体装置の製造方法において、該半導体基板の表面に半導体素子及び該半導体素子と繋がる電気接続部を形成し、該半導体基板および該電気接続部の表面に保護層を形成し、該半導体基板の所定位置に少なくとも１つの貫通孔を形成し、該貫通孔の内側表面及び該保護層の表面に蒸着重合法によりに絶縁層を形成し、該貫通孔の内側表面に形成した絶縁層の更に内側表面およびそれと連なる該貫通孔の開口部に導電層を形成し、該導電層と該電気接続部とを電気的に接続することを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板の側面に形成され該半導体基板の表裏面に延出する溝部により、該半導体基板の表裏面を電気的に接続する半導体装置の製造方法において、該半導体基板の表面に半導体素子及び該半導体素子と繋がる電気接続部を形成し、該半導体基板および該電気接続部の表面に保護層を形成し、該半導体基板の所定位置に少なくとも１つの貫通孔を形成し、該貫通孔の内側表面及び該保護層の表面に蒸着重合法によりに絶縁層を形成し、該貫通孔の内側表面に形成した絶縁層の更に内側表面およびそれと連なる該貫通孔の開口部に導電層を形成し、該導電層と該電気接続部とを電気的に接続し、該貫通孔沿って該半導体基板を切断することで該溝部を形成することを特徴とする半導体装置の製造方法。
【請求項９】
前記電気接続部の表面の保護層及び絶縁層の所定領域は、導電層を形成する前に除去され、該所定領域において、前記導電層と前記電気接続部を電気的に接続する事を特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１０】
前記貫通孔のアスペクト比は１以上６０以下である事を特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１１】
前記貫通孔の内径は５μｍ以上２００μｍ以下である事を特徴とする請求項７または８に記載の半導体装置の製造方法。
【請求項１２】
前記導電層を形成した後、前記導電層の内側を埋め込み用材料により埋め込むことを特徴とする請求項７または８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、その表面に半導体素子が形成された半導体装置および半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来から半導体装置は、半導体基板の表面に半導体プロセスにより配線や電極パッドを形成し、その半導体基板の表面に複数の半導体チップを実装する事により形成されている。近年電子機器の小型化に伴い、半導体装置は小型化、高密度化が要求されている。そのため半導体基板の表裏面の導通をとることにより、半導体基板の裏面において外部の端子と接続したり、半導体基板の裏面にも配線を形成したり、複数個の半導体基板を積層しそれらの各表裏面を電気的に接続する事で実装密度を高める事が実施されている。また半導体装置における貫通孔は、半導体メモリ、ＣＭＯＳセンサ、ＡＦセンサ等に用いる集積回路基板や、複数の半導体チップを積層した半導体パッケージや、インクジェットヘッド本体の接続など、さまざまな分野でニーズが高まっている。そのため、製造コストは半導体装置の展開における大きな要因となってきている。
【０００３】
特開平９−９２６７５（特許文献１）には、あらかじめその表裏面に半導体素子が形成されている半導体基板に貫通孔を形成し、熱酸化法もしくは化学的気相成長法を用いて半導体基板の表面及び貫通孔の内側表面に絶縁層を形成し、絶縁層の内側表面に導電層を形成することで、半導体基板の表裏面の導通をとることが記載されている。
【０００４】
また、特開平４−１０６４９（特許文献２）には、あらかじめその表面に回路および電極パッドが形成された半導体基板に、その電極パッドの形成位置に貫通孔を形成し、化学的気相成長法により絶縁物を積層して貫通孔を充填し、貫通孔を充填した絶縁物に貫通孔よりも小さなスルーホールを穿ち、スルーホールにスパッタもしくは蒸着によりＡｌなどの導電性物質を成膜してパターニングする事で電極パッドに導通する接続パッドを形成することが記載されている。
【０００５】
製造コストを削減するためには、製造プロセスを少なくすることが要求される。そのため、貫通孔を形成した後に半導体素子や電極パッドを形成するのではなく、あらかじめ半導体素子や電極パッドが形成された半導体基板に貫通孔を形成することが必要となる。しかしながら、一般に半導体素子は６００℃以上の高温に曝されると、半導体素子の機能に障害を及ぼす可能性が高い事が知られている。また金メッキ等で形成された電極パッドは、一般に６００℃以上の高温に曝されると、導電層が基板から剥がれてしまう可能性が高い。そのため１０００℃以上の高温となる熱酸化処理や６００℃以上の高温となるＣＶＤ法による絶縁層の形成は、あらかじめ半導体基板上に半導体素子や電極パッドが形成されている場合には使用する事が困難であった。
【０００６】
また半導体装置の高集積化、高密度化に伴い、貫通孔の孔径はより小さくなっており、貫通孔の深さ／穴径の比であるアスペクト比はどんどん大きくなってきている。そのためアスペクト比が高い貫通孔においても、膜厚が均一で絶対に欠陥の生じない絶縁膜を形成する事が要求されている。
【０００７】
しかしながら、熱酸化処理やＣＶＤ法では、一般に、絶縁膜の形成速度は、貫通孔の内部はガスが入り込みにくく、またガスの循環も悪いため、半導体基板の表裏面に比べて極端に遅くなってしまう。そのため貫通孔の内側表面に、効率的に絶縁膜を形成することができず、また形成された膜厚を均一に保つことも困難である。特に貫通孔のアスペクト比が１以上の場合や、内径が２００μｍ以下の場合には、熱酸化処理やＣＶＤ法で貫通孔の内部に均一な膜を形成する事は非常に困難である。
【０００８】
また、貫通孔の内側表面に形成された絶縁膜の膜厚は、前述の理由により貫通孔の開口部の形成速度が早く、貫通孔の奥部は遅くなる。そのため貫通孔の開口部は厚く、貫通孔の奥部は薄くなってしまう。従って、場合によっては貫通孔の奥部に絶縁されていない絶縁膜の欠陥部が形成されてしまう可能性も高くなる。
【０００９】
そこで本発明者は特開２００３−２８９０７３（特許文献３）に示すように、貫通孔の内側表面に電着等の液相法により結着性樹脂等の有機物からなる絶縁層を形成するプロセスを提案している。電着等の液相法を使用することで、処理温度を４００℃以下とする事が出来るため、あらかじめ半導体基板上に半導体素子や電極パッドを形成しておくことが可能となり、半導体装置の製造プロセスを大幅に削減することを可能としている。また電着等の液相法は、アスペクト比が１以上の場合や、内径が２００μｍ以下の貫通孔の内側表面においても、均一な膜を形成することが可能である。
【特許文献１】特開平９−９２６７５
【特許文献２】特開平４−１０６４９
【特許文献３】特開２００３−２８９０７３
【発明の開示】
【発明が解決しようとする課題】
【００１０】
近年半導体装置の高密度化の要求により、半導体基板の表面には、多層再配線を形成する目的や、半導体基板の表面に突起を設ける等の目的で、様々な形態の絶縁層や導電層を形成することも求められている。また、保護膜は後述するレーザ加工、エッチング加工、メッキ等のドライプロセスやウエットプロセスを行う上での化学的なダメージや汚染、半導体装置製造後のダイシング工程、実装工程、パッケージ工程時に生じる物理的な損傷から半導体素子１１及び配線１２を保護している。しかしながら、工程条件が厳しいため、基板及び電気接続部を保護する保護膜が、耐え切れないという問題が生じている。
【００１１】
半導体基板及び電気接続部を保護する保護膜を保護するためには、半導体基板の表面に絶縁層形成すればよい。しかしながら前述の電着法は、通電部だけにしか膜を形成することが出来ない。そのため、通電部である貫通孔の内側表面に絶縁膜を形成することは出来るが、絶縁性の保護膜により覆われている半導体基板の表面に絶縁層を形成することは出来ない。すなわち、ＳｉＮ・ＳｉＯ・ＳｉＯ２等の保護膜の上に、電着法で有機絶縁膜を形成することができない。半導体基板の表面の保護膜上に絶縁層を形成するには、電着以外のスパッタ等の方法により形成するしかなく、製造プロセスが増えざるを得なかった。
【００１２】
本発明の目的は、半導体装置の高密度化要求に対応して、絶縁信頼性が高く、均一性に優れ、高アスペクトにも対応する貫通電極及び側面配線構造を持つ半導体装置と製造プロセスを提案することにある。
【課題を解決するための手段】
【００１３】
前記課題を解決するために本発明においては、半導体基板の表裏面を貫通する少なくとも１つの貫通孔により、該半導体基板の表裏面を電気的に接続した半導体装置において、該半導体基板の少なくとも一方の表面に形成された電気接続部と、該半導体基板および該電気接続部の表面に形成された保護層と、該貫通孔の内側表面及び該保護層の表面に蒸着重合法により形成された絶縁層と、該貫通孔に形成された絶縁層の更に内側表面に形成された導電層とを有し、該導電層は該電気接続部と電気的に接続する半導体装置を提案している。
【００１４】
また本発明は、半導体基板の表裏面を貫通する少なくとも１つの貫通孔により、該半導体基板の表裏面を電気的に接続する半導体装置の製造方法において、該半導体基板の表面に半導体素子及び該半導体素子と繋がる電気接続部を形成し、該半導体基板および該電気接続部の表面に保護層を形成し、該半導体基板の所定位置に少なくとも１つの貫通孔を形成し、該貫通孔の内側表面及び該保護層の表面に蒸着重合法によりに絶縁層を形成し、該貫通孔の内側表面に形成した絶縁層の更に内側表面およびそれと連なる該貫通孔の開口部に導電層を形成して、該導電層と該電気接続部とを電気的に接続する半導体装置の製造方法を提案している。
【００１５】
また、蒸着重合法による有機膜は半導体基板との密着性が悪く、絶縁層が基板から剥がれ、そのままでは半導体基板用の有機絶縁膜として使用することが出来ない。そこで本発明は、該基板と蒸着重合法による絶縁層の密着性を向上させるため、絶縁層の下にカップリング材層を密着促進層として設けることにより、該基板と絶縁層の密着性を向上させる事を提案している。
【発明の効果】
【００１６】
本発明においては、絶縁層は蒸着重合法で形成するため、特に４００℃以下で絶縁膜を形成することができる。貫通孔の形成プロセスにおいて、熱酸化処理法や熱ＣＶＤ法のように６００℃以上の高温になるプロセスがないため、予め半導体素子やそれに連なる電気接続部が形成された基板に、貫通孔を形成し基板の表裏面の導通をとる事が可能であり、製造プロセスを簡略化し製造コストを低減させる事ができる。また蒸着重合法は、貫通孔の内部表面及び基板の表裏面に同時形成される絶縁膜の均一性が非常に優れているため、アスペクト比が１以上の貫通孔や内径の２００μｍ以下の貫通孔であっても、貫通孔の内側表面に対して均一な絶縁膜を形成することができるため、絶縁層に欠陥が生ずる事がない。そのため、絶縁層の内側表面に形成される導電層と導電性の基板とがリークして不良となる事がなく、信頼性の高い半導体装置を形成する事ができる。
【００１７】
さらに、この絶縁層をパターニングすることにより、放熱性・多層再配線等、設計の自由度をもつことが出来るようになった。
【００１８】
また、密着促進層を設けたことにより、絶縁層と基板の密着がよくなり、信頼性の高い絶縁層を形成することが出来るようになった。
【００１９】
また、貫通孔に形成された導電層の内側を埋め込み用材料により埋め込むことにより、異物の混入や、外気との接触等による導電層及び絶縁層の経時劣化を防ぐ事ができ、半導体基板の信頼性を向上させる事が可能となる。
【００２０】
本発明は、半導体基板の側面を使用した側面配線により、半導体基板の表裏面の導通をとることも提案している。これにより、貫通孔より外方向の領域をなくす事ができ、半導体装置を小さくする事ができる。そのため、半導体装置を取り付ける機器のコンパクト化が可能となる。また１枚のウエハにより形成可能な半導体装置の数を増やすことができ、製造コストを大幅に下げる事ができる。
【発明を実施するための最良の形態】
【００２１】
次に本発明に係る半導体装置及びその製造方法に関わる実施の形態を、図面を使って順に説明する。
【実施例１】
【００２２】
まず、本発明における実施例１である半導体装置１００を図１及び図２を参照して説明する。図１は、半導体基板に貫通孔が形成された半導体装置の断面図である。図２はその上面図であり、説明を容易にするために一部透視した図になっている。
【００２３】
１は、シリコン、ゲルマニウム、セレン等の単一元素や、酸化物、硫化物、セレン化物、テルル化物、アンチモン化合物、ヒ素化合物、リン化合物等の化合物、ガラス、セラミックや有機半導体材料等を主成分とした半導体基板である。半導体基板１にはその表面から裏面へ貫通する貫通孔２が形成されている。１１は半導体基板１の表面から埋め込まれるように形成された半導体素子である。１０は半導体基板１の表面に形成された電極パッドであり、１２は電極パッド１０の一部から直線状に延びた配線であり、配線１２により半導体素子１１と電気的に接続されている。電極パッド１０、半導体素子１１、配線１２は貫通孔２を形成する前に、あらかじめ半導体基板１の表面に半導体プロセス等により形成されている。また電極パッド１０、配線１２と半導体基板１との間には半導体プロセスによりＳｉＮ、ＴｉＮ、ＳｉＯ２、等からなる保護膜３が形成されている。また半導体素子１１及び配線１２の表面も同様に保護膜により被われている。保護膜は後述するレーザ加工、エッチング加工、メッキ等のドライプロセスやウエットプロセスを行う上での化学的なダメージや汚染、半導体装置製造後のダイシング工程、実装工程、パッケージ工程時に生じる物理的な損傷から半導体素子１１及び配線１２を保護する。また電流の漏洩や配線の短絡等により生じる電気的な劣化を防止している。
【００２４】
４は貫通孔２の内側表面と半導体基板１の表裏面に形成された密着促進層である。密着促進層４は絶縁膜５を半導体基板１に密着させるために形成されている。貫通孔２に形成された密着促進層４の更に内側表面と、半導体基板１の表裏面に形成された密着促進層４の上には絶縁層５が形成されている。貫通孔２に形成された絶縁層５の更に内側表面と、半導体基板１の表裏面に形成された絶縁層５の上には導電層６が形成されている。導電層６を形成する前に、電極パッド１０の上面に位置する密着促進層４及び絶縁層５は、パターニングにすることにより除去されており、電極用開口部８が形成されている。導電層６は貫通孔２の内側表面から電極用開口部８までを覆っており、電極パッド１０と半導体基板の裏面とを電気的に接続している。従って半導体基板１の表面側の半導体素子１１は、配線１２、電極パッド１０、導電層６を介して裏面側と電気的に接続されている。
【００２５】
また、貫通孔２に形成された導電層６の更に内側表面は埋め込み用材料７により埋め込まれている。ただし埋め込み用の材料７は、信頼性の高い導電層６を形成維持できるのであれば、必ずしも必要なわけではない。
【００２６】
次に、図１、図２に示した半導体装置の製造方法を、図３を用いて説明する。通常、半導体装置は半導体ウエハ等の基板に複数個形成し、形成された複数個の半導体装置をダイシングにより切断分離するが、図３は説明を容易にするため、１つの半導体装置のみについて示している。尚、図３において図１、２と同じ部材には同じ番号が付してある。
【００２７】
まず、図３（ａ）において電極パッド１０、半導体素子１１、配線１２が通常の半導体プロセスにより形成された半導体基板１を準備する。この時、半導体基板１の表面には０．１〜３ｕｍの保護膜３が形成されている。すなわち半導体素子１１の表面及び、電極パッド１０、配線１２と半導体基板１との間に保護膜３は形成されている。半導体基板１のかわりにガラス基板やセラミック基板等を用いることもできる。半導体基板１としては、シリコン、ゲルマニウム、セレン等の単一元素や、酸化物、硫化物、セレン化物、テルル化物、アンチモン化合物、ヒ素化合物、リン化合物等の化合物や有機半導体材料等を主成分としたものを用いることができる。また半導体基板１の形状としては、ウエハ状、四角形、多角形のものを好適に用いることができ、マイクロマシーン等で多用されている複雑に加工された形状を用いることもできる。
【００２８】
保護膜３は、ＳｉＮ、ＴｉＮ、ＳｉＯ２、ＳｉＯ、ＰＳＧ、ＢＰＳＧ等の酸化膜や窒化膜を用いることができる。通常ＣＶＤ法またはＰＶＤ法により形成するが、それ以外に半導体基板１がシリコンであれば熱酸化処理により形成する事も可能である。膜厚としては０．１μｍ〜３μｍが好ましいが、この範囲に限定されるものではなく、半導体素子１１等を保護する厚さであれば良い。電極パッド１０は金、銀、アルミ、銅、ケイ素などを主成分とし、厚さ０．１μｍ〜２０μｍで形成され、半導体素子１１と配線１２により接続されている。また電極パッド１０の表面は導電層６と接続するため保護膜３から露出した電極用開口部８が形成されている。配線１２の厚さは０．１μｍ〜３０μｍが好ましい。
【００２９】
次に、図３（ｂ）において、半導体基板１の表面に形成された矩形状の電極パッド１０の近傍に貫通孔２が形成される。この貫通孔２の形成方法としては、ドリル加工法、レーザ加工法、光励起陽極化成法、エッチング法、ＩＣＰ−ＲＩＥ法等が挙げられ、半導体基板１の材質、貫通孔２の形状、アスペクト比、生産性等を考慮して適宜選択される。特にレーザ加工法は半導体基板１の表面に対して垂直な貫通孔２を容易に形成でき、半導体基板１の表裏面のスペースを有効に活用できるため最も好適である。
【００３０】
次に、図３（ｃ）において、貫通孔２の内側表面および半導体基板１の表裏面に密着促進層４を形成する。密着促進層４は、カップリング材を塗布することにより形成する。形成方法は、溶媒に希釈した溶液への浸漬、あるいはカップリング材ベーパー槽でのベーパー浸漬によるコーティングなどを好適にもちいることができる。密着促進層４の厚さは０．１μｍ〜１０μｍが好ましい。尚、図３ｃから図３ｉでは、保護膜３は省略されている。
【００３１】
次に、図３（ｄ）において、貫通孔２の内側表面および半導体基板１の表裏面に密着促進層４の上に、絶縁層５を形成する。絶縁層５は蒸着重合法により形成される。図５は蒸着重合法による絶縁層５の製造方法を示す模式図である。真空化で二つのモノマーＡ、モノマーＢをそれぞれ別々の試料室６１ａ、６１ｂで加熱蒸発させて、別々の配管を使って最適化した温度の反応室へ導入する。反応槽６０では、二つのモノマーは、反応槽中にセットされた基板上で吸着、脱離を繰り返すとともに、モノマーＡとモノマーＢは重合反応をする。重合反応した有機膜は絶縁体として機能する。ポリイミドの場合は、モノマーＡとしてＰＭＤＡ等、モノマーＢとしてＯＤＡ等を使う。その他、尿素樹脂等、蒸着重合法により形成できる有機絶縁層を、製品の要求特性をみながら適宜採用することができる。蒸着重合により形成した絶縁層５は次工程で形成する導電層６との密着も非常に良く、剥がれることがないため非常に好適である。絶縁層５の厚さは０．５μｍ〜５０μｍが好ましい。
【００３２】
次に、図３（ｅ）において、半導体基板１の表裏面に形成された密着促進層４と絶縁層５を、マスクを使用したエッチング等によりパターニングする。このとき不図示の保護膜はＳｉＮ等の無機保護膜である。パターニングにより電極パッド１０の上面に、電極パッド１０と次工程で形成される導電層とを電気的に接続するための電極用開口部８を形成する。また回路の放熱の問題や、配線等の理由のため密着促進層４と絶縁層５を除去する部分があれば同時にパターニングする。また、導電層のパターン形成は、図示のサブトラクティブ法のほか、セミアディティブ法、フルアディブ法等を使って行うことも出来る。
【００３３】
次に、図３（ｆ）において貫通孔２の内部に形成された絶縁層５の内側表面、及び半導体基板１の表裏面に導電層６を形成する。導電層６は貫通孔２の表面側と裏面側とを電気的に接続する電気配線をなしており、絶縁層５を介することにより、導電性基板１と完全に絶縁して形成される。また、導電層６は電極パッド１０上面の密着促進層４及び絶縁層５を除去した電極用開口部７を覆うことにより、電極パッド１０と電気的に接続される。すなわち半導体素子１１は配線１２、半導体素子１１、及び導電層により半導体基板１の裏面と電気的に接続される。
【００３４】
導電層６は銅、ニッケル、パラジウム、白金、金、銀、チタン、タングステン等で形成されている。導電層６の膜厚としては、０．０１ｕｍから１５ｕｍが好ましいがこの範囲に限定されるものではなく、導電性基板１の表裏面及び表側面を確実に導通するもので、プロセスマージンや環境耐性が充分にあり、設計値や許容差等を満足するものであれば良い。導電層６の製法としては、処理温度が１０００℃を超えるＰＶＤやＣＶＤを使用する事はできないが、ドライメッキ、ウエットメッキ、ジェットプリンティング法、導電ペーストや溶融金属の成膜法、スパッタ法と電解めっき法、無電解めっき法等を併用して使用する事ができ、貫通孔２の形状やアスペクト比に応じて適宜選択される。特に無電解メッキを用いれば、絶縁層５上においても簡単に均一な膜が、短時間で成膜する事ができるため特に好適である。
【００３５】
次に、図３（ｇ）において、半導体基板１の表裏面の導電層６を通常のフォトリソグラフィープロセスによりパターンニングする。これにより、導電層６は半導体基板１に表面に設けられた電極パッド１０が、お互いにショートしないように選択的にパターニングされる。また半導体基板１の裏面もパターニングにより所定の導電性の配線を形成する。
【００３６】
次に、図３（ｈ）において貫通孔２の内側表面の導電層６の更に内側を、埋め込み用の材料７により埋め込む。これにより、貫通孔２の内部への異物の混入や、外気との接触等による導電層及び絶縁層の経時劣化を防ぐ事ができ、半導体基板１の信頼性を更に向上させる事が可能となる。この貫通孔２の埋め込み工程は、図３（ｇ）の導電層６のパターニング工程の前に行っても良い。
【００３７】
埋め込み方法としては、処理温度が１０００℃を超えるＰＶＤやＣＶＤを使用する事はできないが、ディッピング、ディスペンス、印刷、電着等による液相法を用いる事ができる。真空加圧方式を用いれば、貫通穴２の内部にボイドを残さず埋め込む事が可能となり、温度上昇時によりボイドが膨張し、導電層を圧迫することにより抵抗値にばらつきが発生したり、導電層を断線する事がなく半導体装置の信頼性を向上させる事が可能となる。
【００３８】
埋め込み用の材料７は、銅や銀のような導電性金属材料でもポリイミド、シリコーン、アミド、エポキシ等の絶縁性樹脂材料でもかまわない。ただし、導電性材料を使用すると貫通孔２の導通の信頼性は向上するが、貫通孔２を埋め込む際に基板１の表面に露出した導電体をショートさせる可能性があるため絶縁性樹脂材料を使う事が好適である。尚、図３（ｇ）の埋め込み用の材料７の埋め込み工程は必ずしも必要ではなく、貫通孔２の内径が小さい場合などは埋め込まない場合もある。
【００３９】
最後に図３（ｉ）において、各半導体基板１を矢印Ａに示した位置でダイシングにより切断分離され半導体装置が完成する。通常１枚のウエハからは約３５０個の半導体装置を形成することができる。
【００４０】
尚、前述した図３（ａ）〜図３（ｉ）の各工程はすべて、半導体基板１を６００℃以上の高温のプロセスを使用する事がないため、電極パッド１０、半導体素子１１、配線１２をあらかじめ形成しておくことが可能である。また、１以上のアスペクト比や２００μｍ以下の小径の貫通項においても、ローコストでかつ確実に半導体装置１００を提供する事ができる。
【００４１】
図４は前述の半導体装置１００を、他の半導体基板や機器本体側の基板に接続した状態を示している。図４において図１と同じ部材に同じ符号を付しその説明は省略する。図中５０は他の半導体基板や機器本体側の基板であり、基板５０の表面には電極パッド５１と、電極パッド５１から延びた配線５２が形成されている。配線５２は不図示の回路基板と接続されている。半導体装置１００の導電層５と電極５１とは接触固定させることで電気的に接続される。これにより、半導体装置１００の半導体素子１１は配線１２、電極パッド１０、導電層６、電極パッド５１、配線５２を介して、他の機器本体等の基板５０に配置された回路基板と電気的に接続されている。
【００４２】
（実験例１）
次に、前記実施例１に関わる具体的な実験例を説明する。実験例１においては図１に示した形態の半導体装置を形成した。
【００４３】
まず、図３（ａ）に対応する工程として、シリコン製の半導体基板である６ｉｎｃｈの基板１を準備する。半導体基板１の表面にはあらかじめ電極パッド１０、半導体素子１１、配線１２が設けられている。半導体基板１の表面には０．１μｍの不図示の保護膜が形成されている。すなわち半導体素子１１の表面及び、電極パッド１０、配線１２と半導体基板１との間に保護膜は形成されている。電極パッド１０の厚さは２．１μｍで、配線１２の厚さは０．６μｍである。保護層は半導体プロセスによりＳｉＯ２とＳｉＮの積層により形成されている。半導体基板１の厚さは６２５μｍである。
【００４４】
次に、図３（ｂ）に対応する工程として、レーザを用いて貫通孔２を形成する。レーザはＮｄ：ＹＡＧレーザ第２高調波（波長５３２ｎｍ）を使用し、Ｑ−スイッチパルス発振、パルス幅３０ｎｓｅｃ、発振周波数３ｋＨｚで加工孔径φ８０μｍの孔を加工した。その際、加工面でのフルエンス６５Ｊ／ｃｍ２、ショット数：１００ｓｈｏｔとした。レーザビームは、レーザ発振器より出射後、光学レンズの組み合わせによって、φ５００μｍのビーム径に拡大された後、φ４００μｍ径のマスクを通過する事によってビーム周辺部を除去し、円状のビーム形状を得る。次に、ビーム径が基板上で１／５（φ８０μｍ）になるような縮小倍率の光学系によって集光する事により６５Ｊ／ｃｍ２のフルエンスまでレーザビーム強度は増大する。上記機能により、レーザビームを基板に照射すると直ちに加工が開始され、発振パルス１００ｓｈｏｔでレーザビームにより、半導体基板１にφ８０μｍの貫通孔２を形成することができた。この時の貫通孔２のアスペクト比は約７．８である。
【００４５】
次に、図３（ｃ）に対応する工程として、シランカップリング材を溶液浸漬でコーティングして密着促進層４を形成した。シランカップリング処理としては、メタノール溶媒のＫＢＭ−６０３（信越化学工業）０．１％等を使い、カップリングの液きり、乾燥、水洗、乾燥等のプロセスを行う。
【００４６】
次に、図３（ｄ）に対応する工程として、絶縁層５を蒸着重合法を使用して貫通孔２の内側表面、基板１の表裏面側全体に形成する。図５は蒸着重合法の様子を示した図である。６０はモノマー６１ａ及び６１ｂが導入された蒸着重合反応槽である。図３（ｂ）の工程を経て、密着促進処理を済ませた基板１がセットされている。試料室にあるモノマーＡ及びモノマーＢが、各々ヒーターにより加熱される。加熱されたモノマーは配管を通って、反応槽へ導入されて、基板表面に吸着される。吸着されたモノマーＡ，Ｂは基板表面で重合反応を行う。これが、蒸着重合反応である。蒸着重合反応後、必要により加熱処理を行う場合もある。
【００４７】
次に、図３（ｅ）に対応する工程として、感光性ドライフィルムレジスト、感光性液状レジスト、メタルマスク等をエッチングレジストして、Ｏ２アッシング、ＣＤＥ等により、蒸着重合法による有機絶縁膜の必要部分を除いて、除去することによりパターニングされる。
【００４８】
次に、図３（ｆ）に対応する工程として、絶縁層５の内側表面および半導体基板１の表裏面に導電層６を無電界メッキにより形成する。メッキ条件は、水酸化カリウム７５℃５分、前処理液（メルプレートＩＴＯコンディショナー４８０、メルプレートコンディショナー１１０１、エンプレートアクチベータ４４０、メルテックス社製）、Ｎｉメッキ液（メルプレートＮＩ−８６７、メルテックス社製）で０．５μｍの皮膜を形成した後、３０分アニーリングした。
【００４９】
次に、図３（ｇ）に対応する工程として、半導体基板１の表裏面の導電層５のパターンニングを行う。パターニング方法は、まず、スピンコーターにより、ポジ型感光性レジスト（ＯＦＰＲ８００、東京応化社製）を２μｍ均一に塗布した後、１１０℃で９０秒間乾燥させた。次にパターニングに対応したマスクを用いて、アライナーで露光した後、現像液（ＮＭＤ−Ｗ、東京応化社製）で現像した。次にリン酸１０％、硝酸４０％、酢酸４０％のエッチング液に１５分浸漬する事でエッチングした。最後にレジスト剥離液（剥離液１０４、東京応化社製）に２分間浸漬する事により残ったレジストを剥離し、所定のパターニングが完成する。これにより、半導体基板に設けられた電極パッド１０と導電層６は選択的に電気的な接続を行う事ができた。
【００５０】
次に、図３（ｈ）に対応する工程として、貫通孔２の内側表面の導電層５の内部は、前述の真空加圧方式により埋め込み用の材料７により埋め込んだ。埋め込み用材料７にはポリイミドインク（ＦＳ−５１０Ｔ４０Ｓ、宇部興産社製）あるいは耐熱エポキシインク（日立化成製  ＣＡＰ）を使用した。スキージのアタック角度２５°、スキージスピード３０ｍｍ／ｓｅｃ、クリアランス１．５ｍｍである。チャンバー内の真空度は０．２Ｍｐａで、圧力を１００Ｍｐａから２００Ｍｐａまで上げる事により貫通孔２の内部に埋め込み用材料７を埋め込んだ。貫通孔２を埋め込み用材料７で完全に埋め込んだ後、仮硬化、本硬化を行い硬化させた。
【００５１】
最後に、図３（ｉ）に対応する工程として、通常のダイサーを使って、各半導体装置をダイシングにより切断分離し、半導体装置は完成する。
【００５２】
このようにして形成した半導体装置を半導体電気特性試験装置によりその特性を測定した。半導体基板１の表面側の導電層６と半導体基板１の裏面側の導電層６に１００Ｖ電圧をかけてその抵抗値を測定した。従って非導通の場合は、測定することはできない。その時のヒートサイクル試験による半導体装置の導通抵抗値の変化を表１に示した。ここで用いたヒートサイクルは、低温−６５℃、高温１２５℃となる条件である。一般に１００サイクルの範囲で、抵抗値が初期抵抗値に比べて変動が１０％以内であれば実用上問題がなく、産業上利用できる良品であると言える。
【００５３】
【表１】
2005332936.tif 000003
【００５４】
表１に示す半導体電気特性試験装置のヒートサイクル試験の測定結果から、サイクルに関係なくほぼ一定の抵抗値を示している事がわかる。つまり導電層５が貫通孔内で分断させる事なく確実に基板の表裏面の導通が取れており、産業上利用できる耐久もあるといえる。
【００５５】
次に、恒温恒湿試験による半導体装置の絶縁抵抗値の変化を表２に示す。基板１と導電層６との間に１００Ｖの電圧をかけ、基板１と導電層６との間に僅かに流れる電流の抵抗値を測定した。ここでは、空気中で温度８５℃、湿度８５％を恒温恒湿条件として測定を行った。一般にこの条件において、絶縁抵抗値が１００ＭΩ以上であればほぼ絶縁されていると言える。また、９６ｈ経っても抵抗値が１００Ｖで１００ＭΩ以上を保っていれば、産業上利用できる良品であると言える。
【００５６】
【表２】
2005332936.tif 000004
【００５７】
表２に示す恒温恒湿試験における測定結果から、９６ｈ経過しても絶縁抵抗値が１００ＭΩをしたまわっていないことが分かる。つまり、絶縁膜５が貫通孔２の内部において欠陥部がなくほぼ均一な膜厚で形成されており、産業上利用できる耐久もあるといえる。
【００５８】
この様に表１に示した半導体電気特性試験及び、表２に示した恒温恒湿試験から、貫通孔を介して表裏面の導通が確実にとれ、耐久性のある良好な半導体装置を形成することができた。
【００５９】
（実験例２）
次に前述実施例１と同様の方法により、基板１の厚さ、貫通孔２の内径を変えて半導体装置を形成した。その際のヒートサイクル試験及び、恒温恒湿試験の結果を表３に示す。ただし試験番号１は前述の実施例１の試験結果である。また、実施例１における半導体電気特性試験では、１００Ｖの電圧をかけているが、実際に半導体装置で使用される電圧は１５〜３５Ｖなので、この範囲で測定した。
【００６０】
【表３】
2005332936.tif 000005
【００６１】
表３より、貫通孔２の内径が５〜２００μｍであれば良好な半導体装置を形成することができた。またアスペクト比１〜６０であれば同様に良好な半導体装置を形成することができた。
【実施例２】
【００６２】
実施例１に示した半導体装置１００は貫通孔２により半導体基板１の表裏面を電気的に接続しているが、必ずしも貫通孔を使用する必要はなく、側面配線８としても良い。側面配線を使用した装置２００を図６及び図７に示す。図６は、半導体基板に貫通孔が形成された半導体装置の断面図である。図７はその上面図であり、説明を容易にするために一部透視した図になっている。尚図６、７において、図１、２と同じ部材には同じ番号が付してあり、その説明は省略する。
【００６３】
図６、７における側面配線９は、実施例１に示したように貫通孔内部に形成した導電層によって、半導体基板１の表裏面の導通を取るかわりに、半導体基板１の側面に導電層を形成することにより半導体基板１の表裏面の導通をとるものである。側面配線９を使用した半導体装置２００の製造方法は、図３（ａ）〜（ｇ）は実施例１における半導体装置１００の製造方法と全く同じである。実施例１と異なるのは半導体基板１を図３（ｉ）に示した矢印Ａの位置で切断するのではなく、図８に示すように、矢印Ｂで示す貫通孔２の中心位置で切断する。これにより、半円状の側面配線９が形成される。尚埋め込み部材７は使用してもしなくてもかまわない。
【００６４】
図９は前述の半導体装置２００を、他の半導体基板や機器本体側の基板に接続した状態を示している。図８において図４と同じ部材に同じ符号を付しその説明は省略する。半導体装置２００の導電層６と電極５１とは、はんだ等の接続部材５３により接触固定させることで電気的に接続される。これにより、半導体装置２００の半導体素子１１は配線１２、電極パッド１０、導電層６、電極パッド５１、配線５２を介して、他の機器本体等の基板５０に配置された回路基板と電気的に接続されている。
【００６５】
実施例２における側面配線９を使用した半導体装置２００の場合、側面が空間になっているため、導電層６と電極パッド５１との接続に充分な量のはんだ等を使用することができる。そのため、実施例１の貫通孔を使用した場合に比べ、半導体装置２００とその他の機器本体の基板５０を、より確実に接着固定することができる。また、半導体装置の大きさをよりコンパクトにする事ができ、機器をより小型化できるという効果もある。
【図面の簡単な説明】
【００６６】
【図１】実施例１に係る半導体装置の断面図。
【図２】実施例１に係る半導体装置の上面図。
【図３】実施例１に係る半導体装置の製造プロセスを示す断面図。
【図４】実施例１に係る半導体装置を他の基板に固定した状態を示す断面図。
【図５】蒸着重合法を行う装置の模式図
【図６】実施例２に係る半導体装置の断面図。
【図７】実施例２に係る半導体装置の上面図。
【図８】実施例２に係る半導体装置の製造プロセスにおける切断位置を示す断面図。
【図９】実施例２に係る半導体装置を他の基板に固定した状態を示す断面図。
【符号の説明】
【００６７】
１  半導体基板
２  貫通孔
３  保護膜
４  密着促進層
５  絶縁層
６  導電層
７  埋め込み用材料
８  電極用開口部
９  側面配線
１０  電極パッド
１１  半導体素子
１２  配線
５０  基板
５１  電極パッド
５２  配線
５３  接続部材
６０  反応槽
６１ａ、６１ｂ試料室
１００、２００  半導体装置
【図１】
2005332936.tif 000006
【図２】
2005332936.tif 000007
【図３】
2005332936.tif 000008
【図４】
2005332936.tif 000009
【図５】
2005332936.tif 000010
【図６】
2005332936.tif 000011
【図７】
2005332936.tif 000012
【図８】
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【図９】
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