(57)【要約】【課題】簡単な構成により周波数シンセサイザのロックアップタイムを短縮する。【解決手段】排他論理型の位相比較器３’から出力される位相差信号を、メインバッファ回路４とサブバッファ回路７と、出力電流をＭＯＳトランジスタのゲートサイズにより制限したサブバッファ回路２１を介してループフィルタ１２へ入力する。位相引き込みの過渡状態から定常状態へ移行する過程で、サブバッファ回路７を停止した後、サブバッファ回路２１を停止させる制御を行うことで、ループ帯域の切替え時に起こるループフィルタ１２の平均電圧出力の変化量を小さくして、ロックアップタイムを短縮する。【選択図】図１
2005124029.tif 000002
【特許請求の範囲】
【請求項１】
印加電圧により出力周波数が制御される電圧制御発振器と、前記電圧制御発振器の出力周波数信号を分周する可変分周器と、前記可変分周器の分周信号と基準信号の位相を比較し位相差に応じた信号を出力する排他論理型の位相比較器と、前記位相比較器の信号を入力する少なくとも３つのバッファ回路と、前記バッファ回路の入力を平滑化して前記電圧制御発振器に出力するループフィルタとを備え、
前記少なくとも３つのバッファ回路が、ＭＯＳトランジスタのインバータにより構成され、前記位相比較器から出力された位相差信号に応じた信号を出力するメインバッファ回路と、
入力端にスイッチを持ちＭＯＳトランジスタのインバータにより構成され、前記位相比較器から出力された位相差信号に応じた信号を周波数切替え時の過渡状態に出力する第１のサブバッファ回路と、
入力端にスイッチを持ち出力端の出力電流値をゲートサイズで制限したＭＯＳトランジスタのインバータにより構成され、前記位相比較器から出力された位相差信号に応じた信号を周波数切替え時の過渡状態に出力する第２のサブバッファ回路とからなり、
前記ループフィルタが、一端を前記メインバッファ回路の出力端に接続して他端を前記電圧制御発振器の制御入力端に接続した第１の抵抗と、前記第１の抵抗の他端と一端を接続した第２の抵抗と、前記第２の抵抗の他端と一端を接続すると共に他端を接地したコンデンサとを有するラグリードフィルタからなり、
前記第２の抵抗を２つに分割した分割接点に、少なくとも２つ以上のサブバッファ回路の出力端を接続して、位相をロックさせる過渡状態から位相がロックした定常状態へ移行する過程において、前記第１のサブバッファ回路から前記第２のサブバッファ回路の順で停止する制御を行うことを特徴とする周波数シンセサイザ。
【請求項２】
前記第１，第２のサブバッファ回路を、電流値を可変できるチャージポンプ回路に置き換え、前記ループフィルタに、第２の抵抗の分割接点と一端を接続し他端を接地したコンデンサを備えて、
位相をロックさせる過渡状態から定常状態へ移行する過程において、電流値を小さく切替える制御を行うことを特徴とする請求項１記載の周波数シンセサイザ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、移動体通信機器などの無線機器に用いられる周波数シンセサイザに関するものである。
【背景技術】
【０００２】
従来のこの種の周波数シンセサイザは、周波数を切替えて基準信号と位相をロックするまでの時間（以下、ロックアップタイムという）を短縮するため、例えば、特許文献１に記載されているような、周波数切替えの過渡状態と位相ロック時の定常状態でループ帯域をスイッチで切替える手法や、過渡状態のみ動作するように制御されたバッファ回路、又はチャージポンプ回路を追加，併用する手法により、ループ帯域を変えて高速化が行われていた。
【０００３】
図４は、従来の周波数シンセサイザの一例を示す回路図である。図４において、１は電圧制御発振器、２は可変分周器、３は基準信号と可変分周器２の出力信号を入力とする位相比較器、４は定常状態で動作するメインバッファ回路、７は過渡状態のみ動作するサブバッファ回路、１２はループフィルタである。
【０００４】
電圧制御発振器１の出力は２分岐されて一方は可変分周器２に入力される。位相比較器３は基準信号と可変分周器２からの信号を入力しメインバッファ回路４とサブバッファ回路７に出力する。メインバッファ回路４とサブバッファ回路７の出力は、それぞれループフィルタ１２の入力端子１４，１５に入力される。ループフィルタ１２はラグリードフィルタ１３を備え、ラグリードフィルタ１３は抵抗１７と抵抗１８とコンデンサ１９を備え、抵抗１７の一方は入力端子１４に接続され、他方は抵抗１８に接続されると共に出力端子１６に接続され、抵抗１８の他方はコンデンサ１９を介して接地される。また、抵抗１８は抵抗１８ａ、１８ｂの２つに分割され、その分割接点は入力端子１５に接続されている。
【０００５】
メインバッファ回路４は、ＰchＭＯＳトランジスタ５とＮchＭＯＳトランジスタ６を備え、ＰchＭＯＳトランジスタ５のソースは電源に接続され、ゲートはＮchＭＯＳトランジスタ６のゲートに接続されると共に位相比較器３に接続され、ドレインはＮchＭＯＳトランジスタ６のドレインに接続されると共に入力端子１４に接続され、ＮchＭＯＳトランジスタ６のソースは接地された構成である。
【０００６】
サブバッファ回路７は、ＰchＭＯＳトランジスタ８とＮchＭＯＳトランジスタ９とスイッチ１０とスイッチ１１を備え、ＰchＭＯＳトランジスタ８のソースは電源に接続され、ゲートは入力を位相比較器と電源に切替えられるスイッチ１０に接続され、ドレインはＮchＭＯＳトランジスタ９のドレインに接続されると共に入力端子１４に接続され、ＮchＭＯＳトランジスタ９のソースは接地され、ゲートは入力を位相比較器３と接地に切替えられるスイッチ１１に接続された構成である。
【特許文献１】特開平５−４８４５４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、このような構成の周波数シンセサイザにおいては、排他論理型の位相比較器を用いた場合、ループ帯域切替え時の不連続性により収束過程にある周波数がもう一度収束設定の周波数から離れる現象が起こり、結果としてロックアップタイムが長くなるという問題があった。
【０００８】
以下、図面を用いて説明する。図４において、電圧制御発振器１はループフィルタ１２からの入力電圧に応じた周波数を出力し、可変分周器２に入力され、可変分周器２で分周された信号は位相比較器３へ入力される。排他論理型の位相比較器を用いた周波数シンセサイザの場合に、位相比較器３は分周信号と基準信号とを比較した位相差信号を連続した矩形波のデューティー比として出力する。
【０００９】
図５は排他論理型の位相比較器の動作を示すタイミングチャートである。排他論理型の位相比較器は、基準信号と分周信号とをそれぞれ２分周して排他論理和（ＥＸＯＲ）を取り出力する。出力信号は連続する矩形波で、デューティー比が位相差信号となる。
【００１０】
位相差信号は各バッファ回路を経てループフィルタ１２に入力される。ループフィルタ１２はこの位相差信号の矩形波を平滑化し、平均電圧として電圧制御発振器１に出力して位相ロックループを構成する。
【００１１】
前述のような動作から分るように、排他論理型の位相比較器を用いた周波数シンセサイザの場合、分周信号の位相は基準信号の位相から電圧制御発振器の入力電圧に対する周波数特性で決まるある値を持って固定される。
【００１２】
周波数シンセサイザのロックアップタイムを短縮するためにはループ帯域を広げなければならないが、ループ帯域を広げると位相雑音（以下、Ｃ／Ｎという）が劣化する。このため、図４に示す周波数シンセサイザは、周波数を切替えて位相をロックさせるまでの過渡状態のみサブバッファ回路７を動作させることでループ帯域を広げロックアップタイムの短縮を図っている。
【００１３】
しかしながら、ループ帯域の切替え時点でループフィルタ１２への入力は不連続となるので、位相差信号が連続した矩形波の場合、平均電圧の変化が大きくなり、電圧に応じた周波数を出力する電圧制御発振器１の周波数が目的周波数から遠ざかりロックアップタイムが長くなる。
【００１４】
以下、その動作を詳細に説明する。ループ帯域切替え前は、メインバッファ回路４、サブバッファ回路７ともに出力するので、ループフィルタ１２は抵抗１８ｂとコンデンサ１９による時定数でループ帯域は広くなり、Ｃ／Ｎは劣化するが応答が速くなる。
【００１５】
ループ帯域切替え後はサブバッファ回路７の出力は開放状態となり、メインバッファ回路４のみの出力となるので、ループフィルタ１２は抵抗１７，１８、コンデンサ１９が有効となり、この時定数でループ帯域が狭くなり応答は遅くなるがＣ／Ｎは改善する。
【００１６】
抵抗とコンデンサからなるフィルタにより平滑化して出力された平均電圧は、抵抗を介してコンデンサに充放電された電荷量により決まる。ループ帯域切替え前後では等価的に抵抗値が変わる。このため矩形波により充放電された電流が変わり平均電圧が変化する。
【００１７】
図６はループ帯域切替え時におけるループフィルタ１２の入出力信号を示したものである。ループフィルタ１２から出力された平均電圧はある初期値から電圧制御発振器１が設定した目標周波数になるように推移する。ロックアップタイムを短縮するためには、定常状態にある程度値近づいた時点でループ帯域を切替える。
【００１８】
切替え時点でサブバッファ回路７からの信号入力が無くなり開放状態となるので、コンデンサ１９に充放電される電荷量は減り、切替えタイミング直後から平均電圧は収束する方向とは逆方向に変化する。
【００１９】
この変化はループ系でフィードバックされて再度収束する方向に動作するが、切替え後は狭いループ帯域であり、平均電圧の変化量が大きいので再度収束するのに時間がかかり、この結果ロックアップタイムは長くなる。
【００２０】
本発明は、前記従来技術の問題を解決することに指向するものであり、簡単な構成によりロックアップタイムを短縮できる周波数シンセサイザを提供することを目的とする。
【課題を解決するための手段】
【００２１】
この目的を達成するために、本発明に係る請求項１に記載される周波数シンセサイザは、印加電圧により出力周波数が制御される電圧制御発振器と、前記電圧制御発振器の出力周波数信号を分周する可変分周器と、前記可変分周器の分周信号と基準信号の位相を比較し位相差に応じた信号を出力する排他論理型の位相比較器と、前記位相比較器の信号を入力する少なくとも３つのバッファ回路と、前記バッファ回路の入力を平滑化して前記電圧制御発振器に出力するループフィルタとを備え、前記少なくとも３つのバッファ回路が、ＭＯＳトランジスタのインバータにより構成され、前記位相比較器から出力された位相差信号に応じた信号を出力するメインバッファ回路と、入力端にスイッチを持ちＭＯＳトランジスタのインバータにより構成され、前記位相比較器から出力された位相差信号に応じた信号を周波数切替え時の過渡状態に出力する第１のサブバッファ回路と、入力端にスイッチを持ち出力端の出力電流値をゲートサイズで制限したＭＯＳトランジスタのインバータにより構成され、前記位相比較器から出力された位相差信号に応じた信号を周波数切替え時の過渡状態に出力する第２のサブバッファ回路とからなり、前記ループフィルタが、一端を前記メインバッファ回路の出力端に接続して他端を前記電圧制御発振器の制御入力端に接続した第１の抵抗と、前記第１の抵抗の他端と一端を接続した第２の抵抗と、前記第２の抵抗の他端と一端を接続すると共に他端を接地したコンデンサとを有するラグリードフィルタからなり、前記第２の抵抗を２つに分割した分割接点に、少なくとも２つ以上のサブバッファ回路の出力端を接続して、位相をロックさせる過渡状態から位相がロックした定常状態へ移行する過程において、前記第１のサブバッファ回路から前記第２のサブバッファ回路の順で停止する制御を行うことを特徴とする。
【００２２】
また、請求項２に記載される周波数シンセサイザは、請求項１の周波数シンセサイザにおいて、前記第１，第２のサブバッファ回路を、電流値を可変できるチャージポンプ回路に置き換え、前記ループフィルタに、第２の抵抗の分割接点と一端を接続し他端を接地したコンデンサを備えて、位相をロックさせる過渡状態から定常状態へ移行する過程において、電流値を小さく切替える制御を行うことを特徴とする。
【００２３】
前記構成によれば、電流値を小さく制限する複数のサブバッファ回路やチャージポンプ回路を用いて、段階的に切替える簡単な構成によってロックアップタイムを短縮することができる。
【発明の効果】
【００２４】
以上説明したように、本発明によれば、電流値を小さく制限する回路により段階的に電流値を切替える簡単な構成でロックアップタイムを短縮することができるという効果を奏する。
【発明を実施するための最良の形態】
【００２５】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００２６】
図１は本発明の実施の形態１における周波数シンセサイザの構成を示す回路図である。ここで、前記従来例を示す図４において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付して示し、異なる構成部材について説明する。
【００２７】
図１において、１は電圧制御発振器、２は可変分周器、３’は基準信号と可変分周器２の出力信号を入力とする排他論理型の位相比較器、４は少なくとも定常状態で動作するメインバッファ回路、７，２１は過渡状態のみ動作するサブバッファ回路、１２はループフィルタである。
【００２８】
電圧制御発振器１の出力は２分岐されて一方は可変分周器２に入力される。位相比較器３’は基準信号と可変分周器２からの位相差信号を入力しメインバッファ回路４とサブバッファ回路７，２１に出力する。メインバッファ回路４の出力はループフィルタ１２の入力端子１４に入力され、サブバッファ回路７，２１の出力はループフィルタ１２の入力端子１５に入力される。
【００２９】
サブバッファ回路２１は、ＰchＭＯＳトランジスタ２２とＮchＭＯＳトランジスタ２３とスイッチ２４とスイッチ２５を備え、ＰchＭＯＳトランジスタ２２のソースは電源に接続され、ゲートは入力を位相比較器３’と電源に切替えられるスイッチ２４に接続され、ドレインはＮchＭＯＳトランジスタ２３のドレインに接続されると共に入力端子１５に接続され、またＮchＭＯＳトランジスタ２３のソースは接地され、ゲートは入力を位相比較器３’と接地に切替えられるスイッチ２５に接続されている。
【００３０】
メインバッファ回路４とサブバッファ回路７を構成するＭＯＳトランジスタ５，６，８，９は、電源電圧と抵抗１７，１８により決まるループフィルタ１２への入出力電流よりも十分大きな電流が流せるゲートサイズとし、ＭＯＳトランジスタのオン抵抗による矩形波のひずみを抑えることでロックアップタイムが長くなることを防ぐ。
【００３１】
サブバッファ回路２１を構成するＭＯＳトランジスタ２２，２３は、切替え時の平均電圧の変化を小さくするため、電源電圧の半分の電位がかかった時に抵抗１８ｂに流れる電流の半分程度が流せるゲートサイズとする。これは電圧制御発振器１に入力される平均電圧を制御範囲の中点とした場合における、サブバッファ回路に流れる電流の半分を想定したものである。
【００３２】
以上のように構成された実施の形態１における周波数シンセサイザの動作について図２を用いて説明する。図２は、入力端子１４の入力信号と、サブバッファ回路７，２１から出力される入力端子１５への各入力信号と、これらを合わせた入力端子１５への入力信号と、出力端子１６の出力信号を示すものである。
【００３３】
図２に示すように、位相をロックさせる過渡状態から位相がロックした定常状態へ移行する過程において、ある程度位相を引き込んだ第１切替えタイミングでループ帯域を切替えるためサブバッファ回路７を停止させ、さらに再度位相をある程度引き込んだ第２切替えタイミングで定常状態のループ帯域にするためサブバッファ回路２１を停止させる。
【００３４】
ループフィルタ１２の出力電圧は平均電圧であるため、切替え後の出力電圧の変動は切替えタイミング前後の入力信号の差により決まる。第１切替えタイミングの後はサブバッファ回路２１が動作しているため、サブバッファ回路７が単独で動作している状態から完全に停止した場合に比べて平均電圧の変化は十分小さい。
【００３５】
また、第２切替えタイミングにおいてもサブバッファ回路２１が入出力電流を制限した構成であるため、サブバッファ回路７が単独で動作している状態から完全に停止する場合に比べて出力平均電圧の変動は小さい。電圧制御発振器１は電圧に応じた周波数を出力するので周波数の変動も小さくなる。このように周波数の変動が小さくなると、再度位相を引き込むまでの時間は短くなる。
【００３６】
以上のように、電流を制限したサブバッファ回路を用いて段階的に切替える簡単な構成でロックアップタイムを短縮することができる。
【００３７】
なお、サブバッファ回路２１と同じ構成で、電流制限するゲートサイズが違うサブバッファ回路をループフィルタ１２の入力端子１５に複数接続し、電流容量の大きい方から小さい方に順次切替えるようにした構成も考えられる。
【００３８】
図３は本発明の実施の形態２における周波数シンセサイザの構成を示す回路図である。図３において、１は電圧制御発振器、２は可変分周器、３’は基準信号と分周出力信号を入力とする排他論理型の位相比較器、４は少なくとも定常状態で動作するメインバッファ回路、３１は過渡状態のみ動作するチャージポンプ回路、１２はループフィルタである。
【００３９】
図３に示すチャージポンプ回路３１は、ＰchＭＯＳトランジスタ３２とＮchＭＯＳトランジスタ３３とスイッチ３４，３５と電流源３６，３７を備え、ＰchＭＯＳトランジスタ３２のソースは電流源３６を介して電源に接続され、ゲートは入力を位相比較器３’と電源に切替えられるスイッチ３４に接続され、ドレインはＮchＭＯＳトランジスタ３３のドレインに接続されると共に入力端子１５に接続され、またＮchＭＯＳトランジスタ３３のソースは電流源３７を介して接地され、ゲートは入力を位相比較器３’と接地に切替えられるスイッチ３５に接続されている。
【００４０】
ループフィルタ１２はラグリードフィルタ１３とコンデンサ３８を備え、コンデンサ３８の一方は抵抗１８の分割接点に接続されると共に入力端子１５に接続され、他方は接地される。
【００４１】
電流源３６，３７は外部信号により少なくとも２つ以上電流値を変更できる構成とし、位相をある程度引き込んだ時点で電流値を段階的に切替える。
【００４２】
以下、その動作について説明する。チャージポンプ回路３１から入出力される電流によりコンデンサ３８は充放電され電位を持つ。この電位と抵抗１８ｂの他端の電位により流れる電流でコンデンサ１９は充放電され平均電圧を発生する。
【００４３】
ループ帯域の切替えを１回で行う場合に比べ、チャージポンプ回路３１により段階的に切替えることで平均電圧の変化量は少なくなり、実施の形態１における電流値を制限されたサブバッファ回路２１を用いた場合と同様の作用でロックアップタイムを短縮することができる。
【００４４】
なお、本発明の実施の形態１，２はループ帯域の切替え時に起こるループフィルタ１２の平均電圧出力の変動を低減する作用があるので、ループフィルタ１２の構成を変更してもロックアップタイムを短縮する効果は同等である。例えば、ラグリードフィルタの後段にラグフィルタを備えて構成したループフィルタなどが考えられる。
【００４５】
以上のことから、段階的に電流値を小さく切替えることによりロックアップタイムを短縮することができる。
【産業上の利用可能性】
【００４６】
本発明に係る周波数シンセサイザは、電流値を小さく段階的に切替える簡単な回路構成によってロックアップタイムを短縮することができ、移動体通信機器などの無線機器等に用いて有用である。
【図面の簡単な説明】
【００４７】
【図１】本発明の実施の形態１における周波数シンセサイザを示す回路図
【図２】本発明の実施の形態１における周波数シンセサイザの動作を示すタイミングチャート
【図３】本発明の実施の形態２における周波数シンセサイザを示す回路図
【図４】従来の周波数シンセサイザを示す回路図
【図５】排他論理型の位相比較器の動作を示すタイミングチャート
【図６】従来の周波数シンセサイザの動作を示すタイミングチャート
【符号の説明】
【００４８】
１  電圧制御発振器
２  可変分周器
３，３’  位相比較器
４  メインバッファ回路
５，８，２２，３２  ＰchＭＯＳトランジスタ
６，９，２３，３３  ＮchＭＯＳトランジスタ
７，２１  サブバッファ回路
１０，１１，２４，２５，３４，３５  スイッチ
１２  ループフィルタ
１３  ラグリードフィルタ
１４，１５  入力端子
１６  出力端子
１７，１８，１８ａ，１８ｂ  抵抗
１９，３８  コンデンサ
３１  チャージポンプ回路
３６，３７  電流源
【図１】
2005124029.tif 000003
【図２】
2005124029.tif 000004
【図３】
2005124029.tif 000005
【図４】
2005124029.tif 000006
【図５】
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【図６】
2005124029.tif 000008