(57)【要約】【課題】本発明は、最低動作電圧が小さく且つ簡素な構成のバンドギャップ回路を提供することを目的とする。【解決手段】バンドギャップ回路である半導体集積回路は、ＭＯＳトランジスタのサイズ比と抵抗とにより絶対温度に実質的に比例する第１の電流を発生する電流発生回路と、電流発生回路の安定動作点を電流を発生する点に設定するスタートアップ回路を含み、電流発生回路が安定動作点で動作する際にスタートアップ回路に流れる電流が拡散抵抗とＭＯＳトランジスタとの直列抵抗により定まることを特徴とする。【選択図】図５
2005128939.tif 000002
【特許請求の範囲】
【請求項１】
ＭＯＳトランジスタのサイズ比と抵抗とにより絶対温度に実質的に比例する第１の電流を発生する電流発生回路と、
該電流発生回路の安定動作点を該電流を発生する点に設定するスタートアップ回路
を含み、該電流発生回路が該安定動作点で動作する際に該スタートアップ回路に流れる電流が拡散抵抗とＭＯＳトランジスタとの直列抵抗により定まることを特徴とする半導体集積回路。
【請求項２】
該電流発生回路で発生した該第１の電流に基づいて該絶対温度に実質的に依存しない基準電圧を発生する電圧発生回路を更に含むことを特徴とする請求項１記載の半導体集積回路。
【請求項３】
該電圧発生回路は、
バイポーラトランジスタ又はダイオードと
該バイポーラトランジスタ又はダイオードと直接に接続される抵抗
を含み、該バイポーラトランジスタ又はダイオードと該抵抗との直列接続に該第１の電流に比例する第２の電流を流すことで該基準電圧を発生することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
絶対温度に実質的に比例する第１の電流を発生する電流発生回路と、
該電流発生回路で発生した該第１の電流に基づいて該絶対温度に実質的に依存しない基準電圧を生成する電圧発生回路
を含み、該電圧発生回路は、
該絶対温度に実質的に負に比例する電圧を生成する第１の素子と、
該第１の素子に並列に接続される抵抗分圧回路と、
該第１の素子と該抵抗分圧回路との並列接続に接続され該第１の電流に比例する第２の電流を供給する第２の素子と、
該抵抗分圧回路の抵抗間のノードに接続され該第１の電流に比例する第３の電流を供給する第３の素子
を含むことを特徴とする半導体集積回路。
【請求項５】
該第１の素子は、バイポーラトランジスタ又はダイオードであることを特徴とする請求項４記載の半導体集積回路。
【請求項６】
該電流発生回路は、ＭＯＳトランジスタのサイズ比と抵抗とにより該第１の電流を発生することを特徴とする請求項４記載の半導体集積回路。
【請求項７】
電源電圧を抵抗により分圧した電圧をゲートに入力する第１のＮＭＯＳトランジスタと、
基準電圧をゲートに入力する第２のＮＭＯＳトランジスタと、
ダイオード接続された第１のＰＭＯＳトランジスタ及び第２のＰＭＯＳトランジスタと、
該第１のＰＭＯＳトランジスタのゲート電極にゲートが接続された第３のＰＭＯＳトランジスタと、
該第２のＰＭＯＳトランジスタのゲート電極にゲートが接続された第４のＰＭＯＳトランジスタと、
ダイオード接続された第３のＮＭＯＳトランジスタと、
該第３のＮＭＯＳトランジスタのゲート電極にゲートが接続された第４のＮＭＯＳトランジスタと、
第１の抵抗、
を含み、該第１のＮＭＯＳトランジスタのソース電極と該第２のＮＭＯＳトランジスタのソース電極を共通に接続し、該第１のＮＭＯＳトランジスタのドレインと該第１のＰＭＯＳトランジスタのドレインを接続し、該第２のＮＭＯＳトランジスタのドレインと該第２のＰＭＯＳトランジスタのドレインを接続し、該第３のＰＭＯＳトランジスタのドレインと該第３のＮＭＯＳトランジスタのドレインを接続し、該第４のＰＭＯＳトランジスタのドレインと該第４のＮＭＯＳトランジスタのドレインを接続し、該第１の抵抗の第１端を正の電源に接続し、該第１の抵抗の第２端を該第４のＰＭＯＳトランジスタのドレインと該第４のＮＭＯＳトランジスタのドレインに接続し、該第１の抵抗の該第２端の電位を出力とすることで、該電源電圧が所定値より低くなったことを検出することを特徴とする半導体集積回路。
【請求項８】
上記基準電圧は請求項２又は請求項３の半導体集積回路で発生することを特徴とする請求項５記載の半導体集積回路。
【請求項９】
第１のｐｎｐバイポーラトランジスタと、
第２のｐｎｐバイポーラトランジスタと、
該第１のｐｎｐバイポーラトランジスタのエミッタに直列に接続される第１の抵抗と、
該第２のｐｎｐバイポーラトランジスタのエミッタに直列に接続される第２の抵抗と、
該第２の抵抗に等しい抵抗値を有し該第１の抵抗の一端に直列に接続される第３の抵抗と、
該第２のｐｎｐバイポーラトランジスタのエミッタ電位を該第２の抵抗により正の方向にレベルシフトした電位を第１の入力とし、該第１の抵抗の該一端の電位を該第３の抵抗により正の方向にレベルシフトした電位を第２の入力とするオペアンプ
を含み、該オペアンプは、ＮＭＯＳトランジスタ差動対のゲート入力として該第１の入力及び該第２の入力を受け取り、該第１の入力の電位と該第２の入力の電位とが等しくなるよう負帰還制御することを特徴とする半導体集積回路。
【請求項１０】
該第１のｐｎｐバイポーラトランジスタに流れる第１の電流に基づいて絶対温度に実質的に依存しない基準電圧を生成する電圧発生回路を更に含み、該電圧発生回路は、
該絶対温度に実質的に負に比例する電圧を生成する第１の素子と、
該第１の素子に並列に接続される抵抗分圧回路と、
該第１の素子と該抵抗分圧回路との並列接続に接続され該第１の電流に比例する第２の電流を供給する第２の素子と、
該抵抗分圧回路の抵抗間のノードに接続され該第１の電流に比例する第３の電流を供給する第３の素子
を含むことを特徴とする請求項９記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に半導体集積回路に関し、詳しくは低電圧動作が可能なバンドギャップ回路、バイアス電流発生回路、及び該バンドギャップ回路を用いた低電圧検出回路に関する。
【背景技術】
【０００２】
アナログ集積回路では、温度や電源電圧に依存しない基準電圧が必要な場合、バンドギャップ回路と呼ばれる基準電圧回路が広く用いられている。デジタル回路との混載が容易であるＣＭＯＳアナログ集積回路においても、バンドギャップ回路は、安定な基準電圧を生成する回路として広く用いられている。
【０００３】
バンドギャップ回路では、順バイアスされたｐｎ接合の電位と、絶対温度（Ｔ）に比例（ＰＴＡＴ：Proportional To Absolute Temperatureと一般に称される）する電圧とを加算することで、温度に依存しない基準電圧を生成する。このような動作を実現する各種の回路が従来から実用に供されてきた。
【０００４】
図１は、従来のバンドギャップ回路の構成の一例を示す図である。図２は、従来のバンドギャップ回路の構成の別の一例を示す図である。図３は、従来のバイアス電流発生回路の構成の一例を示す図である。
【０００５】
図１において、Ｑ１、Ｑ２、Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ１、ＮＭ２はＮＭＯＳトランジスタを、ＰＭ１、ＰＭ２、ＰＭ３はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位を、２０はＮＭＯＳトランジスタのバイアス電位を、３０から３３は内部のノードを示す。
【０００６】
例えば、ＰＭ１、ＰＭ２、ＰＭ３のＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は等しく、またＮＭ１、ＮＭ２のＷ／Ｌも等しいとする。更に、Ｑ１とＱ２のエミッタ接合面積比を例えば１：６とする。
【０００７】
バイポーラトランジスタのベース・エミッタ間電圧又はｐｎ接合の順方向電圧をＶｂｅで表わすと、そのｐｎ接合の順方向電圧と絶対温度Ｔの関係は、以下の式（１）で近似されることが知られている。
【０００８】
Ｖｂｅ＝Ｖｅｇ−ａＴ                                                （１）
ここでＶｂｅはｐｎ接合の順方向電圧、Ｖｅｇはシリコンのバンドギャップ電圧であり約１．２Ｖ、ａはＶｂｅの温度依存性であり約２ｍＶ／℃、Ｔは絶対温度である。
【０００９】
またバイポーラトランジスタのエミッタ電流Ｉと電圧Ｖｂｅの関係は、以下の式（２）で近似されることが知られている。
【００１０】
Ｉ＝Ｉ０ｅｘｐ（ｑＶｂｅ／ｋＴ）                                    （２）
ここでＩはバイポーラトランジスタのエミッタ電流又はダイオードの電流、Ｉ０は定数（面積に比例）、ｑは電子の電荷、ｋはボルツマン定数である。
【００１１】
図２の回路では、ＰＭ１、ＰＭ２のゲート電極が共通なので、ＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２、Ｑ１、Ｑ２に流れる電流は等しくなる。ＮＭ１、ＮＭ２に流れる電流が等しいので、内部ノード３０と３１の電位は等しくなる。Ｑ１とＱ２の接合面積比が１：６であるので、Ｑ１のＶｂｅをＶｂｅ１、Ｑ２のＶｂｅをＶｂｅ２とすると、
Ｑ１の電流＝Ｉ０ｅｘｐ（ｑＶｂｅ１／ｋＴ）
Ｑ２の電流＝６Ｉ０ｅｘｐ（ｑＶｂｅ２／ｋＴ）
である。上記Ｑ１の電流とＱ２の電流とが等しいとし、Ｖｂｅ１−Ｖｂｅ２を求めることにより、抵抗Ｒ１の両端の電位差ＶＲ１は、以下の式（３）で表わされる。
【００１２】
ＶＲ１＝（ｋＴ／ｑ）ｌｎ（６）                                      （３）
抵抗Ｒ１の両端の電位差ＶＲ１が式（３）で表わされるので、ＰＭ１、ＰＭ２に流れる電流Ｉｐは、
Ｉｐ＝（１／Ｒ１）（ｋＴ／ｑ）ｌｎ（６）                              （４）
となる  （Ｒ１：抵抗Ｒ１の抵抗値）。この電流と同じ電流がＰＭ３に流れるので、抵抗Ｒ２での電圧降下ＶＲ２は、
ＶＲ２＝（Ｒ２／Ｒ１）（ｋＴ／ｑ）ｌｎ（６）                          （５）
で表わされる（Ｒ２：抵抗Ｒ２の抵抗値）。
【００１３】
この抵抗Ｒ２での電圧降下ＶＲ２と、Ｑ３のＶｂｅの和が基準電圧Ｖｒｅｆとなる。ｐｎ接合の順方向電圧Ｖｂｅは温度の上昇に伴い減少する負の温度依存性を有し（式（１））、抵抗Ｒ２での電圧降下ＶＲ２が温度に比例して大きくなるので、適切に定数を選ぶことで、基準電圧Ｖｒｅｆの値が温度に依存しないように設計することができる。そのときの基準電圧Ｖｒｅｆの値は、シリコンのバンドギャップ電圧に相当する約１．２Ｖとなる。
【００１４】
このように図１の従来回路では、ＰＭ１、ＰＭ２、ＰＭ３、ＮＭ１、ＮＭ２、Ｑ１とＱ２の接合面積比、Ｒ２とＲ１の値を適切に選ぶことで、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生できる。
【００１５】
図２の従来回路も構成は異なるが、同様の原理により、温度に依存しない電圧を発生することができる。図２の回路は、特許文献１又は特許文献２に開示されている。また類似の回路構成が、特許文献３、特許文献４、特許文献５、特許文献６、特許文献７、非特許文献１等に示されている。
【００１６】
図２のＤ１はダイオードを、Ｒ１、Ｒ２、Ｒ３は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３、ＮＭ４はＮＭＯＳトランジスタを、ＰＭ１からＰＭ３、ＰＭ７、ＰＭ８はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位を、２１はＮＭＯＳトランジスタのバイアス電位を、３３、３５、９０は内部のノードを示す、図２において、図１と同一の機能の素子は同一の符号で参照される。
【００１７】
例えば、ＰＭ１、ＰＭ２、ＰＭ３のＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は等しいとする。更にＮＭ３とＮＭ４のＷ／Ｌ比を例えば１：６とする。ＮＭ３とＮＭ４はサブスレッショルド領域で動作するように設計される。
【００１８】
ＮＭＯＳトランジスタのゲート・ソース間電圧をＶｇｓで表わすと、サブスレッショルド領域でのドレイン電流ＩＤと電圧Ｖｇｓとの関係は、式（６）で近似されることが知られている。
【００１９】
ＩＤ＝Ｉ０ｅｘｐ（ｑＶｇｓ／ｎｋＴ）                                （６）
ここでＩＤはサブスレッショルド領域でのドレイン電流、Ｉ０はＷに比例する定数、ｑは電子の電荷、ｋはボルツマン定数、Ｔは絶対温度、ｎは酸化膜容量と空乏層容量の容量分割で定まる定数でありＮＭＯＳトランジスタでは例えば１．３程度が一般的である。
【００２０】
図２の回路では、ＰＭ１、ＰＭ２のゲート電極が共通なので、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１に流れる電流は等しくなる。ＮＭ３、ＮＭ４に流れる電流が等しく、ＮＭ３、ＮＭ４のＷ／Ｌ比が１：６であることから、抵抗Ｒ１の両端の電位差ＶＲ１は、前述の式（３）と同様にして、以下の式（７）で表わされる。
【００２１】
ＶＲ１＝（ｎｋＴ／ｑ）ｌｎ（６）                                    （７）
抵抗Ｒ１の両端の電位差ＶＲ１が式（７）で表わされるので、ＰＭ１、ＰＭ２に流れる電流Ｉｐは、
Ｉｐ＝（１／Ｒ１）（ｎｋＴ／ｑ）ｌｎ（６）                          （８）
となる。この電流ＩｐはＰＭ３にも流れる。従ってＰＭ３に流れる電流は、抵抗の温度依存性を無視した場合には、式（８）に示されるように温度に比例した電流となる。この電流が抵抗Ｒ２及びダイオードＤ１に流れるので、基準電位Ｖｒｅｆは、以下の式（９）で表わされる。
【００２２】
Ｖｒｅｆ＝Ｖｂｅ＋（Ｒ２／Ｒ１）（ｎｋＴ／ｑ）ｌｎ（６）            （９）
ここでＶｂｅはＤ１の順方向電位であり、Ｒ２は抵抗Ｒ２の抵抗値である。
【００２３】
式（９）中のＶｂｅは温度に対して負の温度依存性を持つので、（Ｒ２／Ｒ１）（ｎｋＴ／ｑ）ｌｎ（６）の項がＶｂｅの負の温度依存性を打ち消すように定数を選ぶことにより、基準電位Ｖｒｅｆを温度に依存しないように設定できる。そのときの基準電位Ｖｒｅｆの値は、略シリコンのバンドギャップ電圧（約１．２Ｖ）となる。
【００２４】
このように図２の従来回路においても、ＰＭ１、ＰＭ２、ＰＭ３、ＮＭ３、ＮＭ４、Ｒ２とＲ１の値を適切に選ぶことで、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生することができる。図１の回路は、バイポーラトランジスタを用いているために高い精度を実現できるが、後程説明するように、ＰＭＯＳトランジスタ、ＮＭＯＳトランジスタ、及びバイポーラトランジスタの直列接続を含むために、低電圧で動作することができないという問題がある。それに対して図２の回路は、低い動作電圧で駆動することが可能である。
【００２５】
図３はバイアス電流を発生するための従来のバイアス電流発生回路の構成の一例を示している。図３の回路により絶対温度に比例するバイアス電流を発生し、このバイアス電流に基づいて、例えば図２のＰＭ３、Ｒ２、及びＤ１からなる回路を用いて基準電圧Ｖｒｅｆを生成する。図３において、図２と同一の機能の素子は同一の符号で参照する。
【００２６】
図３の従来回路は、図２の従来回路と同様の動作により絶対温度に比例するバイアス電流（式（８））を生成する。
【００２７】
図３において、回路部分ＢＬＫ１はスタートアップ回路として機能する。ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループだけでは、式（８）で表わされる安定点以外に、全ての電流が０のときにも回路が安定してしまう問題がある。この問題を解決するために、スタートアップ回路ＢＬＫ１が用いられる。
【００２８】
望ましくない動作点、即ち全ての電流が０のときには、内部ノード１０の電位はＶｄｄ、内部ノード２１の電位はＧＮＤとなる。このときＮＭ６はＯＦＦしているので、ＰＭ４に流れる電流により、内部ノード３４の電位はＶｄｄとなる。内部ノード３４の電位がＶｄｄとなると、ＮＭ５がＯＮし、ＰＭ２に電流が流れ始める。ＰＭ２に電流が流れ始めると、ＰＭ１にも電流が流れ始め、式（８）で表わされる安定点に回路が到達する。
【００２９】
ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１に電流が流れ始めると、ＮＭ６にも電流が流れ、内部ノード３４の電位はＧＮＤ電位程度となり、ＮＭ５がＯＦＦする。これにより、スタートアップ回路ＢＬＫ１が、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループから切り離される。
【００３０】
図４は、従来のバンドギャップ回路の構成の更に別の一例を示す図である。
【００３１】
図４のＱ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２、Ｒ２’は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２はＰＭＯＳトランジスタを、１１はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、３０、３１、３２は内部のノードを、ＯＰ１はオペアンプを示す。図４において、図１と同一の機能の素子は同一の符号で参照する。
【００３２】
例えば、ＰＭ１、ＰＭ２のＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は等しく、Ｑ１とＱ２の接合面積比を例えば１：６とする。また抵抗Ｒ２の抵抗値とＲ２’の抵抗値とは等しいものとする。
【００３３】
バイポーラトランジスタのベース・エミッタ間電圧又はｐｎ接合の順方向電圧Ｖｂｅは、前述の式（１）となる。またバイポーラトランジスタのエミッタ電流Ｉと電圧Ｖｂｅとの関係は、前述の式（２）となる。
【００３４】
図４の回路では、ＰＭ１、ＰＭ２のゲート電極が共通なので、ＰＭ１、ＰＭ２、Ｑ１、Ｑ２、Ｒ１、Ｒ２、Ｒ２’に流れる電流は等しくなる。ＯＰ１の負帰還作用により、ノード３０と３１の電位は略等しい電位となって回路が安定する。ノード３０と３１の電位が等しく、Ｑ１とＱ２の接合面積比が１：６であることから、抵抗Ｒ１の両端の電位差ＶＲ１は前述の式（３）で表わされる。またＰＭ１及びＰＭ２に流れる電流Ｉｐは、前述の式（４）となる。この電流が抵抗Ｒ２に流れるので、抵抗Ｒ２での電圧降下ＶＲ２は前述の式（５）となる。この抵抗Ｒ２での電圧降下ＶＲ２と、Ｑ３のＶｂｅの和が基準電圧Ｖｒｅｆとなる。ｐｎ接合の順方向電圧Ｖｂｅが負の温度依存性を有し、抵抗Ｒ２での電圧降下ＶＲ２が正の温度依存性を有するので、適切に定数を選ぶことにより、基準電圧Ｖｒｅｆの値を温度に依存しないように設計することができる。そのときのＶｒｅｆの値はシリコンのバンドギャップ電圧に相当する約１．２Ｖとなる。
【００３５】
このように図４の従来回路では、ＰＭ１とＰＭ２のサイズ、Ｑ１とＱ２の接合面積比、Ｒ２とＲ１の値を適切に選び、オペアンプを用いることで、温度に依存しないバンドギャップ電圧を比較的簡単な回路で発生することができる。このようなオペアンプを用いた従来のバンドギャップ回路が、例えば非特許文献２、非特許文献３、非特許文献４に示されている。
【００３６】
図１、図２、図４で説明したバンドギャップ回路の重要な応用の１つとして、低電圧検出回路がある。電源電圧や温度に依らず一定であるバンドギャップ回路の基準電位を、電源電圧を分圧した電位と比較することにより、電圧が所定値より大きいか小さいかを検出することができる。例えば、電源電圧が回路の最低動作電圧より低いことが検出された場合には、誤動作を避けるために、リセット信号を発生してその回路ブロックの動作を停止するといった制御を実行することができる。
【特許文献１】特許第３０７１６５４号公報
【特許文献２】特許第３３３８８１４号公報
【特許文献３】特開２００２−９９３３６号公報
【特許文献４】特開２００３−７８３６６号公報
【特許文献５】特許第２９９４２９３号公報
【特許文献６】特開平５−２０４４７９号公報
【特許文献７】特開平６−３０９０５２号公報
【非特許文献１】ジー．ズァナテアス他、「ＣＭＯＳ  バンドギャップ  ボルテージ  リファレンス」、アイイーイーイー、ジャーナル  オブ  ソリッドステートサーキッツ、ボリュームＳＣ−１４、ナンバー３、１９７９年６月、ページ６５５〜６５７（G. Tzanateas, C.A.T. Salama, and Y.P. Tsividis, “A CMOS Bandgap Voltage Reference,” IEEE Journal of Solid-State Circuits, Vol. SC-14, No.3, pp.655-657, June 1979. ）
【非特許文献２】ケー・エヌ・リュング他、「ア  サブ−１−Ｖ  １５−ｐｐｍ／℃  ＣＭＯＳ  バンドギャップ  ボルテージ  リファレンス  ウィズアウト  リクワイヤリング  ロー  スレッショルド  ボルテージ  デバイスィーズ」、アイイーイーイー、ジャーナル  オブ  ソリッドステートサーキッツ、ボリューム３７、ナンバー４、２００２年４月、ページ５２６〜５３０（K. N. Leung , and P. K. T. Mok , “A Sub-1-V 15-ppm/℃ CMOS Bandgap Voltage Reference Without Requiring Low Threshold Voltage Devices,” IEEE Journal of Solid-State Circuits, Vol. 37, No.4, pp.526-530, April 2002. ）
【非特許文献３】エー・ボニ、「オペアンプス  アンド  スタートアップ  サーキッツ  フォー  ＣＭＯＳ  バンドギャップ  リファレンスィース  ウィズ  ニア  １−Ｖ  サプライ」、アイイーイーイー、ジャーナル  オブ  ソリッドステートサーキッツ、ボリューム３７、ナンバー１０、２００２年１０月、ページ１３３９〜１３４３（A. Boni , “Op-Amps and Startup Circuits for CMOS Bandgap References With Near 1-V Supply ,” IEEE Journal of Solid-State Circuits, Vol. 37, No.10, pp.1339-1343, October 2002. ）
【非特許文献４】エイチ・バンバ他、「ア  ＣＭＯＳ  バンドギャップ  リファレンス  サーキット  ウィズ  サブ−１−Ｖ  オペレーション」、アイイーイーイー、ジャーナル  オブ  ソリッドステートサーキッツ、ボリューム３４、ナンバー５、１９９９年５月、ページ６７０〜６７４（H. Banba, H. Shiga, A. Umezawa, T. Miyaba, T. Tanzawa, S. Atsumi, and K. Sakui, “A CMOS Bandgap Reference Circuit with Sub-1-V Operation,” IEEE Journal of Solid-State Circuits, Vol. 34, No.5, pp.670-674, May 1999. ）
【発明の開示】
【発明が解決しようとする課題】
【００３７】
近年の半導体集積回路の微細化に伴って、回路の動作電圧が低下し、アナログ回路についても動作電圧の低減の要求されている。特にＣＭＯＳアナログ集積回路の重要な構成要素であるＣＭＯＳバンドギャップ回路については、動作電圧の低減が望まれている。
【００３８】
また携帯型電子機器に代表されるような電池駆動の電子機器において、電池寿命の観点から、アナログ回路の低消費電力化が強く望まれている。低消費電力化のためには、動作時の消費電力を削減するだけでなく、必要なとき以外は回路を停止するなどの制御の工夫をすることが一般的である。
【００３９】
更にＬＳＩのコストの観点から、小さい占有面積で回路を構成することが望まれている。
【００４０】
前述の各種バンドギャップ回路やバイアス電流発生回路においては、以下に述べるような問題がある。
【００４１】
図１の従来回路は、比較的簡単な回路でバンドギャップ電圧を発生することができるが、温度に比例するＰＴＡＴ電流を発生する部分の最低動作電圧が大きいという問題があった。これは、ｐｎｐバイポーラトランジスタＱ１とＮＭＯＳトランジスタＮＭ１との直列接続、又はＱ２とＰＭＯＳトランジスタＰＭ２とを同一の電流経路に含んでおり、ｐｎｐバイポーラトランジスタの順方向電圧ＶｂｅとＭＯＳトランジスタの閾値電圧Ｖｔｈの和程度の電源電圧が要求されるためである。例えばＶｂｅを０．７Ｖ、Ｖｔｈを０．９Ｖとすると、最低電圧は、１．６Ｖから１．７Ｖ程度必要となり、最近のデジタル回路の電源電圧１．８Ｖに対して殆ど余裕のない値となってしまう。
【００４２】
図２の回路では、ｐｎｐバイポーラトランジスタ（ダイオード）とＮＭＯＳトランジスタとの直列接続を用いないで、バンドギャップ電圧を発生している。これにより、最低動作電圧の問題は解決されている。図２の回路は、スタートアップ回路を、ＰＭ７、ＰＭ８、抵抗Ｒ３、容量Ｃ２で構成しており、次に述べるような問題点がある。
【００４３】
第１の問題は、図２の回路は電源電圧が印加された状態で常に回路が動作していることを前提としており、電源電圧が印加された状態での回路停止のための考慮がなされていないことである。例えば、バンドギャップ回路をシリーズレギュレータの基準電位として利用する場合には、電源電圧が加わった状態で回路をスタンバイ状態とすることが望ましい場合があるが、図２の回路はこのような要求に答えることができない。
【００４４】
第２の問題は、図２の回路はスタートアップ回路に容量Ｃ２を用いていることであり、この図２の回路構成をスタンバイ状態に制御可能なように変更しても、スタートアップ時間がかえって大きくなる点である。図２の回路において、電源電圧が印加されたままで動作を停止するためには、ＰＭＯＳトランジスタのバイアス電位１０をＶｄｄとする手段、ＮＭＯＳトランジスタのバイアス電位をＧＮＤとする手段、及びノード９０をＶｄｄとする手段を追加すればよい。しかしながらスタンバイ状態から通常の動作に復帰するときに、スタートアップ回路が動作するためには、ＰＭ８がＯＮする電位までノード９０の電位が下がらなければならない。図２の回路構成では、Ｃ２とＲ３の時定数を電源の立ち上がりの時間より大きく設計するので、スタートアップ回路が動作し始めるまでの時間が大きいという問題がある。
【００４５】
図３の回路は、図１の回路と異なり、ＭＯＳトランジスタのＷ／Ｌ比により温度に比例するＰＴＡＴ電流を発生する。ｐｎｐバイポーラトランジスタ（又はダイオード）を使用しないので、最低動作電圧は図１の回路に比べてＶｂｅだけ小さくなる。しかし図３の回路では、以下に説明するように、スタートアップ回路により最低動作電圧が大きくなるという問題がある。
【００４６】
図３のスタートアップ回路ＢＬＫ１は、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループに電流が流れないときは、ＰＭ４に流れる電流によりノード３４の電位をＶｄｄとし、ＮＭ５をＯＮすることでＰＭ２に電流を流し始める。ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループに電流が流れ、回路が安定点に到達すると、ノード３４の電位をＧＮＤ電位程度とし、ＮＭ５をＯＦＦさせる必要がある。ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループに電流が流れ、回路が安定点に到達した後も、ＰＭ４には定常的に電流が流れるので、低消費電力化のためにはＰＭ４に流れる電流を小さく設定する必要がある。
【００４７】
ＰＭ４に流れる電流を小さくするためには、ＰＭ４のＷを小さくすると共にＬを大きくすればよいが、このようにすると、狭チャネル効果によりＰＭ４のＶｔｈが大きなってしまう。仮にＰＭＯＳトランジスタＰＭ１及びＰＭ２の閾値電圧Ｖｔｈを０．９Ｖ、ＰＭ４の閾値電圧Ｖｔｈを１．１Ｖとすると、電源電圧が１．１Ｖ以下ではＰＭ４がＯＮせず、ノード３４の電位をＶｄｄとすることができない。従ってスタートアップ回路ＢＬＫ１が機能せずに、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループが動作可能な電圧であっても、バイアス電流が発生できないことになる。
【００４８】
図４の回路では、非特許文献２〜４に示されるように、オペアンプ回路ＯＰ１はＰＭＯＳトランジスタで構成された差動回路を入力部として構成することが一般的である（或いは閾値電圧Ｖｔｈが低い特殊なＮＭＯＳトランジスタを必要とする）。これは、オペアンプにより負帰還制御して一致させようとしているノード３０及び３１の電位が、Ｖｂｅ程度（例えば、０．６Ｖ程度）とＧＮＤに近い電位となるためである。０．６Ｖ程度の閾値電圧の一般的なＮＭＯＳトランジスタを使用したのでは、殆ど動作余裕がなく、また温度が上昇した場合に温度依存性により順方向電圧が０．４Ｖ程度にまで減少してしまうという問題がある。
【００４９】
しかしオペアンプ回路ＯＰ１をＰＭＯＳトランジスタで構成された差動回路とし、Ｖｂｅ程度の電位を入力する構成とすると、その最低動作電源電圧はＶｂｅ＋Ｖｔｈ（ＰＭＯＳトランジスタの閾値電圧）程度となる。その結果、最低動作電源電圧がＶｂｅ＋Ｖｔｈに制限され、それ以上小さい電源電圧で動作しないという問題がある。
【００５０】
また上記図１乃至図４の回路に共通の問題点として、従来技術では出力される基準電圧はバンドギャップ電圧（約１．２Ｖ）に限定されており、原理的にバンドギャップ電圧以上の電源電圧が必要となることである。
【００５１】
以上を鑑みて、本発明の第１の目的は、最低動作電圧が小さく、且つ簡素な構成のバンドギャップ回路を提供することにある。
【００５２】
本発明の第２の目的は、スタートアップ回路を含めた構成において最低動作電圧が小さく、且つ簡素な構成のバイアス電流発生回路を提供することにある。
【００５３】
本発明の第３の目的は、バンドギャップ電圧（約１．２Ｖ）に限定されることなく、任意の電圧を発生可能なバンドギャップ回路を提供することにある。
【００５４】
本発明の第４の目的は、オペアンプを用いた構成において、低電圧で動作が可能なバンドギャップ回路を提供することにある。
【課題を解決するための手段】
【００５５】
本発明による半導体集積回路は、ＭＯＳトランジスタのサイズ比と抵抗とにより絶対温度に実質的に比例する第１の電流を発生する電流発生回路と、該電流発生回路の安定動作点を該電流を発生する点に設定するスタートアップ回路を含み、該電流発生回路が該安定動作点で動作する際に該スタートアップ回路に流れる電流が拡散抵抗とＭＯＳトランジスタとの直列抵抗により定まることを特徴とする。
【００５６】
更に本発明による半導体集積回路は、該電流発生回路で発生した該第１の電流に基づいて該絶対温度に実質的に依存しない基準電圧を発生する電圧発生回路を更に含むことを特徴とする。
【００５７】
また本発明の別の側面によれば、半導体集積回路は、絶対温度に実質的に比例する第１の電流を発生する電流発生回路と、該電流発生回路で発生した該第１の電流に基づいて該絶対温度に実質的に依存しない基準電圧を生成する電圧発生回路を含み、該電圧発生回路は、該絶対温度に実質的に負に比例する電圧を生成する第１の素子と、該第１の素子に並列に接続される抵抗分圧回路と、該第１の素子と該抵抗分圧回路との並列接続に接続され該第１の電流に比例する第２の電流を供給する第２の素子と、該抵抗分圧回路の抵抗間のノードに接続され該第１の電流に比例する第３の電流を供給する第３の素子を含むことを特徴とする。
【００５８】
また本発明の別の側面によれば、半導体集積回路は、第１のｐｎｐバイポーラトランジスタと、第２のｐｎｐバイポーラトランジスタと、該第１のｐｎｐバイポーラトランジスタのエミッタに直列に接続される第１の抵抗と、該第２のｐｎｐバイポーラトランジスタのエミッタに直列に接続される第２の抵抗と、該第２の抵抗に等しい抵抗値を有し該第１の抵抗の一端に直列に接続される第３の抵抗と、該第２のｐｎｐバイポーラトランジスタのエミッタ電位を該第２の抵抗により正の方向にレベルシフトした電位を第１の入力とし、該第１の抵抗の該一端の電位を該第３の抵抗により正の方向にレベルシフトした電位を第２の入力とするオペアンプを含み、該オペアンプは、ＮＭＯＳトランジスタ差動対のゲート入力として該第１の入力及び該第２の入力を受け取り、該第１の入力の電位と該第２の入力の電位とが等しくなるよう負帰還制御することを特徴とする。
【発明の効果】
【００５９】
上記半導体集積回路においては、電流発生回路が安定動作点で動作する際にスタートアップ回路に流れる電流が拡散抵抗とＭＯＳトランジスタとの直列抵抗により定まるように構成される。従って、拡散抵抗の抵抗値を十分大きくすることにより、ＭＯＳトランジスタ及び拡散抵抗に流れる電流を小さくして消費電流を小さくすると共に、Ｗ／Ｌの十分大きなＭＯＳトランジスタを使用して狭チャネル効果によるＶｔｈの上昇を避け、低電圧での動作を可能とすることができる。
【００６０】
また上記半導体集積回路においては、絶対温度に実質的に負に比例する電圧を生成する第１の素子と、第１の素子に並列に接続される抵抗分圧回路を用いることで、元のバンドギャップ電圧を抵抗分圧回路で分割すると共に、更に抵抗分割回路に正の温度依存性を有する電流を供給することで、分圧された負の温度依存性を打ち消すように構成することができる。これにより、絶対温度に依存しない基準電圧を生成することが可能となる。
【００６１】
また上記半導体集積回路においては、オペアンプの入力をＮＭＯＳトランジスタ差動対で構成し、抵抗により正の方向にレベルシフトした電位をオペアンプに入力として供給する。従って、電源電圧が低下しても正常にオペアンプを動作させることが可能となり、低電源電圧で動作可能なバンドギャップ回路を提供できる。
【発明を実施するための最良の形態】
【００６２】
以下に、添付の図面を用いて本発明の実施例を詳細に説明する。
【００６３】
図５は、本発明によるバンドギャップ回路の第１の実施例を示す回路図である。
【００６４】
図５において、Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２、Ｒ５は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３からＮＭ８はＮＭＯＳトランジスタを、ＰＭ１からＰＭ３、ＰＭ５、ＰＭ１２はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位を、２１はＮＭＯＳトランジスタのバイアス電位を、３３から３５は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。図５において、図１乃至図３と同一の機能を有する素子及び対応するノードは、同一の符号で参照する。
【００６５】
例えば、ＰＭ１、ＰＭ２、ＰＭ３のＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は等しいとする。更にＮＭ３とＮＭ４のＷ／Ｌ比を例えば１：６とする。ＮＭ３とＮＭ４はサブスレッショルド領域で動作するように設計される。
【００６６】
図５のバンドギャップ回路は、制御信号ＥＮがＨ及び制御信号ＥＮＸがＬのとき通常の動作状態となる。まずこの通常の状態での動作を説明する。ＥＮがＨ、ＥＮＸがＬとなると、ＰＭ１２、ＮＭ７、ＮＭ８はＯＦＦとなり、図５の回路の動作には関係しなくなる。またこのときＰＭ５はＯＮとなっている。
【００６７】
ＮＭＯＳトランジスタのゲート・ソース間電圧をＶｇｓで表わすと、サブスレッショルド領域でのドレイン電流ＩＤと電圧Ｖｇｓの関係は、前述の式（６）で表される。
【００６８】
図５の回路では、ＰＭ１、ＰＭ２のゲート電極が共通なので、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１に流れる電流は等しくなる。ＮＭ３、ＮＭ４に流れる電流が等しく、ＮＭ３、ＮＭ４のＷ／Ｌ比が１：６であることから、抵抗Ｒ１の両端の電位差ＶＲ１は、前述の式（７）で表わされる。抵抗Ｒ１の両端の電位差ＶＲ１が式（７）で表わされるので、ＰＭ１、ＰＭ２に流れる電流Ｉｐは、前述の式（８）となる。
【００６９】
この電流ＩｐはＰＭ３にも流れるが、その電流値は式（８）から明らかなように、温度に比例した電流となる。この結果、基準電位Ｖｒｅｆは前述の式（９）で表わされる。式（９）の第１項のＶｂｅは温度に対して負の温度依存性を有し、第２項の（Ｒ２／Ｒ１）（ｎｋＴ／ｑ）ｌｎ（６）は温度に対して正の温度依存性を有する。従って負の温度依存性を有する項と正の温度依存性を有する項とが互いに打ち消すように定数を選べば、基準電位Ｖｒｅｆを温度に依存しないよう設定できる。そのときの基準電位Ｖｒｅｆの値は略シリコンのバンドギャップ電圧（約１．２Ｖ）となる。
【００７０】
なお上記説明では、説明を簡単にするために、式（９）で基準電圧を表現したが、例えば非特許文献１に記載されているように、抵抗Ｒ２での電圧降下ＶＲ２は式（５）で表現できることも知られている。しかし定数ｎの違いだけであるので、ここでは式（９）に基づいて説明を進めた。以下の説明でも、電流を表わす場合に式（８）で説明を進めるが、式（４）で表現可能なことは同様である。
【００７１】
図５において、回路部分ＢＬＫ２はスタートアップ回路として機能する。ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループだけでは、式（８）で表わされる安定点以外に、全ての電流が０のときにも回路が安定してしまう問題がある。この問題を解決するために、スタートアップ回路ＢＬＫ２が用いられる。
【００７２】
望ましくない動作点、即ち全ての電流が０のときには、内部ノード１０の電位はＶｄｄ、内部ノード２１の電位はＧＮＤとなる。このときＮＭ６はＯＦＦしているので、ＰＭ５及び抵抗Ｒ５に流れる電流により、内部ノード３４の電位はＶｄｄとなる。内部ノード３４の電位がＶｄｄとなると、ＮＭ５がＯＮし、ＰＭ２に電流が流れ始める。ＰＭ２に電流が流れ始めると、ＰＭ１にも電流が流れ始め、式（８）で表わされる安定点に回路が到達する。
【００７３】
ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１に電流が流れ始めると、ＮＭ６にも電流が流れ、内部ノード３４の電位はＧＮＤ電位程度となり、ＮＭ５がＯＦＦする。これにより、スタートアップ回路ＢＬＫ１が、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループから切り離される。
【００７４】
前述のように図３の従来のスタートアップ回路ＢＬＫ１では、低消費電力を実現するために、ＰＭ４に流れる定常電流を小さく設定する必要がある。しかしＰＭ４のＷを小さく且つＬを大きくすると、狭チャネル効果によりＰＭ４の閾値電圧Ｖｔｈが大きくなり、低い電源電圧ではスタートアップ回路ＢＬＫ１が機能できず、バイアス電流の発生に失敗するという問題があった。即ち、従来回路においては、スタートアップ回路により最低動作電圧が大きくなる問題があった。
【００７５】
それに対し図５に示す本発明の回路では、拡散抵抗Ｒ５の抵抗値を十分大きくすることにより、ＰＭ５及び抵抗Ｒ５に流れる電流を小さく設定することができる。このような回路構成とすることで、Ｗ／Ｌの十分大きなＭＯＳトランジスタを使用し、狭チャネル効果によるＶｔｈの上昇を避け、低電圧での動作を可能とすることができる。
【００７６】
また前述の図２の従来の回路については、電源電圧が印加された状態で常に回路が動作していることを前提としており、電源電圧が印加された状態での回路停止のための考慮がなされていないという問題があった。また図２の回路構成では、Ｃ２とＲ３の時定数を電源の立ち上がりの時間より大きく設計するので、スタートアップ回路が動作し始めるまでの時間が大きいという問題があった。
【００７７】
それに対し本発明のスタートアップ回路ＢＬＫ２では、ＰＭＯＳトランジスタのバイアス電位をＶｄｄとする手段ＰＭ１２と、ＮＭＯＳトランジスタのバイアス電位をＧＮＤとする手段ＮＭ７、スタートアップ電流を流すＭＯＳトランジスタＮＭ５のゲートを固定する手段ＮＭ８及びＰＭ５を設けることで、回路に電源電圧が印加された状態で、回路をスタンバイ状態に設定することができる。またスタンバイ状態から動作状態に復帰する場合に、スタートアップ電流を流すＭＯＳトランジスタＮＭ５のゲート電位３４の時定数は寄生容量と抵抗Ｒ５で決まるので、図２の従来回路のように大容量Ｃ２を充放電する必要がなく、高速化を達成することができる。
【００７８】
図６は、図５のバンドギャップ回路の電源電圧Ｖｄｄと基準電圧Ｖｒｅｆの特性の一例を示す図である。図６に示す特性は、温度が−４０℃、２５℃、１００℃の場合のものである。
【００７９】
高利得の回路による負帰還を用いないので、電源電圧Ｖｄｄが上昇すると、回路の電流が増加し（アーリー効果又はチャネル長変調効果による）、基準電圧Ｖｒｅｆが緩やかに増加する。しかし温度の変化に応じて出力電位Ｖｒｅｆが変化することはなく、バンドギャップ回路としての動作を示していることが分かる。図５の回路では、基準電圧Ｖｒｅｆの値は約１．２Ｖなので、電源電圧は約１．２Ｖ必要となり、図６の特性からも、約１．２Ｖの電源電圧から回路が動作することが分かる。
【００８０】
以下に、図５の回路において、制御信号ＥＮがＬ且つ制御信号ＥＮＸがＨのときのスタンバイ時の動作について説明する。
【００８１】
制御信号ＥＮがＬ且つ制御信号ＥＮＸがＨのときには、ＰＭ１２、ＮＭ７、ＮＭ８はＯＮとなり、ＰＭ５はＯＦＦとなる。ＰＭ１２がＯＮとなるので、ＰＭＯＳトランジスタのバイアス電位１０はＶｄｄとなる。ＮＭ７がＯＮとなるので、ＮＭＯＳトランジスタのバイアス電位２１はＧＮＤとなる。ＮＭ８がＯＮとなるので、ノード３４の電位もＧＮＤとなる。
【００８２】
ＰＭＯＳトランジスタのバイアス電位１０がＶｄｄとなるので、ＰＭ１、ＰＭ２、ＰＭ３はＯＦＦとなる。ＮＭＯＳトランジスタのバイアス電位２１がＧＮＤとなるので、ＮＭ３、ＮＭ４、ＮＭ６もＯＦＦとなる。またノード３４がＧＮＤとなるので、ＮＭ５もＯＦＦとなる。これにより図５の回路には電流が流れず待機状態（スタンバイ状態）となる。
【００８３】
上記バンドギャップ回路の第１の実施例の説明では、ＰＭ１、ＰＭ２、ＰＭ３のＷ／Ｌは等しく、またＮＭ３とＮＭ４のＷ／Ｌ比は１：６であるとしたが、これらのサイズ比を変更しても、同様の原理に基づいて設計できることは明らかである。
【００８４】
図７は、図５の回路をバイアス電流発生回路として使用する場合の一例を示す回路図である。図７において、図５と同一の構成要素は同一の参照番号で参照し、その説明は省略する。
【００８５】
図７に示すように、図５の回路の一部をバイアス電流発生回路として使用することができる。バイアス電流発生回路として使用した場合、スタートアップ回路に流れる電流をＰＭ５及び抵抗Ｒ５の直列等価抵抗で調整できるようにすることで、例えば拡散抵抗Ｒ５の抵抗値を十分大きくすれば、ＰＭ５のＷ／Ｌを大きくできる。これにより十分Ｗ／Ｌが大きなＭＯＳトランジスタを使用し、狭チャネル効果によるＶｔｈの上昇を避け、低電圧による動作を可能とすることができる。
【００８６】
図８は、本発明によるバンドギャップ回路の第２の実施例を示す回路図である。
【００８７】
図８において、Ｑ３はｐｎｐバイポーラトランジスタ（ｐｎｐバイポーラトランジスタ）を、Ｒ１、Ｒ５、Ｒ６、Ｒ７は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３からＮＭ６はＮＭＯＳトランジスタを、ＰＭ１からＰＭ３、ＰＭ５、ＰＭ６はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位を、２１はＮＭＯＳトランジスタのバイアス電位を、３３から３５は内部のノードを示す。図８において、図５と同一の機能を有する素子及び対応するノードは、同一の符号で参照する。図８においても、図５の制御信号ＥＮ及びＥＮＸと同様の信号を用いることで回路を停止させることができるが、図面簡略化のために、回路停止のための制御部分は省略している。
【００８８】
図８の回路のバイアス電流を発生する部分は、図５の回路の構成と同一である。図８の回路と図５の回路が異なる点は、基準電圧を発生する部分、ＰＭ３、ＰＭ６、Ｒ６、Ｒ７、Ｑ３である。図８の回路では、１．２Ｖ以外の電圧、例えば０．６Ｖの電圧を発生できるように回路が構成されている。
【００８９】
例えば、ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ６のＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は等しいとする。さらに、ＮＭ３とＮＭ４のＷ／Ｌ比を、例えば１：６とする。ＮＭ３とＮＭ４はサブスレッショルド領域で動作するように設計される。
【００９０】
ＰＭ１及びＰＭ２に流れる電流Ｉｐは、前述の式（８）で表わされ、温度に比例するＰＴＡＴ電流となる。この電流と同じ値の電流が、ＰＭ３に流れる。説明を簡単にするために、Ｒ６及びＲ７の抵抗値は同一であるとする。ＰＭ３からＱ３に電流が流れるので、ノード３３の電位はＶｂｅ（Ｖｂｅ：ｐｎ接合の順方向電圧）となる。このノード３３の電位は、同一の抵抗値の抵抗Ｒ６及びＲ７により、Ｖｂｅ／２に分割される（このときＲ６及びＲ７に流れる電流によりＱ３のＶｂｅが大幅に減少しないように、Ｒ６及びＲ７の抵抗値はある程度大きく設定する）。
【００９１】
また式（８）で表されるＰＴＡＴ電流はＰＭ６にも流れる。説明を簡単にするために、ＰＭ６から流れる電流は全てＲ７に流れるものとする。ＰＭ６の電流がＲ７に流れるとすると、基準電圧Ｖｒｅｆの電位は、概略以下の式（１０）で表わされることになる。
【００９２】
Ｖｒｅｆ＝（１／２）Ｖｂｅ＋（Ｒ７／Ｒ１）（ｎｋＴ／ｑ）ｌｎ（６）  （１０）
Ｖｂｅは温度に対して負の温度依存性を有し、（Ｒ７／Ｒ１）（ｎｋＴ／ｑ）ｌｎ（６）は温度に対して正の温度依存性を有する。正の温度依存性を持つ項と負の温度依存性を持つ項とを打ち消すように定数を選べば、基準電位Ｖｒｅｆを温度に依存しないように設定できる。そのときの基準電位Ｖｒｅｆの値は、略バンドギャップ電圧／２＝約０．６Ｖとなる。
【００９３】
上記の例では、Ｒ６及びＲ７の抵抗値を等しく設定し、基準電圧を約０．６Ｖとする場合について説明したが、Ｖｒｅｆの値が温度に依存しないという条件を満たしさえすれば、これらの定数については自由に変更してよい。またＶｒｅｆの値についても、例えば０．９Ｖ等の任意の値に設計することができる。
【００９４】
例えばＲ１の抵抗値を３００ｋΩとする。ＰＭ１及びＰＭ２に流れる電流Ｉｐは式（８）より、
Ｉｐ＝（１／Ｒ１）（ｎｋＴ／ｑ）ｌｎ（６）
＝（1.3×26mV×ｌｎ（６））／300kΩ=61mV/300kΩ=0.2uA
となる（ｎは１．３とした）。ＰＭ３の電流はＱ３だけでなく、Ｒ６、Ｒ７にも流れるので、ＰＭ３、ＰＭ６のＷ／ＬをＰＭ１、ＰＭ２に対して２倍とする。
【００９５】
ＰＭ３には０．４ｕＡの電流が流れる。Ｑ３にはある程度電流が流れなければ、ノード３３にＶｂｅを発生できないので、Ｒ６及びＲ７の直列抵抗値はある程度大きくなければならない。ここでは仮に、Ｒ６を１５００ｋΩ、Ｒ７を４５００ｋΩとする。Ｒ６及びＲ７の直列抵抗は６ＭΩとなる。ＰＭ３の電流だけを考えた場合、Ｖｂｅが０．６Ｖであれば、Ｒ６及びＲ７には、０．６Ｖ／６ＭΩ＝０．１ｕＡの電流が流れる。ＰＭ３が流す電流は０．４ｕＡなので、その１／４程度が抵抗Ｒ６及びＲ７に流れ、残りがＱ３に流れることになる。Ｑ３に３ｕＡ程度の電流が流れるのでノード３３の電位はＶｂｅ、例えば０．６Ｖとなる。この電圧が、Ｒ６及びＲ７により３／４に分圧されて基準電圧Ｖｒｅｆとして現われる。つまりＰＭ３の電流だけを考えた場合、Ｖｒｅｆの電位は３／４×Ｖｂｅ（＝０．４５Ｖ）となる。
【００９６】
更にＰＭ６からも０．４ｕＡの電流がＶｒｅｆに流れる。ＰＭ６からみたＶｒｅｆの等価抵抗はＲ６とＲ７との並列抵抗であるので、Ｒ６が１５００ｋΩ、Ｒ７が４５００ｋΩの場合、並列等価抵抗は１．１２５ＭΩとなる。この１．１２５ＭΩの並列等価抵抗に０．４ｕＡの電流を流すと、その電圧降下は０．４５Ｖとなる。この電圧降下が、上記のようにＶｂｅを分圧した値０．４５Ｖに加わるので、最終的なＶｒｅｆの電位は０．９Ｖとなる。
【００９７】
このように、元のバンドギャップ電圧と最終的に出力しようとする電圧との比でダイオード電圧を分割できるように、且つＲ６及びＲ７の並列合成抵抗とＰＭ６の電流とによりこの分圧されたダイオード電圧の負の温度依存性を打ち消すように、Ｒ６とＲ７の値を定めればよい。
【００９８】
図８の回路のように基準電圧発生部分を構成すると、Ｒ６及びＲ７によりＶｂｅを分圧することができ、その任意に分割されたＶｂｅに対してその温度依存性を打ち消すような正の温度依存性を有する電位を加算することができる。Ｖｂｅを１／３に分割した場合は、Ｖｂｅ／３の温度依存性を打ち消すような電位をＰＭ６電流とＲ６及びＲ７の等価並列抵抗とで発生でき、またＶｂｅを５／６に分割した場合は、５Ｖｂｅ／６の温度依存性を打ち消すような電位をＰＭ６電流とＲ６及びＲ７の等価並列抵抗とで発生できる。そのとき最終的なＶｒｅｆの電位はそれぞれ、Ｖｅｇ／３及び５Ｖｅｇ／６となることは上記説明から明らかである。また上記説明ではｎは１．３として説明したが、ｎの値はトランジスタによって異なり、またより正確には電流密度によっても異なる。従って、詳細な回路シミュレーションによって、必要な抵抗及び電流を正確に設計することが望ましい。
【００９９】
図９は、図８の回路の電源電圧Ｖｄｄと基準電圧Ｖｒｅｆの特性の一例を示す図である。図９に示すのは、温度が−４０℃、２５℃、１００℃の場合のものである。
【０１００】
電源電圧Ｖｄｄが上昇すると、回路の電流が増加し（アーリー電圧又はチャネル長変調効果による）、基準電圧Ｖｒｅｆが緩やかに増加する。しかし温度の変化に対しては出力電位Ｖｒｅｆは変化せず、温度に依存しない基準電圧回路としての動作を示していることが分かる。図８の特性例では、基準電圧Ｖｒｅｆの値は約０．６Ｖの場合を示した。最低動作電源電圧として、約１．０Ｖ程度が実現できることが分かる。
【０１０１】
上記図８の第２の実施例のバンドギャップ回路では、基準電圧Ｖｒｅｆの電位をバンドギャップ電位より小さい値とすることで、図５の第１の実施例のバンドギャップ回路と比較して、より低い電源電圧での動作を可能としている。
【０１０２】
図１０は、本発明によるバイアス電流発生回路の第２の実施例を示す回路図である。図１０において、Ｒ１、Ｒ５は抵抗を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３からＮＭ７はＮＭＯＳトランジスタを、ＰＭ１、ＰＭ２、ＰＭ５、ＰＭ１２はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位を、２１はＮＭＯＳトランジスタのバイアス電位を、３４、３６は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。図１０において、図７と同一の機能を有する素子及び対応するノードは、同一の符号で参照する。
【０１０３】
図１０のバイアス電流発生回路の動作は、図７の回路の動作と略同じであるので、詳細な説明は省略する。以下に、図７の回路と異なる点について説明する。
【０１０４】
図７の回路では、ＮＭ３及びＮＭ４のＷ／Ｌ比と、抵抗Ｒ１の抵抗値で電流を設計したが、ＰＭ２及びＰＭ１のＷ／Ｌ比と抵抗Ｒ１の抵抗値で電流を設計することも可能である。ＰＭ１をＰＭ２の例えば６倍の大きさに設計することにより、ＰＭ２とＰＭ１とで同一の電流が流れるときのゲート・ソース間電圧が異なり、この差電圧が抵抗Ｒ１に加わることになる。このようにして電流の値を図７の回路と同様にして設計することができる。
【０１０５】
図１１は、本発明のバイアス電流発生回路の他の回路例を示す図である。
【０１０６】
図１１において、のＲ１、Ｒ５は抵抗を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３、ＮＭ４、ＮＭ７、ＮＭ９はＮＭＯＳトランジスタを、ＰＭ１、ＰＭ２、ＰＭ７、ＰＭ８、ＰＭ１２はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位を、２１はＮＭＯＳトランジスタのバイアス電位を、３５、３７は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。図１１において、図７と同一の機能を有する素子及び対応するノードは、同一の符号で参照する。
【０１０７】
図１１の回路は、図７及び図１０のバイアス電流発生回路と略同じ動作をする。図７の回路と異なる点はスタートアップ回路である。以下に、スタートアップ回路の動作を中心として図１１の回路について説明する。ここで制御信号ＥＮはＨであり、制御信号ＥＮＸはＬとする。
【０１０８】
ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループで電流を決定することは図７の回路と同じである。全電流が０である望ましくない動作点で回路が安定しないように、ＰＭ７、ＰＭ８、Ｒ５、ＮＭ９でスタートアップ回路が構成される。全ての電流が０のときには、ＰＭＯＳトランジスタのバイアス電位１０はＶｄｄ、ＮＭＯＳトランジスタのバイアス電位２１はＧＮＤとなる。このときＰＭ７はＯＦＦしているので、ＮＭ９及び抵抗Ｒ５に流れる電流により、ノード３７の電位はＧＮＤとなる。ノード３７の電位がＧＮＤになると、ＰＭ８がＯＮし、ＮＭ３に電流が流れ始める。ＮＭ３に電流が流れ始めると、ＮＭ４にも電流が流れ始め、回路は安定点に到達する。
【０１０９】
ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１に電流が流れ始めると、ＰＭ７にも電流が流れる。これによりノード３７の電位はＶｄｄ電位程度となり、ＰＭ８がＯＦＦし、スタートアップ回路が、ＰＭ１、ＰＭ２、ＮＭ３、ＮＭ４、Ｒ１により構成されるループから切り離される。
【０１１０】
図１１の回路においても、低消費電力化のためには、ＮＭ９及び抵抗Ｒ５に流れる電流を小さく設定する必要がある。ＮＭ９および抵抗Ｒ５に流れる電流を小さく設定するためには、抵抗Ｒ５の抵抗値を十分大きくすればよい。このように回路を構成することで、拡散抵抗とＭＯＳトランジスタの直列抵抗値を拡散抵抗の抵抗値で決定することができ、ＭＯＳトランジスタのＷ／Ｌを大きく設計することができる。ＭＯＳトランジスタのＷ／Ｌを大きくすることで、狭チャネル効果による閾値電圧Ｖｔｈの上昇を避け、低電圧動作が可能となる。
【０１１１】
このように図１１では、図５及び図７のスタートアップ回路に対して、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとの役割を入れ替えることで、スタートアップ回路を構成している。
【０１１２】
図１２は、本発明によるバンドギャップ回路の更に別の実施例の構成を示す回路図である。
【０１１３】
図１２の回路は、図５の回路と略同様の動作をするが、電流源となるＭＯＳトランジスタをカスコード接続とした構成を採用することで、電源電圧依存性の改善を図っている。
【０１１４】
図１２において、Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２、Ｒ５、Ｒ８、Ｒ９は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３からＮＭ８、ＮＭ１０、ＮＭ１１はＮＭＯＳトランジスタを、ＰＭ１からＰＭ３、ＰＭ５、ＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ１２はＰＭＯＳトランジスタを、１０、１２はＰＭＯＳトランジスタのバイアス電位を、２１、２２はＮＭＯＳトランジスタのバイアス電位を、３３から３５は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。
【０１１５】
例えば、ＰＭ１、ＰＭ２、ＰＭ３のＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は等しく、ＰＭ９、ＰＭ１０、ＰＭ１１のＷ／Ｌ及びＮＭ１０とＮＭ１１のＷ／Ｌも等しいとする。またＮＭ３とＮＭ４のＷ／Ｌ比を例えば１：６とする。ＮＭ３とＮＭ４とはサブスレッショルド領域で動作するように設計される。
【０１１６】
制御信号ＥＮがＬであり制御信号ＥＮＸがＨのとき、図５の構成の場合と同様に、回路が停止した状態になる。また制御信号ＥＮがＨであり制御信号ＥＮＸがＬのときには、回路は通常の動作となる。この状態での動作について説明する。ＥＮがＨ及びＥＮＸがＬであるから、ＰＭ１２、ＮＭ７、ＮＭ８はＯＦＦとなり図１２の回路の動作には関係しない。またＰＭ５はＯＮとなっている。
【０１１７】
図１２の回路では、ＰＭ１、ＰＭ２のゲート電極が共通、ＰＭ９、ＰＭ１０のゲート電極が共通、ＮＭ１０、ＮＭ１１のゲート電極が共通であるので、ＰＭ１、ＰＭ２、ＰＭ９、ＰＭ１０、Ｒ８、Ｒ９、ＮＭ１０、ＮＭ１１、ＮＭ３、ＮＭ４、Ｒ１に流れる電流は等しくなる。ＮＭ３、ＮＭ４に流れる電流が等しく、ＮＭ３、ＮＭ４のＷ／Ｌ比が１：６であることから、抵抗Ｒ１の両端の電位差ＶＲ１は、図５の回路同様、前述の式（７）で表わされる。従って、ＰＭ１、ＰＭ２に流れる電流Ｉｐも、図５の回路と同じく、式（８）となる。
【０１１８】
ここで電流が式（８）で表わされるような状態になるためには、ＰＭ１、ＰＭ２、ＰＭ９、ＰＭ１０、ＮＭ１０、ＮＭ１１、ＮＭ３、ＮＭ４のそれぞれのドレイン・ソース間電圧が実効ゲート電圧（Ｖｇｓ−Ｖｔｈ、Ｖｔｈは閾値電圧）より大きい必要がある。この条件を満たすように、ＰＭ１、ＰＭ２、ＰＭ９、ＰＭ１０、ＮＭ１０、ＮＭ１１、ＮＭ３、ＮＭ４のサイズ、抵抗Ｒ８、Ｒ９、Ｒ１の値が設計される。これは、式（８）の電流が流れた際の抵抗Ｒ８、Ｒ９での電圧降下が、例えばそれぞれ０．２Ｖとなるように設計することで達成される。
【０１１９】
ＰＭ９、ＰＭ１０のゲート電圧は、例えば、ＰＭ１、ＰＭ２のゲート電圧より０．２Ｖ低い電位となるので、ＰＭ１、ＰＭ２、ＰＭ９、ＰＭ１０のサイズが同じであっても、ＰＭ９、ＰＭ１０のソース電位はＶｄｄより０．２Ｖ低い電位となる。このドレイン電圧でＰＭ１、ＰＭ２のドレイン電流が飽和領域において動作するようにサイズを決定すればよい。ＰＭ１、ＰＭ９のサイズ比は１：１であってもよいし、ＰＭ１よりＰＭ９を４倍大きくしても、或いは逆にＰＭ９よりＰＭ１を４倍大きくしてもよい。これらカスコード回路自体は一般的な回路であり、望まれる特性を実現するようにサイズを適宜設計することができる。
【０１２０】
同様に、ＮＭ１０、ＮＭ１１のゲート電位も、抵抗Ｒ８によりＮＭ３、ＮＭ４のゲート電位より例えば０．２Ｖ高い電位に設計できるので、ＮＭ１０、ＮＭ３、及びＮＭ１１、ＮＭ４のカスコード回路を実現することができる。このようにカスコード回路を用いることで、ＭＯＳトランジスタのチャネル長変調効果による電源電圧依存性を緩和することができる。
【０１２１】
図１２の回路では、式（８）の電流を発生するバイアス電流発生部分をカスコード回路としたので、電圧発生部分のＰＭＯＳトランジスタ、ＰＭ３、ＰＭ１１もカスコード回路としている。発生されるバイアス電流値自体は図５の回路と同じであるので、基準電圧Ｖｒｅｆの値は図５の回路の場合と同一となる。
【０１２２】
図１２の回路は、カスコード回路を用いた構成とすることで、図５の回路に比較して電源電圧依存性の改善を図っている。
【０１２３】
図１３は、図１２の回路の電源電圧Ｖｄｄと基準電圧Ｖｒｅｆの特性の一例を示す図である。図１３に示すのは、温度が−４０℃、２５℃、１００℃の場合のものである。
【０１２４】
温度の変化に対して出力電位Ｖｒｅｆは変化せず、バンドギャップ回路としての動作を示していることが分かる。またカスコード回路としたことにより、図５の回路に比較して、電源電圧依存性が改善されていることが分かる。なお図１２の回路では、約１．２Ｖの電源電圧から回路が動作することが分かる。これは、カスコード回路としたことによりバイアス電流発生部分の最低動作電圧は上昇するが、電流発生部分の動作電圧が１．２Ｖより低い場合には、最終的な回路の動作電圧は電圧発生部分の電圧１．２Ｖで制限されるためである。
【０１２５】
以上の説明においては、図５の構成に対してカスコード回路を適用する場合について説明したが、例えば、ＰＭＯＳ側だけ或いはＮＭＯＳ側だけをカスコード回路としてもよい。また図７、図８、図１０、図１１の構成にも同様にカスコード回路を適用できることはいうまでもない。
【０１２６】
図１４は、本発明による低電圧検出回路の構成の一例を示す図である。また図１５は、図１４の回路の動作特性を説明するための図である。
【０１２７】
図１４の回路は、図５の回路が生成する基準電圧Ｖｒｅｆを利用して、電源電圧の値が所定値より小さくなったことを検出し、所定値より電源電圧が低くなった場合にリセット信号を出力する回路として機能する。電源電圧の値が所定値より大きくなるとリセット信号は解除される。また図１４の回路は、基準電圧を発生する図５の回路が十分動作しないような低い電圧の場合であっても、適切にリセット信号ＲＳＴを出力できるように構成されている。
【０１２８】
図１４において、Ｃ１は容量を、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３は抵抗を、Ｖｒｅｆは基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ｖｄｉｖ１は抵抗により分圧された電源電圧を、ＮＭ１２からＮＭ１９はＮＭＯＳトランジスタを、ＰＭ１３からＰＭ２０はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位を、２１はＮＭＯＳトランジスタのバイアス電位を、４０から４２は内部のノードを、ＥＮ、ＥＮＸは制御信号を、ＲＳＴ、ＲＳＴＸ、ＲＳＴ２は出力されるリセット信号を、ｓｃｈ１はシュミット回路を示す。図５の回路により基準電圧Ｖｒｅｆを発生し、図１４の回路に供給する。
【０１２９】
図１５は、横軸に電源電圧Ｖｄｄを示し、縦軸に図１４の各部の電位（基準電圧Ｖｒｅｆ、ｖｄｉｖ１、ＲＳＴ）を示した図である。横軸のフルスケールは1秒に相当し、電源電圧を０Ｖから４Ｖに上げ、その後４Ｖから０Ｖに下げたときの動作に対応する。横軸は1秒の時間に相当するが、分かりやすくするために、対応する電源電圧Ｖｄｄを目盛りとしている。
【０１３０】
図５の回路により基準電圧Ｖｒｅｆを発生して図１４の回路に供給しているので、基準電圧Ｖｒｅｆと電源電圧Ｖｄｄとの関係は、図６と略同一となっている。電源電圧Ｖｄｄを０Ｖから４Ｖに上げていくと、電源電圧が１Ｖを超えるあたりから、図５の基準電圧発生回路が動作を始める。電源電圧が１．２Ｖを超えると、基準電圧Ｖｒｅｆは略１．２Ｖとなる。
【０１３１】
図１４の制御信号ＥＮ及びＥＮＸは回路停止のための信号であり、ＥＮがＬ、ＥＮＸがＨのときに回路が停止する。通常の動作時には、ＥＮがＨ、ＥＮＸがＬに設定される。まずこの状態における通常の動作について説明する。
【０１３２】
ＰＭ２０、抵抗Ｒ１０、Ｒ１１、Ｒ１２は、電源電圧Ｖｄｄを抵抗により分割して、ｖｄｉｖ１を発生する分圧回路として働く。ＰＭ２０は回路を停止する場合に定常電流が流れないよう制御するためのスイッチとして機能する。抵抗Ｒ１０、Ｒ１１の比は、検出しようとしている電圧によって決まり、図１４の例では、抵抗Ｒ１０：Ｒ１１＝１：２．２としている。これにより、（ＮＭ１８がＯＮの場合）、ｖｄｉｖ１の電位＝２．２Ｖｄｄ／３．２＝０．６９Ｖｄｄとなる。この分圧電位が１．２Ｖとなる電源電位は、１．７４Ｖなので、この電圧ｖｄｉｖ１と、基準電圧１．２Ｖを比較することで、電源電圧の値がある値（１．７４Ｖ）より大きいか小さいかを検出することができる。電源電圧がある値より小さい場合には、回路が誤動作する可能性があるので、このような低電圧検出回路により、電源電圧の低下を検出して、リセット信号を発生することが行なわれる。
【０１３３】
信号ＲＳＴはこの目的のための信号であり、ＲＳＴがＨのとき、電源電圧が所定の値より小さいことを示す。
【０１３４】
抵抗Ｒ１２と、ＮＭ１８は、検出電圧付近で、出力ＲＳＴが振動しないように、ヒステリシス特性を、回路に与えるための素子である。電源電圧Ｖｄｄが所定の値より小さ場合、ＲＳＴがＨとなっており、ＮＭ１８はＯＮしている。電源電圧が上昇して、ＲＳＴがＬに変化すると、ＮＭ１８がＯＦＦし、分圧出力ｖｄｉｖ１の電位が上昇する。いったんＲＳＴがＬに変化すると、抵抗Ｒ１０、Ｒ１１、Ｒ１２で決まる分圧電圧（ＮＭ１８がＯＮの場合より大きい）が基準電位Ｖｒｅｆより小さくなるまで、ＲＳＴがＨに変化することはない。
【０１３５】
図１４の例では、抵抗Ｒ１０：Ｒ１１：Ｒ１２＝１：２．２：０．４７とした。ＮＭ１８がＯＮの場合（ＮＭ１８のＯＮ抵抗は十分小さいとする）、ｖｄｉｖ１の電位＝０．６９Ｖｄｄに対して、ＮＭ１８がＯＦＦの場合、ｖｄｉｖ１の電位＝２．６７Ｖｄｄ／３．６７＝０．７３Ｖｄｄとなる。それぞれの場合について、ｖｄｉｖ１の電位が１．２Ｖとなる電源電圧は１．７４Ｖ及び１．６４Ｖとなり、０．１Ｖのヒステリシス特性を与えることができる。
【０１３６】
ＰＭ１５、ＰＭ１６、ＰＭ１７、ＰＭ１８、ＮＭ１３、ＮＭ１４、ＮＭ１２、ＮＭ１６、ＮＭ１７、抵抗Ｒ１３は、基準電位Ｖｒｅｆと、分圧された電源電圧ｖｄｉｖ１とを比較する比較回路として働く。ＮＭ１２は、差動回路ＮＭ１３、ＮＭ１４のテイル電流源として働く。ゲートバイアスは、図５のＮＭＯＳトランジスタのバイアス電位２１から供給することができる。
【０１３７】
ＥＮがＨ、ＥＮＸがＬとなっている場合、ＰＭ２０のゲート電位は０Ｖとなっている。図１４の回路の電源電圧Ｖｄｄを０Ｖから４Ｖに上げると、分圧された電源電圧ｖｄｉｖ１の波形は、図１５のような特性となる。電源電圧Ｖｄｄが小さい領域では、ｖｄｉｖ１の電位は略０Ｖとなって、正しく分圧された電圧がｖｄｉｖ１に出力されない。これは、ＰＭ２０のゲート電位が０Ｖとなっていても、電源電圧ＶｄｄがＰＭ２０の閾値電圧より低い場合、ＰＭ２０が十分にＯＮしないためである。
【０１３８】
以下において更に、電源電圧Ｖｄｄが１Ｖ未満で、ｖｄｉｖ１、基準電位Ｖｒｅｆがともに０Ｖ付近の電位の場合について説明する。
【０１３９】
ｖｄｉｖ１、基準電位Ｖｒｅｆがともに０Ｖ付近の場合、ＮＭ１２のゲート電位によらず、ＮＭ１３、ＮＭ１４はＯＦＦとなる。従って、ＮＭ１３、ＮＭ１４に電流は流れず、差動回路の負荷回路ＰＭ１５、ＰＭ１６に電流は流れない。また、ＰＭ１５、ＰＭ１６に電流が流れないので、ＰＭ１７、ＰＭ１８にも電流が流れない。ＰＭ１７に電流が流れないので、ＮＭ１６、ＮＭ１７に電流は流れない。ＰＭ１８、ＮＭ１７がともにＯＦＦの状態なので、比較回路出力ＲＳＴの電位は抵抗Ｒ１３によって定まり、出力ＲＳＴの電位はＶｄｄとなる。
【０１４０】
電源電圧Ｖｄｄが１Ｖを超えて、１．２Ｖ程度となると、基準電位Ｖｒｅｆが１．２Ｖとなる。電源電圧が十分大きくなく、基準電位Ｖｒｅｆが、設計電圧１．２Ｖに到達せず、また、分圧電圧ｖｄｉｖ１の値が、抵抗Ｒ１０：Ｒ１１＝１：２．２の分圧比で定まる値に到達していない状態での図１４の回路の動作について説明する。
【０１４１】
図１４の回路と図５の回路とを組み合わせると、図１５に示すように、基準電位Ｖｒｅｆが、ｖｄｉｖ１より先に高い電位となる特性を実現できる。
【０１４２】
何故ならば、図５のＰＭ１、ＰＭ２、ＰＭ３のサイズと、図１４の回路のＰＭ２０のサイズを同じ程度としておくと、電源電圧ＶｄｄがＰＭＯＳトランジスタの閾値電圧付近のときに、ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ２０に流れる電流は同じ程度の値となる。ところで、基準電位Ｖｒｅｆの電位と電流との関係は、Ｑ３により指数の関係となる（ＰＭ３に流れる電流が小さくなっても、ダイオードの電位ノード３３は急激には小さくならず、電流が１桁減少しても６０ｍＶしか減少しない）。一方、分圧電圧ｖｄｉｖ１と、ＰＭ２０に流れる電流との関係は略比例関係である（ＰＭ２０に流れる電流が小さい場合、ｖｄｉｖ１の電位は流れる電流に比例する）。
【０１４３】
このため、電源電圧が小さく、回路に流れる電流が小さい場合、基準電位Ｖｒｅｆが設計電圧１．２Ｖに到達していなくても、基準電位Ｖｒｅｆは、分圧電圧ｖｄｉｖ１より大きい電位とできる。
【０１４４】
基準電位Ｖｒｅｆが、分圧電圧ｖｄｉｖ１より大きい電位となっているので、ＮＭ１３、ＮＭ１４に電流が流れ始めると、ＮＭ１３よりＮＭ１４に大きな電流が流れ、ＰＭ１５よりＰＭ１６に大きい電流が流れる。ＰＭ１５よりＰＭ１６に大きい電流が流れるので、ＰＭ１７よりＰＭ１８に大きい電流が流れる。ＰＭ１７の電流は、ＮＭ１６に流れ、（ＮＭ１６、ＮＭ１７は同じサイズとする。）ＮＭ１７にも同じ電流が流れる。ＰＭ１８の電流は、ＮＭ１７の電流より大きいので、出力ＲＳＴの電位はＶｄｄとなる。
【０１４５】
このように、比較回路（ＰＭ１５、ＰＭ１６、ＰＭ１７、ＰＭ１８、ＮＭ１３、ＮＭ１４、ＮＭ１２、ＮＭ１６、ＮＭ１７、抵抗Ｒ１３）と、基準電位発生回路、電圧分割回路（ＰＭ２０、抵抗Ｒ１０、Ｒ１１、Ｒ１２）とを工夫することで、基準電圧発生回路が所望の基準電位を発生できないような低い電源電圧の場合でも、リセット信号ＲＳＴの電位を正しくＶｄｄに設定できる。
【０１４６】
電源電圧が十分大きくなり、基準電位Ｖｒｅｆが設計電圧１．２Ｖに到達し、また分圧電圧ｖｄｉｖ１の値が、抵抗Ｒ１０：Ｒ１１＝１：２．２の分圧比で定まる値に到達した後は、比較回路（ＰＭ１５、ＰＭ１６、ＰＭ１７、ＰＭ１８、ＮＭ１３、ＮＭ１４、ＮＭ１２、ＮＭ１６、ＮＭ１７、抵抗Ｒ１３）は通常の差動回路として動作する。ＮＭ１７がＯＮしたときには、ＲＳＴの電位をＬとできるよう、抵抗Ｒ１３の抵抗値とＮＭ１７の電流値を設計することはいうまでもない。
【０１４７】
電源電圧が十分大きくなり、基準電位Ｖｒｅｆが設計電圧１．２Ｖに到達し、また分圧電圧ｖｄｉｖ１の値が、抵抗Ｒ１０：Ｒ１１＝１：２．２の分圧比で定まる値に到達した場合の動作について以下に説明する。
【０１４８】
基準電位Ｖｒｅｆが、分圧電圧ｖｄｉｖ１より大きい電位の場合、ＮＭ１３よりＮＭ１４に大きな電流が流れ、ＰＭ１５よりＰＭ１６に大きい電流が流れる。ＰＭ１５よりＰＭ１６に大きい電流が流れるので、ＰＭ１７よりＰＭ１８に大きい電流が流れる。ＰＭ１７の電流は、ＮＭ１６に流れ、（ＮＭ１６、ＮＭ１７は同じサイズとする。）ＮＭ１７にも同じ電流が流れる。ＰＭ１８の電流は、ＮＭ１７の電流より大きいので、出力ＲＳＴの電位はＶｄｄとなる。
【０１４９】
分圧電圧ｖｄｉｖ１が基準電位Ｖｒｅｆより大きい電位の場合、ＮＭ１４よりＮＭ１３に大きな電流が流れ、ＰＭ１６よりＰＭ１５に大きい電流が流れる。ＰＭ１６よりＰＭ１５に大きい電流が流れるので、ＰＭ１８よりＰＭ１７に大きい電流が流れる。ＰＭ１７の電流はＮＭ１６に流れ（ＮＭ１６、ＮＭ１７は同じサイズとする。）、ＮＭ１７にも同じ電流が流れる。ＰＭ１７の電流は、ＮＭ１８の電流より大きいので、出力ＲＳＴの電位はＧＮＤとなる。
【０１５０】
図１５のように電源電圧の変化が緩やかな場合は、上に説明したように、分圧電圧ｖｄｉｖ１と基準電位Ｖｒｅｆとの関係により、リセット信号ＲＳＴを発生することができる。一方、電源電圧が急激に変化した場合、例えば電源電圧が急激に０Ｖから３Ｖにステップ状に変化した場合でも、回路を初期化するためのリセット信号が要求される（パワーオンリセット信号）。
【０１５１】
図１４の回路は、このような場合でもリセット信号を発生できるように構成されている。
【０１５２】
パワーオンリセット信号は、電源の投入時に回路を初期化するために用いられる。従って、電源電圧が回路を初期化できる程度のある規定の値に達している状態で、リセット信号を発生することが求められる。例えば電源電圧Ｖｄｄが０Ｖから３Ｖにステップ状に変化した場合でも、暫くの間、リセットを示す状態に信号がとどまるよう回路を構成すればよい。
【０１５３】
ＰＭ１９と容量Ｃ１、ＮＭ１９はこのための回路であり、電源電圧Ｖｄｄが０Ｖから３Ｖにステップ状に変化した場合でも、ＲＳＴＸの電位は、容量Ｃ１とＰＭ１９の電流とで決まる時間をかけてＶｄｄに充電される。ＲＳＴＸの電位は、ＧＮＤのときリセット状態を示す。充電の時定数は、図５の基準電圧回路が電源投入から動作し始めるまでの時間程度とすればよい。バンドギャップ回路が動作を始めると、基準電位Ｖｒｅｆが設計電圧１．２Ｖになるので、分圧電圧ｖｄｉｖ１との大小関係によりＲＳＴの電位が定まる。
【０１５４】
図１４の回路では、１０の電位をゲートに与えたＰＭ１９によりＲＳＴＸを充電する例を示したが、抵抗により充電してもよい。ＰＭ１９を使う利点は、ＲＳＴＸの充電時間を大きくしたい場合に、大面積の抵抗を使用する必要が無く、ＰＭ１９が小面積ですむ点である。但し、バイアス電位１０を発生する例えば図５の回路において、スタートアップ回路ＢＬＫ２が動作している期間はＮＭ５に大きな電流が流れ、この電流がバイアス１０の電位を定常状態より低い電位にしてしまうことがある。この状態で図１４のＣ１が充電される可能性があるので、これが問題とならない用途では、図１４のようにＰＭ１９を用いればよい。またバイアス電位１０の発生回路が定常状態になっていない時のＣ１の充電電流を正確に設計する必要がある場合には、ＰＭ１９を抵抗で置き換えることが望ましい。
【０１５５】
ＲＳＴＸの充電時間はリセットの解除、つまり回路の動作の開始を意味するので、多少時間が長くても実用上は支障がない場合が多い。一方、電圧が低下してきた場合には、回路の誤動作を避けるために短い時間で電圧の低下を検出する必要がある。そこで図１４の回路では、電源電圧が低下して、ＲＳＴがＨになった場合には、ＮＭ１９により迅速にＲＳＴＸが放電される構成となっている。
【０１５６】
またリセット信号ＲＳＴＸは、シュミット回路により更に波形整形される。
【０１５７】
なお上記説明では、図１４の回路を、図５のバンドギャップ回路と組み合わせて使用するものとしたが、本発明の他の構成のバンドギャップ回路或いは従来のバンドギャップ回路と組み合わせてもよい。
【０１５８】
図１６は、本発明によるバンドギャップ回路の更に別の実施例を示す回路図である。
【０１５９】
図１６の回路は、図１２の回路と略同様の動作をする。図１２のバンドギャップ回路との差異を中心に、図１６のバンドギャップ回路について説明する。
【０１６０】
図１６において、Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２、Ｒ５は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３からＮＭ８、ＮＭ１０、ＮＭ１１、ＮＭ２１、ＮＭ２２、ＮＭ２３はＮＭＯＳトランジスタを、ＰＭ１からＰＭ３、ＰＭ５、ＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ２２、ＰＭ２３はＰＭＯＳトランジスタを、１０、１２はＰＭＯＳトランジスタのバイアス電位を、２１、２２はＮＭＯＳトランジスタのバイアス電位を、３３から３５は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。図１６において、図８と同一の機能を有する素子及び対応するノードは、同一の符号で参照する。
【０１６１】
図１６の回路は、カスコード回路のバイアス電位２２、１２の発生の方法が図１２の回路の場合と異なる。以下に、図１６の構成におけるカスコード回路のバイアス電位２２、１２の発生の方法について説明する。
【０１６２】
図１２の回路では抵抗Ｒ９により、ＰＭＯＳトランジスタのバイアス電位１０から抵抗値Ｒ９と電流量とで定まる低い電位１２を発生している。これに対して、図１６の回路では、ＰＭ２１に、ＮＭ２１、ＮＭ２２で電流を流し、これにより決まるゲート、ソース電位を発生し、これをバイアス電位１２としている。
【０１６３】
また図１２の回路では、抵抗Ｒ８により、バイアス電位２１から抵抗値Ｒ８と電流量で定まる高い電位２２を発生している。これに対して、図１６の回路では、ＮＭ２３に、ＰＭ２２、ＰＭ２３で電流を流し、これにより決まるゲート、ソース電位を発生し、これをバイアス電位２２としている。
【０１６４】
このとき、ＰＭ２１のＷ／Ｌを、ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ２２、ＰＭ２３のそれより小さく設計しておけば、バイアス電位１２の値を、バイアス電位１０の値より必要なだけ低く設定することができる。またＮＭ２３のＷ／Ｌを、ＮＭ３、ＮＭ４、ＮＭ１０、ＮＭ１１、ＮＭ２１、ＮＭ２２のそれより小さく設計しておけば、バイアス電位２２の値を、バイアス電位２１より必要なだけ高く設定することができる。
【０１６５】
また図１６の回路では、ＰＭ２１により、バイアス電位１０とは独立にバイアス電位１２を発生する。これに対応して、スタートアップ電流をＰＭ２１に流すためのＮＭＯＳトランジスタとしてＮＭ２０が付加されている。
【０１６６】
図１７は、本発明によるバンドギャップ回路の更に別の実施例を示す回路図である。
【０１６７】
図１７の回路は、図１６の回路と略同様の動作をする。図１６のバンドギャップ回路と図１７のバンドギャップ回路が異なる点を中心に説明を進める。
【０１６８】
図１７において、Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２、Ｒ５、Ｒ１４、Ｒ１５は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３からＮＭ８、ＮＭ１０、ＮＭ１１、ＮＭ２１、ＮＭ２２、ＮＭ２３はＮＭＯＳトランジスタを、ＰＭ１からＰＭ３、ＰＭ５、ＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ１２、ＰＭ２１、ＰＭ２２、ＰＭ２３はＰＭＯＳトランジスタを、１０、１２はＰＭＯＳトランジスタのバイアス電位を、２１、２２はＮＭＯＳトランジスタのバイアス電位を、３３から３５は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。図１７において、図１６と同一の機能を有する素子及び対応するノードは、同一の符号で参照する。
【０１６９】
図１７の回路は、カスコード回路のバイアス電位２２、１２の発生の方法が、図１６の回路と異なる。以下に、図１７の構成におけるカスコード回路のバイアス電位２２、１２の発生の方法を説明する。
【０１７０】
図１６の回路では、Ｗ／Ｌを小さく設計したＰＭ２１により、バイアス電位１２を発生していた。図１７の回路では、ＰＭ２１のＷ／Ｌを、ＰＭ１、ＰＭ２、ＰＭ３、ＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ２２、ＰＭ２３のＷ／Ｌと同程度としても、抵抗Ｒ１４を設けることにより、バイアス電位１２の電位をバイアス電位１０の値より所望の値だけ低く設計することができる。
【０１７１】
また図１５の回路では、Ｗ／Ｌを小さく設計したＮＭ２３により、バイアス電位１２を発生していた。図１７の回路では、ＮＭ２３のＷ／Ｌを、ＮＭ３、ＮＭ４、ＮＭ１０、ＮＭ１１、ＮＭ２１、ＮＭ２２のＷ／Ｌと同程度としても、抵抗Ｒ１５を設けることにより、バイアス電位２２の電位をバイアス電位２１の値より所望の値だけ高く設計することができる。
【０１７２】
抵抗Ｒ１５とＮＭ２３とを直列に接続し、そこに電流を流すことによりカスコードバイアス２２を発生すると、２２の電位の温度依存性を任意に設計できるという利点が生まれる。ゲート・ソース間電圧の温度依存性は負の依存性であるのに対して、ＰＴＡＴ電流を抵抗に流した電位差は正の温度依存性を持つからである。
【０１７３】
図１７の回路のノード３５の電位は（絶対）温度に比例して大きくなる（回路のバイアス電流は絶対温度に比例するＰＴＡＴ電流となるためである）。仮に、ＮＭ４のドレイン電位が温度によらず一定とすると、ＮＭ４のドレイン・ソース間の電位差は温度の上昇に伴って減少する特性となる。理想的には、ＮＭ４のドレイン−ソース間の電位差がある程度大きければ、回路に流れる電流はＰＴＡＴ電流となるが、現実のＭＯＳトランジスタの電流は、ドレイン・ソース間の電位差の影響も受ける。温度が上昇したときに、ＮＭ４のドレイン・ソース間電位差の減少が大きいと、実際に流れる電流が理想的なＰＴＡＴ電流よりも減少してしまう。これを防いで正確なＰＴＡＴ電流を発生し、基準電位の精度を確保するためには、ＮＭ４のドレイン・ソース間の電位差が温度上昇により大幅に減少しないようにすることが必要となる。ノード３５の電位は温度に比例して大きくなるので、ＮＭ４のドレイン電位も温度上昇に伴って、大きくなる特性が望ましい。このため、カスコードバイアス２２は、理想的なＮＭ４のドレイン電位にＮＭＯＳトランジスタの閾値電圧を加えた電位となるように設計することが望ましい。つまり、ゲート・ソース間電圧の温度依存性とＰＴＡＴ電流の温度依存性とを考慮して、カスコードバイアス２２を発生することにより、より正確なＰＴＡＴ電流ひいては基準電圧を発生することが可能となる。
【０１７４】
以上説明したように、図１７の本発明の回路では、カスコードバイアス２２の温度依存性を自由に設計できるので、ＮＭ１１のソース電位の温度特性も自由に設計でき。従って、絶対温度に比例する電流を発生するＭＯＳトランジスタＮＭ４のドレイン・ソース間の電位差の温度特性を、任意に設計できる。つまり、ＮＭ４のドレイン・ソース間の電位差をカスコードバイアス２２の温度依存性により微調整でき、バイアス電流の温度依存性を所望の特性に微調整できるという利点がある。
【０１７５】
図１８は、本発明によるバンドギャップ回路の別の実施例を示す回路図である。
【０１７６】
図１８の回路は、図１６及び図１７の回路と略同様の動作をする。図１８のバンドギャップ回路と図１６のバンドギャップ回路が異なる点を中心に説明を進める。
【０１７７】
図１８において、Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２、Ｒ５、Ｒ８は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＮＭ３からＮＭ８、ＮＭ１０、ＮＭ１１、ＮＭ２１、ＮＭ２２はＮＭＯＳトランジスタを、ＰＭ１からＰＭ３、ＰＭ５、ＰＭ９、ＰＭ１０、ＰＭ１１、ＰＭ１２、ＰＭ２１はＰＭＯＳトランジスタを、１０、１２はＰＭＯＳトランジスタのバイアス電位を、２１、２２はＮＭＯＳトランジスタのバイアス電位を、３３から３５は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。図１８において、図１２、図１６、図１７と同一の機能を有する素子及び対応するノードは、同一の符号で参照する。
【０１７８】
図１８の回路は、カスコード回路のバイアス電位２２、１２の発生の方法が、図１６の回路と異なる。以下に、図１８の構成におけるカスコード回路のバイアス電位２２、１２の発生の方法を説明する。
【０１７９】
図１６の回路では、Ｗ／Ｌを小さく設計したＰＭ２１により、バイアス電位１２を発生していた。図１８の回路でもこの点は同様であるが、ＮＭＯＳトランジスタのバイアス電位の発生方法が異なる。図１８の回路では、図１２の回路と同様に、抵抗Ｒ８によりバイアス電位２２を発生している。この例のように、図１２の回路のバイアス発生方法と図１６の回路又は図１７の回路のバイアス発生方法とを組み合わせることも可能である。
【０１８０】
ＮＭＯＳトランジスタのカスコードバイアス２２の発生回路の利点は、図１７の回路のＮＭＯＳトランジスタのカスコードバイアス２２の発生回路の利点と略同じである。
【０１８１】
図１８の回路のカスコードバイアス２２の電位は、ＮＭＯＳトランジスタのバイアス電位２１の電位を抵抗Ｒ８とＰＴＡＴ電流によりレベルシフトしたものであるので、その温度依存性は、ゲート・ソース間電圧の温度依存性に正の温度依存性を持つ抵抗Ｒ８での電圧降下を加えたものとなる。
【０１８２】
図１７の回路の場合と同様に、温度が上昇したときに、ＮＭ４のドレイン・ソース間電位差の減少が大きいと、実際に流れる電流が理想的なＰＴＡＴ電流よりも減少してしまう。これを防いで正確なＰＴＡＴ電流を発生し、基準電位の精度を確保するためには、ＮＭ４のドレイン・ソース間の電位差が温度上昇により大幅に減少しないようにすることが必要となる。ノード３５の電位は温度に比例して大きくなるので、ＮＭ４のドレイン電位も温度上昇に伴って、大きくなる特性が望ましい。このことから、少なくとも温度上昇に伴ってカスコードバイアス２２の電位が上昇する特性としておけば、ＮＭ４のドレイン・ソース間の電位差が温度上昇により減少しない特性とできる。これにより、より正確なＰＴＡＴ電流ひいては基準電圧を発生することが可能となる。
【０１８３】
一方、ＰＭＯＳトランジスタのバイアス電位は、回路全体のバイアス電流（ＰＴＡＴ電流）を決定するためのものではなく、カレントミラーとして動作しさえすればよい。このことから、ＰＭＯＳトランジスタのカスコードバイアス１２の発生回路は、占有面積、消費電力、最低動作電圧の観点から最適なものを選択すればよい。図１２の回路のように、ＰＭＯＳトランジスタのカスコードバイアス１２の発生にも抵抗Ｒ９によるレベルシフトを用いると、消費電力の点では有利だが最低動作電圧、面積の点で不利となる。
【０１８４】
図１８の回路では、できるだけ面積を削減して最低動作電圧を下げるために、ＰＴＡＴ電流精度及び基準電圧精度に与える影響が小さいＰＭＯＳトランジスタのカスコードバイアス１２の発生回路では、抵抗Ｒ９によるレベルシフトを用いずに、図１６と同様の回路としている。またＰＭＯＳトランジスタのカスコードバイアス１２を、Ｗ/Ｌの小さいＰＭＯＳトランジスタＰＭ２１で別に発生する。これにより、絶対温度に比例する電流を発生するＮＭ４のカスコードトランジスタＮＭ１１のドレイン・ソース間の電位差が、温度上昇に伴って減少することを避けている。このこともまた、ＰＴＡＴ電流精度劣化の防止に寄与する。
【０１８５】
以上説明したように、図１８の本発明の回路では、カスコードバイアス２２の発生だけ抵抗Ｒ８によるレベルシフトを用い、ＰＭＯＳトランジスタのカスコードバイアス１２の発生は、Ｗ/Ｌの小さいＰＭＯＳトランジスタＰＭ２１で別に発生することで、ＰＴＡＴ電流の精度を確保している。
【０１８６】
図１９は、本発明による低電圧検出回路の別の実施例を示す回路図である。
【０１８７】
図１９の回路は、図１２、図１６、図１７、図１８の回路の基準電圧Ｖｒｅｆを利用して、電源電圧の値が所定値より小さくなったことを検出し、所定値より電源電圧が低くなった場合にリセット信号を出力する回路として働く。図１９において、図１４と同一機能の素子及び対応するノードは同一の参照番号で参照する。
【０１８８】
図１９において、Ｃ１は容量を、Ｒ１０、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１６は抵抗を、Ｖｒｅｆは基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ｖｄｉｖ１は抵抗により分圧された電源電圧を、ＮＭ１２からＮＭ１９、ＮＭ２４、ＮＭ２５はＮＭＯＳトランジスタを、ＰＭ１３からＰＭ２０はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位を、２１、２２はＮＭＯＳトランジスタのバイアス電位を、４０から４２は内部のノードを、ＥＮ、ＥＮＸは制御信号を、ＲＳＴ、ＲＳＴＸ、ＲＳＴ２は出力されるリセット信号を、ｓｃｈ１はシュミット回路を示す。電源電圧が所定の値より小さい場合にはＲＳＴの電位はＶｄｄとなる。
【０１８９】
図１９の回路は、図１４の回路と殆ど同じであるが、図１２、図１６、図１７、図１８のようにカスコード回路を用いてバンドギャップ電圧を発生するのに対応して、分圧電圧ｖｄｉｖ１を発生する部分に構成上の違いがある。
【０１９０】
図１４の回路では、分圧電圧ｖｄｉｖ１を発生するのに、ＰＭ２０、抵抗Ｒ１０、Ｒ１１、Ｒ１２を用いていた。またＰＭ２０のゲート電極には、制御信号ＥＮＸが直接印加されていた。
【０１９１】
図１９の回路では、抵抗Ｒ１６とＮＭ２４、ＮＭ２５により、ＰＭ２０のゲート信号を発生している。このように、抵抗Ｒ１６とＮＭ２４、ＮＭ２５を用いてＰＭ２０のゲート信号を発生することで、電源電圧が小さく基準電位Ｖｒｅｆが設計電圧１．２Ｖに到達していない場合であっても、基準電位Ｖｒｅｆを確実に分圧電圧ｖｄｉｖ１より大きい電位とすることができる。
【０１９２】
例えば図１６のバンドギャップ回路によりＶｒｅｆを供給しているとする。
【０１９３】
図１４の回路では、電源電圧ＶｄｄがＰＭ２０の閾値電圧より低い場合、ＰＭ２０のゲート電位が０Ｖとなっていても、ＰＭ２０が十分ＯＮしないために分圧電圧ｖｄｉｖ１の電位は略０Ｖとなる。電源電圧ＶｄｄがＰＭ２０の閾値電圧Ｖｔｈを超えると、ＰＭ２０のＯＮ抵抗が下がり始めて、分圧電圧ｖｄｉｖ１の電位が上昇を始める。ところが、図１５のバンドギャップ回路のＶｒｅｆが上昇しはじめる電源電圧は、ＭＯＳトランジスタの閾値電圧より大きい。何故ならば、カスコード回路のバイアス電位２２及び１２は、ＭＯＳトランジスタの閾値電圧より大きいためである。
【０１９４】
図１４の回路と図１６の回路とを組み合わせると、電源電圧が大きくなく、基準電位Ｖｒｅｆが設計電圧１．２Ｖに到達せず、また分圧電圧ｖｄｉｖ１の値が抵抗Ｒ１０及びＲ１１の分圧比で定まる値に到達していない状態で、分圧電圧ｖｄｉｖ１が基準電位Ｖｒｅｆより大きくなる可能性がある。これが問題にならない応用では、図１４の回路と図１６の回路を組み合わせて使用してよいが、電源電圧が大きくなく、基準電位Ｖｒｅｆが設計電圧１．２Ｖに到達せず、また分圧電圧ｖｄｉｖ１の値が抵抗Ｒ１０及びＲ１１の分圧比で定まる値に到達していない状態で、基準電位Ｖｒｅｆを分圧電圧ｖｄｉｖ１より大きい電位としたい場合は、図１９の回路と図１６の回路とを組み合わせればよい。
【０１９５】
バンドギャップ回路のバイアス電位２２、２１をＮＭ２４、ＮＭ２５に加えることで、バンドギャップ回路のカスコード回路に流れる電流と同じ（或いは定数倍異なる）電流が、ＮＭ２４、ＮＭ２５に流れる。バンドギャップ回路に流れる電流が十分最終値に近づいた状態で、Ｒ１６の電圧降下が大きくなるように設計しておけば、バンドギャップ回路に電流が流れるまで、ＰＭ２０がＯＮしないように構成できる。
【０１９６】
これにより、図１６のバンドギャップ回路のバイアス電位２２、２１が大きくなりバンドギャップ回路が動作を開始してから、図１９のＰＭ２０をＯＮすることができる。従って、電源電圧が大きくなく、基準電位Ｖｒｅｆが設計電圧１．２Ｖに到達していない状態であっても、基準電位Ｖｒｅｆを確実に分圧電圧ｖｄｉｖ１より大きい電位とすることができる。
【０１９７】
図２０は、本発明によるバンドギャップ回路の他の実施例を示す回路図である。
【０１９８】
図２０の回路は、図１２、図８の回路と略同様の動作をする。図７の回路の電流源となるＭＯＳトランジスタを、図１２の回路のようにカスコード接続としている。
【０１９９】
図２０の回路の動作は、図１２及び図８の回路の動作から容易に理解できるので、詳細な説明は省略する。図２０の回路は、図８の回路と同様に、１．２Ｖ以外の電圧例えば０．６Ｖの電圧を発生できるよう構成されている。また図１２の回路と同様に、カスコード接続を用いることで、基準電圧の電源電圧依存性の緩和を図っている。
【０２００】
図２１、図２２、及び図２３は、本発明による低電圧検出回路の他の実施例を示す回路図である。
【０２０１】
図２１の基準電圧回路は図５の回路と同じ回路を、図２２の基準電圧回路は図１の従来の基準電圧回路を部分的に利用した回路を、図２３は、図２１及び図２２の基準電圧を利用して電源電圧を検出する低電圧検出回路を示している。
【０２０２】
図２２の回路が図１の回路と異なる点は、ＰＭ３０、ＮＭ２９である。図２２の回路が動作可能な電源電圧になった後は、ＰＭ３０に電流が流れ、その電流に対応したバイアス電位をＮＭ２９によりノード２１’に発生する。
【０２０３】
図２１の基準電圧回路（バンドギャップ回路）は、図５の回路の説明で述べたように、低電圧動作に適している。一方、図２２の基準電圧回路（バンドギャップ回路）は、ｐｎｐバイポーラトランジスタのエミッタ接合面積比でＰＴＡＴ電流を発生するので、ＭＯＳトランジスタ特性の変動の影響を受けにくい利点がある。つまり図２２の回路は、図２１の回路に対して、最低動作電源電圧が大きい反面、基準電圧精度を確保しやすい利点がある。
【０２０４】
そこで図２３の低電圧検出回路では、通常の電源電圧では精度の高い図２２の回路の基準電圧Ｖｒｅｆ２を利用し、図２２の回路が動作しなくなる電源電圧では図２１の回路の基準電圧Ｖｒｅｆ１を利用する。このように２つの基準電圧回路を組み合わせて使用することで、図２２の回路の基準電圧出力の精度が高い特長と、図２１の回路の最低動作電圧が低い特長とを兼ね備えた低電圧検出回路を実現している。
【０２０５】
図２３の回路は、図２１及び図２２の回路の基準電圧Ｖｒｅｆ１及びＶｒｅｆ２を利用して、電源電圧の値が所定値より小さくなったことを検出し、所定値より電源電圧が低くなった場合にリセット信号を出力する回路として機能する。電源電圧の値が所定値より大きくなるとリセット信号は解除される。また図２３の回路は、基準電圧を発生する図２１及び図２２の回路が十分動作しないような低い電圧の場合であっても、適切にリセット信号ＲＳＴを出力できるように構成されている。
【０２０６】
図２３において、Ｃ１は容量を、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ１９、Ｒ２０、Ｒ２１は抵抗を、Ｖｒｅｆ１、Ｖｒｅｆ２は基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ｖｄｉｖ１、ｖｄｉｖ２は抵抗により分圧された電源電圧を、ＮＭ１２からＮＭ１９、ＮＭ３０からＮＭ３６はＮＭＯＳトランジスタを、ＰＭ１３からＰＭ１８、ＰＭ２０、ＰＭ３１からＰＭ３７はＰＭＯＳトランジスタを、２１、２１’はＮＭＯＳトランジスタのバイアス電位を、４０から４２、４０’、４１’、４２’は内部のノードを、ＥＮ、ＥＮＸは制御信号を、ＲＳＴ、ＲＳＴ’、ＲＳＴＸ、ＲＳＴ２は出力されるリセット信号を、ｓｃｈ１はシュミット回路を示す。
【０２０７】
図２３の回路の構成及び動作は、図１４の回路の構成及び動作と類似した部分が多いので、図１４の回路と異なる点を中心に説明する。
【０２０８】
図２３の上半分、Ｃ１、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２０、Ｒ２１、Ｖｒｅｆ２、ｖｄｉｖ１、ＮＭ１２乃至ＮＭ１９、ＰＭ１３乃至ＰＭ１８、ＰＭ２０は、図１４の回路と殆ど同じ構成となっている。異なる点は、ＰＭ３１とＲ１９とを直列に接続してＣ１を充電する点、Ｒ１１、Ｒ１２、Ｒ１３、Ｒ２０、Ｒ２１で構成される分圧回路で新たにｖｄｉｖ２を発生する点、比較回路のテイル電流源ＮＭ１２のバイアスが図２２の回路で発生した２１’となっている点、分圧電圧ｖｄｉｖ１と比較する対象が図２２の回路で発生したＶｒｅｆ２となっている点である。
【０２０９】
図２２のＥＮ、ＥＮＸは回路停止のための制御信号で、ＥＮがＬ、ＥＮＸがＨのときに回路が停止するようになっている。通常の動作時には、ＥＮがＨ、ＥＮＸがＬとなっているので、まず、この状態を説明する。
【０２１０】
図２１の回路の最低動作電圧は１．３Ｖ、図２２の回路の最低動作電圧は１．７Ｖ、基準電圧Ｖｒｅｆ１、Ｖｒｅｆ２は１．２Ｖ、図２３の回路のリセットが解除される電圧は２．４Ｖ、図２３の回路の分圧抵抗Ｒ２０、Ｒ２１、Ｒ１１の比は、Ｒ２０：Ｒ２１：Ｒ１１＝４：１：５として説明する。
【０２１１】
抵抗Ｒ２０、Ｒ２１、Ｒ１１は、電源電圧Ｖｄｄを抵抗により分割して、ｖｄｉｖ１を発生する分圧回路として働く。図２３の例では、（ＮＭ１８がＯＮの場合）、ｖｄｉｖ１の電位＝（Ｒ１１）Ｖｄｄ／（Ｒ２０＋Ｒ２１＋Ｒ１１）＝Ｖｄｄ／２＝０．５Ｖｄｄとなる。この分圧電位ｖｄｉｖ１が１．２Ｖとなる電源電位は、２．４Ｖなので、この電圧ｖｄｉｖ１と、基準電圧１．２Ｖ（Ｖｒｅｆ２）を比較することで、電源電圧の値がある値（２．４Ｖ）より大きいか小さいかを検出することができる。
【０２１２】
信号ＲＳＴはこの目的のための信号で、ＲＳＴがＨのとき、電源電圧が所定の値より小さいことを示す。抵抗Ｒ１２と、ＮＭ１８は、図１４の回路と同様、検出電圧付近で、出力ＲＳＴが振動しないように、ヒステリシス特性を、回路に与えるための素子である。
【０２１３】
図２３の回路の最低動作電圧を１．７Ｖとすると、バイアス電位２１’、 基準電圧Ｖｒｅｆ２は、電源電圧１．７Ｖ以下で不定となる可能性がある。このような場合にも確実にＲＳＴＸをＬに固定できるよう、図２３の下半分、Ｖｒｅｆ１、ｖｄｉｖ２、ＮＭ３０からＮＭ３６、ＰＭ３２からＰＭ３７で構成される回路部分が追加されている。図２３の下半分、Ｖｒｅｆ１、ｖｄｉｖ２、ＮＭ３０からＮＭ３６、ＰＭ３２からＰＭ３７で構成される回路部分は、比較回路として動作し、その動作は、図１４の回路の比較回路と略同じなので、比較回路としての動作の説明は省略し、図２２の回路の最低動作電圧１．７Ｖ以下でＲＳＴＸを確実にＬに固定するための工夫について説明する。
【０２１４】
ＮＭ３０からＮＭ３６、ＰＭ３２からＰＭ３７で構成される第２の比較回路は、図２１の回路の基準電圧出力Ｖｒｅｆ１と分圧電圧ｖｄｉｖ２を比較し、分圧電圧ｖｄｉｖ２がＶｒｅｆ１より小さい場合には、ＮＭ３６をＯＮさせて、分圧電圧ｖｄｉｖ２がＶｒｅｆ１より大きい場合には、ＮＭ３６をＯＦＦとする。ＮＭ３６をＯＮすることで、ＲＳＴＸをＬに固定できる。
【０２１５】
ＮＭ１８がＯＮの場合、ｖｄｉｖ２の電位＝（Ｒ２１＋Ｒ１１）Ｖｄｄ／（Ｒ２０＋Ｒ２１＋Ｒ１１）＝（１＋５）Ｖｄｄ／（４＋１＋５）＝（６）Ｖｄｄ／（１０）＝３Ｖｄｄ／５＝０．６Ｖｄｄとなる。この分圧電位ｖｄｉｖ２が１．２Ｖとなる電源電位は、２Ｖなので、この分圧電圧ｖｄｉｖ２と、基準電圧１．２Ｖ（Ｖｒｅｆ１）を比較することで、電源電圧が２Ｖ以下では、ＮＭ３６もＯＮすることで、リセット出力ＲＳＴＸをＬに固定する。これにより、図２２の回路が動作していなくても、確実に、ＲＳＴＸをＬとできる。
【０２１６】
図２４は、本発明によるオペアンプを用いたバンドギャップ回路の構成を示す回路図である。
【０２１７】
図２４において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’は抵抗を、Ｖｒｅｆ、Ｖｒｅｆ’は出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、３０、３１、３２、５０、５１は内部のノードを、ＯＰ１はオペアンプを示す。図２４において、図４の回路と同一の機能を有する素子及び対応するノードは同一の参照番号で参照する。
【０２１８】
図２４の本発明の回路の動作を説明する。
【０２１９】
例えば、ＰＭ１、ＰＭ２のＷ／Ｌ（Ｗ：ゲート幅、Ｌ：ゲート長）は等しく、Ｑ１とＱ２の接合面積比を、例えば１：６とする。また、抵抗Ｒ３０とＲ３０’の抵抗値は等しく、抵抗Ｒ３１とＲ３１’の抵抗値は等しいとする。
【０２２０】
従来技術の説明でも述べたように、バイポーラトランジスタのベース・エミッタ間電圧又はｐｎ接合の順方向電圧をＶｂｅで表わすと、ｐｎ接合の順方向電圧と絶対温度Ｔの関係は、前述の式（１）となることが知られている。
【０２２１】
またバイポーラトランジスタのエミッタ電流Ｉと電圧Ｖｂｅの関係は、前述の式（２）となることが知られている。
【０２２２】
図２４の回路では、ＰＭ１、ＰＭ２のゲート電極が共通なので、ＰＭ１、ＰＭ２、Ｑ１、Ｑ２、Ｒ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’に流れる電流は等しくなる。ＯＰ１の負帰還作用により、ノード５０と、５１の電位は略等しい電位となって回路が安定する。
【０２２３】
Ｒ３０とＲ３０’の抵抗値は等しく、Ｒ３１とＲ３１’の抵抗値は等しいので、同じ電流が流れた場合、Ｒ３０とＲ３０’、Ｒ３１とＲ３１’での電圧降下は等しくなる。
【０２２４】
また式（２）に示されるように、バイポーラトランジスタのエミッタ電流と順方向電圧Ｖｂｅの関係は指数で表わされるので、電流が１桁変化してもその電圧は６０ｍＶしか変化しない。従って、Ｑ１とＱ２に、同じ電流を流したとき、３０の電位は、電流が変化してもほとんど変化しない。一方、３１の電位は、抵抗Ｒ１の電圧降下とＱ２の順方向電圧の和なので、電流が増加すると、略電流に比例して増加する。このため、電流が多い場合は、３１の電位は、３０の電位より高くなり、電流が小さい場合は、３１の電位は３０の電位より小さくなる。
【０２２５】
Ｒ３１とＲ３１’での電圧降下が等しいので、５０の電位と５１の電位の関係は、３０の電位と３１の電位と同様の関係となり、電流が多い場合は、５１の電位は、５０の電位より高くなり、電流が小さい場合は、５１の電位は５０の電位より小さくなる。
【０２２６】
この５０の電位と５１の電位をＯＰ１の入力としているので、電流が多く、５１の電位が５０の電位より高い場合、オペアンプ出力１０の電位は高くなり、ＰＭ１、ＰＭ２の電流が減少する。電流が小さく、５１の電位が５０の電位より小さい場合、オペアンプ出力１０の電位は低くなり、ＰＭ１、ＰＭ２の電流が増加する。結局、ノード５１と、５０の電位は略等しい電位となって回路が安定する。
【０２２７】
５１と５０の電位が等しく、また、ＰＭ１、ＰＭ２の電流が等しいので、３０と３１の電位は等しくなる。つまり、抵抗Ｒ３１’、Ｒ３１は３０、３１の電位を＋方向にレベルシフトするレベルシフト回路として働く。
【０２２８】
Ｑ１とＱ２の接合面積比が１：６であることから、抵抗Ｒ１の両端の電位差ＶＲ１は、前述の式（３）で表わされる。抵抗Ｒ１の両端の電位差ＶＲ１が式（３）で表わされるので、ＰＭ１、ＰＭ２に流れる電流Ｉｐは、前述の式（４）となる。この電流が抵抗Ｒ３０、Ｒ３１に流れるので、抵抗Ｒ３０、Ｒ３１での電圧降下ＶＲ３０３１は、以下の式（１１）で表わされる。
【０２２９】
ＶＲ３０３１＝（Ｒ３０３１／Ｒ１）（ｋＴ／ｑ）ｌｎ（６）          （１１）
（Ｒ３０３１：抵抗Ｒ３０及びＲ３１の直列合成抵抗値）
この抵抗Ｒ３０及びＲ３１での電圧降下ＶＲ３０３１と、Ｖｂｅの和が基準電圧Ｖｒｅｆとなる。ｐｎ接合の順方向電圧Ｖｂｅは温度の上昇にともなって減少する負の温度依存性を持ち（式（１））、抵抗Ｒ３０及びＲ３１での電圧降下ＶＲ３０３１が温度に比例して大きくなる（式（１１））ので、適切に定数を選ぶことで、基準電圧Ｖｒｅｆの値が温度に依存しないように設計できる。そのときのＶｒｅｆの値は、シリコンのバンドギャップ電圧に相当する約１．２Ｖとなる。図２４のＶｒｅｆとＶｒｅｆ’は同じ電位となるので、何れを基準電位として用いてもよい。
【０２３０】
図２４の構成において、図４の従来回路と異なる点は、図４の従来回路ではオペアンプＯＰ１の入力をノード３０、３１の電位としていたのに対して、抵抗Ｒ３１’、Ｒ３１により３０、３１の電位を＋方向にレベルシフトした電位、５０、５１をオペアンプＯＰ１の入力としている点である。
【０２３１】
例えばＶｂｅを０．６Ｖ、Ｖｔｈを０．８Ｖとする。３０、３１の電位は０．６Ｖとなるので、この３０、３１の信号を直接ＮＭＯＳトランジスタのゲート電極に入力しても、回路は動作しない。抵抗Ｒ３１’、Ｒ３１と流れる電流により、抵抗Ｒ３１、Ｒ３１の電圧降下を０．３Ｖとしたとする。これにより５０、５１の電位は、３０、３１の電位を＋方向に０．３Ｖレベルシフトした電位となり、その電位は０．９Ｖとなる。ＮＭＯＳトランジスタの閾値電圧Ｖｔｈを０．８Ｖとすれば、ＮＭＯＳトランジスタのゲート電極に入力することが可能となる。
【０２３２】
このときの各部の電位は、例えば、３０、３１の電位は０．６Ｖ、５０、５１の電位は０．９Ｖ、Ｖｒｅｆ、Ｖｒｅｆ’の電位は１．２Ｖとなる。温度に依存しない電位は、Ｖｒｅｆ、Ｖｒｅｆ’の電位１．２Ｖなので、５０、５１の電位は温度により変動する。温度に対して負の依存性を持つ３０、３１の電位と、温度に依存しないＶｒｅｆ、Ｖｒｅｆ’の電位との中間の電位なので、５０、５１の電位は温度に対して負の依存性を持つ。但しその依存性は３０、３１の電位の依存性より小さい。この温度変動を考慮して、動作温度範囲内でオペアンプが動作するように、５０、５１の電位を決定する。
【０２３３】
例えばオペアンプＯＰ１の回路は、最も一般的には、図４０に示すような回路を使用することが可能である。図４０において、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ４０、ＰＭ４１はＰＭＯＳトランジスタを、ＮＭ４０、ＮＭ４１、ＮＭ４２はＮＭＯＳトランジスタを、５０、５１はオペアンプの入力を、１０はオペアンプの出力を、５５は内部のノードを示す。なお図２４の回路と対応する部分には同じ参照番号を与えて示した。オペアンプ入力の正相入力端子５１には図中＋を、オペアンプ入力の逆相入力端子５０には図中−を示した。５１の電位が５０の電位より高い場合には、１０の電位は高くなり、５１の電位が５０の電位より低い場合には、１０の電位は低くなる。
【０２３４】
図４０のようなＮＭＯＳトランジスタ差動回路に図２４の電位５０、５１を入力することで、５０、５１の電位は０．９Ｖでも動作させることが可能となる。ＮＭＯＳトランジスタの閾値電圧Ｖｔｈを０．８Ｖとすれば、ノード５５の電位は０．１Ｖ程度とできるので、ＮＭ４２を電流源として動作させることができ、差動回路として機能する。
【０２３５】
このように本発明の図２４の回路では、最終的に３０と３１の電位を等しく制御することで、絶対温度に比例する電流を発生し、温度によらない基準電圧を得るという点では、図１の従来回路と動作原理は同じであるが、従来技術では、ｐｎｐバイポーラトランジスタのエミッタ３０と対応するノード３１を直接オペアンプの入力としていたのに対して、図２４の回路では、抵抗Ｒ３１’、Ｒ３１でレベルシフトした点をオペアンプの入力とし、これにより低電圧動作を達成している。図２４の回路では、回路の基本的な考え方を説明するために、細部を省略している。より詳細な回路図を図２５に示す。
【０２３６】
図２５において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’、Ｒ３２は抵抗を、Ｃ１０、Ｃ１１は容量を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２、ＰＭ４０からＰＭ４６はＰＭＯＳトランジスタを、ＮＭ４０、ＮＭ４１、ＮＭ４２、ＮＭ４３はＮＭＯＳトランジスタを、１０はオペアンプ出力を、３０、３１、３２、５０、５１、５２、５３、５４、５５、ｐｇｓｔは内部のノードを、ＥＮは制御信号を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を示す。なお図２３の従来回路、図２４、図４０の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。また図２４のＶｒｅｆ’は、図２５の５４に対応する。
【０２３７】
回路の基本的な考え方は、図２４の説明で述べたので、図２４では述べてない部分を説明する。
【０２３８】
図２５の制御信号ＥＮがＨのとき通常の動作時となり、ＥＮがＬのときは回路が停止する。
【０２３９】
以下に、制御信号ＥＮがＨのときの動作を説明する。
【０２４０】
ＰＭ４２、ＰＭ４３、Ｒ３２、Ｃ１１、ＮＭ４３はスタートアップ回路として働く。ＰＭ１、ＰＭ２に電流が流れていない場合、５０、５１の電位はＧＮＤとなり、ＰＭ４０、ＰＭ４１、ＮＭ４０、ＮＭ４１、ＮＭ４２で構成されるオペアンプが機能しなくなるので、スタートアップ回路がない場合、回路が起動しなくなる。これを避けるために、スタートアップ回路を設ける。
【０２４１】
ＰＭ１、ＰＭ２に電流が流れていない場合、ゲート電極１０が共通のＰＭ４２にも電流が流れない。ＥＮがＨなので、ｐｇｓｔの電位はＧＮＤとなり、ＰＭ４３に電流が流れる。ＰＭ４３に電流が流れると、Ｖｒｅｆの電位が上昇し、５０の電位も上昇する。５１の電位がＧＮＤ、５０の電位が上昇するので、１０の電位は下がりはじめ、ＰＭ１、ＰＭ２に電流が流れ始める。ＰＭ１、ＰＭ２に電流が流れると、オペアンプが機能し、ノード５０と、５１の電位は等しい電位となって回路が安定する。
【０２４２】
上記の安定状態に回路が達すると、ＰＭ４２に電流が流れ、ｐｇｓｔの電位はＶｄｄとなりスタートアップ回路は切り離される。Ｒ３２は回路が定常状態に達した後のＰＭ４２の電流を制限すると共に、ｐｇｓｔの電位をＶｄｄとするよう働く。またＣ１１はノードｐｇｓｔの時定数を調整するためのものである。Ｃ１０は一般的な位相補償容量として機能する。
【０２４３】
図２６は、オペアンプのテイル電流源ＮＭ４２のバイアス電位ＮＢ１を発生する回路の一例を示す図である。
【０２４４】
図２６において、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ４７、ＰＭ４８はＰＭＯＳトランジスタを、ＮＭ４４、ＮＭ４５はＮＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、ｐｇｓｔは内部のノードを、ＥＮＸは制御信号を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を示す。なお図２５と対応する素子、ノードには同じ参照番号を与えた。
【０２４５】
図２６の制御信号ＥＮＸがＬのとき通常の動作時となり、ＥＮＸがＨのときは回路が停止する。ＥＮＸがＬのときの動作を説明する。
【０２４６】
図２５で説明したように、回路のスタートアップ時には、ノードｐｇｓｔがＧＮＤとなっている。これによりＰＭ４８に電流が流れ、ＮＭ４４によりＮＢ１が発生され、図２５のＮＢ１に電位が供給され、オペアンプに電流が流れる状態とできる。回路が定常状態に達すると、ｐｇｓｔの電位は、Ｖｄｄとなるので、ＰＭ４８はＯＦＦする。一方、図２５の回路が定常状態に達すると、オペアンプ出力１０の電位は、ＰＭ１、ＰＭ２に電流が流れる電位となるので、ＰＭ４７に電流がながれ、ＮＭ４４によりＮＢ１が発生され、図２５のＮＢ１に電位が供給される。この図２６の回路のように簡単な回路で、ＮＭＯＳトランジスタのバイアス電位ＮＢ１を発生することが可能である。
【０２４７】
以上説明したように、図２４、図２５、図２６の回路は、図４の従来回路ではオペアンプの入力をノード３０、３１の電位としていたのに対して、抵抗Ｒ３１’、Ｒ３１により３０、３１の電位を＋方向にレベルシフトした電位、５０、５１をオペアンプの入力とし、オペアンプをＮＭＯＳ差動回路とすることで、低電圧動作を達成している。
【０２４８】
オペアンプのテイル電流源ＮＭ４２のバイアス電位ＮＢ１の発生回路の他の例を図２７に示す。
【０２４９】
図２７において、Ｒ１は抵抗を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ９０、ＰＭ９１、ＰＭ４はＰＭＯＳトランジスタを、ＮＭ３からＮＭ６はＮＭＯＳトランジスタを、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を、ＰＢ１はＰＭＯＳトランジスタのバイアス電位を、３４、３５は内部のノードを示す。なお図３の従来回路等と同じ働きをする素子、対応するノードには同じ参照番号を与えた。図を簡単にするために、回路の停止の制御のための素子は省略して図示した。
【０２５０】
図２７の回路は図３の従来回路と同じ回路である。図３の回路により、ＮＭＯＳトランジスタのバイアス電位ＮＢ１、ＰＭＯＳトランジスタのバイアス電位ＰＢ１を発生することが可能である。この図２７によりＮＢ１を発生して、図２５の回路のＮＢ１に電位を供給することができる。図２７に限らず、図７の回路を用いてもよいこと、各種変形が可能なことは明らかであろう。
【０２５１】
図２８は、図２５と構成が異なるスタートアップ回路の一例を示す図である。
【０２５２】
図２８において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’は抵抗を、Ｃ１０は容量を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２、ＰＭ４０からＰＭ４６はＰＭＯＳトランジスタを、ＮＭ４０、ＮＭ４１、ＮＭ４２、ＮＭ４６はＮＭＯＳトランジスタを、１０はオペアンプ出力を、３０、３１、３２、５０、５１、５２、５４、５５、ｐｇｓｔは内部のノードを、ＥＮは制御信号を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を示す。なお図２３の従来回路、図２４、図２５の回路と同じ働きをする素子、対応するノードには同じ符号を与えた。
【０２５３】
図２８の回路は、スタートアップ回路の構成を除いて図２５の回路と同一であるので、以下においてはスタートアップ回路の構成について説明する。
【０２５４】
制御信号ＥＮがＨのときの動作を説明する。図２８の回路のＮＢ１は、図２７の回路により供給されるものとする。
【０２５５】
図２８においてＰＭ１及びＰＭ２に電流が流れていない場合、ゲート電極１０が共通であるＰＭ４２にも電流は流れない。ＮＭ４６にＮＢ１が加わりＮＭ４６に電流が流れているので、ｐｇｓｔの電位はＧＮＤとなり、ＰＭ４３に電流が流れる。ＰＭ４３に電流が流れると、Ｖｒｅｆの電位が上昇し、５０の電位も上昇する。５１の電位がＧＮＤ、５０の電位が上昇するので、１０の電位は下がりはじめ、ＰＭ１、ＰＭ２に電流が流れ始める。ＰＭ１、ＰＭ２に電流が流れると、オペアンプが機能し、ノード５０と、５１の電位は等しい電位となって回路が安定する。
【０２５６】
上記の安定状態に回路が達すると、ＰＭ４２に電流が流れて、ｐｇｓｔの電位はＶｄｄとなり、スタートアップ回路は切り離される。ＮＭ４６に流れる電流よりＰＭ４２に流れる電流が大きくなるように設計しておくと、ｐｇｓｔの電位をＶｄｄとすることが可能である。
【０２５７】
この図２８に示すように、スタートアップ回路も本発明の趣旨を逸脱しない範囲で各種の変形が可能である。
【０２５８】
図２９は、図２８の発明の回路の電源電圧Ｖｄｄと基準電圧Ｖｒｅｆの特性を示す一例である。図２９に示すのは、温度が−４０℃、２５℃、１２５℃の場合のものである。電源電圧Ｖｄｄや温度によらず一定の基準電圧Ｖｒｅｆが得られることが分かる。
【０２５９】
前述のように、ノード５０の電位は温度により変動し、温度の上昇に伴って減少する。但しその依存性は、３０、３１の電位より小さい。この温度変動を考慮して、動作温度範囲内で、５０、５１の電位を、オペアンプが動作するように決定することも既に説明した通りである。図２８の回路では、基準電圧Ｖｒｅｆの値は約１．２Ｖであるので、電源電圧には約１．２Ｖ必要となり、図２９に示されるように、約１．２Ｖの電源電圧から回路が動作することが分かる。
【０２６０】
図３０は、オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【０２６１】
図３０において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’は抵抗を、Ｖｒｅｆ、は出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、３０、３１、３２、５０、５１は内部のノードを、ＯＰ１はオペアンプを示す。なお図２４の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。
【０２６２】
図３０の回路と図２４の回路の違いを説明する。
【０２６３】
図２４の回路では、ＰＭ１、ＰＭ２を別に設けて、それぞれ、Ｖｒｅｆ、Ｖｒｅｆ’に電流を流したが、最終的な安定状態では、理想的には、Ｖｒｅｆ、Ｖｒｅｆ’の電位は同じ電位となる。そこで、この２つのノードを１つのノードとしてもよい。図３０の発明の回路は、図２４のＶｒｅｆ、Ｖｒｅｆ’を同一ノードとした回路例となっている。
【０２６４】
図３１に、図３０の回路のより具体的な構成の一例を示す図である。
【０２６５】
図３１において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’は抵抗を、Ｃ１０は容量を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２、ＰＭ４０からＰＭ４６はＰＭＯＳトランジスタを、ＮＭ４０、ＮＭ４１、ＮＭ４２、ＮＭ４６はＮＭＯＳトランジスタを、１０はオペアンプ出力を、３０、３１、３２、５０、５１、５２、５５、ｐｇｓｔは内部のノードを、ＥＮは制御信号を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を示す。なお図３０において、図２５の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。
【０２６６】
この図３０及び図３１に示すように、図２４の発明の回路を変形して使用することが可能である。
【０２６７】
図３２は、オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【０２６８】
図３２において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２、Ｒ２’は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２、ＰＭ４２、ＰＭ４６、ＰＭ４９、ＰＭ５０はＰＭＯＳトランジスタを、ＮＭ４６はＮＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を、ＰＢ１はＰＭＯＳトランジスタのバイアス電位を、３１、３２、５０、ｐｇｓｔは内部のノードを、ＯＰ１はオペアンプを、ＥＮは制御信号を示す。なお図２４、図２５等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。
【０２６９】
図３２の回路と図２４の回路の違いを説明する。
【０２７０】
前述した図２４の回路では、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’を別に設け、温度に依存しない電位と、それよりも低い電位５０、５１とを作り、５０、５１をオペアンプの入力とした。ここでオペアンプをＮＭＯＳ差動回路で構成しているので、オペアンプの入力電位は、図２４の回路より高い電位でもかまわない。そこで図３２の回路では、オペアンプＯＰ１の入力を、Ｖｒｅｆ及びノード５０の電位としている。なおＲ２、Ｒ２’の抵抗値は、バンドギャップ電圧Ｖｒｅｆを発生できるように調整する（Ｒ２、Ｒ２’の抵抗値は等しいものとする。）。
【０２７１】
図３２の回路においても、ＰＭ１、ＰＭ２に流れる電流は等しいので、ＯＰ１により、Ｖｒｅｆと５０の電位が等しくなるよう帰還制御すると、Ｒ２、Ｒ２’の抵抗値が等しいことから、Ｑ１のエミッタ電位と３１の電位は等しくなり、従来回路と同様バンドギャップ回路として機能する。
【０２７２】
図３２は、スタートアップ回路の他の変形例を示す図である。
【０２７３】
図３２において、ＰＭ４２、ＰＭ４６、ＰＭ４９、ＰＭ５０、ＮＭ４６はスタートアップ回路を構成する。ＮＢ１、ＰＢ１の電位は図２７の回路から供給されるものとする。ＰＭ１、ＰＭ２に電流が流れていない場合、Ｖｒｅｆ、５０の電位はＧＮＤとなり、ＮＭＯＳ差動回路を入力部分とするオペアンプが機能しなくなるので、スタートアップ回路がない場合、回路が起動しなくなる。これを避けるために、スタートアップ回路を設ける。
【０２７４】
ＰＭ１、ＰＭ２に電流が流れていない場合、ゲート電極１０が共通のＰＭ４２にも電流が流れない。ＮＭ４６にＮＢ１が加わりＮＭ４６に電流が流れているので、ｐｇｓｔの電位はＧＮＤとなる。ｐｇｓｔの電位がＧＮＤとなるので、ＰＭ５０がＯＮし、ＰＭ４９に電流が流れる。ＰＭ４９、ＰＭ５０に電流が流れると、５０の電位が上昇する。Ｖｒｅｆの電位がＧＮＤ、５０の電位が上昇するので、１０の電位は下がりはじめ、ＰＭ１、ＰＭ２に電流が流れ始める。ＰＭ１、ＰＭ２に電流が流れると、オペアンプが機能し、ノードＶｒｅｆ、５０の電位は等しい電位となって回路が安定する。
【０２７５】
上記説明した安定状態に回路が達すると、ＰＭ４２に電流が流れて、ｐｇｓｔの電位はＶｄｄとなり、スタートアップ回路は切り離される。ＮＭ４６に流れる電流より、ＰＭ４２に流れる電流が大きくなるように設計しておくと、ｐｇｓｔの電位をＶｄｄとすることが可能である。
【０２７６】
またＰＭ４９のバイアス電位ＰＢ１を図２７の回路で発生し、これをスタートアップ電流とすることで、スタートアップ電流の値を制御することができる。これにより安定な起動が可能となる。例えば、仮に、スタートアップ電流が大きすぎると、５０の電位はＶｄｄに近い値となり、これに対応して、Ｖｒｅｆの電位もＶｄｄに近い値となってしまう。この状態では、ＰＭ１、ＰＭ２が電流源として働かなくなるので、フィードバック機能が正常に働かなくなる恐れがある。スタートアップ電流をバイアス電位ＰＢ１により正確に制御しておけば、このようなスタートアップ時の異常を防ぐことができる。
【０２７７】
以上説明したように、図３２の発明の回路のように、オペアンプの入力電位を図２４の回路より高い電位とする変形回路も可能である。
【０２７８】
図３３は、オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【０２７９】
図３３において、Ｑ１、Ｑ２、Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３１、Ｒ３１’、Ｒ６、Ｒ７は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２、ＰＭ５１、ＰＭ５２はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、３０、３１、３２、５０、５１、６０は内部のノードを、ＯＰ１はオペアンプを示す。なお図２４、図８等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。制御に関する素子、スタートアップ回路、位相補償素子は省略したが、いままでの説明から同様に回路を構成できることは明らかであろう。
【０２８０】
図３３の回路は、オペアンプを用いた本発明のバンドギャップ回路に、図８の発明の回路と同様に任意の基準電圧を発生する回路構成を適用した例を示している。
【０２８１】
ここでは図２４の回路と同様に、抵抗Ｒ３１’、Ｒ３１により３０、３１の電位を＋方向にレベルシフトした電位５０、５１をオペアンプＯＰ１の入力とし、ＮＭＯＳ差動回路を入力部分とするオペアンプと組み合わせることで、低電圧動作を達成している。このとき、ＰＭ１、ＰＭ２には絶対温度に比例する電流（ＰＴＡＴ電流）が流れて回路が定常状態に達する。
【０２８２】
ＯＰ１の具体的な回路例は、既に説明した図４０のような一般的な回路でよい。また後で説明する図３４のような回路構成により、低電圧動作範囲を広げることも可能である。
【０２８３】
図８の回路で説明したように、ＰＭ５１によりＱ３に電流を流して、Ｖｂｅ（Ｖｂｅ：ｐｎ接合の順方向電圧）を６０に発生し、これを、抵抗Ｒ６、Ｒ７により分圧する。この分圧された電位に正の温度依存性を持つ電圧を、ＰＭ５２により加算することで、例えば０．９Ｖの基準電圧を発生することができる。
【０２８４】
図３４は、本発明のオペアンプの実施例を示す回路図である。
【０２８５】
図３４のＶｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ５３からＰＭ５７はＰＭＯＳトランジスタを、ＮＭ４７からＮＭ５５はＮＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を、ＰＢ１はＰＭＯＳトランジスタのバイアス電位を、５０、５１、５５、７０から７２は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。なお図３３、図４０等の回路と同じ働きをする素子、対応するノードには同一の参照番号を与えた。
【０２８６】
ＥＮがＨ、ＥＮＸがＬのとき通常動作となる。
【０２８７】
以下に、図３４の回路の特長を説明する。ＮＢ１、ＰＢ１の電位は図２７の回路から供給されるものとする。
【０２８８】
図４０の一般的なオペアンプ回路では、ＰＭ４０がダイオード接続されている。ＰＭＯＳトランジスタの閾値電圧が小さい場合には、図４０の回路を使用して問題はないが、ＰＭＯＳトランジスタの閾値電圧が大きい場合には、以下に述べる問題が生ずる場合がある。
【０２８９】
例えば５０、５１の電位を０．９Ｖ程度とし、電源電圧Ｖｄｄも０．９Ｖ程度の場合を考える。図４０の回路の場合、ノード５５の電位は、５０、５１の電位からＮＭＯＳトランジスタの閾値電圧程度低い電位となる。ＰＭ４０に電流が流れるためには、ＰＭ４０のゲート電位もＶｄｄからＰＭＯＳトランジスタの閾値電圧程度低い電位となる。このため、５０、５１の電位が電源電圧に近い電位となるような状況では、図４０のＮＭ４０のドレイン・ソース間の電位差は殆どなくなる。こうした状態では、図４０のオペアンプ回路は利得が小さくなり、十分な帰還作用が得られなくなる。
【０２９０】
例えば図３３の回路で、５０、５１の電位を０．９Ｖ程度、Ｖｒｅｆを０．９Ｖに設計すると、図３３の回路は、理想的には電源電圧０．９Ｖ程度から安定な基準電圧を出力できるようになる。しかしながら、図３３のオペアンプＯＰ１が、上述の動作点の問題で利得が小さい状態になると、基準電位の精度が確保できなくなってしまう。
【０２９１】
この問題を解決するために、図３４の回路では、ＰＭ５３、ＰＭ５４を定電流源とし、差動回路ＮＭ４７、ＮＭ４８のドレイン電位がＶｄｄ程度の電位となるように回路を構成している。ＰＭ５３、ＰＭ５４からノード７０、７１に一定電流が供給され（ＰＭ５３とＰＭ５４の電流は同じ値とする）、ＮＭ４７、ＮＭ４８に流れるドレイン電流との差の電流がＮＭ５０、ＮＭ５１に流れる。一般的なフォールデッド・カスコード回路では、ノード７０、７１とＮＭ５０、ＮＭ５１の間にＰＭＯＳトランジスタを設けることが一般的である。しかし図３３の回路中で使用する場合には、５０、５１の電位は０．９Ｖ程度とあらかじめ分かっている。従って図３４の構成としても、ノード７０、７１の電位はＮＭＯＳトランジスタの閾値電圧程度の電位となり、ＮＭ４７、ＮＭ４８のドレイン電位とゲート電位との関係を飽和領域に設定することができる。
【０２９２】
ＮＭ５０及びＮＭ５１により電圧に変換された差電流を、ＮＭ５２、ＮＭ５３、ＰＭ５６、ＰＭ５７により増幅し、１０とする。以下に、信号の極性について簡単に説明しておく。５１が高い電位の場合、ＮＭ５０に流れる電流が減少するので、７０の電位が下がる。ＮＭ５１に流れる電流は増えるので、７１の電位は高くなる。７０の電位が下がるので、ＮＭ５３に流れる電流は減少する。７１の電位が高くなるので、ＮＭ５２に流れる電流は増加し、ＰＭ５６、ＰＭ５７に流れる電流も増加する。ＮＭ５３に流れる電流が減少し、ＰＭ５７に流れる電流が増加するので、１０はＨとなる。
【０２９３】
図３５は、図３３の回路と図３４の回路の電源電圧Ｖｄｄと基準電圧Ｖｒｅｆの特性を示す一例である。図３５に示すのは、温度が−４０℃、２５℃、１２５℃の場合のものである。
【０２９４】
図３５に示されるように、電源電圧Ｖｄｄや温度によらず一定の基準電圧Ｖｒｅｆが得られることが分かる。また、Ｖｒｅｆの値が０．９Ｖとなるように定数を設計している。図３３、図３４の発明の回路を用いることで、基準電圧Ｖｒｅｆの値を０．９Ｖとした場合、電源電圧は約０．９Ｖ程度から回路が動作する。図３５の特性例からも、約０．９Ｖの電源電圧から回路が動作することが分かる。
【０２９５】
図３４のオペアンプ回路だけではなく、図３９のようなオペアンプ回路を、図３３の回路中で用いることも可能である。
【０２９６】
図３９において、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ５３からＰＭ５７、ＰＭ６３からＰＭ６６はＰＭＯＳトランジスタを、ＮＭ４７からＮＭ５６はＮＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を、ＰＢ１はＰＭＯＳトランジスタのバイアス電位を、５０、５１、５５、７２、８０から８４は内部のノードを、ＥＮ、ＥＮＸは制御信号を示す。なお図４０、図３４等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。
【０２９７】
図３９の回路は、図３４の回路と略同一の動作をするので、図３４の回路との違いを説明する。図３４の回路では、ＮＭ５０、ＮＭ５１のドレイン電極は直接、ＮＭ４７、ＮＭ４８のドレイン電極と接続した。これは、図３３の回路例では、５０、５１の電位は０．９Ｖ程度になることがあらかじめ分かっているためだが、５０、５１の電位がより高い電位となり、ＮＭ４７、ＮＭ４８のドレイン−ソース間電圧の減少が問題になる場合には、図３９のように回路を構成すればよい。
【０２９８】
図に示されるようにＰＭ６３及びＰＭ６４をＮＭ５０、ＮＭ５１のドレインと、ＮＭ４７、ＮＭ４８のドレインの間に設けることで、８２、８３の電位と、８０、８１の電位を異なる電位とすることができる。８２、８３の電位は、ＮＭ５０、ＮＭ５１をダイオード接続していることから、閾値電圧程度の電位となるが、８０、８１の電位は８４の電位からＰＭＯＳトランジスタの閾値電圧程度高い電位となる。
【０２９９】
ＰＭ６５と、ＮＭ５６によりＰＭ６６に一定電流を流すことで、８４の電位を発生する例を図３９には示した。８４の電位はＶｄｄから、ＰＭＯＳトランジスタの閾値電圧程度低い電位となるので、８０、８１の電位はＶｄｄに近い電位となる。ＰＭ６３、ＰＭ６４を設けることで、８０、８１の電位をＶｄｄに近い電位とできるので、５０、５１の電位が高い電位となっても、ＮＭ４７、ＮＭ４８は線形領域では動作せず、オペアンプの利得の高い入力電圧範囲を大きくできる。
【０３００】
以上説明したように、５０、５１の電位をより高い電位とする場合には、図３９のような回路を用いることで、バンドギャップ回路を構成することが可能である。図３３の基準電圧回路を例にあげて、図３９のオペアンプ回路の利点を説明したが、他のオペアンプを用いた、本発明の回路に、この図３９の回路を用いてよいことはもちろんである。
【０３０１】
図３６は、オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【０３０２】
図３６において、Ｑ１、Ｑ２、Ｑ３はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３１、Ｒ３１’、Ｒ２は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２、ＰＭ５８はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、３０、３１、３２、５０、５１、６１は内部のノードを、ＯＰ１はオペアンプを示す。なお図２４、図３３等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。制御に関する素子、スタートアップ回路、位相補償素子は省略したが、いままでの説明から同様に回路を構成できることは明らかであろう。
【０３０３】
図３３の回路では、オペアンプを用いた本発明のバンドギャップ回路に、図８の回路と同様に任意の基準電圧を発生する回路構成を適用した例を示したが、１．２Ｖの電位を出力すればよい場合には、図３６のように回路を構成することも可能である。
【０３０４】
図３６のように回路を構成すると、５０、５１の電位を０．９Ｖ程度とするためのレベルシフトのための抵抗Ｒ３１、Ｒ３１’は必要だが、Ｒ３０、Ｒ３０’は必要なくなる。バンドギャップ電圧は、Ｒ２によりＰＴＡＴ電圧をＱ３のエミッタ電位６１に加算することで発生する。図２４のＲ３０、Ｒ３０’より、Ｒ２のサイズが小さい場合には、図３６のように回路を構成する面積的な利点がある。
【０３０５】
図３７は、オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【０３０６】
図３７において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３１、Ｒ３１’、Ｒ３３、Ｒ３４は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２、ＰＭ５９、ＰＭ６０、ＰＭ６１はＰＭＯＳトランジスタを、１０、６３はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、３０、３１、３２、５０、５１、６２は内部のノードを、ＯＰ１、ＯＰ２はオペアンプを示す。なお図２４、図３６等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。図を簡単にするために、制御に関する素子、スタートアップ回路、位相補償素子等は省略した。
【０３０７】
図３６までの説明では、バンドギャップ電圧を発生する方法として、ｐｎｐバイポーラトランジスタのＶｂｅあるいはＶｂｅを分圧した電圧に直接ＰＴＡＴ電圧を加算する例を示してきた。しかし、バンドギャップ電圧を発生するためには、ＰＴＡＴ電圧と温度依存性が打ち消しあう電圧を加算すればよいので、図３７のような構成も可能である。
【０３０８】
５０、５１の電位が等しくなるように、ＯＰ１によりＰＭ１、ＰＭ２のゲート電位１０を制御し、ＰＭ１、ＰＭ２、ＰＭ５９にＰＴＡＴ電流を発生することは、今までの説明から容易に理解できるであろう。ところで、５０、５１の電位は、図２９に示したように、負の温度依存性を持っている。例えば、この５０の電位を利用して、負の温度依存性をもつ電流を発生することが可能である。
【０３０９】
５０の電位と６２の電位が一致するように、ＯＰ２により、ＰＭ６１のゲート電位６３を負帰還制御すると、ＰＭ６１には、負の温度依存性を持つ電流が流れるようになる。この電流を、ＰＭ５９のＰＴＡＴ電流の正の温度依存性を打ち消すよう適切にスケーリングして、ＰＭ６０により、加算すると、合計電流の温度依存性がないようにできる。ＰＭ５９、ＰＭ６０の合計電流を抵抗Ｒ３３により電圧に変換することで、温度に依存しない基準電圧Ｖｒｅｆを発生することができる。
【０３１０】
図３７のように回路を構成すると、任意の温度依存性を持ったバイアス電流をバンドギャップ電圧と同時に得ることが可能となる。
【０３１１】
図３８は、オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【０３１２】
図３８において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３５、Ｒ３５’、Ｒ３６、Ｒ３６’、Ｒ３７は抵抗を、Ｖｒｅｆは出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２、ＰＭ６２はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、３０、３１、３２、５０、５１は内部のノードを、ＯＰ１はオペアンプを示す。なお図３６等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。図示の簡略化のために、制御に関する素子、スタートアップ回路、位相補償素子等は省略した。Ｒ３５とＲ３５’は同じ抵抗値を持ち、また、Ｒ３６とＲ３６’も同じ抵抗値を持つものとする。
【０３１３】
Ｒ３６、Ｒ３６’はＱ１のエミッタ電位３０と対応する電位３１の電位を＋方向にレベルシフトするレベルシフト抵抗として働く（図３７までの抵抗Ｒ３１、Ｒ３１’と同じ働きをする。）
図３６の回路と図３８の回路の違いは、抵抗Ｒ３５、Ｒ３５’にある。
【０３１４】
３０の電位と３１の電位が等しくなるように制御した場合に、Ｑ１、Ｑ２に流れる電流が絶対温度に比例することは、図３６、図３７までの回路と同じである。ところで、３０の電位Ｖｂｅは、温度の上昇にともなって減少する負の温度依存性を持ち（式（１））、この電位差を抵抗Ｒ３５で割ると、温度の上昇にともなって減少する負の温度依存性を持つ電流が得られる。Ｑ１、Ｑ２に流れる正の温度依存性を持つ電流と、抵抗Ｒ３５、Ｒ３５’に流れる負の温度依存性を持つ電流を適切に加算すると、合計電流は温度に依存しない特性となる。
【０３１５】
つまり、Ｑ１のエミッタ電位３０と対応する電位３１の電位を＋方向にレベルシフトした電位５０、５１を一致させるように制御すると、３０と３１の電位が同電位となる。このように３０と３１の電位が同電位となると、Ｑ１、Ｑ２に流れる電流と、抵抗Ｒ３５、Ｒ３５’に流れる電流の合計電流は温度に依存しない特性となる。この温度に依存しない電流をＲ３７により電圧に変換することで、温度に依存しない基準電圧を得ることができる。
【０３１６】
以上説明したように、図３８のような回路構成によっても、本発明の効果を得ることができ、また温度に依存しない基準電圧を得ることができる。
【０３１７】
図４１は、オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【０３１８】
図４１において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ２、Ｒ２’、Ｒ３８、Ｒ３８’は抵抗を、Ｖｒｅｆ、Ｖｒｅｆ’は出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ１、ＰＭ２はＰＭＯＳトランジスタを、１０はＰＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、３０、３１、３２、５０、５１は内部のノードを、ＯＰ１はオペアンプを示す。なお図２４等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。図を簡単にするために、制御に関する素子、スタートアップ回路、位相補償素子等は省略した。Ｒ２とＲ２’は同じ抵抗値を持ち、また、Ｒ３８とＲ３８’も同じ抵抗値を持つものとする。
【０３１９】
Ｒ３８、Ｒ３８’およびＲ２とＲ２’はＱ１のエミッタ電位３０と対応する電位３１の電位を＋方向にレベルシフトするレベルシフト抵抗として働く（図３７までの抵抗Ｒ３１、Ｒ３１’と同じ働きをする。）
図２４の回路と図４１の回路の違いは、抵抗Ｒ３８、Ｒ３８’にある。
【０３２０】
図２４の回路では、ＮＭＯＳトランジスタの閾値電圧を０．８Ｖ程度として、動作を説明した。ＮＭＯＳトランジスタの閾値電圧が非常に大きい場合でも、図２４の発明の回路の考え方で、バンドギャップ回路を構成できる。図４１は、ＮＭＯＳトランジスタの閾値電圧が１．３Ｖの場合に、本発明の回路の考え方を適用した例となっている。
【０３２１】
ＮＭＯＳトランジスタの閾値電圧が１．３Ｖと、バンドギャップ電圧より大きい場合でも、図２４の回路と同様に抵抗により、＋方向にＱ１のエミッタ電位３０と対応する電位３１の電位をレベルシフトし、オペアンプ入力とすることができる。ＮＭＯＳトランジスタの閾値電圧が１．３Ｖと、バンドギャップ電圧より大きいので、バンドギャップ電圧を発生するための抵抗Ｒ２とＲ２’に加えて、さらに、＋方向に電位をレベルシフトする抵抗Ｒ３８、Ｒ３８’を追加してもうければよい。Ｒ３８、Ｒ３８’により、１．３Ｖ以上となった電位５０、５１を一致させるよう負帰還制御することで、結果として、３０、３１の電位は同電位となる。これにより、ＰＭ１、ＰＭ２に流れる電流はＰＴＡＴ電流となり、バンドギャップ電圧を発生することができる。
【０３２２】
図４１の発明の特長は、ＮＭＯＳトランジスタの閾値電圧が１．３Ｖ程度と、バンドギャップ電圧より大きい場合でも、Ｑ１のエミッタ電位３０と対応する電位３１の電位をさらに、＋方向にレベルシフトすることで、ＮＭＯＳトランジスタ差動入力オペアンプを動作させ、全体として低電圧動作を達成している点にある。
【０３２３】
図４２は、オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【０３２４】
図４２において、Ｑ１、Ｑ２はｐｎｐバイポーラトランジスタを、Ｒ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’は抵抗を、Ｖｒｅｆ、Ｖｒｅｆ’は出力基準電位を、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ７０からＰＭ７７はＰＭＯＳトランジスタを、ＮＭ７０からＮＭ７６はＮＭＯＳトランジスタを、１００はＮＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を、ＰＢ１はＰＭＯＳトランジスタのバイアス電位を、３０、３１、３２、１０１から１０４は内部のノードを、ＯＰ３はオペアンプを示す。なお図２４等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。図を簡単にするために、回路の停止制御に関する素子、位相補償素子等は省略した。ＮＢ１、ＰＢ１は図２７の回路から供給されるものとする。
【０３２５】
図４１までは、オペアンプで、ＰＭＯＳトランジスタ（ＰＭ１、ＰＭ２）のゲート電位を制御し、Ｑ１、Ｑ２に流れる電流がＰＴＡＴ電流となるよう回路を構成した例を説明してきた。しかし本発明は、オペアンプでＰＭＯＳトランジスタ（ＰＭ１、ＰＭ２）のゲート電位を制御する回路に適用できることにはとどまらない。図４２の回路は、ＰＭ７０、ＰＭ７１により一定電流をＲ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’、Ｑ１、Ｑ２に供給し、ＮＭ７０、ＮＭ７１のゲート電位（１００）を制御することで、３０、３１の電位を一致させて、ＰＴＡＴ電流を発生する例を示している。
【０３２６】
また、オペアンプＯＰ３の入力は、Ｖｒｅｆ、Ｖｒｅｆ’としている。負帰還作用により、３０、３１の電位が一致することについて説明する。ＮＭ７０、ＮＭ７１のサイズを等しく設計するものとする。ＰＭ７０、ＰＭ７１により一定電流（ＰＭ７０とＰＭ７１の電流は等しいとする）が供給され、ＮＭ７０、ＮＭ７１にも等しい電流が流れるので、その差の等しい電流が、抵抗Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’に流れる。Ｒ３０とＲ３０’の抵抗値は等しく、またＲ３１とＲ３１’の抵抗値も等しいとする。
【０３２７】
Ｖｒｅｆ’の電位がＶｒｅｆの電位より高いと、１００の電位は高くなり、ＮＭ７０、ＮＭ７１に流れる電流が大きくなり、Ｖｒｅｆ’の電位は下がる。逆に、Ｖｒｅｆ’の電位がＶｒｅｆの電位より低いと、１００の電位は低くなり、ＮＭ７０、ＮＭ７１に流れる電流が小さくなり、Ｖｒｅｆ’の電位は上昇する。結果として、Ｖｒｅｆ、Ｖｒｅｆ’の電位は等しくなる。Ｒ３０とＲ３０’の抵抗値、Ｒ３１とＲ３１’の抵抗値が等しいので、Ｖｒｅｆ、Ｖｒｅｆ’の電位が等しくなると、３０、３１の電位も等しくなる。つまり、Ｑ１、Ｑ２に流れる電流は、従来回路の動作で説明したように、絶対温度に比例するＰＴＡＴ電流となる。これにより、Ｖｒｅｆ、Ｖｒｅｆ’に温度に依存しないバンドギャップ電圧を発生することが可能となる。
【０３２８】
図４２の下半分の部分、ＰＭ７２からＰＭ７７、ＮＭ７２からＮＭ７６はスタートアップ回路として働く。以下スタートアップ回路の動作を説明する。回路が最終的な定常状態にあるときのノード１０１の電位は、約０．９Ｖとする。
【０３２９】
ＰＭ７６にバイアス電位ＰＢ１を加え、また、ＮＭ７６にバイアス電位ＮＢ１を加える。これにより、ＰＭ７６、ＰＭ７７、ＮＭ７６に一定電流が流れる。ＰＭ７６のドレイン電位が、Ｖｄｄ付近の電位とすると、１０４の電位は、ＶｄｄからＰＭＯＳトランジスタの閾値電圧程度低い電位となる。
【０３３０】
ＰＭ７２にもバイアス電位ＰＢ１を加え、また、ＮＭ７３にバイアス電位ＮＢ１を加える。このとき、ＮＭ７３の電流を、ＰＭ７２の電流より十分大きくしておく。
【０３３１】
バンドギャップ回路が最終的な定常状態になく、Ｑ１、Ｑ２に電流が流れていないとする。このとき１０１、Ｖｒｅｆ、Ｖｒｅｆ’の電位はＧＮＤとなっている。１０１の電位がＧＮＤなので、ＮＭ７２はＯＦＦしていて、ＰＭ７２から供給される電流は、ＮＭ７２には流れない。ＰＭ７２から供給される電流は、ＰＭ７３を通って、ＮＭ７４に流れる。ＮＭ７４に電流が流れることで、１０２の電位が上昇し、ＮＭ７５、ＰＭ７４にも電流が流れる。ＰＭ７４に電流が流れることで、ＰＭ７５に電流が流れ、この電流により、Ｖｒｅｆの電位が上昇する。Ｖｒｅｆ’ の電位がＧＮＤなのに対して、Ｖｒｅｆの電位が上昇するので、１００の電位が下がって、ＮＭ７０、ＮＭ７１の電流が減少する。ＮＭ７０、ＮＭ７１の電流が減少するので、ＰＭ７０、ＰＭ７１の電流により、Ｖｒｅｆ’の電位も上昇する。Ｖｒｅｆ、Ｖｒｅｆ’の電位がともに上昇すると、オペアンプＯＰ３が動作し、ＶｒｅｆとＶｒｅｆ’の電位が等しくなり回路が安定する。
【０３３２】
ＶｒｅｆとＶｒｅｆ’の電位が等しくなったときに、ノード１０１の電位は、約０．９Ｖに上昇しているので、ＰＭ７２の電流は、ＮＭ７２にも流れる。ＮＭ７３の電流を、ＰＭ７２の電流より十分大きく設定しているので、ＰＭ７２の電流は全て、ＮＭ７２を通して、ＮＭ７３に流れる。ＰＭ７２の電流は全て、ＮＭ７２を通して、ＮＭ７３に流れるので、ＰＭ７３に電流は流れず、ＮＭ７４、ＮＭ７５、ＰＭ７４にも電流が流れない。ＰＭ７４に電流が流れないので、ＰＭ７５に電流は流れず、スタートアップ回路が切り離される。
【０３３３】
図４３は、図４２の回路構成に適したオペアンプ回路の例を示す図である。
【０３３４】
図４３において、Ｖｄｄは正の電源を、ＧＮＤはＧＮＤ端子を、ＰＭ７８からＰＭ８１はＰＭＯＳトランジスタを、ＮＭ７７からＮＭ８１はＮＭＯＳトランジスタを、１００はＮＭＯＳトランジスタのバイアス電位（オペアンプ出力）を、ＮＢ１はＮＭＯＳトランジスタのバイアス電位を、ＰＢ１はＰＭＯＳトランジスタのバイアス電位を、１０５から１０８、Ｖｒｅｆ、Ｖｒｅｆ’は内部のノードを示す。なお図４２等の回路と同じ働きをする素子、対応するノードには同じ参照番号を与えた。図を簡単にするために、回路の停止制御に関する素子、位相補償素子等は省略した。ＮＢ１、ＰＢ１は図２７の回路から供給されるものとする。ＰＭ８０、ＰＭ８１のゲート電位１０４は図４２の回路１０４から供給されるものとする。
【０３３５】
図４３の回路は、一般的なフォールデッド・カスコード回路であるので、その詳細な動作説明は省略し、信号の極性についてだけ以下に説明する。Ｖｒｅｆ’が高い電位の場合、ＮＭ７７に流れる電流が増加し、ＮＭ８０に流れる電流が減少するので、１０６の電位が下がる。ＮＭ７８に流れる電流は減少するので、ＰＭ８１に流れる電流は増加する。１０６の電位が下がり、ＮＭ８１の電流は減少する。ＰＭ８１に流れる電流は増加し、ＮＭ８１の電流は減少するので、１００の電位は高くなる。逆にＶｒｅｆ’が、Ｖｒｅｆより低い場合は、１００の電位が低くなることは明らかであろう。
【０３３６】
図４２、図４３の発明の回路の特長について以下に説明する。
【０３３７】
図４２の回路は、Ｖｄｄからは一定電流を定電流源で供給し、オペアンプでＮＭＯＳトランジスタのゲート電位を制御しすることで、バンドギャップ電圧を発生している。このように回路を構成することで、図２４の回路に対して、より電源ノイズの影響を受けにくくなる。
【０３３８】
最も一般的なミラー補償を想定して、位相補償容量と電源ノイズの影響を説明する。
【０３３９】
図２５の回路のように、オペアンプでＰＭＯＳトランジスタ（ＰＭ１）のゲート電位を制御する場合、その位相補償容量は、図２５のＣ１０のように、ＰＭＯＳトランジスタのゲートと出力基準電位との間に設けられることになる。
【０３４０】
ＧＮＤから一定電位にある出力基準電位とＰＭＯＳトランジスタのゲートとの間に位相補償容量を設けると、電源Ｖｄｄにノイズがある場合、ＰＭＯＳトランジスタのゲート電位１０は、ＧＮＤから一定電位にとどまろうとする。従って、ＰＭ１のゲート・ソース間電圧が変動し、出力基準電位の変動を招くことになる（ＰＭＯＳトランジスタのゲート電位１０はＶｄｄとの電位差に意味がある）。
【０３４１】
一方、図４２の回路では、オペアンプでＮＭＯＳトランジスタＮＭ７１のゲート電位１００を制御しているので、一般的なミラー補償の位相補償容量は、ノード１００とＶｒｅｆの間に設けられる。ＮＭＯＳトランジスタＮＭ７１のゲート電位１００、Ｖｒｅｆともに、ＧＮＤとの電位差に意味がある信号なので、電源Ｖｄｄにノイズがあっても、直接その影響を受けることはない。
【０３４２】
このように図４２の回路は、Ｖｄｄからは一定電流を定電流源で供給し、オペアンプでＮＭＯＳトランジスタのゲート電位を制御し、バンドギャップ電圧を発生することで、電源Ｖｄｄにノイズがある場合の影響を緩和できる。
【０３４３】
以上説明したように、図４２や図４３の発明の回路によっても、本発明の効果である低電圧動作を達成することができる。また図４２の回路のように、ＰＭ７０、ＰＭ７１により一定電流をＲ１、Ｒ３０、Ｒ３０’、Ｒ３１、Ｒ３１’、Ｑ１、Ｑ２に供給し、ＮＭ７０、ＮＭ７１のゲート電位（１００）を制御することで、３０、３１の電位を一致させて、ＰＴＡＴ電流を発生する例を示し、オペアンプ入力を抵抗により必要な値＋方向にレベルシフトした回路においても、本発明の趣旨を逸脱しない範囲で各種の回路の変形が可能なことはいうまでもない。
【０３４４】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【図面の簡単な説明】
【０３４５】
【図１】従来のバンドギャップ回路の構成の一例を示す図である。
【図２】従来のバンドギャップ回路の構成の別の一例を示す図である。
【図３】従来のバイアス電流発生回路の構成の一例を示す図である。
【図４】従来のバンドギャップ回路の構成の更に別の一例を示す図である。
【図５】本発明によるバンドギャップ回路の第１の実施例を示す回路図である。
【図６】図５のバンドギャップ回路の電源電圧Ｖｄｄと基準電圧Ｖｒｅｆの特性の一例を示す図である。
【図７】図５の回路をバイアス電流発生回路として使用する場合の一例を示す回路図である。
【図８】本発明によるバンドギャップ回路の第２の実施例を示す回路図である。
【図９】図８の回路の電源電圧と基準電圧との特性の一例を示す図である。
【図１０】本発明によるバイアス電流発生回路の第２の実施例を示す回路図である。
【図１１】本発明のバイアス電流発生回路の他の回路例を示す図である。
【図１２】本発明によるバンドギャップ回路の更に別の実施例の構成を示す回路図である。
【図１３】図１２の回路の電源電圧と基準電圧との特性の一例を示す図である。
【図１４】本発明による低電圧検出回路の構成の一例を示す図である。
【図１５】図１４の回路の動作特性を説明するための図である。
【図１６】本発明によるバンドギャップ回路の更に別の実施例を示す回路図である。
【図１７】本発明によるバンドギャップ回路の更に別の実施例を示す回路図である。
【図１８】本発明によるバンドギャップ回路の更に別の実施例を示す回路図である。
【図１９】本発明による低電圧検出回路の別の実施例を示す回路図である。
【図２０】本発明によるバンドギャップ回路の他の実施例を示す回路図である。
【図２１】本発明による低電圧検出回路の他の実施例の一部を示す回路図である。
【図２２】本発明による低電圧検出回路の他の実施例の一部を示す回路図である。
【図２３】本発明による低電圧検出回路の他の実施例の一部を示す回路図である。
【図２４】本発明によるオペアンプを用いたバンドギャップ回路の構成を示す回路図である。
【図２５】図２４の回路の詳細を示す回路図である。
【図２６】オペアンプのテイル電流源のバイアス電位を発生する回路の一例を示す図である。
【図２７】オペアンプのテイル電流源のバイアス電位を発生する回路の他の一例を示す図である。
【図２８】図２５と構成が異なるスタートアップ回路の一例を示す図である。
【図２９】図２８の発明の回路の電源電圧と基準電圧との特性を示す図である。
【図３０】オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【図３１】図３０の回路の具体的な構成の一例を示す図である。
【図３２】オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【図３３】オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【図３４】本発明で用いるオペアンプの実施例を示す回路図である。
【図３５】図３３の回路と図３４の回路の電源電圧と基準電圧との特性の一例を示す図である。
【図３６】オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【図３７】オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【図３８】オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【図３９】本発明で用いるオペアンプの別の一例を示す回路図である。
【図４０】本発明で用いるオペアンプの最も一般的な構成例を示す回路図である。
【図４１】オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【図４２】オペアンプを用いた本発明のバンドギャップ回路の他の実施例を示す回路図である。
【図４３】図４２の回路構成に適したオペアンプ回路の例を示す図である。
【符号の説明】
【０３４６】
Ｑ１、Ｑ２、Ｑ３  ｐｎｐバイポーラトランジスタ
Ｒ１、Ｒ２、Ｒ５  抵抗
Ｖｒｅｆ  出力基準電位
Ｖｄｄ  正の電源電圧
ＧＮＤ  グラウンド電圧
ＮＭ１〜ＮＭ８  ＮＭＯＳトランジスタ
ＰＭ１〜ＰＭ１２  ＰＭＯＳトランジスタ
１０  ＰＭＯＳトランジスタのバイアス電位
２１  ＮＭＯＳトランジスタのバイアス電位
３３〜３５  内部ノード
ＥＮ、ＥＮＸ  制御信号
【図１】
2005128939.tif 000003
【図２】
2005128939.tif 000004
【図３】
2005128939.tif 000005
【図４】
2005128939.tif 000006
【図５】
2005128939.tif 000007
【図６】
2005128939.tif 000008
【図７】
2005128939.tif 000009
【図８】
2005128939.tif 000010
【図９】
2005128939.tif 000011
【図１０】
2005128939.tif 000012
【図１１】
2005128939.tif 000013
【図１２】
2005128939.tif 000014
【図１３】
2005128939.tif 000015
【図１４】
2005128939.tif 000016
【図１５】
2005128939.tif 000017
【図１６】
2005128939.tif 000018
【図１７】
2005128939.tif 000019
【図１８】
2005128939.tif 000020
【図１９】
2005128939.tif 000021
【図２０】
2005128939.tif 000022
【図２１】
2005128939.tif 000023
【図２２】
2005128939.tif 000024
【図２３】
2005128939.tif 000025
【図２４】
2005128939.tif 000026
【図２５】
2005128939.tif 000027
【図２６】
2005128939.tif 000028
【図２７】
2005128939.tif 000029
【図２８】
2005128939.tif 000030
【図２９】
2005128939.tif 000031
【図３０】
2005128939.tif 000032
【図３１】
2005128939.tif 000033
【図３２】
2005128939.tif 000034
【図３３】
2005128939.tif 000035
【図３４】
2005128939.tif 000036
【図３５】
2005128939.tif 000037
【図３６】
2005128939.tif 000038
【図３７】
2005128939.tif 000039
【図３８】
2005128939.tif 000040
【図３９】
2005128939.tif 000041
【図４０】
2005128939.tif 000042
【図４１】
2005128939.tif 000043
【図４２】
2005128939.tif 000044
【図４３】
2005128939.tif 000045