(57)【要約】【課題】  動作モードに応じてプラグラム電圧の増加分を可変することができる不揮発性メモリ装置を提供する。【解決手段】  不揮発性メモリ装置はステップ制御信号に応答して選択された行に供給されるワードライン電圧を発生するワードライン電圧発生回路と、プログラムサイクルの間ステップ制御信号を順次に活性化させるプログラム制御器とを含む。プログラムサイクルの間、ワードライン電圧発生回路は動作モードに応じてワードライン電圧の増加分を異なるように制御する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
行と列に配列されたメモリセルのアレイを含む不揮発性メモリ装置において、
ステップ制御信号に応答してワードライン電圧を発生するワードライン電圧発生回路と、
プログラムサイクルの間前記ステップ制御信号を順次に活性化させるプログラム制御器とを含み、
前記プログラムサイクルの間、前記ワードライン電圧発生回路は動作モードに応じて前記ワードライン電圧の増加分を異なるように制御することを特徴とする不揮発性メモリ装置。
【請求項２】
テストプログラム動作の時、前記ワードライン電圧の増加分は正常プログラム動作の時の前記ワードライン電圧の増加分より大きいことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記メモリセルの各々はｎビットデータ（ｎ＝２またはそれより大きい整数）を貯蔵するマルチレベルメモリセルを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項４】
前記メモリセルの各々は１ビットデータを貯蔵する単一レベルメモリセルを含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項５】
前記ワードライン電圧発生回路は前記動作モードを示すモード選択信号および前記ステップ制御信号に応答して前記ワードライン電圧を分配する電圧分配器を含むことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項６】
前記電圧分配器は、
前記ワードライン電圧と分配電圧との間に連結された抵抗器と、
前記分配電圧と接地電圧との間に直列連結された第１および第２可変抵抗回路とを含み、
前記第１可変抵抗回路は第１抵抗値と前記第１抵抗値と異なる第２抵抗値を有し、前記第１および第２抵抗値は前記モード選択信号によって選択され、
前記第２可変抵抗回路は互いに異なり、前記ステップ制御信号によって各々選択される複数個の抵抗値を有することを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記モード選択信号はテストプログラム動作の時に活性化されることを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記ワードライン電圧は前記プログラムサイクルのプログラムループが繰り返されるごとに段階的に増加することを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項９】
前記電圧分配器は、
前記ワードライン電圧と分配電圧との間に連結され、前記モード選択信号によって制御される第１可変抵抗回路と、
前記分配電圧と接地電圧との間に直列連結された第２および第３可変抵抗回路とを含み、
前記第２可変抵抗回路は前記モード選択信号によって制御され、前記第３可変抵抗回路は前記ステップ制御信号によって制御され、
その結果として、前記ワードライン電圧の開始電圧レベルは動作モードにかかわらず、一定に維持されることを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項１０】
前記第１可変抵抗回路は第１抵抗値と、前記第１抵抗値と異なる第２抵抗値とを有し、
前記第１および第２抵抗値は前記モード選択信号によって選択され、
前記第２可変抵抗回路は第３抵抗値と、前記第３抵抗値と異なる第４抵抗値とを有し、前記第３および第４抵抗値は前記モード選択信号によって選択され、
前記第３可変抵抗回路は互いに異なり、前記ステップ制御信号によって各々選択される複数個の抵抗値を有することを特徴とする請求項９に記載の不揮発性メモリ装置。
【請求項１１】
前記ステップ制御信号は前記プログラムサイクルのプログラムループの各々がパスされたか否かによって順次に活性化されることを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１２】
行と列に配列されたメモリセルのアレイを含む不揮発性メモリ装置において、
クロック信号に応答して選択された行に供給されたプログラム電圧を発生する電荷ポンプと、
ステップ制御信号およびモード選択信号に応答して前記プログラム電圧を分配する電圧分配器と、
前記分配電圧が基準電圧より低いか否かによって前記クロック信号を発生する電荷ポンプ制御器とを含み、
前記プログラム電圧の分配率は前記モード選択信号が活性化されたか否かによって可変し、その結果、プログラム電圧の増加分が動作モードに応じて異なるように設定されることを特徴とする不揮発性メモリ装置。
【請求項１３】
前記モード選択信号はテストプログラム動作の時に活性化され、正常プログラム動作の時非活性化されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
テストプログラム動作の時の前記プログラム電圧の増加分は正常プログラム動作の時の前記プログラム電圧の増加分より大きいことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１５】
前記メモリセルの各々はｎビットデータ（ｎ＝２またはそれより大きい整数）を貯蔵するマルチレベルメモリセルを含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１６】
前記メモリセルの各々は１ビットデータを貯蔵する単一レベルメモリセルを含むことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１７】
前記プログラム電圧はプログラムサイクルのプログラムループが繰り返されるごとに段階的に増加することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１８】
前記電圧分配器は、
前記プログラム電圧と分配電圧との間に連結された抵抗器と、
前記分配電圧と接地電圧との間に直列連結された第１および第２可変抵抗回路とを含み、
前記第１可変抵抗回路は第１抵抗値と、前記第１抵抗値と異なる第２抵抗値とを有し、前記第１および第２抵抗値は前記モード選択信号によって選択され、
前記第２可変抵抗回路は互いに異なり、前記ステップ制御信号によって各々選択される複数個の抵抗値を有することを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１９】
前記ステップ制御信号はプログラムサイクルのプログラムループの各々がパスされたか否かによって順次に活性化されることを特徴とする請求項１８に記載の不揮発性メモリ装置。
【請求項２０】
前記電圧分配器は前記プログラム電圧と接地電圧との間に直列連結された第１乃至第３可変抵抗回路を含み、
前記第１および第２可変抵抗回路は前記モード選択信号によって制御され、前記第３可変抵抗回路は前記ステップ制御信号によって制御されることを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項２１】
前記第１可変抵抗回路は第１抵抗値と、前記第１抵抗値と異なる第２抵抗値とを有し、前記第１および第２抵抗値は前記モード選択信号によって選択され、
前記第２可変抵抗回路は第３抵抗値と、前記第３抵抗値と異なる第４抵抗値とを有し、前記第３および第４抵抗値は前記モード選択信号によって選択され、
前記第３可変抵抗回路は互いに異なり、前記ステップ制御信号によって各々選択される複数個の抵抗値を有し、
その結果として、前記プログラム電圧の開始電圧レベルは前記動作モードにかかわらず一定に維持されることを特徴とする請求項２０に記載の不揮発性メモリ装置。
【請求項２２】
前記ステップ制御信号はプログラムサイクルのプログラムループの各々がパスされたか否かによって順次に活性化されることを特徴とする請求項２１に記載の不揮発性メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係わり、さらに具体的には不揮発性メモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置は、一般的に、不良があるか否かを判別するためにパッケージまたは／そしてウェーハレベルでテストされる。これはメモリセルにデータを貯蔵し、貯蔵されたデータを読み出すことによって達成される。例えば、不揮発性メモリ装置の場合、まず、テストデータがメモリセルにプログラムされる。その次に、ワードライン電圧を可変させながら読み出し動作が実行される。読み出し動作の結果として、メモリセルのスレッショルド電圧のばらつきが測定される。測定されたスレッショルド電圧のばらつきを分析することによって、メモリ装置の不良（例えば、セルとセルとの間、ワードラインまたはビットラインの間の短絡、またはワードラインまたはビットラインの断線）が判別されることができる。このようなテスト動作のために実行されるプログラム動作（以下、テストプログラム動作という）は正常なプログラム動作（以下、正常プログラム動作という）と同一の方法によって実行される。
【０００３】
スレッショルド電圧のばらつきを正確に制御するために、一般的に、増加型ステップパルスプログラミング（ｉｎｃｒｅｍｅｎｔａｌ ｓｔｅｐ ｐｕｌｓｅ ｐｒｏｇｒａｍｍｉｎｇ、ＩＳＰＰ）方式が使われてきている。そのようなプログラミング方式によると、図１に示したように、プログラム電圧Ｖｐｇｍはプログラムサイクルのプログラムループが繰り返されることによって段階的に増加する。各プログラムループは、よく知られたように、プログラム区間とプログラム検証区間からなる。プログラム電圧Ｖｐｇｍは決められた増加分△Ｖｐｇｍだけ増加するようになり、プログラム時間ｔＰＧＭは各プログラムループに対して一定に維持される。先の言及のＩＳＰＰ方式によると、プログラム動作が進行されることによってプログラムされるセルのスレッショルド電圧は各プログラムループで決められた増加分△Ｖｐｇｍだけ増加するようになる。これによって、最終的にプログラムされたセルのスレッショルド電圧のばらつきの幅を狭めようとすれば、プログラム電圧の増加分△Ｖｐｇｍが小さく設定されなければならない。プログラム電圧の増加分が小さければ小さいほど、プログラムサイクルのプログラムループ数は増加するようになる。したがって、メモリ装置の性能を制限せず、同時に最適のスレッショルド電圧のばらつきを得るようにプログラムループ数が決められるであろう。
【０００４】
ＩＳＰＰ方式によってプログラム電圧を生成する回路が特許文献１、２に記載されている。
【０００５】
欠陷があるか否かを判別するためにメモリセルのスレッショルド電圧のばらつきを測定する場合、スレッショルド電圧のばらつきを厳格に制御する必要はない。なぜなら、メモリセルが所望するスレッショルド電圧のばらつき内に存在するか否かを判別するためではなく、メモリセルが正常にプログラムされるか、または／そしてプログラムされたメモリセルが消去されたメモリセルとして誤判されるかを確認するためにテスト動作が実行されるためである。テスト時間の短縮は生産性の向上を意味する。したがって、正常プログラム動作と同一の方式によってテストプログラム動作を実行する場合、テストプログラム動作の時にメモリセルをプログラムするのにかかる時間は正常プログラム動作の時のそれと同一である。先の言及の特許文献の場合、正常プログラム動作と同様に、テストプログラム動作でプログラム電圧が生成される。これはテストプログラム動作にかかる時間を縮めることが難しいということを意味する。
【０００６】
結果的に、テストプログラム動作の時にメモリセルをプログラムするのにかかる時間を縮めることによって生成性を向上させることができる。
【特許文献１】米国特許第５，６４２，３０９号明細書
【特許文献２】韓国公開公報第２００２−３９７４４号
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の目的はテスト時間を縮めることができる不揮発性メモリ装置を提供することにある。
【０００８】
本発明の他の目的は動作モードに応じてプログラム電圧の増加分を可変させることができる不揮発性メモリ装置を提供することにある。
【課題を解決するための手段】
【０００９】
上述の諸般の目的を達成するために本発明の一特徴によれば、不揮発性メモリ装置は行と列に配列されたメモリセルのアレイと、ステップ制御信号に応答して選択された行に供給されるワードライン電圧を発生するワードライン電圧発生回路と、プログラムサイクルの間の前記ステップ制御信号を順次に活性化させるプログラム制御器とを含み、前記プログラムサイクルの間、前記ワードライン電圧発生回路は動作モードによって前記ワードライン電圧の増加分を異なるように制御する。
【００１０】
この実施形態において、テストプログラム動作の時の前記ワードライン電圧の増加分は正常プログラム動作の時の前記ワードライン電圧の増加分より大きい。
【００１１】
この実施形態において、前記メモリセルの各々はｎビットデータ（ｎ=２またはそれより大きい整数）を貯蔵するマルチレベルメモリセルを含む。
【００１２】
この実施形態において、前記メモリセルの各々は１ビットデータを貯蔵する単一レベルメモリセルを含む。
【００１３】
この実施形態において、前記ワードライン電圧発生回路は前記動作モードを示すモード選択信号および前記ステップ制御信号に応答して前記ワードライン電圧を分配する電圧分配器を含む。
【００１４】
この実施形態において、前記電圧分配器は前記ワードライン電圧と分配電圧との間に連結された抵抗器と、前記分配電圧と接地電圧との間に直列連結された第１および第２可変抵抗回路とを含み、前記第１可変抵抗回路は第１抵抗値と前記第１抵抗値と異なる第２抵抗値とを有し、前記第１および第２抵抗値は前記モード選択信号によって選択され、前記第２可変抵抗回路は互いに異なり、前記ステップ制御信号によって各々選択される複数個の抵抗値を有する。
【００１５】
この実施形態において、前記モード選択信号はテストプログラム動作の時に活性化される。
【００１６】
この実施形態において、前記ワードライン電圧は前記プログラムサイクルのプログラムループが繰り返されるごとに段階的に増加する。
【００１７】
この実施形態において、前記電圧分配器は前記ワードライン電圧と分配電圧との間に連結され、前記モード選択信号によって制御される第１可変抵抗回路と、前記分配電圧と接地電圧との間に直列連結された第２および第３可変抵抗回路とを含み、前記第２可変抵抗回路は前記モード選択信号によって制御され、前記第３可変抵抗回路は前記ステップ制御信号によって制御され、その結果として、前記ワードライン電圧の開始電圧レベルは動作モードにかかわらず一定に維持される。
【００１８】
この実施形態において、前記第１可変抵抗回路は第１抵抗値と、前記第１抵抗値と異なる第２抵抗値とを有し、前記第１および第２抵抗値は前記モード選択信号によって選択され、前記第２可変抵抗回路は第３抵抗値と前記第３抵抗値と異なる第４抵抗値を有し、前記第３および第４抵抗値は前記モード選択信号によって選択され、前記第３可変抵抗回路は互いに異なり、前記ステップ制御信号によって各々選択される複数個の抵抗値を有する。
【００１９】
この実施形態において、前記ステップ制御信号は前記プログラムサイクルのプログラムループの各々がパスされたか否かによって順次に活性化される。
【００２０】
本発明の他の特徴によれば、行と列に配列されたメモリセルのアレイを有する不揮発性メモリ装置はクロック信号に応答して選択された行に供給されたプログラム電圧を発生する電荷ポンプと、ステップ制御信号およびモード選択信号に応答して前記プログラム電圧を分配する電圧分配器と、前記分配電圧が基準電圧より低いか否かによって前記クロック信号を発生する電荷ポンプ制御器とを含み、前記プログラム電圧の分配率は前記モード選択信号が活性化されか否かによって可変し、その結果、プログラム電圧の増加分が動作モードによって異なるように設定される。
【００２１】
この実施形態において、前記モード選択信号はテストプログラム動作の時に活性化され、正常プログラム動作の時に非活性化される。
【００２２】
この実施形態において、テストプログラム動作の時の前記プログラム電圧の増加分は正常プログラム動作の時の前記プログラム電圧の増加分より大きい。
【００２３】
この実施形態において、前記メモリセルの各々はｎビットデータ（ｎ=２またはそれより大きい整数）を貯蔵するマルチレベルメモリセルを含む。
【００２４】
この実施形態において、前記メモリセルの各々は１ビットデータを貯蔵する単一レベルメモリセルを含む。
【００２５】
この実施形態において、前記プログラム電圧はプログラムサイクルのプログラムループが繰り返されるごとに段階的に増加する。
【００２６】
この実施形態において、前記電圧分配器は前記プログラム電圧と分配電圧との間に連結された抵抗器と、前記分配電圧と接地電圧との間に直列連結された第１および第２可変抵抗回路とを含み、前記第１可変抵抗回路は第１抵抗値と前記第１抵抗値と異なる第２抵抗値とを有し、前記第１および第２抵抗値は前記モード選択信号によって選択され、前記第２可変抵抗回路は互いに異なり、前記ステップ制御信号によって各々選択される複数個の抵抗値を有する。
【００２７】
この実施形態において、前記ステップ制御信号はプログラムサイクルのプログラムループの各々がパスされたか否かによって順次に活性化される。
【００２８】
この実施形態において、前記電圧分配器は前記プログラム電圧と接地電圧との間に直列連結された第１乃至第３可変抵抗回路を含み、前記第１および第２可変抵抗回路は前記モード選択信号によって制御され、前記第３可変抵抗回路は前記ステップ制御信号によって制御される。
【００２９】
この実施形態において、前記第１可変抵抗回路は第１抵抗値と前記第１抵抗値と異なる第２抵抗値とを有し、前記第１および第２抵抗値は前記モード選択信号によって選択され、前記第２可変抵抗回路は第３抵抗値と前記第３抵抗値と異なる第４抵抗値とを有し、前記第３および第４抵抗値は前記モード選択信号によって選択され、前記第３可変抵抗回路は互いに異なり、前記ステップ制御信号によって各々選択される複数個の抵抗値を有し、その結果として、前記プログラム電圧の開始電圧レベルは前記動作モードにかかわらず一定に維持される。
【００３０】
この実施形態において、前記ステップ制御信号はプログラムサイクルのプログラムループの各々がパスされたか否かによって順次に活性化される。
【発明の効果】
【００３１】
ワードライン電圧の増加分が大きくなるように電圧分配器の抵抗分配率を制御することによってメモリセルが所望するスレッショルド電圧までプログラムされるのにかかる時間が短縮される。したがって、テストプログラム動作にかかる時間が正常プログラム動作にかかる時間よりさらに短くなる。
【発明を実施するための最良の形態】
【００３２】
本発明の望ましい実施形態が参照図に基づいて以下詳細に説明される。
【００３３】
図２は本発明による不揮発性メモリ装置の概略的なブロック図である。図２を参照すれば、本発明による不揮発性メモリ装置１００はフラッシュメモリ装置である。しかし、本発明が他のメモリ装置ＭＲＯＭ、ＰＲＯＭ、ＦＲＡＭ、などにも適用されることができることはこの分野の通常の知識を習得した者などに自明である。
【００３４】
本発明による不揮発性メモリ装置１００は行（またはワードライン）と列（またはビットライン）のマトリックス形態に配列されたメモリセルを有するメモリセルアレイ１１０を含む。メモリセルの各々は１ビットデータを貯蔵する。または、メモリセルの各々はｎビットデータ（ｎ=２またはそれより大きい整数）を貯蔵する。行選択回路１２０は行アドレスに応答して行のうちの少なくとも一つを選択し、選択された行をワードライン電圧発生回路１９０からのワードライン電圧に駆動する。感知増幅およびラッチ回路１３０は制御ロジッグ１６０によって制御され、読み出し／検証動作の時にメモリセルアレイ１１０からデータを読み出す。読み出し動作の時、読み出されたデータはデータ入出力回路１４０を通じて外部に出力される一方、検証動作の時読み出されたデータはパス／フェイルチェック回路１５０に出力される。感知増幅およびラッチ回路１３０はプログラム動作の時にメモリセルアレイ１１０に書き込まれるデータをデータ入出力回路１４０を通じて入力され、入力されたデータに応じてビットラインをプログラム電圧（例えば、接地電圧）またはプログラム禁止電圧（例えば、電源電圧）に各々駆動する。
【００３５】
パス／フェイルチェック回路１５０はプログラム／消去検証動作の時に感知増幅およびラッチ回路１３０から出力されるデータ値が同一のデータ（例えば、パスデータ値）を有するか否かを判別し、判別の結果として、パス／フェイル信号ＰＦを制御ロジッグ１６０に出力する。制御ロジッグ１６０はプログラムサイクルを知らせる命令に応答してワードライン電圧発生回路１９０を活性化させ、プログラムサイクルの各プログラムループの間、感知増幅およびラッチ回路１３０を制御する。制御ロジッグ１６０はパス／フェイルチェック回路１５０からのパス／フェイル信号ＰＦに応答してカウントアップ信号ＣＮＴ＿ＵＰを活性化させる。例えば、パス／フェイル信号ＰＦが感知増幅およびラッチ回路１３０から出力されるデータ値のうちの少なくとも一つがパスデータ値を有しないことを示す時、制御ロジッグ１６０はカウントアップ信号ＣＮＴ＿ＵＰを活性化させる。すなわち、現在のプログラムループのプログラム動作が正しく実行されない場合、制御ロジッグ１６０はカウントアップ信号ＣＮＴ＿ＵＰを活性化させる。これに反して、現在のプログラムループのプログラム動作が正しく実行される場合、制御ロジッグ１６０はカウントアップ信号ＣＮＴ＿ＵＰを非活性化させてプログラムサイクルを終了する。
【００３６】
ループカウンタ１７０はカウントアップ信号ＣＮＴ＿ＵＰの活性化に応答してプログラムループ回数をカウントする。デコーダ１８０はループカウンタ１７０の出力をデコーディングしてステップ制御信号ＳＴＥＰｉ（ｉ＝０−ｎ）を発生する。例えば、ループカウンタ１７０の出力値が増加することによって、ステップ制御信号ＳＴＥＰｉが順次に活性化される。ワードライン電圧発生回路１９０は制御ロジッグ１６０からのイネーブル信号ＥＮによって活性化され、モード選択信号ＭＯＤＥ＿ＳＥＬおよびステップ制御信号ＳＴＥＰｉに応答してワードライン電圧を発生する。
【００３７】
ワードライン電圧発生回路１９０はステップ制御信号ＳＴＥＰｉが順次に活性化されることによってワードライン電圧を段階的に増加させる。ワードライン電圧の増加分はモード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すか否かによって可変する。例えば、モード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示す時、ワードライン電圧の増加分はモード選択信号ＭＯＤＥ＿ＳＥＬが正常プログラム動作を示す時のワードライン電圧の増加分より大きい。ワードライン電圧の増加分が大きければ大きいほど、スレッショルド電圧の変化分も大きくなる。すなわち、ワードライン電圧の増加分が大きくなることによって、メモリセルが所望するスレッショルド電圧までプログラムされるのにかかる時間が短縮される。結果的に、テストプログラム動作にかかる時間が正常プログラム動作にかかる時間よりさらに短くなる。
【００３８】
この実施形態において、制御ロジッグ１６０、ループカウンタ１７０、およびデコーダ１８０はプログラムサイクルの間のステップ制御信号を順次に活性化させるプログラム制御器を構成する。モード選択信号ＭＯＤＥ＿ＳＥＬは制御ロジッグ１６０、ボンディング回路、またはヒューズ回路によって生成されることができる。例えば、制御ロジッグ１６０はテスト命令に応答してモード選択信号ＭＯＤＥ＿ＳＥＬを活性化させるように構成されることができる。ボンディング回路の場合、活性化状態のモード選択信号ＭＯＤＥ＿ＳＥＬがテスタから提供されることができる。または、ヒューズ回路の場合、テストプログラム動作が完了した以後にモード選択信号ＭＯＤＥ＿ＳＥＬが非活性化されるようにヒューズ回路が構成されることができる。モード選択信号ＭＯＤＥ＿ＳＥＬは先の言及の回路のうちのいずれか一つが使用されてもテストプログラム動作でだけ活性化されるであろう。
【００３９】
図３は図２に示すワードライン電圧発生回路の概略的なブロック図である。図３を参照すれば、本発明によるワードライン電圧発生回路１９０は電荷ポンプ２１０、電圧分配器２２０、基準電圧発生器２３０、比較器２４０、オシレータ２５０、およびクロックドライバ２６０を含み、イネーブル信号ＥＮによって活性化される。
【００４０】
電荷ポンプ２１０はクロック信号ＣＬＫに応答してプログラム電圧としてワードライン電圧Ｖｐｇｍを発生する。電圧分配器２２０はモード選択信号ＭＯＤＥ＿ＳＥＬおよびステップ制御信号ＳＴＥＰｉに応答してワードライン電圧Ｖｐｇｍを分配して分配電圧Ｖｄｖｄを出力する。電圧分配器２２０の電圧分配率はモード選択信号ＭＯＤＥ＿ＳＥＬおよびステップ制御信号ＳＴＥＰｉによって決められる。例えば、ステップ制御信号ＳＴＥＰｉの順次的な活性化に従って電圧分配率は段階的に低くなり、その結果、ワードライン電圧Ｖｐｇｍは低くなった電圧分配率だけ増加する。これは以後詳細に説明される。また、電圧分配器２２０の電圧分配率の変化分はモード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すか否かによって可変する。例えば、テストプログラム動作の時の電圧分配率の変化分は正常プログラム動作のそれより大きい。これはテストプログラム動作の時のプログラム電圧の増加分が正常プログラム動作と比べるとき、大きくなることを意味する。
【００４１】
続いて、図３を参照すれば、比較器２４０は電圧分配器２２０からの分配電圧Ｖｄｖｄと基準電圧発生器２３０からの基準電圧Ｖｒｅｆとを比べ、比較の結果として、クロックイネーブル信号ＣＬＫ＿ＥＮを発生する。比較器２４０は、図４に示したように、差動増幅器２４１で構成される。例えば、電圧分配器２２０からの分配電圧Ｖｄｖｄが基準電圧発生器２３０からの基準電圧Ｖｒｅｆより低い時、比較器２４０はクロックイネーブル信号ＣＬＫ＿ＥＮを活性化させる。クロックドライバ２６０はクロックイネーブル信号ＣＬＫ＿ＥＮに応答してオシレータ２５０からの発振信号ＯＳＣをクロック信号ＣＬＫとして出力する。クロックドライバ２５０は、図５に示したように、ＮＡＮＤゲート２６１とインバータ２６２で構成される。例えば、クロックイネーブル信号ＣＬＫ＿ＥＮがハイに活性化されるとき、発振信号ＯＳＣはクロック信号ＣＬＫとして出力される。これは電荷ポンプ２６０が動作することを意味する。クロックイネーブル信号ＣＬＫ＿ＥＮがローに非活性化される時、発振信号ＯＳＣが遮断されてクロック信号ＣＬＫはトグルされない。これは電荷ポンプ２６０が動作しないことを意味する。
【００４２】
この実施形態において、比較器２４０、オシレータ２５０、およびクロックドライバ２６０は電圧分配器２２０の分配電圧に応じて電荷ポンプ２１０を制御する回路を構成する。
【００４３】
以上の説明から分かるように、ワードライン電圧Ｖｐｇｍが所望する電圧より低ければ、クロック信号ＣＬＫが生成されて電荷ポンプ２６０が動作する。ワードライン電圧Ｖｐｇｍが所望する電圧に到逹すれば、クロック信号ＣＬＫが生成されないので、電荷ポンプ２６０は動作しない。このような過程を通じて所望するワードライン電圧が生成される。
【００４４】
ワードライン電圧を生成することにおいて、ワードライン電圧の増加分は動作モードに応じてすなわち、モード選択信号ＭＯＤＥ＿ＳＥＬが活性化されたか否かによって可変する。前の説明によれば、テストプログラム動作の時のワードライン電圧の増加分が正常プログラム動作の時のそれより大きくなる。
【００４５】
図６は図３に示した電圧分配器の例示的な回路図である。図６を参照すれば、電圧分配器２２０は放電部２２０ａ、抵抗器Ｒ１０、第１および第２可変抵抗部２２０ｂ、２２０ｃを含む。放電部２２０ａはワードライン電圧Ｖｐｇｍが入力される入力端子ＮＤ１に連結され、イネーブル信号ＥＮに応答して入力端子ＮＤ１の高電圧（すなわち、ワードライン電圧）を電源電圧に放電させる。放電部２２０ａはインバータ２２１、２２２、ＰＭＯＳトランジスタ２２３、および空乏型ＮＭＯＳトランジスタ２２４、２２５を含み、図に示したように連結されている。空乏型ＮＭＯＳトランジスタ２２４、２２５は高電圧に耐えることができる周知の高電圧トランジスタである。
【００４６】
抵抗器Ｒ１０は入力端子ＮＤ１と分配電圧Ｖｄｖｄとを出力するための出力端子ＮＤ２の間に連結されている。第１可変抵抗部２２０ｂは第１抵抗値と第２抵抗値とを有し、第１可変抵抗部２２０ｂの第１および第２抵抗値のうちのいずれか一つはモード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すか否かによって選択される。第１可変抵抗部２２０ｂは二つの抵抗器Ｒ２０＿ＭＯＤＥ０、Ｒ２０＿ＭＯＤＥ１、ＮＭＯＳトランジスタ２２６、２２８、およびインバータ２２７を含み、図に示したように連結されている。このような構成によれば、モード選択信号ＭＯＤＥ＿ＳＥＬがローレベルであるとき、またはモード選択信号ＭＯＤＥ＿ＳＥＬが正常プログラム動作を示すとき、抵抗器Ｒ２０＿ＭＯＤＥ０が使用される。モード選択信号ＭＯＤＥ＿ＳＥＬがハイレベルであるとき、またはモード選択信号ＭＯＤＥ＿ＳＥＬがテストプログラム動作を示すとき、抵抗器Ｒ２０＿ＭＯＤＥ１が使用される。この実施形態において、抵抗器Ｒ２０＿ＭＯＤＥ１の抵抗値は抵抗器Ｒ２０＿ＭＯＤＥ０の抵抗値より小さい。抵抗器Ｒ２０＿ＭＯＤＥ０の抵抗値は第１抵抗値といい、抵抗器Ｒ２０＿ＭＯＤＥ１の抵抗値は第２抵抗値という。
【００４７】
続いて、図６を参照すれば、第２可変抵抗部２２０ｃは複数の抵抗値を有し、第２可変抵抗部２２０ｃの抵抗値はステップ制御信号ＳＴＥＰｉの順次的な活性化に従って順次に選択される。第２可変抵抗部２２０ｃは複数の抵抗器Ｒ３０−Ｒ３ｎと複数のＮＭＯＳトランジスタ２２９-２３４とを含み、図に示したように連結されている。抵抗器Ｒ３０−Ｒ３ｎはＮＭＯＳトランジスタ２２９-２３４に各々対応する。ＮＭＯＳトランジスタ２２９-２３４は対応するステップ制御信号ＳＴＥＰｉによって各々制御される。ステップ制御信号ＳＴＥＰ０−ＳＴＥＰｎはプログラムサイクルのプログラムループが繰り返されることによって順次に活性化される。すなわち、任意のプログラムループでただ一つのステップ制御信号だけが活性化される。
【００４８】
分配電圧Ｖｄｖｄは抵抗器Ｒ１０と第１および第２可変抵抗部２２０ｂ、２２０ｃの抵抗値によって決められ、次の式(1)で表現される。
【００４９】
【数１】
2005346898.tif 000003
【００５０】
式(1)で、Ｒ１は抵抗器Ｒ１０の抵抗値を示し、Ｒ２は第１および第２可変抵抗部２２０ｂ、２２０ｃの抵抗値の和を示す。式(1)によって決められた分配電圧Ｖｄｖｄは比較器を通じて基準電圧Ｖｒｅｆと比較される。比較の結果によってワードライン電圧Ｖｐｇｍが決められた増加分だけ増加する。ワードライン電圧Ｖｐｇｍは前の過程から得られる次の式(2)で表現される。
【００５１】
【数２】
2005346898.tif 000004
【００５２】
式(2)から分かるように、ワードライン電圧Ｖｐｇｍの増加分は抵抗値Ｒ２の変化率に反比例する。すなわち、抵抗値Ｒ２が小くなるほどワードライン電圧Ｖｐｇｍの増加分は大きくなる。上述のように、モード選択信号ＭＯＤＥ＿ＳＥＬがハイレベルであるときの抵抗値Ｒ２がモード選択信号ＭＯＤＥ＿ＳＥＬがローレベルであるときの抵抗値Ｒ２より小さい。したがって、抵抗値Ｒ２が小くなれば、各プログラムループでワードライン電圧Ｖｐｇｍの増加分は大きくなる。図７に示したように、第１可変抵抗部２２０ｂの抵抗器Ｒ２０＿ＭＯＤＥ１がテストプログラム動作の時選択されることによって、テストプログラム動作の時ワードライン電圧Ｖｐｇｍの増加分△ＶｐｇｍＴは正常プログラム動作の時ワードライン電圧Ｖｐｇｍの増加分△ＶｐｇｍＮより大きい。ワードライン電圧Ｖｐｇｍの増加分が大きくなることによってメモリセルは同一のプログラム条件でより速くプログラムされる。これはテストプログラム動作にかかる時間は正常プログラム動作にかかる時間と比べるとき、短縮されることを意味する。
【００５３】
本発明による不揮発性メモリ装置の動作が参照図に基づいて以下詳細に説明される。周知のように、ＮＡＮＤ型フラッシュメモリ装置のような不揮発性メモリ装置の場合、プログラムサイクルは複数のプログラムループからなる。各プログラムループはプログラム区間とプログラム検証区間からなる。テストプログラム動作が実行される以前に、プログラムされるデータが感知増幅およびラッチ回路１３０にロードされる。以後、プログラム命令が不揮発性メモリ装置に提供されることによって、テストプログラム動作が実行される。テストプログラム動作の時モード選択信号ＭＯＤＥ＿ＳＥＬはハイレベルとして設定される。
【００５４】
制御ロジッグ１６０はプログラム命令の入力に応答してイネーブル信号ＥＮを活性化させ、ワードライン電圧発生回路１９０はイネーブル信号ＥＮの活性化に応じてワードライン電圧Ｖｐｇｍを発生し始める。ここで、一番目のプログラムループの間ステップ制御信号ＳＴＥＰ０がループカウンタ１７０およびデコーダ１８０を通じて活性化される。ステップ制御信号ＳＴＥＰ０が活性化され、モード選択信号ＭＯＤＥ＿ＳＥＬがハイとして設定されることによって、ワードライン電圧Ｖｐｇｍは式(2)によって決められるであろう。式(2)で、抵抗値Ｒ２は第１可変抵抗部 ２２０ｂの抵抗器 Ｒ２０＿ＭＯＤＥ１と第２抵抗部２２０ｃの抵抗器Ｒ３１の抵抗値からなる。ワードライン電圧Ｖｐｇｍが一番目のプログラムループの所望する電圧レベルに到逹すれば、周知の方法によってメモリセルがプログラムされるであろう。
【００５５】
一番目のプログラムループのプログラム動作が終われば、プログラム検証動作が実行される。プログラム検証動作の時感知増幅およびラッチ回路１３０はメモリセルアレイ１１０からデータを読み出し、読み出されたデータをパス／フェイルチェック回路１５０に出力する。パス／フェイルチェック回路１５０は感知増幅およびラッチ回路１３０からのデータ値が同一のデータすなわち、パスデータ値を有するか否かを判別する。もしデータ値のうちの一つでもパスデータ値を有せず、制御ロジッグ１６０はカウントアップ信号ＣＮＴ＿ＵＰを活性化させる。ループカウンタ１７０はカウントアップ信号ＣＮＴ＿ＵＰの活性化に応答してカウントアップ動作を実行する。カウントアップされた値は次のプログラムループを示す。カウントされた値はデコーダ１８０によってデコーディングされ、その結果、ステップ制御信号ＳＴＥＰ１が活性化される。第２可変抵抗部２２０ｃの抵抗値が増加することによってワードライン電圧Ｖｐｇｍが決められた増加分だけ増加する。上述のテストプログラム動作は感知増幅およびラッチ回路１３０からのデータ値が全部パスデータ値を有するまで繰り返されるであろう。
【００５６】
要約すれば、テストプログラム動作の時に電圧分配器２２０の抵抗値Ｒ２を制御することによって、ワードライン電圧Ｖｐｇｍの増加分が大きくなる。テストプログラム動作の時ワードライン電圧Ｖｐｇｍの増加分が大きくなることによって、テストプログラム動作を実行するのにかかる時間が短縮されることができる。
【００５７】
図８は本発明の他の実施形態による電圧分配器の例示的な回路図である。図８に示した電圧分配器２２０'は抵抗器Ｒ１０が可変抵抗回路に取り替えられたという点を除けば、図６に示したことと同一である。図６に示した電圧分配器２２０の場合、ワードライン電圧Ｖｐｇｍの増加分を可変させるために第１可変抵抗部２２０bの抵抗値が可変する。このような場合、ワードライン電圧Ｖｐｇｍの増加分だけではなく、ワードライン電圧Ｖｐｇｍの初期電圧レベルも可変する。したがって、第３可変抵抗部２２０ｄはワードライン電圧Ｖｐｇｍの初期電圧レベルが可変することを防止するために使用され、第１可変抵抗部２２０ｂと同一に構成される。第３可変抵抗部２２０ｄはワードライン電圧Ｖｐｇｍの初期電圧レベルが変化されないように補正機能を実行する。例えば、抵抗器Ｒ１０＿ＭＯＤＥ１の抵抗値が抵抗器Ｒ１０＿ＭＯＤＥ０の抵抗値より小さい。このような点を除けば、図８に示した電圧分配器２２０'は図６に示したこと２２０と同一であるので、それに対する説明は省略する。
【００５８】
本発明による回路の構成および動作を上述の説明および図によって図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。
【図面の簡単な説明】
【００５９】
【図１】一般的なプログラム方法によるワードライン電圧変化を示す図である。
【図２】本発明による不揮発性メモリ装置の概略的なブロック図である。
【図３】図２に示したワードライン電圧発生回路の概略的なブロック図である。
【図４】図３に示した比較器の例示的な回路図である。
【図５】図３に示したクロックドライバの例示的な回路図である。
【図６】図３に示した電圧分配器の例示的な回路図である。
【図７】本発明のプログラム方法によるワードライン電圧変化を示す図である。
【図８】他の実施形態による図３に示した電圧分配器の例示的な回路図である。
【符号の説明】
【００６０】
１１０    メモリセルアレイ
１２０    行選択回路
１３０    感知増幅およびラッチ回路
１４０    データ入出力回路
１５０    パス／フェイルチェック回路
１６０    制御ロジッグ
１７０    ループカウンタ
１８０    デコーダ
１９０    ワードライン電圧発生回路
２１０    電荷ポンプ
２２０    電圧分配器
２３０    基準電圧発生器
２４０    比較器
２５０    オシレータ
２６０    クロックドライバ
【図１】
2005346898.tif 000005
【図２】
2005346898.tif 000006
【図３】
2005346898.tif 000007
【図４】
2005346898.tif 000008
【図５】
2005346898.tif 000009
【図６】
2005346898.tif 000010
【図７】
2005346898.tif 000011
【図８】
2005346898.tif 000012