(57)【要約】      （修正有）【課題】半導体ウエハの接着に際して接着材が接着面よりはみ出ることなく、接着面から支持体に接着して裏面研削した後でも、各工程処理に支障をきたさない半導体ウェハを提供する。【解決手段】半導体素子を形成する主面２に外周縁に沿って段差３が設ける。また前記段差と同じ深さの孔１２が前記主面２に形成する。【選択図】図３
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【特許請求の範囲】
【請求項１】
半導体素子を形成する主面に外周縁に沿って段差が設けられた半導体ウェハ。
【請求項２】
請求項１に記載の半導体ウェハにおいて、
前記段差と同じ深さの孔が、前記主面に形成されていることを特徴とする半導体ウェハ。
【請求項３】
半導体製造の処理工程で、被処理対象となる半導体ウェハを支持する半導体ウェハ製造のための支持体であって、
外周縁に沿って段差が設けられた支持体。
【請求項４】
請求項３に記載の支持体において、
前記段差が、外縁側に向けて厚みが小さくなる形状であることを特徴とする支持体。
【請求項５】
半導体素子を形成する主面の外周縁に沿って段差を形成し、
前記主面と、半導体製造の処理工程で被処理対象となる半導体ウェハを支持する半導体ウェハ製造のための支持体とを接着し、
裏面を研削する工程を含む処理により得られる半導体ウェハ。
【請求項６】
半導体素子を形成する主面と、半導体製造の処理工程で被処理対象となる半導体ウェハを支持し、外縁周に沿って段差が設けられた半導体ウェハ製造のための支持体とを接着し、
裏面を研削する工程を含む処理により得られる半導体ウェハ。
【請求項７】
請求項５または６に記載の半導体ウェハにおいて、
前記支持体と、前記半導体ウェハとが略同一形状であり、かつ、略同一の大きさであることを特徴とする半導体ウェハ。
【請求項８】
請求項５または６に記載の半導体ウェハにおいて、
前記接着に際して、前記支持体の表面に剥離層を形成しておき、前記主面と当該剥離層とを接着することを特徴とする半導体ウェハ。
【請求項９】
半導体ウェハの半導体素子を形成する主面の外周縁に段差を形成する段差形成工程と、
前記半導体ウェハの主面と、半導体製造の処理工程で被処理対象となる半導体ウェハを支持する半導体ウェハ製造のための支持体とを接着する接着工程と、
前記半導体ウェハの裏面を研削する研削工程と、を含む半導体ウェハ製造方法。
【請求項１０】
半導体素子を形成する主面と、半導体製造の処理工程で被処理対象となる半導体ウェハを支持し、外縁周に沿って段差が設けられた半導体ウェハ製造のための支持体とを接着する接着工程と、
前記半導体ウェハの裏面を研削する研削工程とを含む半導体ウェハ製造方法。
【請求項１１】
請求項９または１０に記載の半導体ウェハ製造方法において、
前記段差形成工程では、当該段差を形成する工程と同一の工程で当該段差と同じ深さの孔が当該主面に形成されることを特徴とする半導体ウェハ製造方法。
【請求項１２】
請求項９または１０に記載の半導体ウェハ製造方法において、
前記支持体と、前記半導体ウェハとが略同一形状であり、かつ、略同一の大きさであることを特徴とする半導体ウェハ製造方法。
【請求項１３】
複数の半導体チップを積層する際に半導体チップ間に空間を設けるために挿入されるスペーサを製造する方法であって、
請求項９〜１２のいずれかに記載の方法により半導体ウェハを製造する工程と、
前記半導体ウェハを分割してスペーサを得る工程と、を含むスペーサ製造方法。
【請求項１４】
請求項９〜１２のいずれかに記載の方法により半導体ウェハを製造する工程と、
前記半導体ウェハをチップ単位で分割して半導体素子を得る工程と、を含む半導体素子製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体ウェハに関する。また、本発明は、支持体に関し、特に半導体製造に際して、被処理対象物となる半導体ウェハを支持する支持体に関する。また、本発明は、半導体ウェハの製造方法に関する。さらに、本発明は、前記半導体ウェハの用途に関する。
【背景技術】
【０００２】
半導体ウェハの裏面研削を行うに際して、当該半導体ウェハの研削時の割れなどを防ぐために、支持体の表面に半導体ウェハの主面を合わせて固定させてから裏面研削を行うようにしている。安定した研削操作を行うために、支持体は通常半導体ウェハよりも大きなものが用いられることが多い。
【０００３】
しかしながら、支持体と半導体ウェハとを合わせるのに用いられる接着材が、両者の界面からはみ出ることがあり、このはみ出た接着材が研削装置を汚染したり、研削後に支持体と半導体ウェハとを剥離する妨げとなるなど不具合をもたらすおそれがある。
【０００４】
一方で、研削処理を施した後に、支持体と半導体ウェハとを貼り合わせたまま後段の処理装置に適用すれば、各処理工程での作業工程の削減を図ることができるなど都合よいことが多い。
【０００５】
さらに、後段の工程で用いられる処理装置に適用するために、支持体の形状および大きさを半導体ウェハのそれらと略同一にするようにすると、前述したような両者の界面からはみ出した接着材は半導体ウェハおよび支持体の側面一面に回り、後段の処理工程に与える影響がより顕著に現れるおそれがある。
【０００６】
特許文献１には、目的は違うが、略同一の大きさで、同一形状の二枚の半導体ウェハ同士を接着材で貼り合わせる技術が開示されている。これによれば、一方の半導体ウェハの外周端部に接着面より段差を設けて空間を設けて、この空間に樹脂やワックスなどの充填物を埋め込んでラッピングの際の接着面を示す目安として用いられている。
【特許文献１】特開昭６１−１４４８３９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ところで、特許文献１に記載の技術では、両ウェハの接着に際して接着材が接着面からはみ出ることについては問題としておらず、このはみ出た接着材を前記一方のウェハに設けた空間で収容するという思想は開示も示唆もされていない。さらに、この技術では複数の半導体ウェハを貼り合わせて形成される接合体ウェハに関する技術が開示されているため、一度接着した半導体ウェハを剥離させるという思想は開示されていない。
【０００８】
したがって、特許文献１に記載の技術を適用しても、半導体ウェハを支持体に接着して固定したまま研磨装置および後段の処理装置にて処理後に、半導体ウェハを支持体から剥離する際に支障をきたすおそれがあり、十分とはいえない。
【０００９】
そこで、本発明は上述した実情に鑑みてなされたものであり、支持体に接着して裏面研削した後でも各工程処理に支障をきたさない半導体ウェハ、この半導体ウェハを支持する支持体および半導体基板を支持体上で固定した半導体ウェハ、ならびにこの半導体ウェハを製造する方法、およびこの製造方法を適用したスペーサ製造方法および半導体素子製造方法を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明に係る半導体ウェハは、上述した課題を解決するために、半導体素子を形成する主面に外周縁に沿って段差が設けられている。
【００１１】
前記半導体ウェハにおいて、前記段差と同じ深さの孔が、前記主面に形成されていることが好ましい。
【００１２】
また、本発明に係る支持体は、半導体製造の処理工程で、被処理対象となる半導体ウェハを支持する半導体ウェハ製造のための支持体であって、外周縁に沿って段差が設けられている。
【００１３】
また、前記支持体において、前記段差が、外方側に向けて厚みが小さくなる形状であることが好ましい。
【００１４】
また、本発明に係る半導体ウェハは、半導体素子を形成する主面の外周縁に沿って段差を形成し、前記主面と、半導体製造の処理工程で被処理対象となる半導体ウェハを支持する半導体ウェハ製造のための支持体とを接着し、裏面を研削する工程を含む処理により得られるものである。
【００１５】
また、本発明に係る半導体ウェハは、半導体素子を形成する主面と、半導体製造の処理工程で被処理対象となる半導体ウェハを支持し、外縁周に沿って段差が設けられた半導体ウェハ製造のための支持体とを接着し、裏面を研削する工程を含む処理により得られるものである。
【００１６】
また、前記半導体ウェハにおいて、前記支持体と、前記半導体ウェハとが略同一形状であり、かつ、略同一の大きさであることが好ましい。
【００１７】
また、前記半導体ウェハにおいて、前記接着に際して、前記支持体の表面に剥離層を形成しておき、前記主面と当該剥離層とを接着することが好ましい。
【００１８】
本発明に係る半導体ウェハ製造方法は、半導体ウェハの半導体素子を形成する主面の外周縁に段差を形成する段差形成工程と、前記半導体ウェハの主面と、半導体製造の処理工程で被処理対象となる半導体ウェハを支持する半導体ウェハ製造のための支持体とを接着する接着工程と、前記半導体ウェハの裏面を研削する研削工程と、を含む。
【００１９】
本発明に係る半導体ウェハ製造方法は、半導体素子を形成する主面と、半導体製造の処理工程で被処理対象となる半導体ウェハを支持し、外縁周に沿って段差が設けられた半導体ウェハ製造のための支持体とを接着する接着工程と、前記半導体ウェハの裏面を研削する研削工程とを含む。
【００２０】
前記半導体ウェハ製造方法において、前記段差形成工程では、当該段差を形成する工程と同一の工程で当該段差と同じ深さの孔が当該主面に形成されることが好ましい。
【００２１】
前記半導体ウェハ製造方法において、前記支持体と、前記半導体ウェハとが略同一形状であり、かつ、略同一の大きさであることが好ましい。
【００２２】
また、本発明に係るスペーサ製造方法は、前記のいずれかに記載の方法により半導体ウェハを製造する工程と、前記半導体ウェハを分割してスペーサを得る工程と、を含む。
【００２３】
また、本発明に係る半導体素子製造方法は、前記のいずれかに記載の方法により半導体ウェハを製造する工程と、前記半導体ウェハをチップ単位で分割して半導体素子を得る工程と、を含む。
【００２４】
本発明によれば、半導体ウェハと支持体とを貼り合わせる接着面からはみ出る接着材を、半導体ウェハまたは支持体の外縁部に設けた段差に収めることにより、半導体ウェハの側面に接着材がはみ出ることがなくなり、研削装置を汚染する虞もなく、研削後の半導体ウェハと支持体との剥離にも影響が出なくなる。
【００２５】
また、半導体ウェハと支持体とを略同一形状で、同程度の大きさにすることができるため、研削後に両者の剥離処理を行わなくても、後工程の処理装置にもそのまま適用でき、生産効率も向上する。
【発明の効果】
【００２６】
本発明によれば、半導体基板を支持体に接着して裏面研削した後でも各工程処理に支障をきたさないようにすることが可能になる。
【発明を実施するための最良の形態】
【００２７】
以下、本発明に係る半導体ウェハ、支持体および半導体ウェハ製造方法ならびにスペーサ製造方法および半導体素子製造方法の実施形態について、図面を参照しながら詳細に説明する。
【００２８】
図１は、前記半導体基板の第一の実施形態の上面図である。
第一の実施形態は、図１に示したように、半導体ウェハ１には半導体素子が形成される主面２が形成されており、主面２の外周縁には段差３が形成されている。
【００２９】
この半導体ウェハ１としては、通常シリコンウェハが用いられる。また、各工程の処理装置に適用させるために、通常は２００ｍｍの直径を有する。また、厚さは７２５μｍである。
【００３０】
図２は、前記半導体ウェハの第一の実施形態の部分断面図である。
図２に示したように、段差３は半導体ウェハ１の主面２の外縁から距離Ｌの幅で、半導体ウェハ１の主面２および裏面４間の厚み方向の深さＤにて形成されている。ここで、距離Ｌは０．７〜５ｍｍであり、深さＤは３０〜２００μｍである。
【００３１】
この段差３の形成方法であるが、半導体基板１の外方端部の一部を除去できれば、どのような方法であってもよく、例えば研削処理や、エッチング処理を含む処理などが挙げられる。
【００３２】
図３は、前記半導体ウェハの第二の実施形態の部分断面図である。ここで、第二の実施形態では、後述する半導体装置（図９参照）の貫通電極が形成されたスペーサを作成するための半導体ウェハ１１を例に挙げて説明する。
【００３３】
図３に示したように、半導体ウェハ１１の主面２の外周縁には、第一の実施形態と同様の段差３が形成されている。また、主面２には、段差３の深さＤと同じ深さを有する孔１２が形成されている。
【００３４】
図４は、本発明に係る半導体ウェハ製造方法における段差形成工程を説明する図である。
図４（ａ）に示したように、半導体ウェハ２１の一方の面を主面２、他方の面を裏面４とし、図４（ｂ）に示したように、主面２に酸化膜１３を成膜し、さらにレジストを塗布して、図３に示した孔１２および段差３を形成する以外の場所でレジストが残るように光照射、現像処理を行って、孔１２に相当する部分および段差３に相当する部分でレジストが除去され、それぞれ孔部１４および切欠部１６が形成され、他の部分はレジスト層１５として形成される。
【００３５】
続いて、図４（ｃ）に示したように、レジスト層１５をマスクとして酸化膜層１３をエッチング処理し孔部１４‘を形成する。その後、レジスト層１５を除去した後に、酸化膜１３をエッチングマスクとしエッチング処理を行って、図４（ｄ）に示したように、深さＤである孔１２、および深さＤ、外縁から距離Ｌの幅である段差３が形成され、半導体ウェハ２２が得られる。
【００３６】
ここで、段差についてであるが、半導体ウェハおよび支持体の接着面からはみ出た接着材を収容する空間を提供できる形状であればよく、例えば図２および図３に示したような階段状のもののほかに、図５に示したように主面２から側面６にかけて丸みを持たせた形状の段差３ａとしてもよいし、図６に示したように主面２から側面６にかけて傾斜をつけた形状の段差３ｂとしてもよい。また、図示しないが、この段差は主面から裏面の外縁にかけて丸みや傾斜をつけた形状であっても差し支えない。
【００３７】
図７は、前記半導体ウェハ製造方法における接着工程を説明する図である。
図７（ａ）に示したように、図４（ｄ）で得られた半導体ウェハ２２の孔１２に貫通電極５が形成される。この電極形成の具体例としては、ＳｉＯ2の上にＳｉＮ層を形成し、さらにＴｉＮ層を形成して、孔部に銅をめっきして作成される。
【００３８】
続いて、図７（ｂ）に示したように、半導体ウェハ１１の主面の貫通電極５以外の領域にＳｉＯ2を保護膜２６として成膜した後、貫通電極５の表面に電解金（Ａｕ）バンプ２４が作成される。
【００３９】
図７（ｃ）に示したように、一の面に剥離層２８が形成された支持体３１の剥離層２８側に図７（ｂ）で得られた半導体ウェハ１１の電解金バンプ２４が形成された側が、接着材３２を用いて接着される。このとき、両者の接着面からはみ出た接着材３２は段差３と支持体３１との間に生じる空間に収まるため、半導体ウェハの側面にはみ出すことがなくなる。
【００４０】
ここで、接着材としては、紫外線照射により硬化する材料のもの、加熱処理により硬化する材料のものなど用いることができる。
【００４１】
また、支持体３１としては、ガラス、石英などの透明のものを用いることができる。大きさとしては、半導体基板１１と同程度の大きさであり、半導体基板１１と略同一形状のものが好ましい。剥離層２８としては、接着剤とは異なる吸収波長を有し、この吸収波長の光が照射されることにより発泡する材料を用いることができる。
【００４２】
このように透明な支持体とレーザー光照射による加熱で発泡する材料の剥離層とを組合せて用いることで、支持体の裏面から所定波長の光を照射して剥離層を発泡させることで、支持体から半導体ウェハを剥離させることができるため、剥離処理を容易に行うことができるようになる。
【００４３】
図８は、前記半導体ウェハ製造方法における研削工程およびその後の処理工程を説明する図である。
図８（ａ）に示したように、図７（ｃ）で得られた支持体３１に接着された半導体ウェハ１１の裏面４が、段差３が消滅するところまで研削され、研削処理済ウェハ４１が形成される。このとき段差３と貫通電極５形成のための孔１２とが同じ深さであるため、貫通電極５が研削された表面に出現するようになる。
【００４４】
なお、この研削処理は、段差３および半導体ウェハの厚さから見積もられた被研削量、および使用する研削装置の単位時間当たりの研削量から、研削時間をもって管理することができる。
【００４５】
続いて、図８（ｂ）に示したように、図８（ａ）に示した研削処理済ウェハ４１の研削面４４に前記保護膜２６と同様に貫通電極５以外の領域にＳｉＮが保護膜４３として成膜され、貫通電極５にはニッケルがめっきされてニッケル層４５が形成された後に、さらにニッケル層４５の表面に無電解金バンプ４７が形成される。
【００４６】
なお、前述したように、支持体３１の裏面３４から剥離層２８が発泡する所定波長の光を照射することにより当該剥離層２８が発泡して、研削処理済ウェハ４１が剥離され、このウェハ４１を所定の大きさ、例えばチップ単位で分割して貫通電極５を有するスペーサが得られる。
【００４７】
また、主面に半導体素子が形成された半導体ウェハ１１と、支持体３１とを接着させて、裏面研削処理を行って研削処理済ウェハを得て、支持体からこの研削処理済ウェハを剥離した後に、この研削処理済ウェハをチップ単位で分割することにより半導体素子が得られる。
【００４８】
前述の分割処理には、例えばダイシング処理、エッチング処理などの処理が挙げられる。
【００４９】
図９は、支持体５１を、外縁側に向けて厚みが小さくなる段差を設けた実施形態を示した図であり、図１０は半導体ウェハ５５がこの支持体５１に接着された状態を示す図である。
【００５０】
図１０に示したように、半導体ウェハ５５に前述したような段差を設けなくても、半導体ウェハ５５と支持体５１との間の接着面からはみ出た接着材５３は、支持体５１の外縁部の傾斜と半導体ウェハ５５との間に生じる空間に収まるため、半導体ウェハ５５の側面に接着材がはみ出すことがなくなる。
【００５１】
なお、支持体の外縁部は、図９に示したような外縁部に向けて傾斜を設けて段差とすることに限定されることはなく、支持体と半導体ウェハとの接着面からはみ出た接着材を収容することができ、かつ、支持体の半導体ウェハを接着させる面全体に剥離層２８を容易に形成することができれば、どのような形状であっても差し支えない。
【００５２】
図１１は、本実施形態で得られたスペーサ１１の半導体装置における適用例を示す図である。
図１１に示したように半導体装置６０には、基板６１から順にＭＰＵ／ＡＳＩＣチップ７１、大容量システムメモリチップ７２、１２８ＭＮＯＲフラッシュメモリチップ７３の順に積層されており、基板６１とチップ７１との間にはボンディングワイヤ６７が接続され、基板６１とチップ７３との間にはボンディングワイヤ６５が接続されている。
【００５３】
通常、支持体より一層目の半導体チップより二層目の半導体チップがボンディングワイヤ接続上の問題から小さく構成する必要があり、これは積層する半導体チップの容量、性能などに一定の制限を要求する原因になっていた。
【００５４】
図１１に示したように、一層目のチップ７１よりも二層目のチップ７２が大きい場合であっても、両者の間を前記スペーサ１１を介して、電極は貫通電極５を介して接続することで、一層目のチップ７１と二層目のチップ７２との間には空間が生じるため、ボンディングワイヤの接続が可能となる。
【００５５】
本実施形態によれば、例えば図７（ｃ）（または図１０）に示したように、半導体ウェハ１１（または５５）と支持体３１（または５１）とを貼り合わせる接着面からはみ出る接着材を、当該半導体ウェハまたは支持体の外縁部に設けられた段差によりできる空間に収めることにより、半導体ウェハ１１（または５５）の側面に接着材がはみ出ることがなくなり、研削装置を汚染する虞もなく、研削後の半導体ウェハと支持体との剥離にも影響が出なくなる。
【００５６】
また、半導体ウェハ１１（または５５）と支持体３１（または５１）とを略同一形状で、同程度の大きさにすることができるため、研削後に両者の剥離処理を行わなくても、後工程の処理装置にもそのまま適用でき、生産効率も向上する。
【００５７】
以上、本発明の実施形態のついて説明したが、これに限定されることはなく、本発明の目的を逸しない範囲で適宜変更が可能である。
【００５８】
例えば、半導体ウェハから得られるスペーサを例に挙げたが、これに限定されることはなく、裏面研削を行うことが必要とされる半導体素子が得られるものであれば、どのような半導体ウェハであって差し支えない。
【図面の簡単な説明】
【００５９】
【図１】半導体ウェハの第一の実施形態を示す上面図である。
【図２】前記第一の実施形態の特徴部分を示す部分断面図である。
【図３】半導体ウェハの第二の実施形態の特徴部分を示す部分断面図である。
【図４】半導体ウェハ製造方法の一工程を説明する図である。
【図５】半導体ウェハに設けられる段差の他の一例を示す図である。
【図６】半導体ウェハに設けられる段差のさらに他の一例を示す図である。
【図７】前記半導体ウェハ製造方法の別の一工程を説明する図である。
【図８】前記半導体ウェハ製造方法のさらに別の一工程を説明する図である。
【図９】半導体ウェハを支持する支持体の他の一例を示す部分断面図である。
【図１０】図９に示した支持体を用いて半導体ウェハを接着させた状態を示す図である。
【図１１】前記半導体ウェハを適用した一例を示す図である。
【符号の説明】
【００６０】
１，１１，２２  半導体ウェハ
３  段差
５  貫通電極
１２  孔
２１  半導体ウェハ
２８  剥離層
３１  支持体
５１  支持体
５５  半導体ウェハ
【図１】
2005277103.tif 000003
【図２】
2005277103.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005277103.tif 000008
【図７】
2005277103.tif 000009
【図８】
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【図９】
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【図１０】
2005277103.tif 000012
【図１１】
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