(57)【要約】    【課題】  ２回のフォトリソグラフィにより形成することができ、側面に導電性堆積物が付着しないＭｉＭ型容量素子を備えた半導体装置及びその製造方法を提供する。    【解決手段】  シリコン基板１上に絶縁膜２、下部導電体層、容量絶縁体層及び上部導電体層をこの順に形成する。次に、レジストパターンを形成し、上部導電体層をエッチングして上部電極５を形成し、引き続き同じ条件で容量絶縁体層を途中までエッチングする。次に、他のレジストパターンを形成し、容量絶縁体層の残部をエッチングして絶縁膜４を形成し、引き続き同じ条件で下部導電体層をエッチングして下部電極３及び下層配線１３を形成する。これにより、上部電極５、絶縁膜４の部分４ａ、下部電極３からなるＭｉＭ型容量素子Ｃを形成する。【選択図】  図１
2005191182.tif 000002
【特許請求の範囲】
【請求項１】
下部電極と、この下部電極上の全面に設けられた容量絶縁膜と、この容量絶縁膜上の一部に設けられ前記下部電極及び容量絶縁膜と共に容量素子を形成する上部電極と、を有し、前記容量絶縁膜における前記上部電極の直下域に相当する部分の膜厚は、前記直下域に相当する部分を除く部分の膜厚よりも厚いことを特徴とする半導体装置。
【請求項２】
前記下部電極と同層に設けられた下層配線を有し、前記容量絶縁膜は前記下層配線上の全面にも設けられており、前記容量絶縁膜における前記下層配線の直上域に相当する部分の膜厚は、前記容量絶縁膜における前記上部電極の直下域に相当する部分の膜厚よりも薄いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記下部電極が絶縁膜上に設けられており、この絶縁膜が半導体基板上に設けられていることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
支持基板上に第１の導電体層を形成する工程と、この第１の導電体層上に容量絶縁体層を形成する工程と、この容量絶縁体層上に第２の導電体層を形成する工程と、この第２の導電体層上に第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして前記第２の導電体層をエッチングして選択的に除去し前記第２の導電体層からなる上部電極を形成し、前記容量絶縁体層をエッチングして前記容量絶縁体層における膜厚方向の一部を選択的に除去する第１エッチング工程と、前記上部電極を覆うように第２のレジストパターンを形成する工程と、この第２のレジストパターンをマスクとして前記容量絶縁体層の残部をエッチングして選択的に除去し前記容量絶縁体層からなる容量絶縁膜を形成し、前記第１の導電体層をエッチングして選択的に除去し前記第１の導電体層からなる下部電極を形成する第２エッチング工程と、を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記第１エッチング工程において、前記第２の導電体層をエッチングするエッチング条件と同じ条件で前記容量絶縁体層をエッチングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第２エッチング工程において、前記容量絶縁体層をエッチングするエッチング条件と同じ条件で前記第１の導電体層をエッチングすることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記支持基板が半導体基板上に絶縁膜を成膜して形成されたものであることを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＭｉＭ（Metal Insulator Metal：金属−絶縁物−金属）型容量素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、半導体装置中に形成される容量素子として、金属又は合金（以下、総称して金属ともいう）からなる下部電極と金属からなる上部電極との間に絶縁膜を設けたＭｉＭ型容量素子が使用されている（例えば、特許文献１参照。）。
【０００３】
以下、特許文献１に開示されているＭｉＭ型容量素子の製造方法を説明する。先ず、半導体基板上に絶縁膜を形成し、この絶縁膜上に下部電極膜、誘電体膜、上部電極膜をこの順に形成する。その後、第１のレジストパターンを形成し、これをマスクとして上部電極膜をエッチングして上部電極パターンを形成する。次に、第１のレジストパターンを除去し、上部電極パターンを覆うように第２のレジストパターンを形成し、これをマスクとして誘電体膜をエッチングして誘電体パターンを形成する。次に、第２のレジストパターンを除去し、上部電極パターン及び誘電体パターンを覆うように第３のレジストパターンを形成し、これをマスクとして下部電極膜をエッチングして下部電極パターンを形成する。これにより、ＭｉＭ型容量素子を形成する。
【０００４】
しかしながら、この従来の技術では、ＭｉＭ型容量素子を形成するためにフォトリソグラフィを３回実施する必要がある。このため、マスクが３枚必要であると共に、工程数が多く、製造コストが高いという問題点がある。
【０００５】
このため、２回のフォトリソグラフィによりＭｉＭ型容量素子を製造する方法が提案されている。以下、この従来のＭｉＭ型容量素子を備えた半導体装置の製造方法について説明する。図７乃至図１０は従来の半導体装置の製造方法をその工程順に示す断面図である。図７乃至図１０に示すように、この半導体装置にはＭｉＭ型容量素子が形成されるＭｉＭ領域１１及び配線が形成される配線領域１２が設定されている。
【０００６】
先ず、図７に示すように、シリコン基板１上に絶縁膜２を形成する。そして、絶縁膜２上にＡｌ膜を成膜し、下部導電体層３ａを形成する。次に、下部導電体層３ａ上にプラズマＣＶＤ法（Plasma-enhanced Chemical Vapor Deposition法：プラズマ化学気相成長法）によりＳｉＯ膜又はＳｉＯＮ膜を成膜し、容量絶縁体層４ｄを形成する。次に、容量絶縁体層４ｄ上にＴｉＮを成膜し、上部導電体層５ａを形成する。次に、この上部導電体層５ａ上にフォトレジスト膜を形成する。そして、このフォトレジスト膜をパターニングしてＭｉＭ領域１１にレジストパターン６を形成する。その後、このレジストパターン６をマスクとして、上部導電体層５ａ及び容量絶縁体層４ｄをエッチングして選択的に除去し、ＴｉＮからなる上部電極５及びＳｉＯ又はＳｉＯＮからなる容量絶縁膜１４を形成する。その後、レジストパターン６を除去する。
【０００７】
次に、図８に示すように、容量絶縁膜１４及び上部電極５を覆うように、下部導電体層３ａ（図７参照）上にフォトレジスト膜を形成する。そして、このフォトレジスト膜をパターニングしてＭｉＭ領域１１及び配線領域１２の双方にレジストパターン７を形成する。その後、このレジストパターン７をマスクとして下部導電体層３ａをエッチングして選択的に除去し、ＭｉＭ領域１１にＡｌからなる下部電極３を形成すると共に、配線領域１２にＡｌからなる下層配線１３を形成する。その後、レジストパターン７を除去する。
【０００８】
次に、図９に示すように、絶縁膜２上に、下部電極３及び下層配線１３、容量絶縁膜１４、並びに上部配線５を覆うように、絶縁膜８を形成し、その表面を平坦化する。そして、上部電極５、下部電極３及び下層配線１３に夫々接続するように、絶縁膜８に複数のビア９を形成する。
【０００９】
次に、図１０に示すように、絶縁膜８上におけるビア９の直上域を含む領域に上層配線１０を形成する。この結果、上層配線１０はビア９を介して、上部電極５、下部電極３及び下層配線１３に接続される。これにより、上部電極５、容量絶縁膜１４及び下部電極３からなるＭｉＭ型容量素子を備えた半導体装置が製造される。
【００１０】
この半導体装置においては、上部配線１０及びビア９を介して、上部電極５と下部電極３との間に電圧を印加することにより、ＭｉＭ型容量素子が容量として機能する。そして、この従来の方法によれば、２回のフォトリソグラフィにより３層構造を持つＭｉＭ型容量素子を形成することができる。
【００１１】
【特許文献１】特開２００３ー３１６６５号公報（図１乃至図３）
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、上述の従来の技術には以下に示すような問題点がある。上述の半導体装置の製造方法では、図７に示す工程において、レジストパターン６をマスクとして、上部導電体層５ａ及び容量絶縁体層４ｄをエッチングしている。このとき、レジストパターン６に覆われていない領域では、上部導電体層５ａ及び容量絶縁体層４ｄが完全に除去されるため、下部導電体層３ａが露出してエッチングガスに曝される。これにより、下部導電体層３ａを形成する材料（Ａｌ）の一部が雰囲気中に離脱し、上部電極５及び容量絶縁膜１４の側面に導電性堆積物（デポ）となって付着する。この結果、形成されたＭｉＭ型容量素子において、上部電極５と下部電極３との間でリーク電流が発生し、ＭｉＭ型容量素子の性能が低下する。
【００１３】
本発明はかかる問題点に鑑みてなされたものであって、２回のフォトリソグラフィにより形成することができ、側面に導電性堆積物が付着しないＭｉＭ型容量素子を備えた半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１４】
本発明に係る半導体装置は、下部電極と、この下部電極上の全面に設けられた容量絶縁膜と、この容量絶縁膜上の一部に設けられ前記下部電極及び容量絶縁膜と共に容量素子を形成する上部電極と、を有し、前記容量絶縁膜における前記上部電極の直下域に相当する部分の膜厚は、前記直下域に相当する部分を除く部分の膜厚よりも厚いことを特徴とする。
【００１５】
本発明においては、下部電極及び上部電極並びにこれらの間に設けられた容量絶縁膜により、ＭｉＭ型容量素子を形成することができる。そして、このＭｉＭ容量素子は２回のフォトリソグラフィにより形成することができると共に、側面に導電性堆積物が付着しないため、導電性堆積物に起因するリーク電流が発生しない。
【００１６】
本発明に係る半導体装置の製造方法は、支持基板上に第１の導電体層を形成する工程と、この第１の導電体層上に容量絶縁体層を形成する工程と、この容量絶縁体層上に第２の導電体層を形成する工程と、この第２の導電体層上に第１のレジストパターンを形成する工程と、この第１のレジストパターンをマスクとして前記第２の導電体層をエッチングして選択的に除去し前記第２の導電体層からなる上部電極を形成し、前記容量絶縁体層をエッチングして前記容量絶縁体層における膜厚方向の一部を選択的に除去する第１エッチング工程と、前記上部電極を覆うように第２のレジストパターンを形成する工程と、この第２のレジストパターンをマスクとして前記容量絶縁体層の残部をエッチングして選択的に除去し前記容量絶縁体層からなる容量絶縁膜を形成し、前記第１の導電体層をエッチングして選択的に除去し前記第１の導電体層からなる下部電極を形成する第２エッチング工程と、を有することを特徴とする。
【００１７】
本発明においては、第２の導電体層をエッチングする第１エッチング工程において容量絶縁体層の一部をエッチングし、第１の導電体層をエッチングする第２エッチング工程において容量絶縁体層の残部をエッチングしているため、２回のフォトリソグラフィによりＭｉＭ型容量素子を形成することができる。この結果、半導体装置の製造コストが低減する。また、第１エッチング工程においては、第１の導電体層が露出しないため、上部電極の側面に導電性堆積物が付着せず、第２エッチング工程においては、上部電極の側面が第２のレジストパターンにより覆われるため、上部電極の側面に導電性堆積物が付着しない。これにより、ＭｉＭ型容量素子において、導電性堆積物に起因するリーク電流が発生することがない。
【００１８】
また、前記第１エッチング工程において、前記第２の導電体層をエッチングするエッチング条件と同じ条件で前記容量絶縁体層をエッチングすることが好ましく、前記第２エッチング工程において、前記容量絶縁体層をエッチングするエッチング条件と同じ条件で前記第１の導電体層をエッチングすることが好ましい。これにより、各エッチング工程において連続的にエッチングを行うことが可能となり、半導体装置の製造コストがより一層低減する。
【発明の効果】
【００１９】
本発明によれば、３層構造を持つＭｉＭ型容量素子を２回のフォトリソグラフィにより形成することができ、ＭｉＭ型容量素子の側面に導電性堆積物が付着しないため、導電性堆積物に起因するＭｉＭ型容量素子のリーク電流が発生することがない半導体装置を低コストで得ることができる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態について添付の図面を参照して具体的に説明する。図１は本発明の実施形態に係る半導体装置を示す断面図である。なお、図１に示す半導体装置の構成要素のうち、前述の従来の半導体装置の構成要素と同じものには同じ符号を付してある。図１に示すように、この半導体装置においては、ＭｉＭ型容量素子Ｃが形成されているＭｉＭ領域１１及び配線が形成されている配線領域１２が設定されている。そして、この半導体装置においては、例えばＰ型シリコンからなるシリコン基板１が設けられており、このシリコン基板１上に、絶縁膜２が設けられている。絶縁膜２は例えばシリコン酸化膜からなり、その膜厚は例えば１乃至５μｍである。
【００２１】
また、ＭｉＭ領域１１においては、絶縁膜２上に下部電極３が設けられている。一方、配線領域１２においては、絶縁膜２上に下層配線１３が設けられている。下部電極３及び下層配線１３は相互に同層に設けられており、例えばＡｌ（アルミニウム）からなり、その膜厚は例えば０．６μｍである。下部電極３は例えばシリコン基板１の表面に垂直な方向から見て矩形をなしており、そのサイズは例えば横が２５μｍ、縦が２５μｍである。なお、下部電極３の形状は矩形に限定されず、他の形状でもよい。下層配線１３は例えばこの半導体装置の第１配線層の配線であり、その幅は例えば２μｍである。
【００２２】
更に、下部電極３上及び下層配線１３上の全面には、絶縁膜４が設けられている。絶縁膜４は例えばプラズマＣＶＤ法により成膜されたＳｉＯ（シリコン酸化膜）又はプラズマＣＶＤ法により成膜されたＳｉＯＮ（シリコン酸窒化膜）により形成されている。そして、ＭｉＭ領域１１における絶縁膜４上の一部の領域には、上部電極５が設けられている。上部電極５は例えばＴｉＮ（チタンナイトライド）からなり、シリコン基板１の表面に垂直な方向から見て例えば矩形をなしており、そのサイズは例えば横が２０μｍ、縦が２０μｍであり、膜厚は例えば０．２μｍである。
【００２３】
そして、絶縁膜４における上部電極５の直下域に相当する部分４ａは、ＭｉＭ領域１１における部分４ａ以外の部分４ｂ及び配線領域１２における部分４ｃよりも厚くなっている。絶縁膜４における部分４ａの膜厚は例えば５０ｎｍであり、部分４ｂ及び４ｃの膜厚は例えば１０乃至４０ｎｍである。換言すれば、例えば、絶縁膜４は上層部分及び下層部分に分かれている。そして、シリコン基板１の表面に垂直な方向から見たときに、即ち、平面視で、上層部分は部分４ａのみに存在し、下層部分は絶縁膜４全体に存在する。そして、平面視で、上層部分の形状は上部電極５の形状と等しく、下層部分の形状は下部電極３及び下層配線１３の形状と等しい。なお、上述の上層部分及び下層部分は一体的に成膜されており、実体的な境界面は存在しない。下部電極３、絶縁膜４の部分４ａ及び上部電極５により、ＭｉＭ型容量素子Ｃが形成されている。そして、絶縁膜４の部分４ａは、このＭｉＭ型容量素子Ｃの容量絶縁膜として機能する。
【００２４】
更にまた、絶縁膜２上には、下部電極３及び下層配線１３、絶縁膜４、上部電極５を覆うように、絶縁膜８が設けられている。絶縁膜８は例えばシリコン酸化膜からなり、その膜厚は例えば０．８μｍである。そして、絶縁膜８中における上部電極５、下部電極３及び下層配線１３の直上域の一部には、複数のビア９が形成されている。この複数のビア９は夫々、上部電極５、下部電極３及び下層配線１３に接続されている。更にまた、絶縁膜８上におけるビア９の直上域を含む領域には、上層配線１０が設けられている。上層配線１０はビア９に接続されている。従って、上層配線１０は、ビア９を介して、上部電極５、下部電極３及び下層配線１３に夫々接続されている。上層配線１０は例えばＡｌからなり、その厚さは例えば０．６μｍであり、その幅は例えば２μｍである。上部配線１０は例えばこの半導体装置の第２配線層に形成された配線である。
【００２５】
このような半導体装置においては、上層配線１０及びビア９を介して、上部電極５及び下部電極３に夫々電位が印加されると、この電位の差に応じて、ＭｉＭ型容量素子Ｃが電荷を蓄積する。また、相互に異なる上層配線１０同士がビア９及び下層配線１３により接続され、上層配線１０間に電流が流れる。
【００２６】
次に、本実施形態に係る半導体装置の製造方法について説明する。図２乃至図６は、本実施形態に係る半導体装置の製造方法をその工程順に示す断面図である。
【００２７】
先ず、図２に示すように、例えばＰ型シリコンからなるシリコン基板１を準備し、このシリコン基板１上に例えばプラズマＣＶＤ法によりシリコン酸化膜を１乃至５μｍの厚さに成膜し、絶縁膜２を形成する。次に、絶縁膜２上にＡｌ膜を例えば０．６μｍの厚さに成膜し、下部導電体層３ａを形成する。次に、下部導電体層３ａ上にプラズマＣＶＤ法によりＳｉＯ膜又はＳｉＯＮ膜を例えば５０ｎｍの厚さに成膜し、容量絶縁体層４ｄを形成する。次に、容量絶縁体層４ｄ上にスパッタリング法によりＴｉＮを例えば０．２μｍの厚さに成膜し、上部導電体層５ａを形成する。次に、この上部導電体層５ａ上にフォトレジスト膜を形成する。そして、このフォトレジスト膜をパターニングしてＭｉＭ領域１１にレジストパターン６を形成する。なお、レジストパターン６は次の工程において上部電極５（図１参照）が形成される予定の領域を覆うように形成する。
【００２８】
次に、図３に示すように、レジストパターン６をマスクとして塩素系ガスを用いたプラズマエッチングを行い、上部導電体層５ａ（図２参照）を選択的に除去する。これにより、レジストパターン６に覆われていない領域においては、上部導電体層５ａが完全に除去され、レジストパターン６に覆われている領域にＴｉＮからなる上部電極５が形成される。その後、引き続き上部導電体層５ａをエッチングした条件と同じエッチング条件で連続的にエッチングを施すことにより、容量絶縁体層４ｄをエッチングし、その膜厚方向の一部を除去する。上述の塩素系ガスは本来、金属又は合金材料をエッチングする際に用いられるものであるが、ＳｉＯ膜及びＳｉＯＮ膜等もある程度はエッチングすることができる。このため、レジストパターン６に覆われていない領域においては、容量絶縁体層４ｄは膜厚方向の一部のみが除去され、残部は残留する。従って、容量絶縁体層４ｄにおけるレジストパターン６に覆われている部分、即ち、上部電極５の直下域に相当する部分４ａは、容量絶縁体層４ｄのエッチング前の膜厚がそのまま残るため、膜厚は例えば５０ｎｍとなる。これに対して、容量絶縁体層４ｄにおけるレジストパターン６に覆われていない部分は、エッチングにより薄くなり、膜厚は例えば１０乃至４０ｎｍとなる。その後、レジストパターン６を除去する。
【００２９】
次に、図４に示すように、上部電極５を覆うように、容量絶縁体層４ｄ上にフォトレジスト膜を形成する。そして、このフォトレジスト膜をパターニングしてＭｉＭ領域１１及び配線領域１２の双方にレジストパターン７を形成する。レジストパターン７は次の工程において下部電極３及び下層配線１３（図１参照）が形成される予定の領域を覆うように形成する。
【００３０】
次に、図５に示すように、レジストパターン７をマスクとして塩素系ガスを用いたプラズマエッチングを行い、容量絶縁体層４ｄ（図４参照）の残部を選択的に除去し、絶縁膜４を形成する。前述の如く、塩素系ガスは本来金属又は合金材料をエッチングする際に用いられるものであるが、ＳｉＯ膜及びＳｉＯＮ膜等も低いエッチング速度でならばエッチングすることができる。本実施形態においては、図３に示す工程において、容量絶縁体層４ｄにおけるレジストパターン７に覆われていない部分は、膜厚方向の一部が除去されており薄くなっているため、塩素系ガスを用いたプラズマエッチングによっても、容量絶縁体層４ｄを選択的に除去することができる。その後、引き続き同じエッチング条件で連続的に下部導電体層３ａ（図４参照）をエッチングして選択的に除去し、ＭｉＭ領域１１にＡｌからなる下部電極３を形成すると共に、配線領域１２にＡｌからなる下層配線１３を形成する。これにより、上部電極５、絶縁膜４の部分４ａ及び下部電極３からなるＭｉＭ型容量素子Ｃが形成される。また、下部電極３上及び下層配線１３上の全面に絶縁膜４が形成される。その後、レジストパターン７を除去する。
【００３１】
次に、図６に示すように、絶縁膜２上に、下部電極３及び下層配線１３、絶縁膜４、並びに上部配線５を覆うように、絶縁膜８を形成する。絶縁膜８は例えばプラズマＣＶＤ法によりシリコン酸化膜を０．８μｍの膜厚に成膜して形成する。そして、絶縁膜８の表面を平坦化する。次に、上部電極５、下部電極３及び下層配線１３に夫々接続するように、絶縁膜８に複数のビア９を形成する。
【００３２】
次に、図１に示すように、絶縁膜８上におけるビア９の直上域を含む領域に上層配線１０を形成する。この結果、上層配線１０はビア９を介して、上部電極５、下部電極３及び下層配線１３に夫々接続される。これにより、ＭｉＭ型容量素子Ｃを備えた半導体装置が製造される。
【００３３】
本実施形態においては、レジストパターン６をマスクとした１回目のエッチング（図３参照）により、上部導電体層５ａの全体及び容量絶縁体層４ｄの膜厚方向の一部を除去し、レジストパターン７をマスクとした２回目のエッチング（図５参照）により、容量絶縁体層４ｄの残部及び下部導電体層３ａの全体を除去している。これにより、２回のフォトリソグラフィにより３層構造のＭｉＭ型容量素子を形成することができる。
【００３４】
また、１回目のエッチングにおいて容量絶縁体層４ｄの一部を残すことにより、この１回目のエッチング時に下部導電体層３ａが露出してエッチングガスに曝されることがなく、導電性堆積物が発生しない。そして、２回目のエッチング時においては、上部電極５及び容量絶縁膜としての絶縁膜４の部分４ａの側面はレジストパターン７により覆われているため、この側面に下部導電体層３ａに起因する導電性堆積物が付着することがない。従って、ＭｉＭ型容量素子Ｃに導電性堆積物が付着することがなく、導電性堆積物に起因するリーク電流が発生しない。
【００３５】
更に、１回目のエッチングにおいて、容量絶縁体層４ｄをエッチングするエッチング条件を、上部導電体層５ａをエッチングするエッチング条件と等しくしている。また、２回目のエッチングにおいて、下部導電体層３ａをエッチングするエッチング条件を、容量絶縁体層４ｄをエッチングするエッチング条件と等しくしている。これにより、１回目のエッチングにおいて上部導電体層５ａ及び容量絶縁体層４ｄを連続的にエッチングすることができると共に、２回目のエッチングにおいて容量絶縁体層４ｄ及び下部導電体層３ａを連続的にエッチングすることができる。この結果、エッチング工程が簡略化され、半導体装置の製造コストをより一層低減することができる。
【００３６】
更にまた、１回目のエッチングにおいて容量絶縁体層４ｄを途中までエッチングすることにより、２回目のエッチング時にエッチングする容量絶縁体層４ｄの膜厚を低減することができる。これにより、２回目のエッチングにおいて、下部電極３及び下層配線１３と容量絶縁体層４ｄとを同じエッチング条件でエッチングすることが容易になっている。
【００３７】
なお、本実施形態においては、下部電極３及び下層配線１３をＡｌにより形成したが、本発明はこれに限定されず、例えばＡｌＣｕ合金により形成してもよく、ＡｌＣｕ合金層上にＴｉＮ層を積層した２層膜としてもよい。
【産業上の利用可能性】
【００３８】
本発明は、フォトリソグラフィにより容量素子を形成する場合に適用することができ、特に、半導体装置中にＭｉＭ型容量素子を形成する場合に好適である。
【図面の簡単な説明】
【００３９】
【図１】本発明の実施形態に係る半導体装置を示す断面図である。
【図２】本実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】この半導体装置の製造方法における図２の次の工程を示す断面図である。
【図４】この半導体装置の製造方法における図３の次の工程を示す断面図である。
【図５】この半導体装置の製造方法における図４の次の工程を示す断面図である。
【図６】この半導体装置の製造方法における図５の次の工程を示す断面図である。
【図７】従来の半導体装置の製造方法を示す断面図である。
【図８】この従来の半導体装置の製造方法における図７の次の工程を示す断面図である。
【図９】この従来の半導体装置の製造方法における図８の次の工程を示す断面図である。
【図１０】この従来の半導体装置の製造方法における図９の次の工程を示す断面図である。
【符号の説明】
【００４０】
１；シリコン基板
２；絶縁膜
３；下部電極
３ａ；下部導電体層
４；絶縁膜
４ａ、４ｂ、４ｃ；絶縁膜４の部分
４ｄ；容量絶縁体層
５；上部電極
５ａ；上部導電体層
６、７；レジストパターン
８；絶縁膜
９；ビア
１０；上層配線
１１；ＭｉＭ領域
１２；配線領域
１３；下層配線
１４；容量絶縁膜
Ｃ；ＭｉＭ型容量素子
【図１】
2005191182.tif 000003
【図２】
2005191182.tif 000004
【図３】
2005191182.tif 000005
【図４】
2005191182.tif 000006
【図５】
2005191182.tif 000007
【図６】
2005191182.tif 000008
【図７】
2005191182.tif 000009
【図８】
2005191182.tif 000010
【図９】
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【図１０】
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