(57)【要約】【課題】  チップＩＤ又は冗長アドレスに関する信号を利用して、半導体集積回路装置の不良解析や動作特性の検査を効率よく実施する。【解決手段】  チップＩＤモードと冗長アドレス検知モードを設定可能なモードレジスタ１１と、電気的に解読可能なチップＩＤ記憶回路１２と、チップＩＤ出力信号Ｓｏｉｄを生成するチップＩＤ出力回路１３と、外部冗長検知信号Ｓｏｒｄａを生成する冗長検知信号出力回路６とを備えている。チップＩＤ出力信号Ｓｏｉｄに応じて製品の検査プログラムを自動選択する。また、外部冗長アドレス検知信号Ｓｏｒｄａに応じてアドレスパターンを自動制御し、通常メモリセル選択状態−冗長アドレス選択状態間の遷移領域における動作特性を集中して検査することにより、製品管理を効率的かつ確実に実施することができる。【選択図】  図１
2005346902.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ内に、通常メモリセル又は冗長メモリセルに分類されそれぞれ異なるアドレスを有する複数のメモリセルと、複数の回路とを設けてなる半導体集積回路装置であって、
上記複数の回路の動作を、上記冗長メモリセルのアドレスを検出するための冗長アドレス検知モードに設定することが可能なモードレジスタと、
上記メモリセルをアクセスするためのアドレス信号を受け、当該アドレス信号がアクセスしようとするメモリセルが上記冗長メモリセルであるときを検知して冗長アドレス検知信号を生成する冗長アドレス検知回路と、
上記モードレジスタ及び上記冗長アドレス検知回路に接続され、冗長アドレス検知モードのときに上記冗長アドレス検知信号を受けたときには、外部冗長アドレス検知信号を上記半導体チップの外部に出力する冗長アドレス検知信号出力回路と
を備えていることを特徴とする半導体集積回路装置。
【請求項２】
半導体チップ内に、通常メモリセル又は冗長メモリセルに分類されそれぞれ異なるアドレスを有する複数のメモリセルと、複数の回路とを設けてなる半導体集積回路装置であって、
上記メモリセルをアクセスするためのアドレス信号を受け、当該アドレス信号がアクセスしようとするメモリセルが上記冗長メモリセルであるときを検知して冗長アドレス検知信号を生成する冗長アドレス検知回路と、
上記冗長アドレス検知回路に接続され、上記冗長アドレス検知信号を受けたときには、上記複数の回路の動作を上記冗長アドレス検知信号を受けていないときから変更させる内部制御信号発生回路を備えたことを特徴とする半導体集積回路装置。
【請求項３】
請求項２記載の半導体集積回路装置において、
上記内部制御信号発生回路は、冗長メモリセルのデータを読み出すときには、通常メモリセルのデータを読み出すときよりもビット線を活性化するタイミングを遅らせることを特徴とする半導体集積回路装置。
【請求項４】
半導体チップ内に、通常メモリセル又は冗長メモリセルに分類されそれぞれ異なるアドレスを有する複数のメモリセルと、複数の回路とを設けてなる半導体集積回路装置の検査方法であって、
上記半導体集積回路装置を、冗長アドレス検知信号を半導体チップの外部に出力することが可能に構成しておき、
上記半導体チップの外部へ出力される冗長アドレス検知信号に応じて、選択された冗長メモリセルのアドレスの近傍では、選択するアドレス番号の変化パターンを冗長アドレス信号を受けていないときとは変えるように検査パターンを制御することを特徴とする半導体集積回路装置の検査方法。
【請求項５】
請求項４記載の半導体集積回路装置の検査方法において、
上記冗長メモリセルのアドレスの近傍では、選択するアドレス番号の増減を切り替える動作を複数回行なうことを特徴とする半導体集積回路装置の検査方法。
【請求項６】
半導体チップ内に、通常メモリセル又は冗長メモリセルに分類されそれぞれ異なるアドレスを有する複数のメモリセルと、複数の回路とを設けてなる半導体集積回路装置の製造方法であって、
上記半導体集積回路装置を、冗長アドレス検知信号を半導体チップの外部に出力することが可能に構成しておき、
上記半導体チップの外部へ出力される冗長アドレス検知信号に応じて、検査パターンを制御して、良否判定を行なうことを特徴とする半導体集積回路装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置および半導体集積回路装置の検査方法に関するものである。
【背景技術】
【０００２】
従来より、半導体集積回路装置を搭載した半導体チップには、その製造ロット，スライス，スライス内の座標など、品種，機能，特性と製造履歴との関係を把握するための識別記号として、チップＩＤ（チップ固有の識別コード）が付されている。
【０００３】
図６は、上記従来のＩＣパッケージ内のチップ表面に付されているチップＩＤの形状を示す平面図である。同図において、切断されたフューズは“１”を意味し、切断されていないフューズは“０”を意味する。この２進法数字で表される番号がチップＩＤである。そして、必要に応じてパッケージを開封し、チップＩＤ用フューズ群のどのフューズが切断されているかを目視で確認することにより、あらかじめ決められた解読ルールに従ってチップＩＤを読み取るようになされている。
【０００４】
また、半導体集積回路装置の中でもＤＲＡＭなどの半導体記憶装置においては、プロセスにおいて不良のメモリセルを発生した場合の救済として、予め予備となる冗長メモリセルを配置した冗長メモリセルアレイを備えているのが一般的である。
【０００５】
図７は、従来の冗長メモリセルアレイを備えたメモリとして機能する半導体集積回路装置の構成を概略的に示すブロック回路図である。同図において、１０１はチップ外部より入力される入力アドレス信号Ｓｉａを受けるアドレスバッファ、１０２はアドレスバッファ出力信号Ｓａｂを受けて内部冗長アドレス検知信号Ｓｉｒｄａを生成する冗長アドレス検知回路、１０３はアドレスバッファ出力信号Ｓａｂと内部冗長アドレス検知信号Ｓｉｒｄａとによって制御されるアドレスデコーダ、１０４は通常メモリセルアレイ、１０５は冗長メモリセルアレイ、１０６は内部冗長アドレス検知信号Ｓｉｒｄａを受けてこれを外部冗長アドレス検知信号Ｓｏｒｄａとしてチップ外部へ出力するための冗長検知信号出力回路、１１０は冗長検知信号出力回路１０６への制御信号を生成する制御信号発生回路、１１１は制御信号発生回路１１０に接続される入力端子である。すなわち、内部冗長アドレス検知信号Ｓｉｒｄａは、アドレスデコーダ１０３と冗長検知信号出力回路１０６とに供給され、アドレスバッファ出力信号Ｓａｂはアドレスデコーダ１０３と冗長アドレス検知回路１０２とに供給されている。
【０００６】
ここで、図７に示す半導体集積回路装置の動作について説明する。
【０００７】
入力端子１１１に通常動作時信号のハイレベルよりも高い電圧が印加されると、これに応じて制御信号発生回路１１０から制御信号Ｓｃｔｒｄが出力され、冗長検知信号出力回路１０６が活性化されて、外部冗長アドレス検知信号Ｓｏｒｄａをチップ外部に出力する準備がなされる。
【０００８】
次に、この状態において、冗長アドレス検知回路１０２が入力アドレス信号Ｓｉａの示すアドレスから冗長アドレスを検知しない場合と、冗長アドレスを検知した場合とに分けて順に説明する。
【０００９】
まず、冗長アドレス検知回路１０２が入力アドレス信号Ｓｉａの示すアドレスから冗長アドレスを検知しない場合には、内部冗長アドレス検知信号Ｓｉｒｄａは発生されず、アドレスデコーダ１０３は通常メモリセル用信号線群１０８の中から一本の通常メモリセル用信号線を活性化して通常メモリセルアレイ１０４内のメモリセルを選択する。このとき、冗長検知信号出力回路１０６は、外部冗長アドレス検知信号Ｓｏｒｄａを出力しない。次に、冗長アドレス検知回路１０２が冗長アドレスを検知した場合、内部冗長アドレス検知信号Ｓｉｒｄａが発生され、アドレスデコーダ１０３は冗長メモリセル用信号線群１０９の中から一本の冗長メモリセル用信号線を活性化して冗長メモリセルアレイ１０５内のメモリセルを選択する。このとき、冗長検知信号出力回路１０６は、外部冗長アドレス検知信号Ｓｏｒｄａを出力する。
【００１０】
以上のような動作によって、冗長アドレスを検知したことを示す外部冗長アドレス検知信号Ｓｏｒｄａをチップ外部に出力することで、冗長メモリセルのアドレスの識別を可能とし、不良解析手段として利用するものである。
【００１１】
半導体集積回路装置の検査方法としては、製品として使用され得る多くの複雑なアドレスパターンを用いて、通常アドレスと冗長アドレスの区別なく一様に全アドレス空間について動作検査を行なうというものである。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかしながら、従来の技術のうち図６に示す構成を有する半導体集積回路装置では、パッケージ封止された半導体製品の不良解析をおこなう場合等、その製品のチップＩＤを識別するためには、パッケージを開封し、チップを目視して識別するより方法がなかった。
【００１３】
また、上記従来の技術のうち図７に示す半導体集積回路装置の検査方法においては、以下のような不具合がある。
【００１４】
一般に、半導体集積回路装置，特にメモり装置における動作特性の検査においては、アドレスが多重選択されたり、読み出し不良を生じたりするなどの不具合がないかどうかを検査するものである。ところが、このような動作不良はアドレスの活性化順序などの検査パターンによって発生する確率が異なるというパターン依存性があることが知られている。そこで、上記図７に示すような半導体集積回路装置の検査においては、一様に全アドレス空間について、複雑なアドレスパターンを用いて動作特性検査を行なう必要があり、検査のために多大の時間を要していた。
【００１５】
本発明の第１の目的は、チップＩＤをチップ外部から電気的に識別しうる手段を講じることにより、製品管理や不良解析の効率化を可能とする半導体集積回路装置およびその検査方法を提供することにある。
【００１６】
本発明の第２の目的は、特にメモリセルを有する半導体集積回路装置においては、メモリセルの多重選択や読み出し不良などの動作不良は通常メモリセルと冗長メモリセルとで読み出し動作などにおけるタイミングや信号の変化特性に差があることなどに起因する点に着目し、冗長アドレス検知信号を動作特性の検査に利用しうる手段を講ずることにより、動作特性検査を効率的かつ確実に実施可能な半導体集積回路装置及びその検査方法を提供することにある。
【課題を解決するための手段】
【００１７】
前記の課題を解決するため、請求項１の発明は、半導体チップ内に、通常メモリセル又は冗長メモリセルに分類されそれぞれ異なるアドレスを有する複数のメモリセルと、複数の回路とを設けてなる半導体集積回路装置であって、上記複数の回路の動作を、上記冗長メモリセルのアドレスを検出するための冗長アドレス検知モードに設定することが可能なモードレジスタと、上記メモリセルをアクセスするためのアドレス信号を受け、当該アドレス信号がアクセスしようとするメモリセルが上記冗長メモリセルであるときを検知して冗長アドレス検知信号を生成する冗長アドレス検知回路と、上記モードレジスタ及び上記冗長アドレス検知回路に接続され、冗長アドレス検知モードのときに上記冗長アドレス検知信号を受けたときには、外部冗長アドレス検知信号を上記半導体チップの外部に出力する冗長アドレス検知信号出力回路とを備えている。
【００１８】
これにより、冗長アドレス検知信号に応じ、冗長メモリセルに特有の特性に適した検査パターンを用いて検査を行なうことが可能になる。
【００１９】
また、請求項２の発明は、半導体チップ内に、通常メモリセル又は冗長メモリセルに分類されそれぞれ異なるアドレスを有する複数のメモリセルと、複数の回路とを設けてなる半導体集積回路装置であって、上記メモリセルをアクセスするためのアドレス信号を受け、当該アドレス信号がアクセスしようとするメモリセルが上記冗長メモリセルであるときを検知して冗長アドレス検知信号を生成する冗長アドレス検知回路と、上記冗長アドレス検知回路に接続され、上記冗長アドレス検知信号を受けたときには、上記複数の回路の動作を上記冗長アドレス検知信号を受けていないときから変更させる内部制御信号発生回路とを備えている。
【００２０】
これにより、冗長メモリセル選択状態（冗長メモリセルのデータを読み出したり，書き込んだりする際）の動作特性が通常メモリセル選択状態とは異なることを考慮して、各回路の適切な制御が可能となる。
【００２１】
また、請求項３の発明は、上記内部制御信号発生回路により、冗長メモリセルのデータを読み出すときには、通常メモリセルのデータを読み出すときよりもビット線を活性化するタイミングを遅らせることを特徴としている。
【００２２】
これにより、冗長ワード線の立ち上がりタイミングが通常ワード線の立ち上がりタイミングよりも遅くなることから必要となる動作マージンを確保することが可能となる。
【００２３】
また、請求項４の発明は、半導体チップ内に、通常メモリセル又は冗長メモリセルに分類されそれぞれ異なるアドレスを有する複数のメモリセルと、複数の回路とを設けてなる半導体集積回路装置の検査方法であって、上記半導体集積回路装置を、冗長アドレス検知信号を半導体チップの外部に出力することが可能に構成しておき、上記半導体チップの外部へ出力される冗長アドレス検知信号に応じて、選択された冗長メモリセルのアドレスの近傍では、選択するアドレス番号の変化パターンを冗長アドレス信号を受けていないときとは変えるように検査パターンを制御する方法である。
【００２４】
この方法により、特に多重選択や読み出し不良などの生じやすい通常メモリセル選択状態−冗長メモリセル選択状態間の遷移領域における検査を特別の検査パターンで行なうことが可能になり、検査効率の向上と検査の信頼性の向上とを図ることができる。
【００２５】
また、請求項５の発明は、上記冗長メモリセルのアドレスの近傍では、選択するアドレス番号の増減を切り替える動作を複数回行なうことを特徴としている。
【００２６】
これにより、通常メモリセル選択状態−冗長メモリセル選択状態間の遷移領域を繰り返し検査することが可能になり、検査の信頼性が向上する。
【００２７】
また、請求項６の発明は、半導体チップ内に、通常メモリセル又は冗長メモリセルに分類されそれぞれ異なるアドレスを有する複数のメモリセルと、複数の回路とを設けてなる半導体集積回路装置の製造方法であって、上記半導体集積回路装置を、冗長アドレス検知信号を半導体チップの外部に出力することが可能に構成しておき、上記半導体チップの外部へ出力される冗長アドレス検知信号に応じて、検査パターンを制御して、良否判定を行なう方法である。
【００２８】
この方法により、特に動作特性が変化する通常メモリセル選択状態−冗長メモリセル選択状態間の遷移領域においても、信頼性の高い検査パターンで検査を行なって合否判定を行なうことが可能になり、信頼性の高い半導体集積回路の提供を図ることができる。
【発明の効果】
【００２９】
請求項１の発明によれば、半導体チップ内の回路の動作を冗長アドレス検知モードに設定するモードレジスタと、冗長アドレス検知信号を生成する冗長アドレス検知回路と、冗長アドレス検知モードのときに冗長アドレス検知信号を受けたときには外部冗長アドレス検知信号を半導体チップの外部に出力する冗長アドレス検知信号出力回路とを備えることにより、冗長アドレス検知信号に応じ、冗長メモリセル選択状態に特有の特性に適した検査パターンを用いて検査を行なうことが可能になる。
【００３０】
請求項２の発明によれば、冗長アドレス検知信号を生成する冗長アドレス検知回路と、冗長アドレス検知信号を受けたときには半導体チップ内の複数の回路の動作を冗長アドレス検知信号を受けていないときから変更させる内部制御信号発生回路とを設けることにより、冗長メモリセル選択状態の動作特性が通常メモリセル選択状態とは異なることを考慮して、各回路の制御を適正に維持することができる。
【００３１】
請求項４の発明によれば、半導体集積回路装置を、冗長アドレス検知信号を外部に出力可能に構成しておき、外部に出力される冗長アドレス検知信号に応じ、選択された冗長メモリセルのアドレスの近傍では、選択するアドレス番号の変化パターンを変えるように検査パターンを制御することにより、通常メモリセル選択状態−冗長メモリセル選択状態間の遷移領域における検査を特別の検査パターンで行なうことが可能になり、検査効率の向上と検査の信頼性の向上とを図ることができる。
【００３２】
請求項６の発明によれば、冗長アドレス検知信号を半導体チップの外部に出力することが可能に構成しておき、半導体チップの外部へ出力される冗長アドレス検知信号に応じて検査パターンを制御して、良否判定を行なうことにより、特に動作特性が変化する通常メモリセル選択状態−冗長メモリセル選択状態間の遷移領域においても、信頼性の高い検査パターンで検査を行なって合否判定を行なうことが可能になり、信頼性の高い半導体集積回路の提供を図ることができる。
【発明を実施するための最良の形態】
【００３３】
（第１の実施形態）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
【００３４】
図１は本発明の半導体集積回路装置Ａ１の構成を示すブロック回路図である。図２は、本実施形態に係る半導体集積回路装置の検査装置Ｂの構成を示すブロック回路図である。
【００３５】
まず、図１を参照しながら、半導体集積回路装置を構成する各回路ブロックについて説明する。同図において、１はチップ外部より入力される入力アドレス信号Ｓｉａを受けるアドレスバッファ、２はアドレスバッファ出力信号Ｓａｂを受けて内部冗長アドレス検知信号Ｓｉｒｄａを生成する冗長アドレス検知回路、３はアドレスバッファ出力信号Ｓａｂと内部冗長アドレス検知信号Ｓｉｒｄａとによって制御されるアドレスデコーダ、４は通常メモリセルアレイ、５は冗長メモリセルアレイ、６は内部冗長アドレス検知信号Ｓｉｒｄａを受けてこれを外部冗長アドレス検知信号Ｓｏｒｄａとしてチップ外部へ出力するための冗長検知信号出力回路、８はアドレスデコーダ３と通常メモリセルアレイ４とを接続する通常メモリセル用信号線群、９はアドレスデコーダ３と冗長メモリセルアレイ５とを接続する冗長メモリセル用信号線群、１０は冗長検知信号出力回路６への冗長検知モード制御信号Ｓｃｔｒｄ又は後述するチップＩＤ出力回路１３へのチップＩＤモード制御信号Ｓｃｔｉｄを生成する制御信号発生回路を示す。すなわち、内部冗長アドレス検知信号Ｓｉｒｄａは、アドレスデコーダ３と冗長検知信号出力回路６とに供給され、アドレスバッファ出力信号Ｓａｂはアドレスデコーダ３と冗長アドレス検知回路２とに供給されている。
【００３６】
ここで、本実施形態に係る半導体集積回路装置の特徴は、後述する検査装置からのモードレジスタセット信号Ｓｍｒｓｔを受けて制御信号発生回路１０の制御モードをチップＩＤ検出モード又は冗長アドレス検出モードに設定するためのモードレジスタ１１と、チップＩＤを電気的に解読可能な状態で記憶しているチップＩＤ記憶回路１２と、制御信号発生回路１０からのチップＩＤ出力回路制御信号Ｓｃｔｉｄを受けたときにチップＩＤ記憶回路１２からチップＩＤを読みだしてチップＩＤ出力信号Ｓｏｉｄを生成するチップＩＤ出力回路１３とを備えている点である。このチップＩＤは、品種，製造ロット，スライス番号，スライス内の座標などに関するデータを各チップごとに含んでおり、１つのチップに固有の識別標識である。そして、このチップＩＤから製造履歴や品種などが即座に把握できるようになっている。
【００３７】
このチップＩＤをチップＩＤ記憶回路１２内に記憶させておく方法としては、例えば図６に示すような切断した導体と切断されていない導体とを並べておいて、各導体の両端における電気的導通，非導通を電気的に識別するような方法がある。その場合、チップＩＤは、製造プロセスで各チップ毎に形成されることになる。
【００３８】
なお、１４は検査装置からのモードレジスタセット信号Ｓｍｒｓｔをモードレジスタ１１に送り込むためのモードレジスタ用信号線、１５はチップＩＤ出力信号Ｓｏｉｄを外部に送り出すためのチップＩＤ用信号線、１６は外部冗長アドレス検知信号Ｓｏｒｄａを外部に送り出すための外部冗長アドレス検知用信号線、１７は検査装置からの入力アドレス信号Ｓｉａをアドレスバッファ１に送り込むための入力アドレス用信号線をそれぞれ示す。
【００３９】
次に、図２に示す検査装置Ｂにおいて、２０はＣＰＵ、２１は種々の半導体集積回路装置を検査するためにあらかじめ準備された各種検査プログラムが格納された検査プログラム格納部、２２は検査プログラムパターン発生装置、２３はアクセスしていくアドレスの順序を示すパターンであるアドレスパターンを生成するためのアドレスパターン発生装置を示す。このアドレスパターン発生装置には、アドレスを１つずつ増加するアドレスインクリメンタ２３ａやアドレスを１つずつ減少するアドレスデクリメンタ２３ｂなどが備えられている。２４はＩ／Ｏデータ発生装置、２５は例えばモードレジスタセット信号Ｓｍｒｓｔなどを生成するための制御信号発生装置である。
【００４０】
一方、半導体集積回路装置Ａ１には、アドレスパターン発生装置２３の信号を受けるアドレス端子群Ｔａｄと、Ｉ／Ｏデータ発生装置２４の信号を受けるＩ／Ｏ端子群Ｔｉｏと、制御信号発生装置２５の信号を受ける制御端子群Ｔｃｔとが付設されている。そして、モードレジスタ用信号線１４の先端はモードレジスタ入力端子Ｔｃｔ１４に接続されており、このモードレジスタ入力端子Ｔｃｔ１４は制御端子群Ｔｃｔ中にあって、制御信号発生装置２５からのモードレジスタセット信号Ｓｍｒｓｔを受けるようになっている。また、チップＩＤ用信号線１５の先端はチップＩＤ出力端子Ｔｉｏ１５に接続されており、このチップＩＤ出力端子Ｔｉｏ１５はＩ／Ｏ端子群Ｔｉｏ中にあって、ＣＰＵ２０にチップＩＤ出力信号Ｓｏｉｄを伝えるようになっている。外部冗長アドレス検知用信号線１６の先端は冗長アドレス検知信号出力端子Ｔｃｔ１６に接続されており、冗長アドレス検知信号出力端子Ｔｃｔ１６は制御端子群Ｔｃｔ中にあって、外部冗長アドレス検知信号Ｓｏｒｄａをアドレスパターン発生装置２３に伝えるようになっている。入力アドレス用信号線１７はアドレス入力端子Ｔａｄ１７に接続されており、このアドレス入力端子Ｔａｄ１７はアドレス端子群Ｔａｄ中にあって、アドレスパターン発生装置からの入力アドレス信号Ｓｉａを受けるようになっている。
【００４１】
以上のように構成された半導体集積回路装置Ａ１とその検査装置Ｂとについて、以下、その動作を説明する。
【００４２】
モードレジスタ１１は、モードレジスタセット信号Ｓｍｒｓｔを受けると、動作モードを、チップＩＤ検出モードあるいは冗長検出モードにセットする。
【００４３】
従来の半導体集積回路装置においては、チップＩＤと冗長検知とは全く関連性がなかった。それに対し、本実施形態においては、モードレジスタ１１により、チップＩＤ検出モードと冗長検出モードが関連づけられて設定される点に特徴がある。
【００４４】
第１のケースとして、モードレジスタ１１によってチップＩＤ検出モードがセットされると、制御信号発生回路１０においてチップＩＤモード制御信号Ｓｃｔｉｄが生成されて、このチップＩＤモード制御信号ＳｃｔｉｄによってチップＩＤ出力回路１３が活性化される。活性化されたチップＩＤ出力回路１３は、チップＩＤ記憶回路１２からチップＩＤを読み込み、チップＩＤ出力信号Ｓｏｉｄをチップ外部に出力する。そして、半導体集積回路装置の検査装置Ｂにおいて、ＣＰＵ２０がチップＩＤ出力信号Ｓｏｉｄを検査プログラム選択信号として受け、検査プログラム格納部２１にあらかじめ格納されている各種検査プログラムのうちの所定の検査プログラムを選択する。そして、検査プログラムパターン発生装置２２により、選択された所定の検査プログラムに応じた検査プログラムパターンが生成される。また、Ｉ／Ｏデータ発生装置２４およびアドレスパターン発生装置２３により、検査のためのデータパターンおよびアドレスパターンがそれぞれが生成され、このデータパターンおよびアドレスパターンはＩ／Ｏ端子群Ｔｉｏおよびアドレス端子群Ｔａｄから半導体集積回路装置Ａ１にそれぞれ入力される。
【００４５】
第２のケースとして、モードレジスタ１１によって冗長アドレス検出モードがセットされると、制御信号発生回路１０において冗長検知モード制御信号Ｓｃｔｒｄが生成されて、この冗長検知モード制御信号Ｓｃｔｒｄによって冗長検知信号出力回路６が活性化される。活性化された冗長検知信号出力回路６は、内部冗長アドレス検知信号Ｓｉｒｄａの情報を受けると、外部冗長アドレス検知信号Ｓｏｒｄａを生成して、この外部冗長アドレス検知信号Ｓｏｒｄａは、冗長アドレス検知信号出力端子Ｔｃｔ１６から半導体集積回路装置（チップ）の外部に出力される。半導体集積回路装置の検査装置Ｂ内のアドレスパターン発生装置２３は、外部冗長アドレス検知信号Ｓｏｒｄａをアドレスパターン制御信号として受けると、アドレスインクリメンタ２３ａやアドレスデクリメンタ２３ｂを制御する。そして、アドレスインクリメンタ２３ａからの命令に応じてアドレスパターン発生装置２３がインクリメントアドレスパターンを発生している状態で、アドレスパターン発生装置２３が外部冗長アドレス検知信号Ｓｏｒｄａを受けると、一時的にアドレスデクリメンタ２３ｂからの命令が割り込み、アドレスパターン発生装置２３は、一時的にデクリメントアドレスを発生する。逆に、アドレスデクリメンタ２３ｂからの命令でアドレスパターン発生装置２３がデクリメントアドレスパターンを発生している状態で、アドレスパターン発生装置２３が外部冗長アドレス検知信号Ｓｏｒｄａを受けると、一時的にアドレスインクリメンタ２３ａからの命令が割り込み、アドレスパターン発生装置２３は、一時的にインクリメントアドレスを発生する。アドレスパターン発生装置２３が発生したアドレスパターンは、入力アドレス信号Ｓｉａとして半導体集積回路装置Ａ１中のアドレスバッファ１に入力され、アドレスバッファ出力信号Ｓａｂとしてアドレスデコーダ３に入力される。
【００４６】
図３は、上述のアドレスパターン発生装置２３により生成されるアドレスパターン中の選択アドレスの進行順序の例を示す図である。図３において、冗長アドレスはｎ番目のアドレスであり、ｎ番目以外のアドレスは通常アドレスであるとする。このとき、アドレスインクリメントに従って（ｎ−２）番目のアドレス，（ｎ−１）番目のアドレス，ｎ番目のアドレスの順にアドレスを選択している際、冗長アドレスであるｎ番目のアドレスを選択した後に、外部冗長アドレス検知信号Ｓｏｒｄａを受けると、（ｎ＋１）番目のアドレスを選択した後はアドレスデクリメンタ２３ｂの命令に従って、一時的に逆アドレス順にアクセスして検査する。すなわち、（ｎ＋１）番目のアドレスから（ｎ−１）番目のアドレスまで一時的にアドレスが逆進する。そして、冗長アドレスであるｎ番目のアドレスを選択した後に外部冗長アドレス検知信号Ｓｏｒｄａを受けると、アドレスインクリメンタ２３ａの命令に従って、（ｎ−１）番目のアドレスからｎ番目，（ｎ＋１）番目，（ｎ＋２）番目，…とアドレス番号が増大する方向に進行する。すなわち、メモリセルをアドレス順にアクセスして検査する場合、冗長アドレスを検知すると、一時的に逆アドレス順にアクセスして検査するようになっている。なお、２回の逆進を行なった後は、外部冗長アドレス検知信号Ｓｏｒｄａを受けても、逆進はしないようになっている。
【００４７】
なお、アドレスバッファ１からのアドレスバッファ出力信号Ｓａｂ及び冗長アドレス検知回路２からの内部冗長アドレス検知信号Ｓｉｒｄａに応じて、アドレスデコーダ３が通常メモリセル用信号線群８又は冗長メモリセル用信号線群９を活性化して、通常メモリセルアレイ４又は冗長メモリセルアレイ５中のメモリセルを選択する動作は、すでに説明した従来例の動作と同じである。
【００４８】
上記従来の検査方法においては、冗長アドレスに関する情報を検査パターンつまりアドレスパターンに反映させる手段がなかったために、全てのアドレスについて通常アドレス−冗長アドレス間の遷移となっている可能性があることを考慮し、アドレスの選択順序を複雑に変化させる検査パターンを用いる必要があった。
【００４９】
それに対し、本実施形態の検査方法によると、チップ外部に出力されるチップＩＤ出力信号Ｓｏｉｄと外部冗長アドレス検知信号Ｓｏｒｄａとを、半導体集積回路装置の検査装置Ｂの制御信号として使用しているので、図３に示すような順序でアドレスを進行させることができる。すなわち、通常アドレスから冗長アドレスに遷移する部分、逆に冗長アドレスから通常アドレスに遷移する部分における動作の良・不良を集中して検査することができる。その結果、極めて効率的かつ効果的な動作検査を実施することができるのである。
【００５０】
また、本実施形態の半導体集積回路装置Ａ１によると、チップＩＤ検知モードを設定するためのモードレジスタ１１と、チップＩＤ記憶回路１２と、チップＩＤ出力回路１３とを備えているので、チップＩＤに関する情報を電気的に半導体集積回路装置外に取り出すことが可能となり、従来の半導体集積回路装置のごとくチップを破壊しなくても、容易にチップＩＤを検知することができる。その結果、例えば外観上の形状は同じものでも品種が異なるものがあって品種別に検査プログラムの種類を変えたいことがある場合には、チップＩＤのデータからチップの品種がわかるので、チップＩＤの示す品種に適した検査プログラムを自動的に選択することができる。特に、最近では、半導体チップ内の回路の動作特性の適否などの検査は検査プログラムに沿って自動的に行なわれることが多いが、かかる場合に著効を発揮することができる。その他、チップＩＤに、ロット別，スライス別，スライス内の座標に関するデータを含ませておき、そのデータを電気的に取りだし可能にしておくことにより、製品の不良解析や、製造プロセス条件などの履歴調査などのために活用することができる。
【００５１】
（第２の実施形態）
次に、本発明の第２の実施形態について、図面を参照しながら説明する。
図４は、本実施形態に係る半導体集積回路装置Ａ２の構成を概略的に示すブロック回路図である。同図に示すように、本実施形態に係る半導体集積回路装置Ａ２は、チップ外部より入力される入力アドレス信号Ｓｉａを受けるアドレスバッファ１と、アドレスバッファ出力信号Ｓａｂを受けて内部冗長アドレス検知信号Ｓｉｒｄａを生成する冗長アドレス検知回路２と、アドレスバッファ出力信号Ｓａｂと内部冗長アドレス検知信号Ｓｉｒｄａとによって制御されるアドレスデコーダ３と、通常メモリセルアレイ４と、冗長メモリセルアレイ５と、内部冗長アドレス検知信号Ｓｉｒｄａを受けてこれを外部冗長アドレス検知信号Ｓｏｒｄａとしてチップ外部へ出力するための冗長検知信号出力回路６と、アドレスデコーダ３と通常メモリセルアレイ４とを接続する通常メモリセル用信号線群８と、アドレスデコーダ３と冗長メモリセルアレイ５とを接続する冗長メモリセル用信号線群９とを備えており、この点は、上記第１の実施形態における半導体集積回路装置Ａ１と同様である。また、内部冗長アドレス検知信号Ｓｉｒｄａは、アドレスデコーダ３と冗長検知信号出力回路６とに供給され、アドレスバッファ出力信号Ｓａｂはアドレスデコーダ３と冗長アドレス検知回路２とに供給されている点も同様である。
【００５２】
ここで、本実施形態に係る半導体集積回路装置Ａ２の特徴は、内部冗長アドレス検知信号Ｓｉｒｄａを受けてタイミング制御信号Ｓｃｔｔｍを生成する内部制御信号タイミング制御回路１８と、内部制御信号タイミング制御回路１８で生成されたタイミング制御信号Ｓｃｔｔｍを受けて内部制御信号Ｓｉｃｔを生成する内部制御信号発生回路１９とを備えている点である。この内部制御信号発生回路１９は、通常メモリセルアレイ４及び冗長メモリセルアレイ５中のメモリセルの読み出しタイミングを制御するための信号を生成する回路である。
【００５３】
そして、アドレスバッファ１から冗長検知信号出力回路６に至る各回路の動作は上記第１の実施形態で説明したとおりである。一方、本実施形態の特徴点である内部制御信号タイミング制御回路１８，内部制御信号発生回路１９の動作は、以下の通りである。
【００５４】
内部制御信号タイミング制御回路１８は、内部冗長アドレス検知信号Ｓｉｒｄａの情報を受け取ると、タイミング制御信号Ｓｃｔｔｍを生成し、内部制御信号発生回路１９で生成される内部制御信号Ｓｉｃｔのタイミング調整を行なう。すなわち、冗長アドレスを検知すると、その冗長アドレスをアクセスする時のみ内部制御信号Ｓｉｃｔを遅らせることで内部動作マージンを確保し、確実な動作を得るように構成されている。この動作の詳細について、以下に、従来のタイミング制御と比較しながら説明する。
【００５５】
図８（ａ），（ｂ）は、従来の読み出し動作におけるワード線電位，センスアンプ起動信号及びビット線電位の時間変化を、通常メモリセル読み出し時と冗長メモリセル読み出し時とで比較したタイミングチャートである。図８（ａ）に示すように、通常メモリセルの読み出し時には、ビット線が開き始めてからセンスアンプが起動するまでにｔ１時間のマージンが確保されており、正常な読み出し動作が確保されている。しかし、図８（ｂ）に示すように冗長ワード線の立ち上がりが通常ワード線の立ち上がりに比べて遅かったり、冗長ワード線の立ち上がりが鈍ってしまうことがある。ここでは、時間ｔ２だけ立ち上がりが遅い例を示している。このとき、センスアンプ起動信号は図８（ａ）に示すタイミングと同じタイミングで出力されるので、ビット線がまだ開いていないのにセンスアンプ起動信号がＨレベルになることで、読み出しの誤動作を生じることになる。
【００５６】
図５（ａ），（ｂ）は、本実施形態の読み出し動作におけるワード線電位，内部冗長アドレス検知信号Ｓｉｒｄａ，センスアンプ起動信号及びビット線電位の時間変化を、通常メモリセル読み出し時と冗長メモリセル読み出し時とで比較したタイミングチャートである。図５（ａ）に示すように、通常メモリセルの読み出し時には、内部冗長アドレス検知信号ＳｉｒｄａはＬレベルであって、ビット線が開き始めてからセンスアンプが起動するまでにｔ１時間のマージンが確保されており、正常な読み出し動作が得られる点は、上記従来の半導体集積回路装置Ａ１と同様である。一方、図５（ｂ）に示すように、内部冗長アドレス検知信号ＳｉｒｄａがＨレベルになると、内部制御信号タイミング制御回路１８及び内部制御信号発生回路１９によって、センスアンプ起動信号の立ち上がりタイミングが冗長ワード線の立ち上がりの遅れ時間ｔ２に等しい時間だけ遅くなるように制御される。その結果、ビット線が開き始めてからセンスアンプの起動までに、ｔ１時間のタイミングマージンが確保されており、正常な読み出し動作が確実に得られる。
【００５７】
すなわち、センスアンプ起動信号が、冗長ワード線の電位の立ち上がりの遅い分だけ遅らされるので、読み出し動作時における誤動作を有効に防止することができるのである。
【００５８】
以上のように本実施形態によれば、冗長アドレス検知信号を内部制御信号のタイミングを制御するための信号として使用することにより、内部制御信号のタイミングを自動調整することができ、動作信頼性の向上を図ることができる。
【００５９】
なお、冗長ワード線が立ち上がるタイミングは通常ワード線が立ち上がるタイミングと同じかあまり変わらないが、冗長ワード線の立ち上がり特性が鈍っているときには、例えば、通常ワード線と冗長ワード線がいずれも８０％の電位まで立ち上がるタイミングを比べて、両者の時間差に見合った時間ｔ２だけセンスアンプ起動信号の立ち上がりタイミングを遅らせるなどの制御を行なうことにより、誤動作を防止することができる。
【００６０】
なお、上記各実施形態では、半導体集積回路装置としてＤＲＡＭを例にとって説明したが、チップＩＤに関する発明はかかる実施形態に限定されるものではなく、ＳＲＡＭ，ＲＯＭ，ＥＥＰＲＯＭ（フラッシュメモリを含む）などの揮発性，不揮発性メモリを始め、プロセッサ、マイコンなどを搭載した半導体集積回路装置についても適用が可能である。
【００６１】
また、冗長アドレス検知信号を利用する発明は、冗長メモリセルを備えた半導体記憶装置全般に適用が可能である。
【産業上の利用可能性】
【００６２】
本発明は、半導体集積回路装置において、製品管理の効率的かつ確実な実施が可能になるという効果を有し、半導体集積回路装置および半導体集積回路装置の検査方法等として有用である。
【図面の簡単な説明】
【００６３】
【図１】本発明の第１の実施形態における半導体集積回路装置の構成を概略的に示すブロック回路図である。
【図２】本発明の第１の実施形態における半導体集積回路装置の検査装置の構成を概略的に示すブロック回路図である。
【図３】本発明の第１の実施形態における半導体集積回路装置の検査方法のアドレス進行順序を示す図である。
【図４】本発明の第２の実施形態における半導体集積回路装置の構成を概略的に示すブロック回路図である。
【図５】本発明の第２の実施形態における通常メモリセル，冗長メモリセルの読み出し動作におけるワード線，内部冗長アドレス検知信号，センスアンプ起動信号及びビット線の電位の変化を示すタイミングチャート図である。
【図６】従来の半導体集積回路装置に付されているチップＩＤの構造を示す平面図である。
【図７】従来の半導体集積回路装置の構成を概略的に示すブロック回路図である。
【図８】従来の半導体集積回路装置における通常メモリセル，冗長メモリセルの読み出し動作におけるワード線，センスアンプ起動信号及びビット線の電位の変化を示すタイミングチャート図である。
【符号の説明】
【００６４】
１    アドレスバッファ
２    冗長アドレス検知回路
３    アドレスデコーダ
４    通常メモリセルアレイ
５    冗長メモリセルアレイ
６    冗長検知信号出力回路
８    通常メモリセル用信号線群
９    冗長メモリセル用信号線群
１０  制御信号発生回路
１１  モードレジスタ
１２  チップＩＤ記憶回路
１３  チップＩＤ出力回路
１４  モードレジスタ用信号線
１５  チップＩＤ用信号線
１６  外部冗長アドレス検知用信号線
１７  入力アドレス用信号線
１８  内部制御信号タイミング制御回路
１９  内部制御信号発生回路
２０  ＣＰＵ
２１  検査プログラム格納部
２２  検査プログラムパターン発生装置
２３  アドレスパターン発生装置
２３ａ  アドレスインクリメンタ
２３ｂ  アドレスデクリメンタ
２４  Ｉ／Ｏデータ発生装置
２５  制御信号発生装置
Ａ１，Ａ２  半導体集積回路装置
Ｂ    検査装置
Ｓｉａ  入力アドレス信号
Ｓａｂ  アドレスバッファ出力信号
Ｓｉｒｄａ  内部冗長アドレス検知信号
Ｓｏｒｄａ  外部冗長アドレス検知信号
Ｓｍｒｓｔ  モードレジスタセット信号
Ｓｃｔｒｄ  冗長検知モード制御信号
Ｓｃｔｉｄ  チップＩＤモード制御信号
Ｓｏｉｄ    チップＩＤ出力信号
Ｓｃｔｔｍ  タイミング制御信号
Ｓｉｃｔ    内部制御信号
Ｔａｄ    アドレス端子群
Ｔｉｏ    Ｉ／Ｏ端子群
Ｔｃｔ    制御端子群
Ｔｃｔ１４  モードレジスタ入力端子
Ｔｉｏ１５  チップＩＤ出力端子
Ｔｃｔ１６  冗長アドレス検知信号出力端子
Ｔａｄ１７  アドレス入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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