(57)【要約】  【課題】  入出力方向及びそれと直交する電源端子間方向共に実装密度を高めることができ、スペースを有効に利用できて実装効率の高い半導体装置を製造することができるゲート回路を提供する。  【解決手段】  入力端子に接続されるゲートを共通として、二つの電源端子と出力端子との間のそれぞれに導電型の互いに異なるトランジスタを直列に接続してなる相補型トランジスタから構成されるゲート回路であって、前記導電型の互いに異なるトランジスタそれぞれが前記各電源端子と前記出力端子との間に直列に接続される複数のトランジスタによって構成されるゲート回路において、前記ゲートを線状に延設すると共に、前記ゲートの線方向に沿って複数の拡散層を設けて、前記電源端子と出力端子との間に直列に接続される前記複数のトランジスタそれぞれの導電チャネルを前記各拡散層に形成してなる。  【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力端子に接続されるゲートを共通として、二つの電源端子と出力端子との間のそれぞれに導電型の互いに異なるトランジスタを直列に接続してなる相補型トランジスタから構成されるゲート回路であって、前記導電型の互いに異なるトランジスタそれぞれが前記各電源端子と前記出力端子との間に直列に接続される複数のトランジスタによって構成されるゲート回路において、
前記ゲートを線状に延設すると共に、前記ゲートの線方向に沿って複数の拡散層を設け、前記電源端子と出力端子との間に直列に接続される前記複数のトランジスタそれぞれの導電チャネルを前記各拡散層に形成してなるゲート回路。
【請求項２】
請求項１に記載のゲート回路において、
前記ゲートは直線状をなし、入力側から出力側へのかけての方向に対してほぼ直交していることを特徴とするゲート回路。
【請求項３】
請求項１又は請求項２に記載のゲート回路において、
前記複数の拡散層がメタル配線により短絡されることを特徴とするゲート回路。
【請求項４】
請求項１又は請求項２に記載のゲート回路において、
前記複数の拡散層が接続用拡散層により短絡されていることを特徴とするゲート回路。
【請求項５】
請求項１乃至請求項４のいずれかに記載のゲート回路を複数直列に接続してなるディレイ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力端子に接続されるゲートを共通として、二つの電源端子と出力端子との間のそれぞれに導電型の互いに異なるトランジスタを直列に接続してなる相補型トランジスタから構成されるゲート回路であって、導電型の互いに異なるトランジスタそれぞれが各電源端子と出力端子との間に直列に接続される複数のトランジスタによって構成されるゲート回路及びそれを用いてなるディレイ回路に関するものである。
【背景技術】
【０００２】
従来から知られるディレイ回路として、相補型トランジスタによるゲート回路（インバータ）を使用したものが知られる。図４はそのようなディレイ回路に使用されるゲート回路の第１例を示し、図５は同回路の実装（レイアウト）構造を示している。そして、従来のディレイ回路は図４に示すゲート回路を複数個直列に接続して構成される（例えば特許文献１参照）。
【０００３】
図５に示されるレイアウトにおいては、例えばＰ型シリコン基板１の一部に形成されたＮウェル領域２内に設けられるＰ型拡散層３と、Ｎウェル領域外にＰ型拡散層３と離間して設けられるＮ型拡散層４と、これら二つの拡散層３，４を跨るように設けられると共に中央部に入力端子（メタル配線層）５との接続ビア６が設けられて入力端子に接続されるゲート７と、ゲート７の両端近傍に設けられ各拡散層３，４と接続ビア８，９を介して接続される電源端子（電源配線層）１０，１１と、二つの拡散層３，４を接続ビア１２，１３を介して互いに接続するメタル配線層である出力端子１４とを備えて構成されている。
【０００４】
また従来のディレイ回路における他の例（第２例）として、やはり相補型トランジスタによるゲート回路（インバータ）を使用するものであるが、相補型トランジスタを構成する導電型の互いに異なる各トランジスタのそれぞれが複数のトランジスタから構成され、これら複数のトランジスタが電源端子と出力端子との間に直列に接続されるようにしたものが知られる。図６はそのようなディレイ回路に使用されるゲート回路を示し、図７は同回路の実装（レイアウト）構造を示している。
【０００５】
図７に示されるレイアウト構造においては、図５に示した構成に対し、二つの拡散層３，４を跨るゲート７Ａが平行な二つの直線部７ａ，７ｂを有する構成とされ、各電極Ｖｄｄ，Ｖｓｓから出力端子１４までの間に形成される導電チャネルが一つの拡散層（３又は４）において平行とされた二つのゲートの間隔幅方向に形成されて導電チャネル長が大きくなるように構成されている。この構成によれば、相補型トランジスタを構成する各トランジスタに着目すれば、一つの電源端子から出力端子にかけて複数のトランジスタを直列に接続してゲートのオン抵抗を増大させることにより、通常のゲート回路よりも遅延量を大きくすることができる。
【特許文献１】特開平４−９４５５７号公報  （第２頁、第２図、第５図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述した従来の技術において、図５に示したゲート回路を用いてディレイ回路を構成する場合は、遅延量を確保するために、同じゲート回路を複数直列接続して用いなければならず、その結果、一つのディレイ回路におけるサイズは大きくなり、実装効率が低下する。
また、図７に示したゲート回路を用いてディレイ回路を構成する場合は、一つのゲート回路における遅延量は図５に示したものに比して大きくなるが、入出力間方向に大きなサイズが要求される。さらに、図５に示したゲート回路と同様の電源端子（電源ライン）間隔幅内に実装するようにした場合は、その間隔幅方向に対する実装効率の向上が図れず、結果として実装効率の大幅な向上は望めない。
【０００７】
この発明は上述した問題点を解決するためになされたものであり、ゲート回路を用いてディレイ回路を構成する場合に、実装密度を向上させてスペースの効率化を図ることができるゲート回路及びそれを用いてなるディレイ回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上述した課題を解決するため、本発明は、入力端子に接続されるゲートを共通として、二つの電源端子と出力端子との間のそれぞれに導電型の互いに異なるトランジスタを直列に接続してなる相補型トランジスタから構成されるゲート回路であって、前記導電型の互いに異なるトランジスタそれぞれが前記各電源端子と前記出力端子との間に直列に接続される複数のトランジスタによって構成されるゲート回路において、前記ゲートを線状に延設すると共に、前記ゲートの線方向に沿って複数の拡散層を設け、前記電源端子と出力端子との間に直列に接続される前記複数のトランジスタそれぞれの導電チャネルを前記各拡散層に形成してなるものである。
【０００９】
ここで、前記ゲートは例えば直線状をなし、また前記ゲートは入力側から出力側へのかけての方向に対してほぼ直交するように構成することが好ましい。さらに、前記複数の拡散層はメタル配線により接続され、或いは前記複数の拡散層が接続用拡散層により接続（短絡）されている。
【００１０】
また、本発明のディレイ回路は、上述したゲート回路を複数直列に接続してなるものであり、或いは上述したゲート回路の出力側にインバータを接続してなるものである。
【発明の効果】
【００１１】
本発明によれば、入出力方向及びそれと直交する電源端子間方向共に実装密度を高めることができ、スペースを有効に利用できて実装効率の高い半導体装置を製造することができるゲート回路及びディレイ回路を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図面を参照しつつ説明する。
実施の形態１．
図１は、本発明のゲート回路を示す断面平面図である。なお、このゲート回路の回路図は図６に示したものと等価である。図１に示されるレイアウト構造においては、例えばＰ型シリコン基板１の一部に形成されたＮウェル領域２内に互いに離間して設けられる二つ（複数）のＰ型拡散層（第１，第２Ｐ型拡散層）３Ａ，３Ｂと、Ｎウェル領域外のＰ型拡散層１内に互いに離間して設けられる二つ（複数）のＮ型拡散層（第１，第２Ｎ型拡散層）４Ａ，４Ｂと、これら複数のＰ型拡散層３Ａ，３Ｂ及びＮ型拡散層４Ａ，４Ｂの全てを跨るように設けられると共に中央部にメタル配線層との接続ビア６が設けられて入力端子（入力ピン）５が形成されるゲート７Ｂと、ゲート７Ｂの両端近傍に設けられ最も電源側よりの拡散層３Ａ，４Ｂと接続ビア８，９を介して接続される電源端子（電源配線層）１０，１１と、Ｐ型及びＮ型の全ての拡散層３Ａ，３Ｂ，４Ａ，４Ｂを接続ビア８ａ，８ｂ，９ａ，９ｂを介して接続するメタル配線層（第１〜第３配線層）２１，２２，２３とを備えて構成されている。中央部に形成されるメタル配線層、即ち第２Ｐ型拡散層３Ｂと第１Ｎ型拡散層４Ａを接続する第２配線層２２は出力端子（出力ピン）を形成している。
【００１３】
以上の構成において、ゲート７Ｂは二つの電源Ｖｄｄ，Ｖｓｓの間隔長さより若干短い（略等しい）程度の長さ、即ちＰ型シリコン基板１と略同じ幅を有し、複数の拡散層３Ａ，３Ｂ，４Ａ，４Ｂがその略全長に亘って形成されている。また、同一導電型の拡散層を接続する第１及び第３配線層２１，２３と、電源端子１０，１１及び異なる導電型拡散層（第２Ｐ型拡散層及び第１Ｎ型拡散層）を接続する第２配線層（出力端子）２２とは、ゲート７Ｂに対しそれぞれ反対側の面上に形成されている。そして、第１及び第２拡散層３Ａ，３Ｂ及びゲート７Ｂにより相補型トランジスタの一方のトランジスタ（Ｐｃｈ（ＰＭＯＳ）トランジスタ）が構成され、第３及び第４拡散層４Ａ，４Ｂ及びゲート７Ｂにより相補型トランジスタの他方のトランジスタ（Ｎｃｈ（ＮＭＯＳ）トランジスタ）が構成されている。また、相補型トランジスタの各トランジスタがゲート７Ｂを共通として電源端子１０，１１と出力端子（第２配線層２２）間で互いに直列接続された二つのトランジスタにより構成されている。
【００１４】
以上の構成において、第１の所定のゲート電圧に対しては、Ｖｄｄ電源端子から第１配線層２１にかけて第１の導電チャネルが形成され、第１配線層２１から第２配線層２２にかけて第２の導電チャネルが形成される。一方第２の所定のゲート電圧に対しては、Ｖｓｓ電源端子から第３配線層２３にかけて第３の導電チャネルが形成され第３配線層から第２配線層２２にかけて第４の導電チャネルが形成される。
【００１５】
こうして、図５に示した従来のゲート回路（第１例）に対して実施の形態１におけるゲート回路は、略同じスペースにおいてゲート抵抗を増大することができると共に導電チャネルを延長することができ、より大きな遅延量を確保することができる。また、消費電力も削減することができる。一方、図７に示した従来のゲート回路（第２例）に比較すると、入出力間方向の幅を削減することができて実装密度を高めることができる。
【００１６】
実施の形態２．
実施の形態１では各拡散層をメタル配線層で接続したが、これらを拡散層で接続（短絡）するようにしても良い。図２はそのようなゲート回路を示す断面平面図であり、各拡散層３Ａ，３Ｂ，４Ａ，４Ｂの接続部３１，４１がゲートに対して電源端子１０，１１及び出力端子（第２配線層２２）が形成される拡散層とは反対側の面に形成される。このような構成によれば、拡散層の形成プロセスにおいて接続部を同時に形成することができる。これによれば、同一導電型の拡散層（図１の第１、第３配線層）２１，２３を接続するための配線層形成プロセスを省略することができ、この配線空きスペースができることによる配線性向上（他の配線を配置することができる）を図ることができる。
【００１７】
実施の形態３．
実施の形態１及び実施の形態２では、相補型トランジスタの一方を形成する拡散層が二つの場合について説明したが、三つ以上であっても良い。その構成図を図３に示す。図３では、図２に示したと同様に複数の拡散層３Ａ〜３Ｎ、４Ａ〜４Ｎを拡散層で接続する場合について図示しているが、図１に示すようにメタル配線層で接続（短絡）するようにしても良いことは言うまでもない。
【００１８】
実施の形態４．
なお、実施の形態１〜３に示したゲート回路を複数段直列（縦列）させてより大きな遅延量を有するディレイ回路を構成することができることは言うまでもない。また、実施の形態１〜３に示したゲート回路にインバータを直列に接続してディレイ回路を構成することができることも言うまでもない。このようなディレイ回路によれば、高い実装密度が確保できると共に、大きな遅延時間を容易に確保することができる。
【００１９】
以上の実施の形態においては、シングルウェルの場合について説明したが、ツインウェル、トリプルウェルにおいても同様に本発明を適用でき、また基板としてＰ型シリコン基板を用いる場合について説明したがＮ型シリコン基板を用いるようにしても良いことは言うまでもない。
【００２０】
（付記１）入力端子に接続されるゲートを共通として、二つの電源端子と出力端子との間のそれぞれに導電型の互いに異なるトランジスタを直列に接続してなる相補型トランジスタから構成されるゲート回路であって、前記導電型の互いに異なるトランジスタそれぞれが前記各電源端子と前記出力端子との間に直列に接続される複数のトランジスタによって構成されるゲート回路において、
前記ゲートを線状に延設すると共に、前記ゲートの線方向に沿って複数の拡散層を設け、前記電源端子と出力端子との間に直列に接続される前記複数のトランジスタそれぞれの導電チャネルを前記各拡散層に形成してなるゲート回路。
（付記２）付記１に記載のゲート回路において、
前記ゲートは直線状をなしていることを特徴とするゲート回路。
（付記３）請求項１に記載のゲート回路において、
前記ゲートは直線状をなし、入力側から出力側へのかけての方向に対してほぼ直交していることを特徴とするゲート回路。
（付記４）付記１又は付記２に記載のゲート回路において、
前記複数の拡散層がメタル配線により短絡されることを特徴とするゲート回路。
（付記５）付記１又は付記２に記載のゲート回路において、
前記複数の拡散層が接続用拡散層により短絡されていることを特徴とするゲート回路。
（付記５）付記１乃至付記５のいずれかに記載のゲート回路を複数直列に接続してなるディレイ回路。
（付記６）付記１乃至付記６のいずれかに記載のゲート回路の出力側にインバータを備えてなるディレイ回路。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施の形態１を示す断面平面図である。
【図２】本発明の実施の形態２を示す断面平面図である。
【図３】本発明の実施の形態３を示す断面平面図である。
【図４】従来のゲート回路の第１例を示す回路図である。
【図５】図４に示したゲート回路のレイアウト構造を示す断面平面図である。
【図６】従来のゲート回路の第２例を示す回路図である。
【図７】図６に示したゲート回路のレイアウト構造を示す断面平面図である。
【符号の説明】
【００２２】
１  Ｐ型シリコン基板、２  Ｎウェル、３Ａ，３Ｂ，４Ａ，４Ｂ，３Ｎ，４Ｎ  拡散層、５  入力端子、６，８，８ａ，８ｂ，９，９ａ，９ｂ，１２，１３  接続ビア、７Ｂ  ゲート、１０，１１  電源端子、２１  第１配線層、２２  第２配線層（出力端子）、２３  第３配線層、３１，４１  接続部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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