(57)【要約】【目的】  ｈｉｇｈ−ｋ材料絶縁膜の下地層となる下地膜の寿命データを取得する方法を提供し、ひいてはｈｉｇｈ−ｋ材料をゲート絶縁膜に用いた電界効果トランジスタの寿命試験の方法を提供する。【構成】  ｐ型基板１０２と下地膜１０３とｈｉｇｈ−ｋ膜１０４とゲート電極１０５とを有する半導体装置を用いて、前記下地膜１０３における絶縁膜寿命を示す絶縁膜寿命データを取得する絶縁膜寿命データ取得方法であって、ゲート電極１０５に負バイアスを印加する負バイアス印加工程と、ｐ型基板１０２から前記下地膜１０３と前記ｈｉｇｈ−ｋ膜１０４とを経由して前記ゲート電極１０５へ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記下地膜１０３の絶縁膜寿命データとして取得する取得工程と、を備えたことを特徴とする。【選択図】        図１
2005277305.tif 000002
【特許請求の範囲】
【請求項１】
ｐ型半導体と前記ｐ型半導体上に形成された下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜と前記高誘電率材料絶縁膜上に形成された導電膜とを有する半導体装置を用いて、前記下地絶縁膜における絶縁膜寿命を示す絶縁膜寿命データを取得する下地絶縁膜寿命データ取得方法であって、
前記導電膜に負バイアスを印加する負バイアス印加工程と、
負バイアスが印加された前記導電膜への前記下地絶縁膜と前記高誘電率材料絶縁膜とを経由して前記ｐ型半導体から流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記下地絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする下地絶縁膜寿命データ取得方法。
【請求項２】
前記半導体装置として、前記導電膜をゲート電極とするｎ型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを用いたことを特徴とする請求項１記載の下地絶縁膜寿命データ取得方法。
【請求項３】
前記半導体装置として、前記ｐ型半導体がｐ型ウエルとしてｎ型基板上に形成された前記ｎ型ＭＩＳキャパシタを用いたことを特徴とする請求項２記載の下地絶縁膜寿命データ取得方法。
【請求項４】
前記半導体装置として、前記導電膜をゲート電極とするｎ型電解効果トランジスタを用いたことを特徴とする請求項１記載の下地絶縁膜寿命データ取得方法。
【請求項５】
基板上に下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜とをゲート絶縁膜として有するｐ型電解効果トランジスタにおける前記下地絶縁膜の絶縁膜寿命を示す絶縁膜寿命データを取得する下地絶縁膜寿命データ取得方法であって、
ゲートに負バイアスを印加する負バイアス印加工程と、
負バイアスが印加された前記ゲートへ、前記ゲートに負バイアスが印加されることにより前記基板上に形成された反転層から前記ゲート絶縁膜を経由して流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記下地絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする下地絶縁膜寿命データ取得方法。
【請求項６】
前記高誘電率材料絶縁膜は、材料として、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）とハフニウムシリケイト（ＨｆＳｉＯｘ）とイットリア（Ｙ２Ｏ３）と酸化ランタン（Ｌａ２Ｏ３）と酸化ユウロピウム（ＥｕＯ）と酸化ツリウム（Ｔｍ２Ｏ３）と酸化ジルコニウム（ＺｒＯ２）とハフニア（ＨｆＯ２）とのうち、少なくとも１つを含有することを特徴とする請求項１〜５のいずれか記載の下地絶縁膜寿命データ取得方法。
【請求項７】
前記高誘電率材料絶縁膜は、材料として、ハフニウムアルミネイト（ＨｆＡｌＯｘ）とアルミナ（Ａｌ２Ｏ３）とのうち、少なくとも１つを含有することを特徴とする請求項１〜４のいずれか記載の下地絶縁膜寿命データ取得方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率材料を絶縁膜として用いた半導体素子の寿命試験方法、特に、電界効果トランジスタ用のゲート絶縁膜とした高誘電率材料絶縁膜の下地絶縁膜における寿命データ取得方法に関する。
【背景技術】
【０００２】
シリコンを用いた集積回路技術は驚くべき速度で発展を続けている。微細化技術の進歩に伴って素子の寸法が縮小され、より多くの素子を１つのチップ内に集積することが可能となり、その結果、より多くの機能を実現することが可能になった。シリコンを用いた集積回路では素子の寸法が小さくなるにつれ、ゲート絶縁膜の厚さも減ってきた。素子の更なる微細化は可能ではあるが、従来のゲート絶縁膜材料である二酸化シリコンでは、事実上、限界まで薄膜化が進んでいる。
【０００３】
このようにゲート絶縁膜の膜厚が薄くなると、同ゲート絶縁膜は絶縁破壊し易くなるので、ＬＳＩ（大規模集積回路）の信頼性に影響するようになる。このためＬＳＩを製品として出荷するにあたっては、予めゲート絶縁膜に寿命試験を施すことによりその寿命の予測を行って、品質保証を与えるようにしている。このような寿命試験は、加速環境下でのＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）試験方法により行われている。加速環境下でのＴＤＤＢ試験とは、ゲート電極−基板間に印加する電圧を実使用の電圧よりも大きく設定し、温度を上げて、リーク電流量をモニターし、リーク電流値の急激な変化が観測されるまでの時間を寿命とする方法である。言い換えれば、ゲート絶縁膜にゲート電極を介して電圧をかけてその絶縁破壊に至るまでの時間、すなわち寿命を予測するようにしている。同ゲート絶縁膜に電圧をかけ続けると、時間の経過につれてリーク電流が流れ始めて、ある時間が経過するとリーク電流が増大して同ゲート絶縁膜は絶縁破壊に至ることになる。
【０００４】
ここで、実際の寿命保証においては、予め想定されるチップとなる領域中の全てのＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造におけるゲート部分の総面積である全ゲート面積、例えば、０．１ｃｍ２での寿命を推定しなければならない。膜厚が厚い従来のゲート酸化膜の評価においては、全ゲート面積（例えば、０．１ｃｍ２）と同等な面積を有するＭＩＳキャパシタあるいはトランジスタアレーを製造し、製造されたＭＩＳキャパシタあるいはトランジスタアレー１つについてのＴＤＤＢ寿命を計測することにより、面積換算なしで寿命推定が可能であった。しかし、極薄のゲート絶縁膜を有する電界効果トランジスタの場合、例えば、０．１ｃｍ２のような大面積を有するＭＩＳキャパシタあるいはトランジスタアレーなどを製造することが困難である。したがって、１つのＭＩＳキャパシタあるいはトランジスタアレーを利用したＴＤＤＢ試験によって全ゲート面積の破壊時を検出することが困難である。そこで、現在では、できるだけ多くの小面積デバイスのＴＤＤＢ計測を実施し、統計的なデータ処理により面積の換算を行って、寿命推定を行っている。従来のゲート絶縁膜の信頼性試験の方法については、例えば、特許文献１、２に開示されている。
【０００５】
また、現在使用されている最も薄い二酸化シリコンのゲート絶縁膜の厚さは約２ｎｍであるが、二酸化シリコンをこれ以上薄膜化すると、直接的トンネル効果によって大きなリーク電流が生じ、消費電力が大きくなってしまう。さらに、そのような薄い二酸化シリコンは、原子の数層から形成されるので、そのような膜を均一性良く、量産するには厳密な製造制御が必要となる。
そこで、更なる素子の微細化と消費電力化を両立するために、二酸化シリコンより厚く形成されても同等以上のトランジスタ性能が得られる“高誘電率（ｈｉｇｈ−ｋ）材料”の開発が精力的に進められている。有力候補となっている材料は、ジルコニア、ハフニアなどのＩＶ族酸化物と二酸化シリコン固溶体であるシリケートやＩＶ族酸化物とアルミナの固溶体であるアルミネートなどである。シリケートをゲート絶縁膜に用いた電界効果トランジスタは、例えば、特許文献３に開示されている。
【０００６】
従来のゲート絶縁膜であるシリコン酸化膜（ＳｉＯ２）やシリコン酸窒化膜（ＳｉＯＮ）は単層であったが、ｈｉｇｈ−ｋゲート絶縁膜は、Ｓｉ基板に直接接触した状態ではなく、Ｓｉ基板との間に下地膜、あるいは、界面膜と呼ばれる１ｎｍ以下のＳｉＯ２やＳｉＯＮを形成された状態で使用される。この下地膜は、電界効果トランジスタのチャネルとなるＳｉ基板表面とゲート絶縁膜の界面を平坦で欠陥の少ない状態に保つことに加えて、チャネルを流れるキャリアの移動度低下を防止する働きがある。
【０００７】
ｈｉｇｈ−ｋゲート絶縁膜はＳｉＯ２やＳｉＯＮに比べて膜中に多くの固定電荷があり、この電荷がチャネルを流れるキャリアをクーロン散乱により散乱する為、キャリア（電子、または、正孔）の移動度が低下する。この散乱はチャネルから離れたところに存在する電荷によるものなのでリモートクーロン散乱と呼ばれている。リモートクーロン散乱による移動度低下に関しては、例えば、非特許文献１に記載されている。
【０００８】
また、ｈｉｇｈ−ｋ材料の誘電率が大きいのは、ｈｉｇｈ−ｋ材料を構成するイオンが比較的大きく動ける為であるが、このため、ｈｉｇｈ−ｋ材料の格子振動はＳｉＯ２やＳｉＯＮに比べて大きい。この格子振動（フォノン）がチャネルを流れるキャリアと相互作用を起こすことにより、キャリアの移動度が低下する。この散乱はリモートフォノン散乱と呼ばれている。リモートフォノン散乱による移動度低下に関しては、例えば、非特許文献２に記載されている。
【０００９】
したがって、ＳｉＯ２やＳｉＯＮなどの比較的誘電率の小さな材料で構成される下地膜をｈｉｇｈ−ｋ膜とＳｉ基板との間に挟むことにより、散乱の原因となる電荷やフォノンがチャネルから遠ざけられる為、移動度の低下が防止されるわけである。下地膜の厚さとｈｉｇｈ−ｋゲート絶縁膜を用いたトランジスタの移動度との関係については、例えば、非特許文献３に記載されている。
【特許文献１】特開平１１−２８４０４０号公報
【特許文献２】特開２００３−３３２３９９号公報
【特許文献３】特開平１１−１３５７７４号公報
【非特許文献１】マイクロエレクトリック・エンジニアリング６５号４４７頁（Ｍｉｃｒｏｅｌｅｃｔｒｉｃ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｖｏｌ．  ６５  （２００３）ｐ．４４７）
【非特許文献２】ジャーナル・オブ・アプライドフィジックス  ９０号  ４５８７頁（Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｖｏｌ．  ９０  （２００１）  ｐ．４５８７）
【非特許文献３】ジャパニーズジャ−ナル・オブ・アプライドフィジックス  ４０号  ４５２１頁  （Ｊａｐａｎｅｓｅ  Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ  Ｖｏｌ．  ４１、  （２００２）  ｐ．  ４５２１）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上述したようにｈｉｇｈ−ｋ膜を電界効果トランジスタのゲート絶縁膜として用いる為には、下地膜が不可欠であるが、通常、電界効果トランジスタを作製する工程においてはゲート絶縁膜を形成した後、拡散層やゲート電極の不純物を活性化するために高温の熱処理が加えられる。高温の熱処理は、下地膜の酸化・還元反応や、下地膜とｈｉｇｈ−ｋ膜との相互拡散を引き起こし、欠陥を生成する可能性がある。このような界面反応は初期特性には現れなくとも、長期信頼性には深刻な影響を及ぼす。したがって、ｈｉｇｈ−ｋ膜を電界効果トランジスタのゲート絶縁膜として用いた電界効果トランジスタを備えた半導体装置の製造プロセスの開発、及び、製品の品質、寿命を保証する上では、下地膜の信頼性試験が不可欠となる。
しかし、ｈｉｇｈ−ｋ材料をゲート絶縁膜に用いたＭＩＳ構造の絶縁破壊についてはほとんど調べられておらず、特に、下地膜の信頼性をゲート絶縁膜全体から分離して評価する方法は確立されていない。
【００１１】
本発明の目的は、ｈｉｇｈ−ｋ膜と下地膜の積層構造のゲート絶縁膜を備えた電界効果トランジスタの寿命試験の方法であって、特に、ｈｉｇｈ−ｋ膜の下地層となる下地膜の寿命を試験し、下地膜の寿命データを取得する方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明の下地絶縁膜寿命データ取得方法は、
ｐ型半導体と前記ｐ型半導体上に形成された下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜と前記高誘電率材料絶縁膜上に形成された導電膜とを有する半導体装置を用いて、前記下地絶縁膜における絶縁膜寿命を示す絶縁膜寿命データを取得する下地絶縁膜寿命データ取得方法であって、
前記導電膜に負バイアスを印加する負バイアス印加工程と、
負バイアスが印加された前記導電膜への前記下地絶縁膜と前記高誘電率材料絶縁膜とを経由して前記ｐ型半導体から流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記下地絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする。
【００１３】
後述するように、発明者は、ゲート絶縁膜が下地絶縁膜と前記下地絶縁膜上に形成された高誘電率（ｈｉｇｈ−ｋ）材料絶縁膜とで構成されたｎ型電解効果トランジスタのオフ状態（蓄積層を形成している状態）において、ストレス電圧を印加した際、ある寿命をもってゲート絶縁膜全体の絶縁破壊に至る前にリーク電流値がある変曲点を持って急激に増大をすることを見出した。リーク電流値が増大するためには、どこかで絶縁劣化がおこっているはずである。そこで、ｐ型電解効果トランジスタのオフ状態と比格しながら、ストレス電圧を印加した際の基板と下地層との界面準位を計測したところ、ｐ型電解効果トランジスタでは、界面準位がほとんど変化していないのに対し、ｎ型電解効果トランジスタでは、界面準位が上昇していた。このことは、ｐ型電解効果トランジスタにおいて、下地層がまだ絶縁劣化していないのに対し、ｎ型電解効果トランジスタにおいて、下地層が絶縁劣化していることを示す。かかる状態の中でリーク電流値がある変曲点を持って急激に増大をするということは、絶縁劣化による欠陥が、下地層において膜厚方向に繋がったためと予想される。絶縁劣化による欠陥が、下地層において膜厚方向に繋がったためにリーク電流値がある変曲点を持って急激に増大をしたのであれば、かかるリーク電流値の時間変化の変曲点が現れるまでの印加時間をゲート絶縁膜全体の寿命からは切り離して前記下地絶縁膜の絶縁膜寿命データとして取得すればよい。
【００１４】
さらに、前記半導体装置として、前記導電膜をゲート電極とするｎ型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを用いたことを特徴とする。
【００１５】
ｎ型電解効果トランジスタのＭＩＳ構造部は、ｎ型ＭＩＳキャパシタと等価であるから、ｎ型電解効果トランジスタを製造しなくても構わない。
【００１６】
さらに、前記半導体装置として、前記ｐ型半導体がｐ型ウエルとしてｎ型基板上に形成された前記ｎ型ＭＩＳキャパシタを用いてもよい。
【００１７】
ＣＭＯＳ構造の半導体装置のように、ｎ型電解効果トランジスタとｐ型電解効果トランジスタとを製造する場合、例えば、ｎ型基板を用いたとしてもｐ型ウエルを形成することで同様に前記下地絶縁膜の絶縁膜寿命データを取得することができる。
【００１８】
もちろん、前記半導体装置として、上述した前記導電膜をゲート電極とするｎ型電解効果トランジスタを用いても構わない。
【００１９】
本発明の下地絶縁膜寿命データ取得方法は、
基板上に下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜とをゲート絶縁膜として有するｐ型電解効果トランジスタにおける前記下地絶縁膜の絶縁膜寿命を示す絶縁膜寿命データを取得する下地絶縁膜寿命データ取得方法であって、
ゲートに負バイアスを印加する負バイアス印加工程と、
負バイアスが印加された前記ゲートへ、前記ゲートに負バイアスが印加されることにより前記基板上に形成された反転層から前記ゲート絶縁膜を経由して流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記下地絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする。
【００２０】
基板上に下地絶縁膜と前記下地絶縁膜上に形成されたｈｉｇｈ−ｋ材料絶縁膜とをゲート絶縁膜として有するｐ型電解効果トランジスタを用いて、下地絶縁膜との基板側界面にｐ型である反転層を形成することにより、ｐ型である反転層から下地絶縁膜を経由してリーク電流が流れる回路を形成することで、同様に、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データとして取得する。
【００２１】
また、前記高誘電率材料絶縁膜は、材料として、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）とハフニウムシリケイト（ＨｆＳｉＯｘ）とイットリア（Ｙ２Ｏ３）と酸化ランタン（Ｌａ２Ｏ３）と酸化ユウロピウム（ＥｕＯ）と酸化ツリウム（Ｔｍ２Ｏ３）と酸化ジルコニウム（ＺｒＯ２）とハフニア（ＨｆＯ２）とのうち、少なくとも１つを含有することを特徴とする。
【００２２】
また、ｎ型電解効果トランジスタのオフ状態、或いはｎ型ＭＩＳキャパシタの蓄積状態を用いる場合には、さらに、前記高誘電率材料絶縁膜の材料として、ハフニウムアルミネイト（ＨｆＡｌＯｘ）とアルミナ（Ａｌ２Ｏ３）とのうち、少なくとも１つを含有してもよい。
【発明の効果】
【００２３】
本発明によれば、上述した変曲点を現れるまでの期間（時間）を計測することにより、下地絶縁膜の絶縁膜寿命データを取得することができる。すなわち、ｎ型電解効果トランジスタのオフ状態での寿命とｐ型電解効果トランジスタのオン状態での寿命とを計測することができる。通常、オン／オフのうち一方だけを用いることは考えにくいので、かかる寿命を電解効果トランジスタの寿命とすれば、より安全サイドでの寿命を推定することができる。さらに、下地絶縁膜の絶縁膜寿命データを取得することができるので、例えば、全ゲート面積（例えば、０．１ｃｍ２）よりも小面積なできるだけ多くのデバイスついて、同様の手法により下地絶縁膜の絶縁膜寿命データを取得することにより、統計的なデータ処理により面積の換算を行って、１チップのデバイスとしての寿命推定を行うことができる。
【発明を実施するための最良の形態】
【００２４】
以下、各実施の形態では、導電膜に負バイアス印加する負バイアス印加工程と、負バイアスが印加された前記導電膜へ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記下地絶縁膜の絶縁膜寿命データとして取得する取得工程とを備えた下地絶縁膜寿命データ取得方法を説明する。
【００２５】
実施の形態１．
図１は、実施の形態１における電界効果トランジスタの寿命試験の方法を説明するための構成を示す図である。
図１では、ｎ型電解効果トランジスタを用いている。実施の形態１におけるｎ型電解効果トランジスタは、一例として、素子分離絶縁膜１０１が形成されたｐ型半導体の一例であるｐ型基板１０２上に、下地絶縁膜となる下地膜１０３、高誘電率材料絶縁膜となるｈｉｇｈ−ｋ膜１０４、導電膜となるゲート電極１０５が形成されている。また、ソース、ドレインにつながるｎ＋拡散層１０６がｐ型基板１０２に形成されている。素子分離絶縁膜１０１の材料としては、例えば、ＳｉＯ２を用いる。また、下地膜１０３（或いは、界面膜とも呼ばれる）として、同様に、ＳｉＯ２を用いる。あるいは、ＳｉＯＮを用いてもよい。少なくとも高誘電率膜よりも誘電率の低い材料を用いる。下地膜１０３は、例えば、１ｎｍ以下に形成される。下地膜１０３を形成することにより、電界効果トランジスタのチャネルとなるＳｉ基板表面とゲート絶縁膜との界面を平坦で欠陥の少ない状態に保つことに加えて、チャネルを流れるキャリアの移動度低下を防止させることができる。ｈｉｇｈ−ｋ膜１０４の材料として、例えば、ＨｆＳｉＯＮを用いる。ゲート電極１０５は、例えば、ポリシリコン（多結晶シリコン）を用いる。ポリシリコンを用いる場合、さらに、イオン注入等によりｎ＋ドーピングをおこなうことが望ましい。ｎ＋ドーピングをおこなうことで低抵抗化を図るなど抵抗値を制御することができる。ｎ＋拡散層１０６は、イオン注入等によりｎ＋ドーピングをおこないアニール等により拡散させることで形成すればよい。また、ｐ型基板１０２は、地絡されている。ゲート電極１０５には、負バイアスが印加可能に構成されている。
【００２６】
ｎ型電解効果トランジスタのゲート電極１０５に負バイアスを印加して、電流計を用いてゲート電極１０５への下地膜１０３、ｈｉｇｈ−ｋ膜１０４と経由してｐ型基板１０２から流れるゲートリーク電流の時間変化を測定する。ゲートリーク電流の主成分は、ｐ型基板１０２から供給される正孔（ｈ＋）となる。
【００２７】
図２は、実施の形態１における電界効果トランジスタの寿命試験を電界効果トランジスタの代わりにＭＩＳキャパシタを用いておこなう場合の構成を説明するための図である。
図２に示すように、ｎ型キャパシタとして、素子分離絶縁膜１０１が形成されたｐ型基板１０２上に、下地膜１０３、ｈｉｇｈ−ｋ膜１０４、ゲート電極１０５が形成されている。ｎ型電解効果トランジスタとゲート絶縁膜が位置するＭＩＳ構造部が等価であるｎ型キャパシタを用いても、ゲート絶縁膜の寿命を評価するにあたっては、同様な結果を得ることができる。ｎ型電界効果トランジスタの代わりにｎ型ＭＩＳキャパシタを用いることにより、試験対象を製造する際の工程を少なくすることができる。また、ｎ型電界効果トランジスタのｎ＋拡散層１０６が必要ない分、ゲート電極１０５の面積を大きくすることができる。ここでは、ｎ型キャパシタの蓄積側を用いたので、やはり、主要なキャリアは正孔である。後述するように、この正孔が下地膜１０３を劣化させ、下地膜１０３の破壊を引き起こすのである。ここで、図２では、下地膜１０３、ｈｉｇｈ−ｋ膜１０４が、ゲート電極１０５の幅に合わせてパターン形成されているが、これに限るものではなく、全面に形成されていてもよい。少なくともゲート電極１０５の下層全面に下地膜１０３、ｈｉｇｈ−ｋ膜１０４が形成されていればよい。
【００２８】
図３は、ＨｆＳｉＯＮとＳｉＯ２の積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
ここで、ＨｆＳｉＯＮの膜厚は３ｎｍ、ＳｉＯ２の膜厚は０．５ｎｍとした。酸化膜換算膜厚は１．５ｎｍである。
図４は、ＨｆＡｌＯｘとＳｉＯＮの積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
ここで、ＨｆＡｌＯｘの膜厚は３ｎｍ、ＳｉＯＮの膜厚は０．９ｎｍとした。酸化膜換算膜厚は１．５ｎｍである。
ＳｉＯ２では薄膜化できない１．５ｎｍに相当する下地膜１０３とｈｉｇｈ−ｋ膜１０４との組み合わせにした。すなわち、ｈｉｇｈ−ｋ膜を用いることとなる酸化膜換算膜厚が１．５ｎｍ以下でデータを取得することで、実際の条件に近い状態でのデータを測定した。
【００２９】
図３、４において、ストレス電圧はオフ状態（蓄積状態）で、すなわち、n型ＦＥＴではゲート負バイアス、ｐ型ＦＥＴではゲート正バイアスを印加した。いずれの場合も、ｐ型ＦＥＴでは界面準位密度に変化が無いのに対して、n型ＦＥＴではストレス時間と共に界面準位が増大しているのがわかる。この結果は、ｐ型ＦＥＴにゲート正バイアスを印加した場合にはＳｉ基板界面に欠陥が発生していないのに対し、n型ＦＥＴにゲート負バイアスを印加した場合にはＳｉ基板界面に欠陥が発生していることを示している。Ｓｉ基板界面に接しているのは、下地膜である。ｐ型半導体から供給される正孔が下地膜を劣化させる。すなわち、ｐ型ＦＥＴにゲート正バイアスを印加した場合には下地膜よりもｈｉｇｈ−ｋ膜に絶縁劣化が先に生じていくのに対し、n型ＦＥＴにゲート負バイアスを印加した場合にはｈｉｇｈ−ｋ膜よりも下地膜に絶縁劣化が先に生じていくことを示す。n型ＦＥＴにゲート負バイアスを印加した場合において、この欠陥が下地膜の膜厚方向につながると下地膜が絶縁破壊に至る。ｈｉｇｈ−ｋ膜よりも下地膜に絶縁劣化が先に生じていくことから、n型ＦＥＴにゲート負バイアスを印加する試験により下地膜をゲート絶縁膜全体から切り離して下地膜の絶縁寿命を計測することができる。
【００３０】
図５は、ＨｆＳｉＯＮとＳｉＯ２の積層膜をゲート絶縁膜に用いたｎ型キャパシタにゲート負バイアスを印加した場合の、ゲートリーク電流の時間依存性を示した図である。
図５において、ＨｆＳｉＯＮの膜厚は３ｎｍ、ＳｉＯ２の膜厚は１．２ｎｍとした。酸化膜換算膜厚は２．２ｎｍである。図２に示す回路を測定に用いた。図５に示すように、ある時点で、下地膜の絶縁破壊が起こり、ゲートリーク電流が急激に増大（図５では、４１で示される範囲）している。その後、残ったＨｆＡｌＯｘに電圧がかかるようになり、ストレスにより発生したＨｆＳｉＯＮ膜中の欠陥によるリーク電流の増大（図５では、４２で示される範囲）が観測されている。この欠陥がＨｆＳｉＯＮ膜の膜厚方向につながるとさらにＨｆＳｉＯＮ膜の絶縁破壊（図５では、４３で示される範囲）に至る。したがって、n型ＦＥＴまたはｎ型キャパシタのゲート電極に負バイアスを印加し、ゲートリーク電流の時間変化を観測し、ゲートリーク電流に急激な増大が生じた時点（図５では、４１で示される範囲の増大が生じた変曲点における時点）を絶縁破壊が起こった時刻として、それまでの印加時間を下地絶縁膜寿命データとして取得する。かかる印加時間から下地絶縁膜の寿命予測を行うことができる。言い換えれば、かかる印加時間から寿命予測を行うことで、下地膜の信頼性を試験することができる。なお、図５の例では１．２ｎｍと比較的厚い下地膜を用いている為、３．９Ｖと比較的高いストレス電圧で試験を行っており、そのため、下地膜の絶縁破壊が起こった後、ＨｆＳｉＯＮに高い電圧が印加される。その結果、実用的な試験時間の範囲内でＨｆＳｉＯＮの絶縁破壊が観測されている。下地膜がもっと薄い場合には、ストレス電圧を低くするので、ＨｆＳｉＯＮの劣化によるゲートリーク電流の増大は観測されるが、ＨｆＳｉＯＮの絶縁破壊にまでは至らないことが多い。
【００３１】
図６は、ｎ型ＦＥＴのオフ側、または、ｎ型キャパシタの蓄積側のゲートに負バイアスを印加する場合の電圧とゲートリーク電流との関係を説明するための図である。
図１或いは図２の構成を用いて、ゲートに負バイアスを印加する場合、通常使用する電圧を印加したのでは、寿命試験が長期になりすぎてしまい事前の製品評価にならない。よって、加速試験を行うことが望ましいが、絶縁耐圧を印加したのでは、瞬時に絶縁破壊してしまい、これも寿命試験にならない。よって、加速試験による寿命試験に用いるストレス電圧は、通常使用電圧と絶縁耐圧との間の電圧が望ましい。図６では、例えば、（ａ）〜（ｅ）で示している。電圧（ａ）を用いる場合よりも電圧（ｅ）を用いる方が、寿命が短いことが予想されるが、かかる加速試験による寿命試験に用いるストレス電圧は、どの程度の加速試験をおこなうかにより適宜選択すればよい。また、試験温度は、装置性能を保証する最高（或いは最低）温度（例えば、最高温度として１２５℃）に設定すればよい。
【００３２】
以上のように、本実施の形態では、ストレスに蓄積側のバイアス状態を用いる為、トランジスタを作製しなくともＭＩＳキャパシタを用いて下地膜の信頼性評価をすることもできるので、製膜プロセス、熱工程などのプロセス開発、工程管理にも適している。
【００３３】
図７は、実施の形態１における電界効果トランジスタの寿命試験を電界効果トランジスタの代わりにｎ型基板上に形成されたＭＩＳキャパシタを用いておこなう場合の構成を説明するための図である。
図７に示すように、ｎ型キャパシタとして、素子分離絶縁膜１０１が形成されたｎ型基板１１２上に、ｐ型ウエル１０７を形成し、ｐ型ウエル１０７の上に下地膜１０３、ｈｉｇｈ−ｋ膜１０４、ゲート電極１０５が形成されるようにしてもよい。ＣＭＯＳ構造の半導体装置のように、ｎ型電解効果トランジスタとｐ型電解効果トランジスタとを製造するような場合、例えば、ｎ型基板を用いたとしてもｐ型ウエルを形成することで、ゲート絶縁膜が位置するＭＩＳ構造部が等価であるｎ型キャパシタを形成することができ、かかるｎ型キャパシタを用いても同様に前記ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データを取得することができる。さらに言えば、ｐ型半導体の正孔が、下地膜１０３、ｈｉｇｈ−ｋ膜１０４を経由してゲート電極１０５側にゲートリーク電流として流れる構成であれば構わない。
【００３４】
実施の形態２．
図８は、実施の形態２における電界効果トランジスタの寿命試験の方法を説明するための構成を示す図である。
図８では、ｐ型電解効果トランジスタを用いている。すなわち、素子分離絶縁膜１０１が形成されたｎ型基板１１２上に、下地膜１０３、ｈｉｇｈ−ｋ膜１０４、ゲート電極１０５が形成されている。また、ソース、ドレインにつながるｐ＋拡散層１１６がｎ型基板１１２に形成されている。ゲート電極１０５は、上記実施の形態と同様、例えば、ポリシリコン（多結晶シリコン）を用いる。ポリシリコンを用いる場合、さらに、イオン注入等によりｐ＋ドーピングをおこなうことが望ましい。ｐ＋ドーピングをおこなうことで低抵抗化を図るなど抵抗値を制御することができる。ｐ＋拡散層１１６は、イオン注入等によりｐ＋ドーピングをおこないアニール等により拡散させることで形成すればよい。ｎ型基板１１２は、電流計を介して地絡されている。ｐ＋拡散層１１６も地絡されている。ゲート電極１０５には、負バイアスが印加可能に測定回路が構成されている。図示していないが、図８のようにｎ型基板１１２を用いずにｐ型基板を用いた場合には、ｎ型ウエルを形成し、ｎ型ウエル内にｐ＋拡散層１１６を形成するようにしてもよい。
【００３５】
ｐ型電解効果トランジスタのゲート電極１０５に閾値電圧以上の負バイアスを印加して、下地膜１０３との界面となる基板表面にｐ型となる反転層１０８を形成させる。そして、電流計を用いてゲート電極１０５へ下地膜１０３、ｈｉｇｈ−ｋ膜１０４と経由して反転層１０８から流れるゲートリーク電流の時間変化を測定する。
【００３６】
ＦＥＴを使用する場合、図８に示すように、ｐ＋ゲート電極のｐ型ＦＥＴの反転側を用いても良い。ゲート電極に閾値電圧以上の負バイアスを印加することで基板表面付近に反転層１０８が形成され、この反転層から供給される正孔がゲート電流の主要な成分となる。したがって、ゲート電流とソース・ドレイン電流がほぼ等しくなり、基板電流は１桁以上小さくなる。
そして、下地膜の絶縁破壊が起こるとｐ＋ゲート電極へと基板側から流れる正孔を主成分とするゲート電流（Ｉｇ）が急激に増大するので絶縁破壊を容易に判定することができる。かかるゲート電流に急激な増大が生じた時点を下地膜１０３の絶縁破壊が起こった時刻として、それまでの印加時間を絶縁膜寿命データとして取得し、かかる印加時間から下地膜１０３の寿命予測を行うことができる。
【００３７】
図９は、ＨｆＡｌＯｘとＳｉＯＮの積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
ここで、ＨｆＡｌＯｘの膜厚は２．５ｎｍ、ＳｉＯＮの膜厚は０．７５ｎｍとした。酸化膜換算膜厚は１．３５ｎｍである。ストレス電圧はオン状態（反転状態）で、すなわち、ｎ型ＦＥＴではゲート正バイアス、ｐ型ＦＥＴではゲート負バイアスを印加した。ｐ型ＦＥＴではストレス時間と共に界面準位が増大しているのがわかる。この結果も、ｐ型ＦＥＴのオン状態では、図３，４において説明したように、下地膜に絶縁劣化が生じ、ゲートリーク電流を測定した場合には、最初の急激な上昇で判断できる最初の絶縁破壊が下地膜で律速されることを示している。一方、ｎ型ＦＥＴでは、ｐ型ＦＥＴと比べてその増加量は少ないが、徐々に界面準位密度が増加している。
【００３８】
図１０は、ｐｏｌｙＳｉ／ＨｆＡｌＯｘ／ＳｉＯ２ゲートスタック構造のゲート電極に正バイアスを印加した場合のバンドダイヤグラムを示す図である。
図１０に示すように、リーク電流のキャリアとなる電子が、下地膜１０３となるＳｉＯ２のエネルギーバンドは通過するが、ｈｉｇｈ−ｋ膜１０４となるＨｆＡｌＯｘのエネルギーバンドは通過していない。このことは、信頼性試験を行うようなバイアス電圧を印加した状態において、ｎ型ＦＥＴの反転側ではリーク電流がほとんど下地膜１０３のみによって絶縁（制限）されていることを示している。そのために、ｈｉｇｈ−ｋ膜１０４の絶縁破壊が起こってもゲート電流の変化にほとんど影響を及ぼさない。すなわち、かかる場合、絶縁破壊は、ｐ型トランジスタのオフ状態（或いは、ｐ型キャパシタの蓄積側）のときと同様に下地膜ではなく、ＨｆＡｌＯｘの絶縁破壊で律速されていることが推定される。ただし、大きな電流が下地膜を流れるため、下地膜自体も徐々に劣化しているわけである。もし下地膜の品質が低く寿命が短い場合には、絶縁破壊が下地膜の破壊で律速されることもある。
【００３９】
したがって、ｐｏｌｙＳｉ／ＨｆＡｌＯｘ／ＳｉＯ２ゲートスタック構造で構成される場合には、本実施の形態２におけるｎ型ＦＥＴの反転側での測定は、下地膜の寿命を分離して評価できるとは言えないため、適していない。また、その他のｈｉｇｈ−ｋ材料、特に、ＨｆＯ２、ＨｆＳｉＯＮなどではｐＦＥＴの閾値電圧がｎＦＥＴの閾値電圧と比べて高くなることが知られている。このように閾値電圧が非対称な場合には、実施の形態１に加えて本実施の形態２の寿命試験を行うとなお望ましい。
【００４０】
なお、上記各実施の形態において、ＨｆＳｉＯＮの他、ＨｆＳｉＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＥｕＯ、Ｔｍ２Ｏ３、ＺｒＯ２、ＨｆＯ２など他のＨｉｇｈ−Ｋゲート絶縁膜材料についても、同様の寿命試験方法が使用できる。また、ＨｆＡｌＯｘ、Ａｌ２Ｏ３などのＨｉｇｈ−Ｋゲート絶縁膜材料については、上述したように実施の形態２の寿命試験方法を使用せずに、実施の形態１の寿命試験方法を使用するとよい。
【００４１】
また、上記各実施の形態ではｈｉｇｈ−ｋ膜１０４と下地膜１０３の２層構造のゲート絶縁膜を例にとって説明したが、ｈｉｇｈ−ｋ膜の上ＳｉＯ２、シリコン窒化膜（ＳｉＮ）、ＳｉＯＮ、アルミニウムナイトライド（ＡｌＮ）などの上部界面膜を形成した三層構造、或いはそれ以上の層構造のゲート絶縁膜についても上記各実施の形態が適用可能であることは言うまでも無い。
【００４２】
さらに、上記各実施の形態では、ゲート電極として、ｐ＋ポロシリコンを用いたが、これに限るものではなく、アルミニウム（Ａｌ）ゲートや、ポロシリコン上にタングステンシリサイド（ＷＳｉ２）を積層化したポリサイドゲートや、ポロシリコン上にチタンシリサイド（ＴｉＳｉ２）を積層化したサリサイドゲートや、ポロシリコン上にタングステン（Ｗ）を積層化したＷ／ポロシリコン積層ゲート、或いはＷゲートであっても構わないことは言うまでも無い。
【図面の簡単な説明】
【００４３】
【図１】実施の形態１における電界効果トランジスタの寿命試験の方法を説明するための構成を示す図である。
【図２】実施の形態１における電界効果トランジスタの寿命試験を電界効果トランジスタの代わりにＭＩＳキャパシタを用いておこなう場合の構成を説明するための図である。
【図３】ＨｆＳｉＯＮとＳｉＯ２の積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
【図４】ＨｆＡｌＯｘとＳｉＯＮの積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
【図５】ＨｆＳｉＯＮとＳｉＯ２の積層膜をゲート絶縁膜に用いたｎ型キャパシタにゲート負バイアスを印加した場合の、ゲートリーク電流の時間依存性を示した図である
【図６】ｎ型ＦＥＴのオフ側、または、ｎ型キャパシタの蓄積側のゲートに負バイアスを印加する場合の電圧とゲートリーク電流との関係を説明するための図である。
【図７】実施の形態１における電界効果トランジスタの寿命試験を電界効果トランジスタの代わりにｎ型基板上に形成されたＭＩＳキャパシタを用いておこなう場合の構成を説明するための図である。
【図８】実施の形態２における電界効果トランジスタの寿命試験の方法を説明するための構成を示す図である。
【図９】ＨｆＡｌＯｘとＳｉＯＮの積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
【図１０】ｐｏｌｙＳｉ／ＨｆＡｌＯｘ／ＳｉＯ２ゲートスタック構造のゲート電極に正バイアスを印加した場合のバンドダイヤグラムを示す図である。
【符号の説明】
【００４４】
１０１  素子分離絶縁膜
１０２  ｐ型基板
１０３  下地膜
１０４  ｈｉｇｈ−ｋ膜
１０５  ゲート電極
１０６  ｎ＋拡散層
１０７  ｐ型ウエル
１１２  ｎ型基板
１１６  ｐ＋拡散層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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