(57)【要約】      （修正有）【課題】有理数因子によりデジタル信号をデシメートできるようにするフイルタを提供する。【解決手段】デシメーションフィルタは、いずれもカスケード接続された積分器（１２）からサンプルを受け取るようになっている第１および第２の櫛形ブランチ（１６Ａ、１６Ｂ）であって、その第１および第２の櫛形ブランチのデシメータ（１８Ａ、１８Ｂ）は異なる第１および第２の整数デシメーション因子（Ｒ１、Ｒ２）を有する、第１および第２の櫛形ブランチと、第１の櫛形ブランチ（１６Ａ）によって出力される第１の組の連続したサンプルと、第２の櫛形ブランチ（１６Ｂ）によって出力される第２の組の連続したサンプルとを連続してフィルタの出力に供給するためのスイッチング手段（２６、２８）とを備える。そのフィルタはソフトウエア無線システムに適用される。【選択図】図１
2005124155.tif 000002
【特許請求の範囲】
【請求項１】
有理数デシメーション因子（Ｒ）によってデジタル信号をデシメートするためのデシメーションフィルタであって、
カスケード接続された積分器（１２）と、
デシメータ（１８Ａ、１８Ｂ）と、カスケード接続された微分器（２２Ａ、２２Ｂ）とを有する、少なくとも１つの櫛形ブランチ（１６Ａ、１６Ｂ）と
を備えたデシメーションフィルタにおいて、
いずれも前記カスケード接続された積分器（１２）からサンプルを受け取るようになっている第１および第２の櫛形ブランチ（１６Ａ、１６Ｂ）であって、前記第１および第２の櫛形ブランチの前記デシメータ（１８Ａ、１８Ｂ）は異なる第１および第２の整数デシメーション因子（Ｒ１、Ｒ２）を有する、第１および第２の櫛形ブランチと、
前記第１の櫛形ブランチ（１６Ａ）によって出力される第１の組の連続したサンプル（Ｐ１）と、前記第２の櫛形ブランチ（１６Ｂ）によって出力される第２の組の連続したサンプル（Ｐ２）とを連続して前記フィルタの出力に供給するためのスイッチング手段（２６、２８）と
を備えることを特徴とする、デシメーションフィルタ。
【請求項２】
前記第１および第２の整数デシメーション因子（Ｒ１、Ｒ２）は、前記有理数デシメーション因子（Ｒ）と、前記第１および第２のデシメーション因子（Ｒ１、Ｒ２）の平均との間の差の絶対値が１／３以下になるようになされることを特徴とする請求項１に記載のデシメーションフィルタ。
【請求項３】
前記第１の櫛形ブランチ（１６Ａ）によって出力される前記第１の組のサンプルのサンプル数（Ｐ１）および前記第２の櫛形ブランチ（１６Ｂ）によって出力される前記第２の組のサンプルのサンプル数（Ｐ２）は、互いから２倍よりも大きくは異ならないことを特徴とする請求項１または２に記載のデシメーションフィルタ。
【請求項４】
前記第１および第２の整数デシメーション因子Ｒ１、Ｒ２、ならびに前記第１および第２の櫛形ブランチ（１６Ａ、１６Ｂ）によってそれぞれ出力される前記第１および第２の組のサンプルのサンプル数Ｐ１およびＰ２は以下の表に従い、
【表１】
2005124155.tif 000011
ただしＲｉは前記有理数デシメーション因子Ｒの整数部であり、
Ｒｆは前記有理数デシメーション因子Ｒの小数部であることを特徴とする請求項２または３に記載のデシメーションフィルタ。
【請求項５】
前記第１および第２の櫛形ブランチ（１６Ａ、１６Ｂ）によってそれぞれ出力される前記サンプルに、第１および第２の補償利得（Ｇ１、Ｇ２）を適用するようになっている増幅器（２７）を備えることを特徴とする請求項１〜４のいずれか一項に記載のデシメーションフィルタ。
【請求項６】
ｉ＝１およびｉ＝２の場合に前記第１および第２の利得Ｇｉは、
Ｇｉ＝１／（ＭＲｉ）Ｎ
によって与えられ、
ただしＲｉは前記櫛形ブランチｉの前記整数デシメーション因子であり、
Ｎは前記櫛形ブランチｉ内の微分器の数であり、
ＭはＣＩＣフィルタの遅延差であることを特徴とする請求項５に記載のデシメーションフィルタ。
【請求項７】
前記スイッチング手段（２６、２８）は駆動ユニット（２８）を備え、
前記駆動ユニットは、関連するサンプルを供給するために、スイッチングの瞬間の前に、作動していない櫛形ブランチの前記デシメータ（１８Ａ、１８Ｂ）を、ある時間のオフセットをもって始動させるようになっていることを特徴とする請求項１〜６のいずれか一項に記載のデシメーションフィルタ。
【請求項８】
前記オフセットは前記第１の櫛形ブランチと前記第２の櫛形ブランチとの間の位相の不連続を補償するために設定されることを特徴とする請求項７に記載のデシメーションフィルタ。
【請求項９】
前記オフセットはＭＮ（Ｒ２−Ｒ１）／２に依存し、
ただしＲｉは前記櫛形ブランチｉの前記整数デシメーション因子であり、
Ｎは前記櫛形ブランチｉ内の微分器の数であり、
ＭはＣＩＣフィルタの遅延差であることを特徴とする請求項７に記載のデシメーションフィルタ。
【請求項１０】
前記オフセットは待ち時間を補償するために計算されることを特徴とする請求項７〜９のいずれか一項に記載のデシメーションフィルタ。
【請求項１１】
前記オフセットはＭＲｉ（Ｎ−１）に依存し、
ただしＭはＣＩＣフィルタの遅延差であり、
Ｒｉは前記櫛形ブランチｉの前記整数デシメーション因子であり、
Ｎは前記櫛形ブランチｉ内の微分器の数であることを特徴とする請求項１０に記載のデシメーションフィルタ。
【請求項１２】
前記オフセットはパイプライン効果を補償するために計算されることを特徴とする請求項７〜１１のいずれか一項に記載のデシメーションフィルタ。
【請求項１３】
前記オフセットはＬＲｉに依存し、
ただしＬは各櫛形ブランチのパイプラインステージの数であり、
Ｒｉは前記櫛形ブランチｉの前記整数デシメーション因子であることを特徴とする請求項１２に記載のデシメーションフィルタ。
【請求項１４】
有理数デシメーション因子（Ｒ）によってデジタル信号をデシメートするための方法であって、
前記デジタル信号を積分するステップと、
少なくとも１つの櫛形ブランチ（１６Ａ、１６Ｂ）における、前記積分されたデジタル信号をデシメートするステップと、前記デシメートされた、積分されたデジタル信号を微分するステップと
を含む方法において、
第１の櫛形ブランチ（１６Ａ）における、第１の整数デシメーション因子（Ｒ１）によって、前記積分されたデジタル信号のサンプルをデシメートするステップと、
第２の櫛形ブランチ（１６Ｂ）における、第２の整数デシメーション因子（Ｒ２）によって、前記積分されたデジタル信号のサンプルをデシメートするステップであって、前記第１および第２の整数デシメーション因子（Ｒ１、Ｒ２）は異なる、デシメートするステップと、
前記第１の櫛形ブランチ（１６Ａ）によって出力される第１の組の連続したサンプル（Ｐ１）と、前記第２の櫛形ブランチ（１６Ｂ）によって出力される第２の組の連続したサンプル（Ｐ２）とを連続して供給するステップと
を含むことを特徴とする、方法。
【請求項１５】
計算機にロードされるときに、前記計算機が請求項１４に記載の方法を実行できるようにする命令の組を含む、デシメーションフィルタのためのコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
［発明の詳細な説明］
本発明は、有理数因子(rational factor)によってデジタル信号のデシメーション(decimation)を可能にするフィルタであって、
カスケード接続された積分器と、
少なくとも１つの櫛形ブランチ(comb branch)とを備え、該櫛形ブランチは、
デシメータ(decimator)と、
カスケード接続された微分器とを備える、フィルタに関する。
【背景技術】
【０００２】
ソフトウエア定義無線システム(Software Defined Radio system)（ＳＤＲまたはＳＷＲ）は、幅広い種類の信号、変調および帯域幅に対して適応するように意図されている。通常、ＳＤＲ受信機は、高いサンプリングレートで動作する広帯域アナログ／デジタルコンバータ（ＡＤＣ）を使用し、さらに、その信号をデシメートして、応用形態に応じて必要とされる帯域幅のみを保持するであろう。ＡＤＣの一定のサンプリング周波数（Ｆｓ）と信号の最終的な処理レート（Ｆｓ／Ｒ）との間のデシメーション比（Ｒ）は変調タイプによって決まる。それは非常に大きくすることができ、また有理数にすることもできる。
【０００３】
大きなデシメーション比は、カスケード積分（Cascaded Integrator）櫛形フィルタ（ＣＩＣフィルタ）を用いることにより得ることができる。
【０００４】
デシメーションＣＩＣフィルタは、図１に示されるように、最大レートＦｓで動作するカスケード接続されたＮ個の積分器と、Ｒ個の中から１つのみのサンプルを保持するデシメータと、最低レートＦｓ／Ｒで動作するＮ個の櫛ステージ、すなわち微分器とから構成される。最後のパラメータＭ、すなわち遅延差(differential delay)を用いて、フィルタの周波数応答を整形することができ、Ｍは通常、１または２であるように選択される。
【０００５】
ＣＩＣフィルタでは、Ｒは整数になるように制限される。ところが、多くの応用形態において、デシメーションレートは有理数でなければならない。変更されたＣＩＣフィルタを含むいくつかのアーキテクチャが、有理数デシメーションレートを実現するために以前に提案されている。
【０００６】
有理数因子を用いるデシメーションシステムのために３つの手法が存在する。
【０００７】
第１の手法は２つのＣＩＣフィルタをカスケード接続することにあり、一方のＣＩＣフィルタは因子Ｒ１だけレートを増加させる補間器として動作する。他方のＣＩＣフィルタは、因子Ｒ２だけレートを減少させるデシメータとして動作する。その際、新たなサンプリングレートは入力サンプリングレートのＲ１／Ｒ２倍である。中間レートはあまりにも高すぎて実際には達成(work out)されることができないので、補間器に、デシメータが本当に必要とする中間サンプルのみを計算させるために、付加的なロジックが設けられなければならない。そのような方法が、M. Henker、T. Hentschel、G. Fettweisによって、「Time-variant CIC-filters for sample rate conversion with arbitrary rational factors」（6th International Conference on Electronics, Circuits and Systems (ICECS'99), Paphos, Cyprus. IEEE）に記載されている。それは２つのＣＩＣフィルタに加えて、複雑な制御ロジックを追加することを必要とするので、ハードウエアリソースおよび消費電力に関して非常に要求が厳しい。
【０００８】
第２の手法は単一のデシメーションＣＩＣフィルタを含み、最後の積分器ステージとデシメータとの間に１つの補間器が導入される。その補間器は、D. Babic、J. Vesma、M. Renorsによって「Decimation by irrational factor using CIC filter and linear interpolation」（International Conference on Acoustics, Speech, and Signal Processing (ICASSP 2001), Salt Lake City, USA）において開示されるような線形フィルタを用いて、あるいはD. Babic、M. Renforsによって「Programmable modified fractional comb decimation filter」（11th European Signal Processing Conference (EUSIPCO 2002), Toulouse, France）において開示されるような多項式を用いて実現されることができる。そのいずれもハードウエアリソースの増加を暗示する。
【０００９】
最後の手法は多くの場合に、ＨＳＰ５０２１６（Intersil）、ＧＣ４０１６（Texas Instruments）のような市販のデジタルダウンコンバータ（ＤＤＣ）のデータシートにあるように、市販のＤＤＣなどにおいて見いだされる。そのようなデバイスは一般的に、デシメーションＣＩＣの後に、デシメーションＦＩＲフィルタがあり、最後にリサンプラを用いることを特徴とする。リサンプラは実際には、補間器を用いてある一定の因子だけレートを増加させて、その後、所望のサンプリングの瞬間に最も近いサンプルを保持するデバイスである。この方法は、さらに構成を著しく複雑にする追加のＦＩＲ補間器を必要とし、補間因子に反比例する時間ジッタ(time-jitter)を導入する。
【００１０】
最初の２つの手法は厳密な所望の瞬間ｋ×Ｒ／Ｆｓ（ｋは整数である）に中間サンプルの値を計算する傾向があるが、計算にかかるコストが高くなる。第３の手法は追加の補間器を含み、それも構成を複雑にし、時間ジッタを導入する。
【００１１】
【特許文献１】米国特許第６１６３７８７号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
したがって、既知のフィルタは構成が複雑になるか、あるいは高い信号歪みを導入する。
【００１３】
本発明の目的は、有理数因子によってデジタル信号をデシメートできるようにするフィルタを提案することであり、それは上記の方法よりも簡単であり、それゆえ消費電力が少なく、その一方で、高いデシメーションレートの場合でも依然として無視することができるわずかな時間ジッタしか導入しない。
【課題を解決するための手段】
【００１４】
したがって、本発明の主題は、請求項１に記載されるような有理数因子によってデジタル信号をデシメートできるようにするフィルタである。
【００１５】
特定の実施形態によれば、そのフィルタは１つまたは複数の従属請求項の特徴を備える。
【発明を実施するための最良の形態】
【００１６】
本発明は、添付の図面を参照しながら、例示のために与えられるにすぎないが、以下に記載される説明を読めばより深く理解されるであろう。
【００１７】
本発明の原理は、１つではなく、２つの並列な櫛形ブランチを特徴とする、変更されたデシメーションＣＩＣフィルタを用いることである。
【００１８】
本発明によるフィルタ１０が図１に示される。
【００１９】
そのフィルタは、その入力端において、高レート(high rate)Ｆｓで動作するカスケード接続されたＮ個の積分器１４から構成される積分ステージ１２を備える。
【００２０】
櫛１および櫛２で示される２つの並列な櫛形ブランチ１６Ａ、１６Ｂが積分ステージ１２の出力に接続される。各櫛形ブランチはデシメータ１８Ａ、１８Ｂと、Ｎ個の微分器２２Ａ、２２Ｂから構成される微分ステージ２０Ａ、２０Ｂとを備える。
【００２１】
デシメータ１８Ａはデシメーション因子Ｒ１を有し、一方、デシメータ１８Ｂはデシメーション因子Ｒ２を有する。Ｒ１およびＲ２はいずれも整数である。デシメータ１８Ａまたは１８ＢはそれぞれＲ１またはＲ２個のうちから１つのサンプルのみを保持する。
【００２２】
Ｎ個の微分器２２Ａまたは２２Ｂはそれぞれ最低レートＦｓ／Ｒ１またはＦｓ／Ｒ２で動作している。
【００２３】
スイッチング手段２６が、フィルタの出力において、櫛形ブランチ１６Ａまたは櫛形ブランチ１６Ｂのいずれかの出力を選択的に接続するように構成される。
【００２４】
２つの異なる補償利得Ｇ１およびＧ２を有する増幅器２７が、スイッチング手段２６と、フィルタの出力との間に挿入される。
【００２５】
スイッチング手段２６および増幅器２７は駆動ユニット２８によって駆動される。
【００２６】
駆動ユニット２８は、スイッチング２６を駆動するようになっており、フィルタの出力において与えられる出力信号ｙ（ｋ）が、一方の櫛形ブランチから他方の櫛柄ブランチに切り替わることにより構成される合成信号になるようにする。したがって、フィルタ出力信号は、櫛形ブランチ１６Ａから得られるＰ１個の連続したサンプルと、櫛形ブランチ１６Ｂから得られるＰ２個の他の連続したサンプルとから構成される等である。
【００２７】
このフィルタは以下の式によって与えられる平均デシメーション比Ｒを有する。
【００２８】
【数１】
2005124155.tif 000003
【００２９】
４つのパラメータＲ１、Ｐ１、Ｒ２、Ｐ２は、所望の有理数デシメーション因子を得るのに相応しい値が選択される。
【００３０】
Ｒ１、Ｐ１、Ｒ２、Ｐ２の計算は以下に記載されるように実行されることが好都合である。
【００３１】
Ｒを所望の有理数デシメーション因子とし、Ｒｉをその整数部、Ｒｆをその小数部とすると、以下の式が成り立つ。
【００３２】
【数２】
2005124155.tif 000004
【００３３】
本発明の最良の形態によれば、Ｒ１およびＲ２の選択は以下の表に従ってなされるべきである。
【００３４】
【表１】
2005124155.tif 000005
【００３５】
Ｒｆ＝０である場合には、Ｒは整数になり、そのフィルタは依然として１つのみの櫛形ブランチを起動することによって従来のＣＩＣフィルタとして用いられることができることに留意されたい。
【００３６】
表１に従ってＲ１およびＲ２を選択すれば、両方の周期Ｐ１およびＰ２が２倍よりも大きくは互いに異ならないようになる。そうでなければ、その選択によってシステムのバランスが崩れ、ジッタが増加することになるであろう。その表の右側の欄はＰ１／Ｐ２とＲｆとの間の関係を与える。Ｐ１およびＰ２の厳密な選択は、Ｒの精度とジッタとの間でなされなければならないトレードオフによって決まる。
【００３７】
より一般的には、Ｒ１およびＲ２は、Ｒと、Ｒ１およびＲ２の平均との間の差の絶対値が１／３以下になるように選択され、かつＰ１およびＰ２は、それらが互いから２倍よりも大きくは異ならないように選択されることが好都合である。
【００３８】
そのフィルタによって実施される方法は、整数因子によるデシメーションの結果として生じる２つの近い信号間で切り替えることを含むので、それは時間ジッタを導入する。
【００３９】
理想的には、その信号は周期ＲＴｓだけ離れた瞬間にリサンプリングされるべきである。ただし、Ｔｓ＝１／Ｆｓは高サンプリングレート周期である。それは実際には、図２に示されるように、櫛形ブランチ１６Ａが用いられるときには、Ｒ１Ｔｓだけ離隔された瞬間にＰ１回だけサンプリングされ、櫛形ブランチ１６Ｂが用いられるときには、Ｒ２Ｔｓだけ離隔された瞬間にＰ２回だけサンプリングされる。
【００４０】
Ｔ＝ＲＴｓが理想的な新しいサンプリング周期である場合には、Ｔに対する最大時間オフセットδｔは、表１の値によれば以下のようになる。
【００４１】
【数３】
2005124155.tif 000006
【００４２】
この関係を用いて、できる限りジッタを低く保持しながら、良好な精度を得るためのＰ１およびＰ２の大きさが決定される。
【００４３】
たとえば、Ｒ＝１５３．４３の場合に、Ｒ１＝１５３、Ｐ１＝１３、Ｒ２＝１５４、Ｐ２＝１０の組が、１５３．４３５の実際のデシメーション因子と、３．７％の最大時間オフセットとを与える。
【００４４】
増幅器２７によって適用される補償利得Ｇ１およびＧ２はＣＩＣ利得を補償するように設定される。
【００４５】
櫛１および２によって供給される信号は、異なる利得、すなわち（ＭＲｉ）Ｎによって影響を及ぼされる。ただし、Ｒｉは櫛形ブランチｉのデシメーション因子であり、Ｎは微分器の数であり、ＭはＣＩＣフィルタの遅延差である。
【００４６】
それゆえ、それらのサンプルは、単一の出力信号に合成された後に、補償利得Ｇ１およびＧ２によって乗算される。これらの利得は以下のように定義される。
【００４７】
【数４】
2005124155.tif 000007
【００４８】
駆動ユニット２８は、増幅器２７を駆動するようになっており、それらのサンプルが櫛１によって出力されるときに利得Ｇ１が適用され、それらのサンプルが櫛２によって出力されるときに利得Ｇ２が適用されるようにする。
【００４９】
別の実施形態によれば、増幅器２７は、サンプルが櫛１から出力されるときに、それらのサンプルを利得Ｇ１／Ｇ２と乗算し、サンプルが櫛２から出力されるときにはサンプルと利得を乗算しないようになっている。
【００５０】
本発明によるフィルタでは、一方の櫛形ブランチから他方の櫛形ブランチに切り替わることに起因して、待ち時間(latency)およびパイプライン問題(pipeline issue)を生み出すスイッチングより十分前の適当な時刻に、デシメータまたはサンプラ１８Ａ、１８Ｂを始動させることにより、位相連続性(phase continuity)が都合よく保証される。
【００５１】
したがって、本発明によれば、駆動ユニット２８は、オフセットを計算し、計算されたオフセットだけスイッチング時刻よりも先行する瞬間に次の櫛のデシメータを始動させるようになっている。このオフセットは、櫛１の場合にはＴ１で、櫛２の場合にはＴ２で表される。それらは櫛１および櫛２のための入力サンプルの数において表される。
【００５２】
オフセットＴ１およびＴ２は、一方の櫛形ブランチから他方の櫛形ブランチに切り替わるときに、最初に信号不連続に対処しなければならない。
【００５３】
２つの櫛形ブランチはわずかに異なる応答を有する。一方から他方に切り替わるとき、好都合には、その合成信号はできる限り連続したままにしなければならない。
【００５４】
櫛１の出力および櫛２の出力において、ｙ（ｋ）＝ｙ１（ｋ）およびｙ（ｋ＋１）＝ｙ２（ｋ＋１）であり、ｙ（ｍ）、ｙ１（ｍ）およびｙ２（ｍ）がそれぞれフィルタの出力におけるｍ番目のサンプルである場合には、ｙ２（ｋ）、すなわち瞬間ｋにおいて櫛２によって供給されることになるサンプルができる限りｙ１（ｋ）に近くなるようになされなければならない。
【００５５】
それ自体が知られているように、最大レートＦｓに対するＣＩＣフィルタの全周波数応答は、０≦ｆ≦１であり１がＦｓに相当する場合に、以下の式によって与えられる。
【００５６】
【数５】
2005124155.tif 000008
【００５７】
Ｆｓ／ＭＲの倍数において零が現われ、それによりデシメーション後に有用な帯域においてエイリアシングが生じるのを防ぐ。フィルタの最大利得はｆ＝０の場合に得られる。この値は、有用な帯域内のフィルタの利得として保持される。
【００５８】
式（６）によれば、２つの櫛形ブランチによって供給される信号は異なる位相によって影響を及ぼされ、その差は２πΔｆである。ただし、以下の式が成り立つ。
【００５９】
【数６】
2005124155.tif 000009
【００６０】
この位相差は、図３に示されるように、一方の櫛から他方の櫛に切り替わるときに、現在の櫛のオフセットと比べてわずかなオフセットで次の櫛のデシメータを始動させることにより補償される。
【００６１】
この例では、Ｒ１＜Ｒ２であり、それゆえ、櫛２のデシメータは、櫛１のデシメータに対してΔサンプル前に始動されなければならないのに対して、櫛１のデシメータは、櫛２のデシメータに対してΔ後に始動されなければならない。
【００６２】
Δが整数である場合には、その位相は完全に補償されることができる。これは、ＭまたはＮが偶数である場合には、常に当てはまる。ＭおよびＮがいずれも奇数である場合には、Δは常に整数であるとは限らないので、その場合には位相差は完全には補償されることができない。
【００６３】
振幅差に関しては、信号の連続性への振幅差の影響が、Ｒが十分に大きい場合には無視することができるので、振幅差を補償する必要はない。たとえば、有用な帯域幅Ｂが、多くの場合にそうであるように、１／８×Ｆｓ／Ｒに等しく、Ｒ＝１００、Ｒ１＝１００、Ｒ２＝１０１、Ｍ＝１およびＮ＝４である場合には、式（６）から導出される振幅比は有用な帯域幅内で０．３３ｄＢ以下である。
【００６４】
各櫛は必然的に待ち時間およびパイプライン問題を含む。
【００６５】
それ自体が知られているように、Ｎ個のカスケード接続された積分器および微分器を備え、遅延差Ｍを有するＣＩＣフィルタのシステム関数は以下の式によって表される。
【００６６】
【数７】
2005124155.tif 000010
【００６７】
（８）によれば、各フィルタは、用いられる櫛に応じて、（ＭＲｉ−１）Ｎ（ただしｉ＝１または２）の待ち時間を有する。これは、所与の瞬間に櫛のうちの一方によって供給されることになる関連するサンプルの場合に、Ｎ＜ＭＲｉである限り、そのデシメータが少なくともＭＲｉ（Ｎ−１）Ｔｓ前に始動されなければならないことを意味しており、それは大部分の対象となる応用形態の場合に当てはまる。しかしながら、Ｎ≧ＭＲｉである場合には、デシメータはさらに早く始動されなければならない。
【００６８】
実際には、スループット、それゆえ処理される帯域幅に関して最大の性能を得るために、櫛ステージはパイプライン化される。通常、各ステージ後に１サンプル遅延が追加されるであろう。これは、全体で遅延ＬＲｉを導入する（櫛の出力レートに対してＬ個のサンプル）。
【００６９】
パイプラインに起因するこの遅延はフィルタの待ち時間に追加され、考慮されなければならない全遅延が生み出される。
【００７０】
これらの２つのパラメータ、およびΔ、すなわち信号の位相連続性を保証するために導入される時間オフセットは、駆動ユニット２８によって用いられ、図４に示されるように、スイッチング前に次の櫛のデシメータを始動させる瞬間が決定される。
櫛１の場合、スイッチング時刻よりＬＲ１＋ＭＲ１（Ｎ−１）＋Δ入力サンプルだけ前
櫛２の場合、スイッチング時刻よりＬＲ２＋ＭＲ２（Ｎ−１）−Δ入力サンプルだけ前
【００７１】
これら２つの待ち時間は、周期Ｐ１およびＰ２のための下限を与える。
【００７２】
本発明は、わずかに異なるレートで動作する２つの櫛形ブランチを備えるデシメーションＣＩＣフィルタを用いる。一方の櫛から他方の櫛に切り替わることにより、従来のＣＩＣフィルタの場合のように整数因子に限定されるのではなく、有理数因子によってデシメートされた信号を再構成することができる。その方法は、最小限の制御ロジックを追加するだけで容易に実施される。良好な品質の信号を得るために、２つの整数デシメーション因子のための適当な値およびそれらが適用される周期を計算し、利得差を補償し、適当な時間にデシメータを始動させることにより、切り替わるときの位相連続性を保証し、さらに種々の待ち時間に対処するために、時間的に十分に前にデシメータを始動させるといういくつかの規則に従わなければならない。
【００７３】
請求項に記載される方法は、それに合わせて作成されたコンピュータソフトウエアを用いて計算機によって実施されることができる。
【００７４】
その方法は、ＡＳＩＣまたはＦＰＧＡのような、ソフトウエアを全く利用しないハードウエア構成要素において実施されることが好都合である。
【図面の簡単な説明】
【００７５】
【図１】本発明による２櫛形デシメーションＣＩＣフィルタの概略図である。
【図２】本発明の実施態様を説明し、無視することができるわずかな時間ジッタを示す、フィルタリングされることになる信号の曲線を示す図である。
【図３】本発明による一方の櫛から他方の櫛に切り替わるときに信号連続性を保証するための方法を説明する、フィルタリングされることになる信号の曲線を示す図である。
【図４】信号不連続、待ち時間およびパイプライン問題に対処するために、一方の櫛から他方の櫛に切り替わる時間の間のオフセットを示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【外国語明細書】
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