(57)【要約】      （修正有）【課題】ＰＲＡＭ装置の電流パルス幅を制御する駆動回路及びプログラミング方法。【解決手段】駆動回路は、書き込みドライバ及び温度補償部を備える。書き込みドライバはデータを受信し、セットパルスまたはリセットパルスに応答して、相変化物質の状態を制御するセット電流またはリセット電流を発生させる。温度補償部は、書き込み活性信号、データパルス及び制御信号に応答して、外部温度変化によってセットパルスまたはリセットパルスのパルス幅を制御する。温度補償部は、外部温度が上がってもセットパルスまたはリセットパルスのパルス幅を一定に維持させる。駆動回路は、制御信号を発生させる温度検出部を更に備える。本発明に係るＰＲＡＭ装置の駆動回路及びプログラミング方法は、外部温度が上がってもセットパルスまたはリセットパルスのパルス幅を一定に維持または短縮させることで、安定的なセンシング動作を行なえ、更に消費電流を減らしうる。【選択図】図３
2005346900.tif 000002
【特許請求の範囲】
【請求項１】
相変化メモリ装置の駆動回路において、
セットパルスまたはリセットパルスに応答してセット電流またはリセット電流を発生させる書き込みドライバと、
前記相変化メモリ装置の外部温度に応じて前記セットパルスまたはリセットパルスのパルス幅を制御する温度補償部と、を備えることを特徴とする相変化メモリ装置の駆動回路。
【請求項２】
前記相変化メモリ装置の外部温度を示す制御信号を発生する温度検出部を更に備えることを特徴とする請求項１に記載の相変化メモリ装置の駆動回路。
【請求項３】
前記制御信号の電圧レベルは、前記周辺温度の上昇につれて上昇することを特徴とする請求項２に記載の相変化メモリ装置の駆動回路。
【請求項４】
前記温度補償部は、
前記外部温度に関係なく前記パルス幅をほぼ一定に維持することを特徴とする請求項１に記載の相変化メモリ装置の駆動回路。
【請求項５】
前記温度補償部は、
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を早める少なくとも一つのフォワード制御部と、
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を遅延させる少なくとも一つの遅延部と、を備えることを特徴とする請求項４に記載の相変化メモリ装置の駆動回路。
【請求項６】
前記温度補償部は、
前記周辺温度が高い場合、前記パルス幅を縮小させることを特徴とする請求項１に記載の相変化メモリ装置の駆動回路。
【請求項７】
前記温度補償部は、
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を早める少なくとも一つのフォワード制御部を備えることを特徴とする請求項６に記載の相変化メモリ装置の駆動回路。
【請求項８】
相変化メモリ装置の駆動回路において、
セットパルスまたはリセットパルスに応答してセット電流またはリセット電流を発生する書き込みドライバと、
前記相変化メモリ装置の外部温度に応じて前記セットパルスまたはリセットパルスのパルス幅を制御する手段と、を備えることを特徴とする相変化メモリ装置の駆動回路。
【請求項９】
前記相変化メモリ装置の外部温度を示す制御信号を発生させる手段を更に備えることを特徴とする請求項８に記載の相変化メモリ装置の駆動回路。
【請求項１０】
前記制御手段は、
前記外部温度に関係なく前記パルス幅をほぼ一定に維持する手段を備えることを特徴とする請求項９に記載の相変化メモリ装置の駆動回路。
【請求項１１】
前記維持手段は、
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を早める手段と、
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を遅延させる手段と、を備えることを特徴とする請求項１０に記載の相変化メモリ装置の駆動回路。
【請求項１２】
前記制御手段は、
前記周辺温度が高い場合、前記パルス幅を縮小させる手段を備えることを特徴とする請求項８に記載の相変化メモリ装置の駆動回路。
【請求項１３】
前記減少手段は、
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を早める手段を備えることを特徴とする請求項１２に記載の相変化メモリ装置の駆動回路。
【請求項１４】
相変化メモリ装置のプログラミング方法において、
セットパルスまたはリセットパルスに応答してセット電流またはリセット電流を発生するステップと、
前記相変化メモリ装置の外部温度に応じて前記セットパルスまたはリセットパルスのパルス幅を制御するステップと、を含むことを特徴とする相変化メモリ装置のプログラミング方法。
【請求項１５】
前記相変化メモリ装置の外部温度を示す制御信号を発生させるステップを更に備えることを特徴とする請求項１４に記載の相変化メモリ装置のプログラミング方法。
【請求項１６】
前記制御信号の電圧レベルを前記周辺温度の上昇につれて増加させるステップを更に備えることを特徴とする請求項１５に記載の相変化メモリ装置のプログラミング方法。
【請求項１７】
前記外部温度に関係なく、前記パルス幅をほぼ一定に維持するステップを更に備えることを特徴とする請求項１４に記載の相変化メモリ装置のプログラミング方法。
【請求項１８】
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を早めるステップと、
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を遅延させるステップと、を更に備えることを特徴とする請求項１７に記載の相変化メモリ装置のプログラミング方法。
【請求項１９】
前記周辺温度が高い場合、前記パルス幅を縮小させるステップを更に備えることを特徴とする請求項１４に記載の相変化メモリ装置のプログラミング方法。
【請求項２０】
前記周辺温度が高い場合、前記セット／リセットパルスのレベル変化時点を早めるステップを更に備えることを特徴とする請求項１９に記載の相変化メモリ装置のプログラミング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、相変化メモリ（Ｐｈａｓｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ：以下、ＰＲＡＭ）装置に係り、特に、外部温度の変化によってＰＲＡＭアレイに印加される電流パルスの幅を制御する駆動回路及びプログラミング方法に関する。
【背景技術】
【０００２】
ＰＲＡＭは、温度変化による相転移によって抵抗値が変化する相変化物質（Ｇｅ−Ｓｂ−Ｔｅ）のような物質を利用してデータを保存する不揮発性メモリ装置である。
【０００３】
ＰＲＡＭのセルの相変化物質（Ｇｅ−Ｓｂ−Ｔｅ）は、温度及び加熱時間によって相変化物質を結晶化または非結晶化させることで情報を保存する。相変化物質の相変化のために、一般的に、９００℃以上の高温が必要であり、それは、ＰＲＡＭセルに流れる電流を利用したジュール熱（Ｊｏｕｌｅ Ｈｅａｔｉｎｇ）によって得られる。
【０００４】
書き込み動作を説明する。相変化物質に電流を流して相変化物質を溶融点以上に加熱した後に急冷すると、相変化物質が非結晶化された状態となって情報“１”が保存される。そのような状態をリセット状態という。
【０００５】
相変化物質を結晶化温度以上に加熱して、一定時間維持した後に冷却すると、相変化物質が結晶化された状態となって情報“０”が保存される。それをセット状態という。
【０００６】
読み出し動作では、ビットラインとワードラインとを選択して特定メモリセルを選択した後、外部から電流を流して相変化物質の抵抗状態による電圧変化の差として“１”と“０”とを区分する。
【０００７】
ＰＲＡＭのセルの書き込み動作は、外部温度変化に大きな影響を受けるが、それは、外部温度変化によって書き込み電流の電流量が変化し、相変化物質のダイナミック抵抗値が変わるためである。ここで、外部温度とは、ＰＲＡＭセルを有する半導体基板の温度である。
【０００８】
一般的に、外部温度が上がるほど書き込み電流を駆動するトランジスタの性能が低下して、書き込み電流量が減少し、相変化物質のダイナミック抵抗値も減少する。
【０００９】
したがって、ＰＲＡＭセルの相転移の直接的な原因であるジュール熱によって発生する熱エネルギー（温度）が大きく減少し、それによって相変化物質が不完全に結晶化または非結晶化される。それにより、リセット抵抗とセット抵抗との抵抗値の差が減少して、読み出し動作時に欠陥を引き起こすという問題が発生する。
【００１０】
図１は、外部温度の変化によるリセット抵抗またはセット抵抗の変化を説明する図面である。
【００１１】
図１を参照すれば、リセット抵抗（Ｒ＿ＲＥＳＥＴ）とセット抵抗（Ｒ＿ＳＥＴ）との抵抗比が、外部温度が上がるほど著しく減少することが分かる。抵抗比の減少は、書き込み動作時の外部温度が上がるほど、相変化物質が結晶化温度や非結晶化温度に到達できないことに起因する。
【００１２】
したがって、読み出し動作時に外部温度が上がるほど、リセット状態とセット状態とを区別するセンシングマージンが減少して誤動作を引き起こす。
【００１３】
図２Ａは、外部温度変化による書き込み電流の変化を説明する図面である。
【００１４】
図２Ｂは、外部温度変化による相変化物質のエネルギー変化を説明する図面である。
【００１５】
図２Ａを参照すれば、外部温度が上がるほど、駆動ドライバのトランジスタの特性の減少によってＰＲＡＭセルに印加される書き込み電流が減少することが分かる。図２Ｂで説明されるエネルギーは熱エネルギーを意味し、熱エネルギーはジュール熱によって発生する。
【００１６】
ジュール熱による熱エネルギーは、ＰＲＡＭセルに流れる電流の自乗と相変化物質の抵抗とに比例する。外部温度が上がるほど、ＰＲＡＭセルに流れる電流は減少し、また、相変化物質の抵抗も減少するため、ＰＲＡＭセルで発生する熱エネルギーは急減する。それにより、相変化物質の非結晶化または結晶化が不完全に行われて、読み出し動作時にリセット抵抗及びセット抵抗の抵抗値の差が減少して、センシング動作の誤りを発生させるという問題がある。
【００１７】
また、外部温度が上がるほど書き込みドライバのトランジスタの性能が低下して、セットパルス及びリセットパルスのパルス幅が広くなる。相変化物質のセット状態は、抵抗値が低い状態であるが、外部温度が上がるほどセットパルスのパルス幅が広くなるため、セット状態での抵抗値が増加し、それはリセット抵抗及びセット抵抗の抵抗値の差を減らすという問題がある。そして、平均的な消費電流量も増加させるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明が達成しようとする技術的課題は、外部温度の変化に応じて相変化メモリ装置に印加されるパルス幅を制御する駆動回路を提供するところにある。
【００１９】
本発明が達成しようとする他の技術的課題は、外部温度の変化に応じて相変化メモリ装置に印加されるパルス幅を制御するプログラミング方法を提供するところにある。
【課題を解決するための手段】
【００２０】
前記技術的課題を達成するための本発明の実施形態に係る駆動回路は、印加される電流パルスに応答して、リセット状態またはセット状態に状態が変化する相変化物質を備えるＰＲＡＭ装置の駆動回路に関する。
【００２１】
駆動回路は、書き込みドライバ及び温度補償部を備える。書き込みドライバは、データを受信してセットパルスまたはリセットパルスに応答して、前記相変化物質の状態を制御するセット電流またはリセット電流を発生させる。
【００２２】
温度補償部は、書き込み活性信号、データパルス及び制御信号に応答して、外部温度変化に応じて前記セットパルスまたはリセットパルスのパルス幅を制御する。前記温度補償部は、外部温度が上がっても前記セットパルスまたはリセットパルスのパルス幅をほぼ一定に維持させる。
【００２３】
前記温度補償部は、受信部、パルス制御部及びパルス発生部を備える。
【００２４】
受信部は、前記データパルス及び前記書き込み活性信号に応答して、第１ノードで発生する第１信号の論理レベルを制御する。更に説明すれば、前記受信部は、前記書き込み活性信号が第１レベルの状態から、前記データパルスが第１レベルになれば、前記第１ノードの論理レベルを第１レベルにし、前記書き込み活性信号が第２レベルになれば、前記第１ノードの論理レベルも第２レベルにする。
【００２５】
パルス制御部は、前記第１ノードの論理レベルによって論理レベルが変化する第２信号を発生させ、前記制御信号に応答して前記第２信号の論理レベルが変化する時点を調節する。
【００２６】
パルス発生部は、前記第１信号及び前記第２信号に応答して前記セットパルスまたはリセットパルスを発生させる。
【００２７】
前記パルス制御部は、ラッチ部及び遅延時間制御部を備える。ラッチ部は、前記第１ノードの論理レベルを保存した後に出力する。遅延時間制御部は、前記ラッチ部の出力を反転させて前記第２信号として発生し、外部温度が上がっても前記制御信号に応答して前記第２信号の論理レベルが変化する時点をほぼ一定に維持させる。
【００２８】
前記遅延時間制御部は、複数のフォワード制御部及び複数の遅延部を備える。複数のフォワード制御部は、前記第２信号の論理レベルの変化時点を早める。
【００２９】
複数の遅延部は、前記第２信号の論理レベルの変化時点を遅延させ、前記フォワード制御部及び遅延部は、前記ラッチ部に直列に交互に連結される。前記遅延時間制御部は、前記直列連結されたフォワード制御部及び遅延部のうち、最後のフォワード制御部または遅延部の出力を反転させて前記第２信号として出力するインバータを備える。
【００３０】
前記フォワード制御部は、入力される前記第２信号を反転させて出力する第１インバータ及び前記第１インバータの出力端と接地電圧との間に直列連結されるＮＭＯＳトランジスタを備える。前記ＮＭＯＳトランジスタのゲートに前記制御信号が印加される。
【００３１】
前記遅延部は、入力される前記第２信号を反転させて出力する第２インバータ及び電源電圧と前記第２インバータの出力端との間に直列連結されるＰＭＯＳトランジスタを備え、前記ＰＭＯＳトランジスタのゲートに前記制御信号が印加される。
【００３２】
前記パルス発生部は、前記第１信号及び前記第２信号をＡＮＤ演算して前記セットパルスまたはリセットパルスとして出力する論理積手段を備える。前記制御信号は、外部温度の上昇につれて電圧レベルが上昇する電圧信号である。
【００３３】
前記駆動回路は、前記制御信号を発生させる温度検出部を更に備える。前記温度検出部は、バイアス部、第１及び第２ダイオード型のトランジスタ及び第３トランジスタを備える。
【００３４】
バイアス部は、基準電圧を受信し、第１抵抗と第２抵抗との抵抗比によって第２ノードの電圧レベルを制御する。第１及び第２ダイオード型のトランジスタは、前記第２ノードと第３ノードとの間に直列連結される。
【００３５】
第３トランジスタは、前記第３ノードと接地電圧との間に連結され、ゲートに前記基準電圧が印加され、前記第３ノードから前記制御信号が発生する。
【００３６】
前記第１ダイオード型のトランジスタは、第１端が前記第２ノードに連結され、ゲートと第２端とが互いに連結され、前記第２ノードにバルクが連結される。
【００３７】
前記第２ダイオード型のトランジスタは、第１端が前記第１ダイオード型のトランジスタの第２端に連結され、ゲートと第２端とが前記第３ノードに連結され、前記第１ダイオード型のトランジスタの第２端にバルクが連結される。
【００３８】
前記技術的な課題を達成するための本発明の他の実施形態に係る駆動回路は、印加される電流パルスに応答してリセット状態またはセット状態に状態が変化する相変化物質を備えるＰＲＡＭ装置の駆動回路に関する。
【００３９】
前記駆動回路は、書き込みドライバ及び温度補償部を備える。書き込みドライバは、データを受信し、セットパルスまたはリセットパルスに応答して前記相変化物質の状態を制御するセット電流またはリセット電流を発生させる。
【００４０】
温度補償部は、書き込み活性信号、データパルス及び制御信号に応答して、外部温度が上がる場合、前記セットパルスまたはリセットパルスのパルス幅を縮小させる。
【００４１】
前記他の技術的課題を達成するための本発明の実施形態に係るプログラミング方法は、印加される電流パルスに応答して、リセット状態またはセット状態に状態が変化する相変化物質を備えるＰＲＡＭ装置のプログラミング方法において、外部温度が上がっても前記相変化物質の状態を制御するリセットパルス及びセットパルスのパルス幅を一定に維持させるステップを備える。
【００４２】
前記他の技術的課題を達成するための本発明の実施形態に係るプログラミング方法は、印加される電流パルスに応答して、リセット状態またはセット状態に状態が変化する相変化物質を備えるＰＲＡＭ装置のプログラミング方法において、外部温度が上がるほど前記相変化物質の状態を制御するリセットパルス及びセットパルスのパルス幅を縮小させるステップを備える。
【発明の効果】
【００４３】
本発明に係る相変化装置の駆動回路及びプログラミング方法は、外部温度が上がってもセットパルスまたはリセットパルスのパルス幅を一定に維持または短縮させることで、安定的なセンシング動作を可能にし、更に消費電流を減らしうる。
【発明を実施するための最良の形態】
【００４４】
本発明とその動作上の利点及び本発明の実施によって達成される目的を充分に理解するためには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容が参照されるべきである。
【００４５】
以下、添付した図面を参照して本発明の好ましい実施形態を説明することで本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００４６】
図３は、本発明の実施形態に係る駆動回路を説明するブロック図である。
【００４７】
図３を参照すれば、本発明の実施形態に係る駆動回路３００は、書き込みドライバ３１０及び温度補償部３２０を備える。
【００４８】
書き込みドライバ３１０は、データＤＡＴＡを受信し、セットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳに応答して、相変化物質の状態を制御するセット電流Ｉ＿ＳＥＴまたはリセット電流Ｉ＿ＲＥＳＥＴを発生させる。
【００４９】
温度補償部３２０は、書き込み活性信号ＷＥ、データパルスＤＴＤ＿ＰＬＳ及び制御信号ＴＥＭＰ＿ＣＴＲＬに応答して、外部温度変化に応じてセットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳのパルス幅を制御する。
【００５０】
温度補償部３２０は、外部温度が上がってもセットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳのパルス幅を一定に維持させる。
【００５１】
駆動回路３００は、制御信号ＴＥＭＰ＿ＣＴＲＬを発生させる温度検出部３３０を更に備え得る。温度検出部３３０は、外部温度を検出して、外部温度の変化に応じて電圧レベルが変化する制御信号ＴＥＭＰ＿ＣＴＲＬを発生させる。
【００５２】
従来のＰＲＡＭ装置は、外部温度が上がるほど書き込みドライバのトランジスタの性能が低下して、セットパルス及びリセットパルスのパルス幅が長くなるという問題がある。それは、消費電流量を増加させる。
【００５３】
本発明の望ましい実施形態のＰＲＡＭ装置の駆動回路３００は、外部温度が上がっても、ＰＲＡＭセルに印加されるセット電流Ｉ＿ＳＥＴとリセット電流Ｉ＿ＲＥＳＥＴとを制御するセットパルスＳＥＴ＿ＰＬＳとリセットパルスＲＥＳＥＴ＿ＰＬＳとのパルス幅を、外部温度が上がる前と同じパルス幅に維持させる。
【００５４】
セットパルスＳＥＴ＿ＰＬＳとリセットパルスＲＥＳＥＴ＿ＰＬＳとのパルス幅を温度変化に関係なく一定に維持させるために、駆動回路３００の温度検出部３３０は、外部温度を検出して、外部温度に対応する制御信号ＴＥＭＰ＿ＣＴＲＬを発生させる。
【００５５】
制御信号ＴＥＭＰ＿ＣＴＲＬは、外部温度の上昇にしたがって電圧レベルが増加する電圧信号である。
【００５６】
温度補償部３２０は、制御信号ＴＥＭＰ＿ＣＴＲＬに応答して、すなわち外部温度が変化に応答して、セットパルスＳＥＴ＿ＰＬＳ及びリセットパルスＲＥＳＥＴ＿ＰＬＳのパルス幅を制御する。温度補償部３２０と温度検出部３３０との詳細な動作は以下で説明される。
【００５７】
図４Ａは、図３の温度検出部の構造を説明する図面である。
【００５８】
図４Ｂは、制御信号の波形を説明する図面である。
【００５９】
図４Ａを参照すれば、温度検出部３３０は、バイアス部４１０、第１及び第２ダイオード型のトランジスタＭＰ１、ＭＰ２及び第３トランジスタＭＮＴＲを備える。
【００６０】
バイアス部４１０は、基準電圧ＶＲＥＦを受信し、第１抵抗Ｒ１と第２抵抗Ｒ２との抵抗比によって第２ノードＮ２の電圧レベルを制御する。更に説明すれば、バイアス部４１０は、第１抵抗Ｒ１と第２抵抗Ｒ２との抵抗比で電源電圧ＶＤＤを分圧した電圧と基準電圧とを比較して、第２ノードＮ２を一定の電圧レベルに維持させる。
【００６１】
もし、基準電圧ＶＲＥＦの電圧レベルが抵抗比によって分圧された電圧レベルより大きければ、トランジスタＴ１がトランジスタＴ２より強くターンオンされ、トランジスタＴ４がターンオンされる程度も強くなって、第１抵抗Ｒ１及び第２抵抗Ｒ２に流れる電流が大きくなる。それにより、第２ノードＮ２の電圧レベルは上昇する。
【００６２】
逆に、基準電圧ＶＲＥＦの電圧レベルが抵抗比によって分圧された電圧レベルより小さければ、トランジスタＴ２がトランジスタＴ１より強くターンオンされ、トランジスタＴ４がターンオンされる程度が弱くなって、第１抵抗Ｒ１及び第２抵抗Ｒ２に流れる電流が小さくなる。それにより、第２ノードＮ２の電圧レベルは下降する。
【００６３】
そのような動作によって、第２ノードＮ２は常に同じ電圧レベルを維持する。
【００６４】
温度検出部３３０の第１及び第２ダイオード型のトランジスタＭＰ１、ＭＰ２は、第２ノードＮ２と第３ノードＮ３との間に直列連結される。第１ダイオード型のトランジスタＭＰ１は、第１端が第２ノードＮ２に連結され、ゲートと第２端とが互いに連結され、第２ノードＮ２にバルクが連結される。
【００６５】
第２ダイオード型のトランジスタＭＰ２は、第１端が第１ダイオード型のトランジスタＭＰ１の第２端に連結され、ゲートと第２端とが第３ノードＮ３に連結され、第１ダイオード型のトランジスタＭＰ１の第２端にバルクが連結される。
【００６６】
第３トランジスタＭＮＴＲは、第３ノードＮ３と接地電圧ＶＳＳとの間に連結され、ゲートに基準電圧ＶＲＥＦが印加され、第３ノードＮ３から制御信号ＴＥＭＰ＿ＣＴＲＬが発生する。
【００６７】
第１及び第２ダイオード型のトランジスタＭＰ１、ＭＰ２は、相対的に小さな抵抗値を有し、第３トランジスタＭＮＴＲは相対的に大きな抵抗値を有する。トランジスタは、外部温度が上がるほど閾電圧のレベルが低くなる特性を有する。
【００６８】
したがって、第１及び第２ダイオード型のトランジスタＭＰ１、ＭＰ２は、外部温度が上がるほど大きな電流を第３ノードＮ３に流す。それにより、第３ノードＮ３で発生する制御信号ＴＥＭＰ＿ＣＴＲＬは、温度が増加するほど電圧レベルが増加する。制御信号ＴＥＭＰ＿ＣＴＲＬの波形が図４Ｂに示される。
【００６９】
図５は、図３の温度補償部の構造を説明する回路図である。
【００７０】
図６は、図５の温度補償部の動作を説明する波形図である。
【００７１】
図５を参照すれば、温度補償部３２０は、受信部５１０、パルス制御部５２０及びパルス発生部５４０を備える。
【００７２】
受信部５１０は、データパルスＤＴＤ＿ＰＬＳ及び書き込み活性信号ＷＥに応答して、第１ノードＮ１で発生する第１信号Ｓ１の論理レベルを制御する。受信部５１０は、書き込み活性信号ＷＥが第１レベルである状態でデータパルスＤＴＤ＿ＰＬＳが第１レベルになれば、第１ノードＮ１の論理レベルを第１レベルにする。
【００７３】
逆に、受信部５１０は、書き込み活性信号ＷＥが第２レベルになれば、第１ノードＮ１の論理レベルを第２レベルにする。ここで、説明の便宜上、第１レベルはハイレバル、第２レベルはローレベルと定義する。しかし、そのような定義が発明の権利範囲を制限することではないことは当業者には明らかである。
【００７４】
受信部５１０は、データパルスＤＴＤ＿ＰＬＳと書き込み活性信号ＷＥとをＮＡＮＤ演算する反転論理積手段５１１、反転論理積手段５１１の出力に応答してターンオンまたはターンオフされるトランジスタＴＲ１、書き込み活性信号ＷＥを反転させたインバータ５１３の出力がゲートに印加されるトランジスタＴＲ２を備える。
【００７５】
パルス制御部５２０は、第１ノードＮ１の論理レベルに応じて論理レベルが変化する第２信号Ｓ２を発生する。第２信号Ｓ２は、第１信号Ｓ１を反転させた論理レベルを有し、かつ、第１信号Ｓ１に対して、制御信号ＴＥＭＰ＿ＣＴＲＬに応答してパルス制御部５２０によって制御された遅延を有する。
【００７６】
パルス発生部５４０は、第１信号Ｓ１及び第２信号Ｓ２に応答して、セットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳを発生させる。パルス発生部５４０は、第１信号Ｓ１及び第２信号Ｓ２をＡＮＤ演算して、セットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳとして出力する論理積手段を備える。
【００７７】
図５に示す例では、論理積手段は、反転論理積手段５４５とインバータ５４７とによって具現される。
【００７８】
パルス制御部５２０は、ラッチ部５２５及び遅延時間制御部５３０を備える。ラッチ部５２５は、第１ノードＮ１の論理レベルを保存した後に出力する。遅延時間制御部５３０は、ラッチ部５２５の出力を反転させて第２信号Ｓ２として発生し、外部温度が上がっても制御信号ＴＥＭＰ＿ＣＴＲＬに応答して、第２信号Ｓ２の論理レベルが変化する時点を一定に維持させる。
【００７９】
遅延時間制御部５３０は、複数のフォワード制御部ＦＣ及び複数の遅延部ＤＣを備える。複数のフォワード制御部ＦＣは、第２信号Ｓ２の論理レベルが第１信号Ｓ１の論理レベルから反転される時点を早める。そして、複数の遅延部ＤＣは、第２信号Ｓ２の論理レベルが第１信号Ｓ１の論理レベルから反転される時点を遅延させる。フォワード制御部ＦＣ及び遅延部ＤＣは、ラッチ部５２５に直列に交互に連結される。遅延時間制御部５３０は、直列連結されたフォワード制御部ＦＣ及び遅延部ＤＣのうち、最後のフォワード制御部ＦＣまたは遅延部ＤＣの出力を反転させて第２信号Ｓ２として出力するインバータＩＮＶを備える。
【００８０】
フォワード制御部ＦＣは、入力される信号を反転させて出力する第１インバータＩ１、及び第１インバータＩ１の接地側端子と接地電圧ＶＳＳとの間に直列連結されるＮＭＯＳトランジスタＮＴＲ１〜ＮＴＲｎを備える。ＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎのゲートに制御信号ＴＥＭＰ＿ＣＴＲＬが印加される。
【００８１】
遅延部ＤＣは、入力される信号を反転させて出力する第２インバータＩ２、及び電源電圧ＶＤＤと第２インバータＩ２の電源側端子との間に直列連結されるＰＭＯＳトランジスタＰＴＲ１ないしＰＴＲｎを備える。ＰＭＯＳトランジスタＰＴＲ１ないしＰＴＲｎのゲートに制御信号ＴＥＭＰ＿ＣＴＲＬが印加される。
【００８２】
以下、図５及び図６を参照して温度補償部３２０の動作を説明する。
【００８３】
本発明の実施形態は、セットパルスＳＥＴ＿ＰＬＳとリセットパルスＲＥＳＥＴ＿ＰＬＳとを何れも制御できるが、図５及び図６では説明の便宜のために、セットパルスＳＥＴ＿ＰＬＳを制御する動作のみを説明する。リセットパルスＲＥＳＥＴ＿ＰＬＳを制御する動作も同じである。
【００８４】
ＰＲＡＭアレイにデータＤＡＴＡを書き込む前の状態は、書き込み活性信号ＷＥとデータパルスＤＴＤ＿ＰＬＳとが何れもローレベルに非活性化された状態である。それにより、トランジスタＴＲ１はターンオフされ、トランジスタＴＲ２はターンオンされて、第１ノードＮ１はローレベルになる。
【００８５】
第１ノードＮ１がローレベルであれば、第１信号Ｓ１もローレベルであり、ラッチ部５２５の出力もローレベルになる。ラッチ部５２５は、インバータ５２６、５２７、５２８を備え、第１ノードＮ１のレベルを一定時間ラッチした後に出力する。
【００８６】
データＤＡＴＡを書き込む前の状態であるため、遅延時間制御部５３０のフォワード制御部ＦＣや遅延部ＤＣは動作せずに、第２信号Ｓ２はハイレバルになる。それにより、第１信号Ｓ１と第２信号Ｓ２とによってセットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳはローレベル状態を維持する。
【００８７】
ＰＲＡＭアレイにデータＤＡＴＡを書き込むために、書き込み活性信号ＷＥがハイレバルに活性化され、データパルスＤＴＤ＿ＰＬＳが活性化される。書き込み活性信号ＷＥとデータパルスＤＴＤ＿ＰＬＳとがハイレバルに活性化される動作は、当業者ならば分かるため詳細な説明を省略する。
【００８８】
トランジスタＴＲ１はターンオンされ、トランジスタＴＲ２はターンオフされて、第１ノードＮ１はハイレバルになる。したがって、第１信号Ｓ１はハイレバルになる。第２信号Ｓ２の論理レベルが変化するまでは時間が必要である。第１ノードＮ１の論理レベルがラッチ部５２５と遅延時間制御部５３０とによって遅延されて、第２信号Ｓ２として発生するためである。
【００８９】
したがって、第２信号Ｓ２の論理レベルが変化するまでは第１信号Ｓ１と第２信号Ｓ２とが何れもハイレバルであるため、セットパルスＳＥＴ＿ＰＬＳはハイレバルに活性化される。そして、遅延時間制御部５３０によってハイレバルのセットパルスＳＥＴ＿ＰＬＳがローレベルに非活性化される時点が制御される。
【００９０】
駆動回路３００は、セットパルスＳＥＴ＿ＰＬＳが非活性化される時点を、外部温度の高低に関係なく一定に維持させる。
【００９１】
遅延時間制御部５３０は、フォワード制御部ＦＣと遅延部ＤＣとを利用して第２信号Ｓ２の論理レベルがローレベルに変化する時点を制御する。第２信号Ｓ２の論理レベルがローレベルに変化する時点を早めようとするときはフォワード制御部ＦＣを利用し、第２信号Ｓ２の論理レベルがローレベルに変化する時点を遅延させようとするときは遅延部ＤＣを利用する。
【００９２】
フォワード制御部ＦＣは、制御信号ＴＥＭＰ＿ＣＴＲＬに応答してターンオンされるＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎを備える。外部温度が上がるほど制御信号ＴＥＭＰ＿ＣＴＲＬの電圧レベルが増加するため、ＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎがターンオンされる程度も大きくなる。高レベルの電流がＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎを通して第１インバータＩ１の接地側端子に印加されれば、フォワード制御部ＦＣの第１インバータＩ１による遅延は減少する。
【００９３】
それにより、第２信号Ｓ２の論理レベルがローレベルに変化する時点が早められ、したがって、セットパルスＳＥＴ＿ＰＬＳのパルス幅が狭くなる。
【００９４】
遅延部ＤＣは、制御信号ＴＥＭＰ＿ＣＴＲＬに応答してターンオンされるＰＭＯＳトランジスタＰＴＲ１ないしＰＴＲｎを備える。外部温度が上がるほど制御信号ＴＥＭＰ＿ＣＴＲＬの電圧レベルが増加するため、ＰＭＯＳトランジスタＰＴＲ１ないしＰＴＲｎがターンオンされる程度は小さくなる。低いレベルの電流がＰＭＯＳトランジスタＰＴＲ１ないしＰＴＲｎを通して第２インバータＩ２の電源側端子に印加されれば、遅延部ＤＣの第２インバータＩ２による遅延は増加する。
【００９５】
それにより、第２信号Ｓ２の論理レベルがローレベルに変化される時点が遅れてしまい、したがって、セットパルスＳＥＴ＿ＰＬＳのパルス幅が広くなる。
【００９６】
そのような方式で、外部温度が増加すれば、それぞれのフォワード制御部ＦＣによる遅延時間は短くなり、遅延部ＤＣによる遅延時間は長くなる。フォワード制御部ＦＣと遅延部ＤＣとによる遅延時間の総和は、外部温度のいかなる変化と関係なく一定になる。
【００９７】
したがって、遅延時間制御部５３０による総遅延時間後に第１信号の論理レベルから反転される第２信号の論理状態は、外部温度に関係なく一定に維持される。そして、図６で説明された通りに、セットパルスＳＥＴ＿ＰＬＳのパルス幅は、外部温度の高低または室内温度である場合に関係なく同じである。
【００９８】
フォワード制御部ＦＣと遅延部ＤＣとのＰＭＯＳトランジスタＰＴＲ１ないしＰＴＲｎとＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎとの個数及びサイズを調節すれば、セットパルスＳＥＴ＿ＰＬＳのパルス幅を調節できる。
【００９９】
図６から分かるように、ＰＭＯＳトランジスタＰＴＲ１ないしＰＴＲｎとＮＭＯＳトランジスタＮＴＲ１〜ＮＴＲｎとの個数及びサイズを調節して、外部温度が高い時のセットパルスＳＥＴ＿ＰＬＳのパルス幅（iii）を、外部温度が低い時のセットパルスＳＥＴ＿ＰＬＳのパルス幅（i）と同じく維持させる。
【０１００】
それにより、セットパルスＳＥＴ＿ＰＬＳのパルス幅が、外部温度増加によって広くなってセット抵抗値が増加し、センシングＧマージンを減らす問題を解決できる。そして、平均的な消費電流量も減少させうる。
【０１０１】
遅延時間制御部５３０は、遅延素子Ｄを更に備え得る。遅延素子Ｄは、ラッチ部５２５の出力を遅延させて且つバッファーリングする機能を行う。
【０１０２】
図７は、本発明の他の実施形態に係る駆動回路の温度補償部の構造を説明する回路図である。
【０１０３】
図８は、図７の温度補償部の動作を説明する波形図である。
【０１０４】
本発明の他の実施形態に係る駆動回路も図３の駆動回路３００と同じブロック構造を有する。すなわち、書き込みドライバ３１０、温度補償部３２０及び温度検出部３３０を備える。
【０１０５】
書き込みドライバ３１０と温度検出部３３０は、前記した実施形態での書き込みドライバ３１０及び温度検出部３３０の構造及び動作と同じである。したがって、詳細な説明を省略する。本発明の他の実施形態に係る駆動回路は、図３の駆動回路３００と温度補償部３２０の回路構造と機能が異なる。
【０１０６】
図７の温度補償部３２０は、書き込み活性信号ＷＥ、データパルスＤＴＤ＿ＰＬＳ及び制御信号ＴＥＭＰ＿ＣＴＲＬに応答して、外部温度が上がる場合にセットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳのパルス幅を小さくする。
【０１０７】
図５の温度補償部３２０は、外部温度が上がってもセットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳのパルス幅を一定に維持させるが、図７の温度補償部３２０は、外部温度が上がるほど、セットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳのパルスを小さくする。
【０１０８】
以下、図７及び図８を参照して温度補償部３２０の動作を説明する。
【０１０９】
温度補償部３２０は、受信部７１０、パルス制御部７２０及びパルス発生部７４０を備える。
【０１１０】
受信部７１０は、データパルスＤＴＤ＿ＰＬＳ及び書き込み活性信号ＷＥに応答して、第１ノードＮ１で発生する第１信号Ｓ１の論理レベルを制御する。受信部７１０は、図５の受信部５１０と同じ構造を有するため説明を省略する。
【０１１１】
パルス制御部７２０は、第１ノードＮ１の論理レベルに応じて論理レベルが変化する第２信号Ｓ２を発生する。第２信号Ｓ２は、第１信号Ｓ１を反転させた論理レベルを有し、かつ、制御信号ＴＥＭＰ＿ＣＴＲＬに応答してパルス制御部７２０によって制御された遅延を有する。すなわち、パルス制御部７２０は、制御信号ＴＥＭＰ＿ＣＴＲＬに応答して第２信号Ｓ２の論理レベルが変化する時点を調節する。
【０１１２】
パルス発生部７４０は、第１信号Ｓ１及び第２信号Ｓ２に応答してセットパルスＳＥＴ＿ＰＬＳまたはリセットパルスＲＥＳＥＴ＿ＰＬＳを発生させる。パルス発生部７４０は、図５のパルス発生部５４０と同じ構造を有するため説明を省略する。
【０１１３】
パルス制御部７２０は、第１ノードＮ１の論理レベルを保存した後に出力するラッチ部７２５、及びラッチ部７２５の出力を反転させて第２信号Ｓ２として発生し、外部温度が上がれば、制御信号ＴＥＭＰ＿ＣＴＲＬに応答して第２信号Ｓ２の論理レベルが変化する時点を早める遅延時間制御部７３０を備える。
【０１１４】
遅延時間制御部７３０は、周りの温度が上がるほど、第２信号Ｓ２の論理レベルの変化時点を早めるフォワード制御部ＦＣを備える。
【０１１５】
フォワード制御部ＦＣはラッチ部７２５に直列に連結され、直列連結されたフォワード制御部ＦＣのうち、最後のフォワード制御部の出力を反転させて第２信号Ｓ２として出力するインバータＩＮＶを備える。
【０１１６】
フォワード制御部ＦＣは、入力される第２信号Ｓ２を反転させて出力する第１インバータＩ１、及び第１インバータＩ１の出力端と接地電圧ＶＳＳとの間に直列連結されるＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎを備える。ＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎのゲートに制御信号ＴＥＭＰ＿ＣＴＲＬが印加される。
【０１１７】
遅延時間制御部７３０は、図５の遅延時間制御部５３０とは違って、遅延部ＤＣを備えずにフォワード制御部ＦＣのみを備える。したがって、外部温度が上がるほど、第２信号Ｓ２の論理レベルが変化する時点が早められ、セットパルスＳＥＴ＿ＰＬＳのパルス幅が狭くなる。
【０１１８】
すなわち、外部温度が上がるほど、制御信号ＴＥＭＰ＿ＣＴＲＬに応答してターンオンされるＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎがターンオンされる程度が大きくなり、セットパルスＳＥＴ＿ＰＬＳのパルス幅が狭くなる。
【０１１９】
図８から分かるように、ＮＭＯＳトランジスタＮＴＲ１ないしＮＴＲｎの個数及びサイズを調節して、外部温度が高い時のセットパルスＳＥＴ＿ＰＬＳのパルス幅（iii）を外部温度が低い時のセットパルスＳＥＴ＿ＰＬＳのパルス幅（i）より狭くなるように制御できる。
【０１２０】
外部温度が上がるほどセットパルスＳＥＴ＿ＰＬＳのパルス幅が狭くなれば、セットパルスＳＥＴ＿ＰＬＳのパルス幅が外部温度の増加により広くなって、セット抵抗値が増加し、センシングＧマージンが減る問題を解決できる。そして、平均的な消費電流量も減少させうる。
【０１２１】
遅延時間制御部７３０は、遅延素子Ｄを更に備えうる。遅延素子Ｄは、ラッチ部７２５の出力を遅延させ且つバッファーリングする機能を行う。
【０１２２】
本発明の他の技術的課題を達成するための本発明の実施形態に係るプログラミング方法は、印加される電流パルスに応答して、リセット状態またはセット状態に状態が変化する相変化物質を備えるＰＲＡＭ装置のプログラミング方法に関する。
【０１２３】
本発明の実施形態に係るプログラミング方法は、外部温度が上がっても相変化物質の状態を制御するリセットパルス、及びセットパルスのパルス幅を一定に維持させるステップを備える。そのようなステップは、図５の温度補償部３２０を備える駆動回路３００によって具現されうる。
【０１２４】
他の技術的課題を達成するための本発明の実施形態に係るプログラミング方法は、外部温度が上がるほど、相変化物質の状態を制御するリセットパルス及びセットパルスのパルス幅を縮小させるステップを備える。そのようなステップは、図７の温度補償部３２０を備える駆動回路３００によって具現されうる。
【０１２５】
図５の温度補償部３２０を備える駆動回路３００と図７の温度補償部３２０とを備える駆動回路３００の動作は、前記したため詳細な説明を省略する。
【０１２６】
以上でのように、図面と明細書とで最良の実施形態が開示された。ここで、特定の用語が使用されたが、それは、単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【０１２７】
本発明は、半導体メモリ装置分野に利用でき、特に、相変化物質を備えるＰＲＡＭ装置に利用できる。
【図面の簡単な説明】
【０１２８】
【図１】外部温度の変化によるリセット抵抗またはセット抵抗の変化を説明する図面である。
【図２Ａ】外部温度変化による書き込み電流の変化を説明する図面である。
【図２Ｂ】外部温度変化による相変化物質のエネルギー変化を説明する図面である。
【図３】本発明の実施形態に係る駆動回路を説明するブロック図である。
【図４Ａ】図３の温度検出部の構造を説明する図面である。
【図４Ｂ】制御信号の波形を説明する図面である。
【図５】図３の温度補償部の構造を説明する回路図である。
【図６】図５の温度補償部の動作を説明する波形図である。
【図７】本発明の他の実施形態に係る駆動回路の温度補償部の構造を説明する回路図である。
【図８】図７の温度補償部の動作を説明する波形図である。
【符号の説明】
【０１２９】
３００  駆動回路
３１０  書き込みドライバ
３２０  温度補償部
３３０  温度検出部
【図１】
2005346900.tif 000003
【図２Ａ】
2005346900.tif 000004
【図２Ｂ】
2005346900.tif 000005
【図３】
2005346900.tif 000006
【図４Ａ】
2005346900.tif 000007
【図４Ｂ】
2005346900.tif 000008
【図５】
2005346900.tif 000009
【図６】
2005346900.tif 000010
【図７】
2005346900.tif 000011
【図８】
2005346900.tif 000012