(57)【要約】【課題】１チップ化することにより全体を小型化して実装面積を小さくするとともに、抵抗体を選択したり、トリマーを付加することなく特性のリニア化を図る。【解決手段】チップ状のサーミスタ素体２の長手方向の一方の端面に第１の端子電極３を直接に設け、他方の端面に第３の端子電極５を直接に設け、上面側に絶縁層１０を介して第２の端子電極４を設け、第２の端子電極４の隣りに抵抗体層６を設け、第２の端子電極４と抵抗体層６とを電気的に接続し、抵抗体層６と第１の端子電極３とを電気的に接続する。第１の端子電極３を出力端子電極、第２の端子電極４を入力端子電極、第３の端子電極５をアース端子電極として使用し、入力端子電極４とアース端子電極５との間に電圧を印加し、出力端子電極３とアース端子電極５との間の電圧を測定して、出力電圧を温度に換算することにより、温度変化を検出することができる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
チップ状のサーミスタ素体の表面に第１の端子電極と、第２の端子電極と、絶縁層を介在させた第３の端子電極と、絶縁層を介在させた抵抗体層とが設けられ、前記抵抗体層に前記第１の端子電極及び前記第３の端子電極が接続されていることを特徴とする複合素子。
【請求項２】
チップ状のサーミスタ素体の表面に第１の端子電極と、第２の端子電極と、第３の端子電極と、絶縁層を介在させた抵抗体層とが設けられ、前記抵抗体層に前記第１の端子電極及び前記第３の端子電極が接続されていることを特徴とする複合素子。
【請求項３】
第１の端子電極、第２の端子電極、第３の端子電極の何れかがサーミスタ素体の抵抗値を調整する内部電極を兼ねていることを特徴とする請求項１又は２に記載の複合素子。
【請求項４】
第１の端子電極、第２の端子電極、第３の端子電極、抵抗体層の何れか又はこれらの２以上のものの間にサーミスタ素体の抵抗値を調整する内部電極が接続されていることを特徴とする請求項１又は２に記載の複合素子。
【請求項５】
チップ状のサーミスタ素体の表面に第１の端子電極と、第２の端子電極と、絶縁層を介在させた第３の端子電極と、絶縁層を介在させた第１の抵抗体層と第２の抵抗体層とが設けられ、前記第１の抵抗体層に前記第１の端子電極及び前記第３の端子電極が接続され、前記第２の抵抗体層が前記サーミスタ素体に並列に接続された状態で、第２の抵抗体層の一端が前記第１の端子電極に接続され、他端が前記第２の端子電極に接続されていることを特徴とする複合素子。
【請求項６】
チップ状のサーミスタ素体の表面に第１の端子電極と、絶縁層を介在させた第２の端子電極と第３の端子電極と、絶縁層を介在させた第１の抵抗体層と第２の抵抗体層と第３の抵抗体層とが設けられ、前記第１の抵抗体層に前記第１の端子電極及び前記第３の端子電極が接続され、前記第２の抵抗体層が前記サーミスタ素体に並列に接続された状態で、第１の抵抗体層の一端が前記第１の端子電極に接続され、前記第２の抵抗体層の他端と前記第２の端子電極との間に前記第３の抵抗体層が接続されていることを特徴とする複合素子。
【請求項７】
チップ状のサーミスタ素体の表面に第１の端子電極と、第２の端子電極と、絶縁層を介在させた第３の端子電極と、絶縁層を介在させた第１の抵抗体層と第２の抵抗体層とが設けられ、前記第１の抵抗体層の一端が前記第３の端子電極に接続され、他端が内部電極を介して前記サーミスタ素体に接続され、前記第２の抵抗体層が前記サーミスタ素体に並列に接続された状態で、第２の抵抗体層の一端が前記内部電極を介して前記第１の抵抗体層に接続され、他端が前記第１の端子電極に接続されていることを特徴とする複合素子。
【請求項８】
前記第１〜３の端子電極を除く素子本体部の表面には絶縁層が設けられ、
前記第１〜３の端子電極のうち、素子本体部側面に形成される端子電極は、複合素子の本体部の少なくとも一側面以上に備えられている
ことを特徴とする請求項１〜７のいずれかの項に記載の複合素子。
【請求項９】
前記第１〜３の端子電極以外に、複合素子を固定するために用いられる、前記第１〜３の端子電極とは電気的に絶縁されている第４の接合用端子を更に有し、
前記第４の端子電極は、複合素子の本体部の少なくとも一側面以上に備えられている
ことを特徴とする請求項８に記載の複合素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サーミスタと抵抗とを接続してなる複合素子に関し、特に、温度計測、温度制御回路、過熱保護回路、バッテリーパック、ＬＣＤ、ＨＤＤ、ＤＶＤ（ＯＰＵ）、マザーボード、冷却ファン、ＦＥＴ、ＩＢＧＴ、ＥＣＵ等に有効な複合素子に関するものである。
【背景技術】
【０００２】
従来、サーミスタを利用した温度検出回路の一例として、図１９に等価回路で示すように、入力端子電極２４、抵抗２６、出力端子電極２３、サーミスタ２２、及びアース端子電極２５をそれらの順に直列に接続したものが知られている。
【０００３】
このような構成の温度検出回路は、入力端子電極２４とアース端子電極２５との間に電圧を印加し、出力端子電極２３とアース端子電極２５との間の電圧を計測することにより、出力電圧を温度に換算して温度変化を検出することができるものである。
【０００４】
ところで、上記のような構成の温度検出回路にあっては、小型化を図る場合に、回路基板上に抵抗、サーミスタ等の構成部品を実装する方法が採られている。
【０００５】
しかしながら、上記のような方法によって小型化を図った場合、製造に手間がかかるため、製造コストが高くついてしまう。また、回路基板上における実装面積が大きくなってしまうため、期待した程の小型化は望めない。
【０００６】
一方、小型化、１チップ化を図るために、チップ状のサーミスタ素体と、サーミスタ素体の両端面に形成される端子電極と、サーミスタ素体の側面に形成される抵抗体層とを備え、一方の端子電極、抵抗体層、サーミスタ素体、及び他方の端子電極をこれらの順で直列に接続した複合素子が提案されている（例えば、特許文献１参照。）。
【０００７】
このような構成の複合素子にあっては、サーミスタ素体、端子電極、抵抗体層等の構成部品を１チップ化することができるので、全体を小型化することができ、回路基板上における実装面積を小さくすることができ、回路基板全体を小型化することができるものである。
【０００８】
しかし、このような構成の複合素子にあっては、サーミスタ素体の特性のリニア化を図るために、別途抵抗が必要になり、また、サーミスタ素体と内部の抵抗体との整合をとるために、抵抗体を選択したり、トリマーを付加したりすることが必要になるため、製造コストが高くついてしまう。
【特許文献１】特開平１０−２９４２０７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、上記のような従来の問題に鑑みなされたものであって、容易に小型化を図ることができて、製造を安価にすることができるとともに、回路基板上における実装面積を大きくすることなく全体を小型化することができ、さらに、小型化１チップ化を図る場合に、サーミスタ素体の特性のリニア化を図るために別途抵抗が必要になることがなく、また、サーミスタ素体と内部の抵抗体との整合をとるために、抵抗体を選択したり、トリマーを付加したりすることがなく、製造コストを安く抑えることができる、複合素子を提供することを目的とするものである。
【課題を解決するための手段】
【００１０】
本発明は、上記のような課題を解決するために、以下のような手段を採用している。
すなわち、請求項１に係る発明は、チップ状のサーミスタ素体の表面に第１の端子電極と、第２の端子電極と、絶縁層を介在させた第３の端子電極と、絶縁層を介在させた抵抗体層とが設けられ、前記抵抗体層に前記第１の端子電極及び前記第３の端子電極が接続されていることを特徴とする。
本発明による複合素子によれば、第１の電極を出力端子電極、第２の端子電極をアース端子電極、第３の端子電極を入力端子電極として使用し、入力端子電極とアース端子電極との間に電圧を印加し、出力端子電極とアース端子電極との間の電圧を測定することにより、温度検出用回路、温度補償用回路等として有効に使用することができ、回路全体の小型化が可能となる。
【００１１】
請求項２に係る発明は、チップ状のサーミスタ素体の表面に第１の端子電極と、第２の端子電極と、第３の端子電極と、絶縁層を介在させた抵抗体層とが設けられ、前記抵抗体層に前記第１の端子電極及び前記第３の端子電極が接続されていることを特徴とする。
本発明による複合素子によれば、第１の電極を出力端子電極、第２の端子電極をアース端子電極、第３の端子電極を入力端子電極として使用し、入力端子電極とアース端子電極との間に電圧を印加し、出力端子電極とアース端子電極との間の電圧を測定することにより、温度検出用回路、温度補償用回路等として有効に使用することができ、回路全体の小型化が可能となる。
【００１２】
請求項３に係る発明は、請求項１又は２に記載の複合素子であって、第１の端子電極、第２の端子電極、第３の端子電極の何れかがサーミスタ素体の抵抗値を調整する内部電極を兼ねていることを特徴とする。
本発明による複合素子によれば、第１の端子電極、第２の端子電極、第３の端子電極の何れかによってサーミスタ素体の抵抗値が調整されることになる。
【００１３】
請求項４に係る発明は、請求項１又は２に記載の複合素子であって、第１の端子電極、第２の端子電極、第３の端子電極、抵抗体層の何れか又はこれらの２以上のものの間にサーミスタ素体の抵抗値を調整する内部電極が接続されていることを特徴とする。
本発明による複合素子によれば、第１の端子電極、第２の端子電極、第３の端子電極、抵抗体層の何れか又はこれらの２以上のものの間に設けられている内部電極によってサーミスタ素体の抵抗値が調整されることになる。
【００１４】
請求項５に係る発明は、チップ状のサーミスタ素体の表面に第１の端子電極と、第２の端子電極と、絶縁層を介在させた第３の端子電極と、絶縁層を介在させた第１の抵抗体層と第２の抵抗体層とが設けられ、前記第１の抵抗体層に前記第１の端子電極及び前記第３の端子電極が接続され、前記第２の抵抗体層が前記サーミスタ素体に並列に接続された状態で、第２の抵抗体層の一端が前記１の端子電極に接続され、他端が前記前記第２の端子電極に接続されていることを特徴とする。
本発明による複合素子によれば、第１の電極を出力端子電極、第２の端子電極をアース端子電極、第３の端子電極を入力端子電極として使用し、入力端子電極とアース端子電極との間に電圧を印加し、出力端子電極とアース端子電極との間の電圧を測定することにより、温度検出用回路、温度補償用回路等として有効に使用することができ、回路全体の小型化が可能となる。
【００１５】
請求項６に係る発明は、チップ状のサーミスタ素体の表面に第１の端子電極と、絶縁層を介在させた第２の端子電極と第３の端子電極と、絶縁層を介在させた第１の抵抗体層と第２の抵抗体層と第３の抵抗体層とが設けられ、前記第１の抵抗体層に前記第１の端子電極及び前記第３の端子電極が接続され、前記第２の抵抗体層が前記サーミスタ素体に並列に接続された状態で、第１の抵抗体層の一端が前記第１の端子電極に接続され、前記第２の抵抗体層の他端と前記第２の端子電極との間に前記第３の抵抗体層が接続されていることを特徴とする。
本発明による複合素子によれば、第１の電極を出力端子電極、第２の端子電極をアース端子電極、第３の端子電極を入力端子電極として使用し、入力端子電極とアース端子電極との間に電圧を印加し、出力端子電極とアース端子電極との間の電圧を測定することにより、温度検出用回路、温度補償用回路等として有効に使用することができ、回路全体の小型化が可能となる。
【００１６】
請求項７に係る発明は、チップ状のサーミスタ素体の表面に第１の端子電極と、第２の端子電極と、絶縁層を介在させた第３の端子電極と、絶縁層を介在させた第１の抵抗体層と第２の抵抗体層とが設けられ、前記第１の抵抗体層の一端が前記第３の端子電極に接続され、他端が内部電極を介して前記サーミスタ素体に接続され、前記第２の抵抗体層が前記サーミスタ素体に並列に接続された状態で、第２の抵抗体層の一端が前記内部電極を介して前記第１の抵抗体層に接続され、他端が前記第１の端子電極に接続されていることを特徴とする。
本発明による複合素子によれば、第１の電極を出力端子電極、第２の端子電極をアース端子電極、第３の端子電極を入力端子電極として使用し、入力端子電極とアース端子電極との間に電圧を印加し、出力端子電極とアース端子電極との間の電圧を測定することにより、温度検出用回路、温度補償用回路等として有効に使用することができ、回路全体の小型化が可能となる。
【００１７】
請求項８に記載の発明は、前記第１〜３の端子電極を除く素子本体部の表面には絶縁層が設けられ、前記第１〜３の端子電極のうち、素子本体部側面に形成される端子電極は、複合素子の本体部の少なくとも一側面以上に備えられていることを特徴とする。
本発明による複合素子によれば、複合素子の本体部の表面に絶縁層が設けられているので、厳しい環境下での信頼性劣化の原因となる複合素子の表面層を保護することができ、耐熱性、耐寒性、耐湿性等の信頼性レベルの向上を図ることが可能となる。また、複合素子の本体部の側面に形成される端子電極は、複合素子の本体部の少なくとも一側面以上に備えられているため、はんだ接合の際に実装基板（ランド部）と複合素子の端子電極との間に良好なはんだ接合部（フィレット）が形成され、信頼性の高い実装が可能となる。
【００１８】
請求項９に記載の発明は、前記第１〜３の端子電極以外に、複合素子を固定するために用いられる、前記第１〜３の端子電極とは電気的に絶縁されている第４の接合用端子を更に有し、前記第４の端子電極は、複合素子の本体部の少なくとも一側面以上に備えられていることを特徴とする。
本発明による複合素子によれば、チップ状のサーミスタ素体の表面に複合素子を固定するために用いられる接合用端子を更に設けているので、複合素子を実装する電子機器の基板等に対して、より確実に固定することができる。よって、複合素子の基板に対する実装強度を向上させることができる。
【発明の効果】
【００１９】
以上、説明したように、本発明の複合素子によれば、第１の電極を出力端子電極、第２の端子電極をアース端子電極、第３の端子電極を入力端子電極として使用し、入力端子電極とアース端子電極との間に電圧を印加し、出力端子電極とアース端子電極との間の電圧を測定することにより、温度検出用回路等として有効に使用することができ、回路全体の小型化、１チップ化が可能となる。従って、温度検出回路用等とした場合に、回路基板上における実装面積を小さくすることができるので、回路基板の小型化を図ることができる。
さらに、サーミスタ素体の特性のリニア化を図るために、別途抵抗を必要とすることがなく、また、サーミスタ素体と内部の抵抗体層との整合を図るために、抵抗体層を選択したり、抵抗体層にトリマーを付加したりする必要がないので、製造コストを大幅に低減させることができる。
【発明を実施するための最良の形態】
【００２０】
以下、図面に示す本発明の実施の形態について説明する。
図１〜図３には、本発明による複合素子の第１の実施の形態が示されていて、図１は複合素子の全体を示す斜視図、図２は図１の断面図、図３は図１及び図２に示す複合素子の等価回路図である。
【００２１】
すなわち、この複合素子１は、チップ状のサーミスタ素体２と、サーミスタ素体２の表面に直接に設けられる第１の端子電極３と第２の端子電極５と、サーミスタ素体２の表面に絶縁層１０を介して設けられる第３の端子電極４と、サーミスタ素体２の表面に絶縁層１０を介して設けられる抵抗体層６とを備えている。
【００２２】
なお、本実施の形態、後述する各実施の形態の説明においては、サーミスタ素体の表面に付いている電極のうち、入力を与える電極又は出力を取り出す電極を「端子電極」といい、それ以外の電極をサーミスタ素体の抵抗値を調整する「内部電極」というものとする。
【００２３】
サーミスタ素体２としては、ＮＴＣ型、ＰＴＣ型、ＣＴＲ型等が挙げられ、この実施の形態においては、ＮＴＣ型を用いている。サーミスタ素体２を構成する材料としては、Ｍｎ−Ｃｏ−Ｃｕ系材料、Ｍｎ−Ｃｏ−Ｆｅ系材料等が挙げられる。サーミスタ素体２の形状は特に限定されるものではなく、この実施の形態においては直方体形状としている。
【００２４】
サーミスタ素体２の長手方向の一方の端面には、第１の端子電極である出力端子電極３が一体に設けられ、長手方向の他方の端面には、第２の端子電極であるアース端子電極５が一体に設けられ、上面には後述する絶縁層１０を介して第３の端子電極である入力端子電極４が一体に設けられている。
【００２５】
出力端子電極３及びアース端子電極５は、例えば、サーミスタ素体２の長手方向の一方の端面及び他方の端面に導電性電極ペーストをスクリーン印刷等により印刷し、乾燥後に焼き付けることにより、長手方向の一方の端面及び他方の端面に一体に設けられる。入力端子電極４は、絶縁層１０の表面に、例えば、導電性電極ペーストをスクリーン印刷等により印刷し、乾燥後に焼き付けることにより、サーミスタ素体２の上面に絶縁層１０を介して所定の厚みで一体に設けられる。
【００２６】
サーミスタ素体２の上面及び下面にはそれぞれ絶縁層１０が設けられている。絶縁層１０は、例えば、サーミスタ素体２の上面及び下面にガラスペーストをスクリーン印刷等により印刷し、乾燥後に焼き付けることにより、サーミスタ素体２の上面及び下面に一体に設けられる。
【００２７】
サーミスタ素体２の上面側の絶縁層１０の表面には、中央部に前述した入力端子電極４が一体に設けられ、入力端子電極４の図中左側の部分に抵抗体層６が一体に設けられ、抵抗体層６の図中左側の部分に内部電極１１が一体に設けられている。この場合、抵抗体層６と入力端子電極４との間は電気的に接続されている。なお、前述した入力端子電極４の焼付けと絶縁層１０の焼付けとを一緒に行なっても良い。
【００２８】
抵抗体層６は、例えば、絶縁層１０の表面にＲｕＯ２系等の抵抗体ペーストをスクリーン印刷等によって印刷し、乾燥後に焼き付けることにより、絶縁層１０の表面に一体に設けられる。なお、抵抗体層６の焼付けと絶縁層１０の焼付けとを一緒に行なっても良い。
【００２９】
内部電極１１は、入力端子電極４と同様に、絶縁層１０の表面に、例えば、導電性電極ペーストをスクリーン印刷等により印刷し、乾燥後に焼き付けることにより、絶縁層１０の表面に一体に設けられる。この場合、内部電極１１と抵抗体層６との間、及び内部電極１１と出力端子電極３との間は、それぞれ電気的に接続されている。なお、入力端子電極４と同様に、内部電極１１の焼付けと絶縁層１０の焼付けとを一緒に行なっても良い。
【００３０】
そして、上記のように、サーミスタ素体２の表面に、出力端子電極３及びアース端子電極５を直接に設け、入力端子電極４を絶縁層１０を介して設け、抵抗体層６を絶縁層１０を介して設け、抵抗体層６と入力端子電極４との間を電気的に接続し、抵抗体層６と出力端子電極３との間を内部電極１１を介して電気的に接続することにより、図３に等価回路で示すように、入力端子電極４と抵抗体層６と内部電極１１と出力端子電極３とサーミスタ素体２とアース端子電極５とをそれらの順に直列に接続した複合素子１が得られることになる。
【００３１】
そして、上記のように構成した複合素子１を回路基板（図示せず）の表面に実装し、入力端子電極４とアース端子電極５との間に電圧を印加して、出力端子電極３とアース端子電極５との間の電圧を測定することにより、出力電圧を温度に換算して検出することができるものである。
【００３２】
上記のように構成したこの実施の形態による複合素子１にあっては、サーミスタ素体２の表面に、出力端子電極３及びアース端子電極５を直接に設け、入力端子電極４を絶縁層１０を介して設け、抵抗体層６を絶縁層１０を介して設け、抵抗体層６と入力端子電極４とを電気的に接続し、抵抗体層６と出力端子電極３とを内部電極１１を介して電気的に接続して１チップ化したので、全体を小型化することができる。従って、温度検出回路用等とした場合に、回路基板上における実装面積を小さくすることができるので、回路基板の小型化を図ることができる。
【００３３】
さらに、サーミスタ素体２の特性のリニア化を図るために、別途抵抗を必要とすることがなく、また、サーミスタ素体２と内部の抵抗体層６との整合を図るために、抵抗体層６を選択したり、抵抗体層６にトリマーを付加したりする必要がないので、製造コストを大幅に低減させることができる。
【００３４】
図４及び図５には、本発明による複合素子の第２の実施の形態が示されていて、この複合素子１は、サーミスタ素体２の長手方向の一方の端面に絶縁層１０を介して入力端子電極４を設け、他方の端面にアース端子電極５を直接に設け、サーミスタ素体２の上面側の中央部に出力端子電極３を直接に設け、サーミスタ素体２の上面側の出力端子電極３の図中左側の部分に絶縁層１０を介して抵抗体層６を設け、抵抗体層６の図中左側の部分に内部電極１１を設け、抵抗体層６と出力端子電極３との間を電気的に接続し、抵抗体層６と入力端子電極４との間を内部電極１１を介して電気的に接続したものであって、その他の構成は前記第１の実施の形態に示すものと同様である。なお、図中２０は、サーミスタ素体２の抵抗値を調整する内部電極である。
【００３５】
この場合、図５に等価回路で示すように、入力端子電極４と内部電極１１と抵抗体層６と出力端子電極３とサーミスタ素体２とアース端子電極５とをそれらの順に直列に接続した回路からなる複合素子１が得られることになる。
【００３６】
そして、この実施の形態に示す複合素子１にあっても、サーミスタ素体２の表面に、出力端子電極３及びアース端子電極５を直接に設け、入力端子電極４を絶縁層１０を介して設け、抵抗体層６を絶縁層１０を介して設け、抵抗体層６と出力端子電極３とを電気的に接続し、抵抗体層６と入力端子電極４とを内部電極１１を介して電気的に接続して１チップ化したので、全体を小型化することができる。従って、温度検出回路用等とした場合に、回路基板上における実装面積を小さくすることができるので、回路基板の小型化を図ることができる。
【００３７】
さらに、サーミスタ素体２の特性のリニア化を図るために、別途抵抗を必要とすることがなく、また、サーミスタ素体２と内部の抵抗体層６との整合を図るために、抵抗体層６を選択したり、抵抗体層６にトリマーを付加したりする必要がないので、製造コストを大幅に低減させることができる。
【００３８】
図６及び図７には、本発明による複合素子の第３の実施の形態が示されていて、この複合素子１は、サーミスタ素体２の長手方向の一方の端面に入力端子電極４を直接に設け、他方の端面にアース端子電極５を直接に設け、上面側の中央部に出力端子電極３を直接に設け、上面側の出力端子電極３の図中左側の部分に絶縁層１０を介して抵抗体層６を設け、抵抗体６層の図中左側の部分に内部電極１１を設け、抵抗体層６を出力端子電極３に電気的に接続し、抵抗体層６と入力端子電極４との間を内部電極１１を介して電気的に接続したものであって、その他の構成は前記第１の実施の形態に示すものと同様である。なお、図中２０は、サーミスタ素体２の抵抗値を調整する内部電極である。
【００３９】
この場合、図７に等価回路で示すように、入力端子電極４と内部電極１１と抵抗体層６と出力端子電極３とサーミスタ素体２とアース端子電極５とをそれらの順に直列に接続し、入力端子電極４と出力端子電極３との間に抵抗体層６に並列にサーミスタ素体２を接続した回路からなる複合素子１が得られることになる。
【００４０】
そして、この実施の形態に示す複合素子１にあっても、サーミスタ素体２の表面に、入力端子電極４、出力端子電極３及びアース端子電極５を直接に設け、抵抗体層６を絶縁層１０を介して設け、抵抗体層６と出力端子電極３とを電気的に接続し、抵抗体層６と入力端子電極４とを内部電極１１を介して電気的に接続して１チップ化したので、全体を小型化することができる。従って、温度検出回路用等とした場合に、回路基板上における実装面積を小さくすることができるので、回路基板の小型化を図ることができる。
【００４１】
さらに、サーミスタ素体２の特性のリニア化を図るために、別途抵抗を必要とすることがなく、また、サーミスタ素体２と内部の抵抗体層６との整合を図るために、抵抗体層６を選択したり、抵抗体層６にトリマーを付加したりする必要がないので、製造コストを大幅に低減させることができる。
【００４２】
さらに、２つのサーミスタ素体２、２を擬似的に使用する回路を構成しているので、出力電圧と温度との関係をよりリニア化することができ、温度検出の高精度化を図ることができる。
【００４３】
図８及び図９には、本発明による複合素子の第４の実施の形態が示されていて、この複合素子１は、サーミスタ素体２の長手方向の一方の端面に絶縁層１０を介して入力端子電極４を設け、他方の端面にアース端子電極５を直接に設け、上面側の中央部に出力端子電極３を直接に設け、出力端子電極３の図中左側の部分に絶縁層１０を介して第１の抵抗体層７を設け、出力端子電極３の図中右側の部分に絶縁層１０を介して第２の抵抗体層８を設け、第１の抵抗体層７の図中左側の部分に第１の内部電極１２を設け、第２の抵抗体層８の図中左側の部分に第２の内部電極１３、右側の部分に第３の内部電極１４をそれぞれ設け、第１の抵抗体層７と出力端子電極３との間を電気的に接続し、第１の抵抗体層７と入力端子電極４との間を第１の内部電極１２を介して電気的に接続し、第２の抵抗体層８と出力端子電極３との間を第２の内部電極１３を介して電気的に接続し、第２の抵抗体層８とアース端子電極５との間を第３の内部電極１４を介して電気的に接続したものであって、その他の構成は前記第１の実施の形態に示すものと同様である。なお、図中２０は、サーミスタ素体２の抵抗値を調整する内部電
【００４４】
この場合、図９に等価回路で示すように、入力端子電極４と第１の内部電極１２と第１の抵抗体層７と出力端子電極３とサーミスタ素体２とアース端子電極５とを直列に接続し、出力端子電極３とアース端子電極５との間に、サーミスタ素体２に並列に第２の内部電極１３及び第３の内部電極１４を介して第２の抵抗体層８を接続した回路からなる複合素子１が得られることになる。
【００４５】
そして、この実施の形態に示す複合素子１にあっても、サーミスタ素体２の表面に、入力端子電極４を絶縁層１０を介して設け、出力端子電極３及びアース端子電極５を直接に設け、第１の抵抗体層７及び第２の抵抗体層８をそれぞれ絶縁層１０を介して設け、第１の抵抗体層７と出力端子電極３とを電気的に接続し、第１の抵抗体層７と入力端子電極４との間を第１の内部端子電極１２を介して電気的に接続し、第２の抵抗体層８と出力端子電極３との間を第２の内部電極１３を介して電気的に接続し、第２の抵抗体層８とアース端子電極５との間を第３の内部電極１４を介して電気的に接続して１チップ化したので、全体を小型化することができる。従って、温度検出回路用等とした場合に、回路基板上における実装面積を小さくすることができるので、回路基板の小型化を図ることができる。
【００４６】
さらに、サーミスタ素体２の特性のリニア化を図るために、別途抵抗を必要とすることがなく、また、サーミスタ素体２と内部の抵抗体層７、８との整合を図るために、抵抗体層７、８を選択したり、抵抗体層７、８にトリマーを付加したりする必要がないので、製造コストを大幅に低減させることができる。
【００４７】
図１０及び図１１には、本発明による複合素子の第５の実施の形態が示されていて、この複合素子１は、サーミスタ素体２の長手方向の一方の端面に絶縁層１０を介して入力端子電極４を設け、他方の端面に絶縁層１０を介してアース端子電極５を設け、上面側の中央部に出力端子電極３を直接に設け、出力端子電極３の図中左側の部分に絶縁層１０を介して第１の抵抗体層７を設け、出力端子電極３の図中右側の部分に絶縁層１０を介して第２の抵抗体層８を設け、第２の抵抗体層８の図中右側の部分にサーミスタ素体２の抵抗値を調整する内部電極２０を介して第３の抵抗体９層を設け、第１の抵抗体層７と出力端子電極３との間を電気的に接続し、第１の抵抗体層７と入力端子電極４との間を第１の内部電極１２を介して電気的に接続し、第２の抵抗体層８と出力端子電極３との間を第２の内部電極１３を介して電気的に接続し、第２の抵抗体層８とアース端子電極５との間を第３の内部電極１４を介して電気的に接続したものであって、その他の構成は前記第１の実施の形態に示すものと同様である。
【００４８】
この場合、図１１に等価回路で示すように、入力端子電極４と第１の内部電極１２と第１の抵抗体層７と出力端子電極３とサーミスタ素体２と内部電極２０と第３の抵抗体層９と第３の内部電極１４とアース端子電極５とを直列に接続し、出力端子電極３とアース端子電極５との間に、サーミスタ素体２に並列に第２の抵抗体層８を第２の内部電極１３及び第３の内部電極１４を介して接続した回路からなる複合素子１が得られることになる。
【００４９】
そして、この実施の形態に示す複合素子１にあっても、サーミスタ素体２の表面に、入力端子電極４及びアース端子電極５を絶縁層１０を介して設け、出力端子電極３を直接に設け、第１の抵抗体層７及び第２の抵抗体層８を絶縁層１０を介して設け、第３の抵抗体層９を内部電極２０を介して設け、第１の抵抗体層７と出力端子電極３とを電気的に接続し、第１の抵抗体層７と入力端子電極４とを第１の内部電極１２を介して電気的に接続し、第２の抵抗体層８と出力端子電極３との間を第２の内部電極１３を介して電気的に接続し、第２の抵抗体層８とアース端子電極８との間を第３の内部電極１４を介して電気的に接続して１チップ化したので、全体を小型化することができる。従って、温度検出回路用等とした場合に、回路基板上における実装面積を小さくすることができるので、回路基板の小型化を図ることができる。
【００５０】
さらに、サーミスタ素体２の特性のリニア化を図るために、別途抵抗を必要とすることがなく、また、サーミスタ素体２と内部の抵抗体層７、８との整合を図るために、抵抗体層７、８を選択したり、抵抗体層７、８にトリマーを付加したりする必要がないので、製造コストを大幅に低減させることができる。
【００５１】
図１２及び図１３には、本発明による複合素子の第６の実施の形態が示されていて、この複合素子１は、サーミスタ素体２の長手方向の一方の端面に絶縁層１０を介して入力端子電極４を設け、他方の端面にアース端子電極５を直接に設け、上面側の中央部に出力端子電極３を直接に設け、出力端子電極３の図中左側の部分に絶縁層１０を介して第１の抵抗体層７及び第２の抵抗体層８を設け、第１の抵抗体層７と入力端子電極４との間を第１の内部電極１２を介して接続し、第１の抵抗体層７と第２の抵抗体層８との間を第２の内部電極１３を介して接続するとともに、第２の内部電極１３をサーミスタ素体２に接続し、第２の抵抗体層８を第３の内部電極１４を介して出力端子電極３に接続したものであって、その他の構成は前記第１の実施の形態に示すものと同様である。
【００５２】
この場合、図１３に等価回路で示すように、入力端子電極４と第１の内部電極１２と第１の抵抗体層７と第２の内部電極１３とサーミスタ素体２と出力端子電極３とサーミスタ素体２とアース端子電極５とを直接に接続し、入力端子電極４と出力端子電極３との間に、サーミスタ素体２に並列に第２の内部電極１３及び第３の内部電極１４を介して第２の抵抗体層８を接続した回路からなる複合素子１が得られることになる。
【００５３】
そして、この実施の形態に示す複合素子１にあっても、サーミスタ素体２の表面に、入力端子電極４を絶縁層１０を介して設け、出力端子電極３及びアース端子電極５を直接に設け、第１の抵抗体層７及び第２の抵抗体層８を絶縁層１０を介して設け、第１の抵抗体層７と入力端子電極４との間を第１の内部電極１２を介して接続し、第１の抵抗体層７と第２の抵抗体層８との間を第２の内部電極１３を介して接続するとともに、第２の内部電極１３をサーミスタ素体２に接続し、第２の抵抗体層８を第３の内部電極１４を介して出力端子電極３に接続して１チップ化したので、全体を小型化することができる。従って、温度検出回路用等とした場合に、回路基板上における実装面積を小さくすることができるので、回路基板の小型化を図ることができる。
【００５４】
さらに、サーミスタ素体２の特性のリニア化を図るために、別途抵抗を必要とすることがなく、また、サーミスタ素体２と内部の抵抗体層７、８との整合を図るために、抵抗体層７、８を選択したり、抵抗体層７、８にトリマーを付加したりする必要がないので、製造コストを大幅に低減させることができる。
【００５５】
さらに、２つのサーミスタ素体２、２を擬似的に使用する回路を構成しているので、出力電圧と温度との関係をよりリニア化することができ、温度検出の高精度化を図ることができる。
【００５６】
図１４に、本発明による第１の実施の形態の複合素子と第６の実施の形態の複合素子との特性を示す。この図から第６の実施の形態の複合素子の方がより直線的な特性が得られることが分かる。
【００５７】
図１５（Ａ）は、本発明の第７の実施形態による複合素子１を示す断面図である。
複合素子１は、チップ状のサーミスタ素体２と、サーミスタ素体２の両端に形成される第１の端子電極３及び第２の端子電極５とを有する。
本実施形態では、第１の端子電極３及び第２の端子電極５として、樹脂電極にＮｉめっき及びＳｎめっきを施したものを用いた。この他にも、第１の端子電極３及び第２の端子電極５として、サーミスタ素体２の両端に絶縁性の樹脂を介して樹脂電極を形成する方法や、焼付電極により形成する方法を用いることもできる。
【００５８】
第１の端子電極３及び第２の端子電極５と、サーミスタ素体２の上面の一部領域上には、第１の端子電極３及び第２の端子電極５とサーミスタ素体２の間の電気的な接続を良好にするための表面電極３０ａ及び３０ｂが形成されている。サーミスタ素体２の上面及び表面電極３０（３０ａ、３０ｂ）の一部領域上には、サーミスタ素体２を保護するための絶縁層３１ａが形成されている。また、サーミスタ素体２の下面にもサーミスタ素体２を保護するための絶縁層３１ｂが形成されている。
なお、本実施形態では、絶縁層３１（３１ａ、３１ｂ）としてガラスコートを用いて複合素子１を形成した。絶縁層３１をガラスコートではなく、樹脂コートにより形成することもできる。
【００５９】
絶縁層３１ａの上面の一部領域上には、第３の端子電極４及び抵抗下地電極３２が形成される。抵抗下地電極３２は、第１の端子電極３及び表面電極３０ｂに電気的に接続される。抵抗下地電極３０ｂと第３の端子電極４を電気的に接続するようにして抵抗体層３３の厚膜が形成される。その後、複合素子１の上面を保護するために、絶縁層３１ａ、第３の端子電極４、抵抗下地電極３２、抵抗体層３３の一部領域上を覆って、絶縁層３４（３４ａ、３４ｂ）が形成される。最後に、複合素子１の本体部の三側面に、第１の端子電極３、第２の端子電極５、第３の端子電極４がそれぞれ形成される。
【００６０】
なお、本実施形態では、絶縁層３４として樹脂コートを用いて複合素子１を形成した。絶縁層３４を樹脂コートではなく、ガラスコートにより形成することもできる。
また、本実施形態では、複合素子１の上面にのみ絶縁層３４（３４ａ、３４ｂ）を形成する場合について説明したが、複合素子１を保護するために、サーミスタ素子２の下面にも絶縁層３１ｂを介して絶縁層３４を形成しても構わない。
【００６１】
図１５（Ｂ）は、図１５（Ａ）に示した複合素子１の等価回路図である。第２の端子電極５は、サーミスタ素体２の一方の端子に接続されている。また、サーミスタ素体２の他方の端子は、第１の端子電極３に接続されるとともに、抵抗体層３３の一方の端子に接続される。また、抵抗体層３３の他方の端子は、第３の端子電極４に接続される。
【００６２】
図１６は、本実施形態による複合素子１を用いた場合の特性を示すグラフである。図１５（Ａ）の複合素子１において、第３の端子電極４に電源電圧Ｖｉｎを印加し、第２の端子電極５を接地した場合、サーミスタ素体２の検知する温度Ｔに応じて、第１の端子電極３から出力される電圧Ｖｏｕｔが変化する。図１６のグラフは、横軸に温度Ｔ（度）を取り、縦軸にＶｏｕｔ／Ｖｉｎを取って、ＴとＶｏｕｔ／Ｖｉｎの関係をプロットしたものである。温度Ｔの上昇とともに、Ｖｏｕｔ／Ｖｉｎの値がほぼ直線的に減少している。
【００６３】
以上説明した第１から第７の実施形態による複合素子１によれば、１チップで、電圧出力モードの３端子（有効端子）構成とし、出力電圧／温度特性においてリニア特性を実現することができる。また、サーミスタ部と抵抗部の特性の整合を行うことにより、温度検知精度の向上を実現した複合素子１を提供することができる。更に、複合素子１自体の小型化を容易に図ることができ、製造を安価に行うことができるとともに、回路基板上における実装面積を大きくすることなく、全体の小型化に寄与できる複合素子１を提供することができる。
【００６４】
なお、第１から第７の実施形態による複合素子１は、図１に示すように、第１の端子電極３、第２の端子電極５、第３の端子電極４の合計３端子で構成されていた。しかし、図１のように複合素子１を形成すると、複合素子１の中央部の一方の側面にしか電極（図２の第３の端子電極４）が形成されていないため、電子機器等の基板上に複合素子１を装着する場合、複合素子１が基板に対して十分に固定されない可能性がある。
【００６５】
よって、図１７（Ａ）に示すように、複合素子１の中央部に形成する電極（第３の端子電極４）を、サーミス素体２を環状に覆うように形成するようにしてもよい。このようにすれば、第１の端子電極３と第２の端子電極５以外に、サーミスタ素体２の周囲に環状に形成した第３の端子電極４を用いて、サーミスタ素体２の両側の側面から複合素子１を固定することができる。よって、電子機器等の基板などに対する複合素子１の実装強度を向上させることができる。
【００６６】
また、図１７（Ｂ）に示すように、複合素子１の第３の端子電極４が形成されているサーミスタ素体２の側面とは反対側の側面に、第３の端子電極４とは電気的に絶縁された接合用端子３５を設けるようにしてもよい。このようにすれば、第１の端子電極３、第２の端子電極５、第３の端子電極４、接合用端子３５の合計４端子により、複合素子１を電子機器等の基板上に固定できるため、複合素子１の実装強度をより向上させることができる。
【００６７】
また、図１８に示すように、複合素子１に第１の端子電極３、第２の端子電極５、第３の端子電極４、接合用端子３５を設けるようにしてもよい。図１８に示す複合素子１では、複合素子１の一方の側面に第１の端子電極３と第３の端子電極４を形成するとともに、複合素子１の他方の側面に第２の端子電極５と接合用端子３５を形成している。なお、複合素子１の一方の側面及び他方の側面に形成する４端子の組み合わせは図１８に示した構成に限定されるものではなく、任意の組み合わを用いることが可能である。
このように、複合素子１に４端子（第１の端子電極３、第２の端子電極５、第３の端子電極４、接合用端子３５）を設けることにより、複合素子１の両側面を基板等により強固に固定することができる。よって、複合素子１の実装強度を更に向上させることができる。
【００６８】
以上、実施形態に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【００６９】
【図１】本発明による複合素子の第１の形態の全体を示した斜視図である。
【図２】図１の断面図である。
【図３】図１及び図２に示す複合素子の等価回路図である。
【図４】本発明による複合素子の第２の実施の形態を示した断面図である。
【図５】図４に示す複合素子の等価回路図である。
【図６】本発明による複合素子の第３の実施の形態を示した断面図である。
【図７】図６に示す複合素子の等価回路図である。
【図８】本発明による複合素子の第４の実施の形態を示した断面図である。
【図９】図８に示す複合素子の等価回路図である。
【図１０】本発明による複合素子の第５の実施の形態を示した断面図である。
【図１１】図１０に示す複合素子の等価回路図である。
【図１２】本発明による複合素子の第６の実施の形態を示した断面図である。
【図１３】図１２に示す複合素子の等価回路図である。
【図１４】本発明による複合素子の特性を示したグラフである。
【図１５】本発明による複合素子の第７の実施の形態を説明するための図である。
【図１６】本実施形態による複合素子の特性を示したグラフである。
【図１７】本発明の実施形態による複合素子の形状を示す斜視図である。
【図１８】本発明の実施形態による複合素子の他の形状を示す斜視図である。
【図１９】従来の温度検出回路の一例を示した説明図である。
【符号の説明】
【００７０】
１  複合素子
２  サーミスタ素体
３  第１の端子電極
４  第３の端子電極
５  第２の端子電極
６、７、８、３３  抵抗体層
１０、３１ａ、３１ｂ、３４ａ、３４ｂ  絶縁層
３０ａ、３０ｂ  表面電極
３５  接合用端子（第４の端子電極）
【図１】
2005277362.tif 000003
【図２】
2005277362.tif 000004
【図３】
2005277362.tif 000005
【図４】
2005277362.tif 000006
【図５】
2005277362.tif 000007
【図６】
2005277362.tif 000008
【図７】
2005277362.tif 000009
【図８】
2005277362.tif 000010
【図９】
2005277362.tif 000011
【図１０】
2005277362.tif 000012
【図１１】
2005277362.tif 000013
【図１２】
2005277362.tif 000014
【図１３】
2005277362.tif 000015
【図１４】
2005277362.tif 000016
【図１５】
2005277362.tif 000017
【図１６】
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【図１７】
2005277362.tif 000019
【図１８】
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【図１９】
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