(57)【要約】【課題】  単結晶制御領域上に浮遊ゲートが設けられている不揮発性メモリにおいて、浮遊ゲート上方に配置された配線の電位が浮遊ゲートへ容量結合するために、あるいは浮遊ゲート上の絶縁膜内および絶縁膜上のうちの１個所に電荷が埋めこまれあるいは付着すると、単結晶制御領域からみた浮遊ゲート形不揮発性メモリのゲート閾値電圧が変化する。【解決手段】  浮遊ゲート上方にシールド絶縁膜を介してシールド導電層を設ける。前記シールド絶縁膜はプラズマCVD等の電子、イオン等の荷電粒子を含むガス雰囲気がウエファ表面に接触する堆積法ではなく、ウエファ直上には中性分子・原子が飛来する堆積法、例えば熱CVD、ラジカルCVD、光CVD、熱酸化などを用いた絶縁膜を用いる。【選択図】  図２
2005317889.tif 000002
【特許請求の範囲】
【請求項１】
基板と前記基板の基板表面領域に設けられた第1導電形のチャネル形成半導体領域と、
前記チャネル形成半導体領域を挟んで離間して前記基板表面領域に設けられたソース領域とドレイン領域と、
前記チャネル形成半導体領域上に設けられたゲート絶縁膜と、
前記チャネル形成領域と電気的に分離して前記基板表面領域に設けられた単結晶制御領域と、
前記単結晶制御領域上に設けられた制御ゲート絶縁膜と、
前記ゲート絶縁膜上に設けられかつ前記制御ゲート絶縁膜上まで延在して前記単結晶制御領域と電気的に容量結合した浮遊ゲートと、
前記浮遊ゲート上に中性分子・原子が飛来する堆積法で形成されたシールド絶縁膜と、
前記シールド絶縁膜上に設けられ、前記浮遊ゲートと容量結合するシールド導電膜と、からなることを特徴とした浮遊ゲート形不揮発性メモリ。
【請求項２】
前記基板が半導体基板であり、前期単結晶制御領域は、前記基板表面領域に逆導電形の領域として前記チャネル形成半導体領域と離間して形成した請求項１記載の浮遊ゲート形不揮発性メモリ。
【請求項３】
前記基板が支持基板とその支持基板から絶縁された半導体層とで構成され、前記半導体層が前記基板表面領域であり、前記チャネル形成半導体領域は前記半導体層の一部に形成され、前記単結晶制御領域は前記チャネル形成半導体領域と絶縁膜で離間された請求項１記載の浮遊ゲート形不揮発性メモリ。
【請求項４】
読出し時に前記シールド導電膜へ規定の電位を供給することにより前記単結晶制御領域から見たゲート閾値電圧を調整する請求項１記載の浮遊ゲート形不揮発性メモリ。
【請求項５】
書きこみ時に前記単結晶制御領域への供給電位と同符号の規定の電位を前記シールド導電膜に供給する請求項１記載の浮遊ゲート形不揮発性メモリ。
【請求項６】
消去時に、前記単結晶制御領域への供給電位と同符号の規定の電位、前記ソース領域への供給電位と逆符号の規定の電位、ドレイン領域への供給電位と逆符号の規定の電位、のうち1つの電位を前記シールド導電膜へ供給する請求項１記載の浮遊ゲート形不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は浮遊ゲートを有する半導体不揮発性メモリに関し、特に制御ゲートの上方へ浮遊ゲートが設けられた半導体不揮発性メモリに関する。
【背景技術】
【０００２】
浮遊ゲート上に絶縁膜を形成してその上に制御ゲートを設ける不揮発性メモリは、多結晶シリコン浮遊ゲート上に成長させた絶縁膜の漏洩電流が大きく、耐圧が小さいという問題があった。これを解決する浮遊ゲート形不揮発性メモリとして、ソース、ドレイン領域に挟まれたチャネル形成半導体領域上に絶縁膜を介して設けられた浮遊ゲートを単結晶制御領域上に成長させた絶縁膜上に延在させ、この単結晶制御領域を制御ゲートとして用いる構成が開示されている（特許文献１第３図参照）。
【０００３】
一方、多結晶シリコン浮遊ゲート上に漏洩電流の少ない、耐圧の優れた絶縁膜を形成する技術が別途開発されたが、MOSロジックの製造工程には製造技術上の共通性は少なかった。このため前記単結晶制御領域を有する浮遊ゲート形不揮発性メモリは、特許文献１が開示された後しばらくして、MOSロジック混載に適した不揮発性メモリとして利用されて来た。この場合、前記単結晶制御領域は半導体基板表面に形成された基板と逆導電形の半導体領域として形成されている。
【特許文献１】特公昭５７−４９１４８号公報（第３図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
昨今、IC、LSIの電源電圧の低下が進み、浮遊ゲートの小電圧範囲の電位制御が重要となり、次の問題が顕在化して来た。すなわち、
（１）浮遊ゲート上方に（接触せず離れている状態で）配置された配線の電位が浮遊ゲートへ容量結合する結果、単結晶制御領域からみた浮遊ゲート形不揮発性メモリのゲート閾値電圧が変化する。
（２）浮遊ゲート上の絶縁膜内および絶縁膜上のうち、１個所でも電荷が埋めこまれあるいは付着すると、単結晶制御領域からみた浮遊ゲート形不揮発性メモリのゲート閾値電圧が変化する。
【０００５】
前記絶縁膜内に埋めこまれる電荷は、浮遊ゲート上に絶縁膜をプラズマCVDなどの原料ガスの放電をウエファの直上で励起して堆積するときに発生する。絶縁膜上の電荷は、ウエファないしはチップの表面汚染、ハンドリング治具からの放電で発生する。
【０００６】
上記配線の配置は浮遊ゲート形不揮発性メモリの設計時点では考慮されない場合が多く、上記埋めこまれるないしは付着する電荷量は予測できない。したがって、出来あがりの単結晶制御領域からみた浮遊形不揮発性メモリのゲート閾値電圧は予測する事が難しい。
【課題を解決するための手段】
【０００７】
本発明では上記の課題を解決するために、
手段１）浮遊ゲート上方にシールド絶縁膜を介してシールド導電層を設ける、
手段２）前記シールド絶縁膜はプラズマCVD等の電子、イオン等の荷電粒子を含むガス雰囲気がウエファ表面に接触する堆積法ではなく、ウエファ直上には中性分子・原子が飛来する堆積法、例えば熱CVD、ラジカルCVD、光CVD、熱酸化などを用いた絶縁膜を用いる。
【０００８】
なお、熱分解・熱反応直前ないしは光励起等ラジカル状態に活性化した分子・原子は基底状態から電子がより外殻軌道に励起された結果ミクロに見た場合正負に帯電しているとも言えるが、本発明では、ウエファ表面をマクロに見て正負電荷がほぼバランスしている状態を「中性分子・原子」と称す。
【発明の効果】
【０００９】
手段１により、ゲート閾値電圧が近傍に設けられた配線の電位の影響を受け難い、または製造後に前記浮遊ゲートの上方へ付着する電荷の影響を受け難い。
【００１０】
手段２により、ゲート閾値電圧が製造の過程で前記浮遊ゲート上の絶縁膜へ組み込まれる電荷を問題が生じないレベルまで少なくすることができる。上記影響を実用上問題無い程度に小さくできれば、前記シールド導電膜は前記浮遊ゲートを完全には覆う必要は無い。
【００１１】
前記シールド絶縁膜は制御ゲートの浮遊ゲートに対する結合比率を主として決めるものではないので、耐圧、リーク電流の制限を満足するレベルまで厚く堆積できるため単結晶制御領域を必要としていた問題点は解決できる。
【００１２】
シールド導電膜へ規定の電位を供給する事により、単結晶制御領域からみたゲート閾値電圧を調整する事ができる。
【００１３】
シールド導電膜へ規定の電位を供給する事により、書きこみ時に単結晶制御領域へ供給する電位の絶対値を減少することができ、単結晶制御領域に要求される耐圧を緩和することができる。
【００１４】
シールド導電膜へ規定の電位を供給することにより、消去時にドレイン領域又はソース領域に供給する電位の絶対値を減少することができ、ドレイン領域ないしはソース領域に要求される耐圧を緩和することができる。
【発明を実施するための最良の形態】
【００１５】
本発明の浮遊形不揮発性メモリは、次の構成により実施することができる。すなわち、
基板と前記基板の基板表面領域に設けられた第1導電形のチャネル形成半導体領域と、
前記チャネル形成半導体領域を挟んで離間して前記基板表面領域に設けられたソース領域とドレイン領域と、前記チャネル形成半導体領域上に設けられたゲート絶縁膜と、前記チャネル形成領域と電気的に分離して前記基板表面領域に設けられた単結晶制御領域と、前記単結晶制御領域上に設けられた制御ゲート絶縁膜と、前記ゲート絶縁膜上に設けられかつ前記制御ゲート絶縁膜上まで延在して前記単結晶制御領域と電気的に容量結合した浮遊ゲートと、前記浮遊ゲート上に設けられたシールド絶縁膜と、前記シールド絶縁膜上に設けられ、前記浮遊ゲートと容量結合するシールド導電膜と、から浮遊ゲート形不揮発性メモリを構成する。
【００１６】
前記シールド絶縁膜は前記浮遊ゲートを含むウエファ直上には中性分子・原子が飛来する堆積法で形成される必要がある。具体的には熱CVD、ラジカルCVD、触媒CVD、熱酸化などで形成された絶縁膜が用いられる。
【００１７】
前記基板が半導体基板の場合、前期単結晶制御領域は、前記基板表面領域に逆導電形の領域として前記チャネル形成半導体領域と離間して形成することができる。
【００１８】
前記基板が支持基板とその支持基板から絶縁された半導体層とで構成され、前記半導体層が前記基板表面領域を形成している場合は、前記単結晶制御領域は前記チャネル形成半導体領域と絶縁膜で離間された構造で、かつp形でもｎ形でも機能する。
【００１９】
前記シールド導電膜へ規定の電位を供給することにより前記単結晶制御領域から見たゲート閾値電圧を読出し時に調整することができる。
【００２０】
書きこみ時に前記単結晶制御領域への供給電位と同符号の規定の電位を前記シールド導電膜へ供給することで、書きこみ時のシールド絶縁膜に印加される電界を緩和して信頼性を向上することを可能とする。また前記単結晶制御領域要求される耐圧を緩和することができる。
【００２１】
消去時に前記単結晶制御領域への供給電位と同符号の規定の電位、前記ソース領域への供給電位と逆符号の規定の電位、ドレイン領域への供給電位と逆符号の規定の電位のうち1つの電位を前記シールド導電膜へ供給することで、消去時に前記３つの領域のすくなくとも１つに供給する電位の絶対値を減少することができる。これにより前記３つの領域に要求される耐圧を緩和することができる。
【実施例１】
【００２２】
図１は本発明の実施例１の鳥瞰・断面図を示す。図において、１００は半導体基板、１１０は第1導電形の基板表面領域で通常ウエルとよばれる構造をとる。２００は逆導電形のソース領域、３００は逆導電形のドレイン領域、４１０は前記チャネル形成半導体領域上に形成されたゲート絶縁膜、前記基板表面領域の表面に形成されたチャネル形成半導体領域（１１１---図示せず）は前記ソース領域２００とドレイン領域３００の間にあり、ゲート絶縁膜４１０下にある。５００は前記第1導電形の基板表面領域に形成された逆導電形の単結晶制御領域、４５０は前記単結晶制御領域上に形成された制御ゲート絶縁膜、６００は浮遊ゲート、４６０は前記浮遊ゲート上に設けられたシールド絶縁膜、７００は前記シールド絶縁膜上に設けられたシールド導電層、４７０は前記シールド導電層上に設けられた第1の層間絶縁膜である。通常は、この第1の層間絶縁膜上に多層配線構造が設けられる。
【００２３】
前記ソース、ドレイン領域は前記チャネル形成半導体領域を挟んで離間して設けられている。前期単結晶制御領域は前記ソース領域、ドレイン領域、チャネル形成半導体領域と離間して設けられている。
【００２４】
前期単結晶制御領域と前記ソース領域、ドレイン領域、チャネル形成半導体領域との間の前記半導体基板表面には、いわゆるフィールド絶縁膜が設けられている。前記ゲート絶縁膜４１０上に設けられた浮遊ゲート６００は前記フィールド絶縁膜に延在してさらに前記単結晶制御領域上の制御ゲート絶縁膜４５０上まで延在している。
【００２５】
前記単結晶制御領域は前記半導体基板との間に整流接合を有している。前記単結晶制御領域がｎ形の場合は前記ソース領域、ドレイン領域もｎ形であり、前記基板表面領域はｐ形である。このとき前記単結晶制御領域は前記基板表面領域に対して正電位の動作範囲を有する。以下電圧の極性はこの場合について記載する。ソース、ドレイン領域がp形である場合は、電圧の極性を逆にして、大小関係は絶対値で比較する事により適用できる。
【００２６】
この浮遊ゲート形不揮発性メモリの書きこみは、チャネルホットエレクトロン注入、ないしは、チャネル形成半導体領域からの電子のFN（Fowler-Nordheim）トンネル注入により行うことができる。
【００２７】
チャネルホットエレクトロン注入の場合は、前記ソース領域へ０V、前記ドレイン領域へ４〜５V、前記単結晶制御領域へ１０〜１２Vを供給する事により実施できる。この場合書きこみ速度は速いが、前記ソース領域から前記ドレイン領域へ１００μAオーダーの大きな電流がながれる。
【００２８】
FNトンネル注入の場合は、前記ソース領域ないしはドレイン領域へ０V、前記単結晶制御領域へ１４〜１６Vを供給することにより実施できる。この場合大きな電流は流れないが書きこみ速度は小さい。
【００２９】
この浮遊ゲート形不揮発性メモリがアレイ状に配置されている場合、書きこみを意図しないメモリセルの前記単結晶制御領域にも高電圧（１０〜１６V）が印加されている場合がある。書きこみを禁止するためにはそのメモリセルのソース領域に４〜５Vを供給する。
【００３０】
この浮遊ゲート形不揮発性メモリの消去は、前記ソース領域およびドレイン領域うちの１つないしは両方へ１０V前後の電位を供給することにより行われる。
【００３１】
書きこみ時の前記シールド絶縁膜に印加される電界を緩和するために、前記シールド導電膜へ補助バイアス（例えば前記規定の電位を９〜１２Vとする）を供給する事ができる。この結果、前記単結晶制御領域の電圧を下げる（例えば７〜１２V）ことができる。単結晶制御領域の接合耐圧が緩和されるので微細化MOS・IC/LSIでの実用上の効果が大きい。
【００３２】
読出し時の単結晶制御領域からみたゲート閾値電圧を例えば０〜０．５V程度調整するためのバイアス（例えば前記規定の電位を０〜１．５Vとする）を前記シールド導電膜へ供給することができる。
【００３３】
消去時に前記シールド導電膜へ補助バイアス（例えば前記規定の電位を−６Vとする）を供給することによって前記ドレインないしはソースへ供給する電位を８V程度まで下げることができる。ドレイン領域ないしはソース領域の接合耐圧が下げられるので微細化MOS・IC/LSIでの実用上の効果が大きい。
【００３４】
制御ゲート絶縁膜の欠陥および成長速度を制御するために、単結晶制御領域の表面不純物濃度は1019原子／ccのオーダーかそれ以下とする。このとき制御ゲート絶縁膜とゲート絶縁膜とは同時に熱酸化で形成することができる。典型的な膜厚としてゲート絶縁膜厚を８０nm得る条件で熱酸化したとき制御ゲート絶縁膜厚は９０nm近くになる。
【００３５】
シールド絶縁膜は例えばシランないしは有機シランと酸化窒素を原料ガスとして用いた高温（６００〜７００℃前後）熱CVD酸化膜を用いることが出きる。膜厚は２５０nm前後で書きこみ時の耐圧を実現することが可能である。
【００３６】
シールド導電膜はローカル配線材料例えばポリシリコン、窒化チタンを用いることができる。ローカル配線プロセスがない場合は、第１メタル配線材料を使うこともできる。
【００３７】
シールド導電膜を設けたあとのプロセスはプラズマCVDを使用して、層間絶縁膜ないしはパッシベーション用プラズマ窒化シリコン膜を形成しても混載している浮遊ゲート形不揮発性メモリの閾値電圧へ悪影響を及ぼすことはない。
【実施例２】
【００３８】
図２は本発明の実施例２の鳥瞰・断面図を示す。前記基板が支持基板１０１とその支持基板からいわゆるBOX絶縁層１０２で絶縁された半導体層１０３とで構成されたSOI（Semiconductor on Insulator）基板１００に本発明を実施した例である。前記半導体層１０３が前記基板表面領域を形成している。
図１と同じ番号は同じ機能の領域を示す。
【００３９】
本実施例では単結晶制御領域５００はフィールド絶縁膜４４０によってソース領域２００、ドレイン領域３００、チャネル形成半導体領域（１１１---図示せず）と文字どおり絶縁されている。したがって、単結晶制御領域５００はp形でもｎ形でもよい。さらに、正負両極性の電圧で動作可能であるため、書きこみ、消去が単結晶制御領域で実行できる。即ち、チャネル形成半導体領域に関して単結晶制御領域を正電位（例えば１４〜１６Ｖ）として書きこみをおこなった時は、同様の絶対値を有する負電位により消去が可能である。
この他のバイアス関係は実施例１と同様である。前記シールド導電層への規定電位の供給効果は実施例１と同様である。
【図面の簡単な説明】
【００４０】
【図１】実施例１の半導体装置の鳥瞰図である。
【図２】SOI基板を用いた実施例２の半導体装置の鳥瞰図である。
【符号の説明】
【００４１】
１００  基板
１０１  支持基板
１０２  BOX絶縁層
１０３  半導体層
１１０  基板表面領域
１１１  チャネル形成半導体領域
２００  ソース領域
３００  ドレイン領域
４１０  ゲート絶縁膜
４５０  制御ゲート絶縁膜
４６０  シールド絶縁膜
４７０  層間絶縁膜
５００  単結晶制御領域
６００  浮遊ゲート
７００  シールド導電膜
【図１】
2005317889.tif 000003
【図２】
2005317889.tif 000004