(57)【要約】【課題】半導体レーザおよびその製造方法において、電流−光変換効率の各ロット間のばらつきを解消する。【解決手段】ＩｎＰ基板１上に順に設けられたＩｎＰバッファ層２、活性層３およびＩｎＰクラッド層４を有するメサ部８と、メサ部８の側面およびＩｎＰ基板１上に設けられたｐ型ＩｎＰブロック層１０と、第１の領域Ｓ１、第１の領域Ｓ１とメサ部８との間に設けられた第２の領域Ｓ２および第１の領域Ｓ１と第２の領域Ｓ２との間に設けられた段差９ａ含みｐ型ＩｎＰブロック層１０上に設けられたｎ型ＩｎＰブロック層１１とを有する埋込ブロック部１２とを設けて、半導体レーザ２０とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に順に設けられた第１導電型の半導体層、活性層および第２導電型の半導体層を有するメサ部と、
前記メサ部の側面および前記半導体基板上に設けられた第２導電型の第１の半導体ブロック層と、該第１の半導体ブロック層に接していない第１の領域、該第１の領域と前記メサ部との間に設けられた第２の領域および該第１の領域と前記第２の領域との間に設けられた段差を含み前記第１の半導体ブロック層上に設けられた第１導電型の第２の半導体ブロック層とを有する埋込ブロック部と
を設けたことを特徴とする半導体レーザ。
【請求項２】
前記段差の高さは０．２μｍ以上であることを特徴とする請求項１記載の半導体レーザ。
【請求項３】
前記メサ部、前記第１の半導体ブロック層および前記第２の半導体ブロック層上に設けられた第２導電型の半導体層を更に有することを特徴とする請求項１又は２記載の半導体レーザ。
【請求項４】
第１導電型の半導体基板上に、第１導電型の半導体層、活性層、第２導電型の半導体層およびキャップ層の各層を順次積層して積層基板を形成する工程と、
前記キャップ層上にストライプマスクを形成する工程と、
前記ストライプマスクを用いて、前記積層基板の表面から前記半導体基板に達するまでをウェットエッチングして積層メサ部を形成する工程と、
前記積層メサ部を形成する工程の後に、前記ストライプマスクを用いて、前記積層メサ部の側面および前記半導体基板上に、第２導電型の第１の半導体ブロック層と、前記第１の半導体ブロック層上に設けられた第１導電型の第２の半導体ブロック層とを有する埋込ブロック部を設ける工程とを備え、
前記第２の半導体ブロック層を、前記ストライプマスクの隣に形成された第１の領域、前記ストライプマスクの下に形成された第２の領域および前記第１の領域と前記第２の領域との間に設けられた段差を有するように設けることを特徴とする半導体レーザの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体レーザおよびその製造方法に関する。
【０００２】
【従来の技術】
ＩｎＰ系の長波長帯レーザといった埋込型の半導体レーザは、ｐ型半導体層とｎ型半導体層とからなる埋込層がメサ部の側面に設けられている。この種の半導体レーザに関しては特許文献１があった。この特許文献１には埋込型の半導体レーザの製造方法が記載されている。この製造方法では、サイドエッチングの生じやすいキャップ層上にストライプマスクを設け、このストライプマスクを用いて選択エッチングを行うことによりメサ部を形成している。そのメサ部の両側に埋込層が形成されているが、その埋込層は表面が平坦になっている。
【０００３】
【特許文献１】
特許第２８２７３２６号公報
【０００４】
【発明が解決しようとする課題】
しかし、上述の半導体レーザには各ロット間で電流−光変換効率にばらつきがある。このばらつきの原因についての検討の結果、以下の事項が判明している。つまり、この好ましくない特性を示す半導体レーザは、埋込層を構成するｐ型半導体層とｎ型半導体層との間の逆方向耐電圧が小さい。故に、埋込層がリーク電流を遮断する電流ブロック層として十分に機能していない。したがって、埋込層にリーク電流が流れてしまい、そのリーク電流のために電流−光変換効率がばらつきを生じている。
【０００５】
埋込層の厚さが大きくなるようにメサ部の高さを大きくすると、逆方向耐電圧を大きくすることができるが、ウェハ面内におけるメサ部の高さのばらつきが大きくなり、そのばらつきを抑えることが難しくなる。
そこで、本発明は上記課題を解決するためになされたもので、電流−光変換効率のロット間のばらつきを低減し得る構造を備えた半導体レーザおよびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明は、第１導電型の半導体基板上に順に設けられた第１導電型の半導体層、活性層および第２導電型の半導体層を有するメサ部と、メサ部の側面および半導体基板上に設けられた第２導電型の第１の半導体ブロック層と、第１の半導体ブロック層に接していない第１の領域、第１の領域とメサ部との間に設けられた第２の領域および第１の領域と第２の領域との間に設けられた段差を含み第１の半導体ブロック層上に設けられた第１導電型の第２の半導体ブロック層とを有する埋込ブロック部とを設けた半導体レーザを特徴とする。
【０００７】
この半導体レーザは、埋込ブロック部が段差を有するため、埋込ブロック部の厚さが厚くなり、第１の半導体ブロック層と第２の半導体ブロック層の間の逆方向耐電圧をより大きくすることができる。
また、上記半導体レーザにおいて、段差の高さは０．２μｍ以上に設定されているとよい。
段差の高さがこの範囲内に設定されていると、半導体レーザの電流−光変換効率が良好になる。
【０００８】
また、上記各半導体レーザにおいて、メサ部、第１の半導体ブロック層および第２の半導体ブロック層上に設けられた第２導電型の半導体層を更に有することが好ましい。
第２導電型の半導体層はメサ部に光を閉じ込めるのに有益である。
【０００９】
そして、本発明は、第１導電型の半導体基板上に、第１導電型の半導体層、活性層、第２導電型の半導体層およびキャップ層の各層を順次積層して積層基板を形成する工程と、キャップ層上にストライプマスクを形成する工程と、ストライプマスクを用いて、積層基板の表面から半導体基板に達するまでをウェットエッチングして積層メサ部を形成する工程と、積層メサ部を形成する工程の後に、ストライプマスクを用いて、積層メサ部の側面および半導体基板上に、第２導電型の第１の半導体ブロック層と、第１の半導体ブロック層上に設けられた第１導電型の第２の半導体ブロック層とを有する埋込ブロック部を設ける工程とを備え、第２の半導体ブロック層を、ストライプマスクの隣に形成された第１の領域、ストライプマスクの下に形成された第２の領域および第１の領域と第２の領域との間に設けられた段差を有するように設ける半導体レーザの製造方法の製造方法を提供する。
この製造方法によれば、埋込ブロック部の厚さが厚くなり、第１の半導体ブロック層と第２の半導体ブロック層の間の逆方向耐電圧をより大きくし得る半導体レーザが得られる。
【００１０】
【発明の実施の形態】
以下、本発明の実施の形態について説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。なお、図示の都合上、図１においては各層の厚さ方向の寸法を適宜変更している。
図１は、本発明の実施の形態に係るメサ埋め込み型半導体レーザ２０を示す断面図である。
【００１１】
半導体レーザ２０は、図１に示すように、Ｓｎ（スズ）をドープしたｎ型（第１導電型）ＩｎＰ基板１といった半導体基板上にメサ埋込部２１を有し、このメサ埋込部２１がトレンチ溝１５，１５の間に設けられている。
メサ埋込部２１はメサ部８と、そのメサ部８の両側面上に設けられた埋込ブロック部１２とを有している。また、メサ埋込部２１はメサ部８と埋込ブロック部１２上に設けられたｐ型（第２導電型）の第２のＩｎＰクラッド層１３と、その上に設けられたコンタクト層１４とを有している。さらに、メサ埋込部２１は埋込ブロック部１２、ＩｎＰクラッド層１３およびコンタクト層１４上に設けられた絶縁膜１６と、絶縁膜１６上に設けられた電極１７とを有している。
【００１２】
メサ部８はＳｉ（シリコン）をドープしたｎ型のＩｎＰバッファ層２といった半導体層と、ノンドープのＧａＩｎＡｓＰまたはＧａＩｎＡｓからなるＭＱＷ（多重量子井戸）構造やＳＱＷ（単一量子井戸）構造の活性層３と、Ｚｎ（亜鉛）をドープしたｐ型（第２導電型）のＩｎＰクラッド層４といった半導体層と備えており、これらの各層２，３，４がＩｎＰ基板１上に順に設けられている。
また、メサ部８は、ＩｎＰバッファ層２、活性層３およびＩｎＰクラッド層４の各層の幅が徐々に小さくなる順メサ構造を有している。メサ部８の各層の厚さは例えば、次のようにすることができる。ＩｎＰバッファ層２は約０．５μｍ、活性層３は約０．１５μｍ、ＩｎＰクラッド層４は約０．４μｍである。
【００１３】
埋込ブロック部１２は、Ｚｎドープのｐ型ＩｎＰブロック層１０といった第１の半導体ブロック層と、Ｓｉドープのｎ型ＩｎＰブロック層１１といった第２の半導体ブロック層とを有している。
ｐ型ＩｎＰブロック層１０はメサ部８の両側面およびＩｎＰ基板１上に設けられている。各ｐ型ＩｎＰブロック層１０は、メサ部８の側面とＩｎＰ基板１を被覆する被覆部１０ａと、メサ部８の上面（ＩｎＰクラッド層４の上面４ａ）から離れるように伸びる突出端部１０ｂとを含んでいる。また、メサ部８の両側に形成される突出端部１０ｂが互いに向かい合い、溝部１９を形成している。
【００１４】
ｎ型ＩｎＰブロック層１１はメサ部８の両側面に設けられている。各ｎ型ＩｎＰブロック層１１は、ｐ型ＩｎＰブロック層１０の表面を被覆する被覆部１１ａとその上の段差部９を有している。ここで、段差部９はｐ型ＩｎＰブロック層１０上のｐ型ＩｎＰブロック層１０に接していない領域を第１の領域Ｓ１とし、被覆部１１ａにおける第１の領域Ｓ１とメサ部８との間に設けられた領域を第２の領域Ｓ２としたときに、その第１の領域Ｓ１と第２の領域Ｓ２の間に設けられた段差９ａと、第１の領域Ｓ１とを有している。また、段差部９（段差９ａ）は、第２の領域Ｓ２の表面部１１ｂよりも（突出端部１０ｂの先端よりも）高さＨで突出している。この段差部９を設けることにより、埋込ブロック部１２がメサ部８の側面を保護し、リーク電流を低減する電流ブロック層として機能する。
【００１５】
第２のＩｎＰクラッド層１３は、ＩｎＰクラッド層４の上面４ａと、ｐ型ＩｎＰブロック層１０およびｎ型ＩｎＰブロック層１１の表面を被覆している。この第２のＩｎＰクラッド層１３を設けることにより、ｎ型ＩｎＰブロック層１１および溝部１９による凹凸構造を平坦化できる構造になっている。また、第２のＩｎＰクラッド層１３は、メサ部８に光を閉じ込めるために役立つものである。
【００１６】
コンタクト層１４は、ＧａＩｎＡｓまたはＧａＩｎＡｓＰからなり、第２のＩｎＰクラッド層１３の上に設けている。絶縁膜１６は、メサ部８の側面、コンタクト層１４およびトレンチ溝１５の上に設けられている。この絶縁膜１６としてはＳｉＮ，ＳｉＯ２等がある。絶縁膜１６には、コンタクト層１４上にコンタクトホール１６ａが形成されている。
【００１７】
半導体レーザ２０では、埋込ブロック部１２を構成するｎ型ＩｎＰブロック層１１が段差部９を有している。そのため、ｐ型ＩｎＰブロック層１０とｎ型ＩｎＰブロック層１１との間の逆方向耐電圧がより大きくなるので、埋込ブロック部１２を流れるリーク電流が低減される。つまり、埋込ブロック部１２がリーク電流をブロックする電流ブロック層として機能するようになる。したがって、埋込ブロック部１２によりリーク電流が遮断されるため、半導体レーザ２０の電流−光変換効率が良好になり、各ロット間の電流−光変換効率のばらつきが低減されるようになる。
【００１８】
段差を持たない埋込型の半導体レーザのように、埋込層の表面を平坦にすると注入電流１００ｍＡでの電流−光変換効率に関して、各ロット間で５％程度のばらつきがあった。
これに対し、上述した半導体レーザ２０のように、段差部９を有する埋込ブロック部１２を設けると、注入電流１００ｍＡでの電流−光変換効率に関しては各ロット間のばらつきを２％程度にまで小さくすることができる。
【００１９】
一方、上述したように、段差部９を設けることは、埋込ブロック部１２がリーク電流をブロックする機能を向上させる上で有効である。しかし、この段差部９の高さＨを大きくするとメサ埋込部２１の高さＨ２が高くなり、ウェハ面内において、メサ埋込部２１の高さＨ２のばらつきが大きくなる。すると、段差部９のウェハ面内における高さＨのばらつきも大きくなる。この点を考慮すると、段差部９の高さＨを適切な範囲に設定するのが好ましい。
【００２０】
ここで、図６は１．６μｍ波長帯ＤＦＢレーザの段差部の高さＨと、電流−光変換効率（Ｉ−Ｌ特性）との関係（電流−光変換効率の段差依存性）を示すグラフである。図６の縦軸には、注入電流１００ｍＡ、２７℃下における微分量子効率（ＳＥ＝ΔＰ／ΔＩ）（ｍＷ／ｍＡ）をとっている。図に示すように、ＳＥは段差部９の高さＨが高くなるにしたがい上昇していく。そして、ＳＥは、高さＨが０．２μｍ以上になると、０．３１を超えて良好な値を示し、高さＨに対する変化の割合も縮小する。段差部９の高さＨを０．２μｍ以上に設定すれば、各ロット間でのＩ−Ｌ特性のばらつきを確実に縮小できるようになる。
【００２１】
一方、段差部９の高さＨが０．８μｍを超えると、ＳＥの値が徐々に低下し、０．３１以下になることがある。したがって、ＳＥの値を０．３１よりも大きい範囲に確実に納めるためには高さＨを０．８μｍ以下に設定するとよい。
次に、図１とともに、図２〜図５を参照して、本発明の実施の形態に係る半導体レーザの製造方法について説明する。なお、図示の都合上、図２〜図５においては各層の厚さ方向の寸法を適宜変更している。
【００２２】
まず、図２（ａ）に示すように、ＩｎＰ基板１上にＯＭＶＰＥ法（減圧有機金属気相成長法）により、約６０Ｔｏｒｒの圧力下で、いくつかの半導体層を順に成長させて活性層エピウェハといった積層基板６を形成する。ここで、ＩｎＰ基板１上にＩｎＰバッファ層２を形成し、そのＩｎＰバッファ層２上に活性層３を形成する。次に、活性層３の上にＩｎＰクラッド層４を形成する。さらに、そのＩｎＰクラッド層４上にＺｎをドープしたＧａＩｎＡｓＰまたはＧａＩｎＡｓからなるｐ型のキャップ層５を形成する。この形成されたキャップ層５を後述するＢｒ・メタノールのエッチング液によりエッチングすると、ＩｎＰバッファ層２、活性層３およびＩｎＰクラッド層４の各層よりも、エッチングレートが大きくなる。キャップ層５の厚さは、例えば約０．２μｍである。
【００２３】
続いて、図２（ｂ）に示すように、この積層基板６上に、熱ＣＶＤ法等によりＳｉＮまたはＳｉＯ２からなる絶縁膜７を形成する。
次に、その絶縁膜７上にホトレジストを塗布した後で、図示しない所定のホトマスクを用いてストライプ状のレジストパターンを形成する。そして、このレジストパターンを用いてバッファ弗酸等により、絶縁膜７をエッチングする。これにより図２（ｃ）に示すように、上記各層が積層される方向と交差する方向に伸びるストライプマスク７ａを形成する。その後、レジストパターンを除去する。ストライプマスク７ａの幅は半導体レーザの横モード制御およびプロセスマージン確保のため、例えば約３．０μｍ〜４．５μｍの範囲内に設定されている。
【００２４】
続いて、ストライプマスク７ａを用いて積層基板６のウェットエッチングを行い、図３（ａ）に示すようにメサ部８とキャップ層５とを有する積層メサ部１８を形成する。
このウェットエッチングでは、十分に冷却したＢｒ・メタノールのエッチング液（Ｂｒ２：メタノール＝２．５：１０００）を用いて、キャップ層５からＩｎＰ基板１の表面に達するまでの各層をエッチングする。このエッチングは、エッチング液を攪拌しながら約５分間行い、図３（ａ）に示すメサ高さｈが約１．６５〜２．２０μｍで、サイドエッチング量（アンダーカット量）ｗが約１．０〜１．５μｍとなるようにして行う。このとき、キャップ層５にはＢｒ・メタノールのエッチング液によるサイドエッチングが生じるので、キャップ層５の幅がストライプマスク７ａの幅よりも小さくなる。また、ＩｎＰ基板１に近づくにつれて、各層の幅が漸次広がる順メサ構造を有する積層メサ部１８が得られる。
【００２５】
次に、このエッチングにより、各層２〜５が除去された領域に、ＯＭＶＰＥ法による結晶成長を行う。この工程で、図３（ｂ）および図５に示すように、段差部９を有する埋込ブロック部１２を形成する。この結晶成長では、積層メサ部１８の露出した各側面とＩｎＰ基板１を被覆するＰ型ＩｎＰブロック層１０を形成し、そのＰ型ＩｎＰブロック層１０の表面を被覆するｎ型ＩｎＰブロック層１１をＰ型ＩｎＰブロック層１０上に形成する。このとき、ｎ型ＩｎＰブロック層１１において、ストライプマスク７ａ外側の隣の領域を第１の領域Ｓ１、ストライプマスク７ａの下の領域を第２の領域Ｓ２とし、この第１の領域Ｓ１と第２の領域Ｓ２との間に段差９ａを設ける。この段差９ａと第１の領域Ｓ１とにより、上述の段差部９が形成される。また、第２の領域Ｓ２はストライプマスク７ａの下に形成されるので、その表面は実質的に平坦になる。
【００２６】
この場合、段差部９の高さＨが０．２μｍ以上であるとよく、０．８μｍ以下であればより好ましい。段差部９の高さＨをこの範囲内にすると、埋込ブロック部１２によりリーク電流を確実に低減することができる。また、第２のＩｎＰクラッド層１３が異常成長しないようにして、第２のＩｎＰクラッド層１３の表面を比較的平坦にすることもできる。
【００２７】
この結晶成長のときに使用する原料ガスは、例えばＩＩＩ族用ソースとしてＴＭＩ（トリメチルインジウム）、Ｖ族用ソースとしてＰＨ３（ホスフィン）、ドーパント材料のガス（ドーパントガス）としてＳｉＨ４（モノシラン）、ＤＥＺ（ジエチルジンク）がある。埋込ブロック部１２を構成するｐ型ＩｎＰブロック層１０およびｎ型ＩｎＰブロック層１１の成長速度は、１．９〜２．４μｍ／ｈｒである。またＶ族ガス濃度／ＩＩＩ族ガス濃度（モル比）は６０〜６５である。ｐ型ＩｎＰブロック層１０のキャリア濃度は、０．６５〜１．１５×１０１８／ｃｍ−３であり、ｎ型ＩｎＰブロック層１１のキャリア濃度は、１．０〜２．０×１０１８／ｃｍ−３程度である。そして、これらの条件下で、それぞれの厚みが０．９〜１．５μｍ程度になるように成長させる。
【００２８】
次に、バッファ弗酸を用いてストライプマスク７ａを除去し、燐酸：過酸化水素＝５：１からなるエッチング液を用いてキャップ層５を選択的に除去する。すると、図４（ａ）に示すように、ＩｎＰクラッド層４の上面４ａが露出し、溝部１９が形成される。また、ｐ型ＩｎＰブロック層１０の一部が上面４ａ（メサ部８の上面）よりも上側に伸びる突出端部１０ｂとなり、さらに、ｎ型ＩｎＰブロック層１１の平坦部１１ｂが得られる。
【００２９】
続いて、図４（ｂ）に示すように第２のＩｎＰクラッド層１３を成長させる。この第２のＩｎＰクラッド層１３を成長させることにより、ｎ型ＩｎＰブロック層１１および溝部１９による凹凸構造が平坦な構造になる。そして、第２のＩｎＰクラッド層１３上にコンタクト層１４を成長させる。
次に、メサ部８を間に挟むようにトレンチ溝１５，１５を形成する。これらトレンチ溝１５，１５は、ＩｎＰ基板１においてコンタクト層１４からＩｎＰ基板１の表面までをエッチングすることにより形成される。このエッチングにより、コンタクト層１４、第２のＩｎＰクラッド層１３、ｎ型ＩｎＰブロック層１１およびｐ型ＩｎＰブロック層１０の各層と、ＩｎＰ基板１の表面の一部が除去される。次に、露出している表面を被覆するように絶縁膜１６を形成する。その絶縁膜１６のコンタクト層１４上にコンタクトホール１６ａを形成し、その後で金属膜により電極１７を形成すると、図１に示す半導体レーザ２０が得られる。
【００３０】
【発明の効果】
以上詳述したように本発明によれば、電流−光変換効率のロット間のばらつきを低減した半導体素子が得られる。
【図面の簡単な説明】
【図１】実施の形態に係る半導体レーザの断面図である。
【図２】（ａ），（ｂ），（ｃ）は、それぞれ図１に示す半導体レーザの製造過程を順に示す図である。
【図３】（ａ），（ｂ）は、それぞれ図２の後続の製造過程を順に示す図である。
【図４】（ａ），（ｂ）は、それぞれ図３の後続の製造過程を順に示す図である。
【図５】図３（ｂ）と同じ工程を示す斜視図である。
【図６】本発明による１．６μｍＤＦＢレーザについての、段差部の高さと、電流−光変換効率（Ｉ−Ｌ特性）との関係を示すグラフである。
【符号の説明】
１…ＩｎＰ基板、２…ＩｎＰバッファ層
３…活性層、４…ＩｎＰクラッド層、５…キャップ層
６…積層基板、７…絶縁膜、７ａ…ストライプマスク
８…メサ部、９…段差部、９ａ…段差
１０…ｐ型ＩｎＰブロック層
１０ａ…被覆部、１０ｂ…突出端部
１１…ｎ型ＩｎＰブロック層、１１ａ…被覆部
１２…埋込ブロック部
１３…第２のＩｎＰクラッド層
Ｓ１…第１の領域、Ｓ２…第２の領域
【図１】
2005005468.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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