(57)【要約】【課題】  本発明は、トランジスタ特性のばらつきを抑えて半導体集積回路の歩留まりを向上させることができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】  半導体基板上に形成された凸型形状を有する絶縁膜と、絶縁膜の凸部上に形成された半導体層と、半導体層の四つの側面における対向する一組の両側面の所定領域に、ゲート絶縁膜を介して形成され、シリコン及び金属を含むゲート電極と、半導体層内において、ゲート電極が形成されていない両端部の領域にそれぞれ形成されたソース領域及びドレイン領域とを備えることを特徴とする。【選択図】  図１３
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【特許請求の範囲】
【請求項１】
半導体基板上に、絶縁膜を介して半導体層及びマスク材を順に堆積するステップと、
前記半導体層及び前記マスク材にパターニングを行い、所定の領域に半導体層を形成するステップと、
前記マスク材をマスクとして、前記絶縁膜の表面部分にエッチングを行うことにより所定の深さだけ除去するステップと、
前記半導体層の四つの側面における対向する少なくとも一組の両側面に、ゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にシリコンを堆積するステップと、
前記シリコンをゲートパターンにパターニングを行うことにより、前記半導体層の四つの側面における対向する一組の両側面の所定領域に、前記ゲート絶縁膜を介してゲートパターンのシリコン膜を形成するステップと、
前記シリコン膜をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層における前記シリコン膜が形成されていない両端部の領域にソース領域及びドレイン領域を形成するステップと、
少なくとも前記シリコン膜上に金属を堆積して金属膜を形成し、前記シリコン膜と前記金属膜とを反応させることにより、ゲート電極を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記絶縁膜にエッチングを行うステップでは、前記シリコン膜の膜厚と略同一又は前記シリコン膜の膜厚以上の前記所定の深さだけ除去することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記シリコン膜を形成するステップでは、前記シリコンを前記ゲートパターンにパターニングを行うことにより、前記半導体層の四つの側面における対向する一組の両側面における略中央部分には、前記ゲート絶縁膜を介して、前記半導体層の上面における略中央部分には、前記マスク材を介して、前記半導体層をまたぐようにコ字状のゲートパターンの前記シリコン膜を形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
半導体基板上に形成された凸型形状を有する絶縁膜と、
前記絶縁膜の凸部上に形成された半導体層と、
前記半導体層の四つの側面における対向する一組の両側面の所定領域に、ゲート絶縁膜を介して形成され、シリコン及び金属を含むゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない両端部の領域にそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする半導体装置。
【請求項５】
前記絶縁膜の前記凸部の高さは、前記ゲート電極の膜厚と略同一又は前記ゲート電極の膜厚分より高いことを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、半導体の駆動能力を向上させる方法として、トランジスタのゲート構造を縦型ダブルゲート構造、いわゆるＦｉｎ（ひれ）型にする方法が開発され、ゲート構造として当該方法を採用することにより、ゲート電極の支配力を向上させ、駆動電流を増加させることができる。以下、かかるＦｉｎ型のＭＯＳＦＥＴ(metal oxide semiconductor field effect transistor)をＦｉｎＦＥＴと呼ぶ。
【０００３】
このＦｉｎＦＥＴでは、半導体基板上に埋め込み絶縁膜を介して凸型形状の半導体層が形成され、この半導体層の１組の両側面及び上面の略中央部分にはコ字状のゲート電極が当該半導体層をまたぐように形成されている。
【０００４】
またＦｉｎＦＥＴでは、半導体層のうち、ゲート電極に囲まれた領域に、チャネル領域が形成されると共に、半導体層内におけるチャネル領域の両側に、ソース領域及びドレイン領域が当該チャネル領域を挟むように形成されている。
【０００５】
ところで、ＦｉｎＦＥＴは、チャネル領域が完全に空乏化している完全空乏型素子であるため、ゲート電極材として通常のポリシリコンを使用したのでは、ゲート閾値電圧が低くなり、これによりゲート閾値電圧の調整が困難になる。そこで、ＦｉｎＦＥＴでは、ゲート電極材として金属を使用してゲート閾値電圧を高くすることにより、ゲート閾値電圧の最適化を可能にしている。
【０００６】
ゲート電極材として金属を使用したゲート電極としては、ポリシリコンと金属を完全に反応させることにより形成されたシリサイドメタルゲート電極、すなわちフルシリサイドゲート電極が提案されている。
【０００７】
ここで、かかるＦｉｎＦＥＴにおけるフルシリサイドゲート電極の形成方法について説明する。まず、半導体基板上に、埋め込み絶縁膜及び半導体層が順次積層されたＳＯＩ（Silicon on Insulator）基板を用意し、当該半導体層をパターニングすることにより、凸型形状の半導体層を形成する。
【０００８】
ゲート絶縁膜を形成した後、フルシリサイドゲート電極の母材となるポリシリコンを全面に堆積し、ゲートパターンにパターニングする。その後、例えばニッケル（Ｎｉ）などの金属を堆積して、ポリシリコンとニッケルを反応させることにより、フルシリサイドゲート電極を形成する。
【０００９】
かかるフルシリサイドゲート電極形成方法では、母材のポリシリコンとニッケルを反応させる際、ゲート電極下部コーナ付近には、ニッケルの供給量が少なくなるので、完全にシリサイド化することができず、当該下部コーナ付近でニッケルと反応しなかったポリシリコンが残存するおそれがある。
【００１０】
このように形成されたフルシリサイドゲート電極では、ニッケルと反応しなかったポリシリコンが、半導体層に形成されるチャネル領域付近に位置するため、当該未反応のポリシリコンがゲート閾値電圧を変動させてＦｉｎＦＥＴのトランジスタ動作に影響を及ぼすという問題があった。
【００１１】
以下、ゲート電極としてシリサイドを用いたＦｉｎＦＥＴに関する文献名を記載する。
【特許文献１】特開２００２−１１８２５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、トランジスタ特性のばらつきを抑えて半導体集積回路の歩留まりを向上させることができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の一態様による半導体装置の製造方法は、
半導体基板上に、絶縁膜を介して半導体層及びマスク材を順に堆積するステップと、
前記半導体層及び前記マスク材にパターニングを行い、所定の領域に半導体層を形成するステップと、
前記マスク材をマスクとして、前記絶縁膜の表面部分にエッチングを行うことにより所定の深さだけ除去するステップと、
前記半導体層の四つの側面における対向する少なくとも一組の両側面に、ゲート絶縁膜を形成するステップと、
前記絶縁膜、前記ゲート絶縁膜及び前記マスク材上にシリコンを堆積するステップと、
前記シリコンをゲートパターンにパターニングを行うことにより、前記半導体層の四つの側面における対向する一組の両側面の所定領域に、前記ゲート絶縁膜を介してゲートパターンのシリコン膜を形成するステップと、
前記シリコン膜をマスクとして、所定の不純物を前記半導体層にイオン注入することにより、前記半導体層における前記シリコン膜が形成されていない両端部の領域にソース領域及びドレイン領域を形成するステップと、
少なくとも前記シリコン膜上に金属を堆積して金属膜を形成し、前記シリコン膜と前記金属膜とを反応させることにより、ゲート電極を形成するステップと
を備えることを特徴とする。
【００１４】
また本発明の一態様による半導体装置は、
半導体基板上に形成された凸型形状を有する絶縁膜と、
前記絶縁膜の凸部上に形成された半導体層と、
前記半導体層の四つの側面における対向する一組の両側面の所定領域に、ゲート絶縁膜を介して形成され、シリコン及び金属を含むゲート電極と、
前記半導体層内において、前記ゲート電極が形成されていない両端部の領域にそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする。
【発明の効果】
【００１５】
本発明の半導体装置及びその製造方法によれば、トランジスタ特性のばらつきを抑えて半導体集積回路の歩留まりを向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態について図面を参照して説明する。
【００１７】
図１〜図１３に、本発明の実施の形態によるＦｉｎＦＥＴの製造方法を示す。なお、図１〜図１３のうち、図１、図３、図５、図８、図１０及び図１２は、各工程別素子における、対応する図７中のＡ方向から視認した場合の側面図を示し、図２、図４、図６、図９、図１１及び図１３は、各工程別素子における、対応する図７中のＢ―Ｂ線に沿って切断した場合の縦断面図を示す。
【００１８】
まず、半導体基板１０上に、埋め込み絶縁膜２０及び半導体層３０が順次積層されたＳＯＩ（Silicon on Insulator）基板４０を用意する。なお、半導体基板１０及び半導体層３０は、例えば単結晶シリコンからなる。
【００１９】
ＣＶＤ（Chemical Vapor Deposition）法などによって、ＳＯＩ基板４０上に例えばシリコン窒化膜（ＳｉＮ）からなるマスク材５０を堆積する。なお、マスク材５０としては、シリコン窒化膜（ＳｉＮ）に限らず、例えばシリコン酸化膜などの他の絶縁膜を用いることも可能である。
【００２０】
図１及び図２に示すように、リソグラフィとＲＩＥ（Reactive Ion Etching）などの異方性エッチングによって、マスク材５０及び半導体層３０を順次パターニングすることにより、埋め込み絶縁膜２０上に半導体層３０及びマスク材５０を形成する。
【００２１】
この場合、図３及び図４に示すように、さらに埋め込み絶縁膜２０も１００ｎｍ程度そのまま異方性エッチングすることにより、埋め込み絶縁膜２０上に凸部２０Ａを形成する。その際、後に形成されるポリシリコン膜の結晶成長方向を、ゲート絶縁膜上で均一にするため、当該後に形成されるポリシリコン膜の膜厚以上の量を異方性エッチングすることが望ましいが、必ずしもポリシリコン膜の膜厚以上の量を異方性エッチングしなくても良い。
【００２２】
なお、埋め込み絶縁膜２０を深さ方向にエッチングする際、半導体層３０の底部周辺に位置する埋め込み絶縁膜２０を横方向に若干エッチングすることにより、埋め込み絶縁膜２０に形成される凸部２０Ａの幅が、半導体層３０の幅より狭くなっても良い。
【００２３】
図５及び図６に示すように、半導体層３０の４つの側面における対向する一組の両側面の全面に、それぞれ所望の膜厚のゲート絶縁膜６０Ａ及び６０Ｂを形成する。この場合、例えば半導体層３０の表面を酸化することにより、ゲート絶縁膜６０Ａ及び６０Ｂを形成しても良く、また半導体層３０の全面にハフニウムシリケートなどの高誘電体膜を堆積することにより、ゲート絶縁膜６０Ａ及び６０Ｂを形成しても良い。さらにゲート絶縁膜６０Ａ及び６０Ｂとしては、これら酸化膜やハフニウムシリケートに限らず、他の種々の高誘電体膜や、その酸化膜及び酸窒化膜などを使用することもできる。
【００２４】
なお、マスク材５０を除去した上で、半導体層３０の両側面及び上面にゲート絶縁膜を形成しても良い。この場合、半導体層３０の上面もチャネルとして動作する。
【００２５】
ＣＶＤ法などによって、フルシリサイドゲート電極の母材としてのポリシリコンを１００ｎｍ程度全面に堆積することによりポリシリコン膜７０を形成する。なお、この場合、ポリシリコンではなくアモルファスシリコンを堆積しても良く、またゲルマニウムを含んでいても良い。
【００２６】
図７、当該図７中のＡ方向から視認される側面図である図８、当該図７中のＢ―Ｂ線に沿う縦断面図である図９に示すように、リソグラフィ及びＲＩＥによって、ポリシリコン膜７０をゲートパターンにパターニングする。なお、堆積されたポリシリコン膜７０には凹凸があるため、ゲートパターンにパターニングすることが困難な場合があり、この場合、ポリシリコンを堆積した後、例えば窒化膜などの絶縁膜を堆積して平坦化した上で、ポリシリコン膜をゲートパターンにパターニングしても良い。
【００２７】
ゲートパターンにパターニングされたポリシリコン膜７０をマスクとして、所定の不純物を半導体層３０におけるポリシリコン膜７０で覆われていない両端部の領域内にイオン注入し、熱処理工程を行うことにより、ソース領域８０及びドレイン領域９０を形成する。なお、このイオン注入を行う前にポリシリコン膜７０及び半導体層３０の側面に側壁絶縁膜を形成しても良い。
【００２８】
そして、必要に応じて、ポリシリコン膜７０に対して洗浄処理などの表面処理を行った後、図１０及び図１１に示すように、シリサイド材料として例えばニッケル膜１００を１００ｎｍ程度全面に形成する。なお、シリサイド材料としては、ニッケルに限らず、コバルト、チタン、タングステン、プラチナ、白金など種々の金属の少なくともいずれか１つを使用することができる。またニッケル膜１００を全面に形成しなくても、少なくともポリシリコン膜７０上に形成すれば良い。
【００２９】
４５０℃程度の熱処理工程を行うことにより、ポリシリコン膜７０とニッケル膜１００を反応させることにより、ニッケルシリサイドを形成する。なお、この熱処理工程は、１度に行うのではなく、複数回に分けて行うことも可能である。
【００３０】
図１２及び図１３に示すように、ニッケルシリサイドの表面に付着している未反応のニッケルを、硫酸過酸化水溶液によって除去して、ニッケルシリサイドゲート電極すなわちフルシリサイドゲート電極１１０を形成することにより、ＦｉｎＦＥＴ２００を製造する。
【００３１】
なお、上述の方法により製造されたＦｉｎＦＥＴ２００は、図１２及び図１３に示すように、半導体基板１０の表面上に凸型形状の埋め込み絶縁膜２０が形成され、当該埋め込み絶縁膜２０の凸部２０Ａ上には、半導体層３０及びマスク材５０が形成されている。
【００３２】
半導体層３０の中央部付近には、チャネル領域１２０が形成され、また半導体層３０内において、チャネル領域１２０の両側には、ソース領域８０及びドレイン領域９０が当該チャネル領域１２０を挟むように形成されている。
【００３３】
半導体層３０の４つの側面のうち、対向する少なくとも一組の両側面には、ゲート絶縁膜６０Ａ及び６０Ｂが形成されている。そして半導体層３０の両側面における所定領域には、ゲート絶縁膜６０Ａ及び６０Ｂを介して、半導体層３０の上面には、マスク材５０を介して、コ字状のフルシリサイドゲート電極１１０が、当該半導体層３０をまたぐように形成されている。
【００３４】
ここで、図１４に、比較例として、半導体層３０を異方性エッチングする際、埋め込み絶縁膜３１０を異方性エッチングすることなく製造されたＦｉｎＦＥＴ３００の構成を示し、図１５に、本実施の形態によるＦｉｎＦＥＴ２００の構成を示す。
【００３５】
図１４に示すように、比較例のＦｉｎＦＥＴ３００では、ポリシリコン膜とニッケル膜を反応させる際、フルシリサイドゲート電極３２０の下部コーナ付近３２０Ａ及び３２０Ｂに、未反応のポリシリコンが残存すると、当該未反応のポリシリコンが、半導体層３０のチャネル領域１２０付近に位置することにより、当該ＦｉｎＦＥＴ３００のトランジスタ動作に影響を及ぼすことになる。
【００３６】
これに対して、図１５に示すように、本実施の形態によれば、ポリシリコン膜７０とニッケル膜１００を反応させてフルシリサイドゲート電極１１０を形成する際、仮に、未反応のポリシリコンがフルシリサイドゲート電極１１０下部コーナ付近１１０Ａ及び１１０Ｂに残存しても、当該未反応のポリシリコンは埋め込み絶縁膜２０の凸部２０Ａ付近に位置するため、当該未反応のポリシリコンがＦｉｎＦＥＴ２００のトランジスタ動作に影響を及ぼすことがなくなる。
【００３７】
また図１４に示すように、比較例のＦｉｎＦＥＴ３００では、半導体層３０のチャネル領域１２０付近におけるポリシリコン膜の膜厚が異なるため、ニッケルの供給量が位置によって異なり、このため半導体層３０のチャネル領域１２０付近におけるニッケルの組成を均一にすることができない。
【００３８】
これに対して、図１５に示すように、本実施の形態によれば、半導体層３０のチャネル領域１２０付近におけるポリシリコン膜７０の膜厚が均一になるため、当該チャネル領域１２０付近におけるニッケルの供給量が均一になる。これにより、フルシリサイドゲート電極１１０のうち、半導体層３０のチャネル領域１２０付近に位置し、トランジスタのゲート電極として実質的に動作する部分の組成を均一にすることができる。
【００３９】
さらに図１４に示すように、比較例のＦｉｎＦＥＴ３００では、半導体層３０のチャネル領域１２０付近に位置するフルシリサイドゲート電極３２０下部コーナ付近で、ポリシリコンの結晶成長方向（図中矢印に示す方向）が異なるため、シリサイド化したときの結晶の配向性が一定にならない。
【００４０】
これに対して、図１５に示すように、本実施の形態によれば、半導体層３０のチャネル領域１２０付近では、母材であるポリシリコン膜７０の結晶成長方向（図中矢印に示す方向）が、ＦｉｎＦＥＴ３００と比較して、よりそろったものであるため、シリサイド化したときの結晶の配向性がよりそろったものになる。
【００４１】
なお、図３及び図４に示す工程において、埋め込み絶縁膜２０に対してポリシリコン膜７０の膜厚以上の量を異方性エッチングした場合には、チャネル領域１２０（ゲート絶縁膜６０Ａ及び６０Ｂ）付近におけるポリシリコン膜７０の結晶成長方向を均一にすることができ、シリサイド化したときの結晶の配向性を一定にすることができる。
【００４２】
これにより、ゲート電極の仕事関数が一定となり、サブスレショルド特性（スイッチング特性）を向上させることができ、トランジスタ特性のばらつきを抑制して、半導体集積回路の歩留まりを向上させることができる。
【００４３】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えば、半導体層３０の両側面及び上面に、コ字状のフルシリサイドゲート電極１１０を、当該半導体層３０をまたぐように形成する必要はなく、半導体層３０の上面にフルシリサイドゲート電極を形成せずに、当該半導体層３０の両側面のみにフルシリサイドゲート電極を形成しても良い。
【図面の簡単な説明】
【００４４】
【図１】本発明の実施の形態によるＦｉｎＦＥＴを製造する方法における工程別素子の側面図である。
【図２】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図３】同ＦｉｎＦＥＴを製造する方法における工程別素子の側面図である。
【図４】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図５】同ＦｉｎＦＥＴを製造する方法における工程別素子の側面図である。
【図６】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図７】同ＦｉｎＦＥＴを製造する方法における工程別素子の斜視図である。
【図８】同ＦｉｎＦＥＴを製造する方法における工程別素子の側面図である。
【図９】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図１０】同ＦｉｎＦＥＴを製造する方法における工程別素子の側面図である。
【図１１】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図１２】同ＦｉｎＦＥＴを製造する方法における工程別素子の側面図である。
【図１３】同ＦｉｎＦＥＴを製造する方法における工程別素子の断面構造を示す縦断面図である。
【図１４】比較例としてのＦｉｎＦＥＴの断面構造を示す縦断面図である。
【図１５】本発明の実施の形態によるＦｉｎＦＥＴの断面構造を示す縦断面図である。
【符号の説明】
【００４５】
１０  半導体基板
２０  埋め込み絶縁膜
３０  半導体層
５０  マスク材
６０  ゲート絶縁膜
７０  ポリシリコン膜
８０  ソース領域
９０  ドレイン領域
１００  ニッケル膜
１１０  フルシリサイドゲート電極
１２０  チャネル領域
２００  ＦｉｎＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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