(57)【要約】【課題】マルチバンクを有するＳＤＲＡＭ回路、モジュール、メモリシステムの使用に関する方法及び装置が公開する。【解決手段】一実施例としてＳＤＲＡＭ回路は、自動リフレッシュ動作のためにバンクアドレスを受信し、特定バンクと現在のリフレッシュロウに対して自動リフレッシュ動作を実行する。現在ロウに対してあらゆるバンクの自動リフレッシュが処理されると、ＳＤＲＡＭ回路は現在のリフレッシュロウをアップデートし、上述した過程を繰り返す。このような過程は、必要な場合、メモリ制御器が自動リフレッシュバンク順序を変更できるようにし、自動リフレッシュ動作が任意のメモリバンクで実行されると共に、他のメモリバンクではリードとライト動作を可能とする。したがって、ＳＤＲＡＭ回路の活用度をさらに増加させることができる。また、他の実施例が記述され請求されている。【選択図】  図1
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【特許請求の範囲】
【請求項１】
それぞれのバンクアドレスを有するｎ個の独立的にアドレス可能なメモリセルアレイバンクと、
あらゆるメモリセルアレイバンクに対する現在リフレッシュロウを指定するリフレッシュアドレス発生器と、
リフレッシュ動作のために外部から供給されるバンクアドレスを受信し、前記バンクアドレスに対応する前記メモリセルアレイバンクの現在リフレッシュロウに対するリフレッシュ動作を支援するバンクアドレス回路と、
リフレッシュ動作が前記ｎ個のメモリセルアレイバンクそれぞれの現在リフレッシュロウに対して実行された時, 新しいリフレッシュロウを発生するために前記リフレッシュアドレス発生器を動作するリフレッシュバンクアドレスカウンタと、
を備えることを特徴とする同期型メモリ装置。
【請求項２】
前記リフレッシュバンクアドレスカウンタはリフレッシュサイクルをカウントして、ｎの整数倍に至ると前記新しいリフレッシュロウを発生するために前記リフレッシュアドレス発生器を動作することを特徴とする請求項１に記載の同期型メモリ装置。
【請求項３】
前記リフレッシュサイクルは外部リフレッシュ命令信号により始まることを特徴とする請求項１に記載の同期型メモリ装置。
【請求項４】
リフレッシュサイクルは内部リフレッシュ命令信号により始まることを特徴とする請求項１に記載の同期型メモリ装置。
【請求項５】
前記バンクアドレスの一つはスタートバンクアドレスとして指定されて、前記リフレッシュアドレスカウンタはリフレッシュ動作のために外部から供給されるスタートバンクアドレスの受信によりリセットされることを特徴とする請求項１に記載の同期型メモリ装置。
【請求項６】
前記外部から供給されるスタートバンクアドレスは複数のメモリセルアレイバンクそれぞれ内の現在リフレッシュロウに関するリフレッシュ動作が終了した後にメモリ制御器から受信されることを特徴とする請求項５に記載の同期型メモリ装置。
【請求項７】
前記バンクアドレスの一つはエンドバンクアドレスとして指定されて、前記リフレッシュバンクアドレスカウンタはリフレッシュ動作のために外部から供給されるエンドバンクアドレスの受信により新しいリフレッシュロウを発生することを特徴とする請求項１に記載の同期型メモリ装置。
【請求項８】
ｎは２ｍであり、前記リフレッシュバンクアドレスカウンタは、ｍ段カウンタを備えることを特徴とする請求項１に記載の同期型メモリ装置。
【請求項９】
前記ｍ段カウンタは、
前記リフレッシュ命令信号を受信してアドレスカウンタアップデート信号回路に第１出力信号を発生する第１フリップフロップと、
前記第１出力信号を受信して前記アドレスカウンタアップデート信号回路に第２出力信号を発生する第２フリップフロップと、
前記第２出力信号を受信して前記アドレスカウンタアップデート信号回路に第３出力信号を発生する第３フリップフロップと、
を備えることを特徴とする請求項８に記載の同期型メモリ装置。
【請求項１０】
前記リフレッシュバンクアドレスカウンタは、
ｎメモリセルアレイバンクに対応するｎバンクアドレスラッチ、及び
前記リフレッシュアドレス発生器を動作してあらゆるｎバンクアドレスラッチがセットされると、前記ｎバンクアドレスラッチをリセットするアドレスカウンタアップデート信号回路を備えて、
前記リフレッシュバンクアドレスカウンタはリフレッシュ動作が前記対応するメモリセルアレイバンクに対して実行された時、各バンクアドレスラッチをセットすることを特徴とする請求項１に記載の同期型メモリ装置。
【請求項１１】
前記ｎバンクアドレスラッチのそれぞれは、
ｎバンク選択信号中から対応する一つを受信する転送ゲートと、
前記ラッチがセットできない場合、リフレッシュ動作の間に前記転送ゲートをイネーブルする転送ゲートイネーブルロジッグと、
前記バンク選択信号の前記ロジッグ値を保存するラッチ回路と、
前記アドレスカウンタアップデート信号回路から受信された信号に基づいて前記ラッチ回路をリセットするリセット回路と、
を備えることを特徴とする請求項１０に記載の同期型メモリ装置。
【請求項１２】
前記ｎバンクアドレスラッチのそれぞれは、
前記リフレッシュ命令信号と前記バンクアドレスラッチの出力信号を受信して前記転送ゲートのゲート端子で制御信号を発生するロジッグ回路をさらに備えることを特徴とする請求項１１に記載の同期型メモリ装置。
【請求項１３】
前記リフレッシュバンクアドレスカウンタは、
第１外部から供給される バンクアドレスが受信されるとリフレッシュバンクアドレスカウンティングをイネーブルするスタート検出ラッチ回路と、
リフレッシュ動作が複数のメモリセルアレイバンクそれぞれ内の現在リフレッシュロウに対して実行された後にバンクアドレスカウンティングをディスエーブルするリセット回路と、
を備えることを特徴とする請求項１に記載の同期型メモリ装置。
【請求項１４】
前記第１外部から供給されるバンクアドレスは有效バンクアドレスであることを特徴とする請求項１３に記載の同期型メモリ装置。
【請求項１５】
前記スタート検出ラッチ回路は、
ｎバンク選択信号を受信するＯＲロジッグと、
リフレッシュ動作の間にリフレッシュ動作信号とともにＯＲロジッグの出力をＡＮＤするＡＮＤロジッグとを備えて、
各バンク選択信号は現在リフレッシュロウに対する前記ｎメモリセルアレイバンクの対応する一つに対してリフレッシュ動作が遂行されることを指示することを特徴とする請求項１４に記載の同期型メモリ装置。
【請求項１６】
前記第１外部から供給されるバンクアドレスは、あらかじめ決められたバンクアドレスであり、前記スタート検出ラッチ回路は前記あらかじめ決まられたバンクアドレス及び前記リフレッシュ命令信号を受信するロジッグ回路を備えることを特徴とする請求項１３に記載の同期型メモリ装置。
【請求項１７】
前記スタート検出ラッチ回路は、
あらかじめ決められたバンクアドレスがリフレッシュ動作のための前記バンクアドレスとして供給される際、リフレッシュ動作の間にスタートパルスを発生するＡＮＤロジッグと、
前記ＡＮＤロジッグの出力をラッチするスタートラッチと、
スタートパルスが前記スタートラッチにラッチされると前記スタートラッチから前記ＡＮＤロジッグの出力での接続を切るためのスイッチ回路と、
前記リセット回路の出力に基づいて前記スタートラッチをリセットするリセットロジッグと、
を備えることを特徴とする請求項１３に記載の同期型メモリ装置。
【請求項１８】
それぞれがバンクアドレスを有するｎ個の独立的にアドレス可能なメモリセルアレイバンクと、
あらゆるメモリセルアレイバンクに対して現在リフレッシュロウを指定するリフレッシュアドレス発生器と、
リフレッシュ動作の間に外部から供給されるバンクアドレスを受信して前記バンクアドレスに対応する前記メモリセルアレイバンクの現在リフレッシュロウに対する前記リフレッシュ動作を支援するバンクアドレス回路と、
リフレッシュ動作が前記複数のメモリセルアレイバンクそれぞれ内の前記現在リフレッシュロウに対して実行された時, 新しいリフレッシュロウを発生するために前記リフレッシュアドレス発生器を動作して、リフレッシュ命令信号及び現在バンクアドレスを受信するリフレッシュバンクアドレス検出器を備えることを特徴とする同期型メモリ装置。
【請求項１９】
前記リフレッシュバンクアドレス検出器は、
あらかじめ決められたエンドバンクアドレスを保存するレジスタと、
前記現在バンクアドレスと前記エンドバンクアドレスを比べて、前記現在バンクアドレスと前記エンドバンクアドレスが一致すると前記リフレッシュアドレス発生器を動作する比較器と、
を備えることを特徴とする請求項１８に記載の同期型メモリ装置。
【請求項２０】
前記レジスタは、固定されたあらかじめ決められたエンドバンクアドレスを有することを特徴とする請求項１９に記載の同期型メモリ装置。
【請求項２１】
前記レジスタは、
固定されたバンクアドレスを含むバンクアドレス選択レジスタと、
前記バンクアドレス選択レジスタから前記固定されたバンクアドレスの一つを選択するプログラム可能な選択器と、
前記選択されて固定されたバンクアドレスを前記あらかじめ決められたエンドバンクアドレスとして保持するラッチと、
を備えることを特徴とする請求項１９に記載の同期型メモリ装置。
【請求項２２】
モードレジスタセットをさらに備えて、
前記エンドバンクアドレスは前記モードレジスタセットを介してプログラム可能なことを特徴とする請求項１９に記載の同期型メモリ装置。
【請求項２３】
前記エンドバンクアドレスは、ヒューズ回路によってプログラム可能なことを特徴とする請求項１９に記載の同期型メモリ装置。
【請求項２４】
前記エンドバンクアドレスは、マスクオプションによってプログラム可能なことを特徴とする請求項１９に記載の同期型メモリ装置。
【請求項２５】
前記第１バンクアドレスは、ボンディングオプションによってプログラム可能なことを特徴とする請求項１９に記載の同期型メモリ装置。
【請求項２６】
外部リフレッシュ信号入力をさらに備えて、
リフレッシュ動作は外部から印加されるリフレッシュ信号によって進入されることを特徴とする請求項１８に記載の同期型メモリ装置。
【請求項２７】
外部命令を受信する命令語デコーダをさらに備えて、
前記命令語デコーダは複数の命令に応答して内部リフレッシュ信号を発生することが可能であることを特徴とする請求項１８に記載の同期型メモリ装置。
【請求項２８】
ｎメモリバンク及びバンクアドレス可能な自動リフレッシュ動作を有し、あらゆるｎバンクがリフレッシュロウに対応して少なくとも一つの自動リフレッシュ動作にアドレスされるまで前記バンクが自動リフレッシュ動作にアドレスされることによって各バンクの前記リフレッシュロウに対する自動リフレッシュ動作を実行する少なくとも一つのメモリ装置と、
アクティブ命令を印加して前記メモリ装置に外部リフレッシュバンクアドレス信号を供給して、ｎ個の連続的な自動リフレッシュ動作内にあらゆるｎバンクアドレス信号を供給し、次のｎ個の連続的な自動リフレッシュ動作内にあらゆるｎバンクアドレス信号を供給する正常自動リフレッシュモードを有する制御器と、
を備えることを特徴とするメモリシステム。
【請求項２９】
前記制御器は、
前記メモリ装置内に同時に実行するアクティブ命令間の衝突を減少するために、ｎ個の連続的な自動リフレッシュ動作内に供給されるｎバンクアドレス信号の順序を変更する機能を有することを特徴とする請求項２８に記載のメモリシステム。
【請求項３０】
前記メモリ装置は、メモリモジュールであり、
前記制御器は外部プロセッサの制御下のメモリ制御器であることを特徴とする請求項２８に記載のメモリシステム。
【請求項３１】
前記制御器は、
前記メモリ装置内の自動リフレッシュ動作を始めるために前記メモリ装置に外部リフレッシュ命令信号を印加することを特徴とする請求項２８に記載のメモリシステム。
【請求項３２】
前記メモリ装置は、前記メモリ装置内の自動リフレッシュ動作を始めるために内部リフレッシュ命令信号を発生することを特徴とする請求項２８に記載のメモリシステム。
【請求項３３】
前記メモリ装置は、集積回路であることを特徴とする請求項２８に記載のメモリシステム。
【請求項３４】
前記メモリ制御器は、プロセッサに集積化されていることを特徴とする請求項２８に記載のメモリシステム。
【請求項３５】
外部リフレッシュバンクアドレスを受信する段階と、
前記外部リフレッシュバンクアドレスに対応するメモリセルアレイバンクの現在ロウに対する自動リフレッシュ動作を実行する段階と、
自動リフレッシュ動作が各メモリセルアレイバンクの現在ロウに対して実行された時、現在ロウを新しいロウにアップデートする段階と、
を備えることを特徴とする複数のメモリセルアレイバンクを有する同期型メモリ装置の動作方法。
【請求項３６】
前記自動リフレッシュ動作が各メモリセルアレイバンクの現在ロウに対して実行された時、現在ロウを新しいロウにアップデートする段階は、
自動リフレッシュ動作が何回実行されるのかをカウンティングする段階と、
自動リフレッシュ動作の回数が前記メモリセルアレイバンクの数と等しい場合、前記現在ロウを前記新しいロウにアップデートして前記カウントをリセットする段階と、
を備えることを特徴とする請求項３５に記載の同期型メモリ装置の動作方法。
【請求項３７】
前記自動リフレッシュ動作が各メモリセルアレイバンクの現在ロウに対して実行された時、現在ロウを新しいロウにアップデートする段階は、
前記メモリセルアレイバンクのどのバンクが前記現在ロウに対して自動リフレッシュ動作を実行したのかをトラッキング（ｔｒａｃｋｉｎｇ）する段階と、
各メモリセルアレイバンクが前記現在ロウに対して自動リフレッシュ動作が実行されば、前記現在ロウをアップデートして前記トラッキングを再び始める段階と、
を備えることを特徴とする請求項３５に記載の同期型メモリ装置の動作方法。
【請求項３８】
前記自動リフレッシュ動作が各メモリセルアレイバンクの現在ロウに対して実行された時、現在ロウを新しいロウにアップデートする段階は、
あらかじめ決められたエンドバンクアドレスが自動リフレッシュ動作とともに受信される際に前記現在ロウを前記新しいロウにアップデートする段階を備えることを特徴とする請求項３５に記載の同期型メモリ装置の動作方法。
【請求項３９】
前記あらかじめ決められたエンドバンクアドレスは、プログラム可能することを特徴とする請求項３８に記載の同期型メモリ装置の動作方法。
【請求項４０】
前記自動リフレッシュ動作が各メモリセルアレイバンクの現在ロウに対して実行された時、現在ロウを新しいロウにアップデートする段階は、
あらかじめ決められたスタートバンクアドレスが自動リフレッシュ動作とともに受信される際に前記新しいロウに対する自動リフレッシュ動作を始める段階を備えることを特徴とする請求項３５に記載の同期型メモリ装置の動作方法。
【請求項４１】
複数の独立的にアドレス可能なメモリセルアレイバンクと、
あらゆるメモリセルアレイバンクに現在リフレッシュロウを共通で指定するリフレッシュアドレス発生器と、
あらゆる複数のメモリセルアレイバンクに対して外部的にリフレッシュ動作をアドレシングする手段と、
リフレッシュ動作が前記複数のメモリセルアレイバンクそれぞれの前記現在リフレッシュロウに対してアドレスされた際、新しいリフレッシュロウを発生するために前記リフレッシュアドレス発生器を動作する手段と、
を備えることを特徴とする同期型メモリ装置。
【請求項４２】
それぞれがバンクアドレスを有する複数ｎ個の独立的にアドレス可能なメモリセルアレイバンクと、
あらゆるメモリセルアレイバンクに対する現在リフレッシュロウを指定するリフレッシュアドレス発生器と、
リフレッシュ動作のために外部から供給されるバンクアドレスを受信して、前記バンクアドレスに対応して前記メモリセルアレイバンクに対するリフレッシュ動作を支援するバンクアドレス回路と、
リフレッシュ動作が前記複数のメモリセルアレイバンクそれぞれの前記現在リフレッシュロウに対してアドレスされた時、新しいリフレッシュロウを発生するために前記リフレッシュアドレス発生器を動作するリフレッシュバンクアドレスカウンタと、を備えて、
前記リフレッシュバンクアドレスカウンタは前記新しいリフレッシュロウが発生された後に、あらかじめ決められたスタートバンクアドレスがリフレッシュ動作の間に前記バンクアドレスとして受信される場合、前記新しいリフレッシュロウに対するリフレッシュ動作をカウンティングし始めるためにイネーブルするリフレッシュスタート検出／ラッチ回路を備えることを特徴とする同期型メモリ装置。
【請求項４３】
それぞれのバンクアドレスを有する複数ｎ個の独立的にアドレス可能なメモリセルアレイバンクと、
あらゆるメモリセルアレイバンクに対する現在リフレッシュロウを指定するリフレッシュアドレス発生器と、
リフレッシュ動作のために外部から供給されるバンクアドレスを受信して、前記バンクアドレスに対応して前記メモリセルアレイバンクに対する前記リフレッシュ動作を支援するバンクアドレス回路と、
リフレッシュ動作が前記複数のメモリセルアレイバンクそれぞれの前記現在リフレッシュロウがアドレスされた際、新しいリフレッシュロウを発生するための前記リフレッシュアドレス発生器を動作するリフレッシュバンクアドレスカウンタと、を備えて、
前記リフレッシュバンクアドレスカウンタは、リフレッシュ動作のための前記バンクアドレスとあらかじめ決められたエンドバンクアドレスとを比べて、リフレッシュ動作のための前記バンクアドレスが前記あらかじめ決められたエンドバンクアドレスと等しい場合に信号を発生する回路を備えることを特徴とする同期型メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＤＲＡＭ半導体装置及びシステムに関するもので、特にマルチバンクの特定メモリバンクに対するバンクごとの自動リフレッシュ動作を有する装置及び方法に関する。
【背景技術】
【０００２】
ＤＲＡＭ装置は、一般に幅広く知られていて、リード／ライト機能を有するデジタルメモリが要求されるデジタルシステムでよく見られる。ＤＲＡＭ装置の名称は、各メモリセルのデータが周期的にリフレッシュされることであり、そうではない場合は保存されたデータが消滅するという特徴から名づけられた。現在の同期ＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  ＤＲＡＭ）装置は、一般的に自動リフレッシュモードを用い、自動リフレッシュ動作は外部のメモリ制御器の制御によって各時間の間、DRAMメモリセルアレイで位置ロウをリフレッシュする。内部のリフレッシュロウカウンタは、連続的な自動リフレッシュ動作によりロウを増やし、最終のロウに至ればメモリアレイの一番上位のロウに復帰させる。よって、DRAMメモリ制御器は安定されたデータを保持するためにアレイのための指定された最大の時間内に、データが全てのロウがリフレッシュできるように自動リフレッシュ命令語を発生する。
【０００３】
多くのＳＤＲＡＭ装置は、メモリにマルチバンクを備え、どのバンクを動作させるかを決める上位ロウアドレスビットがＳＤＲＡＭに供給される。ライト（Ｗｒｉｇｈｔ）等によって登録された米国特許第５、６２７、７９１号はこのような装置について記述している。ライトの装置は上位ロウアドレスビットを用いて個別のバンクに対して自動リフレッシュ動作ができるようにする。ライトのメモリ制御器はデータの安全性を維持するために要求される最低の割合で各バンクを指定する。
【特許文献１】米国特許第５、６２７、７９１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明の目的は従来の技術であるバンクごとのリフレッシュ（Ｐｅｒ−Ｂａｎｋ  Ｒｅｆｒｅｓｈ(ＰＢＲ)）ＳＤＲＡＭ装置と比べて柔軟性が付加されて向上された能力を有する半導体メモリ装置を提供することにある。
【課題を解決するための手段】
【０００５】
本発明のリフレッシュアドレス発生器は複数のメモリバンクによって共有される。バンクアドレス回路はリフレッシュ動作のために外部から供給されるバンクアドレスを受信し、バンクアドレスに対応してメモリセルアレイバンクで現在のリフレッシュロウに対してリフレッシュ動作を支援する。リフレッシュバンクアドレスカウンタは次に記述するいくつかの方法の中から一つを用いて、リフレッシュアドレス発生器が新しいリフレッシュロウとして増加するための時点を決める。これはメモリ制御器がそれぞれ分離されたメモリバンクでリード／ライト動作が進行中である場合、どのメモリバンクに対して自動リフレッシュ動作を行うかを予測することに柔軟性を有するようにし、他のリフレッシュロウに対する自動リフレッシュ動作の変更ができるようにする。
【発明の効果】
【０００６】
本発明は簡単な回路構成及び方法で複数個のメモリバンクのためのリフレッシュアドレスを発生することが可能だ。また、本発明の半導体メモリ装置のためのメモリシステムは連続的に認可されるライトまたはリード動作のための命令信号とリフレッシュ制御信号にこたえて半導体メモリ装置内部的にライトまたはリード動作とリフレッシュI動作を同時に遂行するのが可能だ。
【発明を実施するための最良の形態】
【０００７】
図１は、本発明の第１実施例によるＳＤＲＡＭ装置１００の構成を示すブロック図である。メモリセルアレイ１０は、複数のメモリセルアレイバンク１０−１〜１０−ｎを含む。ここでｎは１より大きい数であり一般的に２の乗数である。各バンクは複数のメモリセルＭＣを含み、各メモリセルＭＣは複数のビットラインＢＬの一つと複数のワードラインＷＬの一つに接続されている。
【０００８】
ロウアドレスデコーダ１２回路は、受信されたロウアドレスｒａｄｄａに基づいて各メモリ動作のためにワードラインの中で一つを選択する。ロウアドレスデコーダ１２回路は、複数のロウアドレスデコーダ１２−１〜１２−ｎを含み、各ロウアドレスデコーダ１２−１〜１２−ｎは各メモリセルアレイバンク１０−１〜１０−ｎ内のワードラインを活性化させる。複数のバンク選択信号ｂａ１〜ｂａｎはロウアドレスｒａｄｄａを受信するロウアドレスデコーダ１２−１〜１２−ｎを決める。
【０００９】
コラムアドレスデコーダ１４回路は、コラムアドレスｃａｄｄに基づいてメモリのリード／ライト動作の間にリードされるか、またはライトされるビットラインを選択する。コラムアドレスデコーダ１４回路は複数のコラムアドレスデコーダ１４−１〜１４−ｎを含み、各コラムアドレスデコーダ１４−１〜１４−ｎは各メモリセルアレイバンク１０−１〜１０−ｎ内のビットラインを活性化させる。
【００１０】
リフレッシュバンクアドレスカウンタ１６は、外部から供給される自動リフレッシュ命令信号ＲＥＦを受信し、新しいリフレッシュロウアドレスが発生されなければならない際、リフレッシュアドレスカウンタ１８に入力されるアドレスカウントアップデート（ＡＣＵ：Ａｄｄｒｅｓｓ  Ｃｏｕｎｔ  Ｕｐｄａｔｅ）信号を活性化させる。リフレッシュアドレスカウンタ１８は、選択器２６に現在のリフレッシュロウアドレスＲＡＤＤを供給する。すなわち、ＳＤＲＡＭ装置１００が８個のバンクとして構成される際、リフレッシュバンクアドレスカウンタ１６はリフレッシュバンクアドレスカウンタ１６が各メモリバンクに対して一回ずつ８番の外部の自動リフレッシュ命令信号ＲＥＦを受信した後にアドレスカウントアップデートＡＣＵ信号を活性化させる。アドレスカウントアップデートＡＣＵ信号が活性化された後に現在のリフレッシュロウアドレスＲＡＤＤは、次のリフレッシュ周期の間にリフレッシュされなければならないメモリセルのリフレッシュロウによって次のリフレッシュロウアドレスＲＡＤＤにアップデートされる。このような過程は、リフレッシュ動作の間に連続的に繰り返される。
【００１１】
アドレスラッチ２０は、複数の外部アドレス信号ＡＤＤらと複数の外部バンクアドレス信号ＢＡを受信する。外部自動リフレッシュ命令信号ＲＥＦ、アクティブ命令信号ＡＣＴ、ライト命令信号ＷＲ及びリード命令信号ＲＤによってアドレス信号ＡＤＤとバンクアドレス信号ＢＡの解釈が決定される。アクティブ命令信号ＡＣＴが受信されるとアドレス信号ＡＤＤがラッチされ、選択されたメモリバンクでロウアドレスｒａｄｄに対応するワードラインを活性化させるために選択器２６にロウアドレスｒａｄｄを供給する。そして、バンクアドレス信号ＢＡがラッチされ、バンクアドレスデコーダ２２に選択されたメモリバンクのバンクアドレスｂａとして供給される。リードＲＤ、またはライト命令信号ＷＲが受信されると、アドレス信号ＡＤＤはラッチされてコラムアドレスデコーダ１４回路にコラムアドレスｃａｄｄとして供給される（バンクアドレス信号ＢＡも可能である）。自動リフレッシュ命令信号ＲＥＦが受信されると、バンクアドレス信号ＢＡがラッチされてバンクアドレスデコーダ２２にバンクアドレスｂａとして供給される。
【００１２】
バンクアドレスデコーダ２２は、グループｂａ１〜ｂａｎに適切なバンク選択信号を発生させるためにバンクアドレスｂａをデコーディングする。
【００１３】
命令語デコーダ２４は、外部命令信号ＣＯＭを受信し、これに応答してアクティブ命令信号ＡＣＴ、ライト命令信号ＷＲ、リード命令信号ＲＤのような命令信号を発生する。
【００１４】
選択器２６は、ロウアドレスデコーダ１２回路にロウアドレスｒａｄｄａを供給するために現在のリフレッシュロウアドレスＲＡＤＤとアドレスラッチ２０の出力ｒａｄｄの中から一つを選択する。そして、自動リフレッシュ命令信号ＲＥＦが選択信号として選択器２６に供給される（自動リフレッシュ命令信号ＲＥＦが活性化されるとロウアドレスＲＡＤＤが選択され、非活性化されるとアドレスラッチ２０の出力ｒａｄｄが選択される）。
【００１５】
データ入力回路２８は、ライト命令信号ＷＲが活性化されると、外部データバスからライトデータ信号Ｄｉｎを入力させ、バンクアドレスＢＡに対応して選択されたメモリセルアレイバンクにライトデータ信号ｄｉｎを供給する。データ出力回路３０は、リード命令信号ＲＤが活性化されると、バンクアドレスＢＡに応答して選択されたメモリセルアレイバンクからリードデータ信号ｄｏｕｔを受信し、外部データバスにリードデータ信号Ｄｏｕｔを供給する。以後の図面からＳＤＲＡＭ装置１００の動作がさらに詳しく説明できる。
【００１６】
図２は、リフレッシュバンクアドレスカウンタ１６の実施例を示す。特に本実施例では、８個のバンクが存在するものと仮定して、ｎ＝８とする。カウント回路２００は３個のＴ（トグル）フリップフロップ２００−１、２００−２、及び２００−３を含み、各フリップフロップは論理「ハイ」レベルに接続されている入力Ｔ、出力ＱＢ、及びクロック入力ＣＫを含む。フリップフロップ２００−１でクロック入力ＣＫは自動リフレッシュ命令信号ＲＥＦに接続されているので連続的な自動リフレッシュ命令語によってフリップフロップ２００−１の出力ＱＢはトグルされる。フリップフロップ２００−１の出力ＱＢは、フリップフロップ２００−２のクロック入力ＣＫに接続されているので自動リフレッシュ命令信号ＲＥＦが受信される二倍の時間ごとにフリップフロップ２００−２の出力ＱＢもトグルされる。フリップフロップ２００−２の出力ＱＢは、フリップフロップ２００−３のクロック入力ＣＫに接続されているので自動リフレッシュ命令信号ＲＥＦが受信される四倍の時間ごとにフリップフロップ２００−３の出力ＱＢがトグルされる。
【００１７】
フリップフロップ２００−１、２００−２、及び２００−３の出力は、３入力ＮＡＮＤゲートＮＡ１の入力Ｑ１、Ｑ２、及びＱ３に供給される。ＮＡＮＤゲートＮＡ１の出力はインバータＩ１の入力で供給され、インバータの出力はリフレッシュバンクアドレスカウンタ１６の出力信号ＡＣＵとなる。
【００１８】
カウント回路２００は、出力Ｑ１Ｑ２Ｑ３が０００、００１、０１０、０１１、１００、１０１、１１０、１１１として続いて繰り返される８個の連続的な自動リフレッシュ周期を発生する。例えば、自動リフレッシュ命令信号ＲＥＦが入力された後、カウンタ回路２００の出力Ｑ１Ｑ２Ｑ３が０００であるとしたら、出力Ｑ１Ｑ２Ｑ３が１１１になるとリフレッシュバンクアドレスカウンタ１６の出力信号ＡＣＵが活性化され、この出力信号ＡＣＵはリフレッシュアドレスカウンタ１８に現在のリフレッシュロウを増加させるようにする。他の例えとして、自動リフレッシュ命令信号ＲＥＦが入力された後、カウンタ回路２００の出力Ｑ１Ｑ２Ｑ３が１０１であるとしたら、出力Ｑ１Ｑ２Ｑ３が１００になると出力信号ＡＣＵが活性化されるように構成することもできる。
【００１９】
図３は、図２の仮定のように８個のバンクが存在する場合のバンクアドレスデコーダ２２を示す。３個のバンクアドレス信号ＢＡ０〜ＢＡ２が８個のバンクの中から一つを選択するようにする選択信号ｂａ０〜ｂａ７としてデコードされる。
【００２０】
図４は、図１、図２、及び図３に示された回路の動作を示すタイミング図である。図４の一番目の自動リフレッシュ周期１を見ると、外部制御器が自動リフレッシュ命令信号ＲＥＦを供給し、バンクアドレスＢＡは０００を供給する。カウント回路２００の出力Ｑ１Ｑ２Ｑ３は０００であり、リフレッシュロウアドレスＲＡＤＤの最下位ビットは００である。次の７番目の自動リフレッシュ周期間にメモリ制御器は、８個のバンクのそれぞれでロウアドレス００‥００をリフレッシュするために０００とは異なるバンクアドレスＢＡを供給する。リフレッシュ周期８で、カウント回路２００の出力Ｑ１Ｑ２Ｑ３は１１１になってリフレッシュバンクアドレスカウンタ１６の出力信号ＡＣＵが次のクロックエッジから論理「ハイ」に遷移されるようにする。出力信号ＡＣＵの「ハイ」への遷移によってリフレッシュバンクアドレスカウンタ１６（図１）はＲＡＤＤを増加し、その結果、最下位ビットは０１となる。
【００２１】
リフレッシュ周期９で、新しいリフレッシュロウ００‥０１のためにバンクアドレスＢＡの０００が供給される。周期９ないし１６でバンクリフレッシュの順序は周期１ないし８とはことなる。しかし、８番のリフレッシュ動作が現在リフレッシュロウに対して行われた後にリフレッシュアドレスカウンタ１８がリフレッシュロウを増加させるようにするための信号を発生するリフレッシュバンクアドレスカウンタ１６の動作を変更しない。
【００２２】
図５は、本発明の第２実施例によるＳＤＲＡＭ装置の構成を示すブロック図であり、リフレッシュバンクアドレスカウンタ１６がリフレッシュバンクアドレスカウンタ５１６に代替された。リフレッシュバンクアドレスカウンタ５１６は、自動リフレッシュ命令信号ＲＥＦと外部バンクアドレスＢＡを受信する。これにより、リフレッシュバンクアドレスカウンタ５１６は、リフレッシュアドレスカウンタがカウンティングする前に、あらゆるバンクに対する自動リフレッシュ動作を遂行されるようにする（たとえ、一つが重複されて８回以上のリフレッシュ動作が要求される場合にもこれと同様である）。
【００２３】
図６は、図５に示されたリフレッシュバンクアドレスカウンタの詳細な構成を示す。自動リフレッシュ動作の間にそれぞれのデコードされたバンクアドレスｂａ０−ｂａ７が処理されるように複数のバンクアドレスラッチＢＡＬ０〜ＢＡＬ７がレジスタを構成する。第１ＮＯＲゲート６１０は、バンクアドレスラッチＢＡＬ０、ＢＡＬ１、及びＢＡＬ２の出力を組み合わせる。第２ＮＯＲゲート６１２は、バンクアドレスラッチＢＡＬ３、ＢＡＬ４、及びＢＡＬ５の出力を組み合わせる。第３ＮＯＲゲート６１４は、バンクアドレスラッチＢＡＬ６、ＢＡＬ７の出力を組み合わせる。ＮＯＲゲート６１０、６１２、及び６１４の出力は、ＮＡＮＤゲート６２０の入力に供給される。ＮＡＮＤゲート６２０の出力は、インバータ６２２を介してリフレッシュアドレスカウンタ１８にアドレスカウントアップデート信号ＡＣＵとして供給される。
【００２４】
動作が行われる際、各バンクアドレスラッチＢＡＬ０〜ＢＡＬ７は、対応するメモリバンクに対するリフレッシュ動作が遂行されるまで論理「ハイ」の値を出力する。各ＮＯＲゲート６１０、６１２、及び６１４は、各バンクアドレスラッチＢＡＬ０〜ＢＡＬ７が対応するメモリバンクに係わるリフレッシュ動作を保存する間、論理ロウ出力を発生する。したがってＮＡＮＤゲート６２０とインバータ６２２はあらゆるアドレスバンクラッチが対応バンクアドレスで自動リフレッシュ動作が保存されたという信号をＮＯＲゲートが受信するまでアドレスカウントアップデート信号ＡＣＵを論理ロウで維持させる。すなわち、アドレスカウントアップデート信号ＡＣＵは、あらゆるバンクが同一のリフレッシュロウアドレスに対してリフレッシュ動作がイネーブルされた後に活性化される。
【００２５】
図７は、バンクアドレスラッチＢＡＬ０、ＢＡＬ７の詳細な構成を示す回路図である。バンクアドレスラッチＢＡＬ０で転送ゲート７１０は、入力ｂａ０を受信して二つのインバータ７２０、７２５で構成されたラッチに出力を供給する。インバータ７２０の出力はラッチ出力Ａ０を供給し、インバータ７２５に入力を供給する。インバータ７２５はラッチの値を維持するためにフィードバックされてインバータ７２０の入力に接続されている。
【００２６】
ラッチ出力Ａ０は、ＮＡＮＤゲート７３０に一つの入力として供給され、他の一つの入力は自動リフレッシュ命令信号ＲＥＦを受信する。ＮＡＮＤゲート７３０の出力は、転送ゲート７１０の「ロー」イネーブル転送入力に接続されて、インバータ７３５を介して転送ゲート７１０の「ハイ」イネーブル転送入力に接続する。そして、アドレスカウントアップデート信号ＡＣＵは、ラッチ入力と接地電圧との間に接続されたトランジスタ７４０を駆動させる。
【００２７】
動作中に、アドレスカウントアップデート信号ＡＣＵが活性化されるとトランジスタ７４０はターンオンされてラッチ７２０の入力を「ロー」とさせ、ラッチ７２０出力Ａ０が「ハイ」となる。ラッチ７２０の出力Ａ０が「ハイ」である場合、ＮＡＮＤゲート７３０は自動リフレッシュ命令信号ＲＥＦから残りの入力を供給受け、これに応答して出力を発生する。ラッチの出力Ａ０と自動リフレッシュ命令信号ＲＥＦがすべて「ハイ」の場合は、ＮＡＮＤゲート７３０の出力は「ロー」となって転送ゲート７１０を活性化させる。転送ゲート７１０が活性化されると入力ｂａ０がラッチ７２０の入力に転送される。このような環境で、ラッチは状態を転換し、入力ｂａ０が「ハイ」である時、出力Ａ０を「ロー」に切り替えて自動リフレッシュ動作がバンク０に対して要求されたことを指示する。このように、ラッチされて出力Ａ０が「ロー」になると、ＮＡＮＤゲート７３０はあらゆるバンクがアドレスされた後、アドレスカウントアップデート信号ＡＣＵがラッチをリセットするまで追加の自動リフレッシュサイクルに応答しない。
【００２８】
図８は、他の実施例として、リフレッシュバンクアドレスカウンタ５１６を代替できるリフレッシュバンクアドレスカウンタ８１６を示す。リフレッシュバンクアドレスカウンタ５１６がラッチされた順序によって各リフレッシュドエンバンクをカウントするのに比べて、リフレッシュバンクアドレスカウンタ８１６は異なる方法で動作する。リフレッシュバンクアドレスカウンタ８１６は、自動リフレッシュ命令に従ってあらかじめ決められたスタートバンクアドレスが受信されるまでリフレッシュ周期のカウントを始めない。そして８回のリフレッシュ周期をカウントした後にリセットし、スタートバンクアドレスと、また他の自動リフレッシュ命令語を待つ。例えば、一実施例でバンク０がスタートバンクとして指定されてメモリ制御器が自動リフレッシュ動作の間にバンク０を活性化させると、残る７個のバンクはいずれかの順序によって処理されて、自動リフレッシュロウは次に進行し、装置は再びカウントを始めるためにバンク０でまた他の自動リフレッシュを待つようになる。この実施例の長所の一つは、バンクアドレス０とともに自動リフレッシュ命令信号ＲＥＦが活性化された際、各ロウでいつリフレッシュ動作が始まるかをメモリ制御器が制御することができるということである。
【００２９】
図８で、リフレッシュバンクアドレスカウンタ８１６は、カウント回路８００、リセット回路８１０、リフレッシュスタート検出／ラッチ回路８２０、２個のＮＡＮＤゲートＮＡ１、ＮＡ２、及び２個のインバータＩ１、Ｉ２を含む。リフレッシュスタート検出／ラッチ回路８２０は、外部からバンクアドレスＢＡと自動リフレッシュ命令信号ＲＥＦを受信する。自動リフレッシュ命令信号ＲＥＦとともにあらかじめ決められたスタートバンクアドレスがバンクアドレスＢＡに受信されると、リフレッシュスタート検出／ラッチ回路８２０は出力信号ＢＡＬを活性化させる。
【００３０】
出力信号ＢＡＬと自動リフレッシュ命令信号ＲＥＦは、ＮＡＮＤゲートＮＡ２に入力されて、出力信号ＢＡＬが活性化されると、ＮＡＮＤゲートＮＡ２の出力は自動リフレッシュ命令信号ＲＥＦに応答する。インバータＩ２は、ＮＡＮＤゲートＮＡ２の出力を反転して反転された信号をカウント回路８００に供給する。
【００３１】
カウント回路８００は、３個のＴフリップフロップ８００−１、８００−２、及び８００−３を含み、それぞれのフリップフロップは論理「ハイ」に接続された入力Ｔ、出力ＱＢ、及びクロック入力ＣＫを含む。フリップフロップ８００−１は、クロック入力ＣＫがインバータＩ２の出力と接続されているのでスタートバンクアドレスと自動リフレッシュ命令信号が受信されると、連続的な自動リフレッシュ命令信号ＲＥＦによって出力ＱＢがトグルされる。フリップフロップ８００−１の出力ＱＢは、フリップフロップ８００−２のクロック入力ＣＫと接続されているのでフリップフロップ８００−２は出力信号ＢＡＬが活性化された後、自動リフレッシュ命令信号ＲＥＦが受信される二倍の時間ごとに出力ＱＢがトグルされる。フリップフロップ８００−２の出力ＱＢは、フリップフロップ８００−３のクロック入力ＣＫに接続されているのでフリップフロップ８００−２は出力信号ＢＡＬが活性化された後、自動リフレッシュ命令信号ＲＥＦが受信される四倍の時間ごとに出力ＱＢがトグルされる。
【００３２】
プルリブプルロブ８００−１、８００−２、及び８００−３の出力は、３入力ＮＡＮＤゲートＮＡ１の入力Ｑ１、Ｑ２、及びＱ３に供給される。ＮＡＮＤゲートＮＡ１の出力はインバータＩ１の入力に供給され、インバータの出力はリフレッシュバンクアドレスカウンタの出力信号ＡＣＵになる。
【００３３】
リフレッシュバンクアドレスカウンタの出力信号ＡＣＵは、リセット回路８１０に供給され、リセット回路８１０はリフレッシュバンクアドレスカウンタの出力信号ＡＣＵが活性化されると、リフレッシュスタート検出／ラッチ回路８２０をリセットする。リフレッシュスタート検出／ラッチ回路８２０は、リセットされると新しいリフレッシュロウに対するカウントを始めるためにスタートバンクアドレスに対する自動リフレッシュ命令信号を待つ。
【００３４】
図９Ａは、リフレッシュスタート検出／ラッチ回路８２０に対する内部構成を示し、リフレッシュスタート検出回路９００、スイッチ９１０、ラッチ９２０、及びトランジスタ９３０を含む。リフレッシュスタート検出回路９００は、自動リフレッシュ命令信号ＲＥＦとバンクアドレスＢＡを受信しバンクアドレスＢＡがスタートバンクアドレスと一致するとＳＴＡＲＴ信号を活性化させる。スイッチ９１０は、ＳＴＡＲＴ信号を受信し、スイッチ９１０が活性化されるとラッチ９２０の入力でＳＴＡＲＴ信号を転送する。ＳＴＡＲＴ信号がラッチ９２０に送信された際にラッチ９２０は「ハイ」をラッチし、リフレッシュスタート検出／ラッチ回路８２０の出力ＢＡＬを活性化させる。出力ＢＡＬはスイッチ９１０にフィードバックされスイッチ９１０を非活性化させる。
【００３５】
リセット回路８１０の出力（ＲＥＳＥＴ）が活性化されるとトランジスタ９３０は活性化されてラッチ９２０を「ロー」とする。ラッチ９２０が「ロー」になると、出力ＢＡＬは非活性化されてスイッチ９１０はスタートアドレスに対する次の自動リフレッシュ命令の準備のために、また活性化される。
【００３６】
図９Ｂ及び図９Ｃは、リフレッシュスタート検出回路９００の実施例を示す。図９Ｂで、リフレッシュスタート検出回路９００は、ＡＮＤ機能を具現するためにＮＡＮＤゲート９４０とインバータ９５０を含む。自動リフレッシュ命令信号ＲＥＦとデコードされた一つのバンクアドレス（現在はｂａ０や、他のバンクアドレスも可能である）がＮＡＮＤゲートの入力に供給される。自動リフレッシュ命令信号ＲＥＦとデコードされたバンクアドレスｂａ０がすべて「ハイ」である場合、インバータ９５０の出力は「ハイ」になってＳＴＡＲＴ信号として供給される。
【００３７】
図９Ｃで、リフレッシュスタートデテクション回路９００は、スタートバンクアドレスとしてどのようなバンクアドレスでも収容可能である。全て８個のデコードされたバンクアドレスｂａ０〜ｂａ７がＮＡＮＤゲート９７０の入力に接続された３個のＮＯＲゲート９６０、９６２、及び９６４によってＯＲされる。ＯＲされたバンクアドレスは、自動リフレッシュ命令信号ＲＥＦとともにＮＡＮＤゲート９８０の入力に供給され、インバータ９９０をパスしてＳＴＡＲＴ信号が生成される。このような方法は、単一バンクアドレスを用いる図９Ｂの方法と似ている。
【００３８】
図１０は図５、８、９Ａ、及び９Ｂのメモリ装置に対するタイミング図を示す。連続的なリフレッシュロウに対して互いに異なる３個のリフレッシュバンクアドレス順序が用いられて、第１順序では自動リフレッシュ周期１−８であり、第２順序では自動リフレッシュ周期９−１６であり、第３順序では自動リフレッシュ周期１７−２４である。各順序はバンクアドレス０（ＢＡ０００）に対する自動リフレッシュで始まって、リフレッシュスタート検出／ラッチ回路８２０への出力ＢＡＬを活性化させる。ＢＡＬは自動リフレッシュ周期８、１６、及び２４で、それぞれ８回の自動リフレッシュ動作が終わるまで活性状態で残っている。アドレスカウントアップデート信号ＡＣＵが活性化されるとリフレッシュスタート検出／ラッチ回路８２０と出力ＢＡＬをリセットするためにリセット回路８１０がトリガされる。
【００３９】
図１１は、本発明の第３実施例によるＳＤＲＡＭ（１１００）装置を示し、図５に示されたリフレッシュバンクアドレスカウンタ５１６がリフレッシュバンクアドレス検出器１１１６として代替された。リフレッシュバンクアドレス検出器１１１６は、リフレッシュ動作する間に、あらかじめ決められたエンドバンクアドレスを受信する度にアドレスカウントアップデート信号ＡＣＵを活性化させることによって動作する。
【００４０】
図１２は、リフレッシュバンクアドレス検出器１１１６の一実施例を示す。リフレッシュバンクアドレス検出器１１１６は、インバータ１２１０、ｍ−入力／ｍ−出力を有する転送ゲート１２２０、比較器１３００、及びバンクアドレスレジスタ１３２０を含む。外部バンクアドレスＢＡのｍ個のラインは、転送ゲート１２２０に供給される。転送ゲート１２２０は外部自動リフレッシュ命令信号ＲＥＦによって制御されて、自動リフレッシュ命令信号ＲＥＦは転送ゲート１２２０の「ハイ」イネーブル入力に接続され、またインバータ１２１０を介して転送ゲート７１０の「ロー」イネーブル入力に接続する。
【００４１】
バンクアドレスレジスタ１３２０は、あらかじめ決められたエンドバンクアドレスを含み、ｍビットのバンクアドレスＢＡの入力と同一順序を有するｍビットとして保存される。自動リフレッシュ命令信号ＲＥＦが転送ゲート１２２０を活性化させると比較器１３００はｍビットのバンクアドレスＢＡ入力とＭバンクアドレスレジスタ１３２０入力を比べる。比較器１３００は、ｍビットのバンクアドレスＢＡ入力とＭバンクアドレスレジスタ１３２０入力とが一致すると、アドレスカウントアップデートＡＣＵ信号を活性化させる。
【００４２】
バンクアドレスレジスタ１３２０は、多様な方法でプログラムされることができる。簡単ではあるが、柔軟性のない方法としては、与えられたエンドバンクアドレスをチップマスクの設計で永久的に含ませることである。これよりは、さらに柔軟性を有するいくつかの方法を以下に述べる。
【００４３】
図１３は、任意のバンクアドレスがエンドバンクアドレスとしてプログラムされることを示す。バンクアドレスレジスタ１３２０は、各バンクＢａｎｋ０〜Ｂａｎｋ７に対応して固定されたコード（ｈａｒｄ−ｃｏｄｅｄ）の二進バンクアドレスＢＡ０、ＢＡ１、ＢＡ２を含む。スイッチクロスバー１３４０は、プログラム可能なバンク選択器１４００から発生された複数の選択信号ＳＥＬｓの中から一つの選択信号ＳＥＬに応答してバンクアドレスレジスタ１３２０のバンクアドレスがバンクアドレスラッチ１３３０に入力されるようにする。プログラム可能なバンク選択器１４００は、プログラムされたバンクを指示する選択信号ＳＥＬによってスイッチ１３４０の中から一つを活性化させる。
【００４４】
比較器１３００は、バンクアドレスＢＡ０、ＢＡ１、ＢＡ２をそれぞれ担当する３個のバンクアドレス比較器を含む。各バンクアドレス比較器は、バンクアドレスラインの中から一つとバンクアドレスラッチ１３３０から対応するビットとの間の二進比較を遂行する。全ての３個のバンクアドレス比較器は、二進の結果値をＡＮＤ回路に出力し、全てのビットがマッチされる際、アドレスカウンタアップデートＡＣＵ信号が活性化になる。
【００４５】
図１４Ａ、１４Ｂ、１４Ｃ、及び１４Ｄは、プログラム可能なバンク選択器１４００を設定する方法を示す。図１４Ａで、バンク選択器１４００は結合パッド１４２０ａとインバータ１４４０ａを含む一つ、またはその以上の回路で構成される。結合パッド１４２０ａは結合選択を提供する。結合パッド１４２０ａがＶｃｃと接続された結合パッド１４１０ａと結合されるとインバータ１４４０ａは、そのラインに対する選択出力ＳＥＬを活性化させないで、結合パッド１４２０ａが接地と接続された結合パッド１４３０ａと結合されるとインバータ１４４０ａはそのラインに対する選択出力ＳＥＬを活性化させる。
【００４６】
図１４Ｂで、モードレジスタの三つ（ＭＲＳ）１４５０は、ｎ個の選択ラインＳＥＬ１〜ＳＥＬｎを提供する。モードレジスタの三つ１４５０は入力ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの特定の組合に応答して外部アドレスラインＡｉを入力受けて、特定のモードレジスタ命令語としてアドレスをデコードする。互いに異なるモードレジスタ命令語は、選択ラインＳＥＬ１〜ＳＥＬｎのうち、他のラインを活性化するのに用いられる。
【００４７】
モードレジスタの三つ１４５０は、ＳＤＲＡＭ装置が組み立てられた後にエンドバンクアドレスを永久的にプログラムするのに用いられる。図１４Ｃで、モードレジスタの三つ１４５０は、複数のヒューズ−バーニング（ｆｕｓｅ−ｂｕｒｎｉｎｇ）出力ＭＲＳ１〜ＭＲＳｎを提供する。ヒューズ−バーニング出力の特定組合せを活性化させることによって各選択ラインＳＥＬで電気的ヒューズＦ１、Ｆ２の中から一つは永久に切断する。どのヒューズが切断されるかによって装置の電源がターンオンとトンオプをする度に各選択ラインＳＥＬは永久に「ハイ」または永久に「ロー」に設定される。
【００４８】
図１４Ｄは、プログラム可能なバンク選択器１４００回路の他の実施例を示す。図１４Ｄでは、装置が工程完了されてパッケージ化される前に切断されるレーザカット（ｌａｓｅｒ−ｃｕｔ）ヒューズＦ３を含む。プログラム可能なバンク選択器１４００回路は、供給電圧がスレッショルド電圧よりも上昇する前までに「ハイ」にトリガされないように遅延させる制御電圧ＶＣＣＨに依存することで、供給電圧が安定するまでパワーがオンになることを遅延させる。図１４Ｄに時間による電圧レベルのグラフを示した。ヒューズＦ３の切断可否によってパワーがオンになると、選択信号ＳＥＬは活性化されるか、または非活性化される。
【００４９】
図１５は、図１１ないし１４Ｄの実施例に対するタイミング図を示す。選択された方法によってエンドバンクアドレス１１１が外部バンクアドレスと比較するために選択される。ＳＤＲＡＭ１１００は、自動リフレッシュ命令信号とエンドバンクアドレス１１１が受信される同一ロウに対するバンクのリフレッシュを継続する（自動リフレッシュ周期８、１６、及び２４）。エンドバンクアドレス１１１が受信されるとリフレッシュ命令が実行されてリフレッシュロウは増加する。他のバンクアドレスにおける現在の順序は考慮対象ではない。実際にこの回路に与えられたリフレッシュロウに対し、あらゆるバンクで処理が終わってない状態でもリフレッシュロウが増加されることもある。
【００５０】
上述したＳＤＲＡＭ装置のそれぞれは許容可能なリフレッシュバンクアドレス順序を提供する能力を有したメモリ制御器を備えたこととして仮定する。図１６は、ＳＤＲＡＭとメモリ制御器の一般的な結合をメモリシステム１６００として示した。メモリシステム１６００は、メモリ制御器１６１０とメモリモジュール１６２０を含む。メモリモジュール１６２０は、本発明の実施例によってメモリ装置が単一ロウ、または多重ロウで結合されたＳＤＲＡＭ装置を一つ、またはその以上を含む。メモリ制御器１６１０は命令信号ＣＯＭ、自動リフレッシュ命令信号ＲＥＦ、アドレス信号ＡＤＤ、及びバンクアドレス信号ＢＡをメモリモジュール１６２０のＳＤＲＡＭ装置に供給する。またデータラインＤｉｎを介してメモリモジュール１６２０にデータが供給されて、データラインＤｏｕｔを介してメモリモジュール１６２０からデータが受信される。データラインＤｉｎ及びＤｏｕｔは、同一ラインでもあり、メモリ制御器１６１０とメモリモジュール１６２０の中から一つだけがある与えられた時間にラインを駆動するように許容される。
【００５１】
図１７は、図１６に示されたメモリシステムの動作を示すタイミング図として、三つの他の動作順序Ｃａｓｅ１、Ｃａｓｅ２、及びＣａｓｅ３が例示されている。各動作順序では、互いに異なる自動リフレッシュ順序が用いられる。メモリ制御器１６１０は、どのバンクでメモリアクセスが進行されていて、まもなくどのメモリバンクからメモリアクセスを要求するのかを分かっている。自動リフレッシュ命令が生成されるとメモリ制御器は現在アクセスされていないバンクを選択し、そのバンクに対して自動リフレッシュ命令語が終わる前にアクセスさせる必要がない。このような方法は、必要によりもっとも自然的に自動リフレッシュ動作が終了させるようにする。
【００５２】
当業者は装置の構成を多様に変更させることができ、多くのデザインパラメータが論議されなかったことが分かるでしょう。例えば、分離された外部自動リフレッシュ信号ラインＲＥＦが仮定されたといえども自動リフレッシュ命令は活性化された命令バスの組合せによってデコードされることができ、記述された実施例の多様な特徴は他の実施例と結合されることができる。図面によって示され、そして記述された特定回路は、ただ実施例であるだけのものであり一般的には同一であるか、または類似の機能を有する他の回路としても具現されることができる。多少の修正や具現の詳細な部分は本発明の実施例に含まれるものであり、請求項の範囲の中にも含まれる。
【図面の簡単な説明】
【００５３】
【図１】本発明の第１実施例によるＳＤＲＡＭ装置の構成を示すブロック図である。
【図２】図１に示されたＳＤＲＡＭ装置に含まれたリフレッシュバンクアドレスカウンタの構成を示す図である。
【図３】図１に示されたＳＤＲＡＭ装置に含まれたバンクアドレスデコーダの構成を示すブロック図である。
【図４】図１に示されたＳＤＲＡＭ装置の動作を示すタイミング図である。
【図５】本発明の第２実施例によるＳＤＲＡＭ装置の構成を示すブロック図である。
【図６】図５に示されたＳＤＲＡＭ装置に含まれたリフレッシュバンクアドレスカウンタの構成を示す図である。
【図７】図６に示されたバンクアドレスラッチの構成を示す回路図である。
【図８】本発明の実施例で用いられる他のリフレッシュバンクアドレスカウンタを示す図である。
【図９Ａ】図８に示されたリフレッシュスタート検出／ラッチ回路の内部構造を示す図である。
【図９Ｂ】図９Ａに示されたリフレッシュスタート検出／ラッチ回路に用いられるリフレッシュスタート検出回路を示す図である。
【図９Ｃ】図９Ａに示されたリフレッシュスタート検出／ラッチ回路に用いられるリフレッシュスタート検出回路を示す図である。
【図１０】本発明の実施例でスタートバンクアドレスが固定された場合の自動リフレッシュ動作を示すタイミング図である。
【図１１】本発明の第３実施例によるＳＤＲＡＭ装置の構成を示すブロック図である。
【図１２】本発明の実施例でプログラム可能なバンクアドレスがエンドバンクアドレスとして用いられることを可能とした回路図である。
【図１３】本発明の実施例でプログラム可能なバンクアドレスがエンドバンクアドレスとして用いられることを可能とした回路図である。
【図１４Ａ】エンドバンクアドレスをプログラムするのに用いられる結合選択回路を示す図である。
【図１４Ｂ】エンドバンクアドレスをプログラムするのに用いられるモードレジスタセット回路を示す図である。
【図１４Ｃ】エンドバンクアドレスをプログラムするのに用いられる電気的に設定可能なヒューズを示す図である。
【図１４Ｄ】エンドバンクアドレスをプログラムするのに用いられるレーザカットヒューズを示す図である。
【図１５】本発明の実施例でエンドバンクアドレスが固定された場合の自動リフレッシュ動作を示すタイミング図である。
【図１６】本発明の実施例によるメモリシステムの構成を示すブロック図である。
【図１７】本発明の実施例によるメモリシステムで具現可能な他の命令順序の例を示す図である。
【符号の説明】
【００５４】
１０−１：メモリセルアレイ(バンク１)
１２−２：ロウアドレスデコーダ
１４−１：コラムアドレスデコーダ
１６、５１６、１１１６：リフレッシュバンクアドレスカウンタ
１８：リフレッシュアドレスカウンタ
２０：アドレスラッチ
２２：バンクアドレスデコーダ
２４：コマンドデコーダ
２６：選択器
２８：データ入力回路
３０：データ出力回路
８１０：リセット回路
８２０：リフレッシュスタット検出／ラッチ回路
１３００：比較器
１３２０：バンクアドレスレジスタ
１３３０：バンクアドレスラッチ
１３４０：スイッチ
１４００：プログラム可能なバンク選択器
１６１０：メモリコントローラ
１６２０：メモリモジュール
ＢＡＬ０−７：バンクアドレスラッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１４Ｄ】
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【図１５】
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【図１６】
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【図１７】
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