(57)【要約】【課題】低ＥＳＬ且つ高容量を実現し、且つクラックの発生を抑制できるコンデンサを提供する。【解決手段】複数個の誘電体層２を積層した積層体の内部で、隣接する誘電体層間に第１内部導体層３及び第２内部導体層４を交互に介在させるとともに、第１内部導体層３同士を第２内部導体層４に対し空白部１３を介して離間する複数個の第１ビア導体５により共通接続し、第２内部導体層４同士を第１内部導体層３に対し空白部１４を介して離間する複数個の第２ビア導体６により共通接続してなるコンデンサ１０であって、前記複数個の第１ビア導体５と複数個の第２ビア導体６は、近接配置された第１ビア導体５及び第２ビア導体６を含む２個もしくは４個のビア導体から成る複数個のビア導体群Gにグループ分けされており、これらビア導体群Gが該ビア導体群Gを構成している第１ビア導体‐第２ビア導体間の間隔Pよりも広い間隔P１、P２をあけて行列状に等ピッチで配置されている。【選択図】図１
2005317682.tif 000002
【特許請求の範囲】
【請求項１】
複数個の誘電体層を積層した積層体の内部で、隣接する誘電体層間に第１内部導体層及び第２内部導体層を交互に介在させるとともに、第１内部導体層同士を第２内部導体層に対し空白部を介して離間する複数個の第１ビア導体により共通接続し、第２内部導体層同士を第１内部導体層に対し空白部を介して離間する複数個の第２ビア導体により共通接続してなるコンデンサであって、
前記複数個の第１ビア導体と複数個の第２ビア導体は、近接配置された第１ビア導体及び第２ビア導体を含む２個もしくは４個のビア導体から成る複数個のビア導体群にグループ分けされており、これらビア導体群が該ビア導体群を構成している第１ビア導体‐第２ビア導体間の間隔よりも広い間隔をあけて行列状に等ピッチで配置されていることを特徴とするコンデンサ。
【請求項２】
前記行列状に配置されている複数個のビア導体群の行方向の配列ピッチと、列方向の配列ピッチとが略等しく設定されていることを特徴とする請求項１に記載のコンデンサ。
【請求項３】
前記ビア導体群を構成している第１ビア導体と第２ビア導体との間の領域において、第１ビア導体と第２内部導体層との間に設けられる空白部と、第２ビア導体と第１内部導体層との間に設けられる空白部とが、前記誘電体層の積層方向に一部重なり合うように配置されていることを特徴とする請求項１に記載のコンデンサ。
【請求項４】
行方向もしくは列方向に隣接するビア導体群間において、行方向もしくは列方向に隣接する２個のビア導体の一方が第１ビア導体であり、他方が第２ビア導体であることを特徴とする請求項１に記載のコンデンサ。
【請求項５】
前記ビア導体群の各々を構成している複数個のビア導体が、前記ビア導体群の行方向と平行に配されている２個のビア導体によって構成されており、この２個のビア導体の中心間距離ａと、行方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｂと、列方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｃとが関係式「２ａ≦ｂ≦ｃ」を満たすように設定されていることを特徴とする請求項１乃至請求項４のいずれかに記載のコンデンサ。
【請求項６】
前記ビア導体群の各々を構成している複数個のビア導体が、前記ビア導体群の行方向及び列方向に２行×２列に配置されている４個のビア導体によって構成されており、これら４個のビア導体のうち２個を第１ビア導体、残りの２個を第２ビア導体とし、これら第１ビア導体及び第２ビア導体を行方向及び列方向に隣接させて配置したことを特徴とする請求項１乃至請求項４のいずれかに記載のコンデンサ。
【請求項７】
前記ビア導体群内で、第１ビア導体−第２ビア導体間の距離を全て等しく、且つ、第１ビア導体の中心同士を結んだ線の長さと第２ビア導体の中心同士を結んだ線の長さとを等しく設定したことを特徴とする請求項６に記載のコンデンサ。
【請求項８】
前記ビア導体群が４個のビア導体により構成されているとともに、これら４個のビア導体のうち２個がビア導体群の行方向、列方向のいずれか一方の方向と平行な方向に配列する２個の第１ビア導体、残りの２個が他方の方向と平行に配列する２個の第２ビア導体であり、これら４個のビア導体を、２個の第１ビア導体の中心同士を結んだ線と２個の第２ビア導体の中心同士を結んだ線とが各線を略二分するように垂直に交差させて配置したことを特徴とする請求項１乃至請求項４のいずれかに記載のコンデンサ。
【請求項９】
前記ビア導体群内で２個の第１ビア導体の中心同士を結んだ線の長さと２個の第２ビア導体の中心同士を結んだ線の長さとが等しく設定されていることを特徴とする請求項８に記載のコンデンサ。
【請求項１０】
前記ビア導体群内で隣接する第１ビア導体と第２ビア導体との中心間距離ｄと、行方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｅ、列方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｆとが関係式「２ｄ≦ｅ≦ｆ」を満たすように設定されていることを特徴とする請求項９に記載のコンデンサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、コンデンサに関するもので、特に、高周波領域において有利に適用され得るコンデンサに関するものである。
【背景技術】
【０００２】
代表的なコンデンサとして、積層コンデンサを例にとって説明する。
【０００３】
積層コンデンサを用いた等価回路では、コンデンサの静電容量をＣ、等価直列インダクタンス（ＥＳＬ）をＬとしたとき、共振周波数（ｆ０）は、ｆ０＝１／〔２π×（Ｌ×Ｃ）１／２〕の関係で表され、共振周波数（ｆ０）より高い周波数領域では、コンデンサの機能が消失してしまうことが知られている。すなわち、一定値以上の静電容量（Ｃ）を維持するためには、できるだけＥＳＬ（Ｌ）を低くする必要がある。つまり、ＥＳＬが低ければ、共振周波数（ｆ０）は高くなり、より高周波領域で使用できることになる。このことから、積層コンデンサをマイクロ波領域で使うためには、より低ＥＳＬ化が図られたものが必要となる。
【０００４】
また、ワークステーションやパーソナルコンピュータ等のマイクロプロセッシングユニット（ＭＰＵ）のＭＰＵチップに電源を供給するために用いられ、通常デカップリングコンデンサとして配線基板上に接続されている積層コンデンサも、近年のＭＰＵの高速、高周波化に伴って、低ＥＳＬ化が求められている。
【０００５】
ここで、従来の積層コンデンサについて、図６（ａ）（ｂ）をもとに説明する。（ａ）は第１及び第２内部導体層の重なり状態を示す概略図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。
【０００６】
図に示す従来の積層コンデンサ５０は、誘電体層５２の一方主面に第１内部導体層５３が、他方主面に第２内部導体層５４が夫々形成され、これらの誘電体層５２が複数積層されており、また、これらの誘電体層５２の厚み方向には第１及び第２内部導体層５３、５４同士を夫々接続する第１及び第２ビア導体５５、５６が形成され、積層体５１が構成されている。そして、ここでは、第１及び第２ビア導体５５、５６が、積層体５１の一方の最表面に露出し、夫々第１及び第２接続端子５７、５８に接続され、積層コンデンサ５０が構成されている。さらに、第１及び第２内部導体層５３、５４内に、第２及び第１ビア導体５６、５５とは夫々接続しない第１及び第２空白部６３、６４が形成されている。
【０００７】
そして、第１及び第２ビア導体５５、５６は、第１及び第２内部導体層５３、５４の全域にわたって、交互に格子状に分散して配置されている。
【０００８】
上記積層コンデンサ５０によれば、静電容量は、第１及び第２内部導体層５３、５４の内、主に第１及び第２ビア導体５５、５６に囲まれた部分に発生していた。
【０００９】
また、上記積層コンデンサ５０の製造方法は、未焼成状態の積層体１に、脱バインダ処理、焼成を行い、積層体１を得た後、第１及び第２接続端子７、８を形成していた（特許文献１乃至４参照）。
【特許文献１】特開平７−２０１６５１号公報（３−５頁、図１−５）
【特許文献２】特開平１１−２０４３７２号公報（４−６頁、図１−４）
【特許文献３】特開２００１−１４８３２４号公報（４−７頁、図１−６）
【特許文献４】特開２００１−１４８３２５号公報（５−７頁、図１−９）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、上記積層コンデンサ５０によれば、低ＥＳＬ化を図るためには、第1及び第２ビア導体５５、５６の数を増加するとともに、これらの中心間の距離を小さくする方法が考えられるが、第1及び第２ビア導体５５、５６の数を増加した場合、第１及び第２内部導体層５３、５４内の空白部６３、６４の面積が増大するため、積層コンデンサ５０の静電容量が低下するという問題点があった。一方、上記中心間の距離を小さくした場合、未焼成状態の積層体１のハンドリングや、焼成時の誘電体層２と第1及び第２ビア導体５５、５６の収縮率の差、ＩＣパッケージなどへの実装時の誘電体層２と第1及び第２ビア導体５５、５６の熱膨張係数の差などにより、第1及び第２ビア導体５５、５６にまたがるように、クラックが発生するという問題点があった。
【００１１】
また、上記積層コンデンサ５０によれば、第１内部導体層５３と第２空白部６４、あるいは第２内部導体層５４と第１空白部６３が重なる部分は、静電容量が発生しないため、積層コンデンサ５０の高容量化には限界があった。
【００１２】
本発明は、上述の問題点に鑑みて案出されたものであり、その目的は、低ＥＳＬ且つ高容量を実現し、且つクラックの発生を抑制できるコンデンサを提供することである。
【課題を解決するための手段】
【００１３】
本発明のコンデンサは、複数個の誘電体層を積層した積層体の内部で、隣接する誘電体層間に第１内部導体層及び第２内部導体層を交互に介在させるとともに、第１内部導体層同士を第２内部導体層に対し空白部を介して離間する複数個の第１ビア導体により共通接続し、第２内部導体層同士を第１内部導体層に対し空白部を介して離間する複数個の第２ビア導体により共通接続してなるものであって、前記複数個の第１ビア導体と複数個の第２ビア導体は、近接配置された第１ビア導体及び第２ビア導体を含む２個もしくは４個のビア導体から成る複数個のビア導体群にグループ分けされており、これらビア導体群が該ビア導体群を構成している第１ビア導体‐第２ビア導体間の間隔よりも広い間隔をあけて行列状に等ピッチで配置されていることを特徴とするものである。
【００１４】
また本発明のコンデンサは、前記行列状に配置されている複数個のビア導体群の行方向の配列ピッチと、列方向の配列ピッチとが略等しく設定されていることを特徴とするものである。
【００１５】
さらに本発明のコンデンサは、前記ビア導体群を構成している第１ビア導体と第２ビア導体との間の領域において、第１ビア導体と第２内部導体層との間に設けられる空白部と、第２ビア導体と第１内部導体層との間に設けられる空白部とが、前記誘電体層の積層方向に一部重なり合うように配置されていることを特徴とするものである。
【００１６】
また更に本発明のコンデンサは、行方向もしくは列方向に隣接するビア導体群間において、行方向もしくは列方向に隣接する２個のビア導体の一方が第１ビア導体であり、他方が第２ビア導体であることを特徴とするものである。
【００１７】
更にまた本発明のコンデンサは、前記ビア導体群の各々を構成している複数個のビア導体が、前記ビア導体群の行方向と平行に配されている２個のビア導体によって構成されており、この２個のビア導体の中心間距離ａと、行方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｂと、列方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｃとが関係式「２ａ≦ｂ≦ｃ」を満たすように設定されていることを特徴とするものである。
【００１８】
また更に本発明のコンデンサは、前記ビア導体群の各々を構成している複数個のビア導体が、前記ビア導体群の行方向及び列方向に２行×２列に配置されている４個のビア導体によって構成されており、これら４個のビア導体のうち２個を第１ビア導体、残りの２個を第２ビア導体とし、これら第１ビア導体及び第２ビア導体を行方向及び列方向に隣接させて配置したことを特徴とするものである。
【００１９】
更にまた本発明のコンデンサは、前記ビア導体群内で、第１ビア導体−第２ビア導体間の距離を全て等しく、且つ、第１ビア導体の中心同士を結んだ線の長さと第２ビア導体の中心同士を結んだ線の長さとを等しく設定したことを特徴とするものである。
【００２０】
また更に本発明のコンデンサは、ビア導体群が４個のビア導体により構成されているとともに、これら４個のビア導体のうち２個がビア導体群の行方向、列方向のいずれか一方の方向と平行な方向に配列する２個の第１ビア導体、残りの２個が他方の方向と平行に配列する２個の第２ビア導体であり、これら４個のビア導体を、２個の第１ビア導体の中心同士を結んだ線と２個の第２ビア導体の中心同士を結んだ線とが各線を略二分するように垂直に交差させて配置したことを特徴とするものである。
【００２１】
更にまた本発明のコンデンサは、ビア導体群内で２個の第１ビア導体の中心同士を結んだ線の長さと２個の第２ビア導体の中心同士を結んだ線の長さとが等しく設定されていることを特徴とするものである。
【００２２】
また更に本発明のコンデンサは、前記ビア導体群内で隣接する第１ビア導体と第２ビア導体との中心間距離ｄと、行方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｅ、列方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｆとが関係式「２ｄ≦ｅ≦ｆ」を満たすように設定されていることを特徴とするものである。
【発明の効果】
【００２３】
本発明のコンデンサによれば、複数個の第１ビア導体と複数個の第２ビア導体は、近接配置された第１ビア導体及び第２ビア導体を含む２個もしくは４個のビア導体から成る複数個のビア導体群にグループ分けされており、これらビア導体群が該ビア導体群を構成している第１ビア導体‐第２ビア導体間の間隔よりも広い間隔をあけて行列状に等ピッチで配置されているため、ビア導体群内のみに流れる電流は、流れる距離が短くなることから、電流によって誘起される磁束に起因する自己インダクタンス成分が低くなり、コンデンサ全体の等価直列インダクタンス（ＥＳＬ）を低くできる。また、ＥＳＬを低くするために、第1及び第２ビア導体の数を増加する必要がないため、コンデンサの高容量化を実現できる。さらに、ビア導体群間に、ビア導体の無い領域が存在するため、複数のビア導体群にまたがるように応力が発生することを防止でき、コンデンサのクラックの発生を抑制できる。そして、ビア導体群を構成するビア導体の数を２個もしくは４個とすることにより、空白部によるビア導体群内の電流路の阻害を抑制して等価直列抵抗（ＥＳＲ）の増大を効果的に抑えることが可能となる。
【００２４】
また、ビア導体群を構成している第１ビア導体と第２ビア導体との間の領域において、第１ビア導体と第２内部導体層との間に設けられる空白部と、第２ビア導体と第１内部導体層との間に設けられる空白部とが、前記誘電体層の積層方向に一部重なり合うように配置されているため、第１ビア導体から他方、例えば第２ビア導体へ流れる電流は、ほとんど無くなる。このことにより、電流によって誘起される磁束に起因する自己インダクタンス成分が極めて低くなり、コンデンサ全体のＥＳＬをさらに低くすることができる。また、第１内部導体層と第２空白部、あるいは第２内部導体層と第１空白部が重なる部分の面積が減少するため、コンデンサのさらなる高容量化を実現できる。
【００２５】
さらに、行方向もしくは列方向に隣接するビア導体群間において、行方向もしくは列方向に隣接する２個のビア導体の一方が第１ビア導体であり、他方が第２ビア導体であるため、ビア導体群が、ビア導体及び内部導体層を流れる電流によって誘起される磁界を互いに相殺するように配置されるため、コンデンサ全体のＥＳＬをさらに効果的に低くすることができる。
【００２６】
また本発明のコンデンサは、前記ビア導体群の各々を構成している複数個のビア導体が、前記ビア導体群の行方向と平行に配されている２個のビア導体によって構成されており、この２個のビア導体の中心間距離ａと、行方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｂと、列方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｃとが関係式「２ａ≦ｂ≦ｃ」を満たすように設定したことから、ＥＳＬを低減し、かつ、大静電容量としつつ、等価直列抵抗（ＥＳR）の増大を防止することが可能となる。すなわち、２ａ≦ｂ≦ｃに設定する事によって、第１ビア導体もしくは第２ビア導体に隣接して、前記ビア導体への電路を狭くする異電位のビア導体が遠くに設定されるので等価直列抵抗（ＥＳＲ）の増大を抑えられる。
【００２７】
また更に本発明のコンデンサは、前記ビア導体群の各々を構成している複数個のビア導体が、前記ビア導体群の行方向及び列方向に２行×２列に配置されている４個のビア導体によって構成されており、これら４個のビア導体のうち２個を第１ビア導体、残りの２個を第２ビア導体とし、これら第１ビア導体及び第２ビア導体を行方向及び列方向に隣接させて配置したことから、等価直列抵抗（ＥＳR）の増大を防止することが可能となる。
【００２８】
また更に本発明のコンデンサは、ビア導体群が４個のビア導体により構成されているとともに、これら４個のビア導体のうち２個がビア導体群の行方向、列方向のいずれか一方の方向と平行な方向に配列する２個の第１ビア導体、残りの２個が他方の方向と平行に配列する２個の第２ビア導体であり、これら４個のビア導体を、２個の第１ビア導体の中心同士を結んだ線と２個の第２ビア導体の中心同士を結んだ線とが各線を略二分するように垂直に交差させて配置したことから、等価直列抵抗（ＥＳR）の増大を防止することが可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、本発明のコンデンサを図面に基づいて詳説する。
【００３０】
＜第１の実施形態＞
図１は本発明のコンデンサの一例である積層コンデンサを示す図であり、（ａ）は第１及び第２内部導体層の重なり状態を示す概略図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。
【００３１】
図において、１０は積層コンデンサ、２は誘電体層、３、４は第１及び第２内部導体層、５、６は第１及び第２ビア導体、７、８は第１及び第２接続端子である。
【００３２】
図に示すように、積層コンデンサ１０は、誘電体層２の一方主面に第１内部導体層３が、他方主面に第２内部導体層４が夫々形成され、これらの誘電体層２が複数積層されており、また、これらの誘電体層２の厚み方向には第１及び第２内部導体層３、４同士を夫々接続する複数の第１及び第２ビア導体５、６が形成され、積層体１が構成されている。そして、ここでは、複数の第１及び第２ビア導体５、６が、積層体１の一方の最表面に露出し、第１及び第２接続端子７、８に接続され、積層コンデンサ１０が構成されている。さらに、第１及び第２内部導体層３、４内に、第２及び第１ビア導体６、５とは夫々接続しない第１及び第２空白部１３、１４が形成されている。
【００３３】
ビア導体５、６は、複数個の第１ビア導体５と複数個の第２ビア導体６が、近接配置された第１ビア導体５及び第２ビア導体６を含む２個もしくは４個のビア導体から成る複数個のビア導体群Gにグループ分けされており、これらビア導体群Gが該ビア導体群Gを構成している第１ビア導体‐第２ビア導体間の間隔Pよりも広い間隔P１、P２をあけて行列状に等ピッチで配置されている。特に、行列状に配置されている複数個のビア導体群Gの行方向の配列ピッチと、列方向の配列ピッチとが略等しく設定されることが好ましい。
【００３４】
例えば、図１では、９つのビア導体群Ｇで構成され、個々のビア導体群Gが４個のビア導体により構成されているとともに、これら４個のビア導体のうち２個がビア導体群Gの行方向、列方向のいずれか一方の方向と平行な方向に配列する２個の第１ビア導体５、残りの２個が他方の方向と平行に配列する２個の第２ビア導体６であり、これら４個のビア導体を、４個のビア導体は、２個の第１ビア導体５の中心同士を結んだ線と２個の第２ビア導体６の中心同士を結んだ線とが各線を略二分するように垂直に交差させて配置されている。
【００３５】
また、ビア導体群Gを構成している第１ビア導体５と第２ビア導体６との間の領域において、第１ビア導体５と第２内部導体層４との間に設けられる空白部１４と、第２ビア導体６と第１内部導体層３との間に設けられる空白部１３とが、誘電体層２の積層方向に一部重なり合うように配置されている。
【００３６】
更に、行方向もしくは列方向に隣接するビア導体群G間において、行方向もしくは列方向に隣接する２個のビア導体の一方が第１ビア導体５であり、他方が第２ビア導体６である。
【００３７】
更にまた、ビア導体群G内で２個の第１ビア導体５の中心同士を結んだ線の長さと２個の第２ビア導体６の中心同士を結んだ線の長さとが等しく設定されている。
【００３８】
また更に、ビア導体群G内で隣接する第１ビア導体５と第２ビア導体６との中心間距離ｄと、行方向に隣接するビア導体群G間で隣接する２個のビア導体の中心間距離ｅ、列方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｆとが関係式「２ｄ≦ｅ≦ｆ」を満たすように設定されることが好ましい。
【００３９】
尚、上述のように、ビア導体群Gが該ビア導体群Gを構成している第１ビア導体‐第２ビア導体間の間隔よりも広い間隔をあけて行列状に等ピッチで配置するという構成は、内部電極層の一部、例えば、外周域を除く中央部分に形成された行列状のビア導体群Gについて適用されていれば良く、外周域において、ビア導体群Gの配置が行列状ではない場合であっても構わない。この場合、中央部分のビア導体群Gは、３×３以上の行列状にすればよい。
【００４０】
また、ビア導体群を構成する４個のビア導体は、２個の第１ビア導体５及び２個の第２ビア導体６が、ビア導体群Gの行方向、列方向と平行とはならない方向に配列される場合であっても良いことは言うまでもない。
【００４１】
誘電体層２は、チタン酸バリウムを主成分とする非還元性誘電体材料、及びガラス成分を含む誘電体材料からなり、この誘電体層２が図上、上方向に積層して積層体１が構成される。なお、誘電体層２の形状、厚み、積層数は容量値によって任意に変更することができる。
【００４２】
第１及び第２内部導体層３、４は、Ｎｉ、Ｃｕ、あるいはこれらの合金を主成分とする材料から構成され、その厚みは１〜２μｍとしている。
【００４３】
第１及び第２接続端子７、８は、半田バンプ、半田ボールなどが用いられる。尚、積層コンデンサ１０が安定して実装されるために、積層体１の一方主面の接続端子７、８が形成されていない領域に、ダミーの端子を形成しても良い。
【００４４】
以上のような構成とすることで、ビア導体群G内のみに流れる電流は、流れる距離が短くなることから、電流によって誘起される磁束に起因する自己インダクタンス成分が低くなり、コンデンサ１０全体の等価直列インダクタンス（ＥＳＬ）を低くできる。また、ＥＳＬを低くするために、第1及び第２ビア導体５、６の数を増加する必要がないため、コンデンサ１０の高容量化を実現できる。さらに、ビア導体群G間に、ビア導体の無い領域が存在するため、複数のビア導体群Gにまたがるように応力が発生することを防止でき、コンデンサ１０のクラックの発生を抑制できる。そして、ビア導体群Gを構成するビア導体の数を２個もしくは４個とすることにより、空白部１３、１４によるビア導体群G内の電流路の阻害を抑制して等価直列抵抗（ＥＳＲ）の増大を効果的に抑えることが可能となる。
【００４５】
尚、第１及び第２ビア導体５、６の断面形状、または第１及び第２空白部１３、１４の形状は、略円形の他、楕円形、多角形など、任意の形状にすることができる。
【００４６】
また、第１及び第２ビア導体の半径ｒ１、ｒ２、第１及び第２空白部の半径ｍ１、ｍ２は夫々等しくても良く、異なっても良い。
【００４７】
次に、本発明の積層コンデンサ１０の製造方法について説明する。なお、図面において、各符号は焼成の前後で区別しないことにする。
【００４８】
まず、誘電体層となるセラミックグリーンシート２に、第１及び第２内部導体層となる導体膜３、４を導電性ペーストの印刷・乾燥により形成する。このとき、第１及び第２空白部１３、１４も形成される。なお、誘電体層２として、他のペロブスカイト構造を持つセラミック材料や、有機強誘電体材料を用いても良い。
【００４９】
次に、導体膜３、４が形成されたグリーンシート２を交互に所要枚数を積み重ね、積層体１が抽出される大型積層体を形成する。
【００５０】
次に、レーザの照射や、マイクロドリル又はパンチングを用いた打ち抜き法などにより、大型積層体の主面に導体膜３、４、セラミックグリーンシート２を貫く貫通孔を形成する。
【００５１】
次に、この貫通孔に導体層３、４に用いる導電性ペーストと同様の導電性ペーストを充填することにより、第１及び第２ビア導体となる導体部５、６が形成される。
【００５２】
なお、誘電体層となるセラミックグリーンシート２に、マイクロドリル又はパンチングを用いた打ち抜き法などにより、あらかじめ貫通孔をあけておき、スクリーン印刷法により、セラミックグリーンシート２上に導体層３、４となる導体膜を印刷すると同時に、貫通孔に導電性ペーストを充填することにより、導体部５、６を形成後、積層するようにしても良い。
【００５３】
また、第１及び第２ビア導体となる導体部５、６は、貫通孔が形成された２層のセラミックグリーンシート２に対して、一括的に導電性ペーストを充填することにより形成しても良い。これにより、１層のセラミックグリーンシート毎に導電性ペーストを充填する場合に比べて、製造工程を簡略化することが可能となる。
【００５４】
次に、大型積層体を押し切り刃加工、ダイシング方式などにより切断し、未焼成状態の積層体１を得る。
【００５５】
次に、この未焼成状態の積層体１は、脱バインダ処理後、焼成を行い、内部に第１及び第２内部導体層３、４、第１及び第２ビア導体５、６が形成されるとともに、一方主面に第１及び第２ビア導体５、６が露出した積層体１が得られる。
【００５６】
このとき、積層体１の一方主面に露出した第１及び第２ビア導体５、６は、表面が酸化されているため、表面研磨により、酸化被膜を除去する。
【００５７】
次に、第１及び第２ビア導体５、６の露出部に、Ｎｉメッキ、Ｓｎメッキを形成する。
【００５８】
次に、半田ペーストをスクリーン印刷する方法や、フラックスを塗布後半田ボールを搭載する方法により、第１及び第２接続端子７、８となる半田を形成した後、リフロー処理を施すことにより、第１及び第２接続端子７、８が形成される。
【００５９】
このようにして、図１に示すような積層コンデンサ１０が得られる。
【００６０】
特に、複数の第１ビア導体５及び第２ビア導体６が一カ所に集中することがないため、誘電体の強度が維持・向上し、焼成時において、第１ビア導体５、第２ビア導体６でのクラックの発生を未然に防止できる。
【００６１】
なお、本発明は以上の実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々の変更・改良を加えることは何ら差し支えない。
【００６２】
＜第２の実施形態＞
図２（a）は、本発明の積層コンデンサ１０の他の実施の形態の概略図である。図２（a）では、ビア導体群Gの各々を構成している複数個のビア導体が、ビア導体群Gの行方向及び列方向に２行×２列に配置されている４個のビア導体によって構成されており、これら４個のビア導体のうち２個を第１ビア導体５、残りの２個を第２ビア導体６とし、これら第１ビア導体５及び第２ビア導体６を行方向及び列方向に隣接させて配置されており、この場合においても、上記第１の実施形態と同様の効果を奏することができる。
【００６３】
ここで、ビア導体群G内で、第１ビア導体−第２ビア導体間の距離を全て等しく、且つ、第１ビア導体５の中心同士を結んだ線の長さと第２ビア導体６の中心同士を結んだ線の長さとを等しく設定することが好ましい。この場合、ビア導体群内で部分的にＥＳＬが高くなることがなく、コンデンサ全体のＥＳＬをさらに効果的に低くすることができる。
【００６４】
＜第３の実施形態＞
図２（b）は、本発明の積層コンデンサ１０の他の実施の形態の概略図である。図２（b）では、ビア導体群Gの各々を構成している複数個のビア導体が、ビア導体群Gの行方向と平行に配されている２個のビア導体によって構成されている。また、この２個のビア導体の中心間距離ａと、行方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｂと、列方向に隣接するビア導体群間で隣接する２個のビア導体の中心間距離ｃとが関係式「２ａ≦ｂ≦ｃ」を満たすように設定されており、この場合においても、上記第１の実施形態と同様の効果を奏することができる。
【００６５】
尚、前記関係式「２ａ≦ｂ≦ｃ」を満たすような関係であれば、２個のビア導体は、ビア導体群Gの行方向と平行とはならないように配されていても良い。
【００６６】
＜その他＞
図３は、本発明の積層コンデンサ１０のさらに他の実施の形態を示す断面図である。図のように、第１及び第２ビア導体５、６が積層体１の両主面に露出しても良い。このことにより、ＩＣパッケージとＩＣ素子との間や、ＩＣパッケージ内部に、本積層コンデンサ１０を介在させて実装することができる。
【００６７】
図４は、本発明の積層コンデンサ１０のさらに他の実施の形態を示す断面図である。図のように、絶縁基板１１の表面に、第１内部導体層３、誘電体層２、第２内部導体層４、保護層１２が順次被着形成されるとともに、誘電体層２の厚み方向に、第２内部導体層４とは空白部１３によって隔てられ第１内部導体層３に接続される第１ビア導体５と、第１内部導体層３とは空白部１４によって隔てられ第２内部導体層４に接続される第２ビア導体６とが形成され、且つ第１ビア導体５及び第２ビア導体６とが、誘電体層２の最表面に露出してなる。このように、本発明の積層コンデンサを薄膜コンデンサに適用することにより、微細加工が可能であるため、さらなる低ＥＳＬ化を実現できる。
【００６８】
図５は、本発明の積層コンデンサ１０をデカップリングコンデンサとして用いた、ＭＰＵ２０の構造例を示す断面図である。
【００６９】
図に示すように、ＭＰＵ２０は、下面側にキャビティ２２が設けられた多層構造の配線基板２１を備えている。配線基板２１の上面には、ＭＰＵチップ４０が表面実装されている。また、配線基板２１のキャビティ２２内には、デカップリングコンデンサとして機能する、本発明の積層コンデンサ１０が収容されている。さらに、配線基板２１は、マザーボード３１上に表面実装されている。
【００７０】
配線基板２１の内部には、電源側導体層２３及びグランド側導体層２４が形成されている。
【００７１】
電源側導体層２３は、電源側ビア導体２５を介して、積層コンデンサ１０の第１接続端子７に電気的に接続されるとともに、ＭＰＵチップ４０の特定の端子４７に電気的に接続され、さらにマザーボード３１の電源側導体ランド３７に電気的に接続されている。
【００７２】
グランド側導体層２４は、グランド側ビア導体２６を介して、積層コンデンサ１０の第２接続端子８に電気的に接続されるとともに、ＭＰＵチップ４０の特定の端子４８に電気的に接続され、さらにマザーボード３１のグランド側導体ランド３８に電気的に接続されている。
【００７３】
このように、本発明の積層コンデンサ１０は、ＥＳＬが低いので、ＭＰＵ２０におけるデカップリングコンデンサに用いた場合も、高速動作に十分対応することができる。さらに、積層コンデンサ１０を備えた配線基板にも適用できる。
【００７４】
また、本発明の積層コンデンサ１０は、低ＥＳＬ化が可能となることから、共振周波数（ｆ０）は高くなり、より高周波で使用できることになる。このことから、電子回路の高周波化に十分対応することができ、たとえば、高周波回路におけるバイパスコンデンサやデカップリングコンデンサとして有利に用いることができる。
【図面の簡単な説明】
【００７５】
【図１】本発明のコンデンサを示す図であり、（ａ）は第１、第２の内部導体層の重なり状態を示す概略図、（ｂ）は図１（ａ）のＸ−Ｘ線断面図である。
【図２】本発明のコンデンサの他の実施の形態を示す概略図である。
【図３】本発明のコンデンサのさらに他の実施の形態を示す断面図である。
【図４】本発明のコンデンサのさらに他の実施の形態を示す断面図である。
【図５】本発明のコンデンサをデカップリングコンデンサとして用いた、ＭＰＵの構造例を示す断面図である。
【図６】従来のコンデンサを示す図であり、（ａ）は第１、第２の内部導体層の重なり状態を示す概略図、（ｂ）は（ａ）のＸ−Ｘ線断面図である。
【符号の説明】
【００７６】
１０・・・コンデンサ
１・・・・積層体
２・・・・誘電体層
３・・・・第１の内部導体層
４・・・・第２の内部導体層
５・・・・第１のビア導体
６・・・・第２のビア導体
１３・・・第１の空白部
１４・・・第２の空白部
Ａ・・・・静電容量領域
Ｇ・・・・ビア導体群
Ｐ・・・・第１ビア導体‐第２ビア導体間の間隔
Ｐ１・・・ビア導体群間の間隔（列方向）
Ｐ２・・・ビア導体群間の間隔（行方向）
２０・・・ＭＰＵ
２１・・・配線基板
２２・・・キャビティ
２３・・・電源側導体層
２４・・・グランド側導体層
４０・・・ＭＰＵチップ
３７、３８・・ＭＰＵチップの端子
３１・・・マザーボード
【図１】
2005317682.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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