(57)【要約】【課題】  環境温度の変化に対してより安定した抵抗値を示す新規の抵抗を使用し、これにより、温度変化に対してより安定した値の基準電圧Ｖｒｅｆを出力する基準電圧発生回路を提供する。【解決手段】  本発明の基準電圧発生回路は、直列に接続された複数の抵抗を含む抵抗分割回路を含む基準電圧発生回路において、特に、環境温度の変化に対して正及び負の温度係数を持つ回路を組み合わせて互いの正及び負の温度係数を相殺する型の基準電圧発生回路であって、特に、抵抗分割回路として、第１電源回路にゲートの接続された第１電界効果トランジスタと、第１電界効果トランジスタのドレインとグランドとの間、及び、ソースと電源電圧Ｖｃｃとの間に接続された複数の抵抗から構成され、第１電源回路の出力する電圧の負の温度係数の傾きを調整するソースフォロア回路を用いる基準電圧発生回路において、上記複数の抵抗が、金属薄膜で構成されていることを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
直列に接続された複数の抵抗で成る抵抗分割回路を含む基準電圧発生回路において、
上記複数の抵抗が、金属薄膜で構成されていることを特徴とする基準電圧発生回路。
【請求項２】
異種導電型のゲートを持つ複数の電界効果トランジスタにより構成され、環境温度の変化に対して負の温度係数を有する電圧を出力する第１電源回路と、
上記第１電源回路にゲートの接続された第１電界効果トランジスタと、第１電界効果トランジスタのドレインとグランドとの間、及び、ソースと電源電圧Ｖｃｃとの間に直列に接続された上記複数の抵抗で構成される抵抗分割回路を含み、上記第１電源回路の出力する電圧の負の温度特性の傾きを調整するソースフォロア回路と、
上記ソースフォロア回路に接続されると共に、同一の導電型で不純物濃度の異なるゲートを持つ複数の電界効果トランジスタで構成され、環境温度の変化に対して正の温度係数を有する電圧を発生する電源回路であって、上記ソースフォロア回路の出力を加算し、温度係数の傾きを補償した電圧を出力する第２電源回路と、
を有することを特徴とする請求項１に記載の基準電圧発生回路。
【請求項３】
上記金属薄膜は、ＣｒＳｉで形成されていることを特徴とする請求項１又は請求項２に記載の基準電圧発生回路。
【請求項４】
上記金属薄膜で構成されている抵抗は、配線パターンと、上記配線パターン上に設けられており、配線パターンの接続部分に接続孔を備える絶縁膜を有し、上記金属薄膜は、上記配線パターンの接続部分に接続孔を介してオーミック接続されていることを特徴とする請求項３に記載の基準電圧発生回路。
【請求項５】
上記金属薄膜が接する接続孔の内面の自然酸化膜、及び、接続孔の底部で上記金属薄膜が接する配線パターン表面の自然酸化膜が除去されていることを特徴とする請求項４に記載の基準電圧発生回路。
【請求項６】
上記金属薄膜と上記配線パターンの接続部分との間に高融点金属膜が介在していることを特徴とする請求項４又は請求項５に記載の基準電圧発生回路。
【請求項７】
上記配線パターンは、金属材料パターンと、上記金属材料パターンの上に形成された高融点金属膜とで構成されていることを特徴とする請求項４又は請求項５に記載の基準電圧発生回路。
【請求項８】
上記配線パターンは、ポリシリコンパターンと、上記ポリシリコンパターンの上に形成された高融点金属膜とで構成されていることを特徴とする請求項４又は請求項５に記載の基準電圧発生回路。
【請求項９】
上記第１電源回路は、高濃度ｎ型ゲートの電界効果トランジスタと、高濃度ｐ型ゲートの電界効果トランジスタとを直列に接続して成ることを特徴とする請求項１乃至請求項８の何れかに記載の基準電圧発生回路。
【請求項１０】
上記第２電源回路は、高濃度ｐ型ゲートの電界効果トランジスタと、低濃度ｐ型ゲートの電界効果トランジスタとを直列に接続して成ることを特徴とする請求項１乃至請求項８の何れかに記載の基準電圧発生回路。
【請求項１１】
上記第２電源回路は、高濃度ｎ型ゲートの電界効果トランジスタと、低濃度ｎ型ゲートの電界効果トランジスタとを直列に接続して成ることを特徴とする請求項１乃至請求項８の何れかに記載の基準電圧発生回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電池駆動の携帯電話などに使用する基準電圧発生回路の出力を安定させる技術に関する。
【背景技術】
【０００２】
電界効果トランジスタ（以下、ＦＥＴという）のしきい値の値は、環境温度により変化する。そこで、異種導電型のゲートを持つ複数の電界効果トランジスタを組み合わせて、環境温度の変化に対して負の温度係数を有する第１電圧（以下、Ｖｐｎと表す）を出力する回路と、同一の導電型で、ドープされている不純物濃度の異なるゲートを持つ複数の電界効果トランジスタとを組み合わせて、正の温度係数を有する第２電圧（以下、Ｖｎｎと表す）を出力する回路を用意し、第１電圧の温度係数を調整し、調整後の第１電圧と第２電圧とを加算することにより、環境温度の変化に依らず、安定した基準電圧Ｖｒｅｆを出力する基準電圧発生回路が知られている。このようなゲートの仕事関数差の原理を応用した基準電圧発生回路は、例えば、以下の特許文献１に開示されている。以下、上記温度係数の傾きを平坦にする処理のことを温度特性の補償という。
【特許文献１】特開２００１−２８４４６４号公報
【０００３】
図１５（ａ）は、ゲートの仕事関数差の原理を用いた基準電圧発生回路１１０の構成を示す図である。この回路は、ｐチャンネル型のＦＥＴ１０１〜１０５と、抵抗１０６，１０７とで構成されている。ＦＥＴ１０１，１０２，１０４，１０５は、基板やチャンネルドープの不純物濃度が等しく、ｐ型基板のｎウェル内に形成され、各トランジスタの基板電位は、ソース電位と同じ値に設定されている。
【０００４】
また、ＦＥＴ１０１は、高濃度の不純物のドープされたｎ型ゲート（以下、単に高濃度ｎ型ゲートという）を持ち、ＦＥＴ１０２は、高濃度の不純物のドープされたｐ型ゲート（以下、単に高濃度ｐ型ゲートという）を持つ。ＦＥＴ１０１とＦＥＴ１０２のチャンネル幅Ｗとチャンネル長さＬの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【０００５】
また、ＦＥＴ１０４は、高濃度ｐ型ゲートを持ち、ＦＥＴ１０５は、低濃度の不純物のドープされたｐ型ゲート（以下、単に低濃度ｐ型ゲートという）を持つ。ＦＥＴ１０４とＦＥＴ１０５のチャンネル幅Ｗとチャンネル長さＬの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【０００６】
ＦＥＴ１０１のゲートには、高濃度ｐ型ゲートを持つＦＥＴ１０３と、直列に接続されている２個の抵抗１０６及び抵抗１０７により構成される抵抗分割回路を含むソースフォロア回路から電位が与えられる。ＦＥＴ１０２のゲートとＦＥＴ１０３のゲートは、互いに接続されている。ＦＥＴ１０３は、ソース・ゲート間が接続されている。ＦＥＴ１０１のゲートは、ＦＥＴ１０３のソースと抵抗１０６の接続点（図中、電位Ｖ１０を表す点Ｐ１０）に接続されている。ＦＥＴ１０３のドレインは、ＦＥＴ１０５のゲートに接続されている。
【０００７】
ＦＥＴ１０２は、ソース・ゲート間が接続されており、定電流源として機能し、直列接続されているＦＥＴ１０１に、同一の電流を流す。これにより、電源電圧Ｖｃｃから電位Ｖ１０を差し引いて求められるＦＥＴ１０１のソース・ゲート間電位が、Ｖｐｎ（＝Ｖｃｃ−Ｖ１０）と成る。また、Ｖ１１は、｛（抵抗１０７の抵抗値）／（抵抗１０６の抵抗値）｝×Ｖｐｎで表される。
【０００８】
ＦＥＴ１０４は、ソース・ゲート間が接続されており、定電流源として機能し、直列に接続されているＦＥＴ１０５に、同一の電流を流す。これにより、ＦＥＴ１０５のソース・ゲート間の電位をＶｎｎと表すと、当該ＦＥＴ１０５のソース電位Ｖ１２は、Ｖ１１＋Ｖｎｎ＝｛（抵抗１０７の抵抗値）／（抵抗１０６の抵抗値）｝×Ｖｐｎ＋Ｖｎｎ（＝Ｖｒｅｆ）で表される。
【０００９】
直列に接続されているＦＥＴ１０１及びＦＥＴ１０２により、環境温度の変化に対して負の温度係数を持つ第１電源回路が構成される。一方、直列に接続されているＦＥＴ１０４及びＦＥＴ１０５により、環境温度の変化に対して正の温度係数を持つ第２電源回路が構成される。ソースフォロア回路内で抵抗分割回路を構成する抵抗１０６及び抵抗１０７の抵抗値を、例えば、トリミング技術により調節することで、上記負の温度係数の傾きを調節し、正及び負の温度係数を相殺し、即ち、温度特性を補償し、環境温度の変化に対して安定した基準電圧Ｖｒｅｆを出力する回路を構成する。
【００１０】
なお、各回路の温度係数の傾きは、抵抗１０６及び抵抗１０７の値の他、ＦＥＴ１０１が備える高濃度ｎ型のゲート、ＦＥＴ１０２，１０３，１０４が備える高濃度のｐ型のゲート、及び、ＦＥＴ１０５が備える低濃度ｐ型ゲートの不純物濃度を変えることにより調節することができる。
【００１１】
図１５（ｂ）は、上記の基準電圧発生回路１１０とは異なる基準電圧発生回路１２０の構成を示す図である。当該基準電圧発生回路１２０は、ｐ型チャンネルのＦＥＴ１２１〜１２３、ＦＥＴ１２６、ＦＥＴ１２７と抵抗１２４，１２５とで構成されている。ＦＥＴ１２１，１２２，１２６，１２７は、基板やチャンネルドープの不純物濃度は等しく、ｐ型基板のｎウェル内に形成され、各トランジスタの基板電位は、ソース電位と同一の値に設定されている。
【００１２】
ＦＥＴ１２１は、高濃度ｎ型ゲートを持ち、ＦＥＴ１２２は高濃度ｐ型ゲートを持つ。ＦＥＴ１２１とＦＥＴ１２２のチャンネル幅Ｗとチャンネル長Ｌの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【００１３】
ＦＥＴ１２６は、高濃度ｐ型ゲートを持ち、ＦＥＴ１２７は、低濃度ｐ型ゲートを持つ。ＦＥＴ１２６とＦＥＴ１２７のチャンネル幅Ｗとチャンネル長Ｌの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【００１４】
ＦＥＴ１２１のゲートには、高濃度ｐ型ゲートを持つＦＥＴ１２３と、直列に接続されている２個の抵抗１２４及び抵抗１２５により構成される抵抗分割回路を含むソースフォロア回路から電位が与えられる。ＦＥＴ１２２のゲートとＦＥＴ１２３のゲートは、互いに接続されている。ＦＥＴ１２３は、ソース・ゲート間が接続されている。ＦＥＴ１２１のゲートは、ＦＥＴ１２３のソースと抵抗１２５の接続点（図中、電位Ｖ１３を表す点Ｐ１３）に接続されている。抵抗１２４と抵抗１２５の接点Ｐ１５と、ＦＥＴ１２６のゲートが接続されている。
【００１５】
ＦＥＴ１２２は、ソース・ゲート間が接続されており、定電流源として機能し、直列接続されているＦＥＴ１２１に、同一の電流を流す。これにより、電源電圧Ｖｃｃから電位Ｖ１３を差し引いて求められるＦＥＴ１２１のソース・ゲート間電位が、Ｖｐｎ（＝Ｖｃｃ−Ｖ１３）と成る。また、Ｖ１４は、Ｖｃｃ−｛（抵抗１２４の抵抗値）×｛（抵抗１２４の抵抗値）＋（抵抗１２５の抵抗値）｝×Ｖｐｎで表される。
【００１６】
ＦＥＴ１２６は、ソース・ゲート間が接続されており、定電流源として機能し、直列に接続されているＦＥＴ１２７に、同一の電流を流す。これにより、ＦＥＴ１２７のソース・ゲート間の電位をＶｎｎと表すと、当該ＦＥＴ１２７のソース電位Ｖ１５は、Ｖｃｃ−Ｖ１４＋Ｖｎｎ＝｛（抵抗１２４の抵抗値）／（抵抗１２４の抵抗値＋抵抗１２５の値）｝×Ｖｐｎ＋Ｖｎｎ（＝Ｖｒｅｆ）で表される。
【００１７】
直列に接続されているＦＥＴ１２１及びＦＥＴ１２２により、環境温度の変化に対して負の温度係数を持つ第１電源回路が構成される。一方、直列に接続されているＦＥＴ１２６及びＦＥＴ１２７により、環境温度の変化に対して正の温度係数を持つ第２電源回路が構成される。ソースフォロア回路内で抵抗分割回路を構成する抵抗１２４及び抵抗１２５の抵抗値を、例えば、トリミング技術により調節することで、上記負の温度係数の傾きを調節し、即ち、温度特性を補償して、環境温度の変化に対して安定した基準電圧Ｖｒｅｆを出力する回路を構成する。なお、各回路の温度係数の傾きは、抵抗１２４及び抵抗１２５の値のほか、所望の温度係数の傾きは、ＦＥＴ１２２が備える高濃度ｐ型ゲート、ＦＥＴ１２７が備える低濃度ｎ型のゲートの不純物濃度を変えることにより調節することができる。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
基準電圧発生回路１１０（以下、単に回路１１０と記す）と基準電圧発生回路１２０（以下、単に回路１２０と記す）とを比較すると、回路１１０のＦＥＴ１０１とＦＥＴ１０２、及び、回路１２０のＦＥＴ１２１とＦＥＴ１２２とで、それぞれ構成される１段目の回路と、回路１１０のＦＥＴ１０３及び抵抗１０６，１０７と、回路１２０のＦＥＴ１２３及び抵抗１２４，１２５とで構成される２段目の回路とについては、特性上両回路に差はない。回路１１０の抵抗１０６の両端の電位差と、回路１２０の抵抗１２４及び抵抗１２５の両端の電圧差とは、それぞれＶｐｎであり、回路１１０のＦＥＴ１０１及び回路１２０のＦＥＴ１２１のドレイン・ソース間電圧Ｖｄｓ1は、Ｖｐｎ＋Ｖｇｓ（回路１１０のＦＥＴ１０３、及び、回路１２０のＦＥＴ１２３のソース・ゲート間電圧）により特定される。
【００１９】
このとき、回路１１０のＦＥＴ１０２、及び、回路１２０のＦＥＴ１２２のドレイン・ソース間電圧Ｖｄｓ２は、Ｖｄｓ２＝Ｖｃｃ−Ｖｄｓ１により求められる。以上の式より、回路１１０のＦＥＴ１０２、及び、回路１２０のＦＥＴ１２２のドレイン・ソース間電圧Ｖｄｓ２のみがＶｃｃ変動の影響を受けることが解る。
【００２０】
図１７（ａ），（ｂ）は、Ｖｃｃが変動したときの基準電圧回路１１０のＦＥＴ１０１及びＦＥＴ１０２のＶｇ−Ｉｄ特性を示す図である。電源電圧Ｖｃｃが高くなるとＦＥＴ１０２のＶｇ−Ｉｄ特性が変動し、ＶｐｎはΔＶｐｎ分だけ増加する。図示していないが、基準電圧発生回路１２０のＦＥＴ１２１及びＦＥＴ１２２のＶｇ−Ｉｄ特性も同様であり、電源電圧Ｖｃｃが高くなると、ＶｐｎはΔＶｐｎだけ増加する。
【００２１】
一方、基準電圧発生回路１１０のＦＥＴ１０４及びＦＥＴ１０５で構成される３段目の回路と、基準電圧発生回路１２０のＦＥＴ１２６及びＦＥＴ１２７とで構成する３段目の回路とは、それぞれＦＥＴ１０４，ＦＥＴ１２６が定電流源となり、ＦＥＴ１０４，ＦＥＴ１２６のソース・ゲート電圧と、ＦＥＴ１０５，ＦＥＴ１２７のソース・ゲート電圧との間に、Ｖｎｎを発生させるが、ＦＥＴ１０４のソース・ゲート電圧がＶｇｓ＝０であるのに対して、ＦＥＴ１２６は、Ｖｇｓ＝（抵抗１２４の抵抗値）／｛（抵抗１２４の抵抗値）＋（抵抗１２５の抵抗値）｝×Ｖｐｎで特定される。
【００２２】
よって、Ｖｐｎは、基準電圧発生回路１１０及び１２０の何れの回路でも変動するが、そのＶｐｎの変動が３段目の回路の定電流源に影響を及ぼすのは、図１５（ｂ）に示す基準電圧発生回路１２０だけである。定電流源のＶｇｓが変動すれば動作点が変動し、Ｖｎｎの変動を引き起こす。すなわち、電源電圧Ｖｃｃが変動した場合、基準電圧発生回路１１０は、Ｖｐｎのみ変動するが、基準電圧発生回路１２０ではＶｐｎ及びＶｎｎの両方が変動する。以上より、より安定性の高い回路は、図１５（ａ）に示す基準電圧発生回路１１０である。
【００２３】
図１６（ａ），（ｂ）に、上記基準電圧発生回路１１０及び１２０の電源電圧Ｖｃｃの変動に対するＶｒｅｆの変動（以下、入力安定度という）と、温度変動に対するＶｒｅｆの変動（以下、温度特性という）を示す。温度特性の理想値は、基準電圧発生回路１１０及び１２０ともに同じである。入力安定度は、電源電圧Ｖｃｃの値の変動に対し、出力される基準電圧Ｖｒｅｆの値の安定度を示すものであり、基準電圧Ｖｒｅｆが安定している程、理想値に近い値を示すものとする。環境温度に対する温度特性は、温度係数の傾きが平坦であるほど理想値に近い値を示すものとする。図中、抵抗に多結晶シリコンを用いた場合の回路１１０，１２０の入力安定度及び温度特性を◆で表し、理想値を▲で表す。
【００２４】
抵抗が▲印で示す理想的な場合は、入力安定度は基準電圧発生回路１１０の方が基準電圧発生回路１２０より安定しており、温度特性は基準電圧発生回路１１０と基準電圧発生回路１２０は同等である。ところが、多結晶シリコンを用いる抵抗の場合、◆印で示すように、入力安定度および温度特性の何れにおいても、基準電圧発生回路１１０の方が基準電圧発生回路１２０より理想値から大きく劣る実験結果が得られた。
【００２５】
この理由は以下の通りと考えられる。多結晶シリコンを用いる抵抗の場合、多結晶シリコンの一方の面に接する金属配線等の導電体と、他方の面に接する基板絶縁体やウェル等との電位差により、多結晶シリコン内部のキャリア密度が影響を受け、これにより抵抗の値が変化してしまう。
【００２６】
例えば、多結晶シリコンを用いる抵抗と、当該抵抗に接続される上記導電体の電位を、共に０ｖにした場合、両者には電位差がないため、多結晶シリコンを用いる抵抗の抵抗値は本来の値を示す。
【００２７】
次に導体の電位は０ｖのまま、多結晶シリコンの電位を０ｖから１ｖに上げると、多結晶シリコンを用いる抵抗を基準にすると、導体への電位差（ΔＶ）は−１Ｖになり負になる。多結晶シリコンを用いる抵抗がｎ型の場合、抵抗内に空乏層が生じ、当該多結晶シリコンを用いる抵抗の抵抗値は大きくなる。
【００２８】
一方、ΔＶが正になるバイアス条件においては、抵抗内に蓄積層が生じるため、当該多結晶シリコンを用いる抵抗の抵抗値は小さくなる。
【００２９】
図１８（ａ）は、基準電圧発生回路１１０の抵抗１０６，１０７とｎウエルのΔＶを示し、図１８（ｂ）は、基準電圧発生回路１２０の抵抗１２４，１２５とｎウエルのΔＶを示す。抵抗１０６，１２４，１２５に接している導電体であるｎウエルとのΔＶは、Ｖｃｃ変動の影響を受けないが、抵抗１０７は、電源電圧Ｖｃｃの変動に伴ってΔＶが変動する。即ち、電源電圧Ｖｃｃが変動すると抵抗１０７の抵抗値も変動することになり、（抵抗１０７の抵抗値）／（抵抗１０６の抵抗値）×Ｖｐｎにより表される電位Ｖ１１が変動し、これに伴って基準電圧Ｖｒｅｆの値も変動する。多結晶シリコンを用いる抵抗の場合、図１６（ａ）に示すように、基準電圧発生回路１１０の方が基準電圧発生回路１２０より、理想値から大きく劣る結果となっている。
【００３０】
一方、これら抵抗内部に生じる空乏層や蓄積層には、温度依存性がある。この温度依存性は、ΔＶが大きいほど大きくなる。抵抗１０６，１０７，１２４，１２５の各抵抗の中で、抵抗１０７のΔＶが最も大きいので、図１６（ｂ）に示すように、基準電圧発生回路１１０の方が基準電圧発生回路１２０より、理想値から大きく劣る結果となっている。
【００３１】
本発明は、理想値に近い入力安定度及び温度特性を示す高効率な基準電圧発生回路を提供することを目的とする。
【課題を解決するための手段】
【００３２】
本発明の第１の基準電圧発生回路は、直列に接続された複数の抵抗で成る抵抗分割回路を含む基準電圧発生回路において、上記複数の抵抗が、金属薄膜で構成されていることを特徴とする。
【００３３】
本発明の第２の基準電圧発生回路は、本発明の第１の基準電圧発生回路において、異種導電型のゲートを持つ複数の電界効果トランジスタにより構成され、環境温度の変化に対して負の温度係数を有する電圧を出力する第１電源回路と、上記第１電源回路にゲートの接続された第１電界効果トランジスタと、第１電界効果トランジスタのドレインとグランドとの間、及び、ソースと電源電圧Ｖｃｃとの間に直列に接続された上記複数の抵抗で構成される抵抗分割回路を含み、上記第１電源回路の出力する電圧の負の温度特性の傾きを調整するソースフォロア回路と、上記ソースフォロア回路に接続されると共に、同一の導電型で不純物濃度の異なるゲートを持つ複数の電界効果トランジスタで構成され、環境温度の変化に対して正の温度係数を有する電圧を発生する電源回路であって、上記ソースフォロア回路の出力を加算し、温度係数の傾きを補償した電圧を出力する第２電源回路と、
を有する。
【００３４】
本発明の第３の基準電圧発生回路は、本発明の第１又は第２の基準電圧発生回路において、上記金属薄膜は、ＣｒＳｉで形成されていることを特徴とする。
【００３５】
本発明の第４の基準電圧発生回路は、本発明の第３の基準電圧発生回路において、上記金属薄膜で構成されている抵抗は、配線パターンと、上記配線パターン上に設けられており、配線パターンの接続部分に接続孔を備える絶縁膜を有し、上記金属薄膜は、上記配線パターンの接続部分に接続孔を介してオーミック接続されていることを特徴とする。
【００３６】
本発明の第５の基準電圧発生回路は、本発明の第４の基準電圧発生回路において、上記金属薄膜が接する接続孔の内面の自然酸化膜、及び、接続孔の底部で上記金属薄膜が接する配線パターン表面の自然酸化膜が除去されていることを特徴とする。
【００３７】
本発明の第６の基準電圧発生回路は、本発明の第４又は第５の基準電圧発生回路において、上記金属薄膜と上記配線パターンの接続部分との間に高融点金属膜が介在していることを特徴とする。
【００３８】
本発明の第７の基準電圧発生回路は、本発明の第４又は第５の基準電圧発生回路において、上記配線パターンは、金属材料パターンと、上記金属材料パターンの上に形成された高融点金属膜とで構成されていることを特徴とする。
【００３９】
本発明の第８の基準電圧発生回路は、本発明の第４又は第５の基準電圧発生回路において、上記配線パターンは、ポリシリコンパターンと、上記ポリシリコンパターンの上に形成された高融点金属膜とで構成されていることを特徴とする。
【００４０】
本発明の第９の基準電圧発生回路は、本発明の第１乃至第８の何れかに記載の基準電圧発生回路において、上記第１電源回路は、高濃度ｎ型ゲートの電界効果トランジスタと、高濃度ｐ型ゲートの電界効果トランジスタとを直列に接続して成ることを特徴とする。
【００４１】
本発明の第１０の基準電圧発生回路は、本発明の第１乃至第８の何れかに記載の基準電圧発生回路において、上記第２電源回路は、高濃度ｐ型ゲートの電界効果トランジスタと、低濃度ｐ型ゲートの電界効果トランジスタとを直列に接続して成ることを特徴とする。
【００４２】
本発明の第１１の基準電圧発生回路は、本発明の第１乃至第８の何れかに記載の基準電圧発生回路において、上記第２電源回路は、高濃度ｎ型ゲートの電界効果トランジスタと、低濃度ｎ型ゲートの電界効果トランジスタとを直列に接続して成ることを特徴とする。
【発明の効果】
【００４３】
本発明の第１の基準電圧発生回路は、抵抗に金属薄膜を用いるため、多結晶シリコンを用いる抵抗の場合に比べて、空乏層や蓄電層が生じにくく、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を改善することができる。
【００４４】
本発明の第２の基準電圧発生回路は、環境温度の変化に対して正及び負の温度係数を持つ回路を組み合わせて互いの正及び負の温度係数の傾きを相殺、即ち、温度特性を補償する型の基準電圧発生回路であって、特に、上記第１の電源回路にゲートの接続された電界効果トランジスタと、上記電界効果トランジスタのドレインとグランドとの間、及び、ソースと電源電圧Ｖｃｃとの間に直列に接続された２つの抵抗で構成される抵抗分割回路を含み、上記第１電源回路の出力する電圧の負の温度係数の傾きを調整するソースフォロア回路を用いるものであるが、当該構成の基準電圧発生回路の金属薄膜により形成される抵抗を用いることにより、多結晶シリコンを用いる抵抗に比べて、空乏層や蓄電層が生じにくいため、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を大幅に改善することができる。
【００４５】
本発明の第３の基準電圧発生回路は、本発明の第１又は第２の基準電圧発生回路において、抵抗として、金属薄膜であるＣｒＳｉを用いた抵抗を採用することにより、多結晶シリコンを用いる抵抗に比べて、空乏層や蓄電層が生じにくく、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を大幅に向上することができる。
【００４６】
本発明の第４の基準電圧発生回路は、本発明の第３基準電圧発生回路において、抵抗は、配線パターンと、当該配線パターン上に設けられており、配線パターンの接続部分に接続孔を備える絶縁膜と、配線パターンの接続部分に接続孔を介してオーミック接続されるＣｒＳｉとで構成されることにより、多結晶シリコンを用いる抵抗に比べて、空乏層や蓄電層が生じにくく、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を高めることができる。
【００４７】
本発明の第５の基準電圧発生回路は、本発明の第４の基準電圧発生回路において、更に、抵抗は、ＣｒＳｉが接する接続孔の内面、及び、ＣｒＳｉが接続孔を介して接する配線パターン表面の自然酸化膜が除去されているため、時間の経過に伴う酸化膜の成長による抵抗値の変動を抑えることができる。これにより、多結晶シリコンを用いる抵抗に比べて、時間が経過しても、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を高めることができる。
【００４８】
本発明の第６の基準電圧発生回路は、本発明の第４及び第５の基準電圧発生回路において、金属薄膜と配線パターンの接続部分との間に高融点金属膜を介在させたことにより、製造工程時に施した加熱処理、及び、実際の使用に際して発生する熱により抵抗値が変動しない、予定通りの抵抗値の抵抗を用いることができる。これにより、多結晶シリコンを使用する抵抗に比べて、時間が経過しても、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を高めることができる。
【００４９】
本発明の第７の基準電圧発生回路は、本発明の第４乃至第６の何れかの基準電圧発生回路において、配線パターンは、金属材料パターンと、金属材料パターンの上面に形成した高融点金属膜とで構成されているため、製造工程時に施した加熱処理、及び、実際の使用に際して発生する熱により抵抗値が変動しない、予定通りの抵抗値の抵抗を用いることができる。多結晶シリコンを用いる抵抗に比べてると、時間が経過しても、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して出力する基準電圧の安定度を、高めることができる。
【００５０】
本発明の第８の基準電圧発生回路は、本発明の第４乃至第７の何れかの基準電圧発生回路において、配線パターンは、ポリシリコンパターンと、ポリシリコンパターンの上面に形成された高融点金属膜とで構成されているため、製造工程時に施した加熱処理、及び、実際の使用に際して発生する熱により抵抗値が変動しない、予定通りの抵抗値の抵抗を用いることができる。これにより、多結晶シリコンを用いる抵抗に比べて、時間が経過しても、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を高めることができる。
【００５１】
本発明の第９の基準電圧発生回路は、本発明の第１乃至第８の何れかの基準電圧発生回路において、第２電源回路は、高濃度ｐ型ゲートの電界効果トランジスタと、低濃度ｐ型ゲートの電界効果トランジスタとを直列に接続して成り、抵抗に金属薄膜を用いるものであり、多結晶シリコンを用いる抵抗に比べて、空乏層や蓄電層が生じにくく、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を大幅に向上することができる。
【００５２】
本発明の第１０の基準電圧発生回路は、本発明の第１乃至第８の何れかの基準電圧発生回路において、第２電源回路は、高濃度ｐ型ゲートの電界効果トランジスタと、低濃度ｐ型ゲートの電界効果トランジスタとを直列に接続して成り、抵抗に金属薄膜を用いるため、多結晶シリコンを用いる抵抗に比べて、空乏層や蓄電層が生じにくく、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を大幅に向上することができる。
【００５３】
本発明の第１１の基準電圧発生回路は、本発明の第１乃至第８の何れかの基準電圧発生回路において、第２電源回路は、高濃度ｎ型ゲートの電界効果トランジスタと、低濃度ｎ型ゲートの電界効果トランジスタとを直列に接続して成り、抵抗に金属薄膜を用いるため、多結晶シリコンを用いる抵抗に比べて、空乏層や蓄電層が生じにくく、環境温度の変化に対する基準電圧の安定度や、回路駆動電圧の電位変化に対して、出力する基準電圧の安定度を大幅に向上することができる。
【発明を実施するための最良の形態】
【００５４】
（１）実施の形態１
図１は、実施の形態１に係る基準電圧発生回路１００の構成を示す図である。当該基準電圧発生回路１００は、図１５（ａ）を用いて説明した従来の基準電圧発生回路１１０で使用していた、多結晶シリコンを用いる抵抗１０６，１０７の代わりに、新たな抵抗として、環境温度の変化に対して安定した抵抗値を示す抵抗１０８，１０９を用いることを特徴とする。抵抗１０８，１０９以外の構成物は、従来の基準電圧発生回路１１０の構成と同じであり、同じ参照番号を付して表す。
【００５５】
基準電圧発生回路１００は、ｐチャンネル型の電界効果トランジスタ（以下単にＦＥＴと記す）１０１〜１０５と、抵抗１０８，１０９とで構成されている。ＦＥＴ１０１，１０２，１０４，１０５は、基板やチャンネルドープの不純物濃度が等しく、ｐ型基板のｎウェル内に形成され、各トランジスタの基板電位は、ソース電位と同じ値に設定されている。
【００５６】
また、ＦＥＴ１０１は、高濃度の不純物のドープされたｎ型ゲート（以下、単に高濃度ｎ型ゲートという）を持ち、ＦＥＴ１０２は、高濃度の不純物のドープされたｐ型ゲート（以下、単に高濃度ｐ型ゲートという）を持つ。ＦＥＴ１０１とＦＥＴ１０２のチャンネル幅Ｗとチャンネル長さＬの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【００５７】
また、ＦＥＴ１０４は、高濃度ｐ型ゲートを持ち、ＦＥＴ１０５は、低濃度の不純物のドープされたｐ型ゲート（以下、単に低濃度ｐ型ゲートという）を持つ。ＦＥＴ１０４とＦＥＴ１０５のチャンネル幅Ｗとチャンネル長さＬの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【００５８】
ＦＥＴ１０１のゲートには、高濃度ｐ型ゲートを持つＦＥＴ１０３と、直列に接続されている２個の抵抗１０８及び抵抗１０９により構成される抵抗分割回路を含むソースフォロア回路から電位が与えられる。ＦＥＴ１０２のゲートとＦＥＴ１０３のゲートは、互いに接続されている。ＦＥＴ１０３は、ソース・ゲート間が接続されている。ＦＥＴ１０１のゲートは、ＦＥＴ１０３のソースと抵抗１０８の接続点（図中、電位Ｖ１を表す点Ｐ１）に接続されている。ＦＥＴ１０３のドレインは、ＦＥＴ１０５のゲートに接続されている。
【００５９】
ＦＥＴ１０２は、ソース・ゲート間が接続されており、定電流源として機能し、直列接続されているＦＥＴ１０１に、同一の電流を流す。これにより、電源電圧Ｖｃｃから電位Ｖ１を差し引いて求められるＦＥＴ１０１のソース・ゲート間電位が、Ｖｐｎ（＝Ｖｃｃ−Ｖ１）と成る。また、Ｖ２は、｛（抵抗１０９の抵抗値）／（抵抗１０８の抵抗値）｝×Ｖｐｎで表される。
【００６０】
ＦＥＴ１０４は、ソース・ゲート間が接続されており、定電流源として機能し、直列に接続されているＦＥＴ１０５に、同一の電流を流す。これにより、ＦＥＴ１０５のソース・ゲート間の電位をＶｎｎと表すと、当該ＦＥＴ１０５のソース電位Ｖ３は、Ｖ２＋Ｖｎｎ＝｛（抵抗１０９の抵抗値）／（抵抗１０８の抵抗値）｝×Ｖｐｎ＋Ｖｎｎ（＝Ｖｒｅｆ）で表される。
【００６１】
直列に接続されているＦＥＴ１０１及びＦＥＴ１０２により、環境温度の変化に対して負の温度係数を持つ第１電源回路が構成される。一方、直列に接続されているＦＥＴ１０４及びＦＥＴ１０５により、環境温度の変化に対して正の温度係数を持つ第２電源回路が構成される。ソースフォロア回路内で抵抗分割回路を構成する抵抗１０８及び抵抗１０９の抵抗値を、例えば、トリミング技術により調節することで、上記負の温度係数の傾きを調節し、正及び負の温度係数を相殺し、即ち、温度特性を補償し、環境温度の変化に対して安定した基準電圧Ｖｒｅｆを出力する回路を構成する。
【００６２】
なお、各回路の温度係数の傾きは、抵抗１０８及び抵抗１０９の値の他、ＦＥＴ１０１が備える高濃度ｎ型のゲート、ＦＥＴ１０２，１０３，１０４が備える高濃度のｐ型のゲート、及び、ＦＥＴ１０５が備える低濃度ｐ型ゲートの不純物濃度を変えることにより調節することができる。
【００６３】
（２）抵抗１０８，１０９の説明
基準電圧発生回路１００で用いる抵抗１０８及び抵抗１０９は、抵抗分割回路を構成する抵抗の各々が、配線パターンと、当該配線パターン上に設けられており，配線パターンの接続部分に接続孔を備える絶縁膜と、配線パターンの接続部分に接続孔を介してオーミック接続される金属薄膜とで構成される半導体構造を有していることを特徴とする。上記構成の抵抗１０８及び抵抗１０９は、抵抗として金属薄膜を使用したことにより、多結晶シリコンで成る抵抗に比べて、環境温度の変化に対して安定した抵抗値を示すだけでなく、同一の環境温度の条件下においてその値が安定する。これは、抵抗に隣接する導電体に印加されるバイアス電圧と、抵抗自体に印加されるバイアス電圧の差が大きくなっても、多結晶シリコンで成る抵抗に比べて、空乏層や蓄積層が生じにくく、抵抗値の変動が少ないことが原因の１つであると考えられる。
【００６４】
抵抗１０８及び抵抗１０９の構成、製造方法、及び、抵抗としての特性は、全て同じである。以下、抵抗１０８について説明する。図２（ａ）〜（ｆ）及び図３（ａ）〜（ｅ）は、抵抗１０８の製造手順を説明するための図である。図３（ｅ）は、最終的に製造される抵抗１０８の構成を示す。なお、図３（ｅ）では、説明に関係する部分以外の回路素子（トランジスタや容量）の表示を省略している。
【００６５】
まず、図３（ｅ）を参照して、最終生成物である抵抗１０８の構成を簡単に説明した後に、図２（ａ）〜（ｆ）、図３（ａ）〜（ｅ）を順に参照しながら抵抗１０８の具体的な製造方法について説明する。更に、製造方法の説明終了後、抵抗１０８の特性、別の製造方法とその製造方法を用いた場合の利点等について説明する。
【００６６】
シリコン基板１上の一部には、素子分離酸化膜２が形成されている。素子分離酸化膜２の形成領域を含むシリコン基板１上には、ＢＰＳＧ膜又はＰＳＧ（phospho-silicate glass）膜で成る第１層間絶縁膜（下地絶縁膜）３が形成されている。第１層間絶縁膜３上には、金属材料パターン４と金属材料パターン４の表面に形成された高融点金属膜５とで成る配線パターン６が形成されている。金属材料パターン４は、例えば、ＡｌＳｉＣｕ膜により形成されている。高融点金属膜５は、例えば、ＴｉＮ膜により形成されており、反射防止膜を兼用するバリヤ膜として機能する。
【００６７】
素子分離酸化膜２の上の配線パターン６には、開口部７が設けてある。当該開口部７を含み、配線パターン６の上には、順に、プラズマＣＶＤ酸化膜８、ＳＯＧ（spin on glass）膜９、及び、プラズマＣＶＤ酸化膜１０が形成されている。以下、これら３枚の膜を第２層間絶縁膜１１という。第２層間絶縁膜１１には、金属薄膜抵抗の両端部と成る箇所、即ち、開口部７の直上の外周部分に接続孔１２，１３が設けてある。
【００６８】
第２層間絶縁膜（絶縁膜）１１上には、接続孔１２，１３の間の領域から、当該接続孔１２，１３の内壁、及び、配線パターン６上に渡り、ＣｒＳｉ薄膜抵抗（金属薄膜抵抗）１５が形成されている。ＣｒＳｉ薄膜抵抗１５の両端部は、接続孔１２，１３内で配線パターン６にオーミック接続されている。
【００６９】
ＣｒＳｉ薄膜抵抗１５の形成領域を含む第２層間絶縁膜１１上には、パッシベーション膜１８として、順に、シリコン酸化膜１６、シリコン窒化膜１７が形成されている。
【００７０】
以下、図２（ａ）〜（ｆ），図３（ａ）〜（ｅ）を参照しつつ、抵抗１０８の製造方法（ステップＳ１〜Ｓ１１）について、順に説明する。
【００７１】
（ステップＳ１）
まず、図２（ａ）を参照する。例えば、常圧ＣＶＤ装置を用いて、素子分離酸化膜２及びトランジスタ素子等（図示せず）の形成が完了したウェハ状のシリコン基板１上に、ＢＰＳＧ膜又はＰＳＧ膜から成る８０００Åの膜厚の第１層間絶縁膜３を形成する。この後、リフロー等の熱処理を行い、第１層間絶縁膜３の表面を平滑化を行う。
【００７２】
（ステップＳ２）
次に、図２（ｂ）を参照する。例えば、ＤＣマグネトロンスパッタリング装置を用いて、第１層間絶縁膜３上に、ＡｌＳｉＣｕ膜からなる約５０００Åの膜厚の配線用金属膜２０を形成し、引き続き、反射防止膜として約８００Åの膜厚の高融点金属（ＴｉＮ）膜２１を形成する。
【００７３】
図２（ｃ）に示すように、後の処理によって配線用金属膜２０及び高融点金属膜２１は、配線パターン６を構成する金属材料パターン４及び高融点金属膜５に加工される。また、高融点金属膜２１は、金属薄膜抵抗との接触抵抗の値を安定させるためのバリヤ膜としても機能する。このため、高融点金属膜２１は、配線用金属膜２０の形成後に、同じ真空中で続けて形成するのが好ましい。
【００７４】
（ステップＳ３）
図２（ｃ）を参照する。周知のフォトリトグラフ処理及びエッチング処理を実行して、高融点金属膜２１及び配線用金属膜２０のパターンニング（部分除去）を行い、開口部７を形成し、金属配線パターン４及び高融点金属膜５から成る配線パターン６を形成する。上記パターンニング実行時、高融点金属膜２１が反射防止膜として機能するため、配線パターン６の形成領域を画定するのに用いるレジストパターンの太りや細りなどを最小限に抑えることができる。
【００７５】
この段階では、未だ金属薄膜抵抗（後に説明するＣｒＳｉ薄膜１４）は形成されておらず、配線パターン６の下地膜は、第１層間絶縁膜３により形成されている。このため、高融点金属膜２１及び配線用金属膜２０のパターンニングを、ドライエッチング技術により十分にオーバーエッチすることができ、ウェットエッチング技術を用いる場合に比べて回路の微細化を図ることができる。
【００７６】
（ステップＳ４）
図２（ｄ）を参照する。例えば、周知のプラズマＣＶＤ法により、配線パターン６の形成領域を含む第１層間絶縁膜３の上に６０００Åの膜厚のプラズマＣＶＤ酸化膜８を形成する。
【００７７】
（ステップＳ５）
図２（ｅ）を参照する。周知技術であるＳＯＧに対するコーティング処理及びエッチバック処理を実行して、プラズマＣＶＤ酸化膜８の上にＳＯＧ膜９を形成して平坦化を行った後、ＳＯＧ膜９からの成分の拡散を防止する２０００Å程度の膜厚のプラズマＣＶＤ酸化膜１０を形成する。以下、プラズマＣＶＤ酸化膜８、ＳＯＧ膜９、及び、プラズマＣＶＤ酸化膜１０を、第２層間絶縁膜１１という。
【００７８】
（ステップＳ６）
図２（ｆ）を参照する。周知のフォトリトグラフ技術により、第２層間絶縁膜１１の上に、金属薄膜抵抗の両端部に該当する箇所、即ち、配線パターン６に設けた開口部７の直上の外周部分に、レジストパターン２２を形成する。この後、レジストパターン２２に、２個の接続孔（１２，１３）を設けるのに使用する２個の孔２３，２４を開口する。
【００７９】
（ステップＳ７）
次に、図３（ａ）を参照する。例えば、周知の並行平板型プラズマエッチング装置を使用して、ＲＦパワー：７００Ｗ（ワット）、Ａｒ：５００ｓｃｃｍ（standard cc/分）、ＣＨＦ３：５００ｓｃｃｍ、ＣＦ４：５００ｓｃｃｍ、圧力：３．５Ｔｏｒｒ（トル）の条件で、接続孔２３，２４を設けたレジストパターン２２をマスクとして使用して、接続孔１２，１３を形成する。接続孔１２，１３の底部には、反射防止膜兼バリヤ層として機能する約６００Åの膜厚の高融点金属膜５を残存させる。接続孔１２，１３の形成後、レジストパターン２２を除去する。
【００８０】
接続孔１２，１３の形成後、エッチング処理により生じ、接続孔２１の側壁等に付着している副生成物の除去処理を行っても良い。更には、接続孔１２，１３内部での金属薄膜抵抗のステップカバレージを改善することを目的として、テーパエッチング処理や、ウェットエッチング技術とドライエッチング技術を組み合わせたエッチング処理等を採用して、接続孔１２，１３の形状の改善を行うこともできる。
【００８１】
上述した（ステップＳ７）において、プラズマエッチング処理の実行条件を最適化することにより、第２層間絶縁膜１１のエッチングレートよりも高融点金属膜５のエッチングレートを低減することができる。これにより、高融点金属膜５の形成時の膜厚の増加を抑えつつも、接続孔１２，１３の形成後であっても底部に十分な膜厚の高融点金属膜５を残すことができる。
【００８２】
また、上述した（ステップＳ７）では、金属薄膜抵抗の形成前の段階で、接続孔１２，１３を形成する際に、金属薄膜抵抗の薄さに起因する制約を一切受けないという利点を持つ。これにより、接続孔１２，１３の作成に、ウェットエッチングよりも、回路の微細化に適したドライエッチング技術を適用することができる。
【００８３】
（ステップＳ８）
図３（ｂ）を参照する。例えば、マルチチャンバースパッタリング装置のＡｒスパッタリングチャンバーを用いて、真空中で、ＤＣバイアス：１２５０Ｖ、Ａｒ：２０ｓｃｃｍ、圧力：８．５ｍＴｏｒｒ（ミリトル）、及び、処理時間：２０秒、の条件で、接続孔１２，１３の内部を含む第２層間絶縁膜１１の表面に対して、Ａｒスパッタエッチング処理を行う。このＡｒスパッタエッチング処理の実行条件は、１０００℃のウェット雰囲気の中で、約５０Åの膜厚の熱酸化膜を除去するのと同じ条件である。上記処理後に、接続孔１２，１３の底部に残存する高融点金属膜５の膜厚は、約５００Åである。
【００８４】
Ａｒスパッタエッチング処理の完了後、引き続き、真空を維持した状態で、抵抗体として用いるＣｒＳｉ薄膜（金属薄膜）１４を形成する。より詳しくは、シリコンウェハを、Ａｒスパッタエッチングチャンバーから、ＣｒＳｉターゲットが装着されたスパッタチャンバーに移送した後、Ｓｉ／Ｃｒ＝８０／２０ｗｔ％（重量パーセント）のＣｒＳｉターゲットを使用し、ＤＣパワー：０．７ｋｗ（キロワット）、Ａｒ：８５ｓｃｃｍ、及び、処理時間：９秒、の条件で処理を行う。当該処理により、接続孔１２，１３の内部を含む第２層間絶縁膜１１の表面に対して、約５０Åの膜厚のＣｒＳｉ薄膜１４が形成される。
【００８５】
ＣｒＳｉ薄膜１４を形成する前に、接続孔１２，１３の内部を含む第２層間絶縁膜１１に対してＡｒスパッタエッチング処理を実行することにより、接続孔１２，１３の内部の浄化が行えるだけでなく、接続孔１２，１３の底部の高融点金属膜９表面に形成されている極少量の自然酸化膜を除去することができる。これにより、配線パターン６とＣｒＳｉ薄膜１４との良好なオーミック接続を行うことができる。
【００８６】
更に、Ａｒスパッタエッチング処理を行うことにより、後の工程でＣｒＳｉ薄膜１４を加工して形成されるＣｒＳｉ薄膜抵抗（１５）の下地膜に対する依存性を改善することができる。
【００８７】
（ステップＳ９）
図３（ｃ）を参照する。周知のフォトリトグラフ技術により、ＣｒＳｉ薄膜１４の上に金属薄膜抵抗（１５）の形成領域を画定するためのレジストパターン１６を形成する。例えば、ＲＩＥ（反応性イオンエッチング）装置により、レジストパターン１６をマスクとして使用してＣｒＳｉ薄膜１４のパターンニングを行い、ＣｒＳｉ薄膜抵抗１５を形成する。
【００８８】
（ステップＳ１０）
図３（ｄ）を参照する。ＣｒＳｉ薄膜抵抗１５の形成後、レジストパターン１６を除去する。ＣｒＳｉ薄膜抵抗１５は、接続孔１２，１３の内部で配線パターン６と電気的に接続されている。このため、最終的に製造される抵抗１０８の上面でオーミック接続を形成する場合、ＣｒＳｉ薄膜抵抗１５の表面の金属酸化膜の除去処理を行う必要がないという利点を有する。
【００８９】
（ステップＳ１１）
図３（ｅ）を参照する。例えば、プラズマＣＶＤ法により、ＣｒＳｉ薄膜抵抗１５の形成領域を含む第２層間絶縁膜１１の上に、パッシベーション膜１８として、シリコン酸化膜１６及びシリコン窒化膜１７を順に形成する。
【００９０】
以上の（ステップＳ１）〜（ステップＳ１１）の各処理を実行することにより抵抗１０８が製造される。
【００９１】
上述した抵抗１０８の製造方法では、配線パターン６及び接続孔１２，１３を形成した後に、ＣｒＳｉ薄膜抵抗１５を形成し、接続孔１２，１３の内部でＣｒＳｉ薄膜抵抗１５と配線パターン６のオーミック接続を行う。当該製造方法を採用することにより、ＣｒＳｉ薄膜抵抗１５のパターンニングを行った後に、ウェットエッチング技術を用いたパターンニングを行う必要が無くなるという利点を持つ。
【００９２】
更に、ＣｒＳｉ薄膜抵抗１５の配線パターン６との接触面が大気に曝されることが無いため、ＣｒＳｉ薄膜抵抗１５に対する表面酸化膜除去処理及びエッチングによる誤除去防止用のバリヤ膜の形成を行わずともＣｒＳｉ薄膜抵抗１５と配線パターン６の安定したオーミック接続を得ることができる。これにより、ＣｒＳｉ薄膜抵抗１５の膜厚に依らず、特に工程数を増加させることなく、ＣｒＳｉ薄膜抵抗１５の微細化及び抵抗値の安定化を実現することができる。
【００９３】
更に、ＣｒＳｉ薄膜抵抗１５と金属材料パターン４の間にバリヤ膜として機能する高融点金属膜５を介在させているので、ＣｒＳｉ薄膜抵抗１５と配線パターン６の接触抵抗の値のばらつきを低減することができ、抵抗値を安定させて、抵抗１０８の製品としての歩留まりを向上することができる。
【００９４】
更に、高融点金属膜５は、バリヤ膜兼反射防止膜としても機能するため、別にバリヤ膜を形成する従来の製造方法に比べて、製造工程数及び製造コストを低減し、金属薄膜抵抗であるＣｒＳｉ薄膜抵抗１５と配線パターン６との接触抵抗を安定させることができる。
【００９５】
（３）抵抗１０８の特性
多結晶シリコンを用いて成る抵抗は、隣接する導電体に印加されるバイアス電圧と、抵抗自体に印加されるバイアス電圧の差により、抵抗に空乏層や蓄積層が生じ、抵抗値が変動することが知られている。これに対して、上記（ステップＳ１）〜（ステップＳ１１）の方法により製造される抵抗１０８は、同等の条件下において、空乏層や蓄積層が生じにくく、抵抗値の変動量が少ないことが解った。
【００９６】
以下、図４及び図５を参照しつつ、上記（ステップＳ１）〜（ステップＳ１１）の方法により製造される抵抗１０８の特性について説明する。図４は、抵抗１０８が備える金属薄膜抵抗（ＣｒＳｉ薄膜抵抗１５）のシート抵抗（Ω／μｍ２）と、膜厚（Å）との関係を示すグラフである。図５は、金属薄膜抵抗（ＣｒＳｉ薄膜抵抗１５）のシート抵抗のウェハ面内の６３箇所での測定結果の標準偏差（σ）を平均値（ＡＶＥ）で割った値（σ／ＡＶＥ）と、ＣｒＳｉ膜厚との関係を示すグラフである。
【００９７】
図４及び図５に示すグラフを作成するため、マルチチャンバースパッタリング装置を使用し、ＤＣパワー：０.７ＫＷ、Ａｒ：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒの条件下において、Ｓｉ／Ｃｒ＝５０／５０ｗｔ％（以下、第１ターゲットという）、及び、８０／２０％（以下、第２ターゲットという）の２種類のターゲットに対して、それぞれ堆積時間を調整することにより、２５〜５００Åの膜厚のＣｒＳｉ薄膜抵抗１５を持つ抵抗１０８のサンプルを複数個（第１ターゲットについて４個、第２ターゲットについて５個）製造した。第１ターゲットについては、膜厚が５００Åのサンプルは、作成していない。図４及び図５では、第１ターゲットのグラフを点線で示し、第２ターゲットのグラフを実線で示す。
【００９８】
また、各サンプルに対して、（ステップＳ８で説明した）ＣｒＳｉ薄膜形成前に実行するＡｒスパッタエッチング処理を、各サンプルに対して、マルチチャンバースパッタリング装置を使用し、ＤＣバイアス：１２５０Ｖ、Ａｒ：２０ｓｃｃｍ、圧力：８.５ｍＴｏｒｒの条件下において、１６０秒間だけ実行した。当該Ａｒスパッタエッチング処理は、１０００℃、ウェット雰囲気で形成した熱酸化膜を、約４００Åの厚さだけエッチング除去するのに相当する処理である。
【００９９】
また、各サンプルには、金属薄膜抵抗であるＣｒＳｉ薄膜抵抗１５に接続する下層の配線パターン６として、５０００Åの膜厚のＡｌＳｉＣｕ膜（金属材料パターン４）だけを使用し、接続孔１２，１３の底部には、高融点金属膜５のＴｉＮ膜が形成されていない構造を採用した。
【０１００】
シート抵抗（Ω／μｍ２）の測定は、幅が０.５μｍ（マイクロメートル）、長さが５０μｍの帯状パターンを０.５μｍ間隔で２０本配置した内の１本の抵抗１０８の両端に１Ｖの電圧を印加して電流値を測定する２端子法にて行なった。金属配線である配線パターン６とＣｒＳｉ薄膜抵抗１５とをつなぐ接続孔１２，１３の平面寸法は０.６μｍ×０.６μｍであった。
【０１０１】
図４に示すように、第１ターゲット（Ｓｉ／Ｃｒ＝５０／５０ｗｔ％（点線で示すグラフ））と、第２ターゲット（Ｓｉ／Ｃｒ＝８０／２０％（実線で示すグラフ））との組成に関わらず、２００Å以上の膜厚から２５Åという極めて薄い膜厚まで、膜厚とシート抵抗の線形性が維持されていることがわかる。このように、上述した製造方法によれば、ウェットエッチング技術を利用する従来技術では形成できないような微細な寸法で薄い金属薄膜抵抗を製造することができる。
【０１０２】
また、図５に示すように、ウェハ面内の６３箇所におけるシート抵抗のバラツキを見ると、第１ターゲット（Ｓｉ／Ｃｒ＝５０／５０ｗｔ％（実線で示す））、及び、第２ターゲット（Ｓｉ／Ｃｒ＝８０／２０％（点線で示す））の双方が、膜厚の影響をほとんど受けておらず、安定した抵抗値を示していることが分かる。これより、上述した製造方法によれば、極めて微細で薄い金属薄膜抵抗（ＣｒＳｉ薄膜抵抗１５）のパターンを、安定して形成できるものと理解できる。
【０１０３】
図６（ａ）は、金属薄膜抵抗としてＣｒＳｉ薄膜抵抗１５を形成する前にＡｒスパッタエッチング処理を行なった場合のＣｒＳｉ薄膜抵抗１５のシート抵抗（Ω／μｍ２）とＣｒＳｉ薄膜抵抗１５の下地膜を形成してから経過した時間（ｈｒ）との関係を示すグラフであり、図６（ｂ）は、金属薄膜抵抗としてＣｒＳｉ薄膜抵抗１５を形成した後にＡｒスパッタエッチング処理を行なった場合の上記関係を示すグラフである。各グラフにおいて、縦軸は、ＣｒＳｉ薄膜抵抗１５のシート抵抗（Ω／μｍ２）を表し、横軸は、下地膜を形成してから経過した時間（ｈｒ）を表す。
【０１０４】
図６（ａ）及び図６（ｂ）に示すグラフの作成時には、プラズマＣＶＤ法によって２０００Åの膜厚に形成したプラズマＳｉＮ膜と、プラズマＮＳＧ（non-doped silicate glass）膜との２つのシリコンウェハのそれぞれに、ＣｒＳｉ薄膜抵抗１５を形成した抵抗１０８のサンプルを用意し、これら２つのサンプルの抵抗１４０が備えるＣｒＳｉ薄膜抵抗１５のシート抵抗（Ω／μｍ２）を４端子法によって測定した。
【０１０５】
下地膜のプラズマＳｉＮ膜は、並行平板型プラズマＣＶＤ装置を使用し、温度：３６０℃、圧力：５.５Ｔｏｒｒ、ＲＦパワー：２００Ｗ、ＳｉＨ4：７０ｓｃｃｍ、Ｎ2：３５００ｓｃｃｍ、ＮＨ3：４０ｓｃｃｍの条件で形成した。プラズマＮＳＧ膜は、並行平板型プラズマＣＶＤ装置を用いて、温度：４００℃、圧力：３.０Ｔｏｒｒ、ＲＦパワー：２５０Ｗ、ＳｉＨ4：１６ｓｃｃｍ、Ｎ2Ｏ：１０００ｓｃｃｍの条件で形成した。
【０１０６】
ＣｒＳｉ薄膜抵抗１５は、マルチチャンバースパッタリング装置を使用し、Ｓｉ／Ｃｒ＝８０／２０ｗｔ％のターゲットに対して、ＤＣパワー：０.７ＫＷ、Ａｒ：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、及び、堆積時間：１３秒の条件で、１００Åの膜厚のものを形成した。
【０１０７】
Ａｒスパッタエッチング処理を行なうサンプルには、マルチチャンバースパッタリング装置を用いて、ＤＣバイアス：１２５０Ｖ、Ａｒ：２０ｓｃｃｍ、及び、圧力：８.５ｍＴｏｒｒの条件で、８０秒間だけＡｒスパッタエッチング処理を施した。これは、１０００℃、ウェット雰囲気で形成した熱酸化膜を２００Åだけエッチング除去するのに相当する処理である。
【０１０８】
図６（ｂ）に示すように、ＣｒＳｉ薄膜抵抗１５の形成前にＡｒスパッタエッチング処理を行なっていない場合、下地膜の違い（ＳｉＮ膜上とＮＳＧ膜上）によりシート抵抗が大きく異なっているのが分かる。さらに、下地膜を形成してからＣｒＳｉ薄膜抵抗１５を形成するまでに経過した時間の影響を大きく受けているのが分かる。これに対し、図６（ａ）に示すように、Ａｒスパッタエッチング処理を行なった場合、下地膜の種類及び経過時間ともに、ＣｒＳｉ薄膜抵抗１５のシート抵抗の特性にほとんど影響を与えていないのが分かる。
【０１０９】
（ステップＳ２）の後段で説明したように、Ａｒスパッタエッチング処理を行なった後、真空中で連続して配線用金属膜２０及び高融点金属膜２１を形成することにより、前のＡｒスパッタエッチング処理からの経過時間や製品毎に異なる下地膜の違い等によって発生する抵抗値のバラツキを大幅に改善できることが分かる。
【０１１０】
さらに、Ａｒスパッタエッチング処理の効果は下地の影響のみならず、ＣｒＳｉ薄膜抵抗１５の抵抗値そのものの安定性にも影響を与えることが分かった。
【０１１１】
図７は、抵抗１０８のＣｒＳｉ薄膜抵抗１５を形成した後に、温度２５℃、湿度４５％の大気中に放置した時間と、形成直後のシート抵抗（Ｒ０）からのシート抵抗の変化率（ΔＲ／Ｒ０）の関係を示す図であり、縦軸はΔＲ／Ｒ０（％）、横軸は放置時間（時間）を示す。
【０１１２】
図７のグラフで使用する抵抗１０８のサンプルの下地膜及びＣｒＳｉ薄膜抵抗は、図６のグラフで用いた抵抗１０８のサンプルと同じ条件で形成した。抵抗１０８のサンプルとしては、Ａｒスパッタエッチング処理を全く行わないもの（点線で示すグラフ７１が当該サンプルの特性を示す）、Ａｒスパッタエッチング処理を４０秒間、実行してできる膜厚１００Åの熱酸化膜を持つもの（実線で示すグラフ７２が当該サンプルの特性を示す）、及び、Ａｒスパッタエッチング処理を８０秒間、実行してできる膜厚２００Åの熱酸化膜を持つもの（一点鎖線で示すグラフ７３が当該サンプルの特性を示す）の３種を準備した。以下、Ａｒスパッタエッチング処理を行わなかったサンプルを「Ａｒエッチ無」のサンプルといい、Ａｒスパッタエッチング処理を４０秒間実行した膜厚１００Åのサンプルを「Ａｒエッチ：１００Å」のサンプルといい、Ａｒスパッタエッチング処理を８０秒間実行した膜厚２００Åのサンプルを「Ａｒエッチ：２００Å」のサンプルという。
【０１１３】
「Ａｒエッチ無」のサンプルでは、形成後から時間が経過すると共に抵抗値が上昇し、３００時間以上放置した場合、３％以上も抵抗値が変動しているのが分かる。
【０１１４】
これに対し、「Ａｒエッチ：１００Å」及び「Ａｒエッチ：２００Å」のサンプルでは、抵抗値の変化率は大幅に減少し、３００時間以上放置しても、形成直後のシート抵抗は±１％の誤差範囲内から外れることはなかった。
【０１１５】
さらに、「Ａｒエッチ：１００Å」のサンプルと、「Ａｒエッチ：２００Å」のサンプルとを比較すると、Ａｒスパッタエッチング量の大小の影響は小さく、わずかなエッチング量で効果があることが判明した。
【０１１６】
以上、図４〜図７を参照して、下地膜のシート抵抗への影響や大気放置時間の影響に対する抵抗１０８の特性を説明したが、これらの効果は、サンプルとして使用した、第１ターゲット（Ｓｉ／Ｃｒ＝５０／５０ｗｔ％）、及び、第２ターゲット（Ｓｉ／Ｃｒ＝８０／２０ｗｔ％）のＣｒＳｉ薄膜抵抗に限定されるものではない。Ｓｉ／Ｃｒ＝５０／５０〜９０／１０ｗｔ％のターゲットで形成したＣｒＳｉ薄膜及びＣｒＳｉＮ膜の全てで上記と同様の効果が確認された。また、Ａｒスパッタエッチング方法も今回使用したＤＣバイアス・スパッタエッチング法に限定されるものではない。
【０１１７】
図８は、接続孔１２，１３の形成時に、各孔の底部に、高融点金属膜５を残存させたサンプルと、完全に除去したサンプルとについて、熱処理に起因する金属薄膜抵抗と、金属配線の接触抵抗との変動を調べた結果を示す図である。縦軸は、熱処理前の接触抵抗値で規格化した値を示す。横軸は、熱処理回数を示す。
【０１１８】
図８では、接続孔１２，１３形成時のドライエッチング処理の実行時間を調整して、接続孔１２，１３の底部の高融点金属膜を５００Å程度残存させた抵抗１０８のサンプルと、完全に除去した抵抗１０８のサンプルとを用いた。高融点金属膜５にはＴｉＮ膜を用いた。ＣｒＳｉ薄膜抵抗１５は、Ｓｉ／Ｃｒ＝８０／２０ｗｔ％、ＤＣパワー：０.７ＫＷ、Ａｒ：８５ｓｃｃｍ、及び、圧力：８.５ｍＴｏｒｒ、及び、堆積時間：６秒間、の条件で５０Åの膜厚のものを形成した。
【０１１９】
ＣｒＳｉ薄膜抵抗１５を形成する前に行うＡｒスパッタエッチング処理は、ＤＣバイアス：１２５０Ｖ、Ａｒ：２０ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、及び、処理時間：１６０秒、の条件で実行した。当該処理は、１０００℃、ウェット雰囲気で形成した熱酸化膜を４００Åだけエッチング除去するのに相当する。接続孔１２，１３の平面寸法は０.６μｍ×０.６μｍであった。接触抵抗測定方法は４端子法を用いた。
【０１２０】
上記の抵抗１０８のサンプルに対して、３５０℃の窒素雰囲気中で３０分間の熱処理を施し、接触抵抗の特性がどのように変化するかを調べた。高融点金属膜５として用いたＴｉＮ膜を、接続孔１２，１３の底部に有する抵抗１０８のサンプル（図中、「ＴｉＮ有」と表す実線のグラフ８１）は、上記条件の熱処理を２回行っても、ほとんど熱処理前と同じ接触抵抗の特性を示した。これに対し、ＴｉＮ膜を完全に除去したサンプル（図中、「ＴｉＮ無」と表す点線のグラフ８２）は、上記条件の熱処理を２回行ったことにより、接触抵抗の値が熱処理前の接触抵抗の値に比べて２０％以上変動した。このことは、高融点金属５として用いるＴｉＮ膜が、ＣｒＳｉ薄膜抵抗１５と、配線パターン６を構成する金属材料パターン４との相互作用による抵抗変動を防止するバリヤ膜としての機能を有することを意味している。
【０１２１】
ＣｒＳｉ薄膜抵抗１５と金属材料パターン４との間に、高融点金属膜５として用いるＴｉＮ膜を存在させることにより、例えば、シンタリングやＣＶＤなど、製造工程で行なわれる熱処理による接触抵抗の変動を極めて小さくできると共に、後工程である組立て作業で行なわれる半田処理などの熱処理での接触抵抗の変動を防止できる。これにより、設定通りの接触抵抗を安定して得ることができると共に、組立て前後の接触抵抗の変動を防止することができ、製品の高精度化や、製品の歩留の向上が可能となる。
【０１２２】
図２及び図３を参照して説明した抵抗１０８の製造方法では、（ステップＳ２）の工程において、配線用金属膜２０と高融点金属膜２１を真空中で連続して形成しているが、本発明はこれに限定されるものではない。
【０１２３】
例えば、配線用金属膜２０を形成し、一度大気に曝した後、高融点金属膜２１を形成した場合には、配線用金属膜２０の表面に形成される自然酸化膜の影響で、配線用金属膜２０と高融点金属膜２１との間で電気的導通を確保することが困難になる。上述した通り、配線パターン６は、配線用金属膜２０及び高融点金属膜２１をパターニングして形成する金属材料パターン４及び高融点金属膜５で構成される。配線パターン６上に形成される第２層間絶縁膜１１に接続孔１２，１３を形成する段階で、接続孔１２，１３の底部の高融点金属膜５を完全に除去することによって、配線パターン６とＣｒＳｉ薄膜抵抗１５との間に良好なオーミック接続を形成することができる。
【０１２４】
また、上述した（ステップＳ２）において、反射防止膜兼バリヤ膜として機能する高融点金属膜２１の膜厚を８００Åにしているが、本発明の実施形態としては、これに限定されるものではない。一般に、反射防止膜としての高融点金属膜の膜厚は、５００Å以下に形成される。図２及び図３を参照しつつ説明した抵抗１０８の製造方法では、接続孔１２，１３形成時のオーバーエッチング（（ステップＳ７）を参照）や、金属薄膜形成時のＡｒスパッタエッチング処理（（ステップＳ８）を参照）において、高融点金属膜５の膜厚が若干減少してしまうため、接続孔１２，１３の底部に安定して働くバリヤ膜として、高融点金属膜５を残存させたい場合には、高融点金属膜２１の膜厚を５００Å以上にすることが好ましい。
【０１２５】
ただし、上述したように、接続孔１２，１３形成用のエッチング処理の条件やＡｒスパッタエッチング処理の条件を最適化することにより、高融点金属膜５の膜厚が５００Å以下でも高融点金属膜５の膜厚の減りを最小限に抑えてバリヤ膜としての機能を発揮させることは可能である。
【０１２６】
上述した（ステップＳ８）では、ＣｒＳｉ薄膜１４の形成直前にＡｒスパッタエッチング処理を行なっているが、バリヤ膜としてのＴｉＮ膜を用いる高融点金属膜５が接続孔１２，１３底部に残存している場合、当該高融点金属膜５は大気に曝されてもＡｌＳｉＣｕ膜ほど強固な自然酸化膜を形成しないため、ＣｒＳｉ薄膜１４の形成直前にＡｒスパッタエッチング処理を行わなくても、ＣｒＳｉ薄膜１４と配線パターン６の良好なオーミック接続を形成することはできる。ただし、図７を参照しつつ説明したように、ＣｒＳｉ薄膜１４の形成直前にＡｒスパッタエッチング処理を行なうことによりＣｒＳｉ薄膜抵抗１５の抵抗値をより安定することができるため、Ａｒスパッタエッチング処理を実行するほうが好ましい。
【０１２７】
また、抵抗１０８では、第２層間絶縁膜１１として、ＳＯＧ膜９の形成及びエッチバック技術を用いて平坦化したものを用いているが、ＣｒＳｉ薄膜抵抗１４の下地となる絶縁膜（又は絶縁層）は、これに限定されるものではない。ＣｒＳｉ薄膜抵抗１４の下地となる絶縁膜としては、例えば公知の技術であるＣＭＰ（chemical mechanical polish）技術を用いて平坦化を行なった絶縁膜や、平坦化を行なっていないプラズマＣＶＤ酸化膜など、他の絶縁膜であってもよい。
【０１２８】
ただし、アナログ抵抗素子の中には、ＴＣＲのみならず、ペア性や比精度も重要となるような構成で使用されている場合も多いので、特に、抵抗１０８を構成する金属薄膜抵抗（ＣｒＳｉ薄膜抵抗１５）をアナログ抵抗素子として用いる場合には、金属薄膜抵抗の下地となる第２層間絶縁膜１１は、平坦化処理が施されていることが好ましい。
【０１２９】
また、抵抗１０８では、ＣｒＳｉ薄膜抵抗１５の上にパッシベーション膜１８を形成しているが、これに限定されない。ＣｒＳｉ薄膜抵抗１５上の膜は、例えば第２層目の金属配線を形成するための層間絶縁膜等、パッシベーション膜１８以外の絶縁膜であってもよい。
【０１３０】
（４）変形例にかかる抵抗の製造方法の説明
図９（ａ）〜（ｄ）は、上述した抵抗１０８の変形例の抵抗１６０の製造方法を説明するための図である。図９（ｄ）は抵抗１６０の完成図を示している。実際の抵抗１６０では、同一基板上にトランジスタ素子や容量素子などが形成されるが、それらの素子の図示は省略している。図２及び図３に示した抵抗１０８の製造方法で用いたのと同じ構成物には、同じ参照番号を付してここでの重複した説明は省く。
【０１３１】
まず、図９（ｄ）を参照して抵抗１６０の構成を説明する。シリコン基板１上には、順に、素子分離酸化膜２、配線パターン６、及び、第２層間絶縁膜１１が形成されている。配線パターン６は、下層より順に第１層間絶縁膜３、金属材料パターン４及び高融点金属膜５を積層したものである。第２層間絶縁膜１１は、下層から順に、プラズマＣＶＤ酸化膜８、ＳＯＧ膜９及びプラズマＣＶＤ酸化膜１０を積層したものである。第２層間絶縁膜１１には、金属薄膜抵抗の両端部に該当する箇所、即ち、配線パターン６に設けた開口部７（図２（ｃ）を参照）の直上の外周部分に、２個の接続孔１２，１３が設けられている。
【０１３２】
第２層間絶縁膜１１上には、接続孔１２と接続孔１３との間の領域から接続孔２１の内壁及び配線パターン６上にわたってＣｒＳｉ薄膜抵抗１５が形成されている。ＣｒＳｉ薄膜抵抗１５の上面には、ＣｒＳｉＮ膜（金属窒化膜）３１が形成されている。ＣｒＳｉ薄膜抵抗１５とＣｒＳｉＮ膜３１の間には、ＣｒＳｉＯ膜は形成されていない。図示していないが、ＣｒＳｉ薄膜抵抗１５の形成領域を含む第２層間絶縁膜１１上に、層間絶縁膜又はパッシベーション膜（図３（ｅ）に示す抵抗１０８のパッシベーション膜１８に相当する）が形成されている。
【０１３３】
以下、図９（ａ）〜（ｄ）を順に参照して、抵抗１６０の製造方法について説明する。
【０１３４】
（ステップＳ２０）
まず、図９（ａ）を参照する。既に図２（ａ）〜（ｆ）及び図３（ａ）を参照して説明した（ステップＳ１）〜（ステップＳ７）と同じ内容の工程により、素子分離酸化膜３の形成が完了したウェハ状のシリコン基板１上に、第１層間絶縁膜３、金属配線パターン４及び高融点金属膜５からなる配線パターン６、並びに、プラズマＣＶＤ酸化膜８、ＳＯＧ膜９及びプラズマＣＶＤ酸化膜１０からなる第２層間絶縁膜１１を形成した後、第２層間絶縁膜１１に接続孔１２，１３を形成する。
【０１３５】
（ステップＳ２１）
図９（ｂ）を参照する。上述した（ステップＳ８）において、図３（ｂ）を参照して説明したのと同じ内容の工程を実行する。例えば、マルチチャンバースパッタリング装置のＡｒスパッタエッチングチャンバーにて、真空中で、接続孔１２，１３内を含む第２層間絶縁膜１１の表面に対してＡｒスパッタエッチング処理を行なった後、真空の状態を維持し、引き続き金属薄膜抵抗用のＣｒＳｉ薄膜１４を形成する。
【０１３６】
ＣｒＳｉ薄膜１４の形成後、真空を破らずに、連続して、ＣｒＳｉ薄膜１４上にＣｒＳｉＮ膜３０を形成する。ここでは、ＣｒＳｉ薄膜１４の形成で用いたＳｉ／Ｃｒ＝８０／２０ｗｔ％のＣｒＳｉターゲットを使用し、ＤＣパワー：０.７ＫＷ（キロワット）、Ａｒ＋Ｎ2（アルゴンと窒素の混合ガス）：８５ｓｃｃｍ、圧力：８.５ｍＴｏｒｒ、及び、処理時間：６秒の条件で、ＣｒＳｉ薄膜１４上に、約５０Åの膜厚のＣｒＳｉＮ膜３０を形成した。
【０１３７】
（ステップＳ２１）
図９（ｃ）を参照する。上述した（ステップＳ９）において、図３（ｃ）を参照しつつ説明したのと同じ内容の工程により、周知のフォトリトグラフ技術を用いて、ＣｒＳｉＮ膜３０上に金属薄膜抵抗の形成領域を画定するためのレジストパターン１６を形成する。ＲＩＥ（反応性イオンエッチング）装置を用いて上記レジストパターン１６をマスクとして用いてＣｒＳｉＮ膜３０及びＣｒＳｉ薄膜１４をパターニング（部分除去）して、ＣｒＳｉＮ膜３１及びＣｒＳｉ薄膜抵抗１５からなる積層パターンを形成する。
【０１３８】
（ステップＳ２２）
図９（ｄ）を参照する。ＣｒＳｉＮ膜３１及びＣｒＳｉ薄膜抵抗１５からなる積層パターンの形成後、レジストパターン１６を除去する。上記の実施例と同様に、ＣｒＳｉ薄膜抵抗１５は、配線パターン６と電気的に接続されているので、フッ酸水溶液を用いてＣｒＳｉ薄膜抵抗１５の表面の金属酸化膜除去処理を行なう必要がない。さらに、ＣｒＳｉ薄膜抵抗１５の上面は、ＣｒＳｉＮ膜３１により覆われているため、大気など、酸素を含む雰囲気中に曝されてもＣｒＳｉ薄膜抵抗１５の上面が酸化されないという利点を持つ。
【０１３９】
図示は省略するが、ＣｒＳｉ薄膜抵抗１５及びＣｒＳｉＮ膜３１の形成領域を含む第２層間絶縁膜１１上に、層間絶縁膜又はパッシベーション膜（図３（ｅ）に示すパッシベーション膜１８を参照）を形成する。
【０１４０】
一般に、ＣｒＳｉ等の金属薄膜は、酸素との反応性が高く、当該金属薄膜を大気に長時間曝すと抵抗値が変動してしまう。抵抗１６０では、ＣｒＳｉ薄膜抵抗１５の上面にＣｒＳｉＮ膜３１を形成することにより、ＣｒＳｉ薄膜抵抗１５の上面が大気に曝され、時間の経過に伴い、ＣｒＳｉ薄膜抵抗１５の抵抗値が変動するのを防止することができる。ＣｒＳｉ薄膜抵抗１５を形成するためのＣｒＳｉ薄膜１４が成膜された段階で、ＣｒＳｉ薄膜１４と配線パターン６とのオーミック接続は完了しているため、ＣｒＳｉ薄膜１４上に新たな薄膜が成膜されても、特性上何ら影響を与えるものではない。
【０１４１】
図１０は、ＣｒＳｉＮ膜形成用のガスのＮ2分圧とＣｒＳｉＮ膜の抵抗率の関係を示す図である。縦軸は抵抗率ρ（mΩ・cm（ミリオーム・センチメートル））を示し、横軸はＮ2分圧（％）を示す。ここでは、ターゲット：Ｓｉ／Ｃｒ＝５０／５０ｗｔ％、ＤＣパワー：０.７ＫＷ、Ａｒ＋Ｎ2：８５ｓｃｃｍ、及び、圧力：８.５ｍＴｏｒｒ、処理時間：６秒の条件で、Ａｒ＋Ｎ2ガスのＮ2分圧を調整してＣｒＳｉＮ膜を形成した。
【０１４２】
Ｎ2分圧を１８％以上添加してリアクティブスパッタにより形成されたＣｒＳｉＮ膜は、Ｎ2を全く添加しないガスを用いた場合（Ｎ2分圧が０％）に比べて１０倍以上の高い抵抗率を示す。したがって、Ｎ2分圧を１８％以上に設定してＣｒＳｉＮ膜を成膜するようにすれば、ＣｒＳｉ薄膜抵抗上に直接ＣｒＳｉＮ膜を形成しても、ＣｒＳｉ薄膜抵抗全体の抵抗値はＣｒＳｉ薄膜が決定することとなり、ＣｒＳｉＮ膜は抵抗値にほとんど影響を与えない。ここで、Ｎ2分圧の上限は９０％程度である。Ｎ2分圧を９０％よりも大きく設定した場合、スパッタリング速度の大幅な低下を招き、生産効率が低下するので好ましくない。
【０１４３】
また、抵抗１６０では、ＣｒＳｉ薄膜抵抗１５上にＣｒＳｉＮ膜３１を形成している。ＣｒＳｉ薄膜抵抗１５上にＣＶＤ系の絶縁膜、例えばシリコン窒化膜等を形成してもよい。しかし、一般的なマルチチャンバースパッタ装置にはＣＶＤチャンバーが接続されておらず、ＣＶＤ系の絶縁膜を真空中で連続してＣｒＳｉ薄膜抵抗１５上に形成するには、対応する新しい設備を購入する必要があり、製造コストに多大な影響を与えてしまう。
【０１４４】
抵抗１６０のように、ＣｒＳｉ薄膜抵抗１５を形成するためのＣｒＳｉ薄膜１４上にＣｒＳｉＮ膜３０を形成する構成であれば、新しい装置を購入すること無く、既存のマルチチャンバースパッタ装置を用いて、真空の状態を維持したままの状態で、ＣｒＳｉ薄膜抵抗１５の耐酸化カバー膜となるＣｒＳｉＮ膜３０を形成することができる。
【０１４５】
抵抗１６０では、高融点金属膜５としてＴｉＮ膜を用いた例を挙げているが、配線パターン６を構成する高融点金属膜はこれに限定されるものではなく、例えば、ＴｉＷやＷＳｉなど、他の高融点金属膜を用いてもよい。
【０１４６】
また、抵抗１６０では、金属配線として一層の配線パターン６を備えているが、これに限定されるものではなく、多層の配線パターンを持つ多層金属配線構造の抵抗を構成することも考えられる。
【０１４７】
また、抵抗１６０では、配線パターン６として、金属材料パターン４の上面に高融点金属膜５が形成されたものを用いているが、これに限定されるものではなく、配線パターンとして上面に高融点金属膜５を形成せずに金属材料パターン４だけを用いてもよい。この場合、金属材料パターン４として、例えば、Ａｌ系合金を用いた場合には、金属材料パターン表面に強固な自然酸化膜が形成されるので、接続孔形成後で金属薄膜抵抗用の金属薄膜を形成する前に、接続孔底部の金属材料パターン表面の自然酸化膜を除去する工程を行なうことが好ましい。その自然酸化膜除去工程は、ＣｒＳｉ薄膜抵抗１５の抵抗値の経時的変化の抑制を目的としたＡｒスパッタエッチング処理を兼ねて行なってもよい。
【０１４８】
また、抵抗１６０は、ＣｒＳｉ薄膜抵抗２３の電位をとるための配線パターン１１として金属材料パターン７及び高融点金属膜９から成るものを用いているが、金属材料パターン７に代えてポリシリコンパターンを用いてもよい。
【０１４９】
（５）別の変形例にかかる抵抗の製造方法の説明
図１１は、別の変形例の抵抗１７０の製造方法を説明するための図である。図１１（ｄ）は、抵抗１７０の完成図である。図１１（ｄ）に示す抵抗１７０には、実際には、同一基板上にトランジスタ素子や容量素子などが形成されているが、それらの素子は省略している。図２及び図３で説明した抵抗１０８の製造方法と同じ手法により形成される構成物には同じ参照番号を付して、ここでの重複した説明は省く。
【０１５０】
まず、図１１（ｄ）を参照して抵抗１７０の実施例を説明する。シリコン基板１上に素子分離酸化膜２が形成されている。シリコン基板１上に形成された酸化膜（図示は省略）上及び素子分離酸化膜２上に、配線パターン４９が形成されている。配線パターン４９は、下層から順に、ポリシリコンパターン４５、高融点金属膜４７を形成したものである。高融点金属膜４７は、例えば、ＷＳｉ又はＴｉＳｉにより形成されている。
【０１５１】
配線パターン４９及び素子分離酸化膜２の形成領域を含むシリコン基板１上に第１層間絶縁膜３が形成されている。第１層間絶縁膜５に、金属薄膜抵抗の両端部及び配線パターン４９に対応して接続孔１２，１３が形成されている。
【０１５２】
第１層間絶縁膜５上に、接続孔２１，２１間の領域から接続孔２１の内壁及び配線パターン４９上にわたってＣｒＳｉ薄膜抵抗２３が形成されている。図示は省略するが、ＣｒＳｉ薄膜抵抗２３の形成領域を含む第１層間絶縁膜５上に、層間絶縁膜、金属配線及びパッシベーション膜が形成されている。
【０１５３】
以下、図１１（ａ）〜（ｄ）を順に参照して、抵抗１７０の製造方法を説明する。
（ステップＳ３０）
図１１（ａ）を参照する。シリコン基板１上に素子分離酸化膜２を形成し、素子分離酸化膜２以外のシリコン基板１表面にトランジスタのゲート酸化膜などの酸化膜（図示は省略）を形成した後、シリコン基板１上全面にポリシリコン膜（ポリシリコンパターン）を形成する。例えばトランジスタのゲート電極の形成と同時に、低抵抗化したポリシリコンパターン４５を形成する。ポリシリコンパターン４５上を含むシリコン基板１の上全面に高融点金属膜を形成し、ポリシリコンパターン４５のサリサイド化を行なって、ポリシリコンパターン４５の上にＴｉＳｉやＷＳｉなどの高融点金属膜４７を形成し、配線パターン４９を形成する。
【０１５４】
（ステップＳ３１）
図１１（ｂ）参照する。図２（ａ）を参照して説明した（ステップＳ１）と同様にして、配線パターン４９上を含むシリコン基板１上全面に第１層間絶縁膜５を形成する。
【０１５５】
（ステップＳ３２）
図１１（ｃ）を参照する。フォトリトマトグラフ技術により、金属薄膜抵抗の両端部及び配線パターン４９に対応して第１層間絶縁膜３に接続孔を形成するためのレジストパターン（図示は省略）を形成する。そのレジストパターンをマスクにして、第１層間絶縁膜３を選択的に除去して、第１層間絶縁膜３に接続孔１２，１３を形成する。接続孔１２，１３の底部には、高融点金属膜４７が残存している。その後、レジストパターンを除去する。
【０１５６】
（ステップＳ３３）
図１１（ｄ）を参照する。図３（ｂ）及び（ｃ）を参照して説明した（ステップＳ８）及び（ステップＳ９）と同じ工程により、例えば、マルチチャンバースパッタリング装置を用いて、真空中で、接続孔１２，１３内を含む第２層間絶縁膜１１の表面に対してＡｒスパッタエッチング処理を行ない、続けて、Ａｒスパッタエッチング処理の完了後に真空を破らずに連続して金属薄膜抵抗用の金属薄膜を形成し、金属薄膜をパターニングしてＣｒＳｉ薄膜抵抗２３を形成する。
【０１５７】
その後、図示は省略するが、ＣｒＳｉ薄膜抵抗１５の形成領域を含む第１層間絶縁膜３上に、層間絶縁膜、金属配線及びパッシベーション膜を形成する。
【０１５８】
この実施例においても、図２及び図３を参照して説明した抵抗１０８の場合と同様に、ＣｒＳｉ薄膜抵抗１５をパターニングした後にウェットエッチング技術によるパターニングを行なう必要はなく、さらに、ＣｒＳｉ薄膜抵抗１５の配線パターン４９との接触面が大気に曝されることはないのでＣｒＳｉ薄膜抵抗１５と配線パターン４９の良好なオーミック接続を安定して得ることができ、ＣｒＳｉ薄膜抵抗１５の膜厚に関わらず、工程数を増加させることなく、ＣｒＳｉ薄膜抵抗１５の微細化及び抵抗値の安定化を実現することができる。
【０１５９】
さらに、ＣｒＳｉ薄膜抵抗１５とポリシリコンパターン４５の間にバリヤ膜として機能する高融点金属膜４７を介在させているので、ＣｒＳｉ薄膜抵抗１５と配線パターン４９の接触抵抗のバラツキを低減することができ、抵抗値の精度及び歩留りの向上を図ることができる。
【０１６０】
さらに、高融点金属膜４７はポリシリコンパターン４５の低抵抗化にも寄与しており、従来技術に比べ、製造工程を増加させることなく、高融点金属膜４７を形成することができるので、製造コストの増大を防止しつつ、金属薄膜抵抗と配線パターンの接触抵抗を安定させることができる。
【０１６１】
また、上記の製造方法の実施例では、ＣｒＳｉ薄膜抵抗１５用の金属薄膜を形成する前にＡｒスパッタエッチング処理を行なっているので、前工程からの経過時間や製品毎に異なる下地膜の違い等によって発生する抵抗値のバラツキを低減することができる。
【０１６２】
図１１に示した抵抗１７０では、図９に示した抵抗１６０と同様に、ＣｒＳｉ薄膜抵抗１５上にＣｒＳｉＮ膜を形成するようにしてもよい。
【０１６３】
また、抵抗１０８，１０９，１６０，１７０、更には、図４、図５、図６（ａ），（ｂ）、図７、図８、図１０に示した条件により製造されるサンプルでは、金属薄膜抵抗の材料としてＣｒＳｉを用いた例を示しているが、本発明はこれに限定されるものではなく、金属薄膜抵抗の材料としては、例えばＮｉＣｒ、ＴａＮ、ＣｒＳｉ2、ＣｒＳｉＮ、ＣｒＳｉ、ＣｒＳｉ０など、他の材料を用いてもよい。
【０１６４】
（６）基準電圧発生回路の他の実施の形態
図１２は、実施の形態２に係る基準電圧発生回路２００の構成を示す図である。図１３は、実施の形態３に係る基準電圧発生回路３００の構成を示す図である。基準電圧発生回路３００は、図１５（ｂ）に示した基準電圧発生回路１２０に新たな抵抗を用いた回路である。
【０１６５】
図１２に示す基準電圧発生回路２００において、この回路は、ｐチャンネル型の電界効果トランジスタ（以下単にＦＥＴと記す）２０１〜２０５と、抵抗２１０，２２０とで構成されている。ＦＥＴ２０１，２０２，２０４，２０５は、基板やチャンネルドープの不純物濃度が等しく、ｐ型基板のｎウェル内に形成され、各トランジスタの基板電位は、ソース電位と同じ値に設定されている。
【０１６６】
また、ＦＥＴ２０１は、高濃度ｐ型ゲートを持ち、ＦＥＴ１０２は、高濃度ｎ型ゲートを持つ。ＦＥＴ２０１とＦＥＴ２０２のチャンネル幅Ｗとチャンネル長さＬの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【０１６７】
また、ＦＥＴ２０４は、低濃度ｎ型ゲートを持ち、ＦＥＴ２０５は、高濃度ｎ型ゲートを持つ。ＦＥＴ２０４とＦＥＴ２０５のチャンネル幅Ｗとチャンネル長さＬの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【０１６８】
ＦＥＴ２０１のゲートには、高濃度ｎ型ゲートを持つＦＥＴ２０３と、直列に接続されている２個の抵抗２１０及び抵抗２２０により構成される抵抗分割回路を含むソースフォロア回路から電位が与えられる。ＦＥＴ２０２のゲートとＦＥＴ２０３のゲートは、互いに接続されている。ＦＥＴ２０３は、ソース・ゲート間が接続されている。ＦＥＴ２０１のゲートは、ＦＥＴ２０３のソースと抵抗２１０の接続点（図中、電位Ｖ４を表す点Ｐ４）に接続されている。ＦＥＴ２０３のドレインは、ＦＥＴ２０５のゲートに接続されている。
【０１６９】
ＦＥＴ２０２は、ソース・ゲート間が接続されており、定電流源として機能し、直列接続されているＦＥＴ２０１に、同一の電流を流す。これにより、電源電圧Ｖｃｃから電位Ｖ４を差し引いて求められるＦＥＴ２０１のソース・ゲート間電位が、Ｖｐｎ（＝Ｖｃｃ−Ｖ４）と成る。また、Ｖ５は、｛（抵抗２２０の抵抗値）／（抵抗２１０の抵抗値）｝×Ｖｐｎで表される。
【０１７０】
ＦＥＴ２０４は、ソース・ゲート間が接続されており、定電流源として機能し、直列に接続されているＦＥＴ２０５に、同一の電流を流す。これにより、ＦＥＴ２０５のソース・ゲート間の電位をＶｎｎと表すと、当該ＦＥＴ２０５のソース電位Ｖ６は、Ｖ５＋Ｖｎｎ＝｛（抵抗２２０の抵抗値）／（抵抗２１０の抵抗値）｝×Ｖｐｎ＋Ｖｎｎ（＝Ｖｒｅｆ）で表される。
【０１７１】
直列に接続されているＦＥＴ２０１及びＦＥＴ２０２により、環境温度の変化に対して負の温度係数を持つ第１電源回路が構成される。一方、直列に接続されているＦＥＴ２０４及びＦＥＴ２０５により、環境温度の変化に対して正の温度係数を持つ第２電源回路が構成される。ソースフォロア回路内で抵抗分割回路を構成する抵抗２２０及び抵抗２１０の抵抗値を、例えば、トリミング技術により調節することで、上記負の温度係数の傾きを調節し、正及び負の温度係数を相殺し、即ち、温度特性を補償し、環境温度の変化に対して安定した基準電圧Ｖｒｅｆを出力する回路を構成する。
【０１７２】
なお、各回路の温度係数の傾きは、抵抗２１０及び抵抗２２０の値の他、ＦＥＴ２０１が備える高濃度ｐ型のゲート、ＦＥＴ２０２，２０３，２０５が備える高濃度ｎ型ゲート、及び、ＦＥＴ２０４が備える低濃度ｎ型ゲートの不純物濃度を変えることにより調節することができる。
【０１７３】
図１３は、基準電圧発生回路３００の構成を示す図である。当該基準電圧発生回路３００は、ｐ型チャンネルのＦＥＴ３０１〜３０３、ＦＥＴ３０６、ＦＥＴ３０７と抵抗３０４，３０５とで構成されている。ＦＥＴ０１〜３０３、ＦＥＴ３０６、ＦＥＴ３０７は、基板やチャンネルドープの不純物濃度は等しく、ｐ型基板のｎウェル内に形成され、各トランジスタの基板電位は、ソース電位と同一の値に設定されている。
【０１７４】
ＦＥＴ３０１は、高濃度ｎ型ゲートを持ち、ＦＥＴ３０２は高濃度ｐ型ゲートを持つ。ＦＥＴ３０１とＦＥＴ３０２のチャンネル幅Ｗとチャンネル長Ｌの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【０１７５】
ＦＥＴ３０６は、高濃度ｐ型ゲートを持ち、ＦＥＴ３０７は、低濃度ｐ型ゲートを持つ。ＦＥＴ３０６とＦＥＴ３０７のチャンネル幅Ｗとチャンネル長Ｌの比Ｓ＝Ｗ／Ｌは、それぞれ同一の値に設定されている。
【０１７６】
ＦＥＴ３０１のゲートには、高濃度ｐ型ゲートを持つＦＥＴ３０３と、直列に接続されている２個の抵抗３０４及び抵抗３０５により構成される抵抗分割回路を含むソースフォロア回路から電位が与えられる。ＦＥＴ３０２のゲートとＦＥＴ３０３のゲートは、互いに接続されている。ＦＥＴ３０３は、ソース・ゲート間が接続されている。ＦＥＴ３０１のゲートは、ＦＥＴ３０３のソースと抵抗３０５の接続点（図中、電位Ｖ７を表す点Ｐ７）に接続されている。抵抗３０４と抵抗３０５の接点Ｐ９と、ＦＥＴ３０６のゲートが接続されている。
【０１７７】
ＦＥＴ３０２は、ソース・ゲート間が接続されており、定電流源として機能し、直列接続されているＦＥＴ３０１に、同一の電流を流す。これにより、電源電圧Ｖｃｃから電位Ｖ７を差し引いて求められるＦＥＴ３０１のソース・ゲート間電位が、Ｖｐｎ（＝Ｖｃｃ−Ｖ７）と成る。また、Ｖ８は、Ｖｃｃ−｛（抵抗３０４の抵抗値）×｛（抵抗３０５の抵抗値）＋（抵抗３０５の抵抗値）｝×Ｖｐｎで表される。
【０１７８】
ＦＥＴ３０６は、ソース・ゲート間が接続されており、定電流源として機能し、直列に接続されているＦＥＴ３０７に、同一の電流を流す。これにより、ＦＥＴ３０７のソース・ゲート間の電位をＶｎｎと表すと、当該ＦＥＴ３０７のソース電位Ｖ９は、Ｖｃｃ−Ｖ９＋Ｖｎｎ＝｛（抵抗３０４の抵抗値）／（抵抗３０４の抵抗値＋抵抗３０５の値）｝×Ｖｐｎ＋Ｖｎｎ（＝Ｖｒｅｆ）で表される。
【０１７９】
直列に接続されているＦＥＴ３０１及びＦＥＴ３０２により、環境温度の変化に対して負の温度係数を持つ第１電源回路が構成される。一方、直列に接続されているＦＥＴ３０６及びＦＥＴ３０７により、環境温度の変化に対して正の温度係数を持つ第２電源回路が構成される。ソースフォロア回路内で抵抗分割回路を構成する抵抗３０４及び抵抗３０５の抵抗値を、例えば、トリミング技術により調節することで、上記負の温度係数の傾きを調節し、即ち、温度特性を補償して、環境温度の変化に対して安定した基準電圧Ｖｒｅｆを出力する回路を構成する。なお、各回路の温度係数の傾きは、抵抗３０４及び抵抗３０５の値のほか、所望の温度係数の傾きは、ＦＥＴ３０２が備える高濃度ｐ型ゲート、ＦＥＴ３０７が備える低濃度ｎ型のゲートの不純物濃度を変えることにより調節することができる。
【０１８０】
（７）新規の抵抗を用いた基準電圧発生回路の特性
図１４（ａ）及び（ｂ）は、図１及び図１３に示した基準電圧発生回路１００及び３００の入力安定度と、環境温度の変化に対する温度特性とを、理想値及び従来技術で説明した基準電圧発生回路１１０及び１２０の入力安定度及び温度特性と共に示す図である。入力安定度は、電源電圧Ｖｃｃの値の変動に対し、出力される基準電圧Ｖｒｅｆの値の安定度を示すものであり、基準電圧Ｖｒｅｆが安定している程、理想値に近い値を示すものとする。温度特性は、温度係数の傾きが平坦であるほど理想値に近い値を示す。図中、抵抗に多結晶シリコンを用いた場合の回路１１０，１２０の入力安定度及び温度特性を◆で表し、ＣｒＳｉの金属薄膜を用いる新規の抵抗を用いる回路１００，３００の入力安定度及び温度特性を■で表し、理想値を▲で表す。
【０１８１】
図示するように、新規の抵抗１０８，１０９を用いる実施の形態１に係る基準電圧発生回路１００の場合、多結晶シリコンを用いる抵抗１０６，１０７を使用する、従来の基準電圧発生回路１１０に比べて、入力安定度が５４％、温度特性が１６％も向上し、理想値に大幅に近い値になっている。
【０１８２】
これに対して、新規の抵抗３０４，３０５を用いる実施の形態３に係る基準電圧発生回路３００の場合、多結晶シリコンを用いる抵抗１２４，１２５を使用する、従来の基準電圧発生回路１２０に比べて、入力安定度及び温度特性の双方ともさほど改善されなかった。これは、従来技術の欄でも説明したとおり、回路の構成上、基準電圧発生回路３００の場合、多結晶シリコンを用いた場合に比べた場合、理想値との差があまりなかったことによる。
【０１８３】
このように、上述した金属薄膜を用いる新規の抵抗と従来の基準電圧発生回路の組み合わせを検討した結果、従来の基準電圧発生回路（１１０，１２０）において、多結晶シリコンを用いる抵抗（１０６，１０７，１２４，１２５）の代わりに、金属薄膜を用いる新規の抵抗（１０８，１０９，３０４，３０５）、或いは、変形例に係る抵抗１６０，１７０を用いることにより、入力安定度、及び、温度特性の何れもが改善されるが、特に、新規の抵抗１０８，１０９を従来の基準電圧発生回路１１０に適用した場合（実施の形態１の基準電圧発生回路１００がこれに相当する）に、入力安定度及び温度特性の双方が飛躍的に改善され、理想値に近い値になることが解った。
【図面の簡単な説明】
【０１８４】
【図１】実施の形態にかかる基準電圧発生回路の構成を示す図である。
【図２】基準電圧発生回路で用いる抵抗の製造方法を説明するための図である。
【図３】基準電圧発生回路で用いる抵抗の製造方法を説明するための図である。
【図４】金属薄膜を用いた抵抗の特性を示す図である。
【図５】金属薄膜を用いた抵抗の特性を示す図である。
【図６】図６（ａ）及び図６（ｂ）は、本発明の抵抗の特性を示す図である。
【図７】金属薄膜を用いた抵抗の特性を示す図である。
【図８】金属薄膜を用いた抵抗の特性を示す図である。
【図９】変形例にかかる抵抗の製造方法を説明するための図である。
【図１０】変形例にかかる抵抗の製造方法を説明するための図である。
【図１１】変形例にかかる抵抗の製造方法を説明するための図である。
【図１２】基準電圧発生回路の変形例の回路を示す図である。
【図１３】基準電圧発生回路の変形例の回路を示す図である。
【図１４】図１４（ａ）は、本発明の基準電圧発生回路の入力安定度の改善度を示す図であり、図１４（ｂ）は、本発明の基準電圧発生回路の環境温度の変化に対する特性の改善度を示す図である。
【図１５】図１５（ａ）及び図１５（ｂ）は、従来の基準電圧発生回路の回路図である。
【図１６】図１６（ａ）は、従来の基準電圧発生回路の入力安定度を理想値と共に示し、図１６（ｂ）は、環境温度の変化に対する特性を理想値と共に示す図である。
【図１７】図１７（ａ）及び図１７（ｂ）は、電源電圧が変動したときの、基準電圧回路におけるＦＥＴのＶｇ−Ｉｄ特性を示す図である。
【図１８】図１８（ａ）及び図１８（ｂ）は、基準電圧回路の抵抗とｎウエルの電位差を示す図である。
【符号の説明】
【０１８５】
５  高融点金属膜、６，１１，４９：配線パターン、１１ａ：熱酸化膜、１２，１３：接続孔、１４，１５：ＣｒＳｉ薄膜抵抗、４５：ポリシリコンパターン、１０６，１０７，１０８，１０９，１２４，１２５，１４０，１５０，１６０，１７０，３０４，３０５：抵抗、１０１，１０２，１０３，１０４，１０５，１２１，１２２，１２３，１２６，１２７，３０１，３０２，３０３，３０６，３０７：電界効果トランジスタ、１００，１１０，１２０，２００，３００：基準電圧発生回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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