(57)【要約】【課題】リフトオフ工程を利用することによって、工程を単純化することができる表示素子用薄膜トランジスタ基板及びその製造方法を提供する。【解決手段】薄膜トランジスタとともにその薄膜トランジスタに信号を供給して複数の信号ラインを、ゲート絶縁膜を間に置くように形成する段階と、前記ゲート絶縁膜の上に前記薄膜トランジスタ及び信号ラインを覆う保護膜を形成する段階と、フォトレジストパターンを利用して前記保護膜及びゲート絶縁膜をパターニングしながら前記複数の信号ラインの上またはその信号ラインの間にスリットを形成する段階と、前記フォトレジストパターンが存在する保護膜の上に透明導電膜を形成する段階と、前記スリットを通じて浸透したストリッパにより前記透明導電膜が覆わせたフォトレジストパターンを除去して画素電極を形成する段階とを含む。【選択図】図７Ａ
2005128555.tif 000002
【特許請求の範囲】
【請求項１】
複数の薄膜トランジスタと、その薄膜トランジスタと接続された画素電極を含む表示素子用薄膜トランジスタ基板において、
前記複数の薄膜トランジスタに信号を供給するために表示素子の非表示領域に形成された複数のパッド電極と、
非表示領域で前記パッド電極を覆う保護膜と、
ストリッパの浸透のために前記複数のパッド電極の中から少なくとも一つと隣接するように前記保護膜に形成されたスリットと
を具備することを特徴とする表示素子用薄膜トランジスタ基板。
【請求項２】
前記スリットは前記複数のパッド電極の中から少なくとも２個の間に形成された
ことを特徴とする請求項１記載の表示素子用薄膜トランジスタ基板。
【請求項３】
前記スリットは前記複数のパッド電極の中から少なくとも一つの上に形成された
ことを特徴とする請求項１記載の表示素子用薄膜トランジスタ基板。
【請求項４】
前記スリットは前記保護膜と前記複数のパッド電極を覆うゲート絶縁膜を貫く
ことを特徴とする請求項１記載の表示素子用薄膜トランジスタ基板。
【請求項５】
前記複数のパッド電極は、下部パッド電極と、前記下部パッド電極の上の保護膜に形成された複
数のコンタクトホールと、前記複数のコンタクトホール内に形成された上部パッド電極とを具備する
ことを特徴とする請求項１記載の表示素子用薄膜トランジスタ基板。
【請求項６】
前記パッド電極の間のスリットは前記ゲートパッド上部電極と隣接した領域を回避して形成された
ことを特徴とする請求項５記載の表示素子用薄膜トランジスタ基板。
【請求項７】
前記パッド電極の間のスリットは前記パッド電極と接続されたリンクの間に延長された
ことを特徴とする請求項６記載の表示素子用薄膜トランジスタ基板。
【請求項８】
前記パッド電極はデータパッド電極であり、前記リンクはデータリンクである
ことを特徴とする請求項７記載の表示素子用薄膜トランジスタ基板。
【請求項９】
前記パッド電極はゲートパッド電極であり、前記リンクはゲートリンクである
ことを特徴とする請求項７記載の表示素子用薄膜トランジスタ基板。
【請求項１０】
前記ゲートライン及びデータラインを駆動するドライバに必要な駆動信号を供給するＬＯＧＬＯＧ型信号ラインと、
前記ＬＯＧＬＯＧ型信号ラインと隣接した保護膜及びゲート絶縁膜を貫く他のスリットとを
さらに具備することを特徴とする請求項１記載の表示素子用薄膜トランジスタ基板。
【請求項１１】
前記スリット内には透明導電パターンが残存する
ことを特徴とする請求項１記載の表示素子用薄膜トランジスタ基板。
【請求項１２】
前記パッド電極と接続されたショーティングバーと、
前記ショーティングバーの間に形成された他のスリットと
をさらに具備することを特徴とする請求項１記載の表示素子用薄膜トランジスタ基板。
【請求項１３】
複数の薄膜トランジスタと、その薄膜トランジスタと接続された画素電極を含む表示素子用薄膜トランジスタ基板において、
前記複数の薄膜トランジスタに信号を供給する複数の信号ラインと、
ストリッパの浸透のために前記信号ラインの上、または前記信号ラインの間の保護膜に形成されたスリットと
を具備することを特徴とする表示素子用薄膜トランジスタ基板。
【請求項１４】
複数の薄膜トランジスタと、その薄膜トランジスタと接続された画素電極を含む表示素子用薄膜トランジスタ基板の製造方法において、
前記薄膜トランジスタに信号を供給するための複数のパッド電極を前記表示素子の非表示領域に形成する段階と、
前記パッド電極を覆う絶縁膜を形成する段階と、
フォトレジストパターンを利用して前記パッド電極と隣接した保護膜にスリットを形成する段階と、
前記スリットを通じて浸透した浸透ストリッパで前記フォトレジストパターンを除去する段階と、
を含むことを特徴とする表示素子用薄膜トランジスタ基板の製造方法。
【請求項１５】
複数の薄膜トランジスタと、その薄膜トランジスタと接続された画素電極を含む表示素子用薄膜トランジスタ基板の製造方法において、
表示装置の表示領域および非表示領域内にゲート絶縁膜を形成する段階と、
前記表示領域内の薄膜トランジスタに信号を供給するために前記非表示領域内の前記ゲート絶縁膜上に複数の信号ラインを形成する段階と、
前記薄膜トランジスタ及び前記信号ラインを覆う保護膜を形成する段階と、
フォトレジストパターンで前記保護膜及び前記ゲート絶縁膜をパターニングして前記複数の信号ラインと隣接したスリットを形成する段階と、
前記フォトレジストパターンの上に透明導電膜を形成する段階と、
前記スリットを通じて前記フォトレジストパターン及び保護膜の間を浸透したストリッパで前記透明導電膜によって覆われたフォトレジストパターンを除去する段階と
を含むことを特徴とする表示素子用薄膜トランジスタ基板の製造方法。
【請求項１６】
前記複数の信号ラインを形成する段階は、前記ゲート絶縁膜を間に置いて前記薄膜トランジスタと接続され、互いに交差して画素領域を定義するゲートライン及びデータラインを形成する段階を含む
ことを特徴とする請求項１５記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項１７】
前記信号ラインを形成する時、前記非表示領域において前記ゲートラインと接続されたゲートリンク、そのゲートリンクと接続されたゲートパッド下部電極を形成する段階と、
前記スリットを形成する時、前記ゲートパッド下部電極の上のゲート絶縁膜及び保護膜を貫く複数のコンタクトホールを形成する段階と、
前記フォトレジストパターンの除去で前記複数のコンタクトホール内にゲートパッド上部電極を形成する段階と、
をさらに含むことを特徴とする請求項１６記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項１８】
前記スリットは前記ゲートパッドの間またはゲートリンクの間において前記保護膜及びゲート絶縁膜を貫くように形成された
ことを特徴とする請求項１７記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項１９】
前記ゲートパッドの間のスリットは前記ゲートパッド上部電極と隣接した領域を回避するように分離して形成された
ことを特徴とする請求項１７記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２０】
前記ゲートパッドの間のスリットは前記ゲートリンクの間に延長された
ことを特徴とする請求項１８記載の表示素子用薄膜トランジスタ基板。
【請求項２１】
前記信号ラインを形成する時、前記非表示領域において前記データラインと接続されたデータリンク、そのデータリンクと接続されたデータパッド下部電極を形成する段階と、
前記スリットを形成する時、前記データパッド下部電極の上の保護膜を貫く複数のコンタクトホールを形成する段階と、
前記フォトレジストパターンの除去で前記複数のコンタクトホール内にデータパッド上部電極を形成する段階と
をさらに含むことを特徴とする請求項１５記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２２】
前記スリットは前記データラインとデータリンクを経由して接続されたデータパッドの間、またはデータリンクの間において前記保護膜及びゲート絶縁膜を貫いて形成された
ことを特徴とする請求項２１記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２３】
前記データパッドの間のスリットは前記データパッド上部電極と隣接した領域を回避するように分離して形成された
ことを特徴とする請求項２２記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２４】
前記データパッドの間のスリットは前記データリンクの間に延長された
ことを特徴とする請求項２２記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２５】
前記データリンクの間のスリットは複数個ずつのデータリンクを間に置いて形成された
ことを特徴とする請求項２２記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２６】
前記信号ラインの形成時、前記非表示領域に前記ゲートライン及びデータラインを駆動するドライバに必要な駆動信号を供給するＬＯＧ型信号ラインを形成する段階をさらに含む
ことを特徴とする請求項１６記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２７】
前記スリットは前記ＬＯＧ型信号ラインの上またはそのＬＯＧ型信号ラインの間において前記保護膜及びゲート絶縁膜を貫いて形成された
ことを特徴とする請求項２６記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２８】
前記スリット内には透明導電パターンが残存する
ことを特徴とする請求項１５記載の表示素子用薄膜トランジスタ基板の製造方法。
【請求項２９】
前記スリット形成時、前記フォトレジストパターンのエッジ部が前記保護膜のエッジ部より突出されるように、その保護膜を過エッチングする
ことを特徴とする請求項１５記載の薄膜トランジスタ基板の製造方法。
【請求項３０】
前記信号ライン形成時、その信号ラインと接続されたショーティングバーを形成する段階をさらに含んで、前記スリットは前記ショーティングバーの間にも形成された
ことを特徴とする請求項１５記載の薄膜トランジスタ基板の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示素子に適用される薄膜トランジスタ基板とその製造方法に関するもので、特に工程を単純化することができる薄膜トランジスタ基板及びその製造方法に関するものである。
【背景技術】
【０００２】
液晶表示装置は電界を利用して液晶の光透過率を調節することによって画像を表示する。このため、液晶表示装置は液晶セルがマトリックス状に配列された液晶パネルと、液晶パネルを駆動するための駆動回路とを具備する。
【０００３】
液晶パネルは、互いに対向する薄膜トランジスタ基板及びカラーフィルター基板と、二つの基板の間に注入された液晶と、二つの基板の間のセルギャップを維持させるスペーサとを具備する。
【０００４】
薄膜トランジスタ基板は、ゲートライン及びデータラインと、そのゲートラインとデータラインの交差部ごとにスイッチ素子として形成された薄膜トランジスタと、液晶セル単位に形成されて薄膜トランジスタに接続された画素電極と、その上に塗布された背向膜から構成される。ゲートラインとデータラインは、それぞれのパッド部を通じて駆動回路から信号の供給を受ける。薄膜トランジスタは、ゲートラインに供給されるスキャン信号に応答してデータラインに供給される画素信号を画素電極に供給する。
【０００５】
カラーフィルター基板は、液晶セル単位に形成されたカラーフィルターと、カラーフィルターの間の区分及び外部光反射のためのブラックマトリックスと、液晶セルに共通して基準電圧を供給する共通電極と、その上に塗布される背向膜から構成される。
【０００６】
液晶パネルは、薄膜トランジスタ基板とカラーフィルター基板を別に製作して合着した後、液晶を注入して封入することによって完成する。
【０００７】
このような液晶パネルにおいて、薄膜トランジスタ基板の製造は、半導体工程を含むことと同時に複数のマスク工程を要するので、製造工程が複雑で液晶パネルの製造単価上昇の主要な原因になっている。これを解決するために、薄膜トランジスタ基板の製造はマスク工程数を減らす方向に発展している。これは一つのマスク工程が薄膜蒸着工程、洗浄工程、フォトリソグラフィ工程、エッチング工程、フォトレジスト剥離工程、検査工程などのような多くの工程を含んでいるからである。これに伴い、最近には薄膜トランジスタ基板の製造の際、標準マスク工程であった５マスク工程で一つのマスク工程を減らした４マスク工程が台頭している。
【０００８】
図１は４マスク工程を採用した薄膜トランジスタ基板を例として図示した平面図で、図２は図１に図示された薄膜トランジスタ基板をＩ−Ｉ'線に沿って切断して図示した断面図である。
【０００９】
図１及び図２に図示された薄膜トランジスタ基板は、下部基板４２上にゲート絶縁膜４４を間に置いて互いに交差するように形成されたゲートライン２及びデータライン４と、その交差部ごとに形成された薄膜トランジスタ６と、その交差構造によって定義されたセル領域に形成された薄膜トランジスタ６に接続される画素電極１８とを具備する。また、薄膜トランジスタ基板は、画素電極１８と前段ゲートライン２の重畳部に形成されたストレージキャパシタ２０と、ゲートライン２に接続されるゲートパッド部２６と、データライン４に接続されるデータパッド部３４とを具備する。
【００１０】
薄膜トランジスタ６はゲートライン２に供給されるスキャン信号に応答してデータライン４に供給される画素信号が画素電極１８に充電されて維持されるようにする。このために、薄膜トランジスタ６は、ゲートライン２に接続されたゲート電極８と、データライン４に接続されたソース電極１０と、画素電極１６に接続されたドレイン電極１２と、ゲート電極８と重畳されてソース電極１０とドレイン電極１２の間にチャンネルを形成する活性層１４とを具備する。
【００１１】
このようにソース電極１０とドレイン電極１２の間のチャンネル部を含む活性層１４は、データライン４、データパッド下部電極３６、ストレージ電極２２とも重畳されるように形成される。このような活性層１４上には、データライン４、ソース電極１０及びドレイン電極１２、データパッド下部電極３６、ストレージ上部電極２２とオーミック接触のためのオーミック接触層４８がさらに形成される。
【００１２】
画素電極１８は、保護膜５０を貫く第１コンタクトホール１６を通じて薄膜トランジスタ６のドレイン電極１２と接続される。画素電極１８は、充電された画素信号により図示しない上部基板に形成される共通電極と電位差を発生させるようになる。この電位差により、薄膜トランジスタ基板と上部基板の間に位置する液晶が誘電異方性により回転するようになり、図示しない光源から画素電極１８を経由して入射される光を上部基板の方に透過させるようになる。
【００１３】
ストレージキャパシタ２０は、前段ゲートライン２と、そのゲートライン２とゲート絶縁膜４４、活性層１４及びオーミック接触層４８を間に置いて重畳されるストレージ上部電極２２と、そのストレージ上部電極２２と保護膜５０を間に置いて重畳されることと同時に、その保護膜５０に形成された第２コンタクトホール２４を経由して接続された画素電極２２から構成される。このようなストレージキャパシタ２０は画素電極１８に充電された画素信号が次画素信号が充電されるまで安定的に維持されるようにする。
【００１４】
ゲートライン２はゲートパッド部２６を通じてゲートドライバ（図示しない）と接続される。ゲートパッド部２６はゲートライン２から延長されるゲート下部電極２８と、ゲート絶縁膜４４及び保護膜５０を貫く第３コンタクトホール３０を通じてゲート下部電極２８に接続されたゲートパッド上部電極３２から構成される。
【００１５】
データライン４はデータパッド部３４を通じてデータドライバ（図示しない）と接続される。データパッド部３４はデータライン４から延長されるデータ下部電極３６と、保護膜５０を貫く第４コンタクトホール３８を通じてデータパッド３６と接続されたデータパッド上部電極４０から構成される。
【００１６】
このような構成を持つ薄膜トランジスタ基板の製造方法を４マスク工程を利用して詳細には、図３Ａ乃至図３Ｄに図示されるものとなる。
【００１７】
図３Ａを参照すると、第１マスク工程を利用して下部基板４２上にゲートライン２、ゲート電極８、ゲートパッド下部電極２８を含むゲート金属パターンが形成される。
【００１８】
詳細には詳細には、下部基板４２上にスパッタリング方法などの蒸着方法を通じてゲート金属層が形成される。次に、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることによって、ゲートライン２、ゲート電極８、ゲートパッド下部電極２８を含むゲート金属パターンが形成される。ゲート金属としては、クロム（Cr）、モリブデン（Mo）、アルミニウム系金属などが単一層または二層構造で利用される。
【００１９】
図３Ｂを参照すると、ゲート金属パターンが形成された下部基板４２上にゲート絶縁膜４４が塗布される。また、第２マスク工程を利用してゲート絶縁膜４４上に活性層１４及びオーミック接触層４８を含む半導体パターンと、データライン４、ソース電極１０、ドレイン電極１２、データパッド下部電極３６、ストレージ電極２２を含むソース／ドレイン金属パターンが順次形成される。
【００２０】
詳細には、ゲート金属パターンが形成された下部基板４２上に、PECVD、スパッタリングなどの蒸着方法を通じてゲート絶縁膜４４、非晶質シリコン層、n+非晶質シリコン層、そしてソース／ドレイン金属層が順次形成される。ここで、ゲート絶縁膜４４の材料としては、酸化シリコン（SiOx）または窒化シリコン（SiNx）などの無機絶縁物質が利用される。ソース／ドレイン金属としては、モリブデン（Mo）、チタン、タンタル、モリブデン合金（Moalloy）などが利用される。
【００２１】
次に、ソース／ドレイン金属層上に第２スクを利用したフォトリソグラフィ工程でフォトレジストパターンを形成するようになる。この場合、第２マスクでは薄膜トランジスタのチャンネル部に回折露光部を持つ回折露光マスクを利用することによってチャンネル部のフォトレジストパターンが他のソース／ドレインパターン部より低い高さを持つようにする。
【００２２】
次に、フォトレジストパターンを利用した湿式エッチング工程でソース／ドレイン金属層がパターニングされることによって、データライン４、ソース電極１０、そのソース電極１０と一体化されたドレイン電極１２、ストレージ電極２２を含むソース／ドレイン金属パターンが形成される。
【００２３】
その後、同一なフォトレジストパターンを利用した乾式エッチング工程でn+非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによってオーミック接触層４８と活性層１４が形成される。
【００２４】
また、アッシング（Ashing）工程でチャンネル部において相対的に低い高さを持つフォトレジストパターンが除去された後、乾式エッチング工程でチャンネル部のソース／ドレイン金属パターン及びオーミック接触層４８がエッチングされる。これによって、チャンネル部の活性層１４が露出してソース電極１０とドレイン電極１２が分離する。
【００２５】
次に、ストリップ工程でソース／ドレインパターン部上に残っているフォトレジストパターンが除去される。
【００２６】
図３Ｃを参照すると、ソース／ドレイン金属パターンが形成されたゲート絶縁膜４４上に第３マスク工程を利用して第１乃至第４コンタクトホール（１６,２４,３０,３８）を含む保護膜５０が形成される。
【００２７】
詳細には、ソース／ドレイン金属パターンが形成されたゲート絶縁膜４４上にPECVDなどの蒸着方法で保護膜５０が全面形成される。次に、保護膜５０が第３マスクを利用したフォトリソグラフィ工程とエッチング工程にパターニングされることによって第１乃至第４コンタクトホール（１６,２４,３０,３８）が形成される。第１コンタクトホール１６は保護膜５０を貫いてドレイン電極１２が露出するように形成され、第２コンタクトホール２４は保護膜５０を貫いてストレージ上部電極２２が露出するように形成される。第３コンタクトホール３０は保護膜５０及びゲート絶縁膜４４を貫いてゲートパッド下部電極２８が露出するように形成される。第４コンタクトホール３８は保護膜５０を貫いてデータパッド上部電極３６が露出するように形成される。
【００２８】
保護膜５０の材料としては、ゲート絶縁膜４４のような無機絶縁物質や、誘電常数が小さなアクリル（acryl）系有機化合物、BCBまたはPFCBなどのような有機絶縁物質が利用される。
【００２９】
図３Ｄを参照すると、第４マスク工程を利用して保護膜５０上に画素電極１８、ゲートパッド上部電極３２、データパッド上部電極４０を含む透明導電膜パターンが形成される。
【００３０】
保護膜５０上にスパッタリングなどの蒸着方法で透明導電膜が塗布される。次に、第４マスクを利用したフォトリソグラフィ工程とエッチング工程を通じて透明導電膜がパターニングされることによって、画素電極１８、ゲートパッド上部電極３２、データパッド上部電極４０を含む透明導電膜パターンが形成される。画素電極１８は第１コンタクトホール１６を通じてドレイン電極１２と電気的に接続され、第２コンタクトホール２４を通じて前段ゲートライン２と重畳されるストレージ上部電極２２と電気的に接続される。ゲートパッド上部電極３２は第３コンタクトホール３０を通じてゲートパッド下部電極２８と電気的に接続される。データパッド上部電極４０は第４コンタクトホール３８を通じてデータ下部電極３６と電気的に接続される。ここで、透明導電膜の材料としては、インジウムスズ酸化物（IndiumTinOxide:ITO）やスズ酸化物（TinOxide:TO）またはインジウム亜鉛酸化物（IndiumZincOxide:IZO）などが利用される。
【００３１】
このように従来の薄膜トランジスタ基板及びその製造方法は４マスク工程を採用することによって５マスク工程を利用した場合より、製造工程数を減らすことと同時にそれに比例する製造単価を節減することができるようになる。しかし、４マスク工程も相変らず製造工程が複雑で原価節減に限界があるから、製造工程をさらに単純化して製造単価をさらに減らすことができる薄膜トランジスタ基板及びその製造方法が要求される。
【発明の開示】
【発明が解決しようとする課題】
【００３２】
したがって、本発明の目的はリフトオフ工程を利用することによって工程を単純化することができる表示素子用薄膜トランジスタ基板及びその製造方法を提供するものである。
【００３３】
本発明の他の目的はリフトオフ能力を高めることができる表示素子用薄膜トランジスタ基板及びその製造方法を提供するものである。
【課題を解決するための手段】
【００３４】
上記目的を達成するために、本発明に係る表示素子用薄膜トランジスタ基板は、複数の薄膜トランジスタに信号を供給する複数の信号ラインと、ストリッパの浸透のために前記信号ラインの上または前記信号ラインの間の保護膜に形成されたスリットとを具備する。
【００３５】
前記スリットは前記薄膜トランジスタ及び画素電極が形成された表示領域を除いた非表示領域に形成される。
【００３６】
前記表示領域の信号ラインは前記薄膜トランジスタと接続されてゲート絶縁膜を間に置いて交差して画素領域を定義するゲートライン及びデータラインを具備して、前記画素電極は前記画素領域で前記保護膜と境界を成して形成される。
【００３７】
前記スリットは、前記ゲートラインとゲートリンクを経由して接続されたゲートパッドの間、またはゲートリンクの間で前記保護膜及びゲート絶縁膜を貫いて形成される。
【００３８】
前記ゲートパッドは前記ゲートリンクと接続されたゲートパッド下部電極と、前記ゲートパッド下部電極の上のゲート絶縁膜及び保護膜を貫いて形成された複数のコンタクトホールと、前記コンタクトホール内で前記保護膜と境界を成して形成されたゲートパッド上部電極と、を具備する。
【００３９】
前記ゲートパッドの間のスリットは前記ゲートパッド上部電極と隣接した領域を回避するように分離して形成される。
【００４０】
前記ゲートパッドの間のスリットは前記ゲートリンクの間に延長される。
【００４１】
前記スリットは、前記データラインとデータリンクを経由して接続されたデータパッドの間、またはデータリンクの間で前記保護膜及びゲート絶縁膜を貫いて形成される。
【００４２】
前記データパッドは前記データリンクと接続されたデータパッド下部電極と、前記データパッド下部電極の上の保護膜を貫いて形成された複数のコンタクトホールと、前記コンタクトホール内で前記保護膜と境界を成して形成されたデータパッド上部電極と、を具備する。
【００４３】
前記データパッドの間のスリットは前記データパッド上部電極と隣接した領域を回避するように分離して形成される。
【００４４】
前記データパッドの間のスリットは前記データリンクの間に延長される。
【００４５】
前記データリンクの間のスリットは複数個ずつのデータリンクを間に置いて形成される。
【００４６】
前記スリットは前記非表示領域に形成されて前記ゲートライン及びデータラインを駆動するドライバに必要な駆動信号を供給するＬＯＧ型信号ラインの上またはそのＬＯＧ型信号ラインの間で前記保護膜及びゲート絶縁膜を貫いて形成される。
【００４７】
前記スリット内には透明導電パターンが残存するようになる。
【００４８】
前記信号ラインをオードとイーブンに分離して接続されたショーティングバーをさらに具備して、前記スリットは前記ショーティングバーの間にも形成される。
【００４９】
本発明に係る表示素子用薄膜トランジスタ基板の製造方法は、薄膜トランジスタとともにその薄膜トランジスタに信号を供給して複数の信号ラインを形成する段階と、前記信号ラインを覆った絶縁膜を形成した後フォトレジストパターンを利用して前記信号ラインの上またはその信号ラインの間の絶縁膜にスリットを形成する段階と、前記スリットを経由して浸透したストリッパにより前記フォトレジストパターンを除去する段階とを含む。
【００５０】
また、本発明に係る表示素子用薄膜トランジスタ基板の製造方法は、薄膜トランジスタとともにその薄膜トランジスタに信号を供給して複数の信号ラインを、ゲート絶縁膜を間に置くように形成する段階と、前記ゲート絶縁膜の上に前記薄膜トランジスタ及び信号ラインを覆う保護膜を形成する段階と、フォトレジストパターンを利用して前記保護膜及びゲート絶縁膜をパターニングしながら前記複数の信号ラインの上またはその信号ラインの間にスリットを形成する段階と、前記フォトレジストパターンが存在する保護膜の上に透明導電膜を形成する段階と、前記スリットを通じて浸透したストリッパにより前記透明導電膜が覆わせたフォトレジストパターンを除去して画素電極を形成する段階とを含む。
【００５１】
前記信号ライン形成時、前記薄膜トランジスタと接続されて前記ゲート絶縁膜を間に置いて交差して画素領域を定義するゲートライン及びデータラインを形成する。
【００５２】
前記信号ライン形成時、前記非表示領域において前記ゲートラインと接続されたゲートリンク、そのゲートリンクと接続されたゲートパッド下部電極を形成する段階と、前記スリット形成時、前記ゲートパッド下部電極の上のゲート絶縁膜及び保護膜を貫く複数のコンタクトホールを形成する段階と、前記画素電極形成時、前記複数のコンタクトホール内で前記保護膜と境界を成すゲートパッド上部電極を形成する段階をさらに含んで、前記スリットは前記ゲートパッドの間またはゲートリンクの間で前記保護膜及びゲート絶縁膜を貫くように形成される。
【００５３】
前記信号ライン形成時、前記非表示領域において前記データラインと接続されたデータリンク、そのデータリンクと接続されたデータパッド下部電極を形成する段階と、前記スリット形成時、前記データパッド下部電極の上の保護膜を貫く複数のコンタクトホールを形成する段階と、前記画素電極形成時、前記複数のコンタクトホール内で前記保護膜と境界を成すデータパッド上部電極を形成する段階をさらに含んで、前記スリットは前記データラインとデータリンクを経由して接続されたデータパッドの間、またはデータリンクの間で前記保護膜及びゲート絶縁膜を貫いて形成される。
【００５４】
前記信号ライン形成時、前記非表示領域に前記ゲートライン及びデータラインを駆動するドライバに必要な駆動信号を供給するＬＯＧ型信号ラインを形成する段階をさらに含んで、前記スリットは前記ＬＯＧ型信号ラインの上またはそのＬＯＧ型信号ラインの間で前記保護膜及びゲート絶縁膜を貫いて形成される。
【００５５】
前記スリット形成時、前記フォトレジストパターンのエッジ部が前記保護膜のエッジ部より突出されるようにその保護膜を過エッチングする。
【００５６】
前記信号ライン形成時、その信号ラインをオードとイーブンに分離して接続されたショーティングバーを形成する段階をさらに含んで、前記スリットは前記ショーティングバーの間にも形成される。
【発明の効果】
【００５７】
本発明に係る薄膜トランジスタ基板及びその製造方法は、リフトオフ工程を適用して３マスク工程で工程を単純化させることによって製造原価を節減することができることと同時に製造収率を高めることができるようになる。
【００５８】
特に、本発明に係る薄膜トランジスタ基板及びその製造方法は、信号ラインの上及び信号ラインの間の保護膜にストリッパの浸透経路である複数のスリットを形成することによって透明導電膜が覆われたフォトレジストパターンのリフトオフ能力を効果的に進めることができるようになる。
【発明を実施するための最良の形態】
【００５９】
以下、本発明の望ましい実施例を図４乃至図１０Ｃを参照して詳細に説明する事にする。
【００６０】
図４は本発明の実施例に係る薄膜トランジスタ基板を図示した平面図で、図５は図４に図示された薄膜トランジスタ基板をIII−III'線、IV−IV'線、Ｖ−Ｖ'線に沿って切断して図示した断面図である。
【００６１】
図４及び図５に図示された薄膜トランジスタ基板は、下部基板１４２上にゲート絶縁膜１４４を間に置いて交差するように形成されたゲートライン１０２及びデータライン１０４と、その交差部ごとに形成された薄膜トランジスタ１０６と、その交差構造に用意された画素領域に形成された画素電極１１８とを具備する。また、薄膜トランジスタ基板は、画素電極１１８と接続された第１及び第２ストレージ上部電極（１２２,１２４）と前段ゲートライン１０２の重畳部に形成されたストレージキャパシタ１２０と、ゲートライン１０２に接続されるゲートパッド１２６と、データライン１０４に接続されるデータパッド１３４とを具備する。
【００６２】
薄膜トランジスタ１０６は、ゲートライン１０２と接続されたゲート電極１０８と、データライン１０４と接続されたソース電極１１０と、ソース電極１１０と対向するように位して画素電極１１８と接続されたドレイン電極１１２と、ゲート絶縁膜１４４を間に置いてゲート電極１０８と重畳されるように形成されてソース電極１１０とドレイン電極１１２の間にチャンネルを形成する活性層１１４、ソース電極１１０及びドレイン電極１１２とのオーミック接触のためにチャンネル部を除いた活性層１１４上に形成されたオーミック接触層１４６とを具備する。そして、活性層１１４及びオーミック接触層１４６は、データライン１０４、データパッド下部電極１３６、第１ストレージ上部電極１２２とも重畳されるように形成される。
【００６３】
ゲートライン１０２とデータライン１０４の交差で定義された画素領域には保護膜１５０及びゲート絶縁膜１４４を貫く画素ホール１６０が形成される。画素電極１１８はその画素ホール１６０内で保護膜１５０と境界を成して形成される。また、画素電極１１８は画素ホール１６０の形成時に露出した部分がエッチングされたドレイン電極１１２と側面接続される。
【００６４】
ストレージキャパシタ１２０は、ストレージ下部電極役目をする前段ゲートライン１０２と、そのストレージ下部電極とゲート絶縁層１４４を間に置いて重畳された第１及び第２ストレージ上部電極（１２２,１２５）とを具備する。画素電極１１８は、画素ホール１６０の形成時、露出部分がエッチングになった第１ストレージ上部電極１２２と側面接続される。第２ストレージ上部電極１２５は前段ゲートライン１０２との重畳部でオーミック接触層１４６、活性層１１４、第１ストレージ上部電極１２２を貫く第１コンタクトホール１２４内に形成されて第１ストレージ上部電極１２２と側面接続される。これによって、ゲートライン１０２との間にゲート絶縁膜１４４のみを具備する第２ストレージ上部電極１２２により電極間隔の減少でストレ−ジキャパシタ１２０の用量が増加される長所を持つ。
【００６５】
ゲートパッド１２６は、ゲートライン１０２から延長されたゲートパッド下部電極１２８と、保護膜１５０及びゲート絶縁膜１４４を貫く第１コンタクトホール１３０内に形成されてゲートパッド下部電極１２８と接続されたゲートパッド上部電極１３２から構成される。
【００６６】
データパッド１３４は、データライン１０４から延長されたデータパッド下部電極１３６と、保護膜１５０、データパッド下部電極１３６、オーミック接触層１４６、活性層１１４を貫く第２コンタクトホール１３８内に形成されてデータパッド下部電極１３６の側面と接続されたデータパッド上部電極１４０から構成される。
【００６７】
このような構成を持つ本発明に係る薄膜トランジスタ基板は、リフトオフ（Lift−off）工程適用で図６Ａ乃至図６Ｆに図示されるように３マスク工程で形成される。
【００６８】
図６Ａを参照すると、第１マスク工程で下部基板１４２上にゲートライン１０２、ゲートライン１０２と接続されたゲート電極１０８及びゲートパッド下部電極１２８を含むゲート金属パターンが形成される。
【００６９】
詳細には、下部基板１４２上にスパッタリング方法などの蒸着方法を通じてゲート金属層が形成される。次に、第１マスクを利用したフォトリソグラフィ工程とエッチング工程でゲート金属層がパターニングされることによって、ゲートライン１０２、ゲート電極１０８、ゲートパッド下部電極１２８を含むゲート金属パターンが形成される。ここで、ゲート金属としては、Cr、MoW、Cr／Al、Cu、Al（Nd）、Mo／Al、Mo／Al（Nd）、Cr／Al（Nd）などが利用される。
【００７０】
図６Ｂを参照すると、ゲート絶縁膜（１４４Ａ）が形成された後、第２マスク工程で活性層１１４及びオーミック接触層１４６を含む半導体パターンと、データライン１０４、ソース電極１１０、ドレイン電極１１２、データパッド下部電極１３６、ゲートライン１０２と重畳された第１ストレージ上部電極１２２を含むソース／ドレイン金属パターンが形成される。
【００７１】
ゲート金属パターンが形成された下部基板１４２上に、PECVD、スパッタリングなどの蒸着方法を通じてゲート絶縁膜（１４４Ａ）、非晶質シリコン層、n+非晶質シリコン層、ソース／ドレイン金属層が順次形成される。ここで、ゲート絶縁膜（１４４Ａ）の材料としては、酸化シリコン（SiOx）または窒化シリコン（SiNx）などの無機絶縁物質が利用される。ソース／ドレイン金属としては、Cr、MoW、Cr／Al、Cu、Al（Nd）、Mo／Al、Mo／Al（Nd）、Cr／Al（Nd）などが利用される。
【００７２】
次に、ソース／ドレイン金属層上にフォトレジストを全面塗布した後、部分露光マスクである第２マスクを利用したフォトリソグラフィ工程で薄膜トランジスタのチャンネル部において相対的に低い高さを持つフォトレジストパターンが形成される。このようなフォトレジストパターンを利用した湿式エッチング工程でソース／ドレイン金属層がパターニングされることによって、データライン１０４、薄膜トランジスタ部のソース電極１１０及びそれと一体化されたドレイン金属パターン１１２、ゲートライン１０２と重畳された第１ストレ−ジ上部電極１２２を含むソース／ドレイン金属パターンが形成される。
【００７３】
次に、同一なフォトレジストパターンを利用した乾式エッチング工程でn+非晶質シリコン層と非晶質シリコン層が同時にパターニングされることによって、オーミック接触層１４６と活性層１１４が前記ソース／ドレイン金属パターンに沿って形成された構造を持つようになる。
【００７４】
次に、アッシング（Ashing）工程で相対的に低い高さを持つチャンネル部のフォトレジストパターンが除去された後、乾式エッチング工程でチャンネル部のソース／ドレイン金属パターン及びオーミック接触層１４６がエッチングになることによって、ソース電極１１０とドレイン電極１１２が互いに分離して活性層１１４が露出する。
【００７５】
また、ストリップ工程でソース／ドレイン金属パターン部分に残っていたフォトレジストパターンが皆除去される。
【００７６】
図６Ｃ乃至図６Ｆを参照すると、全面的な保護膜（１５０Ａ）の形成後、第３マスク工程で全面的な保護膜（１５０Ａ）及びゲート絶縁膜（１４４Ａ）がパターニングされることによって、画素ホール１６０と、第１乃至第３コンタクトホール（１２４,１３０,１３８）が形成される。次に、。リフトオフ（Lift−off）工程で画素電極１１８、ゲートパッド上部電極１３２、データパッド上部電極１４０、第２ストレ−ジ上部電極１２５を含む透明導電パターンが形成される。
【００７７】
詳細には、図６Ｃのようにソース／ドレイン金属パターンが形成された全面的なゲート絶縁膜（１４４Ａ）上に全面的な保護膜（１５０Ａ）が形成される。保護膜（１５０Ａ）の材料としては、前記ゲート絶縁膜（１４４Ａ）と類似の無機絶縁物質や、有機絶縁物質が利用される。また、全面的な保護膜（１５０Ａ）上に第３マスクを利用したフォトリソグラフィ工程で保護膜（１５０Ａ）が存在しなければならない部分にフォトレジストパターン１５２が形成される。
【００７８】
その後、前記フォトレジストパターン１５２を利用した乾式エッチング工程で全面的な保護膜（１５０Ａ）及びゲート絶縁膜（１４４Ａ）がパターニングされることによって、図６Ｄのように画素ホール１６０、第１乃至第３コンタクトホール（１２４,１３０,１３８）を持つ保護膜１５０及びゲート絶縁膜１４４が形成される。この場合、ソース／ドレイン金属が乾式エッチングでエッチングになる材質の場合、フォトレジストパターン１５２と重畳されないドレイン電極１１２、第１ストレージ上部電極１２２、データパッド上部電極１３６の一部分がソース／ドレイン金属パターンの一部分がその下のオーミック接触層１４６及び活性層１１４のようにエッチングになる。
【００７９】
次に、図６Ｅのように前記フォトレジストパターン１５２が存在する薄膜トランジスタ基板上に透明導電膜１５４がスパッタリングなどのような蒸着方法で全面形成される。透明導電膜１５４としては、インジウムスズ酸化物（IndiumTinOxide:ITO）やスズ酸化物（TinOxide:TO）またはインジウム亜鉛酸化物（IndiumZincOxide:IZO）、SnO2などが利用される。
【００８０】
また、リフトオフ工程でフォトレジストパターン１５２とその上の透明導電膜１５４が一緒に除去されることによって図６Ｆのように画素電極１１８、ゲートパッド上部電極１３２、データパッド上部電極１４０、第２ストレ−ジ上部電極１２５を含む透明導電パターンが形成される。この時、保護膜１５０を貫くように形成された画素ホール１６０と、第１乃至第３コンタクトホール（１２４,１３０,１３８）はストリッパの浸透経路（Ａ）に利用されてフォトレジストパターン１５２が易しく保護膜１５０から分離することができるようにする。画素電極１１８は画素ホール１６０内でパターニングされた保護膜１５０と境界を成して形成されてドレイン電極１１２及び第１ストレージ上部電極１２２と側面接続される。第２ストレージ上部電極１２５は第１コンタクトホール１２４内でパターニングされた保護膜１５０と境界を成して形成されて第１ストレージ上部電極１２２と側面接続される。ゲートパッド上部電極１３２は第２コンタクトホール１３０内でパターニングされた保護膜１５０と境界を成して形成されて、下のゲートパッド下部電極１２８と接続される。データパッド上部電極１３２は第３コンタクトホール１３８内でパターニングされた保護膜１５０と境界を成して形成されてデータパッド下部電極１３６と側面接続される。
【００８１】
このように、本発明に係る薄膜トランジスタ基板は、ゲート金属パターンを形成する第１マスク工程と、半導体パターンとソース／ドレイン金属パターンを形成する第２マスク工程と、保護膜及びゲート絶縁膜をパターニングしてリフトオフ工程で透明導電パターンを形成する第３マスク工程で形成される。これによって、本発明はマスク工程数の減少で工程を単純化して製造原価を節減することができるようになる。
【００８２】
さらに、本発明に係る薄膜トランジスタ基板及びその製造方法は、透明導電膜が覆われたフォトレジストパターンを基板から分離し出すリフトオフ能力を高めるために、保護膜にストリッパ（Stripper）の浸透経路であるスリット（Slit）を追加的に形成するようになる。スリットはフォトレジストパターンを通じて形成されてフォトレジストパターンと保護膜の境界部でストリッパが易しく浸透することができる経路を用意することによって、そのフォトレジストパターンのリフトオフ能力を進めるようになる。このようなスリットは薄膜トランジスタ及び画素電極が形成される表示領域より非表示領域に形成される。これは、表示領域では図６Ｅのように相対的に広い面積の画素ホール１６０などによりストリッパの浸透経路（Ａ）が十分な反面、非表示領域では相対的に小さな面積のゲートパッド１２６及びデータパッド１３４のコンタクトホール（１３０,１３８）のようにストリッパの浸透経路が十分ではないからである。以下、図７Ａ乃至図１１Ｃを参照して薄膜トランジスタ基板にストリッパの浸透経路、すなわちスリットを形成した場合を例として説明する事にする。
【００８３】
図７Ａ及び図７Ｂは、非表示領域のゲートパッド領域を部分的に図示したものであり、ゲートパッド領域は互いに並列に形成された複数のゲートパッド３０５を具備する。
【００８４】
ゲートパッド３０５は、ゲートパッド下部電極３００と、保護膜３２４及びゲート絶縁膜３２２を貫く複数のコンタクトホール内に形成されてゲートパッド下部電極３００と接続されたゲートパッド上部電極３０４から構成される。ゲートパッド下部電極３００はゲートリンク（図示しない）を経由して表示領域に形成されたゲートライン（図示しない）と接続される。また、ゲートパッド下部電極３００は薄膜トランジスタ基板製造以後、信号検査のためにパッド領域の外郭に備えられた偶数及び奇数のショーティングバー（３０２,３０３）と接続される。偶数ショーティングバー３０２は複数の偶数ゲートパッド下部電極３００と、奇数ショーティングバー３０３は複数の奇数ゲートパッド下部電極３００と共通接続される。奇数ショーティングバー３０３の垂直部（３０３Ａ）及び水平部（３０３Ｂ）はゲートパッド下部電極３００と同一なゲート金属で形成される。そして、ゲート金属で形成された偶数ショーティングバー３０２の垂直部（３０２Ｂ）はソース／ドレイン金属で形成された水平部（３０３Ｂ）とコンタクト電極３１０を通じて接続される。
【００８５】
また、ゲートパッド領域は信号ラインの上、信号ラインの間にストリッパの浸透経路に形成されたスリット３０６をさらに具備する。例えば、スリット３０６はゲートパッド３０５の間ごとに保護膜３２４及びゲート絶縁膜３２２を貫いて形成される。また、スリット３０６はゲートパッド３０５の間から分離して形成されたりする。例えば、スリット３０６はゲートパッド３０５の間の中、透明導電膜からなるゲートパッド上部電極３０４と隣接した領域を除いた他の領域に形成される。これはリフトオフ工程でスリット３０６に必然的に残存するようになる透明導電パターン３２６により左右に隣接したゲートパッド上部電極３０４の間にショート不良が発生することができる場合を防止するためである。このようなスリット３０６中、外郭部の方に向けたスリット３０６はショーティングバーの垂直部（３０２Ｂ,３０３Ｂ）の間まで延長されるとか、表示領域の方に向けたスリット（３０６Ｂ）もゲートリンク（図示しない）の間まで延長されるように形成される。このようなスリット３０６と一緒にゲートパッド上部電極３０４が形成されたコンタクトホールもストリッパの浸透経路に利用される。
【００８６】
図８Ａ及び図８Ｂは非表示領域のデータパッド領域をリンク部分を主として図示したもので、データパッド領域は互いに並列に形成された複数のデータパッド３１５及びデータリンク３１８を具備する。
【００８７】
データパッド３１５はデータパッド下部電極３１２と、保護膜３２４及びゲート絶縁膜３２２を貫く複数のコンタクトホール内に形成されてデータパッド下部電極３１２と接続されたデータパッド上部電極３１４から構成される。データパッド下部電極３１２は折り曲がった形状のデータリンク３１８を経由して表示領域に形成されたデータライン（図示しない）と接続される。そして、データパッド下部電極３１２は薄膜トランジスタ基板の製造以後、信号検査のためにパッド領域の外郭に備えられた偶数及び奇数ショーティングバー（図示しない）とも接続される。
【００８８】
また、データパッド領域は信号ラインの上、信号ラインの間にストリッパの浸透経路に形成されたスリット３１６をさらに具備する。例えば、スリット３１６はデータパッド３１５の間及びデータリンク３１８の間ごとに保護膜３２４及びゲート絶縁膜３２２を貫いて形成される。また、スリット３１６はデータパッド３１５の間及びデータリンク３１８の間から分離して形成される。例えば、スリット３１６はデータパッドの間の中、透明導電膜からなるデータパッド上部電極３１４と隣接した領域を除いた他の領域に形成される。そして、データパッド３１５の間から表示領域の方へ向けたスリット３１６はデータリンク３１６の間まで延長されるように形成される。また、スリット３１６は複数ヶずつのデータパッド３１５の間及びデータリンク３１６の間ごとに形成されたりする。このようなスリット３１６と一緒にデータパッド上部電極３１４が形成されたコンタクトホールもストリッパの浸透経路に利用される。
【００８９】
図９Ａ及び図９Ｂは非表示領域の中、ゲートパッド部とデータパッド部の間のＬＯＧ （LineOnGlass）領域を部分的に図示したものであり、ＬＯＧ領域は互いに独立に形成された複数のＬＯＧ型信号ライン２１０を具備する。
【００９０】
ＬＯＧ型信号ライン２１２はデータドライバが実裝になったデータテープキャリアパッケージ（TapeCarrierPackage;以下,TCP）を通じて供給されるゲート制御信号と電源信号をゲートドライバが実裝になったゲートTCPに供給する役目をする。具体的に、複数のＬＯＧ型信号ライン２１０のそれぞれはゲートロー電圧（VGL）、ゲートハイ電圧（VGH）、共通電圧（VCOM）、グラウンド電圧（GND）、ベース駆動電圧（VCC）のように電源部から供給される直流電圧と、ゲートスタートパルス（GSP）、ゲートシフトクロック信号（GSC）、ゲートイネーブル信号（GOE）のようにタイミング制御部から供給されるゲート制御信号のそれぞれを供給するようになる。このようなＬＯＧ型信号ライン２１０によりゲートTCPに装着するゲート印刷回路ボード（PrintedCircuitＢoard;以下,PCＢ）を省略することができる長所がある。
【００９１】
また、ＬＯＧ領域はＬＯＧ型信号ライン２１０の上、その信号ライン２１０の間にストリッパの浸透経路に形成されたスリット（２１４,２１６）をさらに具備する。例えば、ＬＯＧ型信号ライン２１０の上に形成されたスリット２１４と、ＬＯＧ型信号ライン２１０の間に形成されたスリット２１６は保護膜３２４及びゲート絶縁膜３２２を貫いて形成される。また、スリット（２１４,２１６）はＬＯＧ型信号ライン２１０の上の及びＬＯＧ型信号ライン２１０の間から複数個に分離して形成される。このようなスリット（２１４,２１６）にはリフトオフ工程上の透明導電パターン（２１３,２１５）が残存するようになる。
【００９２】
図１０Ａ乃至図１０Ｃは図７Ｂ、図８Ｂ、図９Ｂに図示されたゲート及びデータパッド領域、ＬＯＧ領域の製造方法を段階的に図示した断面図である。
【００９３】
図１０Ａを参照すると、ゲート金属パターンを形成する第１マスク工程でゲートパッド下部電極３００、ゲートリンク（図示しない）、ＬＯＧ型信号ライン２１０が一緒に形成されて、その上にゲート絶縁膜３２２が形成される。次に、ソース／ドレイン金属パターンと半導体パターンを形成する第２マスク工程でデータリンク３１８がデータパッド下部電極３１２と一緒にゲート絶縁膜３２２の上に形成される。この時、データリンク３１８及びデータパッド下部電極３１２の下にはオーミック接触層及び活性層を含む半導体層（図示しない）が存在するようになる。次に、保護膜３２４が形成されて、その上に第３マスク工程で保護膜３２４のパターニングのためのフォトレジストパターン３２８が形成される。フォトレジストパターン３２８は次のように保護膜３２４にコンタクトホール及びスリットが形成される部分でオープンになった形態を持つ。
【００９４】
図１０Ｂを参照すると、フォトレジストパターン３２８に沿って保護膜３２４及びゲート絶縁膜３２２がエッチングされてパッド部のコンタクトホール（図示しない）と一緒にスリット（３０６,３１６,２１４,２１６）が形成される。その後、フォトレジストパターン３２８が除去されない状態で透明導電膜３２５が塗布される。次に、ストリッパを利用して透明導電膜３２５が覆われたフォトレジストパターン３２８を除去することによって、コンタクトホール内のゲート及びデータパッド上部電極（３０４,３１４）と一緒に、図１０Ｃのようにスリット（３０６,３１６,２１４,２１６）内には透明導電膜パターン（３２６,３３０,２１３,２１５）が残存するようになる。この場合、保護膜３２４及びゲート絶縁膜３２２に形成されたスリット（３０６,３１６,２１４,２１６）とパッド部のコンタクトホールはストリッパの浸透経路（Ａ）に利用される。このようなストリッパの浸透経路（Ａ）を通じてフォトレジストパターン３２８と保護膜３２４の境界部で多くのストリッパが浸透することができるようになることによって、透明導電膜３２５が覆わせたフォトレジストパターン３２８は保護膜３２４から容易に分離することができるようになる。これは、保護膜３２４にスリット（３０６,３１６,２１４,２１６）及びコンタクトホールが形成された部分においては、保護膜３２４の過エッチングでフォトレジストパターン３２８のエッジ部が保護膜３２４のエッジ部より突出された形態を持つからである。また、突出されたフォトレジストパターン３２８のエッジ部により、それと保護膜３２４のエッジ部の間で直進性を持って蒸着された透明導電膜３２５がオープンされるとか、相対的に薄く蒸着されてストリッパが容易に浸透することができるからである。
【００９５】
上述したところのように、本発明に係る薄膜トランジスタ基板及びその製造方法は、リフトオフ工程を適用して３マスク工程で工程を単純化させることによって、製造原価を節減することができることと同時に製造収率を高めることができるようになる。
【００９６】
特に、本発明に係る薄膜トランジスタ基板及びその製造方法は、信号ラインの上及び信号ラインの間の保護膜にストリッパの浸透経路である複数のスリットを形成することによって、透明導電膜が覆われたフォトレジストパターンのリフトオフ能力を効果的に高めることができるようになる。
【００９７】
以上説明した内容を通じて当業者であれば、本発明の技術思想を逸脱しない範囲で多様な変更及び修正ができる。したがって、本発明の技術的範囲は明細書の詳細な説明に記載した内容に限定されるのではなく特許請求の範囲により決められなければならない。
【図面の簡単な説明】
【００９８】
【図１】従来の薄膜トランジスタ基板を部分的を図示した平面図。
【図２】図１に図示された薄膜トランジスタ基板をＩ−Ｉ'線に沿って切断して図示した断面図。
【図３Ａ】図２に図示された薄膜トランジスタ基板の製造方法を段階的に図示した断面図。
【図３Ｂ】図２に図示された薄膜トランジスタ基板の製造方法を段階的に図示した断面図。
【図３Ｃ】図２に図示された薄膜トランジスタ基板の製造方法を段階的に図示した断面図。
【図３Ｄ】図２に図示された薄膜トランジスタ基板の製造方法を段階的に図示した断面図。
【図４】本発明の実施例に係る薄膜トランジスタ基板を部分的に図示した平面図。
【図５】図４に図示された薄膜トランジスタ基板をII−II'線に沿って切断して図示した断面図。
【図６Ａ】図５に図示された薄膜トランジスタ基板の製造方法を段階的に説明するための断面図。
【図６Ｂ】図６Ａに続く工程の断面図。
【図６Ｃ】図６Ｂに続く工程の断面図。
【図６Ｄ】図６Ｃに続く工程の断面図。
【図６Ｅ】図６Ｄに続く工程の断面図。
【図６Ｆ】図６Ｅに続く工程の断面図。
【図７Ａ】本発明の他の実施例に係る薄膜トランジスタ基板のゲートパッド領域を部分的に図示した平面図。
【図７Ｂ】本発明の他の実施例に係る薄膜トランジスタ基板のゲートパッド領域を部分的に図示した断面図。
【図８Ａ】本発明の他の実施例に係る薄膜トランジスタ基板のデータパッド領域を部分的に図示した平面図。
【図８Ｂ】本発明の他の実施例に係る薄膜トランジスタ基板のデータパッド領域を部分的に図示した断面図。
【図９Ａ】本発明の他の実施例に係る薄膜トランジスタ基板のラインオンガラス領域を部分的に図示した平面図。
【図９Ｂ】本発明の他の実施例に係る薄膜トランジスタ基板のラインオンガラス領域を部分的に図示した断面図。
【図１０Ａ】図７Ｂ、図８Ｂ、図９Ｂに図示された薄膜トランジスタ基板の製造方法を段階的に説明するための断面図。
【図１０Ｂ】図１０Ａに続く断面図。
【図１０Ｃ】図１０Ｂに続く断面図。
【符号の説明】
【００９９】
２、１０２：ゲートライン、４、１０４：データライン、６、１０６：薄膜トランジスタ、８、１０８：ゲート電極、１０、１１０：ソース電極、１２、１１２：ドレイン電極、１４、１１４：活性層、１６、２４、３０、３８、１２５、１３０、１３８：コンタクトホール、１８、１１８：画素電極、２０、１２０：ストレージキャパシタ、２２、１２２：（第１）ストレ−ジ上部電極、２６、１２６、３０５：ゲートパッド、２８、１２８、３００：ゲートパッド下部電極、３２、１３２、３０４：ゲートパッド上部電極、３４、１３４、３１５：データパッド、３６、１３６、３１２：データパッド下部電極、４０、１４０、３１４：データパッド上部電極、４２、１４２、３２０：基板、４４、１４４、Ａ１４４Ａ、３２２：ゲート絶縁膜、４８、１４８：オーミック接触層、５０、１５０、Ａ１５０Ａ、３２４：保護膜、１５２、３２８：フォトレジストパターン、１２４：第２ストレージ上部電極、１６０：画素ホール、１５４、３２５：透明導電膜、、３０２：偶数ショーティングバー、３０２Ａ：偶数ショーティングバー水平部、３０２Ｂ：偶数ショーティングバー垂直部、３０３：奇数ショーティングバー、３０３Ａ：奇数ショーティングバー水平部、３０３Ｂ：奇数ショーティングバー垂直部、３１０：コンタクト電極、３１８：データリンク、３０６、３１６、２１４、２１６：スリット、３２６、３３０、２１３、２１５：透明導電パターン。
【図１】
2005128555.tif 000003
【図２】
2005128555.tif 000004
【図３Ａ】
2005128555.tif 000005
【図３Ｂ】
2005128555.tif 000006
【図３Ｃ】
2005128555.tif 000007
【図３Ｄ】
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【図４】
2005128555.tif 000009
【図５】
2005128555.tif 000010
【図６Ａ】
2005128555.tif 000011
【図６Ｂ】
2005128555.tif 000012
【図６Ｃ】
2005128555.tif 000013
【図６Ｄ】
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【図６Ｅ】
2005128555.tif 000015
【図６Ｆ】
2005128555.tif 000016
【図７Ａ】
2005128555.tif 000017
【図７Ｂ】
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【図８Ａ】
2005128555.tif 000019
【図８Ｂ】
2005128555.tif 000020
【図９Ａ】
2005128555.tif 000021
【図９Ｂ】
2005128555.tif 000022
【図１０Ａ】
2005128555.tif 000023
【図１０Ｂ】
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【図１０Ｃ】
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