(57)【要約】【課題】パターン寸法のずれ補正の補正処理効率の向上を図りマスクパターン補正の処理時間を短縮する。【解決手段】ウェハ上に所望のパターンが形成されるように設計パターンを補正するパターン補正方法において、各々の設計パターンにそれぞれ許容寸法変動量を規定し、前記各々の設計パターンにそれぞれ規定された前記許容寸法変動量に基づいて前記各々の設計パターンにそれぞれパターン補正条件を規定し、前記各々の設計パターンにそれぞれ規定された前記パターン補正条件に基づいて前記各々の設計パターンを補正する。【選択図】      図３
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【特許請求の範囲】
【請求項１】
ウェハ上に所望のパターンが形成されるように設計パターンを補正するパターン補正方法において、
各々の設計パターンにそれぞれ許容寸法変動量を規定する工程と、
前記各々の設計パターンにそれぞれ規定された前記許容寸法変動量に基づいて前記各々の設計パターンにそれぞれパターン補正条件を規定する工程と、
前記各々の設計パターンにそれぞれ規定された前記パターン補正条件に基づいて前記各々の設計パターンを補正する工程と、
を有することを特徴とするパターン補正方法。
【請求項２】
前記各々の設計パターンはゲートパターンあるいは配線パターンであることを特徴とする請求項１に記載のパターン補正方法。
【請求項３】
前記許容寸法変動量は、前記各々の設計パターンの幅、前記各々の設計パターンと隣接するスペースの幅、前記各々の設計パターンの素子領域からの伸長部の長さ、の少なくとも１つに基いて規定されることを特徴とする請求項１に記載のパターン補正方法。
【請求項４】
前記許容寸法変動量は、前記各々の設計パターンの角部と該角部以外の部分とで異なることを特徴とする請求項１に記載のパターン補正方法。
【請求項５】
前記補正する工程は、前記各々の設計パターンにそれぞれ規定された前記許容寸法変動量に基づいて用意された回路モデルを用いて前記各々の設計パターンを含む回路の回路動作のシミュレーションを行い、シミュレーション結果から所定の回路マージンを満たすか否かを判定し、満たすと判定されるまで補正を繰り返す工程であることを特徴とする請求項１に記載のパターン補正方法。
【請求項６】
前記補正する工程は、各々の設計パターンにそれぞれ規定された前記パターン補正条件に基づいて、前記各々の設計パターンとウェハ上にそれぞれ形成される所望のパターンとの寸法ずれがそれぞれの前記許容寸法変動量内に収まるように前記各々の設計パターンを補正する工程であることを特徴とする請求項１に記載のパターン補正方法。
【請求項７】
請求項１記載のパターン補正方法により補正された設計パターンのパターンデータを用いてフォトマスクを製造するフォトマスク製造方法。
【請求項８】
請求項７記載のフォトマスク製造方法により製造されたフォトマスクを用いて半導体装置を製造する半導体装置製造方法。
【請求項９】
請求項１記載のパターン補正方法により補正された設計パターンを検証するパターン検証方法において、
各々の補正後設計パターンに補正時それぞれ規定された許容寸法変動量に基づいて前記各々の補正後設計パターンにそれぞれパターン検証条件を規定する工程と、
前記各々の補正設計パターンにそれぞれ規定された前記パターン検証条件に基づいて前記各々の設計パターンを検証する工程と、
を有することを特徴とするパターン検証方法。
【請求項１０】
前記検証する工程は、各々の設計パターンにそれぞれ規定された前記パターン補正条件に基づいて、前記各々の設計パターンとウェハ上にそれぞれ形成される所望のパターンとの寸法ずれがそれぞれの前記許容寸法変動量内に収まっているか否かを検証する工程であることを特徴とする請求項９に記載のパターン検証方法。
【請求項１１】
請求項９記載のパターン検証方法により検証された設計パターンのパターンデータを用いてフォトマスクを製造するフォトマスク製造方法。
【請求項１２】
請求項１１記載のフォトマスク製造方法により製造されたフォトマスクを用いて半導体装置を製造する半導体装置製造方法。
【請求項１３】
それぞれ許容寸法変動量が規定された前記各々の設計パターンはウェハ上のそれぞれ異なる層に形成されるパターンの設計パターンであることを特徴とする請求項１に記載のパターン補正方法。
【請求項１４】
前記パターンデータ補正条件は、補正後の設計パターンデータにから算出されるウェハ上で仕上がりパターンと所望パターンとの寸法ずれにより補正を終了するか否かを判断する補正収束条件、前記設計パターンの補正領域の最小単位面積、前記設計パターンに対して許容される最大移動量、前記設計パターンの最小幅、および前記設計パターンに隣接する最小スペース幅の少なくとも1つを条件要素として含むことを特徴とする請求項１記載のパターン補正方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マスクパターン補正方法、マスクパターン検証方法、フォトマスク製造方法および半導体装置製造方法に関する。
【背景技術】
【０００２】
近年の半導体製造技術の進歩は非常に目覚しく、最小加工寸法０．１３μｍサイズの半導体装置が量産されている。このような微細化はマスクプロセス技術、光リソグラフィ技術、及びエッチング技術等の微細パターン形成技術の飛躍的な進歩により実現されている。
【０００３】
パターンサイズが十分大きい時代には、半導体ウェハ上に形成したいパターンの形状をそのまま設計パターンとして描き、その設計パターンに忠実なマスクパターンを作成し、そのマスクパターンを投影光学系によってウェハ上のレジスト膜に転写し、マスクパターンの転写されたレジスト膜をエッチングしてレジストパターンを形成し、このレジストパターンをマスクに用いてレジストパターンの下地層をエッチングすることによってほぼ設計パターン通りのパターンをウェハ上に形成することができた。しかしながら、パターンの微細化が進むにつれて、各プロセスでパターンを忠実に形成することが困難になってきており、ウェハ上に最終的に得られるパターン（仕上がりパターン）の寸法（仕上がり寸法）が設計パターンの寸法からずれてしまうという問題が生じてきた。換言すれば、仕上がりパターンの寸法マスクパターンの寸法からずれてしまうという問題が生じてきた。特に、微細加工を達成するために最も重要なリソグラフィプロセス及びエッチングプロセスにおいては、形成したいパターンの周辺のが、仕上がりパターンの寸法精度に大きく影響する。
【０００４】
このような仕上がりパターンの寸法とマスクパターンの寸法とのずれを補正して形成したいパターンの寸法が所望パターンの寸法に形成されるように、予め設計パターンに補助パターンを付加する光近接効果補正（ＯＰＣ：Ｏｐｔｉｃａｌ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）またはプロセス近接効果補正（ＰＰＣ：Ｐｒｏｃｅｓｓ  Ｐｒｏｘｉｍｉｔｙ  Ｃｏｒｒｅｃｔｉｏｎ）技術などが報告されており、これら補正技術はパターン形成において必須の技術となっている（例えば特許文献１、または、非特許文献１参照。）。
【０００５】
回路動作の高速化を実現するために、特に近年では、トランジスタのゲート寸法の微細化が、従来示されていた進展速度よりも早い速度で進んでおり、これにともなって、トランジスタのゲート寸法の許容変動量が小さくなっている。許容寸法変動量が小さくなると、ＯＰＣあるいはＰＰＣを用いたパターン補正処理において次のような問題が発生する。
【０００６】
まず、パターン補正を行なう最小対象領域すなわち単位グリッドを細かくする必要があり、それに伴ってマスクデータ量が増大する。
【０００７】
また、ルールベースＯＰＣでは、補正ルールの複雑化が避けられず、処理時間や検証時間が増大する。
【０００８】
更に、モデルベースＯＰＣでは、ウェハ上のパターン（仕上がりパターン）の寸法（仕上がり寸法）の予測精度の向上が重要となり、そのため、予測精度を向上させるためのシミュレーションに要する時間が増大する。
【０００９】
これらの問題は、ゲートの微細化においてのみならず、配線パターンの微細化においても同じである。
【００１０】
従来、回路設計は、トランジスタのゲート寸法が一律の割合の寸法変動量(例えば±１０%)もしくは一定の長さの寸法変動量(例えば±１５nm)を有するとする条件の回路モデルを用いたシミュレーションによって行われている。したがって、シミュレーションにより設計された回路の回路動作を保証するためには、該回路の各回路ユニットのトランジスタのゲート寸法と設計パターン寸法(換言すればマスクパターン寸法)との寸法ずれが全ての回路ユニットにわたって上記一律の割合の寸法変動量もしくは一定の長さの寸法変動量内に収まることが要求される。この一律の割合の寸法変動量あるいは一定の長さの寸法変動量は、全ての回路ユニットにおけるトランジスタの内最も厳しい許容寸法変動量の求められるトランジスタの許容寸法変動量に設定される。すなわち、回路動作を保証するためには、全ての回路ユニットにおけるトランジスタに対して、上記寸法ずれが、上記最も厳しい許容寸法変動量内に収まるように補正しなければならない。このため、補正に要する時間が長くなり、補正の処理効率を低下させていた。
【特許文献１】特開平９−１３９０６７号公報（第１１頁、図１）
【非特許文献１】Photomask Technology and Management. SPIE Vol. 2322, p374 - 386(1994)(Large Area Optical Proximity Correction using Pattern Based Corrections, D M Newmark, et al.)
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように、マスクパターンの作成においては、半導体装置の高速化要求でゲートや配線が微細化されると、許容寸法変動量も小さくなり、処理時間の増大が起こる。更に、ウェハ上での仕上がり寸法の予測精度の向上が必須となり、高精度化を実現するためのシミュレーションに要する時間が増大する。また、回路設計において、寸法許容変動の最も厳しい一律の許容変動量で回路条件を決定すると、マスクパターンの作成時にも、多大な時間を要するという問題があった。
【００１２】
本発明は、上記問題を解決するためになされたもので、パターン寸法のずれ補正の補正処理効率の向上を図ったマスクパターン補正方法、補正されたマスクパターンの検証方法、補正および検証されたフォトマスクの製造方法および製造されたフォトマスクを用いての半導体装置製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記課題を解決するため、本発明の第1の視点に係る、ウェハ上に所望のパターンが形成されるように設計パターンを補正するパターン補正方法は、各々の設計パターンにそれぞれ許容寸法変動量を規定する工程と、前記各々の設計パターンにそれぞれ規定された前記許容寸法変動量に基づいて前記各々の設計パターンにそれぞれパターン補正条件を規定する工程と、前記各々の設計パターンにそれぞれ規定された前記パターン補正条件に基づいて前記各々の設計パターンを補正する工程とを有することを特徴とする。
【００１４】
本発明第２の視点に係るフォトマスク製造方法は、上記第1の視点に係るパターン補正方法により補正された設計パターンのパターンデータを用いてフォトマスクを製造することを特徴とする。
【００１５】
本発明の第３の視点に係る半導体装置製造方法は、上記第２の視点に係るフォトマスク製造方法により製造されたフォトマスクを用いて半導体装置を製造することを特徴とする。
【００１６】
本発明の第４の視点に係る、上記第1の視点に係るパターン補正方法により補正された設計パターンを検証するパターン検証方法は、各々の補正後設計パターンに補正時それぞれ規定された許容寸法変動量に基づいて前記各々の補正後設計パターンにそれぞれパターン検証条件を規定する工程と、前記各々の補正設計パターンにそれぞれ規定された前記パターン検証条件に基づいて前記各々の設計パターンを検証する工程とを有することを特徴とする。
【００１７】
本発明の第５の視点に係るフォトマスク製造方法は、上記第４の視点に係るパターン検証方法により検証された設計パターンのパターンデータを用いてフォトマスクを製造することを特徴とする。
【００１８】
本発明の第６の視点に係る半導体装置製造方法は、上記第５の視点に係るフォトマスク製造方法により製造されたフォトマスクを用いて半導体装置を製造することを特徴とする。
【発明の効果】
【００１９】
本発明によれば、ターン寸法のずれ補正の補正処理効率の向上を図ったマスクパターン補正方法、補正されたマスクパターンの検証方法、補正および検証されたフォトマスクの製造方法および製造されたフォトマスクを用いての半導体装置製造方法を提供することができる。
【発明を実施するための最良の形態】
【００２０】
半導体回路においては、一般に、個々の回路ユニットの回路パターン(たとえば、ゲートパターン)に一律の許容寸法変動量を設定する必要はむしろ少なく、回路ユニット相互間で回路パターン設定される許容寸法変動量にはばらつきがある。
【００２１】
本発明の１実施形態では、マスクパターンの補正において、回路パターン（たとえば、ゲートパターン）について許容寸法変動量の異なる複数の回路モデルを用意し、その用意した複数の回路モデルの中から個々の回路ユニット毎に所望の許容寸法変動量の回路モデルを用いて回路動作をシミュレーションし、シミュレーション結果に応じて必要補正量パターン補正することにより、個々の回路ユニットの回路パターン（マスクパターン）からの寸法ずれを、所望の許容寸法変動量内に収めている。このように、個々の回路ユニット毎にそれぞれ所望の許容寸法変動量に基きパターン補正を行うので、個々の回路ユニットすべてについて一律の最も厳しい許容寸法変動量に基いてパターン補正を行う従来の補正方法に比べて補正効率が向上する。
【００２２】
さらに、個々の回路ユニット毎に、その決定された寸法許容変動量に基いて補正条件を設定し、その設定した補正条件にしたがって補正する。このように、個々の回路ユニット毎に、その決定された寸法許容変動量に基いて補正条件を設定し、その設定した補正条件に従って補正することにより、補正効率が一段と向上する。
【００２３】
以下、本発明の実施形態について、図面を参照しながら説明する。
【００２４】
本発明の第1の実施形態に係るマスクパターンの補正方法について、図１ないし図５を参照しながら説明する。
【００２５】
図１および図2は、それぞれ、ＭＯＳトランジスタのゲートパターン(回路パターン)を含む回路ユニットＡ、回路ユニットＢのパターンレイアウトを示している。図3乃至図５は補正方法のフローチャートである。
【００２６】
図１の回路ユニットＡのゲートパターンはその許容寸法変動量が±１０%内であり、図２の回路ユニットＢのゲートパターンはその許容寸法変動量が±１２%内であるとする。
【００２７】
補正フロー開始に先立って、回路パターン（たとえば、ゲートパターン）について許容寸法変動量の異なる複数の回路モデルを用意する。
【００２８】
ここで、回路ユニットＡのパターン（ゲート電極パターン）を補正する場合にについて図３を参照して説明する。
【００２９】
まず、回路ユニットＡを選択する（ステップＳ１１）。
【００３０】
回路ユニットＡに求められる許容寸法変動量が±１０%であるとすると、予め用意されている上記複数のＭＯＳモデル(回路モデル)の中から、許容寸法変動量が±１０%に設定されたＭＯＳモデルを選択する（ステップＳ１２）。
【００３１】
回路ユニットＡについて補正条件を規定する（ステップＳ１３）。すなわち、回路ユニットＡについてＭＯＳモデルの最速動作/最遅動作を定めるコーナー条件（限界条件）を決定する。コーナー条件は、ゲート寸法許容変動量や、デバイスパラメータの許容寸法変動量、プロセス変動量等を考慮して決定される条件である。さらに、外的要因電源変動や温度変動等の外的変動要因に係る最良条件/最悪条件を設定する。
【００３２】
上記選択されたＭＯＳモデルを用いて、回路ユニットＡの回路動作をシミュレーションし（ステップＳ１４）、動作速度やタイミングマージン等の回路性能の観点から所望に回路動作するか否か判別する（ステップＳ１５）。すなわち、マスクパターンからの回路ユニットＡのゲートパターンの寸法ずれが許容寸法変動量内にあるか否かを判別する。
【００３３】
このシミュレーションの結果、回路ユニットＡが所望の回路動作をしないと判別された場合には、回路ユニットＡの回路構成を修正する（ステップＳ１６）。すなわち、回路ユニットＡについて補正の追い込みをかける。
【００３４】
回路ユニットＡの回路構成の修正後、再度、上記選択されたＭＯＳモデルを用いて、回路ユニットＡの回路動作をシミュレーションし、所望の回路動作するか否か判別する。
【００３５】
このシミュレーションの結果、回路ユニットＡがいまだ所望の回路動作をしないと判別された場合には、回路ユニットＡの回路構成をさらに修正する。すなわち、回路ユニットＡについて補正のさらなる追い込みをかける。
【００３６】
回路ユニットＡの回路構成の修正後、再度、上記選択されたＭＯＳモデルを用いて、回路ユニットＡの回路動作をシミュレーションし、所望の回路動作するか否か判別する。
【００３７】
回路ユニットＡが所望の回路動作をするまで、回路構成の修正、判別を繰り返す。
【００３８】
回路ユニットＡが所望の回路動作すると判別されたらその時の回路構成を仕上がり回路ユニットとして決定する（ステップＳ１７）。すなわち、マスクパターンからの回路ユニットＡのゲートパターンの寸法ずれはＭＯＳモデルの許容寸法変動量内、すなわち、所望の許容寸法変動量である±１０%内にあるものとなる。以上により回路ユニットＡについての補正処理は終了する。
【００３９】
回路ユニットＢのパターン（ゲート電極パターン）を補正する場合についても同様である。図４を参照して述べると、まず、回路ユニットＢを選択する（ステップＳ２１）。
【００４０】
ついで、回路ユニットＢに求められる許容寸法変動量が±１２%であるとすると、予め用意されている複数のＭＯＳモデルの中から、許容寸法変動量が±１２%に設定されたＭＯＳモデルを選択する（ステップＳ２２）。
【００４１】
回路ユニットＢについて補正条件を規定する（ステップＳ２３）。すなわち、回路ユニットＢについてＭＯＳモデルの最速動作/最遅動作を定めるコーナー条件（限界条件）を決定する。コーナー条件は、ゲート寸法許容変動量や、デバイスパラメータの許容寸法変動量、プロセス変動量等を考慮して決定される条件である。さらに、外的要因電源変動や温度変動等の外的変動要因に係る最良条件/最悪条件を設定する。
【００４２】
上記選択されたＭＯＳモデルを用いて、回路ユニットＢの回路動作をシミュレーションし（ステップＳ２４）、動作速度やタイミングマージン等の回路性能の観点から所望に回路動作するか否か判別する（ステップＳ２５）。すなわち、マスクパターンからの回路ユニットＢのゲートパターンの寸法ずれが許容寸法変動量内にあるか否かを判別する。
【００４３】
このシミュレーションの結果、回路ユニットＢが所望の回路動作をしないと判別された場合には、回路ユニットＢの回路構成を修正する（ステップＳ２６）。すなわち、回路ユニットＢについて補正の追い込みをかける。
【００４４】
回路ユニットＢの回路構成の修正後、再度、上記選択されたＭＯＳモデルを用いて、回路ユニットＢの回路動作をシミュレーションし、所望の回路動作するか否か判別する。
【００４５】
このシミュレーションの結果、回路ユニットＢがいまだ所望の回路動作をしないと判別された場合には、回路ユニットＢの回路構成をさらに修正する。すなわち、回路ユニットＢについて補正のさらなる追い込みをかける。
【００４６】
回路ユニットＢの回路構成の修正後、再度、上記選択されたＭＯＳモデルを用いて、回路ユニットＢの回路動作をシミュレーションし、所望の回路動作するか否か判別する。
【００４７】
回路ユニットＢが所望の回路動作をするまで、回路構成の修正、判別を繰り返す。
【００４８】
回路ユニットＢが所望の回路動作すると判別されたらその時の回路構成を仕上がり回路ユニットとして決定する（ステップＳ２７）。すなわち、マスクパターンからの回路ユニットＢのゲートパターンの寸法ずれはＭＯＳモデルの許容寸法変動量内、すなわち、所望の許容寸法変動量である±１２%内にあるものとなる。以上により回路ユニットＢについての補正処理は終了する。
【００４９】
上記説明では、回路ユニットＡのパターンを補正する場合と回路ユニットＢのパターンを補正する場合とを個別に説明した。
【００５０】
実際には、複数の回路ユニットは一連のステップから成るフローにおいて補正されるのでそのような場合について以下図５を参照して説明する。
【００５１】
補正フロー開始に先立って、回路パターン（たとえば、ゲートパターン）について許容寸法変動量の異なる複数の回路モデルを用意する。
【００５２】
まず、全ての回路ユニットについて回路構成が決定されたか否か判別する（ステップＳ３１）。
【００５３】
判別の結果、未決定の回路ユニットがある場合には、1つの回路ユニットを選択する（ステップＳ３２）。
【００５４】
複数のＭＯＳモデル(回路モデル)の中から、上記選択された回路ユニットに規定されている許容寸法変動量に対応する許容寸法変動量が規定されたＭＯＳモデルを選択する（ステップＳ３３）。
【００５５】
上記選択された回路ユニットについて補正条件を規定する（ステップＳ３４）。すなわち、上記選択された回路ユニットについてＭＯＳモデルの最速動作/最遅動作を定めるコーナー条件（限界条件）を決定する。コーナー条件は、ゲート寸法許容変動量や、デバイスパラメータの許容寸法変動量、プロセス変動量等を考慮して決定される条件である。さらに、外的要因電源変動や温度変動等の外的変動要因に係る最良条件/最悪条件を設定する。
【００５６】
上記選択されたＭＯＳモデルを用いて、上記選択された回路ユニットの回路動作をシミュレーションし（ステップＳ３５）、動作速度やタイミングマージン等の回路性能の観点から所望に回路動作するか否か判別する（ステップＳ３６）。すなわち、マスクパターンからの上記選択された回路ユニットのゲートパターンの寸法ずれが許容寸法変動量内にあるか否かを判別する。
【００５７】
このシミュレーションの結果、上記選択された回路ユニットが所望の回路動作をしないと判別された場合には、上記選択された回路ユニットの回路構成を修正する（ステップＳ３７）。すなわち、上記選択された回路ユニットについて補正の追い込みをかける。
【００５８】
上記選択された回路ユニットの回路構成の修正後、再度、上記選択されたＭＯＳモデルを用いて、上記選択された回路ユニットの回路動作をシミュレーションし、所望の回路動作するか否か判別する。
【００５９】
このシミュレーションの結果、上記選択された回路ユニットがいまだ所望の回路動作をしないと判別された場合には、上記選択された回路ユニットの回路構成をさらに修正する。すなわち、上記選択された回路ユニットについて補正のさらなる追い込みをかける。
【００６０】
上記選択された回路ユニットの回路構成の修正後、再度、上記選択されたＭＯＳモデルを用いて、上記選択された回路ユニットの回路動作をシミュレーションし、所望の回路動作するか否か判別する。
【００６１】
上記選択された回路ユニットが所望の回路動作をするまで、回路構成の修正、判別を繰り返す。
【００６２】
上記選択された回路ユニットが所望の回路動作すると判別されたらその時の回路構成を仕上がり回路ユニットとして決定する（ステップＳ３８）。すなわち、上記選択された回路ユニットが上記選択された回路ユニットＡであるとし、かつＭＯＳモデルの許容寸法変動量が±１０%であるとすると、マスクパターンからの回路ユニットＡのゲートパターンの寸法ずれはＭＯＳモデルの許容寸法変動量内、すなわち、所望の許容寸法変動量である±１０%内にあるものとなる。
【００６３】
以上により上記選択された回路ユニットについての補正処理は終了する。
【００６４】
再び、全ての回路ユニットについて回路構成が決定されたか否か判別する。
【００６５】
判別の結果、未決定の回路ユニットがある場合には、新たな1つの回路ユニットを選択する。以降、上記と同様に、上記選択された回路ユニットが所望の回路動作すると判別されるまで、回路修正すなわち補正の追い込み及びシミュレーションによる動作の確認を繰り返す。上記選択された回路ユニットが所望の回路動作すると判別されたらその時の回路構成を仕上がり回路ユニットとして決定する。すなわち、上記選択された回路ユニットが回路ユニットＢであるとし、かつＭＯＳモデルの許容寸法変動量が±１２%であるとすると、マスクパターンからの回路ユニットＢのゲートパターンの寸法ずれはＭＯＳモデルの許容寸法変動量内、すなわち、所望の許容寸法変動量である±１２%内にあるものとなる。
【００６６】
以上により上記選択された回路ユニットについての補正処理は終了する。
【００６７】
再び、全ての回路ユニットについて回路構成が決定されたか否か判別する。
【００６８】
判別の結果、未決定の回路ユニットがある場合には、さらに新たな1つの回路ユニットを選択し、同じ工程を行う。一方、判別の結果、未決定の回路ユニットがない場合には、補正動作は終了する。
【００６９】
上記補正方法によれば、個々の回路ユニット毎にそれぞれ所望の許容寸法変動量に基きパターン補正を行うので、個々の回路ユニットそれぞれに対し補正の追い込みを必要最小限とすることができ、補正処理速度の向上及び補正処理時間の短縮が図れる。
【００７０】
従来方法の補正では、パターンレイアウトの各パターン(たとえば、拡散層パターン、ゲートパターン、配線パターン、及びコンタクトホールパターン)の許容寸法変動量は、それらパターンの全てについて一律の許容寸法変動量が定められているので、個々のパターンの形状、個々のパターンの配置環境等に関係なく、すべてのパターンに対して上記一律の許容寸法変動量内に収まるまで補正を繰り返している。従来では、このように、パターンの全てについて一律の許容寸法変動量が定められているので、許容寸法変動量がさほど大きくないパターンすなわちさほど高い補正精度が求められないパターンに対しても、許容寸法変動量の小さいパターンすなわち高い補正精度が求められるパターンに対する補正の追い込みと同じ補正の追い込みがなされることになり、補正処理効率が低下する。
【００７１】
この実施形態では、個々のパターンの形状、個々のパターンの配置環境等に応じて、個々のパターン毎に、許容寸法変動量を設定し、それに応じて補正パラメータを設定している。このように、個々のパターンの形状、個々のパターンの配置環境等に応じて、個々のパターン毎に、許容寸法変動量を設定パターン補正の追い込み量を設定することにより、許容寸法変動量の小さいパターンすなわち高い補正精度が求められるパターンに対しては、補正回数を上げてすなわち補正の追い込みを高めて補正精度を向上させ、一方、許容寸法変動量がさほど大きくないパターンすなわちさほど高い補正精度が求められないパターンに対しては、補正回数を必要最小限の回数に抑えてすなわち補正の追い込みを緩めることができる。すなわち、補正の追い込みの程度を、それぞれのパターンの許容寸法変動量に応じて定めることができ、補正処理効率が向上する。
【００７２】
前記パターンデータ補正条件は、補正後の設計パターンデータにから算出されるウェハ上で仕上がりパターンと所望パターンとの寸法ずれにより補正を終了するか否かを判断する補正収束条件、前記設計パターンの補正領域の最小単位面積、前記設計パターンに対して許容される最大移動量、前記設計パターンの最小幅、および前記設計パターンに隣接する最小スペース幅の少なくとも1つを条件要素として含むものである。ここで、補正収束条件とは、補正を行い、その補正の結果ウェハ上に形成される寸法が許容寸法以内に入っているかどうかを評価し、許容寸法に入っていなければ再度補正を行い再度許容寸法に入っているかどうかを評価という工程を繰り返す。許容寸法に入れば補正は終了するという流れで処理され、補正収束条件とは、そのパターンのウェハ上での許容寸法量のことをいう。
【００７３】
図６は、半導体回路の一回路ユニットのパターンレイアウトを示す図であり、このパターンレイアウトは、拡散層パターン１、ゲートパターン２、配線パターン３、及びそれらを選択的に接続するコンタクトホールパターン４のパターンを含んでいる。
【００７４】
図６に示されるように、回路ユニットのパターンレイアウトには、パターンが密集して配置されている部分あるいは孤立して配置されている部分、パターン幅の広いパターンが配置されている部分あるいはパターン幅の広いパターンが配置されている部分等が混在している。これらレイアウト特徴に応じて、各部分毎に許容寸法変動量を規定する。それにより、パターン補正の追い込み量を各部分毎に設定することができ、補正処理効率が向上する。すなわち、厳しく補正を追い込むパターンに対しては、補正計算回数を上げるなどして、補正精度を向上させ、一方、補正の追い込みが緩くてもよいパターンに対しては、繰り返し計算を行う回数を抑制することができる。以下に、パターンの幅、パターンの密集度、パターンの特定の部分、等の特徴によって、補正量の程度、すなわち補正の追い込みの程度をどのように設定するかを説明する。
【００７５】
図６において、領域１１は、ゲート層２の幅方向端部が不純物拡散層１の端部から外方にプロセスマージンの範囲内で伸長している領域である。この伸長量が大きくなってもさほど問題とならないが、逆に短くなって上記幅方向端部が拡散層１の内側で終端する場合には問題となる。拡散層１の上記端部から外方に向かう方向を＋（プラス）の方向、また、拡散層１の上記端部から内方に向かう方向を−（マイナス）の方向であると定義すると、＋側の許容寸法変動量は大きく設定できるので補正の追い込みはは緩く設定されてよいが、−（マイナス）側の許容寸法変動量は大きく設定することはできないので補正精度は厳しく設定する必要がある。換言するならば、ゲート層２の幅方向端部が不純物拡散層１の端部から外方に伸長する場合にはゲート層２のパターン補正の追い込みは緩くしてよいが、一方、ゲート層２の幅方向端部が拡散層１の内側で終端する場合にはゲート層２のパターン補正の追い込みは厳しくする必要がある。また、角の部分は、そのパターンを強調するように、例えば周知の補正パターンを配置する。なお、上記各領域は、図1において破線で囲まれている。
【００７６】
領域１２は、拡散層２上にゲート層２が配置されている領域である。ゲート寸法の許容変動量は、一般的に、小さいことが要求される部分であり、他のパターンに比べて厳しい補正が要求される部分である。従って、ゲート寸法に対する許容変動量を計算して、その許容変動量に見合うパターン補正を行う。ゲート寸法の許容変動量は一般的に小さいので、パターン補正量の追い込みは厳しく行う。
【００７７】
領域１３は、幅の狭い配線層３が密集している領域である。密集している配線層３は、適切なプロセスマージンの範囲内で隣接パターンとして解像されることが重要である。従って、このような密集領域でのパターン補正量は、配線層の幅が増加する方向を＋とすると、＋側、−側ともに補正の追い込みが厳しく設定される必要がある。
【００７８】
領域１４は、幅の狭い配線層３が孤立して配置されている領域である。この場合には、配線層３の幅が適切なプロセスマージンの範囲内で確保されればよい。すなわち、パターン補正量は、配線層の幅が増加する＋側での補正の追い込みを緩く設定できる。
【００７９】
領域１５は、幅の広い配線層３‘が孤立して配置され、かつコンタクト層４‘が接続されている領域である。この場合には、領域１４と同様に、パターン補正量は、配線層の幅が増加する＋側を緩く設定できる。しかしながら一方、領域１５では、配線層３’にコンタクト層４‘が接続されている。この接続部近傍の配線層部分については、配線層の幅が狭まる−側の補正追い込みを厳しく設定し、精度良く補正することが必要である。この−側の補正精度が低いと、配線層３’とコンタクトホール層４‘との良好な接続がとれず、接続不良となってしまうからである。
【００８０】
次に、領域１６は、幅の狭い配線層３が孤立して配置され、かつコンタクト層４が接続されている領域である。この場合、領域１５と同様に、パターン補正量は、配線層の幅が増加する＋側を緩く設定できる。しかしながら一方、領域１６では、配線層３にコンタクト層４が接続されている。この接続部近傍の配線層部分については、領域１５と同様に、配線層３の幅が狭まる−側の補正追い込みを厳しく設定し、精度良く補正することが必要である。この−側の補正精度が低いと、配線層３とコンタクトホール層４との接続がうまく取れず、接続不良となってしまうからである。
【００８１】
領域１７は、幅の狭い配線層３の先端にコンタクトホール層４が形成されている領域である。この場合には、領域１５及び領域１６と同様に、パターン補正量は、配線層の幅が増加する＋側を緩く設定できる。しかしながら一方、領域１７では、配線層３にコンタクト層４が接続されている。その接続部近傍の配線層部分については、配線層の幅が狭まる−側の補正追い込み量を厳しく設定し、領域１５及び領域１６と同様に、精度良く補正することが必要である。この−側の補正精度が低いと、配線層３とコンタクトホール層４との接続がうまく取れず、接続不良となってしまうからである。
【００８２】
領域１８は、幅の狭い配線層３の先端の領域であるが、領域１７とは異なり、コンタクトホール層４が形成されていない。この場合は、領域１８の補正精度が劣化してもほとんど影響を及ぼさないため、配線層３幅の増減に関係なく補正量の設定は緩くて問題ない。
【００８３】
次に、領域１９は、幅の広い配線層３が密集している領域である。この場合には、それらの配線層間の隙間は、適切なプロセスマージン範囲内で解像されていることが重要となる。従って、配線層の幅が増加する＋側のパターン補正量は厳密に設定し、幅が減少する−側のパターン補正量は緩い設定で充分となる。
【００８４】
ところで、設計パターンの補正は、補正後の設計パターンから算出されるウェハ上の仕上がりパターンと所望パターンとのずれ量に基いて行う必要があり、このずれ量に規定される補正収束条件を明確にして行われる。また、補正対象の最小領域（グリッド）や補正後の設計パターンに対して許容される最大移動量に規定されたり、あるいは、補正後の設計パターンでの最小線幅及び最小スペース幅を確保するように行う必要がある。
【００８５】
また、設計手法として、例えば、異なる許容寸法変動量を有するパターンは、それぞれ異なる層のパターンあるいはそれぞれ異なる層に変換可能なパターンとして規定して、同一層には同じ許容寸法変動量を有するパターンのみを配置するように規定することにより、各層毎に一律の許容寸法変動量の回路モデルを用いてシミュレーションするという従来の補正方法用いることができる。
【００８６】
上述したパターン毎の補正は、公知のＯＰＣあるいはＰＰＣ補正手順に従って、補正すべき設計パターンに全て適用することができ、最終的に、補正済みのマスクパターンが作成される。すなわち、角部の有無等を含むパターン形状、パターンの幅や隣接するスペース間隔、コンタクトホールの有無等を含む他層のパターンとの位置関係等の組合せによって、補正量を適切に設定することが可能となる。それにより、過剰なパターン補正を行わないで済むために、パターン補正に要する時間を大幅に減少させることができる。また、上述した設計パターンは、現状のデザイン、ルール、チェッカー（ＤＲＣ）を使用すれば、容易に分類することが可能である。つまり、パターン補正に必要な処理時間を大幅に改善できることになる。
【００８７】
次に、この発明の第2の実施形態に係るパターン検証方法について説明する。
【００８８】
図３に示したステップを経て補正された回路ユニットＡのゲートパターンの上記ずれが前記所望の許容寸法変動量内に収められたか否かを検証する場合について説明する。
【００８９】
まず、前記補正プロセスにより回路ユニットＡの回路構成が決定された時の許容寸法変動量に基づいて検証条件を規定する。すなわち、この検証条件は、回路ユニットＡの回路構成が決定された時の補正の追い込み量を評価要素として取り込んでおり、この補正の追い込み量と連動して決定されるものである。決定された検証条件を用いてシミュレーションにより、補正された回路ユニットＡゲートパターンの上記ずれが上記所望の許容寸法変動量内にあるか否か検証する。検証の結果、補正された回路ユニットＡゲートパターンの上記ずれが上記所望の許容寸法変動量内に収まっていない場合、回路構成を修正し、上記所望の許容寸法変動量内に収まるまで、回路構成の修正を繰り返す。
【００９０】
全ての回路ユニットについて同様の態様で検証し、所望の許容寸法変動量内に収まっていない回路ユニットについては、回路構成を修正し、上記所望の許容寸法変動量内に収まるまで、回路構成の修正を繰り返す。
【００９１】
検証のためのシミュレーションは、ＯＰＣによる補正を検証するためのフルチップレベルでのシミュレーションが可能な検証ツールを用いて実行することができる。この検証ツールを用いると、シミュレーションから得られるウェハ上におけるパターンの仕上がり寸法と所望パターンの寸法との間にずれがある箇所が表示され、その箇所でプロセスマージンが充分に確保されているか否かが示される。この場合、先の実施形態での補正において個々の回路ユニット毎に補正の追い込み量を設定しているので、何らの対策を施さない場合、上記のような個所では、プロセスマージンが充分に確保されていないと判定されてしまう可能性がある。しかしながら、上記したように、この実施形態の検証方法では、回路ユニットＡの回路構成が決定された時の補正の追い込み量を検証条件に評価要素として取り込んでいるので、すなわち、このような誤判定は生じない。回路ユニットＡの回路構成が決定された時の許容寸法変動量に基いて検証条件が規定されるので、検証回数が少なくなり、検証時間の短縮が図られる。
【００９２】
なお、プロセスマージンとは、露光装置から照射される露光量のばらつき、フォーカス位置のばらつき、露光装置の照明の照度むらや形状誤差、露光装置のレンズに含まれる収差、レンズの光透過率、製造されるマスクの寸法ばらつき等のプロセスメータ、あるいは、エッチングプロセスやその他の加工プロセスで生じる寸法変動量等のプロセスパラメータに対するマージンのことである。
【００９３】
この発明の第3の実施形態として、上記パターン補正方法により補正された設計パターンデータあるいは上記パターン検証方法により検証された設計パターンデータを用いて、公知の方法により、補正された設計パターンデータに対応するマスクパターンを有するフォトマスクを製造する。このフォトマスクを用いて半導体ウエハ上に所望のパターンを有する半導体装置を製造する。このフォトマスクは補正された設計パターンデータに対応するマスクパターンを有しているので、半導体ウエハ上に形成される膜パターンは所望パターンを有するものとなる。
【００９４】
つぎに、本発明の第４の実施形態に係る半導体装置の製造方法について図7乃至13を参照しながら述べる。
【００９５】
ここでは、上記実施形態の欠陥検査方法による欠陥検査済みのマスクを用いた半導体装置の製造方法についてＭＯＳトランジスタの場合を例にして説明する。
【００９６】
図７に示すように、シリコン半導体基板４１上に熱酸化法によりゲート絶縁膜４２を形成し、ゲート絶縁膜上にポリシリコン層４３をＣＶＤ法により形成する。ついで、ゲート絶縁膜およびポリシリコン層をパターニングしてポリシリコンゲート電極４３およびゲート絶縁膜４２から成るゲート構造を形成する。このゲート構造形成のためにまず、ポリシリコン層上にフォトレジスト層４４を形成し、ついでこのフォトレジスト層をパターニングしてフォトレジストパターンを形成する。このフォトレジスト層パターニングにおいて、上記実施形態のパターン補正方法による補正済みのマスクあるいはパターン検証方法による検証済みのマスク４５を用いる。すなわち、ゲート構造形成のために、シリコン半導体上に、上記マスク４５を配置し、シリコン半導体上に光源から上記マスク４５を介して露光することにより、フォトレジスト層に所望のパターンを転写する。
【００９７】
ついで、フォトリソグラフィによりフォトレジスト層をパターニングすることにより、図８に示すように、上記マスクのパターンに対応したパターンのフォトレジスト層（フォトレジストパターン）４４が形成される。
【００９８】
次に、このフォトレジストパターンをエッチングマスクに用いて、ゲート絶縁膜およびポリシリコン層をパターニングして、図９に示すように、ポリシリコンゲート電極４３およびゲート絶縁膜４２から成るゲート構造を形成する。ついで、このフォトレジストパターン、ポリシリコン層（ポリシリコンゲート電極）およびゲート絶縁膜をマスクに用いて、半導体基板に不純物を注入し、ソース・ドレイン領域４６を形成する。
【００９９】
その後、フォトレジストパターン４４を除去した後、図１０に示すように、半導体基板上全面に層間絶縁膜４７をＣＶＤ法により形成する。ついで、層間絶縁膜に、ゲート電極およびソース・ドレイン領域へのコンタクトのための開口を形成する。この開口形成のために、まず、ポリシリコン層上にフォトレジスト層４８を形成し、ついでこのフォトレジスト層をパターニングしてフォトレジストパターンを形成する。このフォトレジスト層パターニングにおいて、上記実施形態のパターン補正方法による補正済みのマスクあるいはパターン検証方法による検証済みのマスク４９を用いる。すなわち、開口形成のために、シリコン半導体上に、上記マスクを配置し、シリコン半導体上に露光することにより、フォトレジスト層に所望のパターンを転写する。
【０１００】
ついで、フォトリソグラフィによりフォトレジスト層をパターニングすることにより、図１１に示すように、上記マスクのパターンに対応したパターンのフォトレジスト層（フォトレジストパターン）４８が形成される。
【０１０１】
次に、このフォトレジストパターンをエッチングマスクに用いて、層間絶縁膜をエッチングして、図１２に示すように、ゲート電極およびソース・ドレイン領域へのコンタクトのための開口を形成する。
【０１０２】
ついで、公知の方法によりフォトレジストパターンを除去した後、公知の方法により、図１３に示すように、ゲート電極およびソース・ドレイン領域へのコンタクトのための開口にコンタクトメタル５０を形成すると共に層間絶縁膜上にコンタクトメタルに連なる配線５１をそれぞれ形成する。この半導体装置製造方法においては、各パターニング工程において、上記実施形態の欠陥検査方法による欠陥検査済みのマスクを用いているので、転写されたマスクパターンも参照データとの一致性が高いものとなり、そのため精度の高い半導体装置が提供される。
【０１０３】
さらに、交差の厳しいパターンについては工場での寸法管理、マスクハウスでの寸法管理箇所としても利用される。これらの箇所はウェハ上で厳しい許容寸法を要求されているため、そのウェハ上の寸法を決定付けるマスク寸法の管理も厳しくする必要があり、さらに工場でのウェハ寸法管理もこのパターンがルーチン的に管理される。また、ＯＰＣ条件を決定するための実験用パターンとしても、交差の厳しいパターンが利用される。ＯＰＣで許容される寸法変動が小さいので、この部分で実験結果（ウェハ上での実験から得られる寸法）とＯＰＣで使用される光学計算結果とが一致していなければならない。この一致なくして、高精度にＯＰＣを行うことは困難である。これはＯＰＣ検証用条件を決定するための実験パターンとしても同様の理由で利用される。
【０１０４】
以上、本発明の実施形態を説明したが、本発明は上記実施形態に規定されるものではなく、本発明の要旨を逸脱しない範囲内で種々変形して実施することができるものである。
【図面の簡単な説明】
【０１０５】
【図１】ＭＯＳトランジスタのゲートパターン(回路パターン)を含む回路ユニットＡのパターンレイアウトを示す図、
【図２】ＭＯＳトランジスタのゲートパターン(回路パターン)を含む回路ユニットＢのパターンレイアウトを示す図、
【図３】本発明の第1の実施形態に係る補正方法のフローチャートを示す図。
【図４】本発明の第1の実施形態に係る補正方法のフローチャートを示す図。
【図５】本発明の第1の実施形態に係る補正方法のフローチャートを示す図。
【図６】半導体装置のパターンレイアウトを示す図。
【図７】本発明の実施形態４に係る半導体装置の製造方法における一工程での装置構造の断面図。
【図８】本発明の実施形態４に係る半導体装置の製造方法における、図７の工程に続く工程での装置構造の断面図。
【図９】本発明の実施形態４に係る半導体装置の製造方法における、図８の工程に続く工程での装置構造の断面図。
【図１０】本発明の実施形態４に係る半導体装置の製造方法における、図９の工程に続く工程での装置構造の断面図。
【図１１】本発明の実施形態４に係る半導体装置の製造方法における、図１０の工程に続く工程での装置構造の断面図。
【図１２】本発明の実施形態４に係る半導体装置の製造方法における、図１１の工程に続く工程での装置構造の断面図。
【図１３】本発明の実施形態４に係る半導体装置の製造方法における、図１２の工程に続く工程での装置構造の断面図。
【符号の説明】
【０１０６】
１…拡散層、  ２…ゲート層、  ３、３‘…配線層、  ４、４’…コンタクトホール層、  １１，１２，１３，１４，１５，１６，１７，１８，１９…領域、  ４１…シリコン半導体基板、  ４２…ゲート絶縁膜４２、  ４３…ポリシリコンゲート電極、  ４４…フォトレジスト層、  ４５…マスク、  ４６…ソース・ドレイン領域、  ４７…層間絶縁膜、  ４８…フォトレジスト層、  ４９…マスク、  ５０…コンタクトメタル、  ５１…配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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