(57)【要約】【課題】駆動回路部一体型の液晶表示装置に関し、面積が減少し、信頼性が向上する最適な駆動回路部を形成する。【解決手段】駆動回路部一体型の液晶表示装置は、相対的に高電圧で駆動される駆動回路部のＴＦＴは優れた信頼性を有するＧＯＬＤＤ構造のＴＦＴで構成し、相対的に低電圧で駆動される駆動回路部のＴＦＴは小型化可能のＬＤＤ構造のＴＦＴで構成する。【選択図】図１
2005346053.tif 000002
【特許請求の範囲】
【請求項１】
単位画素がマトリックス状に配列される画面表示部と、
ＬＤＤ構造の薄膜トランジスタを含むＣＭＯＳとＧＯＬＤＤ構造の薄膜トランジスタを含むＣＭＯＳとの両者を備える駆動回路部と
を含むことを特徴とする駆動回路部一体型の液晶表示装置。
【請求項２】
前記駆動回路部は、
外部入力信号を受信してゲートドライバー及びデータドライバーを制御する制御信号を生成するタイミングコントローラと、
外部から入力される直流電圧を前記画面表示部内部の駆動に必要な直流電圧に変換するＤＣ−ＤＣコンバータと、
前記タイミングコントローラから入力される制御信号を利用して前記画面表示部のデータラインに特定電圧を出力するデータドライバーと、
前記タイミングコントローラから入力される制御信号を利用して前記画面表示部のゲートラインに特定電圧を出力するゲートドライバーと、
前記画面表示部に形成される画素電極と共に液晶に電界を形成する共通電極の電圧を駆動する共通電圧ドライブと
を備えることを特徴とする請求項１に記載の駆動回路部一体型の液晶表示装置。
【請求項３】
前記タイミングコントローラ、ＤＣ−ＤＣコンバータ及び共通電圧ドライバーに使用されるＣＭＯＳは、ＬＤＤ構造であることを特徴とする請求項２に記載の駆動回路部一体型の液晶表示装置。
【請求項４】
前記データドライバーは、
前記タイミングコントローラから入力される制御信号を貯蔵するシフトレジスタと、前記シフトレジスタから入力される制御信号を前記画面表示部に必要なアナログ信号に変換するデジタル−アナログコンバータと、前記デジタル−アナログコンバータから入力される信号をデータラインに印加する出力バッファブロックとを備え、
前記ゲートドライバーは、
シフトレジスタと、前記シフトレジスタから入力される制御信号を特定レベルに移動させるレベルシフターと、前記レベルシフターから入力される制御信号を前記画面表示部のゲートラインに印加する出力バッファブロックとを備え、
前記ゲートドライバー及びデータドライバーの内部の出力バッファブロック及びレベルシフターは、ＧＯＬＤＤ構造の薄膜トランジスタを含むＣＭＯＳを備え、
前記データドライバー及びゲートドライバーの内部のシフトレジスタは、ＬＤＤ構造の薄膜トランジスタを含むＣＭＯＳを備える
ことを特徴とする請求項２に記載の駆動回路部一体型の液晶表示装置。
【請求項５】
前記画面表示部に形成されるスイッチング素子は、駆動電圧によってＧＯＬＤＤ構造の薄膜トランジスタ、ＬＤＤ構造の薄膜トランジスタまたはＰＭＯＳのうちから選択されて形成されることを特徴とする請求項１に記載の駆動回路部一体型の液晶表示装置。
【請求項６】
前記駆動回路の薄膜トランジスタは、チャネルの幅と長さがそれぞれ４μｍであり、ＬＤＤ領域の長さが１．５μｍであるポリシリコン薄膜トランジスタであり、モビリティ変化量が７％以下であるときはＬＤＤ構造を選択し、モビリティ変化量が７％を超えるときはＧＯＬＤＤ構造を選択する
ことを特徴とする請求項１に記載の駆動回路部一体型の液晶表示装置。
【請求項７】
単位画素がマトリックス状に配列される画面表示部と、
駆動電圧によってＬＤＤ構造の薄膜トランジスタを含むＣＭＯＳとＧＯＬＤＤ構造の薄膜トランジスタを含むＣＭＯＳに分けて構成する駆動回路部と、
を備え、
前記駆動回路の薄膜トランジスタは、チャネルの幅と長さがそれぞれ４μｍであり、ＬＤＤ領域の長さが１．５μｍであるポリシリコン薄膜トランジスタであり、モビリティ変化量が７％以下であるときはＬＤＤ構造を選択し、モビリティ変化量が７％を超えるときはＧＯＬＤＤ構造を選択する
ことを特徴とする駆動回路部一体型の液晶表示装置。
【請求項８】
前記駆動回路部は、
ＬＤＤ構造の薄膜トランジスタを含むＣＭＯＳで構成されるタイミングコントローラ、データドライバー内のシフトレジスタ、デジタル−アナログコンバータ及び共通電圧ドライバーと、
ＧＯＬＤＤ構造の薄膜トランジスタを含むＣＭＯＳで構成されるゲートドライバー内の出力バッファブロック及びレベルシフターと
を備えることを特徴とする請求項７に記載の駆動回路部一体型の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示素子及びその製造方法に関し、特に、ゲート重畳ＬＤＤ（gate overlapped lightly doped drain: 以下、ＧＯＬＤＤと称する）構造の薄膜トランジスタとＬＤＤ（lightly doped drain）構造の薄膜トランジスタを両方とも備える液晶表示素子及びその製造方法に関する。
【背景技術】
【０００２】
最近、軽薄短小化した平板表示素子（Flat Panel Display device）の研究が活発に行われているが、その中でも液晶表示素子（liquid crystal display: ＬＣＤ）が現在量産化されて使用されている。このＬＣＤは、透過型表示素子であり、それぞれの画素を個別駆動するスイッチング素子である薄膜トランジスタ（thin film transistor: ＴＦＴ）を備えた薄膜トランジスタ液晶表示素子（ＴＦＴ ＬＣＤ）が主に使用されている。
【０００３】
ＴＦＴは、基本的に、電流の流れるチャネルが形成される半導体層と、信号が印加されることによりチャネルに電界を形成して電流の流れをオン（on）／オフ（off）するゲート電極と、信号が入力されるソース電極と、信号が出力されるドレイン電極とから構成される。
【０００４】
一般に、ＬＣＤは、複数の画素が備えられ、実際に画像が具現される画素領域と、前記画素領域に各種信号を印加する駆動回路部とから構成される。ＴＦＴは、画素領域と駆動回路部の両方ともに形成される。特に、最近は、ＣＯＧ（Chip On Glass）構造のＬＣＤが紹介されるにつれて、駆動回路部に電気移動度の高い多結晶ＴＦＴを形成することで小型のＬＣＤを形成することが主要研究課題になっている。
【０００５】
一般に、駆動回路部に形成されるＴＦＴとしては、画素内に形成されるＴＦＴより遙かに大きい電気移動度を有する大きいＴＦＴが要求され、このような要求に応じて主に多結晶ＴＦＴを形成する。
【０００６】
一方、最近、軽薄短小の映像機器に対する要求が増加するにつれて、ＬＣＤのサイズを小型化するための研究が行われている。しかしながら、画像が表示される画素領域のサイズを減少させることは不可能なので（この画素領域のサイズは設定されている）、実質的にＬＣＤのサイズの減少は、駆動回路部の面積減少を意味する。
【０００７】
しかしながら、駆動回路部の面積を減少させると、必然的に駆動回路部に配置されるＴＦＴのサイズが減少するようになる。ＴＦＴのサイズの減少は、結局、チャネルの長さの減少を意味する。しかしながら、このチャネルの長さの減少は、チャネルを通過するホットキャリア（hot carrier）によるチャネル層の損傷を生じさせる。また、ホットキャリアがゲート電極によって形成される電界によりチャネル内にトラップ（trap）されることで、素子のしきい電圧（threshold voltage）が変化するため、不良が発生する。
【０００８】
このような問題を解決するために提案されたＴＦＴが、チャネル層と隣接した領域には低濃度の不純物層が形成され、低濃度のチャネル領域の外郭には高濃度の不純物層が形成されたＬＤＤ構造のＴＦＴである。また、前記ＬＤＤ構造のＴＦＴは、一般的な構造のＴＦＴに比べてオフ電流（off current）が小さいため、漏洩電流を効果的に防止することができ、従って、画質低下を防止することができるという長所がある。
【０００９】
しかしながら、前記ＬＤＤ構造のＴＦＴは、チャネルの長さの減少に限界がある。さらに、ＬＤＤ構造を採用してＴＦＴを構成する場合、短くなるチャネルによってＴＦＴの信頼性に対する問題が発生する。従って、ＨＤＴＶのような高画質の映像機器に適用される場合、ホットキャリアによるチャネルの損傷が発生するため、信頼性が低下する。
【００１０】
このような問題点を解決するために提案されたＴＦＴが、ＧＯＬＤＤ（Gate Overlapped LDD）構造のＴＦＴである。このＧＯＬＤＤ構造のＴＦＴは、ゲート電極とＬＤＤ層が重複されるので、短いチャネル（short channel）の構成が可能になり、よって、信頼性を有する小型のＴＦＴの製造が可能になる。
【００１１】
以下、図４Ａ〜図４Ｆを参照して従来技術によるＧＯＬＤＤ構造のＴＦＴの製造工程を説明する。
図４Ａに示すように、ガラスのような透明な物質からなる基板１０１上にバッファ層１０２を形成した後、バッファ層１０２の上にシリコンのような非晶質半導体を積層してエッチングすることで半導体層を形成する。次に、前記半導体層の上にフォトレジストパターンを形成して半導体層の一部領域をブロックした状態で、前記半導体層の一部領域に低濃度の不純物（即ち、ｎ−イオン）を注入してそれぞれチャネル層１０３ａ及びｎ−層１０３ｂを形成する。
【００１２】
その後、図４Ｂに示すように、チャネル層１０３ａ上のフォトレジスト１０４を除去してレーザーを照射することで前記非晶質半導体層を結晶化すると同時に、前記注入された不純物イオンを活性化する。
【００１３】
次に、図４Ｃに示すように、チャネル層１０３ａ及びｎ−層１０３ｂの上にゲート絶縁層１０５を形成した後、その上に金属層１０６を積層する。
【００１４】
図４Ｄに示すように、金属層１０６の上にフォトレジストを塗布して写真エッチング工程によってパターニングすることでフォトレジストパターン１０７を形成した後、フォトレジストパターン１０７を利用して金属層１０６をエッチングすることでゲート電極１０６ａを形成する。ここで、ゲート電極１０６ａは、チャネル層１０３ａより大きく形成する。
【００１５】
次に、図４Ｅに示すように、前記ゲート電極１０６ａをマスクとして適用して高農度の不純物イオン（ｎ＋イオン）をｎ−層１０３ｂに注入する。前記ｎ＋イオンの注入によってｎ−層１０３ｂの一部（即ち、ゲート電極１０６ａによってブロックされなかった領域）が高農度のｎ＋層１０３ｃになり、ゲート電極１０６ａと低濃度の不純物領域（ＬＤＤ領域）が重畳される。
【００１６】
このように、高農度の不純物層１０３ｃを形成した後、図４Ｆに示すように、基板１０１の全体に保護層１０８を形成し、保護層１０８の上に金属層を積層してエッチングすることで、ソース電極１０９及びドレイン電極１１０を形成する。ここで、ソース電極１０９及びドレイン電極１１０は、保護層１０８及びゲート絶縁層１０５に形成されたコンタクトホールを通じてｎ＋層１０３ｃと接続される。
【００１７】
上述したように、ＧＯＬＤＤ構造のＴＦＴの製造工程では低濃度の不純物イオンと高農度の不純物イオンの注入領域を備えるようになり、これは、基本的にＬＤＤ構造と同一である。しかしながら、ＬＤＤ構造のＴＦＴは、ＴＦＴの小型製造には有利であるが、該素子の小型化によって信頼性が低下する問題点があり、ＧＯＬＤＤ構造のＴＦＴは、信頼性は優れているが、ＴＦＴのサイズの小型化に限界がある。
【発明の開示】
【発明が解決しようとする課題】
【００１８】
従って、本発明の目的は、駆動回路部一体型の液晶表示装置において、駆動回路部の面積を減少させることで、小型の液晶表示装置を形成することにある。特に、本発明の目的は、駆動回路部の多様な駆動素子に対して、その駆動電圧によって、ＬＤＤ構造のＴＦＴとＧＯＬＤＤ構造のＴＦＴを選択的に適用することにより、最適の駆動回路部を形成すると共に、面積が減少したＬＣＤを形成することにある。
【課題を解決するための手段】
【００１９】
このような目的を達成するために、本発明による液晶表示装置は、相対的に高電圧で駆動される駆動回路部のＴＦＴは優れた信頼性を有するＧＯＬＤＤ構造のＴＦＴで構成し、相対的に低電圧で駆動される駆動回路部のＴＦＴは小型化可能のＬＤＤ構造のＴＦＴで構成する。
【００２０】
特に、前記駆動回路部中、１０Ｖ以上の高電圧で駆動されるゲートドライバー内の出力バッファブロック、レベルシフター及び画面表示部の画素スイッチＴＦＴ（pixel switching TFT）などは、ＧＯＬＤＤ構造のＴＦＴで構成し、１０Ｖ以下の低電圧で駆動されるタイミングコントローラ、データドライバー内のシフトレジスタ、ＤＣ−ＤＣコンバータ及び共通電圧ドライバーなどは、ＬＤＤ構造のＴＦＴで構成する。
【発明の効果】
【００２１】
本発明は、相対的に高い駆動電圧が必要な素子にはＧＯＬＤＤ構造のＴＦＴを含むＣＭＯＳを構成し、低い駆動電圧が必要な素子にはＬＤＤ構造のＴＦＴを含むＣＭＯＳを構成することによって、駆動回路部の面積縮小及び信頼性を同時に満足する駆動回路部一体型の液晶パネルを製造することができるという効果がある。
【００２２】
また、本発明による駆動回路部一体型の液晶パネルの製造工程は、別途のマスク工程を必要としないので、工程遅延なしに液晶パネルの性能を向上させることができるという効果がある。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の液晶表示装置のアレイ基板の構造を図１を参照して説明する。
液晶パネルは、単位画素がマトリックス状に配列されるアレイ基板と、前記アレイ基板と対向するカラーフィルター基板とから構成され、前記アレイ基板とカラーフィルター基板間に液晶が充填される。また、前記アレイ基板は、単位画素が形成される画面表示部と、前記画面表示部に駆動信号を印加する駆動回路部とから構成される。
【００２４】
図１に示すように、アレイ基板２００の所定位置に、画面表示部２０１が形成され、画面表示部２０１の外郭に各種駆動回路が形成される駆動回路部２０２が形成される。
特に、現在、ポリシリコンを利用した高速動作の液晶表示装置が開発されるのに従って、高速動作特性を必要とする駆動回路部を画面表示部が形成された基板に一緒に形成するＳＯＧ技術が開発され、これにより、液晶パネルの製造工程の短縮及び液晶パネルの小型化が可能になった。前記ポリシリコンは、前記液晶パネルの製造工程の短縮及び小型化を可能にするもので、非晶質シリコンに比べて非常に優れた電気伝導度も有する。従って、本発明は、液晶パネルのアレイ基板の形成に際して、ポリシリコンをチャネルとして採用するポリシリコンＴＦＴを使用して駆動回路部及び画面表示部のスイッチング素子を形成する。
【００２５】
画面表示部のスイッチング素子は、Ｐ型ＴＦＴまたはＮ型ＴＦＴから選択的に使用され、駆動回路部の駆動素子としては、ＮＭＯＳとＰＭＯＳが対をなして相補的に駆動されるＣＭＯＳ（complementary metal oxide silicon）が使用される。特に、ポリシリコンをチャネルとして採用するＮＭＯＳは、キャリアである電子による漏洩電流の発生を抑制するために、ＬＤＤ構造で構成される。
【００２６】
本発明の駆動回路部は、前記ＣＭＯＳを駆動素子として採用する。特に、前記ＣＭＯＳを構成するとき、ＬＤＤ構造のＮＭＯＳの代りにＧＯＬＤＤ構造のＴＦＴを利用してＣＭＯＳを構成することもできる。即ち、本発明は、各種駆動素子が形成される駆動回路部に、ＬＤＤ構造のＴＦＴ＋ＰＭＯＳまたはＧＯＬＤＤ構造のＴＦＴ＋ＰＭＯＳの結合でＣＭＯＳを構成することによって、漏洩電流の防止及び駆動回路部の小型化に最適になる。
【００２７】
図１に示すように、アレイ基板２００の駆動回路部２０２には、画面表示部２０１のゲートラインにゲート信号を供給するゲートドライバー（gate driver）２０３と、画面表示部２０１に形成され、前記ゲートラインと垂直に交差するデータラインにデータ信号を印加するデータドライバー（data driver）２０４とが、画面表示部に隣接して形成される。
【００２８】
また、駆動回路部２０２には、外部信号を受信してゲートドライバー及びデータドライバーに提供される制御信号を生成し、該生成された制御信号をゲートドライバー及びデータドライバーに供給するタイミングコントローラ（timing controller）と、外部から入力される直流（ＤＣ）電圧を液晶パネルの内部駆動に必要としたＤＣ電圧に変換するＤＣ−ＤＣコンバータと、外部入力デジタル信号をアナログ信号に変換するデジタル−アナログコンバータ（digital-to-analog converter）と、ガンマ（gamma）電圧校正部と、共通電圧を調節する共通電圧ドライバー（Vcom driver）２０５とをさらに備える。前記駆動回路部に形成される各種駆動素子は、ＣＭＯＳを基盤として構成される。
【００２９】
本発明は、ＣＭＯＳの構成に際して、相対的に高電圧で作動して漏洩電流を発生する恐れがある駆動素子は、ＧＯＬＤＤ構造のＴＦＴを適用したＣＭＯＳで構成し、相対的に低電圧で作動する駆動素子は、ＬＤＤ構造のＮＭＯＳを適用したＣＭＯＳで構成することで、駆動回路部の駆動安全性及び面積縮小を同時に達成する。
【００３０】
例えば、駆動回路部において、１０Ｖ以上の高電圧によって動作するゲートドライバー内の出力バッファブロック、レベルシフター（level shifter）及び画素スイッチングＴＦＴなどは、ＧＯＬＤＤを採用するＣＭＯＳで構成する。他方、１０Ｖ以下の低電圧で動作するタイミングコントローラ、データドライバー内のシフトレジスタ（shift resistor）、ＤＣ−ＤＣコンバータ及び共通電圧ドライバーなどは、ＬＤＤ構造のＴＦＴを採用するＣＭＯＳで構成する。
【００３１】
このように構成することにより、駆動回路部の面積縮小効果を有するＬＤＤ構造のＴＦＴと優れた信頼性を有するＧＯＬＤＤ構造のＴＦＴを同時に駆動回路部に採用することによって、信頼性及び面積縮小の面で最適化した駆動回路部を構成することができる。
【００３２】
以下、図２Ａ〜図２Ｆを参照して駆動回路部に形成されるＣＭＯＳの製造工程を説明する。
本発明の駆動回路部にはＮＭＯＳ及びＰＭＯＳが１対をなすＣＭＯＳと、ＧＯＬＤＤ構造のＴＦＴ及びＰＭＯＳが１対をなすＣＭＯＳが備えられるが、説明の便宜のためにＮＭＯＳ、ＧＯＬＤＤ構造のＴＦＴ及びＰＭＯＳの製造工程を中心に説明する。
【００３３】
図２Ａに示すように、透明基板３０１の所定領域（即ち、ＬＤＤ構造のＴＦＴ領域Ｌ、ＧＯＬＤＤ構造のＴＦＴ領域Ｇ、ＰＭＯＳ領域Ｐ）にそれぞれアクティブ層３０２ａ、３０２ｂ、３０２ｃを形成する。
【００３４】
アクティブ層３０２ａ、３０２ｂ、３０２ｃは、基板３０１の上にＰＥＣＶＤ方法によって非晶質のシリコン層を形成し、フォトマスク工程によって前記非晶質のシリコン層をパターニングすることによって形成される。即ち、アクティブ層３０２ａ、３０２ｂ、３０２ｃの製造工程は、ＰＥＣＶＤ方法によって非晶質のシリコン層を基板３０１の上に蒸着する段階と、前記非晶質シリコン層の上にフォトレジスト（図示せず）を塗布する段階と、前記フォトレジストをマスクを適用して露光する段階して現像する段階と、該現像されたフォトレジストパターンを利用して前記非晶質のシリコンをパターニングする段階とを含む。
【００３５】
アクティブ層３０２ａ、３０２ｂ、３０２ｃが形成された後、図２Ｂに示すように、アクティブ層の上にフォトレジストを塗布し、フォトマスク工程によってフォトレジストパターン３０４を形成する。フォトレジストパターン３０４は、ＬＤＤ構造のＴＦＴ領域Ｌ及びＧＯＬＤＤ構造のＴＦＴ領域Ｇの上のアクティブ層３０２ａ、３０２ｂの一部を覆い、ＰＭＯＳ領域Ｐの上のアクティブ層３０２ｃの全体を覆う。前記ＬＤＤ構造のＴＦＴ領域Ｌ及びＧＯＬＤＤ構造のＴＦＴ領域Ｇのアクティブ層３０２ａ、３０２ｂ上で、フォトレジストパターン３０４はアクティブ層のチャネル領域３０３ｃを覆い、残りの領域は露出させる。
【００３６】
次に、フォトレジストパターン３０４を不純物遮断マスクとして適用して低濃度の不純物イオンを注入する。前記注入される不純物イオンは、リン（Ｐ）などの５族元素を使用することができる。前記イオンの注入により前記ＬＤＤ構造のＴＦＴ領域Ｌ及びＧＯＬＤＤ構造のＴＦＴ領域Ｇ上のアクティブ層３０２ａ、３０２ｂの一部、即ち、フォトレジストパターン３０４によって覆われなかった領域（ソース及びドレイン領域３０３ａ、３０３ｂ）に低濃度の不純物が注入される。しかしながら、ＰＭＯＳ領域Ｐのアクティブ層３０２ｃは、フォトレジストパターン３０４によって覆われるので、不純物イオンが注入されない。
【００３７】
次に、図２Ｃに示すように、前記アクティブ層３０２ａ、３０２ｂ、３０２ｃ上にシリコン酸化膜（ＳｉＯ２）から構成されるゲート絶縁層３０５をプラズマ化学気相蒸着方法（ＰＥＣＶＤ）方法によって形成した後、アルミニウム（Ａｌ）などの金属層を形成し、フォトリソグラフィ工程を通じて前記金属層をパターニングすることで、ゲート電極３０６、３０７、３０８を形成する。前記ゲート電極中、ＧＯＬＤＤ構造のＴＦＴ領域Ｇに形成されるゲート電極３０７は、該ゲート電極３０７の下に低濃度不純物領域を形成するために、ＬＤＤ構造のＴＦＴ領域Ｌに形成されるゲート電極３０６より大きく形成する。ゲート電極３０７、３０８、３０９は、アクティブ層の中央に形成されるチャネル領域３０３ｃの上部に形成される。
【００３８】
次に、ゲート電極３０６、３０７、３０８上にフォトレジストパターン３０９ａ、３０９ｂを形成するが、ＬＤＤ構造のＴＦＴ領域Ｌのゲート電極３０６上には、ゲート電極３０６とソース及びドレイン領域３０３ａ、３０３ｂの一部を覆うようにフォトレジストパターン３０９ａを形成し、ＰＭＯＳ領域Ｐには、ＰＭＯＳ領域Ｐが全て覆われるようにフォトレジストパターン３０９ｂを形成し、ＧＯＬＤＤ構造のＴＦＴ領域Ｇには、フォトレジストパターンを形成しない。
【００３９】
次に、フォトレジストパターン３０９ａ、３０９ｂをマスクとして適用して高農度不純物イオンをソース及びドレイン領域に注入する。その結果、ＬＤＤ構造のＴＦＴ領域Ｌのソース及びドレイン領域３０３ａ、３０３ｂに高農度不純物領域３１０ｂ、３１０ｃが、チャネル領域の隣接部にはＬＤＤ領域３１０ａがそれぞれ形成される。また、ＧＯＬＤＤ構造のＴＦＴ領域Ｇのソース及びドレイン領域３０３ａ、３０３ｂには、高農度不純物領域３１１ｂ、３１１ｃと、ゲート電極３０７の下のチャネル領域の隣接部に低濃度不純物領域３１１ａが形成される。ここで、前記注入される高農度不純物イオンは、前記低濃度不純物イオンと同様に、リン（Ｐ）などの５族元素であることができる。
【００４０】
一方、前記ＬＤＤ構造のＴＦＴ領域Ｌ及びＧＯＬＤＤ構造のＴＦＴ領域Ｇのソース及びドレイン領域に不純物が注入される間、ＰＭＯＳ領域のアクティブ層は、フォトレジストによって覆われているので、不純物が注入されない。
【００４１】
次に、図２Ｅに示すように、前記ＬＤＤ構造のＴＦＴ領域Ｌ及びＧＯＬＤＤ構造のＴＦＴ領域Ｇを両方ともフォトレジスト３１２によって覆う。ここで、ＰＭＯＳ領域Ｐは、前記フォトレジスト３１２によって覆われない。
【００４２】
次に、前記フォトレジスト３１２をイオンブロックマスクとして適用してホウ素（Ｂ）などの３族の高農度Ｐ型不純物イオンを注入する。ここで、ＰＭＯＳ領域Ｐのソース及びドレイン領域３１３ａ、３１３ｂに高農度のＰ型不純物イオンが注入されてＰＭＯＳが構成される。
前記工程の結果、ＬＤＤ構造のＮＭＯＳ、ＧＯＬＤＤ構造のＴＦＴ及びＰＭＯＳが構成される。
【００４３】
前述したように、前記ＬＤＤ構造のＮＭＯＳは、１０Ｖ以下の低電圧駆動素子領域に形成され、ＧＯＬＤＤ構造のＴＦＴは、１０Ｖ以上の相対的に高電圧駆動素子領域に形成される。
【００４４】
次に、図２Ｆに示すように、ＬＤＤ構造のＮＭＯＳとＰＭＯＳを１対にしてＣＭＯＳを形成し、これと同時に、ＧＯＬＤＤ構造のＴＦＴとＰＭＯＳを１対にしてＣＭＯＳを構成する。図２Ｆは、ＧＯＬＤＤ構造のＴＦＴとＰＭＯＳを連結してＣＭＯＳを構成する一例を示す。ＴＦＴが完成された後、基板全体に絶縁層３１４を形成する。次に、絶縁層３１４上にＴＦＴのソース及びドレイン領域を露出させるコンタクトホールを形成する。
【００４５】
その後、前記コンタクトホールを通じてソース及びドレイン領域と連結されるソース３２０及びドレイン電極３２１を形成するが、前記ソース及びドレイン電極が形成される段階で、ＰＭＯＳのドレイン電極３１３ｂとＧＯＬＤＤ構造のＴＦＴのドレイン電極３１１ｃを連結する共通ドレイン電極３１５を形成する。
【００４６】
次に、前記ソース及びドレイン電極上に保護層３１７を形成し、共通ドレイン電極３１５と連結されるドレイン接続端子３１６を形成する。
【００４７】
一方、前記工程は、駆動回路部に形成されるＣＭＯＳの製造工程を中心に説明したが、駆動回路部が形成される工程で画面表示部にもスイッチング素子としてＴＦＴが同時に形成されることができる。前記画面表示部のＴＦＴは、ＰＭＯＳまたはＮＭＯＳから選択されて形成されることができる。また、前記画面表示部のスイッチング素子が高電圧で駆動する場合、優れた信頼性のＧＯＬＤＤ構造のＴＦＴをスイッチング素子として使用することができる。前記結果、ＬＤＤ構造のＴＦＴとＧＯＬＤＤ構造のＴＦＴを共に含む駆動回路部一体型の液晶パネルを完成する。
【００４８】
ここで、本発明では、駆動回路部中、１０Ｖ以上の高電圧で駆動される回路に対してはＧＯＬＤＤ構造のＴＦＴで構成し、１０Ｖ以下の低電圧で駆動される回路に対してはＬＤＤ構造のＴＦＴで構成されるが、その根拠は次の通りである。
【００４９】
図３は、チャネルの幅と長さがそれぞれ４μｍであり、ＬＤＤ領域の長さが１．５μｍであるＬＤＤ構造とＧＯＬＤＤ構造のポリシリコン薄膜トランジスタのドレイン電圧−モビリティ変化量を示す実験結果による特性図である。
【００５０】
図３に示すように、ＬＤＤ構造とＧＯＬＤＤ構造のモビリティ変化量を比較すると、ドレイン電圧Ｖｄが１０Ｖ以上のとき、すなわち、モビリティ変化量が７％を越えると、ＬＤＤ構造の場合、その変動が激しくなるのに対し、ＧＯＬＤＤ構造の場合は、安定している。従って、高速度駆動（高電圧駆動）が要求される回路に対しては、信頼性が優れたＧＯＬＤＤ構造の素子とＰＭＯＳで構成されたＣＭＯＳを適用することが好ましく、通常速度で駆動するロジック回路等相対的に低い電圧駆動が可能な回路に対しては、ＧＯＬＤＤ素子対比面積が相対的に低いＬＤＤ素子のＰＭＯＳで構成されたＣＭＯＳを適用することが好ましいと言える。
【００５１】
このようなドレイン電圧−モビリティ変化量の特性を考慮して、本発明では、駆動回路の薄膜トランジスタとして、チャネルの幅と長さがそれぞれ４μｍであり、ＬＤＤ領域の長さが１．５μｍであるポリシリコン薄膜トランジスタであり、モビリティ変化量が７％以下であるときはＬＤＤ構造を選択し、モビリティ変化量が７％を超えるときはＧＯＬＤＤ構造を選択することにより、駆動回路部の面積縮小及び信頼性を同時に満足する駆動回路部一体型の液晶パネルを製造することができる。
【図面の簡単な説明】
【００５２】
【図１】本発明によるアレイ基板を示す平面図である。
【図２Ａ】本発明によるＬＤＤ構造のＴＦＴ、ＧＯＬＤＤ構造のＴＦＴ及びＰＭＯＳの製造工程を示す手順図である。
【図２Ｂ】図２Ａに続く製造工程を示す手順図である。
【図２Ｃ】図２Ｂに続く製造工程を示す手順図である。
【図２Ｄ】図２Ｃに続く製造工程を示す手順図である。
【図２Ｅ】図２Ｄに続く製造工程を示す手順図である。
【図２Ｆ】図２Ｅに続く製造工程を示す手順図である。
【図３】チャネルの幅と長さがそれぞれ４μｍであり、ＬＤＤ領域の長さが１．５μｍであるＬＤＤ構造とＧＯＬＤＤ構造のポリシリコン薄膜トランジスタのドレイン電圧−モビリティ変化量を示す実験結果による特性図である。
【図４Ａ】従来技術によるＧＯＬＤＤ構造のＴＦＴの製造工程を示す手順図である。
【図４Ｂ】図４Ａに続く製造工程を示す手順図である。
【図４Ｃ】図４Ｂに続く製造工程を示す手順図である。
【図４Ｄ】図４Ｃに続く製造工程を示す手順図である。
【図４Ｅ】図４Ｄに続く製造工程を示す手順図である。
【図４Ｆ】図４Ｅに続く製造工程を示す手順図である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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