(57)【要約】【課題】  歪み誘起多孔質シリコン上に、高品質な単結晶歪みシリコン層を有する半導体部材および、その半導体部材を用い、移設法（貼り合わせ、分離）を利用した歪みＳＯＩ基板の製造方法を提供する。【解決手段】  シリコン基板１１を陽極化成することによって多孔質層１２を作製し、シリコンゲルマニウムの堆積や、ゲルマニウムを含む気体、固体あるいは液体の導入，ゲルマニウムの拡散と孔封止にて多孔質層の孔封止層１３（孔多孔質層１２と封止層１３は歪み誘起多孔質層となる）を形成する。孔封止層１３にシリコンを堆積されることで歪みシリコン層１４を形成する。この孔封止層１３は低欠陥密度、高濃度化が可能であるため、高品質かつ高歪みシリコン層１４を有する半導体基板が得られる。【選択図】      図１
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【特許請求の範囲】
【請求項１】
基板上に、歪み誘起材料によって少なくとも表面が孔封止された、歪み誘起層としての多孔質半導体層と、該多孔質半導体層上に形成された歪み半導体層と、を有することを特徴とする半導体部材。
【請求項２】
前記多孔質半導体層はシリコンである請求項１記載の半導体部材。
【請求項３】
前記多孔質半導体層を孔封止する前記歪み誘起材料はシリコンと付加材料とを含み、該付加材料はゲルマニウム、ガリウムと砒素を含む材料、ガリウムと燐とを含む材料、ガリウムと窒素とを含む材料のうちのいずれかであることを特徴とする請求項２に記載の半導体部材。
【請求項４】
半導体基板の表面に多孔質半導体層を形成する工程と、該多孔質半導体層の少なくとも表面に歪み誘起材料又は歪み誘起材料の構成材料を導入し、少なくとも表面を孔封止して歪み誘起多孔質半導体層を形成する工程と、該歪み誘起多孔質半導体層上に歪み半導体層を形成する工程と、を含むことを特徴とする半導体部材の製造方法。
【請求項５】
前記多孔質半導体層は、前記半導体基板を陽極化成法を用いて多孔質化することで形成することを特徴とする請求項４に記載の半導体部材の製造方法。
【請求項６】
前記多孔質半導体層はシリコンからなる請求項４又は５に記載の半導体部材の製造方法。
【請求項７】
前記歪み誘起材料は、シリコンゲルマニウムである請求項６記載の半導体部材の製造方法。
【請求項８】
前記歪み誘起材料の構成材料は、ゲルマニウム、ガリウムと砒素を含む材料、ガリウムと燐とを含む材料、ガリウムと窒素とを含む材料のうちいずれかであることを特徴とする請求項６に記載の半導体部材の製造方法。
【請求項９】
前記歪み誘起多孔質半導体層を形成する工程は、前記多孔質半導体層の少なくとも表面の孔に、歪み誘起材料を埋め込み、該多孔質半導体層の表面を覆う工程であることを特徴とする請求項４に記載の半導体部材の製造方法。
【請求項１０】
前記歪み誘起材料の構成材料の導入は、ゲルマニウムを含有する気体、液体、あるいは固体によって行われることを特徴とする請求項６に記載の半導体部材の製造方法。
【請求項１１】
前記歪み誘起多孔質半導体層を形成する工程は、気体のゲルマニウムを前記多孔質半導体層の孔壁に固着する工程を含むことを特徴とする請求項６に記載の半導体部材の製造方法。
【請求項１２】
前記歪み誘起多孔質半導体層を形成する工程は、ゲルマニウムを含む液体を前記多孔質半導体層の上または前記多孔質半導体層の孔壁に塗布する工程を含むことを特徴とする請求項６に記載の半導体部材の製造方法。
【請求項１３】
前記歪み誘起多孔質半導体層を形成する工程は、ゲルマニウムを含む粉末を前記多孔質半導体層の上に供給する工程を含むことを特徴とする請求項６に記載の半導体部材の製造方法。
【請求項１４】
前記多孔質半導体層の少なくとも表面の孔に、歪み誘起材料を埋め込み、該多孔質半導体層の表面を覆う工程は、CVD法により行われることを特徴とする請求項９に記載の半導体部材の製造方法。
【請求項１５】
前記半導体層は、ＣＶＤ法により形成されたものであることを特徴とする請求項４乃至請求項１４のいずれか１項に記載の半導体部材の製造方法。
【請求項１６】
請求項４から１５のいずれか１項に記載の製造方法により作製された半導体部材の歪み半導体層上に絶縁層を形成した第１の部材を用意する工程と、
前記第１の部材と第２の部材とを前記絶縁層が内側に位置するように貼り合わせ、前記第１の部材から前記歪み半導体層及び前記絶縁層を前記第２の部材に移設する工程と、を含むことを特徴とする半導体部材の製造方法。
【請求項１７】
請求項４から１５のいずれか１項に記載の製造方法により作製された半導体部材からなる第１の部材を用意する工程と、
前記第１の部材と少なくとも表面が絶縁性材料からなる第２の部材とを前記第１の部材の前記歪み半導体層が内側に位置ように貼り合わせ、前記第１の部材から前記歪み半導体層を前記第２の部材に移設する工程と、を含むことを特徴とする半導体部材の製造方法。
【請求項１８】
前記移設工程は、前記歪み誘起多孔質層で分離されることで行われることを特徴とする請求項１６又は１７に記載の半導体部材の製造方法。
【請求項１９】
前記歪み誘起多孔質層は孔封止された領域と孔封止されない領域とを有し、前記分離は、前記歪み誘起多孔質層の孔封止されていない領域中、前記歪み誘起多孔質層の孔封止された領域と孔封止されない領域との界面、あるいは前記半導体基板と前記歪み誘起多孔質層との界面で行われることを特徴とする請求項１８記載の半導体部材の製造方法。
【請求項２０】
請求項１から３のいずれか１項に記載の半導体部材の歪み半導体層に絶縁ゲート型電界効果トランジスタを形成した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、歪み半導体層を有する半導体部材とそれらを用いて形成された半導体部材の製造方法、及び半導体装置に関する。
【背景技術】
【０００２】
正孔移動度の高速化を図るための半導体装置（デバイス）を形成するための基板として、歪みシリコン層(strained silicon layer)を有する基板が注目されている。シリコン(Si)とゲルマニウム(Ge)からなる層（SiGe層）をシリコン基板上に成長させ、その上にシリコン単結晶層を成長させると、該シリコン層に歪みが加わり、歪みシリコン層が得られる。この歪みは、シリコンとゲルマニウムからなる層の格子定数がシリコン単結晶層の格子定数よりも僅かに大きいことにより発生する。
【０００３】
また、シリコン基板にSiGe、GaAs、GaP、GaNを含む層を作製し、陽極化成によって多孔質層を形成した後、その上に半導体薄膜を形成することによって、半導体薄膜層が容易に分離できる半導体基板ならびにその製造方法が報告されている（特許文献１）。
【特許文献１】特開平１１−１９５５６２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記の歪みシリコン作製技術は、基板上に緩和したSiGe層を形成することを１つの特徴とする。SiGe層の緩和に、基板との界面の結晶欠陥を利用するため、最表面のシリコン層にも欠陥が伝播し、高品質のシリコン層を得るのが困難である。またSiGe層の緩和には数μmの厚い層が必要となるため、製造コストが高いという問題を抱えている。
【０００５】
また上記の田舎中（発明者）の技術は、SiGe、GaAs、GaP、GaNをシリコン基板上に形成した後、その基板を陽極化成するため、シリコン基板上へのSiGe層形成時に導入した結晶欠陥が最表面シリコン層に伝播することによるシリコン層の品質劣化という問題を潜在的に抱えている。
【０００６】
本発明は、上記の背景に鑑みてなされたものであり、シリコン層の陽極化成によって高品質の多孔質層を形成した後、孔封止によって歪み誘起層を形成し、低欠陥密度の歪みシリコン層を得るための新規な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明による半導体部材は、基板上に、歪み誘起材料によって少なくとも表面が孔封止された、歪み誘起層としての多孔質半導体層と、該多孔質半導体層上に形成された歪み半導体層と、を有するものである。
【０００８】
また本発明による半導体部材を用いて歪みＳＯＩを作製することができる。ＳＯＩは一般的にはSilicon on insulator の略であるが、本願においてはより広義にSemiconductor on insulatorの略を意味するものとする。
【０００９】
歪みＳＯＩの製造方法は、ａ）シリコン基板等の半導体基板の多孔質化により多孔質層（第１の層）を形成する工程、歪み誘起材料又は歪み誘起材料の構成材料（付加材料）の導入による多孔質層の孔封止を行い、歪み誘起多孔質層（歪み誘起多孔質層は孔封止された領域と孔封止されない領域を含み、孔封止された領域が第２の層となる。歪み誘起多孔質層が孔封止された領域のみからなる場合もある。）を形成する工程、その上に実質的にシリコン等の半導体（歪み半導体）からなる層（第３の層）の積層工程、及び第４の層の絶縁層形成工程を有する第１の部材を準備する準備工程と、ｂ）前記第1の部材と第2の部材とを絶縁層を介して、且つ前記第４の層（絶縁層）が内側に位置するように貼り合わせ、前記第１の部材から前記第３の層を前記第2の部材に移設する移設工程とを含むことを特徴とする。ここで、前記絶縁層は、少なくとも前記第1の部材側又は前記第2の部材側のいずれか一方にあればよい。勿論、前記絶縁層は、前記第1の部材側及び前記第2の部材の両方に形成されていてもよい。
【００１０】
本発明の好適な実施の形態によれば、前記準備工程は、シリコン基板を陽極化成した後、前記第２の層を形成する孔封止工程を含み、前記製造方法が、前記第１の部材の前記第２の層の上に前記絶縁層を形成する絶縁層形成工程を含み、前記積層工程、前記絶縁層形成工程及び前記移設工程は、前記積層工程、前記絶縁層形成工程、前記移設工程の順に実施されることが好ましい。
【００１１】
本発明の好適な実施の形態によれば、前記第１の部材は前記第１の多孔質シリコン層の下にシリコン層を有し、前記移設工程では、前記第１の部材より、前記歪みシリコン層から前記絶縁層までの部分を、前記第２の部材に移設することが好ましい。
【００１２】
また、本発明の好適な実施の形態によれば、前記付加材料は、ゲルマニウムを含むことが好ましい。
【００１３】
また、本発明の好適な実施の形態によれば、前記絶縁層は、シリコン酸化膜であることが好ましい。
【００１４】
また、本発明の好適な実施の形態によれば、前記第１の部材は、前記第１の層中、前記第１の層と第２の層との界面、あるいはシリコン基板と前記第１の層との界面に分離層を有し、前記移設工程では、前記絶縁層形成工程で絶縁層が形成された前記第１の部材に前記第２の部材を貼り合わせ、その後、貼り合わせにより形成された部材を前記分離層の部分で分離することが好ましい。
【００１５】
また、本発明の好適な実施の形態によれば、前記第１の部材の前記第３の層は、ＣＶＤ法により形成されたものであることが好ましい。
【００１６】
また、本発明の好適な実施の形態によれば、前記第１の多孔質層の孔封止は、ゲルマニウムを含有する気体、液体、あるいは固体によって行われることが好ましい。
【００１７】
また、本発明の好適な実施の形態によれば、前記第1の部材は、シリコン基板上に前記第1の層、前記第2の層、前記第３の層および前記第４の層を有し、且つ、前記第1の層の内部、第１の層と第２の層との界面、あるいはシリコン基板と前記第１の層との界面の少なくともいずれかに分離層を有することが好ましい。
【発明の効果】
【００１８】
本発明によれば、多孔質半導体層の孔を歪み誘起材料で孔封止することによって歪み誘起多孔質層を形成し、歪み誘起多孔質層上に単結晶半導体層を形成することで低欠陥密度の歪み半導体層を有する部材を提供することができる。
【発明を実施するための最良の形態】
【００１９】
本発明の好適な実施の形態によれば、シリコン基板を陽極化成法によって多孔質層を形成し、多孔質層にシリコンゲルマニウム等の歪み誘起材料を導入、又は多孔質層に付加材料（好適にはGe）を導入することによって多孔質層の孔封止を行って表面にＳｉＧｅ層を形成し、さらにその上に実質的にシリコンからなる層（好適には単結晶シリコン層）、すなわち歪みシリコン層を形成する。
【００２０】
この方法において、ＳｉＧｅ層は、多孔質層表面の孔封止の目的で用いられる。ここで、多孔質層の柔軟な構造はＳｉＧｅ層の歪みを緩和することが可能であると考えられ、従来の厚いＳｉＧｅ膜厚による歪みの緩和は必要なく、結晶欠陥の少ないＳｉＧｅ層を形成できるため、ゲルマニウムの高濃度化も同時に満たすことができる。
【００２１】
多孔質層の孔封止は多孔質層の少なくとも表面上にＳｉＧｅ層等の歪み誘起層が形成され、その上に歪みシリコン層が形成できるように行われればよい。孔封止の形態としては、例えば、後述するように、ＣＶＤ法等によるＳｉＧｅ等の歪み誘起材料の堆積により多孔質表面の孔が埋められる場合、ゲルマニウム等の歪み誘起材料の構成材料を多孔質層上に導入し、多孔質体へのゲルマニウム等の拡散と同時に孔が塞がれる場合等がある。孔封止は多孔質層の表面領域だけであっても、それ以上、例えば多孔質層全体に渡って孔封止されてもよい。
【００２２】
［第１の実施例］
図１を参照しながら本発明の第１の実施例に係る半導体基板（部材）の製造方法を説明する。
【００２３】
図１に示す工程（孔封止工程）では、シリコン基板１１上にシリコンからなる多孔質層１２を有し、シリコンとゲルマニウムからなる付加材料（歪み誘起材料の構成材料）とによる孔封止層１３を有し、さらにその上に、シリコンからなる層１４を有する第１の基板（部材）１０を作成する。
【００２４】
まず、単結晶シリコン基板１１上に陽極化成により多孔質層１２を形成する。陽極化成は、典型的には、白金電極対を有する化成槽にフッ化水素(HF)を含む溶液を満たし、該電極対間にシリコン基板１１を配置し、該電極対間に電流を流すことによりなされ得る。この工程によって形成される多孔質層１２は、脆弱な構造の層であって、後の分離工程において分離層として機能する。
【００２５】
最表面シリコン層を効果的に歪ませるためには、SiGeでの孔封止工程で、SiGeで充填された孔が充分に緩和していることが求められるため、多孔質層の多孔度を制御しなければならない。この条件は好ましくは次の通りである。
・基板
比抵抗０．０１Ω・ｃｍ（p型不純物としてボロンを添加）
・フッ酸濃度
２５％
・電流密度
１００ｍＡ／ｃｍ２
・時間
２秒
以上の条件によって多孔度５０％、１００ｎｍの多孔質層が得られ、孔封止工程によって孔の全部を封止できる。さらに、フッ酸濃度、電流密度、時間を変えることにより、多孔度の制御ができる。
【００２６】
次いで、多孔質層１２の孔をシリコン及びゲルマニウム（付加材料）を含む材料（SiGe：例えば、Ge=３０％）でランプ加熱によるＣＶＤ法により孔封止する。図１は多孔質層１２の表面のみを孔封止した図である。この条件は、好ましくは次の通りである。
・キャリアガス：Ｈ２
Ｈ２の流量は、好ましくは２５〜４５リットル／分であり、典型的には３０リットル／分である。
・第１の原料ガス：ＳｉＨ４
ＳｉＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には５０ｓｃｃｍである。
・第２の原料ガス：２％ＧｅＨ４
２％ＧｅＨ４の流量は、好ましくは２０〜１００ｓｃｃｍであり、典型的には５０ｓｃｃｍである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には１００Ｔｏｒｒである。
・温度
温度は、好ましくは６５０〜６８０℃である。
・成長速度
成長速度は、好ましくは５〜２０ｎｍ／分である。
【００２７】
多孔質層の表面領域の孔はＳｉＧｅ層で塞がれ、Ｓｉ表面がＳｉＧｅ層で覆われるように形成され、その上に第３の層となる歪みシリコン層を形成する。多孔質層は表面領域だけでなく、より下の部分が埋められていてもよい。
【００２８】
次いで、歪み誘起SiGe層１３上にＣＶＤ法により単結晶シリコン層１４をエピタキシャル成長させる。単結晶シリコン層の成長条件は、以下の通りである。
・キャリアガス：Ｈ2
水素の流量は、好ましくは１５〜４５リットル/分であり、典型的には30リットル/分である。
・原料ガス：SiH2Cl2
原料ガスの流量は、好ましくは５０〜２００SCCMであり、典型的には１００SCCMである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Torrであり、典型的には８０Torrである。
・成長温度
成長温度は、好ましくは６５０℃〜１０００℃であり、典型的には９００℃である。
【００２９】
また、歪み誘起層として、ガリウムと砒素、ガリウムと燐、ガリウムと窒素を含む材料で気相成長によって孔封止を行ってもよい。成長原料としてはトリエチルガリウム（TEGa）、アルシン（AsH3）、フォスフィン（PH3）を用いる。
【００３０】
なお、単結晶シリコン層の成長に先だって、上記多孔質層表面を水素雰囲気中で熱処理（プリベーク）することも好ましい。プリベークの場合において、水素の流量は、好ましくは１５〜４５リットル/分（典型的には、３０リットル/分）、温度は、好ましくは７００〜１０００℃（典型的には９５０℃）、チャンバ内圧力は、好ましくは１０〜７６０Torr（典型的には、６００Torr）である。
【００３１】
以上の工程により、図１に模式的に示すような第１の基板（部材）１０が得られる。
【００３２】
［第２の実施例］
第１の実施例と同様に単結晶シリコン基板に陽極化成法を用いて多孔質層１２を形成する。また、多孔質層形成過程中で電流条件を変更し、電流変更時の界面が、後の分離工程における分離界面となるように調整してもよい。
【００３３】
続いて、多孔質層を形成した単結晶シリコン基板を真空チャンバーに移し、多孔質層表層にゲルマニウム２１を蒸着する。蒸着後の構造が図２である。蒸着した後、水素雰囲気中で該シリコン基板を熱処理（プリベーク）し、多孔質表面において孔を封止すると同時に、封止によって形成された薄膜層中にゲルマニウムを拡散させ、薄膜ＳｉＧｅ層１３を形成した基板１０を作製する（図３）。
【００３４】
プリベークにおいては、水素の流量は１５〜４５リットル／分、温度は７００〜１０００℃、チャンバ内圧力は１０〜７６０Ｔｏｒｒが好ましい。また、プリベーク後に少量のシリコン系ガスあるいはゲルマニウムを含むガスを導入（プレインジェクション）し、プリベークのみよりも厚いＳｉＧｅ層を形成するのも好ましい。
【００３５】
さらに、図３の基板にＣＶＤ法により単結晶シリコン層をエピタキシャル成長させる。単結晶シリコン層の成長条件は、以下の通りである。
・キャリアガス：Ｈ２
水素の流量は、好ましくは１５〜４５リットル/分であり、典型的には３０リットル／分である。
・原料ガス：ＳｉＨ２Ｃｌ２
原料ガスの流量は、好ましくは５０〜２００ＳＣＣＭであり、典型的には１００ＳＣＣＭである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には８０Ｔｏｒｒである。
・成長温度
成長温度は、好ましくは６５０℃〜１０００℃であり、典型的には９００℃である。
【００３６】
上記エピタキシャル成長により、単結晶歪みシリコン層１４が形成される。単結晶歪みシリコン層１４の厚さは、作製するデバイスにより任意であるが、典型的には１０〜１０００nmである。図１は、孔封止ＳｉＧｅ層上に単結晶歪みシリコン層１４を成長させた構造を示す。
【００３７】
［第３の実施例］
第１の実施例と同様に、多孔質層をシリコン基板表層に形成する。多孔質層を形成した単結晶シリコン基板上に、スピンコート装置を用いて四塩化ゲルマニウムを塗布する。
【００３８】
塗布する液体ゲルマニウムについては四塩化ゲルマニウムに限らず、ゲルマニウムオキシド系化合物等の液体物質を用いることもできる。また、形成するＳｉＧｅ層のＧｅ濃度に応じて、液体を希釈しても良い。
【００３９】
ゲルマニウム塗布後、水素雰囲気中で該シリコン基板を熱処理（プリベーク）し、多孔質表面において孔を封止すると同時に、封止によって形成された薄膜層中にゲルマニウムを拡散させ、薄膜ＳｉＧｅ層を形成することで、図１に示す構造が得られる。
ゲルマニウムの導入は、液体に限られず、ゲルマニウムを含む粉末を多孔質シリコン層の上に供給する等によっても実現することができる。
【００４０】
［第４の実施例］
上記方法によって得られた、歪みシリコン層を有する半導体部材を用いて、移設法により絶縁層上に歪みシリコン層を有する歪みＳＯＩを作製することができる。なお既に述べたように本願において、ＳＯＩはSemiconductor on insulatorの略を意味するが、本実施例ではSemiconductor（半導体）としてシリコンを取り上げて説明する。ここで、移設法とは、脆弱な構造の分離層の上に移設対象層（２層以上で構成される）を有する第１の部材を該移設対象層を挟むようにして第２の部材に貼り合わせ、その後、貼り合わせによって形成された複合部材（貼り合わせ部材）を分離層の部分で分離する方法である。
【００４１】
この方法によれば、第１の部材に形成された移設対象層のうち下側の層が第２の部材の上側の層となり、第１の部材に形成された移設対象層のうち上側の層が第２の部材の下側の層となるように、移設対象層が第１の部材から第２の部材に移設される。すなわち、この方法によれば、第１の部材に順に積み上げられた層が、第２の部材上においては、その積み上げの順番と逆の順番で第２の基板に積み上げられた構造となる。
【００４２】
本発明の好適な実施の形態によれば、シリコン基板を陽極化成によって第１の多孔質層を形成し、第２の層としてシリコンと付加材料で多孔質層の孔封止を行い、その上に第３の層として実質的にシリコンからなる層（好適には単結晶シリコン層）を形成し、更にその上に熱酸化法等により絶縁層を形成する。次いで、絶縁層を挟むようにして、第１の部材に第２の部材を貼り合わせる。次いで、貼り合わせによって形成された複合部材を分離層の部分で分離する。
【００４３】
この方法において、第３の層としての単結晶シリコン層は、その上に良質な絶縁層を形成するために有利に機能する。これは、第３の層がシリコン層であれば、これを熱酸化法により酸化させることにより絶縁層を形成することができるからである。なお、当業者に周知のように、熱酸化法によれば、良質の熱酸化膜を形成することができる。
【００４４】
また、上記の製造方法において、分離工程は、種々の方法によって実現され得るが、例えば、貼り合わせによって形成された複合部材の分離層に対して流体を打ち込み、該流体により該複合部材を２枚の部材に分離する方法（流体の噴き付けによる方法）が好適である。流体としては、水等の液体の他、空気等の気体を採用し得る。流体として水又はその混合物を採用する技術は、ウォータージェット法として知られている。
【００４５】
具体的な実施例を図４〜図７を用いて説明する。
【００４６】
図１に示す工程に次いで、図４に示す工程（絶縁層形成工程）では、図１に示す第１の基板１０の表面に絶縁層２１を形成する。この工程では、典型的には、熱酸化法により図１に示す第１の基板１０の表面の第３の層（単結晶シリコン層）１４を熱酸化することにより絶縁膜（この場合、SiO2膜）を形成する。ここで、熱酸化法に代えてＣＶＤ法等により絶縁層２１を形成してもよい。なお絶縁膜の形成は必須ではなく、後述するように第2の基板表面に形成しても良い。また、第2の基板が光透過性のガラスなどの絶縁材料であれば絶縁膜を省略することもできる。
【００４７】
図４に示す工程に次いで、図５に示す工程（貼り合わせ工程）では、絶縁層２１が形成された第１の基板（部材）１０’の単結晶シリコン層１４あるいは絶縁層２１側に第２の基板（部材）３０を貼り合わせる。ここで、第１の基板１０’と第２の基板３０とを単に密着させるだけでもよいし、密着させた後に両基板の結合を強固にするために陽極接合、あるいは熱処理等を施してもよい。第２の基板３０は、典型的には、シリコン基板３１の表面にSiO2層等の絶縁層３２を形成した基板である。ただし、絶縁層３２は必須ではないし、また、第２の基板３０がシリコン基板で構成されることも必須ではない。例えば、第２の基板３０は、ガラス基板等であってもよい。
【００４８】
図５に示す工程に次いで、図６に示す工程（分離工程）では、貼り合わせによって形成された基板（貼り合わせ基板）を分離層１２の部分で２枚の基板に分離する。すなわち、図５に示す貼り合わせ工程及び図６に示す分離工程により移設工程が実施される。分離工程は、例えば、貼り合わせ基板をその軸を中心として回転させながら、その分離層１２に流体を打ち込むことにより実施され得る。なお、符号１２’、１２”は、分離後に両基板に残留する多孔質層を模式的に示している。
【００４９】
ここで、液体や気体などの流体を利用する分離方法に代えて、引っ張り、圧縮、せん断等の応力を利用する分離方法を採用してもよいし、これらを併用してもよい。分離後の第２の基板３０’上に多孔質層１２’あるいは歪み誘起多孔質層１３が残留する場合には、当該残留多孔質層をエッチング、研磨、研削、水素を含む還元性雰囲気中での熱処理等により除去することが好ましい。勿論、残留物が無い場合や非常に少ない場合、または後工程において問題とならない場合には必ずしも除去工程を実施する必要はない。
分離工程における分離は、例えば、孔封止された多孔質層の孔封止されていない領域中、多孔質層の孔封止された領域と孔封止されない領域との界面、あるいはシリコン基板と多孔質層との界面で行われる。
【００５０】
上記工程を経て得られた基板（図７）３０”中の歪みシリコン層１４を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。
以上説明した各実施例では、付加材料（歪み誘起材料の構成材料）としてゲルマニウムを取り上げたが、ガリウムと砒素を含む材料、ガリウムと燐とを含む材料、ガリウムと窒素とを含む材料のうちのいずれかを用いても良い。
【００５１】
以上本発明の半導体部材及びその製造方法について説明したが、次の本実施例の半導体部材を用いた半導体装置について説明する。
【００５２】
［半導体装置の例１］
図８〜図１１は、例示的に第１の実施例に示す工程で作製された基板の半導体層１４の近傍を示したものである。まず、半導体層１４の表面に素子分離領域５４、ゲート絶縁膜５６を形成する（図８を参照）。ゲート絶縁膜５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜５６は、例えば、半導体層１４の表面を酸化させたり、ＣＶＤ法又はＰＶＤ法により半導体層１４の表面に該当する物質を堆積させたりすることにより形成され得る。
【００５３】
次いで、ゲート絶縁膜５６上にゲート電極５５を形成する。ゲート電極５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート絶縁膜５６は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極５５は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成してもよいし、他の方法で形成してもよい。以上の工程により図８に示す構造体が得られる。
【００５４】
次いで、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を半導体層１４に導入することにより、比較的低濃度のソース、ドレイン領域５８を形成する（図９を参照）。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
【００５５】
次いで、ゲート電極５５を覆うようにして絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極５９の側部にサイドウォール５９を形成する。
【００５６】
次いで、再び上記と同一の導電型の不純物を半導体層１４に導入し、比較的高濃度のソース、ドレイン領域５７を形成する。以上の工程により図９に示す構造体が得られる。
【００５７】
次いで、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面に金属珪化層６０を形成する（図１０参照）。金属珪化層６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極５５の上面並びにソース及びドレイン領域５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図１０に示す構造体が得られる。
【００５８】
次いで、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜６１を形成する（図１１参照）。絶縁膜６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
【００５９】
次いで、必要に応じて、ＣＭＰ（chemical mechanical polishing）法により表面を平坦化した後に、絶縁膜６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ2エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０.２５ミクロン未満の矩形のコンタクトホール、又は、直径が０.２５ミクロン未満の円形のコンタクトホールを形成することができる。
【００６０】
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、バリアメタル６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体６３を、ＣＶＤ法、ＰＶＤ（physical vapor deposition）法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程により基板にＦＥＴ（field effect transistor）等のトランジスタ（ここでは絶縁ゲート型トランジスタ）を作り込むことができ、図１１に示す構造のトランジスタを有する半導体装置が得られる。
【００６１】
以上のように、本実施例によれば、歪みシリコン層を利用することによって、半導体層のキャリア移動度を向上させることができるため、半導体層に形成されたトランジスタ等のデバイスを高速駆動させることができる。
【００６２】
［半導体装置の例２］
次いで、実施例４に示された製造方法によって作製された半導体基板を利用した半導体装置（デバイス）及びその製造方法について図１２〜図１５を参照しながら説明する。
【００６３】
まず、第４の実施例として例示的に説明した半導体基板（部材）の製造方法を適用して半導体基板を製造する。この半導体基板は、前述のように、埋め込み酸化膜（絶縁膜）上に歪みＳｉ層を有する。このような歪みＳｉ／絶縁層の構造を有する半導体基板（以下、歪みＳＯＩ基板）はＳｉ単結晶／絶縁層の構造を有する通常のＳＯＩ基板に比べて、より高速かつ低消費電力のデバイスが得られるとして注目されている。これは、歪みを有しないＳｉ層に対する歪みＳｉ層の優位性による。
【００６４】
図１２に示す工程では、まず、準備した歪みSOI基板に、トランジスタを形成すべき活性領域１１０３’及び素子分離領域１０５４を形成する。具体的には、例えば、埋め込み絶縁膜１１０４上の歪みSi層１１０５を島状にパタニングする方法、ＬＯＣＯＳ酸化法、トレンチ法等により、活性領域１１０３’及び素子分離領域１０５４を形成することができる。
【００６５】
次いで、歪みSi層１１０５の表面にゲート絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜１０５６は、例えば、歪みSi層１１０５の表面を酸化させたり、歪みSi層１１０５上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させたりすることにより形成され得る。
【００６６】
次いで、ゲート絶縁膜１０５６上にゲート電極１０５５を形成する。ゲート電極１０５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート絶縁膜１０５６は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極１０５６は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成されてもよいし、他
の方法で形成されてもよい。以上の工程により図１２に示す構造体が得られる。
【００６７】
次いで、図１３に示す工程では、まず、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を活性領域１１０３’に導入することにより、比較的低濃度のソース、ドレイン領域１０５８を形成する。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
【００６８】
次いで、ゲート電極１０５５を覆うように絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極１０５５の側部にサイドウォール１０５９を形成する。
【００６９】
次いで、再び上記と同一の導電型の不純物を活性領域１１０３’に導入し、比較的高濃度のソース、ドレイン領域１０５７を形成する。以上の工程により図１３に示す構造体が得られる。
【００７０】
次いで、図１４に示す工程では、ゲート電極１０５５の上面並びにソース及びドレイン領域１０５７の上面に金属珪化物層１０６０を形成する。金属珪化物層６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極１０５５の上面並びにソース及びドレイン領域１０５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図１４に示す構造体が得られる。
【００７１】
次いで、図１５に示す工程では、まず、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜１０６１を形成する。絶縁膜１０６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
【００７２】
次いで、必要に応じて、ＣＭＰ法により絶縁膜１０６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ２エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０．２５ミクロン未満の矩形のコンタクトホール、又は、直径が０．２５ミクロン未満の円形のコンタクトホールを形成することができる。
【００７３】
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、必要に応じてバリアメタル１０６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜１０６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程により歪みSi層にＦＥＴ等のトランジスタを作り込むことができ、図１５に示す構造のトランジスタを有する半導体装置が得られる。
【００７４】
ここで、ゲート電極に電圧を印加したときにゲート絶縁膜下に広がる空乏層が埋め込み絶縁膜１０１４の上面に届くように活性層（歪みSi層）１１０３’の厚さ及び不純物濃度を定めると、形成されたトランジスタは、完全空乏型トランジスタとして動作する。また、空乏層が埋め込み酸化膜１０１４の上面に届かないように活性層（歪みSi層）１１０３’の厚さ及び不純物濃度を定めると、形成されたトランジスタは、部分空乏型トランジスタとして動作する。
【００７５】
なお、図１２〜図１５では、１つのトランジスタの領域のみが示されているが、所望の機能を達成する半導体装置を得るために、歪みSOI基板上に多数のトランジスタその他の回路素子を形成し、これらに配線を形成し得ることは言うまでもない。
【産業上の利用可能性】
【００７６】
本発明は歪み半導体層に絶縁ゲート型トランジスタ等の回路素子を形成するための半導体部材とその製造方法やかかる回路素子が形成された半導体装置に用いられる。
【図面の簡単な説明】
【００７７】
【図１】第１、第２、第３、及び第４の実施例の積層工程を示す図である。
【図２】第２の実施例のゲルマニウム蒸着工程を示す図である。
【図３】第２の実施例の多孔質層孔封止工程を示す図である。
【図４】第４の実施例の絶縁層形成工程を示す図である。
【図５】第４の実施例の貼り合わせ工程（移設工程の前段）を示す図である。
【図６】第１の実施例の分離工程（移設工程の後段）を示す図である。
【図７】第１の実施例の除去工程を示す図である。
【図８】半導体装置及びその製造方法の第１の例を示す図である。
【図９】半導体装置及びその製造方法の第１の例を示す図である。
【図１０】半導体装置及びその製造方法の第１の例を示す図である。
【図１１】半導体装置及びその製造方法の第１の例を示す図である。
【図１２】半導体装置及びその製造方法の第１の例を示す図である。
【図１３】半導体装置及びその製造方法の第１の例を示す図である。
【図１４】半導体装置及びその製造方法の第１の例を示す図である。
【図１５】半導体装置及びその製造方法の第２の例を示す図である。
【符号の説明】
【００７８】
１１  シリコン基板
１２  多孔質層
１３  孔封止層（薄膜ＳｉＧｅ層）
１４  歪みシリコン層
【図１】
2005191458.tif 000003
【図２】
2005191458.tif 000004
【図３】
2005191458.tif 000005
【図４】
2005191458.tif 000006
【図５】
2005191458.tif 000007
【図６】
2005191458.tif 000008
【図７】
2005191458.tif 000009
【図８】
2005191458.tif 000010
【図９】
2005191458.tif 000011
【図１０】
2005191458.tif 000012
【図１１】
2005191458.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
2005191458.tif 000017