(57)【要約】【課題】強誘電体メモリを含む半導体装置の長寿命化を図る。【解決手段】２値化データを強誘電体の分極状態として記憶する複数のメモリセルを具える強誘電体メモリ又はかかる構成を有する半導体装置の製造方法において、熱処理工程に先だって、複数のメモリセル全てに対して、２値化データのうち、データ読み出し時に参照電位レベルよりも低い電位レベルで読み出されるデータを書き込む、データ書き込み工程を含む。【選択図】図１
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【特許請求の範囲】
【請求項１】
２値化データを強誘電体の分極状態として記憶する複数のメモリセルを具える強誘電体メモリの製造方法において、
熱処理工程に先だって、前記複数のメモリセル全てに対して、前記２値化データのうち、データ読み出し時に参照電位レベルよりも低い電位レベルで読み出されるデータを書き込む、データ書き込み工程を含むことを特徴とする強誘電体メモリの製造方法。
【請求項２】
２値化データを強誘電体の分極状態として記憶する複数のメモリセルを具える強誘電体メモリを製造する工程と、
前記強誘電体メモリを含む半導体装置を製造する工程とを含み、
前記強誘電体メモリを製造する工程及び前記半導体装置を製造する工程は、熱処理工程に先だって、前記複数のメモリセル全てに対して、前記２値化データのうち、データ読み出し時に参照電位レベルよりも低い電位レベルで読み出されるデータを書き込む、データ書き込み工程を含むことを特徴とする半導体装置の製造方法。
【請求項３】
前記強誘電体メモリを製造する工程は、ビット線に対してプリチャージを行っている状態を維持し、かつセンスアンプのセンス動作を停止させる、書き込み試験回路が前記複数のメモリセルに接続されている強誘電体メモリを製造する工程であり、
前記書き込み工程は、前記書き込み試験回路を用いて、前記強誘電体メモリの全てのメモリセルに対して同時に、前記２値化データのうち、データ読み出し時に参照電位レベルよりも低い電位レベルで読み出されるデータを書き込む工程であることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記強誘電体メモリを製造する工程は、出力側が前記強誘電体メモリのビット線プリチャージ回路に接続されていて、入力側にはビット線プリチャージ信号が入力される第１信号線及びテスト信号が入力される第２信号線が接続されているＯＲ回路と、出力側がセンスアンプに接続されていて、入力側にはセンスアンプ活性化主制御信号が入力される第３信号線及び前記第２信号線が接続されているＮＯＲ回路を含む書き込み試験回路が前記複数のメモリセルに接続されている強誘電体メモリを製造する工程であることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
前記強誘電体メモリを製造する工程は、強誘電体メモリに格納された２値化データのうち、参照電位レベルよりも高い電位レベルで読み出されるデータが格納されているメモリセルから、データを読み出す場合には、電源電位よりも低い電位レベルで、当該メモリセルに対して書き込みを行うための回路であって、電位選択信号が入力され、該電位選択信号に対応して、２つの異なる電位レベルの信号をワードドライバ回路に出力するワード線電位選択回路を有する強誘電体メモリを製造する工程であることを特徴とする請求項２〜４のいずれか一項に記載の半導体装置の製造方法。
【請求項６】
前記強誘電体メモリを製造する工程は、前記電位選択信号が入力される電位選択信号線に接続されている制御電極、第１の電源電位にされる第１主電極、及びワードドライバ回路入力信号線と接続されている第２主電極を有する第１のトランジスタと、入力側が前記電位選択信号線に接続されているインバータ回路と、第２の電源電位にされる第１主電極、前記ワードドライバ回路入力信号線と接続されている第２主電極、及び前記インバータ回路の出力側と接続されている制御電極を有する第２のトランジスタとを含む前記ワード線レベル選択回路を含む強誘電体メモリを製造する工程であることを特徴とする請求項５に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置の製造方法に関する。特に、２値化データを強誘電体の分極状態として記憶する複数のメモリセルを具える半導体チップを含む半導体装置の製造方法に関する。
【背景技術】
【０００２】
いわゆる強誘電体メモリとして、ＦｅＲＡＭ(Ferroelectric Random Access Memory)が知られている。ＦｅＲＡＭとしては、例えば、２トランジスタ・２キャパシタ／１ビット型（以下、単に２Ｔ２Ｃ構造とも称する。）のものがある。２トランジスタ・２キャパシタ／１ビット型のＦｅＲＡＭとは、１個の２値化データを２個のメモリセル、すなわち２個のトランジスタと２個のキャパシタとで記憶するＦｅＲＡＭである。
【０００３】
強誘電体キャパシタの状態遷移を示すヒステリシスカーブの形状の対称性を良好にすることで、メモリセルからのデータの読み出し動作及びデータの書き込み動作を安定にすることを目的として、メモリ素子の製造工程において、２回の熱処理を行って、２箇所の界面、すなわち、強誘電体膜及びその上側に接して設けられている上部電極の界面、並びに強誘電体膜及びその下側に設けられている下部電極の界面の物理的、又は化学的性質の相違を無くすことを特徴とする強誘電体メモリ及びその製造方法が知られている（例えば、特許文献１参照。）。
【０００４】
また、強誘電体キャパシタを具えるメモリセルの初期不良をスクリーニングするためのいわゆるバーンイン検査工程において、メモリセルの特性劣化を防止することを目的として、昇温期間と降温期間のうち、少なくとも降温期間において、個々のメモリセルに対して”１”と”０”のデータを交互に書き込む工程を行うことにより、インプリント（以下、単に刷り込み現象とも称する。）の発生を防止する構成が知られている（例えば、特許文献２参照。）。
【特許文献１】特開平９−６４２９１号公報
【特許文献２】特開２００２−９３１９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１０及び図１１を参照して、刷り込み現象と、メモリセルの劣化との関係について説明する。
【０００６】
図１０は、強誘電体メモリが具える強誘電体キャパシタの状態遷移（ヒステリシス特性）を説明するための概念的なグラフである。なお、初期状態のヒステリシス特性を点線として示し、シフト後のヒステリシス特性を実線として示してある。また、いわゆる減分極による分極量の劣化を一点鎖線により示してある。
【０００７】
（Ａ)図は、従来の強誘電体メモリにおいて理想的とされるヒステリシス特性を示している。（Ｂ)図及び（Ｃ)図は、強誘電体キャパシタに刷り込み現象が発生して、シフトしたヒステリシス特性を示している。なお、横軸の単位は電圧Ｖ（ボルト）であり、縦軸の単位は分極Ｐｒ（μＣ／ｃｍ2 ）である。
【０００８】
また、この明細書において、”０”データとは、強誘電体メモリに書き込まれるか、又は読み出される２値化データのうち、データ読み出し時に参照電位（ＶＲＥＦ）レベルよりも低い電位レベルで読み出されるデータである。”１”データとは、データ読み出し時に参照電位（ＶＲＥＦ）レベルよりも高い電位レベルで読み出されるデータである。
【０００９】
図１１は、”０”又は”１”データが長期間保持されたメモリセル（強誘電体キャパシタ）の経時的なシフトを説明するためのグラフである。（Ａ)図は”１”データ（グラフ（Ｉ)）又は”０”データ（グラフ（ＩＩ)）を保持し続けたメモリセルにおけるヒステリシス特性の経時的なシフト量を説明するための概略的なグラフである。（Ｂ)図は、強誘電体メモリの参照電位（ＶＲＥＦ)に対する読み出し電位の経時的なシフトを説明するための概略的なグラフであって、”１”データ（グラフ（ＩＩＩ)）又は”０”データ（グラフ（ＩＶ)）が保持されたメモリセルにおける読み出し電位の変化を示す概略的なグラフである。
【００１０】
図１０（Ａ)、（Ｂ)及び（Ｃ)に示すように、電圧Ｖと分極Ｐｒとの関係は、いわゆるヒステリシスカーブによって説明される。
【００１１】
（Ａ)図から明らかなように、シフトしていない強誘電体キャパシタのヒステリシス特性は、印加電位及び分極量ともに、縦軸及び横軸に対して、対称的な形状を有している。この状態の強誘電体キャパシタから読み出される電位は、”０”データの場合にはＶ０であり、”１”データの場合にはＶ１である。
【００１２】
また、（Ｂ)図から明らかなように、”０”データを長期間保持し続けた場合のヒステリシスカーブは、全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側にシフトしている。
【００１３】
このとき、読み出し電位Ｖ０については、（Ａ）図のＶ０とほぼ同等であるが、読み出し電位Ｖ１は、（Ａ)図のＶ１と比較して、若干の減少がみられるのみである。すなわち、ヒステリシスカーブが左側にシフトした特性を有する強誘電体メモリは、動作にはほとんど支障がない。
【００１４】
さらに、（Ｃ)図から明らかなように、”１”データを長期間保持し続けた場合のヒステリシスカーブは、全体の形状はほぼ保たれた状態で横軸（電圧）のプラス方向、すなわち右側にシフトしている。
【００１５】
このとき、読み出し電位Ｖ０及びＶ１の大きさの差は、（Ａ）図及び（Ｂ）図のそれと比較して、大きく減少していることがわかる。強誘電体メモリは、Ｖ０とＶ１の電位差が小さくなると、データの読み出しができなくなる。すなわち、”１”データを保持し続けることにより、ヒステリシスカーブが、横軸（電圧）のプラス方向、すなわち右側にシフトしている強誘電体キャパシタは、その動作に支障を来す恐れが高いことが理解できる。
【００１６】
強誘電体メモリ（半導体チップ）及びこのような強誘電体メモリを含む半導体装置は、例えばウェハプロセス終了後、ウェハ状態での試験工程、パッケージへの組み立て工程、組み立て品の試験工程、例えば、基板への実装工程及び最終試験工程を経て、出荷される。
【００１７】
これらの工程は、高温による複数回の加熱処理を、不可避的に含んでいる。例えば、組み立て工程においては、ワイヤボンディング工程、封止工程において、２００℃程度での加熱が行われる。また、実装工程においては、例えば、リフロー工程において２４０℃程度での加熱が行われる。
【００１８】
試験工程において、製造された強誘電体メモリは、高電圧等による電気的特性試験、任意の回数動作させる耐久性試験、通常の使用温度よりも高い温度条件下で動作を確認する温度的特性試験が行われる。
【００１９】
この試験工程では、強誘電体メモリには”０”又は”１”データが書き込まれているので、データが保持された状態で、例えば、組み立て工程、実装工程において、熱ストレスが加えられてしまうこととなる。
【００２０】
図１１に示すように、強誘電体メモリは、経時的に、その特性を表すヒステリシスカーブのシフト量が増大し（（Ａ）図）、かつ強誘電体キャパシタの分極量、すなわち、読み出し電位は減少していく（（Ｂ）図）。この読み出し電位の減少により、センスアンプ（ＳＡ)による読み出し電位の増幅が不可能となった時点で、メモリ寿命の限界に達することになる。
【００２１】
上述した強誘電体メモリ及び半導体装置の製造工程で加わる熱ストレスにより、上述した強誘電体メモリの刷り込み現象、及び強誘電体キャパシタの分極量の減少（減分極）は加速される。すなわち、製品出荷時において、既にメモリセルが有するヒステリシス特性は、シフトされていて、メモリ寿命は、このシフトの分だけ、既に短縮されているのが現状である。特にヒステリシスカーブが、右側にシフトされている場合には、寿命の短縮が顕著である。
【００２２】
例えば、上記特許文献１の構成によれば、ヒステリシスカーブの対称性を良好にすることにより、読み出し電位をより安定にすることができる。しかしながら、熱処理によるメモリセル寿命の短縮及びこれを解決することは、想定されていない。
【００２３】
また、例えば、上記特許文献２の構成によれば、製品出荷時に、ヒステリシス特性を初期化して、出荷時における刷り込み現象の発生を抑制することにより、メモリ寿命の短縮を防止することが想定されている。しかしながら、メモリ寿命の本質的な延長を図ることは想定されていない。
【００２４】
従って、強誘電体メモリのさらなる長寿命化を実現するための技術が嘱望されている。
【００２５】
この発明は、上述した問題点に鑑みなされたものである。すなわち、この発明の目的は、さらなる長寿命化を実現するための強誘電体メモリの構成及び長寿命化された強誘電体メモリを含む半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２６】
これらの目的の達成を図るため、この発明の半導体装置の製造方法は、主として下記のような工程を含んでいる。
【００２７】
すなわち、２値化データを強誘電体の分極状態として記憶する複数のメモリセルを具える強誘電体メモリの製造方法において、熱処理工程に先だって、複数のメモリセル全てに対して、２値化データのうち、データ読み出し時に参照電位レベルよりも低い電位レベルで読み出されるデータ、すなわち”０”データを書き込む、データ書き込み工程を含んでいる。
【００２８】
また、この発明の強誘電体メモリは、上述の書き込み工程に使用される書き込み試験回路を具えている。
【００２９】
この書き込み試験回路は、出力側に強誘電体メモリのビット線プリチャージ回路が接続されていて、入力側にはビット線プリチャージ信号が入力される第１信号線及びテスト信号が入力される第２信号線が接続されているＯＲ回路と、出力側にセンスアンプが接続されていて、入力側にはセンスアンプ活性化主制御信号が入力される第３信号線及び第２信号線が接続されているＮＯＲ回路を含んでいる。
【００３０】
また、上述した製造方法により製造される半導体装置が具える強誘電体メモリは、格納された２値化データのうち、参照電位レベルよりも高い電位レベルで読み出されるデータが格納されているメモリセルから、データを読み出す場合には、電源電位よりも低い電位レベルで、当該メモリセルに対して書き込みを行うためのワード線電位選択回路を具えている。
【００３１】
このワード線電位選択回路は、電位選択信号が入力され、該電位選択信号に対応して、２つの異なる電位の信号をワードドライバ回路に出力する。
【発明の効果】
【００３２】
この発明の半導体装置の製造方法によれば、データ読み出し時に参照電位レベルよりも低い電位レベルで読み出されるデータ、すなわち”０”データを書き込んだ状態で加熱処理がなされることになる。従って、半導体装置が具える強誘電体メモリの特性は、製品出荷時には、ヒステリシス特性でいうと、予め、ヒステリシスカーブが、全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側にシフトされた状態とされることとなる。このようにシフトされた状態のヒステリシスカーブが、シフトなしの理想的な位置まで変化するまでの時間、メモリセルの寿命を延長することができる。
【００３３】
このように、加熱処理前に、メモリセルにデータを書き込んでおくという簡易なステップを付加することのみで、強誘電体メモリの長寿命化を図ることができる。
【００３４】
また、この発明の書き込み試験回路の構成によれば、上述した加熱処理前のデータ書き込みステップをより容易に実施することができる。
【００３５】
さらに、ワード線電位選択回路を具える構成とすれば、メモリセルに格納された２値化データのうち、参照電位レベルよりも高い電位レベルで読み出されるデータが格納されているメモリセルから、データを読み出す場合には、電源電位よりも低い電位レベルで、当該メモリセルに対して書き込みを行うことができるので、メモリセルの特性を説明するヒステリシスカーブが全体の形状はほぼ保たれた状態で横軸（電圧）のプラス方向、すなわち右側に遷移していく時間を遅らせることができる。従って、半導体装置（強誘電体メモリ）のさらなる長寿命化を実現することができる。
【００３６】
また、上述した書き込み試験回路及びワード線電位選択回路は、極めて簡易な回路構成とすることができるので、これらの回路を追加したとしても回路パターンのレイアウトに影響を与えることなく、上述の効果を強誘電体メモリに付与することができる。
【発明を実施するための最良の形態】
【００３７】
以下、この発明の実施の形態について、図面を用いて説明する。なお、図中、各構成成分や波形等は、この発明が理解できる程度に概略的に示してあるに過ぎず、また、以下に挙げる数値的条件等は単なる例示に過ぎないことを理解されたい。
【００３８】
１．強誘電体メモリの動作
図１を参照して、強誘電体メモリの書き込み及び読み出し動作について説明する。
【００３９】
図１は、強誘電体メモリの動作を説明するための概略的なヒステリシスカーブである。なお、横軸の単位は電圧Ｖ（ボルト）であり、縦軸の単位は分極Ｐｒ（μＣ／ｃｍ2 ）である。
【００４０】
まず、書き込み動作につき説明する。はじめに強誘電体キャパシタに分極を発生させる。強誘電体メモリに対して、”０”データを書き込む場合には、図中、正方向の電圧が印加される。図１に示すように、強誘電体キャパシタの分極状態は、第１の点線Ｘ０に沿って変化し、点ｐ０に至る。また、強誘電体メモリに対して、”１”データを書き込む場合には、負方向の電圧が印加される。このとき、強誘電体キャパシタの分極状態は、第２の点線Ｙ０に沿って変化し、点ｐ１に至る。
【００４１】
強誘電体キャパシタに対する電圧印加を中止すると、強誘電体キャパシタの分極状態は、分極を打ち消す方向にシフトするが、分極が完全に消滅するわけではない。例えば、”０”データが書き込まれた強誘電体キャパシタの分極状態は、点Ｐ０にとどまり、”１”データが書き込まれた強誘電体キャパシタの分極状態は、点Ｐ１にとどまる。
【００４２】
次に、読み出し動作について説明する。図中、正方向の電圧を印加して、強誘電体キャパシタに対して一定量の電荷を与える。すると、強誘電体キャパシタの分極状態は、強誘電体メモリに”０”データが書き込まれていた場合には、点Ｑ０に、また、強誘電体メモリに”１”データが書き込まれていた場合には、点Ｑ１にシフトする。これらＱ０に相当する電位又はＱ１に相当する電位を、外部から与えられた参照電位と比較することにより、”０”データ又は”１”データを読み出すことができる。
【００４３】
２．半導体装置の製造方法
図２を参照して、この発明の半導体装置の製造工程例につき説明する。
【００４４】
図２は、この発明の半導体装置の製造工程を説明するための概略的なフローチャートである。なお、以下に示す各工程（ステップ）は、複数段階の処理工程（サブステップ）を含む場合もあるが、具体的な処理工程（サブステップ）については、この発明の要旨ではないので、その詳細な説明は省略する。
【００４５】
図２に示すように、まず、強誘電体メモリ（半導体チップ）が、通常のウェハプロセスにより、ウェハレベルで製作される（Ｓ１）。このステップにおいて、詳細については後述するが、書き込み試験回路及びワード線電位選択回路のいずれか又は両方が作り込まれる。
【００４６】
次に、ウェハレベルの強誘電体メモリに対して、種々の特性を試験するウェハ試験工程が実行される（Ｓ２）。
【００４７】
次いで、ウェハから強誘電体メモリを、半導体チップとして個片化し、パッケージとして組み立てる組み立て工程を行う（Ｓ３）。
【００４８】
この組み立て工程は、例えば、ワイヤボンディング工程、封止工程といった強誘電体メモリを高温にさらすこととなってしまう加熱処理を含むのが一般的である。
【００４９】
ここでいう加熱処理とは、強誘電体メモリが、例えば２００℃程度の温度にさらされることになる工程をいう。従って、強誘電体メモリに対する加熱を目的とする工程のみならず、結果として、強誘電体メモリを高温にさらすこととなってしまう工程全てが含まれる。
【００５０】
この加熱処理が行われる前に、強誘電体メモリの全メモリセルに対して”０”データを書き込む。
【００５１】
そして、この加熱処理工程により、予め”０”データが書き込まれた強誘電体メモリの強誘電体キャパシタには、ヒステリシスカーブを、全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側にシフトさせた状態で説明されるヒステリシス特性が刷り込まれる。
【００５２】
次に、組み立てられた組み立て品の試験工程が行われる（Ｓ４）。
【００５３】
引き続き、組み立て品の基板への実装工程が行われる（Ｓ５）。この実装工程により、製品として出荷される半導体装置が完成する。
【００５４】
この実装工程が、例えば、リフロー工程等の加熱処理工程を含む場合には、この実装工程（Ｓ５）における加熱処理工程を実施する前に、”０”データを書き込む工程が実施される。
【００５５】
次いで、完成した半導体装置について、製品試験工程が行われる（Ｓ６）。
【００５６】
この製品試験工程（Ｓ６）の試験を合格した半導体装置のみが、出荷されることとなる（Ｓ７）。
【００５７】
このように、ウェハ試験工程（Ｓ２）、組み立て試験工程（Ｓ４）、及び製品試験工程（Ｓ６）それぞれの終了後であって、これらに続く製造工程で、加熱処理が行われる前に、”０”データを書き込む工程を実施する。加熱処理が、例えば、ウェハ試験工程終了後、組み立て試験終了後、製品試験工程終了後それぞれにおいてなされる場合には、各試験が終了するごとに、”０”データを書き込む工程を実施して、加熱処理に至るようにする。
【００５８】
例えば、ウェハ試験工程終了後に、複数回の加熱処理を含む組み立て工程が行われ、この組み立て工程終了後に組み立て品試験工程が行われる場合には、複数回の加熱処理のうち、最先の加熱処理が行われる前に、”０”データを書き込む工程を実施しておけばよい。但し、２回目以降の加熱処理が行われる際には、全てのメモリセルには”０”データが書き込まれた状態である必要がある。
【００５９】
上述した例では、製造工程に含まれる熱処理の前工程として、”０”データを書き込む構成を説明したが、これに限られず、例えば、出荷直前に、”０”データの書き込み及び熱処理を組み合わせて行って、ヒステリシスカーブが、全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側にシフトするような刷り込みを行ってもよい。この場合には、高温槽を用いて加熱処理を行えばよい。
【００６０】
次に、図３を参照して、この発明の半導体装置（強誘電体メモリ）のヒステリシス特性の経時的なシフトについて説明する。
【００６１】
図３は、ヒステリシス特性を説明するための概念的なグラフである。なお、初期状態のヒステリシス特性を点線として示し、シフト後のヒステリシス特性を実線として示してある。
【００６２】
（Ａ)図は、強誘電体メモリにおいて、加熱処理又は使用により強誘電体キャパシタの特性を説明するヒステリシスカーブのシフトが起こっていない初期状態（時刻ｔ０）のヒステリシス特性を示している。（Ｂ)図は、”０”データを書き込む工程及びこれに続く加熱処理が実施されることにより、強誘電体キャパシタに刷り込み現象が発生して、ヒステリシス特性を予め変化（シフト）させた状態、すなわち、この発明の半導体装置の製品出荷時点（図４における時刻ｔ１の状態）を示している。（Ｃ)図は、出荷後の半導体装置が使用されることにより、ヒステリシスカーブが経時的にシフトして、ほぼ初期状態までシフトしてきた時点（図４における時刻ｔ２）の状態を示している。
【００６３】
なお、横軸の単位は電圧Ｖ（ボルト）であり、縦軸の単位は分極Ｐｒ（μＣ／ｃｍ2 ）である。また、いわゆる減分極による分極量の劣化を一点鎖線により示してある。
【００６４】
時刻ｔ１においては、強誘電体メモリに保持されている”０”データを読み出す際の読み出し電位Ｖ０及び保持されている”１”データを読み出す際の読み出し電位Ｖ１は、時刻ｔ０における読み出し電位Ｖ０及びＶ１と比較して、動作に支障を来すほどの変化はみられない。
【００６５】
”０”データを保持しているメモリセルは、”０”データを書き込む工程及びこれに続く加熱処理により、メモリセルの特性を説明するヒステリシスカーブは、予め、全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側にシフト（刷り込み）が行われているために、経時的な使用による読み出し電位の変化の度合いは小さい。
【００６６】
一方、”１”データを保持しているメモリセルのヒステリシスカーブは、使用により、経時的にシフトして、横軸（電圧）のプラス方向、すなわち右側にシフトしていくこととなり、読み出し電位Ｖ０とＶ１の差が、徐々に小さくなっていくので、Ｖ０とＶ１との電位差が限界に達した時点でデータの読み出しが不可能となる。すなわち、強誘電体メモリセルの寿命は、”１”データを保持し続けているメモリセルの劣化により規定されるといえる。
【００６７】
図４を参照して、この発明の製造方法により製造される強誘電体メモリ（半導体装置）の寿命につき説明する。
【００６８】
図４は、上述したこの発明の製造方法により製造される半導体装置の寿命を説明するための概略的なグラフである。
【００６９】
（Ａ)図は、経時的なヒステリシスカーブのシフト量を説明するための概略的なグラフである。横軸は時間（ｔ）の経過を、縦軸は、強誘電体メモリのヒステリシス特性を示すヒステリシスカーブの経時的なシフト量を示している。原点（０）を基準として、ヒステリシスカーブが左側にシフトされる場合をマイナス（−）量として示し、右側にシフトされる場合をプラス（＋）量として示してある。
【００７０】
なお、グラフ（Ｉ)は、”１”データを保持し続けているメモリセルのヒステリシスカーブのシフトを、グラフ（ＩＩ)は、”０”データを保持し続けているメモリセルのヒステリシスカーブのシフトを示している。
【００７１】
（Ｂ)図は、経時的な読み出し電位の変化を説明するための概略的なグラフである。横軸は（Ａ)図に合わせた経過時間（ｔ）を、縦軸は読み出し電位（Ｖ）を示している。グラフ（ＩＩＩ）は、”１”データを保持し続けているメモリセルから読み出される読み出し電位（Ｖ１）の経時的な変化を示し、グラフ（ＩＶ)は、”０”データを保持し続けているメモリセルから読み出される読み出し電位（Ｖ０）の経時的な変化を示している。なお、データの読み出し時に参照される参照電位（ＶＲＥＦ)を点線で示してある。
【００７２】
（Ａ)図のグラフ（Ｉ)及び（ＩＩ)に示すように、この発明の半導体装置が具える強誘電体メモリの全メモリセルには、上述した各試験工程終了後に加熱処理工程を行うことによる刷り込みが行われている。すなわち、出荷時（ｔ１）において、強誘電体メモリセルの特性を示すヒステリシスカーブは、既に、全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側にシフトさせてある。
【００７３】
グラフ（Ｉ)に示すように、”１”データを保持し続けているメモリセルにおいて、ヒステリシスシフト量は、出荷時（ｔ１）から、横軸（電圧）のプラス方向、すなわち右側に徐々に増大していき、センスアンプ（ＳＡ）の検出限界（ｔ５）、すなわちメモリセルの寿命に至る。
【００７４】
また、グラフ（ＩＩ)に示すように、”０”データを保持し続けているメモリセルにおいて、ヒステリシスシフト量は、出荷時（ｔ１）から、マイナス（−）方向に徐々に増大していき、センスアンプ（ＳＡ）の検出限界（ｔ５）、すなわちメモリセルの寿命に至る。
【００７５】
（Ｂ)図に示すように、この発明の半導体装置は、出荷時（ｔ１）において、”ヒステリシスカーブをマイナス側（左側）にシフトさせる刷り込みが行われている。
【００７６】
グラフ（ＩＩＩ)及び（ＩＶ)から明らかなように、刷り込みが行われているこの発明のメモリセルでは、上述したように”１”データを保持し続けているメモリセルの読み出し電位の経時的な低下の度合いが大きく、また、”０”データを保持し続けているメモリセルの読み出し電位には、経時的な変化はほとんどみられない。
【００７７】
グラフ（ＩＩＩ)及び（ＩＶ)から理解されるように、メモリセルのヒステリシス特性は使用によりシフトし、時刻（ｔ２）において、ヒステリシス特性は初期状態（図３（Ａ)に示したヒステリシスカーブにより説明される特性状態、すなわち実質的にシフトがない状態）に至る。そして、時刻（ｔ３）において、この発明の強誘電体メモリのヒステリシス特性は、従来の強誘電体メモリの出荷時に相当する状態に至る。
【００７８】
さらに半導体装置の使用時間が経過すると、読み出し電位（Ｖ０及びＶ１）は、いずれも参照電位（ＶＲＥＦ）に近づいていく。すなわち、時間の経過とともにメモリセルの劣化が顕在し、時刻（ｔ５）において、メモリセルの寿命が尽きる。すなわち、センスアンプ（ＳＡ）は、時刻（ｔ５）において、読み出し電位（Ｖ０及びＶ１）を検出及び増幅できなくなる検出限界に達する。併せて図示したように、センスアンプ（ＳＡ）が同じであれば、従来の検出限界（ｔ４）もこの時点となる。
【００７９】
図４から明らかなように、この発明の製造方法により製造された半導体装置が具える強誘電体メモリの寿命は、加熱処理工程前に、”０”データを書き込む工程を実施することにより、半導体装置の出荷前に、ヒステリシスカーブが、全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側に、予め、シフトするようにしておくことで、従来の強誘電体メモリと比較して、少なくとも時刻（ｔ１）から時刻（ｔ３）に至るまでの時間、延命できることとなる。
【００８０】
２．テスト制御回路
図５を参照して、上述したこの発明の製造工程に適用して好適なテスト制御回路（書き込み試験回路）の構成例及びその接続関係について説明する。
【００８１】
なお、この発明の半導体装置が含む強誘電体メモリには、制御回路、冗長回路等の動作に必須のその他の構成も実際には存在しているが、これらについては、この発明の要旨ではないので、図示及びその詳細な説明を省略する（以下の説明についても同様である。）。また、このテスト制御回路は、上述したウェハ製作工程で、メモリセル等とともに、通常のウェハプロセスにより、作り込まれる。
【００８２】
図５は、テスト制御回路ＴＥＣＴＲＬ（書き込み試験回路）の構成例と、強誘電体メモリへの接続関係を説明するための概略的な回路図である。
【００８３】
図５に示すように、強誘電体メモリは、メモリセルアレイＭＡと、このメモリセルアレイＭＡに接続されているビット線プリチャージ回路ＢＬＰＣと、このビット線プリチャージ回路ＢＬＰＣに接続されているセンスアンプＳＡ0とを具えている。なお、これらの構成及び接続関係については、従来公知の構成を適用することができ、またこの発明の要旨ではないので、これらの詳細な説明は省略する場合もある。
【００８４】
メモリセルアレイＭＡは、マトリクス状に配置されたメモリセルアレイを具えている。ここでは、２トランジスタ・２キャパシタ／１ビット型（２Ｔ２Ｃ型）のメモリセルを具える例を説明する。
【００８５】
メモリセルアレイＭＡには、メモリセルアレイの１列分の構造を示してある。
【００８６】
第１メモリセルＭ0 は、第１アクセストランジスタＴ0と、第１強誘電体キャパシタＣ0とを具えている。第２メモリセルＭ1 は、第２アクセストランジスタＴ1と、第２強誘電体キャパシタＣ1 とを具えている。第１強誘電体キャパシタＣ0 、第２強誘電体キャパシタＣ1 は、それぞれ、２値化データを、強誘電体の分極方向として記憶する。
【００８７】
第１ワード線ＷＬ0 、第２ワード線ＷＬ1 、第１プレート線ＰＬ0 、・・・、第ｎ−１ワード線ＷＬｎ−１、第ｎワード線ＷＬｎ、及び第ｎプレート線ＰＬｎは、メモリセルアレイの行方向に沿って、平行に配置されている。第１ワード線ＷＬ0 、第２ワード線ＷＬ1 は２本一組で配置され、これら２本のワード線の間に１本のプレート線ＰＬ0 が配置されている。
【００８８】
第１ビット線ＢＬ、第２ビット線ＢＬｂは、メモリセルアレイの列方向に沿って、２本一組で平行に配置されている。
【００８９】
第１メモリセルＭ0 、第２メモリセルＭ1 は、第１ワード線ＷＬ0 、第２ワード線ＷＬ1 と、第１ビット線ＢＬ、第２ビット線ＢＬｂ とが交差する位置に、それぞれ配置されている。
【００９０】
また、第１メモリセルＭ0 は、第１アクセストランジスタＴ0 を、第２メモリセルＭ1 は、第２アクセストランジスタＴ1 を具えている。
【００９１】
第１アクセストランジスタＴ0 は第１ワード線ＷＬ0 に、第２アクセストランジスタＴ1 は第２ワード線ＷＬ1 にそのゲートが接続され、第１アクセストランジスタＴ0 のドレインには第２ビット線ＢＬｂが、第２アクセストランジスタＴ1 のドレインには第１ビット線ＢＬが接続されている。第１アクセストランジスタＴ0 のソースには第１強誘電体キャパシタＣ0 の一端が、第２アクセストランジスタＴ1 のソースには第２強誘電体キャパシタＣ1 の一端が、接続されている。強誘電体キャパシタＣ0 、Ｃ1 の他端は、第１プレート線ＰＬ0 に接続されている。
【００９２】
ビット線プリチャージ信号線ＥＱの一端は、ビット線プリチャージ回路ＢＬＰＣの２つのトランジスタのゲートに接続されている。これら２つのトランジスタのソースは接地されていて、一方のトランジスタのドレインは第１ビット線ＢＬに、他方のトランジスタのドレインは第２ビット線ＢＬｂに接続されている。このビット線プリチャージ信号線ＥＱは、ビット線プリチャージ回路ＢＬＰＣに対して、後述する”０”データを書き込む工程において、ビット線をプリチャージ状態に維持することができるように接続されている。
【００９３】
センスアンプ活性化信号線ＳＥの一端は、後述する”０”データを書き込む工程において、センス動作を停止することができるように、すなわちセンスアンプＳＡ0 の接地側のトランジスタのゲートに接続されている。
【００９４】
ビット線プリチャージ信号線ＥＱ及びセンスアンプ活性化信号線ＳＥの他端は、テスト制御回路ＴＥＣＴＲＬに接続されている。
【００９５】
テスト制御回路ＴＥＣＴＲＬは、ＯＲ回路（ＯＲ)とＮＯＲ回路（ＮＯＲ)の２つの論理回路単位から構成されている。
【００９６】
具体的には、ＯＲ回路には、出力側がビット線プリチャージ信号線ＥＱに接続されている。その入力側にはビット線プリチャージ制御信号ＥＱＥが入力されるビット線プリチャージ制御信号線（第１信号線）ＥＱＥ及びテスト信号φ１が入力されるテスト信号線φ１（第２信号線）が接続されている。
【００９７】
ＮＯＲ回路は、出力側がセンスアンプ活性化信号線ＳＥに接続されている。その入力側にはセンスアンプ活性化制御信号ＳＬｂが入力されるセンスアンプ活性化制御信号線（第３信号線）ＳＬｂ及びテスト信号線φ１（第２信号線）が接続されている。
【００９８】
この発明のテスト制御回路ＴＥＣＴＲＬは、最小構成とすれば、１０トランジスタ（２ＮＯＲ＊２＋ＩＮＶ＊１）で構成することができる。すなわち、極めて簡易な構成とすることができるので、チップ内で占めるレイアウト面積を、実質的に増加させることがない。従って、半導体装置の製造コストを上昇させることなくさらなる価値を付加することができる。
【００９９】
次に、図６を参照して、テスト制御回路ＴＥＣＴＲＬの動作について説明する。
【０１００】
図６は、テスト制御回路ＴＥＣＴＲＬの動作を説明するためのタイミングチャートである。なお、‘Ｌ’はグランド電圧、‘Ｈ’は電源電位ＶＤＤを示している（以下の説明においても同様である。）。
【０１０１】
まず、時刻ｔ０において、テスト信号線φ１を電位Ｈレベルにする。すると、ビット線プリチャージ制御信号線ＥＱＥ及びセンスアンプ活性化制御信号線ＳＬｂの電位レベル（入力信号）に関係なく、ビット線プリチャージ信号線ＥＱは電位Ｈレベルに、センスアンプ活性化信号線ＳＥは電位Ｌレベルに固定される。このとき、他の信号は通常のデータ書き込みと同様の電位レベルとする。
【０１０２】
すると、時刻ｔ１において、第１及び第２ワード線ＷＬ0及びＷＬ1が選択されて、ともに電位Ｌレベルから電位Ｈレベルに遷移する。
【０１０３】
次に、時刻ｔ２において、第１プレート線ＰＬ0が選択されて、電位Ｌレベルから電位Ｈレベルに遷移する。
【０１０４】
このとき、ビット線プリチャージ信号線ＥＱは電位Ｈレベルに固定されているため、第１及び第２ビット線ＢＬ及びＢＬｂは、電位Ｌレベルに固定される。
【０１０５】
従って、時刻ｔ２において、第１及び第２強誘電体キャパシタＣ0及びＣ1には、”０”データが書き込まれる。すなわち、第１及び第２強誘電体キャパシタＣ0及びＣ1には、−（マイナス）ＶＤＤの電圧が印加される。
【０１０６】
時刻ｔ３において、第１プレート線ＰＬ0は、電位Ｌレベルとされる。
【０１０７】
すると、時刻ｔ４において、第１及び第２ワード線ＷＬ0及びＷＬ1は、電位Ｌレベルとされて、”０”データの書き込みが終了する。
【０１０８】
このようにして、第１及び第２強誘電体キャパシタＣ0及びＣ1に、”０”データが書き込まれる。このとき、メモリセルアレイＭＡの全ての強誘電体キャパシタには、同時に”０”データが書き込まれることとなる。
【０１０９】
すなわち、このようにテスト制御回路ＴＥＣＴＲＬを用いて、書き込み工程を行えば、簡易な工程で、メモリセルアレイＭＡの全ての強誘電体キャパシタに、同時に”０”データを書き込むことができる。
【０１１０】
上述した例では、いわゆる２Ｔ２Ｃ型の強誘電体メモリセルと、テスト制御回路ＴＥＣＴＲＬとを組み合わせる構成例を説明したが、これに限定されず、例えば１Ｔ１Ｃ型の強誘電体メモリセルと、テスト制御回路ＴＥＣＴＲＬとを組み合わせることもできる。
【０１１１】
また、テスト制御回路ＴＥＣＴＲＬの構成を、論理回路単位を用いて説明したが、テスト制御回路ＴＥＣＴＲＬは、ビット線に対してプリチャージを行っている状態を維持し、かつセンスアンプのセンス動作を停止させる機能を発揮することができることを条件として、図示例に限定されるものではない。
【０１１２】
３．ワード線レベル（電位）選択回路
図７を参照して、上述したこの発明の製造工程により製造された半導体装置を、さらに長寿命化するためのワード線レベル選択回路の構成例及びその接続関係について説明する。
【０１１３】
図７は、ワード線レベル（電位）選択回路ＶＳ0の構成例と、強誘電体メモリへの接続関係を説明するための概略的な回路図である。
【０１１４】
なお、このワード線レベル選択回路ＶＳ0は、テスト制御回路ＴＥＣＴＲＬと同様に、ウェハ製作工程において、通常のウェハプロセスにより、作り込まれる。
【０１１５】
図７に示すように、ワード線レベル選択回路ＶＳ0には、電位選択信号ＶＳＥＬと、第１及び第２の電位信号ＶＰ1及びＶＰ2とを入力するための電位選択信号線ＶＳＥＬ、第１及び第２の電位信号線ＶＰ1及びＶＰ2がそれぞれ入力側に接続されている。また、その出力側には、ワードドライバ回路入力信号線ＶＷＬが接続されている。
【０１１６】
これにより、ワード線レベル選択回路ＶＳ0は、ワードドライバ回路ＷＬＤ0に接続されている。ワードドライバ回路ＷＬＤ0は、メモリセルアレイＭＡ（図５参照。）に接続されている第１〜第ｎワード線ＷＬ0〜ＷＬｎに、その出力側が接続されている。ワードドライバ回路ＷＬＤ0は、入力された選択電位信号ＶＷＬを、外部から別に入力されるＸアドレスのデコード信号ＸＤ0〜ＸＤｎにより選択される特定のワード線に、出力する回路である。このワードドライバ回路ＷＬＤ0の構成については、従来公知の任意好適な構成とすることができる。
【０１１７】
ワード線レベル選択回路ＶＳ0は、強誘電体メモリセルに格納されている２値化データのうち、参照電位レベルよりも高い電位レベルで読み出されるデータ、すなわち”１”データが格納されているメモリセルから、データを読み出す場合に、電源電位よりも低い電位レベルで、当該メモリセルに対して書き込みを行うための回路である。
【０１１８】
ワード線レベル選択回路ＶＳ0は、２つの異なる電位レベルの電位信号、すなわち、ＶＰ1及びＶＰ2のいずれかを、ワードドライバ回路入力信号線ＶＷＬを介してワードドライバ回路ＷＬＤ0に出力する。
【０１１９】
ＶＰ1は、Ｖ1＋Ｖｔ＋αで定義される電位レベルの電位信号である。ここで、Ｖ1は、”１”データが格納された強誘電体キャパシタから当該データを読み出したときに、ビット線にあらわれる電位である。Ｖｔは、第１及び第２アクセストランジスタの閾値電位である。また、αは、任意の大きさの電位である。
【０１２０】
ＶＰ2は、Ｖａ＋Ｖｔで定義される電位レベルの電位信号である。ここで、Ｖａは、電源電位ＶＤＤよりも低い電位である。
【０１２１】
ワード線レベル選択回路ＶＳ0は、この構成例では、第１及び第２のトランジスタＴｒ1及びＴｒ2と１つのインバータ回路Ｉを含んでいる。
【０１２２】
第１のトランジスタＴｒ1は、ゲート（制御電極）が、電位選択信号ＶＳＥＬが入力される電位選択信号線ＶＳＥＬに接続されている。ソース（第１主電極）には第１の電位信号線ＶＰ1が接続されていて、第１の電源電位、すなわちＶＰ1とされ、ドレイン（第２主電極）はワードドライバ回路入力信号線ＶＷＬと接続されている。
【０１２３】
インバータ回路Ｉは、その入力側が電位選択信号線ＶＳＥＬに接続されていて、その出力側は第２のトランジスタＴｒ2のゲート（制御電極）に接続されている。
【０１２４】
第２のトランジスタＴｒ2は、そのソース（第１主電極）が第２の電位信号線ＶＰ2と接続されていて、第２の電源電位ＶＰ2、すなわちＶＤＤより低い電位とされる。ドレイン（第２主電極）は、ワードドライバ回路入力信号線ＶＷＬと接続されている。また、ゲート（制御電極）は、インバータ回路Ｉの出力側と接続されている。
【０１２５】
このワード線レベル選択回路ＶＳ0の構成例は、単なる例示に過ぎず、上述した機能を発揮することができることを条件として、任意好適な回路構成とすることができる。
【０１２６】
次に、図７及び図８を参照して、ワード線レベル選択回路ＶＳ0の動作、すなわち、メモリセルからの”０”及び”１”データの読み出し動作について説明する。
【０１２７】
図８は、ワード線レベル選択回路ＶＳ0の動作を説明するためのタイミングチャートである。
【０１２８】
なお、グラフ部分領域（ｉ）及びグラフ（Ｉ）は、”１”データを読み出す動作を示している。また、グラフ部分領域（ｉｉ）及びグラフ（ＩＩ）は、”０”データを読み出す動作を示している。
【０１２９】
まず、時刻ｔ１に、ビット線プリチャージ信号線ＥＱ（図５参照。）の電位をＬレベルにして、第１及び第２ビット線ＢＬ及びＢＬｂをフローティング状態とする。
【０１３０】
すると、時刻ｔ２において、第１ワード線ＷＬ0の電位は、ＶＰ1レベルに遷移して、第１強誘電体キャパシタＣ0が選択される。
【０１３１】
このＶＰ1レベルへの遷移は、具体的には、まず、ワード線レベル選択回路ＶＳ0の電位選択信号線ＶＳＥＬをＬレベルとする。すると、選択電位信号線ＶＷＬにＶＰ１レベルの信号が出力されることになる。このようにして、第１ワード線ＷＬ0の電位は、ＶＰ1レベルに遷移される。
【０１３２】
時刻ｔ３に、第１プレート線ＰＬ0 の電位をＨレベルにすると、第１ビット線ＢＬ、第２ビット線ＢＬb に読み出し電圧が発生する。このときメモリセルに格納されているデータが”１”データの場合には、グラフ部分領域（ｉ）に示す動作を示す。すなわち、Ｖ1レベルの電位があらわれる。また、メモリセルに格納されているデータが”０”データの場合には、グラフ部分領域（ｉｉ）に示す動作を示すことになる。すなわち、Ｖ0レベルの電位があらわれる。
【０１３３】
また、このとき、キャパシタＣ1に印加される電位は、メモリセルに格納されているデータが”１”データの場合には、グラフ（Ｉ）に示す電位、すなわち、ＶＤＤ−Ｖ1となる。メモリセルに格納されているデータが”０”データの場合には、グラフ（ＩＩ）に示す電位、すなわち、ＶＤＤ−Ｖ0となる。
【０１３４】
時刻ｔ４に、センスアンプ活性化信号線ＳＥを電位Ｈレベルにして、センスアンプＳＡ0（図５参照）を活性化する。この活性化により、第１ビット線ＢＬ、第２ビット線ＢＬｂにあらわれている電位が増幅される。
【０１３５】
このセンスアンプＳＡ0を活性化するタイミングと同時、又はそれより前であって、第１及び第２ビット線ＢＬ及びＢＬｂにＶ0及びＶ1電位があらわれた直後から、第１及び第２ワード線ＷＬ0及びＷＬ1の電位は、ＶＰ2レベルとされる。すると、”１”データが格納されている強誘電体キャパシタのビット線側、すなわちアクセストランジスタＴ0のドレイン側には、アクセストランジスタＴ0のゲートに印加される電位（ワード線の電位）がＶＰ2レベルであるため、Ｖａ電位が発生することになる。
【０１３６】
従って、グラフ部分領域（ｉ）に示すように、”１”データの読み出し電位は、Ｖａまでしか増幅されない。
【０１３７】
一方、”０”データの読み出し電位は、グラフ部分領域（ｉｉ）に示すように、０（ゼロ）Ｖとされる。
【０１３８】
また、第２強誘電体キャパシタＣ1に印加される電位は、”１”データを読み出す場合には、グラフ（Ｉ）に示すように、０Ｖとされ、”０”データを読み出す場合には、グラフ（ＩＩ）に示すように、−ＶＤＤとなる。
【０１３９】
時刻ｔ５に、第１プレート線ＰＬ0 の電位をＬレベルに戻す。すると、第１ビット線ＢＬ、第２ビット線ＢＬｂの読み出し電位は、図示しないデータバスに出力される。
【０１４０】
時刻ｔ６に、ビット線プリチャージ信号線ＥＱ（図５参照。）の電位をＨレベルにするとともに、第１及び第２ワード線ＷＬ0及びＷＬ1、センスアンプ活性化信号線ＳＥの電位をＬレベルにする。これにより、センスアンプＳＡ0が読み出しデータを出力しなくなる。
【０１４１】
このようにして、メモリセルのデータは読み出される（ｔ７）。
【０１４２】
すなわち、上述したこの発明の製造工程により製造された半導体装置において、ウェハレベルで、強誘電体メモリに、ワード線レベル選択回路ＶＳ0を形成しておき、動作時に、”１”データを読み出す場合には、電源電位よりも低い電位レベルで、当該メモリセルに対して書き込みを行うので、この発明の強誘電体メモリの、特に”１”データが格納され続けているメモリセルの、ヒステリシス特性の経時的なシフトによる読み出し電位の低下の進行を抑制し、より長寿命化することができる。
【０１４３】
ここで、図９を参照して、ワード線レベル選択回路ＶＳ0を有する強誘電体メモリ（半導体装置）の寿命につき説明する。
【０１４４】
図９は、上述した製造方法により製造される、ワード線レベル選択回路ＶＳ0半導体装置の寿命を説明するための概略的なグラフである。
【０１４５】
（Ａ)図は、経時的なヒステリシスカーブのシフト量を説明するための概略的なグラフである。横軸は時間（ｔ）の経過を、縦軸は、強誘電体メモリのヒステリシス特性を示すヒステリシスカーブの経時的なシフト量を示している。原点（０）を基準として、ヒステリシスカーブが左側にシフトされる場合をマイナス（−）量として示し、右側にシフトされる場合をプラス（＋）量として示してある。
【０１４６】
なお、グラフ（Ｉ)は、”１”データを保持し続けているメモリセルのヒステリシスカーブのシフトを、グラフ（ＩＩ)は、”０”データを保持し続けているメモリセルのヒステリシスカーブのシフトを示している。
【０１４７】
（Ｂ)図は、経時的な読み出し電位の変化を説明するための概略的なグラフである。横軸は（Ａ)図に合わせた経過時間（ｔ）を、縦軸は読み出し電位（Ｖ）を示している。グラフ（ＩＩＩ）は、”１”データを保持し続けているメモリセルから読み出される読み出し電位（Ｖ１）の経時的な変化を示し、グラフ（ＩＶ)は、”０”データを保持し続けているメモリセルから読み出される読み出し電位（Ｖ０）の経時的な変化を示している。なお、データの読み出し時に参照される参照電位（ＶＲＥＦ)を点線で示してある。また、比較のため、グラフ（ＩＩＩ’）として、図４において説明した、ワード線レベル選択回路ＶＳ0を具えていない半導体装置のヒステリシスカーブのシフトを一点鎖線により示してある。
【０１４８】
（Ａ)図のグラフ（Ｉ)及び（ＩＩ)に示すように、この発明の半導体装置が具える強誘電体メモリの全メモリセルには、上述した各試験工程終了後に、”０”データの書き込み及び加熱処理を行うことによる刷り込みが行われている。すなわち、出荷時において、強誘電体メモリセルの特性を示すヒステリシスカーブは、全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側にシフトされている。
【０１４９】
グラフ（Ｉ)に示すように、”１”データを保持し続けているメモリセルは、出荷時（ｔ１）から、ヒステリシスシフト量はプラス（＋）方向に徐々に増大していく。
【０１５０】
また、グラフ（ＩＩ)に示すように、”０”データを保持し続けているメモリセルも、出荷時（ｔ１）から、ヒステリシスシフト量はプラス（＋）方向に徐々に増大していく。やがて、センスアンプ（ＳＡ）は、”０”データ及び”１”データの検出ができなくなる検出限界、すなわちメモリセルの寿命に至る。
【０１５１】
この発明の半導体装置は、出荷時において、ヒステリシスカーブを全体の形状はほぼ保たれた状態で横軸（電圧）のマイナス方向、すなわち左側に予めシフトさせてある。
【０１５２】
（Ｂ)図のグラフ（ＩＩＩ)及び（ＩＶ)から理解されるように、メモリセルのヒステリシス特性は使用によりシフトし、読み出し電位（Ｖ０及びＶ1）は、いずれも参照電位（ＶＲＥＦ）に近づいていく。すなわち、使用時間の経過とともにセンスアンプ（ＳＡ）は、読み出し電位Ｖ０及びＶ1の電位差を検出及び増幅できなくなる検出限界に達し、このときメモリセルの寿命が尽きる。
【０１５３】
グラフ（ＩＩＩ）とグラフ（ＩＩＩ’）との比較から明らかなように、強誘電体メモリが、さらにワード線レベル選択回路ＶＳ0を具え、”１”データを読み出す場合には、電源電位よりも低い電位レベルで、当該メモリセルに対して書き込みを行う。従って、強誘電体メモリの特性を説明するヒステリシスカーブの右方向へのシフトの進行を、より遅くすることができるので、センスアンプ（ＳＡ）が検出限界に至るまでの時間をより長くすることができる。従って、半導体装置を、より長寿命化することができる。
【図面の簡単な説明】
【０１５４】
【図１】強誘電体メモリの動作を説明するための概略的なヒステリシスカーブである。
【図２】この発明の半導体装置の製造工程を説明するための概略的なフローチャートである。
【図３】ヒステリシス特性を説明するための概念的なグラフである。
【図４】この発明の製造方法により製造される半導体装置の寿命を説明するための概略的なグラフである。
【図５】テスト制御回路ＴＥＣＴＲＬ（書き込み試験回路）の構成例と、強誘電体メモリへの接続関係を説明するための概略的な回路図である。
【図６】テスト制御回路ＴＥＣＴＲＬの動作を説明するためのタイミングチャートである。
【図７】ワード線レベル（電位）選択回路ＶＳ0の構成例と、強誘電体メモリへの接続関係を説明するための概略的な回路図である。
【図８】ワード線レベル選択回路ＶＳ0の動作を説明するためのタイミングチャートである。
【図９】ワード線レベル選択回路ＶＳ0半導体装置の寿命を説明するための概略的なグラフである。
【図１０】強誘電体メモリが具える強誘電体キャパシタの状態遷移（ヒステリシス特性）を説明するための概念的なグラフである。
【図１１】データが長期間保持されたメモリセル（強誘電体キャパシタ）の経時的な劣化を説明するためのグラフである。
【符号の説明】
【０１５５】
ＭＡ   メモリセルアレイ
Ｍ0 、Ｍ1   メモリセル
Ｔ0 、Ｔ1  アクセストランジスタ
Ｔｒ   トランジスタ
ＢＬＰＣ  ビット線プリチャージ回路
ＳＡ0  センスアンプ
Ｃ  強誘電体キャパシタ
ＷＬ  ワード線
ＰＬ  プレート線
ＢＬ  ビット線
ＴＥＣＴＲＬ  テスト制御回路（書き込み試験回路）
ＶＳ0  ワード線レベル選択回路
ＯＲ  ＯＲ回路
ＮＯＲ  ＮＯＲ回路
ＥＱ  ビット線プリチャージ信号（線）
ＳＥ  センスアンプ活性化信号（線）
【図１】
2005317700.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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