(57)【要約】      （修正有）【課題】ロジック回路を用いないＤＰＤＴスイッチをアンテナ切り替えスイッチとして使用することにより、コストを押えたスイッチ回路装置を実現する。【解決手段】ロジック回路を設けずに、３制御端子ＣＴＬ１〜ＣＴＬ３でシャント付きＤＰＤＴスイッチ回路装置を制御する。ロジック回路を設ける必要がないので、チップサイズのシュリンク、部品点数の削減、製造コストの削減、製造工程の簡素化が実現する。また、シャントＦＥＴ，ＦＥＴ３を設けることで、アイソレーションの向上に大きく寄与できる。さらに、第１および第２スイッチング素子を直流的に分離する手段、第２スイッチング素子のゲートを接地する手段、第２スイッチング素子のドレインまたはソースを接地する手段等により静電破壊電圧の劣化問題を解決する。【選択図】  図１
2005005860.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のスイッチング素子と、
前記両スイッチング素子のソースまたはドレインに接続する第１端子と、
前記第１のスイッチング素子のドレインまたはソースに接続する第２端子と、
前記第１のスイッチング素子のゲートに接続する制御端子と、
前記制御端子と前記第２のスイッチング素子のソース又はドレインに接続する第１の接続手段と、
前記第１と第２のスイッチング素子とを直流的に分離する第１の分離手段と、
前記第２のスイッチング素子のゲートを接地する第１の接地手段と、
前記第２のスイッチング素子のドレインまたはソースを接地する第２の接地手段とを具備することを特徴とするスイッチ回路装置。
【請求項２】
第１および第２のスイッチング素子と、
前記両スイッチング素子のソースまたはドレインに接続する第１端子と、
前記第１のスイッチング素子のドレインまたはソースに接続する第２端子と、
前記第１のスイッチング素子のゲートに接続する第１の制御端子と、
前記第１の制御端子と前記第２のスイッチング素子のソース又はドレインに接続する第１の接続手段と、
前記第２のスイッチング素子のゲートを接地する第１の接地手段と、
前記第２のスイッチング素子のドレインまたはソースを接地する第２の接地手段と、
第３および第４のスイッチング素子と、
前記第３および第４のスイッチング素子のソースまたはドレインに接続する第３端子と、
前記第３のスイッチング素子のドレインまたはソースに接続する第４端子と、
前記第３のスイッチング素子のゲートに接続する第２の制御端子と、
前記第２の制御端子と前記第４のスイッチング素子のソース又はドレインに接続する第２の接続手段と、
前記第４のスイッチング素子のゲートを接地する第３の接地手段と、
前記第４のスイッチング素子のドレインまたはソースを接地する第４の接地手段と、
前記第１と第２のスイッチング素子とを直流的に分離する第１の分離手段と、
前記第３と第４のスイッチング素子とを直流的に分離する第２の分離手段と、
前記第２端子と前記第４端子とにソースおよびドレインが接続し、ゲートに第３の制御端子が接続する第５のスイッチング素子とを具備し、
前記３つの制御端子に制御信号を印加して前記第１端子と第２端子間、前記第２端子と第４端子間、前記第３端子と第４端子間のうちいずれかを信号経路とすることを特徴とするスイッチ回路装置。
【請求項３】
前記第１のスイッチング素子のソース又はドレインに所定のバイアスを与える第１のバイアス手段を具備することを特徴とする請求項１または請求項２のいずれかに記載のスイッチ回路装置。
【請求項４】
前記第１のバイアス手段は常に一定の正の直流電圧を供給することを特徴とする請求項３に記載のスイッチ回路装置。
【請求項５】
前記第３のスイッチング素子のソース又はドレインに所定のバイアスを与える第２のバイアス手段を具備することを特徴とする請求項２に記載のスイッチ回路装置。
【請求項６】
前記第２のバイアス手段は常に一定の正の直流電圧を供給することを特徴とする請求項５に記載のスイッチ回路装置。
【請求項７】
前記第１の分離手段は容量で形成されることを特徴とする請求項１または請求項２のいずれかに記載のスイッチ回路装置。
【請求項８】
前記第２の分離手段は容量で形成されることを特徴とする請求項２に記載のスイッチ回路装置。
【請求項９】
前記第１から第５のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したＦＥＴであることを特徴とする請求項２に記載のスイッチ回路装置。
【請求項１０】
前記第１から第５のスイッチング素子のうち、少なくとも１つのスイッチング素子は、複数のＦＥＴを多段に直列接続したＦＥＴ群であることを特徴とする請求項２に記載のスイッチ回路装置。
【請求項１１】
前記第１から第５のスイッチング素子のうち、少なくとも１つのスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートＦＥＴであることを特徴とする請求項２に記載のスイッチ回路装置。
【請求項１２】
前記第２および前記第４の接地手段は、容量を介して接地することを特徴とする請求項２に記載のスイッチ回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられるスイッチ回路装置、特に制御端子を１つにするスイッチ回路装置に関する。
【０００２】
【従来の技術】
無線ＬＡＮを主用途としたアンテナ切り替えのスイッチ回路装置において、ＤＰＤＴ（Ｄｏｕｂｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）タイプが多く用いられ始めており、入力端子Ｒｘと出力端子Ｔｘの２端子から受信用ＡＮＴポートＡＮＴ１と送受信用ＡＮＴポートＡＮＴ２の２端子への接続を制御信号により切り替えるものである。
【０００３】
図７（Ａ）は、アンテナ切り替え用途のＤＰＤＴスイッチ回路装置の一例となる回路ブロック図である。
【０００４】
５つのＦＥＴ（Ｆ１〜Ｆ５）によりスイッチ動作を行い、外部端子は入力端子Ｒｘ、出力端子Ｔｘ、受信用ＡＮＴポート（アンテナ）ＡＮＴ１、送受信用ＡＮＴポート（アンテナ）ＡＮＴ２、２つの制御端子ＣＴＬ１、ＣＴＬ２、３つのＧＮＤ端子ＧＮＤ１〜３、電源端子ＶＤＤの１０端子を有する。
【０００５】
このスイッチ回路装置では、デコーダと呼ばれるロジック回路を設けることにより、２ビットの並列入力制御信号により、図７（Ｂ）の真理値表の如く、Ｔｘ／ＲｘおよびＡＮＴ１／ＡＮＴ２の切り替え制御を行うものである。また、シャントスイッチを設けてアイソレーション（Ｉｓｏｌａｔｉｏｎ）の向上も図っている。（例えば、非特許文献１参照。）
【０００６】
【非特許文献１】
２×２  アンテナスイッチＧａＡｓ  ＭＭＩＣ  ＮＪＧ１５４４ＨＣ３  カタログ  ＪＲＣ  Ｍａｒ．１１，２００２  Ｖｅｒ．４
【０００７】
【発明が解決しようとする課題】
上記したスイッチ回路装置では、２ビットの並列入力制御信号により、Ｔｘ／ＲｘおよびＡＮＴ１／ＡＮＴ２の切り替え制御を行うため、デコーダと呼ばれるロジック回路を内蔵させている。しかし、ロジック回路を構成する余分なＦＥＴが必要となり、消費電力やパッケージサイズの増大また工数の増加などの問題点がある。
【０００８】
また、ロジック回路はゲート幅が小さいため、静電破壊に弱く、スイッチ回路装置の静電破壊電圧が低くなる大きな問題もあった。
【０００９】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、ロジック回路を用いずに、アンテナ切り替えスイッチを実現するものである。
【００１０】
すなわち、第１に、第１および第２のスイッチング素子と、前記両スイッチング素子のソースまたはドレインに接続する第１端子と、前記第１のスイッチング素子のドレインまたはソースに接続する第２端子と、前記第１のスイッチング素子のゲートに接続する制御端子と、前記制御端子と前記第２のスイッチング素子のソース又はドレインに接続する第１の接続手段と、前記第１および第２のスイッチング素子を直流的に分離する第１の分離手段と、前記第２のスイッチング素子のゲートを接地する第１の接地手段と、前記第２のスイッチング素子のドレインまたはソースを接地する第２の接地手段とを具備することにより解決するものである。
【００１１】
第２に、第１および第２のスイッチング素子と、前記両スイッチング素子のソースまたはドレインに接続する第１端子と、前記第１のスイッチング素子のドレインまたはソースに接続する第２端子と、前記第１のスイッチング素子のゲートに接続する第１の制御端子と、前記第１の制御端子と前記第２のスイッチング素子のソース又はドレインに接続する第１の接続手段と、前記第２のスイッチング素子のゲートを接地する第１の接地手段と、前記第２のスイッチング素子のドレインまたはソースを接地する第２の接地手段と、第３および第４のスイッチング素子と、前記第３および第４のスイッチング素子のソースまたはドレインに接続する第３端子と、前記第３のスイッチング素子のドレインまたはソースに接続する第４端子と、前記第３のスイッチング素子のゲートに接続する第２の制御端子と、前記第２の制御端子と前記第４のスイッチング素子のソース又はドレインに接続する第２の接続手段と、前記第４のスイッチング素子のゲートを接地する第３の接地手段と、前記第４のスイッチング素子のドレインまたはソースを接地する第４の接地手段と、前記第１のスイッチング素子と第２のスイッチング素子とを直流的に分離する第１の分離手段と、前記第３のスイッチング素子と第４のスイッチング素子とを直流的に分離する第２の分離手段と、前記第２端子と前記第４端子とにソースおよびドレインが接続し、ゲートに第３の制御端子が接続する第５のスイッチング素子とを具備し、前記３つの制御端子に制御信号を印加して前記第１端子と第２端子間、前記第２端子と第４端子間、前記第３端子と第４端子間のうちいずれかを信号経路とすることにより解決するものである。
【００１２】
また、前記第１のスイッチング素子のソース又はドレインに所定のバイアスを与える第１のバイアス手段を具備することを特徴とするものである。
【００１３】
また、前記第３のスイッチング素子のソース又はドレインに所定のバイアスを与える第２のバイアス手段を具備することを特徴とするものである。
【００１４】
また、前記第１から第４のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したＦＥＴであることを特徴とするものである。
【００１５】
また、前記第１から第５のスイッチング素子のうち、少なくとも１つのスイッチング素子は、複数のＦＥＴを多段に直列接続したＦＥＴ群であることを特徴とするものである。
【００１６】
また、前記第１から第５のスイッチング素子のうち、少なくとも１つのスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートＦＥＴであることを特徴とするものである。
【００１７】
また、前記第１および第２のバイアス手段は常に一定の正の直流電圧を供給することを特徴とするものである。
【００１８】
また、前記第１の分離手段は容量で形成されることを特徴とするものである。
【００１９】
また、前記第２の分離手段は容量で形成されることを特徴とするものである。
【００２０】
また、前記第２および前記第４の接地手段は、容量を介して接地することを特徴とするものである。
【００２１】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図９を参照して説明する。
【００２２】
図１は、第１の実施形態のスイッチ回路装置を説明する回路図である。スイッチ回路装置は、５つのスイッチング素子であるＦＥＴ１〜５と、第１端子である送信ポートＴｘ、第２端子である送受信用ＡＮＴポートＡＮＴ１、第３端子である受信用ＡＮＴポートＡＮＴ２、第４端子である受信ポートＲｘ、第１から第３の制御端子ＣＴＬ１〜ＣＴＬ３、第１分離手段、第１バイアス手段、第１接続手段、第１および第２接地手段、第２分離手段、第２バイアス手段、第２接続手段、第３および第４接地手段、とから構成される。
【００２３】
ＦＥＴ１〜ＦＥＴ５は、それぞれチャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたＧａＡｓ  ＭＥＳＦＥＴである。すなわち、図１（Ｂ）の断面図の如く、ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、デプレッション型ＦＥＴであり、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【００２４】
この回路は、波線で示すブロックα及びβの回路が同一の回路構成であり、２つのブロックの回路に接続するＦＥＴ５を中心として線対称に配置した構成である。
【００２５】
そこで、図１（Ｃ）で本発明のブロックαのスイッチ回路装置を説明する。まず、ブロックαの回路は、ＦＥＴ１をスイッチ動作させてＴｘ−ＡＮＴ１間を信号経路とする、ＳＰＳＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｓｉｎｇｌｅ  Ｔｈｒｏｗ）と呼ばれるスイッチ回路装置である。この回路では、ＦＥＴ２をさらに設け、これをシャントＦＥＴとして利用する。これにより、アイソレーションを向上させたＳＰＳＴスイッチ回路装置が実現する。さらに、２つのＦＥＴを制御するには、通常２つの制御端子が必要となるが、図に示すＳＰＳＴスイッチでは１つの制御端子で、スイッチ用ＦＥＴとシャントＦＥＴを制御することができ、外部端子となるピン数の削減に寄与できるものである。
【００２６】
以下、ブロックαのＳＰＳＴ回路の構成要素および動作について説明するが、ソース電極およびドレイン電極は等価であるので、以下いずれか一方を用いて説明する。
【００２７】
ブロックαのＳＰＳＴスイッチでは、スイッチ動作を行うＦＥＴ（ＦＥＴ１）と、アイソレーションを向上させるシャントＦＥＴ（ＦＥＴ２）を、１つの制御端子ＣＴＬ１で制御できる。
【００２８】
ＦＥＴ１とＦＥＴ２のソース電極は、ともにＴｘに接続し、ＦＥＴ１のゲート電極は抵抗Ｒａ１を介して制御端子ＣＴＬ１に接続し、制御信号が印加される。
【００２９】
第１のバイアス手段は、ＦＥＴ１のドレイン電極に、所定のバイアスＶ１を常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃ１を介して印加する。
【００３０】
第１の接地手段は、ＦＥＴ２のゲート電極を抵抗Ｒｂ１により接地する手段である。これにより、ＦＥＴ２のゲート電極は常に接地電位に固定される。
【００３１】
第１の接続手段は、制御端子ＣＴＬ１とＦＥＴ２のドレイン電極とを抵抗Ｒｄ１により接続する手段である。
【００３２】
第１の分離手段は、ＦＥＴ１とＦＥＴ２のソース電極間に接続する容量Ｃａ１であり、ＦＥＴ１とＦＥＴ２の間を直流的に分離するものである。
【００３３】
第２の接地手段は、ＦＥＴ２の、Ｔｘ端子に接続しない側（ドレイン電極）を、容量Ｃｂ１を介して接地する。
【００３４】
このように、ＦＥＴ１のゲート電極、第１の接地手段、第１のバイアス手段、第１の接続手段にはそれぞれ抵抗Ｒａ１、Ｒｂ１、Ｒｃ１、Ｒｄ１が接続され、交流接地となる直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止している。
【００３５】
次に、図２を参照して本発明のスイッチ回路装置の動作原理について説明する。
【００３６】
ＳＰＳＴスイッチであるので、１つの制御端子に０Ｖまたは正電圧の制御電圧を印加して１つのＦＥＴを動作させる。また、同時に他方のＦＥＴをシャントＦＥＴとして動作させ、アイソレーションの向上を実現する。つまり、制御端子に印加される制御電圧が０ＶのときにはどちらかのＦＥＴがオン状態、もう一方のＦＥＴがオフ状態になり、制御電圧が正電圧のときには逆の状態になれば良い。
【００３７】
図２（Ａ）はＦＥＴ２に対応する回路部分である。ＦＥＴ２のゲート電極は抵抗Ｒｂ１を介して第１の接地手段で接地されているので、ゲート電圧は０Ｖに固定されている。このＦＥＴ２がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が０Ｖの状態である。すなわち、Ｖｇ＝Ｖｄ＝Ｖｓの状態であり、ゲート電圧Ｖｇは０Ｖであるので、Ｖｇ＝Ｖｄ＝Ｖｓ＝０ＶのときにＦＥＴ２はオン状態になる。
【００３８】
逆に、ゲート電圧が０ＶでＦＥＴ２がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にＦＥＴがオフする電位差を与えれば良い。この回路では、制御端子ＣＴＬ１とＦＥＴ２のソース電極またはドレイン電極が抵抗Ｒｄ１を介して第１の接続手段で接続されているので、制御端子ＣＴＬ１に０Ｖを印加すればＦＥＴ２はオン状態となり、正電圧（例えば３Ｖ）を印加すればＦＥＴ２はオフ状態となる。
【００３９】
ここで、ＦＥＴ２のドレイン電極は、容量Ｃｂ１を介して接地されているので、ＦＥＴ２がオン状態においては、信号が接地に逃げる。
【００４０】
図２（Ｂ）はＦＥＴ１に対応する回路部分である。ゲート電圧０ＶでＦＥＴ１がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、ＦＥＴ１のソースまたはドレイン側に常時正電圧（例えば３Ｖ）のバイアスを掛ける回路（バイアス手段）を接続すればよい。
【００４１】
逆に、バイアス電圧と等しい電位を制御端子ＣＴＬ１からＦＥＴ１のゲート電極に印加すれば、ＦＥＴ１がオン状態になる。従って、この回路では制御端子ＣＴＬ１が０ＶでＦＥＴ１がオフ状態になり、３ＶでＦＥＴ１がオン状態になる。
【００４２】
この図２（Ａ）および図２（Ｂ）を組み合わせたのが、図１（Ｃ）に示すスイッチ回路装置である。第１の分離手段である容量Ｃａ１でＦＥＴ１とＦＥＴ２を直流的に分離して相互のバイアス条件の干渉を防止する。
【００４３】
これにより、制御端子ＣＴＬ１に０Ｖが印加されたとき、ＦＥＴ１がオフになり、ＦＥＴ２がオン状態となる。また、制御端子ＣＴＬ１に３Ｖが印加されると、ＦＥＴ１がオンになり、ＦＥＴ２がオフ状態となる。つまり、Ｔｘ−ＡＮＴ１の信号経路がオフした場合には、ＦＥＴ２がオンするので、ＦＥＴ２を通過する入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーション（Ｉｓｏｌａｔｉｏｎ）が向上できる。
【００４４】
すなわち、ブロックαに示す回路では、ＳＰＳＴのスイッチ回路装置にシャントＦＥＴを設けてアイソレーションを向上しつつ、これを１制御端子で実現することができる。
【００４５】
次にブロックβのスイッチ回路装置について説明する。ブロックβのスイッチ回路装置は、ブロックαと同様の回路構成であり、上述の如く、ＦＥＴ５を中心として線対称に配置したものである。すなわち、ブロックβのＳＰＳＴスイッチも、上述のごとく１つの制御端子ＣＴＬ２で２つのＦＥＴ３、ＦＥＴ４の制御ができる。
【００４６】
ＦＥＴ３およびＦＥＴ４のソース電極は、ともにＡＮＴ２に接続し、ＦＥＴ３のゲート電極は抵抗Ｒａ２を介して制御端子ＣＴＬ２に接続し、制御信号が印加される。
【００４７】
第２のバイアス手段は、ＦＥＴ３のドレイン電極に、所定のバイアスＶ２を常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃ２を介して印加する。
【００４８】
第３の接地手段は、ＦＥＴ４のゲート電極を抵抗Ｒｂ２により接地する手段である。これにより、ＦＥＴ４のゲート電極は常に接地電位に固定される。
【００４９】
第２の接続手段は、制御端子ＣＴＬ２とＦＥＴ４のドレイン電極とを抵抗Ｒｄ２により接続する手段である。
【００５０】
第２の分離手段は、ＦＥＴ３とＦＥＴ４の間に接続する容量Ｃａ２であり、ＦＥＴ３とＦＥＴ４のソース電極間を直流的に分離するものである。
【００５１】
第４の接地手段は、ＦＥＴ４の、ＡＮＴ２端子に接続しない側（ドレイン電極）を、容量Ｃｂ２を介して接地する。
【００５２】
このようにＦＥＴ３のゲート電極、第３の接地手段、第２のバイアス手段、第２の接続手段にはそれぞれ抵抗Ｒａ２、Ｒｂ２、Ｒｃ２、Ｒｄ２が接続され、交流接地となる直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止している。
【００５３】
ここで、詳細な回路動作はブロックαと同様であるので、説明は省略するが、制御端子ＣＴＬ２に０Ｖが印加されたとき、ＦＥＴ３がオフになり、ＦＥＴ４がオン状態となる。また、制御端子ＣＴＬ２に３Ｖが印加されると、ＦＥＴ３がオンになり、ＦＥＴ４がオフ状態となる。つまり、Ｒｘ−ＡＮＴ２の信号経路がオフした場合には、ＦＥＴ４がオンするので、ＦＥＴ４を通過する入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーション（Ｉｓｏｌａｔｉｏｎ）が向上できる。
【００５４】
本実施形態のＤＰＤＴスイッチ回路装置は、上述のブロックαのＡＮＴ１端子およびブロックβのＲｘ端子間を、ＦＥＴ５のソース電極およびドレイン電極に接続し、ＦＥＴ５のゲート電極には抵抗Ｒｅを介して第３の制御端子ＣＴＬ３を接続したものである。ＦＥＴ５はＲｘ−ＡＮＴ１の信号経路をオンオフさせるＳＰＳＴを形成しており、ＦＥＴ５のソース電極、ドレイン電極は上述のごとく３Ｖに固定されているのでＣＴＬ３の電位が３ＶのときＦＥＴ５はオンとなりＲｘ−ＡＮＴ１間に信号が流れ、ＣＴＬ３が０ＶのときＦＥＴ５がオフとなりＲｘ−ＡＮＴ１間における信号の流れが遮断される。
【００５５】
基本的にこの回路はＴｘ―ＡＮＴ１の信号経路となるＦＥＴ１をオンオフするＳＰＳＴと、Ｒｘ−ＡＮＴ２の信号経路となるＦＥＴ３をオンオフするＳＰＳＴと、Ｒｘ−ＡＮＴ１の信号経路となるＦＥＴ５をオンオフするＳＰＳＴの、合計３つのＳＰＳＴを集積化したものである。その基本機能に、Ｔｘ―ＡＮＴ１がオフ時のアイソレーションを向上させるためのＦＥＴ２と、Ｒｘ―ＡＮＴ２がオフ時のアイソレーションを向上させるためのＦＥＴ４が付加されている。
【００５６】
従ってこの回路により、図３の真理値表の如く、制御端子ＣＴＬ１に３Ｖ、他の制御端子に０Ｖのとき、Ｔｘ−ＡＮＴ１間がオンとなる。また、制御端子ＣＴＬ２に３Ｖ、他の制御端子に０Ｖのとき、Ｒｘ−ＡＮＴ２間がオンとなる。制御端子ＣＴＬ３に３Ｖ、他の制御端子に０Ｖのとき、Ｒｘ―ＡＮＴ１間がオンとなる。
【００５７】
また、Ｔｘ−ＡＮＴ１間がオフのとき、ＦＥＴ２がオンとなり、ＦＥＴ２を通過する入力信号の漏れは接地に逃げる。またＲｘ―ＡＮＴ２間がオフのとき、ＦＥＴ４がオンとなるので、ＦＥＴ４を通過する入力信号の漏れが容量を介して接地に逃げる。
【００５８】
ここで、従来の構造を示す図７（Ｃ）に、図１（Ａ）のブロックαおよびブロックβに相当する部分を示した。また、本実施形態のスイッチング素子ＦＥＴ１〜ＦＥＴ５は、それぞれ図７（Ａ）（図７（Ｃ）も同じ）のＦＥＴ１からＦＥＴ５に相当する。
【００５９】
このように、従来構造のスイッチ回路装置は、デコーダと呼ばれるロジック回路を設けて２ビットの並列入力制御信号により、Ｔｘ／ＲｘおよびＡＮＴ１／ＡＮＴ２の切り替え制御を行い、更にシャントスイッチを設けてアイソレーションの向上を図るものである。しかし、本実施形態では図１（Ａ）の如く、ロジック回路を設けずに、アイソレーションを向上させたＤＰＤＴスイッチが実現できる。
【００６０】
次に、図４に本発明のスイッチ回路装置の応用例を示す。分離手段、接続手段、バイアス手段は、図１に示す接続例に限らず、図４の如き接続も可能である。すなわち、第１の分離手段は、ＦＥＴ１とＦＥＴ２のＦＥＴ間に接続してあればよく（図４（Ａ））、第１の接続手段は、ＦＥＴ２のソースまたはドレイン電極のいずれと接続しても良い（図４（Ｂ））。更に、第１のバイアス手段も、ＦＥＴ１のソースまたはドレイン電極のいずれと接続しても良い（図４（Ｃ））。更に、バイアス手段は省略しても良い（図４（Ｄ））が、バイアス手段を設けた方が電位が安定し、アイソレーションが良好となる。バイアス手段を省略して良い理由は、この回路動作においてＣＴＬ１〜３のうちどれか１つの制御端子は必ず３Ｖとなっており、ＦＥＴ５がオフ状態であってもＦＥＴ５のソース−ドレイン間リーク電流によりＦＥＴ５のソースードレイン間は常に同じ電位であるため、ＦＥＴ１のソース電極およびドレイン電極の電位は常に３Ｖに近いＨレベルになっているからである。また、図４（Ａ）から図４（Ｄ）の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。なお、ブロックβ側も同様である。
【００６１】
次に、図５および図６を参照して本発明の第２および第３の実施形態を示す。
【００６２】
ＤＰＤＴスイッチにおいて、Ｔｘが２０ｄＢｍを超える出力の場合、Ｔｘ側の大きなパワーにさらされるＦＥＴが１段ではオフ時に大きなＲＦ信号に耐えられず、完全にオフできない場合がある。このため、ＦＥＴを複数直列接続する多段接続のＦＥＴや、ソース電極およびドレイン電極間にゲート電極を複数配置するマルチゲートＦＥＴを用いることが一般的である。
【００６３】
図５は、本発明の第２の実施形態のＤＰＤＴスイッチ回路装置を示す回路図である。第２の実施形態の第１、第２、第５のスイッチング素子は、それぞれ、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを３段直列に接続した第１、第２、第５のＦＥＴ群で構成される。第１、第２、第５のＦＥＴ群は、上述の如く３つのスイッチング素子Ｆ１、Ｆ２、Ｆ５は、Ｔｘ側の大きな送信パワーにソースまたはドレインがさらされるため、ハイパワーに耐えられる構造が要求される。逆にＲｘ側の受信パワー程度の小さいパワーにしかさらされることの無いＦＥＴは、通常のシングルゲートＦＥＴ１段構造でも完全にオフできないという問題は発生しない。そこで、本実施形態の回路装置では、ブロックα側およびそれと接続する第５のスイッチング素子を多段接続のＦＥＴとし、ブロックβ側を第１の実施形態と同様のＦＥＴ１段のスイッチング素子とする。
【００６４】
なお、各ＦＥＴはＧａＡｓ  ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）であり、図１（Ｂ）と同様であるので説明は省略する。また、本明細書においては、多段スイッチの一例として３段を例に説明するが、所望のパワーに応じて段数は適宜選択できる。
【００６５】
ブロックαの回路では、第１のＦＥＴ群Ｆ１の一端のＦＥＴ１−１のソース電極と第２のＦＥＴ群Ｆ２の一端のＦＥＴ２−１のソース電極がＴｘに接続する。また、第１のＦＥＴ群Ｆ１の他端のＦＥＴ１−３のドレイン電極がＡＮＴ１に接続し、第２のＦＥＴ群Ｆ２の他端のＦＥＴ２−３のドレイン電極が第２の接地手段Ｃｂ１を介して接地される。なお、ソース電極ドレイン電極は等価であり、以下どちらか一方で説明する。また、ここでは、ＦＥＴ群（例えばＦ１）の一端に接続するＦＥＴ（例えばＦＥＴ１−１またはＦＥＴ１−３）のソース電極をＦＥＴ群のソースといい、ＦＥＴ群の他端に接続するＦＥＴ（例えばＦＥＴ１−３またはＦＥＴ１−１）のドレイン電極をＦＥＴ群のドレインという。更にブロックβは第１の実施の形態と同様の回路構成であるので、ブロックαのみ説明する。
【００６６】
ブロックαのＳＰＳＴスイッチは、１つの制御端子ＣＴＬ１でスイッチ動作を行う第１のＦＥＴ群とシャント側の第２のＦＥＴ群の２つのＦＥＴ群を制御することができる。
【００６７】
第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２のソースはともにＴｘ端子に接続し、第１のＦＥＴ群Ｆ１の３つのゲート電極はそれぞれ抵抗Ｒａ１−１、Ｒａ１−２、Ｒａ１−３を介して制御端子ＣＴＬ１に接続し、制御信号が印加される。
【００６８】
第１のバイアス手段は、第１のＦＥＴ群Ｆ１のドレインに所定のバイアスＶ１を常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃ１を介して印加する。
【００６９】
第１の接地手段は抵抗Ｒｂ１−１、Ｒｂ１−２，Ｒｂ１−３により、それぞれ第２のＦＥＴ群Ｆ２のゲート電極を接地する手段である。これにより、第２のＦＥＴ群Ｆ２のゲート電極は常に接地電位に固定される。
【００７０】
第１の接続手段は、第２のＦＥＴ群Ｆ２のドレイン、すなわちＦＥＴ２−３のドレイン電極と、制御端子ＣＴＬ１とを抵抗Ｒｄ１で接続する手段である。
【００７１】
第１の分離手段は、第１のＦＥＴ群と第２のＦＥＴ群の間に接続する容量Ｃａ１であり、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群のソース間を直流的に分離するものである。
【００７２】
第２の接地手段は、第２のＦＥＴ群Ｆ２の、Ｔｘ端子に接続しない側（ドレイン電極）を、容量Ｃｂ１を介して接地する。
【００７３】
このように、各ＦＥＴ群Ｆ１の各ゲート電極、第１の接地手段、第１のバイアス手段および第１の接続手段にはそれぞれ抵抗Ｒａ１−１〜１−３、Ｒｂ１−１〜１−３、Ｒｃ１、Ｒｄ１が接続され、交流接地となる各直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止している。
【００７４】
これにより、制御端子ＣＴＬ１に０Ｖが印加されたとき、第１のＦＥＴ群Ｆ１がオフになり、第２のＦＥＴ群Ｆ２がオン状態となる。また、制御端子ＣＴＬ１に３Ｖが印加されると、第１のＦＥＴ群Ｆ１がオンになり、第２のＦＥＴ群Ｆ２がオフ状態となる。つまり、Ｔｘ−ＡＮＴ１の信号経路がオフした場合には、第２のＦＥＴ群Ｆ２がオンするので、第２のＦＥＴ群Ｆ２を通過する入力信号の漏れは接地されたコンデンサＣｂ１を介して接地に逃げ、アイソレーション（Ｉｓｏｌａｔｉｏｎ）が向上できる。
【００７５】
第２の実施形態のＤＰＤＴスイッチ回路装置は、上述のブロックαのＡＮＴ１端子およびブロックβのＲｘ端子間を、第５のスイッチング素子となる第３のＦＥＴ群Ｆ３のソースおよびドレインに接続し、第３のＦＥＴ群Ｆ３の各ゲートにはそれぞれ抵抗Ｒｅ１、Ｒｅ２、Ｒｅ３を介して第３の制御端子ＣＴＬ３を接続したものである。
【００７６】
この回路により、制御端子ＣＴＬ１に３Ｖ、他の制御端子に０Ｖのとき、Ｔｘ−ＡＮＴ１間がオンとなる。また、制御端子ＣＴＬ２に３Ｖ、他の制御端子に０Ｖのとき、Ｒｘ−ＡＮＴ２間がオンとなる。制御端子ＣＴＬ３に３Ｖ、他の制御端子に０Ｖのとき、Ｒｘ―ＡＮＴ１間がオンとなる。
【００７７】
また、Ｔｘ−ＡＮＴ１間がオフのとき、第２のＦＥＴ群Ｆ２がオンとなり、第２のＦＥＴ群Ｆ２を通過する入力信号の漏れは接地に逃げる。また、Ｒｘ―ＡＮＴ２間がオフのとき、ＦＥＴ４がオンとなるので、ＦＥＴ４を通過する入力信号の漏れが容量を介して接地に逃げる。
【００７８】
尚、ＦＥＴ群の段数が増えても、各ゲート電極に接続する抵抗Ｒａ１およびＲｂ１、Ｒｅの数が増えるだけであり、他の回路構成は図１と同様である。
【００７９】
また、分離手段、接続手段、バイアス手段は、図５に示す接続例に限らず、図４の如き応用回路も適用できる。すなわち、第１の分離手段は、第１と第２のＦＥＴ群の間に接続してあればよく（図４（Ａ）参照）、第１の接続手段は、第２のＦＥＴ群のソースまたはドレインのいずれと接続しても良い（図４（Ｂ）参照）。さらに、更に、第１のバイアス手段も、第１のＦＥＴ群Ｆ１のソースまたはドレインのいずれと接続しても良い（図４（Ｃ）参照）。更に、バイアス手段は省略しても良い（図４（Ｄ）参照）が、バイアス手段を設けた方が電位が安定し、アイソレーションが良好となる。また、上述の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。なお、ブロックβ側も第１の実施の形態のと同様の応用回路が適用できる。
【００８０】
次に、図６を参照して本発明の第３の実施形態を説明する。第３の実施形態は、第１、第２、第５のスイッチング素子として、マルチゲート構造のＦＥＴを用いたものである。
【００８１】
第２の実施形態では、ハイパワーを得るために複数のＦＥＴを多段接続しており、ＦＥＴの個数が単純に増えるので、チップ面積が増大する。これを避けるためにマルチゲート型ＦＥＴを用いると、チップ面積の増大を抑制して最大許容線形入力パワーを増やすことができる。マルチゲート構造のＦＥＴでは、図６（Ａ）の如く、ソース電極４とドレイン電極５の間には例えば３本のゲート電極３を配置して１つのＦＥＴを構成したＧａＡｓ  ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）である。
【００８２】
金属層がオーミック接合を形成するソース電極４およびドレイン電極５は、３本のゲート電極３を挟んで交互に配置されるが、実際には各ゲート電極３を挟んだ両側のチャネル領域２がソース電極４、ドレイン電極５として働くため、ゲート電極が１本のＦＥＴが３つ直列に接続されたのと同じ効果となる。すなわち、ゲート電極１本のＦＥＴを使用したスイッチ回路装置と比較して、最大許容線型電圧振幅として３倍、電力としてその２乗の９倍の最大許容線型入力パワーを得られるものである。
【００８３】
図６（Ｂ）は、マルチゲート構造のＦＥＴを用いたＤＰＤＴスイッチを実現する回路図である。尚、図ではゲート電極が３本のトリプルゲート構造を例に説明するが、これに限らず、ゲート電極の数は必要なパワーに応じて適宜選択する。
【００８４】
第３の実施形態のスイッチ回路装置における第１、第２、第５のＦＥＴ１、ＦＥＴ２、ＦＥＴ５はすべてゲート電極３本のマルチゲート構造となっており、これらのマルチゲートＦＥＴにおいて３本のゲート電極の高周波電位はそれぞれ異なる。すなわちこれらのマルチゲートＦＥＴがオフ側ＦＥＴとなり、これらのＦＥＴのソース電極またはドレイン電極に高周波最大パワーがかかったとき、３本あるゲート電極のうち最大パワーに近い側のゲート電極の直下では、ゲートバイアスによる空乏層でチャネルは常に閉じるという状況ではない。真中のゲート電極の直下では最大パワーに近い側のゲート電極直下に比べ、チャネルはさらに閉じる方向にはあるが同様に常に閉じるという状況にまでは至ってない。３番目の最大パワーから最も遠いゲート電極直下において初めてチャネルは常に閉じ、そのマルチゲートＦＥＴがオフできる。以上のように３本のゲート電極直下のチャネルの高周波電位が異なるということは３本のゲート電極の高周波電位が異なることを意味する。従ってこのマルチゲートＦＥＴの各ゲート電極にＤＣバイアスとしてのＤＣ電位を印加する場合、各ゲート電極から高周波信号が高周波接地となるＤＣ電位に漏れることを防止するため、抵抗を介してＤＣ電位に接続するが、ＤＣ電位への接続方法として、それぞれ別の抵抗を介してＤＣ電位に接続する必要がある。なぜならば３本のゲート電極をすべて直接接続した後、１つの抵抗を介してＤＣ電位に接続しようとすると、３本のゲート電極の高周波電位まで、すべておなじ電位にしてしまう結果となり、高周波動作上シングルゲートＦＥＴと同じ動作となり、ハイパワーに耐え切れないＦＥＴとなってしまう。
【００８５】
ＦＥＴ１のゲート電極は、動作領域外で第１ゲート電極、第２ゲート電極、第３ゲート電極がそれぞれ抵抗Ｒａ１、Ｒａ２、Ｒａ３を介して制御端子ＣＴＬ１に接続し、制御信号が印加される。
【００８６】
また、第１の接地手段は抵抗Ｒｂ１−１、Ｒｂ１−２，Ｒｂ１−３により、ＦＥＴ２のすべてのゲート電極を接地する手段である。これにより、ＦＥＴ２の全てのゲート電極は常に接地電位に固定される。
【００８７】
さらにＦＥＴ５のすべてのゲート電極は動作領域外で第１ゲート電極、第２ゲート電極、第３ゲート電極がそれぞれ抵抗Ｒｅ１、Ｒｅ２、Ｒｅ３を介して制御端子ＣＴＬ３に接続し、制御信号が印加される。
【００８８】
またブロックβは第１の実施の形態と全く同じであるので説明は省略する。
【００８９】
マルチゲートＦＥＴによるＤＰＤＴスイッチの動作原理は、第１の実施形態と同様であるので説明は省略するが、本実施形態によればロジック回路を設けずに、また３つの制御端子でアイソレーションを向上させたハイパワーのＤＰＤＴスイッチが実現できる。更に、多段ＦＥＴ構造と比較して、チップ上の専有面積を低減できる。
【００９０】
また、分離手段、接続手段、バイアス手段は、図６に示す接続例に限らず、図４の如き接続も可能である。すなわち、第１の分離手段は、ＦＥＴ１とＦＥＴ２の間に接続してあればよく（図４（Ａ）参照）、第１の接続手段は、ＦＥＴ２のソースまたはドレイン電極のいずれと接続しても良い（図４（Ｂ）参照）。更に、第１のバイアス手段も、ＦＥＴ１のソースまたはドレイン電極のいずれと接続しても良い（図４（Ｃ）参照）。更に、バイアス手段は省略しても良い（図４（Ｄ）参照）が、バイアス手段を設けた方が電位が安定し、アイソレーションが良好となる。また、上述の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。なお、ブロックβ側も第１の実施の形態と同様の応用回路を適用できる。また、上述の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。
【００９１】
なお、１組のソース、ドレイン電極間のゲート電極の数が増えても、各ゲート電極に接続する抵抗Ｒａ１、Ｒｂ１、Ｒｅの数が増えるだけであり、他の回路構成は図１と同様となる。
【００９２】
また、第２および第３の実施形態では、ブロックα側とブロックβ側を構成するスイッチング素子のＦＥＴの段数やゲート電極の数が異なる非対称の回路である。ブロックβ側は大きなパワーを必要としないためにＦＥＴ１段またはシングルゲート構造を採用しているだけであるので、ブロックα側と同様のスイッチング素子を用いて、第５のスイッチング素子を中心として対称の回路としてもよい。
【００９３】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００９４】
第１に、ロジック回路を用いないでＤＰＤＴスイッチが実現できる。これにより、回路配置が簡素化されてプリント基板の実装面積を小さくできる。また、ロジック回路用のＦＥＴが不要となるので、部品点数の削減や、製造工程の簡素化が実現できる。またロジック回路用のＦＥＴはゲート幅が狭く静電破壊に弱いので、これを省くことで静電破壊に強いスイッチ回路装置が得られる。また消費電力の低減もはかれる。
【００９５】
第２に、スイッチング動作を行うＦＥＴ（群）の他にシャントＦＥＴ（群）を設けることにより、スイッチング動作を行うＦＥＴ（群）がオフした場合のシャントＦＥＴ（群）への入力信号の漏れは、接地されたコンデンサを介して接地に逃げるため、アイソレーション（Ｉｓｏｌａｔｉｏｎ）特性が大幅に向上する。
【００９６】
第３に、ＤＰＤＴスイッチのユニットとなるＳＰＳＴスイッチはシャントＦＥＴ（群）を設けても制御端子は１端子でよく、シャントＦＥＴを設けたＤＰＤＴとしては３つの制御端子で実現できるのでスイッチ回路装置のチップサイズを大幅に低減でき、セットへの実装が非常にしやすくなる。
【００９７】
第３に、多段接続ＦＥＴやマルチゲートＦＥＴを用いると、ＦＥＴ一段またはシングルゲートのＦＥＴを用いた場合と比較して、ハイパワーが実現できる。特に、マルチゲート構造を採用すると、ハイパワーでありながら、多段接続ＦＥＴ構造と比較してチップ上の専有面積を低減できる。
【図面の簡単な説明】
【図１】本発明を説明するための（Ａ）回路図、（Ｂ）断面図、（Ｃ）回路図である。
【図２】本発明を説明するための回路図である。
【図３】本発明を説明するための真理値表である。
【図４】本発明を説明するための回路図である。
【図５】本発明を説明するための回路図である。
【図６】本発明を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図７】従来例を説明するための（Ａ）回路ブロック図、（Ｂ）真理値表、（Ｃ）回路ブロック図である。
【図１】
2005005860.tif 000003
【図２】
2005005860.tif 000004
【図３】
2005005860.tif 000005
【図４】
2005005860.tif 000006
【図５】
2005005860.tif 000007
【図６】
2005005860.tif 000008
【図７】
2005005860.tif 000009