(57)【要約】【課題】  Ｈｆ系高誘電体薄膜上にシリコン含有の電極を有し、高性能なＭＩＳＦＥＴ、ＭＩＳキャパシタ等で成る高性能な半導体装置の製造を可能にする。【解決手段】  シリコン基板１１表面に、例えば０．５ｎｍ〜１ｎｍ程度の膜厚のＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜等の第１誘電体膜１３ａを形成し、第１誘電体膜１３ａ上に第２誘電体膜１３ｂとして、ＨｆＡｌＯｘ、ＨｆＳｉＯｘあるいはＨｆＯ２の高誘電体薄膜を形成する。そして、シリコン（Ｓｉ）化合物の原料ガスを用いて第２誘電体１３ｂ上にシリコン膜１４を化学気相成長させる。この時の成膜温度は、原料ガスあるいは原料ガスの解離した中間生成物が第２誘電体膜１３ｂを還元する温度より低く又は上記ＳｉとＯの化学結合が生じる温度より低くなるようにし、その成膜温度は５９０℃以下にする。【選択図】  図１
2005277318.tif 000002
【特許請求の範囲】
【請求項１】
ハフニウム（Ｈｆ）と酸素（Ｏ）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、
シリコン（Ｓｉ）化合物の原料ガスを用いて前記高誘電体薄膜上にシリコン含有の半導体膜もしくは導電体膜を化学気相成長させる時の成膜温度が、前記原料ガスあるいは前記原料ガスの解離した中間生成物が前記高誘電体薄膜を還元する温度より低くなるようにして、前記半導体膜もしくは導電体膜を成膜する高誘電体薄膜を備えた半導体装置の製造方法。
【請求項２】
Ｈｆ−Ｏ（酸素）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、
Ｓｉ化合物の原料ガスを用いて前記高誘電体薄膜上にシリコン含有の半導体膜もしくは導電体膜を化学気相成長させる時の成膜温度が、前記原料ガスに存在したＳｉが前記Ｏ（酸素）と結合する温度より低くなるようにして、前記半導体膜もしくは導電体膜を成膜する高誘電体薄膜を備えた半導体装置の製造方法。
【請求項３】
Ｈｆ−Ｏ（酸素）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、
Ｓｉ化合物の原料ガスを用いて前記高誘電体薄膜上にシリコン含有の半導体膜もしくは導電体膜を化学気相成長させる時の成膜温度が５９０℃を超えないようにしたことを特徴とする高誘電体薄膜を備えた半導体装置の製造方法。
【請求項４】
前記原料ガスがモノシラン（ＳｉＨ４）ガスあるいはジシラン（Ｓｉ２Ｈ６）ガスであることを特徴とする請求項１ないし請求項３のいずれかに記載の高誘電体薄膜を備えた半導体装置の製造方法。
【請求項５】
前記化学気相成長が熱ＣＶＤ法でなされ、その成膜温度が５５０℃〜５９０℃の範囲に設定されることを特徴とする請求項５記載の高誘電体薄膜を備えた半導体装置の製造方法。
【請求項６】
前記熱ＣＶＤの成膜圧力が０．２ｐａ〜１０Ｐａの範囲に設定されることを特徴とする請求項５記載の高誘電体薄膜を備えた半導体装置の製造方法。
【請求項７】
Ｈｆ−Ｏの化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、
Ｓｉ化合物の第１の原料ガスを用いて前記高誘電体薄膜表面にシリコン含有の第１の半導体膜もしくは第１の導電体膜を化学気相成長させる時の成膜温度が、前記第１の原料ガスあるいは前記原料ガスの解離した中間生成物が前記高誘電体薄膜を還元する温度より低くなるようにして、第１の半導体膜もしくは第１の導電体膜を成膜する工程と、
前記第１の半導体膜もしくは第１の導電体膜上に、Ｓｉ化合物の第２の原料ガスを用いた化学気相成長により、前記還元する温度より高い成膜温度で第２の半導体膜もしくは第１の導電体膜を成膜する工程と、
を有する高誘電体薄膜を備えた半導体装置の製造方法。
【請求項８】
Ｈｆ−Ｏ（酸素）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、
Ｓｉ化合物の第１の原料ガスを用いて前記高誘電体薄膜表面にシリコン含有の第１の半導体膜もしくは第１の導電体膜を化学気相成長させる時の成膜温度が、前記第１の原料ガスに存在したＳｉが前記Ｏ（酸素）と結合する温度より低くなるようにして、第１の半導体膜もしくは第１の導電体膜を成膜する工程と、
前記第１の半導体膜もしくは第１の導電体膜上に、Ｓｉ化合物の第２の原料ガスを用いた化学気相成長により、前記Ｓｉが前記Ｏ（酸素）と結合する温度より高い成膜温度で第２の半導体膜もしくは第２の導電体膜を成膜する工程と、
を有する高誘電体薄膜を備えた半導体装置の製造方法。
【請求項９】
Ｈｆ−Ｏ（酸素）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、
Ｓｉ化合物の第１の原料ガスを用いて前記高誘電体薄膜表面にシリコン含有の第１の半導体膜もしくは第１の導電体膜を化学気相成長させる時の成膜温度が５９０℃を超えないようにして、第１の半導体膜もしくは第１の導電体膜を成膜する工程と、
前記第１の半導体膜もしくは第１の導電体膜上に、Ｓｉ化合物の第２の原料ガスを用いた化学気相成長により、５９０℃より高い成膜温度で第２の半導体膜もしくは第２の導電体膜を成膜する工程と、
を有する高誘電体薄膜を備えた半導体装置の製造方法。
【請求項１０】
前記第１の半導体膜もしくは第１の導電体膜は非晶質構造を有し、その膜厚は０．１ｎｍ〜５ｎｍの範囲にすることを特徴とする請求項７，請求項８及び請求項９のいずれかに記載の高誘電体薄膜を備えた半導体装置の製造方法。
【請求項１１】
前記第１の半導体膜もしくは第１の導電体膜は多結晶構造であり、その膜厚は３０ｎｍ〜１５０ｎｍの範囲にすることを特徴とする請求項７，請求項８及び請求項９のいずれかに記載の高誘電体薄膜を備えた半導体装置の製造方法。
【請求項１２】
前記Ｈｆ−Ｏの化学結合を有する高誘電体薄膜は、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ハフニア（ＨｆＯ２）あるいはその窒化物で成ることを特徴とする請求項１ないし請求項１１のいずれかに記載の高誘電体薄膜を備えた半導体装置の製造方法。
【請求項１３】
前記半導体膜は、シリコン膜あるいはシリコン・ゲルマニウム合金膜であることを特徴とする請求項１ないし請求項１２のいずれかに記載の高誘電体薄膜を備えた半導体装置の製造方法。
【請求項１４】
前記導電体膜は、高融点金属のシリサイド膜であることを特徴とする請求項１ないし請求項１３のいずれかに記載の高誘電体薄膜を備えた半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電体薄膜を備えた半導体装置及びその製造方法に係り、詳しくは、ハフニウム（Ｈｆ）と酸素（Ｏ）の化学結合を含んだ高誘電体薄膜をゲート絶縁膜あるいは容量絶縁膜とした絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）あるいは容量素子（キャパシタ）を有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置、特にＭＩＳＦＥＴの微細化、高集積化が精力的に進められており、駆動電流確保、消費電力低減の観点からゲート絶縁膜の薄膜化が求められている。スケーリング則の要請から、ゲート絶縁膜として広く用いられてきた二酸化シリコン（ＳｉＯ２）膜は、その膜厚を２ｎｍ以下にすることが必要となっている。しかし、このような極薄のＳｉＯ２膜をゲート絶縁膜として用いた場合、トンネル電流によるゲート漏れ電流が、ソース／ドレイン電流に対して無視できない値となり、ＭＩＳＦＥＴの高性能化と低消費電力化の両立を達成する上での大きな問題となっている。
【０００３】
そこで、ＭＩＳＦＥＴのゲート漏れ電流を低減させるために、ＳｉＯ２膜に比べて誘電率の大きな薄膜材料（以下、高誘電体薄膜材料と称す）をゲート絶縁膜に用いる方法が種々に検討されている。この種の高誘電体薄膜材料としては、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、アルミナ（Ａｌ２Ｏ３）といった金属酸化物やハフニウムシリケート（ＨｆＳｉＯｘ）、ジルコニウムシリケート（ＺｒＳｉＯｘ）といった金属シリケート、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ジルコニウムアルミネート（ＺｒＡｌＯｘ）といった金属アルミネート、Ｌａ２Ｏ３、Ｙ２Ｏ３等のランタノイド系元素の酸化物、等が挙げられる。なかでも、ハフニウム（Ｈｆ）を構成元素に含むＨｆＯ２、ＨｆＳｉＯｘ、ＨｆＡｌＯｘ及びこれらの酸窒化膜（以下、Ｈｆ系高誘電体薄膜材料と呼称する）では、熱的安定性が比較的良好であるため、従来のＬＳＩ製造プロセスへの導入が比較的容易であると考えられている。上記の高誘電体薄膜材料は比誘電率が１０以上であり、ＳｉＯ２膜の比誘電率３．９に比べて大きい。このため、実効的なゲート絶縁膜の膜厚（ＳｉＯ２膜への電気的換算膜厚：ＥＯＴ（Equivalent Oxide Thickness））を小さい値に保ちつつ物理的膜厚を大きくできる。そして、上述したトンネル電流によるゲート漏れ電流を抑制することができ、消費電力を抑えることが可能となる。
【０００４】
上記ＭＩＳＦＥＴの製造プロセスにおいては、そのシリコン（Ｓｉ）ゲート電極に導電型不純物としてリン（Ｐ）、ヒ素（Ａｓ）、ボロン（Ｂ）を導入した多結晶質シリコン（Poly−Ｓｉ）や非晶質シリコン（α−Ｓｉ）を用いてきた。これらのシリコン層から成るＳｉゲート電極では、導電型不純物を活性化するために、高温での熱処理が必要であるものの、その微細素子形成時の加工のし易さから、広く用いられている。上述のＨｆ系高誘電体薄膜材料をゲート絶縁膜とするＭＩＳＦＥＴにおいても、従来の微細加工技術を活用するために、シリコンから成るゲート電極を用いたゲートスタック構造を前提とした開発研究が進められている。
【非特許文献１】２００３年  ヴイ・エル・エス・アイ  シンポジウム（VLSI Symposium 2003 Technical Digest）P9-10
【非特許文献２】International Electron Device Meeting(IEDM) 2001 Technical Digest, 30.1.1-30.1.4, p651-654, C.Hobbsら
【非特許文献３】International Electron Device Meeting(IEDM) 2001 Technical Digest, 30.2.1-20.2.4, p455-458, Y. Kimら
【非特許文献４】International Electron Device Meeting(IEDM) 2003 Technical Digest, M 27.5.1, 岩本ら
【非特許文献５】International Workshop on Gate Insulator (IWGI) 2003 Extended Abstract, p10-14, S. De Gendtら
【非特許文献６】２００３年秋期第６４回応用物理学会学術講演会  講演予稿集、三橋ら、p716,30p-P2-5
【非特許文献７】International Workshop on Gate Insulator (IWGI) 2003 Extended Abstract, p150-155三橋ら
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかし、上述のＨｆ系高誘電体薄膜材料を用いたゲート絶縁膜（以下、Ｈｆ系高誘電体ゲート絶縁膜と呼称する）とシリコンから成るゲート電極とのゲートスタック構造では、Ｓｉゲート電極／Ｈｆ系高誘電体ゲート絶縁膜の界面において相互反応が起こり、ＭＩＳＦＥＴの特性がその予測したものから異なり、半導体装置の動作不良を引き起こすという大きな問題があった。
【０００６】
例えば、非特許文献１に示すC.Hobbsらによる研究調査結果では、ＨｆＯ２の薄膜材料をゲート絶縁膜に用い、ポリシリコンをゲート電極に用いｐ型Ｓｉゲート電極を形成する場合に、ＳｉＯ２  膜をゲート絶縁膜に用いた場合に比べて、フラットバンド電圧が大きく負方向（ＭＩＳＦＥＴのしきい値電圧（Ｖｔｈ）が深くなる方向）にシフトする問題のあることが報告されている。この場合、ＭＩＳＦＥＴのしきい値電圧が著しく深くなるため、所望の低い動作電圧において、トランジスタの駆動電流が十分に得られなくなり大きな問題となる。同様の現象は、ＨｆＳｉＯｘやＨｆＡｌＯｘの薄膜材料、又はこれらの窒化物をゲート絶縁膜に用いた場合にも起こり、特にＨｆ系高誘電体ゲート絶縁膜に共通した問題になっている。ここで、上述のｐ型Ｓｉゲート電極とは、ＭＩＳＦＥＴのゲート電極において、ゲート絶縁膜に接する領域の多結晶シリコンにボロン（Ｂ）等のｐ型導電型不純物を導入した構造をいう。
【０００７】
更には、上記Ｓｉゲート電極／Ｈｆ系高誘電体ゲート絶縁膜のゲートスタック構造のＭＩＳＦＥＴにおいて、Ｓｉゲート電極／Ｈｆ系高誘電体ゲート絶縁膜の界面に意図しない低誘電率層が形成され、その結果電気的換算膜厚が増加してしまいＭＩＳＦＥＴの性能が低下する問題があった（非特許文献２、非特許文献３、非特許文献４参照）。そこで、成膜時におけるＨｆ系高誘電体ゲート絶縁膜の物理的な膜厚を下げていくと、今度は上述したようなゲート漏れ電流を十分に低く抑えることが困難になってしまう。
【０００８】
本発明は、上述の事情に鑑みてなされたもので、Ｈｆ系高誘電体薄膜上にシリコン含有の電極を有するＭＩＳＦＥＴあるいはＭＩＳキャパシタにおいて、高誘電体薄膜の電気的換算膜厚の増加を抑え、更にしきい値電圧が深くなる異常が発生するのを抑えて高性能の半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
これまで、シリコン基板表面に成膜した高誘電体薄膜とシリコン基板との界面反応が、その後の高温の熱処理による上記シリコン基板と高誘電体膜との固相反応で生じることが知られていた（非特許文献５、非特許文献６、及び非特許文献７参照）。これに対して、本発明者は、Ｈｆ系高誘電体薄膜とＳｉゲート電極との界面反応は、シリコン膜の成膜中に起こることを初めて見出した。詳しくは後述する試行実験の結果として開示しているが、シリコン成膜中に生じる気相のＳｉ活性種が、上記固相反応の場合よりもかなりの低温においてＨｆ系高誘電体薄膜と熱反応する。本発明は、上記のような新知見に基づいてなされたものである。
【００１０】
すなわち、上記課題を解決するために、高誘電体薄膜を備えた半導体装置の製造方法にかかる第１の発明は、ハフニウム（Ｈｆ）と酸素（Ｏ）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、シリコン（Ｓｉ）化合物の原料ガスを用いて前記高誘電体薄膜上にシリコン含有の半導体膜もしくは導電体膜を化学気相成長させる時の成膜温度が、前記原料ガスあるいは前記原料ガスの解離した中間生成物が前記高誘電体薄膜を還元する温度より低くなるようにして、前記半導体膜もしくは導電体膜を成膜するという構成を有している。
【００１１】
そして、第２の発明は、Ｈｆ−Ｏ（酸素）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、Ｓｉ化合物の原料ガスを用いて前記高誘電体薄膜上にシリコン含有の半導体膜もしくは導電体膜を化学気相成長させる時の成膜温度が、前記原料ガスに存在したＳｉが前記Ｏ（酸素）と結合する温度より低くなるようにして、前記半導体膜もしくは導電体膜を成膜するという構成を有している。
【００１２】
そして、第３の発明は、Ｈｆ−Ｏ（酸素）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、Ｓｉ化合物の原料ガスを用いて前記高誘電体薄膜上にシリコン含有の半導体膜もしくは導電体膜を化学気相成長させる時の成膜温度が５９０℃を超えないようにするという構成を有している。
【００１３】
上記発明において、前記シリコン含有の半導体膜は多結晶シリコン膜である。そして、前記原料ガスはモノシラン（ＳｉＨ４）ガスあるいはジシラン（Ｓｉ２Ｈ６）ガスである。
【００１４】
上記発明において、前記化学気相成長は熱ＣＶＤ法でなされ、その成膜温度は５５０℃〜５９０℃の範囲に設定されることが好ましい。また、前記熱ＣＶＤの成膜圧力が０．２Ｐａ〜１０Ｐａの範囲に設定されることが好ましい。
【００１５】
そして、第４の発明は、Ｈｆ−Ｏの化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、Ｓｉ化合物の第１の原料ガスを用いて前記高誘電体薄膜表面にシリコン含有の第１の半導体膜もしくは第１の導電体膜を化学気相成長させる時の成膜温度が、前記第１の原料ガスあるいは前記原料ガスの解離した中間生成物が前記高誘電体薄膜を還元する温度より低くなるようにして、第１の半導体膜もしくは第１の導電体膜を成膜する工程と、前記第１の半導体膜もしくは第１の導電体膜上に、Ｓｉ化合物の第２の原料ガスを用いた化学気相成長により、前記還元する温度より高い成膜温度で第２の半導体膜もしくは第１の導電体膜を成膜する工程と、を有する構成となっている。
【００１６】
そして、第５の発明は、Ｈｆ−Ｏ（酸素）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、Ｓｉ化合物の第１の原料ガスを用いて前記高誘電体薄膜表面にシリコン含有の第１の半導体膜もしくは第１の導電体膜を化学気相成長させる時の成膜温度が、前記第１の原料ガスに存在したＳｉが前記Ｏ（酸素）と結合する温度より低くなるようにして、第１の半導体膜もしくは第１の導電体膜を成膜する工程と、前記第１の半導体膜もしくは第１の導電体膜上に、Ｓｉ化合物の第２の原料ガスを用いた化学気相成長により、前記Ｓｉが前記Ｏ（酸素）と結合する温度より高い成膜温度で第２の半導体膜もしくは第２の導電体膜を成膜する工程と、を有する構成となっている。
【００１７】
そして、第６の発明は、Ｈｆ−Ｏ（酸素）の化学結合を有する高誘電体薄膜が半導体基板上に形成された高誘電体薄膜を備えた半導体装置の製造方法であって、Ｓｉ化合物の第１の原料ガスを用いて前記高誘電体薄膜表面にシリコン含有の第１の半導体膜もしくは第１の導電体膜を化学気相成長させる時の成膜温度が５９０℃を超えないようにして、第１の半導体膜もしくは第１の導電体膜を成膜する工程と、前記第１の半導体膜もしくは第１の導電体膜上に、Ｓｉ化合物の第２の原料ガスを用いた化学気相成長により、５９０℃より高い成膜温度で第２の半導体膜もしくは第２の導電体膜を成膜する工程と、を有する構成となっている。
【００１８】
上記発明において、前記第１の半導体膜もしくは第１の導電体膜は非晶質構造を有し、その膜厚は０．１ｎｍ〜５ｎｍの範囲になるようにする。あるいは、前記第１の半導体膜もしくは第１の導電体膜は多結晶構造であり、その膜厚は３０ｎｍ〜１５０ｎｍの範囲になるようにする。
【００１９】
上記発明において、前記Ｈｆ−Ｏの化学結合を有する高誘電体薄膜は、ハフニウムアルミネート（ＨｆＡｌＯｘ）、ハフニウムシリケート（ＨｆＳｉＯｘ）、ハフニア（ＨｆＯ２）あるいはその窒化物で成る。また、前記半導体膜は、シリコン膜あるいはシリコン・ゲルマニウム合金膜である。また、前記導電体膜は、高融点金属のシリサイド膜である。
【００２０】
そして、第７の発明は、上記高誘電体薄膜を備えた半導体装置の製造方法を用いて製造した半導体装置であって、前記高誘電体薄膜が絶縁ゲート電界効果トランジスタ（ＭＩＳＦＥＴ）のゲート絶縁膜であり、前記半導体膜もしくは導電体膜が前記ＭＩＳＦＥＴのゲート電極を構成している。あるいは、前記半導体装置では、前記高誘電体薄膜がキャパシタの容量絶縁膜であり、前記半導体膜もしくは導電体膜が前記キャパシタの電極を構成している構造になっている。
【発明の効果】
【００２１】
本発明の構成によれば、Ｈｆ系高誘電体薄膜上にシリコン含有の半導体膜もしくは導電体膜から成る電極を有するＭＩＳＦＥＴあるいはＭＩＳキャパシタにおいて、その電気的換算膜厚の増加を抑え、更にしきい値電圧が深くなる異常が発生することを抑えて、高性能の半導体装置が再現性よくしかも安価に製造できる。
【発明を実施するための最良の形態】
【００２２】
以下に、図面を参照して本発明の実施の形態の幾つかを詳細に説明する。
（実施の形態１）
図１，２は、本発明の実施の形態１にかかる半導体装置の製造方法を示す工程別素子断面図であり、半導体装置を構成するＨｆ系高誘電体薄膜材料をゲート絶縁膜とするＭＩＳＦＥＴおよびその製造方法について示す。ここで、ＭＩＳＦＥＴの構造については、その製造方法の説明の中で明らかになる。
【００２３】
半導体基板としてシリコン基板１１を用意し、各素子領域間を分離するための素子分離領域１２をＳＴＩ（Shallow Trench Isolation）で形成する。その後、素子領域に導電型不純物のイオン注入を行い、アニール処理を施すことでウェル（不図示）を形成する（図１（ａ））。
【００２４】
次いで、シリコン基板１１表面の自然酸化膜の除去および洗浄等の前処理を行った後、熱酸窒化やプラズマ酸窒化等により、例えば０．５ｎｍ〜１ｎｍ程度の膜厚のＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜等の第１誘電体膜１３ａを形成し、シリコン基板１１表面の界面層を形成する（図１（ｂ））。
【００２５】
続いて、図１（ｂ）に示しているように、第２誘電体膜１３ｂとして、ＨｆＡｌＯｘ、ＨｆＳｉＯｘあるいはＨｆＯ２の薄膜を形成する。第２誘電体膜１３ｂには上記の誘電体薄膜の他、これらの膜を窒化処理した膜を用いることも可能である。上記の第２誘電体膜１３ｂに用いたＨｆを含んだ高誘電体薄膜材料は、その比誘電率がＳｉＯ２膜やＳｉＯＮ膜より大きいため、ある所定の電気的換算膜厚に対する物理的膜厚をＳｉＯ２膜やＳｉＯＮ膜に比べて大きくすることができる。このため、ゲート漏れ電流を抑制できる。ここで、この成長にはＡＬＤ（Atomic Layer Deposition）法やＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法を用いることが好ましい。例えば、ＨｆＡｌＯｘを第２誘電体膜１３ｂの薄膜材料に用い、上記ＡＬＤ法を用いる場合には、基板温度が３００℃、成膜の原料ソースとして四塩化ハフニウム（ＨｆＣｌ４）とトリメチルアルミニウム（ＴＭＡ）を用い、水蒸気（Ｈ２Ｏ）またはオゾン（Ｏ３）を酸化剤として、膜厚２〜３ｎｍのＨｆＡｌＯｘの薄膜を形成する。
【００２６】
このように、出来上がりのＨｆ系高誘電体ゲート絶縁膜となるＭＩＳＦＥＴのゲート絶縁膜１３は、界面層である上記第１誘電体膜１３ａと第２誘電体膜１３ｂの積層構造により構成されることになる。このように、第１誘電体膜１３ａを界面層として挿入することで、第２誘電体膜１３ｂとシリコン基板１１との界面反応が抑制される。その結果、出来上がりのゲート絶縁膜１３の電気的換算膜厚が薄く、且つ、特性が良好なＭＩＳＦＥＴを作製することが可能となる。
【００２７】
なお、この第２誘電体膜１３ｂの形成後に、極微量酸素雰囲気中での熱処理を施すことが好ましい。上述したＨｆＡｌＯｘの薄膜材料を用いる場合では、ランプ式急速昇降温アニール（ＲＴＡ）装置により、例えば１０００℃程度の温度で数秒間熱処理を行う。この熱処理より誘電体膜中の酸素欠損が補償され、同時にこの誘電体膜中に含まれる導電型不純物の濃度を減少させることが出来る。そして、ＨｆＡｌＯｘ薄膜の膜質は改善され、ゲート漏れ電流をより一層下げることが出来る。
【００２８】
このようにして、ＭＩＳＦＥＴのゲート絶縁膜１３を構成する第２誘電体膜１３ｂとしてＨｆ系高誘電体薄膜を形成した後、この第２誘電体膜１３ｂ上にシリコン膜を堆積させる。上述したように、このシリコン膜の堆積時における成膜制御、特に成膜温度の制御が非常に重要になる。以下に、本発明の基礎になる本発明者らの試行実験の結果を開示しながら説明する。
【００２９】
上述したところのＨｆ系高誘電体薄膜材料から成る第２誘電体膜１３ｂ上に、シリコン膜１４を堆積させる。このシリコン成膜には、化学気相成長（ＣＶＤ）法である減圧式ＣＶＤ（ＬＰＣＶＤ：Low Pressure Chemical Vapor Deposition）法を用い、その反応ガスとしてモノシラン（ＳｉＨ４）ガスあるいはその窒素希釈ガスを用いる。そして、例えば、成膜温度が５９０℃、成膜圧力が２Ｐａの条件で約４０分間の成膜を行う。このようにして、膜厚が１５０ｎｍの多結晶シリコン膜を形成する（図１（ｃ））。
【００３０】
上記シリコン膜１４の成膜において、ＭＩＳＦＥＴ製造の各種の熱プロセスを経て最終的に出来上がるＭＩＳＦＥＴの電気的特性の改善効果を最大限に得るためには、第１にシリコン膜１４の成膜温度を５９０℃以下に設定することが重要となる。これについて図３を参照して説明する。
【００３１】
図３は、シリコン膜の成膜温度がＨｆ系高誘電体薄膜に対して与える影響を調べた１つの結果であり、シリコン膜１４の成膜温度に対して蓄積容量（Ｃ−Ｖ）特性から得られたＨｆＡｌＯｘの薄膜の電気的換算膜厚の関係をプロットしたグラフである。ここで、本発明者らは、シリコン基板上に形成したＨｆＡｌＯｘの薄膜表面に成膜温度を種々に変えてシリコン膜を成膜し、シリコン膜にボロン、リンあるいはヒ素等の不純物を導入し、熱処理を施してシリコン層中の上記不純物を活性化しＭＩＳキャパシタを製作してその電気特性を評価した。そして、このキャパシタのＣ−Ｖ特性より薄膜の電気的換算膜厚を求めた。図３において、縦軸に上記薄膜の電気的換算膜厚（ＥＯＴ）を示し、横軸にシリコン膜の成膜温度を示す。ここで、上記Ｈｆ系高誘電体薄膜はＨｆ組成が２９％のＨｆＡｌＯｘの薄膜であり、その成膜時の条件は全て同一である。
【００３２】
図３にから判るように、シリコン膜の成膜温度が５９０℃を超えてくると、上記薄膜の電気的換算膜厚が急激に増大するようになる。これは、上記高誘電体材料がＨｆＳｉＯｘあるいはＨｆＯ２の薄膜においても同様に見られる。これらの新知見は発明者らによって初めて得られた。
【００３３】
モノシランガス、あるいはジシラン（Ｓｉ２Ｈ６）ガスのようなシリコン（Ｓｉ）化合物ガスを原料ガスとした熱ＣＶＤ法によるシリコン膜の成膜においては、通常、中間生成物であるＳｉＨ２等がその表面で熱分解し、中間生成物であるＳｉ活性種の解離吸着と水素の発生が生じる。ここで、シリコン膜１４の成膜温度が５９０℃を超えてくると、Ｈｆ系高誘電体薄膜表面で活性状態になったＳｉ活性種等の中間生成物あるいはこの発生した水素が、特に上記薄膜上にシリコン膜が成長を始める初期段階において、上記高誘電体薄膜材料から成る薄膜を還元したり、その表面で活性な状態になった上記解離吸着のＳｉが薄膜中の酸素と反応し、上記薄膜よりも比誘電率の小さいＳｉＯｘを含む低誘電率層が形成するものと考えられる。従って、このような高誘電体薄膜とＳｉの界面反応を抑制する観点から、シリコン膜１４の成膜温度を６００℃以下、好ましくは５９０℃以下に設定するのが良い。
【００３４】
更に、本発明者らの検討では、上記シリコン膜１４の成膜において、上述した最終的に出来上がるＭＩＳＦＥＴの電気的特性の改善効果を最大限に得るためには、更にシリコン膜の成膜温度を５５０℃以上にするのがより好ましいことが判った。これについて図４を参照して説明する。
【００３５】
ＭＩＳＦＥＴのゲート絶縁膜の電気的換算膜厚が小さくなってくると、ゲート電極を構成するシリコン層中には高濃度の不純物が必要になる。この不純物濃度が低いと、いわゆるゲート電極の空乏化が生じ、ＭＩＳＦＥＴの電気的特性において、見かけ上ゲート絶縁膜の膜厚が増加しＭＩＳＦＥＴの性能が低下してくる。
【００３６】
図４は、シリコン膜１４の成膜温度と上記空乏化の関係を示すグラフである。ここで、本発明者らは、ｎ導電型のシリコン基板上に形成したＨｆＡｌＯｘの薄膜表面に成膜温度を種々に変えてシリコン膜を成膜し、シリコン膜にボロン不純物を導入し、８００℃程度の熱処理を施してシリコン層中の不純物を活性化しＭＩＳキャパシタを製作してその電気特性を評価した。先ず、図３の場合と同様にＭＩＳキャパシタのＣ−Ｖ特性より薄膜の電気的換算膜厚（ＥＯＴ）を求めた。更に、高周波（１００ＫＨｚ）信号によるＣ−Ｖ測定より、ＭＩＳキャパシタの電極に電圧（負電圧）を印加しシリコン基板の表面が反転する時の容量値を求め、その時の電気的膜厚をＴｉｎｖとし、ＴｉｎｖとＥＯＴの差すなわちΔＴｇ＝Ｔｉｎｖ−ＥＯＴをゲート空乏化の指標とした。図４において、縦軸に上記ΔＴｇを示し、横軸にシリコン膜の成膜温度を示す。ここで、上記Ｈｆ系高誘電体薄膜はＨｆ組成が２９％のＨｆＡｌＯｘの薄膜であり、その成膜時の条件は全て同一である。
【００３７】
図４から判るように、シリコン膜の成膜温度が５５０℃より低くなる、上記ΔＴｇが急激に増大するようになる。この現象は、シリコン膜の結晶性に関係しており、この場合その非晶質化による不純物濃度の低下によるものと考えられる。図４より、シリコン膜の成膜温度が５７０℃以上においては、ΔＴｇはシリコン膜の成膜温度に無関係に一定の値になる。しかし、ΔＴｇは、その温度より低い温度、特に５５０℃より低い温度になると急増するようになる。ここで、シリコン膜へのイオン注入によるボロン不純物の導入及び熱処理によるその活性化の温度は、ＭＩＳＦＥＴ製作の場合と同じにしている。上述したように、これは、シリコン膜の成膜温度が５５０℃より低くなるとシリコン膜の非晶質化が顕著になり、上記活性化の熱処理における不純物拡散が充分にできなくなり、シリコン膜とＨｆＡｌＯｘの薄膜との界面領域のボロン不純物濃度が低下しこの領域の空乏化が増大したものと考えられる。
【００３８】
ＭＩＳＦＥＴ構造でのゲート電極の空乏化の増大は、トランジスタ動作時の実効的な電気的膜厚を増大させ、トランジスタ駆動能力を劣化させる。このために、シリコン膜の成膜温度は、５５０℃以上にする必要があり、好ましくは５７０℃以上にするのが良い。
【００３９】
そして、上記シリコン膜１４の成膜では、成膜温度以外にもその成膜圧力も重要であることが判った。詳細な実験データの開示は省くが、上述した多結晶シリコン膜の成膜において、その膜中にミクロなボイド発生がないようにするために、成膜圧力を０．２Ｐａ〜１０Ｐａの範囲にすることが必要になる。特にその圧力を１Ｐａ〜２Ｐａ範囲にするのが好ましい。
【００４０】
なお、シリコン膜の形成には、熱触媒分解式ＣＶＤ（Ｃａｔ−ＣＶＤ）や、プラズマＣＶＤ等の成膜方法を用いることもできる。これらの成膜技術は、熱ＣＶＤの場合に比べて成長温度を低くしても、すなわち成膜温度を５５０℃より低くしても多結晶シリコン膜を得ることができ、上述したゲート電極の空乏化を生じさせないでシリコン成膜の低温化を可能にする好ましい成膜手法になる。
【００４１】
上述したようなシリコン膜の成膜方法により、第２高誘電体膜１３ｂ上に膜厚が１５０ｎｍのシリコン膜１４を成膜し、次いで、イオン注入および熱処理（８５０℃程度）で、シリコン膜１４に導電型不純物を導入後、公知のフォトリソグラフィ技術およびエッチング技術を用いて、シリコン膜で成るゲート電極１５、Ｈｆ系高誘電体薄膜材料から成る第２誘電体膜１３ｂとＳｉＯＮ等から成る第１誘電体膜１３ａの積層膜から成るゲート絶縁膜１３を順次にパターニングして、ＭＩＳＦＥＴのゲート部を形成する（図２（ａ））。
【００４２】
その後、所定の導電型不純物イオンを注入して、エクステンション領域１６を形成する。引き続いて、Ｓｉ３Ｎ４膜やＳｉＯ２膜を公知のＣＶＤ技術を用い成膜後、公知のエッチング技術を用いて、絶縁膜から成るサイドウォール・スペーサ１７を形成する。更に引き続いて、公知のイオン注入技術を用いて、導電型不純物を導入後、活性化のための熱処理（８５０℃）を施すことでソ−ス・ドレイン拡散層１８を形成する。この後、サリサイド技術と呼ばれる公知の自己整合シリサイド形成技術を用いて、シリサイド層１９をゲート電極１５上及びソース・ドレイン拡散層１８上に形成する。このサリサイド形成は、例えば、希弗酸等による所定の前洗浄を実施後、ニッケル（Ｎｉ）と窒化チタン（ＴｉＮ）をそれぞれ約１０ｎｍ堆積し、５００℃程度の熱処理を約３０秒施した後、未反応金属を除去洗浄することで行う（図２（ｂ））。
【００４３】
このようにして、作製された図２（ｂ）に示す構造のＭＩＳＦＥＴでは、上述したように、シリコン膜１４の成膜温度を適切な範囲に設定することにより、ゲート絶縁膜１３電気的換算膜厚を薄くし、更にはゲート電極１５の空乏化に関係する電気的膜厚Ｔｉｎｖを薄くすることが出来るようになる。
【００４４】
そして、本発明者らは、ＭＩＳＦＥＴのｐ型Ｓｉゲート電極を形成するシリコン膜の成膜温度を低くすることの更なる効果を見出した。この効果は、このシリコン膜の成膜温度を低くすることにより、上記課題として取り上げたｐ型Ｓｉゲート電極のＭＩＳＦＥＴのしきい値電圧が深くなる異常を抑制することができるというものである。これについて図５を参照して説明する。
【００４５】
図５は、本発明者らが、上述したＭＩＳＦＥＴの作製方法により、Ｈｆ系高誘電体ゲート絶縁膜上に種々にシリコン膜の成膜温度を変えてｐ型Ｓｉゲート電極を形成してｐチャネルＭＩＳＦＥＴを作製し、そのしきい値電圧（Ｖｔｈ）に対して、シリコン膜の成膜温度が与える影響を調査した結果である。ここに示した調査結果の例では、Ｈｆ系高誘電体ゲート絶縁膜として、膜厚約１ｎｍのＳｉＯＮ界面層と膜厚約３ｎｍのＨｆＡｌＯｘ膜（Ｈｆ組成は約３０％）を積層した構造を用いている。また、トランジスタを作製する際の不純物の活性化温度は８５０℃にて行っている。この活性化温度では、この積層構造から成る高誘電体ゲート絶縁膜を通して、ｐ型Ｓｉゲート電極から拡散されたボロンの突抜けによるＶｔｈシフトが、生じていないことは確認している。図５に示したように、同一の高誘電体ゲート絶縁膜に対して、シリコン膜の成膜温度を変えてｐ型Ｓｉゲート電極を形成した場合、成膜温度が低いほど、Ｖｔｈが浅くなっていくことが判る。このＶｔｈシフトの抑制は、シリコン膜の成膜時に起こるＨｆ系高誘電体ゲート絶縁膜とシリコン活性種との界面反応が抑制され、ゲート絶縁膜中での正の固定電荷の形成が抑えられたため生じたと考えられる。
【００４６】
図６は、本発明者らが、Ｈｆ系高誘電体ゲート絶縁膜上に種々の成膜温度にてシリコン膜を成膜し、これからｐチャネルＭＩＳＦＥＴのｐ型Ｓｉゲート電極を作製し、出来上がった上記ＭＩＳＦＥＴのオン動作電流に対して、シリコン膜の成膜温度が与える影響を調査した結果である。成膜温度を５９０℃以下に下げて成膜を行い作製したトランジスタでは、オン動作電流が増加していることが分かる。これは上述したように、トランジスタのしきい値電圧が浅くなったことと電気的換算膜厚が薄くなったことの両方の効果を反映したためと考えられる。
【００４７】
また、この場合に同時に作製したｎ型Ｓｉゲート電極を有するｎチャネルＭＩＳＦＥＴについては、しきい値電圧の変化が上記ｐ型Ｓｉゲート電極のｐチャネルＭＩＳＦＥＴの場合より小さくなることが、本発明者らにより確認された。図７に代表例として、成膜温度６２０℃と５９０℃にて多結晶シリコン膜を成膜し、このシリコン膜からｎ型Ｓｉゲート電極を作製し、そのｎチャネルＭＩＳＦＥＴのしきい値電圧のチャネル長依存性を示している。ｎ型Ｓｉゲート電極を有するｎチャネルＭＩＳＦＥＴでＶｔｈシフトが小さくなる理由は、ゲート絶縁膜中での正の固定電荷の生成と電気的換算膜厚とが、Ｖｔｈシフトにおいて相殺する方向に働くためであると思われる。
【００４８】
このように、実施の形態１のＭＩＳＦＥＴのゲート構造及びその製造方法によれば、Ｈｆ系高誘電体ゲート絶縁膜上に多結晶Ｓｉ電極を形成する際に、成膜温度を５５０℃〜５９０℃の範囲で最適に設定することにより、ゲート電極となるシリコン膜の成膜時における高誘電体ゲート絶縁膜との界面反応が抑制できるため、電気的換算膜厚の増加を防止し、更にゲート電極の空乏化を抑制することが出来る。更に、界面反応の抑制に伴い、Ｈｆ高誘電体ゲート絶縁膜中の正の固定電荷の形成を抑制できるため、ｐ型Ｓｉゲート電極構造のｐチャネルＭＩＳＦＥＴのしきい値電圧が深くなってしまう異常を抑えることが出来る。
【００４９】
このようにして、上記実施の形態では、電気的換算膜厚の低減効果とＭＩＳＦＥＴのしきい値電圧が浅くなった効果により、ＭＩＳＦＥＴを作製した場合のトランジスタ特性であるオン動作電流が大幅に増加する。また、ｎ型Ｓｉゲート電極構造のｎチャネルＭＩＳＦＥＴについては、しきい値電圧は大きくは変化しないが、電気的換算膜厚は、ｐ型Ｓｉゲート電極構造の場合と全く同様に小さくなるため、オン動作電流が増加する。その結果、これらのトランジスタで相補型ＭＩＳＦＥＴを作製した場合に、ｎ型、ｐ型ともにオン動作電流が増加することが出来るため、駆動能力の高い相補型ＭＩＳＦＥＴを簡便に且つ安価に、再現性良く作製することが出来るようになる。
【００５０】
（実施の形態２）
本発明の実施の形態２に係るＨｆ系高誘電体薄膜を備えた半導体装置及びその製造方法について、図８，９を参照して説明する。図８，９はＭＩＳＦＥＴの製造方法を示す工程別素子断面図である。ここで、実施の形態２の特徴は、ＭＩＳＦＥＴのゲート電極を構成するシリコン膜の成膜において、初めに低い第１の成膜温度で第１のシリコン膜を形成し、続いて第１の成膜温度より高い第２の成膜温度で更に第２のシリコン膜を形成するという、２段階の成膜温度を用いて所望のシリコン膜を形成するところにある。以下、実施の形態１と異なるところを主に説明する。ＭＩＳＦＥＴの製造方法および構造において説明のないところは図１，２と同じであるものとしてよい。なお、ＭＩＳＦＥＴの構造については、その製造方法の説明の中で同時に明らかになる。
【００５１】
図１で説明したのと同様にして、シリコン基板２１に素子分離領域２２等を形成し、第１誘電体膜２３ａ、第２誘電体膜２３ｂを積層して堆積させる（図８（ａ））。そして、第１のシリコン膜である下層シリコン膜２４ａを第２誘電体膜２３ｂ上に形成する（図８（ｂ））。この第１のシリコン膜の成膜には、熱ＣＶＤ法であるＬＰＣＶＤを用い、その反応ガスとしてモノシラン（ＳｉＨ４）ガスあるいはその窒素希釈ガスを用い、第１の成膜温度は４７５℃である。ここで、下層シリコン膜２４ａは非晶質膜であり、その膜厚は膜厚５ｎｍ以下とするのが望ましく、より好適には膜厚１ｎｍ程度にするのが良い。このように下層シリコン膜２４ａを薄くすることで、図４を参照して説明したＭＩＳＦＥＴのゲート電極になった時のゲート電極の空乏化の問題は解消される。
【００５２】
ここで、下層シリコン膜２４ａに多結晶シリコンを形成しても良く、この場合は、ＬＰＣＶＤ法を用いて、第１の成膜温度は５７０℃であり、反応ガスは同じで膜厚約４０ｎｍの第１のシリコン膜を形成することになる。ここで、第１のシリコン膜に多結晶シリコンを用いる場合にはその膜厚は３０ｎｍ以上とするのが望ましく、より好適には膜厚４０ｎｍとするのが良い。これは、膜厚が薄すぎる場合には、多結晶シリコンの凝集が一部で生じ、一様に連続したシリコン膜が得られないためである。ここで、下層シリコン膜２４ａにより被覆されないで第２誘電体膜２３ｂが露出した状態になると、後述する上層シリコン膜２４ｂの成膜時に、実施の形態１で説明したように第２誘電体膜２３ｂの還元反応が生じてしまい、Ｈｆ系高誘電体ゲート絶縁膜の局部的な劣化を招いてしまう。
【００５３】
続いて、下層シリコン膜２４ａ上に第２のシリコン膜である上層シリコン膜２４ｂを多結晶シリコンで形成する。この第２のシリコン成膜には、ＬＰＣＶＤ法を用いて、その反応ガスとしてモノシラン（ＳｉＨ４）ガスあるいはその窒素希釈ガスを用い、第２の成膜温度を６２０℃にして膜厚約１１０ｎｍの上層シリコン膜２４ｂを形成する。ここで、上層シリコン膜２４ｂは、多結晶シリコンであることが望ましい。これは、後工程で実施する不純物の活性化の熱処理時において、不純物の拡散を促進させるためである。また、多結晶シリコンを用いることで、後述するサリサイド工程において、安定して金属シリサイドを形成することができるからである。この実施の形態２では、上層シリコン膜２４ｂの成膜温度は、５９０℃以下に制約される必要はなく、それよりも高温にしても良い。これは、Ｈｆ系高誘電体ゲート絶縁膜を構成する第２誘電体膜２３ｂが既に下層シリコン膜２４ａに被覆されており、上層シリコン膜２４ｂの成長表面に露出していないため、上述したＨｆ系高誘電体薄膜材料と原料ガス、その中間生成物あるいはＳｉ活性種との界面反応が起こらないためである。この場合のように第２の成膜温度を上げることにより、全体のシリコン膜の成膜速度が向上し、シリコン成膜でのスループットが改善され、ＭＩＳＦＥＴの生産性が向上する。なお、このような２段階の成膜温度に制御するシリコン膜の成膜はマルチチャンバを備えた枚葉式成膜装置あるいは、高速昇降温機能を備えたＣＶＤ装置を用い、一成膜装置で連続して行うのが良い。
【００５４】
次に、実施の形態１と同様にイオン注入と熱処理とで上記上層／下層シリコン膜に導電型不純物を導入し、その後、公知のフォトリソグラフィ技術およびエッチング技術を用いて、上記下層シリコン膜２４ａおよび上層シリコン膜２４ｂをパターンニングしこの積層構造のシリコン膜で成るゲート電極２５を形成する。更に、第２誘電体膜２３ｂ、第１誘電体膜２３ａの積層膜をパターニングしゲート絶縁膜２３を形成してＭＩＳＦＥＴのゲート部を形成する（図９（ａ））。
【００５５】
そして、後は実施の形態１で説明したのと全く同様に、エクステンション領域２６、サイドウォール・スペーサ２７、ソ−ス・ドレイン拡散層２８を形成する。その後、サリサイド技術でシリサイド層２９をゲート電極２５上及びソース・ドレイン拡散層２８上に形成する。
【００５６】
この実施の形態２によれば、第１のシリコン膜である下層シリコン膜２４ａが５５０℃よりも低い温度で成膜できるようになるために、図５で説明したように、この製法によりｐ型Ｓｉゲート電極を形成した場合には、上述した正の固定電荷の発生を更に抑制させることが可能になり、実施の形態１の場合よりもそのＭＩＳＦＥＴのしきい値電圧を更に浅くすることができる。このために、実施の形態１と同様な電気的換算膜厚（ＥＯＴ）の低減効果としきい値電圧が浅くなった効果により、トランジスタを作製した場合のオン動作電流が増加しＭＩＳＦＥＴの性能が更に向上する。
【００５７】
また、この実施の形態２では、第２のシリコン膜である上層シリコン膜２４ｂの成膜温度を５９０℃以上に上げて行うことが可能となり、上述したようにシリコン膜の成膜工程のスループットが改善され、半導体装置の製造における生産性が向上する。このようにして、駆動能力が非常に高い高誘電体ゲート絶縁膜を備えたＭＩＳＦＥＴ、そして、このようなＭＩＳＦＥＴで構成される半導体装置を簡便且つ安価に、再現性良く、しかも生産性良く製造することが出来るようになる。
【００５８】
上記の実施の形態では、半導体装置を構成するＭＩＳＦＥＴにおける、Ｓｉゲート電極／高誘電体ゲート絶縁膜の構造の場合について種々に説明しているが、Ｓｉキャパシタ電極／高誘電体薄膜材料の構造を有するＭＩＳキャパシタも、全く同様にして形成できる。ここで、Ｓｉキャパシタ電極を構成することになるシリコン膜を実施の形態１あるいは実施の形態２で説明したのと全く同様にして成膜すれば良い。また、Ｈｆを含む高誘電体薄膜材料としては、上述したように、ＨｆＡｌＯｘ、ＨｆＳｉＯｘあるいはＨｆＯ２の薄膜、あるいは０．５ｎｍ〜１ｎｍ程度の膜厚のＳｉＯ２膜、Ｓｉ３Ｎ４膜、ＳｉＯＮ膜との積層膜を用いる。このようにして、単位面積当たりの容量値が非常に高いキャパシタを半導体装置に用いることができる。このようにして形成したキャパシタは、その詳細構造の説明は省略するが、いわゆる１トランジスタ、１キャパシタ構成のＤＲＡＭのメモリセルのキャパシタに効果的に適用することが可能になる。また、アナログ回路を搭載する半導体装置に必要な大容量のキャパシタを形成する場合にも効果的に適用できるようになる。
【００５９】
以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を限定するものでない。当業者においては、上記実施の形態に様々な変形・変更を施せることや、上記と同様の効果を達成するために様々な構成を採用できることが理解されよう。また、様々な技術分野の当業者において、本発明が上記実施の形態以外の用途における他の課題や適合性に対する解法を示唆していることがわかるであろう。開示目的のために本明細書に記載された実施の形態に対して本発明の技術思想および技術範囲から逸脱せずに種々の変形・変更を加えることが可能であり、それらの全てを特許請求の範囲でカバーすることが本出願人の意図するところである。
【００６０】
例えば、ＭＩＳＦＥＴのゲート電極が、上記実施の形態の高融点金属シリサイド層／シリコン膜の構造以外に、シリコン膜単層構造、高融点金属シリサイド単層構造あるいは高融点金属／シリコン膜の構造、更には、シリコン・ゲルマニウム合金の構造、高融点金属シリサイド層／シリコン・ゲルマニウム合金膜の構造、あるいは高融点金属／シリコン・ゲルマニウム合金膜の構造であっても、本発明は同様に適用できる。そして、上記種々の構造をＭＩＳキャパシタ電極として用いても良い。
【００６１】
また、ＣＶＤによるシリコン膜の成膜において、導電型不純物を含有するホスフィン（ＰＨ３）ガス、アルシン（ＡｓＨ３）ガスあるいはジボラン（Ｂ２Ｈ６）ガスを同時に反応室に導入して成膜時に導電型不純物をシリコン膜にドーピングするようにしても良い。また、ＣＶＤで用いるシリコン化合物の原料ガスは、シリコンのハロゲン化合物たとえばジクロールシラン（ＳｉＨ２Ｃｌ２）のような塩素化合物、ジフルオロシラン（ＳｉＨ２Ｆ２）のようなフッ素化合物を含んでいても良い。あるいは、上記シリコンの化合物とゲルマン（ＧｅＨ４）ガス、水素ガスとの混合ガスを含んでいても良い。
【００６２】
また、Ｈｆ系高誘電体薄膜の他に、Ｚｒ系高誘電体薄膜でも、更に他の高誘電体薄膜でも本発明は同様に適用できる。但し、これらの高誘電体薄膜上へのＣＶＤによるシリコン成膜について本発明者の詳細な実験調査は不充分であるが、これらの場合での成膜温度は、Ｈｆ系高誘電体薄膜の場合の上記５９０℃とは異なる温度になる。
【００６３】
また、本発明は、ｎ型Ｓｉゲート電極を有するｐチャネルＭＩＳＦＥＴ、ｐ型Ｓｉゲート電極を有するｎチャネルＭＩＳＦＥＴの形成においても同様に適用できる。そして、実施の形態で具体的に説明したようなＭＩＳＦＥＴおよび上記ＭＩＳＦＥＴを組み合わせて本発明の半導体装置を形成することができる。このように、本発明は、上記の実施の形態に限定されず、本発明の技術思想の範囲内において、実施の形態は適宜に変更されうるものである。
【図面の簡単な説明】
【００６４】
【図１】本発明の実施の形態１にかかる半導体装置の製造方法を示す工程別素子断面図である。
【図２】図１に示す工程の続きの工程別断面図である。
【図３】本発明にかかるＳｉゲート電極に用いるシリコン膜の成膜温度に対する高誘電体薄膜の膜厚変化を示すグラフである。
【図４】本発明にかかるＳｉゲート電極に用いるシリコン膜の成膜温度に対するＳｉゲート電極の空乏化変化を説明するためのグラフである。
【図５】本発明にかかるＳｉゲート電極に用いるシリコン膜の成膜温度に対するＰ型Ｓｉゲート電極のＭＩＳＦＥＴの閾値変化を示すグラフである。
【図６】本発明にかかるＳｉゲート電極に用いるシリコン膜の成膜温度に対するＭＩＳＦＥＴのオン動作電流の変化を示すグラフである。
【図７】本発明にかかるＳｉゲート電極に用いるシリコン膜の成膜温度をパラメータとしたｎチャネルＭＩＳＦＥＴの閾値のゲート長依存性を示すグラフである。
【図８】本発明の第２の実施の形態にかかる半導体装置の製造方法を示す工程別素子断面図である。
【図９】図８に示す工程の続きの工程別断面図である。
【符号の説明】
【００６５】
１１，２１  シリコン基板
１２，２２  素子分離領域
１３，２３  （高誘電体）ゲート絶縁膜
１３ａ，２３ａ  第１誘電体膜
１３ｂ，２３ｂ  第２誘電体膜
１４  シリコン膜
１５，２５  ゲート電極
１６，２６  エクステンション領域
１７，２７  サイドウォール・スペーサ
１８，２８  ソース・ドレイン拡散層
１９，２９  シリサイド層
２４ａ  下層シリコン膜
２４ｂ  上層シリコン膜
【図１】
2005277318.tif 000003
【図２】
2005277318.tif 000004
【図３】
2005277318.tif 000005
【図４】
2005277318.tif 000006
【図５】
2005277318.tif 000007
【図６】
2005277318.tif 000008
【図７】
2005277318.tif 000009
【図８】
2005277318.tif 000010
【図９】
2005277318.tif 000011