(57)【要約】【課題】半導体チップのオーバーヘッドを減らすためのスキャンテスト装置を提供する。【解決手段】選択信号Ｓに応答して内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段と、スキャンイネーブル信号ＳＥに応答して第１選択手段からのデータ入力及び入力端からのスキャン入力を選択的に出力するための第２選択手段と、クロック信号ＣＫに応答して第２選択手段からの出力を出力端に出すフリップフロップとを含む。【選択図】図６
2005128012.tif 000002
【特許請求の範囲】
【請求項１】
内蔵メモリのフォールト検出のためのスキャンテスト装置において、
選択信号(Ｓ)に応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段(１１０)と、
スキャンイネーブル信号(ＳＥ)に応答して前記第１選択手段からのデータ入力及び入力端からのスキャン入力を選択的に出力するための第２選択手段(１２０)と、
クロック信号(ＣＫ)に応答して前記第２選択手段からの出力を出力端に出すフリップフロップ(１３０)とを含むことを特徴とするスキャンテスト装置。
【請求項２】
前記スキャンテスト装置は、テストイネーブル信号(ＴＥ)に応答してノーマル動作、またはテスト動作を実行する第３選択手段(１４０)をさらに含むことを特徴とする請求項１に記載のスキャンテスト装置。
【請求項３】
前記内蔵メモリは、同一の構成を有する内蔵メモリであることを特徴とする請求項１または請求項２に記載のスキャンテスト装置。
【請求項４】
前記第１選択手段(１１０)は、前記内蔵メモリの入力ポートのうちで同一の機能を実行する入力ポートから各々データが入力されることを特徴とする請求項３に記載のスキャンテスト装置。
【請求項５】
前記第２選択手段(１２０)は、キャプチャーモードの時、前記スキャンイネーブル信号(ＳＥ)がディセーブルされ、前記第１選択手段から出力されたデータ入力を選択的に出力し、
シフトモードの時、前記スキャンイネーブル信号(ＳＥ)がイネーブルされ、入力端から出力されたスキャンデータを選択的に出力することを特徴とする請求項３に記載のスキャンテスト装置。
【請求項６】
前記第３選択手段(１３０)は、ノーマルモードの時、前記テストイネーブル信号(ＴＥ)がディセーブルされてノーマル動作が進行され、
テストモードの時、前記テストイネーブル信号(ＴＥ)がイネーブルされてテスト動作が進行されることを特徴とする請求項３に記載のスキャンテスト装置。
【請求項７】
互いに異なる構成を有する内蔵メモリのフォールト検出のためのスキャンテスト装置において、
選択信号(Ｓ)に応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段(１１０)と、
スキャンイネーブル信号(ＳＥ)に応答して前記第１選択手段からのデータ入力及び入力端からのスキャン入力を選択的に出力するための第２選択手段(１２０)と、
クロック信号(ＣＫ)に応答して前記第２選択手段からの出力を出力端に出すフリップフロップ(１３０)とを含むことを特徴とするスキャンテスト装置。
【請求項８】
前記スキャンテスト装置は、テストイネーブル信号(ＴＥ)に応答してノーマル動作またはテスト動作を実行する第３選択手段(１４０)をさらに含むことを特徴とする請求項７に記載のスキャンテスト装置。
【請求項９】
前記内蔵メモリは、同一の機能を実行する入力ポートの数が互いに異なることを特徴とする請求項７または請求項８に記載のスキャンテスト装置。
【請求項１０】
前記第１選択手段(１１０)は、前記同一の機能を実行する入力ポートから各々データが入力されることを特徴とする請求項９に記載のスキャンテスト装置。
【請求項１１】
前記第１選択手段(１１０)は、一つの内蔵メモリあたり前記同一の機能を実行する入力ポートの数が最大であり、かつ同一の数を有することを特徴とする請求項１０に記載のスキャンテスト装置。
【請求項１２】
前記第２選択手段(１２０)は、キャプチャーモードの時、前記スキャンイネーブル信号(ＳＥ)がディセーブルされ、前記第１選択手段から出力されたデータ入力を選択的に出力し、
シフトモードの時、前記スキャンイネーブル信号(ＳＥ)がイネーブルされ、入力端から出力されたスキャンデータを選択的に出力することを特徴とする請求項９に記載のスキャンテスト装置。
【請求項１３】
前記第３選択手段(１３０)は、ノルマルモードの時、前記テストイネーブル信号(ＴＥ)がディセーブルされて正常なメモリ動作が進行され、
テストモードの時、前記テストイネーブル信号(ＴＥ)がイネーブルされてスキャンテスト動作が進行されることを特徴とする請求項９に記載のスキャンテスト装置。
【請求項１４】
同一の構成の内蔵メモリ及び互いに異なる構成の内蔵メモリのフォールト検出のためのスキャンテスト装置において、
選択信号(Ｓ)に応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段(１１０)と、
スキャンイネーブル信号(ＳＥ)に応答して前記第１選択手段からのデータ入力及び入力端からのスキャン入力を選択的に出力するための第２選択手段(１２０)と、
クロック信号(ＣＫ)に応答して前記第２選択手段からの出力を出力端に出すフリップフロップ(１３０)とを含むことを特徴とするスキャンテスト装置。
【請求項１５】
前記スキャンテスト装置(１００)は、テストイネーブル信号(ＴＥ)に応答してノーマル動作またはテスト動作を実行する第３選択手段(１４０)をさらに含むことを特徴とする請求項１４に記載のスキャンテスト装置。
【請求項１６】
前記同一の構成を有する内蔵メモリは、同一の機能を実行する入力ポートの数が同一であり、
前記互いに異なる構成を有する内蔵メモリは、同一の機能を実行する入力ポートの数が互いに異なることを特徴とする請求項１４または請求項１５に記載のスキャンテスト装置。
【請求項１７】
前記第１選択手段(１１０)は、前記同一の機能を実行する入力ポートから各々データが入力されることを特徴とする請求項１６に記載のスキャンテスト装置。
【請求項１８】
前記第１選択手段(１１０)は、一つの内蔵メモリあたり前記同一の機能を実行する入力ポートの数が最大であり、かつ同一の数を有することを特徴とする請求項１７に記載のスキャンテスト装置。
【請求項１９】
前記第２選択手段(１２０)は、キャプチャーモードの時、前記スキャンイネーブル信号(ＳＥ)がディセーブルされ、前記第１選択手段から出力されたデータ入力を選択的に出力し、
シフトモードの時、前記スキャンイネーブル信号(ＳＥ)がイネーブルされ、入力端から出力されたスキャンデータを選択的に出力することを特徴とする請求項１６に記載のスキャンテスト装置。
【請求項２０】
前記第３選択手段(１３０)は、ノーマルモードの時、前記テストイネーブル信号(ＴＥ)がディセーブルされて正常なメモリ動作が進行され、
テストモードの時、前記テストイネーブル信号(ＴＥ)がイネーブルされてスキャンテスト動作が進行されることを特徴とする請求項１６に記載のスキャンテスト装置。
【請求項２１】
同一の構成の内蔵メモリおよび互いに異なる構成の内蔵メモリのフォールト検出のためのスキャンテスト装置において、
選択信号に応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段と、
前記第１選択手段からのデータ入力および入力端からのスキャン入力を選択的に出力するための出力部とを含むことを特徴とするスキャンテスト装置。
【請求項２２】
内蔵メモリのフォールトを検出するスキャンテスト方法において、
選択信号に応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力する段階と、
前記第１選択手段からのデータ入力および入力端からのスキャン入力を選択的に出力する段階とを含み、
前記内蔵メモリは同一の構成の内蔵メモリおよび互いに異なる構成の内蔵メモリを含むことを特徴とするスキャンテスト方法。
【請求項２３】
選択信号に応答して複数個の内蔵メモリのうちで少なくとも一つの内蔵メモリから入力されたデータを選択し、前記選択された内蔵メモリにあるフォールトを検出するのに使用される信号を選択的に出力することを特徴とするスキャンテスト装置。
【請求項２４】
選択信号に応答して複数個の内蔵メモリのうちで少なくとも一つの内蔵メモリから入力されたデータを選択し、前記選択された内蔵メモリにあるフォールトを検出するのに使用される信号を選択的に出力することを特徴とするスキャンテスト方法。
【請求項２５】
少なくとも一つの内蔵メモリと、
少なくとも一つのスキャンテスト装置とを含み、
前記スキャンテスト装置は、選択信号に応答して複数個の内蔵メモリのうちで少なくとも一つの内蔵メモリから入力されたデータを選択し、前記選択された内蔵メモリにあるフォールトを検出するのに使用される信号を選択的に出力することを特徴とするスキャンテストシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はスキャンテスト方法、装置に係り、さらに詳細には半導体チップのオーバーヘッドを減らすためのスキャンテスト装置に関するものである。
【背景技術】
【０００２】
一般的に、半導体チップの設計の時には、フォールトカバレッジを考慮して設計する。最近では、その重要性が徐々に増大している。ここで、フォールトカバレッジとは、発生する可能性のある全体フォールト(欠陷)の数に対して、検出することができるフォールトの数の比を意味する。すなわち、フォールトカバレッジが９５％というのは、全体のチップで９５％に該当するフォールトの検出が可能であることを意味する。
【０００３】
したがって、チップのテストカバレッジ(ｔｅｓｔ  ｃｏｖｅｒａｇｅ)が高ければ、フォールト発生時、チップのどの部分で発生したフォールトであるかが分かり、それによる適切な措置を取ることができるようになる。
【０００４】
図１Ａはチップでのフォールト検出原理を概念的に説明するための図である。すべてのチップには多数の入力ピン(入力１ないし入力ｎ)及び多数の出力ピン(出力１ないし出力ｎ)がある。ここで、多数の入力ピン(入力１ないし入力ｎ)にデータ及びテストのためのテストベクタ(ｔｅｓｔ  ｖｅｃｔｏｒ)を入力し、入力したデータがチップの内部回路を経由してその結果が多数の出力ピン(出力１ないし出力ｎ)に出力される。すなわち、チップの入出力ピンを介してデータを取り交わす。
【０００５】
フォールト検出時、任意のフォールトを検出するために、それに該当するベクタを入力ピンを介して印加し、その結果を出力ピンを介して確認してチップのどの部分でフォールトが発生したかを判定する。
【０００６】
図１Ｂは図１Ａの半導体チップが非常に簡単な論理積ゲートであると仮定した図である。図１Ｂに示すように、論理積ゲートＧは二つの入力ピン(入力１、入力２)、一つの出力ピン(出力１)及び三つの内部ノード(ノード１、ノード２、ノード３)からなっている。ここで、一度に一つのノードのみでフォールトを発生させることができるフォールト検出アルゴリズムで最も多く使用されるシングルスタックエッフォールト(ｓｉｎｇｌｅ ｓｔｕｃｋ  ａｔ  ｆａｕｌｔ)でフォールト検出を実行する。
【０００７】
まず、ノード(ノード１)にスタックエッ１(ｓｔｕｃｋ  ａｔ  １)のフォールトが存在するか否かを調べるために入力ピン(入力１)に‘０’を、他の入力ピン(入力２)に‘１’を各々印加して出力ピン(出力１)に出力される結果を調べる。この際、出力ピン(出力１)に‘０’の値が出力されれば、ノード(ノード１)にはスタックエッ１のフォールトがなく、出力ピン(出力１)に‘１’の値が出力されれば、ノード(ノード１)にはスタックエッ１のフォールトがあることになる。他のノードに対しても同一の方式でフォールト検出を実行することができる。
【０００８】
上述のように、チップ内部の各ノードに対してフォールトを容易に検出するためには、各ノードが入力ピンに対して制御可能（ｃｏｎｔｒｏｌｌａｂｌｅ）でなければならない。すなわち、上述の論理積ゲートＧのノード(ノード１)でのフォールト検出のために入力ピン(入力１)に‘１’または‘０’の値を印加して、そのノード(ノード１)の値に変化を与えなければならない。また、各ノードの値が出力ピン(出力１)に伝わって出力ピンでの結果に対して観察可能(ｏｂｓｅｒｖａｂｌｅ)でなければならない。すなわち、上述の論理積ゲートＧの出力ピン(出力１)の値が‘０’であるか、‘１’であるかに従ってノード(ノード１)にフォールトが発生したのか否かが分からなければならない。
【０００９】
上述のように行なわれるフォールト検出は組み合わせ論理回路(ｃｏｍｂｉｎａｔｉｏｎａｌ  ｌｏｇｉｃ  ｃｉｒｃｕｉｔ)では非常に簡単である。しかし、フリップフロップ(ｆｌｉｐｆｌｏｐ)のような順次論理回路（ｓｅｑｕｅｎｔｉａｌ  ｌｏｇｉｃ  ｃｉｒｃｕｉｔ）では、フリップフロップが含まれた場合、フリップフロップの前端ノードと次端ノードとの間に１サイクルのクロック差が発生し組み合わせ論理回路と異なり、内部ノードに対する制御が難しい。すなわち、このようなサイクルを考慮して入力ピンに適当な値を印加するのが難しい。
【００１０】
したがって、数多くのフリップフロップを含む大部分のチップに対して、フォールト検出は簡単ではない。このための提案として、チップ内部のすべてのフリップフロップを図２Ａに示すようなスキャンセルに変え、これを図２Ｂに示すようにチェーン方式に連結するフルスキャン(ｆｕｌｌ  ｓｃａｎ) 方式がある。
【００１１】
図２Ａは従来技術によるスキャンセルの回路図である。図に示すように、スキャンセルはスキャンイネーブル信号ＳＥに応答してデータ入力ＤＩおよびスキャン入力ＳＩを選択的に出力するマルチプレクサ１０と、クロック信号ＣＫに応答してマルチプレクサ１０からの出力を最終出力Ｑに出すフリップフロップ２０から構成されている。スキャンイネーブル信号ＳＥに従って一般的なフリップフロップの動作を実行するキャプチャーモード(ｃａｐｔｕｒｅ  ｍｏｄｅ)と、シフトを利用してスキャンデータを入力するシフトモード(ｓｈｉｆｔ  ｍｏｄｅ)とで動作する。スキャンイネーブル信号ＳＥが‘０’の値を有するキャプチャーモード時には、データ入力ＤＩピンを介して入ってくる元々の入力データが選択され、フリップフロップ２０のデータ入力端に印加される。これにより一般的なフリップフロップと同一の動作が行なわれる。しかし、マルチプレクサ１０による遅延が追加される。そして、スキャンイネーブル信号ＳＥが‘１’の値を有するシフトモード時にはスキャン入力ＳＩが選択され、フリップフロップ２０のデータ入力端に出力されることによってフォールト検出のための所望するデータをスキャン入力ＳＩに印加することができる。
【００１２】
図２Ｂは従来の技術による前記図２Ａのスキャンセルをチェーン方式で連結した図であって、三つのスキャンセル(２＿ｉ、ｉ＝１、２、３)を直列に連結して構成されている。図２Ｂのようにチェーンに連結されたスキャンセルの内部ノード(ノードａ、ノードｂ、ノードｃ)の各々に所望の値を印加することができる。もし、内部ノード(ノードａ、ノードｂ、 ノードｃ) の各々に‘１’、‘１’、‘０’という値を印加しようとすれば、３クロックサイクルの間‘０’、‘１’、‘１’の値をスキャン入力ＳＩに順次印加すれば良い。この際、内部の順次回路であるフリップフロップが知られた状態(ｋｎｏｗｎ  ｓｔａｔｅ)に変わり、全体チップを組み合わせ論理回路で考慮して、上述の組み合わせ論理回路のフォールト検出方法と同様にチップのフォールトを検出することができるようになる。
【００１３】
一方、最近設計されている大多数のチップはＲＯＭ、またはＲＡＭのような内蔵メモリを内蔵しており、このような内蔵メモリはフリップフロップをスキャンセルに取り替えてフォールトを検出する上述の方法ではフォールトの検出が不可能である。なぜなら、図２Ａのような従来のスキャンセルをメモリのバウンダリに連結する場合、シフトモード時にはデータをシフトすることができるので構わないが、キャプチャーモード時にはスキャンセルのフリップフロップによって一サイクルだけ遅延するため従来のスキャンセルを使用することができないためである。
【００１４】
図３は論理回路と内蔵メモリとを含む半導体チップの概略ブロック図である。図に示すように、内蔵メモリ３０と連結された入力ポート、すなわちアドレス及び制御信号入力ポート(ＡＣ１ないしＡＣｎ)とデータ入力ポート(ＤＩ１ないしＤＩｍ)とデータ出力ポート(ＤＯ１ないしＤＯｍ)とはフォールト検出時、入力及び出力はフローティング(ｆｌｏａｔｉｎｇ)されたのと同一である。なぜなら、内蔵メモリ３０の入力を介して入力されていく値はメモリセルを経由して内蔵メモリ３０の出力に出、この部分は完全な組み合わせ論理回路ではないためである。したがって、内蔵メモリ３０の各入力ポートに対するフォールトを組み合わせ論理回路のような方法で検出することは不可能である。
【００１５】
したがって、内蔵メモリ３０を含んだ従来の半導体チップ１では内蔵メモリ３０に対してＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｉｏｎ）をせず、ＢＩＳＴ（Ｂｕｉｌｔ  Ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）のみで検証し、ＡＴＰＧ時には内蔵メモリ３０をブラックボックスとして処理し、初めから内蔵メモリ３０に連結されたポートを除外させていた。この結果、内蔵メモリ３０の入力及び出力ポートだけではなく、この信号によって伝わるすべてのポートのフォールト検出が不可能になっていた。内蔵メモリ３０のフォールト検出が不可能であることによって、内蔵メモリ３０を内蔵した全体半導体チップ１のフォールトカバレッジが低下するという問題があった。
【００１６】
このような問題点を解決するために、特許文献１に記載されているような、半導体チップ１に内蔵した内蔵メモリ３０のフォールト検出のために内蔵メモリ３０のバウンダリに連結してフォールトカバレッジを高めることができるスキャンセルが作られた。
【００１７】
図４は論理回路と内蔵メモリとスキャンセルとを含む半導体チップの単純ブロック図である。図４では説明の便宜のために一つのアドレス及び制御信号ＡＣ１、一つのデータ入力ＤＩ１、および一つのデータ出力ＤＯ１のみを示した。実際には図３に示すように、複数個のアドレス及び制御信号ＡＣ１〜ＡＣｎ、複数個のデータ入力ＤＩ１〜ＤＩｎ、および複数個のデータ出力Ｄ０１〜ＤＯｎが存在する。また、これらの各々にはスキャンセル４０、５０が存在する。
【００１８】
図４を参照すれば、上端に位置したスキャンセル４０は、スキャンイネーブル信号ＳＥに応答してアドレスと制御信号ＡＣ１及びスキャン入力ＳＩを選択的に出力するマルチプレクサ１１と、クロック信号ＣＫに応答してマルチプレクサ１１からの出力を出力端に出すフリップフロップ２１とからなる。
【００１９】
下端に位置したスキャンセル５０はスキャンイネーブル信号ＳＥに応答してデータ入力ＤＩ１及びスキャン入力ＳＩを選択的に出力するマルチプレクサ１２と、クロック信号ＣＫに応答してマルチプレクサ１２からの出力を出力端に出すフリップフロップ２２とからなる。一方、スキャンセル５０の出力端にはテストイネーブル信号ＴＥに応答してノーマル動作またはスキャンテスト動作を選択するトライバッファ６０が存在する。
【００２０】
スキャンセルの動作を説明すれば、次の通りである。ノーマルモード時にはテストイネーブル信号ＴＥが‘０’の値に印加されて、正常なメモリへのデータ入出力動作が実行される。そしてテストモード時には、テストイネーブル信号ＴＥが‘１’の値に印加されて、従来のスキャンセルと同様に動作する。
【００２１】
テストイネーブル信号ＴＥが‘１’の値の状態で、スキャンイネーブル信号ＳＥが‘１’の値を有する‘シフトモード’の場合には、マルチプレクサ１２からスキャン入力ＳＩが選択されてフリップフロップ２２のデータ入力端に出力され、クロック信号ＣＫに応答してスキャン入力ＳＩがトライバッファ６０を通過して最終出力ＳＯに出るようになる。一方、スキャンイネーブル信号ＳＥが‘０’の値を有する‘キャプチャーモード’の場合には、マルチプレクサ１２からデータ入力ＤＩ１が選択されてフリップフロップ２２のデータ入力端に出力され、クロック信号ＣＫに応答してデータ入力ＤＩ１がトライバッファ６０を通過して最終出力ＳＯに出るようになる。
【００２２】
上記のようなスキャンセルをチェーンに連結してＡＴＰＧ時に所望するデータをスキャン入力に印加して所望するノードまでシフトしてフォールト検出動作を実行する。このような場合に、内蔵メモリ３０に入っていく入力ノード(ＡＣ１またはＤＩ１)がチップの入力ピン(入力１ないし入力ｎ)で観察可能になる。また、スキャンセルのチェーン連結によってメモリの出力ノードＤＯ１もシフトを通じてチップの出力ピン(出力１ないし出力ｎ)で制御可能になる。
【００２３】
したがって、スキャンセルを通じてメモリバウンダリ信号に対する制御可能性(ｃｏｎｔｒｏｌｌａｂｉｌｉｔｙ)及び観察可能性(ｏｂｓｅｒｖａｂｉｌｉｔｙ)が増加して、結果的に、このような内蔵メモリを内蔵した全体半導体チップの制御可能性及び観察可能性を増加させてチップのフォールトカバレッジが向上する。
【００２４】
しかし、内蔵メモリのフォールトカバレッジを向上させるために追加されるスキャンセルが増加すれば、半導体チップ全体のオーバーヘッドが増加するという問題が発生する。なお、半導体チップが高密度高集積化され、しかも内蔵メモリの個数も増加していることからオーバーヘッド問題はさらに深刻になっている。
【００２５】
表１は内蔵メモリの増加によるオーバーヘッド問題を説明するための図表である。
【００２６】
【表１】
2005128012.tif 000003
【００２７】
表１を参照すれば、半導体チップには１０２４＊３２構成を有する内蔵メモリが４個、１２８＊２２構成を有する内蔵メモリが４個など、総計３８個の内蔵メモリが実装されている。各内蔵メモリにはアドレス及び制御信号が入力されるＡ、ＢＷＥＮ、ＣＳＮ、ＷＥＮ、  ＯＥＮポートとデータが出力されるＤＯＵＴポートとがある。
【００２８】
例として、第１行にある内蔵メモリ(ＣＯＮＦＩＧ  １０２４＊３２)の入力ポートに対して説明すれば次の通りである。
【００２９】
＃Ｕｎｉｔ：１０２４＊３２の構成を有する内蔵メモリの数が４個、
Ａ：１０２４＊３２をアクセスするために必要なアドレスが１０ビット、
ＢＷＥＮ：ビット読み出しイネーブルのために必要な制御信号が３２ビット、
ＤＯＵＴ：データ出力に３ビット、
ＣＳＮ：チップ選択イネーブルのために必要な制御信号が１ビット、
ＷＥＮ：書き込みイネーブルのために必要な制御信号が１ビット、
ＯＥＮ：出力イネーブルのために必要な制御信号が１ビット、
＃Ｐｏｒｔ／Ｕｎｉｔ：単位内蔵メモリ（１０２４＊３２）に必要なポートの数が７７個、
＃Ｐｏｒｔ：内蔵メモリ（１０２４＊３２）４個のすべてポートの数が３０８個、
＃Ｐｏｒｔ（ＤＯＵＴ）：内蔵メモリ（１０２４＊３２）４個のすべてデータ出力ポートの数が１２８個である。
【００３０】
図５は内蔵メモリとスキャンセルの構成を概略的に示すブロック図である。図５に示した４個の内蔵メモリ３１、３２、３３、３４は表１にある１０２４＊３２の構成を有する内蔵メモリである。各々の内蔵メモリには表１で説明したようなアドレス及び制御信号を入力するポートとデータを入力して出力するポートとがある。
【００３１】
図５は図面の複雑さを防止し、説明の便宜上概略的に示されており、実際には各内蔵メモリにはポートの数に該当するスキャンセルが存在する。例えば、内蔵メモリ３１にはアドレス及び制御信号ポートの数に該当する４５個のスキャンセル４１と、データ入力と出力ポートの数に該当する３２個のスキャンセル５１とが存在する。したがって、一つの内蔵メモリあたり総計７７個のスキャンセルが必要であり、４個の内蔵メモリには総計３０８個のスキャンセルが必要になる。その結果、図５に示した４個の内蔵メモリを内蔵した半導体チップの場合に、すべてのスキャンセルの面積は、Ａｒｅａ（ｗｒａｐｐｅｒ）＝Ａｒｅａ（ｓｃａｎ  cell） ＊３０８になる。
【００３２】
表１の方式に従ってスキャンセルを構成すれば、３８個の内蔵メモリのすべてのポート数が２５４１個であるので、総計２５４１個のスキャンセルが必要になる。すなわち、すべてのスキャンセルの面積は、Ａｒｅａ（ｗｒａｐｐｅｒ）＝Ａｒｅａ（ｓｃａｎ  ｃｅｌｌ）＊２５４１になる。
【００３３】
問題は本来の目的のノーマル動作のためのロジッグの面積に対するテスト目的のスキャンセルの面積の割合が過度に高いということにある。特に、現在の趨勢から、より多くの内蔵メモリが追加される状況では、Ａｒｅａ（ｗｒａｐｐｅｒ）／Ａｒｅａ（ｎｏｒｍａｌ  ｆｕｎｃｔｉｏｎ）が１０％以上になって、テスト目的のスキャンセルによって半導体チップ全体の面積が増加するオーバーヘッド問題はさらに大きくなるであろう。
【特許文献１】大韓民国登録特許１０−０３３３６４０号
【発明の開示】
【発明が解決しようとする課題】
【００３４】
本発明は上述の問題点を解決するためになされたものであり、本発明の目的は、内蔵メモリの入出力ポートが連結されているスキャンセルを共有して、オーバーヘッド問題を画期的に減らすことのできるスキャンテスト装置を提供することにある。
【課題を解決するための手段】
【００３５】
上述の技術的課題を達成するための本発明による内蔵メモリのフォールト検出のためのスキャンテスト装置は、選択信号Ｓに応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段と、スキャンイネーブル信号ＳＥに応答して前記第１選択手段からのデータ入力および入力端からのスキャン入力を選択的に出力するための第２選択手段と、クロック信号ＣＫに応答して前記第２選択手段からの出力を出力端に出すフリップフロップとを含むことを特徴とする。
【００３６】
この実施形態において、前記スキャンテスト装置は、テストイネーブル信号ＴＥに応答してノーマル動作、またはテスト動作を実行する第３選択手段をさらに含むことを特徴とする。
【００３７】
この実施形態において、前記内蔵メモリは、同一の構成を有する内蔵メモリであることを特徴とする。
【００３８】
この実施形態において、前記第１選択手段は、前記内蔵メモリの入力ポートのうちで同一の機能を実行する入力ポートから各々データが入力されることを特徴とする。
【００３９】
この実施形態において、前記第２選択手段は、キャプチャーモードの時、前記スキャンイネーブル信号ＳＥがディセーブルされ、前記第１選択手段から出力されたデータ入力を選択的に出力し、シフトモードの時、前記スキャンイネーブル信号ＳＥがイネーブルされ、入力端から出力されたスキャンデータを選択的に出力することを特徴とする。
【００４０】
この実施形態において、前記第３選択手段は、ノーマルモード時、前記テストイネーブル信号ＴＥがディセーブルされてノーマル動作が進行され、テストモードの時、前記テストイネーブル信号ＴＥがイネーブルされてテスト動作が進行されることを特徴とする。
【００４１】
本発明の他の特徴による互いに異なる構成を有する内蔵メモリのフォールト検出のためのスキャンテスト装置は、選択信号Ｓに応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段と、スキャンイネーブル信号ＳＥに応答して前記第１選択手段からのデータ入力および入力端からのスキャン入力を選択的に出力するための第２選択手段と、クロック信号ＣＫに応答して前記第２選択手段からの出力を出力端に出すフリップフロップとを含むことを特徴とする。
【００４２】
この実施形態において、前記スキャンテスト装置は、テストイネーブル信号ＴＥに応答してノーマル動作、またはテスト動作を実行する第３選択手段をさらに含むことを特徴とする。
【００４３】
この実施形態において、前記内蔵メモリは、入力ポートの個数が互いに異なる構成を有する内蔵メモリであることを特徴とする。
【００４４】
この実施形態において、前記第１選択手段は、前記内蔵メモリの入力ポートのうちで同一の機能を実行する入力ポートから各々データが入力されることを特徴とする。
【００４５】
この実施形態において、前記第１選択手段は、一つの内蔵メモリあたり前記同一の機能を実行する入力ポートの数が最大であり、かつ同一の数を有することを特徴とする。
【００４６】
この実施形態において、前記第２選択手段は、キャプチャーモードの時、前記スキャンイネーブル信号ＳＥがディセーブルされ、前記第１選択手段から出力されたデータ入力を選択的に出力し、シフトモードの時、前記スキャンイネーブル信号ＳＥがイネーブルされ、入力端から出力されたスキャンデータを選択的に出力することを特徴とする。
【００４７】
この実施形態において、前記第３選択手段は、ノルマルモードの時、前記テストイネーブル信号ＴＥがディセーブルされて正常なメモリ動作が進行され、テストモードの時、前記テストイネーブル信号ＴＥがイネーブルされてスキャンテスト動作が進行されることを特徴とする。
【００４８】
本発明のまた他の特徴による同一の構成の内蔵メモリおよび互いに異なる構成の内蔵メモリのフォールト検出のためのスキャンテスト装置は、選択信号Ｓに応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段と、スキャンイネーブル信号ＳＥに応答して前記第１選択手段からのデータ入力および入力端からのスキャン入力を選択的に出力するための第２選択手段と、クロック信号ＣＫに応答して前記第２選択手段からの出力を出力端に出すフリップフロップとを含むことを特徴とする。
【００４９】
この実施形態において、前記スキャンテスト装置は、テストイネーブル信号ＴＥに応答してノーマル動作またはテスト動作を実行する第３選択手段をさらに含むことを特徴とする。
【００５０】
この実施形態において、前記同一の構成を有する内蔵メモリは入力ポートの数が同一であり、前記互いに異なる構成を有する内蔵メモリは入力ポートの数が互いに異なることを特徴とする。
【００５１】
この実施形態において、前記第１選択手段は、前記内蔵メモリの入力ポートのうちで同一の機能を実行する入力ポートから各々データが入力されることを特徴とする。
【００５２】
この実施形態において、前記第１選択手段は、一つの内蔵メモリあたり前記同一の機能を実行する入力ポートの数が最大であり、かつ同一の数を有することを特徴とする。
【００５３】
この実施形態において、前記第２選択手段は、キャプチャーモードの時、前記スキャンイネーブル信号ＳＥがディセーブルされ、前記第１選択手段から出力されたデータ入力を選択的に出力し、シフトモードの時、前記スキャンイネーブル信号ＳＥがイネーブルされ、入力端から出力されたスキャンデータを選択的に出力することを特徴とする。
【００５４】
この実施形態において、前記第３選択手段は、ノーマルモードの時、前記テストイネーブル信号ＴＥがディセーブルされて正常なメモリ動作が進行され、テストモードの時、前記テストイネーブル信号ＴＥがイネーブルされてスキャンテスト動作が進行されることを特徴とする。
【００５５】
本発明による同一の構成の内蔵メモリおよび互いに異なる構成の内蔵メモリのフォールト検出のためのスキャンテスト装置は、選択信号に応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力するための第１選択手段と、前記第１選択手段からのデータ入力および入力端からのスキャン入力を選択的に出力するための出力部とを含む。
【００５６】
本発明による内蔵メモリのフォールトを検出するスキャンテスト方法は、選択信号に応答して前記内蔵メモリのフォールト検出のためのデータ入力を選択的に出力する段階と、前記第１選択手段からのデータ入力および入力端からのスキャン入力を選択的に出力する段階とを含み、前記内蔵メモリは同一の構成の内蔵メモリおよび互いに異なる構成の内蔵メモリを含むことを特徴とする。
【００５７】
本発明によるスキャンテスト装置は、選択信号に応答して複数個の内蔵メモリのうちで少なくとも一つの内蔵メモリから入力されたデータを選択し、前記選択された内蔵メモリにあるフォールトを検出するのに使用される信号を選択的に出力することを特徴とする。
【００５８】
本発明によるスキャンテスト方法は、選択信号に応答して複数個の内蔵メモリのうちで少なくとも一つの内蔵メモリから入力されたデータを選択し、前記選択された内蔵メモリにあるフォールトを検出するのに使用される信号を選択的に出力することを特徴とする。
【００５９】
本発明によるスキャンテストシステムは、少なくとも一つの内蔵メモリと、
少なくとも一つのスキャンテスト装置とを含み、前記スキャンテスト装置は、選択信号に応答して複数個の内蔵メモリのうちで少なくとも一つの内蔵メモリから入力されたデータを選択し、前記選択された内蔵メモリにあるフォールトを検出するのに使用される信号を選択的に出力することを特徴とする。
【発明の効果】
【００６０】
本発明によるスキャンテスト装置によれば、マルチプレクサを介してスキャンセルを共有することによって、内蔵メモリの増加に従うスキャンセルの増加によるオーバーヘッド問題を画期的に減らすことができる。
【発明を実施するための最良の形態】
【００６１】
以下、本発明が属する技術分野で通常の知識を持つ者が本発明の技術的思想を容易に実施するために、本発明の最も望ましい実施形態を添付の図面を参照して説明する。
【００６２】
図６は本発明によるスキャンテスト装置を説明するためのブロック図である。スキャンテスト装置１００は同一の構成の内蔵メモリ及び／または互いに異なる構成の内蔵メモリのフォールト検出のためのテスト装置である。
【００６３】
本発明によるスキャンテスト装置１００は選択信号Ｓに応答して内蔵メモリのフォールト検出のためのデータ入力(ｉｎ＿ｋ、ｋ＝１〜ｎ)を選択的に出力するための第１選択手段１１０と、スキャンイネーブル信号ＳＥに応答して第１選択手段１１０からのデータ入力及び入力端からのスキャン入力を選択的に出力するための第２選択手段１２０と、クロック信号ＣＫに応答して第２選択手段１２０からの出力を出力端に出すフリップフロップ１３０とを含む。ここに、テストイネーブル信号ＴＥに応答してノーマル動作またはテスト動作を実行する第３選択手段１４０をさらに含むこともできる。
【００６４】
実施形態として、第１選択手段１１０は選択信号Ｓに応答して同一構成の内蔵メモリ及び／または互いに異なる構成の内蔵メモリの入力ポートからデータが入力されて選択的に出力するマルチプレクサである。マルチプレクサの入力端(ｉｎ＿ｋ；ｋ＝１〜ｎ)には内蔵メモリの同一の機能を実行する入力ポートからデータが入力される。
【００６５】
ここで、同一の機能を実行する入力ポートとは、各々アドレス入力ポート、制御信号入力ポート、データ入力ポートを意味する。例えば、表１で、１０２４＊３２構成を有する内蔵メモリにある１０個のＡ(アドレス)入力ポートはアドレス入力という同一の機能を実行する入力ポートである。また、１０２４＊３２構成を有する内蔵メモリと１２８＊２２構成を有する内蔵メモリにある各々１０個、７個のＡ(アドレス)入力ポートも同一の機能を実行する入力ポートである。
【００６６】
第１選択手段１１０には、同一の構成を有する内蔵メモリ(例えば、１０２４＊３２構成を有する４個の内蔵メモリ)からデータを入力することもでき、互いに異なる構成を有する内蔵メモリ(例えば、１０２４＊３２構成を有する内蔵メモリと１２８＊２２構成を有する内蔵メモリなど)からデータを入力することもできる。また、同一の構成を有する内蔵メモリおよび互いに異なる構成を有する内蔵メモリから同時にデータを入力することもできる。
【００６７】
第１選択手段１１０に入力されたデータ入力(ｉｎ＿ｋ；ｋ＝１〜ｎ)のうちで、選択信号Ｓによって選択されたデータ入力は第２選択手段１２０に送られる。
【００６８】
第２選択手段１２０とフリップフロップ１３０とはスキャンセル１５０を構成する。スキャンセル１５０はスキャンイネーブル信号ＳＥに応答してデータ入力ＤＩ及びスキャン入力ＳＩを選択的に出力するマルチプレクサ１２０と、クロック信号ＣＫに応答してマルチプレクサ１２０からの出力を最終出力Ｑに出すフリップフロップ１３０とからなる。
【００６９】
スキャンセル１５０は、スキャンイネーブル信号ＳＥに応答して一般的なフリップフロップの動作を実行するキャプチャーモード(ｃａｐｔｕｒｅ  ｍｏｄｅ)と、シフトを利用してスキャンデータを入力するシフトモード(ｓｈｉｆｔ  ｍｏｄｅ)とで動作する。スキャンイネーブル信号ＳＥが‘０’の値を有するキャプチャーモードの時には、データ入力ＤＩピンを介して入ってくる元々の入力データが選択され、フリップフロップ１３０のデータ入力端に印加されることによって一般的なフリップフロップと同様に動作する。ただ、マルチプレクサ１２０による遅延が追加される。そして、スキャンイネーブル信号ＳＥが‘１’の値を有するシフトモードの時には、スキャン入力ＳＩが選択され、フリップフロップ１３０のデータ入力端に出力されることによってフォールト検出のための所望のデータをスキャン入力ＳＩに印加することができる。
【００７０】
第３選択手段１４０はスキャンセル１５０の出力端に位置し、テストイネーブル信号ＴＥに応答してノーマル動作、またはスキャンテスト動作を選択するトライバッファである。
【００７１】
ノーマルモードの時には、テストイネーブル信号ＴＥが‘０’の値に印加されて、正常なメモリへのデータ入出力動作が実行される。そしてテストモードの時には、テストイネーブル信号ＴＥが‘１’の値に印加されて、従来のスキャンセルと同様に動作する。
【００７２】
一方、テストイネーブル信号ＴＥが‘１’の値の状態で、スキャンイネーブル信号ＳＥが‘１’の値を有する‘シフトモード’である場合には、マルチプレクサ１２０からスキャン入力ＳＩが選択されてフリップフロップ１３０のデータ入力端に出力され、クロック信号ＣＫに応答してスキャン入力ＳＩがトライバッファ１４０を通過して最終出力ＳＯに出る。一方、スキャンイネーブル信号ＳＥが‘０’の値を有する‘キャプチャーモード’である場合には、マルチプレクサ１２０からデータ入力ＤＩが選択されてフリップフロップ１３０のデータ入力端に出力され、クロック信号ＣＫに応答してデータ入力ＤＩがトライバッファ６０を通過して最終出力ＳＯに出る。
【００７３】
図７は本発明の望ましい実施形態を説明するためのブロック図である。図７で内蔵メモリ２０１〜２０４は同一の構成を有する内蔵メモリである。例えば、１０２４＊３２構成を有する４個の内蔵メモリが示されている。一方、スキャンテスト装置１００は第１選択手段１１０と第２選択手段１２０とフリップフロップ１３０とで構成され、動作原理は図６で説明した通りである。
【００７４】
図７を参照すれば、スキャンテスト装置１００には同一の機能を実行する入力ポートからデータが入力される。例えば、内蔵メモリ２０１〜２０４が表１で１０２４＊３２構成を有する内蔵メモリと仮定すれば、内蔵メモリは各々のアドレス及び制御信号が入力される入力ポートＡ、ＢＷＥＮ、ＣＳＮ、ＷＥＮ、ＯＥＮとデータが入力される入力ポートＤＩとを有する。図７では、図面の複雑さを避け、説明の便宜のために入力ポートを簡略化しているが、実際には各々の入力ポートごとにスキャンテスト装置１００が連結されている。
【００７５】
従来の方法によれば、表１の構成を有する内蔵メモリ１０２４＊３２はアドレス及び制御信号が入力される４５個の入力ポートとデータが入力される３２個の入力ポートとを有する。したがって、内蔵メモリの一つあたり７７個のスキャンセルを要する。そして４個の内蔵メモリが実装された半導体チップでは全体的に総計３０８個のスキャンセルを要する。
【００７６】
しかし、本発明によれば、４個の内蔵メモリが実装された半導体チップに総計７７個のスキャンテスト装置１００さえあれば良い。すなわち、マルチプレクサ１１０を利用してスキャンセル１２０、１３０を共有するので、総計７７個のスキャンセルさえあれば良いので、スキャンセルの数を１／４に減らすことができ、オーバーヘッド問題を大きく改善する。内蔵メモリの数が増加すれば増加するほど、オーバーヘッド問題はさらに改善されるであろう。
【００７７】
図８は本発明の他の望ましい実施形態を説明するためのブロック図である。
【００７８】
図８で内蔵メモリ２０５〜２０８は同一の構成を有する内蔵メモリ２０５、２０６と互いに異なる構成を有する内蔵メモリ２０７、２０８などとが混在する。例えば、第１内蔵メモリ２０５と第２内蔵メモリ２０６とは１０２４＊３２構成を有する内蔵メモリであり、第３内蔵メモリ２０７は１２８＊２２構成を有する内蔵メモリであり、第４内蔵メモリ２０８は１２８＊２４構成を有する内蔵メモリである。そして、内蔵メモリ２０５〜２０８の入力ポートは全部同一の機能を実行する入力であると仮定する。
【００７９】
入力ポートのフォールトカバレッジを全部検出するため、従来では総計１３個のスキャンセルが必要であるが、本発明によれば、図８に示したように、総計４個のスキャンテスト装置のみで良い。
【００８０】
ここで、互いに異なる構成を有する内蔵メモリが含まれた場合に、同一の機能を実行する入力ポートの数も変わるようになる。すなわち、第１及び第２内蔵メモリは４個の入力ポートを有し、第３内蔵メモリは３個の入力ポート、第４内蔵メモリは２個の入力ポートを有する。これらを全部共有するためには、このうちで最も多くの入力ポートを有することと同一の数のマルチプレクサ１１０とが必要である。すなわち、４個のスキャンテスト装置を要する。
【００８１】
表１の最後の行(Ｍａｘ)には各列で最大の値が羅列されている。すなわち、Ａは内蔵メモリ１０２４＊２４で最大の値である‘１０’を有し、ＢＷＥＮは内蔵メモリ３２＊６４で最大の値である‘６４’を有する。
【００８２】
ここで、各列で最大の値を取る理由は、表１にあるすべての内蔵メモリを全部共有するようにするためである。すなわち、１０個のマルチプレクサを使用してすべての内蔵メモリのＡポートを１０個のスキャンセルに共有することができる。また６４個のマルチプレクサを使用してすべての内蔵メモリのＢＷＥＮポートを６４個のスキャンセルに共有することができる。ＤＯＵＴポートには６４個のマルチプレクサを使用して６４個のスキャンセルに共有することができる。したがって、全体的に１４１個のスキャンセルに各ポートに対してスキャン動作ができるようになる。
【００８３】
従来の方法によってスキャンセルを構成すれば、３８個の内蔵メモリのすべてのポート数が２５４１個であるので、総計２５４１個のスキャンセルが必要であった。すなわち、すべてのスキャンセルの面積は、Ａｒｅａ（ｗｒａｐｐｅｒ）＝Ａｒｅａ（ｓｃａｎ  ｃｅｌｌ）＊２５４１になる。しかし、本発明によれば、Ａｒｅａ（ｗｒａｐｐｅｒ）＝Ａｒｅａ（ｓｃａｎ  ｃｅｌｌ＊１４１になる。 これは単純に算術的な数値だけで比較しても、（１４１／２５４１）＊１００＝５.５％という画期的な結果を得ることができる。
【００８４】
本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内で様々な変形が可能であることは勿論である。したがって、本発明の技術的範囲は上述の実施形態に限定されるものではなく、本発明の特許請求範囲と均等なものに及ぶことに注意しなければならない。
【図面の簡単な説明】
【００８５】
【図１Ａ】フォールト検出原理を概念的に説明するための図である。
【図１Ｂ】図１Ａの例示回路図である。
【図２Ａ】スキャンセルの回路図である。
【図２Ｂ】図２Ａのスキャンセルをチェーン方式で連結した図である。
【図３】論理回路と内蔵メモリとを含む半導体チップの概略ブロック図である。
【図４】スキャンセルを内蔵メモリの入力ポートに連結した半導体チップのブロック図である。
【図５】複数個の内蔵メモリを含んだ半導体チップのブロック図である。
【図６】本発明によるスキャンテスト装置の回路図である。
【図７】同一の構成を有する内蔵メモリと図６のスキャンテスト装置とを含む半導体チップの概略ブロック図である。
【図８】互いに異なる構成を有する内蔵メモリと図６のスキャンテスト装置とを含む半導体チップの概略ブロック図である。
【符号の説明】
【００８６】
１００    スキャンテスト装置
１１０    第１選択手段
１２０    第２選択手段
１３０    フリップフロップ
１４０    第３選択手段
２０１〜２０８    内蔵メモリ
【図１Ａ】
2005128012.tif 000004
【図１Ｂ】
2005128012.tif 000005
【図２Ａ】
2005128012.tif 000006
【図２Ｂ】
2005128012.tif 000007
【図３】
2005128012.tif 000008
【図４】
2005128012.tif 000009
【図５】
2005128012.tif 000010
【図６】
2005128012.tif 000011
【図７】
2005128012.tif 000012
【図８】
2005128012.tif 000013