(57)【要約】【課題】薄膜トランジスタの製造に際し、シリサイド化可能なクロム膜を成膜しても、クロムシリサイド層を容易に且つ確実に除去することができるようにする。【解決手段】チャネル保護膜５を含む真性アモルファスシリコン層３１の上面にｎ型アモルファスシリコン層３３を成膜する。次に、ｎ型アモルファスシリコン層３３の上面に、現像液に曝すことにより、シリサイド反応を抑制するための、有機物からなる極めて薄いバリア層３４を形成する。次に、バリア層３４の上面にシリサイド化可能なクロム膜３５を成膜する。この場合、バリア層３４の存在により、シリサイド反応が抑制され、クロム膜３５とバリア層３４との間に極めて薄いクロムシリサイド層３６が形成される。そして、この極めて薄いクロムシリサイド層３６はドライエッチングにより容易に且つ確実に除去することができる。【選択図】        図６
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【特許請求の範囲】
【請求項１】
半導体薄膜上に形成されたオーミックコンタクト層形成用層上にシリサイド反応を抑制するためのバリア層を形成し、前記バリア層上にソース電極およびドレイン電極形成用のシリサイド化可能な金属膜を成膜することを特徴とする薄膜トランジスタパネルの製造方法。
【請求項２】
請求項１に記載の発明において、前記半導体薄膜は真性アモルファスシリコンからなり、前記オーミックコンタクト層形成用層はｎ型アモルファスシリコンからなることを特徴とする薄膜トランジスタパネルの製造方法。
【請求項３】
請求項１に記載の発明において、前記バリア層を、前記オーミックコンタクト層形成用層の上面に対して、現像液処理、剥離液処理、硝酸液処理、硝酸を含む混合液処理のいずれかの処理またはそれらを組み合わせた処理を行なうことにより、形成することを特徴とする薄膜トランジスタパネルの製造方法。
【請求項４】
請求項１に記載の発明において、成膜された前記半導体薄膜上の所定の箇所にチャネル保護膜をパターン形成し、その上に前記オーミックコンタクト層形成用層を成膜し、その上に前記バリア層を形成し、その上に前記金属膜を成膜するとともに該金属膜と前記バリア層との間に金属シリサイド層を形成し、前記金属膜、前記金属シリサイド層、前記バリア層、前記オーミックコンタクト層形成用層、前記半導体薄膜をパターニングすることを特徴とする薄膜トランジスタパネルの製造方法。
【請求項５】
請求項４に記載の発明において、前記金属膜のパターニングをウェットエッチングにより行ない、前記金属シリサイド層、前記バリア層、前記オーミックコンタクト層形成用層、前記半導体薄膜のパターニングをドライエッチングにより行なうことを特徴とする薄膜トランジスタパネルの製造方法。
【請求項６】
請求項５に記載の発明において、前記ウェットエッチングと前記ドライエッチングは同一のレジスト膜を用いて行なうことを特徴とする薄膜トランジスタパネルの製造方法。
【請求項７】
請求項１に記載の発明において、成膜された前記半導体薄膜上に前記オーミックコンタクト層形成用層を成膜し、その上に前記バリア層を形成し、前記バリア層、前記オーミックコンタクト層形成用層、前記半導体薄膜を島状にパターニングし、その上に前記金属膜を成膜するとともに該金属膜と前記バリア層との間に金属シリサイド層を形成し、前記金属膜をパターニングしてソース電極およびドレイン電極を形成し、前記ソース電極と前記ドレイン電極との間における、前記金属シリサイド層、前記バリア層、前記オーミックコンタクト層形成用層をエッチングして除去し、前記ソース電極と前記ドレイン電極との間における前記半導体薄膜の上面側をハーフエッチングして除去することを特徴とする薄膜トランジスタパネルの製造方法。
【請求項８】
請求項７に記載の発明において、前記金属膜のパターニングをウェットエッチングにより行ない、前記ソース電極と前記ドレイン電極との間における、前記金属シリサイド層、前記バリア層、前記オーミックコンタクト層形成用層、前記半導体薄膜のエッチングをドライエッチングにより行なうことを特徴とする薄膜トランジスタパネルの製造方法。
【請求項９】
請求項８に記載の発明において、前記ウェットエッチングと前記ドライエッチングは同一のレジスト膜を用いて行なうことを特徴とする薄膜トランジスタパネルの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は薄膜トランジスタパネルの製造方法に関する。
【０００２】
【従来の技術】
従来の薄膜トランジスタパネルの製造方法には、基板上に下地絶縁膜を成膜し、その上にソース・ドレイン電極形成用のシリサイド化可能な金属膜を成膜し、その上のソース・ドレイン電極形成領域に対応する領域にレジスト膜をパターン形成し、レジスト膜をマスクとして金属膜および下地絶縁膜を連続してエッチングして、ソース電極およびドレイン電極を形成するとともに、これらの電極下に下地絶縁膜を残存させ、次いで、レジスト膜を剥離した後に、ソース電極上、ドレイン電極上およびその間の基板上に半導体薄膜をパターン形成している。（例えば、特許文献１参照）。
【０００３】
【特許文献１】
特開平６−１５１４５９号公報
【０００４】
上記従来の薄膜トランジスタパネルの製造方法では、金属膜をエッチングしてソース電極およびドレイン電極を形成する際に、ソース電極とドレイン電極との間における下地絶縁膜上に金属膜の一部が残存しても、その後に、ソース電極とドレイン電極との間における下地絶縁膜をエッチングして除去しているため、ソース電極とドレイン電極との間における下地絶縁膜上に残存した金属膜を完全に除去することができる。
【０００５】
したがって、ソース電極上、ドレイン電極上およびその間の基板上に半導体薄膜をパターン形成しても、ソース電極とドレイン電極との間における基板上に不要な金属シリサイド層が形成されることがなく、ひいてはソース電極とドレイン電極との間に大きなリーク電流が発生することがなく、トランジスタ特性を向上することができる。
【０００６】
【発明が解決しようとする課題】
ところで、上記従来の薄膜トランジスタパネルの製造方法では、ソース電極上およびドレイン電極上に形成された半導体薄膜上にゲート絶縁膜を介してゲート電極を形成することにより、トップゲート型の薄膜トランジスタを形成している。一方、薄膜トランジスタにはボトムゲート型のものもある。ボトムゲート型の薄膜トランジスタの場合には、ゲート電極上にゲート絶縁膜を介して形成された半導体薄膜上にソース電極およびドレイン電極を形成するため、上記従来の製造方法を適用することができず、ソース電極とドレイン電極との間に不要な金属シリサイド層が形成されてしまう。
【０００７】
そこで、この発明は、ボトムゲート型の薄膜トランジスタであっても、ソース電極とドレイン電極との間に形成された不要な金属シリサイド層を容易に且つ確実に除去することができる薄膜トランジスタパネルの製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発明は、半導体薄膜上に形成されたオーミックコンタクト層形成用層上にシリサイド反応を抑制するためのバリア層を形成し、前記バリア層上にソース電極およびドレイン電極形成用のシリサイド化可能な金属膜を成膜することを特徴とするものである。
請求項２に記載の発明は、請求項１に記載の発明において、前記半導体薄膜は真性アモルファスシリコンからなり、前記オーミックコンタクト層形成用層はｎ型アモルファスシリコンからなることを特徴とするものである。
請求項３に記載の発明は、請求項１に記載の発明において、前記バリア層を、前記オーミックコンタクト層形成用層の上面に対して、現像液処理、剥離液処理、硝酸液処理、硝酸を含む混合液処理のいずれかの処理またはそれらを組み合わせた処理を行なうことにより、形成することを特徴とするものである。
請求項４に記載の発明は、請求項１に記載の発明において、成膜された前記半導体薄膜上の所定の箇所にチャネル保護膜をパターン形成し、その上に前記オーミックコンタクト層形成用層を成膜し、その上に前記バリア層を形成し、その上に前記金属膜を成膜するとともに該金属膜と前記バリア層との間に金属シリサイド層を形成し、前記金属膜、前記金属シリサイド層、前記バリア層、前記オーミックコンタクト層形成用層、前記半導体薄膜をパターニングすることを特徴とするものである。
請求項５に記載の発明は、請求項４に記載の発明において、前記金属膜のパターニングをウェットエッチングにより行ない、前記金属シリサイド層、前記バリア層、前記オーミックコンタクト層形成用層、前記半導体薄膜のパターニングをドライエッチングにより行なうことを特徴とするものである。
請求項６に記載の発明は、請求項５に記載の発明において、前記ウェットエッチングと前記ドライエッチングは同一のレジスト膜を用いて行なうことを特徴とするものである。
請求項７に記載の発明は、請求項１に記載の発明において、成膜された前記半導体薄膜上に前記オーミックコンタクト層形成用層を成膜し、その上に前記バリア層を形成し、前記バリア層、前記オーミックコンタクト層形成用層、前記半導体薄膜を島状にパターニングし、その上に前記金属膜を成膜するとともに該金属膜と前記バリア層との間に金属シリサイド層を形成し、前記金属膜をパターニングしてソース電極およびドレイン電極を形成し、前記ソース電極と前記ドレイン電極との間における、前記金属シリサイド層、前記バリア層、前記オーミックコンタクト層形成用層をエッチングして除去し、前記ソース電極と前記ドレイン電極との間における前記半導体薄膜の上面側をハーフエッチングして除去することを特徴とするものである。
請求項８に記載の発明は、請求項７に記載の発明において、前記金属膜のパターニングをウェットエッチングにより行ない、前記ソース電極と前記ドレイン電極との間における、前記金属シリサイド層、前記バリア層、前記オーミックコンタクト層形成用層、前記半導体薄膜のエッチングをドライエッチングにより行なうことを特徴とするものである。
請求項９に記載の発明は、請求項８に記載の発明において、前記ウェットエッチングと前記ドライエッチングは同一のレジスト膜を用いて行なうことを特徴とするものである。
そして、この発明によれば、半導体薄膜上に形成されたオーミックコンタクト層形成用層上にシリサイド反応を抑制するためのバリア層を形成しているので、バリア層上にソース電極およびドレイン電極形成用のシリサイド化可能な金属膜を成膜しても、バリア層と金属膜との間に形成される金属シリサイド層の膜厚をバリア層が無い場合と比較して極めて薄くすることができ、この結果、ソース電極とドレイン電極との間に形成された金属シリサイド層を容易に且つ確実に除去することができ、ひいてはトランジスタ特性を向上することができる。
【０００９】
【発明の実施の形態】
（第１実施形態）
図１はこの発明の第１実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図を示す。この場合、図１において、左側は薄膜トランジスタ１４等形成領域であり、その右側はデータライン２１形成領域であり、その右側は静電気対策用の短絡配線２２、２３接続領域である。また、薄膜トランジスタ１４は、ボトムゲート型でチャネル保護膜型である。
【００１０】
まず、薄膜トランジスタ１４等形成領域について説明する。ガラス基板１の上面の所定の箇所にはクロムからなるゲート電極２が設けられている。ゲート電極２を含むガラス基板１の上面には窒化シリコンからなるゲート絶縁膜３が設けられている。ゲート電極２上におけるゲート絶縁膜３の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜４が設けられている。半導体薄膜４の上面ほぼ中央部には窒化シリコンからなるチャネル保護膜５が設けられている。
【００１１】
チャネル保護膜５の上面両側およびその両側における半導体薄膜４の上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層６、７が設けられている。オーミックコンタクト層６、７の各上面には有機物からなる極めて薄いバリア層８、９、極めて薄いクロムシリサイド層１０、１１、クロムからなるソース電極１２およびドレイン電極１３が設けられている。この場合、バリア層８、９は、後述の如く、シリサイド反応を抑制するためのものである。
【００１２】
そして、ゲート電極２、ゲート絶縁膜３、半導体薄膜４、チャネル保護膜５、オーミックコンタクト層６、７、バリア層８、９、クロムシリサイド層１０、１１、ソース電極１２およびドレイン電極１３により、ボトムゲート型でチャネル保護膜型の薄膜トランジスタ１４が構成されている。
【００１３】
ゲート絶縁膜３の上面の所定の箇所にはＩＴＯからなる画素電極１５がソース電極１２に接続されて設けられている。画素電極１５および薄膜トランジスタ１４を含むゲート絶縁膜３の上面には窒化シリコンからなるオーバーコート膜１６が設けられている。この場合、オーバーコート膜１６の画素電極１５の大部分に対応する領域には開口部１７が設けられている。
【００１４】
次に、データライン２１形成領域について説明する。データライン２１は、ゲート絶縁膜３の上面の所定の箇所に設けられ、オーバーコート膜１６によって覆われている。この場合、データライン２１は、下から順に、真性アモルファスシリコン層２１ａ、ｎ型アモルファスシリコン層２１ｂ、バリア層２１ｃ、クロムシリサイド層２１ｄ、クロム膜２１ｅの５層構造となっている。
【００１５】
そして、真性アモルファスシリコン層２１ａ、ｎ型アモルファスシリコン層２１ｂ、バリア層２１ｃ、クロムシリサイド層２１ｄおよびクロム膜２１ｅは、ドレイン電極１３形成領域における半導体薄膜４、オーミックコンタクト層７、バリア層９、クロムシリサイド層１１およびドレイン電極１３にそれぞれ接続されている。
【００１６】
次に、静電気対策用の短絡配線２２、２３接続領域について説明する。この場合、ガラス基板１上の薄膜トランジスタ１４および画素電極１５が設けられた画素回路部形成領域の外側にはリング状の短絡配線が設けられている。この短絡配線は、ガラス基板１の上面にゲート電極２の形成と同時に形成された第１の短絡配線２２と、ゲート絶縁膜３の上面にデータライン２１（２１ａ、２１ｂ、２１ｃ、２１ｄ、２１ｅ）の形成と同時に形成された第２の短絡配線２３（２３ａ、２３ｂ、２３ｃ、２３ｄ、２３ｅ）とを備えている。第２の短絡配線２３はオーバーコート膜１６によって覆われている。
【００１７】
そして、短絡配線をリング状とするために、第２の短絡配線２３の最上層のクロム層２３ｅ所定の部分は、その下のクロムシリサイド層２３ｄ、バリア層２３ｃ、ｎ型アモルファスシリコン層２３ｂ、真性アモルファスシリコン層２３ａおよびゲート絶縁膜３に設けられたコンタクトホール２４を介して第１の短絡配線２２の所定の部分に接続されている。また、図示していないが、薄膜トランジスタ１４のゲート電極２に接続された走査ラインと第１の短絡配線２２との間には静電保護素子が設けられ、データライン２１と第２の短絡配線２３との間には静電保護素子が設けられている。
【００１８】
次に、静電気対策について簡単に説明する。外部から静電気が帯電すると、静電保護素子が導通し、リング状の第１、第２の短絡配線２２、２３、全ての走査ラインおよび全てのデータライン２１が同電位となり、これにより薄膜トランジスタ１４の特性変化や破壊等が防止される。
【００１９】
次に、この薄膜トランジスタパネルの製造方法について説明する。まず、図２に示すように、ガラス基板１の上面の各所定の個所に、スパッタ法により成膜されたクロム膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２を含む走査ライン（図示せず）および第１の短絡配線２２を形成する。
【００２０】
次に、ゲート電極２等を含むガラス基板１の上面にＣＶＤ法により窒化シリコンからなるゲート絶縁膜３、真性アモルファスシリコン層３１および窒化シリコン層３２を連続して成膜する。次に、窒化シリコン層３２をフォトリソグラフィ法によりパターニングすることにより、ゲート電極２上における真性アモルファスシリコン層３１の上面の所定の箇所にチャネル保護膜５を形成する。この場合、チャネル保護膜５下以外の領域における真性アモルファスシリコン層３１の上面が露出されるため、この露出された上面に自然酸化膜（図示せず）が形成される。そこで、次に、この自然酸化膜をＮＨ４Ｆ（フッ化アンモニウム溶液）を用いて除去する。
【００２１】
次に、図３に示すように、チャネル保護膜５を含む真性アモルファスシリコン層３１の上面にＣＶＤ法によりｎ型アモルファスシリコン層３３を成膜する。次に、ｎ型アモルファスシリコン層３３の上面に、現像液（ＴＭＡＨ（水酸化テトラメチルアンモニウム）＋水）に３０秒〜数分曝すことにより、シリサイド反応を抑制するための、有機物からなる極めて薄いバリア層３４を形成する。
【００２２】
次に、図４に示すように、第１の短絡配線２２の所定の部分上におけるバリア層３４、ｎ型アモルファスシリコン層３３、真性アモルファスシリコン層３１およびゲート絶縁膜３にフォトリソグラフィ法によりコンタクトホール２４を形成する。
【００２３】
次に、図５に示すように、コンタクトホール２４を介して露出された第１の短絡配線２２の上面を含むバリア層３４の上面にスパッタ法によりシリサイド化可能なクロム膜３５を成膜する。ここで、バリア層３４が無い場合には、クロム膜３５とｎ型アモルファスシリコン層３３との間に比較的厚いクロムシリサイド層が形成される。これに対し、バリア層３４が有る場合には、シリサイド反応が抑制され、クロム膜３５とバリア層３４との間に極めて薄いクロムシリサイド層３６が形成される。
【００２４】
次に、図６に示すように、クロム膜３５の上面の各所定の箇所にレジスト膜３７ａ〜３７ｄをパターン形成する。この場合、レジスト膜３７ａはソース電極１２等を形成するためのものであり、レジスト膜３７ｂはドレイン電極１３等を形成するためのものであり、レジスト膜３７ｃはデータライン２１を形成するためのものであり、レジスト膜３７ｄは第２の短絡配線２３を形成するためのものである。
【００２５】
次に、レジスト膜３７ａ〜３７ｄをマスクとしてクロム膜３５をウェットエッチングすると、図７に示すように、レジスト膜３７ａ下にソース電極１２が形成され、レジスト膜３７ｂ下にドレイン電極１３が形成され、レジスト膜３７ｃ下にデータラインの最上層であるクロム膜２１ｅが形成され、レジスト膜３７ｄ下に第２の短絡配線の最上層部あるクロム膜２３ｅが形成される。この場合、クロムシリサイド層３６はエッチングされず、そのまま残存される。
【００２６】
次に、同じレジスト膜３７ａ〜３７ｄをマスクとしてクロムシリサイド層３６、バリア層３４、ｎ型アモルファスシリコン層３３および真性アモルファスシリコン層３１をドライエッチングすると、図８に示すようになる。すなわち、レジスト膜３７ａ下のソース電極１２下にクロムシリサイド層１０、バリア層８およびオーミックコンタクト層６が残存される。また、レジスト膜３７ｂ下のドレイン電極１３下にクロムシリサイド層１１、バリア層９およびオーミックコンタクト層７が残存される。また、両オーミックコンタクト層６、７下およびチャネル保護膜５下に半導体薄膜４が残存される。
【００２７】
また、レジスト膜３７ｃ下のクロム膜２１ｅ下にクロムシリサイド層２１ｄ、バリア層２１ｃ、ｎ型アモルファスシリコン層２１ｂおよび真性アモルファスシリコン層２１ａが残存される。さらに、レジスト膜３７ｄ下のクロム膜２３ｅ下にクロムシリサイド層２３ｄ、バリア層２３ｃ、ｎ型アモルファスシリコン層２３ｂおよび真性アモルファスシリコン層２３ａが残存される。
【００２８】
そして、この状態では、クロム膜２１ｅ、クロムシリサイド層２１ｄ、バリア層２１ｃ、ｎ型アモルファスシリコン層２１ｂおよび真性アモルファスシリコン層２１ａにより、データライン２１が形成されている。また、クロム膜２３ｅ、クロムシリサイド層２３ｄ、バリア層２３ｃ、ｎ型アモルファスシリコン層２３ｂおよび真性アモルファスシリコン層２３ａにより、第２の短絡配線２３が形成されている。
【００２９】
ここで、図７を参照して説明すると、クロムシリサイド層３６はその下のバリア層３４の存在により極めて薄く形成されているため、ドライエッチング時のエッチングマスクとして機能せず、レジスト膜３７ａ〜３７ｄ下以外の領域におけるクロムシリサイド層３６がドライエッチングにより容易に且つ確実に除去される。したがって、レジスト膜３７ａ〜３７ｄ下以外の領域におけるクロムシリサイド層３６が完全に除去され、その下のバリア層３４、ｎ型アモルファスシリコン層３３および真性アモルファスシリコン層３１も完全に除去される。この後、レジスト膜３７ａ〜３７ｄを剥離する。
【００３０】
次に、図１に示すように、ゲート絶縁膜３の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、画素電極１５をソース電極１２に接続させて形成する。次に、薄膜トランジスタ１４等を含むゲート絶縁膜３の上面にＣＶＤ法により窒化シリコンからなるオーバーコート膜１６を成膜する。次に、オーバーコート膜１６の画素電極１５の大部分に対応する領域にフォトリソグラフィ法により開口部１７を形成する。かくして、図１に示す薄膜トランジスタパネルが得られる。
【００３１】
以上のように、この薄膜トランジスタパネルの製造方法では、図５に示すように、成膜された真性アモルファスシリコン層（半導体薄膜）３１上に成膜されたｎ型アモルファスシリコン層（オーミックコンタクト層形成用層）３３上にシリサイド反応を抑制するためのバリア層３４を形成しているので、バリア層３４上にソース電極およびドレイン電極形成用のシリサイド化可能なクロム膜（金属膜）３５を成膜しても、バリア層３４とクロム膜３５との間に形成されるクロム（金属）シリサイド層３６の厚さをバリア層３４が無い場合と比較して極めて薄くすることができる。
【００３２】
この結果、特に、ソース電極１２とドレイン電極１３との間に形成されたクロムシリサイド層３６、バリア層３４およびｎ型アモルファスシリコン層３３をドライエッチングにより完全に除去することができ、ひいてはソース電極１２とドレイン電極１３との間に大きなリーク電流が発生することがなく、トランジスタ特性を向上することができる。
【００３３】
また、上記製造方法では、図７に示すように、レジスト膜３７ａ〜３７ｄを用いてクロム膜３５をウェットエッチングによりパターニングし、次いで、図８に示すように、同じレジスト膜３７ａ〜３７ｄを用いてクロムシリサイド層３６、バリア層３４、ｎ型アモルファスシリコン層３３、真性アモルファスシリコン層３１をドライエッチングによりパターニングしている。この結果、上記ウェットエッチングと上記ドライエッチングとを異なるレジスト膜を用いて行なう場合と比較して、レジスト膜の形成を１回だけ少なくすることができ、その分だけ製造工程数を少なくすることができる。
【００３４】
ちなみに、上記製造方法の場合には、フォトリソグラフィ工程は、図２に示すゲート電極２等形成工程、同じく図２に示すチャネル保護膜５形成工程、図４に示すコンタクトホール２４形成工程、図６に示すレジスト膜３７ａ〜３７ｄ形成工程、図１に示す画素電極１５形成工程、同じく図１に示す開口部１７形成工程の合計６回である。
【００３５】
なお、バリア層３４の形成は、ｎ型アモルファスシリコン層３３を成膜した後でクロム膜３５を成膜する前であればいつでもよく、したがってコンタクトホール２４を形成した後であってもよい。また、バリア層３４形成のための処理は、複数回行なってもよい。
【００３６】
ところで、上記製造方法により得られた薄膜トランジスタ１４では、オーミックコンタクト層６、７とクロムシリサイド層１０、１１との間に有機物からなるバリア層８、９が介在されているが、このバリア層８、９の厚さが極めて薄いため、次に説明する実験結果から明らかなように、オン電流特性に悪影響を与えることはない。
【００３７】
次に、薄膜トランジスタのオン電流特性についての実験結果について説明する。この場合、ｎ型アモルファスシリコン層の表面状態を定量的に評価する方法として、同表面に形成されたクロムシリサイド層のシート抵抗を測定することとした。そして、まず、ガラス基板の上面にｎ型アモルファスシリコン層を膜厚２５０Å程度に成膜し、このｎ型アモルファスシリコン層の上面にバリア層を形成し、このバリア層の上面にクロム膜を膜厚１０００Å程度に成膜し、このクロム膜全体に対してウェットエッチングを４０秒行なった。
【００３８】
この場合、バリア層の形成は、３０秒のＮＨ４Ｆ処理、６０秒のＯ２プラズマ処理、１８０秒×１、２、３回のＮ３Ｏ３Ｃ処理、３０秒、６０秒、９０秒の現像液処理、３０秒、９６秒のＡｌエッチング液（ＨＣｌ＋Ｈ３ＰＯ４＋ＨＮＯ３＋水）処理、３０秒、１５０秒のＩＴＯエッチング液（ＨＣｌ＋ＨＮＯ３＋水）処理を行なった。また、バリア層を形成しないもの（処理無し）も用意した。
【００３９】
そして、ガラス基板上のクロムシリサイド層のシート抵抗を測定したところ、図９に示す結果が得られた。図９において、処理時間０におけるシート抵抗は処理無しの場合である。そして、図９から明らかなように、シート抵抗の大きさに対応するクロムシリサイド形成抑制効果は、［Ｏ２プラズマ処理（白四角で示す）］＞［Ａｌエッチング液処理（黒四角で示す）］＞［ＩＴＯエッチング液処理（白三角で示す）］＞［現像液処理（黒三角で示す）］≒［Ｎ３Ｏ３Ｃ処理（白丸で示す）］＞［処理無し］＞［ＮＨ４Ｆ処理（黒丸で示す）］の順となる。
【００４０】
ただし、Ｏ２プラズマ処理の場合には、クロム膜とｎ型アモルファスシリコン層との間のコンタクト抵抗が比較的高くなり、薄膜トランジスタのオン電流が比較的小さくなるため、好ましくない。また、Ａｌエッチング液処理およびＩＴＯエッチング液処理の場合には、薄膜トランジスタのオン電流特性は良好であるが、クロム膜とｎ型アモルファスシリコン層との間の密着性が悪くなり、ガラス基板の周辺部でクロム膜の剥がれが発生し、好ましくない。さらに、処理無しおよびＮＨ４Ｆ処理の場合には、シート抵抗が比較的小さく、クロムシリサイド形成抑制効果が比較的小さいため、形成されたクロムシリサイド層の厚さが比較的厚くなり、この比較的厚めのクロムシリサイド層のドライエッチングによる除去が困難であり、好ましくない。
【００４１】
一方、現像液処理およびＮ３Ｏ３Ｃ処理の場合には、処理無しの場合と比較して、シート抵抗が大きく、クロムシリサイド形成抑制効果が大きいため、形成されたクロムシリサイド層の厚さが極めて薄く、この極めて薄いクロムシリサイド層をドライエッチングにより容易に且つ確実に除去することができ、この結果、薄膜トランジスタのオン電流特性に悪影響を与えることがなく、また、クロム膜とｎ型アモルファスシリコン層との間の密着性も良く、好ましい。
【００４２】
（第２実施形態）
図１０はこの発明の第２実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図を示す。この場合も、図１０において、左側は薄膜トランジスタ５４等形成領域であり、その右側はデータライン６１形成領域であり、その右側は静電気対策用の短絡配線６２、６３接続領域である。ただし、薄膜トランジスタ５４は、ボトムゲート型でチャネルエッチ型である。
【００４３】
まず、薄膜トランジスタ５４等形成領域について説明する。ガラス基板４１の上面の所定の箇所にはクロムからなるゲート電極４２が設けられている。ゲート電極４２を含むガラス基板４１の上面には窒化シリコンからなるゲート絶縁膜３が設けられている。ゲート電極４２上におけるゲート絶縁膜４３の上面の所定の箇所には真性アモルファスシリコンからなる半導体薄膜４４が設けられている。半導体薄膜４４の上面ほぼ中央部には凹部４５が設けられている。
【００４４】
半導体薄膜４４の凹部４５の両側における上面にはｎ型アモルファスシリコンからなるオーミックコンタクト層４６、４７が設けられている。オーミックコンタクト層４６、４７の各上面には有機物からなる極めて薄いバリア層４８、４９、極めて薄いクロムシリサイド層５０、５１、クロムからなるソース電極５２およびドレイン電極５３が設けられている。
【００４５】
そして、ゲート電極４２、ゲート絶縁膜４３、凹部４５を有する半導体薄膜４４、オーミックコンタクト層４６、４７、バリア層４８、４９、クロムシリサイド層５０、５１、ソース電極５２およびドレイン電極５３により、ボトムゲート型でチャネルエッチ型の薄膜トランジスタ５４が構成されている。
【００４６】
ゲート絶縁膜４３の上面の所定の箇所にはＩＴＯからなる画素電極５５がソース電極５２に接続されて設けられている。画素電極５５および薄膜トランジスタ５４を含むゲート絶縁膜４３の上面には窒化シリコンからなるオーバーコート膜５６が設けられている。この場合、オーバーコート膜５６の画素電極５５の大部分に対応する領域には開口部５７が設けられている。
【００４７】
次に、データライン６１形成領域について説明する。データライン６１は、ゲート絶縁膜４３の上面の所定の箇所に設けられ、オーバーコート膜５６によって覆われている。この場合、データライン６１は、クロム膜のみによって形成され、ドレイン電極５３に接続されている。
【００４８】
次に、静電気対策用の短絡配線６２、６３接続領域について説明する。ガラス基板４１の上面の所定の箇所にはクロムからなる第１の短絡配線６２が設けられている。ゲート絶縁膜４３の上面の所定の箇所には第２の短絡配線６３が設けられ、オーバーコート膜５６によって覆われている。この場合、第２の短絡配線６３は、クロム膜のみによって形成され、ゲート絶縁膜４３の所定の箇所に設けられたコンタクトホール６４を介して第１の短絡配線６２に接続されている。
【００４９】
次に、この薄膜トランジスタパネルの製造方法について説明する。まず、図１１に示すように、ガラス基板４１の上面の各所定の個所に、スパッタ法により成膜されたクロム膜をフォトリソグラフィ法によりパターニングすることにより、ゲート電極４２を含む走査ライン（図示せず）および第１の短絡配線６２を形成する。
【００５０】
次に、ゲート電極４２等を含むガラス基板４１の上面にＣＶＤ法により窒化シリコンからなるゲート絶縁膜４３、真性アモルファスシリコン層７１およびｎ型アモルファスシリコン層７２を連続して成膜する。次に、ｎ型アモルファスシリコン層７２の上面に、現像液に３０秒〜数分曝すことにより、有機物からなる極めて薄いバリア層７３を形成する。
【００５１】
次に、ゲート電極４２上におけるバリア層７３の上面の所定の箇所にレジスト膜７４を形成する。次に、レジスト膜７４をマスクとしてバリア層７３、ｎ型アモルファスシリコン層７２および真性アモルファスシリコン層７１を連続してエッチングすると、図１２に示すように、レジスト膜７４下にバリア層７３、ｎ型アモルファスシリコン層７２および真性アモルファスシリコン層７１が島状に残存される。次に、レジスト膜７４を剥離する。
【００５２】
次に、図１３に示すように、第１の短絡配線６２の所定の部分上におけるゲート絶縁膜４３にフォトリソグラフィ法によりコンタクトホール６４を形成する。次に、図１４に示すように、コンタクトホール６４を介して露出された第１の短絡配線６２の上面およびバリア層７３の上面を含むゲート絶縁膜４３の上面にスパッタ法によりシリサイド化可能なクロム膜７５を成膜する。この場合も、バリア層７３の存在によりシリサイド反応が抑制され、クロム膜７５とバリア層７３との間に極めて薄いクロムシリサイド層７６が形成される。
【００５３】
次に、図１５に示すように、クロム膜７５の上面の各所定の箇所にレジスト膜７７ａ〜７７ｄをパターン形成する。この場合、レジスト膜７７ａはソース電極５２等を形成するためのものであり、レジスト膜７７ｂはドレイン電極５３等を形成するためのものであり、レジスト膜７７ｃはデータライン６１を形成するためのものであり、レジスト膜７７ｄは第２の短絡配線６３を形成するためのものである。
【００５４】
次に、レジスト膜７７ａ〜７７ｄをマスクとしてクロム膜７５をウェットエッチングすると、図１６に示すように、レジスト膜７７ａ下にソース電極５２が形成され、レジスト膜７７ｂ下にドレイン電極５３が形成され、レジスト膜７７ｃ下にデータライン２１が形成され、レジスト膜７７ｄ下に第２の短絡配線２３が形成される。この場合も、クロムシリサイド層７６はエッチングされず、そのまま残存される。
【００５５】
次に、同じレジスト膜７７ａ〜７７ｄをマスクとしてクロムシリサイド層７６、バリア層７３、ｎ型アモルファスシリコン層７２をドライエッチングし、続いて、真性アモルファスシリコン層７１をドライエッチングによりハーフエッチングすると、図１７に示すようになる。すなわち、レジスト膜７７ａ下のソース電極５２下にクロムシリサイド層５０、バリア層４８およびオーミックコンタクト層４６が残存される。また、レジスト膜７７ｂ下のドレイン電極５３下にクロムシリサイド層５１、バリア層４９およびオーミックコンタクト層４７が残存される。さらに、両オーミックコンタクト層４６、４７下に凹部４５を有する半導体薄膜４４が残存される。
【００５６】
この場合も、図１６を参照して説明すると、クロムシリサイド層７６はその下のバリア層７３の存在により極めて薄く形成されているため、ドライエッチング時のエッチングマスクとして機能せず、レジスト膜７７ａ、７７ｂ下以外の領域におけるクロムシリサイド層７６がドライエッチング容易に且つ確実に除去される。したがって、ソース電極５２とドレイン電極５３との間におけるクロムシリサイド層７６が完全に除去され、その下のバリア層７３およびｎ型アモルファスシリコン層７２も完全に除去される。この後、レジスト膜７７ａ〜７７ｄを剥離する。
【００５７】
次に、図１０に示すように、ゲート絶縁膜４３の上面の所定の箇所に、スパッタ法により成膜されたＩＴＯ膜をフォトリソグラフィ法によりパターニングすることにより、画素電極５５をソース電極５２に接続させて形成する。次に、薄膜トランジスタ５４等を含むゲート絶縁膜４３の上面にＣＶＤ法により窒化シリコンからなるオーバーコート膜５６を成膜する。次に、オーバーコート膜５６の画素電極５５の大部分に対応する領域にフォトリソグラフィ法により開口部５７を形成する。かくして、図１０に示す薄膜トランジスタパネルが得られる。
【００５８】
以上のように、この薄膜トランジスタパネルの製造方法では、図１４に示すように、パターン形成された真性アモルファスシリコン層（半導体薄膜）７１上にパターン形成されたｎ型アモルファスシリコン層（オーミックコンタクト層形成用層）７２上にシリサイド反応を抑制するためのバリア層７３を形成しているので、バリア層７３上にソース電極およびドレイン電極形成用のシリサイド化可能なクロム膜（金属膜）７５を成膜しても、バリア層７３とクロム膜７５との間に形成されるクロム（金属）シリサイド層７６の厚さをバリア層７３が無い場合と比較して極めて薄くすることができる。
【００５９】
この結果、ソース電極５２とドレイン電極５３との間に形成されたクロムシリサイド層７６をドライエッチングにより完全に除去することができ、ひいてはソース電極５２とドレイン電極５３との間に大きなリーク電流が発生することがなく、トランジスタ特性を向上することができる。
【００６０】
また、上記製造方法では、図１６に示すように、レジスト膜７７ａ〜７７ｄを用いてクロム膜７５をウェットエッチングによりパターニングし、次いで、図１７に示すように、同じレジスト膜７７ａ〜７７ｄを用いてクロムシリサイド層７６、バリア層７３、ｎ型アモルファスシリコン層７２をドライエッチングによりパターニングし、続いて、真性アモルファスシリコン層７１をドライエッチングによりハーフエッチングしている。この結果、上記ウェットエッチングと上記ドライエッチングとを異なるレジスト膜を用いて行なう場合と比較して、レジスト膜の形成を１回だけ少なくすることができ、その分だけ製造工程数を少なくすることができる。
【００６１】
ちなみに、上記製造方法の場合には、フォトリソグラフィ工程は、図１１に示すゲート電極４２等形成工程、同じく図１１に示すレジスト膜７４形成工程、図１３に示すコンタクトホール６４形成工程、図１５に示すレジスト膜７７ａ〜７７ｄ形成工程、図１０に示す画素電極５５形成工程、同じく図１０に示す開口部５７形成工程の合計６回である。
【００６２】
なお、バリア層７３の形成は、ｎ型アモルファスシリコン層７２を成膜した後でクロム膜７５を成膜する前であればいつでもよく、したがってレジスト膜７４を剥離した後であってもよく、またコンタクトホール６４を形成した後であってもよい。また、バリア層７３形成のための処理は、複数回行なってもよい。
【００６３】
（第３実施形態）
なお、例えば、図１に示すように、画素電極１５をオーバーコート膜１６下に形成しているが、これに限定されるものではない。例えば、図１８に示すこの発明の第３実施形態としての製造方法により製造された薄膜トランジスタパネルのように、オーバーコート膜１６の上面の所定の箇所に画素電極１５を形成するようにしてもよい。この場合、画素電極１５は、オーバーコート膜１６の所定の箇所に形成されたコンタクトホール１８を介してソース電極１２に接続されている。なお、この場合のフォトリソグラフィ工程も合計６回である。
【００６４】
（その他の実施形態）
上記各実施形態では、バリア層形成の処理として、現像液処理を行なった場合について説明したが、これに限らず、剥離液（アルカノールアミン＋水＋グライコールエーテル＋添加剤）処理、硝酸液処理、硝酸を含む混合液処理、これらの組み合わせによる処理であってもよい。また、ソース電極やドレイン電極等を形成するための金属は、クロムに限らず、シリサイド化可能な金属であればよく、他の高融点金属（Ｔｉ、Ｗ、Ｍｏ、それらの合金等）であってもよい。
【００６５】
【発明の効果】
以上説明したように、この発明によれば、半導体薄膜上に形成されたオーミックコンタクト層形成用層上にシリサイド反応を抑制するためのバリア層を形成しているので、バリア層上にソース電極およびドレイン電極形成用のシリサイド化可能な金属膜を成膜しても、バリア層と金属膜との間に形成される金属シリサイド層の膜厚をバリア層が無い場合と比較して極めて薄くすることができ、この結果、ソース電極とドレイン電極との間に形成された金属シリサイド層を容易に且つ確実に除去することができ、ひいてはトランジスタ特性を向上することができる。
【図面の簡単な説明】
【図１】この発明の第１実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図。
【図２】図１に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。
【図３】図２に続く工程の断面図。
【図４】図３に続く工程の断面図。
【図５】図４に続く工程の断面図。
【図６】図５に続く工程の断面図。
【図７】図６に続く工程の断面図。
【図８】図７に続く工程の断面図。
【図９】バリア層形成のための各処理とクロムシリサイド層のシート抵抗との関係を示す図。
【図１０】この発明の第２実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図。
【図１１】図１０に示す薄膜トランジスタパネルの製造に際し、当初の工程の断面図。
【図１２】図１１に続く工程の断面図。
【図１３】図１２に続く工程の断面図。
【図１４】図１３に続く工程の断面図。
【図１５】図１４に続く工程の断面図。
【図１６】図１５に続く工程の断面図。
【図１７】図１６に続く工程の断面図。
【図１８】この発明の第３実施形態としての製造方法により製造された薄膜トランジスタパネルの要部の断面図。
【符号の説明】
１  ガラス基板
２  ゲート電極
３  ゲート絶縁膜
４  半導体薄膜
５  チャネル保護膜
６、７  オーミックコンタクト層
８、９  バリア層
１０、１１  クロムシリサイド層
１２  ソース電極
１３  ドレイン電極
１４  薄膜トランジスタ
１５  画素電極
１６  オーバーコート膜
１７  開口部
２１  データライン
２２  第１の短絡配線
２３  第２の短絡配線
２４  コンタクトホール
３１  真性アモルファスシリコン層
３２  窒化シリコン層
３３  ｎ型アモルファスシリコン層
３４  バリア層
３５  クロム膜
３６  クロムシリサイド層
３７ａ〜３７ｄ  レジスト膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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