(57)【要約】【課題】動作速度の異なる複数のデバイスを適正な動作速度及び低消費電力で少ないノイズで駆動可能な出力バッファー回路を提供する。【解決手段】メインデバイス１０のアドレスデータバス３０にいくつかの周辺デバイス（デバイス２１〜デバイス２３）がパラレルに接続された状態において、各周辺デバイス（デバイス２１〜デバイス２３）がそれぞれ異なった動作スピードで動作している場合、各周辺デバイスの動作スピードに合わせてメインデバイス１０の自らの制御によってメインデバイス１０の出力バッファー回路の動作速度、低消費電力、ノイズの発生等の駆動能力を任意に切り替え制御することを可能とする。【選択図】        図１
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【特許請求の範囲】
【請求項１】
複数のデバイスをバスを介して駆動するＭＯＳトランジスタで構成した出力バッファー回路であって、
前記複数のデバイスは、少なくとも１つのデバイスが他のデバイスと動作速度が異なり、それぞれのデバイスの駆動時に当該デバイスの動作速度に合わせるように前記ＭＯＳトランジスタのしきい値電圧を制御することを特徴とする出力バッファー回路。
【請求項２】
前記ＭＯＳトランジスタのバックゲートバイアス電圧をデバイスの動作速度に応じて電気的に切り替えることを特徴とする請求項１記載の出力バッファー回路。
【請求項３】
並列接続した複数のバッファーで構成され、前記バッファーを駆動するデバイスの動作速度に応じて切り替えることを特徴とする請求項１記載の出力バッファー回路。
【請求項４】
前記複数のバッファーは、少なくとも１つのバッファーを構成するＭＯＳトランジスタのしきい値電圧が他のバッファーを構成するＭＯＳトランジスタのしきい値電圧と異なることを特徴とする請求項３記載の出力バッファー回路。
【請求項５】
前記複数のデバイスはそれぞれＭＯＳトランジスタで構成され、駆動されるデバイスと駆動するバッファーとは略同一のバックゲートバイアス電圧が印加されることを特徴とする請求項３又は４記載の出力バッファー回路。
【請求項６】
駆動状態にないバッファーは、ＭＯＳトランジスタの電流路を遮断することにより、リーク電流による電力消費を抑制したことを特徴とする請求項３、４又は５記載の出力バッファー回路。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は出力バッファー回路に関し、特に、バス接続された周辺デバイスにデータを出力するメインデバイスの出力バッファー回路に関する。
【０００２】
【従来の技術】
従来、メインデバイスからアドレスデータバスを介して複数の周辺デバイスにアドレスデータ等を出力する回路として、前記メインデバイスにアドレスデータバス回路が使用され、該アドレスデータバス回路には前記アドレスデータバスを駆動する出力バッファー回路を有する。
図６は、従来のメインデバイスと周辺デバイスの接続構成を示す図である。メインデバイス１０ａに複数の周辺デバイス２０ａ（デバイス２１ａ〜デバイス２３ａ）がアドレスデータバス３０ａを介してパラレルに接続した構成でなる。メインデバイス１０ａには、アドレスデータバス３０ａとの接続に前記出力バッファー回路を有するアドレスデータバス回路１０１ａを備える。
【０００３】
図７は従来のアドレスデータバス回路のブロック構成を示す図であり、図８はアドレスバス回路の主に出力バッファー回路を構成する基本回路としてのＭＯＳトランジスタ回路を示す図である。図７に示すようにアドレスデータバス回路は、アドレスデータバスに対しデータ信号を出入力するそれぞれ単一の出力バッファー回路を備える。
【０００４】
メインデバイス１０ａに複数の周辺デバイス２１ａ〜２３ａをパラレルに接続した構成によりデータ信号を送受信する場合、メインデバイス１０ａと複数の周辺デバイス２１ａ〜２３ａの動作速度（動作スピード）が互いに一致する場合は問題がないが、複数の周辺デバイス２１ａ〜２３ａの動作速度が互いに異なる場合は、メインデバイス１０ａは各周辺デバイス２１ａ〜２３ａとの動作速度の動作保証を行う必要がある。
例えば、周辺デバイス２１ａ及び周辺デバイス２２ａが、動作スピード１ＭＨｚで動作し、周辺デバイス２３ａが動作速度１００ＭＨｚで動作する場合、メインデバイスのアドレスデータバス回路の動作速度は、周辺デバイス２３ａの動作速度に合わせて１００ＭＨｚで動作するように動作保証を行う必要がある。
【０００５】
ところで、図８に示すＭＯＳトランジスタ回路では、そのしきい値電圧（Ｖｔｐ、Ｖｔｎ）を変えることで動作速度の調整が可能である。また、このことは、ＭＯＳトランジスタ回路は後段のゲート電極の容量の充放電速度に影響を与えるドレイン電流Ｉｄが以下の式（１）で表わされるように、しきい値電圧により変化することからも云えることである。
【０００６】
Ｉｄ＝（Ｗ／Ｌ）・μｎ・Ｃｏｘ｛（Ｖｇ−Ｖｔ）Ｖｄ−０．５Ｖｄ・Ｖｄ｝………式（１）
Ｖｄ≧Ｖｇ−Ｖｔの場合
Ｉｄ＝０．５（Ｗ／Ｌ）・μｎ・Ｃｏｘ・（Ｖｇ−Ｖｔ）（Ｖｇ−Ｖｔ）
Ｗ：ＭＯＳトランジスタのゲート幅、Ｌ：ＭＯＳトランジスタのゲート長、μｎ：電子の移動度、Ｃｏｘ：単位面積当たりのゲート酸化膜静電容量、Ｖｄ：ドレイン電圧、Ｖｇ：ゲート電圧、Ｖｔ：しきい値電圧
【０００７】
また、ＭＯＳトランジスタ回路は基板バイアス電圧を変えることにより、そのしきい値電圧（Ｖｔｐ、Ｖｔｎ）が変えられることも知られており（特許文献１、２参照）、特に、特許文献１には、ＭＯＳ集積回路内のトランジスタのウェル電位（又は基板電位）を単一の電位制御回路で調整可能として回路の動作速度、消費電力の調整を可能とした半導体集積回路が記載されている。また、特許文献２には、供給されるクロック信号に同期動作するＣＭＯＳ集積回路において、前記クロック周波数に応じて基板バイアス電圧を変化させＭＯＳトランジスタのしきい値を変化させる際、クロック信号周波数が遅い状態から早い状態に変化させるとき、クロック周波数の変化をしきい値電圧の変化より遅らせることにより回路の誤動作を防止することが記載されている。なお、特許文献２には図２５〜図２９に関連して、第１の論理回路（ＣＰＵ１６６）と第２の論理回路（メモリ２１１、２１６及び離散コサイン変換モジュール２１３）の基板バイアス制御信号をそれぞれ制御することが記載されている。
【０００８】
【特許文献１】
特開平９−２９３７８９号公報
【特許文献２】
ＷＯ９９／１０７９６号公報
【０００９】
【発明が解決しようとする課題】
従来のメインデバイスから複数の周辺デバイスにアドレスデータ等を出力するようなアドレスデータバス回路等においては、メインデバイスのアドレスデータバスにいくつかの周辺デバイス２１ａ〜２３ａがパラレルに接続される構成がとられるため、メインデバイスのアドレスデータバス回路１０１ａ、特に出力バッファー回路の動作速度は、複数の周辺デバイス２０ａの一番速い周辺デバイスに合わせて決定する必要がある。
【００１０】
このため、従来の出力バッファー回路では、低いしきい値電圧での動作が必要になり動作速度が遅い出力バッファー回路に比べて、スタンバイ時のリーク電流が大きくなり、貫通電流等によるノイズが発生する等の問題があった。
【００１１】
また、電池を電源とする携帯機器装置では、電池での使用時間を長くする必要性から、早いスピードで動作する周辺デバイスは、なるべく動作している状態を少なくなる様にすることも考えられる。しかし、早いスピードの周辺デバイスの動作時間を他の複数の周辺デバイスの動作時間に比べて僅かに設定する場合は、特にアドレスデータバス回路のスタンバイ時におけるリーク電流の影響が大きな問題となってくる。
【００１２】
以上のように、動作速度の異なる複数の周辺デバイスをバスを介してメインデバイスから駆動する場合、動作速度の保証と低消費電流及びノイズの発生等の問題を解決する必要がある。特許文献２にはバス接続された２つの論理回路の基板バイアス制御信号を制御することが記載されているが、この制御は２つの論理回路のそれぞれが処理量に応じて基板バイアス電圧を切り替えるものであり、また、それぞれの切り替えタイミングはそのクロック周波数の切り替えタイミングとの関係を前述のように制御するものであるから、２つの論理回路の基板バイアス電圧の切り替えはそれぞれ独立に行うものに過ぎず、動作速度の異なる複数の周辺デバイスをメインデバイスから駆動する場合の前述の問題点については全く認識されていない。
【００１３】
（目的）
本発明の目的は、動作速度の異なる複数のデバイスを適正な動作速度及び低消費電力で少ないノイズで駆動可能な出力バッファー回路を提供することにある。
【００１４】
【課題を解決するための手段】
本発明の出力バッファー回路は、複数のデバイスをバスを介して駆動するＭＯＳトランジスタで構成した出力バッファー回路であって、前記複数のデバイスは、少なくとも１つのデバイスが他のデバイスと動作速度が異なり、それぞれのデバイスの駆動時に当該デバイスの動作速度に合わせるようにＭＯＳトランジスタのしきい値電圧を制御することを特徴とし、ＭＯＳトランジスタのバックゲートバイアス電圧をデバイスの動作速度に応じて電気的に切り替えることを特徴とする。
【００１５】
本発明の出力バッファー回路は、複数のデバイスをバスを介して駆動するＭＯＳトランジスタで構成した出力バッファー回路であって、前記複数のデバイスは、少なくとも１つのデバイスが他のデバイスと動作速度が異なり、それぞれのデバイスの駆動時に当該デバイスの動作速度に合わせるようにＭＯＳトランジスタのしきい値電圧を制御することを特徴とし、並列接続した複数のバッファーで構成され、前記バッファーを駆動するデバイスの動作速度に応じて切り替えることを特徴とする。更に、前記複数のバッファーは、少なくとも１つのバッファーを構成するＭＯＳトランジスタのしきい値電圧が他のバッファーを構成するＭＯＳトランジスタのしきい値電圧と異なることを特徴とし、前記複数のデバイスはそれぞれＭＯＳトランジスタで構成され、駆動されるデバイスと駆動するバッファーとは略同一のバックゲートバイアス電圧が印加されることを特徴とする。また、駆動状態にないバッファーは、ＭＯＳトランジスタの電流路を遮断することにより、リーク電流による電力消費を抑制したことを特徴とする。更に、それぞれのしきい値の異なるＭＯＳトランジスタを使用するバッファーを数種類用意し、駆動するデバイスの各スピード対応してそれぞれを切り替えて使用することを特徴とし、前記バッファーの個数は、複数の周辺デバイスの動作速度の数に等しいことを特徴とする。
【００１６】
【発明の実施の形態】
本発明の出力バッファー回路の一実施の形態としてアドレスデータ回路を例として以下説明する。
（構成の説明）
図１は、出力バッファー回路の適用対象としてのアドレスデータ回路の構成を示す図である。本例はＭＯＳ型電界効果トランジスタ（ＭＯＳトランジスタという）で構成されたそれぞれメインデバイス及び複数の周辺デバイスの間でアドレスデータバスを介して信号の送受信を行う構成に係るものである。アドレスデータバス３０と、前記アドレスデータバス３０に接続されたメインデバイス１０及び複数の周辺デバイス２０としての周辺デバイス２１、周辺デバイス２２、周辺デバイス２３とからなり、メインデバイス１０と周辺デバイス２１〜２３の間には制御線が接続され、メインデバイス１０には、それぞれアドレスデータバスとの接続部に出力バッファー回路を有するアドレスデータバス回路１０１を備え、該アドレスデータバス回路１０１によりアドレスデータバス３０を介してデータを送受する。
【００１７】
また、各周辺デバイスは異なる動作速度（動作スピード）で動作し、図１においては、周辺デバイス２１は１ＭＨｚのクロック周波数で動作し、同様に周辺デバイス２２は１０ＭＨｚのクロック周波数で動作し、周辺デバイス２３は１００ＭＨｚのクロック周波数で動作する。つまり、周辺デバイス２１はメインデバイス１０とのデータのやり取りを１ＭＨｚのスピードで行う状態を、周辺デバイス２２はメインデバイス１０とのデータのやり取りを１０ＭＨｚのスピードで行う状態を、周辺デバイス２３はメインデバイス１０とのデータのやり取りを１００ＭＨｚのスピードで行う状態を表している。
【００１８】
また、メインデバイス１０から制御線に出力される信号ＥＮ１は周辺デバイス２１を有効にし、信号ＥＮ２は周辺デバイス２２を有効にし、信号ＥＮ３は周辺デバイス２３を有効にするための制御信号であり、メインデバイス１０から各周辺デバイス２１、２２、２３に供給される。つまり、メインデバイス１０は、信号ＥＮ１、ＥＮ２、ＥＮ３を出力することにより、アドレスデータバス回路１０１からデータ信号を出力するとき、メインデバイス１０がデータを送信する周辺デバイスとの間の制御線のみを択一的にアクティブにすることで当該周辺デバイスのみとの接続をオン制御し、他のデバイスと接続しないオフ制御する。
【００１９】
図２は、メインデバイス１０の入出力部に設けられたアドレスデータバス回路の構成を示す図である。アドレスデータバス回路１０１は、本発明の一実施の形態の出力バッファー回路を構成するところの、入力側及び出力側がそれぞれ共通接続されたＭＯＳトランジスタで構成した複数のバッファー（バッファー１、バッファー２、バッファー３）を備える。更に各バッファー１〜３には、それぞれの動作のオン／オフ制御を行う制御端子ｃｏｎｔ１−ｏｕｔ、ｃｏｎｔ２−ｏｕｔ、ｃｏｎｔ３−ｏｕｔと、バッファー１〜３を構成するＭＯＳトランジスタのしきい値を決定するバックゲート端子のバイアス電圧（バックゲートバイアス電圧）を印加する制御端子ｃｏｎｔ１−Ｖｔ、ｃｏｎｔ２−Ｖｔ、ｃｏｎｔ３−Ｖｔとを備える。なお、アドレスデータバス回路には１個のバッファーでなり入力側が出力バッファー回路の出力側と接続されたＭＯＳトランジスタで構成した入力バッファー回路を備える。
【００２０】
以上のように本実施の形態は、メインデバイス１０が接続されたアドレスデータバス３０にいくつかの周辺デバイス２１〜２３がパラレルに接続された構成でなり、各周辺デバイスがそれぞれ異なった動作速度で動作し、メインデバイス１０は、制御線に信号ＥＮ１〜ＥＮ３を出力し、アドレスデータバス回路の出力バッファー回路の何れかのバッファー１〜３を有効にするとともに、各周辺デバイス２１〜２３の何れかを有効にし、更にバッファー１〜３の制御端子ｃｏｎｔ１−Ｖｔ〜ｃｏｎｔ３−Ｖｔには、バイアス電圧が周辺デバイス２１〜２３の何れかの動作速度にそれぞれ合わせるように印加され、信号ＥＮ１〜ＥＮ３により同じ動作速度のバッファー１〜３と周辺デバイス２１〜２３とを接続する。このようにして、メインデバイス１０が自らの制御によって出力バッファー回路の動作速度を切り替える制御を可能とする。
【００２１】
（動作の説明）
本発明の実施の形態の動作として、図２に示すアドレスデータバス回路をの動作により以下説明する。
【００２２】
図３は、出力バッファー回路を構成する基本回路として、ＣＭＯＳ型電界効果トランジスタ（ＣＭＯＳトランジスタという）を用いたインバーター回路を示す図である。最初にこのインバーター回路の動作特性について説明する。
同図において、ＶｔｎはＮチャネル（Ｎｃｈ）型ＭＯＳトランジスタのしきい値電圧を意味し、ＶｔｐはＰｃｈ型ＭＯＳトランジスタのしきい値電圧を意味している。またＶＢｎはＮチャネル（Ｎｃｈ）型ＭＯＳトランジスタのバックゲート端子であり、このＶＢｎ端子とＮｃｈ型ＭＯＳトランジスタのソース端子との間のＰＮ接合に逆バイアスとなる電圧（バックゲートバイアス電圧）を印加すると、Ｎｃｈ型ＭＯＳトランジスタのしきい値電圧Ｖｔｎは、印加される電圧の大きさに応じて正の方向にシフトする。また、ＶＢｐはＰｃｈ型ＭＯＳトランジスタのバックゲート端子であり、このＶＢｐ端子とＰｃｈ型ＭＯＳトランジスタのソース端子との間のＰＮ接合に逆バイアスとなるバックゲートバイアス電圧を印加すると、Ｐｃｈ型ＭＯＳトランジスタのしきい値電圧Ｖｔｐは、印加される電圧の大きさに応じて負の方向にシフトする。
【００２３】
つまり、Ｎｃｈ，Ｐｃｈ型の各ＭＯＳトランジスタのバックゲート端子ＶＢｎ、ＶＢｐに、任意の電圧を印加する事により、Ｎｃｈ、Ｐｃｈ型の各ＭＯＳトランジスタのしきい値電圧Ｖｔｎ、Ｖｔｐが制御可能となる。そして、印加する逆バイアスによるしきい値電圧の変化に応じてＭＯＳトランジスタのＯＦＦ時のリーク電流が変化する。例えば、Ｎｃｈ型ＭＯＳトランジスタの場合、ＶＢｎの電位を通常の動作状態よりマイナス側に低くすると、Ｖｔｎは高い方にシフトしその結果、Ｎｃｈ型ＭＯＳトランジスタのＯＦＦ時のリーク電流を小さくする事が可能となる。同様にＰｃｈ型ＭＯＳトランジスタの場合は、ＶＢｐの電位を通常の動作状態よりプラス側に高くすると、Ｖｔｐは低い方に（絶対値的には大きい値の方向）シフトしその結果、Ｐｃｈ型ＭＯＳトランジスタのＯＦＦ時のリーク電流も小さくする事が可能となる。
【００２４】
次に、図２に示すアドレスデータバス回路の動作について説明する。バッファー１に入力されるｃｏｎｔ１−ｏｕｔ信号は、バッファー１を動作状態にする信号であり周辺デバイス２１の端子ＥＮ１に接続され、またｃｏｎｔ１−Ｖｔ信号は、バッファー１のＮｃｈ型ＭＯＳトランジスタとＰｃｈ型ＭＯＳトランジスタのバックゲート端子を制御する信号（バックゲートバイアス電圧）である。同様にバッファー２に入力されるｃｏｎｔ２−ｏｕｔ信号は、バッファー２を動作状態にする信号であり周辺デバイス２２の端子ＥＮ２に接続され、ｃｏｎｔ２−Ｖｔ信号は、バッファー２のＮｃｈ型ＭＯＳトランジスタとＰｃｈ型ＭＯＳトランジスタのバックゲート端子を制御する信号（バックゲートバイアス電圧）であり、さらにバッファー３に入力されるｃｏｎｔ３−ｏｕｔ信号は、バッファー３を動作状態にする信号であり周辺デバイス２３の端子ＥＮ３に接続され、ｃｏｎｔ３−Ｖｔ信号は、バッファー３のＮｃｈ型ＭＯＳトランジスタとＰｃｈ型ＭＯＳトランジスタのバックゲート端子を制御する信号（バックゲートバイアス電圧）である。
【００２５】
バッファー１〜３の動作速度、消費電力、ノイズ抑制等を含む駆動能力は、Ｎｃｈ、Ｐｃｈの各ＭＯＳトランジスタのしきい値電圧を変える事で決定されるから、バッファー１の駆動能力（Ｎｃｈ、Ｐｃｈの各ＭＯＳトランジスタのしきい値電圧）は周辺デバイス２１の動作スピード１ＭＨｚに合わせて決定され、バッファー２の駆動能力（Ｎｃｈ、Ｐｃｈの各ＭＯＳトランジスタのしきい値電圧）は周辺デバイス２２の動作スピード１０ＭＨｚに合わせて決定され、バッファー３の駆動能力（Ｎｃｈ、Ｐｃｈの各ＭＯＳトランジスタのしきい値電圧）は周辺デバイス２３の動作スピード１００ＭＨｚに合わせて決定されている。そして、周辺デバイス２１が動作する場合は、バッファー１のみが動作する様にＥＮ１信号によりｃｏｎｔ１−ｏｕｔを制御し、さらに周辺デバイス２１が停止状態の時は、ＥＮ１信号によりバッファー１をＯＦＦ状態にすると同時に、ｃｏｎｔ１−Ｖｔ信号によりバッファー１のＮｃｈ型ＭＯＳトランジスタとＰｃｈ型ＭＯＳトランジスタのしきい値電圧が高くなるようにバックゲートを制御し、トランジスタのＯＦＦ時のリーク電流が少なくなるようにしている。
【００２６】
同様に周辺デバイス２２が動作する場合は、バッファー２のみが動作する様にＥＮ２信号によりｃｏｎｔ２−ｏｕｔが制御され、さらに周辺デバイス２２が停止状態の時は、ＥＮ２信号によりバッファー２をＯＦＦ状態にすると同時に、ｃｏｎｔ２−Ｖｔ信号によりバッファー２のＮｃｈ型ＭＯＳトランジスタとＰｃｈ型ＭＯＳトランジスタのしきい値電圧が高くなるようバックゲートバイアス電圧が制御され、周辺デバイス２３の場合についてもＥＮ３信号とｃｏｎｔ３−Ｖｔ信号を制御することにより、ともにトランジスタのＯＦＦ時のリーク電流が少なくなるように制御される。
【００２７】
以上のようにして、本実施の形態では、メインデバイスは、駆動する周辺デバイスの動作速度に応じて、略同一のバックゲートバイアス電圧が印加されたバッファーを選択してデータ信号を当該バッファーから出力し、他のバッファーは停止状態に制御される。
【００２８】
（他の実施の形態）
次に、本発明の出力バッファー回路をより具体的に構成した実施の形態を説明する。
図４は、出力バッファー回路を構成するバッファーの具体的な構成を示す回路図である。本例は図３に示すＣＭＯＳインバーターで構成されたバッファーの１つを示しており、複数個を使用することにより本実施の形態の具体的な出力バファー回路が構成される。
【００２９】
ドレイン同士が共通接続されて出力端子ｏｕｔを構成し、ソース電極がそれぞれ電源電位と基準電位に接続されたＮｃｈ型ＭＯＳトランジスタＱ１７とＰｃｈ型ＭＯＳトランジスタＱ２８でなる出力段回路と、該出力段回路のゲート電極を駆動するＣＭＯＳトランジスタ回路Ｑ１１〜Ｑ１６、Ｑ１８〜Ｑ２８でなり、基本構成としてゲート電極が共通接続されそれぞれＰｃｈ型及びＮｃｈ型のＭＯＳトランジスタＱ１１とＱ１２、Ｑ１３とＱ１４、Ｑ１５とＱ１６、Ｑ１８とＱ１９、Ｑ２２とＱ２４からなるインバーター回路を有し、更に各インバーター回路の動作をオン／オフするＭＯＳトランジスタＱ２０、Ｑ２１、Ｑ２４、Ｑ２５を備える。
【００３０】
入力端子ｉｎの入力信号は、３段のＣＭＯＳインバーターＱ１１とＱ１２、Ｑ１３とＱ１４、Ｑ１５とＱ１６を介して入力信号と逆相でＰｃｈ型ＭＯＳトランジスタＱ１７のゲート電極を制御し、ＭＯＳトランジスタＱ１７は入力信号に同期して同相でオン、オフ動作を行う。また、入力信号ｉｎは、３段のＣＭＯＳインバーターＱ１１とＱ１２、Ｑ２２とＱ２３、Ｑ２６とＱ２７を介して同相でＮｈｃ型ＭＯＳトランジスタＱ２８のゲート電極を制御し、ＭＯＳトランジスタＱ２８は入力信号に同期して逆相でオン、オフ動作を行う。つまり、ＣＭＯＳトランジスタＱ１７、Ｑ２８は互いに逆相でオン、オフ動作し、アドレスデータバス等に接続される出力端子ｏｕｔを駆動する。
【００３１】
また、制御端子ｃｏｎｔ−ｏｕｔの制御信号はＣＭＯＳインバーターＱ２２とＱ２３の電流通路と出力端子の電位をオンオフ制御し、また、ＣＭＯＳインバーターＱ１８とＱ１９を介してＣＭＯＳインバーターＱ１３とＱ１４の電流通路と出力端子をオンオフ制御する。そして制御信号がハイレベルの場合にはＣＭＯＳインバーターＱ２２とＱ２３、Ｑ１３とＱ１４を正常に動作させるが、制御信号がローレベルの場合には、電流通路を遮断してＣＭＯＳインバーターＱ２２とＱ２３、Ｑ１３とＱ１４の動作を停止させるとともに、それぞれの出力のレベルをローレベルとハイレベルとし、出力段のトランジスタＱ１７とＱ２８をオフ状態として動作を停止させる。以上によりバッファーのオンオフ動作を制御端子ｃｏｎｔ−ｏｕｔから制御可能とする。
【００３２】
更にしきい値を制御する入力端子ｃｏｎｔ−Ｖｔのバイアス信号はＰｃｈ及びＮｃｈ型ＭＯＳトランジスタのそれぞれのバックゲートバイアス電圧ＶＢｐ、ＶＢｎに変換されてそれぞれ供給される。前記バイアス信号を制御することにより、しきい値を可変し、バッファーの動作速度及びリーク特性を制御する。
【００３３】
本実施の形態では、制御端子ｃｏｎｔ−ｏｕｔの制御により各ＣＭＯＳインバーターは電源電位から基準電位に至る電流通路をオンオフ制御することにより、バッファーが駆動状態でない場合のリーク電流を抑制することにより消費電力を削減することが可能である。
【００３４】
以上の実施の形態では、周辺デバイスの個数と出力バッファー回路を構成するバッファーの個数が同一の構成を示したが、本発明はメインデバイス側の動作速度を周辺デバイス側の動作速度を合わせるように制御するものであり、メインデバイスのバッファーは同一の動作速度の複数の周辺デバイスに利用可能であるから、出力バッファー回路のバッファーの個数は複数の周辺デバイスの異なる動作速度の数と同じでもよいことは明らかである。
【００３５】
また、以上の実施の形態では、出力バッファー回路に複数のバッファーを並列に用意し、駆動する周辺デバイスに応じて、バッファーを選択してデータを出力するように構成したが、第２の実施の形態として、単一のバッファーの使用により同様に周辺デバイスの駆動を可能とすることができる。
図５は、かかる他の実施の形態を示す図である。本例では制御端子ｃｏｎｔ−ｏｕｔ、ｃｏｎｔ−Ｖｔを有する単一のバッファーで構成された出力バッファー回路と入力バッファー回路とから構成される。メインデバイスから接続する周辺デバイスに応じて、単一のバッファーの制御端子ｃｏｎｔ−Ｖｔに印加する信号のレベルを制御することにより、Ｎｃｈ型ＭＯＳトランジスタとＰｃｈ型ＭＯＳトランジスタのしきい値電圧を切り替えることにより、きめ細かく制御することを可能としたものである。
【００３６】
更に、本発明は周辺デバイスからメインデバイスや他の周辺デバイス等を駆動する場合や他のデバイス間の駆動の場合にも適用可能であること、駆動されるデバイスもＣＭＯＳトランジスタ回路で構成されること、集積回路構成として好適であることは本発明の以上の原理及び動作から明らかである。
【００３７】
【発明の効果】
本発明の出力バッファー回路によれば、出力バッファー回路に２つ以上の周辺デバイスがパラレルに接続された状態において、各周辺デバイスがそれぞれ異なった動作スピードで動作している場合、各周辺デバイスの動作スピードに合わせて出力バッファー回路側の制御によってバッファーの動作速度、消費電力、ノイズ抑制等の駆動能力を任意に切り替え制御するように構成したことことにより、メインデバイスと各周辺デバイスとのデータのやり取り時に発生するバスノイズと消費電流、並びにスタンバイ時のリーク電流を低減することが可能となる。
【００３８】
また、単一のバッファーを使用する出力バッファー回路とする場合においても、接続される周辺デバイスに応じて出力バッファー回路側の制御によってバッファーの動作速度、消費電力、ノイズ抑制等の駆動能力を任意に切り替え制御することにより同様にバスノイズと消費電流、並びにスタンバイ時のリーク電流を低減することが可能となる。
【図面の簡単な説明】
【図１】出力バッファー回路の適用対象としてのアドレスデータ回路の構成を示す図である。
【図２】メインデバイスの入出力部に設けられたアドレスデータバス回路の構成を示す図である。
【図３】出力バッファー回路を構成する基本回路として、ＣＭＯＳ型電界効果トランジスタを用いたインバーター回路を示す図である。
【図４】出力バッファー回路を構成するバッファーの具体的な構成を示す回路図である。
【図５】他の実施の形態を示す図である。
【図６】従来のメインデバイスと周辺デバイスの接続構成を示す図である。
【図７】従来のアドレスデータバス回路のブロック構成を示す図である。
【図８】出力バッファー回路を構成する基本回路としてのＭＯＳトランジスタ回路を示す図である。
【符号の説明】
１、２、３  バッファー
１０、１０ａ  メインデバイス
２１〜２３、２１ａ〜２３ａ  周辺デバイス
３０、３０ａ  アドレスデータバス
１０１、１０１ａ  アドレスデータバス回路
【図１】
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【図２】
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【図３】
2005004640.tif 000005
【図４】
2005004640.tif 000006
【図５】
2005004640.tif 000007
【図６】
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【図７】
2005004640.tif 000009
【図８】
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