(57)【要約】【課題】素子の形成に伴って、寄生素子が形成される半導体装置に関し、寄生素子による誤動作を防止できる半導体装置を提供することを目的とする。【解決手段】  本発明は、複数の素子が搭載される半導体装置（１００）において、複数の素子（Ｍp1、Ｍp2、Ｍn1、Ｍn2）のうち誤動作のトリガとなる素子（Ｍp1、Ｍn1）を他の素子（Ｍp2、Ｍn2）から分離する分離手段（１１１、１１２）を有することを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
複数の素子が搭載される半導体装置において、
前記複数の素子のうち誤動作のトリガとなる素子を他の素子から分離する分離手段を有することを特徴とする半導体装置。
【請求項２】
前記分離手段は、誤動作のトリガとなる素子の周囲に設けられ、誤動作のトリガとなる素子とともに寄生素子を形成し、該寄生素子を通して誤動作のトリガとなる信号を電源に逃がすように構成された拡散領域を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記誤動作のトリガとなる素子は、ｐチャネルＭＯＳトランジスタから構成され、
前記拡散領域は、ｐ形となるように構成され、基板電位にバイアスされたことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記誤動作のトリガとなる素子は、ｎチャネルＭＯＳトランジスタから構成され、
前記拡散領域は、ｎ形となるように構成され、電源電位にバイアスされたことを特徴とする請求項２又は３記載の半導体装置。
【請求項５】
前記誤動作のトリガとなる素子は、入出力パッドに接続された素子であることを特徴とする請求項１乃至４のいずれか一項記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に係り、特に、素子の形成に伴って、寄生素子が形成される半導体装置に関する。
【背景技術】
【０００２】
ＣＭＯＳプロセスによって形成される半導体装置では、素子を構成する拡散領域の極性によりトランジスタやダイオードなどの寄生素子が発生する。これらの寄生素子は通常の動作状態では、その動作が抑制されており、半導体装置の動作に悪影響を与えることはない。しかし、拡散領域の電位が所定の電位を越えた場合などに、寄生素子が動作して、半導体装置の動作を妨げるなどの現象が発生することが知られている。
【０００３】
図４は従来の半導体装置の一例の構成図を示す。図４（Ａ）は断面図、図４（Ｂ）は平面図を示す。
【０００４】
半導体装置１は、ｐ形半導体基板１１上にＣＭＯＳプロセスによって多数のＭＯＳトランジスタを搭載した構成とされている。図４は、半導体装置１の一部分であり、入出力端子部分を示しており、ＭＯＳトランジスタＭp1、Ｍp2、Ｍn1、Ｍn2が互いに近接して搭載されている。
【０００５】
ＭＯＳトランジスタＭp1は、ｐ形半導体基板１１上に形成されたｎ形のウェル領域２１上に形成されている。ＭＯＳトランジスタＭp1は、ｎ形ウェル領域２１上に形成された高濃度ｎ形拡散領域２２、高濃度ｐ形拡散領域２３、２４、絶縁層２５、ゲート電極２６から構成されており、ｐチャネルＭＯＳ型電界効果トランジスタを構成している。
【０００６】
高濃度ｎ形拡散領域２２には、電源電圧ＶDDが印加され、ｎ形ウェル領域２１を電源電圧ＶDDにバイアスしている。高濃度ｐ形拡散領域２３、２４は、ソース及びドレインとして作用する。絶縁層２５、ゲート電極２６は、高濃度ｐ形拡散領域２３と高濃度ｐ形拡散領域２４との間の上部に積層される。ｎ形のウェル領域２１の高濃度ｐ形拡散領域２３と高濃度ｐ形拡散領域２４との間の領域がｐチャネルとして作用する。
【０００７】
なお、ＭＯＳトランジスタＭp1は、高濃度ｐ形拡散領域２４が半導体装置１の入出力端子に接続される入出力パッドＰ1に接続されており、半導体装置１の入出力トランジスタとして作用する。
【０００８】
ＭＯＳトランジスタＭp2は、ｐ形半導体基板１１上に形成されたｎ形のウェル領域３１上に形成されている。ＭＯＳトランジスタＭp2は、ｎ形ウェル領域３１上に形成された高濃度ｎ形拡散領域３２、高濃度ｐ形拡散領域３３、３４、絶縁層３５、ゲート電極３６から構成されており、ｐチャネルＭＯＳ型電界効果トランジスタを構成している。
【０００９】
高濃度ｎ形拡散領域３２には、電源電圧ＶDDが印加され、ｎ形ウェル領域３１を電源電圧ＶDDにバイアスしている。高濃度ｐ形拡散領域３３、３４は、ソース及びドレインとして作用する。絶縁層３５、ゲート電極３６は、高濃度ｐ形拡散領域３３と高濃度ｐ形拡散領域３４との間の上部に積層される。ｎ形のウェル領域３１の高濃度ｐ形拡散領域３３と高濃度ｐ形拡散領域３４との間の領域がｐチャネルとして作用する。
【００１０】
なお、ＭＯＳトランジスタＭp2は、高濃度ｐ形拡散領域３３、３４が半導体装置１に搭載された他のＭＯＳトランジスタに接続されている。
【００１１】
ＭＯＳトランジスタＭn1は、ｐ形半導体基板１１上に直接形成されている。ＭＯＳトランジスタＭn1は、高濃度ｐ形拡散領域４２、高濃度ｎ形拡散領域４３、４４、絶縁層４５、ゲート電極４６から構成されており、ｎチャネルＭＯＳ型電界効果トランジスタを構成している。
【００１２】
高濃度ｐ形拡散領域４２には、基板電圧となる基底電圧ＶSSが印加される。例えば、接地された状態とされる。高濃度ｎ形拡散領域４３、４４は、ソース及びドレインとして作用する。絶縁層４５、ゲート電極４６は、高濃度ｎ形拡散領域４３と高濃度ｎ形拡散領域４４との間の上部に積層される。半導体基板１１の高濃度ｎ形拡散領域４３と高濃度ｎ形拡散領域４４との間の領域がｎチャネルとして作用する。
【００１３】
なお、ＭＯＳトランジスタＭｎ1は、高濃度ｎ形拡散領域４３が半導体装置１の入出力端子に接続される入出力パッドＴ２に接続されており、半導体装置１の入出力トランジスタとして作用する。
【００１４】
ＭＯＳトランジスタＭn2は、ｐ形半導体基板１１上に直接形成されている。ＭＯＳトランジスタＭn2は、高濃度ｐ形拡散領域５２、高濃度ｎ形拡散領域５３、５４、絶縁層５５、ゲート電極５６から構成されており、ｎチャネルＭＯＳ型電界効果トランジスタを構成している。
【００１５】
高濃度ｐ形拡散領域５２には、基板電圧となる基底電圧ＶSSが印加される。例えば、接地された状態とされる。高濃度ｎ形拡散領域５３、５４は、ソース及びドレインとして作用する。絶縁層５５、ゲート電極５６は、高濃度ｎ形拡散領域５３と高濃度ｎ形拡散領域５４との間の上部に積層される。半導体基板１１の高濃度ｎ形拡散領域５３と高濃度ｎ形拡散領域５４との間の領域がｎチャネルとして作用する。
【００１６】
なお、ＭＯＳトランジスタＭn2は、高濃度ｐ形拡散領域５３、５４が半導体装置１に搭載された他のＭＯＳトランジスタに接続されている。
【００１７】
上記の構成の半導体装置１には、バイポーラトランジスタＱ１〜Ｑ４及び抵抗Ｒ１、Ｒ２から構成される寄生素子による回路が構成される。
【００１８】
図５は従来の半導体装置の一例の寄生素子による等価回路の回路構成図を示す。
【００１９】
図５において、寄生トランジスタＱ３は、入出力パッドＴ１がノイズなどにより電源電圧ＶDDより高くなると、オンする。寄生トランジスタＱ３がオンすると、トランジスタＱ１、Ｑ２が共にオンし、電源電圧ＶDDと基板電圧ＶSSとが抵抗Ｒ１、抵抗Ｒ２を介して接続された状態となり、電源電圧ＶDDから基板電圧ＶSSに抵抗Ｒ１、抵抗Ｒ２を介して電流が流れる。このとき、寄生トランジスタＱ１、Ｑ２は、入出力パッドＴ１の電圧が電源電圧ＶDD以下になり、寄生トランジスタＱ３がオフしても電源電圧ＶDDから基板電圧ＶSSに抵抗Ｒ１、抵抗Ｒ２を介して電流が流れることにより、トランジスタＱ１、Ｑ２がオン状態にラッチされ、電源電圧ＶDDから基板電圧ＶSSに抵抗Ｒ１、抵抗Ｒ２を介して電流が流れ続けることになる。
【００２０】
また、図５において、寄生トランジスタＱ４は、入出力パッドＴ２がノイズなどにより基底電圧ＶSSより低くなると、オンする。寄生トランジスタＱ４がオンすると、トランジスタＱ１、Ｑ２が共にオンし、電源電圧ＶDDと基板電圧ＶSSとが抵抗Ｒ１、抵抗Ｒ２を介して接続された状態となり、電源電圧ＶDDから基板電圧ＶSSに抵抗Ｒ１、抵抗Ｒ２を介して電流が流れる。
【００２１】
このとき、寄生トランジスタＱ１、Ｑ２は、入出力パッドＴ２の電圧が基板電圧ＶSS以上になり、寄生トランジスタＱ４がオフしても電源電圧ＶDDから基板電圧ＶSSに抵抗Ｒ１、抵抗Ｒ２を介して電流が流れることにより、トランジスタＱ１、Ｑ２がオン状態にラッチされ、電源電圧ＶDDから基板電圧ＶSSに抵抗Ｒ１、抵抗Ｒ２を介して電流が流れ続けることになる。
【００２２】
上記動作をラッチアップ現象と呼ばれている。このラッチアップ現象によりＭＯＳトランジスタＭp1、Ｍp2、Ｍn1、Ｍn2が正常に動作しなくなる。
【００２３】
ＣＭＯＳプロセスによりラッチアップ現象を防止するために、ｐウェルとｎ基板の境界線に沿って出力端子に接続し、ｎ基板の電位を電源電圧ＶDDにするためのｎバルクとｐウェルの電位を基板電位ＶSSにするためのｐバルクを形成したＣＭＯＳ集積回路が提案されている（特許文献１参照）。
【００２４】
【特許文献１】実開平７−３１４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００２５】
しかるに、従来の半導体装置１は、寄生トランジスタＱ１〜Ｑ４により図５に示すような等価回路が構成されているため、入出力パッドＴ１、Ｔ２が電源電圧ＶDD以上、あるいは、基板電圧ＶSS以下になると、ラッチアップ現象が発生し、半導体装置１に誤動作が発生するなどの課題があった。
【００２６】
また、従来の半導体装置では、対応するすべての素子に対してラッチアップ現象防止のための対策を行う必要があったため、サイズが大型化するなどの問題点があった。
【００２７】
本発明は上記の点に鑑みてなされたもので、寄生素子による誤動作を防止できる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００２８】
本発明は、複数の素子が搭載される半導体装置（１００）において、複数の素子（Ｍp1、Ｍp2、Ｍn1、Ｍn2）のうち誤動作のトリガとなる素子（Ｍp1、Ｍn1）を他の素子（Ｍp2、Ｍn2）から分離する分離手段（１１１、１１２）を有することを特徴とする。
【００２９】
分離手段（１１１、１２１、１２２）は、誤動作のトリガとなる素子（Ｍp1、Ｍn1）の周囲に設けられ、誤動作のトリガとなる素子（Ｍp1、Ｍn1）とともに寄生素子（Ｑ13、Ｑ14）を形成し、寄生素子（Ｑ13、Ｑ14）を通して誤動作のトリガとなる信号を電源に逃がすように構成された拡散領域（１１１、１２１、１２２）を有することを特徴とする。
【００３０】
誤動作のトリガとなる素子（Ｍp1）は、ｐチャネルＭＯＳトランジスタから構成され、拡散領域（１１１）はｐ形となるように構成され、基板電位（ＶSS）にバイアスされたことを特徴とする。
【００３１】
誤動作のトリガとなる素子（Ｍn1）は、ｎチャネルＭＯＳトランジスタから構成され、拡散領域（１２１、１２２）は、ｎ形となるように構成され、電源電位（ＶDD）にバイアスされたことを特徴とする。
【００３２】
誤動作のトリガとなる素子（Ｍp1、Ｍn1）は、入出力パッド（Ｔ１、Ｔ２）に接続された素子であることを特徴とする。
【００３３】
なお、上記参照符号はあくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。
【発明の効果】
【００３４】
本発明によれば、分離手段により誤動作のトリガとなる素子を他の素子と分離することにより、誤動作のトリガとなる素子に供給されたノイズ成分が他の素子に形成される寄生素子に供給されることを防止できるため、ラッチアップ現象などの誤動作を防止できるなどの特長を有する。
【発明を実施するための最良の形態】
【００３５】
図１は本発明の一実施例の全体構成図、図２は本発明の一実施例の要部の構成図を示す。同図中、図４と同一構成部分には同一符号を付し、その説明は省略する。
【００３６】
本実施例の半導体装置１００は、半導体基板１１上に少なくともＭＯＳトランジスタＭp1、Ｍｎ1、Ｍp2、Ｍn2が搭載された構成とされている。ＭＯＳトランジスタＭp1のドレイン又はソースには、半導体基板１１上に形成された入出力パッドＴ１が直接接続されている。また、ＭＯＳトランジスタＭｎ1のドレイン又はソースには、半導体基板１１上に形成された入出力パッドＴ２が直接接続されている。入出力パッドＴ１、Ｔ２は、リード１０１にワイヤ１０２を介して接続されている。また、半導体基板１１及びワイヤ１０２は、パッケージ樹脂１０３により封止されている。
【００３７】
このとき、入出力パッドＴ１、Ｔ２は、ワイヤ１０２を介して外部に露出したリード１０１に接続されており、ノイズなどが入力されやすい。したがって、入出力パッドＴ１、Ｔ２に直接接続されているＭＯＳトランジスタＭp1、Ｍｎ1には、ノイズなどが供給されやすい素子であり、内部回路の誤動作のトリガとなる素子である。本実施例では、この誤動作のトリガとなる素子となるＭＯＳトランジスタＭp1、Ｍｎ1を分離手段となる拡散領域１１１、１１２によってＭＯＳトランジスタＭp1、Ｍｎ1に近接した他のＭＯＳトランジスタＭp2、Ｍn2から分離された構成とされている。
【００３８】
拡散領域１１１は、高濃度ｐ形半導体から構成されており、半導体基板１１上に直接、ＭＯＳトランジスタＭp1を構成するｎ形ウェル領域２１の周囲を囲むように形成されている。拡散領域１１１には、基板電圧ＶSSが印加される。すなわち、拡散領域１１１は接地されている。拡散領域１１１を設けることにより、ＭＯＳトランジスタＭp1と拡散領域１１１との間に寄生のバイポーラトランジスタＱ13が形成される。以下、Ｑ13を寄生トランジスタと呼ぶ。
【００３９】
図３は本発明の一実施例の半導体装置に発生する寄生トランジスタの等価回路図を示す。同図中、図５と同一構成部分には同一符号を付し、その説明は省略する。
【００４０】
寄生トランジスタＱ13は、寄生トランジスタＱ３に並列に挿入される。このとき、寄生トランジスタＱ13は、ＭＯＳトランジスタＭp1とその周囲に近接して形成された拡散領域１１１との間に形成されるため、寄生トランジスタＱ３に比べてインピーダンスが小さく、電流が流れやすく構成されている。
【００４１】
このため、入出力パッドＴ１がノイズなどにより電源電圧ＶDD以上になり、寄生トランジスタＱ３、Ｑ13が共にオンした場合でも、寄生トランジスタＱ13は寄生トランジスタＱ３に比べて電流供給能力が大きいので、電源電圧ＶDDからの電流は、ほとんど寄生トランジスタＱ13を通って基板電位ＶSSに流れ込み、寄生トランジスタＱ３のコレクタから出力されることはない。このため、寄生トランジスタＱ１、Ｑ２がオンすることはない。よって、寄生トランジスタＱ１、Ｑ２がラッチアップすることがなくなる。
【００４２】
また、寄生トランジスタＱ13は、入出力パッドＴ１の電位が電源電圧ＶDDより小さくなると、オフして元の状態に戻る。このため、寄生トランジスタＱ１、Ｑ２がラッチアップされることを防止できる。
【００４３】
拡散領域１１２は、ｎ形ウェル領域１２１及び高濃度ｎ形拡散領域１２２から構成されている。ｎ形ウェル領域１２１は、半導体基板１１上に直接、ＭＯＳトランジスタＭn1の周囲を囲むように形成されている。高濃度ｎ形領域１２２は、ｎ形ウェル領域１２１上にＭＯＳトランジスタＭn1の周囲を囲むように形成されている。高濃度ｎ形拡散領域１２２には、電源電圧ＶDDが印加される。
【００４４】
拡散領域１１２を設けることにより、拡散領域１１２とＭＯＳトランジスタＭn1との間に寄生のバイポーラトランジスタＱ14が形成される。以下、Ｑ14を寄生トランジスタと呼ぶ。
【００４５】
寄生トランジスタＱ14は、図３に示すように寄生トランジスタＱ４に並列に挿入される。このとき、寄生トランジスタＱ14は、ＭＯＳトランジスタＭn1とその周囲に近接して形成された拡散領域１１２との間に形成されるため、寄生トランジスタＱ４に比べてインピーダンスが小さく、電流が流れやすく構成されている。
【００４６】
このため、入出力パッドＴ２がノイズなどにより基板電圧ＶSSより小さくなり、寄生トランジスタＱ４、Ｑ14が共にオンした場合でも、寄生トランジスタＱ14は寄生トランジスタＱ４に比べて電流が流れやすいので、電源電圧ＶDDからの電流は、ほとんど寄生トランジスタＱ14を通って基板電位ＶSSに流れ込み、寄生トランジスタＱ４のコレクタから引き込まれることはない。このため、寄生トランジスタＱ１、Ｑ２がオンすることはない。よって、寄生トランジスタＱ１、Ｑ２がラッチアップすることがなくなる。
【００４７】
また、寄生トランジスタＱ14は、入出力パッドＴ２の電位が基板電圧ＶSS以上になると、オフして元の状態に戻る。このため、寄生トランジスタＱ１、Ｑ２がラッチアップされることを防止できる。
【００４８】
本実施例によれば、ラッチアップ現象のトリガとなる素子となる入出力パッドＴ１、Ｔ２に接続されたＭＯＳトランジスタＭp1、Ｍn1に対して拡散領域１１１、１１２を設けるだけでよいので、半導体装置１００のサイズを大幅に拡大することなく、ラッチアップ現象を防止できる。
【００４９】
なお、本実施例では、ラッチアップ現象のトリガとなる素子として入出力パッドＴ１、Ｔ２に接続されたＭＯＳトランジスタＭp1、Ｍn1を拡散領域１１１、１１２で囲んだが、ラッチアップ現象のトリガとなる素子を分離できればよく、必ずしも入出力パッドに接続されるトランジスタに限定されるものではない。
【００５０】
また、本実施例では、ラッチアップ現象のトリガとなる素子となるＭＯＳトランジスタＭp1、Ｍn1の側面周囲を拡散領域１１１、１１２で囲んだが、ＭＯＳトランジスタＭp1、Ｍn1の底面も拡散領域で覆われるようにして、他の素子と完全に分離するようにしてもよい。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施例の全体構成図である。
【図２】本発明の一実施例の要部の構成図である。
【図３】本発明の一実施例の半導体装置に発生する寄生素子による等価回路の回路構成図である。
【図４】従来の半導体装置の一例の構成図である。
【図５】従来の半導体装置の一例の寄生素子による等価回路の回路構成図である。
【符号の説明】
【００５２】
１１  半導体基板
２１、３１  ｎ形ウェル領域、２２、３２  高濃度ｎ形拡散領域
２３、２４、３３、３４  高濃度ｐ形拡散領域、２５、３５  絶縁層
２６、３６  ゲート電極
４２、５２  高濃度ｐ形拡散領域、４３、４４、５３、５４  高濃度ｎ形拡散領域
４５、５５  絶縁層、４６、５６  ゲート電極
１００  半導体装置
１１１、１１２  拡散領域
１２１  ｎ形ウェル領域、１２２  高濃度ｎ形拡散領域
Ｍp1、Ｍn1、Ｍp2、Ｍn2  ＭＯＳトランジスタ
Ｑ１〜Ｑ４、Ｑ13、Ｑ14  寄生トランジスタ
Ｔ１、Ｔ２  入出力パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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