(57)【要約】【課題】入力電圧範囲がＶｓｓ〜Ｖｄｄという広い範囲で正常に動作するコンパレータ回路を提供できる。【解決手段】このコンパレータ回路は、入力端子Ｐ１，Ｐ２から一対の差動入力信号を受ける第１のコンパレータ２０と、この第１のコンパレータ２０の一対の差動出力が入力された第２のコンパレータ２１と、前記第１のコンパレータ２０の一対の差動出力端子から接地電圧Ｖｓｓに微少電流を流す電流源２５と、入力端子Ｐ１，Ｐ２から一対の差動入力信号を受ける第３のコンパレータ２２とを備え、第２のコンパレータ２１の差動出力と第３のコンパレータ２２の差動出力とが合成され出力信号となる。その出力信号は次段のインバータ３０によって受けられる。第１のコンパレータ２０は、Ｐ型コンパレータであり、第２及び第３のコンパレータ２１，２２はＮ型コンパレータある。【選択図】図１
2005277554.tif 000002
【特許請求の範囲】
【請求項１】
一対の差動入力信号を受ける、一対の第１導電型差動トランジスタを有する第１のコンパレータと、前記第１のコンパレータの一対の差動出力が入力され、一対の第２導電型差動トランジスタを有する第２のコンパレータと、前記第１のコンパレータの一対の差動出力端子に接続された電流源と、前記一対の差動入力信号を受ける、一対の第２導電型差動トランジスタを有する第３のコンパレータとを備え、前記第２のコンパレータの差動出力と前記第３のコンパレータの差動出力とを合成した出力信号を得ることを特徴とするコンパレータ回路。
【請求項２】
前記第１のコンパレータの一対の第１導電型差動トランジスタがＰチャネル型ＭＯＳトランジスタで構成され、前記第２及び第３のコンパレータの一対の第２導電型差動トランジスタがＮチャネル型ＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のコンパレータ回路。
【請求項３】
前記電流源は、前記第１のコンパレータの一対の差動出力端子から接地電圧に微少電流を流すことを特徴とする請求項２に記載のコンパレータ回路。
【請求項４】
前記電流源は、一対のＮチャネル型ＭＯＳトランジスタで構成されていることを特徴とする請求項３に記載のコンパレータ回路。
【請求項５】
前記第１のコンパレータの一対の第１導電型差動トランジスタがＮチャネル型ＭＯＳトランジスタで構成され、前記第２及び第３のコンパレータの一対の第２導電型差動トランジスタがＰチャネル型ＭＯＳトランジスタで構成されることを特徴とする請求項１に記載のコンパレータ回路。
【請求項６】
前記電流源は、電源電圧から前記第１のコンパレータの一対の差動出力端子に微少電流を流すことを特徴とする請求項２に記載のコンパレータ回路。
【請求項７】
前記電流源は一対のＰチャネル型ＭＯＳトランジスタで構成されていることを特徴とする請求項３に記載のコンパレータ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一対の差動入力信号を比較するコンパレータ回路に関する。
【背景技術】
【０００２】
近年、高周波信号を伝送する際に、ノイズの影響等を抑制するために差動信号の形で伝送することが広く行われている。そのような差動信号をＬＳＩ側で受信する場合に、インターフェースのために一般にコンパレータが用いられる。例えば、ＵＳＢケーブルをマイクロコンピュータに接続する場合には、マイクロコンピュータにコンパレータを備えたインターフェースが設けられる（特許文献１）。
【０００３】
図４は従来のコンパレータを示す回路図である。このコンパレータは、図４（ａ）に示す如く、一対のＮチャネル型の差動ＭＯＳトランジスタＭＮ１，ＭＮ２と、カレントミラー接続された一対のＰチャネル型のＭＯＳトランジスタＭＰ１，ＭＰ２、定電流源１から構成されている。差動ＭＯＳトランジスタＭＮ１のゲートが正入力端子２、差動ＭＯＳトランジスタＭＮ２のゲートが負入力端子３、ＭＰ２とＭＮ２との接続ノードが正出力端子４、ＭＰ１とＭＮ１との接続ノードが負入力端子５に相当している。この回路を回路記号で示すと図４（ｂ）の様になる。以下では、このコンパレータを便宜的に、「Ｎ型コンパレータ」と称する。
【０００４】
この回路では、差動トランジスタとして一対のＮチャネル型の差動ＭＯＳトランジスタＭＮ１，ＭＮ２を用いているので、差動入力電圧ＶｉｎがＶｓｓ付近、即ち、Ｖｉｎ＜Ｖｔｎ＋αのときは、一対のＮチャネル型の差動ＭＯＳトランジスタＭＮ１，ＭＮ２のソースドレイン間がハイインピーダンスとなるため、動作スピードが遅くなるか、動作しなくなってしまう。ここで、Ｖｔｎは一対のＮチャネル型の差動ＭＯＳトランジスタＭＮ１，ＭＮ２のしきい値電圧、αはバックゲートバイアス効果によるＶｔｎの変動分である。したがって、このコンパレータの入力電圧範囲はＶｔｎ＋α〜Ｖｄｄの範囲に限られていた。
【０００５】
図５は従来の他のコンパレータを示す回路図である。このコンパレータは、図５（ａ）に示す如く、一対のＰチャネル型の差動ＭＯＳトランジスタＭＰ１１，ＭＰ１２と、カレントミラー接続された一対のＮチャネル型のＭＯＳトランジスタＭＮ１１，ＭＮ１２、定電流源１０から構成されている。差動ＭＯＳトランジスタＭＰ１１のゲートが正入力端子１２、差動ＭＯＳトランジスタＭＰ１２のゲートが負入力端子１３、ＭＰ１２とＭＮ１２との接続ノードが正出力端子１４、ＭＰ１１とＭＮ１１との接続ノードが負入力端子１５に相当している。この回路を回路記号で示すと図５（ｂ）の様になる。以下では、このコンパレータを便宜的に、「Ｐ型コンパレータ」と称する。
【０００６】
この回路では、差動トランジスタとして一対のＰチャネル型の差動ＭＯＳトランジスタＭＰ１１，ＭＰ１２を用いているので、差動入力電圧ＶｉｎがＶｄｄ付近、即ち、Ｖｉｎ＞Ｖｄｄ−Ｖｔｐ−βのときは、一対のＰチャネル型の差動ＭＯＳトランジスタＭＰ１１，ＭＰ１２のソースドレイン間がハイインピーダンスとなるため、動作スピードが遅くなるか、動作しなくなってしまう。ここで、Ｖｔｐは一対のＰチャネル型の差動ＭＯＳトランジスタＭＰ１１，ＭＰ１２のしきい値電圧、βはバックゲートバイアス効果によるＶｔｐの変動分である。したがって、このコンパレータの入力電圧範囲はＶｓｓ〜Ｖｄｄ−Ｖｔｐ−βの範囲に限られていた。
【特許文献１】特開２００２−１４９６２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上述のコンパレータでは、正常なコンパレータ動作を保証するためには、入力電圧範囲がＶｔｎ＋α〜Ｖｄｄ、もしくはＶｓｓ〜Ｖｄｄ−Ｖｔｐ−βの範囲に限られていた。そのため、入力電圧範囲がＶｓｓ〜Ｖｄｄという広い範囲が要求される仕様には対応できなかった。
【課題を解決するための手段】
【０００８】
そこで、本発明のコンパレータ回路は、一対の差動入力信号を受ける、一対の第１導電型差動トランジスタを有する第１のコンパレータと、前記第１のコンパレータの一対の差動出力が入力され、一対の第２導電型差動トランジスタを有する第２のコンパレータと、前記第１のコンパレータの一対の差動出力端子に接続された電流源と、前記一対の差動入力信号を受ける、一対の第２導電型差動トランジスタを有する第３のコンパレータとを備え、前記第２のコンパレータの差動出力と前記第３のコンパレータの差動出力とを合成した出力信号を得ることを特徴とするものである。
【発明の効果】
【０００９】
本発明によれば、入力電圧範囲がＶｓｓ〜Ｖｄｄという広い範囲で正常に動作するコンパレータ回路を提供できる。しかも、レール・ツー・レール（rail-to-rail）のオペアンプに比して素子数が少ないとともに、高速動作が可能である。
【発明を実施するための最良の形態】
【００１０】
次に、本発明の第１の実施形態に係るコンパレータ回路について図面を参照しながら説明する。図１はこのコンパレータ回路の回路図である。
【００１１】
このコンパレータ回路は、入力端子Ｐ１，Ｐ２から一対の差動入力信号を受ける第１のコンパレータ２０と、この第１のコンパレータ２０の一対の差動出力が入力された第２のコンパレータ２１と、前記第１のコンパレータ２０の一対の差動出力端子から接地電圧Ｖｓｓに微少電流を流す電流源２５と、入力端子Ｐ１，Ｐ２から一対の差動入力信号を受ける第３のコンパレータ２２とを備えており、第２のコンパレータ２１の差動出力と第３のコンパレータ２２の差動出力とが合成され出力信号となる。その出力信号は次段のインバータ３０によって受けられる。
【００１２】
ここで、第１のコンパレータ２０は、図５のＰ型コンパレータと同じ回路であり、第２及び第３のコンパレータ２１，２２は図４のＮ型コンパレータと同じ回路である。また、電流源２５は、Ｎチャネル型ＭＯＳトランジスタＭＮ２０，ＭＮ２１によって構成されている。Ｎチャネル型ＭＯＳトランジスタＭＮ２０のドレインは、第１のコンパレータ２０の負出力端子１５に接続された配線Ａ１に接続され、ソースには接地電圧Ｖｓｓが印加され、ゲートにゲート電圧Ｖ１が印加されている。また、Ｎチャネル型ＭＯＳトランジスタＭＮ２１のドレインは、第１のコンパレータ２０の正出力端子１４に接続された配線Ｂ１に接続され、ソースには接地電圧Ｖｓｓが印加され、ゲートにゲート電圧Ｖ１が印加されている。ゲート電圧Ｖ１はＮチャネル型ＭＯＳトランジスタＭＮ２０，ＭＮ２１に微少電流が流れるように、それらのしきい値電圧付近に設定されている。
【００１３】
次に、上述のコンパレータ回路の動作を説明する。入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが電源電圧Ｖｄｄ付近（Ｖｉｎ＞Ｖｄｄ−Ｖｔｐ−β）である場合、第１のコンパレータ２０の差動出力はハイインピーダンスとなり、電流源２５の微少電流が接地電圧Ｖｓｓに流れることで、差動出力は接地電圧Ｖｓｓとなる。即ち、第１のコンパレータ２０の差動出力は接地電圧Ｖｓｓにバイアスされる。
【００１４】
すると、第２のコンパレータ２１の一対の差動入力信号が接地電圧Ｖｓｓとなるので、Ｎ型コンパレータである第２のコンパレータ２１の差動出力はハイインピーダンスとなる。この回路では、第２のコンパレータ２１の正出力端子から出力Ｃ１が取り出され、インバータ３０に印加されているが、この出力Ｃ１がハイインピーダンスとなる。一方、第３のコンパレータ２２はＮ型コンパレータであるので、入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが電源電圧Ｖｄｄ付近であっても正常に動作する。したがって、入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが電源電圧Ｖｄｄ付近（Ｖｉｎ＞Ｖｄｄ−Ｖｔｐ−β）である場合には、第３のコンパレータ２２から出力信号が得られる。
【００１５】
一方、入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが接地電圧Ｖｓｓ付近（Ｖｉｎ＜Ｖｔｎ＋α）である場合、第３のコンパレータ２２の差動出力はハイインピーダンスとなる。そして、この場合には第１のコンパレータ２０は正常に動作し、その差動出力からロウ（接地電圧Ｖｓｓ）又はハイ（電源電圧Ｖｄｄ）のいずれかの出力信号が得られる。電流源２５の電流は第１のコンパレータ２０の動作に実質的に影響しないほど微少である。
【００１６】
したがって、第２のコンパレータ２１も第１のコンパレータ２０の差動出力を受けて正常に動作する。即ち、第２のコンパレータ２１から最終的な出力信号が得られる。また、入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが、上記以外の範囲である場合（電源電圧Ｖｄｄと接地電圧Ｖｓｓの中間である場合）には、第２及び第３のコンパレータ２１，２２から同時に出力信号が出力され、それらがインバータ３０に入力されることになる。しかしながら、第２及び第３のコンパレータ２１，２２はいずれもＮ型コンパレータのため、それらの出力信号値は互いに類似しており、電源電圧依存性等の特性を合わせることができることから、インバータ３０でその出力信号を受ける際に誤動作の問題は生じない。
【００１７】
次に、本発明の第２の実施形態に係るコンパレータ回路について図面を参照しながら説明する。図２はこのコンパレータ回路の回路図である。このコンパレータ回路は、
第１の実施形態の回路の極性を反転させたものであり、入力端子Ｐ１，Ｐ２から一対の差動入力信号を受ける第１のコンパレータ４０と、この第１のコンパレータ４０の一対の差動出力が入力された第２のコンパレータ４１と、電源電圧Ｖｄｄから第１のコンパレータ４０の一対の差動出力端子に微少電流を流す電流源４５と、入力端子Ｐ１，Ｐ２から一対の差動入力信号を受ける第３のコンパレータ４２とを備えており、第２のコンパレータ２１の差動出力と第３のコンパレータ２２の差動出力とが合成され出力信号となる。その出力信号は次段のインバータ３０によって受けられる。
【００１８】
ここで、第１のコンパレータ４０は、図４のＮ型コンパレータと同じ回路であり、第２及び第３のコンパレータ４１，４２は図５のＰ型コンパレータと同じ回路である。また、電流源４５は、Ｐチャネル型ＭＯＳトランジスタＭＰ２０，ＭＰ２１によって構成されている。Ｐチャネル型ＭＯＳトランジスタＭＰ２０のドレインは、第１のコンパレータ２０の負出力端子５に接続された配線Ａ２に接続され、ソースには電源電圧Ｖｄｄが印加され、ゲートにゲート電圧Ｖ２が印加されている。また、Ｐチャネル型ＭＯＳトランジスタＭＰ２１のドレインは、第１のコンパレータ４０の正出力端子４に接続された配線Ｂ２に接続され、ソースには電源電圧Ｖｄｄが印加され、ゲートにゲート電圧Ｖ２が印加されている。ゲート電圧Ｖ２はＰチャネル型ＭＯＳトランジスタＭＰ２０，ＭＰ２１に微少電流が流れるように、それらのしきい値電圧付近に設定されている。
【００１９】
次に、上述のコンパレータ回路の動作を説明する。入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが接地電圧Ｖｓｓ付近（Ｖｉｎ＜Ｖｔｎ＋α）である場合、第１のコンパレータ４０の差動出力はハイインピーダンスとなり、電流源４５の微少電流が流れることで、差動出力は電源電圧Ｖｄｄなる。即ち、第１のコンパレータ４０の差動出力は電源電圧Ｖｄｄにバイアスされる。
【００２０】
すると、第２のコンパレータ４１の一対の差動入力信号が電源電圧Ｖｄｄとなるので、Ｐ型コンパレータである第２のコンパレータ４１の差動出力はハイインピーダンスとなる。この回路では、第２のコンパレータ４１の正出力端子から出力Ｃ２が取り出され、インバータ３０に印加されているが、この出力Ｃ２がハイインピーダンスとなる。一方、第３のコンパレータ４２はＰ型コンパレータであるので、入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが電源電圧Ｖｄｄ付近であっても正常に動作する。したがって、入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが接地電圧Ｖｓｓ付近（Ｖｉｎ＜Ｖｔｎ＋α）である場合には、第３のコンパレータ４２から出力信号が得られる。
【００２１】
一方、入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが電源電圧Ｖｄｄ付近（Ｖｉｎ＞Ｖｄｄ−Ｖｔｐ−β）である場合、第３のコンパレータ４２の差動出力はハイインピーダンスとなる。そして、この場合には第１のコンパレータ４０は正常に動作し、その差動出力からロウ（接地電圧Ｖｓｓ）又はハイ（電源電圧Ｖｄｄ）のいずれかの出力信号が得られる。電流源４５の電流は第１のコンパレータ４０の動作に実質的に影響しないほど微少である。
【００２２】
したがって、第２のコンパレータ４１も第１のコンパレータ４０の差動出力を受けて正常に動作する。即ち、第２のコンパレータ４１から最終的な出力信号が得られる。また、入力端子Ｐ１，Ｐ２からの一対の差動入力信号Ｖｉｎが、上記以外の範囲である場合（電源電圧Ｖｄｄと接地電圧Ｖｓｓの中間である場合）には、第２及び第３のコンパレータ４１，４２から同時に出力信号が出力され、それらがインバータ３０に入力されることになる。しかしながら、第２及び第３のコンパレータ４１，４２はいずれもＰ型コンパレータのため、それらの出力信号値は互いに類似しており、電源電圧依存性等の特性を合わせることができることから、インバータ３０でその出力信号を受ける際に誤動作の問題は生じない。
【００２３】
上述のように、第１及び第２の実施形態のコンパレータ回路は、入力電圧範囲がＶｓｓ〜Ｖｄｄという広い範囲で正常に動作する。しかも、基本的には３つのコンパレータと電流源を用いて構成できるので、レール・ツー・レール（rail-to-rail）のオペアンプに比して素子数が少ないとともに、高速動作が可能である。
【００２４】
次に、上記第１及び第２の実施形態のコンパレータ回路と対比されるコンパレータ回路について図３を参照して説明する。このコンパレータ回路は、Ｐ型コンパレータ５０とＮ型コンパレータ５１を単純に並列に接続したものである。この回路では、Ｐ型コンパレータ５０及びＮ型コンパレータ５１の出力信号をインバータ３０で受けている。しかしながら、Ｐ型コンパレータ５０及びＮ型コンパレータ５１の出力信号は電源電圧依存性等が相違するため、それぞれの出力信号に基づいて正常にロウとハイのレベル判定を行うためのインバータ３０のしきい値の設定が困難である。これに対して、第１及び第２の実施形態の回路によれば、Ｐ型コンパレータ５０及びＮ型コンパレータ５１の出力信号が混在することがないので、インバータ３０のしきい値の設定が容易に行える。
【図面の簡単な説明】
【００２５】
【図１】本発明の第１の実施形態に係るコンパレータ回路の回路図である。
【図２】本発明の第２の実施形態に係るコンパレータ回路の回路図である。
【図３】本発明の第１及び第２の実施形態に係るコンパレータ回路と対比される回路の回路図である。
【図４】従来例に係るコンパレータの回路図である。
【図５】従来例に係る他のコンパレータの回路図である。
【符号の説明】
【００２６】
２０  第１のコンパレータ      ２１  第２のコンパレータ
２３  第３のコンパレータ      ２５  電流源
【図１】
2005277554.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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