(57)【要約】【課題】  データ消去に要する消費電力を増大させることなく、データ消去に要する時間を短縮できるデータ消去方法および、同データ消去方法を用いたデータ消去回路を有するメモリ装置を提供すること。【解決手段】  本発明では、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去方法において、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとした。  また、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとした。【選択図】図３
2005038504.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去方法において、
前記制御ゲートを浮遊状態にしながら前記半導体基板側の電位を上昇させ、その後、前記制御ゲートの電位を所定の電位にすることによって、前記半導体基板と前記制御ゲートとの間に前記消去電圧を印加することを特徴とするデータ消去方法。
【請求項２】
前記制御ゲートの電位を、上昇させた前記半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることを特徴とする請求項１記載のデータ消去方法。
【請求項３】
半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去回路を有するメモリ装置において、
前記データ消去回路は、前記制御ゲートを浮遊状態にしながら前記半導体基板側の電位を上昇させ、その後、前記制御ゲートの電位を所定の電位にすることによって、前記半導体基板と前記制御ゲートとの間に前記消去電圧を印加することを特徴とするデータ消去回路を有するメモリ装置。
【請求項４】
前記データ消去回路は、前記制御ゲートの電位を、上昇させた前記半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることを特徴とする請求項３記載のデータ消去回路を有するメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データ消去方法及び同方法を用いたデータ消去回路を有するメモリ装置に関するものである。
【背景技術】
【０００２】
従来より、コンピュータをはじめとする各種電子機器は、データの記憶及び消去を行うことができるメモリ装置を内蔵している。
【０００３】
このメモリ装置は、通常、データを記憶する記憶素子とデータを消去するデータ消去回路とから構成されている。
【０００４】
この記憶素子として、半導体基板上に制御ゲートと浮遊ゲートとを有する構造をした不揮発性半導体メモリセルが使用されており、この記憶素子は、浮遊ゲートに蓄積される電子の有無によってデータの記憶を行っている。
【０００５】
かかる記憶素子においてデータの消去を行う場合は、浮遊ゲートに蓄積されている電子を半導体基板側へ排出してデータの消去を行っていた。
【０００６】
そして、浮遊ゲートに蓄積している電子を半導体基板側へ排出する際は、まず、制御ゲートを接地状態とし、その後、データ消去回路に内蔵している昇圧電圧発生回路によって半導体基板を昇圧して、半導体基板の電位を所定の電位まで上昇させていた。
【０００７】
このようにすることで、制御ゲートと半導体基板との間に所定の消去電圧を印加し、この消去電圧によって浮遊ゲートに蓄積している電子を半導体基板側へ排出してデータの消去を行っていた（例えば、特許文献１参照。）。
【特許文献１】特開２０００−２９４６５８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上記従来のデータ消去方法では、半導体基板側の電位を上昇させる際に、制御ゲートを接地状態としていたために、制御ゲートと半導体基板が容量結合してしまい、半導体基板を昇圧するための電荷の一部が制御ゲート側へ漏出していた。
【０００９】
そのため、半導体基板の昇圧に時間がかかり、データの消去に要する時間が増大するという問題があった。
【００１０】
また、上述した電荷の漏出のために、データ消去時の消費電力が増大するという問題もあった。
【課題を解決するための手段】
【００１１】
そこで、請求項１に係る本発明では、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去方法において、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとした。
【００１２】
また、請求項２に係る本発明では、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとした。
【００１３】
そして、請求項３に係る本発明では、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去回路を有するメモリ装置において、データ消去回路は、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとした。
【００１４】
また、請求項４に係る本発明では、データ消去回路は、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとした。
【発明の効果】
【００１５】
請求項１に係る本発明によれば、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去方法において、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとしたため、半導体基板の電位上昇に要する時間を短縮することができ、データ消去に要する時間を短縮することができる。
【００１６】
さらに、半導体基板の昇圧中に電荷の漏出を防止できるため、データ消去に要する消費電力の増大を防止することができる。
【００１７】
また、請求項２に係る本発明によれば、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとしたため、制御ゲートの電位降下に伴う半導体基板の電位降下を防止でき、データ消去時に、半導体基板の昇圧に要する消費電力の増大を防止することができる。
【００１８】
また、請求項３に係る本発明によれば、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行うデータ消去回路を有するメモリ装置において、データ消去回路は、制御ゲートを浮遊状態にしながら半導体基板側の電位を上昇させ、その後、制御ゲートの電位を所定の電位にすることによって、半導体基板と制御ゲートとの間に消去電圧を印加することとしたため、半導体基板の電位上昇に要する時間を短縮することができ、データ消去に要する時間を短縮することができる。
【００１９】
さらに、半導体基板の昇圧中に電荷の漏出を防止できるため、データ消去に要する消費電力の増大を防止することができる。
【００２０】
また、請求項４に係る本発明によれば、データ消去回路は、制御ゲートの電位を、上昇させた半導体基板側の電位が降下しないように所定の時間をかけて降下させることによって所定の電位にすることとしたため、制御ゲートの電位降下に伴う半導体基板の電位降下を防止でき、データ消去時に、半導体基板の昇圧に要する消費電力の増大を防止することができる。
【発明を実施するための最良の形態】
【００２１】
本発明に係るメモリ装置は、コントローラと複数の記憶素子からなる記憶領域と昇圧電圧発生回路とから構成している。
【００２２】
この記憶素子は、半導体基板の上方に制御ゲートを設けるとともに、これら半導体基板と制御ゲートとの間に電荷を蓄積するための浮遊ゲートを有しており、この浮遊ゲートに蓄積する電荷の有無によってデータの記憶を行うことができる構成としている。
【００２３】
さらに、この記憶素子は、制御ゲートにスイッチを接続しており、このスイッチは切断状態から接続状態に切り替える際に所定の時定数を有する構成としている。
【００２４】
かかる構造のメモリ装置において、データの消去を行う場合は、半導体基板と制御ゲートとの間に消去電圧を印加することによって、浮遊ゲートに蓄積されている電荷を排出して記憶したデータの消去を行う。
【００２５】
特に本発明では、まずスイッチを切断状態とすることで制御ゲートを浮遊状態にしながら、昇圧電圧発生回路によって半導体基板側の電位を上昇させ、その後スイッチを接続することで、制御ゲートの電位を所定の電位にして、半導体基板と制御ゲートとの間に消去電圧を印加している。
【００２６】
このようにすることで、半導体基板の電位を上昇させる際に、半導体基板と制御ゲートとが容量結合することを防止できるため、半導体基板を昇圧するための電荷の一部が制御ゲート側に漏出することを防止できるので、半導体基板の電位上昇に要する時間を短縮することができ、データ消去に要する時間を短縮することができる。
【００２７】
さらに、半導体基板の昇圧中に電荷の漏出を防止できるため、データ消去に要する消費電力の増大を防止することができる。
【００２８】
また、切断状態から接続状態に切り替える際に、所定の時定数を有するスイッチを制御ゲートに接続した場合には、消去電圧を印加するために制御ゲートの電位を所定の電位に降下させる際に、制御ゲートの電位を所定の時間をかけて徐々に降下させることができる。
【００２９】
そのため、制御ゲートの電位の降下にともなって、一度上昇させた半導体基板側の電位が再び降下することを防止することができ、データ消去時に、半導体基板の昇圧に要する消費電力の増大を防止することができる。
【００３０】
このように、本発明では、一度上昇させた半導体基板側の電位が降下しないように、所定の時間をかけて制御ゲートの電位を徐々に降下させている。これは、一度上昇させた半導体基板側の電位が降下しないだけの時間よりも長い時間の時定数を有するスイッチを制御ゲートに接続することで実現している。
【００３１】
以下に、本発明の具体的な実施の形態について図面を参照しながら説明する。
なお、以下の説明では、３トランジスタＮＡＮＤ型不揮発性半導体メモリ装置を例として説明するが、本発明は、これ以外の記憶素子に対しても適用することができる。
【００３２】
本発明に係るメモリ装置１は、図１に示すように、コントローラ２と記憶領域４とデータ消去回路３とから構成しており、同データ消去回路３には、昇圧電圧発生回路５を設けている。
【００３３】
そして、データ消去回路３と記憶領域４とは、コントローラ２と接続している。
【００３４】
また、記憶領域４には、複数個の記憶素子６を設けて、所要のデータを記憶可能としている。
【００３５】
記憶素子６は、図２に示すように、半導体基板７の内部にＮ型の不純物をドープしたＮウェル８を形成するとともに、同Ｎウェル８の内部にＰ型の不純物をドープしたＰウェル９を形成し、同Ｐウェル９の上面に、酸化膜１０を介してソース選択ゲート１１と、制御ゲート１２と、ドレイン選択ゲート１３とを互いに所定の間隔をあけて設けている。
【００３６】
また、記憶素子６は、制御ゲート１２とＰウェル９との間に、記憶するデータに応じて電子を蓄積するための浮遊ゲート１４を設けている。
【００３７】
さらに、記憶素子６は、ソース選択ゲート１１と制御ゲート１２との間、制御ゲート１２とドレイン選択ゲート１３との間、ソース選択ゲート１１の左側、及びドレイン選択ゲート１３の右側に、Ｐウェル９の内部にＮ型不純物を注入することによって形成した第１〜第４のＮ型拡散層１５〜１８をそれぞれ設けている。また、図中、２０は、第１のＮ型拡散層１５に接続したソース線であり、２１は、第４のＮ型拡散層１８に接続したビット線である。
【００３８】
しかも、記憶素子６は、制御ゲート１２にワード線１９を接続している。このワード線１９には、制御ゲート１２に対して所定の電圧を印加する状態と、同所定の電圧を印加しない開放状態とを切り替え可能とするスイッチ（図示しない）を設けている。このスイッチは、切断状態から接続状態に切り替えた際に、所定の時定数を有する構成となっており、かかる時定数の作用でスイッチを導通させたときにワード線１９の電位が徐々に変化するようになっている。
【００３９】
データ消去回路３は、コントローラ２の制御に基づいて記憶領域４に記憶したデータを消去するようにしている。
【００４０】
すなわち、コントローラ２では、外部から入力された消去信号Ｓ１をデコードして、データを消去する記憶素子６のアドレスを含んだ消去信号Ｓ２を生成し、同消去信号Ｓ２をデータ消去回路３へ出力する。
【００４１】
そして、データ消去回路３は、コントローラ２から消去信号Ｓ２が入力されると、図３に示す消去フローチャートに沿ってデータの消去を行う。
【００４２】
まず、コントローラ２が、データ消去回路３に対して消去信号Ｓ２を入力する（ステップＴ１）。
【００４３】
データ消去回路３は、消去信号Ｓ２に基づいて、ワード線１９に設けたスイッチを切断状態として、ワード線を開放状態とする（ステップＴ２）。
【００４４】
このように、ワード線１９を開放状態とすることで、制御ゲート１２は、他の部分から絶縁された浮遊状態となる。
【００４５】
なお、このときデータ消去回路３は、制御ゲート１２を浮遊状態とする際に、ソース選択ゲート１１及びドレイン選択ゲート１３も浮遊状態とするように構成している。
【００４６】
次に、制御ゲート１２を浮遊状態とした状態のままで、昇圧電圧発生回路５を動作させることにより、半導体基板７の一部であるＰウェル９を昇圧し、Ｐウェル９の電位を所定の昇圧電圧の電位まで上昇させる（ステップＴ３）。
【００４７】
このとき、制御ゲート１２が浮遊状態となっているために、Ｐウェルの昇圧を短時間で行うことができる。
【００４８】
すなわち、従来のデータ消去方法では、制御ゲート１２を接地した状態でＰウェル９の昇圧を行っていたため、制御ゲート１２とＰウェルが容量結合してしまい、Ｐウェル９を昇圧するための電荷の一部が制御ゲート１２側へ漏出していた。
【００４９】
そのために、図４中符号ｂで示すように、Ｐウェル９の電位が徐々にしか上昇せず、Ｐウェル９の電位を所定の電位にするまでに時間がかかっていた。
【００５０】
これに対して、本実施の形態では、制御ゲート１２を浮遊状態としたままでＰウェル９の昇圧を行っているため、制御ゲート１２とＰウェル９とが容量結合を起こさないので、Ｐウェル９を昇圧するための電荷の一部が、制御ゲート１２、ソース選択ゲート１１及びドレイン選択ゲート１３へ漏出することを防止できる。
【００５１】
そのために、図４中符号ａで示すように、Ｐウェル９の電位が一気に上昇し、従来のデータ消去方法の場合と比較して、より短時間でＰウェル９の電位を所定の電位まで上昇することができ、データの消去に要する時間を短縮することができる。
【００５２】
しかも、上述したように電荷の漏出を防止できることで、データ消去に要する消費電力を削減することができ、省電力化を図ることができる。
【００５３】
なお、本実施の形態において、Ｐウェル９を昇圧する場合に、消去回路３は、制御ゲート１２を浮遊状態にするとともに、ソース選択ゲート１１及びドレイン選択ゲート１３も浮遊状態とするように構成している。
【００５４】
そのため、Ｐウェル９の昇圧時に、ソース選択ゲート１１とドレイン選択ゲート１３とがＰウェル９と容量結合することを防止できて、Ｐウェル９を昇圧するための電荷の一部が、ソース選択ゲート１１とドレイン選択ゲート１３とに漏出することを防止できる。
【００５５】
このように、Ｐウェル９の昇圧時に電荷の漏出を防止できるため、Ｐウェル９の電位を短時間で所定の電位まで上昇することができ、データ消去に要する消費電力を削減することもできる。
【００５６】
次に、Ｐウェル９の電位が所定の電位に達したところで、ワード線１９に設けたスイッチを接続状態に切り替えて、制御ゲート１２の電位を所定電位（ここでは、０Ｖ）まで降下させる（ステップＴ４）。
【００５７】
このように、制御ゲート１２の電位を降下させることによって、制御ゲート１２とＰウェル９との間に所定の消去電圧が印加され、浮遊ゲート１４に蓄積していた電子２２は、Ｐウェル９側へ排出されて、記憶素子６に記憶していたデータが消去される（ステップＴ５）。
【００５８】
このとき、上述したように、ワード線１９に設けたスイッチは、所定の時定数を有しているため、このスイッチを接続状態に切り替えて、制御ゲート１２に０Ｖを印加した場合は、図５に示すように、制御ゲート１２の電位が徐々に降下する。
【００５９】
したがって、制御ゲート１２の電位の降下に伴って、一度上昇させたＰウェル９の電位が再び降下することを防止することができ、データ消去時に、Ｐウェル９の昇圧に要する消費電力の増大を防止することができる。
【図面の簡単な説明】
【００６０】
【図１】本発明に係るメモリ装置を示す説明図。
【図２】本発明に係る記憶素子を示す説明図。
【図３】消去フローチャート。
【図４】Ｐウェルの電位上昇を示す説明図。
【図５】制御ゲートの電位上昇を示す説明図。
【符号の説明】
【００６１】
１  メモリ装置
２  コントローラ
３  データ消去回路
４  記憶領域
５  昇圧電圧発生回路
６  記憶素子
７  半導体基板
８  Ｎウェル
９  Ｐウェル
１０  酸化膜
１１  ソース選択ゲート
１２  制御ゲート
１３  ドレイン選択ゲート
１４  浮遊ゲート
１５  第１のＮ型拡散層
１６  第２のＮ型拡散層
１７  第３のＮ型拡散層
１８  第４のＮ型拡散層
１９  ワード線
２０  ソース線
２１  ビット線
２２  電子
ａ  本発明のＰウェルの電位上昇特性
ｂ  従来のＰウェルの電位上昇特性
Ｓ１  消去命令信号
Ｓ２  消去信号
【図１】
2005038504.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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