(57)【要約】【課題】盤内ＣＰＵユニットから端子台を介して盤外の設備・機器との間の信号入出力のための盤内配線を大幅に削減する。【解決手段】端子台１１Ａ，１１Ｂはシリアル伝送回路を実装し、ＣＰＵユニット１２との間の信号入出力をシリアル伝送する。ＣＰＵユニット１２は、シリアル伝送のための１つのリモートＩ／Ｏ基板１２Ｆを設ける。端子台側にはＤＩ／ＤＯ信号入出力のためのパラレル／シリアルの相互の変換回路と、ＡＩ信号入出力のためのディジタル／アナログ変換回路を実装する。端子台は、設備・機器との間の入出力信号電圧を変換する信号電圧変換回路を設ける。  ＣＰＵユニットを二重化構成した場合、シリアル伝送路を端子台側で分離する構成、およびアドレス設定スイッチをネームプレート背後に設ける構成を含む。端子台の両側を設備・機器との配線接続用に使用できる構造を含む。【選択図】  図１
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【特許請求の範囲】
【請求項１】
盤内に実装されるＣＰＵユニットと盤外の保護制御対象となる設備・機器との間で、ＤＩ回路、ＤＯ回路、ＡＩ回路の少なくとも１つの信号入出力回路を介して信号を入出力し、前記信号入出力回路と前記設備・機器との間を盤内の端子台で配線接続する構成にしたディジタル形保護制御装置の信号入出力方式であって、
前記信号入出力回路は前記端子台側に設け、この信号入出力回路と前記ＣＰＵユニットとの間でディジタル信号のシリアル伝送で入出力するシリアル／パラレル変換回路を前記端子台側に設けたことを特徴とするディジタル形保護制御装置の信号入出力方式。
【請求項２】
前記ＣＰＵユニットを二重化構成したディジタル形保護制御装置とする場合、前記端子台と複数のＣＰＵユニット間の信号入出力をそれぞれシリアル伝送し、このシリアル伝送路を端子台側で分離する構成にしたことを特徴とする請求項１に記載のディジタル形保護制御装置の信号入出力方式。
【請求項３】
前記端子台は、前記複数のＣＰＵユニットと信号入出力回路との接続アドレスを設定するスイッチを、端子台のネームプレートの背後に設けたことを特徴とする請求項１または２に記載のディジタル形保護制御装置の信号入出力方式。
【請求項４】
前記端子台は、前記信号入出力回路と前記設備・機器との間の入出力信号電圧を変換する信号電圧変換回路を設けたことを特徴とする請求項１〜３のいずれか１項に記載のディジタル形保護制御装置の信号入出力方式。
【請求項５】
前記端子台は、その両側を前記設備・機器との配線接続用に使用できる構造としたことを特徴とする請求項１〜４のいずれか１項に記載のディジタル形保護制御装置の信号入出力方式。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ディジタル形保護制御装置と、この装置の保護制御対象になる外部設備・機器との間の信号入出力方式に関するものである。
【背景技術】
【０００２】
現在、配電盤内等に設置されるディジタル形保護制御装置と、この装置の保護制御対象になる外部の設備・機器との間を信号線で接続するには、一般的には図１０に示すように、端子台１Ａ，１Ｂ，１Ｃによって、盤外のユーザ側配線と盤内のメーカ側配線を互いに接続することで、端子台１Ａ，１Ｂ，１Ｃで分離・組み立てを可能にしている（例えば、特許文献１参照）。
【０００３】
なお、ユーザ側配線は、一般的にＤＣ１１０Ｖ等の比較的高い電圧を取り扱う強電回路となっており、ディジタル形保護制御装置の中枢部を司るＣＰＵユニット２にはそのまま取り込むことができない。このため、端子台１Ａ，１Ｂ，１ＣとＣＰＵユニット２との間に入出力モジュール３Ａ，３Ｂ、アナログ入力モジュール３Ｃ等の信号電圧変換回路を設け、ＤＣ１１０Ｖ等の強電信号からＤＣ２４Ｖ等の弱電信号に電圧変換することでＣＰＵユニット２との信号入出力を実現している。
【０００４】
また、端子台１Ａ，１Ｂ，１Ｃの端子配列については、図１１に示すように、端子台２本分の盤内配線を１本の配線ダクト４で共用することで、盤内の省スペース化を図るものもある。
【０００５】
なお、ＣＰＵユニット２は、図中では、メインＣＰＵ基板２Ａと、リレー演算基板２Ｂと、ディジタル入出力（ＤＩ／ＤＯ）基板２Ｃ、２Ｄと、アナログ入力（ＡＩ）基板２Ｅで構成される場合で示す。このＣＰＵユニット２とモジュール３Ａ，３Ｂ，３Ｃおよび端子台１Ａ，１Ｂ，１Ｃによってディジタル形保護制御装置を実現し、例えば変電所に設置されて多数の変電設備・機器を保護対象とし、各種の計測器からのアナログ／ディジタル入力信号を基にしたディジタル処理によって目的とする監視と保護演算を行い、ディジタル出力によってしゃ断器や開閉器、断路器などを制御する。
【特許文献１】特開平０９−１２１４４２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のディジタル形保護制御装置と外部の設備・機器との間の信号入出力方式では、以下の問題があった。
【０００７】
・端子台で取り込む信号の数と同じ分、ＣＰＵユニットまで配線する必要があり、盤内の配線量が多い。
【０００８】
・端子台とＣＰＵユニットとの間に必ず信号電圧変換回路を設ける必要があり、盤内の実装効率を低下させている。
【０００９】
・最近、配電盤のさらなる高密度化、低価格化が要求されており、現状の信号入出力方式では限界にきている。
【００１０】
本発明の目的は、上記の各課題を解決したディジタル形保護制御装置の信号入出力方式を提供することにある。
【課題を解決するための手段】
【００１１】
本発明は、端子台とＣＰＵユニットとはディジタル信号のシリアル伝送で入出力することで、盤内配線量の大幅な削減、省スペース化、ＣＰＵユニットの基板削減を図るものである。
【００１２】
さらに、本発明は、装置を複数のＣＰＵユニットで二重化構成する場合には、各ＣＰＵユニットと端子台との間の信号線を共用可能にし、信号線の削減およびＣＰＵユニット内部の基板枚数を削減するものである。
【００１３】
さらに、本発明は、端子台をその両側を盤外配線用に使用できる構造とすることで、１本のシリアル伝送機能付き端子台で従来の端子台の２本分の配線機能を持たせ、端子台の盤内実装効率を向上するものである。
【００１４】
以上のことから、本発明は以下の構成を特徴とする。
【００１５】
（１）盤内に実装されるＣＰＵユニットと盤外の保護制御対象となる設備・機器との間で、ＤＩ回路、ＤＯ回路、ＡＩ回路の少なくとも１つの信号入出力回路を介して信号を入出力し、前記信号入出力回路と前記設備・機器との間を盤内の端子台で配線接続する構成にしたディジタル形保護制御装置の信号入出力方式であって、
前記信号入出力回路は前記端子台側に設け、この信号入出力回路と前記ＣＰＵユニットとの間でディジタル信号のシリアル伝送で入出力するシリアル／パラレル変換回路を前記端子台側に設けたことを特徴とする。
【００１６】
（２）前記ＣＰＵユニットを二重化構成したディジタル形保護制御装置とする場合、前記端子台と複数のＣＰＵユニット間の信号入出力をそれぞれシリアル伝送し、このシリアル伝送路を端子台側で分離する構成にしたことを特徴とする。
【００１７】
（３）前記端子台は、前記複数のＣＰＵユニットと信号入出力回路との接続アドレスを設定するスイッチを、端子台のネームプレートの背後に設けたことを特徴とする。
【００１８】
（４）前記端子台は、前記信号入出力回路と前記設備・機器との間の入出力信号電圧を変換する信号電圧変換回路を設けたことを特徴とする。
【００１９】
（５）前記端子台は、その両側を前記設備・機器との配線接続用に使用できる構造としたことを特徴とする。
【発明の効果】
【００２０】
以上のとおり、本発明によれば、以下の効果がある。
【００２１】
（１）シリアル伝送機能を実装した端子台の提供により、盤内配線の配線量を大幅に削減できると共に、配線の引き回しが楽になる。更に信号の受け手にあたるＣＰＵユニット内のＤＩ／ＤＯ用基板も大幅に削減できる
（２）２系列のユニットへ情報を渡せるように考慮した端子台の提供により、盤内の省スペース化が可能となる。
【００２２】
（３）盤外配線を左右両方から取り込めるようにした端子台の提供により、従来の端子台２本分の機能が１本で実現できることになり、盤内の端子台部の実装密度が向上できる。
【００２３】
（４）Ａ／Ｄ変換機能を実装した端子台モジュールの提供により、アナログ入力情報とディジタル入出力情報を同一の伝送路でＣＰＵユニットと送信できるようになり、盤内配線が削減できる。
【００２４】
（５）アドレス設定用スイッチを端子台ネームプレートの背後に実装した構造の端子台の提供により、常時使用状態ではネームプレートの下にスイッチが隠れるため、ユーザの誤操作を防止でき、且つメーカが設定を行うときは端子台ネームプレートを外すだけでスイッチが現れるので、メンテナンスが容易となる。
【発明を実施するための最良の形態】
【００２５】
（実施形態１）
本実施形態は、シリアル伝送機能を実装した伝送機能付き端子台を提案する。図１に装置構成を示す。端子台１１Ａ，１１Ｂはシリアル伝送回路を実装した構成とする。シリアル伝送回路は、例えば、６Ｍｂｐｓ程度の高速シリアル伝送機能をもち、端子台１１Ａ，１１ＢとＣＰＵユニット１２との間の信号入出力をシリアル伝送する送受信回路を設ける。
【００２６】
このシリアル伝送を可能とするため、ＣＰＵユニット１２は、メインＣＰＵ基板１２Ａとリレー演算基板１２Ｂの他、従来のＤＩ／ＤＯ基板やＡＩ基板に代えて、１つのリモートＩ／Ｏ基板１２Ｆを設け、端子台１１Ａ，１１Ｂとは入出力対象となる端子台指定情報（入出力チャンネル指定も含む）と入出力信号とをシリアル伝送する。
【００２７】
ＣＰＵユニットと端子台との間の入出力信号電圧を変換する信号電圧変換回路は端子台側に実装し、さらに端子台側にはディジタル信号のパラレル／シリアルの相互の変換回路と、ディジタル／アナログ変換回路を実装する。
【００２８】
図２はディジタル入出力（ＤＩ／ＤＯ）回路とシリアル／パラレル変換回路の例を示す。ディジタル入力（ＤＩ）回路１３1〜１３16は、盤外からＤＣ１１０Ｖ等の強電信号で入力される１６チャンネルのオン・オフ信号をそれぞれ抵抗Ｒ、Ｒｆの分圧回路でＤＣ５Ｖなどの弱電信号に変換し、これら信号をそれぞれフォトカプラＰＣで絶縁して取り込む。Ｖは入力電圧にサージ等が含まれる場合にそれを吸収するソレスタである。パラレル／シリアル（Ｐ／Ｓ）変換回路１４は、各チャンネルの信号を１つのシリアル信号に統合し、ＣＰＵユニット側への伝送信号ＴＸ＋，ＴＸ−を生成する。
【００２９】
ディジタル出力（ＤＯ）回路１５1〜１５16は、ＤＣ５Ｖなどの弱電出力信号をフォトカプラＰＣで絶縁して取り込み、この信号をトランジスタＴｒ等でＤＣ１１０Ｖなどに電圧増幅して出力する。シリアル／パラレル（Ｓ／Ｐ）変換回路１７はＣＰＵユニット側からシリアル伝送された入力信号ＲＸ＋，ＲＸ−をパラレル信号に変換し、各ディジタル出力回路１５1〜１５16に入力する。このシリアル／パラレル変換は、チャンネル別に分離出力される。
【００３０】
図３はアナログ入力（ＡＩ）回路とパラレル／シリアル変換回路の例を示す。アナログ入力回路１８1〜１８16は、盤外からのＡＣ１１０Ｖ等の強電信号で入力される１６チャンネルの交流信号をそれぞれ補助変圧器ＴＲで降圧および絶縁して取り込み、フィルタＦＩＬでノイズ成分を除去し、サンプル／ホールド回路Ｓ／Ｈでサンプリングし、アナログ／ディジタル変換回路（Ａ／Ｄ）で１６ビット等のディジタル信号に変換して出力する。アナログ入力回路１８1〜１８16の各ディジタル出力信号はマルチプレクサ１９で時分割で、またはＣＰＵユニットからのチャンネル指定情報に従って取り込み、パラレル／シリアル（Ｐ／Ｓ）変換回路２０でシリアル信号ＴＸ＋，ＴＸ−に変換して出力する。
【００３１】
以上の構成により、端子台１１Ａ，１１ＢとＣＰＵユニット１２間の配線はシリアル信号の送受信のためのＴＸ＋、ＴＸ−、ＲＸ＋、ＲＸ−の４本のみとなり、盤内配線量を大幅に削減できる。更に、弱電回路であるので配線の線径も小さくでき、配線の引き回しが楽になる。また、端子台の中で既にシリアル伝送用の信号に変換されているため、図１０に示すような入出力モジュールやアナログ入力モジュールの設置スペースを盤内に確保することが不要となる。しかも、ＣＰＵユニット内のＤＩ／ＤＯ用基板、ＡＩ用基板も伝送信号を授受する為のリモートＩ／Ｏ基板１枚のみを実装するだけで良く、盤内のモジュール、基板の設置数とスペースを大幅に削減できる。
【００３２】
（実施形態２）
本実施形態は、２系列ユニットへの情報伝送機能を実装した端子台を提案する。図４はＣＰＵユニットを１系ＣＰＵユニット１２1と２系ＣＰＵユニット１２2とで二重化構成する場合を示す。この二重化構成は、例えば、ディジタル形保護制御装置による変電所の保護制御に、一方のＣＰＵユニット１２1が主検出を行い、他方のＣＰＵユニット１２2が事故検出を行い、両検出がなされたときに保護を行うことで、信頼性を高めた保護機能を実現する。また、一方のＣＰＵユニットを主保護手段とし、他方のＣＰＵユニットをバックアップ手段とする二重化構成のものもある。
【００３３】
このような二重化構成のディジタル形保護制御装置では、一部または全部のＤＩ情報およびＡＩ情報を盤内で２つのＣＰＵユニットに入力し、ＤＯ情報を一方のＣＰＵユニットから選択的に出力することになる。そこで、本実施形態では、各端子台１１Ａ、１１ＢとＣＰＵユニット１２1、１２2間の信号入出力をそれぞれシリアル伝送方式で伝送し、この伝送路を端子台側で分離することにより、盤内の更なる省スペース化を図る。
【００３４】
図５は、端子台１１Ａ，１１Ｂと２重化されたＣＰＵユニット１２1、１２2との間の信号入出力のためのＤＩ回路とＰ／Ｓ変換回路の例を示す。各ＤＩ回路１３1〜１３16は出力段に２つのフォトカプラＰＣ1，ＰＣ2を直列接続で設けることにより、各チャンネルの入力信号を電気的に絶縁し、１系のパラレル／シリアル変換回路１４1と２系のパラレル／シリアル変換回路１４2にそれぞれ分離して入力し、両変換回路１４1、１４2からＣＰＵユニットにそれぞれシリアル伝送する。
【００３５】
変換回路１４1、１４2にはアドレス設定用スイッチ２１1、２１2を設け、シリアル伝送対象とするＣＰＵユニットを選択可能にしている。
【００３６】
図６は、二重化構成におけるＤＯ回路とＳ／Ｐ変換回路の信号入出力回路例を示す。Ｓ／Ｐ変換回路１７1、１７2の各チャンネル出力はマルチプレクサ２２によってそれぞれ一方を選択して各ＤＯ回路１５1〜１５16のディジタル入力にする。このマルチプレクサの入力選択はＳ／Ｐ変換回路１７1、１７2に設けるアドレス設定用スイッチ２３1、２３2によって選択される。
【００３７】
図７は、二重化構成におけるＡＩ回路とＰ／Ｓ変換回路の信号入出力回路例を示す。ＡＩ回路１８1〜１８16は、図３と同様の回路の他に、Ａ／Ｄ変換回路の１６ビット出力をＡＩ回路別に１系と２系に切り替えできる論理ゲートを設ける
Ｐ／Ｓ変換回路２０1、２０2は、アドレス設定用スイッチ２４1、２４2による設定によって、ＡＩ回路１８1〜１８16の論理ゲートを切り替えることで、ＡＩ回路１８1〜１８16の１６ビット出力を時分割で論理和回路２５を介して取り込んでシリアル信号に変換する。
【００３８】
（実施形態３）
本実施形態は、盤外配線を左右両方から取り込めるようにした端子台を提案する。
【００３９】
図１０に示すように、従来は端子台の片方（左右いずれか）は盤外配線用、もう片方は盤内配線用として使用するものであった。これに対し、本発明の実施形態１になる図１に例を示すように、端子台１１Ａ，１１Ｂはシリアル伝送機能を有してＣＰＵユニット側との間の信号入出力を行う。このシリアル伝送機能を搭載した端子台１１Ａ、１１Ｂでは盤内配線用としてＴＸ＋、ＴＸ−、ＲＸ＋、ＲＸ−の４本のみを設けることで済む。
【００４０】
そこで、本実施形態では図８に端子台１１Ａ，１１Ｂを拡大した配線端子例を示すように、従来では盤内配線用として確保していた片側も盤外配線用として利用する端子台構造とする。
【００４１】
この構造により、従来の端子台２本分（図１１参照）の機能が１本（図８参照）で実現できることになり、盤内の端子台部の実装密度をほぼ倍増できる。
【００４２】
（実施形態４）
本実施形態は、アドレス設定用スイッチを端子台ＮＰ（ネームプレート）の背後で端子台本体に実装した構造の端子台を提案する。
【００４３】
図５における１６点のＤＩ回路を１ブロックとして構成したときの端子台の外形例を図９に示す。図９の（ａ）にはＮＰを付けた状態を、（ｂ）にはＮＰを外した状態を示し、アドレス設定用スイッチ２１1、２２2と、１系／２系の使用／不使用設定スペース２１3の端子台本体に設け、その操作をＮＰ２６を取り外して行う構造とする。
【００４４】
前記の実施形態２のように、複数のモジュール間で伝送を行う場合には一般的にモジュール毎に固有のアドレスを設定する必要があるが、これは盤組み立て時にメーカが実施すべき項目であり、ユーザがアドレス設定を意識する必要はないため、ユーザが装置を使用するときにはアドレス設定用スイッチは見えないようにするのが望ましい。
【００４５】
そこで、図９のように、線番等を記載する端子台ＮＰの背後にアドレス設定用スイッチを設ける構造を採用することで、ユーザに対してはスイッチを意識させず、かつメーカが設定をする場合には端子台ＮＰを外すだけで容易に設定を行うことが可能となる。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施形態を示す盤内の装置構成図。
【図２】実施形態におけるＤＩ／ＤＯ回路とＳ／Ｐ変換回路の例。
【図３】実施形態におけるＡＩ回路とＰ／Ｓ変換回路の例。
【図４】本発明の他の実施形態を示す二重化装置構成の例。
【図５】二重化装置におけるＤＩ回路とＰ／Ｓ変換回路の信号入出力回路例。
【図６】二重化装置におけるＤＯ回路とＳ／Ｐ変換回路の信号入出力回路例。
【図７】二重化装置におけるＡＩ回路とＰ／Ｓ変換回路の信号入出力回路例。
【図８】本発明の他の実施形態を示す端子台の両側を盤外配線に適用した例。
【図９】本発明の他の実施形態を示す端子台の構造例。
【図１０】従来の盤内の装置構成図。
【図１１】従来の盤内の省スペース化を図った端子台配列。
【符号の説明】
【００４７】
１１Ａ、１１Ｂ  伝送機能付き端子台
１２、１２1、１２2  ＣＰＵユニット
１２Ａ  メインＣＰＵ基板
１２Ｂ  リレー演算基板
１２Ｆ  リモートＩ／Ｏ基板
１３1、１３16  ＤＩ回路
１４、１４1、１４2、２０  Ｐ／Ｓ変換回路
１５1、１５16  ＤＯ回路
１７、１７1、１７2  Ｓ／Ｐ変換回路
１８1、１８16  ＡＩ回路
１９、２２  マルチプレクサ
２０1、２０2  Ｐ／Ｓ変換回路
２４1、２４2  アドレス設定用スイッチ
２６  端子台のネームプレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005304149.tif 000009
【図８】
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【図９】
2005304149.tif 000011
【図１０】
2005304149.tif 000012
【図１１】
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