(57)【要約】【課題】  ＭＯＳＦＥＴがよりハイパワーであり、且つ高集積化が容易な半導体装置を提供する。【解決手段】  トレンチ型のゲート４により囲われた縦型ＭＯＳＦＥＴ２を複数備える半導体装置１である。各縦型ＭＯＳＦＥＴ２は、ゲート４に囲われた低濃度ベース領域３０を備える。各縦型ＭＯＳＦＥＴ２は、低濃度ベース領域３０の表層部の第１のソース領域２１と、低濃度ベース領域３０の少なくとも表層部の高濃度ベース領域２２と、低濃度ベース領域３０の表層部の第２のソース領域２３と、の３つの領域を、この順に並んだ配置状態で備える。各縦型ＭＯＳＦＥＴ２における第１及び第２のソース領域２１，２３は相互に不連続とされ、隣り合う縦型ＭＯＳＦＥＴ２間では、相互の高濃度ベース領域２２が不連続とされ、相互のソース領域２１，２３も不連続とされている。【選択図】    図１
2005191359.tif 000002
【特許請求の範囲】
【請求項１】
複数の単位セルを備える半導体装置において、
各単位セルは、
相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、
各縦型ＭＯＳＦＥＴは、
前記ゲートに囲われた領域に低濃度ベース領域を備え、前記低濃度ベース領域の表層部に形成された第１のソース領域と、前記低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、前記低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備え、
各縦型ＭＯＳＦＥＴにおける前記第１及び第２のソース領域は相互に不連続とされ、
隣り合う縦型ＭＯＳＦＥＴ間では、相互の高濃度ベース領域が不連続とされているとともに、相互のソース領域も不連続とされていることを特徴とする半導体装置。
【請求項２】
前記３つの領域は、それぞれ平面視矩形状をなしていることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の単位セルを備える半導体装置において、
各単位セルは、
相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、
各縦型ＭＯＳＦＥＴは、
前記ゲートに囲われた領域に低濃度ベース領域を備え、前記低濃度ベース領域の表層部に形成された第１のソース領域と、前記低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、前記低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備え、
前記第１及び第２のソース領域の下側に隣接する低濃度ベース領域におけるチャネル領域の形成範囲が、前記高濃度ベース側を除く側周面に沿う領域となるように、各縦型ＭＯＳＦＥＴにおける各構成要素が配置されていることを特徴とする半導体装置。
【請求項４】
前記３つの領域は、それぞれ平面視矩形状をなし、
各縦型ＭＯＳＦＥＴにおいて、前記チャネル領域は、平面視において略コ字形状の領域に形成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
各縦型ＭＯＳＦＥＴは、前記３つの領域の平面視における並び方向が相互に等しく設定されていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
【請求項６】
隣り合う縦型ＭＯＳＦＥＴの前記高濃度ベース領域の相互の配置位置が、前記並び方向又はその直交方向において相互にオフセットされていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記並び方向に対する直交方向において隣り合う縦型ＭＯＳＦＥＴの前記高濃度ベース領域の相互の配置位置が、前記並び方向において相互にオフセットされていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記オフセットの距離は、縦型ＭＯＳＦＥＴ１個分の前記並び方向における長さの１／２に設定されていることを特徴とする請求項７に記載の半導体装置。
【請求項９】
各縦型ＭＯＳＦＥＴ間の間隔領域がＴ字状となるように各縦型ＭＯＳＦＥＴが配置されていることを特徴とする請求項１乃至８のいずれか一項に記載の半導体装置。
【請求項１０】
前記複数の単位セルのうちの一部の単位セルは、前記縦型ＭＯＳＦＥＴに代えて、該縦型ＭＯＳＦＥＴと略同一寸法の高濃度ベース領域とされていることを特徴とする請求項１乃至９のいずれか一項に記載の半導体装置。
【請求項１１】
複数の単位セルを備え、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、各縦型ＭＯＳＦＥＴは、前記ゲートに囲われた領域に低濃度ベース領域を備え、前記低濃度ベース領域の表層部に形成された第１のソース領域と、前記低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、前記低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備える半導体装置を製造する方法において、
各縦型ＭＯＳＦＥＴの相互の間隔領域に配設されるトレンチ型のゲートを形成するゲート形成工程と、
各縦型ＭＯＳＦＥＴの低濃度ベース領域を形成する低濃度ベース領域形成工程と、
各縦型ＭＯＳＦＥＴにおいて前記第１のソース領域と前記第２のソース領域とが相互に不連続となるとともに、隣り合う縦型ＭＯＳＦＥＴ間で相互のソース領域が不連続となるように、各縦型ＭＯＳＦＥＴの前記低濃度ベース領域の表層部に第１及び第２のソース領域を形成するソース領域形成工程と、
隣り合う縦型ＭＯＳＦＥＴ間で相互の高濃度ベース領域が不連続となるように、各縦型ＭＯＳＦＥＴの前記低濃度ベース領域の少なくとも表層部に高濃度ベース領域を形成する高濃度ベース領域形成工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１２】
複数の単位セルを備え、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、各縦型ＭＯＳＦＥＴは、前記ゲートに囲われた領域に低濃度ベース領域を備え、前記低濃度ベース領域の表層部に形成された第１のソース領域と、前記低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、前記低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備える半導体装置を製造する方法において、
各縦型ＭＯＳＦＥＴの相互の間隔領域に配設されるトレンチ型のゲートを形成するゲート形成工程と、
各縦型ＭＯＳＦＥＴの低濃度ベース領域を形成する低濃度ベース領域形成工程と、
各縦型ＭＯＳＦＥＴの第１及び第２のソース領域を形成するソース領域形成工程と、
各縦型ＭＯＳＦＥＴの高濃度ベース領域を形成する高濃度ベース領域形成工程と、
の４つの工程を、各縦型ＭＯＳＦＥＴの前記第１及び第２のソース領域の下側に隣接する低濃度ベース領域におけるチャネル領域の形成範囲が、前記高濃度ベース側を除く側周面に沿う領域となるように、それぞれ行うことを特徴とする半導体装置の製造方法。
【請求項１３】
前記３つの領域が、それぞれ平面視矩形状となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
【請求項１４】
各縦型ＭＯＳＦＥＴにおける前記３つの領域の平面視における並び方向が相互に等しくなるとともに、隣り合う縦型ＭＯＳＦＥＴの前記ベース領域の相互の配置位置が、前記並び方向又はその直交方向において相互にオフセットされた状態となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１５】
各縦型ＭＯＳＦＥＴにおける前記３つの領域の平面視における並び方向が相互に等しくなるとともに、前記並び方向に対する直交方向において隣り合う縦型ＭＯＳＦＥＴの前記ベース領域の相互の配置位置が、前記並び方向において相互にオフセットされた状態となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体装置の製造方法。
【請求項１６】
前記オフセットの距離は、縦型ＭＯＳＦＥＴ１個分の前記並び方向における長さの１／２に設定されていることを特徴とする請求項１５に記載の半導体装置の製造方法。
【請求項１７】
各縦型ＭＯＳＦＥＴ間の間隔領域がＴ字状となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことを特徴とする請求項１１乃至１６のいずれか一項に記載の半導体装置の製造方法。
【請求項１８】
前記複数の単位セルのうちの一部の単位セルが、前記縦型ＭＯＳＦＥＴに代えて該縦型ＭＯＳＦＥＴと略同一寸法の高濃度ベース領域となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことを特徴とする請求項１１乃至１７のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、単位セルとしての縦型ＭＯＳＦＥＴを複数備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
従来、パワーエレクトロニクス分野で用いられるデバイスとして、縦型ＭＯＳＦＥＴ、特に、トレンチゲート型ＭＯＳＦＥＴが知られている。
【０００３】
このような縦型ＭＯＳＦＥＴは、例えば、第１のソース領域と、ベース領域と、第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備え、このうち第１及び第２のソース領域は第１の導電型（例えばＮ+ソース領域）とされ、ベース領域は第１の導電型とは逆の第２の導電型（例えばＰ+ベース領域）とされている。
【０００４】
このような縦型ＭＯＳＦＥＴを単位セルとして複数備える半導体装置には、例えば、特許文献１の技術がある。
【０００５】
特許文献１の半導体装置は、セル密度を高め、オン抵抗を低減するために提案されたものであり、図２０（特許文献１の図４及び図１５）に示すように、下層のＰ+ベース領域１０１と、これに接する上層のＮ+ソース領域１０２と、がそれぞれ長尺なストライプ状に形成され、下層のＰ+ベース領域１０１が、その長手方向において間欠的にＮ+ソース領域１０２の上面に露出した状態となるように、Ｎ+ソース領域１０２及びＰ+ベース領域１０１の形状が設定されている。これにより、図２１に示すように、表層部においては、第１のＮ+ソース領域１０３と、Ｐ+ベース領域１０４と、第２のＮ+ソース領域１０５と、の３つの領域を、この順に繰り返し並んだ配置状態で備えている。
【０００６】
従って、特許文献１の場合、複数の単位セルが相互に連続的に構成されている。すなわち、隣り合う単位セル間で、Ｐ+ベース領域１０１が連続的に形成されている。また、隣り合う単位セルにおいて、Ｎ+ソース領域１０２は共通部分となっている（換言すれば、隣り合う単位セルのＮ+ソース領域１０２が相互に連続している）。
【特許文献１】特開２０００−３１４８４号公報（図４、図１５）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、特許文献１の技術の場合、上記のように、隣り合う単位セル間で、Ｐ+ベース領域１０１及びＮ+ソース領域１０２が相互に連続的に形成されているため、図２１に示すように、チャネル領域１０６がＮ+ソース領域１０２の両側部にしか形成されない。このため、十分なチャネル密度が得られず、よりハイパワーなＭＯＳＦＥＴを得ることが困難であるという問題がある。
【０００８】
また、特許文献１の技術のようなストライプトレンチ構造では、図２０及び図２１に示すように、Ｐ+ベース領域１０４の両側部には、第１のＮ+ソース領域１０３と第２のＮ+ソース領域１０５とを相互に接続する接続部１０７が配置されているため、これら接続部１０７及びＰ+ベース領域１０４の最小形成幅により集積度向上が制約されてしまうという問題もある。このため、総チャネル幅も制約されてしまい、オン抵抗低減に不利であるという問題がある。
【０００９】
また、縦型ＭＯＳＦＥＴにおいては、耐圧を越える逆バイアス電圧が加わった場合には、そのベース領域を介してアバランシェ電流を流すように設計されていることが通常である。すなわち、例えばＬ負荷スイッチング時には、大きな逆バイアス電圧がかかりやすくなるが、このように逆バイアス電圧が大きくなった場合には、アバランシェ降伏（なだれ降伏）により電流（アバランシェ電流）が流れる。
【００１０】
このため、複数の縦型ＭＯＳＦＥＴのベース領域が相互に近接していると、局所的に大電流が流れてしまい、ゲート酸化膜破壊などの問題が生じる。
【００１１】
本発明は、上記のような問題点を解決するためになされたもので、ＭＯＳＦＥＴがよりハイパワーであり、且つ高集積化が容易な半導体装置を提供することを目的とし、より好ましくは、アバランシェ電流の局所的な集中を回避することが可能な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
上記課題を解決するため、本発明の半導体装置は、複数の単位セルを備える半導体装置において、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、各縦型ＭＯＳＦＥＴは、前記ゲートに囲われた領域に低濃度ベース領域を備え、前記低濃度ベース領域の表層部に形成された第１のソース領域と、前記低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、前記低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備え、各縦型ＭＯＳＦＥＴにおける前記第１及び第２のソース領域は相互に不連続とされ、隣り合う縦型ＭＯＳＦＥＴ間では、相互の高濃度ベース領域が不連続とされているとともに、相互のソース領域も不連続とされていることを特徴としている。
【００１３】
本発明の半導体装置においては、前記３つの領域は、それぞれ平面視矩形状をなしていることが好ましい。
【００１４】
また、本発明の半導体装置は、複数の単位セルを備える半導体装置において、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、各縦型ＭＯＳＦＥＴは、前記ゲートに囲われた領域に低濃度ベース領域を備え、前記低濃度ベース領域の表層部に形成された第１のソース領域と、前記低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、前記低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備え、前記第１及び第２のソース領域の下側に隣接する低濃度ベース領域におけるチャネル領域の形成範囲が、前記高濃度ベース側を除く側周面に沿う領域となるように、各縦型ＭＯＳＦＥＴにおける各構成要素が配置されていることを特徴としている。
【００１５】
この場合、前記３つの領域は、それぞれ平面視矩形状をなし、各縦型ＭＯＳＦＥＴにおいて、前記チャネル領域は、平面視において略コ字形状の領域に形成されることが好ましい。
【００１６】
本発明の半導体装置においては、各縦型ＭＯＳＦＥＴは、前記３つの領域の平面視における並び方向が相互に等しく設定されていることが好ましい。
【００１７】
本発明の半導体装置においては、隣り合う縦型ＭＯＳＦＥＴの前記高濃度ベース領域の相互の配置位置が、前記並び方向又はその直交方向において相互にオフセットされていることが好ましい。
【００１８】
この場合、特に、前記並び方向に対する直交方向において隣り合う縦型ＭＯＳＦＥＴの前記高濃度ベース領域の相互の配置位置が、前記並び方向において相互にオフセットされていることが好ましい。
【００１９】
更に、この場合、前記オフセットの距離は、縦型ＭＯＳＦＥＴ１個分の前記並び方向における長さの１／２に設定されていることが好ましい。
【００２０】
また、本発明の半導体装置においては、各縦型ＭＯＳＦＥＴ間の間隔領域がＴ字状となるように各縦型ＭＯＳＦＥＴが配置されていることが好ましい。
【００２１】
本発明の半導体装置においては、前記複数の単位セルのうちの一部の単位セルは、前記縦型ＭＯＳＦＥＴに代えて、該縦型ＭＯＳＦＥＴと略同一寸法の高濃度ベース領域とされていることが好ましい。
【００２２】
また、本発明の半導体装置の製造方法は、複数の単位セルを備え、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、各縦型ＭＯＳＦＥＴは、前記ゲートに囲われた領域に低濃度ベース領域を備え、前記低濃度ベース領域の表層部に形成された第１のソース領域と、前記低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、前記低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備える半導体装置を製造する方法において、各縦型ＭＯＳＦＥＴの相互の間隔領域に配設されるトレンチ型のゲートを形成するゲート形成工程と、各縦型ＭＯＳＦＥＴの低濃度ベース領域を形成する低濃度ベース領域形成工程と、各縦型ＭＯＳＦＥＴにおいて前記第１のソース領域と前記第２のソース領域とが相互に不連続となるとともに、隣り合う縦型ＭＯＳＦＥＴ間で相互のソース領域が不連続となるように、各縦型ＭＯＳＦＥＴの前記低濃度ベース領域の表層部に第１及び第２のソース領域を形成するソース領域形成工程と、隣り合う縦型ＭＯＳＦＥＴ間で相互の高濃度ベース領域が不連続となるように、各縦型ＭＯＳＦＥＴの前記低濃度ベース領域の少なくとも表層部に高濃度ベース領域を形成する高濃度ベース領域形成工程と、を備えることを特徴としている。
【００２３】
或いは、本発明の半導体装置の製造方法は、複数の単位セルを備え、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、各縦型ＭＯＳＦＥＴは、前記ゲートに囲われた領域に低濃度ベース領域を備え、前記低濃度ベース領域の表層部に形成された第１のソース領域と、前記低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、前記低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備える半導体装置を製造する方法において、各縦型ＭＯＳＦＥＴの相互の間隔領域に配設されるトレンチ型のゲートを形成するゲート形成工程と、各縦型ＭＯＳＦＥＴの低濃度ベース領域を形成する低濃度ベース領域形成工程と、各縦型ＭＯＳＦＥＴの第１及び第２のソース領域を形成するソース領域形成工程と、各縦型ＭＯＳＦＥＴの高濃度ベース領域を形成する高濃度ベース領域形成工程と、の４つの工程を、各縦型ＭＯＳＦＥＴの前記第１及び第２のソース領域の下側に隣接する低濃度ベース領域におけるチャネル領域の形成範囲が、前記高濃度ベース側を除く側周面に沿う領域となるように、それぞれ行うことを特徴としている。
【００２４】
本発明の半導体装置の製造方法においては、前記３つの領域が、それぞれ平面視矩形状となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことが好ましい。
【００２５】
また、本発明の半導体装置の製造方法においては、各縦型ＭＯＳＦＥＴにおける前記３つの領域の平面視における並び方向が相互に等しくなるとともに、隣り合う縦型ＭＯＳＦＥＴの前記ベース領域の相互の配置位置が、前記並び方向又はその直交方向において相互にオフセットされた状態となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことが好ましい。
【００２６】
或いは、本発明の半導体装置の製造方法においては、各縦型ＭＯＳＦＥＴにおける前記３つの領域の平面視における並び方向が相互に等しくなるとともに、前記並び方向に対する直交方向において隣り合う縦型ＭＯＳＦＥＴの前記ベース領域の相互の配置位置が、前記並び方向において相互にオフセットされた状態となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことも好ましい。
【００２７】
この場合、前記オフセットの距離は、縦型ＭＯＳＦＥＴ１個分の前記並び方向における長さの１／２に設定されていることが好ましい。
【００２８】
また、本発明の半導体装置の製造方法においては、各縦型ＭＯＳＦＥＴ間の間隔領域がＴ字状となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことが好ましい。
【００２９】
更に、本発明の半導体装置の製造方法においては、前記複数の単位セルのうちの一部の単位セルが、前記縦型ＭＯＳＦＥＴに代えて該縦型ＭＯＳＦＥＴと略同一寸法の高濃度ベース領域となるように、前記ゲート形成工程、前記低濃度ベース領域形成工程、前記ソース領域形成工程及び前記高濃度ベース領域形成工程をそれぞれ行うことも好ましい。
【発明の効果】
【００３０】
本発明によれば、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、各縦型ＭＯＳＦＥＴは、ゲートに囲われた領域に低濃度ベース領域を備え、低濃度ベース領域の表層部に形成された第１のソース領域と、低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備え、各縦型ＭＯＳＦＥＴにおける第１及び第２のソース領域は相互に不連続とされ、隣り合う縦型ＭＯＳＦＥＴ間では、相互のベース領域が不連続とされているとともに、相互のソース領域も不連続とされているので、各縦型ＭＯＳＦＥＴの第１及び第２のソース領域の下側に隣接する低濃度ベース領域におけるチャネル領域の形成範囲が、高濃度ベース側を除く側周面に沿う領域（つまりゲートに沿った領域）となる。このため、従来技術（特許文献１）と比べてチャネル密度を大きくできるので、電流能力が向上し、各縦型ＭＯＳＦＥＴを、よりハイパワー用に適したものとすることができる。しかも、ベース領域の両側部にはソース領域を設けないため、従来技術（特許文献１）と比べて集積度向上が図れる。
【００３１】
或いは、本発明によれば、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲートにより囲われた縦型ＭＯＳＦＥＴであり、各縦型ＭＯＳＦＥＴは、ゲートに囲われた領域に低濃度ベース領域を備え、低濃度ベース領域の表層部に形成された第１のソース領域と、低濃度ベース領域の少なくとも表層部に形成された高濃度ベース領域と、低濃度ベース領域の表層部に形成された第２のソース領域と、の３つの領域を、平面視においてこの順に並んだ配置状態で備え、第１及び第２のソース領域の下側に隣接する低濃度ベース領域におけるチャネル領域の形成範囲が、高濃度ベース側を除く側周面に沿う領域（つまりゲートに沿った領域）となるように、各縦型ＭＯＳＦＥＴにおける各構成要素が配置されているので、従来技術（特許文献１）と比べてチャネル密度を大きくできる。よって、電流能力が向上し、各縦型ＭＯＳＦＥＴを、よりハイパワー用に適したものとすることができる。しかも、ベース領域の両側部にはソース領域を設けないため、従来技術（特許文献１）と比べて集積度向上が図れる。
【００３２】
また、本発明によれば、隣り合う縦型ＭＯＳＦＥＴの高濃度ベース領域の相互の配置位置が、前記並び方向又はその直交方向において相互にオフセットされているので、各高濃度ベース領域の配置が分散的となる。これにより、アバランシェ電流の局所的な集中を回避することが可能となり、優れた破壊耐量を得ることができる。
【発明を実施するための最良の形態】
【００３３】
以下、図面を参照して、本発明に係る実施形態について説明する。
【００３４】
図１は、本実施形態に係る半導体装置１における各単位セルの平面レイアウトを示す図である。また、図２（ａ）は図１のＡ−Ａ線に沿った切断端面図、図２（ｂ）は図１のＢ−Ｂ線に沿った切断端面図である。
【００３５】
図１及び図２に示すように、本実施形態に係る半導体装置１は、単位セルとして、縦型ＭＯＳＦＥＴ２を複数個備えている。
【００３６】
各縦型ＭＯＳＦＥＴ（単位セル）２は、相互の間隔領域に配設されたトレンチ型のゲート電極（ゲート）４により囲われている。つまり、各縦型ＭＯＳＦＥＴ２は、トレンチゲート型ＭＯＳＦＥＴ（ＵＭＯＳともいう）である。
【００３７】
また、各縦型ＭＯＳＦＥＴ２は、ゲート電極４に囲われた領域にＰ-ベース領域（低濃度ベース領域）３０を備えている。
【００３８】
更に、各縦型ＭＯＳＦＥＴ２は、Ｐ-ベース領域３０の表層部に形成された第１のＮ+ソース領域（第１のソース領域）２１と、Ｐ-ベース領域３０の少なくとも表層部（図１の場合、例えば、Ｐ-ベース領域３０の深さ方向の全域）に形成されたＰ+ベース領域（高濃度ベース領域）２２と、Ｐ-ベース領域３０の表層部に形成された第２のＮ+ソース領域（第２のソース領域）２３と、の３つの領域を、平面視においてこの順に並んだ配置状態で備えている。その結果、第１及び第２のＮ+ソース領域２１，２３の下側に隣接する領域はＰ-ベース領域３０のままとされている。
【００３９】
また、第１のＮ+ソース領域２１と、Ｐ+ベース領域２２と、第２のＮ+ソース領域２３と、の３つの領域は、それぞれ、平面視略矩形状をなしていて、立体形状としては、それぞれ略立方体形状をなしている。なお、図１においては、簡単のため、一部の縦型ＭＯＳＦＥＴ２に対してのみ、第１のＮ+ソース領域２１と、Ｐ+ベース領域２２と、第２のＮ+ソース領域２３と、の符号を付している。
【００４０】
また、各縦型ＭＯＳＦＥＴ２において、第１のＮ+ソース領域２１と第２のＮ+ソース領域２３とは、相互に不連続に形成されている。
【００４１】
更に、隣り合う縦型ＭＯＳＦＥＴ２間では、ゲート電極４の存在により相互のＮ+ソース領域（ソース領域；第１のＮ+ソース領域２１或いは第２のＮ+ソース領域２３）が不連続とされているととともに、相互のＰ+ベース領域（高濃度ベース領域）２２も不連続とされている。
【００４２】
なお、各縦型ＭＯＳＦＥＴ２は、例えば、３つの領域（第１のＮ+ソース領域２１、Ｐ+ベース領域２２及び第２のＮ+ソース領域２３）の平面視における並び方向Ｃ（図１、図１７参照）が相互に等しく設定されている。また、各縦型ＭＯＳＦＥＴ２は、例えば、相互に同一の寸法に形成されている。
【００４３】
そして、平面視において、並び方向Ｃに対する直交方向Ｄ（図１、図１７参照）にて隣り合う縦型ＭＯＳＦＥＴ２のＰ+ベース領域（高濃度ベース領域）２２の相互の配置位置が、並び方向Ｃにおいて相互にオフセットされている。つまり、各縦型ＭＯＳＦＥＴ２が互い違いに配置されている。具体的には、縦型ＭＯＳＦＥＴ２の並び方向Ｃにおける長さをＬとすると、このオフセットの距離は、Ｌ／２に設定されている。その結果、各縦型ＭＯＳＦＥＴ２間の間隔領域はＴ字状となっている。
【００４４】
次に、図３及び図４は、本実施形態に係る半導体装置の他の例（半導体装置４０）を示す図であり、このうち図３は半導体装置４０における各単位セルの平面レイアウトを示す図である。また、図４（ａ）は図３のＡ−Ａ線に沿った切断端面図、図４（ｂ）は図３のＢ−Ｂ線に沿った切断端面図である。
【００４５】
図３及び図４に示すように、半導体装置４０は、単位セルとして、縦型ＭＯＳＦＥＴ２の他にも、該縦型ＭＯＳＦＥＴ２と略同一寸法のＰ+ベース領域（高濃度ベース領域）３を備えている点でのみ、上記の半導体装置１と異なり、その他の点では該半導体装置１と同様に構成されている。すなわち、半導体装置４０においては、複数の単位セルのうちの一部の単位セルは、縦型ＭＯＳＦＥＴ２に代えて、該縦型ＭＯＳＦＥＴ２と略同一寸法のＰ+ベース領域３とされている。
【００４６】
次に、以上のような構成の半導体装置１、４０の製造方法について、図５乃至図１４の工程図を参照して説明する。なお、これら図５乃至図１４のうち、図５乃至図１０では簡単のため、図１及び図３のＡ−Ａ線の一部に対応する部分の切断端面のみを示している。また、図１１乃至図１４は、半導体装置１，４０の製造方法を代表して、特に半導体装置４０の製造方法を示すものであるが、これら図１１乃至図１４においては、図４と同様に、図３のＡ−Ａ線並びにＢ−Ｂ線の全長に対応する切断端面を示している。
【００４７】
先ず、図５に示すように、Ｎ+型シリコン基板（半導体基板）５の表面に、Ｎ-型エピタキシャル層６を成長させる。
【００４８】
ここで、Ｎ+型シリコン基板５は、結晶面[１００]で、Ａｓ（ヒ素）が１×１０19／ｃｍ3〜８×１０19／ｃｍ3ドープされたものが好ましく、その厚さは、例えば６インチ径ウェハの場合６００μｍ〜７００μｍである。
【００４９】
また、Ｎ-型エピタキシャル層６の厚さと不純物濃度は、ＭＯＳＦＥＴの耐圧やＯＮ抵抗特性によって決定する必要があるが、例えば、Ｐ（リン）が２×１０16／ｃｍ3程度ドープされた、厚さ約５μｍの層とする。
【００５０】
次に、図６に示すように、熱酸化により厚さ１０ｎｍ〜５０ｎｍの酸化膜（ＳｉＯ２）７を形成後、ＣＶＤにより厚さ１００〜２００ｎｍの窒化膜（Ｓｉ３Ｎ４）８及び厚さ１００ｎｍ〜２００ｎｍの酸化膜９を堆積し、これら複合膜をフォトリソグラフィー技術によりパターニングする。
【００５１】
その後、それら複合膜をマスクとしたシリコンエッチングにより、Ｎ-型エピタキシャル層６にトレンチ１０を形成する。
【００５２】
ここで、トレンチ１０の深さ、幅、隣接トレンチ間の距離は、縦型ＭＯＳＦＥＴ２の耐圧やオン抵抗特性を左右するため、最適な寸法とする必要があるが、後で形成する不純物拡散層の形成状態とも関わりがあり、ある程度の自由度もある。トレンチ１０の幅は、微細加工技術では、例えば０．５μｍ以下とすることが可能である。トレンチ１０の深さは、Ｎ-型エピタキシャル層６の厚さより浅く、後で形成するＰ型ベース層よりも深いことが好ましく、例えば１μｍ〜１．５μｍ程度とする。
【００５３】
次に、図７に示すように、前記複合膜をエッチングにより除去した後、トレンチ１０の開口部コーナー及び底部コーナーを丸める。この丸めの方法としては、例えば特開平１０−２２３８９１号広報に記載されているように、酸素雰囲気、約１１００℃でシリコン表面に犠牲酸化膜を成長した後、これをエッチング除去する方法や、例えば、Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｙｍｐｏｓｉｕｍ  Ｏｎ  Ｐｏｗｅｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ  ａｎｄ  ＩＣｓ（２０００年）に記述されているような、水素雰囲気、約９５０℃で熱処理を行う方法がある。
【００５４】
次に、図８に示すように、熱酸化により厚さ１０〜１００ｎｍのゲート酸化膜１１をＮ-型エピタキシャル層６表面及びトレンチ１０内部に形成後、ＣＶＤによりポリシリコン１２を堆積する。
【００５５】
ここで、ポリシリコン１２をトレンチ１０内に十分埋め込むため、該ポリシリコン１２の厚さはトレンチ１０の開口幅以上に設定する必要があり、例えばトレンチ１０の開口幅が０．３５μｍの場合、０．３５μｍ〜０．７μｍの厚さとする。これは、トレンチ１０の丸め処理によっては、トレンチ６の開口幅が大きくなることを考慮している。
【００５６】
また、ポリシリコン１２はゲート電極４を構成するものであるため、低抵抗であることが好ましく、堆積後にＰ（リン）やＡｓ拡散を行い高濃度Ｎ型にするか、それら不純物をドープしながら堆積する方法が用いられる。
【００５７】
次に、図９に示すように、ポリシリコン１２をエッチバックし、該ポリシリコン１２（つまりゲート電極４）がトレンチ１０の内部にのみ残るように加工する。このエッチバックは、例えば、ゲート電極４の上端がＮ-型エピタキシャル層６の表面よりも、例えば０．１μｍ〜０．３μｍ程度下がった位置となるまで行う。
【００５８】
次に、ゲート電極４上及びゲート酸化膜１１上に酸化膜をＣＶＤにより成長した後、図１０に示すように、Ｎ-型エピタキシャル層６の表面が露出するまでエッチバックする。これにより、図１０に示すように、ゲート電極４の上面側が、ゲート電極１１と一体的な酸化膜により覆われた状態となる。
【００５９】
次に、Ｎ-型エピタキシャル層６の上層部に対し、Ｂ（ボロン）或いはＢＦ2（フッ化ボロン）イオンの注入を行った後で、酸素雰囲気或いは窒素雰囲気での熱処理を行うことにより、該上層部をＰ-ベース領域（低濃度ベース領域）３０（図１１参照）に変化させる。なお、このＰ-ベース領域３０は、例えば、トレンチ１０よりも浅く形成する。
【００６０】
ここで、例えば、Ｂイオンを、３０ｋｅＶ〜８０ｋｅＶのエネルギーにてドーズ量５×１０12／ｃｍ2〜５×１０13／ｃｍ2として注入し、９５０℃〜１１５０℃、数１０分の熱処理を行うことにより、０．５μｍ〜１．５μｍ程度の深さにＰ-ベース領域３０を形成することができる。なお、熱処理の温度は、Ｐ-ベース領域３０の所望の深さに応じて適宜の値に設定する。
【００６１】
更に、このように形成したＰ型ベース領域の上層部に対し、図１１に示すようにＡｓ（ヒ素）イオンの注入を行った後で、酸素雰囲気或いは窒素雰囲気での熱処理を行うことにより、該上層部をＮ+ソース領域（ソース領域）２１，２３に変化させる。ここで、Ｎ+型ソース領域２１，２３形成のためのイオン注入の際には、所定のマスクパターンでフォトレジストマスク１３を施しておき（つまり、最終的にもＰ型（Ｐ+ベース領域２２或いはＰ+ベース領域３）となる領域上にはフォトレジストマスク１３を形成しておき）、図３（或いは図１）に示されるような平面レイアウトでＮ+ソース領域２１，２３が形成されるようにする。
【００６２】
ここで、例えば、Ａｓイオンを、３０ｋｅＶ〜１００ｋｅＶのエネルギーにてドーズ量１×１０15／ｃｍ2〜５×１０16／ｃｍ2として注入し、８００℃〜９００℃、数分〜数１０分の熱処理を行うことにより、０．１μｍ〜０．５μｍ程度の深さにＮ+ソース領域２１，２３を形成することができる。
【００６３】
次に、図１２に示すように、フォトレジストマスク１３を除去する。
【００６４】
次に、図１３に示すように、上記Ｐ型ベース領域においてＮ+ソース領域２１，２３を除く領域に対し、Ｂ（ボロン）或いはＢＦ2（フッ化ボロン）イオンの注入を行った後で、酸素雰囲気或いは窒素雰囲気での熱処理を行うことにより、該領域をＰ+ベース領域２２或いは３に変化させる。ここで、Ｐ+ベース領域２２及び３を形成するためのイオン注入の際には、所定のマスクパターンでフォトレジストマスク１４を施しておき（つまり、Ｎ+ソース領域２１，２３上にはフォトレジストマスク１４を形成しておき）、図３に示されるような平面レイアウトでＰ+ベース領域２２及び３が形成されるようにする（或いは図１に示されるような平面レイアウトでＰ+ベース領域２２が形成されるようにする）。
【００６５】
次に、図１４に示すように、フォトレジストマスク１４を除去する。
【００６６】
次に、図２及び図４に示すように、例えばＴｉ及びＴｉＮ（窒化チタン）からなるバリアメタル１５を堆積した後、該バリアメタル１５上にアルミ層１６を形成する。更に、図２及び図４に示すように、Ｎ+型シリコン基板５の裏面にドレイン電極１７を形成する。
【００６７】
以上により、図２及び図４に示すように、半導体装置１、４０を得ることができる。
【００６８】
なお、以上の製造工程において、図１３の段階での熱処理時間を短縮した場合には、例えば図１５に示すように、Ｐ+ベース領域２２及び３の深さを図１４に示す例と比べて浅く形成することができ、その結果、これらＰ+ベース領域２２及び３の下側に隣接する領域もＰ-ベース領域３０のままとなる。
【００６９】
或いは、以上の製造工程において、図１３の段階でのイオン注入は、図１６に示すようにフォトレジストマスク１４の形成を省略した状態で行うこととしても良い。ただし、この場合にＮ+ソース領域２１，２３の下層のＰ-ベース領域３０を確保するためには、Ｐ+ベース領域２２及び３形成のためのイオン注入を表層部のみに留める必要があり、例えば図１５に示す例と比べても浅いＰ+ベース領域２２及び３を形成すると良い。
【００７０】
以上のような実施形態によれば、各単位セルは、相互の間隔領域に配設されたトレンチ型のゲート電極４により囲われた縦型ＭＯＳＦＥＴ２であり、各縦型ＭＯＳＦＥＴ２は、ゲート電極４に囲われた領域にＰ-ベース領域３０を備え、更に、Ｐ-ベース領域３０の表層部に形成された第１のＮ+ソース領域（第１のソース領域）２１と、Ｐ-ベース領域３０の少なくとも表層部に形成されたＰ+ベース領域（高濃度ベース領域）２２と、Ｐ-ベース領域３０の表層部に形成された第２のＮ+ソース領域（第２のソース領域）２３と、の３つの領域を、平面視においてこの順に並んだ配置状態で備え、その結果、少なくとも第１及び第２のＮ+ソース領域２１，２３の下側に隣接する領域はＰ-ベース領域３０のままとされており、各縦型ＭＯＳＦＥＴ２における第１及び第２のＮ+ソース領域２１，２３は相互に不連続とされ、隣り合う縦型ＭＯＳＦＥＴ２間では、相互のＰ+ベース領域２２が不連続とされているとともに、相互のＮ+ソース領域（ソース領域；第１のＮ+ソース領域２１或いは第２のＮ+ソース領域２３）も不連続に形成されている。
【００７１】
これにより、図１７に示すように、各縦型ＭＯＳＦＥＴ２の第１及び第２のＮ+ソース領域２１，２３の下側に隣接するＰ-ベース領域３０におけるチャネル領域１８の形成範囲が、Ｐ+ベース領域２２に沿う領域（つまりゲート電極４に沿った領域）となる。このため、従来技術（特許文献１；図２１参照）と比べてチャネル密度を大きくできる。よって、従来技術と比べて、電流能力が向上し、各縦型ＭＯＳＦＥＴ２を、よりハイパワー用に適したものとすることができる。
【００７２】
なお、本実施形態の場合、第１のＮ+ソース領域２１と、Ｐ+ベース領域２２と、第２のＮ+ソース領域２３と、の３つの領域が、それぞれ平面視矩形状をなしているため、各縦型ＭＯＳＦＥＴ２において、チャネル領域１８は、平面視において略コ字形状の領域に形成される。
【００７３】
また、本実施形態の場合、従来技術のようなストライプトレンチ構造と比べて高集積化が図れる。しかも、Ｐ+ベース領域２２には第１及び第２のＮ+ソース領域２１，２３が存在せず、従って、Ｐ+ベース領域２２の両側部の領域にはＮ+ソース領域を設ける必要がないので、このことによっても従来技術と比べて集積度向上が図れる。よって、これらの理由により高集積化が図れることによってもチャネル密度を大きくでき、電流能力を向上できる。
【００７４】
よって、本実施形態の場合、従来技術と比べてオン抵抗を低減することができる。
【００７５】
また、並び方向Ｃに対する直交方向Ｄにおいて隣り合う縦型ＭＯＳＦＥＴ２のＰ+ベース領域２２の相互の配置位置が、並び方向Ｃにおいて相互にオフセットされているので、各Ｐ+ベース領域２２の配置が分散的となる。これにより、各Ｐ+ベース領域２２を流れるアバランシェ電流の局所的な集中を回避することが可能となり、優れた破壊耐量を得ることができる。
【００７６】
特に、本実施形態の場合、上記オフセット距離が、縦型ＭＯＳＦＥＴ２の並び方向Ｃにおける長さＬの１／２に設定されているので、各Ｐ+ベース領域２２の配置が最適化され、最も優れた破壊耐量を得ることができる。
【００７７】
ここで、本発明に係る半導体装置においては、例えば、図１８に示すように、各縦型ＭＯＳＦＥＴ２間の間隔領域が十字状となるように各縦型ＭＯＳＦＥＴ２を配置することとしても良いが、この場合には、Ｔ字状の場合と比べて、該間隔領域へのポリシリコン１２（ゲート電極４となる）の埋め込みが十分でなくなり、例えば、十字状部分の中央部１９に穴或いは窪みが形成されてしまう可能性がある。
【００７８】
そのような事情に対し、本実施形態に係る半導体装置１、４０においては、各縦型ＭＯＳＦＥＴ２間の間隔領域がＴ字状となるように各縦型ＭＯＳＦＥＴ２が配置されているので、該間隔領域へのポリシリコン１２の埋め込みを好適に行うことができ、該間隔領域に穴或いは窪みが形成されてしまう可能性を低減できる。
【００７９】
なお、上記の実施形態においては、第１及び第２のソース領域がＮ+ソース領域２１，２３であり、高濃度ベース領域がＰ+ベース領域２２、３であり、低濃度ベース領域がＰ-ベース領域３０である例を示したが、本発明はこれに限らず、各領域の導電型が上記の説明と逆となっていても良い。すなわち、第１及び第２のソース領域がＰ+ベース領域であり、高濃度ベース領域がＮ+ベース領域であり、低濃度ベース領域がＮ-ベース領域であっても良い。この場合、半導体基板はＰ+型とし、その上のエピタキシャル層はＰ-型とする。
【００８０】
また、上記においては、並び方向Ｃに対する直交方向Ｄにおいて隣り合う縦型ＭＯＳＦＥＴ２のＰ+ベース領域２２の相互の配置位置が、並び方向Ｃにおいて相互にオフセットされている例について説明したが、本発明はこれに限らず、隣り合う縦型ＭＯＳＦＥＴ２のＰ+ベース領域２２の相互の配置位置が、並び方向Ｃ又はその直交方向Ｄの何れかの方向において相互にオフセットされていれば、上記と同様にアバランシェ電流の局所的な集中を回避する効果が得られる。すなわち、例えば、図１９に示すように、隣り合う縦型ＭＯＳＦＥＴ２のＰ+ベース領域２２の相互の配置位置が、並び方向Ｃに対する直交方向Ｄにおいて相互にオフセットされていることとしても良い。なお、図１９に示す例の場合、縦型ＭＯＳＦＥＴ２の直交方向Ｄにおける幅をＷとすると、オフセットの距離は、Ｗ／２に設定することが好ましい。また、図１９に示す例の場合、各縦型ＭＯＳＦＥＴ２のＰ+ベース領域２２を細長いスリットパターンのフォトレジストにより一括して形成することができる（対して、図１、図３及び図１７に示す例の場合には、各Ｐ+ベース領域２２は、ホール状のフォトレジストパターンにより形成する）。
【図面の簡単な説明】
【００８１】
【図１】本発明の実施形態に係る半導体装置における平面レイアウトを示す図である。
【図２】図１の半導体装置の切断端面図であり、このうち（ａ）は図１のＡ−Ａ切断端面を、（Ｂ）は図１のＢ−Ｂ切断端面を、それぞれ示す。
【図３】本発明の実施形態に係る半導体装置の他の例の平面レイアウトを示す図である。
【図４】図３の半導体装置の切断端面図であり、このうち（ａ）は図３のＡ−Ａ切断端面を、（Ｂ）は図３のＢ−Ｂ切断端面を、それぞれ示す。
【図５】図１及び図３の半導体装置の製造方法を説明するための切断端面図である。
【図６】図１及び図３の半導体装置の製造方法を説明するための切断端面図である。
【図７】図１及び図３の半導体装置の製造方法を説明するための切断端面図である。
【図８】図１及び図３の半導体装置の製造方法を説明するための切断端面図である。
【図９】図１及び図３の半導体装置の製造方法を説明するための切断端面図である。
【図１０】図１及び図３の半導体装置の製造方法を説明するための切断端面図である。
【図１１】図３の半導体装置の製造方法を説明するための切断端面図である。
【図１２】図３の半導体装置の製造方法を説明するための切断端面図である。
【図１３】図３の半導体装置の製造方法を説明するための切断端面図である。
【図１４】図３の半導体装置の製造方法を説明するための切断端面図である。
【図１５】本発明の実施形態に係る半導体装置の変形例を示す切断端面図である。
【図１６】本発明の実施形態に係る製造方法の変形例を説明するための切断端面図である。
【図１７】図１及び図３の部分拡大図である。
【図１８】単位セル間隔を十字路状とした例の平面レイアウトを示す図である。
【図１９】単位セルの平面レイアウトの他の例を示す図である。
【図２０】従来の半導体装置を示す斜視図である。
【図２１】図２０の半導体装置の平面レイアウトを示す図である。
【符号の説明】
【００８２】
１    半導体装置
２    縦型ＭＯＳＦＥＴ
２１  第１のＮ+ソース領域（第１のソース領域）
２２  Ｐ+ベース領域（高濃度ベース領域）
２３  第２のＮ+ソース領域（第２のソース領域）
３    ベース領域（縦型ＭＯＳＦＥＴと略同一寸法の高濃度ベース領域）
４    ゲート電極（トレンチ型のゲート）
１８  チャネル領域
３０  Ｐ-ベース領域（低濃度ベース領域）
４０  半導体装置
【図１】
2005191359.tif 000003
【図２】
2005191359.tif 000004
【図３】
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【図４】
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【図５】
2005191359.tif 000007
【図６】
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【図７】
2005191359.tif 000009
【図８】
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【図９】
2005191359.tif 000011
【図１０】
2005191359.tif 000012
【図１１】
2005191359.tif 000013
【図１２】
2005191359.tif 000014
【図１３】
2005191359.tif 000015
【図１４】
2005191359.tif 000016
【図１５】
2005191359.tif 000017
【図１６】
2005191359.tif 000018
【図１７】
2005191359.tif 000019
【図１８】
2005191359.tif 000020
【図１９】
2005191359.tif 000021
【図２０】
2005191359.tif 000022
【図２１】
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【手続補正書】
【提出日】平成16年1月13日(2004.1.13)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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