(57)【要約】【課題】  ｎ−エピタキシャル層にｐ＋型半導体層を設けたショットキーバリアダイオードは、ＩＲを考慮することなく低ＶＦを実現できるが、通常のショットキーバリアダイオードと比較するとＶＦが一般的に高い。ショットキー金属層を適宜選択するとＶＦの低減は可能であるが、さらなる低減には限界があった。一方ｎ−型半導体層の比抵抗を低減するとＶＦは実現できるが、耐圧が劣化する問題があった。【解決手段】  所定の耐圧が確保できる第１ｎ−型半導体層上に、比抵抗の低い第２ｎ−型半導体層を積層する。ｐ＋型半導体領域は、第２ｎ−型半導体層と同等かそれより若干深くする。これにより空乏層のピンチオフによりＩＲを抑制できるショットキーバリアダイオードにおいてＶＦを低減し、所定の耐圧を確保できる。【選択図】    図１
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【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該基板上に設けられた第１の一導電型半導体層と、
前記第１の一導電型半導体層上に設けられ、該第１の一導電型半導体層より低い比抵抗を有する第２の一導電型半導体層と、
前記第１および第２の一導電型半導体層に複数設けられた逆導電型半導体領域と、
前記逆導電型半導体層および前記第２の一導電型半導体層の表面に設けられ、少なくとも該第２の一導電型半導体層表面とショットキー接合を形成する金属層とを具備し、
互いに隣り合う前記逆導電型半導体領域は、逆方向の電圧印加時に該逆導電型半導体領域から延びる空乏層がピンチオフする距離で離間して配置することを特徴とする半導体装置。
【請求項２】
前記逆導電型半導体領域は、前記第２の一導電型半導体層を貫通して前記第１の一導電型半導体層に達して設けられることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第２の一導電型半導体層の厚みは、前記逆導電型半導体領域の深さと同等か若干浅いことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の一導電型半導体層は、所定の耐圧が確保できる比抵抗を有することを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記逆導電型半導体領域は、前記第１および第２の一導電型半導体層に設けたトレンチに逆導電型の半導体材料を埋設してなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記逆導電型半導体領域は、前記第１および第２の一導電型半導体層に逆導電型不純物を拡散した領域であることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特にショットキーバリアダイオードの低ＶＦ低ＩＲ特性を向上する半導体装置に関する。
【背景技術】
【０００２】
図７には、従来のショットキーバリアダイオードＤ２、Ｄ３の断面図を示す。
【０００３】
図７（Ａ）のショットキーバリアダイオードＤ２は、ｎ＋型半導体基板３１上にｎ−型半導体層３２を積層し、ショットキーバリアダイオードＤ２の逆方向電圧印加時の耐圧を確保するガードリング３４を周辺に設け、半導体層３２表面とショットキー接合を形成するＭｏ等のショットキー金属層３６を設ける。
【０００４】
ショットキー金属層３６上には、アノード電極３７を設け、基板３１裏面にはカソード電極３８を設ける。順方向電圧印加時には電流が流れ、逆方向電圧印加時にはショットキー障壁により電流は流れない。
【０００５】
ショットキーバリアダイオードＤ２の立ち上がり電圧となる順方向電圧ＶＦや逆方向電圧印加時のリーク電流ＩＲは、ショットキー金属層３６と半導体層３２表面とのショットキー接合で得られる仕事関数差（以下φＢｎと称する）により決定する。一般的に、φＢｎが高ければＶＦは高くなり、ＩＲは下がるトレードオフの関係にある。
【０００６】
そこで、図７（Ｂ）に示す構造のショットキーバリアダイオードＤ３も知られている。
【０００７】
ショットキーバリアダイオードＤ３は、ｎ＋型半導体基板２１上にｎ−型半導体層２２を積層する。ｎ−型半導体層２２の比抵抗は、例えば４０Ｖ系の装置であれば１Ω・ｃｍ程度である。
【０００８】
その半導体層２２にｐ＋型不純物を拡散するなどして複数のｐ＋型領域２３を設ける。互いに隣接するｐ＋型領域２３の間隔は、空乏層がピンチオフする距離である。
【０００９】
また、ショットキーバリアダイオードＤ３の逆方向電圧印加時の耐圧を確保するため、全てのｐ＋型領域２３外周を囲んでｐ＋型不純物を拡散するなどしたガードリング２４が設けられる。ガードリング２４の内側に配置されたｐ＋型領域２３の全ておよび半導体層２２表面がショットキー金属層２６とコンタクトする。
【００１０】
ショットキー金属層２６は、例えばＭｏ等であり、半導体層２２表面とショットキー接合を形成する。このショットキー金属層２６の上にアノード電極２７として例えばＡｌ層等を設け、ｎ＋型半導体基板２１裏面には、カソード電極２８を設ける。
【００１１】
この場合、ショットキー金属層２６は擬似的なｐ型領域と考えることができるので、ショットキー金属層２６およびｐ＋型領域２３は連続したｐ型領域と見なすことができる。
【００１２】
ショットキーバリアダイオードＤ３は順方向電圧を印加すると電流が流れる。一方逆方向電圧を印加すると、ｐ＋型領域２３およびショットキー金属層２６と、ｎ−型半導体層２２とのｐｎ接合により空乏層が広がる。またこのとき、ショットキー金属層２６の種類に応じたリーク電流が半導体層２２とショットキー金属層２６との界面で発生する。
【００１３】
しかし、ｐ＋型領域３は空乏層が広がってピンチオフする離間距離でそれぞれ配置されているので、空乏層により界面で発生したリーク電流が抑制されカソード電極２８側への漏れを防ぐことができるものである。
【００１４】
つまり、所定の順方向電圧ＶＦを得られる特性を保持しつつ、逆方向電圧（ＶＲ）が増加することによるリーク電流（ＩＲ）の増加を抑制することができる（例えば、特願２００２−２８５６５１明細書参照。）。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、同じチップサイズ（ショットキー接合面積）で比較すると、ショットキーバリアダイオードＤ２（図７（Ａ））よりショットキーバリアダイオードＤ３の方が、実際のショットキー接合領域（ｎ−型半導体層の面積）が少ない。
【００１６】
一般に、ｎ−型半導体層の比抵抗およびショットキー金属層が同じ場合、ショットキー接合面積が小さいと、順方向電圧ＶＦは高くなる。
【００１７】
また、ショットキーバリアダイオードＤ３では隣り合うｐ＋領域２３間のｎ−型半導体層が電流経路となるので、ｎ−型半導体層の上方の領域においてはショットキーバリアダイオードＤ２より抵抗が高くなってしまう（図８（Ａ））。
【００１８】
すなわち、チップサイズおよびｎ−型半導体層の比抵抗ρ１およびショットキー金属層が同じ場合、ショットキーバリアダイオードＤ３の構造にすることによりＶＦが高くなってしまうことになる。
【００１９】
そこで、ｎ−型半導体層２２の比抵抗ρ１を下げることにより狭い電流経路の抵抗値を低減し、低ＶＦ化を図ることが考えられる。しかし、この方法では、耐圧を決定するｐ＋型領域２３下方のｎ−型半導体層２２の比抵抗も下がることになる。従って空乏層の延びが不十分となり、所定の耐圧が確保できない問題があった（図８（Ｂ））。
【課題を解決するための手段】
【００２０】
本発明は、かかる課題に鑑みてなされ、第１に、一導電型半導体基板と、該基板上に設けられた第１の一導電型半導体層と、前記第１の一導電型半導体層上に設けられ、該第１の一導電型半導体層より低い比抵抗を有する第２の一導電型半導体層と、前記第１および第２の一導電型半導体層に複数設けられた逆導電型半導体領域と、前記逆導電型半導体層および前記第２の一導電型半導体層の表面に設けられ、少なくとも該第２の一導電型半導体層表面とショットキー接合を形成する金属層とを具備し、互いに隣り合う前記逆導電型半導体領域は、逆方向の電圧印加時に該逆導電型半導体領域から延びる空乏層がピンチオフする距離で離間して配置することにより解決するものである。
【００２１】
また、前記逆導電型半導体領域は、前記第２の一導電型半導体層を貫通して前記第１の一導電型半導体層に達して設けられることを特徴とするものである。
【００２２】
また、前記第２の一導電型半導体層の厚みは、前記逆導電型半導体領域の深さと同等か若干浅いことを特徴とするものである。
【００２３】
また、前記第１の一導電型半導体層は、所定の耐圧が確保できる比抵抗を有することを特徴とするものである。
【００２４】
また、前記逆導電型半導体領域は、前記第１および第２の一導電型半導体層に設けたトレンチに逆導電型の半導体材料を埋設してなることを特徴とするものである。
【００２５】
また、  前記逆導電型半導体領域は、前記第１および第２の一導電型半導体層に逆導電型不純物を拡散した領域であることを特徴とするものである。
【発明の効果】
【００２６】
本発明によれば、順方向電圧印加時に狭い電流経路となるｐ＋型半導体領域３間の第２ｎ−型半導体層の比抵抗が低いので、順方向電圧印加時のＶＦ−ＩＦ特性の傾きを急峻にしてＶＦ順方向電圧ＶＦを低減することができる。さらに、耐圧を決定するｐ＋型半導体領域３下方の第１ｎ−型半導体層の比抵抗は所定の耐圧を確保できる値にすることができる。すなわち、所定の耐圧を確保しつつ、ＶＦを低減することができる。
【００２７】
また、さらに高耐圧化を進める場合は、第１ｎ−型半導体層１１の比抵抗ρ１を大きくすればよい。第２ｎ−型半導体層１２は所定のＶＦ特性が得られる比抵抗ρ２を保持できるので、高耐圧化に有利となる。
【発明を実施するための最良の形態】
【００２８】
本発明の実施の形態を図１から図５を用いて詳細に説明する。
【００２９】
図１には、本発明のショットキーバリアダイオードを示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線の断面図である。尚、図１（Ａ）では基板表面のショットキー金属層およびアノード電極を省略している。
【００３０】
本発明のショットキーバリアダイオードＤ１は、一導電型半導体基板１０と、第１の一導電型半導体層１１と、第２の一導電型半導体層１２と、逆導電型半導体領域３と、高濃度不純物領域４と、ショットキー金属層９とから構成される。
【００３１】
基板は、ｎ＋型シリコン半導体基板１０上に例えばエピタキシャル成長などにより第１ｎ−型半導体層１１を積層し、さらにその上層に第２ｎ−型半導体層１２を積層したものである。また、第２ｎ−型半導体層１２は、第１ｎ−型半導体層１１の上層部分にイオン注入し、不純物濃度を上げることにより第２ｎ−型半導体層１２としたものでもよい。
【００３２】
第１ｎ−型半導体層１１は、所定の耐圧を確保するため、例えば耐圧が４０Ｖのショットキーバリアダイオードであれば１Ω・ｃｍ程度の比抵抗ρ１を有する。
【００３３】
第２ｎ−型半導体層１２は、第１ｎ−型半導体層１２より低い例えば０．５Ω・ｃｍ程度の比抵抗ρ２を有する。
【００３４】
第１ｎ−型半導体層１１および第２ｎ−半導体層１２には複数のｐ＋型半導体領域３を設ける。ｐ＋型半導体領域３は、例えば開口幅（対角線幅）１μｍの正六角形状を有し、それぞれ１μｍ〜１０μｍ程度で離間されてｎ−半導体層１１、１２に多数個設けられる。この距離はショットキーバリアダイオードＤ１に逆方向電圧を印加した場合に空乏層がピンチオフする距離である。後に詳述するが、互いに隣接するｐ＋型半導体領域３は等間隔で配置する必要からその形状は正六角形状が望ましい。
【００３５】
ｐ＋型半導体領域３は、第２ｎ−型半導体層１２を貫通し、第１ｎ−型領域１１に達するように設ける。後述するが所定の耐圧の確保と低ＶＦ化を図るため、第２ｎ−型半導体層１２の厚みが、ｐ＋型半導体領域３の深さと同等か若干浅くなる程度とする。ｐ＋型半導体領域３の深さは例えば１μｍ程度とする。
【００３６】
また、ｐ＋型半導体領域３は、例えばトレンチ内にｐ＋型不純物を含むポリシリコンを埋設した領域である。
【００３７】
ガードリング４は、ショットキーバリアダイオードの逆方向電圧印加時の耐圧を確保するため、全てのｐ＋型半導体領域３外周を囲んで設けられたｐ＋型の高濃度不純物領域である。このガードリング４は、その一部をショットキー金属層９とコンタクトさせる必要からマスクの合わせずれを考慮して２０μｍ程度の幅で設けられる。ガードリング４内側のｎ−型半導体層１２表面が、ショットキー金属層９とショットキー接合を形成する。
【００３８】
ガードリング４は耐圧に応じてｐ＋型半導体領域３と同等またはそれより深く設ける。本実施形態では高い耐圧を確保するため、ｐ＋型半導体領域３より深く、ｐ＋型不純物をイオン注入および拡散して設ける。また、ガードリング４はｐ＋型半導体領域３と同様にトレンチにｐ＋型ポリシリコンを埋設した領域であってもよい。
【００３９】
ショットキー金属層９は、例えばＭｏ等であり、ｎ−型半導体層１２およびすべてのｐ＋型半導体領域３とコンタクトし、ｎ−型半導体層１２とはショットキー接合を形成する。このショットキー金属層９の上にカソード電極１４として例えばＡｌ層等を設け、ｎ＋型半導体基板１裏面には、アノード電極１３を設ける。
【００４０】
図２には、ｐ＋型半導体領域３部分の拡大断面図を示す。図２（Ａ）は順方向電圧印加時の様子であり、図２（Ｂ）は逆方向電圧印加時の様子である。
【００４１】
図２（Ａ）のように、順方向電圧印加時には電流が流れるが、このとき、狭い電流経路となるｐ＋型半導体領域３間の第２ｎ−型半導体層１２は、低い比抵抗ρ２を有する。従って、狭い電流経路の抵抗が低減できるため、順方向電圧ＶＦを低減することができる。尚、ｐ＋型半導体領域３の下方は比抵抗の高い第１ｎ−型半導体層１１であるが電流経路とそして十分広いので、それほど影響はない。
【００４２】
一方、図２（Ｂ）の如く、ショットキーバリアダイオードＤ１の逆方向電圧印加時には、ｐ＋型半導体領域３およびショットキー金属層９と、第２ｎ−型半導体層１２とのｐｎ接合によりｐ＋型半導体領域３間のｎ−型半導体層１１、１２に破線のごとく空乏層５０が広がる。
【００４３】
前述のようにｐ＋型半導体領域３はそれぞれ所定の間隔で均等に離間されて配置されている。この所定の距離とは、逆方向電圧印加時にｐ＋型半導体領域３から第２ｎ−型半導体層１２に広がる空乏層５０がピンチオフする距離である。すなわちｐ＋型半導体領域３間の第２ｎ−型半導体層１２は空乏層５０により埋め尽くされる。
【００４４】
また、耐圧を決定するｐ＋型半導体領域３下方の第１ｎ−型半導体層１１は、所定の耐圧が確保できる比抵抗（例えば１Ω・ｃｍ）であり、空乏層５０を十分に広げることができる。
【００４５】
すなわち、順方向電圧印加時に狭い電流経路となる第２ｎ−型半導体層１２の比抵抗ρ２を、第１ｎ−型半導体層１１より低くすることで低ＶＦ化を図ることができる。さらに、ｐ＋型半導体領域３下方の第１ｎ−型半導体層１１は高い比抵抗ρ１を有するので、逆方向電圧印加時に所定の耐圧を十分確保することができる。
【００４６】
なお、ｐ＋型半導体領域３の深さは、第２ｎ−型半導体層１２と同等か若干深くする。比抵抗の低い領域（第２ｎ−型半導体層１２）が浅すぎると、低抵抗の電流経路が短くなるので十分ＶＦを低減することができない。また、比抵抗の低い領域が深すぎると、逆方向電圧印加時にｐ＋型半導体領域３の下方の空乏層の延びが十分でなくなり、耐圧が劣化するためである。
【００４７】
ここで、ｐ＋型半導体領域３の形状は、逆方向電圧印加時に空乏層５０が均等に広がって半導体層１２を埋め尽くせるよう、各々均等な離間距離で配置されることが必要であるので、正六角形状が最適である（図１（Ａ）参照）。尚、一箇所でも空乏層の広がりが不足するところがあるとそこからカソード電極側へ電流が漏れるので、全てのｐ＋型半導体領域３間において、逆方向電圧印加時に空乏層５０の広がりで埋め尽くされる距離が確保できるのであれば、ｐ＋型半導体領域３の形状は正六角形状に限らない。
【００４８】
また、Ｐ＋型半導体領域３の離間距離がある程度確保できる場合は、正六角形状に開口されたマスクを用いて第１および第２ｎ−型半導体層１１、１２にＰ＋型不純物をイオン注入して拡散した拡散領域でもよい。しかし、離間距離が狭い場合は不純物拡散領域では横方向への広がりが避けられないため、トレンチにポリシリコンを埋設したＰ＋型半導体領域３を採用する方が好ましい。
【００４９】
ショットキーバリアダイオードＤ１の低ＶＦ化は、装置全体の抵抗の低減で実現できる。図２（Ａ）の如く、ショットキーバリアダイオードＤ３の抵抗のほとんどは、チップサイズ（Ｓ１）×比抵抗ρ１×第１ｎ−型半導体層１１厚み（ｔ１）＋（Ｓ１×第２ｎ−型半導体層１２の面積割合）×比抵抗ρ２×第２ｎ−型半導体層１２厚み（ｔ２）で与えられる。
【００５０】
すなわち、本実施形態では比抵抗ρ２を低くすることにより、チップサイズ、耐圧、リーク電流の値を変動させずに、ショットキーバリアダイオードＤ１の抵抗を低減し、低ＶＦ化を実現できるものである。
【００５１】
図３には、本実施形態のＶＦ−ＩＦ特性を示す。実線ａは本実施形態のショットキーバリアダイオードＤ１の特性であり、点線は図７（Ｂ）に示した従来のショットキーバリアダイオードＤ３の特性である。
【００５２】
同一のショットキー金属層を採用した場合、従来点線であった特性が本実施形態では実線ａの特性になる。すなわち、本実施形態ではＩＦ−ＶＦの傾きを急峻にして低ＶＦ化を図ることができる。ここで、既述のごとく、φＢｎを低減するとＶＦを低減できるので、ショットキー金属層９として更にφＢｎの低いものを採用すると、実線ｂ、実線ｃのごとく、順方向の立ち上がり電圧（ＶＦｂ０、ＶＦｃ０）を低減することができる。
【００５３】
また、φＢｎの低い金属層を採用することで、リーク電流ＩＲは増加するが、ｐ＋型半導体領域３から延びる空乏層によりその増加が抑制できる。
【００５４】
次に、図４から図６を用いて本発明のショットキーバリアダイオードの製造方法の一例を説明する。
【００５５】
図４（Ａ）の如く、ｎ＋型半導体基板１０に例えばエピタキシャル成長などにより、比抵抗が例えば１Ω・ｃｍ程度の第１ｎ−型半導体層１１を積層する。その上層に更にエピタキシャル成長（またはイオン注入）などにより、比抵抗が例えば０．５Ω・ｃｍ程度の第２ｎ−型半導体層１２を積層する。
【００５６】
酸化膜（不図示）を全面に生成する。また、図示は省略するが基板の最外周は、酸化膜を開口してｎ＋型不純物をデポジション後拡散し、アニュラーリングを形成する。
【００５７】
図４（Ｂ）の如く、耐圧を確保するためのガードリング４を、ｐ＋型不純物のイオン注入および拡散により形成する。ガードリング４はｐ＋型半導体領域３周囲を囲むように形成され、その深さは耐圧に応じてｐ＋型半導体領域３と同等かそれより深く形成する。
【００５８】
ガードリング４もショットキー金属層とコンタクトする必要があるため、マスクの合わせずれを考慮してある程度（例えば２０μｍ程度）の幅が必要となる。拡散領域であるので、断面形状でみると底部付近の曲率が緩和でき、この部分の電界集中を抑制でき、高耐圧の機種には適切である。
【００５９】
つぎに、図４（Ｃ）では、開口幅（対角線幅）１μｍ程度の六角形状に開口したマスクを用いて、第１ｎ−半導体層１１および第２ｎ−型半導体層１２に複数のトレンチ５を形成する。トレンチ５は、第２ｎ−型半導体層１２を貫通し、第１ｎ−型半導体層１１に達するように形成する。但し、耐圧の確保および低ＶＦ化を図る目的から、第２ｎ−型半導体層１２が、ｐ＋型半導体領域と同等か若干浅くなるように形成する。
【００６０】
図５（Ａ）では、全てのトレンチ５にｐ＋型不純物が導入されたポリシリコンを埋設する。すなわち全面にノンドープのポリシリコンを堆積後、ｐ＋型不純物を導入し（または、ｐ＋型不純物が導入されたポリシリコンを堆積し）、その後、全面をエッチバックしてトレンチ５にポリシリコンを埋設してｐ＋型半導体領域３を形成する。ｐ＋型半導体領域３は、逆方向電圧印加時に空乏層で半導体層１２が完全に埋め尽くされる幅をもってそれぞれ均等に離間して配置される。
【００６１】
なお、図示は省略するが、本実施形態ではｐ＋型半導体領域３は拡散領域であってもよい。その場合は、開口幅（対角線幅）１μｍ程度の六角形状に開口したマスクを用いて、ｐ＋型不純物のイオン注入および拡散により、ｐ＋型半導体領域３を形成する。この場合も、第２ｎ−型半導体層１２を貫通し、第１ｎ−型半導体層１１に達するように形成する。
【００６２】
図５（Ｂ）ではこれまでの拡散工程などにより全面に付着した酸化膜を除去し、全てのｐ＋型半導体領域３とｎ−型半導体層１２表面を露出する。また、ＣＶＤ法により酸化膜を形成し、ガードリング４もショットキー金属層をコンタクトさせるため、その一部を露出させる。すなわち、ガードリング４の一部を含んで、ガードリング４の内側の酸化膜８をエッチングにより除去し、ショットキー金属層９とのコンタクト領域を露出する。
【００６３】
そして例えばＭｏ等のショットキー金属層９を蒸着する。少なくともショットキー接合領域を覆う所望の形状にパターニング後、シリサイド化のために５００〜６００℃でアニール処理を行う。ここで、本実施形態では第２ｎ−型半導体層１２の比抵抗ρ２を最適化することで低ＶＦ化を図っているが、更にφＢｎの低いＴｉ、Ｎｉ、Ｃｒ等を用いると順方向の立ち上がり電圧を低減できる（図３参照）。
【００６４】
その後、カソード電極１４となるＡｌ層を全面に蒸着し、所望の形状にパターニングし、裏面には例えばＴｉ／Ｎｉ／Ａｕ等のアノード電極１３を形成し、図１に示す最終構造を得る。
【００６５】
なお、図６のごとく、ガードリング４はｐ＋型半導体領域３と同様に、トレンチにポリシリコンを埋設して形成してもよい。すなわち、ガードリング４の領域に複数のトレンチ１５を例えば１μ程度のラインアンドスペースで形成し（図６（Ａ））、ｐ＋型不純物を含むポリシリコンを埋設する。その後、熱処理により近接したトレンチからｐ＋型不純物が微量に拡散することで不純物領域が一体化し、２０μｍ程度の幅の広いガードリング４が形成できる（図６（Ｂ））。
【００６６】
また、ｐ＋型半導体領域３と同等の深さで所定の耐圧が確保できるようであれば、ｐ＋型半導体領域３のトレンチ５形成およびポリシリコンの埋設と同一工程でガードリング４を形成するとよい。
【図面の簡単な説明】
【００６７】
【図１】本発明の半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明するための断面図である。
【図３】本発明の半導体装置を説明するための特性図である。
【図４】本発明の半導体装置の製造方法を説明するための断面図である。
【図５】本発明の半導体装置の製造方法を説明するための断面図である。
【図６】本発明の半導体装置の製造方法を説明するための断面図である。
【図７】従来の半導体装置を説明するための断面図である。
【図８】従来の半導体装置を説明するための断面図である。
【符号の説明】
【００６８】
３    ｐ＋型半導体層
４    ガードリング
５    トレンチ
８    酸化膜
９    ショットキー金属層
１０    ｎ＋型半導体基板
１１    第１ｎ−型半導体層
１２    第２ｎ−型半導体層
１３  アノード電極
１４  カソード電極
１５  トレンチ
２１    ｎ＋型半導体基板
２２    ｎ−型半導体層
２３    ｐ＋型領域
２６    ショットキー金属層
２７    アノード電極
２８    カソード電極
３１    ｎ＋型半導体基板
３２    ｎ−型半導体層
３４    ｐ＋型領域
３６    ショットキー金属層
３７    アノード電極
３８    カソード電極
５０    空乏層
【図１】
2005191227.tif 000003
【図２】
2005191227.tif 000004
【図３】
2005191227.tif 000005
【図４】
2005191227.tif 000006
【図５】
2005191227.tif 000007
【図６】
2005191227.tif 000008
【図７】
2005191227.tif 000009
【図８】
2005191227.tif 000010