(57)【要約】【課題】インダクタンス負荷であってもＭＯＳＦＥＴのオフ時にタイムラグのないＭＯＳＦＥＴソリッド・ステート・リレーを提供する。【解決手段】入力回路２、フォト・ダイオードアレイ・カプラＰＤ、放電回路３および放電回路４、縦続接続したＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２、サージアブゾーバＳＡを備え、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート容量ＣＧに蓄積した電荷ＱＧＳ（＝ＣＧ＊ＶＧＳ）を放電する放電回路３，４を、それぞれゲート容量ＣＧについて独立に設け、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）の放電経路を独立させて、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）相互間の干渉を防止することができ、ＭＯＳＦＥＴのオフ時にタイムラグをなくして速やかに復帰する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＭＯＳＦＥＴを縦続接続または並列接続したＭＯＳＦＥＴソリッド・ステート・リレーにおいて、
前記ＭＯＳＦＥＴのゲート容量に蓄積した電荷を放電する放電回路を、それぞれ前記ゲート容量について独立に設けたことを特徴とするＭＯＳＦＥＴソリッド・ステート・リレー。
【請求項２】
前記放電回路は、光起電力素子のプラス側から前記ＭＯＳＦＥＴのゲートに順方向に接続したダイオードと、前記ＭＯＳＦＥＴのゲートからソースに接続した抵抗器と、から構成したことを特徴とする請求項１記載のＭＯＳＦＥＴソリッド・ステート・リレー。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳＦＥＴをスイッチング素子に用いたＭＯＳＦＥＴソリッド・ステート・リレーに係り、特に入力回路のオフ時に、インダクタンス負荷が発生する逆起電圧に起因してＭＯＳＦＥＴのゲートに発生する寄生発振を防止して速やかに放電し、ＭＯＳＦＥＴオフのタイムラグを抑制するＭＯＳＦＥＴソリッド・ステート・リレーに関する。
【０００２】
【従来の技術】
従来のＭＯＳＦＥＴソリッド・ステート・リレーにおいて、２個のＭＯＳＦＥＴを縦続接続し、２個のＭＯＳＦＥＴのゲート間およびソース間をそれぞれ接続してゲートとソース間に抵抗器を接続し、入力回路のオフ時に、２個のＭＯＳＦＥＴのゲート容量に蓄積された電荷を放電することにより、２個のＭＯＳＦＥＴを速やかにオフさせるように構成されたものが知られている。
【０００３】
図４に従来のＭＯＳＦＥＴソリッド・ステート・リレーの一構成図を示す。図４において、ＭＯＳＦＥＴソリッド・ステート・リレー５０は、入力回路５１と、フォト・ダイオードアレイ・カプラＰＤと、放電用の抵抗器Ｒと、縦続接続された２個のＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２と、サージアブゾーバＳＡとから構成され、入力端子Ａ１，Ａ２間に外部から直流電源ＶＣが印加され、出力端子Ｂ１，Ｂ２間に負荷Ｌと、交流電源ＶＡＣと、半波整流器を構成する整流ダイオードＤａおよび整流ダイオードＤｂが接続される。
【０００４】
例えば、商用電源（ＡＣ１００Ｖ、５０／６０Ｈｚ）の交流電源ＶＡＣが、半波整流器（整流ダイオードＤａ，Ｄｂ）で半波整流され、直流成分にリップル成分が重畳した脈流が負荷Ｌに印加される。
【０００５】
負荷Ｌを脈流で駆動し、あるいは停止させるためにＭＯＳＦＥＴソリッド・ステート・リレー５０が用いられる。負荷Ｌを駆動するためには、出力端子Ｂ１，Ｂ２を電気的に短絡（ショート）し、負荷Ｌの駆動を停止するためには、出力端子Ｂ１，Ｂ２を電気的に開放（オープン）する。
【０００６】
ＭＯＳＦＥＴソリッド・ステート・リレー５０は、入力回路５１が入力端子Ａ１，Ａ２から印加される直流電源ＶＣにより、入力電圧ＶＩをオン（ＯＮ）またはオフ（ＯＦＦ）に制御し、フォト・ダイオードアレイ・カプラＰＤに供給する。
【０００７】
フォト・ダイオードアレイ・カプラＰＤは、発光ダイオードと、起電力素子であるダイオードアレイとから構成され、入力回路５１がオン（ＯＮ）で、発光ダイオードに入力電圧ＶＩ（ＯＮ）が印加されると、ダイオードアレイに起電圧が発生（アノード側がプラス）される。
【０００８】
スイッチング素子であるＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２は、それぞれゲート（Ｇ）間、ソース間（Ｓ）間が接続され、ゲート（Ｇ）がダイオードアレイのアノード側（プラス側）、ソース（Ｓ）がダイオードアレイのカソード側（マイナス側）に接続されて起電圧がゲート・ソース間電圧ＶＧＳとして印加される。なお、ＭＯＳＦＥＴは、構成上、ゲート（Ｇ）−ソース（Ｓ）間にゲート容量ＣＧが形成され、ゲート容量ＣＧに電荷ＱＧＳ（＝ＣＧ＊ＶＧＳ）が蓄積されるが、ＭＯＳＦＥＴ−Ｑ１，Ｑ２のゲート（Ｇ）、ソース間（Ｓ）間がそれぞれ接続（並列接続）されているので、共通のゲート容量が２倍の２ＣＧとなるため、蓄積される電荷ＱＧＳも２倍（＝２ＣＧ＊ＶＧＳ）となる。
【０００９】
入力電圧ＶＩがＯＮ時には、それぞれＭＯＳＦＥＴ−Ｑ１，Ｑ２のドレイン（Ｄ）−ソース（Ｓ）間がＯＮ状態となり、ＭＯＳＦＥＴ−Ｑ１のドレイン（Ｄ）が接続される出力端子Ｂ１と、ＭＯＳＦＥＴ−Ｑ２のドレイン（Ｄ）が接続される出力端子Ｂ２との間が短絡（ショート）される。
【００１０】
ＭＯＳＦＥＴ−Ｑ１，Ｑ２がＯＮとなって出力端子Ｂ１，Ｂ２が短絡（ショート）状態になると、直流成分にリップル成分が重畳した脈流が負荷Ｌに印加され、負荷Ｌが駆動状態となる。
【００１１】
一方、入力回路５１がオフ（ＯＦＦ）で、発光ダイオードの入力電圧ＶＩがＯＦＦ状態になると、ダイオードアレイに発生した起電圧が消滅する。
【００１２】
抵抗器Ｒは、ＭＯＳＦＥＴ−Ｑ１，Ｑ２の並列接続されたゲート（Ｇ）−ソース（Ｓ）間に接続されて放電抵抗を形成し、入力電圧ＶＩがＯＦＦ時に、ＭＯＳＦＥＴ−Ｑ１，Ｑ２の共通ゲート容量２ＣＧに蓄積された電荷ＱＧＳ（＝２ＣＧ＊ＶＧＳ）を時定数τ（＝２ＣＧ＊Ｒ）で指数関数的（ｅｘｐｏｎｅｎｔｉａｌ）に放電させ、ゲート・ソース間電圧ＶＧＳを急激に低下させてＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２をオフ状態にする。
【００１３】
ＭＯＳＦＥＴ−Ｑ１，Ｑ２がＯＦＦになり、出力端子Ｂ１，Ｂ２が開放（オープン）状態になると、負荷Ｌに印加されていた直流成分にリップル成分が重畳した脈流が停止され、負荷Ｌが駆動停止状態となる。
【００１４】
このように、従来ＭＯＳＦＥＴソリッド・ステート・リレー５０は、入力電圧ＶＩがＯＮになると直ちに負荷Ｌが駆動され、入力電圧ＶＩがＯＦＦになると直ちに負荷Ｌが駆動停止される。
【００１５】
なお、ＭＯＳＦＥＴ−Ｑ１，Ｑ２のゲート（Ｇ）−ソース（Ｓ）間を並列接続してゲート（Ｇ）−ソース（Ｓ）間に抵抗器Ｒを接続し、共通ゲート容量２ＣＧに蓄積された電荷ＱＧＳ（＝２ＣＧ＊ＶＧＳ）を放電させる方式を用いた従来のＭＯＳＦＥＴソリッド・ステート・リレー５０は、本出願人が製品に採用しているものである。また、特許公開公報等を検索した結果、従来の技術に近い文献として「特許文献１」がある。
【００１６】
【特許文献１】
特開平５−２６８０４２号公報
【００１７】
【発明が解決しようとする課題】
従来のＭＯＳＦＥＴソリッド・ステート・リレー５０は、縦続接続した２個のＭＯＳＦＥＴ−Ｑ１，Ｑ２のゲート（Ｇ）−ソース（Ｓ）間を並列接続してゲート（Ｇ）−ソース（Ｓ）間に放電用の抵抗器Ｒを接続して、負荷Ｌを駆動／停止する構成のため、負荷Ｌがインダクタンス負荷の場合には、ＭＯＳＦＥＴ−Ｑ１，Ｑ２のオフするまでの過渡状態（オン状態→オフ状態への過程）、インダクタンス負荷の影響、共通ゲート容量２ＣＧ、放電用の抵抗器Ｒ等により、系全体でループゲインが１の条件を満足して寄生発振を起こし、ＭＯＳＦＥＴ−Ｑ１，Ｑ２のオフ時にタイムラグを発生する虞がある。
【００１８】
図５にタイムラグを発生した波形図を示す。（ａ）に入力電圧ＶＩ波形、（ｂ）図にゲート・ソース間電圧ＶＧＳ波形、（ｃ）図に出力電圧ＶＯ波形を示す。入力電圧ＶＩがＯＮからＯＦＦに移行した場合、ゲート・ソース間電圧ＶＧＳが高周波の寄生発振をＴＸ期間発生し、この寄生発振を発生している期間だけ、出力電圧ＶＯがＯＮとＯＦＦの間の電圧であり、ゲート・ソース間電圧ＶＧＳがＯＦＦになって出力電圧ＶＯにインダクタンス負荷Ｌに伴う逆起電圧ＶＲがＴＬ期間発生した後にＯＦＦ状態となる。
【００１９】
ゲート・ソース間電圧ＶＧＳに寄生発振が発生するＴＸ期間、出力電圧ＶＯがＯＦＦにならず、ＭＯＳＦＥＴ−Ｑ１，Ｑ２にタイムラグが発生する。
【００２０】
ＭＯＳＦＥＴ−Ｑ１，Ｑ２のオフ時のタイムラグにより、ＭＯＳＦＥＴソリッド・ステート・リレー５０の復帰が遅れ、制御対象（負荷Ｌ）の動作に影響を及ぼす課題がある。
【００２１】
この発明はこのような課題を解決するためになされたもので、その目的はインダクタンス負荷であってもＭＯＳＦＥＴのオフ時にタイムラグのないＭＯＳＦＥＴソリッド・ステート・リレーを提供することにある。
【００２２】
【課題を解決するための手段】
前記課題を解決するためこの発明に係るＭＯＳＦＥＴソリッド・ステート・リレーは、ＭＯＳＦＥＴのゲート容量に蓄積した電荷を放電する放電回路を、それぞれゲート容量について独立に設けたことを特徴とする。
【００２３】
この発明に係るＭＯＳＦＥＴソリッド・ステート・リレーは、ＭＯＳＦＥＴのゲート容量に蓄積した電荷を放電する放電回路を、それぞれゲート容量について独立に設けたので、ＭＯＳＦＥＴの放電経路を独立させて、ＭＯＳＦＥＴ相互間の干渉を防止することができ、ＭＯＳＦＥＴのオフ時にタイムラグをなくして速やかに復帰（オフ状態）することができる。
【００２４】
また、この発明に係る放電回路は、光起電力素子のプラス側からＭＯＳＦＥＴのゲートに順方向に接続したダイオードと、ＭＯＳＦＥＴのゲートからソースに接続した抵抗器とから構成したことを特徴とする。
【００２５】
この発明に係る放電回路は、光起電力素子のプラス側からＭＯＳＦＥＴのゲートに順方向に接続したダイオードと、ＭＯＳＦＥＴのゲートからソースに接続した抵抗器とから構成したので、放電時にダイオードでゲート相互間を分離し、ループゲインが１を満足する条件を回避して寄生発振を防止することができ、ＭＯＳＦＥＴを速やかに復帰（オフ状態）することができる。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態を添付図面に基づいて説明する。図１はこの発明に係る一実施の形態ＭＯＳＦＥＴソリッド・ステート・リレーの構成図である。図１において、ＭＯＳＦＥＴソリッド・ステート・リレー１は、入力回路２、フォト・ダイオードアレイ・カプラＰＤ、放電回路３および放電回路４、縦続接続したＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２、サージアブゾーバＳＡを備え、入力端子Ａ１，Ａ２間に外部から直流電源ＶＣを印加するとともに、出力端子Ｂ１，Ｂ２間に、インダクタンス負荷Ｌ１と、交流電源ＶＡＣと、半波整流器を構成する整流ダイオードＤａおよび整流ダイオードＤｂを接続する。
【００２７】
商用電源（ＡＣ１００Ｖ、５０／６０Ｈｚ）の交流電源ＶＡＣを、半波整流器（整流ダイオードＤａ，Ｄｂ）で半波整流し、直流成分にリップル成分が重畳した脈流をインダクタンス負荷Ｌ１に印加する。
【００２８】
インダクタンス負荷Ｌ１を脈流で駆動し、あるいは駆動停止するためにＭＯＳＦＥＴソリッド・ステート・リレー１を用いる。インダクタンス負荷Ｌ１を駆動するためには、出力端子Ｂ１，Ｂ２を電気的に短絡（ショート）する。一方、インダクタンス負荷Ｌ１の駆動を停止するためには、出力端子Ｂ１，Ｂ２を電気的に開放（オープン）する。
【００２９】
入力回路２は、入力端子Ａ１，Ａ２から印加される直流電源ＶＣに基づいて入力電圧ＶＩをオン（ＯＮ）またはオフ（ＯＦＦ）に制御し、入力電圧ＶＩをフォト・ダイオードアレイ・カプラＰＤに供給する。
【００３０】
フォト・ダイオードアレイ・カプラＰＤは、発光ダイオードと、この発光ダイオードとアイソレーション（絶縁）された起電力素子であるダイオードアレイから構成し、入力回路２からオン（ＯＮ）の入力電圧ＶＩが供給されると、発光ダイオードが発光し、ダイオードアレイに起電圧（アノード側がプラス、カソード側がマイナス）が発生する。
【００３１】
また、フォト・ダイオードアレイ・カプラＰＤは、入力回路２からオフ（ＯＦＦ）の入力電圧ＶＩが供給されると、発光ダイオードが消灯し、ダイオードアレイから起電圧が消滅する。
【００３２】
ＭＯＳＦＥＴ−Ｑ１は、ドレインＤを出力端子Ｂ１に接続し、ゲートＧを放電回路３を介してダイオードアレイのアノード側に接続する。また、ソースＳをダイオードアレイのカソード側およびＭＯＳＦＥＴ−Ｑ２のソースＳに接続する。
【００３３】
ＭＯＳＦＥＴ−Ｑ２は、ドレインＤを出力端子Ｂ２に接続し、ゲートＧを放電回路４を介してダイオードアレイのアノード側に接続する。また、ソースＳをダイオードアレイのカソード側およびＭＯＳＦＥＴ−Ｑ１のソースＳに接続する。
【００３４】
ＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２は、入力回路２からオン（ＯＮ）の入力電圧ＶＩが供給されてフォト・ダイオードアレイ・カプラＰＤのダイオードアレイに起電力が発生すると、それぞれ放電回路３、放電回路４を介してゲートＧ−ソースＳ間に起電力が印加されてゲート・ソース間電圧ＶＧＳとなり、ゲート・ソース間電圧ＶＧＳがスレシュホールド値以上になると、オン状態となって出力端子Ｂ１，Ｂ２間を短絡（ショート）する。
【００３５】
また、ＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２は、ゲートＧ−ソースＳ間にゲート・ソース間電圧ＶＧＳが印加されると、ＭＯＳＦＥＴの構造上形成されるゲート容量ＣＧに電荷ＱＧＳ（＝ＣＧ＊ＶＧＳ）が蓄積する。
【００３６】
一方、ＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２は、入力回路２からオフ（ＯＦＦ）の入力電圧ＶＩが供給されてフォト・ダイオードアレイ・カプラＰＤのダイオードアレイから起電力が消滅すると、ゲート容量ＣＧに蓄積された電荷ＱＧＳ（＝ＣＧ＊ＶＧＳ）が放電回路３、放電回路４を介して放電し、ゲート・ソース間電圧ＶＧＳが低下してゆき、ゲート・ソース間電圧ＶＧＳがスレシュホールド値を下回ると、オフ状態となって出力端子Ｂ１，Ｂ２間を開放（オープン）する。
【００３７】
放電回路３および放電回路４は、それぞれＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２のゲート容量ＣＧに対して設け、入力回路２の入力電圧ＶＩがオフ（ＯＦＦ）の時、それぞれのゲート容量ＣＧに蓄積された電荷ＱＧＳ（＝ＣＧ＊ＶＧＳ）を所定の時定数τで放電し、放電に伴うゲート・ソース間電圧ＶＧＳがスレシュホールド値を下回ると、ＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２がオフ状態となる。
【００３８】
このように、この発明に係るＭＯＳＦＥＴソリッド・ステート・リレー１は、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲート容量ＣＧに蓄積した電荷ＱＧＳ（＝ＣＧ＊ＶＧＳ）を放電する放電回路３，４を、それぞれゲート容量ＣＧについて独立に設けたので、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）の放電経路を独立させて、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）相互間の干渉を防止することができ、ＭＯＳＦＥＴのオフ時にタイムラグをなくして速やかに復帰（オフ状態）することができる。
【００３９】
放電回路３は、ダイオードＤ１および抵抗器Ｒ１で構成する。ダイオードＤ１は、アノードをフォト・ダイオードアレイ・カプラＰＤのダイオードアレイ（光起電力素子）のアノード側に接続し、カソードをＭＯＳＦＥＴ−Ｑ１のゲートＧに接続する。抵抗器Ｒ１は、一端をＭＯＳＦＥＴ−Ｑ１のゲートＧに接続し、他端をＭＯＳＦＥＴ−Ｑ１のソースＳに接続する。
【００４０】
放電回路４は、ダイオードＤ２および抵抗器Ｒ２で構成する。ダイオードＤ２は、アノードをフォト・ダイオードアレイ・カプラＰＤのダイオードアレイ（光起電力素子）のアノード側に接続し、カソードをＭＯＳＦＥＴ−Ｑ２のゲートＧに接続する。抵抗器Ｒ２は、一端をＭＯＳＦＥＴ−Ｑ２のゲートＧに接続し、他端をＭＯＳＦＥＴ−Ｑ２のソースＳに接続する。
【００４１】
放電回路３および放電回路４は、ゲート容量ＣＧからの放電時、ゲート・ソース間電圧ＶＧＳを時定数τ（＝Ｒ１×ＣＧ、＝Ｒ２×ＣＧ）で指数関数的（ｅｘｐｏｎｅｎｔｉａｌ）に減少させ、ゲート・ソース間電圧ＶＧＳがスレシュホールド値を下回った時点で、ＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２をオフ状態にする。
【００４２】
また、放電回路３および放電回路４は、ゲート容量ＣＧからの放電時、ダイオードＤ１およびダイオードＤ２の逆方向（カソード−アノード間）特性で、ＭＯＳＦＥＴ−Ｑ１のゲートＧとＭＯＳＦＥＴ−Ｑ２のゲートＧを電気的に分離することにより、系全体のループゲインが１になる条件を回避し、ＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２のオフ時にタイムラグの要因となる寄生発振を防止する。
【００４３】
サージアブゾーバＳＡは、出力端子Ｂ１，Ｂ２間に挿入し、外部の交流電源ＶＡＣに重畳してインダクタンス負荷Ｌ１を介して出力端子Ｂ１，Ｂ２から混入するサージ電圧を所定の吸収電圧に抑え、サージ電圧によるＭＯＳＦＥＴソリッド・ステート・リレー１の損傷、破壊を防止する。
【００４４】
図３はこの発明に係るＭＯＳＦＥＴソリッド・ステート・リレーの波形図である。（ａ）に入力電圧ＶＩ波形、（ｂ）図にゲート・ソース間電圧ＶＧＳ波形、（ｃ）図に出力電圧ＶＯ波形を示す。入力電圧ＶＩがＯＮからＯＦＦに移行した場合、ゲート・ソース間電圧ＶＧも時定数τ（＝Ｒ１×ＣＧ、＝Ｒ２×ＣＧ）で指数関数的（ｅｘｐｏｎｅｎｔｉａｌ）に減少し、ＯＮ（スレッシュホールド値以上）からオフ（スレッシュホールド値未満）となると、出力電圧ＶＯもＯＮ（短絡）からＯＦＦ（開放）に移行する。ただし、インダクタンス負荷Ｌ１なので、出力電圧ＶＯは、ＯＦＦ時にインダクタンス負荷Ｌ１のインダクタンス成分に起因する逆起電圧ＶＲがＴＬ期間発生する。つまり、入力電圧ＶＩのＯＦＦに対してＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２のオフ（開放）にタイムラグがなく、速やかに復帰する。
【００４５】
このように、この発明に係る放電回路３，４は、光起電力素子（ダイオードアレイ）のプラス側からＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲートＧに順方向に接続したダイオードＤ１，Ｄ２と、ＭＯＳＦＥＴ（Ｑ１，Ｑ２）のゲートＧからソースＳに接続した抵抗器Ｒ１，Ｒ２とから構成したので、放電時にダイオードＤ１，Ｄ２でゲートＧ相互間を分離し、ループゲインが１を満足する条件を回避して寄生発振を防止することができ、ＭＯＳＦＥＴを速やかに復帰（オフ状態）することができる。
【００４６】
図２はこの発明に係るＭＯＳＦＥＴソリッド・ステート・リレーの別実施の形態構成図である。図２において、ＭＯＳＦＥＴソリッド・ステート・リレー５は、入力回路２、フォト・ダイオードアレイ・カプラＰＤ、放電回路６および放電回路７、並列接続したＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２、サージアブゾーバＳＡを備え、入力端子Ａ１，Ａ２間に外部から直流電源ＶＣを印加し、出力端子Ｂ１，Ｂ２間に、インダクタンス負荷Ｌ２と、直流電源ＶＤを接続する。
【００４７】
ＭＯＳＦＥＴソリッド・ステート・リレー５とＭＯＳＦＥＴソリッド・ステート・リレー１は、ＭＯＳＦＥＴ−Ｑ１およびＭＯＳＦＥＴ−Ｑ２が出力端子Ｂ１，Ｂ２に対して並列接続されているか、縦続接続されているの違い、直流電源ＶＤでインダクタンス負荷Ｌ２が駆動されているか、交流電源ＶＡＣでインダクタンス負荷Ｌ１が駆動されているかの違いを除けば、放電回路３および放電回路４と、放電回路６および放電回路７の構成、接続および機能も同じである。
【００４８】
なお、ＭＯＳＦＥＴソリッド・ステート・リレー１は、インダクタンス負荷Ｌ１が比較的少ない駆動電流で、高い駆動電圧が要求されるケースに適用し、ＭＯＳＦＥＴソリッド・ステート・リレー５は、インダクタンス負荷Ｌ２が比較的低い駆動電圧で、大電流が要求されるケースに適用する。
【００４９】
【発明の効果】
以上説明したように、この発明に係るＭＯＳＦＥＴソリッド・ステート・リレーは、ＭＯＳＦＥＴのゲート容量に蓄積した電荷を放電する放電回路を、それぞれゲート容量について独立に設けたので、ＭＯＳＦＥＴの放電経路を独立させて、ＭＯＳＦＥＴ相互間の干渉を防止することができ、ＭＯＳＦＥＴのオフ時にタイムラグをなくして速やかに復帰（オフ状態）することができる。
【００５０】
また、この発明に係る放電回路は、光起電力素子のプラス側からＭＯＳＦＥＴのゲートに順方向に接続したダイオードと、ＭＯＳＦＥＴのゲートからソースに接続した抵抗器とから構成したので、放電時にダイオードでゲート相互間を分離し、ループゲインが１を満足する条件を回避して寄生発振を防止することができ、ＭＯＳＦＥＴを速やかに復帰（オフ状態）することができる。
【図面の簡単な説明】
【図１】この発明に係る一実施の形態ＭＯＳＦＥＴソリッド・ステート・リレーの構成図
【図２】この発明に係るＭＯＳＦＥＴソリッド・ステート・リレーの別実施の形態構成図
【図３】この発明に係るＭＯＳＦＥＴソリッド・ステート・リレーの波形図
【図４】従来のＭＯＳＦＥＴソリッド・ステート・リレーの一構成図
【図５】タイムラグを発生した波形図
【符号の説明】
１，５  ＭＯＳＦＥＴソリッド・ステート・リレー
２  入力回路
３，４，６，７  放電回路
ＰＤ  フォト・ダイオードアレイ・カプラ
Ｄ１，Ｄ２  ダイオード
Ｒ１，Ｒ２  抵抗器
Ｑ１，Ｑ２  ＭＯＳＦＥＴ
Ｇ  ゲート
Ｄ  ドレイン
Ｓ  ソース
ＳＡ    サージアブゾーバ
ＶＣ，ＶＤ    直流電源
ＶＡＣ  交流電源
ＶＩ    入力電圧
ＶＯ    出力電圧
ＶＧＳ  ゲート・ソース間電圧
Ｌ１，Ｌ２  インダクタンス負荷
Ｄａ，Ｄｂ  整流ダイオード
【図１】
2005005833.tif 000003
【図２】
2005005833.tif 000004
【図３】
2005005833.tif 000005
【図４】
2005005833.tif 000006
【図５】
2005005833.tif 000007