(57)【要約】【課題】入力保護素子に接続されている外部接続端子に負電圧入力ＶIL- を印加するＶIL- テストに際して、基準電圧発生回路の出力電圧あるいはそれを基準とする内部降圧回路の出力電圧の降下を防止し、内部回路の機能停止不良を防止する。【解決手段】半導体基板30上に基準電圧発生回路と入力保護素子を搭載した半導体装置において、基準電圧発生回路の出力電圧ノードに連なる第１のＮ+ 不純物領域32から入力保護素子の一部である第２のＮ+ 不純物領域34に至る電流経路の途中にＮ- 不純物領域41,42 を形成した。【選択図】    図３
2005191230.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に基準電圧発生回路と入力保護素子を搭載した半導体装置であって、
前記基準電圧発生回路の出力電圧ノードに連なる第２導電型の第１の不純物領域から前記入力保護素子の一部である第２導電型の第２の不純物領域に至る電流経路の途中に、前記第１の不純物領域および第２の不純物領域よりも低い不純物濃度を有する第２導電型の第３の不純物領域を形成してなることを特徴とする半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板の表層部に形成された第１導電型の第１のウエル領域および第１導電型の第２のウエル領域と、
前記第１のウエル領域に形成され、基準電圧発生回路の出力電圧ノードに連なる第２導電型の第１の不純物領域と、
前記第２のウエル領域に形成され、入力保護回路用の入力保護素子に連なる第２導電型の第２の不純物領域と、
前記第２の不純物領域に接続された外部接続端子と、
前記半導体基板中で前記第１のウエル領域の下層側に埋め込み形成され、前記第１の不純物領域よりも低い不純物濃度を有する第２導電型の第３のウエル領域および／または前記半導体基板中で前記第２のウエル領域の下層側に埋め込み形成され、前記第２の領域よりも低い不純物濃度を有する第２導電型の第４のウエル領域
とを具備することを特徴とする半導体装置。
【請求項３】
第１導電型の半導体基板と、
前記半導体基板の表層部に形成された第１導電型の第１のウエル領域および第１導電型の第２のウエル領域と、
前記第１のウエル領域に形成され、基準電圧発生回路の出力電圧ノードに連なる第２導電型の第１の不純物領域と、
前記第２のウエル領域に形成され、入力保護回路用の入力保護素子に連なる第２導電型の第２の不純物領域と、
前記第２の不純物領域に接続された外部接続端子と、
前記半導体基板中で前記第１のウエル領域の下層側に埋め込み形成され、前記第１の不純物領域よりも低い不純物濃度を有する第２導電型の第３のウエル領域および／または前記半導体基板中で前記第２のウエル領域の下層側に埋め込み形成され、前記第２の不純物領域よりも低い不純物濃度を有する第２導電型の第４のウエル領域と、
前記基準電圧発生回路の出力電圧を基準として外部入力電源電圧を降圧し、内部降圧電圧を生成して内部回路に供給する内部降圧回路
とを具備することを特徴とする半導体装置。
【請求項４】
前記外部接続端子は複数設けられ、半導体チップの四辺に分散して配置されており、前記基準電圧発生回路は前記半導体チップ上のコーナー部の領域に配置されていることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記外部接続端子およびそれに接続されている前記入力保護素子は複数組存在し、所定の負電圧入力の印加テストの対象となる外部接続端子に接続されている前記入力保護素子の領域と前記基準電圧発生回路の領域とは前記負電圧入力印加テストに対するマージンを考慮して所定距離以上離されて配置されていることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に基準電圧発生回路あるいは基準電圧を用いた内部降圧回路と入力保護素子を搭載した半導体集積回路に関するもので、例えばスタティック型半導体メモリ（ＳＲＡＭ）に使用されるものである。
【背景技術】
【０００２】
内部降圧回路と入力保護素子を内蔵した従来のＬＳＩ、例えばＳＲＡＭのテストに際して、サージ入力に対する入力保護テスト（破壊耐性テスト）などの他に、入力保護素子が接続されている外部接続端子（パッド、外部ピンなど）に所定の負電圧入力ＶIL- （例えば20ns、-2V のアンダーシュートパルス電圧）を印加した時に内部回路の機能不良が発生しないか否かについてテスト（ＶIL- テスト）を行うようになっている。
【０００３】
このようなＶIL- テストに際して、入力保護素子が接続されている外部接続端子に所定の負電圧入力（ＶIL- ）が印加された時、基準電圧発生回路から入力保護素子および外部接続端子を経由する電流経路が生成される。以下、この点について詳細に説明する。
【０００４】
図６は、従来のＳＲＡＭのチップにおける基準電圧発生回路形成領域の一部と入力保護素子形成領域の一部の断面構造を概略的に示すとともに、基準電圧発生回路と外部接続端子との接続関係を示している。
【０００５】
図６に示すＳＲＡＭチップにおいて、60はＰ基板領域（Ｐsub ）、61は基準電圧発生回路が形成されている領域の第１のＰウエル（Ｐwell）であり、その表層部には基準電圧発生回路100 の出力ノードに接続された第１のＮ+ 不純物領域62と、Ｐウエル接続用のＰ+不純物領域69,70 などが形成されている。
【０００６】
71および72は第１のＰウエル61に隣接するＮウエル（Ｎwell）であり、それぞれの表層部にはＮウエル接続用のＮ+ 不純物領域73,74 が形成され、それぞれ電源電圧VDD が印加されている。
【０００７】
63は入力保護素子が形成される領域の第２のＰウエルであり、その表層部には、入力保護素子、例えばゲート・ソース相互が接続されたＭＯＳＦＥＴのドレインとなる第２のＮ+ 不純物領域64、Ｐウエル接続用のＰ+ 不純物領域65,66 などが形成されている。上記Ｐ+ 不純物領域66は接地電位VSS に接続されており、第２のＮ+ 不純物領域64には外部接続端子（パッド）67および入力回路（例えばノアゲート）の入力ゲートが接続されている。なお、上記ＭＯＳＦＥＴのソース領域およびゲート電極などは図示を省略している。68は浅い溝の素子分離（STI ）領域である。
【０００８】
75および76は第２のＰウエル63に隣接するＮウエル（Ｎwell）であり、それぞれの表層部にはＮウエル接続用のＮ+ 不純物領域77,78 が形成され、電源電圧VDD が印加されている。なお、前記Ｎウエル72,75 間の領域、つまり、基準電圧発生回路と入力保護素子との間の中間領域には、必要に応じて任意の回路が形成される。
【０００９】
いま、上記構成のＳＲＡＭチップのＶIL- テストに際して、外部接続端子67にＶIL- が印加された時、入力保護素子形成領域の第２のＰウエル63をベース、第２のＮ+ 不純物領域64をエミッタ、基準電圧発生回路形成領域の第１のＮ+ 不純物領域62をコレクタとする寄生ＮＰＮトランジスタに順バイアスがかかり、この寄生ＮＰＮトランジスタがオン状態になる。これにより、基準電圧発生回路100 の出力ノードから、第１のＮ+ 不純物領域62、第１のＰウエル61、Ｐ基板領域60、第２のＰウエル63、第２のＮ+ 不純物領域64、および外部接続端子67からなる電流経路が生成される。図中、点線の矢印は電子の流れを示す。
【００１０】
この場合、基準電圧発生回路100 は、スタンバイ電流を抑制するために動作電流を絞っている（例えば１００ｎＡ以下）ので、この基準電圧発生回路100 から出力される基準電圧Ｖref が降下し、これに伴って、基準電圧Ｖref を基準として外部入力電源から内部降圧回路101 で生成している内部降圧電圧Ｖint も降下してしまう。結果として、内部降圧電圧Ｖint を動作電源とする内部回路の動作が停止し、機能が停止してしまうという不良が発生する。
【００１１】
なお、内部降圧回路101 と入力保護素子を搭載したＳＲＡＭは、例えば特許文献１に開示されている。
【特許文献１】特開平９−１２１０３０号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上記したように内部降圧回路と入力保護素子を搭載したＳＲＡＭは、負電圧入力を印加した時に内部回路の機能不良が発生しないか否かをテストする際に、内部回路の動作が停止し、機能が停止する不良が発生するという問題があった。
【００１３】
本発明者は、上記したような不良は、ＬＳＩチップ上の外部接続端子群のレイアウトに強く関係しており、基準電圧発生回路に近い領域に存在する外部接続端子に対するＶIL-テストに際して内部回路の機能停止不良が発生し易いことを確認した。
【００１４】
本発明は上記の問題点を解決すべくなされたもので、入力保護素子に接続されている外部接続端子に負電圧入力を印加する負電圧入力印加テストに際して、基準電圧発生回路の出力電圧あるいはそれを基準とする内部降圧回路の出力電圧の降下を防止し、内部回路の機能停止不良を防止し得る半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の半導体装置の第１の態様は、第１導電型の半導体基板上に基準電圧発生回路と入力保護素子を搭載した半導体装置であって、前記基準電圧発生回路の出力電圧ノードに連なる第２導電型の第１の不純物領域から前記入力保護素子の一部である第２導電型の第２の不純物領域に至る電流経路の途中に、前記第１の不純物領域および第２の不純物領域よりも低い不純物濃度を有する第２導電型の第３の不純物領域を形成してなることを特徴とする。
【００１６】
本発明の半導体装置の第２の態様は、第１導電型の半導体基板と、前記半導体基板の表層部に形成された第１導電型の第１のウエル領域および第１導電型の第２のウエル領域と、前記第１のウエル領域に形成され、基準電圧発生回路の出力電圧ノードに連なる第２導電型の第１の不純物領域と、前記第２のウエル領域に形成され、入力保護回路用の入力保護素子に連なる第２導電型の第２の不純物領域と、前記第２の不純物領域に接続された外部接続端子と、前記半導体基板中で前記第１のウエル領域の下層側に埋め込み形成され、前記第１の不純物領域よりも低い不純物濃度を有する第２導電型の第３のウエル領域および／または前記半導体基板中で前記第２のウエル領域の下層側に埋め込み形成され、前記第２の領域よりも低い不純物濃度を有する第２導電型の第４のウエル領域とを具備することを特徴とする。
【００１７】
本発明の半導体装置の第３の態様は、第１導電型の半導体基板と、前記半導体基板の表層部に形成された第１導電型の第１のウエル領域および第１導電型の第２のウエル領域と、前記第１のウエル領域に形成され、基準電圧発生回路の出力電圧ノードに連なる第２導電型の第１の不純物領域と、前記第２のウエル領域に形成され、入力保護回路用の入力保護素子に連なる第２導電型の第２の不純物領域と、前記第２の不純物領域に接続された外部接続端子と、前記半導体基板中で前記第１のウエル領域の下層側に埋め込み形成され、前記第１の不純物領域よりも低い不純物濃度を有する第２導電型の第３のウエル領域および／または前記半導体基板中で前記第２のウエル領域の下層側に埋め込み形成され、前記第２の不純物領域よりも低い不純物濃度を有する第２導電型の第４のウエル領域と、前記基準電圧発生回路の出力電圧を基準として外部入力電源電圧を降圧し、内部降圧電圧を生成して内部回路に供給する内部降圧回路とを具備することを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置によれば、入力保護素子に接続されている外部接続端子に負電圧入力ＶIL- を印加するＶIL- テストに際して、基準電圧発生回路の出力電圧あるいはそれを基準とする内部降圧回路の出力電圧の降下を防止し、内部回路の機能停止不良を防止することができる。
【発明を実施するための最良の形態】
【００１９】
＜第１の実施形態＞
図１は、第１の実施形態に係るＳＲＡＭのチップに搭載された基準電圧発生回路、内部降圧回路、入力保護素子および外部接続端子のパターンレイアウトの一例を示す。
【００２０】
図１に示すチップ10においては、チップ中央部にメモリセルアレイおよび周辺回路領域11が配置され、その周辺部には内部降圧回路領域12が配置され、チップコーナー部に基準電圧発生回路領域13が配置されている。そして、外部接続端子（パッド）14群はチップの四辺に分散して配置されており、外部接続端子のうちで一部の端子（電源端子、データ入力端子、データ出力端子など）の各近傍にそれぞれ入力保護回路用の入力保護素子（例えばダイオード接続されたＭＯＳトランジスタ）領域15が配置されている。
【００２１】
図２は、図１のチップ10に搭載された基準電圧発生回路20およびその出力基準電圧Ｖref を用いて内部降圧電圧Ｖint を生成する内部降圧回路21の一例を示している。
【００２２】
外部入力電源電圧VDD は例えば３Ｖであり、基準電圧発生回路20から出力される基準電圧Ｖref （例えば1.23Ｖ）は、内部降圧回路21の基準電圧入力として供給される。内部降圧回路21は、基準電圧入力が演算増幅器211 の反転入力端子（−）に入力し、演算増幅器211 の出力端子に帰還制御用PMOSトランジスタ212 のゲートが接続されている。このPMOSトランジスタ212 のソースはVDD ノードに接続され、ドレインと接地電位(GND) との間に抵抗素子213,214 が直列に接続されており、この抵抗素子213,214 の直列接続ノードは演算増幅器211 の非反転入力端子（＋）に帰還接続されている。そして、帰還制御用PMOSトランジスタ212 のドレインから出力される内部降圧電圧Ｖint （例えば1.8 Ｖ）が内部回路に供給される。
【００２３】
内部降圧回路21は、内部回路に電流が流れて内部降圧電圧Ｖint が低下した時に、内部降圧電圧Ｖint を元のレベルに戻すように帰還動作を行い、内部降圧電圧Ｖint を補正する。
【００２４】
図３は、図１のチップ10における基準電圧発生回路領域13の一部と入力保護素子領域15の一部の断面構造の一例を概略的に示すとともに、ＶIL- テストの対象となる外部接続端子との接続関係を示している。
【００２５】
図３において、30は第１導電型（本例ではＰ型）のＰ基板（Ｐsub ）、31は基準電圧発生回路が形成される領域の第１のＰウエル（Ｐwell）であり、その表層部には基準電圧発生回路の出力ノードに連なる第２導電型（本例ではＮ型）の高不純物濃度を有する第１のＮ+ 型不純物領域32と、Ｐウエル接続用のＰ+ 不純物領域43,44 などが形成されている。
【００２６】
45および46は第１のＰウエル31に隣接するＮウエル（Ｎwell）であり、それぞれの表層部にはＮウエル接続用のＮ+ 不純物領域47,48 が形成され、電源電圧VDD が印加されている。
【００２７】
33は入力保護素子が形成される領域の第２のＰウエルであり、その表層部には、入力保護素子、例えばゲート・ソース相互が接続されたＮＭＯＳＦＥＴのドレインとなる第２のＮ+ 不純物領域34、Ｐウエル接続用のＰ+ 不純物領域35,36 などが形成されている。なお、上記ＮＭＯＳＦＥＴのソース領域、ゲート電極などは図示を省略している。そして、上記Ｐ+ 不純物領域36およびソース領域は接地電位VSS に接続されており、第２のＮ+ 不純物領域34には、ＶIL- テストの対象となる外部接続端子（パッド）37および入力回路（例えばノアゲート）の入力ゲートが接続されている。38は浅い溝の素子分離（STI ）領域である。
【００２８】
39および40は第３のＰウエル33に隣接するＮウエル（Ｎwell）であり、それぞれの表層部にはＮウエル接続用のＮ+ 不純物領域49,50 が形成され、電源電圧VDD が印加されている。なお、前記Ｎウエル46,39 間の領域、つまり、基準電圧発生回路と入力保護素子との間の中間領域には、必要に応じて任意の回路が形成される。
【００２９】
さらに、Ｐ基板30中において、第１のＰウエル31およびＮウエル45,46 の下層側に第１のＮ+ 不純物領域32よりも低い不純物濃度を有するＮ- ウエル41が埋め込み形成されており、第２のＰウエル33およびＮウエル39,40 の下層側に第２のＮ+ 不純物領域34よりも低い不純物濃度を有するＮ- ウエル42が埋め込み形成されている。
【００３０】
いま、図１乃至図３に示した構成のＳＲＡＭチップ10のＶIL- テストに際して、外部接続端子37に負電圧入力ＶIL- が印加された時、入力保護素子領域の第２のＰウエル33をベース、第２のＮ+ 不純物領域34をエミッタ、基準電圧発生回路領域の第１のＮ+ 型不純物領域32をコレクタとする寄生ＮＰＮトランジスタに順バイアスがかかり、この寄生ＮＰＮトランジスタがオン状態になる。これにより、基準電圧発生回路20の出力ノードに連なる第１のＮ+ 不純物領域32、第１のＰウエル31、埋め込みＮ- ウエル41、Ｐ基板30、埋め込みＮ- ウエル42、第２のＰウエル33、第２のＮ+ 型不純物領域34、および外部接続端子37からなる電流経路が生成される。
【００３１】
この場合、基準電圧発生回路20は、スタンバイ電流を抑制するために動作電流を絞っている（例えば１００ｎＡ以下）ので、この基準電圧発生回路20から出力される基準電圧Ｖref が降下し、これに伴って、内部降圧回路21から出力される内部降圧電圧Ｖint も降下してしまうおそれがある。しかし、本実施形態においては、基準電圧発生回路20の出力電圧ノードに連なる第１のＮ+ 不純物領域32から入力保護素子の一部である第２のＮ+ 型不純物領域34に至る電流経路の途中に、第１のＮ+ 不純物領域32および第２のＮ+ 不純物領域34よりも低い不純物濃度を有するＮ- ウエル41,42 を形成しているので、ＶIL- テストに際して外部接続端子37に負電圧入力ＶIL- が印加された時に流入する電子を抑制することができる。換言すれば、基準電圧発生回路20から外部接続端子37に至る電流経路に流れる電流を抑制することができる。
【００３２】
結果として、ＶIL- テストに際して、基準電圧発生回路20から出力される基準電圧Ｖrefの降下、ひいては、内部降圧回路21から出力される内部降圧電圧Ｖint の降下を抑制することができ、内部回路の動作が停止して機能が停止するという不良の発生を防止することができる。
【００３３】
なお、図２は、外部接続端子37とそれに接続されている入力保護素子を１組だけ示しているが、通常は複数組存在する。この場合、ＶIL- テスト時の基準電圧発生回路20への影響を軽減するために、図１に示すチップ10上のパターンレイアウトとして、基準電圧発生回路領域13を、外部接続端子14群のうちでＶIL- テストの対象となる外部接続端子の位置からできるだけ離して配置することが望ましい。
【００３４】
＜第２の実施形態＞
図４は、ＳＲＡＭチップ10における第２の実施形態に係る基準電圧発生回路領域13の一部と入力保護素子領域15の一部の断面構造の一例を概略的に示すとともに、ＶIL- テストの対象となる外部接続端子37との接続関係を示している。
【００３５】
第２の実施形態は、前述した第１の実施形態と比べて、Ｐ基板30中で基準電圧発生回路領域13の第１のＰウエル31の下層側のＮ- ウエル41のみが埋め込み形成されている点が異なり、その他は同じであるので図３中と同一符号を付している。
【００３６】
上記第２の実施形態においても、前述した第１の実施形態と同様の動作が行われ、第１の実施形態の効果とほぼ同様の（若干弱い）十分な効果が得られる。また、第１の実施形態のように２つのＮ- ウエル41,42 を形成するのと比べて、製造プロセスの工程数が減少する。なお、Ｎ- ウエル41を第１のＰウエル31の直下部を含む広い領域に形成しておくことが望ましい。
【００３７】
＜第３の実施形態＞
図５は、ＳＲＡＭチップ10における第３の実施形態に係る基準電圧発生回路領域13の一部と入力保護素子領域15の一部の断面構造の一例を概略的に示すとともに、ＶIL- テストの対象となる外部接続端子37との接続関係を示している。
【００３８】
第３の実施形態は、前述した第１の実施形態と比べて、Ｐ基板30中で入力保護素子領域の第２のＰウエル33の下層側のＮ- ウエル42のみが埋め込み形成されている点が異なり、その他は同じであるので図３中と同一符号を付している。
【００３９】
上記第３の実施形態においても、前述した第１の実施形態と同様の動作が行われ、第１の実施形態の効果とほぼ同様の（若干弱い）十分な効果が得られる。また、第１の実施形態のように２つのＮ- ウエル41,42 を形成するのと比べて、製造プロセスの工程数が減少する。
【図面の簡単な説明】
【００４０】
【図１】本発明の第１の実施形態に係るＳＲＡＭのチップに搭載された基準電圧発生回路、内部降圧回路、入力保護素子および外部接続端子のパターンレイアウトの一例を示す平面図。
【図２】図１のチップに搭載された基準電圧発生回路およびその出力基準電圧を用いて内部降圧電圧を生成する内部降圧回路の一例を示す回路図。
【図３】図１のチップにおける基準電圧発生回路領域の一部と入力保護素子領域の一部の構造の一例を概略的に示す断面図。
【図４】図１のＳＲＡＭチップにおける第２の実施形態に係る基準電圧発生回路領域の一部と入力保護素子領域の一部の構造の一例を概略的に示す断面図。
【図５】図１のＳＲＡＭチップにおける第３の実施形態に係る基準電圧発生回路領域の一部と入力保護素子領域の一部の構造の一例を概略的に示す断面図。
【図６】従来のＳＲＡＭのチップにおける基準電圧発生回路形成領域の一部と入力保護素子を含む入力回路形成領域の一部の構造を概略的に示す断面図。
【符号の説明】
【００４１】
30…Ｐ基板（Ｐsub ）、31…第１のＰウエル（Ｐwell）、32…第１のＮ+ 型不純物領域、33…第２のＰウエル、34…第２のＮ+ 不純物領域、36…ウエル接続用のＰ+ 不純物領域、37…外部接続端子、39…ウエル接続用のＮ+ 不純物領域、41,42 …Ｎ- ウエル。
【図１】
2005191230.tif 000003
【図２】
2005191230.tif 000004
【図３】
2005191230.tif 000005
【図４】
2005191230.tif 000006
【図５】
2005191230.tif 000007
【図６】
2005191230.tif 000008
【手続補正書】
【提出日】平成16年1月30日(2004.1.30)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正の内容】
【図３】
2005191230.tif 000009
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正の内容】
【図４】
2005191230.tif 000010
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図５
【補正方法】変更
【補正の内容】
【図５】
2005191230.tif 000011
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図６
【補正方法】変更
【補正の内容】
【図６】
2005191230.tif 000012