(57)【要約】【課題】  通常動作時よりも高速なクロック信号で高速試験を行う時に、外部装置のデータを正しく読み込むことができる機能を備えたシステムＬＳＩを提供する。【解決手段】  高速試験を行うときに接続する試験装置から、ウエイト信号ＭＷＡＩＴを入力するための外部端子２１を設ける。更に、外部バスコントローラ１４Ａは、ウエイト信号ＭＷＡＩＴが与えられたときには、このウエイト信号ＭＷＡＩＴが与えられている期間中、ＲＯＭ１に対するアクセス時間を延長するように構成する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
複数の外部装置が接続可能な外部端子群と、
プログラムに基づいて演算及び制御を行うプロセッサと、
前記プロセッサから出力される制御信号に基づいて前記複数の外部装置からアクセスの対象となる外部装置を特定し、該外部装置に対するアクセス時間を指示するアクセス時間データ及び該外部装置へのアクセスを要求する要求信号を出力するバスインタフェースと、
前記バスインタフェースから出力される前記アクセス時間データを格納するレジスタと、
外部から前記外部装置への前記アクセス時間を延長することを指定するウエイト信号が入力される入力端子と、
前記レジスタに格納された前記アクセス時間データと前記バスインタフェースから出力された前記要求信号とに応じて、前記外部端子群を介して前記外部装置にアクセスし、前記入力端子に入力された前記ウエイト信号に応じて前記外部装置に対する前記アクセス時間を延長する外部バスコントローラとを、
有することを特徴とするシステムＬＳＩ。
【請求項２】
前記外部バスコントローラは、前記アクセス時間データが指示する前記アクセス時間単位で前記外部装置へのアクセス時間を延長することを特徴とする請求項１記載のシステムＬＳＩ。
【請求項３】
前記外部バスコントローラは、前記ウエイト信号に応じて、前記アクセス時間データが指示する前記アクセス時間に、更に１つ若しくは複数の前記アクセス時間を追加することにより、前記外部装置へのアクセス時間を延長することを特徴とする請求項２記載のシステムＬＳＩ。
【請求項４】
前記外部バスコントローラは、前記外部装置に該外部装置のアドレスを出力する時間を延長することにより前記アクセス時間を延長することを特徴とする請求項１〜３のいずれか１項に記載のシステムＬＳＩ。
【請求項５】
前記外部バスコントローラは、前記外部装置に該外部装置を選択することを指示する選択信号を出力する時間を延長することにより前記アクセス時間を延長することを特徴とする請求項１〜４のいずれか１項に記載のシステムＬＳＩ。
【請求項６】
プログラムを順次読取って演算及び制御を行うプロセッサと、前記プロセッサから出力される制御信号に基づいてアクセスの対象となる外部装置を特定するバスインタフェースと、前記外部装置に対するアクセス遅延時間を設定するアクセス制御レジスタと、前記アクセス遅延時間に従って前記バスインタフェースと前記外部装置との間でデータの読み書きを行う外部バスコントローラとを備えたシステムＬＳＩにおいて、
前記プロセッサから出力される制御信号に基づいて、前記外部装置に対するアクセス時間の延長を指定するウエイト信号を生成するウエイト信号生成部を設けると共に、前記外部バスコントローラは、前記ウエイト信号に従って前記外部装置に対するアクセス時間を延長するように構成したことを特徴とするシステムＬＳＩ。
【請求項７】
プログラムを順次読取って演算及び制御を行うプロセッサと、前記プロセッサから出力される制御信号に基づいてアクセスの対象となる外部装置またはウエイト信号を出力する外部装置を特定するバスインタフェースと、前記外部装置に対するアクセス遅延時間を設定するアクセス制御レジスタと、前記アクセス遅延時間または前記ウエイト信号に従って前記バスインタフェースと前記外部装置の間でデータの読み書きを行う外部バスコントローラとを備えたシステムＬＳＩにおいて、
前記プロセッサから出力される制御信号に基づいてリマップ信号を生成するリマップ信号生成部を設けると共に、前記バスインタフェースは、前記リマップ信号が与えられたときに前記制御信号が前記外部装置を特定するように構成したことを特徴とするシステムＬＳＩ。
【請求項８】
前記外部バスコントローラは、前記ウエイト信号に応じたアクセス時間に、更に１つ若しくは複数のアクセス時間を追加することにより、前記外部装置へのアクセス時間を延長することを特徴とする請求項６または７記載のシステムＬＳＩ。
【請求項９】
前記外部バスコントローラは、前記外部装置に該外部装置のアドレスを出力する時間を延長することにより、アクセス時間を延長することを特徴とする請求項６〜８のいずれか１項に記載のシステムＬＳＩ。
【請求項１０】
前記外部バスコントローラは、前記外部装置に該外部装置を選択することを指示する選択信号を出力する時間を延長することにより、アクセス時間を延長することを特徴とする請求項６〜９のいずれか１項に記載のシステムＬＳＩ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ（中央処理装置）と各種のコントローラを１つのＬＳＩ（大規模集積回路）としてまとめ、外部メモリを接続することによってマイクロコンピュータを構成することができるシステムＬＳＩに関するものである。
【背景技術】
【０００２】
図２は、従来のシステムＬＳＩ（マイクロコントローラとも呼ばれる）の概略を示す構成図である。
【０００３】
このシステムＬＳＩ１０は、ＲＯＭ（読取り専用メモリ）１やＲＡＭ（随時読み書き可能なメモリ）２、或いは入出力装置（ＩＯ）３等の外部装置にアクセスし、このＲＯＭ１に格納されたプログラムに基づいて全体の演算及び制御を行うＣＰＵ１１を有している。ＣＰＵ１１は、バスインタフェース（以下、「バスＩ／Ｆ」という）１２を介して、アクセス制御レジスタ１３と外部バスコントローラ１４に接続されている。
【０００４】
バスＩ／Ｆ１２は、ＣＰＵ１１がアクセス制御レジスタ１３に対して書込みや読出しを行う際の仲介をするものである。ＣＰＵ１１からバスＩ／Ｆ１２には、各種の動作を制御するための制御信号ＣＯＮが与えられ、バスＩ／Ｆ１２からＣＰＵ１１には、準備が完了しているか否かを示すレディ信号ＲＤＹと、読出しデータＲＤＴが与えられるようになっている。
【０００５】
アクセス制御レジスタ１３は、ＣＰＵ１１からバスＩ／Ｆ１２を介して書込みデータＷＤＴとして与えられたデータを保持すると共に、この保持したデータをアクセスサイクル値ＣＹＣとして、外部バスコントローラ１４に渡す機能を有している。
【０００６】
更に、バスＩ／Ｆ１２は、ＣＰＵ１１から与えられる制御信号ＣＯＮに基づいて、どの外部装置（即ち、ＲＯＭ１、ＲＡＭ２、または入出力装置３）にアクセスしたいかという情報を、リクエスト信号ＲＯＭＲＱ，ＲＡＭＲＱ，ＩＯＲＱとして外部バスコントローラ１４に与える機能を担うデコーダ１２ａを有している。
【０００７】
外部バスコントローラ１４は、バスＩ／Ｆ１２からリクエスト信号が与えられた時に、そのリクエスト信号で要求された外部装置に対して、アクセス制御レジスタ１３から渡されたアクセスサイクル値ＣＹＣに応じたアクセスサイクルで、読出しまたは書込みのアクセス動作を行うものである。
【０００８】
外部バスコントローラ１４からＲＯＭ１、ＲＡＭ２及び入出力装置３に対する選択信号ＣＳ１，ＣＳ２，ＣＳ３は、それぞれ外部端子１５ａ，１５ｂ，１５ｃに出力されるようになっている。また、選択したＲＯＭ１等における読み書き対象領域を指定する外部アドレス信号ＥＸＡＤと読出し要求を行うための外部バスリード信号ＥＸＲＤが、それぞれ外部端子１６，１７へ出力されるようになっている。一方、選択された外部メモリから読出されて出力された外部データＥＸＤＴは、外部端子１８を介して外部バスコントローラ１４に与えられるようになっている。
【０００９】
更に、この外部バスコントローラ１４は、入出力装置３のような低速の外部装置から出力された外部データＥＸＤＴを誤りなく入力するために、この入出力装置３から出力されるウエイト信号ＸＷＡＩＴが、外部端子１９を介して与えられるようになっている。このシステムＬＳＩ１０は、外部からクロック端子２０に与えられるクロック信号ＣＬＫに同期して、動作するようになっている。
【００１０】
このようなシステムＬＳＩ１０では、予め処理制御用のプログラムが格納されたＲＯＭ１、所定の記憶容量を有するＲＡＭ２、及び必要な入出力装置３を、外部端子１５〜１９に接続し、クロック端子２０に外部から所定周波数のクロック信号ＣＬＫを与えることにより、動作が開始される。
【００１１】
動作開始直後は、アクセス制御レジスタ１３に初期値として最大のアクセスサイクル値ＣＹＣが保持されている。これにより、その後、外部バスコントローラ１４が、ＲＯＭ１やＲＡＭ２の外部メモリから初期プログラムを読み出す時には、このアクセスサイクル値ＣＹＣに基づいてアクセスが行われる。即ち、読出し要求を行った後、アクセスサイクル値ＣＹＣに応じたクロック数が経過した時点で、外部データＥＸＤＴの読取りを行うことにより、誤りのない初期化プログラムの読み出しが可能になる。
【００１２】
【特許文献１】特開２００１−１７６６８６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
しかしながら、システムＬＳＩでは、次のような課題があった。
例えば、このシステムＬＳＩ１０の外部端子１５〜１９とクロック端子２０に試験装置を接続し、通常動作時よりも高速なクロック信号ＣＬＫで動作させる場合、アクセス制御レジスタ１３のアクセスサイクル値ＣＹＣを最大値に設定しても、外部端子１５〜１９の駆動回路の影響で外部データＥＸＤＴがクロック信号ＣＬＫに追いつかず、正しいデータが読み込めずに高速試験を行うことができない場合があった。
【課題を解決するための手段】
【００１４】
本発明の請求項１は、システムＬＳＩを、複数の外部装置が接続可能な外部端子群と、プログラムに基づいて演算及び制御を行うプロセッサと、前記プロセッサから出力される制御信号に基づいて前記複数の外部装置からアクセスの対象となる外部装置を特定し、該外部装置に対するアクセス時間を指示するアクセス時間データ及び該外部装置へのアクセスを要求する要求信号を出力するバスインタフェースと、前記バスインタフェースから出力される前記アクセス時間データを格納するレジスタと、外部から前記外部装置への前記アクセス時間を延長することを指定するウエイト信号が入力される入力端子と、前記レジスタに格納された前記アクセス時間データと前記バスインタフェースから出力された前記要求信号とに応じて、前記外部端子群を介して前記外部装置にアクセスし、前記入力端子に入力された前記ウエイト信号に応じて前記外部装置に対する前記アクセス時間を延長する外部バスコントローラとで構成することを特徴としている。
【００１５】
また、請求項６は、プログラムを順次読取って演算及び制御を行うプロセッサと、前記プロセッサから出力される制御信号に基づいてアクセスの対象となる外部装置を特定するバスインタフェースと、前記外部装置に対するアクセス遅延時間を設定するアクセス制御レジスタと、前記アクセス遅延時間に従って前記バスインタフェースと前記外部装置との間でデータの読み書きを行う外部バスコントローラとを備えたシステムＬＳＩにおいて、前記プロセッサから出力される制御信号に基づいて、前記外部装置に対するアクセス時間の延長を指定するウエイト信号を生成するウエイト信号生成部を設けると共に、前記外部バスコントローラは、前記ウエイト信号に従って前記外部装置に対するアクセス時間を延長するように構成したことを特徴としている。
【００１６】
更に、請求項７は、プログラムを順次読取って演算及び制御を行うプロセッサと、前記プロセッサから出力される制御信号に基づいてアクセスの対象となる外部装置またはウエイト信号を出力する外部装置を特定するバスインタフェースと、前記外部装置に対するアクセス遅延時間を設定するアクセス制御レジスタと、前記アクセス遅延時間または前記ウエイト信号に従って前記バスインタフェースと前記外部装置の間でデータの読み書きを行う外部バスコントローラとを備えたシステムＬＳＩにおいて、前記プロセッサから出力される制御信号に基づいてリマップ信号を生成するリマップ信号生成部を設けると共に、前記バスインタフェースは、前記リマップ信号が与えられたときに前記制御信号が前記外部装置を特定するように構成したことを特徴としている。
【発明の効果】
【００１７】
請求項１の発明によれば、外部からウエイト信号を入力するための入力端子を設け、ウエイト信号が与えられたときに、外部バスコントローラは、そのウエイト信号に従って外部装置に対するアクセス時間を延長するように構成している。これにより、通常動作時よりも高速なクロック信号で動作させる高速試験の場合でも、外部装置から正しいデータを読み込むことが可能になる。
【００１８】
請求項６の発明によれば、プロセッサから出力される制御信号に基づいて、外部装置に対するアクセス時間の延長を指定するウエイト信号を生成するウエイト信号生成部を設けている。これにより、外部バスコントローラから外部装置にアクセス時間を延長することが可能になり、請求項１の発明と同様の効果がある。
【００１９】
請求項７の発明によれば、プロセッサから出力される制御信号に基づいてリマップ信号を生成するリマップ信号生成部を設けている。これにより、バスインタフェースは、リマップ信号が与えられたときに外部装置を特定することにより、外部装置に備えられているウエイト信号に基づいてアクセス時間を延長することが可能になる。従って、請求項１の発明と同様の効果がある。
【発明を実施するための最良の形態】
【００２０】
システムＬＳＩに接続される外部装置に対するアクセス時間の延長を指定するウエイト信号を入力するための入力端子を設けると共に、ステートマシンで構成される外部バスコントローラに、このウエイト信号に従って外部装置に対するアドレス信号や選択信号の出力時間を延長することによってアクセス時間を延長するための機能を設ける。
【実施例１】
【００２１】
図１は、本発明の実施例１を示すシステムＬＳＩの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００２２】
このシステムＬＳＩ１０Ａは、外部のＲＯＭ１やＲＡＭ２、或いは入出力装置３等の外部装置にアクセスすることができ、このＲＯＭ１に格納されたプログラムに基づいて演算及び制御を行うＣＰＵ１１を有している。ＣＰＵ１１は、バスＩ／Ｆ１２を介して、アクセス制御レジスタ１３と外部バスコントローラ１４Ａに接続されている。
【００２３】
バスＩ／Ｆ１２は、ＣＰＵ１１がアクセス制御レジスタ１３に対して書込みや読出しを行う際の仲介をするものである。ＣＰＵ１１からバスＩ／Ｆ１２には、各種の動作を制御するための制御信号ＣＯＮが与えられ、バスＩ／Ｆ１２からＣＰＵ１１には、準備が完了しているか否かを示すレディ信号ＲＤＹと、読出しデータＲＤＴが与えられるようになっている。
【００２４】
アクセス制御レジスタ１３は、ＣＰＵ１１からバスＩ／Ｆ１２を介して書込みデータＷＤＴとして与えられた、外部装置に対するアクセス時間を指示するアクセス時間データを保持すると共に、この保持したアクセス時間データをアクセスサイクル値ＣＹＣとして、外部バスコントローラ１４Ａに渡す機能を有している。
【００２５】
更に、バスＩ／Ｆ１２は、ＣＰＵ１１から与えられる制御信号ＣＯＮに基づいて、どの外部装置（即ち、ＲＯＭ１、ＲＡＭ２、または入出力装置３）にアクセスしたいかという情報を、リクエスト信号ＲＯＭＲＱ，ＲＡＭＲＱ，ＩＯＲＱとして外部バスコントローラ１４Ａに与える機能を担うデコーダ１２ａを有している。
【００２６】
外部バスコントローラ１４Ａは、ステートマシンで構成され、バスＩ／Ｆ１２からリクエスト信号が与えられた時に、そのリクエスト信号で要求された外部装置に対して、アクセス制御レジスタ１３から渡されたアクセスサイクル値ＣＹＣに応じたアクセスサイクルで、読出しまたは書込みのアクセス動作を行うものである。
【００２７】
更に、この外部バスコントローラ１４Ａには、入力端子２１を介して、外部装置へのアクセス時間を延長することを指示するウエイト信号ＭＷＡＩＴが与えられるようになっている。外部バスコントローラ１４Ａは、外部データＥＸＤＴを読込む時に、ウエイト信号ＭＷＡＩＴを外部バスリード信号がデアサートされる１サイクルまでアサートすると、アクセス制御レジスタ１３に設定されているアクセス時間データが指示するアクセスサイクル値ＣＹＣだけ、アクセス時間を延長するようになっている。
【００２８】
また、アクセスサイクル値ＣＹＣで指示されるアクセス時間に、更に１つ若しくは複数のアクセス時間を追加してアクセス時間を延長することができるようになっている。なお、アクセス時間の延長は、外部アドレス信号ＥＸＡＤ及び選択信号ＣＳ１〜ＣＳ３を出力する時間を延長することによって行われるようになっている。
【００２９】
図３は、図１のシステムＬＳＩ１０Ａの高速試験時における構成図である。
高速試験時には、試験対象のシステムＬＳＩ１０Ａの外部端子１５〜１９は、外部装置に代えて試験装置５０に接続される。また、クロック端子２０には試験装置５０から高速のクロック信号ＣＬＫが与えられ、更に、入力端子２１にはこの試験装置５０からウエイト信号ＭＷＡＩＴが与えられるようになっている。  試験装置５０は、クロック発生部５１、アドレス生成部５２、テストパターン格納メモリ５３、及び一致検出部５４を有している。クロック発生部５１は、試験用の高速のクロック信号ＣＬＫを発生するもので、このクロック信号ＣＬＫがアドレス生成部５２とシステムＬＳＩのクロック端子２０に与えられるようになっている。アドレス生成部５２は、クロック信号ＣＬＫをカウントすることによって、テストパターン格納メモリ５３に対するアドレス信号ＡＤＲを生成するものである。
【００３０】
テストパターン格納メモリ５３は、正常動作時におけるシステムＬＳＩ１０Ａの外部端子１５〜１９及び入力端子２１の信号パターンを、予めシミュレーションによって１クロック毎にテストパターンとして求めておき、それを格納したものである。テストパターン格納メモリ５３から読出されるテストパターンのうち、外部データＥＸＤＴとウエイト信号ＸＷＡＩＴ，ＭＷＡＩＴは、システムＬＳＩ１０Ａの外部端子１８，１９及び入力端子２１へそれぞれ与えられ、選択信号ＣＳ１〜ＣＳ３と外部アドレス信号ＥＸＡＤは、一致検出部５４へ与えられている。
【００３１】
一致検出部５４は、システムＬＳＩ１０Ａの外部端子１５ａ〜１５ｃ，１６から出力される選択信号ＣＳ１〜ＣＳ３及び外部アドレス信号ＥＸＡＤと、テストパターン格納メモリ５３から与えられる選択信号ＣＳ１〜ＣＳ３と外部アドレス信号ＥＸＡＤが一致しているか否かを検出するものである。
【００３２】
試験対象のシステムＬＳＩ１０Ａの外部端子２１にウエイト信号ＭＷＡＩＴを所定の時間与えるようなテストパターンを予め作成しておき、このような試験装置５０を用いて、このシステムＬＳＩ１０Ａを試験する。
【００３３】
図４は、図１の動作を示す信号波形図である。以下、この図４を参照しつつ図１の高速試験時の動作を説明する。
【００３４】
図４の時刻ｔ１におけるクロックＣＬＫの立上がりで、ＣＰＵ１１から読出し要求の制御信号ＣＯＮが出力される。
【００３５】
時刻ｔ２における次のクロック信号ＣＬＫの立上がりで、バスＩ／Ｆ１２から出力されていたレディ信号ＲＤＹが“Ｈ”から“Ｌ”に変化する。バスＩ／Ｆ１２において、ＣＰＵ１１からの読出し要求が解析され、例えばＲＯＭ１に対するリクエスト信号ＲＯＭＲＱが外部バスコントローラ１４Ａへ出力される。
【００３６】
時刻ｔ３におけるクロックＣＬＫの立上がりで、外部バスコントローラ１４Ａから選択信号ＣＳ１と外部アドレス信号ＥＸＡＤが出力される。
【００３７】
時刻ｔ４におけるクロックＣＬＫの立上がりで、外部バスリード信号ＥＸＲＤが“Ｌ”から“Ｈ”に変化する。
【００３８】
時刻ｔ５におけるクロックＣＬＫの立上がり、即ち、外部バスリード信号ＥＸＲＤがデアサートされる１サイクル前に、試験装置５０から出力されるウエイト信号ＭＷＡＩＴがアサートされて“Ｈ”となる。
【００３９】
時刻ｔ６における次のクロックＣＬＫの立上がりで、ウエイト信号ＭＷＡＩＴが“Ｌ”に戻ると共に、外部バスデータＥＸＤＴが“Ｈ”となる。
【００４０】
時刻ｔ７における次のクロックＣＬＫの立上がり以降、外部バスリード信号ＥＸＲＤの設定長だけアクセス時間が延長され、選択信号ＣＳ１、外部バスアドレスＥＸＡＤ及び外部バスリード信号ＥＸＲＤが、継続して出力される。
【００４１】
時刻ｔ８におけるクロック信号ＣＬＫの立上がりで、レディ信号ＲＤＹが“Ｌ”から“Ｈ”に変化すると共に、読出しデータＲＤＴが出力される。これによって、試験装置５０から出力された外部バスデータＥＸＤＴがＣＰＵ１１によって読取られる。
【００４２】
時刻ｔ９におけるクロック信号ＣＬＫの立上がりで、レディ信号ＲＤＹ及び選択信号ＣＳ１は“Ｌ”となり、読取り動作は終了する。
【００４３】
以上のように、この実施例１のシステムＬＳＩは、ウエイト信号ＭＷＡＩＴを外部から与えるための入力端子２１と、このウエイト信号ＭＷＡＩＴが与えられたときに、読出しのアクセスタイムを随意に延長することができる外部バスコントローラ１４Ａを有している。これにより、外部端子の駆動能力の影響を受けることなく、高速試験をすることができるという利点がある。
【実施例２】
【００４４】
図５は、本発明の実施例２を示すシステムＬＳＩの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。
【００４５】
このシステムＬＳＩ１０Ｂは、図１中の入力端子２１を削除し、これに代わって内部でウエイト信号ＭＷＡＩＴを生成するレジスタ２２を設けている。レジスタ２２は、ＣＰＵ１１からバスＩ／Ｆ１２を介してアクセス制御レジスタ１３に出力された書込みデータＷＤＴを設定値として保持すると共に、ＲＯＭ１に対する選択信号ＣＳ１がアサートされた時に、その設定値に応じたサイクル数の期間、ウエイト信号ＭＷＡＩＴを出力するものである。このウエイト信号ＭＷＡＩＴは、外部バスコントローラ１４Ａに与えられるようになっている。その他の構成は、図１と同様である。
【００４６】
図６は、図５の動作を示す信号波形図である。
動作は、図１のシステムＬＩＳ１０Ａとほぼ同様である。時刻ｔ１１でＲＯＭ１に対する選択信号ＣＳ１が“Ｌ”から“Ｈ”になると、クロック信号ＣＬＫの次の立上がりである時刻ｔ１２に、レジスタ２２から出力されるウエイト信号ＭＷＡＩＴが“Ｌ”から“Ｈ”になる。そして、このウエイト信号ＭＷＡＩＴは、アクセス制御レジスタ１３に設定された設定値に応じた期間だけ“Ｈ”となり、この期間が経過する時刻ｔ１３で、“Ｌ”に戻る。
【００４７】
このように、システムＬＳＩ１０Ｂでは、レジスタ２２に所定の値を書込み、外部バスコントローラ１４Ａに対するウエイト信号ＭＷＡＩＴをアサートすることにより、アクセスタイムが延長される。
【００４８】
以上のように、この実施例２のシステムＬＳＩは、内部の制御信号ＣＯＮからウエイト信号ＭＷＡＩＴを生成するレジスタ２２と、このウエイト信号ＭＷＡＩＴが与えられたときに、読出しのアクセスタイムを随意に延長することができる外部バスコントローラ１４Ａを有している。これにより、試験用の外部端子を設けることなく、実施例１と同様の利点が得られる。
【実施例３】
【００４９】
図７は、本発明の実施例３を示すシステムＬＳＩの構成図であり、図２中の要素と共通の要素には共通の符号が付されている。
【００５０】
このシステムＬＳＩ１０Ｃは、図２中のバスＩ／Ｆ１２に代えて、機能の異なるバスＩ／Ｆ１２Ａを設けると共に、このバスＩ／Ｆ１２Ａに対するリマップ信号ＲＭＡＰを生成するためのレジスタ２３を設けている。
【００５１】
レジスタ２３は、ＣＰＵ１１からバスＩ／Ｆ１２Ａを介してアクセス制御レジスタ１３に出力された書込みデータＷＤＴを設定値として保持すると共に、この保持した値をリマップ信号ＲＭＡＰとして出力するものである。このリマップ信号ＲＭＡＰは、バスＩ／Ｆ１２Ａに与えられるようになっている。
【００５２】
バスＩ／Ｆ１２Ａは、図２中のバスＩ／Ｆ１２と同様に、ＣＰＵ１１がアクセス制御レジスタ１３に対して書込みや読出しを行う際の仲介をするものである。即ち、ＣＰＵ１１からバスＩ／Ｆ１２Ａには、各種の動作を制御するための制御信号ＣＯＮが与えられ、バスＩ／Ｆ１２ＡからＣＰＵ１１には、準備が完了しているか否かを示すレディ信号ＲＤＹと、読出しデータＲＤＴが与えられるようになっている。
【００５３】
更に、このバスＩ／Ｆ１２Ａは、ＣＰＵ１１から与えられる制御信号ＣＯＮと、レジスタ２３から与えられるリマップ信号ＲＭＡＰに基づいて、どの外部装置にアクセスしたいかという情報を、リクエスト信号ＲＯＭＲＱ，ＲＡＭＲＱ，ＩＯＲＱとして外部バスコントローラ１４に与える機能を担うデコーダ１２ｂを有している。
【００５４】
図８は、図７中のバスＩ／Ｆ１２Ａにおけるデコータ１２ｂの内容を示す図である。この図８に示すように、デコータ１２ｂでは、デコードの対象となる信号として、制御信号ＣＯＮの他にリマップ信号ＲＭＡＰが加えられている。
【００５５】
即ち、このデコーダ１２ｂでは、このシステムＬＳＩ１０Ｃのリセット解除後にＣＰＵ１１が読込むプログラムが格納されている第１バンク（この場合では、ＲＯＭ１）と、このシステムＬＳＩ１０Ｃに接続された任意の装置のアクセス時に使用される第２バンク（この場合では、入出力装置３）とを、リマップ信号ＲＭＡＰによって選択することができるようになっている。
【００５６】
このようなシステムＬＳＩ１０Ｃでは、レジスタ２３からリマップ信号ＲＭＡＰが出力されると、このリマップ信号ＲＭＡＰによってバスＩ／Ｆ１２Ａのデコーダ１２ｂで入出力装置３が、実行用のプログラムの格納されたバンクとしてマッピングされる。入出力装置３は、アクセスタイムを随意に延長するためのウエイト信号ＸＷＡＩＴを出力する機能を有しているので、このウエイト信号ＸＷＡＩＴに基づいて、外部バスコントローラ１４において、読出しのアクセスタイムが延長される。
【００５７】
以上のように、この実施例３のシステムＬＳＩは、制御信号ＣＯＮに基づいてリマップ信号ＲＭＡＰを出力するレジスタ２３と、このリマップ信号ＲＭＡＰが与えられたときに、ＲＯＭ１に代えて入出力装置３をプログラムの格納されたバンクとしてマッピングするデコーダ１２ｂを備えたバスＩ／Ｆ１２Ａを有している。これにより、入出力装置３が本来備えているウエイト信号ＸＷＡＩＴを用いることにより、読出しのアクセスタイムを任意に延長することができる。従って、従来と同様の外部バスコントローラ１４を使用することができるので、ステートマシン（外部バスコントローラ１４）の開発工数を削減できるという利点がある。
【産業上の利用可能性】
【００５８】
なお、本発明は、上記実施例に限定されず、種々の変形が可能である。例えば、システムＬＳＩ１０Ａ〜１０Ｃの構成は一例であり、タイマーやアナログ・ディジタル変換器等の回路を内蔵するものにでも同様に適用可能である。
【図面の簡単な説明】
【００５９】
【図１】本発明の実施例１を示すシステムＬＳＩの構成図である。
【図２】従来のシステムＬＳＩの概略を示す構成図である。
【図３】図１のシステムＬＳＩ１０Ａの高速試験時における構成図である。
【図４】図１の動作を示す信号波形図である。
【図５】本発明の実施例２を示すシステムＬＳＩの構成図である。
【図６】図５の動作を示す信号波形図である。
【図７】本発明の実施例３を示すシステムＬＳＩの構成図である。
【図８】図７中のバスＩ／Ｆ１２Ａにおけるデコータ１２ｂの内容を示す図である。
【符号の説明】
【００６０】
１０Ａ〜１０Ｃ    システムＬＳＩ
１１    ＣＰＵ
１２，１２Ａ    バスＩ／Ｆ
１３    アクセス制御レジスタ
１４，１４Ａ    外部バスコントローラ
１５ａ〜１５ｃ，１６〜１９    外部端子
２１    入力端子
２２，２３    レジスタ
【図１】
2005038230.tif 000003
【図２】
2005038230.tif 000004
【図３】
2005038230.tif 000005
【図４】
2005038230.tif 000006
【図５】
2005038230.tif 000007
【図６】
2005038230.tif 000008
【図７】
2005038230.tif 000009
【図８】
2005038230.tif 000010