(57)【要約】【目的】  ｈｉｇｈ−ｋ材料絶縁膜の寿命データを取得する方法を提供し、ひいてはｈｉｇｈ−ｋ材料をゲート絶縁膜に用いた電界効果トランジスタの寿命試験の方法を提供する。【構成】  ｎ型基板１０２と下地膜１０３とｈｉｇｈ−ｋ膜１０４とゲート電極１０５とを有する半導体装置を用いて、前記ｈｉｇｈ−ｋ膜１０４における絶縁膜寿命を示す絶縁膜寿命データを取得する絶縁膜寿命データ取得方法であって、ゲート電極１０５に正バイアスを印加する正バイアス印加工程と、前記ｈｉｇｈ−ｋ膜１０４と前記下地膜１０３とを経由して前記ｎ型基板１０２へ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記ｈｉｇｈ−ｋ膜１０４の絶縁膜寿命データとして取得する取得工程と、を備えたことを特徴とする。【選択図】        図１
2005277304.tif 000002
【特許請求の範囲】
【請求項１】
ｎ型半導体と前記ｎ型半導体上に形成された下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜と前記高誘電率材料絶縁膜上に形成された導電膜とを有する半導体装置を用いて、前記高誘電率材料絶縁膜における絶縁膜寿命を示す絶縁膜寿命データを取得する絶縁膜寿命データ取得方法であって、
前記導電膜に正バイアスを印加する正バイアス印加工程と、
正バイアスが印加された前記導電膜から前記高誘電率材料絶縁膜と前記下地絶縁膜とを経由して前記ｎ型半導体へ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記高誘電率材料絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする高誘電率材料絶縁膜寿命データ取得方法。
【請求項２】
前記半導体装置として、前記導電膜をゲート電極とするｐ型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを用いたことを特徴とする請求項１記載の高誘電率材料絶縁膜寿命データ取得方法。
【請求項３】
前記半導体装置として、前記ｎ型半導体がｎ型ウエルとしてｐ型基板上に形成された前記ｐ型ＭＩＳキャパシタを用いたことを特徴とする請求項２記載の高誘電率材料絶縁膜寿命データ取得方法。
【請求項４】
前記半導体装置として、前記導電膜をゲート電極とするｐ型電解効果トランジスタを用いたことを特徴とする請求項１記載の高誘電率材料絶縁膜寿命データ取得方法。
【請求項５】
下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜とをゲート絶縁膜として有するｐ型電解効果トランジスタにおける前記高誘電率材料絶縁膜の絶縁膜寿命を示す絶縁膜寿命データを取得する高誘電率材料絶縁膜寿命データ取得方法であって、
ゲートに正バイアスを印加する正バイアス印加工程と、
正バイアスが印加された前記ゲートから、前記ゲート絶縁膜を経由してソースとドレインとのうち少なくとも１つへ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記高誘電率材料絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする高誘電率材料絶縁膜寿命データ取得方法。
【請求項６】
基板上に下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜とをゲート絶縁膜として有するｎ型電解効果トランジスタにおける前記高誘電率材料絶縁膜の絶縁膜寿命を示す絶縁膜寿命データを取得する高誘電率材料絶縁膜寿命データ取得方法であって、
ゲートに正バイアスを印加する正バイアス印加工程と、
正バイアスが印加された前記ゲートから、前記基板へ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記高誘電率材料絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする高誘電率材料絶縁膜寿命データ取得方法。
【請求項７】
前記高誘電率材料絶縁膜は、材料として、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）とハフニウムアルミネイト（ＨｆＡｌＯｘ）とハフニウムシリケイト（ＨｆＳｉＯｘ）とイットリア（Ｙ２Ｏ３）と酸化ランタン（Ｌａ２Ｏ３）と酸化ユウロピウム（ＥｕＯ）と酸化ツリウム（Ｔｍ２Ｏ３）と酸化ジルコニウム（ＺｒＯ２）とハフニア（ＨｆＯ２）とアルミナ（Ａｌ２Ｏ３）とのうち、少なくとも１つを含有することを特徴とする請求項１〜６のいずれか記載の高誘電率材料絶縁膜寿命データ取得方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高誘電率材料を絶縁膜として用いた半導体素子の寿命試験方法、特に、電界効果トランジスタ用のゲート絶縁膜とした高誘電率材料絶縁膜の寿命データ取得方法に関する。
【背景技術】
【０００２】
シリコンを用いた集積回路技術は驚くべき速度で発展を続けている。微細化技術の進歩に伴って素子の寸法が縮小され、より多くの素子を１つのチップ内に集積することが可能となり、その結果、より多くの機能を実現することが可能になった。シリコンを用いた集積回路では素子の寸法が小さくなるにつれ、ゲート絶縁膜の厚さも減ってきた。素子の更なる微細化は可能ではあるが、従来のゲート絶縁膜材料である二酸化シリコンでは、事実上、限界まで薄膜化が進んでいる。
【０００３】
このようにゲート絶縁膜の膜厚が薄くなると、同ゲート絶縁膜は絶縁破壊し易くなるので、ＬＳＩ（大規模集積回路）の信頼性に影響するようになる。このためＬＳＩを製品として出荷するにあたっては、予めゲート絶縁膜に寿命試験を施すことによりその寿命の予測を行って、品質保証を与えるようにしている。このような寿命試験は、加速環境下でのＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）試験方法により行われている。加速環境下でのＴＤＤＢ試験とは、ゲート電極−基板間に印加する電圧を実使用の電圧よりも大きく設定し、温度を上げて、リーク電流量をモニターし、リーク電流値の急激な変化が観測されるまでの時間を寿命とする方法である。言い換えれば、ゲート絶縁膜にゲート電極を介して電圧をかけてその絶縁破壊に至るまでの時間、すなわち寿命を予測するようにしている。同ゲート絶縁膜に電圧をかけ続けると、時間の経過につれてリーク電流が流れ始めて、ある時間が経過するとリーク電流が増大して同ゲート絶縁膜は絶縁破壊に至ることになる。
【０００４】
ここで、実際の寿命保証においては、予め想定されるチップとなる領域中の全てのＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造におけるゲート部分の総面積である全ゲート面積、例えば、０．１ｃｍ２での寿命を推定しなければならない。膜厚が厚い従来のゲート酸化膜の評価においては、全ゲート面積（例えば、０．１ｃｍ２）と同等な面積を有するＭＩＳキャパシタあるいはトランジスタアレーを製造し、製造されたＭＩＳキャパシタあるいはトランジスタアレー１つについてのＴＤＤＢ寿命を計測することにより、面積換算なしで寿命推定が可能であった。しかし、極薄のゲート絶縁膜を有する電界効果トランジスタの場合、例えば、０．１ｃｍ２のような大面積を有するＭＩＳキャパシタあるいはトランジスタアレーなどを製造することが困難である。したがって、１つのＭＩＳキャパシタあるいはトランジスタアレーを利用したＴＤＤＢ試験によって全ゲート面積の破壊時を検出することが困難である。そこで、現在では、できるだけ多くの小面積デバイスのＴＤＤＢ計測を実施し、統計的なデータ処理により面積の換算を行って、寿命推定を行っている。従来のゲート絶縁膜の信頼性試験の方法については、例えば、特許文献１、２に開示されている。
【０００５】
また、現在使用されている最も薄い二酸化シリコンのゲート絶縁膜の厚さは約２ｎｍであるが、二酸化シリコンをこれ以上薄膜化すると、直接的トンネル効果によって大きなリーク電流が生じ、消費電力が大きくなってしまう。さらに、そのような薄い二酸化シリコンは、原子の数層から形成されるので、そのような膜を均一性良く、量産するには厳密な製造制御が必要となる。
そこで、更なる素子の微細化と消費電力化を両立するために、二酸化シリコンより厚く形成されても同等以上のトランジスタ性能が得られる“高誘電率（ｈｉｇｈ−ｋ）材料”の開発が精力的に進められている。有力候補となっている材料は、ジルコニア、ハフニアなどのＩＶ族酸化物と二酸化シリコン固溶体であるシリケートやＩＶ族酸化物とアルミナの固溶体であるアルミネートなどである。シリケートをゲート絶縁膜に用いた電界効果トランジスタは、例えば、特許文献３に開示されている。
【特許文献１】特開平１１−２８４０４０号公報
【特許文献２】特開２００３−３３２３９９号公報
【特許文献３】特開平１１−１３５７７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
シリケートやアルミネートをゲート絶縁膜に用いた電界効果トランジスタを用いたＬＳＩにおいても、ＬＳＩを製品として出荷するにあたっては、予めゲート絶縁膜に寿命試験を施すことによりその寿命の予測を行って、品質保証を与える必要がある。しかし、ｈｉｇｈ−ｋ材料をゲート絶縁膜に用いたＭＩＳ構造の絶縁破壊については、未だにほとんど調べられておらず、その信頼性試験の方法も確立されていない。また、従来のゲート絶縁膜であるシリコン酸化膜（ＳｉＯ２）やシリコン酸窒化膜（ＳｉＯＮ）は単層であったが、ｈｉｇｈ−ｋゲート絶縁膜は、Ｓｉ基板に直接接触した状態ではなく、Ｓｉ基板との間に下地膜、あるいは、界面膜と呼ばれる１ｎｍ以下のＳｉＯ２やＳｉＯＮを形成された状態で使用される。このような２層膜としてのｈｉｇｈ−ｋゲート絶縁膜については、そこを流れるリーク電流を担うキャリアの種類や方向についても理解がなされているとは言えず、したがって、その信頼性評価の方法も全く確立されていない。
【０００７】
本発明の目的は、ｈｉｇｈ−ｋ材料絶縁膜の寿命データを取得する方法を提供し、ひいてはｈｉｇｈ−ｋ材料をゲート絶縁膜に用いた電界効果トランジスタの寿命試験の方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の高誘電率材料絶縁膜寿命データ取得方法は、
ｎ型半導体と前記ｎ型半導体上に形成された下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜と前記高誘電率材料絶縁膜上に形成された導電膜とを有する半導体装置を用いて、前記高誘電率材料絶縁膜における絶縁膜寿命を示す絶縁膜寿命データを取得する絶縁膜寿命データ取得方法であって、
前記導電膜に正バイアスを印加する正バイアス印加工程と、
正バイアスが印加された前記導電膜から前記高誘電率材料絶縁膜と前記下地絶縁膜とを経由して前記ｎ型半導体へ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記高誘電率材料絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする。
【０００９】
後述するように、発明者は、ゲート絶縁膜が下地絶縁膜と前記下地絶縁膜上に形成された高誘電率（ｈｉｇｈ−ｋ）材料絶縁膜とで構成されたｐ型電解効果トランジスタのオフ状態（蓄積層を形成している状態）において、ストレス電圧を印加した際、ある寿命をもってゲート絶縁膜全体の絶縁破壊に至る前にリーク電流値がある変曲点を持って急激ではない増大をすることを見出した。リーク電流値が増大するためには、どこかで絶縁劣化がおこっているはずである。しかしながら、ゲート絶縁膜が下地絶縁膜と前記下地絶縁膜上に形成されたｈｉｇｈ−ｋ材料絶縁膜とで構成されたｐ型電解効果トランジスタのオフ状態において、ストレス電圧を印加した際の基板と下地層との界面準位は、ほとんど変化しない。このことは、下地層では、まだ絶縁劣化していないことを意味する。すなわち、下地層で絶縁劣化していないのにもかかわらず電流値がある変曲点を持って急激ではない増大をするということは、上層のｈｉｇｈ−ｋ材料絶縁膜が絶縁劣化したはずである。よって、ｐ型電解効果トランジスタのＭＩＳ構造部となる、ｎ型半導体と前記ｎ型半導体上に形成された下地絶縁膜と前記下地絶縁膜上に形成されたｈｉｇｈ−ｋ材料絶縁膜と前記ｈｉｇｈ−ｋ材料絶縁膜上に形成された導電膜とを有する半導体装置を用いて、前記導電膜に正バイアスを印加することにより、正バイアスが印加された前記導電膜から前記ｈｉｇｈ−ｋ材料絶縁膜と前記下地絶縁膜とを経由して前記ｎ型半導体へ流れた前期リーク電流値の時間変化を計測し、計測後、ある期間経過した時点で、リーク電流値が上昇しながらもある変曲点を持って上昇の仕方が変われば、ｈｉｇｈ−ｋ材料絶縁膜が絶縁劣化したことがわかる。よって、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データとして取得すればよい。
【００１０】
さらに、前記半導体装置として、前記導電膜をゲート電極とするｐ型ＭＩＳ（ｍｅｔａｌ−ｉｎｓｕｌａｔｏｒ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ）キャパシタを用いたことを特徴とする。
【００１１】
ｐ型電解効果トランジスタのＭＩＳ構造部は、ｐ型ＭＩＳキャパシタと等価であるから、ｐ型電解効果トランジスタを製造しなくても構わない。
【００１２】
さらに、前記半導体装置として、前記ｎ型半導体がｎ型ウエルとしてｐ型基板上に形成された前記ｐ型ＭＩＳキャパシタを用いてもよい。
【００１３】
ＣＭＯＳ構造の半導体装置のように、ｐ型電解効果トランジスタとｎ型電解効果トランジスタとを製造する場合、例えば、ｐ型基板を用いたとしてもｎ型ウエルを形成することで同様に前記ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データを取得することができる。
【００１４】
もちろん、前記半導体装置として、上述した前記導電膜をゲート電極とするｐ型電解効果トランジスタを用いても構わない。
【００１５】
本発明の高誘電率材料絶縁膜寿命データ取得方法は、
下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜とをゲート絶縁膜として有するｐ型電解効果トランジスタにおける前記高誘電率材料絶縁膜の絶縁膜寿命を示す絶縁膜寿命データを取得する高誘電率材料絶縁膜寿命データ取得方法であって、
ゲートに正バイアスを印加する正バイアス印加工程と、
正バイアスが印加された前記ゲートから、前記ゲート絶縁膜を経由してソースとドレインとのうち少なくとも１つへ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記高誘電率材料絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする。
【００１６】
後述するように、発明者は、ｐ型電解効果トランジスタにおけるゲートとなる前記導電膜とｎ型半導体との間でリーク電流値を測定することにより得られる変曲点よりもリーク電流値が急激な増大を示す回路を見出した。すなわち、正バイアスが印加された前記ゲートから、前記ゲート絶縁膜を経由してソースとドレインとのうち少なくとも１つへ流れる回路である。かかる回路に流れたリーク電流値の時間変化を計測する。そして、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データとして取得する。
【００１７】
本発明の高誘電率材料絶縁膜寿命データ取得方法は、
基板上に下地絶縁膜と前記下地絶縁膜上に形成された高誘電率材料絶縁膜とをゲート絶縁膜として有するｎ型電解効果トランジスタにおける前記高誘電率材料絶縁膜の絶縁膜寿命を示す絶縁膜寿命データを取得する高誘電率材料絶縁膜寿命データ取得方法であって、
ゲートに正バイアスを印加する正バイアス印加工程と、
正バイアスが印加された前記ゲートから、前記基板へ流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記高誘電率材料絶縁膜の絶縁膜寿命データとして取得する取得工程と、
を備えたことを特徴とする。
【００１８】
後述するように、発明者は、基板上に下地絶縁膜と前記下地絶縁膜上に形成されたｈｉｇｈ−ｋ材料絶縁膜とをゲート絶縁膜として有するｎ型電解効果トランジスタを用いて、下地絶縁膜との基板側界面にｎ型である反転層を形成することにより、ｐ型電解効果トランジスタにおけるゲートとなる前記導電膜とｎ型半導体との間でリーク電流値を測定することにより得られる変曲点よりもリーク電流値が急激な増大を示す回路を見出した。すなわち、正バイアスが印加された前記ゲートから、前記ゲート絶縁膜と前記ゲートに正バイアスが印加されることにより前記基板上に形成された反転層とを経由して前記基板へ流れる回路である。かかる回路を流れたリーク電流値の時間変化を計測する。そして、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データとして取得する。
【００１９】
また、前記ｈｉｇｈ−ｋ材料絶縁膜は、材料として、ハフニウムシリコンオキシナイトライド（ＨｆＳｉＯＮ）とハフニウムアルミネイト（ＨｆＡｌＯｘ）とハフニウムシリケイト（ＨｆＳｉＯｘ）とイットリア（Ｙ２Ｏ３）と酸化ランタン（Ｌａ２Ｏ３）と酸化ユウロピウム（ＥｕＯ）と酸化ツリウム（Ｔｍ２Ｏ３）と酸化ジルコニウム（ＺｒＯ２）とハフニア（ＨｆＯ２）とアルミナ（Ａｌ２Ｏ３）とのうち、少なくとも１つを含有することを特徴とする。
【発明の効果】
【００２０】
本発明によれば、上述した変曲点を現れるまでの期間（時間）を計測することにより、ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データを取得することができる。すなわち、電解効果トランジスタの寿命を計測することができる。さらに、ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データを取得することができるので、例えば、全ゲート面積（例えば、０．１ｃｍ２）よりも小面積なできるだけ多くのデバイスについて、同様の手法により高誘電率材料絶縁膜の絶縁膜寿命データを取得することにより、統計的なデータ処理により面積の換算を行って、寿命推定を行うことができる。また、後述するように、ｎ型電解効果トランジスタのオン状態とｎ型電解効果トランジスタのオフ状態とｐ型電解効果トランジスタのオン状態とｐ型電解効果トランジスタのオフ状態（蓄積側）との中で、ｐ型電解効果トランジスタのオフ状態が最も絶縁破壊に至る寿命が短い。すなわち、ｐ型電解効果トランジスタのオフ状態と等価なＭＩＳ構造において計測する本願によれば、前記４種の中で、最も厳しい環境下におけるｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データを取得することができる。最も厳しい環境下におけるｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データを取得することができるので、適切かつより安全なｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命を予測することができる。ひいては、適切かつより安全なｈｉｇｈ−ｋ材料をゲート絶縁膜に用いた電界効果トランジスタの寿命試験の方法を提供することができる。
【発明を実施するための最良の形態】
【００２１】
以下、各実施の形態では、導電膜に正バイアス印加する正バイアス印加工程と、正バイアスが印加された前記導電膜から流れたリーク電流値の時間変化を計測し、計測後、前記リーク電流値の時間変化の変曲点が現れるまでの印加時間を前記ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データとして取得する取得工程とを備えたｈｉｇｈ−ｋ材料絶縁膜寿命データ取得方法を説明する。
【００２２】
実施の形態１．
図１は、実施の形態１における電界効果トランジスタの寿命試験の方法を説明するための構成を示す図である。
図１では、ｐ型電解効果トランジスタを用いている。実施の形態１におけるｐ型電解効果トランジスタは、一例として、素子分離絶縁膜１０１が形成されたｎ型半導体の一例であるｎ型基板１０２上に、下地絶縁膜となる下地膜１０３、高誘電率材料絶縁膜となるｈｉｇｈ−ｋ膜１０４、導電膜となるゲート電極１０５が形成されている。また、ソース、ドレインにつながるｐ＋拡散層１０６がｎ型基板１０２に形成されている。素子分離絶縁膜１０１の材料としては、例えば、ＳｉＯ２を用いる。また、下地膜１０３（或いは、界面膜とも呼ばれる）として、同様に、ＳｉＯ２を用いる。あるいは、ＳｉＯＮを用いてもよい。下地膜１０３は、例えば、１ｎｍ以下に形成される。下地膜１０３を形成することにより、電界効果トランジスタのチャネルとなるＳｉ基板表面とゲート絶縁膜との界面を平坦で欠陥の少ない状態に保つことに加えて、チャネルを流れるキャリアの移動度低下を防止させることができる。ｈｉｇｈ−ｋ膜１０４の材料として、例えば、ＨｆＳｉＯＮを用いる。ゲート電極１０５は、例えば、ポリシリコン（多結晶シリコン）を用いる。ポリシリコンを用いる場合、さらに、イオン注入等によりｐ＋ドーピングをおこなうことが望ましい。ｐ＋ドーピングをおこなうことで低抵抗化を図るなど抵抗値を制御することができる。ｐ＋拡散層１０６は、イオン注入等によりｐ＋ドーピングをおこないアニール等により拡散させることで形成すればよい。また、ｎ型基板１０２は、地絡されている。ゲート電極１０５には、正バイアスが印加可能に構成されている。
【００２３】
ｐ型電解効果トランジスタのゲート電極１０５に正バイアスを印加して、電流計を用いてゲート電極１０５からｈｉｇｈ−ｋ膜１０４、下地膜１０３と経由してｎ型基板１０２へ流れるゲートリーク電流の時間変化を測定する。
【００２４】
図２は、実施の形態１における電界効果トランジスタの寿命試験を電界効果トランジスタの代わりにＭＩＳキャパシタを用いておこなう場合の構成を説明するための図である。
図２に示すように、ｐ型キャパシタとして、素子分離絶縁膜１０１が形成されたｎ型基板１０２上に、下地膜１０３、ｈｉｇｈ−ｋ膜１０４、ゲート電極１０５が形成されている。ｐ型電解効果トランジスタとゲート絶縁膜が位置するＭＩＳ構造部が等価であるｐ型キャパシタを用いても、ゲート絶縁膜の寿命を評価するにあたっては、同様な結果を得ることができる。ｐ型電界効果トランジスタの代わりにｐ型ＭＩＳキャパシタを用いることにより、試験対象を製造する際の工程を少なくすることができる。また、ｐ型電界効果トランジスタのｐ＋拡散層１０６が必要ない分、ゲート電極１０５の面積を大きくすることができる。
【００２５】
図３は、ＨｆＳｉＯＮのバンドダイアグラムを示す図である。
図３におけるバンドダイアグラムは、発明者等の測定による。図３に示すこのバンドダイアグラムで特徴的な点は、価電子帯のオフセット（２．９２ｅＶ）と伝導帯のオフセット（２．８６ｅＶ）とがほぼ等しい点である。このため、電界効果トランジスタ（ＦＥＴ）の型と印加される電圧の組み合わせによって、伝導を担う主要なキャリアが、電子の場合と正孔の場合とがあることになる。
n型ＦＥＴのオフ状態、または、n型キャパシタの蓄積状態（ゲート負バイアス）では基板側からの正孔が、ｐ型ＦＥＴのオフ状態、またはｐ型キャパシタの蓄積状態（ゲート正バイアス）の場合には基板側からの電子が主要なキャリアとなる。
【００２６】
図４は、代表的なｈｉｇｈ−ｋ材料のバンドギャップ、バンドオフセットをまとめて示した表を示す図である。
図４に示すように、他のｈｉｇｈ−ｋ材料でもバンドギャップ、バンドオフセットの値は大きくは変化せず、主要なキャリアはＨｆＳｉＯＮの場合と同じになる。
発明者等の検討によると主要なキャリアが電子となる場合の方が、正孔が主要なキャリアとなる場合と比べて寿命が短い。
【００２７】
図５は、ＨｆＳｉＯＮ、ＨｆＡｌＯｘの寿命測定結果の一例を表わした表を示す図である。
図５において、共に酸化膜換算膜厚は１．５ｎｍである。ゲートバイアス１.１Ｖで０.１ｃｍ２のゲート面積をもつデバイスの故障率が６３%になる寿命を記載している。ｎ＋ゲートのｎ型キャパシタの蓄積側の方が数十〜百倍以上、寿命が長くなっている。
したがって、寿命試験はｐ＋ゲートのｐ型ＦＥＴのオフ側、または、ｐ＋ゲートのｐ型キャパシタの蓄積側（いずれもゲート正バイアス）で行えばよい。
【００２８】
図６は、ｐ型ＦＥＴのオフ側、または、ｐ型キャパシタの蓄積側のゲートに正バイアスを印加する場合の電圧とゲートリーク電流との関係を説明するための図である。
図１或いは図２の構成を用いて、ゲートに正バイアスを印加する場合、通常使用する電圧（例えば、０．９〜１．１Ｖ）を印加したのでは、寿命試験が長期になりすぎてしまい事前の製品評価にならない。よって、加速試験を行うことが望ましいが、絶縁耐圧を印加したのでは、瞬時に絶縁破壊してしまい、これも寿命試験にならない。よって、加速試験による寿命試験に用いるストレス電圧は、通常使用電圧と絶縁耐圧との間の電圧が望ましい。図６では、例えば、（ａ）〜（ｅ）で示している。電圧（ａ）を用いる場合よりも電圧（ｅ）を用いる方が、寿命が短いことが予想されるが、かかる加速試験による寿命試験に用いるストレス電圧は、どの程度の加速試験をおこなうかにより適宜選択すればよい。また、試験温度は、装置性能を保証する最高（或いは最低）温度（例えば、最高温度として１２５℃）に設定すればよい。
【００２９】
図７は、ｐ＋ゲートのｐ型キャパシタのゲートに正バイアスを印加した場合の、ゲートリーク電流の時間変化の一例を示す図である。
図７において、横軸は、ストレス印加時間、縦軸は、ゲートリーク電流の変化値（ある時点のゲートリーク電流の値と、初期時のゲートリーク電流値との差）である。リーク電流は時間と共に徐々に増大してゆくが、ある時点で急激な増大とまではいかないが電流の時間変化に変曲点が現れる。この変曲点はｈｉｇｈ−ｋ膜１０４であるＨｆＳｉＯＮ膜、或いは、下地膜１０３の絶縁破壊に対応するものである。かかるリーク電流の時間変化に変曲点が現れた時点を絶縁破壊が起こった時刻としてそれまでの印加時間を絶縁膜寿命データとして取得する。取得した印加時間からＨｉｇｈ−ｋゲート絶縁膜の寿命予測を行うことができる。特に、従来のゲート絶縁膜として使用していた単層のＳｉＯ２では、薄膜化できない１．５ｎｍ以下に酸化膜換算膜厚がなるように構成された下地膜とｈｉｇｈ−ｋ膜とを有するゲート絶縁膜に対し、本方法は、有効である。
【００３０】
図８は、ＨｆＳｉＯＮとＳｉＯ２の積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
ここで、ＨｆＳｉＯＮの膜厚は３ｎｍ、ＳｉＯ２の膜厚は０．５ｎｍとした。酸化膜換算膜厚は１．５ｎｍである。
図９は、ＨｆＡｌＯｘとＳｉＯＮの積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
ここで、ＨｆＡｌＯｘの膜厚は３ｎｍ、ＳｉＯＮの膜厚は０．９ｎｍとした。酸化膜換算膜厚は１．５ｎｍである。
ＳｉＯ２では薄膜化できない１．５ｎｍに相当する下地膜１０３とｈｉｇｈ−ｋ膜１０４との組み合わせにした。すなわち、ｈｉｇｈ−ｋ膜を用いることとなる酸化膜換算膜厚が１．５ｎｍ以下でデータを取得することで、実際の条件に近い状態でのデータを測定した。
【００３１】
図８、９において、ストレス電圧はオフ状態（蓄積状態）で、すなわち、n型ＦＥＴではゲート負バイアス、ｐ型ＦＥＴではゲート正バイアスを印加した。いずれの場合も、ｐ型ＦＥＴでは界面準位密度に変化が無いのに対して、n型ＦＥＴではストレス時間と共に界面準位が増大しているのがわかる。この結果は、n型ＦＥＴにゲート負バイアスを印加した場合にはＳｉ基板界面に欠陥が発生していることを示している。逆に言えば、ｐ型ＦＥＴに正バイアスを印加した場合にはＳｉ基板界面に欠陥が発生していないことを示している。言い換えれば、Ｓｉ基板界面に接している下地膜には、欠陥が生じていないことを示している。しかしながら、図７で示したように、ゲートリーク電流値に変曲点が現れるということは、残りの絶縁膜であるｈｉｇｈ−ｋ膜に欠陥が生じたと言える。すなわち、絶縁劣化が生じ、この欠陥がｈｉｇｈ−ｋ膜の膜厚方向につながり、変曲点においてｈｉｇｈ−ｋ膜が絶縁破壊に至ることがわかる。
【００３２】
図８、９に示されるように、通常、十分に制御されたプロセスで下地膜１０３が形成されている場合には、ｐ型ＦＥＴ（同様に、ｐ型ＭＩＳキャパシタ）において、ｈｉｇｈ−ｋ膜であるＨｆＳｉＯＮ膜の絶縁破壊が先に起こる。すなわち、初期に観測されるリーク電流の緩やかな増大は、極薄のＳｉＯ２などでよく知られているＳＩＬＣ（Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）で、ストレスにより発生したＨｆＳｉＯＮ膜中の欠陥によるもので、この欠陥がＨｆＳｉＯＮ膜の膜厚方向につながると膜の絶縁破壊に至る。その後、残った下地膜のみに電流が流れるようになるが、ゲート電圧が下地膜のみに掛かるようになること、下地膜自身の厚さが１ｎｍ以下と薄いことから加速度的に欠陥が増えてゆくため、リーク電流の増加の速度が速くなる。そのため、ＨｆＳｉＯＮ膜の絶縁破壊に対応した時点で、リーク電流の時間変化の変曲点が現れるのである。ＨｆＳｉＯＮ膜が破壊した時点では、まだリーク電流の値自体は回路動作を阻害するほど大きくなっていないが、その後のリーク電流の増大が急激に起こるので、電流の増加率が変化した時点をもってゲート絶縁膜が破壊したと定義する方法が信頼性を保証する上では適している。
【００３３】
本実施の形態１によれば、図１のようなトランジスタを作製せずに図２に示すようなＭＩＳキャパシタを用いてもＨｉｇｈ−ｋゲート絶縁膜の信頼性評価をすることができるので、製膜プロセス、熱工程などの工程管理にも適している。
【００３４】
図１０は、実施の形態１における電界効果トランジスタの寿命試験を電界効果トランジスタの代わりにｐ型基板上に形成されたＭＩＳキャパシタを用いておこなう場合の構成を説明するための図である。
図１０に示すように、ｐ型キャパシタとして、素子分離絶縁膜１０１が形成されたｐ型基板１１２上に、ｎ型ウエル１０７を形成し、ｎ型ウエル１０７の上に下地膜１０３、ｈｉｇｈ−ｋ膜１０４、ゲート電極１０５が形成されるようにしてもよい。ＣＭＯＳ構造の半導体装置のように、ｐ型電解効果トランジスタとｎ型電解効果トランジスタとを製造する場合、例えば、ｐ型基板を用いたとしてもｎ型ウエルを形成することで、ゲート絶縁膜が位置するＭＩＳ構造部が等価であるｐ型キャパシタを形成することができ、かかるｐ型キャパシタを用いても同様に前記ｈｉｇｈ−ｋ材料絶縁膜の絶縁膜寿命データを取得することができる。
【００３５】
実施の形態２．
図１１は、実施の形態２における電界効果トランジスタの寿命試験をおこなう場合の構成を説明するための図である。
図１１に示すように、２つのｐ＋拡散層１０６が並列に回路構成され、電流計を介して地絡されている。ゲート電極１０５には、正バイアスが印加可能に構成されている。図１１では、図１におけるｐ型電解効果トランジスタを用いて、ｐ型電解効果トランジスタのゲート電極１０５に正バイアスを印加して、電流計を用いてゲート電極１０５からｈｉｇｈ−ｋ膜１０４、下地膜１０３、ｎ型基板１０２と経由してｐ＋拡散層１０６へ流れるソース・ドレイン電流の時間変化を測定する。図示していないが、図１１のようにｎ型基板１０２を用いずにｐ型基板を用いた場合には、ｎ型ウエルを形成し、ｎ型ウエル内にｐ＋拡散層１０６を形成するようにしてもよい。ここでは、２つのｐ＋拡散層１０６が並列に回路構成されているが、どちらか一方（ソース側、或いはドレイン側）に流れる電流の時間変化を測定してもよい。
【００３６】
実施の形態１においては、ｐ＋ゲートのｐ型ＦＥＴのオフ側、または、ｐ＋ゲートのｐ型キャパシタの蓄積側（いずれもゲート正バイアス）でゲート電極に正バイアスを印加してゲートリーク電流の時間変化を測定した。既に述べたように、この組み合わせの場合には、主要なキャリアである基板蓄積層からの電子に加えて、ｐ＋ゲートから正孔が基板に流れる。
図１２は、ｐ＋ゲートのｐ型ＦＥＴを用いた試験において、図１１に示す回路で、ゲート電流と同時に基板電流とソース・ドレイン電流を測定した結果を示す図である。
図１２において、ソース・ドレイン電流（Ｉｓｄ）に注目すると、ゲート電流（Ｉｇ）（或いは基板電流（Ｉｓｕｂ））に変曲点が現れる時点までは、ゲート電流の１／１０００以下の小さな値で一定であるが、ゲート電流（Ｉｇ）に変曲点が現れた時点で急激に増大しているのがわかる。この急激な増大は、ＨｆＳｉＯＮ膜の絶縁破壊によってｐ＋ゲートからの正孔電流が増大し、その一部がソース・ドレインのｐ＋拡散層に流れ込んだために起こったものである。かかるソース・ドレイン電流（Ｉｓｄ）に急激な増大が生じた時点を絶縁破壊が起こった時刻として、それまでの印加時間を絶縁膜寿命データとして取得する。かかる印加時間からＨｉｇｈ−ｋゲート絶縁膜の寿命予測を行うことができる。
【００３７】
ここで、実施の形態１で述べたように、ゲート電流の変曲点を観測する方法によってＨｆＳｉＯＮ膜の絶縁破壊を検知しても良いが、変曲点を決定する為には、ＨｆＳｉＯＮ膜の絶縁破壊が起こった後も観測を続ける必要がある。ここで注意したいのは、図１２の横軸がログスケールであることで、変曲点を決定する為に測定を続ける時間が試験時間全体の相当部分を占めている点である。測定にｐ＋ゲートのｐ型ＦＥＴを用いて、ソース・ドレイン電流の時間変化を測定する本実施の形態２によれば、ソース・ドレイン電流の急激な上昇により明瞭に絶縁破壊の時点が観測されるので、絶縁破壊が起こった直後に測定を停止することが可能となり、試験時間を大幅に節約することができる。
【００３８】
また、本実施の形態は、ＨｆＡｌＯｘやＨｆＯ２のようにＨｉｇｈ−ｋ膜の絶縁破壊がゲート電流の変化にほとんど影響を及ぼさず、そのため、ゲート電流の時間変化における変曲点の判別が難しい場合に特に有効である。
【００３９】
図１３は、ｐｏｌｙＳｉ／ＨｆＡｌＯｘ／ＳｉＯ２ゲートスタック構造のゲート電極に正バイアスを印加した場合のバンドダイヤグラムを示す図である。
図１３において、信頼性試験を行うようなバイアス電圧を印加した状態では、リーク電流のキャリアとなる電子が、下地膜１０３となるＳｉＯ２のエネルギーバンドは通過するが、ｈｉｇｈ−ｋ膜１０４となるＨｆＡｌＯｘのエネルギーバンドは通過していない。このことは、信頼性試験を行うようなバイアス電圧を印加した状態において、リーク電流がほとんど下地膜１０３のみによって絶縁（制限）されていることを示している。そのために、ｈｉｇｈ−ｋ膜１０４の絶縁破壊が起こってもゲート電流の変化にほとんど影響を及ぼさない。
【００４０】
図１４は、ｐ＋ゲートのｐ型ＦＥＴを用いた試験において、図１１に示す回路で、ｐｏｌｙＳｉ／ＨｆＡｌＯｘ／ＳｉＯ２ゲートスタック構造のゲート電極に正バイアスを印加した場合にゲート電流と同時に基板電流とソース・ドレイン電流を測定した結果を示す図である。
図１４に示すようにゲート電流（Ｉｇ）は、単調に増大を続けているように見える。しかし、ソース・ドレイン電流（Ｉｓｄ）をみると、ｈｉｇｈ−ｋ膜１０４の絶縁破壊に対応して急激な増大が観測されている。かかる場合のように、本実施の形態２に拠ればＨｆＡｌＯｘやＨｆＯ２の絶縁破壊も容易に判定することができる。
【００４１】
実施の形態３．
図１５は、実施の形態３における電界効果トランジスタの寿命試験の方法を説明するための構成を示す図である。
図１５では、ｎ型電解効果トランジスタを用いている。すなわち、素子分離絶縁膜１０１が形成されたｐ型基板１１２上に、下地膜１０３、ｈｉｇｈ−ｋ膜１０４、ゲート電極１０５が形成されている。また、ソース、ドレインにつながるｎ＋拡散層１１６がｐ型基板１１２に形成されている。ゲート電極１０５は、上記実施の形態と同様、例えば、ポリシリコン（多結晶シリコン）を用いる。ポリシリコンを用いる場合、さらに、イオン注入等によりｐ＋ドーピングをおこなうことが望ましい。ｐ＋ドーピングをおこなうことで低抵抗化を図るなど抵抗値を制御することができる。ｎ＋拡散層１１６は、イオン注入等によりｎ＋ドーピングをおこないアニール等により拡散させることで形成すればよい。ｐ型基板１１２は、電流計を介して地絡されている。ｎ＋拡散層１１６も地絡されている。ゲート電極１０５には、正バイアスが印加可能に測定回路が構成されている。図示していないが、図１５のようにｐ型基板１１２を用いずにｎ型基板を用いた場合には、ｐ型ウエルを形成し、ｐ型ウエル内にｎ＋拡散層１１６を形成するようにしてもよい。
【００４２】
ｎ型電解効果トランジスタのゲート電極１０５に閾値以上の正バイアスを印加して、下地膜１０３との界面となる基板表面にｎ型となる反転層１０８を形成させる。そして、電流計を用いてゲート電極１０５からｈｉｇｈ−ｋ膜１０４、下地膜１０３、反転層１０８と経由してｐ型基板１１２へ流れるゲートリーク電流の時間変化を測定する。
【００４３】
ＦＥＴを使用する場合、図１５に示すように、ｐ＋ゲート電極のｎ型ＦＥＴの反転側を用いても良い。ゲート電極に閾値電圧以上の正バイアスを印加することで基板表面付近に反転層１０８が形成され、この反転層電子がゲート電流の主要な成分となる。したがって、ゲート電流とソース・ドレイン電流がほぼ等しくなり、基板電流は１桁以上小さくなる。
そして、Ｈｉｇｈ−ｋ膜の絶縁破壊が起こるとｐ＋ゲート電極から基板へ流れる正孔を主成分とする基板電流（Ｉｓｕｂ）が急激に増大するので絶縁破壊を容易に判定することができる。かかる基板電流に急激な増大が生じた時点をｈｉｇｈ−ｋ膜１０４の絶縁破壊が起こった時刻として、それまでの印加時間を絶縁膜寿命データとして取得し、かかる印加時間からＨｉｇｈ−ｋゲート絶縁膜の寿命予測を行うことができる。
【００４４】
なお、上記各実施の形態において、ＨｆＳｉＯＮの他、ＨｆＡｌＯｘ、ＨｆＳｉＯｘ、Ｙ２Ｏ３、Ｌａ２Ｏ３、ＥｕＯ、Ｔｍ２Ｏ３、ＺｒＯ２、ＨｆＯ２、Ａｌ２Ｏ３など他のＨｉｇｈ−Ｋゲート絶縁膜材料についても、同様の寿命試験方法が使用できる。
【００４５】
また、上記各実施の形態ではｈｉｇｈ−ｋ膜１０４と下地膜１０３の２層構造のゲート絶縁膜を例にとって説明したが、ｈｉｇｈ−ｋ膜の上ＳｉＯ２、シリコン窒化膜（ＳｉＮ）、ＳｉＯＮ、アルミニウムナイトライド（ＡｌＮ）などの上部界面膜を形成した三層構造、或いはそれ以上の層構造のゲート絶縁膜についても上記各実施の形態が適用可能であることは言うまでも無い。
【００４６】
さらに、上記各実施の形態では、ゲート電極として、ｐ＋ポロシリコンを用いたが、これに限るものではなく、アルミニウム（Ａｌ）ゲートや、ポロシリコン上にタングステンシリサイド（ＷＳｉ２）を積層化したポリサイドゲートや、ポロシリコン上にチタンシリサイド（ＴｉＳｉ２）を積層化したサリサイドゲートや、ポロシリコン上にタングステン（Ｗ）を積層化したＷ／ポロシリコン積層ゲート、或いはＷゲートであっても構わないことは言うまでも無い。
【図面の簡単な説明】
【００４７】
【図１】実施の形態１における電界効果トランジスタの寿命試験の方法を説明するための構成を示す図である。
【図２】実施の形態１における電界効果トランジスタの寿命試験を電界効果トランジスタの代わりにＭＩＳキャパシタを用いておこなう場合の構成を説明するための図である。
【図３】ＨｆＳｉＯＮのバンドダイアグラムを示す図である。
【図４】代表的なｈｉｇｈ−ｋ材料のバンドギャップ、バンドオフセットをまとめて示した表を示す図である。
【図５】ＨｆＳｉＯＮ、ＨｆＡｌＯｘの寿命測定結果の一例を表わした表を示す図である。
【図６】ｐ型ＦＥＴのオフ側、または、ｐ型キャパシタの蓄積側のゲートに正バイアスを印加する場合の電圧とゲートリーク電流との関係を説明するための図である。
【図７】ｐ＋ゲートのｐ型キャパシタのゲートに正バイアスを印加した場合の、ゲートリーク電流の時間変化の一例を示す図である。
【図８】ＨｆＳｉＯＮとＳｉＯ２の積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
【図９】ＨｆＡｌＯｘとＳｉＯＮの積層膜をゲート絶縁膜に用いた電界効果トランジスタ（ＦＥＴ）のゲート電極にストレス電圧を印加した時の、界面準位の時間変化を測定した結果を示す図である。
【図１０】実施の形態１における電界効果トランジスタの寿命試験を電界効果トランジスタの代わりにｐ型基板上に形成されたＭＩＳキャパシタを用いておこなう場合の構成を説明するための図である。
【図１１】実施の形態２における電界効果トランジスタの寿命試験をおこなう場合の構成を説明するための図である。
【図１２】ｐ＋ゲートのｐ型ＦＥＴを用いた試験において、図１１に示す回路で、ゲート電流と同時に基板電流とソース・ドレイン電流を測定した結果を示す図である。
【図１３】ｐｏｌｙＳｉ／ＨｆＡｌＯｘ／ＳｉＯ２ゲートスタック構造のゲート電極に正バイアスを印加した場合のバンドダイヤグラムを示す図である。
【図１４】ｐ＋ゲートのｐ型ＦＥＴを用いた試験において、図１１に示す回路で、ｐｏｌｙＳｉ／ＨｆＡｌＯｘ／ＳｉＯ２ゲートスタック構造のゲート電極に正バイアスを印加した場合にゲート電流と同時に基板電流とソース・ドレイン電流を測定した結果を示す図である。
【図１５】実施の形態３における電界効果トランジスタの寿命試験の方法を説明するための構成を示す図である。
【符号の説明】
【００４８】
１０１  素子分離絶縁膜
１０２  ｎ型基板
１０３  下地膜
１０４  ｈｉｇｈ−ｋ膜
１０５  ゲート電極
１０６  ｐ＋拡散層
１０７  ｎ型ウエル
１１２  ｐ型基板
１１６  ｎ＋拡散層
【図１】
2005277304.tif 000003
【図２】
2005277304.tif 000004
【図３】
2005277304.tif 000005
【図４】
2005277304.tif 000006
【図５】
2005277304.tif 000007
【図６】
2005277304.tif 000008
【図７】
2005277304.tif 000009
【図８】
2005277304.tif 000010
【図９】
2005277304.tif 000011
【図１０】
2005277304.tif 000012
【図１１】
2005277304.tif 000013
【図１２】
2005277304.tif 000014
【図１３】
2005277304.tif 000015
【図１４】
2005277304.tif 000016
【図１５】
2005277304.tif 000017