(57)【要約】【課題】ＰＬＬにおけるループフィルタに関し、従来と同等の伝達特性を保ちつつ、従来よりも小型化する。【解決手段】ＰＬＬ１００Ａにおけるループフィルタ３０Ａは、容量素子を有し、一端がチャージポンプ回路２０の出力端に接続され、他端から電圧制御発振器４０を制御するための電圧Ｖｏｕｔを出力する第１の部分回路としてのフィルタ回路３１Ａと、フィルタ回路３１Ａ中の所定の節点における電圧を入力とする電圧バッファ回路３２と、一端がチャージポンプ回路２０の出力端に接続され、他端が電圧バッファ回路３２の出力端に接続された第２の部分回路としてのフィルタ回路３３Ａとを備えている。ループフィルタ３０Ａにおいて、チャージポンプ回路２０から出力された電流は分流して、それぞれ二つのフィルタ回路に流れ込む。すなわち、フィルタ回路３１Ａには、チャージポンプ回路２０から出力された電流の一部しか流れない。【選択図】  図１
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【特許請求の範囲】
【請求項１】
入力端に与えられた電流を平滑化して電圧を出力する低域ろ波回路であって、
容量素子を有し、一端が前記入力端に接続され、他端から前記電圧を出力する第１の部分回路と、
前記第１の部分回路中の所定の節点における電圧を入力とする電圧バッファ回路と、
一端が前記入力端に接続され、他端が前記電圧バッファ回路の出力端に接続された第２の部分回路とを備えた
ことを特徴とする低域ろ波回路。
【請求項２】
チャージポンプ回路と、電圧制御発振器と、前記チャージポンプ回路から出入される電流を平滑化して前記電圧制御発振器を制御するための電圧を出力するループフィルタとを備えた位相同期回路であって、
前記ループフィルタは、
容量素子を有し、一端が前記チャージポンプ回路の出力端に接続され、他端から前記電圧を出力する第１の部分回路と、
前記第１の部分回路中の所定の節点における電圧を入力とする電圧バッファ回路と、
一端が前記チャージポンプ回路の出力端に接続され、他端が前記電圧バッファ回路の出力端に接続された第２の部分回路とを有するものである
ことを特徴とする位相同期回路。
【請求項３】
請求項２に記載の位相同期回路において、
前記ループフィルタは、前記第１の部分回路における一端と前記第２の部分回路における一端との電気的な接続の有無を切り換えるスイッチを有するものであり、
前記スイッチは、少なくとも、前記チャージポンプ回路から電流が出入される期間は導通状態になる一方、その他の期間は非導通状態になる
ことを特徴とする位相同期回路。
【請求項４】
請求項３に記載の位相同期回路において、
前記スイッチは、前記チャージポンプ回路からの電流の流出を制御する信号および前記チャージポンプ回路への電流の流入を制御する信号のいずれかが活性化したとき、導通状態になる
ことを特徴とする位相同期回路。
【請求項５】
請求項３に記載の位相同期回路において、
前記スイッチは、並列接続された第１および第２の部分スイッチからなり、
前記第１の部分スイッチは、前記チャージポンプ回路からの電流の流出を制御する信号が活性化したとき、導通状態になり、
前記第２の部分スイッチは、前記チャージポンプ回路への電流の流入を制御する信号が活性化したとき、導通状態になる
ことを特徴とする位相同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低域ろ波回路に関するものであり、特に、位相同期回路におけるループフィルタとして好適な低域ろ波回路の技術に属する。
【０００２】
【従来の技術】
位相同期回路（以下、「ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）」と称する）は、今や、半導体集積回路システムにおける必須の構成要素となっており、ほとんどすべてのＬＳＩに搭載されている。また、その応用範囲は、通信機器を始め、マイクロプロセッサ、ＩＣカードなど、さまざまな分野にわたっている。
【０００３】
図９は、一般的なチャージポンプ型ＰＬＬの構成を示す。同図を参照しながら、ＰＬＬの概要を説明する。周波数位相比較器１０は、ＰＬＬ１００に与えられる入力クロックＣＫｉｎと帰還クロックＣＫｄｉｖとの位相差を比較し、この位相差に応じたアップ信号ＵＰおよびダウン信号ＤＮを出力する。チャージポンプ回路２０は、アップ信号ＵＰおよびダウン信号ＤＮに基づいて、電流Ｉｐを出入（吐き出しまたは吸い込み）する。ループフィルタ３０は、電流Ｉｐを平滑化し、電圧Ｖｏｕｔとして出力する。電圧制御発振器４０は、電圧Ｖｏｕｔに基づいて、ＰＬＬ１００の出力クロックＣＫｏｕｔの周波数を変化させる。分周器５０は、出力クロックＣＫｏｕｔをＮ分周し、帰還クロックＣＫｄｉｖとして位相比較器１０にフィードバックする。以上の動作の繰り返すうちに、出力クロックＣＫｏｕｔは次第に所定の周波数に収束し、ロックされる。
【０００４】
上記のＰＬＬ１００の構成要素のうち、ループフィルタ３０は特に重要な要素である。ループフィルタ３０のフィルタリング特性すなわち伝達特性によって、ＰＬＬ１００の応答特性が決定されると言ってよい。
【０００５】
ところで、ＰＬＬの制御理論によると、ＰＬＬの応答帯域幅は、最大でも入力クロックの１０分の１程度の周波数にすることが好ましいとされている。この理論に従うと、比較的低い周波数の基準クロックを入力とするＰＬＬでは、ループフィルタのカットオフ周波数を低くして、応答帯域幅を狭くする必要がある。したがって、従来のＰＬＬにおけるループフィルタは、比較的大きな時定数、すなわちＣＲ積を有している。大きなＣＲ積を実現するには、容量素子を大きくするのが一般的である。
【０００６】
しかし、容量素子を大きくすることは回路規模増大の要因となる。これは、特に、多数のＰＬＬを備えた半導体集積回路、たとえば、マイクロプロセッサなどでは深刻な問題となる。また、特に、ＩＣカードでは、信頼性の観点から、カードの厚さ以上の部品を実装することは避けなければならず、大型の容量素子の外付けといった対策を講じることは実質不可能である。そこで、ループフィルタの容量素子を小さくするために、従来、次のような手段が講じられている。
【０００７】
第１の例は、通常は直列接続されている容量素子および抵抗素子を分離してループフィルタを構成し、これら素子に個別の電流を与え、それぞれに生じた電圧を加算回路で加算して出力するというものである（たとえば、特許文献１参照）。これによると、容量素子に与える電流を抵抗素子に与える電流よりも小さくすることにより、従来と同等のフィルタ特性を維持しつつ、相対的に容量素子の小型化が可能となる。
【０００８】
第２の例は、本願発明者が関与する特許出願（特願２００２―２８６９８７号）に係る低域ろ波回路である。当該低域ろ波回路では、第１のフィルタ手段によって入力信号のフィルタリング処理を行うとともに、第２のフィルタ手段によって、第１のフィルタ手段に流れる第１の電流に基づいて生成された第２の電流のフィルタリング処理を行い、加算手段によって、第１および第２のフィルタ手段においてそれぞれ生じる第１および第２の電圧を加算して出力するというものである。これによると、第１の電流よりも小さくなるように第２の電流を生成することで、従来と同等のフィルタ特性を維持しつつ、相対的に第２のフィルタ手段における容量素子の小型化が可能となる。
【０００９】
【特許文献１】
特許第２７７８４２１号公報（第３頁、第１図）
【００１０】
【発明が解決しようとする課題】
上述したように、一般に、ループフィルタにおける容量素子として、容量値の大きな大型のものが必要とされる。これはＰＬＬ全体の回路面積を増大させる要因となっている。ＰＬＬはさまざまな応用製品に用いられるものであり、その回路規模を縮小することは必須の課題である。
【００１１】
上記問題に鑑み、本発明は、低域ろ波回路に関して、上記の従来技術とは異なる手段を用いて、従来と同等の伝達特性を保ちつつ従来よりも小型化すること課題とする。さらに、本発明は、そのような低域ろ波回路を備えたＰＬＬの提供を課題とする。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明が講じた手段は、入力端に与えられた電流を平滑化して電圧を出力する低域ろ波回路として、容量素子を有し、一端が前記入力端に接続され、他端から前記電圧を出力する第１の部分回路と、前記第１の部分回路中の所定の節点における電圧を入力とする電圧バッファ回路と、一端が前記入力端に接続され、他端が前記電圧バッファ回路の出力端に接続された第２の部分回路とを備えたものとする。
【００１３】
これによると、低域ろ波回路の入力端に第１および第２の部分回路のそれぞれの一端が接続されているため、当該入力端に与えられた電流は、分流して第１および第２の部分回路のそれぞれに流れ込む。すなわち、第１の部分回路に流れ込む電流は、低域ろ波回路に与えられた電流よりも小さくなる。したがって、第１の部分回路における容量素子を相対的に小型化することができる。さらに、第２の部分回路の他端は電圧バッファ回路の出力端に接続されているため、当該他端の電圧は、第１の部分回路中の所定の節点における電圧と等しくされている。したがって、第２の部分回路は、あたかも第１の部分回路における所定の節点から後の回路部分が当該出力端に接続されているかのように動作する。すなわち、第２の部分回路の後段に設けるべき回路を省略することができ、その分、低域ろ波回路全体としての回路面積を低減することができる。
【００１４】
また、本発明が講じた手段は、チャージポンプ回路と、電圧制御発振器と、前記チャージポンプ回路から出入される電流を平滑化して前記電圧制御発振器を制御するための電圧を出力するループフィルタとを備えた位相同期回路において、前記ループフィルタは、容量素子を有し、一端が前記チャージポンプ回路の出力端に接続され、他端から前記電圧を出力する第１の部分回路と、前記第１の部分回路中の所定の節点における電圧を入力とする電圧バッファ回路と、一端が前記チャージポンプ回路の出力端に接続され、他端が前記電圧バッファ回路の出力端に接続された第２の部分回路とを有するものとする。
【００１５】
これによると、チャージポンプ回路の出力端に第１および第２の部分回路のそれぞれの一端が接続されているため、当該チャージポンプ回路から出力された電流は、分流して第１および第２の部分回路のそれぞれに流れ込む。すなわち、第１の部分回路に流れ込む電流は、ループフィルタに与えられた電流よりも小さくなる。したがって、第１の部分回路における容量素子を相対的に小型化することができる。さらに、第２の部分回路の他端は電圧バッファ回路の出力端に接続されているため、当該他端の電圧は、第１の部分回路中の所定の節点における電圧と等しくされている。したがって、第２の部分回路は、あたかも第１の部分回路における所定の節点から後の回路部分が当該出力端に接続されているかのように動作する。すなわち、第２の部分回路の後段に設けるべき回路を省略することができ、その分、ループフィルタ全体としての、さらには位相同期回路全体としての回路面積を低減することができる。
【００１６】
前記ループフィルタは、前記第１の部分回路における一端と前記第２の部分回路における一端との電気的な接続の有無を切り換えるスイッチを有するものであることが好ましい。そして、前記スイッチは、少なくとも、前記チャージポンプ回路から電流が出入される期間は導通状態になる一方、その他の期間は非導通状態になるものとする。
【００１７】
これによると、チャージポンプ回路から電流が出入されない期間、ループフィルタにおける電圧バッファ回路から発生したリーク電流が第１の部分回路に回り込むのを防ぐことができる。これにより、当該リーク電流による位相同期回路出力への影響を回避することができる。
【００１８】
具体的に、前記スイッチは、前記チャージポンプ回路からの電流の流出を制御する信号および前記チャージポンプ回路への電流の流入を制御する信号のいずれかが活性化したとき、導通状態になるものとする。
【００１９】
また、具体的に、前記スイッチは、並列接続された第１および第２の部分スイッチからなるものとする。そして、前記第１の部分スイッチは、前記チャージポンプ回路からの電流の流出を制御する信号が活性化したとき、導通状態になり、前記第２の部分スイッチは、前記チャージポンプ回路への電流の流入を制御する信号が活性化したとき、導通状態になるものとする。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２１】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬの構成を示す。本実施形態のＰＬＬ１００Ａは、図９に示したＰＬＬ１００におけるループフィルタ３０とは回路構成が異なるループフィルタ３０Ａを備えている。これ以外の構成要素については上述したとおりであるため説明を省略する。以下、ループフィルタ３０Ａについて詳細に説明する。
【００２２】
ループフィルタ３０Ａは、第１の部分回路としてのフィルタ回路３１Ａと、演算増幅器で構成された電圧バッファ回路３２と、第２の部分回路としてのフィルタ回路３３Ａとを備えている。フィルタ回路３１Ａの一端およびフィルタ回路３３Ａの一端は、それぞれチャージポンプ回路２０の出力端に接続されている。フィルタ回路３１Ａの他端は電圧制御発振器４０に接続されている。一方、電圧バッファ回路３２の入力端は、フィルタ回路３３Ａ中の所定の節点に接続されている。そして、電圧バッファ回路３２の出力端は、フィルタ回路３３Ａの他端に接続されている。
【００２３】
次に、ループフィルタ３０Ａが、図９のループフィルタ３０と同等の伝達特性を示すことを説明する。
【００２４】
図２は、従来の受動型低域ろ波回路から本発明に係る受動型低域ろ波回路への回路変換を説明するための図である。図２（ａ）に示した低域ろ波回路は、図９に示したループフィルタ３０に他ならない。図２（ａ）の低域ろ波回路において入力電流ＩｐをＫ倍したとき、抵抗素子３０１（抵抗値Ｒ）の抵抗値を１／Ｋ倍し、かつ、容量素子３０２（容量値Ｃ）および容量素子３０３（容量値Ｃ３）の容量値をそれぞれＫ倍することによって、元の低域ろ波回路とまったく同じ伝達関数を実現することができる。したがって、図２（ａ）の低域ろ波回路は、図２（ｂ）に示したように、抵抗素子３１１（抵抗値１０Ｒ）、容量素子３１２（容量値Ｃ／１０）および容量素子３１３（容量値Ｃ３／１０）からなり、入力電流がＩｐ／１０である低域ろ波回路（同図右）と、抵抗素子３３１（抵抗値１０Ｒ／９）、容量素子３３２（容量値９Ｃ／１０）および容量素子３３３（容量値９Ｃ３／１０）からなり、入力電流が９Ｉｐ／１０である低域ろ波回路（同図左）とを重ね合わせたものであると考えられる。
【００２５】
ここで、図２（ｃ）に示したように、同電位となっている、図２（ｂ）右の低域ろ波回路における抵抗素子３１１と容量素子３１２との間の節点電圧Ｖｎ１、および図２（ｂ）左の低域ろ波回路における抵抗素子３３１と容量素子３３２との間の節点電圧Ｖｎ２を、電圧バッファ回路３２を介して接続する。このように、節点電圧Ｖｎ１で節点電圧Ｖｎ２をシミュレートすることによって、容量素子３３２の省略が可能となる。すなわち、図２（ａ）の低域ろ波回路における容量素子３０２を、実質的に１／１０に縮小することができる。図１におけるループフィルタ３０Ａは、こうして得られた低域ろ波回路に他ならない。一般に、図２（ａ）の低域ろ波回路をＰＬＬのループフィルタとして用いる場合、容量素子３０２は最も大きな素子面積を占めることとなるため、これを小型化することにより、ループフィルタ全体としての回路面積の縮小に絶大な効果を得ることができる。
【００２６】
以上、本実施形態によると、従来と同等の伝達特性を示しながらも、従来よりも遥かに小型の受動型ループフィルタを実現することができる。
【００２７】
なお、上記例では、図２（ａ）中の容量素子３０２を１／１０に縮小しているが、フィルタ回路３１Ａの入力電流をＩｐ／１００にし、フィルタ回路３３Ａの入力電流を９９Ｉｐ／１００にすることによって、容量素子３０２の容量値を１／１００にまで縮小することも可能である。さらに、それ以上に小型化することも可能であることは言うまでもない。また、電圧バッファ回路３２は演算増幅器以外で構成してもよい。
【００２８】
（第２の実施形態）
図３は、本発明の第２の実施形態に係るＰＬＬの構成を示す。本実施形態のＰＬＬ１００Ｂは、第１の実施形態に係るループフィルタ３０Ａを能動型のループフィルタ３０Ｂとしたものである。これ以外の構成要素については上述したとおりであるため説明を省略する。以下、ループフィルタ３０Ｂについて詳細に説明する。
【００２９】
ループフィルタ３０Ｂは、第１の部分回路としてのフィルタ回路３１Ｂと、演算増幅器で構成された電圧バッファ回路３２と、第２の部分回路としてのフィルタ回路３３Ｂとを備えている。フィルタ回路３１Ｂの一端およびフィルタ回路３３Ｂの一端は、それぞれチャージポンプ回路２０の出力端に接続されている。フィルタ回路３１Ｂの他端は電圧制御発振器４０に接続されている。一方、電圧バッファ回路３２の入力端は、フィルタ回路３３Ｂ中の所定の節点に接続されている。そして、電圧バッファ回路３２の出力端は、フィルタ回路３３Ｂの他端に接続されている。
【００３０】
次に、ループフィルタ３０Ｂが、一般の能動型ループフィルタと同等の伝達特性を示すことを説明する。
【００３１】
図４は、従来の能動型低域ろ波回路から本発明に係る能動型低域ろ波回路への回路変換を説明するための図である。図４（ａ）は、負帰還部に抵抗素子３０１および容量素子３０２が設けられた演算増幅器３０５を有する従来の一般的な能動型低域ろ波回路を示す。図４（ａ）の低域ろ波回路において入力電流ＩｐをＫ倍したとき、抵抗素子３０１（抵抗値Ｒ）および抵抗素子３０４（抵抗値Ｒ）の抵抗値をそれぞれ１／Ｋ倍し、かつ、容量素子３０２（容量値Ｃ）および容量素子３０３（容量値ＣＸ）の容量値をそれぞれＫ倍することによって、元の低域ろ波回路とまったく同じ伝達関数を実現することができる。したがって、図４（ａ）の低域ろ波回路は、図４（ｂ）に示したように、抵抗素子３１１（抵抗値１０Ｒ）、容量素子３１２（容量値Ｃ／１０）、容量素子３１３（容量値ＣＸ／１０）、抵抗素子３１４（抵抗値Ｒ）および演算増幅器３１５を備え、入力電流がＩｐ／１０である低域ろ波回路（同図右）と、抵抗素子３３１（抵抗値１０Ｒ／９）、容量素子３３２（容量値９Ｃ／１０）、容量素子３３３（容量値９ＣＸ／１０）、抵抗素子３３４（抵抗値１０Ｒ／９）および演算増幅器３３５を備え、入力電流が９Ｉｐ／１０である低域ろ波回路（同図左）とを重ね合わせたものであると考えられる。
【００３２】
ここで、図４（ｃ）に示したように、同電位となっている、図４（ｂ）右の低域ろ波回路における抵抗素子３１１と抵抗素子３１４との間の節点電圧Ｖｎ１、および図４（ｂ）左の低域ろ波回路における抵抗素子３３１と抵抗素子３３４との間の節点電圧Ｖｎ２を、電圧バッファ回路３２を介して接続する。このように、節点電圧Ｖｎ１で節点電圧Ｖｎ２をシミュレートすることによって、抵抗素子３３１、容量素子３３３および演算増幅器３３５からなる部分の省略が可能となる。すなわち、図２（ａ）中の容量素子３０２を実質的に１／１０に縮小することができる。図３におけるループフィルタ３０Ｂは、こうして得られた低域ろ波回路に他ならない。一般に、図４（ａ）の低域ろ波回路をＰＬＬのループフィルタとして用いる場合、容量素子３０２は最も大きな素子面積を占めることとなるため、これを小型化することにより、ループフィルタ全体としての回路面積の縮小に絶大な効果を得ることができる。
【００３３】
以上、本実施形態によると、従来と同等の伝達特性を示しながらも、従来よりも遥かに小型の能動型ループフィルタを実現することができる。
【００３４】
なお、上記例では、図４（ａ）中の容量素子３０２を１／１０に縮小しているが、フィルタ回路３１Ｂの入力電流をＩｐ／１００にし、フィルタ回路３３Ｂの入力電流を９９Ｉｐ／１００にすることによって、容量素子３０２の容量値を１／１００にまで縮小することも可能である。さらに、それ以上に小型化することも可能であることは言うまでもない。また、電圧バッファ回路３２は演算増幅器以外で構成してもよい。
【００３５】
（第３の実施形態）
上記の第１の実施形態に係るループフィルタ３０Ａでは、電圧バッファ回路３２を構成する演算増幅器に存在するオフセット電圧が、ＰＬＬ出力に影響を及ぼすおそれがある。図５は、リーク電流によるＰＬＬ出力への影響を説明するための図である。同図に示したように、電圧バッファ回路３２にオフセット電圧Ｖｏｓｔが存在すると回路にリーク電流Ｉｏｓｔが発生し、フィルタ回路３１Ａにおける容量素子がリーク電流Ｉｏｓｔによって常時充電される。そして、リーク電流による容量素子の電圧上昇分は、周波数位相比較器１０の動作時にキャンセルされる。したがって、リーク電流Ｉｏｓｔによってフィルタ回路３１Ａの出力電圧Ｖｏｕｔが変動してしまい、それに伴い電圧制御発振器の周波数変動が変動し、ＰＬＬの出力クロックのジッタが増大してしまう。
【００３６】
上記の問題を解決するための対策を講じたのが、図６に示した本発明の第３の実施形態に係るＰＬＬである。本実施形態のＰＬＬ１００Ｃは、第１の実施形態に係るＰＬＬ１００Ａにおけるループフィルタ３０Ａに、フィルタ回路３１Ａおよびフィルタ回路３３Ａに関してチャージポンプ回路２０側の端子同士の電気的な接続の有無を切り換えるスイッチ３４および３５と、これらを制御するためのＯＲ論理素子３６とを設けたものである。以下、スイッチ３４および３５、ならびにＯＲ論理素子３６の動作について説明する。
【００３７】
ＯＲ論理素子３６は、周波数位相比較器１０から出力される信号ＵＰおよびＤＮの論理和を演算する。そして、スイッチ３４および３５は、ＯＲ論理素子３６の演算結果に応じて導通／非導通状態を切り換える。すなわち、スイッチ３４および３５は、信号ＵＰおよびＤＮの少なくともいずれかが活性化したとき導通状態になる一方、信号ＵＰおよびＤＮのいずれもが非活性状態のとき非導通状態になる。これにより、周波数位相比較器１０が動作していないときには、電圧バッファ回路３２からのリーク電流がフィルタ回路３１Ａに流れ込まないように、リーク電流をカットすることができる。したがって、上述したリーク電流によるＰＬＬ出力への影響を回避することができる。
【００３８】
以上、本実施形態によると、電圧バッファ回路３２からのリーク電流によるＰＬＬ出力への影響を回避することができる。
【００３９】
なお、上記例では、２個のスイッチ３４および３５を設けているが、いずれか一方を省略してもよい。また、ＯＲ論理素子３６は信号ＵＰおよびＤＮをその入力としているが、本発明はこれに限定されるものではない。少なくとも周波数位相比較器１０が動作している期間は活性状態を維持するような信号を、ＯＲ論理素子３６の入力とする、あるいは、ＯＲ論理素子３６を省略し、そのような信号でスイッチ３４および３５を直接制御するようにしても、上記と同様の効果を得ることができる。
【００４０】
（第４の実施形態）
第３の実施形態の冒頭で説明したリーク電流に係る問題は、第２の実施形態に係るループフィルタ３０Ｂにも共通する。そこで、この問題を解決するための対策を講じたのが、図７に示した本発明の第４の実施形態に係るＰＬＬである。本実施形態のＰＬＬ１００Ｄは、第２の実施形態に係るＰＬＬ１００Ｂにおけるループフィルタ３０Ｂに、第３の実施形態において説明したスイッチ３４および３５、ならびにＯＲ論理素子３６を設けたものである。すなわち、能動型のループフィルタを備えた本実施形態に係る１００Ｄについても、能動型のループフィルタを備えた第３の実施形態のＰＬＬ１００Ｃと同様の効果を得ることができる。
【００４１】
なお、スイッチ３４および３５のいずれか一方を省略可能な点、ＯＲ論理素子３６の入力信号を他のものにしてもよい点、およびＯＲ論理素子３６を省略可能な点については、上述したとおりである。
【００４２】
（第５の実施形態）
図８は、本発明の第５の実施形態に係るＰＬＬの構成図である。本実施形態に係るＰＬＬ１００Ｅもまた、第３の実施形態の冒頭で説明したリーク電流に係る問題を解決するためのものである。本実施形態のＰＬＬ１００Ｅは、第１の実施形態に係るＰＬＬ１００Ａにおけるループフィルタ３０Ａに、フィルタ回路３１Ａおよびフィルタ回路３３Ａに関してチャージポンプ回路２０側の端子同士の電気的な接続の有無を切り換えるスイッチ３４Ａおよび３４Ｂ、ならびにスイッチ３５Ａおよびスイッチ３５Ｂを設けたものである。以下、スイッチ３４Ａ、３４Ｂ、３５Ａおよび３５Ｂの動作について説明する。
【００４３】
並列接続されたスイッチ３４Ａおよび３４Ｂは、２個一組で、信号ＵＰおよびＤＮの少なくともいずれか一方が活性化したときに導通状態になるスイッチとして機能する。そして、当該スイッチにおいて、スイッチ３４Ａおよび３４Ｂは、それぞれ第１および第２の部分スイッチとして動作する。すなわち、スイッチ３４Ａは、周波数位相比較器１０から出力される信号ＵＰが活性化したとき導通状態になる一方、信号ＵＰが非活性状態のとき非導通状態になる。一方、スイッチ３４Ｂは、周波数位相比較器１０から出力される信号ＤＮが活性化したとき導通状態になる一方、信号ＵＰが非活性状態のとき非導通状態になる。スイッチ３５Ａおよび３５Ｂについてもこれと同様である。
【００４４】
以上、本実施形態によると、電圧バッファ回路３２からのリーク電流によるＰＬＬ出力への影響を回避することができる。
【００４５】
さらに、第３の実施形態に係るループフィルタ３０Ｃおよび第４の実施形態に係るループフィルタ３０Ｄでは、信号ＵＰおよびＤＮがＯＲ論理素子３６を通過するときに遅延が生じてしまうが、本実施形態に係るループフィルタ３０Ｅでは、信号ＵＰおよびＤＮの論理和を算出する必要がないため、スイッチ３４Ａ、３４Ｂ、３５Ａおよび３５Ｂの制御に遅延が生じることがない。これにより、タイミング誤差なくスイッチ３４Ａ、３４Ｂ、３５Ａおよび３５Ｂを動作させ、正常なチャージポンプ動作が行われるようにすることができる。
【００４６】
なお、上記例では、スイッチ３４Ａおよび３４Ｂ、ならびに３５Ａおよび３５Ｂの２組のスイッチを設けているが、いずれか一組を省略してもよい。また、スイッチ３４Ａ、３４Ｂ、３５Ａおよび３５Ｂは、それぞれ信号ＵＰおよびＤＮをその入力としているが、本発明はこれに限定されるものではない。少なくとも周波数位相比較器１０が動作している期間は活性状態を維持するような信号によってスイッチ３４Ａ、３４Ｂ、３５Ａおよび３５Ｂを制御するようにしても、上記と同様の効果を得ることができる。
【００４７】
また、本実施形態に係るループフィルタ３０Ｅを能動型に変更しても、上記と同様の効果を得ることができる。
【００４８】
さらに、上記の各実施形態はすべてＰＬＬであるが、本発明に係る低域ろ波回路はＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）のループフィルタとして用いることができることは言うまでもない。
【００４９】
【発明の効果】
以上説明したように、本発明によると、従来と同等のフィルタリング特性を保ちつつ従来よりも小型の低域ろ波回路を実現することができる。そして、本発明に係る低域ろ波回路をＰＬＬにおけるループフィルタとして用いることにより、ＰＬＬ全体としての回路面積を大幅に低減することが可能となる。
【００５０】
また、本発明に係る低域ろ波回路の入出力は従来の低域ろ波回路の入出力と同じである。したがって、従来のＰＬＬにおいて、ループフィルタ以外の回路部分に変更を加えることなく、本発明に係る低域ろ波回路をループフィルタとして組み込むことが可能である。
【００５１】
すなわち、本発明に係る低域ろ波回路は、従来のループフィルタからの置き換えが極めて容易であり、かつ、その置き換え後のＰＬＬの回路面積を大幅に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬの構成図である。
【図２】従来の受動型低域ろ波回路から本発明に係る受動型低域ろ波回路への回路変換を説明するための図である。
【図３】本発明の第２の実施形態に係るＰＬＬの構成図である。
【図４】従来の能動型低域ろ波回路から本発明に係る低域ろ波回路への回路変換を説明するための図である。
【図５】電圧バッファ回路のリーク電流によるＰＬＬ出力への影響を説明するための図である。
【図６】本発明の第３の実施形態に係るＰＬＬの構成図である。
【図７】本発明の第４の実施形態に係るＰＬＬの構成図である。
【図８】本発明の第５の実施形態に係るＰＬＬの構成図である。
【図９】一般的なＰＬＬの構成図である。
【符号の説明】
１００Ａ，１００Ｂ，１００Ｃ，１００Ｄ，１００Ｅ  ＰＬＬ（位相同期回路）
２０  チャージポンプ回路
３０Ａ，３０Ｂ，３０Ｃ，３０Ｄ，３０Ｅ  ループフィルタ（低域ろ波回路）
３１Ａ，３１Ｂ  フィルタ回路（第１の部分回路）
３１２  容量素子
３２  電圧バッファ回路
３３Ａ，３３Ｂ  フィルタ回路（第２の部分回路）
３４  スイッチ
３５  スイッチ
３４Ａ，３５Ａ  スイッチ（第１の部分スイッチ）
３４Ｂ，３５Ｂ  スイッチ（第２の部分スイッチ）
４０  電圧制御発振器
【図１】
2005005932.tif 000003
【図２】
2005005932.tif 000004
【図３】
2005005932.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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