(57)【要約】【課題】ボディの過渡的な容量性結合を伴うＢＴＳ動作するＭＯＳトランジスタにおいて、電流駆動時のボディ容量と、負荷時のボディ容量を、ある一定の範囲内に維持できるようにした半導体装置を提供する。【解決手段】部分空乏型のＳＯＩ  ＭＯＳＦＥＴ１００であって、ＭＯＳＦＥＴ１００のボディ１２と接続するようにＳＯＩ基板に設けられたボディ端子１０１と、このボディ端子１０１とボディ１２との間に設けられた（電気的な抵抗を積極的に高めた）ボディ抵抗Ｒｂと、チャネル領域１３と同じ導電型であり、かつ当該チャネル領域１３よりも不純物濃度が高く、ボディ１２のチャネル領域１３よりも下側の部分に設けられた高濃度不純物（Ｐ＋）領域７０とを備え、このＭＯＳＦＥＴは、ボディ端子１０１とソース領域１４とが接続されている。【選択図】  図１
2005038959.tif 000002
【特許請求の範囲】
【請求項１】
絶縁層上に半導体層を積層して成る積層基板に設けられたＭＩＳ型のトランジスタであって、
前記半導体層のうち前記トランジスタのボディと接続するように前記積層基板に設けられたボディ端子と、
前記ボディ端子と前記ボディとの間に設けられた所定の抵抗部と、
前記トランジスタのチャネル領域と同じ導電型であり、かつ当該チャネル領域よりも不純物濃度が高く、前記ボディの前記チャネル領域よりも下側の部分に設けられた高濃度不純物領域とを備え、
前記トランジスタは、前記ボディ端子と前記ソース領域とが接続されていることを特徴とする半導体装置。
【請求項２】
前記トランジスタは、
前記ボディの過渡的な容量性結合を伴うＢＴＳ（Ｂｏｄｙ−Ｔｉｅｄ−ｔｏ−Ｓｏｕｒｃｅ）動作をすることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記ＢＴＳ動作は、下記条件１、２及び３を全て満足することを特徴とする請求項２に記載の半導体装置。
（条件１）
前記ボディと、前記ボディ端子との間の抵抗（ボディ抵抗）をＲｂとし、回路動作周波数に依存する前記ボディ抵抗をＲｒｃとしたとき、Ｒｂ＞Ｒｒｃが成り立って、回路動作中においてボディに容量性結合が生じること。
（条件２）
オフ・バイアスでの定常状態（スタンバイ状態）の前記ボディの電位をＶｂｓ，ｓｔａｎｄｂｙとし、インパクト・イオン化の電流を含むダイオード電流をＩｄｉｏｄｅとし、電源電圧をＶＤＤとし、前記ボディ抵抗をＲｂとしたとき、
Ｖｂｓ，ｓｔａｎｄｂｙ＝［Ｉｄｉｏｄｅ（Ｖｂｓ，ｓｔａｎｄｂｙ）＋  Ｉｄｉｏｄｅ（Ｖｂｓ，ｓｔａｎｄｂｙ−ＶＤＤ）］×Ｒｂ≒０
が成り立つこと。
（条件３）
前記ボディ端子を貫通する電流をＩｂとし、インパクト・イオン化の電流を含む前記ダイオード電流をＩｄｉｏｄｅとしたとき、回路動作中に、
｜Ｉｂ｜＞＞｜Ｉｄｉｏｄｅ｜が成り立つこと。
【請求項４】
前記ソース領域の接合深さは前記ボディの厚さよりも小さく、当該ソース領域下の前記ボディに生じる空乏層が前記抵抗部となることを特徴とする請求項１〜請求項３の何れか一項に記載の半導体装置。
【請求項５】
前記ソース領域と前記チャネル領域との間に、当該ソース領域と同じ導電型であり、かつ当該ソース領域よりも不純物濃度が小さいエクステンション領域を備え、
前記エクステンション領域下の前記ボディに生じる空乏層が前記抵抗部となることを特徴とする請求項１〜請求項３の何れか一項に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に、部分空乏型のＳＯＩ  ＭＯＳＦＥＴの電流駆動能力の向上効果を安定化させる技術に関するものである。
【０００２】
【従来の技術】
ＳＯＩ  ＭＯＳＦＥＴは、絶縁膜上に形成されたシリコン単結晶にＭＯＳＦＥＴを構成するものであり、ソース領域又はドレイン領域（以下で、Ｓ／Ｄ領域という）の寄生容量が小さく抑えられる利点を有する。このため、通常のバルクシリコン基板上に作製したバルクＭＯＳＦＥＴと比べて、高速動作が可能であり、また低電圧電源での動作が可能である。
【０００３】
このようなＳＯＩ  ＭＯＳＦＥＴは、ゲート電極下のボディ（シリコン単結晶）が完全に空乏化する完全空乏型と、ボディが部分的に空乏化する部分空乏型とに分類される。完全空乏型ＳＯＩ  ＭＯＳＦＥＴは、一般にボディの厚さが５０［ｎｍ］以下と小さく、ＭＯＳＦＥＴがオン状態のときもオフ状態のときもボディは完全に空乏化されている。これに対して、部分空乏型のＳＯＩ  ＭＯＳＦＥＴは、通常、完全空乏型のＳＯＩ  ＭＯＳＦＥＴよりもボディの厚さが大きく、ＭＯＳＦＥＴがオン状態のときもオフ状態のときもボディの底部付近には空乏化されていない中性領域が存在する。このため、部分空乏型ＳＯＩ  ＭＯＳＦＥＴは、完全空乏型よりも閾値電圧を高く設定することができ、スタンバイ時のリーク電流を低く抑えることができる、等の利点を有する。
【０００４】
ところで、このような部分空乏型ＳＯＩ  ＭＯＳＦＥＴのうち、ボディに端子が設けられない基板浮遊（以下で、ＦＢ：Ｆｌｏａｔｉｎｇ−Ｂｏｄｙという  ）動作のＭＯＳＦＥＴでは、ボディが電気的に浮遊状態にある。そして、このようなＦＢ動作ＭＯＳＦＥＴの回路動作中における電流特性は、定常状態（ここでは、電流の強さが時間的に一定に保たれている状態のこと）のそれと異なる。即ち、定常状態のボディ電位は、ボディ電流（ボディの多数キャリアの生成と、再結合の電流）の総和が０となる条件で定まる一方、回路動作中ではゲート電極、Ｓ／Ｄ領域の各ノードとボディとの間の過渡的な容量性結合を考慮してボディ電位を計算する必要性が生じる。
【０００５】
これを踏まえて、特許文献１には、ＲＣ線路遅延の性質を利用したものであって、ボディの電位が容量性結合を伴うように動作するボディ・タイド・トゥー・ソース（以下で、ＢＴＳ：Ｂｏｄｙ−Ｔｉｅｄ−ｔｏ−Ｓｏｕｒｃｅという）の部分空乏型ＳＯＩ  ＭＯＳＦＥＴが開示されている。
特許文献１で開示されたＢＴＳ動作（操作）の部分空乏型ＳＯＩ  ＭＯＳＦＥＴによれば、ボディの電荷量は、ＧＩＤＬ（ゲート誘起ドレインリーク）電流を含むダイオード電流や、インパクト・イオン化電流等の必ずしも十分に最適化されていない電流によって制御されるのではなく、ソース端子と共に接地されたボディ端子を貫通する電流によって制御される。従って、ボディの多数キャリアに対する排出と補充の両電流特性が、ボディ電位の０Ｖを境に対称となるように最適化される。
【０００６】
これにより、ＢＴＳ動作の部分空乏型ＳＯＩ  ＭＯＳＦＥＴを組み込んだＣＭＯＳディジタル論理回路の動作中において、容量性結合が生じているボディの電位の時系列もまた、０［Ｖ］を境におよそ対称に振動させることができた。即ち、電流駆動時において、ボディ電位がオーバーシュートする際にボディに起こる多数キャリアの排出は、負荷時において、ボディ電位がアンダーシュートする際にボディに起こる多数キャリアの補充によって、ほぼ完全に補償されることとなり、ボディ電位ひいては電流駆動能力の回路動作周波数（あるいは出力負荷）依存性を抑制することができた。
【０００７】
【特許文献１】
特開２００３−８０２８号公報
【非特許文献１】
Ａ．  Ｗｅｉ，  Ｍ．  Ｊ．  Ｓｈｅｒｏｎｙ，  ａｎｄ  Ｄ．  Ａ．  Ａｎｔｏｎｉａｄｉｓ，  “Ｅｆｆｅｃｔ  ｏｆ  Ｆｌｏａｔｉｎｇ−Ｂｏｄｙ  Ｃｈａｒｇｅ  ｏｎ  ＳＯＩ  ＭＯＳＦＥＴ  Ｄｅｓｉｇｎ，”  ＩＥＥＥ  Ｔｒａｎｓ．  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，  ｖｏｌ．  ４５，  ｐｐ．  ４３０−４３８，  Ｆｅｂ．  １９９８．
【非特許文献２】
Ｍ．  Ｈｏｇｙｏｋｕ，  “ＳＯＩ  ＭＯＳＦＥＴ  ｗｉｔｈ  Ｂｏｄｙ−Ｔｅｒｍｉｎａｌ−Ｃｏｎｔｒｏｌｌｅｄ  Ｃａｐａｃｉｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  （ＤＹＴＯＮＡ  ＳＯＩ  ＭＯＳＦＥＴ），”  ｉｎ  Ｅｘｔ．  Ａｂｓｔ．  Ｉｎｔ．  Ｃｏｎｆ．  ＳＳＤＭ，  ２００２，  ｐｐ．  ５９８−５９９．
【０００８】
【発明が解決しようとする課題】
ところで、従来例に係るＢＴＳ動作の部分空乏型ＳＯＩ  ＭＯＳＦＥＴによれば、多くの場合において、電流駆動能力の回路動作周波数（あるいは出力負荷）依存性を十分に抑制することができた。
しかしながら、一般にボディの容量は、ゲート電極並びにドレイン領域に印加される電圧によってその大きさが単調減少する。
【０００９】
例えば、上述したＢＴＳ動作の部分空乏型ＳＯＩ  ＭＯＳＦＥＴがｎＭＯＳの場合、ゲート電極及びドレイン領域に正電圧が印加されると、ゲート電極下の空乏層と、ドレイン領域とボディ間の境界部分の空乏層の両方が、電圧印加前と比べて伸びる。そのため、図５（Ａ）に示す電圧印加前（Ｖｇｓ、Ｖｄｓ：Ｌｏｗ）と比べて、図５（Ｂ）に示す電圧印加時（Ｖｇｓ、Ｖｄｓ：Ｈｉｇｈ）では、多数キャリアを含む中性領域６０が空乏層の伸びによって、矢印に示すように縮小してしまう。ここで、Ｖｇｓとはゲート電極（Ｇ）とソース領域（Ｓ）との間の電位差のことであり、Ｖｄｓとはソース領域（Ｓ）とドレイン領域（Ｄ）間の電位差のことである。
【００１０】
言い換えれば、ＳＯＩ  ＭＯＳＦＥＴのボディの容量は、負荷時よりも電流駆動時の方が小さい値をとる。つまり、このボディ容量の大きさは電流駆動時と負荷時とでは非対称である。このため、電流駆動時の容量性結合に伴うボディ電位のオーバーシュートは、負荷時のアンダーシュートよりも大きくなってしまうという問題があった。
【００１１】
図６（Ａ）〜（Ｃ）は、従来例に係るＢＴＳ動作の部分空乏型ＳＯＩ  ＭＯＳＦＥＴのボディ電位Ｖｂｓの変化を示す図である。図６（Ａ）〜（Ｃ）において、縦軸はボディとソースとの間の電位差（Ｖｂｓ）である。また、横軸は、回路動作の経過時間（Ｅｌａｐｓｅｄ  Ｔｉｍｅ）である。図６（Ａ）及び（Ｂ）において、連続したステップｉ〜ｉｖが、ＣＭＯＳディジタル論理回路における部分空乏型ＳＯＩＭＯＳＦＥＴの回路動作の１周期である。
【００１２】
図示しないが、ステップｉｖの後に、ステップｉが連続して続く。また、上述の電流駆動時とは、ボディ電位Ｖｂｓが０［Ｖ］よりも下側（負側）にある時のことであり、負荷時とはボディ電位Ｖｂｓが０［Ｖ］よりも上側（正側）にある時のことである。表１に、これらの各ステップｉ〜ｉｖにおける、ゲート電極（Ｇ）の電位と、ドレイン領域（Ｄ）の電位及びソース領域（Ｓ）の電位とを示す。
［表２］
（ｉ）Ｐｕｌｌ−Ｄｏｗｎ
ゲート電極（Ｇ）の電位    ：Ｌｏｗ→Ｈｉｇｈ
ソース領域（Ｓ）の電位    ：Ｌｏｗ
ドレイン領域（Ｄ）の電位  ：Ｈｉｇｈ→Ｌｏｗ
（ｉｉ）Ｏｕｔｐｕｔ−Ｌｏｗ
ゲート電極（Ｇ）の電位    ：Ｈｉｇｈ
ソース領域（Ｓ）の電位    ：Ｌｏｗ
ドレイン領域（Ｄ）の電位  ：Ｌｏｗ
（ｉｉｉ）Ｐｕｌｌ−Ｕｐ
ゲート電極（Ｇ）の電位    ：Ｈｉｇｈ→Ｌｏｗ
ソース領域（Ｓ）の電位    ：Ｌｏｗ
ドレイン領域（Ｄ）の電位  ：Ｌｏｗ→Ｈｉｇｈ
（ｉｖ）Ｏｕｔｐｕｔ−Ｈｉｇｈ
ゲート電極（Ｇ）の電位    ：Ｌｏｗ
ソース領域（Ｓ）の電位    ：Ｌｏｗ
ドレイン領域（Ｄ）の電位  ：Ｈｉｇｈ
図６（Ａ）に示す点線ａは、ボディ容量を一定とみなした場合に予想されるボディ電位Ｖｂｓの振動パターンである。これに対して、図５（Ａ）並びに（Ｂ）を用いて説明したボディ容量の電流駆動時と負荷時との非対称性を考慮して、点線ａを描きなおすと、図６（Ａ）の実線Ａのようになる。
【００１３】
しかしながら、回路動作中の定常状態（通常の意味での定常状態とは異なり、非特許文献１や非特許文献２で定義されている「スイッチング・ステディー・ステイト」のこと）では、ボディにおける多数キャリアの排出と補充が互いに補償し合っている。このことを考え併せると、電流駆動時にボディ電位のオーバーシュート（ステップｉ）に伴ってボディから排出された多数キャリアを補償するためには、負荷時のアンダーシュート（ステップｉｉｉ）に伴う多数キャリアの補充に併せて、論理状態（ステップｉｉ及びｉｖ）においてもネット的な多数キャリアの補充が必要となることが分かる。
【００１４】
そのため、ＢＴＳ動作の部分空乏型ＳＯＩ  ＭＯＳＦＥＴでは、そのボディ電位Ｖｂｓの振動パターンが図６（Ｂ）の太字実線ｂで示すように、全体的に下側（負側）にシフトする。これにより、両論理状態（ステップｉｉ及びｉｖ）において、ネット的な多数キャリアの補充が行われる。
さらに、回路動作周期を速めると、この回路動作周期に対する両論理状態（ステップｉｉ及びｉｖ）にある時間の割合が減少する。そして、この両論理状態にある時間の割合が減少するにつれて、ネット的な多数キャリアの補充をさらに強める必要性がでてくる。
【００１５】
つまり、図６（Ｂ）の太字実線ｂで示したように、ボディ電位Ｖｂｓの振動パターンは全体的に下側（負側）にシフトしているので、この両論理状態（ステップｉｉ及びｉｖ）の時間の割合が減少するにしたがって、図６（Ｃ）の点線ｃで示すように、ボディ電位Ｖｂｓの振動パターンはさらに下側にシフトしてしまう。即ち、従来例に係るＢＴＳ動作の部分空乏型ＳＯＩ  ＭＯＳＦＥＴでは、ボディ容量の電流駆動時と負荷時との非対称性が原因で、回路動作周波数（あるいは出力負荷）の増加と共に、電流駆動能力が低下してしまうおそれがあった。
【００１６】
そこで、この発明はこのような問題を解決したものであって、ボディの過渡的な容量性結合を伴うＢＴＳ動作するＭＯＳトランジスタにおいて、電流駆動時のボディ容量と、負荷時のボディ容量との非対称性を低減できるようにした半導体装置の提供を目的とする。
【００１７】
【課題を解決するための手段】
上述した課題を解決するために、本発明に係る第１の半導体装置は、絶縁層上に半導体層を積層して成る積層基板に設けられたＭＩＳ型のトランジスタであって、前記半導体層のうち前記トランジスタのボディと接続するように前記積層基板に設けられたボディ端子と、前記ボディ端子と前記ボディとの間に設けられた所定の抵抗部と、前記トランジスタのチャネル領域と同じ導電型であり、かつ当該チャネル領域よりも不純物濃度が高く、前記ボディの前記チャネル領域よりも下側の部分に設けられた高濃度不純物領域とを備え、前記トランジスタは、前記ボディ端子と前記ソース領域とが接続されていることを特徴とするものである。
【００１８】
ここで、積層基板とは、例えば絶縁性の基板と、絶縁層及びシリコン単結晶層を積層して成るＳＯＩ（ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）基板のことである。また、ＭＩＳ型のトランジスタとは、例えば上記のＳＯＩ基板に設けられた部分空乏型のＳＯＩ  ＭＯＳＦＥＴのことである。さらに、所定の抵抗部とは、電気的な抵抗を積極的に高めた抵抗部のことである。また、前記ボディのうち前記チャネル領域よりも下側の部分とは、例えば厚さ方向に対してボディの中心から下側部分のことである。
【００１９】
本発明に係る第２の半導体装置は、上述した第１の半導体装置において、前記トランジスタは、前記ボディの過渡的な容量性結合を伴うＢＴＳ（Ｂｏｄｙ−Ｔｉｅｄ−ｔｏ−Ｓｏｕｒｃｅ）動作をすることを特徴とするものである。
本発明に係る第３の半導体装置は、上述した第２の半導体装置において、前記ＢＴＳ動作は、下記条件１、２及び３を全て満足することを特徴とするものである。
（条件１）
前記ボディと、前記ボディ端子との間の抵抗（ボディ抵抗）をＲｂとし、回路動作周波数に依存する前記ボディ抵抗をＲｒｃとしたとき、Ｒｂ＞Ｒｒｃが成り立って、回路動作中においてボディに容量性結合が生じること。
（条件２）
オフ・バイアスでの定常状態（スタンバイ状態）の前記ボディの電位をＶｂｓ，ｓｔａｎｄｂｙとし、インパクト・イオン化の電流を含むダイオード電流をＩｄｉｏｄｅとし、電源電圧をＶＤＤとし、前記ボディ抵抗をＲｂとしたとき、
Ｖｂｓ，ｓｔａｎｄｂｙ＝［Ｉｄｉｏｄｅ（Ｖｂｓ，ｓｔａｎｄｂｙ）＋  Ｉｄｉｏｄｅ（Ｖｂｓ，ｓｔａｎｄｂｙ−ＶＤＤ）］×Ｒｂ≒０
が成り立つこと。
（条件３）
前記ボディ端子を貫通する電流をＩｂとし、インパクト・イオン化の電流を含む前記ダイオード電流をＩｄｉｏｄｅとしたとき、回路動作中に、
｜Ｉｂ｜＞＞｜Ｉｄｉｏｄｅ｜が成り立つこと。
【００２０】
本発明に係る第４の半導体装置は、上述した第１、第２又は第３の半導体装置において、前記ソース領域の接合深さは前記ボディの厚さよりも小さく、当該ソース領域下の前記ボディに生じる空乏層が前記抵抗部となることを特徴とするものである。
本発明に係る第５の半導体装置は、上述した第１、第２又は第３の半導体装置において、前記ソース領域と前記チャネル領域との間に、当該ソース領域と同じ導電型であり、かつ当該ソース領域よりも不純物濃度が小さいエクステンション領域を備え、前記エクステンション領域下の前記ボディに生じる空乏層が前記抵抗部となることを特徴とするものである。
【００２１】
本発明に係る第１〜第５の半導体装置によれば、ボディの過渡的な容量性結合を伴うＢＴＳ動作をするトランジスタにおいて、電流駆動時のボディ容量と、負荷時のボディ容量との非対称性を低減することができる。従って、電流駆動時の容量性結合に伴うボディ電位のオーバーシュートと、負荷時のアンダーシュートとを同程度に近づけることができ、電流駆動能力の回路動作周波数（あるいは出力負荷依存性）をより一層抑制することができる。これにより、電流駆動能力の向上効果をより一層安定化させることができる。
【００２２】
【発明の実施の形態】
以下、図面を参照しながら、本発明に係る半導体装置について説明する。
（１）第１実施形態
図１は、本発明の第１実施形態に係るＢＴＳ動作をする部分空乏型ＳＯＩ  ＭＯＳＦＥＴ１００の構成例を示す断面図である。この部分空乏型ＳＯＩ  ＭＯＳＦＥＴ（以下で、単にＭＯＳＦＥＴという）１００は、例えば、図示しないＣＭＯＳディジタル論理回路に組み込まれて使用されるものである。
【００２３】
図１に示すように、このＢＴＳ動作をするＭＯＳＦＥＴ１００は、埋め込み酸化膜（ボックス）１１上に形成されたシリコン単結晶を基体として構成されている。例えば、このシリコン単結晶にＰ型のボディ１２と、チャネル領域１３及びＮ型のソース領域１４と、ドレイン領域１５等が形成されている。また、このチャネル領域１３上にゲート絶縁膜１６を介してゲート電極１７が構成されている。さらに、このゲート電極１７の両側にはサイドウォールスペーサ１９が形成されている。このサイドウォールスペーサ１９は、低濃度Ｎ型領域となるエクステンション領域１８形成後に形成される。
【００２４】
また、図１に示すように、ボディ１２には、ボディ引き出し部（図３（Ａ）参照）が設けられており、このボディ引き出し部上に、ボディ端子１０１が設けられている。このＭＯＳＦＥＴ１００では、ボディ端子１０１と、ボディ１２との間に電気的な抵抗を積極的に高めた抵抗部（以下で、ボディ抵抗という）Ｒｂが設けられている。このボディ抵抗Ｒｂと、ボディ端子１０１の具体的な構成例については後で説明する。このような構成により、回路動作中において、ボディ１２の過渡的な容量性結合を伴うＢＴＳ動作をするＳＯＩ  ＭＯＳＦＥＴを実現する。
【００２５】
ところで、このボディ抵抗Ｒｂの値を決定するにあたっては、従来例に係る特許文献１と同様に、以下のような注意が必要である。即ち、回路動作時において、ボディに過渡的な容量性結合を生じさせるようにボディ抵抗Ｒｂの値を高くする（注意１）。インパクト・イオン化あるいはＳｈｏｃｋｌｅｙ−Ｒｅａｄ−Ｈａｌｌ（ＳＲＨ）キャリア生成等のキャリア生成過程に由来する回路動作待機時のオフ電流の増加を免れる程度に、ボディ抵抗Ｒｂの値を低くする（注意２）。かつ容量性結合状態においてボディの多数キャリア量を制御し得る程度に、ボディ抵抗Ｒｂの値を低くする（注意３）。
【００２６】
これにより、このＭＯＳＦＥＴ１００は、上記の条件１、２及び３の全てを満足するようにＢＴＳ動作する。
即ち、条件１で示したように、回路動作中においてボディには容量性結合が生じ、Ｒｂをボディ抵抗とし、Ｒｒｃを回路動作周波数に依存するボディ抵抗としたとき、ＲｂはＲｒｃよりも十分に大きい。また、条件２で示したように、オフ・バイアス（ゲート電圧Ｖｇｓ＝０、かつドレイン電圧Ｖｄｓ＝ＶＤＤ（電源電圧））での定常状態（電流の強さが時間的に一定に保たれている状態）のボディ電圧Ｖｂｓがおよそ０になる。さらに、条件３で示したように、回路動作中において、ボディ端子を貫通する電流｜Ｉｂ｜は、キャリアの生成・再結合の電流｜Ｉｄｉｏｄｅ｜よりも十分に大きい。
【００２７】
これらの条件１〜３を満たすようなＢＴＳ動作によれば、ボディ抵抗Ｒｂと、回路動作周波数が共に十分高ければ、回路動作中での実効的なボディ電位Ｖｂｓはボディ端子１０１の電位に固定されずにむしろ容量性結合を伴って変動する。
図２（Ａ）及び（Ｂ）は、第１実施形態に係るＭＯＳＦＥＴ１００の構成例を示す平面図と、Ｂ−Ｂ´矢視断面図である。図１に示したＭＯＳＦＥＴ１００の断面図は、この図２（Ａ）のＡ−Ａ´の矢視断面に対応している。次に、上述したＭＯＳＦＥＴ１００のボディ抵抗Ｒｂと、ボディ端子１０１の具体的な構成例について説明する。
【００２８】
図２（Ａ）に示すように、このＭＯＳＦＥＴ１００では、ボディ１２の端子導出用として、ソース領域１４の一部に高濃度のＰ型不純物（Ｐ＋＋）が導入されたボディ引き出し部９９が設けられている。また、このボディ引き出し部９９上からソース領域１４上にかけてボディ端子１０１が設けられている。このボディ端子１０１によって、ソース領域１４とボディ引き出し部９９とが電気的に接続されており、ひいては、このソース領域１４とボディ領域１２とが電気的に接続されている。
【００２９】
また、図２（Ｂ）に示すように、エクステンション領域１８の接合深さＸ１は、ボディ１２の厚さＴ１よりも小さく設定されている。これにより、エクステンション領域１８直下のボディ１２に空乏層が生じる。この空乏層が、ボディ引き出し部９９とボディ１２との間の抵抗、即ち、上述したボディ端子１０１とボディ１２との間の抵抗（ボディ抵抗）Ｒｂとして機能する。図２（Ｂ）に示すボディ引き出し部９９のオフセット長Ｌ１を調節することにより、ボディ抵抗Ｒｂをある程度高く設定（例えば１Ｍ〜１ＧΩ）することができる。
【００３０】
さらに、図１に示すように、このＭＯＳＦＥＴ１００は、ゲート電極１７直下のボディ１２の底部付近（即ち、埋め込み酸化膜１１に近い部分）に、チャネル領域１３よりもｐ型不純物の濃度が大きい高濃度不純物（Ｐ＋）領域７０が設けられている。この高濃度不純物（Ｐ＋）領域７０の多数キャリアによって、ゲート電極１７直下のボディ１２に生じる空乏層の伸びや、ボディ１２とドレイン領域１５との間に生じる空乏層の伸びを、小さくすることができる。
【００３１】
従って、図５（Ａ）及び（Ｂ）に示したような、電圧印加による中性領域６０の大きさの変化を抑えることができ、このＭＯＳＦＥＴ１００のゲート電極並びにドレイン領域に電圧を印加した場合でも、ボディ１２の容量をある一定の範囲内に維持することができる。これにより、電流駆動時のボディ容量と、負荷時のボディ容量との非対称性を低減することができる。
【００３２】
図４は、ＭＯＳＦＥＴ１００のボディ電位Ｖｂｓの変化を示す図である。図４の縦軸はボディとソースとの間の電位差（ボディ電位）Ｖｂｓ、横軸は回路動作の経過時間（Ｅｌａｐｓｅｄ  Ｔｉｍｅ）である。また、図４の点線ａは、ＭＯＳＦＥＴ１００のボディ電位Ｖｂｓの振動パターンを示し、実線Ａは、従来例に係るＳＯＩ  ＭＯＳＦＥＴのボディ電位Ｖｂｓの振動パターン（図６（Ａ）で示した振動パターンＡと同じ）を示す。図４の点線ａに示すように、本発明の第１実施形態に係るＭＯＳＦＥＴ１００によれば、電流駆動時の容量性結合に伴うボディ電位Ｖｂｓのオーバーシュートと、負荷時のアンダーシュートとを同程度に近づけることができる。
【００３３】
また、上述した高濃度不純物（Ｐ＋）領域７０は、例えば、以下のような方法により形成することが可能である。まず始めに、ポリシリコン膜からなるゲート電極の中心部に開口部を形成する。次に、この開口部を通して、ゲート電極１７直下のボディ１２の底部付近にボロン等のＰ型不純物をイオン注入法により導入する。その後、このゲート電極の中心部に形成された開口部を金属膜で埋め込む。このような局所チャネルドーピング（ｌｏｃａｌ  ｃｈａｎｎｅｌ  ｄｏｐｉｎｇ）の方法によって、ゲート電極１７直下のボディ１２の底部付近に高濃度不純物（Ｐ＋）領域７０を形成することが可能である。
【００３４】
このように、本発明の第１実施形態に係るＭＯＳＦＥＴ１００によれば、電流駆動時のボディ１２の容量と、負荷時のボディ１２の容量を、ある一定の範囲内に維持して非対称性を低減することができ、電流駆動時の容量性結合に伴うボディ電位Ｖｂｓのオーバーシュートと、負荷時のアンダーシュートとを同程度に近づけることができる。
【００３５】
従って、部分空乏型ＳＯＩ  ＭＯＳＦＥＴにおける電流駆動能力の回路動作周波数（あるいは出力負荷）依存性をより一層抑制することができ、その電流駆動能力の向上効果をより一層安定化させることができる。
この第１実施形態では、埋め込み酸化膜１１が本発明の絶縁層に対応し、シリコン単結晶が本発明の半導体層に対応している。また、ＳＯＩ基板が本発明の積層基板に対応し、ＭＯＳＦＥＴ１００が本発明のＭＩＳ型のトランジスタに対応している。さらに、ボディ抵抗Ｒｂが本発明の抵抗部に対応し、高濃度不純物（Ｐ＋）領域７０が本発明の高濃度不純物領域に対応している。また、ボディ端子１０１が本発明のボディ端子に対応している。
【００３６】
ところで、上述したＭＯＳＦＥＴ１００のように、（電気的な抵抗を積極的に高めた）ボディ抵抗Ｒｂと繋がるボディ端子１０１と、ソース領域１４とが接続されて、このボディ１２の過渡的な容量性結合を伴うＢＴＳ動作する部分空乏型のＳＯＩ  ＭＯＳＦＥＴをＤＹＴＯＮＡ（Ｂｏｄｙ−Ｔｅｒｍｉｎａｌ−Ｃｏｎｔｒｏｌｌｅｄ  Ｃａｐａｃｉｔｉｖｅ  Ｃｏｕｐｌｉｎｇ）ＳＯＩ  ＭＯＳＦＥＴとも呼ぶ。
【００３７】
なお、このようなＤＹＴＯＮＡ  ＳＯＩ  ＭＯＳＦＥＴにおいて、上述した高濃度不純物（Ｐ＋）領域７０の不純物濃度プロファイルは、短チャネル効果のみならず、ドレイン−ボディ間のリーク電流や、ドレイン端での横方向電界の集中による飽和ドレイン電流の劣化を、併せて抑制できるように最適化するのが望ましい。
（２）第２実施形態
上記の第１実施形態では、エクステンション領域１８直下のボディ１２に生じた空乏層を本発明の抵抗部として用いる場合について説明した。しかしながら、本発明の抵抗部はこれに限られることはない。例えば、以下の第２実施形態で説明するように、ソース領域をその接合深さがボディの厚さよりも小さくなるよう浅く形成しておき、この浅く形成されたソース領域下のボディに生じる空乏層を本発明の抵抗部として用いても良い。
【００３８】
図３（Ａ）及び（Ｂ）は、第２実施形態に係るＭＯＳＦＥＴ２００の構成例を示す平面図と、Ｃ−Ｃ´矢視断面図である。この実施形態では、浅く形成されたソース領域下のボディに生じる空乏層を、本発明の抵抗部として用いる場合について説明する。その他の構成については、第１実施形態で説明したＭＯＳＦＥＴ１００と同じである。従って、図３（Ａ）及び（Ｂ）において、図２（Ａ）及び（Ｂ）と対応する部分には同一符号を付し、その詳細説明は省略する。
【００３９】
図３（Ａ）に示すように、このＭＯＳＦＥＴ２００では、ボディ２２の端子導出用として、ソース領域２４の一部に高濃度のＰ型不純物（Ｐ＋＋）が導入されたボディ引き出し部９９が設けられている。また、このボディ引き出し部９９上からソース領域２４上にかけてボディ端子２０１が設けられている。このボディ端子２０１によって、ソース領域２４とボディ引き出し部９９とが電気的に接続されており、ひいては、このソース領域２４とボディ領域２２とが電気的に接続されている。
【００４０】
また、図３（Ｂ）に示すようにソース領域２４と、ドレイン領域２５の接合深さＸ２は、ボディ２２の厚さＴ２よりも小さく設定されている。これにより、ソース領域２４直下のボディ２２に空乏層が生じる。この空乏層が、ボディ引き出し部９９とボディ２２との間の抵抗、即ち、ボディ端子２０１とボディ２２との間の抵抗（ボディ抵抗）Ｒｂとして機能する。この第２実施形態においても、第１実施形態と同様に、ボディ引き出し部９９のオフセット長Ｌ２を調節することにより、ボディ抵抗Ｒｂをある程度高く設定（例えば１Ｍ〜１ＧΩ）することができる。
【００４１】
本発明の第２実施形態に係るＭＯＳＦＥＴ２００によれば、第１実施形態で説明したＭＯＳＦＥＴ１００と同様に、電流駆動時のボディ容量と、負荷時のボディ容量を、ある一定の範囲内に維持して非対称性を低減することができ、電流駆動時の容量性結合に伴うボディ電位Ｖｂｓのオーバーシュートと、負荷時のアンダーシュートとを同程度に近づけることができるため、電流駆動能力の回路動作周波数（あるいは出力負荷）依存性をより一層抑制することができる。この第２実施形態では、ボディ端子２０１が本発明のボディ端子に対応し、ＭＯＳＦＥＴ２００が本発明のＭＩＳ型のトランジスタに対応している。
【図面の簡単な説明】
【図１】第１実施形態に係るＢＴＳ動作の部分空乏型ＳＯＩ  ＭＯＳＦＥＴ１００の構成例を示す図。
【図２】ＭＯＳＦＥＴ１００の構成例を示す図。
【図３】第２実施形態に係るＭＯＳＦＥＴ２００の構成例を示す図。
【図４】ＭＯＳＦＥＴ１００のボディ電位Ｖｂｓの時間変化を示す図。
【図５】従来例に係る中性領域６０の伸縮を示す図。
【図６】従来例に係るＢＴＳ動作の部分空乏型ＳＯＩ  ＭＯＳＦＥＴのボディ電位Ｖｂｓの時間変化を示す図。
【符号の説明】
１１  埋め込み酸化膜（ボックス層）、１２、２２  ボディ、１３  チャネル領域、１４、２４  ソース領域、１５、２５  ドレイン領域、１６  ゲート酸化膜、１７  ゲート電極、１８  エクステンション領域、１９  サイドウォールスペーサ、６０  中性領域、７０  高濃度不純物（Ｐ＋）領域、９９  ボディ引き出し部、１００、２００  ＭＯＳＦＥＴ、１０１、２０１  ボディ端子、Ｒｂ  ボディ抵抗
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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