(57)【要約】【課題】ＳＯＩ半導体装置の製造方法において、チャージングダメージを低減し、トランジスタの特性向上を図ることにある。【解決手段】ＳＯＩ基板において半導体層にトランジスタ４，６と素子分離領域３とを形成するステップと、トランジスタ４，６及び素子分離領域３を第１絶縁膜で覆うステップと、第１絶縁膜、素子分離領域３及び埋込酸化膜を貫通して支持基板を露出する第１開口部を形成するステップと、トランジスタ４，６に電気的に接続される第１ソース配線８、第１ドレイン配線９及び第１ゲート配線１０と、これらの配線と接続されかつ第１開口部を介して支持基板と電気的に接続されるダミー配線１３〜１５とを、第１絶縁膜上に形成するステップと、ダミー配線１３〜１５を切断して、第１ソース配線８、第１ドレイン配線９及び第１ゲート配線１０を、支持基板から電気的に絶縁させるステップと、を含むＳＯＩ半導体装置の製造方法。【選択図】  図１
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【特許請求の範囲】
【請求項１】
支持基板と、前記支持基板上に第１絶縁膜を介して形成された半導体層とを備えるＳＯＩ基板において、前記半導体層にトランジスタと素子分離領域とを形成するステップと、
前記トランジスタ及び前記素子分離領域を第２絶縁膜で覆うステップと、
前記第２絶縁膜、前記素子分離領域及び前記第１絶縁膜を貫通して前記支持基板を露出する第１開口部を形成するステップと、
前記トランジスタに電気的に接続される第１ソース配線、第１ドレイン配線及び第１ゲート配線と、これらの配線と接続されかつ前記第１開口部を介して前記支持基板と電気的に接続されるダミー配線とを、前記第２絶縁膜上に形成するステップと、
前記ダミー配線を切断して、前記第１ソース配線、第１ドレイン配線及び第１ゲート配線を、前記支持基板から電気的に絶縁させるステップと、
を含むＳＯＩ半導体装置の製造方法。
【請求項２】
前記ダミー配線は、前記第１開口部に埋め込まれて前記支持基板と電気的に短絡されるコンタクト部と、前記コンタクト部を前記第１ソース配線、第１ドレイン配線及び第１ゲート配線に電気的に接続して前記第２絶縁膜上に形成されるダミー部とを含み、前記ダミー配線の切断では前記ダミー部を切断する、請求項１に記載のＳＯＩ半導体装置の製造方法。
【請求項３】
前記第１ソース配線、第１ドレイン配線及び第１ゲート配線、前記ダミー配線を第３絶縁膜で覆うステップをさらに含み、前記第３絶縁膜の形成後に前記ダミー部を切断する、請求項２に記載のＳＯＩ半導体装置の製造方法。
【請求項４】
前記第１ソース配線、第１ドレイン配線及び第１ゲート配線にそれぞれ電気的に接続される第２ソース配線、第２ドレイン配線及び第２ゲート配線を、前記第３絶縁膜上に形成するステップをさらに含み、前記第２ソース配線、第２ドレイン配線及び第２ゲート配線の形成後に前記ダミー部を切断する、請求項３に記載のＳＯＩ半導体装置の製造方法。
【請求項５】
前記第２ソース配線、第２ドレイン配線及び第２ゲート配線を第４絶縁膜で覆うステップをさらに含み、前記第４絶縁膜の形成後に前記ダミー部を切断する、請求項４に記載のＳＯＩ半導体装置の製造方法。
【請求項６】
前記第３及び第４絶縁膜に前記ダミー部を露出する第２開口部を形成するステップをさらに含み、前記第２開口部の形成後に前記ダミー部を切断する、請求項５に記載のＳＯＩ半導体装置の製造方法。
【請求項７】
前記ダミー部をレーザリペアーにより切断する、請求項１から６のいずれかに記載のＳＯＩ半導体装置の製造方法。
【請求項８】
前記ダミー部をエッチングにより切断する、請求項１から６のいずれかに記載のＳＯＩ半導体装置の製造方法。
【請求項９】
前記第１開口部は２つの開口部からなり、
前記コンタクト部は、前記２つの開口部のそれぞれに埋め込まれる第１及び第２コンタクト部を含み、
前記ダミー部は、前記第１及び第２コンタクト部のそれぞれを前記第１ソース配線及び第１ドレイン配線に電気的に接続する第１及び第２ダミー部と、前記第１及び第２コンタクト部のいずれか一方を前記第１ゲート配線に電気的に接続する第３ダミー部とを含み、
前記ダミー部の切断では前記第１乃至第３ダミー部を切断する、請求項５に記載のＳＯＩ半導体装置の製造方法。
【請求項１０】
前記第３及び第４絶縁膜を貫通して前記第１乃至第３ダミー部を露出する２つの開口部からなる第２開口部を形成するステップをさらに含み、前記第１乃至第３ダミー部の切断は前記第２開口部の形成後に行う、請求項９に記載のＳＯＩ半導体装置の製造方法。
【請求項１１】
前記第２開口部を介して、前記第１乃至第３ダミー部をレーザリペアーにより切断する、請求項１０に記載のＳＯＩ半導体装置の製造方法。
【請求項１２】
前記第２開口部の形成及び前記第１乃至第３ダミー部の切断を一度のエッチングにより行う、請求項１０に記載のＳＯＩ半導体装置の製造方法。
【請求項１３】
前記第１開口部は１つの開口部からなり、
前記コンタクト部は第１コンタクト部を含み、
前記ダミー部は、前記第１コンタクト部を前記第１ソース配線、第１ドレイン配線及び第１ゲート配線にそれぞれ電気的に接続する第１乃至第３ダミー部を含み、前記ダミー部の切断は前記第１乃至第３ダミー部を切断する、請求項５に記載のＳＯＩ半導体装置の製造方法。
【請求項１４】
前記第３及び第４絶縁膜を貫通して前記第１乃至第３ダミー部を露出する１つの開口部からなる第２開口部を形成するステップをさらに含み、前記第１乃至第３ダミー部の切断は前記第２開口部の形成後に行う、請求項１３に記載のＳＯＩ半導体装置の製造方法。
【請求項１５】
前記第２開口部を介して、前記第１乃至第３ダミー部をレーザリペアーにより切断する、請求項１４に記載のＳＯＩ半導体装置の製造方法。
【請求項１６】
前記第２開口部の形成及び前記第１乃至第３ダミー部の切断を一度のエッチングにより行う、請求項１４に記載のＳＯＩ半導体装置の製造方法。
【請求項１７】
支持基板と、前記支持基板上に第１絶縁膜を介して形成された半導体層とを備えるＳＯＩ基板と、
前記半導体層に形成されたトランジスタ及び素子分離領域と、
前記トランジスタ及び素子分離領域を覆う第２絶縁膜と、
前記第２絶縁膜、前記素子分離領域及び第１絶縁膜を貫通して形成された第１開口部と、
前記第２絶縁膜上に形成されかつ前記トランジスタに電気的に接続された第１ソース配線、第１ドレイン配線及び第１ゲート配線と、
前記第１ソース配線、第１ドレイン配線及び第１ゲート配線に電気的に接続され、かつ、前記第１開口部を介して支持基板に電気的に接続されて形成された後に切断されたダミー配線と、を備えたＳＯＩ半導体装置。
【請求項１８】
前記第１ソース配線、第１ドレイン配線及び第１ゲート配線を覆う第３絶縁膜と、前記第１ソース配線、第１ドレイン配線及び第１ゲート配線にそれぞれ電気的に接続されて、第３絶縁膜上に形成された第２ソース配線、第２ドレイン配線及び第２ゲート配線と、をさらに備えた請求項１７に記載のＳＯＩ半導体装置。
【請求項１９】
前記第１開口部は２つの開口部からなり、前記ダミー配線は、前記２つの開口部のそれぞれを介して前記第１ソース配線及び第１ドレイン配線を前記支持基板に電気的に接続するとともに、前記２つの開口部のいずれか一方を介して前記第１ゲート配線を前記支持基板に電気的に接続する、請求項１７に記載のＳＯＩ半導体装置。
【請求項２０】
前記第１開口部は１つの開口部からなり、前記ダミー配線は、前記１つの開口部を介して前記第１ソース配線、第１ドレイン配線及びゲート配線を前記支持基板に電気的に接続する、請求項１７に記載のＳＯＩ半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ半導体装置の製造方法、特に、支持基板と、前記支持基板上に絶縁膜を介して形成された半導体層とを備えるＳＯＩ基板にトランジスタ及び素子分離領域を形成するＳＯＩ半導体装置の製造方法に関する。
【０００２】
【従来の技術】
低消費電力化及び高速化が可能な半導体装置として、シリコンからなる支持基板上に埋込酸化膜等の絶縁膜を介して形成された半導体層を備えるＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板において、半導体層にトランジスタと素子分離領域とを形成したＳＯＩ半導体装置がある。半導体プロセスでは、微細化が進むにつれてゲート絶縁膜が薄膜化される一方、高密度プラズマＣＶＤ装置、高密度プラズマエッチング装置等のチャージダメージの大きい装置の使用が必要となり、薄いゲート絶縁膜がチャージングダメージを受けて、ゲート絶縁膜が劣化し、ゲート絶縁膜の耐圧不良やゲート絶縁膜界面での界面順位の発生のためにトランジスタの特性が劣化する虞がある。
【０００３】
従来のＳＯＩ半導体装置の製造方法は、例えば特許文献１に記載されている。この製造方法では、エッチングの際に、ゲート配線を支持基板に短絡するダミーパターンをゲート配線と同時に形成した後、ダミーパターンをエッチングし、ゲート配線と支持基板とを絶縁している。
【０００４】
【特許文献１】
特開平８−３３０２５０号公報（第５頁、第１図）
【０００５】
【発明が解決しようとする課題】
特許文献１の製造方法では、エッチング処理等の際にプラズマ中からゲート配線に電荷が入り込んでも、その電荷はダミー配線を介して支持基板に逃がされるが、ソース／ドレイン配線に入り込む電荷については記載されていない。また、支持基板上に直接トランジスタが形成されるので、ソース／ドレイン配線の電荷はソース／ドレイン領域から支持基板に逃げることができると考えられる。これに対して、ＳＯＩ半導体装置では、支持基板上に埋込酸化膜が存在するため、ソース／ドレイン配線の電荷が支持基板に逃げることができず、ソース／ドレイン領域に蓄積される。これにより、ソース／ドレイン領域とゲート電極との間に大きな電位差が生じ、即ちゲート絶縁膜に大きな電界が加わり、ゲート絶縁膜がチャージングダメージを受ける。この場合、ゲート絶縁膜の耐圧が劣化したり、ゲート絶縁膜界面で界面順位が発生し、トランジスタの特性が劣化する虞がある。
【０００６】
本発明は、ＳＯＩ半導体装置の製造方法において、チャージングダメージを低減し、トランジスタの特性向上を図ることにある。
【０００７】
【課題を解決するための手段】
本発明に係るＳＯＩ半導体装置の製造方法は、支持基板と、支持基板上に第１絶縁膜を介して形成された半導体層とを備えるＳＯＩ基板において半導体層にトランジスタと素子分離領域とを形成するステップと、トランジスタ及び素子分離領域を第２絶縁膜で覆うステップと、第２絶縁膜、素子分離領域及び第１絶縁膜を貫通して支持基板を露出する第１開口部を形成するステップと、トランジスタに電気的に接続される第１ソース配線、第１ドレイン配線及び第１ゲート配線と、これらの配線と接続されかつ第１開口部を介して支持基板と電気的に接続されるダミー配線とを、第２絶縁膜上に形成するステップと、ダミー配線を切断して、第１ソース配線、第１ドレイン配線及び第１ゲート配線を、支持基板から電気的に絶縁させるステップと、を含んでいる。
【０００８】
【作用】
本発明に係るＳＯＩ半導体装置の製造方法では、第１ソース配線、第１ドレイン配線及び第１ゲート配線を形成する際に、これらの配線を支持基板と電気的に接続するダミー配線を同時に形成するため、配線パターン形成工程においてこれらの配線に電荷が入り込んだとしても、これらの電荷はダミー配線を介して支持基板に逃がされる。これにより、各配線に蓄積される電荷の差に起因してゲート絶縁膜に加わる電界を低減し、ゲート絶縁膜が受けるチャージングダメージを低減し得る。この結果、ゲート絶縁膜の耐圧劣化やゲート絶縁膜界面での界面順位の発生を抑制し、トランジスタの特性向上を図ることができる。
【０００９】
【発明の実施の形態】
（１）第１実施形態
〔製造フロー〕
図１乃至図７は、本発明の第１実施形態に係るＳＯＩ半導体装置の製造方法を説明するためのフローである。ここでは、ＳＯＩ基板上に形成されるＭＯＳ  ＦＥＴを例に挙げて説明する。
【００１０】
図１は１Ｍ配線パターン２００まで形成されたＳＯＩ半導体装置の上面図、図２は図１のＩＩ−ＩＩで切った断面図である。図１及び図７では、説明の便宜ため、一部の層を省略して記載している。図１及び図２に示すように、支持基板１上にＳｉＯ２等の埋込酸化膜２を介して形成された半導体層に、拡散領域４（活性化領域）を絶縁膜からなる素子分離領域３で互いに分離して形成し、拡散領域４上にＳｉＯ２からなるゲート絶縁膜５及びｐ−Ｓｉ等の導電膜からなるゲート電極６を形成する。ここでは、支持基板１上に埋込酸化膜２を介して半導体層を形成しているが、酸化膜以外にも窒化膜等の絶縁膜であれば良い。これらをＳｉＯ２からなる層間絶縁膜７で覆った後、層間絶縁膜７上にレジストパターンを形成し、層間絶縁膜７をエッチングして開口部１０８〜１０９を形成し、引き続き素子分離領域３及び埋込絶縁膜２をエッチングして開口部１１１，１１２を形成する。開口部１０８，１０９は、層間絶縁膜２を貫いて形成され、拡散領域４を露出する。開口部１１０は、層間絶縁膜２を貫いて形成され、ゲート電極６を露出する。開口部１１１，１１２は、層間絶縁膜２、素子分離領域３及び埋込酸化膜２を貫いて形成され、支持基板１を露出する。次に、開口部１０８，１０９からイオン注入、熱処理することにより、拡散領域４の開口部１０８，１０９で露出した部分にそれぞれ高濃度拡散領域としてのソース領域４ａ、ドレイン領域４ｂを形成する。
【００１１】
次に、層間絶縁膜７上にＡｌ、Ａｌ合金等からなる１Ｍ配線膜を堆積し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）により加工し、１Ｍ配線パターン２００を形成する。１Ｍ配線パターン２００は、ソース電極を含むソース配線８、ドレイン電極を含むドレイン配線９、ゲート配線１０と、ダミー部１３〜１５及びコンタクト部１１，１２とを含んでいる。ダミー部１３は、開口部１１１に埋め込まれたコンタクト部１１をソース配線８に電気的に接続している。また、ダミー部１５は、開口部１１２に埋め込まれたコンタクト部１２をドレイン配線９及びゲート配線１０にそれぞれ電気的に接続している。ここで、１Ｍ配線パターン２００のエッチングでは、１Ｍのソース配線８、ドレイン配線９、ゲート配線１０がダミー部１３〜１５及びコンタクト部１１，１２を介して支持基板１に電気的に短絡されているので、ソース配線８、ドレイン配線９、ゲート配線１０にプラズマ中から入り込む電荷がダミー部１３〜１５及びコンタクト部１１，１２を介して支持基板１に逃される。また、ダミー部１３〜１５は、第１配線パターン２００形成から後述するＰＶ膜２１の形成までの間、ソース配線８、ドレイン配線９、ゲート配線１０を、コンタクト部１１，１２を介して支持基板１に電気的に短絡するとともに、ＰＶ膜２１の形成後には切断される。即ち、ダミー部１３〜１５は、ソース配線８、ドレイン配線９及びゲート配線１０と支持基板１とを電気的に短絡及び絶縁するヒューズの役割を果たす。
【００１２】
次に、図３に示すように、１Ｍ配線パターン２００を覆うようにＳｉＯ２等からなる層間絶縁膜１６を高密度プラズマＣＶＤにより堆積する。ここでも、１Ｍのソース配線８、ドレイン配線９、ゲート配線１０がダミー部１３〜１５及びコンタクト部１１，１２を介して支持基板１に電気的に短絡されているので、ソース配線８、ドレイン配線９、ゲート配線１０にプラズマ中から入り込む電荷が、ダミー部１３〜１５及びコンタクト部１１，１２を介して支持基板１に逃がされる。次に、層間絶縁膜１６上にレジストパターンを形成し、エッチングして開口部２１７〜２２０を形成した後、層間絶縁膜１６上にＡｌ、Ａｌ合金等からなる２Ｍ配線膜を形成する。２Ｍ配線膜上にレジストパターンを形成した後ＲＩＥによりエッチングし、２Ｍ配線パターン２５０を形成する。２Ｍ配線パターン２５０は、開口部２１７を介して１Ｍのソース配線８に電気的に接続されるソース配線１７、開口部２１８を介して１Ｍのドレイン配線９に電気的に接続されるドレイン配線１８、開口部２１９を介して１Ｍのゲート配線１０に電気的に接続されるゲート配線１９、開口部２２０を介して１Ｍのコンタクト部１２に電気的に接続されるコンタクト部２０を含んでいる。ここで、２Ｍ配線パターン２５０のエッチングでは、２Ｍのソース配線１７、ドレイン配線１８、ゲート配線１９が、１Ｍのソース配線８、ドレイン配線９、ゲート配線１０にそれぞれ電気的に短絡されているので、ソース配線１７、ドレイン配線１８、ゲート配線１９にプラズマ中から電荷が入り込んでも、その電荷は１Ｍのソース配線８、ドレイン配線９、ゲート配線１０からダミー部１３〜１５及びコンタクト部１１，１２を介して支持基板１に逃がされる。
【００１３】
次に、２Ｍ配線パターンを覆うようにＳｉＮｘからなるＰＶ膜（絶縁膜）２１を堆積し、図４に示すように、ＰＶ膜２１上に２つの開口部を有するレジストパターン２２を形成する。次に、図５に示すように、２つの開口部を介してＰＶ膜２１、層間絶縁膜１６をエッチングし、図１に示すようにダミー部１３を露出する開口部２３及びダミー部１４，１５を露出する開口部２４をＰＶ膜２１、層間絶縁膜１６に形成する。その後、図６及び図７に示すように、開口部２３に露出したダミー部１３、開口部２４に露出したダミー部１４，１５をレーザリペアーにより切断する。
【００１４】
なお、ダミー部１３〜１５をレーザリペアーにより切断する代わりに、開口部２３，２４の形成と、ダミー部１３〜１５の切断を一度のエッチングで行っても良い。即ち、図５のようにＰＶ膜２１、層間絶縁膜１６での開口部２３，２４をエッチングにより加工し、それに引き続き、エッチングガスを切り換えて、開口部２３，２４を介して、図６及び図７に示すようにダミー部１３〜１５を切断しても良い。
【００１５】
〔作用効果〕
バルク構造の半導体装置では、支持基板とソース／ドレイン領域を構成する拡散領域との間に埋込酸化膜が存在しないため、ソース配線及びドレイン配線にプラズマ中から電荷が入り込んでも、ソース領域及びドレイン領域から支持基板に電荷を逃がすことができる。一方、ＳＯＩ基板上に形成される半導体装置では、支持基板１とソース領域４ａ及びドレイン領域４ｂを構成する拡散領域４との間に埋込酸化膜２が存在するため、ソース配線７及びドレイン配線９にプラズマ中から入り込んだ電荷は、拡散領域４から直接支持基板１に逃げることができず、拡散領域４に蓄積される。また、ソース領域４ａ及びドレイン領域４ｂに蓄積される電荷量と、ゲート電極６に蓄積される電荷量とは、各配線のアンテナ比等により異なるため、拡散領域４とゲート電極６との間に大きな電位差が生じ、ゲート絶縁膜５に大きな電界が加わることになる。このため、ゲート絶縁膜５が劣化し、ゲート絶縁膜５の耐圧が劣化したり、ゲート絶縁膜５界面に界面順位が発生して、トランジスタの性能が劣化する虞がある。
【００１６】
そこで、本実施形態に係る製造方法では、１Ｍ配線パターン２００をエッチングする際に、ソース配線８、ドレイン配線９、ゲート配線１０を支持基板１に電気的に短絡するダミー部１３〜１５及びコンタクト部１１，１２を同時に形成する。これにより、ソース配線８、ドレイン配線９、ゲート配線１０にプラズマ中から電荷が入り込んでも、その電荷をダミー部１３〜１５及びコンタクト部１１，１２を介して支持基板１に逃がすことができ、ソース領域４ａ、ドレイン領域４ｂ及びゲート電極６に電荷が蓄積されることを防止する。
【００１７】
また、１Ｍ配線パターン２００の表面に層間絶縁膜１６を高密度プラズマＣＶＤにより形成する際にも、ソース配線８、ドレイン配線９、ゲート配線１０に侵入する電荷を同様に支持基板１に逃がすことができる。
【００１８】
さらに、２Ｍ配線パターンをエッチングする際にも、２Ｍ配線パターン２５０のソース配線１７、ドレイン配線１８、ゲート配線１９がそれぞれ１Ｍ配線パターンのソース配線８、ドレイン配線９、ゲート配線１０に短絡されている。このため、２Ｍ配線パターンのソース配線１７、ドレイン配線１８、ゲート配線１９に入り込む電荷を、それぞれ１Ｍ配線パターンのソース配線８、ドレイン配線９、ゲート配線１０から、ダミー部１３〜１５及びコンタクト部１１，１２を介して支持基板１に逃がすことができる。またＰＶ膜２１を形成する際にも、２Ｍ配線パターンのソース配線１７、ドレイン配線１８、ゲート配線１９に侵入する電荷を、同様に支持基板１に逃がすことができる。
【００１９】
以上のように、各配線に入り込む電荷を支持基板１に逃がすことにより、ゲート絶縁膜５が受けるチャージングダメージを低減することができる。この結果、ゲート絶縁膜５の耐圧劣化やゲート絶縁膜５界面での界面準位の発生を抑制し、ＳＯＩ半導体装置の特性を向上し得る。
【００２０】
（２）第２実施形態
〔製造フロー〕
図８乃至図１４は、本発明の第２実施形態に係るＳＯＩ半導体装置の製造方法を説明するためのフローである。
【００２１】
図８は１Ｍ配線パターン３００まで形成されたＳＯＩ半導体装置の上面図、図９は図８のＩＸ−ＩＸで切った断面図である。図８及び図１４では、説明の便宜ため、一部の層を省略している。図８及び図９に示すように、支持基板１上にＳｉＯ２等の埋込酸化膜２を介して形成された半導体層に、拡散領域４（活性化領域）を絶縁膜からなる素子分離領域３で互いに分離して形成し、拡散領域４上にＳｉＯ２からなるゲート絶縁膜５及びｐ−Ｓｉ等の導電膜からなるゲート電極６を形成する。これらをＳｉＯ２からなる層間絶縁膜７で覆った後、層間絶縁膜７上にレジストパターンを形成し、層間絶縁膜７をエッチングして開口部１０８〜１１０を形成し、引き続き素子分離領域３及び埋込絶縁膜２をエッチングして開口部１３０を形成する。開口部１０８，１０９は、層間絶縁膜２を貫いて形成され、拡散領域４を露出する。開口部１１０は、層間絶縁膜２を貫いて形成され、ゲート電極６を露出する。開口部１３０は、層間絶縁膜２、素子分離領域３及び埋込酸化膜２を貫いて形成され、支持基板１を露出する。次に、開口部１０８，１０９からイオン注入、熱処理することにより、拡散領域４の開口部１０８，１０９で露出した部分にそれぞれ高濃度拡散領域としてのソース領域４ａ、ドレイン領域４ｂを形成する。
【００２２】
１Ｍ配線パターン３００は、ソース電極を含むソース配線８、ドレイン電極を含むドレイン配線９、ゲート配線１０と、ダミー部３１〜３３及びコンタクト部３０とを含んでいる。ダミー部３１〜３３は、開口部１３０に埋め込まれたコンタクト部３０をそれぞれソース配線８、ドレイン配線９及びゲート配線１０に電気的に接続している。ここで、１Ｍ配線パターン３００のエッチングでは、１Ｍのソース配線８、ドレイン配線９、ゲート配線１０がダミー部３１〜３３及びコンタクト部３０を介して支持基板１に電気的に短絡されているので、ソース配線８、ドレイン配線９、ゲート配線１０にプラズマ中から入り込む電荷がダミー部３１〜３３及びコンタクト部３０を介して支持基板１に逃される。また、ダミー部３１〜３３は、第１配線パターン３００形成から後述するＰＶ膜２１の形成までの間、ソース配線８、ドレイン配線９、ゲート配線１０を、コンタクト部３０を介して支持基板１に電気的に短絡するとともに、ＰＶ膜２１の形成後には切断される。即ち、ダミー部３１〜３３は、ソース配線８、ドレイン配線９及びゲート配線１０と支持基板１とを電気的に短絡又は絶縁するヒューズの役割を果たす。
【００２３】
次に、図１０に示すように、１Ｍ配線パターン３００を覆うようにＳｉＯ２等からなる層間絶縁膜１６を高密度プラズマＣＶＤにより堆積する。ここでも、１Ｍのソース配線８、ドレイン配線９、ゲート配線１０がダミー部３１〜３３及びコンタクト部３０を介して支持基板１に電気的に短絡されているので、ソース配線８、ドレイン配線９、ゲート配線１０にプラズマ中から入り込む電荷が、ダミー部３１〜３３及びコンタクト部３０を介して支持基板１に逃がされる。次に、層間絶縁膜１６上にレジストパターンを形成し、エッチングして開口部２１７〜２２０を形成した後、層間絶縁膜１６上にＡｌ、Ａｌ合金等からなる２Ｍ配線膜を形成する。２Ｍ配線膜上にレジストパターンを形成した後ＲＩＥによりエッチングし、２Ｍ配線パターン３５０を形成する。２Ｍ配線パターン３５０は、開口部２１７を介して１Ｍのソース配線８に電気的に接続されるソース配線１７、開口部２１８を介して１Ｍのドレイン配線９に電気的に接続されるドレイン配線１８、開口部２１９を介して１Ｍのゲート配線１０に電気的に接続されるゲート配線１９、開口部２２０を介して１Ｍのコンタクト部３０に電気的に接続されるコンタクト部２０を含んでいる。２Ｍ配線パターン３５０のエッチングでは、２Ｍのソース配線１７、ドレイン配線１８、ゲート配線１９が、１Ｍのソース配線８、ドレイン配線９、ゲート配線１０にそれぞれ電気的に短絡されているので、ソース配線１７、ドレイン配線１８、ゲート配線１９にプラズマ中から入り込む電荷は、それぞれ１Ｍ配線パターン３００のソース配線８、ドレイン配線９、ゲート配線１０からダミー部３１〜３３及びコンタクト部３０を介して支持基板１に逃がされる。
【００２４】
次に、２Ｍ配線パターン３５０を覆うようにＳｉＮｘからなるＰＶ膜（絶縁膜）２１を堆積し、図１１に示すように、ＰＶ膜２１上に１つの開口部を有するレジストパターン２５を形成する。次に、図１２に示すように、１つの開口部を介してＰＶ膜２１、層間絶縁膜１６をエッチングし、図８に示すようにダミー部３１〜３３を露出する開口部３４をＰＶ膜２１、層間絶縁膜１６に形成する。その後、図１３及び図１４に示すように、開口部３４に露出したダミー部３１〜３３をレーザリペアーにより切断する。
【００２５】
なお、ダミー部３１〜３３をレーザリペアーにより切断する代わりに、開口部３４の形成と、ダミー部３１〜３３の切断を一度のエッチングで行っても良い。即ち、図１２のようにＰＶ膜２１、層間絶縁膜１６での開口部３４をエッチングにより加工し、それに引き続き、エッチングガスを切り換えて、開口部３４を介して、図１３及び図１４のようにダミー部１３〜１５を切断しても良い。
【００２６】
〔作用効果〕
本実施形態に係るＳＯＩ半導体装置の製造方法でも、１Ｍ配線パターン３００のエッチング及び層間絶縁膜１６の堆積の際に、ソース配線８、ドレイン配線９、ゲート配線１０が支持基板１に電気的に短絡されるので、上記実施形態と同様に、ソース配線８、ドレイン配線９、ゲート配線１０にプラズマ中から入り込む電荷を、ダミー部３１〜３３及びコンタクト部３０を介して支持基板１に逃がすことができる。
【００２７】
また、２Ｍ配線パターン３５０のエッチング及びＰＶ膜２１の堆積の際に、２Ｍ配線パターン３５０が１Ｍ配線パターン３００を介して支持基板１に電気的に短絡されているので、２Ｍ配線パターンのソース配線１７、ドレイン配線１８、ゲート配線１９に侵入する電荷を、それぞれ１Ｍ配線パターン３００のソース配線８、ドレイン配線９、ゲート配線１０から、ダミー部３１〜３３及びコンタクト部３０を介して支持基板１に逃がすことができる。
【００２８】
以上のように、本実施形態によれば、上記実施形態と同様に、ゲート絶縁膜の耐圧劣化やゲート絶縁膜界面での界面準位の発生を抑制し、ＳＯＩ半導体装置の特性を向上し得る。
【００２９】
また、本実施形態では、ソース配線８、ドレイン配線９、ゲート配線１０を支持基板１に短絡するために、コンタクト部３０を１つ形成すれば良く、ダミー部３１〜３３が隣接して配置されるためこれらを露出する開口部３４を１つ形成すれば良いので、製造工程が簡易になる。
【００３０】
【発明の効果】
本発明によれば、ＳＯＩ半導体装置の製造方法において、各配線に入り込む電荷を支持基板に逃がすことにより、ゲート絶縁膜が受けるチャージングダメージを低減し得る。この結果、ゲート絶縁膜の耐圧劣化やゲート絶縁膜界面での界面順位の発生を抑制し、ＳＯＩ半導体装置の特性向上を図ることができる。
【図面の簡単な説明】
【図１】第１実施形態に係るＳＯＩ半導体装置の製造フロー（上面図その１）。
【図２】第１実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その１）。
【図３】第１実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その２）。
【図４】第１実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その３）。
【図５】第１実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その４）。
【図６】第１実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その５）。
【図７】第１実施形態に係るＳＯＩ半導体装置の製造フロー（上面図その２）。
【図８】第２実施形態に係るＳＯＩ半導体装置の製造フロー（上面図その１）。
【図９】第２実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その１）。
【図１０】第２実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その２）。
【図１１】第２実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その３）。
【図１２】第２実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その４）。
【図１３】第３実施形態に係るＳＯＩ半導体装置の製造フロー（断面図その５）。
【図１４】第３実施形態に係るＳＯＩ半導体装置の製造フロー（上面図その２）。
【符号の説明】
１  支持基板
２  埋込酸化膜
３  素子分離領域
４  拡散領域
４ａ  ソース領域
４ｂ  ドレイン領域
５  ゲート絶縁膜
６  ゲート電極
７，１６                層間絶縁膜
８，１７                ソース配線
９，１８                ドレイン配線
１０，１９              ゲート配線
１１，１２，２０，３０        コンタクト部
１３〜１５，３１〜３３  ダミー部
２１            ＰＶ膜
２２，２５            レジスト
２３，２４，３４            開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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