(57)【要約】【課題】 実際には電位変動する近接配線を零電位近似するため正確な遅延値を求めることが出来ないという遅延計算方法における課題を解決する。【解決手段】  半導体集積回路の遅延計算対象ネットの近接ネットを考慮した遅延計算方法であって、近接ネット駆動セルの静的状態の組み合せを選択する近接ネット内部抵抗選択工程Ｓ００３と、上記工程から選択された近接ネット駆動セルの内部抵抗等から求まる係数をカップリング容量に乗じ、これによって得た値を遅延計算対象ネットのカップリング容量として接地するカップリング容量接地工程Ｓ００４と、これらの工程により得られた回路から遅延値を導出する遅延値導出工程Ｓ００６を含む。【選択図】  図１
2005038233.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の遅延計算対象ネットの近接ネットを考慮した遅延計算方法であって、近接ネット駆動セルの静的状態の組み合せを選択する近接ネット内部抵抗選択工程と、
前記遅延計算対象ネットと前記近接ネットより得られる、遅延計算対象ネットトランジション、前記遅延計算対象ネットと前記近接ネットとのカップリング容量、前記近接ネットの配線抵抗、前記近接ネットの配線容量および前記工程から選択された前記近接ネット駆動セルの内部抵抗から求まる係数を、前記カップリング容量に乗じ、これによって得た値を前記遅延計算対象ネットのカップリング容量として接地するカップリング容量接地工程とを含み、
前記工程により得られた回路から遅延値を導出することを特徴とする遅延計算方法。
【請求項２】
半導体集積回路の遅延計算対象ネットの近接ネットを考慮した遅延計算方法であって、近接ネット駆動セルの静的状態の組み合せを選択する隣接ネット内部抵抗選択手段と、
前記遅延計算対象ネットと前記近接ネットより得られる、遅延計算対象ネットトランジション、前記遅延計算対象ネットと前記近接ネットとのカップリング容量、近接ネットの配線抵抗、近接ネットの配線容量および前記工程から選択された前記近接ネット駆動セルの内部抵抗から求まるカップリング容量に流れる電流を計算し、前記カップリング容量と前記近接ネットを電流源に置きかえるカップリング容量置き換え工程とを含み、
前記工程により得られた回路から遅延値を導出することを特徴とする遅延計算方法。
【請求項３】
半導体集積回路のタイミング解析対象パス中のネットに近接するネットによる遅延値の影響を考慮したタイミング解析方法であって、
タイミング検証パスの検証条件に、請求項１若しくは請求項２記載の遅延計算方法により求められる遅延値を用いて、タイミング検証を行うことを特徴とするタイミング解析方法。
【請求項４】
計算対象となる被駆動ネットに近接する近接ネットを考慮した計算対象ネットワークの近似方法であって、前記近接ネットの駆動セル内部抵抗の値、および前記近接ネットの駆動セルから、前記被駆動ネットと前記近接ネットの間のネット間容量までの抵抗値に応じて、前記ネット間容量を接地近似するか、または前記ネット間容量の前記近接ネットとの接続を保持するかを決定することを特徴とする計算対象ネットワークの近似方法。
【請求項５】
計算対象となる被駆動ネットに近接する近接ネットを考慮した計算対象ネットワークの近似方法であって、前記被駆動ネットと前記近接ネットとの間のネット間容量を、前記近接ネットの駆動セル内部抵抗の値、および、前記近接ネットの駆動セルから前記ネット間容量までの抵抗値に応じた等価抵抗を通じて対地近似することを特徴とする計算対象ネットワークの近似方法。
【請求項６】
計算対象となる被駆動ネットに近接する近接ネットを考慮した計算対象ネットワークの近似方法であって、前記被駆動ネットと前記近接ネットとのタイミングウィンドウを算出する工程と、前記タイミングウィンドウが重ならない場合に、前記近接ネットの容量、抵抗および駆動セル内部抵抗の値によって前記被駆動ネットと前記近接ネットの配線間容量を接地近似する工程とを含む計算対象ネットワークの近似方法。
【請求項７】
計算対象となる被駆動ネットに近接する近接ネットを考慮した計算対象ネットワークの近似方法であって、前記近接ネットと配線間容量を構成する部分までの前記被駆動ネットの抵抗値、および前記配線間容量の容量値に応じて、前記配線間容量を接地近似することを特徴とする計算対象ネットワークの近似方法。
【請求項８】
遅延計算対象となる被駆動ネットに対して電気的シールド配線を行い、このシールド配線を高抵抗素子で電源もしくはグラウンドに接続したことを特徴とする遅延制御方法。
【請求項９】
遅延計算対象となる被駆動ネットに対して電気的シールド配線を行い、このシールド配線を抵抗値制御可能な素子で電源もしくはグラウンドに接続し、前記シールド配線中の抵抗値制御を行うことにより、前記被駆動ネットの遅延値を制御することを特徴とする遅延制御方法。
【請求項１０】
遅延計算対象となる被駆動ネットに対して電気的シールド配線を行い、前記シールド配線を抵抗値制御可能な素子で電源もしくはグラウンドに接続し、ＬＳＩ製造後に動作検証を行いプロセスばらつきなどにより遅延のばらついた配線を抽出し、前記シールド配線中の抵抗値制御を行ってばらついた被駆動ネットの遅延値を制御することを特徴とする遅延制御方法。
【請求項１１】
遅延計算対象となる被駆動ネットに対して電気的シールド配線を行い、シールド配線を抵抗値制御可能な素子で電源もしくはグラウンドに接続し、ＬＳＩ中の任意の点の遅延時間変動を検出する装置により検出された遅延時間変動から前記被駆動ネットの配線遅延への影響を算出し、前記被駆動ネットの配線遅延変動を抑制するようにシールド配線中の抵抗値制御を行うことを特徴とする遅延制御方法。
【請求項１２】
被シールドネットの温度変化による遅延変動を算出し、前記被シールドネットの駆動セルの温度変化による前記遅延変動を抑制する被シールド配線とシールド配線間の容量および前記シールド配線を電源もしくはグラウンドと接続する素子の抵抗値を算出し、前記被シールド配線に対して前記算出済みの配線間容量を形成する電気的シールド配線を行い、前記シールド配線を前記算出済みの抵抗値の素子で電源もしくはグラウンドに接続することを特徴とする遅延制御方法。
【請求項１３】
遅延計算対象となる被駆動ネットの近接配線を駆動する素子を複数接続し、前記近接配線を駆動する際の素子と非駆動時の素子を切り替え制御し、前記近接配線の駆動セル内部抵抗を変化させることにより被駆動ネットの遅延値を制御することを特徴とする遅延制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の設計を支援するためのＣＡＤ装置等に用いられ、作成された半導体装置における遅延時間を全体に高速化または任意配線を高速化する遅延計算方法、タイミング解析方法、計算対象ネットワークの近似方法および遅延制御方法に関するものである。
【背景技術】
【０００２】
近年、半導体のプロセスは微細化し近接配線間容量が対基板容量やゲート容量に対して増大しているため、ＣＡＤ装置を用いて配線間容量を考慮した遅延計算を行なうのが主流となっている。更に近接配線の電位変動時間を静的解析手法により時間幅を持たせて解析し、近接配線間容量による遅延変動を計算する手法も一般的に行われている。
【０００３】
配線間容量は遅延変動やノイズといったクロストーク現象を引き起こすため、現状のＣＡＤ装置は配線間容量を介して与えられる近接ネットからの干渉を考慮した解析を行う機能を持っている。
【０００４】
静的タイミング解析における遅延計算で、近接ネットが遅延計算対象ネットと同時に遷移した場合、現状のＣＡＤ装置は近接ネットによる遅延計算対象ネットの遅延値に与える影響を考慮する機能を持つ。
【０００５】
また、静的タイミング解析における遅延計算で近接配線との遷移タイミングが合わずクロストークによる遅延変動を引き起こさない場合には、配線間容量は対地に接地している。図２７〜図２９にこの例を示す。図２７はインスタンスI001とインスタンスI002からなるネットN001とインスタンスI003とインスタンスI004からなるネットN002が配線間容量C1およびC2を持って近接している回路である。図２８はネットN001とネットN002の遷移タイミングであり、同時に遷移してないことを示す。図２９が配線間容量を接地している図である。
【０００６】
この配線間容量の接地は、非遷移ネットは常に電源電位若しくは零電位であるという仮定に基づいている。また、従来この接地を行う際には抵抗成分を考慮されていない。
【０００７】
ここで、ＣＡＤ装置による遅延計算においては、対象となる配線に接続する容量や抵抗がその遅延値に大きな影響を与える。したがって、レイアウト形状にしたがった配線ネットワークを抽出し、そのネットワークに基づいて遅延計算を行うことが常である。ただ、配線ネットワークを詳しく抽出すればする程、精度は高まるが、遅延計算時間が膨大となる。したがって、精度をある程度保持しつつ、配線ネットワークを簡単化し、現実的な計算時間で遅延を求める技術が求められている。
【０００８】
このため、従来ネットワークの簡単化において、遅延計算対象配線と近接する配線間の容量は、そのままの大きさ、もしくは倍率掛けされて対地に接続されるのが通常であった。
【特許文献１】特開2000-48053
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、プロセスの微細化に伴う配線間容量の増大および配線抵抗の増大、消費電力低減のための電源電圧低下により、図３０に示す様に信号遷移は近接ネットの電位を変動させ近接ネットの電源若しくは零電位近似は成り立たなくなりつつある。
【００１０】
遅延計算対象ネットが立ち上がる場合は、近接ネットの電位は電源電位若しくは零電位より上昇し、遅延計算対象ネットが立ち下がる場合は近接ネットの電位は電源電位若しくは零電位より下降する。この近接配線の電位変動により見かけの配線間容量は小さくなり、実際の遅延値は接地近似による遅延値よりも小さくなる。
【００１１】
本発明は上記従来の問題点を解決するもので、遅延値をより正確に求める事を目的とする。
【００１２】
また、ネットワークの簡単化において、従来行なわれているように遅延計算対象配線と近接する配線間の容量を、そのままの大きさ、もしくは、倍率掛けして対地に接続した場合、ネットワークは容易に簡単化できるが、すべての配線を一律対地に接続してしまうため、たとえば、平均的な容量をあわせることが出来ても、条件によっては本来の遅延値とは異なった値になってしまう。従って、コーナケースのタイミング検証を行なおうとした場合、対応できないか、もしくは、一律の大きなマージンを取らねばならない、という課題があった。
【００１３】
また、配線間容量を一律対地に接続する近似を行った場合、クロストークを考慮した遅延計算を行うことができない、という課題があった。
【００１４】
本発明は、上記課題に鑑みてなされたものであり、その目的は、遅延計算精度を大きく落とすことなく、遅延計算時間の短縮を実現することができる遅延計算方法およびタイミング解析方法を提供することにある。
【課題を解決するための手段】
【００１５】
請求項１記載の遅延計算方法は、半導体集積回路の遅延計算対象ネットの近接ネットを考慮した遅延計算方法であって、近接ネット駆動セルの静的状態の組み合せを選択する近接ネット内部抵抗選択工程と、
遅延計算対象ネットと近接ネットより得られる、遅延計算対象ネットトランジション、遅延計算対象ネットと近接ネットとのカップリング容量、近接ネットの配線抵抗、近接ネットの配線容量および工程から選択された近接ネット駆動セルの内部抵抗から求まる係数を、カップリング容量に乗じ、これによって得た値を遅延計算対象ネットのカップリング容量として接地するカップリング容量接地工程とを含み、
工程により得られた回路から遅延値を導出することを特徴とするものである。
【００１６】
請求項１記載の遅延計算方法によれば、静止時の隣接配線による遅延値の違いを検証でき、より正確なタイミング解析が可能になる。また、より実際の振る舞いを反映した形で計算対象ネットワークを簡単化することが出来る。したがって、遅延値をより正確に求めることができ、遅延計算時間の短縮を実現することができる。
【００１７】
請求項２記載の遅延計算方法は、半導体集積回路の遅延計算対象ネットの近接ネットを考慮した遅延計算方法であって、近接ネット駆動セルの静的状態の組み合せを選択する隣接ネット内部抵抗選択手段と、
遅延計算対象ネットと近接ネットより得られる、遅延計算対象ネットトランジション、遅延計算対象ネットと近接ネットとのカップリング容量、近接ネットの配線抵抗、近接ネットの配線容量および工程から選択された近接ネット駆動セルの内部抵抗から求まるカップリング容量に流れる電流を計算し、カップリング容量と近接ネットを電流源に置きかえるカップリング容量置き換え工程とを含み、
工程により得られた回路から遅延値を導出することを特徴とするものである。
【００１８】
請求項２記載の遅延計算方法によれば、請求項１と同様な効果がある。
【００１９】
請求項３記載のタイミング解析方法は、半導体集積回路のタイミング解析対象パス中のネットに近接するネットによる遅延値の影響を考慮したタイミング解析方法であって、
タイミング検証パスの検証条件に、請求項１若しくは請求項２記載の遅延計算方法により求められる遅延値を用いて、タイミング検証を行うことを特徴とするものである。
【００２０】
請求項３記載のタイミング解析方法によれば、請求項１または請求項２の遅延計算方法により求められる遅延値を用い、タイミング検証パスの検証条件に対して正しい値を選択してタイミング検証を行うことことができ、請求項１と同様な効果がある。
【００２１】
請求項４記載の計算対象ネットワークの近似方法は、計算対象となる被駆動ネットに近接する近接ネットを考慮した計算対象ネットワークの近似方法であって、近接ネットの駆動セル内部抵抗の値、および近接ネットの駆動セルから、被駆動ネットと近接ネットの間のネット間容量までの抵抗値に応じて、ネット間容量を接地近似するか、またはネット間容量の近接ネットとの接続を保持するかを決定することを特徴とするものである。
【００２２】
請求項４記載の計算対象ネットワークの近似方法によれば、計算対象ネットワークを簡単化することができる。
請求項５記載の計算対象ネットワークの近似方法は、計算対象となる被駆動ネットに近接する近接ネットを考慮した計算対象ネットワークの近似方法であって、被駆動ネットと近接ネットとの間のネット間容量を、近接ネットの駆動セル内部抵抗の値、および、近接ネットの駆動セルからネット間容量までの抵抗値に応じた等価抵抗を通じて、対地近似されたことを特徴とするものである。
【００２３】
請求項５記載の計算対象ネットワークの近似方法によれば、請求項４と同様な効果のほか、近接配線の振る舞いの影響に応じた近似を行うことが可能となる。
【００２４】
請求項６記載の計算対象ネットワークの近似方法は、計算対象となる被駆動ネットに近接する近接ネットを考慮した計算対象ネットワークの近似方法であって、被駆動ネットと近接ネットとのタイミングウィンドウを算出する工程と、タイミングウィンドウが重ならない場合に、近接ネットの容量、抵抗および駆動セル内部抵抗の値によって被駆動ネットと近接ネットの配線間容量を接地近似する工程とを含むものである。
【００２５】
請求項６記載の計算対象ネットワークの近似方法によれば、タイミングウィンドウを考慮しているので、クロストーク解析に影響を与えることなく、計算対象ネットワーク量を削減することができる。
【００２６】
請求項７記載の計算対象ネットワークの近似方法は、計算対象となる被駆動ネットに近接する近接ネットを考慮した計算対象ネットワークの近似方法であって、近接ネットと配線間容量を構成する部分までの被駆動ネットの抵抗値、および配線間容量の容量値に応じて、配線間容量を接地近似することを特徴とするものである。
【００２７】
請求項７記載の計算対象ネットワークの近似方法によれば、配線間容量の実質的な影響を考慮した上、近似を行なっているので、大きな遅延誤差を伴うことなく、計算対象ネットワークの削減を行なうことが出来る。
【００２８】
請求項８記載の遅延制御方法は、遅延計算対象となる被駆動ネットに対して電気的シールド配線を行い、このシールド配線を高抵抗素子で電源もしくはグラウンドに接続したことを特徴とするものである。
【００２９】
請求項８記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延を高速化させる被駆動ネットがある場合に、近接配線トラックにシールド配線を敷設し、そのシールド配線をＰＳ抵抗／ＯＤ抵抗などの高抵抗素子を用いて電源もしくはグラウンド電位に接続することにより被駆動ネットの配線遅延を高速化する手法である。シールド配線と電源もしくはグラウンドとの間を高抵抗素子で接続することにより、被駆動ネットとシールド配線間の電位差が減少し有効配線間容量も小さくなり、被駆動ネットの配線遅延時間は小さくなる。本方法により、被駆動ネットとシールド配線間の有効配線間容量を減少でき、被駆動ネットの配線遅延時間を削減できる。
【００３０】
請求項９記載の遅延制御方法は、遅延計算対象となる被駆動ネットに対して電気的シールド配線を行い、このシールド配線を抵抗値制御可能な素子で電源もしくはグラウンドに接続し、前記シールド配線中の抵抗値制御を行うことにより、前記被駆動ネットの遅延値を制御することを特徴とするものである。
【００３１】
請求項９記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被駆動ネットがある場合に、近接配線トラックにシールド配線を敷設し、そのシールド配線を並列接続されたトランジスタなどの可変抵抗素子を用いて電源もしくはグラウンド電位に接続することにより被駆動ネットの配線遅延を制御する手法である。このように、シールド配線と電源もしくはグラウンドとの間を可変抵抗素子を用いて接続することにより、遅延値の制御を行いたい配線の遅延時間制御が可能となる。本手法により、被駆動ネットとシールド配線間の有効配線間容量を制御でき、被駆動ネットの配線遅延時間を制御できる。
【００３２】
請求項１０記載の遅延制御方法は、遅延計算対象となる被駆動ネットに対して電気的シールド配線を行い、シールド配線を抵抗値制御可能な素子で電源もしくはグラウンドに接続し、ＬＳＩ製造後に動作検証を行いプロセスばらつきなどにより遅延のばらついた配線を抽出し、シールド配線中の抵抗値制御を行ってばらついた被駆動ネットの遅延値を制御することを特徴とするものである。
【００３３】
請求項１０記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被駆動ネットがある場合に、近接配線トラックにシールド配線を敷設し、そのシールド配線を並列接続されたトランジスタなどの可変抵抗素子を用いて電源もしくはグラウンド電位に接続することにより被駆動ネットの配線遅延を制御しＬＳＩの動作保証範囲を広げる手法である。シールド配線と電源もしくはグラウンドとの間を可変抵抗素子を用いて接続することにより、遅延値の制御を行いたい配線の遅延時間制御を行い歩留まりの向上が可能となる。
【００３４】
本手法により、ＬＳＩ製造後に発覚したプロセスばらつきなどによる遅延ばらつきを抽出し、被駆動ネットとシールド配線間の有効配線間容量を制御することによって、被駆動ネットの配線遅延時間を制御できプロセスばらつきによる歩留まり低下を改善することができる。
【００３５】
請求項１１記載の遅延制御方法は、遅延計算対象となる被駆動ネットに対して電気的シールド配線を行い、シールド配線を抵抗値制御可能な素子で電源もしくはグラウンドに接続し、ＬＳＩ中の任意の点の遅延時間変動を検出する装置により検出された遅延時間変動から被駆動ネットの配線遅延への影響を算出し、被駆動ネットの配線遅延変動を抑制するようにシールド配線中の抵抗値制御を行うことを特徴とするものである。
【００３６】
請求項１１記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被駆動ネットがある場合に、近接配線トラックにシールド配線を敷設し、そのシールド配線を並列接続されたトランジスタなどの可変抵抗素子を用いて電源もしくはグラウンド電位に接続し、さらにＬＳＩ中の遅延変動を検出する回路とその遅延変動を削減するための可変抵抗制御回路を用いて配線の遅延時間制御をＬＳＩ動作中に行い回路の安定化を図る遅延値制御方法である。遅延変動検出回路と可変抵抗制御回路を用いて、被駆動ネットとシールド配線間の有効配線間容量を制御することによって被駆動ネットの配線遅延時間の制御を行いＬＳＩ回路の安定化を図ることができる。
【００３７】
本手法により、ばらついた被駆動ネットの遅延値をLSI動作時に動的に制御して動作保証範囲を広げることができる。例えば、ＬＳＩ動作中に生じるチップ内温度ばらつきやチップ内電位ばらつきに起因する遅延変動を検出し、被駆動ネットとシールド配線間の有効配線間容量を制御することによって、被駆動ネットの配線遅延時間変動をＬＳＩ動作中に動的に補正し回路の動作安定化を図ることができる。
【００３８】
請求項１２記載の遅延制御方法は、被シールドネットの温度変化による遅延変動を算出し、被シールドネットの駆動セルの温度変化による遅延変動を抑制する被シールド配線とシールド配線間の容量およびシールド配線を電源もしくはグラウンドと接続する素子の抵抗値を算出し、被シールド配線に対して算出済みの配線間容量を形成する電気的シールド配線を行い、シールド配線を算出済みの抵抗値の素子で電源もしくはグラウンドに接続することを特徴とするものである。
【００３９】
請求項１２記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被シールドネット例えば被駆動ネットがある場合に、温度変化による被駆動ネットの駆動セル及び配線遅延の変動を算出し、遅延変動を削減するために必要なシールド配線間容量とシールド配線を電源／グラウンドに接続する温度係数の高い素子抵抗を算出し、算出された配線間容量値になるようにシールド配線を敷設し、算出された素子抵抗値となる抵抗素子で電源／グラウンドに接続して温度変化による遅延変動を抑制する遅延値安低化方法である。算出された配線間容量と素子抵抗値となるようにシールド配線を敷設することによって配線遅延の温度変化を抑制することがきる
本手法の遅延値安定化方法により、ＬＳＩ動作中に生じるチップ内温度ばらつきに起因する遅延変動に追従し、被駆動ネットとシールド配線間の有効配線間容量が変化することによって、チップ内部温度分布による被シールド配線の温度依存性を抑制し、被駆動ネットの配線遅延時間変動をＬＳＩ動作中に自動的に補正し回路の動作安定化を図ることができる。
【００４０】
請求項１３記載の遅延制御方法は、遅延計算対象となる被駆動ネットの近接配線を駆動する素子を複数接続し、近接配線を駆動する際の素子と非駆動時の素子を切り替え制御し、近接配線の駆動セル内部抵抗を変化させることにより被駆動ネットの遅延値を制御することを特徴とする
請求項１３記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被駆動ネットがある場合に、近接配線を駆動するトランジスタを複数または複数組のトランジスタに変更し、近接配線が状態遷移する場合に必要となる駆動力を持ったトランジスタと定常状態時に電位を固定するために使用するトランジスタを切り替え制御し、近接配線と電源／グラウンドに接続する抵抗値を変化させ、被駆動ネットの遅延値を制御する遅延値制御方法である。複数組のトランジスタにより駆動される信号配線の駆動トランジスタを切り替えることにより、信号配線と電源／グラウンド間の抵抗値を変化させて、被駆動ネットと近接配線間の有効配線間容量を制御し、被駆動ネットの遅延時間を制御することができる。
【００４１】
本手法により、被駆動ネットの近接配線トラックに余裕が無いＬＳＩでもシールド配線を敷設することなく、近接配線の駆動トランジスタを複数接続に変更し、それらのトランジスタを切り替えることによって近接配線の遅延時間への影響を抑えて被駆動ネットの遅延時間を制御することができる。
【発明の効果】
【００４２】
請求項１記載の遅延計算方法によれば、静止時の隣接配線による遅延値の違いを検証でき、より正確なタイミング解析が可能になる。また、より実際の振る舞いを反映した形で計算対象ネットワークを簡単化することが出来る。したがって、遅延値をより正確に求めることができ、遅延計算時間の短縮を実現することができる。
【００４３】
請求項２記載の遅延計算方法によれば、請求項１と同様な効果がある。
【００４４】
請求項３記載のタイミング解析方法によれば、請求項１または請求項２の遅延計算方法により求められる遅延値を用い、タイミング検証パスの検証条件に対して正確な値を選択してタイミング検証を行うことことができ、請求項１と同様な効果がある。
【００４５】
請求項４記載の計算対象ネットワークの近似方法によれば、計算対象ネットワークを簡単化することができる。
【００４６】
請求項５記載の計算対象ネットワークの近似方法によれば、請求項４と同様な効果のほか、近接配線の振る舞いの影響に応じた近似を行うことが可能となる。
請求項６記載の計算対象ネットワークの近似方法によれば、タイミングウィンドウを考慮しているので、クロストーク解析に影響を与えることなく、計算対象ネットワーク量を削減することができる。
【００４７】
請求項７記載の計算対象ネットワークの近似方法によれば、配線間容量の実質的な影響を考慮した上、近似を行なっているので、大きな遅延誤差を伴うことなく、計算対象ネットワークの削減を行なうことが出来る。
【００４８】
請求項８記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延を高速化させる被駆動ネットがある場合に、近接配線トラックにシールド配線を敷設し、そのシールド配線をＰＳ抵抗／ＯＤ抵抗などの高抵抗素子を用いて電源もしくはグラウンド電位に接続することにより被駆動ネットの配線遅延を高速化する手法である。シールド配線と電源もしくはグラウンドとの間を高抵抗素子で接続することにより、被駆動ネットとシールド配線間の電位差が減少し有効配線間容量も小さくなり、被駆動ネットの配線遅延時間は小さくなる。本方法により、被駆動ネットとシールド配線間の有効配線間容量を減少でき、被駆動ネットの配線遅延時間を削減できる。
【００４９】
請求項９記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被駆動ネットがある場合に、近接配線トラックにシールド配線を敷設し、そのシールド配線を並列接続されたトランジスタなどの可変抵抗素子を用いて電源もしくはグラウンド電位に接続することにより被駆動ネットの配線遅延を制御する手法である。このように、シールド配線と電源もしくはグラウンドとの間を可変抵抗素子を用いて接続することにより、遅延値の制御を行いたい配線の遅延時間制御が可能となる。本手法により、被駆動ネットとシールド配線間の有効配線間容量を制御でき、被駆動ネットの配線遅延時間を制御できる。
【００５０】
請求項１０記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被駆動ネットがある場合に、近接配線トラックにシールド配線を敷設し、そのシールド配線を並列接続されたトランジスタなどの可変抵抗素子を用いて電源もしくはグラウンド電位に接続することにより被駆動ネットの配線遅延を制御しＬＳＩの動作保証範囲を広げる手法である。シールド配線と電源もしくはグラウンドとの間を可変抵抗素子を用いて接続することにより、遅延値の制御を行いたい配線の遅延時間制御を行い歩留まりの向上が可能となる。
【００５１】
本手法により、ＬＳＩ製造後に発覚したプロセスばらつきなどによる遅延ばらつきを抽出し、被駆動ネットとシールド配線間の有効配線間容量を制御することによって、被駆動ネットの配線遅延時間を制御できプロセスばらつきによる歩留まり低下を改善することができる。
【００５２】
請求項１１記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被駆動ネットがある場合に、近接配線トラックにシールド配線を敷設し、そのシールド配線を並列接続されたトランジスタなどの可変抵抗素子を用いて電源もしくはグラウンド電位に接続し、さらにＬＳＩ中の遅延変動を検出する回路とその遅延変動を削減するための可変抵抗制御回路を用いて配線の遅延時間制御をＬＳＩ動作中に行い回路の安定化を図る遅延値制御方法である。遅延変動検出回路と可変抵抗制御回路を用いて、被駆動ネットとシールド配線間の有効配線間容量を制御することによって被駆動ネットの配線遅延時間の制御を行いＬＳＩ回路の安定化を図ることができる。
【００５３】
本手法により、ばらついた被駆動ネットの遅延値をLSI動作時に動的に制御して動作保証範囲を広げることができる。例えば、ＬＳＩ動作中に生じるチップ内温度ばらつきやチップ内電位ばらつきに起因する遅延変動を検出し、被駆動ネットとシールド配線間の有効配線間容量を制御することによって、被駆動ネットの配線遅延時間変動をＬＳＩ動作中に動的に補正し回路の動作安定化を図ることができる。
【００５４】
請求項１２記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被シールドネット例えば被駆動ネットがある場合に、温度変化による被駆動ネットの駆動セル及び配線遅延の変動を算出し、遅延変動を削減するために必要なシールド配線間容量とシールド配線を電源／グラウンドに接続する温度係数の高い素子抵抗を算出し、算出された配線間容量値になるようにシールド配線を敷設し、算出された素子抵抗値となる抵抗素子で電源／グラウンドに接続して温度変化による遅延変動を抑制する遅延値安低化方法である。算出された配線間容量と素子抵抗値となるようにシールド配線を敷設することによって配線遅延の温度変化を抑制することがきる
本手法の遅延値安定化方法により、ＬＳＩ動作中に生じるチップ内温度ばらつきに起因する遅延変動に追従し、被駆動ネットとシールド配線間の有効配線間容量が変化することによって、チップ内部温度分布による被シールド配線の温度依存性を抑制し、被駆動ネットの配線遅延時間変動をＬＳＩ動作中に自動的に補正し回路の動作安定化を図ることができる。
【００５５】
請求項１３記載の遅延制御方法によれば、例えば半導体集積回路における配線遅延時間の制御が必要となる被駆動ネットがある場合に、近接配線を駆動するトランジスタを複数または複数組のトランジスタに変更し、近接配線が状態遷移する場合に必要となる駆動力を持ったトランジスタと定常状態時に電位を固定するために使用するトランジスタを切り替え制御し、近接配線と電源／グラウンドに接続する抵抗値を変化させ、被駆動ネットの遅延値を制御する遅延値制御方法である。複数組のトランジスタにより駆動される信号配線の駆動トランジスタを切り替えることにより、信号配線と電源／グラウンド間の抵抗値を変化させて、被駆動ネットと近接配線間の有効配線間容量を制御し、被駆動ネットの遅延時間を制御することができる。
【００５６】
本手法により、被駆動ネットの近接配線トラックに余裕が無いＬＳＩでもシールド配線を敷設することなく、近接配線の駆動トランジスタを複数接続に変更し、それらのトランジスタを切り替えることによって近接配線の遅延時間への影響を抑えて被駆動ネットの遅延時間を制御することができる。
【発明を実施するための最良の形態】
【００５７】
以下、図面を参照してこの発明の実施の形態について説明する。
（第１の実施の形態）
まず、この発明の第1の実施形態である半導体集積回路設計の遅延計算方法について図１から図６により説明する。この第1の実施形態は、遅延計算時における遅延計算対象ネットに近接する近接ネットによる遅延計算対象ネットに対する遅延値への影響を考慮する遅延計算方法である。
【００５８】
図１は、第1の実施の形態である遅延計算方法の手順を示すフロー図である。図２はインスタンスI010およびインスタンスI011からなるネットN010と、インスタンスI012およびインスタンスI013からなるネットN011と、インスタンスI014およびインスタンスI015からなるネットN012からなる回路図である。ネットN010は配線間容量CC1でネットN011と、配線間容量CC2でネットN012と結合されている。また、ネットN010には配線抵抗R1およびR2、対地容量CG1およびCG2、ネットN011には線抵抗R3、対地容量CG3、ネットN012には配線抵抗R4、対地容量CG4が寄生している。
【００５９】
この回路を例にとり、第1の実施形態を説明する。
【００６０】
まず、遅延計算対象RLCネットワーク抽出手段S001により、遅延計算対象であるネットN010の寄生素子である配線抵抗R1およびR2、対地容量CG1およびCG2、および配線間容量CC1およびCC2を抽出する。次いで、近接ネットRLCネットワーク抽出手段S002により近接ネットであるネットN011の線抵抗R3、対地容量CG3、およびネットN012の配線抵抗R4、対地容量CG4を抽出する。近接ネット駆動セル内部抵抗選択手段S003により、遅延ライブラリ記載の近接ネット駆動セルであるインスタンスI012およびI014の内部抵抗を選択する。なお、ここでいう内部抵抗とは近接ネット駆動セルそれぞれの電源電圧側若しくは零電位側駆動トランジスタON抵抗とセル内の配線抵抗の和を意味する。
【００６１】
カップリング容量接地手段S004により、近接ネットの電位変動による見掛けの配線間容量の変動を考慮する係数M を近接ネット駆動セル内部抵抗選択手段S003により求めた内部抵抗に対して全ての配線間容量について求める。以下に、電位変動による見掛けの配線間容量の変動を考慮する係数の導出方法について述べる。図３に示す配線間容量を接地した回路を用いて遅延計算対象であるネットN010のノードNODE1およびノードNODE2のスルーSLEW1およびスルーSLEW2を求める。スルーSLEW1およびスルーSLEW2を電圧源SLEW1'および電圧源SLEW2'に置き換えた図４に示す回路により全ての近接ネットに発生する電位上昇Vnoiseを求める。図５は近接ネットN011およびネットN012での電位上昇Vnoiseを示す。電位上昇Vnoiseより
M = (Vdd − Vnoise)/Vdd  × α
で求まる電位変動による見掛けの配線間容量の変動を考慮する係数Mを計算する。ここでVddは電源電圧、αは電位波形変動形状により決まる係数である。図６はこのカップリング容量接地手段S004により得られる回路である。この回路をネットワーク縮退手段S005により縮退し、遅延値導出手段S006により遅延ライブラリを用いて遅延値、ネット終端のスルーを計算する。全てのネットに対してこの手順を繰り返し、最後に遅延情報を出力する。
（第２の実施の形態）
この発明の第２の実施形態である半導体集積回路設計の遅延計算方法について図２〜図４、図７〜図９により説明する。この第２の実施形態は、遅延計算時における遅延計算対象ネットに近接するネットによる遅延計算対象ネットに対する遅延値への影響を考慮する遅延計算方法である。
【００６２】
図７は、第２の実施の形態である遅延計算方法の手順を示すフロー図である。図２はインスタンスI010およびインスタンスI011からなるネットN010と、インスタンスI012およびインスタンスI013からなるネットN011と、インスタンスI014およびインスタンスI015からなるネットN012からなる回路図である。ネットN010は配線間容量CC1でネットN011と、配線間容量CC2でネットN012と結合されている。また、ネットN010には配線抵抗R1およびR2、対地容量CG1およびCG2、ネットN011には線抵抗R3、対地容量CG3、ネットN012には配線抵抗R4、対地容量CG4が寄生している。
【００６３】
この回路を例にとり、第2の実施形態を説明する。
【００６４】
まず、遅延計算対象RLCネットワーク抽出手段S001により、遅延計算対象であるネットN010の寄生素子である配線抵抗R1およびR2、対地容量CG1およびCG2、および配線間容量CC1およびCC2を抽出する。次いで、近接ネットRLCネットワーク抽出手段S002により近接ネットであるネットN011の線抵抗R3、対地容量CG3、およびネットN012の配線抵抗R4、対地容量CG4を抽出する。近接ネット駆動セル内部抵抗選択手段S003により、遅延ライブラリ記載の近接ネット駆動セルであるインスタンスI012およびI014の内部抵抗を選択する。なお、ここでいう内部抵抗とは近接ネット駆動セルそれぞれの電源電圧側若しくは零電位側駆動トランジスタON抵抗とセル内の配線抵抗の和を意味する。
【００６５】
カップリング容量置き換え手段S010により遅延計算対象ネットN010から見て配線間容量以降の回路を配線間容量と近接ネットの負荷を模擬する電流源に置き換える。以下に、置き換え手法について述べる。図３に示す配線間容量を接地した回路を用いて遅延計算対象であるネットN010のノードNODE1およびノードNODE2のスルーSLEW1およびスルーSLEW2を求める。スルーSLEW1およびスルーSLEW2を電圧源SLEW1'および電圧源SLEW2'に置き換えた図４に示す回路より、全ての近接ネットに流出若しくは近接ネットより流入する電流CURRを求める。図８は電圧源SLEW1'および電圧源SLEW2'より流出する電流である。電流CURRより
I = CURR × β
で求まる電流源Iを計算する。ここでβは電流波形形状により決まる係数である。図９はこのカップリング容量置き換え手段S010により得られる回路である。この回路をネットワーク縮退手段S005により縮退し、遅延値導出手段S006により遅延ライブラリを用いて遅延値、ネット終端のスルーを計算する。全てのネットに対してこの手順を繰り返し、最後に遅延情報を出力する。
（第３の実施の形態）
この発明の第3の実施形態である半導体集積回路設計のタイミング解析方法、特に静的タイミング解析方法について説明する。
【００６６】
この第3の実施形態は、タイミング解析対象パス中のネットに近接する近接ネットによるタイミング解析対象パス中のネットに対する遅延値への影響を考慮し、セットアップおよびホールドタイミング制約に対しタイミング的により厳しい解析を行うタイミング解析方法である。
【００６７】
図1０は、第３の実施の形態であるタイミング解析方法の手順を示すフロー図である。図１１はクロックソースCKからフリップフロップFF1までのネットN020と、クロックソースCKからフリップフロップFF2までのネットN023と、フリップフロップFF1からフリップフロップFF2までのパスである組み合せ回路COMB1とネットN021と、ネットN020に近接するネットN024と、ネットN021に近接するネットN025と、ネットN023に近接するネットN026を持つ同期式順序回路である。
【００６８】
この回路を例にとり、第３の実施形態を説明する。
【００６９】
第１の実施形態若しくは第２の実施形態で説明したように、遅延計算対象RLCネットワーク抽出手段S001と近接ネットRLCネットワーク抽出手段S002と近接ネット駆動セル内部抵抗選択手段S003とカップリング容量接地手段S004若しくはカップリング容量置き換え手段S010とネットワーク縮退手段S005と遅延値導出手段S006により、図１１のネットN020とネットN023と組み合せ回路COMB1とネットN021の隣接配線負荷の影響による最大および最小遅延値を求める。タイミング解析手段Ｓ００８は遅延情報Ｓ００７を用いてタイミング解析を行い、解析結果をタイミングレポートＳ００９に記録する。
【００７０】
図１２はそれぞれのネット若しくは組み合せ回路の最大及び最小遅延値を示し、括弧内左側の数値が最小遅延であり、括弧内右側の数値が最大遅延である。ネットN020はネットN024と、ネットN021はネットN025と、ネットN023はネットN026との間の配線間容量を持つため、最大および最小の遅延値を持つ。また、ネットN020のネット終端のスルーが最大および最小の2値を持つため、フリップフロップFF1の遅延値もそれらに対応する最大および最小の2値を持つ。フリップフロップFF2のセットアップタイムは、ネットN021終端のスルーの最大値とネットN023終端のスルーの最小値を用いて求められるため1値である。また、フリップフロップFF2のホールドタイムは、ネットN021終端のスルーの最小値とネットN023終端のスルーの最大値を用いて求められるため1値である。時間単位はns (ナノ秒) とする。
【００７１】
フリップフロップFF1のクロックピンCKをスタートポイントとしフリップフロップFF2のデータピンＤをエンドポイントとするパスのセットアップ検証を行う場合について以下に述べる。
【００７２】
セットアップ検証は、クロック周期とネットＮ023の最小遅延値とフリップフロップFF2のセットアップ時間との和と、ネットＮ020の最大遅延値とフリップフロップFF1のクロックピンCKからデータピンＤまでの最大遅延値と組み合せ回路COMB1の最大遅延値とネットＮ021の最大遅延値との和の、差分がゼロより大きい事を検証する。クロック周期を10nsとすると、例では、
(10.0+1.5+1.0) − (1.1+1.1+8.0+2.4) = -0.1
となりセットアップエラーとなる（セットアップ解析の時、データ送信側クロックは遅い方、データ受信側クロックは、早い方を選択する）。
【００７３】
フリップフロップFF1のクロックピンCKをスタートポイントとしフリップフロップFF2のデータピンＤをエンドポイントとするパスのホールド検証を行う場合について以下に述べる。
【００７４】
ホールド検証は、ネットＮ020の最小遅延値とフリップフロップFF1のクロックピンCKからデータピンＤまでの最小遅延値と組み合せ回路COMB1の最小遅延値とネットＮ021の最小遅延値との和と、ネットＮ023の最大遅延値とフリップフロップFF2のセットアップ時間との和の、差分がゼロより大きい事を検証する。例では、
(1.0+1.0+8.0+2.0) − (1.2+1.0) = 9.8
となりホールドエラーとはならない（ホールド解析の時、データ送信側クロックは早い方、データ受信側クロックは、遅い方を選択する）。
（第４の実施の形態）
請求項４に係る発明の第４の実施の形態について図１３および図１４により説明する。
【００７５】
図１３は、本発明の請求項４記載の実施の形態で簡単化される計算対象ネットワークである。Ｂ４００１は被駆動配線、Ｂ４００２は駆動セル、Ｂ４００３は近接配線、Ｂ４００４は近接配線を駆動するセル、Ｂ４００５は被駆動配線と近接配線間の配線間容量、Ｂ４００６は近接配線を駆動するセルから、配線間容量までの抵抗(Rw)である。
【００７６】
図１４は、一般的な駆動セルの等価回路例である。Ｂ４１０１は電源線、Ｂ４１０２は駆動セルが電源電位（Ｈｉ）を出力する時の駆動等価抵抗(Rsp)、Ｂ４１０３は、駆動セルがグランド電位（Ｌｏ）を出力する場合の駆動等価抵抗(Rsn)、Ｂ４１０４はＨｉを出力する場合の駆動等価抵抗を出力につなげるスイッチ、Ｂ４１０５はＬｏを出力する場合の等価抵抗を出力につなげるスイッチ、Ｂ４１０６は出力である。この駆動セルが電源電位（Ｈｉ）を出力する時の駆動等価抵抗(Rsp)と駆動セルがグランド電位（Ｌｏ）を出力する場合の駆動等価抵抗(Rsn)は、一般的にトランジスタのＯＮ抵抗として得ることが出来る。
【００７７】
先に述べたように、Ｂ４００５の配線間容量は、近接配線Ｂ４００３からグランド、もしくは、電源までの抵抗値Ｒaに影響を受ける。すなわち、この抵抗値Ｒａが小さな場合は対地に直接接続した場合との振る舞いの差は小さいが、抵抗値Ｒａが大きな場合は異なった振る舞いをする。ここで、抵抗値Raは、Ｂ４００３の近接配線を駆動するセルＢ４００４から配線間容量Ｂ４００５までの抵抗（Rw）Ｂ４００６と、駆動セル内の等価抵抗RspとRsnの大きい方との和として表現することができる。
【００７８】
そこで、この抵抗値Ｒａの値が設定された閾値、例えば１００ohm より小さな値の場合は、配線間容量Ｂ４００５を対地接続に近似し、閾値より大きな場合は、近接配線Ｂ４００３の構造を残す。これにより、被駆動配線の振る舞いに大きな影響を及ぼす構造を残しつつ、計算対象ネットワークを簡単化することが出来る。
例では、閾値を１００ohmとしたが、これ以外でもよい。また、簡単化を行なうパラメータとして、さらに、配線間容量の大きさを加えてもよい。たとえば、配線間容量がある値より小さい場合は、一律、対地接続への簡単化をおこなう、という構成としてもよい。
また、簡単化を行なうパラメータとして、駆動セルの能力を加えてもよい。たとえば、配線間容量と駆動能力により、配線間容量が遅延に寄与する程度を知ることが出来る。したがって、この遅延値が一定値より小さい場合には、配線間容量の簡単化による影響は小さいと考え、一律に簡単化を行なうという構成にしてもよい。
（第５の実施の形態）
この発明の第５の実施の形態を図１３および図１５により説明する。図１３と図１５を用いて説明を行なう。
【００７９】
図１５は、近似後の計算対象ネットワークを示す図である。Ｂ４２０１は被駆動配線、Ｂ４２０２は駆動セル、Ｂ４２０３は、被駆動配線Ｂ４２０１と近接配線間の配線間容量に応じた配線間容量、Ｂ４２０４は近似容量とグランドをつなぐ等価抵抗、Ｂ４２０５はグランドである。
【００８０】
図１３において、被駆動配線Ｂ４００１の振る舞いは、配線間容量Ｂ４００５の影響を受け、配線間容量Ｂ４００５は、近接配線Ｂ４００３の振る舞いに影響を受ける。Ｂ４００５の配線間容量は、近接配線Ｂ４００３からグランド、もしくは、電源までの抵抗値Ｒaに影響を受ける。
【００８１】
そこで、近接配線の構造として、近接配線Ｂ４００３から、グランド、もしくは、電源までの抵抗値(Ra)を介して、グランドに接続するモデルで近似を行う。
【００８２】
図１５は、図１３を近似したもので、配線間容量Ｂ４２０３を、近接配線を近似した抵抗Ｂ４２０４を介して、グランドＢ４２０５に接続した状態を示す。
【００８３】
ここで、Ｂ４２０３の配線間容量の値は、Ｂ４００５の配線間容量の値をそのまま用いてもよいし、たとえば、実際のシミュレーションに基づいた関数に従いった値を用いてもよい。
【００８４】
また、接続はグランドに行ったが、電源に行ってもよい。さらに、図１３に示された駆動セルＢ４００２の等価モデルにおける、駆動等価抵抗Ｂ４１０２と、駆動等価抵抗Ｂ４１０３の値を比較し、近接配線の影響度を大きめに見たいか、小さめに見たいかによって、接続先を選択してもよい。
【００８５】
上記方法によって、近接配線の振る舞いの影響に応じた近似を行うことが可能となる。
（第６の実施の形態）
この発明の第６の実施の形態を図１３、図１６および図１７により説明する。
図１６は、配線対象ネットワークの簡単化のＢ４５０１は、遅延計算対象ネットと近接ネットとのタイミングウィンドウを算出する工程である。タイミングウィンドウとは、ある箇所において、決められた時間軸に対して、どの時間に遷移が起こる可能性のある時間帯を定義したものである。タイミングウィンドウの計算においては、配線間容量については、対地接続を行い、概略遅延計算を行った上、一定のマージンをもって算出することができる。
【００８６】
Ｂ４５０２は、タイミングウィンドウが重ならない場合に、近接ネットの容量、抵抗および駆動セル内部抵抗の値によって被駆動ネットと近接ネットの配線間容量を接地近似する工程である。たとえば、図１３においては、配線間容量Ｂ４００５の両端のタイミングウィンドウが重ならない場合、配線間容量Ｂ４００５を近似対象とし、対地に接続し近似する。重なる場合はそのまま保持する。
【００８７】
図１７は配線間容量を接地した状態を示す。Ｂ４３０１は被駆動配線、Ｂ４３０２は駆動セル、Ｂ４３０３は配線間容量、Ｂ４３０４はグランドである。
【００８８】
これにより、タイミングウィンドウを考慮しているので、クロストーク解析に影響を与えることなく、計算対象ネットワーク量を削減することが出来る。
【００８９】
なお、ここで、接地近似をおこなったが、他の近似手法を用いてもよい。
（第７の実施の形態）
この発明の第７の実施の形態を図１３により説明する。被駆動配線に対する近接配線との配線間容量の影響は、駆動セルから配線間容量までの抵抗値により異なり、一般に容量までの抵抗値が大きいとその影響は小さくなる。
そこで、駆動セルＢ４００２から、配線間容量Ｂ４００５がつながる地点までの抵抗値(Rl) と配線間容量(CC) の関数、CCとRl の二乗の逆数の積が、閾値1 aF/ohm  より大きければ、、配線間容量をそのまま保持し、小さければ、削除することにより、計算対象ネットワークを簡単化することができる。
【００９０】
これにより、配線間容量の実質的な影響を考慮した上、近似を行なっているので、大きな遅延誤差を伴うことなく、計算対象ネットワークの削減を行なうことが出来る。
なお、ここで関数は、CCと Rlの逆数の積としたが、これ以外の関数でもよい。閾値は1aF/ohmとしたが、これ以外の値でもよい。また、この閾値は駆動セルの能力に応じて変化させてもよい。
（第８の実施の形態）
この発明の第８の実施の形態を図１８および図１９により説明する。まず、図１８に示すフローに基づき、本発明の実施の形態を説明する。ステップＳ１０１において、ＬＳＩ中の遅延値を高速化する配線のリストを抽出する。ここで、リスト抽出を行う際には、タイミング解析後のクリティカルパス中の配線やクロック配線、高負荷容量配線等の条件を付加することによって抽出可能である。次にステップＳ１０２において、上記抽出したリスト中の配線および近接配線が配線済みか否かを判定する。判定の結果未配線の場合はステップＳ１０３においてリスト中の配線の配線処理を行う。ステップＳ１０２においてリスト配線が配線済みで且つ近接配線が配線済みの場合、Ｓ１０４においてリスト中配線の近接配線トラックを空けるように近接配線を移動もしくは除去し、近接配線トラックを確保する。ここで除去された近接配線は、ステップＳ１０５でシールド配線敷設後に再配線処理を行う必要がある。次に上記ステップＳ１０５においてリスト中配線の近接配線トラックにシールド配線を敷設する。次にステップＳ１０６においてステップＳ１０５で敷設したシールド配線を近隣の電源／グラウンドにＰＳ抵抗やＯＤ抵抗などの高抵抗素子を使用して接続する。
【００９１】
図１９に高抵抗素子を用いて電源／グラウンドに接続する接続図を示す。図１９（ａ）は従来の低抵抗素子を用いた接続を示し、図１９（ｂ）（ｃ）は高抵抗素子を用いた電源／グラウンドへの接続を示す。図１９（ｂ）はシールド配線（Ｍｅｔａｌ３）から電源／グラウンド（Ｍｅｔａｌ１）までの間にTr素子などが無く全て高抵抗素子ＰＳで接続できる場合であり、図１９（ｃ）はシールド配線から電源／グラウンドまでの間にトランジスタTr素子などがある場合にそれを避ける形で高抵抗素子を挿入した図である。シールド配線と電源／グラウンド間に高抵抗素子があると、上記リスト中の配線である被シールド配線とシールド配線間の配線間容量と電源／グラウンド間の接続が図２７の上もしくは下側の配線の入出力セルが無い状態と同じようになり、被シールド配線の電位が変わる際にはシールド配線の電位が図３０のように変動し見かけの配線間容量が減少し、被シールド配線の遅延時間が減少する。ここで、図３０の左部分はシールド配線をグラウンドに接続した場合、右半分は電源側に接続した場合を示している。
【００９２】
以上のように第８の実施形態によるとシールド配線の電源／グラウンドへの高抵抗素子接続により、被シールド配線の見かけの負荷容量を削減することができるため、被シールド配線の遅延時間短縮ができ従来シールド配線によるノイズ低減効果を保ったまま、シールド配線との間の高負荷容量で低下していた遅延時間を低減させることができ、ＬＳＩの高速化が図れる。
【００９３】
（第９の実施の形態）
本発明の第９の実施の形態を図２０に示すフローに基づいて説明する。ステップＳ４０１、Ｓ４０２、Ｓ４０３、Ｓ４０４、Ｓ４０５については、第８の実施の形態中のＳ１０１，Ｓ１０２，Ｓ１０３，Ｓ１０４，Ｓ１０５と同様で、ＬＳＩ中の遅延値を制御する配線のリストを抽出し（Ｓ４０１）、リスト中の配線済みか否かを判断し（ステップＳ４０２）、未配線の場合の配線処理を行い（Ｓ４０３）、配線済みの場合の配線変更処理を行い（Ｓ４０４）、リスト配線近隣へのシールド配線処理を行い（Ｓ４０５）、Ｓ４０５で敷設されたシールド配線を電源／グラウンドへ接続するの抵抗素子を可変にすることを特徴としている（ステップＳ４０６）。可変な抵抗素子としては例えば図２１に示すような素子がある。図２１（ａ）はトランジスタTrを複数並列接続させて電源に接続し、図２１（ｂ）は同じくグラウンドに接続し、それぞれのトランジスタTrには別の制御信号を入力することによって同時にON状態になるトランジスタTrの数を調整し、トランジスタTrのON抵抗の並列数で抵抗数を調整する。このトランジスタTrを構成するゲート幅、チャネル長、トランジスタTrの数の組合せを変えることにより抵抗値の可変幅は様々に変えることができる。図２１（ｃ）は高抵抗層による配線を施しておき、その配線間をショートさせることにより低抵抗化を実現している。逆に、図２１（ｄ）では配線間をあらかじめショートさせて置き必要に応じてショートさせている箇所を削除して高抵抗化を実現する。これら図２１（ｃ）（ｄ）を組み合わせることにより抵抗値を可変とすることが可能となる。
【００９４】
次に一般的な処理として、ステップＳ４０７においてＬＰＥ（Layout Parasitic Extraction / 寄生素子抽出）処理を行い、ステップＳ４０８において遅延計算処理を行い、この遅延計算結果を基にしてステップＳ４０９でタイミング検証を行い、タイミングエラー値を算出する。次にステップＳ４１０において、Ｓ４０９のタイミングエラー値を改善するために必要なシールド配線と電源／グラウンド間抵抗値を算出し、次のステップＳ４１１においてＳ４１０で算出された抵抗値になるようにON となるトランジスタTrの数を調整し、配線抵抗素子の間をショート、削除などして処理を行い、タイミングエラーを改善する。
【００９５】
以上のように、第９の実施の形態によると、シールド配線の電源／グラウンドへの高抵抗素子を被シールド配線の遅延値が所望の値になるように制御することにより、回路自体を修正することなくタイミングエラーを改善することができ、ＬＳＩの設計期間の短縮を図れる。
【００９６】
（第１０の実施の形態）
本発明の第１０の実施の形態を図２２に示すフローに基づいて説明する。
【００９７】
ステップＳ４０１〜Ｓ４０８については、第９の実施の形態中の同番号の処理と同じため説明を省略する。Ｓ４０１〜Ｓ４０５で遅延値制御が必要になると予想される配線に対してシールド配線を敷設する。次にステップＳ４０６において可変抵抗を用いてシールド配線と電源／グラウンドを接続するが、このとき可変抵抗を構成する要素として外部信号によりもしくは製造工程完了後の修正が可能な要素を用いることを特徴とする。例えば、図２１（ａ）（ｂ）のトランジスタTrの制御信号をＬＳＩの外部端子として出力したり、外部から与えたマイクロコードによって制御可能な内部回路に接続したりする。また、図２１（ｃ）（ｄ）のような配線抵抗を用いた可変抵抗を構成する場合には、配線の接続や削除を行う部分を最上位配線層で可能なように修正部分を最上位層に引き上げる必要がある。次に、Ｓ４０７、Ｓ４０８で配線のＲＣ情報を抽出し、遅延計算を行う。次にステップＳ６０１においてＬＳＩの製造とパッケージング前の検査を実施し、様々な要因によるばらつき不良を検出する。この際オープンやショートによる故障ではなく遅延故障とよばれる製造前のシミュレーション時の遅延との差から動作不良となるＬＳＩを判別する（Ｓ６０２）。遅延故障の原因となる配線を特定し、改善の必要な遅延幅を求め、この遅延幅を満たすようにＳ４０６で挿入した可変抵抗をＳ６０３、Ｓ６０４（Ｓ４１０、Ｓ４１１と同様）で制御し、ＬＳＩを動作可能とする。
【００９８】
以上のように、第１０の実施形態によると、シールド配線の電源／グラウンドへの高抵抗素子をＬＳＩ製造後のタイミングエラーを改善するように制御することにより、ＬＳＩを動作可能とでき、動作不良となるＬＳＩを削減可能になり歩留まりの向上が図れる。
【００９９】
（第１１の実施の形態）
本発明の第１１の実施の形態を図２３に示すフローに基づいて説明する。
【０１００】
ステップＳ４０１〜Ｓ４０８、Ｓ４１１（Ｓ７０３）については、第９の実施の形態中の同番号の処理と同じため説明を省略する。Ｓ４０１〜Ｓ４０５で遅延値制御が必要になると予想される配線に対してシールド配線を敷設する。次にステップＳ４０６において可変抵抗を用いてシールド配線と電源／グラウンドを接続する。次にＬＳＩ中の任意の点の遅延時間変動を検出する装置により検出された遅延時間変動から被駆動ネットの配線遅延への影響を算出し、被駆動ネットの配線遅延変動を抑制するようにシールド配線中の抵抗値制御を行う。
【０１０１】
すなわち、ステップＳ７０１において、Ｓ４０１の遅延値制御を必要と予想する配線部とこれらの配線に関連する信号配線部に対して遅延値観測用回路を組み込む。次にステップＳ４０７、Ｓ４０８において配線のＲＣの抽出と遅延計算を行う。このステップＳ４０８においては通常の遅延計算とともに可変抵抗を変化させた場合の被シールド配線の遅延値の算出も行い、データベースを作成する。ステップＳ７０１において組み込んだ遅延値観測用回路とはＬＳＩ中の一部に基準遅延となる部分を決定し、可変抵抗の接続されたシールド配線の被シールド配線あるいはその近接配線の遅延値を比較する回路を指す。次にステップＳ７０２において比較された遅延差が規定範囲を外れて上下するとその範囲を外れた量に応じた信号を発生し、ステップＳ７０３において可変抵抗の値を制御する。このとき制御する遅延値量と抵抗値の関係はＳ４０８において生成されたデータベースから引き出される。
【０１０２】
ここではＳ７０１において遅延値観測用回路と述べたが、温度観測用回路や電圧観測用回路を組み込んでその結果をフィードバックする方法でも良い。また、Ｓ４０８においてデータベースを生成すると記述しているが、遅延計算結果と抵抗値の組合せをＬＳＩ内部のメモリに格納する以外にも、ステップＳ７０２により発生した信号の組合せによって可変抵抗値が制御できるような回路を付加することでも良い。
【０１０３】
ここでは、ＬＳＩの動作中に生じる様々な要因による遅延ばらつきをＬＳＩ動作中に修正が可能なことを特徴とする。
【０１０４】
これにより従来技術で製造されたＬＳＩに比べて電圧や温度等のばらつきに強い動作保証範囲の広いＬＳＩの製造を可能とする。
【０１０５】
（第１２の実施の形態）
本発明の第１２の実施の形態を図２４に示すフローに基づいて説明する。
【０１０６】
ステップＳ４０１〜Ｓ４０４については、第９の実施の形態中の同番号の処理と同じため説明を省略する。Ｓ４０１〜Ｓ４０４で遅延値制御が必要になると予想される配線に対してシールド配線敷設用の領域を確保する。次にステップＳ８０１において遅延値制御が必要な配線に対して全領域シールド配線を施した場合とシールド配線を施さなかった場合の仮想配線間容量を算出し、Ｓ８０２において上記算出された容量の間でかつシールド配線を特定の温度係数を持った抵抗材質で接続することを仮定した遅延計算を行う。このとき、遅延値制御が必要な配線が温度変化に伴って配線遅延が変化し、回路の動作に対して動作速度面などにおいて制限を加える場合、この温度変化による遅延変動を抑制できるシールド配線との配線間容量と電源／グラウンドへの接続抵抗を算出する。次にステップＳ４０５において上記算出された配線間容量になるようにシールド配線を敷設し、ステップＳ４０６において上記算出された抵抗値によりシールド配線と電源／グラウンドとを接続する。
【０１０７】
ここでは、ＬＳＩの動作中に生じる温度変化による遅延変動が信号パス毎に異なることを考慮して、その変動を抑制する回路設計を行っておくことを特徴とする。これにより、従来回路と比較して消費電力の増加もほとんど無く動作保証範囲の広いＬＳＩの製造を可能とする。
【０１０８】
（第１３の実施の形態）
本発明の第１３の実施の形態を図２５に示すフローに基づいて説明する。
【０１０９】
ステップＳ４０１、Ｓ４０７〜Ｓ４０９については、第９の実施の形態中の同番号の処理と同じため説明を省略する。まずステップＳ４０１で遅延値制御が必要となる信号のリストを抽出し、次にステップＳ９０１においてレイアウト上で上記抽出された信号配線の近接配線およびその信号を駆動するドライバセルを抽出する。次にステップＳ９０２において、抽出されたドライバセルを図２６に示すような構造のセルと置き換える。ここで図２６の説明を行うと、従来通りの回路はオン抵抗小のトランジスタＴｒに直接in端子とout端子が接続されている回路で、これに素子としてオン抵抗大のトランジスタＴｒとout端子の接続先を切り替えるためにオン抵抗小のトランジスタ側を切り離す回路を追加し、ctrl端子によりオン抵抗の異なるトランジスタを切り替えることができる。次にステップＳ９０３において、置き換えられたセルのオン抵抗制御端子にオン抵抗制御用の信号を入力できるように回路修正を行う。このとき、制御用機能はＯＦＦ状態とし、遅延制御機能の活性化は行われていない。以降ステップＳ４０７〜Ｓ４０９については第９の実施の形態中と同じ処理を行う。次にステップＳ９０４においてＳ４０９のタイミング解析の結果、遅延時間の調整が必要なパスを抽出し、Ｓ９０３において挿入したオン抵抗制御用回路を活性化し、Ｓ９０５によりドライバセル内可変抵抗の制御を行い、遅延調整を行う。
【０１１０】
ここでは、配線混雑度が高くシールド配線を挿入する面積的余裕が無いＬＳＩに対して、クリティカルパスの近接配線のオン抵抗を変更して遅延短縮を行い、近接配線の遅延に対しての影響は最小限に抑えることを特徴とする。これにより、遅延短縮のために駆動能力の高いセルに置き換えていく従来手法と比較して、低消費電力でかつ回路動作速度の速いＬＳＩの設計を可能とする。
【産業上の利用可能性】
【０１１１】
本発明にかかる遅延計算方法、タイミング解析方法、計算対象ネットワークの近似方法および遅延制御方法は、遅延値をより正確に求めることができ、遅延計算時間の短縮を実現することができる等の発明の効果を有し、半導体装置の設計を支援するためのＣＡＤ装置等に用いられ、作成された半導体装置における遅延時間を全体に高速化または任意配線を高速化する遅延計算方法、タイミング解析方法、計算対象ネットワークの近似方法および遅延制御方法等として有用である。
【図面の簡単な説明】
【０１１２】
【図１】本発明の第１の形態である遅延計算方法の手順を示すフロー図である。
【図２】本発明の第１から第３の実施の形態の実施例を説明するための回路図である。
【図３】本発明の第１から第３の実施の形態の実施例で配線間容量が接続されたノードの信号遷移時間を求める方法を説明する図である。
【図４】本発明の第１から第３の実施の形態の実施例で配線間容量が接続された隣接ネットを解析するための図である。
【図５】本発明の第１若しくは第３の実施の形態の実施例で隣接ネットの電位が変動している状態を示す図である。
【図６】本発明の第１若しくは第３の実施の形態の実施例で配線間容量を等価容量に置き換えた状態を示す図である。
【図７】本発明の第２の実施の形態である遅延計算方法の手順を示すフロー図である。
【図８】本発明の第２若しくは第３の実施の形態の実施例で配線間容量に流入する電流波形を示す図である。
【図９】本発明の第１若しくは第３の実施の形態の実施例で配線間容量を等価電流源に置き換えた状態を示す図である。
【図１０】本発明の第３の形態であるタイミング解析方法の手順を示すフロー図である。
【図１１】本発明の第３の形態の実施例を説明するための回路図である。
【図１２】本発明の第１若しくは第２の実施の形態により求めた遅延値を含む本発明の第３の実施の形態の実施例を説明するための回路図である。
【図１３】本発明の第４の実施の形態で簡単化される計算対象ネットワークの説明図である。
【図１４】一般的な駆動セルの等価回路例である。
【図１５】近似後の計算対象ネットワークを示す回路図である。
【図１６】計算対象ネットワークの近似手法を示すフロー図である。
【図１７】配線間容量を接地近似した計算対象ネットワークを示す回路図である。
【図１８】本発明の第８の実施の形態を示すフロー図である。
【図１９】（ａ）は従来の低抵抗素子を用いた接続を示す説明図、（ｂ）および（ｃ）は高抵抗素子を用いた電源およびグラウンドへの接続を示す説明図である。
【図２０】本発明の第９の実施の形態のフロー図である。
【図２１】本発明の第９の実施の形態の可変抵抗素子の例を説明する説明図である。
【図２２】本発明の第１０の実施の形態を示すフロー図である。
【図２３】本発明の第１１の実施の形態を示すフロー図である。
【図２４】本発明の第１２の実施の形態を示すフロー図である。
【図２５】本発明の第１３の実施の形態を示すフロー図である。
【図２６】本発明の第１３の実施の形態におけるセル内部オン抵抗切換素子例の回路図である。
【図２７】従来例の回路図である。
【図２８】従来例の回路での遷移タイミングを表す図である。
【図２９】従来例での配線間容量の接地近似を表す図である。
【図３０】電位が静止しているネットが隣接配線の遷移により変動していることを表す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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