(57)【要約】      （修正有）【課題】クラックの発生が少ない半導体装置とその製造方法を提供する。【解決手段】第１の層間絶縁層１２を形成し、外周端部をエッチングする。第１の層間絶縁層１２を覆い、基板表面全面に、第１の導電性膜を形成し、第１の層間絶縁層１２の外縁を覆う外周端部をエッチングする。全面に、第２の層間絶縁層１３を形成し、選択的にエッチングし、第１の層間絶縁層１２上に又は第１の層間絶縁層の端部を覆うように第２の層間絶縁層の端部を形成する。第２の層間絶縁層１３を覆い、第２の導電性膜を形成し選択的にエッチングし、各層間絶縁層による積層の端部の上面と側端面を連続的に覆うシールリング２０ｂを形成する。前記第２の層間絶縁層１３を形成する工程は、ＣＶＤ法を用いて第１の絶縁膜２２を形成し、その上に第１の塗布絶縁膜２３を形成し、厚さの一部をエッチバックし、得られた最表面上に、ＣＶＤ法を用いて第２の絶縁膜２４を形成する。【選択図】  図８
2005277437.tif 000002
【特許請求の範囲】
【請求項１】
頂点で交わる辺によって画定される多角形状の表面を有する半導体チップ基板上に、第１の層間絶縁層を形成する工程と、
前記第１の層間絶縁層の外周端部をエッチングし、前記辺よりも内側に、前記第１の層間絶縁層の外縁を形成する工程と、
前記第１の層間絶縁層を覆い、基板表面全面に、第１の導電性膜を形成する工程と、
前記第１の導電性膜の少なくとも前記第１の層間絶縁層の外縁を覆う外周端部をエッチングする第１の導電性膜エッチング工程と、
基板上の最表面全面に、第２の層間絶縁層を形成する工程と、
前記第２の層間絶縁層を選択的にエッチングし、前記第１の層間絶縁層上に又は前記第１の層間絶縁層の端部を覆うように前記第２の層間絶縁層の端部を形成する工程と、
前記第２の層間絶縁層を覆い、基板表面全面に、第２の導電性膜を形成する工程と、
前記第２の導電性膜を選択的にエッチングし、前記辺の内側に形成された前記各層間絶縁層による積層の端部の上面と側端面を連続的に覆うシールリングを形成する、第２の導電性膜エッチング工程とを有し、
前記第２の層間絶縁層を形成する工程が、
ＣＶＤ法を用いて第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に第１の塗布絶縁膜を形成する工程と、
前記第１の絶縁膜と前記第１の塗布絶縁膜の積層の表面からその厚さの一部をエッチバックする工程と、
前記エッチバックにより得られた最表面上に、ＣＶＤ法を用いて第２の絶縁膜を形成する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第１の導電性膜エッチング工程と前記第２の層間絶縁層を形成する工程との間に、基板上の最表面に第３の層間絶縁層と第３の導電性膜とを含む層構造を形成する工程であって、
基板上の最表面上に、ＣＶＤ法を用いて第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に第２の塗布絶縁膜を形成する工程と、
前記第３の絶縁膜と前記第２の塗布絶縁膜の積層の表面からその厚さの一部をエッチバックする工程と、
前記エッチバックにより得られた基板上の表面に、ＣＶＤ法を用いて第４の絶縁膜を形成する工程と、
前記第３と第４の絶縁膜及びこれらの絶縁膜間に残る前記第２の塗布絶縁膜からなる第３の層間絶縁層の外周端部をエッチングし、前記辺よりも内側に前記第３の層間絶縁層の外縁を形成する工程と、
基板上の最表面上に、第３の導電性膜を形成する工程と、
前記第３の導電性膜の少なくとも前記第３の層間絶縁層の外縁を覆う外周端部をエッチングする第３の導電性膜エッチング工程とを有する工程を少なくとも１回以上有する請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の導電性膜エッチング工程において、前記シールリングが、各層間絶縁層の外縁近傍のＳＯＧ膜が残留する領域の上部を覆うようにする請求項１、もしくは２に記載の半導体装置の製造方法。
【請求項４】
各層間絶縁層の外縁近傍のＳＯＧ膜は、前記半導体チップ基板周辺部に行くに従い薄くなるように形成される請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置とその製造方法に関し、特に半導体チップの周縁部にシールリングを有する樹脂封止型の半導体装置とその製造方法に関する。
【背景技術】
【０００２】
図１１は、半導体基板上に画定され、スクライブ領域Ｓを挟んで隣接する２つの半導体チップ領域の一部を示す概略平面図である。図に示すように、半導体チップの内部領域Ｉには、集積回路等が形成される素子形成領域ａとこの素子形成領域ａの周囲にあってボンディングパッドが配置されるボンディングパッド形成領域ｂが設けられている。さらに、この内部領域Ｉを取り囲んで予備領域ｃが設けられている。
【０００３】
予備領域ｃは、ウェハをダイシングしてチップに分離する際、スクライブ面より入るクラックが素子形成領域ａに届かないように配慮して設けられた２０μｍ〜１００μｍの幅の領域である。通常、予備領域ｃに配線パターンは形成されない。
【０００４】
予備領域ｃの外周部であるチップ周縁部ｄには、シールリングが形成されることが多い。一般にシールリングとは、チップ周縁部ｄの層間絶縁膜等の積層の端面を覆う帯状のダミー配線パターンをいい、チップ側部からの水分、不純物（汚染物）の侵入を防ぐ役目を果たす。なお、以下にシールリング構造という場合は、シールリングを含むチップ周縁部の積層構造を指すこととする。
【０００５】
従来使用されている２種のシールリング構造について図１２（Ａ）及び図１２（Ｂ）を参照して説明する。図１２（Ａ）は、２層の配線層のうち上層の配線層のみによってシールリングを形成した半導体チップの、ボンディングパッド形成領域ｂからスクライブ領域Ｓにかけての断面図である。
【０００６】
図１２（Ａ）に示すように、半導体基板１の表面上に、下側よりチップ周縁部ｄに端部を有するフィールド酸化膜２と第１層目の層間絶縁膜３が形成されている。層間絶縁膜３上のボンディングパッド形成領域ｂには、ボンディングパッドとして、第１層目と第２層目の配線層による配線パターン４ａと８ａが形成されている。層間絶縁膜３上には、第２層目の層間絶縁層であるＣＶＤ（化学気相堆積法）絶縁膜５が形成されている。
【０００７】
チップ周縁部ｄには、ＣＶＤ絶縁膜５と層間絶縁膜３の積層の端部の上面と側端面、およびこれに連続する半導体基板１の一部表面を被覆するシールリング８ｂが形成されている。さらに、ＣＶＤ絶縁膜５の表面およびシールリング８ｂを覆うパッシベーション膜９が形成されている。なお、スクライブ領域Ｓには、半導体基板１の表面が露出しているが、これは、スクライブをし易くする為である。
【０００８】
図１２（Ｂ）は、第１層目および第２層目の両方の配線層でシールリングを形成した半導体チップの、ボンディングパッド形成領域ｂからスクライブ領域Ｓにかけての断面図である。
【０００９】
図１２（Ｂ）に示すシールリング構造では、第１層目の配線層により層間絶縁膜３の端部の上面と側端面、及びそれに連続する半導体基板１の一部表面を被覆するシールリング４ｂが形成されている。シールリング８ｂは、第２層目の層間絶縁層Ｉ２の端部の上面と側端面およびこれに連続するようにシールリング４ｂの上面と半導体基板１の一部表面を被覆している。
【００１０】
また、図１２（Ｂ）に示す半導体チップでは、第２層目の層間絶縁層Ｉ２が、一対のＣＶＤ絶縁膜５、７でＳＯＧ（スピンオングラス）膜６を挟む積層膜で形成されている。通常、多層配線層を形成する場合は、配線層の成膜およびパターニングの際、基板表面に凹凸があるため、配線の寸法精度が低下するという問題がある。ＳＯＧ膜６の形成は、基板表面の凹凸を平坦化し、配線のパターニング精度を改善する効果を有する。
【００１１】
この第２層目の層間絶縁層Ｉ２を形成する為には、プラズマＣＶＤ法によりＣＶＤ絶縁膜５を形成し、さらにＣＶＤ絶縁膜５の上にＳＯＧ膜を塗布する。その後ＣＶＤ絶縁膜５の表面の凹部を除く平坦な面上に形成されたＳＯＧ膜がほぼ消滅するまでエッチバックする。さらにエッチバックにより得られた平坦な絶縁膜表面上にプラズマＣＶＤ法を用いて絶縁膜７を形成する。
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図１３は、図１２（Ａ）に示すシールリング構造を形成する時の途中工程におけるチップの部分断面図である。図に示すように層間絶縁膜３が形成された半導体基板１の表面上に第１層目の配線層４を形成し、この配線層４上にレジスト膜を回転塗布し、露光現像工程を経て、ボンディングパッドおよび配線用のレジストパターン１０ａを形成する。この構造では、チップ周縁部ｄの第１層目の配線層４をエッチング除去する。
【００１３】
しかし、チップ周縁部ｄには、フィールド酸化膜２の端部と層間絶縁膜３の端部に起因する段差が存在する。この段差が大きいと、図に示すように塗布されたレジストが段差部分に厚く溜まり易い。ポジレジストの場合、厚く溜まったレジストは露光不十分となり、現像後もレジスト残り１０ｂが生じることがある。
【００１４】
レジスト残り１０ｂは、配線層４をエッチングする際、エッチングマスクとなり、レジスト残り１０ｂの下の配線層４が部分的にエッチングされず残ってしまうことがある。基板上に部分的に残った配線層は、ひげ状の幅の狭いものであることが多く、後続の工程中で剥がれ易い。剥がれた配線層が、基板上の内部回路の方へ浮遊し、再付着すると、ショート等を引き起こし、チップの歩留りを下げることになる。
【００１５】
これに対し、図１２（Ｂ）に示すシールリング構造は、層間絶縁膜３の端部を覆う第１層目の配線層からなるシールリング４ｂを有する。この為、先に指摘したレジストが溜まり易い段差が存在するが、この段差を覆って積極的にレジストパターンを形成する。従って、部分的にレジストの現像残りが生じることはない。また、このレジストパターンをエッチングマスクとして、第１層目の配線層をエッチングして得られるシールリング４ｂは、十分な幅を有するので剥がれることはなく、上述のような配線層の部分的残りによる問題は発生しない。
【００１６】
また、図１２（Ｂ）に示すシールリング構造では、層間絶縁層にＳＯＧ膜を含むので、基板表面が平坦化され、配線層のパターニング精度が向上する。しかし、ＳＯＧ膜６の形成に関し、別の問題が発生する。
【００１７】
第２層目の層間絶縁層Ｉ２を形成するためには、絶縁膜５上にＳＯＧ膜の液状原料を回転塗布する。この際、シールリング４ｂが堰となり、ＳＯＧ原料がシールリング４ｂの上流側に特に厚く溜まりやすい。ＳＯＧ膜の絶縁膜としての膜質はそれ程良くないので、ＳＯＧ膜の使用は必要最小限にすることが望まれる。そこで、エッチバックを行い平坦部上のＳＯＧ膜を除去し、凹部を埋めたＳＯＧ膜のみを残留させる。
【００１８】
この時、予備領域ｃにＳＯＧ膜が残留しないようにエッチバックを行うことが好ましいが、シールリング４ｂの内側の予備領域ｃに厚く溜まったＳＯＧ膜は、エッチバック後も厚く残留することが多い。ボンディングパッド形成領域ｂより内側の素子形成領域内は、密に配線パターン等が形成されているので、ＳＯＧ膜が残留する各凹部は小面積であるが、予備領域ｃには、広域でしかも厚いＳＯＧ膜が残留し易い。
【００１９】
このように予備領域ｃにＳＯＧ膜が厚くしかも広域に残った半導体チップをパッケージに樹脂封止し、温度サイクル試験にかけると、残留したＳＯＧ膜にクラックが生じることが多い。これらのクラックが、素子形成領域に達する場合もある。クラックから水分の侵入を招き、侵入した水分が素子形成領域に達すると、トランジスタ等の機能素子の特性に悪影響を与えることもある。
【００２０】
たとえば、酸化膜近傍に水分が達すると、トランジスタのしきい値を変動させたり、フィールド酸化膜とシリコン基板との界面近傍のウェル領域に負の電荷を誘発し、ｎ型チャネルを形成してしまうことがある。また、侵入した水分はＡｌ等の配線材料を腐食してしまうこともある。
【００２１】
本発明の目的は、ＳＯＧ膜を中間層として含む層間絶縁層中においてクラックの発生が少ない半導体装置とその製造方法を提供することである。
【課題を解決するための手段】
【００２２】
本発明の一観点によれば、半導体装置の製造方法は、頂点で交わる辺によって画定される多角形状の表面を有する半導体チップ基板上に、第１の層間絶縁層を形成する工程と、前記第１の層間絶縁層の外周端部をエッチングし、前記辺よりも内側に、前記第１の層間絶縁層の外縁を形成する工程と、前記第１の層間絶縁層を覆い、基板表面全面に、第１の導電性膜を形成する工程と、前記第１の導電性膜の少なくとも前記第１の層間絶縁層の外縁を覆う外周端部をエッチングする第１の導電性膜エッチング工程と、基板上の最表面全面に、第２の層間絶縁層を形成する工程と、前記第２の層間絶縁層を選択的にエッチングし、前記第１の層間絶縁層上に又は前記第１の層間絶縁層の端部を覆うように前記第２の層間絶縁層の端部を形成する工程と、前記第２の層間絶縁層を覆い、基板表面全面に、第２の導電性膜を形成する工程と、前記第２の導電性膜を選択的にエッチングし、前記辺の内側に形成された前記各層間絶縁層による積層の端部の上面と側端面を連続的に覆うシールリングを形成する、第２の導電性膜エッチング工程とを有し、前記第２の層間絶縁層を形成する工程が、ＣＶＤ法を用いて第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第１の塗布絶縁膜を形成する工程と、前記第１の絶縁膜と前記第１の塗布絶縁膜の積層の表面からその厚さの一部をエッチバックする工程と、前記エッチバックにより得られた最表面上に、ＣＶＤ法を用いて第２の絶縁膜を形成する工程とを有する。
【発明の効果】
【００２３】
本発明によれば、熱ストレスによる層間絶縁層中のクラックの発生を抑制することができる。また、工程の大幅な修正を伴わない簡易な方法で、製造工程中に発生する配線層の残留片のはがれを少なくし、半導体チップの歩留りを上げることもできる。
【発明を実施するための最良の形態】
【００２４】
本発明の第１の実施例について述べる前に、本願の発明者等が行った試験について説明する。
【００２５】
第２層目の層間絶縁層がＳＯＧ膜を中間層に有する２種の半導体チップを作製した。一方の半導体チップは、図１（Ａ）に示すように、図１２（Ａ）に示した従来のシールリング構造において第２層目の層間絶縁層５をＳＯＧ膜を含む層間絶縁層に置き換えたものである。チップ周縁部ｄに第２層目の配線層のみでシールリングが形成されている。
【００２６】
もう一方の半導体チップは、チップ周縁部ｄに第１層目と第２層目の配線層でシールリングが形成されたものであり、図１２（Ｂ）に示した半導体チップと同等のものである。なお、図１（Ｂ）に示すシールリング断面構造は、図１２（Ｂ）に示すシールリング断面構造とほぼ等しいので、以下図１（Ｂ）を参照する。
【００２７】
それぞれの半導体チップをＱＦＰ（Ｑｕａｄ Ｉｎｌｉｎｅ ＦｌａｔＰａｃｋａｇｅ）タイプのパッケージに樹脂封止し、温度サイクル試験にかけ、第２層目の層間絶縁層Ｉ２でのクラック発生状態を観察した。なお、作製した半導体チップは、一辺８．５ｍｍの正方形状を有するものであった。
【００２８】
チップをまず−６５℃の低温状態で３０分保持した後、５分間室温に戻し、次に１５０℃の高温状態で３０分保持し、再び５分間室温に戻す一連の過程を１サイクルとして、温度サイクルを５００回繰り返した。
【００２９】
図１（Ｂ）に示すように、第１層目の配線層と第２層目の配線層でシールリングを形成した半導体チップでは、４９個中３７個のチップで、第２層目の層間絶縁層Ｉ２中にクラックの発生が確認された。これらのクラックは、ＳＯＧ膜６とプラズマＣＶＤによるＣＶＤ絶縁膜５又は７との界面から発生し、ＳＯＧ膜６内にクラックが伸びていた。両者の膜の密着性が悪いことに起因していると思われる。
【００３０】
留意すべきことは、これらのクラックの起点が、いずれもチップコーナから半径約２ｍｍの円内のチップコーナ近傍に集中していたことである。熱サイクル試験において、チップコーナ部に発生する応力が大きい為と考えられる。
【００３１】
一方、図１（Ａ）に示す上層配線層（第２層目の配線層）のみでシールリングを形成した半導体チップでは、４９個のチップ中いずれにもクラックの発生は発見されなかった。このチップでは、第１層目の配線層でシールリングを形成しないので、チップ周縁部ｄに、ＳＯＧ原料を塗布する際の流れの堰となるものがなく、予備領域ｃ上にＳＯＧ膜が厚く溜まることがない。よって、エッチバック工程後のチップ周縁部ｄから予備領域ｃにかけての第２層目の層間絶縁層Ｉ２の中にクラック発生の要因となるＳＯＧ膜の残留が殆どないためと考えられる。
【００３２】
ただし、図１（Ａ）に示すように、このシールリングを有するチップにおいても、ウェハ上でのチップの位置によっては、ＳＯＧ膜原料を塗布する際の液流れがチップ端部からチップの内側に向けられることがある。この場合は、第１層目の配線層で形成するボンディングパッド用の配線パターン４ａが流れの堰となり、その上流側に厚いＳＯＧ膜を形成してしまい、エッチバック後も予備領域ｃ上の第２層目の層間絶縁層Ｉ２中にＳＯＧ膜が残留してしまうことがある。しかし、このようなＳＯＧ膜の残留がチップコーナ近傍にあっても、図１R>１（Ａ）に示すチップでは、上述したように、クラックの発生は起こっていなかった。
【００３３】
これは、ボンディングパッドは離散的なパターンであるため広域にＳＯＧ膜が残留せず、ボンディングパッド用の配線パターン４ａに隣接する部分のみにＳＯＧ膜が残留する為であろう。又、同じ予備領域ｃでも、よりチップの内側にあり、ＳＯＧ膜にかかる応力が幾分小さい為であろう。さらに、ボンディングパッド形成領域ｂが隣接する素子形成領域には、複数の配線パターンが密に形成されており、この配線パターン等による凹凸の存在により、ＳＯＧ膜とプラズマＣＶＤ法によって形成した絶縁膜の実質的な接触面積が増し、剥離しにくい状態にある為と考えられる。
【００３４】
なお、定量的な把握は行っていないが、従来から指摘されているように、第２層目の配線層のみでシールリングを形成した図１（Ａ）に示すシールリング構造を有する半導体チップでは、製造工程中に第１層目の配線層の剥離が発生することもあったが、第１層目の配線層、第２層目の配線層の両方でシールリングを形成した図１（Ｂ）に示すシールリング構造の半導体チップではこの剥離は発生しなかった。
【００３５】
これらの試験結果から、チップコーナ近傍において、予備領域ｃに広域にＳＯＧ膜が残留しており、しかもチップ周縁部ｄに近い側に特に厚くＳＯＧが残る場合には、高い頻度でクラックが発生すると推察できる。
【００３６】
以上の試験結果を鑑みて提案された本発明の第１の実施例について図１（Ａ）〜図５（Ｅ２）を参照して以下に説明する。図１（Ｃ）に示すように、第１の実施例で用いる半導体チップは、四角形の平面形状を有し、そのチップ表面は、機能素子やボンディングパッド等が形成される内部領域Ｉ、内部領域Ｉの周囲に帯状に設けられ何の配線パターンも形成されない予備領域ｃ、さらに予備領域ｃを囲むチップ周縁部ｄ、およびチップ周縁部ｄの外周のスクライブ領域Ｓに分けられる。
【００３７】
以下、第１の実施例では、４つのそれぞれのチップコーナ（四角形の各頂点）を中心とした半径ｒの１／４円内のチップ周縁部ｄをチップ端角領域Ｃｃと呼び、それ以外のチップ周縁部ｄをチップ端辺央領域Ｅｃと呼ぶ。
【００３８】
第１の実施例の半導体チップは、従来のようにチップ周縁部ｄの全域に単一のシールリング構造を有するものではなく、チップ端角領域Ｃｃには、図１（Ａ）に示すシールリング構造を有し、チップ端辺央領域Ｅｃには、図１（Ｂ）に示すシールリング構造を有する。
【００３９】
チップ表面上のシールリングの平面パターンを図２に示す。なお理解の便宜の為、チップ周縁部ｄをやや大きめに図示している。図に示すように、上層配線層（第２層目の配線層）によるシールリング８ｂは、予備領域ｃを囲む全周囲のチップ周縁部ｄに環（ループ）状に形成するが、下層配線層（第１層目の配線層）によるシールリング４ｂは、図１（Ｃ）におけるチップ端角領域Ｃｃに相当するチップコーナ領域を除くチップ周縁部ｄのみに形成する。
【００４０】
第１の実施例において、図１（Ａ）は、図１R>１（Ｃ）に示す一点鎖線Ａ−Ａ’におけるチップの断面図に相当する。即ち、チップ端角領域Ｃｃを含むチップの、ボンディングパッド形成領域ｂからスクライブ領域Ｓにかけての部分断面図である。また、図１（Ｂ）は、図１（Ｃ）に示す一点鎖線Ｂ−Ｂ’におけるチップの断面に相当する。即ち、チップ端辺央領域Ｅｃを含むチップの、ボンディングパッド形成領域ｂからスクライブ領域Ｓにかけての部分断面図である。
【００４１】
チップ端角領域Ｃｃには、図１（Ａ）に示すように、２層の配線層のうち上層の配線層のみでシールリング８ｂを形成することにより、チップ端角領域Ｃｃの予備領域ｃにＳＯＧ膜が広く残留することを防止している。この為、クラック発生を効果的に抑制できる。
【００４２】
一方、図１（Ｂ）に示すように、チップ端辺央領域Ｅｃには、下層配線層でもシールリング４ｂを形成することにより、下層配線層が層間絶縁層の外縁の段差部に部分的に残留して工程途中で剥離するという問題を避けることができる。なお、チップ端辺央領域Ｅｃから予備領域ｃにかけて広域にＳＯＧ膜６が残留し得るが、上述の試験結果から推察されるように、チップ端辺央領域Ｅｃでは、チップコーナ近傍ほど発生する応力が大きくない為、ＳＯＧ膜６にクラックが発生する心配は少ない。さらに、シールリング４ｂは、コーナ部分で切り欠かれており、閉じたループ状のシールリングと較べれば、ＳＯＧを堰止める作用が少ないであろう。
【００４３】
以下に、第１の実施例の半導体装置の製造方法について図３（Ａ）〜図５（Ｅ２）を参照しながら説明する。図３（Ａ）、図３（Ｂ）を用いて、第１層目の配線層を半導体基板表面に形成するまでの工程について説明する。
【００４４】
チップの内側の素子形成領域には、トランジスタ等の機能デバイスを形成する。形成するデバイスの種類は特に限定されない。シールリング構造の作製は、素子形成領域上へのデバイス作製と同時に進行する。例えば素子形成領域にトランジスタを形成する場合を例にとって説明する。
【００４５】
チップ内側の素子形成領域の半導体基板表面に活性領域を画定する為にＳｉＮx 膜のマスクを用いた基板表面の熱酸化により、フィールド酸化膜を形成する。同時に、図３（Ａ）に示すように、ボンディングパッド形成領域ｂからチップ周縁部ｄに至る領域にも、半導体基板１の表面層にフィールド酸化膜２の層を形成する。なお、スクライブ領域Ｓでは半導体基板１の表面を露出させる為、フィールド酸化膜２を形成する領域は、チップ周縁部ｄの途中までとする。
【００４６】
チップ内側の素子形成領域に、通常用いられている方法に従いトランジスタのゲート電極、ソース／ドレイン領域等を形成する。続いてこれらのトランジスタ等を覆うように基板全面に第１層目の層間絶縁膜３を形成する。同時に図３（Ａ）に示すように、ボンディングパッド形成領域ｂからスクライブ領域Ｓに至る領域にも、第１層目の層間絶縁膜３が形成される。この層間絶縁膜３は、例えば減圧ＣＶＤで膜厚約７００ｎｍのＢＰＳＧ（ボロンフォスフォシリケートガラス）膜を形成し、この後約１０００℃でＢＰＳＧ膜をリフローすることで得られる。
【００４７】
素子形成領域では、ソース／ドレイン領域からの引出し線を形成する為、層間絶縁膜３にビアホールを開ける。これと同時に、図３（Ｂ）に示すようにフィールド酸化膜２の端面より少し外側に層間絶縁膜３の端面が形成されるように、チップ周縁部ｄからスクライブ領域Ｓに至る層間絶縁膜３をエッチング除去する。
【００４８】
なお、これらのエッチングは、レジストパターンをエッチングマスクにして行う。エッチング後、残ったレジストパターンを除去する。図３（Ｂ）に示すように、基板表面上に第１層目の配線層４を形成する。チップのボンディングパッド形成領域ｂからスクライブ領域Ｓに至る領域にも層間絶縁膜３を覆う配線層４が形成される。この配線層４としては、例えばスパッタリング法を用いて、下層より、Ｔｉ、ＴｉＯＮ、Ａｌ−Ｓｉ−Ｃｕ合金およびＴｉＮの膜をこの順に積層する。各層の膜厚は、例えば下層のＴｉ膜から順番に２０ｎｍ、１００ｎｍ、４００ｎｍ、４０ｎｍとする。
【００４９】
以後の工程は、図４（Ｃ１）〜図５（Ｅ２）を参照しながら説明する。なお、図４（Ｃ１）、図４R>４（Ｄ１）、図５（Ｅ１）が図１（Ｃ）に示す切断線Ｂ−Ｂ’での断面、即ちチップ端辺央領域Ｅｃを含むチップの部分断面図に相当する。図４（Ｃ２）、図４（Ｄ２）、図５（Ｅ２）が、図１（Ｃ）に示す切断線Ａ−Ａ’での断面、即ちチップコーナにおけるチップ端角領域Ｃｃを含むチップの部分断面図に相当する。
【００５０】
図４（Ｃ１）に示すように、フォトリソグラフィ工程を用い、配線層４のエッチングを行う。なお、配線層４のエッチングは、ハロゲン系ガスを用いたドライエッチングにより行う。
【００５１】
素子形成領域には、必要な配線パターンが形成され、図４（Ｃ１）に示すように、ボンディングパッド形成領域ｂにはボンディングパッド用配線パターン４ａ、チップ端辺央領域Ｅｃには、シールリング４ｂが形成される。シールリング４ｂは、第１層目の層間絶縁膜３の外縁部分、即ち層間絶縁膜３の端部の上面と側端面および側端面に連続する半導体基板１の一部表面を被覆する。
【００５２】
図１（Ａ）に示すシールリング構造のように、この第１層間絶縁膜３の端面にシールリングを形成しない場合は、この端部の段差に、配線層の部分的なエッチング残りが生じ、工程途中でこのエッチング残りが剥離し、素子形成領域に浮遊し、ショートを発生させることがある。しかし、図４（Ｃ１）に示すように、段差部分に積極的に形成したシールリング４ｂは、ある程度の幅を有するダミー配線パターンであり、部分的なエッチング残りとは異なり工程途中に剥離することはない。
【００５３】
一方、チップコーナにおけるチップ端角領域Ｃｃには、図４（Ｃ２）に示すように、ボンディングパッド用配線パターン４ａは形成するが、シールリングは形成しない。よって、この領域では、配線層の部分的なエッチング残りが発生する場合もある。しかし、チップ基板上の全チップ周縁部ｄからみれば一部の領域に過ぎず、チップ全体としては、配線層のエッチング残りの発生が抑制される。
【００５４】
図４（Ｄ１）および図４（Ｄ２）に示すように、基板全面に例えばプラズマＣＶＤ法を用いて、膜厚約５００ｎｍのＳｉＯ2 膜（絶縁膜）５を形成する。さらに、ＳｉＯ2 膜５上にＳＯＧ膜６を形成する。ＳＯＧ膜６は、液原料を基板上にスピン塗布し、この後約４００℃の温度でキュアして形成する。この時、ＳｉＯ2膜５表面の凹部を除く平坦な面上に約５００ｎｍのＳＯＧ膜が形成できるようにする。
【００５５】
ＳＯＧ膜６は、配線パターンによって基板表面にできた凹凸を平坦化する。回転塗布されたＳＯＧ原料は、基板上の凹部を埋める。チップ端辺央領域Ｅｃ周辺では、予備領域ｃがボンディングパッド用配線パターン４ａとシールリング４ｂの電極に挟まれた凹部となるので、この予備領域ｃにＳＯＧ原料が溜まる。ＳＯＧ原料を塗布する際の液流れ方向がチップの内部から外部方向に向いている場合は、図４（Ｄ１）に示すように、チップ端辺央領域Ｅｃ内のシールリング４ｂによりできた基板上の凸部がＳＯＧ原料の流れの堰となる為、シールリング４ｂの内側にＳＯＧ原料が特に溜まり易い。
【００５６】
一方、チップコーナにおけるチップ端角領域Ｃｃにも、図４（Ｄ２）に示すように、ＳｉＯ2 膜５上にＳＯＧ膜６が形成される。チップ端角領域Ｃｃにはシールリングが形成されていないので、同様なＳＯＧ膜の塗布条件において、ＳＯＧ原料の流れを堰止めるものはなく、比較的均一な膜厚のＳＯＧ膜６の層が予備領域ｃ上に形成される。
【００５７】
図５（Ｅ１）、図５（Ｅ２）を参照して、後続の工程について説明する。ＣＦ4 とＣＨＦ3 の混合ガスを主体としたエッチングガスを用い、ＳＯＧ膜６とＳｉＯ2 膜５の積層を双方の膜のエッチング速度がほぼ同一になる条件で表面より約５００ｎｍの深さエッチバックする。エッチバックにより、ＳｉＯ2膜５の表面のうち凹部でない平坦な部分が露出する。
【００５８】
エッチバック後も、素子形成領域内の配線パターンによりできた凹部には、ＳＯＧ膜が残留する。図５（Ｅ１）に示すように、チップ端辺央領域Ｅｃ近傍の予備領域ｃは、配線パターン４ａとシールリング４ｂに両側を挟まれているため、凹部領域となっており、エッチバック後も予備領域ｃにはＳＯＧ膜が残留する。
【００５９】
一方、図５（Ｅ２）に示すように、チップ端角領域Ｃｃ近傍では、チップ端角領域Ｃｃにシールリング４ｂが形成されていないので、予備領域ｃ上のＳＯＧ膜の膜厚はチップ端辺央領域Ｅｃ近傍の予備領域上のＳＯＧ膜ほど厚くない。配線パターン４ａによる段差部分、及び第１層目の層間絶縁層３の端部の段差部分以外では、予備領域ｃ上のＳＯＧ膜がほぼ除去される。
【００６０】
エッチバックにより得られた基板表面上にプラズマＣＶＤ法を用いてＳｉＯ2膜７を膜厚約５００ｎｍ形成する。こうしてＳｉＯ2 膜５、中間層として部分的に残るＳＯＧ膜６およびＳｉＯ2 膜７の積層膜よりなる第２層目の層間絶縁層Ｉ２が得られる。
【００６１】
素子形成領域の第２層目の層間絶縁層Ｉ２に、ビアホールを形成するのと同時に層間絶縁膜３の端面より内側に第２層目の層間絶縁層Ｉ２の端面ができるように、チップ周縁部ｄ内の外周側の領域およびスクライブ領域Ｓの第２層目の層間絶縁層Ｉ２をエッチング除去する。
【００６２】
この後の工程は、図１（Ａ）、および図１（Ｂ）に示したチップの断面図を参照しながら説明する。基板全面に、例えば、スパッタリング法を用いて、下層よりＴｉ膜を膜厚約１０ｎｍ、Ａｌ−Ｓｉ−Ｃｕ合金を膜厚約１０００ｎｍ、ＴｉＮ膜を膜厚約４０ｎｍの順に連続的に積層して第２層目の配線層を形成する。
【００６３】
フォトリソグラフィを用いて、第２層目の配線層を選択的にエッチングし素子形成領域に必要な配線パターンを残すと同時に、ボンディングパッド形成領域ｂに配線パターン８ａを形成する。チップ端角領域Ｃｃおよびチップ端辺央領域Ｅｃを含むチップ周縁部ｄ全周にわたってシールリング８ｂを残す。
【００６４】
チップ端角領域Ｃｃでは、図１（Ａ）に示すように、第２層目の層間絶縁層Ｉ２の上面の端部近傍領域から層間絶縁膜３の側端面に連続する半導体基板１の一部表面までを覆うシールリング８ｂが形成される。
【００６５】
チップ端辺央領域Ｅｃでは、図１（Ｂ）に示すように、第２層目の層間絶縁層Ｉ２の上面の端面近傍領域からシールリング４ｂの端面に連続する半導体基板１の一部表面までを覆うシールリング８ｂが形成される。
【００６６】
さらに、図１（Ａ）および図１（Ｂ）に示すように、基板全面にプラズマＣＶＤ法による厚さ約１５０ｎｍのＳｉＯx 膜と厚さ約１０００ｎｍのＳｉＮx 膜からなるパッシベーション膜９を形成する。スクライブ領域Ｓの基板表面１を露出させる為、スクライブ領域Ｓのパッシベーション膜９をエッチングする。
【００６７】
以上の工程の後、半導体基板をダイシングソーを用いてスクライブし、個々のチップに分離する。各半導体チップを、リードフレームにダイ・ボンディングした後、ボンディングパッドとリードフレームのリード端子を接続するワイヤボンディングを行う。この後、樹脂封止を行う。成形、捺印の工程を経て、樹脂封止型の半導体装置を完成する。
【００６８】
第１の実施例では、熱サイクル試験等で応力が発生し易いチップ端角領域Ｃｃには、第１層目の配線層によるシールリングをなくし、チップ端角領域Ｃｃから予備領域ｃにかけてＳＯＧ膜の残留がほとんどないシールリング構造を形成し、ＳＯＧ膜に起因するクラックの発生を効果的に抑制する。
【００６９】
又、チップ端辺央領域Ｅｃには、第１層目の配線層によるシールリング４ｂを形成し、これで第１層目の層間絶縁膜３の端部の段差を覆う。このシールリング４ｂは、図１（Ａ）に示すシールリング構造を形成する際に問題となる段差部での幅の細い配線層のエッチング残りよりも広い面積を有するので、製造工程途中での剥がれの問題が発生しない。
【００７０】
上述の第１の実施例では、２層の配線層を有する半導体装置について説明したが、さらに、配線層の数が増えた場合でも同様な方法を用いることにより、同様な効果を得ることができる。
【００７１】
さらに多層の配線層を有する半導体チップについての第２の実施例について図６（Ａ）、図６（Ｂ）を用いて説明する。図６（Ａ）は、チップ端角領域Ｃｃを含むチップの部分断面図、図６（Ｂ）は、チップ端辺央領域Ｅｃを含むチップの部分断面図である。
【００７２】
図６（Ａ）、図６（Ｂ）に示すように、この第２の実施例の半導体装置は、先の第１の実施例の半導体装置と異なり、配線層と層間絶縁層をそれぞれ４層ずつ有している。第２層目と第３層目の層間絶縁層Ｉ２、Ｉ３は、先の第１の実施例に示した第２層目の層間絶縁層Ｉ２と同様に、中間層としてＳＯＧ膜を有するものであり、第１層目と第４層目の層間絶縁層３、２５は中間層としてＳＯＧ膜を有さない単一層である。
【００７３】
フィールド酸化膜２、第１層目の層間絶縁膜３、第１層目の配線層によるシールリング４ｂ及び第２層目の層間絶縁層Ｉ２の作製条件と作製パターンは、先の第１の実施例と同様である。第１層目の層間絶縁膜３および第２層目の層間絶縁層Ｉ２は、チップ周縁部ｄに外縁を有するように形成する。第１層目の配線層によるシールリング４ｂは、チップ端角領域Ｃｃを除くチップ端辺央領域Ｅｃのみに形成する。
【００７４】
第２層目の配線層も、先の第１の実施例の第２層目の配線層の作製条件と同様な条件で基板上に形成するが、先の第１の実施例のシールリング８ｂとは異なり、チップ端角領域Ｃｃを除くチップ端辺央領域Ｅｃのみにシールリング８ｂを形成する。
【００７５】
シールリング８ｂが形成された基板表面に、先の第１の実施例の第２層目の層間絶縁層Ｉ２と同様な作製条件で、ＣＶＤ絶縁層２２とＳＯＧ膜２３を形成し、さらにエッチバックを行う。エッチバックされた表面全面にＣＶＤ絶縁膜２４を形成する。
【００７６】
図６（Ａ）に示すように、チップ端角領域Ｃｃには、ＳＯＧ膜の原料を塗布する際、液流れの堰となるシールリングが存在しないので、ＳＯＧ液が厚く溜まらない。よって、エッチバック工程により、予備領域ｃ上のＳＯＧ膜２３は、ほぼエッチング除去でき、予備領域ｃ上の第３層目の層間絶縁層Ｉ３中に、ほとんどＳＯＧ膜２３の残留がない。
【００７７】
一方、図６（Ｂ）に示すように、チップ端辺央領域Ｅｃ近傍では、シールリング８ｂの存在に起因して、ＳＯＧ膜が予備領域ｃに広域に厚く形成される為、第３層目の層間絶縁層Ｉ３には、中間層としてＳＯＧ膜２３が残留する。
【００７８】
第３層目の層間絶縁層Ｉ３の外周端部をエッチングし、外縁をチップ周縁部ｄ上に形成する。第３層目の層間絶縁層Ｉ３の上面を含む基板全面に、第２層目の配線層の作製条件と同様な条件を用いて、第３層目の配線層を形成する。その後第３層目の配線層で、シールリング２０を形成する。シールリング２０は、チップ端角領域Ｃｃおよびチップ端辺央領域Ｅｃの両方、即ちチップ表面の予備領域ｃを囲む全周囲のチップ周縁部ｄに環状に形成する。
【００７９】
さらに、基板全面にプラズマＣＶＤ法により約５００ｎｍのＳｉＯ2膜による第４層目の層間絶縁膜２５を形成する。膜の外周端部をエッチングし、チップ周縁部ｄ上に外縁を形成する。第４層目の層間絶縁膜２５は単一層であり、中間層としてＳＯＧ膜を含んでいないので、シールリング２０に起因するＳＯＧ膜の残留の問題は発生しない。
【００８０】
第４層目の配線層を先の第１の実施例の第２層目の配線層と同様な作製条件で基板表面上に形成し、これをエッチングして、シールリング２１を形成する。シールリング２１は、シールリング２０と同様に、チップ端角領域Ｃｃおよびチップ端辺央領域Ｅｃの両方、即ちチップ表面の予備領域ｃを囲む全周囲のチップ周縁部ｄに環状に形成する。
【００８１】
先の第１の実施例と同様な条件で基板表面を覆うパッシベーション膜９を形成する。その後の工程は、先の第１の実施例と同様な条件で行う。チップ端角領域Ｃｃ近傍の予備領域ｃには、第２層目、第３層目の層間絶縁層Ｉ２、Ｉ３にＳＯＧ膜の広域の残留がほとんどないので、クラックの発生が抑制される。チップ端辺央領域Ｅｃには、各層間絶縁層の端部の段差を被覆するシールリングパターンを形成することにより、段差部での配線層のエッチング残りの発生を抑制できる。
【００８２】
このように、中間層としてＳＯＧ膜を含む層間絶縁層を複数形成する場合、チップ端角領域Ｃｃにおいては、ＳＯＧ膜の原料塗布時に原料液の流れに対し堰を作らぬ為に、これらの層間絶縁層より下層配線層でシールリングを形成しないことが好ましい。即ちチップ端角領域Ｃｃにおいては、中間層にＳＯＧ膜を含む最も上層の層間絶縁層より下層にある配線層ではシールリングを形成しないことが好ましい。
【００８３】
一方、チップ端辺央領域Ｅｃでは、端部の段差を覆うシールリングを第１層目から第４層目の各配線層で形成し、段差に配線層のエッチング残りを発生させないようにするのが好ましい。
【００８４】
第１の実施例の半導体チップは、１つのチップ上に２種のシールリング構造を形成しているが、この構造はチップ周縁部ｄの配線層のマスクパターンを部分的に変更するだけでよく、製造工程に負担をかけることもなく容易に形成できる。
【００８５】
なお、第１の実施例において、チップコーナを中心とした半径ｒの円内の領域とは、先に説明した発明者の行った熱サイクル試験において、図１（Ｂ）に示すシールリング構造を有する従来のチップで発生したクラックの起点が観察された領域とすることが好ましいだろう。
【００８６】
例えば、四角形のチップの一辺の長さが６〜１２ｍｍの場合、チップコーナから半径約２ｍｍの円内のチップ端角領域Ｃｃに、図１（Ａ）に示すシールリング構造を形成することが好ましい。
【００８７】
次に、第３の実施例について説明する。図１R>１（Ａ）や図６（Ａ）に示すように、上層配線層のみでシールリングを形成する場合、チップ周縁部ｄの段差に下層配線層のエッチング残りが生じる場合があることについては既に指摘した通りである。
【００８８】
しかし、チップ周縁部ｄでの層間絶縁層の段差がそれ程高くない場合や、下層配線のエッチング時間を長くできる場合は、下層配線層のエッチング残りがほとんど生じない。このようなときは、下層配線層のエッチング残りの発生を抑制するために、第１および第２の実施例に示したように、チップ端辺央領域Ｅｃに、図１R>１（Ｂ）や図６（Ｂ）に示すシールリング構造を形成する必要は必ずしもない。全チップ周縁部ｄに、予備領域ｃでＳＯＧの残留が起こりにくい図１（Ａ）や図６（Ａ）に示すシールリング構造を形成すればよい。
【００８９】
また、予備領域ｃにＳＯＧ膜の残留がほとんどなく、層間絶縁層中のクラック発生を抑制できるシールリング構造は、図１（Ａ）や図６（Ａ）に示す構造に限られるものではない。以下に、全チップ周縁部ｄに第１の実施例のシールリング構造とは異なるシールリング構造を形成する実施例について説明する。
【００９０】
第３の実施例の半導体チップの製造方法について図７（Ａ）〜図８（Ｇ）を参照して説明する。図面には、ボンディングパッド形成領域ｂからスクライブ領域Ｓにかけての半導体チップの部分断面図を示す。第１の実施例の場合と同様に、ボンディングパッド形成領域ｂより内側の素子形成領域には、ＭＯＳトランジスタ等の機能素子、および抵抗等が同時に形成されるものとする。なお、ここでは素子形成領域内のトランジスタ等の工程の説明は省略する。
【００９１】
図７（Ａ）に示すように、既に説明した第１の実施例と同様な方法に従って、半導体基板１表面層にフィールド酸化膜２と第１層目の層間絶縁膜３を形成する。この第１層目の層間絶縁膜３は、例えば減圧ＣＶＤ法を用いて、膜厚約７００ｎｍのＢＰＳＧ膜を形成し、１０００℃でリフローすることにより得られる。スクライブ領域Ｓの基板表面を露出させるため、フィールド酸化膜２はチップ周縁部ｄに端面を形成する。層間絶縁膜３はフィールド酸化膜２の端面よりやや外側に端面を形成する。
【００９２】
第１層目の層間絶縁膜３を覆うように、基板全面に第１層目の配線層を形成する。例えば、この配線層としては、スパッタリング法を用いて、下層より膜厚約２０ｎｍのＴｉ、膜厚約１００ｎｍのＴｉＯＮ、膜厚約４００ｎｍのＡｌ−Ｓｉ−Ｃｕ合金、および膜厚約４０ｎｍのＴｉＮをこの順に形成する。
【００９３】
第１層目の配線層を選択的にエッチングし、素子形成領域に必要な配線パターンを形成する。ボンディングパッド形成領域ｂには、ボンディングパッド用の配線パターン４ａを形成する。なお、第１層目の配線層では、シールリングを形成しない。
【００９４】
図７（Ｂ）に示すように、基板上にプラズマＣＶＤ法を用いて膜厚約５００ｎｍのＳｉＯ2 からなるＣＶＤ絶縁膜５を形成する。ＣＶＤ絶縁膜５上に、ＳＯＧ膜６を形成する。ＳＯＧ膜６は、基板表面上の凹部を埋め、基板表面を平坦化する。ＳＯＧ膜６は、液原料をスピン塗布し、この後４００℃の温度でキュアして形成される。この時、ＣＶＤ絶縁膜５表面の凹部を除く平坦な面上に約５００ｎｍのＳＯＧ膜６が形成できるようにする。
【００９５】
ＳＯＧ原料をスピン塗布する際、原料の液流れを堰とめるシールリングがチップ周縁部ｄには存在しない為、比較的均一な膜厚のＳＯＧ膜６の層が予備領域ｃ上に形成される。なお、ボンディングパッド用の配線パターン４ａの段差部、および第１層目の層間絶縁膜３の端部の段差にやや厚めのＳＯＧ膜が形成される。
【００９６】
図７（Ｃ）に示すように、第１の実施例と同様なエッチング条件を用いて、ＳＯＧ膜６とＣＶＤ絶縁膜５の積層を双方の膜のエッチング速度がほぼ同一になる条件で表面より約５００ｎｍの深さエッチバックする。エッチバックにより得られた基板表面上にプラズマＣＶＤ法を用いてＳｉＯ2 膜よりなるＣＶＤ絶縁膜７を膜厚約５００ｎｍ形成する。
【００９７】
エッチバック後の基板には、配線パターン４ａによりできた段差部、および第１層目の層間絶縁膜３の端部によりできた段差にＳＯＧ膜６が残留するものの、予備領域ｃ上のＳＯＧ膜６はほぼエッチング除去される。こうしてＳｉＯ2 膜５、中間層として部分的に残るＳＯＧ膜６およびＣＶＤ絶縁膜７の積層よりなる第２層目の層間絶縁層Ｉ２が得られる。
【００９８】
図７（Ｄ）に示すように、第２層目の層間絶縁層Ｉ２を選択的にエッチングし、素子形成領域上の必要な領域、およびボンディングパッド形成領域ｂの配線パターン４ａ上にビアホールを形成する。同時にチップ周縁部ｄに第２層目の層間絶縁層Ｉ２の端部を形成する。
【００９９】
図８（Ｅ）に示すように、基板上に第２層目の配線層を形成する。第２層目の配線層としては、例えば、スパッタリング法を用いて下層より膜厚約２０ｎｍのＴｉ、膜厚約４５０ｎｍのＡｌ−Ｓｉ−Ｃｕ合金、および膜厚約４０ｎｍのＴｉＮをこの順に形成する。その後これを選択的にエッチングし、配線パターン４ａ上にボンディングパッド用の配線パターン８ａを形成する。チップ周縁部ｄにシールリングは形成しない。
【０１００】
上述の第２層目の層間絶縁層Ｉ２と同様な条件を用いて、基板上にＣＶＤ絶縁膜２２、ＳＯＧ膜２３およびＣＶＤ絶縁膜２４よりなる第３層目の層間絶縁層Ｉ３を形成する。図に示すように、配線パターン８ａの端部、およびチップ周縁部ｄの第２層目の層間絶縁層Ｉ２の端部によりできた段差部にＳＯＧ膜２３が残留する。
【０１０１】
図８（Ｆ）に示すように、第３層目の層間絶縁層Ｉ３を選択的にエッチングし、素子形成領域と配線パターン８ａ上にビアホールを形成する。同時に、チップ周縁部ｄに第３層目の層間絶縁層Ｉ３の端部を形成する。第２層目の層間絶縁層Ｉ２の端部が層間絶縁層Ｉ３で被覆されるようにする。
【０１０２】
スパッタリング法を用いて、基板上に第３層目の配線層を形成する。第３層目の配線層として、例えば、下層より膜厚約２０ｎｍのＴｉ、膜厚約１０００ｎｍのＡｌ−Ｓｉ−Ｃｕ合金、さらに膜厚約４０ｎｍのＴｉＮをこの順に形成する。第３層目の配線層を選択的にエッチングし、配線パターン８ａ上にボンディングパッド用の配線パターン２０ａを形成する。同時にチップ周縁部ｄに、第３層目の配線層でシールリング２０ｂを形成する。シールリング２０ｂは、第３層目の層間絶縁層Ｉ３の端部の上面と側端面、及びこれに連続する基板表面の一部を覆う。なお、シールリング２０ｂは、図中チップ周縁部ｄのＳＯＧ膜残留領域の上部を覆うように形成されることが好ましい。
【０１０３】
図８（Ｇ）に示すように、基板全面にパッシベーション膜９を形成する。このパッシベーション膜９は、例えばプラズマＣＶＤ法による厚さ約１５０ｎｍのＳｉＯx 膜とその上の厚さ約１０００ｎｍのＳｉＮx 膜からなる。パッシベーション膜９を選択的にエッチングし、スクライブ領域Ｓの半導体基板１表面を露出させるとともにボンディングパッド用の窓開けを行う。
【０１０４】
上述した方法を用いて作製した半導体チップをＱＦＰタイプのパッケージに樹脂封止し、温度サイクル試験にかけ、第２層目、第３層目の層間絶縁層Ｉ２、Ｉ３でのクラック発生状態を観察した。なお、作製工程中、チップ周縁部ｄで配線層のエッチング残りは発生していない。
【０１０５】
作製した半導体チップは、一辺８．５ｍｍの正方形、および縦１０．４ｍｍ×横１２．４ｍｍの矩形の２種であり、サンプル個数は、それぞれ４９個、４４個であった。半導体チップをまず−６５℃の低温状態で３０分保持した後、５分間室温に戻し、次に１５０℃の高温状態で３０分保持し、再び５分間室温に戻す一連の過程を１サイクルとして、温度サイクルを５００回繰り返した。
【０１０６】
全てのサンプルにおいて、第２層目、第３層目いずれの層間絶縁層中にもクラックは全く発生していなかった。第３の実施例においては、チップ端角領域Ｃｃとチップ端辺央領域Ｅｃの区別なく半導体チップの全周縁部ｄに、最上層配線層である第３層目の配線層のみでシールリングを形成している。第２層目、第３層目の層間絶縁層を形成する際にチップ周縁部ｄにシールリングが形成されていないので、予備領域ｃ上にＳＯＧ膜の液原料が厚く溜まることがなく、エッチバック後もＳＯＧ膜の広域の残留がない。このように、予備領域ｃ上にＳＯＧ膜の広域の残留が存在しないことがクラックを発生を抑制できた要因と考えられる。
【０１０７】
第１、第２の実施例と異なり、ＳＯＧ膜が残留している層間絶縁層の外周端部を全部エッチング除去しない為、ＳＯＧ膜が端部に残留している。しかし、上述の温度サイクル試験結果が示すように、チップ周縁部ｄに残ったＳＯＧ膜がクラックを発生させることもなかった。ＳＯＧ膜が残留している第２層目と第３層目の層間絶縁層Ｉ２、Ｉ３の端部の段差を覆うように形成されたシールリング２０ｂが、ＳＯＧ膜とそれを挟む上下のＣＶＤ絶縁膜との間の応力を緩和する為と考えられる。
【０１０８】
第３の実施例では、３層の配線層と３層の層間絶縁層を有し、第２層目と第３層目の層間絶縁層がＳＯＧ膜を中間層として有する場合を説明したが、第１の実施例のように、２層の配線層と２層の層間絶縁層を有し、第２層目の層間絶縁層のみがＳＯＧ膜を有する場合は、第２層目の配線層のみでチップの全周縁部にシールリングを形成すれば、同様な効果を得ることができる。
【０１０９】
また、配線層の数がさらに増える場合は、最も上層のＳＯＧ膜を有する層間絶縁層より上にある配線層のみでシールリングを形成すればよい。なお、層間絶縁層の端部のＳＯＧ膜が残留している領域上を覆うようにシールリングを形成することが好ましい。
【０１１０】
第１の実施例、第２の実施例においても共通することであるが、第３の実施例の半導体チップの製造方法においては、第２層目、第３層目の層間絶縁層Ｉ２、Ｉ３のそれぞれにビアホールを形成する際、同時にＳＯＧ膜が残留する層間絶縁層の外周縁をエッチング除去している。このような外周縁のエッチングは、チップ周縁部ｄにおけるＳＯＧ膜の残留領域の幅を狭める効果がある。また、シールリング形成領域の幅を狭くでき、チップサイズを小さくすることもできる。
【０１１１】
第４の実施例について説明する。チップの全周縁部ｄに上層の配線層のみでシールリングを形成する構成は、第３の実施例の半導体チップの構成と共通するが、チップ周縁部ｄにおける層間絶縁層の端面形状が第３の実施例の場合と異なる。以下、この半導体チップの製造方法について図９（Ａ）〜図１０（Ｅ）を参照して説明する。図面には、ボンディングパッド形成領域ｂからスクライブ領域Ｓにかけての半導体チップの部分断面図を示す。第３の実施例の製造工程と共通する部分については、説明を簡略化する。
【０１１２】
図９（Ａ）に示すように、半導体基板１表面にフィールド酸化膜２、その上に第１層目の層間絶縁膜３、さらに第１層目の層間絶縁膜３上にボンディングパッド用配線パターン４ａ、さらにこれらの基板表面上にＣＶＤ絶縁膜５、ＳＯＧ膜６、およびＣＶＤ絶縁膜７よりなる第２層目の層間絶縁層Ｉ２を形成する。ここまでは、先の第３の実施例の方法と同様な条件を用いて形成すればよい。
【０１１３】
第３の実施例の場合と同様に、チップ周縁部ｄにシールリングが形成されていない。ＳＯＧ膜の原料を回転塗布する際に、液流れの堰となるシールリングがチップ周縁部ｄに形成されていないので、エッチバック工程後の予備領域ｃ上にはＳＯＧ膜の広域残留がない。
【０１１４】
図９（Ｂ）に示すように、第２層目の層間絶縁層Ｉ２を選択的にエッチングし、素子形成領域上、およびボンディングパッド用配線パターン４ａ上に必要なビアホールを形成する。同時に、第１層目の層間絶縁膜３上に第２層目の層間絶縁層Ｉ２の端部を形成する。この時、ビアホールが開口できた時点、即ちビアホールの底面に第１層目の配線層が露出した時点で、第２層目の層間絶縁層Ｉ２のエッチングを終了する。図に示すように、第１層目の層間絶縁膜３の端部によりできた段差部には第２層目の層間絶縁層Ｉ２が厚く形成されるため、エッチング後、その一部であるＳＯＧ膜６ａとＣＶＤ絶縁膜５ａがエッチングされずに残る。
【０１１５】
図９（Ｃ）に示すように、第３の実施例と同様な条件で、基板上に第２層目の配線層を形成する。第２層目の配線層を選択的にエッチングし、配線パターン４ａ上にボンディングパッド用配線パターン８ａを形成する。第２層目の配線層によっては、シールリングを形成しない。さらに、ＣＶＤ絶縁膜２２、ＳＯＧ膜２３、およびＣＶＤ絶縁膜２４からなる第３層目の層間絶縁層Ｉ３を形成する。第２層目の層間絶縁層Ｉ２の端部の段差には、ＳＯＧ膜２３が厚く残留するが、予備領域ｃには、ＳＯＧ膜の残留がほとんどない。
【０１１６】
図１０（Ｄ）に示すように、第３層目の層間絶縁層Ｉ３を選択的にエッチングし、配線パターン８ａ上にビアホールを形成する。素子領域内にも必要なビアホールを形成する。同時に第２層目の層間絶縁層Ｉ２上に第３層目の層間絶縁層Ｉ３の端面を形成する。先と同様に、ビアホールが開口できた時点で第３層目の層間絶縁層Ｉ３のエッチングを終了する。第２層目の層間絶縁層Ｉ２の端部にできた段差にＳＯＧ膜２３ａとＣＶＤ絶縁膜２２ａが残留する。
【０１１７】
図１０（Ｅ）に示すように、第３の実施例と同様な条件で、最上層の配線層である第３層目の配線層を形成する。第３層目の配線層を選択的にエッチングし、必要な配線パターンを形成する。ボンディングパッド形成領域ｂには、ボンディングパッド用配線パターン２０ａを形成する。同時に、チップ周縁部ｄにシールリング２０ｂを形成する。シールリング２０ｂは、チップ周縁部ｄにできた第１層目から第３層目の層間絶縁層によりできた積層の端面を連続的に覆うように形成する。なお、第３の実施例と同様に、シールリング２０ｂは、チップ周縁部ｄにおけるＳＯＧ膜の残留領域の上部を覆うように形成することが好ましい。
【０１１８】
基板全面にパッシベーション膜９が形成される。パッシベーション膜９を選択的にエッチングし、スクライブ領域Ｓの半導体基板１の表面を露出させる。また、ボンディングパッドの窓開けを行う。この後の工程は、第１の実施例の場合と同様に行えばよい。
【０１１９】
第４の実施例の場合も、予備領域ｃ上に広域のＳＯＧ膜が残留しないので層間絶縁層中でのクラック発生が抑制される。また、第３の実施例と同様に、シールリング２０ｂはチップ周縁部ｄの積層の端部の段差を連続的に覆うとともに、ＳＯＧ膜残留領域の上部を覆うように形成されており、ＳＯＧ膜とＣＶＤ絶縁膜との間の応力を緩和する効果が期待できる。
【０１２０】
第１〜第４の実施例に説明したように、チップ周縁部ｄに上層配線層のみでシールリングを形成すれば、予備領域ｃ上における層間絶縁層中のＳＯＧ膜残留を少なくすることができ、ここでのクラック発生を抑制できる。
【０１２１】
なお、第３、第４の実施例に示したように、チップ全周縁部ｄに、このシールリング構造を形成すれば、より確実にクラック発生を抑制できる。また、第３、第４の実施例に説明したように、チップ周縁部ｄの層間絶縁層にＳＯＧ膜が一部残留していても、層間絶縁層にビアホールを形成する際、同時にチップ周縁部ｄの層間絶縁層の外縁を一部エッチング除去し、残留ＳＯＧ膜の量を減らすとともに、ＳＯＧ膜が残留する領域の上部、および層間絶縁層の端部の側端面を被覆するようにシールリングを形成すれば、チップ周縁部ｄに残留するＳＯＧ膜に起因するクラックの発生も抑制できる。
【０１２２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【図面の簡単な説明】
【０１２３】
【図１】第１の実施例の半導体装置のシールリング構造を説明する為のボンディングパッド形成領域からスクライブ領域に至るチップの断面図およびチップ端角領域Ｃｃとチップ端辺央領域Ｅｃを説明する為の図である。
【図２】第１の実施例のシールリングパターンを説明する為のチップの平面図である。
【図３】第１の実施例の半導体装置の作製工程を説明する為の作製過程におけるボンディングパッド形成領域からスクライブ領域に至るチップの断面図である。
【図４】第１の実施例の半導体装置の作製工程を説明する為の作製過程におけるボンディングパッド形成領域からスクライブ領域に至るチップの断面図である。
【図５】第１の実施例の半導体装置の作製工程を説明する為の作製過程におけるボンディングパッド形成領域からスクライブ領域に至るチップの断面図である。
【図６】第２の実施例を説明するチップの断面図である。
【図７】第３の実施例の半導体装置の作製工程を説明する為の作製過程におけるボンディングパッド形成領域からスクライブ領域に至るチップの断面図である。
【図８】第３の実施例の半導体装置の作製工程を説明する為の作製過程におけるボンディングパッド形成領域からスクライブ領域に至るチップの断面図である。
【図９】第４の実施例の半導体装置の作製工程を説明する為の作製過程におけるボンディングパッド形成領域からスクライブ領域に至るチップの断面図である。
【図１０】第４の実施例の半導体装置の作製工程を説明する為の作製過程におけるボンディングパッド形成領域からスクライブ領域に至るチップの断面図である。
【図１１】チップ上の各領域を説明する為の図である。
【図１２】従来の半導体チップのボンディングパッド形成領域からスクライブ領域に至る断面図である。
【図１３】従来のシールリング作製工程の問題を説明する為の作製過程のボンディングパッド形成領域からスクライブ領域に至るチップの断面図である。
【符号の説明】
【０１２４】
１・・・半導体基板、２・・・フィールド酸化膜、３、２５・・・層間絶縁膜、４・・・配線層、５、７、２２、２４・・・ＣＶＤ絶縁膜、６、２３・・・ＳＯＧ膜、４ａ、８ａ、２０ａ・・・配線パターン、４ｂ、８ｂ、２０ｂ、・・・シールリング、９・・・パッシベーション膜。
【図１】
2005277437.tif 000003
【図２】
2005277437.tif 000004
【図３】
2005277437.tif 000005
【図４】
2005277437.tif 000006
【図５】
2005277437.tif 000007
【図６】
2005277437.tif 000008
【図７】
2005277437.tif 000009
【図８】
2005277437.tif 000010
【図９】
2005277437.tif 000011
【図１０】
2005277437.tif 000012
【図１１】
2005277437.tif 000013
【図１２】
2005277437.tif 000014
【図１３】
2005277437.tif 000015