(57)【要約】【課題】有機薄膜トランジスタ回路構造や、画素の制御信号や部品の比較的少ないアクティブ駆動の多画素表示装置や、表示装置の連結方法が提案されているが、薄型高精細で大画面の表示装置を実現するにはどの提案も十分とは言い難い。【解決手段】導電層が露出する開口の開いたカバーレイ上に導電パターンが形成された基板を用い、開口部に液状材料を塗布し、集積度が高い有機薄膜トランジスタ回路を形成する。  発光素子に直列に接続するトランジスタのゲート・ソース間のコンデンサで駆動電流を保持するアクティブ駆動の多画素表示装置において、ＭＩＭ素子やスレッシュ電圧の高いトランジスタの使用や、回路構成により、画素毎の制御信号や部品を削減する。  更に、個別の表示装置を階層的に接続し、相対的な位置情報を基に、表示データを分配していくことで、複合表示装置を構成する。  以上の発明を組み合わせることで、薄型高精細で大画面の表示装置を実現する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
基板と半導体層と絶縁体層とゲート電極とドレイン電極から成る薄膜トランジスタにおいて、前記基板は、絶縁シートとソース電極と絶縁部材から成り、前記絶縁シート上にソース電極が形成され、前記絶縁部材が覆い、前記絶縁部材には、前記ソース電極が露出する開口部を有し、前記開口部は、第１の略円形部と第２の略円形部と、前記第１、第２の略円形部を接続したくびれ部を有し、半導体層を少なくともくびれ部上に形成し、ドレイン電極を、第１の略円形部とくびれ部にかけて形成し、ドレイン電極の外周の一部がくびれ部上に位置し、前記絶縁層を第２の略円形部とくびれ部上に形成し、ゲート電極を少なくともくびれ部上に形成したことを特徴とする薄膜トランジスタ回路。
【請求項２】
基板と半導体層と絶縁体層とソース電極とゲート電極から成る薄膜トランジスタにおいて、前記基板は、絶縁シートと第1のドレイン電極と第2のドレイン電極と絶縁部材から成り、前記絶縁シート上に第1、第2のドレイン電極が形成され、前記絶縁部材が覆い、前記絶縁部材は、第1、第2のドレイン電極が露出する開口部を有し、前記開口部の中央で、第1、第2のドレイン電極が対面し、対面部付近では、第1、第2のドレイン電極が、幅が平行な直線状に露出し、第1、第2のドレイン電極間の間隔を充分開けるか、又は、前記対面部上に第２の絶縁体層を形成し、更に、前記半導体層で第1、第2のドレイン電極を覆い、その上に、第1の絶縁体層よりも大きく、且つ、前記半導体層よりも小さく、略円形状のソース電極を形成し、更に、ソース電極よりも大きな第１の絶縁体層、ソース電極よりも大きく、且つ、第1の絶縁体層よりも小さなゲート電極を形成し、第1のドレイン電極とゲート電極を導通させて形成したことを特徴とする薄膜カレントミラー回路。
【請求項３】
行制御手段からの複数の行ラインと、列制御手段からの複数の列ラインと、マトリックス状に配置された複数の画素からなる表示装置において、複数の画素は、それぞれ、発光素子とトランジスタとコンデンサと電圧発生素子からなり、前記発光素子と前記トランジスタは直列に接続し、前記コンデンサは前記トランジスタのゲートとソース間に接続され、前記電圧発生素子は前記トランジスタのゲートとドレインに接続され、前記電圧発生素子は、ＭＩＭ素子、又は、バリスタであり、行方向に複数の画素の一端が並列に行ラインに接続し、列方向に複数の画素の他の一端が並列に列ラインに接続し、行制御手段は、行ラインへの定電流、又は、定電圧の出力手段を含み、列制御手段は、列ラインへの定電圧の出力手段を含み、  画素の発光素子に逆バイアスがかかるように行ラインと列ラインから定電圧を出力する第１のステップと、選択した列の画素に設定する定電流を行ラインから出力し、選択した列と他の列で異なる定電圧を出力する第２のステップと、画素の発光素子に順バイアスがかかるように行ラインと列ラインから定電圧を出力する第３のステップにより制御することを特徴とする表示装置
【請求項４】
行制御手段からの複数の行ラインと、列制御手段からの複数の列ラインと、マトリックス状に配置された複数の画素からなる表示装置において、行制御手段は、設定に応じた電流値の電流を行ラインから出力し、行ラインに行方向の複数の画素が接続し、複数の画素の各画素は、それぞれ、発光素子と、第１、第２のトランジスタとコンデンサからなり、前記発光素子と第１のトランジスタは直列に接続し、前記コンデンサは第１のトランジスタのゲートとソース間に接続され、第２のトランジスタは、第１のトランジスタのゲートにソース、ドレインにドレインが接続され、列方向に複数の画素の第２のトランジスタのゲートが列ラインに接続し、使用時の最小駆動電流時の発光素子電圧とトランジスタのスレッシュ電圧を足した電圧が、使用時の最大駆動電流時の発光素子電圧とトランジスタのソース−ドレイン間電圧を足した電圧よりも大きいことを特徴とする表示装置。
【請求項５】
表示制御手段と、出力信号シフト手段と、複数の画素からなる表示装置において、表示制御手段は、設定に応じた設定電流を電流伝達ラインに出力する設定電流出力手段を含み、
前記出力信号シフト手段は、複数の出力端子を有し、前記複数の出力端子の出力値を順次シフトする手段であり、各画素は直列に接続された発光素子と駆動電流ラッチ回路と第３のトランジスタを含み、前記駆動電流ラッチ回路は、第１のトランジスタと、第１のトランジスタのゲートとソースに接続された第１のコンデンサと、第１のトランジスタのゲートとドレイン間をスイッチングし、前記出力信号シフト手段の出力でゲートが接続される第２のトランジスタからなり、第３のトランジスタは前記出力信号シフト手段の出力でゲートが制御され、前記発光素子の両端をスイッチングし、複数の画素は並列に接続し、並列に接続した一端が前記電流伝達ラインに接続していることを特徴とする表示装置。
【請求項６】
行制御手段からの複数の行ラインと、複数の列ラインと、列制御手段からの複数の画素制御ラインと、マトリックス状に配置された複数の画素と、複数のスイッチング回路からなる表示装置において、各画素は直列に接続した発光素子と駆動電流ラッチ回路を含み、前記駆動電流ラッチ回路は第１のトランジスタと、第１のトランジスタのゲートとソース間に接続された第１のコンデンサと、第１のトランジスタのゲートとドレイン間をスイッチングする第２のトランジスタからなり、前記画素の一端は行方向に並列に行ラインに接続し、前記画素の他の一端は列方向に並列に列ラインに接続し、列ラインはそれぞれ、前記スイッチング回路を介して、電源、又は、グランドに接続し、前記スイッチング回路は前記列制御手段で制御され、列方向の複数の画素の第２のトランジスタのゲートが、前記画素制御ラインに接続されることを特徴とする表示装置。
【請求項７】
複数の個別表示装置を連結した複合表示装置において、個別表示装置は、少なくとも１つの受信手段と、複数の送信手段と、送信データ加工手段と、表示制御手段と、複数の発光素子を含み、前記送信手段は、他の個別表示装置の受信手段と連結可能であり、送信手段で連結する個別表示装置の連結位置を示す相対的位置情報と、前記個別表示装置内の複数の発光素子の制御データを組み合わせた個別表示データを、送信手段で連結する全ての個別表示装置分含む複合表示データを、送信手段を介して送信し、前記送信データを受信した個別表示装置は、受信した前記複合表示データをもとに、前記送信データ加工手段で、その個別表示装置の送信手段から見た相対的位置情報に置き換えて新たな複合表示データを作成し、その送信手段から連結する個別表示装置に、その新たな複合表示データを送信することを特徴とする複合表示装置。
【請求項８】
特許請求項第１項記載のトランジスタ回路、又は、且つ、特許請求項第２項記載のカレントミラー回路を用いて、特許請求項第３項から第６項記載の内の少なくとも１種類の表示装置を構成し、前記表示装置を個別表示装置として、特許請求項第７項記載の複合表示装置を構成したことを特徴とする複合表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、薄膜トランジスタ回路構造、及び、アクティブ型の多画素表示装置、及び、表示装置の連結に関する。
【背景技術】
【０００２】
電流駆動型発光素子には、ＬＥＤと有機ＥＬがあるが、近年、青色や白色発光ＬＥＤが量産され、屋外の大型スクリーン表示装置にＬＥＤが用いられている。又、輝度や寿命の向上により、小型の表示装置に有機ＥＬが用いられている。ＬＣＤとは異なり、自発光なので、視認性に優れている。現状では、大画面ではあるが厚みの厚い屋外用大型スクリーンや、薄型高精細ではあるが小型の携帯電話の表示や、小型テレビ程度の大きさの有機ＥＬ表示装置への使用はあるが、電流駆動型発光素子を用いた薄く、高精細で大画面の表示装置は実現されているとは言い難い。
【０００３】
解決方法としては、３つのことが考えられる。１つ目は、薄型で中規模の面積に適している薄膜有機回路の利用である。特に、インクジエットプリンタの様な、真空装置を使わない方法で、有機ＥＬや周辺回路を形成することができれば、ディスクリート部品を使う場合に較べて、確実に薄くすることができるだけでなく、コストも抑えることが出来る。勿論、制御信号や回路素子が多ければ、発光部の面積が小さくなったり、画素が減ったり、画質が落ちるので、２つ目として、制御回路の工夫による画素の制御信号や回路素子の削減も必要である。生産性や歩留まりを考えると、表示装置の大きさは、小さすぎず、大きすぎず、適度な大きさが良い。従って、３つ目として、適度な大きさの表示装置を複数接続し、１つの大きな表示装置を作ることができれば良い。
これら３つの課題に関連した技術は提案されているが、それぞれ、十分に解決しているとは言い難い。
【０００４】
特開２００３−２５８２６５号に、有機半導体に適した回路構造が提案されている。
基板上に、ソース又はドレイン、半導体層、ドレイン又はソース、絶縁体層、及びゲート電極を有する薄膜トランジスタであり、該基板上の一部に該ソース又はドレインを設け、該ソース又はドレイン及び基板を該半導体層により覆い、該半導体層上であって該ソース又はドレインに対応する領域の一部にドレイン又はソースを設け、該ドレイン又はソースを絶縁体層により覆い、該絶縁体層上において該ドレイン又はソースに対応する領域のうち、該ドレイン又はソースが該ソース又はドレインと重なり合っている領域に該ゲート電極を設けたことを特徴としている薄膜トランジスタが提案されている。薄膜の厚さをソース−ドレイン電極間距離に適応することにより、極めて狭いチャネル長を高度な微細加工技術を適応しなくとも製造可能としている。
【０００５】
電流駆動型表示素子を階調発光させる方法としては、点灯、又はオンの時間をデューティ制御するスタティック方法と、電流値を画素毎にラッチさせて、ラッチさせた定電流で発光させるアクティブ方法がある。スタティック駆動で暗くするには、点灯時間を細かな分解能で制御する必要があるが、回路の応答遅れより細かな分解能で制御できないので、細かな階調表示は困難である。更に、時分割で制御するので点灯時間を長くするのは困難であり、発光輝度を上げて明るくすることになるが、明るくする為に電流を増やすと、その分、寿命が短くなるという欠点がある。表示装置は長く使う物であり、発光時間を長く出来て、寿命の長いアクティブ方法が向いている。十分寿命が長ければ、照明としても使える。
【０００６】
特開２００３−１９５８１０号において、アクティブ方式の発光制御回路が提案されている。１画素は、有機ＥＬ素子を１つ、トランジスタを３つ、コンデンサを１つ、４本の制御ライン（走査線Ｘ、信号線Ｙと電源、グランド）で構成されている。第１のトランジスタのゲートとソース間にコンデンサが接続し、ゲートとドレイン間にスイッチング用の第２のトランジスタが接続することで、電流ラッチ回路を形成する。この電流ラッチ回路は発光素子である有機ＥＬ素子と直列に接続するとともに、スイッチング用の第３のトランジスタを介して、信号線Ｘに接続する。走査線Ｘで第２、第３のトランジスタのゲートが制御される。信号線Ｘで第２、第３のトランジスタをオンし、電流ラッチ回路、第３のトランジスタ、信号線Ｙの経路で電流を流し、コンデンサに充電する。信号線Ｘで第２、第３のトランジスタをオフすると、ラッチされた電流が、電流ラッチ回路、有機ＥＬ素子の経路で流れて発光を行う。
【０００７】
特許第３４１７３２６号において、ＬＥＤ制御装置からのデータを順次転送する制御バスにより接続された複数のＬＥＤユニットを有するＬＥＤ表示装置が提案されている。各ＬＥＤユニット相互間に設けられたデータ通信機能を有する制御バスを利用し、ＬＥＤ制御装置からＬＥＤユニットを制御できるコマンドを流す。ＬＥＤユニットごとに他のＬＥＤユニットとは異なる個別の識別情報を認識、記憶させる。識別情報を利用することにより各ＬＥＤユニットに転送される表示データ、輝度補正データ、及び、各種制御データを個々に受信し点灯制御させている。
【特許文献１】特開２００３−２５８２６５号公報
【特許文献２】特開２００３−１９５８１０号公報
【特許文献３】特許第３４１７３２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
特開２００３−２５８２６５号の薄膜トランジスタは、ゲートとソースとドレインの３つの電極間に絶縁体層と半導体層を挟む構成である。実際にトランジスタを形成するのは、ゲート電極を覆う絶縁体層に接し、ソース電極、又は、ドレイン電極と半導体の境界部だけで、トランジスタを形成する。トランジスタを形成しない領域であっても、３つの電極間の短絡を絶縁体層や半導体層で防ぐ必要がある。この為、基板上にゲート電極を設けた場合、ゲート電極及び基板を絶縁体層により覆っており、基板上にソース又はドレインを設けた場合、ソース又はドレイン及び基板を半導体層により覆っている。トランジスタの形成される領域の周りに絶縁の為だけの領域が広がり、素子全体が大きくなってしまっている。トランジスタの形成される領域を上から見ると、トランジスタは対称形であり、対称なトランジスタが複数個同時に形成されており、１つ分で良いところを、複数分使っているわけであり、余分なスペースを使っている。高密度の回路形成は困難である。
【０００９】
特開２００３−１９５８１０の表示制御回路は、１画素当たり、有機ＥＬ素子を１つ、トランジスタを３つ、コンデンサを１つ、４本の制御ライン（走査線Ｘ、信号線Ｙと電源、グランド）で構成されている。画素が多くなればなるほど、１画素当たりの部品や制御ラインを減らすことの効果が大きい。複数の発光素子を用いた表示装置の高精細化や、部材費を下げたり、生産性を上げる為には、より周辺部品が少なく、制御信号の少ない回路方式が必要である。
【００１０】
特許第３４１７３２６号の複合表示装置では、ＬＥＤユニットごとに他のＬＥＤユニットとは異なる個別の識別情報を認識し記憶させ、識別情報を利用することにより各ＬＥＤユニットに各種データを転送し点灯制御している。識別信号は、送られてきたデータが、自分宛のものかどうかを判断する為のものである。自分へのデータを受け取り、残りのデータを後段のＬＥＤユニットに送るだけであり、単純にＬＥＤユニットが一列に連結し、送信先が１つの時にのみ成り立つ方法である。個別の表示装置を２次元的に組み合わせて、一体的な表示装置を作ろうとすると、送り先が複数になるので、送り先を判断する方法が必要である。
【課題を解決するための手段】
【００１１】
基板に液状ポリマーを塗布して形成できる集積度の高い薄膜トランジスタ回路構造、及び、画素を構成する部品点数や制御信号の少ないアクティブ駆動の多画素表示装置、及び、表示装置の階層的な連結構成により、薄型高精細で大画面の表示装置を実現する。
【発明の効果】
【００１２】
基板に液状ポリマーを塗布して集積度の高い薄膜トランジスタ回路を形成することができ、表示装置の高集積化だけでなく、あらゆる有機トランジスタ回路の高集積化に役立つ。画素を構成する部品点数や制御信号の少ないアクティブ駆動の多画素表示装置は、有機ＥＬだけでなく、ＬＥＤ等の電流駆動型発光素子を用いた表示装置の高精細化やコストダウンに有効である。表示装置の階層的な連結構成は、電流駆動型素子はもとより、電圧駆動型素子を用いた表示装置の連結にも有効であり、表示装置全体を容易に大きくすることができる。
これら大きく３種類の技術は個々の技術としても充分有効ではあるが、組み合わせることにより、薄型高精細で大画面の表示装置の実現を容易にする。
【発明を実施するための最良の形態】
【００１３】
本発明の課題を解決するための手段については、下記の通りである。
図１に第１の発明の概念図を示す。基板１上に形成される薄膜トランジスタ回路である。前記基板１は、絶縁シート２上に、発光素子電極層３、発光層４、ソース電極５を形成し、絶縁部材６で覆ったものであり、絶縁部材６上には第１の導電パターン７と第２の導電パターン８が形成され、絶縁部材６にはソース電極５の一部が露出する開口部９がある。開口部９は、第１の略円形部１０と第２の略円形部１２と、前記第１、第２の略円形部を接続した個所であるくびれ部１１を有する。この開口９上に各種薄膜を形成して回路を構成する。半導体層１３を少なくともくびれ部１１上に形成する。ドレイン電極１４を、第１の略円形部とくびれ部にかけて形成し、その外周の一部がくびれ部上に位置させる。ソース電極５とドレイン電極の短絡を防ぐ為に、半導体層１３で第１の略円形部１０を覆っても良いし、第１の略円形部の下のソース電極をなくしても良いし、絶縁部材６で第１の略円形部１０を覆っても良い。絶縁体層１５を第２の略円形部１２とくびれ部１１上に形成し、ゲート電極１６を少なくともくびれ部１１上に形成する。
【００１４】
くびれ部１１上で、ゲート電極１６は、絶縁体層１５を介して、ドレイン電極１４と半導体層１３に接する。半導体層１３の下にはソース電極５がある。ゲート電極１６に印可された電圧で、半導体層１３が導通し、ドレイン電極１４とソース電極５の間で電流が流れる。半導体層１３がＮ型の時は、Ｎ型トランジスタで、半導体層がＰ型の時は、Ｐ型トランジスタを形成する。くびれ部の上下の幅を平行にすれば、ドレイン電極の位置が多少左右にずれても、くびれ部内にあれば、トランジスタの面積は変わらない。ドレイン電極の位置が上下にずれると、くびれ部上にあるドレイン電極の外周の長さが多少変わり、トランジスタの面積も変わるが、幅が同じなので、大きくは変化しない。
【００１５】
絶縁体層１５、及び、半導体層１３の厚みを加減することで、トランジスタのスレッシュ電圧を加減する。開口部９上でトランジスタの形成が行われ、開口部９の側壁が、半導体層１３や、ドレイン電極１４、絶縁体層１５、ゲート電極１６が広がるのを防ぐので、素子の大きさを小さくすることが出来る。第１の略円形部９上にドレイン電極が露出し、絶縁部材６上の第１の導電パターン７と接続する。同様に、第2の略円形部１２上にゲート電極１６が露出しており、絶縁部材６上の第２の導電パターン８に接続する。ドレイン電極やゲート電極自体を大きくして、導電パターンに被せても良いし、導電部材を塗布して接続しても良い。
【００１６】
半導体層、ドレイン層、絶縁体層、ゲート層の材料は特に限定はしないが、溶媒に溶かした高分子の有機材料を用いることで、インクジェット等により、液状の材料を直接噴射させて、形成することができる。噴射された材料は、円状、又は、楕円状に広がり、略円形の開口に適した塗布が行える。溶媒に溶かした高分子有機材料の開発は現在、盛んであり、半導体ポリマー（Ｆ８Ｔ２）のキシレン溶液や、導電性ポリマー（ＰＥＤＯＴ）のＰＳＳ水系分散液や、絶縁体ポリマー（ＰＶＰ）のイソプロピルアルコール溶液等が知られている。今後、新たに開発される材料も含めて、適宜選んで使用する。スピンコートで形成しても構わない。
【００１７】
絶縁シート２への発光素子電極層３やソース電極５や第1、第2導電パターン７、８の形成は、通常の電子回路基板と同様に、銅箔をフォトエッチングで形成しても良いし、金等を真空蒸着しても良い。絶縁部材６は、ポリミド等をフォトエッチング等で複数の開口が開くように形成する。フォトマスク等を用いれば、精度良く、且つ、基板全体を一度に形成できる。発光層４は、１層でも良いし、正孔輸送層等を含めた多層構成でも良い。基板自体に予め、ソース電極５と導電パターン７、８が形成されているので、基板に電子回路を形成する工程は、液状ポリマーの塗布だけでよい。真空装置等も不要であり、インクジェットプリンターのような簡単な装置で作製できる。複雑な回路を形成する場合、絶縁部材６と導電パターン７、８を積層にしても良い。
【００１８】
図２に第２の発明の概念図を示す。薄膜カレントミラー回路である。
基板と第２の絶縁体層２２と半導体層２３とソース電極２４と第１の絶縁体層２６とゲート電極２５から成る薄膜カレントミラーにおいて、前記基板は、絶縁シート１７と第1のドレイン電極１８と第2のドレイン電極１９と絶縁部材２０から成り、前記絶縁シート１７上に第1、第2のドレイン電極２７、２８が形成され、前記絶縁部材２０が覆い、前記絶縁部材２０には、第1、第2のドレイン電極１８、１９が露出する開口部２１を有する。
【００１９】
前記開口部２１の中央で、第1、第2のドレイン電極１８、１９が対面し、対面部付近では、第1、第2のドレイン電極１８、１９上に前記開口部２１の幅が平行に形成され、対面部付近では、第1、第2のドレイン電極が、幅が平行な直線状に露出する。第1、第2のドレイン電極１８、１９間の間隔を充分開けるか、又は、前記対面部上に第２の絶縁体層２２を形成し、第1、第2のドレイン電極１８、１９を確実に分離する。更に、前記半導体層で第1、第2のドレイン電極を覆い、その上に、第1の絶縁体層よりも大きくて、前記半導体層よりも小さく、略円形状のソース電極を形成する。ソース電極の外周の一部は第1のドレイン電極上であり、他の一部は第2のドレイン電極上になる。第1、第2のドレイン電極は平行であり、ソース電極が略円形状なので、ソース電極の外周で、第1、第2のドレイン電極上の領域は、対称形となる。
【００２０】
ソース電極上に、ソース電極よりも大きな第１の絶縁体層、ソース電極よりも大きく、第1の絶縁体層よりも小さなゲート電極を形成する。ゲート電極２５と第1の導電パターン２７間を接続する。ゲート電極２５を楕円に伸ばして接続しても良いし、導電体層を追加しても良い。同様に、ソース電極２４と第２の導電パターン２８間を接続する。ソース電極２４を、第1、第2のドレイン電極上以外の方向に楕円に伸ばして接続しても良いし、導電体層を追加しても良い。更に、第1のドレイン電極とゲート電極を接続する。ゲート電極２５を大きくして、第1のドレイン電極に重ねても良いし、ゲート電極２５と第1の導電パターン２７が接続しているので、第1のドレイン電極１８と第1の導電パターン２７間に導電体層を追加して接続しても良い。
【００２１】
第1のドレイン電極１８上で、ソース電極２４の外周が重なる領域では、ゲート電極２５が、第1の絶縁体層２５を介して、ソース電極２４と半導体層２３に接し、半導体層２３の下に第1のドレイン電極１８があるので、ゲート電極２５で、半導体層２３の導通を制御可能であり、トランジスタを形成する。同様に、  第２のドレイン電極１９上で、ソース電極２４の外周が重なる領域では、ゲート電極２５が、第1の絶縁体層２５を介して、ソース電極２４と半導体２３に接し、半導体層２３の下に第２のドレイン電極１９があるので、ゲート電極２５で、半導体層２３の導通を制御可能であり、トランジスタを形成する。２つのトランジスタのゲート電極、絶縁体層、ソース電極、半導体層は同一であり、ドレイン電極は同等であり、形状が対称である。従って、特性のほぼ等しいトランジスタが形成される。一方のトランジスタのゲート電極とドレイン電極を接続することで、カレントミラー回路が形成される。半導体層２３をＮ型にすればＮ型のカレントミラーであり、Ｐ型にすればＰ型のカレントミラーとなる。
【００２２】
基板はフォトエッチング等で容易に形成できる。基板上の回路の形成は、溶媒に溶かした半導体ポリマーや、導電性ポリマーや、絶縁体ポリマーを使用することでインクジェットプリンターのような照射型の装置で塗布できる。ソース電極は円状に形成する必要があるが、インクジェットで塗布すれば、容易に円状に形成できる。スピンコートや、オフセット印刷で形成しても構わない。
【００２３】
図３ａ）に第３の発明の回路図、ｂ）にフローを示す。
行制御手段２９からの複数の行ラインＰ４、Ｐ５、Ｐ６と、列制御手段３０からの複数の列ラインＰ１、Ｐ２、Ｐ３と、マトリックス状に配置された複数の画素３１、３２、３３からなる表示装置である。
複数の画素３１、３２、３３は、それぞれ、発光素子ＬＥＤ１、２、３とトランジスタＴｒ１、２、３とコンデンサＣ１、２、３と電圧発生素子ＭＩＭ１、２、３からなり、前記発光素子ＬＥＤ１、２、３と前記トランジスタＴｒ１、２、３は直列に接続し、前記コンデンサＣ１、２、３は前記トランジスタＴｒ１、２、３のゲートとソース間に接続され、前記電圧発生素子ＭＩＭ１、２、３は前記トランジスタＴｒ１、２、３のゲートとドレインに接続され、前記電圧発生素子ＭＩＭ１、２、３は、ＭＩＭ素子、又は、バリスタである。ＭＩＭ(Metal Insulator Metal)素子は金属・絶縁体層・金属の構造をもつダイオードであり、バリスタと同様で、ツェナーダイオードのカソードを接続した特性を持ち、順方向と逆方向共に、印可電圧がスレッシュ電圧よりも低い時には流れる電流がほぼゼロであり、印可電圧が高い時には電流が流れる素子である。クロムとタンタルで酸化タンタルを挟んだ構造のＭＩＭ素子が、アクティブ駆動のＬＣＤ回路のスイッチング用に使用されている。
【００２４】
行方向に複数の画素の一端が並列に行ラインに接続し、列方向に複数の画素の他の一端が並列に列ラインに接続し、行制御手段は、行ラインへの定電流、又は、定電圧の出力手段を含み、列制御手段は、列ラインへの定電圧の出力手段を含む。ラッチ電流をクリアする第１のステップと、設定電流をラッチする第２のステップと、ラッチ電流を保持し、その電流で発光を行う第３のステップで制御する。
【００２５】
第１のステップでは、画素の発光素子に逆バイアスをかけ、電圧発生素子に逆方向スレッシュ電圧以上の電圧が印可されるように行ラインと列ラインから定電圧を出力する。第２のステップでは、選択した列の画素に設定する定電流を行ラインから出力し、選択した列の画素の電圧発生素子にスレッシュ電圧以上の電圧が印可するような電圧を、選択した列に印可する。第３のステップでは、画素の発光素子に順バイアスがかかるが、電圧発生素子にはスレッシュ電圧未満の電圧しかかからない電圧を行ラインと列ラインから出力する。
【００２６】
制御フローを図２ｂ）に示す。  
１）第１のステップ（画素の消灯）
Ｓ１：行ラインよりも、列ラインの電圧を高くして、電圧発生素子に逆方向スレッシュ電圧以上電圧をかける。
・電圧発生素子に逆方向に電流が流れて、コンデンサが放電され、トランジスタのゲート電圧が負になり、電流がオフし、発光素子が消灯する。
２）第２のステップ（画素への定電流のラッチ）
Ｓ２：全ての列ラインの電圧を、行ラインの電圧付近の電圧にする。
・全ての画素の印可電圧が小さく、発光素子にスレッシュ電圧以下の電圧しか印可しないので、全ての画素は電流が流れずオフする。
Ｓ３：選択した列の画素に設定する定電流を行ラインに出力する。
Ｓ４：選択列ラインの電圧を、行ラインの電圧よりも充分低くして、電圧発生素子に順方向スレッシュ電圧以上の電圧をかける。
・選択列の電圧発生素子がオンし、行ラインからの定電流を画素のトランジスタに流す為に必要なゲート電圧が画素のコンデンサに充電される。
Ｓ５：全ての列を更新するまで、Ｓ２からＳ４を繰り返す。
・全画素に定電流が設定される。
３）第３のステップ（発光の保持）
Ｓ６：行ラインと列ライン間の電圧を、フル発光時に画素に発生する電圧付近の電圧にする。
Ｓ７：表示内容の更新時間になるまで待ち、更新時間になったら、Ｓ２の処理に移る。
・表示の更新時間になるまで、設定した電流で発光する。
以上が、表示の手順である。
【００２７】
第１のステップで、電流電圧出力手段に対して、電圧出力手段の電圧を十分高くすることで、電圧発生素子ＭＩＭ１の印可電圧が高くなり、発光素子ＬＥＤ１の逆方向リーク電流が、コンデンサＣ１、電圧発生素子ＭＩＭ１を介して流れ、コンデンサＣ１が放電される。ゲートとソース間はリーク電流しか流れないので、コンデンサＣ１の容量は非常に小さくても良い。コンデンサＣ１の容量を非常に小さくすることで、コンデンサＣ１の放電する為のステップであるステップ１の時間も非常に短くできる。トランジスタＴｒ１はゲートが絶縁されたＭＯＳ型トランジスタであれば良く、シリコン半導体トランジスタでも、有機トランジスタでも良い。
【００２８】
第２のステップで、定電流を入力する。始めはゲートのコンデンサＣ１が放電されているので、トランジスタＴｒのソース・ドレイン間はオフしており、ドレイン電圧が高い。従って、電圧発生素子ＭＩＭ１の両端電圧も高く、電流が流れることができる。ドレインの電圧は、コンデンサＣ１の電圧と電圧発生素子ＭＩＭ１の両端電圧の和で決まり、トランジスタＴｒ１は飽和領域にある。電圧発生素子ＭＩＭ１からの電流でコンデンサＣ１が充電され、ゲート電圧が上昇するので、トランジスタＴｒ１がオンしていく。入力電流に等しいソース・ドレイン電流を流すのに必要な電圧がコンデンサＣ１に充電されると、電圧発生素子ＭＩＭ１に電流が流れなくなり、トランジスタＴｒ１のドレイン電圧は、コンデンサＣ１に充電されたゲート電圧で決まる電圧まで下がる。電圧発生素子ＭＩＭ１の両端電圧が小さくなるので、電圧発生素子ＭＩＭ１はオフした状態となる。
最大発光時の発光素子ＬＥＤ１の両端電圧をＶｌｅｄｍａｘ、その時のゲート電圧をＶｇｍａｘとし、ソース・ドレイン電圧をＶｓｄｍａｘ、ＭＩＭ素子の電流が流れ始める順方向の電圧をＶｔｈｍｉｍ、とすると、第２のステップでは、Ｖｌｅｄｍａｘ＋Ｖｇｍａｘ＋Ｖｔｈｍｉｍ、以上の電圧が必要であり、電流電圧出力手段は、この電圧でも定電流を維持できる必要がある。定電流出力の基になる電圧が十分高ければ良い。
【００２９】
第３のステップで、行ラインから、第２のステップの時よりも低い定電圧を出力する。第２のステップでコンデンサＣ１には充電されており、その電圧がゲートに印可しているので、このゲート電圧に応じたソース電流が流れ、発光素子ＬＥＤが発光する。トランジスタＴｒ１は飽和領域にある。
【００３０】
この時の電圧をＶｃｎｔとすると、使用時の最大発光を可能にする為に、Ｖｃｎｔ＞Ｖｌｅｄｍａｘ＋Ｖｓｄｍａｘ、ＭＩＭ素子がオンしてはいけないので、Ｖｃｎｔ＜Ｖｌｅｄｍａｘ＋Ｖｔｈｍｉｍ、となる。２つの式より、
（式１）
Ｖｌｅｄｍａｘ＋Ｖｔｈｍｉｍ＞Ｖｃｎｔ＞Ｖｌｅｄｍａｘ＋Ｖｓｄｍａｘ
を満たす電圧にする。
ステップ２で充電した時と、ステップ３で発光している時では、ソース・ドレイン電圧は異なるが、ゲート電圧は同じで、飽和領域なので、ほぼ等しい電流が流れる。
又、ＭＩＭ素子等の電圧発生素子自体の寄生容量はゲート・ソース間のコンデンサの容量に比べて小さくする。面積の小型化や、電極間の距離や材質により行う。コンデンサに充放電するだけの電流が流れれば良いので、ＭＩＭ素子の面積は小さくても構わない。発光素子は１個だけでなく、複数個のＬＥＤを直列に接続しても構わない。
【００３１】
１画素当たり、発光素子が１つ、トランジスタが１つ、電圧発生素子が１つ、コンデンサが１つ、制御ラインが２本（行ライン、列ライン）と非常にシンプルな構成である。
従来から知られているダイナミック駆動のマトリックスも制御ラインが行ラインと列ラインの２本であるが、ダイナミック駆動のマトリックスでは電流をラッチできないので、デューティ駆動を行っており、高輝度にするには過大な電流が必要で、低輝度にするには過度に短いデューティが必要であった。
本発明では任意の電流をラッチでき、発光時間も長くとれるので、過大な電流が不要であり、その分、劣化が少なくなり、表示装置の寿命が長くなる。
【００３２】
図４ａ）は第２の発明の概念図であり、ｂ）は制御フローである。発光素子毎に、設定した電流値をラッチさせて駆動を行うアクティブ駆動方式の表示装置である。
表示装置は、行制御手段３４と、列制御手段３５と、複数の画素３６、３７、３８からなる。行制御手段３４は、行ラインＰ１０、１１、１２に定電流、又は、定電圧を出力し、列制御手段３５は、列ラインＰ７、８、９にＨ、Ｌの信号を出力する。
各画素３６、３７、３８は、発光素子ＬＥＤ４、５、６と、直列に接続された第１のトランジスタＴｒ４、６、８と、第１のトランジスタＴｒ４、６、８のゲートとソースに接続されたコンデンサＣ４、５、６と、第１のトランジスタＴｒ４、６、８のゲートにソース、ドレインにドレインが接続された第２のトランジスタＴｒ５、７、９からなる。第２のトランジスタＴｒ５、７、９のゲートは、列ラインＰ７、８、９で制御される。行方向に複数の画素が接続し、行ラインＰ１０、１１、１２に接続する。
【００３３】
エンハンスメント型ＭＯＳトランジスタや、有機トランジスタ等の電圧駆動型のトランジスタでは、ゲート電圧が所定電圧の時、ソース・ドレイン電圧の増加に略比例してソース・ドレイン電流が増える線形領域と、それ以上、ソース・ドレイン電圧を増加させても、ソース・ドレイン電流が一定な飽和領域がある。更に、ソース・ドレイン電圧が自由な電圧をとれる場合、ゲート電圧がスレッシュ電圧以下の時はソース・ドレイン電流は流れず、スレッシュ電圧以上になると、ソース・ドレイン電圧も増加し、指数的にソース・ドレイン電流も増加する。
【００３４】
画素３６の動作を考えると、制御信号Ｐ７がＨの時には、トランジスタＴｒ５がオンし、トランジスタＴｒ４のゲート−ドレイン間がオンし、コンデンサＣ４は充放電可能になる。この状態で、外部から電流が入力すると、コンデンサＣ４に充電され、その電圧がゲート電圧となる。ゲート電圧が低いと、入力電流はソース・ドレイン間で流れきれず、コンデンサＣ４にも流れ込み、コンデンサＣ４は充電される。ゲート電圧が高いと、入力電流以上の電流がソース・ドレイン間で流れることが出来るので、コンデンサＣ４から電流が流れ出し、コンデンサＣ４は放電される。従って、線形領域と飽和領域の境目の電圧がコンデンサＣ４に充電されることになる。ゲート−ドレイン間がオンしているので、この電圧がゲート電圧であり、ソース・ドレイン電圧でもある。
【００３５】
制御信号Ｐ７がＬの時には、トランジスタＴｒ５がオフし、トランジスタＴｒ４のゲート−ドレイン間がオフし、コンデンサＣ４は充放電不可能になる。既にコンデンサＣ４に充電されている電圧がゲート電圧であり、ソース・ドレイン電圧が十分高く、飽和領域にあれば、ソース・ドレイン電流は、コンデンサＣ４を充電した時のソース・ドレイン電流となる。ソース・ドレイン電圧が低く、線形領域にあれば、その分、ソース・ドレイン電流が小さくなる。ソース・ドレイン電圧が０ならば、ソース・ドレイン電流も０になる。画素は、制御信号Ｐ７＝Ｈの時、入力電流をラッチし、Ｐ７＝Ｌの時、ラッチした電流を保持する働きがある。
【００３６】
第４の発明の回路においては、更に、発光素子の両端電圧に対して、トランジスタのスレッシュ電圧に以下の様な特性を持つトランジスタを用いる。画素３７が駆動電流を保持していて、画素３６に電流をラッチする場合を考える。
【００３７】
画素３７の両端電圧は、使用時の最大電流値で発光素子ＬＥＤ５を駆動している時に最大であり、画素の両端電圧をＶｐｉｘ、最大電流値で発光している時の発光素子の両端電圧をＶｌｅｄｍａｘ、トランジスタのソース・ドレイン電圧をＶｓｄｍａｘとすると
（式２）
Ｖｐｉｘ  ＞＝  Ｖｌｅｄｍａｘ  ＋  Ｖｓｄｍａｘ
画素３６の両端電圧は、トランジスタＴｒ４のゲート・ドレイン間がトランジスタＴｒ５でオンしているので、ソース−ドレイン電圧をＶｓｄ、ゲート−ソース電圧をＶｇｓとすると、Ｖｓｄ＝Ｖｇｓとなる。
【００３８】
トランジスタがオンし始めるゲート電圧ＶｇｓをＶｔｈとし、発光素子が発光開始する最低発光電圧をＶｌｅｄｔｈとすると、使用時の最小電流値で発光素子ＬＥＤ４を駆動している時に一番電圧が低く、
（式３）
Ｖｐｉｘ  ＝  Ｖｌｅｄｔｈ  ＋  Ｖｔｈ
【００３９】
２つの画素は行ラインＰ１０で並列に接続されており、画素３６の両端電圧と画素３７の両端電圧は等しい。式１が成り立てば、画素３７はラッチした電流での発光を保持することができ、式３が成り立てば、画素３６は使用時の最小電流値でもラッチできる。各画素は同等なので、式２と式３を同時に満たすことができれば、他の画素のラッチ電流を保持しながら、任意の画素に電流をラッチさせることが可能である。式２、式３より、
（式４）
Ｖｌｅｄｔｈ  ＋  Ｖｔｈ  ＞＝  Ｖｌｅｄｍａｘ  ＋  Ｖｓｄｍａｘ
即ち、使用時の最小駆動電流時の発光素子電圧とトランジスタのスレッシュ電圧を足した電圧が、使用時の最大駆動電流時の発光素子電圧とトランジスタのソース−ドレイン間電圧を足した電圧よりも大きければ、他の画素のラッチ電流を保持しながら、任意の画素に電流をラッチさせることが可能である。
【００４０】
発光素子は、必要な発光波長や必要な輝度、耐久性等から、発光素子の種類や大きさが決まり、その結果、最小、最大駆動時の発光素子電圧ＶｌｅｄｔｈやＶｌｅｄｍａｘも決まってしまう。又、最大電流値で発光させている時のトランジスタのソース−ドレイン電圧Ｖｓｄｍａｘは、電力ロスや発熱の原因になるので、小さな電圧にすべきである。従って、発光素子電圧ＶｌｅｄｔｈやＶｌｅｄｍａｘ、最大電流値で発光している時のトランジスタのソース−ドレイン電圧Ｖｓｄｍａｘを任意に設定することは、比較的困難である。
【００４１】
しかし、トランジスタがオンし始めるゲート電圧Ｖｔｈは、シリコン半導体トランジスタにおいても、有機トランジスタにおいても、ゲートの厚みや不純物濃度により設定可能である。ゲート電圧Ｖｔｈが大きくなっても、ゲートのコンデンサへ充放電する時にしか電流は流れないので、消費電流の増加は、僅かである。印刷法で製造し、ゲートの厚みが厚くなり、ゲート電圧Ｖｔｈが高くなりがちな有機トランジスタにも適している。発光色毎に発光素子の構造や特性が変わり、発光素子電圧ＶｌｅｄｔｈやＶｌｅｄｍａｘが変わることがあるが、ゲート電圧Ｖｔｈをその分高くすることで、全ての発光色で式４が成り立つ様にすることができる。
【００４２】
設定電流出力手段に設定する電流値は、複数の画素の合計電流であり、各画素に必要な分解能の精度が必要であり、設定電流出力手段には、画素毎の分解能と、画素数の分解能を合わせた分解能を持たせる。
【００４３】
制御フローを図４ｂ）に示す。
１）初期設定（全ての画素オフ）
Ｓ８：全ての行ラインの電流をゼロにする。
Ｓ９：全ての列ラインをＨにして、Ｌに戻す。
・全ての画素内にある第２のトランジスタがオンし、行ラインから電流が供給されないので、第1のトランジスタに流れる電流がゼロで、コンデンサＣ１、２が放電され、ラッチ電流が０になる。
２）画素を電流ラッチ
Ｓ１０：選択する画素の電流値を更新した、行方向の画素の合計電流値を行ラインに設定する。
Ｓ１１：選択した列ラインをＨにして、Ｌに戻す。
・非選択画素の制御信号はＬなので、非選択画素の電流は保持される。選択された列の画素は、電流値のラッチが可能であり、行ラインから選択する画素の電流値を更新した合計電流値が出力されるので、選択列の画素に更新した電流値が、第1のトランジスタに流れ、その電流に応じた電圧がコンデンサに充電される。
Ｓ１２：全ての列の画素を更新するまで、Ｓ１０、Ｓ１１を繰り返す。
Ｓ１３：更新周期になるまで待つ。
３）画素の電流のクリア
Ｓ１４：選択する画素の電流値をゼロにした行方向の画素の合計電流値を行ラインに設定する。
Ｓ１５：選択した列ラインをＨにして、Ｌに戻す。
・非選択画素の制御信号はＬなので、非選択画素の電流は保持される。選択された列の画素は、電流値のラッチが可能であり、行ラインから選択する画素の電流値をゼロにした合計電流値が出力されるので、選択列の画素の電流値はゼロで、第1のトランジスタに電流が流れず、コンデンサは放電される。
Ｓ１６：全ての列の画素を更新するまで、Ｓ１４、Ｓ１５を繰り返したら、Ｓ１０の処理に移る。
以上が、表示の手順である。
【００４４】
本発明では、１画素当たり、発光素子を１つ、トランジスタを２つ、コンデンサを１つ、３本の制御ライン（信号線Ｐと電源、ＧＮＤ）であり、部品、信号線共に少ない構成である。
【００４５】
図５は第５の発明で、出力信号シフト手段に接続され、発光素子毎に、設定した電流値をラッチさせて駆動を行うアクティブ駆動方式の表示装置の概念図である。表示制御手段３９と、出力信号シフト手段４１と、複数の画素４３、４４からなるからなる表示装置であり、表示制御手段３９は、設定に応じた設定電流を電流伝達ライン４２に出力する設定電流出力手段４０を含み、出力信号シフト手段４１を制御する。
【００４６】
出力信号シフト手段４１は、複数の出力端子を有し、複数の出力端子の出力値を順次シフトする手段であり、出力信号はシフトレジスタと同等である。図５では、シリアルに接続されたフリップフロップ回路Ｄ−ＦＦ１、２で示しているが、ＣＰＵのプログラムによって、出力端子の出力値を順次シフトしても良い。
【００４７】
各画素４３、４４は直列に接続された発光素子ＬＥＤ７、８と駆動電流ラッチ回路と電圧短絡回路を含む。前記駆動電流ラッチ回路は、第１のトランジスタ１０、１３と、第１のトランジスタ１０、１３のゲートとソースに接続されたコンデンサ７、８と、第１のトランジスタ１０、１３のゲートにソース、ドレインにドレインが接続され、前記フリップフロップ回路の出力でゲートが制御される第２のトランジスタ１１、１４からなる。前記電圧短絡回路は前記発光素子ＬＥＤ７、８の両端にソースとドレインが接続する第3のトランジスタＴｒ１２、１５であり、前記フリップフロップ回路Ｄ−ＦＦ１、２の出力に応じて前記発光素子ＬＥＤ７、８の両端電圧を、発光開始電圧以下に制限する。
【００４８】
複数の画素は並列に接続し、並列に接続した一端が前記電流伝達ライン４２に接続する。
設定電流出力回路の電流を０にして発光しない状態で、データ出力Ｄｏ＝Ｌにし、クロックを出力して、全てのＤフリップフロップの出力Ｑ＝Ｌに初期化する。発光しない状態で初期化できるので、フリップフロップ回路にリセット回路が無くても良い。１クロックの期間Ｄｏ＝Ｈにして、クロックＣＫからパルスを出力して、Ｄｏ＝Ｈを順次フロップフロップに伝達する。Ｄｏ＝Ｈのフリップフロップに接続された画素が選択画素であり、その画素用の電流を設定電流出力回路から出力し、電流伝達ラインを介して、選択画素に伝える。
【００４９】
画素４７が選択されている場合、画素４７の発光素子ＬＥＤ７の両端がトランジスタ１２で短絡され、更に、トランジスタＴｒ１１でトランジスタＴｒ１０のゲート−ドレイン間もオンしているので、選択画素の両端の電圧は、ほぼ、トランジスタＴｒ１０のゲート電圧だけの低い電圧になる。選択画素も非選択画素も並列に接続しているので、選択画素の両端電圧が低くなることで、非選択画素の両端電圧も低くなる。第５の発明で用いるトランジスタは、第４の発明のトランジスタとは異なり、一般的なトランジスタで、ゲート-ソース間のスレッシュ電圧は、発光素子の発光開始電圧よりも十分低い。          
【００５０】
この為、非選択画素の発光素子の電圧が発光開始電圧以下になり、電流が流れなくなる。電流伝達ラインに複数の画素が繋がっているが、非選択画素に電流が流れないので、選択画素にラッチさせたい電流だけを設定電流出力回路から出力すれば良い。クロックＣＫパルスを出力し、選択画素が画素４８に変わると、1つ前の画素４７のＤフリップフロップＤ−ＦＦ１の出力Ｑ＝Ｌとなり、トランジスタＴｒ１１、１２がオフし、電流がラッチされる。設定電流出力回路の設定電流を、新たに選択された画素４８に設定したい電流値に変える。全ての画素に電流をラッチし、フリップフロップの出力が全てＬになると、発光素子の両端を短絡するトランジスタも全てオフするので、全ての発光素子に電流が流れることが出来るようになる。設定電流駆動回路の設定を全ての画素の電流の合計値以上にする。電源に直接オンしても良い。
【００５１】
制御フローを図３ｂ）に示す。
１）初期設定
Ｓ１７：設定電流出力回路の出力電流をゼロにして、１クロックの期間Ｄｏ＝Ｌにして、画素分のクロックを出力する。
・全てのＤ−ＦＦの出力がＬになる。
２）画素に電流ラッチ
Ｓ１８：１クロックの期間Ｄｏ＝Ｈにする。
・先頭の画素１１が選択画素となる。
Ｓ１９：選択画素に設定する電流値を設定電流出力回路に設定し１クロック出力する。
・選択画素の発光素子の両端がシャントされ、電圧が低くなり、他の画素がオフし、設定電流出力回路からの電流が選択画素にラッチされる。
Ｓ２０：２）を画素分、順次繰り返す
３）発光の保持
Ｓ２１：全画素の合計電流を設定電流出力回路に設定する。
・全画素がラッチ電流で発光する。
４）表示の更新
Ｓ２２：所定の周期になるまで待つ。
Ｓ２３：設定電流出力手段の設定をゼロにしてから、処理Ｓ１８に移る。
以上が、表示の手順である。
【００５２】
図６は第６の発明で、画素が４部品３ラインからなるアクティブマトリックス駆動方式の表示装置の概念図である。行制御手段４５からの複数の行ラインＰ１９、２０、２１と、複数の列ライン５０、５１、５２と、列制御手段４６からの複数の画素制御ラインＰ１３、１５、１７と、マトリックス状に配置された複数の画素４７、４８、４９と、複数のスイッチ手段であるトランジスタTr１６、１７、１８からなる表示装置において、各画素は直列に接続した発光素子LED９、１０、１１と駆動電流ラッチ回路を含み、前記駆動電流ラッチ回路は第１のトランジスタTr１９、２１、２３と、第１のトランジスタTr１９、２１、２３のゲートとソース間に接続されたコンデンサＣ９、１０、１１と、第１のトランジスタTr１９、２１、２３のゲートとドレイン間をスイッチングする第２のトランジスタTr２０、２２、２４からなり、前記画素の一端は行方向に並列に行ラインＰ１９、２０、２１に接続し、前記画素の他の一端は列方向に並列に列ライン５０、５１、５２に接続し、列ライン５０、５１、５２はそれぞれ、前記スイッチング回路Ｔｒ１６、１７、１８を介してグランドに接続し、前記スイッチング回路Ｔｒ１６、１７、１８は前記列制御手段の制御信号Ｐ１４、１６、１８で制御され、列方向に並んだ複数の画素に含まれる第２のトランジスタのゲートが、前記画素制御ラインＰ１３、１５、１７に接続される。
【００５３】
各画素の外部端子は、第1のトランジスタのソース電極と、発光素子のカソード電極と、第２のトランジスタのゲート電極との３つであるが、ソース電極を行ラインとして行方向に共用し、カソード電極を列方向に共用し、ゲート電極も列方向に共用することで、画素の部品点数を削減している。
ゲート電極で電流をラッチするか、保持するかを制御し、カソード電極で電流を流すか、流さないかを制御するので、定電流を出力する行ラインに複数の列の画素が接続していても、選択した列の画素のみに電流をラッチすることができる。選択列のみ、ゲートをオンして電流を流し、非選択の画素はゲートをオフして電流を流さなければ良い。
【００５４】
制御手順を、図６ｂ）に示す。
１）初期設定（全画素をオフ）
Ｓ２４：列ラインとＧＮＤ間のスイッチング回路をオフし、全ての画素をオフする。
Ｓ２５：全ての画素制御ラインをＬとして、全ての画素を電流ラッチ可能にする。
・画素への電流がオフしているので、コンデンサＣ９、１０、１１が放電される。
２）画素に電流をラッチ
Ｓ２６：全ての画素制御ラインをＨにして、全画素を電流保持状態にする。
Ｓ２７：全ての列ラインとＧＮＤ間のスイッチング回路をオフし、全ての画素をオフする。
Ｓ２８：全ての行ラインに選択する列の画素に設定する電流値を設定する。
Ｓ２９：選択した列ラインとＧＮＤ間のスイッチング回路をオンする。
Ｓ３０：選択した画素制御ラインをＬとして、選択した列の画素を電流ラッチ可能にする。
・選択した列の画素に電流が流れ、電流ラッチ回路のコンデンサに、設定電流に応じた電圧が充電される。
Ｓ３１：Ｓ２６からＳ３０を繰り返して全ての列に電流をラッチする。
３）点灯の保持
Ｓ３２：全ての画素制御ラインをＨにして、全画素を電流保持状態にする。
Ｓ３３：全ての行ラインに、それぞれの行に接続された画素の合計電流を設定する。
Ｓ３４：全ての列ラインとＧＮＤ間のスイッチング回路をオンし、全ての画素をオンする。
Ｓ３５：所定の周期になるまで待ち、Ｓ２６の処理に移る。
以上が、表示の手順である。
【００５５】
行ラインは、各画素に電流をラッチさせる時には、精度が必要であるが、全画素を発光させる時には、１行分の合計電流以上の電流を流せれば良く、精度は必要ない。電源に短絡しても良い。１画素当たり、発光素子が１つ、トランジスタが２つ、コンデンサが１つ、制御ラインが3本（行ライン、列ライン、ＧＮＤ側ライン）であり、回路も簡単で、制御も容易である。
【００５６】
図７に複数の発光素子を有する個別表示装置を複数連結した、複合表示装置の概念図と通信データを示す。複数の個別表示装置５４、６０、６６を連結した複合表示装置であり、個別表示装置５４、６０、６６は、それぞれ同等の構成からなる。それぞれ、受信手段５６、６２、６８と、第１の送信手段５９、６５、７１と、第２の送信手段５８、６４、７０と、送信データ加工手段５７、６３、６９と、複数の発光素子５５、６１、６７を含む。第１の個別表示装置５４内にある第１の送信手段５９は、第２の個別表示装置６０の受信手段６２に連結し、第２の送信手段５８は、第３の個別表示装置６６の受信手段６８に連結し、第１の個別表示装置５４内の受信手段５６には、表示制御手段７２内の送信手段７３が連結することで、複合表示装置５３を構成する。
【００５７】
送信手段が送信する複合表示データを７４に示す。送信手段で連結する個別表示装置の連結位置を示す相対的位置情報と、その個別表示装置用の表示データを、送信手段で順次連結する全ての個別表示装置分含んだ複合表示データを送信する。送信データを受信した個別表示装置の送信データ加工手段では、受信した複合表示データから自分用の表示データを受け取り、更に、その個別表示装置の各送信手段から見た相対的位置情報に置き換えて新たな複合表示データを作成し、各送信手段から出力する。
全ての表示装置に接続するような通信専用のバスがなく、個別表示装置同士が直接接続するので、構成が簡単である。複数の個別表示装置を複数接続することができるので、直線状だけでなく、面状に複合表示装置を構成することができ、大画面の表示装置を容易に実現できる。
【実施例】
【００５８】
以下、図面を参照しながら本発明について説明する。図８はＮ型薄膜トランジスタであり、ａ）に基板の上面図と断面図、ｂ）に液状ポリマーの塗布図、ｃ）に断面図、ｄ）に等価回路を示す。
【００５９】
図８ａ）、ｃ）に示す様に、絶縁シート８０上に、導電体層７９、絶縁部材７８、導電パターン８６が設けられている。絶縁部材７８には、略円形部７５、７７が２つ接続し、くびれ部７６のある開口部があり、導電体層７９が露出している。絶縁シートは、ポリミド樹脂シートやガラスエポキシシートや、紙フェノールやガラス板等の絶縁性のシートである。導電体層７９は銅箔や金等の金属や、有機導電体層である。
【００６０】
フォトエッチングで銅箔を形成しても良いし、金属を真空蒸着しても良いし、化学処理で有機導電体層を形成しても良い。全面に形成、又は、回路に応じた形状で形成する。制御回路やＧＮＤに接続する表示部であれば、一面をベタにし、マトリックス表示部の行ラインや列ラインであれば、複数のライン状に形成する。導電パターン８６も作製する回路に応じて、同様に作製する。
【００６１】
図８ａ）の基板上に液状ポリマーを塗布してＮ型薄膜トランジスタを形成する。  Ｎ型半導体層８４を、右側の略円形部から中央のくびれ部に形成する。Ｎ型半導体層８４上に、ドレイン電極８５を、右側の略円形部からくびれ部にかけて、外周の一部がくびれ部上になるように塗布する。絶縁体層８１を左の略円形部とくびれ部に形成する。ゲート電極８２を左の略円形部からくびれ部にかけて形成する。くびれ部のドレイン電極の境界付近８３に、ソース電極（導電体層）７９、Ｎ型半導体層８４、ドレイン電極８５、絶縁体層８１、ゲート電極８２が重なり、ｄ）のＮＭＯＳトランジスタＴｒ２５を形成する。トランジスタＴｒ２５の幅はくびれ部７６の幅で確保され、ドレイン電極８５の位置が左右にずれても、くびれ部７６の範囲にあれば、変化しない。ドレイン電極８５の位置が上下にずれる場合や、大きさが変わる場合は、その分、トランジスタＴｒ２５の幅は変化するが、直線に近い部分であり、それ程、大きな変化にはならない。
【００６２】
開口部の側壁で液状ポリマーが広がるのを防ぐだけでなく、絶縁部材上に導電パターンが形成されているので、無駄なスペースが少ない。更に、くびれ部１つに１つのトランジスタが形成され、余分にトランジスタを作ることもないので、その分、トランジスタを小型化している。
【００６３】
基板の電極自体が、ソース電極７９と電極パターン８６の２層構造であり、基板作製時点で、導電体層７９と電極パターン８６に、回路に必要な配線をしておく。図８では、ソース電極が電極層７９であり、トランジスタ作製自体が、ソース電極と周辺回路との接続も兼ねることになる。ゲート電極８１とドレイン電極８５はトランジスタ作製時点では、周辺回路と接続されていないが、素子の上面に露出しており、電極パターンと液状導電体等で容易に接続できる。ゲート電極８１であれば、上側左側下側にかけて任意の位置で接続でき、ドレイン電極８５であれば、上側右側下側にかけて任意の位置で接続できる。ゲート電極８１やドレイン電極８５を大きくする、又は、楕円に長くすることで、直接、導電パターンに接続することもできる。
【００６４】
このような基板と、素子構造を用いることで、素子自体が小型なだけでなく、液状ポリマーの塗布だけで、回路の形成が行うことができる。基板の作製には、エッチングや、真空蒸着を使った方が、導電体層や導電パターンの膜厚を厚くして、抵抗値を下げやすい。絶縁部材も液状ポリマーの境界としての機能を考えると、液状ポリマーよりも厚い方が良いので、エッチングや、真空蒸着を使った方が良い。
【００６５】
基板作製後は、エッチングや真空蒸着が不要であり、インクジェットプリンターでも作製可能である。勿論、エッチングや真空蒸着を用いても構わない。
現在、一般的に配線されたプリント基板にチップ部品を実装して、回路を形成する。図８でも配線された基板を使うが、各種液状ポリマーの塗布が、従来の部品の実装に対応する。半田付けする部品自体存在しないので、原理的に半田フリーである。
【００６６】
図９はＰ型薄膜トランジスタで、ａ）に基板の上面図と断面図、ｂ）に液状ポリマーの塗布図、ｃ）に断面図、ｄ）に等価回路を示す。
【００６７】
図８の基板に対して、図９では、導電体層９１がこの開口部の下だけであり、周辺の導電体層９３とは分離されている。それ以外は同様であり、絶縁部材９０上に、左右の略円形部８７、８９とくびれ部８８からなる開口が開いている。ソース電極でもある導電体層９１は、右の略円形部の紙面下側で導電体層９９により電極パターン１００に接続する。導電体層９１の上に、Ｐ型半導体層９７が右の略円形部とくびれ部に塗布され、ドレイン電極９８が右の略円形部とくびれ部にかけて塗布され、周辺部の一部がくびれ部上にある。絶縁増９４が左の略円形部とくびれ部と右のくびれ部の一部に塗布され、その上にゲート電極９５が左の略円形部とくびれ部に塗布される。
【００６８】
くびれ部のドレイン電極の境界付近９６に、ソース電極（導電体層）９１、Ｐ型半導体層９７、ドレイン電極９８、絶縁体層９４、ゲート電極９５が重なり、ｄ）のＰＭＯＳトランジスタＴｒ２６を形成する。くびれ部８８で幅が規制されており、安定した大きさのトランジスタが形成できる。図８と異なり、ソース電極の導電体層９１が周辺と分離しているので、周辺との接続様の導電体層９９が必要である。導電体層９９は、トランジスタを形成する左側のくびれ部以外の方向ならどこでも配置可能であり、配置の自由度は大きい。ドレイン電極と周辺の導電パターンとの接続は、くびれ部と導電体層９９以外の位置で行う。Ｐ型半導体層９７をＮ型半導体層にすれば、Ｎ型薄膜トランジスタになる。
【００６９】
図１０はカレントミラーで、ａ）に基板の上面図、ｂ）に液状ポリマーの塗布図、ｃ）に断面図、ｄ）に等価回路を示す。絶縁シート３５６上に、ドレイン電極１１７と１１８、絶縁部材３５５、導電パターン３５４が形成され、絶縁部材３５５には、開口が開いている。開口部１１５は左右の略円形部とその間のくびれ部からなる。くびれ部の左右の長さは、図８、９よりも長く、くびれ部の上下の境界１１９は平行である。開口部１１５の下には、周辺の導電体層１１６からドレイン電極１１７、１１８が分離している。ドレイン電極１１７は左の略円形部からくびれ部の中央付近まであり、ドレイン電極１１８は右の略円形部からくびれ部の中央付近まであり、くびれ部の中央で対面している。
【００７０】
くびれ部の中央部で、左右のドレイン電極１１７、１１８が対面し、絶縁シート３５６が露出している箇所に絶縁体層３５０を塗布する。その上に半導体層３４６を塗布し、くびれ部全体を覆う。絶縁体層３５０よりも大きく、半導体層３４６よりも小さく、くびれ部の上に左右の境界線がくるように、ソース電極３５１が塗布される。その上に、半導体層３４６よりも大きな絶縁体層３４５が塗布され、ソース電極３５１よりも大きなゲート電極３４８が塗布される。
【００７１】
くびれ部内にある左側の円弧領域３５９の位置では、ドレイン電極１１７の上に、半導体層３４６、ソース電極３５１の境界部、絶縁体層３４５、ゲート電極３４８が重なり、トランジスタＴｒ２７を形成する。くびれ部内にある右側の円弧領域３６０の位置でも、ドレイン電極１１８の上に、半導体層３４６、ソース電極３５１の境界部、絶縁体層３４５、ゲート電極３４８が重なり、トランジスタＴｒ２８を形成する。
【００７２】
トランジスタＴｒ２９と３０を形成する層は共通である。くびれ部内で開口の上下の境界線１１９は平行であり、ソース電極３５１が円状なので、ソース電極３５１がくびれ部に対して、左右上下にずれても、２つの円弧領域３５９、３６０は鏡対称である。形状が鏡対称で、各層が共通なので、トランジスタＴｒ２７と２９の特性は等しくなる。
【００７３】
導電体層３５３が、ドレイン電極３５８と導電パターン３５４間に塗布され、それらを電気的に接続する。同様に、導電体層３４９が、ソース電極３５１と導電パターン３５２間に塗布され、それらを電気的に接続する。導電体層３４７がゲート電極３４８と導電パターン３４３間に塗布され、導電体層１２０が、ドレイン電極３５７と導電パターン３４３間に塗布され、それら３つを電気的に接続され、トランジスタＴｒ２７のゲート電極とドレイン電極が接続される。トランジスタＴｒ２７、２８のソース電極とゲート電極が共通で特性も同じなので、カレントミラーを形成することになる。
【００７４】
絶縁体層３５０がなくても、２つのドレイン電極１１７、１１８は分離されているので、カレントミラーを構成する。しかし、２つのドレイン電極１１７、１１の上に、半導体層３４６、ソース電極３５１がくることになり、ソース電極の電圧によっては、半導体層３４６が等価的に抵抗となり、２つのドレイン間を高抵抗で短絡することになりかねない。本図の様に、絶縁体層３５０を配置した方が、ドレイン電極１１７、１１８間も絶縁シート３５６と絶縁体層３５０で完全に絶縁され、ドレイン電極１１７、１１８間の間隔が狭くしても確実に絶縁性が確保できる。絶縁体層３５０を無くす場合は、ドレイン電極１１７と１１８の間隔を十分広くして、絶縁性を確保する。
【００７５】
図１１はインバーター回路で、ａ）に基板の上面図、ｂ）に液状ポリマーの塗布図、ｃ）に断面図、ｄ）に等価回路を示す。絶縁シート３５８上に、導電体層１０２、１０３、絶縁部材３５７、導電パターン３４４が形成され、絶縁部材３５７には、開口が開いている。開口部１０１は３つの略円形部と、略円形部の間に位置する２つのくびれ部からなる。導電体層１０３は、右の略円形部から中央の略円形部にかけてあり、他の領域１０２とは分離されている。
【００７６】
ソース電極でもある導電体層１０２の上に、Ｎ型半導体層１１０が、左の略円形部と左のくびれ部に塗布され、ドレイン電極１０９が、左の略円形部から左のくびれ部にかけて塗布され、ドレイン電極１０９の外周の一部が左のくびれ部上にある。ソース電極でもある導電体層１０３の上には、Ｐ型半導体３６１が右の略円形部と右のくびれ部上に塗布され、ドレイン電極３６２が、右の略円形部から右のくびれ部にかけて塗布され、ドレイン電極３６２の外周の一部が右のくびれ部上にある。絶縁体層１１１が左の略円形部から右の略円形部にかけて塗布され、ゲート電極１１２が左のくびれ部から右のくびれ部にかけて塗布される。
【００７７】
左のくびれ部では、ソース電極１０２の上に、Ｎ型半導体層１１０、ドレイン電極１０９、絶縁体層１１１、ゲート電極１１２が重なり、円弧領域１０６でＮ型トランジスタＴｒ２９を形成する。右のくびれ部では、ソース電極１０３の上に、Ｐ型半導体層３６１、ドレイン電極３６２、絶縁体層１１１、ゲート電極１１２が重なり、円弧領域１０７でＰ型トランジスタＴｒ２９を形成する。トランジスタＴｒ２９、３０でゲート電極１１２は共通である。
【００７８】
トランジスタＴｒ２９のドレイン電極１０９と導電パターン１０５の間に導電体層１０４が塗布され、トランジスタＴｒ３０のドレイン電極３６２と導電パターン１０５の間に導電体層１０８が塗布され、２つのトランジスタのドレイン電極が導通している。ゲート電極とドレイン電極が導通しているので、トランジスタＴｒ２９、３０でインバーター回路が形成される。入力であるゲート電極１１２は、導電体層１１４で導電パターン１１３に接続する。トランジスタＴｒ３０のソース電極１０３も、導電体層３４４で、電極パターン３６３に接続される。
【００７９】
絶縁体層とゲート電極を共通化したので、図８のＮ型トランジスタと図９のＰ型トランジスタを単純に導電パターンで接続するよりも小型化できる。それぞれの電極が略円形部にあるので、くびれ部以外の任意の位置に、導電パターン１０４、１１３、３６３を配置して、接続することが出来る。
【００８０】
図１２にＮＡＮＤゲートを示す。ａ）は基板の上面図であり、ｂ）は液状ポリマーの塗布図、ｃ）は断面図、ｄ）は等価回路である。絶縁部材１４４上に、５つの略円形部１２１とその間に４つのくびれ部１２２のある開口上に形成する。右側の３つの略円形部と３つのくびれ部の導電体層１２３は、他の領域の導電体層１２４から分離されている。
【００８１】
一番左のくびれ部では、ソース電極でもある導電体層１２４の上に、Ｎ型半導体層１３２、導電体層１３３、絶縁体層１２９、ゲート電極１３０が重なり、Ｎ型トランジスタＴｒ３１を形成する。左から２番目のくびれ部では、導電体層１２３の上に、Ｎ型半導体層１３２、導電体層１３３、絶縁体層１３４、ゲート電極１３５が重なり、Ｎ型トランジスタＴｒ３２を形成する。左から３番目のくびれ部では、導電体層１２３の上に、Ｐ型半導体層１３６、電源Ｖｃｃでもあるソース電極１３７、絶縁体層１３４、ゲート電極１３５が重なり、Ｐ型トランジスタＴｒ３３を形成する。左から４番目のくびれ部では、導電体層１２３の上に、Ｐ型半導体層１３６、電源Ｖｃｃでもあるソース電極１３７、絶縁体層１３８、ゲート電極１４１が重なり、Ｐ型トランジスタＴｒ３４を形成する。
【００８２】
トランジスタＴｒ３１のゲート電極１３０とトランジスタＴｒ３４のゲート電極１４１を導電体層１３１と導電パターン１４０と導電体層１３９を介して接続することで、ＮＡＮＤゲートを形成する。ＮＡＮＤゲートの１つ目の入力が導電パターン１４０である。２つ目の入力はゲート電極１３５から、導電体層１２６を介して接続する導電パターン１２６である。出力は導電体層１２３から、導電体層１４２をかいして接続する導電パターン１４３である。ソース電極（Ｖｃｃ）１３７は導電体層１２７を介して、電源パターン１２８に接続する。ＧＮＤは導電体層１２４である。略円形部とくびれ部を複数連結し、電極や半導体層、絶縁体層の兼用をすることで、全体を小さくしている。
【００８３】
以上、図８から図１２の基本的な回路であるＮ型トランジスタや、Ｐ型トランジスタ、カレントミラー、インバーター、ＮＡＮＤゲートを用いることで、通常の回路を自由に設計することが可能である。単純にＮ型トランジスタとＰ型トランジスタを接続するだけでなく、インバーターやＮＡＮＤゲートのように、略円形部の接続する数を増やして、大きさを最適化することができる。一次元に連結するだけでなく、2次元的に連結しても良い。必要な出力電流値に応じて、略円形部の大きさを変えても良い。
【００８４】
図１３は、電圧発生素子を用いたアクティブマトリックスであり、ａ）に回路図、Ｂ）にフローを示す。
各画素が２端子なので、画素部はパッシブマトリックス的な構成になる。表示装置を制御する表示制御手段１４６には、高電圧電源１４９、発光用電源１５０、放電用電源１５１、設定電流出力手段１４７が含まれる。更に、列方向のＤフリップフロップ制御用のデータＤｘ、クロックＣＫｘ、行方向のＤフリップフロップ制御用のデータＤｙ、クロックＣＫｙと、制御信号ＣＴＬ１、２、３、４を出力する。設定電流出力手段１４７は、ＤＡ回路１４８とオペアンプＯＰ１とトランジスタＴｒ４７、抵抗Ｒ１からなる。設定したデジタル値に対応するアナログ電圧を、ＤＡ回路１４８が出力し、オペアンプＯＰ１とトランジスタＴｒ４７、抵抗Ｒ１からなるエミッタフォロア回路で、電流値に変換して出力する。電流値は、アナログ電圧を抵抗Ｒ１で割った電流である。
【００８５】
このような回路を行の本数分作ると、回路規模が大きくなりすぎる。図１３では、１つの設定電流出力回路の出力を、順次、各行に伝えることで、回路を簡略化する。行ラインは、それぞれ電流電圧出力回路１５２、１５３に接続し、各行の電流電圧出力回路は、Ｄフリップフロップ３、４、トランジスタＴｒ３５から４６、コンデンサＣ１２、１３からなる。高電圧電源１４９と発光用電源１５０の電圧が入力し、行データＤｙ、行クロックＣＫｙ、制御信号ＣＴＬ２、３、４で制御される。他の行も同じ構成なので、電流電圧出力回路１５２で説明する。
【００８６】
フリップフロップＤ−ＦＦ３の負出力（Ｑ−）でトランジスタＴｒ３５、３６、３７を制御する。フリップフロップＤ−ＦＦ３の負出力（Ｑ−）＝Ｌの時に、トランジスタＴｒ３５、３６がオンする。トランジスタＴｒ３６、３７とコンデンサＣ１２で電流ラッチ回路が構成され、トランジスタＴｒ３５を介して、設定電流出力回路１４７からの設定電流が入力し、その電流に応じた電圧がコンデンサＣ１２に充電される。Ｄフリップフロップの出力がシフトし、（Ｑ−）＝Ｈになると、トランジスタＴｒ３５、３６がオフし、ラッチされた電流が保持される。
【００８７】
制御信号ＣＴＬ２＝Ｌ、ＣＴＬ３＝Ｈ、ＣＴＬ４＝Ｌの時、トランジスタＴｒ３８、４４がオンし、設定された電流が行ラインに出力される。制御信号ＣＴＬ２＝Ｈ、ＣＴＬ３＝Ｌ、ＣＴＬ４＝Ｌの時、トランジスタＴｒ３９、４５がオンし、発光用電源１５０が行ラインに接続する。制御信号ＣＴＬ２＝Ｈ、ＣＴＬ３＝Ｈ、ＣＴＬ４＝Ｈの時、トランジスタＴｒ４０、４６がオンし、ＧＮＤが行ラインに接続する。
【００８８】
列ラインは、それぞれ、ＤフリップフロップＤ−ＦＦ５、６、ＮＡＮＤ回路ＮＡＮＤ１、２、トランジスタＴｒ４８、４９、５０、５１からなり、列データ出力Ｄｘ、列クロック出力ＣＫｘ、制御信号ＣＴＬ１で制御される。
トランジスタＴｒ４９、５１のソース電極はＧＮＤに接続し、トランジスタＴｒ４８、５０のソース電極は放電用電源１５１に接続し、トランジスタＴｒ４８、４９のドレイン電極と、トランジスタＴｒ５０、５１のドレイン電極が列ラインに接続する。
【００８９】
ＣＴＬ１＝Ｈ、Ｄフリップフロップの入力＝Ｈの時は、ＮＡＮＤゲートＮＡＮＤ１、２の出力がＬとなり、トランジスタＴｒ４８、５０がオンし、放電用電源が列ラインに出力される。それ以外の時は、トランジスタＴｒ４９，５１がオンし、GNDに接続する。
【００９０】
画素１５８、１５９は、それぞれ、Ｎ型のエンハンスメント型のトランジスタＴｒ５２、５３と、トランジスタＴｒ５２、５３のゲートとソース間に接続されたコンデンサＣ１４、１５と、トランジスタＴｒ５２、５３のゲートとドレイン間に接続された電圧発生素子ＭＩＭ４、５と、トランジスタＴｒ５２、５３のソースとドレインと直列に接続された発光素子ＬＥＤ１２、１３からなる。それぞれの画素は行ラインと列ラインに接続し、マトリックスを構成する。
【００９１】
電圧発生素子は、ＭＩＭ素子、又は、バリスタであり、順方向と逆方向共に、印可電圧の絶対値がスレッシュ電圧よりも小さい時には流れる電流が略ゼロであり、印可電圧が高い時には電流が流れる素子である。電流が流れのる時には、スレッシュ電圧以上の電圧を発生する素子である。
【００９２】
画素制御は、３つのステップから成る。全ての画素の構成は同じなので、画素１５８で説明する。第１のステップでは、発光素子ＬＥＤ１２に対して逆バイアスとなる高い電圧を印可する。ＭＩＭ素子は図１４ｂ）に示すように、印可電圧がスレッシュ電圧よりも低いと電流は流れないが、スレッシュ電圧よりも電圧が高くなると電流が流れる。逆バイアス電圧が高いと発光素子ＬＥＤ１２の逆方向リーク電流が、コンデンサＣ１４、ＭＩＭ素子ＭＩＭ４の経路で流れて、コンデンサＣ１２を放電する。ＭＩＭ素子の印可電圧がスレッシュ電圧よりも小さくなると、この経路での電流が流れなくなる。ＭＩＭ素子ＭＩＭ３の両端にスレッシュ電圧以上の電圧がかかる必要があるので、トランジスタＴｒ５２は、ソースからドレイン方向に電流が流れる保護ダイオードのないトランジスタを使う。
【００９３】
第２のステップでは、定電流を入力し、その入力電流に応じた電圧を、コンデンサＣ１４に充電する。電流の流し始めは、コンデンサＣ１４の電圧がトランジスタＴｒ５２のスレッシュ電圧よりも低く、トランジスタＴｒ５２はオフしており、ＭＩＭ素子ＭＩＭ４、コンデンサＣ１４の経路で電流が流れて、コンデンサＣ１４が充電される。コンデンサＣ１４の充電電圧がトランジスタＴｒ５２のベース電圧であり、ベース電圧の上昇に応じてドレイン電流が指数的に増加する。ドレイン電流が入力されている定電流と等しくなると、全ての電流がドレイン−ソース間を流れるようになり、ＭＩＭ素子ＭＩＭ４、コンデンサＣ１４の経路の電流が止まる。ＭＩＭ素子ＭＩＭ４に電流が流れていた時は、ＭＩＭ素子ＭＩＭ４の両端電圧とコンデンサＣ１４の充電電圧の和が、ドレイン−ソース電圧であったが、ＭＩＭ素子ＭＩＭ４への電流が止まると、ドレイン−ソース電圧は、電流電圧出力手段の特性とトランジスタＴｒ５２のバランスで決まることになる。定電流が流れているので、ドレイン・ソース電圧に対してドレイン電流が略一定の飽和領域にある。
【００９４】
第３のステップでは、画素１５８への印可電圧を小さくし、コンデンサＣ１４に充電された電圧に応じた電流をトランジスタ５２が出力し、発光素子ＬＥＤ１２を駆動する。電圧を下げることで、ドレイン−ソース電圧が下がるが、図１４ａ）に示すように、ドレイン・ソース電圧に対してドレイン電流が略一定の飽和領域の電圧が印可される限りは、コンデンサＣ１２の充電電圧であるゲート電圧に応じた、略一定の電流が流れる。
【００９５】
具体的に、発光素子が青色ＬＥＤで、最大５０ｍＡで駆動する場合を考える。
ステップ１では、図１４ｂ）より、ＭＩＭ素子の逆方向のスレッシュは−４Ｖ、青色ＬＥＤは逆バイアスでリーク電流が流れるので、画素への逆バイアス電圧を−４Ｖ以下にすれば良い。コンデンサを放電するだけなので、印可時間はごく短くても良い。
【００９６】
ステップ２では、図１４ｂ）より、ＭＩＭ素子の順方向のスレッシュは４Ｖ、図１４ａ）より、５０ｍＡのドレイン電流を流すには、ゲート電圧は２Ｖ必要で、青色ＬＥＤの順方向電圧は３．５Ｖなので、画素に、４Ｖ＋２．３Ｖ＋３．５Ｖ＝９．５Ｖ以上の電圧が発生できる定電流を出力する。
【００９７】
第３のステップでは、ドレイン・ソース電圧は２Ｖあれば良く、図１４ｂ）より、青色ＬＥＤの順方向電圧は３．５Ｖなので、電流電圧出力手段５８と電圧出力手段５９間の電圧を２Ｖ＋３．５Ｖ＝５．５Ｖ程度まで下げることが出来る。以上、スレッシュ電圧以下で電流がほぼ流れないＭＩＭ素子を用いることで、入力電流値を正確にラッチし、その電流値で発光素子を駆動する２端子定電流ラッチ発光回路を実現できる。
【００９８】
電圧発生素子にバリスタを使っても良い。逆方向電圧がスレッシュ電圧以下の時のリーク電流が、ＭＩＭ素子に比べて大いので、第３のステップでリークしてコンデンサは放電され易く、ゲート電圧が下がり、トランジスタのドレイン電流が減少し易い。コンデンサの容量を大きくしたり、電流値の更新の周期を早くすることで、リーク電流の影響を小さくする。コンデンサと電圧発生素子を入れ替えて、Ｎ型トランジスタの替わりに、Ｐ型トランジスタにしても良い。
【００９９】
制御フローを図１３ｂ）に示す。  
１）初期設定（全ての画素オフ）
Ｓ３８：制御信号ＣＴＬ２＝Ｈ、ＣＴＬ３＝Ｈ、ＣＴＬ４＝Ｈとする。
・ＧＮＤが行ラインに接続する。
Ｓ３９：制御信号ＣＴＬ１＝Ｌ、列データＤｘ＝Ｈとする。
Ｓ４０：クロックＣＫｘから列の全段数分のパルスを出力する。
・Ｄフリップフロップの入力Ｄ＝Ｈの列ラインは放電用電圧１５１が接続し、放電用電圧の逆バイアスが印可する。これにより、ＭＩＭ素子の逆方向スレッシュ電圧以上の電圧が印可し、逆方向に電流が流れて、コンデンサが放電される。
・列の全段数分のパルスを出力することで、全列の画素のラッチ電流がクリアされ、Ｄフリップフロップの全入力Ｄ＝Ｌとなり、ＮＡＮＤゲートＮＡＮＤ１、２の出力がＨとなり、トランジスタＴｒ４９、５１がオンして、全ての列がＧＮＤに接続する。
２）１列目の画素を選択する。
Ｓ４１：１クロック間、列データＤｘ＝Ｌ、ＣＴＬ１＝Ｌとする。
・１列目の画素が選択されるが、ＣＴＬ１＝Ｌなので全ての列はＧＮＤに接続する。
３）設定電流出力手段に電流ラッチ
Ｓ４２：制御信号ＣＴＬ２＝Ｈ、ＣＴＬ３＝Ｌ、ＣＴＬ４＝Ｌとする。
・設定電流出力回路と行ライン間のトランジスタＴｒ３８、４４はオフする。
・トランジスタＴｒ３９、４５がオンし、発光用電源１５０の電圧が行ラインに供給される。
・ラッチした電流で全画素が発光する。ラッチ電流がゼロの画素は消灯する。
Ｓ４３：行クロックＣＫｙの１クロック分の期間だけ行データＤｙ＝Ｈとする。
Ｓ４４：選択された列の画素にラッチしたい電流を、クロックＣＫｙの出力に合わせ順次出力する。
・設定電流出力回路に、選択された列の画素にラッチしたい電流が設定されていく。
４）選択された列の画素に電流をラッチする。
Ｓ４５：制御信号ＣＴＬ３＝Ｈにする。
・行ラインがオープンになる。
Ｓ４６：制御信号ＣＴＬ１＝Ｈにする。
・Ｄフリップフロップの入力＝Ｌである列のＮＡＮＤゲートの出力がＬになり、ＮＰＮトランジスタがオンし選択された列のみＧＮＤになる。非選択列は放電用電圧である。
Ｓ４７：制御信号ＣＴＬ４＝Ｌ、ＣＴＬ２＝Ｌにする。
・設定電流出力回路から行ラインに設定された定電流が出力する。
・選択列には、電圧が（高電圧電源−ＧＮＤ）の、定電流が印可する。ＭＩＭ素子がオンし、画素に定電流が流れ、コンデンサにその電流に応じた電圧が充電される。
・非選択列には、（高電圧電源−放電用電圧）の電圧しか印可されない。
ＭＩＭ素子のスレッシュ電圧より小さいので、電流が流れず、コンデンサの電圧は維持される。
Ｓ４８：制御信号ＣＴＬ２＝Ｈ、ＣＴＬ１＝Ｌ、ＣＴＬ４＝Ｈにする。
・全ての行ラインはオープンとなり、全ての列ラインはＧＮＤに接続する。
５）全画素に電流をラッチする。
Ｓ４９：列クロックを１パルス出力する。
・次の列が選択列になる。
Ｓ５０：３）、４）、５）を列の段数分繰り返す。
・全画素に電流がラッチされる。
６）表示の更新周期まで発光
Ｓ５１：制御信号ＣＴＬ３＝Ｌとする。
・全ての行ラインが発光用電圧に接続し、列ラインがＧＮＤなので、設定電流で発光する。
８）周期的な更新
Ｓ５２：２）から７）を周期的に繰り返す。
以上が、表示の手順である。
【０１００】
１画素当たり、発光素子が１つ、トランジスタが１つ、ＭＩＭ素子が１つ、コンデンサが１つ、制御ラインが２本（行ライン、列ライン）と非常にシンプルな構成である。従来から知られているダイナミック駆動のマトリックスも制御ラインが行ラインと列ラインの２本であるが、ダイナミック駆動のマトリックスでは電流をラッチできないので、デューティ駆動を行っており、１つ１つの画素の発光時間は短く、高輝度で発光させるしかなく、大電流を流すことになり、素子の寿命を短くしてしまっていた。本発明では任意の電流をラッチでき、発光時間を長くとれるので、過大な電流が不要であり、その分、発光素子の寿命が長くすることが出来る。
【０１０１】
図１４ｃ）に、基板の開口部の上面図と、薄膜回路で作成した画素部の断面を示す。開口部１６０は、４つの略円形部と、３つのくびれ部からなる。基板は絶縁シート１７３の上に、導電体層１７２、有機ＥＬ発光層１７１、導電体層１７０、その上に開口部１６１を有する絶縁部材１６９、その上に導電パターン１６３が形成されている。図１３のマトリックスの場合、導電体層１７０が列毎にラインになった形状になる。有機ＥＬ発光層は、ここでは、１層で示しているが、発光層と正孔輸送層から成る２層でも良いし、電子輸送層と発光層と正孔輸送層から成る３層でも良い。更に、発光電圧を下げる為のバッファー層があっても良い。上側に発光させる場合は、導電体層１７０を可視域透過率の高い、インジウム錫酸化物等の透明電極ＩＴＯとし、発光素子の陰極でもある導電体層１７２には仕事関数の小さなガリウムやインジウムなどの第３属の金属や、科学的に安定で安価なマグネシウム合金を使う。
【０１０２】
導電体層１７０は高分子タイプでも、低分子タイプでも勿論構わない。この図では、フィルターが無く、発光層自体が３色である。白色発光とし、上面にカラーフィルター層を設けてもよいし、青色発光させて、上面に色変換層を形成しても良い。
【０１０３】
基板の開口部１６０に各種の液状ポリマーを塗布して、回路を形成する。全ての画素で構成は同じなので、画素１５８で考える。１番左の略円形部では、導電体層１７０の上に、高誘電率体層１６４、導電体層１６５が重なり、コンデンサＣ１４を形成する。コンデンサの容量は、誘電率に比例し、膜厚に反比例するので、高誘電率体層１６４は、高誘電率の層の替わりに、絶縁体層の厚みを薄くするだけでも良い。
【０１０４】
左から２番目のくびれ部では、導電体層１７０の上に、Ｎ型半導体層１７４、ソース電極１６１、絶縁体層１６６、導電体層１６５から成る。ソース電極１６１の周辺部の一部が、くびれ部上にあり、そこで、導電体層１６５が絶縁体層１６６を介して、Ｎ型半導体層１７４に接することで、トランジスタTr５２を形成する。１番右の略円形部では、導電体層１７０の上に、絶縁体層１７５、ソース電極１６１、ＭＩＭ層１６８、導電体層１６７が重なり、ＭＩＭ素子ＭＩＭ４を形成する。４つの略円形部の内の２つの略円形部にコンデンサとＭＩＭ素子を形成し、３つのくびれ部の内の１つのくびれ部にトランジスタを形成している。コンデンサやＭＩＭ素子を密接させて形成することで、略円形部の数を減らし小型化しても良い。回路形成部の下がそのまま、発光するので、回路が大きくなっても、発光領域の割合が減るわけではない。
【０１０５】
図１５は、高スレッシュ電圧のトランジスタを用いたマトリックス表示装置である。画素１８６、１８７、１８８の構成は図４と同様で、２つのトランジスタとコンデンサからなる駆動電流ラッチ回路と発光素子からなる。各画素の列ラインは、Ｄフリップフロップからなるシフトレジスタで制御される。設定電流出力手段１８０、１８１の出力１８２、１８３が行ラインとなる。１つの定電流出力回路１７８の出力を、シフトレジスタ等を用いて、順次、各行の設定電流出力手段に伝える。各行の設定電流出力手段はＤフリップフロップＤ−ＦＦ７、８と、トランジスタＴｒ５４から６３とコンデンサＣ１６、１７で構成される。
【０１０６】
他の行も同じ構成なので、設定電流出力手段１８０で説明する。フリップフロップＤ−ＦＦ７の出力でトランジスタＴｒ５４、５５を制御する。フリップフロップＤ−ＦＦ１５の出力Ｑ＝Ｈの時に、トランジスタＴｒ５４、５５がオンする。トランジスタＴｒ５５、５６とコンデンサＣ１６で電流ラッチ回路が構成され、トランジスタＴｒ５４を介して、定電流出力回路１７８からの設定電流が入力し、その電流に応じた電圧がコンデンサＣ１６に充電される。Ｄフリップフロップの出力がシフトし、Ｑ＝Ｌになると、トランジスタＴｒ５４、５５がオフし、ラッチされた電流が保持される。ＣＴＬ１＝Ｌとして、トランジスタＴｒ５７をオンすると、そのラッチ電流が行ラインに出力される。ＣＴＬ１＝Ｈ、ＣＴＬ２＝Ｌとすると、トランジスタＴｒ５８がオンし、発光用電源１７９の電圧が行ライン１８２に出力される。
【０１０７】
図１５では、画素側に駆動電流ラッチ回路だけで、発光素子のない擬似画素１８４、１８５を設ける。これらは、設定電流出力手段の出力電流のオフセット誤差を吸収する為のもので、全ての画素をオフしている時に、予想されるオフセット誤差の最大値の電流を設定電流出力手段に設定して、先ずこの擬似画素にラッチさせる。これらの擬似画素には、設定値からオフセット誤差分ずれた電流がラッチされる。これにより、画素に電流をラッチさせる時には、オフセット誤差のない電流を設定できる。
【０１０８】
制御フローを図１５ｂ）に示す。  
１）全ての画素オフ
Ｓ５３：制御信号ＣＴＬ１＝Ｈ、ＣＴＬ２＝Ｈとし、列クロックの１クロックの期間列側のデータＤｘ＝Ｈとし、列クロックＣＫｘから列の段数分のパルスを出力する。
・画素に電流が流れず、順次ラッチが行われるので、擬似画素、及び、全画素のラッチ電流が０になる。
２）オフセットのキャンセル
Ｓ５４：制御信号ＣＴＬ１＝Ｌ、ＣＴＬ２＝Ｈとし、列側のデータＤｘ＝Ｈとする。
・擬似画素の列を選択する。
Ｓ５５：定電流出力回路にオフセット誤差の最大値の電流に設定し、１クロック分の期間だけ行側のデータＤｙ＝Ｈとし、クロックＣＫｙから行数分のパルスを出力する。
・設定電流出力手段から、設定電流からオフセット誤差分ずれた電流が出力する。
擬似画素にこのオフセット誤差の乗った電流がラッチされる。
３）画素に電流ラッチ
Ｓ５６：列クロックＣＫｘを１パルス出力し、行クロックの１クロック分の期間だけ行側のデータＤｙ＝Ｈとする。
・擬似画素列のＱ＝Ｌになり、ラッチ電流が保持状態になると共に、後段のフリップフロップで制御される列が選択列になる。
Ｓ５７：既に選択された列と、新たに選択された列の画素を各行毎に合計した電流を、定電流出力回路から、クロックＣＫｙの出力に合わせて順次出力する。
・新たに選択された列の画素に電流がラッチされていく。
Ｓ５８：３）を列の段数分繰り返す。
・全画素に電流がラッチされる。全ての列のＱ＝Ｌとなり、全ての画素の電流は保持される。
４）表示の更新周期まで保持
Ｓ５９：制御信号ＣＴＬ１＝Ｈ、ＣＴＬ２＝Ｌとする。
・トランジスタＴｒ５７、６２がオフし、トランジスタＴｒ５８、６３がオンし、発光用電源１７９が行ライン１８２、１８３に接続する。 
Ｓ６０：表示の更新周期まで保持する。
・全画素が設定電流で発光する。
５）列毎にラッチ電流をクリアする。
Ｓ６１：列側のデータＤｘ＝Ｈとし、列クロックＣＫｘを１クロック出力し、擬似画素の次の列を選択し１クロック分の期間だけ行側のデータＤｙ＝Ｈとする。
Ｓ６２：制御信号ＣＴＬ１＝Ｌ、ＣＴＬ２＝Ｈとする。
Ｓ６３：各行毎に合計した電流から、順次選択画素の電流を引いた電流を、定電流出力回路からクロックＣＫｙの出力に合わせて順次出力する。
・選択された列の画素のラッチ電流が０にクリアされていく。
・擬似画素は、オフセット誤差の電流を保持したままである。
Ｓ６４：クロックＣＫｘをから１パルス出力する。
・擬似画素列のＱ＝Ｌになり、ラッチ電流が保持状態になると共に、後段のフリップフロップで制御される列が選択列になる。
６）全画素の更新と、周期的な更新
Ｓ６５：６）を列の段数回繰り返したら、１）に進み、次の周期の表示に移る。
・擬似画素が接続する列以外の列の画素が全てクリアされる。順次点灯させて、順次消灯させたので各列の画素の発光時間は等しい。
以上が、表示の手順である。
【０１０９】
行ラインから行毎の合計電流を供給するので、行ラインから出力する電流値は大きくなる。設定電流にオフセット誤差があると、１列目の画素にオフセット誤差を含んだ電流が設定される。１列目に発光素子を含まない擬似画素を配置することで、オフセット誤差を含んだ発光を防止できる。多少のオフセット誤差が許容されるので、設定電流出力手段の設計が容易になる。更に、１周期毎に、擬似画素でオフセット誤差をキャンセルしているので、精度が高い。毎回、設定電流出力手段に設定する電流のオフセット誤差が一定で、擬似画素のコンデンサのリークが少なければ、１周期毎に、擬似画素でオフセット誤差をキャンセルしなくても良い。
【０１１０】
本実施例では、図１６ｂ）に示すような、スレッシュ電圧Ｖｔｈの大きなトランジスタを用いる。トランジスタのスレッシュ電圧や発光素子の両端電圧に、図４と同様に、式４で示す特性が必要である。  １画素当たり、発光素子を１つ、トランジスタを２つ、コンデンサを１つ、３本の制御ライン（信号線Ｐと電源、グランド）であり、部品、信号線共に少ない構成である。
【０１１１】
図１６ｃ）に、基板の開口部の上面図と、薄膜回路で作成した画素部の断面を示す。開口部１８９は、４つの略円形部と、３つのくびれ部からなる。基板は絶縁シート２０２の上に、導電体層２０１、有機ＥＬ発光層２００、導電体層１９９、その上に開口部１８９を有する絶縁部材１９８、その上に導電パターン１９０が形成されている。図１５のマトリックスの場合、画素部では導電体層２１０とＥＬ発光層２００と導電体層１９９が、一面ベタとし、擬似画素や行や列の制御回路部では、ＥＬ発光層２００と導電体層１９９をなくす。図１４と同様に有機ＥＬ発光層は、１層である必要はなく、複数の層でも構わない。高分子タイプでも、低分子タイプでも勿論構わない。カラー表示の場合は、画素の場所に応じて、ＲＧＢの３色に塗り分ける。
【０１１２】
基板の開口部１８９に各種の液状ポリマーを塗布して、回路を形成する。全ての画素で構成は同じなので、画素１８６で考える。１番左の略円形部では、導電体層１９９の上に、高誘電率体層１９３、導電体層１９２が重なり、コンデンサＣ２０を形成する。左から２番目のくびれ部には、導電体層１９９の上に、Ｎ型半導体層２０３、導電体層２０５、絶縁体層１９４、導電体層１９２が塗布される。導電体層２０５の周辺部の一部が、くびれ部上にあり、そこで、導電体層１９２が絶縁体層１９４を介して、Ｎ型半導体層２０３に接することで、トランジスタTr６９を形成する。１番右のくびれ部には、導電体層１９９の上に、絶縁体層２０４、導電体層２０５、Ｎ型半導体層１９５、導電体層１９２、絶縁体層１９７、導電体層１９６が塗布される。導電体層１９２の周辺部の一部が、くびれ部上にあり、そこで、導電体層１９６が絶縁体層１９７を介して、Ｎ型半導体層１９５に接することで、トランジスタTr６８を形成する。導電体層２０５は導電体層１９１で、行ラインである導電パターン１９０に接続する。導電体層１９６と列ラインとの接続は、１番右の略円形部の上面図上の上側や、下側で、導電体層を塗布して導電パターンに接続すれば良い。
【０１１３】
４つの略円形部の内の１つの略円形部にコンデンサを形成し、３つのくびれ部の内の２つのくびれ部に２つのトランジスタを形成している。密接させて形成することで、略円形部の数を減らし小型化しても良い。
【０１１４】
図１７に発光素子のシャント回路を用いたシリアル表示装置の実施例を示す。シフトレジスタの出力で電流ラッチ回路と直列接続した表示素子を短絡する表示装置である。表示制御手段２０６と、シリアルに接続されたフリップフロップ回路Ｄ−ＦＦ１１、１２と、複数の画素２１１、２１２からなる表示装置である。表示制御手段２０６は、設定に応じた設定電流を出力する設定電流出力回路２０９と、その出力を電流伝達ライン２１０に伝えるトランジスタＴｒ７５、７６から成るカレントミラーと、そのカレントミラーの出力を電源Ｖｃｃに短絡させるトランジスタＴｒ７４と、電流伝達ラインの電圧を検出する電圧値検出手段２０７と、それらとデータ信号とクロック信号を制御するＣＰＵ２０８を含む。
【０１１５】
各画素２１１、２１２は直列に接続された発光素子ＬＥＤ１７、１８と駆動電流ラッチ回路と電圧短絡回路を含む。駆動電流ラッチ回路は、トランジスタＴｒ７７、８０と、トランジスタ７７、８０のゲートとソースに接続されたコンデンサＣ２３、２４と、トランジスタ７７、８０のゲートにソース、ドレインにドレインが接続され、フリップフロップ回路の出力がゲートに接続されたトランジスタ７８、１０１からなる。電圧短絡用トランジスタＴｒ７９、８２はフリップフロップ回路Ｄ−ＦＦ１１、１２の出力で制御され、発光素子ＬＥＤ１７、１８の両端に接続し、フリップフロップ回路Ｄ−ＦＦ１１、１２の出力に応じて発光素子ＬＥＤ１７、１８の両端を短絡する。
【０１１６】
複数の画素は並列に接続し、並列に接続した一端が前記電流伝達ライン２１０に接続される。
データＬを全てのフロップフロップに送って、シフトレジスタの出力をＱ＝Ｌに初期化する。フリップフロップ回路に図示しないリセット回路を追加しても良い。１クロックの期間Ｄｏ＝Ｈにして、Ｄｏ＝Ｈを順次フロップフロップに伝達する。Ｄｏ＝Ｈのフリップフロップに接続する画素が選択画素であり、その画素用の電流を設定電流出力回路から出力し、電流伝達ラインを介して、選択画素に伝える。
【０１１７】
選択画素の発光素子の両端がトランジスタで短絡され、トランジスタのゲート−ドレイン間もオンしているので、選択画素の両端の電圧は、ほぼ、トランジスタのゲート-ソース電圧だけの低い電圧になる。選択画素も非選択画素も並列に接続しているので、選択画素の両端電圧が低くなることで、非選択画素の両端電圧も低くなり、発光素子の電圧が発光開始電圧以下になり、電流が流れなくなる。電流伝達ラインに複数の画素が繋がっているが、非選択画素に電流が流れないので、選択画素にラッチさせたい電流だけを設定電流出力回路から出力すれば良い。全ての画素に電流をラッチし、フリップフロップの出力が全てＬになると、発光素子の両端を短絡するトランジスタも全てオフするので、全ての発光素子に電流が流れることが出来るようになる。設定電流駆動回路の設定を全ての画素の電流の合計値にしても良いし、電源に完全にオンしても良い。
【０１１８】
選択画素の両端電圧は、トランジスタのゲート−ドレイン電圧と電流駆動発光素子電圧であり、非選択画素の両端電圧は、トランジスタのソース−ドレイン電圧と電流駆動発光素子電圧であり
一般的には、トランジスタのソース−ドレイン電圧はゲート−ドレイン電圧よりも小さい。全ての画素の電流ラッチ後は、全ての画素が非選択なので、選択時よりも電圧を下げても良い。電圧を下げることで、全体の消費電力や発熱を減らすことが出来る。
【０１１９】
制御手順は以下である。
１）初期設定
Ｓ６６：データ出力Ｄｏ＝Ｈとする。
・１段目のＤ−ＦＦ３で制御される画素２１１が選択画素になる。
Ｓ６７：制御信号ＣＴＬ１＝Ｈとする。
２）選択画素に電流ラッチ
Ｓ６８：設定電流出力回路に選択された画素にラッチさせる電流値を設定する。
・選択画素の発光素子が短絡し電圧が下がる。電圧が低いので、非選択画素はオフする。
・設定電流出力回路２０９の出力電流がトランジスタＴｒ７５、７６からなる
カレントミラー、電流伝達ライン２１０を介して選択画素に供給される。
Ｓ６９：クロックＣＫｘを１クロック出力する。
３）順次画素に電流を設定
Ｓ７０：２）を画素分繰り返す。
４）表示の更新
Ｓ７１：制御信号ＣＴＬ１＝Ｌとする。
・トランジスタＴｒ７４がオンし、電源Ｖｃｃが電流伝達ライン２１０に接続し、全画素が発光する。
Ｓ７１：３周期的に表示を更新する。
・更新の時間になるまで待ち、時間になったら１）の処理に移る。
以上が、表示の手順である。
【０１２０】
５本のライン（Ｖｃｃ、ＧＮＤ、電流伝達ライン、Ｄｏ、ＣＫ）で、任意の画素の輝度を自由に設定できるシリアルの表示装置を実現できる。ツェナーダイオードとコンデンサをＤフリップフロップ毎に追加して、ＣＫ信号から、Ｄフリップフロップへの電源を分離しても良い。Ｖｃｃラインが減るので、4本で済むようになる。図１７では、Ｄフリップフロップの出力で画素を制御しているが、ＣＰＵ２０８を多ピンのＣＰＵにして、ＣＰＵで直接画素を制御しても良い。ゲートと発光素子のカソードで、１画素に２本必要だが、出力端子が２００ピンのＣＰＵであれば、１００画素制御できる。
【０１２１】
図１７ｃ）に、基板の開口部の上面図と、薄膜回路で作成した画素部の断面を示す。開口部２１５は、５つの略円形部と、４つのくびれ部からなる。基板は絶縁シート２１６の上に、導電体層２１７、有機ＥＬ発光層２２９、導電体層２２８、その上に開口部２１５を有する絶縁部材２１９、その上に導電パターン２１８が形成されている。１番目の略円形部から２番目の略円形部にかけては、ＥＬ発光層２２９と導電体層２２８は形成されておらず、導電体層２１７が露出している。発光するのは、ＥＬ発光層２２９がある２番目の略円形部の途中から右側になる。開口部２１５以外の場所に、発光部設けて、発光領域を広げても良い。基板の開口部１８９に各種の液状ポリマーを塗布して、回路を形成する。全ての画素で構成は同じなので、画素２１１で考える。
【０１２２】
左から１番目のくびれ部には、導電体層２１７の上に、Ｎ型半導体層２２１、導電体層２２０、絶縁体層２２２、ゲート電極２２３が塗布される。導電体層２２０の周辺部の一部が、くびれ部上にあり、そこで、ゲート電極２２３が絶縁体層２２２を介して、Ｎ型半導体層２２１に接することで、トランジスタTr７９を形成する。左から２番目のくびれ部には、導電体層２１７の上に、ＥＬ発光層２２９、導電体層２２８、Ｎ型半導体層２２１、導電体層２２４、絶縁体層２２２、ゲート電極２２３が塗布される。導電体層２２４の周辺部の一部が、くびれ部上にあり、そこで、ゲート電極２２３が絶縁体層２２２を介して、Ｎ型半導体層２２１に接することで、トランジスタTr７８を形成する。導電体層２２８とＥＬ発光層２２９と導電体層２１７で発光素子ＬＥＤ１７を形成する。左から３番目のくびれ部には、導電体層２１７の上に、ＥＬ発光層２２９、導電体層２２８、Ｎ型半導体層２２１、導電体層２３１、絶縁体層２２５、ゲート電極２２４が塗布される。導電体層２３１の周辺部の一部が、くびれ部上にあり、そこで、ゲート電極２２４が絶縁体層２２５を介して、Ｎ型半導体層２２１に接することで、トランジスタTr７７を形成する。１番右の略円形部では、導電体層２１７の上に、ＥＬ発光層２２９、導電体層２２８、絶縁部材２３０、導電体層２３１、高誘電率体層２２７、導電体層２２６が重なり、コンデンサＣ２３を形成する。
【０１２３】
画素２１１と同じにするには、導電体層２２８と導電体層２２０を接続する必要がある。左から３、４、５番目の略円形部の上面図上の上側、又は、下側に導電体層を塗布して、不図示の導電パターンに接続し、１番左の略円形部で導電体層２２０に導電体層を塗布して、その導電パターンに接続する。５つの略円形部の内の１つの略円形部にコンデンサを形成し、４つのくびれ部の内の３つのくびれ部に３つのトランジスタを形成している。
【０１２４】
図１８は、発光素子のシャント回路を用いたアクティブマトリックス表示装置であり、図５や図１７をマトリックスに発展させたものである。画素は図５や図１７と同様である。画素２４２、２４２は、それぞれ、２つのトランジスタＴｒ８２と８３、８６と８７、コンデンサＣ２７、２８から成る駆動電流ラッチ回路と、発光素子ＬＥＤ１９、２０と、短絡用トランジスタＴｒ８５、８８から成る。
【０１２５】
各行毎に、設定電流出力回路２３５、２３６の出力が行ライン２３７、２３８に出力する。設定電流出力回路は電流ラッチ回路と、出力の切替え回路からなる。設定電流出力回路は、ＤフリップフロップＤ−ＦＦ１３、１４とトランジスタＴｒ７３から８２と、コンデンサＣ２５、２６から成る。トランジスタＴｒ７４と７５、７９と８０とコンデンサＣ２５、２６で電流ラッチ回路を構成する。フリッフロップＤ−ＦＦ１３、１４の出力で、電流ラッチ回路と、定電流出力回路２３４とのスイッチング用のトランジスタＴｒ７３、７８を制御する。表示制御手段から行データ信号Ｄｙと、クロック信号ＣＫを出力し、順次、定電流出力回路２３４の出力電流を、電流ラッチ回路に設定する。切替え回路は、トランジスタＴｒ７６、７７、８１、８２からなる。制御信号ＣＴＬ２＝Ｌ、ＣＴＬ３＝ＨＨの時に設定電流出力回路、ＣＴＬ２＝Ｈ、ＣＴＬ３＝Ｌの時に電源２３３の出力を行ラインに出力する。
【０１２６】
列制御用のＤフリップフロップの出力Ｑ＝Ｈの列が選択された列であり、制御信号ＣＴＬ１とＡＮＤゲートＡＮＤ１、２に入力している。制御信号ＣＴＬ１＝Ｈの時には、選択列の画素は電流ラッチ可能であり、ＣＴＬ１＝Ｌの時は、全ての画素はラッチした電流で発光する。
【０１２７】
全体の制御手順は図１８ｂ）の様になる。
１）１列目を選択列
Ｓ７３：制御信号ＣＴＬ１＝Ｌとし、１クロック間、列データＤｘ＝Ｈとする。
・１列目が選択列になるが、ＣＴＬ１＝Ｌなので、全ての列ライン＝Ｌであり、画素は電流を保持する。
２）設定電流出力手段に電流設定
Ｓ７４：制御信号ＣＴＬ２＝Ｈ、ＣＴＬ３＝Ｌとする。
・トランジスタＴｒ７６、８１がオフし、トランジスタＴｒ７７、８２がオンし、行ライン２３７、２３８は電源２３３に繋がる。
・全画素は既にラッチした電流で発光する。
Ｓ７５：行クロックＣＫｙの１クロック分の期間だけ行データＤｙ＝Ｈとする。
Ｓ７６：設定電流出力手段に設定したい電流を、定電流出力回路２３４から、クロックＣＫｙの出力に合わせて順次出力する。
・設定電流出力手段に、選択列用の電流がラッチされていく。
３）選択した列に電流ラッチ
Ｓ７７：制御信号ＣＴＬ３＝Ｈ、ＣＴＬ２＝Ｌとし、ラッチに必要な時間、制御信号ＣＴＬ１＝Ｈとし、Ｌに戻す。
・選択した列に設定電流出力手段からの電流が入力し、電流がラッチされる。
Ｓ７８：列クロックＣＫｙを１クロック出力する。
・次の列が選択列になる。
４）全画素の更新
Ｓ７９：２）、３）を列の段数回繰り返す。
・全点灯状態になる。
５）点灯と周期的な更新
Ｓ８０：周期になるまで、全画素を点灯状態で保持する。
・周期になったら、１）に移り、次の周期の表示に更新する。
以上が、表示の手順である。
【０１２８】
１画素当たり、発光素子が１つ、トランジスタが３つ、コンデンサが１つ、制御ラインが3本（行ライン、列ライン、ＧＮＤ）であり、図１５に比べてトランジスタが増えているが、通常のトランジスタだけで実現できる。
【０１２９】
図１９は、画素が４部品３ラインからなるアクティブマトリックス表示装置である。画素は図６と同様である。行ラインの設定電流出力回路２４６、２４７は、ＤフリップフロップＤ−ＦＦ１７、１８、トランジスタＴｒ８９から９８から成る。図１８ａ）の設定電流出力回路２３５、２３６と同様であり、定電流出力回路２４５からの電流を、各行毎の電流ラッチ回路にラッチし、ＣＴＬ２＝Ｌ、ＣＴＬ３＝Ｈの時には行毎にラッチした電流、ＣＴＬ２＝Ｈ、ＣＴＬ３＝Ｌの時には電源２４４の出力を行ライン２４８、２４９に出力する。
【０１３０】
各列はＤフリップフロップからなるシフトレジスタとＮＡＮＤゲートで制御され、Ｄフリップフロップの出力Ｑ＝Ｈの列が選択列である。ＮＡＮＤゲートＮＡＮＤ３、５により、ＣＴＬ１＝Ｌの時は、Ｄフリップフロップの出力Ｑには無関係に、画素の電流ラッチを保持状態にし、ＣＴＬ１＝Ｈ、Ｑ＝Ｈの時は、その列の画素に電流を設定できる。ＮＡＮＤゲートＮＡＮＤ４、６により、ＣＴＬ４＝Ｌの時は、Ｄフリップフロップの出力Ｑには無関係に、トランジスタＴｒ９９、１００がオンし、画素をＧＮＤに接続し、ＣＴＬ４＝Ｈ、Ｑ＝Ｌの時は、その列の画素はオープンとなる。
【０１３１】
画素は３つの期間で制御される。第１の期間は他の画素に電流が設定されている期間であり、行ラインからは他の画素への設定電流が出力されているが、発光素子とＧＮＤ間がオープンで電流が流れず、ゲート＝Ｈなので、コンデンサの電圧も保持される期間である。第２の期間は、電流が設定される期間であり、行ラインからは設定電流が出力され、発光素子とＧＮＤ間がオンし、電流が流れ、ゲート＝Ｌなので、設定電流に応じた電圧がコンデンサに充電される期間である。第３の期間は、発光を行う期間であり、行ラインからは電源電圧が出力され、発光素子とＧＮＤ間がオンし、ゲート＝Ｈなので、既にラッチ電流した電流が流れる期間である。第３の期間の間に、行ラインの電流ラッチ回路に設定電流をラッチする。
【０１３２】
全体の制御手順は図１９Ｂ）の様になる。
１）１列目を選択列
Ｓ８１：１クロック間、列データＤｘ＝Ｈとする。
・１列目が選択列になる。
２）設定電流出力手段に電流設定
Ｓ８２：制御信号ＣＴＬ１＝Ｌ、ＣＴＬ４＝Ｌ、ＣＴＬ２＝Ｈ、ＣＴＬ３＝Ｌとする。
・ＮＡＮＤゲートＮＡＮＤ３、５の出力がＨになり、全画素は既にラッチした電流を保持し、ＮＡＮＤゲートＮＡＮＤ４、６の出力がＨになり、ＧＮＤ間のトランジスタＴｒ９９、１００がオンし、全画素が発光する。
・トランジスタＴｒ９２、９７がオフし、トランジスタＴｒ９３、９８がオンし、行ラインは電源２４４に繋がる。
Ｓ８３：行クロックＣＫｙの１クロック分の期間だけ行データＤｙ＝Ｈとする。
Ｓ８４：設定電流出力手段に設定したい電流を定電流出力回路から、クロックＣＫｙの出力に合わせて順次出力する。
・設定電流出力手段に、新たに設定された電流がラッチされていく。
３）選択した列に電流ラッチ
Ｓ８５：制御信号ＣＴＬ３＝Ｈ、ＣＴＬ２＝Ｌ、ＣＴＬ４＝Ｈとし、ラッチ時間分制御信号ＣＴＬ１＝Ｈとし、Ｌに戻す。
・選択した列に設定電流出力手段からの電流が入力し、電流がラッチされる。
Ｓ８６：列クロックＣＫｘを１クロック出力する。
４）全画素の更新
Ｓ８７：２）、３）を列の段数回繰り返す。
・全点灯状態になる。
５）点灯と更新
Ｓ８８：更新の周期が来るまで待ち、周期になったら、１）の処理に移る。
・更新の周期が来るまで、全画素点灯する。
以上が、表示の手順である。
【０１３３】
１画素当たり、発光素子が１つ、トランジスタが２つ、コンデンサが１つ、制御ラインが3本（行ライン、列ライン、ＧＮＤ側ライン）であり、回路も簡単で、制御も容易である。
【０１３４】
図１９ｃ）に、薄膜回路で作成した画素部の断面を示す。４つの略円形部と、３つのくびれ部からなる。基板は絶縁シート２６５の上に、導電体層２６４、有機ＥＬ発光層２６３、導電体層２６１、その上に開口部を有する絶縁部材２６２、その上に導電パターン２５５が形成されている。導電体層２６１はこの画素の発光素子ＬＥＤ２１のアノードであり、開口の周辺に対して分離している。導電体層２６４は発光素子ＬＥＤ２１のカソードであり、列方向の画素で共通である。画素部全体では、列の本数分の導電体層のラインが並ぶことになる。ＥＬ発光層２６３は、ＲＧＢの３色用のラインを並べても良いし、１色ならば、画素部全体にベタ塗りしても良い。
【０１３５】
基板の開口部１８９に各種の液状ポリマーを塗布して、回路を形成する。全ての画素で構成は同じなので、画素２５２で考える。左から１番目のくびれ部には、導電体層２６４の上に、ＥＬ発光層２６３、導電体層２６１、Ｎ型半導体層２６６、導電体層２５９、絶縁体層５６、ゲート電極２５７が塗布される。導電体層２５９の周辺部の一部が、くびれ部上にあり、そこで、ゲート電極２５７が絶縁体層２５６を介して、Ｎ型半導体層２６６に接することで、トランジスタTr１０２を形成する。左から２番目のくびれ部には、導電体層２６４の上に、ＥＬ発光層２６３、導電体層２６１、Ｎ型半導体層２６６、導電体層２６８、絶縁体層２５８、ゲート電極２５９が塗布される。導電体層２６８の周辺部の一部が、くびれ部上にあり、そこで、ゲート電極２５９が絶縁体層２５８を介して、Ｎ型半導体層２６６に接することで、トランジスタTr１０１を形成する。導電体層２６４とＥＬ発光層２６３と導電体層２６１で発光素子ＬＥＤ２１を形成する。１番右の略円形部では、導電体層２６４の上に、ＥＬ発光層２６３、導電体層２６１、絶縁部材２６７、導電体層２６８、高誘電率体層２６０、導電体層２５９が重なり、コンデンサＣ２３を形成する。４つの略円形部の内の１つの略円形部にコンデンサを形成し、３つのくびれ部の内の２つのくびれ部に２つのトランジスタを形成している。
【０１３６】
図２０から図２３は、複数画素の個別表示装置（以下、パネル）を組合せた複合表示照明装置の実施例である。図２０ａ）は、個別表示装置である長方形パネルを１６個連結した複合表示装置である。電源ケーブル２７０で電源が供給される全体表示制御手段２６９がパネルＨ１に接続し、Ｈ１６までのパネルに順次連結する。長方形の左辺と下辺に受信部があり、右辺と上辺に送信部がある。各パネルに接続する専用の通信バスはなく、それぞれのパネルを直接、他のパネルに接続する階層構造的な接続である。上下左右に接する装置間で機械的に接続するが、接続する全てで通信を行うわけではなく、黒い矢印で示す流れで通信を行う。
【０１３７】
図２０ｂ）、ｃ）、ｄ）にパネル番号と送信の関係から見た階層図２７１を示す。右辺の送信部に接続する送信相手のパネルを右側に配置し、上辺の送信部に接続する送信相手を右斜め下に配置した。パネル毎に上側にパネル名、下側にパネルの相対位置の番号を記す。この実施例では、後段に６段までの連結を行うので６桁の数字で相対位置を表す。右辺の送信部を１、上辺の送信部を２とすると、最上位の桁が１であれば、右辺の送信部への連結を示し、２であれば上辺の送信部への連結を示し、０であれば、連結がないことを示す。次の桁の数字が、その次の連結位置を示す。この相対位置情報により、そのパネルへの送信の経路を特定できる。
【０１３８】
図２０ｂ）は、パネルＨ１から見たパネルの階層構造である。Ｈ１自身は送信手段に繋がっていないので、相対的位置情報はＮ００００００となる。パネルＨ２はＨ１の右辺の送信部で送信するのでＮ１０００００、パネルＨ３は、パネルＨ２の右辺の送信部で送信するので、Ｎ１１００００となる。パネルＨ１６であれば、送信部は上辺（２）、上辺（２）、右辺（１）、上辺（２）、右辺（１）、右辺（１）なるので、Ｎ２２１２１１となる。他も同様である。
【０１３９】
図２０ｃ）は、パネルＨ２から見たパネルの階層構造２７３であり、ｂ）の四角で囲われたパネル群２７２で構成される。Ｈ２が最初のパネルになるので、相対的位置情報はＮ００００００となる。パネルＨ３は、パネルＨ２の第１の出力に接続するので、Ｎ１０００００となる。パネルＨ１から見た時は、パネルＨ２の位置情報はＮ１０００００で、パネルＨ１から見た時は、Ｎ００００００である。受信した位置情報の最上位の数字を省き、最下位に０を追加すれば、後段のパネルから見た位置情報になるので、変換も容易である。
【０１４０】
図２０ｄ）は、パネルＨ３から見たパネルの階層構造である。Ｈ３が最初のパネルになるので、相対的位置情報はＮ００００００となる。
【０１４１】
図２１ａ）に、複合表示データを示す。複合表示制御手段２６９がパネルＨ１に送る表示用のデータには、図２０ｂ）のパネル群２７１の全ての情報が必要であり、それを表したのが、図２１ａ）の複合表示データ２７４である。複合表示データは、開始データから始まり、段数、それぞれのパネル用のデータ、終了データが続き、各パネルのデータは、階層構造を上から順に辿るような順番で並べる。
【０１４２】
個々のパネルは入れ替え可能であり、パネルを固定する必要はないので、複合表示データ２７６のパネル毎のデータには、パネル名が必要ない。故障したパネルの交換等を考えると、相対位置情報があれば、パネル名はかえって不要である。パネルＨ１からパネルＨ２への複合表示データ２７８では、図２０ｃ）のパネル群２７３のデータを含む。パネルＨ２からパネルＨ３への複合表示データ２７９では、図２０ｄ）のパネル群２７５のデータを含む。
【０１４３】
複合表示データ２７６のパネルＨ１へのパネル表示データ２７７の詳細を２８０に示す。相対位置情報Ｎ００００００と、形状と送信手段の数情報Ｋ４−２と、画素数情報Ｇ２０と、各画素の電流値データから成る。３角形で２出力ならが、Ｋ３−２、６角形で３出力ならばＫ６−３とする。
【０１４４】
パネルＨ１は複合表示データ２７６を受信し、パネルＨ２に複合表示データ２７８を送信する。階層構造を上から順に辿るような順番で各パネルのデータを並べてあるので、複合表示データ２７６を全て受信しきらなくても、相対的位置情報のＮ２０００００を受信した時点で、最上位の桁が２になり、別の送信手段へのデータになったことも分かる。
【０１４５】
複合表示データの受信中であっても、パネル毎の相対的位置情報があるので、１パネル分のデータを受信する毎に、指定された送信装置に、相対的位置情報を変換したデータを送ることができる。パネルＨ１６に表示データが送信されるのは、パネルＨ１に対して、（段数×１パネル分の表示データの送信時間）にすぎない。同時に複数のパネル間で表示データの送信が行われることになる。パネル同士が複数のパネル間で、送信できることで、通信専用のバスが不要であり、又、パネルが故障した時でも、故障したパネルを迂回して、複合表示データを送ることも可能である。
【０１４６】
図２１ｂ）に、データの受信と送信のフローを示す。
１）受信待ち
Ｓ８９：開始データを受信するまで待つ。
２）複合表示データ受信の処理
Ｓ９０：終了データを受信したら終了処理Ｓ１１５に移る。
Ｓ９１：１パネル分のパネル表示データを受信するまで待つ。
３）パネル表示データの加工と送信
Ｓ９２：変数Ｎｈに相対的位置情報の最上位の数字を記憶する。
Ｓ９３：相対的位置情報の最上位を左シフトし、最下位を０にする。
Ｓ９４：変数Ｎｈに対応する送信手段を選択する。変数Ｎｈ＝０の時は、自身の表示部を選択する。
Ｓ９５：選択した送信手段に開始データを送っていなければ、開始データを送信する。
Ｓ９６：相対的位置情報を変更したパネル表示データを選択した送信手段に送信し、処理Ｓ１０８に移る。
４）終了処理
Ｓ９７：送信した全ての送信手段に終了データを送信する。
以上、パネル表示データを受信する毎に、加工し、送信することで、全体の送信時間が短くて済む。
【０１４７】
図２２は、左に全体表示制御装置、右に受信手段が２つで、送信手段が２つの個別表示装置を配置した回路図である。全体表示制御装置２８１には、赤外線通信手段２８５、ＵＳＢコネクタ２８４とＵＳＢ通信手段２８６と、無線通信手段２８７と、ボリューム２８８、スイッチ２８９、ＩＣカード２９４、表示データ記憶手段２９３、メールアドレス記憶手段２９２、送信手段２９１と、それらを制御するＣＰＵ２９０が含まれる。更に、ＡＣ電源入力２８３、そこからＤＣ電圧を作る電源２８２と、入力したＡＣ電源と送信手段２９１の出力を個別表示装置に出力するコネクタ２９５がある。赤外線やＵＳＢ、無線を介してインターネットに接続する際に、メールアドレス記憶手段に記憶されたメールアドレスを使う。
【０１４８】
個別表示装置２９６には、受信用コネクタ３０１、３０５と、ＡＣ電源の入力を切り換えるスイッチ手段３０２と、ＡＣ電源を基にＤＣ電源を作る電源３１０と、複合表示データを受信する受信手段３０３、３０５と、その複合表示データを基に、自身の画素部への表示データと、後段のパネルへの複合表示データに作り替える送信データ加工手段３０６と、後段に複合表示データを送る第１、第２の送信手段３０７、３０８と、第１、第２の送信用コネクタ３１１、３０９が含まれる。更に、故障した画素の位置情報を記憶する故障画素位置記憶手段３００と、画素の電流値の補正データを記憶する電流補正データ記憶手段２９９と、複数の画素を含む画素部２９７と、送信データ加工手段３０６からの自分用の表示データに基づき、画素部２９７に表示を行う表示制御手段２９８がある。
【０１４９】
送信手段、受信手段は複合表示データを送る側か、受け取る側かという差である。受け取った複合表示データに矛盾があれば、受信手段から送信手段へ、再送信要求を送ったり、電源投入時にパネルの接続状況を調べる為の通信を相互に行ったりするのは言うまでもない。
全体表示制御装置と個別表示装置が一体の装置を作り、それに、他の個別表示装置を接続しても良い。３角形や６角形であれば、形状に応じて、受信手段や送信手段の数を変えても良い。図２２では、個別表示装置毎に商用のＡＣ１００ＶからＤＣ電圧をつくる電源３１０を持たせているが、個別表示装置２９６の消費電流に比べて十分配線抵抗を下げることができるならば、全体表示制御装置２８１で作ったＤＣ電源を個別表示装置２９６に送ってもよい。
【０１５０】
図２３に、壁掛けタイプの複合表示装置の背面図を示す。説明の為に分離させた図であり、全体表示制御装置３１４と、個別表示装置３１７、３３３、３３５、３３７が連結し、鎖３３６で壁に刺したフックに掛ける。個別表示装置３１７、３３３、３３５、３３７は全て長方形で、同じ形状である。
【０１５１】
全体表示制御装置３１４には、電源ケーブル３１２、紐状のオンオフスイッチ３１５、ＩＣカードの装着部３１３と、個別商事装置との連結部３１６、内部に無線回路を持つ。紐スイッチ３１５を１回引くことで、電源が入り、白色に発光し照明として機能を開始する。２回目、３回目で明るさを明るくし、４回目でオフする。白色で点灯時に無線で表示データを送信することで、表示を開始する。TVやＤVD、インターネットの表示を行っても良いし、ポスターの様に静止画像を表示しても良い。
【０１５２】
個別表示装置３１７、３３３、３３５、３３７には、受信用の連結部材３２０、３２２と、送信用の連結部材３２６、３２５があり、他の装置と連結する。受信用連結部材は同形状であり、受信用凹型のコネクタ部３３０と、機械的連結用の凹３３２と、係止部材３３１がある。送信用連結部材も全て同形状であり、回転中心３２８で回転可能な送信用コネクタ３２９と、機械的連結用の部材３２７があり、途中に窪みがあり、送信用連結部材を受信用連結部材に差し込んだ時に、係止部材３３１で、機械的連結用の部材３２７の窪みを機械的に係止する。送信用コネクタが受信用凹型コネクタに差し込まれることで、電気的にも連結する。他の個別表示装置と連結しない時は、回転中心３２８を中心に回転させて、送信用コネクタ３２９と、機械的連結用の部材３２７ともに、個別表示装置に隠す。見栄えも良いし、コネクタに不用意に触るのを防ぐことが出来て安全である。
【０１５３】
３３４は鎖を掛ける為のリング状の金具であり、１つのパネルに８個あり、縦横、好きな位置に鎖３３６を引っ掛けることができる。スイッチ３２１は、図２２のスイッチ３０２であり、受信用の連結部３２０、３２３のどちらからの電源を供給するかを選択する。３２４は表示制御手段を構成する回路を配置する為の基板であり、ＣＰＵや、電源回路等が配置される。３１８は補強部材であり、パネル３２３の四隅の補強を行う補強部材である。薄膜電子回路でパネルを作製した場合、パネルは薄く、折り曲げも可能である。強度的に弱いので、特に四隅は欠けたりし易いので、強度があり、弾力性のある樹脂シート製の補強部材３１８で補強する。
【０１５４】
図２４は表示装置のパネルの行ラインや列ラインに着目した透視図である。パネル３３８には、行ライン３３９と、列ライン３４１がそれぞれ、平行に並ぶ。普通にアクティブマトリックスを構成すると、行制御回路や列制御回路が、画素部の外側の少なくとも２辺に配置されてしまい、パネルの周辺付近に表示がされない領域が生じてしまう。そのようなパネルを図２３のように連結すると、複合表示装置の中央に表示されない領域ができてしまう。非常に細くすることも出来るが、やはり見苦しいものである。図２４では、パネルの端ではなく、内側で行ラインをスルーフォール３４０で裏側に導通させる。列ラインも同様に、スルーフォール３４０で裏側に導通させる。直線で引き出すと交差する箇所が生じるが、斜めに並べることで、交差することもなく、余裕をもって配置できる。ガラス基板にスルーフォールを形成するのは、非常に困難であるが、硬質基板やフレキシブル基板や、樹脂シートであれば容易である。このような絶縁シートに導電層や発光層、絶縁層、導電パターンを形成し、液状ポリマーで回路を形成すればよい。行制御回路や列制御回路が、画素部の外側にないので、パネルの隅々まで表示が可能になる。品位の高いままで、図２３の複合表示装置を構成できる。
【０１５５】
以上、図面に沿って説明したが、特に特徴的な構成として、下記の様な構成を上げることが出来る。
【０１５６】
図１に関する付記）
基板と半導体層と絶縁体層とゲート電極とドレイン電極から成る薄膜トランジスタにおいて、前記基板は、絶縁シートとソース電極と絶縁部材と第1、第2の導電パターンから成り、前記絶縁シート上にソース電極が形成され、前記絶縁部材が覆い、前記絶縁部材には、前記ソース電極が露出する開口部を有し、前記絶縁部材上には第1、第2の導電パターンが形成され、前記開口部は、第１の略円形部と第２の略円形部と、前記第１、第２の略円形部を接続したくびれ部を有し、半導体層を少なくともくびれ部上に形成し、ドレイン電極を、第１の略円形部とくびれ部にかけて形成し、その外周の一部がくびれ部上に位置し、絶縁層を第２の略円形部とくびれ部上に形成し、ゲート電極を少なくともくびれ部上に形成し、ドレイン電極と第1の導電パターンを導通させ、ゲート電極と第２の導電パターンを導通させたことを特徴とする薄膜トランジスタ。
【０１５７】
図２に関する付記）
基板と半導体層と絶縁体層とソース電極とゲート電極から成る薄膜トランジスタにおいて、前記基板は、絶縁シートと第1のドレイン電極と第2のドレイン電極と絶縁部材から成り、前記絶縁シート上に第1、第2のドレイン電極が形成され、前記絶縁部材が覆い、前記絶縁部材には、第1、第2のドレイン電極が露出する開口部を有し、
前記開口部の中央で、第1、第2のドレイン電極が対面し、対面部付近では、第1、第2のドレイン電極は幅が平行な直線状に形成され、前記半導体層で第1、第2のドレイン電極を覆い、その上に、第1の絶縁体層よりも大きくて、前記半導体層よりも小さく、略円形状のソース電極を形成し、更に、ソース電極よりも大きな第１の絶縁体層、ソース電極よりも大きく、第1の絶縁体層よりもちいさなゲート電極を形成し、第1のドレイン電極とゲート電極を導通させて形成したことを特徴とする薄膜カレントミラー回路。
【０１５８】
図３に関する付記）
定電流で発光素子を駆動する電流ラッチ回路において、トランジスタと、前記トランジスタのゲートとソース間に接続されたコンデンサと、前記トランジスタのゲートとドレインに接続された電圧発生素子と、前記トランジスタのソースとドレインに直列に接続された発光素子からなり、前記電圧発生素子は、ＭＩＭ素子、又は、バリスタであり、
電流ラッチ発光回路には、定電流、又は、電圧を出力する電流電圧出力手段が接続し、前記電流電圧出力手段から、前記発光素子が発光しない方向に電圧を印可し、前記コンデンサを放電する第１のステップと、
前記電流電圧出力手段から、前記発光素子が発光する方向に定電流を入力し、前記入力電流に応じた電圧を、前記コンデンサに充電する第２のステップと、
前記電流電圧出力手段から前記発光素子が発光する方向に電圧を印可し、前記コンデンサに充電された電圧に応じた電流で前記発光素子を発光させる第３のステップにより制御されること特徴とする電流ラッチ回路。
【０１５９】
図１８に関する付記）
マトリックス型の表示装置において、定電流、又は、定電圧を出力する複数の行ラインと、電圧を出力する複数の列ラインと、複数の画素からなり、各画素は直列に接続された発光素子と駆動電流ラッチ回路と第３のトランジスタを含み、前記駆動電流ラッチ回路は、第１のトランジスタと、第１のトランジスタのゲートとソースに接続された第１のコンデンサと、第１のトランジスタのゲートにソース、ドレインにドレインが接続された第２のトランジスタからなり、第３のトランジスタのソースとドレインが前記発光素子の両端に接続し、行方向に並んだ複数の画素の一端が行ラインに接続し、画素の他の一端は全て基準電圧に接続し、列方向に並んだ複数の画素の第２のトランジスタのゲートと第３のトランジスタのゲートが列ラインに接続していることを特徴とする表示装置。
【産業上の利用可能性】
【０１６０】
本発明の薄膜トランジスタ回路構造を用いることで、表示装置は勿論、あらゆる有機トランジスタ回路の高集積化を実現できる。画素を構成する部品点数や制御信号の少ないアクティブ駆動の多画素表示装置を用いることで、有機ＥＬやＬＥＤからなる表示装置の高精細化やコストダウンができる。表示装置の階層的な連結構成を用いることで、電流駆動型表示装置でも、電圧駆動型表示装置でも容易に大型化できる。それら３つを組み合わせることで、薄型高精細で大画面表示装置を実現できる。
【図面の簡単な説明】
【０１６１】
【図１】第１の発明のトランジスタの概念図
【図２】第２の発明の薄膜電子回路の概念図
【図３】電圧発生素子を用いた第３の発明の表示装置        ａ）回路図        ｂ）フロー
【図４】スレッシュ電圧の高いトランジスタを使用した第４の発明の表示装置        ａ）回路図        ｂ）フロー
【図５】発光素子のシャント回路を用いた第５の発明の表示装置        ａ）回路図        ｂ）フロー
【図６】画素が４部品３ラインの第６の発明の表示装置        ａ）回路図        ｂ）フロー
【図７】第７の発明の複合表示装置の概念図と送信データ
【図８】Ｎ型トランジスタ        ａ）基板の上面図と断面図        ｂ）液状ポリマーの塗布図        ｃ）断面図        ｄ）等価回路
【図９】Ｐ型トランジスタ        ａ）基板の上面図と断面図        ｂ）液状ポリマーの塗布図        ｃ）断面図        ｄ）等価回路
【図１０】インバーター        ａ）基板の上面図と断面図        ｂ）液状ポリマーの塗布図        ｃ）断面図        ｄ）等価回路
【図１１】カレントミラー        ａ）基板の上面図と断面図        ｂ）液状ポリマーの塗布図        ｃ）断面図        ｄ）等価回路
【図１２】ＮＡＮＤゲート        ａ）基板の上面図        ｂ）液状ポリマーの塗布図        ｃ）断面図        ｄ）等価回路
【図１３】電圧発生素子を用いたアクティブマトリックス表示装置        ａ）回路図        ｂ）フロー
【図１４】電圧発生素子等の特性と画素部の断面図        ａ）トランジスタのドレイン・ソース電圧とドレイン電流の特性図        ｂ）電圧発生素子、ＬＥＤ、トランジスタの電圧電流特性        ｃ）画素部の断面図と等価回路
【図１５】スレッシュ電圧の高いトランジスタ使用のアクティブマトリックス表示装置        ａ）回路図        ｂ）フロー
【図１６】トランジスタ等の特性と画素部の断面図        ａ）トランジスタのドレイン・ソース電圧とドレイン電流の特性図        ｂ）トランジスタ、ＬＥＤの電圧電流特性        ｃ）画素部の断面図と等価回路
【図１７】発光素子のシャント回路を用いたシリアル表示装置        ａ）回路図        ｂ）フロー        ｃ）画素部の断面図と等価回路
【図１８】発光素子のシャント回路を用いたアクティブマトリックス表示装置        ａ）回路図        ｂ）フロー
【図１９】画素が４部品３ラインからなるアクティブマトリックス表示装置        ａ）回路図        ｂ）フロー
【図２０】第８の発明の複合表示装置      ａ）連結図      ｂ）パネルＨ１からの階層図      ｃ）パネルＨ２からの階層図      ｄ）パネルＨ３からの階層図
【図２１】送信データと加工フロー      ａ）複合表示データ      ｂ）送信データの加工フロー
【図２２】全体表示制御手段と個別表示装置の回路図
【図２３】複合表示装置の背面図
【図２４】表示パネルの背面図
【符号の説明】
【０１６２】
数字のみ  ：各種機能ブロック
Ｈ        ：表示装置パネル
ＬＥＤ    ：電流駆動型の発光素子。ＬＥＤや有機ＥＬ
ＭＩＭ    ：電圧発生素子、ＭＩＭ(Metal Insulator Metal)素子やバリスタ
Ｔｒ      ：トランジスタ
Ｃ        ：コンデンサ
Ｒ        ：抵抗
ＯＰ      ：オペアンプ
Ｄ−ＦＦ  ：Ｄフリップフロップ
ＡＮＤ    ：ＡＮＤゲート
ＮＡＮＤ  ：ＮＡＮＤゲート
Ｐ        ：行毎、又は列毎の制御信号
ＣＴＬ    ：行全体、又は、列全体の制御信号
Ｄｏ      ：シリアル表示装置へのデータ出力
ＣＫ      ：シリアル表示装置へのクロック出力
Ｄｘ      ：マトリックス表示装置の列方向へのデータ出力
ＣＫｙ    ：マトリックス表示装置の列方向へのクロック出力
Ｄｙ      ：マトリックス表示装置の行方向へのデータ出力
ＣＫｙ    ：マトリックス表示装置の行方向へのクロック出力
Ｖｃｃ    ：電源
ＧＮＤ    ：グランド  
【図１】
2005317619.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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