(57)【要約】【課題】回路シミュレーションを行わずに、解析的計算により半導体集積回路のＳＳＯ（同時スイッチング出力）ノイズを短時間で見積もることができるＳＳＯノイズ見積もり方法を提供する。【解決手段】ＳＳＯノイズ計算手段２７で、パッケージ電気的特性情報記憶手段２３が記憶するパッケージの電気的特性情報（リードのインダクタンス、ボンディングワイヤのインダクタンス）、入出力回路構成情報記憶手段２４が記憶する入出力回路の構成情報（信号回路の種類・数、電源回路の種類・数）及びＳＳＯノイズ見積もり用パラメータ記憶手段２５が記憶するＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズを計算する。【選択図】          図１
2005038400.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の入出力回路の構成情報、パッケージの電気的特性情報及び同時スイッチング出力ノイズ見積もり用パラメータを記憶手段が記憶する工程と、
前記記憶手段が記憶した前記半導体集積回路の入出力回路の構成情報、前記パッケージの電気的特性情報及び前記同時スイッチング出力ノイズ見積もり用パラメータに基づいて同時スイッチング出力ノイズ計算手段が同時スイッチング出力ノイズを計算する工程を有することを特徴とする半導体集積回路の同時スイッチング出力ノイズ見積もり方法。
【請求項２】
コンピュータを、半導体集積回路の入出力回路の構成情報、パッケージの電気的特性情報及び同時スイッチング出力ノイズ見積もり用パラメータに基づいて同時スイッチング出力ノイズを計算する同時スイッチング出力ノイズ計算手段として機能させるためのプログラム。
【請求項３】
半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及び同時スイッチング出力ノイズ見積もり用パラメータを記憶手段が記憶する工程と、
前記記憶手段が記憶した前記半導体集積回路の入出力回路中の信号回路グループの情報、前記パッケージの電気的特性情報及び前記同時スイッチング出力ノイズ見積もり用パラメータに基づいて同時スイッチング出力ノイズ計算手段が同時スイッチング出力ノイズを計算する工程を有することを特徴とする半導体集積回路の同時スイッチング出力ノイズ見積もり方法。
【請求項４】
コンピュータを、半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及び同時スイッチング出力ノイズ見積もり用パラメータに基づいて同時スイッチング出力ノイズを計算する同時スイッチング出力ノイズ計算手段として機能させるためのプログラム。
【請求項５】
半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及び同時スイッチング出力ノイズ見積もり用パラメータを記憶手段が記憶する工程と、
前記記憶手段が記憶した前記半導体集積回路の入出力回路中の信号回路グループの情報、前記パッケージの電気的特性情報及び前記同時スイッチング出力ノイズ見積もり用パラメータに基づいて同時スイッチング出力ノイズが規定値を超えないようにするために必要な電源回路数を電源回路数計算手段が計算する工程を有することを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路を設計する場合に使用して好適な半導体集積回路の同時スイッチング出力（以下、ＳＳＯ［simultaneous switching output］という）ノイズ見積もり方法及び装置並びに半導体集積回路の設計方法及び装置に関する。
【背景技術】
【０００２】
半導体集積回路（ＬＳＩ）は、プリント基板との接続や、外部汚染からの保護等のためにパッケージに実装される。図２９は半導体集積回路のパッケージへの実装状態の一例を示す概略的斜視図である。図２９中、１は半導体集積回路であり、２はパッド、３は入出力回路、４はコア部である。５は半導体集積回路１が実装されたパッケージであり、６はピン、７はリード、８はボンディングワイヤである。
【０００３】
入出力回路３には、信号回路と電源回路がある。信号回路には、外部への信号の出力のみを行う出力回路、外部からの信号の入力のみを行う入力回路、外部への信号の出力と外部からの信号の入力の両方が可能な双方向回路がある。電源回路には電源電圧ＶＤＤを入力するためのＶＤＤ電源回路、接地電圧ＧＮＤを入力するためのＧＮＤ電源回路がある。
【０００４】
電源回路は半導体集積回路１に一定電圧を供給しなければならないが、現実には電気的寄生素子により電圧は一定とはならない。およそ、金属配線には、抵抗、インダクタンス及び容量が寄生する。パッケージ５内の金属配線も同様である。これら電気的寄生素子は、半導体集積回路１の動作を妨げる諸問題を引き起す原因となる。
【０００５】
図３０は図２９に示す半導体集積回路１及びパッケージ５を電気素子でモデル化した図である。図３０中、９は外部電源、１０はグランド、１１はリード７及びボンディングワイヤ８の抵抗成分、１２はリード７及びボンディングワイヤ８のインダクタンス成分、１３は入力回路、１４は出力回路、１５は双方向回路、１６はＶＤＤ電源回路、１７はＧＮＤ電源回路である。
【０００６】
１８はコア部４の一部分のモデルを示しており、１９はＶＤＤ電源配線をモデル化したＶＤＤ電源配線モデル、２０はＧＮＤ電源配線をモデル化したＧＮＤ電源配線モデル、２１はＶＤＤ電源配線モデル１９とＧＮＤ電源配線モデル２０との間に存在する論理ゲート等で消費される電流をモデル化した消費電流モデル、２２はＶＤＤ電源配線モデル１９とＧＮＤ電源配線モデル２０との間に存在する容量をモデル化した容量モデルである。
【０００７】
半導体集積回路１の複数の出力回路１４及び複数の双方向回路１５中の出力回路１５Ａが同時、同相にスイッチングする時にＶＤＤ電源配線又はＧＮＤ電源配線に大きな電流が流れるが、リード７及びボンディングワイヤ８のインダクタンス成分１２に電流変化が発生すると、リード７及びボンディングワイヤ８のインダクタンス成分１２の両端にＶ＝Ｌdi／dtで表される電圧が誘起される。但し、Ｌはインダクタンス成分１２のインダクタンスである。
【０００８】
例えば、複数の出力回路１４、…、１４及び複数の双方向回路１５、…、１５中の出力回路１５Ａ、…、１５ＡがＨレベル信号を出力している状態から同時にＬレベル信号を出力すると、図３１Ａに示すように、外部から複数の出力回路１４、…、１４及び複数の双方向回路１５、…、１５中の出力回路１５Ａ、…、１５Ａを介してＧＮＤ電源配線に電流ia、…、iaが流れ込む。この結果、ＧＮＤ電源配線からＧＮＤ電源回路１７、ボンディングワイヤ８及びリード７を介してグランド１０に大きな電流ＩＡが流れる。この時、ＧＮＤ電源配線の電圧は、図３１Ｂに示すように、接地電圧ＧＮＤからＬdi／dtだけ上昇する。
【０００９】
これに対して、複数の出力回路１４、…、１４及び複数の双方向回路１５、…、１５中の出力回路１５Ａ、…、１５ＡがＬレベル信号を出力している状態から同時にＨレベル信号を出力すると、図３２Ａに示すように、ＶＤＤ電源配線から複数の出力回路１４、…、１４及び複数の双方向回路１５、…、１５中の出力回路１５Ａ、…、１５Ａを介して外部に電流ib、…、ibが流れ出す。この結果、外部電源９からリード７及びボンディングワイヤ８を介してＶＤＤ電源配線に大きな電流ＩＢが流れる。この時、ＶＤＤ電源配線の電圧は、図３２Ｂに示すように、電源電圧ＶＤＤからＬdi／dtだけ下降する。
【００１０】
このように、パッケージ化された半導体集積回路においては、複数の出力回路が同時、同相にスイッチングすると、そのＶＤＤ電源配線又はＧＮＤ電源配線の電圧に変動が発生するが、このようにして発生する電源電圧ＶＤＤ、ＧＮＤの変動が一般にＳＳＯノイズと呼ばれているものである。電源電圧ＶＤＤ、ＧＮＤの変動は、半導体集積回路の誤動作及び動作速度の低下の原因となるため、電源電圧ＶＤＤ、ＧＮＤの変動の１つであるＳＳＯノイズを低減するための取り組みが従来からなされている（例えば、特許文献１参照）。
【特許文献１】特開２００２−２２３０７７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
近年、製品のライフサイクルが短くなったため、Time to Marketの要求（半導体集積回路を開発／設計する側にとっては、顧客からの納期厳守の要求）が厳しくなっているが、半導体集積回路が仕様通りに動作しなければ、障害対応に追われることになり、余計な出費を強いられることになる。薄利な半導体集積回路にあって、余計なコスト発生は赤字の原因になる。また、障害が発生すれば、半導体集積回路の納期が遅れることになり、ビジネスチャンスを逸することにつながる。
【００１２】
ここに、半導体集積回路は高集積化の傾向にあり、このことが動作電圧を低電圧化させる要因となっている。半導体集積回路の動作電圧が低電圧化すると、半導体集積回路のノイズ耐性が弱くなり、ノイズマージンが低下する。このため、ノイズの影響で半導体集積回路が誤動作を起こしたり、仕様通りの性能で動作しないという障害が発生する頻度が高くなっている。
【００１３】
そこで、半導体集積回路では、ノイズを考慮した設計の重要性が増している。ノイズを考慮した設計をしなかった場合でも、半導体集積回路が正常動作することはあるが、それは偶然の成功に過ぎない。半導体集積回路を必ず正常動作させるには、ノイズ対策込みの設計手法によって、半導体集積回路を設計する必要がある。
【００１４】
半導体集積回路の障害要因の一つに、前述のＳＳＯノイズがある。半導体集積回路は、多ピン化によりＶＤＤ電源配線やＧＮＤ電源配線に流れる電流が大きくなる傾向にある。また、高速化により出力回路の最終段トランジスタの単位時間当たりの電流変化率が大きくなる傾向にもある。この結果、ＳＳＯノイズは増加傾向にあり、その対策が必須となっている。
【００１５】
ＳＳＯノイズを低減する取り組みは、過去、ボンディングワイヤ及びリードフレームのインダクタンス成分が小さくなるように半導体集積回路の実装技術を改善する、入出力回路と外部電源／グランドの接続部分にキャパシタを内蔵するように半導体集積回路を実装する、出力回路にＳＳＯノイズを抑制する回路を取り付ける、といった半導体装置の改善（ハードウエアの改良）によって行われてきた。しかし、ＳＳＯノイズを低減するためには、ハードウエアの改良のほかに、半導体集積回路の設計段階において、ソフトウェア的アプローチによりＳＳＯノイズを抑制することが必要である。
【００１６】
半導体集積回路の設計段階においてＳＳＯノイズを抑制するには、ＳＳＯノイズを見積もる手法が必要となる。ＳＳＯノイズを見積もる手法として、例えば、回路シミュレータを用いる手法があるが、この手法では、条件を変えて何度も回路シミュレーションを行う必要があり、非常に時間がかかる（例えば、１シミュレーション当たり、３〜５時間を要する）。即ち、回路シミュレーションでは、ノイズの値が求められるだけで、ＳＳＯノイズを抑制するのに必要なパラメータが算出されるわけではないので、条件を変えて何度も回路シミュレーションを行う必要が生じ、設計工数が多大なものとなる。
【００１７】
また、電源回路の挿入については、電源回路の最適配置手段がないため、ノイズの偏りや、局部的にピークノイズが大きくなることがあった。そのため、慣行に従った電源回路配置を行うか、いくつかの電源回路配置パターンを回路シミュレーションで確認する必要があった。前者は、合理的な解決方法ではない。後者は、シミュレーションコストがかかり、設計工数が多大なものとなる。
【００１８】
本発明は、かかる点に鑑み、回路シミュレーションを行わずに、解析的計算によってＳＳＯノイズを短時間で見積もることができる半導体集積回路のＳＳＯノイズ見積もり方法及び装置、並びに、ＳＳＯノイズの抑制に必要な措置をとることができる半導体集積回路の設計方法及び装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の半導体集積回路のＳＳＯノイズ見積もり方法及び装置は、半導体集積回路の入出力回路の構成情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズを計算するというものである。
【００２０】
本発明の半導体集積回路の設計方法及び装置は、半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズが規定値を超えないようにするために必要な電源回路数を計算するというものである。
【発明の効果】
【００２１】
本発明の半導体集積回路のＳＳＯノイズ見積もり方法及び装置によれば、半導体集積回路の入出力回路の構成情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズを計算するとしているので、回路シミュレーションを行わずに、解析的計算によりＳＳＯノイズを短時間で見積もることができる。
【００２２】
本発明の半導体集積回路の設計方法及び装置によれば、半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズが規定値を超えないようにするために必要な電源回路数を計算するとしているので、回路シミュレーションを行わずに、半導体集積回路の設計段階においてＳＳＯノイズの抑制に必要な措置をとることができる。
【発明を実施するための最良の形態】
【００２３】
以下、図１〜図２８を参照して、本発明の半導体集積回路のＳＳＯノイズ見積もり方法及び装置の第１実施形態及び第２実施形態、並びに、本発明の半導体集積回路の設計方法及び装置の一実施形態について説明する。
【００２４】
（本発明の半導体集積回路のＳＳＯノイズ見積もり方法及び装置の第１実施形態）
図１は本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第１実施形態の概略的構成図であり、本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第１実施形態は、本発明の半導体集積回路のＳＳＯノイズ見積もり方法の第１実施形態を実施するためのものである。
【００２５】
図１中、２３はパッケージ電気的特性情報記憶手段、２４は入出力回路構成情報記憶手段、２５はＳＳＯノイズ見積もり用パラメータ記憶手段、２６はパラメータ取得環境、２７はＳＳＯノイズ計算手段、２８はＳＳＯノイズ見積もり値記憶手段である。
【００２６】
本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第１実施形態においては、ＳＳＯノイズ見積もり対象の半導体集積回路が実装されるパッケージのリードのインダクタンス及びボンディングワイヤのインダクタンスがパッケージの電気的特性情報としてパッケージ電気的特性情報記憶手段２３に記憶される。
【００２７】
また、ＳＳＯノイズ見積もり対象の半導体集積回路が有する入出力回路中の信号回路の種類（出力回路、入力回路、双方向回路）及び種類毎の数と、電源回路の種類（ＶＤＤ電源回路、ＧＮＤ電源回路）及び種類毎の数が入出力回路の構成情報として入出力回路構成情報記憶手段２４に記憶される。
【００２８】
また、数９に示すＳＳＯノイズ見積もり式に含まれるＳＳＯノイズ見積もり用パラメータがＳＳＯノイズ見積もり用パラメータ記憶手段２５に記憶される。ＳＳＯノイズ見積もり用パラメータはパラメータ取得環境２６から取得される。
【００２９】
そして、ＳＳＯノイズ計算手段２７において、パッケージ電気的特性情報記憶手段２３が記憶するパッケージの電気的特性情報、入出力回路構成情報記憶手段２４が記憶する入出力回路の構成情報及びＳＳＯノイズ見積もり用パラメータ記憶手段２５が記憶するＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズの見積もり値が解析的計算により計算される。
【００３０】
ＳＳＯノイズ計算手段２７で計算されたＳＳＯノイズの見積もり値は、ＳＳＯノイズ見積もり値記憶手段２８に記憶される。これら一例の手順が本発明の半導体集積回路のＳＳＯノイズ見積もり方法の第１実施形態である。
【００３１】
ここで、電源回路の１個当たりのパッケージのインダクタンスをＬ、同相同時に変化する出力回路数をＳＳＯ数とすると、ＳＳＯノイズのピークＶSSO_NOISEは、
【００３２】
【数１】
2005038400.tif 000003
【００３３】
と表すことができる。但し、「ｉ」は１個の出力回路がスイッチングすることにより流れる電流である。また、「電源回路数」とは、同相同時に変化する出力回路が割り当てられている電源回路の数であり、出力回路がプルアップ動作を行うとき（Ｈレベル信号を出力するとき）はＶＤＤ電源回路の数、プルダウン動作を行うとき（Ｌレベル信号を出力するとき）はＧＮＤ電源回路の数である。
【００３４】
また、「Ｌ」は、出力回路がプルアップ動作を行うときはＶＤＤ電源回路側のボンディングワイヤ及びリードのインダクタンス、出力回路がプルダウン動作を行うときはＧＮＤ電源回路側のボンディングワイヤ及びリードのインダクタンスである。
【００３５】
また、電流変化率di／dtは、出力回路の最終段トランジスタのＩDS（ドレイン電流）−ＶDS（ドレイン電圧）特性から求めることができ、図２及び図３は、これを説明するための図である。
【００３６】
図２Ａ、図３Ａは出力回路の一部分を示しており、２９は出力回路の最終段トランジスタのうち、プルダウン動作を行うＮＭＯＳトランジスタ、３０はＧＮＤ電源配線、３１は外部負荷、３２はＮＭＯＳトランジスタ２９のゲートへの入力信号、３３はＮＭＯＳトランジスタ２９からの出力信号、３４はＳＳＯノイズである。図２Ｂ、図３ＢはＮＭＯＳトランジスタ２９のＩDS−ＶDS特性である。
【００３７】
特に、図２はＧＮＤ電源配線３０にＳＳＯノイズが発生していない状態でのＮＭＯＳトランジスタ２９のドレイン電流ＩDSを説明するための図、図３はＧＮＤ電源配線３０にＳＳＯノイズが発生したときのＮＭＯＳトランジスタ２９のドレイン電流ＩDSを説明するための図である。
【００３８】
入力信号３２がＬレベルからＨレベルに変化し、出力信号３３がＨレベルからＬレベルに変化する場合、ＮＭＯＳトランジスタ２９のゲート電圧ＶGSがＬレベルからＨレベルに変化する時間内のＮＭＯＳトランジスタ２９の動作領域が飽和領域であると仮定すると、ＧＮＤ電源配線３０にＳＳＯノイズが発生しない場合には、ＮＭＯＳトランジスタ２９のドレイン電流ＩDSは図２Ｂに矢印Ｐ１で示すように変化すると仮定することができる。
【００３９】
ここで、ＮＭＯＳトランジスタ２９の飽和領域でのＮＭＯＳトランジスタ２９のドレイン電流ＩDSは、ＮＭＯＳトランジスタ２９の閾値電圧をＶTHとすれば、
【００４０】
【数２】
2005038400.tif 000004
【００４１】
で表される。但し、βnは
【００４２】
【数３】
2005038400.tif 000005
【００４３】
であり、μnはキャリヤ（電子）の実効移動度、εoxはゲート酸化膜の誘電率、ｔoxはゲート酸化膜の厚み、Ｗnは実効ゲート幅、Ｌnはゲート長である。
【００４４】
これに対して、入力信号３２がＬレベルからＨレベルに変化し、出力信号３３がＨレベルからＬレベルに変化する場合において、ＧＮＤ電源配線３０にＳＳＯノイズが発生したときは、ＮＭＯＳトランジスタ２９のゲート電圧ＶGSはＳＳＯノイズの電圧ＶSSO_NOISE分だけ減少するので、ＮＭＯＳトランジスタ２９のドレイン電流ＩDSは図３Ｂに矢印Ｐ２で示すように変化すると仮定することができる。
【００４５】
したがって、この場合のＮＭＯＳトランジスタ２９のドレイン電流ＩDSは、
【００４６】
【数４】
2005038400.tif 000006
【００４７】
と表すことができる。ここで、図３Ａに示すように、ゲート電圧ＶGSの波形を飽和ランプ波形、ＳＳＯノイズ３４の波形を三角パルス波形と仮定すると、ＮＭＯＳトランジスタ２９のドレイン電流ＩDSの変化率は、
【００４８】
【数５】
2005038400.tif 000007
【００４９】
となる。但し、「Slope」は入力信号３２の傾きであり、ゲート電圧ＶGSの変化が終わったときに、ＮＭＯＳトランジスタ２９のドレイン電流変化率dＩDS／dtが最大となる。
【００５０】
そこで、ＳＳＯノイズ３４がピークＶSSO_NOISEに達する時間とＮＭＯＳトランジスタ２９のゲート電圧ＶGSの立ち上がり時間が同じであると仮定すると、ＮＭＯＳトランジスタ２９のドレイン電流変化率dＩDS／dtは、
【００５１】
【数６】
2005038400.tif 000008
【００５２】
となる。但し、ＶCCはＮＭＯＳトランジスタ２９の動作電圧である。ここで、数６に示すドレイン電流変化率dＩDS／dtを数１に代入すると、
【００５３】
【数７】
2005038400.tif 000009
【００５４】
となる。これを解くと、
【００５５】
【数８】
2005038400.tif 000010
【００５６】
が得られる。数８を拡張して、ＳＳＯノイズ３４のピークＶSSO_NOISEを、
【００５７】
【数９】
2005038400.tif 000011
【００５８】
と表す。但し、「同時ＳＷ（スイッチング）係数」は出力回路のＳＳＯノイズの相対強度を表す係数であり、「Slope」、「β」に比例する。「ＰＶＴ（σ）係数」はプロセスバラツキを表す係数、「ＰＶＴ（Ｔ）係数」は温度による違いを表す係数、Ｂは飽和ノイズ電圧係数、Ｌjは電源のパッケージインダクタンスである。
【００５９】
なお、出力回路の最終段トランジスタのうち、プルアップ動作を行うＰＭＯＳトランジスタについても同様の式を導くことができる。したがって、本実施形態では、ＳＳＯノイズ計算手段２７において数９をＳＳＯノイズ見積もり式として使用する。
【００６０】
ここで、例えば、図４に示すように、半導体集積回路３５について、コア回路３６の周辺部に３５２個の入出力回路Ｎ１〜Ｎ３５２が作られており、これら入出力回路Ｎ１〜Ｎ３５２について、同時スイッチング係数及びパッケージのインダクタンスが表１に示すようなっており、ＳＳＯノイズ見積もり式のパラメータが表２に示すようになっているとする。
【００６１】
【表１】
2005038400.tif 000012
【００６２】
【表２】
2005038400.tif 000013
【００６３】
表２において、「ＳＳ」、「ＴＴ」、「ＦＦ」はＶTH、ＰＶＴ（σ）を選択するための指標σの内容であり、「ＳＳ」はプロセスバラツキによりトランジスタの動作速度が遅くなった場合、「ＴＴ」はトランジスタの動作速度が設計値の範囲にある場合、「ＦＦ」はプロセスバラツキによりトランジスタの動作速度が速くなった場合である。
【００６４】
そこで、例えば、σをＦＦ、温度を２５℃、動作電圧を３.３Ｖとして、半導体集積回路３５の各辺でのＳＳＯノイズを計算すると、ＧＮＤ電源配線に発生するＳＳＯノイズは、左辺では０.３９１Ｖ、下辺では０.４６８Ｖ、右辺では０.４０７Ｖ、上辺では０.４１５Ｖとなり、ＶＤＤ電源配線に発生するＳＳＯノイズは、左辺では１.１３８Ｖ、下辺では１.２６９Ｖ、右辺では１.１６７Ｖ、上辺では１.１８０Ｖとなる。
【００６５】
ここで、本実施形態が用いる数９に示すＳＳＯノイズ見積もり式は、トランジスタの電流電圧特性から導出されており、合理的根拠に基づいているので、誤差が少ない。図５は本実施形態によるＳＳＯノイズ見積もり精度を示す図である。
【００６６】
図５（Ａ）は本実施形態で用いるＳＳＯノイズ見積もり式によるＳＳＯノイズ値とＨＳＰＩＣＥシミュレーションによるＳＳＯノイズ値を示したもので、本実施形態で用いるＳＳＯノイズ見積もり式によるによるＳＳＯノイズ値はシミュレーション結果とほぼ一致する。これ対して、従来用いられていたシミュレーション結果を線形近似した式は、同時スイッチング係数の総和が大きくなるほどシミュレーション結果との乖離が大きくなる。
【００６７】
図５（Ｂ）は５通りの同時スイッチング係数の総和に対して動作電圧を変化させたときのＳＳＯノイズ値を、本実施形態で用いるＳＳＯノイズ見積もり式による場合とＨＳＰＩＣＥシミュレーションによる場合とを比較して示したものである。本実施形態で用いるＳＳＯノイズ見積もり式によるＳＳＯノイズ値はシミュレーション結果とほぼ一致する。従来の線形近似では、動作電圧は式のパラメータに入っていない。
【００６８】
ＬＳＩをその推奨動作条件で保証する際には、推奨動作条件の動作電圧の範囲内で、ＳＳＯノイズが規定値に収まることを保証しなければならない。ゆえに、動作電圧が見積もり式のパラメータに入っていて、十分な精度を持っていることは、実用面で非常に有効である。
【００６９】
本実施形態によれば、半導体集積回路の設計において、回路シミュレーションを行わずに短時間でＳＳＯノイズを見積もることができる。例えば、信号回路数が３００本規模の半導体集積回路のＳＳＯノイズ見積もり作業を行うと、回路シミュレーションによる場合には約１６時間を要するが、本実施形態による場合には約１時間で足りる。即ち、本実施形態によれば、ＳＳＯノイズ見積もり作業時間は、回路シミュレーションによる場合の約１６分の１で足りる。なお、回路シミュレーションによる場合と本実施形態による場合のＳＳＯノイズのピーク値の差は、１０〜１５％である。
【００７０】
以上のように、本実施形態によれば、入出力回路の種類（出力回路、入力回路、双方向回路）及び種類毎の数、パッケージのインダクタンス及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズ計算手段２７で数９によりＳＳＯノイズを計算するとしているので、回路シミュレーションを行わずに、解析的計算によりＳＳＯノイズを短時間で見積もることができる。
【００７１】
なお、入出力回路の種類及び種類毎の数、パッケージのインダクタンス及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズ計算手段２７での数９によるＳＳＯノイズの計算は、コンピュータをＳＳＯノイズ計算手段２７として機能させるプログラムにより達成することができる。
【００７２】
（本発明の半導体集積回路のＳＳＯノイズ見積もり方法及び装置の第２実施形態）
図６は本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第２実施形態の概略的構成図であり、本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第２実施形態は、本発明の半導体集積回路のＳＳＯノイズ見積もり方法の第２実施形態を実施するためのものである。
【００７３】
本実施形態においては、入出力回路構成情報記憶手段２４が記憶する入出力回路構成情報から信号回路のグルーピングを行う信号回路グルーピング手段１００と、信号回路グルーピング手段１００がグルーピングした信号回路グループ情報を記憶する信号回路グループ情報記憶手段１０１−１〜１０１−Ｎが設けられている。
【００７４】
本実施形態では、ＳＳＯノイズ計算手段２７は、信号回路グループ情報記憶手段１０１−１〜１０１−Ｎが記憶する信号回路グループ情報、パッケージ電気的特性情報記憶手段２３が記憶するパッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータ記憶手段２５が記憶するＳＳＯノイズ見積もり用パラメータに基づいて、信号回路グループごとにＳＳＯノイズの見積もり値を解析的計算により計算する。その他については、本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第１実施形態と同様に構成されている。
【００７５】
信号回路グルーピング手段１００は、入出力回路構成情報記憶手段２４に記憶された入出力回路構成情報に基づいて、入出力回路中の信号回路を種類及び動作周波数でグルーピングするものである。信号回路の種類は接続先やセル規格で決定される。接続先やセル規格が異なれば、信号回路の種類は別となる。但し、セル規格が同じであれば、接続先が異なっても、信号回路の種類を同じとしても良い。例えば、ローカル・バス（Local Bus）と、ＳＤＲＡＭインタフェース（SDRAM-IF）とは異なる信号回路種類である。
【００７６】
図７、図８は信号回路グルーピング手段１００が採用する信号回路のグルーピング方法を説明するための図である。まず、入出力回路並びの左端（もしくは右端）から信号回路並びを見ていき、一つ前の信号回路と動作周波数が同じ信号回路は同一の信号回路グループとし、異なった場合は、今までの信号回路グループに含めず、新しい信号回路グループとする。
【００７７】
次に、再び、入出力回路並びの左端（もしくは右端）から信号回路の種類を見ていき、一つ前の信号回路と信号回路種類が同一の場合は、同一の信号回路グループとし、異なった場合には、今までの信号回路グループに含めず、新しい信号回路グループとする。
【００７８】
図７は出力回路ａ〜ｋを動作周波数でグルーピングした例を示しており、この例では、出力回路a〜hは、動作周波数＝１３３ＭＨzの信号回路グループにグルーピングされ、出力回路ｉ〜ｋは、動作周波数＝６６ＭＨzの信号回路グループにグルーピングされている。
【００７９】
図８は出力回路ａ〜ｋを動作周波数でグルーピングした後、信号回路種類でグルーピングした例を示しており、この例では、出力回路a〜ｄは、信号回路種類＝ＳＤＲＡＭ−ＩＦ、動作周波数＝１３３ＭＨzの信号回路グループにグルーピングされ、出力回路ｅ〜ｈは、信号回路種類＝プロセッサコア制御端子、動作周波数１３３ＭＨzの信号回路グループにグルーピングされ、出力回路ｉ〜ｋは、信号回路種類＝ローカル・バス、動作周波数＝６６ＭＨzの信号回路グループにグルーピングされている。図９は半導体集積回路のコア部の周辺の出力回路の全体をグルーピングした例を示している。
【００８０】
ここで、例えば、図１０に示すように、半導体集積回路３５について、コア回路３６の周辺部に３５２個の出力回路Ｎ１〜Ｎ３５２が作られており、これら出力回路Ｎ１〜Ｎ３５２について、同時スイッチング係数及びパッケージのインダクタンスが表１に示すようなっており、ＳＳＯノイズ見積もり式のパラメータが表２に示すようになっているとする。
【００８１】
このとき、図１０のコア回路３６の各辺でのＳＳＯノイズを計算する。プロセスバラツキＦＦ、温度２５℃、動作電圧３.３Ｖとすると、出力回路グループＡのＧＮＤ電源配線に発生するＳＳＯノイズは、数９に示すＳＳＯノイズ見積もり式を用いて、数１０に示すように計算することができ、０.３７９Ｖと求められる。
【００８２】
【数１０】
2005038400.tif 000014
【００８３】
同様に、出力回路グループＢでは０.４３０Ｖ、出力回路グループＣでは０.４８６Ｖ、出力回路グループＤでは０.４０３Ｖとなる。ＶＤＤ電源配線に発生するＳＳＯノイズを計算すると、出力回路グループＡでは１.２３７Ｖ、出力回路グループＢでは１.１７８Ｖ、出力回路グループＣでは１.３３２Ｖ、出力回路グループＤでは１.１６０Ｖとなる。
【００８４】
以上のように、本実施形態によれば、信号回路グループ情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズ計算手段２７で数９によりＳＳＯノイズを計算するとしているので、本発明のＳＳＯノイズ見積もり装置の第１実施形態（又は本発明のＳＳＯノイズ見積もり方法の第１実施形態）と同様に、回路シミュレーションを行わずに、解析的計算によりＳＳＯノイズを短時間で見積もることができると共に、信号回路グループ毎にＳＳＯノイズを見積もるとしているので、本発明のＳＳＯノイズ見積もり装置の第１実施形態（又は本発明のＳＳＯノイズ見積もり方法の第１実施形態）よりも精度の高いＳＳＯノイズ見積もりを行うことができる。
【００８５】
なお、入出力回路の種類及び種類毎の数に基づいて行われる信号回路グルーピング手段１００での信号回路のグルーピング処理、及び、信号回路グループピング手段１００によるグルーピングの結果、パッケージのインダクタンス及びＳＳＯノイズ見積もり用パラメータに基づいて行われるＳＳＯノイズ計算手段２７での数９によるＳＳＯノイズの計算は、コンピュータを信号回路グルーピング手段１００及びＳＳＯノイズ計算手段２７として機能させるプログラムにより達成することができる。
【００８６】
（本発明の半導体集積回路の設計方法及び装置の一実施形態)
図１１は本発明の半導体集積回路の設計装置の一実施形態の概略的構成図であり、本発明の半導体集積回路の設計装置の一実施形態は、本発明の半導体集積回路の設計方法の一実施形態を実施するためのものである。
【００８７】
図１１中、３７はパッケージ電気的特性情報記憶手段、３８は入出力回路構成情報記憶手段、３９は信号回路グルーピング手段、４０−１〜４０−Ｎは信号回路グループ情報記憶手段、４１はＳＳＯノイズ見積もり用パラメータ記憶手段、４２はパラメータ取得環境、４３は電源回路数計算手段、４４−１〜４４−Ｎは入出力回路構成情報記憶手段、４５は電源回路挿入手段、４６は入出力回路配置情報記憶手段である。
【００８８】
本発明の半導体集積回路の設計装置の一実施形態では、設計対象の半導体集積回路が実装されるパッケージのリードのインダクタンス及びボンディングワイヤのインダクタンスがパッケージの電気的特性情報としてパッケージ電気的特性情報記憶手段３７に記憶される。
【００８９】
また、設計対象の半導体集積回路が有する入出力回路中の信号回路の種類（出力回路、入力回路、双方向回路）及び種類毎の数が入出力回路構成情報として入出力回路構成情報記憶手段３８に記憶される。
【００９０】
また、数９に示すＳＳＯノイズ見積もり式に含まれるＳＳＯノイズ見積もり用パラメータがＳＳＯノイズ見積もり用パラメータ記憶手段４１に記憶される。ＳＳＯノイズ見積もり用パラメータはパラメータ取得環境４２から取得される。
【００９１】
そして、信号回路グルーピング手段３９において、入出力回路構成情報記憶手段３８に記憶された入出力回路構成情報に基づいて、入出力回路中の信号回路が接続先や動作周波数やセル規格名（ＬＶＣＭＯＳ、ＡＮＡＬＯＧ、ＵＳＢ等）や駆動能力別（high-speed ＬＶＣＭＯＳ、normal-speed ＬＶＣＭＯＳ）でグループに分けられ、各信号回路グループ毎に信号回路の種類及び種類毎の数が各信号回路グループの情報として信号回路グループ情報記憶手段４０−１〜４０−Ｎに記憶される。
【００９２】
次に、電源回路数計算手段４３において、パッケージ電気的特性記憶手段３７に記憶されたパッケージ電気的特性情報、信号回路グループ情報記憶手段４０−１〜４０−Ｎに記憶された各信号回路グループの情報及びＳＳＯノイズ見積もり用パラメータ記憶手段４１に記憶されたＳＳＯノイズ見積もり用パラメータに基づいて、ＳＳＯノイズが規定値Ｖnoise_tolerableを超えないようにするために必要な電源回路数がＶＤＤ電源回路及びＧＮＤ電源回路についてそれぞれ計算される。
【００９３】
電源回路数計算手段４３で計算された電源回路の種類（ＶＤＤ電源回路、ＧＮＤ電源回路）及び種類毎の数が信号回路の種類及び種類毎の数と共に各信号回路グループ毎に入出力回路の構成情報として入出力回路構成情報記憶手段４４−１〜４４−Ｎに記憶される。
【００９４】
次に、電源回路挿入手段４５において、入出力回路構成情報記憶手段４４−１〜４４−Ｎに記憶された入出力回路構成情報（信号回路の種類・数、電源回路の種類・数）に基づいて、各信号回路グループ毎に電源回路の挿入が行われ、その結果が入出力回路（信号回路・電源回路）の配置情報として入出力回路配置情報記憶手段４６に記憶される。これら一連の手順が本発明の半導体集積回路の設計方法の一実施形態である。
【００９５】
ここで、電源回路に接続されているボンディングワイヤ及びリードのインダクタンス成分を全ての電源回路について均等であると仮定し、それをＬとすると、ＳＳＯノイズＶSS0_NOISEが規定値Ｖnoise\tolerableを超えないための条件式は、数９から、
【００９６】
【数１１】
2005038400.tif 000015
【００９７】
となる。したがって、ＳＳＯノイズＶSS0_NOISEが規定値Ｖnoise_tolerableを超えないために必要な電源回路数は、
【００９８】
【数１２】
2005038400.tif 000016
【００９９】
となる。本実施形態では、電源回路数計算手段４３で行われる電源回路数の計算は、数１２に示す電源回路数計算式を用いて行われるものとする。但し、電源回路数は整数である。
【０１００】
また、本実施形態では、例えば、図１２に示すように、１個の電源回路を中心に隣接する同種の電源回路との間にある出力回路の同時スイッチング係数の総和の半分が、１個の電源回路が受け持つ出力回路の同時スイッチング係数の総和となるように電源回路を挿入する。
【０１０１】
図１２の例では、ＶＤＤ電源回路４７、４９間の出力回路の同時スイッチング係数の総和は２０であるので、ＶＤＤ電源回路４８が受け持つ出力回路の同時スイッチング係数の総和が２０／２＝１０となるようにＶＤＤ電源回路４８が配置されている。なお、ＶＤＤ電源回路４８が受け持つ左側の出力回路の同時スイッチング係数の総和は５、ＶＤＤ電源回路４８が受け持つ右側の出力回路の同時スイッチング係数の総和は５である。
【０１０２】
ここで、１個のＶＤＤ電源回路（もしくはＧＮＤ電源回路）が原則として受け持つ同時スイッチング係数の総和は、
【０１０３】
【数１３】
2005038400.tif 000017
【０１０４】
で求めることができ、１個の電源回路が原則として受け持つ片側の出力回路の同時スイッチング係数は、数１３の結果を２で割って求めることができる。
【０１０５】
また、本実施形態では、図１３に示すように、１つの信号回路グループの中で、１個の電源回路の受け持つ同時スイッチング係数の総和が略均等になるように電源回路を出力回路の間に挿入する。すなわち、１個の電源回路の受け持つ同時スイッチング係数の不均等さをコスト関数として、最適化アルゴリズムによってコスト関数が最小になる電源回路の挿入位置を解として求める。
【０１０６】
図１３の例は、出力回路の数＝２１、同時スイッチング係数の総和＝６０、ＶＤＤ電源回路数＝６とする場合を示しており、この例では、６個のＶＤＤ電源回路５０、５１、５２、５３、５４、５５が、それぞれ受け持つ同時スイッチング係数の総和が１０、１０、９.５、９.５、１１、１０と略均等になるように挿入されている。
【０１０７】
図１４はＶＤＤ電源回路及びＧＮＤ電源回路を挿入する場合の例であり、出力回路の数＝２１、同時スイッチング係数の総和＝６０、ＶＤＤ電源回路数＝６、ＧＮＤ電源回路数＝１０の場合を示している。
【０１０８】
図１２〜図１４に示す例では、電源回路の配置に制約を設けていないが、設計においては、ＳＳＯノイズ以外の観点から決まる電源回路の配置制約が存在する場合がある。そのような場合には、電源回路の配置制約を制約条件とし、最適化アルゴリズムによってコスト関数が最小になる電源回路挿入位置を解として求めるようにする。
【０１０９】
図１５、図１６は電源回路挿入アルゴリズムを説明するための図である。信号回路グルーピング手段３９では、入出力回路構成情報記憶手段３８に記憶された入出力回路構成情報に基づいて、入出力回路中の信号回路が接続先や動作周波数やセル規格名でグループに分けられるが、図１５Ａは入出力回路中の出力回路（双方向回路中の出力回路を含む）を４つの出力回路グループＧ１〜Ｇ４に分けた場合を示している。
【０１１０】
ここで、例えば、指標σ＝ＦＦ、温度＝２５℃、動作電圧＝３.３Ｖ、ＧＮＤ電源配線のパッケージのインダクタンス＝５ｎＨ、ＶＤＤ電源配線のパッケージのインダクタンス＝６ｎＨ、ＧＮＤ電源配線のＳＳＯノイズ規定値＝０.４Ｖ、ＶＤＤ電源配線のＳＳＯノイズ規定値＝１.２Ｖとし、数１２を用いてＳＳＯノイズ規定値を満足するＧＮＤ電源回路数、ＶＤＤ電源回路数を計算すると、表３に示すようになる。
【０１１１】
【表３】
2005038400.tif 000018
【０１１２】
そこで、最適化アルゴリズムによってＳＳＯノイズが最も抑制されるようにＶＤＤ電源回路及びＧＮＤ電源回路を配置すると、例えば、図１５Ｂに示すようになる。
【０１１３】
出力回路グループＧ１では、ＧＮＤ電源回路５６、５７、５８、５９、６０、６１が受け持つ同時スイッチング係数の総和はそれぞれ１４、１４、１４、１５、１３、１２とされ、ＶＤＤ電源回路６２、６３、６４が受け持つ同時スイッチング係数の総和はそれぞれ２８、２８、２６とされている。
【０１１４】
出力回路グループＧ２では、ＧＮＤ電源回路６５、６６、６７、６８、６９が受け持つ同時スイッチング係数の総和はそれぞれ１１.５、１１.５、１２、１３、１３とされ、ＶＤＤ電源回路７０、７１、７２が受け持つ同時スイッチング係数の総和はそれぞれ１９、２０.５、２１.５とされている。
【０１１５】
出力回路グループＧ３では、ＧＮＤ電源回路７３、７４、７５が受け持つ同時スイッチング係数の総和はそれぞれ９、１０.５、１０.５とされ、ＶＤＤ電源回路７６、７７が受け持つ同時スイッチング係数の総和はそれぞれ１５.５、１４.５とされている。
【０１１６】
出力回路グループＧ４では、ＧＮＤ電源回路７８、７９、８０、８１、８２、８３、８４が受け持つ同時スイッチング係数の総和はそれぞれ１４、１４、１４、１３、１４、１３、１４とされ、ＶＤＤ電源回路８５、８６、８７、８８が受け持つ同時スイッチング係数の総和はそれぞれ２４、２４、２４、２４とされている。
【０１１７】
また、図１６Ａは入出力回路中の出力回路（双方向回路中の出力回路を含む）を４つの出力回路グループＡ〜Ｄに分けた場合を示している。出力回路グループＡは信号回路種類＝ＳＤＲＡＭ−ＩＦ、動作周波数＝１３３ＭＨzの信号回路グループ、出力回路グループＢは信号回路種類＝記憶機器制御端子、動作周波数＝６６ＭＨzの信号回路グループ、出力回路グループＣは信号回路種類＝プロセッサコア制御端子、動作周波数＝１３３ＭＨzの信号回路グループ、出力回路グループＤは信号回路種類＝ローカル・バス、動作周波数＝６６ＭＨzの信号回路グループである。
【０１１８】
ここで、例えば、指標σ＝ＦＦ、温度＝２５℃、動作電圧＝３.３Ｖ、ＧＮＤ電源配線のパッケージのインダクタンス＝５ｎＨ、ＶＤＤ電源配線のパッケージのインダクタンス＝６ｎＨ、ＧＮＤ電源配線のＳＳＯノイズ規定値＝０.４Ｖ、ＶＤＤ電源配線のＳＳＯノイズ規定値＝１.１Ｖとし、数１２を用いてＳＳＯノイズ規定値を満足するＧＮＤ電源回路数、ＶＤＤ電源回路数を計算すると、表４に示すようになる。また、出力回路グループＡの計算例を数１４に示す。
【０１１９】
【表４】
2005038400.tif 000019
【０１２０】
【数１４】
2005038400.tif 000020
【０１２１】
次に、電源１個が受け持つ同時スイッチング係数を数１３により計算すると、表５、表６に示すようになる。
【０１２２】
【表５】
2005038400.tif 000021
【０１２３】
【表６】
2005038400.tif 000022
【０１２４】
そこで、最適化アルゴリズムによってＳＳＯノイズが最も抑制されるようにＶＤＤ電源回路及びＧＮＤ電源回路を配置すると、例えば、図１６Ｂに示すようになる。
【０１２５】
出力回路グループＡでは、ＧＮＤ電源回路１０２、１０３、１０４、１０５、１０６、１０７が受け持つ同時スイッチング係数の総和はそれぞれ１４、１４、１４、１５、１３、１２とされ、ＶＤＤ電源回路１０８、１０９、１１０、１１１が受け持つ同時スイッチング係数の総和はそれぞれ２０、２０、２１、２１とされている。
【０１２６】
出力回路グループＢでは、ＧＮＤ電源回路１１２、１１３、１１４、１１５、１１６が受け持つ同時スイッチング係数の総和はそれぞれ１１.５、１１.５、１２、１３、１３とされ、ＶＤＤ電源回路１１７、１１８、１１９が受け持つ同時スイッチング係数の総和はそれぞれ１９、２０.５、２１.５とされている。
【０１２７】
出力回路グループＣでは、ＧＮＤ電源回路１２０、１２１、１２２が受け持つ同時スイッチング係数の総和はそれぞれ９、１０.５、１０.５とされ、ＶＤＤ電源回路１２３、１２４が受け持つ同時スイッチング係数の総和はそれぞれ１５.５、１４.５とされている。
【０１２８】
出力回路グループＤでは、ＧＮＤ電源回路１２５、１２６、１２７、１２８、１２９、１３０、１３１が受け持つ同時スイッチング係数の総和はそれぞれ１４、１４、１４、１３、１４、１３、１４とされ、ＶＤＤ電源回路１３２、１３３、１３４、１３５が受け持つ同時スイッチング係数の総和はそれぞれ２４、２４、２４、２４とされている。
【０１２９】
ここで、本実施形態が採用する電源回路挿入位置最適化アルゴリズムについて説明すると、本実施形態では、ある出力回路グループに対して出力回路グループの左端（もしくは右端）から同時スイッチング係数を加算しながら、ＶＤＤ電源回路（又はＧＮＤ電源回路）が受け持つ片側の同時スイッチング係数と比較していき、
【０１３０】
【数１５】
2005038400.tif 000023
【０１３１】
となる所に、ＶＤＤ電源回路（又はＧＮＤ電源回路）を挿入するというアルゴリズムを採用している。
【０１３２】
図１７は電源回路挿入位置最適化アルゴリズムを示すフローチャートである。ステップＳ１では、着目出力回路グループ選択手段が、出力回路グループ群情報を保持する出力回路グループ群ファイル１３６を参照して、電源回路の挿入を行う出力回路グループを選択し、これを着目出力回路グループとする。
【０１３３】
ステップＳ２では、同時スイッチング係数計算手段が、同時スイッチング係数情報を保持する同時スイッチング係数ファイル１３７と電源回路挿入本数情報を保持する電源回路挿入本数ファイル１３８を参照し、数式１３を用いて1本の電源回路が受け持つ同時スイッチング係数を計算し、結果が電源回路受け持ち同時スイッチング係数ファイル１３９に保持される。
【０１３４】
ステップＳ３では、着目出力回路決定手段が、着目出力回路グループ内の出力回路並び情報を保持する出力回路並びファイル１４０を参照して着目出力回路を決定する。初めは、着目出力回路グループの左端（もしくは右端）の出力回路を着目出力回路に決定する。
【０１３５】
ステップＳ４では、同時スイッチング係数加算手段が、同時スイッチング係数ファイル１３７を参照して着目出力回路の同時スイッチング係数を加算する。初めは、着目出力回路グループの左端（もしくは右端）の出力回路のみが着目出力回路である。
【０１３６】
ステップＳ５では、同時スイッチング係数比較手段が、電源回路受け持ち同時スイッチング係数ファイル１３９を参照して、電源回路が受け持つ片側の同時スイッチング係数と着目出力回路の同時スイッチング係数の合計との比較を行う。比較した結果、電源回路の受け持ち分のほうが大きい場合は、ステップＳ３に戻り、隣の出力回路を着目出力回路に追加することにより、着目出力回路を追加する。電源回路の受け持ち分が小さい場合は、ステップＳ６に進む。
【０１３７】
ステップＳ６では、電源回路挿入手段が、同時スイッチング係数ファイル１３７と出力回路並びファイル１４０を参照し、次の出力回路の同時スイッチング係数の半分をここまでの着目出力回路の同時スイッチング係数に加算し、電源回路の片側の受け持ち分と比較し、電源回路の片側受け持ち分の方が大きい場合は、着目出力回路の後に電源回路を挿入し、小さい場合は着目出力回路の前に電源回路を挿入し、その情報を電源回路・出力回路並びフィイル１４１に保持する。ここで当該電源回路の挿入位置が決定される。
【０１３８】
ステップＳ７では、電源回路挿入本数判定手段が、電源回路挿入本数ファイル１３８を参照して、挿入された電源回路本数と電源回路挿入本数とを比較し、電源回路挿入本数分を全て挿入したか否かを判定し、全て挿入していなければ、次の電源回路へ進む。全て挿入していれば、着目出力回路グループに対する電源回路挿入は終了する。
【０１３９】
ステップＳ８では、電源回路挿入済出力回路グループ判定手段が、全ての出力回路グループに対し、電源回路挿入処理が行われたかを判定し、全ての出力回路グループに対し、電源回路の挿入が行われていれば、電源回路の挿入処理を終了する。そうでなければ、ステップＳ１に戻って、次の出力回路グループに対して、電源回路の挿入処理を実行する。
【０１４０】
以下では、ＶＤＤ電源回路（又はＧＮＤ電源回路）の片側が原則として受け持つ同時スイッチング係数が５の場合を例として説明する。
【０１４１】
図１８は出力回路グループを示しており、ａ〜ｋは出力回路である。この場合において、例えば、出力回路ｄの右側に電源回路を挿入すると、電源回路の左側で電源回路の片側が受け持つスイッチング係数を超える。このような場合には、出力回路ｄの同時スイッチング係数の半分を出力回路ａ〜ｃの同時スイッチング係数の合計に加算して電源回路が受け持つ片側の同時スイッチング係数と比較する。
【０１４２】
そして、出力回路ｄの同時スイッチング係数の半分を出力回路ａ〜ｃの同時スイッチング係数の合計に加算した値が、電源回路が受け持つ片側の同時スイッチング係数を超える場合は、出力回路ｄの左側に電源回路を挿入し、超えない場合には、出力回路ｄの右側に電源回路を挿入する。図１８の例では、出力回路ａ〜ｃの同時スイッチング係数の合計（＝３）＋出力回路ｄの同時スイッチング係数の半分（＝３／２）＝４.５となるため、図１９に示すように、出力回路ｄの右側に電源回路８９を挿入する。
【０１４３】
図１９に示すように電源回路８９を挿入すると、電源回路８９は、その左側で同時スイッチング係数６を受け持つことになるので、挿入した電源回路８９の右側の同時スイッチング係数の受け持ち分は、１０−６＝４とする。この結果、電源回路８９は、その右側で、出力回路ｅと出力回路ｆの半分までを受け持つことになる。図２０は２個目の電源回路９０の挿入位置を示している。
【０１４４】
上記の処理を繰り返して出力回路グループに必要な本数の電源回路を全て挿入する。なお、上記の例は、左側から挿入しているが、右側からも同じ手法で挿入することができる。また、同一辺の場合を例としているが、辺をまたぐ場合も同じ手法で挿入することができる。
【０１４５】
また、図２１は電源回路を挿入するに際して既配置の異電位電源回路がある場合を示している。図２１に示すように、電源回路を挿入するに際して既配置の異電位電源回路９１がある場合には、同時スイッチング係数の均等化と、ＶＤＤ電源回路及びＧＮＤ電源回路のペア配置を考慮する。
【０１４６】
すなわち、図１８に示す例では、出力回路ｄの左右のどちらに電源回路８９を挿入するかを判定し、図１９に示すように、出力回路ｄの右側に電源回路８９を挿入したが、図２１に示す例では、このようにすると、電源回路８９の挿入位置の左側に出力回路ｄを介して異電位電源回路９１が存在することになる。そこで、このような場合には、例えば、図２２に示すように、異電位電源回路９１の右側に挿入対象の電源回路８９を挿入する。
【０１４７】
図２２に示すように電源回路８９を挿入した場合、電源回路８９は、左側で同時スイッチング係数として３を受け持つので、電源回路８９の右側の同時スイッチング係数の受け持ち分は、１０−３＝７とする。この結果、電源回路８９は、出力回路ｄ、ｅと出力回路ｆの半分まで受け持つこととなる。
【０１４８】
また、例えば、図２３Ａに示すように、異電位電源回路９２の左側の出力回路ａ〜ｄについて、挿入対象の電源回路の片側の同時スイッチング係数の受け持ち分（本例では、５）で賄えない場合でも、両側の同時スイッチング係数の受け持ち分（本例では、１０）で賄えるのであれば、図２３Ｂに示すように、異電位電源回路９２の隣に挿入対象の電源回路９３を挿入して電源回路のペア配置を優先する。
【０１４９】
図２３Ｂに示すように電源回路９３を挿入した場合、電源回路９３が左側で受け持つ同時スイッチング係数は８となるので、電源回路９３の右側の同時スイッチング係数の持ち分は、１０−８＝２とする。このため、電源回路９３は、出力回路ｅまでを受け持つこととなる。
【０１５０】
また、図２４は電源回路を挿入するに際して既配置の同電位電源回路がある場合を示している。図２４に示すように、挿入対象の電源回路と同電位の電源回路９４がある場合は、同電位電源回路９４は同時スイッチング係数を０とみなして挿入処理を行う。
【０１５１】
また、図２５は出力回路の同時スイッチング係数が大きい場合を示している。図２５Ａに示すように、例えば、出力回路ａの同時スイッチング係数が電源回路１個で受け持てない大きさである場合は、図２５Ｂに示すように、出力回路ａの左側に複数の電源回路９５、９６を挿入する。
【０１５２】
上記の方法では、出力回路の同時スイッチング係数の大きさと電源回路が受け持つ片側の同時スイッチング係数の大きさとを比較して、電源回路の挿入箇所を判定する方法を示したが、電源回路の左右の同時スイッチング係数のバランスを見て挿入することもできる。
【０１５３】
例えば、図２６において、出力回路ａ〜ｃの同時スイッチング係数の合計は３であり、出力回路ａ〜ｄの同時スイッチング係数の合計は６となる。すなわち、出力回路ｄの左側に電源回路を挿入する場合には、電源回路が受け持つ左側の同時スイッチング係数は、電源回路の片側が原則として受け持つ同時スイッチング係数を超えることはないが、出力回路ｄの右側に電源回路を挿入する場合には、電源回路が受け持つ左側の同時スイッチング係数は、電源回路の片側が原則として受け持つ同時スイッチング係数を超えてしまう。
【０１５４】
この場合には、出力回路ｄの左側に電源回路を挿入した場合に電源回路が受け持つ左右の同時スイッチング係数と、出力回路ｄの右側に電源回路を挿入した場合に電源回路が受け持つ左右の同時スイッチング係数の和を求める。
【０１５５】
出力回路ｄの左側に電源回路を挿入した場合には、電源回路が受け持つ左側の同時スイッチング係数は、出力回路ａの同時スイッチング係数（＝１）＋出力回路ｂの同時スイッチング係数（＝１）＋出力回路ｃの同時スイッチング係数（＝１）＝３となり、右側の同時スイッチング係数は、出力回路ｄの同時スイッチング係数（＝３）＋出力回路ｅの同時スイッチング係数（＝３）＋出力回路ｆの同時スイッチング係数（＝２）の半分＝７となる。
【０１５６】
これに対して、出力回路ｄの右側に電源回路を挿入した場合には、電源回路が受け持つ左側の同時スイッチング係数は、出力回路ａの同時スイッチング係数（＝１）＋出力回路ｂの同時スイッチング係数（＝１）＋出力回路ｃの同時スイッチング係数（＝１）＋出力回路ｄの同時スイッチング係数（＝３）＝６となり、右側の同時スイッチング係数は、出力回路ｅの同時スイッチング係数（＝３）＋出力回路ｆの同時スイッチング係数（＝２）の半分＝４となる。
【０１５７】
ここで、電源回路の左右の同時スイッチング係数の差の絶対値を取ると、出力回路ｄの左側に電源回路を挿入した場合には４、出力回路ｄの右側に電源回路を挿入した場合には２となり、出力回路ｄの右側に電源回路を挿入した方が、電源回路の左右の同時スイッチング係数のバランスが取れている。したがって、この場合には、出力回路ｄの右側を挿入位置とする。この処理を繰り返して電源を挿入するようにしても良い。
【０１５８】
以上のような電源回路挿入位置最適化アルゴリズムを使用することによって、電源回路を均等分配で配置する場合と比べて、ノイズピーク値を約１０％抑止することができるし、ノイズの偏りも抑制することができる。
【０１５９】
図２７はＬＳＩの左辺、下辺に同時スイッチング係数が小、右辺、上辺に同時スイッチング係数が大の出力回路を配置した場合のグランドノイズ（ＧＮＤ電源配線に発生するノイズ）の分布を示す図であり、図２７（Ａ）はＧＮＤ電源回路を本実施形態が用いる電源回路挿入位置最適化アルゴリズムで配置した場合、図２７（Ｂ）はＧＮＤ電源回路を均等分配で配置した場合を示している。なお、Ｐ１〜Ｐ６はノイズの大きさを示すものであり、Ｐ１＜Ｐ２＜・・・＜Ｐ６の関係にある。
【０１６０】
図２８はＬＳＩの左辺、下辺に同時スイッチング係数が小、右辺、上辺に同時スイッチング係数が大の出力回路を配置した場合の電源ノイズ（ＶＤＤ電源配線に発生するノイズ）の分布を示す図であり、図２８（Ａ）はＶＤＤ電源回路を本実施形態が用いる電源回路挿入位置最適化アルゴリズムで配置した場合、図２８（Ｂ）はＶＤＤ電源回路を均等分配で配置した場合を示している。なお、Ｑ１〜Ｑ８はノイズの大きさを示すものであり、Ｑ１＜Ｑ２＜・・・＜Ｑ８の関係にある。
【０１６１】
また、本実施形態が採用する電源回路挿入位置最適化アルゴリズムを使用することにより、電源回路挿入のための作業時間を、シミュレーションで電源回路挿入位置最適化を図る場合に比べて、約１／２４とすることができる。
【０１６２】
また、出力回路のグルーピングにより、以下に示すデータによれば、グルーピングによりチップ上のノイズの偏在をより正確に見積もることができる。図２７、図２８の均等配置条件に対して、同時スイッチング係数が１の出力回路だけで構成された出力回路グループＡと、同時スイッチング係数が１６の出力回路だけで構成された出力回路グループＢにグルーピングした場合と、グルーピングせずに全体をひとまとめにした場合とで、ＳＳＯノイズ見積もり式を適用した結果を表７に示す。
【０１６３】
【表７】
2005038400.tif 000024
【０１６４】
グルーピングをしない場合には、全体が平均化された均一のノイズピーク値が見積もられる。これに対し、グルーピングして、それぞれに対してノイズピーク値を求めた場合は、同時スイッチング係数が小のＡグループと同時スイッチング係数が大のＢグループでは、偏在性を以ってノイズピーク値が見積もられる。出力回路グループＡと出力回路グループＢで見積もられるＳＳＯノイズは、その差、１０倍に達する。
【０１６５】
以上のように、本実施形態によれば、入出力回路の種類（出力回路、入力回路、双方向回路）及び種類毎の数、パッケージのインダクタンス及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズが規定値を超えないようにするために必要な電源回路数を計算するとしているので、回路シミュレーションを行わずに、半導体集積回路の設計段階においてＳＳＯノイズの抑制に必要な措置をとることができる。
【０１６６】
なお、半導体集積回路の入出力回路の構成情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいて行われる電源回路数計算手段４３での電源回路数の計算、及び、１個の電源が受け持つＳＳＯノイズ相対強度の総和の不均等さをコスト関数とする制約条件下でコスト関数が最小になる電源回路挿入位置を解として求めて電源回路を挿入する電源回路挿入手段４５での電源挿入処理は、コンピュータを電源回路数計算手段４３及び電源回路挿入手段４５として機能させるプログラムにより達成することができる。
【０１６７】
ここで、本発明を整理すると、本発明には、少なくとも、以下に掲げる半導体集積回路のＳＳＯノイズ見積もり方法及び装置、半導体集積回路の設計方法及び装置、並びに、プログラムが含まれる。
【０１６８】
（付記１）半導体集積回路の入出力回路の構成情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータを記憶手段が記憶する工程と、前記記憶手段が記憶した前記半導体集積回路の入出力回路の構成情報、前記パッケージの電気的特性情報及び前記ＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズ計算手段がＳＳＯノイズを計算する工程を有することを特徴とする半導体集積回路のＳＳＯノイズ見積もり方法。
【０１６９】
（付記２）前記入出力回路の構成情報は、前記入出力回路の種類及び種類毎の数の情報であり、前記パッケージの電気的特性情報は、前記パッケージのピンと前記半導体集積回路のパッドとの間の線路が有するインダクタンス情報であることを特徴とする付記１記載の半導体集積回路のＳＳＯノイズ見積もり方法。
【０１７０】
（付記３）半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータを記憶手段が記憶する工程と、前記記憶手段が記憶した前記半導体集積回路の入出力回路中の信号回路グループの情報、前記パッケージの電気的特性情報及び前記ＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズ計算手段がＳＳＯノイズを計算する工程を有することを特徴とする半導体集積回路のＳＳＯノイズ見積もり方法。
【０１７１】
（付記４）前記ＳＳＯノイズ計算手段でのＳＳＯノイズの計算は、数１６に示す計算式を用いて行われることを特徴とする付記１又は３記載の半導体集積回路のＳＳＯノイズ見積もり方法。
【０１７２】
【数１６】
2005038400.tif 000025
【０１７３】
但し、Ａはβ×出力回路の最終段トランジスタのゲートへの入力信号の傾きである。βは、
【０１７４】
【数１７】
2005038400.tif 000026
【０１７５】
であり、μはキャリヤの実効移動度、εoxはゲート酸化膜の誘電率、toxはゲート酸化膜の厚み、Ｗは実効ゲート幅、Ｌはゲート長である。また、ＶCCは出力回路の最終段トランジスタの動作電圧、ＶTH（σ、Ｔ）は出力回路の最終段トランジスタの動作速度モードσ及び温度Ｔでの閾値電圧、Ｂは飽和ノイズ電圧係数、γは、
【０１７６】
【数１８】
2005038400.tif 000027
【０１７７】
である。但し、同時ＳＷ係数は出力回路が出すＳＳＯノイズの相対強度を示す係数、ＰＶＴ（σ）係数はプロセスバラツキを表す係数、ＰＶＴ（Ｔ）係数は温度による違いを表す係数、Ｌjは電源のパッケージインダクタンスである。
【０１７８】
（付記５）半導体集積回路の入出力回路の構成情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータを記憶する記憶手段と、該記憶手段が記憶した前記半導体集積回路の入出力回路の構成情報、前記パッケージの電気的特性情報及び前記ＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズを計算するＳＳＯノイズ計算手段を有することを特徴とする半導体集積回路のＳＳＯノイズ見積もり装置。
【０１７９】
（付記６）半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータを記憶する記憶手段と、該記憶手段が記憶した前記半導体集積回路の入出力回路中の信号回路グループの情報、前記パッケージの電気的特性情報及び前記ＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズを計算するＳＳＯノイズ計算手段を有することを特徴とする半導体集積回路のＳＳＯノイズ見積もり装置。
【０１８０】
（付記７）コンピュータを、半導体集積回路の入出力回路の構成情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズを計算するＳＳＯノイズ計算手段として機能させるためのプログラム。
【０１８１】
（付記８）コンピュータを、半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズを計算するＳＳＯノイズ計算手段として機能させるためのプログラム。
【０１８２】
（付記９）半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータを記憶手段が記憶する工程と、前記記憶手段が記憶した前記半導体集積回路の入出力回路中の信号回路グループの情報、前記パッケージの電気的特性情報及び前記ＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズが規定値を超えないようにするために必要な電源回路数を電源回路数計算手段が計算する工程を有することを特徴とする半導体集積回路の設計方法。
【０１８３】
（付記１０）前記パッケージの電気的特性情報は、前記パッケージのピンと前記半導体集積回路のパッドとの間の線路が有するインダクタンス情報であることを特徴とする付記９記載の半導体集積回路の設計方法。
【０１８４】
（付記１１）１個の電源回路が受け持つＳＳＯノイズ相対強度の総和の不均等さをコスト関数とする制約条件下でコスト関数が最小になる電源回路挿入位置を解として求めて電源回路を挿入する工程を有することを特徴とする付記９記載の半導体集積回路の設計方法。
【０１８５】
（付記１２）半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータを記憶する記憶手段と、該記憶手段が記憶した前記半導体集積回路の入出力回路中の信号回路グループの情報、前記パッケージの電気的特性情報及び前記ＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズが規定値を超えないようにするために必要な電源回路数を計算する電源回路数計算手段を有することを特徴とする半導体集積回路の設計装置。
【０１８６】
（付記１３）１個の電源回路が受け持つＳＳＯノイズ相対強度の総和の不均等さをコスト関数とする制約条件下でコスト関数が最小になる電源回路挿入位置を解として求めて電源回路を挿入する電源回路挿入手段を有することを特徴とする付記１２記載の半導体集積回路の設計装置。
【０１８７】
（付記１４）コンピュータを、半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズが規定値を超えないようにするために必要な電源回路数を計算する電源回路数計算手段として機能させるためのプログラム。
【０１８８】
（付記１５）コンピュータを、半導体集積回路の入出力回路中の信号回路グループの情報、パッケージの電気的特性情報及びＳＳＯノイズ見積もり用パラメータに基づいてＳＳＯノイズが規定値を超えないようにするために必要な電源回路数を計算する電源回路数計算手段、１個の電源が受け持つＳＳＯノイズ相対強度の総和の不均等さをコスト関数とする制約条件下でコスト関数が最小になる電源回路挿入位置を解として求めて電源回路を挿入する電源回路挿入手段として機能させるためのプログラム。
【図面の簡単な説明】
【０１８９】
【図１】本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第１実施形態の概略的構成図である。
【図２】本発明の半導体集積回路のＳＳＯノイズ見積もり方法の一実施形態で使用するＳＳＯノイズ見積もり式に含まれる電流変化率を出力回路の最終段のトランジスタのドレイン電流−ドレイン電圧特性から求めることができることを説明するための図である。
【図３】本発明の半導体集積回路のＳＳＯノイズ見積もり方法の一実施形態で使用するＳＳＯノイズ見積もり式に含まれる電流変化率を出力回路の最終段のトランジスタのドレイン電流−ドレイン電圧特性から求めることができることを説明するための図である。
【図４】ＳＳＯノイズ見積もり対象の半導体集積回路を示す図である。
【図５】本発明の半導体集積回路のＳＳＯノイズ見積もり方法の第１実施形態によるＳＳＯノイズ見積もり精度を示す図である。
【図６】本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第２実施形態の概略的構成図である。
【図７】本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第２実施形態が備える信号回路グルーピング手段が採用する信号回路のグルーピング方法を説明するための図である。
【図８】本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第２実施形態が備える信号回路グルーピング手段が採用する信号回路のグルーピング方法を説明するための図である。
【図９】本発明の半導体集積回路のＳＳＯノイズ見積もり装置の第２実施形態が備える信号回路グルーピング手段により半導体集積回路のコア部の周辺の出力回路の全体をグルーピングした例を示す図である。
【図１０】ＳＳＯノイズ見積もり対象の半導体集積回路を示す図である。
【図１１】本発明の半導体集積回路の設計装置の一実施形態の概略的構成図である。
【図１２】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図１３】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図１４】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図１５】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図１６】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図１７】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを概略的に示すフローチャートである。
【図１８】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図１９】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図２０】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図２１】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図２２】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図２３】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図２４】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図２５】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図２６】本発明の半導体集積回路の設計方法の一実施形態が採用する電源回路挿入アルゴリズムを説明するための図である。
【図２７】グランドノイズ（ＧＮＤ電源配線に発生するノイズ）の分布を示す図である。
【図２８】電源ノイズ（ＶＤＤ電源配線に発生するノイズ）の分布を示す図である。
【図２９】半導体集積回路のパッケージへの実装状態の一例を示す概略的斜視図である。
【図３０】図２９に示す半導体集積回路及びパッケージを電気素子でモデル化した図である。
【図３１】図３０に示す半導体集積回路においてＧＮＤ電源配線にＳＳＯノイズが発生する場合を説明するための図である。
【図３２】図３０に示す半導体集積回路においてＶＤＤ電源配線にＳＳＯノイズが発生する場合を説明するための図である。
【符号の説明】
【０１９０】
１…半導体集積回路
２…パッド
３…入出力回路
４…コア部
５…パッケージ
６…ピン
７…リード
８…ボンディングワイヤ
９…外部電源
１０…グランド
１１…リード及びボンディングワイヤの抵抗成分
１２…リード及びボンディングワイヤのインダクタンス成分
１３…入力回路
１４…出力回路
１５…双方向回路
１６…ＶＤＤ電源回路
１７…ＧＮＤ電源回路
１８…コア部の一部分のモデル
１９…ＶＤＤ電源配線モデル
２０…ＧＮＤ電源配線モデル
２１…消費電流モデル
２２…容量モデル
２３…パッケージ電気的特性情報記憶手段
２４…入出力回路構成情報記憶手段
２５…ＳＳＯノイズ見積もり用パラメータ記憶手段
２６…パラメータ取得環境
２７…ＳＳＯノイズ計算手段
２８…ＳＳＯノイズ見積もり値記憶手段
２９…ＮＭＯＳトランジスタ
３０…ＧＮＤ電源配線
３１…外部負荷
３２…ＮＭＯＳトランジスタ２９のゲートへの入力信号
３３…ＮＭＯＳトランジスタ２９からの出力信号
３４…ＳＳＯノイズ
３５…半導体集積回路
３６…コア部
３７…パッケージ電気的特性情報記憶手段
３８…入出力回路構成情報記憶手段
３９…信号回路グルーピング手段
４０−１〜４０−Ｎ…信号回路グループ情報記憶手段
４１…ＳＳＯノイズ見積もり用パラメータ記憶手段
４３…電源回路数計算手段
４４−１〜４４−Ｎ…入出力回路構成情報記憶手段
４５…電源回路挿入手段
４６…入出力回路配置情報記憶手段
１００…信号回路グルーピング手段
１０１−１〜１０１−Ｎ…信号回路グループ情報記憶手段                   
【図１】
2005038400.tif 000028
【図２】
2005038400.tif 000029
【図３】
2005038400.tif 000030
【図４】
2005038400.tif 000031
【図５】
2005038400.tif 000032
【図６】
2005038400.tif 000033
【図７】
2005038400.tif 000034
【図８】
2005038400.tif 000035
【図９】
2005038400.tif 000036
【図１０】
2005038400.tif 000037
【図１１】
2005038400.tif 000038
【図１２】
2005038400.tif 000039
【図１３】
2005038400.tif 000040
【図１４】
2005038400.tif 000041
【図１５】
2005038400.tif 000042
【図１６】
2005038400.tif 000043
【図１７】
2005038400.tif 000044
【図１８】
2005038400.tif 000045
【図１９】
2005038400.tif 000046
【図２０】
2005038400.tif 000047
【図２１】
2005038400.tif 000048
【図２２】
2005038400.tif 000049
【図２３】
2005038400.tif 000050
【図２４】
2005038400.tif 000051
【図２５】
2005038400.tif 000052
【図２６】
2005038400.tif 000053
【図２７】
2005038400.tif 000054
【図２８】
2005038400.tif 000055
【図２９】
2005038400.tif 000056
【図３０】
2005038400.tif 000057
【図３１】
2005038400.tif 000058
【図３２】
2005038400.tif 000059