(57)【要約】【課題】  負性容量を低減して素子のターンオン動作及びターンオフ動作をより安定化するとともに、オン電圧を低減することができる半導体装置を提供する。【解決手段】  第１面及び第２面を有する第１導電型の第１のベース層１１が形成されている。第２導電型の第２のベース層１２は、第１面上に形成されている。第１及び第２のゲート電極１５，１６ａは、複数のトレンチ１３内にゲート絶縁膜を介して導電性材料を埋め込むことによって形成されている。第１導電型のソース層１７は、第１のゲート電極１５のトレンチの両側及び第２のゲート電極１６ａのトレンチの片側の側壁に隣接するように形成されている。第２導電型のエミッタ層２０は、第２面上に形成されている。第１及び第２のゲート電極１５，１６ａに、それぞれ電気的に接続された第１及び第２の端子が形成されている。【選択図】  図１
2005191221.tif 000002
【特許請求の範囲】
【請求項１】
第１面及び第２面を有する第１導電型の第１のベース層と、
前記第１面上に形成された第２導電型の第２のベース層と、
底部が前記第１のベース層に達するように形成された複数のトレンチ内に、ゲート絶縁膜を介して導電性材料を埋め込むことによって形成された第１及び第２のゲート電極と、
前記第２のベース層の表面領域に形成され、前記第１のゲート電極が設けられた前記トレンチの両側の側壁及び前記第２のゲート電極が設けられた前記トレンチの片側の側壁に、それぞれ隣接するように形成された第１導電型のソース層と、
前記第２面上に形成された第２導電型のエミッタ層と、
前記第２のベース層及び前記ソース層上に形成されたエミッタ電極と、
前記エミッタ層上に形成されたコレクタ電極と、
前記第１及び第２のゲート電極に、それぞれ電気的に接続された第１及び第２の端子と、を具備したことを特徴とする半導体装置。
【請求項２】
前記第１及び第２のゲート電極に、ターンオン信号またはターンオフ信号を入力する制御を行う制御部をさらに具備していることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記制御部は、前記第１のゲート電極に対して、ターンオン信号を出力した後に、前記第２のゲート電極に対して、ターンオン信号を出力するような制御を行うことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記制御部は、さらに、前記第２のゲート電極に対して、ターンオフ信号を出力した後に、前記第１のゲート電極に対して、ターンオフ信号を出力することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記第２のゲート電極と前記エミッタ電極間に接続されたコンデンサをさらに具備したことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第２のゲート電極は、前記トレンチの外にその端部が延在して形成されており、前記トレンチ外の前記第２のゲート電極上に絶縁膜を介してエミッタ電極が延在していることを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記第１及び第２の端子に代えて、前記第１及び第２のゲート電極に電気的に接続された第３の端子を具備したことを特徴とする請求項５または請求項６に記載の半導体装置。
【請求項８】
第１面及び第２面を有する第１導電型の第１のベース層と、
前記第１面の表面領域に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面領域に形成された第１導電型のソース層と、
前記第２面上に形成された第２導電型のエミッタ層と、
前記第２のベース層上にゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のベース層上にゲート絶縁膜を介して形成され、前記第１のゲート電極と離れて形成された形成された第２のゲート電極と、
前記第２のベース層及び前記ソース層上に形成されたエミッタ電極と、
前記エミッタ層上に形成されたコレクタ電極と、
を具備したことを特徴とする半導体装置。
【請求項９】
前記第１及び第２のゲート電極に、ターンオン信号またはターンオフ信号を入力する制御を行う制御部をさらに具備していることを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記制御部は、前記第１及び第２のゲート電極に対して、それぞれ同じタイミングでターンオン信号またはターンオフ信号を出力して制御を行うことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
前記制御部は、前記第２のゲート電極に対して、ターンオフ信号を出力した後に、前記第１のゲート電極に対して、ターンオフ信号を出力することを特徴とする請求項９に記載の半導体装置。
【請求項１２】
前記第２のゲート電極と前記エミッタ電極間に接続されたコンデンサをさらに具備したことを特徴とする請求項８に記載の半導体装置。
【請求項１３】
前記第１及び第２のゲート電極上に形成された絶縁膜をさらに具備し、前記エミッタ電極は、前記絶縁膜を介して前記第１及び第２のゲート電極上に形成されるとともに、前記第２のゲート電極上の絶縁膜の厚さは、前記第１のゲート電極上の絶縁膜の厚さよりも薄くなるように形成されていることを特徴とする請求項８に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＩＥＧＴなどの絶縁ゲート型半導体素子を含む半導体装置に関する。
【背景技術】
【０００２】
電力エネルギーを有効に活用するため、電力用半導体素子を用いたコンバータやインバータなどの電力変換装置が、広く使用されている。電力用半導体素子としては、ＩＥＧＴ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｄ Ｇａｔｅ ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの絶縁ゲート型半導体素子が用いられている。ＩＥＧＴやＩＧＢＴは、制御回路や保護回路などの周辺回路を小型化することができ、低損失化、高速化、低コスト化が可能である。ここで、エミッタ電極のコンタクトを間引くなどして、電子注入を促進したＩＧＢＴをＩＥＧＴと呼ぶ。
【０００３】
特許文献１及び非特許文献２に記載されたトレンチゲート構造のＩＥＧＴでは、ｎ型ベース層の第１面上に、ｐ型ベース層が形成されている。また、ｐ型ベース層からｎ型ベース層に及ぶ複数のトレンチが形成されている。トレンチの底部は、ｎ型ベース層の内部に達するように形成されている。トレンチには、ゲート絶縁膜を介して導電層を埋め込むことによって、ゲート電極が形成されている。２つのゲート電極によって、単位セルが形成される。２つのゲート電極間のｐ型ベース層の表面領域には、それぞれのトレンチの片側の側壁に接するように、ｎ型ソース層が形成されている。すなわち、ｎ型ソース層は、ゲート絶縁膜を介して、ゲート電極にそれぞれ接するように形成されている。ここで、トレンチのもう一方の側の側壁には、ｎ型ソース層は形成されていない。また、ｐ型ベース層及びｎ型ソース層上に、共通のエミッタ電極が形成されている。
【０００４】
一方、ｎ型ベース層の第２面上には、ｐ型エミッタ層が形成されている。ｐ型エミッタ層上には、コレクタ電極が形成されている。この単位セルは複数形成されて、それぞれ並列接続されている。
【０００５】
次に、このように形成されたＩＥＧＴの動作方法について述べる。コレクタ電極に、エミッタ電極に対して正電圧となるような電圧を印加し、ゲート電極に、エミッタ電極に対して正電圧となるような電圧を印加すると、ターンオンして導通状態になる。すなわち、ゲート電極に正電圧を印加すると、まず、ｎ型ベース層とｎ型ソース層間のｐ型ベース層に電子のチャネルが形成され、電子電流が、ｎ型ソース層からｎ型ベース層に流れ込む。また、正孔電流が、ｐ型エミッタ層からｎ型ベース層に流れ込む。これによって、ｎ型ベース層に導電変調が起こり、ＩＥＧＴがターンオンし導通状態になる。
【０００６】
ここで、表面領域に、ｎ型ソース層が形成されていないｐ型ベース層には、エミッタ電極と接続するコンタクト部が形成されておらず、エミッタ電極のコンタクト部が間引かれた構成となっている。このように形成することによって、導通状態において、ｎ型ベース層に正孔を蓄積させ、導電変調の効果を増大することができるため、オン電圧を低減することができる。
【０００７】
一方、ゲート電極に、エミッタ電極に対して０または負電圧となるような電圧を印加することによって、ターンオフして遮断状態になる。ゲート電極に、エミッタ電極に対して０または負電圧を印加すると、ｐ型ベース層に形成されたｎ型のチャネルが消失し、ｎ型ソース層からｎ型ベース層への電子電流の注入がなくなり、やがて、ＩＥＧＴはターンオフして遮断状態になる。
【０００８】
また、特許文献３には、このような単位セルを構成するゲート電極に対して、異なる制御信号を供給する半導体装置が示されている。
【０００９】
特許文献１及び非特許文献２には、前記したトレンチゲート構造とは異なるプレーナゲート構造のＩＥＧＴも記載されている。このＩＥＧＴでは、ｎ型ベース層の第１面側の表面領域に、ｐ型ベース層が形成されている。また、ｐ型ベース層の表面領域には、ｎ型ソース層が形成されている。ｎ型ベース層及びｐ型ベース層上に、ゲート絶縁膜を介して、ゲート電極が形成されている。１つのゲート電極により、単位セルが形成される。ｐ型ベース層及びｎ型ソース層上に、共通のエミッタ電極が形成されている。一方、ｎ型ベース層の第２面上に、ｐ型エミッタ層が形成されている。ｐ型エミッタ層上に、コレクタ電極が形成されている。
【００１０】
このようなプレーナゲート構造を有するＩＥＧＴでは、ゲート電極幅を十分大きく設定することによって、実質的にエミッタ電極のコンタクト部が間引かれた構成となっている。このように形成することによって、ターンオン時に、ｎ型ベース層に正孔を蓄積させ、導電変調の効果を増大することができるため、オン電圧を低減することができる。プレーナゲート構造を有するＩＥＧＴのターンオン時及びターンオフ時の動作は、トレンチゲート構造を有するＩＥＧＴとほぼ同じである。
【００１１】
このようなトレンチゲート構造及びプレーナゲート構造のＩＥＧＴでは、コレクタ電極に高電圧を印加した状態から、ＩＥＧＴをターンオンさせると、ｐ型エミッタ層から注入された正孔が、ｎ型べース層内の高電界によって加速されて、エミッタ電極のコンタクトが間引かれた部分のｎ型べース層とゲート絶縁膜との界面に到達する。コレクタ電極に高電圧が印加される場合は、ｎ型べース層の電位は、ゲート電極の電位よりも高くなっているため、ｎ型ベース層の界面に正孔のチャネルが形成される。この正孔のチャネルによって、ゲート電極に負の電荷が誘起され、ゲート電極に負の微分容量（ＣG＝ｄＱG／ｄＶG）が生じる。ここで、ＱGは、ゲート電極に蓄積されている電荷を示す。この負の微分容量を、以下、負性容量と呼ぶ。ゲート電極にゲート抵抗を接続したとき、この負性容量に起因して流れる電流は、ゲート抵抗を介して電圧降下を生じさせるため、ゲート電圧ＶGを上昇させる。ゲート電圧ＶGが上昇すると、コレクタ電流が急激に流れるため、ＩＥＧＴのターンオン動作が不安定になる。また、ＩＥＧＴをターンオフさせるときには、寄生ＬＣＲ回路の容量成分が、負性容量になることによって、ＩＥＧＴが発振することがあるため、ＩＥＧＴのターンオフ動作が不安定になる。
【００１２】
そこで、トレンチゲート構造のＩＥＧＴでは、エミッタ電極が間引かれ、電子注入に寄与しないトレンチ内部の電極をエミッタ電極に接続したり、浅いトレンチゲートを形成することによって、負性容量を低減している。また、プレーナゲート構造のＩＥＧＴでは、ｎ型ベース層上のゲート絶縁膜を、ｐ型ベース層上のゲート絶縁膜よりも厚くなるように形成し、寄生の容量を低減することによって、負性容量を低減している。しかし、これらの構造は、電子の注入を促進する導電変調効果を抑制することになるため、オン電圧をさらに低くすることは困難であった。
【特許文献１】特開平１０−３２１８５６号公報（第３頁−第７頁，図５９，図６４）
【非特許文献２】オオムラ  イチロウ、他四名（Ichiro  Omura, et al）著, 「IEGT design concept against operation instability and its impact to application」, Proceedings of the International Symposium on Power Semiconductor Devices & ICs（ISPSD 2000）, （米国）, IEEE, 2000年5月, p.25-28
【特許文献３】特開２０００−１０１０７６公報（第３頁−第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【００１３】
コレクタ電極に高電圧を印加した状態から、ＩＥＧＴをターンオンさせると、エミッタ電極のコンタクトが間引かれた部分のｎ型ベース層の界面に正孔のチャネルが形成され、この正孔のチャネルによって、ゲート電極に負の電荷が誘起されるため、ゲート電極に負性容量が生じる。負性容量が生じると、ゲート電圧ＶGが上昇するため、コレクタ電流が急激に流れる。よって、ＩＥＧＴのターンオン動作が不安定になるという問題があった。また、ＩＥＧＴをターンオフさせるときには、寄生ＬＣＲ回路の容量成分が、負性容量になることによって、ＩＥＧＴが発振することがあるため、ＩＥＧＴのターンオフ動作が不安定になるという問題があった。
【００１４】
一方、トレンチゲート構造のＩＥＧＴでは、エミッタ電極が間引かれ、電子注入に寄与しないトレンチ内部の電極をエミッタ電極に接続したり、浅いトレンチゲートを形成することによって、負性容量を低減している。また、プレーナゲート構造のＩＥＧＴでは、ｎ型ベース層上のゲート絶縁膜を、ｐ型ベース層上のゲート絶縁膜よりも厚くなるように形成し、寄生の容量を低減することによって、負性容量を低減している。しかし、これらの構造は、電子の注入を促進する導電変調効果を抑制することになるため、オン電圧をさらに低くすることは困難であるという問題があった。
【００１５】
本発明は、上記した問題点を解決すべくなされたもので、負性容量を低減して素子のターンオン動作及びターンオフ動作をより安定化するとともに、オン電圧を低減することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記した目的を達成するための本発明の半導体装置の一態様は、第１面及び第２面を有する第１導電型の第１のベース層と、
前記第１面上に形成された第２導電型の第２のベース層と、
底部が前記第１のベース層に達するように形成された複数のトレンチ内に、ゲート絶縁膜を介して導電性材料を埋め込むことによって形成された第１及び第２のゲート電極と、
前記第２のベース層の表面領域に形成され、前記第１のゲート電極が設けられた前記トレンチの両側の側壁及び前記第２のゲート電極が設けられた前記トレンチの片側の側壁に、それぞれ隣接するように形成された第１導電型のソース層と、
前記第２面上に形成された第２導電型のエミッタ層と、
前記第２のベース層及び前記ソース層上に形成されたエミッタ電極と、
前記エミッタ層上に形成されたコレクタ電極と、
前記第１及び第２のゲート電極に、それぞれ電気的に接続された第１及び第２の端子と、を具備したことを特徴としている。
【００１７】
また、上記した目的を達成するための本発明の半導体装置の一態様は、第１面及び第２面を有する第１導電型の第１のベース層と、
前記第１面の表面領域に形成された第２導電型の第２のベース層と、
前記第２のベース層の表面領域に形成された第１導電型のソース層と、
前記第２面上に形成された第２導電型のエミッタ層と、
前記第２のベース層上にゲート絶縁膜を介して形成された第１のゲート電極と、
前記第１のベース層上にゲート絶縁膜を介して形成され、前記第１のゲート電極と離れて形成された形成された第２のゲート電極と、
前記第２のベース層及び前記ソース層上に形成されたエミッタ電極と、
前記エミッタ層上に形成されたコレクタ電極と、
を具備したことを特徴としている。
【発明の効果】
【００１８】
本発明によれば、負性容量を低減して素子のターンオン動作及びターンオフ動作をより安定化するとともに、オン電圧を低減することができる。
【発明を実施するための最良の形態】
【００１９】
（第１の実施の形態）
図１乃至図８を参照して本発明の第１の実施の形態に係る半導体装置を説明する。図１に、本実施の形態におけるトレンチゲート構造を有するＩＥＧＴの断面図を示す。このＩＥＧＴでは、図１に示すように、半導体基板からなるｎ型ベース層１１の第１面上に、ｐ型ベース層１２が形成されている。ｐ型ベース層１２からｎ型ベース層１１に及ぶ複数のトレンチ１３が形成されている。トレンチ１３の底部は、ｎ型ベース層１１の内部に達するように形成されている。
【００２０】
トレンチ１３内には、ゲート絶縁膜１４を介して導電層を埋め込むことによって、各トレンチ１３に設けられた第１のゲート電極（Ｇ1）１５と、第１のゲート電極１５の周辺に複数の第２のゲート電極（Ｇ2）１６ａ，１６ｂが形成されている。第１及び第２のゲート電極１５，１６ａ間と、第１及び第２のゲート電極１５，１６ｂ間のｐ型ベース層１２の表面領域には、それぞれｎ型ソース層１７が形成されている。ｎ型ソース層１７は、ゲート絶縁膜１４を介して、第１のゲート電極１５及び第２のゲート電極１６ａ，１６ｂにそれぞれ隣接するように、形成されている。第１のゲート電極１５は、トレンチの両側の側壁にｎ型ソース層１７が隣接して形成されており、複数の第２のゲート電極１６ａ，１６ｂは、トレンチの片側の側壁に隣接してｎ型ソース層１７が形成されている。
【００２１】
また、ｐ型ベース層１２及びｎ型ソース層１７上に、共通のエミッタ電極１８がそれぞれ形成されている。第１のゲート電極Ｇ1１５及び第２のゲート電極Ｇ2１６ａ，１６ｂ上には、絶縁膜１９が形成されている。一方、半導体基板からなるｎ型ベース層１１の第２面上に、ｐ型エミッタ層２０が形成されている。ｐ型エミッタ層２０上には、コレクタ電極２１が形成されている。図１では、単位セル構造を示しており、実際はこの単位セルが複数並列に接続される。また、第１及び第２のゲート電極１５，１６ａ，１６ｂに、第１及び第２の端子（図示しない）がそれぞれ電気的に接続されており、さらに第１及び第２の端子は、第１及び第２のゲート電圧を制御する制御部３６に電気的に接続されている。
【００２２】
コレクタ電極に高電圧を印加した状態から、ＩＥＧＴをターンオンさせると、ｐ型エミッタ層から注入された正孔が、エミッタ電極のコンタクトが間引かれた部分のｎ型ベース層の界面に蓄積する。負性容量は、この正孔のチャネルによって、ゲート電極に負の電荷が誘起されることによって生じる。第１及び第２のゲート電極１５，１６ａ，１６ｂ上には絶縁膜１９が形成され、エミッタ電極のコンタクトは、第１のゲート電極１５上の絶縁膜１９の両側、すなわち、第２のゲート電極１６ａ，１６ｂ上のそれぞれの絶縁膜１９の片側にのみ形成されている。よって、第２のゲート電極１６ａ，１６ｂは、もう一方の片側の側壁に正孔が蓄積し、正孔のチャネルが形成されるため、負性容量を生じやすい。
【００２３】
図２に、図１の半導体装置のセル部の平面図を示す。第１のゲート電極１５と第２のゲート電極１６ａ，１６ｂは、異なる制御信号を入力できるように、第１及び第２ゲート配線２５，２６にそれぞれ接続されている。第１及び第２のゲート電極１５，１６ａ，１６ｂ間にはエミッタ電極用コンタクト１８ａが形成されている。第１のゲート配線２５は、第１及び第２のゲート電極１５，１６ａ，１６ｂが延びる長手方向の一端部側に、その長手方向に対して垂直方向に配置されている。また、第２のゲート配線２６は、第１及び第２のゲート電極１５，１６ａ，１６ｂが延びる長手方向の他端部側に、配置されている。
つまり、第１のゲート電極１５と接続される第１のゲート配線２５は、図中の第１及び第２のゲート電極１５，１６ａ，１６ｂの図中上側に配置されている。第２のゲート電極１６ａ，１６ｂと接続される第２のゲート配線２６は、図中の第１及び第２のゲート電極１５，１６ａ，１６ｂの図中下側に配置されている。ゲート電極とゲート配線は、ゲート電極の端部またはゲート配線の端部を延在させて、相互に接続してもよいし、接続部材を用いて、相互に接続してもよい。また、第１及び第２のゲート配線２５，２６を並置させ、第１及び第２のゲート電極１５，１６ａ，１６ｂが延びる長手方向の一端部側に、その長手方向に対して垂直方向に配置してもよい。
【００２４】
図３に、図１のＩＥＧＴセルを複数形成した半導体基板の平面図を示す。半導体基板２４上には、複数のＩＥＧＴのセルが面方向に繰り返し形成されている。第１及び第２のゲート電極１５，１６ａ，１６ｂが接続された第１及び第２のゲート配線２５，２６は、ゲート電極取り出し部２７，２８にそれぞれ接続されている。
【００２５】
続いて、図４に、図１に示したＩＥＧＴを含む半導体装置の回路図を示す。図４に示すように、第１のゲート電極（Ｇ1）１５と第２のゲート電極（Ｇ2）１６ａ，１６ｂに、第１のゲート抵抗（ＲG1）３１及び第２のゲート抵抗（ＲG2）３２がそれぞれ接続されている。第１のゲート抵抗３１及び第２のゲート抵抗３２は、第１の端子３３及び第２の端子３４に接続されている。制御部３６には、Ｇ1用制御部３６ａ及びＧ2用制御部３６ｂが設けられており、第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧をそれぞれ制御する。
【００２６】
図５に、図４のＩＥＧＴを動作させて制御するときの第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧ＶG1，ＶG2の時間変化を示す。図４のＩＥＧＴを動作させるときは、第１の端子３３に第１の制御信号ｉｎ１を印加し、第２の端子３４に第２の制御信号ｉｎ２を印加する。ＩＥＧＴをターンオンさせるときは、まず、図５に示すように、第２の端子３４にターンオン信号（第２の制御信号ｉｎ２の立ち上がり部）を入力する前に、第１の端子３３にターンオン信号（第１の制御信号ｉｎ１の立ち上がり部）を入力する。時間ｔ＝ｔ1秒のとき、第１の端子３３にターンオン信号を入力すると、第１のゲート電極15のゲート電圧ＶG1が上昇する。第１のゲート電極のゲート電圧ＶG1がしきい値Ｖthを超えると、第１のゲート電極１５部分のＩＥＧＴがターンオンし、図示しないコレクタ電流が上昇し、図示しないコレクタ電圧が低下し始める。第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下するまで、第１のゲート電極１５とコレクタ間の寄生容量によって変位電流が流れる。よって、第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下する時間ｔ＝ｔ2秒まで、ほぼ一定値に保たれる。第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下した後、再び上昇する。
【００２７】
一方、第２の端子３４には、ゲート電圧ＶG1が一定値より高くなった後の時間ｔ＝ｔ3秒のとき、ターンオン信号を印加する。コレクタ電圧は十分に低下しているため、第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2は、一気に上昇する。ゲート電圧ＶG2は、時間ｔ＝ｔ3秒の前に、ＶG2-まで上昇しているが、この電圧の変化は、第２のゲート電極１６ａ，１６ｂ部分の負性容量によるものである。このとき、抵抗値の小さい第２のゲート抵抗３２を接続することによって、ＶG2-＜Ｖthとすることができる。なお、第２のゲート抵抗３２は、特に設けなくてもかまわない。
【００２８】
さらに、図５に示すように、第１のゲート電極１５にターンオフ信号（第１の制御信号ｉｎ１の立ち下がり部）を入力する前に、第２のゲート電極１６ａ，１６ｂにターンオフ信号（第２の制御信号ｉｎ２の立ち下がり部）を入力する。時間ｔ＝ｔ4秒のとき、第２のゲート電極１６ａ，１６ｂにターンオフ信号を入力すると、第２のゲート電極のゲート電圧ＶG2が下降し始める。時間ｔ＝ｔ5秒で、ゲート電圧ＶG2が下降した後、時間ｔ＝ｔ6
秒のときに、第１のゲート電極Ｇ1にターンオフ信号を入力する。第１のゲート電極Ｇ1にターンオフ信号を入力すると、第１のゲート電極のゲート電圧ＶG1は、ターンオン信号を入力したときと同様にやや低下し、ほぼ一定値を取った後、再び低下する。
【００２９】
このようにして、第１のゲート電極１５と負性容量の生じやすい第２のゲート電極１６ａ，１６ｂに、タイミングが異なる制御信号を入力して制御することによって、第１のゲート電極１５を、第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせ、第２のゲート電極１６ａ，１６ｂよりも後にターンオフさせることができる。したがって、負性容量の影響を低減させて、ＩＥＧＴをターンオン及びターンオフすることができる。よって、ＩＥＧＴのターンオン動作及びターンオフ動作を安定化することができる。また、第１のゲート電極１５と負性容量の生じやすい第２のゲート電極１６ａ，１６ｂに異なるタイミングで制御信号を入力して制御することによって、負性容量の影響を低減しており、浅いトレンチゲートを形成するなどの電子の注入を促進する効果を抑制することがない。さらに、第１のゲート電極１５によって素子をターンオンさせた後、続いて第２のゲート電極１６ａ，１６ｂ部分にもチャネルを形成させているため、導通状態において、十分なチャネル密度を確保することができ、オン電圧を低減することができる。
【００３０】
また、第１のゲート電極１５部分の素子をターンオンするとき、第２のゲート電極１６ａ，１６ｂ部分の素子をまだターンオンさせていないため、ゲート電極の密度は実質的に低減している。よって、ターンオン時のゲート寄生容量を低減することができるため、ＩＥＧＴのターンオン時間を短縮することができ、ターンオン損失を低減することができる。
【００３１】
また、第１のゲート電極１５部分の素子をターンオフするとき、第２のゲート電極１６ａ，１６ｂ部分の素子をすでにターンオフさせているため、ゲート電極の密度は実質的に低減している。よって、ターンオフ時のゲート寄生容量を低減することができるため、ＩＥＧＴのターンオフ時間を短縮することができ、ターンオフ損失を低減することができる。
【００３２】
また、本実施の形態では、図４に示した半導体装置の回路図において、制御部３６に、Ｇ1用制御部３６ａ及びＧ2用制御部３６ｂを設けたが、図６に示すように、制御部３６に共用制御部３６ｃ及び遅延部３６ｄを設けてもよい。すなわち、第１の端子３３は、共用制御部３６ｃに接続し、一方、第２の端子３４は、遅延部３６ｄを介して共用制御部３６ｃに接続してもよい。遅延部３６ｄは、第１のゲート電極１５に印加される制御信号を遅延して伝送させる。
【００３３】
このように形成することによって、１つの共用制御部によって、図５と同様のターンオン動作を実現し、同様の効果を得ることができる。ターンオフ動作においては、第１のゲート電極１５がターンオフした後で、第２のゲート電極１６ａ，１６ｂによって実質的にＩＥＧＴのターンオフ動作を行うことになる。この場合、第２のゲート電極１６ａ，１６ｂの負性容量によって、寄生ＬＣＲ回路が不安定性になるが、インダクタンス成分の低減やゲート抵抗などの抵抗成分の調整によって、発振を抑制することができる。また、ターンオフ動作時には、ゲート電極密度が第１のゲート電極１５分、実質的に低減しているため、ＩＥＧＴのターンオフ時間を短縮し、ターンオフ損失を低減することができる。
【００３４】
図７に、図１の半導体装置のセル部の変形例の平面図を示す。この変形例では、積層された第１及び第２ゲート配線２５，２６を、第１及び第２のゲート電極１５，１６ａ，１６ｂが延びる長手方向の一端部側及び他端部側に、それぞれ、その長手方向に対して垂直方向に配置している。第１のゲート電極１５と第２のゲート電極１６ａ，１６ｂは、異なる制御信号を入力できるように、第１及び第２ゲート配線２５，２６にそれぞれ接続され
ている。第１及び第２のゲート電極１５，１６ａ，１６ｂ間にはエミッタ用コンタクト１８ａが形成されている。第１のゲート電極１５と接続される第１のゲート配線２５及び第２のゲート電極１６ａ，１６ｂと接続される第２のゲート配線２６は、絶縁膜１９を介して積層されており、第１及び第２のゲート電極１５，１６ａ，１６ｂの図中上側及び図中下側に配置されている。なお、図７では、第１のゲート配線２５及び第２のゲート配線２６が図中で重ならないように、記載してある。
【００３５】
また、図８（ａ）及び図８（ｂ）に、図７の半導体装置のＡ−Ａにおける断面図及びＢ−Ｂにおける断面図を示す。図８（ａ）では、第１のゲート電極１５の端部を引き出して第１のゲート配線２５を形成している。図８（ｂ）では、第２のゲート電極１６ａ，１６ｂの端部を引き出して第２のゲート配線２６を形成している。  第１のゲート配線２５の上には、絶縁膜１９を介して第２のゲート配線２６が配置されている。
【００３６】
このように形成することによって、スペースに対して効率的に配置することができる。また、ゲート電極の両端に第１及び第２のゲート配線２５，２６の両方を設けることができるため、ゲート電極（ポリシリコン）の抵抗分による遅延に起因したスイッチング動作の不均一を抑制することができる。
【００３７】
また、ゲート電極とゲート配線は、ゲート電極の端部またはゲート配線の端部を延在させて、相互に接続してもよいし、接続部材を用いて、相互に接続してもよい。
【００３８】
さらに、第１及び第２のゲート電極１５，１６ａ，１６ｂの図中上側及び下側に、それぞれ、第１のゲート配線７５及び第２のゲート配線７６を形成して接続したが、図中上側あるいは下側のどちらか一方に接続してもよい。また、第１及び第２のゲート電極１５，１６ａ，１６ｂの図中上側及び図中下側に、それぞれ、積層された第１のゲート配線２５及び第２のゲート配線２６を形成したが、第１及び第２のゲート電極１５，１６ａ，１６ｂが延びる長手方向の一端部側（図中上側あるいは図中下側のどちらか一方）にのみ形成してもよい。
【００３９】
（第２の実施の形態）
図９乃至図１１を参照して本発明の第２の実施の形態に係る半導体装置を説明する。図１乃至図８に示す第１の実施の形態と同一部分については同一符号を示す。図９に、本実施の形態におけるトレンチゲート構造を有するＩＥＧＴの断面図を示す。本実施の形態では、図９に示すように、複数の第２のゲート電極（Ｇ2）１６ａ，１６ｂが、第２のゲート電極１６ａ，１６ｂ間に形成された第１のゲート電極（Ｇ1）に対して、反対側に引き出されている。つまり、第２のゲート電極１６ａ，１６ｂとエミッタ電極との間に、実質的に、第１のコンデンサＣ1が挿入された構成となっている。第１及び第２のゲート電極１５，１６ａ，１６ｂに、第１及び第２の端子（図示しない）がそれぞれ電気的に接続されており、さらに第１及び第２の端子は、第１及び第２のゲート電圧を制御する制御部３６に電気的に接続されている。ＩＥＧＴの平面図は、前述した第１の実施の形態の平面図と同じである。
【００４０】
コレクタ電極に高電圧を印加した状態から、ＩＥＧＴをターンオンさせると、ｐ型エミッタ層から注入された正孔が、エミッタ電極のコンタクトが間引かれた部分のｎ型ベース層の界面に蓄積する。負性容量は、この正孔のチャネルによって、ゲート電極に負の電荷が誘起されることによって生じる。第１及び第２のゲート電極１５，１６ａ，１６ｂ上には絶縁膜１９が形成され、エミッタ電極のコンタクトは、第１のゲート電極１５上の絶縁膜１９の両側、すなわち、第２のゲート電極１６ａ，１６ｂ上のそれぞれの絶縁膜１９の片側にのみ形成されている。よって、第２のゲート電極１６ａ，１６ｂは、もう一方の片側の側壁に正孔が蓄積し、正孔のチャネルが形成されるため、負性容量を生じやすい。
【００４１】
図１０に、図９に示したＩＥＧＴを含む半導体装置の回路図を示す。第２のゲート電極（Ｇ2）１６ａ，１６ｂ部分のＩＥＧＴのゲート−エミッタ間に、第１のコンデンサＣ1が挿入されている。第１のゲート電極（Ｇ1）１５及び複数の第２のゲート電極１６ａ，１６ｂに、第１のゲート抵抗（ＲG1）３１及び第２のゲート抵抗（ＲG2）３２がそれぞれ接続されている。第１のゲート抵抗３１及び第２のゲート抵抗３２は、第１の端子３３及び第２の端子３４に接続されている。制御部３６には、Ｇ1用制御部３６ａ及びＧ2用制御部３６ｂが設けられており、第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧をそれぞれ制御する。
【００４２】
図１０に示すように、第１のコンデンサＣ1を挿入することによって、ゲート−エミッタ間のインピーダンスを低減することができる。負性容量ＣGC-による電流ＩG-は、第２のゲート抵抗３２と第１のコンデンサＣ1に分流するため、第２のゲート抵抗３２による電圧降下を低減することができる。
【００４３】
図１１に、図１０のＩＥＧＴを動作させて制御するときの第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧ＶG1，ＶG2の時間変化を示す。図１０のＩＥＧＴを動作させるときは、第１の端子３３に第１の制御信号ｉｎ１を印加し、第２の端子３４に第２の制御信号ｉｎ２を印加する。ＩＥＧＴをターンオンさせるときは、まず、図１１に示すように、第２の端子３４にターンオン信号（第２の制御信号ｉｎ２の立ち上がり部）を入力する前に、第１の端子３３にターンオン信号（第１の制御信号ｉｎ１の立ち上がり部）を入力するする。時間ｔ＝ｔ1秒のとき、第１の端子３３にターンオン信号を入力すると、第１のゲート電極Ｇ1のゲート電圧ＶG1が上昇する。第１のゲート電極のゲート電圧ＶG1がしきい値Ｖthを超えると、第１のゲート電極１５部分のＩＥＧＴがターンオンし、図示しないコレクタ電流が上昇し、図示しないコレクタ電圧が低下し始める。第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下するまで、第１のゲート電極１５とコレクタ間の寄生容量によって変位電流が流れる。よって、第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下する時間ｔ＝ｔ2秒まで、ほぼ一定値に保たれる。第１のゲート電極Ｇ1のゲート電圧ＶG1は、コレクタ電圧が十分に低下した後、再び上昇する。
【００４４】
一方、第２の端子３４には、ゲート電圧ＶG1が一定値より高くなった後の時間ｔ＝ｔ3秒のとき、ターンオン信号を入力する。コレクタ電圧は十分に低下しているため、第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2は、一気に上昇する。ここで、第２のゲート電極１６ａ，１６ｂにターンオン信号を入力した後の第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2の上昇速度は、第１のコンデンサＣ1を挿入しているため遅くなり、第２のゲート電極１６ａ，１６ｂ部分の素子のターンオンが遅くなる。ゲート電圧ＶG2は、時間ｔ＝ｔ3秒の前に、ＶG2-まで上昇しているが、この電圧の変化は、第２のゲート電極１６ａ，１６ｂ部分の負性容量によるものである。負性容量によるこの電圧ＶG2-の大きさは低減している。このとき、抵抗値の小さい第２のゲート抵抗３２を接続することによって、ＶG2-＜Ｖthとすることができる。負性容量によるこの電圧ＶG2-の大きさが低減しているため、第２のゲート抵抗３２の抵抗値の選択の自由度を広げることができる。なお、第２のゲート抵抗３２は、特に設けなくてもかまわない。
【００４５】
さらに、図１０のＩＥＧＴをターンオフさせるときは、図１１に示すように、第１のゲート電極１５にターンオフ信号（第１の制御信号ｉｎ１の立ち下がり部）を入力する前に、第２のゲート電極１６ａ，１６ｂにターンオフ信号（第２の制御信号ｉｎ２の立ち下がり部）を入力する。このとき、第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2の下降速度が遅くなり、第２のゲート電極１６ａ，１６ｂ部分の素子のターンオフが遅くなる。しかし、第２のゲート電極１６ａ，１６ｂ部分の素子は、第１のゲート電極１５部分の素
子よりも前にターンオフするように設定する。時間ｔ＝ｔ4秒のとき、第２のゲート電極１６ａ，１６ｂにターンオフ信号を入力すると、第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2が下降し始める。時間ｔ＝ｔ5秒で、ゲート電圧ＶG2が下降した後、時間ｔ＝ｔ6秒のときに、第１のゲート電極１５にターンオフ信号を入力する。第１のゲート電極１５にターンオフ信号を入力すると、第１のゲート電極１５のゲート電圧ＶG1は、第１のゲート電極１５にターンオン信号を入力したときと同様にやや低下し、ほぼ一定値を取った後、再び低下する。
【００４６】
本実施の形態では、コンデンサは、ＩＥＧＴを形成した半導体基板上に形成することによって挿入されているが、ＩＥＧＴを形成した半導体基板とは別に挿入されていてもよい。
【００４７】
このようにして、第１のゲート電極１５と負性容量の生じやすい第２のゲート電極１６ａ，１６ｂに、異なる制御信号を入力して制御することによって、第１のゲート電極１５を、第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせ、さらに第２のゲート電極１６ａ，１６ｂよりも後にターンオフさせている。したがって、負性容量の影響を低減させて、ＩＥＧＴをターンオン及びターンオフすることができる。よって、ＩＥＧＴのターンオン動作及びターンオフ動作を安定化することができる。また、第１のゲート電極１５と負性容量の生じやすい第２のゲート電極１６ａ，１６ｂに異なるタイミングで制御信号を入力して制御することによって、負性容量の影響を低減しており、浅いトレンチゲートを形成するなどの電子の注入を促進する効果を抑制することがない。さらに、第１のゲート電極１５によって素子をターンオンさせた後、続いて第２のゲート電極１６ａ，１６ｂ部分にもチャネルを形成させているため、導通状態において、十分なチャネル密度を確保することができ、オン電圧を低減することができる。
【００４８】
また、第１のゲート電極１５部分の素子をターンオンするとき、第２のゲート電極１６ａ，１６ｂ部分の素子をまだターンオンさせていないため、ゲート電極の密度は実質的に低減している。よって、ターンオン時のゲート寄生容量を低減することができるため、ＩＥＧＴのターンオン時間を短縮することができ、ターンオン損失を低減することができる。
【００４９】
また、第１のゲート電極１５部分の素子をターンオフするとき、第２のゲート電極１６ａ，１６ｂ部分の素子をすでにターンオフさせているため、ゲート電極の密度は実質的に低減している。よって、ターンオフ時のゲート寄生容量を低減することができるため、ＩＥＧＴのターンオフ時間を短縮することができ、ターンオフ損失を低減することができる。
【００５０】
さらに、負性容量によって上昇する電圧の大きさを低減することができるため、ＩＥＧＴのターンオン動作及びターンオフ動作を、より安定化することができる。また、第１のゲート電極１５にターンオン信号を入力してから第２のゲート電極１６ａ，１６ｂにターンオン信号を入力するまでの間隔を短縮し、より速やかにＩＥＧＴをターンオンすることができる。
【００５１】
（変形例）
図１２及び図１３を参照して本発明の第２の実施の形態の変形例に係る半導体装置及びその制御方法を説明する。図１乃至図８に示す第１の実施の形態と同一部分については同一符号を示す。本変形例におけるトレンチゲート構造を有するＩＥＧＴの断面図は、図９と同じである。
【００５２】
図１２に、図９に示したＩＥＧＴを含む半導体装置の回路図を示す。図１２に示すよう
に、第２のゲート電極１６ａ，１６ｂ部分のＩＥＧＴのゲート−エミッタ間に、第２のコンデンサＣ2が挿入されている。第１のゲート電極１５及び第２のゲート電極１６ａ，１６ｂに、第１のゲート抵抗（ＲG1）３１及び第２のゲート抵抗（ＲG2）３２がそれぞれ接続されている。第１のゲート抵抗３１及び第２のゲート抵抗３２は、第３の端子３５に接続されている。本変形例では、第１のゲート電極Ｇ1及び第２のゲート電極Ｇ2は、第１及び第２のゲート抵抗３１，３２を介して、同じ端子に接続されている。第３の端子３５は、第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧を制御する制御部３６に接続されている。制御部３６には、Ｇ1，Ｇ2用の共用制御部３６ｃが設けられており、第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧を制御する。
【００５３】
図１２に示すように、第２のコンデンサＣ2を挿入することによって、ゲート−エミッタ間のインピーダンスを低減することができる。負性容量ＣGC―による電流ＩG-は、第２のゲート抵抗３２と第２のコンデンサＣ2に分流するため、第２のゲート抵抗３２による電圧降下を低減することができる。
【００５４】
図１３に、図１２のＩＥＧＴを動作させて制御するときの第１及び第２のゲート電極１５，１６ａ，１６ｂの電圧の時間変化を示す。図１２のＩＥＧＴを動作させるときは、第３の端子３５に第３の制御信号ｉｎ３を印加する。ＩＥＧＴをターンオンさせるときは、まず、図１３に示すように、第３の端子３５にターンオン信号（第３の制御信号ｉｎ３の立ち上がり部）を入力する。時間ｔ＝ｔ1秒のとき、第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧ＶG1，ＶG2が上昇する。第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2の上昇速度は、第２のコンデンサＣ2を挿入しているため遅くなる。第１のゲート電極１５のゲート電圧ＶG1がしきい値Ｖthを超えると、第１のゲート電極１５部分のＩＥＧＴがターンオンし、図示しないコレクタ電流が上昇し、図示しないコレクタ電圧が低下し始める。第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下するまで、第１のゲート電極１５とコレクタ間の寄生容量によって変位電流が流れる。よって、第１のゲート電極１５のゲート電圧ＶG1は、コレクタ電圧が十分に低下する時間ｔ＝ｔ2秒まで、ほぼ一定値に保たれる。第１のゲート電極Ｇ1のゲート電圧ＶG1は、コレクタ電圧が十分に低下した後、再び上昇する。
【００５５】
第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2は、第１のゲート電極１５のゲート電圧ＶG1に遅れて上昇する。また、ゲート電圧ＶG2は、時間ｔ＝ｔ3秒の前に、ＶG2-まで上昇しているが、この電圧の変化は、第２のゲート電極１６ａ，１６ｂ部分の負性容量によるものである。負性容量によるこの電圧ＶG2-の大きさは、低減している。このとき、抵抗値の小さい第２のゲート抵抗３２を接続することによって、ＶG2-＜Ｖthとすることができる。ゲート電圧ＶG1が一定値より高くなった後、コレクタ電圧は十分に低下しているため、第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2は、一気に上昇する。
【００５６】
さらに、図１２のＩＥＧＴをターンオフさせるときは、図１３に示すように、時間ｔ＝ｔ4秒のとき、第３の端子にターンオフ信号（第３の制御信号ｉｎ３の立下がり部）を入力すると、第１及び第２のゲート電極１５，１６ａ，１６ｂのゲート電圧ＶG1，ＶG2が下降する。第２のゲート電極１６ａ，１６ｂのゲート電圧ＶG2の下降速度は、第２のコンデンサＣ2を挿入しているため遅くなる。第１のゲート電極１５のゲート電圧ＶG1は、ゲート電圧ＶG1が低下してターンオフし、第２のゲート電極Ｇ2のゲート電圧ＶG2は、やや低下しほぼ一定値を取った後、再び低下し、遅れてターンオフする。
【００５７】
本変形例では、第２のコンデンサＣ2は、ＩＥＧＴを形成した半導体基板上に形成することによって挿入されているが、ＩＥＧＴを形成した半導体基板とは別に挿入されていてもよい。
【００５８】
このように、第２のゲート電極１６ａ，１６ｂ部分のＩＥＧＴのゲート−エミッタ間に挿入された第２のコンデンサＣ2によって、ゲート電圧ＶG2の上昇（または下降）速度を低下させ、第１及び第２のゲート電極１５，１６ａ，１６ｂにそれぞれ異なる信号を入力して制御を行っている。つまり、第１のゲート電極と負性容量の生じやすい第２のゲート電極を、異なる信号（本信号と本信号からの遅延信号）によって制御することによって、第１のゲート電極１５を、第２のゲート電極１６ａ，１６ｂよりも前にターンオンさせている。したがって、負性容量の影響を低減させて、ＩＥＧＴをターンオン及びターンオフすることができる。よって、ＩＥＧＴのターンオン動作及びターンオフ動作を安定化することができる。また、第１のゲート電極１５と負性容量の生じやすい第２のゲート電極１６ａ，１６ｂに異なるタイミングの信号によって制御することによって、負性容量の影響を低減しており、浅いトレンチゲートを形成するなどの電子の注入を促進する効果を抑制することがない。また、第１のゲート電極１５によって素子をターンオンさせた後、ゲート電圧ＶG2の上昇を遅らせ、続いて第２のゲート電極１６ａ，１６ｂ部分にもチャネルを形成させているため、導通状態において、十分なチャネル密度を確保することができ、オン電圧を低減することができる。
【００５９】
また、第１のゲート電極１５部分の素子をターンオンするとき、第２のゲート電極１６ａ，１６ｂ部分の素子をまだターンオンさせていないため、ゲート電極の密度は実質的に低減している。よって、ターンオン時のゲート寄生容量を低減することができるため、ＩＥＧＴのターンオン時間を短縮することができ、ターンオン損失を低減することができる。
【００６０】
また、第２のゲート電極１６ａ，１６ｂ部分の素子をターンオフするとき、第１のゲート電極１５部分の素子をすでにターンオフさせているため、ゲート電極の密度は実質的に低減している。よって、ターンオフ時のゲート寄生容量を低減することができるため、ＩＥＧＴのターンオフ時間を短縮することができ、ターンオフ損失を低減することができる。
【００６１】
さらに、負性容量によって上昇する電圧の大きさを低減することができるため、ＩＥＧＴのターンオン動作及びターンオフ動作を、より安定化することができる。また、第１のゲート電極１５にターンオン信号を入力してから第２のゲート電極１６ａ，１６ｂにターンオン信号を入力するまでの間隔を短縮し、さらにより速やかにターンオンすることができる。
【００６２】
以上、第１及び第２の実施の形態では、単位セルが複数配列され、並列接続された構造を例に説明したが、図１４に示すように、単位セル間に、エミッタ電極４１が埋め込まれたトレンチ４２を、さらに１または複数形成した構造であってもよい。また、図１５に示すように、ｐ型ベース層１２を、単位セル間に形成しない構造であってもよい。
【００６３】
（第３の実施の形態）
図１６乃至図２３を参照して本発明の第４の実施の形態に係る半導体装置を説明する。図１６に、本実施の形態におけるプレーナゲート構造を有するＩＥＧＴの断面図を示す。図１６に示すように、半導体基板からなるｎ型ベース層５１の第１面の表面領域に、ｐ型ベース層５２が形成されている。また、ｐ型ベース層５２の表面領域には、ｎ型ソース層５３が形成されている。ｐ型ベース層５２上に、ゲート絶縁膜５４を介して、第１のゲート電極（Ｇ1）５５が形成されている。また、ｎ型ベース層５３上に、ゲート絶縁膜５４を介して、かつ第１のゲート電極５５から離れて第２のゲート電極（Ｇ2）５６が形成されている。ｐ型ベース層５２及びｎ型ソース層５３上に、共通のエミッタ電極５７が形成されている。エミッタ電極５７は、絶縁膜５８を介して、第２のゲート電極Ｇ2５６上にも形成されている。一方、ｎ型ベース層５３の第２面上に、ｐ型エミッタ層５９が形成さ
れている。ｐ型エミッタ層５９上に、コレクタ電極６０が形成されている。図１６では、ＩＥＧＴの１／２単位セル構造を示しており、実際は、この単位セルが複数並列に接続される。
【００６４】
コレクタ電極に高電圧を印加した状態から、ＩＥＧＴをターンオンさせると、ｐ型エミッタ層から注入された正孔が、ｎ型ベース層の界面に蓄積する。負性容量は、この正孔のチャネルによって、ゲート電極に負の電荷が誘起されることによって生じる。第１のゲート電極６５は、ｎ型ベース層の界面と対向する面積が小さく負性容量は生じにくい。一方、第２のゲート電極５６の下に正孔が蓄積し、正孔のチャネルが形成されるため、負性容量を生じやすい。
【００６５】
図１７に、図１６の半導体装置のセル部の平面図を示す。第１のゲート電極５５と第２のゲート電極５６は、それぞれ異なる制御信号を入力できるように、異なる第１及び第２のゲート配線６５，６６に接続されている。また、エミッタ電極用コンタクト５７ａが形成されている。第１のゲート電極５５と接続される第１のゲート配線６５は、図中の第１及び第２のゲート電極５５，５６の上側に配置されている。第２のゲート電極５６と接続される第２のゲート配線６６は、図中の第１及び第２のゲート電極５５，５６の下側に配置されている。ゲート電極とゲート配線は、ゲート電極の端部またはゲート配線の端部を延在させて、相互に接続してもよいし、接続部材を用いて、相互に接続してもよい。
【００６６】
また、図１８に、図１６のＩＥＧＴセルを複数形成した半導体基板の平面図を示す。半導体基板６４上には複数のＩＥＧＴのセルが面方向に繰り返し形成されている。第１及び第２のゲート電極５５，５６が接続された第１及び第２のゲート配線６５，６６は、ゲート電極取り出し部６７，６８にそれぞれ接続されている。
【００６７】
図１９に、図１６に示した半導体素子を含む半導体装置の回路図を示す。図１９に示すように、第１のゲート電極５５と第２のゲート電極５６に、第１のゲート抵抗（ＲG1）７１及び第２のゲート抵抗（ＲG2）７２がそれぞれ接続されている。第１のゲート抵抗７１及び第２のゲート抵抗７２は、第１の端子７３及び第２の端子７４に接続されている。前記第１及び第２の端子７３，７４は、第１及び第２のゲート電極７１，７２のゲート電圧を制御する制御部７６に接続されている。制御部７６には、Ｇ1用制御部７６ａ及びＧ2用制御部７６ｂが設けられており、第１及び第２のゲート電極５５，５６のゲート電圧をそれぞれ制御する。
【００６８】
本実施の形態では、第２のゲート電極５６部分は、ｎ型チャネルが形成されないためスイッチング動作には寄与せず、ＩＥＧＴは、第１のゲート電極５５部分のチャネルによって、動作する。このため、たとえ、第２のゲート電極５６に負性容量が生じ、第２のゲート電極５６のゲート電圧ＶG2が上昇したとしても、ＩＥＧＴのターンオン動作には、大きな影響を与えない。
【００６９】
本実施の形態では、図５に示したタイミングと同様のタイミングで、第１及び第２のゲート電極５５，５６に第１及び第２の制御信号ｉｎ１，ｉｎ２を印加する。第１のゲート電極５５と負性容量の生じやすい第２のゲート電極５６を分離することによって、負性容量の影響を低減させて、ＩＥＧＴをターンオン及びターンオフすることができる。よって、ＩＥＧＴのターンオン動作及びターンオフ動作を安定化することができる。また、第１のゲート電極５５と負性容量の生じやすい第２のゲート電極５６を分離することによって、負性容量の影響を低減しており、ｎ型ベース層上のゲート絶縁膜を厚く形成するなどの電子の注入を促進する効果を抑制することがない。さらに、第１のゲート電極５５によって素子をターンオンさせた後、続いて第２のゲート電極５６に、エミッタ電圧に対して正の電圧となるような電圧を印加しているため、導通状態において、ｎ型蓄積層を形成する
ことができ、オン電圧を低減することができる。
【００７０】
また、第１のゲート電極５５をターンオンするとき、ゲート電極の密度は実質的に低減しているため、ターンオン時のゲート寄生容量を低減することができる。よって、ＩＥＧＴのターンオン時間を短縮し、ターンオン損失を低減することができる。また、第１のゲート電極５５をターンオフするとき、ゲート電極の密度は実質的に低減しているため、ターンオフ時のゲート寄生容量を低減することができる。よって、ＩＥＧＴのターンオフ時間を短縮し、ターンオフ損失を低減することができる。
【００７１】
また、本実施の形態では、図１９に示した半導体装置の回路図において、制御部７６に、Ｇ1用制御部７６ａ及びＧ2用制御部７６ｂを設けたが、図２０に示すように、制御部７６に共用制御部７６ｃ及び遅延部７６ｄを設けてもよい。すなわち、第１の端子７３は、共用制御部７６ｃに接続し、一方、第２の端子７４は、遅延部７６ｄを介して共用制御部７６ｃに接続してもよい。遅延部７６ｄは、第１のゲート電極Ｇ1に印加される制御信号を遅延して伝送させる。
【００７２】
このように形成することによって、１つの共用制御部によって、図５と同様のターンオン動作を実現し、同様の効果を得ることができる。ターンオフ動作においては、第１のゲート電極１５がターンオフすることによって実質的にターンオフ動作を行うことになる。この場合、第２のゲート電極１６ａ，１６ｂの負性容量によって、寄生ＬＣＲ回路が不安定性になるが、インダクタンス成分の低減やゲート抵抗などの抵抗成分の調整によって、発振を抑制することができる。また、ターンオフ動作時には、ゲート電極密度が第２のゲート電極５６分、実質的に低減しているため、ＩＥＧＴのターンオフ時間を短縮し、ターンオフ損失を低減することができる。
【００７３】
さらに、本実施の形態では、第１のゲート電極５５に印加する第１の制御信号と第２のゲート電極５６に印加する第２の制御信号は、同じタイミングでオン・オフしてもよい。同じタイミングでオン・オフした場合でも、第１のゲート電極と負性容量の生じやすい第２のゲート電極５６を分離することによって、負性容量の影響を低減させて、ＩＥＧＴをターンオン及びターンオフすることができる。よって、ＩＥＧＴのターンオン動作及びターンオフ動作を安定化することができる。この場合も、負性容量を低減するとともに、オン電圧の上昇を抑制することができる。このとき、第１及び第２の端子に接続された制御部７６には、それぞれのゲート電極用に設けられたＧ1用制御部７６ａ及びＧ2用制御部７６ｂに代えて、第１及び第２のゲート電極５５，５６用の共用制御部を設けてもよい。
【００７４】
また、第２のゲート電極に印加するゲート電圧の最大値ＶG2（＋）は、第１のゲート電極に印加するゲート電圧の最大値ＶG1（＋）よりも高くなるように設定することができる。このように設定することによって、導通状態において、より大きな電子注入の促進効果を得ることが可能である。このとき、第２のゲート電極は、素子のターンオン動作に影響を与えないため、第１のゲート電極よりも大きな電圧を印加しても、急激なターンオン動作や短絡電流の増大などを引き起こすことがない。したがって、負性容量を低減するとともに、オン電圧を低減することができる。
【００７５】
さらに、第２のゲート電極に印加するターンオフ信号の電圧ＶG2（-）は、第１のゲート電極に印加するターンオフ信号の電圧ＶG1（-）よりも低くなるように設定することができる。このように設定することによって、素子をターンオフさせるときに、第２のゲート電極の下にｐ型反転層が形成し、蓄積した正孔をすみやかに排出することができる。よって、ターンオフ時間をさらに短縮し、さらにターンオフ損失を低減することができる。
【００７６】
さらに、本実施の形態の変形例として、図２１に示すように、図１６に示した半導体装
置の第２のゲート電極上に、絶縁膜を介して第１のゲート電極の端部が延在していてもよい。このように形成することによって、第１のゲート電極の抵抗を下げることができる。
【００７７】
図２２に、図２１の半導体装置のセル部の平面図を示す。ここでは、積層された第１及び第２ゲート配線６５，６６を、第１及び第２のゲート電極５５，５６が延びる長手方向の一端部側及び他端部側に、それぞれ、その長手方向に対して垂直方向に配置している。第１のゲート電極５５と第２のゲート電極５６は、第１及び第２のゲート配線５５，５６にそれぞれ接続されており、分離されている。また、エミッタ電極用コンタクト６０ａが第１のゲート電極５５に隣接して形成されている。第１のゲート電極５５と接続される第１のゲート配線７５及び第２のゲート電極５６と接続される第２のゲート配線７６は、絶縁膜５８を介して積層されており、第１及び第２のゲート電極５５，５６に対し、図中上側及び下側に配置されている。なお、図２２では、第１のゲート配線７５及び第２のゲート配線７６が図中で重ならないように、ずらして記載してある。
【００７８】
また、図２３（ａ）及び図２３（ｂ）に、図２２の半導体装置のＣ−Ｃにおける断面図及びＤ−Ｄにおける断面図を示す。図２３（ａ）に示すように、第１のゲート電極５５の端部を引き出して第１のゲート配線７５を形成している。図２３（ｂ）に示すように、第２のゲート電極５６の端部を引き出して第２のゲート配線７６を形成している。  第１のゲート配線７５の上には、絶縁膜５８を介して第２のゲート配線７６が配置されている。
【００７９】
このように形成することによって、スペースに対して効率的に配置することができる。また、ゲート電極の両端に第１及び第２のゲート配線５５，５６の両方を設けることができるため、ゲート電極（ポリシリコン）の抵抗分による遅延に起因したスイッチング動作の不均一を抑制することができる。
【００８０】
また、ゲート電極とゲート配線は、ゲート電極の端部またはゲート配線の端部を延在させて、相互に接続してもよいし、接続部材を用いて、相互に接続してもよい。
【００８１】
また、第１及び第２のゲート電極５５，５６の図中上側及び下側に、それぞれ、第１のゲート配線７５及び第２のゲート配線７６を形成して接続したが、図中上側あるいは下側のどちらか一方に接続してもよい。また、第１及び第２のゲート電極５５，５６の図中上側及び図中下側に、それぞれ、積層された第１のゲート配線６５及び第２のゲート配線６６を形成したが、第１及び第２のゲート電極５５，５６が延びる長手方向の一端部側（図中上側あるいは図中下側のどちらか一方）にのみ形成してもよい。
【００８２】
（第４の実施の形態）
図２４及び図２５を参照して本発明の第４の実施の形態に係る半導体装置を説明する。図１６乃至図２３に示す第３の実施の形態と同一部分については同一符号を示す。図２４に、本実施の形態におけるプレーナゲート構造を有するＩＥＧＴの断面図を示す。本実施の形態では、第２のゲート電極（Ｇ2）５６上の絶縁膜５８の厚さＬ2が、第１のゲート電極（Ｇ1）５５上の絶縁膜５８の厚さＬ1よりも薄くなるように形成されている。つまり、第２のゲート電極５６とエミッタ電極との間に、実質的に、第３のコンデンサＣ3が挿入された構成となっている。
【００８３】
コレクタ電極に高電圧を印加した状態から、ＩＥＧＴをターンオンさせると、ｐ型エミッタ層から注入された正孔が、ｎ型ベース層の界面に蓄積する。負性容量は、この正孔のチャネルによって、ゲート電極に負の電荷が誘起されることによって生じる。第１のゲート電極５５は、ｎ型ベース層の界面と対向する面積が小さく、負性容量は生じにくい。一方、第２のゲート電極５６の下に正孔が蓄積し、正孔のチャネルが形成されるため、負性容量を生じやすい。
【００８４】
第１のゲート電極５５と第２のゲート電極５６は、それぞれ異なる制御信号を入力できるように、異なる図示しない第１及び第２のゲート配線に接続されている。第１及び第２のゲート配線は、図示しないゲート電極取り出し部にそれぞれ接続されている。
【００８５】
図２５に、図２４に示したＩＥＧＴを含む半導体装置の回路図を示す。図２４に示すように、第２のゲート電極５６部分のゲート−エミッタ間に、第３のコンデンサＣ3が挿入されている。第１のゲート電極５５及び第２のゲート電極５６に、第１のゲート抵抗（ＲG1）７１及び第２のゲート抵抗（ＲG2）７２がそれぞれ接続されている。第１のゲート抵抗７１及び第２のゲート抵抗７２は、第３の端子７５に接続されている。本実施の形態では、第１のゲート電極５５及び第２のゲート電極５６は、第１及び第２のゲート抵抗７１，７２を介して、同じ端子に接続されている。第３の端子７５は、第１及び第２のゲート電極５５，５６のゲート電圧を制御する制御部７６に接続されている。制御部７６には、第１及び第２のゲート電極５５，５６用の共用制御部７６ｃが設けられており、第１及び第２のゲート電極５５，５６のゲート電圧を制御する。
【００８６】
本実施の形態では、第２のゲート電極５６部分は、ｎ型チャネルが形成されないため、スイッチング動作には寄与せず、ＩＥＧＴは、第１のゲート電極５５部分のチャネルによって、動作する。このため、たとえ、第２のゲート電極５６に負性容量が生じ、第２のゲート電極５６のゲート電圧ＶG2が上昇したとしても、ＩＥＧＴのターンオン動作には、大きな影響を与えない。
【００８７】
本実施の形態では、図１３に示したタイミングと同様のタイミングで、第１及び第２のゲート電極５５，５６に第３の制御信号ｉｎ３を印加する。第１のゲート電極５５と負性容量の生じやすい第２のゲート電極５６を分離することによって、負性容量の影響を低減させて、ＩＥＧＴをターンオン及びターンオフすることができる。よって、ＩＥＧＴのターンオン動作及びターンオフ動作を安定化することができる。また、第１のゲート電極５５と負性容量の生じやすい第２のゲート電極５６に分離することによって、負性容量の影響を低減しており、ｎ型ベース層上のゲート絶縁膜を厚く形成するなどの電子の注入を促進する効果を抑制することがない。
【００８８】
さらに、第１のゲート電極５５によって素子をターンオンさせた後、続いて第２のゲート電極５６に、エミッタ電圧に対して正の電圧となるような電圧を印加しているため、導通状態において、ｎ型蓄積層を形成することができ、オン電圧を低減することができる。
【００８９】
また、第１のゲート電極をターンオンするとき、ゲート電極の密度は実質的に低減しているため、ターンオン時のゲート寄生容量を低減することができる。よって、ＩＥＧＴのターンオン時間を短縮し、ターンオン損失を低減することができる。
【００９０】
また、第１のゲート電極をターンオフするとき、ゲート電極の密度は実質的に低減しているため、ターンオフ時のゲート寄生容量を低減することができる。よって、ＩＥＧＴのターンオフ時間を短縮し、ターンオフ損失を低減することができる。また、第３のコンデンサＣ3を挿入することによって、第２のゲート電極の上昇速度を遅らせ、負性容量によって上昇する電圧ＶG-の大きさを低減しているため、ＩＥＧＴのターンオン動作及びターンオフ動作をより安定化することができる。さらに、第１のゲート電極５５にターンオン信号を入力してから第２のゲート電極５６にターンオン信号を入力するまでに間隔を短縮することができる。
【００９１】
以上、第１乃至第４の実施の形態では、トレンチゲート構造及びプレーナゲート構造のＩＥＧＴを例に説明したが、ＩＧＢＴ、その他のＭＯＳゲート型バイポーラ半導体素子で
あってもかまわない。
【００９２】
（第５の実施の形態）
図２６を参照して本発明の第７の実施の形態に係る半導体装置を説明する。図２６に、本実施の形態におけるＩＧＢＴを含む半導体装置の回路図を示す。ＩＧＢＴの断面図は、例えば、特開平１０−３２１８５６号公報、特開２０００−１０１０７６公報に記載してあるＩＧＢＴと同じである。図２６に示すように、ＩＧＢＴのエミッタ電極にインダクタＬEを挿入して接続する。ＩＧＢＴをターンオンさせると、負性容量ＣGC-によって電流ＩG-が流れ、第３のゲート抵抗（ＲG3）８１による電圧降下ＲG3・ＩG-を生じる。一方、ターンオン時の電流変化によって、インダクタＬEに誘電起電力ＬE・ｄＩ／ｄｔを生じる。そこで、ＲG3・ＩG-＜ＬE・ｄＩ／ｄｔを満たすＲG3，ＬEを選択することによって、負性容量による影響を打ち消すことができる。つまり、負性容量によって、ゲート電圧が上昇し、急激に素子がターンオンするなどの不安定なターンオン動作を抑制することができる。ここで、ＩG-は、任意のＲG3を選択し、ＬE〜０でターンオンさせたときの、負性容量によるゲート電圧の上昇から、求めることができる。本実施の形態では、ＩＧＢＴを例に説明したが、ＩＥＧＴ、その他のＭＯＳゲート型バイポーラ半導体素子であってもかまわない。
【図面の簡単な説明】
【００９３】
【図１】本発明の第１の実施の形態に係る半導体装置を示す断面図である。
【図２】図１の半導体装置のセル部を示す平面図である。
【図３】図１の半導体装置を形成した半導体基板を示す平面図である。
【図４】図１及び図１４のＩＥＧＴを含む半導体装置の回路図である。
【図５】図４の半導体装置に印加する制御信号及びゲート電圧のタイミングを示す図である。
【図６】図１及び図１４のＩＥＧＴを含む半導体装置の回路図である。
【図７】図１の半導体装置の変形例のセル部を示す平面図である。
【図８】図７の半導体装置の断面図である。
【図９】本発明の第２の実施の形態に係る半導体装置を示す断面図である。
【図１０】図９のＩＥＧＴを含む半導体装置の回路図である。
【図１１】図９の半導体装置に印加する制御信号及びゲート電圧のタイミングを示す図である。
【図１２】図９の半導体素子を含む半導体装置の回路図である。
【図１３】図９の半導体素子に印加する制御信号及びゲート電圧のタイミングを示す図である。
【図１４】本発明の第１及び第２の実施の形態に係る半導体装置を示す断面図である。
【図１５】本発明の第１及び第２の実施の形態に係る半導体装置を示す断面図である。
【図１６】本発明の第３の実施の形態に係る半導体装置を示す断面図である。
【図１７】図１６の半導体装置のセル部を示す平面図である。
【図１８】図１６の半導体装置を形成した半導体基板を示す平面図である。
【図１９】図１６のＩＥＧＴを含む半導体装置の回路図である。
【図２０】図１６のＩＥＧＴを含む半導体装置の回路図である。
【図２１】本発明の第３の実施の形態の変形例に係る半導体装置を示す断面図である。
【図２２】図２１の半導体装置のセル部を示す平面図である。
【図２３】図２２の半導体装置の断面図である。
【図２４】本発明の第４の実施の形態に係る半導体装置を示す断面図である。
【図２５】図２４のＩＥＧＴを含む半導体装置の回路図である。
【図２６】本発明の第５の実施の形態に係る半導体装置の回路図である。
【符号の説明】
【００９４】
１１，５１  ｎ型ベース層
１２，５２  ｐ型ベース層
１３，４２  トレンチ
１４，５４  ゲート絶縁膜
１５，５５  第１のゲート電極（Ｇ1）
１６ａ，１６ｂ，５６  第２のゲート電極（Ｇ2）
１７，５３  ｎ型ソース層
１８，４1，５７  エミッタ電極
１８ａ，５７ａ  エミッタ電極用コンタクト
１９，５８  絶縁膜
２０，５９  ｐ型エミッタ層
２１，６０  コレクタ電極
２４，６４  半導体基板
２５，６５  第１のゲート配線
２６，６６  第２のゲート配線
２７，２８，６７，６８  ゲート電極取り出し部
３１，７１  第１のゲート抵抗
３２，７２  第２のゲート抵抗
３３，７３  第１の端子
３４，７４  第２の端子
３５，７５  第３の端子
３６，７６  制御部
３６ａ，７６ａ  第１のゲート電極（Ｇ1）用制御部
３６ｂ，７６ｂ  第２のゲート電極（Ｇ2）用制御部
３６ｃ，７６ｃ  共用制御部
３６ｄ，７６ｄ  遅延部
８１  第３のゲート抵抗
【図１】
2005191221.tif 000003
【図２】
2005191221.tif 000004
【図３】
2005191221.tif 000005
【図４】
2005191221.tif 000006
【図５】
2005191221.tif 000007
【図６】
2005191221.tif 000008
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005191221.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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