(57)【要約】【課題】  本発明は定電流回路に関し、オーバーヘッド電圧を小さくすることができる定電流回路を提供することを目的としている。【解決手段】  入力側電源１と負荷２の間に直列に主ＭＯＳＦＥＴを接続し、主ＭＯＳＦＥＴのソースを同一集積半導体１５に形成されたモニタ用ＭＯＳＦＥＴのソースに接続し、モニタ用ＭＯＳＦＥＴのドレインから設定電流源１３に接続し、モニタ用ＭＯＳＦＥＴのソースから基準電圧を差し引いた電位とモニタ用ＭＯＳＦＥＴのドレインの電位を差動増幅器５に接続し、該差動増幅器５の出力をモニタ用ＭＯＳＦＥＴと主ＭＯＳＦＥＴのゲートに接続し、モニタ用ＭＯＳＦＥＴのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主ＭＯＳＦＥＴを制御するように構成される。【選択図】図１
2005346603.tif 000002
【特許請求の範囲】
【請求項１】
入力側電源と負荷の間に直列に主ＭＯＳＦＥＴを接続し、主ＭＯＳＦＥＴのソースを同一集積半導体に形成されたモニタ用ＭＯＳＦＥＴのソースに接続し、モニタ用ＭＯＳＦＥＴのドレインから設定電流源に接続し、モニタ用ＭＯＳＦＥＴのソースから基準電圧を差し引いた電位とモニタ用ＭＯＳＦＥＴのドレインの電位を差動増幅器に接続し、該差動増幅器の出力をモニタ用ＭＯＳＦＥＴと主ＭＯＳＦＥＴのゲートに接続し、モニタ用ＭＯＳＦＥＴのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主ＭＯＳＦＥＴを制御することを特徴とする定電流回路。
【請求項２】
前記基準電圧の設定に関して、モニタ用ＭＯＳＦＥＴが飽和領域で動作するように、ドレイン−ソース間電圧をＶｄｓ、ゲート−ソース間電圧をＶｇｓ、所定の閾値をＶｔｈとした場合に、
Ｖｄｓ＞Ｖｇｓ−Ｖｔｈ
となるように設定することを特徴とする請求項１記載の定電流回路。
【請求項３】
前記主ＭＯＳＦＥＴとモニタ用ＭＯＳＦＥＴのアスペクトレシオを変更し、主ＭＯＳＦＥＴのアスペクトレシオをモニタ用ＭＯＳＦＥＴのアスペクトレシオより大きくすることを特徴とする請求項１記載の定電流回路。
【請求項４】
前記モニタ用ＭＯＳＦＥＴと同特性の主ＭＯＳＦＥＴをｎ個並列に接続することにより定電流をｎ倍に増加することを特徴とする請求項１記載の定電流回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は定電流回路に関し、更に詳しくはオーバーヘッド電圧が少なくてかつ高精度の電流を出力することができる定電流回路に関する。
【背景技術】
【０００２】
図６は従来回路の構成例を示す図である。図において、１は入力側電源、２は負荷、３は入力側電源１と負荷２の間に接続されたＭＯＳＦＥＴ、４は該ＭＯＳＦＥＴと直列に接続される電流検出用の抵抗である。６は基準電源である。該基準電源６の基準電圧をＶｒｅｆとする。５は抵抗Ｒの一端がその＋入力に、基準電圧Ｖｒｅｆの負極性側が−入力に接続された差動増幅器である。そして、該差動増幅器５の出力は、前記ＭＯＳＦＥＴのゲートに制御電圧として入っている。このように構成された回路の動作を説明すれば、以下の通りである。
【０００３】
出力電流Ｉo1が流れることに基づく抵抗Ｒの電圧降下をＶＲとする。この電圧降下ＶＲと基準電圧Ｖｒｅｆを差動増幅器５で比較し、検出抵抗Ｒの電圧降下ＶＲが基準電圧Ｖｒｅｆよりも大きくなると、ＭＯＳＦＥＴのゲート電圧Ｖｇｓを制御して入力側電源Ｖ１から負荷２へ流れる電流Ｉo1を制限して定電流化する。この回路では、定電流Ｉo1は検出抵抗Ｒの値としてＲを用いるものとして、次式で表わされる。
【０００４】
Ｉo1＝Ｖｒｅｆ／Ｒ
従来のこの種の回路としては、入力されたディジタル信号に応じた電流を出力する可変電流装置において、抵抗の抵抗値のばらつきに係わらず高い精度の可変出力電流を得る回路が知られている（例えば特許文献１参照）。また、急峻に変化する負荷に流れる電流を供給するために、それ自身はノイズを発生することなく、所定の負荷電流を供給することができる電源回路が知られている（例えば特許文献２参照）。
【特許文献１】特開２００２−２０４１６４号公報（第７頁、第８頁、図１）
【特許文献２】特開２００１−５６７１３号公報（第３頁、第４頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図６に示した従来の回路では、検出抵抗Ｒでの電圧降下分ＶＲと、ＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓの合計ＶＲ＋Ｖｄｓがオーバーヘッド電圧Ｖｏｈとなる。負荷電流Ｉo1が大きくなると、検出抵抗Ｒの電圧降下ＶＲが大きくなり、これが基準電圧Ｖｒｅｆより大きくなると、差動増幅器５はＭＯＳＦＥＴのゲート−ソース間電圧Ｖｇｓを小さくするように働く。すると、ＭＯＳＦＥＴのドレイン電流Ｉo1（負荷電流と同じ）が小さくなり、ドレイン電流は設定電流値（Ｖｒｅｆ／Ｒ）に規制される。
【０００６】
前述したオーバーヘッド電圧ＶｏｈのうちＭＯＳＦＥＴのドレイン−ソース間電圧の最小値は、ＭＯＳＦＥＴの特性により定まる。一方、検出抵抗Ｒでの電圧降下分ＶＲは、基準電圧Ｖｒｅｆと同じになる。この場合の検出精度は、基準電圧Ｖｒｅｆ及び差動増幅器５の精度によるところが大きく、検出精度を向上させるには、検出電圧を大きくさせることが望ましい。しかしながら、検出電圧を大きくすると、オーバーヘッド電圧Ｖｏｈが大きくなり、検出抵抗Ｒによる損失（＝Ｒ・Ｉo1）も大きくなるという問題があった。
【０００７】
本発明はこのような課題に鑑みてなされたものであって、オーバーヘッド電圧を小さくすることができる定電流回路を提供することを目的としている。
【課題を解決するための手段】
【０００８】
（１）請求項１記載の発明は、入力側電源と負荷の間に直列に主ＭＯＳＦＥＴを接続し、主ＭＯＳＦＥＴのソースを同一集積半導体に形成されたモニタ用ＭＯＳＦＥＴのソースに接続し、モニタ用ＭＯＳＦＥＴのドレインから設定電流源に接続し、モニタ用ＭＯＳＦＥＴのソースから基準電圧を差し引いた電位とモニタ用ＭＯＳＦＥＴのドレインの電位を差動増幅器に接続し、該差動増幅器の出力をモニタ用ＭＯＳＦＥＴ主ＭＯＳＦＥＴのゲートに接続し、モニタ用ＭＯＳＦＥＴのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主ＭＯＳＦＥＴを制御することを特徴とする。
【０００９】
（２）請求項２記載の発明は、前記基準電圧の設定に関して、モニタ用ＭＯＳＦＥＴが飽和領域で動作するように、ドレイン−ソース間電圧をＶｄｓ、ゲート−ソース間電圧をＶｇｓ、所定の閾値をＶｔｈとした場合に、Ｖｄｓ＞Ｖｇｓ−Ｖｔｈとなるように設定することを特徴とする。
【００１０】
（３）請求項３記載の発明は、前記主ＭＯＳＦＥＴとモニタ用ＭＯＳＦＥＴのアスペクトレシオを変更し、主ＭＯＳＦＥＴのアスペクトレシオをモニタ用ＭＯＳＦＥＴのアスペクトレシオより大きくすることを特徴とする。ここで、アスペクトレシオとは、半導体集積回路に形成されたＭＯＳＦＥＴのチャネル長をＬ、チャネル幅をＷとした場合にＷ／Ｌで表わされる比率をいう。
【００１１】
（４）請求項４記載の発明は、前記モニタ用ＭＯＳＦＥＴと同特性の主ＭＯＳＦＥＴをｎ個並列に接続することにより定電流をｎ倍に増加することを特徴とする。
【発明の効果】
【００１２】
（１）請求項１記載の発明によれば、モニタ用ＭＯＳＦＥＴのドレイン−ソース間の電圧降下が基準電圧と等しくなるようにゲート−ソース間電圧を制御し、そのゲート−ソース間電圧により主ＭＯＳＦＥＴを制御することで、オーバーヘッド電圧を小さくすることができる定電流回路を提供することができる。
【００１３】
（２）請求項２記載の発明によれば、モニタ用ＭＯＳＦＥＴが飽和領域で動作するように、ドレイン−ソース間電圧をＶｄｓ、ゲート−ソース間電圧をＶｇｓ、所定の閾値をＶｔｈとした場合に、
Ｖｄｓ＞Ｖｇｓ−Ｖｔｈ
となるように設定することで、ＦＥＴを飽和領域で動作させることが可能となり、最適な定電流出力とすることができる。
【００１４】
（３）請求項３記載の発明によれば、主ＭＯＳＦＥＴのアスペクトレシオをモニタ用ＭＯＳＦＥＴのアスペクトレシオよりも大きくすることで、主ＭＯＳＦＥＴのオーバーヘッド電圧を小さくすることができる。
【００１５】
（４）請求項４記載の発明によれば、モニタ用ＭＯＳＦＥＴと同特性の主ＭＯＳＦＥＴをｎ個並列に接続することで、各主ＭＯＳＦＥＴに流れる電流は小さくしつつ、出力電流値は大きくすることができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施の形態例を詳細に説明する。
図１は本発明の原理ブロック図である。図６と同一のものは、同一の符号を付して示す。本発明は、高精度な定電流を小さなオーバーヘッド電圧で提供するものである。図において、１は入力側電源でありその出力電圧をＶ１とする。１１は主ＭＯＳＦＥＴ（ＦＥＴ１）、１２はモニタ用ＭＯＳＦＥＴ（ＦＥＴ２）である。１５はＦＥＴ１とＦＥＴ２が同一基板上に形成される同一集積半導体である。同一集積半導体１５に形成されたＦＥＴ１とＦＥＴ２の特性は同じになる。
【００１７】
ＦＥＴ１は入力側電源１と負荷２間に接続されている。ＦＥＴ１のソースは同一集積半導体１５に形成されたＦＥＴ２のソースに接続されている。ＦＥＴ２のドレインは設定電流源１３に接続されている。ＦＥＴ２のソースから基準電源６の基準電圧Ｖｒｅｆを差し引いた電位は差動増幅器５の負入力に接続され、ＦＥＴ２のドレインは差動増幅器５の正入力に接続されている。このように構成された回路の動作を説明すれば、以下の通りである。
【００１８】
差動増幅器５の出力をＦＥＴ２とＦＥＴ１のゲートに接続して、ＦＥＴ２のドレイン−ソース間の電圧Ｖｄｓ2が基準電圧Ｖｒｅｆと等しくなるように、ゲート−ソース間電圧Ｖｇｓを制御し、同電圧によりＦＥＴ１も制御する。なお、基準電圧Ｖｒｅｆは、ＦＥＴ２が飽和領域で動作するようにＶｄｓ＞Ｖｇｓ−Ｖｔｈ
の条件で電圧設定する。Ｖｔｈは所定の閾値である。
【００１９】
本発明の動作を図１の構成と図２のＭＯＳＦＥＴの特性を用いて説明する。図２はＭＯＳＦＥＴの特性例を示す図である。横軸はドレイン−ソース間電圧Ｖｄｓ、縦軸はドレイン電流Ｉｄを示す。それぞれゲート−ソース間電圧Ｖｇｓをパラメータとした特性が示されている。上の方がＶｇｓが大、下の方がＶｇｓが小である。Ａ領域は線形領域、Ｂは飽和領域である。線形領域では、Ｖｄｓ＜（Ｖｇｓ−Ｖｔｈ）の関係が成り立ち、飽和領域ではＶｄｓ＞（Ｖｇｓ−Ｖｔｈ）の関係が成り立つ。線形領域と飽和領域の境界をピンチオフラインといい、Ｖｄｓ＝（Ｖｇｓ−Ｖｔｈ）が成り立つ。
【００２０】
設定電流源１３で設定された電流Ｉo2を流すと、モニタ用ＭＯＳＦＥＴであるＦＥＴ２のドレイン−ソース間の電圧Ｖｄｓが基準電圧Ｖｒｅｆと同じになるように、差動増幅器５はＦＥＴ２のゲート−ソース間電圧Ｖｇｓを制御する。ここで、ＦＥＴ２のゲート−ソース間電圧Ｖｇｓが図２の特性で示すグラフの中の飽和領域で動作する場合、ドレイン電流Ｉｄはドレイン−ソース間電圧Ｖｄｓの値の如何にかかわらず定電流で動作する。ここで、ドレイン電流Ｉｄは次式で表わされる。
Ｉｄ＝０．５×μ×Ｃｏｘ×（Ｗ／Ｌ）×（Ｖｇｓ−Ｖｔｈ）2    （１）
ここで、
Ｉｄ：ドレイン電流
μ  ：キャリアの移動度
Ｃｏｘ：単位面積当たりのゲート容量
Ｗ／Ｌ：Ｗはチャネル幅、Ｌはチャネル長でＷ／Ｌはアスペクトレシオを表わす
Ｖｇｓ：ゲート−ソース間電圧
Ｖｔｈ：しきい値電圧
である。なお、μ、Ｃｏｘは半導体のプロセスにより決まる値である。Ｖｔｈは基板効果により変動するが、本発明の回路では一定としている。図２のグラフ及び（１）式を見ると明らかなように、ＶｇｓはＩｄのパラメータとなっている。
【００２１】
図２のグラフを見ると明らかなように、飽和領域では一意のゲート−ソース間電圧Ｖｇｓ電圧に対してドレイン電流Ｉｄは一意の定電流となり、ドレイン−ソース間電圧Ｖｄｓとは無関係になる。本発明では、差動増幅器５により基準電圧ＶｒｅｆとＦＥＴ２のドレイン−ソース間電圧Ｖｄｓ2は等しくなるように制御されるため、予め
Ｖｄｓ2＝Ｖｒｅｆ＞Ｖｇｓ−Ｖｔｈ
となるように基準電圧Ｖｒｅｆを設定することにより飽和領域で動作させることが可能となる。
【００２２】
差動増幅器５の出力はＦＥＴ２のゲートを駆動する制御電圧Ｖｇｓとなり、主ＭＯＳＦＥＴであるＦＥＴ１のゲート−ソース間電圧Ｖｇｓと同じであるから、両者のドレイン電流Ｉｄは同じ値になる。つまり、設定電流Ｉo2と同じ電流がＦＥＴ１のドレイン電流として流れ、設定電流Ｉo2が一定の電流であれば、負荷電流Ｉo1は定電流となる。
【００２３】
そして、ＦＥＴ１とＦＥＴ２とが同一半導体集積回路の中に構成されるため、ＦＥＴ１とＦＥＴ２の特性の差異や温度特性は同一チップ内の相対ばらつきだけになるので、Ｉo1とＩo2は高い精度で等しくなる。
【００２４】
このように、本発明によれば、モニタ用ＭＯＳＦＥＴ（ＦＥＴ２）のドレイン−ソース間の電圧降下Ｖｄｓが基準電圧Ｖｒｅｆと等しくなるようにゲート−ソース間電圧Ｖｇｓを制御し、そのゲート−ソース間電圧Ｖｇｓにより主ＭＯＳＦＥＴ（ＦＥＴ１）を制御することで、オーバーヘッド電圧を小さくすることができる定電流回路を提供することができる。
【００２５】
また、本発明によれば、モニタ用ＭＯＳＦＥＴ（ＦＥＴ２）が飽和領域で動作するように、ドレイン−ソース間電圧をＶｄｓ、ゲート−ソース間電圧をＶｇｓ、所定の閾値をＶｔｈとした場合に、
Ｖｄｓ＞Ｖｇｓ−Ｖｔｈ
となるように設定することで、ＦＥＴを飽和領域で動作させることが可能となり、最適な定電流出力とすることができる。
【００２６】
図３はＭＯＳＦＥＴのチャネル構造を示す図である。図は、Ｎチャネル（ＣＨ）ＭＯＳＦＥＴの例を示している。図において、２０はｐ基板、２１はドレイン領域、２２はソース領域、２３はこれらドレイン領域２１及びソース領域２２の間に配置されたゲート電極である。ドレイン領域２１、ソース領域２２及びゲート電極２３からはそれぞれ電極が取り出され、Ｄ、Ｓ、Ｇとなる。ここで、ドレイン領域２１とソース領域２２間の距離をチャネル長という。ここでは、チャネル長をＬで表す。また、ドレイン領域２１の奥行き方向の長さをチャネル幅という。ここでは、チャネル幅をＷで示す。
【００２７】
同一半導体集積回路において、μ（キャリアの移動度）やＣｏｘ（単位面積当たりのゲート容量）やＶｔｈ（スレッショールド電圧：閾値）は、半導体のプロセスにより固有になり、同一チップ内では個々のＭＯＳＦＥＴのこれらのパラメータは変更できない。しかしながら、アスペクトレシオ（Ｗ／Ｌ）は任意の値のＭＯＳＦＥＴを形成することが可能である。
【００２８】
モニタ用ＭＯＳＦＥＴと主ＭＯＳＦＥＴが飽和領域で動作する時、（１）式より明らかなように、アスペクトレシオを変更することにより、ドレイン電流Ｉｄを変更することができる。主ＭＯＳＦＥＴのアスペクトレシオを（Ｗ１／Ｌ１）とし、モニタ用ＭＯＳＦＥＴのアスペクトレシオを（Ｗ２／Ｌ２）とした場合、
（Ｗ１／Ｌ１）／（Ｗ２／Ｌ２）＝ｎ
をアスペクトレシオ比と呼ぶことにする。
【００２９】
主ＭＯＳＦＥＴとモニタ用ＭＯＳＦＥＴに同じゲート−ソース間電圧Ｖｇｓが印加されていると、（Ｗ１／Ｌ１）＝ｎ（Ｗ２／Ｌ２）のように、同一チップ内でアスペクトレシオを変更したＭＯＳＦＥＴのドレイン電流は（１）式より
Ｉo1＝ｎＩo2
となる。つまり、小さな設定電流Ｉo2（設定電流源１３の基準電流Ｉｒｅｆ）のｎ倍の大きさの負荷電流Ｉo1を流すことが可能となる。この場合、主ＭＯＳＦＥＴのドレイン−ソース間電圧をＶｄｓ1とし、モニタ用ＭＯＳＦＥＴのドレイン−ソース間電圧をＶｄｓ2とすると、
Ｖｄｓ1＝Ｖｄｓ2÷ｎ＝Ｖｒｅｆ÷ｎ
まで下げることができるため、主ＭＯＳＦＥＴのドレイン−ソース間電圧Ｖｄｓ1は小さくなり、オーバーヘッド電圧Ｖｏｈも小さくなる。
【００３０】
また、この時、差動増幅器５での検出電圧はＶｒｅｆそのものであり、これはＶｄｓ1×ｎ倍の大きな電圧値を扱うため、高い精度で電流検出が可能となり、検出誤差は小さくなる。
【００３１】
図４は本発明回路の第１の実施の形態例を示す図である。図１と同一のものは、同一の符号を付して示す。図において、１１は主ＭＯＳＦＥＴ（ＦＥＴ１）、１２はモニタ用ＭＯＳＦＥＴ（ＦＥＴ２）である。ＦＥＴ１のアスペクトレシオを（Ｗ１／Ｌ１）、ＦＥＴ２のアスペクトレシオを（Ｗ２／Ｌ２）とする。１は入力側電源、６は基準電源、５は差動増幅器である。ＦＥＴ２のソースから基準電圧Ｖｒｅｆ1を差し引いた電位とＦＥＴ２のドレインの電位を差動増幅器５に接続している。（Ｗ１／Ｌ１）／（Ｗ２／Ｌ２）をアスペクトレシオ比ｎとする。
【００３２】
１３は設定電流源である。この設定電流源１３はカレントミラー回路を使用している。設定電流源１３において、７は基準電源でその基準電圧はＶｒｅｆ2である。該基準電圧の両端には抵抗Ｒ１とトランジスタＴＲ１と抵抗Ｒ２の直列回路が接続されている。トランジスタＴＲ１のコレクタとベースは短絡されている。ＴＲ２はそのコレクタが差動増幅器５の＋入力側に接続されているトランジスタである。該トランジスタＴＲ２のベースはトランジスタＴＲ１のベースと共通接続されている。Ｒ３はトランジスタＴＲ２のエミッタとコモンライン間に接続されている抵抗である。このように構成された回路の動作を説明すれば、以下の通りである。
【００３３】
カレントミラー回路（設定電流源）１３は、トランジスタＴＲ１に流れる電流と同じ値の電流がトランジスタＴＲ２に流れるように動作する。この時、抵抗の値として識別記号をそのまま用いるものとすると、トランジスタＴＲ２に流れる電流Ｉo2は、次式で表される。
【００３４】
Ｉo2＝（Ｖｒｅｆ2−Ｖｂｅ）／Ｒ３（１＋（Ｒ１／Ｒ２））    （２）
ここで、各定数を任意に設定し、設定電流Ｉo2を与えるようになっている。Ｖｂｅは、トランジスタＴＲ１のベース−エミッタ間電圧である。例として負荷電流であるＩo1を１Ａとし、設定電流値Ｉo2を１ｍＡとした場合、アスペクトレシオ比ｎは以下のようになる。
【００３５】
ｎ＝（Ｗ１／Ｌ１）／（Ｗ２／Ｌ２）＝Ｉo1／Ｉo2＝１Ａ／１ｍＡ＝１０００
この時のＦＥＴ１のドレイン−ソース間電圧Ｖｄｓ1は
Ｖｄｓ1＝Ｖｒｅｆ1／ｎとなり、アスペクトレシオ比を大きくすると、Ｖｄｓ1が小さくなるため、オーバーヘッド電圧を小さくすることが可能となる。
【００３６】
ここで、基準電圧Ｖｒｅｆ1＝１．５Ｖとすると、オーバーヘッド電圧の最小値Ｖｄｓ1（ｍｉｎ）は
Ｖｄｓ1（ｍｉｎ）＝１．５Ｖ／１０００＝１．５ｍＶ
となり、非常に小さなオーバーヘッド電圧となることが分かる。
【００３７】
そして、主ＭＯＳＦＥＴ（ＦＥＴ１）とモニタ用ＭＯＳＦＥＴ（ＦＥＴ２）は、同一半導体集積回路に形成するため、ＭＯＳＦＥＴの温度特性を含む特性差異は相対ばらつきだけになり、精度が高くなる。しかも、差動増幅器５での検出電圧はＶｒｅｆ1そのもので大きいため、高い精度の定電流を提供することができる。
【００３８】
このように、この発明によれば、主ＭＯＳＦＥＴのアスペクト比をモニタ用ＭＯＳＦＥＴのアスペクト比よりも大きくすることで、主ＭＯＳＦＥＴのオーバーヘッド電圧を小さくすることができる。
【００３９】
図５は本発明回路の第２の実施の形態例を示す図である。図４と同一のものは、同一の符号を付して示す。図に示す実施の形態例は、主ＭＯＳＦＥＴがＦＥＴ１〜ＦＥＴｎまでのｎ個並列に設けられている例を示す。それぞれのＦＥＴ１〜ＦＥＴｎまでの出力電流は共通接続され、出力電流Ｉoとなる。モニタ用ＦＥＴとしては、ＦＥＴｍが設けられている。その他の構成は図４に示すものと同じである。このように構成された回路の動作を説明すれば、以下の通りである。
【００４０】
半導体集積回路でＭＯＳＦＥＴを形成する場合、小電流のＭＯＳＦＥＴを並列に多数接続して、大電流のＭＯＳＦＥＴを形成することが可能である。この実施の形態例では、ｎ個の同特性のＦＥＴを並列に接続して主ＭＯＳＦＥＴとし、同特性のＦＥＴを１個追加してモニタ用ＭＯＳＦＥＴとしている。この場合、
Ｉo1＝Ｉo1＝Ｉo1＝…＝Ｉo1＝Ｉｍであり、
Ｉo＝Ｉo1＋Ｉo2＋Ｉo3＋…＋Ｉoｎである。
【００４１】
よって、
Ｉo＝Ｉｍ×ｎ
となり、設定電流Ｉｍのｎ倍の電流が負荷電流Ｉoになるため、主ＭＯＳＦＥＴをｎ個並列に接続した時の合成したドレイン−ソース間電圧ＶｄｓｘはＦＥＴ単体のＶｄｓの１／ｎとなる。即ち、
Ｖｄｓｘ＝Ｖｄｓ／ｎ
となる。このように、この実施の形態例も、Ｖｄｓｘが小さくなるため、オーバーヘッド電圧を小さくすることが可能である。また、ｎ個の主ＭＯＳＦＥＴとモニタ用ＭＯＳＦＥＴは同一半導体集積回路に形成するため、ＦＥＴの温度特性を含む特性の差異は相対ばらつきだけになり、精度が高くなる。しかも、差動増幅器の検出電圧はＶｒｅｆ1そのもので大きいため、高い精度の定電流値を提供することができる。
【００４２】
このように、この発明によれば、モニタ用ＭＯＳＦＥＴと同特性の主ＭＯＳＦＥＴをｎ個並列に接続することで、各主ＭＯＳＦＥＴに流れる電流は小さくしつつ、出力電流値は大きくすることができる。
【００４３】
以上、説明したように、本発明によれば、負荷電流の経路上に電流検出抵抗を設ける必要がなく、高精度で低損失な定電流回路を提供することが可能である。
【図面の簡単な説明】
【００４４】
【図１】本発明の原理回路図である。
【図２】ＭＯＳＦＥＴの特性例を示す図である。
【図３】ＭＯＳＦＥＴのチャネル構造を示す図である。
【図４】本発明回路の第１の実施の形態例を示す図である。
【図５】本発明回路の第２の実施の形態例を示す図である。
【図６】従来回路の構成例を示す図である。
【符号の説明】
【００４５】
１    入力側電源
２    負荷
５    差動増幅器
６    基準電源
１１  主ＭＯＳＦＥＴ（ＦＥＴ１）
１２  モニタ用ＭＯＳＦＥＴ（ＦＥＴ２）
１３  設定電流源
１５  同一集積半導体
【図１】
2005346603.tif 000003
【図２】
2005346603.tif 000004
【図３】
2005346603.tif 000005
【図４】
2005346603.tif 000006
【図５】
2005346603.tif 000007
【図６】
2005346603.tif 000008