(57)【要約】【課題】  素子分離帯により分離される素子のゲート絶縁膜の不良による信頼性の低下を防止し得る半導体装置の製造方法を提供する。【解決手段】  シリコン基板１１上にシャロートレンチアイソレーション（ＳＴＩ）１２を形成し、このＳＴＩ１２で分離された領域にＳＴＩ１２のコーナー部を覆うゲート絶縁膜を形成する半導体装置の製造方法であって、ゲート電極１５にフッ素イオンを注入し、該フッ素イオンをゲート絶縁膜１４に拡散させる。【選択図】      図５
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【特許請求の範囲】
【請求項１】
シリコン基板上に素子分離帯を形成し、前記素子分離帯で分離された領域に該素子分離帯のコーナー部を覆うゲート絶縁膜を形成する半導体装置の製造方法であって、
前記領域に形成されるゲート電極にフッ素イオンを注入し、該フッ素イオンをゲート絶縁膜に拡散させることを特徴とする半導体装置の製造方法。
【請求項２】
シリコン基板上に素子分離帯を形成し、前記素子分離帯で分離された複数の領域に異なる膜厚のゲート絶縁膜を備えたトランジスタをそれぞれ形成し、前記ゲート絶縁膜を前記素子分離帯のコーナー部を覆うように形成する半導体装置の製造方法であって、
ゲート絶縁膜が厚いトランジスタのゲート電極にフッ素イオンを注入し、該フッ素イオンをゲート絶縁膜に拡散させることを特徴とする半導体装置の製造方法。
【請求項３】
前記フッ素を導入するゲート絶縁膜の膜厚を６nm以上としたことを特徴とする請求項１乃至２のいずれか１項に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極に注入するフッ素イオンのドーズ量を、１×１０15／ｃｍ2から５×１０15／ｃｍ2の範囲としたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
シリコン基板上に形成される素子分離帯と、
前記素子分離帯で分離された領域に形成されるトランジスタと、
前記トランジスタのゲート絶縁膜を前記素子分離帯のコーナー部を覆うように形成することと
を備え、
前記ゲート絶縁膜にフッ素を導入したことを特徴とする半導体装置。
【請求項６】
シリコン基板上に形成される素子分離帯と、
前記素子分離帯で分離された複数の領域に形成され、前記素子分離帯のコーナー部を覆う異なる膜厚のゲート絶縁膜を備えたトランジスタと
を備え、
前記トランジスタのうち、ゲート絶縁膜が厚いトランジスタのゲート絶縁膜にフッ素を導入したことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＳＴＩ(Shallow Trench Isolation)等の素子分離帯により素子分離が行われる半導体装置及びその半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ微細加工技術の進展にともない、１つのチップ上に搭載される素子数が飛躍的に増大しており、例えば0.18μｍプロセスを用いれば、１チップ上に１０００万個以上の素子を搭載可能である。このようなＬＳＩでは、単に論理信号処理を行うにとどまらず、異なる機能を備えた複数の機能ブロックを１チップ上に搭載したシステムＬＳＩが構成される。
【０００３】
このようなシステムＬＳＩでは、微細化にともない、素子の信頼性を確保するために電源電圧を低下させる必要がある。しかし、例えばシステムＬＳＩの入出力デバイスでは、その電源電圧を低下させることができない場合が多い。従って、複数種類の電源電圧で動作する素子を１チップ上に混載することが多くなっている。
【０００４】
例えば、0.18μｍのプロセスでは、論理回路部分の電源電圧は1.8Ｖ程度であるのに対し、入出力回路やのアナログ回路部分等の電源電圧は3.3〜5Ｖであり、表示素子であるＬＣＤのソース信号を扱うブロックの電源電圧は5〜10Ｖ、撮像素子であるＣＣＤの制御信号を扱うブロックの電源電圧は6〜12Ｖ以上である。
【０００５】
このように複数種類の電源電圧で動作する素子を混載したチップでは、高い電源電圧で動作する素子は、低電源電圧で動作する素子に比して、その耐圧を向上させるためにゲート絶縁膜が厚く形成される。
【０００６】
一方、チップ上に形成される素子の集積度を向上させるために、ＳＴＩにより素子分離を行う半導体装置が実用化されている。このような半導体装置では、ＳＴＩを構成するシリコン酸化膜の信頼性を向上させるためには、酸化温度の高温化を図ることが有用である。しかし、酸化温度を高温化すると、基板不純物の拡散量が増大し、基板表面の不純物濃度にばらつきが生じる。非特許文献１には、このような問題点について開示されている。
【０００７】
また、特許文献１にはトランジスタの狭チャネル効果を低減するためにＳＴＩのコーナー部分にフッ素イオンを注入する構成が開示されている。
【非特許文献１】小田他、″Effect of 2step Gate Oxidation on multiple Gate Oxide Process with Shallow Trench Isolation″ ISSM2002
【特許文献１】特開２００１−１９６５７６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上記のように、ＳＴＩにより素子分離を行う素子において、ゲート絶縁膜の耐圧を確保するために、ゲート絶縁膜の膜圧を厚くすると、ＳＴＩのコーナー部分でゲート絶縁膜に耐圧不良あるいはTDDB(Time Dependent Dielectric Breakdown)不良が発生する。
【０００９】
すなわち、図２２に示すように、トランジスタのチャネル領域１上に形成されるゲート絶縁膜２は、ＳＴＩのコーナー部分で下方に向かって屈曲される。そして、このようなゲ
ート絶縁膜２を生成するとき、シリコンが酸化されて酸化膜となる過程で体積増加による内部応力Ｆがこのコーナー部分に集中する。
【００１０】
ゲート絶縁膜２を生成するとき、内部応力Ｆにより酸化膜の成長が抑制されてコーナー部分の膜厚が薄くなったり、酸化膜中やシリコン基板に欠陥が形成される。この結果、コーナー部分でゲート絶縁膜の耐圧不良あるいはTDDB不良が発生するという問題点がある。
【００１１】
この発明の目的は、ＳＴＩ等の素子分離帯により分離される素子のゲート絶縁膜の不良による信頼性の低下を防止し得る半導体装置及び半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するために、本発明の半導体装置の製造方法では、シリコン基板上に素子分離帯を形成し、前記素子分離帯で分離された領域に該素子分離帯のコーナー部を覆うゲート絶縁膜を形成し、前記ゲート電極にフッ素イオンを注入し、該フッ素イオンをゲート絶縁膜に拡散させる。
【００１３】
また、上記目的を達成するために、本発明の半導体装置の製造方法では、シリコン基板上に素子分離帯を形成し、前記素子分離帯で分離された複数の領域に異なる膜厚のゲート絶縁膜を備えたトランジスタをそれぞれ形成し、前記ゲート絶縁膜を前記素子分離帯のコーナー部を覆うように形成し、ゲート絶縁膜が厚いトランジスタのゲート電極にフッ素イオンを注入し、該フッ素イオンをゲート絶縁膜に拡散させる。
【００１４】
また、上記目的を達成するために、本発明の半導体装置では、シリコン基板上に形成される素子分離帯と、前記素子分離帯で分離された領域に該素子分離帯のコーナー部を覆うように形成されるゲート絶縁膜とを備え、前記ゲート絶縁膜にフッ素を導入した。
【００１５】
また、上記目的を達成するために、本発明の半導体装置では、シリコン基板上に形成される素子分離帯と、前記素子分離帯で分離された複数の領域に形成され、該素子分離帯のコーナー部を覆う異なる膜厚のゲート絶縁膜を備えたトランジスタとを備え、前記トランジスタのうち、ゲート絶縁膜が厚いトランジスタのゲート絶縁膜にフッ素イオンを注入した。
【発明の効果】
【００１６】
本発明によれば、素子分離帯により分離される素子のゲート絶縁膜の不良による信頼性の低下を防止し得る半導体装置及び半導体装置の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１７】
（第一の実施の形態）
以下、本発明を具体化した第一の実施の形態を図面に従って説明する。この実施の形態は、ＳＴＩで素子分離されるＰチャネルＭＯＳトランジスタの製造工程について説明する。
【００１８】
図１に示すように、まずシリコン基板１１上には通常の製法によりＳＴＩ１２が溝状の素子分離帯として形成され、そのＳＴＩ１２で区画される領域の素子分離が行われる。ＳＴＩ１２は、シリコン基板１１上に形成された浅い溝内に酸化膜を埋め込んで形成される。
【００１９】
次いで、図２に示すように、シリコン基板１１の表面に犠牲酸化膜１３が形成され、さらに犠牲酸化膜１３を介して不純物イオンの注入が行われて、Ｎ型ウェルの形成としきい値の調整が行われる。そして、例えば８５０°ＣのＮ2雰囲気中で３０分の活性化が行わ
れる。
【００２０】
次いで、犠牲酸化膜１３がエッチングにより除去された後、図３に示すように、シリコン基板１１の表面に酸化膜にてなるゲート絶縁膜１４が形成される。犠牲酸化膜１３のエッチング工程時に、ＳＴＩ１２の溝に埋め込まれている酸化膜の膜減りが生じるため、ＳＴＩ１２のコーナー部Ｃにもゲート絶縁膜１４が形成される。
【００２１】
このゲート絶縁膜１４の膜厚は、例えば３．３Ｖの電源電圧で動作するアナログ回路を構成する素子として、７５０°ＣのPyro雰囲気中で７nm程度の膜厚とする。すなわち、従来の同様な素子に対し、ゲート絶縁膜１４の膜厚を１０％薄膜化する。
【００２２】
次いで、ゲート絶縁膜１４を形成したシリコン基板１１上にポリシリコンが堆積され、フォトリソグラフィ工程及びRIE(Reactive Ion Etching)工程に基づいて図４に示すゲート電極１５が形成される。図４は、ゲート電極１５のゲート幅方向の断面を示し、ゲート電極１５がＳＴＩ１２のコーナー部Ｃ上まで延設される。
【００２３】
次いで、図５に示すように、ＰチャネルＭＯＳトランジスタを形成するための不純物イオンの注入が行われ、低濃度のソース・ドレイン領域１６が形成される。このイオン注入は、BF2＋イオンが１５keVで、１×１０15／ｃｍ2程度注入され、同時にF＋イオンが２０keVで、４×１０15／ｃｍ2程度注入される。そして、９００°Ｃで１０秒程度の熱処理が行われる。なお、図５はゲート電極１５のゲート長方向の断面を示す。
【００２４】
上記のようなフッ素イオンF＋の注入は、ゲート絶縁膜１４の比誘電率を低下させるために行われる。図２１は、ゲート電極１５に注入するフッ素イオンのドーズ量と、そのドーズ量に対する比誘電率との関係を示す。
【００２５】
同図に示すように、フッ素イオンを注入しない場合のゲート絶縁膜の比誘電率は３．９となり、４×１０15／ｃｍ2のドーズ量でフッ素イオンを注入した場合のゲート絶縁膜の比誘電率は約３．６となる。すると、フッ素イオンの注入により約１０％の低誘電率化が可能となるため、ゲート絶縁膜を１０％薄膜化しても、フッ素イオンを注入しない場合と同等のゲート電界を得ることが可能となる。このようなことから、上記のようにゲート絶縁膜１４があらかじめ１０％薄膜化されている。なお、フッ素イオンのドーズ量は、１×１０15／ｃｍ2から５×１０15／ｃｍ2の範囲で設定する。
【００２６】
次いで、TEOS等によるCVD酸化膜で絶縁膜を堆積した後、RIEでエッチバックすることにより、図６に示すように、サイドウォールスペーサ１７が形成され、その後再びイオン注入によりソース・ドレイン領域にサリサイドコンタクト形成用の深い高濃度層１８が形成される。
【００２７】
この高濃度層１８は、B＋イオンを１０keVで、５×１０15／ｃｍ2程度注入される。そして、１０００°Ｃで１０秒の熱処理が行われ、不純物の活性化と、ゲート電極１５からゲート絶縁膜１４へのフッ素の拡散が図られる。
【００２８】
次いで、図７に示すように、ゲート電極１５上及びソース・ドレイン領域上にCｏシリサイド等のサリサイド１９が形成される。このサリサイド１９は、ゲート電極１５及びソース・ドレイン領域１６の配線抵抗及びコンタクト抵抗を低減させるものである。
【００２９】
次いで、図８に示すように、CVD酸化膜により層間絶縁膜２０が形成され、コンタクトホール２１がRIEにより形成される。
【００３０】
次いで、コンタクトホール２１内にCVDによりWが堆積され、その後CMP工程により平坦
化されて図９に示すWプラグ２２が形成される。そして、スパッタリングによりAl層を堆積後、フォトリソグラフ及びRIE工程を経て、図１０に示す配線２３が形成され、トランジスタが完成される。
【００３１】
上記のように構成された半導体装置では、次に示す作用効果を得ることができる。
（１）ゲート絶縁膜１４にフッ素イオンを注入することにより、ゲート絶縁膜１４の比誘電率を低下させることができる。この結果、ゲート絶縁膜１４の膜厚を薄くすることが可能となる。
（２）ゲート絶縁膜１４の膜厚を薄くすることができるので、ゲート絶縁膜１４を生成するとき、シリコンの体積増加により発生する内部応力を低減することができる。従って、内部応力による酸化膜の成長の抑制によるコーナー部分の膜厚の減少、あるいは内部応力による酸化膜中やシリコン基板の欠陥の発生を防止することができる。この結果、コーナー部分でゲート絶縁膜の耐圧不良あるいはTDDB不良の発生を防止することができる。
（３）ゲート絶縁膜１４に注入するフッ素イオンのドーズ量を４×１０15／ｃｍ2とすることにより、フッ素イオンを注入しない場合に比して、ゲート絶縁膜１４の比誘電率を１０％ほど低下させることができる。従って、ゲート絶縁膜１４の膜厚を、フッ素イオンを注入しない場合のゲート絶縁膜に比して、１０％薄くしても、同等のゲート電界を得ることができる。この結果、ゲート絶縁膜１４の膜厚を薄くすることができる。
（４）ゲート絶縁膜１４の膜厚を、７nm程度の膜厚としたことにより、ゲート絶縁膜１４でのトンネル電流の発生を防止することができる。なお、ゲート絶縁膜１４の膜厚を少なくとも６nm以上とすれば、トンネル電流の発生を防止することができる。
（５）ゲート電極１５に注入したフッ素イオンをゲート絶縁膜１４に拡散させるので、ゲート絶縁膜１４にフッ素イオンを容易に注入することができる。
（６）フッ素イオンの拡散時の熱量が少なく設定されるとき、ゲート電極１５に注入するフッ素イオンのドーズ量を、１×１０15／ｃｍ2から５×１０15／ｃｍ2の範囲内で大きく設定することにより、ゲート絶縁膜１４に拡散されるフッ素イオンの量を確保することができる。
（第二の実施の形態）
図１１〜図２０は、本発明の第二の実施の形態の製造工程を示す。この実施の形態は、ＳＴＩで素子分離されるＭＩＳトランジスタの製造工程について説明する。
【００３２】
図１１に示すように、まずシリコン基板３１上には通常の製法によりＳＴＩ３２が形成され、そのＳＴＩ３２で区画される領域の素子分離が行われる。ＳＴＩ１２は、第一の実施の形態と同様に、シリコン基板３１上に形成された浅い溝内に酸化膜を埋め込んで形成される。
【００３３】
次いで、図１２に示すように、シリコン基板３１の表面に犠牲酸化膜３３が形成され、さらに犠牲酸化膜３３を介して不純物イオンの注入が行われて、Ｎ型ウェルの形成としきい値の調整が行われる。このとき、トランジスタ領域３４ａ，３４ｂ以外の領域は、不純物イオンの注入がフォトレジスト３５によりマスクされる。この後、例えば８５０°ＣのＮ2雰囲気中で３０分の活性化が行われる。
【００３４】
前記トランジスタ領域３４ａには、論理回路部分を構成する低電圧動作トランジスタが形成され、トランジスタ領域３４ｂには、アナログ回路部分を構成する高電圧動作トランジスタが形成されるものとする。
【００３５】
次いで、犠牲酸化膜３３がエッチングにより除去された後、図１３に示すように、シリコン基板３１の表面に酸化膜にてなるゲート絶縁膜３６ａ，３６ｂが形成される。このとき、犠牲酸化膜３３のエッチング工程時に、ＳＴＩ３２の溝に埋め込まれている酸化膜の膜減りが生じるため、ＳＴＩ３２のコーナー部Ｃにもゲート絶縁膜３６ａ，３６ｂが形成
される。
【００３６】
このゲート絶縁膜３６ａ，３６ｂの膜厚は、例えば３．３Ｖの電源電圧で動作するアナログ回路を構成する素子として、７５０°ＣのPyro雰囲気中で８nm程度の膜厚とする。
【００３７】
次いで、図１４に示すように、パターニングされたフォトレジスト３７をマスクとして、トランジスタ領域３４ａ上のゲート絶縁膜３６ａのみが１００：１のHFにより除去される。
【００３８】
次いで、図１５に示すように、再度ゲート絶縁膜の生成を行い、トランジスタ領域３４ａ上にゲート絶縁膜３６ｃが形成される。このゲート絶縁膜３６ｃは、低電圧動作トランジスタの動作電圧が１．２Ｖである場合、７５０°ＣのPyro雰囲気中で２nm程度の膜厚で形成される。ゲート絶縁膜３６ｃは、この後８５０°ＣのNO中でのアニール処理により、SiON膜としてもよい。
【００３９】
低電圧動作トランジスタのゲート絶縁膜３６ｃは、このように非常に薄く、ＳＴＩ３２のコーナー部分Ｃでの応力も小さいため、フッ素イオンを注入する必要はない。むしろ、薄いゲート絶縁膜にフッ素を注入すると、ゲート電極中の不純物であるボロンがゲート絶縁膜を経て基板に拡散し、しきい値電圧の変動やばらつきの原因となる。
【００４０】
次いで、ゲート絶縁膜３６ｃ，３６ｂを形成したシリコン基板３１上にポリシリコンが堆積され、フォトリソグラフィ工程及びRIE(Reactive Ion Etching)工程に基づいて図１６に示すゲート電極３８が形成される。図１６は、ゲート電極３８のゲート幅方向の断面を示し、ゲート電極３８がＳＴＩ３２のコーナー部Ｃ上まで延設される。
【００４１】
次いで、図１７に示すように、フォトレジスト３９でトランジスタ領域３４ｂ以外をマスクした状態で、トランジスタ領域３４ｂに低濃度のソース・ドレイン領域を形成するためのイオン注入が行われる。例えば、ＰチャネルＭＯＳトランジスタのための低濃度のソース・ドレイン領域を形成する場合には、BF2＋イオンが１５keVで、１×１０14／ｃｍ2程度注入され、同時にF＋イオンが２０keVで、４×１０15／ｃｍ2程度注入されて、ゲート電極３８にフッ素が導入される。なお、図１７はゲート電極３８のゲート長方向の断面を示す。
【００４２】
次いで、図１８に示すように、フォトレジスト４０でトランジスタ領域３４ａ以外をマスクした状態で、トランジスタ領域３４ａに低濃度のソース・ドレイン領域を形成するためのイオン注入が行われる。例えば、ＰチャネルＭＯＳトランジスタのための低濃度のソース・ドレイン領域を形成する場合には、BF2＋イオンが５keVで５×１０14／ｃｍ2程度注入される。
【００４３】
次いで、TEOS等によるCVD酸化膜で絶縁膜を堆積した後、RIEでエッチバックすることにより、図１９に示すように、サイドウォールスペーサ４１が形成され、その後再びイオン注入によりソース・ドレイン領域にサリサイドコンタクト形成用の深い高濃度層４２が形成される。
【００４４】
この高濃度層４２は、B＋イオンを１０keVで、５×１０15／ｃｍ2程度注入される。そして、１０００°Ｃで１０秒の熱処理が行われ、不純物の活性化と、ゲート電極３８とゲート絶縁膜３６ｂへのフッ素の拡散が図られる。
【００４５】
次いで、図７〜図１０に示す第一の実施の形態と同様な工程で、サリサイド４３、相関絶縁膜４４、コンタクトホール４５、Wプラグ４６及び配線４７が形成されて、低電圧動作用トランジスタ４８及び高電圧動作用トランジスタ４９が形成される。
【００４６】
上記のような構成により、同一基板上に低電圧動作用トランジスタと高電圧動作用トランジスタとが形成され、高電圧動作用トランジスタにおいて、前記第一の実施の形態と同様な作用効果を得ることができるとともに、次に示す作用効果を得ることができる。
（１）低電圧動作用トランジスタ４８と高電圧動作用トランジスタ４９を同一基板上に形成するとき、ゲート絶縁膜の薄い低電圧動作用トランジスタ４８は、高電圧動作用トランジスタ４９より小さいサイズで形成され、集積度を向上させるために、素子の分離間隔も狭くなる。このとき、ＳＴＩ３２の内壁の角度が８５度以上になって、ＳＴＩ３２のコーナー部分Ｃに形成されるゲート絶縁膜３６ｂの屈曲角度がより鋭角となる。このような場合に、高電圧動作用トランジスタのゲート絶縁膜３６ｂに対しフッ素イオンを注入することにより、ゲート絶縁膜３６ｂの膜厚を薄くして、コーナー部Ｃでのゲート絶縁膜の耐圧不良あるいはTDDB不良の発生を防止することができる。
（２）フッ素イオンをゲート電極３８に注入し、そのフッ素イオンをゲート電極３８からゲート絶縁膜３６ｂに拡散させるので、図１７及び図１８に示す工程において、フッ素イオンを注入するトランジスタを容易に選択することができる。
【００４７】
上記各実施の形態は、以下の態様で実施してもよい。
・第一の実施の形態において、フッ素イオンの注入工程は、低濃度の不純物イオンの注入工程に先立って行ってもよい。また、ゲート電極１５をパターニングする前の工程で、ポリシリコン層にフッ素イオンを注入してもよい。
・第一の実施の形態におけるゲート絶縁膜１４及び第二の実施の形態におけるゲート絶縁膜３６ｂは、少なくとも６nm以上であればよい。
【図面の簡単な説明】
【００４８】
【図１】第一の実施の形態の製造工程を示す断面図である。
【図２】第一の実施の形態の製造工程を示す断面図である。
【図３】第一の実施の形態の製造工程を示す断面図である。
【図４】第一の実施の形態の製造工程を示す断面図である。
【図５】第一の実施の形態の製造工程を示す断面図である。
【図６】第一の実施の形態の製造工程を示す断面図である。
【図７】第一の実施の形態の製造工程を示す断面図である。
【図８】第一の実施の形態の製造工程を示す断面図である。
【図９】第一の実施の形態の製造工程を示す断面図である。
【図１０】第一の実施の形態の製造工程を示す断面図である。
【図１１】第二の実施の形態の製造工程を示す断面図である。
【図１２】第二の実施の形態の製造工程を示す断面図である。
【図１３】第二の実施の形態の製造工程を示す断面図である。
【図１４】第二の実施の形態の製造工程を示す断面図である。
【図１５】第二の実施の形態の製造工程を示す断面図である。
【図１６】第二の実施の形態の製造工程を示す断面図である。
【図１７】第二の実施の形態の製造工程を示す断面図である。
【図１８】第二の実施の形態の製造工程を示す断面図である。
【図１９】第二の実施の形態の製造工程を示す断面図である。
【図２０】第二の実施の形態の製造工程を示す断面図である。
【図２１】第二の実施の形態の製造工程を示す断面図である。
【図２２】ＳＴＩコーナー部分のゲート絶縁膜を示す断面図である。
【符号の説明】
【００４９】
１１，３１        シリコン基板
１２，３２        素子分離帯（ＳＴＩ）
１４，３６ｂ，３６ｃ        ゲート絶縁膜
４８，４９        トランジスタ
【図１】
2005317645.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
2005317645.tif 000013
【図１２】
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【図１３】
2005317645.tif 000015
【図１４】
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【図１５】
2005317645.tif 000017
【図１６】
2005317645.tif 000018
【図１７】
2005317645.tif 000019
【図１８】
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【図１９】
2005317645.tif 000021
【図２０】
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【図２１】
2005317645.tif 000023
【図２２】
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