(57)【要約】【課題】製造時の歩留まりが低下するのを抑制することが可能な遅延回路を提供する。【解決手段】この遅延回路は、所定の論理しきい値電圧を有するインバータ回路１２と、インバータ回路１２の入力側にゲートが接続されるとともに、インバータ回路１２の出力側にソースおよびドレインが共に接続されるｐチャネルトランジスタ１５とを備えている。また、ｐチャネルトランジスタ１５は、インバータ回路１２の入力信号がＬレベルで出力信号がＨレベルのときにオン状態になるとともに、インバータ回路１２の入力信号がＬレベルからＨレベルに変化する際に、Ｌレベルからインバータ回路１２の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オンすることによりキャパシタとして機能する。【選択図】図２
2005191635.tif 000002
【特許請求の範囲】
【請求項１】
所定の論理しきい値電圧を有するインバータ回路と、
前記インバータ回路に並列に接続される第１トランジスタとを備え、
前記第１トランジスタは、前記インバータ回路の入力信号が第１電位で出力信号が第２電位のときにオン状態になるとともに、前記インバータ回路の入力信号が前記第１電位から前記第２電位に変化する際に、前記第１電位から前記インバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オンすることにより実質的にキャパシタとして機能することを特徴とする遅延回路。
【請求項２】
前記第１トランジスタは、前記インバータ回路の入力信号が前記第２電位で前記出力信号が前記第１電位のときにオフ状態になるとともに、前記インバータ回路の入力信号が前記第２電位から前記第１電位に変化する際に、前記第２電位から前記インバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オフすることにより実質的にキャパシタとして機能しないことを特徴とする請求項１に記載の遅延回路。
【請求項３】
前記第１トランジスタは、前記インバータ回路の入力信号が前記第１電位から前記インバータ回路の論理しきい値電圧に対応する電位に達した時の前記インバータ回路の出力側と入力側との電位差の近傍のしきい値電圧を有することを特徴とする請求項１または２に記載の遅延回路。
【請求項４】
前記第１電位および前記第２電位は、それぞれ、低電位および高電位であり、
前記インバータ回路は、前記高電位側に接続されるｐ型の第２トランジスタと、前記低電位側に接続され、前記第２トランジスタのゲート幅以下の大きさのゲート幅と前記第２トランジスタのゲート長よりも大きなゲート長とを有するか、または、前記第２トランジスタのゲート幅よりも小さなゲート幅と前記第２トランジスタのゲート長以上の大きさのゲート長とを有するｎ型の第３トランジスタとを含み、
前記第１トランジスタは、ｐ型であることを特徴とする請求項１〜３のいずれか１項に記載の遅延回路。
【請求項５】
前記第１電位および前記第２電位は、それぞれ、高電位および低電位であり、
前記インバータ回路は、前記高電位側に接続されるｐ型の第２トランジスタと、前記低電位側に接続され、前記第２トランジスタのゲート幅以上の大きさのゲート幅と前記第２トランジスタのゲート長よりも小さなゲート長とを有するか、または、前記第２トランジスタのゲート幅よりも大きなゲート幅と前記第２トランジスタのゲート長以下の大きさのゲート長とを有するｎ型の第３トランジスタとを含み、
前記第１トランジスタは、ｎ型であることを特徴とする請求項１〜３のいずれか１項に記載の遅延回路。
【請求項６】
前記第１トランジスタ、前記第２トランジスタおよび前記第３トランジスタは、それぞれ、単一の絶縁基板上に形成される多結晶薄膜トランジスタを含むことを特徴とする請求項４または５に記載の遅延回路。
【請求項７】
前記インバータ回路は、直列に複数接続され、
前記複数のインバータ回路のうち少なくとも１つの前記インバータ回路には、前記第１トランジスタが並列に接続されていることを特徴とする請求項１〜６のいずれか１項に記載の遅延回路。
【請求項８】
タイミングのシフトした信号を出力するシフトレジスタ回路と、
前記シフトレジスタ回路の出力側に接続される遅延回路を含むバッファと、
前記バッファの出力側にゲートが接続され、ソースおよびドレインの一方が映像信号を供給するための信号線に接続されるとともに、他方が映像表示部に繋がるドレイン線に接続されるスイッチトランジスタとを備え、
前記遅延回路は、
所定の論理しきい値電圧を有するインバータ回路と、前記インバータ回路に並列に接続される第１トランジスタとを含み、
前記第１トランジスタは、前記インバータ回路の入力信号が第１電位で出力信号が第２電位のときにオン状態になるとともに、前記インバータ回路の入力信号が前記第１電位から前記第２電位に変化する際に、前記第１電位から前記インバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オンすることにより実質的にキャパシタとして機能することを特徴とする遅延回路を含む表示装置。
【請求項９】
前記バッファは、
第１の論理しきい値電圧を有する第１インバータ回路、および、第１導電型の前記第１トランジスタを含む第１遅延回路と、第２の論理しきい値電圧を有する第２インバータ回路、および、第２導電型の前記第１トランジスタを含む第２遅延回路とを含み、
前記スイッチトランジスタは、
前記第１遅延回路の出力側にゲートが接続され、ソースが前記信号線に接続されるとともに、ドレインが前記ドレイン線に接続される前記第１導電型の第１スイッチトランジスタと、前記第２遅延回路の出力側にゲートが接続され、ドレインが前記信号線に接続されるとともに、ソースが前記ドレイン線に接続される前記第２導電型の第２スイッチトランジスタとを含むことを特徴とする請求項８に記載の遅延回路を含む表示装置。
【請求項１０】
前記第１トランジスタは、前記インバータ回路の入力信号が前記第２電位で前記出力信号が前記第１電位のときにオフ状態になるとともに、前記インバータ回路の入力信号が前記第２電位から前記第１電位に変化する際に、前記第２電位から前記インバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オフすることにより実質的にキャパシタとして機能しないことを特徴とする請求項８または９に記載の遅延回路を含む表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、遅延回路およびそれを含む表示装置に関し、特に、インバータ回路を用いた遅延回路およびそれを含む表示装置に関する。
【背景技術】
【０００２】
従来、インバータ回路を用いた遅延回路が知られている（たとえば、特許文献１参照）。上記特許文献１では、複数のインバータ回路を直列に接続することにより形成した遅延回路が開示されている。
【０００３】
図１２は、上記特許文献１に開示された遅延回路と同様の遅延回路を含む表示装置の構成を説明するための回路図である。図１３および図１４は、図１２に示した従来の表示装置に含まれる遅延回路の構成を示した回路図である。図１２を参照して、従来の遅延回路を含む表示装置では、シフトレジスタ回路１０１〜１０３、インバータ回路１０４〜１０６、バッファ１０７〜１０９、ｐ型のスイッチトランジスタＰＴ１０１〜ＰＴ１０３およびｎ型のスイッチトランジスタＮＴ１０１〜ＮＴ１０３が設けられている。
【０００４】
また、１段目〜３段目のシフトレジスタ回路１０１〜１０３は、それぞれ、タイミングのシフトした信号を出力する機能を有している。また、１段目のシフトレジスタ回路１０１には、スタート信号ＳＴＡＲＴが供給されている。この１段目のシフトレジスタ回路１０１の出力側には、２段目のシフトレジスタ回路１０２が接続されるとともに、２段目のシフトレジスタ回路１０２の出力側には、３段目のシフトレジスタ回路１０３が接続されている。これにより、１〜３段目のシフトレジスタ回路１０１〜１０３は、それぞれ、スタート信号ＳＴＡＲＴまたは前段からの出力信号が供給されることによって、順次、タイミングのシフトした信号を出力するように構成されている。
【０００５】
また、１段目のシフトレジスタ回路１０１の出力信号ＳＲ１０１は、バッファ１０７にも供給される。バッファ１０７は、ｐ型のスイッチトランジスタＰＴ１０１のゲートへのＬレベルの信号（オン信号）を遅延させるための遅延回路１０７ａと、ｎ型のスイッチトランジスタＮＴ１０１のゲートへのＨレベルの信号（オン信号）を遅延させるための遅延回路１０７ｂとによって構成されている。また、バッファ１０７に供給される出力信号ＳＲ１０１は２つに分割される。その分割された一方の信号は直接バッファ１０７の遅延回路１０７ａに供給されるとともに、他方の信号はインバータ回路１０４を介してバッファ１０７の遅延回路１０７ｂに供給されている。
【０００６】
また、スイッチトランジスタＰＴ１０１用の遅延回路１０７ａでは、図１３に示すように、３つのインバータ回路１１０、１１１および１１２が直列に接続されている。この３つのインバータ回路１１０、１１１および１１２の各々を構成するｎチャネルトランジスタ（図示せず）のゲート幅（Ｗｎ）とｐチャネルトランジスタ（図示せず）のゲート幅（Ｗｐ）との比Ｗｎ／Ｗｐは、３０μｍ／１０μｍ、３０μｍ／５０μｍおよび３００μｍ／１５０μｍとなるように形成されている。これにより、遅延回路１０７ａは、入力信号がＬレベルからＨレベルに上昇する際のＬレベルの出力信号の遅延量が、入力信号がＨレベルからＬレベルに低下する際のＨレベルの出力信号の遅延量よりも大きくなるように構成されている。一方、スイッチトランジスタＮＴ１０１用の遅延回路１０７ｂでは、図１４に示すように、３つのインバータ回路１１３、１１４および１１５が直列に接続されている。この３つのインバータ回路１１３〜１１５の各々を構成するｎチャネルトランジスタ（図示せず）のゲート幅（Ｗｎ）とｐチャネルトランジスタ（図示せず）のゲート幅（Ｗｐ）との比Ｗｎ／Ｗｐは、１０μｍ／３０μｍ、１００μｍ／１０μｍおよび１００μｍ／２００μｍとなるように形成されている。これにより、遅延回路１０７ｂは、入力信号がＨレベルからＬレベルに低下する際のＨレベルの出力信号の遅延量が、入力信号がＬレベルからＨレベルに上昇する際のＬレベルの出力信号の遅延量よりも大きくなるように構成されている。また、スイッチトランジスタＮＴ１０１用の遅延回路１０７ｂによる遅延量は、スイッチトランジスタＰＴ１０１用の遅延回路１０７ａによる遅延量と等しくなるように構成されている。
【０００７】
また、図１２に示すように、遅延回路１０７ａの出力は、スイッチトランジスタＰＴ１０１のゲートに接続されるとともに、遅延回路１０７ｂの出力は、スイッチトランジスタＮＴ１０１のゲートに接続されている。また、スイッチトランジスタＰＴ１０１のソースとスイッチトランジスタＮＴ１０１のドレインとは、それぞれ、ビデオ信号線Ｖｉｄｅｏに接続されている。また、スイッチトランジスタＰＴ１０１のドレインとスイッチトランジスタＮＴ１０１のソースとは、映像表示部（図示せず）に繋がるドレイン線に接続されている。
【０００８】
また、２段目のシフトレジスタ回路１０２に繋がるインバータ回路１０５、バッファ１０８、ｐ型のスイッチトランジスタＰＴ１０２およびｎ型のスイッチトランジスタＮＴ１０２と、３段目のシフトレジスタ回路１０３に繋がるインバータ回路１０６、バッファ１０９、ｐ型のスイッチトランジスタＰＴ１０３およびｎ型のスイッチトランジスタＮＴ１０３とは、それぞれ、上記した１段目のシフトレジスタ回路１０１に繋がるインバータ回路１０４、バッファ１０７、ｐ型のスイッチトランジスタＰＴ１０１およびｎ型のスイッチトランジスタＮＴ１０１と同様に構成されている。また、２段目および３段目のバッファ１０８および１０９の各々を構成するスイッチトランジスタＰＴ１０２用の遅延回路１０８ａおよびスイッチトランジスタＰＴ１０３用の遅延回路１０９ａは、それぞれ、上記した１段目のバッファ１０７のスイッチトランジスタＰＴ１０１用の遅延回路１０７ａと同様に構成されている。また、スイッチトランジスタＮＴ１０２用の遅延回路１０８ｂおよびスイッチトランジスタＮＴ１０３用の遅延回路１０９ｂは、それぞれ、上記した１段目のバッファ１０７のスイッチトランジスタＮＴ１０１用の遅延回路１０７ｂと同様に構成されている。また、４段目以降のシフトレジスタ回路に繋がる回路の構成は、上記した１〜３段目のシフトレジスタ回路１０１〜１０３に繋がる回路の構成と同様である。
【０００９】
図１５は、従来の遅延回路を含む表示装置の動作を説明するための電圧波形図である。次に、図１５を参照して、従来の遅延回路を含む表示装置では、初期状態において、１〜３段目のシフトレジスタ回路１０１〜１０３の各々の出力信号ＳＲ１０１〜ＳＲ１０３は全てＬレベルになっている。これにより、１〜３段目の遅延回路１０７ａ〜１０９ａからスイッチトランジスタＰＴ１０１〜ＰＴ１０３の各々のゲートに入力される信号ＶＰＴ１０１〜１０３は、全てＨレベルに保持されている。一方、１〜３段目の遅延回路１０７ｂ〜１０９ｂからスイッチトランジスタＮＴ１０１〜ＮＴ１０３の各々のゲートに入力される信号ＶＮＴ１０１〜１０３は、全てＬレベルに保持されている。これにより、１〜３段目のスイッチトランジスタＰＴ１０１〜ＰＴ１０３およびＮＴ１０１〜ＮＴ１０３は、全てオフ状態に保持されている。
【００１０】
次に、１段目のシフトレジスタ回路１０１の出力信号ＳＲ１０１がＬレベルからＨレベルに上昇する。これにより、スイッチトランジスタＰＴ１０１およびＮＴ１０１の各々のゲートに入力される信号ＶＰＴ１０１およびＶＮＴ１０１は、それぞれ、遅延回路１０７ａおよび１０７ｂの作用により遅延量Ｔ１０１の分だけ遅延してＬレベルおよびＨレベルに変化する。このため、１段目のスイッチトランジスタＰＴ１０１およびＮＴ１０１は、それぞれ、遅延量Ｔ１０１の分だけ遅延してオン状態になる。これにより、スイッチトランジスタＰＴ１０１およびＮＴ１０１を介して、ビデオ信号線Ｖｉｄｅｏからドレイン線に映像信号が供給される。
【００１１】
次に、２段目のシフトレジスタ回路１０２の出力信号ＳＲ１０２がＬレベルからＨレベルに上昇する。これにより、スイッチトランジスタＰＴ１０２およびＮＴ１０２の各々のゲートに入力される信号ＶＰＴ１０２およびＶＮＴ１０２は、それぞれ、遅延回路１０８ａおよび１０８ｂの作用により遅延量Ｔ１０１の分だけ遅延してＬレベルおよびＨレベルに変化する。このため、２段目のスイッチトランジスタＰＴ１０２およびＮＴ１０２は、それぞれ、遅延量Ｔ１０１の分だけ遅延してオン状態になる。これにより、スイッチトランジスタＰＴ１０２およびＮＴ１０２を介して、ビデオ信号線Ｖｉｄｅｏからドレイン線に映像信号が供給される。
【００１２】
次に、３段目のシフトレジスタ回路１０３の出力信号ＳＲ１０３がＬレベルからＨレベルに上昇する。これにより、スイッチトランジスタＰＴ１０３およびＮＴ１０３の各々のゲートに入力される信号ＶＰＴ１０３およびＶＮＴ１０３は、それぞれ、遅延回路１０９ａおよび１０９ｂの作用により遅延量Ｔ１０１の分だけ遅延してＬレベルおよびＨレベルに変化する。このため、３段目のスイッチトランジスタＰＴ１０３およびＮＴ１０３は、それぞれ、遅延量Ｔ１０１の分だけ遅延してオン状態になる。そして、スイッチトランジスタＰＴ１０３およびＮＴ１０３を介して、ビデオ信号線Ｖｉｄｅｏからドレイン線に映像信号が供給される。
【００１３】
一方、３段目のシフトレジスタ回路１０３の出力信号ＳＲ１０３がＬレベルからＨレベルに上昇するのと同時に、１段目のシフトレジスタ回路１０１の出力信号ＳＲ１０１がＨレベルからＬレベルに低下する。これにより、スイッチトランジスタＰＴ１０１およびＮＴ１０１の各々のゲートに入力される信号ＶＰＴ１０１およびＶＮＴ１０１は、それぞれ、遅延回路１０７ａおよび１０７ｂの作用により遅延量Ｔ１０２の分だけ遅延してＨレベルおよびＬレベルに変化する。このため、１段目のスイッチトランジスタＰＴ１０１およびＮＴ１０１は、それぞれ、遅延量Ｔ１０２の分だけ遅延してオフ状態になる。
【００１４】
そして、この遅延量Ｔ１０２は、３段目のスイッチトランジスタＰＴ１０３およびＮＴ１０３がオン状態になる際の遅延量Ｔ１０１よりも小さくなるように構成されているので、３段目のスイッチトランジスタＰＴ１０３およびＮＴ１０３がオン状態になるタイミングが、１段目のスイッチトランジスタＰＴ１０１およびＮＴ１０１がオフ状態になるタイミングと重なるのが抑制される。このため、１段目のスイッチトランジスタＰＴ１０１およびＮＴ１０１がオフ状態になる以前に３段目のスイッチトランジスタＰＴ１０３およびＮＴ１０３がオン状態になることに起因してノイズが発生するのが抑制される。
【００１５】
そして、４段目以降の回路においても、上記した１〜３段目の回路と同様、２段前のスイッチトランジスタがオフ状態になるタイミングと重ならないように各段のスイッチトランジスタが順次オン状態になる。これにより、ノイズを発生することなく、ビデオ信号線Ｖｉｄｅｏから映像信号が各段のスイッチトランジスタを介して順次ドレイン線に供給される。
【特許文献１】特開平５−１４１５２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１６】
しかしながら、図１３および図１４に示した従来の遅延回路１０７ａ〜１０９ａおよび１０７ｂ〜１０９ｂでは、インバータ回路１１０〜１１５を構成するｐチャネルトランジスタおよびｎチャネルトランジスタのゲート幅の比を大きくすることによって、スイッチトランジスタＰＴ１０１〜ＰＴ１０３およびＮＴ１０１〜ＮＴ１０３をオン状態にする出力信号をオフ状態にする出力信号よりも遅延させていたため、インバータ回路１１０〜１１５を構成するｐチャネルトランジスタまたはｎチャネルトランジスタのゲートを極端に小さいゲート幅に形成する必要があるという不都合がある。その結果、遅延回路を形成する際の歩留まりが低下するという問題点があった。
【００１７】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、製造時の歩留まりが低下するのを抑制することが可能な遅延回路を提供することである。
【００１８】
この発明のもう１つの目的は、製造時の歩留まりが低下するのを抑制することが可能な遅延回路を含む表示装置を提供することである。
【課題を解決するための手段および発明の効果】
【００１９】
上記目的を達成するために、この発明の第１の局面による遅延回路は、所定の論理しきい値電圧を有するインバータ回路と、インバータ回路に並列に接続される第１トランジスタとを備えている。また、第１トランジスタは、インバータ回路の入力信号が第１電位で出力信号が第２電位のときにオン状態になるとともに、インバータ回路の入力信号が第１電位から第２電位に変化する際に、第１電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オンすることにより実質的にキャパシタとして機能する。
【００２０】
この第１の局面による遅延回路では、上記のように、インバータ回路の入力信号が第１電位から第２電位に変化する際に、第１電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オンすることにより実質的にキャパシタとして機能する第１トランジスタをインバータ回路に並列に接続することによって、実質的にキャパシタとして機能する第１トランジスタの作用により、インバータ回路の入力信号が第１電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの時間を増大させることができる。これにより、従来の遅延回路のようにインバータ回路を構成するトランジスタのゲート幅の比を極端に大きくすることなく、インバータ回路の入力信号が第１電位から第２電位に変化する際に出力信号の遅延量を増大させることができる。これにより、インバータ回路を構成するトランジスタのゲート幅を極端に小さくすることなくインバータ回路の入力信号が第１電位から第２電位に変化する際の出力信号の遅延量を増大させることができるので、遅延回路を形成する際の歩留りが低下するのを抑制することができる。
【００２１】
上記第１の局面による遅延回路において、好ましくは、第１トランジスタは、インバータ回路の入力信号が第２電位で出力信号が第１電位のときにオフ状態になるとともに、インバータ回路の入力信号が第２電位から第１電位に変化する際に、第２電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オフすることにより実質的にキャパシタとして機能しない。このように構成すれば、第１トランジスタが実質的にキャパシタとして機能しないことにより、インバータ回路の入力信号が第２電位から第１電位に変化する際に、出力信号の遅延量が増大するのを抑制することができる。これにより、インバータ回路の入力信号が第２電位から第１電位に変化する際の遅延回路の出力信号の遅延量を、インバータ回路の入力信号が第１電位から第２電位に変化する際の遅延回路の出力信号の遅延量よりも小さくすることができる。
【００２２】
上記第１の局面による遅延回路において、好ましくは、第１トランジスタは、インバータ回路の入力信号が第１電位からインバータ回路の論理しきい値電圧に対応する電位に達した時のインバータ回路の出力側と入力側との電位差の近傍のしきい値電圧を有する。このように構成すれば、インバータ回路の入力信号が第１電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの期間、第１トランジスタのゲートと、ソースおよびドレインとの間の電位差を第１トランジスタのしきい値電圧以上に保持することができるので、その期間第１トランジスタをオン状態に保持することができる。これにより、インバータ回路の入力信号が第１電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの期間とほぼ同等の期間、第１トランジスタを実質的にキャパシタとして機能させることができるので、インバータ回路の入力信号が第１電位から第２電位に変化する際に、インバータ回路の出力信号の遅延量を十分に増大させることができる。
【００２３】
上記第１の局面による遅延回路において、好ましくは、第１電位および第２電位は、それぞれ、低電位および高電位であり、インバータ回路は、高電位側に接続されるｐ型の第２トランジスタと、低電位側に接続され、第２トランジスタのゲート幅以下の大きさのゲート幅と第２トランジスタのゲート長よりも大きなゲート長とを有するか、または、第２トランジスタのゲート幅よりも小さなゲート幅と第２トランジスタのゲート長以上の大きさのゲート長とを有するｎ型の第３トランジスタとを含み、第１トランジスタは、ｐ型である。このように構成すれば、インバータ回路の論理しきい値電圧を大きくすることができるので、インバータ回路の入力信号が低電位から高電位に変化する際に、入力信号が低電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの時間をより増大させることができる。これにより、インバータ回路の入力信号が低電位から高電位に変化する場合において、遅延回路の低電位の出力信号の遅延量をより増大させることができる。
【００２４】
上記第１の局面による遅延回路において、好ましくは、第１電位および第２電位は、それぞれ、高電位および低電位であり、インバータ回路は、高電位側に接続されるｐ型の第２トランジスタと、低電位側に接続され、第２トランジスタのゲート幅以上の大きさのゲート幅と第２トランジスタのゲート長よりも小さなゲート長とを有するか、または、第２トランジスタのゲート幅よりも大きなゲート幅と第２トランジスタのゲート長以下の大きさのゲート長とを有するｎ型の第３トランジスタとを含み、第１トランジスタは、ｎ型である。このように構成すれば、インバータ回路の論理しきい値電圧を小さくすることができるので、インバータ回路の入力信号が高電位から低電位に変化する際に、入力信号が高電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの時間をより増大させることができる。これにより、インバータ回路の入力信号が高電位から低電位に変化する場合において、遅延回路の高電位の出力信号の遅延量をより増大させることができる。
【００２５】
上記第１〜第３トランジスタを含む構成において、好ましくは、第１トランジスタ、第２トランジスタおよび第３トランジスタは、それぞれ、単一の絶縁基板上に形成される多結晶薄膜トランジスタを含む。このように構成すれば、多結晶薄膜トランジスタの製造プロセスのばらつきに起因して第１〜第３トランジスタのしきい値電圧が上昇した場合に、第２および第３トランジスタからなるインバータ回路の論理しきい値電圧が上昇することに起因してインバータ回路の出力信号の遅延量が増大される一方、実質的にキャパシタとして機能する第１トランジスタのしきい値電圧が上昇することに起因して第１トランジスタによる出力信号の遅延量は低減される。これにより、出力信号の遅延量が増大されるのを緩和することができる。また、多結晶薄膜トランジスタの製造プロセスのばらつきに起因して第１〜第３トランジスタのしきい値電圧が低下した場合に、第２および第３トランジスタからなるインバータ回路の論理しきい値電圧が低下することに起因してインバータ回路の出力信号の遅延量が低減される一方、実質的にキャパシタとして機能する第１トランジスタのしきい値電圧が低下することに起因して第１トランジスタによる出力信号の遅延量は増大される。これにより、出力信号の遅延量が低減されるのを緩和することができる。
【００２６】
上記第１の局面による遅延回路において、好ましくは、インバータ回路は、直列に複数接続され、複数のインバータ回路のうち少なくとも１つのインバータ回路には、第１トランジスタが並列に接続されている。このように構成すれば、直列に接続された複数のインバータ回路の各々によって出力信号を遅延させることができるので、より十分に遅延回路の出力信号を遅延させることができる。
【００２７】
この発明の第２の局面による遅延回路を含む表示装置は、タイミングのシフトした信号を出力するシフトレジスタ回路と、シフトレジスタ回路の出力側に接続される遅延回路を含むバッファと、バッファの出力側にゲートが接続され、ソースおよびドレインの一方が映像信号を供給するための信号線に接続されるとともに、他方が映像表示部に繋がるドレイン線に接続されるスイッチトランジスタとを備えている。また、遅延回路は、所定の論理しきい値電圧を有するインバータ回路と、インバータ回路に並列に接続される第１トランジスタとを含み、第１トランジスタは、インバータ回路の入力信号が第１電位で出力信号が第２電位のときにオン状態になるとともに、インバータ回路の入力信号が第１電位から第２電位に変化する際に、第１電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オンすることにより実質的にキャパシタとして機能する。
【００２８】
この第２の局面による遅延回路を含む表示装置では、上記のように、インバータ回路の入力信号が第１電位から第２電位に変化する際に、第１電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オンすることにより実質的にキャパシタとして機能する第１トランジスタをバッファに設け、バッファのインバータ回路に並列に第１トランジスタを接続することによって、実質的にキャパシタとして機能する第１トランジスタの作用により、インバータ回路の入力信号が第１電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの時間を増大させることができる。これにより、従来の遅延回路のようにインバータ回路を構成するトランジスタのゲート幅の比を極端に大きくすることなく、インバータ回路の入力信号が第１電位から第２電位に変化する際に出力信号の遅延量を増大させることができる。このため、インバータ回路を構成するトランジスタのゲート幅を極端に小さくすることなくインバータ回路の入力信号が第１電位から第２電位に変化する際の出力信号の遅延量を増大させることができるので、遅延回路を形成する際の歩留りが低下するのを抑制することができる。その結果、遅延回路を含む表示装置を形成する際の歩留まりが低下するのを抑制することができる。
【００２９】
上記第２の局面による遅延回路を含む表示装置において、好ましくは、バッファは、第１の論理しきい値電圧を有する第１インバータ回路、および、第１導電型の第１トランジスタを含む第１遅延回路と、第２の論理しきい値電圧を有する第２インバータ回路、および、第２導電型の第１トランジスタを含む第２遅延回路とを含み、スイッチトランジスタは、第１遅延回路の出力側にゲートが接続され、ソースが信号線に接続されるとともに、ドレインがドレイン線に接続される第１導電型の第１スイッチトランジスタと、第２遅延回路の出力側にゲートが接続され、ドレインが信号線に接続されるとともに、ソースがドレイン線に接続される第２導電型の第２スイッチトランジスタとを含む。このように構成すれば、第１遅延回路と第２遅延回路との各々によって、それぞれの出力信号の遅延量を増大させることができる。これにより、第１遅延回路に接続される第１スイッチトランジスタと、第２遅延回路に接続される第２スイッチトランジスタとが、それぞれオンするタイミングの遅延量を共に増大させることができる。これにより、第１導電型の第１スイッチトランジスタと、第２導電型の第２スイッチトランジスタとを用いた表示装置において、信号線から第１および第２スイッチトランジスタを介してドレイン線に映像信号の供給が開始されるタイミングをより確実に遅延させることができる。
【００３０】
上記第２の局面による遅延回路を含む表示装置において、好ましくは、第１トランジスタは、インバータ回路の入力信号が第２電位で出力信号が第１電位のときにオフ状態になるとともに、インバータ回路の入力信号が第２電位から第１電位に変化する際に、第２電位からインバータ回路の論理しきい値電圧に対応する電位に達するまでの期間のうちの少なくとも一部の期間オフすることにより実質的にキャパシタとして機能しない。このように構成すれば、第１トランジスタが実質的にキャパシタとして機能しないことにより、インバータ回路の入力信号が第２電位から第１電位に変化する際に、出力信号の遅延量が増大するのを抑制することができる。これにより、インバータ回路の入力信号が第２電位から第１電位に変化する際の遅延回路の出力信号の遅延量を、インバータ回路の入力信号が第１電位から第２電位に変化する際の遅延回路の出力信号の遅延量よりも小さくすることができる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態を図面に基づいて説明する。
【００３２】
図１は、本発明の一実施形態による遅延回路を含む表示装置の全体構成を示した平面図である。図２は、図１に示した本発明の一実施形態による表示装置の水平スイッチおよびＨドライバ部分の構成を示した回路図である。図３および図４は、図１に示した本発明の一実施形態による表示装置に含まれる遅延回路の構成を示した回路図である。図５は、図３に示した本発明の一実施形態による遅延回路のＡ部分の構成を示した回路図である。図６は、図４に示した本発明の一実施形態による遅延回路のＢ部分の構成を示した回路図である。まず、図１〜図６を参照して、本実施形態による遅延回路およびそれを含む表示装置の構成について説明する。
【００３３】
本実施形態による遅延回路を含む表示装置５０では、図１に示すように、基板５１上に、映像表示部５２が設けられている。この映像表示部５２には、画素５３がマトリクス状に配置されている。なお、図１の映像表示部５２には、１画素分の構成のみを示している。また、各々の画素５３は、ｐチャネルトランジスタ５３ａ、画素電極５３ｂ、画素電極５３ｂに対向配置された各画素５３に共通の対向電極５３ｃ、画素電極５３ｂと対向電極５３ｃとの間に挟持された液晶５３ｄ、および、補助容量５３ｅによって構成されている。そして、ｐチャネルトランジスタ５３ａのソースは、ドレイン線に接続されているとともに、ドレインは、画素電極５３ｂおよび補助容量５３ｅに接続されている。また、ｐチャネルトランジスタ５３ａのゲートは、ゲート線に接続されている。
【００３４】
また、映像表示部５２の一辺に沿うように、基板５１上に、映像表示部５２のドレイン線を駆動（走査）するための水平スイッチ（ＨＳＷ）５４およびＨドライバ５５が設けられている。また、映像表示部５２の他の辺に沿うように、基板５１上に、映像表示部５２のゲート線を駆動（走査）するためのＶドライバ５６が設けられている。また、基板５１の外部には、駆動ＩＣ５７が設置されている。この駆動ＩＣ５７は、信号発生回路５７ａおよび電源回路５７ｂを備えている。また、駆動ＩＣ５７から水平スイッチ５４へ、映像信号を供給するためのビデオ信号線Ｖｉｄｅｏが接続されている。また、駆動ＩＣ５７からＨドライバ５５へは、スタート信号ＳＴＡＲＴ、クロック信号ＨＣＬＫ、高電位ＶＤＤおよび低電位ＶＳＳが供給される。また、駆動ＩＣ５７からＶドライバ５６へは、スタート信号ＳＴＡＲＴ、クロック信号ＶＣＬＫ、イネーブル信号ＶＥＮＢ、高電位ＶＤＤおよび低電位ＶＳＳが供給される。
【００３５】
また、図２に示すように、Ｈドライバ５５は、シフトレジスタ回路１〜３を含んでおり、水平スイッチ５４は、インバータ回路４〜６、バッファ７〜９、ｐ型のスイッチトランジスタＰＴ１〜ＰＴ３およびｎ型のスイッチトランジスタＮＴ１〜ＮＴ３を含んでいる。なお、ｐ型のスイッチトランジスタＰＴ１〜ＰＴ３は、本発明の「スイッチトランジスタ」および「第１スイッチトランジスタ」の一例であり、ｎ型のスイッチトランジスタＮＴ１〜ＮＴ３は、本発明の「スイッチトランジスタ」および「第２スイッチトランジスタ」の一例である。また、図２では、図面の簡略化のため、３段分のシフトレジスタ回路１〜３に繋がる回路の構成のみを示している。
【００３６】
また、Ｈドライバ５５の１段目〜３段目のシフトレジスタ回路１〜３は、それぞれ、タイミングのシフトした信号を出力する機能を有している。また、１段目のシフトレジスタ回路１には、スタート信号ＳＴＡＲＴが供給されている。この１段目のシフトレジスタ回路１の出力側には、２段目のシフトレジスタ回路２が接続されるとともに、２段目のシフトレジスタ回路２の出力側には、３段目のシフトレジスタ回路３が接続されている。これにより、１〜３段目のシフトレジスタ回路１〜３は、それぞれ、スタート信号ＳＴＡＲＴまたは前段からの出力信号が供給されることによって、順次、タイミングのシフトした信号を出力するように構成されている。
【００３７】
また、１段目のシフトレジスタ回路１の出力信号ＳＲ１は、水平スイッチ５４のバッファ７にも供給される。バッファ７は、ｐ型のスイッチトランジスタＰＴ１のゲートへのＬレベルの信号（オン信号）を遅延させるための遅延回路７ａと、ｎ型のスイッチトランジスタＮＴ１のゲートへのＨレベルの信号（オン信号）を遅延させるための遅延回路７ｂとによって構成されている。なお、この遅延回路７ａは、本発明の「第１遅延回路」の一例であり、遅延回路７ｂは、本発明の「第２遅延回路」の一例である。また、バッファ７に供給される出力信号ＳＲ１は２つに分割される。その分割された一方の信号は直接バッファ７の遅延回路７ａに供給されるとともに、他方の信号はインバータ回路４を介してバッファ７の遅延回路７ｂに供給されている。
【００３８】
また、スイッチトランジスタＰＴ１用の遅延回路７ａは、図３に示すように、５つのインバータ回路１０〜１４と、１つのｐチャネルトランジスタ１５とによって構成されている。なお、インバータ回路１２は、本発明の「第１インバータ回路」の一例であり、ｐチャネルトランジスタ１５は、本発明の「第１トランジスタ」の一例である。また、５つのインバータ回路１０〜１４は、それぞれ、直列に接続されている。また、シフトレジスタ回路１からバッファ７に直接供給される信号は、遅延回路７ａのインバータ回路１０に入力されるとともに、インバータ回路１４からは、遅延回路７ａの出力信号を出力するように構成されている。
【００３９】
ここで、本実施形態では、図３に示すように、ｐチャネルトランジスタ１５のゲートは、インバータ回路１２の入力側に接続されているとともに、ソースおよびドレインは、共に、インバータ回路１２の出力側に接続されている。これにより、ｐチャネルトランジスタ１５は、インバータ回路１２の入力信号がＬレベルで出力信号がＨレベルのときにオン状態になるとともに、インバータ回路１２の入力信号がＨレベルで出力信号がＬレベルのときにオフ状態になるように構成されている。なお、このＬレベルは、本発明の「低電位」の一例であり、Ｈレベルは、本発明の「高電位」の一例である。また、ｐチャネルトランジスタ１５は、インバータ回路１２の入力信号がＬレベルからインバータ回路１２の論理しきい値電圧に対応する電位に達した時のインバータ回路１２の出力側と入力側との電位差に相当するしきい値電圧Ｖｔｈを有している。また、ｐチャネルトランジスタ１５は、オン状態のときにキャパシタとして機能するとともに、オフ状態のときに実質的にキャパシタとして機能しないように構成されている。
【００４０】
また、インバータ回路１２は、図５に示すように、ｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１２ｂからなるＣＭＯＳ構造を有している。なお、このｐチャネルトランジスタ１２ａは、本発明の「第２トランジスタ」の一例であり、ｎチャネルトランジスタ１２ｂは、本発明の「第３トランジスタ」の一例である。また、ｐチャネルトランジスタ１２ａのソースは、高電位ＶＤＤに接続されるとともに、ｎチャネルトランジスタ１２ｂのソースは、低電位ＶＳＳに接続されている。また、インバータ回路１２では、ｎチャネルトランジスタ１２ｂは、ｐチャネルトランジスタ１２ａのゲート幅よりも小さなゲート幅を有しており、ｎチャネルトランジスタ１２ｂとｐチャネルトランジスタ１２ａとのゲート幅の比Ｗｎ／Ｗｐは、３０μｍ／６０μｍに設定されている。また、ｎチャネルトランジスタ１２ｂは、ｐチャネルトランジスタ１２ａのゲート長以上の大きさのゲート長を有している。これにより、インバータ回路１２の論理しきい値電圧は上昇されている。
【００４１】
また、インバータ回路１０、１１、１３および１４（図３参照）は、上記したインバータ回路１２と同様のＣＭＯＳ構造を有している。ただし、このインバータ回路１０、１１、１３および１４では、ｎチャネルトランジスタとｐチャネルトランジスタとのゲート幅が等しくなるように構成されている。具体的には、インバータ回路１０、１１、１３および１４の各々におけるｎチャネルトランジスタとｐチャネルトランジスタとのゲート幅の比Ｗｎ／Ｗｐは、それぞれ、１５μｍ／１５μｍ、２０μｍ／２０μｍ、１８０μｍ／１８０μｍおよび５４０μｍ／５４０μｍに設定されている。
【００４２】
また、バッファ７の遅延回路７ｂのインバータ回路１６、１７、１９および２０は、図４に示すように、上記した遅延回路７ａのインバータ回路１０、１１、１３および１４と同様の構成を有している。その一方、遅延回路７ｂでは、インバータ回路１８にｎチャネルトランジスタ２１が接続されている。なお、このｎチャネルトランジスタ２１は、本発明の「第１トランジスタ」の一例である。また、ｎチャネルトランジスタ２１が接続されたインバータ回路１８は、図６に示すように、ｐチャネルトランジスタ１８ａおよびｎチャネルトランジスタ１８ｂからなるＣＭＯＳ構造を有している。なお、このｐチャネルトランジスタ１８ａは、本発明の「第２トランジスタ」の一例であり、ｎチャネルトランジスタ１８ｂは、本発明の「第３トランジスタ」の一例である。また、ｎチャネルトランジスタ１８ｂは、ｐチャネルトランジスタ１８ａのゲート幅よりも大きなゲート幅を有しており、ｎチャネルトランジスタ１８ｂとｐチャネルトランジスタ１８ａとのゲート幅の比Ｗｎ／Ｗｐは、６０μｍ／３０μｍに設定されている。また、ｎチャネルトランジスタ１８ｂは、ｐチャネルトランジスタ１８ａのゲート長以下の大きさのゲート長を有している。これにより、インバータ回路１８の論理しきい値電圧は低下されている。
【００４３】
また、ｎチャネルトランジスタ２１のゲートは、インバータ回路１８の入力側に接続されているとともに、ソースおよびドレインは、共に、インバータ回路１８の出力側に接続されている。これにより、ｎチャネルトランジスタ２１は、インバータ回路１８の入力信号がＨレベルで出力信号がＬレベルのときにオン状態になるとともに、インバータ回路１８の入力信号がＬレベルで出力信号がＨレベルのときにオフ状態になるように構成されている。また、ｎチャネルトランジスタ２１は、インバータ回路１８の入力信号がＨレベルからインバータ回路１８の論理しきい値電圧に対応する電位に達した時のインバータ回路１８の出力側と入力側との電位差に相当するしきい値電圧Ｖｔｈを有している。
【００４４】
なお、インバータ回路１２（図５参照）を構成するｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１２ｂと、インバータ回路１２に接続されるｐチャネルトランジスタ１５と、インバータ回路１８（図６参照）を構成するｐチャネルトランジスタ１８ａおよびｎチャネルトランジスタ１８ｂと、インバータ回路１８に接続されるｎチャネルトランジスタ２１とは、それぞれ、単一のガラス基板上に形成されるポリシリコンＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）によって形成されている。なお、このガラス基板は、本発明の「絶縁基板」の一例であり、ポリシリコンＴＦＴは、本発明の「多結晶薄膜トランジスタ」の一例である。
【００４５】
また、図２に示すように、遅延回路７ａの出力は、スイッチトランジスタＰＴ１のゲートに接続されるとともに、遅延回路７ｂの出力は、スイッチトランジスタＮＴ１のゲートに接続されている。また、スイッチトランジスタＰＴ１のソースとスイッチトランジスタＮＴ１のドレインとは、それぞれ、ビデオ信号線Ｖｉｄｅｏに接続されている。また、スイッチトランジスタＰＴ１のドレインとスイッチトランジスタＮＴ１のソースとは、映像表示部５２の画素５３（図１参照）に繋がるドレイン線に接続されている。
【００４６】
また、２段目のシフトレジスタ回路２に繋がるインバータ回路５、バッファ８、ｐ型のスイッチトランジスタＰＴ２およびｎ型のスイッチトランジスタＮＴ２と、３段目のシフトレジスタ回路３に繋がるインバータ回路６、バッファ９、ｐ型のスイッチトランジスタＰＴ３およびｎ型のスイッチトランジスタＮＴ３とは、それぞれ、上記した１段目のシフトレジスタ回路１に繋がるインバータ回路４、バッファ７、ｐ型のスイッチトランジスタＰＴ１およびｎ型のスイッチトランジスタＮＴ１と同様に構成されている。また、２段目および３段目のバッファ８および９の各々を構成するスイッチトランジスタＰＴ２用の遅延回路８ａおよびスイッチトランジスタＰＴ３用の遅延回路９ａは、それぞれ、上記した１段目のバッファ７のスイッチトランジスタＰＴ１用の遅延回路７ａと同様に構成されている。また、スイッチトランジスタＮＴ２用の遅延回路８ｂおよびスイッチトランジスタＮＴ３用の遅延回路９ｂは、それぞれ、上記した１段目のバッファ７のスイッチトランジスタＮＴ１用の遅延回路７ｂと同様に構成されている。また、４段目以降のシフトレジスタ回路に繋がる回路の構成は、上記した１〜３段目のシフトレジスタ回路１〜３に繋がる回路の構成と同様である。
【００４７】
図７は、本発明の一実施形態による遅延回路を含む表示装置の動作を説明するための電圧波形図であり、図８および図９は、本発明の一実施形態による遅延回路の動作を説明するための電圧波形図である。次に、図１〜図９を参照して、本実施形態による遅延回路およびそれを含む表示装置の動作について説明する。
【００４８】
まず、初期状態では、図７に示すように、１〜３段目のシフトレジスタ回路１〜３の各々の出力信号ＳＲ１〜ＳＲ３は全てＬレベルになっている。これにより、１〜３段目のバッファ７〜９の遅延回路７ａ〜９ａからスイッチトランジスタＰＴ１〜ＰＴ３の各々のゲートに入力される信号ＶＰＴ１〜ＶＰＴ３は、全てＨレベルに保持されている。一方、１〜３段目のバッファ７〜９の遅延回路７ｂ〜９ｂからスイッチトランジスタＮＴ１〜ＮＴ３の各々のゲートに入力される信号ＶＮＴ１〜ＶＮＴ３は、全てＬレベルに保持されている。これにより、１〜３段目のスイッチトランジスタＰＴ１〜ＰＴ３およびＮＴ１〜ＮＴ３は、全てオフ状態に保持されている。
【００４９】
次に、１段目のシフトレジスタ回路１の出力信号ＳＲ１がＬレベルからＨレベルに上昇する。これにより、図３に示したバッファ７のスイッチトランジスタＰＴ１用の遅延回路７ａでは、図８に示すように、インバータ回路１２に入力される入力信号Ｖｉｎが、ＬレベルからＨレベルに上昇される。この際、本実施形態では、インバータ回路１２の論理しきい値電圧が上昇されていることにより、入力信号ＶｉｎがＬレベルから論理しきい値電圧に対応する電位に達するまでの時間が増大される。また、入力信号ＶｉｎがＬレベルからインバータ回路１２の論理しきい値電圧に対応する電位に達するまでの期間、ｐチャネルトランジスタ１５はオン状態に保持される。これにより、ｐチャネルトランジスタ１５は、その期間キャパシタとして機能するので、インバータ回路１２の入力信号ＶｉｎがＬレベルから論理しきい値電圧に対応する電位に達するまでの時間がさらに増大される。このため、インバータ回路１２の出力信号ＶｏｕｔがＨレベルからＬレベルに低下し始めるタイミングが遅延量Ｔ１だけ遅延される。これにより、インバータ回路１２では、Ｌレベルの出力信号Ｖｏｕｔが遅延量Ｔ１だけ遅延して出力される。なお、インバータ回路１２に接続されるｐチャネルトランジスタ１５は、入力信号Ｖｉｎがインバータ回路１２の論理しきい値電圧に対応する電位に達した時のインバータ回路１２の出力側と入力側との電位差に相当するしきい値電圧Ｖｔｈを有している。これにより、入力信号Ｖｉｎがインバータ回路１２の論理しきい値電圧に対応する電位に達するとｐチャネルトランジスタ１５はオフ状態になるので、ｐチャネルトランジスタ１５は実質的にキャパシタとして機能しなくなる。
【００５０】
そして、Ｌレベルの出力信号Ｖｏｕｔは、インバータ回路１２から２段のインバータ回路１３および１４（図３参照）を介して、スイッチトランジスタＰＴ１のゲートに入力される。これにより、図７に示すように、スイッチトランジスタＰＴ１のゲートに入力される信号ＶＰＴ１は、ＨレベルからＬレベルに低下する。そして、この信号ＶＰＴ１がＬレベルに低下するタイミングは、出力信号ＳＲ１がＨレベルに上昇するタイミングに対して遅延量Ｔ３だけ遅延される。なお、この遅延量Ｔ３は、インバータ回路１０、１１、１３および１４の各々による遅延量と、インバータ回路１２およびｐチャネルトランジスタ１５による遅延量Ｔ１とを合計した分の遅延量となる。そして、信号ＶＰＴ１がＬレベルに低下することにより、スイッチトランジスタＰＴ１はオン状態になる。
【００５１】
一方、図４に示したバッファ７のスイッチトランジスタＮＴ１用の遅延回路７ｂでは、１段目のシフトレジスタ回路１の出力信号ＳＲ１がＬレベルからＨレベルに上昇する際に、インバータ回路４、１６および１７を介してインバータ回路１８に入力される入力信号Ｖｉｎは、ＨレベルからＬレベルに低下される。この際、本実施形態では、図９に示すように、インバータ回路１８の論理しきい値電圧が低下されていることにより、入力信号ＶｉｎがＨレベルから論理しきい値電圧に対応する電位に達するまでの時間が増大される。また、入力信号ＶｉｎがＨレベルからインバータ回路１８の論理しきい値電圧に対応する電位に達するまでの期間、ｎチャネルトランジスタ２１はオン状態に保持される。これにより、ｎチャネルトランジスタ２１は、その期間キャパシタとして機能するので、インバータ回路１８の入力信号ＶｉｎがＨレベルから論理しきい値電圧に対応する電位に達するまでの時間がさらに増大される。このため、インバータ回路１８の出力信号ＶｏｕｔがＬレベルからＨレベルに上昇し始めるタイミングが遅延量Ｔ１だけ遅延される。これにより、インバータ回路１８では、Ｈレベルの出力信号Ｖｏｕｔが遅延量Ｔ１だけ遅延して出力される。なお、インバータ回路１８に接続されるｎチャネルトランジスタ２１は、入力信号Ｖｉｎがインバータ回路１８の論理しきい値電圧に対応する電位に達した時のインバータ回路１８の出力側と入力側との電位差に相当するしきい値電圧Ｖｔｈを有している。これにより、入力信号Ｖｉｎがインバータ回路１８の論理しきい値電圧に対応する電位に達すると、ｎチャネルトランジスタ２１はオフ状態になるので、ｎチャネルトランジスタ２１は実質的にキャパシタとして機能しなくなる。
【００５２】
そして、Ｈレベルの出力信号Ｖｏｕｔは、インバータ回路１８から２段のインバータ回路１９および２０（図４参照）を介して、スイッチトランジスタＮＴ１のゲートに入力される。これにより、図７に示すように、スイッチトランジスタＮＴ１のゲートに入力される信号ＶＮＴ１は、ＬレベルからＨレベルに上昇する。そして、この信号ＶＮＴ１がＨレベルに上昇するタイミングは、出力信号ＳＲ１がＨレベルに上昇するタイミングに対して遅延量Ｔ３だけ遅延される。なお、この遅延量Ｔ３は、インバータ回路１６、１７、１９および２０の各々による遅延量と、インバータ回路１８およびｎチャネルトランジスタ２１による遅延量Ｔ１とを合計した分の遅延量となる。そして、信号ＶＮＴ１がＨレベルに上昇することにより、スイッチトランジスタＮＴ１はオン状態になる。上記のように、スイッチトランジスタＰＴ１およびＮＴ１が共にオン状態になることにより、ビデオ信号線ＶｉｄｅｏからスイッチトランジスタＰＴ１およびＮＴ１を介して映像信号がドレイン線に供給される。そして、ドレイン線に供給された映像信号は、ドレイン線から映像表示部５２の画素５３（図１参照）に供給される。
【００５３】
次に、１段目のシフトレジスタ回路１の出力信号ＳＲ１が２段目のシフトレジスタ回路２に入力されることにより、タイミングのシフトしたＨレベルの出力信号ＳＲ２が２段目のシフトレジスタ回路２から出力される。これにより、上記した１段目のシフトレジスタ回路１に繋がる回路と同様の動作によって、図７に示すように、スイッチトランジスタＰＴ２のゲートに入力される信号ＶＰＴ２はＨレベルからＬレベルに低下されるとともに、スイッチトランジスタＮＴ２のゲートに入力される信号ＶＮＴ２はＬレベルからＨレベルに上昇される。このとき、信号ＶＰＴ２およびＶＮＴ２の各々がＬレベルおよびＨレベルに変化するタイミングは、２段目のシフトレジスタ回路２の出力信号ＳＲ２がＬレベルからＨレベルに上昇するタイミングに対して遅延量Ｔ３だけ遅延される。そして、信号ＶＰＴ２およびＶＮＴ２の各々がＬレベルおよびＨレベルに変化することにより、スイッチトランジスタＰＴ２およびＮＴ２は共にオン状態になる。これにより、ビデオ信号線ＶｉｄｅｏからスイッチトランジスタＰＴ２およびＮＴ２を介して映像信号がドレイン線に供給される。そして、ドレイン線に供給された映像信号は、ドレイン線から映像表示部５２の画素５３（図１参照）に供給される。
【００５４】
次に、２段目のシフトレジスタ回路２の出力信号ＳＲ２が３段目のシフトレジスタ回路３に入力されることにより、出力信号ＳＲ２に対してタイミングのシフトしたＨレベルの出力信号ＳＲ３が３段目のシフトレジスタ回路３から出力される。そして、上記した２段目のシフトレジスタ回路２に繋がる回路と同様の動作により、スイッチトランジスタＰＴ３およびＮＴ３の各々のゲートに入力される信号ＶＰＴ３およびＶＮＴ３は、それぞれ、遅延量Ｔ３だけ遅延してＬレベルおよびＨレベルに変化される。そして、信号ＶＰＴ３およびＶＮＴ３がそれぞれＬレベルおよびＨレベルに変化することにより、スイッチトランジスタＰＴ３およびＮＴ３は共にオン状態になる。これにより、ビデオ信号線ＶｉｄｅｏからスイッチトランジスタＰＴ３およびＮＴ３を介して映像信号がドレイン線に供給される。そして、ドレイン線に供給された映像信号は、ドレイン線から映像表示部５２の画素５３（図１参照）に供給される。
【００５５】
一方、３段目のシフトレジスタ回路３の出力信号ＳＲ３がＬレベルからＨレベルに上昇するのと同時に、１段目のシフトレジスタ回路１の出力信号ＳＲ１は、ＨレベルからＬレベルに低下する。これにより、１段目のバッファ７の遅延回路７ａにおいて、インバータ回路１２の入力信号Ｖｉｎは、図８に示すように、ＨレベルからＬレベルに低下される。この際、本実施形態では、インバータ回路１２の論理しきい値電圧が上昇されているので、入力信号ＶｉｎがＨレベルからインバータ回路１２の論理しきい値電圧に対応する電位に達するまでの時間が低減される。
【００５６】
また、入力信号ＶｉｎがＨレベルからインバータ回路１２の論理しきい値電圧に対応する電位に達するまでの期間、ｐチャネルトランジスタ１５はオフ状態に保持されているので、ｐチャネルトランジスタ１５はキャパシタとして機能しない。これにより、入力信号ＶｉｎがＨレベルからインバータ回路１２の論理しきい値電圧に対応する電位に達するまでの時間は増大されない。このため、インバータ回路１２の出力信号ＶｏｕｔがＬレベルからＨレベルに上昇し始めるタイミングは、遅延量Ｔ１よりも小さい遅延量Ｔ２だけ遅延される。そして、スイッチトランジスタＰＴ１のゲートに入力される信号ＶＰＴ１がＬレベルからＨレベルに上昇するタイミングは、出力信号ＳＲ１がＬレベルに低下するタイミングに対して遅延量Ｔ４だけ遅延される。この遅延量Ｔ４は、遅延回路７ａのインバータ回路１０、１１、１３および１４の各々による遅延量と、インバータ回路１２およびｐチャネルトランジスタ１５による遅延量Ｔ２とを合計した遅延量となる。したがって、この遅延量Ｔ４は、シフトレジスタ回路１の出力信号ＳＲ１がＬレベルからＨレベルに上昇する際の信号ＶＰＴ１の遅延量Ｔ３よりも小さくなる。そして、信号ＶＰＴ１がＬレベルからＨレベルに上昇することにより、スイッチトランジスタＰＴ１はオフ状態になる。
【００５７】
一方、１段目のバッファ７の遅延回路７ｂにおいて、インバータ回路１８の入力信号Ｖｉｎは、図９に示すように、ＬレベルからＨレベルに上昇される。この際、本実施形態では、インバータ回路１８の論理しきい値電圧が低下されているので、入力信号ＶｉｎがＬレベルからインバータ回路１８の論理しきい値電圧に対応する電位に達するまでの時間が低減される。また、入力信号ＶｉｎがＬレベルからインバータ回路１８の論理しきい値電圧に対応する電位に達するまでの期間において、ｎチャネルトランジスタ２１はオフ状態に保持されているので、ｎチャネルトランジスタ２１は実質的にキャパシタとして機能しない。これにより、入力信号ＶｉｎがＬレベルからインバータ回路１８の論理しきい値電圧に対応する電位に達するまでの時間は増大されない。このため、インバータ回路１８の出力信号ＶｏｕｔがＨレベルからＬレベルに低下し始めるタイミングは、遅延量Ｔ１よりも小さい遅延量Ｔ２だけ遅延される。そして、スイッチトランジスタＮＴ１のゲートに入力される信号ＶＮＴ１がＨレベルからＬレベルに低下するタイミングは、出力信号ＳＲ１がＬレベルに低下するタイミングに対して遅延量Ｔ４だけ遅延される。この遅延量Ｔ４は、遅延回路７ｂのインバータ回路１６、１７、１９および２０の各々による遅延量と、インバータ回路１８およびｎチャネルトランジスタ２１による遅延量Ｔ２とを合計した遅延量となる。したがって、この遅延量Ｔ４は、シフトレジスタ回路１の出力信号ＳＲ１がＬレベルからＨレベルに上昇する際の信号ＶＮＴ１の遅延量Ｔ３よりも小さくなる。そして、信号ＶＮＴ１がＨレベルからＬレベルに低下することにより、スイッチトランジスタＮＴ１は、オフ状態になる。
【００５８】
上記したように、１段目のスイッチトランジスタＰＴ１およびＮＴ１が共にオフ状態になる際の遅延量Ｔ４は、遅延量Ｔ３よりも小さくなる。これにより、１段目のスイッチトランジスタＰＴ１およびＮＴ１が共にオフ状態になるタイミングが、３段目のスイッチトランジスタＰＴ３およびＮＴ３が共にオン状態になるタイミングと重なるのが抑制される。このため、１段目のスイッチトランジスタＰＴ１およびＮＴ１がオフ状態になる以前に３段目のスイッチトランジスタＰＴ３およびＮＴ３がオン状態になることに起因してノイズが発生するのが抑制される。
【００５９】
そして、４段目以降の回路においても、上記した１〜３段目の回路と同様、２段前のスイッチトランジスタがオフ状態になるタイミングと重ならないように各段のスイッチトランジスタが順次オン状態になる。これにより、ノイズを発生することなく、ビデオ信号線Ｖｉｄｅｏから映像信号が各段のスイッチトランジスタを介して順次ドレイン線に供給される。
【００６０】
図１０および図１１には、それぞれ、遅延回路７ａおよび７ｂの各々を用いて行った遅延量のシミュレーション結果を示している。次に、図３、図４、図１０および図１１を参照して、遅延回路７ａおよび７ｂによる遅延量のシミュレーション結果について説明する。
【００６１】
遅延回路７ａでは、図１０に示すように、インバータ回路１２の入力信号Ｖ（２）（図３参照）の電位がＬレベルからＨレベルに上昇する際の出力信号Ｖ（３）（図３参照）の遅延量Ｔ１は、インバータ回路１２の入力信号Ｖ（２）の電位がＨレベルからＬレベルに低下する際の出力信号Ｖ（３）の遅延量Ｔ２よりも大きいことがわかる。これにより、遅延回路７ａでは、インバータ回路１２の入力信号がＬレベルからＨレベルに上昇する際のＬレベルの出力信号の遅延量を、入力信号がＨレベルからＬレベルに低下する際のＨレベルの出力信号の遅延量よりも大きくすることが可能であることが判明した。また、図１０では、インバータ回路１２の１段前のインバータ回路１１の入力信号Ｖ（１）（図３参照）に対するインバータ回路１２の１段後のインバータ回路１３の出力信号Ｖ（４）（図３参照）の遅延量は、インバータ回路１２の入力信号Ｖ（２）に対する出力信号Ｖ（３）の遅延量よりも大きいことがわかる。また、インバータ回路１１の入力信号Ｖ（１）がＨレベルからＬレベルに低下する際のインバータ回路１３のＨレベルの出力信号Ｖ（４）の遅延量は、入力信号Ｖ（１）がＬレベルからＨレベルに上昇する際のＬレベルの出力信号Ｖ（４）の遅延量よりも大きいこともわかる。
【００６２】
一方、遅延回路７ｂでは、図１１に示すように、インバータ回路１８の入力信号Ｖ（６）（図４参照）の電位がＨレベルからＬレベルに低下する際の出力信号Ｖ（７）（図４参照）の遅延量Ｔ１は、インバータ回路１８の入力信号Ｖ（６）の電位がＬレベルからＨレベルに上昇する際の出力信号Ｖ（７）の遅延量Ｔ２よりも大きいことがわかる。これにより、遅延回路７ｂでは、インバータ回路１８の入力信号がＨレベルからＬレベルに低下する際のＨレベルの出力信号の遅延量を、入力信号がＬレベルからＨレベルに上昇する際のＬレベルの出力信号の遅延量よりも大きくすることが可能であることが判明した。また、図１１では、インバータ回路１８の１段前のインバータ回路１７の入力信号Ｖ（５）（図４参照）に対するインバータ回路１８の１段後のインバータ回路１９の出力信号Ｖ（８）（図４参照）の遅延量は、インバータ回路１８の入力信号Ｖ（６）に対する出力信号Ｖ（７）の遅延量よりも大きいことがわかる。また、インバータ回路１７の入力信号Ｖ（５）がＬレベルからＨレベルに上昇する際のインバータ回路１９のＬレベルの出力信号Ｖ（８）の遅延量は、入力信号Ｖ（５）がＨレベルからＬレベルに低下する際のＨレベルの出力信号Ｖ（８）の遅延量よりも大きいこともわかる。
【００６３】
本実施形態では、上記のように、インバータ回路１２の入力信号がＬレベルからＨレベルに上昇する際に、Ｌレベルから論理しきい値電圧に対応する電位に達するまでの期間オンすることによりキャパシタとして機能するｐチャネルトランジスタ１５をインバータ回路１２に接続することによって、キャパシタとして機能するｐチャネルトランジスタ１５の作用により、インバータ回路１２の入力信号がＬレベルからインバータ回路１２の論理しきい値電圧に対応する電位に達するまでの時間を増大させることができる。また、インバータ回路１８の入力信号がＨレベルからＬレベルに低下する際に、Ｈレベルから論理しきい値電圧に対応する電位に達するまでの期間オンすることによりキャパシタとして機能するｎチャネルトランジスタ２１をインバータ回路１８に接続することによって、キャパシタとして機能するｎチャネルトランジスタ２１の作用により、インバータ回路１８の入力信号がＨレベルからインバータ回路１８の論理しきい値電圧に対応する電位に達するまでの時間を増大させることができる。上記のように、従来の遅延回路１０７ａおよび１０７ｂ（図１３および図１４参照）と異なり、インバータ回路を構成するトランジスタのゲート幅の比を極端に大きくすることなく、インバータ回路の入力信号がＬレベルからＨレベルまたはＨレベルからＬレベルに変化する際に、インバータ回路の出力信号の遅延量を増大させることができる。これにより、インバータ回路を構成するトランジスタのゲート幅を極端に小さくすることなく、インバータ回路の入力信号がＬレベルからＨレベルまたはＨレベルからＬレベルに変化する際の出力信号の遅延量を増大させることができるので、遅延回路を形成する際の歩留りが低下するのを抑制することができる。その結果、遅延回路を含む表示装置を形成する際の歩留まりが低下するのを抑制することができる。
【００６４】
また、本実施形態では、ｐチャネルトランジスタ１５をインバータ回路１２の入力信号がＨレベルからＬレベルに低下する際に、Ｈレベルからインバータ回路１２の論理しきい値電圧に対応する電位に達するまでの期間オフすることにより実質的にキャパシタとして機能しないように構成することによって、インバータ回路１２の入力信号がＨレベルからＬレベルに低下する際に、出力信号の遅延量が増大するのを抑制することができる。これにより、インバータ回路１２の入力信号がＨレベルからＬレベルに低下する際の遅延回路７ａの出力信号の遅延量Ｔ４を、インバータ回路１２の入力信号がＬレベルからＨレベルに上昇する際の遅延量Ｔ３よりも小さくすることができる。また、ｎチャネルトランジスタ２１をインバータ回路１８の入力信号がＬレベルからＨレベルに上昇する際に、Ｌレベルからインバータ回路１８の論理しきい値電圧に対応する電位に達するまでの期間オフすることにより実質的にキャパシタとして機能しないように構成することによって、インバータ回路１８の入力信号がＬレベルからＨレベルに上昇する際に、出力信号の遅延量が増大するのを抑制することができる。これにより、インバータ回路１２の入力信号がＨレベルからＬレベルに低下する際の遅延回路７ａの出力信号の遅延量Ｔ４を、インバータ回路１２の入力信号がＬレベルからＨレベルに上昇する際の遅延量Ｔ３よりも小さくすることができるとともに、インバータ回路１８の入力信号がＬレベルからＨレベルに上昇する際の遅延回路７ｂの出力信号の遅延量Ｔ４を、インバータ回路１８の入力信号がＨレベルからＬレベルに低下する際の遅延量Ｔ３よりも小さくすることができる。
【００６５】
また、本実施形態では、ｐチャネルトランジスタ１２ａ、ｎチャネルトランジスタ１２ｂおよびｐチャネルトランジスタ１５を、それぞれ、単一のガラス基板上に形成されるポリシリコンＴＦＴによって形成することによって、ポリシリコンＴＦＴの製造プロセスのばらつきに起因してｐチャネルトランジスタ１２ａ、ｎチャネルトランジスタ１２ｂおよびｐチャネルトランジスタ１５のしきい値電圧が上昇した場合に、ｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１２ｂからなるインバータ回路１２の論理しきい値電圧が上昇することに起因してインバータ回路１２の出力信号の遅延量が増大される一方、キャパシタとして機能するｐチャネルトランジスタ１５のしきい値電圧が上昇することに起因してｐチャネルトランジスタ１５による出力信号の遅延量は低減される。これにより、出力信号の遅延量が増大されるのを緩和することができる。また、ポリシリコンＴＦＴの製造プロセスのばらつきに起因してｐチャネルトランジスタ１２ａ、ｎチャネルトランジスタ１２ｂおよびｐチャネルトランジスタ１５のしきい値電圧が低下した場合に、ｐチャネルトランジスタ１２ａおよびｎチャネルトランジスタ１２ｂからなるインバータ回路１２の論理しきい値電圧が低下することに起因してインバータ回路１２の出力信号の遅延量が低減される一方、キャパシタとして機能するｐチャネルトランジスタ１５のしきい値電圧が低下することに起因してｐチャネルトランジスタ１５による出力信号の遅延量は増大される。これにより、出力信号の遅延量が低減されるのを緩和することができる。
【００６６】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００６７】
たとえば、上記実施形態では、本発明による遅延回路を表示装置に適用した例について説明したが、本発明はこれに限らず、所定の信号波形の立ち上がる際の遅延量と、立ち下がる際の遅延量とを互いに異ならせる必要がある装置であれば他の装置にも本発明による遅延回路を適用することができる。
【００６８】
また、上記実施形態では、遅延回路を構成する５つのインバータ回路のうちの１つのインバータ回路に対して本発明によるキャパシタとして機能するトランジスタを接続した例について示したが、本発明はこれに限らず、５つのインバータ回路のうち複数のインバータ回路に対して本発明によるキャパシタとして機能するトランジスタを接続するようにしてもよい。この場合、隣接する複数のインバータ回路の各々に対して本発明によるトランジスタを接続する場合には、キャパシタとして機能するｐチャネルトランジスタとｎチャネルトランジスタとを交互に接続する必要がある。
【００６９】
また、上記実施形態では、シフトレジスタ回路の出力信号を２つに分割して、一方の出力信号を直接、一方の遅延回路に入力するとともに、もう一方の出力信号をインバータ回路を介して反転させて、他方の遅延回路に入力するようにしたが、本発明はこれに限らず、シフトレジスタ回路において、１つの出力信号と、それを反転させたもう１つの出力信号とを生成した後、それらを２つの遅延回路の各々に個別に入力するようにしてもよい。
【００７０】
また、上記実施形態では、バッファにｐ型のスイッチトランジスタ用およびｎ型のスイッチトランジスタ用の２つの遅延回路を設けた場合に本発明を適用した例について示したが、本発明はこれに限らず、バッファにｐ型またはｎ型のスイッチトランジスタ用の単一の遅延回路を設けた場合に本発明を適用してもよい。
【００７１】
また、上記実施形態では、ｐ型の第１トランジスタが並列に接続されるインバータ回路のｎ型の第３トランジスタのゲート幅をｐ型の第２トランジスタのゲート幅よりも小さく形成するとともに、ｎ型の第３トランジスタのゲート長をｐ型の第２トランジスタのゲート長以上の大きさに形成したが、本発明はこれに限らず、ｎ型の第３トランジスタのゲート幅をｐ型の第２トランジスタのゲート幅と実質的に同じに形成するとともに、ｎ型の第３トランジスタのゲート長をｐ型の第２トランジスタのゲート長よりも大きく形成してもよい。
【００７２】
また、上記実施形態では、ｎ型の第１トランジスタが並列に接続されるインバータ回路のｎ型の第３トランジスタのゲート幅をｐ型の第２トランジスタのゲート幅よりも大きく形成するとともに、ｎ型の第３トランジスタのゲート長をｐ型の第２トランジスタのゲート長以下の大きさに形成したが、本発明はこれに限らず、ｎ型の第３トランジスタのゲート幅をｐ型の第２トランジスタのゲート幅と実質的に同じに形成するとともに、ｎ型の第３トランジスタのゲート長をｐ型の第２トランジスタのゲート長よりも小さく形成してもよい。
【図面の簡単な説明】
【００７３】
【図１】本発明の一実施形態による遅延回路を含む表示装置の全体構成を示した回路図である。
【図２】図１に示した本発明の一実施形態による表示装置の水平スイッチおよびＨドライバ部分の構成を示した回路図である。
【図３】図１に示した本発明の一実施形態による表示装置に含まれる遅延回路の構成を示した回路図である。
【図４】図１に示した本発明の一実施形態による表示装置に含まれる遅延回路の構成を示した回路図である。
【図５】図３に示した本発明の一実施形態による遅延回路のＡ部分の構成を示した回路図である。
【図６】図４に示した本発明の一実施形態による遅延回路のＢ部分の構成を示した回路図である。
【図７】本発明の一実施形態による遅延回路を含む表示装置の動作を説明するための電圧波形図である。
【図８】本発明の一実施形態による遅延回路の動作を説明するための電圧波形図である。
【図９】本発明の一実施形態による遅延回路の動作を説明するための電圧波形図である。
【図１０】図３に示した本発明の一実施形態による遅延回路を用いて行った遅延量のシミュレーション結果を示した電圧波形図である。
【図１１】図４に示した本発明の一実施形態による遅延回路を用いて行った遅延量のシミュレーション結果を示した電圧波形図である。
【図１２】従来の遅延回路を含む表示装置の構成を説明するための回路図である。
【図１３】従来の表示装置に含まれる遅延回路の構成を示した回路図である。
【図１４】従来の表示装置に含まれる遅延回路の構成を示した回路図である。
【図１５】従来の遅延回路を含む表示装置の動作を説明するための電圧波形図である。
【符号の説明】
【００７４】
１、２、３  シフトレジスタ回路
７、８、９  バッファ
７ａ、８ａ、９ａ  遅延回路（第１遅延回路）
７ｂ、８ｂ、９ｂ  遅延回路（第２遅延回路）
１２  インバータ回路（第１インバータ回路）
１２ａ、１８ａ  ｐチャネルトランジスタ（第２トランジスタ）
１２ｂ、１８ｂ  ｎチャネルトランジスタ（第３トランジスタ）
１５  ｐチャネルトランジスタ（第１トランジスタ）
１８  インバータ回路（第２インバータ回路）
２１  ｎチャネルトランジスタ（第１トランジスタ）
ＰＴ１、ＰＴ２、ＰＴ３  スイッチトランジスタ（第１スイッチトランジスタ）
ＮＴ１、ＮＴ２、ＮＴ３  スイッチトランジスタ（第２スイッチトランジスタ）
【図１】
2005191635.tif 000003
【図２】
2005191635.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005191635.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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