(57)【要約】【課題】ＬＯＰ用途のトランジスタなど、ゲート長が短く、浅接合の必要なトランジスタにおいて、拡散層の浅接合化と、活性化を同時に実現する。【解決手段】半導体装置の製造方法において、まず、基板に、ゲート絶縁膜と、ゲート電極とを形成する。次に、ゲート電極をマスクとして、基板表面を非晶質化するため、ＧｅイオンあるいはＳｉイオン等を注入する。その後、ゲート電極をマスクとして、基板の非晶質化した部分に、拡散層を形成するためのＢイオン等の不純物を注入する。更に、この拡散層に、可視光を短時間照射する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板に、ゲート絶縁膜と、ゲート電極とを形成するゲート形成工程と、
前記ゲート電極をマスクとして、前記基板に、前記基板表面を非晶質化するためのイオンを注入し、非晶質層を形成する非晶質化工程と、
前記ゲート電極をマスクとして、前記基板に、拡散層を形成するための不純物を注入する不純物注入工程と、
可視光を短時間照射する可視光照射工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記不純物注入工程は、Ｂイオンまたは、ＢＦ２を用いて行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記不純物注入工程の後、
前記ゲート絶縁膜及びゲート電極側壁に、サイドウォールを形成するサイドウォール形成工程と、
前記ゲート電極及び前記サイドウォールをマスクとして、前記拡散層の一部を高濃度化するための不純物を注入する高濃度化工程と、
を備えることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記サイドウォール形成工程の後、前記高濃度化工程の前に、前記基板表面を非晶質化するためのイオンを注入する第２の非晶質化工程を備えることを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
基板を、第１の活性領域と、第２の活性領域とに分離する分離領域を形成する分離工程と、
前記第１の活性領域と、前記第２の活性領域とに、それぞれ、ゲート絶縁膜及びゲート電極を形成するゲート形成工程と、
前記第１の活性領域を覆う第１のマスクを形成する第１マスク形成工程と、
前記第１のマスク及び前記ゲート電極をマスクとして、前記基板に、ｎ型の拡散層を形成するためのｎ型の不純物を注入するｎ型不純物注入工程と、
前記第１のマスクを除去する第１マスク除去工程と、
前記第２の活性領域を覆う第２のマスクを形成する第２マスク形成工程と、
前記第２のマスク及びゲート電極をマスクとして、前記基板に、前記基板表面を非晶質化するためのイオンを注入し、非晶質層を形成する非晶質化工程と、
前記第２のマスク及びゲート電極をマスクとして、前記基板に、ｐ型の拡散層を形成するためのｐ型の不純物を注入するｐ型不純物注入工程と、
可視光線を短時間照射する可視光線照射工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
前記ｐ型不純物注入工程の後に、
前記第２のマスクを除去する第２マスク除去工程と、
前記ゲート絶縁膜及び前記ゲート電極に、サイドウォールを形成するサイドウォール形成工程と、
前記第１の活性領域を覆う第３のマスクを形成する第３マスク形成工程と、
前記第３のマスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、前記ｎ型拡散層を高濃度化するためのｎ型の不純物を注入するｎ型高濃度化工程と、
前記第３のマスクを除去する第３マスク除去工程と、
前記第２の活性領域を覆う第４のマスクを形成する工程と、
前記第４のマスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、前記ｐ型拡散層を高濃度化するためのｐ型の不純物を注入するｐ型高濃度化工程と、
を含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記ｐ型高濃度化工程の前に、
前記第４のマスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、前記基板の表面を非晶質化するためのイオンを注入する第２の非晶質化工程を含むことを特徴とする請求項６に記載の半導体装置の製造方法。
【請求項８】
基板を、ＬＯＰ用の半導体を形成するためのＬＯＰ用領域と、ＬＳＴＰ用の半導体を形成するためのＬＳＴＰ用領域とに分離する分離領域を形成する分離工程と、
前記ＬＯＰ用領域と、前記ＬＳＴＰ用領域とに、それぞれ、ゲート絶縁膜及びゲート電極を形成するゲート形成工程と、
前記ＬＯＰ用領域を覆う第１のマスクを形成する第１マスク形成工程と、
前記第１のマスク及び前記ゲート電極をマスクとして、前記基板に、ＬＳＴＰ用拡散層を形成するための不純物を注入するＬＳＴＰ用不純物注入工程と、
前記第１のマスクを除去する第１マスク除去工程と、
前記ＬＳＴＰ用領域を覆う第２のマスクを形成する第２マスク形成工程と、
前記第２のマスク及び前記ゲート電極をマスクとして、前記基板に、前記基板表面を非晶質化するためのイオンを注入し、非晶質層を形成する非晶質化工程と、
前記第２のマスク及び前記ゲート電極をマスクとして、前記基板に、ＬＯＰ用拡散層を形成するための不純物を注入するＬＯＰ用不純物注入工程と、
可視光を短時間照射する可視光照射工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記ＬＳＴＰ用不純物注入工程の後、少なくとも前記非晶質化工程の前に、１０００℃以上の熱処理を行う高温加熱工程を備えることを特徴とする請求項８に記載の半導体装置の製造方法。
【請求項１０】
前記ＬＳＴＰ用不純物注入工程又は前記ＬＯＰ用不純物注入工程は、Ｂイオン又はＢＦ２を用いて行うことを特徴とする請求項８または９に記載の半導体装置の製造方法。
【請求項１１】
前記ＬＳＴＰ用不純物注入工程の後、
前記第２マスクを除去する第２マスク除去工程と、
前記ゲート電極及び前記ゲート絶縁膜の側壁に、サイドウォールを形成するサイドウォール形成工程と、
前記ゲート電極及び前記サイドウォールをマスクとして、前記ＬＯＰ用拡散層の一部、あるいは前記ＬＳＴＰ用拡散層の一部を高濃度化するための不純物注入する高濃度化工程と、
を備えることを特徴とする請求項８〜１０のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第２マスク除去工程の前に、前記ＬＯＰ用領域の前記基板表面を非晶質化するためのイオンを注入する第２の非晶質化工程を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
【請求項１３】
基板を、ＬＯＰ用の半導体を形成するためのＬＯＰ用第１の活性領域と、ＬＯＰ用第２の活性領域と、ＬＳＴＰ用の半導体を形成するためのＬＳＴＰ用第１の活性領域と、ＬＳＴＰ用第２の活性領域とに分離する分離領域を形成する分離工程と、
前記ＬＯＰ用第１、第２の活性領域と、ＬＳＴＰ用第１、第２の活性領域とに、それぞれ、ゲート絶縁膜及びゲート電極を形成するゲート形成工程と、
前記ＬＳＴＰ用第１の活性領域に拡散層を形成するＬＳＴＰ用第１拡散層形成工程と、
前記ＬＳＴＰ用第２の活性領域に拡散層を形成するＬＳＴＰ用第２拡散層形成工程と、
前記ＬＯＰ用第１の活性領域に拡散層を形成するＬＯＰ用第１拡散層形成工程と、
前記ＬＯＰ用第２の活性領域に拡散層を形成するＬＯＰ用第２拡散層形成工程と、
可視光を短時間照射する可視光照射工程と、
を備え、
前記ＬＳＴＰ用第１拡散層形成工程は、
前記ＬＳＴＰ用第１の活性領域において開口する第１のマスクを形成する第１マスク形成工程と、
前記第１のマスク及び前記ゲート電極とをマスクとして、前記基板にｐ型の不純物を形成するＬＳＴＰ用ｐ型不純物注入工程と、
前記第１のマスクを除去する第１マスク除去工程と、
を含み、
前記ＬＳＴＰ用第２拡散層形成工程は、
前記ＬＳＴＰ用第２の活性領域において開口する第２のマスクを形成する第２マスク形成工程と、
前記第２のマスク及び前記ゲート電極をマスクとして、ｎ型の不純物を注入するＬＳＴＰ用ｎ型不純物注入工程と、
前記第２のマスクを除去する第２マスク除去工程と、
を含み、
前記ＬＯＰ用第１拡散層形成工程は、
前記ＬＯＰ用第２の活性領域において開口する第３のマスクを形成する第３マスク形成工程と、
前記第３のマスク及び前記ゲート電極とをマスクとして、前記基板表面を非晶質化するためのイオンを注入し、非晶質層を形成する非晶質化工程と、
前記第３のマスクと、前記ゲート電極とをマスクとして、前記基板にｐ型の不純物を注入するＬＯＰ用ｐ型不純物注入工程と、
前記第３のマスクを除去する第３マスク除去工程と、
を含み、
前記ＬＯＰ用第２拡散層形成工程は、
前記ＬＯＰ用第２の活性領域において開口する第４のマスクを形成する第４マスク形成工程と、
前記第４のマスク及び前記ゲート電極をマスクとして、ｎ型の不純物を注入するＬＯＰ用ｎ型不純物注入工程と、
前記第４のマスクを除去する第４マスク除去工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項１４】
前記ＬＯＰ用第１拡散層形成工程は、前記ＬＯＰ用第２拡散層形成工程の後に行うことを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
少なくとも前記ＬＯＰ第１拡散層形成工程の前に、１０００℃以上の熱処理を行う高温加熱工程を備えることを特徴とする請求項１３または１４に記載の半導体装置の製造方法。
【請求項１６】
前記第可視光照射工程の前に、
前記ゲート電極及び前記ゲート絶縁膜の側壁に、サイドウォールを形成するサイドウォール形成工程と、
前記ＬＳＴＰ用、ＬＯＰ用第１の活性領域において開口する第５のマスクを形成する第５マスク形成工程と、
前記第５マスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、前記基板に、ｐ型の不純物を注入するｐ型高濃度化工程と、
前記第５のマスクを除去する第５マスク除去工程と、
前記ＬＯＰ用、ＬＳＴＰ用第２の活性領域において開口する第６のマスクを形成する第６マスク形成工程と、
前記第６マスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、ｎ型の不純物を注入するｎ型高濃度化工程と、
前記第６のマスクを除去する第６マスク除去工程と、
を備えることを特徴とする請求項１３から１５のいずれかに記載の半導体装置の製造方法。
【請求項１７】
前記第可視光照射工程の前に、
前記ゲート電極及び前記ゲート絶縁膜の側壁に、サイドウォールを形成するサイドウォール形成工程と、
前記ＬＳＴＰ用第１の活性領域において開口する第７のマスクを形成する第７マスク形成工程と、
前記第７マスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、前記基板に、ｐ型の不純物を注入するＬＳＴＰ用ｐ型高濃度化工程と、
前記第７のマスクを除去する第７マスク除去工程と、
前記ＬＯＰ用第１の活性領域において開口する第８のマスクを形成する第８マスク形成工程と、
前記第８マスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、前記基板に、前記基板表面を非晶質化するためのイオンを注入する第２の非晶質化工程と、
前記第８マスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、前記基板に、ｐ型の不純物を注入するＬＯＰ用ｐ型高濃度化工程と、
前記第８のマスクを除去する第８マスク除去工程と、
前記ＬＯＰ用、ＬＳＴＰ用第２の活性領域において開口する第９のマスクを形成する第９マスク形成工程と、
前記第９マスクと、前記ゲート電極と、前記サイドウォールとをマスクとして、ｎ型の不純物を注入するｎ型高濃度化工程と、
前記第９のマスクを除去する第９マスク除去工程と、
を備えることを特徴とする請求項１３から１５のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記ゲート絶縁膜は、ＳｉＯ２膜又は高誘電率膜を含むことを特徴とする請求項１から１７のいずれかに記載の半導体装置の製造方法。
【請求項１９】
前記ゲート電極は、ＴｉＮ、あるいは、ＳｉＧｅと、Ｓｉとを含む積層膜であることを特徴とする請求項１から１８のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記非晶質化工程は、Ｇｅイオン又はＳｉイオンを用いて行うことを特徴とする請求項１から１９のいずれかに記載の半導体装置の製造方法。
【請求項２１】
前記可視光照射工程の前に、５００℃〜７００℃の熱処理を行うアニール工程を含むことを特徴とする請求項１から２０のいずれかに記載の半導体装置の製造方法。
【請求項２２】
前記可視光照射工程において、可視光の照射は、１ｍｓｅｃ以下の短時間であることを特徴とする請求項１から２１のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置の製造方法に関する。更に、具体的には、拡散層を備える半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体装置の微細化、高集積化に伴い、１の半導体装置内に、複数のトランジスタを形成する必要が生じている。しかし、単にトランジスタの数を増加させただけでは、消費電力が増加してしまう。このため、個々のトランジスタに印加する電圧を低下させる必要がある。また、印加電圧を低くしても、スイッチング速度が低下しないようにするため、個々のトランジスタのゲート長の縮小が必要となる。
【０００３】
しかし、ゲート長の短いトランジスタでは、しきい電圧のロールオフ現象が著しい。このため、ロールオフ現象に対する対策として、ソース・ドレイン・エクステンションの浅接合化が進められている。例えば、６５ｎｍ技術ノードのＣＭＯＳトランジスタでは、ゲート長が、３２ｎｍ、ソース・ドレイン・エクステンションの接合深さが１０〜１７ｎｍという目標値がＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；国際半導体技術ロードマップ）により示されている。
【０００４】
このような極浅接合の形成方法としては、一般に、ｐＭＯＳにおいて、ＳＰＥ（固相エピタキシャル；Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）によるものが提案されている。ｎＭＯＳにおいては、拡散層に注入されたＡｓは、６００℃程度の低温で活性化することができる。しかし、ｐＭＯＳの拡散層に注入されるＢは、この程度の温度では活性化されない。そこで、低温での拡散層の浅接合を実現するため、特に、ｐＭＯＳにおいては、ＳＰＥによる浅接合が用いられる。このＳＰＥによる極浅接合は、以下のような方法により実現される。
【０００５】
まず、素子分離領域、ＷＥＬＬ等の形成された基板に、ゲート絶縁膜、ゲート電極を形成する。その後、ゲート電極と、ゲート絶縁膜とをマスクとして、ＧｅイオンまたはＳｉイオンを注入し、基板表面に非晶質層を形成する。その後、Ｂイオン等を注入して、エクステンションを形成する。更に、サイドウォールを形成し、再び、Ｂイオン等の注入を行い、ソース・ドレインを形成する。その後、６００℃程度の熱処理を加えることにより、再結晶化させてＢを格子位置に配置させる。これにより、Ｂを活性化する。
【０００６】
この浅接合の形成方法においては、Ｂイオン注入前に、予めＧｅイオン等を注入して非晶質層を形成している。これにより、Ｂイオンを注入するときの注入エネルギーをある程度抑えて、Ｂイオンの飛程を小さくすることができ、また、エクステンション形成時の注入イオンによるチャネリングを防止することができる。
【０００７】
【発明が解決しようとする課題】
一方、Ｂイオン注入の際、基板は、ある程度ダメージを受ける。このダメージにより生じた欠陥が、リーク電流の発生の原因となってしまう。したがって、ダメージの回復が必要となる。ダメージ回復には、ある程度の高温以上のアニールによる再結晶化が必要となる。しかし、高温アニールを行うと、接合が延びて深くなり、浅い接合の実現ができなくなってしまう。従って、特に、極浅接合の必要な半導体装置においては、６００℃程度の低温アニール、短時間アニールを採用し、浅い接合の実現が優先される。
【０００８】
ここで、ＩＴＲＳの示すリーク電流の目標値としては、ゲート長が長く、浅接合の要求されないＬＳＴＰ（Ｌｏｗ  Ｓｔａｎｄ−ｂｙ  Ｐｏｗｅｒ；低保持電力）用途の半導体装置の場合、１ｐＡ／ｕｍである。一方、線接合が要求されるＬＯＰ（Ｌｏｗ  Ｏｐｅｒａｔｉｎｇ  Ｐｏｗｅｒ；低消費電力）用途の半導体装置の場合には、リーク電流の目標値は、７００ｐＡ／ｕｍとし、ある程度のリーク電流を許容している状況である。
【０００９】
また、現在、半導体装置の多機能化の要求に伴い、システムＬＳＩでは、例えば、メモリ部を、スタンドバイ電力の少ないＬＳＴＰ用途のトランジスタで構成し、周辺回路を、高速で消費電力の少ないＬＯＰ用途のトランジスタで構成するなど、ＬＯＰ用とのトランジスタと、ＬＳＴＰ用途のトランジスタを、同一チップ内に形成することが要求される場合がある。この場合、同一チップ内で、接合深さの異なる拡散層の形成が必要となる。即ち、一方では接合がある程度深く、リーク電流を抑えるため高温処理の必要なトランジスタを形成する必要があり、他方では、極浅接合実現のため、高温での熱処理を行うことができないトランジスタを形成する必要がある。
【００１０】
従って、この発明は、リーク電流を抑えつつ、極浅接合を実現することができる改良した半導体装置の製造方法を提供するものである。
【００１１】
また、この発明は、リーク電流を抑えつつ、同一チップ内に、異なる深さの接合を実現することができる改良した半導体装置の製造方法を提供するものである。
【００１２】
【課題を解決するための手段】
従って、この発明における半導体装置の製造方法は、基板に、ゲート絶縁膜と、ゲート電極とを形成するゲート形成工程と、
前記ゲート電極をマスクとして、前記基板に、前記基板表面を非晶質化するためのイオンを注入し、非晶質層を形成する非晶質化工程と、
前記ゲート電極をマスクとして、前記基板に、拡散層を形成するための不純物を注入する不純物注入工程と、
可視光を短時間照射する可視光照射工程と、
を備えるものである。
【００１３】
あるいはまた、この発明における半導体装置の製造方法は、基板を、第１の活性領域と、第２の活性領域とに分離する分離領域を形成する分離工程と、
前記第１の活性領域と、前記第２の活性領域とに、それぞれ、ゲート絶縁膜及びゲート電極を形成するゲート形成工程と、
前記第１の活性領域を覆う第１のマスクを形成する第１マスク形成工程と、
前記第１のマスク及び前記ゲート電極をマスクとして、前記基板に、ｎ型の拡散層を形成するためのｎ型の不純物を注入するｎ型不純物注入工程と、
前記第１のマスクを除去する第１マスク除去工程と、
前記第２の活性領域を覆う第２のマスクを形成する第２マスク形成工程と、
前記第２のマスク及びゲート電極をマスクとして、前記基板に、前記基板表面を非晶質化するためのイオンを注入し、非晶質層を形成する非晶質化工程と、
前記第２のマスク及びゲート電極をマスクとして、前記基板に、ｐ型の拡散層を形成するためのｐ型の不純物を注入するｐ型不純物注入工程と、
可視光線を短時間照射する可視光線照射工程と、
を備えるものである。
【００１４】
あるいはまた、この発明における半導体装置の製造方法は、基板を、ＬＯＰ用の半導体を形成するためのＬＯＰ用領域と、ＬＳＴＰ用の半導体を形成するためのＬＳＴＰ用領域とに分離する分離領域を形成する分離工程と、
前記ＬＯＰ用領域と、前記ＬＳＴＰ用領域とに、それぞれ、ゲート絶縁膜及びゲート電極を形成するゲート形成工程と、
前記ＬＯＰ用領域を覆う第１のマスクを形成する第１マスク形成工程と、
前記第１のマスク及び前記ゲート電極をマスクとして、前記基板に、ＬＳＴＰ用拡散層を形成するための不純物を注入するＬＳＴＰ用不純物注入工程と、
前記第１のマスクを除去する第１マスク除去工程と、
前記ＬＳＴＰ用領域を覆う第２のマスクを形成する第２マスク形成工程と、
前記第２のマスク及び前記ゲート電極をマスクとして、前記基板に、前記基板表面を非晶質化するためのイオンを注入し、非晶質層を形成する非晶質化工程と、
前記第２のマスク及び前記ゲート電極をマスクとして、前記基板に、ＬＯＰ用拡散層を形成するための不純物を注入するＬＯＰ用不純物注入工程と、
可視光を短時間照射する可視光照射工程と、
を備えるものである。
【００１５】
あるいはまた、この発明における半導体装置の製造方法は、基板を、ＬＯＰ用の半導体を形成するためのＬＯＰ用第１の活性領域と、ＬＯＰ用第２の活性領域と、ＬＳＴＰ用の半導体を形成するためのＬＳＴＰ用第１の活性領域と、ＬＳＴＰ用第２の活性領域とに分離する分離領域を形成する分離工程と、
前記ＬＯＰ用第１、第２の活性領域と、ＬＳＴＰ用第１、第２の活性領域とに、それぞれ、ゲート絶縁膜及びゲート電極を形成するゲート形成工程と、
前記ＬＳＴＰ用第１の活性領域に拡散層を形成するＬＳＴＰ用第１拡散層形成工程と、
前記ＬＳＴＰ用第２の活性領域に拡散層を形成するＬＳＴＰ用第２拡散層形成工程と、
前記ＬＯＰ用第１の活性領域に拡散層を形成するＬＯＰ用第１拡散層形成工程と、
前記ＬＯＰ用第２の活性領域に拡散層を形成するＬＯＰ用第２拡散層形成工程と、
可視光を短時間照射する可視光照射工程と、
を備え、
前記ＬＳＴＰ用第１拡散層形成工程は、
前記ＬＳＴＰ用第１の活性領域において開口する第１のマスクを形成する第１マスク形成工程と、
前記第１のマスク及び前記ゲート電極とをマスクとして、前記基板にｐ型の不純物を形成するＬＳＴＰ用ｐ型不純物注入工程と、
前記第１のマスクを除去する第１マスク除去工程と、
を含み、
前記ＬＳＴＰ用第２拡散層形成工程は、
前記ＬＳＴＰ用第２の活性領域において開口する第２のマスクを形成する第２マスク形成工程と、
前記第２のマスク及び前記ゲート電極をマスクとして、ｎ型の不純物を注入するＬＳＴＰ用ｎ型不純物注入工程と、
前記第２のマスクを除去する第２マスク除去工程と、
を含み、
前記ＬＯＰ用第１拡散層形成工程は、
前記ＬＯＰ用第２の活性領域において開口する第３のマスクを形成する第３マスク形成工程と、
前記第３のマスク及び前記ゲート電極とをマスクとして、前記基板表面を非晶質化するためのイオンを注入し、非晶質層を形成する非晶質化工程と、
前記第３のマスクと、前記ゲート電極とをマスクとして、前記基板にｐ型の不純物を注入するＬＯＰ用ｐ型不純物注入工程と、
前記第３のマスクを除去する第３マスク除去工程と、
を含み、
前記ＬＯＰ用第２拡散層形成工程は、
前記ＬＯＰ用第２の活性領域において開口する第４のマスクを形成する第４マスク形成工程と、
前記第４のマスク及び前記ゲート電極をマスクとして、ｎ型の不純物を注入するＬＯＰ用ｎ型不純物注入工程と、
前記第４のマスクを除去する第４マスク除去工程と、
を備えるものである。
【００１６】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１７】
実施の形態１．
図１は、この発明における半導体装置１００を説明するための断面模式図である。
半導体装置１００は、ＬＯＰ（Ｌｏｗ  Ｏｐｅｒａｔｉｎｇ  Ｐｏｗｅｒ；低消費電力）用途のｐチャネルＭＯＳＦＥＴである。
【００１８】
図１に示すように、半導体装置１００において、Ｓｉ基板２には、素子分離領域（ＳＴＩ；Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）４が形成され、ＳＴＩ４に区画された領域には、ｎＷＥＬＬ及びパンチスルーストッパ６が形成され、更に、その両側に対称に、ポケット層８が形成されている。
【００１９】
また、ポケット層８の外側の、Ｓｉ基板２表面付近にアモルファス領域１０が形成されている。また、アモルファス領域１０の上方には、Ｂイオン等のｐ型不純物が注入されたエクステンション１２が形成されている。エクステンション１２は、接合深さが１０ｎｍ〜１５ｎｍ程度と比較的浅く、また、比較的不純物濃度の低い低濃度不純物拡散層である。
【００２０】
また、エクステンション１２の両側には、ソース・ドレイン１４が形成されている。ソース・ドレイン１４は、エクステンション１２に比して、接合深さが６０ｎｍ〜８０ｎｍ程度と深く、また、比較的不純物濃度の高い高濃度不純物拡散層である。また、Ｓｉ基板２表面のソース・ドレイン１４上には、ＮｉＳｉ膜１６が形成されている。
【００２１】
Ｓｉ基板２上の、ソース・ドレイン１４間のチャネル部分には、ゲート絶縁膜であるＳｉＯ２膜２０が形成されている。また、ＳｉＯ２膜２０上には、ＳｉＧｅ膜２２と、ＳｉＧｅ膜２２上のＳｉ膜２４と、Ｓｉ膜２４上のＮｉＳｉ膜２６とからなるゲート電極が形成されている。ここで、ＳｉＯ２膜（ゲート絶縁膜）２０の幅と、ゲート電極（ＳｉＧｅ膜２２／Ｓｉ膜２４／ＮｉＳｉ膜２６）の幅、即ち、ゲート長は、約３５ｎｍ程度である。
【００２２】
ＳｉＯ２膜（ゲート絶縁膜）２０と、ゲート電極（ＳｉＧｅ膜２２／Ｓｉ膜２４／ＮｉＳｉ膜２６）との両側面には、酸化膜２８と、スペーサ３０が形成されている。更に、各スペーサ３０の外側には、サイドウォール３２が形成されている。サイドウォール３２は、スペーサ３０の側面とＳｉ基板２の表面とに接して形成されたＳｉＯ２膜３４と、ＳｉＯ２膜に接するように形成されたＳｉＮ膜３６と、ＳｉＮ膜３６に接するように形成されたＳｉＯ２膜３８とにより構成されている。
【００２３】
また、ＳｉＯ２膜（ゲート絶縁膜）２０と、ゲート電極（ＳｉＧｅ膜２２／Ｓｉ膜２４／ＮｉＳｉ膜２６）と、サイドウォール３２等とを埋め込むようにして、Ｓｉ基板２上には、層間絶縁膜として、ＳｉＮ膜４２と、ＳｉＯ２膜４４とが形成されている。ＳｉＮ膜４２と、ＳｉＯ２膜４４とには、ＳｉＯ２膜４４の表面から、Ｓｉ基板２表面のＮｉＳｉ膜１６の表面にまで、ＳｉＮ膜４２と、ＳｉＯ２膜４４とを貫通するコンタクトプラグ４６が形成されている。これにより、ＮｉＳｉ膜１６と、コンタクトプラグ４６とが接続されている。
【００２４】
また、ＳｉＯ２膜４４表面、かつ、コンタクトプラグ４６上には、層間絶縁膜４８が形成されている。また層間絶縁膜４８には、コンタクトプラグ４６表面まで貫通する配線５０が形成され、コンタクトプラグ４６と、配線５０とが接続されている。
【００２５】
図２は、この発明の実施の形態における半導体装置１００の製造方法を説明するためのフロー図である。また、図３〜図１６は、半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図１〜図１７を用いて、この発明の実施の形態における半導体装置の製造方法について説明する。
【００２６】
まず、図３に示すように、Ｓｉ基板２上に、ＳＴＩ４、ｎＷＥＬＬ、パンチスルーストッパ６の形成を行う（ステップＳ１０２）。ＳＴＩ４は、Ｓｉ基板２に、比較的浅い溝を形成した後、この溝に、ＳｉＯ２を埋め込むことにより形成される。その後、ＳＴＩ４で分離された領域に、Ｐ等のｎ型不純物を注入し、ｎＷＥＬＬを形成する。その後、更に、Ａｓイオン等のｐ型不純物を注入し、パンチスルーストッパ６を形成する。
【００２７】
次に、Ｓｉ基板２上に、ＳｉＯ２膜２０を形成する（ステップＳ１０４）。ＳｉＯ２膜２０は、後のエッチングによりゲート絶縁膜となる材料膜である。ここでは、ＳｉＯ２膜２０は、Ｓｉ基板２を酸化することにより形成する。
【００２８】
次に、ＳｉＯ２膜２０上に、ＳｉＧｅ膜２２及びＳｉ膜２４を形成する（ステップＳ１０６）。ＳｉＧｅ膜２２／Ｓｉ膜２４は、その後の加工により、ゲート電極となる材料膜である。ＳｉＧｅ膜２２及びＳｉ膜２４は、共に、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００２９】
次に、ＳｉＧｅ膜２２及びＳｉ膜２４を、ゲート電極用にパターニングする（ステップＳ１０８）。ここでは、まず、Ｓｉ膜２４上に、レジストを塗布した後、露光、現像処理を施すことにより、レジストマスク５２を形成する。その後、レジストマスク５２をマスクとして、ＳｉＧｅ膜２２と、Ｓｉ膜２４とをエッチングする。これにより、ＳｉＧｅ膜２２及びＳｉ膜２４が、ゲート電極の幅（６０ｎｍ）にパターニングされる。その後、レジストマスク５２を除去する。ＳｉＯ２膜２０の表面に露出している部分は、パターニングの後のウェットエッチングにより除去される。
【００３０】
次に、図４に示すように、ＳｉＧｅ膜２２／Ｓｉ膜２４と、Ｓｉ基板２との表面に露出している部分を酸化する（ステップＳ１１０）。これにより。ＳｉＧｅ膜２２／Ｓｉ膜２４と、Ｓｉ基板２との露出する部分が酸化膜２８により覆われ、ゲート電極パターニングの際のダメージが回復される。
【００３１】
次に、図５に示すように、スペーサ３０を形成する（ステップＳ１１２）。ここでは、ＳｉＮ膜を形成した後、エッチバックにより、Ｓｉ基板上のＳｉＮ膜を除去する。
【００３２】
次に、Ａｓイオンの注入を行う（ステップＳ１１４）。ここでは、ＳｉＧｅ膜２２／Ｓｉ膜２４と、酸化膜２８と、スペーサ３０とをマスクとして、７０ｋｅＶ程度の注入エネルギーで、ドーズ量２×１０１３ｃｍ−２程度のＡｓイオンを注入する。これにより、図６に示すように、ポケット層８が形成される。
【００３３】
次に、Ｇｅイオンの注入を行う（ステップＳ１１６）。ここでは、ＳｉＧｅ膜２２／Ｓｉ膜２４と、酸化膜２８と、スペーサ３０とをマスクとして、１０ｋｅＶ程度の注入エネルギーで、ドーズ量１×１０１５ｃｍ−２程度のＧｅイオンを注入する。これにより、図７に示すように、非晶質化されたアモルファス領域１０が形成される。
【００３４】
次に、Ｂイオンの注入を行う（ステップＳ１１８）。ここでは、ＳｉＧｅ膜２２／Ｓｉ膜２４と、酸化膜２８と、スペーサ３０とをマスクとして、Ｂイオンを注入する。また、注入エネルギーは、２００〜４００ｅＶの極低加速で、ドーズ量は、１×１０１５／ｃｍ−２程度である。これにより、図８に示すように、アモルファス領域１０よりも浅い領域に、Ｂイオンが注入され、接合深さ１０ｎｍ〜１５ｎｍ程度の浅いエクステンション１２が形成される。
【００３５】
次に、図９に示すように、ＳｉＯ２膜３４／ＳｉＮ膜３６／ＳｉＯ２膜３８を形成する（ステップＳ１２０）。ここで、ＳｉＯ２膜３４／ＳｉＮ膜３６／ＳｉＯ２膜３８は、それぞれ、ＣＶＤ法により形成し、各膜の膜厚は、それぞれ、１５ｎｍ、２５ｎｍ、２５ｎｍ程度とする。また、この際、各膜の成膜温度は、６００℃程度とする。
【００３６】
次に、図１０に示すように、ＳｉＯ２膜３８と、ＳｉＮ膜３６とをエッチングする（ステップＳ１２２）。ここでは、異方性エッチングを用いる。その後、図１１に示すように、ＳｉＯ２膜の表面に露出する部分を除去する（ステップＳ１２４）。これにより、サイドウォール３２が形成される。
【００３７】
次に、ＢＦ２イオンの注入を行う（ステップＳ１２６）。ここでは、ＳｉＧｅ膜２２／Ｓｉ膜２４と、酸化膜２８と、スペーサ３０と、サイドウォール３２をマスクとして、ＢＦ２イオンを注入する。このとき、注入エネルギーは、２０ｋｅＶ程度で、ドーズ量は、３×１０１５ｃｍ−２程度とする。これにより、図１２に示すように、Ｓｉ基板２の、ＳｉＧｅ膜２２／Ｓｉ膜２４と、サイドウォール３２等とに覆われていない部分において、比較的深い領域にまでＢイオンが注入され、接合深さが６０ｎｍ〜８０ｎｍ程度の深い、かつ、高濃度の不純物拡散層であるソース・ドレイン１４が形成される。なお、ここで、ＢＦ２イオンを用いることにより、ソース・ドレイン１４部分が、同時にアモルファス化される。
【００３８】
次に、活性化のための熱処理を行う（ステップＳ１２８）。ここでは、６００℃以下の温度で、２分程度の短時間のアニールを行う。
【００３９】
次に、図１３に示すように、可視光を照射する（ステップＳ１３０）。ここで、可視光の照射時間は、拡散層の延びを避けるため、１ｍｓｅｃ以内の極短時間とする。これにより、エクステンション１２、ソース・ドレイン１４に注入されたＢイオンを活性化することができる。
【００４０】
次に、図１４に示すように、ＮｉＳｉ膜１６、２６を形成する（ステップＳ１３２）。ここでは、まず、表面全体に、スパッタリング法により、Ｎｉ膜を形成する。その後、ランプアニールにより低温の熱処理を加え、ＳｉとＮｉとを反応させてシリサイド化を行う。その後、未反応で残ったＮｉを除去する。これにより、自己整合的にＮｉＳｉ膜１６、２６が形成される。
【００４１】
その後、図１５に示すように、層間絶縁膜として、ＳｉＮ膜４２／ＳｉＯ２膜４４を形成する（ステップＳ１３４）。ここでは、ＳｉＮ膜４２と、ＳｉＯ２膜４４共にＣＶＤ法により形成する。ここで、ＳｉＮ膜４２は、コンタクトのエッチングストッパとして機能する。
【００４２】
次に、図１６に示すように、ＳｉＮ膜４２／ＳｉＯ２膜４４に、コンタクトプラグ４６を形成する（ステップＳ１３６）。ここで、コンタクトプラグ４６は、ＳｉＮ膜４２／ＳｉＯ２膜４４に、ＮｉＳｉ膜１６の表面が露出するようにコンタクトホールを形成し、このコンタクトホールにＷを埋め込んだ後、ＳｉＯ２膜４４表面が露出するまで平坦化を行うことにより形成する。
【００４３】
次に、層間絶縁膜４８を形成する（ステップＳ１３８）。その後、層間絶縁膜に、配線５０を形成する（ステップＳ１４０）。
これにより、図１に示すように、半導体装置１００を得ることができる。
【００４４】
以上説明したように、実施の形態１においては、拡散層（エクステンション１２、ソース・ドレイン１４）を形成する領域に、まずＧｅイオンを注入してアモルファス化した後、Ｂイオンを注入する。したがって、チャネリングを防止しつつ、低い注入エネルギーで浅接合を実現することができる。また、ソース・ドレイン１４形成後に、可視光を用いて、極短時間のランプアニールによる熱処理を行う。これにより、高温・長時間の熱処理による拡散層の接合の延びを抑えることができ、バラツキを抑えて浅接合を実現することができる。また、同時に、極短時間の熱処理によっても、Ｂイオン注入によってＳｉ基板が受けたダメージを回復することができると共に、Ｂイオンの活性化を実現することができる。従って、デバイス特性の良好な半導体装置を得ることができる。
【００４５】
なお、実施の形態１においては、ｐＭＯＳＦＥＴを形成する場合について説明した。これは、ＳＰＥ（Ｓｏｌｉｄ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ；固相エピタキシャル）は、ｐＭＯＳ形成において用いるＢの増速拡散を防止することができるため、ｐＭＯＳ形成において、最も効果的な手段であるためである。しかし、この発明は、ｐＭＯＳＦＥＴに限るものではなく、ｎＭＯＳＦＥＴや、他の半導体に用いるものであっても良い。また、この場合には、注入する不純物は適宜選択すればよい。
【００４６】
また、この発明において、半導体装置１００の構造や、各膜の形成材料、形成方法、注入イオンは、この実施の形態１において説明したものに限るものではない。各膜の形成材料は、それぞれの機能を発揮できる材料を選択すればよく、形成方法は、選択した材料に応じて適切なものを用いればよい。
【００４７】
特に、例えば、実施の形態１では、ゲート電極の両側に形成する酸化膜２８や、スペーサ３０が形成されているものについて説明した。これは、酸化膜２８を形成することにより、ゲート電極加工の際のダメージを回復できるためであり、また、スペーサ３０により、エクステンション１２、ソース・ドレイン１４と、ゲート電極とのオーバーラップ長を低減させ、閾値電圧のバラツキを低減することができるためである。しかし、この発明においては、必ずしも、酸化膜２８や、スペーサ３０が形成されているものでなくてもよい。また、実施の形態１においては、また、サイドウォール３２は、三層構造のものについて説明した。しかし、この発明は、サイドウォールが三層であるものに限らず、例えば、一層のものでもよい。また、サイドウォール３２を有しないものであってもよい。
【００４８】
また、実施の形態１においては、比較的浅接合のエクステンション１２と、比較的深い接合のソース・ドレイン１４からなる拡散層を形成する場合について説明した。しかし、この発明は、拡散層が異なる深さ、濃度の２種の拡散層からなるものに限るものではなく、例えば、深さ、濃度が一様の拡散層により形成されているものであってもよい。
【００４９】
また、例えば、実施の形態１では、ポケット層８形成のためにＡｓイオンを用いたが、この発明においては、Ｐイオン等他のイオンを用いるものであってもよい。また、ポケット層８が形成されていないものであってもよい。また、アモルファス領域形成のためにＧｅイオンを用いたが、Ｓｉイオンなどを用いるものであってもよい。更に、エクステンション１２形成のためにＢイオンを用いたが、ここでもＢＦ２イオンを用いるものであってもよい。
【００５０】
また、実施の形態１では、ソース・ドレイン１４形成のために、ＢＦ２イオンを用いる場合について説明した。これは、ＢＦ２イオンを用いることにより、Ｂイオンを注入すると共に、ソース・ドレイン１４を、アモルファス化することができるためである。しかし、この発明は、ＢＦ２イオンを用いる場合に限るものではない。例えば、エクステンション１２形成の場合と同様に、まずＧｅイオンを１×１０１５ｃｍ−２程度注入した後、Ｂイオンを３×１０１５ｃｍ−２程度注入してもよい。更に、ソース・ドレイン１４形成のためには、このようなアモルファス化を行わないものであってもよい。
【００５１】
実施の形態２．
図１７は、この発明の実施の形態２における半導体装置２００を説明するための断面模式図である。
半導体装置２００は、実施の形態１において説明した半導体装置１００と同様に、ＬＯＰ用のｐチャネルＭＯＳＦＥＴである。
【００５２】
図１７に示すように、半導体装置２００は、半導体装置１００と類似するものである。しかし、半導体装置２００においては、ゲート電極５４は、ＳｉＧｅ膜２２／Ｓｉ膜２４／ＮｉＳｉ膜２６の積層構造ではなく、ＴｉＮ膜により構成されたメタルゲートである。
【００５３】
図１８は、この発明の実施の形態２における半導体装置２００の製造方法を説明するためのフロー図である。また、図１９、図２０は、半導体装置２００の各製造工程における状態を説明するための断面模式図である。
【００５４】
半導体装置２００の製造方法は、実施の形態１において説明した半導体装置１００の製造方法と類似する。しかし、上述したように、半導体装置２００においては、半導体装置１００と異なり、ゲート電極５４として、ＴｉＮからなるメタルゲートを用いている。従って、ゲート電極形成の工程が、実施の形態１において説明したゲート電極の形成工程（ステップＳ１０６〜Ｓ１０８）とは、多少異なっている。
以下、図１７〜図２０を用いて、この発明の実施の形態２における半導体装置２００の製造方法について具体的に説明する。
【００５５】
まず、実施の形態１のステップＳ１０２〜Ｓ１０４と同様に、Ｓｉ基板２に、ＳＴＩ４、ｎＷＥＬＬ、パンチスルーストッパ６を形成し（ステップＳ２０２）、更に、Ｓｉ基板２上に、ＳｉＯ２膜２０を形成する（ステップＳ２０４）。
【００５６】
次に、図１９に示すように、実施の形態１のＳｉＧｅ膜２２／Ｓｉ膜２４の形成（ステップＳ１０６）に代えて、ＴｉＮ膜５４を形成する。ＴｉＮ膜５４は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により形成する。
【００５７】
その後、ＴｉＮ膜５４をゲート電極用にパターニングする（ステップＳ２０８）ここでは、実施の形態１で説明したＳｉＧｅ膜２２／Ｓｉ膜２４のパターニング（ステップＳ１０８）と同様に、レジストマスク５２を形成し、これをマスクとして、エッチングを行えばよい。
【００５８】
その後、実施の形態１のステップＳ１１０〜Ｓ１３０と同様に、酸化膜２８、スペーサ３０の形成（ステップＳ２１０、Ｓ２１２）、イオン注入によるポケット層８、アモルファス領域１０、エクステンション１２の形成（ステップＳ２１４〜Ｓ２１８）、サイドウォール３２の形成（ステップＳ２２０〜Ｓ２２４）、ソース・ドレイン１４の形成（ステップＳ２２６）、熱処理（ステップＳ２２８）を行う。また、続けて、実施の形態１と同様に、可視光を１ｍｓｅｃ程度の短時間照射する（ステップＳ２３０）。
【００５９】
次に、図２０に示すように、ＮｉＳｉ膜１６を形成する（ステップＳ２３２）。ここでは、実施の形態１で説明したＮｉＳｉ膜１６、２６の形成（ステップＳ１３２）と同様に、まず、表面全体にＮｉ膜を形成した後、低温の熱処理を加え、ＳｉとＮｉとを反応させてシリサイド化を行う。その後、未反応で残ったＳｉを除去する。これにより、自己整合的にＮｉＳｉ膜１６が形成される。但し、半導体装置２００において、ゲート電極５４は、ＴｉＮ膜により構成されており、上面にＳｉ膜を形成していない。従って、ゲート電極５４の表面は、シリサイド化されず、ソース・ドレイン１４上のみにＮｉＳｉ膜１６が形成される。
【００６０】
その後、実施の形態１のステップＳ１３４〜Ｓ１４０と同様に、ＳｉＮ膜４２、ＳｉＯ２膜４４、コンタクトプラグ４６、層間絶縁膜４８、配線５０を形成する（ステップＳ２３４〜Ｓ２４０）。
以上のようにして、図１７に示すような半導体装置２００が形成される。
【００６１】
以上説明したように、実施の形態２においても、実施の形態１と同様に、拡散層（エクステンション１２、ソース・ドレイン１４）の接合の延びを抑えて浅接合を実現すると共に、拡散層に注入されたＢイオンを活性化することができる。これにより、浅接合においても、閾値電圧のバラツキや、リーク電流を抑えることができ、ゲート長が短いＬＯＰ用のトランジスタにおいても、良好なデバイス特性を得ることができる。
【００６２】
また、実施の形態２の半導体装置２００においては、ゲート電極５４として、ＴｉＮからなるメタルゲートを用いている。通常、メタルゲートを用いた場合、その後の熱処理により、ゲート絶縁膜と、メタルとの反応が問題となる。しかし、実施の形態２においては、可視光の短時間の照射を行うことにより、ゲート電極加工後の熱処理を低温に抑えることができる。従って、メタルと、ゲート絶縁膜との反応が防止され、メタルゲートを用いた場合にも、ゲート絶縁膜の耐圧不良を防止することができる。
【００６３】
なお、実施の形態２では、メタルゲートとして、ＴｉＮ膜５４を用いる場合について説明したが、この発明はＴｉＮに限るものではなく、例えば、Ｗ等、他の金属を用いたものであってもよい。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００６４】
実施の形態３．
図２１は、この発明の実施の形態３における半導体装置３００を説明するための断面模式図である。
半導体装置３００は、実施の形態１において説明した半導体装置１００と同様に、ＬＯＰ用のｐチャネルＭＯＳＦＥＴである。
【００６５】
図２１に示すように、半導体装置３００は、半導体装置１００と類似するものである。しかし、半導体装置１００において、ゲート絶縁膜２０がＳｉＯ２膜であるのに対して、半導体装置３００おけるゲート絶縁膜５６は、高誘電率膜であるＨｆＯ２膜により構成されている。
【００６６】
図２２は、この発明の実施の形態３における半導体装置３００の製造方法を説明するためのフロー図である。
半導体装置３００の製造方法は、実施の形態１において説明した半導体装置１００の製造方法と類似する。しかし、上述したように、半導体装置３００においては、半導体装置１００と異なり、ゲート絶縁膜５６として、ＨｆＯ２膜からなる高誘電率膜を用いる。従って、ゲート絶縁膜５６の形成工程が、実施の形態１において説明したゲート絶縁膜５６と、ゲート電極との形成工程（ステップＳ１０４〜Ｓ１０８）とは、多少異なっている。
【００６７】
具体的には、実施の形態１におけるＳｉＯ２膜２０の形成（ステップＳ１０４）に代えて、ＨｆＯ２膜を形成する（ステップＳ３０４）。ここでは、ＣＶＤ法を用いる。その後、実施の形態１のステップＳ１０６〜Ｓ１０８と同様に、ゲート電極用のＳｉＧｅ膜２２／Ｓｉ膜２４を形成し（ステップＳ３０６）、これをゲート電極に加工する（ステップＳ３０８）。ここで、ＨｆＯ２膜５６は、ＳｉＧｅ膜２２とＳｉ膜２４とのエッチングの際、同時にエッチングされる。
その他の部分の製造方法は、実施の形態１に説明したのと同様に行うことにより、図２１に示すような半導体装置３００が形成される。
【００６８】
以上説明したように、実施の形態３においても、実施の形態１と同様に、拡散層の接合の延びを抑えて、浅接合を実現すると共に、拡散層に注入したＢイオンを活性化することができる。従って、ゲート長が短い場合にも、閾値電圧のバラツキを抑えた、デバイス特性の良好な半導体装置を得ることができる。また、実施の形態３においては、ゲート絶縁膜として、ＨｆＯ２を用いた。通常、ＨｆＯ２等の金属酸化膜を用いる場合、その後の熱処理によるゲート絶縁膜の結晶化が問題となる。しかし、実施の形態３において説明した方法によれば、可視光の照射を用いることにより、ゲート絶縁膜５６形成後の熱処理を低温に抑えることができる。従って、ゲート絶縁膜５６の再結晶化を抑えることができ、結晶粒界でのリーク電流を防止することができる。これにより、デバイス特性の良好な半導体装置を得ることができる。
【００６９】
なお、実施の形態３では、ゲート絶縁膜５４として、ＨｆＯ２を用いる場合について説明した。しかし、この発明は、これに限るものではなく、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＳｉＯ４等、他の高誘電率膜を用いるものであってもよい。また、ゲート電極は、ＳｉＧｅ膜２２／Ｓｉ膜２４／ＮｉＳｉ膜２６の積層構造からなるものに限らず、例えば、実施の形態２において説明したＴｉＮ膜５２からなるメタルゲート等であってもよい。
その他の部分は実施の形態１または２と同様であるから説明を省略する。
【００７０】
なお、例えば、実施の形態１〜３のＳｉ基板２は、この発明の基板に該当し、アモルファス領域１０は、この発明の非晶質層に該当し、エクステンション１２及びソース・ドレイン１４は、この発明の拡散層に該当する。また、例えば、実施の形態１のステップＳ１０４〜Ｓ１０８、実施の形態２のＳ２０４〜Ｓ２０８、実施の形態３のＳ３０４〜Ｓ３０８を実行することにより、この発明のゲート形成工程が実行される。また、例えば、それぞれ、実施の形態１、２、３のステップＳ１１６、Ｓ２１６、Ｓ３１６を実行することにより、非晶質化工程が実行される。また、例えば、それぞれ、実施の形態１、２、３のステップＳ１１８、Ｓ２１８、Ｓ３１８を実行することにより不純物注入工程が実行される。また、例えば、実施の形態１、２、３のステップＳ１２０〜Ｓ１２４、ステップＳ２２０〜Ｓ２２４、Ｓ３２０〜Ｓ３２４を実行することにより、サイドウォール形成工程が実行され、ステップＳ１２６、Ｓ２２６、Ｓ３２６を実行することにより、高濃度化工程が実行される。また、例えば、実施の形態１、２、３のステップＳ１２８、Ｓ２２８、Ｓ３２８を実行することにより、アニール工程が実行され、ステップＳ１３０、Ｓ２３０、Ｓ３３０を実行することにより可視光照射工程が実行される。
【００７１】
実施の形態４．
図２３は、この発明の実施の形態４における半導体装置４００を説明するための図である。
半導体装置４００は、半導体装置１００と類似するものである。しかし、図２３に示すように、半導体装置１００は、ｐチャネルＭＯＳＦＥＴであるのに対して、半導体装置４００は、同一チップ内に、ｐＭＯＳ４００ａと、ｎＭＯＳ４００ｂとが形成されたＣＭＯＳＦＥＴである。
【００７２】
ｐＭＯＳ４００ａは、構造としては、実施の形態１において説明した半導体装置１００と同一のものである。また、ｎＭＯＳ４００ｂも、半導体装置１００と類似するものであり、Ｓｉ基板２には、ｐＭＯＳ４００ａと同様に、接合深さが浅く、低濃度のエクステンション１２ａと、接合深さが深く、高濃度のソース・ドレイン１４ａとが形成されている。しかし、ｎＭＯＳ４００ｂのエクステンション１２ｂとソース・ドレイン１４ｂとからなる拡散層には、Ｂ等のｐ型の不純物に代えて、ｎ型の不純物であるＡｓが注入されている。また、ｎＭＯＳ４００ｂには、アモルファス領域１０は形成されていない。
【００７３】
図２４は、この発明の実施の形態４における半導体装置４００の製造方法を説明するためのフロー図である。また、図２５〜図３２は、半導体装置４００の各製造工程における状態を説明するための断面模式図である。
【００７４】
半導体装置４００の製造方法は、実施の形態１において説明した半導体装置１００の製造方法と類似する。しかし、上述したように、半導体装置４００においては、半導体装置１００と異なり、ｐＭＯＳ４００ａと、ｎＭＯＳ４００ｂとが形成されたＣＭＯＳであるため、多少製造方法が異なる。
以下、図２３〜図３２を用いて、この発明の実施の形態４における半導体装置４００の製造方法について具体的に説明する。
【００７５】
まず、実施の形態１のステップＳ１０２と同様に、Ｓｉ基板２にＳＴＩ４、ＷＥＬＬ、パンチスルーストッパ６を形成する（ステップＳ４０２）。但し、ここでは、Ｓｉ基板２上を、ＳＴＩ４により、少なくともｐＭＯＳ領域（ａ）と、ｎＭＯＳ領域（ｂ）との２つの活性領域に分離する。また、ｐＭＯＳ領域（ａ）には、Ｐイオン等のｎ型のイオンを注入し、ｎＷＥＬＬを形成する。一方、ｎＭＯＳ領域（ｂ）には、Ｂイオン等のｐ型のイオンを注入し、ｐＷＥＬＬを形成する。更に、ｐＭＯＳ領域（ａ）には、Ａｓイオン等のｎ型のイオンを注入し、ｎＭＯＳ領域（ｂ）には、Ｉｎイオン等のｐ型のイオンを注入して、各領域（ａ）、（ｂ）に、パンチスルーストッパ６を形成する。
【００７６】
次に、図２５に示すように、実施の形態１のステップＳ１０４〜Ｓ１１２と同様に、Ｓｉ基板２に、ゲート絶縁膜（ＳｉＯ２膜）２０、ゲート電極（ＳｉＧｅ膜２２／Ｓｉ膜２４）、酸化膜２８、スペーサ３０を形成する（ステップＳ４０４〜Ｓ４１２）。但し、ここでは、ゲート電極等は、ｐＭＯＳ領域（ａ）と、ｎＭＯＳ領域（ｂ）のそれぞれに形成する。
【００７７】
次に、図２６に示すように、ｐＭＯＳ領域（ａ）を覆うレジストマスク６０を形成する（ステップＳ４１４）。その後、レジストマスク６０と、ｎＭＯＳ領域（ｂ）のゲート電極と酸化膜２８とスペーサ３０とをマスクとして、Ｂイオンを注入する（ステップＳ４１６）。これにより、ｎＭＯＳ領域（ｂ）のＳｉ基板２に、ポケット層８が形成される。
【００７８】
次に、レジストマスク６０と、ｎＭＯＳ領域（ａ）のゲート電極と酸化膜２８とスペーサ３０とをマスクとして、Ａｓイオンを注入する（ステップＳ４１８）。これにより、ｎ型の不純物が注入された浅いエクステンション１２ｂが形成される。ここでイオンの注入エネルギーは４ｋｅＶ程度とし、ドーズ量は、１×１０１５ｃｍ−２程度とする。その後、レジストマスク６０を除去する（ステップＳ４２０）。これにより、接合深さが２０ｎｍ程度の浅い拡散層が形成される。
【００７９】
次に、図２７に示すように、ｎＭＯＳ領域（ｂ）を覆うレジストマスク６２を形成する（ステップＳ４２２）。その後、実施の形態１のステップＳ１１４〜Ｓ１１８と同様に、Ａｓイオン、Ｇｅイオン、Ｂイオンの注入を行う（ステップＳ４２４〜Ｓ４２８）。ここでは、イオン注入の際のマスクとして、レジストマスク６２と、ｐＭＯＳ領域（ａ）のゲート電極と酸化膜２８とスペーサ３０とを用いる。これにより、実施の形態１と同様に、ｐＭＯＳ領域（ａ）側にも、ポケット層８、アモルファス領域１０、エクステンション１２ａが形成される。その後、レジストマスク６２を除去する（ステップＳ４３０）。
【００８０】
次に、図２８に示すように、実施の形態１のステップＳ１２０〜Ｓ１２４と同様に、ｐＭＯＳ領域（ａ）と、ｎＭＯＳ領域（ｂ）とに、形成された、ゲート電極のスペーサ３０の側面に、サイドウォール３２を形成する（ステップＳ４３２）。
【００８１】
次に、図２９に示すように、再び、ｐＭＯＳ領域（ａ）を覆うレジストマスク６４を形成する（ステップＳ４３４）。その後、Ａｓイオンを注入する（ステップＳ４３６）。ここでは、レジストマスク６４と、ゲート電極と、酸化膜２８と、スペーサ３０と、サイドウォール３２とがマスクとなる。また、この際、注入エネルギーは４０ｋｅＶ程度、ドーズ量は、５×１０１５ｃｍ−２程度である。これにより、ｎＭＯＳ領域（ｂ）に、接合深さが６０ｎｍ〜８０ｎｍ程度と深く、不純物濃度の高い拡散層であるソース・ドレイン１４ｂが形成される。その後、レジストマスク６４を除去する（ステップＳ４３８）。
【００８２】
次に、図３０に示すように、ｎＭＯＳ領域（ｂ）を覆うレジストマスク６６を形成する（ステップＳ４４０）。その後、ＢＦ２イオンを注入する（ステップＳ４４２）。ここでは、レジストマスク６６と、ゲート電極と、酸化膜２８と、スペーサと３０、サイドウォール３２とがマスクとなる。これにより、ｐＭＯＳ領域（ａ）に、接合深さが深く、不純物濃度の高い拡散層であるソース・ドレイン１４ａが形成される。その後、レジストマスク６６を除去する（ステップＳ４４６）。
【００８３】
次に、実施の形態１のステップＳ１２８〜Ｓ１３０と同様に、６００℃程度の低温アニールを行った後（ステップＳ４４８）、可視光を約１ｍｓｅｃ照射する（ステップＳ４５０）。これにより、再結晶化は促進し、Ｂイオン等を活性化することができるが、極短時間の加熱であるため、エクステンション１２ａ、１２ｂ、ソース・ドレイン１４ａ、１４ｂの接合が延びることは防止できる。
【００８４】
次に、図３１に示すように、実施の形態１のステップＳ１３２と同様に、ＮｉＳｉ膜１６、２６を形成する（ステップＳ４５２）。更に、実施の形態１のステップＳ１３４〜Ｓ１４０と同様に、ＳｉＮ膜４２、ＳｉＯ２膜４４、コンタクトプラグ４６、層間絶縁膜４８、配線５０を形成する。
以上のようにして、図２３に示すような半導体装置４００が形成される。
【００８５】
以上説明したように、実施の形態４のようにすれば、ｐＭＯＳ４００ａと、ｎＭＯＳ４００ｂとの両方を含むＣＭＯＳにおいても、浅接合を実現しつつ、同時にソース・ドレイン１４ａ、１４ｂ、エクステンション１２ａ、１２ｂの活性化を行うことができる。従って、ゲート長が短く、浅接合のＬＯＰ用ＣＭＯＳにおいても、閾値電圧のバラツキや、リーク電流を抑え、良好なデバイス特性を得ることができる。
【００８６】
なお、実施の形態４では、ゲート絶縁膜２０としてＳｉＯ２膜を用い、ゲート電極として、ＳｉＧｅ膜２２／Ｓｉ膜２４／ＮｉＳｉ膜２６の積層構造からなる電極を用いて説明した。しかし、この発明において、ゲート絶縁膜２０、ゲート電極は、これに限るものではない。例えば、ゲート絶縁膜として、実施の形態２において説明したように、ＨｆＯ２等の高誘電率膜を用いてよく、ゲート電極として、実施の形態３において説明したようにＴｉＮ等のメタルゲートを用いてもよい。このようにすれば、実施の形態２、３と同様の効果を得ることができる。
その他は、実施の形態１と同様であるから説明を省略する。
【００８７】
なお、例えば、実施の形態４のＳｉ基板２が、この発明の基板に該当し、ｐＭＯＳ領域（ａ）が第１の活性領域に該当し、ｎＭＯＳ領域（ｂ）が、第２の活性領域に該当する。また、例えば、実施の形態４のレジストマスク６０、６２、６４、６６は、それぞれ、第１、第２、第３、第４のマスクに該当する。
【００８８】
また、例えば、実施の形態４のステップＳ４０２を実行することにより、この発明の分離工程が実行され、ステップＳ４０６〜Ｓ４０８を実行することにより、ゲート形成工程が実行される。また、例えば、ステップＳ４１４、Ｓ４２２、Ｓ４３４、Ｓ４４０を実行することにより、それぞれ、第１、第２、第３、第４マスク形成工程が実行され、ステップＳ４２０、Ｓ４３０、Ｓ４３８を実行することにより、第１、第２、第３マスク除去工程が実行される。また、例えば、実施の形態４において、ステップＳ４１８、Ｓ４２８を実行することにより、この発明のｎ型、ｐ型不純物形成工程がそれぞれ実行され、ステップＳ４３６、Ｓ４４２を実行することにより、それぞれ、ｎ型、ｐ型高濃度化工程が実行される。また、例えば、実施の形態４において、ステップＳ４２６、Ｓ４４２を実行することにより、この発明の非晶質化工程、第２の非晶質化工程がそれぞれ実行される。また、例えば、実施の形態４においてＳ４３２を実行することにより、サイドウォール形成工程が実行される。
【００８９】
実施の形態５．
図３２は、この発明の実施の形態５における半導体装置５００を説明するための断面模式図である。
半導体装置５００は、１チップ内に、ＬＯＰ用のｐチャネルＭＯＳＦＥＴ（以下、ＬＯＰ用ｐＭＯＳ）５００Ｉと、ＬＳＴＰ用のｐチャネルＭＯＳＦＥＴ（以下、ＬＳＴＰ用ｐＭＯＳ）５００ＩＩとを備えるシステムＬＳＩである。
【００９０】
半導体装置５００において、ＬＯＰ用ｐＭＯＳ５００Ｉは、実施の形態１において説明した半導体装置１００と同様の構造を有する。一方、ＬＳＴＰ用ｐＭＯＳ５００ＩＩにおいて、エクステンション１２ＩＩ、ソース・ドレイン１４ＩＩは、ＬＯＰ用ｐＭＯＳ５００Ｉのエクステンション１２Ｉ、ソース・ドレイン１４Ｉよりも接合深さが深くなっている。また、ゲート絶縁膜２０ＩＩの膜厚は、ＬＯＰ用のゲート絶縁膜２０Ｉよりも厚くなっている。更に、ＬＳＴＰ用ｎＭＯＳ５００ＩＩにおいては、ゲート長の長いゲートが形成されている。即ち、ＬＳＴＰ用のゲート絶縁膜２０ＩＩ、ゲート電極（ＳｉＧｅ膜２２ＩＩ／Ｓｉ膜２４ＩＩ／ＮｉＳｉ膜２６ＩＩ）の幅（長さ）は、ＬＯＰ用のゲート電極（ＳｉＧｅ膜２２Ｉ／Ｓｉ膜２４Ｉ／ＮｉＳｉ膜２６Ｉ）等よりも大きく形成されている。
【００９１】
ここで、ＬＯＰ用ｐＭＯＳ５００Ｉは、システムＬＳＩである半導体装置５００における周辺回路であり、高速で消費電力の少ないトランジスタである。従って、ＬＯＰ用ｐＭＯＳ５００Ｉには、ゲート長が短く、極浅接合の拡散層が形成されている。一方、ＬＳＴＰ用ｐＭＯＳ５００ＩＩは、システムＬＳＩにおけるメモリ部であり、スタンバイ電流が少なく、また、高電流に対する耐性が強いトランジスタである。従って、ＬＳＴＰ用ｐＭＯＳ５００ＩＩにおいては、ゲート長は比較的長く、ゲート絶縁膜２０ＩＩは比較的厚く形成され、また、比較的接合の深い拡散層（エクステンション１２ＩＩ、ソース・ドレイン１４ＩＩ）が形成されている。
【００９２】
図３３は、この発明の実施の形態５における半導体装置５００の製造方法を説明するためのフロー図である。また、図３４〜図４２は、半導体装置５００の各製造工程における状態を説明するための断面模式図である。
【００９３】
半導体装置５００の製造方法は、実施の形態１において説明した半導体装置１００の製造方法と類似するものである。しかし、半導体装置５００においては、ＬＳＴＰ用ｐＭＯＳ５００ＩＩが同一チップ内に形成されるため、この部分において製造方法が異なる。
以下、図３２〜図４２を用いて、この発明の実施の形態５における半導体装置５００の製造方法を具体的に説明する。
【００９４】
まず、図３４に示すように、実施の形態１のステップＳ１０２と同様の方法により、Ｓｉ基板２にＳＴＩ４、ｎＷＥＬＬ、パンチスルーストッパ６を形成する（ステップＳ５０２）。但し、ここでは、Ｓｉ基板２上を、ＳＴＩ４により、少なくともＬＯＰ用活性領域（Ｉ）と、ＬＳＴＰ用活性領域（ＩＩ）との２つの活性領域に分離する。またＬＯＰ用活性領域（Ｉ）と、ＬＳＴＰ用活性領域（ＩＩ）とのそれぞれに、ｎＷＥＬＬと、パンチスルーストッパ６とを形成する。
【００９５】
次に、Ｓｉ基板２に、熱酸化により、ゲート絶縁膜（ＳｉＯ２膜）２０を形成する（ステップＳ５０４）。その後、図３４に示すように、ＬＯＰ用活性領域（Ｉ）側のＳｉＯ２膜２０を除去する（ステップＳ５０６）。ここでは、ＬＳＴＰ用活性領域（ＩＩ）側を覆うレジストマスクを形成して、ＬＯＰ用活性領域（Ｉ）側のＳｉＯ２膜を除去した後、レジストマスクを除去する。
【００９６】
次に、酸化を行う（ステップＳ５０８）。これにより、図３５に示すように、ＬＯＰ用活性領域（Ｉ）には、再び、膜厚１．０ｎｍ〜１．５ｎｍ程度のＳｉＯ２膜２０Ｉが形成される。また、ＬＳＴＰ用活性領域（ＩＩ）側では、更に、酸化が進んで、ＳｉＯ２膜２０ＩＩの膜厚は１．５ｎｍ〜２．０ｎｍ程度と厚くなり、ＬＯＰ用活性領域（Ｉ）側のＳｉＯ２膜２０Ｉに比して、膜厚の厚いＳｉＯ２膜２０ＩＩが形成される。
【００９７】
次に、図３５に示すように、実施の形態１のステップＳ１０６〜Ｓ１０８と同様に、ＬＯＰ用活性領域（Ｉ）と、ＬＳＴＰ用活性領域（ＩＩ）とのそれぞれに、ゲート電極を形成する（ステップＳ５１０〜Ｓ５１２）。但し、ここでは、ＬＯＰ用のゲート電極と、ＬＳＴＰ用のゲート電極とは、ゲート長が異なる。具体的には、ＬＯＰ用活性領域（Ｉ）側には、３０ｎｍ〜４０ｎｍ程度の比較的短いゲート電極として、ＳｉＧｅ膜２２Ｉ／Ｓｉ膜２４Ｉが形成され、一方、ＬＳＴＰ用活性領域（ＩＩ）側には、５０ｎｍ〜７０ｎｍ程度の比較的長いゲート電極として、ＳｉＧｅ膜２２ＩＩ／Ｓｉ膜２２ＩＩが形成される。
【００９８】
その後、図３６に示すように、実施の形態１のステップＳ１１０〜Ｓ１１２と同様に、各ゲート電極の側部に、酸化膜２８と、スペーサ３０とを形成する（ステップＳ５１４〜Ｓ５１６）。
【００９９】
次に、図３７に示すように、ＬＯＰ用活性領域（Ｉ）側を覆うレジストマスク７０を形成する（ステップＳ５１８）。その後、レジストマスク７０と、ＬＳＴＰ用活性領域（ＩＩ）のゲート電極と酸化膜２８とスペーサ３０とをマスクとして、Ａｓイオンの注入（ステップＳ５２０）、Ｂイオンの注入（ステップＳ５２２）を行う。これにより、ＬＳＴＰ用活性領域（ＩＩ）のＳｉ基板２に、ポケット層８と、エクステンション１２ＩＩが形成される。
【０１００】
次に、熱処理を行う（ステップＳ５２４）。ここでの熱処理の温度は、１０５０℃程度の高温で行う。これにより、ＬＳＴＰ用活性領域（ＩＩ）側のエクステンション１２ＩＩが活性化され、また、接合深さが３０ｎｍ程度と、やや深い拡散層となる。その後、レジストマスク７０を除去する（ステップＳ５２６）。
【０１０１】
次に、図３８に示すように、ＬＳＴＰ用活性領域（ＩＩ）を覆うレジストマスク７２を形成する（ステップＳ５２８）。その後、実施の形態１のステップＳ１１４〜Ｓ１１８と同様に、Ａｓイオン注入（ステップＳ５３０）、Ｇｅイオンの注入（ステップＳ５３２）、Ｂイオンの注入（ステップＳ５３４）を行う。ここでは、イオン注入の際のマスクとして、レジストマスク７２と、ＬＯＰ用活性領域（Ｉ）のゲート電極と酸化膜２８と、スペーサ３０とを用いる。これにより、実施の形態１と同様に、ＬＯＰ用活性領域（Ｉ）に、ポケット層８、アモルファス領域１０、エクステンション１２Ｉが形成される。その後、レジストマスク７２を除去する（ステップＳ５３６）。
【０１０２】
次に、図３９に示すように、実施の形態１のステップＳ１２０〜Ｓ１２４と同様に、ＬＯＰ用活性領域（Ｉ）と、ＬＳＴＰ用活性領域（ＩＩ）とに形成されたゲート電極のスペーサ３０の側面に、サイドウォール３２を形成する（ステップＳ５３８）。この際、サイドウォール３２の形成温度は６００℃程度である。この熱処理により、ＬＯＰ用活性領域（Ｉ）においても、アモルファス領域１０が結晶化し、エクステンション１２Ｉに注入されたＢイオンがＳｉ格子位置に配列される。
【０１０３】
次に、ＢＦ２イオンを注入する（ステップＳ５４０）。ここでは、ゲート電極と、酸化膜２８と、スペーサ３０と、サイドウォール３２とをマスクとする。これにより、図４０に示すように、ＬＯＰ用、ＬＳＴＰ用活性領域（Ｉ）、（ＩＩ）のそれぞれに、接合深さが深く、不純物濃度の高い拡散層であるソース・ドレイン１４Ｉ、１４ＩＩが形成される。
【０１０４】
次に、図４１に示すように、実施の形態１のステップＳ１２８〜Ｓ１３０と同様に、６００℃程度の低温アニールを行った後（ステップＳ５４２）、可視光を約１ｍｓｅｃ照射する（ステップＳ５４４）。これにより、再結晶化は促進され、Ｂイオンを活性化することができるが、極短時間の加熱であるため、エクステンション１２Ｉ、１２ＩＩ、ソース・ドレイン１４Ｉ、１４ＩＩの接合が延びることは防止できる。
【０１０５】
次に、図４２に示すように、実施の形態１のステップＳ１３２と同様に、ＮｉＳｉ膜１６、２６を形成する（ステップＳ５４６）。ここで、ＮｉＳｉ膜１６、２６形成の際の温度は、５００℃程度である。更に、実施の形態１のステップＳ１３４〜Ｓ１４０と同様に、ＳｉＮ膜４２、ＳｉＯ２膜４４、コンタクトプラグ４６、層間絶縁膜４８、配線５０を形成する。
以上のようにして、図３２に示すような半導体装置５００が形成される。
【０１０６】
以上説明したように、実施の形態５のようにすれば、ＬＳＴＰ用ｐＭＯＳ５００ＩＩにおいては、エクステンション１２ＩＩのイオン注入後、１０５０℃の熱処理により、十分な活性化を図ることができる。また、これにより、リーク電流の目標値の小さいＬＳＴＰ用ｐＭＯＳにおいては、再結晶化を促進し、より高い目標値でのリーク電流を抑えることができる。一方、ＬＯＰ用ｐＭＯＳ５００Ｉにおいては、エクステンション１２Ｉ、ソース・ドレイン１４Ｉの形成を、この高温熱処理より後に行うことにより、接合の延びを抑えることができる。また、エクステンション１２Ｉ、ソース・ドレイン１４Ｉ形成後に、可視光の照射を行うことにより、ＬＯＰ用ｐＭＯＳ５００Ｉにおいても、拡散層の活性化を図ることができる。このように、実施の形態５によれば、同一チップ内に、デバイス特性の良好な、ＬＯＰ用途のトランジスタと、ＬＳＴＰ用途のトランジスタとを形成することができる。
【０１０７】
なお、実施の形態５では、ゲート電極として、ＳｉＧｅ膜／Ｓｉ膜／ＮｉＳｉ膜の積層構造からなる電極を用いて説明した。しかし、この発明において、ゲート電極は、これに限るものではない。例えば、ゲート電極として、実施の形態２において説明したようにＴｉＮ等のメタルゲートを用いてもよい。このようにすれば、実施の形態２と同様の効果を得ることができる。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【０１０８】
実施の形態６．
図４３は、この発明の実施の形態６における半導体装置６００について説明するための断面模式図である。
半導体装置６００は、１チップ内に、ＬＯＰ用のｐチャネルＭＯＳＦＥＴ（以下、ＬＯＰ用ｐＭＯＳ）６００Ｉと、ＬＳＴＰ用のｐチャネルＭＯＳＦＥＴ（以下、ＬＳＴＰ用ｐＭＯＳ）６００ＩＩとを備えるシステムＬＳＩである。
【０１０９】
半導体装置６００は、半導体装置５００と類似する。しかし、半導体装置５００においては、ゲート絶縁膜２０Ｉ、２０ＩＩが、それぞれ、膜厚の異なるＳｉＯ２膜で形成されているのに対して、半導体装置６００においては、ＬＯＰ用ｐＭＯＳ６００Ｉのゲート絶縁膜８２Ｉは、ＨｆＳｉＯ膜で形成され、ＬＰＳＴ用ｐＭＯＳ６００ＩＩのゲート絶縁膜は、ＳｉＯ２膜８０ＩＩと、ＨｆＳｉＯ膜８２ＩＩとの積層膜により形成されている。
【０１１０】
このように、半導体装置６００においては、ゲート絶縁膜として高誘電率膜であるＨｆＳｉＯを用いているため、酸化膜厚換算値（ＥＯＴ）が低減されている。また、これにより、トランジスタのオン電流が増加し、ＬＳＩがより高速で動作できるようになっている。
【０１１１】
図４４は、この発明の実施の形態５における半導体装置６００の製造方法を説明するためのフロー図である。図４５は、半導体装置６００の製造工程における状態を説明するための断面模式図である。
【０１１２】
半導体装置６００の製造方法は、実施の形態５において説明した半導体装置５００の製造方法と類似する。しかし、上述したように、半導体装置６００においては、半導体装置５００とは異なり、ＬＯＰ用ｐＭＯＳ６００Ｉのゲート絶縁膜として、ＨｆＳｉＯ膜８２Ｉからなる高誘電率膜を用い、また、ＬＳＴＰ用ｐＭＯＳ６００ＩＩのゲート絶縁膜として、ＳｉＯ２膜８０ＩＩと、ＨｆＳｉＯ８２ＩＩからなる積層膜を用いている。従って、ゲート絶縁膜の形成工程が、実施の形態５において説明したゲート絶縁膜２０Ｉ、２０ＩＩと、ゲート電極との形成工程（ステップＳ５０４〜Ｓ５１２）とは、多少異なっている。
【０１１３】
具体的に、ゲート絶縁膜２０Ｉ、２０ＩＩの形成方法としては、まず、実施の形態５と同様に、ＳｉＯ２膜２０を形成し、（ステップＳ６０４）、その後、ＬＯＰ用活性領域（Ｉ）側のＳｉＯ２膜２０を除去する（ステップＳ６０６）。その後、図４５に示すように、全面にＨｆＳｉＯ膜８２を形成する（ステップＳ６０８）。ここでは、ＣＶＤ法を用いる。その後、実施の形態５のステップＳ５１０〜Ｓ５１２と同様に、ＬＯＰ用活性領域（Ｉ）と、ＬＳＴＰ用活性領域（ＩＩ）のそれぞれに、ゲート長の異なるゲート電極を形成する（ステップＳ６１０〜Ｓ６１２）。なお、このゲート電極の加工の際（ステップＳ６１２）、ＨｆＳｉＯ膜は同時にエッチングされる。また、ＳｉＯ２膜８２は、後のウェットエッチングにおいて除去される。
その他の部分の製造方法は、実施の形態５に説明したのと同様に行うことにより、図４３に示すような半導体装置６００が形成される。
【０１１４】
以上説明したように、実施の形態６のようにすれば、同一チップ内に、デバイス特性の良好な、ＬＯＰ用途のトランジスタと、ＬＳＴＰ用途のトランジスタとを形成することができる。また、ゲート絶縁膜として高誘電率膜８２Ｉ、８２ＩＩを用いることにより、酸化膜厚換算値（ＥＯＴ）を低減することができるため、トランジスタのオン電流が増加し、高速で動作することのできる半導体装置を得ることができる。
【０１１５】
なお、実施の形態６では、高誘電率膜８２として、ＨｆＳｉＯ膜を用いる場合について説明した。しかし、この発明は、これに限るものではなく、Ａｌ２Ｏ３、ＨｆＡｌｘＯｙ、ＨｆＯ２、ＨｆＳｉＯｘ等、他の高誘電率膜を用いるものであってもよい。
その他の部分は、実施の形態１〜５と同様であるから説明を省略する。
【０１１６】
なお、実施の形態５、６において、Ｓｉ基板２が、この発明の基板に該当し、レジストマスク７０、７２が、それぞれ、第１、第２のマスクに該当する。また、例えば、実施の形態５、６において、ステップＳ５０２、Ｓ６０２を実行することにより分離工程が実行され、ステップＳ５０４〜Ｓ５１２、ステップＳ６０４〜Ｓ６１２を実行することにより、ゲート形成工程が実行される。また、例えば、実施の形態５、６において、ステップＳ５１８、Ｓ６１８を実行することにより、第１マスク形成工程が、ステップＳ５２２、Ｓ６２２を実行することにより、ＬＳＴＰ用不純物注入工程が、ステップＳ５２４、Ｓ６２４を実行することにより、高温加熱工程が、ステップＳ５２６、Ｓ６２６を実行することにより、第１マスク除去工程が、ステップＳ５２８、Ｓ６２８を実行することにより、第２マスク形成工程が、ステップＳ５３２、Ｓ６３２を実行することにより、非晶質化工程が、ステップＳ５３４、Ｓ６３４を実行することにより、ＬＯＰ用不純物注入工程が、ステップＳ５３６、Ｓ６３６を実行することにより、第２マスク除去工程が、それぞれ実行される。
【０１１７】
また、例えば、実施の形態５、６において、ステップＳ５３８、Ｓ６３８を実行することにより、サイドウォール形成工程が、ステップＳ５４０、Ｓ６４０を実行することにより、高濃度化工程が実行される。また、例えば、ステップＳ５４２、Ｓ６４２を実行することにより、アニール工程が、ステップＳ５４４、Ｓ６４４を実行することにより、可視光照射工程が実行される。
【０１１８】
実施の形態７．
図４６は、この発明の実施の形態７における半導体装置７００を説明するための断面模式図である。
半導体装置７００は、１チップ内に、ＬＯＰ用ｐＭＯＳ７００Ｉａと、ＬＯＰ用ｎＭＯＳ７００Ｉａと、ＬＳＴＰ用ｐＭＯＳ７００ＩＩａと、ＬＳＴＰ用ｎＭＯＳ７００ＩＩｂとを含むＣＭＩＳである。
【０１１９】
半導体装置７００の、ＬＯＰ用ｐＭＯＳ７００Ｉａと、ＬＯＰ用ｎＭＯＳ７００Ｉｂとは、それぞれ、実施の形態４００において説明した半導体装置４００のＬＯＰ用ｐＭＯＳ４０００ａと、ＬＯＰ用ｎＭＯＳ４００ｂと同様の構造を有する。また、ＬＯＰ用ｐＭＯＳ７００Ｉａと、ＬＳＴＰ用ｐＭＯＳ７００ＩＩａとは、半導体装置５００のＬＯＰ用ｐＭＯＳ５００Ｉと、ＬＳＴＰ用ｐＭＯＳ５００ＩＩと同様の構造を有する。ＬＳＴＰ用ｎＭＯＳ７００ＩＩｂは、ＬＳＴＰ用ｐＭＯＳ７００ＩＩａと同様の構造を有するが、ＬＳＴＰ用ｐＭＯＳ７００ＩＩａがｐＭＯＳであるのに対して、ＬＳＴＰ用ｎＭＯＳＩＩｂは、ｎＭＯＳである。従って、エクステンション１２ＩＩｂ、ソース・ドレイン１４ＩＩｂには、Ａｓ等のｎ型の不純物が注入されている。
【０１２０】
具体的に、ＬＯＰ用ＭＯＳ７００Ｉａ、７００Ｉｂにおけるゲート絶縁膜２０Ｉａ、２０Ｉｂは、ＬＳＴＰ用ＭＯＳ７００ＩＩａ、７００ＩＩｂとにおけるゲート絶縁膜２０ＩＩａ、２０ＩＩｂより、膜厚が薄くなっている。また、ＬＯＰ用ＭＯＳ７００Ｉａ、７００Ｉｂにおけるゲート電極のゲート長は、ＬＳＴＰ用ＭＯＳ７００ＩＩａ、７００ＩＩｂにおけるゲート電極の長さより小さい。また、ＬＯＰ用ＭＯＳ７００Ｉａ、７００Ｉｂとにおけるエクステンション１２Ｉａ、１２Ｉｂの接合深さは、ＬＳＴＰ用ＭＯＳ７００ＩＩａ、７００ＩＩｂにおけるエクステンション１２ＩＩａ、１２ＩＩｂの接合深さより浅くなっている。
【０１２１】
図４７、４８は、この発明の実施の形態７における半導体装置７００の製造方法を説明するためのフロー図である。また、図４９〜図５２は、半導体装置７００の各製造工程における状態を説明するための断面模式図である。
【０１２２】
半導体装置７００の製造方法は、実施の形態４において説明した半導体装置４００の製造方法と、実施の形態５において説明した半導体装置５００の製造方法とを組み合わせたような方法となる。
以下、図４６〜図５２を用いてこの発明の半導体装置７００の製造方法を具体的に説明する。
【０１２３】
まず、実施の形態４のステップＳ４０２と同様に、Ｓｉ基板２にＳＴＩ４、ＷＥＬＬ、パンチスルーストッパ６を形成する（ステップＳ７０２）。ここでは、Ｓｉ基板２上に、ＬＳＴＰ用活性領域（Ｉ）、ＬＯＰ用活性領域（ＩＩ）に形成し、更に、各活性領域（Ｉ）、（ＩＩ）に、それぞれ、ｐＭＯＳ領域（ａ）と、ｎＭＯＳ領域（ｂ）との２つの活性領域を形成できるように、ＳＴＩ４により、合計４つの活性領域に分離する。また、各ｐＭＯＳ領域（Ｉａ）、（ＩＩａ）には、ｎＷＥＬＬを形成して、各ｎＭＯＳ領域（Ｉｂ）、（ＩＩｂ）には、ｐＷＥＬＬを形成する。更に、各領域（Ｉａ）、（Ｉｂ）、（ＩＩａ）、（ＩＩｂ）、のそれぞれに、パンチスルーストッパ６を形成する。
【０１２４】
次に、実施の形態５のステップＳ５０４と同様に、ゲート絶縁膜（ＳｉＯ２膜）２０を形成する（ステップＳ７０４）。その後、実施の形態５のステップＳ５０６と同様に、図４９に示すように、ＬＯＰ用活性領域（Ｉ）側のＳｉＯ２膜を除去する（ステップＳ７０６）。ここでは、実施の形態５と同様に、ＬＳＴＰ用活性領域（ＩＩ）側（即ち、領域（ＩＩａ）、（ＩＩｂ）側）を覆うレジストマスクを形成し、ＬＯＰ用活性領域（Ｉ）側のＳｉＯ２膜を除去した後、レジストマスクを除去する。
【０１２５】
その後、実施の形態５のステップＳ５０８と同様に、熱酸化により、ＳｉＯ２膜を形成する（ステップＳ７０８）。これにより、ＬＯＰ用活性領域（Ｉ）には、再び、ＳｉＯ２膜２０Ｉａ、２０Ｉｂが形成される。また、ＬＳＴＰ用活性領域（ＩＩ）側では、更に、酸化が進んで、ＳｉＯ２膜２０ＩＩａ、２０ＩＩｂの膜厚は厚くなり、ＬＯＰ用活性領域（Ｉ）側のＳｉＯ２膜２０に比して、膜厚の厚いＳｉＯ２膜２０ＩＩａ、２０ＩＩｂが形成される。
【０１２６】
次に、実施の形態１と同様のステップＳ１０６〜Ｓ１０８と同様に、各領域（Ｉａ）、（Ｉｂ）、（ＩＩａ）、（ＩＩｂ）のそれぞれに、ゲート電極を形成する（ステップＳ７１０〜Ｓ７１２）。但し、ここでは、実施の形態５と同様に、ＬＯＰ用活性領域（Ｉ）の各ゲート電極と、ＬＳＴＰ用活性領域（ＩＩ）の各ゲート電極とは、ゲート長が異なり、ＬＳＴＰ用活性領域（ＩＩ）におけるゲート電極のゲート長の方が長くなっている。
【０１２７】
その後、実施の形態１のステップＳ１１０〜Ｓ１１２と同様に、各ゲート電極の側部に、酸化膜２８と、スペーサ３０とを形成する（ステップＳ７１４〜Ｓ７１６）。
【０１２８】
次に、各領域（Ｉａ）、（Ｉｂ）、（ＩＩａ）、（ＩＩｂ）に、エクステンション形成用のイオン注入を行う（ステップＳ７１８）。このイオン注入は、レジストマスクを利用して、ＬＳＴＰ用ｐＭＯＳ領域（ＩＩａ）、ＬＳＴＰ用ｎＭＯＳ領域（ＩＩｂ）、ＬＯＰ用ｐＭＯＳ領域（Ｉａ）、ＬＯＰ用ｎＭＯＳ領域（Ｉｂ）の順に行う。
【０１２９】
具体的には、まず、実施の形態５のステップＳ５１８〜Ｓ５２２と同様に、ＬＳＴＰ用ｐＭＯＳ領域（ＩＩａ）に、不純物の注入を行う。ここでは、まず、図５０に示すように、ＬＯＰ用活性領域（Ｉ）全体と、ＬＳＴＰ用ｎＭＯＳ領域（ＩＩｂ）とを覆うレジストマスク８４を形成する（ステップＳ７２０）。その後、Ａｓイオンの注入（ステップＳ７２２）、Ｂイオンの注入（ステップＳ７２４）を行った後、レジストマスク８４を除去する。これにより、ＬＳＴＰ用ｐＭＯＳ領域（ＩＩａ）に、ポケット層８と、エクステンション１２ＩＩａが形成される。
【０１３０】
次に、実施の形態４のステップＳ４１４〜Ｓ４２０と同様に、ＬＳＴＰ用ｎＭＯＳ領域（ＩＩｂ）に、不純物の注入を行う。ここでは、まず、ＬＯＰ用活性領域（Ｉ）全体と、ＬＳＴＰ用ｐＭＯＳ領域（ＩＩａ）とを覆うレジストマスクを形成する（ステップＳ７２８）。その後、このレジストマスクと、ゲート電極とをマスクとして、Ｂイオンの注入（ステップＳ７３０）、Ａｓイオンの注入（ステップＳ７３２）を行った後、レジストマスクを除去する（ステップＳ７３４）。これにより、ＬＳＴＰ用ｎＭＯＳ領域（ＩＩｂ）に、ポケット層８と、エクステンション１２ＩＩｂが形成される。
【０１３１】
次に、実施の形態５のステップＳ５２４と同様に、１０５０℃程度の熱処理を行う（ステップＳ７３６）。これにより、ＬＳＴＰ用活性領域（ＩＩ）側のエクステンション１２ＩＩａ、１２ＩＩｂを活性化することができる。
【０１３２】
次に、実施の形態５のステップＳ５２８〜Ｓ５３６と同様に、ＬＯＰ用ｐＭＯＳ領域Ｉａに、不純物の注入を行う。ここでは、まず、ＬＳＴＰ用活性領域（ＩＩ）全体と、ＬＯＰ用ｎＭＯＳ領域（Ｉｂ）とを覆うレジストマスクを形成する（ステップＳ７３８）。その後、このレジストマスクと、ゲート電極とをマスクとして、Ａｓイオンの注入（ステップＳ７４０）、Ｇｅイオンの注入（Ｓ７４２）、Ｂイオンの注入（ステップＳ７４４）を行った後、レジストマスクを除去する（ステップＳ７４６）。これにより、ＬＯＰ用ｐＭＯＳ領域（Ｉａ）に、ポケット層８と、アモルファス領域１０、エクステンション１２Ｉａが形成される。
【０１３３】
次に、実施の形態４のステップＳ４１４〜Ｓ４２０と同様に、ＬＯＰ用ｎＭＯＳ領域（Ｉｂ）に、不純物の注入を行う。ここでは、まず、ＬＳＴＰ用活性領域（ＩＩ）全体と、ＬＯＰ用ｐＭＯＳ領域（Ｉａ）とを覆うレジストマスクを形成する（ステップＳ７４８）。その後、このレジストマスクと、ゲート電極とをマスクとして、Ｂイオンの注入（ステップＳ７５０）、Ａｓイオンの注入（ステップＳ７５２）を行った後、レジストマスクを除去する（ステップＳ７５４）。これにより、ＬＯＰ用ｎＭＯＳ領域（Ｉｂ）に、ポケット層８と、エクステンション１２Ｉｂが形成される。
【０１３４】
次に、図５２に示すように、実施の形態１のステップＳ１２０〜Ｓ１２４と同様に各ゲート電極のスペーサ３０の側面に、それぞれサイドウォール３２を形成する（ステップＳ７６０）。
【０１３５】
その後、実施の形態４のステップＳ４３４〜Ｓ４４６と同様に、各領域に、ソース・ドレイン１４を形成する。具体的には、各ｎＭＯＳ領域（Ｉｂ）（ＩＩｂ）を覆うレジストマスクを形成し（ステップＳ７６２）、レジストマスクと、ゲート電極と、酸化膜２８と、スペーサ３０と、サイドウォール３２とをマスクとして、ＢＦ２イオンを注入する（ステップＳ７６４）。その後、レジストマスクを除去し（ステップＳ７６６）、逆に、各ｐＭＯＳ領域（Ｉａ）（ＩＩａ）を覆うレジストマスクを形成する（ステップＳ７６８）。その後、Ａｓイオンを注入し（ステップＳ７７０）、マスクを除去する（ステップＳ７７２）。
【０１３６】
次に、実施の形態１のステップＳ１２８〜Ｓ１３０と同様に、６００℃程度の低温アニールを行った後（ステップＳ７７４）、可視光を約１ｍｓｅｃ照射する（ステップＳ７７６）。これにより、再結晶化は促進することができるが、極短時間の加熱であるため、エクステンション、ソース・ドレインの接合が延びることは防止できる。
【０１３７】
次に、実施の形態１のステップＳ１３２〜Ｓ１４０と同様に、ＮｉＳｉ膜１６、２６、ＳｉＮ膜４２、ＳｉＯ２膜４４、コンタクトプラグ４６、層間絶縁膜４８、配線５０を形成する。
以上のようにして、図４６に示すような半導体装置７００が形成される。
【０１３８】
以上説明したように、この実施の形態７によれば、１チップ内にＬＯＰ用ｃＭＯＳと、ＬＳＴＰ用ｃＭＯＳとを形成する場合にも、ＬＯＰ用ｃＭＯＳ側においては、浅接合を実現し、ＬＳＴＰ用ｃＭＯＳ領域側においては、リーク電流をより高いレベルで抑えることができる。従って、消費電力を低減することができ、デバイス特性の良好な半導体装置を得ることができる。
【０１３９】
なお、この実施の形態７においては、ゲート絶縁膜がＳｉＯ２膜であり、ゲート電極がＳｉＧｅ／Ｓｉ／ＮｉＳｉの積層構造である場合について説明したが、この発明はこれに限るものではなく、例えば、実施の形態６で説明したように、ゲート絶縁膜として、高誘電率膜を用いるものや、実施の形態３で説明したように、ゲート電極として、ＴｉＮ等のメタルゲートなどを用いるものであってもよい。このようにすれば、実施の形態２、３等で説明したのと同様な効果を得ることができる。
【０１４０】
また、実施の形態７では、ＬＯＰ用活性領域（ＩＩ）と、ＬＳＴＰ用活性領域（ＩＩ）と、においては、それぞれ、ｐ型のエクステンション１２Ｉａ、１２ＩＩａを先に形成し、ｎ型のエクステンション１２Ｉｂ、１２ＩＩｂを後で形成する場合について説明した。しかし、この発明においては、これに限るものではない。ＬＳＴＰ用活性領域のエクステンション１２ＩＩａ、１２ｂは、形成後に、高温加熱処理を加えることが好ましいため、ＬＳＴＰ用活性領域（ＩＩ）のものを先に形成するものが好ましいが、ＬＯＰ用、ＬＳＴＰ用活性領域（Ｉ）、（ＩＩ）のそれぞれにおいては、ｎ型のエクステンション１２Ｉｂ、１２ＩＩｂを先に形成するものであってもよい。
【０１４１】
また、実施の形態７では、ソース・ドレイン形成の際には、ＬＯＰ用ｐＭＯＳ領域（Ｉａ）と、ＬＳＴＰ用ｐＭＯＳ領域（ＩＩａ）とへのイオン注入を同時に行い、ＬＯＰ用ｐＭＯＳ領域（Ｉａ）と、ＬＳＴＰ用ｐＭＯＳ領域（ＩＩａ）とへのイオン注入を同時に行う場合について説明した。しかし、この発明はこれに限るものではない。例えば、ＬＯＰ用ｐＭＯＳ領域（Ｉａ）と、ＬＳＴＰ用ｐＭＯＳ領域（ＩＩａ）とのイオン注入は別々に行うもの等であってもよい。この場合、ＬＯＰ用ｐＭＯＳ領域（Ｉａ）へのイオン注入は、Ｇｅイオンを注入した後、Ｂイオンを注入し、一方、ＬＳＴＰ用ｐＭＯＳ領域（ＩＩａ）へのイオン注入は、Ｂイオンのみを注入する等とすることもできる。
その他の部分は実施の形態１〜６と同様であるから説明を省略する。
【０１４２】
なお、例えば、実施の形態７において、ステップＳ７０２を実行することにより、この発明の分離工程が実行され、ステップＳ７０４〜Ｓ７１２を実行することにより、ゲート形成工程が実行される。また、例えば、ステップＳ７２０〜Ｓ７２６を実行することにより、この発明のＬＳＴＰ用第１拡散層形成工程が実行され、ステップＳ７２８〜Ｓ７３４を実行することにより、ＬＳＴＰ用第２拡散層形成工程が実行され、ステップＳ７３８〜Ｓ７４６を実行することにより、ＬＯＰ用第１拡散層形成工程が実行され、ステップＳ７４８〜Ｓ７５４を実行することにより、ＬＯＰ用第２拡散層形成工程が実行される。また、ステップＳ７７６を実行することにより、この発明の可視光照射工程が実行される。
【０１４３】
また、例えば、実施の形態７において、ステップＳ７２０、Ｓ７２８、Ｓ７３８、Ｓ７４８を実行することにより、それぞれ、この発明の第１、第２、第３、第４マスク形成工程が実行され、ステップＳ７２６、Ｓ７３４、Ｓ７４６、Ｓ７５４を実行することにより、第１、第２、第３、第４マスク除去工程が実行される。また、例えば、実施の形態７において、ステップＳ７２４、Ｓ７３２、Ｓ７４４、Ｓ７５２を実行することにより、それぞれ、この発明のＬＳＴＰ用ｐ型、ＬＳＴＰ用ｎ型、ＬＯＰ用ｐ型、ＬＯＰ用ｎ型不純物注入工程が実行される。また、例えば、ステップＳ７４２を実行することにより、この発明の非晶質化工程が実行される。
【０１４４】
また、例えば、実施の形態７において、ステップＳ７３６を実行することにより、この発明の高温加熱工程が実行される。また、例えば、実施の形態７において、ステップＳ７６０を実行することにより、この発明のサイドウォール形成工程が実行される。また、例えば、ステップＳ７６２、Ｓ７６８を実行することにより、この発明の第５、第６マスク形成工程が実行され、ステップＳ７６６、Ｓ７７２を実行することにより、それぞれ、第５、第６マスク除去工程が実行される。また、例えば、実施の形態７において、ステップＳ７６４、Ｓ７７０を実行することにより、それぞれ、この発明のｐ型、ｎ型高濃度化工程が実行される。
【０１４５】
【発明の効果】
以上説明したように、この発明によれば、浅接合の必要な、ＬＯＰ用途トランジスタを形成した後、拡散層活性化のための高温処理に代えて、可視光を極短時間照射する。従って、拡散層の接合深さが延びるのを抑えることができ、かつ、拡散層の活性化を図ることができる。従って、デバイス特性の良好な半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図３】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図４】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図９】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１０】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１１】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１２】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１３】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１４】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１５】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１６】この発明の実施の形態１における半導体装置の製造過程の状態を説明するための断面模式図である。
【図１７】この発明の実施の形態２における半導体装置を説明するための断面模式図である。
【図１８】この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。
【図１９】この発明の実施の形態２における半導体装置の製造過程の状態を説明するための断面模式図である。
【図２０】この発明の実施の形態２における半導体装置の製造過程の状態を説明するための断面模式図である。
【図２１】この発明の実施の形態３における半導体装置を説明するための断面模式図である。
【図２２】この発明の実施の形態３における半導体装置の製造方法を説明するためのフロー図である。
【図２３】この発明の実施の形態４における半導体装置を説明するための断面模式図である。
【図２４】この発明の実施の形態４における半導体装置の製造方法を説明するためのフロー図である。
【図２５】この発明の実施の形態４における半導体装置の製造過程の状態を説明するための断面模式図である。
【図２６】この発明の実施の形態４における半導体装置の製造過程の状態を説明するための断面模式図である。
【図２７】この発明の実施の形態４における半導体装置の製造過程の状態を説明するための断面模式図である。
【図２８】この発明の実施の形態４における半導体装置の製造過程の状態を説明するための断面模式図である。
【図２９】この発明の実施の形態４における半導体装置の製造過程の状態を説明するための断面模式図である。
【図３０】この発明の実施の形態４における半導体装置の製造過程の状態を説明するための断面模式図である。
【図３１】この発明の実施の形態４における半導体装置の製造過程の状態を説明するための断面模式図である。
【図３２】この発明の実施の形態５における半導体装置を説明するための断面模式図である。
【図３３】この発明の実施の形態５における半導体装置の製造方法を説明するためのフロー図である。
【図３４】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図３５】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図３６】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図３７】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図３８】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図３９】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図４０】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図４１】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図４２】この発明の実施の形態５における半導体装置の製造過程の状態を説明するための断面模式図である。
【図４３】この発明の実施の形態６における半導体装置を説明するための断面模式図である。
【図４４】この発明の実施の形態６における半導体装置の製造方法を説明するためのフロー図である。
【図４５】この発明の実施の形態６における半導体装置の製造過程の状態を説明するための断面模式図である。
【図４６】この発明の実施の形態７における半導体装置を説明するための断面模式図である。
【図４７】この発明の実施の形態７における半導体装置の製造方法を説明するためのフロー図である。
【図４８】この発明の実施の形態７における半導体装置の製造過程の状態を説明するための断面模式図である。
【図４９】この発明の実施の形態７における半導体装置の製造過程の状態を説明するための断面模式図である。
【図５０】この発明の実施の形態７における半導体装置の製造過程の状態を説明するための断面模式図である。
【図５１】この発明の実施の形態７における半導体装置の製造過程の状態を説明するための断面模式図である。
【図５２】この発明の実施の形態７における半導体装置の製造過程の状態を説明するための断面模式図である。
【符号の説明】
１００、２００、３００、４００、５００、６００、７００  半導体装置
４００ａ  ｐＭＯＳ
４００ｂ  ｎＭＯＳ
５００Ｉ、６００Ｉ  ＬＯＰ用ｐＭＯＳ
５００ＩＩ、６００ＩＩ  ＬＳＴＰ用ｐＭＯＳ
７００Ｉａ  ＬＯＰ用ｐＭＯＳ
７００Ｉｂ  ＬＯＰ用ｎＭＯＳ
７００ＩＩａ  ＬＳＴＰ用ｐＭＯＳ
７００ＩＩｂ  ＬＳＴＰ用ｎＭＯＳ
２  Ｓｉ基板
４  ＳＴＩ（素子分離領域）
６  パンチスルーストッパ
８  ポケット層
１０  アモルファス領域
１２  エクステンション
１４  ソース・ドレイン
１６  ＮｉＳｉ膜
２０  ＳｉＯ２膜（ゲート絶縁膜）
２２  ＳｉＧｅ膜
２４  Ｓｉ膜
２６  ＮｉＳｉ膜
２８  酸化膜
３０  スペーサ
３２  サイドウォール
３４  ＳｉＯ２膜
３６  ＳｉＮ膜
３８  ＳｉＯ２膜
４２  ＳｉＮ膜
４４  ＳｉＯ２膜
４６  コンタクトプラグ
４８  層間絶縁膜
５０  配線
５２  レジストマスク
５４  ゲート電極（ＴｉＮ膜）
５６  ゲート絶縁膜（ＨｆＯ２膜）
６０〜７２  レジストマスク
８０Ｉ  ＳｉＯ２膜
８２Ｉ、８２ＩＩ  ＨｆＳｉＯ膜
８４  レジストマスク
【図１】
2005005406.tif 000003
【図２】
2005005406.tif 000004
【図３】
2005005406.tif 000005
【図４】
2005005406.tif 000006
【図５】
2005005406.tif 000007
【図６】
2005005406.tif 000008
【図７】
2005005406.tif 000009
【図８】
2005005406.tif 000010
【図９】
2005005406.tif 000011
【図１０】
2005005406.tif 000012
【図１１】
2005005406.tif 000013
【図１２】
2005005406.tif 000014
【図１３】
2005005406.tif 000015
【図１４】
2005005406.tif 000016
【図１５】
2005005406.tif 000017
【図１６】
2005005406.tif 000018
【図１７】
2005005406.tif 000019
【図１８】
2005005406.tif 000020
【図１９】
2005005406.tif 000021
【図２０】
2005005406.tif 000022
【図２１】
2005005406.tif 000023
【図２２】
2005005406.tif 000024
【図２３】
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【図２４】
2005005406.tif 000026
【図２５】
2005005406.tif 000027
【図２６】
2005005406.tif 000028
【図２７】
2005005406.tif 000029
【図２８】
2005005406.tif 000030
【図２９】
2005005406.tif 000031
【図３０】
2005005406.tif 000032
【図３１】
2005005406.tif 000033
【図３２】
2005005406.tif 000034
【図３３】
2005005406.tif 000035
【図３４】
2005005406.tif 000036
【図３５】
2005005406.tif 000037
【図３６】
2005005406.tif 000038
【図３７】
2005005406.tif 000039
【図３８】
2005005406.tif 000040
【図３９】
2005005406.tif 000041
【図４０】
2005005406.tif 000042
【図４１】
2005005406.tif 000043
【図４２】
2005005406.tif 000044
【図４３】
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【図４４】
2005005406.tif 000046
【図４５】
2005005406.tif 000047
【図４６】
2005005406.tif 000048
【図４７】
2005005406.tif 000049
【図４８】
2005005406.tif 000050
【図４９】
2005005406.tif 000051
【図５０】
2005005406.tif 000052
【図５１】
2005005406.tif 000053
【図５２】
2005005406.tif 000054