(57)【要約】【課題】遅延時間の影響を減らし、安定して逆流電流を止めることが出来る降圧型ＤＣＤＣコンバータの電源システムを提供する。【解決手段】負荷電流に応じて、ＤＣＤＣコンバータの動作モードを非同期／ＰＷＭに切り替えるシステムとすることで、ＰＷＭモードでの動作による大電流時の高効率と共に、非同期モードでの動作による逆流電流防止により、低負荷時での高効率をも実現する。  更に、負荷電流の検出を電源からの供給電流に対して行うことで、検出システムの動作遅延や検出誤差の影響を低減でき、高い検出精度を実現出来る。【選択図】図１
2005253253.tif 000002
【特許請求の範囲】
【請求項１】
軽負荷時にはＰＭＯＳ−ＦＥＴのみがスイッチング動作を行う非同期モードで動作し、負荷電流が増えた場合にはＰＭＯＳ／ＮＭＯＳ−ＦＥＴの双方がスイッチング動作を行うＰＷＭモードで動作することにより、無負荷時の動作電流を抑え、かつ広い負荷電流範囲において高い変換効率を実現する降圧型ＤＣＤＣコンバータにおいて、負荷電流量を出力段のＰＭＯＳ−ＦＥＴのオン抵抗による電圧降下から検出して動作モードを切り替えるシステムとしたことを特徴とする降圧型ＤＣＤＣコンバータの動作モード切替システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＰＤＡや携帯端末など、電源としてバッテリーを使用する機器において、負荷電流により降圧型ＤＣＤＣコンバータの動作モードを切り替えることで、無負荷時の動作電流を抑え、かつ広い負荷電流範囲において高効率での電圧変換を行うものであり、降圧型のＤＣＤＣコンバータと負荷電流検出機能およびモード切替システムを主要構成要素とするパワーマネジメントに関するものである。
【背景技術】
【０００２】
図４は従来の降圧型ＤＣＤＣコンバータを用いた電圧変換システムである。
【０００３】
図４において、２０は制御信号、２１はＰＷＭコンパレータ、２２は出力段のＰＭＯＳ−ＦＥＴ、２３は同じくＮＭＯＳ−ＦＥＴとそのボディダイオード、２４，２５はＡＮＤ素子、２６はＦＦ（フリップフロップ）素子、２７はインバータ素子、２８は電圧検出コンパレータ、２９は電圧検出コンパレータの基準電圧源、３０はコイル、３１はコンデンサ、３２はＤＣＤＣコンバータの出力、３３はコイルの入力電圧、３４はコイル電流、３５はＦＦのリセット入力、３６はＦＦの出力信号、３７はＮＭＯＳ−ＦＥＴのゲート制御信号、３８は電圧検出コンパレータ出力信号である。
【０００４】
ＰＤＡや携帯端末など電源としてバッテリーを使用する機器では、バッテリーを長く持たせるために、スリープモードや待ち受けモードなど、消費電流がμＡオーダー以下程度と極端に少なくなる状態があるが、ＰＷＭモードのみで動作するＤＣＤＣコンバータを用いた通常の電圧変換システムでは、ＤＣＤＣコンバータ自体での消費電流がｍＡオーダー以下程度と多いため、このような低負荷電流動作時には電圧変換効率が極端に低くなる。
【０００５】
ＰＷＭモードでの動作時に負荷電流が少ない場合、スイッチング動作中に出力のコンデンサからＮＭＯＳ−ＦＥＴを介してＧＮＤへ電流の逆流が発生するため、ＮＭＯＳ−ＦＥＴのドレイン電圧をモニターして、この逆流電流を検出しＰＷＭ方式から間欠動作の非同期モードに切り替えることにより変換効率を上げている。
【０００６】
図５は逆流電流の検出と動作切替時の各波形を示す。
【０００７】
（ａ’）は３３のコイル入力電圧であり、（ｂ’）は３４のコイル電流、（ｃ’）はＮＭＯＳ−ＦＥＴのドレイン電圧検出コンパレータ出力波形、（ｄ’）はＦＦのリセット信号、（ｅ’）はＦＦの出力波形、（ｆ’）はＮＭＯＳ−ＦＥＴのゲート制御信号の波形である。
【０００８】
なお、この出願の発明に関する先行技術文献情報としては、例えば特許文献１が知られている。
【特許文献１】特開平９−２１５３１４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、従来例の逆流電流検出システムでは、スリープモードや待ち受けモードなど低負荷電流動作時の逆流電流を検出することは可能でも、検出からＮＭＯＳ−ＦＥＴをオフさせるまでには必ずコンパレーターなどの遅延時間が発生するため、逆流電流を完全に止めることは非常に難しいという問題があった。
【００１０】
本発明は、上記課題に対して遅延時間の影響を減らし、安定して逆流電流を止めることが出来る降圧型ＤＣＤＣコンバータの電源システムを提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の高効率な電源システムは、ＰＤＡや携帯端末など、電源としてバッテリーを使用する機器において、軽負荷時にはＰＭＯＳ−ＦＥＴのみがスイッチング動作を行う非同期モードで動作し、負荷電流が増えた場合にはＰＭＯＳ／ＮＭＯＳ−ＦＥＴの双方がスイッチング動作を行うＰＷＭモードで動作することで、広い負荷電流範囲において高効率での電圧変換を行うものであり、尚且つ負荷電流量の検出にＰＭＯＳ−ＦＥＴの電圧降下を利用することにより、検出コンパレータの動作遅延の影響を減らし、常に安定して逆流電流を防止することが出来る降圧型ＤＣＤＣコンバータの電源システムを提供することを特徴とする。
【発明の効果】
【００１２】
以上のように本発明によると、ＤＣＤＣコンバータの負荷電流をＰＭＯＳ−ＦＥＴのドレイン電圧から検出することにより、回路の動作遅延時間の影響をなくし、負荷電流に応じて精度よく動作モードを非同期／ＰＷＭと切り替えることが可能で、全負荷電流域において高い変換効率を実現することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態を図１、図２の図面に基づいて説明する。
【００１４】
図１に本発明のＤＣＤＣコンバータの動作切替システムを示す。
【００１５】
図１において、１は制御信号、２は制御信号に応じてＰＷＭ変調を行うＰＷＭコンパレータ、３はＰＭＯＳ−ＦＥＴのゲート制御信号と電圧検出コンパレータの出力信号を比較するＯＲ素子、４はＰＭＯＳ−ＦＥＴのドレイン電圧をモニターする電圧検出コンパレータ、５は電圧検出コンパレータの基準電圧源で、この基準電圧に対して、ＰＭＯＳ−ＦＥＴのドレイン電圧の方が低くなった場合、４の電圧検出コンパレータの出力がＨ→Ｌへ反転し、ＤＣＤＣコンバータの負荷電流が十分に増加したことを検出する。ＰＷＭコンパレータ出力と電圧検出コンパレータ出力が共にＬｏとなった場合、即ちＰＭＯＳ−ＦＥＴがオンの期間中に電圧検出コンパレータが負荷電流の増加を検出した場合には、６のＦＦ素子はリセットされ、ＦＦの出力はＨｉに設定される。この後ＰＷＭコンパレータ出力がＬ→Ｈに反転すると、ＰＭＯＳ−ＦＥＴはオフし、ＮＭＯＳ−ＦＥＴはオンすることが出来る。
【００１６】
この後、ＰＷＭコンパレータ出力がＨ→Ｌへ反転することで、ＮＭＯＳ−ＦＥＴはオフとなり、７のインバータ素子を介してＦＦへＣＬＫが入力されることにより、ＦＦの出力はＬｏに設定され、８のＡＮＤ素子へＬｏが入力されて、ＮＭＯＳ−ＦＥＴはオフの状態に固定される。
【００１７】
９は出力段のＰＭＯＳ−ＦＥＴ、１０は同じくＮＭＯＳ−ＦＥＴとそのボディダイオード、１１はコイル、１２はコンデンサ、１３はＤＣＤＣコンバータの出力、１４はコイルの入力電圧、１５はコイル電流、１６は電圧検出コンパレータ出力信号、１７はＦＦのリセット入力、１８はＦＦの出力信号、１９はＮＭＯＳ−ＦＥＴのゲート制御信号である。
【００１８】
ＤＣＤＣコンバータの負荷電流が少ない場合には、５の基準電圧に対して、９のＰＭＯＳ−ＦＥＴのドレイン電圧の方が高いため、４の電圧検出コンパレータの出力はＨを維持し、ＤＣＤＣコンバータの負荷電流が少ないことを検出する。９のＰＭＯＳ−ＦＥＴがオンする際に６のＦＦへＣＬＫが入力されるため、６のＦＦ出力は既にＬｏに固定されている。このため、２のＰＷＭコンパレータ出力がＬ→Ｈに反転すると、９のＰＭＯＳ−ＦＥＴはオフするが、１０のＮＭＯＳ−ＦＥＴはオンすることが出来ず、非同期モードでの動作となる。
【００１９】
図２はそれぞれの信号を示す。
【００２０】
図２において、（ａ）はコイル１１の入力側電圧波形でＰＭＯＳ−ＦＥＴがオンしている期間はＨｉ、ＮＭＯＳ−ＦＥＴがオンしている期間はＬｏを出力する。（ｂ）はコイルに流れる電流波形で、ＭＯＳ−ＦＥＴからコンデンサ側に流れる方向をプラスとする。（ｃ）は電圧検出コンパレータの出力波形で、基準電圧源よりもＰＭＯＳ−ＦＥＴのドレイン電圧の方が高い場合はＨｉを出力する。（ｄ）はＦＦのリセット信号で、Ｌｏ期間中はリセット、Ｈｉ期間中はリセット解除となる。（ｅ）はＦＦの出力信号、（ｆ）はＮＭＯＳ−ＦＥＴのゲート制御信号である。
【００２１】
図３はＤＣＤＣコンバータの効率特性の一例を示す。
【００２２】
図３において、（ａ）は非同期方式での効率特性、（ｂ）はＰＷＭ方式での効率特性、（ｃ）は本システムでの効率特性である。
【００２３】
以下、このＤＣＤＣコンバータの動作切替システムの動作を説明する。
【００２４】
図１のＤＣＤＣコンバータはＰＷＭコンパレータから出力段までの一例である。この形式のＤＣＤＣコンバータにおいては、ＮＭＯＳ−ＦＥＴ１０はオフさせた状態で、ＰＭＯＳ−ＦＥＴ９のみをスイッチング動作させた場合、ＮＭＯＳ−ＦＥＴのボディダイオードとＰＭＯＳ−ＦＥＴから電流供給が可能なため、非同期モードで動作可能である。また、ＰＭＯＳ−ＦＥＴ９とＮＭＯＳ−ＦＥＴ１０を交互にスイッチング動作させた場合には、ＰＷＭモードで動作する。
【００２５】
ＤＣＤＣコンバータを非同期モードで動作させた場合、低負荷状態ではほとんどスイッチング動作を行わないため、ＤＣＤＣコンバータ自体の動作電流は数〜数１０μＡまで減らすことが可能である。これにより、特に負荷電流が少ない場合に高い変換効率を実現できる。
【００２６】
また、ＤＣＤＣコンバータをＰＷＭモードで動作させた場合、常にスイッチング動作を行うため、ＤＣＤＣコンバータ自体の動作電流は数ｍＡ程度まで増加するが、これに対して負荷電流が十分多い場合には高い変換効率を実現できる。
【００２７】
通常、ＤＣＤＣ出力１３から外部に供給される負荷電流は、電源からＰＭＯＳ−ＦＥＴを介して供給される。このときＰＭＯＳ−ＦＥＴのオン抵抗成分により、流れる電流に比例してＰＭＯＳ−ＦＥＴのドレイン電圧が変化する。この電圧変化を電圧検出コンパレータ４で基準電圧源５と比較することにより、ＤＣＤＣ出力から供給される負荷電流が任意に設定した基準電流量に対して多いか少ないかを判別することが可能である。
【００２８】
負荷電流が十分に多い場合には、図２右側の（ａ），（ｂ）に示すコイルの電圧・電流波形から、コイル電流増加によりコイル入力部の電圧Ｈｉ期間中のＰＭＯＳ−ＦＥＴドレイン電圧が低下し基準電圧源により任意に設定されたスレッシュポイントを過ぎることで、（ｃ）の電圧検出コンパレータの出力がＬｏ→Ｈｉへ反転する。これにより、（ｄ）のＦＦがリセットされ（ｅ）のＦＦ出力がＬｏ→Ｈｉへ反転して（ｆ）に示すようにＰＷＭコンパレータからのＮＭＯＳ−ＦＥＴゲート制御信号によりＮＭＯＳ−ＦＥＴがオン／オフ制御され、ＰＷＭモードで動作する。
【００２９】
次に、負荷電流が少ない場合には、図２左側の（ａ），（ｂ）に示すコイルの電圧・電流波形から、コイル電流が増加しても、電圧Ｈｉ期間中のＰＭＯＳ−ＦＥＴドレイン電圧がスレッシュポイントを超えないため、（ｃ）の電圧検出コンパレータの出力はＨｉを維持する。このため、（ｄ）のＦＦはリセットされず、（ｅ）のＦＦ出力もＬｏを維持し、（ｆ）に示すようにＰＷＭコンパレータからのＮＭＯＳ−ＦＥＴゲート制御信号はＬｏ固定されてＮＭＯＳ−ＦＥＴはオフ状態となり、非同期モードで動作する。
【００３０】
従来例では、ＭＯＳ−ＦＥＴがオンしている期間中に逆流電流検出と、ＮＭＯＳ−ＦＥＴのターンオフ制御が必要なため、動作遅延時間により逆流電流が発生するが、本実施の形態ではＰＭＯＳ−ＦＥＴがオンしている期間中に負荷電流を検出して、ＮＭＯＳ−ＦＥＴの制御の有無を決定するため、動作遅延時間の影響はほぼ無視することができ、精度と高い変換効率を実現することができる。
【産業上の利用可能性】
【００３１】
以上のように本発明によると、ＤＣＤＣコンバータの負荷電流をＰＭＯＳ−ＦＥＴのドレイン電圧から検出することにより、回路の動作遅延時間の影響をなくし、負荷電流に応じて精度よく動作モードを非同期／ＰＷＭと切り替えることが可能で、全負荷電流域において高い変換効率を実現することができる。
【図面の簡単な説明】
【００３２】
【図１】本発明の高効率な電源システムの構成図
【図２】同実施の形態の各波形を示す図
【図３】実施の形態の変換効率波形を示す図
【図４】従来のＤＣＤＣコンバータの構成図
【図５】同実施の形態の各波形を示す図
【符号の説明】
【００３３】
１  制御信号
２  ＰＷＭコンパレータ
３  ＯＲ素子
４  電圧検出コンパレータ
５  基準電圧源
６  ＦＦ素子
７  インバータ素子
８  ＡＮＤ素子
９  出力段ＰＭＯＳ−ＦＥＴ
１０  出力段ＮＭＯＳ−ＦＥＴ
１１  コイル
１２  コンデンサ
１３  ＤＣＤＣ出力
１４  コイル入力電圧
１５  コイル電流
１６  電圧検出コンパレター出力
１７  ＦＦリセット信号
１８  ＦＦ出力信号
１９  ＮＭＯＳ−ＦＥＴゲート制御信号
２０  制御信号
２１  ＰＷＭコンパレータ
２２  出力段ＰＭＯＳ−ＦＥＴ
２３  出力段ＮＭＯＳ−ＦＥＴ
２４，２５  ＡＮＤ素子
２６  ＦＦ素子
２７  インバータ素子
２８  電圧検出コンパレータ
２９  基準電圧源
３０  コイル
３１  コンデンサ
３２  ＤＣＤＣ出力
３３  コイル入力電圧
３４  コイル電流
３５  ＦＦリセット信号
３６  ＦＦ出力信号
３７  ＰＭＯＳ−ＦＥＴゲート制御信号
３８  電圧検出コンパレータ出力
【図１】
2005253253.tif 000003
【図２】
2005253253.tif 000004
【図３】
2005253253.tif 000005
【図４】
2005253253.tif 000006
【図５】
2005253253.tif 000007