(57)【要約】【課題】それぞれ電源を異にする送信回路及び受信回路を有する信号伝送回路に関し、受信回路に電源ノイズが発生した状況においても、信号伝送を正常に行うことができるようにする。【解決手段】送信回路１０と受信回路１１との間に中継回路１２を介在させる。中継回路１２は並列接続されたバッファ回路３１、３２を有する。バッファ回路３１には、高電位側の電源電圧としてＶＤ１電源線１３を介してＶＤ１を供給し、低電位側の電源電圧としてＶＳ２電源線２３を介してＶＳ２を供給する。バッファ回路３２には、高電位側の電源電圧としてＶＤ２電源線２２を介してＶＤ２を供給し、低電位側の電源電圧としてＶＳ１電源線１４を介してＶＳ１を供給する。【選択図】          図１
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【特許請求の範囲】
【請求項１】
第１電源に接続された送信回路と第２電源に接続された受信回路を有する信号伝送回路であって、
前記第１電源の高電位側電圧と前記第２電源の低電位側電圧が供給される第１の閾値回路と、前記第２電源の高電位側電圧と前記第１電源の低電位側電圧が供給される第２の閾値回路を並列接続してなる中継回路が前記送信回路と前記受信回路との間に介在することを特徴とする信号伝送回路。
【請求項２】
前記第１の閾値回路は、その入力閾値を、（前記第１電源の高電位側電圧＋前記第２電源の低電位側電圧）／２より高い電位とし、
前記第２の閾値回路は、その入力閾値を、（前記第２電源の高電位側電圧＋前記第１電源の低電位側電圧）／２より低い電位としている
ことを特徴とする請求項１記載の信号伝送回路。
【請求項３】
前記第１の閾値回路は、そのＬレベル出力駆動能力を前記第２の閾値回路のＬレベル出力駆動能力よりも大きくし、前記第２の閾値回路は、そのＨレベル出力駆動能力を前記第１の閾値回路のＨレベル出力駆動能力よりも大きくしている
ことを特徴とする請求項１記載の信号伝送回路。
【請求項４】
前記第１、第２の閾値回路はＣＭＯＳインバータであることを特徴とする請求項１記載の信号伝送回路。
【請求項５】
第１電源に接続された外部送信回路の信号伝送先である第２電源に接続された受信回路を有する半導体装置であって、
前記第１電源の高電位側電圧と前記第２電源の低電位側電圧が供給される第１の閾値回路と、前記第２電源の高電位側電圧と前記第１電源の低電位側電圧が供給される第２の閾値回路とを並列接続してなる中継回路を前記受信回路の前段に有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれ異なる電源に接続された送信回路及び受信回路を有し、信号線を介して信号伝送を行う信号伝送回路、及び、このような信号伝送回路を構成する半導体装置に関する。
【背景技術】
【０００２】
近年、半導体集積回路の集積度向上に伴い、例えば、アナログ回路と、このアナログ回路からの出力信号を受ける大規模ロジック回路を同一チップに搭載する半導体製品の開発が行われているが、アナログ回路は電源ノイズに敏感であり、大規模ロジック回路は大きな電源ノイズを発生するものであることから、アナログ回路と大規模ロジック回路の電源を分離することが提案されている（特許文献１参照）。
【０００３】
このように、アナログ回路と大規模ロジック回路の電源を分離する場合には、大規模ロジック回路の電源ノイズがアナログ回路に影響を与えることを避けることができる。しかし、このようにする場合であっても、更に、大規模ロジック回路自体が、自己の発生する電源ノイズの影響を受けないで、アナログ回路からの信号の受信を安定的に行うことができるようにする工夫が必要となる。この工夫の１つとして、例えば、差動伝送回路で信号伝送を行う技術が提案されている（特許文献２参照）。
【０００４】
また、半導体装置（半導体製品）をボードに搭載する電子装置では、半導体装置の半導体チップ内の電源はパッケージ内の電源線のインダクタンスの影響によりボードの電源よりもノイズが大きい。このような電子装置では、半導体チップ内の電源とボードの電源とは電源ノイズによる変動が異なる電源となるが、このような場合においても、半導体製品が自己の発生するノイズの影響を受けないで、ボードの信号線から与えられる信号の受信を安定的に行うことができるようにする工夫が必要となる。
【０００５】
図２５は従来の信号伝送回路の一例の要部を示す回路図である。図２５中、１は送信回路、２は受信回路、３は送信回路１と受信回路２とを結ぶ信号線である。送信回路１において、４、５は送信回路１の電源線であり、４は高電位側の電源電圧ＶＤ１を供給するＶＤ１電源線、５は低電位側の電源電圧ＶＳ１を供給するＶＳ１電源線である。
【０００６】
６は出力回路を構成するバッファ回路であり、高電位側の電源電圧としてＶＤ１電源線４を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ１電源線５を介してＶＳ１が供給される。図２６（Ａ）はバッファ回路６の伝達特性を示しており、バッファ回路６は、入力閾値Ｖt６を（ＶＤ１＋ＶＳ１）／２としている。
【０００７】
また、受信回路２において、７、８は受信回路２の電源線であり、７は高電位側の電源電圧ＶＤ２を供給するＶＤ２電源線、８は低電位側の電源電圧ＶＳ２を供給するＶＳ２電源線である。
【０００８】
９は入力回路を構成するバッファ回路であり、高電位側の電源電圧としてＶＤ２電源線７を介してＶＤ２が供給され、低電位側の電源電圧としてＶＳ２電源線８を介してＶＳ２が供給される。図２６（Ｂ）はバッファ回路９の伝達特性を示しており、バッファ回路９は、入力閾値Ｖt９を（ＶＤ２＋ＶＳ２）／２としている。
【０００９】
図２７は図２５に示す従来の信号伝送回路の伝達特性の模式図であり、電源ノイズが無い場合のＶＤ１、ＶＤ２が１.２Ｖ、ＶＳ１、ＶＳ２が０Ｖの場合である。したがって、また、Ｖt６＝Ｖt９＝０.６Ｖの場合である。
【００１０】
図２７において、Ｎ１はバッファ回路６の入力端、Ｎ２はバッファ回路６の出力端、Ｎ３はバッファ回路９の出力端を示す符号であり、（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）はそれぞれバッファ回路６の入力端Ｎ１の電位が１.２Ｖ（Ｈ［高］レベル）の場合、０.７Ｖ（Ｈレベル）の場合、０.５Ｖ（Ｌ［低］レベル）の場合、０Ｖ（Ｌレベル）の場合を示している。
【００１１】
即ち、電源ノイズが無い場合には、バッファ回路６の入力端Ｎ１の電位＝Ｈレベルであれば、バッファ回路６の出力端Ｎ２の電位＝Ｈレベル（１.２Ｖ）、バッファ回路９の出力端Ｎ３の電位＝Ｈレベル（１.２Ｖ）となり、バッファ回路６の入力端Ｎ１の電位＝Ｌレベルであれば、バッファ回路６の出力端Ｎ２の電位＝Ｌレベル（０Ｖ）、バッファ回路９の出力端Ｎ３の電位＝Ｌレベル（０Ｖ）となり、安定した信号伝送を行うことができる。
【特許文献１】特開２００１−９４０５０号公報
【特許文献２】特開平１１−２５１４４８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
図２８は図２５に示す従来の信号伝送回路においてＨレベル信号を伝送中に発生する問題点を説明するための図である。図２８（Ａ）は図２５に示す従来の信号伝送回路の伝達特性、図２８（Ｂ）は受信回路２の電源電圧ＶＤ２、ＶＳ２及びバッファ回路９の出力端Ｎ３の電位を示しており、受信回路２のＶＤ２電源線７及びＶＳ２電源線８に０.７Ｖの三角波ノイズＰＮが重畳された場合を例にしている。
【００１３】
即ち、受信回路２のＶＤ２電源線７及びＶＳ２電源線８に、例えば、０.７Ｖの三角波ノイズＰＮが重畳されると、バッファ回路９の入力閾値Ｖt９は、一時的に、（１.９Ｖ＋０.７Ｖ）／２＝１.３Ｖに上昇してしまう。この結果、バッファ回路６の入力端Ｎ１の電位＝１.２Ｖ(Ｈレベル)、バッファ回路６の出力端Ｎ２の電位＝１.２Ｖ（Ｈレベル）であったとしても、バッファ回路９の出力端Ｎ３の電位は、瞬間的に０.７Ｖとなり、受信回路２ではＬレベルと認識されてしまい、誤動作を招くことになる。
【００１４】
図２９は図２５に示す従来の信号伝送回路においてＬレベル信号を伝送中に発生する問題点を説明するための図である。図２９（Ａ）は図２５に示す従来の信号伝送回路の伝達特性、図２９（Ｂ）は受信回路２の電源電圧ＶＤ２、ＶＳ２及びバッファ回路９の出力端Ｎ３の電位を示しており、受信回路２のＶＤ２電源線７及びＶＳ２電源線８に−０.７Ｖの三角波ノイズＭＮが重畳された場合を例にしている。
【００１５】
即ち、受信回路２のＶＤ２電源線７及びＶＳ２電源線８に、例えば、−０.７Ｖの三角波ノイズＭＮが重畳されると、バッファ回路９の入力閾値Ｖt９は、一時的に、（０.５Ｖ−０.７Ｖ）／２＝−０.１Ｖに下降してしまう。この結果、バッファ回路６の入力端Ｎ１の電位＝０Ｖ(Ｌレベル)、バッファ回路６の出力端Ｎ２の電位＝０Ｖ（Ｌレベル）であったとしても、バッファ回路９の出力端Ｎ３の電位は、瞬間的に０.５Ｖになり、受信回路２ではＨレベルと認識されてしまい、誤動作を招くことになる。
【００１６】
なお、Ｈレベル信号伝送中にＶＤ２電源線７及びＶＳ２電源線８に、例えば、−０.７Ｖの三角波ノイズが重畳されたとしても、Ｈレベル信号の伝送に何ら問題は発生しない。また、Ｌレベル信号伝送中にＶＤ２電源線７及びＶＳ２電源線８に、例えば、０.７Ｖの三角波ノイズが重畳されたとしても、Ｌレベル信号の伝送に何ら問題は発生しない。
【００１７】
また、特許文献２が示すように、電源ノイズの影響を回避するために差動伝送回路で信号伝送を行うようにする場合には、受信回路の低電位側の電源電圧が差動信号のクロスポイント電位よりも高い場合、あるいは、受信回路の高電位側の電源電圧が差動信号のクロスポイント電位よりも低い場合に、正しく信号を伝送することができないという問題点があると共に、差動伝送回路の受信回路は定常的に電流を流す必要があることから、消費電力が大きくなってしまうという問題点がある。
【００１８】
本発明は、かかる点に鑑み、受信回路に電源ノイズが発生した状況においても、信号伝送を安定的に行うことができるようにした信号伝送回路、及び、このような信号伝送回路を構成することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
本発明の信号伝送回路は、第１電源に接続された送信回路と第２電源に接続された受信回路を有する信号伝送回路であって、第１電源の高電位側電圧と第２電源の低電位側電圧が供給される第１の閾値回路と、第２電源の高電位側電圧と第１電源の低電位側電圧が供給される第２の閾値回路を並列接続してなる中継回路が送信回路と受信回路との間に介在するというものである。
【００２０】
本発明の半導体装置は、第１電源に接続された外部送信回路の信号伝送先である第２電源に接続された受信回路を有する半導体装置であって、第１電源の高電位側電圧と第２電源の低電位側電圧が供給される第１の閾値回路と、第２電源の高電位側電圧と第１電源の低電位側電圧が供給される第２の閾値回路とを並列接続してなる中継回路を受信回路の前段に有するというものである。
【発明の効果】
【００２１】
本発明の信号伝送回路においては、Ｈレベル信号を伝送中に第２電源の高電位側電圧及び低電位側電圧に正のノイズが重畳した場合、第２の閾値回路では、低電位側電圧は上昇せず、高電位側電圧が上昇するので、中継回路は、受信回路にとってＨレベルとなる信号を出力することができる。
【００２２】
また、Ｌレベル信号を伝送中に第２の高電位側電圧及び低電位側電圧に負のノイズが重畳した場合、第１の閾値回路では、高電位側電圧は下降せず、低電位側電圧が下降するので、中継回路は、受信回路にとってＬレベルとなる信号を出力することができる。
【００２３】
したがって、本発明の信号伝送回路によれば、受信回路に電源ノイズが発生した状況においても、信号伝送を安定的に行うことができる。
【００２４】
本発明の半導体装置によれば、Ｈレベル信号を受信中に第２電源の高電位側電圧及び低電位側電圧に正のノイズが重畳した場合、第２の閾値回路では、低電位側電圧は上昇せず、高電位側電圧が上昇するので、中継回路は、受信回路にとってＨレベルとなる信号を出力することができる。
【００２５】
また、Ｌレベル信号を受信中に第２電源の高電位側電圧及び低電位側電圧に負のノイズが重畳した場合、第１の閾値回路では、高電位側電圧は下降せず、低電位側電圧が下降するので、中継回路は、受信回路にとってＬレベルとなる信号を出力することができる。
【００２６】
したがって、本発明の半導体装置によれば、受信回路に電源ノイズが発生した状況においても、信号伝送を安定的に行うことができる。
【発明を実施するための最良の形態】
【００２７】
（本発明の信号伝送回路の第１実施形態）
図１は本発明の信号伝送回路の第１実施形態の要部を示す回路図である。図１中、１０は送信回路、１１は受信回路、１２は中継回路であり、本発明の信号伝送回路の第１実施形態は、送信回路１０の出力信号を中継回路１２を介して受信回路１１に伝送するというものである。
【００２８】
送信回路１０において、１３、１４は送信回路１０の電源線であり、１３は高電位側の電源電圧ＶＤ１を供給するＶＤ１電源線、１４は低電位側の電源電圧ＶＳ１を供給するＶＳ１電源線である。１５は出力回路を構成する閾値回路であるバッファ回路であり、高電位側の電源電圧としてＶＤ１電源線１３を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ１電源線１４を介してＶＳ１が供給される。
【００２９】
バッファ回路１５は、ＣＭＯＳインバータ１６、１７を縦列接続して構成されており、１８、１９はプルアップ素子をなすＰＭＯＳトランジスタ、２０、２１はプルダウン素子をなすＮＭＯＳトランジスタである。図２（Ａ）はバッファ回路１５の伝達特性を示しており、バッファ回路１５は、ＣＭＯＳインバータ１６、１７のプルアップ駆動能力とプルダウン駆動能力を同一とし、入力閾値Ｖt１５を（ＶＤ１＋ＶＳ１）／２としている。
【００３０】
受信回路１１において、２２、２３は受信回路１１の電源線であり、２２は高電位側の電源電圧ＶＤ２を供給するＶＤ２電源線、２３は低電位側の電源電圧ＶＳ２を供給するＶＳ２電源線である。２４は入力回路を構成する閾値回路であるバッファ回路であり、高電位側の電源電圧としてＶＤ２電源線２２を介してＶＤ２が供給され、低電位側の電源電圧としてＶＳ２電源線２３を介してＶＳ２が供給される。
【００３１】
バッファ回路２４は、ＣＭＯＳインバータ２５、２６を縦列接続して構成されており、２７、２８はプルアップ素子をなすＰＭＯＳトランジスタ、２９、３０はプルダウン素子をなすＮＭＯＳトランジスタである。図２（Ｂ）はバッファ回路２４の伝達特性を示しており、バッファ回路２４は、ＣＭＯＳインバータ２５、２６のプルアップ駆動能力とプルダウン駆動能力を同一とし、入力閾値Ｖt２４を（ＶＤ２＋ＶＳ２）／２としている。
【００３２】
中継回路１２において、３１、３２は入力端及び出力端をそれぞれ短絡して並列接続された閾値回路であるバッファ回路である。但し、バッファ回路３１には、高電位側の電源電圧としてＶＤ１電源線１３を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ２電源線２３を介してＶＳ２が供給され、バッファ回路３２には、高電位側の電源電圧としてＶＤ２電源線２２を介してＶＤ２が供給され、低電位側の電源電圧としてＶＳ１電源線１４を介してＶＳ１が供給される。
【００３３】
バッファ回路３１は、ＣＭＯＳインバータ３３、３４を縦列接続して構成されており、３５、３６はプルアップ素子をなすＰＭＯＳトランジスタ、３７、３８はプルダウン素子をなすＮＭＯＳトランジスタである。図２（Ｃ）はバッファ回路３１の伝達特性を示しており、バッファ回路３１は、ＣＭＯＳインバータ３３、３４のプルアップ駆動能力とプルダウン駆動能力を同一とし、入力閾値Ｖt３１を（ＶＤ１＋ＶＳ２）／２としている。
【００３４】
バッファ回路３２は、ＣＭＯＳインバータ３９、４０を縦列接続して構成されており、４１、４２はプルアップ素子をなすＰＭＯＳトランジスタ、４３、４４はプルダウン素子をなすＮＭＯＳトランジスタである。図２（Ｄ）はバッファ回路３２の伝達特性を示しており、バッファ回路３２は、ＣＭＯＳインバータ３９、４０のプルアップ駆動能力とプルダウン駆動能力を同一とし、入力閾値Ｖt３２を（ＶＤ２＋ＶＳ１）／２としている。なお、ＣＭＯＳインバータ３４、４０は、プルアップ駆動能力及びプルダウン駆動能力をそれぞれ同一とされている。
【００３５】
図３〜図６は本発明の信号伝送回路の第１実施形態の動作を説明するための図であり、電源ノイズが無い場合のＶＤ１、ＶＤ２が１.２Ｖ、ＶＳ１、ＶＳ２が０Ｖの場合である。したがって、また、Ｖt１５＝Ｖt３１＝Ｖt３２＝Ｖt２４＝０.６Ｖの場合である。なお、Ｎ４はバッファ回路１５の入力端、Ｎ５はバッファ回路１５の出力端、Ｎ６は中継回路１２の出力端、Ｎ７はバッファ回路２４の出力端の符号である。
【００３６】
図３はＨレベル信号を伝送中に電源ノイズが発生しなかった場合を説明するための図であり、図３（Ａ）は本発明の信号伝送回路の第１実施形態の伝達特性、図３（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示している。
【００３７】
即ち、Ｈレベル信号を伝送する場合において、電源ノイズが無い場合には、バッファ回路１５の入力端Ｎ４の電位＝Ｈレベルであれば、バッファ回路１５の出力端Ｎ５の電位＝Ｈレベル（１.２Ｖ）、中継回路１２の出力端Ｎ６の電位＝Ｈレベル（１.２Ｖ）、バッファ回路２４の出力端Ｎ７の電位＝Ｈレベル（１.２Ｖ）となり、Ｈレベル信号の安定した伝送を行うことができる。
【００３８】
図４はＬレベル信号を伝送中に電源ノイズが発生しなかった場合を説明するための図であり、図４（Ａ）は本発明の信号伝送回路の第１実施形態の伝達特性、図４（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示している。
【００３９】
即ち、Ｌレベル信号を伝送する場合において、電源ノイズが無い場合には、バッファ回路１５の入力端Ｎ４の電位＝Ｌレベルであれば、バッファ回路１５の出力端Ｎ５の電位＝Ｌレベル（０Ｖ）、中継回路１２の出力端Ｎ６の電位＝Ｌレベル（０Ｖ）、バッファ回路２４の出力端Ｎ７の電位＝Ｌレベル（０Ｖ）となり、Ｌレベル信号の安定した伝送を行うことができる。
【００４０】
図５はＨレベル信号を伝送中に電源ノイズが発生した場合を説明するための図である。図５（Ａ）は本発明の信号伝送回路の第１実施形態の伝達特性、図５（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示しており、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に０.７Ｖの三角波ノイズＰＮが重畳された場合を例にしている。
【００４１】
即ち、Ｈレベル信号伝送中に、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、０.７Ｖの三角波ノイズＰＮが重畳されると、バッファ回路２４の入力閾値Ｖt２４は、一時的に、（１.９Ｖ＋０.７Ｖ）／２＝１.３Ｖに上昇してしまう。しかし、バッファ回路３２の入力閾値Ｖt３２は、一時的に、（１.９Ｖ＋０Ｖ）／２＝０.９５Ｖに上昇するのみである。
【００４２】
この結果、バッファ回路３１は中継回路１２の出力端Ｎ６の電位を１.２Ｖに引き上げようとし、バッファ回路３２は中継回路１２の出力端Ｎ６の電位を１.９Ｖに引き上げようとするが、バッファ回路３１、３２はプルアップ駆動能力を同一とするので、中継回路１２の出力端Ｎ６電位は、(１.２Ｖ＋１.９Ｖ)／２＝１.５５Ｖとなり、バッファ回路２４の出力端Ｎ７の電位は１.９Ｖとなる。これは、受信回路１１ではＨレベルと認識される。
【００４３】
したがって、本発明の信号伝送回路の第１実施形態によれば、Ｈレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、たとえ、０.７Ｖの三角波ノイズＰＮが重畳されたとしても、Ｈレベル信号を安定的に伝送することができる。
【００４４】
図６はＬレベル信号を伝送中に電源ノイズが発生した場合を説明するための図である。図６（Ａ）は本発明の信号伝送回路の第１実施形態の伝達特性、図６（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示しており、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に−０.７Ｖの三角波ノイズＭＮが重畳された場合を例にしている。
【００４５】
即ち、Ｌレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、−０.７Ｖの三角波ノイズが重畳されると、バッファ回路２４の入力閾値Ｖt２４は、一時的に、（０.５Ｖ−０.７Ｖ）／２＝−０.１Ｖに下降してしまう。しかし、バッファ回路３１の入力閾値Ｖt３１は、一時的に、（１.２Ｖ−０.７Ｖ）／２＝０.２５Ｖに下降するのみである。
【００４６】
この結果、バッファ回路３２は中継回路１２の出力端Ｎ６の電位を０Ｖに引き下げようとし、バッファ回路３２は中継回路１２の出力端Ｎ６の電位を−０.７Ｖに引き下げようとするが、バッファ回路３１、３２はプルダウン駆動能力を同一とするので、中継回路１２の出力端Ｎ６の電位は（０Ｖ−０.７Ｖ）／２＝−０.３５Ｖとなり、バッファ回路２４の出力端Ｎ７の電位は−０.７Ｖとなる。これは、受信回路１１ではＬレベルと認識される。
【００４７】
したがって、本発明の信号伝送回路の第１実施形態によれば、Ｌレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、たとえ、−０.７Ｖの三角波ノイズＭＮが重畳されたとしても、Ｌレベル信号を安定的に伝送することができる。
【００４８】
なお、Ｈレベル信号の伝送中に、ＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、−０.７Ｖの三角波ノイズが重畳されたとしても、Ｈレベル信号の伝送に何ら問題は発生しない。また、Ｌレベル信号の伝送中に、ＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、０.７Ｖの三角波ノイズが重畳されたとしても、Ｌレベル信号の伝送に何ら問題は発生しない。
【００４９】
以上のように、本発明の信号伝送回路の第１実施形態によれば、送信回路１０と受信回路１１との間に中継回路１２を介在させているので、受信回路１１に電源ノイズが発生した状況においても、信号伝送を安定的に行うことができる。
【００５０】
（本発明の信号伝送回路の第２実施形態）
図７は本発明の信号伝送回路の第２実施形態の要部を示す回路図である。本発明の信号伝送回路の第２実施形態は、図１に示す本発明の信号伝送回路の第１実施形態が備える中継回路１２と回路構成の異なる中継回路４５を設け、その他については、図１に示す信号伝送回路の第１実施形態と同様に構成したものである。
【００５１】
中継回路４５において、４６、４７は入力端及び出力端をそれぞれ短絡して並列接続された閾値回路であるバッファ回路である。但し、バッファ回路４６には、高電位側の電源電圧としてＶＤ１電源線１３を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ２電源線２３を介してＶＳ２が供給され、バッファ回路４７には、高電位側の電源電圧としてＶＤ２電源線２２を介してＶＤ２が供給され、低電位側の電源電圧としてＶＳ１電源線１４を介してＶＳ１が供給される。
【００５２】
バッファ回路４６は、ＣＭＯＳインバータ４８、４９を縦列接続して構成されており、５０〜５２はプルアップ素子をなすＰＭＯＳトランジスタ、５３〜５５はプルダウン素子をなすＮＭＯＳトランジスタである。図８（Ａ）はバッファ回路４６の伝達特性を示しており、ＣＭＯＳインバータ４８は、プルアップ駆動能力をプルダウン駆動能力より大きくし、バッファ回路４６は、入力閾値Ｖt４６を（ＶＤ１＋ＶＳ２）／２よりも高い電位としている。
【００５３】
バッファ回路４７は、ＣＭＯＳインバータ５６、５７を縦列接続して構成されており、５８〜６０はプルアップ素子をなすＰＭＯＳトランジスタ、６１〜６３はプルダウン素子をなすＮＭＯＳトランジスタである。図８（Ｂ）はバッファ回路４７の伝達特性を示しており、ＣＭＯＳインバータ５６は、プルダウン駆動能力をプルアップ駆動能力より大きくし、バッファ回路４７は、入力閾値Ｖt４７を（ＶＤ２＋ＶＳ１）／２よりも低い電位としている。
【００５４】
また、ＣＭＯＳインバータ４９のプルダウン駆動能力はＣＭＯＳインバータ５７よりも大きくされている。この結果、バッファ回路４６のＬレベル出力駆動能力はバッファ回路４７よりも大きくなっている。即ち、バッファ回路４６は、Ｌレベル出力時（ＶＳ２出力時）の出力インピーダンスをバッファ回路４７のＬレベル出力時（ＶＳ１出力時）の出力インピーダンスよりも小さくされている。
【００５５】
また、ＣＭＯＳインバータ５７のプルアップ駆動能力はＣＭＯＳインバータ４９よりも大きくされている。この結果、バッファ回路４７のＨレベル出力駆動能力はバッファ回路４６よりも大きくなっている。即ち、バッファ回路４７は、Ｈレベル出力時（ＶＤ２出力時）の出力インピーダンスをバッファ回路４６のＨレベル出力時（ＶＤ１出力時）の出力インピーダンスよりも小さくされている。
【００５６】
図９〜図１２は本発明の信号伝送回路の第２実施形態の動作を説明するための図であり、電源ノイズが無い場合のＶＤ１、ＶＤ２が１.２Ｖ、ＶＳ１、ＶＳ２が０Ｖの場合である。したがって、また、Ｖt１５＝＝Ｖt２４＝０.６Ｖ、Ｖt４６は０.６Ｖよりも高い電位、Ｖt４７は０.６Ｖよりも低い電位の場合である。なお、Ｎ４はバッファ回路１５の入力端、Ｎ５はバッファ回路１５の出力端、Ｎ６は中継回路４５の出力端、Ｎ７はバッファ回路２４の出力端の符号である。
【００５７】
図９はＨレベル信号を伝送中に電源ノイズが発生しなかった場合を説明するための図であり、図９（Ａ）は本発明の信号伝送回路の第２実施形態の伝達特性、図９（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示している。
【００５８】
即ち、Ｈレベル信号を伝送する場合において、電源ノイズが無い場合には、バッファ回路１５の入力端Ｎ４の電位＝Ｈレベルであれば、バッファ回路１５の出力端Ｎ５の電位＝Ｈレベル（１.２Ｖ）、中継回路４５の出力端Ｎ６の電位＝Ｈレベル（１.２Ｖ）、バッファ回路２４の出力端Ｎ７の電位＝Ｈレベル（１.２Ｖ）となり、Ｈレベル信号の安定した伝送を行うことができる。
【００５９】
図１０はＬレベル信号を伝送中に電源ノイズが発生しなかった場合を説明するための図であり、図１０（Ａ）は本発明の信号伝送回路の第２実施形態の伝達特性、図１０（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示している。
【００６０】
即ち、Ｌレベル信号を伝送する場合において、電源ノイズが無い場合には、バッファ回路１５の入力端Ｎ４の電位＝Ｌレベルであれば、バッファ回路１５の出力端Ｎ５の電位＝Ｌレベル（０Ｖ）、中継回路４５の出力端Ｎ６の電位＝Ｌレベル（０Ｖ）、バッファ回路２４の出力端Ｎ７の電位＝Ｌレベル（０Ｖ）となり、Ｌレベル信号の安定した伝送を行うことができる。
【００６１】
図１１はＨレベル信号を伝送中に電源ノイズが発生した場合を説明するための図である。図１１（Ａ）は本発明の信号伝送回路の第２実施形態の伝達特性、図１１（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示しており、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に０.７Ｖの三角波ノイズＰＮが重畳された場合を例にしている。
【００６２】
即ち、Ｈレベル信号を伝送中に、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、０.７Ｖの三角波ノイズＰＮが重畳されると、バッファ回路２４の入力閾値Ｖt２４は、一時的に、（１.９Ｖ＋０.７Ｖ）／２＝１.３Ｖに上昇してしまう。しかし、バッファ回路４７の入力閾値Ｖt４７は、一時的に、（１.９Ｖ＋０Ｖ）／２＝０.９５Ｖよりも低い電位に上昇するのみである。
【００６３】
この結果、バッファ回路４７は中継回路４５の出力端Ｎ６の電位を１.２Ｖに引き上げようとし、バッファ回路４６は中継回路４５の出力端Ｎ６の電位を１.９Ｖに引き上げようとするが、バッファ回路４７のＨレベル出力駆動能力はバッファ回路４６よりも大きいので、中継回路１２の出力端Ｎ６電位は、(１.２Ｖ＋１.９Ｖ)／２＝１.５５Ｖよりも高い電位となり、バッファ回路２４の出力端Ｎ７の電位は１.９Ｖとなる。これは、受信回路１１ではＨレベルと認識される。
【００６４】
したがって、本発明の信号伝送回路の第２実施形態によれば、Ｈレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、たとえ０.７Ｖの三角波ノイズが重畳されたとしても、Ｈレベル信号を安定的に伝送することができる。
【００６５】
図１２はＬレベル信号を伝送中に電源ノイズが発生した場合を説明するための図である。図１２（Ａ）は本発明の信号伝送回路の第２実施形態の伝達特性、図１２（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示しており、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に−０.７Ｖの三角波ノイズＭＮが重畳された場合を示している。
【００６６】
即ち、Ｌレベル信号を伝送中に、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、−０.７Ｖの三角波ノイズが重畳されると、バッファ回路２４の入力閾値Ｖt２４は、一時的に、（０.５Ｖ−０.７Ｖ）／２＝−０.１Ｖに下降してしまう。しかし、バッファ回路４６の入力閾値Ｖt４６は、一時的に、（１.２Ｖ−０.７Ｖ）／２＝０.２５Ｖよりも高い電位に下降するのみである。
【００６７】
この結果、バッファ回路４６は中継回路４５の出力端Ｎ６の電位を−０.７Ｖに引き下げようとし、バッファ回路４７は中継回路４５の出力端Ｎ６の電位を０Ｖに引き下げようとするが、バッファ回路４６のＬレベル出力駆動能力はバッファ回路４７よりも大きいので、中継回路４５の出力端Ｎ６電位は、（−０.７Ｖ＋０Ｖ）／２＝−０.３５Ｖよりも低い電位となり、バッファ回路２４の出力端Ｎ７の電位は−０.７Ｖとなる。これは、受信回路１１ではＬレベルと認識される。
【００６８】
したがって、本発明の信号伝送回路の第２実施形態によれば、Ｌレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、たとえ−０.７Ｖの三角波ノイズＭＮが重畳されたとしても、Ｌレベル信号を安定的に伝送することができる。
【００６９】
なお、Ｈレベル信号の伝送中に、ＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、−０.７Ｖの三角波ノイズが重畳されたとしても、Ｈレベル信号の伝送に何ら問題は発生しない。また、Ｌレベル信号の伝送中に、ＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、０.７Ｖの三角波ノイズが重畳されたとしても、Ｌレベル信号の伝送に何ら問題は発生しない。
【００７０】
以上のように、本発明の信号伝送回路の第２実施形態によれば、送信回路１０と受信回路１１との間に中継回路４５を介在させているので、受信回路１１に電源ノイズが発生した状況においても、信号伝送を安定的に行うことができる。
【００７１】
特に、本発明の信号伝送回路の第２実施形態によれば、バッファ回路４６の入力閾値Ｖt４６を（ＶＤ１＋ＶＳ２）／２よりも高い電位とし、バッファ回路４７の入力閾値Ｖt４７を（ＶＤ２＋ＶＳ１）／２よりも低い電位としている。また、バッファ回路４６のＬレベル出力駆動能力をバッファ回路４７よりも大きくし、バッファ回路４７のＨレベル出力駆動能力をバッファ回路４６よりも大きくしている。したがって、本発明の信号伝送回路の第１実施形態の場合よりも大きな電源ノイズに対しても信号伝送を安定的に行うことができる。
【００７２】
なお、バッファ回路４６の入力閾値Ｖt４６を（ＶＤ１＋ＶＳ２）／２よりも高い電位とし、バッファ回路４７の入力閾値Ｖt４７を（ＶＤ２＋ＶＳ１）／２よりも低い電位とするが、バッファ回路４６、４７のＬレベル出力駆動能力及びＨレベル出力駆動能力を同一としても良い。
【００７３】
また、バッファ回路４６のＬレベル出力駆動能力をバッファ回路４７よりも大きくし、バッファ回路４７のＨレベル出力駆動能力をバッファ回路４６よりも大きくするが、バッファ回路４６の入力閾値Ｖt４６を（ＶＤ１＋ＶＳ２）／２とし、バッファ回路４７の入力閾値Ｖt４７を（ＶＤ２＋ＶＳ１）／２としても良い。
【００７４】
（本発明の信号伝送回路の第３実施形態）
図１３は本発明の信号伝送回路の第３実施形態の要部を示す回路図である。本発明の信号伝送回路の第３実施形態は、図１が示す送信回路１０及び中継回路１２と回路構成の異なる送信回路６４及び中継回路６５を設け、その他については、図１に示す本発明の信号伝送回路の第１実施形態と同様に構成したものである。
【００７５】
送信回路６４が図１に示す送信回路１０と異なる点は、出力回路として、バッファ回路１５の代わりにＣＭＯＳインバータ６６を設けている点である。ＣＭＯＳインバータ６６には、高電位側の電源電圧としてＶＤ１電源線１３を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ１電源線１４を介してＶＳ１が供給される。
【００７６】
ＣＭＯＳインバータ６６において、６７はプルアップ素子をなすＰＭＯＳトランジスタ、６８はプルダウン素子をなすＮＭＯＳトランジスタである。ＣＭＯＳインバータ６６は、プルアップ駆動能力及びプルダウン駆動能力を同一とし、入力閾値Ｖt６６を（ＶＤ１＋ＶＳ１）／２としている。
【００７７】
中継回路６５において、６９、７０は入力端及び出力端をそれぞれ短絡して並列接続された閾値回路であるＣＭＯＳインバータである。但し、ＣＭＯＳインバータ６９には、高電位側の電源電圧としてＶＤ１電源線１３を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ２電源線２３を介してＶＳ２が供給され、ＣＭＯＳインバータ７０には、高電位側の電源電圧としてＶＤ２電源線２２を介してＶＤ２が供給され、低電位側の電源電圧としてＶＳ１電源線１４を介してＶＳ１が供給される。
【００７８】
ＣＭＯＳインバータ６９において、７１はプルアップ素子をなすＰＭＯＳトランジスタ、７２はプルダウン素子をなすＮＭＯＳトランジスタである。ＣＭＯＳインバータ６９は、プルアップ駆動能力及びプルダウン駆動能力を同一とし、入力閾値Ｖt６９を（ＶＤ１＋ＶＳ２）／２としている。
【００７９】
ＣＭＯＳインバータ７０において、７３はプルアップ素子をなすＰＭＯＳトランジスタ、７４はプルダウン素子をなすＮＭＯＳトランジスタである。ＣＭＯＳインバータ７０は、プルアップ駆動能力及びプルダウン駆動能力を同一とし、入力閾値Ｖt７０を（ＶＤ２＋ＶＳ１）／２としている。
【００８０】
図１４〜図１７は本発明の信号伝送回路の第３実施形態の動作を説明するための図であり、電源ノイズが無い場合のＶＤ１、ＶＤ２が１.２Ｖ、ＶＳ１、ＶＳ２が０Ｖの場合である。したがって、また、Ｖt１５＝Ｖt６９＝Ｖt７０＝Ｖt２４＝０.６Ｖの場合である。なお、Ｎ４はＣＭＯＳインバータ６６の入力端、Ｎ５はＣＭＯＳインバータ６６の出力端、Ｎ６は中継回路６５の出力端、Ｎ７はバッファ回路２４の出力端の符号である。
【００８１】
図１４はＨレベル信号を伝送中に電源ノイズが発生しなかった場合を説明するための図であり、図１４（Ａ）は本発明の信号伝送回路の第３実施形態の伝達特性、図１４（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示している。
【００８２】
即ち、Ｈレベル信号を伝送する場合において、電源ノイズが無い場合には、ＣＭＯＳインバータ６６の入力端Ｎ４の電位＝Ｈレベルであれば、ＣＭＯＳインバータ６６の出力端Ｎ５の電位＝Ｌレベル（０Ｖ）、中継回路６５の出力端Ｎ６の電位＝Ｈレベル（１.２Ｖ）、バッファ回路２４の出力端Ｎ７の電位＝Ｈレベル（１.２Ｖ）となり、Ｈレベル信号の安定した伝送を行うことができる。
【００８３】
図１５はＬレベル信号を伝送中に電源ノイズが発生しなかった場合を説明するための図であり、図１５（Ａ）は本発明の信号伝送回路の第３実施形態の伝達特性、図１５（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示している。
【００８４】
即ち、Ｌレベル信号を伝送する場合において、電源ノイズが無い場合には、ＣＭＯＳインバータ６６の入力端Ｎ４の電位＝Ｌレベルであれば、ＣＭＯＳインバータ６６の出力端Ｎ５の電位＝Ｈレベル（１.２Ｖ）、中継回路６５の出力端Ｎ６の電位＝Ｌレベル（０Ｖ）、バッファ回路２４の出力端Ｎ７の電位＝Ｌレベル（０Ｖ）となり、Ｌレベル信号の安定した伝送を行うことができる。
【００８５】
図１６はＨレベル信号を伝送中に電源ノイズが発生した場合を説明するための図である。図１６（Ａ）は本発明の信号伝送回路の第３実施形態の伝達特性、図１６（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示しており、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に０.７Ｖの三角波ノイズＰＮが重畳された場合を例にしている。
【００８６】
即ち、Ｈレベル信号を伝送中に、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、０.７Ｖの三角波ノイズＰＮが重畳されると、バッファ回路２４の入力閾値Ｖt２４は、一時的に、（１.９Ｖ＋０.７Ｖ）／２＝１.３Ｖに上昇してしまう。しかし、ＣＭＯＳインバータ７０の入力閾値Ｖt７０は、一時的に、（１.９Ｖ＋０Ｖ）／２＝０.９５Ｖに上昇するのみである。
【００８７】
この結果、ＣＭＯＳインバータ６９は中継回路６５の出力端Ｎ６の電位を１.２Ｖに引き上げようとし、ＣＭＯＳインバータ７０は中継回路６５の出力端Ｎ６の電位を１.９Ｖに引き上げようとするが、ＣＭＯＳインバータ６９、７０はプルアップ駆動能力を同一とするので、中継回路６５の出力端Ｎ６の電位は、(１.２Ｖ＋１.９Ｖ)／２＝１.５５Ｖとなり、バッファ回路２４の出力端Ｎ７の電位は１.９Ｖとなる。これは、受信回路１１ではＨレベルと認識される。
【００８８】
したがって、本発明の信号伝送回路の第３実施形態によれば、Ｈレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、たとえ０.７Ｖの三角波ノイズＰＮが重畳されたとしても、Ｈレベル信号を安定的に伝送することができる。
【００８９】
図１７はＬレベル信号を伝送中に電源ノイズが発生した場合を説明するための図である。図１７（Ａ）は本発明の信号伝送回路の第３実施形態の伝達特性、図１７（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びバッファ回路２４の出力端Ｎ７の電位を示しており、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に−０.７Ｖの三角波ノイズＭＮが重畳された場合を例にしている。
【００９０】
即ち、Ｌレベル信号を伝送中に、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、−０.７Ｖの三角波ノイズが重畳されると、バッファ回路２４の入力閾値Ｖt２４は、一時的に、（０.５Ｖ−０.７Ｖ）／２＝−０.１Ｖに下降してしまう。しかし、ＣＭＯＳインバータ６９の入力閾値Ｖt６９は、一時的に、（１.２Ｖ−０.７Ｖ）／２＝０.２５Ｖに下降するのみである。
【００９１】
この結果、ＣＭＯＳインバータ７０は中継回路６５の出力端Ｎ６の電位を０Ｖに引き下げようとし、ＣＭＯＳインバータ６９は中継回路６５の出力端Ｎ６の電位を−０.７Ｖに引き下げようとするが、ＣＭＯＳインバータ６９、７０はプルダウン駆動能力を同一とするので、中継回路６５の出力端Ｎ６電位は、（０Ｖ−０.７Ｖ）／２＝−０.３５Ｖとなり、バッファ回路２４の出力端Ｎ７の電位は−０.７Ｖとなる。これは、受信回路１１ではＬレベルと認識される。
【００９２】
したがって、本発明の信号伝送回路の第３実施形態によれば、Ｌレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、たとえ−０.７Ｖの三角波ノイズＭＮが重畳されたとしても、Ｌレベル信号を安定的に伝送することができる。
【００９３】
なお、Ｈレベル信号の伝送中に、ＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、−０.７Ｖの三角波ノイズが重畳されたとしても、Ｈレベル信号の伝送に何ら問題は発生しない。また、Ｌレベル信号の伝送中に、ＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、０.７Ｖの三角波ノイズが重畳されたとしても、Ｌレベル信号の伝送に何ら問題は発生しない。
【００９４】
以上のように、本発明の信号伝送回路の第３実施形態によれば、送信回路６４と受信回路１１との間に中継回路６５を介在させているので、受信回路１１に電源ノイズが発生した状況においても、信号伝送を安定的に行うことができる。
【００９５】
（本発明の信号伝送回路の第４実施形態）
図１８は本発明の信号伝送回路の第４実施形態の要部を示す回路図である。本発明の信号伝送回路の第４実施形態は、図１が示す受信回路１１及び中継回路１２と回路構成の異なる受信回路７５及び中継回路７６を設け、その他については、図１に示す本発明の信号伝送回路の第１実施形態と同様に構成したものである。
【００９６】
受信回路７５が図１に示す受信回路１１と異なる点は、入力回路として、バッファ回路２４の代わりにＣＭＯＳインバータ７７を設けている点である。ＣＭＯＳインバータ７７には、高電位側の電源電圧としてＶＤ２電源線２２を介してＶＤ２が供給され、低電位側の電源電圧としてＶＳ２電源線２３を介してＶＳ２が供給される。
【００９７】
ＣＭＯＳインバータ７７において、７８はプルアップ素子をなすＰＭＯＳトランジスタ、７９はプルダウン素子をなすＮＭＯＳトランジスタである。ＣＭＯＳインバータ７７は、プルアップ駆動能力及びプルダウン駆動能力を同一とし、入力閾値Ｖt７７を（ＶＤ２＋ＶＳ２）／２としている。中継回路７６は、図１３に示す中継回路６５と同一回路構成とされたものである。
【００９８】
図１９〜図２２は本発明の信号伝送回路の第４実施形態の動作を説明するための図であり、電源ノイズが無い場合のＶＤ１、ＶＤ２が１.２Ｖ、ＶＳ１、ＶＳ２が０Ｖの場合である。したがって、また、Ｖt１５＝Ｖt６９＝Ｖt７０＝Ｖt７７＝０.６Ｖの場合である。なお、Ｎ４はバッファ回路１５の入力端、Ｎ５はバッファ回路１５の出力端、Ｎ６は中継回路７６の出力端、Ｎ７はＣＭＯＳインバータ７７の出力端の符号である。
【００９９】
図１９はＨレベル信号を伝送中に電源ノイズが発生しなかった場合を説明するための図であり、図１９（Ａ）は本発明の信号伝送回路の第４実施形態の伝達特性、図１９（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びＣＭＯＳインバータ７７の出力端Ｎ７の電位を示している。
【０１００】
即ち、Ｈレベル信号を伝送する場合において、電源ノイズが無い場合には、バッファ回路１５の入力端Ｎ４の電位＝Ｈレベルであれば、バッファ回路１５の出力端Ｎ５の電位＝Ｈレベル（１.２Ｖ）、中継回路７６の出力端の電位Ｎ６＝Ｌレベル（０Ｖ）、ＣＭＯＳインバータ７７の出力端Ｎ７の電位＝Ｈレベル（１.２Ｖ）となり、Ｈレベル信号の安定した伝送を行うことができる。
【０１０１】
図２０はＬレベル信号を伝送中に電源ノイズが発生しなかった場合を説明するための図であり、図２０（Ａ）は本発明の信号伝送回路の第４実施形態の伝達特性、図２０（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びＣＭＯＳインバータ７７の出力端Ｎ７の電位を示している。
【０１０２】
即ち、Ｌレベル信号を伝送する場合において、電源ノイズが無い場合には、バッファ回路１５の入力端Ｎ４の電位＝Ｌレベルであれば、バッファ回路１５の出力端Ｎ５の電位＝Ｌレベル（０Ｖ）、中継回路７６の出力端Ｎ６の電位＝Ｈレベル（１.２Ｖ）、ＣＭＯＳインバータ７７の出力端Ｎ７の電位＝Ｌレベル（０Ｖ）となり、Ｌレベル信号の安定した伝送を行うことができる。
【０１０３】
図２１はＨレベル信号を伝送中に電源ノイズが発生した場合を説明するための図である。図２１（Ａ）は本発明の信号伝送回路の第４実施形態の伝達特性、図２１（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びＣＭＯＳインバータ７７の出力端Ｎ７の電位を示しており、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に０.７Ｖの三角波ノイズＰＮが重畳された場合を例にしている。
【０１０４】
即ち、Ｈレベル信号を伝送中に、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、０.７Ｖの三角波ノイズＰＮが重畳されると、ＣＭＯＳインバータ７７の入力閾値Ｖt７７は、一時的に、（１.９Ｖ＋０.７Ｖ）／２＝１.３Ｖに上昇してしまう。しかし、ＣＭＯＳインバータ７０の入力閾値Ｖt７０は、一時的に、（１.９Ｖ＋０Ｖ）／２＝０.９５Ｖに上昇するのみである。
【０１０５】
この結果、ＣＭＯＳインバータ６９は中継回路７６の出力端Ｎ６の電位を０.７Ｖに引き下げようとし、ＣＭＯＳインバータ７０は中継回路７６の出力端Ｎ６の電位を０Ｖに引き下げようとするが、ＣＭＯＳインバータ６９、７０はプルダウン駆動能力を同一とするので、中継回路７６の出力端Ｎ６電位は、(０.７Ｖ＋０Ｖ)／２＝０.３５Ｖとなり、ＣＭＯＳインバータ７７の出力端Ｎ７の電位は１.９Ｖとなる。これは、受信回路１１ではＨレベルと認識される。
【０１０６】
したがって、本発明の信号伝送回路の第４実施形態によれば、Ｈレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、たとえ０.７Ｖの三角波ノイズＰＮが重畳されたとしても、Ｈレベル信号を安定的に伝送することができる。
【０１０７】
図２２はＬレベル信号を伝送中に電源ノイズが発生した場合を説明するための図である。図２２（Ａ）は本発明の信号伝送回路の第４実施形態の伝達特性、図２２（Ｂ）は受信回路１１の電源電圧ＶＤ２、ＶＳ２及びＣＭＯＳインバータ７７の出力端Ｎ７の電位を示しており、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に−０.７Ｖの三角波ノイズＭＮが重畳された場合を示している。
【０１０８】
即ち、Ｌレベル信号を伝送中に、受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、−０.７Ｖの三角波ノイズＭＮが重畳されると、ＣＭＯＳインバータ７７の入力閾値Ｖt７７は、一時的に、（０.５Ｖ−０.７Ｖ）／２＝−０.１Ｖに下降してしまう。しかし、ＣＭＯＳインバータ６９の入力閾値Ｖt６９は、一時的に、（１.２Ｖ−０.７Ｖ）／２＝０.２５Ｖに下降するのみである。
【０１０９】
この結果、ＣＭＯＳインバータ７０は中継回路７６の出力端Ｎ６の電位を０.５Ｖに引き上げようとし、ＣＭＯＳインバータ６９は中継回路７６の出力端Ｎ６の電位を１.２Ｖに引き上げようとするが、ＣＭＯＳインバータ６９、７０はプルダウン駆動能力を同一とするので、中継回路７６の出力端Ｎ６の電位は、（０.５Ｖ＋１.２Ｖ）／２＝０.８５Ｖとなり、ＣＭＯＳインバータ７７の出力端Ｎ７の電位は−０.７Ｖとなる。これは、受信回路１１ではＬレベルと認識される。
【０１１０】
したがって、本発明の信号伝送回路の第４実施形態によれば、Ｌレベル信号伝送中に受信回路１１のＶＤ２電源線２２及びＶＳ２電源線２３に、たとえ−０.７Ｖの三角波ノイズＭＮが重畳されたとしても、Ｌレベル信号を安定的に伝送することができる。
【０１１１】
なお、Ｈレベル信号の伝送中に、ＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、−０.７Ｖの三角波ノイズが重畳されたとしても、Ｈレベル信号の伝送に何ら問題は発生しない。また、Ｌレベル信号の伝送中に、ＶＤ２電源線２２及びＶＳ２電源線２３に、例えば、０.７Ｖの三角波ノイズが重畳されたとしても、Ｌレベル信号の伝送に何ら問題は発生しない。
【０１１２】
以上のように、本発明の信号伝送回路の第４実施形態によれば、送信回路１０と受信回路７５との間に中継回路７６を介在させているので、受信回路７５に電源ノイズが発生した状況においても、信号伝送を安定的に行うことができる。
【０１１３】
（本発明の信号伝送回路の第５実施形態）
図２３は本発明の信号伝送回路の第５実施形態の要部を示す回路図である。図２３中、８０はボード、８１、８２はボード８０に形成された電源線であり、８１は高電位側の電源電圧ＶＤ１を供給するＶＤ１電源線、８２は低電位側の電源電圧ＶＳ１を供給するＶＳ１電源線である。
【０１１４】
８３、８４はボード８０に形成された信号線、８５はボード８０に搭載されたバッファ回路であり、高電位側の電源電圧としてＶＤ１電源線８１を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ１電源線８２を介してＶＳ１が供給される。このバッファ回路８５は、図１に示すバッファ回路１５と同一回路構成のものである。
【０１１５】
８６はボード８０に搭載された半導体装置（本発明の半導体装置の第１実施形態）であり、８７〜８９は外部端子、９０はＶＤ１電源線８１に接続されたＶＤ１電源線、９１はＶＳ１電源線８２に接続されたＶＳ１電源線、９２は電源電圧ＶＤ２を供給するＶＤ２電源線、９３は電源電圧ＶＳ２を供給するＶＳ２電源線である。
【０１１６】
９４は受信回路であり、９５はＣＭＯＳインバータである。ＣＭＯＳインバータ９５において、９６はプルアップ素子をなすＰＭＯＳトランジスタ、９７はプルダウン素子をなすＮＭＯＳトランジスタであり、高電位側の電源電圧としてＶＤ２電源線９２を介してＶＤ２が供給され、低電位側の電源電圧としてＶＳ２電源線９３を介してＶＳ２が供給される。ＣＭＯＳインバータ９５は、プルアップ駆動能力及びプルダウン駆動能力を同一とし、入力閾値Ｖt９５を（ＶＤ２＋ＶＳ２）／２としている。
【０１１７】
９８は入力インタフェース回路をなす中継回路であり、９９、１００は入力端及び出力端をそれぞれ短絡して並列接続された閾値回路であるＣＭＯＳインバータである。但し、ＣＭＯＳインバータ９９には、高電位側の電源電圧としてＶＤ１電源線８１、９０を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ２電源線９３を介してＶＳ２が供給され、ＣＭＯＳインバータ１００には、高電位側の電源電圧としてＶＤ１電源線９２を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ１電源線８２、９１を介してＶＳ１が供給される。
【０１１８】
ＣＭＯＳインバータ９９において、１０１はプルアップ素子をなすＰＭＯＳトランジスタ、１０２はプルダウン素子をなすＮＭＯＳトランジスタである。ＣＭＯＳインバータ９９は、プルアップ駆動能力及びプルダウン駆動能力を同一とし、入力閾値Ｖt９９を（ＶＤ１＋ＶＳ２）／２としている。
【０１１９】
ＣＭＯＳインバータ１００において、１０３はプルアップ素子をなすＰＭＯＳトランジスタ、１０４はプルダウン素子をなすＮＭＯＳトランジスタである。ＣＭＯＳインバータ１００は、プルアップ駆動能力及びプルダウン駆動能力を同一とし、入力閾値Ｖt１００を（ＶＤ２＋ＶＳ１）／２としている。
【０１２０】
本発明の信号伝送回路の第５実施形態におけるバッファ回路８５、中継回路９８及びＣＭＯＳインバータ９５は、それぞれ、図１８に示す本発明の信号伝送回路の第４実施形態のバッファ回路１５、中継回路７６及びＣＭＯＳインバータ７７に相当する。したがって、本発明の信号伝送回路の第５実施形態によれば、半導体装置８６に電源ノイズが発生した状況においても、信号伝送を安定的に行うことができる。
【０１２１】
（本発明の信号伝送回路の第６実施形態）
図２４は本発明の信号伝送回路の第６実施形態の要部を示す回路図である。図２４中、１０５はボード、１０６、１０７はボード１０５に形成された電源線であり、１０６は高電位側の電源電圧ＶＤ１を供給するＶＤ１電源線、１０７は低電位側の電源電圧ＶＳ１を供給するＶＳ１電源線である。
【０１２２】
１０８〜１１１はボード１０５に形成された信号線、１１２はボード１０５に搭載されたバッファ回路であり、高電位側の電源電圧としてＶＤ１電源線１０６を介してＶＤ１が供給され、低電位側の電源電圧としてＶＳ１電源線１０７を介してＶＳ１が供給される。このバッファ回路１１２は、図１に示すバッファ回路１５と同一回路構成のものである。なお、１１３は信号線１１０の容量、１１４は信号線１１１の容量である。
【０１２３】
１１５はボード１０５に搭載された半導体装置（本発明の半導体装置の第２実施形態）であり、１１６はパッケージ、１１７〜１２０はパッケージの電源線、１２１〜１２３はパッケージ１１６の信号線、１２４は半導体基板（半導体チップ）、１２５〜１２８は半導体基板１２４に形成された電源線、１２９〜１３１は半導体基板１２４に形成された信号線である。
【０１２４】
なお、電源線１２７は、電源線１１９のインダクタンスＬＡにより、ＶＤ１電源線１０６、１１７、１２５と電源ノイズを異にする電源線であるＶＤ２電源線とされている。また、電源線１２８は、電源線１２０のインダクタンスＬＢにより、ＶＳ１電源線１０７、１１８、１２６と電源ノイズを異にする電源線であるＶＳ２電源線とされている。
【０１２５】
ここで、電源ノイズを異にする電源線とは、この例で言えば、少なくとも、ＶＤ２電源線及びＶＳ２電源線の電源ノイズがＶＤ１電源線及びＶＳ１電源線に影響を与えないものであるか、あるいは、影響を与えるとしても、ＶＤ１及びＶＳ１が供給される回路（例えば、バッファ回路１１２）における信号伝送動作に影響を与えない程度とされているものをいう。
【０１２６】
１３２は入力回路であり、図２３に示す中継回路９８及びＣＭＯＳインバータ９５からなるものである。入力回路１３２には、高電位側の電源電圧として、ＶＤ１電源線１０６、１１７、１２５を介したＶＤ１及びＶＤ２電源線１２７を介したＶＤ２が供給され、低電位側の電源電圧として、ＶＳ１電源線１０７、１１８、１２６を介したＶＳ１及びＶＳ２電源線１２８を介したＶＳ２が供給される。
【０１２７】
１３３、１３４は出力ドライバ、これら出力ドライバ１３３、１３４には、高電位側の電源電圧としてＶＤ２電源線１２７を介してＶＤ２が供給され、低電位側の電源電圧としてＶＳ２電源線１２８を介してＶＤ２が供給される。
【０１２８】
ここで、出力ドライバ１３３、１３４は、ボード１０５の信号線１１０、１１１の容量（大容量）１１３、１１４を高速に充放電する必要があるため、ＶＤ２電源線１２７及びＶＳ２電源線１２８に流れる電流は、その時間的変化（ｄｉ／ｄｔ）が大きくなる。すると、パッケージ１１６の電源線１１９、１２０のインダクタンスＬＡ、ＬＢにより、パッケージ１１６の電源線１１９、１２０での電圧降下量が大きくなり、電源ノイズが発生する。
【０１２９】
しかし、本発明の信号伝送回路の第６実施形態によれば、半導体装置１１５（本発明の半導体装置の第２実施形態）は、図２３に示す中継回路９８及びＣＭＯＳインバータ９５からなる入力回路１３２を備えているので、ＶＤ２電源線１２７及びＶＳ２電源線１２８に電源ノイズが重畳した場合においても、信号伝送を安定的に行うことができる。
【０１３０】
ここで、本発明の信号伝送回路及び半導体装置を整理すると、本発明の信号伝送回路及び半導体装置には、以下に述べる信号伝送回路及び半導体装置が含まれる。
【０１３１】
（付記１）第１電源に接続された送信回路と第２電源に接続された受信回路を有する信号伝送回路であって、前記第１電源の高電位側電圧と前記第２電源の低電位側電圧が供給される第１の閾値回路と、前記第２電源の高電位側電圧と前記第１電源の低電位側電圧が供給される第２の閾値回路を並列接続してなる中継回路が前記送信回路と前記受信回路との間に介在することを特徴とする信号伝送回路。
【０１３２】
（付記２）前記第１の閾値回路は、その入力閾値を、（前記第１電源の高電位側電圧＋前記第２電源の低電位側電圧）／２とし、前記第２の閾値回路は、その入力閾値を、（前記第２電源の高電位側電圧＋前記第１電源の低電位側電圧）／２としていることを特徴とする付記１記載の信号伝送回路。
【０１３３】
（付記３）前記第１の閾値回路は、その入力閾値を、（前記第１電源の高電位側電圧＋前記第２電源の低電位側電圧）／２より高い電位とし、前記第２の閾値回路は、その入力閾値を、（前記第２電源の高電位側電圧＋前記第１電源の低電位側電圧）／２より低い電位としていることを特徴とする付記１記載の信号伝送回路。
【０１３４】
（付記４）前記第１の閾値回路は、そのＬレベル出力駆動能力を前記第２の閾値回路のＬレベル出力駆動能力よりも大きくし、前記第２の閾値回路は、そのＨレベル出力駆動能力を前記第１の閾値回路のＨレベル出力駆動能力よりも大きくしていることを特徴とする付記１記載の信号伝送回路。
【０１３５】
（付記５）前記第１、第２の閾値回路はＣＭＯＳインバータであることを特徴とする付記１記載の信号伝送回路。
【０１３６】
（付記６）第１電源に接続された外部送信回路の信号伝送先である第２電源に接続された受信回路を有する半導体装置であって、前記第１電源の高電位側電圧と前記第２電源の低電位側電圧が供給される第１の閾値回路と、前記第２電源の高電位側電圧と前記第１電源の低電位側電圧が供給される第２の閾値回路とを並列接続してなる中継回路を前記受信回路の前段に有することを特徴とする半導体装置。
【０１３７】
（付記７）前記第１の閾値回路は、その入力閾値を、（前記第１電源の高電位側電圧＋前記第２電源の低電位側電圧）／２とし、前記第２の閾値回路は、その入力閾値を、（前記第２電源の高電位側電圧＋前記第１電源の低電位側電圧）／２としていることを特徴とする付記６記載の半導体装置。
【０１３８】
（付記８）前記第１の閾値回路は、その入力閾値を、（前記第１電源の高電位側電圧＋前記第２電源の低電位側電圧）／２より高い電位とし、前記第２の閾値回路は、その入力閾値を、（前記第２電源の高電位側電圧＋前記第１電源の低電位側電圧）／２より低い電位としていることを特徴とする付記６記載の半導体装置。
【０１３９】
（付記９）前記第１の閾値回路は、そのＬレベル出力駆動能力を前記第２の閾値回路のＬレベル出力駆動能力よりも大きくし、前記第２の閾値回路は、そのＨレベル出力駆動能力を前記第１の閾値回路のＨレベル出力駆動能力よりも大きくしていることを特徴とする付記６記載の半導体装置。
【０１４０】
（付記１０）前記第１、第２の閾値回路はＣＭＯＳインバータであることを特徴とする付記６記載の半導体装置。
【０１４１】
（付記１１）出力ドライバを有し、該出力ドライバには、高電位側の電源電圧として前記第２電源の高電位側電圧が供給され、低電位側の電源電圧として前記第２電源の低電位側電圧が供給されることを特徴とする付記６記載の半導体装置。
【図面の簡単な説明】
【０１４２】
【図１】本発明の信号伝送回路の第１実施形態の要部を示す回路図である。
【図２】本発明の信号伝送回路の第１実施形態が備える送信回路、受信回路、中継回路を構成するバッファ回路の伝達特性を示す図である。
【図３】本発明の信号伝送回路の第１実施形態の動作を説明するための図である。
【図４】本発明の信号伝送回路の第１実施形態の動作を説明するための図である。
【図５】本発明の信号伝送回路の第１実施形態の動作を説明するための図である。
【図６】本発明の信号伝送回路の第１実施形態の動作を説明するための図である。
【図７】本発明の信号伝送回路の第２実施形態の要部を示す回路図である。
【図８】本発明の信号伝送回路の第２実施形態が備える中継回路を構成するバッファ回路の伝達特性を示す図である。
【図９】本発明の信号伝送回路の第２実施形態の動作を説明するための図である。
【図１０】本発明の信号伝送回路の第２実施形態の動作を説明するための図である。
【図１１】本発明の信号伝送回路の第２実施形態の動作を説明するための図である。
【図１２】本発明の信号伝送回路の第２実施形態の動作を説明するための図である。
【図１３】本発明の信号伝送回路の第３実施形態の要部を示す回路図である。
【図１４】本発明の信号伝送回路の第３実施形態の動作を説明するための図である。
【図１５】本発明の信号伝送回路の第３実施形態の動作を説明するための図である。
【図１６】本発明の信号伝送回路の第３実施形態の動作を説明するための図である。
【図１７】本発明の信号伝送回路の第３実施形態の動作を説明するための図である。
【図１８】本発明の信号伝送回路の第４実施形態の要部を示す回路図である。
【図１９】本発明の信号伝送回路の第４実施形態の動作を説明するための図である。
【図２０】本発明の信号伝送回路の第４実施形態の動作を説明するための図である。
【図２１】本発明の信号伝送回路の第４実施形態の動作を説明するための図である。
【図２２】本発明の信号伝送回路の第４実施形態の動作を説明するための図である。
【図２３】本発明の信号伝送回路の第５実施形態の要部を示す回路図である。
【図２４】本発明の信号伝送回路の第６実施形態の要部を示す回路図である。
【図２５】従来の信号伝送回路の一例の要部を示す回路図である。
【図２６】図２５に示す従来の信号伝送回路が備える送信回路、受信回路を構成するバッファ回路の伝達特性を示す図である。
【図２７】図２５に示す従来の信号伝送回路の伝達特性の模式図である。
【図２８】図２５に示す従来の信号伝送回路においてＨレベル信号を伝送中に発生する問題点を説明するための図である。
【図２９】図２５に示す従来の信号伝送回路においてＬレベル信号を伝送中に発生する問題点を説明するための図である。
【符号の説明】
【０１４３】
１０…送信回路
１１…受信回路
１２…中継回路
１３…ＶＤ１電源線
１４…ＶＳ１電源線
２２…ＶＤ２電源線
２３…ＶＳ２電源線
４５…中継回路
６４…送信回路
６５…中継回路
７５…受信回路
７６…中継回路
８０…ボード
８１…ＶＤ１電源線
８２…ＶＳ１電源線
８６…半導体装置（本発明の半導体装置の第１実施形態）
９２…ＶＤ２電源線
９３…ＶＳ２電源線
９４…受信回路
９８…中継回路
１０６…ＶＤ１電源線
１０７…ＶＳ１電源線
１１５…半導体装置（本発明の半導体装置の第２実施形態）
１１６…パッケージ
１２４…半導体基板
１２７…ＶＤ２電源線
１２８…ＶＳ２電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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