(57)【要約】【課題】半導体装置の製造方法において、トランジスタの閾値電圧制御を簡易にすることにより、製造時間及びコストを低減することにある。【解決手段】第１及び第２トランジスタを含む複数のトランジスタが集積される半導体装置を製造する方法であって、第１トランジスタＴｒ１のドレインコンタクト１３とゲート電極９との距離ｌｄが第１距離Ｌ１になるように第１トランジスタＴｒ１を形成する第１ステップと、第２トランジスタＴｒ２のドレインコンタクト１６とゲート電極９との距離ｌｄが第１距離Ｌ１よりも大きい第２距離Ｌ２になるように第２トランジスタＴｒ２を形成する第２ステップとを含む半導体装置の製造方法。【選択図】  図８
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【特許請求の範囲】
【請求項１】
第１及び第２トランジスタを含む複数のトランジスタが集積される半導体装置を製造する方法であって、
前記第１トランジスタのドレインコンタクトとゲート電極との距離が第１距離になるように、前記第１トランジスタを形成する第１ステップと、
前記第２トランジスタのドレインコンタクトとゲート電極との距離が前記第１距離よりも大きい第２距離になるように、前記第２トランジスタを形成する第２ステップと、を含む半導体装置の製造方法。
【請求項２】
前記第１ステップでは、前記第１トランジスタのソースコンタクトとゲート電極との距離が第３距離になるように、前記第１トランジスタを形成し、
前記第２ステップでは、前記第２トランジスタのソースコンタクトとゲート電極との距離が前記第３距離よりも大きい第４距離になるように、前記第２トランジスタを形成する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１距離と前記第３距離とは略同一であり、かつ、前記第２距離と前記第３距離とは略同一である、請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記第１及び第２トランジスタは、ソース及びドレイン領域の表面がシリサイド化されたＭＯＳトランジスタである、請求項１から３のいずれかに記載の半導体装置の製造方法。
【請求項５】
前記第１及び第２トランジスタはＳＯＩ基板の半導体層に形成されている、請求項１から４のいずれかに記載の半導体装置の製造方法。
【請求項６】
前記半導体装置は半導体メモリ装置であり、前記第１及び第２トランジスタはメモリセルを構成するトランジスタである、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項７】
前記第１及び第２トランジスタは異なるカラムに配列される、請求項６に記載の半導体装置の製造方法。
【請求項８】
前記第１及び第２トランジスタは同一カラムに配列される、請求項６に記載の半導体装置の製造方法。
【請求項９】
前記半導体装置は、デジタル回路とアナログ回路とを有し、
前記第１及び第２トランジスタは、それぞれ、前記デジタル回路及び前記アナログ回路に含まれる、請求項１から５のいずれかに記載の半導体装置の製造方法。
【請求項１０】
第１及び第２トランジスタを含む半導体装置を製造する方法であって、
前記第１トランジスタのドレインコンタクトとゲート電極との距離が第１距離、ソースコンタクトとゲート電極との距離が第３距離になるように、前記第１トランジスタを形成する第１ステップと、
前記第２トランジスタのドレインコンタクトとゲート電極との距離が前記第１距離よりも大きい第２距離、ソースコンタクトとゲート電極との距離が前記第３距離よりも大きい第４距離になるように、前記第２トランジスタを形成する第２ステップと、を含む半導体装置の製造方法。
【請求項１１】
複数のトランジスタが集積される半導体装置であって、ドレインコンタクトとゲート電極との距離が第１距離である第１トランジスタと、ドレインコンタクトとゲート電極との距離が前記第１距離よりも大きい第２距離である第２トランジスタと、を備えた半導体装置。
【請求項１２】
前記第１トランジスタは、ソースコンタクトとゲート電極との距離が第３距離であり、前記第２トランジスタは、ソースコンタクトとゲート電極との距離が前記第３距離よりも大きい第４距離である、請求項１１に記載の半導体装置。
【請求項１３】
前記第１トランジスタにおいて前記第１距離と前記第３距離とは略同一であり、かつ、前記第２トランジスタにおいて前記第２距離と前記第３距離とは略同一である、請求項１１又は１２に記載の半導体装置。
【請求項１４】
前記第１及び第２トランジスタは、ソース及びドレイン領域の表面がシリサイド化されたＭＯＳトランジスタである、請求項１１から１３のいずれかに記載の半導体装置。
【請求項１５】
前記第１及び第２トランジスタはＳＯＩ基板の半導体層に形成されている、請求項１１から１４のいずれかに記載の半導体装置。
【請求項１６】
前記半導体装置は半導体メモリ装置であり、前記第１及び第２トランジスタはメモリセルを構成するトランジスタである、請求項１１から１５のいずれかに記載の半導体装置。
【請求項１７】
前記第１及び第２トランジスタは異なるカラムに配列された、請求項１６に記載の半導体装置。
【請求項１８】
前記第１及び第２トランジスタは同一カラムに配列された、請求項１６に記載の半導体装置。
【請求項１９】
前記半導体装置はデジタル回路とアナログ回路とを有し、
前記第１及び第２トランジスタは、それぞれ、前記デジタル回路及び前記アナログ回路に含まれている、請求項１から５のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法及び半導体装置、特に、複数のトランジスタが集積される半導体装置を製造する方法及び半導体装置に関する。
【０００２】
【従来の技術】
近年のシステムの多様化により１チップにデジタル回路とアナログ回路とを混載するシステムＬＳＩ等の半導体装置が実用化されている。このような半導体装置では、非導通時のリーク電流低減が重視されるデジタル回路と電流駆動能力を重視するアナログ回路とが混在するため、デジタル回路及びアナログ回路において、トランジスタが導通開始する電圧である閾値電圧を変える必要がある。１チップ内での閾値電圧の制御は、一般に、拡散領域への不純物注入濃度を閾値電圧ごとに変更することにより行われる。
【０００３】
また、トランジスタが導通開始する電圧を変更する方法としては、例えば特許文献１に記載されたＣＭＯＳトランジスタがある。このＣＭＯＳトランジスタでは、Ｐ型又はＮ型トランジスタの少なくとも一方のソース側のコンタクトとゲート電極間の距離をドレイン側のコンタクトとゲート電極間の距離よりも長くして、ソース側に直列抵抗を付加することにより、同一のドレイン電圧を印加した場合にも寄生トランジスタが導通しないようにしている。
【０００４】
【特許文献１】
特開平５―３３５５００号公報（第３−４頁、第１，４図）
【０００５】
【発明が解決しようとする課題】
不純物注入濃度を閾値電圧ごとに変更する製造方法では、閾値電圧ごとにイオン注入用のマスクを用意する必要があり、マスク増加によるコスト増加の虞がある。また、Ｐｃｈ及びＮｃｈごとのイオン注入が必要であり、閾値電圧が増加するとその増加数の２倍のイオン注入回数が必要となり、製造工程が増加し、製造時間及びコストが増加する虞がある。
【０００６】
一方、特許文献１に記載の方法では、ＣＭＯＳトランジスタにおいて、寄生トランジスタが導通するドレイン電圧を変更していると考えることができるが、寄生トランジスタに流れる電流を制限することにより寄生トランジスタ間に正帰還がかからないようにする方法であり、この方法はＣＭＯＳトランジスタ自体の閾値電圧を変更するものではない。また、特許文献１に記載のようにソース側に直列抵抗を挿入する場合には閾値電圧が高くなり、動作速度が低下するという問題がある。
【０００７】
本発明は、半導体装置の製造方法において、トランジスタの閾値電圧制御を簡易にすることにより、製造時間及びコストを低減することにある。
【０００８】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、第１及び第２トランジスタを含む複数のトランジスタが集積される半導体装置を製造する方法であって、第１及び第２ステップを含む。第１ステップでは、第１トランジスタのドレインコンタクトとゲート電極との距離が第１距離になるように、第１トランジスタを形成する。第２ステップでは、第２トランジスタのドレインコンタクトとゲート電極との距離が第１距離よりも大きい第２距離になるように、第２トランジスタを形成する。
【０００９】
【作用】
本発明に係る半導体装置の製造方法では、第２トランジスタのドレインコンタクトとゲート電極との第２距離を第１トランジスタのドレインコンタクトとゲート電極との第１距離よりも大きくすることにより、第２トランジスタの閾値電圧を第１トランジスタの閾値電圧よりも低く制御している。これにより、閾値電圧ごとにマスクを用意して閾値制御のための不純物を注入する必要がなくなり、閾値電圧制御を簡易に制御できるようになり、半導体装置の製造時間及びコストを低減することができる。
【００１０】
【発明の実施の形態】
（１）第１実施形態
図１から図７は、本発明の第１実施形態に係る半導体装置の製造方法である。ここでは、１チップにデジタル回路とアナログ回路が混載されるシステムＬＳＩの製造方法を例に挙げて説明する。この半導体装置は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に複数のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が集積されて形成される。
【００１１】
本実施形態に係るＳＯＩ基板は、シリコンからなる支持基板１と、二酸化シリコンＳｉＯ２からなる埋込絶縁膜２と、埋込絶縁膜２を介して形成された半導体層３とからなる。この半導体層３上に、デジタル回路を構成するデジタル領域１００と、アナログ回路を構成するアナログ領域２００とを形成する。まず、図１に示すように、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法等を用いてＳｉＯ２からなるフィールド絶縁膜４を半導体層３に形成し、デジタル領域１００及びアナログ領域２００にそれぞれアクティブ領域５１，５２を形成する。アクティブ領域５１にデジタル回路を構成する第１トランジスタＴｒ１を形成し、アクティブ領域５２にアナログ回路を構成する第２トランジスタＴｒ２を形成する。ここでは、第２トランジスタＴｒ２の閾値電圧Ｖｔ２が第１トランジスタＴｒ１の閾値電圧Ｖｔ１よりも低くなるように、第１及び第２トランジスタＴｒ１及びＴｒ２を形成する。
【００１２】
続いて、閾値電圧制御のために、Ｎ型またはＰ型の不純物（例えば、Ｎ型不純物としてリンＰ、Ｐ型不純物としてボロンＢ）を、Ｎ型及びＰ型領域に選択的にイオン注入し、熱処理により活性化する。閾値制御のためのＮ型及びＰ型不純物濃度は、第１トランジスタＴｒ１と第２トランジスタＴｒ２とで同一とする。本実施形態では、第１トランジスタＴｒ１と第２トランジスタＴｒ２とで閾値電圧Ｖｔが異なっているが、各閾値電圧Ｖｔ１及びＶｔ２ごとに不純物濃度を変えてイオン注入せず、後述するドレインのコンタクト距離ｌｄの変更により閾値電圧Ｖｔの制御を行うため、ここでは閾値電圧Ｖｔの異なる第１及び第２トランジスタＴｒ１及びＴｒ２に閾値電圧制御のための不純物を略同一の濃度でイオン注入する。
【００１３】
次に、図２に示すように、ＳｉＯ２からなる絶縁膜６、多結晶シリコン７を順に堆積し、ホトリソグラフィー技術によりゲート電極８を形成する領域をマスクし、絶縁膜６、多結晶シリコン７を例えばＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）によりエッチングし、図３に示すようにゲート絶縁膜８及びゲート電極９を形成する。引き続き、シリコン酸化膜（ＳｉＯ２）またはシリコン窒化膜（Ｓｉ３Ｎ４）をＣＶＤ法により堆積させ、異方性エッチングすることにより、図４に示すようにサイドウォール１０を形成する。
【００１４】
次に、図５に示すように、アクティブ領域５１及び５２にＰ型またはＮ型の不純物（例えば、Ｎ型不純物としてヒ素Ａｓ、Ｐ型不純物としてボロンＢ）を注入し、アクティブ領域５１にはソース領域５３及びドレイン領域５４、アクティブ領域５２にはソース領域５５及び５６をそれぞれ形成する。その後、図６に示すように、ソース領域５３及びドレイン領域５４、ソース領域５５及びドレイン領域５６の表面をコバルトＣｏまたはチタンＴｉによりシリサイド化し、ＣＶＤ法によりＳｉＯ２またはＳｉ３Ｎ４からなる層間絶縁膜１１を形成する。
【００１５】
そして、図７に示すように、第１トランジスタＴｒ１のソース領域５３、ドレイン領域５４、ゲート電極９をそれぞれ露出する開口１２〜１３、及び、第２トランジスタＴｒ２のソース領域５５、ドレイン領域５６、ゲート電極９をそれぞれ露出する開口１５〜１７を形成する。開口１２によりソース領域５３の表面、即ちシリサイド化された表面が露出されるが、この部分が外部配線に電気的に接続されるソースコンタクト１８となる。同様に、開口１３により露出される部分がドレインコンタクト１９、開口１５により露出される部分がソースコンタクト２０、開口１６により露出される部分がドレインコンタクト２１となる。その後、図示しない配線層を形成し、ホトリソグラフィー技術を用いたエッチングにより、ゲート配線、ソース配線、ドレイン配線を形成し、各配線を覆うように保護膜を形成する。
【００１６】
図８は、第１及び第２トランジスタＴｒ１及びＴｒ２の平面図であり、ゲート電極、ソースコンタクト及びドレインコンタクトの配置を説明するためのものである。ここで、ソースコンタクトからゲート電極までの距離をソースコンタクト距離ｌｓ、ドレインコンタクトからゲート電極までの距離をドレインコンタクト距離ｌｄとする。また、同図において、２２，２３はそれぞれ第１トランジスタＴｒ１のソース配線、ドレイン配線であり、２４，２５はそれぞれ第２トランジスタＴｒ２のソース配線、ドレイン配線である。本実施形態では、第１トランジスタＴｒ１のソース及びドレインのコンタクト距離ｌｓ＝ｌｄ＝Ｌ１よりも、第２トランジスタＴｒ２のコンタクト距離ｌｓ＝ｌｄ＝Ｌ２を大きく形成する。ここでは、Ｌ１＝０．２マイクロメートル、Ｌ２＝１０マイクロメートルとする。これにより、第２トランジスタＴｒ２の閾値電圧を第１トランジスタＴｒ１の閾値電圧をＶｔ１よりも低いＶｔ２に制御する。
【００１７】
図９は、第１及び第２トランジスタＴｒ１及びＴｒ２においてドレイン電圧Ｖｄ＝０．１Ｖ，１．５Ｖを印加してドレイン電圧−ゲート電圧特性を測定した測定例である。縦軸はドレイン電流Ｉｄを示し、単位はアンペア［Ａ］であり、ｌｏｇスケールで記載している。横軸はゲート電圧Ｖｇであり、単位は［Ｖ］である。同図に示すように、ドレイン電圧Ｖｄ＝０．１Ｖ，１．５Ｖのいずれの場合も、Ｔｒ２の方が低いゲート電圧Ｖｇでドレイン電流が増加している。Ｖｄ＝１．５Ｖの場合の測定値において、ドレイン電流Ｉｄが約１０Ｅ−５［Ａ］となるゲート電圧Ｖｇの値を閾値電圧として求めると、第１トランジスタＴｒ１の閾値電圧Ｖｔ１は０．２４７Ｖ、第２トランジスタＴｒ２の閾値電圧Ｖｔ２は０．１７５Ｖとなり、第２トランジスタＴｒ２の閾値電圧Ｖｔ２が第１トランジスタＴｒ１の閾値電圧Ｖｔ１よりも小さくなっている。この測定結果からも、コンタクト距離ｌｓ及びｌｄを長くすることにより閾値電圧Ｖｔが低下することが分かる。従って、上記製造方法のように、コンタクト距離ｌｓ及びｌｄを変更することにより、閾値電圧Ｖｔを制御することができ、１チップ中に異なる閾値電圧Ｖｔ１、Ｖｔ２を持つトランジスタを形成することができる。
【００１８】
１チップ中に異なる閾値電圧Ｖｔ１，Ｖｔ２を持つトランジスタを形成するために、アクティブ領域への不純物のイオン注入の濃度を閾値電圧ごとに変える方法では、閾値電圧ごとにマスクが必要であり、またＰ型及びＮ型ごとにマスクが必要であるので、閾値電圧数の２倍のマスクが必要であり、マスクの増加によるコストアップや、不純物のイオン注入の回数の増加による製造時間の増加及びコストアップが問題であった。これに対して、本実施形態のようにコンタクト距離ｌｓ及びｌｄを変更して閾値電圧Ｖｔを制御すれば、閾値電圧Ｖｔごとにマスクを作成して不純物をイオン注入する必要がなくなり、マスクの低減によるコストダウンを図ることができるとともに、イオン注入回数が減少することにより製造時間の短縮及びコストダウンを図ることができる。
【００１９】
なお、上記では、１チップに２種類の閾値電圧Ｖｔ１，Ｖｔ２を持つ第１及び第２トランジスタＴｒ１及びＴｒ２を形成する場合を説明したが、上記製造方法によれば、３種類以上の閾値電圧を持つトランジスタを形成することもできる。
【００２０】
（２）第２実施形態
上記実施形態では、コンタクト距離ｌｓ及びｌｄの両方の長さを同様に変更することにより閾値電圧Ｖｔを制御したが、ドレインのコンタクト距離ｌｄのみを変更することにより閾値電圧Ｖｔを制御することもできる。
【００２１】
図１０は、ソースのコンタクト距離ｌｓは変更せず、ドレインのコンタクト距離ｌｄのみを変更した場合の第１及び第２トランジスタＴｒ１及びＴｒ２の平面図である。本実施形態では、同図に示すように、第１トランジスタＴｒ１のコンタクト距離をｌｓ＝ｌｄ＝Ｌ１とし、第２トランジスタＴｒ２のソースのコンタクト距離ｌｓをＬ１に、ドレインのコンタクト距離ｌｄをＬ２（＞Ｌ１）としている。即ち、Ｔｒ２のコンタクト距離ｌｄのみをＬ１よりも大きいＬ２としている。このようにソースのコンタクト距離ｌｓは同じに形成し、ドレインのコンタクト距離ｌｄのみを大きく形成することによっても、上記実施形態と同様に、Ｔｒ２の閾値電圧Ｖｔ２をＴｒ１の閾値電圧Ｖｔ１よりも低くすることができ、前記同様の作用効果を奏する。
【００２２】
なお、上記では、１チップに２種類の閾値電圧Ｖｔ１，Ｖｔ２を持つ第１及び第２トランジスタＴｒ１及びＴｒ２を形成する場合を説明したが、上記製造方法によれば、３種類以上の閾値電圧を持つトランジスタも同様に製造することができる。
【００２３】
（３）第３実施形態
図１１は、第３実施形態に係る半導体装置の平面図である。本実施形態では、半導体装置は複数のメモリセルブロックからなる半導体メモリ装置である。同図において、６０はゲート配線、Ｓ１及びＤ１は第１トランジスタＴｒ１のソースコンタクト及びドレインコンタクトであり、Ｓ２及びＤ２は第２トランジスタＴｒ２のソースコンタクト及びドレインコンタクトである。
【００２４】
本実施形態では、各メモリセルブロック１００において、ゲート配線６０の方向（カラム方向）のメモリセル列によって、トランジスタの閾値電圧Ｖｔが異なる。即ち、第１のメモリセル列の第３トランジスタＴｒ３の閾値電圧がＶｔ３であり、第２のメモリセル列のメモリセル列の第４トランジスタＴｒ４の閾値電圧がＶｔ４である。具体的な構成は、同図に示すように、第１のメモリセル列を構成する第３トランジスタＴｒ３のコンタクト距離ｌｓをＬ３に、コンタクト距離ｌｄをＬ３よりも大きいＬ４とする。一方、第２のメモリセル列を構成する第４トランジスタＴｒ４のコンタクト距離ｌｓを第３トランジスタＴｒ３のコンタクト距離ｌｓと同じＬ３とし、コンタクト距離ｌｄをＬ４よりも大きいＬ５とする。これらのトランジスタは、第１実施形態の製造方法と同様にして形成することができる。
【００２５】
このように第４トランジスタＴｒ４のコンタクト距離ｌｄを第３トランジスタＴｒ３のコンタクト距離Ｌ４よりも大きいＬ５にすることにより、第４トランジスタＴｒ４の閾値電圧Ｖｔ４を第３トランジスタＴｒ３の閾値電圧Ｖｔ３よりも低く制御することができる。これにより、カラムごとに（第１のメモリセル列と第２のメモリセル列とで）異なる閾値電圧Ｖｔ３、Ｖｔ４を有するトランジスタを形成することができる。また、この半導体メモリ装置は、第１実施形態の製造方法と同様にして、簡易な方法で複数の閾値電圧Ｖｔ３、Ｖｔ４を持つトランジスタを形成することができる。ここでは、２種類の閾値電圧Ｖｔ３、Ｖｔ４を例に挙げて説明したが、１つのメモリセルブロック１００内にカラムごとに３種類以上の閾値電圧が存在するように形成しても良い。
【００２６】
上記では、同一メモリセルブロック内のトランジスタについて述べたが、同一メモリセルブロック内に限らず、カラムごとに異なる閾値電圧になるようにトランジスタを形成しても良い。
【００２７】
（４）第４実施形態
図１２及び図１３は、第４実施形態に係る半導体装置の平面図である。本実施形態では、半導体装置は半導体メモリ装置である。この半導体メモリ装置では、同一メモリセル列において、複数の閾値電圧Ｖｔのトランジスタを形成する。
【００２８】
図１２の場合には、同一のメモリセル列内に、コンタクト距離ｌｓ＝Ｌ３、ｌｄ＝Ｌ４の第３トランジスタＴｒ３と、コンタクト距離ｌｓ＝Ｌ３、ｌｄ＝Ｌ５の第４トランジスタＴｒ４とを形成する。即ち、第４トランジスタＴｒ４のコンタクト距離Ｌ５を第３トランジスタＴｒ３のコンタクト距離Ｌ４よりも大きく形成している。これにより、同一メモリセル列内に、閾値電圧Ｖｔ３の第３トランジスタＴｒ３と、閾値電圧がＶｔ３よりも低いＶｔ４である第４トランジスタＴｒ４とを形成する。このように同一メモリセル列内のトランジスタのドレインのコンタクト距離ｌｄを変更することにより、同一メモリセル列内に複数の閾値電圧Ｖｔを持つトランジスタを形成することができる。
【００２９】
この半導体メモリ装置は、第１実施形態の製造方法と同様にして、簡易な方法で複数の閾値電圧Ｖｔを持つトランジスタを形成することができる。なお、図１２では、２種類の閾値電圧Ｖｔ３、Ｖｔ４を記載しているが、３種類以上の閾値電圧を持つように形成しても良い。
【００３０】
図１３の場合には、同一メモリセル列内のトランジスタのコンタクト距離ｌｄがＬ４、Ｌ５、Ｌ６、Ｌ７・・・と順次増加するように形成する。この場合、同一メモリセル列においてトランジスタＴｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６・・・の閾値をＶｔ３＞Ｖｔ４＞Ｖｔ５＞Ｖｔ６・・・のように順次低下するように形成することができる。例えば、カラムデコーダから遠いメモリセルほどトランジスタの閾値電圧Ｖｔが低くなるように形成すれば、カラム選択線の長さによる信号遅延により各メモリセルの導通タイミングがずれることを抑制できる。
【００３１】
この半導体メモリ装置は、第１実施形態の製造方法と同様にして、簡易な方法で複数の閾値電圧Ｖｔを持つトランジスタを形成することができる。
【００３２】
（５）その他の実施形態
上記第３及び第４実施形態では、同一メモリセルブロック内に閾値電圧の異なるトランジスタを形成したが、同一メモリセルブロック内のトランジスタの閾値電圧は全て同一とし、メモリセルブロック同士で閾値電圧が異なるように形成しても良い。
【００３３】
また、上述したようなコンタクト距離ｌｄを変更して閾値電圧を制御する方法を用いれば、半導体メモリ装置を構成する任意のトランジスタを所望の閾値電圧に簡易に制御することも可能である。
【００３４】
【発明の効果】
本発明によれば、ドレインコンタクトとゲート電極との距離を変更することにより閾値電圧の制御をするので、閾値電圧ごとにマスクを用意して閾値制御のための不純物を注入する必要がなくなり、閾値電圧制御を簡易に制御できるようになり、半導体装置の製造時間及びコストを低減することができる。
【図面の簡単な説明】
【図１】第１実施形態に係る半導体装置の製造工程（その１）。
【図２】第１実施形態に係る半導体装置の製造工程（その２）。
【図３】第１実施形態に係る半導体装置の製造工程（その３）。
【図４】第１実施形態に係る半導体装置の製造工程（その４）。
【図５】第１実施形態に係る半導体装置の製造工程（その５）。
【図６】第１実施形態に係る半導体装置の製造工程（その６）。
【図７】第１実施形態に係る半導体装置の製造工程（その７）。
【図８】第１及び第２トランジスタＴｒ１及びＴｒ２の平面図。
【図９】閾値電圧の測定例。
【図１０】第２実施形態に係る第１及び第２トランジスタＴｒ１及びＴｒ２の平面図。
【図１１】第３実施形態に係る半導体メモリ装置の平面図。
【図１２】第４実施形態に係る半導体メモリ装置の平面図。
【図１３】第４実施形態に係る半導体メモリ装置の平面図。
【符号の説明】
１  支持基板
２  埋込絶縁膜
３  半導体層
４  フィールド絶縁膜
５  絶縁膜
６  多結晶シリコン層
５１、５２  アクティブ領域
５３、５５  ソース領域
５４、５６  ドレイン領域
８  ゲート絶縁膜
９  ゲート電極
１０  サイドウォール
１１  層間絶縁膜
１２〜１７  開口
１８、２０  ソースコンタクト
１９、２１  ドレインコンタクト
２２、２４  ソース配線
２３、２５  ドレイン配線
１００  メモリセルブロック
６０  ゲート配線
【図１】
2005038958.tif 000003
【図２】
2005038958.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005038958.tif 000008
【図７】
2005038958.tif 000009
【図８】
2005038958.tif 000010
【図９】
2005038958.tif 000011
【図１０】
2005038958.tif 000012
【図１１】
2005038958.tif 000013
【図１２】
2005038958.tif 000014
【図１３】
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