(57)【要約】【課題】  半導体メモリ素子の製造工程で許容される最小の線幅の内側の領域にコントロールゲートを形成して、セルサイズを縮小することが可能であると共に、セルサイズの縮小時にも素子の動作特性が効率的に確保されるようにしたフラッシュメモリ素子の製造方法の提供。【解決手段】  半導体基板のＯＮＯ層上にゲート形成用物質層、キャップ絶縁層を積層して形成し、一次エッチングして最小の線幅Ａを有するゲートパターン層を形成する段階と、全面に平坦化用絶縁層を形成し、キャップ絶縁層を除去してセレクトゲート領域を形成する段階と、セレクトゲート形成領域内に側壁形態のマスクパターン層を形成し、これを用いてゲートパターン層を二次エッチングしてコントロールゲートを形成する段階と、セレクトゲート形成領域内にコントロールゲートと離隔するセレクトゲートを形成し、両側の半導体基板内にソース／ドレイン接合領域を形成する段階とを含む。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体基板のＯＮＯ層上に、ゲート形成用物質層及びキャップ絶縁層を積層して形成し、積層した前記ゲート形成用物質層及びキャップ絶縁層を一次エッチングして所定の最小の線幅（Ａ）を有するゲートパターン層を形成する段階と、
前記半導体基板の全面に平坦化用絶縁層を形成し、キャップ絶縁層を除去してセレクトゲート形成領域を定義する段階と、
前記セレクトゲート形成領域内に側壁形態のマスクパターン層を形成し、前記マスクパターン層を用いてゲートパターン層を二次エッチングして、コントロールゲートを形成する段階と、
前記セレクトゲート形成領域内にコントロールゲートと離隔するセレクトゲートを形成し、前記セレクトゲートの両側の半導体基板にソース／ドレイン接合領域を形成する段階と、を含むことを特徴とするフラッシュメモリ素子の製造方法。
【請求項２】
キャップ絶縁層は、酸化膜と窒化膜が積層して形成され、セレクトゲート領域を形成する工程時に、窒化膜は除去され、酸化膜は残存することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項３】
平坦化用絶縁層を形成する前に、露出されたゲート形成用物質層の側面を酸化させ、全面にエッチング阻止層に用いられる窒化膜を先に形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項４】
ＯＮＯ層は、コントロールゲート形成後にマスクパターン層を用いて一次パターニングし、セレクトゲート形成後に二次パターニングしてコントロールゲートの下側にのみ残るようにすることを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【請求項５】
セレクトゲートを形成した後、マスクパターン層と、残存する平坦化用絶縁層と、マスクパターン層の下側に残存したキャップ絶縁層と、平坦化用絶縁層を形成するためのＣＭＰ工程時にブロッキング層に用いられた窒化膜とを除去し、ＯＮＯ層を二次パターニングすることを特徴とする請求項１または請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項６】
マスクパターン層を用いたＯＮＯ層の一次パターニング後、セレクトゲート形成領域内の半導体基板の表面にゲート酸化膜を形成することを特徴とする請求項４に記載のフラッシュメモリ素子の製造方法。
【請求項７】
ゲート酸化膜の形成後に、セレクトゲート形成領域が埋め込まれるようにポリシリコン層を形成し、セレクトゲート形成領域にのみ残るように異方性エッチングして、セレクトゲートを形成することを特徴とする請求項６に記載のフラッシュメモリ素子の製造方法。
【請求項８】
ソース／ドレイン接合領域を形成するためのイオン注入工程を行う前に、セレクトゲートとコントロールゲートの上部表面を酸化させ、キャップゲート絶縁膜を形成することを特徴とする請求項１に記載のフラッシュメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子に関し、特に、製造工程で許容される最小の線幅の内側の領域にコントロールゲートを形成して、セルサイズを縮小できるようにしたフラッシュメモリ素子の製造方法に関するものである。
【背景技術】
【０００２】
最近、ＳＯＮＯＳ（polysilicon-oxide-nitride-oxide-semiconductor）構造を有する不揮発性記憶素子が、他の構造の不揮発性記憶素子が有する様々な問題を改善できるものとして多くの注目を浴びている。
これは、上部酸化膜がゲートを介した電荷の出入に対して、電位障壁としての役割ばかりでなく、窒化膜との界面に非常に高い濃度の新たな記憶トラップを生成するためである。
【０００３】
したがって、メモリウィンドウの大きさをそのまま維持しながらゲート絶縁膜、特に窒化膜の厚さを薄膜化することができるため、記録及び消去のためのプログラマブル電圧、及び消費電力の少ない高効率の不揮発性メモリ素子を実現することが可能になる。
【０００４】
以下、添付の図面を参照にして従来技術のＳＯＮＯＳフラッシュメモリについて説明する。
【０００５】
図１は、一般的なＳＯＮＯＳ構造のフラッシュメモリ素子の構造断面図で、図２は、従来技術のツインＭＯＮＯＳフラッシュメモリ素子の断面構造を示すＴＥＭ写真である。
現在商用化されているフラッシュメモリ素子は、大きくコントロールゲートとフローティングゲートが積層された構造を有するゲート積層型フラッシュセル素子と、単一のゲートとゲート誘電体がＯｘｉｄｅ／Ｎｉｔｒｉｄｅ／Ｏｘｉｄｅ（ＯＮＯ）に積層された構造を有するＳＯＮＯＳフラッシュセル素子とに区分することができる。
【０００６】
図１は、ＳＯＮＯＳセル構造を有するフラッシュメモリ素子の断面構成を示すもので、ｐ型半導体基板１１上にＯＮＯ構造のトンネル酸化膜１２−トラップナイトライド１３−ブロック酸化膜１４が順次積層され、ＯＮＯ層１２、１３、１４上にｎ+ポリシリコンゲート１５が積層され、ゲート１５の両側の半導体基板１１の表面内にソース／ドレインとなるｎ+不純物領域１６、１７が形成される。
【０００７】
このような構造を有する従来技術のＳＯＮＯＳフラッシュメモリ素子のプログラミング動作及び消去動作は次のように行われる。
【０００８】
まず、プログラミング時にドレイン１７とゲート１５に所定の正（＋）電圧を印加し、ソース１６と半導体基板１１は接地させる。
このような条件でバイアスが印加されると、チャンネル電子がソース１６からドレイン１７側に形成される水平電界によって加速され、ドレイン１７接合領域の付近でホットエレクトロンとなり、このようなホットエレクトロンがトンネル酸化膜１２の電位障壁を越えてドレイン１７領域の付近のトラップナイトライド１３のトラップ準位に部分的にトラッピングされることによって素子のしきい電圧を増加させる。
【０００９】
このようなプログラミング方式をＣＨＥＩ（Channel  Hot  Electron  Injection）方式という。
【００１０】
従来技術のＳＯＮＯＳフラッシュメモリ素子の消去動作は次の通りである。
【００１１】
消去動作時、ドレイン１７に所定の正（＋）電圧を印加し、ゲート１５には所定の陰（−）電圧を印加し、ソースと半導体基板１１は接地させる。
このような条件でバイアスが印加されると、ドレイン１７領域とゲート１５とがオーバーラップする領域に形成された高電界によってｎ+のドレイン１７領域に空乏領域が形成される。そして、前記空乏領域でバンド間のトンネリングによって電子／正孔対が生成される。
【００１２】
このように生成された電子は、ｎ+領域に抜け出て、正孔は空乏領域に形成された水平電界によって加速されてホットホールに変わり、このようなホットホールがトンネル酸化膜１２と半導体基板１１の間のエネルギー障壁を超え、トラップナイトライド１３の仮電子帯に注入され、トラッピングされることによってしきい電圧が低くなる消去動作が行われる。このような消去方式をホットホールインジェクション（ＨＨＩ）方式という。
【００１３】
このようなＳＯＮＯＳ構造のフラッシュメモリ素子の特性に支配的な影響を与える要素は、ホットキャリアインジェクション効果をどれほど極大化できるかにある。特に、最近、低電力素子の開発が普遍化されてきているのに伴い、このような素子の特性が重要な要素とされている。
【００１４】
しかし、図１に示したように構造のＳＯＮＯＳフラッシュメモリ素子は、消去動作時に注入された電子を除去するための方法としてＨＨＩ消去方式を用いる場合に、注入された電子の個数だけ正孔を注入することが非常に難しい。
【００１５】
このように正孔の注入が正確に行えないために、消去動作時に注入された電子が完全に除去されずにその一部が蓄積されるが、これは素子の耐久特性を低下させる。
【００１６】
このような問題を解決するために、図２に示すようなセル構造が提示されている。
【００１７】
図２はワードライン（ＷＬ）の両側にサイドウォールスペーサー形態のコントロールゲート（ＣＧ）が形成され、コントロールゲートの下側にナイトライドストレージサイトが形成される構造である（非特許文献１参照）。
【００１８】
かかる構造におけるプログラミング及び消去動作時に印加されるバイアス条件は次の通りである。
【００１９】
【表１】
2005317972.tif 000003
【００２０】
【非特許文献１】Embedded Twin MONOS Flash Memories with 4ns and 15ns Fast Access Times; Tomoko Ogura, Nori Orura,...;  2003 Symposium on VLSI Circuits Digest of Technical Papers
【発明の開示】
【発明が解決しようとする課題】
【００２１】
このようなバイアス条件で消去動作を行う時には、サイドウォール形態のコントロールゲートによって正孔注入動作の効率性を高めることで、素子の耐久特性を高めることはできるが、構造的にサイドウォール形態のコントロールゲートが製造工程で許容される最小の線幅（Ａ）以外の領域に形成される構造のため、実質的にはセルサイズが大きくなるという問題がある。
【００２２】
これは素子の微細化及びセル集積度の向上には非常に不利であり、コントロールゲートがエッチバックによるサイドウォール形態を有するので、素子の製造工程時に収率面で様々な問題を起こす原因となる。
【００２３】
本発明は、かかる従来技術のフラッシュメモリ素子の問題を解決するためのもので、製造工程で許容される最小の線幅の内側の領域にコントロールゲートを形成して、セルサイズを縮小させることが可能であると共に、セルサイズの縮小時にも素子の動作特性が効率的に確保されるようにしたフラッシュメモリ素子の製造方法を提供することにその目的がある。
【課題を解決するための手段】
【００２４】
上記目的を達成するための本発明に係るフラッシュメモリ素子の製造方法は、半導体基板のＯＮＯ層上にゲート形成用物質層及びキャップ絶縁層を積層して形成し、積層したゲート形成用物質層及びキャップ絶縁層を一次エッチングして最小の線幅（Ａ）を有するゲートパターン層を形成する段階と、半導体基板の全面に平坦化用絶縁層を形成し、キャップ絶縁層を除去してセレクトゲート領域を形成する段階と、セレクトゲート形成領域内に側壁形態のマスクパターン層を形成し、このマスクパターンを用いてゲートパターン層を二次エッチングして、コントロールゲートを形成する段階と、セレクトゲート形成領域内にコントロールゲートと離隔するセレクトゲートを形成し、セレクトゲートの両側の半導体基板にソース／ドレイン接合領域を形成する段階とを含むことを特徴とする。
【００２５】
ここで、キャップ絶縁層は、酸化膜と窒化膜が積層して形成され、セレクトゲート領域を形成する工程時に窒化膜は除去され、酸化膜は残存することを特徴とする。
【００２６】
そして、平坦化用絶縁層を形成する前に、露出されたゲート形成用物質層の側面を酸化させ、全面にエッチング阻止層に用いられる窒化膜を先に形成することを特徴とする。
【００２７】
ＯＮＯ層は、コントロールゲート形成後にマスクパターン層を用いて１次パターニングし、セレクトゲート形成後に２次パターニングしてコントロールゲートの下側にのみ残るようにすることを特徴とする。
【発明の効果】
【００２８】
本発明に係るフラッシュメモリ素子の製造方法には次のような効果がある。
【００２９】
第一に、コントロールゲートを有するセル構造を用いて、消去動作時に正孔注入動作の効率性を高めることで、素子の耐久特性を向上させることができる。
第二に、マスクパターン層によるエッチング工程でコントロールゲートを形成するので、正確なパターンプロファイルを確保することができ、工程の再現性に優れている。
第三に、コントロールゲートが製造工程で許容される最小の線幅（Ａ）内の領域に形成される構造であるため、素子の微細化及びセル集積度の向上に有利である。
第四に、コントロールゲートがエッチバックによるサイドウォール形態ではなく、マスクパターン層を用いたエッチング工程で形成されるので、正確なエッチングプロファイルを確保することができ、工程進行時の不良発生要因を減らすことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明に係るフラッシュメモリ素子の製造方法の好適な実施の形態について、添付の図面に基づいて詳細に説明する。
【００３１】
図３は本発明に係るフラッシュメモリ素子の構造断面図である。
本発明に係るフラッシュメモリ素子は、最小の線幅（Ａ）内の領域にコントロールゲートを形成できるようにしたものである。
【００３２】
このために、最小の線幅でゲート形成用物質層を一次パターニングした後、エッチバック工程による側壁形態のマスクパターン層を用いて、一次パターニングされたゲート形成用物質層を再び二次エッチングして、コントロールゲートを形成した後、セレクトゲートをコントロールゲートの間に形成する。
【００３３】
このような本発明に係るフラッシュメモリ素子は、消去動作時に正孔の注入が効率的に行われるように備えられたコントロールゲートを有する構造において、コントロールゲートの形成位置が製造工程時の最小の線幅内に位置するようにしたものである。
【００３４】
全体の構造は、図３に示したように、半導体基板３１のゲート絶縁膜３２上に形成されるセレクトゲート３３と、セレクトゲート３３の両側に形成されるトンネル酸化膜３４、トラップナイトライド３５、ブロック酸化膜３６が積層されるＯＮＯ層と、前記ＯＮＯ層上に形成されるコントロールゲート３７ａ、３７ｂとを含んで構成され、ここで、前記セレクトゲート３３と、コントロールゲート３７ａ、３７ｂは製造工程時に許容される最小の線幅（Ａ）内の領域に位置する構造である。
【００３５】
そして、セレクトゲート３３と、コントロールゲート３７ａ、３７ｂの両側の半導体基板３１の表面内にソース／ドレイン接合領域３８ａ、３８ｂが形成される。そして、コントロールゲート３７ａ、３７ｂは、絶縁物質層３９ａ、３９ｂ、３９ｃによってセレクトゲート３３及び他の導電層と隔離され、セレクトゲート３３の上側にはキャップゲート絶縁膜４０が形成される。
【００３６】
このような構造を有する本発明に係るフラッシュメモリ素子の製造工程は次の通りである。
【００３７】
図４ａ乃至図４ｍは、本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
まず、図４ａに示したように、バッファ線化膜４２が形成された半導体基板４１の表面内にウェル領域（図示せず）を形成するためのイオン注入工程と、しきい電圧調節用イオン注入工程を行う。
【００３８】
そして、図４ｂに示したように、前記バッファ酸化膜４２を除去し、半導体基板４１の全面にトンネル酸化膜４３の役割を果す下部酸化膜、トラップナイトライド層４４、ブロック酸化膜４５の役割を果す上部酸化膜が順次積層されるＯＮＯ層を形成する。
【００３９】
ここで、下部酸化膜４３、トラップナイトライド層４４、ブロック酸化膜４５はＣＶＤ工程で蒸着される。
【００４０】
次いで、前記ＯＮＯ層４３、４４、４５上に、ゲートパターニングのためにゲート形成用物質層に用いられるポリシリコン層４６を形成し、ポリシリコン層４６上にキャップ絶縁層を形成するための第１酸化膜４７、第１窒化膜４８を順次積層して形成する。
【００４１】
そして、図４ｃに示したように、フォトリソグラフィ工程で「Ａ」の大きさを有する最小の線幅でゲートパターニング工程を進み、第１窒化膜４８、第１酸化膜４７を選択的にエッチングして、ポリシリコンパターン層４６ａ、酸化膜パターン層４７ａ、窒化膜パターン層４８ａが積層されるゲートパターンを形成する。
【００４２】
勿論、このようなゲートパターン４６ａ、４７ａ、４８ａのエッチング工程後に洗浄工程を行うことは言うまでもない。
【００４３】
図４ｃでゲート線幅を示す「Ａ」と、図２でゲート線幅を示す「Ａ」とは同一の大きさである。
【００４４】
次いで、図４ｄに示したように、ゲートパターンを構成するポリシリコンパターン層４６ａの露出部位を酸化させ、ポリシリコンパターン層４６ａの側面に第２酸化膜４９を形成する。そして、全面にナイトライド層を蒸着して、後続する平坦化工程時にブロッキング層の役割を果す第２窒化膜５０を形成する。
【００４５】
次いで、図４ｅに示したように、ＣＶＤ工程で平坦化用絶縁層として用いられる第３酸化膜５１を蒸着し、第２窒化膜５０をブロッキング層として使用して、ＣＭＰ（chemical mechanical polishing）工程で平坦化する。
【００４６】
そして、図４ｆに示したように、露出された第２窒化膜５０と窒化膜パターン層４８ａを除去して、セレクトゲート領域５２を定義する。
【００４７】
次いで、図４ｇに示したように、コントロールゲートパターニングのための工程時に、マスク層に用いるために全面にナイトライド層を蒸着し、エッチバックして前記セレクトゲート形成領域５２内にサイドウォール形態のマスクパターン層５３を形成する。
【００４８】
そして、マスクパターン層５３を用いて、露出されたポリシリコンパターン層４６ａ、酸化膜パターン層４７ａを選択的にエッチングして、最初のゲート線幅Ａの内側の領域にコントロールゲート４６ｂ、４６ｃを形成する。ここで、コントロールゲート４６ｂ、４６ｃの上部には酸化膜パターン層４７ａがマスクパターン層５３にアラインされ、同時にエッチングされて一部の酸化膜パターン層４７ｂのみ残存する。
【００４９】
次いで、図４ｈに示したように、マスクパターン層５３が残存した状態で、露出されたＯＮＯ層４３、４４、４５を選択的に一次除去し、半導体基板４１の表面にゲート絶縁のためのゲート酸化膜５４を形成する。
【００５０】
このようなゲート酸化工程時にトラップナイトライド層４４、ブロック酸化膜４５の側面部分、つまり図４ｈの（Ｉ）部分では、図示してはいないが、酸化が進み、酸化膜が形成され、コントロールゲート４６ｂ、４６ｃの内側の領域にも酸化が進み、コントロールゲート４６ｂ、４６ｃの側面にも第４酸化膜５５が形成される。
【００５１】
そして、図４ｉに示したように、全面にセレクトゲート形成物質層としてポリシリコン層を蒸着し、エッチバックしてセレクトゲート５６を形成する。
【００５２】
次いで、図４ｊに示したように、前記セレクトゲート５６の形成時にマスクパターン層５３に用いられた窒化膜を除去し、図４ｋに示したように、第３酸化膜５１を除去する。
前記第３酸化膜５１の除去工程時にコントロールゲート４６ｂ、４６ｃの上部に位置する酸化膜パターン層４７ｂも除去される。
このような第３酸化膜５１の除去のためのエッチング工程は、第２窒化膜５０をエッチングエンドポイントにして行う。
【００５３】
そして、図４ｌに示したように、露出された第２窒化膜５０を除去し、コントロールゲート４６ｂ、４６ｃ、セレクトゲート５６をマスクにして下部酸化膜４３、トラップナイトライド層４４、ブロック酸化膜４５を選択的に二次パターニングして、コントロールゲート４６ｂ、４６ｃの下側に位置するＯＮＯ層４３ａ、４４ａ、４５ａを形成する。
【００５４】
次いで、図４ｍに示したように、酸化工程を進めて、コントロールゲート４６ｂ、４６ｃ、セレクトゲート５６の露出された上部の表面にキャップゲート酸化膜５７ａ、５７ｂ、５７ｃを形成する。
【００５５】
そして、セレクトゲート５６の両側の半導体基板４１の表面内に不純物イオンを注入して、ソース／ドレイン接合領域５８ａ、５８ｂを形成する。そして、図示してはいないが、層間絶縁層の形成及びコンタクト形成などの工程を進めて、上部の配線を形成する工程を行う。
【００５６】
このような本発明に係るフラッシュメモリ素子は、消去動作時に正孔の注入が効率的に行われるように備えられるセレクトゲートの両側にコントロールゲートを有する構造において、コントロールゲートの形成位置が製造工程時の最小の線幅内に位置するようにしたものである。
【００５７】
また、コントロールゲート形成時に、エッチバックによるサイドウォール形態ではなく、正確なエッチングプロファイルを有するようにマスクパターン層を用いるので、素子の製造工程時に再現性の面で有利である。
【００５８】
以上説明した内容を通じて当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能なことが分かる。
したがって、本発明の技術的範囲は実施例に記載された内容に限定されるものではなく、特許請求の範囲によって定められなければならない。
【図面の簡単な説明】
【００５９】
【図１】一般的なＳＯＮＯＳ構造のフラッシュメモリ素子の構造断面図である。
【図２】従来技術のツインＭＯＮＯＳフラッシュメモリ素子の断面構造を示すＴＥＭ写真である。
【図３】本発明に係るフラッシュメモリ素子の構造断面図である。
【図４ａ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｂ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｃ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｄ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｅ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｆ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｇ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｈ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｉ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｊ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｋ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｌ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【図４ｍ】本発明に係るフラッシュメモリ素子の製造のための工程断面図である。
【符号の説明】
【００６０】
４１  半導体基板
４２  バッファ酸化膜
４３  トンネル酸化膜
４４  トラップナイトライド
４５  ブロック酸化膜
４６  ポリシリコン層
４７、４９、５１、５５  第１、２、３、４酸化膜
４８、５０  第１、２窒化膜
５２  セレクトゲート形成領域
５３  マスクパターン層
５４  ゲート酸化膜
５６  セレクトゲート
５７ａ、５７ｂ、５７ｃ  キャップゲート絶縁膜
５８ａ、５８ｂ  ソース／ドレイン接合領域
【図１】
2005317972.tif 000004
【図２】
2005317972.tif 000005
【図３】
2005317972.tif 000006
【図４ａ】
2005317972.tif 000007
【図４ｂ】
2005317972.tif 000008
【図４ｃ】
2005317972.tif 000009
【図４ｄ】
2005317972.tif 000010
【図４ｅ】
2005317972.tif 000011
【図４ｆ】
2005317972.tif 000012
【図４ｇ】
2005317972.tif 000013
【図４ｈ】
2005317972.tif 000014
【図４ｉ】
2005317972.tif 000015
【図４ｊ】
2005317972.tif 000016
【図４ｋ】
2005317972.tif 000017
【図４ｌ】
2005317972.tif 000018
【図４ｍ】
2005317972.tif 000019