(57)【要約】【課題】Ｎチャネルの駆動トランジスタを有機ＥＬ素子のカソード側に接続する構成を採るとすると、新規にアノード・カソードの電極の開発が必要となる。【解決手段】カソードが接地電位ＧＮＤに接続された有機ＥＬ素子２１と、この有機ＥＬ素子２１のアノードと電源電位Ｖｃｃとの間に接続されたＴＦＴ２２と、このＴＦＴ２２のゲートとソースの間に接続されたキャパシタ２３と、データ線１６から輝度情報に応じた信号を選択的に取り込むＴＦＴ２４とを少なくとも有する画素回路１１において、ＴＦＴ２２のソースと電源電位Ｖｓｓとの間にＴＦＴ２６を接続するとともに、電源電位Ｖｓｓを正電位でかつ有機ＥＬ素子２１の閾値電圧Ｖthel以下に設定する。【選択図】図２
2005215102.tif 000002
【特許請求の範囲】
【請求項１】
一端が第１の電源電位に接続された電気光学素子と、
前記電気光学素子の他端と第２の電源電位との間に接続された駆動トランジスタと、
前記駆動トランジスタのゲートとソースの間に接続されたキャパシタと、
前記駆動トランジスタのゲートに対して輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、
前記駆動トランジスタのソースと前記第１の電源電位よりも高く、かつ当該第１の電源電位との電位差が前記電気光学素子の閾値電圧以下になるように設定された第３の電源電位との間に接続された第２のスイッチングトランジスタと
を有することを特徴とする画素回路。
【請求項２】
前記第３の電源電位は、前記電位差が前記電気光学素子の閾値電圧と同電位になるように設定されている
ことを特徴とする請求項１記載の画素回路。
【請求項３】
前記駆動トランジスタは、Ｎチャネル電界効果トランジスタである
ことを特徴とする請求項１記載の画素回路。
【請求項４】
前記駆動トランジスタは、デプレーション型トランジスタである
ことを特徴とする請求項３記載の画素回路。
【請求項５】
一端が第１の電源電位に接続された電気光学素子と、前記電気光学素子の他端と第２の電源電位との間に接続された駆動トランジスタと、前記駆動トランジスタのゲートとソースの間に接続されたキャパシタと、前記駆動トランジスタのゲートとデータ線との間に接続された第１のスイッチングトランジスタと、前記駆動トランジスタのソースと前記第１の電源電位よりも高く、かつ当該第１の電源電位との電位差が前記電気光学素子の閾値電圧以下になるように設定された第３の電源電位との間に接続された第２のスイッチングトランジスタとを有する画素回路が行列状に配置されてなる画素アレイ部と、
前記データ線に輝度情報に応じた信号を供給するデータ線駆動回路と、
前記第１のスイッチングトランジスタを駆動する書き込み走査回路と、
前記第２のスイッチングトランジスタを駆動する駆動走査回路と
を備えたことを特徴とする表示装置。
【請求項６】
前記第３の電源電位は、前記電位差が前記電気光学素子の閾値電圧と同電位になるように設定されている
ことを特徴とする請求項５記載の表示装置。
【請求項７】
前記駆動トランジスタは、Ｎチャネル電界効果トランジスタである
ことを特徴とする請求項５記載の表示装置。
【請求項８】
前記駆動トランジスタは、デプレーション型トランジスタである
ことを特徴とする請求項７記載の表示装置。
【請求項９】
一端が第１の電源電位に接続された電気光学素子と、前記電気光学素子の他端と第２の電源電位との間に接続された駆動トランジスタと、前記駆動トランジスタのゲートとソースの間に接続されたキャパシタと、前記駆動トランジスタのゲートとデータ線との間に接続された第１のスイッチングトランジスタと、前記駆動トランジスタのソースと第３の電源電位との間に接続された第２のスイッチングトランジスタとを有する画素回路が行列状に配置されてなる表示装置の駆動方法であって、
前記第３の電源電位を前記第１の電源電位よりも高く、かつ当該第１の電源電位との電位差が前記電気光学素子の閾値電圧以下になるように設定する
ことを特徴とする表示装置の駆動方法。
【請求項１０】
前記第３の電源電位を、前記電位差が前記電気光学素子の閾値電圧と同電位になるように設定する
ことを特徴とする請求項９記載の表示装置の駆動方法。
【請求項１１】
前記駆動トランジスタは、Ｎチャネル電界効果トランジスタである
ことを特徴とする請求項９記載の表示装置の駆動方法。
【請求項１２】
前記駆動トランジスタは、デプレーション型トランジスタである
ことを特徴とする請求項１１記載の表示装置の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画素回路、表示装置およびその駆動方法に関し、特に流れる電流によって輝度が変化する電気光学素子を表示素子として有する画素回路、当該画素回路が行列状に配置されてなり、画素回路（画素）毎に能動素子を有して当該能動素子によって画素単位で表示駆動が行われる表示装置およびその駆動方法に関する。
【背景技術】
【０００２】
表示装置、例えば画素の表示素子として液晶セルを用いた液晶表示装置においては、液晶セルを含む画素を多数マトリクス状に配列し、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像の表示駆動が行われるようになっている。この表示駆動は、画素の表示素子として、流れる電流によって輝度が変化する電気光学素子、例えば有機ＥＬ(electro luminescence) 素子を用いた有機ＥＬ表示装置でも同様である。
【０００３】
ただし、有機ＥＬ表示装置の場合は、画素の表示素子として、自発光素子である有機ＥＬ素子を用いたいわゆる自発光型の表示装置であるため、光源（バックライト）からの光強度を制御する液晶表示装置に比べて画像の視認性が高い、バックライトが不要、応答速度が速い等の利点を持っている。また、有機ＥＬ素子の発光輝度がそれに流れる電流値によって制御される、即ち有機ＥＬ素子が電流制御型であるという点で、液晶セルが電圧制御型である液晶表示装置とは大きく異なっている。
【０００４】
有機ＥＬ表示装置においては、液晶表示装置と同様、その駆動方式として単純（パッシブ）マトリクス方式とアクティブマトリクス方式とを採ることができる。ただし、単純マトリクス方式の表示装置は、構造が単純であるものの、大型でかつ高精細の表示装置の実現が難しいなどの問題がある。このため、近年、画素内部の発光素子に流れる電流を、同様に画素内部に設けた能動素子、例えば絶縁ゲート型電界効果トランジスタ（一般には、薄膜トランジスタ(Thin Film Transistor;ＴＦＴ)によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００５】
図１２は、アクティブマトリクス型有機ＥＬ表示装置における画素回路（単位画素の回路）の従来例を示す回路図である。
【０００６】
この従来例に係る画素回路は、図１２から明らかなように、例えばカソード（陰極）が接地電位ＧＮＤに接続された有機ＥＬ素子１０１と、ドレインが有機ＥＬ素子１０１のアノード（陽極）に接続され、ソースが正電源電位Ｖｃｃに接続されたＰチャネルＴＦＴ１０２と、このＴＦＴ１０２のゲートと正電源電位Ｖｃｃとの間に接続されたキャパシタ１０３と、ソースがＴＦＴ１０２のゲートに、ゲートが走査線１０５に、ドレインがデータ線１０６にそれぞれ接続されたＰチャネルＴＦＴ１０４とを有する構成となっている（例えば、特許文献１，２参照）。
【０００７】
ここで、有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがある。したがって、図１２およびその他の図では、ＯＬＥＤとしてダイオードの記号を用いて示している。ただし、以下の説明において、ＯＬＥＤには必ずしも整流性が要求されるものではない。
【０００８】
続いて、上記構成の画素回路の動作について説明する。先ず、走査線１０５の電位を選択状態（ここでは、低レベル状態）とし、データ線１０６に書き込み電位Ｖｄａｔａを印加すると、ＴＦＴ１０４が導通してキャパシタ１０３が充電または放電される。これにより、ＴＦＴｌ０２のゲート電位は書き込み電位Ｖｄａｔａとなる。次に、走査線１０５の電位を非選択状態（ここでは、高レベル状態）とすると、走査線１０５とＴＦＴｌ０２とは電気的に切り離されるが、ＴＦＴｌ０２のゲート電位はキャパシタ１０３によって安定に保持される。
【０００９】
そして、ＴＦＴｌ０２および有機ＥＬ素子１０１に流れる電流は、ＴＦＴｌ０２のゲート・ソース間電圧Ｖｇｓに応じた値となる。すると、有機ＥＬ素子１０１は、その電流値に応じた輝度で発光し続ける。ここで、データ線１０６を通して供給される輝度情報を、走査線１０５を選択し、ＴＦＴ１０４を通して画素内部に伝える動作を、以下、「書き込み」と呼ぶこととする。
【００１０】
上述したように、図１２の画素回路では、一度電位Ｖｄａｔａの書き込みを行えば、次に電位Ｖｄａｔａの書き込みが行われるまでの間、有機ＥＬ素子１０１は一定の輝度で発光を継続する。また、駆動トランジスタであるＴＦＴ１０２のゲート電圧を変化させることで、有機ＥＬ素子１０１に流れる電流値を制御している。このとき、ＴＦＴ１０２は、ソースが正電源電位Ｖｃｃに接続されており、常に飽和領域で動作しているため、下記の式（１）に示した電流値Ｉｄｓを持つ定電流源となっている。
【００１１】
Ｉｄｓ＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖｇｓ−｜Ｖｔｈ｜）2   ……（１）
ここで、ＶｔｈはＴＦＴ１０２のしきい値、μはキャリアの移動度、Ｗはチャネル幅、Ｌはチャネル長、Ｃｏｘは単位面積当たりのゲート容量、Ｖｇｓはゲート・ソース間電圧である。
【００１２】
単純マトリクス型表示装置では、各発光素子は、選択された瞬間にのみ発光する。これに対して、アクティブマトリクス型表示装置では、書き込み終了後も発光素子が発光を継続する。したがって、アクティブマトリクス型表示装置は、単純マトリクス型表示装置に比べて発光素子のピーク輝度、ピーク電流を下げることができるなどの点で、とりわけ大型・高精細の表示装置では有利となる。
【００１３】
図１３は、有機ＥＬ素子の電流−電圧特性（Ｉ−Ｖ特性）の経時変化を示す特性図である。図１３において、実線で示す曲線が初期状態時の特性を示し、破線で示す曲線が経時変化後の特性を示している。
【００１４】
一般的に、有機ＥＬ素子のＩ−Ｖ特性は、図１３に示すように、時間が経過するにつれて劣化してしまう。ところが、図１２の画素回路では、先述したように、駆動トランジスタであるＴＦＴ１０２による定電流駆動のために有機ＥＬ素子１０１には定電流が流れ続け、有機ＥＬ素子のＩ−Ｖ特性が劣化してもその発光輝度が低下することはない。
【００１５】
ところで、図１２の画素回路は、ＰチャネルのＴＦＴによって構成されている。ＰチャネルのＴＦＴに代えて、ＮチャネルのＴＦＴによって画素回路を構成することができれば、ＴＦＴ作成において、従来のアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化を図ることができる。
【００１６】
ここで、ＰチャネルのＴＦＴをＮチャネルのＴＦＴに置き換えた画素回路について考察する。
【００１７】
図１４は、図１２のＰチャネルＴＦＴをＮチャネルＴＦＴに置き換えた画素回路の構成を示す回路図である。
【００１８】
この画素回路は、図１４から明らかなように、例えばカソードが接地電位ＧＮＤに接続された有機ＥＬ素子２０１と、ソースが有機ＥＬ素子２０１のアノードに接続され、ドレインが正電源電位Ｖｃｃに接続されたＮチャネルＴＦＴ２０２と、このＴＦＴ２０２のゲートと正電源電位Ｖｃｃとの間に接続されたキャパシタ２０３と、ドレインがＴＦＴ２０２のゲートに、ゲートが走査線２０５に、ソースがデータ線２０６にそれぞれ接続されたＮチャネルＴＦＴ２０４とを有するソースフォロア回路構成となっている。
【００１９】
図１５は、初期状態における駆動トランジスタとしてのＴＦＴ２０２と有機ＥＬ素子２０１の動作点を示す図である。図１５において、横軸はＴＦＴ２０２のドレイン・ソース間電圧Ｖｄｓを、横軸はドレイン・ソース間電流Ｉｄｓをそれぞれ示している。図１５に示すように、ソース電圧はＴＦＴ２０２と有機ＥＬ素子２０１との動作点で決まり、ゲート電圧によって異なる値を持つ。このＴＦＴ２０２は飽和領域で駆動されるため、動作点のソース電圧に対したゲート・ソース間電圧Ｖｇｓに関して式（１）で与えられる電流値の電流Ｉｄｓを流す。
【００２０】
【特許文献１】米国特許第５６８４３６５号明細書
【特許文献２】特開平８−２３４６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、ＰチャネルのＴＦＴをＮチャネルのＴＦＴに置き換えた画素回路においても、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴う劣化は避けられず、これにより、図１６に示すように、動作点が変動してしまうため、駆動トランジスタであるＴＦＴ２０２に同じゲート電圧を印加したとしてもそのソース電圧は変動する。これにより、ＴＦＴ２０２のゲート・ソース間電圧Ｖｇｓが変化してしまい、当該ＴＦＴ２０２に流れる電流値が変動する。同時に、有機ＥＬ素子２０１に流れる電流値も変化するため、有機ＥＬ素子２０１のＩ−Ｖ特性が変化すると、それに伴って有機ＥＬ素子２０１の発光輝度も経時変化してしまう。
【００２２】
また、図１５の画素回路の変形例として、図１７に示すように、有機ＥＬ素子２０１のアノードを正電源電位Ｖｃｃに接続し、駆動トランジスタとしてのＮチャネルＴＦＴ２０２のドレインを有機ＥＬ素子２０１のカソードに、ソースを接地電位ＧＮＤにそれぞれ接続する回路構成を採ることも考えられる。
【００２３】
この変形例に係る画素回路においては、図１２のＰチャネルＴＦＴ１０２による駆動の場合と同様に、ＮチャネルＴＦＴ２０２はソース電位が接地電位ＧＮＤに固定され、定電流源として動作する。したがって、有機ＥＬ素子２０１のＩ−Ｖ特性の劣化による輝度変化を防止できる。
【００２４】
しかしながら、この変形例に係る画素回路では、駆動トランジスタであるＮチャネルＴＦＴ２０２を有機ＥＬ素子２０１のカソード側に接続する構成を採らざるを得ない。このカソード接続の構成を採るためには、有機ＥＬ素子に関して新規にアノード・カソードの電極の開発が必要である。このアノード・カソードの電極の開発は、現状の技術では非常に困難であるとされている。このような観点から、従来は、有機ＥＬ素子のＩ−Ｖ特性の経時変化に伴う輝度の変化を抑えたＮチャネルトランジスタによる画素回路の開発は為されていなかった。
【００２５】
本発明は、上記課題に鑑みてなされたものであって、その目的とするところは、発光素子の電流−電圧特性が経時変化しても、それに伴う輝度変化のないＮチャネルトランジスタによって実現可能な画素回路、当該画素回路が行列状に配置されてなる表示装置およびその駆動方法を提供することにある。
【課題を解決するための手段】
【００２６】
上記目的を達成するために、本発明では、一端が第１の電源電位に接続された電気光学素子と、前記電気光学素子の他端と第２の電源電位との間に接続された駆動トランジスタと、前記駆動トランジスタのゲートとソースの間に接続されたキャパシタと、前記駆動トランジスタのゲートに対して輝度情報に応じた信号を選択的に取り込む第１のスイッチングトランジスタと、前記駆動トランジスタのソースと第３の電源電位との間に接続された第２のスイッチングトランジスタとを有する画素回路または当該画素回路が行列状に配置されてなる表示装置において、前記第３の電源電位を前記第１の電源電位よりも高く、かつ当該第１の電源電位との電位差が前記電気光学素子の閾値電圧以下になるように設定した構成を採っている。
【００２７】
上記構成の画素回路または当該画素回路が行列状に配置されてなる表示装置において、第２のスイッチングトランジスタをオン状態にして駆動トランジスタのソース電位を第３の電源電位に設定し、キャパシタに充電される電圧を入力電圧と第３の電源電位との差に確定させる。そして、キャパシタへの書き込みが終了した後、電気光学素子の発光期間において、第２のスイッチングトランジスタをオフ状態にすることで、電気光学素子に電流が流れ始める。このとき、駆動トランジスタが定電流源として動作することから、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、キャパシタによって駆動トランジスタのゲート・ソース間の電位差が一定に保たれているので、電気光学素子に流れる電流は変わらず、したがって当該電気光学素子の発光輝度も一定に保たれる。
【００２８】
また、第３の電源電位が第１の電源電位よりも高く、かつ当該第１の電源電位との電位差が電気光学素子の閾値電圧以下に設定されていることで、駆動トランジスタのソース電位が大きく上昇することに伴うゲート電位の上昇値のドロップを低くする、即ち駆動トランジスタのゲートのゲインを大きくすることができる。これにより、電気光学素子の電流−電圧特性が経時劣化したとしても、当該経時劣化の影響を受けることなく、上述した輝度の補正動作を確実に行うことができる。
【発明の効果】
【００２９】
本発明によれば、電気光学素子の電流−電圧特性が経時変化し、これに伴って駆動トランジスタのソース電位が変化したとしても、電気光学素子の発光輝度を一定に保つことができるとともに、電気光学素子の電流−電圧特性が経時劣化したとしても、その影響を受けることなく、輝度の補正動作を確実に行うことができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００３１】
図１は、本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。本例に係る尼マトリクス型表示装置は、流れる電流によって輝度が変化する電気光学素子を表示素子として含む画素（画素回路）１１がマトリクス状にｍ列ｎ行配列されてなる画素アレイ部１２を有している。ここでは、図面の簡略化のために、画素アレイ部１２が３列２行の画素配列を例に挙げて示している。
【００３２】
この画素アレイ部１２において、画素１２の各々に対して各行毎に走査線１３および駆動線１４が配線され、また各列毎にデータ線１５が配線されている。この画素アレイ部１２の周囲には、走査線１３を駆動する書き込み走査回路１６と、駆動線１４を駆動する駆動走査回路１７と、輝度情報に応じたデータ信号をデータ線１５に供給するデータ線駆動回路１８とが配置されている。
【００３３】
図２は、本発明の一実施形態に係る画素回路の構成例を示す回路図である。本実施形態に係る画素回路１１は、表示素子である電気光学素子として有機ＥＬ素子２１を用いており、当該有機ＥＬ素子２１以外に、駆動トランジスタ２２、キャパシタ（画素容量）２３および第１，第２のスイッチングトランジスタ２４，２５を回路素子として有する構成となっている。駆動トランジスタ２２およびスイッチングトランジスタ２４，２５は、Ｎチャネル電界効果トランジスタ、例えばＮチャネルＴＦＴ（薄膜トランジスタ）である。以下、駆動トランジスタ２２およびスイッチングトランジスタ２４，２５を、ＴＦＴ２２およびＴＦＴ２４，２５と記す。
【００３４】
図２において、有機ＥＬ素子２１は、カソードが第１の電源電位（本例では、接地電位ＧＮＤ）に接続されて設けられている。ＴＦＴ２２は、有機ＥＬ素子２１を発光駆動する駆動トランジスタであり、ドレインが第２の電源電位（本例では、電源電位Ｖｃｃ）に、ソースが有機ＥＬ素子２１のアノードにそれぞれ接続されてソースフォロア回路を形成している。キャパシタ２３は、一端がＴＦＴ２２のゲートに、他端がＴＦＴ２２のソースと有機ＥＬ素子２１のアノードとの接続ノードＮ１１（以下、「ノードＮ１１」と記す）にそれぞれ接続されている。ＴＦＴ２４は、ソースがデータ線１６に、ゲートが走査線１３に、ドレインがＴＦＴ２２のゲートとキャパシタ２３の一端との接続ノードＮ１２（以下、「ノードＮ１２」と記す）にそれぞれ接続されている。ＴＦＴ２５は、ドレインがノードＮ１１に、ソースが第３の電源電位（本例では、電源電位Ｖｓｓ）にそれぞれ接続されている。
【００３５】
本実施形態に係る画素回路１１では、第３の電源電位Ｖｓｓは、第１の電源電位よりも高く、かつ当該第１の電源電位との電位差が有機ＥＬ素子２１の閾値電圧以下になるように設定されていることを特徴としている。より具体的には、第１の電源電位をＶｋ、有機ＥＬ素子２１の閾値電圧をＶthel、ＴＦＴ２５の閾値電圧Ｖthtrとするとき、第３の電源電位Ｖｓｓは、
Ｖthel≧Ｖｓｓ＞（Ｖthel＋Ｖｋ）−Ｖthtr
なる条件を満足するように設定される。本例では、第１の電源電位が接地電位ＧＮＤ（Ｖｋ＝０［Ｖ］）であることから、
Ｖthel≧Ｖｓｓ＞Ｖthel−Ｖthtr
なる条件を満足するように設定されることになる。
【００３６】
続いて、上記構成の画素回路１１を備えた有機ＥＬ表示装置の回路動作について、図３のタイミングチャートおよび図４〜図８の動作説明図を用いて説明する。
【００３７】
図３は、ある行の画素回路１１を駆動する際に、書き込み走査回路１６から走査線１３を介して画素回路１１に与えられる書き込み信号ＷＳ、駆動走査回路１７から駆動線１４を介して画素回路１１に与えられる駆動信号ＤＳならびにＴＦＴ２２のゲート電位Ｖｇおよびソース電位Ｖｓ（図２を参照）の１フィールド（１Ｆ）期間におけるタイミング関係を示すタイミングチャートである。
【００３８】
通常の発光状態では、書き込み走査回路１６および駆動走査回路１７からそれぞれ出力される書き込み信号ＷＳおよび駆動信号ＤＳがほぼ接地電位ＧＮＤ（以下、「“Ｌ”レベル」と記す）にあるため、図４に示すように、ＴＦＴ２４，２５はオフした状態にある。このとき、駆動トランジスタであるＴＦＴ２２は、飽和領域で動作するように設計されている。すなわち、ＴＦＴ２２は定電流源として動作する。
【００３９】
次に、ＴＦＴ２４がオフした状態で駆動走査回路１７から出力される駆動信号ＤＳがほぼ電源電位Ｖｃｃ（以下、「“Ｈ”レベル」と記す）になることで、ＴＦＴ２５がオン状態となる。このとき、図５に示すように、ＴＦＴ２５を介して電流が流れるため、ＴＦＴ２２のソース電位Ｖｓが電源電位Ｖｓｓまで下降する。これにより、有機ＥＬ素子２１のアノード電位が電源電位Ｖｓｓとなるが、当該電源電位Ｖｓｓが有機ＥＬ素子２１の閾値電圧Ｖthelよりも低く設定されているため、有機ＥＬ素子２１が非発光状態となる。
【００４０】
次に、ＴＦＴ２５がオンした状態で書き込み走査回路１６から出力される書き込み信号ＷＳが１水平走査期間（１Ｈ）に亘って“Ｈ”レベルになることで、図６に示すように、ＴＦＴ２４がオン状態となって入力信号レベルＶｉｎをキャパシタ２３に書き込む。このとき、ＴＦＴ２２のソース電位Ｖｓが電源電位Ｖｓｓにあるため、ＴＦＴ２２のゲート−ソース間の電位差が（Ｖｉｎ−Ｖｓｓ）となり、この電位差（Ｖｉｎ−Ｖｓｓ）がキャパシタ２３に書き込まれる。
【００４１】
その後、書き込み信号ＷＳが“Ｌ”レベルとなり、図７に示すように、ＴＦＴ２４がオフ状態になることで、キャパシタ２３への入力信号レベルＶｉｎの書き込みが終了する。そして、駆動走査回路１７から出力される駆動信号ＤＳが“Ｌ”レベルとなることで、図８に示すように、ＴＦＴ２５がオフ状態となる。これにより、ＴＦＴ２２のソース電位Ｖｓが上昇し、有機ＥＬ素子２１に電流が流れる。
【００４２】
ＴＦＴ２２のソース電位Ｖｓが変動するにも拘わらず、ＴＦＴ２２のゲート・ソース間にはキャパシタ２３が接続されていることから、ソース電位Ｖｓの上昇に対してゲート電位Ｖｇの上昇を高い割合で追従させることができるため、ＴＦＴ２２のゲート・ソース間の電位差は常にほぼ（Ｖｉｎ−Ｖｓｓ）に保たれる。ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇の割合（以下、これを「ゲイン」と呼ぶこととする）は、キャパシタ２３の容量値で決定される。
【００４３】
このとき、ＴＦＴ２２が飽和領域で動作しているため、このＴＦＴ２２に流れる電流値Ｉｄｓは、ゲート・ソース間の電位差（Ｖｉｎ−Ｖｓｓ）によって決められる。この電流値Ｉｄｓは有機ＥＬ素子２１にも同様に流れるため、当該有機ＥＬ素子２１は発光する。このとき、ノードＮ１１の電位は、有機ＥＬ素子２１に電流Ｉｄｓが流れる際のＴＦＴ２２のゲート電位まで上昇する。このゲート電位の上昇に伴い、キャパシタ２３を介してノードＮ１２の電位も同様に上昇する。これにより、前述した通り、ＴＦＴ２２のゲート・ソース間の電位差はほぼ（Ｖｉｎ−Ｖｓｓ）に保たれる。
【００４４】
ここで、上述したように、ＮチャネルＴＦＴを用いたソースフォロア回路構成の画素回路１１において、駆動トランジスタであるＴＦＴ２２のゲート・ソース間にキャパシタ２３を接続するとともに、ＴＦＴ２２のソースをスイッチングトランジスタであるＴＦＴ２５を介して固定電位（本例では、第３の電源電位Ｖｓｓ）に選択的に接続するようにした構成を採ることによる作用効果について説明する。
【００４５】
入力電圧Ｖｉｎをキャパシタ２３に書き込む時間に、ＴＦＴ２５をオン状態にしてＴＦＴ２２のソース電位Ｖｓを電源電位Ｖｓｓに設定し、キャパシタ２３に充電される電圧をほぼ（Ｖｉｎ−Ｖｓｓ）に確定させる。キャパシタ２３への書き込み終了後、有機ＥＬ素子２１の発光期間において、ＴＦＴ２５をオフ状態にすることで、有機ＥＬ素子２１に電流が流れ始める。このとき、ＴＦＴ２２のゲート・ソース間にはキャパシタ２３が存在するため、ＴＦＴ２２のソース電位Ｖｓの変動に拘わらず、ＴＦＴ２２のゲート・ソース間の電位差は常にほぼ（Ｖｉｎ−Ｖｓｓ）である。
【００４６】
また、ＴＦＴ２２が定電流源として動作することから、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化し、これに伴ってＴＦＴ２２のソース電位Ｖｓが変化したとしても、キャパシタ２３によってＴＦＴ２２のゲート・ソース間電位Ｖｇｓが一定（≒Ｖｉｎ−Ｖｓｓ）に保たれているため、有機ＥＬ素子２１に流れる電流は変わらず、したがって当該有機ＥＬ素子２１の発光輝度も一定に保たれる。以下、この輝度補正のための動作をブートストラップ動作と呼ぶこととする。このブートストラップ動作により、有機ＥＬ素子２１のＩ−Ｖ特性が経時変化しても、それに伴う輝度劣化のない画像表示が可能になる。
【００４７】
また、Ｎチャネルトランジスタを用いたソースフォロア回路によって画素回路を構成することができるために、現状のアノード・カソード電極の有機ＥＬ素子をそのまま用いても、当該有機ＥＬ素子の駆動が可能になる。しかも、Ｎチャネルのみのトランジスタを用いて画素回路を構成することができ、ＴＦＴ作成においてもアモルファスシリコン（ａ−Ｓｉ）プロセスを用いることができるようになるため、ＴＦＴ基板の低コスト化が図れることになる。
【００４８】
上記構成の画素回路１１において、本実施形態の特徴とする部分は、固定電位である電源電位Ｖｓｓの電位を、接地電位ＧＮＤよりも高く（正電位）、かつ有機ＥＬ素子２１の閾値電圧Ｖthel以下に設定した点にある。なお、一般的には、固定電位を接地電位ＧＮＤに設定するものと考えられる。ここで、固定電位を接地電位ＧＮＤとしたときのゲインＧ（但し、Ｇ＜０）について考察する。
【００４９】
ＴＦＴ２２のゲート電位Ｖｇの上昇（ΔＶｇ）は、ソース電位Ｖｓの上昇をΔＶｓとおくと、前述の通り、
ΔＶｇ＝Ｇ・ΔＶｓ        ……（２）
で表される。
【００５０】
上式（２）より、ソース電位Ｖｓの上昇が大きくなるにつれて、ゲート電位Ｖｇの上昇値のドロップが大きくなることがわかる。ゲート電位Ｖｇの上昇値のドロップが大きくなると、有機ＥＬ素子２１のＩ−Ｖ特性の経時劣化に対するブートストラップ動作が不十分になってしまう。したがって、駆動トランジスタであるＴＦＴ２２のゲート電位Ｖｇのドロップが少ないことが、ブートストラップ動作において必須事項となる。
【００５１】
また、次のような不具合も懸念される。今、駆動トランジスタ（ＴＦＴ２２）をデプレーション型トランジスタとする。一般的なデプレーション型トランジスタのＶｇｓ−Ｉｄｓ特性を図９に示す。例えば、書き込み電圧を０Ｖとしたとき、固定電位が接地電位ＧＮＤであるならば、ＴＦＴ２２のゲート−ソース間電圧は０Ｖとなる。しかし、当該ＴＦＴ２２がデプレーション型トランジスタであるために、ゲート−ソース間電圧が０ＶでもＴＦＴ２２には電流Ｉｄｓが流れることになってしまう。
【００５２】
これに対して、本実施形態に係る画素回路１１では、ブートストラップ動作時のＴＦＴ２２のソース電位Ｖｓに対するゲート電位Ｖｇの上昇値のドロップをなるべく小さく抑える、即ちＴＦＴ２２のゲートのゲイン（ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇の割合）を高くするために、固定電位である電源電位Ｖｓｓを、接地電位ＧＮＤよりも高く（正電位）になるように設定している。
【００５３】
ここで、固定電位Ｖｓｓを接地電位ＧＮＤとしたときと、例えば３［Ｖ］に設定したときの動作について比較する。
【００５４】
今、ソース電位Ｖｓの上昇に対するゲート電位Ｖｇの上昇比（ゲイン）を仮に９０％とする。固定電位Ｖｓｓが接地電位ＧＮＤのとき、有機ＥＬ素子２１の発光時、ソース電位Ｖｓが０Ｖ→６Ｖまで上昇したとすると、ゲート電位Ｖｇは、発光直前の電位をｖ［Ｖ］とすると、ｖ＋５．４（＝ｖ＋６×０．９）［Ｖ］まで上昇する（図１０参照）。
【００５５】
一方、固定電位Ｖｓｓを３［Ｖ］に設定したときの有機ＥＬ素子２１の発光時の動作はソース電位Ｖｓが３Ｖ→６Ｖまで上昇したとすると、ゲート電位Ｖｇは、発光直前の電位をｖ［Ｖ］＋３［Ｖ］とすると、ｖ＋２．７（＝ｖ＋（６−３）×０．９）［Ｖ］まで上昇する（図１１参照）。
【００５６】
以上の検討より、ゲインが同じであるとしたとき、固定電位Ｖｓｓを正の電位（本例では、３［Ｖ］）に設定した方が、ゲート電位Ｖｇの上昇の際のロス（ゲート電位Ｖｇの上昇値のドロップ）を低くする、即ちＴＦＴ２２のゲートのゲインを大きくすることができる。また、駆動トランジスタであるＴＦＴ２２がデプレーション型トランジスタの場合にＴＦＴ２２のゲート−ソース間電圧が０ＶでもＴＦＴ２２に電流Ｉｄｓが流れてしまうという不具合に関しても、固定電位Ｖｓｓを正の電位に引き上げることにより、ＴＦＴ２２をカットオフすることができるため、当該不具合を解消することが可能になる。
【００５７】
ただし、固定電位Ｖｓｓを有機ＥＬ素子２１の閾値電圧Ｖthelよりも高い電圧に設定した場合、ＴＦＴ２５のオン時、即ち有機ＥＬ素子２１の非発光期間においても、有機ＥＬ素子２１に電流が流れるため、当該有機ＥＬ素子２１が誤発光してしまう。したがって、本実施形態に係る画素回路１１では、固定電位Ｖｓｓを接地電位ＧＮＤとの電位差（＝Ｖｓｓ−０［Ｖ］）が有機ＥＬ素子２１の閾値電圧Ｖthel以下になるように設定している。これにより、ＴＦＴ２５のオン期間、即ち非発光期間に有機ＥＬ素子２１に電流が流れるのを防ぐことができるため、当該有機ＥＬ素子２１の誤発光を回避することができる。
【００５８】
また、以上を踏まえた上で、固定電位Ｖｓｓを有機ＥＬ素子２１の閾値電圧Ｖthelと同電位になるように設定することにより、固定電位Ｖｓｓを接地電位ＧＮＤ以上、有機ＥＬ素子２１の閾値電圧Ｖthel以下の範囲内で最も高電位（＝閾値電圧Ｖthel）に設定することができるため、有機ＥＬ素子２１の非発光期間中の誤発光をより確実に防ぎ、かつＴＦＴ２２のゲートのゲインをより高くすることができる。
【００５９】
なお、上記実施形態では、ブートストラップ動作を為すキャパシタ２３およびＴＦＴ２５からなるブートストラップ回路以外に、駆動トランジスタであるＴＦＴ２２およびスイッチングトランジスタであるＴＦＴ２４のみを備えた構成の画素回路１１に適用した場合を例に挙げて説明したが、この適用例に限られるものではなく、上記ブートストラップ回路を有する画素回路全般に対して適用可能である。
【００６０】
また、上記実施形態では、第１の電源電位を接地電位ＧＮＤ、第２の電源電位を正電源電位とした画素回路を例に挙げて説明したが、この電位関係に限られるものではなく、例えば第１の電源電位を負電源電位、第２の電源電位を接地電位ＧＮＤとした画素回路にも同様に適用可能である。この画素回路の場合にも、第３の電源電位を第１の電源電位よりも高く、かつ当該第１の電源電位との電位差が有機ＥＬ素子の閾値電圧以下になるように設定すれば良い。
【００６１】
さらに、上記実施形態では、画素の表示素子として、有機ＥＬ素子を用いた有機ＥＬ表示装置に適用した場合を例に挙げて説明したが、これに限られるものではなく、流れる電流によって輝度が変化する電気光学素子を画素の表示素子として用いた表示装置全般に適用可能である。
【図面の簡単な説明】
【００６２】
【図１】本発明が適用されるアクティブマトリクス型表示装置の構成の概略を示すブロック図である。
【図２】本発明の一実施形態に係る画素回路の構成例を示す回路図である。
【図３】一実施形態に係る画素回路の動作を説明するためのタイミングチャートである。
【図４】一実施形態に係る画素回路の動作説明図（その１）である。
【図５】一実施形態に係る画素回路の動作説明図（その２）である。
【図６】一実施形態に係る画素回路の動作説明図（その３）である。
【図７】一実施形態に係る画素回路の動作説明図（その４）である。
【図８】一実施形態に係る画素回路の動作説明図（その５）である。
【図９】一般的なデプレーション型トランジスタのＶｇｓ−Ｉｄｓ特性図である。
【図１０】固定電位Ｖｓｓを接地電位ＧＮＤに設定したときの動作説明図である。
【図１１】固定電位Ｖｓｓを２［Ｖ］に設定したときの動作説明図である。
【図１２】従来例に係る画素回路を示す回路図である。
【図１３】有機ＥＬ素子のＩ−Ｖ特性の経時変化を示す特性図である
【図１４】ＮチャネルＴＦＴで構成した従来例に係る画素回路を示す回路図である。
【図１５】初期状態における駆動トランジスタであるＴＦＴと有機ＥＬ素子の動作点を示す図である。
【図１６】経時変化後の駆動トランジスタであるＴＦＴと有機ＥＬ素子の動作点を示す図である。
【図１７】ＮチャネルＴＦＴのソースを接地電位に接続した構成の画素回路を示す回路図である。
【符号の説明】
【００６３】
１１…画素（画素回路）、１２…画素アレイ部、１３…走査線、１４…駆動線、１５…データ線、１６…書き込み走査回路、１７…駆動走査回路、１８…データ線駆動回路、２１…有機ＥＬ素子、２２…駆動トランジスタ（ＴＦＴ）、２３…キャパシタ（画素容量）、２４〜２５…スイッチングトランジスタ（ＴＦＴ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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