(57)【要約】 【課題】通常のＣＭＯＳプロセスで製造したＣＭＯＳ回路により構成される半導体回路において、無駄な電力消費を伴うことなく、ＣＭＬ回路のバイアス電流を適切に設定すること。【解決手段】ＣＭＬ回路１１の出力信号を全波整流回路１２、電圧変換回路１３によりＤＣ電圧に変換し、これと基準電圧回路１８から発生された基準電圧との差分を演算増幅回路１６で算出し、この差分がゼロになるようなバイアス電流をバイアス回路１７により発生してＣＭＬ回路１１に供給するフィードバック制御を行うことにより、無駄な電力消費を伴うことなく、ＣＭＬ回路１１のバイアス電流を適切に設定することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
供給されるバイアス電圧又は電流によりその特性が制御されるＣＭＬ回路と、
基準電圧を発生する基準電圧発生回路と、
前記ＣＭＬ回路の出力信号をＤＣ電圧に変換する変換回路と、
前記ＤＣ電圧に変換された出力信号と前記基準電圧との差分を算出する演算回路と、
前記算出された差分がゼロになるような前記バイアス電圧又は電流を発生するバイアス回路と、
を具備することを特徴とする半導体回路。
【請求項２】
前記変換回路は前記ＣＭＬ回路の出力信号を整流する整流回路と、この整流回路の出力電流をＤＣ電圧に変換する電圧変換回路を有することを特徴とする請求項１記載の半導体回路。
【請求項３】
前記演算回路は前記電圧に変換された出力信号と前記基準電圧をデジタル値に変換して両者の差分をデジタル処理にて算出するデジタル回路であることを特徴とする請求項１記載の半導体回路。
【請求項４】
前記ＣＭＬ回路をＰＬＬ回路の分周器として用いることを特徴とする請求項１記載の半導体回路。
【請求項５】
前記基準電圧発生回路は発生する基準電圧の値を変更することができることを特徴とする請求項１記載の半導体回路。
【請求項６】
前記半導体回路はＣＭＯＳ回路であることを特徴とする請求項１記載の半導体回路。
【請求項７】
ＣＭＬ回路に供給するバイアス電圧又は電流を制御するＣＭＬ回路のバイアス制御方法であって、
ＣＭＬ回路の出力信号を基準レベルと比較するステップと、
前記出力信号の基準レベルからのずれを是正するように前記バイアス電圧又は電流を制御するステップと、
を具備することを特徴とするＣＭＬ回路のバイアス制御方法。
【請求項８】
前記ＣＭＬ回路はＣＭＯＳプロセスで製造されることを特徴とする請求項７記載のＣＭＬ回路のバイアス制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、論理回路としてＣＭＬ（電流モード論理）を有する半導体回路に係り、特に半導体回路としてＣＭＯＳ回路を用いた時のＣＭＬ回路に供給するバイアス電圧又は電流の制御方法に関する。
【背景技術】
【０００２】
近年、ＣＭＯＳ回路を高周波動作させるニーズが高まっている。これまでＣＭＯＳ回路は高周波動作に不向きであるため、あまり利用されなかったが、プロセスの微細化によりＣＭＯＳ回路でも高速動作を行うことが可能になり、低消費電流を求めてＣＭＯＳ化することが少なくなくない。ＣＭＯＳ回路でＧＨｚを超える帯域の動作を行う場合には、バイポーラ回路と同様に論理回路としてＣＭＬやＥＣＬ（エミッタ結合論理）が多く使用される（例えば特許文献１参照）。
【０００３】
このＣＭＬ回路を用いた場合、基準となる電流を決定して回路に供給する必要がある。図１５は従来のＣＭＬ回路の構成を示したブロック図である。この従来回路では、バイアス回路１は基準電圧回路２より供給される基準電圧から所望の周波数で動作が可能なバイアス電流を決定し、このバイアス電流をＣＭＬ回路３に供給していた。
【０００４】
基準電圧回路２としてはＢＧＲなど特性の良い回路が知られている。しかしＣＭＬ回路３の基準となるバイアス電流の生成回路（バイアス回路１）が設計基準値から変動することを考慮する必要があり、必要十分以上の電流を供給しなければならなかった。
【特許文献１】特開平１１−９６７６９号公報  （第３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記のように従来のＣＭＯＳ回路にＣＭＬ回路３を備えた場合、回路が微細になればなるほど構成素子のばらつきが大きくなってバイアス回路１の変動要因になる。このバイアス回路１の変動要因として基準電圧から基準電流を生成するための抵抗素子の抵抗値自体の変動が最大である。実際に変動する量の計算例は、標準電流をＩｔｙｐ、変動最大電流をＩｍａｘ、変動最小電流をＩｍｉｎ、抵抗値の製造ばらつきを±３０％、抵抗値の温度特性を±２０％とすると、以下に示す如くである。
【０００６】
Ｉｍａｘ＝Ｉｔｙｐ×（１＋０．３）×（１＋０．２）＝１．５６×Ｉｔｙｐ
【０００７】
Ｉｍｉｎ＝Ｉｔｙｐ×（１−０．３）×（１−０．２）＝０．５６×Ｉｔｙｐ
【０００８】
電流が最小となるＩｍｉｎでは標準時（Ｉｔｙｐ）の０．５６倍の電流となってしまう。上記変動を考慮の上でＩｔｙｐを確保するために、１／０．５６＝１．８倍の電流を設定する必要があった。これでは、ＣＭＯＳ回路の低消費電流であるという特性が損なわれてしまうという問題がある。
【０００９】
また、上記した上積み電流の考察では、ＣＭＯＳ回路を構成する抵抗素子の変動（バラつき）についてのみ考慮したが、実際の製造時には回路を構成するトランジスタも特性が変動するため、実際の動作においてそれぞれの素子の特性変動の影響を全て考慮して上積み電流値を見積もらなければならない。しかし、すべての素子の変動を考慮することは簡単にはできないため、全ての素子が悲観的方向にばらついていると想定して上積み電流は大きく見積もるしかなく、その分、消費電力が増大してしまう。そこで、この問題を回避するには、ＣＭＯＳプロセスで精度のよい素子を作成すれば精度がよくなった分、上積み電流を小さくできるが、精度のよい素子を作るにはＣＭＯＳプロセスが通常よりも多く必要となり、製造コストが高くなるという問題がある。
【００１０】
ここで、ＣＭＬ回路の基準となる電流であるが、回路の寄生の負荷容量をＣ、動作周波数をｆ、変動電圧Ｖ、変動ノード以外の回路の電流をＩｂｉａｓとすると、最低限必要な電流は、Ｉｍｉｎ＝Ｃ×ｆ×Ｖ＋Ｉｂｉａｓで表されるため、動作周波数が高周波になるほど、第１項は大きくなり、変動を考慮して上積み設定する電流値も顕著に増加してしまうことが分かる。
【００１１】
本発明は前記事情に鑑み案出されたものであって、本発明の目的は、無駄な電力消費を伴うことなく、ＣＭＬ回路のバイアス電流を適切に設定できる通常ＣＭＯＳプロセスで製造される半導体回路及びＣＭＬ回路のバイアス制御方法を提供することにある。
【課題を解決するための手段】
【００１２】
本発明は上記目的を達成するため、供給されるバイアス電圧又は電流によりその特性が制御されるＣＭＬ回路と、基準電圧を発生する基準電圧発生回路と、前記ＣＭＬ回路の出力信号をＤＣ電圧に変換する変換回路と、前記ＤＣ電圧に変換された出力信号と前記基準電圧との差分を算出する演算回路と、前記算出された差分がゼロになるような前記バイアス電圧又は電流を発生するバイアス回路とを具備することを特徴とする。
【００１３】
また、本発明は、ＣＭＬ回路に供給するバイアス電圧又は電流を制御するＣＭＬ回路のバイアス制御方法であって、ＣＭＬ回路の出力信号を基準レベルと比較するステップと、前記出力信号の基準レベルからのずれを是正するように前記バイアス電圧又は電流を制御するステップとを具備することを特徴とする。
【００１４】
このように本発明では、ＣＭＬ回路に供給するバイアス電圧（又はバイアス電流）を、ＣＭＬ回路の出力信号をＤＣ電圧に変換し、これと基準電圧との差分がゼロになるようにフィードバック制御することにより、ＣＭＬ回路の出力信号振幅を前記基準電圧対応で任意に設定することができる。これにより、ＣＭＯＳ回路を構成する各素子のばらつきはすべてフィードバック制御により吸収されてＣＭＬ回路の出力信号の振幅を設定することになるため、構成素子のばらつきが多い通常プロセスで製造したＣＭＯＳ回路で半導体回路を構成しても、最適なバイアス電圧（又はバイアス電流）をＣＭＬ回路に供給することができるため、無駄な電力を消費することなく、即ち、低消費電力を確保しつつＣＭＬ回路の特性（例えば出力振幅）を設定することができる。
【発明の効果】
【００１５】
ＣＭＬ回路に供給するバイアス電圧（又はバイアス電流）を、ＣＭＬ回路の出力信号をＤＣ電圧に変換し、これと基準電圧との差分がゼロになるようにフィードバック制御することにより、通常のＣＭＯＳプロセスで製造したＣＭＬ回路のバイアス電流を無駄な電力消費を伴わず適切に設定することができ、省電力のＣＭＬ回路を備え、ＣＭＯＳプロセスで製造された半導体回路を得ることができる。また、基準電圧を変更することにより、ＣＭＬ回路のバイアス電流を変更してＣＭＬ回路の特性を容易に変更設定することができる。
【発明を実施するための最良の形態】
【００１６】
通常ＣＭＯＳプロセスで製造したＣＭＯＳ回路により構成される半導体回路において、無駄な電力消費を伴うことなく、ＣＭＬ回路のバイアス電流を適切に設定する目的を、ＣＭＬ回路に供給するバイアス電流を、ＣＭＬ回路の出力信号をＤＣ電圧に変換し、これと別途生成した基準電圧との差分がゼロになるようにフィードバック制御することによって実現した。
【実施例１】
【００１７】
図１は、本発明の第１の実施の形態に係る半導体回路の構成を示したブロック図である。ＣＭＯＳ回路は、ＣＭＬ回路１１、このＣＭＬ回路１１の出力を全波整流する全波整流回路１２、全波整流回路１２の出力電流を電圧に変換する電圧変換回路１３、基準電圧回路１８の出力を全波整流する全波整流回路１４、全波整流回路１４の出力電流を電圧に変換する電圧変換回路１５、電圧変換回路１３の出力と電圧変換回路１５の出力の差分を計算する演算増幅回路１６、演算増幅回路１６から出力される差分がゼロになるようなバイアス電流（又は電圧）を生成してＣＭＬ回路１１に出力するバイアス回路１７、基準電圧を発生する基準電圧回路１８を有して構成されている。
【００１８】
図２と図３はＣＭＬ回路１１の出力が正弦波と矩形波（レベル推移時間５０［ｐＳ］）の場合の全波整流回路１２の入力信号と電圧変換回路１３の出力信号波形を示した図で、入力周波数が２ＧＨｚ、電源電圧（ＡＶＤ）が１．２Ｖの時の回路動作結果である。いずれも入力の振幅に対応して出力電位が増加する。正弦波入力の場合は出力電圧も正弦波となるが、この電圧値をフィルタリングすることでＤＣ電圧値を得ることが可能となる（周期の区間積分結果となる）。
【００１９】
次に本実施の形態の動作について説明する。まず、ＣＭＬ回路１１の回路動作に必要な出力電圧振幅に基づいて、基準電圧回路１８から発生する基準電圧を設定しておく。この基準電圧は、製造プロセスや電源電圧、動作周波数等により異なるため、ＣＭＬ回路１１の出力に必要な電圧振幅が得られる値を設計値として決めたものである。また、基準電圧は正弦波や矩形波ではなくフィルタリングを考慮したＤＣ電圧を直接入力することで同じ回路出力の電圧を生成する。
【００２０】
ＣＭＬ回路１１は入力信号のクロックを分周し、図２（Ａ）（又は図３（Ａ））に示すような分周信号を出力する。この出力信号は全波整流回路１２に入力される。全波整流回路１２は入力信号を全波整流し、これを電圧変換回路１３が電圧に変換し、図２（Ｂ）（又は図３（Ｂ））に示すような信号として演算増幅回路１６に出力する。一方、基準電圧回路１８から出力された基準電圧は、全波整流回路１４及び電圧変換回路１５を通って演算増幅回路１６に出力される。
【００２１】
電圧変換回路１３から演算増幅回路１６に入力される図２（Ｂ）（又は図３（Ｂ））に示すような信号は演算増幅回路１６の入力段にあるローパスフィルタにより積分されてＤＣ電圧となり、このＤＣ電圧と電圧変換回路１５から入力される基準電圧との差分が演算増幅回路１６より算出されて、バイアス回路１７に出力される。バイアス回路１７は演算増幅回路１６から入力される差分がゼロになるようなバイアス電流を生成して、これをＣＭＬ回路１１に出力する。これにより、ＣＭＬ回路１１の出力信号の振幅値は基準電圧回路１８の基準電圧に応じた値になる。
【００２２】
ここで、全波整流回路１４と電圧変換回路１５は全波整流回路１２と電圧変換回路１３と同一の回路で同一特性を有しているため、演算増幅回路１６に入力される基準電圧の温度などによる変化特性は電圧変換回路１３から出力される図２（Ｂ）（又は図３（Ｂ））に示すような変化特性と同様の特性を持っており、電圧変換回路１５からの出力信号に対する基準電圧の相対的な値を常に一定にすることができ、ＣＭＬ回路１１の出力信号の振幅が温度などにより変化しないようにしている。
【００２３】
図４は上記した全波整流回路１２と電圧変換回路１３の詳細構成を示した回路図である。全波整流回路１２はＮ型のＭＯＳトランジスタ（以降単にトランジスタと称する）ＴＲ１、ＴＲ２、ＴＲ３とＰ型トランジスタＴＲ４とから構成され、電圧変換回路１３はＰ型トランジスタＴＲ５とＮ型トランジスタＴＲ６から構成されている。なお、全波整流回路１４と電圧変換回路１５も図４で示した全波整流回路１２と電圧変換回路１３と同一回路である。
【００２４】
入力端子ｉｎに入力される電圧が中心電圧よりも高い場合、電流はＡＶＤからトランジスタＴＲ４、ＴＲ１、ＴＲ２を通して流れ、トランジスタＴＲ２とカレントミラー回路を構成するトランジスタＴＲ３にコピー電流が流れる。入力端子ｉｎの電圧が高くなるとトランジスタＴＲ４を流れる電流が増加する。このトランジスタＴＲ４とカレントミラー回路を構成するトランジスタＴＲ５にはトランジスタＴＲ４を流れる電流のコピー電流が流れ、このコピー電流は抵抗として動作するトランジスタＴＲ６により電圧に変換されて出力される。
【００２５】
入力端子ｉｎに入力される電圧が中心電圧よりも低い場合、電流はＡＶＤからトランジスタＴＲ４、ＴＲ１を通り、更に入力端子ｉｎ側に流れる。この入力端子ｉｎを通して外部に流れる電流分だけトランジスタＴＲ４の電流が増大する。入力端子ｉｎの電圧が低くなると外部に流れる電流が増加するため、トランジスタＴＲ４を流れる電流が増加する。このトランジスタＴＲ４とカレントミラー回路を構成するトランジスタＴＲ５にはトランジスタＴＲ４を流れる電流のコピー電流が流れ、このコピー電流は抵抗として動作するトランジスタＴＲ６により電圧に変換されて出力される。
【００２６】
図５は上記した演算増幅回路１６の詳細構成を示した回路図である。演算増幅回路１６はオペアンプ１６１より構成され、電圧変換回路１３の出力がオペアンプ１６１の非反転入力端子（＋）に入力され、電圧変換回路１５の出力がオペアンプ１６１の反転入力端子（−）に入力されて、両出力信号の差分がオペアンプ１６１から出力される。
【００２７】
図６は上記したＣＬＭ回路１１の詳細構成を示した回路図である。ＣＬＭ回路１１はＤフリップフロップ部６１、入力クロックを正転クロックと反転クロックにするクロック生成部６２から成る。クロック生成部６２はインバータＩの直列回路で、直列に接続するインバータＩの数により、正転クロック４０と反転クロック５０を生成して、Ｄフリップフロップ部６１に供給している。クロック生成部６２でインバータＩの代わりに抵抗機能のトランジスタ回路６２１が入っているのは正転クロック４０と反転クロック５０の出力タイミングを合わせるためである。
【００２８】
但し、この回路例では低電圧化を考慮した片側バイアス（Ｐ型トランジスタ６００のみ）のＣＭＬ回路としてあるが、一般的な両側バイアスＣＭＬ回路でも全く同等の効果を得ることが可能である。また、本回路例では別途バイアス回路を使用せずに、演算増幅回路１６の出力を、ＣＭＬ回路１１のＰ型トランジスタ６００のゲート電位として直結しているが結果は同等である。即ち、ＣＭＬ回路１１内にバイアス回路１７がある構成である。両側バイアスＣＭＬ回路の場合は別途バイアス回路が必要となる。
【００２９】
Ｄフリップフロップ部６１はその反転出力端子とＤ端子を接続したフリップフロップ１段によるトグル回路を構成し、入力クロックを分周したクロック信号を出力端子から出力する。その際に、Ｄフリップフロップ部６１を構成するＰ型トランジスタ６００のゲート端子にＲＦＰ端子が接続され、このＲＦＰ端子に演算増幅回路１６から出力される差分信号が入力される。
【００３０】
したがって、差分信号が大きいとＰ型トランジスタ６００を流れる電流が小さくなり、Ｄフリップフロップ部６１の出力端子から出力される分周クロックの振幅が小さくなる。これにより、差分信号がゼロになるまで、Ｐ型トランジスタ６００を流れる電流が小さくなるため、結局、差分信号がゼロに対応する振幅の分周クロックがＤフリップフロップ部６１の出力端子から出力される。
【００３１】
図７は図１に示した回路のＣＭＬ回路の出力振幅制御動作を説明する波形図である。図中、ｔで示した時点が制御開始時点である。制御開始前、基準電圧回路１８から発生される基準電圧は高く設定されているため、電圧変換回路１５から出力される基準電圧は図７（Ｃ）に示すように高くなっており、電圧変換回路１３から出力される図７（Ｄ）に示すような信号の積分値と、この基準電圧との差分がゼロになるような図７（Ｂ）に示すようなバイアス電流がＣＭＬ回路１１に供給されていて、図７（Ａ）に示すような振幅の出力がＣＭＬ回路１１から出力されている。
【００３２】
この状態で、制御開始時点ｔ以降、基準電圧回路１８から発生される基準電圧が低く設定されると、電圧変換回路１５から出力される基準電圧は図７（Ｃ）に示すように階段的に下降して低くなる。これにより、演算増幅回路１６から出力される差分が大きくなり、これに応じて、図７（Ｂ）に示すようにバイアス回路１７から出力されるバイアス電流が徐々に大きくなる。実際は、図６のＲＦＰに大きな差分電圧が演算増幅回路１６から印加されて、Ｐ型トランジスタ６００を流れる電流が絞られるため、Ｄフリップフロップ部６１の出力振幅が小さくなる。即ち、図７（Ａ）に示すようにＣＭＬ回路１１の出力振幅が小さくなる。このため、電圧変換回路１３の出力信号が図７（Ｄ）に示すように低くなって、結局、電圧変換回路１５から出力される基準電圧と同一になり、その時、ＣＭＬ回路１１から出力される信号の振幅で回路が安定する。
【００３３】
即ち、図１の回路では、電源投入時などの動作開始時点（０．０）では十分な出力振幅（出力振幅約１．２Ｖ）が得られるバイアス設定（基準電圧）がしてある。ここでＣＭＬ回路１１の動作条件が出力振幅を下げても構わない場合には、上記のように制御開始時点（２００ｎＳ）ｔで基準電圧を切り替えることでＣＭＬ回路１１の振幅を縮小して、消費電流を低減している。上記動作例では、基準電圧を切り替えることによってＣＭＬ回路１１の出力振幅を１．２Ｖから０．８Ｖに変更している。制御開始時点ｔから５ｕＳにはほぼ電位が収束している。
【００３４】
図８は、（Ａ）で図７の制御開始前のＣＭＬ回路１１の出力信号、（Ｂ）でバイアス回路１７のバイアス電圧、（Ｃ）で電圧変換回路１５の出力電圧（基準電圧）、（Ｄ）で電圧変換回路１３の出力電圧の詳細を示した図である。
【００３５】
図９は、（Ａ）で図７の制御開始後のＣＭＬ回路１１の出力信号、（Ｂ）でバイアス回路１７のバイアス電圧、（Ｃ）で電圧変換回路１５の出力電圧（基準電圧）、（Ｄ）で電圧変換回路１３の出力電圧の詳細を示した図である。
【００３６】
図１０は図７の制御開始前後の図１に示したＣＭＯＳ回路の消費電流の変化を示した図である。制御開始前に比べてＣＭＬ回路１１の出力振幅が減った分、消費電流が低下していることが分かる。制御開始点ｔ（２００ｎＳ）から電流が減少し始め、１００ｎＳ時点で８００ｕＡであったものが、９．９ｕＳ時点では２００ｕＡに低減していることがわかる。
【００３７】
図１１は図１０に示した制御開始前の図１に示したＣＭＯＳ回路の消費電力の詳細な変化を示した図であり、図１２は図１０に示した制御開始後の図１に示したＣＭＯＳ回路の消費電力の詳細な変化を示した図である。制御開始前に比べてＣＭＬ回路１１の出力振幅が減った分、消費電力が低下していることが分かる。
【００３８】
図１３は図１に示したＣＭＬ回路１１を有するＣＭＯＳ回路を用いたＰＬＬ回路例である。ＰＬＬ回路は、位相比較器２２、チャージポンプ２３、フィルタ２４、ＶＣＯ（電圧制御発信機）２５、分周器２６から構成されているが、この分周器２６として図１のＣＭＬ回路１１を用いる。これにより、ＶＣＯ２５から出力された発信信号を分周した信号が位相比較器２２にフィードバックされ、ＶＣＯ２５の出力信号の位相がリファレンス信号ＲｅｆＩＮの位相と同期する。
【００３９】
ここで、主に高周波のＰＬＬ回路（分周ロジック等）でロック検出前は広い動作周波数帯域が必要であるが、ロック検出後には一定の周波数で動作する。このロック検出信号により図７で示したＣＭＬ制御を行うことにより消費電力削減が可能となる。多くの場合、ＰＬＬはロック後の状態での使用率が高いため改善度は大きい。また、ＣＭＬ以外で、信号の振幅を検出して制御する回路（例えばＶＣＯ、発振回路）で動作点（バイアス）制御を行うこともできる。
【００４０】
本実施の形態によれば、基準電圧回路１８に設定した基準電圧で決定される振幅の出力をＣＭＬ回路１１から得ることができるが、その場合、ＣＭＬ回路１１の出力信号の振幅を直接モニタし、それと基準電圧との差分が無くなるようにＣＭＬ回路１１の出力信号の振幅をフィードバック制御しているため、ＣＭＯＳ回路を構成する各素子のばらつきはすべてフィードバック制御により吸収されてＣＭＬ回路１１の出力信号の振幅が設定どおりに制御することができる。これにより、構成素子のばらつきが多い通常プロセスでＣＭＯＳ回路を製造してもバイアス回路１７から最適なバイアス電流をＣＭＬ回路１１に供給することができるため、無駄な電力を消費することなく、ＣＭＬ回路１１の特性（この例では出力振幅）を設定することができる。
【００４１】
従って、ＣＭＬ回路１１を高周波動作で使用しても、低消費電力の回路を確保することができる。また、回路の動作電流を低減できるため、電源・信号ノイズを減少させることもできる。更に、基準電圧回路１８により発生される基準電圧を変更することにより、ＣＭＬ回路１１のバイアス電流を変更してＣＭＬ回路の特性を容易に変更設定することができる。
【実施例２】
【００４２】
図１４は、本発明の第２の実施の形態に係る半導体回路の構成を示したブロック図である。但し、第１の実施の形態と同様の部分には同一符号を付し、その説明を適宜省略する。本実施の形態のＣＭＯＳ回路は図１に示した第１の実施の形態の構成とほぼ同様であるが、電圧変換回路１３の出力信号と電圧変換回路１５の出力信号である基準電圧との差分をデジタル処理により求めているところが異なる点である。
【００４３】
このため、本実施の形態のＣＭＯＳ回路は電圧変換回路１３の出力信号と電圧変換回路１５の出力信号をデジタル値に変換するＡ／Ｄ変換回路１９と両出力信号の差分をデジタル処理にて求めるシーケンサ２０と、シーケンサ２０により求まった差分をアナログ信号にしてバイアス回路１７に供給するＤ／Ａ変換回路２１を有している。他の構成及び動作は第１の実施の形態と同様であり、同様の作用効果を有している。
【００４４】
尚、本発明は上記実施の形態に限定されることなく、その要旨を逸脱しない範囲において、具体的な構成、機能、作用、効果において、他の種々の形態によっても実施することができる。例えば、第１の実施の形態の図１にて、全波整流回路１４、電圧変換回路１５を省略し、基準電圧回路１８の出力である基準電圧を直接演算増幅回路１６に入力する構成でも動作するし、図６のクロック生成部６２に挿入されているトランジスタ回路６２１を省略してもよい。
【図面の簡単な説明】
【００４５】
【図１】本発明の第１の実施の形態に係る半導体回路の構成を示したブロック図である。
【図２】図１に示した回路の動作で現れる信号例（正弦波）を示した波形図である。
【図３】図１に示した回路の動作で現れる他の信号例（矩形波）を示した波形図である。
【図４】図１にした全波整流回路と電圧変換回路の詳細構成を示した回路図である。
【図５】図１に示した演算増幅回路の詳細構成を示した回路図である。
【図６】図１に示したＣＬＭ回路の詳細構成を示した回路図である。
【図７】図１に示したＣＭＬ回路のバイアス電流の制御動作を説明する波形図である。
【図８】図７の制御開始前の図１に示した回路に現れる各種信号例を示した詳細波形図である。
【図９】図７の制御開始後の図１に示した回路に現れる各種信号例を示した詳細波形図である。
【図１０】図７の制御開始前後の図１に示したＣＭＯＳ回路の消費電力の変化を示した図である。
【図１１】図１０に示した制御開始前の図１に示したＣＭＯＳ回路の消費電力の詳細な変化を示した図である。
【図１２】図１０に示した制御開始後の図１に示したＣＭＯＳ回路の消費電力の詳細な変化を示した図である。
【図１３】図１に示したＣＭＬ回路を有するＰＬＬ回路例を示したブロック図である。
【図１４】本発明の第２の実施の形態に係る半導体回路の構成を示したブロック図である。
【図１５】従来のＣＭＬ回路のバイアス制御動作を説明するブロック図である。
【符号の説明】
【００４６】
１１……ＣＭＬ回路、１２、１４……全波整流回路、１３、１５……電圧変換回路、１６……演算増幅回路、１７……バイアス回路、１８……基準電圧回路、１９……Ａ／Ｄ変換回路、２０……シーケンサ、２１……Ｄ／Ａ変換回路、２２……位相比較器、２３……チャージポンプ、２４……フィルタ、２５……ＶＣＯ（電圧制御発信機）、２６……分周器、６１……Ｄフリップフロップ部、６２……クロック生成部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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