(57)【要約】【課題】ＶＣＯを送信データに応じて直接変調して、回路規模の削減、送信時の消費電流を削減し、高精度の変調出力を得る。【解決手段】送信データ信号を、変調回路１０を経てＲＯＭ９に入力の選択制御信号によって位相変調する所定の変調幅を持つＩＱ変調信号に変換する。ＤＡＣ８でアナログ信号に変換し、ノイズフィルタ７を介しｇｍ可変器６に入力後、ＶＣＯ５の制御感度に合わせた適切な信号レベルに変換する。ＶＣＯ５の直接周波数を制御するための第２の入力端子に入力して、ＶＣＯ５の発振周波数を変調し、ＶＣＯ５の第３の入力端子とｇｍ可変器６の制御端子にＢＡＮＤ ＣＴＲＬ１３が出力する制御信号の入力でＶＣＯ５のＢＡＮＤの切り替えと、同時に、ＢＡＮＤごとに変化するＶＣＯ５の制御感度に応じたＶＣＯ５の第２の入力端子から入力の信号による変調度を、目的変調度にするためｇｍ可変器６の伝達コンダクタンスを制御し、高精度の変調出力を得る。【選択図】図１
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【特許請求の範囲】
【請求項１】
基準信号を出力する基準信号器と、位相比較器と、ループフィルタと、分周器と、発振周波数を制御するための第１の入力端子および前記第１の入力端子とは独立して直接周波数を制御するための第２の入力端子および発振周波数帯域を制御するための第３の入力端子を有した電圧制御発振器（以下、ＶＣＯという）と、コンダクタンス可変器（以下、ｇｍ可変器という）と、ノイズフィルタと、デジタル／アナログコンバータ（以下、ＤＡＣという）と、リードオンリーメモリ（以下、ＲＯＭという）と、入力された送信データ信号を基に選択制御信号を生成する変調回路と、前記発振周波数帯域を制御するバンドコントロールと、前記ＶＣＯから出力変調信号のバッファを介した入力を増幅出力するパワーアンプとを備え、
前記位相比較器に前記基準信号および前記ＶＣＯの前記分周器を通した出力信号を入力し、前記位相比較器、前記ループフィルタ、前記ＶＣＯ、前記分周器によりフェーズロックドループ（以下、ＰＬＬという）を構成する前記ＶＣＯにおいて、前記送信データ信号を、前記変調回路を経て前記ＲＯＭに入力の前記選択制御信号によって位相変調する所定の変調幅を持つＩＱ変調信号に変換し、さらに前記ＤＡＣでアナログ信号に変換して、ノイズフィルタを介し前記ｇｍ可変器に入力後、前記ＶＣＯの制御感度に合わせた適切な信号レベルに変換して、前記ＶＣＯの直接周波数を制御するための第２の入力端子に入力することで、前記ＶＣＯの発振周波数を変調し、前記ＶＣＯの第３の入力端子と前記ｇｍ可変器の制御端子に前記バンドコントロールが出力する制御信号の入力によって前記ＶＣＯの発振帯域（以下、ＢＡＮＤという）の切り替えと、同時に、前記ＢＡＮＤごとに変化する前記ＶＣＯの制御感度に応じた前記ＶＣＯの第２の入力端子から入力した信号による変調度を目的とする変調度にするため前記ｇｍ可変器の伝達コンダクタンスを制御することを特徴とする変調器。
【請求項２】
前記ｇｍ可変器に、バンドコントロールからのＢＡＮＤ切り替え用の制御信号を入力する第１の入力端子と、ループフィルタの出力を入力する第２の入力端子を設け、前記ループフィルタの出力を前記第２の入力端子に入力し、ＢＡＮＤ設定後に、ＰＬＬが制御する周波数に応じてｇｍ可変器の伝達コンダクタンスを制御することを特徴とする請求項１記載の変調器。
【請求項３】
前記ＤＡＣに、ＲＯＭからのＩＱ変調信号を入力する第１の入力端子と、出力するＤＡ変換出力のオフセット調整の信号を入力する第２の入力端子と、前記ＤＡ変換出力のオフセット調整の信号を出力するＤＡＣ制御回路（以下、ＤＡＣ ＣＴＲＬという）を設け、前記ＤＡＣ ＣＴＲＬの出力を前記ＤＡＣの第２の入力端子に接続して、前記ＤＡＣの出力からＶＣＯに至るまでの過程で発生する変調周波数の中心周波数ずれを前記ＤＡＣ ＣＴＲＬにより補正することを特徴とする請求項１記載の変調器。
【請求項４】
前記バッファの出力段に、変調周波数の上限、下限または変調幅のいずれかを検出するカウンタと、変調信号の上限周波数規定値、下限周波数規定値もしくは変調周波数幅の規定値を、前記カウンタから入力の検出上限周波数、検出下限周波数もしくは検出変調周波数幅の情報と比較するデータ比較回路を設け、前記バッファの出力を前記カウンタに入力し、前記カウンタの出力を前記データ比較回路に入力し、前記データ比較回路にて変調信号の周波数の各情報を比較分析して、変調の良否を判定し、前記判定結果を制御信号としてｇｍ可変器に入力して、変調信号の上限周波数、下限周波数もしくは変調周波数幅を正しい値とする変調度を制御することを特徴とする請求項１記載の変調器。
【請求項５】
前記データ比較回路の出力をバンドコントロールに入力して、ｇｍ可変器だけでは変調信号の上限周波数、下限周波数もしくは変調幅が正しい値とする変調度を制御しきれない場合においても、前記バンドコントロールによりＶＣＯの周波数ＢＡＮＤを制御して、変調度とＢＡＮＤを同時に制御することを特徴とする請求項４記載の変調器。
【請求項６】
前記ｇｍ可変器に、ノイズフィルタからの信号入力する第１の入力端子とバンドコントロールからの信号入力する第２の入力端子とは別に伝達コンダクタンスを可変する第３の入力端子と、環境温度を検出して温度変化を信号として出力する温度検出器を設け、前記温度検出器の出力を前記第３の入力端子と接続し、ＶＣＯが有する発振周波数の温度変動、前記伝達コンダクタンスの温度変動、前記ｇｍ可変器に入力する信号振幅の温度変動等により変調信号の変調度に生じる温度変動の前記温度検出器の出力を、前記ｇｍ可変器に入力して前記伝達コンダクタンスを変調度の前記温度変動を打ち消すように可変することを特徴とする請求項１記載の変調器。
【請求項７】
前記分周器の出力と前記基準信号器から出力の２つの信号が入力され、前記２つの入力信号の周波数を比較して結果を出力する周波数検知回路と、前記周波数検知回路の出力を入力する第２のループフィルタを設け、ＶＣＯの発振周波数の上限と下限から判別する中心周波数と前記基準信号器からの信号の周波数とのずれを検出し、前記周波数検知回路の出力を前記第２のループフィルタを通して前記ｇｍ可変器に入力し前記ｇｍ可変器の出力信号に一定のオフセットと加算することを特徴とする請求項１記載の変調器。
【請求項８】
前記第２のループフィルタの出力を、ループフィルタの出力と合算してＶＣＯの制御信号として入力することを特徴とする請求項７記載の変調システム。
【請求項９】
前記周波数検知回路の出力を、位相比較器の出力と合算してループフィルタを通してＶＣＯの制御信号として入力することを特徴とする請求項７記載の変調器。
【請求項１０】
前記位相比較器に新たに第２の出力端子と、第２のループフィルタおよび電圧比較器を設け、前記第２の出力端子の出力を前記第２のループフィルタに入力して、前記電圧比較器にループフィルタおよび第２のループフィルタの出力をそれぞれ入力し、前記電圧比較器の出力をｇｍ可変器に入力することを特徴とする請求項１記載の変調システム。
【請求項１１】
前記電圧比較器に、入力するループフィルタの出力に代えて基準電圧を出力する基準電圧源を設け、前記電圧比較器に第２のループフィルタの出力と前記基準電圧を入力し、前記電圧比較器の出力はｇｍ可変器に入力することを特徴とする請求項１０記載の変調器。
【請求項１２】
前記ＶＣＯの出力と前記ＶＣＯの最終発振周波数を設定する制御信号を入力するカウンタを設け、前記カウンタに入力される前記制御信号によって前記カウンタのカウント量を判定するための上限と下限を設定し、前記カウント量の判定結果に基づき前記ＶＣＯのＢＡＮＤを切り替え制御することを特徴とする請求項１記載の変調器。
【請求項１３】
前記ループフィルタの出力電圧を観測して、ＰＬＬが位相引き込みができない状態であることを判断する非同期検出器を設け、前記ループフィルタの出力を前記非同期検出器にも入力し、前記非同期検出器の出力は前記バンドコントロールの制御信号として入力することを特徴とする請求項１記載の変調器。
【請求項１４】
前記位相比較器に比較出力を停止して出力を高インピーダンス状態にする機能と、前記ループフィルタに即時出力ＤＣ電圧を入力信号に関係なく保持し出力する機能を設け、さらに前記位相比較器と前記ループフィルタの各機能の作動，停止を制御するためのＰＬＬ制御信号を入力することを特徴とする請求項１記載の変調器。
【請求項１５】
前記位相比較器と前記ループフィルタに入力するＰＬＬ制御信号を出力する変調信号判別回路を新たに設け、前記変調信号判別回路に変調回路の出力信号を入力し、前記変調信号判別回路の出力を前記位相比較器と前記ループフィルタに入力し、前記変調回路の出力信号が無変調信号であるか変調信号であるか判別することを特徴とする請求項１４記載の変調器。
【請求項１６】
前記変調信号判別回路により変調回路の出力信号が無変調から変調信号に切り替わったこと判別し、ＰＬＬループを閉ループから開ループに切り替える場合、前記変調回路の出力信号が前記ＰＬＬループの開ループへの切り替え完了以前にＶＣＯに伝わることを防止するため、ＤＡＣとノイズフィルタとの間に遅延回路を設置したことを特徴とする請求項１５記載の変調器。
【請求項１７】
前記遅延回路に、遅延量を制御可能な構成として前記遅延量を制御する制御端子と、回路の動作遅延もしくは伝達遅延を検出する回路遅延検出回路を設け、前記回路遅延検出回路が前記遅延回路、ノイズフィルタ、ｇｍ可変器と同等な遅延量を発生し、かつ前記回路遅延の変動を検出して出力信号として出力し、前記遅延回路の制御端子に入力し、前記遅延回路の遅延量を最小限の遅延量に設定することを特徴とする請求項１６記載の変調器。
【請求項１８】
前記変調信号判別回路の出力信号をバンドコントロールにも入力し、前記バンドコントロールの制御でＶＣＯの発振周波数帯域、もしくはｇｍ可変器の伝達コンダクタンスを可変する場合、前記変調信号判別回路から入力される制御信号により、変調データの無変調期間に対し同期させて前記ＶＣＯのＢＡＮＤを切り替え、もしくは前記ｇｍ可変器のコンダクタンス可変を行うことを特徴とする請求項１６記載の変調器。
【請求項１９】
前記ＤＡＣの出力信号および送信データ信号を入力し、前記送信データ信号の周波数平均を検出する平均値検出回路を新たに設け、前記平均値検出回路の出力を平均値情報を含んだ適当な制御信号に変換して前記位相比較器の出力信号とともに前記ループフィルタに入力することを特徴とする請求項１６記載の変調器。
【請求項２０】
請求項１〜１９のいずれか１項に記載の変調器を単独または複合応用して利用した変調器、および前記変調器を一部分に利用して形成したことを特徴とする半導体集積回路。
【請求項２１】
請求項１〜１９のいずれか１項に記載の変調器を単独または複合応用して利用した変調器、および前記変調器を構成の一部に有することを特徴とする有線および無線通信装置。
【請求項２２】
請求項２０記載の半導体集積回路を搭載したことを特徴とする有線および無線通信装置。
【請求項２３】
請求項１〜１９のいずれか１項に記載の変調器を単独または複合応用して利用した変調器、および前記変調器をデジタル信号処理技術により実現し一部に応用利用して形成したことを特徴とする半導体集積回路。
【請求項２４】
請求項１〜１９のいずれか１項に記載の変調器を単独または複合応用して利用した変調器、および前記変調器をデジタル信号処理技術により実現し一部に応用利用して形成した半導体集積回路を一部に有することを特徴とする有線および無線通信装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は通信機器に使用される変調システムに係り、特に、発振回路をＩＣに内蔵して変調システムを構成する場合において、省電力で回路規模を削減することができ、かつ通信機器を高性能化できる変調器、半導体集積回路、有線および無線通信装置を提供するものである。
【背景技術】
【０００２】
従来の通信機器に使用されている送信ミキサを使用した方式のＦＳＫ（Ｆrequency Ｓhift Ｋeying）送信システムにおける変調器の一例を図３１に示す。この回路はＢluetoothの送信システムであり周波数変調システムの一例として説明を行う。
【０００３】
このシステムは周波数バンド切り替え型の電圧制御発振器（ＶＣＯ）を使用して発振回路をＩＣに完全内蔵し、送信ミキサを２つ用いて直交変調を行い、イメージリジェクション機能を持たせているＦＳＫ送信システムである。
【０００４】
図３１において、１０１は基準信号器、１０２は位相比較器、１０３はループフィルタ、１０４は分周器、１０５はＶＣＯ、１０７，１２１はフィルタ、１０８，１２０はＤＡＣ、１０９はＲＯＭ、１１０は変調回路、１１２はパワーアンプ（以下、ＰＡという）、１２２，１２３は送信ミキサ（ＴｘＭＩＸ）、１２４は９０度位相器である。
【０００５】
図３１に示す変調器において、ＶＣＯ１０５の発振周波数はＰＬＬ制御されており、ＰＬＬ回路はＶＣＯ１０５，位相比較器１０２，分周器１０４，水晶などを用いた発振器の基準信号器１０１から構成される。その動作は基準信号器１０１の信号とＶＣＯ１０５の信号を分周した信号を位相比較器１０２にて比較し、位相比較器１０２の出力をループフィルタ１０３にて平滑化し、ループフィルタ１０３の出力をＶＣＯ１０５に与えるという構成である。この構成によりＶＣＯ１０５の発振周波数が一定になるように制御されており、ＶＣＯ１０５の発振周波数を変える場合には、分周器１０４の分周比を変えることにより実現されている。
【０００６】
ＶＣＯ１０５はバンド切り替え機能を持っており、共振のコンデンサの容量値をスイッチによって切り替えることにより複数の周波数バンドを持たせ、必要な発振周波数帯域をカバーするようにしている。これはＶＣＯ１０５をＩＣに内蔵する場合、各素子のばらつきを考慮するとＶＣＯ１０５の発振周波数範囲を広くとる必要があるためである。
【０００７】
このＶＣＯ１０５を用いての送信システムの動作を説明する。送信データが変調回路１１０に入力され、変調回路１１０にてデジタル処理される。ＲＯＭ１０９には送信データに応じたＩＱ信号が保存されており、変調回路１１０の出力に応じたデータをＲＯＭ１０９からＤＡＣ１０８，１２０に出力する。ＤＡＣ１０８，１２０によりデジタル信号をアナログ信号に変換する。ＤＡＣ１０８，１２０以降がアナログ信号となり、ＩＱ２系統の出力信号がＤＡＣ１０８，１２０からそれぞれ出力される。ＤＡＣ１０８，１２０の出力にＤＡＣのサンプリング周波数を落とすためのフィルタ１０７，１２１がそれぞれ接続され、ＤＡＣ１０８，１２０のサンプリング周波数成分を除去している。
【０００８】
フィルタ１０７，１２１以降の信号と、ＶＣＯ１０５の出力信号を９０度位相器１２４に通した後の信号とを送信ミキサ１２２，１２３にて直交変調することにより送信信号を作る。ＩＱ直交変調を行うことにより出力送信信号からＶＣＯ１０５の発振周波数成分とイメージ周波数の成分を取り除くことができる。
【０００９】
送信ミキサ１２２，１２３の出力を増幅するためにＰＡ１１２を通して出力される。以上がＢluetoothの送信システムの変調器である。
【特許文献１】特開２００１−１４８７２１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、このような従来の送信ミキサを用いた直交変調方式のＦＳＫ送信システムでは送信信号を得るために送信ミキサ，９０度位相器等、非常に多くの回路を必要としており、それに伴い回路の消費電流も増加し、また９０度位相の２つの信号の位相差を精度よく保つことが、ばらつき，温度変動等の要因により極めて困難であるという課題があった。
【００１１】
本発明は、前記従来技術の課題を解決することに指向するものであり、ＶＣＯを送信データに応じて直接変調することにより送信ミキサ，９０度位相器を使用せず回路規模の削減、送信時の消費電流の削減を可能とし、さらに高精度の変調出力を得ることができる変調器、半導体集積回路、有線および無線通信装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この目的を達成するために、本発明に係る請求項１記載の変調器は、基準信号を出力する基準信号器と、位相比較器と、ループフィルタと、分周器と、発振周波数を制御するための第１の入力端子および第１の入力端子とは独立して直接周波数を制御するための第２の入力端子および発振周波数帯域を制御するための第３の入力端子を有した電圧制御発振器（ＶＣＯ）と、コンダクタンス可変器（ｇｍ可変器）と、ノイズフィルタと、デジタル／アナログコンバータ（ＤＡＣ）と、リードオンリーメモリ（ＲＯＭ）と、入力された送信データ信号を基に選択制御信号を生成する変調回路と、発振周波数帯域を制御するバンドコントロールと、ＶＣＯから出力変調信号のバッファを介した入力を増幅出力するパワーアンプとを備え、位相比較器に基準信号およびＶＣＯの分周器を通した出力信号を入力し、位相比較器、ループフィルタ、ＶＣＯ、分周器によりフェーズロックドループ（ＰＬＬ）を構成するＶＣＯにおいて、送信データ信号を、変調回路を経てＲＯＭに入力の選択制御信号によって位相変調する所定の変調幅を持つＩＱ変調信号に変換し、さらにＤＡＣでアナログ信号に変換して、ノイズフィルタを介しｇｍ可変器に入力後、ＶＣＯの制御感度に合わせた適切な信号レベルに変換して、ＶＣＯの直接周波数を制御するための第２の入力端子に入力することで、ＶＣＯの発振周波数を変調し、ＶＣＯの第３の入力端子とｇｍ可変器の制御端子にバンドコントロールが出力する制御信号の入力によってＶＣＯの発振帯域（ＢＡＮＤ）の切り替えと、同時に、ＢＡＮＤごとに変化するＶＣＯの制御感度に応じたＶＣＯの第２の入力端子から入力した信号による変調度を目的とする変調度にするためｇｍ可変器の伝達コンダクタンスを制御することを特徴とする。
【００１３】
この構成によって、ＶＣＯの発振中心周波数を制御し、送信データ信号を適切な振幅にｇｍ可変器で調整しＶＣＯに入力し、ＰＬＬのループフィルタの時定数をＶＣＯの変調時の周波数変動にＰＬＬが追従しないよう十分に大きくすることでＶＣＯ直接変調を実現し、バンドコントロールで各発振ＢＡＮＤごとにｇｍ可変器のコンダクタンスを調整して高精度の変調を可能にし、送信ミキサ，９０度位相器等の直交信号を使用せずに変調信号を直交変調用に２系統必要としない変調器を構成でき、変調器の安定性を向上、かつ適切な変調度を維持することができる。
【００１４】
また、請求項２に記載された変調器は、請求項１の変調器において、ｇｍ可変器に、バンドコントロールからのＢＡＮＤ切り替え用の制御信号を入力する第１の入力端子と、ループフィルタの出力を入力する第２の入力端子を設け、ループフィルタの出力を第２の入力端子に入力し、ＢＡＮＤ設定後に、ＰＬＬが制御する周波数に応じてｇｍ可変器の伝達コンダクタンスを制御する構成によって、バンドコントロールからの固定制御とともに選択バンド内の全使用周波数に対しても安定かつ適切な変調度を維持することができる。
【００１５】
また、請求項３に記載された変調器は、請求項１の変調器において、ＤＡＣに、ＲＯＭからのＩＱ変調信号を入力する第１の入力端子と、出力するＤＡ変換出力のオフセット調整の信号を入力する第２の入力端子と、ＤＡ変換出力のオフセット調整の信号を出力するＤＡＣ制御回路（ＤＡＣ ＣＴＲＬ）を設け、ＤＡＣ ＣＴＲＬの出力をＤＡＣの第２の入力端子に接続して、ＤＡＣの出力からＶＣＯに至るまでの過程で発生する変調周波数の中心周波数ずれをＤＡＣ ＣＴＲＬにより補正する構成によって、出力される変調信号の中心周波数ずれをなくすことができる。
【００１６】
また、請求項４に記載された変調器は、請求項１の変調器において、バッファの出力段に、変調周波数の上限、下限または変調幅のいずれかを検出するカウンタと、変調信号の上限周波数規定値、下限周波数規定値もしくは変調周波数幅の規定値を、カウンタから入力の検出上限周波数、検出下限周波数もしくは検出変調周波数幅の各情報と比較するデータ比較回路を設け、バッファの出力をカウンタに入力し、カウンタの出力をデータ比較回路に入力し、データ比較回路にて変調信号の周波数の情報を比較分析して、変調の良否を判定し、判定結果を制御信号としてｇｍ可変器に入力して、変調信号の上限周波数、下限周波数もしくは変調周波数幅を正しい値とする変調度を制御する構成によって、変調度の安定化を保つことができる。
【００１７】
また、請求項５に記載された変調器は、請求項４の変調器において、データ比較回路の出力をバンドコントロールに入力して、ｇｍ可変器だけでは変調信号の上限周波数、下限周波数もしくは変調幅が正しい値とする変調度を制御しきれない場合においても、バンドコントロールによりＶＣＯの周波数ＢＡＮＤを制御して、変調度とＢＡＮＤを同時に制御する構成によって、回路特性の変動による出力変調信号の変調度を保つことができる。
【００１８】
また、請求項６に記載された変調器は、請求項１の変調器において、ｇｍ可変器に、ノイズフィルタからの信号入力する第１の入力端子とバンドコントロールからの信号入力する第２の入力端子とは別に伝達コンダクタンスを可変する第３の入力端子と、環境温度を検出して温度変化を信号として出力する温度検出器を設け、温度検出器の出力を第３の入力端子と接続し、ＶＣＯが有する発振周波数の温度変動、伝達コンダクタンスの温度変動、ｇｍ可変器に入力する信号振幅の温度変動等により変調信号の変調度に生じる温度変動の温度検出器の出力を、ｇｍ可変器に入力して伝達コンダクタンスを変調度の温度変動を打ち消すように可変する構成によって、変調度を安定化させることができる。
【００１９】
また、請求項７に記載された変調器は、請求項１の変調器において、分周器の出力と基準信号器から出力の２つの信号が入力され、２つの入力信号の周波数を比較して結果を出力する周波数検知回路と、周波数検知回路の出力を入力する第２のループフィルタを設け、ＶＣＯの発振周波数の上限と下限から判別する中心周波数と基準信号器からの信号の周波数とのずれを検出し、周波数検知回路の出力を第２のループフィルタを通してｇｍ可変器に入力しｇｍ可変器の出力信号に一定のオフセットと加算する構成によって、ＶＣＯが変調動作中の出力変調信号の周波数平均の変動により生じるＰＬＬの引き込み周波数の変動を安定化することができる。
【００２０】
また、請求項８，９に記載された変調器は、請求項７の変調器において、第２のループフィルタの出力を、ループフィルタの出力と合算してＶＣＯの制御信号として入力すること、また、周波数検知回路の出力を、位相比較器の出力と合算してループフィルタを通してＶＣＯの制御信号として入力する構成によって、比較的変調波の周波数平均変動が少なくＶＣＯの安定度のためにＰＬＬを構成するループフィルタの時常数を小さくでき周波数検知回路そのものの時常数でも安定な制御が可能となりシステム規模を削減することができる。
【００２１】
また、請求項１０に記載された変調器は、請求項１の変調器において、位相比較器に新たに第２の出力端子と、第２のループフィルタおよび電圧比較器を設け、第２の出力端子の出力を第２のループフィルタに入力して、電圧比較器にループフィルタおよび第２のループフィルタの出力をそれぞれ入力し、電圧比較器の出力をｇｍ可変器に入力する構成によって、ループフィルタの出力電圧と第２のループフィルタの出力電圧を電圧比較器で比較して、ほぼ保持されているループフィルタの出力電圧と常時変化する位相比較器の出力電圧の比較結果が短時間で大きく変化、あるいは大きな変化率を示した場合、比較結果をｇｍ可変器の出力にオフセットとして加算し、ＶＣＯの発振周波数が電源電圧変動や外乱により大きく変動することを防ぎ変調信号の中心周波数を安定化できる。
【００２２】
また、請求項１１に記載された変調器は、請求項１０の変調器において、電圧比較器に、入力するループフィルタの出力に代えて基準電圧を出力する基準電圧源を設け、電圧比較器に第２のループフィルタの出力と基準電圧を入力し、電圧比較器の出力はｇｍ可変器に入力する構成によって、第２のループフィルタの出力電圧と基準電圧を比較して、第２のループフィルタの出力電圧と基準電圧が長い時間において変化の大きい場合、比較結果をｇｍ可変器の出力にオフセットとして加算し、ＶＣＯの発振周波数の温度変動等、長い時間の変動を防ぎ急変による判別精度を向上させることができる。
【００２３】
また、請求項１２に記載された変調器は、請求項１の変調器において、ＶＣＯの出力とＶＣＯの最終発振周波数を設定する制御信号を入力するカウンタを設け、カウンタに入力される制御信号によってカウンタのカウント量を判定するための上限と下限を設定する構成によって、カウント量が設定した上限より大きい、もしくは下限より小さい場合、判定結果をもとにＶＣＯのＢＡＮＤを切り替え制御し適切な発振周波数に到達するまで制御を繰り返し、自動的にＰＬＬを基準信号器から入力の基準信号の周波数に固定し、カウンタの制御信号で自動的にＶＣＯが目標の周波数で発振できるようにＢＡＮＤを切り替えることができる。
【００２４】
また、請求項１３に記載された変調器は、請求項１の変調器において、ループフィルタの出力電圧を観測して、ＰＬＬが位相引き込みができない状態であることを判断する非同期検出器を設け、ループフィルタの出力を非同期検出器にも入力し、非同期検出器の出力はバンドコントロールの制御信号として入力する構成によって、ＶＣＯの選択中の発振周波数帯域ではＰＬＬループによる発振周波数の位相引き込みができない状態を非同期検出器で検出してＶＣＯの発振周波数の制御が上限，下限に達したと判断したときは、ＰＬＬが位相引き込みできる発振周波数帯域のＢＡＮＤにＶＣＯのＢＡＮＤを自動的に切り替え制御することができる。
【００２５】
また、請求項１４に記載された変調器は、請求項１の変調器において、位相比較器に比較出力を停止して出力を高インピーダンス状態にする機能と、ループフィルタに即時出力ＤＣ電圧を入力信号に関係なく保持し出力する機能を設け、さらに位相比較器とループフィルタの各機能の作動，停止を制御するためのＰＬＬ制御信号を入力する構成によって、ＰＬＬ制御信号により、ＶＣＯが変調動作期間中はＰＬＬを開ループにし、ＶＣＯが変調する周波数の平均値の変動にＰＬＬが追従して、出力変調信号の中心周波数が目標値からずれることを防ぎ、無変調期間中はＰＬＬ制御信号によりＰＬＬを閉ループにし、再度ＶＣＯの発振周波数を目標値に合せ直して、変調精度を向上することができる。
【００２６】
また、請求項１５に記載された変調器は、請求項１４の変調器において、位相比較器とループフィルタに入力するＰＬＬ制御信号を出力する変調信号判別回路を新たに設け、変調信号判別回路に変調回路の出力信号を入力し、変調信号判別回路の出力を位相比較器とループフィルタに入力する構成によって、変調信号判別回路において、変調回路の出力信号が無変調信号であるか変調信号であるかを判別し、無変調信号時には自動的にＰＬＬを開ループにすることで発振周波数の安定化ができる。
【００２７】
また、請求項１６に記載された変調器は、請求項１５の変調器において、変調信号判別回路により変調回路の出力信号が無変調から変調信号に切り替わったこと判別し、ＰＬＬループを閉ループから開ループに切り替える場合、変調回路の出力信号がＰＬＬループの開ループへの切り替え完了以前にＶＣＯに伝わることを防止するため、ＤＡＣとノイズフィルタとの間に遅延回路を設置した構成によって、ＰＬＬが閉ループ時に合わせたＶＣＯの発振周波数が変調信号により変動することを防ぎ発振周波数の安定化ができる。
【００２８】
また、請求項１７に記載された変調器は、請求項１６の変調器において、遅延回路に、遅延量を制御可能な構成として遅延量を制御する制御端子と、回路の動作遅延もしくは伝達遅延を検出する回路遅延検出回路を設け、回路遅延検出回路が遅延回路、ノイズフィルタ、ｇｍ可変器と同等な遅延量を発生し、かつ回路遅延の変動を検出して出力信号として出力し、遅延回路の制御端子に入力する構成によって、変調回路に入力された信号がＶＣＯに到達するまでの時間が温度変動，素子ばらつき等により変化しても、回路遅延検出回路により変化を打ち消すように遅延回路の遅延量を制御して、かつ遅延回路の遅延量を最小限の遅延量に設定し変調動作を安定化することができる。
【００２９】
また、請求項１８に記載された変調器は、請求項１６の変調器において、前記変調信号判別回路の出力信号をバンドコントロールにも入力し、前記バンドコントロールの制御でＶＣＯの発振周波数帯域、もしくはｇｍ可変器の伝達コンダクタンスを可変する場合、変調信号判別回路から入力される制御信号により、変調データの無変調期間に対し同期させてＶＣＯのＢＡＮＤを切り替え、もしくはｇｍ可変器のコンダクタンス可変を行う構成によって、出力変調信号の変調期間中ではＶＣＯのＢＡＮＤ切り替え、場合によってはｇｍ可変器の伝達コンダクタンスの可変または急激な可変を行わないようにすることで、変調期間中の出力信号の周波数変動を防止することができる。
【００３０】
また、請求項１９に記載された変調器は、請求項１６の変調器において、ＤＡＣの出力信号および送信データ信号を入力し、送信データ信号の周波数平均を検出する平均値検出回路を新たに設け、平均値検出回路の出力を平均値情報を含んだ適当な制御信号に変換して位相比較器の出力信号とともに前記ループフィルタに入力する構成によって、送信データ信号の周波数平均変動にＰＬＬが位相引き込み動作により追従して出力される変調信号の中心周波数が目標値からずれることを、前もって送信データ信号の平均値検出回路で検出した信号をループフィルタに入力して補正し、出力される変調信号の中心周波数変動を安定化することができる。
【００３１】
また、請求項２０に記載された半導体集積回路は、請求項１〜１９のいずれか１項に記載の変調器を単独または複合応用して利用した変調器、およびこの変調器を一部分に利用して形成したことを特徴とする。
【００３２】
また、請求項２１に記載された有線および無線通信装置は、請求項１〜１９のいずれか１項に記載の変調器を単独または複合応用して利用した変調器、およびこの変調器を構成の一部に有することを特徴とする。
【００３３】
また、請求項２２に記載された有線および無線通信装置は、請求項２０記載の半導体集積回路を搭載したことを特徴とする。
【００３４】
また、請求項２３に記載された半導体集積回路は、請求項１〜１９のいずれか１項に記載の変調器を単独または複合応用して利用した変調器、およびこの変調器をデジタル信号処理技術により実現し一部に応用利用して形成したことを特徴とする。
【００３５】
また、請求項２４に記載された有線および無線通信装置は、請求項１〜１９のいずれか１項に記載の変調器を単独または複合応用して利用した変調器、およびこの変調器をデジタル信号処理技術により実現し一部に応用利用して形成した半導体集積回路を一部に有することを特徴とする。
【発明の効果】
【００３６】
以上のように本発明は、ＶＣＯの直接変調技術とその変調性能の安定化技術により、従来技術の問題点を解決するとともに、ＶＣＯを内蔵し、さらに周波数変調機能も備えた、極めて安定した高性能な変調性能の変調システムを極めて小規模、省電力で実現することができる。
【発明を実施するための最良の形態】
【００３７】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００３８】
図１は本発明の実施の形態１における変調器の概略構成を示すブロック図である。また、以下の各図においても図１にて説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示す。
【００３９】
図１において、１は基準信号器、２は入力される２つの信号の位相を比較しその位相差を信号として出力する２つの入力を持った位相比較器、３は位相比較器の出力信号を平滑するループフィルタ、４は分周器、５はＰＬＬループを構成するために発振周波数を制御する信号を入力する第１の入力端子とＰＬＬループから独立して周波数を制御する信号を入力する第２の入力端子と発振周波数帯域を制御するためのＢＡＮＤ切り替え信号を入力する第３の入力端子を有するＶＣＯ（電圧制御発振器）、６はｇｍ制御端子からの入力により入出力間の伝達コンダクタンスを可変できるｇｍ可変器、７はノイズ除去するノイズフィルタ、８はデジタル／アナログ変換するＤＡＣ（Ｄ／Ａコンバータ）、９はＩＱ変調信号生成用データを格納したＲＯＭ、１０は送信データ（ＴｘＤＡＴＡ）をもとに選択制御してＲＯＭ９からＩＱ変調信号生成用データを取り出す変調回路、１１は変調信号を保持するバッファ、１２はパワーアンプ（以後ＰＡと記す）、１３はＶＣＯ５の発振帯域を制御するためのＢＡＮＤ ＣＴＲＬである。また、図２にＶＣＯの構成を示す回路例を示す。
【００４０】
図１に示すように、位相比較器２の入力に基準信号器１の基準信号と分周器４の出力信号がそれぞれ入力され、位相比較器２の出力はループフィルタ３に入力され、ループフィルタ３の出力はＶＣＯ５の第１の入力端子に入力され、ＶＣＯ５の出力は分周器４とバッファ１１に入力され、バッファ１１の出力はＰＡ１２に入力されている。また、変調回路１０には送信データが入力されるとともに出力はＲＯＭ９に入力され、ＲＯＭ９の出力はＤＡＣ８に入力され、ＤＡＣ８の出力はノイズフィルタ７に入力され、ノイズフィルタ７の出力はｇｍ可変器６に入力され、ｇｍ可変器６の出力はＶＣＯ５の第２の入力端子に入力されている。また、ＶＣＯ５の発振帯域を制御するための第３の入力端子とｇｍ可変器６のｇｍ制御端子にはＢＡＮＤ ＣＴＲＬ１３からの発振周波数帯域の制御信号が入力され、ＰＡ１２より変調出力を得るように構成されている。
【００４１】
また、位相比較器２、ループフィルタ３、ＶＣＯ５、分周器４により基準信号器１からの基準信号の周波数とＶＣＯ５の発振周波数の位相を比較してＶＣＯ５にフィードバックすることでＶＣＯ５の発振信号を基準信号器１の基準信号に位相同期をとるＰＬＬを構成する。ループフィルタ３の時定数は、送信データによるＶＣＯ５の直接変調による出力変調信号の周波数平均値の変動にＰＬＬが追従してＶＣＯ５の発振周波数が変動しないように設定される。
【００４２】
変調回路１０では入力される送信データを元にＲＯＭ９に格納したＩＱ変調信号データを取り出すための選択制御信号を出力してＲＯＭ９に入力し、ＲＯＭ９では入力される選択制御信号にしたがってＩＱ変調信号に相当する複数Ｂit長のデジタルデータを出力してＤＡＣ８に入力する。ＤＡＣ８においては入力されるデジタル信号をアナログ信号に変換して出力し、さらにＤＡＣ８の出力はノイズフィルタ７を通してｇｍ可変器６に入力される。このときＶＣＯ５においては、送信発振周波数を得るために最適なＢＡＮＤがＢＡＮＤ ＣＴＲＬ１３により選択されているが、ＶＣＯ５そのものの制御感度Ｋｖ１はそれぞれのＢＡＮＤ（発振周波数帯域）で図３に示すように異なり、また、Ｋｖ１は適切な変調幅を得るために必要な変調感度Ｋｖ２とは異なることが多く、このためｇｍ可変器６においてＢＡＮＤ ＣＴＲＬ１３からの制御信号によりＶＣＯ５のＢＡＮＤに合わせてＶＣＯ５の出力の変調幅が適切になる変調感度Ｋｖ２になるように伝達コンダクタンスを調整することで変調信号振幅を調整して出力する。
【００４３】
これをＶＣＯ５の第２の入力に入力することでＶＣＯ５の直接変調による変調システムを構成し、ＶＣＯ５に入力する送信データ信号をｇｍ可変器６を用いることでＶＣＯ５の変調感度（＝ＶＣＯの発振周波数制御感度）を実際に必要な変調感度になるように各バンドごとに調整する。これにより、図３１に示す従来例のように９０度位相器１２４の２つの信号を必要とせず、また２つの消費電力の大きな送信ミキサ１２２，１２３を必要としない直接変調システム用いることにより、従来技術の問題点である規模，消費電力の削減を可能にする。
【００４４】
図４は本発明の実施の形態２における変調器の概略構成を示すブロック図である。図４に示すように、前述の図１に示したブロック図において、ループフィルタ３の出力をｇｍ可変器６にも入力する構成とした。ＶＣＯ５の発振周波数を制御するために可変容量ダイオードを使用した場合に、ＶＣＯ５に入力される周波数制御電圧に対する発振周波数の変化は一般的に非線形を示すことから、例えば図５に示すようにＢＡＮＤ２のカーブ上の丸印のＡ点，Ｂ点の２点を例にとると、そのポイントでの傾きは、ＢＡＮＤ２のカーブが直線ではないので、明らかに傾きが異なることが理解できる。
【００４５】
また、他のＢＡＮＤにおいても同様であり、必要とする傾きの変調感度を線ＢとしてＢＡＮＤ２のカーブに対し本実施の形態２においては、ＶＣＯ５の周波数を制御するための電圧（以下、Ｖｔという）であるループフィルタ３の出力を利用し、ＶｔはＶＣＯ５の発振周波数の制御位置にも対応しているので、例えば図６において、ｂ点がＶＣＯ５の目標とする発振周波数制御位置とし、ｂ点でのＢＡＮＤ２のＰＬＬ Ｋｖが１ＭＨｚ／Ｖであり、必要な変調Ｋｖが０.５ＭＨｚ／Ｖだとすると、ｇｍ可変器６の出力信号振幅を０.５倍に設定して、ｂ点の変調Ｋｖを０.５ＭＨｚ／Ｖにする。
【００４６】
同様に他のＶＣＯ５の発振周波数制御位置に対しては、Ｖｔに比例させて、例えばａ点，ｃ点において最も最適になるようなゲインで可変させればよく、今回の図６に示す補助グラフのようにＶｔとコンダクタンスの制御の関係を線形に行うと、ＰＬＬ Ｋｖが非線形なので変調Ｋｖ２’も非線形になり、図５の線Ａのようになる。このように、ｇｍ可変器６の伝達コンダクタンスをＶｔに比例させて可変させることで変調感度の制御リニアリティを改善させ変調精度を向上させることが可能な変調器を実現する。本実施の形態２では、一例としてＶｔを基にした、コンダクタンスの可変を線形とした場合を説明したが、非線形に行ってもよい。
【００４７】
図７は本発明の実施の形態３における変調器の概略構成を示すブロック図である。図７に示すように、前述の図１に示したブロック図において、ＤＡＣ８に出力信号のＤＣオフセット調整機能とそれを制御する端子を設け、さらに、ＤＡＣ８の出力信号のＤＣオフセットを調整するＤＡＣ ＣＴＲＬ１４を設けて、ＤＡＣ ＣＴＲＬ１４の出力する制御信号をＤＡＣ８に設けたオフセット制御端子に入力する構成とした。ＤＡＣ８の出力をノイズフィルタ７，ｇｍ可変器６を通してＶＣＯ５の第２の入力に入力する過程で回路の特性変動によりｇｍ可変器６の出力信号のＤＣレベルが変化するとＶＣＯ５の出力変調信号の中心周波数も変動してしまい、また、ＶＣＯ５自身で温度変動等によっても発振周波数の変動等は発生するので、これらの変動をＤＡＣ ＣＴＲＬ１４によりＤＡＣ８の出力信号のＤＣレベルを調整し変調信号の中心周波数の変動を正しい値に補正することができる。
【００４８】
図８は本発明の実施の形態４における変調器の概略構成を示すブロック図である。図８に示すように、前述の図１に示したブロック図において、新たに変調周波数の上限，下限または変調幅のいずれかを検出するカウンタ１５、変調信号の上限周波数規定値，下限周波数規定値もしくは変調周波数幅の規定値と入力される検出上限周波数，検出下限周波数もしくは検出変調周波数幅情報を比較するデータ比較回路１６を設け、バッファ１１の出力をカウンタ１５に入力し、カウンタ１５の出力をデータ比較回路１６に入力する構成とした。
【００４９】
このデータ比較回路１６において、例えば図９に示すように、データＢitの”０”，”１”に対応して、周波数がｆ１とｆ２で変調されている場合、ａ点、ｂ点でそれぞれ周波数を検出して、もし、中心周波数（ｆｃ）が正しく調整されているとすれば、ｆ１もしくはｆ２とｆｃの差を２倍すれば変調幅（ＭＢＷ）となり、または、ｃ点のようにｆ１，ｆ２の両方を検出してＭＢＷを求めて分析することで、変調が正しく行われているか判定し、その判定結果を制御信号としてｇｍ可変器６に入力することで、変調信号の上限周波数，下限周波数もしくは変調幅が正しい値となるように変調度を繰り返し制御する。
【００５０】
これにより、前述の実施の形態３で挙げた改善すべき問題点であるＶＣＯ５へ入力される信号のＤＣレベル変動やＶＣＯ５自身で温度変動等により発生する変調度あたりの変動を自動的に補正することができる。
【００５１】
図１０は本発明の実施の形態５における変調器の概略構成を示すブロック図である。図１０に示すように、前述の実施の形態４の図８に示したブロック図において、新たに設けたデータ比較回路１６の出力をＢＡＮＤ ＣＴＲＬ１３に入力する構成とした。
【００５２】
この構成により、変調信号の上限周波数，下限周波数もしくは変調幅が正しい値となるように変調度を調整する場合、ＶＣＯ５の選択中のＢＡＮＤ内のみではｇｍ可変器６だけの調整で正しい値に補正するには、図１１の丸印のＡ点で示すように発振周波数がＢＡＮＤの調整可能な領域の端にあり補正しきれずに変調が不足する。このような場合においても、変調幅の観測である期間または所定の測定回数だけ変調幅の調整ができないことなどで調整不可能なことを検出して、ＢＡＮＤ ＣＴＲＬ１３によりＶＣＯ５の周波数バンドを調整したい発振周波数が得られるバンド、図１１の例ではＢＡＮＤ２のＡ点からＢＡＮＤ１のＢ点に自動で切り替えるように制御することが可能な、変調度とＢＡＮＤの両方を制御して変調度を制御することができる。
【００５３】
図１２は本発明の実施の形態６における変調器の概略構成を示すブロック図である。図１２に示すように、前述の図１に示したブロック図において、装置の環境温度を検出し温度変化を信号として出力する温度検出器３０と、ｇｍ可変器６にノイズフィルタ７からの変調信号入力、ＢＡＮＤ ＣＴＲＬ１３からのｇｍ制御信号入力とは別に伝達コンダクタンスを可変するための第３の入力端子を設ける構成とした。
【００５４】
この構成により、ＶＣＯ５が有する発振周波数の温度変動、ｇｍ可変器が有する伝達コンダクタンスの温度変動、ｇｍ可変器に入力される信号振幅の温度変動等により変調信号の変調度の変動などによる周波数変動に対して、温度検出器３０の出力をｇｍ可変器６に入力して伝達コンダクタンスを変調度の温度変動を打ち消すように可変することで変調度を安定化させることができる。
【００５５】
図１３は本発明の実施の形態７における変調器の概略構成を示すブロック図である。図１３に示すように、前述の図１に示したブロック図において、分周器４の出力と基準信号器１の出力の２つの信号が入力され、この２つの入力される信号の周波数を比較して、比較結果を出力する周波数検知回路１７および第２のループフィルタ１８を新たに設けた構成とした。
【００５６】
この構成によって、ＶＣＯ５の発振周波数の上限と下限から判別する中心周波数と基準信号器１からの基準信号の周波数のずれを検出し、周波数検知回路１７の出力を第２のループフィルタ１８を通してｇｍ可変器６に入力して、ｇｍ可変器の出力信号に一定のオフセットを加算することで、ＰＬＬが正確に引き込むことのできない、ＶＣＯ５が変調動作中の出力変調信号の周波数平均の変動で生じるＰＬＬの引き込み周波数の変動を安定化することができる。
【００５７】
図１４に示すように、送信データのＢit列の１と０の並びが均一でないため、送信データに対応した出力変調信号の周波数平均も変動し、図１４に示した低平均部分のように平均が大きくずれた場合、ＰＬＬが追従してＶＣＯ５の発振周波数が本来の周波数からずれてしまうが、周波数検知回路１７では出力変調信号の平均ではなく周波数の最大値と最小値を検出し、その中心値の変動を観測してその中心値の変動を補正するようにｇｍ可変器６の出力のＤＣレベルを調整することで出力変調信号の周波数を安定化することができる。
【００５８】
図１５は本発明の実施の形態８における変調器の概略構成を示すブロック図である。図１５に示すように、前述の実施の形態７の図１３に示したブロック図において、第２のループフィルタ１８の出力をｇｍ可変器ではなく、ループフィルタ３の出力と供にＶＣＯ５の第１の入力端子に帰還させる構成とした。ｇｍ可変器６はコンダクタンス可変等の制御を行うために回路が複雑であり、また、ＶＣＯ５の第２の入力端子の直接変調による帰還となり、ＶＣＯ５の制御応答など引き込み性能の特性合わせ込みも困難になるので、帰還をＶＣＯ５の第１の入力端子に行うことで設計を容易にすることができる。
【００５９】
図１６は本発明の実施の形態９における変調器の概略構成を示すブロック図である。図１６に示すように、前述の実施の形態８の図１５に示したブロック図において、第２のループフィルタ１８を削除し、周波数検知回路１７の出力を位相比較器２の出力と共にループフィルタ３に入力する構成とした。変調信号の周波数平均変動が大きくなく、例えば、周波数検知回路１７は一般的にロジック回路で構成すると実現し易いが、ロジック回路で構成し、常に入力信号の周波数をカウントし、ロジック回路内部で平均を求めるなどの機能を持たせたとすると、平均処理するデータ数、信号のサンプリング数、サンプリング間隔等のいろいろな要因の影響を受ける。
【００６０】
一般的なロジック回路による平均処理の出力は図１７に示すように、時間軸で見るとロジック平均処理出力は時定数相当に類似した特性を示し、この時定数で、第２のループフィルタ１８を使用した場合の特性と同等のＰＬＬ特性を作り出せる場合に、第２のループフィルタ１８を削除して、実施の形態８のようにループフィルタ３および第２のループフィルタ１８の２つのループフィルタを用いたことによるＰＬＬループの応答特性の設計が複雑になることを防ぐことができる。
【００６１】
図１８は本発明の実施の形態１０における変調器の概略構成を示すブロック図である。図１８に示すように、前述の図１に示したブロック図において、第２のループフィルタ１８と電圧比較器１９を新たに設け、第２のループフィルタ１８にも位相比較器２の出力を入力し、電圧比較器１９にはループフィルタ３の出力信号と第２のループフィルタ１８の出力信号の２つの信号を入力する構成とした。
【００６２】
前述の実施の形態１ではＰＬＬが変調時の出力変調信号の周波数平均の変動から影響を受けにくいようにループフィルタ３の時定数を十分に大きくしたが、このループフィルタ３の時定数よりは、第２のループフィルタ１８の時定数を比較的小さくしておき、２つのループフィルタはＶＣＯ５の発振周波数が基準信号器１から入力される基準信号の周波数に差があると、その差に応じた誤差信号を出力する。また、誤差信号は入力される２つの信号の差が大きいほど大きくなるが、そのまま出力してしまうと時定数の低いＰＬＬループを構成してしまいＶＣＯの変調動作にＰＬＬ引き込みが追従し易くなり変調動作に支障をきたすので、電圧比較器１９の出力は前もって設定した出力を制御する電圧範囲を超えた場合に出力するよう構成する。
【００６３】
位相比較器２からほぼ同時に誤差信号が入力されたループフィルタ３，第２のループフィルタ１８の出力は、ループフィルタ３の時定数が第２のループフィルタ１８のものよりも大きく設定されているので図１９の領域.ａから領域.ｂの時間的位置で示すように、第２のループフィルタ１８の出力のほうが入力される誤差信号の平滑信号より早く出力され、かつ出力振幅も影響を大きく反映して振幅が大きく出力される。
【００６４】
比較されるループフィルタ３の出力は応答が鈍く、時間的に遅れて出力されることも重なり、検出ポイントで示した位置のようにループフィルタ３と第２のループフィルタ１８の出力に差が生じ、電圧比較器１９においては、この入力される信号の電圧の違いを観測し、この差を出力する。もしくは、差が当初設定した値よりも大きい場合に出力するようにして、その差の程度に応じた電圧差信号を出力するように構成する。また、電圧比較器１９の出力信号の極性はＶＣＯ５の発振周波数の変動方向に対応しているので、電圧比較器１９の出力は、電圧比較器１９が電圧差を認識し電圧差信号を出力するに至らせたＶＣＯ５の発振周波数の変動を補正するような極性でｇｍ可変器６の出力信号のＤＣオフセットを調整することでＶＣＯ５の発振周波数を補正することができる。
【００６５】
図２０は本発明の実施の形態１１における変調器の概略構成を示すブロック図である。図２０に示すように、前述の実施の形態１０の図１８に示したブロック図において、新たに基準電圧源２０を準備し、電圧比較器１９に入力されるループフィルタ３の出力信号の変わりに、基準電圧源２０の基準電圧を入力し、電圧比較器１９では基準電圧源２０の電圧と第２のループフィルタ１８の出力電圧を比較する構成とした。
【００６６】
前述の実施の形態１０に説明した電圧比較器１９では、ループフィルタ３の出力電圧と第２のループフィルタ１８の出力電圧を比較、発振周波数の補正を行うが、実施の形態１０のようにループフィルタ３と第２のループフィルタ１８の出力同士の比較では、時定数の差で周波数変動時に生じる２つのループフィルタの出力電圧差を利用しているため、時間的に長い平均値変動を検出しにくく、また、検出精度を上げることができない。
【００６７】
本実施の形態１１では、比較的時定数の低い第２のループフィルタ１８の出力電圧と図１９中に点線で示す基準電圧を設け、固定電圧である基準電圧源２０の基準電圧とを比較することで比較精度を上げて、ＶＣＯ５の発振周波数の安定度を向上させることができる。
【００６８】
ただし、第２のループフィルタ１８の出力は、基準信号器１の入力信号の周波数により、ＰＬＬが制御するＶＣＯ５の発振周波数の制御により変化するので、基準電圧源２０の電圧はＰＬＬが安定動作に入ってからの第２のループフィルタ１８の出力電圧を保持して使用するか、また一定のＤＣ電圧に固定しておき、ＰＬＬが安定動作に入ったときの第２のループフィルタ１８の電圧との初期の差を検出、保持して使用する。
【００６９】
図２１は本発明の実施の形態１２における変調器の概略構成を示すブロック図である。図２１に示すように、前述の図１に示したブロック図において、設定した目標周波数より入力される信号の周波数が高いか、低いかを判断するカウンタ２１を新たに設けて、ＶＣＯ５の出力信号をカウンタ２１にも入力してカウンタ２１の制御出力をＢＡＮＤ ＣＴＲＬ１３の制御信号の替わりに入力する構成とした。
【００７０】
この構成によりカウンタ２１において、ＶＣＯ５の発振周波数が設定した値よりも高いか、低いかまたは設定値からの差を元に選択中のＶＣＯ５のＢＡＮＤで目標の周波数で発振できるか判別し、ＢＡＮＤの切り替えが必要な場合はＢＡＮＤ ＣＴＲＬ１３にＢＡＮＤ切り替え制御信号として入力することで、自動的にＰＬＬが基準信号器１から入力される信号の周波数に追従することができる。
【００７１】
図２２は本発明の実施の形態１３における変調器の概略構成を示すブロック図である。図２２に示すように、前述の図１に示したブロック図において、非同期検出器３１を新たに設置し、ループフィルタ３の出力を非同期検出器３１にも入力し、その出力はＢＡＮＤ ＣＴＲＬ１３の制御信号として入力する構成とした。
【００７２】
この非同期検出器３１により、ＰＬＬのループフィルタ３の出力電圧を観測して、その電圧がＶＣＯ５を制御できる電圧範囲の上限もしくは下限に到達したことを検出する。または、ある電圧範囲を設けてその範囲をループフィルタ３の出力が超えたことを検出する。または、ある程度の時間の間、ループフィルタ３の出力電圧がＶＣＯ５の発振周波数を制御可能な範囲を超えて制御できなくなる限界である、例えば図２３に示す、矢印Ａ，Ａ’付近に存在している、または、矢印Ａ，Ａ’付近に達したことを検出、もしくはループフィルタ３の出力電圧の動作可能範囲（ＶＣＯの周波数制御可能範囲の図２３に示す矢印Ａ，Ａ’の間）の内側に限界を判断するための基準電圧範囲（図２３の矢印Ｂ，Ｂ’の間）を設定し、この範囲から外側へ制御電圧Ｖｔが出てしまったら、ＶＣＯ５の周波数制御限界が近いと判断する。以上のようなＰＬＬが位相引き込みができる状態、もしくはできなくなることの判断をする。
【００７３】
ＶＣＯ５の選択中の発振周波数帯域ではＰＬＬが引き込もうとしている目標周波数が帯域外となってしまいＰＬＬループによる発振周波数の位相引き込みができない状態を非同期検出器３１で検出し、ＶＣＯ５の発振周波数の制御が上下限に達したと判断し、ＰＬＬが位相引き込み可能な目標とする発振周波数への制御が可能な発振周波数帯域にのＶＣＯ５のＢＡＮＤを自動的に切り替え制御することができる。
【００７４】
図２４は本発明の実施の形態１４における変調器の概略構成を示すブロック図である。図２４に示すように、前述の図１に示したブロック図において、位相比較器２に比較出力を停止し出力を高インピーダンス状態にする機能とループフィルタ３に即時に出力するＤＣ電圧を入力信号に関係なく保持し出力する機能を設け、さらに、これらの機能の作動、停止を制御するためのＰＬＬ制御信号入力を位相比較器２とループフィルタ３に入力する構成とした。
【００７５】
このＰＬＬ制御信号により、位相比較器２の出力を高インピーダンス状態にするか、もしくはループフィルタ３の出力を保持する。または、位相比較器２の出力を高インピーダンス状態にするとともにループフィルタ３の出力を保持することで、ＶＣＯ５が変調動作期間中はＰＬＬを開ループにして、ＶＣＯ５が変調する周波数の平均値の変動にＰＬＬが追従し、出力変調信号の中心周波数が目標値からずれることを防ぐ。また、無変調期間中はＰＬＬ制御信号によりＰＬＬを閉ループにして、再度ＶＣＯ５の発振周波数を目標値に合せ直すよう制御し、送信データの変調期間はＰＬＬを開ループ、無変調期間にはＰＬＬを閉ループになるように変調データに同期させて、ＰＬＬの開／閉ループを制御することでより変調精度を向上することができる。また、閉ループを実現する場合は、位相比較器２の出力を停止するとともに、高インピーダンス状態にするか、ループフィルタ３の出力を保持するどちらか一方だけでも可能である。
【００７６】
図２５は本発明の実施の形態１５における変調器の概略構成を示すブロック図である。図２５に示すように、前述の実施の形態１４の図２４に示したブロック図において、入力される送信データ内の情報を観測し、送信情報の無い単なるＢitの並びか送信情報が存在するデータＢitの並びかを判別する変調信号判別回路２２を新たに設けた構成とした。
【００７７】
この変調信号判別回路２２には変調回路１０の出力信号をＲＯＭ９と同時に入力する。変調信号判別回路２２では入力される信号を観測し、図２６に示したＢitデータ列の例のように、Ｂit列の図２６中の四角枠内（図２６のＤ１〜Ｄ３参照）のようにデータ初期にデータではない、データＢitが後に続くことを示す前置データのような規則的なＢitが並ぶ期間が存在する場合、これを検出する。また場合によっては、データ終了を示す期間がが存在する場合も同様に検出して、送信データの送信情報がある期間か、無い期間かを判別し、その判別に対応した信号を出力する。この変調信号判別回路２２の出力を実施の形態１４におけるＰＬＬ制御信号として使用することで、ＰＬＬループの開閉を自動で行うことができる。
【００７８】
図２７は本発明の実施の形態１６における変調器の概略構成を示すブロック図である。図２７に示すように、前述の実施の形態１５の図２６に示したブロック図において、新たに遅延回路２３をＤＡＣ８とノイズフィルタ７の間に挿入して、変調信号判別回路２２により、ＰＬＬループの自動開閉を行うにあたり、送信データの信号が変調回路１０を経てＰＬＬループの開ループへの切り替えが完了する以前にＶＣＯ５に伝わることを防止する。
【００７９】
これにより、ＰＬＬが閉ループ時に合わせ込んだＶＣＯ５の発振周波数が、変調信号がＰＬＬループを開ループに移行させる前にＶＣＯ５に入力されて変動しないように構成され、また、送信データのＶＣＯ５までの到達時間よりも、変調信号判別回路２２によるＰＬＬループの開閉動作のほうが速い場合には、遅延回路２３を変調信号判別回路２２の前後に挿入することで、送信データのＶＣＯ５までの到達時間とＰＬＬループの開閉動作の時間的な位置関係を適正な位置に合わせるように構成して、ＶＣＯ５の発振周波数を安定させることができる。
【００８０】
図２８は本発明の実施の形態１７における変調器の概略構成を示すブロック図である。図２８に示すように、前述の実施の形態１６の図２７に示したブロック図において、新たに回路遅延検出回路３３を設け、遅延回路２３では、例えば基準フィルタに基準信号を通して、その出力の位相遅れにより回路の信号に対する遅延を検出するマルチバイブレータ等の発振器を搭載し、その発振器の周波数の高低の変化より回路素子の遅延への影響を検出する等によって、変調回路１０，ＲＯＭ９，ＤＡＣ８，ノイズフィルタ７，ｇｍ可変器６および遅延回路２３が持つ回路遅延と同等な遅延を検出する構成とした。
【００８１】
この構成によって、遅延量を検出信号として出力し、遅延回路２３は回路の遅延量を可変できるようにし、その遅延量の可変を行うための制御端子を設けて、遅延回路２３の制御端子には回路遅延検出回路３３の出力信号を入力し、遅延回路２３の遅延量を変調回路１０，ＲＯＭ９，ＤＡＣ８，ノイズフィルタ７，ｇｍ可変器６および遅延回路２３が持つ回路遅延の合計遅延による電源電圧、回路電流や温度による変動を吸収して、変調回路１０から入力される送信データがＶＣＯ５に入力されるまでの時間を一定に保つように制御する。
【００８２】
また、遅延回路２３をＰＬＬループの開閉制御を行う信号系の側である変調信号判別回路２２前後で使用する場合の回路遅延検出回路３３においては、変調信号判別回路２２によるループの開閉制御の動作速度の変動に対応した回路遅延を検出するようにすることで、変調信号判別回路２２によるＰＬＬループの開閉動作と送信データがＶＣＯ５に到達する時間的な位置関係が回路特性の変化により変動しないようにできる。
【００８３】
図２９は本発明の実施の形態１８における変調器の概略構成を示すブロック図である。図２９に示すように、前述の実施の形態１７の図２８に示したブロック図において、回路遅延検出回路３３の出力するＰＬＬの制御信号をＢＡＮＤ ＣＴＲＬ１３にも入力し、回路遅延検出回路３３がＰＬＬを閉ループに制御している期間中に同期させてＢＡＮＤ ＣＴＲＬ１３によるＶＣＯ５のＢＡＮＤの切り替え、ｇｍ可変器６の伝達コンダクタンスの調整を行う構成とした。
【００８４】
この構成によって、変調期間中の出力信号の周波数の変動を防止する、もしくはＢＡＮＤ ＣＴＲＬ１３によるＶＣＯ５のＢＡＮＤ切り替えのみをＰＬＬの閉ループに制御している期間中に同期させて行うように制御する。または、ＢＡＮＤ ＣＴＲＬ１３によるＶＣＯ５のＢＡＮＤ切り替えと、ｇｍ可変器６の急激な伝達コンダクタンスの可変を、ＰＬＬが開ループに制御されている期間中は制限し、伝達コンダクタンスの可変率を出力変調信号の伝達コンダクタンス可変に伴った周波数変動が通信システム上許される範囲内に収まる率に制限するようにして、出力変調信号の周波数安定性を確保した状態でＰＬＬの引き込み動作を行うことができる。
【００８５】
図３０は本発明の実施の形態１９における変調器の概略構成を示すブロック図である。図３０に示すように、前述の図１に示したブロック図において、送信データの平均値の変動を検出する平均値検出回路３４を新たに設け、平均値検出回路３４の入力にＤＡＣ８の出力を入力し、出力はループフィルタ３に位相比較器２の出力とともに入力する構成とした。
【００８６】
ループフィルタ３は実施の形態１に記したように、ＰＬＬが出力変調信号の周波数変化に追従して、ＶＣＯ５の発振周波数の中心値が変動しないように時定数を大きく設定するが、送信データには規則性が無いため、比較的長い時間での出力変調信号の平均値変動に追従してしまい、その結果ＶＣＯ５の発振周波数の中心値が目標値からずれてしまうという問題が残されており、この問題を本実施の形態１９の構成では前もって送信データ信号の平均値変動を平均値検出回路３４で検出する。この検出信号をループフィルタ３に、予め送信信号の平均値変動によりＶＣＯ５の発振周波数が変動するのを打ち消すような振幅と極性で入力するようにすることで出力変調信号の周波数変動を防止することができる。
【００８７】
また、前述の各実施の形態１〜１９において説明した変調器を単独または複合応用して利用した変調器、およびこの変調器を一部分に利用して形成した半導体集積回路として、またはこの変調器を構成の一部に有する有線および無線通信装置として、さらには前述の半導体集積回路を搭載して形成した有線および無線通信装置として構成することにより、極めて安定した高性能な変調性能の変調システムを極めて小規模，省電力で実現できる。さらには各実施の形態１〜１９の変調器をデジタル信号処理技術により実現して、同様に半導体集積回路、有線および無線通信装置を得ることができる。
【産業上の利用可能性】
【００８８】
本発明に係る変調器、半導体集積回路、有線および無線通信装置は、ＶＣＯの直接変調技術とその変調性能の安定化技術により、ＶＣＯを内蔵し、さらに周波数変調機能も備えて、極めて安定した高性能な変調性能の変調システムを極めて小規模，省電力で実現でき、発振回路をＩＣに内蔵して変調システムを構成する変調器、半導体集積回路、有線および無線通信装置等に用いて有用である。
【図面の簡単な説明】
【００８９】
【図１】本発明の実施の形態１における変調器の概略構成を示すブロック図
【図２】本実施の形態における変調器で使用する直接変調が可能な電圧制御発振器（ＶＣＯ）の回路例を示す図
【図３】本実施の形態１のＶＣＯの制御感度と変調感度の関係を説明する図
【図４】本発明の実施の形態２における変調器の概略構成を示すブロック図
【図５】本実施の形態２のＶＣＯの制御感度と変調感度の関係を説明する図
【図６】本実施の形態２のＶＣＯの制御感度と変調感度の関係を説明する図
【図７】本発明の実施の形態３における変調器の概略構成を示すブロック図
【図８】本発明の実施の形態４における変調器の概略構成を示すブロック図
【図９】周波数制御の方法を説明する図
【図１０】本発明の実施の形態５における変調器の概略構成を示すブロック図
【図１１】変調幅を保持するためのＢＡＮＤ切り替え方法を説明する図
【図１２】本発明の実施の形態６における変調器の概略構成を示すブロック図
【図１３】本発明の実施の形態７における変調器の概略構成を示すブロック図
【図１４】送信データＢit列と変調周波数の関係の概念を示す図
【図１５】本発明の実施の形態８における変調器の概略構成を示すブロック図
【図１６】本発明の実施の形態９における変調器の概略構成を示すブロック図
【図１７】デジタル処理での時定数を説明する図
【図１８】本発明の実施の形態１０における変調器の概略構成を示すブロック図
【図１９】時定数の異なるループフィルタの出力の違いを説明する図
【図２０】本発明の実施の形態１１における変調器の概略構成を示すブロック図
【図２１】本発明の実施の形態１２における変調器の概略構成を示すブロック図
【図２２】本発明の実施の形態１３における変調器の概略構成を示すブロック図
【図２３】ＰＬＬ引きこみ範囲と自動ＢＡＮＤ切り替え方法を説明する図
【図２４】本発明の実施の形態１４における変調器の概略構成を示すブロック図
【図２５】本発明の実施の形態１５における変調器の概略構成を示すブロック図
【図２６】送信データのＢit列を観測してＰＬＬループの自動開／閉の方法を説明する図
【図２７】本発明の実施の形態１６における変調器の概略構成を示すブロック図
【図２８】本発明の実施の形態１７における変調器の概略構成を示すブロック図
【図２９】本発明の実施の形態１８における変調器の概略構成を示すブロック図
【図３０】本発明の実施の形態１９における変調器の概略構成を示すブロック図
【図３１】従来の変調器の概略構成を示すブロック図
【符号の説明】
【００９０】
１，１０１  基準信号器
２，１０２  位相比較器
３，１０３  ループフィルタ
４，１０４  分周器
５，１０５  ＶＣＯ（電圧制御発振器）
６  ｇｍ可変器（コンダクタンス可変器）
７  ノイズフィルタ
８，１０８，１２０  ＤＡＣ（Ｄ／Ａコンバータ）
９，１０９  ＲＯＭ
１０，１１０  変調回路
１１  バッファ
１２，１１２  ＰＡ（パワーアンプ）
１３  ＢＡＮＤ ＣＴＲＬ
１４  ＤＡＣ ＣＴＲＬ
１５  カウンタ
１６  データ比較回路
１７  周波数検知回路
１８  第２のループフィルタ
１９  電圧比較器
２０  基準電圧源
２１  カウンタ
２２  変調信号判別回路
２３  遅延回路
３０  温度検出器
３１  非同期検出器
３３  回路遅延検出回路
３４  平均値検出回路
１０７，１２１  フィルタ
１２２，１２３  送信ミキサ
１２４  ９０度位相器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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