(57)【要約】【課題】  外部端子ブロックに配線されるリピータセルの追加のために新たな設計工数を必要としないチップサイズの小さな半導体装置を提供する。【解決手段】  チップの内部に配置される内部ブロック１３と、チップの外周部に存在する外部端子ブロック配置領域１０内に配置される外部端子ブロック１８と、外部端子ブロック配置領域内の空き領域１４に予め配置され、外部端子ブロック１８と内部ブロック１３とに配線されるリピータセル１６と、を備える。内部ブロック１３から、配線１５を介してリピータセル１６に接続し、リピータセル１６から配線１７を介して、外部端子ブロック１８に接続することによって、信号配線における配線遅延の改善を図る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
チップの外周部に存在する外部端子ブロック配置領域内の外部端子ブロックに配線されるリピータセルを前記外部端子ブロック配置領域内の空き領域に配置する構成であることを特徴とする半導体装置。
【請求項２】
前記リピータセルは、前記チップの内部ブロックと前記外部端子ブロックとの間に挿入されるように配線されることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記空き領域には異なる駆動能力を持つ複数種のリピータセルが配置されて存在することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記複数種のリピータセルから一つが選択され、選択されたリピータセルが前記チップの内部ブロックと前記外部端子ブロックとに配線されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記選択されたリピータセルは、前記チップの内部ブロックと前記外部端子ブロックとに配線される配線長に基づいて選択されることを特徴とする請求項４記載の半導体装置。
【請求項６】
チップの内部に配置される内部ブロックと、
前記チップの外周部に存在する外部端子ブロック配置領域内に配置される外部端子ブロックと、
前記外部端子ブロック配置領域内の空き領域に配置され、一端が前記内部ブロックに配線され、他端が前記外部端子ブロックに配線されるリピータセルと、
を備えることを特徴とする半導体装置。
【請求項７】
前記リピータセルは、インバータ回路あるいはバッファ回路であることを特徴とする請求項１〜６のいずれか一に記載の半導体装置。
【請求項８】
前記外部端子ブロックは、
前記リピータセルと接続され、前記リピータセルからの出力信号の状態を制御して出力バッファ部に出力する制御部と、
前記制御部から出力される信号を外部端子に出力する出力バッファ部と、
を備えることを特徴とする請求項１〜６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、チップ内の外部端子ブロック領域内にリピータセルを備える半導体装置に関する。
【背景技術】
【０００２】
近年のスタンダードセルを用いた自動レイアウトにおいて、メモリブロック等のサイズの増加により、ブロック間の配線が長距離配線となり、ブロック間の配線遅延が大きくなる場合が生じる。特に内部回路と外周部に配置されている外部端子ブロックとの間の信号配線は、配線が長くなる傾向が強く、配線遅延の影響を受けやすい。
【０００３】
この配線遅延を抑制するためには、リピータセルを挿入することが必要不可欠となっている。従来、内部回路と外部端子ブロック間の配線遅延を抑制するために、内部回路と端子ブロック間にスタンダードセル配置領域を設け、スタンダードセル配置領域に対しリピータセルの追加を行っている。なお、リピータセルとしては、インバータやバッファといった回路が用いられる。
【０００４】
次に実際のレイアウトの例について説明する。図５は、チップ内部回路と外部端子ブロック間の信号配線にリピータセルを挿入する半導体装置のレイアウト図である。マスクレイアウト設計において、各機能ブロックの配置決定後、図５に示すように、機能ブロック１０１のようなサイズの大きいブロックが配置された場合、内部ブロック群１０２内の内部回路と外周部に配置されている外部端子ブロック１０４との間のような配線長の長い信号配線に対して、信号配線経路にリピータセル配置領域１０３を設け、リピータセル１０６を配置する。その上で、内部ブロック群１０２内の内部回路から、信号配線１０５を介してリピータセル１０６に接続し、リピータセル１０６から信号配線１０７を介して、外部端子ブロック１０４に接続することによって、信号配線の配線遅延の改善を図るものである。
【０００５】
一方、特許文献１には、チップサイズの縮小化並びにＲＡＭの動作の安定化及び高速化を実現する半導体チップが開示されている。この半導体チップは、半導体チップのＩ／Ｏ領域内に、半導体チップの外部と信号のやり取りをする外部インタフェースと、半導体チップのチップコア領域内の回路とのみ信号のやり取りをする回路とが配置されている。チップコア領域内の回路とのみ信号のやり取りをする回路は、Ｉ／Ｏ領域の外部インタフェースとして使用されない空領域に配置され、特にメモリの出力バッファ回路として使用されるものである。
【０００６】
【特許文献１】特開平９−２４６４８１号公報（図１２）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図５に示すようなサイズの大きい機能ブロックをチップ内に配置することで生じる信号配線長による配線遅延は、チップの外周辺部分である外部端子ブロックと内部ブロック間との信号配線において発生しやすい。そこで、この信号配線に対するリピータセルの挿入は、リピータセルが必要とされる信号配線付近にリピータセル配置領域を設け、適切な箇所にリピータセルを配置しなければならなかった。
【０００８】
しかしながら、チップの各機能ブロックの配置は、製品毎に異なり、サイズの大きい機能ブロックの配置等によって、配線長が長くなる信号も異なる。したがって、設計段階において製品毎にリピータセルを挿入する対象信号を検討した上で、外部端子ブロックに配線されるリピータセルの追加の判断をしなければならなくなり、設計工数の増大を招いていた。また、配線遅延の改善の為にリピータセル配置領域をチップの内部領域に確保することによって、チップサイズが大きくなってしまう虞もある。
【０００９】
ところで、特許文献１に記載されている半導体チップは、Ｉ／Ｏ領域の外部インタフェースとして使用されない空領域に配置される回路としてチップコア領域内の回路、特にメモリとのみ信号のやり取りをする回路に限定している。すなわち、特許文献１に記載の技術は、外部端子ブロックに配線されるリピータを空領域に配置することについては何も開示していない。
【００１０】
したがって、本発明の目的は、外部端子ブロックに配線されるリピータセルの追加のために新たな設計工数を必要としないチップサイズの小さな半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記目的を達成する本発明の一つのアスペクトに係る半導体装置は、チップの外周部に存在する外部端子ブロック配置領域内の外部端子ブロックに配線されるリピータセルを外部端子ブロック配置領域内の空き領域に配置する構成である。
【００１２】
リピータセルは、チップの内部ブロックと外部端子ブロックとの間に挿入されるように配線されてもよい。
【００１３】
また、空き領域には異なる駆動能力を持つ複数種のリピータセルが配置されて存在してもよい。
【００１４】
さらに、複数種のリピータセルから一つが選択され、選択されたリピータセルがチップの内部ブロックと外部端子ブロックとに配線されてもよい。
【００１５】
また、選択されたリピータセルは、チップの内部ブロックと外部端子ブロックとに配線される配線長に基づいて選択されるようにしてもよい。
【００１６】
本発明の他のアスペクトに係る半導体装置は、チップの内部に配置される内部ブロックと、チップの外周部に存在する外部端子ブロック配置領域内に配置される外部端子ブロックと、外部端子ブロック配置領域内の空き領域に配置され、一端が内部ブロックに配線され、他端が外部端子ブロックに配線されるリピータセルと、を備える。
【００１７】
リピータセルは、インバータ回路あるいはバッファ回路であってもよい。
【００１８】
外部端子ブロックは、リピータセルと接続され、リピータセルからの出力信号の状態を制御して出力バッファ部に出力する制御部と、制御部から出力される信号を外部端子に出力する出力バッファ部と、を備えてもよい。
【発明の効果】
【００１９】
本発明によれば、外部端子ブロック間のフィードセルの空き領域に、あらかじめリピータセルを配置しておき、内部回路と外部端子ブロック間の信号配線について配線遅延が生じた場合、リピータセルを介して配線するように構成する。したがって、リピータセルの追加のために新たな設計工数を必要としないチップサイズの小さな半導体装置が提供される。
【００２０】
また、空き領域に複数のサイズの異なるリピータセルを予め配置しておくことで、タイミング検証結果に基づき、適切なサイズのリピータセルを選択することが可能である。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態に係る半導体装置は、半導体装置（チップ）の内部に配置される内部ブロック（図１の１３）と、チップの外周部に存在する外部端子ブロック配置領域（図１の１０）内に配置される外部端子ブロック（図１の１８）と、外部端子ブロック配置領域内の空き領域（図１の１４）に配置され、外部端子ブロック（図１の１８）と内部ブロック（図１の１３）とに配線されるリピータセル（図１の１６）と、を備える。
【００２２】
以上のような構成の半導体装置は、内部ブロック（図１の１３）から、配線（図１の１５）を介してリピータセル（図１の１６）に接続し、リピータセル（図１の１６）から配線（図１の１７）を介して、外部端子ブロック（図１の１８）に接続することによって、信号配線における配線遅延の改善を図る。
【実施例１】
【００２３】
図１は、本発明の第１の実施例に係る半導体装置の構造を表すブロック図である。図１において、半導体装置（チップ）は、外周部に外部端子ブロック配置領域１０が存在し、複数（例えば４個）の外部端子ブロック配置領域１０で囲まれる内部領域には、機能ブロック１１、内部ブロック１３を含む内部ブロック群１２等が存在する。外部端子ブロック配置領域１０内には、外部端子ブロック１８と、外部端子ブロックが配置されていない空き領域１４とが含まれる。
【００２４】
また、空き領域１４には、リピータセル１６が配置され、リピータセル１６の一端は、配線１５により内部ブロック１３に接続され、リピータセル１６の他端は、配線１７により外部端子ブロック１８に接続される。内部ブロック１３から出力される信号は、配線１５を介しリピータセル１６に供給されて増幅され、配線１７を介し外部端子ブロック１８に供給される。
【００２５】
次に、外部端子ブロック配置領域１０についてより詳しく説明する。図２は、本発明の実施例に係る半導体装置の外部端子ブロック配置領域の構造を表すブロック図である。図２に示す外部端子ブロック配置領域には、外部端子ブロック１８と空き領域１４とが存在する。外部端子ブロック１８には、制御回路（Ｃｔｒｌ回路）２１、出力バッファ回路２２、端子保護回路２３が備えられている。また、配線１７から入力される信号は、増幅されて外部端子ブロック１８からＰＡＤ２４に出力信号として出力される。
【００２６】
制御回路（Ｃｔｒｌ回路）２１、出力バッファ回路２２、および端子保護回路２３の回路例を図３に示す。制御回路（Ｃｔｒｌ回路）２１は、インバータ回路ＩＮＶ１、ＮＯＲ回路ＮＯＲ１、ＮＡＮＤ回路ＮＡＮＤ１、を備える。また、出力バッファ回路２２は、ＰチャネルＦＥＴＱ１、ＮチャネルＦＥＴＱ２を備える。さらに、端子保護回路２３は、ＰチャネルＦＥＴＱ３、ＮチャネルＦＥＴＱ４を備える。リピータセル１６から配線１７を介し外部端子ブロック１８に供給されるデータ信号は、ＮＯＲ回路ＮＯＲ１の一方の入力端、およびＮＡＮＤ回路ＮＡＮＤ１の一方の入力端に入力される。出力制御信号ＯＤは、ＮＯＲ回路ＮＯＲ１の他方の入力端、およびインバータ回路ＩＮＶ１に入力される。インバータ回路ＩＮＶ１の出力は、ＮＡＮＤ回路ＮＡＮＤ１の他方の入力端に入力される。
【００２７】
ＰチャネルＦＥＴＱ１のゲートは、ＮＡＮＤ回路ＮＡＮＤ１の出力端に接続され、ソースは、電源ＶＤＤに接続される。また、ＮチャネルＦＥＴＱ２のゲートは、ＮＯＲ回路ＮＯＲ１の出力端に接続され、ソースは、接地される。さらに、ＰチャネルＦＥＴＱ１、ＮチャネルＦＥＴＱ２、ＰチャネルＦＥＴＱ３、ＮチャネルＦＥＴＱ４のそれぞれのドレインは、共通とされ、ＰＡＤ２４に接続される。なお、ＰチャネルＦＥＴＱ３のゲート及びソースは、電源ＶＤＤに接続され、ＮチャネルＦＥＴＱ４のゲート及びソースは、接地される。
【００２８】
以上のような構成の制御回路（Ｃｔｒｌ回路）２１、出力バッファ回路２２、および端子保護回路２３は、出力制御信号ＯＤがローレベルの場合には配線１７からのデータ信号をＰチャネルＦＥＴＱ１およびＮチャネルＦＥＴＱ２で増幅してＰＡＤ２４に出力する。一方、出力制御信号ＯＤがハイレベルの場合にはＰチャネルＦＥＴＱ１およびＮチャネルＦＥＴＱ２がオフとなって、ＰＡＤ２４は、ハイインピーダンス状態となる。なお、ＰチャネルＦＥＴＱ３およびＮチャネルＦＥＴＱ４は、静電破壊対策用の保護素子として機能する。
【００２９】
一方、空き領域１４には、バッファブロック２０が存在し、バッファブロック２０内にリピータセル１６が配置される。なお、外部端子ブロック１８および空き領域１４には、電源配線２５やガードリング配線２６等が別の配線層に配置されフィードスルー機能となる。
【００３０】
図１に示すように、サイズの大きい機能ブロック１１の配置によって、チップの内部ブロック１３と外部端子ブロック１８間の信号配線に、配線長による配線遅延が発生する。そこで、図２に示すように外部端子ブロック用フィードセル内の空き領域１４に、リピータセルとして使用するバッファブロック２０等を配置しておき、予めリピータセルを内蔵したフィードセルを配置する。配線遅延の生じた信号配線に対して、外部端子ブロック用フィードセル内のリピータセル１６を経由して接続することによって、信号配線の配線遅延を改善する。
【００３１】
配線遅延が発生する信号配線は、サイズの大きい機能ブロック周辺に多く、その配線経路は機能ブロックとチップ外周部の間付近である。従って、信号配線付近に外部端子ブロック間用フィードセルが配置されていることから、外部端子ブロック間用フィードセルブロック内にリピータセルを内蔵しておくことにより、信号配線経路上にリピータセルを配置する必要がなくなる。そして、必要に応じて外部端子ブロック間用フィードセルブロック内のリピータセルに信号配線を接続することによって、リピータセルの追加を行うことが可能となる。
【００３２】
設計段階におけるタイミング検証後、配線遅延によるタイミングエラーが発生する信号に対して、一番効果のある箇所の外部端子ブロック間フィードセルを選択し、内蔵されたリピータセルと接続することによって、タイミングエラーを解消することができる。
【実施例２】
【００３３】
図４は、本発明の第２の実施例に係る半導体装置のリピータセルの配置を模式的に表す図である。第１の実施例では、チップの外周部に存在する外部端子ブロック配置領域の空き領域にリピータセルが配置される例を示したが、空き領域に配置されるリピータセルは、一つに限定されない。例えば、図４に示すようにバッファブロック２０内にリピータセル１６ａ、１６ｂ、１６ｃを配置する。すなわちフィードセルに内蔵するリピータセルは、フィードセルの空き領域によっては、数種類の駆動能力（サイズ）の異なるリピータセルを配置することができる。
【００３４】
図４の例では、２倍のサイズのリピータセル１６ａ、４倍のサイズのリピータセル１６ｂ、８倍のサイズのリピータセル１６ｃの３種のリピータセルを配置している。このように、数種類の駆動能力（サイズ）の異なるリピータセルを配置しておき、タイミング検証結果に基づき、適切なサイズのリピータセル（図４では１６ｂ）を選択して配線することもできる。配線遅延に対して、無駄に大きいサイズの素子を選択することは、ノイズ特性等で問題となる場合もあるので、適切なサイズのリピータセルを選択することが効果的である。
【図面の簡単な説明】
【００３５】
【図１】本発明の第１の実施例に係る半導体装置の構造を表すブロック図である。
【図２】本発明の第１の実施例に係る半導体装置の外部端子ブロック配置領域の構造を表すブロック図である。
【図３】制御回路および端子保護回路を表す回路図である。
【図４】本発明の第２の実施例に係る半導体装置のリピータセルの配置を模式的に表す図である。
【図５】従来のチップにおけるリピータセルの配置を表すレイアウト図である。
【符号の説明】
【００３６】
１０  外部端子ブロック配置領域
１１  機能ブロック
１２  内部ブロック群
１３  内部ブロック
１４  空き領域
１５、１７  配線
１６、１６ａ、１６ｂ、１６ｃ  リピータセル
１８  外部端子ブロック
２０  バッファブロック
２１  制御回路
２２  出力バッファ回路
２３  端子保護回路
２４  ＰＡＤ
２５  電源配線
２６  ガードリング配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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