(57)【要約】【課題】消去パルス印加時にメモリセルに加えられるストレスを低減できる信頼性の高い不揮発性半導体メモリ装置を得る。【解決手段】消去動作時に消去前書き込みが行われる不揮発性半導体メモリ装置において、消去前書き込み時に、通常の書き込み（プログラム）動作を行う場合と比べて、メモリセルが低い閾値電圧状態となるように、書き込み電圧条件が設定され、消去パルス印加時にメモリセルの酸化膜に加えられるストレスが低減される。例えば、消去前書き込みを行う際の書き込み電圧条件として、通常書き込み動作時よりもゲート電圧が低く設定され、ベリファイ時のリファレンス電圧も低く設定される。【選択図】  図６
2005004903.tif 000002
【特許請求の範囲】
【請求項１】
情報を電気的に書き込みおよび消去可能とする複数のメモリセルが配置され、該メモリセルの情報の消去動作を行う際に、過消去を防ぐために消去パルス印加前に消去前書き込みが行われる不揮発性半導体メモリ装置において、
該メモリセルへの電界ストレスを低減するように、該消去前書き込み時に、該メモリセルへの通常の情報書き込み時の電圧条件とは異なる電圧条件が設定されている不揮発性半導体メモリ装置。
【請求項２】
前記消去前書き込み時の電圧条件は、前記メモリセルへの通常の情報書き込み時に比べて該メモリセルの閾値電圧が低くなり、かつ消去パルス印加時に過消去が生じないように設定されている請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記消去前書き込み時の電圧条件として、前記メモリセルへの情報書き込み時に比べて、該メモリセルの制御端子に印加される電圧が低く設定されている請求項１または２に記載の不揮発性半導体メモリ装置。
【請求項４】
前記メモリセルへの情報書き込みベリファイ時に比べて、前記消去前書き込みベリファイ時の参照電圧が低く設定されている請求項１〜３の何れかに記載の不揮発性半導体メモリ装置。
【請求項５】
前記消去前書き込みベリファイ時と情報書き込みベリファイ時において、異なる電圧を生成してリファレンスセルの制御端子に供給するリファレンス制御線電圧発生回路が設けられている請求項４に記載の不揮発性半導体メモリ装置。
【請求項６】
基準閾値電圧が異なる複数のリファレンスセルを有する第１リファレンス回路が設けられ、前記消去前書き込みベリファイ時と、前記メモリセルへの情報書き込みベリファイ時とで、同じリファレンスセルの制御端子に対して前記リファレンス制御線電圧発生回路から異なる電圧が供給される請求項５に記載の不揮発性半導体メモリ装置。
【請求項７】
基準閾値電圧が異なる複数のリファレンスセルを有する第２リファレンス回路が設けられ、前記消去前書き込みベリファイ時と、前記メモリセルへの情報書き込みベリファイ時とで、異なるリファレンスセルの各制御端子に対してそれぞれ前記リファレンス制御線電圧発生回路から異なる電圧がそれぞれ供給される請求項５に記載の不揮発性半導体メモリ装置。
【請求項８】
基準閾値電圧が異なる複数のリファレンスセルを有する第２リファレンス回路が設けられ、前記消去前書き込みベリファイ時と、前記メモリセルへの情報書き込みベリファイ時とで、異なるリファレンスセルの各制御端子に対して同じ電圧が供給される請求項４に記載の不揮発性半導体メモリ装置。
【請求項９】
前記消去前書き込みベリファイ時に、消去パルス印加後のベリファイ時と同じ参照電圧が用いられる請求項４に記載の不揮発性半導体メモリ装置。
【請求項１０】
２ビット以上の多値情報を電気的に書き込みおよび消去可能とする複数のメモリセルが配置され、該メモリセルの多値情報の消去動作を行う際に、過消去を防ぐために消去パルス印加前に消去前書き込みが行われる不揮発性半導体メモリ装置において、
該メモリセルへの電界ストレスを低減するように、該消去前書き込み時に、該メモリセルへの通常の情報書き込み動作時において閾値電圧が最も高くなる情報を書き込む場合の電圧条件とは異なる電圧条件が設定されている不揮発性半導体メモリ装置。
【請求項１１】
前記消去前書き込み時の電圧条件は、前記メモリセルへの通常の情報書き込み時において閾値電圧が最も高くなる情報を書き込む場合に比べてメモリセルの閾値電圧が低くなり、かつ消去パルス印加時に過消去が生じないように設定されている請求項１０に記載の不揮発性半導体メモリ装置。
【請求項１２】
前記消去前書き込み時の電圧条件として、前記メモリセルへの通常の情報書き込み時において閾値電圧が最も高くなる情報を書き込む場合に比べて、該メモリセルの制御端子に印加される電圧が低く設定されている請求項１０または１１に記載の不揮発性半導体メモリ装置。
【請求項１３】
前記メモリセルへの通常の情報書き込みベリファイ時において閾値電圧が最も高くなる情報を書き込む場合に比べて、前記消去前書き込みベリファイ時の参照電圧が低く設定されている請求項１０〜１２の何れかに記載の不揮発性半導体メモリ装置。
【請求項１４】
情報を電気的に書き込みおよび消去可能とする複数のメモリセルが配置された不揮発性半導体メモリ装置の消去制御方法において、
該メモリセルへの通常の情報書き込み動作時に比べて、該メモリセルの制御端子に印加される電圧を低く設定して過消去防止のために消去前書き込み動作を行うステップと、
該メモリセルへの通常の情報書き込み動作時に比べて参照電圧を低くして消去前書き込みベリファイ動作を行うステップと、
該メモリセルに消去パルスを印加するステップと、
消去パルス印加後にベリファイ動作を行うステップとを含む不揮発性半導体メモリ装置の消去制御方法。
【請求項１５】
２ビット以上の多値情報を電気的に書き込みおよび消去可能とする複数のメモリセルが配置された不揮発性半導体メモリ装置の消去制御方法において、
該メモリセルへの通常の情報書き込み動作時に閾値電圧が最も高くなる情報を書き込む場合に比べて、該メモリセルの制御端子に印加される電圧を低く設定して過消去防止のために消去前書き込み動作を行うステップと、
該メモリセルへの通常の情報書き込み動作時に閾値電圧が最も高くなる情報を書き込む場合に比べて参照電圧を低くして消去前書き込みベリファイ動作を行うステップと、
該メモリセルに消去パルスを印加するステップと、
消去パルス印加後にベリファイ動作を行うステップとを含む不揮発性半導体メモリ装置の消去制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、情報を電気的に書き込みおよび消去可能とする複数のメモリセルが設けられた不揮発性半導体メモリ装置およびそのデータ消去制御方法に関する。
【０００２】
【従来の技術】
従来、最も一般的に用いられている不揮発性半導体メモリ装置であるフラッシュメモリは、ＥＴＯＸ（ＥＰＲＯＭ  Ｔｈｉｎ  Ｏｘｉｄｅ  インテルの登録商標）型フラッシュメモリである。
【０００３】
図１６は、従来のＥＴＯＸ型フラッシュメモリにおけるメモリセルの模式的構成を示す断面図である。
【０００４】
図１６において、半導体基板５１の表面側に、ソース領域（一方駆動端子Ｓ）５２およびドレイン領域（他方駆動端子Ｄ）５３が所定の間隔を開けて形成され、それらの間にチャネル領域５１ａが設けられている。これらのソース領域５２とドレイン領域５３間の半導体基板５１（チャネル領域５１ａ）上には、ソース領域５２およびドレイン領域５３の端部を覆うようにトンネル酸化膜５４、フローティングゲート５５（浮遊ゲート）、層間絶縁膜５６およびコントロールゲート（制御端子）５７が、基板側からこの順番に順次形成されて、単位メモリセル５０が構成されている。
【０００５】
次に、図１６の従来のＥＴＯＸ型フラッシュメモリの動作原理について説明する。
【０００６】
下記表１では、従来のＥＴＯＸ型フラッシュメモリのデータ書き込み動作モード、データ消去動作モードおよびデータ読み出し動作モードにおける電圧印加条件を示している。
【０００７】
【表１】
2005004903.tif 000003
【０００８】
上記表１に示すように、データ書き込み（プログラム）動作モードでは、コントロールゲート５７にデータ書き込み電圧Ｖｐｐ（例えば９Ｖ）、ソース領域５２および半導体基板５１に基準電圧Ｖｓｓ（例えば０Ｖ）、ドレイン領域５３に５Ｖの電圧が印加される。このとき、半導体基板５１内のソース領域５２とドレイン領域５３間のチャネル領域５１ａでは、大きな電流が流れ、ドレイン領域５３側の電界の高い部分にて、ホットエレクトロンが発生する。これにより、メモリセル５０のフローティングゲート５５に電子が注入されてデータ書き込み状態となり、メモリセル５０の閾値電圧が上昇する。なお、データ書き込みが行われないメモリセル５０のドレイン領域には、０Ｖの電圧が印加されるか、またはオープン状態とされる。
【０００９】
図１７は、従来の二値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布を示すグラフである。図１７の横軸はメモリセルの閾値電圧、縦軸はメモリセルの個数をそれぞれ表している。
【００１０】
図１７において、通常、二値フラッシュメモリでは、メモリセルのフローティングゲートに電子が注入された状態がデータ書き込み（プログラム）状態で、そのときのデータがＤａｔａ“０”とされる。また、メモリセルのフローティングゲートから電子が引き抜かれている状態がデータ消去（イレース）状態であり、そのときのデータがＤａｔａ“１”とされる。
【００１１】
図１７に示すように、メモリセル５０の閾値電圧が上昇し、閾値電圧が所定の電圧値（例えば５Ｖ）以上になると、データ書き込み動作が終了する。また、メモリセルの５０閾値電圧が低下し、閾値電圧が所定の電圧値（例えば３Ｖ）以下になると、データ消去動作が終了する。
【００１２】
データ消去（イレース）動作モードでは、コントロールゲート５７に電圧Ｖｎｎ（例えば−９Ｖ）、ソース領域に電圧Ｖｐｅ（例えば６Ｖ；表１では６Ｖ）、半導体基板５１に基準電圧Ｖｓｓ（例えば０Ｖ）が印加され、ドレイン領域がオープン状態にされる。これにより、チャネル領域５１ａのソース領域５２側にてフローティングゲート５５からトンネル酸化膜５４を介して電子が引き抜かれ、メモリセル５０の閾値電圧が低下する。このデータ消去方法は、ソース消去と称される。この場合のメモリセル５０の閾値電圧の分布は、上記図１７のＤａｔａ“１”イレース状態と同様の分布を示す。
【００１３】
このデータ消去（イレース）時には、ソース領域５２と半導体基板５１間にＢＴＢＴ（ＢａｎｄＴｏ  Ｂａｎｄ  Ｔｕｎｎｅｌｉｎｇ）電流が流れる。このＢＴＢＴ電流が発生すると、ホットホールおよびホットエレクトロンが同時に発生する。このうち、ホットエレクトロンは、ドレイン領域５３に流れてしまうが、ホットホールは、トンネル酸化膜５４側に引き付けられ、トンネル酸化膜５４内にトラップされる。このトンネル酸化膜５４にホットホールがトラップされる現象が、一般的にメモリセルのデータ保持の信頼性を劣化させると言われている。
【００１４】
これを改善する手法の一つとして、下記表２に示すようなチャネル消去と称されるデータ消去方法が挙げられる。
【００１５】
【表２】
2005004903.tif 000004
【００１６】
この表２において、データ消去（イレース）動作モードでは、コントロールゲート５７に電圧Ｖｎｎ（例えば−９Ｖ）、チャネル領域（基板）に電圧Ｖｐｅ（例えば表２では基板に５Ｖ）が印加され、ソース領域およびドレイン領域がオープン状態にされる。これにより、チャネル領域のソース領域５２側にてフローティングゲート５５からトンネル酸化膜５４を介して電子が引き抜かれ、メモリセル５０の閾値電圧が低下する。この場合のメモリセルの閾値電圧の分布は、図１７のＤａｔａ“１”イレース状態と同様の分布状態を示す。なお、チャネル消去において、データ書き込み動作モードおよびデータ読み出し動作モードでは、表１のソース消去の場合と同様の書き込み電圧条件が用いられる。
【００１７】
データ読み出し（リード）動作モードでは、ドレイン領域５３に１Ｖの電圧、コントロールゲート５７に５Ｖの電圧、半導体基板５１およびソース領域５２に基準電圧Ｖｓｓ（例えば０Ｖ）が印加される。このとき、メモリセル５０がデータ消去（イレース）状態で閾値電圧が低い場合には、メモリセル５０に電流が流れ、図１７に示すＤａｔａ”１”と判定される。一方、メモリセル５０がデータ書き込み（プログラム）状態で閾値電圧が高い場合には、メモリセル５０に電流が流れず、図１７に示すＤａｔａ”０”と判定される。このように、記憶情報が「１」か「０」かの判定は、メモリセルアレイ（メインアレイ）において、データ読み出しが行われるメモリセルに流れる電流と、メインアレイのメモリセルとは別に設けられ、所定の基準閾値電圧が設定されているリファレンスセルに流れる電流とが検出され、これらの電流値を、後述するセンスアンプにて比較することによって行われる。
【００１８】
次に、従来の２値フラッシュメモリにおける消去動作のシーケンスについて、その消去アルゴリズムを示す図１８のフローチャートを参照しながら説明する。
【００１９】
消去前のメモリブロック内におけるメモリセルの閾値電圧の状態としては、図１７に示す０．５Ｖ〜３Ｖの閾値電圧状態と５Ｖ以上の閾値電圧状態との二つの状態が存在する。
【００２０】
図１８に示すように、まず、消去がスタートすると、ステップＳ１において、過消去を防ぐために、消去前書き込み動作が行われる。この消去前書き込み動作については、例えば特許文献１に開示されている。このときの電圧条件としては、表２に示す消去前書き込みの電圧条件が用いられ、ゲート電圧Ｖｇは９Ｖとされる。この消去前書き込み電圧条件は、通常の書き込み（プログラム書き込み）時と同じ電圧条件であり、メモリブロック内に含まれる全てのメモリセルに対して消去前書き込みが行われる。
【００２１】
次に、ステップＳ２において、消去前書き込みベリファイが行われる。この場合、下記表３に示すように、リファレンス電圧（参照電圧）として５Ｖが用いられているため、上記消去前書き込みは、メモリブロック内の全てのメモリセルの閾値電圧が５Ｖ以上になるまで行われる。
【００２２】
【表３】
2005004903.tif 000005
【００２３】
さらに、ステップＳ３において、全てのメモリセルの閾値電圧が５Ｖ以上になると、消去前書き込みおよびそのベリファイ動作が終了する。
【００２４】
さらに、ステップＳ４において、メモリブロック全体に消去（イレース）パルスが上記表２に示す電圧条件で印加される。
【００２５】
さらに、ステップＳ５において、消去パルス印加後のベリファイ動作が行われる。このときのリファレンス電圧は、図１７に示すように３Ｖであるので、全てのメモリセルの閾値電圧が３Ｖ以下になるまで、消去パルス印加とベリファイ動作とが繰り返される。
【００２６】
さらに、ステップＳ６で全てのメモリセルの閾値電圧が３Ｖ以下になると、消去パルス印加およびベリファイ動作が終了する。
【００２７】
さらに、ステップＳ７のソフトウェア（ソフトプログラム）のシーケンスによって、閾値電圧が０．５Ｖ以下のメモリセルが存在するか否かが確認され、閾値電圧が０．５Ｖ以下のメモリセルが存在すれば、０．５Ｖ以上３Ｖ以下となるようにメモリ制御される。
【００２８】
【特許文献１】
特開平９−３２０２８２号公報
【非特許文献１】
ＩＥＥＥ  ４０ｔｈ Ａｎｎｕａｌ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌａｉｂｉｌｉｔｙ  ＰｈｙｓｉｃｓＳｙｍｐｏｓｉｕｍ  ２００２，Ｐ７−Ｐ２０
【００２９】
【発明が解決しようとする課題】
しかしながら、上記従来の消去制御方法では、前述したようにトンネル酸化膜５４にホットホールがトラップされることによって、フラッシュメモリの信頼性に問題が生じる。このことについて、以下に詳細に説明する。
【００３０】
即ち、フラッシュメモリの信頼性を劣化させる原因の一つとして、消去時に発生する酸化膜（トンネル酸化膜５４）への電界ストレスが挙げられる。上述した従来の消去制御方法では、消去パルス印加前に、閾値電圧は例えば５Ｖ以上になっている。この場合のフローティングゲート５５の電荷量がＱｆｇ＝−１．２Ｖになるとすると、このときのフローティングゲート電圧Ｖｆｇは、
Ｖｆｇ＝Ｃｇ×Ｖｇ＋Ｃｗ×Ｖｗｅｌｌ−Ｑｆｇ
Ｖｆｇ：フロテーィングゲート電圧
Ｖｇ：コントロールゲート電圧
Ｖｗｅｌｌ：ウエル電圧
Ｃｇ：ゲートカップリングレシオ
Ｃｗ：ウエルカップリングレシオ
Ｑｆｇ：フローティングゲートの電荷量
によって表される。したがって、フローティングゲート５５の電圧Ｖｆｇは、
０．６×（−９Ｖ）＋０．２×（６Ｖ）−１．２Ｖ＝−５．４Ｖ
となり、トンネル酸化膜５４に印加される電界Ｅｏｘは、
Ｅｏｘ＝（Ｖｗｅｌｌ−Ｖｆｇ）／Ｔｏｘ
＝（６−（−５．４））／（１００Ｅ−８）＝１１．４ＭｅＶ
Ｅｏｘ：トンネル酸化膜に印加される電界
Ｔｏｘ：トンネル酸化膜厚
となる。
【００３１】
このようなトンネル酸化膜５４への電界ストレスは、消去パルスが印加される度に、メモリブロック内の全てのメモリセルに対して加えられるため、その結果として、トンネル酸化膜５４内にトラップやホールトラップが発生し、データリテンションの劣化が生じる。このデータリテンションの強度は、例えば前述の非特許文献１でも報告されているように、確率論で表すことが可能であり、この電界ストレスを受けるメモリセルが少ない方が、チップ全体（メモリブロック全体）としてデータリテンションに対する信頼性を向上させることができる。
【００３２】
本発明は、上記従来の問題を解決するもので、データ消去動作時にメモリセルに加えられる電界ストレスを低減して高い信頼性を得ることができる不揮発性半導体メモリ装置およびその消去制御方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】
本発明の不揮発性半導体メモリ装置は、情報を電気的に書き込みおよび消去可能とする複数のメモリセルが配置され、該メモリセルの情報の消去動作を行う際に、過消去を防ぐために消去パルス印加前に消去前書き込みが行われる不揮発性半導体メモリ装置において、該メモリセルへの電界ストレスを低減するように、該消去前書き込み時に、該メモリセルへの通常の情報書き込み時の電圧条件とは異なる電圧条件が設定されており、そのことにより上記目的が達成される。
【００３４】
また、好ましくは、本発明の不揮発性半導体メモリ装置における消去前書き込み時の電圧条件は、前記メモリセルへの通常の情報書き込み時に比べて該メモリセルの閾値電圧が低くなり、かつ消去パルス印加時に過消去が生じないように設定されている。
【００３５】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置において、消去前書き込み時の電圧条件として、前記メモリセルへの情報書き込み時に比べて、該メモリセルの制御端子に印加される電圧が低く設定されている。
【００３６】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置において、メモリセルへの情報書き込みベリファイ時に比べて、前記消去前書き込みベリファイ時の参照電圧が低く設定されている。
【００３７】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置における消去前書き込みベリファイ時と情報書き込みベリファイ時において、異なる電圧を生成してリファレンスセルの制御端子に供給するリファレンス制御線電圧発生回路が設けられている。
【００３８】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置において、基準閾値電圧が異なる複数のリファレンスセルを有する第１リファレンス回路が設けられ、前記消去前書き込みベリファイ時と、前記メモリセルへの情報書き込みベリファイ時とで、同じリファレンスセルの制御端子に対して前記リファレンス制御線電圧発生回路から異なる電圧が供給される。
【００３９】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置において、基準閾値電圧が異なる複数のリファレンスセルを有する第２リファレンス回路が設けられ、前記消去前書き込みベリファイ時と、前記メモリセルへの情報書き込みベリファイ時とで、異なるリファレンスセルの各制御端子に対してそれぞれ前記リファレンス制御線電圧発生回路から異なる電圧がそれぞれ供給される。
【００４０】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置において、基準閾値電圧が異なる複数のリファレンスセルを有する第２リファレンス回路が設けられ、前記消去前書き込みベリファイ時と、前記メモリセルへの情報書き込みベリファイ時とで、異なるリファレンスセルの各制御端子に対して同じ電圧が供給されている。
【００４１】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置における消去前書き込みベリファイ時に、消去パルス印加後のベリファイ時と同じ参照電圧が用いられている。
【００４２】
本発明の不揮発性半導体メモリ装置は、２ビット以上の多値情報を電気的に書き込みおよび消去可能とする複数のメモリセルが配置され、該メモリセルの多値情報の消去動作を行う際に、過消去を防ぐために消去パルス印加前に消去前書き込みが行われる不揮発性半導体メモリ装置において、該メモリセルへの電界ストレスを低減するように、該消去前書き込み時に、該メモリセルへの通常の情報書き込み動作時において閾値電圧が最も高くなる情報を書き込む場合の電圧条件とは異なる電圧条件が設定されており、そのことにより上記目的が達成される。
【００４３】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置における。
【００４４】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置における消去前書き込み時の電圧条件は、前記メモリセルへの通常の情報書き込み時において閾値電圧が最も高くなる情報を書き込む場合に比べてメモリセルの閾値電圧が低くなり、かつ消去パルス印加時に過消去が生じないように設定されている。
【００４５】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置において、消去前書き込み時の電圧条件として、前記メモリセルへの通常の情報書き込み時において閾値電圧が最も高くなる情報を書き込む場合に比べて、該メモリセルの制御端子に印加される電圧が低く設定されている。
【００４６】
さらに、好ましくは、本発明の不揮発性半導体メモリ装置において、メモリセルへの通常の情報書き込みベリファイ時において閾値電圧が最も高くなる情報を書き込む場合に比べて、前記消去前書き込みベリファイ時の参照電圧が低く設定されている。
【００４７】
また、本発明の不揮発性半導体メモリ装置の消去制御方法は、情報を電気的に書き込みおよび消去可能とする複数のメモリセルが配置された不揮発性半導体メモリ装置の消去制御方法において、該メモリセルへの通常の情報書き込み動作時に比べて、該メモリセルの制御端子に印加される電圧を低く設定して過消去防止のために消去前書き込み動作を行うステップと、該メモリセルへの通常の情報書き込み動作時に比べて参照電圧を低くして消去前書き込みベリファイ動作を行うステップと、該メモリセルに消去パルスを印加するステップと、消去パルス印加後にベリファイ動作を行うステップとを含み、そのことにより上記目的が達成される。
【００４８】
また、本発明の不揮発性半導体メモリ装置の消去制御方法は、２ビット以上の多値情報を電気的に書き込みおよび消去可能とする複数のメモリセルが配置された不揮発性半導体メモリ装置の消去制御方法において、該メモリセルへの通常の情報書き込み動作時に閾値電圧が最も高くなる情報を書き込む場合に比べて、該メモリセルの制御端子に印加される電圧を低く設定して過消去防止のために消去前書き込み動作を行うステップと、該メモリセルへの通常の情報書き込み動作時に閾値電圧が最も高くなる情報を書き込む場合に比べて参照電圧を低くして消去前書き込みベリファイ動作を行うステップと、該メモリセルに消去パルスを印加するステップと、消去パルス印加後にベリファイ動作を行うステップとを含み、そのことにより上記目的が達成される。
【００４９】
上記構成により、以下に、本発明の作用について説明する。該メモリセルへの通常の情報書き込み時の電圧条件とは異なる電圧条件が設定されている
本発明にあっては、チャネルホットエレクトロンを用いて書き込みを行うフラッシュメモリなどの不揮発性半導体メモリ装置において、通常のデータ書き込み（プログラム）動作およびデータ消去動作が行われ、特に、データ消去動作時に過消去防止のために消去前書き込みを行う機能を有している。このフラッシュメモリの消去前書き込み時に、メモリセルへの電界ストレスを低減するように、メモリセルへの通常の情報書き込み時の電圧条件とは異なる電圧条件が設定される。具体的には、通常の書き込み（プログラム）動作を行う場合と比べて、メモリセルが低い閾値電圧状態となるように書き込み電圧条件が設定され、データ消去動作時にメモリセルの酸化膜に加えられる電界ストレスが低減される。例えば、消去前書き込みを行う際の書き込み電圧条件としては、通常、情報書き込み時よりもゲート電圧（制御電圧）が低く設定され、ベリファイ時のリファレンス電圧（参照電圧）も低く設定されるようにする。これによって、消去パルス印加時にメモリセルの酸化膜に加えられる電界ストレスが低減されて、信頼性の高い不揮発性半導体メモリ装置が得られる。
【００５０】
また、２ビット以上の多値情報が書き込まれるフラッシュメモリにおいては、消去前書き込み時に、閾値電圧が最も高い状態に書き込む（プログラム）場合よりもゲート電圧（制御電圧）が低く設定され、そのベリファイ時のリファレンス電圧（参照電圧）も低く設定される。この場合にも、消去パルス印加時にメモリセルの酸化膜に加えられる電界ストレスが低減されて、信頼性の高い不揮発性半導体メモリ装置が得られる。
【００５１】
【発明の実施の形態】
以下に、本発明の不揮発性半導体メモリ装置の実施形態１〜４について、図面を参照しながら説明する。
【００５２】
（実施形態１）
図１は、本発明の不揮発性半導体メモリ装置の実施形態１におけるフラッシュメモリの概略構成を示すブロック図である。
【００５３】
図１において、このフラッシュメモリ１０は、複数のメモリセルが設けられたメモリセルアレイ１１、ワード線電圧供給回路１２、共通ソース線電圧供給回路１３、ビット線電圧供給回路１４および、これらを制御する制御回路１５を有している。
【００５４】
メモリセルアレイ１１を構成する各メモリセルは、図１６のメモリセルと同様の積層構成であり、このメモリセルは、フローティング（浮遊）ゲート電界効果トランジスタによって形成されている。メモリセルアレイ１１には、データを格納するデータ領域が設けられる。
【００５５】
図２は、図１のメモリセルアレイ１１のデータ領域（メインアレイ）を構成する１ブロック分の構成を示す回路図である。
【００５６】
図２に示すように、複数のメインセル（メモリセル）５０ａが行方向および列方向にマトリクス状に配置され、行方向に配置される各ワード線ＷＬ０〜ＷＬｎ−１には、それぞれｍ個のメインセル５０ａの制御端子であるコントロールゲート端子が接続されている。列方向毎に配置されている各ビット線ＢＬ０〜ＢＬｍ−１には、それぞれｎ個のメインセ５０ａの一方の駆動端子であるドレイン端子が接続されている。同一ブロック内の各メインセル５０ａの他方の駆動端子であるソース端子は、共通ソース線ＳＬに接続されている。
【００５７】
図１に示すメモリセルアレイ１１には、各ワード線ＷＬ０〜ＷＬｎ−１に電圧を供給するワード線電圧供給回路１２、共通ソース線ＳＬに電圧を供給する共通ソース線電圧供給回路１３および各ビット線ＢＬ０〜ＢＬｍ−１に電圧を供給するビット線電圧供給回路１４がそれぞれ接続されている。これらのワード線電圧供給回路１２、共通ソース線電圧供給回路１３およびビット線電圧供給回路１４は、制御回路１５によってそれぞれ制御される。
【００５８】
ワード線電圧供給回路１２は、制御回路１５から出力される制御信号およびアドレス信号に基づいて、メモリセルアレイ１１の各ワード線ＷＬ０〜ＷＬｎ−１を選択すると共に、データ書き込み制御信号をデータ書き込み電圧に制御して各ワード線ＷＬ０〜ＷＬｎ−１に所定の順番で順次印加し、各ワード線ＷＬ０〜ＷＬｎ−１を駆動する。このワード線電圧供給回路１２は、データ書き込み手段としてのワード線電圧制御回路１２ａおよびワード線ドライバ回路１２ｂとから構成されている。
【００５９】
共通ソース線電圧供給回路１３は、制御回路１５から出力される制御信号およびアドレス信号に基づいて、メモリセルアレイ１１内の同一ブロックに配置されている各メモリセルのソースを共通に接続した共通ソース線ＳＬを選択すると共に、例えばデータ消去制御信号をデータ消去（イレース）電圧に制御して共通ソース線ＳＬに印加して、共通ソース線ＳＬを駆動する。
【００６０】
ビット線電圧供給回路１４は、制御回路１５から出力される制御信号およびアドレス信号に基づいて、メモリセルアレイ１１のビット線ＢＬ０〜ＢＬｍ−１を所定の順番に選択すると共に、データ書き込み／データ読み出し制御信号を制御してビット線ＢＬ０〜ＢＬｍ−１に印加して、ビット線ＢＬ０〜ＢＬｍ−１を駆動する。
【００６１】
なお、このフラッシュメモリ１０には、メモリセルアレイ１１内に、データ書き込み時、データ消去時に各メモリセルに対して信号パルス（消去パルス）を印加する前に過消去を防ぐために行われる消去前書き込み時、および消去パルスを印加した後に行われるベリファイ動作（検証動作）において、各メモリセルの閾値電圧が所定の閾値電圧（リファレンス電圧：参照電圧）に到達しているか否かを検証するために、メインメモリセル５０ａと比較するために用いられるリファレンスセル（参照用メモリセル）も設けられているが、図１に示すメモリセルアレイ１１ではその記載が省略されている。
【００６２】
また、ビット線電圧供給回路１４内には、データ書き込み時、消去前書き込み時およびデータ消去パルス印加後に行われるベリファイ動作時において、メモリセルとリファレンスセルとに流れる電流を比較して、それぞれの閾値電圧を検証し、各メモリセルにデータ書き込みパルスおよびデータ読み出しパルスの印加を続行するか停止するかを示す信号を制御回路１５に伝達する比較回路、および、データ読み出し時にメモリセルを流れる電流を電圧に換算してセンスするセンスアンプ回路も設けられているが、図１ではその記載が省略されている。
【００６３】
さらに、制御回路１５によって制御され、データ書き込み時およびデータ消去時（消去前書き込みおよび消去パルス印加後を含む）に行われるベリファイ動作において、制御信号に基づいて電源電圧から昇圧または降圧してリファレンスワード線電圧を生成し、リファレンスセルに接続されたワード線（リファレンスワード線）に印加してリファレンスワード線を駆動するリファレンスワード線電圧発生回路（リファレンス制御線電圧発生回路）も、メモリセルアレイ１１の周囲に設けられているが、図１ではその記載も省略している。
【００６４】
本実施形態１では、データ消去時のメモリセルへの電界ストレスを低下させるために、消去前書き込み時にワード線に印加されるゲート電圧（制御電圧）、および消去前書き込みのベリファイ時のリファレンス電圧（参照電圧）が、通常書き込み時の電圧（ゲート電圧）よりも低くなるように制御する。よって、以下に、ワード線電圧供給回路１２、リファレンスワード線電圧発生回路およびリファレンス回路について、さらに詳しく説明する。
【００６５】
ワード線電圧供給回路１２は、ワード線電圧制御回路１２ａおよびワード線ドライバ回路１２ｂによって構成されている。
【００６６】
ワード線電圧制御回路１２ａは、データ書き込み時、データ消去時（消去前データ書き込み時を含む）およびデータ読み出し時に、各ワード線ＷＬ０〜ＷＬｎ−１に印加する電圧を制御する電圧制御回路から構成された電圧制御手段である。
【００６７】
ワード線ドライバ回路１２ｂは、データ書き込み時のデータ書き込みパルス電圧、データ消去時のデータ消去パルス電圧、消去パルス印加前データ書き込みパルス電圧およびデータ読み出し時のデータ読み出しパルス電圧をそれぞれ選択して各ワード線ＷＬ０〜ＷＬｎ−１に所定の順番で選択出力するものであり、既存の切り替え回路により構成されている。
【００６８】
図３は、図１のフラッシュメモリ１０のリファレンスワード線電圧発生回路２０の一例を示す回路図である。
【００６９】
図３に示すように、リファレンスワード線電圧発生回路２０は、インバータ型のレベルシフタ回路２１ａの出力端子がＰＭＯＳトランジスタ２２ａのゲート端子に接続され、レベルシフタ回路２１ａの入力端子にはベリファイ制御信号ｖｅｒｉｙｅｎが入力される。ＰＭＯＳトランジスタ２２ａのソース端子は、電源電圧ｈｈｖに接続され、ＰＭＯＳトランジスタ２２ａのドレイン端子は、抵抗Ｒ１を介して端子Ｔ１と接続されている。
【００７０】
端子Ｔ１には、３個の抵抗Ｒ２〜Ｒ４が直列に接続されており、各抵抗Ｒ２〜Ｒ４は端子Ｔ２およびＴ３で接続されている。端子Ｔ３は、抵抗Ｒ４を介してアース（ＧＮＤ）に接続されている。これら抵抗Ｒ１〜Ｒ４によって、電源電圧ｈｈｖを分圧する分割電圧出力線が構成されている。
【００７１】
端子Ｔ１、Ｔ２およびＴ３はそれぞれ、ＮＭＯＳトランジスタ２２ｂ、２２ｃおよび２２ｄの各ドレイン端子にそれぞれ接続されている。ＰＭＯＳトランジスタ２２ｂのゲート端子は、レベルシフタ回路２１ｂの出力端子に接続され、レベルシフタ回路２１ｂの入力端子には消去制御信号ｅｒｖｅｎが入力される。また、ＰＭＯＳトランジスタ２２ｃのゲート端子は、レベルシフタ回路２１ｃの出力端子に接続され、レベルシフタ回路２１ｃの入力端子には消去前書き込み制御信号ｐｒｅｖｅｎが入力される。また、ＰＭＯＳトランジスタ２２ｄのゲート端子は、レベルシフタ回路２１ｄの出力端子に接続され、レベルシフタ回路２１ｄの入力端子には書き込み（プログラム）制御信号ｐｖｅｎが入力される。
【００７２】
ＮＭＯＳトランジスタ２２ｂ〜２２ｄのソース端子は共通に接続され、増幅器２３の正極側入力端子に接続されている。増幅器２３の出力端子は、共通に接続されたＮＭＯＳトランジスタ２４ａおよびＰＭＯＳトランジスタ２４ｂのゲート端子に接続されている。ＮＭＯＳトランジスタ２４ａのドレイン端子は電源電圧ｈｈｖに接続され、ＰＭＯＳトランジスタ２４ｂのソース端子はアースに接続されている。ＮＭＯＳトランジスタ２４ａのソース端子とＰＭＯＳトランジスタ２４ｂのドレイン端子とは共通に接続されてリファレンスワード線電圧発生２０の出力端子ｗｖｒになると共に、増幅器２３の負極側入力端子に接続され、ボルテージフォロア回路が構成されている。
【００７３】
各ＮＭＯＳトランジスタ２２ｂ〜２２ｄは、それぞれのゲート端子にレベルシフタ２２ｂ〜２２ｄを介して入力される上記各制御信号に基づいて、各ＮＭＯＳトランジスタ２２ｂ〜２２ｄが共通に接続されたソース端子からリファレンス信号を出力する。
【００７４】
制御信号ｖｅｒｉｙｅｎは、パルス制御信号であり、ベリファイ時に”Ｈｉｇｈ”レベル状態となり、インバータ型のレベルシフタ２１ａによって”Ｌｏｗ”レベルに反転される。ＰＭＯＳトランジスタ２２ａは、レベルシフタ２１ａを介してゲート端子に入力される制御信号が”Ｌｏｗ”レベル状態で”ｏｎ”状態になり、”Ｈｉｇｈ”レベルでは”ｏｆｆ”状態となる。また、制御信号ｅｒｖｅｎ、ｐｒｅｖｅｎおよびｐｖｅｎは、それぞれパルス制御信号であり、消去パルス電圧、消去前書き込みパルス電圧およびデータ書き込み（プログラム）パルス電圧が出力される場合に”Ｈｉｇｈ”レベル状態となる。ＮＭＯＳトランジスタ２２ｂ〜２２ｄは、ゲート端子に入力される制御信号が”Ｈｉｇｈ”レベル状態で”ｏｎ”状態になり、”Ｌｏｗ”レベルでは”ｏｆｆ”状態となる。これによって、各制御信号に基づいてＮＭＯＳトランジスタ２２ｂ〜２２ｄのソース端子からそれぞれ異なるリファレンス信号が出力される。
【００７５】
このリファレンス信号は、ボルテージフォロア回路を構成する増幅器２３の正極側入力端子に入力されて低インピーダンス化され、増幅器２３の出力端子から出力される。増幅器２３の出力端子から出力されたリファレンス信号は、ＮＭＯＳトランジスタ２４ａおよびＰＭＯＳトランジスタ２４ｂの共通に接続された各ゲート端子に入力され、このリファレンス信号に基づいて、ＮＭＯＳトランジスタ２４ａおよびＰＭＯＳトランジスタ２４ｂの共通に接続されたソース端子から出力信号ｗｖｒとしてリファレンス回路に出力される。この出力信号ｗｖｒは、抵抗値Ｒ１〜Ｒ４によって、所望の値に設定することができる。
【００７６】
図４は、図１のフラッシュメモリ１０におけるリファレンス回路３０の一例を示す回路図である。このリファレンス回路３０は、従来技術で用いられているリファレンス回路と同様である。
【００７７】
図４において、このリファレンス回路３０は、メインアレイ／デコーダ３１と、ワード線スイッチ回路３２と、リファレンスセルＲＭ１およびＲＭ２と、ＮＭＯＳトランジスタ３３ａおよび３３ｅと、センスアンプ３４とを有している。
【００７８】
リファレンスセルＲＭ１は、閾値電圧が３Ｖであり、書き込み（プログラム）時および消去時および消去前書き込み時のベリファイ動作に用いられる。また、リファレンスセルＲＭ２は、閾値電圧が４Ｖであり、データ読み出し時のベリファイ動作に用いられる。これらのリファレンスセルＲＭ１およびＲＭ２は、メモリセルアレイ１１内のメインメモリとは別の領域にリファレンスアレイが設けられており、ワード線スイッチ回路３２によってリファレンスセルＲＭ１およびＲＭ２の各ワード線がそれぞれ選択されて駆動されるようになっている。
【００７９】
ワード線スイッチ回路３２にはリファレンスワード線電圧発生回路２０からの電圧ｗｖｒおよび、電源電圧ｈｈｖが入力され、データ書き込み（プログラム）時および消去時（消去パルス印加時）および消去前書き込み時の各ベリファイ時には、選択されたリファレンスセルＲＭ１のゲート端子にワード線を介してリファレンスワード線電圧ｗｖが供給される。また、データ読み出し時のベリファイ時には、選択されたリファレンスセルＲＭ２のゲート端子にワード線を介してリファレンスワード線電圧ｗｒｅａｄが供給される。
【００８０】
リファレンスセルＲＭ１およびＲＭ２のソース端子はそれぞれアースに接続され、ドレイン端子はそれぞれＮＭＯＳトランジスタ３３ａおよび３３ｅのドレイン端子に接続されている。ＮＭＯＳトランジスタ３３ａのゲート端子に書き込み、消去および消去前書き込み制御電圧ｖｅｎが供給され、ＮＭＯＳトランジスタ３３ｅのゲート端子に読み出し制御電圧ｒｅａｄが供給される。
【００８１】
ＮＭＯＳトランジスタ３３ａおよび３３ｅの各ソース端子は、共通に接続されてセンスアンプ３４の一方の入力端子と接続されている。センスアンプ３４の他方の入力端子には、メインアレイ／デコーダ３１が接続されている。
【００８２】
データ書き込み（プログラム）時、消去時（消去パルス印加後）および消去前書き込み時の各ベリファイ時には、制御電圧ｖｅｎによってＮＭＯＳトランジスタ３３ａが”ｏｎ”状態となり、センスアンプ３４の入力端子とリファレンスセルＲＭ１とがＮＭＯＳトランジスタ３３ａを介して電気的に接続される。これによって、メインアレイ／デコーダ３１のメインメモリセルに流れる電流と、リファレンスセルＲＭ１に流れる電流とがセンスアンプ３４によって比較され、書き込み、消去、消去前書き込み後のメインメモリセルの閾値電圧が所定の閾値電圧に達しているか否かが判定される。
【００８３】
また、データ読み出し時のベリファイ時には、制御電圧ｒｅａｄによってＮＭＯＳトランジスタ３３ｅが”ｏｎ”状態となり、センスアンプ３４の入力端子とリファレンスセルＲＭ２とがＮＭＯＳトランジスタ３３ｅを介して電気的に接続される。これによって、メインアレイ／デコーダ３１のメインメモリセルに流れる電流と、リファレンスセルＲＭ２に流れる電流とがセンスアンプ３４によって比較され、メインメモリセルのデータが”０”であるか”１”であるかが判定される。
【００８４】
図３のリファレンスワード線電圧発生回路２０では、消去制御信号ｅｒｖｅｎ、消去前書き込み制御信号ｐｒｅｖｅｎおよび書き込み制御信号ｐｖｅｎがそれぞれ供給されるＮＭＯＳトランジスタ２２ｂ〜２２ｄが電源電圧ｈｈｖ側からこの順に分割電圧出力線に接続されているため、消去時、消去前書き込み時および書き込み時の順に高い電圧のリファレンス信号が増幅器２３に供給され、例えば書き込み時のリファレンス信号の方が消去前書き込み時のリファレンス信号よりも出力信号ｗｖｒの電圧レベルが低くなっている。
【００８５】
よって、図４に示すリファレンス回路３０において、リファレンスセルＲＭ１のゲート端子（コントロールゲート）にリファレンスワード線電圧ｗｖが供給されると、消去時（消去パルス印加時）、消去前書き込み時および書き込み時（プログラム時）の順に、リファレンスセルＲＭ１に流れる電流が少なくなる。したがって、例えば消去前書き込みベリファイ時の参照電圧がメモリセルへの情報書き込みベリファイ時の参照電圧に比べて低く設定される。（ｗｖの電圧は、消去書き込みベリファイの方がメモリセルへの情報書き込みのものより高い電圧を用いる。）
一方、メインアレイ／デコード３１のメインメモリセルでは、消去時（消去パルス印加時）、消去前書き込み時および書き込み時（プログラム時）の順に、閾値電圧が高い状態（メインメモリセルに流れる電流が少ない状態）がセンスアンプ３４で検出される。例えば消去前書き込み時の閾値電圧が消去時（消去パルス印加時）の閾値電圧よりも高く、書き込み時の閾値電圧よりも低い状態がセンスアンプ３４で検出される。
【００８６】
上記構成により、本実施形態１のフラッシュメモリ１０における消去動作のシーケンス（制御方法）について、その消去アルゴリズムを図５のフローチャートを参照しながら詳細に説明する。この場合、消去前のメモリブロック内におけるメモリセルの閾値電圧の状態としては、図１７に示すように、閾値電圧が０．５Ｖ〜３Ｖと低い消去状態と、閾値電圧が５Ｖ以上と高い書き込み状態との二つのメモリ状態が存在するものとする。
【００８７】
図５に示すように、まず、データ消去モードがスタートすると、ステップＳ１１において、過消去を防ぐために、消去指定されたメモリブロック内に含まれる全てのメモリセルに対して、消去前書き込みが行われる。このときの電圧条件としては、下記の表４に示す消去前書き込みの電圧条件が用いられる。このときのゲート電圧Ｖｇは、通常のデータ書き込み（プログラム書き込み）時の電圧（例えば９Ｖ）よりも低い電圧、例えば７．５Ｖとされる。このゲート電圧Ｖｇは、ワード線電圧供給回路１２によって制御される。
【００８８】
【表４】
2005004903.tif 000006
【００８９】
また、ドレイン電圧は、書き込みが行われるメモリセルでは５Ｖとされ、書き込みが行われないメモリセルでは０Ｖまたはオープン状態とされる。この消去前書き込みによって、メモリセルの閾値電圧が上昇する。この表４において、消去前書き込みの電圧条件以外の書き込み、消去および読み出しモードの各電圧条件は、表２に示すチャネル消去と同様である。
【００９０】
次に、ステップＳ１２において、消去前書き込みベリファイが行われる。このベリファイ動作には、図３のリファレンスワード線電圧発生回路２０および図４のリファレンス回路３０が用いられる。リファレンスワード線電圧発生回路２０では、消去前書き込み制御信号ｐｒｅｖｅｎが”Ｈｉｇｈ”レベルとなり、通常の書き込み時よりも低い電圧、例えば３．５Ｖのリファレンスワード線電圧ｗｖｒが出力される。一方、図４のリファレンスセルＲＭ１の閾値電圧は３Ｖとされており、メインアレイのワード線には５Ｖのワード線電圧が印加されているため、ステップＳ１３において、メインアレイのメモリセルの閾値電圧が３．５Ｖ以上であるか否かが確認される。ステップＳ１３において、閾値電圧が３．５Ｖ未満のメモリセルがメインアレイに存在している場合には、再度、そのメモリセルに対して書き込み動作が行われる。メモリブロック内の全てのメモリセルの閾値電圧が３．５Ｖ以上になるまで、上記消去前書き込みおよびベリファイ動作が繰り返される。
【００９１】
この消去前書き込み動作後（消去パルス印加前）、ブロック内のメモリセルの閾値電圧の状態は、図６に示すように、閾値電圧３．５Ｖ以上の分布（状態１）および閾値電圧５Ｖ以上の分布（状態２）の二つのメモリ状態が存在する。消去スタート前に消去状態であったメモリセルが閾値電圧３．５Ｖ以上の分布（状態１）に含まれ、消去前に既に書き込み状態となっていたメモリセルは閾値電圧５Ｖ以上の分布（状態２）に含まれている。
【００９２】
ステップＳ１３において、全てのメモリセルの閾値電圧が３．５Ｖ以上になると、消去前書き込みおよびベリファイが終了されて、ステップＳ１４の消去（イレース）パルス印加処理に移行する。
【００９３】
ステップＳ１４の処理において、メモリブロック全体に消去（イレース）パルスが上記表４に示す電圧条件で各部に印加される。
【００９４】
このとき、図６に示す状態２のような分布を有するメモリセルに対しては、従来技術と同様なストレスが加えられる。但し、従来技術では、表２に示すように、消去前書き込み時、通常の書き込み（プログラム）時の場合と同じ電圧条件で行われ、ゲート電圧Ｖｇ＝９Ｖであり、ベリファイ時のリファレンス電圧は５Ｖである。これに対して、本実施形態１では、ゲート電圧Ｖｇ＝７．５Ｖでベリファイ時のリファレンス電圧が３．５Ｖで消去前書き込みが行われる。このため、厳密には、メモリセルの閾値電圧分布は、従来技術よりもわずかに低いレベルであり、電界ストレスは従来技術に比べて少なくなる。
【００９５】
一方、消去状態であったメモリセルは、図６の状態１に示すような分布になっており、消去パルスを印加した場合、フローティングゲートの電荷量は、Ｑｆｇ＝−０．３Ｖになる。この場合、消去パルス印加時のフローティングゲートの電圧Ｖｆｇは、
０．６×（−９Ｖ）＋０．２×（６Ｖ）−０．３Ｖ＝−４．５Ｖ
となり、トンネル酸化膜に印加される電界Ｅｏｘは、
（６Ｖ−（−４．５Ｖ））／１００Å＝１０．５ＭｅＶ
となる。
【００９６】
したがって、上記表２に示す電圧条件で消去前書き込みが行われる従来技術では、通常のデータ書き込み状態にあったメモリセルが１１．４ＭｅＶの電界ストレスを受けることと比較して、本実施形態１ではトンネル酸化膜に印加される電界が低減されており、メモリセルのトンネル酸化膜への過剰な電界ストレスが低減されていることが分かる。
【００９７】
このように、少なくともデータ消去状態にあったメモリセルは、メモリセル内にトラップされるホールや電子トラップが低減され、データリテンションが改善される。上述したように、データリテンションの強度は、一般に、確率論で取り扱うことができるため、メモリセルがストレスを受ける程度が低減されれば、チップまたはブロック内でのデータリテンションの強度が改善されることになる。
【００９８】
次に、ステップＳ１５において、消去パルス印加後の消去ベリファイ処理が行われる。この消去ベリファイ動作では、図３のリファレンスワード線電圧発生回路２０おいて、消去制御信号ｅｒｖｅｎが”Ｈｉｇｈ”レベルとなり、５Ｖのリファレンスワード線電圧ｗｖｒが出力される。図４のリファレンスセルＲＭ１の閾値電圧は３Ｖとされており、メインアレイのワード線には５Ｖのワード線電圧が印加される。このため、ステップＳ１６において、メインアレイのメモリセルの閾値電圧が３Ｖ以下であるか否かが確認される。ステップＳ１６において、閾値電圧が３Ｖを超えるメモリセルがメインアレイに存在している場合には、再度、そのメモリセルに対して消去パルスが印加される。メモリブロック内の全てのメモリセルの閾値電圧が３Ｖ以下になるまで、上記消去パルス印加とベリファイとが繰り返される。
【００９９】
ここで、閾値電圧３．５Ｖ付近のメモリセルに対して、消去動作を行った場合の消去状態について説明する。
【０１００】
図７は、消去ストレス時間とメモリセルの閾値電圧との関係を示すグラフである。なお、縦軸はメモリセルの閾値電圧を示し、横軸は消去パルス印加時間（消去ストレス時間）を示している。
【０１０１】
図７から、消去パルス印加前にメモリセルの閾値電圧が３．５Ｖ以上であれば、例えば１００ｍｓの消去パルス印加後の閾値電圧分布は、消去パルス印加前の閾値電圧が５Ｖ付近のメモリセルとほぼ同じであり、過消去の問題は生じないということが分かる。
【０１０２】
ステップＳ１６において、全てのメモリセルの閾値電圧が３Ｖ以下になると、消去パルス印加およびベリファイが終了する。
【０１０３】
ステップＳ１７のソフトウェア（ソフトプログラム）のシーケンスによって、閾値電圧が０．５Ｖ以下のメモリセルが存在するか否かが確認され、閾値電圧が０．５Ｖ以下のメモリセルが存在すれば、０．５Ｖ以上３Ｖ以下となるように制御される。ブロック内に０．５Ｖ以下のセルがなくなった時点でこのシーケンスが終了され、消去動作処理が終了する。
【０１０４】
（実施形態２）
本実施形態２では、上記実施形態１とは異なるリファレンス回路（例えば図８）即ち、閾値が異なる複数のリファレンスセルを用い、消去前書き込み時に通常のデータ書き込み時よりも低いリファレンス電圧によってベリファイ動作を行う場合である。
【０１０５】
図８は、本実施形態２のフラッシュメモリにおけるリファレンス回路３０ａの一例を示す回路図である。なお、本実施形態２のフラッシュメモリは、リファレンス回路３０ａ以外は上記実施形態１のフラッシュメモリと同様の構成である。
【０１０６】
図８において、リファレンス回路３０ａは、消去時（消去パルス印加後）のベリファイ動作に用いられる閾値電圧が３ＶのリファレンスセルＭ１と、消去前書き込み時のベリファイ動作に用いられる閾値電圧が３．５ＶのリファレンスセルＭ２と、書き込み（プログラム）時のベリファイ動作に用いられる閾値電圧が５ＶのリファレンスセルＭ３と、読み出し時のベリファイ動作に用いられる閾値電圧が４ＶのリファレンスセルＭ４とを有している。これらのリファレンスセルＭ１〜Ｍ４は、メモリセルアレイ１１内のメインメモリとは別の領域にリファレンスアレイが設けられており、ワード線スイッチ回路３２によってそれぞれのワード線が選択されて駆動されるようになっている。
【０１０７】
ワード線スイッチ回路３２にはリファレンスワード線電圧発生回路２０からの、消去時（消去パルス印加後）、消去前書き込み時および書き込み（プログラム）時で異なる電圧ｗｖｒおよび、電源電圧ｈｈｖが入力されている。消去時（消去パルス印加後）のベリファイ動作時には、選択されたリファレンスセルＭ１のゲート端子にワード線を介して消去時用のリファレンスワード線電圧ｗｖが供給され、また、消去前書き込み時のベリファイ動作時には、選択されたリファレンスセルＭ２のゲート端子にワード線を介して消去前書き込み用のリファレンスワード線電圧ｗｖが供給され、さらに、書き込み（プログラム）時のベリファイ動作時には、選択されたリファレンスセルＭ３のゲート端子にワード線を介して通常書き込み用のリファレンスワード線電圧ｗｖが供給され、読み出し時のベリファイ動作時には、選択されたリファレンスセルＭ４のゲート端子にワード線を介して読み出し用のリファレンスワード線電圧ｗｒｅａｄが印加される。
【０１０８】
リファレンスセルＭ１〜Ｍ４のソース端子はそれぞれアースに接続され、各ドレイン端子はそれぞれＮＭＯＳトランジスタ３３ｂ〜３３ｄおよび３３ｅのドレイン端子に接続されている。ＮＭＯＳトランジスタ３３ｂ〜３３ｄの各ゲート端子にはそれぞれ、制御線を介して書き込み、消去および消去前書き込み制御電圧ｅｒｖｅｎ、ｐｒｅｖｅｎおよびｐｖｅｎが供給され、ＮＭＯＳトランジスタ３３ｅのゲート端子には制御線を介して読み出し制御電圧ｒｅａｄが供給される。
【０１０９】
ＮＭＯＳトランジスタ３３ｂ〜３３ｄおよび３３ｅの各ソース端子は、共通に接続されてセンスアンプ３４の一方の入力端子と接続されている。センスアンプ３４の他方の入力端子には、メインアレイ／デコーダ３１の出力端が接続されている。
【０１１０】
データ書き込み（プログラム）時、消去時（消去パルス印加後）および消去前書き込み時の各ベリファイ時にはそれぞれ、制御電圧ｅｒｖｅｎ、ｐｒｅｖｅｎおよびｐｖｅｎによってＮＭＯＳトランジスタ３３ｂ〜３３ｄの何れかが”ｏｎ”状態となり、センスアンプ３４の入力端子とリファレンスセルＭ１〜Ｍ３の何れかとがそれぞれ、ＮＭＯＳトランジスタ３３ｂ〜３３ｄの何れかを介して電気的に接続される。これによって、メインアレイ／デコーダ３１のメインメモリセルに流れる電流と、リファレンスセルＭ１〜Ｍ３の何れかに流れる電流とがセンスアンプ３４によって比較され、書き込み、消去、消去前書き込み後のメインメモリセルの閾値電圧が所定の閾値電圧に達しているか否かどうかが判定される。
【０１１１】
また、データ読み出し時のベリファイ動作時には、制御電圧ｒｅａｄによってＮＭＯＳトランジスタ３３ｂが”ｏｎ”状態となり、センスアンプ３４の入力端子とリファレンスセルＭ４とがＮＭＯＳトランジスタ３３ｅを介して電気的に接続される。これによって、メインアレイ／デコーダ３１のメインメモリセルに流れる電流と、リファレンスセルＭ４に流れる電流とがセンスアンプ３４によって比較され、メインメモリセルのデータが”０”であるか”１”であるかが判定される。
【０１１２】
図８のリファレンス回路３０ａにおいては、データ消去時（消去パルス印加後）、消去前書き込み時および書き込み（プログラム）時のベリファイ動作に用いられるリファレンスセルＭ１〜Ｍ３の各ゲート端子（コントロールゲート）に、データ消去時（消去パルス印加後）、消去前書き込み時および書き込み（プログラム）時に応じた異なるリファレンスワード線電圧ｗｖが供給される。また、リファレンスセルＭ１〜Ｍ３の閾値電圧が異なっている。このため、消去時（消去パルス印加時）、消去前書き込み制御信号および書き込み時（プログラム時）の順に、リファレンスセルＭ１〜Ｍ３に流れる電流が少なくなる。したがって、例えば消去前書き込みベリファイ時の参照電圧がメモリセルへの情報書き込みベリファイ時の参照電圧に比べて低く設定される。
【０１１３】
一方、メインアレイ／デコーダ３１のメインメモリセルでは、消去時（消去パルス印加時）、消去前書き込み制御信号および書き込み時（プログラム時）の順に、閾値電圧が高い状態（メインメモリセルに流れる電流が少ない状態）がセンスアンプ３４で検出される。例えば消去前書き込み時の閾値電圧が消去時（消去パルス印加時）の閾値電圧よりも高く、書き込み時の閾値電圧よりも低い状態がセンスアンプ３４で検出される。
【０１１４】
上記構成により、本実施形態２のフラッシュメモリの消去動作のシーケンスについて、その消去アルゴリズムを図５のフローチャートを参照しながら説明する。データ消去前のメモリブロック内におけるメモリセルの閾値電圧の状態としては、実施形態１と同様に、図１７に示すように、閾値電圧が０．５Ｖ〜３Ｖと低い消去状態と、閾値電圧が５Ｖ以上と高い書き込み状態との二つのメモリ状態が存在する。
【０１１５】
図５に示すように、まず、データ消去モードがスタートすると、上記実施形態１の場合と同様に、ステップＳ１１において、過消去を防ぐために、データ消去が指定されたメモリブロック内に含まれる全てのメモリセルに対して、消去前書き込み動作が行われる。このときの印加電圧条件としては、上記表４に示す消去前書き込みの電圧条件が用いられる。このときのゲート電圧Ｖｇは、通常の書き込み（プログラム書き込み）時よりも低い電圧、例えば７．５Ｖとされる。このゲート電圧は、ワード線電圧供給回路１２によって制御される。なお、ドレイン電圧は、書き込みが行われるメモリセルでは６Ｖ（または５Ｖ）とされ、書き込みが行われないメモリセルでは０Ｖまたはオープン状態とされる。この消去前書き込みによって、メモリセルの閾値電圧が上昇する。
【０１１６】
次に、ステップＳ１２において、消去前書き込みベリファイが行われる。このベリファイ動作には、図８に示すリファレンス回路３０ａが用いられる。リファレンス回路３０ａでは、消去前書き込み制御信号ｐｒｅｖｅｎが”Ｈｉｇｈ”レベルとなり、閾値電圧３．５ＶのリファレンスセルＭ２が選択される。メインアレイおよびリファレンスアレイのワード線には５Ｖのワード線電圧が印加されているため、ステップＳ１３において、メインアレイのメモリセルの閾値電圧が３．５Ｖ以上であるか否かが確認される。ステップＳ１３において、閾値電圧が３．５Ｖ未満のメモリセルがメインアレイに存在している場合には、上記実施形態１と同様に、再度、そのメモリセルに対して書き込みが行われる。メモリブロック内の全てのメモリセルの閾値電圧が３．５Ｖ以上になるまで、上記消去前書き込みおよびベリファイ動作が繰り返される。
【０１１７】
このデータ消去前書き込み動作後（消去パルス印加前）、選択されたブロック内のメモリセルの閾値電圧の状態は、上記実施形態１の場合と同様に、図６に示すように、閾値電圧３．５Ｖ以上の分布（状態１）および閾値電圧５Ｖ以上の分布（状態２）の二つのメモリ状態が存在する。消去スタート前に消去状態であったメモリセルが閾値電圧３．５Ｖ以上の分布（状態１）に含まれ、消去前に既に書き込み状態となっていたメモリセルは閾値電圧５Ｖ以上の分布（状態２）に含まれている。
【０１１８】
ステップＳ１３において、全てのメモリセルの閾値電圧が３．５Ｖ以上になると、消去前書き込みおよびベリファイ動作が終了され、ステップＳ１４において、そのメモリブロック全体に消去（イレース）パルスが印加される。この消去パルス印加以降のステップＳ１４〜Ｓ１７については、上記実施形態１と同様であるので、本実施形態２ではその説明を省略するが、本実施形態２でも、消去パルス印加時に、少なくとも消去状態にあったメモリセルは、メモリセル内にトラップされるホールや電子トラップが低減され、データリテンションが改善される。
【０１１９】
なお、本実施形態２では、書き込み、消去前書き込みおよび消去に応じて異なるワード線電圧を発生する図３のリファレンスワード線電圧発生回路と、閾値が異なる複数のリファレンスセルを用いた図８のリファレンス回路とを用いたが、これに限らず、各リファレンスセルの閾値を適宜設定して異なる閾値のリファレンスセル（図８参照）であれば、リファレンスワード線電圧は、書き込み、消去前書き込みおよび消去で同じ電圧であってもよい。
【０１２０】
（実施形態３）
上記実施形態１ではリファレンス回路（図４）およびリファレンスワード線電圧発生回路（図３）、上記実施形態２ではリファレンス回路（図８）およびリファレンスワード線電圧発生回路（図３）を本発明の構成として示したが、本実施形態３では、従来技術と同様のリファレンス回路およびリファレンスワード線電圧発生回路を用いて、消去パルス印加時のメモリセルへの電界ストレスを低減する手法について説明する場合である。ここでは、消去前書き込みのベリファイ時には、消去パルス印加後のベリファイ時と同じリファレンス電圧に設定することによって、通常のデータ書き込み時よりも低いリファレンス電圧によって、ベリファイ動作が行われる。
【０１２１】
図９は、本実施形態３のフラッシュメモリにおけるリファレンスワード線電圧発生回路２０ａの一例を示す回路図である。このリファレンスワード線電圧発生回路２０ａは、従来技術で用いられているリファレンスワード線電圧発生回路と同様である。本実施形態３のフラッシュメモリは、リファレンスワード線電圧発生回路２０ａ以外は上記実施形態１のフラッシュメモリの構成と同様の構成である。
【０１２２】
図９において、リファレンスワード線電圧発生回路２０ａは、図３（実施形態１）のリファレンスワード線電圧発生回路２０と比べて、消去前書き込み制御信号ｐｒｅｖｅｎが入力されるインバータ型のレベルシフタ回路２１ｃおよび端子Ｔ２と接続されるＮＭＯＳトランジスタ２２ｃが設けられておらず、消去前書き込み時には、消去時（消去パルス印加後）と同じ５Ｖの信号ｗｖｒが出力されるようになっている。
【０１２３】
上記構成により、本実施形態３のフラッシュメモリの消去動作のシーケンスについて、その消去アルゴリズムを図１０のフローチャートを参照しながら説明する。なお、データ消去前のメモリブロック内におけるメモリセルの閾値電圧の状態としては、上記実施形態１の場合と同様に、図１７に示すように、閾値電圧が０．５Ｖ〜３Ｖの低い消去状態と、閾値電圧が５Ｖ以上の高い書き込み状態との二つのメモリ状態が存在する。
【０１２４】
図１０に示すように、まず、データ消去モードがスタートすると、ステップＳ２１において、過消去を防ぐために、消去が指定されたメモリブロック内に含まれる全てのメモリセルに対して、消去前書き込みが行われる。このときの印加電圧条件としては、下記の表５に示すデータ消去前書き込みの電圧条件が用いられる。このときのゲート電圧Ｖｇは、通常のデータ書き込み（プログラム書き込み）時よりも低い電圧、例えば７Ｖとされる。このゲート電圧Ｖｇは、ワード線電圧供給回路１２によって制御される。また、ドレイン電圧は、データ書き込みが行われるメモリセルでは５Ｖ（または表５では５Ｖ）とされ、データ書き込みが行われないメモリセルでは０Ｖまたはオープン状態とされる。この消去前書き込みによって、メモリセルの閾値電圧が上昇する。この表５において、書き込み、消去および読み出しモードの電圧条件は、表２に示すチャネル消去の場合と同様である。
【０１２５】
【表５】
2005004903.tif 000007
【０１２６】
次に、ステップＳ２２において、消去前書き込みベリファイ動作が行われる。このベリファイ動作には、図９に示すリファレンスワード線電圧発生回路２０ａおよび図４のリファレンス回路３０が用いられる。リファレンスワード線電圧発生回路２０ａでは、消去制御信号ｅｒｖｅｎが”Ｈｉｇｈ”レベルとなり、通常の書き込み時よりも低い電圧として、消去パルス印加時と同じ、例えば５Ｖのリファレンスワード線電圧ｗｖｒが出力される。一方、図４に示すリファレンスセルＲＭ１の閾値電圧は３Ｖとされており、メインアレイのワード線には５Ｖのワード線電圧が印加されているため、ステップＳ２３において、メインアレイのメモリセルの閾値電圧が３Ｖ以上であるか否かが確認される。ステップＳ２３において、閾値電圧が３Ｖ未満のメモリセルがメインアレイに存在している場合には、再度、メモリブロック内の全てのメモリセルの閾値電圧が３Ｖ以上になるまで、上記消去前書き込み動作およびベリファイ動作が繰り返される。
【０１２７】
この消去前書き込み動作後（消去パルス印加前）、選択ブロック内のメモリセルの閾値電圧の状態は、図１１に示すように、閾値電圧３Ｖ以上の分布（状態１）および閾値電圧５Ｖ以上の分布（状態２）の２つの状態が存在する。消去スタート前に消去状態であったメモリセルが閾値電圧３Ｖ以上３．５Ｖ以下の分布（状態１）に含まれ、消去前に既に書き込み状態となっていたメモリセルは閾値電圧５Ｖ以上の分布（状態２）に含まれることになる。
【０１２８】
ステップＳ２３において、全てのメモリセルの閾値電圧が３Ｖ以上になると、消去前書き込み動作およびベリファイ動作が終了する。
【０１２９】
ステップＳ２４において、メモリブロック全体に消去（イレース）パルスが上記表５に示す電圧条件で印加される。
【０１３０】
このとき、図１１に示す状態２のような分布を有するメモリセルに対しては、従来技術と同様なストレスが加えられる。但し、従来技術では、表２に示すように、消去前書き込み時が通常の書き込み（プログラム）時と同じ条件で行われ、ゲート電圧Ｖｇ＝９Ｖでベリファイ時のリファレンス電圧は５Ｖである。これに対して、本実施形態３では、ゲート電圧Ｖｇ＝７Ｖでベリファイ時のリファレンス電圧が３Ｖで消去前書き込みが行われているので、厳密には、メモリセルの閾値電圧分布は、従来技術よりもわずかに低いレベルであり、メモリセルのストレスは従来技術に比べて少なくなっている。
【０１３１】
一方、消去状態であったメモリセルは、図１１の状態１に示すような分布になっており、消去パルスを印加した場合、フローティングゲートの電荷量は、Ｑｆｇ＝０Ｖになる。この場合、消去パルス印加時のフローティングゲートの電圧Ｖｆｇは、
０．６×（−９Ｖ）＋０．２×（６Ｖ）−０Ｖ＝−４．２Ｖ
となり、トンネル酸化膜に印加される電界Ｅｏｘは、
（６Ｖ−（−４．２Ｖ））／１００Å＝１０．２ＭｅＶ
となる。したがって、上記表２に示す電圧条件で消去前書き込みが行われる従来技術では、通常書き込み状態にあったメモリセルが１１．４ＭｅＶのストレスを受けることと比較して、本実施形態３ではトンネル酸化膜に印加される電界が低減されており、メモリセルのトンネル酸化膜への過剰なストレスが低減されることが分かる。
【０１３２】
このように、少なくともデータ消去状態にあったメモリセルは、メモリセル内にトラップされるホールや電子トラップが低減され、データリテンションが改善される。上述したように、データリテンションの強度は、一般に、確率論で取り扱うことができるため、メモリセルがストレスを受ける程度が低減されれば、チップまたはブロック内でのデータリテンションの強度が改善されることになる。
【０１３３】
次に、ステップＳ２５において、消去パルス印加後のベリファイ動作が行われる。このベリファイ動作では、図９に示すリファレンスワード線電圧発生回路２０ａおいて、消去制御信号ｅｒｖｅｎが”Ｈｉｇｈ”レベルとなり、５Ｖのリファレンスワード線電圧ｗｖｒが出力される。図４のリファレンスセルＲＭ１の閾値電圧は３Ｖとされており、メインアレイのワード線には５Ｖのワード線電圧が印加されているため、ステップＳ２６において、メインアレイのメモリセルの閾値電圧が３Ｖ以下であるか否かが確認される。ステップＳ２６において、閾値電圧が３Ｖを超えるメモリセルがメインアレイに存在している場合には、再度、そのメモリセルに対して消去パルスが印加される。メモリブロック内の全てのメモリセルの閾値電圧が３Ｖ以下になるまで、上記消去パルス印加とベリファイ動作とが繰り返される。
【０１３４】
ここで、閾値電圧３Ｖ付近のメモリセルに対して、消去動作を行った場合の消去状態について説明する。
【０１３５】
図１２は、消去ストレス時間とメモリセルの閾値電圧との関係を示すグラフである。なお、縦軸はメモリセルの閾値電圧を示し、横軸は消去パルス印加時間（消去ストレス時間）を示している。
【０１３６】
図１２から、消去パルス印加前にメモリセルの閾値電圧が３Ｖ以上であれば、例えば１００ｍｓの消去パルス印加後の閾値電圧分布は、消去パルス印加前の閾値電圧が５Ｖ付近のメモリセルとほぼ同じであり、過消去の問題は生じないということが分かる。
【０１３７】
ステップＳ２６において、全てのメモリセルの閾値電圧が３Ｖ以下になると、消去パルス印加およびベリファイ動作が終了する。
【０１３８】
ステップＳ２７のソフトウェア（ソフトプログラム）のシーケンスによって、閾値電圧が０．５Ｖ以下のメモリセルが存在するか否かが確認され、閾値電圧が０．５Ｖ以下のメモリセルが存在すれば、０．５Ｖ以上３Ｖ以下となるように制御される。ブロック内に０．５Ｖ以下のセルがなくなった時点でこのシーケンスが終了し、消去動作が終了する。
【０１３９】
なお、本実施形態３においても、上記実施形態２の場合と同様に閾値電圧を異ならせた複数のリファレンスセルを有するリファレンス回路を用いて、消去前書き込み時に通常のデータ書き込み時よりも低いリファレンス電圧によって、ベリファ動作を行うことができる。
【０１４０】
図１３は、本実施形態３の他のフラッシュメモリにおけるリファレンス回路３０ｂの一例を示す回路図である。なお、図１３では、このリファレンス回路３０ｂは、従来技術で用いられているリファレンス回路と同様である。また、本実施形態３のフラッシュメモリは、リファレンス回路３０ｂ以外は、上記実施形態１のフラッシュメモリの場合と同様の構成である。
【０１４１】
図１３において、このリファレンス回路３０ｂでは、図８に示すリファレンス回路３０ａと比べて、消去前書き込み制御信号ｐｒｅｖｅｎがゲート端子に入力されるＮＭＯＳトランジスタ３３ｃおよびそのトランジスタ３３ｃと接続されるリファレンスセルＭ２が設けられておらず、消去前書き込み時には、消去時（消去パルス印加後）と同じリファレンスセルＭ１を用いてベリファイ動作が行われるようになっている。
【０１４２】
このフラッシュメモリの消去動作のシーケンスについて、その消去アルゴリズムを上記図１０のフローチャートを参照しながら説明する。この場合、消去前のメモリブロック内におけるメモリセルの閾値電圧の状態としては、上記実施形態１の場合と同様に、図１７に示すように、閾値電圧が０．５Ｖ〜３Ｖと低い消去状態と、閾値電圧が５Ｖ以上と高い書き込み状態との二つのメモリ状態が存在する。
【０１４３】
図１０に示すように、まず、データ消去モードがスタートすると、ステップＳ２１において、過消去を防ぐために、消去が指定されたメモリブロック内に含まれる全てのメモリセルに対して、消去前書き込み動作が行われる。このときの電圧条件としては、上記表５に示す消去前書き込みの電圧条件が用いられる。このときのゲート電圧Ｖｇは、通常のデータ書き込み（プログラム書き込み）時よりも低い電圧、例えば７Ｖとされている。このゲート電圧は、ワード線電圧供給回路１２によって制御される。また、ドレイン電圧は、書き込みが行われるメモリセルでは６Ｖとされ、書き込みが行われないメモリセルでは０Ｖまたはオープン状態とされる。この消去前書き込みによって、メモリセルの閾値電圧が上昇することになる。
【０１４４】
次に、ステップＳ２２において、消去前書き込みベリファイが行われる。このベリファイ動作には、図１３に示すリファレンス回路３０ｂが用いられる。リファレンス回路３０ｂでは、消去前書き込み制御信号ｅｒｖｅｎが”Ｈｉｇｈ”レベルとなり、閾値電圧３ＶのリファレンスセルＭ１が選択される。メインアレイおよびリファレンスアレイのワード線には５Ｖのワード線電圧が印加されているため、ステップＳ２３において、メインアレイのメモリセルの閾値電圧が３Ｖ以上であるか否かが確認される。ステップＳ２３において、閾値電圧が３Ｖ未満のメモリセルがメインアレイに存在している場合には、再度、そのメモリセルに対して書き込みが行われる。メモリブロック内の全てのメモリセルの閾値電圧が３Ｖ以上になるまで、上記消去前書き込みおよびベリファイ動作が繰り返される。
【０１４５】
この消去前書き込み動作後（消去パルス印加前）、ブロック内のメモリセルの閾値電圧の状態は、上記図１１に示すように、閾値電圧３Ｖ以上の分布（状態１）および閾値電圧５Ｖ以上の分布（状態２）の二つのメモリ状態が存在する。消去スタート前に消去状態であったメモリセルが閾値電圧３Ｖ以上の分布（状態１）に含まれ、消去前に既にデータ書き込み状態になっていたメモリセルは閾値電圧５Ｖ以上の分布（状態２）に含まれることになる。
【０１４６】
ステップＳ２３において、全てのメモリセルの閾値電圧が３Ｖ以上になると、消去前書き込みおよびベリファイ動作が終了する。
【０１４７】
ステップＳ２４において、メモリブロック全体に消去（イレース）パルスが印加される。この消去パルス印加以降のステップＳ２４〜Ｓ２７については、上記図９のリファレンスワード線電圧発生回路２０ａおよび上記図４のリファレンス回路３０を用いてベリファイを行うフラッシュメモリの場合と同様であるので、ここではその説明を省略するが、上記と同様に、消去パルス印加時に、少なくとも消去状態にあったメモリセルは、メモリセル内にトラップされるホールや電子トラップが低減され、データリテンションが改善される。
【０１４８】
（実施形態４）
上記実施形態１〜３では、１ビットの情報が書き込み・消去可能とされる２値メモリについて説明したが、本実施形態４では、２ビット以上の情報が書き込み・消去可能とされる多値メモリについて説明する場合である。ここでは、特に、２ビットの情報が書き込み・消去される４値フラッシュメモリについて説明する。
【０１４９】
本実施形態４を説明するために、図１９（従来技術）および図１５（本実施形態４）の各多値フラッシュメモリを比較する。まず、従来の多値フラッシュメモリについて図１９〜図２１を用いて説明する。
【０１５０】
図１９は、従来の多値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布を示すグラフである。なお、図１９の縦軸はメモリセルの閾値電圧、横軸はメモリセルの個数をそれぞれ表している。
【０１５１】
図１９の分布では、メモリセルの閾値電圧が３．０Ｖ以下である消去状態、メモリセルの閾値電圧が４．０Ｖ〜４．４Ｖである書き込み状態ＶｔＬ、メモリセルの閾値電圧が５．０Ｖ〜５．４Ｖである書き込み状態ＶｔＭ、メモリセルの閾値電圧が６．０Ｖ〜６．４Ｖである書き込み状態ＶｔＨの四つのメモリ状態が定義されている。
【０１５２】
従来の４値フラッシュメモリにおける消去動作のシーケンスについて、その消去アルゴリズムを示す図２０のフローチャートを参照しながら説明する。消去前のメモリブロック内におけるメモリセルの閾値電圧の状態としては、図１９に示す消去状態、書き込み状態ＶｔＬ、書き込み状態ＶｔＭおよび書き込み状態ＶｔＨの四つのメモリ状態が存在する。
【０１５３】
図２０に示すように、まず、消去がスタートすると、ステップＳ３１において、過消去を防ぐために、消去前書き込み動作が行われる。このときの電圧条件としては、例えば下記表６に示すような消去前書き込みの条件が用いられ、ゲート電圧Ｖｇは９Ｖ（最も閾値電圧が高い状態と最も低い状態とで、同じゲート電圧が用いられる）とされる。この消去前書き込みの電圧条件は、通常の書き込み（プログラム書き込み）時と同じ電圧条件であり、メモリブロック内に含まれる全てのメモリセルに対して書き込みが行われる。
【０１５４】
【表６】
2005004903.tif 000008
【０１５５】
次に、ステップＳ３２において、消去前書き込みベリファイが行われる。この場合、リファレンス電圧として６Ｖが用いられているため、上記消去前書き込みは、メモリブロック内の全てのメモリセルの閾値電圧が６Ｖ以上になるまで行われる。
【０１５６】
この消去前書き込み動作後（消去パルス印加前）、ブロック内のメモリセルの閾値電圧の状態は、図２１に示すように、閾値電圧６Ｖ以上の分布となる。
【０１５７】
ステップＳ３３において、全てのメモリセルの閾値電圧が６Ｖ以上になると、消去前書き込みおよびベリファイが終了する。
【０１５８】
ステップＳ３４において、メモリブロック全体に消去（イレース）パルスが上記表６に示す電圧条件で印加される。
【０１５９】
以下のステップＳ３５〜ステップＳ３７は、２値フラッシュメモリの場合と同様であり、ステップＳ３５において消去パルス印加後のベリファイが行われ、ステップＳ３６においてメインアレイのメモリセルの閾値電圧が３Ｖ以下であるか否かが確認されて、メモリブロック内の全てのメモリセルの閾値電圧が３Ｖ以下になるまで、上記消去パルス印加とベリファイとが繰り返される。さらに、ステップ３６において、全てのメモリセルの閾値電圧が３Ｖ以下になると、消去パルス印加およびベリファイが終了する。さらに、ステップＳ３７のソフトウェア（ソフトプログラム）のシーケンスによって、閾値電圧が０．５Ｖ以下のメモリセルが存在するか否かが確認され、閾値電圧が０．５Ｖ以下のメモリセルが存在すれば、閾値電圧が０．５Ｖ以上３Ｖ以下となるように制御される。ブロック内に０．５Ｖ以下のセルがなくなった時点でこのシーケンスが終了し、消去動作が終了する。
【０１６０】
この従来の消去動作のシーケンスにおいて、図２１に示すような分布を有するメモリセルに対して、消去パルスが印加されると、フローティングゲートの電荷量は、Ｑｆｇ＝−１．８Ｖになる。この場合、消去パルス印加時のフローティングゲートの電圧Ｖｆｇは、
０．６×（−９Ｖ）＋０．２×（６Ｖ）−１．８Ｖ＝−６Ｖ
となり、トンネル酸化膜に印加される電界Ｅｏｘは、
（６Ｖ−（−６Ｖ））／１００Å＝１２ＭｅＶ
となる。よって、この従来技術では、全てのメモリセルのトンネル酸化膜が１２ＭｅＶの電界が印加されることになり、消去前に消去状態、書き込み状態ＶｔＬ、書き込み状態ＶｔＭおよび書き込み状態ＶｔＨであったメモリセルに対して、同様に、このストレスが加えられることになる。したがって、この従来技術では、少なくとも、消去前に消去状態、書き込み状態ＶｔＬおよび書き込み状態ＶｔＭであったメモリセルに対して、過剰なストレスが加えられることになる。
【０１６１】
これに対して、本実施形態４では、多値フラッシュメモリにおいて、消去パルス印加時にメモリセルのトンネル酸化膜に加えられるこのような過剰なストレスを低減するために、消去前ストレス時の書き込み電圧条件を、通常の書き込み（プログラム）時において閾値電圧が最も高いメモリセルの閾値電圧状態ＶｔＨを書き込む場合の書き込み電圧条件と異ならせて、メモリセルの閾値電圧が低くなるように制御する。
【０１６２】
具体的には、消去前書き込み時にメモリセルのゲート端子（コントロールゲート）に印加されるゲート電圧が、通常書き込み（プログラム）時において閾値電圧が最も高いメモリセルの閾値電圧状態ＶｔＨを書き込む場合に用いられるゲート電圧よりも低く設定される。また、消去前書き込みのベリファイ時のリファレンス電圧も、通常書き込み（プログラム）時において閾値電圧が最も高いメモリセルの閾値電圧状態ＶｔＨを書き込む場合のベリファイ時に用いられるリファレンス電圧よりも低く設定される。
【０１６３】
このようなゲート電圧は、実施形態１〜３の場合と同様に、ワード線電圧供給回路によって発生させることができる。また、リファレンス電圧は、上記実施形態１〜３の場合と同様に、リファレンスワード線電圧発生回路およびリファレンス回路によって発生させることができる。
【０１６４】
上記構成により、以下に、本実施形態４のフラッシュメモリの消去動作のシーケンスについて、その消去アルゴリズムを図１４のフローチャートを参照しながら説明する。なお、消去前のメモリブロック内におけるメモリセルの閾値電圧の状態としては、上記図１９に示すように、消去状態、書き込み状態ＶｔＬ、書き込み状態ＶｔＭおよび書き込み状態ＶｔＨの四つのメモリ状態が存在する。
【０１６５】
図１４に示すように、まず、データ消去モードがスタートすると、ステップＳ４１において、過消去を防ぐために、消去が指定されたメモリブロック内に含まれる全てのメモリセルに対して、消去前書き込みが行われる。このときの電圧条件としては、下記表７に示す消去前書き込み時の電圧条件が用いられる。このときのゲート電圧Ｖｇは、通常の書き込み（プログラム書き込み）時よりも低い電圧、例えば８Ｖとされている。このゲート電圧は、ワード線電圧供給回路１２によって制御される。また、ドレイン電圧は、書き込みが行われるメモリセルでは６Ｖ（表７では５Ｖ）とされ、書き込みが行われないメモリセルでは０Ｖまたはオープン状態とされる。この消去前書き込みによって、メモリセルの閾値電圧が上昇する。この表７において、書き込み、消去および読み出しモードの電圧条件は、上記表６の場合と略同様である。
【０１６６】
【表７】
2005004903.tif 000009
【０１６７】
次に、ステップＳ４２において、消去前書き込みベリファイ動作が行われる。このベリファイ動作には、通常書き込み（プログラム）時において最も閾値電圧が低い書き込み状態ＶｔＬを書き込む場合と同じリファレンス電圧４Ｖが用いられ、ステップＳ４３において、メインアレイのメモリセルの閾値電圧が４Ｖ以上であるか否かが確認される。ステップＳ４３において、閾値電圧が４Ｖ未満のメモリセルがメインアレイに存在している場合には、メモリブロック内の全てのメモリセルの閾値電圧が４Ｖ以上になるまで、上記消去前書き込みおよびベリファイ動作が繰り返される。なお、この消去前書き込み時のリファレンス電圧は、通常書き込み時において閾値電圧が最も高いメモリセルの閾値電圧状態に書き込む場合よりも低いものであればよく、例えば上記実施形態３のように、消去パルス印加後のベリファイに用いられるリファレンス電圧３Ｖを用いてもよく、また、例えば実施形態１および２のように、３．５Ｖ程度のリレファンス電圧を用いてもよい。（この場合、用いる消去前書き込み時のゲート電圧は例えば、７．５Ｖまたは７Ｖでも良い。）
この消去前書き込み動作後（消去パルス印加前）、ブロック内のメモリセルの閾値電圧の分布状態は、図１５に示すように、閾値電圧４Ｖ以上の分布（状態１）、閾値電圧５Ｖ以上の分布（状態２）および閾値電圧６Ｖ以上の分布（状態３）の三つのメモリ状態が存在する。
【０１６８】
消去スタート前に消去状態であったメモリセルおよび書き込み状態ＶｔＬであったメモリセルが閾値電圧４Ｖ以上の分布（状態１）に含まれ、消去前に既に閾値電圧４Ｖ以上の書き込み状態ＶｔＬおよびＶｔＭとなっていたメモリセルは閾値電圧５Ｖ以上の分布（状態２）および閾値電圧６Ｖ以上の分布（状態３）に含まれることになる。
【０１６９】
ステップＳ４３において、全てのメモリセルの閾値電圧が４Ｖ以上になると、消去前書き込みおよびベリファイが終了される。
【０１７０】
ステップＳ４４において、メモリブロック全体に消去（イレース）パルスが上記表７に示す電圧条件で印加される。
【０１７１】
このとき、図１５に示す状態２および状態３のような分布を有するメモリセルに対しては、従来技術と同様なストレスが加えられる。但し、従来技術では、表６に示すように、消去前書き込みが通常の書き込み（プログラム）時と同じ電圧条件で行われ、ゲート電圧Ｖｇ＝９Ｖでベリファイ時のリファレンス電圧は６Ｖである。これに対して、本実施形態４では、ゲート電圧Ｖｇ＝８Ｖでベリファイ時のリファレンス電圧が４Ｖで消去前書き込みが行われているので、厳密には、メモリセルの閾値電圧分布は、従来技術の場合よりもわずかに低いレベルであり、メモリセルへのストレスは従来技術に比べて少なくなる。
【０１７２】
一方、消去スタート前に消去状態であったメモリセルおよび書き込み状態ＶｔＬであったメモリセルは、図１５の状態１に示すような分布になっており、消去パルスを印加した場合、フローティングゲートの電荷量は、Ｑｆｇ＝−０．６Ｖ（または−０．３Ｖ）になる。この場合、消去パルス印加時のフローティングゲートの電圧Ｖｆｇは、
０．６×（−９Ｖ）＋０．２×（６Ｖ）−０．６Ｖ＝−４．８Ｖ
となり、トンネル酸化膜に印加される電界Ｅｏｘは、
（６Ｖ−（−４．８Ｖ））／１００Å＝１０．８ＭｅＶ
となる。
【０１７３】
したがって、上記表６に示す電圧条件で消去前書き込み動作が行われる従来技術では、消去状態にあったメモリセルおよび書き込み状態ＶｔＬであったメモリセルを含む全てのメモリセルが１２ＭｅＶのストレスを受けることと比較して、本実施形態４ではトンネル酸化膜に印加される電界が低減されており、メモリセルへの過剰なストレスが低減されることが分かる。
【０１７４】
このように、少なくとも消去状態にあったメモリセルおよび書き込み状態ＶｔＬであったメモリセルは、メモリセル内にトラップされるホールや電子トラップが低減され、データリテンションが改善される。上述したように、データリテンションの強度は、一般に、確率論で取り扱うことができるため、メモリセルがストレスを受ける程度が低減されれば、ＩＣチップまたはブロック内でのデータリテンションの強度が改善されることになる。
【０１７５】
次に、ステップＳ４５において、消去パルス印加後のベリファイ動作が行われる。このベリファイ動作では、図３に示すリファレンスワード線電圧発生回路２０おいて、消去制御信号ｅｒｖｅｎが”Ｈｉｇｈ”レベルとなり、５Ｖのリファレンスワード線電圧ｗｖｒが出力される。図４に示すリファレンスセルＲＭ１の閾値電圧は３Ｖとされており、メインアレイのワード線には５Ｖのワード線電圧が印加されているため、ステップＳ４６において、メインアレイのメモリセルの閾値電圧が３Ｖ以下であるか否かが確認される。ステップＳ４６において、閾値電圧が３Ｖを超えるメモリセルがメインアレイに存在している場合には、再度、そのメモリセルに対して消去パルスが印加される。メモリブロック内の全てのメモリセルの閾値電圧が３Ｖ以下になるまで、上記消去パルス印加とベリファイ動作とが繰り返される。なお、ベリファイ動作は、上記実施形態２のようなリファレンス回路を用いて行ってもよく、上記実施形態３のようなリファレンスワード線電圧発生回路およびいリファレンス回路を用いて行ってもよい。
【０１７６】
ここで、閾値電圧３Ｖ付近のメモリセルに対して、消去動作を行った場合の消去状態について説明する。
【０１７７】
図１２に示すように、消去パルス印加前にメモリセルの閾値電圧が３Ｖ以上であれば、例えば１００ｍｓの消去パルス印加後の閾値電圧分布は、消去パルス印加前の閾値電圧が６Ｖ付近のメモリセルとほぼ同じであり、過消去の問題は生じないということが分かる。
【０１７８】
ステップＳ４６において、全てのメモリセルの閾値電圧が３Ｖ以下になると、消去パルス印加およびベリファイ動作が終了される。
【０１７９】
ステップＳ４７のソフトウェア（ソフトプログラム）のシーケンスによって、閾値電圧が０．５Ｖ以下のメモリセルが存在するか否かが確認され、閾値電圧が０．５Ｖ以下のメモリセルが存在すれば、０．５Ｖ以上３Ｖ以下となるように制御される。ブロック内に０．５Ｖ以下のセルがなくなった時点でこのシーケンスが終了され、消去動作が終了する。
【０１８０】
このようにして、多値フラッシュメモリにおいても、消去前書き込み時に、通常書き込み時に最も閾値電圧が高い電圧状態を書き込む場合のゲート電圧よりも低い電圧を用い、通常書き込み時に最も閾値電圧が高い電圧状態を書き込む場合のベリファイに用いられるリファレンス電圧よりも低い電圧を用いることによって、消去パルス印加時にメモリセルのトンネル酸化膜に加えられるストレスを低減して、データリテンションの強度を改善することができる。
【０１８１】
【発明の効果】
以上により、本発明によれば、消去パルス印加時に、消去前に消去状態であったメモリセルに加えられる過剰なストレスを低減することにより、消去パルス印加時に発生するトンネル酸化膜内のホールトラップや電子トラップを低減することができる。また、多値フラッシュメモリにおいても、消去前に消去状態または閾値電圧が低い状態であったメモリセルに加えられる過剰なストレスを低減することにより、消去パルス印加時に発生するトンネル酸化膜内のホールトラップや電子トラップを低減することができる。一般に、データリテンションは、確率論で取り扱うことができるため、メモリセルがストレスを受ける状態が低減されれば、ＩＣチップまたはメモリブロック内でのデータリテンションの強度を改善することができ、信頼性の高い不揮発性半導体メモリ装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体メモリ装置の実施形態１であるフラッシュメモリの概略構成を示すブロック図である。
【図２】図１のフラッシュメモリにおいて、メモリセルアレイのデータ領域（メインアレイ）を構成するメインメモリセルの１ブロック分の要部構成を示す回路図である。
【図３】図１のフラッシュメモリにおいてベリファイ時に用いられるリファレンスワード線電圧発生回路の一例を示す回路図である。
【図４】図１のフラッシュメモリにおいてベリファイ時に用いられるリファレンス回路の一例を示す回路図である。
【図５】図１のフラッシュメモリにおける消去動作のシーケンスについて、その消去アルゴリズムを示すフローチャートである。
【図６】図１のフラッシュメモリについて、消去前書き込み後、消去パルス印加前のメモリセルの閾値電圧の分布を示すグラフである。
【図７】図１のフラッシュメモリについて、閾値電圧３．５Ｖ〜５．０Ｖ付近のメモリセルについて、消去ストレス時間とメモリセルの閾値電圧との関係を示すグラフである。
【図８】本発明の実施形態２のフラッシュメモリにおいてベリファイ時に用いられるリファレンス回路の一例を示す回路図である。
【図９】本発明の実施形態３のフラッシュメモリにおいてベリファイ時に用いられるリファレンスワード線電圧発生回路の一例を示す回路図である。
【図１０】本発明の実施形態２のフラッシュメモリにおける消去動作のシーケンスについて、その消去アルゴリズムを示すフローチャートである。
【図１１】本発明の実施形態３のフラッシュメモリについて、消去前書き込み後、消去パルス印加前のメモリセルの閾値電圧の分布を示すグラフである。
【図１２】閾値電圧３Ｖ〜５Ｖ（または６Ｖ）付近のメモリセルについて、消去ストレス時間とメモリセルの閾値電圧との関係を示すグラフである。
【図１３】本発明の実施形態３の他のフラッシュメモリにおいてベリファイ時に用いられるリファレンス回路の一例を示す回路図である。
【図１４】本発明の実施形態４のフラッシュメモリにおける消去動作のシーケンスについて、その消去アルゴリズムを示すフローチャートである。
【図１５】本発明の実施形態３のフラッシュメモリについて、消去前書き込み後、消去パルス印加前のメモリセルの閾値電圧の分布を示すグラフである。
【図１６】従来のＥＴＯＸ型フラッシュメモリのメモリセルの構成を示す模式的な断面図である。
【図１７】従来の二値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布を示すグラフである。
【図１８】従来の２値フラッシュメモリにおける消去動作のシーケンスについて、その消去アルゴリズムを示すフローチャートである。
【図１９】従来の多値フラッシュメモリ内に設けられたメモリセルの閾値電圧の分布を示すグラフである。
【図２０】従来の多値フラッシュメモリにおける消去動作のシーケンスについて、その消去アルゴリズムを示すフローチャートである。
【図２１】従来の多値フラッシュメモリについて、消去前書き込み後、消去パルス印加前のメモリセルの閾値電圧の分布を示すグラフである。
【符号の説明】
１０    フラッシュメモリ
１１    メモリセルアレイ
１２    ワード線電圧供給回路
１２ａ    ワード線電圧制御回路
１２ｂ    ワード線ドライバ回路
１３    共通ソース線電圧供給回路
１４    ビット線電圧供給回路
１５    制御回路
２０、２０ａ    リファレンスワード線電圧発生回路
２１ａ〜２１ｄ    レベルシフト回路
２２ａ、２４ｂ    ＰＭＯＳトランジスタ
２２ｂ〜２２ｄ、２４ａ、３３ａ〜３３ｅ    ＮＭＯＳトランジスタ
２３    増幅器
３０、３０ａ、３０ｂ    リファレンス回路
３１    メインアレイ・デコーダ
３２    ワード線スイッチ回路
３４    センスアンプ回路
ＲＭ１、ＲＭ２、Ｍ１〜Ｍ４    リファレンスセル
Ｒ１〜Ｒ４    抵抗
５０    メモリセル
５０ａ    メインセル
５１    半導体基板
５２    ソース領域
５３    ドレイン領域
５４    トンネル酸化膜
５５    フローティングゲート
５６    層間絶縁膜
５７    コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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