(57)【要約】      （修正有）【課題】ディジタル的に自己校正するパイプラインアナログ−ディジタル変換器及びその方法を提供する。【解決手段】アナログ入力信号をディジタル出力信号に変換するパイプラインＡＤＣは、複数のディジタル出力端子を含むパイプラインを形成するようにカスケード接続された複数のアナログ−ディジタル変換ユニットと、第１のモードの期間にて、ディジタル出力端子の信号に応じて、複数の校正パラメータを生成するためにアナログ−ディジタル変換ユニットに結合された計算ユニットと、ディジタル出力信号を生成するように、第２のモードの期間にて、校正パラメータに応じて、ディジタル出力端子の信号を校正するために計算ユニット及びアナログ−ディジタル変換ユニットに結合された校正ユニットとを含む。【選択図】図１
2005304033.tif 000002
【特許請求の範囲】
【請求項１】
アナログ入力信号をディジタル出力信号に変換するパイプラインＡＤＣであって、
パイプラインを形成するようにカスケード接続された複数のアナログ−ディジタル変換ユニットと、
第１のモードの期間にて、上記アナログ−ディジタル変換ユニットから出力される信号に応じて複数の校正パラメータを生成する計算ユニットと、
上記ディジタル出力信号を生成するように、第２のモードの期間にて、上記校正パラメータに応じて上記アナログ−ディジタル変換ユニットから出力される信号を修正する校正ユニットとを備えること
を特徴とするパイプラインＡＤＣ。
【請求項２】
上記計算ユニットは、任意順序で上記校正パラメータを生成可能であること
を特徴とする請求項１記載のパイプラインＡＤＣ。
【請求項３】
複数のスイッチをさらに備え、
上記スイッチは、それぞれ、２つの隣接する上記アナログ−ディジタル変換ユニットに結合されていること
を特徴とする請求項１記載のパイプラインＡＤＣ。
【請求項４】
上記スイッチの１つは、固定値を有する複数の信号がそれぞれ上記アナログ−ディジタル変換ユニットの１つに入力されるように、上記第１のモードの期間にて制御されること
を特徴とする請求項３記載のパイプラインＡＤＣ。
【請求項５】
上記スイッチは、上記アナログ−ディジタル変換ユニットがそれぞれ次段のアナログ−ディジタル変換ユニットに信号を転送するように、上記第２のモードの期間にて制御されること
を特徴とする請求項３記載のパイプラインＡＤＣ。
【請求項６】
上記校正ユニットは、上記校正パラメータを格納するメモリをさらに有すること
を特徴とする請求項１記載のパイプラインＡＤＣ。
【請求項７】
上記計算ユニットは、上記校正パラメータを生成するとき、上記アナログ−ディジタル変換ユニットのうち特定の１つから出力される信号の値が、上記第２のモードの期間にて理想値であるものと仮定可能であること
を特徴とする請求項１記載のパイプラインＡＤＣ。
【請求項８】
パイプラインを形成するように複数のアナログ−ディジタル変換ユニットがカスケード接続されたパイプラインＡＤＣを自己校正する方法であって、
第１のモードに期間にて、上記アナログ−ディジタル変換ユニットの出力信号を読み取る工程と、
上記出力信号に応じて複数の校正パラメータを生成する工程と、
第２のモードの期間にて、上記校正パラメータに応じて上記アナログ−ディジタル変換ユニットの出力信号を修正する工程とを備え、
上記校正パラメータは、任意順序で生成可能であること
を特徴とする方法。
【請求項９】
上記第１のモードの期間にて、それぞれ固定値を有する複数の信号を、上記アナログ−ディジタル変換ユニットの１つに出力する工程をさらに備えること
を特徴とする請求項８記載の方法。
【請求項１０】
上記校正パラメータを生成する工程は、上記アナログ−ディジタル変換ユニットのうち特定の１つから出力される信号の値が、上記第２のモードの期間にて理想値であるものと仮定する工程をさらに有すること
を特徴とする請求項８記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ−ディジタル変換器（analog-to-digital converter；ＡＤＣ）及びそれと関連する方法に関し、特に、ディジタル的に自己校正するパイプラインＡＤＣ及びその方法に関する。この特許出願は、２００４年４月９日に出願された台湾特許出願（出願番号９３１０９９５６）の利益を要求するものであり、その内容は、引用することによってここに組み込まれる。
【背景技術】
【０００２】
パイプラインアナログ−ディジタル変換器構造は、アナログ−ディジタル変換器（analog-to-digital converter；ＡＤＣ）にとって典型的である。アナログ的手法又はディジタル的手法のいずれかの手法で何ら調整（trimming）又は校正（calibration）の技術も使用しない場合には、パイプラインＡＤＣの分解能は、演算増幅器のキャパシタンスミスマッチ又は制限利得に起因して１０乃至１２ビット程度に到達するのみである。したがって、米国特許第５，４９９，０２７号明細書や米国特許第６，３６９，７４４号明細書に開示された技術のように、パイプラインＡＤＣの分解能を向上させるための調整又は校正の技術が要求されている。
【発明の開示】
【０００３】
したがって、ディジタル的に自己校正するパイプラインアナログ−ディジタル変換器（analog-to-digital converter；ＡＤＣ）及びその方法を提供し、上述した問題を解決することが特許請求する本発明の目的である。
【０００４】
特許請求する本発明の第１の様相によれば、アナログ信号をディジタル出力信号に変換するパイプラインＡＤＣは、パイプラインを形成するようにカスケード接続された複数のアナログ−ディジタル変換ユニットと、第１のモードの期間にて、上記アナログ−ディジタル変換ユニットから出力される信号に応じて複数の校正パラメータを生成する計算ユニットと、上記ディジタル出力信号を生成するように、第２のモードの期間にて、上記校正パラメータに応じて上記アナログ−ディジタル変換ユニットから出力される信号を修正する校正ユニットとを備える。
【０００５】
特許請求する本発明の他の様相によれば、パイプラインを形成するようにカスケード接続された複数のアナログ−ディジタル変換ユニットを含むパイプラインＡＤＣを自己校正する方法は、上記アナログ−ディジタル変換ユニットから出力されるディジタル信号に応じて複数の校正パラメータを生成する工程と、第２のモードの期間にて、上記校正パラメータに応じて上記アナログ−ディジタル変換ユニットから出力されるディジタル信号を修正する工程とを備える。ここで、上記校正パラメータは、任意順序で生成可能である。
【０００６】
特許請求する本発明のこれらの目的及び他の目的は、様々な図面を用いて例証される望ましい具体例についての以下の詳細な記述を読んだ後、当該技術における当業者にとって間違いなく明らかとなるであろう。
【発明を実施するための最良の形態】
【０００７】
本発明の具体例によるディジタル的に自己校正するパイプラインアナログ−ディジタル変換器（analog-to-digital converter；ＡＤＣ）２００を示す図１を参照していただきたい。パイプラインＡＤＣ２００は、パイプライン構造１１０を備える。パイプライン構造１１０は、入力ステージ１１２と、カスケード接続された複数の後続ステージ１１４−１，１１４−２，・・・，１１４−Ｎとを含む。本具体例の以下の記述において、パイプライン構造１１０は、１．５ビット／ステージの既知の構造として実装される。さらに、１ビット／ステージ又はマルチビット／ステージ構造のような他の構造は、当業者によって本発明のパイプライン構造１１０に容易に適用することができる。
【０００８】
正確な出力値を得るように、パイプライン構造１１０の出力値を修正し、それによってエラーを除去するために、パイプラインＡＤＣ２００は、さらに、図１に示すように、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎに結合された校正ユニット２２０を備える。校正ユニット２２０は、ランモード（run mode）の期間にて、メモリ２２２に格納された複数の校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］（Ｉ＝１，２，・・・，Ｎ）にしたがって、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎから出力されるディジタル出力信号を修正するのに用いられる。
【０００９】
また、校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を得るために、パイプラインＡＤＣ２００は、さらに、図１に示すように、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎに結合された計算ユニット２３０を含む。計算ユニット２３０は、校正モード（calibration mode）の期間にて、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎのディジタル出力値を読み取り、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎにそれぞれ対応する校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成するのに用いられる。その間、アナログ及びディジタル信号の固定値は、それぞれ、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎに入力される。校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］は、メモリ２２２に格納され、ランモードの期間にて各ステージのディジタル出力値を修正するために、校正ユニット２２０によって用いられる。
【００１０】
この具体例において、上述した固定値は、図１に示すように、固定電圧値＋Ｖｒｅｆ／４，−Ｖｒｅｆ／４と、コントローラによってそれぞれ生成される固定信号値Ｃ（１），Ｃ（２）とを含む。これらの固定値は、複数のスイッチ１１６−１，１１６−２，・・・，１１６−Ｎ，１１８−１，１１８−２，・・・，１１８−Ｎを用いることにより、各ステージ１１２，１１４−１，１１４−２，・・・，１１４−Ｎに入力される。特に、ランモードの期間にて、全てのスイッチ１１６−１，１１６−２，・・・，１１６−Ｎ，１１８−１，１１８−２，・・・，１１８−Ｎは、アナログ及びディジタル信号が前段のステージから対応する次段のステージへと転送されるように切り替えられる。これにより、パイプラインＡＤＣ２００は、入力ステージ１１２に入力されたアナログ信号Ａｉｎを、校正ユニット２２０から出力される校正されたディジタル出力値Ｄｏｕｔ＿ｗｉＣａｌ（０），Ｄｏｕｔ＿ｗｉＣａｌ（１），・・・，Ｄｏｕｔ＿ｗｉＣａｌ（Ｎ）に変換する。さもなければ、校正モードの期間にて、少なくとも１つのスイッチは、上述した固定値が適切なステージに入力されるように切り替えられる。これにより、計算ユニット２３０は、パイプライン構造１１０の出力値を読み取り、校正パラメータを生成することができる。ここで、スイッチ１１６−１，１１６−２，・・・，１１６−Ｎ，１１８−１，１１８−２，・・・，１１８−Ｎの回路構成及び動作は、当該技術において既知のものである。
【００１１】
計算ユニット２３０の動作は、以下のように記述される。この具体例において、５番目及びそれ以降のステージから出力される出力値のエラーは、他のステージのものと対比してその影響が無視できるような小さいものであると仮定される。この仮定のもとで、５番目及びそれ以降のステージから出力される出力値は、修正されるべき必要性を全く有していない。そして、最初の４つのステージの校正パラメータのみが、生成される必要がある。
【００１２】
校正パラメータを得るために、計算ユニット２３０は、パイプライン構造１１０から複数の中間エラー係数［ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）］を読み取る。ここで、インデックスＪの範囲は、必要とする精度に依存する。この具体例において、インデックスＪは、１から４の間で変化する。図１及び図２を参照していただきたい。中間エラー係数ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）は、ＥＲＡ（Ｊ）＝Ｓ１［Ｊ］−Ｓ２［Ｊ］−２＾（Ｎ−Ｊ）、及びＥＲＢ（Ｊ）＝Ｓ３［Ｊ］−Ｓ４［Ｊ］−２＾（Ｎ−Ｊ）として生成され、メモリ２２２に格納される。ここで、測定値Ｓ１［Ｊ］，Ｓ２［Ｊ］，Ｓ３［Ｊ］，Ｓ４［Ｊ］は、それぞれ、図２に示すようなある測定条件のもとで生成される。これら測定値Ｓ１［Ｊ］，Ｓ２［Ｊ］，Ｓ３［Ｊ］，Ｓ４［Ｊ］は、それぞれ、校正モードの期間にて、ステージ１１４−（Ｊ＋１），１１４−（Ｊ＋２），・・・，１１４−（Ｎ）からそれぞれ出力される出力値Ｄ（Ｊ＋１），・・・，Ｄ（Ｎ）によって決定されるディジタル出力値を表す。上述した測定値Ｓ１［Ｊ］，Ｓ２［Ｊ］，Ｓ３［Ｊ］，Ｓ４［Ｊ］の物理的な意味及び測定条件は、それぞれ、図２において、変換曲線（transfer curve）３１０，３２０及び条件テーブル３３０に示される。変換曲線３１０，３２０は、２つの起こり得るエラー条件を表す。上述した物理的な意味及び条件の決定方法は、当該技術において既知のものである。
【００１３】
全ての必要な中間エラー係数ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）を得た後、計算ユニット２３０は、さらに、校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成する。校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成するための計算は、多数の異なるアルゴリズムを用いることによって実現できる。しかしながら、以下では、簡単化のため、Ｉ＝１，２，・・・，６の場合の校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］の計算原理のみについて説明する。低次ステージの校正パラメータは、同様の原理から得ることができる。
【００１４】
計算アルゴリズムの第１の例、すなわち、ボトムアップアルゴリズム（bottom-up algorithm）によれば、５番目及びそれ以降のステージの出力値は、理想値であると仮定され、そのエラーは無視される。したがって、校正パラメータは、以下の方程式を用いることによって得ることができる。
ＣＡＬＡ（６）＝０
ＣＡＬＢ（６）＝０
ＣＡＬＡ（５）＝０
ＣＡＬＢ（５）＝０
ＣＡＬＡ（４）＝ＥＲＡ（４）
ＣＡＬＢ（４）＝ＥＲＢ（４）
ＣＡＬＡ（３）＝ＥＲＡ（３）＋ＣＡＬＡ（４）＋ＣＡＬＢ（４）
＝ＥＲＡ（３）＋ＥＲＡ（４）＋ＥＲＢ（４）
ＣＡＬＢ（３）＝ＥＲＢ（３）＋ＣＡＬＡ（４）＋ＣＡＬＢ（４）
＝ＥＲＢ（３）＋ＥＲＡ（４）＋ＥＲＢ（４）
ＣＡＬＡ（２）＝ＥＲＡ（２）＋ＣＡＬＡ（３）＋ＣＡＬＢ（３）
＝ＥＲＡ（２）＋ＥＲＡ（３）＋ＥＲＢ（３）＋２（ＥＲＡ（４）＋Ｅ
ＲＢ（４））
ＣＡＬＢ（２）＝ＥＲＢ（２）＋ＣＡＬＡ（３）＋ＣＡＬＢ（３）
＝ＥＲＢ（２）＋ＥＲＡ（３）＋ＥＲＢ（３）＋２（ＥＲＡ（４）＋Ｅ
ＲＢ（４））
ＣＡＬＡ（１）＝ＥＲＡ（１）＋ＣＡＬＡ（２）＋ＣＡＬＢ（２）
＝ＥＲＡ（１）＋ＥＲＡ（２）＋ＥＲＢ（２）＋２（ＥＲＡ（３）＋Ｅ
ＲＢ（３））＋４（ＥＲＡ（４）＋ＥＲＢ（４））
ＣＡＬＢ（１）＝ＥＲＢ（１）＋ＣＡＬＡ（２）＋ＣＡＬＢ（２）
＝ＥＲＢ（１）＋ＥＲＡ（２）＋ＥＲＢ（２）＋２（ＥＲＡ（３）＋Ｅ
ＲＢ（３））＋４（ＥＲＡ（４）＋ＥＲＢ（４））
ここで、低次ステージ（Ｉ＞６）の校正パラメータは、ゼロである。
【００１５】
計算アルゴリズムの第２の例、すなわち、トップダウンアルゴリズム（top-down algorithm）によれば、より高次のステージの出力値は、理想値であると仮定され、そのエラーは無視される。したがって、校正パラメータは、以下の方程式を用いることによって得ることができる。
ＣＡＬＡ（１）＝０
ＣＡＬＢ（１）＝０
ＣＡＬＡ（２）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／２）
ＣＡＬＢ（２）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／２）
ＣＡＬＡ（３）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／４−ＥＲＡ（２）／２）
ＣＡＬＢ（３）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／４−ＥＲＢ（２）／２）
ＣＡＬＡ（４）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／８−ＥＲＡ（２）／４
−ＥＲＡ（３）／２）
ＣＡＬＢ（４）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／８−ＥＲＢ（２）／４
−ＥＲＢ（３）／２）
ＣＡＬＡ（５）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／１６−ＥＲＡ（２）／８
−ＥＲＡ（３）／４−ＥＲＡ（４）／２）
ＣＡＬＢ（５）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／１６−ＥＲＢ（２）／８
−ＥＲＢ（３）／４−ＥＲＢ（４）／２）
ＣＡＬＡ（６）＝Ｒｏｕｎｄ（−ＥＲＡ（１）／３２−ＥＲＡ（２）／１６
−ＥＲＡ（３）／８−ＥＲＡ（４）／４−ＥＲＡ（５）／２）
ＣＡＬＢ（６）＝Ｒｏｕｎｄ（−ＥＲＢ（１）／３２−ＥＲＢ（２）／１６
−ＥＲＢ（３）／８−ＥＲＢ（４）／４−ＥＲＢ（５）／２）
・・・・・
ここで、関数Ｒｏｕｎｄ（・・・）は、四捨五入（丸め）関数である。低次ステージの校正パラメータは、同様の原理を用いて得ることができる。
【００１６】
計算アルゴリズムの第３の例、すなわち、ミドルアウトワードアルゴリズム（middle-outward algorithm）によれば、例えば３番目のステージといった特定のステージの出力値は、理想値であると仮定され、そのエラーは無視される。したがって、校正パラメータは、以下の方程式を用いることによって得ることができる。
ＣＡＬＡ（１）＝ＥＲＡ（１）＋ＥＲＡ（２）＋ＥＲＢ（２）
ＣＡＬＢ（１）＝ＥＲＢ（１）＋ＥＲＡ（２）＋ＥＲＢ（２）
ＣＡＬＡ（２）＝ＥＲＡ（２）
ＣＡＬＢ（２）＝ＥＲＢ（２）
ＣＡＬＡ（３）＝０
ＣＡＬＢ（３）＝０
ＣＡＬＡ（４）＝Ｒｏｕｎｄ（−ＥＲＡ（３）／２）
ＣＡＬＢ（４）＝Ｒｏｕｎｄ（−ＥＲＢ（３）／２）
ＣＡＬＡ（５）＝Ｒｏｕｎｄ（−ＥＲＡ（３）／４−ＥＲＡ（４）／２）
ＣＡＬＢ（５）＝Ｒｏｕｎｄ（−ＥＲＢ（３）／４−ＥＲＢ（４）／２）
ＣＡＬＡ（６）＝Ｒｏｕｎｄ（−ＥＲＡ（３）／８−ＥＲＡ（４）／４
−ＥＲＡ（５）／２）
ＣＡＬＢ（６）＝Ｒｏｕｎｄ（−ＥＲＢ（３）／８−ＥＲＢ（４）／４
−ＥＲＢ（５）／２）
・・・・・
ここで、関数Ｒｏｕｎｄ（・・・）は、四捨五入（丸めオフ）関数である。低次ステージの校正パラメータは、同様の原理を用いて得ることができる。
【００１７】
本発明を実装することが可能な多数のアルゴリズムがまだあるのに注意すべきである。当業者は、本発明によれば、校正パラメータを得るための他のアルゴリズムを計算ユニット２３０に適用することができるのを理解するであろう。
【００１８】
校正ユニット２２０の動作は、以下のように記述される。校正モードの期間にて、計算ユニット２３０が校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成した後、校正ユニット２２０は、ランモードの期間にて、以下の記述（Ｉ＝１，２，・・・，Ｎ）に応じて、ディジタル出力信号Ｄｏｕｔ＿ｗｉＣａｌの各ビットＤｏｕｔ＿ｗｉＣａｌ（Ｉ）を生成する。
Ｃ（Ｉ）＝−１の場合、Ｄｏｕｔ＿ｗｉＣａｌ（Ｉ）＝Ｄ（Ｉ）−ＣＡＬＢ（Ｉ）
Ｃ（Ｉ）＝０の場合、Ｄｏｕｔ＿ｗｉＣａｌ（Ｉ）＝Ｄ（Ｉ）
Ｃ（Ｉ）＝＋１の場合、Ｄｏｕｔ＿ｗｉＣａｌ（Ｉ）＝Ｄ（Ｉ）＋ＣＡＬＡ（Ｉ）
【００１９】
したがって、上述した具体例によれば、当業者は、本発明にかかるディジタル的に自己校正するパイプラインＡＤＣ２００が、中間エラー係数［ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）］を任意順序で生成することができ、エラー係数［ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）］に応じて、校正パラメータ［ＣＡＬＡ（Ｉ），ＣＡＬＢ（Ｉ）］を生成することができるのを理解するであろう。図１に示した後続ステージ１１４−１，１１４−２，・・・，１１４−Ｎの中間エラー係数を生成する順序を示す図３を参照していただきたい。その順序は、後続ステージ１１４−１，１１４−２，・・・，１１４−Ｎの配列順序とは独立している。その結果、中間エラー係数［ＥＲＡ（Ｊ），ＥＲＢ（Ｊ）］は、任意順序で生成することができる。
【００２０】
当業者は、本発明に関する教授を保有している限り、装置の多数の変更及び代替がなされてもよいことに容易に気付くであろう。したがって、上記開示は、添付した特許請求の範囲のみによって制限されるように解釈されるべきである。
【図面の簡単な説明】
【００２１】
【図１】図１は、本発明の具体例によるディジタル的に自己校正するパイプラインアナログ−ディジタル変換器（ＡＤＣ）を示す図である。
【図２】図２は、図１に示すＡＤＣの中間エラー係数の測定条件を示す図である。
【図３】図３は、図１に示すＡＤＣの中間エラー係数の測定順序を示す図である。
【図１】
2005304033.tif 000003
【図２】
2005304033.tif 000004
【図３】
2005304033.tif 000005
【外国語明細書】
Title of Invention
DIGITALLY SELF-CALIBRATING PIPELINE ADC AND CONTROLLING METHOD THEREOF
Field of the Invention
The present invention relates to an analog-to-digital converter (ADC) and a related method, and more particularly, to a digitally self-calibrating pipeline ADC and a controlling method thereof. This application claims the benefit of Taiwan application Serial No. 93109956, filed April 9, 2004, the subject matter of which is incorporated herein by reference.
Description of the Related Art
A pipeline analog-to-digital converting structure is typical for an analog-to-digital converter (ADC). Without using any trimming or calibration technique either in analog or digital way, the resolution of the pipeline ADC only approaches to a degree of ten to twelve bits due to capacitance mismatch or limited gain of an operational amplifier. Therefore, trimming or calibration technique is required for increasing the resolution of a pipeline ADC, such as the technique disclosed by U.S. patents with patent No. 5,499,027 and 6,369,744.
SUMMARY OF THE INVENTION
It is therefore an objective of the claimed invention to provide a digitally self-calibrating pipeline analog-to-digital converter (ADC) and a controlling method thereof to solve the above-mentioned problems.
According to a first aspect of the claimed invention, a pipeline ADC for converting an analog signal to a digital output signal comprises: a plurality of analog-to-digital converting units cascading in series to form a pipeline; a calculation unit for generating a plurality of calibration parameters according to the signals outputted by the analog-to-digital converting units during a first mode; and a correction unit for correcting the signals outputted by the analog-to-digital converting units during a second mode according to the calibration parameters, so as to generate said digital output signal.
According to another aspect of the claimed invention, a method for operating a self-calibrating pipeline ADC which includes a plurality of analog-to-digital converting units cascading in series to form a pipeline comprises: generating a plurality of calibration parameters according to the digital signals outputted by the analog-to-digital converting units, wherein the calibration parameters can be generated in any order; and correcting the digital signals outputted by the analog-to-digital converting units during a second mode according to the calibration parameters.
These and other objectives of the claimed invention will no doubt become obvious to those of ordinary skill in the art after reading the following detailed description of the preferred embodiment that is illustrated in the various figures and drawings.
DETAILED DESCRIPTION OF PREFERRED EMBODIMENTs
Please refer to Fig.1, which illustrates a diagram of a digitally self-calibrating pipeline analog-to-digital converter (ADC) 200 according to an embodiment of the present invention. The pipeline ADC 200 comprises a pipeline structure 110. The pipeline structure 110 includes an input stage 112 and a plurality of subsequent stages 114-1, 114-2, ......, and 114-N cascading in series. In the following description of the present embodiment, the pipeline structure 110 is implemented as a well-known structure with 1.5bits/stage. Furthermore, other structures such as structures with 1bit/stage or multi-bits/stage can be easily applied to the pipeline structure 110 of the present invention by those skilled in the art.
In order to correct output values of the pipeline structure 110 and thereby eliminate errors to obtain accurate output values, the pipeline ADC 200 further comprises a calibration unit 220 coupled to each stage 112, 114-1, 114-2, ..., and 114-N as shown in Fig.1. The calibration unit 220 is used for correcting the digital output signal outputted by each stage 112, 114-1, 114-2, ..., and 114-N during a run mode according to a plurality of calibration parameters [CALA(I), CALB(I)] (I = 1, 2, ......, N) stored in a memory 222.
Besides, in order to obtain the calibration parameters [CALA(I), CALB(I)], the pipeline ADC 200 further includes a calculation unit 230 coupled to each stage 112, 114-1, 114-2, ..., and 114-N as shown in Fig.1. The calculation unit 230 is used for reading the digital output value of each stage 112, 114-1, 114-2, ..., and 114-N during a calibration mode and generating the calibration parameters [CALA(I), CALB(I)] which respectively corresponds to each stage 112, 114-1, 114-2, ..., and 114-N; meanwhile, fixed values of analog and digital signals are respectively inputted into each stage 112, 114-1, 114-2, ..., and 114-N. The calibration parameters [CALA(I), CALB(I)] are stored in the memory 222 and used by the calibration unit 220 to correct the digital output value of each stage during the run mode.
In this embodiment, the above-mentioned fixed values include fixed voltage values +Vref/4 and -Vref/4 and fixed signal values C(1), C(2) respectively generated by the controllers as shown in Fig. 1. These fixed values are inputted into each stage 112, 114-1, 114-2, ..., and 114-N by using a plurality of switches 116-1, 116-2, ......, 116-N and 118-1, 118-2, ......, 118-N. More specifically, during the run mode, all the switches 116-1, 116-2, ......, 116-N and 118-1, 118-2, ......, 118-N are switched such that analog and digital signals are transmitted from a preceding stage to a corresponding next stage and thus the pipeline ADC 200 converts an analog signal Ain inputted into the input stage 112 to calibrated digital output values Dout_wiCal(0), Dout_wiCal(1), ......, Dout_wiCal(N) outputted by the calibration unit 220. Otherwise, during the calibration mode, at least one of the switches is switched such that the above-mentioned fixed values are inputted into a proper stage so that the calculation unit 230 can read the output values of the pipeline structure 110 and generate the calibration parameters, wherein the circuit configurations and operation of the switches 116-1, 116-2, ......, 116-N and 118-1, 118-2, ......, 118-N are well known in the art.
The operation of the calculation unit 230 is described as follows. In this embodiment, errors of the output values outputted by the fifth and latter stages are assumed to be minor in contrast to those of the other stages such that the influence of these minor errors is negligible. Under this assumption, the output values outputted by the fifth and latter stages have no need to be corrected, and only calibration parameters of the first four stages are necessary to be generated.
To obtain the calibration parameters, the calculation unit 230 reads a plurality of intermediate error coefficients [ERA(J), ERB(J)] from the pipeline structure 110, wherein the range of the index J depends on the accuracy needed. In this embodiment, the index J varies from 1 to 4. Please refer to Fig. 1 and 2, the intermediate error coefficients ERA(J) and ERB(J) are generated as ERA(J)=S1[J]-S2[J]-2^(N-J) and ERB(J)=S3[J]-S4[J]-2^(N-J), and stored in the memory 222, wherein the measurement values S1[J], S2[J], S3[J], and S4[J] are respectively generated under certain measurement conditions as shown in Fig. 2 and each of these values S1[J], S2[J], S3[J], and S4[J] represents a digital output value determined by the output values D(J+1), ......, D(N) which are respectively outputted by 114-(J+1) stage, 114-(J+2) stage, ..., and 114-(N) stage during the calibration mode. Physical meanings and measurement conditions of the above-mentioned measurement values S1[J], S2[J], S3[J], and S4[J] are respectively shown in transfer curves 310 and 320 and a condition table 330 in Fig.2. The transfer curves 310 and 320 represent two possible erroneous conditions, and the above-mentioned physical meanings and the ways to determine the conditions are well known in the art.
After obtain all the necessary intermediate error coefficients ERA(J) and ERB(J), the calculation unit 230 further generates the calibration parameters [CALA(I), CALB(I)]. The calculation for generating the calibration parameters [CALA(I), CALB(I)] can be achieved by using many different algorithms. However, for simplicity, only calculation principles of the calibration parameters [CALA(I), CALB(I)] with I = 1, 2, ......, 6 are described in the following. The calibration parameters of lower stages can be derived from similar principles.
According to a first example of the calculating algorithms, i.e. a bottom-up algorithm, the output values of the fifth and latter stages are assumed to be ideal values and the errors thereof are negligible. Hence, the calibration parameters can be derived using the following equations:
CALA(6)=0
CALB(6)=0
CALA(5)=0
CALB(5)=0
CALA(4)=ERA(4)
CALB(4)=ERB(4)
CALA(3)=ERA(3)+CALA(4)+CALB(4)
=ERA(3)+ERA(4)+ERB(4)
CALB(3)=ERB(3)+CALA(4)+CALB(4)
=ERB(3)+ ERA(4)+ERB(4)
CALA(2)=ERA(2)+CALA(3)+CALB(3)
=ERA(2)+ERA(3)+ERB(3)+2(ERA(4)+ERB(4))
CALB(2)=ERB(2)+CALA(3)+CALB(3)
=ERB(2)+ERA(3)+ERB(3)+2(ERA(4)+ERB(4))
CALA(1)=ERA(1)+CALA(2)+CALB(2)
=ERA(1)+ERA(2)+ERB(2)+2(ERA(3)+ERB(3))+4(ERA(4)+ERB(4))
CALB(1)=ERB(1)+CALA(2)+CALB(2)
=ERB(1)+ERA(2)+ERB(2)+2(ERA(3)+ERB(3))+4(ERA(4)+ERB(4))
wherein the calibration parameters of lower stages (I＞6) are zero.
According to a second example of the calculating algorithms, i.e. a top-down algorithm, the output values of higher stages are assumed to be ideal values and the errors thereof are negligible. Hence, the calibration parameters can be derived using the following equations:
CALA(1)=0
CALB(1)=0
CALA(2)=Round(-ERA(1)/2)
CALB(2)=Round(-ERB(1)/2)
CALA(3)=Round(-ERA(1)/4-ERA(2)/2)
CALB(3)=Round(-ERB(1)/4-ERB(2)/2)
CALA(4)=Round(-ERA(1)/8-ERA(2)/4-ERA(3)/2)
CALB(4)=Round(-ERB(1)/8-ERB(2)/4-ERB(3)/2)
CALA(5)=Round(-ERA(1)/16-ERA(2)/8-ERA(3)/4-ERA(4)/2)
CALB(5)=Round(-ERB(1)/16-ERB(2)/8-ERB(3)/4-ERA(4)/2)
CALA(6)=Round(-ERA(1)/32-ERA(2)/16-ERA(3)/8-ERA(4)/4-ERA(5)/2)
CALB(6)=Round(-ERB(1)/32-ERB(2)/16-ERB(3)/8-ERA(4)/4-ERA(5)/2)
......
wherein the function Round(...) is a function for rounding up or down, and the calibration parameters of lower stages can be derived using similar principles.
According to a third example of the calculating algorithms, i.e. a middle-outward algorithm, the output value of a specific stage, e.g. the third stage, is assumed to be an ideal value and the error thereof is negligible. Therefore, the calibration parameters can be derived using the following equations:
CALA(1)=ERA(1)+ERA(2)+ERB(2)
CALB(1)=ERB(1)+ERA(2)+ERB(2)
CALA(2)=ERA(2)
CALB(2)=ERB(2)
CALA(3)=0
CALB(3)=0
CALA(4)=Round(-ERA(3)/2)
CALB(4)=Round(-ERB(3)/2)
CALA(5)=Round(-ERA(3)/4-ERA(4)/2)
CALB(5)=Round(-ERB(3)/4-ERB(4)/2)
CALA(6)=Round(-ERA(3)/8-ERA(4)/4-ERA(5)/2)
CALB(6)=Round(-ERB(3)/8-ERB(4)/4-ERB(5)/2)
......
wherein the function Round(...) is the function for rounding off, and the calibration parameters of lower stages can be derived using similar principles.
Note that there are still many possible algorithms for implementing the present invention. Those of ordinary skill in the art will understand that other algorithms for deriving the calibration parameters can be applied to the calculation unit 230 according to the present invention.
Operation of the calibration unit 220 is described as follows. After the calculation unit 230 generates the calibration parameters [CALA(I), CALB(I)] during the calibration mode, the calibration unit 220 generates each bit Dout_wiCal(I) of the digital output signal Dout_wiCal during the run mode according to the following descriptions (I = 1, 2, ......, N):
if C(I)=-1, then Dout_wiCal(I) = D(I) - CALB(I)
if C(I)= 0, then Dout_wiCal(I) = D(I)
if C(I)=+1, then Dout_wiCal(I) = D(I) + CALA(I)
Hence, according to the embodiments mentioned above, those of ordinary skill in the art will understand that the digitally self-calibrating pipeline ADC 200 of the present invention can generate the intermediate error coefficients [ERA(J), ERB(J)] in any order and generate the calibration parameters [CALA(I), CALB(I)] according to the error coefficients [ERA(J), ERB(J)]. Please refer to Fig.3, which illustrates an order for generating the intermediate error coefficients of the subsequent stages 114-1, 114-2, ......, and 114-N shown in Fig.1. The order is independent of the arranged sequence of the subsequent stages 114-1, 114-2, ......, and 114-N. Consequently, the intermediate error coefficients [ERA(J), ERB(J)] can be generated in any order.
Those skilled in the art will readily observe that numerous modifications and alterations of the device may be made while retaining the teachings of the invention. Accordingly, the above disclosure should be construed as limited only by the metes and bounds of the appended claims.
Brief Description of Drawings
Fig.1 is a diagram of a digitally self-calibrating pipeline analog-to-digital converter (ADC) according to an exemplary embodiment of the present invention.
Fig.2 is a diagram of measurement conditions of intermediate error coefficients of the ADC shown in Fig.1.
Fig.3 is a diagram of measurement order of intermediate error coefficients of the ADC shown in Fig.1.
1.    A pipeline ADC for converting an analog input signal to a digital output signal comprising:
a plurality of analog-to-digital converting units cascading in series to form a pipeline;
a calculation unit for generating a plurality of calibration parameters according to signals outputted by the analog-to-digital converting units during a first mode; and
a calibration unit for correcting signals outputted by the analog-to-digital converting units during a second mode according to the calibration parameters, so as to generate the digital output signal.
2.    The pipeline ADC of claim 1, wherein the calculation unit is capable of generating the calibration parameters in any order.
3.    The pipeline ADC of claim 1, further comprising:
a plurality of switches, each of the switches coupled between two adjacent analog-to-digital converting units.
4.    The pipeline ADC of claim 3, wherein one of the switches is controlled during the first mode such that a plurality of signals respectively having a fixed value are inputted into one of the analog-to-digital converting units.
5.    The pipeline ADC of claim 3, wherein in the second mode, the switches are controlled during the second mode such that each of the analog-to-digital converting unit transmits signals to the next analog-to-digital converting unit.
6.    The pipeline ADC of claim 1, wherein the calibration unit further comprises a memory for storing the calibration parameters.
7.    The pipeline ADC of claim 1, wherein when generating the calibration parameters, the calculation unit is capable of assuming that the value of the signal outputted by any specific one of the analog-to-digital converting units is ideal during the second mode.
8.    A method for self-calibrating a pipeline ADC comprising a plurality of analog-to-digital converting units cascading in series to form a pipeline, the method comprising the following steps:
reading output signals of the analog-to-digital converting units during a first mode;
generating a plurality of calibration parameters according to the output signals, wherein the calibration parameters are capable of being generated in any order; and
correcting output signals of the analog-to-digital converting units during a second mode according to the calibration parameters.
9.    The method of claim 8 further comprising:
during the first mode, outputting a plurality of signals respectively having a fixed value to one of the analog-to-digital converting units.
10.    The method of claim 8, wherein the step of generating the calibration parameters further comprises:
assuming that the value of the signal outputted by any specific one of the analog-to-digital converting units is ideal during the second mode.
1    Abstract
A pipeline ADC for converting an analog input signal to a digital output signal includes: a plurality of analog-to-digital converting units cascading in series to form a pipeline including a plurality of digital output ends; a calculation unit coupled to the analog-to-digital converting units for generating a plurality of calibration parameters in a first mode according to signals at the digital output ends; and a calibration unit coupled to the calculation unit and the analog-to-digital converting units for calibrating signals at the digital output ends in a second mode according to the calibration parameters, so as to generate the digital output signal.
2    Representative Drawing
Fig. 1
【図１】
2005304033.tif 000006
【図２】
2005304033.tif 000007
【図３】
2005304033.tif 000008