(57)【要約】【課題】セットアップ期間における不要な光を減らすことによって、コントラストを向上させる。【解決手段】リセット期間ＲＰＤのセットアップ期間ＳＵＰＤの前半部で接地電圧を供給するサステイン電極Ｚを、後半部でフローティングさせると、サステイン電極Ｚ上の電圧は、スキャン電極Ｙに供給される上昇ランプパルスＲＵＰに応じて徐々に増加する。このとき、サステイン電極Ｚの電圧の増加分とスキャン電極Ｙの電圧の増加分は同一のため、スキャン電極Ｙとフローティング状態のサステイン電極Ｚとの間における面放電を止める。これによって、リセット放電の大きさ及び期間が減るため、セットアップ期間ＳＵＰＤで発生される不要な光を減らすことができる。【選択図】  図５
2005004213.tif 000002
【特許請求の範囲】
【請求項１】
スキャン電極とサステイン電極を有するプズマディスプレイパネルの放電セルを、多数のサブフィールドのそれぞれで初期化するプラズマディスプレイパネルのリセット方法において、
セットアップ期間内にリセット放電により、前記放電セル内に初期の壁電荷を形成するステップと、
セットダウン期間内に放電を消去することにより、前記放電セルから前記初期の壁電荷の中で不要な壁電荷を消去するステップとを含み、
前記セットアップ期間の間に、前記サステイン電極をフローティングさせる期間が、一つ以上のサブフィールドで設定されることを特徴とする、プラズマディスプレイパネルのリセット方法。
【請求項２】
前記セットアップ期間の間に、前記サステイン電極をフローティングさせる期間が、前記多数のサブフィールド毎に異なるように設定されることを特徴とする請求項１に記載のプラズマディスプレイパネルのリセット方法。
【請求項３】
前記セットアップ期間の後半部で、前記サステイン電極をフローティングさせて、前記リセット放電を止めるようにすることを特徴とする請求項１に記載のプラズマディスプレイパネルのリセット方法。
【請求項４】
前記フローティング期間において、前記サステイン電極の電圧は、前記リセット放電のために、前記スキャン電極に供給される電圧に応じて変化することを特徴とする請求項１に記載のプラズマディスプレイパネルのリセット方法。
【請求項５】
前記サステイン電極のフローティング期間が、低階調のサブフィールドから高階調のサブフィールドに行くほど増加するように設定されることを特徴とする請求項１または請求項２に記載のプラズマディスプレイパネルのリセット方法。
【請求項６】
前記サステイン電極のフローティング期間が、低階調のサブフィールドから高階調のサブフィールドに行くほど減少するように設定されることを特徴とする請求項１または請求項２に記載のプラズマディスプレイパネルのリセット方法。
【請求項７】
前記多数のサブフィールドを輝度重み値によって複数のブロックに分割して、前記サステイン電極のフローティング期間が、前記サブフィールドのブロック毎に異なるように設定されることを特徴とする請求項１に記載のプラズマディスプレイパネルのリセット方法。
【請求項８】
前記サステイン電極のフローティング期間が、前記多数のサブフィールドの中で低階調に該当する少なくとも一つのサブフィールドで比較的、長く設定され、他のサブフィールドでは同一に設定されることを特徴とする請求項１に記載のプラズマディスプレイパネルのリセット方法。
【請求項９】
スキャン電極とサステイン電極を有するプラズマディスプレイパネルの放電セルを、多数のサブフィールドのそれぞれで初期化するプラズマディスプレイパネルのリセット装置において、
初期壁電荷がリセット放電によって、放電セル内に形成されるセットアップ期間内に、サステイン電極に第１電圧を供給し、
前記セットアップ期間の後半部では、一つ以上のサブフィールドに所定期間だけ前記サステイン電極をフローティングさせ、
前記放電セルから消去放電もより前記初期の壁電荷の中で不要な壁電荷を消去するセットダウン期間内に、前記サステイン電極に前記第１電圧より高い第２電圧を供給するサステイン電極駆動回路を含むことを特徴とするプラズマディスプレイパネルのリセット装置。
【請求項１０】
前記サステイン電極の駆動回路は、前記多数のサブフィールド毎に異なるように設定されることを特徴とする請求項９に記載のプラズマディスプレイパネルのリセット装置。
【請求項１１】
前記サステイン電極の駆動回路は、前記サステイン電極のフローティング期間を、低階調のサブフィールドから高階調のサブフィールドに行くほど増加するように設定することを特徴とする請求項９または１０に記載のプラズマディスプレイパネルのリセット装置。
【請求項１２】
前記サステイン電極の駆動回路は、前記サステイン電極のフローティング期間を、低階調のサブフィールドから高階調のサブフィールドに行くほど減少するように設定することを特徴とする請求項９または請求項１０に記載のプラズマディスプレイパネルのリセット装置。
【請求項１３】
前記サステイン電極の駆動回路は、前記サステイン電極のフローティング期間を、輝度重み値によって複数のブロックに分割されたサブフィールドのブロック毎に異なるように設定することを特徴とする請求項９または請求項１０に記載のプラズマディスプレイパネルのリセット装置。
【請求項１４】
前記サステイン電極の駆動回路は、前記サステイン電極のフローティング期間を前記多数のサブフィールドの中で、低階調に該当する少なくとも一つのサブフィールドで比較的、長く設定し、他サブフィールドでは同一に設定することを特徴とする請求項９または請求項１０に記載のプラズマディスプレイパネルのリセット装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルに関し、より詳細には、コントラストを向上することができるプラズマディスプレイパネルのリセット方法及び装置に関する。
【背景技術】
【０００２】
最近、フラットパネルディスプレイ装置として大型パネルの製作が容易なプラズマディスプレイパネル(以下、ＰＤＰ)が注目されている。ＰＤＰはデジタルビデオデータによって画素のそれぞれのガス放電期間を調節することで画像を表示する。このようなＰＤＰとしては、図１のように３電極を有して交流電圧で駆動されるＰＤＰが代表的である。
【０００３】
図１に示された交流型ＰＤＰの放電セルは、上部基板１０に形成されたサステイン電極対(１２Ａ、１２Ｂ)と、下部基板１８に形成されたデータ電極２０を備える。
【０００４】
サステイン電極対(１２Ａ、１２Ｂ)のそれぞれは、透明電極と金属電極との二重層の構造を有する。このようなサステイン電極対(１２Ａ、１２Ｂ)は、スキャン電極(１２Ａ)とサステイン電極(１２Ｂ)とからなる。スキャン電極(１２Ａ)は、アドレス放電のためのスキャン信号とサステイン放電のためのサステイン信号を主に供給する。サステイン電極(１２Ｂ)は、スキャン電極(１２Ａ)と交番的にサステイン信号を主に供給する。データ電極２０はサステイン電極対(１２Ａ、１２Ｂ)と交差するように形成されアドレス放電のためのデータ信号を供給する。
【０００５】
サステイン電極対(１２Ａ、１２Ｂ)が形成された上部基板１０には、上部誘電体層１４と保護膜１６が積層され、データ電極２０が形成された下部基板１８には、下部誘電体層２２が形成される。上部誘電体層１４と下部誘電体層２２とは、放電で生成された電荷を蓄積する。保護膜１６は、放電時のプラズマ粒子のスパッタリングによる上部誘電体層１４の損傷を防止し、２次電子の放出效率を増加させる。このような誘電体層(１４、２２)と保護膜１６は、外部から印加される駆動電圧を低めることができる。
【０００６】
下部誘電体層２２が形成された下部基板１８には、隔壁２４が形成され、その下部誘電体層２２及び隔壁２４の表面には、蛍光体層２６が形成される。隔壁２４は放電空間を分離して、ガス放電で生成された紫外線が、隣接した放電空間に漏洩されることを防止する。蛍光体層２６は、ガス放電で生成された紫外線によって発光して赤色(以下、Ｒ)、緑色(以下、Ｇ)又は青色(以下、Ｂ)の可視光を発生する。そして、放電空間にはガス放電のための不活性ガスが充填される。
【０００７】
このような放電セルは、データ電極２０とスキャン電極１２Ａによるアドレス放電で選択され、選択された放電セルは、サステイン電極対(１２Ａ、１２Ｂ)によるサステイン放電で放電を維持する。そして、放電セルは、サステイン放電時、生成された紫外線で蛍光体を発光させて、Ｒ、Ｇ、Ｂの可視光を放出する。この場合、放電セルはビデオデータによってサステイン放電期間、すなわちサステイン放電回数を調節して、映像表示に必要な階調(Ｇray Ｓcale)を表示する。そして、Ｒ、Ｇ、Ｂの蛍光体がそれぞれ塗布された３つの放電セルの組合で、一つの画素のカラーを表示する。
【０００８】
このようなＰＤＰを駆動する方法としては、アドレス期間とディスプレイ期間、すなわちサステイン期間とに分離させて駆動するＡＤＳ(Ａddress and Ｄisplay Ｓeparation)駆動方法が代表的である。ＡＤＳ駆動方法は、図２のように、一つのフレーム１Ｆをビデオデータの各ビットに該当する多数のサブフィールドＳＦ１〜ＳＦ８に分割する。そして、サブフィールドＳＦ１〜ＳＦ８のそれぞれは、再び放電セルを初期化するためのリセット期間ＲＰＤと、放電セルを選択するためのアドレス期間ＡＰＤと、そして選択された放電セルの放電を維持するためのサステイン期間ＳＰＤとに分割される。ここで、サステイン期間ＳＰＤに、サブフィールドＳＦ１〜ＳＦ８毎に互いに異なる数のサステインパルスを付与して、ビデオデータによって、そのサステイン期間ＳＰＤを組み合わせることによってＰＤＰは該当する階調を表示する。
【０００９】
図３は、第１及び第２サブフィールド(ＳＦ１、ＳＦ２)に供給されるＰＤＰの駆動波形を示したものである。
図３を参照すれば、第１及び第２サブフィールド(ＳＦ１、ＳＦ２)のそれぞれは、放電セルを初期化するためのリセット期間(ＲＰＤ)と、放電セルを選択するためのアドレス期間(ＡＰＤ)と、選択された放電セルの放電を維持するためのサステイン期間(ＳＰＤ)と、放電を消去するための消去期間(ＥＰＤ)とを含む。
【００１０】
リセット期間ＲＤＰは、全ての放電セルに壁電荷を形成するためのセットアップ期間(ＳＵＰＤ)と、その放電セルで不要な壁電荷を消去するためのセットダウン期間(ＳＤＰＤ)とを含む。セットアップ期間ＳＵＰＤでは、スキャン電極Ｙにサステイン電圧Ｖsからピーク電圧Ｖpに徐々に増加する上昇ランプパルス(Ｒamp-up Ｐulse、ＲＵＰ)が供給される。このような上昇ランプパルスＲＵＰによって全ての放電セルでリセット放電が発生して、図４のように、スキャン電極Ｙの方には負極性の壁電荷が形成され、サステイン電極Ｚ及びデータ電極Ｘの方には正極性の壁電荷が形成される。
【００１１】
また、セットダウン期間ＳＤＰＤでは、スキャン電極Ｙの電圧がピーク電圧Ｖpからサステイン電圧Ｖsに下降し、サステイン電圧Ｖsから接地電圧に徐々に落ちる下降ランプパルス(Ｒamp-down Ｐulse、ＲＤＰ)が供給される。このような下降ランプパルスＲＤＰによって、全ての放電セルで微弱な消去放電が発生することによって、図４のように不要な壁電荷が消去され、次のアドレス放電に必要な壁電荷が残留するようになる。
【００１２】
一方、セットアップ期間ＳＵＰＤでは、サステイン電極Ｚ及びデータ電極Ｘに接地電圧が供給され、セットダウン期間ＳＤＰＤでは、サステイン電極Ｚに正極性の直流バイアス電圧ＢＰが供給され、データ電極Ｘに接地電圧が供給される。
【００１３】
アドレス期間ＡＰＤでは、負極性のスキャンパルス(ＳＰ)がスキャン電極Ｙに順次に印加され、そのスキャンパルスＳＰに同期してデータ電極Ｘに正極性のデータパルス(ＤＰ)が印加される。これによって該当する放電セルでは、スキャンパルスＳＰとデータパルス(ＤＰ)との間の電圧差と、リセット期間ＲＰＤで生成された壁電荷による壁電圧が加算され、アドレス放電が発生される。このようなアドレス放電によって該当する放電セルの内部には、次のサステイン放電に利用される壁電荷が形成される。このようなアドレス期間ＡＰＤにサステイン電極Ｚには、直流バイアス電圧ＢＰが供給される。
【００１４】
サステイン期間ＳＰＤでは、スキャン電極Ｙ及びサステイン電極Ｚに交番的にサステインパルス(ＳＵＳＰy、ＳＵＳＰz)が印加される。これによって、アドレス放電で壁電荷が形成された放電セルでは、壁電圧とサステインパルス(ＳＵＳＰy、ＳＵＳＰz)のそれぞれの電圧とが加算され、サステインパルス(ＳＵＳＰy、ＳＵＳＰz)が印加される毎にサステイン放電が発生する。このようなサステイン放電によって該当する放電セルでは、サステイン期間ＳＰＤに比例する可視光を放出するようになる。
【００１５】
消去期間ＥＰＤでは、サステイン電極Ｚに消去パルスＳＰが印加され、消去放電が発生することによって放電セルの内の壁電荷が消去される。
このように、従来のＰＤＰ駆動方法は、アドレス期間ＡＰＤに利用される壁電荷を形成するために、リセット期間ＲＰＤをサブフィールド毎に要している。しかし、リセット期間ＲＰＤで、全ての放電セルから発生されるリセット放電によって不要な光が発生し、コントラストが低下する問題点がある。
【００１６】
具体的に、リセット期間ＲＰＤのセットアップ期間ＳＵＰＤの間、スキャン電極Ｙに供給される上昇ランプパルスＲＵＰによって、スキャン電極Ｙ及びサステイン電極Ｚとの間と、スキャン電極Ｙ及びデータ電極Ｘとの間に、リセット放電が発生する。このようなリセット放電でコントラストを低下させる放電は、スキャン電極Ｙとサステイン電極Ｚとの間の面放電である。これはスキャン電極Ｙとサステイン電極Ｚとの間の面放電による光が、放電セルの全面で発生するためである。従って、セットアップ期間ＳＵＰＤで発生される不要な光を減らすためには、スキャン電極Ｙとサステイン電極Ｚとの間の放電を少なく、かつ短くすること要求される。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明の目的は、セットアップ期間における不要な光を減らすことによって、コントラストを向上することができるＰＤＰのリセット方法及び装置を提供することにある。
【課題を解決するための手段】
【００１８】
前記目的を達成するために、本発明によるＰＤＰのリセット方法は、スキャン電極とサステイン電極とを含むプラズマディスプレイパネルの放電セルを、多数のサブフィールドのそれぞれで初期化するプラズマディスプレイパネルのリセット方法において、セットアップ期間内のリセット放電により前記放電セル内に初期の壁電荷を形成するステップと、セットダウン期間内に放電を消去することにより、前記放電セルから前記初期の壁電荷の中で不要な壁電荷を消去するステップを包含し、前記セットアップ期間中、前記サステイン電極をフローティングさせる期間が、一つ以上のサブフィールドで設定されることを特徴とする。
【００１９】
本発明によるＰＤＰのリセット方法は、前記セットアップ期間の間に前記サステイン電極をフローティングさせる期間が、前記多数のサブフィールド毎に異なるように設定されることを特徴とする。
【００２０】
本発明によるＰＤＰのリセット方法は、前記セットアップ期間の後半部で、前記サステイン電極をフローティングさせて前記リセット放電を止めるようにすることを特徴とする。
【００２１】
本発明によるＰＤＰのリセット方法は、フローティング期間において、前記サステイン電極の電圧は、前記リセット放電のために前記スキャン電極に供給される電圧に応じて変化することを特徴とする。
【００２２】
本発明によるＰＤＰのリセット方法は、前記サステイン電極のフローティング期間が、低階調のサブフィールドから高階調のサブフィールドに行くほど増加されるように設定されることを特徴とする。
【００２３】
本発明によるＰＤＰのリセット方法は、前記サステイン電極のフローティング期間が、低階調のサブフィールドから高階調のサブフィールドに行くほど減少されるように設定されることを特徴とする。
【００２４】
本発明によるＰＤＰのリセット方法は、前記多数のサブフィールドの輝度重み値によって複数のブロックに分割し、前記サステイン電極のフローティング期間が、前記サブフィールドのブロック毎に異なるように設定されることを特徴とする。
【００２５】
本発明によるＰＤＰのリセット方法は、前記サステイン電極のフローティング期間が、前記多数のサブフィールドの中で低階調に該当する少なくとも一つのサブフィールドで比較的、長く設定され、他のサブフィールドでは同一に設定されていることを特徴とする。
【００２６】
本発明によるＰＤＰのリセット装置は、スキャン電極とサステイン電極を有するプラズマディスプレイパネルの放電セルを、多数のサブフィールドのそれぞれで初期化するプラズマディスプレイパネルのリセット装置において、前記初期壁電荷がリセット放電によって、放電セル内に形成されるセットアップ期間内に、サステイン電極に第1電圧を供給し、かつ、前記セットアップ期間の後半部では、一つ以上のサブフィールドに所定期間だけ前記サステイン電極をフローティングさせ、かつ、前記放電セルから消去放電によって、前記初期の壁電荷の中で不要な壁電荷が消去されるセットダウン期間に、前記サステイン電極に前記第１電圧より高い第２電圧を供給するサステイン電極駆動回路を含むことを特徴とする。
【００２７】
前記サステイン電極駆動回路は、前記多数のサブフィールド毎に異なるように設定されることを特徴とする。
【００２８】
本発明によるＰＤＰのリセット装置に含まれた前記サステイン電極駆動回路は、前記サステイン電極のフローティング期間を、低階調のサブフィールドから高階調のサブフィールドに行くほど増加されるように設定することを特徴とする。
【００２９】
前記サステイン電極駆動回路は、前記サステイン電極のフローティング期間を、低階調のサブフィールドから高階調のサブフィールドに行くほど減少されるように設定することを特徴とする。
【００３０】
前記サステイン電極駆動回路は、前記サステイン電極のフローティング期間を輝度重み値によって、複数のブロックに分割されたサブフィールドのブロック毎に異なるように設定することを特徴とする。
【００３１】
前記サステイン電極駆動回路は、前記サステイン電極のフローティング期間を、前記多数のサブフィールドの中で低階調に該当する少なくとも一つのサブフィールドで比較的、長く設定し、他のサブフィールドでは同一に設定することを特徴とする。
【発明の効果】
【００３２】
本発明によるＰＤＰのリセット方法及び装置は、セットアップ期間の後半部でサステイン電極をフローティングさせる期間をサブフィールド毎に異なるように設定することによって、低階調のサブフィールドにおける不要な光をさらに減らすことができるため、コントラストを向上させることができる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の望ましい実施形態を添付した図５及び図６を参照して詳細に説明する。
図５は、本発明の実施形態によるＰＤＰリセット方法を含む駆動波形を示したものである。図６は、図５のサステイン電極Ｚに供給される駆動波形を発生するサステイン駆動回路を示したものである。
図５を参照すれば、サブフィールド(ＳＦ１、ＳＦ２)のそれぞれは、放電セルを初期化するためのリセット期間ＲＰＤと、放電セルを選択するためのアドレス期間ＡＰＤと、選択された放電セルの放電を維持するためのサステイン期間ＳＰＤと、放電を消去するための消去期間ＥＰＤとを含む。
【００３４】
リセット期間ＲＰＤは、全ての放電セルに壁電荷を形成するためのセットアップ期間ＳＵＰＤと、その放電セルで不要な壁電荷を消去するためのセットダウン期間ＳＤＰＤとを含む。セットアップ期間ＳＵＰＤでは、スキャン電極Ｙにサステイン電圧Ｖsからピーク電圧Ｖpに徐々に増加する上昇ランプパルスＲＵＰが供給される。このような上昇ランプパルスＲＵＰによって全ての放電セルからリセット放電が発生して壁電荷が形成される。
【００３５】
ここで、リセット放電の大きさ及び期間を減少させるため、セットアップ期間ＳＵＰＤの前半部で接地電圧を供給するサステイン電極Ｚを、後半部でフローティングさせる。ここで、サステイン電極Ｚをフローティングさせる具体的な方法は後述する。サステイン電極Ｚがフローティング状態、すなわち、サステイン電極Ｚにいかなる電圧も供給されない状態になると、スキャン電極Ｙとサステイン電極Ｚとの間の面放電を止めるようになる。
つまり、サステイン電極Ｚがフローティング状態になる場合、サステイン電極Ｚ上の電圧はスキャン電極Ｙの影響を受けることによって、そのスキャン電極Ｙに供給される上昇ランプパルスＲＵＰに応じて徐々に増加する。このとき、サステイン電極Ｚの電圧の増加分とスキャン電極Ｙの電圧の増加分は同一のため、スキャン電極Ｙとフローティング状態のサステイン電極Ｚとの間における面放電は止められる。これによって、リセット放電の大きさ及び期間が減るため、セットアップ期間ＳＵＰＤで発生される不要な光を減らすことができるようになる。
【００３６】
次に、セットダウン期間ＳＤＰＤでは、スキャン電極Ｙにピーク電圧Ｖpからサステイン電圧Ｖsに落ちて、サステイン電圧Ｖsから接地電圧に徐々に落ちる下降ランプパルスＲＤＰが供給される。このような下降ランプパルスＲＤＰによって、全ての放電セルで微弱な消去放電が発生して不要な壁電荷が消去され、次のアドレス放電に必要な壁電荷が残留するようになる。 一方、セットダウン期間ＳＤＰＤに、サステイン電極Ｚには正極性の直流バイアス電圧ＢＰが供給され、データ電極Ｘには接地電圧が供給される。
【００３７】
アドレス期間ＡＰＤでは、負極性のスキャンパルスＳＰがスキャン電極Ｙに順次に印加され、そのスキャンパルスＳＰに同期してデータ電極Ｘに正極性のデータパルスＤＰが印加される。これによって、該当する放電セルではスキャンパルスＳＰとデータパルスＤＰとの間の電圧差と、リセット期間ＲＰＤで生成された壁電荷による壁電圧が加算されアドレス放電が発生される。このようなアドレス放電によって該当する放電セルの内部には、次のサステイン放電に利用される壁電荷が形成される。一方、アドレス期間ＡＰＤに、サステイン電極Ｚには直流バイアス電圧ＢＰが供給される。
【００３８】
サステイン期間ＳＰＤでは、スキャン電極Ｙ及びサステイン電極Ｚに交番的にサステインパルス(ＳＵＳＰy、ＳＵＳＰz)が印加される。これによって、アドレス放電で壁電荷が形成された放電セルでは、壁電圧とサステインパルス(ＳＵＳＰy、ＳＵＳＰz)のそれぞれの電圧とが加算され、サステインパルス(ＳＵＳＰy、ＳＵＳＰz)が印加される毎にサステイン放電が発生する。サステイン放電で該当する放電セルではサステイン期間ＳＰＤに比例する可視光を放出するようになる。
【００３９】
消去期間ＥＰＤではサステイン電極Ｚに消去パルスＥＰが印加され、消去放電が発生することで放電セルの内の壁電荷が消去される。
このようなリセット期間ＲＰＤと、アドレス期間ＡＰＤと、サステイン期間ＳＰＤと、消去期間ＥＰＤとはサブフィールド毎に繰り返される。ここで、サステイン期間ＳＰＤは、サブフィールド毎に互いに異なる重み値で設定される。
【００４０】
特に、本発明のＰＤＰ駆動方法では、セットアップ期間ＳＵＰＤにおける不要な光を減らすために、サステイン電極Ｚがフローティング状態になる期間を、サブフィールド毎に異なるように設定する。これはサブフィールドのそれぞれが互いに異なるサステイン期間ＳＰＤを有することによって、そのサステイン期間ＳＰＤ以後の壁電荷の分布状態がサブフィールド毎に異なるためである。従って、全てのサブフィールドで同一のリセット放電を起こすことより、各サブフィールドに合わせてリセットの条件を異なるようにすることがさらに效果的である。例えば、ビデオデータの中で下位ビット、すなわち低階調に該当するサブフィールドＳＦ１では、サステイン電極Ｚのフローティング期間をt１で設定する場合、上位ビット、すなわち高階調に該当するサブフィールドＳＦ２では、サステイン電極Ｚのフローティング期間を前記t１より短いt２で設定する。
これは、サステイン放電回数が少ない低階調のサブフィールドＳＦ１が、サステイン放電回数が多い高階調のサブフィールドＳＦ２よりサステイン放電の影響を少なく受けるためである。つまり、低階調のサブフィールドＳＦ１のセットアップ期間ＳＵＰＤでサステイン電極Ｚがフローティングする期間t１を、高階調のサブフィールドＳＦ２のセットアップ期間ＳＵＰＤでサステイン電極Ｚがフローティングする期間t２より長くすることができる。これによって、低階調のサブフィールドＳＦ１でリセット放電の大きさ及び期間が高階調のサブフィールドＳＦ２より減るようになる。この結果、コントラスト低下の主原因の低階調での不要な光が減るため、コントラストをさらに向上することができる。
【００４１】
一方、セットアップ期間ＳＵＰＤの後半部におけるサステイン電極Ｚのフローティング期間は、高階調のサブフィールドから低階調のサブフィールドに行くほど漸次に増加するか、減少するように設定することもできる。これと違って、セットアップ期間ＳＵＰＤの後半部におけるサステイン電極Ｚのフローティング期間は、最下位のビットに該当する一つのサブフィールド又は下位のビットに該当する２つのサブフィールドだけで比較的、長く設定され、他のサブフィールドでは同一に設定されることができる。 また、一つのフレームを構成するサブフィールドを輝度重み値によって多数のブロックに分割した後、そのブロック毎に前記サステイン電極Ｚのフローティング期間が異なるように設定されることができる。この場合、サブフィールドのブロックのそれぞれは、隣接した輝度重み値を有する少なくとも２つのサブフィールドを含む。
【００４２】
図６は、図５に図示されたサステイン電極Ｚの駆動波形を供給するためのサステイン駆動回路を示したものである。
図６に図示されたサステイン駆動回路は、サステイン電極Ｚを通じてＰＤＰから回収された電圧を充電するソースキャパシタＣsと、サステイン電極Ｚと直列に接続されたインダクタＬと、ソースキャパシタＣsとインダクタＬとの間で充電経路を形成する第１スイッチＳ１及び第１ダイオードＤ１と、ソースキャパシタＣsとインダクタＬとの間で放電経路を形成する第２スイッチＳ２及び第２ダイオードＤ２と、サステイン電圧Ｖsの供給ラインとサステイン電極Ｚとの間に接続された第３スイッチＳ３と、接地電圧ＧＮＤの供給ラインとサステイン電極Ｚとの間に接続された第４スイッチＳ４を備える。
【００４３】
図５に図示されたリセット期間ＲＰＤの間に、セットアップ期間ＳＵＰＤで制御信号により第４スイッチＳ４がターン-オンされることによって、接地電圧ＧＮＤの供給ラインから接地電圧ＧＮＤがサステイン電極Ｚに印加される。このとき、第１〜第３スイッチ(Ｓ１〜Ｓ３)はターン-オフされる。
【００４４】
そして、セットアップ期間ＳＵＰＤの後半部で制御信号により、第４スイッチＳ４もターン-オフされることによってサステイン電極Ｚに電圧が供給されなくなって、サステイン電極Ｚはフローティング状態となる。フローティング状態になったサステイン電極Ｚの電位は、スキャン電極Ｙの影響を受けて上昇ランプパルスＲＵＰに応じて徐々に増加する形態を有する。このとき、スキャン電極Ｙに印加される電圧の上昇分とサステイン電極Ｚに印加される電圧の上昇分とが同一になる。
【００４５】
このようにサステイン電極Ｚがフローティング状態となるので、上昇ランプパルスＲＵＰによって、スキャン電極Ｙとサステイン電極Ｚとの間に発生するリセット放電を止めるようになる。
【００４６】
次に、セットダウン期間ＳＤＰＤにおいて、制御信号によって第３スイッチＳ３がターンオンされることによってサステイン電圧Ｖsの供給ラインからのサステイン電圧Ｖsがサステイン電極Ｚに直流バイアス電圧ＢＰに供給される。そして、第３スイッチＳ３が、アドレス期間ＡＰＤでもターン-オン状態を維持することによって、サステイン電極Ｚにはサステイン電圧Ｖsが直流バイアス電圧ＢＰとして続けて供給される。
【００４７】
そして、サステイン駆動回路は、サステイン期間ＳＰＤでエネルギー回収方法を利用してサステインパルスＳＵＳＰzをサステイン電極Ｚに供給する。
【図面の簡単な説明】
【００４８】
【図１】一般的なプラズマディスプレイパネルの放電セルの構造を示した斜視図である。
【図２】一つのフレームに含まれるサブフィールドの構成を示した図面である。
【図３】従来のプラズマディスプレイパネルの駆動波形図である。
【図４】リセット期間における壁電荷の変化過程を示した図面である。
【図５】本発明の実施形態によるプラズマディスプレイパネルのリセット方法を含む駆動波形図である。
【図６】図５に図示されたサステイン電極の駆動波形を供給するためのサステイン駆動部の詳細回路図である。
【符号の説明】
【００４９】
１０  上部基板
１２Ａ  スキャン電極
１２Ｂ  サステイン電極
１４  上部誘電体層
１６  保護膜
１８  下部基板
２０  データ電極
２２  下部誘電体層
２４  隔壁
２６  蛍光体層
【図１】
2005004213.tif 000003
【図２】
2005004213.tif 000004
【図３】
2005004213.tif 000005
【図４】
2005004213.tif 000006
【図５】
2005004213.tif 000007
【図６】
2005004213.tif 000008