(57)【要約】【課題】  電流検出回路において、出力電流を流す出力トランジスタと出力電流を検出するセンストランジスタの動作状態を同じにすることで、出力トランジスタとセンストランジスタに流れる電流の比が両者のトランジスタサイズ比で決まるようにし、前記出力トランジスタと前記センストランジスタのゲート−ソース間電圧の差異による影響を抑制することで検出電流をより正確に設定できるようにすること。【解決手段】  本発明においてはＮＭＯＳ出力トランジスタ１０とＮＯＳセンストランジスタ１１の動作状態を同じにして、両者に流れる電流の比が両者のトランジスタサイズ比で決まるようにし、ＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１のゲート−ソース間電圧の差異により検出電流が不正確になると云う問題点を解決している。【選択図】    図１
2005055373.tif 000002
【特許請求の範囲】
【請求項１】
電流検出回路において、出力トランジスタと、前記出力トランジスタと同じ導電型のセンストランジスタの動作状態を同じにし、前記センストランジスタに流れる電流を検出することを特徴とした電流検出回路。
【請求項２】
電流検出回路において、出力トランジスタのゲート端子とセンストランジスタのゲート端子を共通にし、前記出力トランジスタのドレイン端子と前記センストランジスタのドレイン端子を共通にし、前記センストランジスタのソース端子にオペアンプの反転入力端子を接続し、前記オペアンプの反転入力端子と出力端子の間に電流検出する抵抗素子を介し、前記出力トランジスタのソース端子をオペアンプの非反転入力端子に接続する請求項１に記載の電流検出回路。
【請求項３】
電流検出回路において、出力トランジスタのゲート端子とセンストランジスタのゲート端子を共通にし、前記出力トランジスタのソース端子と前記センストランジスタのソース端子を共通にし、前記センストランジスタのドレイン端子にオペアンプの反転入力端子を接続し、前記オペアンプの反転入力端子と出力端子の間に電流検出する抵抗素子を介し、前記出力トランジスタのドレイン端子をオペアンプの非反転入力端子に接続する請求項１に記載の電流検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電流を検出する半導体装置に関するものである。
【背景技術】
【０００２】
従来の電流検出器の回路構成を図８に示す。ドレイン電圧供給端子１００は、両トランジスタのドレイン端子に高電圧を供給している。ゲート電圧供給端子１１０は、両トランジスタのゲート端子に任意の電圧を供給している。ＮＭＯＳ出力トランジスタ１０のソース端子は、ＧＮＤ端子１２０に接続されている。ＮＭＯＳセンストランジスタ１１のソース端子は、センス抵抗１２のプラス側の端子に接続されている。センス抵抗１２のマイナス側の端子は、ＧＮＤ端子１２０に接続されている。ＮＭＯＳセンストランジスタソース端子からは、検出電圧出力端子１３０が出ている。
【０００３】
電流検出回路はＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１とセンス抵抗１２で構成されている。ＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１が共に同じ状態で動作している場合は、ＮＭＯＳセンストランジスタ１１にはＮＭＯＳ出力トランジスタ１０に流れる電流に比例した電流が流れ、その比はほぼ両者のトランジスタサイズ比となる。ＮＭＯＳ出力トランジスタ１０に流れる電流をＩＯＵＴ、ＮＭＯＳセンストランジスタ１１に流れる電流をＩＳＥＮＳＥとし、ＮＭＯＳ出力トランジスタ１０のＷ／Ｌ比をＫ１、ＮＭＯＳセンストランジスタ１１のＷ／Ｌ比をＫ２とすると、
――――1)
と近似することができる。
【０００４】
また、センス抵抗１２にかかる電圧降下をＶＳＥＮＳＥ、センス抵抗１２の抵抗値をＲＳＥＮＳＥとすると、
ＶＳＥＮＳＥ＝ＲＳＥＮＳＥ・ＩＳＥＮＳＥ――――2)  
となる（例えば、非特許文献１参照。）。
【非特許文献１】ＭＡＸ８８７  １００％  Ｄｕｔｙ  Ｃｙｃｌｅ，Ｌｏｗ−Ｎｏｉｓｅ，Ｓｔｅｐ−Ｄｏｗｎ，ＰＷＭ  ＤＣ−ＤＣ  Ｃｏｎｖｅｒｔｅｒ．Ｓｅｐ．１９９６，ｐａｇｅ７  Ｆｉｇｕｒｅ１．Ｓｉｍｐｌｉｆｉｅｄ  Ｆｕｎｃｔｉｏｎｎａｌ  Ｂｌｏｃｋ  Ｄｉａｇｒａｍ。［平成１４ 年１１ 月１３ 日検索］、インターネット＜URL ：http://pdfserv.maxim-ic.com/arpdf/1538.pdf＞
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図８に示す回路では、センス抵抗１２にかかる電圧降下ＶＳＥＮＳＥにより、ＮＭＯＳセンストランジスタ１１のゲート−ソース間電圧がＮＭＯＳ出力トランジスタ１０のゲート−ソース間電圧よりも低くなってしまう。すると、ＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１のゲート−ソース間電圧が異なる為、両者の電流比は両者のトランジスタサイズ比とは異なってしまう。センス抵抗１２にかかる電圧降下ＶＳＥＮＳＥが大きい程、ＮＭＯＳセンストランジスタ１１に流れる電流ＩＳＥＮＳＥは、1)式から求められる電流値よりも少なくなってしまう。
【課題を解決するための手段】
【０００６】
本発明においては、ＮＭＯＳセンストランジスタ１１のソース端子をオペアンプ１３の反転入力端子に接続し、オペアンプ１３の反転入力端子と出力端子の間に電流検出するセンス抵抗１２を介し、オペアンプ１３の非反転入力端子をＧＮＤ端子１２０に接続し、ＮＭＯＳ出力トランジスタとＮＭＯＳセンストランジスタのソース端子を同電位にさせる。
【発明の効果】
【０００７】
上記構成により、センス抵抗ＲＳＥＮＳＥにかかる電圧ＶＳＥＮＳＥによる両トランジスタのゲート−ソース間電圧の相違を防いでいる。
【発明を実施するための最良の形態】
【０００８】
ＮＭＯＳセンストランジスタのソース端子をオペアンプの反転入力端子に接続し、ＮＭＯＳ出力トランジスタのソース電位とオペアンプの非反転入力端子を接続し、オペアンプの出力をＮＭＯＳセンストランジスタのソース端子に抵抗素子を介し帰還をかけ、両トランジスタのソース電位を同電位にさせることで、両トランジスタのゲートーソース間電圧の相違を防ぐ。
【実施例】
【０００９】
以下に、本発明の実施例を図面に基づいて説明する。図１は本発明の第一の実施例を示す回路図である。図１の電流検出回路には、図８に示した電流検出回路のＮＭＯＳセンストランジスタソース端子に、負帰還をかけたオペアンプ１３が付加されている。ＮＭＯＳセンストランジスタ１１のソース端子は、センス抵抗１２のプラス側の端子とオペアンプ１３の反転入力端子に接続されており、オペアンプ１３の出力はセンス抵抗１２のマイナス側の端子と検出電圧出力端子１４０に接続されている。
【００１０】
オペアンプ１３の非反転入力端子にはＧＮＤ端子１２０が接続されている。オペアンプ１３には正負の電源が接続される。正電源は入力端子１５０が正電圧を供給している。負電源がない場合には、別途負電圧発生器１４にて負電圧を発生させ、それをオペアンプ１３に供給する必要がある。負電圧発生器としては、反転型チャージポンプや反転型スイッチングレギュレータと云ったものが挙げられる。オペアンプ１３の出力は、センス抵抗１２を介してオペアンプ１３の反転入力端子に負帰還がかけられている為、ＮＭＯＳセンストランジスタソース端子の電位とＧＮＤ端子１２０の電位は同電位となる。
【００１１】
従って、ＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１のソース電位は同電位となる。前述の通りＮＭＯＳ出力トランジスタのゲート端子とＮＭＯＳセンストランジスタ１１のゲート端子は短絡されているので、ＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１のゲート−ソース間電圧は等しい。また、ＮＭＯＳ出力トランジスタのドレイン端子とＮＭＯＳセンストランジスタ１１のドレイン端子は短絡されているので、ＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１のドレイン−ソース間電圧も等しい。
【００１２】
以上の様にＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１のゲート−ソース間電圧は等しく、かつ両者のドレイン−ソース間電圧も等しいので、ドレイン電圧供給端子１００とＧＮＤ端子１２０の電位差とゲート電圧との大小関係に関わらず、両者の動作状態は同じになる。すなわちＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１の電流の比は、両者のトランジスタサイズ比となる。もちろん両者のドレイン−ソース間電圧が等しいので、チャネル長変調による影響も生じない。
【００１３】
具体的に説明する。まずセンス抵抗１２に任意の電圧降下がかかった場合だが、前述の通りＮＭＯＳセンストランジスタソース端子はＧＮＤ電位となっている為、両トランジスタのゲート−ソース間電圧、ドレイン−ソース間電圧が異ならない。よって、前述の通り両者の動作状態は同じである為、両トランジスタの電流比が不正確になると云う問題点は生じない。
【００１４】
図２に示す通り、ＮＭＯＳ出力トランジスタ１０のソース端子とＮＭＯＳセンストランジスタソース端子を共通にし、ＮＭＯＳ出力トランジスタ１０のドレイン端子をオペアンプ１３の非反転入力端子に接続し、ＮＭＯＳセンストランジスタ１１のドレイン端子をセンス抵抗１２のプラス側の端子とオペアンプ１３の反転入力端子に接続して、オペアンプ１３の出力をセンス抵抗１２のマイナス側の端子と検出電圧出力端子１４０に接続した場合でも、同じ効果が得られることは明白である。この回路構成の場合、ＮＭＯＳ出力トランジスタ１０のドレイン電位をボルテージフォロア等でインピーダンス変換したものと、検出電圧出力端子１４０の電位を、差動回路２１に接続することにより、センス抵抗１２に発生する電圧のみが検出電圧出力端子１６０に出力される。
【００１５】
また、図３、４に示す通りＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１が共にｐチャネル型であった場合でも、同じ効果が得られることは明白である。
【００１６】
図５は本発明の第一の適用例を示す回路図である。図５の回路では同期整流方式降圧型スイッチングレギュレータにおいて、ＰＭＯＳスイッチングトランジスタ５０の電流を検出している。図５の回路には、図４に示した電流検出回路のオペアンプ１３の非反転入力端子とＰＭＯＳスイッチングトランジスタ５１のドレイン端子を、端子５００に接続している。ＰＭＯＳスイッチングトランジスタ５０とＰＭＯＳセンストランジスタ３１のソース端子は入力電圧供給端子１５０に接続されている。端子５００の電位は中間電位であるので、オペアンプ１３に負電源を供給する必要は無い。よってオペアンプ１３には正の電源とＧＮＤが供給される。オペアンプの正電源は入力電圧供給端子１５０が正電圧を供給している。
【００１７】
図６は本発明の第二の適用例を示す回路図である。図６の回路では昇圧型スイッチングレギュレータにおいて、ＮＭＯＳスイッチングトランジスタ５１の電流を検出している。図６の回路には、図２に示した電流検出回路のオペアンプ１３の非反転入力端子とＮＭＯＳスイッチングトランジスタ５１のドレイン端子を端子６００に接続している。ＮＭＯＳスイッチングトランジスタ５１とＮＭＯＳセンストランジスタ１１のドレイン端子は端子６００に接続されている。端子６００は中間電位であるので、オペアンプ１３に負電源を供給する必要は無い。よってオペアンプ１３には正の電源とＧＮＤが供給される。正電源は昇圧スイッチングレギュレータ出力電圧端子が正電圧を供給している。
【００１８】
図７は本発明の第三の適用例を示す回路図である。図７の回路ではボルテージレギュレータにおいて、ＰＭＯＳ出力トランジスタ３０の電流を検出している。図７の回路には、図４に示したインピーダンス変換回路２０と差動回路２１を除いた電流検出回路のオペアンプ１３の非反転入力端子とＰＭＯＳ出力トランジスタ３０のドレイン端子にＶ／Ｒ出力電圧端子７００を接続し、検出電圧出力端子１４０を電圧検出器７０に接続することにより、過電流を検出した時には回路をスイッチをオフする信号７１０を出力することができる。
【００１９】
本発明においては出力トランジスタとセンストランジスタの動作状態を同じにして、両者に流れる電流の比がトランジスタサイズ比となるようにすることで、出力電流をより精度良く検出できると云う効果がある。
【図面の簡単な説明】
【００２０】
【図１】本発明の電流検出回路の第一の実施例である。（ＮＭＯＳ：ドレイン共通）
【図２】本発明の第二の実施例の回路図である。（ＮＭＯＳ：ソース共通）
【図３】本発明の第三の実施例の回路図である。（ＰＭＯＳ：ソース共通）
【図４】本発明の第四の実施例の回路図である。（ＰＭＯＳ：ドレイン共通）
【図５】本発明を同期整流方式降圧型スイッチングレギュレータに適用したの回路図である。
【図６】本発明を同期整流方式昇圧型スイッチングレギュレータに適用したの回路図である。
【図７】本発明をボルテージレギュレータに適用したの回路図である。
【図８】従来の電流検出回路の一例のの回路図である。
【符号の説明】
【００２１】
１０  ＮＭＯＳ出力トランジスタ
１１  ＮＭＯＳセンストランジスタ
１２  センス抵抗
１３  オペアンプ負電圧発生器
１００  ドレイン電圧供給端子
１１０  ゲート電圧供給端子
１２０  ＧＮＤ端子
１３０  検出電圧出力端子
１４０  検出電圧出力端子
１５０  入力電圧供給端子
１６０  検出電圧出力端子
１７０  ソース電圧供給端子
２０  インピーダンス変換回路
２１  差動回路
３０  ＰＭＯＳ出力トランジスタ
３１  ＰＭＯＳセンストランジスタ
３２  正電圧発生器（入力電圧より高い）
３００  ドレイン電圧供給端子
３１０  ゲート電圧供給端子
３２０  ソース電圧供給端子
５０  ＰＭＯＳスイッチングトランジスタ
５１  ＮＭＯＳスイッチングトランジスタ
５００  端子
６００  端子
７０  電圧検出器
７１  基準電圧発生回路
７００  Ｖ／Ｒ出力電圧端子
７１０  スイッチＯＮ／ＯＦＦ信号
【図１】
2005055373.tif 000003
【図２】
2005055373.tif 000004
【図３】
2005055373.tif 000005
【図４】
2005055373.tif 000006
【図５】
2005055373.tif 000007
【図６】
2005055373.tif 000008
【図７】
2005055373.tif 000009
【図８】
2005055373.tif 000010
【手続補正書】
【提出日】平成15年8月8日(2003.8.8)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】０００３
【補正方法】変更
【補正の内容】
【０００３】
電流検出回路はＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１とセンス抵抗１２で構成されている。ＮＭＯＳ出力トランジスタ１０とＮＭＯＳセンストランジスタ１１が共に同じ状態で動作している場合は、ＮＭＯＳセンストランジスタ１１にはＮＭＯＳ出力トランジスタ１０に流れる電流に比例した電流が流れ、その比はほぼ両者のトランジスタサイズ比となる。ＮＭＯＳ出力トランジスタ１０に流れる電流をＩＯＵＴ、ＮＭＯＳセンストランジスタ１１に流れる電流をＩＳＥＮＳＥとし、ＮＭＯＳ出力トランジスタ１０のＷ／Ｌ比をＫ１、ＮＭＯＳセンストランジスタ１１のＷ／Ｌ比をＫ２とすると、
ＩSENSE＝（Ｋ2／Ｋ1 ）ＩOUT――――1)
と近似することができる。