(57)【要約】【課題】  本発明は、閾値変動の少ない、金属原子を有するゲート絶縁膜を用いた半導体装置の製造方法及び半導体装置を提供する。【解決手段】  本発明の半導体装置の製造方法は、半導体基板上に疑似膜を形成する工程と、疑似膜を跨ぐゲート電極を形成する工程と、疑似膜を除去する工程と、疑似膜の形成していた空隙に金属原子を有するゲート絶縁膜を形成する工程と、ゲート電極を挟む半導体基板表面にソース／ドレイン領域を形成する工程とを備えることを特徴とする。【選択図】  図２
2005277261.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に疑似膜を形成する工程と、
前記疑似膜を跨ぐゲート電極を形成する工程と、
前記疑似膜を除去する工程と、
前記疑似膜の形成していた空隙に金属原子を有するゲート絶縁膜を形成する工程と、
その後、前記ゲート電極を挟む半導体基板表面にソース／ドレイン領域を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板上に疑似膜を形成する工程と、
前記疑似膜を跨ぐゲート電極を形成する工程と、
前記ゲート電極を半導体基板表面にソース／ドレイン領域を形成する工程と、
その後、前記疑似膜を除去する工程と、
前記疑似膜の形成していた空隙に金属原子を有するゲート絶縁膜を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記ゲート電極は、多結晶Siからなることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記ゲート電極は、As、P又はBを含有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極は、金属原子を有することを特徴とする請求項２乃至４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記ゲート絶縁膜は、Siの酸化膜、窒化膜若しくは酸窒化膜と金属原子を有する絶縁膜との積層からなることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記ゲート絶縁膜は、Hf原子を有することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記疑似膜は、SiとGeの混晶化合物、W、Tiシリサイドからなることを特徴とする請求項１乃至７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極は、前記疑似膜をゲート幅方向に跨ぎ、
前記ソース／ドレイン領域は、前記ゲート電極をゲート長方向に挟むことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記ソース／ドレイン領域は、高濃度不純物拡散層を備えることを特徴とする請求項１乃至９のいずれか１項に記載の半導体装置の製造方法。
【請求項１１】
半導体基板と、
前記半導体基板上に形成された金属原子を有するゲート絶縁膜と、
前記ゲート絶縁膜をゲート幅方向に跨ぎ形成されたゲート電極と、
前記ゲート絶縁膜をゲート長方向に挟む半導体基板表面に形成されたソース／ドレイン領域とを備えることを特徴とするプレーナ型の半導体装置。
【請求項１２】
前記ゲート電極は、多結晶Siを有することを特徴とする請求項１１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
集積回路の高機能化には、その構成要素であるMOSFET（Metal-Oxide-Semiconductor Field Effect Transistor）等の素子の高性能化が必要である。素子の高性能化は、基本的には比例縮小則により行われてきたが、0.1μｍ（ゲート長）世代を境に様々な問題が生じている。その１つにゲート絶縁膜の問題がある。
【０００３】
従来、ゲート絶縁膜にはSiO2が用いられてきた。しかし、SiO2は比誘電率（約3.9）が低いため、0.1μｍ世代のゲート絶縁膜に要求されるゲート絶縁膜厚3nmでは、ゲート電極と半導体基板間のリーク電流が増加してしまう。
【０００４】
そこで、高い比誘電率（約10以上）を有する高誘電体絶縁膜を用いてリーク電流を抑えることが検討されている。高誘電体絶縁膜としては、ZrO2、HfO2等の金属酸化物や、これらとSiO2との混晶化合物（所謂シリケート）が挙げられる。
【０００５】
しかし、これら高誘電体絶縁膜は、多結晶Si等のゲート電極と組み合わせた場合、MOSFETの閾値変動が大きくなることが明らかとなった（非特許文献１参照）。この閾値変動は非常に大きく、通常行われる半導体基板の不純物濃度により調整することは困難であった。
【非特許文献１】C.Hobbs, etal.,  2003 Tech. Digest of VLSI symposium, 4.
【発明の開示】
【発明が解決しようとする課題】
【０００６】
発明者らは、この閾値変動の原因を調査し、以下のことを見出した。
【０００７】
通常、ゲート電極形成工程は、ゲート絶縁膜形成工程の次に、CVD（Chemical Vapor Deposition）を用い、水素あるいは水素を含有する雰囲気下で行われる。このとき、高誘電体絶縁膜表面は、還元し、活性化した金属原子が露出する。この金属原子はゲート電極に用いられるSi、Ge等の半導体原子と反応し、ゲート電極とゲート絶縁膜の界面に電荷が形成される。この電荷がMOSFETの閾値変動の原因である。
【０００８】
この電荷形成を抑制するために、他種絶縁膜をゲート絶縁膜に被覆させた後に、ゲート電極を形成することが考えられる。しかし、通常、他種絶縁膜の形成工程はCVDを用いるため、金属原子は他種絶縁膜に進入後、表面に露出し、同様の現象が生じることが解った。
【０００９】
一方、熱処理温度が高い場合、ゲート電極に導入されたAs、P、B等の不純物も、高誘電体絶縁膜に進入後、金属原子と電荷形成反応を生じ、MOSFETの閾値変動の原因となりうることが解った。
【００１０】
また、さらに先の技術世代では、金属、金属と半導体の混晶化合物等をゲート電極に用いることが検討されているが、これら金属原子は熱処理により活性化し、ゲート絶縁膜の絶縁性を破壊しやすいという問題もある。半導体基板とゲート電極材料にもよるが、例えば、約600℃以上の熱処理によりこの問題が生じる。
【００１１】
本発明は、上記事情に鑑みて、閾値変動の少ない、金属原子を有するゲート絶縁膜を用いた半導体装置の製造方法及び半導体装置を提供する。
【課題を解決するための手段】
【００１２】
本発明の半導体装置の製造方法は、半導体基板上に疑似膜を形成する工程と、疑似膜を跨ぐゲート電極を形成する工程と、疑似膜を除去する工程と、疑似膜の形成していた空隙に金属原子を有するゲート絶縁膜を形成する工程と、その後、ゲート電極を挟む半導体基板表面にソース／ドレイン領域を形成する工程とを備えることを特徴とする。
【００１３】
本発明の半導体装置は、プレーナ型であり、半導体基板と、半導体基板上に形成された金属原子を有するゲート絶縁膜と、ゲート絶縁膜をゲート幅方向に跨ぎ形成されたゲート電極と、ゲート絶縁膜をゲート長方向に挟む半導体基板表面に形成されたソース／ドレイン領域とを備えることを特徴とする。
【発明の効果】
【００１４】
本発明によれば、閾値変動の少ない半導体装置の製造方法及び半導体装置を提供する。
【発明を実施するための最良の形態】
【００１５】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１６】
なお、各実施の形態においては、ゲート絶縁膜に酸化物を用いたｎ型MOSFETについて説明するが、無論、ｐ型MOSFET、CMOSFET（complementary MOSFET）についても適用できる。また、ゲート絶縁膜は酸化物に限られず、窒化物、フッ化物等のその他の絶縁体を用いたMISFETについても、同様に各実施の形態を適用できる。
【００１７】
また、EPROM（Erasable Programmable Read Only Memory）、EEPROM（Electrically EPROM）、フラッシュメモリ等のPROMについても、同様に各実施の形態を適用できる。
【００１８】
また、上述した半導体素子が集積化したメモリ、ロジック回路等、並びにこれらが同一チップ上に混載されるシステムLSI等も本発明の範囲内である。
【００１９】
（第１の実施の形態）
第１の実施の形態のMOSFETの製造方法は、半導体基板上に疑似膜を形成する工程と、疑似膜をゲート幅方向に跨ぐゲート電極を形成する工程と、疑似膜を除去する工程と、疑似膜の形成していた空隙に金属原子を有するゲート絶縁膜を形成する工程と、その後、ゲート電極をゲート長方向に挟む半導体基板表面にソース／ドレイン領域を形成する工程とを備えることを特徴とする。
【００２０】
第１の実施の形態に係わるMOSFETの製造方法の一例について図１乃至図５を参照して説明する。
【００２１】
図１乃至図５は、夫々、第１の実施形態に係るMOSFETの製造方法の一例の第１乃至第５の工程を説明するための断面模式図である。図１（ａ）は、ゲート長方向の断面模式図であり、図１（ｂ）は、ゲート幅方向の断面模式図である。図２乃至図５についても同様である。
【００２２】
第１の工程について、図１を参照して説明する。
【００２３】
Si基板１０にSTI（Shallow Trench Isolation）用の溝を約0.4μｍの深さに掘った後、CVD法を用いて素子分離となるSiO2をSi基板１０全面に堆積後、CMP（Chemical Mechanical Polish）を用いて平坦化し、素子分離１１（SiO2）を形成する。
【００２４】
次に、Si基板１０にBのイオン注入を用いて閾値調整を行った後、ジクロロシラン、ゲルマン、塩酸のガス系のCVDを用いて、Si露出面、すなわち、Si基板１０上に選択的に疑似膜１２（Ge含有率20％のSiGe。以後、SiGeとする。）を4nm堆積した。
【００２５】
次に、Si2H6もしくはSiH4を含む雰囲気によるCVDを用いて、ゲート電極１３となる多結晶SiをSi基板１０全面に堆積する。その後、RIE（Reactive Ion Etching）を用いて、ゲート電極１３（多結晶Si）を形成する。この際、CFｘガスにSFｘガスを混入させることにより、疑似膜１２（SiGe）には保護層が形成され、エッチングされない。図１に示すように、ゲート電極１３（多結晶Si）は、ゲート長方向では疑似膜１２上中央に、ゲート幅方向では疑似膜１２を跨ぐように素子分離１１（SiO2）及び疑似膜１２上に形成される。
【００２６】
図２に示すように、第２の工程は、ウェットエッチングを用いて、疑似膜１２（SiGe）を除去し、Si基板１０とゲート電極１３（多結晶Si）間に空隙を形成する。この際、硝酸とフッ酸と水の混合液を用いると、Si及びSiO2に対し、選択的にSiGeを除去できる。
【００２７】
なお、硝酸とフッ酸と水の混合液の代わりに、酢酸とフッ酸と水の混合液、アンモニア水とフッ酸と水の混合液を用いても良い。また、ウェットエッチングの代わりに、CFｘを含むプラズマ中での選択エッチングも可能である。
【００２８】
図３に示すように、第３の工程は、常圧、水蒸気雰囲気下、700℃の熱処理による熱酸化を用いて、Si基板１０及びゲート電極１３（多結晶Si）の表面に、約0.5nmの界面膜１４（SiO2）を形成する。
【００２９】
なお、界面膜１４（SiO2）の形成工程は、ゲート電極とゲート絶縁膜の界面の電荷形成抑制の観点からは行った方が好ましいが、行わなくとも良い。また、ゲート絶縁膜１５堆積時に、自然にSi基板１０及びゲート電極１３の表面に界面膜１４（SiO2）が成長する場合もある。
【００３０】
次に、ゲート絶縁膜１５（HfO2とSiO2の混晶化合物（以後、HfO2−SiO2とする。））をMOCVD（Metal Organic Chemical Vapor Deposition）法を用いて、500℃でSi基板１０全面に厚さ3nm堆積させる。この際、アンモニアガスを混入させることにより、ゲート絶縁膜１５（HfO2−SiO2）を窒化しても良い。このときの窒素濃度は20％以上40％以下が好ましい。この工程において、疑似膜１２の形成していた空隙にゲート絶縁膜１５が形成される。
【００３１】
なお、ゲート絶縁膜１５堆積方法は、MOCVD法の他、ハライド系のCVD、アトミック層堆積法を用いても良い。また、窒化の方法は、アンモニアガスを含有する雰囲気でのCVDの他、プラズマにより活性化されたNを含有する雰囲気でのCVDを用いても良い。なお、ゲート長約20nｍ以下の場合、ゲート絶縁膜１５堆積後、アンモニア雰囲気での熱処理による窒化、プラズマN中での窒化等も可能である。
【００３２】
図４に示すように、第４の工程は、塩素を含むRIEを用いて、ゲート絶縁膜１５（HfO2−SiO2）をゲート電極１３（多結晶Si）直下及び側面を残して除去する。次に、As+を200eVのエネルギーのイオン注入を用いて、不純物濃度1×1015cm-2程度の浅い拡散層１６を形成する。
【００３３】
なお、浅い拡散層１６の形成方法は、イオン注入による方法の他、不純物ドープされたSiを堆積し、固溶拡散により形成する方法、ゲート側壁１７を不純物ドープし、固溶拡散により形成する方法を用いても良い。
【００３４】
図５に示すように、第５の工程は、CVDを用いて、ゲート側壁となるSiO2を全面に10nm堆積させた後、RIEを用いて、ゲート電極側面にゲート側壁１７（SiO2）を形成する。次に、As+を10keVのエネルギーのイオン注入を用いて、不純物濃度1×1015cm-2程度の深い拡散層１８を形成する。その後、600℃以上の熱処理、例えば、1000℃、20秒の短時間高温熱処理を施し、不純物を活性化させる。
【００３５】
次に、CVDを用いて、シリサイド層となるCoを堆積させた後、約400℃の熱処理を用いて、シリサイド層１９（CoSi2）を形成させる。次に、硫酸と過酸化水素水の溶液を用いたウェットエッチングを行うことにより、未反応のCoを除去する。
【００３６】
第１の実施の形態によれば、ゲート電極の形成後にゲート絶縁膜を形成するため、ゲート電極形成工程にて生じていたゲート電極とゲート絶縁膜界面の電荷形成反応を抑制できる。従って、MOSFETの閾値変動を減少できる。また、第１の実施の形態は、従来の製造方法との整合性も高い。
【００３７】
第１の実施の形態に係わるMOSFETの材料について説明する。
【００３８】
ゲート電極１３が、As、P、B等の不純物を有する場合、ゲート電極１３／ゲート絶縁膜１５界面の電荷形成反応は活性化する。従って、本発明の与える効果は大きい。
【００３９】
ゲート電極１３は、多結晶Siの他、SiGe、シリサイド、ジャーマナイド等を用いることができる。シリサイドとしてはWSi2, NiSi, CoSi2, PtSi, MoSi2等が挙げられる。ジャーマナイドとしてはWGi2, NiGe, NiGe2, CoGe2, PtGe, MoGe2等が挙げられる。なお、SiGeのGe濃度は疑似膜１２より低くする。これは、上述した第２の工程における疑似膜１２の除去を選択的に行うためである。
【００４０】
ゲート絶縁膜１５を界面膜１４との積層構造にすることにより、ゲート電極１３／ゲート絶縁膜１５界面の電荷形成反応をさらに抑制できる。なお、積層構造ではなく、徐々に組成が変化している構造でもよい。
【００４１】
ゲート絶縁膜１５は、高誘電体絶縁膜、あるいはこれとSiO2若しくはAl2O3との混晶化合物等が挙げられる。高誘電体絶縁膜としては、HfO2の他、ZrO2及びTiO2に代表されるIV遷移金属の酸化物、並びにLa2O3に代表されるランタノイド系金属の酸化物等が挙げられる。
【００４２】
界面膜１４は、Si酸化膜SiO2の他、Si窒化膜Si3N4、Si酸窒化膜SiON等が挙げられる。SiO2の場合、O2中での酸化、プラズマO中での酸化等、Si3N4の場合、アンモニア雰囲気での窒化、プラズマN中での窒化等、SiONの場合、NO雰囲気での酸窒化、N2O雰囲気での酸窒化等、あるいは上述した酸化法と窒化法の組合せにより、界面膜１４を形成する。
【００４３】
ゲート絶縁膜１５は、Hf原子を有することが好ましい。これは、Hf原子を有するゲート絶縁膜１５とSiO2界面膜の組合せにおいて、特に良好な特性が得られているからである。なお、HfO2とSiO2の混晶化合物の場合、ゲート絶縁膜特性の点から、HfO2の濃度は30％以上80％以下が好ましい。
【００４４】
疑似膜１２は、Si基板１０上に選択的に堆積できるものが好ましい。例えば、SiGeの他、W、TiSi2等が挙げられる。
【００４５】
Wを用いた疑似膜１２は、例えば、第１の工程では、WF6とSiH4の混合ガス系のCVDを用いて堆積し、第２の工程では、硫酸と過酸化水素水の混合液を用いて除去する。TiSi2を用いた疑似膜１２は、例えば、第１の工程では、TiCl4とSiH４の混合ガス系のCVDを用いて堆積し、第２の工程では、稀フッ酸を用いて除去する。
【００４６】
疑似膜１２は、下層に上述した層を用い、上層にSiO2層を用いる多層構造であると好ましい。これは、SiO2層はゲート電極１３形成時のエッチング耐性が高いため、ゲート電極を精度良く加工できるためである。
【００４７】
ソース／ドレイン領域が、高濃度不純物拡散層である場合、通常、不純物活性化のための高温熱処理を行うため、ゲート電極１３／ゲート絶縁膜１５界面に生じる電荷形成反応は活性化する。従って、本発明の与える効果は大きい。
【００４８】
ソース／ドレイン領域は、浅い拡散層１６、深い拡散層１８及びシリサイド層１９の他、浅い拡散層１６のみ、シリサイド層１９のみ、浅い拡散層１６及びシリサイド層１９の組合せ等が挙げられる。
【００４９】
浅い拡散層１６及び深い拡散層１８は、Asの他、導電型に応じて、B、P等を注入し、形成する。シリサイド層１９は、V、Cr、Mn、Y、Mo、Ru、Rh、Hf、Ta、W、Ir、Co、Ti、Pt、Pd、Zr、Gd、Dy、Ho、Er等の金属のシリサイドを用いる。
【００５０】
Si基板１０は、SiGe、Ge、歪Si、歪Geあるいはその他のチャネル領域材料等を用いる。なお、上述したように、不純物を添加してもよい。また、Si基板１０は、埋込絶縁膜を有するSOI（Silicon On Insulator）構造を用いても良い。
【００５１】
素子分離１１及びゲート側壁１７は、SiO2の他、SiN、SiONを用いる。
【００５２】
以下に、変形例１を示す。
【００５３】
本発明のMOSFETは、上述したプレーナ型の他、Fin型、縦型等のMOSFETにも適用できる。変形例１では、Fin型MOSFETの製造方法について説明する。
【００５４】
変形例１に係わるMOSFETの製造方法の一例について図６乃至図８を参照して説明する。便宜上、SOI構造を有するｎ型MOSFETについて、第１の実施の形態と異なる箇所について説明する。
【００５５】
図６乃至図８は、夫々、変形例１に係るMOSFETの製造方法を説明するための斜視模式図である。
【００５６】
まず、第１の工程について説明する。
【００５７】
図６に示すように、下から順に、Si基板１１０、埋込絶縁膜１１１、Si層１１２の積層によりSOI構造を形成する。
【００５８】
次に、Si層１１２上にSi窒化層１１３を堆積後、フォトリソグラフィを用いて、Si層１１２及びSi窒化層１１３を直方体状に形成する。この直方体が後に、ソース／ドレイン領域及びチャネル領域となる。
【００５９】
次に、Si層１１２表面を酸と過酸化水素水の混合液若しくはアンモニアと過酸化水素水の混合液を用いて、Si層１１２の露出面を清浄化した後、Si層１１２に、閾値調整のためのBイオン注入を行なう。
【００６０】
次に、ジクロロシラン、ゲルマン、塩酸のガス系のCVDを用いて、Si露出面、すなわち、Si層１１２表面に疑似膜１１４（Ge含有率20％のSiGe。以後、SiGeとする）を4nm堆積した。
【００６１】
次に、Si2H6もしくはSiH4を含む雰囲気によるCVD法を用いて、ゲート電極１１５となる多結晶SiをSi基板１１０全面に堆積し、その後、RIEを用いて、ゲート電極１１５（多結晶Si）を形成する。なお、この際、CFｘガスにSFｘガスを混入させないことにより、ゲート電極１１５直下の疑似膜１１４（SiGe）以外、すなわちSi層１１２側面に形成されたSi及びSiGeが完全に除去される。なお、Si層１１２自体は、Si窒化層１１３によりマスクされているため、除去されない。
【００６２】
図７に、第１の工程のMOSFETの斜視模式図を示す。
【００６３】
第２乃至第５の工程は、第１の実施の形態のMOSFETと同様の製造工程である。
【００６４】
図８に、第５の工程のMOSFETの斜視模式図を示す。
【００６５】
（第２の実施の形態）
第２の実施の形態のMOSFETの製造方法は、半導体基板上に疑似膜を形成する工程と、疑似膜をゲート幅方向に跨ぐゲート電極を形成する工程と、ゲート電極をゲート長方向に挟む半導体基板表面にソース／ドレイン領域を形成する工程と、その後、疑似膜を除去する工程と、疑似膜の形成していた空隙に金属原子を有するゲート絶縁膜を形成する工程とを備えることを特徴とする。
【００６６】
第２の実施の形態に係わるMOSFETの製造方法の一例について図９乃至図１３を参照して説明する。便宜上、ｎ型MOSFETについて、第１の実施の形態と異なる箇所について説明する。
【００６７】
図９乃至図１３は、夫々、第２の実施形態に係るMOSFETの製造方法の一例の第１乃至第５の工程を説明するための断面模式図である。図９（ａ）は、ゲート長方向の断面模式図であり、図９（ｂ）は、ゲート幅方向の断面模式図である。図１０乃至図１３についても同様である。
【００６８】
第１の工程について、図９を参照して説明する。
【００６９】
疑似膜２２（下層SiGe層と上層SiO2層の積層。以後、SiGe／SiO2とする。）が多層である他は、第１の実施の形態の第１の工程と同様である。なお、このSiO2層は、SiGe層の形成後、プラズマ酸化、熱酸化等を用いて形成する。
【００７０】
第２の工程について、図１０を参照して説明する。浅い拡散層２６、ゲート側壁２７（SiO2）、深い拡散層２８を順次形成する。これらの詳細な形成方法は、第１の実施の形態の第４及び第５の工程に示した方法と同様である。
【００７１】
第３の工程について、図１１を参照して説明する。フッ酸を用いたウェットエッチングを行うことにより、ゲート側壁２７（SiO2）を除去する。なお、ゲート側壁２７にSiNを用いた場合、フッ酸の代わりに100℃程度のリン酸を用いる。次に、第１の実施の形態の第２の工程と同様の方法を用いて、疑似膜１２（SiGe／SiO2）を除去する。
【００７２】
第４の工程について、図１２を参照して説明する。界面膜２４（SiO2）を形成後、ゲート絶縁膜（HfO2−SiO2）を形成する。これらの詳細な形成方法は、第１の実施の形態の第３の工程及び第４の工程に示した方法と同様である。
【００７３】
第５の工程について、図１３を参照して説明する。ゲート側壁２７（SiO2）を形成後、シリサイド層２９（CoSi2）を形成する。これらの詳細な形成方法は、第１の実施の形態の第５の工程に示した方法と同様である。
【００７４】
第２の実施の形態によれば、熱処理を用いるソース／ドレイン領域の形成工程後にゲート絶縁膜を形成するため、熱処理によるゲート電極１３／ゲート絶縁膜１５界面の電荷形成反応の活性化を抑制できる。従って、第１の実施の形態に比して、MOSFETの閾値変動を減少できる。
【００７５】
以下に、変形例２を示す。
【００７６】
変形例２では、ゲート電極に金属を用いるMOSFETの製造方法について説明する。
【００７７】
変形例２に係わるMOSFETの製造方法の一例について図１４乃至図１８を参照して説明する。便宜上、ｎ型MOSFETについて、第２の実施の形態と異なる箇所について説明する。
【００７８】
図１４乃至図１8は、夫々、変形例２に係るMOSFETの第１乃至第５の工程を説明するための断面模式図である。図１４（ａ）は、ゲート長方向の断面模式図であり、図１4（ｂ）は、ゲート幅方向の断面模式図である。図１4乃至図１８についても同様である。
【００７９】
第１の工程について、図１４を参照して説明する。
【００８０】
まず、第２の実施の形態の第１の工程と同様に、素子分離３１（SiO2）を形成する。次に、Si基板１０にBのイオン注入を用いて閾値調整を行った後、ジクロロシラン若しくはテトラクロロシラン、アンモニアのガス系のCVDを用いて、Si露出面、すなわち、Si基板３０上に疑似膜３２（SiN）を4nm堆積した。
【００８１】
次に、WF6及びSiH4を含むガス系のCVDを用いてゲート電極３３（W）を堆積後、TEOS（tetra ethoxy silane）を含むガス系のCVDを用いて、SiO2層３１０を堆積させる。次に、CFｘガスを含む雰囲気下におけるRIEを用いて、ゲート電極３３（W）を形成する。
【００８２】
第２の工程について、図１５を参照して説明する。浅い拡散層３６、ゲート側壁３７（SiN）、深い拡散層３８を順次形成する。これらの形成方法は、第２の実施の形態の第２の工程に示した方法と同様である。
【００８３】
第３の工程について、図１６を参照して説明する。ウェットエッチングを行うことにより、ゲート側壁３７（SiN）及び疑似膜（SiN）を除去する。この際、100℃程度のリン酸を用いると、Si、SiO2に対し、選択的にSiNを除去できる。
【００８４】
第４の工程について、図１７を参照して説明する。CVDを用いてSi基板３０表面に界面膜３４（SiO2）を0.5nm堆積させた後、第２の実施の形態の第４の工程と同様の方法を用いて、ゲート絶縁膜（HfO2−SiO2）を形成する。
【００８５】
第５の工程について、図１８を参照して説明する。エッチングを用いて深い拡散層３８上の界面膜３４（SiO2）を除去後、第２の実施の形態の第５の工程と同様の方法を用いて、シリサイド層２９（CoSi2）を形成する。なお、この第５の工程において、SiO2層３１０はゲート電極３３（W）のシリサイド反応を妨げる役割を果たす。
【００８６】
なお、ゲート電極３３は、金属原子を有するものであり、Wの他、Hf、Zr、Al、Cu、Mo、Pt、Pd等の金属若しくは合金、TiN、WN、MoN、HfN、ZrN、TiB、TiC、HfC等の化合物、WSi2, NiSi, CoSi2, PtSi, MoSi2等のシリサイド、及び、WGi2, NiGe, NiGe2, CoGe2, PtGe, MoGe2等のジャーマナイドが考えられる。
【００８７】
ゲート電極が金属原子を有する場合、金属原子は熱処理により活性化し、ゲート絶縁膜の絶縁性を破壊しやすい。従って、本発明の与える効果は大きい。
【００８８】
（第３の実施の形態）
第３の実施の形態のプレーナ型のMOSFETについて、図１９を参照して説明する。
【００８９】
図１９は、図５に示すMOSFETの上面模式図である。
【００９０】
図１９に示すように、素子分離１１（SiO2）は、Si基板を囲むように形成し、ゲート電極１３は、ゲート絶縁膜１５で囲まれている。ゲート電極１３は、ゲート幅方向にゲート絶縁膜１５を跨ぐように、Si基板及び素子分離１１（SiO2）上に形成される。なお、電極との接続部分となるため、素子分離１１（SiO2）上のゲート電極１３は、他の部分に比して大きい。Si基板上において、ゲート電極１３及びゲート絶縁膜１５をゲート長方向に挟むように、ゲート側壁１７が形成されている。なお、ゲート電極１３上面にはシリサイド層１９が形成され、Si基板１０表面にはシリサイド層１９が形成されている。
【００９１】
図示されていないが、ゲート絶縁膜１５は、Si基板とゲート電極１３間に形成されるが、素子分離１１とゲート電極１３間には形成されない。すなわち、ソース／ドレイン領域に挟まれたSi基板上（図１９では、点線で囲まれた領域）にゲート絶縁膜１５が形成されている。
【００９２】
第３の実施の形態によれば、通常のプレーナ型のMOSFETに比して、ゲート絶縁膜１５とゲート電極１３間の接触面は減少する。このため、金属原子を有するゲート絶縁膜１５とゲート電極１３間の接着性の悪さによる剥れを抑制できる。
【００９３】
なお、ゲート電極１３が多結晶Siである場合、ゲート絶縁膜１５との接着性は特に悪いため、本発明の与える効果は大きい。
【００９４】
また、第３の実施の形態によれば、上述した製造方法を用いるため、MOSFETは閾値変動が少ない。
【００９５】
以上、本発明の実施の形態を説明したが、本発明はこれらに限られず、特許請求の範囲に記載の発明の要旨の範疇において様々に変更可能である。また、本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記実施形態に開示されている複数の構成要素を適宜組み合わせることにより種々の発明を形成できる。
【図面の簡単な説明】
【００９６】
【図１】第１の実施形態に係るMOSFETの第１の工程を説明するための断面模式図。
【図２】第１の実施形態に係るMOSFETの第２の工程を説明するための断面模式図。
【図３】第１の実施形態に係るMOSFETの第３の工程を説明するための断面模式図。
【図４】第１の実施形態に係るMOSFETの第４の工程を説明するための断面模式図。
【図５】第１の実施形態に係るMOSFETの第５の工程を説明するための断面模式図。
【図６】変形例１に係るMOSFETの第１の工程の途中段階を説明するための斜視模式図。
【図７】変形例１に係るMOSFETの第１の工程を説明するための斜視模式図。
【図８】変形例１に係るMOSFETの第５の工程を説明するための斜視模式図。
【図９】第２の実施形態に係るMOSFETの第１の工程を説明するための断面模式図。
【図１０】第２の実施形態に係るMOSFETの第２の工程を説明するための断面模式図。
【図１１】第２の実施形態に係るMOSFETの第３の工程を説明するための断面模式図。
【図１２】第２の実施形態に係るMOSFETの第４の工程を説明するための断面模式図。
【図１３】第２の実施形態に係るMOSFETの第５の工程を説明するための断面模式図。
【図１４】変形例２に係るMOSFETの第１の工程を説明するための断面模式図。
【図１５】変形例２に係るMOSFETの第２の工程を説明するための断面模式図。
【図１６】変形例２に係るMOSFETの第３の工程を説明するための断面模式図。
【図１７】変形例２に係るMOSFETの第４の工程を説明するための断面模式図。
【図１８】変形例２に係るMOSFETの第５の工程を説明するための断面模式図。
【図１９】第３の実施の形態に係るMOSFETの上面模式図。
【符号の説明】
【００９７】
１０  Si基板
１１  素子分離
１２  疑似膜
１３  ゲート電極
１４  界面膜
１５  ゲート絶縁膜
１６  浅い拡散層
１７  ゲート側壁
１８  深い拡散層
１９  シリサイド層
１１０  Si基板
１１１  埋込絶縁層
１１２  Si層
１１３  Si窒化層
１１４  疑似膜
１１５  ゲート電極
１１６  ゲート絶縁膜
２０  Si基板
２１  素子分離
２２  疑似膜
２３  ゲート電極
２４  界面膜
２５  ゲート絶縁膜
２６  浅い拡散層
２７  ゲート側壁
２８  深い拡散層
２９  シリサイド層
３０  Si基板
３１  素子分離
３２  疑似膜
３３  ゲート電極
３４  界面膜
３５  ゲート絶縁膜
３６  浅い拡散層
３７  ゲート側壁
３８  深い拡散層
３９  シリサイド層
３１０  SiO2層
【図１】
2005277261.tif 000003
【図２】
2005277261.tif 000004
【図３】
2005277261.tif 000005
【図４】
2005277261.tif 000006
【図５】
2005277261.tif 000007
【図６】
2005277261.tif 000008
【図７】
2005277261.tif 000009
【図８】
2005277261.tif 000010
【図９】
2005277261.tif 000011
【図１０】
2005277261.tif 000012
【図１１】
2005277261.tif 000013
【図１２】
2005277261.tif 000014
【図１３】
2005277261.tif 000015
【図１４】
2005277261.tif 000016
【図１５】
2005277261.tif 000017
【図１６】
2005277261.tif 000018
【図１７】
2005277261.tif 000019
【図１８】
2005277261.tif 000020
【図１９】
2005277261.tif 000021