(57)【要約】【課題】  安定した高い性能を有し、高誘電体絶縁膜を備えた半導体装置を提供する。【解決手段】  Ｇｅ半導体領域と、前記Ｇｅ半導体領域に直接接して形成され、金属、ゲルマニウムおよび酸素を含有する絶縁膜領域とを具備することを特徴とする。前記Ｇｅ半導体領域はＧｅ基板（１１）であり、前記絶縁膜領域はゲート絶縁膜（１２）である。【選択図】    図１１
2005191293.tif 000002
【特許請求の範囲】
【請求項１】
Ｇｅ半導体領域と、
前記Ｇｅ半導体領域に直接接して形成され、金属、ゲルマニウムおよび酸素を含有する絶縁膜領域とを具備することを特徴とする半導体装置。
【請求項２】
前記絶縁膜領域は、アモルファス状態であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
フローティングゲート、コントロールゲート、およびこれらの電極に挟持されたインターポリ絶縁膜を備えたフラッシュメモリーを具備する半導体装置であって、
前記フローティングゲートおよびコントロールゲートの少なくとも一方は、前記インターポリ絶縁膜に接してＧｅ半導体領域を有し、前記インターポリ絶縁膜は、金属、ゲルマニウムおよび酸素を含有するアモルファス状の絶縁膜領域からなることを特徴とする半導体装置。
【請求項４】
前記絶縁膜領域は、窒素をさらに含有することを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
【請求項５】
Ｇｅ半導体領域の上に、金属、ゲルマニウムおよび酸素を含有する絶縁膜領域を形成する工程と、
前記絶縁膜領域を熱処理して、前記Ｇｅ半導体領域との間に位置し、前記金属含有量が前記絶縁膜領域におけるバルク濃度未満の部分の膜厚を０．５ｎｍ以下に低減する工程と
を具備することを特徴とする半導体装置の製造方法。
【請求項６】
金属および酸素を含有する絶縁膜領域と、Ｇｅ半導体領域とを接触させる工程、および
前記絶縁膜領域を熱処理して、前記Ｇｅ半導体領域との間に位置し、前記金属含有量が前記絶縁膜領域におけるバルク濃度未満の部分の膜厚を０．５ｎｍ以下に低減する工程
を具備することを特徴とする半導体装置の製造方法。
【請求項７】
前記絶縁膜領域に窒素を添加する工程をさらに具備することを特徴とする請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置における基板として、従来からシリコン単結晶基板が用いられてきたが、電子およびホールの移動度がシリコンよりも大きい点で、ゲルマニウム基板が着目されつつある。その一方、実効的な膜厚（Ｅｆｆｅｃｔｉｖｅ  ｏｘｉｄｅ  ｔｈｉｃｋｎｅｓｓ、ＥＯＴ）を低減するために、トランジスターのゲート絶縁膜は、従来の熱酸化膜から高誘電体材料を含む堆積膜へ代わろうとしている。そこで、安定な高誘電体ゲート絶縁膜をゲルマニウム基板上に形成するための種々の方法が提案されている（例えば、非特許文献１参照）。これにおいては、結晶質のＨｆＯ2ゲート絶縁膜が、界面層を介して基板上に形成される。
【０００３】
また、Ｈｆを含有する高誘電体絶縁膜をＧｅまたはＳｉ基板上に形成する際、アモルファス化することにより、リーク電流が低減されることが開示されている（例えば、特許文献１参照）。しかしながら、高誘電率とアモルファスのリークの制御との間にはトレードオフが存在し、界面層については、その有無すら示されていない。
【０００４】
一般的に、低誘電率界面層が存在する場合、界面層にかかる電界が大きく、膜にかかる実効的な電界が減少してフローティング電極とコントロール電極とのカップリング比が低減されるので、界面層は存在しないことが望まれる。特に、フラッシュメモリーの場合には、絶縁膜の結晶化はリーク電流の増大、素子間の性能のバラツキ、素子の信頼性低下の原因となる。このため、界面層の有無よりも絶縁膜の結晶性が及ぼす影響のほうが大きい（例えば、非特許文献２参照）。
【０００５】
高誘電体絶縁膜を有するトランジスターおよびフラッシュメモリーのいずれにおいても、半導体装置の信頼性が十分に高められていないのが現状である。
【非特許文献１】Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｇａｔｅ  Ｉｎｓｕｌａｔｏｒ  ２００３
【特許文献１】特開２００３−１８８２７５号公報
【非特許文献２】東芝  山口  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ  ２００３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
そこで本発明は、安定した高い性能を有し、高誘電体絶縁膜を備えた半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の一態様にかかる半導体装置は、Ｇｅ半導体領域と、前記Ｇｅ半導体領域に直接接して形成され、金属、ゲルマニウムおよび酸素を含有する絶縁膜領域とを具備することを特徴とする。
【０００８】
本発明の他の態様にかかる半導体装置は、フローティングゲート、コントロールゲート、およびこれらの電極に挟持されたインターポリ絶縁膜を備えたフラッシュメモリーを具備する半導体装置であって、前記フローティングゲートおよびコントロールゲートの少なくとも一方は、前記インターポリ絶縁膜に接してＧｅ半導体領域を有し、前記インターポリ絶縁膜は、金属、ゲルマニウムおよび酸素を含有するアモルファス状の絶縁膜領域からなることを特徴とする。
【０００９】
本発明の一態様にかかる半導体装置の製造方法は、Ｇｅ半導体領域の上に、金属、ゲルマニウムおよび酸素を含有する絶縁膜領域を形成する工程と、前記絶縁膜領域を熱処理して、前記Ｇｅ半導体領域との間に位置し、前記金属含有量が前記絶縁膜領域におけるバルク濃度未満の部分の膜厚を０．５ｎｍ以下に低減する工程とを具備することを特徴とする。
【００１０】
本発明の他の態様にかかる半導体装置の製造方法は、金属および酸素を含有する絶縁膜領域と、Ｇｅ半導体領域とを接触させる工程、および、前記絶縁膜領域を熱処理して、前記Ｇｅ半導体領域との間に位置し、前記金属含有量が前記絶縁膜領域におけるバルク濃度未満の部分の膜厚を０．５ｎｍ以下に低減する工程を具備することを特徴とする。
【発明の効果】
【００１１】
本発明によれば、安定した高い性能を有し、高誘電体絶縁膜を備えた半導体装置およびその製造方法が提供される。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施形態を説明する。
【００１３】
本発明者らは、Ｇｅ基板上への高誘電体絶縁膜の形成について鋭意検討した結果、次のような知見を得た。従来の手法によりＨｆＯ2膜のような高誘電体材料からなるゲート絶縁膜をＧｅ基板上に形成すると、Ｇｅ酸化物を主成分とする界面層が基板と絶縁膜との間に形成される。こうした界面層が存在することによって、電子やホールの移動度がシリコン基板よりも高いというＧｅ基板の効果が損なわれてしまう。したがって、高誘電体絶縁膜は、界面層を介さずに、Ｇｅ基板上に直接接して形成されることが望まれる。高誘電体絶縁膜に含有される金属（Ｚｒ，Ｈｆ等）の含有量が、Ｇｅ基板と高誘電体絶縁膜との界面において急峻に増加していれば、高誘電体絶縁膜はＧｅ基板に直接接して形成されているとみることができる。具体的には、Ｇｅ基板と高誘電体絶縁膜との界面において、Ｇｅ基板の表面から０．５ｎｍ以内の距離で、金属含有量がバルク濃度に達している場合には、Ｇｅ基板と高誘電体絶縁膜との間に界面層は存在しないということができる。
【００１４】
上述したような界面層は、主としてＧｅＯx（ｘは０から２）構成され、このＧｅＯxは熱的に不安定であることに着目し、本発明者らは、熱工程を行なうことによって、界面層の消失を可能とした。界面層は、例えば以下のような手法により消失させることができる。
【００１５】
（１）Ｇｅ半導体領域上に高誘電体膜を成膜する際の成膜時に、Ｇｅを導入する。
【００１６】
（２）Ｇｅ半導体領域上にＧｅまたはＧｅを含む絶縁膜を形成した後、高誘電体膜を成膜し、熱工程を課すことによって高誘電体金属を含むジャーマネイトを形成する。
【００１７】
（３）Ｇｅ半導体領域上に高誘電体膜を成膜した後、ＧｅまたはＧｅを含む絶縁膜を形成し、熱工程を課すことによって高誘電体金属を含むジャーマネイトを形成する。
【００１８】
（４）Ｇｅ半導体領域上に高誘電体膜を成膜した後、Ｇｅイオンを注入して混合させる。
【００１９】
ここで、Ｇｅ基板上にスパッタ法により成膜されたＺｒＯ2膜の堆積直後、および熱処理後の断面の透過型電子顕微鏡写真（Ｔｒａｎｓｍｉｓｓｉｏｎ  ｅｌｅｃｔｒｏｎ  ｍｉｃｒｏｓｃｏｐｙ像：（以下ＴＥＭ像と呼称））を、図１および図２にそれぞれ示す。熱処理は、６００℃の窒素雰囲気中で約３０分間行なった。
【００２０】
図１の写真に示されるように、堆積直後のＺｒＯ2膜はアモルファス状であって、Ｇｅ基板との間には膜厚０．６ｎｍ程度の界面層が存在している。界面層はＧｅ酸化物を含有しており、熱処理を施すことによりＺｒＯ2膜中に取り込まれてＺｒＧｅＯ膜が形成される。その結果、図２の写真に示されるように界面層が消失する。ＴＥＭ観察から、ここで形成されたＺｒＧｅＯ膜は結晶化していることが確認された。
【００２１】
図３の断面図に、図２におけるＧｅ基板およびＺｒＧｅＯ膜を模式的に示す。図示するように、Ｇｅ基板１上には、結晶化したＺｒＧｅＯ膜２が直接形成されている。
【００２２】
参照用として、Ｓｉ基板上にスパッタ法により成膜されたＺｒＯ2膜の堆積直後、および熱処理後のＴＥＭ像を、図４および図５にそれぞれ示す。これらの写真に示されるように、熱処理前および後のいずれにおいても、Ｓｉ基板とＺｒＯ2膜との間には界面層が存在しており、熱処理後にはＺｒＯ2膜の結晶化が確認される。
【００２３】
図６の断面図に、図５におけるＳｉ基板およびＺｒＯ2膜を模式的に示す。図示するように、Ｓｉ基板３上には、結晶化したＺｒＯ2膜５が界面層４を介して形成されている。
【００２４】
このように高誘電体材料を含む絶縁膜は、熱処理工程時に結晶化してしまう。例えば、ＺｒＯ2膜は４００℃程度で結晶化し、ＺｒＳｉＯ膜などのシリケート膜は、４００〜１０００℃程度で相分離や結晶化が生じる。結晶化して絶縁膜中に結晶粒界が形成されると素子の信頼性が低下し、結晶粒界や欠陥のない完全結晶を実現するのも困難であることから、ゲート絶縁膜としてはアモルファス膜が好ましい。
【００２５】
Ｇｅを含有する高誘電体絶縁膜の結晶化を抑制してアモルファス膜とするには、最適な条件が存在することが本発明者らにより見出された。すなわち、高誘電率絶縁膜に含有される全陽イオン中のＧｅの含有量（例えばＧｅ／（Ｇｅ＋Ｚｒ）、Ｇｅ／（Ｇｅ＋Ｈｆ）等）と熱処理温度との組み合わせである。
【００２６】
ＺｒＧｅＯ膜およびＨｆＧｅＯ膜の場合についての結晶化抑制条件を、図７および図８のグラフにそれぞれ示す。試料としての膜は、所定のＧｅ含有量のＺｒＧｅＯ膜またはＨｆＧｅＯ膜をＧｅ基板上にスパッタ法により成膜し、所定温度で熱処理を施して形成した。ここでの縦軸は、不純物活性化工程、コンタクトメタル工程（例えばソース／ドレインのシリサイド工程）といった熱工程のうち、高誘電率絶縁膜に印加される最大の熱処理温度を示している。いずれのグラフにおいても、斜線部がアモルファス膜の得られる領域である。ただし、斜線部から外れた領域においても、入力ワット数やスパッタターゲットと基板との幾何学配置を変更することによって、アモルファス膜を得ることは可能である。例えば、図１のＺｒＯ2  ａｓ−ｓｐｕｔｔｅｒ試料はアモルファスである。この場合には、図１の写真に示したように、Ｇｅ基板と絶縁膜との間には０．５〜０．７ｎｍ程度の膜厚で界面層が存在する。
【００２７】
図７から、膜中Ｇｅ含有量および熱処理温度によって、膜の結晶性が変わることがわかる。Ｇｅがある程度の量で膜中に存在していると耐熱性が高められて、ＺｒＯ2の結晶化が抑制されるものの、過剰になるとＧｅＯ2結晶が析出される。図７に示す範囲の含有量でＧｅが膜中に含まれることによって膜の結晶化を抑制することができ、同図の縦軸に示した温度の熱工程を経た後においても、アモルファス状態を維持することが可能となる。
【００２８】
Ｇｅ含有量が一定の場合には、熱処理温度が上がるほど結晶化しやすく、結晶化温度はＧｅ含有量に依存することが図７からわかる。図1の系においては、ＴＥＭ膜厚の界面層とＺｒＯ2膜の相対比から膜中におけるＧｅ含有量が１５〜２０％程度であると考えると、４００℃まではアモルファスのままであるが、５００℃以上ではＺｒＯ2が結晶化してしまうためであると解釈できる。
【００２９】
また、図８に示されるように、ＨｆＧｅＯ膜の場合も同様の傾向を有している。
【００３０】
Ｇｅ基板上にスパッタ法により成膜されたＺｒＯ2膜を、５００℃および４００℃で熱処理した後のＴＥＭ像を、図９および図１０の写真にそれぞれ示す。図９の写真に示されるように、５００℃で熱処理を行なった試料は、６００℃で熱処理した場合（図２）と同様、界面層が存在しないものの結晶化している。これに対し、４００℃で熱処理を行なった場合には、図１０の写真に示されるように界面層が存在せず、しかもアモルファスである。以上の結果から、少なくとも４００℃での熱処理は界面層を消失させるのに十分な温度であることがわかる。４００℃試料と５００℃、６００℃試料との結晶性の差は、図７から理解できる。
【００３１】
本発明の一実施形態にかかる半導体装置は、例えば図１１に示すようなＭＩＳＦＥＴとすることができる。図示する半導体装置においては、素子分離絶縁膜１６が形成された基板１１の素子領域に、ゲート絶縁膜１２を介してゲート電極１３が配置されている。基板１１内のゲート絶縁膜１２を挟む位置には、高濃度不純物拡散領域からなるソース領域１４およびドレイン領域１５が形成され、これらによってＭＩＳトランジスター１０が構成される。ソース／ドレイン領域は、高濃度不純物領域以外に金属や基板と金属の化合物から成る所謂ショットキー接合によって形成されていてもよい。
【００３２】
基板１１は、ゲルマニウム半導体領域に相当し、Ｇｅ基板あるいはＳｉxＧｅ1-x基板（ｘは０から１）を用いることができる。こうした基板にＣが適量含有されていてもよく、また、絶縁膜上の基板、例えばＧｅ  ｏｎ  ｉｎｓｕｌａｔｏｒ（ＧＯＩ）などを用いることもできる。ゲート絶縁膜１２は、すでに説明したようなＧｅを含有する高誘電体絶縁膜から構成され、界面層を介すことなく、基板１１上に直接接して形成される。リーク電流を低減するために、ゲート絶縁膜１２はアモルファス状であることが好ましい。
【００３３】
ＭＩＳトランジスター１０は、ｃｏｎｖｅｎｔｉｏｎａｌ型およびｒｅｐｌａｃｅｍｅｎｔ型のいずれの方法により製造してもよい。Ｃｏｎｖｅｎｔｉｏｎａｌ型では、ゲート絶縁膜１２およびゲート電極１３を形成した後に、ソース領域１４およびドレイン領域１５が形成される。一方、ｒｅｐｌａｃｅｍｅｎｔ型では、ゲート絶縁膜１２を形成後にダミーゲート電極を形成し、ソース／ドレイン領域を形成した後、ダミーゲートを除去してゲート電極１３が形成される。ｒｅｐｌａｃｅｍｅｎｔ型に用いられる電極は、メタル電極であることが多く、メタルゲートプロセスと呼ばれることもある。このｒｅｐｌａｃｅｍｅｎｔ型の場合、さらにゲート絶縁膜もソース／ドレイン領域形成前後で異なることが多い。
【００３４】
本発明の実施形態にかかる半導体装置は、図１２に示すようなフラッシュメモリーとすることができる。図示する半導体装置においては、素子分離絶縁膜２８が形成された基板２１の素子領域に、トンネル酸化膜２２、フローティングゲート２３、インターポリ絶縁膜２４、およびコントロールゲート２５が順次形成されている。基板２１内のトンネル酸化膜２２を挟む位置には、高濃度不純物拡散領域からなるソース領域２６およびドレイン領域２７が形成され、これらによってフラッシュメモリー２０が構成される。
【００３５】
基板２１としては、Ｓｉ基板、ＳｉxＧｅ1-x基板（ｘは０から１）、あるいはＧｅ基板を用いることができる。こうした基板にＣが適量含有されていてもよく、また、絶縁膜上の基板、例えばＳｉ  ｏｎ  ｉｎｓｕｌａｔｏｒ（ＳＯＩ）などを用いることもできる。
【００３６】
インターポリ絶縁膜２４は、すでに説明したようなＧｅを含有するアモルファス状の高誘電体絶縁膜から構成され、フローティングゲート２３およびコントロールゲート２５の少なくとも一方は、インターポリ絶縁膜２４側にＧｅ半導体領域を有する。Ｇｅ半導体領域とインターポリ絶縁膜２４との間には、界面層が存在しないことが好ましい。
【００３７】
ＭＩＳＦＥＴ１０におけるゲート絶縁膜１２あるいはフラッシュメモリー２０におけるインターポリ絶縁膜２４を構成する高誘電体材料としては、ＺｒＯ2、ＨｆＯ2や他の高誘電体材料を用いることができる。Ｇｅを含む高誘電体絶縁膜は、例えば、Ａｌ，Ｂａ，Ｃｅ，Ｇｄ，Ｈｆ，Ｌａ，Ｍｇ，Ｐｂ，Ｐｒ，Ｓｃ，Ｓｔ，Ｔａ，Ｔｉ，Ｙ，Ｚｒ単体もしくは複合の酸化物、または酸窒化物とすることもできる。具体的には、ＡｌＧｅＯ膜、ＨｆＧｅＯ膜、ＺｒＧｅＯ膜、ＴｉＧｅＯ膜やＨｆＡｌＧｅＯ膜、ＺｒＡｌＧｅＯ膜、ＴｉＡｌＧｅＯ膜、ＨｆＺｒＧｅＯ膜、ＴｉＺｒＧｅＯ膜、ＨｆＴｉＧｅＯ膜やＡｌＧｅＯＮ膜、ＨｆＧｅＯＮ膜、ＺｒＧｅＯＮ膜、ＴｉＧｅＯＮ膜やＨｆＡｌＧｅＯＮ膜、ＺｒＡｌＧｅＯＮ膜、ＴｉＡｌＧｅＯＮ膜、ＨｆＺｒＧｅＯＮ膜、ＴｉＺｒＧｅＯＮ膜、ＨｆＴｉＧｅＯＮ膜などが挙げられる。さらに、ＢａＳｔＴｉＯ3（ＢＳＴ），ＰｂＺｒＴｉＯ3（ＰＺＴ），ＳｔＴｉＯ3（ＳＴＯ）などペロブスカイト構造の酸化物にＧｅが含有されていてもよい。
【００３８】
Ｇｅを含有する高誘電体絶縁膜は、例えばスパッタリング法により成膜することができる。所定のターゲットを用いて、所望のＧｅ含有量のＺｒＧｅＯ膜を基板上に直接堆積してもよく、ＺｒＯ2膜をスパッタリング法により成膜した後、イオン注入によりＧｅイオンを注入することもできる。さらに、ＺｒＯ2膜とＧｅＯ2膜とをスパッタリング法により積層してもよい。この場合には、得られた積層膜を加熱して、２つの膜を十分に混合することによりＺｒＧｅＯ膜が形成される。
【００３９】
あるいは、他の物理成膜方法、例えば蒸着、レーザーアブレーションや化学成膜方法、例えば化学気相堆積方法（Ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ法、以下ＣＶＤ法と略記）や原子層堆積方法（Ａｔｏｍｉｃ  ｌａｙｅｒ  ｄｅｐｏｓｉｔｉｏｎ法、以下ＡＬＤ法と略記）など一般的な成膜方法を用いてもよい
ＣＶＤの場合には、テトラ−ｔ−ブトキシジルコニウム（Ｚｒ（Ｏ−ｔ−Ｃ4Ｈ9）4）などＺｒ酸化物の液体ソース、テトラメトキシゲルマニウム（Ｇｅ（ＯＣＨ3）4）、テトラエトキシゲルマニウム（Ｇｅ（ＯＣ2Ｈ5）4）などのＧｅ酸化物の液体ソースを用いたバブリング法などによって成膜可能である。Ｇｅ酸化物に関しては、ＧｅＨ4，ＧｅＣｌ4などのガスソースを用いてもよい。
【００４０】
ＡＬＤの場合には、ＺｒＯ2とＧｅＯ2とを交互に堆積させる。例えば、まずＧｅ基板上にＧｅＯ2を一原子層堆積させて、次にＺｒＯ2を一原子層堆積させる（最初にＺｒＯ2を堆積し、次にＧｅＯ2を堆積させるように変更することも可能である）。さらに熱を加えて、これら二層を十分に混合する。二層の混合状態は、例えば、Ｘ線光電子分光法（Ｘ−ｒａｙ  ｐｈｏｔｏｅｌｅｃｔｒｏｎ  ｓｐｅｃｔｒｏｓｃｏｐｙ、以下ＸＰＳと略記）を用いることによって確認することができる。熱印加前には、Ｚｒ−Ｏ−ＺｒおよびＧｅ−Ｏ−Ｇｅのそれぞれに起因した２つのピークとして、Ｏ１ｓのピークが観測される。熱印加後には、Ｚｒ−Ｏ−Ｚｒ、Ｇｅ−Ｏ−Ｇｅ、およびＺｒ−Ｏ−Ｇｅがそれぞれ統計的分布にしたがって分布することに起因し、１つの幅広のピークとしてＯ１ｓのピークが観測される。これによって、二層が十分に混合されたことを確認できる。
【００４１】
また、ＺｒＯ2膜表面近傍のＧｅ酸化物のピーク強度変化から、膜中にＧｅが取り込まれたことを確認できる。例えば、Ｇｅ基板上のＺｒＯ2約３ｎｍは、スパッタ成膜直後に界面層を形成していることが図１よりわかる。この膜のＧｅ  ３ｄスペクトルのＸＰＳ測定結果は、図１４の“ａｓ−ｄｅｐｏ”スペクトルとなる。試料表面と検出器との成す角度（Ｔａｋｅ−ｏｆｆ  ａｎｇｌｅ：以下ＴＯＡと略記）は膜表面付近の情報に敏感であるように１５°としている。Ｘ線源はＡｌ  Ｋα線を用いている。
【００４２】
この測定条件では、“ａｓ−ｄｅｐｏ”試料のピークは、基板のＧｅ−Ｇｅ結合に由来したピークおよび界面ＧｅＯx（ｘは０から２）に由来した酸化物ピークから成る。同試料に４００℃、５００℃の窒素雰囲気熱処理を約３０分加えた後のＧｅ  ３ｄスペクトルのＸＰＳ測定結果は、図１４のそれぞれ“４００℃”，“５００℃”になる。スペクトルは面積で規格化してある。“ａｓ−ｄｅｐｏ”試料と比較して、“４００℃”，および“５００℃”試料は、膜中Ｇｅ酸化物ピークが増大していることがわかる。それぞれの試料に対応するＴＥＭ像と合わせて考えると、これらの熱処理によって、膜中にＧｅが十分取り込まれていることがわかる。
【００４３】
ＺｒＯ2とＧｅＯ2とを交互に堆積し、熱を加えて混合する工程を適宜繰り返して、所望の膜厚のＺｒＧｅＯ膜を形成することができる。熱工程は、必ずしもその都度行なう必要はなく、ＺｒＯ2とＧｅＯ2とを交互に複数回堆積した後に、一括して熱処理を施してもよい。
【００４４】
Ｇｅ基板上に堆積された直後のＺｒＧｅＯ膜と基板との間には界面層が形成され、熱処理を行なうことによって、この界面層を消失させることができる。基板界面に酸化雰囲気に曝されないよう、ＺｒＧｅＯ膜表面を覆って熱処理を行なうことにより、界面層の消失を促進することができるので好ましい。例えば、Ｐｔ等の電極を電子線蒸着によりＺｒＧｅＯ膜上に形成することによって、これを達成することができる。あるいは、金属、半導体、絶縁膜等からなる熱処理用のダミー電極を用いてもよい。
【００４５】
Ｇｅを含有する高誘電率絶縁膜中には、窒素が含有されることが好ましい。これによって、膜の結晶化をさらに抑制して、アモルファス膜の形成を促進することができる。膜中における窒素の含有量が多すぎる場合には、ダングリングボンドを形成するおそれがあるので、窒素含有量は０〜５７．１％程度とすることが望まれる。例えばスパッタリング法により成膜する場合には、雰囲気に窒素を導入する、ＺｒＮまたはＧｅＮといったＮを含有するターゲットを用いるといった手法を採用すればよい。
【００４６】
あるいは、ＺｒＧｅＯ膜を成膜した後、プラズマ窒化によって膜中に窒素を導入することもできる。具体的には、室温からＧｅの融点９３８℃以下でプラズマ励起した活性な窒化種（窒素イオン、窒素ラジカルなど）を利用して熱窒化と比較して低温で窒化を行なうことができる。プラズマ窒化導入ガスとしてアンモニアを用いる場合、アンモニアの熱分解温度５００℃程度以上の温度が窒化を促進させるのに効果的であるが、合わせて水素も膜中に導入されてしまうため水素が酸化膜を還元してＧｅのダングリングボンドを増加させてしまい、膜中固定電化、界面準位、ホットエレクトロン捕獲準位を増加させてしまう。酸化工程を追加することで上記劣化を改善できる。
【００４７】
またさらに、ラジカル窒化、アンモニア処理や一酸化窒素（ＮＯ）処理、一酸化二窒素（Ｎ2Ｏ）処理などを施して、窒素を導入することも可能である。アンモニア処理は、４００℃からＧｅ融点９３８℃以下の減圧下でのバッチ処理型の装置またはロードロック式の枚葉装置にアンモニアガスを流すことにより行なうことができる。一酸化窒素処理、一酸化二窒素処理は、４００℃からＧｅ融点９３８℃以下の減圧下でのバッチ処理型の装置または、ロードロック式の枚葉装置にＮＯガス、Ｎ2Ｏガスを流すことにより行なうことができる。処理時間が短いが昇温速度が急峻な急速熱窒化（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｎｉｔｒｉｄａｔｉｏｎ：以下ＲＴＮ）処理は、膜中窒素濃度を高めるうえで効果的である。
【００４８】
以下、具体例を示して本発明をさらに詳細に説明する。
【００４９】
（実施例１）
素子分離絶縁膜１６が形成されたＧｅ基板１１上に、Ｇｅ／（Ｇｅ＋Ｚｒ）＝０％のＺｒＯ2膜を、約３ｎｍの膜厚でスパッタ成膜方法により堆積した。その後、５００℃の窒素雰囲気で約３０分間の熱処理を行なってゲート絶縁膜１２を形成した。
【００５０】
Ｇｅ基板１１とゲート絶縁膜１２との界面におけるＺｒの濃度分布をＴＥＭのＺコントラストにより観察した。その結果、Ｇｅ基板１１の表面から０．５ｎｍの距離において、Ｚｒの濃度はバルク濃度に達しており、界面層が存在しないことが確認された。また、ゲート絶縁膜１２をＴＥＭにより観察したところ、結晶化したＺｒＯ2が存在していた。
【００５１】
ゲート絶縁膜１２上に常法によりゲート電極１３を形成し、さらにソース領域１４およびドレイン領域１５をＧｅ基板１１に形成して、図１１に示すＭＩＳＦＥＴを得た。
【００５２】
（実施例２）
素子分離絶縁膜１６が形成されたＧｅ基板１１上に、Ｇｅ／（Ｇｅ＋Ｚｒ）＝５０％のＺｒＧｅＯ膜を、約３ｎｍの膜厚でスパッタ成膜方法により堆積した。その後、６００℃の窒素雰囲気で約３０分間の熱処理を行なってゲート絶縁膜１２を形成した。
【００５３】
Ｇｅ基板１１とゲート絶縁膜１２との界面におけるＺｒの濃度分布を観察した結果、Ｇｅ基板１１の表面から０．５ｎｍの距離で、Ｚｒの濃度はバルク濃度に達しており、界面層が存在しないことが確認された。また、ゲート絶縁膜１２をＴＥＭにより観察したところ、アモルファス状であった。すなわち、図１３の写真に示したように、界面層を介さずにＧｅ基板上に直接接して、アモルファス膜を形成することができた。
【００５４】
ゲート絶縁膜１２上に常法によりゲート電極１３を形成し、さらにソース領域１４およびドレイン領域１５をＧｅ基板１１に形成して、図１１に示すＭＩＳＦＥＴを得た。
【００５５】
（実施例３）
素子分離絶縁膜１６が形成されたＧｅ基板１１上に、ＺｒＯ2膜をスパッタ成膜方法により約３ｎｍの膜厚で堆積した。得られたＺｒＯ2膜中には、Ｇｅイオンをイオン注入した後、４００℃で３０分間の熱処理を行なって、ＺｒＧｅＯ膜からなるゲート絶縁膜１２を形成した。絶縁膜を通過してＧｅ基板に到達しＧｅ基板にダメージを与え、自身も余剰Ｇｅ原子として存在してしまうＧｅ原子は、Ｇｅの融点の約１／２程度の温度（約３５０℃）以上の熱工程により基板Ｇｅを種結晶として固相成長することによって、Ｇｅ基板中に取り込まれダメージも回復する。
【００５６】
Ｇｅ基板１１とゲート絶縁膜１２との界面におけるＺｒの濃度分布を観察した結果、Ｇｅ基板１１の表面から０．５ｎｍの距離で、Ｚｒの濃度はバルク濃度に達していた。Ｇｅ基板１１とゲート絶縁膜１２との間には界面層が存在せず、ゲート絶縁膜１２はアモルファス状であることが確認された。
【００５７】
ゲート絶縁膜１２上に常法によりゲート電極１３を形成し、さらにソース領域１４およびドレイン領域１５をＧｅ基板１１に形成して、図１１に示すＭＩＳＦＥＴを得た。
【００５８】
（実施例４）
素子分離絶縁膜１６が形成されたＧｅ基板１１上に、２ｎｍのＺｒＯ2膜および１ｎｍのＧｅＯ2膜を順次スパッタ法により堆積して、積層膜を形成した。得られた積層膜を、４００℃で３０分間熱処理することによりＺｒＯ2膜とＧｅＯ2膜を十分混合させて、ＺｒＧｅＯ膜からなるゲート絶縁膜１２を形成した。
【００５９】
Ｇｅ基板１１とゲート絶縁膜１２との界面におけるＺｒの濃度分布を観察した結果、Ｇｅ基板１１の表面から０．５ｎｍの距離で、Ｚｒの濃度はバルク濃度に達していた。Ｇｅ基板１１とゲート絶縁膜１２との間には界面層が存在せず、ゲート絶縁膜１２はアモルファス状であることが確認された。
【００６０】
ゲート絶縁膜１２上に常法によりゲート電極１３を形成し、さらにソース領域１４およびドレイン領域１５をＧｅ基板１１に形成して、図１１に示すＭＩＳＦＥＴを得た。
【００６１】
（実施例５）
スパッタ成膜時の雰囲気に窒素を導入した以外は、前述の実施例２と同様にして、素子分離絶縁膜１６が形成されたＧｅ基板１１上にＺｒＧｅＯＮ膜を堆積し、ゲート絶縁膜１２を形成した。
【００６２】
Ｇｅ基板１１とゲート絶縁膜１２との界面におけるＺｒの濃度分布を観察した結果、Ｇｅ基板１１の表面から０．５ｎｍの距離で、Ｚｒの濃度はバルク濃度に達しており、界面層が存在しないことが確認された。また、ゲート絶縁膜１２はアモルファス状であり、膜中には１０ａｔｏｍ％程度の窒素が含有されていた。
【００６３】
ゲート絶縁膜１２上に常法によりゲート電極１３を形成し、さらにソース領域１４およびドレイン領域１５をＧｅ基板１１に形成して、図１１に示すＭＩＳＦＥＴを得た。
【００６４】
（実施例６）
前述の実施例２と同様の手法によりスパッタ成膜および熱処理を行なって、素子分離絶縁膜１６が形成されたＧｅ基板１１上にＺｒＧｅＯ膜からなるゲート絶縁膜１２を形成した。得られたＺｒＧｅＯ膜は、プラズマ窒化を施して窒素を導入した。なお、プラズマ窒化は、室温窒素雰囲気により行なった。
【００６５】
Ｇｅ基板１１とゲート絶縁膜１２との界面におけるＺｒの濃度分布を観察した結果、Ｇｅ基板１１の表面から０．５ｎｍの距離で、Ｚｒの濃度はバルク濃度に達しており、界面層が存在しないことが確認された。また、ゲート絶縁膜１２はアモルファス状であり、膜中には１０ａｔｏｍ％程度の窒素が含有されていた。
【００６６】
ゲート絶縁膜１２上に常法によりゲート電極１３を形成し、さらにソース領域１４およびドレイン領域１５をＧｅ基板１１に形成して、図１１に示すＭＩＳＦＥＴを得た。
【００６７】
（実施例７）
素子分離絶縁膜２８が形成されたＳｉ基板２１上に、熱酸化によりトンネル酸化膜２２を形成した。トンネル酸化膜２２上には、表面にｐｏｌｙ  Ｇｅを有するＳｉＧｅからなるフローティングテート２３を堆積し、さらにＧｅ／（Ｇｅ＋Ｚｒ）＝５０％のＺｒＧｅＯ膜をスパッタ法により成膜して、インターポリ絶縁膜２４を形成した。
【００６８】
フローティングゲート２３とインターポリ絶縁膜２４との界面におけるＺｒの濃度分布を観察した結果、Ｚｒ濃度がバルク濃度に達しているのは、フローティングゲート２３の表面から１ｎｍの距離であった。すなわち、フローティングゲート２３とインターポリ絶縁膜２４との間には界面層が存在しており、インターポリ絶縁膜２４はアモルファス状であった。
【００６９】
インターポリ絶縁膜２４上には、ＣＶＤ法によりコントロールゲート２５を形成し、得られた積層構造に対して露光、現像、異方性エッチングを行なった。さらにソース領域２６およびドレイン領域２７をＳｉ基板２１に形成して、図１２に示すフラッシュメモリーを得た。
【００７０】
（実施例８）
スパッタ成膜後のＺｒＧｅＯ膜を、４００℃で３０分間熱処理した以外は、前述の実施例７と同様の手法によりフラッシュメモリーを作製した。
【００７１】
フローティングゲート２３とインターポリ絶縁膜２４との界面におけるＺｒの濃度分布を観察した結果、フローティングゲート２３の表面から０．５ｎｍの距離において、Ｚｒの濃度はバルク濃度に達しており、界面層が存在しないことが確認された。また、インターポリト絶縁膜２４はアモルファス状であった。
【００７２】
（実施例９）
フローティングゲート２３上にＺｒＯ2膜をスパッタ成膜し、４００℃で３０分間熱処理してインターポリ絶縁膜２４を形成した以外は、前述の実施例７と同様の手法によりフラッシュメモリーを作製した。
【００７３】
フローティングゲート２３とインターポリ絶縁膜２４との界面におけるＺｒの濃度分布を観察した結果、フローティングゲート２３の表面から０．５ｎｍの距離において、Ｚｒの濃度はバルク濃度に達しており、界面層が存在しないことが確認された。また、インターポリト絶縁膜２４はアモルファス状であった。
【００７４】
（実施例１０）
フローティングゲート２３をｐｏｌｙ  Ｓｉ1-xＧｅx（ｘは０から１）に変更し、インターポリ絶縁膜２４界面にｐｏｌｙ  Ｇｅを有するＳｉＧｅによりコントロールゲート２５を形成した以外は、前述の実施例９と同様の手法によりフラッシュメモリーを作製した。
【００７５】
コントロールゲート２５とインターポリ絶縁膜２４との界面におけるＺｒの濃度分布を観察した結果、コントロールゲート２５の表面から０．５ｎｍの距離において、Ｚｒの濃度はバルク濃度に達しており、界面層が存在しないことが確認された。また、インターポリト絶縁膜２４はアモルファス状であった。
【００７６】
（実施例１１）
スパッタ成膜後のＺｒＧｅＯ膜成膜前にフローティングゲートをプラズマ窒化した以外は、前述の実施例７と同様の手法によりフラッシュメモリーを作製した。フローティングゲート表面には、プラズマ窒化によりＧｅＯＮからなる界面層が約１ｎｍの膜厚で形成されている。界面層がＧｅ酸化物単独である場合と比較して、ＧｅＯＮ膜はリーク電流の観点から素子特性が良好なものとなっている。なお、フローティングゲートがＳｉＧｅの場合には、界面層はＧｅＳｉＯＮから構成される。
【図面の簡単な説明】
【００７７】
【図１】Ｇｅ基板上のＺｒＯ2（熱処理前）の断面ＴＥＭ写真図。
【図２】Ｇｅ基板上のＺｒＧｅＯ（熱処理後）の断面ＴＥＭ写真図。
【図３】図２におけるＧｅ基板とＺｒＧｅＯ膜とを模式的に表わす断面図。
【図４】Ｓｉ基板上のＺｒＯ2（熱処理前）の断面ＴＥＭ写真図。
【図５】Ｓｉ基板上のＺｒＯ2（熱処理後）の断面ＴＥＭ写真図。
【図６】図５におけるＳｉ基板とＺｒＯ2膜とを模式的に表わす断面図。
【図７】ＺｒＧｅＯ膜がアモルファスである条件を示す図。
【図８】ＨｆＧｅＯ膜がアモルファスである条件を示す図。
【図９】Ｇｅ基板上のＺｒＯ2（熱処理後）の断面ＴＥＭ写真図。
【図１０】Ｇｅ基板上のＺｒＯ2（熱処理後）の断面ＴＥＭ写真図。
【図１１】本発明の一実施形態にかかるＭＩＳＦＥＴの断面図。
【図１２】本発明の一実施形態にかかるフラッシュメモリーの断面図。
【図１３】Ｇｅ基板上に形成されたＺｒＧｅＯ膜の断面ＴＥＭ写真図。
【図１４】ＺｒＯ2膜のＧｅ  ３ｄスペクトル。
【符号の説明】
【００７８】
１…Ｇｅ基板；  ２…結晶化したＺｒＧｅＯ膜；  ３…Ｓｉ基板
４…界面層；  ５…結晶化したＺｒＯ2膜；  １０…ＭＩＳＦＥＴ
１１…基板；  １２…ゲート絶縁膜；  １３…ゲート電極；  １４…ソース領域
１５…ドレイン領域；  １６…素子分離絶縁膜；  ２０…フラッシュメモリー
２１…基板；  ２２…トンネル酸化膜；  ２３…フローティングゲート
２４…インターポリ絶縁膜；  ２５…コントロールゲート；  ２６…ソース領域
２７…ドレイン領域；  ２８…素子分離絶縁膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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