(57)【要約】【課題】離散トラップ型メモリの最大動作電圧と消費電力を低減する。【解決手段】電荷蓄積膜１２内に電子を注入して電荷分布をほぼ一様してデータを消去する。データの書き込みでは、ソース領域（ＳＢＬ１）が正極性側となり、ゲート電極（ＷＬ１）が負極性側となる向きの電圧をソース領域（ＳＢＬ１）とゲート電極（ＷＬ１）との間に印加する。このとき、ソース領域（ＳＢＬ１）の少数キャリアであるホールを電荷蓄積膜１２にソース側から注入し、電荷蓄積膜１２のソース側部分１２ｓの電荷量を、電荷蓄積膜の他の部分１２ｄに対し相対的に正極性側にシフトさせる。これによりしきい値電圧が低下する。この動作方法では書き込みを、チャネルを形成することなくソース側から行うことから、最大動作電圧と消費電力が低い。【選択図】図１
2005317117.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、当該半導体基板に第１導電型のチャネル形成領域を挟んで形成されている第２導電型のソース領域およびドレイン領域と、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜と、少なくともチャネル形成領域とドレイン領域の端部とに対し、前記電荷蓄積膜を含む複数の積層膜を介して重なるゲート電極とを有する不揮発性半導体メモリ装置の動作方法であって、
前記電荷蓄積膜内の電荷分布をほぼ一様にする消去ステップと、
前記ソース領域が正極性と負極性のうち第１の極性側となり、前記ゲート電極が第２の極性側となる向きの電圧をソース領域とゲート電極との間に印加し、ソース領域の少数キャリアである第１の極性の電荷を前記電荷蓄積膜にソース領域側から注入し、電荷蓄積膜のソース側部分の電荷量を、電荷蓄積膜の他の部分に対し相対的に第１の極性側にシフトさせる書き込みステップと、
を含む不揮発性半導体メモリ装置の動作方法。
【請求項２】
前記ドレイン領域が前記第１の極性側、前記ソース領域が前記第２の極性側となる向きの電圧をソース領域とドレイン領域との間に印加し、前記ゲート電極に所定電圧を印加し、前記ソース側部分の直下のソース側チャネル領域のしきい値電圧が、他のチャネル領域のしきい値電圧に対して相対的に第２の極性側にシフトし、チャネル領域に電流が流れるか否か検出する読み出しステップを、
さらに含む請求項１に記載の不揮発性半導体メモリ装置の動作方法。
【請求項３】
半導体基板と、当該半導体基板にＰ型のチャネル形成領域を挟んで形成されているＮ型のソース領域およびドレイン領域と、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜と、少なくともチャネル形成領域とドレイン領域の端部とに対し、前記電荷蓄積膜を含む複数の積層膜を介して重なるゲート電極とを有する不揮発性半導体メモリ装置の動作方法であって、
前記電荷蓄積膜内のほぼ全面に電子を注入し、当該電荷蓄積膜の電荷分布をほぼ一様にする消去ステップと、
前記ソース領域が正極性側となり、前記ゲート電極が負極性側となる向きの電圧をソース領域とゲート電極との間に印加し、ソース領域の少数キャリアであるホールを前記電荷蓄積膜のソース側部分に注入し、電荷蓄積膜のソース側部分の電荷量を、電荷蓄積膜の他の部分に対し相対的に正極性側にシフトさせる書き込みステップと、
前記ドレイン領域が正極性側、前記ソース領域が負極性側となる向きの電圧をソース領域とドレイン領域との間に印加し、前記ゲート電極に所定電圧を印加し、前記ソース側部分の直下のソース側チャネル領域のしきい値電圧が、他のチャネル領域のしきい値電圧に対して相対的に負極性側にシフトし、チャネル領域に電流が流れるか否か検出する読み出しステップと、
を含む不揮発性半導体メモリ装置の動作方法。
【請求項４】
半導体基板と、当該半導体基板にＮ型のチャネル形成領域を挟んで形成されているＰ型のソース領域およびドレイン領域と、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜と、少なくともチャネル形成領域とドレイン領域の端部とに対し、前記電荷蓄積膜を含む複数の積層膜を介して重なるゲート電極とを有する不揮発性半導体メモリ装置の動作方法であって、
前記電荷蓄積膜内のほぼ全面から電子を抜き取り、当該電荷蓄積膜の電荷分布をほぼ一様にする消去ステップと、
前記ソース領域が負極性側となり、前記ゲート電極が正極性側となる向きの電圧をソース領域とゲート電極との間に印加し、ソース領域の少数キャリアである電子を前記電荷蓄積膜のソース側部分に注入し、電荷蓄積膜のソース側部分の電荷量を、電荷蓄積膜の他の部分に対し相対的に負極性側にシフトさせる書き込みステップと、
前記ドレイン領域が負極性側、前記ソース領域が正極性側となる向きの電圧をソース領域とドレイン領域との間に印加し、前記ゲート電極に所定電圧を印加し、前記ソース側部分の直下のソース側チャネル領域のしきい値電圧が、他のチャネル領域のしきい値電圧に対して相対的に正極性側にシフトし、チャネル領域に電流が流れるか否か検出する読み出しステップと、
を含む不揮発性半導体メモリ装置の動作方法。
【請求項５】
半導体基板と、当該半導体基板に第１導電型のチャネル形成領域を挟んで形成されている第２導電型のソース領域およびドレイン領域と、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜と、少なくともチャネル形成領域とドレイン領域の端部とに対し、前記電荷蓄積膜を含む複数の積層膜を介して重なるゲート電極とを有する不揮発性半導体メモリ装置であって、
前記チャネル形成領域と前記ゲート電極との間に電圧を印加し、前記電荷蓄積膜内の電荷分布をほぼ一様にするデータの消去回路と、
前記ソース領域が正極性と負極性のうち第１の極性側となり、前記ゲート電極が第２の極性側となる向きの電圧をソース領域とゲート電極との間に印加し、ソース領域の少数キャリアである第１の極性の電荷を前記電荷蓄積膜にソース領域側から注入し、電荷蓄積膜のソース側部分の電荷量を、電荷蓄積膜の他の部分に対し相対的に第１の極性側にシフトさせるデータの書き込み回路と、
を有する不揮発性半導体メモリ装置。
【請求項６】
前記ドレイン領域が前記第１の極性側、前記ソース領域が前記第２の極性側となる向きの電圧をソース領域とドレイン領域との間に印加し、前記ゲート電極に所定電圧を印加し、前記ソース側部分の直下のソース側チャネル領域のしきい値電圧が、他のチャネル領域のしきい値電圧に対して相対的に第２の極性側にシフトし、チャネル領域に電流が流れるか否か検出するデータの読み出し回路を
さらに有する請求項５に記載の不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜を備え、当該電荷蓄積膜に局部的に電荷を注入することによりデータを書き込む不揮発性半導体メモリ装置と、その動作方法とに関するものである。
【背景技術】
【０００２】
不揮発性半導体メモリ装置は、電荷蓄積手段が単一の導電層、たとえばポリシリコンからなる、いわゆるＦＧ型と、電荷蓄積手段（電荷をトラップする手段）がチャネルを形成する半導体領域（チャネル形成領域）に対向した面内および膜厚方向に離散化されている、いわゆるＭＯＮＯＳ型などの離散トラップ型に大別できる。
【０００３】
離散トラップ型において、データの書き込み方法は種々存在するが、その一つであるＣＨＥ注入方式によって電荷を離散的なトラップの一部に注入できることに着目して、電荷蓄積膜としての窒化膜のソース側とドレイン側に独立に２値データを書き込むことにより１メモリセルあたり２ビットを記録可能な技術が知られている（たとえば、非特許文献１参照）。
この技術は、ソースとドレイン間の電圧印加方向を入れ換えて２ビットデータをＣＨＥ注入により書き込み、読み出し時には、書き込み時と逆方向に所定電圧をソースとドレイン間に印加する、いわゆる“リバースリード”方法によって書き込み時間が短く蓄積電荷量が少ない場合でも２ビットデータを確実に読み出すことを可能としている。また、消去はバンド間トンネル電流を利用したホットホール注入によって行っている。
この技術によって、構造がシンプルで２ビット書き込み可能な不揮発性メモリが実現でき、これによりビットコストの大幅な低減が可能となった。
【非特許文献１】Boaz Eitan etc,“Extended Abstract of the 1999 International Conference on Solid State Devices and Materials, Tokyo, 1999, pp.522-523”
【発明の開示】
【発明が解決しようとする課題】
【０００４】
とくにシステムＬＳＩで使用されるロジック混載用不揮発性メモリでは、周辺のロジック回路のスケーリングによる電源電圧の低電圧化にともない、最大動作電圧の低減および低消費電力化が必要とされている。
ところが、上記非特許文献１に記載の公知例では、ＣＨＥ注入方式によりメモリトランジスタのチャネルに電流を流して書き込みを行うため、書き込み時の最大動作電圧が９Ｖと高く、低電圧動作を行うことが困難であるという課題がある。この書き込み時に必要とされる電流も数１００μＡと大きく、低消費電力化の観点でも課題がある。
【０００５】
本発明が解決しようとする課題は、いわゆるＭＯＮＯＳ型など離散化されたキャリアトラップ等の電荷蓄積手段に電荷を蓄積させて基本動作する不揮発性半導体メモリにおいて、最大動作電圧と消費電力を低減することである。
【課題を解決するための手段】
【０００６】
本発明に係る第１の観点の不揮発性半導体メモリ装置の動作方法は、半導体基板と、当該半導体基板に第１導電型のチャネル形成領域を挟んで形成されている第２導電型のソース領域およびドレイン領域と、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜と、少なくともチャネル形成領域とドレイン領域の端部とに対し、前記電荷蓄積膜を含む複数の積層膜を介して重なるゲート電極とを有する不揮発性半導体メモリ装置の動作方法であって、前記電荷蓄積膜内の電荷分布をほぼ一様にする消去ステップと、前記ソース領域が正極性と負極性のうち第１の極性側となり、前記ゲート電極が第２の極性側となる向きの電圧をソース領域とゲート電極との間に印加し、ソース領域の少数キャリアである第１の極性の電荷を前記電荷蓄積膜にソース領域側から注入し、電荷蓄積膜のソース側部分の電荷量を、電荷蓄積膜の他の部分に対し相対的に第１の極性側にシフトさせる書き込みステップと、を含む。
この動作方法は、好適に、前記ドレイン領域が前記第１の極性側、前記ソース領域が前記第２の極性側となる向きの電圧をソース領域とドレイン領域との間に印加し、前記ゲート電極に所定電圧を印加し、前記ソース側部分の直下のソース側チャネル領域のしきい値電圧が、他のチャネル領域のしきい値電圧に対して相対的に第２の極性側にシフトし、チャネル領域に電流が流れるか否か検出する読み出しステップを、さらに含む。
【０００７】
本発明に係る第２の観点の不揮発性半導体メモリ装置の動作方法は、半導体基板と、当該半導体基板にＰ型のチャネル形成領域を挟んで形成されているＮ型のソース領域およびドレイン領域と、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜と、少なくともチャネル形成領域とドレイン領域の端部とに対し、前記電荷蓄積膜を含む複数の積層膜を介して重なるゲート電極とを有する不揮発性半導体メモリ装置の動作方法であって、前記電荷蓄積膜内のほぼ全面に電子を注入し、当該電荷蓄積膜の電荷分布をほぼ一様にする消去ステップと、前記ソース領域が正極性側となり、前記ゲート電極が負極性側となる向きの電圧をソース領域とゲート電極との間に印加し、ソース領域の少数キャリアであるホールを前記電荷蓄積膜のソース側部分に注入し、電荷蓄積膜のソース側部分の電荷量を、電荷蓄積膜の他の部分に対し相対的に正極性側にシフトさせる書き込みステップと、前記ドレイン領域が正極性側、前記ソース領域が負極性側となる向きの電圧をソース領域とドレイン領域との間に印加し、前記ゲート電極に所定電圧を印加し、前記ソース側部分の直下のソース側チャネル領域のしきい値電圧が、他のチャネル領域のしきい値電圧に対して相対的に負極性側にシフトし、チャネル領域に電流が流れるか否か検出する読み出しステップと、を含む。
【０００８】
本発明に係る第３の観点の不揮発性半導体メモリ装置の動作方法は、半導体基板と、当該半導体基板にＮ型のチャネル形成領域を挟んで形成されているＰ型のソース領域およびドレイン領域と、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜と、少なくともチャネル形成領域とドレイン領域の端部とに対し、前記電荷蓄積膜を含む複数の積層膜を介して重なるゲート電極とを有する不揮発性半導体メモリ装置の動作方法であって、前記電荷蓄積膜内のほぼ全面から電子を抜き取り、当該電荷蓄積膜の電荷分布をほぼ一様にする消去ステップと、前記ソース領域が負極性側となり、前記ゲート電極が正極性側となる向きの電圧をソース領域とゲート電極との間に印加し、ソース領域の少数キャリアである電子を前記電荷蓄積膜のソース側部分に注入し、電荷蓄積膜のソース側部分の電荷量を、電荷蓄積膜の他の部分に対し相対的に負極性側にシフトさせる書き込みステップと、前記ドレイン領域が負極性側、前記ソース領域が正極性側となる向きの電圧をソース領域とドレイン領域との間に印加し、前記ゲート電極に所定電圧を印加し、前記ソース側部分の直下のソース側チャネル領域のしきい値電圧が、他のチャネル領域のしきい値電圧に対して相対的に正極性側にシフトし、チャネル領域に電流が流れるか否か検出する読み出しステップと、を含む不揮発性半導体メモリ装置の動作方法。
【０００９】
上述した第１〜第３の観点の動作方法によれば、消去時に、たとえば書き込み時に注入する第１の極性の電荷と反対の第２の極性の電荷を電荷蓄積膜の全面に注入する、あるいは、第１の極性の電荷を電荷蓄積膜の全域から十分に抜き取る。これにより、電荷蓄積膜の電荷分布がほぼ一様となる。したがって、それ以前に注入されていた第１の極性の電荷が消去し、これにともなって蓄積データも消去される。
【００１０】
書き込みでは、ソース領域に第１の極性側の電圧を印加し、ゲート電極に第２の極性側の電圧を印加する。これにより、ソース領域の表面部に少数キャリアが蓄積され、この少数キャリアと同じ第１の極性電荷がエネルギー的に励起されると、電荷蓄積膜にソース側から注入される。電荷蓄積膜内の電荷蓄積手段は、平面および膜厚の方向にそれぞれ離散化されて形成されていることから、その電荷蓄積手段にトラップされた第１の極性の電荷は、よほど強い電界がかかり、あるいは、高温にさらされないと移動できない。したがって、第１の極性の電荷が電荷蓄積膜内に局所的に注入され保持される。
【００１１】
読み出しでは、ソース領域とドレイン領域間に電圧を印加し、ゲート電極に所定電圧を印加する。このときチャネル電界が高いドレイン側では保持電荷の影響が弱く、ソース側で保持電荷の影響が強い。つまり、ソース側チャネル領域の直上の保持電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
いま、仮に第２極性の電荷が電荷蓄積膜のソース側部に保持されていると、この保持電荷は、読み出し時のゲート電極に印加されている電圧による電界を弱める働きをする。したがって、チャネルを制御するためのゲート電圧が第１極性側に大きくなる、つまり、チャネルしきい値電圧が第１極性側にシフトする。このしきい値電圧のシフトの向きはＮチャネル型では正極側の向きであり、Ｐチャネル型では負極側の向きである。
【００１２】
本発明では、ソース側から第１の極性の電荷（Ｎチャネル型ではホール、Ｐチャネル型では電子）を注入すると、読み出し動作時に、しきい値電圧シフトをほぼ支配するソース側チャネル領域の直上の電荷量が変化することから、しきい値電圧が第２極性側に変化する。つまり、Ｎチャネル型ではソース側からホールを注入するとしきい値電圧が低下し、Ｐチャネル型では、ソース側から電子を注入するとしきい値電圧が上昇する。
【発明の効果】
【００１３】
本発明に係る不揮発性半導体メモリ装置と、その動作方法によれば、書き込み時に、ソースとドレイン間に電界を与えチャネル電流を流し、そのチャネルに走行する電荷を加速させるＣＨＥ注入書き込み方法に比べると、より低い電圧で高エネルギー電荷が発生する。また、チャネルを生成しないことから、消費電流も低い。これにより最大動作電圧と消費電力が低減する。
【発明を実施するための最良の形態】
【００１４】
［第１の実施の形態］
図１は、本発明の実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
この不揮発性メモリ装置は、メモリセルアレイ１、ロウデコーダ２、カラムデコーダ３、および入出力回路４を有する。なお、図１は、読み出し、書き込みまたは消去の許可信号を受けて動作モードを切り換え、あるいはクロックを基に動作タイミングを制御する回路、電源回路およびアドレスバッファ等を省略している。また、図１に示す入出力回路４は、カラム選択回路ＣＳ、センスアンプＳＡ、書き込み回路ＷＲ、入出力バッファＩ／ＯＢＵＦ等、書き込みまたは読み出しに必要なビット線側の回路全てを含む。これらメモリセルアレイ１の周辺回路（メモリセルアレイ１以外の回路）は、本発明の「消去回路」、「書き込み回路」および「読み出し回路」の機能を有する。
【００１５】
第１の実施の形態は、Ｎチャネル型メモリトランジスタを有するＮＯＲ型の不揮発性メモリ装置に関する。
図２は、第１の実施の形態に係るＮＯＲ型のメモリセルアレイの等価回路図である。図３は、第１の実施の形態における、自己整合技術を用いた微細ＮＯＲ型セルアレイの概略平面図である。図４は、図３のＡ−Ａ’線に沿った断面側から見た斜視図である。図５は、ＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
本例の不揮発性メモリ装置において、ＮＯＲ型メモリセルアレイの各メモリセルが、図５に示す断面構造のメモリトランジスタ１個で構成されている。図２に示すように、メモリセルを構成するメモリトランジスタＭ１１〜Ｍ３３が行列状に配置され、これらトランジスタ間がワード線、ビット線（分離型ソース線）および分離型ドレイン線によって配線されている。
【００１６】
列（ＣＯＬＵＭＮ）方向に隣接するメモリトランジスタＭ１１、Ｍ１２およびＭ１３の各ソースがビット線ＢＬ１に接続され、各ドレインがドレイン線ＤＬ１に接続されている。列方向に隣接するメモリトランジスタＭ２１、Ｍ２２およびＭ２３の各ソースがビット線ＢＬ２に接続され、各ドレインがドレイン線ＤＬ２に接続されている。列方向に隣接するメモリトランジスタＭ３１、Ｍ３２およびＭ３３の各ソースがビット線ＢＬ３に接続され、各ドレインがドレイン線ＤＬ３に接続されている。
行（ＲＯＷ）方向に隣接するメモリトランジスタＭ１１、Ｍ２１およびＭ３１の各ゲートがワード線ＷＬ１に接続されている。行方向に隣接するメモリトランジスタＭ１２、Ｍ２２およびＭ３２の各ゲートがワード線ＷＬ２に接続されている。行方向に隣接するメモリトランジスタＭ１３、Ｍ２３およびＭ３３の各ゲートがワード線ＷＬ３に接続されている。
メモリセルアレイ全体では、図２に図解したセル配置およびセル間接続が繰り返されている。
【００１７】
微細ＮＯＲ型セルアレイにおいて、図４に示すように、Ｐ型半導体基板ＳＵＢ（またはＰウェル）の表面領域にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、図３に示すように、列（ＣＯＬＵＭＮ）方向に長い平行ライン形状を有する。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が等間隔に形成され、それぞれのワード線が素子分離絶縁層ＩＳＯにほぼ直交している。
【００１８】
ワード線ＷＬ１〜ＷＬ４と半導体基板ＳＵＢのチャネル形成領域との間にゲート絶縁膜１０が形成されている。本発明で“チャネル形成領域”とは、表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。本例の“チャネル形成領域”は半導体基板ＳＵＢ内でソース領域Ｓおよびドレイン領域Ｄに挟まれた部分が該当する。
【００１９】
ゲート絶縁膜１０は、図６に示すように、下層から順に、ボトム絶縁膜１１，電荷蓄積膜１２，トップ絶縁膜１３から構成されている。
ボトム絶縁膜１１は、たとえば、酸化膜を形成し、これを窒化処理して用いる。ボトム絶縁膜１１の膜厚は、使用用途に応じて２．５ｎｍから１０．０ｎｍの範囲内で決めることができ、ここでは５ｎｍに設定されている。
【００２０】
電荷蓄積膜１２は、たとえば８．０ｎｍの窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成されている。この電荷蓄積膜１２は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。電荷蓄積膜１２は、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。
【００２１】
トップ絶縁膜１３は、電荷蓄積膜１２との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このため、たとえば成膜後の窒化膜を熱酸化して形成される。トップ絶縁膜１３をＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ２膜としてもよい。トップ絶縁膜１３がＣＶＤで形成された場合は熱処理によりこのトラップが形成される。トップ絶縁膜１３の膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図るために、最低でも３．０ｎｍ、好ましくは３．５ｎｍ以上が必要である。
【００２２】
このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯ（およびｐウェルＷ）を形成し、しきい値電圧調整用のイオン注入等を必要に応じて行う。
【００２３】
つぎに、半導体基板ＳＵＢのチャネル形成領域上にゲート絶縁膜１０を成膜する。
具体的に、たとえば、短時間高温熱処理法（ＲＴＯ法）により１０００℃，１０秒の熱処理を行い、酸化シリコン膜（ボトム絶縁膜１１）を形成する。
つぎに、ボトム絶縁膜１１上にＬＰ−ＣＶＤ法により窒化シリコン膜（電荷蓄積膜１２）を、最終膜厚が８ｎｍとなるように、これより厚めに堆積する。このＣＶＤは、たとえば、ジクロロシラン（ＤＣＳ）とアンモニアを混合したガスを用い、基板温度７３０℃で行う。
形成した窒化シリコン膜（電荷蓄積膜１２）の表面を熱酸化法により酸化して、たとえば３．５ｎｍの酸化シリコン膜（トップ絶縁膜１３）を形成する。このとき、たとえばＨ２Ｏ雰囲気中の炉内を温度９５０℃に保ち、その炉内で熱酸化を４０分程度行う。これにより、トラップレベル（電荷蓄積膜１２の伝導帯からのエネルギー差）が２．０ｅＶ以下の程度の深いキャリアトラップが約１〜２×１０１３／ｃｍ２の密度で形成される。また、電荷蓄積膜１２が１ｎｍに対し熱酸化シリコン膜（トップ絶縁膜１３）が１．５ｎｍ形成され、この割合で下地の窒化膜厚が減少し、電荷蓄積膜１２の最終膜厚が８ｎｍとなる。
その後、ワード線ＷＬ１〜ＷＬ４となる多結晶シリコンを堆積し、平行ライン状にパターニングする。これにより、ワード線ＷＬ１〜ＷＬ４の各幅（ゲート長）が０．１８μｍ以下、たとえば０．１３μｍに微細化される。
【００２４】
素子分離絶縁層ＩＳＯの間隔内の半導体基板表面領域において、Ｎ型不純物が高濃度に導入されてソース領域Ｓとドレイン領域Ｄとが交互に形成されている。ソース領域Ｓおよびドレイン領域Ｄは、ワード線ＷＬ１〜ＷＬ４を形成後に、チャネル形成領域と逆導電型（本例ではＮ型）の不純物を高濃度に半導体基板ＳＵＢに導入することにより形成された導電率が高い領域であり、種々の形態がある。通常、ソース領域Ｓおよびドレイン領域Ｄのチャネル形成領域に臨む基板表面位置に、ＬＤＤ(Lightly Doped Drain)と称する低濃度領域を具備させることが多い。
ソース領域Ｓとドレイン領域Ｄの行(ＲＯＷ)方向の寸法は、素子分離絶縁層ＩＳＯの間隔で規定される。ソース領域Ｓとドレイン領域Ｄの列（ＣＯＬＵＭＮ)方向の寸法は、ワード線ＷＬ１〜ＷＬ４の間隔で規定される。ソース領域Ｓとドレイン領域Ｄは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００２５】
図４において、ワード線ＷＬ１〜ＷＬ４の上部および側壁は、絶縁層で覆われている。ワード線ＷＬ１，ＷＬ２，…の上部に同じパターンにてオフセット絶縁層ＯＦが形成されている。オフセット絶縁層ＯＦ、その下のゲート電極（ワード線ＷＬ３またはＷＬ４）およびゲート絶縁膜１０からなる積層パターンの両側壁に、サイドウォール絶縁層ＳＷが形成されている。
【００２６】
図４において、隣接する２本のワード線の間で、ワード線に沿って細長い自己整合コンタクト部ＳＡＣが開口されている。自己整合コンタクト部ＳＡＣ内において、オフセット絶縁層ＯＦおよびサイドウォール絶縁層ＳＷによりワード線が被覆されている。
ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト部ＳＡＣ内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクトＢＣおよびドレインコンタクトＤＣが形成されている。ビットコンタクトＢＣは、ソース領域Ｓに対し行（ＲＯＷ）方向の一方端部に重なっている。ドレインコンタクトＤＣは、ドレイン領域Ｄに対し行（ＲＯＷ）方向の他方端部に重なっている。その結果、ビットコンタクトＢＣとドレインコンタクトＤＣは、図３に示すように、互い違いに形成されている。これは、ビットコンタクトＢＣはビット線と接続され、ドレインコンタクトＤＣはドレイン線と接続されるからである。
【００２７】
ビットコンタクトＢＣおよびドレインコンタクトＤＣの形成では、自己整合コンタクト部ＳＡＣ全域を埋め込むように導電材料を堆積し、導電材料の上に、エッチングマスク用のレジストを形成する。このとき、レジストを自己整合コンタクト部の幅より一回り大きくし、また、レジストの一部を素子分離絶縁層に重ねる。レジストをマスクとしてレジスト周囲の導電材料をエッチングにより除去する。これにより、ビットコンタクトＢＣおよびドレインコンタクトＤＣを同時に形成する。
【００２８】
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクトＢＣ上に接触するビット線ＢＬ１，ＢＬ２と、ドレインコンタクトＤＣ上に接触するドレイン線ＤＬ１，ＤＬ２が交互に形成されている。ビット線とドレイン線は、列（ＣＯＬＵＭＮ）方向に長い平行ラインの形状を有している。
【００２９】
微細ＮＯＲ型セルアレイは、ビット線またはドレイン線に対するコンタクト形成が、自己整合コンタクト部ＳＡＣの形成と、コンタクトＢＣ，ＤＣの形成により達成される。自己整合コンタクト部ＳＡＣの形成によって、ワード線との絶縁分離が達成される。自己整合コンタクト部ＳＡＣの形成時に、ソース領域Ｓまたはドレイン領域Ｄの表出面が均一に形成される。ビットコンタクトＢＣおよびドレインコンタクトＤＣの形成は、自己整合コンタクト部コンタクトＳＡＣ内のソース領域Ｓまたはドレイン領域Ｄの表出面に対して行う。各コンタクトの基板接触面は、列（ＣＯＬＵＭＮ）方向のサイズが自己整合コンタクト部ＳＡＣ形成時に決められ、コンタクト面積のバラツキが小さい。
ビットコンタクトＢＣまたはドレインコンタクトＤＣと、ワード線との絶縁分離が容易である。ワード線形成時に一括してオフセット絶縁層ＯＦを形成し、その後、絶縁膜の成膜と全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層ＳＷが形成される。ビットコンタクトＢＣとドレインコンタクトＤＣ、ビット線とドレイン線は、それぞれ同一階層の導電層をパターンニングして形成される。このため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
【００３０】
つぎに、このような構成の不揮発性メモリの動作について説明する。
データの消去は、メモリセルアレイ１に対し一括して行ってもよいし、あるいは、メモリセルアレイ１を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面から注入する第１の方法と、電子をゲート電極（ワード線ＷＬ）から注入する第２の方法が採用できる。以下、第１の方法を例として消去動作を説明する。
【００３１】
ここでの消去は、モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接トンネリングを用いてチャネル全面から電子を注入することにより行う。ＭＦＮトンネリングを用いて図２に示すメモリセルアレイの部分を一括消去する場合、全てのワード線ＷＬ１〜ＷＬ３に６Ｖ、半導体基板ＳＵＢ（またはｐウェル）に−６Ｖ、全てのビット線ＢＬ１〜ＢＬ３と全てのドレイン線ＤＬ１〜ＤＬ３に０Ｖを印加する。
【００３２】
これにより、半導体基板ＳＵＢ側から電子が電荷蓄積膜１２内の電荷蓄積手段であるキャリアトラップに注入され、しきい値電圧が上昇して消去が行われる。このとき、前回の書き込みにより電荷蓄積膜１２のソース側部がホールを保持している場合、この部分では最初に注入した電子によりホールを中和し、それから電子が溜まる状態となる。一方、ソース側部以外の部分、すなわちドレイン側部に対しては最初から電子が注入されるが、途中で飽和する。その結果、最終的には、電荷蓄積膜１２内の電荷分布（電子密度）がほぼ一様になる。この電子注入による消去時間は、たとえば０．４ｍ秒程度である。
【００３３】
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。ここでは、メモリトランジスタＭ１１に、たとえば「１」データを書き込み、メモリトランジスタＭ２１に、たとえば「０」データを書き込むとする。
【００３４】
書き込み時に、ワード線ＷＬ１に所定の負電圧、たとえば−５．０Ｖを印加し、ビット線ＢＬ１に所定の正電圧、たとえば５．０Ｖを印加する。また、非選択のワード線ＷＬ２およびＷＬ３に所定の書き込み禁止電圧、たとえば０Ｖを印加する。このとき、ビット線ＢＬ２とＢＬ３、ドレイン線ＤＬ１〜ＤＬ３および半導体基板ＳＵＢを０Ｖで保持する。
これにより、ビット線ＢＬ１に接続されているメモリトランジスタＭ１１，Ｍ１２およびＭ１３のソース領域Ｓに５Ｖが伝達される。また、全てのメモリトランジスタＭ１１〜Ｍ３３のドレイン領域Ｄと、メモリトランジスタＭ２１〜Ｍ３３のソース領域Ｓに０Ｖが伝達される。
なお、全てのドレイン線ＤＬ１〜ＤＬ３、すなわちドレイン領域Ｄをフローティング状態とすることもできる。
【００３５】
この条件下、メモリトランジスタＭ１１において、ワード線ＷＬ１に印加された負電圧により、ソース領域Ｓをなすｎ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より導電帯にトンネルし、ｎ型不純物領域（ソース領域Ｓ）側に流れ、その結果、ホールが発生する。発生したホールは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットホールとなる。このｎ型不純物領域端で発生した高エネルギー電荷（ホットホール）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入され、データが書き込まれる。
【００３６】
一方、同じブロック内のメモリトランジスタＭ１２では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタＭ２１，Ｍ２２，…では、ゲートとソースまたはドレインとの間に０Ｖ、最大でも５Ｖしか電圧がかからない。したがって、電荷蓄積手段にホールが注入されず、有効に書き込みが禁止される。
【００３７】
このバンド間トンネル効果を利用した書き込み方法は、ゲート電極（ワード線ＷＬ１）と読み出し時にソース領域Ｓであるｎ型不純物領域とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μＡで済む。これは、数百μＡの電流を流すＣＨＥ注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線ＷＬ１に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施の形態では１キロバイト（ｋＢ）程度と格段に大きくなる。
【００３８】
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットホール注入を電荷通過時間の短い書き込みに利用し消去は電子注入を用いるため、絶縁膜の信頼性が高い。
なお、ホール電流自体は小さいが、このように電荷蓄積膜１２の局部に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば２０μ秒以下が得られた。
【００３９】
データの読み出しは、書き込み時に電荷注入を行ったソース側を、この注入電荷と逆の極性側にする。つまり、ビット線ＢＬ１〜ＢＬ３側をソースとし、ドレイン線ＤＬ１〜ＤＬ３側をドレインとして、ソースとドレイン間に所定の読み出しドレイン電圧を印加する。ＣＨＥ注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
【００４０】
以下、ワード線ＷＬ１に連なるセルのページ読み出しを行うと仮定する。
ドレイン線ＤＬ１〜ＤＬ３に所定のドレイン電圧、たとえば１．０Ｖを印加する。また、非選択のワード線ＷＬ２とＷＬ３に所定の読み出し禁止電圧、たとえば０Ｖ〜−０．５Ｖを印加し、ビット線ＢＬ１〜ＢＬ３、および半導体基板ＳＵＢに０Ｖを印加する。この状態で、読み出し対象のセルが連なるワード線ＷＬ１に所定のゲート電圧、たとえば１．５Ｖ〜２．０Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１およびＭ３１が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
【００４１】
この読み出し動作を、書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域Ｄ（ドレイン線ＤＬ１）とソース領域Ｓ（ビット線ＢＬ１）間に１Ｖの電圧を印加し、ゲート電極（ワード線ＷＬ１）に１．５Ｖの電圧を印加する。このときチャネル電界が高いドレイン領域Ｄの側では保持電荷（ホール）の影響が弱く、ソース領域Ｓの側で保持電荷（電子）の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース領域Ｓの側に消去時に注入されている電子と逆極性の電荷であるホールを注入することにより、その一部または全部を相殺することによりデータの書き込みを行う。つまり、ソース領域Ｓの側にホールを注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が負極側にシフトする。その結果、本実施形態では、消去時に電子を飽和状態にまで注入したときのしきい値電圧より小さいしきい値電圧が得られる。
【００４２】
以上は、メモリセルごとに１ビットのデータを書き込む場合を述べたが、２ビット／セルの記憶が可能である。
１ビットデータを書き込む際に、ソース領域Ｓとなる一方のｎ型不純物領域に電圧を印加したが、他方のｎ型不純物領域（ドレイン領域Ｄ）に対しても、電圧を印加するか否かを予め決めておくことによって、もう１ビットデータが記録される。
このように、バンド間トンネル効果を利用した書き込みでは、チャネル電流を用いる方法と異なり、２ビットデータを同時（並列）に書き込むことが可能である。
なお読み出しでは、ソースとドレインの機能を入れ替えることにより、２ビットデータを独立に１ビットずつ読み出す。
【００４３】
第１の実施の形態では、チャネル導電型がＮ型の場合について説明したが、Ｐ型の場合は、不純物の導電型および電圧の極性を上記の場合と逆極性とする。なお、Ｐ型の場合は、不純物の導電型および電圧の極性をＮ型の場合と逆にすること自体は、次の第２の実施の形態に対する第３の実施の形態の関係と同じであり、ここでの説明は省略する。
【００４４】
［第２の実施の形態］
図６と図７に、第２の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの基本構成の等価回路を示す。本実施の形態において、図６と図７の基本構成はどちらを採用してもよい。図８に、図７の基本構成に対応したＮＯＲ型メモリセルアレイの平面図を、図９に図８のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。なお、図６に示す基本構成についての平面図と鳥瞰図は、図８および図９における主ドレイン線ＭＤＬ１とＭＤＬ２に代えて、共通の主ドレイン線ＭＤＬを、たとえば、主ビット線ＭＢＬ１やＭＢＬ２と異なる階層の配線でワード線ＷＬ１〜ＷＬ４と平行に形成し、これによりドレインコンタクトＤＣを共通接続するとよいことから、具体的な平面図と鳥瞰図は省略する。
【００４５】
不揮発性メモリ装置では、ビット線が主ビット線と副ビット線に階層化され、ドレイン線が主ドレイン線と副ドレイン線に階層化されている。本例では、ビット線はソースに電圧を供給する配線であり、具体的には副ビット線が列方向のメモリトランジスタ群のソースを共通に接続する構成となっている。
主ビット線ＭＢＬ１に選択トランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。図６に示す等価回路では、主ドレイン線ＭＤＬに選択トランジスタＳ１２を介して副ドレイン線ＳＤＬ１が接続され、同じ主ドレイン線ＭＤＬに選択トランジスタＳ２２を介して副ドレイン線ＳＤＬ２が接続されている。一方、図７に示す等価回路では、図６に示す主ドレイン線ＭＤＬが、主ドレイン線ＭＤＬ１とＭＤＬ２に分離され、主ドレイン線ＭＤＬ１に選択トランジスタＳ１２を介して副ドレイン線ＳＤＬ１が接続され、主ドレイン線ＭＤＬ２に選択トランジスタＳ２２を介して副ドレイン線ＳＤＬ２が接続されている。
【００４６】
副ビット線ＳＢＬ１と副ドレイン線ＳＤＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２と副ドレイン線ＳＤＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１２、または、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【００４７】
行方向に隣接するメモリトランジスタＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
図６に示す等価回路では、行方向に隣接する選択トランジスタＳ１１とＳ２１が共通の選択線ＳＧ１１により制御され、同様に、行方向に隣接する選択トランジスタＳ１２とＳ２２が共通の選択線ＳＧ１２により制御される。
一方、図７に示す等価回路では、行方向に隣接する選択トランジスタＳ１１，…は選択線ＳＧ１１により制御され、選択トランジスタＳ２１，…は選択線ＳＧ２１により制御される。同様に、行方向に隣接する選択トランジスタＳ１２，…は選択線ＳＧ１２により制御され、選択トランジスタＳ２２，…は選択線ＳＧ２２により制御される。
【００４８】
この微細ＮＯＲ型セルアレイでは、図９に示すように、半導体基板ＳＵＢの表面にｐウェルＷが形成されている。ｐウェルＷは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。
【００４９】
素子分離絶縁層ＩＳＯにより分離された各ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｎ型不純物が高濃度に導入され、これにより、メモリトランジスタのソースを共通接続する副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）および副ドレイン線ＳＤＬ１，ＳＤＬ２（以下、ＳＤＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ドレイン線ＳＤＬ上に絶縁膜を介して直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４（以下、ＷＬと表記）が等間隔に配線されている。これらのワード線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介してｐウェルＷ上および素子分離絶縁層ＩＳＯ上に接している。
副ビット線ＳＢＬと副ドレイン線ＳＤＬとの間のｐウェルＷの部分と、各ワード線ＷＬとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がソース、副ドレイン線部分がドレインとして機能する。
【００５０】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクトＢＣと、副ドレイン線ＳＤＬに達するドレインコンタクトＤＣとが形成されている。これらのコンタクトＢＣ，ＤＣは、たとえば、ビット方向のメモリトランジスタ１２８個ごとに設けられている。
また、絶縁層上を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ドレインコンタクトＤＣ上に接触する主ドレイン線ＭＤＬ１，ＭＤＬ２，…（以下、ＭＤＬと表記）が交互に、平行ストライプ状に形成されている。
【００５１】
この微細ＮＯＲ型セルアレイは、ビット線およびドレイン線が階層化され、メモリセルごとにビットコンタクトＢＣおよびドレインコンタクトＤＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクトＢＣおよびドレインコンタクトＤＣは、たとえば１２８個のメモリセルごとに設けられるが、これらコンタクト形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口する。
【００５２】
副ビット線と副ドレイン線を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ２に近い非常に小さいセル面積で製造できる。
さらに、ビット線とドレイン線が階層化されており、選択トランジスタＳ１１またはＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタＳ１２またはＳ２２の働きで、副ドレイン線を主ドレイン線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬおよび副ドレイン線ＳＤＬを、シリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ドレイン線ＭＤＬをメタル配線とするとよい。
【００５３】
図１０に、メモリトランジスタの行方向の拡大断面図を示す。
図１０において、副ビット線ＳＢＬと副ドレイン線ＳＤＬとの間に挟まれ、ワード線ＷＬが交差する部分が、当該メモリトランジスタのチャネル形成領域となる。
【００５４】
チャネル形成領域上には、ゲート絶縁膜１０を介してメモリトランジスタのゲート電極（ワード線ＷＬ）が積層されている。ワード線ＷＬは、一般に、ｐ型またはｎ型の不純物が高濃度に導入されて導電化されたポリシリコン(doped poly-Si)、またはdoped poly-Siと高融点金属シリサイドとの積層膜からなる。このワード線ＷＬの実効部分、すなわちソース・ドレイン間距離に相当するチャネル方向の長さ（ゲート長）は、０．１３μｍ以下、たとえば１００ｎｍ程度である。
【００５５】
本実施の形態におけるゲート絶縁膜１０は、第１の実施の形態と同様に、下層から順に、ボトム絶縁膜１１，電荷蓄積膜１２，トップ絶縁膜１３から構成されている。
【００５６】
このような構成のメモリトランジスタの製造においては、まず、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびｐウェルＷを形成した後に、副ビット線ＳＢＬ（ソース）および副ドレイン線ＳＤＬ（ドレイン）となる不純物領域をイオン注入法により形成する。また、しきい値電圧調整用のイオン注入等を必要に応じて行う。
つぎに、第１の実施の形態と同じ方法により、半導体基板ＳＵＢ上にゲート絶縁膜１０を成膜する。
【００５７】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図９に示すメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトを形成し、自己整合コンタクトにより表出する副ビット線ＳＢＬおよび副ドレイン線ＳＤＬ上に、ビットコンタクトＢＣおよびドレインコンタクトＤＣを形成する。
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ドレイン線ＭＤＬを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００５８】
つぎに、このような構成の不揮発性メモリの動作について説明する。以下の動作方法の説明では図６に示す等価回路を前提とするが、この動作の基本は図７に示す等価回路においても同様である。
データの消去は、メモリセルアレイ１に対し一括して行ってもよいし、あるいは、メモリセルアレイ１を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面から注入する第１の方法と、電子をゲート電極（ワード線ＷＬ）から注入する第２の方法が採用できる。以下、第１の方法を例として消去動作を説明する。
【００５９】
図１１は、ｎ本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。また、図１４（Ａ）は消去動作を示す素子断面図である。
ここでの消去は、モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接トンネリングを用いてチャネル全面から電子を注入することにより行う。ＭＦＮトンネリングを用いて全ブロックを一括消去する場合、たとえば図１１に示すように、全てのワード線ＷＬ１〜ＷＬｎに６Ｖ、ｐウェルＷに−６Ｖ、全ての主ビット線ＭＢＬ１とＭＢＬ２ならびに主ドレイン線ＭＤＬに０Ｖを印加する。このとき、全ての選択線ＳＧ１１とＳＧ１２を電源電圧ＶＣＣで保持する。
【００６０】
これにより、図１４（Ａ）に示すように、基板側から電子が電荷蓄積膜１２内の電荷蓄積手段であるキャリアトラップに注入され、しきい値電圧が上昇して消去が行われる。このとき、前回の書き込みにより電荷蓄積膜１２のソース側部１２ｓがホールを保持している場合、この部分では最初に注入した電子によりホールを中和し、それから電子が溜まる状態となる。一方、ソース側部以外の部分、すなわちドレイン側部１２ｄに対しては最初から電子が注入されるが、途中で飽和する。その結果、最終的には、電荷蓄積膜１２内の電荷分布（電子密度）がほぼ一様になる。この電子注入による消去時間は、たとえば０．４ｍ秒程度である。
【００６１】
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。
【００６２】
図１２は、ワード線ＷＬ１に接続されているメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。また、図１４（Ｂ）は書き込み動作を示す素子断面図である。ここでは、メモリトランジスタＭ１１に、たとえば「１」データを書き込み、メモリトランジスタＭ２１に、たとえば「０」データを書き込むとする。
【００６３】
書き込み時に、図１２に示すように、ワード線ＷＬ１に所定の負電圧、たとえば−５．０Ｖを印加する。主ビット線ＭＢＬ１に所定の正電圧、たとえば５．０Ｖを印加し、非選択のワード線ＷＬ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを印加する。このとき、主ビット線ＭＢＬ２、主ドレイン線ＭＤＬおよびｐウェルＷを０Ｖで保持し、選択線ＳＧ１１とＳＧ１２に電源電圧ＶＣＣを印加する。
これにより、副ビット線ＳＢＬ１に５Ｖが伝達され、副ビット線ＳＢＬ２ならびに副ドレイン線ＳＤＬ１とＳＤＬ２に０Ｖが伝達される。
【００６４】
この条件下、メモリトランジスタＭ１１において、ワード線ＷＬ１に印加された負電圧により、図１４（Ｂ）に示すように、副ビット線ＳＢＬ１（ソース）をなすｎ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より導電帯にトンネルし、ｎ型不純物領域（ソース）側に流れ、その結果、ホールが発生する。発生したホールは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットホールとなる。このｎ型不純物領域端で発生した高エネルギー電荷（ホットホール）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入され、データが書き込まれる。
【００６５】
一方、同じブロック内のメモリトランジスタＭ１２では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタＭ２１，Ｍ２２，…では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。したがって、電荷蓄積手段にホールが注入されず、有効に書き込みが禁止される。
【００６６】
このバンド間トンネル効果を利用した書き込み方法は、ゲート電極（ワード線ＷＬ１）と読み出し時にソースとなるｎ型不純物領域（副ビット線ＳＢＬ１）とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μＡで済む。これは、数百μＡの電流を流すＣＨＥ注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線ＷＬ１に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施の形態では１キロバイト（ｋＢ）程度と格段に大きくなる。
【００６７】
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットホール注入を電荷通過時間の短い書き込みに利用し消去は電子注入を用いるため、絶縁膜の信頼性が高い。
なお、ホール電流自体は小さいが、このように電荷蓄積膜１２の局部に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば２０μ秒以下が得られた。
【００６８】
データの読み出しは、書き込み時に電荷注入を行ったソース側を、この注入電荷と逆の極性側にする。つまり、ホール注入を行った副ビット線ＳＢＬ側をソースとし、副ドレイン線側をドレインとして、副ビット線ＳＢＬと副ドレイン線ＳＤＬにドレイン電圧を印加する。ＣＨＥ注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
【００６９】
図１３はワード線ＷＬ１に連なるセルのページ読み出し時のバイアス設定条件を示す等価回路図である。
主ドレイン線ＭＤＬに所定のドレイン電圧、たとえば１．０Ｖを印加する。また、非選択のワード線ＷＬ２〜ＷＬｎに所定の読み出し禁止電圧ＶＵＣ、たとえば０〜−０．５Ｖを印加し、主ビット線ＭＢＬ１とＭＢＬ２およびｐウェルＷに０Ｖを印加する。また、全ての選択線ＳＧ１１とＳＧ１２を電源電圧ＶＣＣで保持する。この状態で、読み出し対象のワード線ＷＬ１に所定のゲート電圧、たとえば１．５Ｖ〜２．０Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１とＭ２１が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
【００７０】
この読み出し動作を、図１４（Ｂ）を用いて書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域（副ドレイン線ＳＤＬ１）とソース領域（副ビット線ＳＢＬ１）間に１Ｖの電圧を印加し、ゲート電極（ワード線ＷＬ１）に１．５Ｖの電圧を印加する。このときチャネル電界が高いドレイン側部１２ｄでは保持電荷（ホール）の影響が弱く、ソース側部１２ｓで保持電荷（電子）の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
図１４（Ｂ）に示す書き込み動作では、ソース側部１２ｓに消去時に注入されている電子と逆極性の電荷であるホールを注入することにより、その一部または全部を相殺することによりデータの書き込みを行う。つまり、ソース側部１２ｓにホールを注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が負極側にシフトする。その結果、本実施形態では、消去時に電子を飽和状態にまで注入したときのしきい値電圧より小さいしきい値電圧が得られる。
【００７１】
以上は、メモリセルごとに１ビットのデータを書き込む場合を述べたが、２ビット／セルの記憶が可能である。
１ビットデータを書き込む際に、ソースとなる一方のｎ型不純物領域（副ビット線ＳＢＬ）に電圧を印加したが、他方のｎ型不純物領域（副ドレイン線ＳＤＬ）に対しても、電圧を印加するか否かを予め決めておくことによって、もう１ビットデータが記録される。
このように、バンド間トンネル効果を利用した書き込みでは、チャネル電流を用いる方法と異なり、２ビットデータを同時（並列）に書き込むことが可能である。
なお読み出しでは、ソースとドレインの機能を入れ替えることにより、２ビットデータを独立に１ビットずつ読み出す。
【００７２】
［第３の実施の形態］
第３の実施の形態は、Ｐチャネル型メモリトランジスタを有する不揮発性メモリ装置に関する。
図１に示すブロック図、図５および図６〜図１０に示すメモリトランジスタの基本構造や回路の基本構成自体は、第１および第２の実施の形態と同じである。ただし、ｐウェルＷをｎウェルに置き換え、副ビット線ＳＢＬや副ドレイン線ＳＤＬを構成するｎ型不純物領域をｐ型不純物領域に置き換える必要がある。
以下、不揮発性メモリの動作について説明する。
【００７３】
データの消去は、メモリセルアレイ１に対し一括して行ってもよいし、あるいは、メモリセルアレイ１を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面に引き抜く第１の方法と、電子をゲート電極（ワード線ＷＬ）に引き抜く第２の方法が採用できる。以下、第１の方法を例として消去動作を説明する。
【００７４】
図１５は、ｎ本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。また、図１８（Ａ）は消去動作を示す素子断面図である。
ここでの消去は、モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接トンネリングを用いてチャネル全面に電子を引き抜くことにより行う。ＭＦＮトンネリングを用いて全ブロックを一括消去する場合、たとえば図１５に示すように、全てのワード線ＷＬ１〜ＷＬｎに−５Ｖを印加する。また、ｎウェル、全ての主ビット線ＭＢＬ１とＭＢＬ２ならびに主ドレイン線ＭＤＬに５Ｖを印加する。このとき、全ての選択線ＳＧ１１とＳＧ１２を、対応する選択トランジスタがオンする値を有する電圧ＶＯＮで保持する。
【００７５】
これにより、前回の書き込みにより電荷蓄積膜１２内の電荷蓄積手段であるキャリアトラップに電子が保持されている場合、図１８（Ａ）に示すように、この保持されている電子がｎウェルＷ側に抜き取られ、しきい値電圧が低下して消去が行われる。その結果、最終的には、電荷蓄積膜１２内の電荷分布がほぼ一様、この場合ほぼゼロになる。この電子抜き取りによる消去時間は、たとえば１ｍ秒程度である。
【００７６】
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。
【００７７】
図１６は、ワード線ＷＬ１に接続されているメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。また、図１８（Ｂ）は書き込み動作を示す素子断面図である。ここでは、メモリトランジスタＭ１１に、たとえば「１」データを書き込み、メモリトランジスタＭ２１に、たとえば「０」データを書き込むとする。
【００７８】
書き込み時に、図１６に示すように、ワード線ＷＬ１に所定の正電圧、たとえば５．０Ｖを印加する。主ビット線ＭＢＬ１に所定の負電圧、たとえば−５．０Ｖを印加し、非選択のワード線ＷＬ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを印加する。このとき、主ビット線ＭＢＬ２、主ドレイン線ＭＤＬおよびｎウェルを０Ｖで保持し、選択線ＳＧ１１とＳＧ１２に、対応する選択トランジスタがオンする値を有する電圧ＶＯＮを印加する。
これにより、副ビット線ＳＢＬ１に−５Ｖが伝達され、副ビット線ＳＢＬ２ならびに副ドレイン線ＳＤＬ１とＳＤＬ２に０Ｖが伝達される。
【００７９】
この条件下、メモリトランジスタＭ１１において、ワード線ＷＬ１に印加された正電圧により、図１８（Ｂ）に示すように、副ビット線ＳＢＬ１をなすｐ型不純物領域の表面にｎ型の反転層が形成され、この反転層にゲートとドレイン間の電圧が印加されて、この部分で深く空乏化されて、エネルギーバンドの曲がりが大きくなり、その結果として実効的なバンドギャップが減少するため、容易にバンド間トンネル電流が発生する。バンド間トンネル電流は、ゲートとドレイン間の電圧に加速されて高エネルギーを得てホットエレクトロンとなる。ホットエレクトロンは、その運動量（大きさと方向）が維持されてボトム絶縁膜１１のエネルギー障壁より高いエネルギーを持つために、当該ボトム絶縁膜１１のエネルギー障壁を越えて、電荷蓄積膜１２内のキャリアトラップ（電荷蓄積手段）に効率よく注入され、これによりデータが書き込まれる。
【００８０】
一方、同じブロック内のメモリトランジスタＭ１２では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタＭ２１，Ｍ２２，…では、ゲートとソースまたはドレインとの間に５Ｖまたは０Ｖしか電圧がかからない。したがって、電荷蓄積手段に電子が注入されず、有効に書き込みが禁止される。
【００８１】
このようなバンド間トンネル電流を利用した書き込みでは、ホットエレクトロンの発生が副ビット線ＳＢＬ部分に限定され、かつ、ホットエレクトロンの加速方向と電荷蓄積手段への注入方向がほぼ一致していることから、副ビット線ＳＢＬの上方を中心とした電荷蓄積手段の局部に電子が注入される。
また、ホットエレクトロンの加速方向と注入方向がほぼ一致していることから、注入効率が約１／１００〜１／１０００と良く、従来のチャネルホットエレクトロン注入の場合の注入効率１×１０−６と比較して３〜４桁ほど注入効率が改善される。その結果、書き込み速度を１μ秒以下に短縮できる。
【００８２】
また、ゲート電極（ワード線ＷＬ１）と読み出し時にドレインとなるｐ型不純物領域（副ビット線ＳＢＬ１）とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μＡで済む。これは、数百μＡの電流を流すＣＨＥ注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線ＷＬ１に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施の形態では１キロバイト（ｋＢ）程度と格段に大きくなる。
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットエレクトロンル注入であることから絶縁膜の信頼性が高い。
【００８３】
データの読み出しは、書き込み時に電子注入を行った側を、この注入電荷と逆の極性側にする。つまり、電子注入を行った副ビット線ＳＢＬ側を、より電圧が高いソースとし、副ドレイン線側をドレインとして、副ビット線ＳＢＬと副ドレイン線ＳＤＬにドレイン電圧を印加する。ＣＨＥ注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
【００８４】
図１７はワード線ＷＬ１に連なるセルのページ読み出し時のバイアス設定条件を示す等価回路図である。
主ドレイン線ＭＤＬに所定のドレイン電圧、たとえば−１．０Ｖを印加する。また、非選択のワード線ＷＬ２〜ＷＬｎに所定の読み出し禁止電圧、たとえば０Ｖを印加し、主ビット線ＭＢＬ１とＭＢＬ２、およびｎウェルに０Ｖを印加する。また、全ての選択線ＳＧ１１とＳＧ１２を、対応する各選択トランジスタがオンする値の電圧ＶＯＮで保持する。この状態で、読み出し対象のワード線ＷＬ１に所定のゲート電圧、たとえば−２．０Ｖ程度を印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１とＭ２１が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
【００８５】
この読み出し動作を、図１８（Ｂ）を用いて書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域（副ドレイン線ＳＤＬ１）とソース領域（副ビット線ＳＢＬ１）間に１Ｖの電圧を印加し、ゲート電極（ワード線ＷＬ１）に−２．０Ｖの電圧を印加する。このときチャネル電界が高いドレイン側部１２ｄよりソース側部１２ｓで保持電荷（電子）の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
図１８（Ｂ）に示す書き込み動作では、ソース側部１２ｓに電子を注入することにより、データの書き込みを行う。つまり、ソース側部１２ｓに電子を注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が正極側にシフトする。その結果、本実施形態では、消去時に電子を引き抜いたときのしきい値電圧より大きいしきい値電圧が得られる。
【００８６】
第３の実施の形態においても、第１および第２の実施の形態と同様にして、１セルに対する２ビットデータの並列書き込みが可能である。
【００８７】
以下、第１〜第３の実施の形態におけるメモリトランジスタ構造に関する変形例を説明する。
【００８８】
メモリトランジスタの電荷蓄積手段として、ゲート絶縁膜中に埋め込まれ、たとえば１０ナノメータ以下の粒径を有する多数の互いに絶縁されたメタルナノドットを用いることができる。
【００８９】
図１９は、このメタルナノドット型メモリトランジスタの素子構造を示す断面図である。
このメタルナノドット型不揮発性メモリでは、そのゲート絶縁膜２０が、ボトム絶縁膜２１、その上の電荷蓄積手段としてのメタルナノドット２２、およびメタルナノドット２２を覆う酸化膜２３とからなる。
その他の構成、即ち半導体基板ＳＵＢ、チャネル形成領域、ウェルＷ、副ドレイン線ＳＤＬ（ドレイン領域Ｄ）、副ビット線ＳＢＬ（ソース領域Ｓ）、ワード線ＷＬは、第１〜第３の実施の形態と同様である。
【００９０】
メタルナノドット２２は、たとえば、ニッケルＮｉ、コバルトＣｏ、タングステンＷ、金Ａｕ、銀Ａｇあるいは白金Ｐｔなどのメタル材料からなる。メタルナノドット２２そのサイズ（直径）が、好ましくは１０ｎｍ以下、たとえば４．０ｎｍ程度であり、個々のＳｉナノ結晶同士が酸化膜２３で空間的に、たとえば４ｎｍ程度の間隔で分離されている。
本例におけるボトム絶縁膜２１は、電荷蓄積手段（メタルナノドット２２）が基板側に近いこととの関係で、第１の実施の形態よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００９１】
このような構成のメモリトランジスタの製造では、ボトム絶縁膜２１の成膜後、たとえばＬＰ−ＣＶＤまたはスパッタリングによりボトム絶縁膜２１の上に、メタルナノドット２２を形成する。このときメタルナノドット２２を絶縁材料と一緒に形成すると、絶縁材料にメタルナノドット２２が埋め込まれた膜を形成できる。また、さらに、メタルナノドット２２を埋め込むように、絶縁分離用の酸化膜２３を、たとえば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ２Ｏの混合ガス、基板温度がたとえば７００℃とする。このときメタルナノドット２２は酸化膜２３に埋め込まれ、酸化膜２３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（たとえばＣＭＰ等）を行うとよい。その後、ワード線となる導電膜を成膜し、ワード線をパターンニングし、酸化膜をエッチングし、さらにメタルナノドット２２の層をプラズマエッチングまたはウエットエッチングで加工し、最後に、酸化膜をエッチングする各工程を経て、当該メタルナノドット型メモリトランジスタを完成させる。
【００９２】
このように形成されたメタルナノドット２２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値ではＳｉナノ結晶の約３．１ｅＶ以上とされる。したがって、データ保持特性が改善される。この大きさの個々のメタルナノドット２２は、数個の注入電子を保持できる。なお、メタルナノドット２２を更に小さくして、これに単一電子を保持させてもよい。
【００９３】
なお、メタルナノドット２２のみではキャリアトラップ数が不足する場合、メタルナノドット２２を埋め込んだ酸化膜上に窒化膜を形成し、キャリアトラップ数を増やすことも可能である。
また、電荷蓄積手段をＳｉナノ結晶とした場合であっても、本発明は適用可能である。
さらに、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを有するもの（微細分割ＦＧ型）であても、本発明を適用することが可能である。
【００９４】
ＭＯＮＯＳ型において、電荷蓄積膜１２および／またはトップ絶縁膜１３をアルミナ等の新材料することも可能である。また、ボトム絶縁膜１１を窒化することにより、通常よりしきい値電圧を低下させて、読み出し電圧を小さくしてもよい。
さらに、ゲート絶縁膜がＮＯ(Nitride-Oxide)膜なるＭＮＯＳ型であっても本発明が適用できる。
【図面の簡単な説明】
【００９５】
【図１】第１〜第３の実施の形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【図２】第１の実施の形態に係るＮＯＲ型のメモリセルアレイの等価回路図である。
【図３】第１の実施の形態における、自己整合技術を用いた微細ＮＯＲ型セルアレイの概略平面図である。
【図４】図３のＡ−Ａ’線に沿った断面側から見た斜視図である。
【図５】ＭＯＮＯＳ型メモリトランジスタの素子構造を示す断面図である。
【図６】本発明の第２の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの基本構成の等価回路図である。
【図７】本発明の第２の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの他の基本構成の等価回路図である。
【図８】第２の実施の形態に係るメモリセルアレイの平面図である。
【図９】図８のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図１０】メモリトランジスタの行方向の拡大断面図である。
【図１１】第２の実施の形態において、ｎ本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。
【図１２】第２の実施の形態において、ワード線セクタごとのメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。
【図１３】第２の実施の形態において、ワード線セクタのページ読み出し時のバイアス設定条件を示す等価回路図である。
【図１４】第２の実施の形態において、（Ａ）は消去動作を示す素子断面図、（Ｂ）は書き込み動作を示す素子断面図である。
【図１５】第３の実施の形態において、ｎ本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。
【図１６】第３の実施の形態において、ワード線セクタごとのメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。
【図１７】第３の実施の形態において、ワード線セクタのページ読み出し時のバイアス設定条件を示す等価回路図である。
【図１８】第３の実施の形態において、（Ａ）は消去動作を示す素子断面図、（Ｂ）は書き込み動作を示す素子断面図である。
【図１９】変形例のメタルナノドット型メモリトランジスタの素子構造を示す断面図である。
【符号の説明】
【００９６】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…入出力回路、１０，２０…ゲート絶縁膜、１１，２１…ボトム絶縁膜、１２…電荷蓄積膜、１３…トップ絶縁膜、２２…メタルナノドット、２３…酸化膜、ＳＵＢ…半導体基板、Ｗ…ｐウェル、Ｓ…ソース領域、Ｄ…ドレイン領域、ＩＳＯ…素子分離絶縁層、Ｍ１１等…メモリトランジスタ、Ｓ１１等…選択トランジスタ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１等…副ビット線、ＤＬ１等…ドレイン線、ＭＤＬ，ＭＤＬ１等…主ドレイン線、ＳＤＬ１等…副ドレイン線、ＷＬ１等…ワード線、ＳＧ１１等…選択線、ＢＣ…ビットコンタクト、ＤＣ…ドレインコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
2005317117.tif 000017
【図１６】
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【図１７】
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【図１８】
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【図１９】
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