(57)【要約】【課題】  半導体チップ上に絶縁膜を介して外部端子と再配線とが形成される半導体装置において、従来は外部端子、若しくは再配線からのノイズの影響から電子回路を保護する為、接地電位層を設けていたが、この接地電位層の為に工程が大幅に増加し、さらに、半導体装置の厚さが厚くなってしまう可能性があった。【解決手段】  本発明では、基板上の多層配線、即ち、それぞれが層間絶縁膜を介して積層された複数の層と、それぞれの層内に形成された配線とを有する多層配線の最上位の層内において、配線が配置された領域以外の領域に、定電位が与えられるノードに電気的に接続するメタル部材が形成される。これにより、工程を大幅に増加することなく、かつ、半導体装置の厚さを厚くすることなく、電子回路がノイズの影響を受けてしまう可能性を低減することができる。【選択図】    図１
2005005741.tif 000002
【特許請求の範囲】
【請求項１】
半導体チップ上に形成された電極と、
開口部を備え、該開口部により前記電極の上面を露出するように、前記半導体チップ上に形成された絶縁膜と、
前記絶縁膜上に形成された複数の配線と、
前記絶縁膜の上方に形成された複数の外部端子とを有する半導体装置において、
前記半導体チップは、線形的に変化する信号により作動するアナログ回路が形成された第１領域と、その他の第２領域とを備え、
前記外部端子は、前記第１及び第２領域の上方にそれぞれ形成され、
前記配線は、前記第２領域の上方にのみ形成され、前記開口部を介して前記電極と前記第２領域の上方に位置する前記外部端子とを電気的に接続することを特徴とする半導体装置。
【請求項２】
前記電極は前記基板の周辺部に位置し、前記外部端子は前記基板の中央部に位置することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記外部端子の表面を露出するように、前記第１配線及び前記絶縁膜の上面は、封止材料により封止されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体チップ上に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された磁性体と、
前記第１絶縁膜及び前記磁性体の上面に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された外部端子とインダクタとを有し、
前記インダクタの形成領域下に、前記磁性体が位置することを特徴とする半導体装置。
【請求項５】
前記半導体チップは、キャパシタを含む複数の電子素子が上面に形成された基板と、前記電子素子上及び前記基板上に形成された多層配線とを有し、
前記多層配線は、それぞれが層間絶縁膜を介して積層された複数の層と、前記複数の層内にそれぞれ形成された配線とを有し、
前記複数の層のうち、最上位の層内において、前記配線が配置された領域以外の領域に形成され、かつ、前記キャパシタの上方に位置するメタル部材を有し、
前記メタル部材は、所定電位が与えられるノードに電気的に接続されることを特徴とする請求項４記載の半導体装置。
【請求項６】
半導体チップ上に形成された第１インダクタと、
前記半導体チップ及び前記第１インダクタの上面に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１磁性体と、
前記第１絶縁膜及び前記第１磁性体の上面に形成された第２絶縁膜と、
前記第２絶縁膜上に形成された第２磁性体と、
前記第２絶縁膜及び前記第２磁性体の上面に形成された第３絶縁膜と、
前記第３絶縁膜上に形成された外部端子と第２インダクタとを有し、
前記第１磁性体の形成領域下に、前記第１インダクタが位置し、
前記第２インダクタの形成領域下に、前記第２磁性体が位置することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はノイズの影響を低減する半導体装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体装置の小型化に伴い、半導体チップの外形寸法とほぼ同じ外形寸法を有するチップサイズパッケージ（Chip Size Package,（以下、ＣＳＰと称す））と呼ばれる半導体装置のパッケージ構造が出現している。このチップサイズパッケージの一形態として、ウエハ状態でパッケージングが行われた、ウエハレベルチップサイズパッケージ（Wafer Level Chip Size Package,（以下、ＷＣＳＰと称す））と呼ばれる半導体装置のパッケージ構造が存在する。
【０００３】
このＷＣＳＰ構造の半導体装置について以下に説明する。
従来のＷＣＳＰ構造の半導体装置は、半導体チップ上に電極が形成され、この電極の上面を露出するように、半導体チップ上に絶縁膜が形成される。絶縁膜は開口部を備え、この開口部により電極の上面は露出される。
絶縁膜上には外部端子と配線とが形成される。この配線は通常、再配線と称され、配線の一端は絶縁膜の開口部を介して電極と電気的に接続され、他端は外部端子と電気的に接続される。
【０００４】
半導体チップは、複数の電子素子が上面に形成された基板と、電子素子上及び基板上に形成された多層配線とを有する。多層配線は電子素子を電気的に接続して電子回路を形成する。
さらに、絶縁膜の上面、及び再配線の上面は、外部端子を露出するように封止材料により封止される。
このようなＷＣＳＰ構造のパッケージングは、ウエハ状態で行われ、封止した後にウエハを切断し、個別化することにより多数のＣＳＰ構造の半導体装置が生産される。
【０００５】
しかしながら、上述したようなＷＣＳＰ構造では、外部端子及び再配線と半導体チップとが数μｍ程度の薄い絶縁膜を介して形成され、さらに、電子回路の上方に外部端子、或いは再配線が位置する為、電子回路が外部端子、若しくは再配線からの電界ノイズの影響を受けてしまう可能性があった。特にキャパシタ、或いはアナログ回路を備える通信系の半導体装置では、この電界ノイズにより静電誘導が発生し、キャパシタの容量値が変化したり、アナログ回路の波形が変形して、通信特性に大きく影響してしまう可能性があった。
このような課題を解決すべく、半導体チップと再配線との間に、接地電位層を設ける技術が従来知られていた（例えば、特許文献１参照）。
【特許文献１】特開２０００−２３５９７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、文献１に開示された技術では、接地電位層を新たに設ける必要があり、工程が大幅に増大してしまう可能性があった。さらに、接地電位層を設けることにより、半導体装置の厚さが厚くなってしまう可能性もあり、特に、小型化が要求される携帯電話等に搭載される半導体装置では、その影響は顕著であった。
【課題を解決するための手段】
【０００７】
本発明では、上述した課題を解決すべく、キャパシタ、若しくはアナログ回路を備える半導体チップ上に絶縁膜を介して外部端子が形成された半導体装置において、基板上の多層配線、即ち、それぞれが層間絶縁膜を介して積層された複数の層と、層内にそれぞれ形成された配線とを有する多層配線の最上位の層内にメタル部材が形成される。メタル部材は、配線が配置された領域以外の領域に形成され、かつ、キャパシタ、若しくはアナログ回路の上方に位置する。さらに、メタル部材は、所定電位が与えられるノードに電気的に接続される。
【発明の効果】
【０００８】
本発明では、再配線若しくは外部端子から発生した電界ノイズはメタル部材により遮蔽され、キャパシタ、若しくはアナログ回路が電界ノイズの影響を受けてしまう可能性を低くすることができる。
さらに、メタル部材の形成を従来から存在する多層配線を形成する工程内で行うことが可能である為、工程を大幅に増加させることなく本発明の実現でき、さらに、半導体装置の厚さを厚くすることなく本発明を実現することが可能となる。
さらに、キャパシタ、若しくはアナログ回路の直上に外部端子、若しくは再配線が位置しないように、それぞれの位置関係を考慮して設計を行う必要がなくなり、設計の自由度を高くすることが可能となる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態について図面を参照して詳細に説明する。なお、全図面を通して同様の構成には同様の符号を付与する。
【００１０】
（第１の実施形態）
図１は本発明の第１実施形態を説明する半導体装置の断面図であり、図２はキャパシタとメタル部材との位置関係を説明する半導体装置の平面図である。
本実施形態の半導体装置では、半導体チップ１００上に形成された電極２００と、開口部３１０を備え、この開口部３１０により電極２００の上面を露出するように、半導体チップ１００上に形成された絶縁膜３００と、絶縁膜３００上に形成された外部端子４００及び配線５００とを有し、配線の一端は開口部３１０を介して電極２００と電気的に接続され、他端は外部端子４００と電気的に接続される。
【００１１】
半導体チップ１００は、キャパシタ１０１を含む複数の電子素子１０２が上面に形成された基板１１０と、電子素子１０２上及び基板１１０上に形成された多層配線１２０とを有する。
通信系の半導体装置の場合、キャパシタ１０１は、例えば、発振周波数を決定する素子の一つである電圧制御発振回路（ＶＣＯ：Voltage Controlled Oscillator）等の高周波回路を構成するのに用いられる。ここで、高周波とは、周波数が３００ＭＨｚ以上のものである。
基板１１０の上面は、図１、２に示されるように、中央部（符号Ｃで示される箇所）とそれを包囲する周辺部（符号Ｐで示される箇所）とを備える。
【００１２】
多層配線１２０は、それぞれが層間絶縁膜１３０を介して積層された複数の層と、この複数の層中にそれぞれ形成された配線１４０とを有する。多層配線１２０は、基板１１０の上面に形成された複数の電子素子１０２を互いに電気的に接続して電子回路を構成したり、電子回路と電極２００とを電気的に接続する。
【００１３】
図１は、多層配線１２０が２層構造を有している半導体装置を説明したものであり、基板１１０上に層間絶縁膜１３０ａが形成され、層間絶縁膜１３０ａ上に配線１４０ａが形成され、配線１４０ａ及び層間絶縁膜１３０ａ上に層間絶縁膜１３０ｂが形成され、層間絶縁膜１３０ｂ上に配線１４０ｂが形成される。即ち、多層配線の１層目に配線１４０ａが形成され、２層目に配線１４０ｂが形成される。層間絶縁膜１３０ａ、１３０ｂはＳｉＯ２（酸化シリコン）等の酸化膜であり、配線１４０ａ、１４０ｂは、Ａｌ（アルミニウム）、Ｃｕ（銅）、Ｗ（タングステン）等を材料とする。
【００１４】
さらに、多層配線１２０における複数の層のうち、最上位の層内において、配線１４０が配置された領域以外の領域にメタル部材１５０が形成される。即ち、図１に示すように、多層配線１２０の２層目に、配線１４０ｂの他にメタル部材１５０が形成される。
【００１５】
本実施形態では、メタル部材１５０の材料は、配線１４０ｂと同一の材料で構成されているので、配線１４０ａを形成する工程と同じ工程でメタル部材１５０を形成することが可能となり、工程を大幅に減らすことができる。これに限られず、工程の低減を考慮しない場合、若しくは、工程の増加によるデメリットを補って余りある効果がある場合、メタル部材１５０は導電性を有するものであれば、配線１４０ｂと異なる材料で構成されていても良い。
【００１６】
さらに、メタル部材１５０は、キャパシタ１０１の上方に位置する。ここで、後述する通り、メタル部材１５０の上方には、配線５００若しくは外部端子４００が形成される。メタル部材１５０は、この配線５００若しくは外部端子４００に発生する電界ノイズから、キャパシタ１０１を保護する為のものであり、メタル部材１５０の下方に位置するキャパシタ１０１は、この電界ノイズから保護される。本実施形態では、図２に示すように、半導体装置を平面的に見たとき、キャパシタ１０１の形成された領域が全てメタル部材１５０の形成された領域に覆われるように、それぞれが配置される。従って、キャパシタ１０１を、その全ての領域に渡り、メタル部材１５０によって保護することが可能となる。
【００１７】
さらに、メタル部材１５０は所定電位が与えられるノードに電気的に接続される。本実施の形態では、メタル部材１５０はグランド電位が与えられる電極２００に電気的に接続される。
本実施形態では、電極２００は、基板１１０の周辺部に形成され、外部端子４００は基板１１０の中央部に形成される。絶縁膜３００は２層構造を有し、ＳｉＮ（窒化シリコン）又はＳｉＯ２（酸化シリコン）により構成された絶縁膜３００ａ上に、ポリイミド等により構成された絶縁膜３００ｂが形成される。絶縁膜３００ａは配線１４０ｂ及びメタル部材１５０を酸化、若しくは腐食から保護する機能を有し、絶縁膜３００ｂは外部の衝撃から半導体チップ１００を保護する機能を有する。
【００１８】
配線５００の材料はＣｕ（銅）等であり、配線５００の一端は、絶縁膜３００の開口部３１０を介して電極２００に接続され、他端は基板１００の中央部まで延在する。
外部端子４００は半田等を材料とする半球状のものである。外部端子４００と配線５００とを電気的に接続する為、本実施の形態では、基板１００の中央部に位置する配線５００の端部５１０上に、例えばＣｕ（銅）を材料とする柱状電極５２０（ポストとも称される）が形成され、この柱状電極５２０上に外部端子４００が形成される。このようにして、電極２００と外部端子４００とは、配線５００により電気的に接続される。
【００１９】
外部端子４００と配線５００とは、図３に示す構成により、電気的に接続されていても良い。この場合、絶縁膜３００上には、樹脂等を材料とする支持部材７００が形成され、配線５００はこの支持部材７００の表面に沿って延在する。ここで、配線５００は支持部材７００の表面のうち、少なくともその上面を覆うように延在する。このように支持部材７００の表面に沿って延材することで、配線５００は凸型に屈曲する。支持部材７００の上面に位置する配線５００上、つまり、凸型の頂部５３０上に位置する配線５００上には外部電極４００が形成される。
【００２０】
この構成によれば、外部端子４００と配線５００とが直接、接続されているので、応力に対する外部端子４００の強度を高めることが可能である。
ここで、配線５００を配設することにより、半導体装置が外部基板等と電気的に接続する箇所を、任意の位置に設定することができる。一般的に、このような任意の配置を再配置と称し、故に配線５００は再配置配線、若しくは再配線と称される。この配線５００により、外部基板等の端子に対応した所定の位置に外部端子４００を形成することが可能となる。
さらに、柱状電極５２０の上面を露出するように、エポキシ系樹脂等を材料とする封止層６００が絶縁膜３００及び配線５００の上面に形成される。ここで、柱状電極５２０の側面は封止層６００により覆われている。封止層６００により、配線５００及び柱状電極５２０は外部からの衝撃や酸化等から保護される。
【００２１】
このように、本実施形態の半導体装置は、キャパシタ１０１と配線５００との間に形成され、かつ、キャパシタ１０１の上方に位置するメタル部材１５０を有し、さらに、メタル部材１５０は所定電位が与えられるノードに電気的に接続される為、キャパシタ１０１の上方から侵入する電界ノイズ、即ち、配線５００若しくは外部端子４００から発生する電界ノイズは、メタル部材１５０により遮蔽され、その下方に位置するキャパシタ１０１まで作用する可能性は低くなる。
【００２２】
ここで、外部端子４００、若しくは配線から発生する電界ノイズは、例えば、外部端子４００、配線５００の電圧の変化に伴い発生する。この電界ノイズにより、従来の半導体装置では、キャパシタに静電誘導が起きてキャパシタの容量値が変化してしまう恐れがあった。
上述したように、キャパシタ１０１は電子回路の一部を構成する要素であり、例えば、電圧制御発振回路の発振周波数を決定する素子である。この為、電界ノイズの影響を受けると発振周波数が所定の値から変動してしまう恐れがあった。特に、通信系の半導体装置では、高周波を扱うことが多く、発振周波数の変動が顕著であり、これにより通信特性が大きく変化してしまう恐れがあった。従って、キャパシタ１０１を電界ノイズから保護することが可能な本実施形態を、このような通信系の半導体装置に適用すれば、通信特性が変化してしまう可能性を低減でき、半導体装置の信頼性を高めることができる。
【００２３】
さらに、キャパシタ１０１の直上に、外部端子４００、若しくは配線５００が形成される場合、即ち、キャパシタ１０１の形成領域面に対する鉛直線上に、外部端子４００、若しくは配線５００が形成される場合、キャパシタ１０１と外部端子４００、若しくは配線５００とは、より近接した状態にあるので、従来の構成では、キャパシタ１０１は電界ノイズの影響をより大きく受けてしまう。
【００２４】
本実施形態では、このような場合においても、電界ノイズはメタル部材１５０によって遮蔽され、キャパシタ１０１を電界ノイズから保護することが可能となるので、電界ノイズの影響を低減する為に、キャパシタ１０１の直上に外部端子４００、若しくは配線５００が位置しないようにそれぞれを配置する等の設計時の制限を低減させるこが可能となる。つまり、設計の自由度を高くすることが可能となる。
【００２５】
さらに、メタル部材１５０は配線１４０ｂが形成される層と同じ層内に形成される為、メタル部材１５０の形成は、従来から存在する多層配線を形成する工程内で行うことが可能である。この為、特許文献１に開示された従来発明のように、新たな層を設ける必要がなく、工程を大幅に増加させることなく本発明を実施することが可能である。
さらに、新たな層を設ける必要がない為、半導体装置の厚さを厚くすることなく本発明を実施することが可能となるので、小型化が要求される携帯電話等に搭載される半導体装置に本発明を適用した場合、本発明による効果は大きい。
【００２６】
（第２の実施形態）
次に、本発明の第２実施形態について説明する。第２実施形態は、アナログ回路を備える半導体装置における、本発明の実施形態である。
図４は本発明の第２実施形態を説明する半導体装置の断面図であり、図５はアナログ回路とメタル部材との位置関係を説明する半導体装置の平面図である。
【００２７】
アナログ回路とは、図６に示すように、線形的に変化する信号（アナログ信号と称される）により作動する回路である。図６において、横軸は時間（Ｔ）、縦軸は振幅（Ａ）であり、アナログ信号は符号Ｓで示される。通信系の半導体装置の場合、例えば、演算増幅器（オペアンプ）、比較増幅器（コンパレータ）、ＲＦ受信部、ＲＦ送信部、ＲＦシンセサイザ部等に用いられる。従来の半導体装置では、上述したアナログ回路に、電界ノイズによって静電誘導が発生し、半導体装置の特性に影響してしまう可能性があった。特に、高周波信号、若しくは小振幅信号を扱う場合、静電誘導により信号の波形が大きく変動してしまい、通信特性に大きく影響してしまう可能性があった。
本実施形態の半導体装置では、基板１１０上に形成された電子素子１０２と多層配線１２０とは電気的に接続され電子回路を構成する。この電子回路は、アナログ信号により作動するアナログ回路１０３を備える。
【００２８】
さらに、メタル部材１５０は、アナログ回路１０３の上方に位置する。ここで、メタル部材１５０は、メタル部材１５０の上方に形成された配線５００若しくは外部端子４００に発生する電界ノイズから、アナログ回路１０３を保護する為のものであり、メタル部材１５０の下方に位置するアナログ回路１０３は、この電界ノイズから保護される。本実施形態では、図５に示すように、半導体装置を平面的に見たとき、アナログ回路１０３の形成された領域が全てメタル部材１５０の形成された領域に覆われるように、それぞれが配置される。従って、アナログ回路１０３を、その全ての領域に渡り、メタル部材１５０によって保護することが可能となる。
【００２９】
このように、本実施形態の半導体装置は、アナログ回路１０３と配線５００との間に形成され、かつ、アナログ回路１０３が上方に位置するメタル部材１５０を有し、さらに、メタル部材１５０は所定電位が与えられるノードに電気的に接続される為、アナログ回路１０３の上方から侵入する電界ノイズ、即ち、配線５００若しくは外部端子４００から発生する電界ノイズは、メタル部材１５０により遮蔽され、その下方に位置するアナログ回路１０３まで作用する可能性は低くなる。
【００３０】
上述したように、特に通信系の半導体装置では、アナログ回路は電界ノイズの影響を大きく受けてしまう。従って、アナログ回路１０３を電界ノイズから保護することが可能な本実施形態を、このような通信系の半導体装置に適用すれば、通信特性が変化してしまう可能性を低減でき、半導体装置の信頼性を高めることができる。
さらに、アナログ回路１０３の直上に、外部端子４００、若しくは配線５００が形成される場合、即ち、アナログ回路１０３の形成領域面に対する鉛直線上に、外部端子４００、若しくは配線５００が形成される場合、アナログ回路１０３と外部端子４００、若しくは配線５００とは、より近接した状態にあるので、従来の構成では、アナログ回路１０３は電界ノイズの影響をより大きく受けてしまう。
【００３１】
本実施形態では、このような場合においても、電界ノイズはメタル部材１５０によって遮蔽され、アナログ回路１０３を電界ノイズから保護することが可能となるので、電界ノイズの影響を低減する為に、アナログ回路１０３の直上に外部端子４００、若しくは配線５００が位置しないようにそれぞれを配置する等の設計時の制限を低減させるこが可能となる。つまり、設計の自由度を高くすることが可能となる。
【００３２】
（第３実施の形態）
次に、本発明の第３実施形態について説明する。
図７は本発明の第３実施形態を説明する半導体装置の断面図であり、図８は再配線及び外部端子とメタル部材との位置関係を説明する半導体装置の平面図である。
【００３３】
本実施形態の半導体装置では、メタル部材１５０は、配線５００及び外部端子４００の下方に位置するように形成される。ここで、メタル部材１５０は、メタル部材１５０の上方に形成された配線５００若しくは外部端子４００に発生する電界ノイズから、半導体チップ１００内の電子回路を保護する為のものであり、メタル部材１５０の下方に位置する電子回路は、この電界ノイズから保護される。本実施形態では、図８に示すように、半導体装置を平面的に見たとき、配線５００及び外部端子４００の形成された領域が全てメタル部材１５０の形成された領域に含まれるように、それぞれが配置されている。従って、半導体チップ１００内の電子回路を、その全ての領域に渡り、メタル部材１５０によって保護することが可能となる。
【００３４】
このように、本実施形態の半導体装置は、電子回路と外部端子４００及び配線５００との間に形成され、かつ、外部端子４００及び配線５００の下方に位置するメタル部材１５０を有し、さらに、メタル部材１５０は所定電位のノードに電気的に接続される為、電子回路の上方から侵入する電界ノイズ、即ち、配線５００若しくは外部端子４００から発生する電界ノイズは、所定電位のメタル部材１５０により遮蔽され、その下方に位置する電子回路まで作用する可能性は低くなる。
上述した実施形態に記載した通り、特に、通信系の半導体装置では、電子回路はキャパシタ、若しくはアナログ回路等を備えているので、電界ノイズの影響を受けやすい。
【００３５】
従って、電子回路を電界ノイズから保護することが可能な本実施形態を、このような通信系の半導体装置に適用すれば、通信特性が変化してしまう可能性を低減でき、半導体装置の信頼性を高めることができる。
さらに、キャパシタ、若しくはアナログ回路等の電界ノイズの影響を受けやすい電子回路内の部位の直上に、外部端子４００、若しくは配線５００が形成される場合、従来の構成では、このような部位は電界ノイズの影響をより大きく受けてしまう。
【００３６】
本実施形態では、このような場合においても、電界ノイズはメタル部材１５０によって遮蔽され、電界ノイズの影響を低減させることが可能となるので、電界ノイズの影響を低減する為に、電界ノイズの影響を受けやすい部位の直上に外部端子４００、若しくは配線５００が位置しないようにそれぞれを配置する等の設計時の制限を低減させるこが可能となる。つまり、設計の自由度を高くすることが可能となる。
さらに、本実施形態では、キャパシタやアナログ回路等の電界ノイズの影響を受けやすい部位の配置に依らず、メタル部材１５０は形成されるので、電子素子の配置が異なる半導体チップにおいても、メタル部材１５０の配置を変更することなく本発明を適用することが可能となる。
【００３７】
（第４の実施形態）
次に、第１〜３実施形態における半導体装置の製造方法の一形態を、本発明の第４実施形態として説明する。図９〜図１４は第４実施形態における半導体装置の製造方法を説明する半導体装置の断面図であり、図１５は製造工程の一部を説明する半導体装置の平面図である。
【００３８】
まず、図９に示すように、上面にキャパシタ等の電子素子を備えた基板１１０上に、層間絶縁膜１３０ａを形成し、層間絶縁膜１３０ａ上に配線１４０ａを形成する。さらに、図１０に示すように、この層間絶縁膜１３０ａ及び配線１４０ａ上に層間絶縁膜１３０ｂを形成し、この層間絶縁膜１３０ｂ上に、電極２００を備える配線１４０ｂ及びメタル部材１５０を形成する。
配線１４０ａと配線１４０ｂとメタル部材１５０の材料はＡｌ（アルミニウム）、Ｗ（タングステン）等の導電体であり、例えばスパッタリング法により形成される。本実施の形態では、メタル部材１５０に、配線１４０ｂと同じ材料を用いているので、配線１４０ｂとメタル部材１５０とを同一工程で形成することが可能である。つまり、Ａｌ、若しくはＷ等を材料とする膜をスパッタリング法によって形成した後、フォトリソエッチング法を用いて配線１４０ｂとメタル部材１５０とを一括してパターン化するだけで、配線１４０ｂとメタル部材１５０とを形成することが可能となる。ここで、メタル部材１５０は、図１５に示すように、グランド電位が与えられる電極２００に接続される。
【００３９】
次に、図１１に示すように、配線１４０ｂとメタル部材１５０と絶縁膜１３０ｂとの上面に絶縁膜３００ａを形成する。絶縁膜３００ａはＳｉＮ（窒化シリコン）等を材料とし、例えばＣＶＤ法により形成される。さらに、絶縁膜３００ａの上面に絶縁膜３００ｂを形成する。絶縁膜３００ｂはポリイミド等を含有し、例えば、スパッタリング法により形成される。ここで、絶縁膜３００ａ及び絶縁膜３００ｂには、フォトリソエッチング法により開口部３１０が設けられ、この開口部３１０により、電極２００の上面は露出される。
【００４０】
次に、図１２に示すように、絶縁膜３００ｂの上面及び開口部３１０の内表面上に、電極２００から基板１１０の中央部まで配線５００を延在させる。配線５００はＣｕ（銅）等を材料とし、例えば電解メッキ法により形成される。さらに、基板１１０の中央部に位置する第２配線５００の端部５１０上に柱状電極５２０を形成する。柱状電極５２０はＣｕ（銅）等を材料とし、例えば電解メッキ法により形成される。
【００４１】
次に、図１３に示すように、絶縁膜３００ｂの上面及び配線５００の上面にエポキシ樹脂等を材料とする封止層６００を形成し、さらに、この封止層６００の上面を研磨することにより柱状電極５２０の上面を露出する。
次に、図１４に示すように、柱状電極５２０の上面に、半田等を材料とする外部端子４００を形成する。
このように、本実施形態では、配線１４０ｂを形成する工程と同じ工程でメタル部材１５０を形成することが可能となり、工程を大幅に増大させることなく、本発明を実現することができる。
【００４２】
（第５実施の形態）
次に、本発明の第５実施形態について説明する。第５実施形態は、主に再配線に特徴を有する本発明の実施形態である。
図１６は本発明の第５実施形態を説明する半導体装置の上面図である。
【００４３】
本実施形態の半導体装置では、半導体チップ１００において、アナログ回路が形成される領域を第１領域１６０、その他の領域を第２領域１７０と定義したとき、外部端子４００は第１領域１６０と第２領域１７０とにそれぞれ形成され、配線５００は第２領域１７０上にのみ、形成されることを特徴とする。
即ち、第１領域１６０に形成された外部端子４００ａと、配線５００とは接続されておらず、かつ、配線５００は第１領域１６０上には形成されていない。
【００４４】
従って、アナログ回路の直上には、配線５００は位置していないので、アナログ回路が配線５００から発生する電界ノイズの影響を受けてしまう可能性は低減される。
さらに、外部端子４００ａは半導体チップと電気的に接続されていないので、外部端子４００ａには電流又は電圧等の信号は与えられない。それ故、外部端子４００ａから電界ノイズは発生せず、アナログ回路が外部端子４００から発生する電界ノイズの影響を受けてしまう可能性は低減される。
【００４５】
ここで、電界ノイズの影響のみを考慮した場合、外部端子４００ａは形成されていなくても良いが、この場合、第１領域１６０上には外部端子が形成されない為、外部端子の配置における均一性が失われる可能性がある。その結果、外部基板等に半導体装置を実装する際、半導体装置のバランスが不安定になってしまう恐れがある。この為、半導体装置のバランスを安定に保つ等の新たな作業が必要となり、工程が大幅に増大してしまう可能性がある。
本実施形態の半導体装置では、実装の際、外部端子４００ａにより半導体装置を安定させることが可能となる。すなわち、外部端子が均等に配設される為、半導体装置のバランスは保たれ、工程を大幅に増大させることなく、実装を行うことが可能となる。
【００４６】
（第６実施の形態）
次に、本発明の第６実施形態について説明する。第６実施形態では、半導体チップ上に絶縁膜を介して外部端子が形成された半導体装置において、この絶縁膜上にインダクタが形成されている場合、このインダクタから発生するノイズの影響を電子回路が受けてしまう可能性を低減できる。
従来の半導体装置において、外部端子が形成される絶縁膜上にインダクタが形成されている場合、インダクタから発生したノイズ、特に、磁界ノイズによって、半導体チップ内の電子回路に電磁誘導が発生し、半導体装置の特性に大きく影響してしまう可能性があった。通信系の半導体装置のように、高周波のアナログ信号を扱う場合、電磁誘導により信号の波形が大きく変動してしまい、通信特性に大きく影響してしまう可能性があった。
【００４７】
図１７は第６実施形態における半導体装置の断面図であり、図１８はインダクタと磁性体との位置関係を説明する半導体装置の平面図である。
本実施形態では、半導体チップ１００上に絶縁膜１３０が形成され、絶縁膜１３０上にＦｅ（鉄）、Ｎｉ（ニッケル）、若しくはＣｏ（コバルト）等を材料とする磁性体８００が形成され、この磁性体８００及び絶縁膜１３０の上面に、ポリイミド等を材料とする、絶縁膜３２０が形成される。ここで、絶縁膜３２０は電極２００の上面を露出するように形成される。
さらに、絶縁膜３２０上には、外部端子４００及びインダクタ９００が形成される。
【００４８】
ここで、磁性体８００はインダクタ９００の形成された領域下に位置する。即ち、図１８に示すように、半導体装置を平面的に見たとき、インダクタ９００の形成された領域が磁性体８００の形成された領域に含まれるように、磁性体８００及びインダクタ９００は配置される。ここで、磁性体８００はインダクタ９００から発生した磁界ノイズを遮蔽して電子回路を保護する為のものであり、その目的から、インダクタ９００の形成領域がすべて磁性体８００の形成領域に含まれることが好ましい。
さらに、半導体チップ１００内の基板１１０上にキャパシタ１０１が形成される場合、半導体チップ内の層間絶縁膜１３０ｂ上にメタル部材１５０が形成され、キャパシタ１０１の上方にメタル部材１５０が位置するように、それぞれが配置される。メタル部材１５０は所定電位が与えられるノードに電気的に接続される。
【００４９】
磁性体は一般に、磁界の方向を変化させる性質を有しているので、インダクタ９００から発生した磁界は、磁性体８００により半導体装置の横方向に曲げらる。これにより、電子回路の内部に磁界ノイズが侵入する可能性を低減することができる。
このように、本実施形態では、電子回路とインダクタ９００との間に、磁性体８００が形成され、さらに、インダクタ９００の形成領域下には磁性体８００が位置する為、電子回路の上方から侵入するノイズ、特に、インダクタ９００から発生する磁界ノイズは、磁性体８００により半導体装置の横方向に曲げられ、その下方に位置する電子回路まで作用する可能性は低くなる。
【００５０】
さらに、上述した通り、通信系の半導体装置のように、高周波のアナログ信号を扱う場合、電磁誘導により信号の波形が大きく変動してしまい、通信特性に大きく影響してしまう。従って、磁界ノイズの影響を低減させることが可能な本実施形態を、通信系の半導体装置に適用すれば、通信特性が変化してしまう可能性を低減でき、半導体装置の信頼性を高めることができる。
さらに、キャパシタ１０１とインダクタ９００との間に形成され、かつ、キャパシタ１０１の上方に位置するメタル部材１５０を有し、さらに、メタル部材１５０は、所定電位が与えられるノードに電気的に接続される為、インダクタ９００からのノイズ、特に、電界ノイズは、メタル部材１５０により遮蔽され、その下方に位置するキャパシタ１０１まで作用する可能性は低くなる。
【００５１】
さらに、キャパシタ１０１の直上にインダクタ９００が形成される場合、即ち、キャパシタ１０１とインダクタ９００とが対向する場合、従来の構成では、キャパシタ１０１は電界ノイズの影響をより大きく受けてしまうが、本実施形態では、このような場合においてもキャパシタ１０１を電界ノイズから保護することが可能である。従って、電界ノイズの影響を低減する為にキャパシタ１０１の直上にインダクタ９００が位置しないように、それぞれの位置関係を考慮して設計を行う必要がなくなり、設計の自由度を高くすることが可能となる。
【００５２】
（第７実施の形態）
次に、本発明の第７実施形態について説明する。
図１９は本発明の第７実施形態を説明する半導体装置の断面図である。
半導体チップ上に絶縁膜を介して外部端子が形成された半導体装置において、この絶縁膜上にインダクタ９００ｂが形成され、半導体チップ上にインダクタ９００ａが形成され、さらに、インダクタ９００ａがインダクタ９００ｂの形成領域下に位置する場合、インダクタ９００ａの磁束と、インダクタ９００ｂの磁束とが互いに影響して磁束の変動が発生し、それぞれのインダクタのインダクタンスが変化し、半導体装置の特性に影響を与えてしまう可能性がある。特に、通信系の半導体装置では、電子回路の共振点や整合、及びＤＣ−ＤＣコンバータ等の電圧に影響を与えてしまう。
【００５３】
本実施形態では、図１９に示すように、半導体チップ１００上にインダクタ９００ａが形成され、半導体チップ１００及びインダクタ９００ａの上面に絶縁膜３００が形成され、絶縁膜３００上に磁性体８００ａが形成される。
絶縁膜３００及び磁性体８００ａの上面には、絶縁膜３３０が形成され、絶縁膜３３０上には磁性体８００ｂが形成される。
絶縁膜３３０及び磁性体８００ｂの上面には、絶縁膜３４０が形成され、絶縁膜３４０上には外部端子４００及びインダクタ９００ｂが形成される。
【００５４】
ここで、絶縁膜３３０及び３４０はポリイミド等を材料とし、磁性体８００ａ及び８００ｂはＦｅ（鉄）、Ｎｉ（ニッケル）、若しくはＣｏ（コバルト）等を材料とする。
インダクタ９００ｂの形成領域下には、磁性体８００ｂが位置し、磁性体８００ａの形成領域下にはインダクタ９００ａが位置する。
【００５５】
上述した実施形態に記載した通り、磁性体は一般に、磁界の方向を変化させる性質を有しているので、インダクタ９００ａから発生した磁界は、磁性体８００ａにより半導体装置の横方向に曲げられ、インダクタ９００ｂから発生した磁界は、磁性体８００ｂにより半導体装置の横方向に曲げられる。
このように、本実施形態では、インダクタ９００ａとインダクタ９００ｂとの間に、磁性体８００ａ及び磁性体８００ｂが形成され、さらに、インダクタ９００ａは磁性体８００ａの形成領域下に位置し、磁性体８００ｂはインダクタ９００ｂの形成領域下に位置する為、インダクタ９００ａから発生した磁界は、磁性体８００ａにより半導体装置の横方向に曲げられ、インダクタ９００ｂから発生した磁界は、磁性体８００ｂにより半導体装置の横方向に曲げられる。
【００５６】
これにより、インダクタ９００ａの直上にインダクタ９００ｂが位置する場合、即ち、インダクタ９００ａとインダクタ９００ｂとが対向して配置されている場合でも、インダクタ９００ａとインダクタ９００ｂとが干渉し、それぞれのインダクタのインダクタンスが変動してしまう可能性を低くすることができる。
この結果、インダクタ９００ａとインダクタ９００ｂとが重ならないように、それぞれのインダクタの配置を考慮する必要がないので、設計の自由度を大幅に高めることが可能となる。
【００５７】
さらに、磁性体は２層に渡り形成されるので、インダクタ９００ａ及び９００ｂから発生する磁束は、それぞれ別の磁性体の内部を通過する。従って、それぞれの磁束が同じ磁性体内部を通過することにより、磁性体の非線形性によって磁束が変動し、互いのインダクタのインダクタンスが変化してしまう可能性は低減される。
【図面の簡単な説明】
【００５８】
【図１】第１実施形態における半導体装置の断面図である。
【図２】第１実施形態における半導体装置の平面図である。
【図３】第１実施形態における半導体装置の一部を説明する断面図である。
【図４】第２実施形態における半導体装置の断面図である。
【図５】第２実施形態における半導体装置の平面図である。
【図６】第２実施形態におけるアナログ信号を説明する図である。
【図７】第３実施形態における半導体装置の断面図である。
【図８】第３実施形態における半導体装置の平面図である。
【図９】第４実施形態における半導体装置の製造方法を説明する断面図である。
【図１０】第４実施形態における半導体装置の製造方法を説明する断面図である。
【図１１】第４実施形態における半導体装置の製造方法を説明する断面図である。
【図１２】第４実施形態における半導体装置の製造方法を説明する断面図である。
【図１３】第４実施形態における半導体装置の製造方法を説明する断面図である。
【図１４】第４実施形態における半導体装置の製造方法を説明する断面図である。
【図１５】第４実施形態における半導体装置の製造方法を説明する平面図である。
【図１６】第５実施形態における半導体装置の平面図である。
【図１７】第６実施形態における半導体装置の断面図である。
【図１８】第６実施形態における半導体装置の平面図である。
【図１９】第７実施形態における半導体装置の断面図である。
【符号の説明】
【００５９】
１００  半導体チップ
１０１  キャパシタ
１０２  電子素子
１０３  アナログ回路
１１０  基板
１２０  多層配線
１３０  層間絶縁膜
１４０  配線
１５０  メタル部材
２００  電極
３００，３２０，３３０，３４０  絶縁膜
３１０  開口部
４００  外部端子
５００  再配線
５２０  柱状電極
６００  封止層
７００  支持部材
８００  磁性体
９００  インダクタ
【図１】
2005005741.tif 000003
【図２】
2005005741.tif 000004
【図３】
2005005741.tif 000005
【図４】
2005005741.tif 000006
【図５】
2005005741.tif 000007
【図６】
2005005741.tif 000008
【図７】
2005005741.tif 000009
【図８】
2005005741.tif 000010
【図９】
2005005741.tif 000011
【図１０】
2005005741.tif 000012
【図１１】
2005005741.tif 000013
【図１２】
2005005741.tif 000014
【図１３】
2005005741.tif 000015
【図１４】
2005005741.tif 000016
【図１５】
2005005741.tif 000017
【図１６】
2005005741.tif 000018
【図１７】
2005005741.tif 000019
【図１８】
2005005741.tif 000020
【図１９】
2005005741.tif 000021