(57)【要約】  【課題】  容量絶縁膜を構成する強誘電体膜又は高誘電体膜が還元されて、容量素子の特性が劣化することを防止する。  【解決手段】  半導体基板１００上に形成された第１及び第２の電界効果型トランジスタの上には第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６の上には、容量下部電極１０９、絶縁性金属酸化膜からなる容量絶縁膜１１０Ａ及び容量上部電極１１１からなる容量素子が形成されている。容量下部電極１０９と第１の電界効果型トランジスタの不純物拡散層１０５とは第１の保護絶縁膜１０６に形成された第１のコンタクトプラグ１０７により接続され、容量上部電極１１１と第２の電界効果型トランジスタの不純物拡散層１０５とは第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により接続されている。【選択図】      図１
2005277443.tif 000002
【特許請求の範囲】
【請求項１】
第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に堆積された第１の保護絶縁膜と、
前記第１の保護絶縁膜の上に下から順次形成された、容量下部電極、絶縁性金属酸化物からなる容量絶縁膜及び容量上部電極により構成される容量素子と、
前記第１の保護絶縁膜に形成され、前記第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と前記容量下部電極とを直接に接続する第１のコンタクトプラグと、
前記第１の保護絶縁膜に形成され、前記第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と前記容量上部電極とを接続する第２のコンタクトプラグと、
少なくとも前記容量素子の上部から前記第２のコンタクトプラグの上部にかけての領域を覆うと共に前記容量上部電極を完全に覆う水素バリア膜とを備えていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体膜又は高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年デジタル技術の進展に伴い、大容量のデータを処理又は保存する傾向が推進される中で電子機器が一段と高度化しており、これによって電子機器に使用される半導体集積回路装置の高集積化及び半導体素子の微細化が急速に進んでいる。
【０００３】
そこで、半導体集積回路装置を構成するダイナミックＲＡＭの高集積化を実現するために、容量絶縁膜として、従来から用いられている珪素酸化物又は珪素窒化物に代えて、強誘電体膜又は高誘電率膜を用いる技術が広く研究され且つ開発されている。
【０００４】
また、低電圧での動作及び高速での書き込み又は読み出しが可能な不揮発性ＲＡＭの実用化を目指し、自発分極特性を有する強誘電体膜に関する研究及び開発が盛んに行われている。
【０００５】
ところで、強誘電体膜又は高誘電率膜等の絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた半導体装置を実現するための最重要課題は、容量素子をその特性を劣化させることなくＣＭＯＳ集積回路に集積化できるプロセスを開発することであり、その中でも、容量絶縁膜を構成する絶縁性金属酸化物が水素により還元されて容量素子の特性が劣化する事態を防止することが最も重要な課題である。
【０００６】
以下、絶縁性金属酸化物からなる容量絶縁膜を有する容量素子を備えた従来の半導体装置及びその製造方法について、図８を参照しながら説明する。
【０００７】
図８に示すように、半導体基板１０の表面部に素子分離領域１１を形成した後、半導体基板１０の上にゲート絶縁膜１２を介してゲート電極１３を形成する。次に、ゲート電極１３をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１３の上面及び側面を覆うゲート保護絶縁膜１４を形成し、その後、ゲート電極１３及びゲート保護絶縁膜１４をマスクとして高濃度の不純物をイオン注入して、電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１５を形成する。
【０００８】
次に、半導体基板１０の上に全面に亘って第１の保護絶縁膜１６を堆積した後、該第１の保護絶縁膜１６に第１のコンタクトホールを形成し、その後、第１のコンタクトホールに導電膜を埋め込むことにより、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１５のうちの一方と接続する第１のコンタクトプラグ１７を形成する。
【０００９】
次に、第１の保護絶縁膜１６の上に、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり第１のコンタクトプラグ１７と接続する容量下部電極１８、及び絶縁性金属酸化物からなる容量絶縁膜１９を形成した後、第１の保護絶縁膜１６の上における容量下部電極１８及び容量絶縁膜１９同士の間に絶縁膜２０を形成する。
【００１０】
次に、容量絶縁膜１９及び絶縁膜２０の上に、白金膜とチタン膜との積層膜からなり、複数の容量絶縁膜１９の上に跨り且つ周縁部が第１の保護絶縁膜１６の上に延びるように容量上部電極２１を形成する。以上説明した容量下部電極１８、容量絶縁膜１９及び容量上部電極２１によりデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００１１】
次に、容量上部電極２１を覆うように窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜２２を形成した後、水素バリア膜２２及び第１の保護絶縁膜１６の上に全面に亘って第２の保護絶縁膜２３を堆積する。尚、水素バリア層２２は、水素原子が容量上部電極２１の内部を拡散して容量絶縁膜１９に到達して、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させる事態を防止する機能を有する。
【００１２】
次に、第２の保護絶縁膜２３に第２のコンタクトホール２７（図９（ａ）を参照）を形成した後、第１の保護絶縁膜１６及び第２の保護絶縁膜２３に第３のコンタクトホール２８（図９（ｂ）を参照）を形成する。次に、第２の保護絶縁膜２３の上に導電膜を、第２のコンタクトホール２７及び第３のコンタクトホール２８に充填されるように堆積した後、該導電膜をパターニングすることにより、容量上部電極２１と接続する第２のコンタクトプラグ２４、センスアンプとなる第２の電界効果型トランジスタの不純物拡散層１５と接続する第３のコンタクトプラグ２５、及び第２のコンタクトプラグ２４と第３のコンタクトプラグ２５とを接続する配線層２６を形成する。
【００１３】
尚、絶縁性金属酸化物からなる容量絶縁膜１９を有するデータ記憶用の容量素子を備えた半導体記憶装置においては、容量下部電極１８には１ビット毎に電圧が印加されるため、各容量下部電極１８は第１のコンタクトプラグ１７を介して第１の電界効果型トランジスタの不純物拡散層１５にそれぞれ接続されていると共に、容量上部電極２１には複数ビット毎に電圧が印加されるため、容量上部電極２１は第２のコンタクトプラグ２４、配線層２６及び第３のコンタクトプラグ２５を介して、センスアンプとなる第２の電界効果型トランジスタの不純物拡散層１５に接続されている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところで、我々は、前述の方法により得られた半導体装置の容量素子の特性を検査している過程において、容量上部電極２１の上に水素バリア膜２２を設けて、容量絶縁膜１９を構成する絶縁性金属酸化物の還元を防止しているにも拘わらず、絶縁性金属酸化物が還元されてしまい、これによって、容量素子の特性が劣化してしまうことに気が付いた。
【００１５】
そこで、絶縁性金属酸化物が還元される理由について、種々の検討を加えた結果、以下のメカニズムによって絶縁性金属酸化物が還元されることを見出した。以下、容量上部電極２１の上に水素バリア膜２２を設けているにも拘わらず、絶縁性金属酸化物が還元されてしまうメカニズムについて説明する。
【００１６】
図９（ａ）に示すように、第１のレジストパターン２９を用いて第２の保護絶縁膜２３に第２のコンタクトホール２７を形成した後、第１のレジストパターン２９を酸素プラズマを用いて除去する工程、及び、図９（ｂ）に示すように、第２のレジストパターン３０を用いて第２の保護絶縁膜２３及び第１の保護絶縁膜１６に第３のコンタクトホール２８を形成した後、第２のレジストパターン３０を酸素プラズマを用いて除去する工程においては、図１０（ａ）に示すように、容量上部電極２１は、水素バリア膜２２に形成されている開口部を介して第２のコンタクトホール２７に露出している。尚、図１０（ａ）は、第２の保護絶縁膜２３の上に第２のレジストパターン３０が形成されている状態を示しているが、第１のレジストパターン２９を用いて第２の保護絶縁膜２３に第２のコンタクトホール２７を形成する場合にも、容量上部電極２１は水素バリア膜２２に形成されている開口部を介して第１のレジストパターン２９と対向する。
【００１７】
このため、第１のレジストパターン２９又は第２のレジストパターン３０を酸素プラズマにより除去する際に発生するＯＨ基の多くはそのまま揮散するが、発生したＯＨ基の一部は容量上部電極２１の表面に存在する白金の触媒反応によって分解されるので、図１０（ｂ）に示すように、容量上部電極２１の表面において活性な水素が生成される。尚、ＯＨ基が分解することにより生成される酸素はレジストパターン中の炭素と結合してＣＯとなって揮散する。容量上部電極２１の表面に生成される活性な水素は、図１０（ｃ）に示すように、容量上部電極２２における水素バリア膜２２の開口部から容量上部電極２１の内部に拡散して容量絶縁膜１９に到達し、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させるので、容量素子の特性が劣化する。
【００１８】
また、第２の保護絶縁膜２３の上に堆積された導電膜をパターニングして配線層２６を形成した後、配線層２６に対して水素雰囲気下でアニール処理（シンター）を行なうと、図１１に示すように、水素原子が第２のコンタクトプラグ２４及び容量上部電極２１の内部を拡散して容量絶縁膜１９に到達し、該容量絶縁膜１９を構成する絶縁性金属酸化物を還元させるので、容量素子の特性がやはり劣化する。
【００１９】
前記に鑑み、本発明は、容量絶縁膜を構成する絶縁性金属酸化物が還元されて、容量素子の特性が劣化する事態を防止することを目的とする。
【課題を解決するための手段】
【００２０】
前記の目的を達成するため、本発明に係る半導体装置は、第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に堆積された保護絶縁膜と、保護絶縁膜の上に下から順次形成された、容量下部電極、絶縁性金属酸化物からなる容量絶縁膜及び容量上部電極により構成される容量素子と、保護絶縁膜に形成され、第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と容量下部電極とを直接に接続する第１のコンタクトプラグと、保護絶縁膜に形成され、第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と容量上部電極とを直接に接続する第２のコンタクトプラグとを備えている。
【００２１】
本発明に係る半導体装置によると、容量素子の容量上部電極と第２の電界効果型トランジスタの不純物拡散層とは、保護絶縁膜に形成された第２のコンタクトプラグにより直接に接続されており、従来のように、容量素子の上に堆積される保護絶縁膜の上に形成される配線層を介して接続されていない。従って、容量素子上の保護絶縁膜の上に形成される配線層と、容量上部電極とを接続するためのコンタクトホールを容量素子上の保護絶縁膜に形成する必要がないため、該コンタクトホールを形成するためのレジストパターンも必要がないので、該レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。また、容量素子上の保護絶縁膜の上に形成される配線層と第２の電界効果型トランジスタの不純物拡散層とを接続するためのコンタクトホールを形成する際には、容量上部電極は容量素子上の保護絶縁膜に覆われているので、該コンタクトホールを形成するために用いたレジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。さらに、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、該配線層と容量上部電極とは接続されていないので、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できる。
【００２２】
本発明に係る半導体装置において、容量絶縁膜は容量下部電極と同形状に形成されており、容量下部電極及び容量絶縁膜の側面に形成された絶縁性のサイドウォールをさらに備え、容量上部電極は、容量絶縁膜及びサイドウォールの上に形成されていることが好ましい。
【００２３】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する容量下部電極の上側部分において良好に成膜されればよいので、絶縁性金属酸化物膜の成膜が容易になる。
【００２４】
この場合、サイドウォールは酸化珪素からなることが好ましい。
【００２５】
本発明に係る半導体装置において、容量下部電極は保護絶縁膜の上に複数個形成されており、複数個の容量下部電極同士の間に形成された絶縁膜をさらに備え、容量絶縁膜は複数個の容量下部電極及び絶縁膜の上に跨るように形成されていることが好ましい。
【００２６】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する、複数個の容量下部電極及び絶縁膜の上に形成されるため、絶縁性金属酸化物膜の成膜が容易になる。
【００２７】
この場合、絶縁膜は酸化珪素からなることが好ましい。
【００２８】
本発明に係る半導体装置は、容量上部電極を完全に覆う水素バリア膜を備えていることが好ましい。
【００２９】
このようにすると、水素原子が容量上部電極の内部を拡散して容量絶縁膜に到達して、該容量絶縁膜を構成する絶縁性金属酸化物を還元させる事態を確実に防止することができる。
【００３０】
本発明に係る半導体装置において、第１のコンタクトプラグ及び第２のコンタクトプラグは、ポリシリコン又はタングステンからなることが好ましい。
【００３１】
本発明に係る半導体装置において、容量絶縁膜は、ビスマス層状ペロブスカイト構造を有する強誘電体、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は５酸化タンタルからなることが好ましい。
【００３２】
本発明に係る半導体装置の製造方法は、第１の電界効果型トランジスタ及び第２の電界効果型トランジスタが形成されている半導体基板上に保護絶縁膜を堆積する工程と、保護絶縁膜に、第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と接続する第１のコンタクトプラグ、及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層と接続する第２のコンタクトプラグを形成する工程と、保護絶縁膜の上に、第１のコンタクトプラグと直接に接続する容量下部電極を形成する工程と、容量下部電極の上に、絶縁性金属酸化物からなる容量絶縁膜を形成する工程と、容量絶縁膜の上に、周縁部が保護絶縁膜の上に位置し且つ周縁部において第２のコンタクトプラグと直接に接続する容量上部電極を形成する工程とを備えている。
【００３３】
本発明に係る半導体装置の製造方法によると、容量素子の容量上部電極と第２の電界効果型トランジスタの不純物拡散層とは、保護絶縁膜に形成された第２のコンタクトプラグにより直接に接続されており、従来のように、容量素子の上に堆積される保護絶縁膜の上に形成される配線層を介して接続されていない。従って、容量素子上の保護絶縁膜の上に形成される配線層と、容量上部電極とを接続するためのコンタクトホールを容量素子上の保護絶縁膜に形成する必要がないため、該コンタクトホールを形成するためのレジストパターンも必要がないので、該レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。また、容量素子上の保護絶縁膜の上に形成される配線層と第２の電界効果型トランジスタの不純物拡散層とを接続するためのコンタクトホールを形成する際には、容量上部電極は容量素子上の保護絶縁膜に覆われているので、該コンタクトホールを形成するために用いたレジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態を回避できる。さらに、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、該配線層と容量上部電極とは接続されていないので、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できる。
【００３４】
本発明に係る半導体装置の製造方法は、容量上部電極を覆う水素バリア膜を形成する工程をさらに備えていることが好ましい。
【００３５】
このようにすると、水素原子が容量上部電極の内部を拡散して容量絶縁膜に到達して、該容量絶縁膜を構成する絶縁性金属酸化物を還元させる事態を確実に防止することができる。
【００３６】
本発明に係る半導体装置の製造方法において、容量絶縁膜を形成する工程は、容量絶縁膜を容量下部電極と同形状に形成する工程を含み、容量絶縁膜を形成する工程と容量上部電極を形成する工程との間に、容量下部電極及び容量絶縁膜の側面に絶縁性のサイドウォールを形成する工程をさらに備え、容量上部電極を形成する工程は、容量上部電極を容量絶縁膜及びサイドウォールの上に形成する工程を含むことが好ましい。
【００３７】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する容量下部電極の上側部分において良好に成膜されればよいので、絶縁性金属酸化物膜の成膜が容易になる。
【００３８】
本発明に係る半導体装置の製造方法において、容量下部電極を形成する工程は、保護絶縁膜の上に複数個の容量下部電極を形成する工程を含み、容量下部電極を形成する工程と容量絶縁膜を形成する工程との間に、複数個の容量下部電極同士の間に絶縁膜を形成する工程をさらに備え、容量絶縁膜を形成する工程は、容量絶縁膜を複数個の容量下部電極及び絶縁膜の上に跨るように形成する工程を含むことが好ましい。
【００３９】
このようにすると、容量絶縁膜となる絶縁性金属酸化物膜は、平坦な形状を有する、複数個の容量下部電極及び絶縁膜の上に形成されるため、絶縁性金属酸化物膜の成膜が容易になる。
【発明の効果】
【００４０】
本発明に係る半導体装置及びその製造方法によると、レジストパターンを酸素プラズマにより除去する際に発生する水素が容量絶縁膜に到達する事態が回避できると共に、容量素子上の保護絶縁膜の上に形成される配線層を水素雰囲気下で熱処理しても、水素雰囲気中の水素が容量絶縁膜に到達する事態を回避できるため、容量絶縁膜を構成する絶縁性金属酸化物の還元を防止できるので、容量素子の特性が向上する。
【発明を実施するための最良の形態】
【００４１】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図１を参照しながら説明する。
【００４２】
図１に示すように、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５とが形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００４３】
ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には全面に亘って第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００４４】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された複数の容量下部電極１０９が形成されており、該容量下部電極１０９の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ａが形成されている。
【００４５】
容量絶縁膜１１０Ａの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００４６】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ａ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００４７】
第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００４８】
以下、第１の実施形態に係る半導体装置の製造方法について、図２（ａ）、（ｂ）及び図３（ａ）、（ｂ）を参照しながら説明する。
【００４９】
まず、図２（ａ）に示すように、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３を形成する。次に、ゲート電極１０３をマスクとして低濃度の不純物をイオン注入した後、ゲート電極１０３の上面及び側面にゲート保護絶縁膜１０４を形成し、その後、ゲート電極１０３及びゲート保護絶縁膜１０４をマスクとして高濃度の不純物をイオン注入して、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。
【００５０】
次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６にドライエッチングによりコンタクトホールを形成する。次に、ＣＶＤ法により第１の保護絶縁膜１０６の上に全面に亘って、タングステン又はポリシリコン膜からなる導電膜を堆積した後、該導電膜における第１の保護絶縁膜１０６の上に存在する部分をエッチバック又はＣＭＰ法により除去することにより、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００５１】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図２（ｂ）に示すように、第１のコンタクトプラグ１０７と接続された容量下部電極１０９を形成する。
【００５２】
次に、有機金属分解法（ＭＯＤ法）、有機金属化学的気相成膜法（ＭＯＣＶＤ法）又はスパッタリング法により、容量下部電極１０９及び第１の保護絶縁膜１０６の上に全面に亘って、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2 （Ｔａ1-xＮｂx）Ｏ9 からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積した後、該強誘電体膜をパターニングすることにより、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ａを形成する。
【００５３】
次に、容量絶縁膜１１０Ａ及び第１の保護膜１０６の上に全面に亘って、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、図３（ａ）に示すように、第２のコンタクトプラグ１０８と接続された容量上部電極１１１を形成する。
【００５４】
次に、ＣＶＤ法又はスパッタリング法により、容量上部電極１１１及び第１の保護絶縁膜１０６の上に全面に亘って、窒化珪素膜又は窒化ホウ素膜を堆積した後、該窒化珪素膜又は窒化ホウ素膜をドライエッチングによりパターニングすることによって、容量素子を覆う水素バリア膜１１２を形成する。
【００５５】
次に、図３（ｂ）に示すように、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に全面に亘って第２の保護絶縁膜１１３を堆積する。次に、第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６にコンタクトホールを形成した後、第２の保護絶縁膜１１３の上に全面に亘って、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜からなる積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜からなる積層膜を形成した後、該積層膜をパターニングすることにより、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４及び該第３のコンタクトプラグ１１４と接続する配線層１１５を形成する。
【００５６】
第１の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されており、図８に示した従来例のように、第２のコンタクトプラグ２４、配線層２６及び第３のコンタクトプラグ２５を介して接続されていない。このため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、第２又は第３のコンタクトプラグ２４、２５を形成するために用いたレジストパターンを酸素プラズマにより除去する工程において、白金の触媒反応により発生する活性水素が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態、及び、第２の保護絶縁膜１１３の上に形成された配線層１１５に対して水素雰囲気下でアニール処理を行なう工程において、水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａを構成する絶縁性金属酸化物が水素により還元されないので、容量素子の特性が向上する。
【００５７】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図４を参照しながら説明する。
【００５８】
図４に示すように、第１の実施形態と同様、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５とが形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００５９】
また、第１の実施形態と同様、ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００６０】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された容量下部電極１０９が形成されており、該容量下部電極１０９の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、容量下部電極１０９と同形状の容量絶縁膜１１０Ｂが形成されている。また、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面は酸化珪素膜からなるサイドウォール１１６により覆われている。
【００６１】
容量絶縁膜１１０Ｂの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、複数の容量下部電極１０９及び容量絶縁膜１１０Ｂに跨り且つ複数の容量下部電極１０９及び容量絶縁膜１１０Ｂの外側に延びると共に第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００６２】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ｂ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００６３】
第１の実施形態と同様、第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００６４】
以下、第２の実施形態に係る半導体装置の製造方法について、図５（ａ）、（ｂ）を参照しながら説明する。
【００６５】
まず、図５（ａ）に示すように、第１の実施形態と同様、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３及びゲート保護絶縁膜１０４を形成し、その後、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６に、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００６６】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜の上に、有機金属分解法、有機金属化学的気相成膜法又はスパッタリング法により、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積し、その後、積層膜及び強誘電体膜をドライエッチングによりパターニングして、積層膜からなる容量下部電極１０９及び強誘電体膜からなる容量絶縁膜１１０Ｂを形成する。
【００６７】
次に、容量下部電極１０９及び容量絶縁膜１１０Ｂの上に全面に亘って３００ｎｍの膜厚を有する酸化珪素膜１０８を堆積した後、該酸化珪素膜１０８に対して異方性ドライエッチングを行なうことにより、図５（ｂ）に示すように、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面にサイドウォール１１６を形成する。
【００６８】
次に、第１の実施形態と同様、容量絶縁膜１１０Ｂ及び第１の保護膜１０６の上に、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、第２のコンタクトプラグ１０８と接続された容量上部電極１１１（図４を参照）を形成し、その後、容量上部電極１１１を覆う水素バリア膜１１２（図４を参照）を形成する。
【００６９】
次に、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に第２の保護絶縁膜１１３を堆積した後、該第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６に、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４（図４を参照）を形成すると共に、第２の保護絶縁膜１１３の上に、第３のコンタクトプラグ１１４と接続する配線層１１５（図４を参照）を形成する。
【００７０】
第２の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されているため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、白金の触媒反応により発生する活性水素及び配線層１１５をアニールする水素雰囲気中の水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａが水素により還元させないので、容量素子の特性が向上する。
【００７１】
特に、第２の実施形態によると、容量絶縁膜１１０Ｂとなる強誘電体膜を容量下部電極１０９となる積層膜の上に堆積するため、つまり強誘電体膜を平坦な積層膜の上に堆積するため、強誘電体膜の成膜が容易になる。
【００７２】
また、容量下部電極１０９及び容量絶縁膜１１０Ｂの側面にサイドウォール１１６を形成した後、容量上部電極１１１となる積層膜を堆積するため、容量下部電極１０９同士が導通することはない。
【００７３】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図６を参照しながら説明する。
【００７４】
図６に示すように、第１の実施形態と同様、半導体基板１００の表面部には、素子分離領域１０１と、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５が形成されていると共に、半導体基板１００上における一対の不純物拡散層１０５同士の間にはゲート絶縁膜１０２を介してゲート電極１０３が形成されており、該ゲート電極１０３の上面及び側面はゲート保護絶縁膜１０４により覆われている。
【００７５】
また、第１の実施形態と同様、ゲート保護絶縁膜１０４の上を含む半導体基板１００の上には第１の保護絶縁膜１０６が堆積されており、該第１の保護絶縁膜１０６には、タングステン又はポリシリコン膜からなり、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７と、メモリセルアレイの周縁部に設けられセンスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８とがそれぞれ形成されている。
【００７６】
第１の保護絶縁膜１０６の上には、チタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜の積層膜からなり、第１のコンタクトプラグ１０７と接続された容量下部電極１０９が形成されており、第１の保護絶縁膜１０６の上における容量下部電極１０９同士の間には、酸化珪素膜からなる絶縁膜１１７が形成されている。
【００７７】
複数の容量下部電極１０９及び絶縁膜１１７の上には、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ｃが形成されている。
【００７８】
容量絶縁膜１１０Ｃの上には、白金膜とチタン膜又は白金膜と窒化チタン膜の積層膜からなり、容量絶縁膜１１０Ｃの外側に延びると共に第２のコンタクトプラグ１０８と接続された容量上部電極１１１が形成されており、該容量上部電極１１１は窒化珪素膜又は窒化ホウ素膜からなる水素バリア膜１１２により覆われている。
【００７９】
以上説明した容量下部電極１０９、容量絶縁膜１１０Ｃ及び容量上部電極１１１によってデータ記憶用の容量素子が構成されており、該容量素子と前述の第１の電界効果型トランジスタとによってメモリセルが構成されていると共に複数のメモリセルによってメモリセルアレイが構成されている。
【００８０】
第１の実施形態と同様、第１の保護絶縁膜１０６の上には第２の保護絶縁膜１１３が堆積されており、これら第１の保護絶縁膜１０６及び第２の保護絶縁膜１１３には、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４が形成されていると共に、第２の保護絶縁膜１１３の上には第３のコンタクトプラグ１１４と接続する配線層１１５が形成されている。尚、第３のコンタクトプラグ１１４及び配線層１１５は、下から順次堆積された、チタン膜、窒化チタン膜、アルミニウム膜、窒化チタン膜の積層膜又はチタン膜、窒化チタン膜、タングステン膜、チタン膜、窒化チタン、アルミニウム膜、窒化チタン膜の積層膜からなる。
【００８１】
以下、第３の実施形態に係る半導体装置の製造方法について、図７（ａ）、（ｂ）を参照しながら説明する。
【００８２】
まず、図７（ａ）に示すように、第１の実施形態と同様、半導体基板１００の表面部に素子分離領域１０１を形成した後、半導体基板１００の上にゲート絶縁膜１０２を介してゲート電極１０３及びゲート保護絶縁膜１０４を形成し、その後、第１及び第２の電界効果型トランジスタのソース領域又はドレイン領域となるＬＤＤ構造を有する不純物拡散層１０５を形成する。次に、半導体基板１００の上に全面に亘って第１の保護絶縁膜１０６を堆積した後、該第１の保護絶縁膜１０６に、メモリセルを構成する第１の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第１のコンタクトプラグ１０７を形成すると共に、センスアンプとなる第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの一方と接続する第２のコンタクトプラグ１０８を形成する。
【００８３】
次に、スパッタリング法により、第１の保護絶縁膜１０６の上に全面に亘って、下から順次堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜及び白金膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、容量下部電極１０９を形成する。
【００８４】
次に、容量下部電極１０９の上に全面に亘って３００ｎｍの膜厚を有する酸化珪素膜１１７Ａを堆積した後、酸化珪素膜１１７Ａに対してＣＭＰ法を行なって、酸化珪素膜１１７Ａにおける容量下部電極１０９の上に存在する部分を除去することにより、図７（ｂ）に示すように、第１の保護絶縁膜１０６の上における容量下部電極１０９同士の間に、酸化珪素膜１１７Ａからなる絶縁膜１１７を形成する。
【００８５】
次に、有機金属分解法、有機金属化学的気相成膜法又はスパッタリング法により、複数の容量下部電極１０９及び絶縁膜１１７の上に、ビスマス層状ペロブスカイト構造を有するＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9からなり１００ｎｍ〜２００ｎｍの膜厚を有する強誘電体膜を堆積した後、該強誘電体膜をドライエッチングによりパターニングすることにより、複数の容量下部電極１０９の上に跨り且つ複数の容量下部電極１０９の外側に延びる容量絶縁膜１１０Ｃを形成する。
【００８６】
次に、第１の実施形態と同様、容量絶縁膜１１０Ｃ及び第１の保護膜１０６の上に、下から順次堆積された白金膜及びチタン膜からなる積層膜又は白金膜及び窒化チタン膜からなる積層膜を形成した後、該積層膜をドライエッチングによりパターニングすることにより、第２のコンタクトプラグ１０８と接続された容量上部電極１１１（図６を参照）を形成し、その後、容量上部電極１１１を覆う水素バリア膜１１２（図６を参照）を形成する。
【００８７】
次に、水素バリア膜１１２及び第１の保護絶縁膜１０６の上に第２の保護絶縁膜１１３を堆積した後、該第２の保護絶縁膜１１３及び第１の保護絶縁膜１０６に、前述の第２の電界効果型トランジスタのソース領域又はドレイン領域となる不純物拡散層１０５のうちの他方と接続する第３のコンタクトプラグ１１４（図６を参照）を形成すると共に、第２の保護絶縁膜１１３の上に、第３のコンタクトプラグ１１４と接続する配線層１１５（図６を参照）を形成する。
【００８８】
第３の実施形態に係る半導体装置及びその製造方法によると、メモリセルを構成するデータ記憶用の容量素子の容量上部電極１１１と、第２の電界効果型トランジスタの不純物拡散層１０５とは、第１の保護絶縁膜１０６に形成された第２のコンタクトプラグ１０８により直接に接続されているため、容量下部電極１１１を覆う水素バリア膜１１２には開口部が形成されないので、白金の触媒反応により発生する活性水素及び配線層１１５をアニールする水素雰囲気中の水素原子が容量上部電極１１１を拡散して容量絶縁膜１１０Ａに到達する事態を回避できる。従って、容量絶縁膜１１０Ａが水素により還元させないので、容量素子の特性が向上する。
【００８９】
特に、第３の実施形態によると、容量絶縁膜１１０Ｃとなる強誘電体膜を、表面が平坦化されている複数の容量下部電極１０９及び絶縁膜１１７の上に堆積するため、強誘電体膜の成膜が容易になる。
【００９０】
尚、第１〜第３の実施形態においては、容量絶縁膜１１０Ａ、１１０Ｂ、１１０ＣをＳｒＢｉ2（Ｔａ1-xＮｂx）Ｏ9により形成したが、これに代えて、他の組成を有するビスマス層状ペロブスカイト構造を有する強誘電体膜により形成してもよいし、チタン酸ジルコン鉛、チタン酸ストロンチウムバリウム又は５酸化タンタル等の高誘電率膜により形成してもよい。
【００９１】
また、第１〜第３の実施形態においては、容量上部電極１１１は、下から順に堆積された白金膜及びチタン膜からなる積層膜、又は白金膜及び窒化チタン膜からなる積層膜により形成したが、これに限られず、白金膜、イリジウム膜、ルテニウム膜、ロジウム膜又はこれらの積層膜を含んでおればよい。
【００９２】
また、第１〜第３の実施形態においては、容量下部電極１０９は、下から順に堆積されたチタン膜、窒化チタン膜、酸化イリジウム膜、白金膜からなる積層膜により形成したが、これに限られず、白金膜、イリジウム膜、ルテニウム膜、ロジウム膜又はこれらの積層膜を含んでおればよい。
【産業上の利用可能性】
【００９３】
本発明に係る半導体装置及びその製造方法によると、容量絶縁膜を構成する絶縁性金属酸化物の還元を防止できるので、容量素子の特性が向上する。
【図面の簡単な説明】
【００９４】
【図１】本発明の第１の実施形態に係る半導体装置の断面図である。
【図２】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の製造方法を示す断面図である。
【図４】本発明の第２の実施形態に係る半導体装置の断面図である。
【図５】（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の製造方法を示す断面図である。
【図６】本発明の第３の実施形態に係る半導体装置の断面図である。
【図７】（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置の断面図である。
【図９】（ａ）、（ｂ）は従来の半導体装置の製造方法の一工程を示す断面図である。
【図１０】（ａ）〜（ｃ）は従来の半導体装置及びその製造方法の問題点を説明する断面図である。
【図１１】従来の半導体装置及びその製造方法の問題点を説明する断面図である。
【符号の説明】
【００９５】
１００  半導体基板
１０１  素子分離領域
１０２  ゲート絶縁膜
１０３  ゲート電極
１０４  ゲート保護絶縁膜
１０５  不純物拡散層
１０６  第１の保護絶縁膜
１０７  第１のコンタクトプラグ
１０８  第２のコンタクトプラグ
１０９  容量下部電極
１１０Ａ、１１０Ｂ、１１０Ｃ  容量絶縁膜
１１１  容量上部電極
１１２  水素バリア膜
１１３  第２の保護絶縁膜
１１４  第３のコンタクトプラグ
１１５  配線層
１１６  サイドウォール
１１７  絶縁膜
１１７Ａ  酸化珪素膜
【図１】
2005277443.tif 000003
【図２】
2005277443.tif 000004
【図３】
2005277443.tif 000005
【図４】
2005277443.tif 000006
【図５】
2005277443.tif 000007
【図６】
2005277443.tif 000008
【図７】
2005277443.tif 000009
【図８】
2005277443.tif 000010
【図９】
2005277443.tif 000011
【図１０】
2005277443.tif 000012
【図１１】
2005277443.tif 000013