(57)【要約】【課題】選択的に入出力信号のスイング幅を変更させる高速出力回路、高速入力回路、及び入出力信号のスイング幅の変更方法を提供する。【解決手段】出力駆動回路及び制御駆動回路を備えることを特徴とする半導体装置の高速出力回路。出力駆動回路は、出力制御信号に応答して出力信号を出力し、スイング幅制御信号に応答して出力信号の電圧スイング幅の大きさを変更する。制御駆動回路は、内部信号に応答して出力制御信号を出力し、スイング幅制御信号に応答して出力制御信号の電圧スイング幅の大きさを変更する。本発明に係る高速出力回路、高速入力回路及び入出力信号のスイング幅の変更方法は、出力信号及び入力信号の電圧スイング幅を増加または減少させることができ、出力ノード及び入力ノードでの寄生キャパシタンスの値を減らし得るという長所がある。【選択図】図４
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【特許請求の範囲】
【請求項１】
入力信号及びスイング幅制御信号に応答し、前記スイング幅制御信号がノーマルモード動作を示す時に第１スイング幅を有する出力信号を発生し、前記スイング幅制御信号がテストモード動作を示す時に前記第１スイング幅より大きい第２スイング幅を有する前記出力信号を発生する出力ドライバを備えることを特徴とする集積回路装置。
【請求項２】
前記出力ドライバは、
前記入力信号に応答するドライバ段と、
前記入力信号及び前記スイング幅制御信号に応答するスイング幅調整回路と、
を備えることを特徴とする請求項１に記載の集積回路装置。
【請求項３】
前記集積回路装置は、
前記ドライバ段の出力ノードが前記スイング幅調整回路の出力ノードと連結されていることを特徴とする請求項２に記載の集積回路装置。
【請求項４】
前記スイング幅調整回路は、
前記スイング幅制御信号に応答する少なくとも一つのスイッチング素子を備えることを特徴とする請求項２に記載の集積回路装置。
【請求項５】
前記集積回路装置は、
前記スイング幅制御信号に応答して複数のスイング幅を有する前記入力信号を発生する制御ドライバを更に備えることを特徴とする請求項１に記載の集積回路装置。
【請求項６】
前記制御ドライバは、
前記スイング幅制御信号がテストモード動作を示す時に、その出力に前記入力信号を選択的に発生し、前記スイング幅制御信号がノーマルモード動作を示す時に、前記その出力をハイ−インピダンス状態にするマルチ段バイパスバッファを備えることを特徴とする請求項５に記載の集積回路装置。
【請求項７】
前記制御ドライバは、
前記マルチ段バイパスバッファの出力がその出力及び前記出力ドライバの入力と電気的に連結され、レールツーレールスイング幅より小さい前記入力信号を発生するマルチ段ドライバを更に備えることを特徴とする請求項６に記載の集積回路装置。
【請求項８】
入力信号及びスイング幅制御信号に応答し、前記スイング幅制御信号がノーマルモード動作を示す時に第１スイング幅を有する出力信号を発生し、前記スイング幅制御信号がテストモード動作を示す時に前記第１スイング幅より大きい第２スイング幅を有する前記出力信号を発生する出力ドライバと、
前記出力ドライバの入力にその出力が電気的に連結され、レールツーレールスイング幅より小さい前記入力信号を発生するマルチ段ドライバと、
前記出力ドライバの入力に電気的に連結されて前記スイング幅制御信号に応答し、前記スイング幅制御信号がテストモード動作を示す時に前記入力信号のスイング幅を選択的に増加させるマルチ段バイパスバッファと、
を備えることを特徴とする集積回路装置。
【請求項９】
前記マルチ段バイパスバッファは、
前記スイング幅制御信号が前記テストモード動作を示す時に前記入力信号のスイング幅をレールツーレールレベル程度に選択的に増加させることを特徴とする請求項８に記載の集積回路装置。
【請求項１０】
前記出力ドライバは、
前記入力信号に応答するドライバ段と、
前記入力信号及び前記スイング幅制御信号に応答するスイング幅調整回路と、
を備えることを特徴とする請求項８に記載の集積回路装置。
【請求項１１】
前記集積回路装置は、
前記ドライバ段の出力ノードが前記スイング幅調整回路の出力ノードと連結されることを特徴とする請求項１０に記載の集積回路装置。
【請求項１２】
前記スイング幅調整回路は、
前記スイング幅制御信号に応答する少なくとも一つのスイッチング素子を備えることを特徴とする請求項１１に記載の集積回路装置。
【請求項１３】
前記スイング幅調整回路は、
前記スイング幅制御信号に応答する少なくとも一つのスイッチング素子を備えることを特徴とする請求項１０に記載の集積回路装置。
【請求項１４】
入力信号対及びスイング幅制御信号に応答し、前記スイング幅制御信号がノーマルモード動作を示す時に第１スイング幅を有する出力信号対を発生し、前記スイング幅制御信号がテストモード動作を示す時に前記第１スイング幅より大きい第２スイング幅を有する前記出力信号対を発生する出力ドライバを備えることを特徴とする集積回路装置。
【請求項１５】
前記出力ドライバは、
前記入力信号対に応答する比較回路と、
前記比較回路と出力ドライバの出力ターミナルとに電気的に連結される負荷回路と、
電流ソースと、
を備えることを特徴とする請求項１４に記載の集積回路装置。
【請求項１６】
前記負荷回路と前記電流ソースは、
前記スイング幅制御信号に応答することを特徴とする請求項１５に記載の集積回路装置。
【請求項１７】
前記電流ソースは、
前記スイング幅制御信号に応答しない第１電流ソースと、
前記スイング幅制御信号に応答する第２電流ソースと、
を備えることを特徴とする請求項１６に記載の集積回路装置。
【請求項１８】
前記第２電流ソースは、
前記スイング幅制御信号がテストモード動作を示す時に前記電流ソースに供給されるプルダウン電流を増加させることを特徴とする請求項１７に記載の集積回路装置。
【請求項１９】
前記集積回路装置は、
前記出力ドライバの入力対と電気的に連結される出力対を有し、レールツーレールスイング幅達より小さい前記入力信号対を発生するマルチ段ドライバを更に備えることを特徴とする請求項１４に記載の集積回路装置。
【請求項２０】
前記集積回路装置は、
前記出力ドライバの入力対に電気的に連結されて前記スイング幅制御信号に応答し、前記スイング幅制御信号がテストモード動作を示す時に前記入力信号のスイング幅を選択的に増加させるマルチ段バイパスバッファを更に備えることを特徴とする請求項１９に記載の集積回路装置。
【請求項２１】
出力制御信号に応答して出力信号を出力し、スイング幅制御信号に応答して前記出力信号の電圧スイング幅の大きさを変更する出力駆動回路と、
内部信号に応答して前記出力制御信号を出力し、前記スイング幅制御信号に応答して前記出力制御信号の電圧スイング幅の大きさを変更する制御駆動回路と、を備えることを特徴とする半導体装置の高速出力回路。
【請求項２２】
内部回路から前記内部信号を受信して前記制御駆動回路に出力するバッファを更に備えることを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項２３】
前記内部信号は、ＣＭＯＳレベル範囲でスイングする信号であり、
前記制御駆動回路は、前記スイング幅制御信号がイネーブルされる時に前記ＣＭＯＳレベル範囲でスイングする前記出力制御信号を出力し、前記スイング幅制御信号がディセーブルされる時にアナログレベル範囲でスイングする前記出力制御信号を出力し、
前記アナログレベル範囲は、前記ＣＭＯＳレベル範囲内に含まれることを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項２４】
前記出力駆動回路は、
前記出力制御信号に応答して前記出力信号を出力ノードに出力するドライバと、
前記出力制御信号と前記スイング幅制御信号に応答して前記出力信号の電圧スイング幅の大きさを変更するスイング幅変更回路と、
を備えることを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項２５】
前記ドライバは、
前記出力ノードに連結される第１ターミネーション抵抗と、
前記出力ノードを通じて前記第１ターミネーション抵抗と直列連結され、前記出力制御信号に応答して設定された電流をグラウンドに流す第１駆動トランジスタを備え、
前記スイング幅変更回路は、
前記第１駆動トランジスタに並列に前記出力ノードに連結され、前記出力制御信号に応答して追加の電流を前記グラウンドに流す第２駆動トランジスタと、
前記第１ターミネーション抵抗に並列に前記出力ノードに連結され、前記第１及び第２駆動トランジスタに内部電圧を供給するパスを形成する第２ターミネーション抵抗と、
前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオンされる時に前記第１ターミネーション抵抗を通じて前記第１及び第２駆動トランジスタに前記内部電圧を供給する第１スイッチング回路と、
前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオフされる時に前記第２駆動トランジスタを前記グラウンドから分離する第２スイッチング回路と、
を備えることを特徴とする請求項２４に記載の半導体装置の高速出力回路。
【請求項２６】
前記第１スイッチング回路がターンオンされる時に、前記第２スイッチング回路はターンオフされることをことを特徴とする請求項２５に記載の半導体装置の高速出力回路。
【請求項２７】
前記制御駆動回路は、
前記内部信号に応答して前記出力制御信号を出力ノードに出力するドライバと、
前記内部信号と前記スイング幅制御信号に応答して前記出力制御信号の電圧スイング幅の大きさを変更するスイング幅変更回路と、
を備えることを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項２８】
前記ドライバは、
前記出力ノードに連結される第１抵抗と、
前記出力ノードを通じて前記第１抵抗と直列連結され、前記内部信号に応答して設定された電流をグラウンドに流す第１駆動トランジスタと、を備え、
前記スイング幅変更回路は、
前記第１駆動トランジスタに並列に前記出力ノードに連結され、前記内部信号に応答して追加の電流を前記グラウンドに流す第２駆動トランジスタと、
前記第１抵抗に並列に前記出力ノードに連結され、前記第１及び第２駆動トランジスタに内部電圧を供給するパスを形成する第２抵抗と、
前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオンされる時に前記第１抵抗を通じて前記第１及び第２駆動トランジスタに前記内部電圧を供給する第１スイッチング回路と、
前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオフされる時に前記第２駆動トランジスタを前記グラウンドから分離する第２スイッチング回路と、
を備えることを特徴とする請求項２７に記載の半導体装置の高速出力回路。
【請求項２９】
前記第１スイッチング回路がターンオンされる時に、前記第２スイッチング回路はターンオフされることをことを特徴とする請求項２８に記載の半導体装置の高速出力回路。
【請求項３０】
前記制御駆動回路は、
前記内部信号に応答して内部制御信号を出力するマスタドライバと、
前記内部制御信号に応答して前記出力制御信号を出力するスレーブドライバと、
前記内部信号と前記スイング幅制御信号に応答して前記内部制御信号の電圧スイング幅の大きさを変更する第１スイング幅変更回路と、
前記内部制御信号と前記スイング幅制御信号に応答して前記出力制御信号の電圧スイング幅の大きさを変更する第２スイング幅変更回路と、
を備えることを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項３１】
前記制御駆動回路は、
前記内部信号に応答して内部制御信号を出力するマスタドライバと、
直列に連結される複数のスレーブドライバと、
前記内部信号と前記スイング幅制御信号に応答して前記内部制御信号の電圧スイング幅の大きさを変更するマスタスイング幅変更回路と、
前記スイング幅制御信号に応答して前記複数のスレーブドライバの出力信号の電圧スイング幅の大きさをそれぞれ変更する複数のスレーブスイング幅変更回路と、を備え、
前記複数のスレーブドライバのうち、最初のスレーブドライバが前記内部制御信号を受信し、残りのスレーブドライバのそれぞれは入力端子に連結されたスレーブドライバの出力信号をそれぞれ受信し、最後のスレーブドライバが前記出力制御信号を出力することを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項３２】
前記スイング幅制御信号は、テストモードである時にイネーブルされ、ノーマルモードである時にディセーブルされ、
前記出力駆動回路は、前記スイング幅制御信号がイネーブルされる時に前記出力信号の電圧スイング幅の大きさを増加させ、前記スイング幅制御信号がディセーブルされる時に前記出力信号の電圧スイング幅の大きさを減少させ、
前記制御駆動回路は、前記スイング幅制御信号がイネーブルされる時に前記出力制御信号の電圧スイング幅の大きさを増加させ、前記スイング幅制御信号がディセーブルされる時に前記出力制御信号の電圧スイング幅の大きさを減少させることを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項３３】
前記スイング幅制御信号に応答して前記内部信号を受信し、前記出力駆動回路に出力するバイパス回路を更に備え、
前記出力駆動回路は、前記内部信号と前記出力制御信号とを同時に受信する時に、前記内部信号に応答して動作することを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項３４】
内部回路から前記内部信号を受信して前記制御駆動回路と前記バイパス回路とに出力するバッファを更に備えることを特徴とする請求項３３に記載の半導体装置の高速出力回路。
【請求項３５】
前記制御駆動回路は直列に連結される複数のドライバを備え、
前記複数のドライバのうち、最初のドライバが前記内部信号を受信し、残りのドライバのそれぞれは入力端子に連結されたドライバの出力信号をそれぞれ受信し、最後のドライバが前記出力制御信号を出力することを特徴とする請求項３３に記載の半導体装置の高速出力回路。
【請求項３６】
前記バイパス回路は、前記スイング幅制御信号と反転されたスイング幅制御信号とに応答してイネーブルまたはディセーブルされ、イネーブルされる時に前記内部信号を受信して前記出力駆動回路に出力するインバータ回路を備えることを特徴とする請求項３３に記載の半導体装置の高速出力回路。
【請求項３７】
前記スイング幅制御信号は、テストモードである時にイネーブルされ、ノーマルモードである時にディセーブルされ、
前記出力駆動回路は、前記スイング幅制御信号がイネーブルされる時に前記出力信号の電圧スイング幅の大きさを増加させ、前記スイング幅制御信号がディセーブルされる時に前記出力信号の電圧スイング幅の大きさを減少させることを特徴とする請求項３３に記載の半導体装置の高速出力回路。
【請求項３８】
前記出力駆動回路は、複数の出力制御信号に応答して複数の外部出力信号を出力し、前記スイング幅制御信号に応答して前記外部出力信号の電圧スイング幅の大きさを変更し、
制御駆動回路は、複数の内部信号に応答して前記出力制御信号を出力し、前記スイング幅制御信号に応答して前記出力制御信号の電圧スイング幅の大きさを変更することを特徴とする請求項２１に記載の半導体装置の高速出力回路。
【請求項３９】
前記制御駆動回路は、
前記内部信号に応答して内部制御信号を出力し、前記スイング幅制御信号に応答して前記内部制御信号の電圧スイング幅の大きさを変更するマスタ駆動回路と、
前記内部制御信号に応答して前記出力制御信号を出力し、前記スイング幅制御信号に応答して前記出力制御信号の電圧スイング幅の大きさを変更するスレーブ駆動回路と、
を備えることを特徴とする請求項３８に記載の半導体装置の高速出力回路。
【請求項４０】
前記出力駆動回路、前記マスタ駆動回路、及び前記スレーブ駆動回路のそれぞれは、
バイアス電圧に応答してソース電流を発生するメーン電流源回路と、
前記ソース電流に応答して入力信号を比較し、その比較結果によって出力ノードを通じて出力信号を出力する比較回路と、
前記出力ノードに連結されて前記比較回路に内部電圧を供給するパスを形成し、スイング幅制御信号に応答して前記出力ノードでのインピーダンス値を変更する負荷回路と、を備え、
前記出力ノードでの前記インピーダンス値が変更される時に、前記出力信号の電圧スイング幅が変更されることを特徴とする請求項３９に記載の半導体装置の高速出力回路。
【請求項４１】
前記スイング幅制御信号がイネーブルされる時に、前記負荷回路が前記出力ノードでの前記インピーダンス値を第１設定値にそれぞれ変更し、前記スイング幅制御信号がディセーブルされる時、前記負荷回路が前記出力ノードでのインピーダンス値を第２設定値にそれぞれ変更することを特徴とする請求項４０に記載の半導体装置の高速出力回路。
【請求項４２】
前記出力信号は第１出力信号と第２出力信号とを含み、前記出力信号の電圧スイング幅の大きさは、前記ソース電流と前記出力ノードでの前記インピーダンス値によって決定され、
前記負荷回路が、前記出力ノードでの前記インピーダンス値を前記第１設定値に変更する時に、前記比較回路は、前記出力ノードに前記第１出力信号を出力し、前記負荷回路が前記出力ノードでの前記インピーダンス値を前記第２設定値に変更する時に、前記比較回路は、前記出力ノードに前記第２出力信号を出力することを特徴とする請求項４０に記載の半導体装置の高速出力回路。
【請求項４３】
前記第１出力信号は第１電圧スイング幅を有し、前記第２出力信号は前記第１電圧スイング幅より小さい第２電圧スイング幅を有することを特徴とする請求項４２に記載の半導体装置の高速出力回路。
【請求項４４】
前記負荷回路は、
前記出力ノードにそれぞれ連結される第１抵抗と、
前記第１抵抗に並列に前記出力ノードにそれぞれ連結され、前記比較回路に前記内部電圧を供給するパスを形成する第２抵抗と、
前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオンされる時に前記第１抵抗を通じて前記比較回路に前記内部電圧を供給するスイッチング回路と、
を備えることを特徴とする請求項４０に記載の半導体装置の高速出力回路。
【請求項４５】
前記第２抵抗の大きさは、前記第１抵抗の大きさより大きいことを特徴とする請求項４４に記載の半導体装置の高速出力回路。
【請求項４６】
前記スイング幅制御信号は、テストモードである時にイネーブルされ、ノーマルモードである時にディセーブルされ、
前記第２抵抗は、前記ノーマルモードと前記テストモードのいずれにおいても、前記比較回路に前記内部電圧を供給するパスを形成することを特徴とする請求項４４に記載の半導体装置の高速出力回路。
【請求項４７】
前記スイッチング回路はモストランジスタであることを特徴とする請求項４４に記載の半導体装置の高速出力回路。
【請求項４８】
前記出力駆動回路、前記マスタ駆動回路、及び前記スレーブ駆動回路のそれぞれは、前記スイング幅制御信号に応答してイネーブルまたはディセーブルされ、イネーブルされる時に前記バイアス電圧に応答して追加のソース電流を発生するサブ電流源回路を更に備え、
前記出力信号の電圧スイング幅の大きさは、前記ソース電流、前記出力ノードでの前記インピーダンス値、及び前記追加のソース電流によって決定されることを特徴とする請求項４０に記載の半導体装置の高速出力回路。
【請求項４９】
前記負荷回路は、
前記出力ノードとスイッチングノードとの間にそれぞれ連結される第１抵抗と、
前記第１抵抗に並列に前記出力ノードにそれぞれ連結され、前記比較回路に前記内部電圧を供給するパスを形成する第２抵抗と、
前記スイッチングノードにそれぞれ連結され、前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオンされる時に前記第１抵抗を通じて前記比較回路に前記内部電圧を供給する第１スイッチング回路と、
前記スイッチングノードの間に連結され、前記スイング幅制御信号に応答してターンオンまたはターンオフされる第２スイッチング回路と、を備えることを特徴とする請求項４０に記載の半導体装置の高速出力回路。
【請求項５０】
前記第２抵抗の大きさは前記第１抵抗の大きさより大きく、
前記第１スイッチング回路と前記第２スイッチング回路とは同時にターンオンまたはターンオフされることを特徴とする請求項４９に記載の半導体装置の高速出力回路。
【請求項５１】
前記負荷回路は、
前記出力ノードとスイッチングノードとの間にそれぞれ連結される第１抵抗と、
前記スイッチングノードにそれぞれ連結され、前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオンされる時に前記第１抵抗を通じて前記比較回路に前記内部電圧を供給するスイッチング回路と、
前記スイッチングノードの間に連結され、前記第１抵抗より大きい抵抗値を有する第２抵抗と、
を備えることを特徴とする請求項４０に記載の半導体装置の高速出力回路。
【請求項５２】
前記負荷回路は、
前記出力ノードとスイッチングノードとの間にそれぞれ連結される第１抵抗と、
前記スイッチングノードにそれぞれ連結され、前記第１抵抗を通じて前記比較回路に前記内部電圧を供給するパスを形成する第２抵抗と、
前記第２抵抗に並列に前記スイッチングノードにそれぞれ連結され、前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオンされる時に前記第１抵抗を通じて前記比較回路に前記内部電圧を供給するスイッチング回路と、を備えることを特徴とする請求項４０に記載の半導体装置の高速出力回路。
【請求項５３】
前記負荷回路は、
前記出力ノードとスイッチングノードとの間にそれぞれ連結される第１抵抗と、
前記スイッチングノードにそれぞれ連結され、前記第１抵抗を通じて前記比較回路に前記内部電圧を供給するパスを形成する第２抵抗と、
前記第２抵抗に並列に前記スイッチングノードにそれぞれ連結され、前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオンされる時に前記第１抵抗を通じて前記比較回路に前記内部電圧を供給する第１スイッチング回路と、
前記スイッチングノードの間に連結され、前記スイング幅制御信号に応答してターンオンまたはターンオフされる第２スイッチング回路と、
を備えることを特徴とする請求項４０に記載の半導体装置の高速出力回路。
【請求項５４】
前記制御駆動回路は、
前記内部信号に応答して内部制御信号を出力し、前記スイング幅制御信号に応答して前記内部制御信号の電圧スイング幅の大きさを変更するマスタ駆動回路と、
直列に連結される複数のスレーブ駆動回路と、を備え、
前記複数のスレーブ駆動回路のそれぞれは、前記スイング幅制御信号に応答して出力信号の電圧スイング幅の大きさを変更し、前記複数のスレーブ駆動回路のうち、最初のスレーブ駆動回路が前記内部制御信号を受信し、残りのスレーブ駆動回路のそれぞれは、入力端子に連結されたスレーブ駆動回路の出力信号をそれぞれ受信し、最後のスレーブ駆動回路が前記出力制御信号を出力することを特徴とする請求項３８に記載の半導体装置の高速出力回路。
【請求項５５】
前記スイング幅制御信号に応答して前記内部信号を前記出力駆動回路に出力するバイパス回路を更に備え、
前記出力駆動回路は、前記内部信号と前記出力制御信号とを同時に受信する時に、前記内部信号に応答して動作することを特徴とする請求項３８に記載の半導体装置の高速出力回路。
【請求項５６】
前記バイパス回路は、
前記スイング幅制御信号と反転されたスイング幅制御信号に応答してイネーブルまたはディセーブルされ、イネーブルされる時に前記内部信号のうち、一つを前記出力駆動回路に出力する第１バイパス回路と、
前記スイング幅制御信号と反転されたスイング幅制御信号に応答してイネーブルまたはディセーブルされ、イネーブルされる時に前記内部信号のうち、残りのひとつを前記出力駆動回路に出力する第２バイパス回路と、
を備えることを特徴とする請求項５５に記載の半導体装置の高速出力回路。
【請求項５７】
半導体装置の高速出力回路で出力信号のスイング幅を変更する方法において、
（ａ）スイング幅制御信号がディセーブルされる時に、内部信号に応答して第１出力制御信号を制御ノードに出力する段階と、
（ｂ）前記スイング幅制御信号がイネーブルされる時に、前記内部信号に応答して前記第１出力制御信号より大きい電圧スイング幅を有する第２出力制御信号を前記制御ノードに出力する段階と、
（ｃ）前記第１出力制御信号に応答して第１出力信号を出力ノードに出力する段階と、
（ｄ）前記第２出力制御信号に応答して前記第１出力信号より大きい電圧スイング幅を有する第２出力信号を前記出力ノードに出力する段階と、
を含むことを特徴とする出力信号のスイング幅の変更方法。
【請求項５８】
半導体装置の高速出力回路で出力信号のスイング幅を変更する方法において、
（ａ）スイング幅制御信号がディセーブルされる時に、内部信号に応答して出力制御信号を制御ノードに出力する段階と、
（ｂ）前記スイング幅制御信号がイネーブルされる時に、前記内部信号を前記制御ノードにバイパスする段階と、
（ｃ）前記出力制御信号に応答して第１出力信号を出力ノードに出力する段階と、
（ｄ）前記内部信号に応答して前記第１出力信号より大きい電圧スイング幅を有する第２出力信号を前記出力ノードに出力する段階と、を含み、
前記内部信号の電圧スイング幅は前記出力制御信号の電圧スイング幅より大きいことを特徴とする出力信号のスイング幅の変更方法。
【請求項５９】
クロック信号に応答してソース電流を発生する電流源回路と、
前記ソース電流に応答して入力ノードを通じて外部から受信される外部信号を比較し、その比較結果によって出力ノードを通じて入力信号を出力する比較回路と、
前記入力ノードに連結されて前記比較回路に内部電圧を供給するパスを形成し、スイング幅制御信号に応答して前記入力ノードでのインピーダンス値を変更するターミネーション回路と、を備え、
前記入力ノードでの前記インピーダンス値が変更される時、前記外部信号の電圧スイング幅が変更されることを特徴とする半導体装置の高速入力回路。
【請求項６０】
前記ターミネーション回路は、
前記入力ノードとスイッチングノードとの間にそれぞれ連結される第１ターミネーション抵抗と、
前記スイッチングノードにそれぞれ連結され、前記第１ターミネーション抵抗を通じて前記比較回路に前記内部電圧を供給するパスを形成する第２ターミネーション抵抗と、
前記第２ターミネーション抵抗に並列に前記スイッチングノードにそれぞれ連結され、前記スイング幅制御信号に応答してターンオンまたはターンオフされ、ターンオンされる時に前記第１ターミネーション抵抗を通じて前記比較回路に前記内部電圧をそれぞれ供給する第１スイッチング回路と、
前記スイッチングノードとの間に連結され、前記スイング幅制御信号に応答してターンオンまたはターンオフされる第２スイッチング回路と、を備えることを特徴とする請求項５９に記載の半導体装置の高速入力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に、半導体装置の高速出力回路及び高速入力回路に関する。
【背景技術】
【０００２】
一般的に、半導体装置の高速出力回路は、トランジスタと抵抗とを含むシングルステージドライバで構成される。シングルステージドライバは、内部回路から受信される内部信号に応答して出力信号を出力する。前記内部信号は、一般的にＣＭＯＳレベルでスイングする（すなわち、内部電圧とグラウンド電圧との間でフルスイングする）信号である。従来の高速デジタル信号伝送のための出力ドライバ回路が特許文献１に記載されている。
【０００３】
一方、チップの外部には大きな出力負荷が存在するため、半導体装置の出力ドライバとして使用されるトランジスタは、大きな電流駆動能力を有する必要がある。したがって、出力ドライバとして使用されるトランジスタは、大きなキャパシタンスを含む。このように大きいキャパシタンスを含むトランジスタがＣＭＯＳレベルでスイングする入力信号に対して応答する速度は、小さなキャパシタンスを含むトランジスタの応答速度に比べて相対的に遅い。したがって、大きなキャパシタンスを含むトランジスタのみで構成されたシングルステージドライバは、Ｇｂｐｓの動作速度を有する半導体装置の動作速度を満足させる上で限界がある。したがって、最近は、高速出力回路の動作速度を増加させるために、高速出力回路としてマルチステージで構成されたドライバが主に使用されている。マルチステージドライバは、最終出力ドライバの入力端に追加的に連結されるドライバ回路により、前記最終出力ドライバに対してＣＭＯＳレベルよりも小さな電圧レベル範囲でスイングする入力信号が入力されるように構成される。前記のように、高速出力回路の最終出力ドライバの入力信号と出力信号との電圧スイング幅が小さいほど、高速出力回路が高速で動作することが有利となる。
【０００４】
図１は、従来の高速出力回路１０を示す回路図であって、マルチステージドライバで構成された高速出力回路を示す図面である。図１を参照して説明すれば、高速出力回路１０は、バッファ１１と複数のドライバ１２ないし１４とを含む。複数のドライバ１２ないし１４のそれぞれは、ＮＭＯＳトランジスタＮＭ１ないしＮＭ３と抵抗Ｒ１ないしＲ３とをそれぞれ含む。ここで、抵抗Ｒ１ないしＲ３は、複数のドライバ１２ないし１４の出力信号をそれぞれ小さな電圧スイング幅にするために、例えば、５０Ωまたは７５Ωのように小さな抵抗値に設定されることが好ましい。一方、抵抗Ｒ３は、ターミネーション抵抗として動作する。ターミネーション抵抗は、二つの半導体装置がデータバスを通じて相互連結される時に、データバスのインピーダンス整合のために半導体装置のそれぞれに含まれるものである。ターミネーション抵抗は、データバスを通じて伝送される信号の反射を抑制することにより、半導体装置に入力される信号の忠実度を向上させる。
【０００５】
図２は、従来の高速出力回路２０を示す回路図であって、小さいスイング幅を有する差動信号を出力する構造を有する高速出力回路を示す。図２を参照して説明すれば、高速出力回路２０は、ＮＭＯＳトランジスタＮＭ１１ないしＮＭ１４とターミネーション抵抗Ｒ１１、Ｒ１２とを含む。高速出力回路２０の出力ノードＯＵＴ１、ＯＵＴ２から発生する差動出力信号ＴＸＮ、ＴＸＰの電圧スイング幅の大きさは、ターミネーション抵抗Ｒ１１、Ｒ１２とソース電流Ｉ１、Ｉ２とにより決定される。すなわち、差動出力信号ＴＸＮ、ＴＸＰの電圧スイング幅の大きさは、ターミネーション抵抗Ｒ１１、Ｒ１２の値とソース電流Ｉ１、Ｉ２の大きさとに比例する。ここで、図１の抵抗Ｒ３と同様に、ターミネーション抵抗Ｒ１１、Ｒ１２の値も、例えば、５０Ωまたは７５Ωのように小さい抵抗値に設定されることが好ましい。
【０００６】
図３は、従来の高速入力回路３０とサンプラ４０とを示す回路図である。図３を参照して説明すれば、高速入力回路３０は、ＮＭＯＳトランジスタＮＭ２１ないしＮＭ２３、ターミネーション抵抗Ｒ２１、Ｒ２２、及び抵抗Ｒ３１、Ｒ３２を含む。高速入力回路３０の入力ノードＩＮ１、ＩＮ２に入力される差動入力信号ＲＸＰ、ＲＸＮの電圧スイング幅の大きさは、ターミネーション抵抗Ｒ２１、Ｒ２２の値に比例する。ここで、ターミネーション抵抗Ｒ２１、Ｒ２２の値も、例えば、５０Ωまたは７５Ωのように、小さな抵抗値に設定されることが好ましい。
【０００７】
一方、半導体装置の製造コストを減らすには、各製造工程が行われる時、半導体装置が正常に動作するか否かを検査して、非正常的に動作する（すなわち、不良の）半導体装置は、次の製造工程に送られないことが重要である。代表的な半導体装置のテスト過程には、ウエハー状態のテストとパッケージ工程以後のテスト（以下、ポストパッケージテストという）とがある。ポストパッケージテスト過程では、半導体装置がテストボードに搭載された状態で、テスターによってその動作性能が評価される。ポストパッケージテスト過程中において、テストボードがテストのためのインピーダンス条件を一定に維持できるため、ポストパッケージテスト過程では、高速入出力回路を備える半導体装置に対するテストが可能である。それに対して、ウエハー状態のテスト過程では、ウエハー上に形成された半導体チップのパッドにワイヤーを連結した状態でテスターによってその動作性能が評価されるため、テストのためのインピーダンス条件を正確に合せることが実質的に不可能である。すなわち、ウエハー状態のテスト過程では、小さなスイング幅を有する入出力信号を入出力する高速入出力回路を備える半導体装置をテストすることが困難である。したがって、ウエハー状態のテスト過程では、半導体装置の高速入出力回路に入出力される入出力信号のスイング幅の大きさを増加させた状態でテストが行われる。そのために、半導体装置の高速入力回路は、テストモードで増加したスイング幅を有する入力信号を受信し、半導体装置の高速出力回路は、増加したスイング幅を有する出力信号を出力しなければならない。
【０００８】
しかし、高速出力回路１０、２０において、ターミネーション抵抗Ｒ３、Ｒ１１、Ｒ１２は、高速出力回路１０、２０のノーマル動作に適するように固定された値に設定される。したがって、ウエハー状態のテスト過程においては、高速出力回路１０、２０の出力信号ＤＯＵＴ、ＴＸＮ、ＴＸＰのスイング幅の大きさを増加させることが難しい。また、高速入力回路３０のターミネーション抵抗Ｒ２１、Ｒ２２も、高速入力回路３０のノーマル動作に適するように固定された値に設定される。したがって、ウエハー状態のテスト過程において、入力ノードＩＮ１、ＩＮ２に入力される入力信号ＲＸＰ、ＲＸＮのスイング幅の大きさを増加させることは難しい。
【特許文献１】米国特許第６，１３０，５６３号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明が達成しようとする技術的課題は、選択的に出力信号のスイング幅を変更することができる半導体装置の高速出力回路を提供するところにある。
【００１０】
本発明が達成しようとする他の技術的課題は、選択的に入力信号のスイング幅を変更することができる半導体装置の高速入力回路を提供するところにある。
【００１１】
本発明が達成しようとするまた他の技術的課題は、出力信号のスイング幅を選択的に変更することができる半導体装置の高速出力回路における出力信号のスイング幅の変更方法を提供するところにある。
【課題を解決するための手段】
【００１２】
前記技術的課題を達成するための本発明に係る半導体装置の高速出力回路は、出力駆動回路及び制御駆動回路を備えることを特徴とする。出力駆動回路は、出力制御信号に応答して出力信号を出力し、スイング幅制御信号に応答して出力信号の電圧スイング幅の大きさを変更する。制御駆動回路は、内部信号に応答して出力制御信号を出力し、スイング幅制御信号に応答して出力制御信号の電圧スイング幅の大きさを変更する。
【００１３】
前記他の技術的課題を達成するための本発明に係る半導体装置の高速入力回路は、電流源回路、比較回路、及びターミネーション回路を備えることを特徴とする。電流源回路は、クロック信号に応答してソース電流を発生する。比較回路は、ソース電流に応答して入力ノードを通じて外部から受信される外部信号を比較し、その比較結果によって出力ノードを通じて入力信号を出力する。ターミネーション回路は、入力ノードに連結されて比較回路に内部電圧を供給するパスを形成し、スイング幅制御信号に応答して入力ノードでのインピーダンス値を変更する。好ましくは、入力ノードでのインピーダンス値が変更される時、外部信号の電圧スイング幅が変更される。
【００１４】
前記また他の技術的課題を達成するための本発明の一面に係る出力信号のスイング幅の変更方法は、半導体装置の高速出力回路で出力信号のスイング幅を変更する方法において、（ａ）スイング幅制御信号がディセーブルされる時に、内部信号に応答して第１出力制御信号を制御ノードに出力する段階と、（ｂ）前記スイング幅制御信号がイネーブルされる時に、前記内部信号に応答して前記第１出力制御信号より大きい電圧スイング幅を有する第２出力制御信号を前記制御ノードに出力する段階と、（ｃ）前記第１出力制御信号に応答して第１出力信号を出力ノードに出力する段階と、（ｄ）前記第２出力制御信号に応答して前記第１出力信号より大きい電圧スイング幅を有する第２出力信号を前記出力ノードに出力する段階と、を含むことを特徴とする。
【００１５】
前記また他の技術的課題を達成するための本発明の他の一面に係る出力信号のスイング幅の変更方法は、半導体装置の高速出力回路で出力信号のスイング幅を変更する方法において、（ａ）スイング幅制御信号がディセーブルされる時、内部信号に応答して出力制御信号を制御ノードに出力する段階と、（ｂ）前記スイング幅制御信号がイネーブルされる時、前記内部信号を前記制御ノードにバイパスする段階と、（ｃ）前記出力制御信号に応答して第１出力信号を出力ノードに出力する段階と、（ｄ）前記内部信号に応答して前記第１出力信号より大きい電圧スイング幅を有する第２出力信号を前記出力ノードに出力する段階と、を含むことを特徴とする。好ましくは、前記内部信号の電圧スイング幅は前記出力制御信号の電圧スイング幅より大きい。
【発明の効果】
【００１６】
本発明に係る半導体装置の高速出力回路によれば、例えば、出力信号の電圧スイング幅を選択的に増加または減少させることができ、出力ノードにおける寄生キャパシタンスの値を減らし得る効果がある。
【００１７】
また、本発明に係る半導体装置の高速入力回路によれば、例えば、入力ノードに入力される外部信号の電圧スイング幅を選択的に増加または減少させることができ、入力ノードにおける寄生キャパシタンスの値を減らし得る効果がある。
【発明を実施するための最良の形態】
【００１８】
本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施形態を例示する添付図面及び図面に記載された内容が参照されるべきである。
【００１９】
以下、添付図面を参照して本発明の好ましい実施形態を説明することによって本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。
【００２０】
図４は、本発明の第１実施形態に係る高速出力回路１００を示す回路図である。図４を参照して説明すれば、高速出力回路１００は、バッファ１１０、制御駆動回路１２０、及び出力駆動回路１３０を含む。バッファ１１０はインバータで構成されうる。バッファ１１０は、内部回路（図示せず）から受信される内部信号ＤＩを反転させ、その反転された内部信号ＤＩＢを出力する。ここで、内部信号ＤＩと反転された内部信号ＤＩＢは、ＣＭＯＳレベル範囲でスイングする（すなわち、内部電圧ＶＤＤとグラウンド電圧ＶＳＳとの間でフルスイングする）信号である。
【００２１】
制御駆動回路１２０は、ドライバ１４０、１５０と、ドライバ１４０、１５０の出力ノードＮＤ１、ＮＤ２にそれぞれ連結されるスイング幅変更回路１６０、１７０と、を含む。ここで、制御駆動回路１２０に含まれるドライバとスイング幅変更回路の数は、必要に応じて増加または減少されうる。
【００２２】
ドライバ１４０は、ＮＭＯＳトランジスタ１４１と、ノーマルモード抵抗Ｒｎ１を含み、スイング幅変更回路１６０は、ＮＭＯＳトランジスタ１６１、テストモード抵抗Ｒｔ１、及びスイッチング回路１６２、１６３を含む。ＮＭＯＳトランジスタ１４１、１６１のドレインは出力ノードＮＤ１に連結され、そのゲートには反転された内部信号ＤＩＢが入力される。ＮＭＯＳトランジスタ１４１のソースはグラウンド電圧ＶＳＳに連結される。ＮＭＯＳトランジスタ１４１、１６１は、反転された内部信号ＤＩＢに応答してターンオンまたはターンオフされる。ＮＭＯＳトランジスタ１４１、１６１は、ターンオンされる時に電流ｉ１、ｉａ１をそれぞれグラウンドに流す。
【００２３】
ノーマルモード抵抗Ｒｎ１の一端子は出力ノードＮＤ１に連結され、スイッチング回路１６２は、ノーマルモード抵抗Ｒｎ１の他端子と前記内部電圧ＶＤＤとの間に連結される。スイッチング回路１６２は、反転されたスイング幅制御信号ＴＥＢに応答してターンオンまたはターンオフされる。また、テストモード抵抗Ｒｔ１は、ノーマルモード抵抗Ｒｎ１に並列に、出力ノードＮＤ１と内部電圧ＶＤＤとの間に連結される。ここで、テストモード抵抗Ｒｔ１の値は、ノーマルモード抵抗Ｒｎ１の値より相対的に大きく設定される。例えば、ノーマルモード抵抗Ｒｎ１が５０Ωである時、テストモード抵抗Ｒｔ１は１ｋΩに設定されうる。
【００２４】
スイッチング回路１６３は、ＮＭＯＳトランジスタ１６１のソースとグラウンド電圧ＶＳＳとの間に連結される。スイッチング回路１６３は、スイング幅制御信号ＴＥに応答してターンオンまたはターンオフされる。ここで、スイッチング回路１６２、１６３は互いに逆に動作する。言い換えれば、スイッチング回路１６２がターンオンされる時にスイッチング回路１６３はターンオフされる。
【００２５】
ドライバ１４０は、反転された内部信号ＤＩＢに応答して内部制御信号ＩＣＴＬを出力ノードＮＤ１に出力し、スイング幅変更回路１６０は、反転された内部信号ＤＩＢとスイング幅制御信号ＴＥに応答して内部制御信号ＩＣＴＬの電圧スイング幅の大きさを変更する。
【００２６】
これを更に詳細に説明すれば、ノーマルモード時、すなわち、スイング幅制御信号ＴＥがディセーブルされる時、スイッチング回路１６２がターンオンされ、スイッチング回路１６３がターンオフされる。スイッチング回路１６２によりノーマルモード抵抗Ｒｎ１に内部電圧ＶＤＤが供給され、スイッチング回路１６３によりＮＭＯＳトランジスタ１６１のソースがグラウンドから分離される。ＮＭＯＳトランジスタ１４１は、反転された内部信号ＤＩＢに応答して電流ｉ１をグラウンドに流す。ドライバ１４０は、反転された内部信号ＤＩＢに応答して、ノーマルモード抵抗Ｒｎ１、テストモード抵抗Ｒｔ１及び電流ｉ１により決定される電圧レベルを有する内部制御信号ＩＣＴＬを出力ノードＮＤ１に出力する。その時、内部制御信号ＩＣＴＬの電圧スイング幅の大きさは、反転された内部信号ＤＩＢのスイング幅の大きさより小さい。言い換えれば、ノーマルモードにおいては、内部制御信号ＩＣＴＬは、ＣＭＯＳレベルより小さいアナログレベル範囲でスイングする。例えば、ＣＭＯＳレベルの範囲が０Ｖ〜１．８Ｖである時、アナログレベルの範囲は０．６Ｖ〜１．２Ｖになり得る。
【００２７】
また、テストモード時、すなわち、スイング幅制御信号ＴＥがイネーブルされる時、スイッチング回路１６２がターンオフされ、スイッチング回路１６３がターンオンされる。スイッチング回路１６２によりノーマルモード抵抗Ｒｎ１への内部電圧ＶＤＤの供給が中断され、スイッチング回路１６３によりＮＭＯＳトランジスタ１６１のソースがグラウンドに連結される。また、ＮＭＯＳトランジスタ１４１、１６１が反転された内部信号ＤＩＢに応答して、電流ｉ１、ｉａ１をグラウンドに流す。ドライバ１４０は、テストモード抵抗Ｒｔ１と電流ｉ１、ｉａ１により決定される電圧レベルを有する内部制御信号ＩＣＴＬを出力ノードＮＤ１に出力する。結局、テストモードである時の内部制御信号ＩＣＴＬの電圧スイング幅が、ノーマルモードである時の内部制御信号ＩＣＴＬの電圧スイング幅より大きく増加する。好ましくは、テストモードである時の内部制御信号ＩＣＴＬの電圧スイング幅は、反転された内部信号ＤＩＢとほぼ同じである。
【００２８】
ドライバ１５０は、ＮＭＯＳトランジスタ１５１とノーマルモード抵抗Ｒｎ２とを含み、スイング幅変更回路１７０は、ＮＭＯＳトランジスタ１７１、テストモード抵抗Ｒｔ２、及びスイッチング回路１７２、１７３を含む。テストモード抵抗Ｒｔ２の抵抗値は、ノーマルモード抵抗Ｒｎ２の値より相対的に大きく設定される。ここで、ドライバ１５０及びスイング幅変更回路１７０の構成及び具体的な連結関係についての説明は、ドライバ１４０及びスイング幅変更回路１６０の構成及び連結関係と同様であるため省略する。
【００２９】
ドライバ１５０は、内部制御信号ＩＣＴＬに応答して出力制御信号ＯＣＴＬを出力ノードＮＤ２に出力し、スイング幅変更回路１７０は、内部制御信号ＩＣＴＬとスイング幅制御信号ＴＥとに応答して出力制御信号ＯＣＴＬの電圧スイング幅の大きさを変更する。
【００３０】
これを更に詳細に説明すれば、スイング幅制御信号ＴＥがディセーブルされる時、スイッチング回路１７２がターンオンされ、スイッチング回路１７３がターンオフされる。スイッチング回路１７２によりノーマルモード抵抗Ｒｎ２に内部電圧ＶＤＤが供給され、スイッチング回路１７３によりＮＭＯＳトランジスタ１７１のソースがグラウンドから分離される。ＮＭＯＳトランジスタ１５１は、内部制御信号ＩＣＴＬに応答して電流ｉ２をグラウンドに流す。ドライバ１５０は、内部制御信号ＩＣＴＬに応答して、ノーマルモード抵抗Ｒｎ２、テストモード抵抗Ｒｔ２及び電流ｉ２により決定される電圧レベルを有する出力制御信号ＯＣＴＬを出力ノードＮＤ２に出力する。その時、出力制御信号ＯＣＴＬの電圧スイング幅の大きさは、反転された内部信号ＤＩＢのスイング幅の大きさより小さい。言い換えれば、ノーマルモードで出力制御信号ＯＣＴＬは、ＣＭＯＳレベルより小さいアナログレベル範囲でスイングする。
【００３１】
また、スイング幅制御信号ＴＥがイネーブルされる時、スイッチング回路１７２がターンオフされ、スイッチング回路１７３がターンオンされる。スイッチング回路１７２によりノーマルモード抵抗Ｒｎ２に内部電圧ＶＤＤの供給が中断され、スイッチング回路１７３によりＮＭＯＳトランジスタ１７１のソースがグラウンドに連結される。また、ＮＭＯＳトランジスタ１５１、１７１が内部制御信号ＩＣＴＬに応答して電流ｉ２、ｉａ２をグラウンドに流す。ドライバ１５０は、テストモード抵抗Ｒｔ２と電流ｉ２、ｉａ２により決定される電圧レベルを有する出力制御信号ＯＣＴＬを出力ノードＮＤ２に出力する。結局、テストモードである時の出力制御信号ＯＣＴＬの電圧スイング幅が、ノーマルモードである時の出力制御信号ＯＣＴＬの電圧スイング幅より大きく増加する。好ましくは、テストモードである時に出力制御信号ＯＣＴＬの電圧スイング幅は、反転された内部信号ＤＩＢとほぼ同じである。
【００３２】
出力駆動回路１３０は、ドライバ１８０とスイング幅変更回路１９０とを含む。ドライバ１８０は、ＮＭＯＳトランジスタ１８１とノーマルターミネーション抵抗Ｒｎ３とを含み、スイング幅変更回路１９０は、ＮＭＯＳトランジスタ１９１、テストターミネーション抵抗Ｒｔ３、及びスイッチング回路１９２、１９３を含む。テストターミネーション抵抗Ｒｔ３の抵抗値は、ノーマルターミネーション抵抗Ｒｎ３の値より相対的に大きく設定される。ここで、ドライバ１８０及びスイング幅変更回路１９０の構成及び具体的な連結関係についての説明は、ドライバ１４０及びスイング幅変更回路１６０の構成及び連結関係と同様であるため省略する。
【００３３】
ドライバ１８０は、出力制御信号ＯＣＴＬに応答して出力信号ＤＱを出力ノードＮＤ３に出力し、スイング幅変更回路１９０は、出力制御信号ＯＣＴＬとスイング幅制御信号ＴＥとに応答して出力信号ＤＱの電圧スイング幅の大きさを変更する。
【００３４】
これを更に詳細に説明すれば、スイング幅制御信号ＴＥがディセーブルされる時、スイッチング回路１９２がターンオンされ、スイッチング回路１９３がターンオフされる。スイッチング回路１９２によりノーマルターミネーション抵抗Ｒｎ３に内部電圧ＶＤＤが供給され、スイッチング回路１９３によりＮＭＯＳトランジスタ１９１のソースがグラウンドから分離される。ＮＭＯＳトランジスタ１８１は、出力制御信号ＯＣＴＬに応答して電流ｉ３を前記グラウンドに流す。ドライバ１８０は、出力制御信号ＯＣＴＬに応答して、ノーマルターミネーション抵抗Ｒｎ３、テストターミネーション抵抗Ｒｔ３及び電流ｉ３により決定される電圧レベルを有する出力信号ＤＱを出力ノードＮＤ３に出力する。その時、出力信号ＤＱの電圧スイング幅の大きさは、反転された内部信号ＤＩＢのスイング幅の大きさより小さい。
【００３５】
また、スイング幅制御信号ＴＥがイネーブルされる時、スイッチング回路１９２がターンオフされ、スイッチング回路１９３がターンオンされる。スイッチング回路１９２によりノーマルターミネーション抵抗Ｒｎ３への内部電圧ＶＤＤの供給が中断され、スイッチング回路１９３によりＮＭＯＳトランジスタ１９１のソースがグラウンドに連結される。また、ＮＭＯＳトランジスタ１８１、１９１は、出力制御信号ＯＣＴＬに応答して電流ｉ３、ｉａ３をグラウンドに流す。ドライバ１８０は、テストターミネーション抵抗Ｒｔ３と前記電流ｉ３、ｉａ３により決定される電圧レベルを有する前記出力信号ＤＱとを出力ノードＮＤ３に出力する。結局、テストモードである時の出力信号ＤＱの電圧スイング幅が、ノーマルモードである時の出力信号ＤＱの電圧スイング幅より大きく増加する。好ましくは、テストモードである時の出力信号ＤＱの電圧スイング幅は、反転された内部信号ＤＩＢとほぼ同じである。
【００３６】
前記のように、高速出力回路１００は、テストモードにおいて、最終出力端である出力駆動回路１３０の出力信号ＤＱの電圧スイング幅を増加させると同時に、出力駆動回路１３０に入力される出力制御信号ＯＣＴＬの電圧スイング幅も共に増加させるため、出力信号ＤＱの電圧スイング幅を十分に増加させうる。
【００３７】
そのような高速出力回路１００の効果は、次の図５を参照して後述する一比較例と比較すると、更に明らかになる。
【００３８】
図５は、図４に示された高速出力回路１００についての比較例に係る高速出力回路５０を示す回路図である。図５を参照して説明すれば、高速出力回路５０は、バッファ５１、ドライバ５２ないし５４、及びスイング幅変更回路５５を含む。高速出力回路５０の構成及び具体的な動作は、一つの相違点を除いては、図４に示された高速出力回路１００と同じである。高速出力回路５０、１００の相違点は、高速出力回路５０の最終出力端であるドライバ５４のみにスイング幅変更回路５５が連結され、ドライバ５２、５３にはスイング幅変更回路が連結されていない点である。
【００３９】
結局、テストモードにおいて、スイング幅変更回路５５によりドライバ５４から出力される出力信号ＤＯＵＴの電圧スイング幅のみが増加し、ドライバ５４の入力信号Ｓは、ノーマルモードである時と同じくアナログレベル範囲でスイングする。そのように、テストモードである時、入力信号Ｓがアナログレベル範囲（例えば、０．６Ｖ〜１．２Ｖ）でスイングすれば、入力信号Ｓがローレベルである時にドライバ５４のＮＭＯＳトランジスタＮＭ３が完全にターンオフされず、入力信号Ｓがハイレベルである時にＮＭＯＳトランジスタＮＭ３が完全にターンオンされない。その結果、ＮＭＯＳトランジスタＮＭ３により漏れ電流が発生して、出力信号ＤＯＵＴの電圧スイング幅が減少する。
【００４０】
図６は、図５に示された高速出力回路５０の出力信号ＤＯＵＴのスイング電圧を示すグラフである。図６を参照して説明すれば、グラフＡ〜Ｄは、ドライバ５３の抵抗Ｒ２値とスイング幅変更回路５５のターミネーション抵抗Ｒｔの値をそれぞれ順次に増加させる時に出力信号ＤＯＵＴのスイング電圧を示す。ここで、グラフＡからグラフＤへ行くほど、抵抗Ｒ２の値が増加する。図６に示されるように、トランジスタＮＭ４の入力信号Ｓがアナログレベル範囲でスイングすれば、ターミネーション抵抗Ｒｔの値が増加しても出力信号ＤＯＵＴの電圧スイング幅が減少する時点が発生する。
【００４１】
前記のように、比較例に係る高速出力回路５０は、テストモードにおいて、トランジスタＮＭ４にアナログレベルでスイングする入力信号Ｓが入力されるため、出力信号ＤＯＵＴの電圧スイング幅を増加させるのに限界がある。
【００４２】
図７は、本発明の第２実施形態に係る高速出力回路２００を示す回路図である。図７を参照して説明すれば、高速出力回路２００は、バッファ２１０、制御駆動回路２２０、出力駆動回路２３０、及びバイパス回路２４０を含む。高速出力回路２００の構成及び具体的な動作は、図４に示された高速出力回路１００と、以下の２つの相違点を除いて同じである。
【００４３】
高速出力回路２００、１００の第１の相違点は、高速出力回路２００の制御駆動回路２２０がスイング幅変更回路を含まず、ドライバ２５０、２６０のみを含むということである。したがって、制御駆動回路２２０は、テストモードとノーマルモードとの両方でバッファ２１０から受信される反転された内部信号ＤＩＢに応答してアナログレベル範囲でスイングする出力制御信号ＯＣＴＬを出力する。
【００４４】
また、高速出力回路２００、１００の第二の相違点は、高速出力回路２００がバイパス回路２４０を更に含むということである。バイパス回路２４０は、スイング幅制御信号ＴＥに応答してイネーブルまたはディセーブルされる。更に詳細には、テストモード時、すなわち、スイング幅制御信号ＴＥがイネーブルされる時、バイパス回路２４０がイネーブルされてＣＭＯＳレベル範囲でスイングする反転された内部信号ＤＩＢ＊を出力駆動回路２３０に出力する。その時、出力駆動回路２３０において、ドライバ２７０のＮＭＯＳトランジスタ２７１のゲートには、出力制御信号ＯＣＴＬとバイパス回路２４０から出力される反転された内部信号ＤＩＢ＊とが同時に入力される。ここで、出力制御信号ＯＣＴＬの電圧スイング幅に比べて反転された内部信号ＤＩＢ＊の電圧スイング幅がはるかに大きいため、ＮＭＯＳトランジスタ２７１は、反転された内部信号ＤＩＢ＊に応答して動作する。その結果、ＮＭＯＳトランジスタ２７１により発生する漏れ電流が減少するため、テストモードにおいて、出力信号ＤＱの電圧スイング幅が十分に増加しうる。
【００４５】
一方、ノーマルモード時、すなわち、スイング幅制御信号ＴＥがディセーブルされる時にバイパス回路２４０がディセーブルされる。その結果、出力駆動回路２３０には、制御駆動回路２２０により出力制御信号ＯＣＴＬのみが入力され、出力駆動回路２３０は小さいスイング幅を有する出力信号ＤＱを出力する。
【００４６】
図８は、図７に示されたバイパス回路２４０の詳細な回路図である。図８を参照して説明すれば、バイパス回路２４０は、インバータ２４１とインバータ回路２４２、２４３とを含む。インバータ２４１は、スイング幅制御信号ＴＥを反転させて、その反転されたスイング幅制御信号ＴＥＢを出力する。インバータ回路２４２は、ＰＭＯＳトランジスタＰＩ１、ＰＩ２とＮＭＯＳトランジスタＮＩ１、ＮＩ２とを含み、インバータ回路２４３は、ＰＭＯＳトランジスタＰＩ３、ＰＩ４とＮＭＯＳトランジスタＮＩ３、ＮＩ４とを含む。
【００４７】
ＰＭＯＳトランジスタＰＩ１、ＰＩ３のソースは内部電圧ＶＤＤに連結され、そのゲートには反転されたスイング幅制御信号ＴＥＢが入力される。ＰＭＯＳトランジスタＰＩ１、ＰＩ３は、反転されたスイング幅制御信号ＴＥＢに応答してターンオンまたはターンオフされる。
【００４８】
ＮＭＯＳトランジスタＮＩ２、ＮＩ４のソースはグラウンド電圧ＶＳＳに連結され、そのゲートにはスイング幅制御信号ＴＥが入力される。ＮＭＯＳトランジスタＮＩ２、ＮＩ４は、スイング幅制御信号ＴＥに応答してターンオンまたはターンオフされる。
【００４９】
ＰＭＯＳトランジスタＰＩ２のソースはＰＭＯＳトランジスタＰＩ１のドレインに連結され、ＮＭＯＳトランジスタＮＩ１のソースはＮＭＯＳトランジスタＮＩ２のドレインに連結される。ＰＭＯＳトランジスタＰＩ２とＮＭＯＳトランジスタＮＩ１のゲートには反転された内部信号ＤＩＢが入力され、そのドレインは出力ノードＯＤ１に連結される。ＰＭＯＳトランジスタＰＩ２とＮＭＯＳトランジスタＮＩ１は、反転された内部信号ＤＩＢに応答してターンオンまたはターンオフされる。ＰＭＯＳトランジスタＰＩ４とＮＭＯＳトランジスタＮＩ３のゲートは出力ノードＯＤ１に連結され、そのドレインは出力ノードＯＤ２に連結される。
【００５０】
スイング幅制御信号ＴＥがディセーブルされる時（すなわち、ノーマルモード）、ＰＭＯＳトランジスタＰＩ１、ＰＩ３とＮＭＯＳトランジスタＮＩ２、ＮＩ４がターンオフされるため、バイパス回路２４０は動作しない。また、スイング幅制御信号ＴＥがイネーブルされる時（すなわち、テストモード）、ＰＭＯＳトランジスタＰＩ１、ＰＩ３とＮＭＯＳトランジスタＮＩ２、ＮＩ４はターンオンされる。その時、インバータ回路２４２は反転された内部信号ＤＩＢを反転させて出力し、インバータ回路２４３はインバータ回路２４２の出力信号を再び反転させて、反転された内部信号ＤＩＢ＊を出力ノードＯＤ２に出力する。
【００５１】
図９は、本発明の第３実施形態に係る高速出力回路３００を示す回路図である。図９を参照して説明すれば、高速出力回路３００は、バッファ３１０、制御駆動回路３２０、及び出力駆動回路３３０を含む。バッファ３１０はインバータで構成されうる。バッファ３１０は、内部回路（図示せず）から受信される内部信号ＤＩを反転させ、その反転された内部信号ＤＩＢを出力する。ここで、内部信号ＤＩと反転された内部信号ＤＩＢは、ＣＭＯＳレベル範囲でスイングする（すなわち、内部電圧ＶＤＤとグラウンド電圧ＶＳＳとの間でフルスイングする）信号である。
【００５２】
制御駆動回路３２０は、マスタ駆動回路３４０とスレーブ駆動回路３５０とを含む。マスタ駆動回路３４０は、内部信号ＤＩと反転された内部信号ＤＩＢとに応答して内部制御信号ＩＣＴＬ、ＩＣＴＬＢを出力する。また、マスタ駆動回路３４０は、スイング幅制御信号ＴＥに応答して内部制御信号ＩＣＴＬ、ＩＣＴＬＢの電圧スイング幅を変更する。更に詳細には、スイング幅制御信号ＴＥがイネーブルされる時、マスタ駆動回路３４０が内部制御信号ＩＣＴＬ、ＩＣＴＬＢの電圧スイング幅を増加させる。
【００５３】
スレーブ駆動回路３５０は、内部制御信号ＩＣＴＬ、ＩＣＴＬＢに応答して出力制御信号ＯＣＴＬ、ＯＣＴＬＢを出力する。また、スレーブ駆動回路３５０は、スイング幅制御信号ＴＥに応答して出力制御信号ＯＣＴＬ、ＯＣＴＬＢの電圧スイング幅を変更させる。更に詳細には、スイング幅制御信号ＴＥがイネーブルされる時、スレーブ駆動回路３５０が出力制御信号ＯＣＴＬ、ＯＣＴＬＢの電圧スイング幅を増加させる。
【００５４】
出力駆動回路３３０は、出力制御信号ＯＣＴＬ、ＯＣＴＬＢに応答して出力信号ＤＱ、ＤＱＢを出力する。また、スイング幅制御信号ＴＥに応答して出力信号ＤＱ、ＤＱＢの電圧スイング幅を変更させる。更に詳細には、スイング幅制御信号ＴＥがイネーブルされる時、出力駆動回路３３０が出力信号ＤＱ、ＤＱＢの電圧スイング幅を増加させる。
【００５５】
ここで、マスタ駆動回路３４０とスレーブ駆動回路３５０との構成及び具体的な動作は、入出力信号を除いては出力駆動回路３３０と同じである。すなわち、マスタ駆動回路３４０の入力信号は内部信号ＤＩＢ、ＤＩであり、その出力信号は内部制御信号ＩＣＴＬ、ＩＣＴＬＢである。また、スレーブ駆動回路３５０の入力信号は内部制御信号ＩＣＴＬ、ＩＣＴＬＢであり、その出力信号は出力制御信号ＯＣＴＬ、ＯＣＴＬＢである。一方、出力駆動回路３３０の入力信号は出力制御信号ＯＣＴＬ、ＯＣＬＴＢであり、その出力信号は出力信号ＤＱ、ＤＱＢである。したがって、出力駆動回路３３０の構成及び動作を中心に説明する。
【００５６】
図１０ないし図１４は、図９に示された出力駆動回路３３０の詳細な回路図である。まず、図１０は、一構成例としての出力駆動回路３３０Ａの回路図である。図１０を参照して説明すれば、出力駆動回路３３０Ａは、負荷回路４１１、比較回路４１２、及び電流源回路４１３を含む。負荷回路４１１は、出力ノードＯＵＴ１、ＯＵＴ２に連結されて比較回路４１２に内部電圧ＶＤＤを供給するパスを形成する。
【００５７】
負荷回路４１１は、スイング幅制御信号ＴＥに応答して出力ノードＯＵＴ１、ＯＵＴ２のインピーダンスを変更する。負荷回路４１１は、ノーマルモード抵抗Ｒｎ１１、Ｒｎ１２、テストモード抵抗Ｒｔ１１、Ｒｔ１２、及びスイッチング回路Ｐ１１、Ｐ１２を含む。ノーマルモード抵抗Ｒｎ１１、Ｒｎ１２は、出力ノードＯＵＴ１、ＯＵＴ２にそれぞれ連結される。ノーマルモード抵抗Ｒｎ１１、Ｒｎ１２は実質的に同じ抵抗値を有する。
【００５８】
テストモード抵抗Ｒｔ１１は、ノーマルモード抵抗Ｒｎ１１に並列に、出力ノードＯＵＴ１と内部電圧ＶＤＤとの間に連結される。テストモード抵抗Ｒｔ１２は、ノーマルモード抵抗Ｒｎ１２に並列に、出力ノードＯＵＴ２と内部電圧ＶＤＤとの間に連結される。テストモード抵抗Ｒｔ１１、Ｒｔ１２は実質的に同じ抵抗値を有する。内部電圧ＶＤＤは、テストモード抵抗Ｒｔ１１、Ｒｔ１２を通じて比較回路１１２に供給される。ここで、テストモード抵抗Ｒｔ１１、Ｒｔ１２の抵抗値は、ノーマルモード抵抗Ｒｎ１１、Ｒｎ１２の抵抗値より相対的に大きく設定される。
【００５９】
スイッチング回路Ｐ１１、Ｐ１２はＰＭＯＳトランジスタで構成されうる。以降では、スイッチング回路Ｐ１１、Ｐ１２をＰＭＯＳトランジスタとして参照する。ＰＭＯＳトランジスタＰ１１のソースは内部電圧ＶＤＤに連結され、そのドレインはノーマルモード抵抗Ｒｎ１１に連結される。ＰＭＯＳトランジスタＰ１２のソースは内部電圧ＶＤＤに連結され、そのドレインはノーマルモード抵抗Ｒｎ１２に連結される。ＰＭＯＳトランジスタＰ１１、Ｐ１２のゲートにはスイング幅制御信号ＴＥが入力され、ＰＭＯＳトランジスタＰ１１、Ｐ１２はスイング幅制御信号ＴＥに応答してターンオンまたはターンオフされる。更に詳細には、スイング幅制御信号ＴＥがイネーブルされる時にＰＭＯＳトランジスタＰ１１、Ｐ１２がターンオフされ、スイング幅制御信号ＴＥがディセーブルされる時にＰＭＯＳトランジスタＰ１１、Ｐ１２がターンオンされる。ＰＭＯＳトランジスタＰ１１、Ｐ１２がターンオンされる時、内部電圧ＶＤＤがノーマルモード抵抗Ｒｎ１１、Ｒｎ１２を通じて比較回路１１２に供給される。図１０において点線で示されたキャパシタＣ１１は、ＰＭＯＳトランジスタＰ１１の接合キャパシタンスを概念的に示したものであり、図示されていないが、ＰＭＯＳトランジスタＰ１２も接合キャパシタンスを有する。接合キャパシタンスは、出力駆動回路４１０において寄生キャパシタンスとして作用する。この寄生キャパシタンスが増加すれば、出力駆動回路４１０がノーマルモードにおいて高周波数で動作する時に誤動作することもある。したがって、出力駆動回路３３０Ａに含まれる寄生キャパシタンスが減少するほど、出力駆動回路３３０Ａのノーマルモードにおける動作特性が改善されうる。
【００６０】
一方、１Ωの抵抗値を有するＰＭＯＳトランジスタの接合キャパシタンスが１ユニットキャパシタンス（以下、ＵｎｉｔＣａｐという）であると仮定すると、出力ノードＯＵＴ１における全体寄生キャパシタンスの値Ｃｔ１（図示せず）は次の通りに計算されうる。
【００６１】
Ｃｔ１＝ＰＭＯＳトランジスタＰ１１の接合キャパシタンス値×（ＰＭＯＳトランジスタＰ１１の抵抗値／（ＰＭＯＳトランジスタＰ１１の抵抗値＋ノーマルモードＲｔ１１抵抗の値））  ・・・（１）
（１）式において、ＰＭＯＳトランジスタＰ１１の接合キャパシタンス値は、１／ＰＭＯＳトランジスタＰ１１の抵抗値とほぼ同じである。例えば、ノーマルモード抵抗Ｒｎ１１が４０Ωであり、ＰＭＯＳトランジスタＰ１１が１０Ωの抵抗値を有すると、出力ノードＯＵＴ１における全体寄生キャパシタンスＣｔ１は（１／１０）×（１０／（１０＋４０））であり、その計算結果は約０．０２［ＵｎｉｔＣａｐ］である。
【００６２】
比較回路４１２は、ＮＭＯＳトランジスタＮ１１、Ｎ１２を含む。ＮＭＯＳトランジスタＮ１１のドレインは出力ノードＯＵＴ１に連結され、そのゲートには出力制御信号ＯＣＴＬＢが入力される。ＮＭＯＳトランジスタＮ１２のドレインは出力ノードＯＵＴ２に連結され、そのゲートには出力制御信号ＯＣＴＬが入力される。ＮＭＯＳトランジスタＮ１１、Ｎ１２は出力制御信号ＯＣＴＬＢ、ＯＣＴＬを比較し、その比較結果により出力信号ＤＱ、ＤＱＢを出力ノードＯＵＴ１、ＯＵＴ２を通じて外部にそれぞれ出力する。ここで、出力信号ＤＱ、ＤＱＢの電圧スイング幅は、電流源回路４１３により発生するソース電流Ｉｓ１、Ｉｓ２、Ｉｓ３と、出力ノードＯＵＴ１、ＯＵＴ２でのインピーダンス値とによって決定される。
【００６３】
電流源回路４１３は、メーン電流源回路４１４とサブ電流源回路４１５とを含む。メーン電流源回路４１４は、ＮＭＯＳトランジスタＮ１３、Ｎ１４を含む。ＮＭＯＳトランジスタＮ１３のドレインはＮＭＯＳトランジスタＮ１１、Ｎ１２のソースに連結され、ＮＭＯＳトランジスタＮ１４のドレインもＮＭＯＳトランジスタＮ１１、Ｎ１２のソースに連結される。ＮＭＯＳトランジスタＮ１３、Ｎ１４のゲートにはバイアス電圧Ｖｂが入力され、そのソースはグラウンド電圧ＶＳＳに連結される。ＮＭＯＳトランジスタＮ１３、Ｎ１４は、バイアス電圧Ｖｂに応答してソース電流Ｉｓ１、Ｉｓ２をそれぞれ発生させる。サブ電流源回路４１５は、ＮＭＯＳトランジスタＮ１５、Ｎ１６を含む。ＮＭＯＳトランジスタＮ１５のドレインはＮＭＯＳトランジスタＮ１１、Ｎ１２のソースに連結され、そのゲートにはバイアス電圧Ｖｂが入力され、そのソースはＮＭＯＳトランジスタＮ１６のドレインに連結される。ＮＭＯＳトランジスタＮ１６のソースはグラウンド電圧ＶＳＳに連結され、そのゲートにはスイング幅制御信号ＴＥが入力される。ＮＭＯＳトランジスタＮ１６はスイング幅制御信号ＴＥに応答してターンオンまたはターンオフされる。更に詳細には、スイング幅制御信号ＴＥがイネーブルされる時にＮＭＯＳトランジスタＮ１６がターンオンされ、スイング幅制御信号ＴＥがディセーブルされる時にＮＭＯＳトランジスタＮ１６がターンオフされる。ＮＭＯＳトランジスタＮ１６がターンオンされる時、ＮＭＯＳトランジスタＮ１５がバイアス電圧Ｖｂに応答してソース電流Ｉｓ３を発生する。
【００６４】
次いで、出力駆動回路３３０Ａｓのノーマルモードにおける動作とテストモードにおける動作とを詳細に説明する。スイング幅制御信号ＴＥがイネーブルされる時、出力駆動回路３３０Ａがテストモードで動作し、スイング幅制御信号ＴＥがディセーブルされる時、出力駆動回路３３０Ａがノーマルモードで動作する。
【００６５】
まず、スイング幅制御信号ＴＥがディセーブルされる時、負荷回路４１１のＰＭＯＳトランジスタＰ１１、Ｐ１２がターンオンされ、サブ電流源回路４１５のＮＭＯＳトランジスタＮ１６がターンオフされる。その結果、内部電圧ＶＤＤがノーマルモード抵抗Ｒｎ１１、Ｒｎ１２とテストモード抵抗Ｒｔ１１、Ｒｔ１２とを通じて比較回路４１２のＮＭＯＳトランジスタＮ１１、Ｎ１２に供給される。一方、メーン電流源回路４１４は、バイアス電圧Ｖｂに応答してソース電流Ｉｓ１、Ｉｓ２を発生させる。ＮＭＯＳトランジスタＮ１１、Ｎ１２は、出力制御信号ＯＣＴＬＢ、ＯＣＴＬを比較し、その比較結果によって出力信号ＤＱ、ＤＱＢを前記出力ノードＯＵＴ１、ＯＵＴ２を通じて外部にそれぞれ出力する。その時、出力ノードＯＵＴ１、ＯＵＴ２で発生する出力信号ＤＱ、ＤＱＢの電圧スイング幅の大きさは、ノーマルモード抵抗Ｒｎ１１、Ｒｎ１２、テストモード抵抗Ｒｔ１１、Ｒｔ１２、及びソース電流Ｉｓ１、Ｉｓ２によって決定される。
【００６６】
ノーマルモードにおいて、出力制御信号ＯＣＴＬＢ、ＯＣＴＬは差動信号である。したがって、出力制御信号ＯＣＴＬＢ、ＯＣＴＬに応答して、ＮＭＯＳトランジスタＮ１１、Ｎ１２のうち、何れか一つがターンオンされる時に、残りの一つはほぼターンオフ状態になる。例えば、出力制御信号ＯＣＴＬＢがハイレベルである時、ＮＭＯＳトランジスタＮ１１がターンオンされ、ＮＭＯＳトランジスタＮ１２はほぼターンオフ状態になる。結局、ＮＭＯＳトランジスタＮ１２を通じて流れる電流Ｉｄ１の大きさは、実質的にソース電流Ｉｓ１、Ｉｓ２の和と同じくなる。ソース電流Ｉｓ１、Ｉｓ２の和である全体ソース電流をＩｓｍ（図示せず）であると仮定すると、電流Ｉｄ１と全体ソース電流Ｉｓｍの大きさはほぼ同じである。その場合、出力信号ＤＱの電圧スイング幅の大きさは、出力ノードＯＵＴ１での合成抵抗値と電流Ｉｄ１との掛け算で計算されうる。例えば、テストモード抵抗Ｒｔ１１が５００Ωであり、前記ノーマルモード抵抗Ｒｎ１１が４０Ωであり、ＰＭＯＳトランジスタＰ１１の抵抗値が１０Ωである時、出力ノードＯＵＴ１での合成抵抗値は約４５．５Ωと計算される。電流Ｉｄ１は、全体ソース電流Ｉｓｍとほぼ同じであるため、出力信号ＤＱの電圧スイング幅は４５．５×Ｉｓｍ［Ｖ］である。
【００６７】
次いで、スイング幅制御信号ＴＥがイネーブルされる時、負荷回路４１１のＰＭＯＳトランジスタＰ１１、Ｐ１２がターンオフされ、サブ電流源回路４１５のＮＭＯＳトランジスタＮ１６がターンオンされる。その結果、内部電圧ＶＤＤがテストモード抵抗Ｒｔ１１、Ｒｔ１２のみを通じて比較回路４１２のＮＭＯＳトランジスタＮ１１、Ｎ１２に供給される。また、メーン電流源回路４１４は、バイアス電圧Ｖｂに応答してソース電流Ｉｓ１、Ｉｓ２を発生させ、サブ電流源回路４１５は、バイアス電圧Ｖｂに応答してソース電流Ｉｓ３を発生させる。
【００６８】
ＮＭＯＳトランジスタＮ１１、Ｎ１２は、出力制御信号ＯＣＴＬＢ、ＯＣＴＬを比較し、その比較結果によって出力信号ＤＱ、ＤＱＢを出力ノードＯＵＴ１、ＯＵＴ２を通じて外部にそれぞれ出力する。その時、出力ノードＯＵＴ１、ＯＵＴ２で発生する出力信号ＤＱ、ＤＱＢの電圧スイング幅の大きさは、テストモード抵抗Ｒｔ１１、Ｒｔ１２とソース電流Ｉｓ１、Ｉｓ２、Ｉｓ３とによって決定される。
【００６９】
テストモードにおいて、出力制御信号ＯＣＴＬＢ、ＯＣＴＬは互いに独立的な信号である。すなわち、出力制御信号ＯＣＴＬＢ、ＯＣＴＬが同時にハイレベルになることもある。例えば、出力制御信号ＯＣＴＬＢ、ＯＣＴＬが同時にハイレベルになる時、出力制御信号ＯＣＴＬＢ、ＯＣＴＬに応答してＮＭＯＳトランジスタＮ１１、Ｎ１２が同時にターンオンされる。その時、テストモード抵抗Ｒｔ１１、Ｒｔ１２の抵抗値が実質的に同じであるため、ＮＭＯＳトランジスタＮ１１を通じて流れる電流Ｉｄ１と、ＮＭＯＳトランジスタＮ１２を通じて流れる電流Ｉｄ２とはほぼ同じである。ここで、電流Ｉｄ１、Ｉｄ２の和は全体ソース電流Ｉｓｍと同じであるため、電流Ｉｄ１はＩｓｍ／２と示されうる。また、出力ノードＯＵＴ１での合成抵抗値はテストモード抵抗Ｒｔ１１の値と同じである。例えば、テストモード抵抗Ｒｔ１１が５００Ωである時、出力信号ＤＱの電圧スイング幅は５００×Ｉｓｍ［Ｖ］である。
【００７０】
前記のように、負荷回路１１１は、テストモードにおいて、出力ノードＯＵＴ１、ＯＵＴ２における合成抵抗値を増加させ、ノーマルモードにおいて、出力ノードＯＵＴ１、ＯＵＴ２における合成抵抗値を減少させる。また、電流源回路４１３は、テストモードにおいて、サブ電流源回路４１５により全体ソース電流Ｉｓｍを増加させる。したがって、出力ノードＯＵＴ１、ＯＵＴ２で発生する出力信号ＤＱ、ＤＱＢの電圧スイング幅がノーマルモードである時より、テストモードである時に更に増加する。
【００７１】
図１１は、他の構成例としての出力駆動回路３３０Ｂの回路図である。図１１を参照して説明すれば、出力駆動回路３３０Ｂは、負荷回路４２１、比較回路４１２、及び電流源回路４１３を含む。負荷回路４２１を除いて、出力駆動回路３３０Ｂの構成及び具体的な動作は、図１０に示された出力駆動回路３３０Ａと同じである。また、負荷回路３３０Ｂの構成及び具体的な動作は、出力駆動回路３３０Ａの負荷回路４１１と一つの相違点を除いて同じである。負荷回路４１１、４２１の相違点は、負荷回路４２１がＰＭＯＳトランジスタＰ２３を更に含む点である。それを更に詳細に説明すれば、負荷回路４２１のＰＭＯＳトランジスタＰ１１、Ｐ１２のソースは内部電圧ＶＤＤに連結され、そのドレインはスイッチングノードＳ１、Ｓ２にそれぞれ連結される。ＰＭＯＳトランジスタＰ２３のソースとドレインとは、スイッチングノードＳ１、Ｓ２にそれぞれ連結される。また、ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２３のゲートにはスイング幅制御信号ＴＥが入力される。ＰＭＯＳトランジスタＰ１１、Ｐ１２、Ｐ２３は、スイング幅制御信号ＴＥに応答して同時にターンオンまたはターンオフされる。図１１において点線で示されたキャパシタＣ１１、Ｃ２２は、それぞれＰＭＯＳトランジスタＰ１１、Ｐ２３の接合キャパシタンスを概念的に示したものであり、ＰＭＯＳトランジスタＰ１２（図示せず）も接合キャパシタンスを有する。ここで、出力ノードＯＵＴ１における全体寄生キャパシタンスの値Ｃｔ２（図示せず）は次の通りに計算されうる。
【００７２】
Ｃｔ２＝スイッチングノードＳ１での合成キャパシタンス値×（スイッチングノードＳ１での有効抵抗値／（スイッチングノードＳ１での有効抵抗値＋ノーマルモード抵抗（Ｒｎ２１）の値））  ・・・（２）
（２）式において、スイッチングノードＳ１における合成キャパシタンス値は、（１／ＰＭＯＳトランジスタＰ１１の抵抗値）＋（１／ＰＭＯＳトランジスタＰ２３の抵抗値）とほぼ同じである。また、スイッチングノードＳ１における有効抵抗値は、ＰＭＯＳトランジスタＰ１１の抵抗値とＰＭＯＳトランジスタＰ２３の抵抗値の１／２とによる合成抵抗値と同じである。
【００７３】
例えば、ノーマルモード抵抗Ｒｎ１１が４０Ωであり、ＰＭＯＳトランジスタＰ１１、Ｐ２３の抵抗値がそれぞれ２０Ω、４０Ωである時、出力ノードＯＵＴ１での全体寄生キャパシタンスの値Ｃｔ２は（１／２０＋１／４０）×（１０／（１０＋４０））であり、その計算結果は約０．０１５［ＵｎｉｔＣａｐ］である。
【００７４】
ＰＭＯＳトランジスタＰ１１、Ｐ２２のドレインが連結されたスイッチングノードＳ１、Ｓ２にＰＭＯＳトランジスタＰ２３のソースとドレインとが連結されることにより、出力駆動回路３３０Ａに比べて出力駆動回路３３０Ｂの出力ノードＯＵＴ１での全体寄生キャパシタンスの値Ｃｔ２が更に減少しうる。
【００７５】
図１２は、更に他の構成例としての出力駆動回路３３０Ｃの回路図である。図１２を参照して説明すれば、出力駆動回路３３０Ｃは、負荷回路４３１、比較回路４１２、及び電流源回路４１３を含む。負荷回路４３１を除いて、出力駆動回路３３０Ｃの構成及び具体的な動作は、図１０に示された出力駆動回路３３０Ａと同じである。また、負荷回路４３１の構成及び具体的な動作は、出力駆動回路４１０の負荷回路４１１と一つの相違点を除いて同じである。負荷回路４１１、４３１の相違点は、負荷回路４３１のＰＭＯＳトランジスタＰ１１、Ｐ１２のドレインが連結されたスイッチングノードＳ１、Ｓ２にテストモード抵抗Ｒｔ３１が連結される点である。
【００７６】
テストモードにおいて、出力駆動回路３３０ＣのＰＭＯＳトランジスタＰ１１、Ｐ１２がターンオフされれば、比較回路４１２に内部電圧ＶＤＤが供給されるパスが遮断される。その時、出力ノードＯＵＴ１、ＯＵＴ２に連結される外部のテスト装置により、比較回路４１２に内部電圧ＶＤＤが供給される。
【００７７】
図１２において点線で示されたキャパシタＣ１１は、ＰＭＯＳトランジスタＰ１１の接合キャパシタンスを概念的に示したものであり、ＰＭＯＳトランジスタＰ１２（図示せず）も接合キャパシタンスを有する。ここで、出力ノードＯＵＴ１における全体寄生キャパシタンスの値Ｃｔ３（図示せず）は次の通りに計算されうる。
【００７８】
Ｃｔ３＝ＰＭＯＳトランジスタＰ３１の接合キャパシタンス値×（スイッチングノードＳ１での合成抵抗値／（スイッチングノードＳ１での合成抵抗値＋ノーマルモード抵抗（Ｒｎ３１）の値））  ・・・（３）
（３）式において、ＰＭＯＳトランジスタＰ１１の接合キャパシタンス値は、１／ＰＭＯＳトランジスタＰ１１の抵抗値とほぼ同じである。例えば、ノーマルモード抵抗Ｒｎ３１が４０Ωであり、テストモード抵抗Ｒｔ３１が９２０Ωであり、ＰＭＯＳトランジスタＰ１１の抵抗値が２０Ωである時、スイッチングノードＳ１における合成抵抗値は約１９．６Ωである。また、出力ノードＯＵＴ１における全体寄生キャパシタンスの値Ｃｔ３は（１／２０）×（１９．６／（１９．６＋４０））であり、その計算結果は約０．０１６［ＵｎｉｔＣａｐ］である。
【００７９】
ＰＭＯＳトランジスタＰ１１、Ｐ１２のドレインが連結されたスイッチングノードＳ１、Ｓ２にテストモード抵抗Ｒｔ３１が連結されることにより、出力駆動回路３３０Ａに比べて出力駆動回路３３０Ｃの出力ノードＯＵＴ１における全体寄生キャパシタンスの値Ｃｔ３が更に減少しうる。
【００８０】
図１３は、更に他の構成例としての出力駆動回路３３０Ｄの回路図である。図１３を参照して説明すれば、出力駆動回路３３０Ｄは、負荷回路４４１、比較回路４１２、及び電流源回路４１３を含む。負荷回路４４１を除いて、出力駆動回路３３０Ｄの構成及び具体的な動作は、図１０に示された出力駆動回路３３０Ａと同じである。また、負荷回路４４１の構成及び具体的な動作は、出力駆動回路４１０の負荷回路４１１と一つの相違点を除いて同じである。負荷回路４１１、４４１の相違点は、負荷回路４４１のテストモード抵抗Ｒｔ４１、Ｒｔ４２がＰＭＯＳトランジスタＰ１１、Ｐ１２に並列にスイッチングノードＳ１、Ｓ２に連結される点である。その結果、テストモードにおいて、テストモード抵抗Ｒｔ４１、Ｒｔ４２がノーマルモード抵抗Ｒｎ４１、Ｒｎ４２に直列連結されるため、出力駆動回路３３０Ａに比べて、出力駆動回路３３０Ｄの出力ノードＯＵＴ１、ＯＵＴ２における合成抵抗値が更に増加する。したがって、テストモードにおいて、出力駆動回路３３０Ｄの出力ノードＯＵＴ１、ＯＵＴ２で発生する出力信号ＤＱ、ＤＱＢの電圧スイング幅が増加しうる。
【００８１】
図１４は、更に他の構成例としての出力駆動回路３３０Ｅの回路図である。図１４を参考すれば、出力駆動回路３３０Ｅは、負荷回路４５１、比較回路４１２、及び電流源回路４１３を含む。負荷回路４５１を除いて、出力駆動回路３３０Ｅの構成及び具体的な動作は、図１１に示された出力駆動回路３３０Ｂと同じである。また、負荷回路４５１の構成及び具体的な動作は、出力駆動回路３３０Ｂの負荷回路４２１と一つの相違点を除いて同じである。負荷回路４２１、４５１の相違点は、負荷回路４５１のテストモード抵抗Ｒｔ４１、Ｒｔ４２がＰＭＯＳトランジスタＰ１１、Ｐ１２に並列にスイッチングノードＳ１、Ｓ２に連結される点である。その結果、テストモードにおいて、テストモード抵抗Ｒｔ４１、Ｒｔ４２がノーマルモード抵抗Ｒｎ４１、Ｒｎ４２に直列連結されるため、出力駆動回路３３０Ｂに比べて出力駆動回路３３０Ｅの出力ノードＯＵＴ１、ＯＵＴ２における合成抵抗値が更に増加する。したがって、テストモードで、前記出力駆動回路３３０Ｅの前記出力ノードＯＵＴ１、ＯＵＴ２で発生する出力信号ＤＱ、ＤＱＢの電圧スイング幅が増加しうる。
【００８２】
前記のように、本発明の構成例に係る出力駆動回路３３０Ａないし３３０Ｅは、テストモードにおいて出力信号ＤＱ、ＤＱＢの電圧スイング幅を増加させ、ノーマルモードにおいて出力ノードＯＵＴ１、ＯＵＴ２での寄生キャパシタンスの値を減らし得る。
【００８３】
そのような本発明の構成例に係る出力駆動回路３３０の効果は、次の図１５を参考して後述する一比較例と比較すると、更に明らかになる。
【００８４】
図１５は、図１０ないし図１４に示された回路の比較例に係る出力駆動回路７０を示す回路図である。図１５を参照して説明すれば、出力駆動回路７０は、負荷回路７１、比較回路７２、及び電流源回路７３を含む。負荷回路７１と電流源回路７３とを除いて、出力駆動回路７０の構成及び具体的な動作は、図１０に示された出力駆動回路４１０と同じである。サブ電流源回路を含んでいないことを除いて、電流源回路７３の構成及び具体的な動作は、電流源回路４１３と同じである。また、負荷回路７１の構成及び具体的な動作は、出力駆動回路４１０の負荷回路４１１と一つの相違点を除いて同じである。負荷回路４１１、７１の相違点は、負荷回路７１がＰＭＯＳトランジスタＰ７３、Ｐ７４を更に含むということである。それを更に詳細に説明すれば、ＰＭＯＳトランジスタＰ７３のソースは内部電圧ＶＤＤに連結され、そのドレインはテストモード抵抗Ｒｔ７１に連結される。また、ＰＭＯＳトランジスタＰ７４のソースは、内部電圧ＶＤＤに連結され、そのドレインはテストモード抵抗Ｒｔ７２に連結される。ＰＭＯＳトランジスタＰ７３、Ｐ７４のゲートには反転されたスイング幅制御信号ＴＥＢが入力され、反転されたスイング幅制御信号ＴＥＢに応答して、ＰＭＯＳトランジスタＰ７３、Ｐ７４がターンオンまたはターンオフされる。更に詳細には、反転されたスイング幅制御信号ＴＥＢがイネーブルされる時、すなわち、スイング幅制御信号ＴＥがディセーブルされる時にＰＭＯＳトランジスタＰ７３、Ｐ７４がターンオンされる。また、反転されたスイング幅制御信号ＴＥＢがディセーブルされる時、すなわち、スイング幅制御信号ＴＥがイネーブルされる時にＰＭＯＳトランジスタＰ７３、Ｐ７４がターンオフされる。結局、ノーマルモードにおいて、ＰＭＯＳトランジスタＰ７３、Ｐ７４がターンオフされ、ＰＭＯＳトランジスタＰ７１、Ｐ７２がターンオンされ、テストモードにおいて、ＰＭＯＳトランジスタＰ７３、Ｐ７４がターンオンされ、ＰＭＯＳトランジスタＰ７１、Ｐ７２がターンオフされる。その結果、出力駆動回路４１０と同様に、出力ノードＯＵＴ１、ＯＵＴ２で発生する出力信号ＴＸＮ、ＴＸＰの電圧スイング幅がノーマルモードである時より、テストモードである時に増加する。
【００８５】
図１５において点線で示されたキャパシタＣ７１、Ｃ７２は、ＰＭＯＳトランジスタＰ７１、Ｐ７３の接合キャパシタンスをそれぞれ概念的に示したものであり、ＰＭＯＳトランジスタＰ７２、Ｐ７４（図示せず）も接合キャパシタンスを有する。ここで、ノーマルモードである時に出力ノードＯＵＴ１における全体寄生キャパシタンスの値Ｃｔ４（図示せず）は、次の通りに計算されうる。
【００８６】
Ｃｔ４＝ＰＭＯＳトランジスタＰ７３の接合キャパシタンス値＋（ＰＭＯＳトランジスタＰ７１の接合キャパシタンス値×（ＰＭＯＳトランジスタＰ７１の抵抗値／（ＰＭＯＳトランジスタＰ７１の抵抗値＋ノーマルモード抵抗Ｒｎ７１の値））  ・・・（４）
（４）数において、ＰＭＯＳトランジスタＰ７３の接合キャパシタンス値は、１／ＰＭＯＳトランジスタＰ７３の抵抗値とほぼ同じであり、ＰＭＯＳトランジスタＰ７１の接合キャパシタンス値は、１／ＰＭＯＳトランジスタＰ７１の抵抗値とほぼ同じである。例えば、ノーマルモード抵抗Ｒｎ７１が４０Ωであり、ＰＭＯＳトランジスタＰ７３、Ｐ７１の抵抗値がそれぞれ１００Ω、１０Ωである時、出力ノードＯＵＴ１における全体寄生キャパシタンスＣｔ４は１／１００＋（１／１０×（１０／（１０＋４０））であり、その計算結果は、約０．０３［ＵｎｉｔＣａｐ］である。
【００８７】
前記のように、比較例に係る出力駆動回路７０は、テストモードである時に出力信号ＴＸＮ、ＴＸＰの電圧スイング幅を増加させることはできるが、ノーマルモードである時に本発明に係る出力駆動回路４１０ないし４５０に比べて、出力ノードＯＵＴ１、ＯＵＴ２における全体寄生キャパシタンスの値が更に増加する。
【００８８】
図１６は、本発明の第３実施形態に係る高速出力回路５００を示す回路図である。図１６を参照して説明すれば、高速出力回路５００は、バッファ５１０、制御駆動回路５２０、出力駆動回路５３０、及びバイパス回路５６０を含む。また、制御駆動回路５２０は、マスタ駆動回路５４０とスレーブ駆動回路５５０とを含む。高速出力回路５００の構成及び具体的な動作は、以下の２つの相違点を除いて、図９に示された高速出力回路３００と同じである。高速出力回路５００、３００の第１の相違点は、高速出力回路５００の制御駆動回路５２０がスイング幅制御信号ＴＥを受信しないということである。それを更に詳細に説明すれば、マスタ駆動回路５４０とスレーブ駆動回路５５０とが、それぞれの出力信号の電圧スイング幅を変更する機能を含んでいない点である。例えば、マスタ駆動回路５４０とスレーブ駆動回路５５０とは、図２に示された高速出力回路２０と同じく構成されうる。したがって、制御駆動回路５２０は、テストモードとノーマルモードとの両方で内部信号ＤＩＢ、ＤＩに応答して、アナログレベル範囲でスイングする出力制御信号ＯＣＴＬ、ＯＣＴＬＢを出力する。
【００８９】
また、高速出力回路５００、３００の第二の相違点は、高速出力回路５００がバイパス回路５６０を更に含む点である。バイパス回路５６０は、スイング幅制御信号ＴＥに応答してイネーブルまたはディセーブルされる。更に詳細には、テストモード時、すなわち、スイング幅制御信号ＴＥがイネーブルされる時、バイパス回路５６０がイネーブルされてＣＭＯＳレベル範囲でスイングする内部信号ＤＩＢ＊、ＤＩ＊を出力駆動回路５３０に出力する。その時、出力駆動回路５３０には、出力制御信号ＯＣＴＬ、ＯＣＴＢとバイパス回路５６０から出力される内部信号ＤＩＢ、ＤＩとが同時に入力される。ここで、出力制御信号ＯＣＴＬ、ＯＣＴＬＢの電圧スイング幅に比べて内部信号ＤＩＢ、ＤＩの電圧スイング幅がはるかに大きいため、出力駆動回路５３０は内部信号ＤＩＢ、ＤＩに応答して動作する。その結果、出力駆動回路５３０で発生する漏れ電流が減少するため、テストモードにおいて出力信号ＤＱ、ＤＱＢの電圧スイング幅が十分に増加しうる。
【００９０】
一方、ノーマルモード時、すなわち、スイング幅制御信号ＴＥがディセーブルされる時、バイパス回路５６０がディセーブルされる。その結果、出力駆動回路５３０には、制御駆動回路５２０により出力制御信号ＯＣＴＬ、ＯＣＴＬＢのみが入力され、出力駆動回路５３０は小さいスイング幅を有する出力信号ＤＱ、ＤＱＢを出力する。
【００９１】
図１７は、図１６に示されたバイパス回路５６の詳細な回路図である。図１７を参照して説明すれば、バイパス回路５６０は第１バイパス回路５７０と第２バイパス回路５８０とを含む。第１バイパス回路５７０はインバータ５７１とインバータ回路５７２、５７３とを含み、第２バイパス回路５８０もインバータ５８１とインバータ回路５８２、５８３とを含む。第１バイパス回路５７０と第２バイパス回路５８０との構成及び具体的な動作説明は、図８に示されたバイパス回路２４０と実質的に同じであるため省略する。
【００９２】
スイング幅制御信号ＴＥがイネーブルされる時、第１バイパス回路５７０は内部信号ＤＩを受信して出力駆動回路５３０に出力し、第２バイパス回路５８０は内部信号ＤＩＢを受信して出力駆動回路５３０に出力する。また、スイング幅制御信号ＴＥがディセーブルされる時、第１及び第２バイパス回路５７０、５８０は動作しない。
【００９３】
一方、前記では、本発明の好適な実施形態に係る高速出力回路１００ないし３００、５００がテストモードである時に出力信号の電圧スイング幅を増加させ、ノーマルモードである時に出力信号の電圧スイング幅を減少させる場合を例を挙げて説明したが、高速出力回路１００ないし３００、５００は、必要に応じてノーマルモードでも出力信号の電圧スイング幅を増加または減少させうる。
【００９４】
図１８は、本発明に係る高速入力回路６００とサンプラ７００とを示す図面である。図１８を参照して説明すれば、高速入力回路６００は、ターミネーション回路６１０、比較回路６２０、及び電流源回路６３０を含む。ターミネーション回路６１０の構成及び具体的な動作は、一つの相違点を除いて図１４に示された負荷回路４５１と同じである。ターミネーション回路６１０と負荷回路４５１との相違点は、ターミネーション回路６１０が比較回路６２０の入力ノードＩＮ１、ＩＮ２に連結されるということである。その結果、ターミネーション回路６１０が前記入力ノードＩＮ１、ＩＮ２でのインピーダンス値を変更する時、入力ノードＩＮ１、ＩＮ２に入力される外部信号ＲＸＰ、ＲＸＮの電圧スイング幅が変更される。更に詳細には、ノーマルモードにおける外部信号ＲＸＰ、ＲＸＮの電圧スイング幅よりテストモードにおける外部信号ＲＸＰ、ＲＸＮの電圧スイング幅が更に大きい。
【００９５】
比較回路６２０は、ＮＭＯＳトランジスタＮ６１、Ｎ６２と抵抗Ｒｍ１、Ｒｍ２とを含む。ＮＭＯＳトランジスタＮ６１のドレインは出力ノードＯＵＴ１に連結され、そのゲートには外部信号ＲＸＰが入力される。ＮＭＯＳトランジスタＮ６２のドレインは出力ノードＯＵＴ２に連結され、そのゲートには外部信号ＲＸＮが入力される。また、出力ノードＯＵＴ１、ＯＵＴ２と内部電圧ＶＤＤとの間に抵抗Ｒｍ１、Ｒｍ２がそれぞれ連結される。
【００９６】
ＮＭＯＳトランジスタＮ６１、Ｎ６２は、外部信号ＲＸＰ、ＲＸＮを比較し、その比較結果によって入力信号ＩＮ＿ＲＸＮ、ＩＮ＿ＲＸＰを出力ノードＯＵＴ１、ＯＵＴ２を通じてサンプラ７００にそれぞれ出力する。ここで、入力信号ＩＮ＿ＲＸＮ、ＩＮ＿ＲＸＰの電圧スイング幅は、電流源回路６３０により発生するソース電流Ｉｓと抵抗Ｒｍ１、Ｒｍ２とによって決定される。
【００９７】
電流源回路６３０はＮＭＯＳトランジスタＮ６３を含む。ＮＭＯＳトランジスタＮ６３のドレインはＮＭＯＳトランジスタＮ６１、Ｎ６２のソースに連結され、そのソースはグラウンド電圧ＶＳＳに連結され、そのゲートにはクロック信号ＣＬＫが入力される。ＮＭＯＳトランジスタＮ６３は、クロック信号ＣＬＫに応答してソース電流Ｉｓを発生させる。サンプラ７００は、入力信号ＩＮ＿ＲＸＮ、ＩＮ＿ＲＸＰからデータ信号ＩＮ＿ＤＡＴを復元して出力する。
【００９８】
図１８では、高速入力回路６００のターミネーション回路６１０の構成が図１４に示された負荷回路４５１と同じく図示されたが、ターミネーション回路６１０は、図１０ないし図１３に示された負荷回路４１１ないし４４１のうち、いずれか一つと同じく構成されうる。
【００９９】
前記のように、本発明の好適な実施形態に係る高速入力回路６００は、テストモードにおいて外部信号ＲＸＰ、ＲＸＮの電圧スイング幅を増加させ、ノーマルモードにおいて入力ノードＩＮ１、ＩＮ２での寄生キャパシタンスの値を減らし得る。
【０１００】
また、高速入力回路６００がテストモードである時に外部信号の電圧スイング幅を増加させ、ノーマルモードである時に外部信号の電圧スイング幅を減少させる場合を例を挙げて説明したが、高速入力回路６００は、必要に応じてノーマルモードでも外部信号の電圧スイング幅を増加または減少させうる。
【０１０１】
本発明は、図面に示された実施形態を参考して説明されたが、これは例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形式が可能であるということが理解できる。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決まらねばならない。
【０１０２】
本発明は、半導体装置の高速出力回路及び高速入力回路に関連した技術分野に好適に適用され得る。
【図面の簡単な説明】
【０１０３】
【図１】従来の高速出力回路を示す回路図である。
【図２】従来の高速出力回路を示す回路図である。
【図３】従来の高速入力回路とサンプラとを示す回路図である。
【図４】本発明の第１実施形態に係る高速出力回路を示す回路図である。
【図５】図４に示された高速出力回路についての比較例に係る高速出力回路を示す回路図である。
【図６】図５に示された高速出力回路の出力信号のスイング電圧を示すグラフである。
【図７】本発明の第２実施形態に係る高速出力回路を示す回路図である。
【図８】図７に示されたバイパス回路の詳細な回路図である。
【図９】本発明の第３実施形態に係る高速出力回路を示す回路図である。
【図１０】図９に示された出力駆動回路の詳細な回路図である。
【図１１】図９に示された出力駆動回路の詳細な回路図である。
【図１２】図９に示された出力駆動回路の詳細な回路図である。
【図１３】図９に示された出力駆動回路の詳細な回路図である。
【図１４】図９に示された出力駆動回路の詳細な回路図である。
【図１５】図１０ないし図１４に示された出力駆動回路の比較例に係る出力駆動回路を示す回路図である。
【図１６】本発明の第３実施形態に係る高速出力回路を示す回路図である。
【図１７】図１６に示されたバイパス回路の詳細な回路図である。
【図１８】本発明の実施形態に係る高速入力回路とサンプラとを示す図面である。
【符号の説明】
【０１０４】
１００  高速出力回路
１１０  バッファ
１２０  制御駆動回路
１３０  出力駆動回路
１４０、１５０、１８０  ドライバ
１４１、１５１、１６１、１７１、１８１、１９１  ＮＭＯＳトランジスタ
１６０、１７０、１９０  スイング幅変更回路
１６２、１６３、１７２、１７３、１９２、１９３  スイッチング回路
ＤＩ  内部信号
ＤＩＢ  反転された内部信号
ＶＤＤ  内部電圧
ＶＳＳ  グラウンド電圧
ＮＤ１、ＮＤ２、ＮＤ３  出力ノード
Ｒｎ１、Ｒｎ２  ノーマルモード抵抗
Ｒｎ３  ノーマルターミネーション抵抗
ｉ１、ｉａ１、ｉ２、ｉａ２、ｉ３、ｉａ３、  電流
ＴＥ、ＴＥＢ  スイング幅制御信号
Ｒｔ１、Ｒｔ２  テストモード抵抗
Ｒｔ３  テストターミネーション抵抗
ＩＣＴＬ  内部制御信号
ＯＣＴＬ  出力制御信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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