(57)【要約】【課題】  ２つの半導体チップを備える構成でありながら、２つの半導体チップ間を接続する接続線の本数を少なくする。【解決手段】  本発明のエミュレーション装置１は、ＣＰＵと周辺回路とを備えたシングルチップのマイクロコンピュータを用いた開発時に使用されるものであって、ＣＰＵの機能をエミュレーションするＣＰＵ機能部を構成する第１のチップ１１を備えると共に、この第１のチップ１１とは独立のチップであって周辺回路の機能をエミュレーションする周辺回路機能部を構成する第２のチップ１２を備え、これら２つのチップ１１、１２間の通信においてアドレスを自動的に制御するアドレス制御部１７、２２を、前記２つのチップ１１、１２にそれぞれ設けるように構成したものである。【選択図】  図１
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【特許請求の範囲】
【請求項１】
ＣＰＵと周辺回路とを備えたシングルチップのマイクロコンピュータを用いた開発時に使用されるエミュレーション装置であって、
ＣＰＵの機能をエミュレーションするＣＰＵ機能部を構成する第１のチップと、
この第１のチップとは独立のチップであって、周辺回路の機能をエミュレーションする周辺回路機能部を構成する第２のチップとを備え、
前記２つのチップの間の通信においてアドレスを自動的に制御するアドレス制御部を、前記２つのチップにそれぞれ設けるように構成したことを特徴とするエミュレーション装置。
【請求項２】
前記周辺回路は、Ｉ／Ｏ回路であることを特徴とする請求項１記載のエミュレーション装置。
【請求項３】
前記２つのチップの間の通信においてデータを時分割で送受信するデータ送受信部を、前記２つのチップにそれぞれ設けるように構成したことを特徴とする請求項１または２記載のエミュレーション装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵと周辺回路（ＲＯＭ、ＲＡＭ、Ｉ／Ｏ等）とで構成されるシングルチップのマイクロコンピュータを組み込んだシステムや装置等の開発時に使用されるエミュレーション装置に関する。
【背景技術】
【０００２】
シングルチップマイクロコンピュータは、ＣＰＵと周辺回路とを同一の半導体チップ上に形成したものであり、その処理機能が増加するのに応じて搭載される周辺回路も増加する。また、マイクロコンピュータの用途に応じて、搭載される周辺回路は様々に変更される。そして、マイクロコンピュータを用いたハードウエア、ソフトウエアの開発を行う場合には、そのマイクロコンピュータの機能をエミュレーションするエミュレーション装置（例えばインサーキットエミュレータ）が使用されている。
【０００３】
このエミュレーション装置については、マイクロコンピュータに搭載される周辺回路の増加とそのバリエーションへの対応を柔軟に行うため、ＣＰＵの機能をエミュレーションする部分と、周辺回路の機能をエミュレーションする部分とを夫々異なる半導体チップで構成する場合がある。このような構成の一例を、図３に示す。この図３に示すように、エミュレーション装置１は、エミュレーション基板２と、外部エミュレーション装置３とから構成されている。
【０００４】
エミュレーション基板２には、ＣＰＵの機能をエミュレーションするＣＰＵエバリエーションチップ（以下、ＣＰＵエバチップと称す）４、Ｉ／Ｏ回路の機能をエミュレーションする周辺エバリエーションチップ（以下、周辺エバチップと称す）５、コントローラ６などが搭載されており、マルチチップで構成されている。上記ＣＰＵエバチップ４としては、エミュレーション専用の半導体チップを使用している。また、周辺エバチップ５としては、通常、製品のマイコンチップを使用しており、この製品のマイコンチップをエミュレーションモードで動作させるように構成している。
【０００５】
ここで、ＣＰＵエバチップ４と周辺エバチップ５との間は、４２本の接続線７で接続されており、これを通して２つのチップ間で通信が実行されている。これら４２本の接続線７のうちわけは、２４本のアドレス線と、１６本のデータ線と、１本のストローブ線と、１本のＲ／Ｗ線とである。そして、周辺エバチップ５には、上記４２本の接続線７を接続するために、４２個のパッド（端子）を設ける必要がある。これら４２個のパッドは、製品のマイコンチップとしては、本来、必要ないものであるため、なるべく少なくすることができないかという要望がある。というのは、エミュレーション用のパッドの個数を少なくできれば、それだけチップサイズを小さくすることができるためである。
【０００６】
これに対して、従来より、２つの半導体チップ間の通信用の接続線の本数を少なくする構成として、特許文献１が知られている。この特許文献１の構成では、通信する情報（データ）をパラレルシリアル変換して、シリアル通信するように構成されている。これにより、周辺エバチップに設けるエミュレーション用のパッドの個数を少なくすることができる。
【特許文献１】特開２００２−１３２４１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかし、上記特許文献１の構成の場合、シリアル通信であるため、通信するデータ量が多くなると、通信のスピードが遅くなり、実際には使用できないという事態が発生することがあった。
そこで、本発明の目的は、２つの半導体チップを備える構成でありながら、２つの半導体チップ間を接続する接続線の本数を少なくすることができ、また、通信スピードが低下することを防止できるエミュレーション装置を提供するにある。
【課題を解決するための手段】
【０００８】
本発明のエミュレーション装置は、ＣＰＵと周辺回路とを備えたシングルチップのマイクロコンピュータを用いた開発時に使用されるものであって、ＣＰＵの機能をエミュレーションするＣＰＵ機能部を構成する第１のチップと、この第１のチップとは独立のチップであって、周辺回路の機能をエミュレーションする周辺回路機能部を構成する第２のチップとを備え、前記２つのチップの間の通信においてアドレスを自動的に制御するアドレス制御部を、前記２つのチップにそれぞれ設けるように構成したところに特徴を有する。
【０００９】
上記構成によれば、２つのチップの間で通信を行う場合、各チップのアドレス制御部によりアドレスが自動的に制御される構成であるので、２つの半導体チップ間を接続するアドレス用の接続線が不要になる。従って、２つの半導体チップを備える構成でありながら、２つの半導体チップ間を接続する接続線の本数を少なくすることができ、また、半導体チップに設けるパッドの個数を削減できる。そして、上記構成の場合、通信スピードが低下することもない。
【００１０】
また、上記構成においては、前記周辺回路がＩ／Ｏ回路であることが好ましい構成である。更に、前記２つのチップの間の通信においてデータを時分割で送受信するデータ送受信部を、前記２つのチップにそれぞれ設けるように構成することがより一層好ましい。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の一実施例について、図１及び図２を参照しながら説明する。尚、従来構成（図３参照）と同一部分には、同一符号を付している。
まず、図１は、本実施例のエミュレーション装置の電気的構成を概略的に示すブロック図である。この図１に示すように、エミュレーション装置１は、エミュレーション基板２と、外部エミュレーション装置３とから構成されている。外部エミュレーション装置３は、例えばパソコン等で構成されており、エミュレーション装置１をコントロールするソフトウエアがインストールされている。
【００１２】
エミュレーション基板２には、ＣＰＵの機能をエミュレーションするＣＰＵエバリエーションチップ（以下、ＣＰＵエバチップと称す）１１、Ｉ／Ｏ回路の機能をエミュレーションする周辺エバリエーションチップ（以下、周辺エバチップと称す）１２、エミュレーション装置１全体を制御するコントローラ６などが搭載されており、マルチチップで構成されている。
【００１３】
上記ＣＰＵエバチップ１１は、本発明の第１のチップに相当するものであり、エミュレーション専用の半導体チップで構成されている。上記ＣＰＵエバチップ１１は、ＣＰＵ１３、ＲＯＭ１４、ＲＡＭ１５、Ｉ／Ｏ１６及びシーケンサ（アドレス制御部）１７を備えて構成されている。尚、ＣＰＵエバチップ１１の構成のうちのシーケンサ１７以外の構成は、従来構成のＣＰＵエバチップ４の構成と同じである。
【００１４】
また、周辺エバチップ１２は、本発明の第２のチップに相当するものであり、通常、製品のマイコンチップで構成されており、この製品のマイコンチップをエミュレーションモードで動作させるように構成されている。上記周辺エバチップ１２は、ＣＰＵ１８、ＲＯＭ１９、ＲＡＭ２０、Ｉ／Ｏ２１及びシーケンサ（アドレス制御部）２２を備えて構成されている。
【００１５】
この場合、周辺エバチップ１２をエミュレーションモードで動作させるときは、Ｉ／Ｏ２１とシーケンサ２２が有効に動作し、ＣＰＵ１８、ＲＯＭ１９及びＲＡＭ２０は無効化されるように構成されている（図１中のＸ印参照）。尚、周辺エバチップ１２を製品モードで動作させるときは、ＣＰＵ１８、ＲＯＭ１９、ＲＡＭ２０及びＩ／Ｏ２１が有効に動作し、シーケンサ２２が無効化されるように構成されている。尚、周辺エバチップ１２の構成のうちのシーケンサ２２以外の構成は、従来構成の周辺エバチップ５の構成と同じである。
【００１６】
さて、ＣＰＵエバチップ１１と周辺エバチップ１２との間は、本実施例の場合、例えば１８本の接続線２３で接続されており、これを通して２つのチップ１１、１２間で通信が実行されている。これら１８本の接続線２３のうちわけは、１６本のデータ線と、１本のストローブ線と、１本のＲ／Ｗ線とである。そして、周辺エバチップ１２には、上記１８本の接続線２３を接続するために１８個のパッド（端子）が設けられていると共に、製品チップとして必要な個数のパッドが設けられている。
【００１７】
次に、上記２つのチップ１１、１２のシーケンサ１７、２２の動作について、図２も参照して説明する。各シーケンサ１７、２２は、２つのチップ１１、１２の間の通信においてアドレス／データの制御を専用に行う機能（アドレスを自動的に制御する機能）を有している。
具体的には、図２に示すアドレス／データの制御の一例の場合、例えば１６００ｎｓ間隔（１０ＭＨｚ）で、ＣＰＵエバチップ１１と周辺エバチップ１２との間において、最低限１回のデータの更新が同期して実行されるように構成されている。この場合、
アドレスが「０ｘ０１」番地のデータは、２００ｎｓ間隔で自動更新される。
【００１８】
アドレスが「０ｘ０２」番地のデータは、４００ｎｓ間隔で自動更新される。
アドレスが「０ｘ０４」番地のデータは、８００ｎｓ間隔で自動更新される。
アドレスが「０ｘ０８」、「０ｘ１０」番地の各データは、１６００ｎｓ間隔で自動更新される。
即ち、本実施例においては、２つのチップ１１、１２間におけるデータの送受信は、上記したアドレスの自動制御に従って順番にリードライトされるように構成されている。
【００１９】
尚、上述のアドレス制御について、換言すると、ＣＰＵの命令で書き換えられたアドレスが「０ｘ０４」番地のデータは、周辺エバチップ１２に最悪８００ｎｓ遅延して反映されるように構成されていることになる。本実施例は、このような遅延を許容できる制御に有効な制御であり、その許容された最低更新間隔に応じて、シーケンサ１７、２２の転送間隔を適宜設定する必要がある。
【００２０】
そして、本実施例においては、シーケンサ１７、２２には、予めどのような順番で、または、どのような間隔でアドレスを更新するかの情報を設定して（書き込んで）おく必要がある。上記図３のアドレス制御を実現するために必要な設定の例を、次に示す。
この場合、全体のパケット数を１６とする。そして、
パケット１アドレス：「０ｘ０１」番地を、間隔：２とし、
パケット２アドレス：「０ｘ０２」番地を、間隔：４とし、
パケット３アドレス：「０ｘ０４」番地を、間隔：８とし、
パケット４アドレス：「０ｘ０８」番地を、間隔：１６とし、
パケット５アドレス：「０ｘ１０」番地を、間隔：１６としている。
【００２１】
このようなシーケンサ１７、２２の設定例は、一例であり、必要に応じて（アドレス制御を変更する必要があるときには）適宜行う必要がある。尚、シーケンサ１７、２２の設定（書換）は、各チップ１１、１２をシーケンサ設定モードにして実行するように構成されている。
このような構成の本実施例においては、ＣＰＵエバチップ（第１のチップ）１１と周辺エバチップ（第２のチップ）１２との間の通信においてアドレスを自動的に制御するシーケンサ１７、２２を、上記２つのチップ１１、１２にそれぞれ設けるように構成した。このため、２つのチップ１１、１２の間で通信を行う場合、各チップ１１、１２のシーケンサ１７、２２によりアドレスが自動的に制御される構成となるので、２つのチップ１１、１２間を接続するアドレス用の接続線が不要になる。
【００２２】
従って、２つの半導体チップ１１、１２を備える構成でありながら、２つの半導体チップ１１、１２間を接続する接続線の本数を少なくすることができる。これにより、周辺エバチップ１２に配設するエミュレーション用のパッドの個数を少なくすることができ、それだけチップサイズを小さくすることができる。そして、上記構成の場合、従来構成（特許文献１）とは異なり、通信スピードが低下することもない。
【００２３】
また、上記実施例において、２つのチップ１１、１２の間の接続線２３の本数を更に少なくするために、２つのチップ１１、１２間の通信においてデータを時分割で送受信する機能を有するデータ送受信部の回路を、上記２つのチップ１１、１２にそれぞれ設けるように構成することが好ましい。このように構成すると、上記実施例から更に１６本のデータ線を削減することができる。
【００２４】
尚、上記構成の場合には、データを時分割で送受信する構成であるので、上記実施例に比べると、通信スピードが低下するおそれがあるが、アドレスもパラレルシリアル変換して転送するように構成された従来構成（特許文献１）に比べると、通信スピードは十分に早い。
また、上記実施例においては、本発明をエミュレーション基板２に設けられた２個のチップ１１、１２間の通信に適用したが、これに限られるものではなく、エミュレーション基板２に３個以上のチップを設け、これらチップ間の通信に適用するように構成しても良い。
【図面の簡単な説明】
【００２５】
【図１】本発明の一実施例を示すエミュレーション装置のブロック図
【図２】シーケンサのアドレス／データの制御を説明するための図
【図３】従来構成を示す図１相当図
【符号の説明】
【００２６】
図面中、１はエミュレーション装置、２はエミュレーション基板、３は外部エミュレーション装置、１１はＣＰＵエバチップ（第１のチップ）、１２は周辺エバチップ（第２のチップ）、１３はＣＰＵ、１４はＲＯＭ、１５はＲＡＭ、１６はＩ／Ｏ、１７はシーケンサ（アドレス制御部）、１８はＣＰＵ、１９はＲＯＭ、２０はＲＡＭ、２１はＩ／Ｏ、２２はシーケンサ（アドレス制御部）、２３は接続線を示す。
【図１】
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【図２】
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【図３】
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