(57)【要約】【課題】  本発明は、ゲート絶縁膜の誘電率を維持しつつ、界面特性の劣化を回避することができる半導体装置及びその製造方法を提供することを目的とする。【解決手段】  半導体基板２０の所定領域上に選択的に形成され、略１原子層分の膜厚を有する界面絶縁膜４０と、界面絶縁膜４０上に形成され、界面絶縁膜４０より誘電率が高いゲート絶縁膜５０と、ゲート絶縁膜５０上に形成されたゲート電極６０と、半導体基板２０の表面部分において、ゲート電極６０の下方に位置するチャネル領域７５の両側にそれぞれ形成されたソース領域８０Ａ及びドレイン領域８０Ｂとを備える。【選択図】  図１
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【特許請求の範囲】
【請求項１】
半導体基板の所定領域上に選択的に形成され、略１原子層分の膜厚を有する界面絶縁膜と、
前記界面絶縁膜上に形成され、前記界面絶縁膜より誘電率が高いゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする半導体装置。
【請求項２】
前記界面絶縁膜は、シリコン酸化膜からなり、膜厚は４〜６[Å]になるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ゲート絶縁膜は、窒化ハフニウムシリケート膜又は窒化ジルコニウムシリケート膜からなり、比誘電率は８〜２２、膜厚は、前記ゲート絶縁膜及び前記界面絶縁膜の膜厚の合計値が１０〜２０[Å] になるように形成されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
半導体基板上に金属とシリコン又は金属同士の合金を堆積し成膜することにより、膜を形成するステップと、
前記膜に窒素を供給して窒化するステップと、
窒化された前記膜に酸素を供給して酸化することにより、ゲート絶縁膜を形成すると共に、前記半導体基板を酸化することにより、前記ゲート絶縁膜と前記半導体基板との間に界面絶縁膜を形成するステップと
を備えることを特徴とする半導体装置の製造方法。
【請求項５】
前記窒化膜を形成するステップでは、前記窒素を前記膜の上部から供給することにより、前記半導体基板と前記窒化膜の界面に前記窒素が混入しないように、前記窒化膜における前記窒素の濃度分布を制御し、
前記ゲート絶縁膜を形成するステップでは、前記酸素を前記窒化膜の上部から供給することにより、前記酸素が前記窒素より略１原子層分前記半導体基板側に位置するように、前記界面絶縁膜及び前記ゲート絶縁膜における前記酸素の濃度分布を制御することを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、ＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）においては、微細化に伴って、電流の流れを制御するためのゲート絶縁膜の膜厚が薄くなっているため、ゲートリーク電流が増大するという問題が生じている。
【０００３】
そこでかかる問題を回避するため、ゲート絶縁膜の材料として、高誘電率（High-k）材料のゲート絶縁膜を使用することにより、ゲートリーク電流の低減を図っている。
【０００４】
しかし、ＭＩＳＦＥＴの製造工程では、高誘電率のゲート絶縁膜を形成する際、当該高誘電率のゲート絶縁膜とシリコン基板との間に、低誘電率の界面絶縁膜（界面層）が形成され、この低誘電率の界面絶縁膜が、ゲート絶縁膜の誘電率を低下させる原因となっている。
【０００５】
この低誘電率の界面絶縁膜は、膜厚が０.８〜２[ｎｍ]であるが、ゲート絶縁膜の誘電率の低下を回避するためには、当該低誘電率の界面絶縁膜を薄膜化及び高誘電率化することが望ましい。
【０００６】
ところで、高誘電率のゲート絶縁膜を形成する方法としては、シリコン基板上に窒化ジルコニウムシリコン膜（ＺｒＳｉＮ）を成膜した後、酸化することにより、窒化ジルコニウムシリケート膜（ＺｒＳｉＯＮ）を形成する方法が考えられる。
【０００７】
しかしながら、かかる方法では、成膜時に窒素（Ｎ）を混入するため、シリコン基板の界面にまで窒素が混入する。従って、かかる方法を用いて製造されたＭＩＳＦＥＴでは、シリコン基板の界面に存在する窒素が、チャネル領域を流れる電流の障害物となり、その結果、界面特性が劣化して電界効果トランジスタの特性が劣化するという問題があった。
【０００８】
以下、高誘電率のゲート絶縁膜に関する文献名を記載する。
【特許文献１】特開２００３−２１８１０８号公報
【特許文献２】特開２００３−２４９４９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明は、ゲート絶縁膜の誘電率を維持しつつ、界面特性の劣化を回避することができる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一態様による半導体装置は、
半導体基板の所定領域上に選択的に形成され、略１原子層分の膜厚を有する界面絶縁膜と、
前記界面絶縁膜上に形成され、前記界面絶縁膜より誘電率が高いゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記半導体基板の表面部分において、前記ゲート電極の下方に位置するチャネル領域の両側にそれぞれ形成されたソース領域及びドレイン領域と
を備えることを特徴とする。
【００１１】
また本発明の一態様による半導体装置の製造方法は、
半導体基板上に金属とシリコン又は金属同士の合金を堆積し成膜することにより、膜を形成するステップと、
前記膜に窒素を供給して窒化するステップと、
前記窒化膜に酸素を供給して酸化することにより、ゲート絶縁膜を形成すると共に、前記半導体基板を酸化することにより、前記ゲート絶縁膜と前記半導体基板との間に界面絶縁膜を形成するステップと
を備えることを特徴とする。
【発明の効果】
【００１２】
本発明の半導体装置及びその製造方法によれば、ゲート絶縁膜の誘電率を維持しつつ、界面特性の劣化を回避することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照して説明する。
【００１４】
図１に、本発明の実施の形態による半導体装置が有するＭＩＳＦＥＴ１０の構成を示す。シリコン基板２０の表面部分には素子分離のための素子分離絶縁膜３０A及び３０Bが形成され、当該素子分離絶縁膜３０A及び３０Bで分離された素子領域において、ＭＩＳＦＥＴ１０が形成されている。
【００１５】
この素子分離絶縁膜３０A及び３０Bにより分離された素子領域の中央部付近には、シリコン基板２０表面上に形成された界面絶縁膜４０及びゲート絶縁膜であるシリコン金属酸窒化膜５０を順次介して、ゲート電極６０が形成されている。
【００１６】
界面絶縁膜４０は、低誘電率でかつ非常に薄い膜厚のシリコン酸化膜（ＳｉＯ２）からなり、例えば比誘電率は３.９、膜厚は、酸素（Ｏ）原子の約１原子層分に相当する４〜６[Å]になるように形成されている。なお、この界面絶縁膜４０は、酸素（Ｏ）原子の２原子層分に相当する膜厚で形成されている位置も存在するため、その膜厚は４〜６[Å]の範囲を有する。
【００１７】
シリコン金属酸窒化膜５０は、高誘電率の窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜からなり、例えば比誘電率は８〜２２、膜厚は界面絶縁膜４０との合計で１０〜２０[Å] になるように形成されている。従ってシリコン金属酸窒化膜５０は、例えば比誘電率が８、膜厚が１０[Å]の組み合わせ、ないし比誘電率が２２、膜厚が２０[Å]の組み合わせの範囲内になるように形成されている。
【００１８】
ゲート電極６０は、例えばシリコンゲルマニウム（ＳｉｘＧｅ１−ｘ（０≦ｘ≦０.８））や、Ｆｅ、Ｃｏ、Ｎｉ、Ｔｉ、Ｈｆ、Ｚｒ、Ｗ等の単体又は合金からなる金属とシリコン（Ｓｉ）とによって形成されたものがあるが、これらに代えて種々のゲート電極材を広く適用することができる。
【００１９】
ゲート電極６０の側面には、絶縁膜からなるゲート電極側壁７０Ａ及び７０Ｂが形成され、またゲート電極６０の下方に位置し、かつシリコン基板２０の表面付近には、電流が流れるチャネル領域７５が形成されている。
【００２０】
このチャネル領域７５の両端には、接合深さが浅いソースエクステンション領域９０Ａ及びドレインエクステンション領域９０Ｂが形成されている。このソースエクステンション領域９０Ａと素子分離絶縁膜３０Ａとの間には、ソース領域８０Ａが形成されると共に、ドレインエクステンション領域９０Ｂと素子分離絶縁膜３０Ｂとの間には、ドレイン領域８０Ｂが形成されている。
【００２１】
なお、接合深さは、ソースエクステンション領域９０Ａ及びドレインエクステンション領域９０Ｂが２０[ｎｍ]以下であり、ソース領域８０Ａ及びドレイン領域８０Ｂが１００[ｎｍ]以下である。また不純物濃度は、ソースエクステンション領域９０Ａ及びドレインエクステンション領域９０Ｂ並びにソース領域８０Ａ及びドレイン領域８０Ｂのいずれも、１.０×１０２０ｃｍ−３程度である。
【００２２】
さらにソース領域８０Ａ及びドレイン領域８０Ｂの表面には、当該ソース領域８０Ａ及びドレイン領域８０Ｂの接触抵抗を低減するためのサリサイド膜１００Ａ及び１００Ｂが形成されている。
【００２３】
ここで、本実施の形態によるゲート絶縁膜であるシリコン金属酸窒化膜５０及び界面絶縁膜４０として、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜及びシリコン酸化膜（ＳｉＯ２）を形成する方法について図２を用いて説明する。まず素子分離絶縁膜を形成したシリコン（Ｓｉ）基板２００を用意する。そしてフッ化水素（ＨＦ）水溶液によって当該シリコン（Ｓｉ）基板２００表面の自然酸化膜を除去した後、シリコン（Ｓｉ）基板２００上にハフニウム（Ｈｆ）とシリコン（Ｓｉ）の合金であるハフニウムシリコン（ＨｆＳｉ）膜２１０を堆積して成膜する。
【００２４】
堆積方法としては、例えばスパッタリング法、ゾルゲル法、真空蒸着法、電子ビーム蒸着法、分子線蒸着法、レーザアブレーション法、ＣＶＤ（Chemical Vapor Deposition）法などがある。
【００２５】
またハフニウム（Ｈｆ）及びシリコン（Ｓｉ）の原料としては、成分に酸素（Ｏ）が含まれていないものが用いられる。例えば、ハフニウム（Ｈｆ）の原料であるテトラキスジエチルアミノハフニウム（Ｈｆ（Ｎ（Ｃ２Ｈ５）２）４）と、シリコン（Ｓｉ）の原料であるテトラキスジメチルアミノシリコン（Ｓｉ（Ｎ（ＣＨ３）２）４）とを、４５０〜６５０℃に保たれたシリコン（Ｓｉ）基板２００上に供給することにより、ハフニウムシリコン（ＨｆＳｉ）膜２１０を形成する。また、他のハフニウム（Ｈｆ）やシリコン（Ｓｉ）を含む有機金属化合物を用いても良い。あるいは、ハフニウム（Ｈｆ）及びシリコン（Ｓｉ）の原料としては、水素化合物、塩素化合物などがある。
【００２６】
かかる成膜方法では、酸化性雰囲気が存在しないため、低誘電率の界面絶縁膜であるシリコン酸化膜（ＳｉＯ２）が形成されることを回避することができる。
【００２７】
そして、このハフニウムシリコン（ＨｆＳｉ）膜２１０を窒化することにより、シリコン（Ｓｉ）基板２００上に、シリコン金属窒化膜である窒化ハフニウムシリコン（ＨｆＳｉＮ）膜２２０を形成する。
【００２８】
この窒化処理としては、亜酸化窒素（Ｎ２Ｏ）、一酸化窒素（ＮＯ）又はアンモニア雰囲気中で行われる高温処理、水素を重水素に置き換えたＮＤ３雰囲気中で行われる高温処理、プラズマ窒化処理、ラジカル窒化処理等がある。
【００２９】
なお、この場合、ハフニウムシリコン（ＨｆＳｉ）膜の上部から窒素（Ｎ）を当該ハフニウムシリコン（ＨｆＳｉ）膜に混入することにより、窒素（Ｎ）の濃度分布を制御することができる。従って窒化ハフニウムシリコン（ＨｆＳｉＮ）膜とシリコン（Ｓｉ）基板の界面に窒素（Ｎ）が混入することを抑制することができ、界面特性が劣化することを回避することができる。
【００３０】
ここで図３に、窒化ハフニウムシリコン（ＨｆＳｉＮ）膜２２０における窒素（Ｎ）の濃度分布の一例を示す。この図３に示すように、界面における窒素濃度は約０％であり、界面からの距離が増加することに応じて窒素濃度は増加し、界面からの距離が３[Å]を越えると１０〜２０％の範囲内の一定値、例えば約１７.５％になる。
【００３１】
因みに、窒素（Ｎ）を添加することにより耐熱性を向上させることができる。
【００３２】
そして、窒化ハフニウムシリコン（ＨｆＳｉＮ）膜２２０を酸化することにより、シリコン（Ｓｉ）基板２００上に、シリコン金属酸窒化膜である窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜２３０を形成する。
【００３３】
この酸化処理としては、亜酸化窒素（Ｎ２Ｏ）、酸素（Ｏ２）又はオゾン雰囲気中での加熱処理、プラズマ酸化処理、ラジカル酸化処理等がある。
【００３４】
なお、この場合、窒化処理と同様に、窒化ハフニウムシリコン（ＨｆＳｉＮ）膜２２０の上部から酸素（Ｏ）を当該窒化ハフニウムシリコン（ＨｆＳｉＮ）膜２２０に混入することにより、酸素（Ｏ）の濃度分布を制御することができる。従って、シリコン（Ｓｉ）基板の界面特性を向上させることを目的として、酸素（Ｏ）が窒素（Ｎ）より約１原子層分基板側に位置するように濃度分布を制御することができる。
【００３５】
その際、シリコン（Ｓｉ）基板を約１原子層分酸化することにより、高誘電率のゲート絶縁膜である窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜とシリコン（Ｓｉ）基板との間に、約１原子層分のシリコン酸化膜（ＳｉＯ２）を形成する。
【００３６】
ここで、図４に、シリコン酸化膜（ＳｉＯ２）２４０及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜２３０における窒素（Ｎ）の濃度分布の一例を示し、図５に、シリコン酸化膜（ＳｉＯ２）２４０及び窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜２３０における酸素（Ｏ）の濃度分布の一例を示す。
【００３７】
この図４に示すように、界面からの距離が０〜５[Å]までの範囲、すなわちシリコン（Ｓｉ）２００の界面及びシリコン酸化膜（ＳｉＯ２）２４０における窒素濃度は約０％であり、シリコン酸化膜（ＳｉＯ２）２４０からの距離が増加することに応じて窒素濃度は増加し、界面からの距離が８[Å]を越えると１０〜２０％の範囲内の一定値、例えば１７.５％になる。
【００３８】
一方、図５に示すように、酸素濃度は、界面からの距離にかかわらず、４０〜６６％の範囲内の一定値、例えば５５％である。
【００３９】
このように、ゲート絶縁膜の誘電率を低下させる原因となる、低誘電率の界面絶縁膜であるシリコン酸化膜（ＳｉＯ２）は、薄膜化することが望ましい。しかし、当該シリコン酸化膜（ＳｉＯ２）を全く形成しないのは、界面の安定性を確保することができず、かえって界面特性を劣化させることになるため、界面特性の劣化を回避し得る最低限の膜厚である約１原子層分のシリコン酸化膜（ＳｉＯ２）２４０を形成する。これによりゲート絶縁膜の誘電率を維持しつつ、界面特性の劣化を回避することができる。
【００４０】
その後、ゲート電極材を堆積して、当該ゲート電極材、窒化ハフニウムシリケート（ＨｆＳｉＯＮ）膜２３０及びシリコン酸化膜（ＳｉＯ２）２４０を順次パターニングすることにより、図１に示すゲート電極６０、シリコン金属酸窒化膜５０及び界面絶縁膜４０を形成する。これ以降、ソースエクステンション領域９０Ａ及びドレインエクステンション領域９０Ｂ、ゲート電極側壁７０Ａ及び７０Ｂ、ソース領域８０Ａ及びドレイン領域８０Ｂ、サリサイド膜１００Ａ及び１００Ｂを、順次自己整合的に形成することにより、図１に示すＭＩＳＦＥＴ１０を形成する。
【００４１】
このように製造されたＭＩＳＦＥＴ１０は、低消費電力が要求される携帯電話機などのメモリやロジック回路に適用することができる。
【００４２】
なお上述の実施の形態は一例であって、本発明を限定するものではない。例えばハフニウム（Ｈｆ）に代えてジルコニウム（Ｚｒ）を使用するようにしても良い。すなわち、ジルコニウムシリコン（ＺｒＳｉ）膜を成膜した後、ジルコニウムシリコン（ＺｒＳｉ）膜を窒化して窒化ジルコニウムシリコン（ＺｒＳｉＮ）膜を形成し、さらに窒化ジルコニウムシリコン（ＺｒＳｉＮ）膜を酸化して窒化ジルコニウムシリケート（ＺｒＳｉＯＮ）膜を形成しても良い。
【００４３】
また上述の実施の形態においては、半導体基板としてシリコン（Ｓｉ）基板を適用した場合について述べたが、本発明はこれに限らず、例えばゲルマニウム（Ｇｅ）基板などの半導体基板にも適用可能である。
【００４４】
また上述の実施の形態においては、シリコン（Ｓｉ）基板２００上にハフニウム（Ｈｆ）とシリコン（Ｓｉ）の合金を堆積し成膜した場合について述べたが、本発明はこれに限らず、ハフニウム（Ｈｆ）とアルミニウム（Ａｌ）の合金を堆積し成膜しても良い。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施の形態によるＭＩＳＦＥＴの構成を示す縦断面図である。
【図２】本発明の実施の形態によるゲート絶縁膜及び界面絶縁膜を形成する方法における工程別素子の断面構造を示す縦断面図である。
【図３】ゲート絶縁膜中の窒素（Ｎ）の濃度分布を示す説明図である。
【図４】界面絶縁膜及びゲート絶縁膜中の窒素（Ｎ）の濃度分布を示す説明図である。
【図５】界面絶縁膜及びゲート絶縁膜中の酸素（Ｏ）の濃度分布を示す説明図である。
【符号の説明】
【００４６】
１０  ＭＩＳＦＥＴ
２０  シリコン基板
４０  界面絶縁膜
５０  シリコン金属酸窒化膜
６０  ゲート電極
７０  ゲート電極側壁
８０  ソース領域、ドレイン領域  
９０  ソースエクステンション領域、ドレインエクステンション領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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