(57)【要約】【課題】強誘電体キャパシタのインプリントを抑制し、歩留まり向上を図る。【解決手段】一対の相補データを有する強誘電体キャパシタを、あらかじめ一定の分極方向に強制的にインプリントさせておく。その後、これらの強誘電体キャパシタに対して通常の書き込み、読み出し動作を行う。このとき、これらの強誘電体キャパシタではあらかじめ強制的にインプリントされているために、通常動作でのインプリントを抑制することができ、インプリント特性の良いデバイスを提供することができる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む強誘電体メモリ装置において、
前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタはともに第１の分極方向の分極状態で強制的にインプリントされて製造されていることを特徴とする強誘電体メモリ装置。
【請求項２】
前記インプリントは高温保存によって行われることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項３】
前記インプリントは該インプリント時に印加する電圧を通常動作電圧より高電圧にすることによって行われることを特徴とする請求項１記載の強誘電体メモリ装置。
【請求項４】
通常動作時には、前記第１の強誘電体キャパシタと第２の強誘電体キャパシタに相補データが書き込まれ、あるいは読み出される動作が行われることを特徴とする請求項１乃至３のうちいずれか１つに記載の強誘電体メモリ装置。
【請求項５】
第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む複数の強誘電体キャパシタからなる強誘電体メモリ装置において、
前記第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む、前記複数の強誘電体キャパシタのうちの一部はリファレンスキャパシタとして機能し、
前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタはともに第１の分極方向の分極状態で強制的にインプリントされて製造されており、
前記リファレンスキャパシタに書き込まれたＨデータまたはＬデータを平均化してリファレンス電位を生成するリファレンス回路を備えていることを特徴とする強誘電体メモリ装置。
【請求項６】
第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む強誘電体メモリ装置において、
前記第１の強誘電体キャパシタの第１の電極は第１のプレート線に接続され、前記第１の強誘電体キャパシタの第２の電極はゲートが第１のワード線に接続されたメモリセルトランジスタを介して第１のビット線に接続され、
前記第１のビット線は第２のトランジスタを介して第１のビット線プリチャージ信号線に接続されるとともに、第１のセンスアンプに接続されており、
前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタはともに第１の分極方向の分極状態で強制的にインプリントされて製造されており、
前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタをともに第１の分極方向の分極状態にする手段は、前記第１のワード線をオン状態とし、前記第１のプレート線を駆動し、前記第１のセンスアンプを動作させないことによって行われることを特徴とする強誘電体メモリ装置。
【請求項７】
前記第１のワード線をオン状態とする際に、前記第１のビット線を第１のビット線プリチャージ信号線に接続した状態としておくことを特徴とする請求項６記載の強誘電体メモリ装置。
【請求項８】
第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む強誘電体メモリ装置において、
前記第１の強誘電体キャパシタを第１の分極方向で第１の分極量を有する第１の分極状態とし、
前記第２の強誘電体キャパシタを前記第１の分極方向とは異なる第２の分極方向で第２の分極量を有する第２の分極状態とし、
前記第１の分極量と前記第２の分極量とは異なる分極量であり、
前記第１の強誘電体キャパシタが前記第１の分極状態であり、前記第２の強誘電体キャパシタが前記第２の分極状態であるときに、前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタが強制的にインプリントされて製造されていることを特徴とする強誘電体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体メモリ装置に関するものである。
【０００２】
【従来の技術】
従来の強誘電体メモリの製造方法を図１０を用いて以下に説明する。
【０００３】
従来は、図１０の検査フローによって、インプリント特性の悪いデバイスを不良として選別する、あるいは図６のように評価用の強誘電体キャパシタの特性の評価結果によってインプリント特性の選別ランク分けにより、インプリント特性の良いデバイスを提供していた（例えば、特許文献１）。
【０００４】
また、従来の強誘電体メモリ装置では、図１０に示すように、強誘電体キャパシタがインプリントすることによって正常にデータを書き込むことができない状態となる。
【０００５】
具体的には、まず、Ｔ２でセルＡにＨデータ、セルＢにＬデータを書き込む。この状態で例えば高温保存すると強誘電体キャパシタはインプリントし、Ｔ３のようになる。セルＡのようにＨデータに書き込んだ場合はヒステリシス特性がＨ側に偏り、セルＢのようにＬデータに書き込んだ場合はヒステリシス特性がＬ側に偏る。次に、セルＡおよびセルＢに逆データを書き込むとＴ４のようにセルＡにＬデータを書き込んだにもかかわらず、セルＡの状態はセルＢにＨデータを書き込んだ状態よりもＨ側にあり正常に書き込めず、読み出し動作が正常にできない状態となる。これは、インプリント特性が悪くインプリントが起こりやすいときに顕著になる。
【０００６】
【特許文献１】
特開２００１−０７７３２０号公報
【０００７】
【発明が解決しようとする課題】
このような従来の強誘電体メモリの製造方法では、選別によるインプリント特性の良いデバイスの提供は可能であるものの、インプリント特性を向上させるものではない。よって、インプリント特性の良いデバイスのみが良品となり、インプリント特性の悪いデバイスは不良となり歩留まり低下という課題が発生する。
【０００８】
本発明は上記課題を解決するものであり、あらかじめキャパシタを一定の分極方向に強制的にインプリントさせておくことにより、その後のインプリントを抑制することができ、従来不良となっていたデバイスをインプリント特性の良いデバイスとして提供し、歩留まり向上を図ることを目的とする。
【０００９】
【課題を解決するための手段】
この課題を解決するために、本発明の第１の強誘電体メモリ装置は、第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む強誘電体メモリ装置において、前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタはともに第１の分極方向の分極状態で強制的にインプリントされて製造されている。
【００１０】
また、本発明の第１の強誘電体メモリ装置において、前記インプリントは高温保存によって行われることが好ましい。
【００１１】
また、本発明の第１の強誘電体メモリ装置において、前記インプリントは該インプリント時に印加する電圧を通常動作電圧より高電圧にすることによって行われることが好ましい。
【００１２】
また、本発明の第１の強誘電体メモリ装置において、通常動作時には、前記第１の強誘電体キャパシタと第２の強誘電体キャパシタに相補データが書き込まれ、あるいは読み出される動作が行われることが好ましい。
【００１３】
また、本発明の第２の強誘電体メモリ装置は、第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む複数の強誘電体キャパシタからなる強誘電体メモリ装置において、前記第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む、前記複数の強誘電体キャパシタのうちの一部はリファレンスキャパシタとして機能し、前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタはともに第１の分極方向の分極状態で強制的にインプリントされて製造されており、前記リファレンスキャパシタに書き込まれたＨデータまたはＬデータを平均化してリファレンス電位を生成するリファレンス回路を備えている。
【００１４】
また、本発明の第３の強誘電体メモリ装置は、第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む強誘電体メモリ装置において、前記第１の強誘電体キャパシタの第１の電極は第１のプレート線に接続され、前記第１の強誘電体キャパシタの第２の電極はゲートが第１のワード線に接続されたメモリセルトランジスタを介して第１のビット線に接続され、前記第１のビット線は第２のトランジスタを介して第１のビット線プリチャージ信号線に接続されるとともに、第１のセンスアンプに接続されており、前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタはともに第１の分極方向の分極状態で強制的にインプリントされて製造されており、前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタをともに第１の分極方向の分極状態にする手段は、前記第１のワード線をオン状態とし、前記第１のプレート線を駆動し、前記第１のセンスアンプを動作させないことによって行われる。
【００１５】
また、本発明の第３の強誘電体メモリ装置において、前記第１のワード線をオン状態とする際に、前記第１のビット線を第１のビット線プリチャージ信号線に接続した状態としておくことが好ましい。
【００１６】
また、本発明の第４の強誘電体メモリ装置は、第１の強誘電体キャパシタと第２の強誘電体キャパシタを含む強誘電体メモリ装置において、前記第１の強誘電体キャパシタを第１の分極方向で第１の分極量を有する第１の分極状態とし、前記第２の強誘電体キャパシタを前記第１の分極方向とは異なる第２の分極方向で第２の分極量を有する第２の分極状態とし、前記第１の分極量と前記第２の分極量とは異なる分極量であり、前記第１の強誘電体キャパシタが前記第１の分極状態であり、前記第２の強誘電体キャパシタが前記第２の分極状態であるときに、前記第１の強誘電体キャパシタおよび第２の強誘電体キャパシタが強制的にインプリントされて製造されている。
【００１７】
以上のような構成とすることで、あらかじめキャパシタを一定の分極方向に強制的にインプリントさせておくことができ、その後のインプリントを抑制することができる。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００１９】
（実施形態１）
本発明の実施形態１について、図面を用いて説明する。図１が、実施形態１の強誘電体メモリ装置の製造工程の強誘電体キャパシタの状態を示す図、図２が製造工程の手順を示す図である。
【００２０】
図１０の従来例のような状況を回避するために、実施形態１では、図１のように、Ｔ０でセルＡとセルＢを同じ方向の分極状態とする。ここでは共にＬデータを書き込んでいる。次にこの状態で例えば高温保存することによってインプリントさせる。このＴ１の状態をここではプリインプリントと呼んでいる。つまり、強誘電体メモリ装置を使用しているときに生じるインプリントを低減するために、あらかじめ同じ分極方向にインプリントさせるものである。このプリインプリントは、強誘電体メモリ装置が使用状態に生じるインプリント量以上のインプリントをさせておくことが好ましい。この状態でセルＡにＨデータ、セルＢにＬデータを書き込む（Ｔ２）。この状態で例えば高温保存すると強誘電体キャパシタはインプリントし、Ｔ３のようになる。セルＡのようにＨデータに書き込んだ場合はヒステリシス特性がＨ側に偏り、セルＢのようにＬデータに書き込んだ場合はヒステリシス特性がＬ側に偏る。しかし、Ｔ１でプリインプリントさせているため、セルＡとセルＢのインプリント状態の差は少ない状態に抑えることができる。次に、セルＡおよびセルＢに逆データを書き込むとＴ４のようにセルＡにＬデータ、セルＢにＨデータを書き込むと、ＨとＬの関係が正常な分極状態で書き込むことができる。つまり、プリインプリント工程を行うことによって、強誘電体メモリ装置を使用するときのインプリントの影響を非常に少なくすることができ、インプリント特性を向上させた強誘電体メモリ装置を提供することが可能となる。上記の製造工程のプリインプリント手段として、ここでは図２に示すように１５０℃での長時間高温保存工程によって行っている。
【００２１】
（実施形態２）
本発明の実施形態２について、図３の製造工程の手順を示す図を用いて説明する。
【００２２】
全体の手順としては、実施形態１と同様であるが、プリインプリント手段として、ここでは図３に示すように強誘電体キャパシタをプリインプリントとして分極させるときに通常動作の電圧以上の電圧を印加することによってプリインプリントを行っている。本実施形態のように、印加電圧を高くすることによってプリインプリントさせることによって、高温保存工程が不要で、最適な印加電圧を設定することによって短時間でプリインプリントさせることも可能であり、実施形態１よりも簡単にプリインプリントが可能であるという効果がある。
【００２３】
（実施形態３）
本発明の実施形態３について、図４の強誘電体メモリ装置の回路構成図と図５の動作説明図を用いて説明する。
【００２４】
本実施形態は、強誘電体メモリの１ビットを相補データを用いた２個の強誘電体キャパシタで記憶する構成である。この相補データを記憶する２個の強誘電体キャパシタに対して、同方向の分極状態としプリインプリントすることにより、インプリント特性を向上させるものである。
【００２５】
ＷＬ０はワード線、ＣＰ０はプレート線、ＢＰ０はビット線プリチャージ制御信号、ＳＡＥはセンスアンプ制御信号、Ｃ０、Ｃ１は強誘電体キャパシタ、Ｑｎ１〜Ｑｎ３はトランジスタ、ＢＬ、ＸＢＬはビット線である。通常使用するときには、強誘電体キャパシタＣ０、Ｃ１には相補データを記憶し、１ビットのデータとするものである。
【００２６】
具体的には、まず、強誘電体キャパシタＣ０、Ｃ１ともにＬデータを書き込む。この状態でプリインプリントさせる。ここでは、高温保存することによりプリインプリントさせている。次に、１ビットのデータとして強誘電体キャパシタＣ０、Ｃ１に相補データ（ＬとＨ）を記憶する。この強誘電体キャパシタＣ０、Ｃ１に記憶された相補データを読み出すというものである。このように２個の強誘電体キャパシタに相補データを記憶するいわゆる２Ｔ２Ｃ型メモリにおいて、２個の相補の強誘電体キャパシタをあらかじめ同方向の分極状態にプリインプリントさせることにより、２Ｔ２Ｃとしての使用状態でのインプリント特性を向上することが可能となる。
【００２７】
（実施形態４）
本発明の実施形態４について、図６の強誘電体メモリ装置の回路構成図を用いて説明する。
【００２８】
本実施形態では、１Ｔ１Ｃ型メモリにおけるリファレンス電位発生回路を、複数のリファレンス用強誘電体キャパシタを用い、それぞれに書き込まれたＨおよびＬのデータを平均化することによりリファレンス電位を発生させるという方式のものである。このリファレンス用強誘電体キャパシタについても使用しているとインプリントをおこすため、あらかじめある分極方向にプリインプリントさせる工程を行うことによって、通常の使用でのインプリントを抑制するものである。１Ｔ１Ｃ型の強誘電体メモリでは、リファレンス電位は変動抑制することが重要で、本プリインプリント工程をリファレンス用用強誘電体キャパシタに適用することにより安定な動作を得ることができる。本体メモリセルについても、プリインプリント工程を用いてインプリント抑制を行うとより良いものである。
【００２９】
（実施形態５）
本発明の実施形態５について、図７の強誘電体メモリ装置の動作説明図を用いて説明する。
【００３０】
本実施形態では、強誘電体キャパシタをある分極方向にする方法についての実施例を示している。回路構成は例えば上述の図３または図６の構成を参照していただきたい。ここで、まず、ビット線プリチャージ制御信号ＢＰ０をＬとし、ビット線プリチャージをオフ状態とする。次に、ワード線ＷＬ０をオンとし、プレート線ＣＰ０をＬからＨとする。ここで、ビット線は容量を有したＬ状態であるため、強誘電体キャパシタに電圧がかかりＬ状態の分極状態となる。ここで、センスアンプ制御信号ＳＡＥは動作させない。この後、図面には記載していないが、例えばワード線をオフすると強誘電体キャパシタはＬ状態となる。プレート線についてはワード線をオフする前にＬ状態とすることも可能である。つまり、本実施形態では、強誘電体キャパシタに電圧を印加し分極量を読み出し、その後再書き込みを行わないことによってＬの分極状態とするものである。
【００３１】
（実施形態６）
本発明の実施形態６について、図８の強誘電体メモリ装置の動作説明図を用いて説明する。
【００３２】
本実施形態では、上記実施形態５とほぼ同様であるが、ビット線プリチャージ制御信号ＢＰ０をＨ状態でオン状態で、強誘電体キャパシタを読み出し状態とすることによって、強誘電体キャパシタをより充分にＬ状態とするものである。
【００３３】
（実施形態７）
本発明の実施形態７について、図面を用いて説明する。図９が、実施形態７の強誘電体メモリ装置の製造工程の強誘電体キャパシタの状態を示す図である。
【００３４】
実施形態１との違いは、実施形態１がセルＡとセルＢを同じ方向の分極状態とするものであるのに対して、本実施形態は、セルＡとセルＢが異なる方向の分極状態で、異なる分極量になるような書き込み状態とする点である。この状態でプリインプリントさせることもできる。
【００３５】
具体的には、Ｔ２においてセルＡはＨで小さな分極状態、セルＢはＬで大きな分極状態とする。これにより、インプリントした場合にＴ３のように、大きな分極量のときは大きくインプリントし、小さな分極量のときはインプリントが少ない。このため、Ｔ４で逆データを書き込んでもＨとＬの状態を正常に書き込みおよび読み出すことができる。また、Ｔ２の状態でプリインプリント工程を行った場合、Ｈ状態とＬ状態のインプリントによる偏り差は従来のものより小さいためインプリントを抑制することが可能である。
【００３６】
本実施形態は、例えばワード線の電位をプレート線の設定電圧より低く設定したり、メモリセルトランジスタのしきい値を高く設定することにより簡単に実施できる。
【００３７】
【発明の効果】
本発明の強誘電体メモリ装置では、あらかじめキャパシタを一定の分極方向に強制的にインプリントさせておくことにより、その後のインプリントを抑制することができ、インプリント特性の良いデバイスを提供することができ、従来不良となっていたデバイスをインプリント特性の良いデバイスとして提供し、歩留まり向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る強誘電体メモリ装置の製造工程の強誘電体キャパシタの状態を示す図
【図２】本発明の第１の実施形態に係る強誘電体メモリ装置の製造工程の手順を示す図
【図３】本発明の第２の実施形態に係る強誘電体メモリ装置の製造工程の手順を示す図
【図４】本発明の第３、５、６の実施形態に係る強誘電体メモリ装置の回路構成図
【図５】本発明の第３の実施形態に係る強誘電体メモリ装置の動作説明図
【図６】本発明の第４の実施形態に係る強誘電体メモリ装置の回路構成図
【図７】本発明の第５の実施形態に係る強誘電体メモリ装置の動作説明図
【図８】本発明の第６の実施形態に係る強誘電体メモリ装置の動作説明図
【図９】本発明の第７の実施形態に係る強誘電体メモリ装置の製造工程の強誘電体キャパシタの状態を示す図
【図１０】従来の強誘電体メモリ装置の製造工程で製造した強誘電体キャパシタの状態を示す図
【符号の説明】
ＷＬ０    ワード線
ＣＰ０    プレート線
ＢＰ０    ビット線プリチャージ制御信号
ＳＡＥ    センスアンプ制御信号
Ｃ０、Ｃ１  強誘電体キャパシタ
Ｑｎ１〜Ｑｎ３    トランジスタ
ＢＬ、ＸＢＬ    ビット線
【図１】
2005004886.tif 000003
【図２】
2005004886.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005004886.tif 000009
【図８】
2005004886.tif 000010
【図９】
2005004886.tif 000011
【図１０】
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