(57)【要約】【課題】簡易な回路構成によって工期および費用の増大を抑えたウェハ状態でのバーンイン試験を実施可能な半導体装置を提供する。【解決手段】ダイシングライン２には、複数のマイコンチップ１に同時に電源電位Ｖｃｃを伝達するＶｃｃ線１２と、電源供給制御信号ＣＮＴを伝達する単一のＣＮＴ線１３とが配される。各マイコンチップ１では、内部Ｖｃｃを供給する電源回路６３において、Ｖｃｃ引込み線１１２上にＰチャネルトランジスタ２４が結合される。複合ゲート２５は、Ｖｃｃ線１２へのＶｃｃ印加を示すＢＩモード信号入力時において、電源供給制御信号ＣＮＴと良品表示レジスタ４２からの良／不良を示す出力信号との論理和を出力する。良品チップではＰチャネルトランジスタ２４が該出力信号に応じてオンされ内部Ｖｃｃが供給され、不良チップでは、Ｐチャネルトランジスタ２４がオフされ内部Ｖｃｃ供給が停止する。【選択図】        図２
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【特許請求の範囲】
【請求項１】
ウェハ上に配置される複数のマイクロコンピュータチップと、
前記複数のマイクロコンピュータチップを分離するための前記ウェハのダイシングライン領域に配設され、バーンイン試験を実施するバーンインモードにおいて、各前記複数のマイクロコンピュータチップに対して電源電位を伝達する電源配線と、
前記ダイシングライン領域に配設され、前記電源配線からの前記複数のマイクロコンピュータチップへの電源電位の供給を制御するための電源供給制御信号を伝達する単一の電源供給制御信号線とを備え、
各前記複数のマイクロコンピュータは、
不揮発性記憶装置および前記不揮発性記憶装置に記憶されるプログラムおよびデータに応じて所定の動作を実行する中央演算処理装置を含む内部回路と、伝達された電源電位を前記内部回路に内部電源電位として供給するための電源回路と、前記電源回路における前記内部電源電位の供給の実行／停止を制御する制御部と、前記中央演算処理装置が書込み可能な良品表示レジスタとを含み、
前記制御部は、前記電源配線に電源電位が印加されると、前記電源供給制御信号と前記良品表示レジスタの出力信号との論理処理の結果に基づいて、前記内部電源電位の供給を実行／停止する、半導体装置。
【請求項２】
前記電源回路は、前記電源配線に伝達される電源電位を前記内部回路に引込むための電源電位引込み線と、前記制御部からの出力信号に応答してオン／オフ状態となり、前記電源配線と前記内部回路とを電気的に結合／分離するためのトランジスタ素子とを含み、
前記トランジスタ素子は、活性化された前記電源供給制御信号および対応する前記マイクロコンピュータチップが良品であることを示す前記良品表示レジスタの出力信号の少なくとも一方に応答してオンされると、前記内部回路を前記電源配線に電気的に結合して前記内部電源電位を供給する、請求項１に記載の半導体装置。
【請求項３】
前記制御部は、前記電源配線に電源電位が印加されたことを検出し、検出結果として活性化されたバーンインモード信号を出力するバーンインモード検出回路と、前記バーンインモード信号と前記判定結果信号と前記電源供給制御信号とを並列に受けて所定の論理処理を施して出力する論理回路とを備え、
前記論理回路は、前記バーンインモード信号入力時において、前記良品レジスタの出力信号と前記電源供給制御信号との論理和の演算結果を出力し、
前記トランジスタ素子は、前記論理回路の出力信号に応答してオン／オフ状態に駆動される、請求項２に記載の半導体装置。
【請求項４】
前記制御部は、前記電源供給制御信号線に前記電源供給制御信号が印加されたことに応じて、所定の期間活性化されるリセット信号を発生するリセット検出回路をさらに備え、
前記良品表示レジスタは、前記リセット検出回路から出力される前記リセット信号が活性化される期間において初期設定が行なわれる、請求項３に記載の半導体装置。
【請求項５】
前記内部回路は、前記中央演算処理装置の動作クロックを生成する自励発振回路およびタイミング生成回路をさらに含み、
前記リセット検出回路から出力される前記リセット信号が活性化される期間において初期設定が行なわれる、請求項４に記載の半導体装置。
【請求項６】
前記不揮発性記憶装置は、バーンイン試験に先立って実施される機能試験において、対応する前記マイクロコンピュータチップの判定結果が良であるときには、正規のバーンイン試験プログラムが記憶され、判定結果が不良であるときには、前記中央演算処理装置の動作を停止させるプログラムが記憶され、
前記中央演算処理装置は、前記リセット信号が非活性化されたことに応じて、前記不揮発性記憶装置に記憶されるプログラムに応じて所定の動作を実行する、請求項５に記載の半導体装置。
【請求項７】
前記ウェハが前記ダイシング領域で切断され、各前記複数のマイクロコンピュータチップと前記電源配線および前記電源供給制御信号線とが分離されると、前記リセット検出回路は、前記リセット信号を非活性状態に維持し、
前記バーンインモード検出回路は、非活性状態に駆動された前記バーンインモード信号を前記論理回路に出力し、
前記論理回路は、非活性状態の前記バーンイン信号の入力に応答して非活性化された演算結果を出力し、
前記電源回路は、前記トランジスタ素子が前記論理回路の出力信号に応答してオフ状態に駆動される、請求項５に記載の半導体装置。
【請求項８】
前記良品表示レジスタは、前記中央演算処理装置からの複数回の連続した書込み後または書込み許可信号出力後において、書込みを可能とする誤書込み防止機能をさらに備える、請求項３に記載の半導体装置。
【請求項９】
前記制御部は、前記複数のマイコンチップに個別に電源電位を供給して行なう前記機能試験時において、前記バーンインモード検出回路を非活性化させる信号の入力手段をさらに備え、
前記バーンインモード検出回路は、前記入力手段からの信号に応じて非活性状態に駆動された前記バーンインモード信号を前記論理回路に出力し、
前記論理回路は、非活性状態の前記バーンイン信号の入力に応答して非活性化された演算結果を出力し、
前記電源回路は、前記トランジスタ素子が前記論理回路の出力信号に応答してオフ状態に駆動されると、前記電源配線からの前記内部電源電位の供給が停止される、請求項３に記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、より特定的には、半導体装置における電圧ストレスの印加による欠陥加速試験（以下、「バーンイン試験」とも称する）に関する。
【０００２】
【従来の技術】
半導体製品においては、初期故障を予め除去するために、一般にデバイスに一定時間の加速動作エージングを行ない不良品を除去するスクリーニングを行なう必要性がある。現在このスクリーニングを行なう手法の１つとして、バーンイン試験が採用されている。バーンイン試験は、実デバイスを用いて誘電体膜を直接評価することができる手法であり、アルミ配線のマイグレーションをはじめとする種々の不良要因を、高温かつ高電界のストレスを印加することによって顕在化させる試験である。
【０００３】
従来から、このバーンイン試験は、半導体製品をモールド加工した後に実施されてきたが、試験対象となる半導体製品の数に相当するだけのＩＣソケットと、多数のＩＣソケットを装備するバーンインボードとが必要となり、試験に要するコストおよび時間が増大することから、最近では、ウェハ状態で実施する技術が多数提案されている（例えば、特許文献１〜５参照）。
【０００４】
上記文献に提案されている技術では、いずれもバーンイン試験時には、ウェハ上のすべての半導体製品（チップ）に対して電源（電源電位Ｖｃｃ、接地電位Ｖｓｓ）を同時に印加することになる。このため、不良チップがウェハ上に存在したとき、特に、チップ内部での消費電流が異常に高い不良チップが存在するときには、不良チップの不要な発熱によって隣接する良品チップが破壊されたり、バーンイン試験装置の電流供給不足が生じてしまう恐れが生じる。
【０００５】
そこで、例えば、特許文献１〜３に記載の半導体装置においては、不良チップを良品チップから電気的に分離するために、不良チップに電源電位Ｖｃｃを供給するためのＶｃｃ供給線をレーザ光線または大電流で溶断する方法や、Ｖｃｃ供給線の途中に高抵抗素子を配設する方法が採用されている。
【０００６】
また、特許文献４に記載の半導体装置では、ウェハ上の所定数のチップと、各チップに対して１対１で接続され、イネーブル信号の状態に応じて対応するチップを他のチップから電気的に切離すための所定数のゲート回路と、チップの各々に入出力信号の授受や電源印加を行なうためにチップ以外の領域に設けられたパッドとを備えた構成が採用される。本構成において、不良チップに対応するゲート回路にイネーブル信号を付与することにより、該ゲート回路に接続された不良チップにおける入出力信号の授受や電源印加が拒絶される。このようにして、不良チップを個別に良品チップから電気的に分離することができる。
【０００７】
さらに、特許文献５に記載の半導体装置では、各チップに配された電源電圧印加用の第１のパッドおよび接地電位印加用の第２のパッドは、製造工程では電源電位および接地電位を供給するための配線層にそれぞれ接続されておらず、チップの検査結果に応じて選別された良品チップに対してのみボンディングワイヤ等で接続される。これによって、接続終了後において、良品チップのみを同時にバーンインすることができる。
【０００８】
【特許文献１】
特開平３−１３９８４２号公報
【０００９】
【特許文献２】
特開平５−２９４１３号公報
【００１０】
【特許文献３】
特開平３−３４５５５号公報
【００１１】
【特許文献４】
特開平１０−１２５７４７号公報（第１図）
【００１２】
【特許文献５】
特開平８−２０４１３７号公報（第１図）
【００１３】
【発明が解決しようとする課題】
しかしながら、上記の半導体装置のうち、特許文献１〜３に記載の半導体装置にてウェハ状態でのバーンイン試験を実施するにあたっては、レーザ光線または大電流によってＶｃｃ供給線を溶断する作業工程が不可欠となることから、工期と費用との負担増加が問題となる。さらに、Ｖｃｃ供給線の途中に高抵抗素子を配置する方法においては、チップ内部に印加される電圧が低下するという問題も生じてくる。
【００１４】
また、特許文献４に記載の半導体装置では、チップの各々に対応して配されたゲート回路を制御するために複数のイネーブル信号が必要となり、バーンイン試験のための回路構成が複雑化してしまうこととなる。
【００１５】
さらに、特許文献５に記載の半導体装置においては、ウェハ上の複数の良品チップのそれぞれにおいて、第１のパッドと電源電位を供給する配線層との接続、および第２のパッドと接地電位を供給するための配線層との接続をボンディングワイヤまたは導電性の硬化性物質によって行なうことから、費用および工期の増大を抑えることが困難である。
【００１６】
それゆえ、この発明の目的は、簡易な回路構成によって工期および費用の増大を抑えたウェハ状態でのバーンイン試験を実施可能な半導体装置を提供することである。
【００１７】
【課題を解決するための手段】
この発明にかかる半導体装置は、ウェハ上に配置される複数のマイクロコンピュータチップと、複数のマイクロコンピュータチップを分離するためのウェハのダイシングライン領域に配設され、バーンイン試験を実施するバーンインモードにおいて、各複数のマイクロコンピュータチップに対して電源電位を伝達する電源配線と、ダイシングライン領域に配設され、電源配線からの複数のマイクロコンピュータチップへの電源電位の供給を制御するための電源供給制御信号を伝達する単一の電源供給制御信号線とを備える。各複数のマイクロコンピュータは、不揮発性記憶装置と不揮発性記憶装置に記憶されるプログラムおよびデータに応じて所定の動作を実行する中央演算処理装置とを含む内部回路と、伝達された電源電位を内部回路に内部電源電位として供給するための電源回路と、電源回路における内部電源電位の供給の実行／停止を制御する制御部と、中央演算処理装置が書込み可能な良品表示レジスタとを含む。制御部は、電源配線に電源電位が印加されると、電源供給制御信号と良品表示レジスタの出力信号との論理処理の結果に基づいて、内部電源電位の供給を実行／停止する。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００１９】
図１は、この発明の実施の形態に従う半導体装置のウェハレベルでの配置を概略的に示す図である。
【００２０】
図１（ａ）を参照して、半導体ウェハ８上に、マイクロコンピュータ（以下、マイコンとも称する）チップ１がＸ方向およびＹ方向に配列される。Ｙ方向およびＸ方向が、それぞれ、第１の方向および第２の方向に対応する。Ｘ方向およびＹ方向は、互いに直行し、これらの方向に沿ってマイコンチップ１が整列して配置されればよい。
【００２１】
これらのマイコンチップ１は、ダイシングライン２によりその領域が規定される。このダイシングライン２に沿って切断（ダイシング）が行なわれ、個別のマイコンチップ１に分離される。通常、「マイコンチップ」は、１つの個別のダイシング後のチップを示すが、本明細書においては、マイコンチップ１は、ウェハ８上に形成された状態であって、ダイシングライン２によりその領域が規定された半導体装置の領域を示す。
【００２２】
ウェハ８の外周領域には、図１（ａ）に示すように、ウェハ８外部の図示しないバーンイン装置からマイコンチップ１に接地電位Ｖｓｓ、電源電位Ｖｃｃおよび電源供給制御信号ＣＮＴを供給するための電極領域４，５，６が配置される。
【００２３】
図１（ｂ）は、これらの電極領域４，５，６を拡大した図である。図１（ｂ）を参照して、接地電位Ｖｓｓの電極領域４からマイコンチップ１への接地電位Ｖｓｓの供給は、ダイシングライン２に配されたＶｓｓ（ＧＮＤ）線１１によって行なわれる。
【００２４】
同様に、電源電位Ｖｃｃの電極領域５からマイコンチップ１への電源電位Ｖｃｃの供給は、ダイシングライン２に配されたＶｃｃ（電源）線１２によって行なわれる。
【００２５】
さらに、電源供給制御信号ＣＮＴを供給するための電極領域６には、ＣＮＴ（電源供給制御信号）線１３が配設される。ＣＮＴ線１３は、マイコンチップ１への電源供給を制御する電源供給制御信号ＣＮＴを伝達するための配線である。電源供給制御信号ＣＮＴは、後述するように、各マイコンチップ１の良品／不良品の判定結果に応じて、Ｖｃｃ線１２からマイコンチップ１内の電源回路への電源電位Ｖｃｃの供給を行なう。
【００２６】
図２は、この発明の実施の形態に従う半導体装置としてのマイコンチップ１の構成を示す図である。
【００２７】
図２を参照して、マイコンチップ１は、プローブ端子によって接触させることにより接地電位Ｖｓｓおよび電源電位Ｖｃｃをそれぞれ内部回路に供給するためのＶｓｓボンディングパッド１６とＶｃｃボンディングパッド１７とを備える。個々のマイコンチップ１の良／不良を判定する機能試験であるウェハテスト時においては、被試験マイコンチップ１ごとに対応するボンディングパッドとプローブ端子とを接触させて、電源電位Ｖｃｃおよび接地電位Ｖｓｓが供給される。
【００２８】
Ｖｓｓボンディングパッド１６は、さらに、Ｖｓｓ引込み線１１１を介して、ダイシングライン２に配設されたＶｓｓ線１１に接続される。これにより、バーンイン試験時には、Ｖｓｓ線１１に伝達される接地電位Ｖｓｓが、Ｖｓｓ引込み線１１１を経由してウェハ８上のすべてのマイコンチップ１のＶｓｓボンディングパッド１６に入力される。それぞれのマイコンチップ１において、供給された接地電位Ｖｓｓは、内部接地電位（以下、内部Ｖｓｓとも称する）として、内部回路に入力される。
【００２９】
Ｖｃｃボンディングパッド１７も同様に、Ｖｃｃ引込み線１１２を介して、ダイシングライン２に配設されたＶｃｃ線１２に接続される。これにより、バーイン試験時には、Ｖｃｃ線１２に伝達される電源電位Ｖｃｃが、Ｖｃｃ引込み線１１２を経由してウェハ８上のすべてのマイコンチップ１のＶｃｃボンディングパッド１７に入力される。それぞれのマイコンチップ１において、供給された電源電位Ｖｃｃは、内部電源電位（以下、内部Ｖｃｃとも称する）として、内部回路に入力される。
【００３０】
Ｖｃｃボンディングパッド１７とＶｃｃ線１２とを結ぶＶｃｃ引込み線１１２には、さらに、Ｐチャネルトランジスタ２４が結合される。Ｐチャネルトランジスタ２４は、後述するように、ゲート電極に複合ゲート２５の出力信号を受けると、出力信号の電位レベルに応じてオン／オフ状態となり、Ｖｃｃ引込み線１１２とＶｃｃボンディングパッド１７とを電気的に結合／分離する。これによって、内部回路への内部Ｖｃｃの供給が制御される。なお、Ｖｃｃボンディングパッド１７とＰチャネルトランジスタ２４とは、一体となって電源回路６３を構成する。
【００３１】
マイコンチップ１は、内部回路として、ＣＰＵ（中央演算処理装置）３２と、ＣＰＵ３２の動作クロックを生成するためのリングオシレータ３４およびタイミング生成回路３３と、フラッシュメモリ３５と、ＣＰＵ３２とフラッシュメモリ３５との間のデータ伝送を行なう内部データバス３１とをさらに備える。
【００３２】
なお、本実施の形態では、動作クロックを生成するための自励発振器の一例として、リングオシレータ３４を用い、電気的に書込み可能な不揮発性メモリの一例として、フラッシュメモリ３５を用いる。フラッシュメモリ３５に書込まれた制御プログラムやデータに応じて、ＣＰＵ３２は所定の演算処理を実行する。
【００３３】
リングオシレータ３４は、バーンイン試験時において、後述するバーンインモード（以下、ＢＩモードとも称する）検出回路６１から出力されるＢＩモード信号に基づいて、所定の周波数のクロックを生成する。タイミング生成回路３３では、正規の発振器（図示せず）の代わりに、リングオシレータ３４からのクロックを選択してタイミングクロックを発生する。したがって、ＣＰＵ３２等の内部回路は、バーンイン試験においては、ＢＩモード用のタイミングクロックに同期して所定の動作を実行する。
【００３４】
なお、本実施の形態では、通常動作時とＢＩモードとで異なる方法でタイミングクロックを生成することとしたが、ＢＩモードにおいても、正規の発振器からの出力クロックによりタイミングクロックを生成することとしても良い。
【００３５】
さらに、マイコンチップ１に搭載される内部回路は、Ｐチャネルトランジスタ２４および後述する複合ゲート２５とを除いて、すべて電源回路６３から供給される内部Ｖｃｃを受けて動作する。マイコンチップ１は、内部回路への内部Ｖｃｃの供給を制御する制御回路として、ＢＩモード検出回路６１と、リセット検出回路６２と、良品表示レジスタ４２と、これらの３つの回路の出力信号を論理演算する複合ゲート２５とを備える。
【００３６】
ＢＩモード検出回路６１は、マイコンチップ１がＢＩモードに移行したことを検出するための部位であり、チップ外部のＶｃｃ線１２に電源電位Ｖｃｃが印加されたことを検知してＢＩモード信号を出力する。ＢＩモード検出回路６１は、図２に示すように、Ｖｃｃ引込み線１１２と内部Ｖｓｓとを結ぶ配線２０上に直列に結合される抵抗素子２２，２３と、バッファ回路２６と、チップごとに良品／不良品を識別するためのウェハテスト（以下、ＷＴとも称する）時に使用されるＷＴ用パッド１８とを有する。
【００３７】
抵抗素子２２，２３の接続ノードは、ＷＴ用パッド１８に接続されるとともに、バッファ回路２６の入力ノードに接続される。抵抗素子２２，２３は、抵抗値をそれぞれＲ２２，Ｒ２３とすると、例えば、Ｒ２２＝１００ｋΩ，Ｒ２３＝１ｋΩというように、抵抗素子Ｒ２２の抵抗値が抵抗素子Ｒ２３の抵抗値の１００倍程度高くなるように設定される。
【００３８】
Ｖｃｃ線１２を伝達する電源電位Ｖｃｃは、Ｖｃｃ引込み線１１２および配線２０を介して、ＢＩモード検出回路６１に駆動されると、抵抗素子２２，２３の抵抗値の比に応じて分圧され、バッファ回路２６へと入力される。抵抗素子２２，２３の分圧比は１００：１であることから、ほぼ電源電位Ｖｃｃに等しい電位がバッファ回路２６に駆動されることとなる。
【００３９】
バッファ回路２６の出力ノードは、ＣＰＵ３２、リングオシレータ３４およびリセット検出回路６２内部のワンショットパルス発生回路４１の入力ノードに接続される。したがって、バッファ回路２６に入力された電位（以下、電源電位Ｖｃｃと近似する）は、ＣＰＵ３２、リングオシレータ３４およびワンショットパルス発生回路４１にそれぞれ入力される。
【００４０】
リセット検出回路６２は、バッファ回路２７と、ワンショットパルス発生回路４１とを有する。
【００４１】
バッファ回路２７は、入力ノードが電源供給制御信号ＣＮＴ引込み線１１３を介して、ＣＮＴ線１３に結合され、出力ノードがワンショットパルス発生回路４１の制御信号入力ノードに結合される。したがって、ＣＮＴ線１３を伝達する電源供給制御信号ＣＮＴは、マイコンチップ１内部に引込まれると、バッファ回路２７を介してワンショットパルス発生回路４１の制御信号入力ノードに入力される。
【００４２】
ワンショットパルス発生回路４１は、ＢＩモード検出回路６１からの電源電位Ｖｃｃレベルの出力信号と電源供給制御信号ＣＮＴとが入力されると、電源供給制御信号ＣＮＴが「Ｌ」（論理ロー）から「Ｈ」（論理ハイ）レベルに立上るタイミングで、ワンショットのパルス信号を生成する。生成したワンショットパルス信号は、２入力ＯＲ回路４３の第１の入力ノードに入力される。
【００４３】
２入力ＯＲ回路４３は、第１の入力ノードにワンショットパルス信号が入力され、第２の入力ノードに、マイコンチップ１を初期化するためのリセット信号ＭＣＵｒｅｓｅｔが入力される。２入力ＯＲ回路４３の出力ノードには、これら２信号の論理和の演算結果が出力される。２入力ＯＲ回路４３の出力信号は、図２に示すように、内部リセット信号として、内部回路に供給されるとともに良品表示レジスタ４２に入力されると、それぞれの初期設定を実行する。
【００４４】
良品の判定がなされたマイコンチップ１内の良品表示レジスタ４２には、ＣＰＵ３２によって「１」（＝「Ｈ」）が書込まれる。一方、不良品の判定がなされたマイコンチップ１内の良品表示レジスタ４２には、ＣＰＵ３２によって「０」（＝「Ｌ」）が書込まれる。
【００４５】
良品表示レジスタ４２は、内部リセット信号４６の入力に応答して記憶内容が初期化された後に、ＣＰＵ３２によって、「１」または「０」が書込まれる。このとき、良品表示レジスタ４２に対して、１回の書込み制御では書込まれず、複数回の連続した書込み制御によって初めて書込み可能となるようなプロテクト機能を持たせてもよい。または、図示しない書込み許可レジスタの事前書込み後の書き込み制御によって書込み可能とする機能を付加してもよい。良品表示レジスタ４２は、書込まれた内容をさらに複合ゲート２５へと出力する。
【００４６】
複合ゲート２５は、図２に示すように、２入力ＯＲ回路２５ａと２入力ＮＡＮＤ回路２５ｂとからなる論理ゲートである。
【００４７】
２入力ＯＲ回路２５ａは、第１の入力ノードが電源供給制御信号ＣＮＴ引込み線１１３に接続され、第２の入力ノードが良品表示レジスタ４３の出力ノードに接続される。これにより、２入力ＯＲ回路２５ａは、電源供給制御信号ＣＮＴと良品表示レジスタ４２の出力信号との論理和の演算結果を出力する。
【００４８】
２入力ＮＡＮＤ回路２５ｂは、第１の入力ノードがＢＩモード検出回路６１のノード１９に接続され、第２の入力ノードが２入力ＯＲ回路２５ａの出力ノードに接続される。
【００４９】
ここで、ＢＩモード検出回路６１において、ノード１９は、抵抗素子２２，２３の接続ノードに結合されており、バーンイン試験時においてＶｃｃ線１２へ電源電位Ｖｃｃが供給されたことを受けて、電源電位Ｖｃｃレベルの電位が駆動される。駆動された電源電位Ｖｃｃは、マイコンチップ１がＢＩモードに入ったことを示す「ＢＩモード信号」として、２入力ＮＡＮＤ回路２５ｂに入力される。
【００５０】
２入力ＮＡＮＤ回路２５ｂは、ＢＩモード信号と、良品表示レジスタ４２の出力信号との論理積の演算結果を出力する。２入力ＮＡＮＤ回路２５ｂの出力信号は、電源回路６３のＰチャネルトランジスタ２４のゲート電極に入力される。
【００５１】
次に、以上の構成からなるマイコンチップ１において実行されるバーンイン試験について説明する。
【００５２】
バーンイン試験においては、高温状態、例えば、温度１２０℃の炉内において、図１（ａ）に示すウェハ８の電極領域４，５，６のそれぞれに対して、所定の電圧（接地電位Ｖｓｓ，電源電位Ｖｃｃ，電源供給制御信号ＣＮＴ）が印加される。
【００５３】
印加された接地電位Ｖｓｓ，電源電位Ｖｃｃおよび電源供給制御信号ＣＮＴは、ダイシングライン２に延在するＶｓｓ線１１，Ｖｃｃ線１２およびＣＮＴ線１３をそれぞれ伝達し、ウェハ８上に搭載されるすべてのマイコンチップ１内部へと供給される。
【００５４】
図３は、マイコンチップ１のそれぞれにおいて実行されるバーンイン試験を説明するためのタイミング図である。
【００５５】
図３を参照して、最初に、電源電位Ｖｃｃの印加によって、Ｖｃｃ線１２は、電源電位Ｖｃｃレベルに駆動される。電源電位Ｖｃｃは、図２に示すように、Ｖｃｃ引込み線１１２および配線２０を介してＢＩモード検出回路６１に入力される。ＢＩモード検出回路６１では、抵抗素子２２，２３によってほぼ電源電位Ｖｃｃの電位レベルに分圧された電位がノード１９およびバッファ回路２６へと駆動される。
【００５６】
このとき、ノード１９に駆動された電源電位Ｖｃｃは、ＢＩモード信号として、複合ゲート２５に入力される。同時に、バッファ回路２６からは、電源電位Ｖｃｃの出力信号がリングオシレータ３４，ＣＰＵ３２およびワンショットパルス発生回路４１に入力される。
【００５７】
次に、図３に示すように、電源供給制御信号ＣＮＴの印加によって、ＣＮＴ線１３が「Ｈ」レベルとなると、「Ｈ」レベルの電位は、ＣＮＴ電源供給制御信号引込み線１１３を介して、リセット検出回路６２に入力されるとともに、複合ゲート２５の２入力ＯＲ回路２５ａに入力される。
【００５８】
リセット検出回路６２では、ワンショットパルス発生回路４１に入力された電源電位Ｖｃｃレベルの信号から、電源供給制御信号ＣＮＴが「Ｈ」となるタイミングでワンショットのパルス信号が生成されて出力される。２入力ＯＲ回路４３は、このワンショットパルス信号の入力に応答して、所定の期間「Ｈ」レベルを示すワンショットパルスの内部リセット信号を出力する。内部リセット信号が「Ｈ」となったことに応答して、良品表示レジスタ４２およびＣＰＵ３２等の内部回路はリセットされる。
【００５９】
一方、複合ゲート２５においては、「Ｈ」レベルのＢＩモード信号と「Ｈ」レベルの電源供給制御信号ＣＮＴとの入力に応じて、「Ｌ」レベルの出力信号が出力される。電源回路６３のＰチャネルトランジスタ２４は、「Ｌ」レベルの出力信号によってオン状態となると、Ｖｃｃ引込み線１１２とＶｃｃボンディングパッド１７とを電気的に結合する。これにより、電源回路６３から内部回路に対して内部Ｖｃｃの供給が開始される。
【００６０】
次に、内部リセット信号が「Ｈ」レベルから「Ｌ」レベルに立下がると、ＣＰＵ３２はリセット状態を解除して起動し、フラッシュメモリ３５に格納されるプログラムに応じた動作を実行する。
【００６１】
ここで、フラッシュメモリ３５に格納されるプログラムは、ウェハテスト工程における判定結果に基づいて予め書込まれたものである。ウェハテスト工程において良品と判定されたマイコンチップ１に対しては、正規のバーンイン試験のプログラムが書込まれる。一方、不良と判定されたマイコンチップ１に対しては、ＣＰＵ３２を停止させるプログラムが書込まれる。したがって、良品のマイコンチップ１は、正規のバーンイン試験のプログラムを実行するが、不良品のマイコンチップ１は、リセット解除後直ちに停止してしまうこととなる。また、フラッシュメモリ３５に書込みが行なえないような不良チップでは、何も書込まれないため、ＣＰＵ３２はリセット解除後暴走することとなる。
【００６２】
良品のマイコンチップ１のプログラム動作は、以下の通りである。
まず、内部リセット信号が「Ｈ」から「Ｌ」に立下がったことに応じて、マイコンチップ１の内部回路のリセット状態が解除されると、クロックおよび入出力ポート等の動作モードの初期設定が行なわれるとともに、良品表示レジスタ４２に「１」が書込まれる。したがって、図３に示すように、良品表示レジスタ４２の出力信号は、「Ｌ」レベルから「Ｈ」レベルへと遷移する。なお、このとき、先述した良品表示レジスタ４２に誤った書込みを防止するためのプロテクト機能が付いていれば、予め所定の手続きを行なってプロテクトが解除される。
【００６３】
次に、動作モードの初期設定が終わると、ＣＰＵ３２および図示しない周辺回路（タイマ、シリアルＩ／Ｏ等）は、プログラムに従って適宜動作する。ここで、図３に示すように、電源供給制御信号ＣＮＴを「Ｈ」から「Ｌ」に立下げたとしても、良品表示レジスタ４２の出力信号は、書込み情報である「Ｈ」レベルを保持する。したがって、複合ゲート２５の出力ノードからは、「Ｈ」レベルの良品表示レジスタ４２の出力信号と、「Ｈ」レベルのＢＩモード信号と、「Ｌ」レベルの電源供給制御信号ＣＮＴとに応答して、「Ｌ」レベルの信号が出力され続ける。
【００６４】
このため、電源回路６３では、Ｐチャネルトランジスタ２４が「Ｌ」レベルの信号に応じてオン状態を保持するため、内部Ｖｃｃの供給が持続されることから、ＢＩプログラムに従ったバーンイン試験が実行されることとなる。
【００６５】
一方、不良品のマイコンチップ１でのプログラム動作は、以下の通りである。まず、内部リセット信号が「Ｌ」に立下がったことに応じて、マイコンチップ１の内部回路のリセット状態が解除されると、ＣＰＵ３２は停止するか、または暴走することになる。したがって、良品表示レジスタ４２の出力信号は、図３に示すように、初期値である「Ｌ」レベルのままである。
【００６６】
ここで、図３に示すように、電源供給制御信号ＣＮＴを「Ｈ」レベルから「Ｌ」レベルに立下げる。複合ゲート２５では、「Ｌ」レベルの良品表示レジスタ４２の出力信号と、「Ｌ」レベルの電源供給制御信号ＣＮＴと、「Ｈ」レベルのＢＩモード信号とに応じて、「Ｈ」レベルの信号が出力される。電源回路６３のＰチャネルトランジスタ２４は、「Ｈ」レベルの信号に応答してオフ状態となると、Ｖｃｃ線１２とＶｃｃボンディングパッド１７とを電気的に分離する。これにより、内部Ｖｃｃの供給が停止されることとなる。
【００６７】
図４は、以上の良品／不良品のマイコンチップ１において実際に行なわれる動作を説明するためのタイミング図である。
【００６８】
図４を参照して、Ｖｃｃ線１２には、ＢＩモード期間において連続的に電源電位Ｖｃｃが印加されている。一方、ＣＮＴ線１３には、１動作サイクルの最初から所定の期間「Ｈ」レベルとなる電源供給制御信号ＣＮＴが印加される。したがって、ウェハ８上のすべてのマイコンチップ１には、Ｖｃｃ引込み線１１２および電源供給制御信号ＣＮＴ引込み線１１３を介して、電源電位Ｖｃｃおよび電源供給制御信号ＣＮＴが供給される。
【００６９】
各マイコンチップ１の内部では、図２に示すように、電源電位Ｖｃｃが配線２０を経由してＢＩモード検出回路６１に伝達されると、「Ｈ」レベルに駆動されたノード１９の電位がＢＩモード信号として複合ゲート２５に入力される。このとき、「Ｈ」レベルの電源供給制御信号ＣＮＴも複合ゲート２５に入力される。したがって、複合ゲート２５からは「Ｌ」レベルの信号が出力され、Ｐチャネルトランジスタ２４をオン状態とすると、内部Ｖｃｃが内部回路へと供給される。
【００７０】
さらに、電源供給制御信号ＣＮＴがリセット検出回路６２に伝達されると、ワンショットパルス信号の内部リセット信号が生成されて良品表示レジスタ４２およびＣＰＵ３２等の内部回路をリセット状態に駆動する。内部リセット信号が「Ｌ」レベルに立下がると、ＣＰＵ３２等はフラッシュメモリ３５に予め格納されているプログラムを実行する。これにより、良品表示レジスタ４２には、良品チップでは、正規のバーンインプログラムに従い、良品（「１」）のコードが書込まれる。一方、不良品チップでは、初期値（＝「０」；不良コード）のままとなる。
【００７１】
図４に示すように、良品チップでは、ＢＩプログラム動作が行なわれるとともに、「Ｈ」レベルの良品表示レジスタ４２の出力信号が出力される。一方、不良品チップでは、ＣＰＵ３２が停止されるとともに、「Ｌ」レベルの良品表示レジスタ４２の出力信号が出力される。
【００７２】
ここで、ＣＮＴ線１３に印加される電源供給制御信号ＣＮＴが「Ｌ」レベルに立下がると、複合ゲート２５に入力される電源供給制御信号ＣＮＴも「Ｌ」となる。一方、良品表示レジスタ４２からは、ウェハテストの結果に応じて「Ｈ」／「Ｌ」の信号が入力される。したがって、複合ゲート２５からは、良品／不良品に応じて「Ｈ」／「Ｌ」レベルを示す信号が出力され、電源回路６３のＰチャネルトランジスタ２４をオン／オフする。これによって、図４に示すように、内部Ｖｃｃは、良品チップにおいては継続して供給される一方で、不良品チップにおいては供給が停止される。
【００７３】
以上の１サイクルの動作が終了すると、電源供給制御信号ＣＮＴが再び「Ｌ」レベルから「Ｈ」レベルに遷移する。これに応じて内部リセット信号が出力され、すべてのマイコンチップ１はリセット状態へと移行する。
【００７４】
なお、再び図２を参照して、ウェハテスト時には、テストされるマイコンチップ１毎にＶｃｃパッド１７およびＶｓｓパッド１６から電源電位Ｖｃｃおよび接地電位Ｖｓｓがそれぞれ供給されるため、電源回路６３のＰチャネルトランジスタ２４をオフする必要がある。
【００７５】
このため、ＷＴ用パッド１８には、ウェハテスト時には「Ｌ」レベルの信号を印加し、複合ゲート２５に「Ｌ」レベルのＢＩモード信号を入力する。これによって、複合ゲート２５の出力は「Ｈ」となることから、Ｐチャネルトランジスタ２４はオフされる。また、電源供給制御信号ＣＮＴ引込み線１１３とＶｓｓ引込み線１１１との間に結合される抵抗素子２１を介してノード６６は接地電位Ｖｓｓにプルダウンされることから、リセット検出回路６２からワンショットパルスが出力されることもない。
【００７６】
さらに、パッケージに封入するためにウェハ８をダイシングライン２で切断（スクライブ）すると、Ｖｓｓ引込み線１１１、Ｖｃｃ引込み線１１２および電源供給制御信号ＣＮＴ引込み線１１３はすべて切断される。このため、ノード６６は、抵抗素子２１を介して接地電位Ｖｓｓにプルダウンされることから、リセット検出回路６２からワンショットパルスが出力されることはない。また、ＢＩモード信号も抵抗素子２２を介してプルダウンされるので、複合ゲート２５の出力信号は「Ｈ」となり、Ｐチャネルトランジスタ２４はオフ状態となる。
【００７７】
以上のように、この発明の実施の形態によれば、電源供給制御信号ＣＮＴと良品表示レジスタの出力信号との論理和によって電源回路を制御することから、ウェハ状態でのバーンイン試験において良品のマイコンチップのみに電源を供給することができる。したがって、Ｖｃｃ供給線の溶断の作業工程を不要とし、工期および費用の増加を抑制することが可能となる。
【００７８】
また、Ｖｃｃ線上に高抵抗を配する必要がないことから、チップ内部に供給する電位レベルの低下を防ぐことができる。
【００７９】
さらに、チップ内部で異常に消費電流が大きい不良チップがあっても、不要な発熱による隣接チップの破壊、バーンイン試験装置の電流供給不足を防ぐことができる。
【００８０】
また、ウェハ上のすべてのマイコンチップにおいて、１サイクルごとに良品表示レジスタの書込み内容は、内部リセット信号によってリセットされることから、電源印加時に万一良品表示レジスタの内容が不定となっても、電源供給制御信号ＣＮＴの立上げにより確実にリセットでき、電源供給制御信号ＣＮＴ立下げ後の不良チップへの電源印加を防ぐことができる。
【００８１】
さらに、ＣＰＵや他の周辺装置も内部リセット信号によってリセットされることから、電源電位Ｖｃｃを連続的に印加しておき、電源供給制御信号ＣＮＴ線に定期的にパルス入力することで、ＣＰＵをそのたびにリセット状態から動作を開始させることができる。したがって、バーンイン試験時に万一ＣＰＵが暴走しても、次の電源供給制御信号ＣＮＴの印加によってリセットされ、正常動作に復帰することができる。
【００８２】
また、良品表示レジスタに書込みプロテクト機能を付加することで、ＣＰＵが正常に動作しない不良チップにおいて、電源供給制御信号ＣＮＴが「Ｈ」となる期間に良品表示レジスタに「１」が誤って書込まれるのを防止することができる。パッケージ封入後においてＣＰＵが暴走した場合であっても、良品表示レジスタに「Ｈ」が書込まれるのを回避することができる。
【００８３】
さらに、１本の電源供給制御信号ＣＮＴ線をウェハ上のすべてのマイコンチップに共通に接続しているので、ダイシングライン上に配する必要のある配線数を最小とすることができるため、ウェハ上に形成できるマイコンチップの数を増大でき、製品歩留りの向上およびコスト削減の効果がある。
【００８４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【００８５】
【発明の効果】
以上のように、この発明に従えば、電源供給制御信号と良品表示レジスタの出力信号との論理和によって電源回路を制御することから、ウェハ状態でのバーンイン試験において、良品のマイコンチップのみに電源電位を供給することができる。したがって、電源供給線の溶断の作業工程を不要とし、工期および費用の増加を抑制することが可能となる。
【図面の簡単な説明】
【図１】この発明の実施の形態に従うウェハレベルの半導体集積回路装置の配置を概略的に示す図である。
【図２】この発明の実施の形態に従う半導体集積回路装置の構成を示す図である。
【図３】マイコンチップ１において実行されるバーンイン試験を説明するためのタイミング図である。
【図４】良品／不良品のマイコンチップ１において実際に行なわれる動作を説明するためのタイミング図である。
【符号の説明】
１  マイコンチップ、２  ダイシングライン、４  Ｖｓｓ電極領域、５  Ｖｃｃ電極領域、６  電源供給制御信号ＣＮＴ電極領域、８  ウェハ、１１  Ｖｓｓ線、１２  Ｖｃｃ線、１３  電源供給制御信号ＣＮＴ線、１６  Ｖｓｓボンディングパッド、１７  Ｖｃｃボンディングパッド、１８  ＷＴ用パッド、１９  ノード、２０  配線、２１，２２，２３  抵抗素子、２４  Ｐチャネルトランジスタ、２５  複合ゲート、２５ａ  ２入力ＯＲ回路、２５ｂ  ２入力ＮＡＮＤ回路、２６，２７  バッファ回路、３１  内部データバス、３２  ＣＰＵ、３３  タイミング生成回路、３４  リングオシレータ、３５  フラッシュメモリ、４１  ワンショットパルス発生回路、４２  良品表示レジスタ、４３  ２入力ＯＲ回路、６１  ＢＩモード検出回路、６２  リセット検出回路、６３  電源回路、ＭＣＵｒｅｓｅｔ  リセット信号、内部Ｖｃｃ  内部電源電位、内部Ｖｓｓ  内部接地電位。
【図１】
2005005609.tif 000003
【図２】
2005005609.tif 000004
【図３】
2005005609.tif 000005
【図４】
2005005609.tif 000006