(57)【要約】      （修正有）【課題】ポーラス膜における埋め込み用凹部に導電性バリア層を介して埋め込み配線を形成した構造を有し、前記導電性バリア層が前記埋め込み用凹部内面に前記ポーラス膜の物性変化を抑制しつつ、目的とする厚さで良好に密着して形成された半導体装置を提供する。【解決手段】半導体基板１上に形成されたポーラス膜７における溝および孔から選ばれる少なくとも１つの埋め込み用凹部の内面に導電性バリア層１３を形成し、かつこの導電性バリア層を介して前記埋め込み用凹部に導電部材を埋め込んだ構造を有する半導体装置であって、前記ポーラス膜の成分と前記導電性バリア層の成分とが混在する混在層１５が、前記ポーラス膜と前記導電性バリア層の間に形成されたことを特徴とする。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板上に形成されたポーラス膜における溝および孔から選ばれる少なくとも１つの埋め込み用凹部の内面に導電性バリア層を形成し、かつこの導電性バリア層を介して前記埋め込み用凹部に導電部材を埋め込んだ構造を有する半導体装置であって、
前記ポーラス膜の成分と前記導電性バリア層の成分とが混在する混在層が、前記ポーラス膜と前記導電性バリア層の界面に形成されたことを特徴とする半導体装置。
【請求項２】
前記混在層は、前記導電性バリア層側でそのバリア層の成分の濃度が高く、前記導電性バリア層から離れる程、前記成分の濃度が低く、かつ前記ポーラス膜の連続気孔を実質的に前記成分で塞いだ形態を有することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記混在層は、厚さが３０ｎｍ以下であることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
半導体基板上に形成されたポーラス膜の溝および孔から選ばれる少なくとも１つの埋め込み用凹部の少なくとも内面に熱ＣＶＤにより略同一組成の２層以上の導電性バリア層を形成する工程と、
前記導電性バリア層が形成された前記埋め込み用凹部に導電部材を埋め込む工程と
を含み、
第１層目の導電性バリア層を形成する熱ＣＶＤは、第２層目以上の導電性バリア層を形成する熱ＣＶＤより低い圧力の条件に設定されることを特徴とする半導体装置の製造方法。
【請求項５】
前記第１層目の導電性バリア層を形成する熱ＣＶＤは、３００〜３７０℃の温度、０．４〜０．８Ｔｏｒｒの圧力の条件に設定され、第２層目以上の導電性バリア層を形成する熱ＣＶＤは３００〜３７０℃の温度、１．０Ｔｏｒｒ以上の圧力の条件に設定されることを特徴とする請求項４記載の半導体装置の製造方法。
【請求項６】
半導体基板上に形成されたポーラス膜の溝および孔から選ばれる少なくとも１つの埋め込み用凹部の少なくとも内面にプラズマＣＶＤ法により第１導電性バリア層を形成する工程と、
前記第１導電性バリア層が形成された前記埋め込み用凹部の少なくとも内面に熱ＣＶＤまたは原子層堆積により１層以上の第２導電性バリア層を形成する工程と、
前記第２導電性バリア層が形成された前記埋め込み用凹部に導電部材を埋め込む工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項７】
前記第２導電性バリア層を形成する熱ＣＶＤは、３００〜３７０℃の温度、１．０Ｔｏｒｒ以上の圧力の条件に設定されることを特徴とする請求項６記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置および半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置は、その微細化、高速化に伴って単層の配線構造から多層の配線構造が採用されている。このような微細化、高速化、多層配線化は、配線間容量および配線抵抗の増大による信号伝達遅延の問題を生じる。信号伝達遅延は、配線間容量および配線抵抗の績（ＣＲ時定数）で示される。
【０００３】
信号伝達遅延は、従来、種々の方法により回避することが行なわれている。例えば、配線抵抗の低減はアルミニウム配線に代わって抵抗の低い銅配線を用いることが検討されている。しかし、銅膜は従来のドライエッチングプロセスで微細加工することが非常に困難である。このため、銅配線を形成する場合には一般に次に説明するダマシン法が採用されている。すなわち、半導体基板上の層間絶縁膜に配線と同一の幅の溝を形成した後、その溝を含む層間絶縁膜上に銅膜を形成する。つづいて、化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）により余剰の銅膜を層間絶縁膜表面から除去することによって、銅の埋め込み配線を形成する。
【０００４】
一方、配線間容量を低減するには層間絶縁膜としてＣＶＤ法によるシリコン酸化膜の代わりに低誘電率（例えば比誘電率が２．５以下）のポーラス膜を用いることが検討されている。
【０００５】
このようなポーラス膜に銅の埋め込み配線を形成する場合、配線材料である銅が拡散するのを防止するためにポーラス膜の溝内面に予め薄い導電性バリア層を形成し、このバリア層を有する溝内に銅配線を埋め込むことが行われている。例えば、特許文献１にはハイドロゲンシルセスキオキサンのようなポーラス膜（低誘電率絶縁膜）に配線溝を形成し、この配線溝内面にＴａ層、ＴａＮ層のような導電性バリア層を公知の方法（例えばスパッタ法）により形成し、このバリア層が形成された配線溝を含むポーラス膜上にＣｕ膜を形成した後、配線溝以外の不要なＣｕ膜およびバリア層をＣＭＰにより除去して前記バリア層で包み込まれた銅の埋め込み配線を形成することが記載されている。
【０００６】
【特許文献１】
特開２００２−１１０７８９
【０００７】
【発明が解決しようとする課題】
しかしながら、導電性バリア層をスパッタ法で形成する場合には、例えばその配線溝のアスペクト比（配線溝の開口幅に対する深さの比）が大きくなると、配線溝の開口がバリア材で塞がれて配線溝内面に目的とする厚さの導電性バリア層を形成することが困難になる。また、導電性バリア層を配線溝内面に必ずしも十分に高い密着力で形成することが困難である。
【０００８】
本発明は、ポーラス膜における溝および孔から選ばれる少なくとも１つの埋め込み用凹部に導電性バリア層を介して埋め込み配線を形成した構造を有し、前記導電性バリア層が前記埋め込み用凹部内面に前記ポーラス膜の物性変化を抑制しつつ、目的とする厚さで良好に密着して形成された半導体装置およびその製造方法を提供しようとするものである。
【０００９】
【課題を解決するための手段】
本発明の一態様は、半導体基板上に形成されたポーラス膜における溝および孔から選ばれる少なくとも１つの埋め込み用凹部の内面に導電性バリア層を形成し、かつこの導電性バリア層を介して前記埋め込み用凹部に導電部材を埋め込んだ構造を有する半導体装置であって、
前記ポーラス膜の成分と前記導電性バリア層の成分とが混在する混在層が、前記ポーラス膜と前記導電性バリア層の界面に形成されたことを特徴とする半導体装置が提供される。
【００１０】
本発明の別の態様は、半導体基板上に形成されたポーラス膜の溝および孔から選ばれる少なくとも１つの埋め込み用凹部の少なくとも内面に熱ＣＶＤにより略同一組成の２層以上の導電性バリア層を形成する工程と、
前記導電性バリア層が形成された前記埋め込み用凹部に導電部材を埋め込む工程と
を含み、
第１層目の導電性バリア層を形成する熱ＣＶＤは、第２層目以上の導電性バリア層を形成する熱ＣＶＤより低い圧力の条件に設定されることを特徴とする半導体装置の製造方法が提供される。
【００１１】
本発明のさらに別の態様は、半導体基板上に形成されたポーラス膜の溝および孔から選ばれる少なくとも１つの埋め込み用凹部の少なくとも内面にプラズマＣＶＤ法により第１導電性バリア層を形成する工程と、
前記第１導電性バリア層が形成された前記埋め込み用凹部の少なくとも内面に熱ＣＶＤまたは原子層堆積により１層以上の第２導電性バリア層を形成する工程と、
前記第２導電性バリア層が形成された前記埋め込み用凹部に導電部材を埋め込む工程と
を含むことを特徴とする半導体装置の製造方法が提供される。
【００１２】
【発明の実施の形態】
以下、本発明の実施形態を図面を参照して詳細に説明する。
【００１３】
（第１実施形態）
図１は、本発明の第１実施形態における多層配線構造を有する半導体装置を示す断面図である。
【００１４】
図示しない素子などが形成された半導体基板（半導体ウェハ）１上には、複数の埋め込み用凹部である配線溝２を有する第１層の層間絶縁膜３が形成されている。第１層配線４は、前記第１層の層間絶縁膜３の配線溝２内に導電性バリア層５を介して埋め込まれている。なお、前記配線４のうち、いくつかの配線は図示しないビアフィルを通して前記半導体基板１の素子などと電気的に接続されてもよい。
【００１５】
前記第１層の層間絶縁膜３としては、例えばシリコン酸化膜、ボロンリン添加ガラス膜（ＢＰＳＧ膜）、リン添加ガラス膜（ＰＳＧ膜）、ＳｉＯＦ、有機スピンオングラス、ポリイミドなどの非ポーラス膜等を用いることができる。
【００１６】
前記第１層配線４およびビアフィルは、例えば銅、アルミニウム、タングステン、またはこれら金属を含む合金から作られる。
【００１７】
前記導電性バリア層５は、例えばＴｉＳｉＮ，ＴａＮ，ＷＮ，ＷＳｉＮ，ＴａＡｌＮ等から作られる。この導電性バリア層５は、単層膜または積層膜で形成することを許容する。
【００１８】
また、拡散防止膜６は前記第１層配線４が埋め込まれた前記第１層の層間絶縁膜３の上に形成され、前記第１層配線４を構成する金属の拡散を防止する。ポーラス膜７および絶縁性保護膜８は、前記拡散防止膜６上にこの順序で積層されている。これらポーラス膜７および絶縁性保護膜８により第２層の層間絶縁膜９を構成している。前記拡散防止膜６を貫通して前記第１層配線４に達する埋め込み用凹部であるビアホール１０は、前記第２層の層間絶縁膜９に開口されている。埋め込み用凹部である配線溝１１は、前記ビアホール１０が位置する前記第２層の層間絶縁膜９部分および前記ビアホール１０以外の前記第２層の層間絶縁膜９部分に形成されている。第２層配線１２は、前記配線溝１１内に導電性バリア層１３を介して埋め込まれている。なお、前記第２層配線１２のうち、いくつかの配線１２（例えば図中の左側の配線１２）は底部が前記ビアホール１０に配線材料を埋め込んで形成されたビアフィル１４を通して前記第１層配線４と電気的に接続されている。前記ポーラス膜７の成分と前記導電性バリア層１３の成分とが混在した混在層１５は、前記ポーラス膜７と前記導電性バリア層１３の界面に形成されている。
【００１９】
前記拡散防止膜６は、例えばＳｉＮ、ＳｉＣ、ＳｉＣＮ等により作られる。
【００２０】
前記ポーラス膜７は、連続気泡を有し、低誘電率性、例えば比誘電率が２．５以下の値を有する。このようなポーラス膜７としては、例えばポーラスメチルシロセスキオキサン膜（ポーラスＭＳＱ膜）、ポーラスポリアリーレンエーテル膜（ポーラスＰＡＥ膜）、ポーラスハイドロゲンシロセスキオキサン膜（ポーラスＨＳＱ膜）等を用いることができる。これらのポーラス膜７は、例えば塗布法により形成される。
【００２１】
前記絶縁性保護膜８は、例えば有機シロキサン膜、または無機シロキサン膜が用いられる。
【００２２】
前記配線溝１１は、例えばその幅（Ｗ）に対する深さ（Ｄ）のアスペクト比（Ｄ／Ｗ）が１．５〜２である。
【００２３】
前記第２層配線１２およびビアフィル１４は、例えば銅、アルミニウム、タングステン、またはこれら金属を含む合金から作られる。
【００２４】
前記導電性バリア層１３は、例えばＴｉＳｉＮ，ＴａＮ，ＷＮ，ＷＳｉＮ，ＴａＡｌＮ等から作られる。この導電性バリア層１３は、単層膜または積層膜で形成することを許容する。
【００２５】
前記混在層１５は、前記導電性バリア層１３側でそのバリア層１３の成分の濃度が高く、前記導電性バリア層１３から離れる程、前記成分の濃度が低く、かつ少なくとも前記導電性バリア層１３側でポーラス膜７の連続気孔を実質的に前記成分で塞いだ形態を有することが好ましい。
【００２６】
前記混在層１５は、厚さが３０ｎｍ以下、さらに２ｎｍ以上、２０ｎｍ以下であることが望ましい。この混在層１５の厚さが３０ｎｍを超えると、前記ポーラス膜７を有する第２層の層間絶縁膜９に形成された第２層配線１２間のリークを生じる虞がある。
【００２７】
以上、本発明の第１実施形態によれば第２層の層間絶縁膜９の配線溝１１およびビアホール１０の内面に導電性バリア層１３を形成し、かつこの導電性バリア層１３を介して配線溝１１およびビアホール１０に第２層配線１２およびビアフィル１４を形成した構造を有し、第２層の層間絶縁膜９のポーラス膜７と前記導電性バリア層１３の界面にそのポーラス膜７の成分と前記導電性バリア層１３の成分とが混在した混在層１５に形成することによって、前記配線溝１１およびビアホール１０の内面に対する前記導電性バリア層１３の密着性を向上できる。
【００２８】
特に、前記混在層１５を前記導電性バリア層１３の側でそのバリア層１３の成分の濃度が高く、前記導電性バリア層１３から離れる程、前記成分の濃度が低く、かつ少なくとも前記導電性バリア層１３の側でポーラス膜７の連続気孔を実質的に前記成分で塞いだ形態にすることによって、前記配線溝１１およびビアホール１０の内面に対する前記導電性バリア層１３の密着性をより一層向上することができる。
【００２９】
その結果、高信頼性の埋め込み配線構造を有する半導体装置を提供できる。
【００３０】
また、前記混在層１５の厚さを３０ｎｍ以下にすることによって、前記ポーラス膜７を有する第２層の層間絶縁膜９に形成された第２層配線１２間の電流リークを防止できる。
【００３１】
すなわち、前記混在層１５は前述したように配線溝１１およびビアホール１０の内面に対する導電性バリア層１３の密着性を高める上で有効に働く。反面、前記混在層１５は導電性バリア層１３の成分が混在するために、その混在層１５の厚さ、特にポーラス膜７の面方向の厚さが厚くなると、前記ポーラス膜７を有する第２層の層間絶縁膜９に形成された第２層配線１２から前記混在層１５を通してこれに隣接する第２層配線１２に電流がリークする虞が生じる。
【００３２】
このようなことから、前記混在層１５の厚さを３０ｎｍ以下にする、つまり前記混在層１５を前記ポーラス膜７を有する第２層の層間絶縁膜９に形成された第２層配線１２間でのリーク電流経路として作用しない程の厚さに制限することによって、前記第２層の層間絶縁膜９に形成された前記第２層配線１２間での電流リークの発生を抑制ないし防止することができる。
【００３３】
特に、前記混在層１５の厚さを３０ｎｍ以下にし、かつ前記導電性バリア層１３の側でそのバリア層１３の成分の濃度が高く、前記導電性バリア層１３から離れる程、前記成分の濃度が低くなる濃度分布を持つ形態にすることによって、前記第２層配線１２間での電流リークの発生をより効果的に防止することができる。
【００３４】
したがって、低誘電率のポーラス膜７を有する第２層の層間絶縁膜９に第２層配線１２を高い密着力で形成でき、かつ第２層配線１２間での電流リークを防止できるため、高信頼性で安定した性能を有する半導体装置を提供できる。
【００３５】
（第２実施形態）
この第２実施形態では、前述した第１実施形態の半導体装置の製造方法を図２〜図７を参照して説明する。
【００３６】
（第１工程）
まず、図２に示すように図示しない素子などが形成された半導体基板（半導体ウェハ）１上に第１層の層間絶縁膜３を成膜する。この第１層の層間絶縁膜３に例えばレジストパターンを形成し、レジストパターンをマスクとして第１層の層間絶縁膜３をリアクティブイオンエッチング（ＲＩＥ）により選択的に除去することによって、前記半導体基板１表面に達するビアホール（図示せず）を形成する。つづいて、別のマスクパターンおよびＲＩＥにより所定のビアホールが位置する第１層の層間絶縁膜３部分およびこれ以外の第１層の層間絶縁膜３に配線溝２を形成する。ひきつづき、前記ビアホールおよび配線溝２を含む第１層の層間絶縁膜３上に例えばスパッタリング法により導電性バリア層５を形成し、さらに配線材料膜を形成する。
【００３７】
次いで、前記ビアホールおよび配線溝２を除く前記第１層の層間絶縁膜３上に位置する余剰の配線材料膜および導電性バリア層５を化学機械研磨（ＣＭＰ）により除去し、前記第１層の層間絶縁膜３に導電性バリア層５で包まれた第１層配線４と導電性バリア層５で包まれ、ビアフィル（図示せず）を通して前記半導体基板１の素子などと電気的に接続される第１層配線（図示せず）を形成する。このＣＭＰにおいて、例えば第１層の層間絶縁膜３上に位置する余剰の配線材料膜を第１ＣＭＰで除去した後、前記第１層の層間絶縁膜３上に位置する余剰の導電性バリア層５を第２ＣＭＰで除去する。
【００３８】
前記第１層の層間絶縁膜３および導電性バリア層５は、前記第１実施形態で説明したのと同様な材料および形態で形成することができる。
【００３９】
前記配線材料としては、例えば銅、アルミニウム、タングステン、またはこれら金属を含む合金を用いることができる。
【００４０】
前記配線材料膜の形成は、例えばスパッタリング法によりシード層を全面に形成し、このシード層を共通電極としてめっきする方法が採用される。
【００４１】
（第２工程）
図３に示すように前記第１層配線４が埋め込まれた第１層の層間絶縁膜３上に拡散防止膜６を形成する。つづいて、この拡散防止膜６上に例えば塗布法によりポーラス膜７を成膜した後、絶縁性保護膜８を成膜して第２層の層間絶縁膜９を形成する。
【００４２】
前記拡散防止膜６、ポーラス膜７および絶縁性保護膜８は、前記第１実施形態で説明したのと同様な材料を用いることができる。
【００４３】
前記拡散防止膜６および絶縁性保護膜８は、例えばＣＶＤ法により成膜することができる。
【００４４】
前記絶縁性保護膜８は、後述するレジストパターンのマスクを除去するためのドライエッチング工程および後述する余剰の配線材料を除去するための化学機械研磨（ＣＭＰ）工程においてその下のポーラス膜７を保護する役目をなす。
【００４５】
（第３工程）
図４に示すように前記ポーラス膜７と絶縁性保護膜８の積層構造を有する第２層の層間絶縁膜９に例えばレジストパターンを形成し、このレジストパターンをマスクとして前記第２層の層間絶縁膜９をＲＩＥにより選択的に除去することによって、前記拡散防止膜６に達する埋め込み用凹部であるビアホール１０を形成する。つづいて、別のマスクパターンおよびＲＩＥにより所定のビアホール１０が位置する第２層の層間絶縁膜９部分およびこれ以外の第２層の層間絶縁膜９に埋め込み用凹部である配線溝１１を形成し、さらに露出した拡散防止膜６部分をＲＩＥにより除去する。
【００４６】
（第４工程）
前記ビアホール１０および配線溝１１を含む前記第２層の層間絶縁膜９上に所定の原料ガスを用いる熱ＣＶＤにより略同一組成の２層以上（例えば２層）の導電性バリア層を形成する。この工程において、第１層目の導電性バリア層を形成する熱ＣＶＤは、第２層目の導電性バリア層を形成する熱ＣＶＤより低い圧力の条件、つまり成膜が供給律速になる条件に設定する。このような条件の熱ＣＶＤにおいて、図８の（Ａ）に示すように原料ガス２１は例えば前記配線溝１１から前記ポーラス膜７の連続気泡２２に浸透する。この時、成膜が供給律速であるため、図８の（Ｂ）に示すように成膜開始から極めて短時間で前記配線溝１１内面に露出する気泡２２部分で原料ガス２１の分解によるバリア材２３の堆積が起こり、前記配線溝１１内面に露出する気泡２２の開口がバリア材２３で塞がれる。このため、原料ガス２１が前記連続気泡２２の奥（前記配線溝１１から離れた位置）に浸透するのを阻止される。その結果、バリア材２３が前記配線溝１１から前記ポーラス膜７の連続気泡２２内部（例えばポーラス膜７表面と平行な方向の内部）に向けて堆積される領域を制限、例えば配線溝１１内面から３０ｎｍ以下の厚さに制限できる。したがって、図５に示すように前記ポーラス膜７の成分と前記導電性バリア層の成分とが混在し、厚さが制限された混在層１５を配線溝１１およびビアホ−ル１０の内面近傍の前記ポーラス膜７に形成できる。また、この混在層１５は図８の（Ａ），（Ｂ）の導電性バリア層の堆積挙動から、配線溝１１およびビアホ−ル１０の内面近傍でバリア層の成分の濃度が高く、その内面から離れる程、前記成分の濃度が低く、かつ前記内面に位置するポーラス膜７の連続気孔を実質的に前記成分で塞いだ形態を有する。ひきつづいて、半導体基板１を大気に曝すことなく、圧力の高い熱ＣＶＤ、つまり反応律速でステップカバレージが良好な熱ＣＶＤを実施することにより、同図５に示すように前記混在層１５が内面近傍に形成された前記配線溝１１およびビアホ−ル１０の内面を含む前記第２層の層間絶縁膜９上に導電性バリア層１３を形成する。
【００４７】
前記熱ＣＶＤでの原料ガスは、成膜する導電性バリア層の種類に応じて種々のガスが使用される。例えば、ＴｉＳｉＮからなる導電性バリア層を成膜する場合には、テトラキスジメチルアミノチタン（ＴＤＭＡＴ）、テトラキスジエチルアミノチタン（ＴＤＥＡＴ）、ＴｉＣｌ４から選ばれる少なくとも１種のチタニウム化合物ガスとＳｉＨ４、Ｓｉ２Ｈ６から選ばれる少なくとも１種のシリコン化合物ガスとＮＨ３、Ｎ２から選ばれる少なくとも１種の窒素含有ガスとの混合ガスが用いられる。ＴａＮからなる導電性バリア層を成膜する場合には、ペンタキスジメチルアミノタンタル（ＰＤＭＡＴ）、テトラブチルイミドトリスジエチルアミドタンタル（ＴＢＴＤＥＴ）から選ばれるタンタル化合物ガスとＮＨ３、Ｎ２から選ばれる少なくとも１種の窒素含有ガスとの混合ガスが用いられる。ＷＮからなる導電性バリア層を成膜する場合には、ＷＦ６などのタングステン化合物ガスとＮＨ３、Ｎ２から選ばれる少なくとも１種の窒素含有ガスとの混合ガスが用いられる。ＷＳｉＮからなる導電性バリア層を成膜する場合には、ＷＦ６などのタングステン化合物ガスとＳｉＨ４、Ｓｉ２Ｈ６から選ばれる少なくとも１種のシリコン化合物ガスとＮＨ３、Ｎ２から選ばれる少なくとも１種の窒素含有ガスとの混合ガスが用いられる。ＴａＡｌＮからなる導電性バリア層を成膜する場合には、ＰＤＭＡＴ、ＴＢＴＤＥＴから選ばれるタンタル化合物ガスとトリメチルアルミニウム（ＴＭＡ）、ジメチルアルミニウムハイドライド（ＤＭＡＨ）から選ばれるアルミニウム化合物ガスとＮＨ３、Ｎ２から選ばれる少なくとも１種の窒素含有ガスとの混合ガスが用いられる。また、前記熱ＣＶＤでは前記原料ガスのほかにＡｒ，Ｈｅ、Ｎ２のようなキャリアガスを用いることを許容する。
【００４８】
前記第１層の導電性バリア層を形成する熱ＣＶＤは、３００〜３７０℃の温度、０．４〜０．８Ｔｏｒｒの圧力の条件に設定され、第２層目以上の導電性バリア層を形成する熱ＣＶＤは３００〜３７０℃の温度、１．０Ｔｏｒｒ以上の圧力の条件に設定されることが好ましい。前記第１層目の導電性バリア層を形成する熱ＣＶＤにおいて、圧力条件を０．４Ｔｏｒｒ未満にするとバリア層の成膜速度が遅くなって、半導体装置の生産性が低下する虞がある。一方、前記第１層目の導電性バリア層を形成する熱ＣＶＤにおいて、圧力条件が０．８Ｔｏｒｒを超えると、供給律速条件でのバリア層の成膜が困難になり、導電性バリア層の成分の侵入をポーラス膜と導電性バリア層との界面近傍に制限し難くなる。また、前記第２層目以上の導電性バリア層を形成する熱ＣＶＤにおいて、圧力条件を１．０Ｔｏｒｒ未満にすると高アスペクト比の埋め込み用凹部の内面にステップカバレージの良好な導電性バリア層を形成することが困難になる虞がある。
【００４９】
（第５工程）
図６に示すように配線溝１１およびビアホール１０を含む前記第２層の層間絶縁膜９の前記導電性バリア層１３上に配線材料膜１６を形成する。
【００５０】
次いで、前記ビアホール１０および配線溝１１を除く前記第２層の層間絶縁膜９上に位置する余剰の配線材料膜１６および導電性バリア層１３をＣＭＰにより除去し、前記第２層の層間絶縁膜９に前記導電性バリア層１３で包まれた第２層配線１２を形成するとともに、前記導電性バリア層１３で包まれ、ビアフィル１４を通して前記第１層配線４と電気的に接続される第２層配線１２を形成することにより図７に示す半導体装置を製造する。
【００５１】
前記配線材料としては、例えば銅、アルミニウム、タングステン、またはこれら金属を含む合金を用いることができる。
【００５２】
前記配線材料膜の形成は、例えばスパッタリング法によりシード層を全面に形成し、このシード層を共通電極としてめっきする方法が採用される。
【００５３】
前記ＣＭＰにおいて、例えば第２層の層間絶縁膜９上に位置する余剰の配線材料を第１ＣＭＰで除去した後、前記第２層の層間絶縁膜９上に位置する余剰の前記導電性バリア層１３を第２ＣＭＰで除去する。
【００５４】
以上、本発明の第２実施形態によればポーラス膜７を有する第２層の層間絶縁膜９に埋め込み用凹部であるビアホール１０および配線溝１１を形成し、これらビアホール１０および配線溝１１の内面に熱ＣＶＤにより略同一組成の２層以上の導電性バリア層を形成する際、第１層目の導電性バリア層を形成する熱ＣＶＤを第２層目以上の導電性バリア層を形成する熱ＣＶＤより低い圧力の条件、つまり供給律速条件に設定することによって、図５に示すように前記ポーラス膜７の成分と前記導電性バリア層の成分とが混在し、かつ厚さが制限された混在層１５を配線溝１１およびビアホ−ル１０の内面近傍の前記ポーラス膜７に形成できる。その結果、ひきつづいて圧力の高い熱ＣＶＤ、つまり反応律速でステップカバレージが良好な熱ＣＶＤを実施することにより、前記配線溝１１およびビアホ−ル１０の内面を含む前記第２層の層間絶縁膜９上に前記混在層１５を介して高い密着力で導電性バリア層１３を形成することができる。
【００５５】
特に、前記第１層目の導電性バリア層を形成する熱ＣＶＤを３００〜３７０℃の温度、０．４〜０．８Ｔｏｒｒの圧力の条件に設定し、第２層目以上の導電性バリア層を形成する熱ＣＶＤを３００〜３７０℃の温度、１．０Ｔｏｒｒ以上の圧力の条件に設定することによって、厚さが例えば３０ｎｍ以下に制限された混在層１５を配線溝１１およびビアホ−ル１０の内面近傍の前記ポーラス膜７に形成できるとともに、前記配線溝１１およびビアホ−ル１０の内面を含む前記第２層の層間絶縁膜９上に前記混在層１５を介して高い密着力で、かつ比較的均一な厚さの導電性バリア層１３を形成することができる。
【００５６】
このような導電性バリア層１３の形成後に前記配線溝１１およびビアホ−ル１０を含む前記第２層の層間絶縁膜９上に配線材料膜１６を形成し、ＣＭＰにより第２層の層間絶縁膜９上の余剰の配線材料膜１６、さらに導電性バリア層１３を除去することによって、前記配線溝１１およびビアホ−ル１０内に密着性が良好な導電性バリア層１３で包まれた第２層配線１２、ビアフィル１４を形成できる。
【００５７】
また、厚さが制限された混在層１５を配線溝１１およびビアホ−ル１０の内面近傍の前記ポーラス膜７に形成できるため、このポーラス膜７を有する第２層の層間絶縁膜９に第２層配線１２を形成することによって、第１実施形態で説明したように第２層配線１２間でのリーク電流の発生を防止できる。
【００５８】
したがって、低誘電率のポーラス膜７を有する第２層の層間絶縁膜９に第２層配線１２を高い密着力で形成でき、かつ第２層配線１２間での電流リークを防止できるため、高信頼性で安定した性能を有する半導体装置を製造することができる。
【００５９】
（第３実施形態）
この第３実施形態は、前述した第２実施形態における半導体装置の製造工程（第４工程）において、第１層目の導電性バリア層の成膜の際に低圧力の熱ＣＶＤに代えて所定の原料ガスを用いるプラズマＣＶＤを採用し、その後に熱ＣＶＤを実施して導電性バリア層を形成する。
【００６０】
前記プラズマＣＶＤでの原料ガスは、第２実施形態で説明した熱ＣＶＤの原料ガスと同様なものが用いられ、かつＡｒ，ＨｅＮ２のようなキャリアガスが併用される。
【００６１】
前記プラズマＣＶＤは、例えば平行平板電極を内蔵した真空容器を備えたプラズマＣＶＤ装置で実施する場合、前記真空容器の真空度を１ｍＴｏｒｒ〜１５Ｔｏｒｒに規定することが好ましい。
【００６２】
前記熱ＣＶＤは、３００〜３７０℃の温度、１．０Ｔｏｒｒ以上の圧力の条件に設定されることが好ましい。なお、これらのプラズマＣＶＤおよび熱ＣＶＤにより形成された２層以上の導電性バリア層は第２実施形態と同様、略同一の組成であることが好ましいが、成膜法の相違に起因した多少の組成の変動が生じることを許容する。
【００６３】
以上、本発明の第３実施形態によればプラズマＣＶＤは供給律速条件で成膜がなされるため、第２実施形態と同様にポーラス膜７の成分と前記導電性バリア層の成分とが混在し、厚さが制限された混在層１５を配線溝１１およびビアホ−ル１０の内面近傍の前記ポーラス膜７に形成できる。また、この混在層１５は配線溝１１およびビアホ−ル１０の内面近傍で導電性バリア層の成分の濃度が高く、その内面から離れる程、前記成分の濃度が低く、かつ前記内面に位置するポーラス膜７の連続気孔を実質的に前記成分で塞いだ形態を有する。
【００６４】
このような第３実施形態は、第２実施形態と同様に前記配線溝１１およびビアホ−ル１０の内面を含む前記第２層の層間絶縁膜９上に前記混在層１５を介して高い密着力で導電性バリア層１３を形成することができ、かつポーラス膜７を有する第２層の層間絶縁膜９に互いにリーク電流の発生が防止された複数の第２層配線１２を形成することができる。
【００６５】
したがって、低誘電率のポーラス膜７を有する第２層の層間絶縁膜９に高信頼性で安定した性能を有する第２層配線１２が埋め込まれた半導体装置を製造することができる。
【００６６】
なお、前述した第１実施形態〜第３実施形態においては埋め込み配線が形成される絶縁膜を２層構造にしたが、３層以上の多層配線構造にしてもよい。
【００６７】
また、前述した第１実施形態〜第３実施形態においてはポーラス膜と絶縁性保護膜との積層構造を持つ絶縁膜は第２層目に採用したが、これに限定されない。例えば、第１層目の絶縁膜、または第３層目異常の絶縁膜に採用してもよい。前記積層構造を持つ絶縁膜は、１つの層の絶縁膜への適用に限らず、２つ以上の層に適用してもよい。
【００６８】
さらに、前述した第２実施形態〜第３実施形態においては導電性バリア層の形成に際し、供給律速条件での成膜処理にひきつづく成膜処理として熱ＣＶＤを採用したが、この熱ＣＶＤに代えて原子層堆積（ＡＬＤ；Ａｔｏｍｉｃ  ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）を採用してもよい。
【００６９】
【実施例】
以下、本発明の実施例を前述した図２〜図７を参照して説明する。
【００７０】
（実施例１）
まず、図２に示すように図示しない素子などが形成された半導体基板（半導体ウェハ）１上に厚さ３００ｎｍのシリコン酸化膜からなる第１層の層間絶縁膜３を成膜した。この第１層の層間絶縁膜３にレジストパターンを形成し、レジストパターンをマスクとして第１層の層間絶縁膜３をリアクティブイオンエッチング（ＲＩＥ）により選択的に除去することによって、前記半導体基板１表面に達するビアホール（図示せず）を形成した。つづいて、別のマスクパターンおよびＲＩＥ法により所定のビアホールが位置する第１層の層間絶縁膜３部分およびこれ以外の第１層の層間絶縁膜３に配線溝２を形成した。ひきつづき、前記ビアホールおよび配線溝２を含む前記第１層の層間絶縁膜３上にＣＶＤ法により厚さ５ｎｍのＴｉＳｉＮからなる導電性バリア層５を形成した。この後、スパッタリング法により厚さ１００ｎｍの銅シード層（図示せず）を形成した。さらに、この銅シード層を共通電極として銅めっき処理を施して前記ビアホールおよび配線溝２を含む前記銅シード層上に銅膜を形成した。
【００７１】
次いで、前記ビアホールおよび配線溝２を除く前記第１層の層間絶縁膜３上に位置する余剰の銅膜および導電性バリア層５を化学機械研磨（ＣＭＰ）により除去し、前記第１層の層間絶縁膜３に導電性バリア層５で包まれた第１層配線４と導電性バリア層５で包まれ、ビアフィル（図示せず）を通して前記半導体基板１の素子などと電気的に接続される第１層配線（図示せず）を形成した。このＣＭＰにおいて、第１層の層間絶縁膜３上に位置する余剰の銅膜を銅用ＣＭＰで除去した後、前記第１層の層間絶縁膜３上に位置する余剰の導電性バリア層５をバリア用ＣＭＰで除去した。
【００７２】
次いで、図３に示すように前記第１層配線４が埋め込まれた第１層の層間絶縁膜３上にＣＶＤ法により厚さ１００ｎｍのＳｉＣからなる拡散防止膜６を形成した。つづいて、この拡散防止膜６上に塗布法により厚さ４００ｎｍのポーラスＰＡＥ膜（ポーラス膜）７を成膜した後、厚さ２００ｎｍの有機シロキサンからなる絶縁性保護膜８を成膜して総厚さ６００ｎｍ第２層の層間絶縁膜９を形成した。
【００７３】
次いで、図４に示すように前記ポーラス膜７と絶縁性保護膜８の積層構造を有する第２層の層間絶縁膜９にレジストパターンを形成し、このレジストパターンをマスクとして前記第２層の層間絶縁膜９をＲＩＥにより選択的に除去することによって、前記拡散防止膜６に達するビアホール１０を形成した。つづいて、別のマスクパターンおよびＲＩＥにより所定のビアホール１０が位置する第２層の層間絶縁膜９部分およびこれ以外の第２層の層間絶縁膜９に幅１５０ｎｍ、深さ３００ｎｍの配線溝１１を１５０ｎｍのスペースで形成し、さらにビアホール底部に露出した拡散防止膜６部分をＲＩＥにより除去した。これらの配線溝１１は、その幅（Ｗ）に対する深さ（Ｄ）のアスペクト比（Ｄ／Ｗ）が２であった。
【００７４】
次いで、前記半導体基板１を外部にヒータを有する真空容器（図示せず）内に設置した。原料ガスであるＴＯＭＡＴ／ＳｉＨ４／Ｎ２およびキャリアガスであるアルゴンをそれぞれ前記真空容器内に供給し、真空容器内のガスを排気して原料ガスの分圧を０．５Ｔｏｒｒにし、かつ成膜温度を３３０℃に設定した。つまり、熱ＣＶＤを供給律速条件に設定した。この時、前記ビアホール１０および配線溝１１を含む前記第２層の層間絶縁膜９にＴｉＳｉＮからなる厚さ５ｎｍ（絶縁性保護膜８上での厚さ）の第１導電性バリア層が形成された。この熱ＣＶＤ後において、例えば前記配線溝１１近傍のポーラス膜７をその配線溝１１からポーラス膜７の面方向にＥＤＸ−深さプロファイル分析を行った。その結果を図９に示す。この図９からＴｉはポーラス膜７中に３０ｎｍ以下までしか浸透せず、かつＴｉＳｉＮにより前記配線溝１１に露出したポーラス膜７の気孔が塞がれていることがわかった。このように配線溝１１近傍のポーラス膜７に形成された混在層１５は、Ｔｉ，Ｓｉ，Ｎ，ＣおよびＯにより構成されていた。つづいて、第１導電性バリア層の形成後、同一真空容器にて原料ガスの分圧を１．０Ｔｏｒｒ、成膜温度を３３０℃に設定した。つまり、熱ＣＶＤを反応律速条件に設定した。この時、前記ビアホール１０および配線溝１１内を含む前記第２層の層間絶縁膜９にＴｉＳｉＮからなる厚さ５ｎｍ（絶縁性保護膜８上での厚さ）の第２導電性バリア層が形成された。このような工程により、図５に示すように厚さ３０ｎｍ以下の混在層１５が内面近傍に形成された前記配線溝１１およびビアホ−ル１０を含む前記第２層の層間絶縁膜９上に厚さ５〜１０ｎｍのＴｉＳｉＮからなる導電性バリア層１３が形成された。
【００７５】
次いで、図６に示すように前記熱ＣＶＤ後に大気暴露することなく、配線溝１１およびビアホール１０を含む前記第２層の層間絶縁膜９の前記導電性バリア層１３上にスパッタリングにより厚さ１００ｎｍの銅シード層（図示せず）を成膜した。さらに、この銅シード層を共通電極として銅めっき処理を施して前記ビアホール１０および配線溝１１を含む前記銅シード層上に銅膜１６を形成した。
【００７６】
次いで、前記ビアホール１０および配線溝１１を除く前記第２層の層間絶縁膜９上に位置する余剰の銅膜１６および導電性バリア層１３をＣＭＰにより除去し、前記第２層の層間絶縁膜９に前記導電性バリア層１３で包まれた第２層配線１２を形成するとともに、前記導電性バリア層１３で包まれ、ビアフィル１４を通して前記第１層配線４と電気的に接続される第２層配線１２を形成することにより図７に示す多層配線構造を有する複数の半導体装置（半導体チップ）を前記半導体ウェハに製造した。このＣＭＰにおいて、第２層の層間絶縁膜９上に位置する余剰の銅膜を銅用ＣＭＰで除去した後、前記第２層の層間絶縁膜９上に位置する余剰の前記導電性バリア層１３をバリア用ＣＭＰで除去した。
【００７７】
（比較例１）
ビアホールおよび配線溝が形成されたポーラス膜を有する第２層の層間絶縁膜に原料ガスの分圧を１．０Ｔｏｒｒ、成膜温度を３３０℃に設定した熱ＣＶＤ、つまり反応律速条件の熱ＣＶＤのみで導電性バリア層を形成した以外、実施例１と同様な方法により複数の半導体装置（半導体チップ）を前記半導体ウェハに製造した。
【００７８】
得られた実施例１および比較例１の２０個の半導体チップについて、第２層配線に電圧を徐々に高めながら供給した時の配線間のリーク電流を測定した。その結果を、図１０、図１１に示す。
【００７９】
図１０から明らかなように実施例１では、２０個の半導体チップ全てにおいて電圧の増加に伴って緩やかにリーク電流が増大するに留まり、第２層配線間のリーク電流の発生を抑制ないし防止できることがわかる。
【００８０】
これに対し、図１１に示す比較例１では２０個の半導体チップの大部分で第２層配線への低電圧の供給時に大きなリーク電流が発生することがわかる。このようなリーク電流の発生は次のような挙動によるものである。
【００８１】
すなわち、比較例１では原料ガスの圧力を１．０Ｔｏｒｒ、温度を３３０℃に設定した熱ＣＶＤ、つまり『反応律速条件』の熱ＣＶＤにより導電性バリア層を配線溝およびビアホールを含むポーラス膜を有する第２層の層間絶縁膜に成膜する。この反応律速条件の熱ＣＶＤにおいては、成膜開始から極めて短時間で配線溝内面に露出する気泡の開口が原料ガスの分解によるバリア材で塞がれることがない。このため、前記熱ＣＶＤに用いる原料ガスは前記配線溝内面からポーラス膜の連続気泡の膜厚方向、膜面方向に深く浸透し、熱分解されて導電性を有するバリア材として残留する。このバリア材の残留深さ（特にポーラス膜の面方向の残留深さ）は、３０ｎｍを優に超える。その結果、このポーラス膜を有する第２層の層間絶縁膜に第２層配線を形成すると、これら第２層配線間に位置するポーラス膜に前記バリア材が残留するために、第２層配線への低電圧の供給で配線間にリーク電流を発生する。
【００８２】
（実施例２）
ビアホールおよび配線溝が形成されたポーラス膜を有する第２層の層間絶縁膜に以下に説明する方法で導電性バリア層を形成した以外、実施例１と同様な方法により複数の半導体装置（半導体チップ）を前記半導体ウェハに製造した。
【００８３】
前記半導体基板１を真空容器内の平行平板電極のうちの接地された下部電極上に設置した。原料ガスであるＴＯＭＡＴ／ＳｉＨ４／Ｎ２およびキャリアガスであるアルゴンをそれぞれ前記真空容器内に供給し、真空容器内のガスを排気して５Ｔｏｒｒに設定した後、１３．５６ＭＨｚの高周波電源から上部電極に出力１ｋＷの電力を印加して前記平行平板電極間にプラズマを発生させた。このような供給律速条件でのプラズマＣＶＤにより前記ビアホールおよび配線溝を含む前記第２層の層間絶縁膜にＴｉＳｉＮからなる厚さ５ｎｍの第１導電性バリア層を形成した。この時、前述した図９と同様、Ｔｉはポーラス膜中に３０ｎｍ以下までしか浸透せず、かつＴｉＳｉＮにより前記配線溝に露出したポーラス膜の気孔を塞ぐことができた。つづいて、半導体ウェハを大気に曝さずに外部にヒータを有する真空容器（図示せず）内に設置した。原料ガスであるＴＯＭＡＴ／ＳｉＨ４／Ｎ２およびキャリアガスであるアルゴンをそれぞれ前記真空容器内に供給し、真空容器内のガスを排気して原料ガスの分圧を１．０Ｔｏｒｒ、成膜温度を３３０℃に設定した。つまり、熱ＣＶＤを反応律速条件に設定した。この時、前記ビアホールおよび配線溝を含む前記第２層の層間絶縁膜にＴｉＳｉＮからなる厚さ５ｎｍの第２導電性バリア層が形成された。このような工程により、図５に示すように厚さ３０ｎｍ以下の混在層１５が内面近傍に形成された前記配線溝１１およびビアホ−ル１０を含む前記第２層の層間絶縁膜９上に厚さ５〜１０ｎｍのＴｉＳｉＮからなる導電性バリア層１３が形成された。
【００８４】
得られた実施例２の２０個の半導体チップについて、実施例１と同様に第２層配線に電圧を徐々に高めながら供給した時の配線間のリーク電流を測定した。その結果を、前述した図１０と同様、２０個の半導体チップ全てにおいて電圧の増加に伴って緩やかにリーク電流が増大するに留まり、第２層配線間のリーク電流の発生を抑制ないし防止できることがわかった。
【００８５】
【発明の効果】
以上説明したように本発明によれば低誘電率のポーラス膜に配線を高い密着力で形成でき、かつこれらの配線間での電流リークを防止でき、高信頼性で安定した性能を有する半導体装置およびその製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体装置を示す断面図。
【図２】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図。
【図３】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図。
【図５】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図。
【図６】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図。
【図７】本発明の第２実施形態に係る半導体装置の製造工程を示す断面図。
【図８】本発明の第２実施形態における供給律速条件の熱ＣＶＤで導電性バリア層を形成する時の配線溝近傍のポーラス膜の状態を模式的に示す断面図。
【図９】本発明の実施例１における前記配線溝近傍のポーラス膜のＥＤＸ−深さプロファイル図。
【図１０】本発明の実施例１で得られた半導体チップにおける第２層配線への電圧とその配線間のリーク電流との関係を示す図。
【図１１】比較例１で得られた半導体チップにおける第２層配線への電圧とその配線間のリーク電流との関係を示す図。
【符号の説明】
１…半導体基板（半導体ウェハ）、３…第１層の層間絶縁膜、４…第１層配線、７…ポーラス膜、９…第２層の層間絶縁膜、１０…ビアホール、１１…配線溝、１２…第２層配線、１３…導電性バリア層、１４…ビアフィル、１５…混在層、２１…原料ガス、２２…連続気泡、２３…バリア材。
【図１】
2005005383.tif 000003
【図２】
2005005383.tif 000004
【図３】
2005005383.tif 000005
【図４】
2005005383.tif 000006
【図５】
2005005383.tif 000007
【図６】
2005005383.tif 000008
【図７】
2005005383.tif 000009
【図８】
2005005383.tif 000010
【図９】
2005005383.tif 000011
【図１０】
2005005383.tif 000012
【図１１】
2005005383.tif 000013
【手続補正書】
【提出日】平成15年10月7日(2003.10.7)
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項１】
半導体基板上に形成されたポーラス膜における溝および孔から選ばれる少なくとも１つの埋め込み用凹部の内面に導電性バリア層を形成し、かつこの導電性バリア層を介して前記埋め込み用凹部に導電部材を埋め込んだ構造を有する半導体装置であって、
前記ポーラス膜の成分と前記導電性バリア層の成分とが混在する混在層が、前記ポーラス膜と前記導電性バリア層の界面に形成されたことを特徴とする半導体装置。
【請求項２】
前記混在層は、前記ポーラス膜で構成された層を備え、前記バリア層と同じ成分が前記ポーラス膜で構成された層の気孔に存在することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記溝の幅Ｗに対する深さＤのアスペクト比（Ｄ／Ｗ）は、１．５〜２であることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記混在層は、前記導電性バリア層側でそのバリア層の成分の濃度が高く、前記導電性バリア層から離れる程、前記成分の濃度が低く、かつ前記ポーラス膜の連続気孔を実質的に前記成分で塞いだ形態を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記混在層は、厚さが３０ｎｍ以下であることを特徴とする請求項１ないし４いずれか記載の半導体装置。
【請求項６】
半導体基板上に形成されたポーラス膜の溝および孔から選ばれる少なくとも１つの埋め込み用凹部の少なくとも内面に熱ＣＶＤにより略同一組成の２層以上の導電性バリア層を形成する工程と、
前記導電性バリア層が形成された前記埋め込み用凹部に導電部材を埋め込む工程と
を含み、
第１層目の導電性バリア層を形成する熱ＣＶＤは、第２層目以上の導電性バリア層を形成する熱ＣＶＤより低い圧力の条件に設定されることを特徴とする半導体装置の製造方法。
【請求項７】
前記第１層目の導電性バリア層を形成する熱ＣＶＤは、３００〜３７０℃の温度、０．４〜０.８Ｔｏｒｒの圧力の条件に設定され、第２層目以上の導電性バリア層を形成する熱ＣＶＤは３００〜３７０℃の温度、１．０Ｔｏｒｒ以上の圧力の条件に設定されることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板上に形成されたポーラス膜の溝および孔から選ばれる少なくとも１つの埋め込み用凹部の少なくとも内面にプラズマＣＶＤ法により第１導電性バリア層を形成する工程と、
前記第１導電性バリア層が形成された前記埋め込み用凹部の少なくとも内面に熱ＣＶＤまたは原子層堆積により１層以上の第２導電性バリア層を形成する工程と、
前記第２導電性バリア層が形成された前記埋め込み用凹部に導電部材を埋め込む工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第２導電性バリア層を形成する熱ＣＶＤは、３００〜３７０℃の温度、１．０Ｔｏｒｒ以上の圧力の条件に設定されることを特徴とする請求項８記載の半導体装置の製造方法。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７４
【補正方法】変更
【補正の内容】
【００７４】
次いで、前記半導体基板１を外部にヒータを有する真空容器（図示せず）内に設置した。原料ガスであるＴＤＭＡＴ／ＳｉＨ4／Ｎ2およびキャリアガスであるアルゴンをそれぞれ前記真空容器内に供給し、真空容器内のガスを排気して原料ガスの分圧を０．５Ｔｏｒｒにし、かつ成膜温度を３３０℃に設定した。つまり、熱ＣＶＤを供給律速条件に設定した。この時、前記ビアホール１０および配線溝１１を含む前記第２層の層間絶縁膜９にＴｉＳｉＮからなる厚さ５ｎｍ（絶縁性保護膜８上での厚さ）の第１導電性バリア層が形成された。この熱ＣＶＤ後において、例えば前記配線溝１１近傍のポーラス膜７をその配線溝１１からポーラス膜７の面方向にＥＤＸ−深さプロファイル分析を行った。その結果を図９に示す。この図９からＴｉはポーラス膜７中に３０ｎｍ以下までしか浸透せず、かつＴｉＳｉＮにより前記配線溝１１に露出したポーラス膜７の気孔が塞がれていることがわかった。このように配線溝１１近傍のポーラス膜７に形成された混在層１５は、Ｔｉ，Ｓｉ，Ｎ，ＣおよびＯにより構成されていた。つづいて、第１導電性バリア層の形成後、同一真空容器にて原料ガスの分圧を１．０Ｔｏｒｒ、成膜温度を３３０℃に設定した。つまり、熱ＣＶＤを反応律速条件に設定した。この時、前記ビアホール１０および配線溝１１内を含む前記第２層の層間絶縁膜９にＴｉＳｉＮからなる厚さ５ｎｍ（絶縁性保護膜８上での厚さ）の第２導電性バリア層が形成された。このような工程により、図５に示すように厚さ３０ｎｍ以下の混在層１５が内面近傍に形成された前記配線溝１１およびビアホ−ル１０を含む前記第２層の層間絶縁膜９上に厚さ５〜１０ｎｍのＴｉＳｉＮからなる導電性バリア層１３が形成された。


【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００８３
【補正方法】変更
【補正の内容】
【００８３】
前記半導体基板１を真空容器内の平行平板電極のうちの接地された下部電極上に設置した。原料ガスであるＴＤＭＡＴ／ＳｉＨ4／Ｎ2およびキャリアガスであるアルゴンをそれぞれ前記真空容器内に供給し、真空容器内のガスを排気して５Ｔｏｒｒに設定した後、１３．５６ＭＨｚの高周波電源から上部電極に出力１ｋＷの電力を印加して前記平行平板電極間にプラズマを発生させた。このような供給律速条件でのプラズマＣＶＤにより前記ビアホールおよび配線溝を含む前記第２層の層間絶縁膜にＴｉＳｉＮからなる厚さ５ｎｍの第１導電性バリア層を形成した。この時、前述した図９と同様、Ｔｉはポーラス膜中に３０ｎｍ以下までしか浸透せず、かつＴｉＳｉＮにより前記配線溝に露出したポーラス膜の気孔を塞ぐことができた。つづいて、半導体ウェハを大気に曝さずに外部にヒータを有する真空容器（図示せず）内に設置した。原料ガスであるＴＤＭＡＴ／ＳｉＨ4／Ｎ2およびキャリアガスであるアルゴンをそれぞれ前記真空容器内に供給し、真空容器内のガスを排気して原料ガスの分圧を１．０Ｔｏｒｒ、成膜温度を３３０℃に設定した。つまり、熱ＣＶＤを反応律速条件に設定した。この時、前記ビアホールおよび配線溝を含む前記第２層の層間絶縁膜にＴｉＳｉＮからなる厚さ５ｎｍの第２導電性バリア層が形成された。このような工程により、図５に示すように厚さ３０ｎｍ以下の混在層１５が内面近傍に形成された前記配線溝１１およびビアホ−ル１０を含む前記第２層の層間絶縁膜９上に厚さ５〜１０ｎｍのＴｉＳｉＮからなる導電性バリア層１３が形成された。