(57)【要約】【課題】電源において発生する電源電圧降下を、比較的に小さい容量を用いて速やかに緩和するための同期回路およびそれを用いた半導体チップを提供する。【解決手段】同期回路は、容量Ｃ１〜Ｃ２と、トランスミッションゲートＳ１〜Ｓ３とを備える。クロック信号ＣＬＫ２がＬレベルである場合には、トランスミッションゲートＳ１，Ｓ２は導通状態となり、トランスミッションゲートＳ３は遮断状態となるので、容量Ｃ１，Ｃ２には電荷ＶＤＤ１×ＣＣ１，ＶＤＤ１×ＣＣ２がそれぞれ貯められる。次に、クロック信号ＣＬＫ２がＨレベルに変化した場合には、トランスミッションゲートＳ１，Ｓ２は遮断状態となり、トランスミッションゲートＳ３は導通状態となるので、容量Ｃ１，Ｃ２に貯められる電荷もいずれもＶＤＤ１×ＣＣ１×ＣＣ２／（ＣＣ１＋ＣＣ２）に減少する。【選択図】        図１
2005005757.tif 000002
【特許請求の範囲】
【請求項１】
所定の周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、
前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、
一極が前記第一の電源線に接続された第一容量と、
一端が前記第一容量の他極に接続され他端が接地線に接続された第一スイッチ素子と、
一極が接地線に接続された第二容量と、
一端が前記第二容量の他極に接続され他端が前記第一の電源線と前記第一容量の一極とに接続された第二スイッチ素子と、
一端が前記第一容量の他極と前記第一スイッチ素子の一端とに接続され他端が前記第二容量の他極と前記第二スイッチ素子の一端とに接続された第三スイッチ素子と
を備え、
前記第一乃至第三スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作する
同期回路。
【請求項２】
所定の周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、
前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、
一極が前記第一の電源線に接続された第一容量と、
一端が前記第一容量の他極に接続され他端が接地線に接続された第一スイッチ素子と、
一極が接地線に接続された第二容量と、
前記第二容量に所定の大きさの第二電源電圧を供給するための第二の電源線と、
一端が前記第二容量の他極に接続され他端が前記第二の電源線に接続された第二スイッチ素子と、
一端が前記第一容量の他極と前記第一スイッチ素子の一端とに接続され他端が前記第二容量の他極と前記第二スイッチ素子の一端とに接続された第三スイッチ素子と
を備え、
前記第一乃至第三スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作する
同期回路。
【請求項３】
所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、
前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、
前記第一電源電圧より大きい第三電源電圧を供給するための第三の電源線と、
一端が前記第一の電源線に接続された抵抗素子と、
一端が前記抵抗素子の他端に接続され他端が前記第三の電源線に接続された第四スイッチ素子と
を備え、
前記第四スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作する
同期回路。
【請求項４】
所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、
前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、
前記第一電源電圧より大きい第三電源電圧を供給するための第三の電源線と、
一端が前記第一の電源線に接続された第五スイッチ素子と、
一端が前記第五スイッチ素子の他端に接続され他端が前記第三の電源線に接続された第六スイッチ素子と、
一極が接地線に接続され他極が前記第五スイッチ素子の他端と前記第六スイッチ素子の一端とに接続される第三容量と
を備え、
前記第五乃至第六スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作する
同期回路。
【請求項５】
所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、
前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、
一極が前記第一の電源線に接続された第四容量と、
出力が前記第四容量の他極に接続されたインバータと、
前記インバータを駆動するための第二の電源線と
を備え、
前記インバータの入力は、所定の周期を有する第二クロック信号が与えられる同期回路。
【請求項６】
請求項１乃至請求項５のいずれかに記載の同期回路であって、
前記第二クロック信号は前記第一クロック信号の半分の周期を有する
同期回路。
【請求項７】
請求項１乃至請求項５のいずれかに記載の同期回路であって、
前記第二クロック信号は前記第一クロック信号と同一の周期を有する
同期回路。
【請求項８】
請求項１乃至請求項７のいずれかに記載の同期回路であって、
前記第二クロック信号は前記第一クロック信号よりも位相が進んでいる
同期回路。
【請求項９】
請求項１乃至請求項８のいずれかに記載の同期回路であって、
前記第二クロック信号のパルス幅を変換し出力するパルス発生回路
をさらに備える同期回路。
【請求項１０】
請求項１乃至請求項９のいずれかに記載の同期回路
を備える半導体チップであって、
前記同期回路を入出力部のコーナーセルの領域に配置させた
半導体チップ。
【請求項１１】
請求項１乃至請求項９のいずれかに記載の同期回路
を備える半導体チップであって、
前記同期回路を入出力部の電源セルの領域に配置させた
半導体チップ。
【請求項１２】
請求項１乃至請求項９のいずれかに記載の同期回路
を備える半導体チップであって、
前記同期回路を電源幹線の領域に配置させた
半導体チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は同期回路およびそれを用いた半導体チップに関し、特に、周期的に発生する電源ノイズを緩和するための技術に関する。
【０００２】
【従来の技術】
同期回路においては、クロック信号入力に同期して回路の大半が同時に動作する。よって周期的に電源の供給能力を上回る電流が流れ、電源電圧にスパイク状の電圧降下が発生する。そのため、回路に供給される電圧が低下し、一時的に回路性能が劣化する。従来の同期回路では、電源ノードとＧＮＤノードとの間にデカップリング容量を持たせ、電圧降下時に電源ノードへ電荷を供給することで対応していた。デカップリング容量を用いた同期回路の例は、例えば特許文献１〜２に開示されている。
【０００３】
【特許文献１】
特開２００１−１６８２２３号公報
【特許文献２】
特開２００１−１４８４８号公報
【０００４】
【発明が解決しようとする課題】
特許文献１〜２に開示されている同期回路においては、充電を行う際にデカップリング容量に印加される電圧は、回路に供給される電源電圧以下の大きさである。そのため、所定量の電荷を蓄積させるためには、比較的に大容量が必要になってしまうという問題点があった。また、特許文献１に開示されている同期回路においては、電荷の放出が電圧降下量にのみ依存して受動的に起こるため、電源電圧降下から電荷の供給までに時間差が生じるという問題点があった。
【０００５】
本発明は以上の問題点を解決するためになされたものであり、電源において発生する電源電圧降下を、比較的に小さい容量を用いて速やかに緩和するための同期回路およびそれを用いた半導体チップを提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、請求項１に記載の発明に係る同期回路は、所定の周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、一極が前記第一の電源線に接続された第一容量と、一端が前記第一容量の他極に接続され他端が接地線に接続された第一スイッチ素子と、一極が接地線に接続された第二容量と、一端が前記第二容量の他極に接続され他端が前記第一の電源線と前記第一容量の一極とに接続された第二スイッチ素子と、一端が前記第一容量の他極と前記第一スイッチ素子の一端とに接続され他端が前記第二容量の他極と前記第二スイッチ素子の一端とに接続された第三スイッチ素子とを備え、前記第一乃至第三スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作する。
【０００７】
また、請求項２に記載の発明に係る同期回路は、所定の周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、一極が前記第一の電源線に接続された第一容量と、一端が前記第一容量の他極に接続され他端が接地線に接続された第一スイッチ素子と、一極が接地線に接続された第二容量と、前記第二容量に所定の大きさの第二電源電圧を供給するための第二の電源線と、一端が前記第二容量の他極に接続され他端が前記第二の電源線に接続された第二スイッチ素子と、一端が前記第一容量の他極と前記第一スイッチ素子の一端とに接続され他端が前記第二容量の他極と前記第二スイッチ素子の一端とに接続された第三スイッチ素子とを備え、前記第一乃至第三スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作する。
【０００８】
また、請求項３に記載の発明に係る同期回路は、所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、前記第一電源電圧より大きい第三電源電圧を供給するための第三の電源線と、一端が前記第一の電源線に接続された抵抗素子と、一端が前記抵抗素子の他端に接続され他端が前記第三の電源線に接続された第四スイッチ素子とを備え、前記第四スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作する。
【０００９】
また、請求項４に記載の発明に係る同期回路は、所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、前記第一電源電圧より大きい第三電源電圧を供給するための第三の電源線と、一端が前記第一の電源線に接続された第五スイッチ素子と、一端が前記第五スイッチ素子の他端に接続され他端が前記第三の電源線に接続された第六スイッチ素子と、一極が接地線に接続され他極が前記第五スイッチ素子の他端と前記第六スイッチ素子の一端とに接続される第三容量とを備え、前記第五乃至第六スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作する。
【００１０】
また、請求項５に記載の発明に係る同期回路は、所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、一極が前記第一の電源線に接続された第四容量と、出力が前記第四容量の他極に接続されたインバータと、前記インバータを駆動するための第二の電源線とを備え、前記インバータの入力は、所定の周期を有する第二クロック信号が与えられる。
【００１１】
【発明の実施の形態】
＜実施の形態１＞
図１に、本発明の実施の形態１に係る同期回路の構成を示す。この構成は、同期回路の処理回路２００の電源線１（第一の電源線）と接地線との間に、処理回路２００において電荷が不足する期間（遷移期間）に処理回路２００に電荷を供給し、処理回路２００において電荷が不足しない期間（保持期間）に処理回路２００から電荷を充電する緩和回路１００を設けたことを特徴とする。ここで、遷移期間とは、処理回路２００の大半がクロック信号ＣＬＫ１のエッジに同期して動いている期間のことであり、保持期間とは、遷移期間以外の期間のことである。以下、この構成について詳細に説明する。
【００１２】
図１に示すように、電源線１は、処理回路２００に接続され、処理回路２００に、所定の大きさの電源電圧ＶＤＤ１（第一電源電圧）を供給するためのものである。処理回路２００は、所定の周期を有するクロック信号ＣＬＫ１（第一クロック信号）に基づき所定の処理を行うためのものである。電源線１には、容量Ｃ１（第一容量）の一極が接続されている。容量Ｃ１の他極は、接点Ｎ１において、トランスミッションゲートＳ１のドレインに接続されている。トランスミッションゲートＳ１のソースは接地線に接続されている。
【００１３】
また容量Ｃ２（第二容量）は、一極が接地線に接続され、他極が接点Ｎ２においてトランスミッションゲートＳ２のソースに接続されている。トランスミッションゲートＳ２のドレインは、接点Ｎ３において電源線１と容量Ｃ１の一極とに接続されている。
【００１４】
また、トランスミッションゲートＳ３は、ドレインが接点Ｎ１に接続されソースが接点Ｎ２に接続されている。
【００１５】
トランスミッションゲートＳ１，Ｓ２は、ＰＭＯＳゲートにクロック信号ＣＬＫ２（第二クロック信号）が、ＮＭＯＳゲートにクロック信号ＣＬＫ２の反転信号が入力される。また、トランスミッションゲートＳ３は、ＮＭＯＳゲートにクロック信号ＣＬＫ２が、ＰＭＯＳゲートにクロック信号ＣＬＫ２の反転信号が入力される。即ち、トランスミッションゲートＳ１〜Ｓ３は、第一乃至第三スイッチ素子としてそれぞれ機能する。
【００１６】
また、容量Ｃ１，Ｃ２は、それぞれ静電容量値ＣＣ１，ＣＣ２を有するものとする。
【００１７】
次に、図１に示される同期回路の動作について説明する。
【００１８】
まず、図２（ａ）に、処理回路２００に入力されるクロック信号ＣＬＫ１を示す。また、図２（ｂ）に、クロック信号ＣＬＫ１に同期して発生する電源電圧ＶＤＤ１のスパイク状の電圧降下の例を示す。図２（ｂ）においては、クロック信号ＣＬＫ１の立ち上がり及び立ち下がりの両エッジに同期して電圧降下が発生している。以下で説明するように、スイッチ素子Ｓ１〜Ｓ３に、図２（ｃ）に示すような、クロック信号ＣＬＫ１の半分の周期を有するクロック信号ＣＬＫ２を入力することにより、容量Ｃ１，Ｃ２は、この電圧降下に対応したタイミングで、電源電圧ＶＤＤ１に電荷を供給するように動作する。
【００１９】
まず、処理回路２００が保持期間、即ちクロック信号ＣＬＫ２がＬレベルである場合について説明する。このとき、トランスミッションゲートＳ１，Ｓ２は導通状態となり、トランスミッションゲートＳ３は遮断状態となるので、接点Ｎ１の電位は０、接点Ｎ２，Ｎ３の電位はＶＤＤ１となる。従って、容量Ｃ１，Ｃ２の両極の電位差値はどちらもＶＤＤ１となるので、容量Ｃ１，Ｃ２には電荷ＶＤＤ１×ＣＣ１，ＶＤＤ１×ＣＣ２がそれぞれ貯められる。即ち、容量Ｃ１，Ｃ２は、電源電圧ＶＤＤ１により充電される。
【００２０】
次に、この状態から、処理回路２００が遷移期間、即ちクロック信号ＣＬＫ２がＨレベルに変化した場合について説明する。このとき、トランスミッションゲートＳ１，Ｓ２は遮断状態となり、トランスミッションゲートＳ３は導通状態となるので、接点Ｎ３の電位はＶＤＤ１のままであるが、接点Ｎ１，Ｎ２の電位はＶＤＤ１×ＣＣ１／（ＣＣ１＋ＣＣ２）となる。従って、容量Ｃ１，Ｃ２の両極の電位差値はそれぞれＶＤＤ１×ＣＣ２／（ＣＣ１＋ＣＣ２）、ＶＤＤ１×ＣＣ１／（ＣＣ１＋ＣＣ２）に減少するので、容量Ｃ１，Ｃ２に貯められる電荷もいずれもＶＤＤ１×ＣＣ１×ＣＣ２／（ＣＣ１＋ＣＣ２）に減少する。即ち、容量Ｃ１，Ｃ２に貯められた電荷の減少分が、電源電圧ＶＤＤ１に供給されたことになる。
【００２１】
上記のクロック信号ＣＬＫ２のＬレベルからＨレベルへの変化において、変化した直後の接点Ｎ３の電位は２ＶＤＤ１であるが、電荷の移動に伴い接点Ｎ３の電位は降下していき、ＶＤＤ１に落ち着く。即ち、この同期回路においては、電源電圧ＶＤＤ１に対して電源電圧ＶＤＤ１より高い電圧を印加することにより、電源電圧ＶＤＤ１に電荷が供給されることになる。
【００２２】
上記したように、この同期回路においては、処理回路２００の遷移期間と保持期間とに対応して、容量Ｃ１，Ｃ２の電荷の充電と放電とが繰り返される。これにより、図２（ｂ）に示すような電圧降下を緩和することができる。
【００２３】
図２（ｄ）に、緩和回路１００により電圧降下を緩和された電源電圧ＶＤＤ１を示す。クロック信号ＣＬＫ２の立ち下がりのエッジに同期して、容量Ｃ１，Ｃ２を充電することによる電圧降下が発生しているものの、クロック信号ＣＬＫ１の立ち上がり及び立ち下がりの両エッジに同期して発生している電圧降下は大幅に緩和されている。
【００２４】
一般的な同期回路においては、電圧降下は図２（ｂ）に示すようにクロック信号ＣＬＫ１の立ち上がり及び立ち下がりの両エッジに同期する。ここで、電圧降下が図２（ｅ）に示すようにクロック信号ＣＬＫ１の立ち上がりのエッジのみに同期する場合には、クロック信号ＣＬＫ２に代えて、図２（ｆ）に示すようにクロック信号ＣＬＫ１と同一の周期を有するクロック信号ＣＬＫ３を用いてもよい。このクロック信号ＣＬＫ３としては、クロック信号ＣＬＫ１をそのまま用いてもよい。
【００２５】
また、図２（ｃ），（ｆ）においては、クロック信号ＣＬＫ２，ＣＬＫ３は、クロック信号ＣＬＫ１と同一の位相を有しているが、例えば図２（ｇ），（ｈ）に示すようにΔｔに対応して位相が進んでいてもよい。この場合には、Δｔの値を調整することにより、処理回路２００の大半が動作し始める瞬間に容量Ｃ１，Ｃ２から電源電圧ＶＤＤ１に供給される電荷の量を、最大にすることができる。
【００２６】
このように、本実施の形態に係る同期回路においては、処理回路２００が電荷を消費するタイミングに合わせて、電源電圧ＶＤＤ１以上の電圧を用いて能動的に電荷を供給する。従って、遷移期間における電源電圧ＶＤＤ１の電圧降下を、比較的に小さい容量を用いて速やかに緩和できる。よって、それに伴う処理回路２００の動作速度の低下を抑えることができるという効果を有する。
【００２７】
また、一つのダイに同期回路と電荷供給源の回路が共存しているので、アセンブリのワイヤやリードの寄生抵抗、インダクタンスが電荷供給源に与える影響を小さくできるという効果を有する。
【００２８】
また、図１においては、電源供給時に直列になるように２つの容量Ｃ１，Ｃ２を接続しているが、容量の個数は２つに限らず３つ以上であってもよい。図３は、図１に示される緩和回路１００に、容量Ｃ５およびトランスミッションゲートＳ７〜Ｓ９を追加した緩和回路１１０の構成を示したものである。
【００２９】
＜実施の形態２＞
図４に、本発明の実施の形態２に係る同期回路の構成を示す。この構成は、実施の形態１において、容量Ｃ１および容量Ｃ２をそれぞれ別の電源線１および電源２（第二の電源線）に接続したことを特徴とする。以下、この構成について詳細に説明する。
【００３０】
図４の緩和回路１２０は、実施の形態１に係る図１の緩和回路１００において、トランスミッションゲートＳ２のドレインに、電源線１に代えて電源線２を接続し、保持期間において容量Ｃ２に所定の大きさの電源電圧ＶＤＤ２（第二電源電圧）を供給させるものである。ここで、電源電圧ＶＤＤ２は、電源電圧ＶＤＤ１に比較して処理回路２００による負荷が小さいものとする。図４において、図１と同様の要素については同一の符号を付してしてあるので、それらのここでの詳細な説明は省略する。
【００３１】
図４の同期回路においては、比較的に供給能力に余裕のある電源電圧ＶＤＤ２が、容量Ｃ２への充電を行うので、電源電圧ＶＤＤ１の負荷をその分だけ減らすことができる。また、ＶＤＤ２＞ＶＤＤ１である場合には、図１の同期回路に比べてより多くの電荷を供給できる。
【００３２】
このように本実施の形態に係る同期回路においては、実施の形態１の効果に加えて、電源電圧ＶＤＤ１の負荷をその分だけ減らすことができ、また、ＶＤＤ２＞ＶＤＤ１である場合にはより多くの電荷を供給できるという効果を有する。
【００３３】
＜実施の形態３＞
図５に、本発明の実施の形態３に係る同期回路の構成を示す。この構成は、２つの電源線を有する同期回路において、処理回路２００の遷移期間に、電位の高い方の電源線から電位の低い方の電源線へ電荷を供給する緩和回路１３０を設けたことを特徴とする。以下、この構成について詳細に説明する。
【００３４】
緩和回路１３０において、抵抗素子Ｒ１は、一端が電源線１に接続され、他端がトランスミッションゲートＳ４のソースに接続される。トランスミッションゲートＳ４のドレインは、電源線３（第三の電源線）に接続される。ここで、電源線３は、電源電圧ＶＤＤ１より大きい電源電圧ＶＤＤＨ（第三電源電圧）を供給するためのものである。図５において、図１と同様の要素については同一の符号を付してしてあるので、それらのここでの詳細な説明は省略する。
【００３５】
トランスミッションゲートＳ４は、ＮＭＯＳゲートにクロック信号ＣＬＫ２が入力され、ＰＭＯＳゲートにクロック信号ＣＬＫ２の反転信号がインバータＩ１を介して入力される。即ち、トランスミッションゲートＳ４は、第四スイッチ素子として機能する。
【００３６】
次に、図５に示される同期回路の動作について説明する。
【００３７】
まず、処理回路２００が遷移期間、即ちクロック信号ＣＬＫ２がＨレベルである場合について説明する。このとき、トランスミッションゲートＳ４は導通状態となるので、電源電圧ＶＤＤＨから、電圧降下のための抵抗素子Ｒ１を介して、電源電圧ＶＤＤ１へ電荷が供給される。これにより、電位の高い電源電圧ＶＤＤＨの供給能力に余裕があるときには、電位の低い電源電圧ＶＤＤ１の電圧降下を抑制することができる。
【００３８】
次に、この状態から、処理回路２００が保持期間、即ちクロック信号ＣＬＫ２がＬレベルに変化した場合について説明する。このとき、トランスミッションゲートＳ４は遮断状態となる。ここで、トランスミッションゲートＳ４のＰＭＯＳゲートに入力される電圧値としては、電圧値が大きい方の電源電圧ＶＤＤＨを用いることにより、完全な遮断状態を作ることができる。
【００３９】
このように本実施の形態に係る同期回路においては、電位の高い電源電圧ＶＤＤＨの供給能力に余裕があるときには、電位の低い電源電圧ＶＤＤ１の電圧降下を抑制することができるという効果を有する。
【００４０】
＜実施の形態４＞
図６に、本発明の実施の形態４に係る同期回路の構成を示す。
【００４１】
図６の緩和回路１４０は、実施の形態３に係る図５の緩和回路１３０において、パルス発生回路Ｐ１を加えたものである。パルス発生回路Ｐ１は、入力されるクロック信号ＣＬＫ２のパルス幅を変換しトランスミッションゲートＳ４に出力するためのものである。図６において、図５と同様の要素については同一の符号を付してしてあるので、それらのここでの詳細な説明は省略する。
【００４２】
パルス発生回路Ｐ１においては、クロック信号ＣＬＫ２のパルス幅を変更して出力することにより、電荷の供給量を調整することができる。これにより、電源電圧ＶＤＤ１の上昇を制御できるので、使用する回路素子の耐圧にマージンを持たせることができる。また、２つの電源線を接続することによるノイズの伝播を最小限に抑えることができる。
【００４３】
このように、本実施の形態に係る同期回路においては、パルス発生回路Ｐ１が、電荷の供給量を調整するので、電源電圧ＶＤＤ１の上昇を制御でき、使用する回路素子の耐圧にマージンを持たせることができるという効果を有する。また、２つの電源線を接続することによるノイズの伝播を最小限に抑えることができるという効果を有する。
【００４４】
また、実施の形態３に係る図５の緩和回路１３０に限らず、他の実施の形態に係る緩和回路も、クロック信号ＣＬＫ２のパルス幅を変更することにより、同様の効果を有する。
【００４５】
＜実施の形態５＞
図７に、本発明の実施の形態５に係る同期回路の構成を示す。この構成は、２つの電源線を有する同期回路において、処理回路２００の保持期間に電位の高い方の電源線から充電した電荷を、処理回路２００の遷移期間に電位の低い方の電源線へ供給する緩和回路１５０を設けたことを特徴とする。以下、この構成について詳細に説明する。
【００４６】
緩和回路１５０において、トランスミッションゲートＳ５は、ソースが電源線１に接続されている。また、トランスミッションゲートＳ６は、ソースが接点Ｎ４においてトランスミッションゲートＳ５のドレインに接続されドレインが電源線３に接続されている。また、容量Ｃ３（第三容量）は、一極が接地線に接続され他極が接点Ｎ４に接続されている。図７において、図５と同様の要素については同一の符号を付してしてあるので、それらのここでの詳細な説明は省略する。
【００４７】
トランスミッションゲートＳ５は、ＮＭＯＳゲートにクロック信号ＣＬＫ２が入力され、ＰＭＯＳゲートにクロック信号ＣＬＫ２の反転信号が入力される。また、トランスミッションゲートＳ６は、ＰＭＯＳゲートにクロック信号ＣＬＫ２が入力され、ＮＭＯＳゲートにクロック信号ＣＬＫ２の反転信号が入力される。即ち、トランスミッションゲートＳ５，Ｓ６は、第五乃至第六スイッチ素子としてそれぞれ機能する。
【００４８】
また、容量Ｃ３は、静電容量値ＣＣ３を有するものとする。
【００４９】
次に、図７に示される同期回路の動作について説明する。
【００５０】
まず、処理回路２００が保持期間、即ちクロック信号ＣＬＫ２がＬレベルである場合について説明する。このとき、トランスミッションゲートＳ５は遮断状態となりトランスミッションゲートＳ６は導通状態となるので、接点Ｎ４の電位すなわち容量Ｃ３の両極の電位差値はＶＤＤＨとなり、容量Ｃ３には電荷ＶＤＤＨ×ＣＣ３が貯められる。即ち、容量Ｃ３は、電源電圧ＶＤＤＨにより充電される。
【００５１】
次に、この状態から、処理回路２００が遷移期間、即ちクロック信号ＣＬＫ２がＨレベルに変化した場合について説明する。このとき、トランスミッションゲートＳ５は導通状態となり、トランスミッションゲートＳ６は遮断状態となるので、接点Ｎ４の電位すなわち容量Ｃ３の両端の電位差値はＶＤＤ１に減少するので、容量Ｃ３に貯められる電荷も（ＶＤＤＨ−ＶＤＤ１）×ＣＣ３に減少する。即ち、容量Ｃ３に貯められた電荷の減少分が、電源電圧ＶＤＤ１に供給されたことになる。
【００５２】
上記のクロック信号ＣＬＫ２のＬレベルからＨレベルへの変化において、変化した直後の接点Ｎ４の電位はＶＤＤＨであるが、電荷の移動に伴い接点Ｎ４の電位は降下していき、ＶＤＤ１に落ち着く。即ち、この同期回路においては、電源電圧ＶＤＤ１に対して、電源電圧ＶＤＤ１より高い電圧を印加することにより、電源電圧ＶＤＤ１に電荷が供給されることになる。
【００５３】
上記したように、この同期回路においては、処理回路２００の遷移期間と保持期間とに対応して、容量Ｃ３の電荷の充電と放電とが繰り返される。これにより、図２（ｂ）に示すような電圧降下を緩和することができる。
【００５４】
この同期回路においては、実施の形態２と同様に、２つの電源線が完全に遮断されているので、実施の形態３，４に比較すると、２つの電源線を接続することによるノイズの伝播を最小限に抑えることができる。また、電源電圧ＶＤＤ１に電荷を供給するタイミングと電源電圧ＶＤＤＨから電荷を充電するタイミングとがずれているので、処理回路２００の遷移期間において電源電圧ＶＤＤＨの電位が低下してしまうことを防止することができる。さらに、実施の形態１，２における緩和回路１００，１２０に比較して、回路構成が簡略化できる。
【００５５】
このように、本実施の形態に係る同期回路においては、２つの電源線が完全に遮断されているので、実施の形態３，４の効果に加えて、ノイズの伝播を最小限に抑えることができ、また、処理回路２００の遷移期間における電源電圧ＶＤＤＨの電位の低下を防止することができるという効果を有する。また、回路構成が簡略化できるという効果を有する。
【００５６】
＜実施の形態６＞
図８に、本発明の実施の形態６に係る同期回路の構成を示す。この構成は、２つの電源線を有する同期回路において、容量Ｃ４（第四容量）に、電源電圧ＶＤＤ１と、電源電圧ＶＤＤ２により動作するインバータＩ２を取り付けたことを特徴とする。以下、この構成について詳細に説明する。
【００５７】
緩和回路１６０において、容量Ｃ４は、一極が電源線１に接続されている。また、Ｐ型トランジスタＰＭＯＳのドレインは、容量Ｃ４に所定の大きさの電源電圧ＶＤＤ２を供給するための電源線２に接続されている。また、ＰＭＯＳのソースは、接点Ｎ５において容量Ｃ４の他極に接続されている。Ｎ型トランジスタＮＭＯＳは、ドレインが接点Ｎ５に接続されソースが接地線に接続されている。図８において、図３と同様の要素については同一の符号を付してしてあるので、それらのここでの詳細な説明は省略する。
【００５８】
ＰＭＯＳのゲートには、クロック信号ＣＬＫ２が入力され、ＮＭＯＳのゲートには、クロック信号ＣＬＫ２の反転信号が入力される。
【００５９】
また、容量Ｃ４は、静電容量値ＣＣ４を有するものとする。
【００６０】
次に、図８に示される同期回路の動作について説明する。
【００６１】
まず、処理回路２００が保持期間、即ちクロック信号ＣＬＫ２がＬレベルである場合について説明する。このとき、ＰＭＯＳは遮断状態となり、ＮＭＯＳは導通状態となるので、接点Ｎ５の電位は０となる。従って、容量Ｃ４の両極の電位差値はＶＤＤ１となるので、容量Ｃ４には電荷ＶＤＤ１×ＣＣ４が貯められる。即ち、容量Ｃ４は、電源ＶＤＤ１により充電される。
【００６２】
次に、この状態から、処理回路が遷移期間、即ちクロック信号ＣＬＫ２がＨレベルに変化した場合について説明する。このとき、ＰＭＯＳは導通状態となり、ＮＭＯＳは遮断状態となるので、接点Ｎ５の電位はＶＤＤ２となる。
【００６３】
ここで、ＶＤＤ１＞ＶＤＤ２とすると、容量Ｃ４の両極の電位差値は（ＶＤＤ１−ＶＤＤ２）に減少するので、容量Ｃ４に貯められる電荷も（ＶＤＤ２−ＶＤＤ１）×ＣＣ４に減少する。即ち、容量Ｃ４に貯められた電荷の減少分が、電源電圧ＶＤＤ１に供給されたことになる。
【００６４】
上記のクロック信号ＣＬＫ２のＬレベルからＨレベルへの変化において、変化した直後の接点Ｎ５の電位はＶＤＤ１であるが、電荷の移動に伴い、接点Ｎ５の電位は降下していき、ＶＤＤ２に落ち着く。
【００６５】
ＶＤＤ２＞ＶＤＤ１であった場合には、充放電を行う電荷の量がより多くなるので、より多くの電荷が供給される。即ち、ＶＤＤ２＞ＶＤＤ１の場合には、この同期回路においては、電源電圧ＶＤＤ１に対して、電源電圧ＶＤＤ１より高い電圧を印加することにより、電源電圧ＶＤＤ１に電荷が供給されることになる。
【００６６】
上記したように、この同期回路においては、処理回路２００の遷移期間と保持期間とに対応して、容量Ｃ４の電荷の充電と放電とが繰り返される。これにより、図２（ｂ）に示すような電圧降下を緩和することができる。
【００６７】
実施の形態２の図４の緩和回路１２０においては、電源電圧ＶＤＤ２を用いて容量Ｃ２を充電することにより、接点Ｎ１の電位を上げているが、本実施の形態の図８の緩和回路１６０においては、電源電圧ＶＤＤ２がそのまま接点Ｎ５に与えられる。従って、より多くの電荷を電源電圧ＶＤＤ１に供給できる。
【００６８】
このように、本実施の形態に係る同期回路においては、実施の形態２の効果に加えて、より多くの電荷を供給できるという効果を有する。
【００６９】
＜実施の形態７＞
図９に、本発明の実施の形態７に係る同期回路の構成を示す。この構成は、実施の形態１〜６に示される同期回路に含まれる緩和回路（ここでは緩和回路１００の場合を示している）を、処理回路２００毎に設置し、処理回路２００に供給されるクロック信号より少し位相が進んだクロック信号を緩和回路１００に入力させることを特徴とする。
【００７０】
図９において、クロック信号ＣＬＫａ〜ＣＬＫｃは、それぞれ、緩和回路１００とバッファＢ１とに入力する。バッファＢ１においては、遅延量Δｔを与えられる。遅延量Δｔを与えられたクロック信号ＣＬＫａ〜ＣＬＫｃは、それぞれクロック信号ＣＬＫｂ〜ＣＬＫｄとしてバッファＢ１から出力され、処理回路２００に入力する。即ち、バッファＢ１に入力されるクロック信号ＣＬＫａ〜ＣＬＫｃは、バッファＢ１から出力されるクロック信号ＣＬＫｂ〜ＣＬＫｄと同一周期を有し、且つ遅延量Δｔに対応した分だけ位相が進んでいる。即ち、バッファＢ１に入力されるクロック信号ＣＬＫａ〜ＣＬＫｃは、図１等におけるクロック信号ＣＬＫ２に対応し、バッファＢ１から出力されるクロック信号ＣＬＫｂ〜ＣＬＫｄは、図１等におけるクロック信号ＣＬＫ１に対応している。これにより、実施の形態１において前述したように、遅延量Δｔを調整することにより、処理回路２００の大半が動作し始める瞬間に、容量から電源電圧ＶＤＤ１に供給される電荷の量を最大にすることができる。電源電圧ＶＤＤ１に供給された電荷は、処理回路２００に供給される。
【００７１】
このように、本発明の実施の形態７に係る同期回路においては、遅延量Δｔを有するバッファＢ１を用いて、処理回路２００に供給されるクロック信号より少し位相が進んだクロック信号を緩和回路に入力させる。従って、処理回路２００の大半が動作し始める瞬間に、容量から電源電圧ＶＤＤ１に供給される電荷の量を最大にすることができるという効果を有する。
【００７２】
＜実施の形態８＞
図１０〜１３に、本発明の実施の形態８に係る半導体チップの構成を示す。この構成は、実施の形態１〜７に示される緩和回路を、半導体チップ上の余裕のあるスペースに搭載したものである。
【００７３】
図１０〜１２に示すように、マイコン等の半導体チップ３００は、処理回路を内蔵したコア部３１０の外側に、信号や電源の入出力用の入出力部３２０を配置させた構成となる。入出力部３２０において、四隅の空間に位置するコーナーセル３３０の領域や、電源の入出力に用いられる電源セル３４０の領域は、配線のメタルのみが配置されているので、その下部に比較的にスペースに余裕がある。よって、図１０，１１に示すようなこれらの領域の下部に緩和回路を搭載することにより、半導体チップ３００の面積の増加を抑えることができる。図１２は、コーナーセル３３０及び電源セル３４０への緩和回路の搭載をより具体的に説明した図である。
【００７４】
また、図１３に示すように、コア部３１０内に配置されている電源幹線３５０の領域も、配線のメタルのみが配置されており、その下部に比較的にスペースに余裕がある。よって、図１３に示すように、これらの領域の下部に緩和回路を搭載することにより、半導体チップの面積の増加を抑えることができる。
【００７５】
このように、本実施の形態８に係る半導体チップにおいては、半導体チップ３００上の比較的にスペースに余裕のある部分に同期回路を配置させる。従って、半導体チップの面積の増加を抑えつつ、処理回路の動作速度の低下を抑えることができる。
【００７６】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る同期回路は、所定の周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、一極が前記第一の電源線に接続された第一容量と、一端が前記第一容量の他極に接続され他端が接地線に接続された第一スイッチ素子と、一極が接地線に接続された第二容量と、一端が前記第二容量の他極に接続され他端が前記第一の電源線と前記第一容量の一極とに接続された第二スイッチ素子と、一端が前記第一容量の他極と前記第一スイッチ素子の一端とに接続され他端が前記第二容量の他極と前記第二スイッチ素子の一端とに接続された第三スイッチ素子とを備え、前記第一乃至第三スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作するので、遷移期間における第一電源電圧の電圧降下を、比較的に小さい容量を用いて速やかに緩和できる。よって、それに伴う処理回路の動作速度の低下を抑えることができる。また、一つのダイに同期回路と電荷供給源の回路が共存しているので、アセンブリのワイヤやリードの寄生抵抗、インダクタンスが電荷供給源に与える影響を小さくできる。
【００７７】
また、請求項２に記載の発明に係る同期回路は、所定の周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、一極が前記第一の電源線に接続された第一容量と、一端が前記第一容量の他極に接続され他端が接地線に接続された第一スイッチ素子と、一極が接地線に接続された第二容量と、前記第二容量に所定の大きさの第二電源電圧を供給するための第二の電源線と、一端が前記第二容量の他極に接続され他端が前記第二の電源線に接続された第二スイッチ素子と、一端が前記第一容量の他極と前記第一スイッチ素子の一端とに接続され他端が前記第二容量の他極と前記第二スイッチ素子の一端とに接続された第三スイッチ素子とを備え、前記第一乃至第三スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作するので、請求項１に記載の発明に係る同期回路の効果に加えて、第一電源電圧の負荷をその分だけ減らすことができ、また、第二電源電圧が第一電源電圧より大きい場合にはより多くの電荷を供給できる。
【００７８】
また、請求項３に記載の発明に係る同期回路は、所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、前記第一電源電圧より大きい第三電源電圧を供給するための第三の電源線と、一端が前記第一の電源線に接続された抵抗素子と、一端が前記抵抗素子の他端に接続され他端が前記第三の電源線に接続された第四スイッチ素子とを備え、前記第四スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作するので、第三電源電圧の供給能力に余裕があるときには、第一電源電圧の電圧降下を抑制することができる。
【００７９】
また、請求項４に記載の発明に係る同期回路は、所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、前記第一電源電圧より大きい第三電源電圧を供給するための第三の電源線と、一端が前記第一の電源線に接続された第五スイッチ素子と、一端が前記第五スイッチ素子の他端に接続され他端が前記第三の電源線に接続された第六スイッチ素子と、一極が接地線に接続され他極が前記第五スイッチ素子の他端と前記第六スイッチ素子の一端とに接続される第三容量とを備え、前記第五乃至第六スイッチ素子は、所定の周期を有する第二クロック信号に基づき動作するので、２つの電源線が完全に遮断されている。従って、請求項３に記載の発明に係る同期回路の効果に加えて、ノイズの伝播を最小限に抑えることができ、また、処理回路の遷移期間における第三電源電圧の電位の低下を防止するころができる。また、回路構成が簡略化できる。
【００８０】
また、請求項５に記載の発明に係る同期回路は、所定のクロック周期を有する第一クロック信号に基づき所定の処理を行う処理回路と、前記処理回路に所定の大きさの第一電源電圧を供給するための第一の電源線と、一極が前記第一の電源線に接続された第四容量と、出力が前記第四容量の他極に接続されたインバータと、前記インバータを駆動するための第二の電源線とを備え、前記インバータの入力は、所定の周期を有する第二クロック信号が与えられるので、請求項２に記載の発明に係る同期回路の効果に加えて、より多くの電荷を供給できるという効果を有する。
【図面の簡単な説明】
【図１】実施の形態１に係る同期回路を示す回路図である。
【図２】実施の形態１に係る同期回路の入力信号を示す図である。
【図３】実施の形態１に係る同期回路を示す回路図である。
【図４】実施の形態２に係る同期回路を示す回路図である。
【図５】実施の形態３に係る同期回路を示す回路図である。
【図６】実施の形態４に係る同期回路を示す回路図である。
【図７】実施の形態５に係る同期回路を示す回路図である。
【図８】実施の形態６に係る同期回路を示す回路図である。
【図９】実施の形態７に係る同期回路を示す回路図である。
【図１０】実施の形態８に係る半導体チップを示す構成図である。
【図１１】実施の形態８に係る半導体チップを示す構成図である。
【図１２】実施の形態８に係る半導体チップを示す構成図である。
【図１３】実施の形態８に係る半導体チップを示す構成図である。
【符号の説明】
１〜３  電源線、１００〜１６０  緩和回路、２００  処理回路、３００  半導体チップ、３１０  コア部、３２０  入出力部、３３０  コーナーセル、３４０  電源セル、３５０  電源幹線、Ｂ１  バッファ、Ｃ１〜Ｃ５  容量、Ｉ１〜Ｉ２  インバータ、Ｎ１〜Ｎ５  接点、Ｓ１〜Ｓ９  トランスミッションゲート、ＶＤＤ１〜ＶＤＤ２，ＶＤＤＨ  電源電圧、Ｒ１  抵抗素子、Ｐ１  パルス発生回路。
【図１】
2005005757.tif 000003
【図２】
2005005757.tif 000004
【図３】
2005005757.tif 000005
【図４】
2005005757.tif 000006
【図５】
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【図６】
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【図７】
2005005757.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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