(57)【要約】【課題】伝達特性の直線性に優れ、低ノイズ特性を実現するための、CMOS型アナログスイッチを提供する。【解決手段】信号の入力端にドレイン側を接続したPchMOS１と、信号入力端にソース側を接続したNchMOS２と、PchMOS１とNchMOS2のゲートノードに接続されたアナログスイッチ制御信号３、４と、PchMOS１のソース側にソースノードを接続したPchMOS７と、NchMOS２のドレイン側にドレインノードを接続し、かつPchMOS７のドレインノードと出力側でソース側を共通に接続したNchMOS８とを備え、PchMOS１のバックゲートとPchMOS７のバックゲートとをソース側で共通に接続し、前記NchMOS２のバックゲートとNchMOS８のバックゲートとをソース側で共通に接続し、PchMOS７のゲートノードをLow電位に接続し、NchMOS８のゲートノードをHigh電位に接続している。これにより、伝達特性の直線性に優れ、低ノイズ特性を実現できる。【選択図】図１
2005191632.tif 000002
【特許請求の範囲】
【請求項１】
信号の入力端にドレイン側を接続したPchMOSと、信号入力端にソース側を接続したNchMOSと、前記PchMOSと前記NchMOSのゲートノードに接続されたアナログスイッチ制御信号と、前記PchMOSのソース側にソースノードを接続したPchMOSと、前記NchMOSのドレイン側にドレインノードを接続し、かつ前記PchMOSのドレインノードと出力側でソース側を共通に接続したNchMOSとを備え、前記PchMOSのバックゲートと前記PchMOSのバックゲートとをソース側で共通に接続し、前記NchMOSのバックゲートと前記NchMOSのバックゲートとをソース側で共通に接続し、前記PchMOSのゲートノードをLow電位に接続し、前記NchMOSのゲートノードをHigh電位に接続しているCMOS型アナログスイッチ。
【請求項２】
ゲイン設定用入力抵抗群と、入力加算切替用アナログスイッチ群と、ゲイン切替用アナログスイッチ群と、ゲイン設定用帰還抵抗群と、出力MUTE用アナログスイッチ群と、オペアンプと、前記オペアンプの正側入力に接続されたリファレンス電圧とを備えた入力加算型アナログボリューム回路のうち、入力加算切替用アナログスイッチ群と、ゲイン切替用アナログスイッチ群と、出力MUTE用アナログスイッチ群とに使用される前記請求項１に記載されたCMOS型アナログスイッチ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高リニア・低ノイズ特性を必要とするアナログ回路に最適なCMOS型アナログスイッチに関するものである。
【背景技術】
【０００２】
アナログ回路の各部に使用されるCMOS型アナログスイッチには、１対のPchMOSとNchMOSで構成されるアナログスイッチが多用されている。このアナログスイッチは、２つのノード間のインピーダンスを下げて導通状態にしたり、逆にインピーダンスを無限大にして非導通状態にすることで、スイッチ動作を行っている。
【０００３】
図３は、従来のCMOS型アナログスイッチを示す回路図である。１はPchMOS、２はNchMOS、３，４はアナログスイッチ制御信号、５はPchMOSのバックゲート、６はNchMOSのバックゲートである。
【０００４】
以上のように構成されたCMOS型アナログスイッチの動作を以下に示す。
【０００５】
アナログスイッチには、前記PchMOS１のドレイン側と前記NchMOS２のソース側とを接続したノードから信号が入力される。前記アナログスイッチ制御信号３，４によって前記PchMOS１と前記NchMOS２とのゲート電圧を制御することで、前記PchMOS１と前記NchMOS２がON状態となり、アナログスイッチの入力側と出力側との間が導通状態となることで、入力信号が出力側へ伝達される（例えば、非特許文献１参照）。
【非特許文献１】加藤  肇  他2名  “図解・わかる電子回路”  講談社  1995年9月20日  発行
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記のような従来のCMOS型アナログスイッチは、前記PchMOS１のバックゲート５、及び前記NchMOS２のバックゲート６がそれぞれ電源とグラウンド電位に接続されているために、例えば同一電源に接続されている別の回路が間欠動作を行う場合や、電源に間欠的に電流負荷が掛かる場合、または、ある時間間隔で同一接地グラウンドに大電流が流れる場合など、その電源やグラウンド電位に過渡的なオーバーシュート／アンダーシュート波形が発生する。すると前記PchMOS１のバックゲート５とソース・ドレイン間の容量結合、及び前記NchMOS２のバックゲート６とソース・ドレイン間の容量結合を介して、電源・グラウンド電位のオーバーシュート／アンダーシュートから間欠的に発生したバーストノイズが出力信号に加算されてしまう。
【０００７】
つまり、上記のような従来構成では、電源、及びグラウンド電位からのバーストノイズが出力信号に加算されるため、その伝達特性の直線性を劣化させ、かつノイズ特性も悪化させるため、音声系を中心としたアナログ回路には最適ではない。
【０００８】
また、同一電源・同一グラウンド下に高周波回路が接続されている場合でも、従来のCMOS型アナログスイッチでは、電源・グラウンド電位からバックゲートとドレイン・ソース間の容量結合を介した高周波ノイズの回り込みによって、伝達特性の直線性、及びノイズ特性が劣化する。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明のCMOS型アナログスイッチは、信号の入力端にドレイン側を接続したPchMOS１と、信号入力端にソース側を接続したNchMOS２と、前記PchMOS１と前記NchMOS２のゲートノードに接続されたアナログスイッチ制御信号３、４と、前記PchMOS１のソース側にソースノードを接続したPchMOS７と、前記NchMOS２のドレイン側にドレインノードを接続し、かつ前記PchMOS７のドレインノードと出力側でソース側を共通に接続したNchMOS８とを備え、前記PchMOS１のバックゲートと前記PchMOS７のバックゲートとをソース側で共通に接続し、前記NchMOS２のバックゲートと前記NchMOS８のバックゲートとをソース側で共通に接続し、前記PchMOS７のゲートノードをLow電位に接続し、前記NchMOS８のゲートノードをHigh電位に接続している。
【発明の効果】
【００１０】
この構成を有することによって、従来の回路構成に比べて、その伝達特性として高リニア特性、及び低ノイズ特性を実現することが可能である。
【発明を実施するための最良の形態】
【００１１】
以下、本発明の第１の実施形態を、図面を参照しながら説明する。
【００１２】
図１は、信号の入力端にドレイン側を接続したPchMOS１と、信号入力端にソース側を接続したNchMOS２と、前記PchMOS１と前記NchMOS2のゲートノードに接続されたアナログスイッチ制御信号３、４と、前記PchMOS１のソース側にソースノードを接続したPchMOS７と、前記NchMOS２のドレイン側にドレインノードを接続し、かつ前記PchMOS７のドレインノードと出力側でソース側を共通に接続したNchMOS８とを備え、前記PchMOS１のバックゲートと前記PchMOS７のバックゲートとをソース側で共通に接続し、前記NchMOS２のバックゲートと前記NchMOS８のバックゲートとをソース側で共通に接続し、前記PchMOS７のゲートノードをLow電位に接続し、前記NchMOS８のゲートノードをHigh電位に接続しているCMOS型アナログスイッチである。
【００１３】
以上のように構成された低ノイズCMOS型アナログスイッチについて、以下にその動作を説明する。
【００１４】
上記アナログスイッチには、前記PchMOS１のドレイン側と前記NchMOS２のソース側とを接続したノードから信号が入力される。前記アナログスイッチ制御信号３，４によって、前記PchMOS１と前記NchMOS２のゲート電圧を制御することで、前記PchMOS１と前記NchMOS2がON状態となる。さらに、前記PchMOS７のゲートノードをLow電位に接続することで、前記PcnMOS１のドレイン側と前記PchMOS７のドレイン側とを導通状態にする。また、前記NchMOS８のゲートノードをHigh電位に接続することで、前記NchMOS２のドレイン側と前記NchMOS８のドレイン側とを導通状態にする。また、前記PchMOS１と前記PchMOS７のバックゲートを共通にし、前記PchMOS１と前記PchMOS７の共通のソースノードに接続されており、このノードは前記PchMOS１と前記PchMOS７のドレイン側からのPN接合によって電位が決まる。また前記NchMOS２と前記NchMOS８のバックゲートを共通にし、前記NchMOS２と前記NchMOS８の共通のソースノードに接続されており、このノードは前記NchMOS２と前記NchMOS８のドレイン側からのPN接合によって電位が決まる。これにより、アナログスイッチの入力側と出力側とが導通状態となって、信号が入力側から出力側へ伝達される。この時、信号経路には電源・グラウンド電位から発生するバーストノイズの影響を受ける要因がないため、従来のCMOS型アナログスイッチに比べて、伝達特性の直線性に優れ、バーストノイズを遮断した低ノイズ特性が得られる。また、同一電源、同一グラウンドでの高周波回路の併用も、高周波ノイズの回り込みが遮断できるため有用である。
【００１５】
また、本発明の第２の実施形態を、図面を参照しながら説明する。
【００１６】
図２は、ゲイン設定用入力抵抗群９と、入力加算切替用アナログスイッチ群１０と、ゲイン切替用アナログスイッチ群１１と、ゲイン設定用帰還抵抗群１２と、出力MUTE用アナログスイッチ群１３と、オペアンプ１４と、前記オペアンプの正側入力に接続されたリファレンス電圧１５を示すものである。上記システムは、第１の実施形態に記載された低ノイズCMOS型アナログスイッチを使用した入力加算型アナログボリューム回路である。
【００１７】
以上のように構成された入力加算型アナログボリューム回路について、以下にその動作を説明する。
【００１８】
入力された信号は、前記入力加算切替用アナログスイッチ群１０によって、前記オペアンプ１４の負入力側に入力される。また、前記ゲイン切替用アナログスイッチ群１１を制御することで、前記ゲイン設定用帰還抵抗群１２内の直列に接続された抵抗の抵抗値が制御される。前記ゲイン設定用入力抵抗群９と、抵抗値を制御された前記ゲイン設定用帰還抵抗群１２との比によって、この入力加算型アナログボリューム回路のゲインが設定される。また、前記出力MUTE用アナログスイッチ群１３によって、入力された信号を加算し、かつゲイン倍して出力する経路を決定している。このとき、第１の実施形態に記載された低ノイズCMOSアナログスイッチを、前記入力加算切替用アナログスイッチ群１０や、前記ゲイン切替用アナログスイッチ群１１、及び前記出力MUTE用アナログスイッチ群１３に用いることにより、電源・グラウンド電位の間欠的な動作によって発生するオーバーシュート／アンダーシュート現象の影響を受けることがないため、伝達特性が直線性に優れ、バーストノイズを遮断した低ノイズ特性が得られる。
【００１９】
また、ゲイン設定の切替幅や切替ステップによっては、前記ゲイン切替用アナログスイッチ群１１の導通時のインピーダンスをできる限り小さくする必要がある。その際、従来は、図１に示すCMOS型アナログスイッチを構成する前記PchMOS１と、前記NchMOS２のゲート長を大きくしなければならず、結合容量値が増大する。そのために、よりバックゲートとドレイン・ソース間の容量結合を介したバーストノイズの影響を受けやすくなる。しかし、本発明のCMOS型アナログスイッチでは、バックゲートとドレイン・ソース間の容量結合が存在しないため、バーストノイズの影響を遮断することが可能であるため、図２に示す低ノイズ型CMOSアナログスイッチが有用となる。
【産業上の利用可能性】
【００２０】
以上説明したように、本発明にかかるCMOS型アナログスイッチは、電源・グラウンド電位からのバーストノイズを遮断するため、伝達特性の直線性と、低ノイズ特性が必要なアナログ回路や、音声系アナログ回路等に有用である。
【図面の簡単な説明】
【００２１】
【図１】第１の実施形態のCMOS型アナログスイッチを示すブロック図
【図２】第２の実施形態の入力加算型アナログボリューム回路を示すブロック図
【図３】従来のCMOS型アナログスイッチを示すブロック図
【符号の説明】
【００２２】
１  PchMOS
２  NchMOS
３  アナログスイッチ制御信号
４  アナログスイッチ制御信号
５  バックゲート
６  バックゲート
７  PchMOS
８  NchMOS
９  ゲイン設定用入力抵抗群
１０  入力加算切替用アナログスイッチ群
１１  ゲイン切替用アナログスイッチ群
１２  ゲイン設定用帰還抵抗群
１３  出力MUTE用アナログスイッチ群
１４  オペアンプ
１５  リファレンス電圧
【図１】
2005191632.tif 000003
【図２】
2005191632.tif 000004
【図３】
2005191632.tif 000005