(57)【要約】【課題】本発明は不揮発性メモリ用のデュアル比較セル検知方式を提供する。【解決手段】高電圧比較セルおよび低電圧比較セルが、メモリセル電圧と比較するための２つの別個の基準電圧を供給する２つのセンス増幅器のそれぞれに結合されている。この２つのセンス増幅器の出力は更に第２段のセンス増幅器に接続されて、メモリの状態が判定される。このデュアル比較セル検知方式では検知ウィンドウが広くなり、低電圧用途での性能が向上する。このデュアル比較セル検知方式は、電圧に基づくモード、電流に基づくモード、接地電位に基づくモード、の何れかで実施できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
高速の不揮発性メモリデバイスであって、
少なくとも１つのメモリセルと、
第１の比較セルと、
第２の比較セルと、
前記第１の比較セルおよび前記メモリセルに結合され、前記第１の比較セルおよび前記メモリセルの間の電圧差を判定する第１のセンス増幅器と、
前記第２の比較セルおよび前記メモリセルに結合され、前記第２の比較セルおよび前記メモリセルの間の電圧差を判定する第２のセンス増幅器と、
前記第１のセンス増幅器および前記第２のセンス増幅器に結合され、前記第１のセンス増幅器および前記第２のセンス増幅器の電圧差に基づいて前記メモリセルの状態を判定する第３のセンス増幅器と、を備えたメモリデバイス。
【請求項２】
高速の不揮発性メモリデバイスであって、
少なくとも１つのメモリセルと、
電流源とキャパシタとを備えた第１の比較セルと、
電流源とキャパシタとを備えた第２の比較セルと、
前記第１の比較セルおよび前記メモリセルに結合され、前記第１の比較セルおよび前記メモリセルの間の電圧差を判定する第１のセンス増幅器と、
前記第２の比較セルおよび前記メモリセルに結合され、前記第２の比較セルおよび前記メモリセルの間の電圧差を判定する第２のセンス増幅器と、
前記第１のセンス増幅器および前記第２のセンス増幅器に結合され、前記第１のセンス増幅器および前記第２のセンス増幅器の電圧差に基づいて前記メモリセルの状態を判定する第３のセンス増幅器と、を備えたメモリデバイス。
【請求項３】
高速の不揮発性メモリデバイスであって、
少なくとも１つのメモリセルと、
電流源とＶＤＤに接続された抵抗とを備えた第１の比較セルと、
電流源とＶＤＤに接続された抵抗とを備えた第２の比較セルと、
前記第１の比較セルおよび前記メモリセルに結合され、前記第１の比較セルおよび前記メモリセルの間の電圧差を判定する第１のセンス増幅器と、
前記第２の比較セルおよび前記メモリセルに結合され、前記第２の比較セルおよび前記メモリセルの間の電圧差を判定する第２のセンス増幅器と、
前記第１のセンス増幅器および前記第２のセンス増幅器に結合され、前記第１のセンス増幅器および前記第２のセンス増幅器の電圧差に基づいて前記メモリセルの状態を判定する第３のセンス増幅器と、を備えたメモリデバイス。
【請求項４】
高速の不揮発性メモリデバイスであって、
少なくとも１つのメモリセルと、
接地（電位）に結合された第１の比較セルと、
電流源と、ＶＤＤに接続された抵抗とを備えた第２の比較セルと、
前記第１の比較セルおよび前記メモリセルに結合され、前記第１の比較セルおよび前記メモリセルの間の電圧差を判定する第１のセンス増幅器と、
前記第２の比較セルおよび前記メモリセルに結合され、前記第２の比較セルおよび前記メモリセルの間の電圧差を判定する第２のセンス増幅器と、
前記第１のセンス増幅器および前記第２のセンス増幅器に結合され、前記第１のセンス増幅器および前記第２のセンス増幅器の電圧差に基づいて前記メモリセルの状態を判定する第３のセンス増幅器と、を備えたメモリデバイス。
【請求項５】
デュアル比較セルを備えた不揮発性メモリを検知する方法であって、
第１のセンス増幅器と第２のセンス増幅器と第３のセンス増幅器とを準備するステップであって、前記センス増幅器の各々が第１極性の入力端子と第２極性の入力端子とを具備しているステップと、
第１の電圧基準信号を前記第１のセンス増幅器の前記第１極性の入力端子に印加し、第２の電圧基準信号を前記第２のセンス増幅器の前記第２極性の入力端子に印加するステップと、
検知されるべきセル基準信号を前記第１のセンス増幅器の前記第２極性の入力端子と前記第２のセンス増幅器の前記第１極性の入力端子とに印加するステップと、
前記第１のセンス増幅器および前記第２のセンス増幅器の出力を前記第３のセンス増幅器に導くステップと、を備えた方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的には、不揮発性メモリデバイスに関し、より詳しくは、不揮発性メモリ用のデュアル比較セル検知方式に関する。
【０００２】
【従来の技術】
不揮発性メモリデバイスは、電圧を切った場合にもデータを記憶しておけるメモリデバイスである。このような不揮発性メモリデバイスは、携帯端末に基本ソフト（ＯＳ）やユーザデータを記憶させる場合に特に有用である。最近、その順応性と柔軟性との理由から不揮発性メモリに対する関心が高くなり、研究が盛んに行われている。不揮発性メモリではメモリ速度が非常に重要である。
【０００３】
書換え可能な読出し専用メモリ（ＥＰＲＯＭ）は、チップ内のメモリセルを電気的にプログラムしたり読出したりできるので、不揮発性の記憶用集積回路の中で最初に発展したグループに属する。ＥＰＲＯＭでは、フローティングゲートと通常呼ばれている電気的に分離されたゲートを備えたメモリセルを使用していることが多い。このようなフローティングゲートはほとんどの場合に酸化物で完全に囲まれており、多結晶質シリコン（すなわち、ポリシリコン）層で形成されている。情報はフローティングゲート上の電荷の形でメモリセルすなわちデバイスに記憶される。セルの構成に応じて、電子雪崩（アバランシ）注入、チャンネル注入、トンネリング等の様々な機構により電荷がフローティングゲートに移送される。これらのセルでは一般に、そのアレイに紫外（ＵＶ）線を照射することにより消去が行われる。
【０００４】
電気的に書換え可能な読出し専用メモリ（ＥＥＰＲＯＭ）は電気的に消去可能であると共に電気的にプログラム可能である。基板上に形成された薄いゲート酸化領域を貫通して電子がトンネリングすることにより、電荷がフローティングゲート上に移動したり、そこから排出されたりする。上部制御電極を通して電荷が排出される場合もある。
【０００５】
より最近になって、電気的に消去可能なデバイスの新たなカテゴリが現れた。これらのデバイスは、通常、「フラッシュ」ＥＰＲＯＭまたは「フラッシュ」ＥＥＰＲＯＭと呼ばれている。これらのメモリではメモリセルの消去は電気的に行われるが、セル自体はセル当たり１つだけのデバイス（素子）を備えている。また、アレイ全体、または、個別のメモリセルのブロック、の消去が行われても良い。
【０００６】
消去やプログラムを検証する際には、従来技術では様々なセンス（ｓｅｎｓｅ：検知）増幅器を用いてメモリセルの状態を検知している。ワード線にゲート電位が印加されることによって検証を受けるメモリセルが、検知による検証を行うための電流を発生する。この電流は、センス増幅器によって比較セルからの電流と比較される。典型的な場合では、ＥＰＲＯＭには、メモリセルと同じ構造を有するＵＶ消去されたセルの列が設けてあり、これらが比較セルとして機能する。センス増幅器は、検証を受けるメモリセルへの流入電流が、メモリセルとの或る関係に応じて加重された比較セルの場合より多いか少ないかを判定する。このようにして、センス増幅器がメモリセルのプログラム状態を検証する。単一セル基準方式での電位の変化は次式によって決まる。
ΔＶｓｉｎｇｌｅ＝Ｖｒｅｆ（Ｈ）？Ｖｃｅｌｌ  または  ΔＶｓｉｎｇｌｅ＝Ｖｃｅｌｌ？Ｖｒｅｆ（Ｌ）  （１）
【０００７】
【発明が解決しようとする課題】
不揮発性メモリの読出し速度はセンス増幅器の検知方式に依存する。従来技術ではセンス増幅器に対して単一セル基準方式を用いているので、この単一セル基準方式においては基準電圧が不安定であることと検知ウィンドウが狭いという理由から低電圧用途には適さない。更に、比較セルの設定用に従来技術で利用されているダミーセル法やトリミング法は費用が嵩むと共に不正確である。したがって、読出し速度の高い不揮発性メモリに対する必要性が存在する。
【０００８】
本発明の１つの目的は、読出し速度の高い不揮発性メモリを提供することである。
【０００９】
本発明の別の目的は、不揮発性メモリの検知ウィンドウを広げることである。
【００１０】
本発明の別の目的は、基準電圧を容易に設定できるようにすることである。
【００１１】
本発明の別の目的は、不揮発性メモリのノイズ耐性を向上させることである。
【００１２】
【課題を解決するための手段】
本発明では、不揮発性メモリ用のデュアルセル基準方式を提供する。検知増幅を行うために２つの比較セルを２つのセンス増幅器と組合せて使用する。比較セルの一方は高電圧（ＨＶＴ：ｈｉｇｈ  ｖｏｌｔａｇｅ）セルであり、他方は低電圧（ＬＶＴ：ｌｏｗ  ｖｏｌｔａｇｅ）セルである。ＨＶＴセルは、接地（電位）、浮遊接地（電位）、または基準電流源であっても良く、ＬＶＴセルは、書込みしていない（ｆｒｅｓｈ）セルまたは基準電流源であっても良い。ＨＶＴセルおよびＬＶＴセルは個別に或るセンス増幅器に結合されており、これらは更に、メモリセルの状態を判定するための共通のセンス増幅器に接続されている。デュアル比較セル検知方式における電位の変化を表す式は次の通りである。
ΔＶｄｕａｌ＝（Ｖｒｅｆ（Ｈ）？Ｖｃｅｌｌ）＋（Ｖｃｅｌｌ？Ｖｒｅｆ（Ｌ））＝２ΔＶｓｉｎｇｌｅ  （２）
【００１３】
（２）式は、デュアル比較セル検知方式における電圧の変化が単一比較セル検知方式における電圧の変化の２倍であることを示している。このようにΔＶｄｕａｌが増大していることによって、検知用の入力信号差が大きくなり、検知ウィンドウが広くなる。ΔＶｄｕａｌの増大により不揮発性メモリの読出し速度が著しく増加する。更に、検知ウィンドウが広くなることにより、低電圧用途における正確さが大きく向上する。低電圧用途では検知ウィンドウが非常に狭くなるので、読出し速度と正確さが制限される。また、このデュアル比較セル検知方式では不感帯が存在しないので性能が著しく向上する。
【００１４】
ΔＶｄｕａｌの増大によって基準電圧を容易に設定できるので、基準電圧が高電圧と低電圧との中間にあることを非常に正確に判定する必要がない。２つの比較セルを用いていおり、必要ならばこれら２つの比較セルが相異なる値を有することができるので、高電圧状態にあるまたは低電圧状態にあると判定するための領域を明確に区別できる。製造されたメモリの当初の無変更の基準電圧をこの基準電圧として使用して、このデュアル比較セル検知方式のコストを抑えることができる。
【００１５】
本発明のデュアル比較セル検知方式は、ＥＥＰＲＯＭ、ＥＰＲＯＭ、マスクＲＯＭ、フラッシュＲＯＭ、または、揮発性メモリと不揮発性メモリとの組合せ、等のどんな不揮発性メモリに対しても適用できる。
【００１６】
本発明では、デュアル比較セルを備えた不揮発性メモリを検知する方法であって、まず、第１のセンス増幅器と第２のセンス増幅器と第３のセンス増幅器であって各センス増幅器が第１極性の入力端子と第２極性の入力端子とを具備している各センス増幅器を準備することを備えている方法をも提供する。次いで、第１の電圧基準信号が第１のセンス増幅器の第１極性の入力端子に印加され、第２の電圧基準信号が第２のセンス増幅器の第２極性の入力端子に印加される。検知されるべきセル基準信号が第１のセンス増幅器の第２極性の入力端子と第２のセンス増幅器の第１極性の入力端子とに印加される。そうして、第１のセンス増幅器および第２のセンス増幅器の出力が第３のセンス増幅器に入力される。
【００１７】
上述の方法では、第１極性の入力端子は負極性の入力端子であり、第２極性の入力端子は正極性の入力端子である。第１極性の入力端子が正極性の入力端子であり、第２極性の入力端子が負極性の入力端子であっても良い。第１の電圧基準信号は高電圧比較セルから供給される。高電圧比較セルは、接地電圧、浮遊接地（電圧）、または基準電流源であっても良い。第２の電圧基準信号は低電圧比較セルから供給される。
【００１８】
上述の一般的な説明および以下の詳細な説明はいずれも例示であり、請求範囲に規定した本発明をより詳しく説明するためのものであることを了解されたい。
【００１９】
添付図面は、本発明をより詳しく理解する便宜のために添付したものであり、本明細書に含まれ、その一部分を構成する。図面は本発明の実施例を例示しており、記述と相俟って本発明の原理を説明している。
【００２０】
【発明の実施の形態】
図１に、本発明の好適な実施例に係るデュアル比較セル検知方式を示す。参照符号１０２、１０６、１１０は、メモリセル（図１ではＣＥＬＬ）、高電圧（ＨＶＴ）比較セル、低電圧（ＬＶＴ）比較セル、のそれぞれからの電流源を表している。電流源１０２、１０６、１１０はキャパシタ１０４、１０８、１１２にそれぞれ接続されている。キャパシタ１０４、１０８、１１２は、電流源１０２、１０６、１１０からの電荷が必要なレベルに達するまでこれを保持するために用いられている。メモリセルの電流源１０２は、共通結節点を通してセンス増幅器１１４の正入力およびセンス増幅器１１６の負入力に対して信号ＣＭＩを送出する。高電圧比較セルからの信号ＴＲＥＦ  ＨＶＴはセンス増幅器１１４の負入力に送出される。低電圧比較セルからの信号ＴＲＥＦ  ＬＶＴはセンス増幅器１１６の正入力に送出される。信号ＣＭＩは、それぞれ、センス増幅器１１４によって高電圧比較セルからの信号ＴＲＥＦ  ＨＶＴと比較され、センス増幅器１１６によって低電圧比較セルからの信号ＴＲＥＦ  ＬＶＴと比較される。センス増幅器１１４からの出力ΔＳＡ１は更にセンス増幅器１１８に接続され、センス増幅器１１６からの出力ΔＳＡ２は更にセンス増幅器１１８に接続されており、このセンス増幅器がメモリセルの状態を判定する。
【００２１】
図２および図３には、不揮発性メモリの動作中における図１のセンス増幅器１１４および１１６の電圧図を示した。センス増幅器１１４は入力信号ＣＭＩおよびＴＲＥＦ  ＨＶＴを比較し、次式に従ってΔＳＡ１を出力する。
ΔＳＡ１＝Ａｖ×（ＣＭＩ  ＴＲＥＦ  ＨＶＴ）  （３）
ここで、Ａｖはセンス増幅器１１４に応じて調節可能なバイアスであり、ΔＳＡ１はセンス増幅器１１４の電圧の変化である。同様に、センス増幅器１１６は入力信号ＣＭＩおよびＴＲＥＦ  ＬＶＴを比較し、次式に従ってΔＳＡ２を出力する。
ΔＳＡ２＝Ａｖ×（ＴＲＥＦ  ＬＶＴ  ＣＭＩ）  （４）
ここで、Ａｖはこのセンス増幅器に応じて調節可能なバイアスであり、ΔＳＡ２はセンス増幅器１１６の電圧の変化である。信号ΔＳＡ１およびΔＳＡ２はセンス増幅器１１８に送出され比較されて、電圧が高電圧領域にあるか低電圧領域にあるかが判定される。図２に示してあるところでは、ＨＶＴ比較セルの読出し中に、上側の分岐がΔＳＡ１の小さな差を検知し、下側の分岐がΔＳＡ２の有意な差を検知するので、センス増幅器１１８によって電圧が引下げられ、データは１と判定される。同様に、図３に示してあるところでは、上側の分岐がΔＳＡ２の小さな差を検知し、下側の分岐がΔＳＡ１の有意な差を検知するので、センス増幅器１１８によって電圧が引上げられ、データは１と判定される。以上のようにして、本発明に係るデュアル比較セル検知方式でメモリセルの状態が判定される。
【００２２】
不揮発性メモリの読出し速度はセンス増幅器のΔＶに直接関係する。センス増幅器１１８の出力ΔＶは（３）式および（４）式のバイアスＡｖによって調節可能だが、バイアスＡｖを調節するだけでは本来の検知ウィンドウを広げられない。したがって、従来技術に係るメモリデバイスは低電圧用途での利用価値が制限されていた。バイアスＡｖの値が過大である場合には、ノイズの問題が生じて単一比較セル検知方式では性能が低下する。本発明に係るデュアル比較セル検知方式では、増幅度を大きくする必要なしに検知ウィンドウを広げられる。バイアスＡｖを最小値に設定でき、そのままでのノイズ耐性が高くなる。更に、デュアル比較セル検知方式ではΔＶが大きくなっているために検知ウィンドウが広がるので、低電圧用途に対して特に適している。電圧の増大による速度の増加は次式によって決まる。
ΔＶ＝ΔＩ×ｔ  （５）
ここで、ΔＶは電圧の変化であり、ΔＩは電流の変化であり、ｔは時間である。したがって、ΔＶが増加すれば（本発明に係るデュアル比較セル検知方式では２倍になる）、同じΔＩに到達するに必要な時間が減少する。したがって、デュアル比較セル検知方式によれば、特に低電圧用途における読出し速度が著しく向上する。
【００２３】
図４には、電圧に基づくデュアル比較セル検知方式で用いられる本発明の別の実施例を示した。参照符号４０２、４０６、４１０は、メモリセルの動作電圧（ＶＤＤ）、高電圧（ＨＶＴ）比較セル、低電圧（ＬＶＴ）比較セル、のそれぞれに接続された抵抗である。ＶＤＤに接続された抵抗４０２、４０６、４１０は、電圧を電荷に変換するための電流源４０４、４０８、４１２にそれぞれ接続されている。電流源４０４は、センス増幅器４１４の正入力およびセンス増幅器４１６の負入力に対して信号ＣＭＩを発生する。ＨＶＴ比較セルはセンス増幅器４１４の負入力に対して信号ＴＲＥＦ  ＨＶＴを発生する。ＬＶＴ比較セルはセンス増幅器４１６の正入力に対して信号ＴＲＥＦ  ＬＶＴを発生する。センス増幅器４１４および４１６の出力はセンス増幅器４１８に送出され、センス増幅器４１４および４１６からの信号ΔＳＡ１およびΔＳＡ２を比較することにより、メモリセルの状態が判定される。ΔＳＡ１およびΔＳＡ２の計算式は（３）式および（４）式と同じである。電圧に基づくデュアル比較セル検知方式の電圧図は電流に基づくデュアル比較セル検知方式のものと同じであるので、図２および図３は、図４の電圧に基づくデュアル比較セル検知方式にも適用される。
【００２４】
図５には、高電圧比較セルとして接地（電位）を用いる本発明の別の実施例を示した。抵抗５１２および電流源５１４がメモリセルに電位を供給し、信号ＣＭＩを出力する。信号ＣＭＩは、次いで、センス増幅器５２２の正入力およびセンス増幅器５２４の負入力に対して送出される。高電圧（ＨＶＴ）比較セルは、センス増幅器５２２の負入力に結合されている接地（電位）信号である。ＶＤＤに接続されている抵抗５１８、および電流源５１０は、低電圧比較セルに電位を供給し、センス増幅器５２４の正入力に信号ＴＲＥＦ  ＬＶＴを出力する。この２つのセンス増幅器５２２および５２４の出力はセンス増幅器５２６の入力に接続されており、信号ΔＳＡ１およびΔＳＡ２を比較することによってメモリセルの状態が判定される。ΔＳＡ１およびΔＳＡ２の計算式は（３）式および（４）式と同じである。電圧に基づくデュアル比較セル検知方式の電圧図は電流に基づくデュアル比較セル検知方式のものと同じであるので、図２および図３は、図５の電圧に基づくデュアル比較セル検知方式にも適用される。
【００２５】
図６には、図１の電流に基づくデュアル比較セル検知方式の実施回路を示した。参照符号１１６は、図１の高電圧（ＨＶＴ）比較セルおよびメモリセルに結合しているセンス増幅器１１６である。参照符号１１４は、図１の低電圧（ＬＶＴ）比較セルおよびメモリセルに結合しているセンス増幅器１１４である。この回路には、これらのセンス増幅器の入力信号を制御するためのいくつかのトランジスタが含まれている。この実施例では、センス増幅器のバイアス電圧レベルはあらかじめ決定されている。センス増幅器１１４および１１６の出力は、２つのトランジスタ６１０および６２０のそれぞれを介してセンス増幅器１１８に接続されている。センス増幅器１１８は信号ΔＳＡ１およびΔＳＡ２を受取り比較して、信号ＳＡ１ＯＦＦまたはＳＡ２ＯＦＦを判定し、センス増幅器１１８の入力トランジスタを遮断する。最終信号ＯＵＴによって、メモリセル内のデータが１であるか０であるかが判定される。
【００２６】
図７には、図１に示した調節可能バイアスＡｖを備えた電流に基づくデュアル比較セル検知方式の実施回路を示した。参照符号１１６は、図１の高電圧（ＨＶＴ）比較セルおよびメモリセルに結合しているセンス増幅器１１６である。参照符号１１４は、図１の低電圧（ＬＶＴ）比較セルおよびメモリセルに結合しているセンス増幅器１１４である。この回路には、これらのセンス増幅器の入力信号を制御するためのいくつかのトランジスタが含まれている。この実施例では、センス増幅器のバイアスＡｖが調節可能である。センス増幅器１１４および１１６の入力信号の各々が調節可能バイアスＡｖ値（図７では、この調節可能バイアスＡｖ値を「ＢｉａｓＡ」と記してある）でバイアスされ得る。センス増幅器１１４および１１６の出力は、２つのトランジスタ７１０および７２０のそれぞれを介してセンス増幅器１１８に接続されている。センス増幅器１１８は信号ΔＳＡ１およびΔＳＡ２を受取り比較して、信号ＳＡ１ＯＦＦまたはＳＡ２ＯＦＦを判定し、センス増幅器１１８の入力トランジスタを遮断する。最終信号ＯＵＴによって、メモリセル内のデータが１であるか０であるかが判定される。
【００２７】
本発明の範囲や精神から乖離することなく本発明の構成および方法に対して様々な修正や改変をなし得ることは当業者には明らかである。この観点から、本発明に対する修正や改変は、これが以下の請求範囲およびそれに等価なものの範囲内に含まれる場合には、本発明の範囲内に含まれるものとする。
【図面の簡単な説明】
【図１】本発明の好適な実施例に係る電流に基づくデュアル比較セル検知方式の模式図である。
【図２】本発明の好適な実施例に係るデュアル比較セル検知方式の高電圧セルの電圧図である。
【図３】本発明の好適な実施例に係るデュアル比較セル検知方式の低電圧セルの電圧図である。
【図４】本発明の好適な実施例に係る電圧に基づくデュアル比較セル検知方式の模式図である。
【図５】本発明の別の好適な実施例に係る電圧に基づくデュアル比較セル検知方式の模式図である。
【図６】本発明の好適な実施例に係る電圧に基づくデュアル比較セル検知方式の実施回路の図である。
【図７】本発明の別の好適な実施例に係る電圧に基づくデュアル比較セル検知方式の実施回路の図である。
【符号の説明】
１０２  電流源
１０４  キャパシタ
１１４  センス増幅器
１１６  センス増幅器
１１８  センス増幅器
４０２  抵抗
４０４  電流源
４１４  センス増幅器
４１６  センス増幅器
４１８  センス増幅器
５１０  電流源
５１２  抵抗
５１４  電流源
５１８  抵抗
５２２  センス増幅器
５２４  センス増幅器
５２６  センス増幅器
６１０  トランジスタ
７１０  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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