(57)【要約】【課題】簡単な構成で、内部クロック信号が収束するまでの時間を短くし、さらに収束後は揺らぎを小さくし得るデジタル位相同期ループ回路を提供する。【解決手段】比較部１１３において、外部クロック信号と内部クロック信号とを位相比較して時間差及び位相差を検出し、これら時間差及び位相差を電圧制御水晶発振器１２に対する制御信号として出力する際に、その制御信号のピーク値に対応する補正値をメモリ１１４から読み出し、この補正値に一定係数を乗算して絶対値を小さくした後に、この補正値を制御信号のピーク値に加算して補正を行なうようにした。【選択図】      図３
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【特許請求の範囲】
【請求項１】
入力される外部クロック信号と発振器から発生される内部クロック信号とを位相比較することで両信号間の時間差及び位相差を検出し、この時間差及び位相差に基づいて該発振器の発振周波数を制御して前記外部クロック信号と前記内部クロック信号とを位相同期させるデジタル位相同期ループ回路であって、
前記発振器に対する階段状の制御信号の変化量に応じた補正値を生成し、前記制御信号の単位段階長に比して長い周期ごとに、前記補正値に基づいて前記制御信号を補正する補正手段を具備したことを特徴とするデジタル位相同期ループ回路。
【請求項２】
前記補正手段は、前記補正値を前記制御信号の振幅値に対応付けた補正テーブルを格納する記憶手段を備え、前記補正テーブルから前記制御信号の振幅値に対応する補正値を読み出して前記制御信号に加算することを特徴とする請求項１記載のデジタル位相同期ループ回路。
【請求項３】
前記補正手段は、前記制御信号の波形を監視する監視手段と、この監視手段の監視結果に基づき前記制御信号が増加から減少に変わる時点または減少から増加に変わる時点で、前記補正値の絶対値を小さくするべく該補正値に予め決められた係数を乗算し、この乗算結果に基づいて前記制御信号を補正する制御手段とを備えることを特徴とする請求項１記載のデジタル位相同期ループ回路。
【請求項４】
デジタル放送番組の映像信号を処理するデジタル放送番組処理装置に用いられ、このデジタル放送番組処理装置の映像処理に供されることを特徴とする請求項１記載のデジタル位相同期ループ回路。
【請求項５】
入力される外部クロック信号と発振器から発生される内部クロック信号とを位相比較することで両信号間の時間差及び位相差を検出し、この時間差及び位相差に基づいて該発振器の発振周波数を制御して前記外部クロック信号と前記内部クロック信号とを位相同期させるデジタル位相同期ループ回路に使用される制御方法であって、
前記発振器に対する階段状の制御信号の変化量に応じた補正値を生成し、
前記制御信号の単位段階長に比して長い周期ごとに、前記補正値に基づいて前記制御信号を補正することを特徴とするデジタル位相同期ループ回路の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えばデジタル放送の放送局に用いられ、外部クロック信号と内部クロック信号とを位相同期させるデジタル位相同期ループ回路及びこのデジタル位相同期ループ回路で使用される制御方法に関する。
【背景技術】
【０００２】
近年、地上波放送システムにおいて、デジタル放送が開始されている。このようなデジタル放送システムにあっては、互いに離れた複数の地点に設置された送信局または中継局からデジタル放送信号をＯＦＤＭ（Orthogonal  Frequency  Division  Multiplexing）伝送方式で送信する単一周波数網（ＳＦＮ：Single Frequency Network）を構成することが予定されている。この場合、受信側で複数局からのＯＦＤＭ信号の周波数がずれると、サブキャリアの直交性がくずれてしまい、キャリア識別が困難になるため、各局間で精密な周波数同期が必要となる。
【０００３】
そこで、高安定な基準周波数を得て、この基準周波数をリファレンスとして電圧制御発振器（ＶＣＯ）の制御入力にＰＬＬ（Phase Locked Loop）をかけることで、高精度の信号処理用周波数信号を生成するデジタルＰＬＬ回路を利用することが考えられている（例えば、特許文献１）。
【０００４】
【特許文献１】特開２００１−２７４６７８号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、デジタルＰＬＬ回路では、補正する周期と、補正値との２つが変数となっており、これらの変数を計算または調整によって求めている。しかし、補正する周期が短いと、ＶＣＯに対する制御信号が収束するまでの時間を短縮できる反面、収束後の揺らぎが大きくなる。同様に、補正値が大きいと、ＶＣＯに対する制御信号が収束するまでの時間を短縮できる反面、収束後の揺らぎが大きくなる。
【０００６】
このため、補正する周期や補正値を段階的に変化させていくことが一般的に行なわれている。この場合、段階毎に補正する周期や補正値を求める必要があり、また、段階を切り替えるための判定回路や切替回路が必要となり、処理負荷の増大及びコストアップを招いてしまうことになる。
そこで、この発明の目的は、簡単な構成で、内部クロック信号が収束するまでの時間を短くし、さらに収束後は揺らぎを小さくし得るデジタル位相同期ループ回路及びこのデジタル位相同期ループ回路の制御方法を提供することにある。
【課題を解決するための手段】
【０００７】
この発明は、上記目的を達成するために、以下のように構成される。  
入力される外部クロック信号と発振器から発生される内部クロック信号とを位相比較することで両信号間の時間差及び位相差を検出し、この時間差及び位相差に基づいて該発振器の発振周波数を制御して外部クロック信号と内部クロック信号とを位相同期させるデジタル位相同期ループ回路であって、発振器に対する階段状の制御信号の変化量に応じた補正値を生成し、制御信号の単位段階長に比して長い周期ごとに、補正値に基づいて制御信号を補正する補正手段を備えるようにしたものである。
【０００８】
この構成によれば、階段状の制御信号の単位段階長に比して長い周期で、かつ制御信号の変化量に応じた補正値で制御信号を補正するようにしているので、段階を切り替えるための判定回路や切替回路を用いることなく、内部クロック信号が収束するまでの時間を短くし、さらに収束後は揺らぎを小さくすることができる。従って、補正精度の向上に伴う処理負荷の増大及びコストアップを抑制することができる。
【０００９】
補正手段は、補正値を制御信号の振幅値に対応付けた補正テーブルを格納する記憶手段を備え、補正テーブルから制御信号の振幅値に対応する補正値を読み出して制御信号に加算することを特徴とする。  
この構成によれば、補正値と制御信号の振幅値とを対応付けた補正テーブルを用いるようにしたので、簡単な手順で制御信号の補正を行なうことができる。
【００１０】
補正手段は、制御信号の波形を監視する監視手段と、この監視手段の監視結果に基づき制御信号が増加から減少に変わる時点または減少から増加に変わる時点で、補正値の絶対値を小さくするべく補正値に予め決められた係数を乗算する制御手段とを備えることを特徴とする。  
この構成によれば、制御信号が収束するまでの時間をさらに短くすることができ、また収束後の揺らぎも小さくて済む。
【発明の効果】
【００１１】
以上詳述したようにこの発明によれば、簡単な構成で、内部クロック信号が収束するまでの時間を短くし、さらに収束後は揺らぎを小さくし得るデジタル位相同期ループ回路及びこのデジタル位相同期ループ回路の制御方法を提供することができる。
【発明を実施するための最良の形態】
【００１２】
以下、この発明の実施形態について図面を参照して詳細に説明する。  
図１はこの発明を適用した単一周波数網による地上波デジタル放送システムの概略構成を示すブロック図である。図１において、Ａは標準電波の発信源であり、放送局Ｂ及び中継局Ｃはそれぞれ４０ｋＨｚの標準電波を受信するための受信アンテナＡＴ及び標準電波受信機ＲＸを備えている。
【００１３】
放送局Ｂは、標準電波受信機ＲＸで得られた標準電波を取込んで外部クロック信号を生成し、周波数同期回路Ｂ２にて基準周波数信号を外部クロック信号の周波数に同期させる。この周波数同期回路Ｂ２にて得られた基準周波数信号は、ＭＰＥＧ２エンコーダＢ３、多重化装置Ｂ４、ＯＦＤＭ変調装置Ｂ５に送られ、それぞれの信号処理に供される。
【００１４】
ＭＰＥＧ２エンコーダＢ３は、放送する映像信号をＭＰＥＧ２システムズで規定されるフォーマットで圧縮符号化するもので、その出力は多重化装置Ｂ４で中継用制御データ等が多重された後、ＯＦＤＭ変調装置Ｂ５に送られる。このＯＦＤＭ変調装置Ｂ５は、多重化装置Ｂ４からの多重化信号を所定モードのサブキャリアに順次割り当て、ＩＦＦＴ処理により周波数領域から時間軸領域に変換してＯＦＤＭ信号を生成するもので、ここで得られたＯＦＤＭ信号は電力増幅器Ｂ６にて電力増幅されて送信アンテナＢ７から所定の領域に向けて送出される。
ここで、送信局Ｂ及び中継局Ｃの共通するエリアに受信端末Ｄが存在するとき、この受信端末Ｄは各局Ｂ，ＣからのＯＦＤＭ信号を受信可能であり、この受信端末Ｄが移動端末の場合には、ダイバーシチ受信によって移動中でも良好な受信が可能となる。
【００１５】
図２は、この発明のデジタル位相同期ループ回路が適用される周波数同期回路Ｂ２の構成を示すブロック図である。
外部クロック信号は、デジタルＰＬＬ回路１１に入力され、電圧制御水晶発振器１２から出力される内部クロック信号と位相比較される。この位相比較結果に対応する制御値は、ループフィルタ１３にて電圧制御水晶発振器１２の制御電圧に変換されて電圧制御水晶発振器１２に供給される。
【００１６】
図３は、上記デジタルＰＬＬ回路１１の機能ブロック図である。  
デジタルＰＬＬ回路１１は、外部クロックカウンタ１１１と、内部クロックカウンタ１１２と、比較部１１３と、メモリ１１４とを備えている。すなわち、外部クロック信号は、外部クロックカウンタ１１１に入力されてカウントされ、そのカウンタ値が比較部１１３に供給される。また、内部クロック信号は、内部クロックカウンタ１１２に入力されてカウントされ、そのカウンタ値が比較部１１３に供給される。
【００１７】
比較部１１３は、両入力カウンタ値の位相比較を行なって時間差及び位相差を検出し、これら時間差及び位相差を制御信号として出力する。メモリ１１４には、制御信号の振幅値と補正値との対応関係を表す補正テーブルが記憶されている。そして、比較部１１３は、制御信号の振幅値に対応する補正値をメモリ１１４から読み出して制御信号に加算する。
【００１８】
また、比較部１１３は、監視機能１１３１と、加減算制御機能１１３２とを備えている。監視機能１１３１は、制御信号の波形を監視する。加減算制御機能１１３２は、監視機能１１３１による監視結果から制御信号が増加から減少に変わる時点または減少から増加に変わる時点の補正値を判定し、この補正値に予め決められた係数を乗算することにより補正値の絶対値を小さくする。
【００１９】
次に、上記構成による処理動作について説明する。  
外部クロック信号に対して内部クロック信号が遅い場合に、制御信号は、図４に示すように階段状に増加していく。そして、制御信号が連続で増加し続け、補正値１６の点まで増加したところで減少に変わるとする。
【００２０】
すると、比較部１１３は、振幅値に対応する補正値１６に一定係数１／４を乗算し、図５に示すように、振幅値１６を４（１６／４）減算して＋１２に補正する。また、例えば補正値が−１２になるまで連続して減少し増加に変わるとすると、比較部１１３は補正値−１２に一定係数１／４を乗算し、その振幅値−１２に３（１２／４）を加算して−９とする。
【００２１】
以下、−９に対して２（９／４＝２．２５、整数未満は切り捨て）の加算、＋７に対して１（７／４＝１．３７５、整数未満切り捨て）の減算と繰り返す。  
これにより、演算で求められた制御信号の振幅値への加減算の値が小さくなっていき、同時に制御信号の変化も小さくなっていく。収束後は、制御信号の変化が１となるため、係数を乗じた値が０（整数未満切り捨て）になり、何ら関与していないことと同じになる。一方、外部クロック信号が断になった場合など、制御信号の変化が大きくなれば、自動的に加減算の値も大きくなる。  
【００２２】
なお、図５において、ａは外部クロック信号と内部クロック信号の周波数が最も近くなる値である。
上記補正を行なう際に、比較部１１３は図６に示す制御手順を実行する。  
まず、比較部１１３は、電圧制御水晶発振器１２に対する制御信号の波形を監視し（ステップＳＴ６ａ）、ピーク値を示すか否かの判断を行なう（ステップＳＴ６ｂ）。ここで、ピーク値、つまり増加から減少または減少から増加に変わる点でない場合には（Ｎｏ）、比較部１１３は再度ステップＳＴ６ａに移行するが、ピーク値を示す場合に（Ｙｅｓ）、その振幅値に対応する補正値をメモリ１１４から読み出し（ステップＳＴ６ｃ）、その補正値に一定係数を乗算した後（ステップＳＴ６ｄ）、制御信号の振幅値に補正値を加算する（ステップＳＴ６ｅ）。
以後、比較部１１３は、制御信号が収束するか否かの判断を行ない（ステップＳＴ６ｆ）、収束するまで上記ステップＳＴ６ａ乃至ステップＳＴ６ｅの処理を繰り返し実行する。そして、収束したならば、比較部１１３は処理を終了する。
【００２３】
以上のように上記実施形態では、比較部１１３において、外部クロック信号と内部クロック信号とを位相比較して時間差及び位相差を検出し、これら時間差及び位相差を電圧制御水晶発振器１２に対する制御信号として出力する際に、その制御信号のピーク値に対応する補正値をメモリ１１４から読み出し、この補正値に一定係数を乗算して絶対値を小さくした後に、この補正値を制御信号のピーク値に加算して補正を行なうようにしている。
従って、段階を切り替えるための判定回路や切替回路を用いることなく、内部クロック信号が収束するまでの時間を短くし、さらに収束後は揺らぎを小さくすることができ、補正精度の向上に伴う処理負荷の増大及びコストアップを抑制することができる。
【００２４】
また、上記実施形態では、比較部１１３において、補正値と制御信号の振幅値とを対応付けた補正テーブルをメモリ１１４に記憶しておくようにしたので、簡単な手順で制御信号の補正を行なうことができる。
なお、この発明は上記実施形態に限定されるものではない。  
例えば、上記実施形態では、補正値に一定係数を乗算する例について説明したが、予め複数の係数を保持しておき、制御信号の変化量に応じて係数を選択して補正値に乗算するようにしてもよい。
【００２５】
また、予め制御信号の波形が分かる場合に、メモリ１１４中の補正テーブルに係数を乗算した補正値を記憶しておくようにしてもよい。  
また、上記実施形態では、補正テーブルを用いる例について説明したが、制御信号をバッファに保持し、この保持した制御信号から収束が短時間で行なわれるように補正値を計算により求めるようにしてもよい。さらに、制御信号のピーク値で補正を行なうようにしたが、ピーク値以外の点で制御信号の単位段階長に比して長い補正周期で補正を行なうようにしても収束までの時間を短くすることができる。
【００２６】
さらに、上記実施形態は放送局に適用した場合であるが、これに限定されるものではなく、他のデジタル通信系の電子回路における位相同期の補正についても適用可能であることは勿論のことである。
【図面の簡単な説明】
【００２７】
【図１】この発明を適用した単一周波数網による地上波デジタル放送システムの概略構成を示すブロック図。
【図２】この発明のデジタル位相同期ループ回路が適用される周波数同期回路の構成を示すブロック図。
【図３】この発明の一実施形態としてのデジタル位相同期ループ回路の機能ブロック図。
【図４】同実施形態で取り扱う制御信号の波形図。
【図５】同実施形態において、補正が行なわれた制御信号の波形を示すタイミング図。
【図６】同実施形態におけるデジタル位相同期ループ回路の制御手順及び制御内容を示すフローチャート。
【符号の説明】
【００２８】
１１…デジタルＰＬＬ回路、１２…電圧制御水晶発振器、１３…ループフィルタ、１１１…外部クロックカウンタ、１１２…内部クロックカウンタ、１１３…比較部、１１４…メモリ、１１３１…監視機能、１１３２…加減算制御機能、Ｂ…放送局、Ｃ…中継局、ＡＴ…受信アンテナ、ＲＸ…標準電波受信機、Ｂ２…周波数同期回路、Ｂ３…ＭＰＥＧ２エンコーダ、Ｂ４…多重化装置、Ｂ５…ＯＦＤＭ変調装置、Ｄ…受信端末。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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