(57)【要約】【課題】読み出し動作の高速化を図った不揮発性半導体記憶装置を得る。【解決手段】副ビット線ＳＢＬ０４〜ＳＢＬ０７，ＳＢＬ１４〜ＳＢＬ１７，ＳＢＬ２０〜ＳＢＬ２３，及びＳＢＬ３０〜ＳＢＬ３３はそれぞれ対応のＮＭＯＳ構成の副ビット線リセットトランジスタＭＲ１を介して共通ソース線ＳＬに接続され、副ビット線ＳＢＬ００〜ＳＢＬ０３，ＳＢＬ１０〜ＳＢＬ１３，ＳＢＬ２４〜ＳＢＬ２７，及びＳＢＬ３４〜ＳＢＬ３７はそれぞれ対応のＮＭＯＳ構成の副ビット線リセットトランジスタＭＲ２を介して共通ソース線ＳＬに接続される。複数の副ビット線リセットトランジスタＭＲ１及びＭＲ２はゲートに副ビット線用リセット信号ＲＳＴ２を共通に受ける。この副ビット線用リセット信号ＲＳＴ２は読み出し期間における読み出しデータ取得後の所定期間“Ｈ”となる信号である。【選択図】図１ 
2005317110.tif 000002
【特許請求の範囲】
【請求項１】
各々が選択時にオン／オフすることにより不揮発性記憶機能を有する複数のメモリトランジスタと、
主ビット線と、
前記主ビット線に対応して設けられる複数の副ビット線とを備え、前記複数のメモリトランジスタの一方電極が列単位に前記複数の副ビット線のいずれかに接続され、
読み出し期間において、前記複数の副ビット線のうち一つの副ビット線である選択副ビット線と前記主ビット線とが電気的に接続され、前記主ビット線及び前記選択副ビット線が所定電位にプリチャージされた後、前記複数のメモリトランジスタのうち前記選択副ビット線に一方電極が接続される一つのメモリトランジスタが選択状態となり、前記主ビット線を流れる電流量に基づき読み出しデータが得られ、
前記読み出し期間において、前記読み出しデータが得られた後、少なくとも前記選択副ビット線を基準電位にリセットするリセット手段をさらに備える、
不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置であって、
前記リセット手段は、
前記複数の副ビット線を一括して前記基準電位にリセットする副ビット線用リセット手段を含む、
不揮発性半導体記憶装置。
【請求項３】
請求項１記載の不揮発性半導体記憶装置であって、
前記リセット手段は、
前記主ビット線と共に前記選択副ビット線を前記基準電位にリセットする主ビット線用リセット手段を含む、
不揮発性半導体記憶装置。
【請求項４】
請求項３記載の不揮発性半導体記憶装置であって、
前記リセット手段は、
前記複数の副ビット線を一括して前記基準電位にリセットする副ビット線用リセット手段をさらに含む、
不揮発性半導体記憶装置。
【請求項５】
請求項２あるいは請求項４記載の不揮発性半導体記憶装置であって、
前記複数の副ビット線は複数の第１及び第２の副ビット線に分類され、
前記副ビット線用リセット手段は、
前記複数の第１の副ビット線を前記基準電位に設定する第１の副ビット線用リセット手段と、
前記複数の第２の副ビット線を前記基準電位に設定する第２の副ビット線用リセット手段とを含み、
前記第１及び第２の副ビット線用リセット手段は互いに独立した駆動能力を有する、
不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、例えば、電気的書き換え可能なフラッシュメモリ等の不揮発性半導体記憶装置に関し、特にその読み出し動作の高速化技術に関する。
【背景技術】
【０００２】
フラッシュメモリのような不揮発性半導体記憶装置において、メモリセルアレイを構成する複数のメモリトランジスタはそれぞれ読み出し電圧より高い閾値である“Ｈ”閾値電圧ＶthＨと読み出し電圧より低い“Ｌ”閾値電圧ＶthＬとのいずれかに設定されることにより、情報を不揮発に記憶することができる。そして、複数のメモリトランジスタはマトリクス状に配置され、ドレインが列単位にビット線に接続され、ゲートが行単位にワード線に接続され、ソースが共通に共通ソース線に接続されるが一般的である。
【０００３】
不揮発性半導体記憶装置に用いられる上記ビット線を、主ビット線及び副ビット線からなる階層構造で実現することにより高速化を図ることができる。さらに、主ビット線と副ビット線とを接続する第１のトランジスタと、副ビット線をディスチャージさせる第２のトランジスタとを相補的にＯＮ／ＯＦＦさせる不揮発性半導体記憶装置が特許文献１に開示されている。
【０００４】
【特許文献１】特開平１１−１９１２９８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に開示された不揮発性半導体記憶装置では第１のトランジスタ及び第２のトランジスタ用の制御信号線数が同数必要であり、このことがレイアウト構成上の配線律速となり面積増大につながる第１の問題点があった。
【０００６】
また、上記特許文献１では、上述したように、複数のメモリトランジスタのソースは一つの共通ソース線に接続されているため、以下で述べる共通ソース線の固定電位が変動していしまい、読み出し動作が低下するという第２の問題点があった。以下、第２の問題点について詳述する。
【０００７】
２回連続しての読み出し動作が行われる際に所定の副ビット線が１回目で選択され、２回目で非選択になる場合を考える。この場合、所定の副ビット線のディスチャージは非選択となる２回目の読み出しの際に行われるため、１回目に読み出し時においてプリチャージされた所定の副ビット線上の電荷が２回目の読み出し開始時においても一定量残留している可能性がある。特に、選択されたメモリトランジスタが“Ｈ”閾値電圧ＶthＨである（読み出し電圧ではオンしない）場合、１回目の読み出し時において発生した所定の副ビット線の電荷は選択メモリトランジスタを介して共通ソース線に放出されることなく確実に残存する。
【０００８】
この残存した電荷が２回目の読み見出しに際して、上記共通ソース線の電位変動に影響を与える。例えば、２回目の読み出し時に読み出し電圧が付与されたの選択ワード線にゲートが接続され、かつ上記所定の副ビット線にドレインが接続される非選択のメモリトランジスタが必ず存在する。この非選択のメモリトランジスタが“Ｌ”閾値電圧ＶthＬの場合はオン状態となるため、この非選択のメモリトランジスタを介して上記所定の副ビット線の電荷が共通ソース線に流れることになり、その結果、共通ソース線の電位が２回目の読み出し時に当初の想定よりも大きく変動してしまうという、共通ソース線の固定電位変動が生じてしまう。そして、共通ソース線の固定電位の変動に伴い、主ビット線を流れる電流量が制限されてしまうため、読み出し動作が低下していまう。
【０００９】
この発明は上記問題点を解決するためになされたもので、上記した第２の問題点である読み出し動作の高速化を図った不揮発性半導体記憶装置を得ることを目的とする。
【課題を解決するための手段】
【００１０】
この発明に係る請求項１記載の不揮発性半導体記憶装置は、各々が選択時にオン／オフすることにより不揮発性記憶機能を有する複数のメモリトランジスタと、主ビット線と、前記主ビット線に対応して設けられる複数の副ビット線とを備え、前記複数のメモリトランジスタの一方電極が列単位に前記複数の副ビット線のいずれかに接続され、読み出し期間において、前記複数の副ビット線のうち一つの副ビット線である選択副ビット線と前記主ビット線とが電気的に接続され、前記主ビット線及び前記選択副ビット線が所定電位にプリチャージされた後、前記複数のメモリトランジスタのうち前記選択副ビット線に一方電極が接続される一つのメモリトランジスタが選択状態となり、前記主ビット線を流れる電流量に基づき読み出しデータが得られ、前記読み出し期間において、前記読み出しデータが得られた後、少なくとも前記選択副ビット線を基準電位にリセットするリセット手段をさらに備えている。
【発明の効果】
【００１１】
この発明における請求項１記載の不揮発性半導体記憶装置は、リセット手段によって、読み出し期間の読み出しデータ取得後、選択副ビット線を基準電位にリセットするため、プリチャージされた電荷が選択副ビット線に残存することに起因する読み出し動作の低速化現象を確実に回避することができ、その結果、高速に読み出し動作が行える不揮発性半導体記憶装置を得ることができる。
【発明を実施するための最良の形態】
【００１２】
＜実施の形態１＞
図１はこの発明の実施の形態１であるフラッシュメモリにおける読み出し回路構成の一部を示す回路図である。同図に示すように、消去ブロック１が一のセンスアンプ２に対応して設けられる。実際には複数のセンスアンプに対して設けられる複数の消去ブロックが一括して消去可能な消去ブロック群となる。例えば、センスアンプが６４個ある場合、図１の消去ブロック１の６４個分が一単位の消去ブロック群として構成されたり、３２個ずつのセンスアンプにより二単位の消去ブロック群として構成されたりする。また、図１で示す消去ブロック１が主ビット線の方向にさらに所定数設けられる構成も考えられる。
【００１３】
センスアンプ２はセンス線Ｌ０，Ｌ１それぞれを流れる電流量の差を検知・増幅して読み出しデータを得る高速読み出し対応の差動型の回路である。センス線Ｌ０，Ｌ１に対応し、プリチャージ回路を構成するプリチャージトランジスタＱ０〜Ｑ２が設けられる。ＰＭＯＳ構成のプリチャージトランジスタＱ０及びＱ１はソースは共に電源Ｖddに接続され、ゲートは共にプリチャージ信号ＩＰＣを受け、ドレインがセンス線Ｌ０及びＬ１にそれぞれ接続される。ＮＭＯＳ構成のプリチャージトランジスタＱ２はセンス線Ｌ０，Ｌ１間に介挿されゲートにプリチャージ信号ＩＰＣがインバータＧ１を介して得られるプリチャージ信号ＩＰＣの反転信号を受ける。
【００１４】
さらに、比較電流供給回路を構成するＮＭＯＳの構成比較電流選択トランジスタＱ４，Ｑ５がセンス線Ｌ０，Ｌ１に対応して設けられる。比較電流選択トランジスタＱ４及びＱ５はドレインがセンス線Ｌ０及びＬ１に接続され、ゲートに比較電流選択信号ＥＳＥＬ及びＯＳＥＬを受け、ソースが共通に定電流源４を介して接地される。
【００１５】
センス線Ｌ０，Ｌ１と主ビット線ＭＢＬ０〜ＭＢＬ３とを選択的に接続する主ビット線選択回路を構成するＮＭＯＳの主ビット線選択トランジスタＱ６〜Ｑ９が設けられる。主ビット線選択トランジスタＱ６はセンス線Ｌ０，主ビット線ＭＢＬ１間に介挿され、主ビット線選択トランジスタＱ７はセンス線Ｌ１，主ビット線ＭＢＬ３間に介挿され、主ビット線選択トランジスタＱ８はセンス線Ｌ０，主ビット線ＭＢＬ０間に介挿され、主ビット線選択トランジスタＱ９はセンス線Ｌ１，メモリセルＭ２間に介挿される。
【００１６】
そして、主ビット線選択トランジスタＱ６及びＱ７のゲートは共通に主ビット線選択信号ＣＡ０を受け、主ビット線選択トランジスタＱ８及びＱ９は共通に主ビット線選択信号ＣＡ１を受ける。なお、主ビット線選択信号ＣＡ０，ＣＡ１はＹゲート信号とも呼ばれる。
【００１７】
主ビット線ＭＢＬ０〜ＭＢＬ３に対応し、主ビット線ＭＢＬ０〜ＭＢＬ３を選択的に接地レベル（基準電位）に設定するリセット動作を行う主ビット線用リセット回路が設けられ、主ビット線用リセット回路はＮＭＯＳの主ビット線リセットトランジスタＱ１０〜Ｑ１３より構成され、主ビット線リセットトランジスタＱ１０〜Ｑ１３のドレインは主ビット線ＭＢＬ０〜ＭＢＬ３に接続され、ソースは接地される。そして、主ビット線リセットトランジスタＱ１０，Ｑ１２はゲートに主ビット線リセット信号ＲＳＴＣＡ１を受け、主ビット線リセットトランジスタＱ１１，Ｑ１３はゲートに主ビット線リセット信号ＲＳＴＣＡ０を受ける。
【００１８】
これら主ビット線ＭＢＬ０〜ＭＢＬ３が消去ブロック１に接続される。以下、消去ブロック１の内部ついて説明する。
【００１９】
主ビット線ＭＢＬ０は副ビット線選択トランジスタＱＳ００〜ＱＳ０３を介して副ビット線ＳＢＬ００〜ＳＢＬ０３に接続されるとともに、副ビット線選択トランジスタＱＳ０４〜ＱＳ０７を介して副ビット線ＳＢＬ０４〜ＳＢＬ０７に接続される。
【００２０】
主ビット線ＭＢＬ１は副ビット線選択トランジスタＱＳ１０〜ＱＳ１３を介して副ビット線ＳＢＬ１０〜ＳＢＬ１３に接続されるとともに、副ビット線選択トランジスタＱＳ１４〜ＱＳ１７を介して副ビット線ＳＢＬ１４〜ＳＢＬ１７に接続される。
【００２１】
主ビット線ＭＢＬ２は副ビット線選択トランジスタＱＳ２０〜ＱＳ２３を介して副ビット線ＳＢＬ２０〜ＳＢＬ２３に接続されるとともに、副ビット線選択トランジスタＱＳ２４〜ＱＳ２７を介して副ビット線ＳＢＬ２４〜ＳＢＬ２７に接続される。
【００２２】
主ビット線ＭＢＬ３は副ビット線選択トランジスタＱＳ３０〜ＱＳ３３を介して副ビット線ＳＢＬ３０〜ＳＢＬ３３に接続されるとともに、副ビット線選択トランジスタＱＳ３４〜ＱＳ３７を介して副ビット線ＳＢＬ３４〜ＳＢＬ３７に接続される。
【００２３】
副ビット線選択トランジスタＱＳ００〜ＱＳ０３，ＱＳ１０〜ＱＳ１３，ＱＳ２０〜ＱＳ２３，ＱＳ３０〜ＱＳ３３はゲートに副ビット線選択信号ＳＧ０〜ＳＧ３を受け、副ビット線選択トランジスタＱＳ０４〜ＱＳ０７，ＱＳ１４〜ＱＳ１７，ＱＳ２４〜ＱＳ２７，及びＱＳ３４〜ＱＳ３７はゲートに副ビット線選択信号ＳＧ４〜ＳＧ７を受ける。なお、副ビット線選択信号ＳＧ０〜ＳＧ７はセレクトゲート信号とも呼ばれる。
【００２４】
メモリトランジスタＭＴ０〜ＭＴ１５，ＭＴ１６〜ＭＴ３１はマトリクス状に配置され（説明の都合上、同一行のメモリトランジスタに対しては共通の符号を付している）、メモリトランジスタＭＴ０〜ＭＴ１５のドレインは列単位に副ビット線ＳＢＬ０４〜ＳＢＬ０７，ＳＢＬ１４〜ＳＢＬ１７，ＳＢＬ２０〜ＳＢＬ２３，及びＳＢＬ３０〜ＳＢＬ３３のいずれかに接続され、メモリトランジスタＭＴ１６〜ＭＴ３１のドレインは列単位に副ビット線ＳＢＬ００〜ＳＢＬ０３，ＳＢＬ１０〜ＳＢＬ１３，ＳＢＬ２４〜ＳＢＬ２７，及びＳＢＬ３４〜ＳＢＬ３７に接続される。そして、メモリトランジスタＭＴ０〜ＭＴ３１のゲートにはワード線ＷＬ０〜ＷＬ３１が接続される。
【００２５】
副ビット線ＳＢＬ０４〜ＳＢＬ０７，ＳＢＬ１４〜ＳＢＬ１７，ＳＢＬ２０〜ＳＢＬ２３，及びＳＢＬ３０〜ＳＢＬ３３はそれぞれ対応のＮＭＯＳ構成の副ビット線リセットトランジスタＭＲ１（説明の都合上、すべてに同一符号を付している）を介して共通ソース線ＳＬに接続され、副ビット線ＳＢＬ００〜ＳＢＬ０３，ＳＢＬ１０〜ＳＢＬ１３，ＳＢＬ２４〜ＳＢＬ２７，及びＳＢＬ３４〜ＳＢＬ３７はそれぞれ対応のＮＭＯＳ構成の副ビット線リセットトランジスタＭＲ２（説明の都合上、同一符号を付している）を介して共通ソース線ＳＬに接続される。
【００２６】
複数の副ビット線リセットトランジスタＭＲ１及びＭＲ２はゲートに副ビット線用リセット信号ＲＳＴ２を共通に受ける。これら副ビット線リセットトランジスタＭＲ１及びＭＲ２がオンすると、副ビット線はすべて共通ソース線ＳＬに電気的に接続されることにより“Ｌ”にリセットされる。
【００２７】
図２は実施の形態１のフラッシュメモリの読み出し動作に関する種々の制御信号を発生する制御部を示す説明図である。同図に示すように、制御部１０は、副ビット線選択タイミング信号ＳＧＴ、プリチャージ信号ＩＰＣ、主ビット線リセットタイミング信号ＲＳＴＭＢＬ、副ビット線リセットタイミング信号ＲＳＴＳＢＬを出力することにより、読み出し動作を制御する。
【００２８】
なお、副ビット線選択タイミング信号ＳＧＴは副ビット線選択信号ＳＧ０〜ＳＧ７の選択時の立ち下がり及び立ち下がりのタイミングを指示する信号であり、図示しない副ビット線選択回路が副ビット線選択タイミング信号ＳＧＴのタイミングに従い、所定のアドレスをデコードして副ビット線選択信号ＳＧ０〜ＳＧ７のいずれかを選択的に“Ｈ”にする。また、主ビット線リセットタイミング信号ＲＳＴＭＢＬは主ビット線をリセットするタイミングを指示する信号であり、副ビット線リセットタイミング信号ＲＳＴＳＢＬは副ビット線をリセットするタイミングを指示する信号である。
【００２９】
図３は主ビット線リセット信号発生回路の回路構成を示す回路図である。同図に示すように、主ビット線リセット信号発生回路１３はＮＯＲゲートＧ２，Ｇ４及びインバータＧ３，Ｇ５から構成される。ＮＯＲゲートＧ２は一方入力に主ビット線リセットタイミング信号ＲＳＴＭＢＬを受け、他方入力に主ビット線選択信号ＣＡ０の反転信号バーＣＡ０を受け、その出力がインバータＧ３を介して主ビット線リセット信号ＲＳＴＣＡ０として出力される。ＮＯＲゲートＧ４は一方入力に主ビット線リセットタイミング信号ＲＳＴＭＢＬを受け、他方有力に主ビット線選択信号ＣＡ１の反転信号バーＣＡ１を受け、その出力がインバータＧ５を介して主ビット線リセット信号ＲＳＴＣＡ１として出力される。
【００３０】
図４は副ビット線リセット信号発生回路の回路構成を示す回路図である。同図に示すように、副ビット線リセット信号発生回路１４はラッチ回路３、ＮＡＮＤゲートＧ６及びインバータＧ７から構成され、消去ブロック単位に設けられる。
【００３１】
ラッチ回路３は読み出しブロック指定信号ＢＳをラッチする。読み出しブロック指定信号ＢＳは、図示しないブロックデコーダのデコード結果が当該消去ブロック１を指示する場合に“Ｈ”となる信号である。
【００３２】
ＮＡＮＤゲートＧ６は一方入力に副ビット線リセットタイミング信号ＲＳＴＳＢＬを受け、他方入力にラッチ回路３にラッチされた読み出しブロック指定信号ＢＳを受ける。ＮＡＮＤゲートＧ６の出力がプリリセット信号ＰＲＳＴとなり、このプリリセット信号ＰＲＳＴがインバータＧ７を介して得られる信号が副ビット線用リセット信号ＲＳＴ２となる。
【００３３】
図５は実施の形態１のフラッシュメモリの読み出し回路における連続した２回の読み出し動作を示すタイミング図である。同図において、読み出し期間ＴＲ１，ＴＲ２において１回目及び２回目の読み出し動作が連続して実行される。
【００３４】
以下、図５を参照しつつ、１回目の読み出し時において主ビット線ＭＢＬ０、副ビット線ＳＢＬ０７（選択副ビット線）及びワード線ＷＬ０に接続されたメモリトランジスタＭＴ０（以下、「メモリトランジスタＭ０」で示す）にアクセスする場合の読み出し動作について説明する。なお、メモリトランジスタＭ０は“Ｈ”閾値電圧ＶthＨであると仮定する。
【００３５】
読み出し期間ＴＲ１において、開始当初に主ビット線選択信号ＣＡ１を“Ｈ”にし主ビット線選択トランジスタＱ８，Ｑ９をオンにし、主ビット線ＭＢＬ０とセンス線Ｌ０、主ビット線ＭＢＬ２とセンス線Ｌ１とを電気的に接続する。
【００３６】
同時に副ビット線選択信号ＳＧ７を“Ｈ”にし副ビット線選択トランジスタＱＳ０７，ＱＳ２７をオン状態にして、副ビット線ＳＢＬ０７と主ビット線ＭＢＬ０とを電気的に接続し、副ビット線ＳＢＬ２７と主ビット線ＭＢＬ２とを電気的に接続する。
【００３７】
この状態で、プリチャージ信号ＩＰＣを“Ｌ”にしてプリチャージトランジスタＱ０〜Ｑ２をオン状態にすることにより、センス線Ｌ０、ビット線ＭＢＬ０、及び副ビット線ＳＢＬ０７と、センス線Ｌ１、主ビット線ＭＢＬ２、及び副ビット線ＳＢＬ２７とを電源電圧Ｖddにプリチャージする。なお、電源電圧Ｖddに代えて、図示しない電圧制御回路により予め定めた所定の電位でプリチャージするようにしてもよい。
【００３８】
その後、比較電流選択信号ＯＳＥＬ及びワード線ＷＬ０を“Ｈ”（読み出し電圧）にして、比較電流選択トランジスタＱ５をオン状態にするとともに、副ビット線選択信号ＳＧ０７に電気的に接続されるメモリトランジスタＭＴ０（メモリトランジスタＭ０）を選択状態にする。
【００３９】
したがって、主ビット線ＭＢＬ０及び副ビット線ＳＢＬ０７を介してメモリトランジスタＭ０と読み出し側となるセンス線Ｌ０とが電気的に接続され、リファレンス側となるセンス線Ｌ１には定電流源４によりリファレンス電流が流されるとともに、主ビット線ＭＢＬ２及び副ビット線ＳＢＬ２７（接続されるすべてのメモリトランジスタＭＴ１６〜ＭＴ３１が非選択）とが電気的に接続される。
【００４０】
メモリトランジスタＭ０が“Ｈ”閾値電圧ＶthＨ（読み出し電圧より高い電圧）のときはオフ状態となるためセンス線Ｌ０にはほとんど電流は流れず、“Ｌ”閾値電圧ＶthＬ（読み出し電圧より低い電圧）のときオン状態となるためセンス線Ｌ０にはリファレンス電流より大きな電流が流れる。したがって、メモリトランジスタＭ０のオン／オフ状態でセンス線Ｌ０を流れる電流量がリファレンス電流との関係で逆の結果となり、センス線Ｌ０，Ｌ１間の電流量の差を、センスアンプ２によって検知・増幅することにより読み出しデータを得ることができる。
【００４１】
上述した仮定では、メモリトランジスタＭ０が“Ｈ”閾値電圧ＶthＨである。したがって、メモリトランジスタＭ０がオフ状態となりセンス線Ｌ０にはほとんど電流は流れない。一方、センス線Ｌ１にはリファレンス電流が流れている。その結果、センスアンプ２は、センス線Ｌ０，Ｌ１間に流れる電流量の差を検知・増幅することにより読み出しデータを得ることができる。
【００４２】
そして、読み出し期間ＴＲ１において上記読み出しデータの取得後の時刻ｔ１にワード線ＷＬ０、副ビット線選択信号ＳＧ７、主ビット線選択信号ＣＡ１及び比較電流選択信号ＥＳＥＬが“Ｌ”に立ち下がり、その後、時刻ｔ２ａ〜時刻ｔ２ｂにかけて副ビット線用リセット信号ＲＳＴ２が“Ｈ”に立ち上がり、時刻ｔ２ｂ以降の期間ＴＡ中“Ｈ”を維持する。
【００４３】
その結果、副ビット線リセットトランジスタＭＲ１及びＭＲ２がオン状態となり、すべての副ビット線ＳＢＬｉ０〜ｉ７（ｉ＝０〜３）が共通ソース線ＳＬに電気的に接続されることによるリセット動作が実行される。したがって、時刻ｔ２ａ以降に副ビット線ＳＢＬ０７は“Ｌ”に向かって立ち下がりはじめ、次の読み出し期間ＴＲ２開始時には確実に“Ｌ”にリセットされる。この際、共通ソース線ＳＬに電位変動が生じるが、次の読み出し期間ＴＲ２のメモリトランジスタの選択時までには“Ｌ”に回復するため問題はない。
【００４４】
このように、上記リセット動作により、メモリトランジスタＭ０が“Ｈ”閾値電圧ＶthＨであった場合に副ビット線ＳＢＬ０７にプリチャージ時の電荷が残存している場合でも、読み出し期間ＴＲ１における読み出しデータ取得後の期間ＴＡ中に副ビット線ＳＢＬ０７に蓄積されていた電荷が共通ソース線ＳＬに放出されるため、次の読み出し期間ＴＲ２の時刻ｔ３（ビット線選択信号ＳＧ３、主ビット線選択信号ＣＡ１の立ち上がり開始時刻）時点で副ビット線ＳＢＬ０７に電荷が残留することは確実に回避できる。
【００４５】
したがって、時刻ｔ４にワード線ＷＬが“Ｈ”になった場合、副ビット線ＳＢＬ０７及びワード線ＷＬ１５に接続されるメモリトランジスタＭＴ１５（以下、「メモリトランジスタＭ１」と示す）が“Ｌ”閾値電圧ＶthＬであった場合でも、副ビット線ＳＢＬ０７が上記リセット動作により“Ｌ”に設定されているため、オン状態のメモリトランジスタＭ１を介して共通ソース線ＳＬが電位変動（“Ｌ”からの浮き状態）を受けることはない。
【００４６】
したがって、共通ソース線ＳＬの電位変動は、副ビット線ＳＢＬ２３及びワード線ＷＬ１５に接続されるメモリトランジスタＭＴ１５（以下、「メモリトランジスタＭ２」と示す。）による影響しか受けず、共通ソース線ＳＬの電位変動は従来の半分程度に抑えることができる。すなわち、従来は最悪、２つのメモリトランジスタにより共通ソース線ＳＬの電位変動が生じる可能性があったものを、本実施の形態では最悪でも１つのメモリトランジスタのみにより共通ソース線ＳＬの電位変動が生じるように抑えている。
【００４７】
例えば、１つのメモリトランジスタがオンすることによる共通ソース線ＳＬの変動が０．１Ｖと仮定すると、従来例では最悪で約０．２Ｖであった共通ソース線ＳＬの電位変動を、実施の形態１では約０．１Ｖに抑えることができる。以下、１つのメモリトランジスタがオンすることによる電位変動が０．１Ｖと試算される例を説明する。副ビット線のプリチャージ電位が０．７Ｖ、副ビット線の容量が０．１ｐＦの場合、１ビット当たり７０ｆクーロンの電荷が残留する。通常の読み出し動作は３２ビット、６４ビット同時に行われるため、７０ｆクーロン×３２（６４）倍の電荷が一気に共通ソース線ＳＬに流れ込む。例えば、６４ビット読み出しで共通ソース線ＳＬの抵抗値が３ＫΩの場合の共通ソース線ＳＬの電位変動を関連レイアウト部分のＲ、Ｃ情報をモデル化して回路シミュレーションすると、約０．１Ｖ程度の電荷が浮くと試算された。
【００４８】
ここで、副ビット線ＳＢＬのプリチャージ電位が０．７Ｖ、共通ソース線ＳＬが０Ｖ（基準電位）のときのオン状態のメモリトランジスタを流れる理想セル電流が３５μＡであると仮定すると、従来例では０．２Ｖの共通ソース線ＳＬの電位変動が生じるためセル電流は２５μＡとなり、本実施の形態では０．１Ｖの共通ソース線ＳＬの電位変動しか生じないため３０μＡとなる。ここで、リファレンス電流を理想セル電流３５μＡの半分の１７μＡに設定した場合、従来例ではリファレンス電流との差は８（＝２５−１７）μＡしかないのに対し、本願発明では１３（３０−１７）μＡとなるため、センスアンプ２よりセンス時間を約２／３に低減することができ、読み出し時間の高速化を実現することができる。
【００４９】
このように、実施の形態１のフラッシュメモリは、制御部１０（副ビット線リセットタイミング信号ＲＳＴＳＢＬの出力）、副ビット線リセット信号発生回路１４、及び副ビット線リセットトランジスタＭＲ１，ＭＲ２よりなる副ビット線用リセット手段によって、読み出し期間ＴＲ１の読み出しデータ取得後、選択副ビット線（読み出し期間ＴＲ１では副ビット線ＳＢＬ０７）を“Ｌ”にリセットするため、プリチャージされた電荷が選択副ビット線に残存することに起因する共通ソース線ＳＬの電位変動に伴う読み出し動作の低速化現象を確実に回避することができ、その結果、高速に読み出し動作が行えるフラッシュメモリを得ることができる。
【００５０】
そして、実施の形態１のフラッシュメモリを搭載することにより、読み出し速度の高速化を図ったデータプロセッサを得ることができる。
【００５１】
なお、ワード線ＷＬ０〜ＷＬ３１，副ビット線選択信号ＳＧ０〜副ビット線選択信号ＳＧ７及び主ビット線選択信号ＣＡ０〜ＣＡ１の“Ｈ”レベルは、内部昇圧回路（図示せず）を用いて通常の電源電圧Ｖddよりも高いレベルである。
【００５２】
したがって、誤ってアドレスが選択される等により、１回の読み出し期間においてワード線ＷＬが２回以上選択されるというアドレスの多重選択現象が生じ、上記内部昇圧回路に負担がかかる。このようなアドレスの多重選択現象が生じないようにするため、図５の期間ＴＤのように、読み出し期間ＴＲ１の最後にすべてのワード線ＷＬを選択しない期間を１〜２ｎ秒設けている。このため、ワード線ＷＬ０〜ＷＬ３１，副ビット線選択信号ＳＧ０〜副ビット線選択信号ＳＧ７及び主ビット線選択信号ＣＡ０〜ＣＡ１がすべて“Ｌ”になる期間が生じる。
【００５３】
＜実施の形態２＞
図６はこの発明の実施の形態２であるフラッシュメモリの読み出し回路の構成の一部を示す回路図である。同図に示すように、副ビット線用リセット信号ＲＳＴ２を入力に受ける反転バッファ５、７が設けられ、直列に接続される反転バッファ５，６の出力が部副ビット線リセット信号ＵＲＳＴＳＢＬとして副ビット線リセットトランジスタＭＲ１のゲートに出力され、直列に接続される反転バッファ７，８の出力が下部副ビット線リセット信号ＬＲＳＴＳＢＬとして副ビット線リセットトランジスタＭＲ２のゲートに出力される。
【００５４】
実施の形態２において、上部副ビット線リセット信号ＵＲＳＴＳＢＬにより接続される副ビット線ＳＢＬ０４〜ＳＢＬ０７，副ビット線ＳＢＬ１４〜ＳＢＬ１７，副ビット線ＳＢＬ２０〜ＳＢＬ２３，副ビット線ＳＢＬ３０〜ＳＢＬ３３、及びメモリトランジスタＭＴ０〜ＭＴ１５，ワード線ＷＬ０〜ＷＬ１５等を消去ブロック１１とし、下部副ビット線リセット信号ＬＲＳＴＳＢＬにより接続される副ビット線ＳＢＬ００〜ＳＢＬ０３、副ビット線ＳＢＬ１０〜ＳＢＬ１３，副ビット線ＳＢＬ２４〜ＳＢＬ２７，副ビット線ＳＢＬ３４〜ＳＢＬ３７，及びメモリトランジスタＭＴ１６〜ＭＴ３１，ワード線ＷＬ１６〜ＷＬ３１等を消去ブロック１２とする。なお、他の構成は図１で示した実施の形態１と同様であるため説明を省略する。
【００５５】
このように、実施の形態２では、消去ブロック１１に存在する副ビット線ＳＢＬ０４〜ＳＢＬ０７等を“Ｌ”に設定する、制御部１０、副ビット線リセット信号発生回路１４、反転バッファ５，６及び副ビット線リセットトランジスタＭＲ１からなる第１の副ビット線用リセット手段と、消去ブロック１２に存在する副ビット線ＳＢＬ００〜ＳＢＬ０３等を“Ｌ”に設定する、制御部１０、副ビット線リセット信号発生回路１４、反転バッファ７，８及び副ビット線リセットトランジスタＭＲ２からなる第２の副ビット線用リセット手段とを有し、第１及び第２の副ビット線用リセット手段は互いに独立した駆動能力を発揮することができる。
【００５６】
図７は実施の形態２のフラッシュメモリの読み出し回路における連続した２回の読み出し動作を示すタイミング図である。同図に示すように、実施の形態１と同様、読み出し期間ＴＲ１，ＴＲ２において１回目及び２回目の読み出し動作が連続して実行される。
【００５７】
以下、実施の形態１と異なる点のみ説明する。読み出し期間ＴＲ１の読み出しデータ取得後の時刻ｔ５から期間ＴＢにおいて、上部副ビット線リセット信号ＵＲＳＴＳＢＬ及び下部副ビット線リセット信号ＬＲＳＴＳＢＬが“Ｈ”となり、消去ブロック１１，１２内の副ビット線がすべて“Ｌ”にリセットされる。この際、共通ソース線ＳＬに電位変動が生じるが、次の読み出し期間ＴＲ２のメモリトランジスタＭ２の選択時までには“Ｌ”に回復するため問題はない。
【００５８】
実施の形態２では上記第１及び第２の副ビット線用リセット手段は消去ブロック１１，１２に対し独立した駆動能力でリセット動作を実行しているため、駆動すべき副ビット線リセットトランジスタの数を実施の形態１に比べ半減することができる。
【００５９】
図１のリセット信号ＲＳＴ、図６の上部副ビット線リセット信号ＵＲＳＴＳＢＬ及び下部副ビット線リセット信号ＬＲＳＴＳＢＬは消去ブロック群で共通に用いられる。すなわち、図１の消去ブロック１相当の構成が複数存在する場合、リセット信号ＲＳＴは複数の消去ブロック１からなる一単位の消去ブロック群で共用され、図６の消去ブロック１１，１２相当の構成が複数存在する場合、複数の消去ブロック１１からなる一単位の第１の消去ブロック群で上部副ビット線リセット信号ＵＲＳＴＳＢＬは共用され、複数の消去ブロック１２からなる一単位の第２の消去ブロック群で下部副ビット線リセット信号ＬＲＳＴＳＢＬは共用される。
【００６０】
例えば、１主ビット線当たりの副ビット線の本数が１ブロック当たり８本、主ビット線が１センスアンプ当たり８本、６４センスアンプ構成の場合、実施の形態１では４０００相当の副ビット線リセットトランジスタを駆動する必要があるが、実施の形態２では２０００程度に抑えることができる。
【００６１】
このように、実施の形態２のフラッシュメモリは、制御部１０、副ビット線リセット信号発生回路１４、反転バッファ５〜８，及び副ビット線リセットトランジスタＭＲ１，ＭＲ２よりなる副ビット線用リセット手段によって、読み出し期間ＴＲ１の読み出しデータ取得後、選択副ビット線を“Ｌ”にリセットするため、実施の形態１と同様、高速に読み出し動作が行える。
【００６２】
さらに、実施の形態２では、駆動すべき副ビット線リセットトランジスタの数を実施の形態１に比べ半減することができるため、下部副ビット線リセット信号ＬＲＳＴＳＢＬ及び上部副ビット線リセット信号ＵＲＳＴＳＢＬの方が、副ビット線用リセット信号ＲＳＴ２に比べ波形なまり改善される分、リセット動作がアクティブになる期間ＴＢが、実施の形態１の期間ＴＡに比べて長く設定でき、実施の形態１に比べて良好なリセット特性を得ることができる。
【００６３】
ただし、反転バッファ５，６及び反転バッファ７，８を信号伝搬する分、上部副ビット線リセット信号ＵＲＳＴＳＢＬ，下部副ビット線リセット信号ＬＲＳＴＳＢＬの立ち上がりタイミングが、実施の形態１の副ビット線用リセット信号ＲＳＴ２に比べ、バッファ二段分遅れる。
【００６４】
実施の形態２では２つの消去ブロックに分け、各消去ブロックにバッファを設ける例を示したが、３つ以上の消去ブロックに分け、各消去ブロックにバッファを設ける構成も考えられる。例えば、副ビット線選択信号ＳＧ４〜ＳＧ７により選択される副ビット線をさらに２つ以上に分割する、副ビット線選択信号ＳＧ０〜ＳＧ３により選択される副ビット線をさらに２つ以上に分割する等の構成が考えられる。
【００６５】
ただし、分割する消去ブロック数を増やすと、バッファを設ける分、レイアウト面積は増大するため、リセット動作に必要な駆動能力を考慮して、分割する消去ブロック数を設定することが望ましい。
【００６６】
＜実施の形態３＞
実施の形態３のフラッシュメモリは、図６で示した実施の形態２のフラッシュメモリの読み出し回路と同一構成を呈している。但し、実施の形態３では、図２で示した制御部１０において、副ビット線選択タイミング信号ＳＧＴが指示する立ち下がりタイミング、及び主ビット線リセットタイミング信号ＲＳＴＭＢＬが指示する立ち上がりタイミングが異なっている。
【００６７】
図８は実施の形態３のフラッシュメモリの読み出し回路における連続した２回の読み出し動作を示すタイミング図である。同図に示すように、実施の形態１及び実施の形態２と同様、読み出し期間ＴＲ１，ＴＲ２において１回目及び２回目の読み出し動作が連続して実行される。
【００６８】
以下、実施の形態２と異なる点のみ説明する。ワード線ＷＬ０、主ビット線選択信号ＣＡ１、及び比較電流選択信号ＯＳＥＬが“Ｌ”に立ち下がる時刻ｔ１０よりも期間ＴＥ遅れた時刻ｔ１１に副ビット線選択信号ＳＧ７が立ち下がる。また、時刻ｔ１０から主ビット線リセット信号ＲＳＴＣＡ１を“Ｈ”に立ち上げる。
【００６９】
その結果、時刻ｔ１０から期間ＴＣの間、副ビット線選択信号ＳＧ７が“Ｈ”となっているため、オン状態の主ビット線リセットトランジスタＱ１０、主ビット線ＭＢＬ０及び副ビット線選択トランジスタＱＳ０７を介して副ビット線ＳＢＬ０７が接地レベルに電気的に接続されることになり、第１のリセット動作が実行され、副ビット線ＳＢＬ０７は“Ｌ”に向けて低下する。
【００７０】
すなわち、制御部１０（主ビット線リセットタイミング信号ＲＳＴＭＢＬの出力及び副ビット線選択タイミング信号ＳＧＴの出力）、主ビット線リセット信号発生回路１３、主ビット線リセットトランジスタＱ１０〜Ｑ１３からなる主ビット線用リセット手段により、副ビット線ＳＢＬ０７に対して第１のリセット動作が実行される。
【００７１】
その後、読み出し期間ＴＲ１の終盤の時刻ｔ１５から期間ＴＢにおいて、実施の形態２と同様、上部副ビット線リセット信号ＵＲＳＴＳＢＬ及び下部副ビット線リセット信号ＬＲＳＴＳＢＬが“Ｈ”となることにより第２のリセット動作が実行される。
【００７２】
すなわち、実施の形態２と同様、制御部１０、副ビット線リセット信号発生回路１４、反転バッファ５〜８，副ビット線リセットトランジスタＭＲ１，ＭＲ２からなる副ビット線用リセット手段により第２のリセット動作が実行される。
【００７３】
このように、実施の形態３では主ビット線用及び副ビット線用リセット手段による第１及び第２のリセット動作によって、副ビット線ＳＢＬ０７を確実に“Ｌ”にリセットすることができる。実施の形態２と比較した場合、第１のリセット動作期間である期間ＴＣを設ける分、読み出し期間ＴＲ１が長くなる。しかしながら、第１のリセット動作を第２のリセット動作に追加して行える分、副ビット線用リセット手段の負担が軽減され、副ビット線リセットトランジスタＭＲ１，ＭＲ２のチャネル幅を小さくすることができる。副ビット線リセットトランジスタＭＲ１，ＭＲ２のチャネル幅を小さくする場合、その分、主ビット線用リセット手段を構成する主ビット線リセットトランジスタＱ１０〜Ｑ１３のチャネル幅を大きくする方が望ましい。
【００７４】
主ビット線リセットトランジスタＱ１０〜Ｑ１３は主ビット線ＭＢＬ０〜ＭＢＬ３に対応しており、主ビット線１本当たり１個であるが、副ビット線リセットトランジスタＭＲ１，ＭＲ２は主ビット線ＭＢＬ一本当たり８個必要となる。また、一の主ビット線において、主ビット線方向に複数の消去ブロックをさらに設ける構成の場合、その消去ブロック数倍の副ビット線リセットトランジスタが必要となる。したがって、主ビット線リセットトランジスタのチャネル幅を大きくしても、副ビット線リセットトランジスタのチャネル幅を小さくできる方が、レイアウト面積の削減効果が大きい。また、副ビット線リセットトランジスタのチャネル幅を小さくすると、反転バッファ５（６）の負荷も軽減できるので、さらに期間ＴＢを長く設定でき、第２のリセット動作を良好に行うことができる利点も奏する。
【００７５】
＜実施の形態４＞
図９はこの発明の実施の形態４であるフラッシュメモリの読み出し回路の構成を示す回路図である。同図に示すように、図６で示した実施の形態２の消去ブロック１１，１２と同様な構成の消去ブロック２１，２２が設けられる。
【００７６】
ただし、消去ブロック２１は副ビット線ＳＢＬ０４〜ＳＢＬ０７，ＳＢＬ１４〜ＳＢＬ１７，ＳＢＬ２０〜ＳＢＬ２３，及びＳＢＬ３０〜ＳＢＬ３３をリセットするための副ビット線リセットトランジスタＭＲ１相当の構成部が設けられておらず、消去ブロック２２において、副ビット線ＳＢＬ００〜ＳＢＬ０３，ＳＢＬ１０〜ＳＢＬ１３，ＳＢＬ２４〜ＳＢＬ２７，及びＳＢＬ３４〜ＳＢＬ３７をリセットするための副ビット線リセットトランジスタＭＲ２に相当すする構成部が設けられていない点が，図６で示した実施の形態２の消去ブロック１１，１２等は異なる。
【００７７】
すなわち、実施の形態４は実施の形態３に比べ、副ビット線用リセット手段が設けられていない点で異なる。
【００７８】
図１０は実施の形態４のフラッシュメモリの読み出し回路における連続した２回の読み出し動作を示すタイミング図である。同図に示すように、実施の形態１〜実施の形態３と同様、読み出し期間ＴＲ１，ＴＲ２において１回目及び２回目の読み出し動作が連続して実行される。
【００７９】
以下、実施の形態２と異なる点のみ説明する。ワード線ＷＬ０、主ビット線選択信号ＣＡ１、及び比較電流選択信号ＯＳＥＬが“Ｌ”に立ち下がる時刻ｔ１０よりも期間ＴＥ遅れた時刻ｔ１１に副ビット線選択信号ＳＧ７が立ち下がる。また、時刻ｔ１０から主ビット線リセット信号ＲＳＴＣＡ１を“Ｈ”に立ち上げる。
【００８０】
その結果、時刻ｔ１０から期間ＴＣの間、副ビット線選択信号ＳＧ７が“Ｈ”となっているため、オン状態の主ビット線リセットトランジスタＱ１０、主ビット線ＭＢＬ０及び副ビット線選択トランジスタＱＳ０７を介して副ビット線ＳＢＬ０７が接地レベルに電気的に接続されることになり、実施の形態３と同様、主ビット線用リセット手段による第１のリセット動作が実行され、副ビット線ＳＢＬ０７は“Ｌ”に向けて低下する。この第１のリセット動作のみによって副ビット線ＳＢＬ０７を“Ｌ”レベルにリセットする。
【００８１】
実施の形態４では、主ビット線用リセット手段における主ビット線リセットトランジスタＱ１０〜Ｑ１３のチャネル幅を最適化することにより、主ビット線用リセット手段による第１のリセット動作のみによっても副ビット線ＳＢＬ０７を確実に“Ｌ”にリセットするように構成する。すなわち、副ビット線選択信号ＳＧ７が“Ｌ”に立ち下がる時刻ｔ１１においては副ビット線ＳＢＬ０７は確実の“Ｌ”にリセットされている。
【００８２】
その結果、副ビット線用リセット手段を構成する副ビット線リセットトランジスタＭＲ１，ＭＲ２相当の形成面積を削減できるため、レイアウト面積の削減が可能となり、背景技術の第１の問題点である面積増大を解消することができる。例えば、副ビット線リセットトランジスタＭＲ１，ＭＲ２のチャネル幅が２μｍで消去ブロック２１，２２相当の消去ブロックが８ブロック、主ビット線方向設ける構成を想定した場合、主ビット線ＭＢＬ０〜ＭＢＬ３方向の形成長さがに３２（２×２×８）が３２μｍ削減できるため、仮に主ビット線リセットトランジスタＱ１０〜Ｑ１３のチャネル幅を２μｍ増大させたとしても、主ビット線方向に約３０μｍの形成長さが削減できるため、大幅なレイアウト面積の削減を図ることができる。
【図面の簡単な説明】
【００８３】
【図１】この発明の実施の形態１であるフラッシュメモリにおける読み出し回路構成の一部を示す回路図である。
【図２】実施の形態１のフラッシュメモリの読み出し動作に関する種々の制御信号を発生する制御部を示す説明図である。
【図３】主ビット線リセット信号発生回路の回路構成を示す回路図である。
【図４】副ビット線リセット信号発生回路の回路構成を示す回路図である。
【図５】実施の形態１のフラッシュメモリの読み出し回路における読み出し動作を示すタイミング図である。
【図６】この発明の実施の形態２であるフラッシュメモリの読み出し回路の構成の一部を示す回路図である。
【図７】実施の形態２のフラッシュメモリの読み出し回路における読み出し動作を示すタイミング図である。
【図８】実施の形態３のフラッシュメモリの読み出し回路における読み出し動作を示すタイミング図である。
【図９】この発明の実施の形態４であるフラッシュメモリの読み出し回路の構成を示す回路図である。
【図１０】実施の形態４のフラッシュメモリの読み出し回路の読み出し動作を示すタイミング図である。
【符号の説明】
【００８４】
１，１１，１２，２１，２２  消去ブロック、１０  制御部、１３  主ビット線リセット信号発生回路、１４  副ビット線リセット信号発生回路。
【図１】
2005317110.tif 000003
【図２】
2005317110.tif 000004
【図３】
2005317110.tif 000005
【図４】
2005317110.tif 000006
【図５】
2005317110.tif 000007
【図６】
2005317110.tif 000008
【図７】
2005317110.tif 000009
【図８】
2005317110.tif 000010
【図９】
2005317110.tif 000011
【図１０】
2005317110.tif 000012