(57)【要約】【課題】離散トラップ型メモリにおいて、電荷保持特性を向上させ、かつ、電荷蓄積密度を高めて、動作電圧を低減しても必要なしきい値電圧の変化幅を確保する。【解決手段】チャネル形成領域とゲート電極（ＷＬ）との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜が、第１の電荷蓄積手段となる多数の微細導電性粒子２２を内部に埋め込んでいる第１の絶縁膜２３と、第２の電荷蓄積手段となるキャリアトラップを含み、たとえば第１の絶縁膜２３上に形成されている第２の絶縁膜２４とを有する。【選択図】図１
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【特許請求の範囲】
【請求項１】
半導体基板と、当該半導体基板に形成されているソース領域とドレイン領域との間のチャネル形成領域と、チャネル形成領域とゲート電極との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜とを有する不揮発性半導体メモリ装置であって、
前記電荷蓄積膜が、
第１の電荷蓄積手段となる多数の微細導電性粒子を内部に埋め込んでいる第１の絶縁膜と、
第２の電荷蓄積手段となるキャリアトラップを含む第２の絶縁膜とを有する
不揮発性半導体メモリ装置。
【請求項２】
前記第１の絶縁膜を、前記電荷蓄積膜内で前記第２の絶縁膜よりも相対的に半導体基板側の位置に積層している
請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記微細導電性粒子が多結晶シリコンの微粒子からなる
請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記微細導電性粒子が金属微粒子からなる
請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記第２の絶縁膜とゲート電極との間に金属酸化膜からなる第３の絶縁膜が形成されている
請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
半導体基板と、当該半導体基板に形成されているソース領域とドレイン領域との間のチャネル形成領域と、チャネル形成領域とゲート電極との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜とを備えるメモリトランジスタを有するメモリセルアレイと、
当該メモリセルアレイを動作する周辺回路と、を備え、
前記電荷蓄積膜が、
第１の電荷蓄積手段となる多数の微細導電性粒子を内部に埋め込んでいる第１の絶縁膜と、
第２の電荷蓄積手段となるキャリアトラップを含む第２の絶縁膜とを有し、
前記周辺回路は、前記ソース領域とドレイン領域の少なくとも一方側から前記電荷蓄積膜の一部に電荷を注入するように前記メモリトランジスタをバイアスする
不揮発性半導体メモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜を備える不揮発性半導体メモリ装置に関するものである。
【背景技術】
【０００２】
不揮発性半導体メモリ装置は、電荷蓄積手段が単一の導電層、たとえばポリシリコンからなる、いわゆるＦＧ型と、電荷蓄積手段（電荷をトラップする手段）がチャネルを形成する半導体領域（チャネル形成領域）に対向した面内および膜厚方向に離散化されている、いわゆるＭＯＮＯＳ型などの離散トラップ型に大別できる。不揮発性半導体メモリは、大容量化のために実用上必要な電荷保持特性を確保しながら、膜厚方向および平面上のサイズをスケーリングすることが重要である。
【０００３】
ＭＯＮＯＳ型不揮発性半導体メモリでは、電荷保持を主体的に担っている窒化膜〔ＳｉｘＮｙ（０＜ｘ＜１、０＜ｙ＜１）〕膜中またはトップ酸化膜と窒化膜との界面のキャリアトラップが空間的に（即ち、面方向および膜厚方向に）離散化して拡がっている。
【０００４】
離散トラップ型において、ＭＯＮＯＳ型のキャリアトラップの機能を導電性物質で置き換えることができ、微細な多結晶シリコンなどの微粒子またはフローティングゲートを微細領域に加工された導電体に電荷を注入して保持する不揮発性半導体メモリが知られている（たとえば、特許文献１参照）。
【特許文献１】特開平１１−１８６４２１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
この電荷蓄積手段としての微粒子や微細導電体は、ＭＯＮＯＳ型におけるキャリアトラップに比べると、単位体積あたりの数（密度）を増やすことが難しい。したがって、上記特許文献１に記載の技術では、電荷注入によるしきい値電圧の変化量を大きくできないという課題がある。微粒子や微細導電体の径をより小さくし密度を高めることにより、電荷保持量を向上させることができるが、そのための技術的困難性が高いというのが実情である。
【０００６】
近年、しきい値電圧変化量として読み出しが可能な０．５〜１．０Ｖ程度を確保し、その範囲で動作電圧を低減することが進められている。ところが、メモリトランジスタの電荷蓄積手段の密度が低いと、必要なしきい値電圧変化が得難いことから動作電圧の低電圧化を阻害する要因となる。
また、ＭＯＮＯＳ型において電荷蓄積膜（窒化膜）の一部に電荷を局部的に注入する技術が知られている。この技術では電荷注入領域が狭い範囲に限られることから、ある程度高い電荷蓄積手段の密度が要求される。したがって、電荷の局部的な注入技術を、この微細粒子等を電荷蓄積手段に用いるメモリトランジスタに適用するためにも、電荷蓄積手段の密度を増やす必要性が高まっている。
【０００７】
本発明が解決しようとする課題は、離散化されている電荷蓄積手段に電荷を蓄積させて基本動作する不揮発性半導体メモリにおいて、電荷保持特性を向上させ、かつ、電荷蓄積密度を高めて、動作電圧を低減しても必要なしきい値電圧の変化幅を確保できるようにすることである。
【課題を解決するための手段】
【０００８】
本発明に係る第１の観点の不揮発性半導体メモリ装置は、半導体基板と、当該半導体基板に形成されているソース領域とドレイン領域との間のチャネル形成領域と、チャネル形成領域とゲート電極との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜とを有する不揮発性半導体メモリ装置であって、前記電荷蓄積膜が、第１の電荷蓄積手段となる多数の微細導電性粒子を内部に埋め込んでいる第１の絶縁膜と、第２の電荷蓄積手段となるキャリアトラップを含む第２の絶縁膜とを有する。
本発明では、好適に、前記第１の絶縁膜を、前記電荷蓄積膜内で前記第２の絶縁膜よりも相対的に半導体基板側の位置に積層している。
【０００９】
本発明に係る第２の観点の不揮発性半導体メモリ装置は、半導体基板と、当該半導体基板に形成されているソース領域とドレイン領域との間のチャネル形成領域と、チャネル形成領域とゲート電極との間に形成され、チャネル形成領域に対向した面内および膜厚方向に離散化されている電荷蓄積手段を含む電荷蓄積膜とを備えるメモリトランジスタを有するメモリセルアレイと、当該メモリセルアレイを動作する周辺回路と、を備え、前記電荷蓄積膜が、第１の電荷蓄積手段となる多数の微細導電性粒子を内部に埋め込んでいる第１の絶縁膜と、第２の電荷蓄積手段となるキャリアトラップを含む第２の絶縁膜とを有し、前記周辺回路は、前記ソース領域とドレイン領域の少なくとも一方側から前記電荷蓄積膜の一部に電荷を注入するように前記メモリトランジスタをバイアスする。
【００１０】
以下、上述した構成の不揮発性半導体メモリ装置の作用を半導体基板側に第１の絶縁膜を配置した場合で述べる。
たとえば、ソース領域とドレイン領域の少なくとも一方側から電荷を電荷蓄積膜に注入すると、その多くの電荷は、第１の絶縁膜内の第１の電荷蓄積手段としての微細導電性微粒子に捕獲される。このとき、エネルギーが高い一部の電荷は、第２の絶縁膜にまで達するが、電荷の注入がエネルギー障壁を越えることにより起こることから、確率的に、多くの電荷は基板側により近い微細導電性微粒子に捕獲されやすい。そして、存在する微細導電性微粒子にこれ以上電荷が捕獲できなくなると、電荷蓄積の主体が、より上層の第２の絶縁膜内のキャリアトラップに移る。このようにして、注入された多くの電荷が第１および第２の電荷蓄積手段に捕獲され、保持される。
この電荷保持に関し、キャリアトラップは絶縁膜内あるいは絶縁膜同士の界面の準位であるため保持電荷が抜けやすいが、微細導電性微粒子に一旦捕獲された電荷は、その捕獲エネルギーが相対的に大きいことから抜け難い。
【発明の効果】
【００１１】
本発明に係る不揮発性半導体メモリ装置によれば、捕獲エネルギーが相対的に大きい微細導電性微粒子を第１の絶縁膜内に形成し、相対的に捕獲エネルギーが小さいが、その密度が高いキャリアトラップが第２の絶縁膜内に形成している。このため、保持電荷が半導体基板に抜けにくく、電荷保持特性が改善する。
また、微細導電性微粒子のみでは不足である電荷蓄積手段の密度を、第２の絶縁膜のキャリアトラップ密度で補うことから、多くの電荷を保持できる。
以上より、動作電圧を低減しても、電荷保持特性を改善または維持しながら必要なしきい値電圧の変化幅を確保し、あるいは、向上することが可能となる。
【発明を実施するための最良の形態】
【００１２】
［第１の実施の形態］
本発明の「第１の電荷蓄積手段となる多数の微細導電性粒子」は、多結晶シリコン微粒子、メタル微粒子または微細分割ＦＧなど、種々の材質および形態を有する。以下、選択する材質によって電荷の捕獲エネルギーを最も高くすることが可能なメタル微粒子を有する不揮発性半導体メモリトランジスタ構造を例として、第１の実施の形態を説明する。このメモリトランジスタを以下、メタルナノドット型と称する。
【００１３】
図１は、メタルナノドット型メモリトランジスタの素子構造を示す断面図である。
半導体基板ＳＵＢに、ｎチャネル型の場合はｎ型不純物領域、ｐチャネル型の場合はｐ型不純物領域からなるソース領域Ｓとドレイン領域Ｄを互いに離れて形成している。このソース領域Ｓとドレイン領域の間は、逆導電型不純物が導入されているチャネル形成領域となる。チャネル形成領域の上に、ゲート絶縁膜２０と、ゲート電極としてのワード線ＷＬとを積層している。
【００１４】
メタルナノドット型不揮発性メモリは、そのゲート絶縁膜２０が、ボトム絶縁膜２１、その上の第１の電荷蓄積手段としてのメタルナノドット２２、メタルナノドット２２を覆う第１の絶縁膜２３、第１の絶縁膜２３との界面近傍および絶縁膜内に第２の電荷蓄積手段としてのキャリアトラップを形成する第２の絶縁膜２４、および、トップ絶縁膜２５とからなる。なお、主に上記界面近傍のキャリアトラップを電荷蓄積に用いる場合、あるいは第２の絶縁膜２４が比較的厚い場合は、トップ絶縁膜２５を省略可能である。
【００１５】
ボトム絶縁膜２１は、たとえば、酸化膜を形成し、これを必要に応じて窒化処理して用いる。ボトム絶縁膜２１の膜厚は、第１の電荷蓄積手段（メタルナノドット２２）が基板側に近いこととの関係で、通常のＭＯＮＯＳ型のボトム絶縁膜よりやや厚く、使用用途に応じて２．６ｎｍから５．０ｎｍまでの範囲内で適宜選択できる。ここでは、４．０ｎｍ程度の膜厚とした。
【００１６】
メタルナノドット２２は、たとえば、ニッケルＮｉ、コバルトＣｏ、タングステンＷ、金Ａｕ、銀Ａｇあるいは白金Ｐｔなどのメタル材料からなる。メタルナノドット２２は、そのサイズ（直径）が、好ましくは１０ｎｍ以下、たとえば４．０ｎｍ程度であり、個々のメタルナノドット同士が酸化膜（第１の絶縁膜）２３で空間的に、たとえば４ｎｍ程度の間隔で分離されている。第１の絶縁膜２３の厚さは、たとえば４〜２０ｎｍに設定される。
【００１７】
第２の絶縁膜２３を、第１の絶縁膜２３がシリコン酸化膜の場合、たとえば２〜２０ｎｍの厚さの窒化シリコン（ＳｉｘＮｙ（０＜ｘ＜１，０＜ｙ＜１））膜から構成する。この第２の絶縁膜２４は、たとえば減圧ＣＶＤ（ＬＰ−ＣＶＤ）により作製され、膜中にキャリアトラップが多く含まれている。第２の絶縁膜２４は、プールフレンケル型（ＰＦ型）の電気伝導特性を示す。
なお、第１の絶縁膜２３がシリコン酸化膜の場合、それ自体にキャリアトラップを含むが、この場合に第２の絶縁膜２４は第１の絶縁膜２３よりキャリアトラップ密度が高い材料とすることが望ましい。したがって、第２の絶縁膜２４の材料は窒化シリコンに限らない。また、トップ絶縁膜２５、メタルナノドット２２を埋め込む第１の絶縁膜２４をアルミナなどの金属酸化膜から構成してもよい。
【００１８】
トップ絶縁膜２５は、第２の絶縁膜２４との界面近傍に深いキャリアトラップを高密度に形成する必要があり、このためトップ絶縁膜２５を、たとえば成膜後の窒化膜を熱酸化して形成する。トップ絶縁膜２５をＨＴＯ（High Temperature chemical vapor deposited Oxide)法により形成したＳｉＯ２膜としてもよい。トップ絶縁膜２５をＣＶＤで形成した場合は熱処理によりキャリアトラップが形成される。トップ絶縁膜２５の膜厚は、ゲート電極（ワード線ＷＬ）からのホールの注入を有効に阻止してデータ書き換え可能な回数の低下防止を図ることを考慮して決めるとよい。
【００１９】
このような構成のメモリトランジスタの製造では、ボトム絶縁膜２１の成膜後、たとえばＬＰ−ＣＶＤまたはスパッタリングによりボトム絶縁膜２１の上に、メタルナノドット２２を形成する。このときメタルナノドット２２を絶縁材料と一緒に形成すると、絶縁材料にメタルナノドット２２が埋め込まれた膜を形成できる。また、さらに、メタルナノドット２２を埋め込むように、絶縁分離用の第１の絶縁膜２３を、たとえば７ｎｍほどＬＰ−ＣＶＤにより成膜する。このＬＰ−ＣＶＤでは、原料ガスがＤＣＳとＮ２Ｏの混合ガス、基板温度がたとえば７００℃とする。このときメタルナノドット２２は第１の絶縁膜２３に埋め込まれ、第１の絶縁膜２３表面が平坦化される。平坦化が不十分な場合は、新たに平坦化プロセス（たとえばＣＭＰ等）を行うとよい。その後、ワード線となる導電膜を成膜し、ワード線をパターンニングし、メタルナノドット２２より上層の絶縁膜をエッチングし、さらにメタルナノドット２２の層をプラズマエッチングまたはウエットエッチングで加工し、最後に、残りのボトム絶縁膜２１をエッチングする各工程を経て、当該メタルナノドット型メモリトランジスタを完成させる。
【００２０】
このように形成されたメモリトランジスタのメタルナノドット２２は、平面方向に離散化されたキャリアトラップとして機能する。そのトラップレベルは、周囲の酸化シリコンとのバンド不連続値で推定可能で、その推定値ではＳｉナノ結晶のトラップレベルである約３．１ｅＶと同じか、それより大きい。したがって、データ保持特性が改善される。この大きさの個々のメタルナノドット２２は、数個の注入電子を保持できる。なお、メタルナノドット２２を更に小さくして、これに単一電子を保持させてもよい。
【００２１】
前述したように、第１の電荷蓄積手段をＳｉナノ結晶とした場合であっても、本発明は適用可能である。
さらに、メモリトランジスタの電荷蓄積手段として絶縁膜中に埋め込まれ互いに分離した多数の微細分割型フローティングゲートを有するもの（微細分割ＦＧ型）であても、本発明を適用することが可能である。
【００２２】
このメモリトランジスタは、半導体基板ＳＵＢ側に捕獲エネルギーが相対的に大きい微細導電性微粒子（メタルナノドット２２等）が形成され、半導体基板ＳＵＢから、より遠い側に、相対的に捕獲エネルギーが小さいが、その密度が高い第２の絶縁膜２４のキャリアトラップが形成されている。このため、保持電荷が半導体基板ＳＵＢに抜けにくく、電荷保持特性が改善する。
また、微細導電性微粒子のみでは不足である電荷蓄積手段の密度を、絶縁膜のキャリアトラップ密度で補うことから、多くの電荷を保持できる。
以上より、動作電圧を低減しても、電荷保持特性を改善または維持しながら必要なしきい値電圧の変化幅を確保し、あるいは、向上させることが可能となる。
【００２３】
この利点から、微細導電性微粒子を有するメモリトランジスタは、局部的に電荷を注入するものに好適である。以下、局部的に電荷を注入するメモリ装置の構成および動作の実施形態を説明する。
【００２４】
［第２の実施の形態］
図２は、本実施形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
この不揮発性メモリ装置は、メモリセルアレイ１、ロウデコーダ２、カラムデコーダ３、および入出力回路４を有する。なお、図２は、読み出し、書き込みまたは消去の許可信号を受けて動作モードを切り換え、あるいはクロックを基に動作タイミングを制御する回路、電源回路およびアドレスバッファ等を省略している。また、図２に示す入出力回路４は、カラム選択回路ＣＳ，センスアンプＳＡ，書き込み回路ＷＲ、入出力バッファＩ／ＯＢＵＦ等、書き込みまたは読み出しに必要なビット線側の回路全てを含む。これらメモリセルアレイ１の周辺回路は、局部注入のためのバイアス供給機能を有する。
【００２５】
第２の実施の形態は、ｎチャネル型メモリトランジスタを有する不揮発性メモリ装置に関する。
図３は、第２の実施の形態に係るＮＯＲ型のメモリセルアレイの等価回路図である。図４は、第２の実施の形態における、自己整合技術を用いた微細ＮＯＲ型セルアレイの概略平面図である。図５は、図４のＡ−Ａ’線に沿った断面側から見た斜視図である。なお、ＭＯＮＯＳ型メモリトランジスタの素子構造は、第１の実施の形態（図１）と同じである。
本例の不揮発性メモリ装置において、ＮＯＲ型メモリセルアレイの各メモリセルが、図１に示す断面構造のメモリトランジスタ１個で構成されている。図３に示すように、メモリセルを構成するメモリトランジスタＭ１１〜Ｍ３３が行列状に配置され、これらトランジスタ間がワード線、ビット線（分離型ソース線）および分離型ドレイン線によって配線されている。
【００２６】
列（ＣＯＬＵＭＮ）方向に隣接するメモリトランジスタＭ１１、Ｍ１２およびＭ１３の各ソースがビット線ＢＬ１に接続され、各ドレインがドレイン線ＤＬ１に接続されている。列方向に隣接するメモリトランジスタＭ２１、Ｍ２２およびＭ２３の各ソースがビット線ＢＬ２に接続され、各ドレインがドレイン線ＤＬ２に接続されている。列方向に隣接するメモリトランジスタＭ３１、Ｍ３２およびＭ３３の各ソースがビット線ＢＬ３に接続され、各ドレインがドレイン線ＤＬ３に接続されている。
行（ＲＯＷ）方向に隣接するメモリトランジスタＭ１１、Ｍ２１およびＭ３１の各ゲートがワード線ＷＬ１に接続されている。行方向に隣接するメモリトランジスタＭ１２、Ｍ２２およびＭ３２の各ゲートがワード線ＷＬ２に接続されている。行方向に隣接するメモリトランジスタＭ１３、Ｍ２３およびＭ３３の各ゲートがワード線ＷＬ３に接続されている。
メモリセルアレイ全体では、図３に図解したセル配置およびセル間接続が繰り返されている。
【００２７】
微細ＮＯＲ型セルアレイにおいて、図５に示すように、ｐ型半導体基板ＳＵＢ（またはｐウェル）の表面領域にトレンチまたはＬＯＣＯＳなどから素子分離絶縁層ＩＳＯが形成されている。素子分離絶縁層ＩＳＯは、図４に示すように、列（ＣＯＬＵＭＮ）方向に長い平行ライン形状を有する。ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４が等間隔に形成され、それぞれのワード線が素子分離絶縁層ＩＳＯにほぼ直交している。
【００２８】
ワード線ＷＬ１〜ＷＬ４と半導体基板ＳＵＢのチャネル形成領域との間にゲート絶縁膜２０が形成されている。本発明で“チャネル形成領域”とは、表面側内部に電子または正孔が導電するチャネルが形成される領域をいう。本例の“チャネル形成領域”は半導体基板ＳＵＢ内でソース領域Ｓおよびドレイン領域Ｄに挟まれた部分が該当する。
ゲート絶縁膜２０の構造は、第１の実施の形態と同じにできるので、ここでの説明は省略する。
【００２９】
このような構成のメモリセルアレイ１の製造においては、まず、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯ（およびｐウェルＷ）を形成し、しきい値電圧調整用のイオン注入等を必要に応じて行う。
【００３０】
つぎに、第１の実施の形態で説明した方法により、半導体基板ＳＵＢのチャネル形成領域上にゲート絶縁膜２０を成膜する。
その後、ワード線ＷＬ１〜ＷＬ４となる多結晶シリコンを堆積し、平行ライン状にパターニングする。これにより、ワード線ＷＬ１〜ＷＬ４の各幅（ゲート長）が０．１８μｍ以下、たとえば０．１３μｍに微細化される。
【００３１】
素子分離絶縁層ＩＳＯの間隔内の半導体基板表面領域において、ｎ型不純物が高濃度に導入されてソース領域Ｓとドレイン領域Ｄとが交互に形成されている。ソース領域Ｓおよびドレイン領域Ｄは、ワード線ＷＬ１〜ＷＬ４を形成後に、チャネル形成領域と逆導電型（本例ではｎ型）の不純物を高濃度に半導体基板ＳＵＢに導入することにより形成された導電率が高い領域であり、種々の形態がある。ソース領域Ｓおよびドレイン領域Ｄのチャネル形成領域に臨む基板表面位置に、ＬＤＤ(Lightly Doped Drain)またはエクステンションと称する異なる濃度の不純物領域を具備させてもよい。
ソース領域Ｓとドレイン領域Ｄの行(ＲＯＷ)方向の寸法は、素子分離絶縁層ＩＳＯの間隔で規定される。ソース領域Ｓとドレイン領域Ｄの列（ＣＯＬＵＭＮ)方向の寸法は、ワード線ＷＬ１〜ＷＬ４の間隔で規定される。ソース領域Ｓとドレイン領域Ｄは、その寸法と配置のばらつきに関しマスク合わせの誤差が殆ど導入されないことから、極めて均一に形成されている。
【００３２】
図５において、ワード線ＷＬ１〜ＷＬ４の上部および側壁は、絶縁層で覆われている。ワード線ＷＬ１，ＷＬ２，…の上部に同じパターンにてオフセット絶縁層ＯＦが形成されている。オフセット絶縁層ＯＦ、その下のゲート電極（ワード線ＷＬ３またはＷＬ４）およびゲート絶縁膜１０からなる積層パターンの両側壁に、サイドウォール絶縁層ＳＷが形成されている。
【００３３】
図５において、隣接する２本のワード線の間で、ワード線に沿って細長い自己整合コンタクト部ＳＡＣが開口されている。自己整合コンタクト部ＳＡＣ内において、オフセット絶縁層ＯＦおよびサイドウォール絶縁層ＳＷによりワード線が被覆されている。
ソース領域Ｓまたはドレイン領域Ｄに一部重なるように、自己整合コンタクト部ＳＡＣ内に導電性材料が互い違いに埋め込まれ、これによりビットコンタクトＢＣおよびドレインコンタクトＤＣが形成されている。ビットコンタクトＢＣは、ソース領域Ｓに対し行（ＲＯＷ）方向の一方端部に重なっている。ドレインコンタクトＤＣは、ドレイン領域Ｄに対し行（ＲＯＷ）方向の他方端部に重なっている。その結果、ビットコンタクトＢＣとドレインコンタクトＤＣは、図４に示すように、互い違いに形成されている。これは、ビットコンタクトＢＣはビット線と接続され、ドレインコンタクトＤＣはドレイン線と接続されるからである。
【００３４】
ビットコンタクトＢＣおよびドレインコンタクトＤＣの形成では、自己整合コンタクト部ＳＡＣ全域を埋め込むように導電材料を堆積し、導電材料の上に、エッチングマスク用のレジストを形成する。このとき、レジストを自己整合コンタクト部の幅より一回り大きくし、また、レジストの一部を素子分離絶縁層に重ねる。レジストをマスクとしてレジスト周囲の導電材料をエッチングにより除去する。これにより、ビットコンタクトＢＣおよびドレインコンタクトＤＣを同時に形成する。
【００３５】
図示しない絶縁膜でコンタクト周囲の凹部が埋め込まれている。この絶縁膜上を、ビットコンタクトＢＣ上に接触するビット線ＢＬ１，ＢＬ２と、ドレインコンタクトＤＣ上に接触するドレイン線ＤＬ１，ＤＬ２が交互に形成されている。ビット線とドレイン線は、列（ＣＯＬＵＭＮ）方向に長い平行ラインの形状を有している。
【００３６】
微細ＮＯＲ型セルアレイは、ビット線またはドレイン線に対するコンタクト形成が、自己整合コンタクト部ＳＡＣの形成と、コンタクトＢＣ，ＤＣの形成により達成される。自己整合コンタクト部ＳＡＣの形成によって、ワード線との絶縁分離が達成される。自己整合コンタクト部ＳＡＣの形成時に、ソース領域Ｓまたはドレイン領域Ｄの表出面が均一に形成される。ビットコンタクトＢＣおよびドレインコンタクトＤＣの形成は、自己整合コンタクト部コンタクトＳＡＣ内のソース領域Ｓまたはドレイン領域Ｄの表出面に対して行う。各コンタクトの基板接触面は、列（ＣＯＬＵＭＮ）方向のサイズが自己整合コンタクト部ＳＡＣ形成時に決められ、コンタクト面積のバラツキが小さい。
ビットコンタクトＢＣまたはドレインコンタクトＤＣと、ワード線との絶縁分離が容易である。ワード線形成時に一括してオフセット絶縁層ＯＦを形成し、その後、絶縁膜の成膜と全面エッチング（エッチバック）を行うだけでサイドウォール絶縁層ＳＷが形成される。ビットコンタクトＢＣとドレインコンタクトＤＣ、ビット線とドレイン線は、それぞれ同一階層の導電層をパターンニングして形成される。このため、配線構造が極めて簡素であり、工程数も少なく、製造コストを低く抑えるのに有利な構造となっている。
【００３７】
つぎに、このような構成の不揮発性メモリの動作について説明する。
データの消去は、メモリセルアレイ１に対し一括して行ってもよいし、あるいは、メモリセルアレイ１を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面から注入する第１の方法と、電子をゲート電極（ワード線ＷＬ）から注入する第２の方法が採用できる。以下、第１の方法を例として消去動作を説明する。
【００３８】
ここでの消去は、モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接トンネリングを用いてチャネル全面から電子を注入することにより行う。ＭＦＮトンネリングを用いて図３に示すメモリセルアレイの部分を一括消去する場合、全てのワード線ＷＬ１〜ＷＬ３に６Ｖ、半導体基板ＳＵＢ（またはｐウェル）に−６Ｖ、全てのビット線ＢＬ１〜ＢＬ３と全てのドレイン線ＤＬ１〜ＤＬ３に０Ｖを印加する。
【００３９】
これにより、半導体基板ＳＵＢ側から電子がゲート絶縁膜２０内の電荷蓄積手段であるメタルナノドット２２（およびキャリアトラップ）に注入され、しきい値電圧が上昇して消去が行われる。このとき、前回の書き込みによりゲート絶縁膜２０のソース側部がホールを保持している場合、この部分では最初に注入した電子によりホールを中和し、それから電子が溜まる状態となる。一方、ソース側部以外の部分、すなわちドレイン側部に対しては最初から電子が注入されるが、途中で飽和する。その結果、最終的には、ゲート絶縁膜２０内の電荷分布（電子密度）がほぼ一様になる。この電子注入による消去時間は、たとえば０．４ｍ秒程度である。
【００４０】
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。ここでは、メモリトランジスタＭ１１に、たとえば「１」データを書き込み、メモリトランジスタＭ２１に、たとえば「０」データを書き込むとする。
【００４１】
書き込み時に、ワード線ＷＬ１に所定の負電圧、たとえば−５．０Ｖを印加し、ビット線ＢＬ１に所定の正電圧、たとえば５．０Ｖを印加する。また、非選択のワード線ＷＬ２およびＷＬ３に所定の書き込み禁止電圧、たとえば０Ｖを印加する。このとき、ビット線ＢＬ２とＢＬ３、ドレイン線ＤＬ１〜ＤＬ３および半導体基板ＳＵＢを０Ｖで保持する。
これにより、ビット線ＢＬ１に接続されているメモリトランジスタＭ１１，Ｍ１２およびＭ１３のソース領域Ｓに５Ｖが伝達される。また、全てのメモリトランジスタＭ１１〜Ｍ３３のドレイン領域Ｄと、メモリトランジスタＭ２１〜Ｍ３３のソース領域Ｓに０Ｖが伝達される。
なお、全てのドレイン線ＤＬ１〜ＤＬ３、すなわちドレイン領域Ｄをフローティング状態とすることもできる。
【００４２】
この条件下、メモリトランジスタＭ１１において、ワード線ＷＬ１に印加された負電圧により、ソース領域Ｓをなすｎ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より導電帯にトンネルし、ｎ型不純物領域（ソース領域Ｓ）側に流れ、その結果、ホールが発生する。発生したホールは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットホールとなる。このｎ型不純物領域端で発生した高エネルギー電荷（ホットホール）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるキャリアトラップに注入され、データが書き込まれる。
【００４３】
一方、同じワード線セクタ内のメモリトランジスタＭ１２では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。また、他のワード線セクタ内の非選択メモリトランジスタＭ２１，Ｍ２２，…では、ゲートとソースまたはドレインとの間に０Ｖ、最大でも５Ｖしか電圧がかからない。したがって、電荷蓄積手段にホールが注入されず、有効に書き込みが禁止される。
【００４４】
このバンド間トンネル効果を利用した書き込み方法は、ゲート電極（ワード線ＷＬ１）と読み出し時にソース領域Ｓであるｎ型不純物領域とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μＡで済む。これは、数百μＡの電流を流すＣＨＥ注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線ＷＬ１に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施の形態では１キロバイト（ｋＢ）程度と格段に大きくなる。
【００４５】
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットホール注入を電荷通過時間の短い書き込みに利用し消去は電子注入を用いるため、絶縁膜の信頼性が高い。
なお、ホール電流自体は小さいが、このようにゲート絶縁膜２０の局部に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば２０μ秒以下が得られた。
【００４６】
データの読み出しは、書き込み時に電荷注入を行ったソース側を、この注入電荷と逆の極性側にする。つまり、ビット線ＢＬ１〜ＢＬ３側をソースとし、ドレイン線ＤＬ１〜ＤＬ３側をドレインとして、ソースとドレイン間に所定の読み出しドレイン電圧を印加する。ＣＨＥ注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
【００４７】
以下、ワード線ＷＬ１に連なるセルのページ読み出しを行うと仮定する。
ドレイン線ＤＬ１〜ＤＬ３に所定のドレイン電圧、たとえば１．０Ｖを印加する。また、非選択のワード線ＷＬ２とＷＬ３に所定の読み出し禁止電圧、たとえば０Ｖ〜−０．５Ｖを印加し、ビット線ＢＬ１〜ＢＬ３、および半導体基板ＳＵＢに０Ｖを印加する。この状態で、読み出し対象のセルが連なるワード線ＷＬ１に所定のゲート電圧、たとえば１．５Ｖ〜２．０Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１，Ｍ２１およびＭ３１が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
【００４８】
この読み出し動作を、書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域Ｄ（ドレイン線ＤＬ１）とソース領域Ｓ（ビット線ＢＬ１）間に１Ｖの電圧を印加し、ゲート電極（ワード線ＷＬ１）に１．５Ｖの電圧を印加する。このときチャネル電界が高いドレイン領域Ｄの側では保持電荷（ホール）の影響が弱く、ソース領域Ｓの側で保持電荷（電子）の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース領域Ｓの側に消去時に注入されている電子と逆極性の電荷であるホールを注入することにより、その一部または全部を相殺することによりデータの書き込みを行う。つまり、ソース領域Ｓの側にホールを注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が負極側にシフトする。その結果、本実施形態では、消去時に電子を飽和状態にまで注入したときのしきい値電圧より小さいしきい値電圧が得られる。
【００４９】
以上は、メモリセルごとに１ビットのデータを書き込む場合を述べたが、２ビット／セルの記憶が可能である。
１ビットデータを書き込む際に、ソース領域Ｓとなる一方のｎ型不純物領域に電圧を印加したが、他方のｎ型不純物領域（ドレイン領域Ｄ）に対しても、電圧を印加するか否かを予め決めておくことによって、もう１ビットデータが記録される。
このように、バンド間トンネル効果を利用した書き込みでは、チャネル電流を用いる方法と異なり、２ビットデータを同時（並列）に書き込むことが可能である。
なお読み出しでは、ソースとドレインの機能を入れ替えることにより、２ビットデータを独立に１ビットずつ読み出す。
【００５０】
第２の実施の形態では、チャネル導電型がｎ型の場合について説明したが、ｐ型の場合は、不純物の導電型および電圧の極性を上記の場合と逆極性とする。なお、ｐ型の場合は、不純物の導電型および電圧の極性をｎ型の場合と逆にすること自体は、次の第３の実施の形態に対する第４の実施の形態の関係と同じであり、ここでの説明は省略する。
【００５１】
［第３の実施の形態］
図６と図７に、第３の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの基本構成の等価回路を示す。本実施の形態において、図６と図７の基本構成はどちらを採用してもよい。図８に、図７の基本構成に対応したＮＯＲ型メモリセルアレイの平面図を、図９に図８のＢ−Ｂ’線に沿った断面側から見た鳥瞰図を示す。なお、図６に示す基本構成についての平面図と鳥瞰図は、図８および図９における主ドレイン線ＭＤＬ１とＭＤＬ２に代えて、共通の主ドレイン線ＭＤＬを、たとえば、主ビット線ＭＢＬ１やＭＢＬ２と異なる階層の配線でワード線ＷＬ１〜ＷＬ４と平行に形成し、これによりドレインコンタクトＤＣを共通接続するとよいことから、具体的な平面図と鳥瞰図は省略する。
また、図２に示すブロック図、図１に示すメモリトランジスタの基本構造は、第１および第２の実施の形態と同じである。
【００５２】
本実施の形態の不揮発性メモリ装置では、ビット線が主ビット線と副ビット線に階層化され、ドレイン線が主ドレイン線と副ドレイン線に階層化されている。本例では、ビット線はソースに電圧を供給する配線であり、具体的には副ビット線が列方向のメモリトランジスタ群のソースを共通に接続する構成となっている。
主ビット線ＭＢＬ１に選択トランジスタＳ１１を介して副ビット線ＳＢＬ１が接続され、主ビット線ＭＢＬ２に選択トランジスタＳ２１を介して副ビット線ＳＢＬ２が接続されている。図６に示す等価回路では、主ドレイン線ＭＤＬに選択トランジスタＳ１２を介して副ドレイン線ＳＤＬ１が接続され、同じ主ドレイン線ＭＤＬに選択トランジスタＳ２２を介して副ドレイン線ＳＤＬ２が接続されている。一方、図７に示す等価回路では、図６に示す主ドレイン線ＭＤＬが、主ドレイン線ＭＤＬ１とＭＤＬ２に分離され、主ドレイン線ＭＤＬ１に選択トランジスタＳ１２を介して副ドレイン線ＳＤＬ１が接続され、主ドレイン線ＭＤＬ２に選択トランジスタＳ２２を介して副ドレイン線ＳＤＬ２が接続されている。
【００５３】
副ビット線ＳＢＬ１と副ドレイン線ＳＤＬ１との間に、メモリトランジスタＭ１１〜Ｍ１ｎ（たとえば、ｎ＝１２８）が並列接続され、副ビット線ＳＢＬ２と副ドレイン線ＳＤＬ２との間に、メモリトランジスタＭ２１〜Ｍ２ｎが並列接続されている。この互いに並列に接続されたｎ個のメモリトランジスタと、２つの選択トランジスタ（Ｓ１１とＳ１２、または、Ｓ２１とＳ２２）とにより、メモリセルアレイを構成する単位ブロックが構成される。
【００５４】
行方向に隣接するメモリトランジスタＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続されている。同様に、メモリトランジスタＭ１２，Ｍ２２，…の各ゲートがワード線ＷＬ２に接続され、また、メモリトランジスタＭ１ｎ，Ｍ２ｎ，…の各ゲートがワード線ＷＬｎに接続されている。
図６に示す等価回路では、行方向に隣接する選択トランジスタＳ１１とＳ２１が共通の選択線ＳＧ１１により制御され、同様に、行方向に隣接する選択トランジスタＳ１２とＳ２２が共通の選択線ＳＧ１２により制御される。
一方、図７に示す等価回路では、行方向に隣接する選択トランジスタＳ１１，…は選択線ＳＧ１１により制御され、選択トランジスタＳ２１，…は選択線ＳＧ２１により制御される。同様に、行方向に隣接する選択トランジスタＳ１２，…は選択線ＳＧ１２により制御され、選択トランジスタＳ２２，…は選択線ＳＧ２２により制御される。
【００５５】
この微細ＮＯＲ型セルアレイでは、図９に示すように、半導体基板ＳＵＢの表面にｐウェルＷが形成されている。ｐウェルＷは、トレンチに絶縁物を埋め込んでなり平行ストライプ状に配置された素子分離絶縁層ＩＳＯにより、行方向に絶縁分離されている。
【００５６】
素子分離絶縁層ＩＳＯにより分離された各ｐウェル部分が、メモリトランジスタの能動領域となる。能動領域内の幅方向両側で、互いの距離をおいた平行ストライプ状にｎ型不純物が高濃度に導入され、これにより、メモリトランジスタのソースを共通接続する副ビット線ＳＢＬ１，ＳＢＬ２（以下、ＳＢＬと表記）および副ドレイン線ＳＤＬ１，ＳＤＬ２（以下、ＳＤＬと表記）が形成されている。
副ビット線ＳＢＬおよび副ドレイン線ＳＤＬ上に絶縁膜を介し、かつ、それらと直交して、各ワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４（以下、ＷＬと表記）が等間隔に配線されている。これらのワード線ＷＬは、内部に電荷蓄積手段を含む絶縁膜を介してｐウェルＷ上および素子分離絶縁層ＩＳＯ上に接している。
副ビット線ＳＢＬと副ドレイン線ＳＤＬとの間のｐウェルＷの部分と、各ワード線ＷＬとの交差部分がメモリトランジスタのチャネル形成領域となり、そのチャネル形成領域に接する副ビット線部分がソース、副ドレイン線部分がドレインとして機能する。
【００５７】
ワード線ＷＬの上面および側壁は、オフセット絶縁層およびサイドウォール絶縁層（本例では、通常の層間絶縁層でも可）により覆われている。
これら絶縁層には、所定間隔で副ビット線ＳＢＬに達するビットコンタクトＢＣと、副ドレイン線ＳＤＬに達するドレインコンタクトＤＣとが形成されている。これらのコンタクトＢＣ，ＤＣは、たとえば、ビット方向のメモリトランジスタ１２８個ごとに設けられている。
また、絶縁層上を、ビットコンタクトＢＣ上に接触する主ビット線ＭＢＬ１，ＭＢＬ２，…（以下、ＭＢＬと表記）と、ドレインコンタクトＤＣ上に接触する主ドレイン線ＭＤＬ１，ＭＤＬ２，…（以下、ＭＤＬと表記）が交互に、平行ストライプ状に形成されている。
【００５８】
この微細ＮＯＲ型セルアレイは、ビット線およびドレイン線が階層化され、メモリセルごとにビットコンタクトＢＣおよびドレインコンタクトＤＣを形成する必要がない。したがって、コンタクト抵抗自体のバラツキは基本的にない。ビットコンタクトＢＣおよびドレインコンタクトＤＣは、たとえば１２８個のメモリセルごとに設けられるが、これらコンタクト形成を自己整合的に行わないときは、オフセット絶縁層およびサイドウォール絶縁層は必要ない。すなわち、通常の層間絶縁膜を厚く堆積してメモリトランジスタを埋め込んだ後、通常のフォトリソグラフィとエッチングによりコンタクトを開口する。
【００５９】
副ビット線と副ドレイン線を不純物領域で構成した疑似コンタクトレス構造として無駄な空間が殆どないことから、各層の形成をウエハプロセス限界の最小線幅Ｆで行った場合、８Ｆ２に近い非常に小さいセル面積で製造できる。
さらに、ビット線とドレイン線が階層化されており、選択トランジスタＳ１１またはＳ２１が非選択の単位ブロックにおける並列メモリトランジスタ群を主ビット線ＭＢＬ１またはＭＢＬ２から切り離すため、主ビット線の容量が著しく低減され、高速化、低消費電力化に有利である。また、選択トランジスタＳ１２またはＳ２２の働きで、副ドレイン線を主ドレイン線から切り離して、低容量化することができる。
なお、更なる高速化のためには、副ビット線ＳＢＬおよび副ドレイン線ＳＤＬを、シリサイドを張りつけた不純物領域で形成し、主ビット線ＭＢＬおよび主ドレイン線ＭＤＬをメタル配線とするとよい。
【００６０】
なお、メモリトランジスタ、とくにゲート絶縁膜２０の構造は、第１の実施の形態と同じにできるので、ここでの説明は省略する。
【００６１】
このような構成のメモリセルアレイの製造においては、まず、用意した半導体基板ＳＵＢに対し素子分離絶縁層ＩＳＯおよびｐウェルＷを形成した後に、副ビット線ＳＢＬ（ソース）および副ドレイン線ＳＤＬ（ドレイン）となる不純物領域をイオン注入法により形成する。また、しきい値電圧調整用のイオン注入等を必要に応じて行う。
つぎに、第１の実施の形態と同じ方法により、半導体基板ＳＵＢ上にゲート絶縁膜２０を成膜する。
【００６２】
ゲート電極（ワード線ＷＬ）となる導電膜とオフセット絶縁層（不図示）との積層膜を積層させ、この積層膜を一括して同一パターンにて加工する。
続いて、図９に示すメモリセルアレイ構造とするために、サイドウォール絶縁層とともに自己整合コンタクトを形成し、自己整合コンタクトにより表出する副ビット線ＳＢＬおよび副ドレイン線ＳＤＬ上に、ビットコンタクトＢＣおよびドレインコンタクトＤＣを形成する。
その後、これらプラグ周囲を層間絶縁膜で埋め込み、層間絶縁膜上に主ビット線ＭＢＬおよび主ドレイン線ＭＤＬを形成した後、必要に応じて行う層間絶縁層を介した上層配線の形成およびオーバーコート成膜とパッド開口工程等を経て、当該不揮発性メモリセルアレイを完成させる。
【００６３】
つぎに、このような構成の不揮発性メモリの動作について説明する。以下の動作方法の説明では図６に示す等価回路を前提とするが、この動作の基本は図７に示す等価回路においても同様である。
データの消去は、メモリセルアレイ１に対し一括して行ってもよいし、あるいは、メモリセルアレイ１を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面から注入する第１の方法と、電子をゲート電極（ワード線ＷＬ）から注入する第２の方法が採用できる。以下、第１の方法を例として消去動作を説明する。
【００６４】
図１０は、ｎ本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。
ここでの消去は、モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接トンネリングを用いてチャネル全面から電子を注入することにより行う。ＭＦＮトンネリングを用いて全ブロックを一括消去する場合、たとえば図１０に示すように、全てのワード線ＷＬ１〜ＷＬｎに６Ｖ、ｐウェルＷに−６Ｖ、全ての主ビット線ＭＢＬ１とＭＢＬ２ならびに主ドレイン線ＭＤＬに０Ｖを印加する。このとき、全ての選択線ＳＧ１１とＳＧ１２を電源電圧ＶＣＣで保持する。
【００６５】
これにより、基板側から電子がゲート絶縁膜２０内の電荷蓄積手段であるメタルナノドット２２（およびキャリアトラップ）に注入され、しきい値電圧が上昇して消去が行われる。このとき、前回の書き込みによりゲート絶縁膜２０のソース側部がホールを保持している場合、この部分では最初に注入した電子によりホールを中和し、それから電子が溜まる状態となる。一方、ソース側部以外の部分、すなわちドレイン側部に対しては最初から電子が注入されるが、途中で飽和する。その結果、最終的には、ゲート絶縁膜２０内の電荷分布（電子密度）がほぼ一様になる。この電子注入による消去時間は、たとえば０．４ｍ秒程度である。
【００６６】
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。
【００６７】
図１１は、ワード線ＷＬ１に接続されているメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。ここでは、メモリトランジスタＭ１１に、たとえば「１」データを書き込み、メモリトランジスタＭ２１に、たとえば「０」データを書き込むとする。
【００６８】
書き込み時に、図１１に示すように、ワード線ＷＬ１に所定の負電圧、たとえば−５．０Ｖを印加する。主ビット線ＭＢＬ１に所定の正電圧、たとえば５．０Ｖを印加し、非選択のワード線ＷＬ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを印加する。このとき、主ビット線ＭＢＬ２、主ドレイン線ＭＤＬおよびｐウェルＷを０Ｖで保持し、選択線ＳＧ１１とＳＧ１２に電源電圧ＶＣＣを印加する。
これにより、副ビット線ＳＢＬ１に５Ｖが伝達され、副ビット線ＳＢＬ２ならびに副ドレイン線ＳＤＬ１とＳＤＬ２に０Ｖが伝達される。
【００６９】
この条件下、メモリトランジスタＭ１１において、ワード線ＷＬ１に印加された負電圧により、副ビット線ＳＢＬ１（ソース）をなすｎ型不純物領域の表面が深い空乏状態となり、エネルギーバンドの曲がりが急峻となる。このときバンド間トンネル効果により電子が価電子帯より導電帯にトンネルし、ｎ型不純物領域（ソース）側に流れ、その結果、ホールが発生する。発生したホールは、チャネル形成領域の中央部側に若干ドリフトして、そこで電界加速され、その一部がホットホールとなる。このｎ型不純物領域端で発生した高エネルギー電荷（ホットホール）は、その運動量（方向と大きさ）を維持しながら殆ど運動エネルギーを失うことなく効率よく、しかも高速に電荷蓄積手段であるメタルナノドット２２（およびキャリアトラップ）に注入され、データが書き込まれる。
【００７０】
一方、同じブロック内のメモリトランジスタＭ１２では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタＭ２１，Ｍ２２，…では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。したがって、電荷蓄積手段にホールが注入されず、有効に書き込みが禁止される。
【００７１】
このバンド間トンネル効果を利用した書き込み方法は、ゲート電極（ワード線ＷＬ１）と読み出し時にソースとなるｎ型不純物領域（副ビット線ＳＢＬ１）とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μＡで済む。これは、数百μＡの電流を流すＣＨＥ注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線ＷＬ１に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施の形態では１キロバイト（ｋＢ）程度と格段に大きくなる。
【００７２】
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットホール注入を電荷通過時間の短い書き込みに利用し消去は電子注入を用いるため、絶縁膜の信頼性が高い。
なお、ホール電流自体は小さいが、このようにゲート絶縁膜２０の局部に電荷が注入されることから、必要なしきい値電圧変化を得るための書き込み時間は、たとえば２０μ秒以下が得られた。
【００７３】
データの読み出しは、書き込み時に電荷注入を行ったソース側を、この注入電荷と逆の極性側にする。つまり、ホール注入を行った副ビット線ＳＢＬ側をソースとし、副ドレイン線側をドレインとして、副ビット線ＳＢＬと副ドレイン線ＳＤＬにドレイン電圧を印加する。ＣＨＥ注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
【００７４】
図１２はワード線ＷＬ１に連なるセルのページ読み出し時のバイアス設定条件を示す等価回路図である。
主ドレイン線ＭＤＬに所定のドレイン電圧、たとえば１．０Ｖを印加する。また、非選択のワード線ＷＬ２〜ＷＬｎに所定の読み出し禁止電圧ＶＵＣ、たとえば０〜−０．５Ｖを印加し、主ビット線ＭＢＬ１とＭＢＬ２およびｐウェルＷに０Ｖを印加する。また、全ての選択線ＳＧ１１とＳＧ１２を電源電圧ＶＣＣで保持する。この状態で、読み出し対象のワード線ＷＬ１に所定のゲート電圧、たとえば１．５Ｖ〜２．０Ｖを印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１とＭ２１が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
【００７５】
この読み出し動作を、書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域（副ドレイン線ＳＤＬ１）とソース領域（副ビット線ＳＢＬ１）間に１Ｖの電圧を印加し、ゲート電極（ワード線ＷＬ１）に１．５Ｖの電圧を印加する。このときチャネル電界が高いドレイン側部では保持電荷（ホール）の影響が弱く、ソース側部で保持電荷（電子）の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース側部に消去時に注入されている電子と逆極性の電荷であるホールを注入することにより、その一部または全部を相殺することによりデータの書き込みを行う。つまり、ソース側部にホールを注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が負極側にシフトする。その結果、本実施形態では、消去時に電子を飽和状態にまで注入したときのしきい値電圧より小さいしきい値電圧が得られる。
【００７６】
以上は、メモリセルごとに１ビットのデータを書き込む場合を述べたが、２ビット／セルの記憶が可能である。
１ビットデータを書き込む際に、ソースとなる一方のｎ型不純物領域（副ビット線ＳＢＬ）に電圧を印加したが、他方のｎ型不純物領域（副ドレイン線ＳＤＬ）に対しても、電圧を印加するか否かを予め決めておくことによって、もう１ビットデータが記録される。
このように、バンド間トンネル効果を利用した書き込みでは、チャネル電流を用いる方法と異なり、２ビットデータを同時（並列）に書き込むことが可能である。
なお読み出しでは、ソースとドレインの機能を入れ替えることにより、２ビットデータを独立に１ビットずつ読み出す。
【００７７】
［第４の実施の形態］
第４の実施の形態は、ｐチャネル型メモリトランジスタを有する不揮発性メモリ装置に関する。
図２に示すブロック図、図１に示すメモリトランジスタの基本構造は、第１および第２の実施の形態と同じである。ただし、ｐウェルＷをｎウェルに置き換え、副ビット線ＳＢＬや副ドレイン線ＳＤＬを構成するｎ型不純物領域をｐ型不純物領域に置き換える必要がある。
以下、不揮発性メモリの動作について説明する。
【００７８】
データの消去は、メモリセルアレイ１に対し一括して行ってもよいし、あるいは、メモリセルアレイ１を構成するブロックやセクタごとに行ってもよい。また、消去方法としては、電子をチャネル全面に引き抜く第１の方法と、電子をゲート電極（ワード線ＷＬ）に引き抜く第２の方法が採用できる。以下、第１の方法を例として消去動作を説明する。
【００７９】
図１３は、ｎ本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。
ここでの消去は、モディファイドＦＮ（ＭＦＮ）トンネリングまたは直接トンネリングを用いてチャネル全面に電子を引き抜くことにより行う。ＭＦＮトンネリングを用いて全ブロックを一括消去する場合、たとえば図１３に示すように、全てのワード線ＷＬ１〜ＷＬｎに−５Ｖを印加する。また、ｎウェル、全ての主ビット線ＭＢＬ１とＭＢＬ２ならびに主ドレイン線ＭＤＬに５Ｖを印加する。このとき、全ての選択線ＳＧ１１とＳＧ１２を、対応する選択トランジスタがオンする値を有する電圧ＶＯＮで保持する。
【００８０】
これにより、前回の書き込みによりゲート絶縁膜２０内の電荷蓄積手段であるメタルナノドット２２（およびキャリアトラップ）に電子が保持されている場合、この保持されている電子がｎウェルＷ側に抜き取られ、しきい値電圧が低下して消去が行われる。その結果、最終的には、ゲート絶縁膜２０内の電荷分布がほぼ一様、この場合ほぼゼロになる。この電子抜き取りによる消去時間は、たとえば１ｍ秒程度である。
【００８１】
データの書き込みは、メモリセルごとに行ってもよいし、また、ワード線セクタごとに一括して行ってもよい。以下、ワード線セクタごとに行う場合を例示する。
【００８２】
図１４は、ワード線ＷＬ１に接続されているメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。ここでは、メモリトランジスタＭ１１に、たとえば「１」データを書き込み、メモリトランジスタＭ２１に、たとえば「０」データを書き込むとする。
【００８３】
書き込み時に、図１４に示すように、ワード線ＷＬ１に所定の正電圧、たとえば５．０Ｖを印加する。主ビット線ＭＢＬ１に所定の負電圧、たとえば−５．０Ｖを印加し、非選択のワード線ＷＬ２〜ＷＬｎに所定の書き込み禁止電圧、たとえば０Ｖを印加する。このとき、主ビット線ＭＢＬ２、主ドレイン線ＭＤＬおよびｎウェルを０Ｖで保持し、選択線ＳＧ１１とＳＧ１２に、対応する選択トランジスタがオンする値を有する電圧ＶＯＮを印加する。
これにより、副ビット線ＳＢＬ１に−５Ｖが伝達され、副ビット線ＳＢＬ２ならびに副ドレイン線ＳＤＬ１とＳＤＬ２に０Ｖが伝達される。
【００８４】
この条件下、メモリトランジスタＭ１１において、ワード線ＷＬ１に印加された正電圧により、副ビット線ＳＢＬ１をなすｐ型不純物領域の表面にｎ型の反転層が形成され、この反転層にゲートとドレイン間の電圧が印加されて、この部分で深く空乏化されて、エネルギーバンドの曲がりが大きくなり、その結果として実効的なバンドギャップが減少するため、容易にバンド間トンネル電流が発生する。バンド間トンネル電流に起因して発生した電荷は、ゲートとドレイン間の電圧に加速されて高エネルギーを得てホットエレクトロンとなる。ホットエレクトロンは、その運動量（大きさと方向）が維持されてボトム絶縁膜２１のエネルギー障壁より高いエネルギーを持つために、当該ボトム絶縁膜２１のエネルギー障壁を越えて、ゲート絶縁膜２０内の電荷蓄積手段であるメタルナノドット２２（およびキャリアトラップ）に効率よく注入され、これによりデータが書き込まれる。
【００８５】
一方、同じブロック内のメモリトランジスタＭ１２では、ゲートとソースまたはドレインとの間に５Ｖしか電圧がかからない。また、他のブロック内の非選択メモリトランジスタＭ２１，Ｍ２２，…では、ゲートとソースまたはドレインとの間に５Ｖまたは０Ｖしか電圧がかからない。したがって、電荷蓄積手段に電子が注入されず、有効に書き込みが禁止される。
【００８６】
このようなバンド間トンネル電流を利用した書き込みでは、ホットエレクトロンの発生が副ビット線ＳＢＬ部分に限定され、かつ、ホットエレクトロンの加速方向と電荷蓄積手段への注入方向がほぼ一致していることから、副ビット線ＳＢＬの上方を中心とした電荷蓄積手段の局部に電子が注入される。
また、ホットエレクトロンの加速方向と注入方向がほぼ一致していることから、注入効率が約１／１００〜１／１０００と良く、従来のチャネルホットエレクトロン注入の場合の注入効率１×１０−６と比較して３〜４桁ほど注入効率が改善される。その結果、書き込み速度を１μ秒以下に短縮できる。
【００８７】
また、ゲート電極（ワード線ＷＬ１）と読み出し時にドレインとなるｐ型不純物領域（副ビット線ＳＢＬ１）とで使用電圧を分圧できることから、低電圧化しやすい。また、チャネル電流を流さないことから、消費電流が数μＡで済む。これは、数百μＡの電流を流すＣＨＥ注入より桁違いに低い電流であり、低い動作電圧とともに低消費電力に大きく貢献する。
ワード線ＷＬ１に連なるセルを一括してページ書き込みすると、バンド間トンネル効果を利用したホール電流が小さいことからビット当たりの書き込み電流が桁違いに小さくなり、従来のＣＨＥ注入方式では１バイト（Ｂ）程度であった一括並列書き込み可能なセル数が、本実施の形態では１キロバイト（ｋＢ）程度と格段に大きくなる。
さらに、ホール注入では絶縁膜質の劣化が懸念されるが、本実施の形態では、ホットエレクトロンル注入であることから絶縁膜の信頼性が高い。
【００８８】
データの読み出しは、書き込み時に電子注入を行った側を、この注入電荷と逆の極性側にする。つまり、電子注入を行った副ビット線ＳＢＬ側を、より電圧が高いソースとし、副ドレイン線側をドレインとして、副ビット線ＳＢＬと副ドレイン線ＳＤＬにドレイン電圧を印加する。ＣＨＥ注入による書き込みデータを読み出すリバースリードとは逆の向きのバイアス印加である。また、セル単体での読み出し、または、ページ読み出しのいずれでもよい。
【００８９】
図１５はワード線ＷＬ１に連なるセルのページ読み出し時のバイアス設定条件を示す等価回路図である。
主ドレイン線ＭＤＬに所定のドレイン電圧、たとえば−１．０Ｖを印加する。また、非選択のワード線ＷＬ２〜ＷＬｎに所定の読み出し禁止電圧、たとえば０Ｖを印加し、主ビット線ＭＢＬ１とＭＢＬ２、およびｎウェルに０Ｖを印加する。また、全ての選択線ＳＧ１１とＳＧ１２を、対応する各選択トランジスタがオンする値の電圧ＶＯＮで保持する。この状態で、読み出し対象のワード線ＷＬ１に所定のゲート電圧、たとえば−２．０Ｖ程度を印加する。
これにより、ワード線ＷＬ１に接続されたメモリトランジスタＭ１１とＭ２１が書き込み状態に応じてオンまたはオフし、オンした場合のみ主ビット線電圧が変化する。この電圧変化を図示しないセンスアンプ等で増幅して読み出す。
【００９０】
この読み出し動作を、書き込み動作との関係でさらに詳細に説明する。
読み出しでは、ドレイン領域（副ドレイン線ＳＤＬ１）とソース領域（副ビット線ＳＢＬ１）間に１Ｖの電圧を印加し、ゲート電極（ワード線ＷＬ１）に−２．０Ｖの電圧を印加する。このときチャネル電界が高いドレイン側部よりソース側部で保持電荷（電子）の影響が強い。つまり、ソース側チャネル領域の直上の電荷量の変化が全体のしきい値電圧シフトをほぼ支配する。
書き込み動作では、ソース側部に電子を注入することにより、データの書き込みを行う。つまり、ソース側部に電子を注入すると、チャネルを制御するには、より大きなゲート電圧を必要とするようになり、しきい値電圧が正極側にシフトする。その結果、本実施形態では、消去時に電子を引き抜いたときのしきい値電圧より大きいしきい値電圧が得られる。
【００９１】
第４の実施の形態においても、第２および第３の実施の形態と同様にして、１セルに対する２ビットデータの並列書き込みが可能である。
【００９２】
以下、第１〜第４の実施の形態におけるメモリトランジスタ構造に関する変形例を説明する。
本発明の実施の形態におけるゲート絶縁膜２０は、メタルナノドット２２に代表される微細導電性粒子を含む第１の絶縁膜２３と、キャリアトラップをデータ記憶に有効なほど多く含む第２の絶縁膜２４とを有すればよい。したがって、この限りにおいて種々の変形が採用できる。
具体的には、図１に示す構成において、メタルナノドット２２を含む第１の絶縁膜２３と第２の絶縁膜（窒化膜）２４とを入れ替えた構成でもよい。
また、２つの第２の絶縁膜で第１の絶縁膜をはさむ構成でもよい。つまり、この場合のゲート絶縁膜２０は、下層から順に、ボトム絶縁膜２１、窒化膜等の第２の絶縁膜２４、メタルナノドット２２を含む第１の絶縁膜２３、窒化膜等の第２の絶縁膜２４、トップ絶縁膜２５から構成される。
さらに、逆に２つの第１の絶縁膜で第２の絶縁膜をはさむ構成でもよい。つまり、この場合のゲート絶縁膜２０は、下層から順に、ボトム絶縁膜２１、メタルナノドット２２を含む第１の絶縁膜２３、窒化膜等の第２の絶縁膜２４、メタルナノドット２２を含む第１の絶縁膜２３、トップ絶縁膜２５から構成される。
何れの構成においても、微細導電性粒子はメタル以外の材料の採用が可能であり、また、第２の絶縁膜２４も窒化膜以外に、酸化窒化膜あるいは金属酸化膜などから形成するように変更可能である。
【００９３】
メモリセルアレイ方式は、第２〜第４の実施の形態で説明したソース線およびドレイン線が分離されているＮＯＲ型、ソース線およびドレイン線が階層化されているＮＯＲ型以外に、いわゆるＡＮＤ型やＮＡＮＤ型などの他の方式の採用も可能である。
【００９４】
また、動作方法に関しては、第２〜第４の実施の形態におけるメモリトランジスタの書き込みをＣＨＥ注入で行い、消去をドレイン側からの局部的なホットホール注入により行うことも可能である。その場合、読み出しは、ドレインとソースの電圧印加の向きを書き込み時と逆にするリバースリード、同じにするフォワードリードの何れでもよい。その他、書き込み方法や消去方法は、既知の方法が採用可能である。
【図面の簡単な説明】
【００９５】
【図１】本発明の第１〜第４の実施の形態に係るメモリトランジスタの拡大断面図である。
【図２】第２〜第４の実施の形態に係る不揮発性メモリ装置の要部構成を示すブロック図である。
【図３】第２の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの基本構成の等価回路図である。
【図４】第２の実施の形態に係るＮＯＲ型メモリセルアレイの平面図である。
【図５】図４のＡ−Ａ’線に沿った断面側から見た鳥瞰図である。
【図６】本発明の第３の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの基本構成の等価回路図である。
【図７】本発明の第３の実施の形態に係る不揮発性メモリ装置のメモリセルアレイの他の基本構成の等価回路図である。
【図８】図７の等価回路に対応したメモリセルアレイの平面図である。
【図９】図８のＢ−Ｂ’線に沿った断面側から見た鳥瞰図である。
【図１０】図６に示すメモリセルアレイで、ｎ本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。
【図１１】図６に示すメモリセルアレイで、ワード線セクタごとのメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。
【図１２】図６に示すメモリセルアレイで、ワード線セクタのページ読み出し時のバイアス設定条件を示す等価回路図である。
【図１３】本発明の第４の実施の形態において、ｎ本のワード線が接続されたメモリセルブロックを一括して消去する場合のバイアス条件を示す等価回路図である。
【図１４】第４の実施の形態において、ワード線セクタごとのメモリセルの並列書き込み時のバイアス条件を示す等価回路図である。
【図１５】第４の実施の形態において、ワード線セクタのページ読み出し時のバイアス設定条件を示す等価回路図である。
【符号の説明】
【００９６】
１…メモリセルアレイ、２…ロウデコーダ、３…カラムデコーダ、４…入出力回路、２０…ゲート絶縁膜、２１…ボトム絶縁膜、２２…メタルナノドット、２３…第１の絶縁膜、２４…第２の絶縁膜、２５…トップ絶縁膜、ＳＵＢ…半導体基板、Ｗ…ｐウエル、Ｓ…ソース領域、Ｄ…ドレイン領域、ＩＳＯ…素子分離絶縁層、Ｍ１１等…メモリトランジスタ、Ｓ１１等…選択トランジスタ、ＢＬ１等…ビット線、ＭＢＬ１等…主ビット線、ＳＢＬ１等…副ビット線、ＳＬ１等…ソース線、ＭＳＬ１等…主ソース線、ＳＳＬ１等…副ソース線、ＷＬ１等…ワード線、ＳＧ１１等…選択線、ＢＣ…ビットコンタクト、ＳＣ…ソースコンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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