(57)【要約】【課題】  複数のゲート酸化膜厚の異なるトランジスタをトランジスタ特性を損なわず１チップに集積する半導体集積回路装置を提供する。【解決手段】  異なる２種類以上のゲート酸化膜厚を有する複数のトランジスタが形成された半導体基板の複数の外部端子（出力端子）は、インターフェース回路を介して内部回路に接続されている。例えば各ノードを制御する制御回路用の前記外部端子に直接接続されるトランジスタには最もゲート酸化膜の薄いトランジスタ以外のトランジスタを用いる。このように外部電源と接触しており高い耐圧が必要なノードに厚膜ゲート酸化膜トランジスタを用い、外部電源に接触していないトランジスタには薄膜ゲート酸化膜トランジスタを用いる。これにより、薄膜ゲート酸化膜トランジスタは、内部降圧でコントロール出来る範囲の電圧しか印加されないのでデバイス／回路設計の自由度が飛躍的に広がる。【選択図】  図１５
2005346912.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたメモリセルアレイと、
前記半導体基板に形成され、前記メモリセルアレイを構成する複数のメモリセルに接続され、これらメモリセルの各ノードを制御する制御回路とを具備し、
前記制御回路におけるＹセレクタのゲートに、読み出し時内部昇圧された電位が与えられることを特徴とする半導体集積回路装置。
【請求項２】
前記半導体基板には、異なる２種類以上のゲート酸化膜厚を有する複数のトランジスタが形成され、前記Ｙセレクタには最もゲート酸化膜の薄いトランジスタ以外のトランジスタを用いることを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項３】
前記半導体基板に形成されたメモリセルアレイと、
前記半導体基板に形成され、前記メモリセルアレイを構成する複数のメモリセルに接続され、これらメモリセルの各ノードを制御する制御回路とを具備し、
前記制御回路におけるソースデコーダのＮＭＯＳドライバゲートに読み出し時内部昇圧された電位が与えられることを特徴とする半導体集積回路装置。
【請求項４】
前記半導体基板には、異なる２種類以上のゲート酸化膜厚を有する複数のトランジスタが形成され、前記ソースデコーダには最もゲート酸化膜の薄いトランジスタ以外のトランジスタを用いることを特徴とする請求項１３に記載の半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数のゲート酸化膜厚を有するトランジスタを１チップに集積させた半導体集積回路装置に関するものである。
【背景技術】
【０００２】
従来の半導体集積回路装置は、殆どのデバイスが１種類のゲート酸化膜を利用し、複数のゲート酸化膜厚を用いたトランジスタを１つのチップに集積することはない。しかし、ＥＥＰＲＯＭ(Electrically Erasable Programmablle Read-Only Memory)のようにメモリセルの書き込み／消去に高電圧を必要とするデバイスでは状況が異なる。
ＮＯＲ型フラッシュメモリの場合について説明すると、図１７に示されているように、電源電圧の３Ｖに対して内部において書き込み／消去に使用される電圧は１０Ｖ以上であり、その差は３倍以上もある。図１７は、ＮＯＲ型フラッシュメモリに用いられるトランジスタの回路図とメモリセルの読み出し、書き込み、消去時の印加電圧を表示している。フラッシュＥＥＰＲＯＭは、積層ゲート型不揮発性メモリセルを有し、電気的に書き込み可能で一括消去する半導体メモリである。
【０００３】
一般に、トランジスタのゲート酸化膜の耐圧は、１０ＭＶ／ｃｍ程度（ゲート酸化膜の耐圧とは、それ以上の電界が印加されると酸化膜が破壊されるときの電界をいう）である。また、そのトランジスタに印加される電圧によってゲート酸化膜をどこまで薄膜化できるかが決まってくる。通常せいぜい破壊に至る半分以下の５ＭＶ／ｃｍ程度の電界をゲート酸化膜に印加可能な電界の上限と規定している。
トランジスタの性能は、ゲート酸化膜厚に強く依存し、膜厚が薄いほど性能は向上する。これはデバイスのスケーリング則によるものである（スケーリング則については、「超高速ＭＯＳデバイス」６〜１２頁（培風館）参照）。
ＮＯＲ型フラッシュメモリの場合、モードによって３Ｖ／１０Ｖという３倍以上の異なる電圧が印加される。トランジスタのパラメータをこれに合わせて考えると、印加電圧が１０Ｖの場合には、印加電圧が３Ｖの場合に比べて３．３倍厚い酸化膜をトランジスタに形成する必要になる。
【０００４】
１種類のゲート酸化膜ですべての用途を満たそうとすると、前述したゲート酸化膜の耐圧を考慮しなければならないので、使用可能な酸化膜厚の下限は、２０ｎｍ程度になる。そしてすべてのトランジスタを１０Ｖ印加対応の酸化膜厚で形成した場合には３Ｖ印加系トランジスタに次のような問題が生じる。
1.トランジスタの特性劣化が生じる。ゲート酸化膜が厚いのでｇｍが上がらない。2.しきい値を下げることができない。トランジスタのしきい値電圧Ｖthは、チャネルの不純物濃度の平方根と、ゲート酸化膜厚に比例するので、１０Ｖ印加系のトランジスタではしきい値が高く、低い電圧に対する回路マージンが不足してくる。3.レイアウト面積が増大する。１０Ｖ仕様のトランジスタでは高電圧がかかるために各種デザインルールが広くなり、トランジスタサイズが大きくなる。特に、問題1、2は、電源電圧が低下してきた最近のメモリ／フラッシュメモリ混載ロジックデバイスでは深刻な問題である。
【０００５】
このため、特に３Ｖ以下の電源電圧（Ｖdd）で動作するフラッシュメモリでは、電源電圧Ｖddが３Ｖで動作する３Ｖ系トランジスタと電源電圧Ｖddが１０Ｖで動作する１０Ｖ系トランジスタ素子を作り分け、それぞれの素子をゲート酸化膜も含めて全く別個に作るプロセスを用いるのが一般的である。図１８にトランジスタ記号の使い分けについて記載する。ゲート部分を薄く描いたもの（図１８（ａ））は、薄いゲート酸化膜を用いたトランジスタ（以下、薄膜ゲート酸化膜トランジスタという）であり、厚く描いたもの（図１８（ｂ））は、厚いゲート酸化膜を用いたトランジスタ（以下、厚膜ゲート酸化膜トランジスタという）である。このように、例えば、最近のフラッシュＥＥＰＲＯＭではゲート酸化膜作り分けプロセスを用いるのが一般的である。
以下、薄膜ゲート酸化膜トランジスタを低圧系トランジスタといい、厚膜ゲート酸化膜トランジスタを高圧系トランジスタともいう。
従来、電源電圧Ｖddが直接印加されるトランジスタ、電源電圧と等価な電圧が印加されるトランジスタ、入力バッファ／出力バッファのように外部とのインターフェース関係のトランジスタには、低圧系トランジスタが使用されていた。これは、電源電圧Ｖddで動作するトランジスタの性能を極力良くしてチップ性能を向上させるためである。
【０００６】
しかし、この方式では次のようにいくつかの問題がある。
まず、1.トランジスタの微細化が進み、外部電源電圧Ｖdd以下の電圧で内部を動作させる内部降圧が一般的になると、低圧系トランジスタそのものが電源電圧Ｖdd以下の耐圧しか持たない場合が出てくる。
図１９は、内部降圧を行う場合の電源系システムを簡略化してまとめたブロック図である。図において、Ｖddは、電源電圧として外部よりチップに供給される電圧であり、降圧回路やインターフェース関係の各回路に供給される。内部の主な回路には降圧回路によって定められる電圧が供給され、降圧電位系として動作する。
外部とのインターフェース（データ出力バッファ）は、電源電圧Ｖddで動作するため、降圧回路により形成された内部降圧電位が低圧系回路に供給され、低圧系回路からレベルシフタにより電位変換された信号がＩ／Ｏバッファに与えられる。図２０は、内部電源電圧降下回路（降圧回路）の１例である。
【０００７】
図１９に示す電源系システムにおいて、トランジスタにかかる電圧を考えると、電源電圧Ｖddについては内部降圧によりトランジスタにかかるストレスの軽減が可能であるが、インターフェースについては電源電圧Ｖddが直接印加されることになる。したがって、インターフェース部分の耐圧が律則してトランジスタの微細化が妨げられている。ここでインターフェースとは、入出力バッファ及び降圧回路部分で直接電源電圧Ｖddが供給される箇所のことである。
次に、2.同じくインターフェース関係においては、フラッシュＥＥＰＲＯＭで一般的である３値制御（入力ピン（入力端子）にＶddをはるかに越える高電圧を与えたときに３値目の状態として検知する場合が問題である。図２１は、３値目の入力を検知する高電位検知回路の１例である。３値目の電圧としては１２Ｖが通常使われているが、電源電圧Ｖddが３Ｖ系のトランジスタにとっては定格の４倍の電圧がかけられることになり問題1以上に厳しい状態になる。
【０００８】
さらに、3.ＥＳＤストレス耐量に関する問題もある。静電気によるパッケージ帯電等の影響で半導体集積回路装置のピン（端子）に瞬時に高電圧が印加されるモードがある(Electro-Static Discharge)。通常入力ピン（入力端子）は、図２２の回路図及び半導体基板断面図に示すようにパッド（入力端子）近傍に保護素子（逆方向ダイオード／寄生パイポーラ素子）を配置して集積回路内部に過大な電圧が印加されるのを防いでいる。図２２では、保護素子として保護バイポーラ（図２２（ａ））、ｎ＋拡散領域−ｎ＋拡散領域間の寄生ｎｐｎバイポーラトランジスタ（図２２（ｂ））、ＭＯＳトランジスタの表面ブレークダウンを用いた寄生ｎｐｎバイポーラトランジスタ（図２２（ｃ））などを用いている。
逆方向ダイオードは、ＰＮ接合からなるが、ブレークダウン電圧はゲート酸化膜の微細化と比例してスケーリングされる訳ではない。薄膜化が進むと酸化膜が破壊する電圧がＰＮ接合のブレークダウン電圧以下になってしまうケースも考えられる。したがって、微細化デバイスにとってＥＳＤストレスは大変に深刻な問題である。
【０００９】
また、4.内部降圧する際の電源電圧Ｖddが直接印加されるノードは、問題である。内部降圧する場合でも電源電圧Ｖddと接触するノードは当然存在する。このノードについては、他のインターフェース同様過大な電圧が印加されると酸化膜が破壊され、また、破壊されないまでもデバイスの信頼上大きな問題となる。そのため、インターフェース部分がネックで酸化膜のスケーリングができなくなる場合も考えられる。
特許文献１には昇圧回路が発生する高電圧を安定化させるための容量として記憶装置内の絶縁ゲート型電界効果トランジスタ（ＦＥＴ）と同一ゲート絶縁膜厚を有するＦＥＴを利用する容量性素子の直列体で構成する半導体記憶装置が記載されている。
【特許文献１】特開平６−１８８３８７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明は、低圧系トランジスタ及び高圧系トランジスタ、すなわち、複数のゲート酸化膜厚の異なるトランジスタをトランジスタ特性を損なうことなく１チップに集積する半導体集積回路装置を提供する。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路装置の一態様は、半導体基板に形成されたメモリセルアレイと、前記半導体基板に形成され、前記メモリセルアレイを構成する複数のメモリセルに接続され、これらメモリセルの各ノードを制御する制御回路とを具備し、前記制御回路におけるＹセレクタのゲートに、読み出し時内部昇圧された電位が与えられることを特徴としている。
また、本発明の半導体集積回路装置の一態様は、前記半導体基板に形成されたメモリセルアレイと、前記半導体基板に形成され、前記メモリセルアレイを構成する複数のメモリセルに接続され、これらメモリセルの各ノードを制御する制御回路とを具備し、前記制御回路におけるソースデコーダのＮＭＯＳドライバゲートに読み出し時内部昇圧された電位が与えられることを特徴としている。
すなわち、本発明においては、外部電源と接触しており高い耐圧が必要なノードに厚膜ゲート酸化膜トランジスタを用い、外部電源に接触していないトランジスタには薄膜ゲート酸化膜トランジスタを用いる。これにより、薄膜ゲート酸化膜トランジスタは、内部降圧でコントロール出来る範囲の電圧しか印加されないのでデバイス／回路設計の自由度が飛躍的に広がる。
【発明の効果】
【００１２】
以上詳述した通り、本発明によれば、この外部と接触しているノードに耐圧の高い厚膜ゲート酸化膜トランジスタを用いることにより、薄膜ゲート酸化膜トランジスタを用いたデバイスは内部降圧でコントロール出来る範囲の電圧しか印加されないことになり、デバイス／回路設計の自由度が飛躍的に広がる。又ゲート酸化膜が厚いほど電界が弱くなるのでＥＳＤ保護の耐圧を高めに設定できる。
【発明を実施するための最良の形態】
【００１３】
以下、実施例を参照して発明の実施の形態を説明する。
【実施例１】
【００１４】
図面を参照して実施例１を説明する。
図１は、半導体集積回路装置が形成されたシリコンなどの半導体基板表面を模式的に示す平面図である。半導体基板１には、例えば、周辺に複数の入力／出力端子２３、電源端子（Ｖdd）２１、接地端子（ＧＮＤ）２２などの外部端子２が配置されている。半導体基板１内部にはメモリセルアレイなどの集積回路を構成する内部回路４が形成されており、内部回路４は、外部端子２と入力回路もしくは出力回路などのインターフェース回路３を介して接続されている。
そして、電源端子２１に直接接続されるＭＯＳトランジスタには少なくとも厚膜ゲート酸化膜トランジスタ（図１８（ｂ）参照）が用いられる。半導体基板１にはそれぞれ電源端子２１、接地端子２２に接続されている電源線２４及び接地線２５が形成されている。厚膜ゲート酸化膜トランジスタの酸化膜厚は、１０ｎｍを越えている。好ましくは１２〜２０ｎｍが適当である。この厚さなら５Ｖを印加することができる。一方、電源端子２１に直接接続されない薄膜ゲート酸化膜トランジスタの酸化膜厚は、５Ｖをかける必要はないので、１０ｎｍ以下好ましくは、８ｎｍ程度以下が適当である。
【００１５】
図２は、半導体基板に形成されたデータ出力バッファ回路及びレベルシフタの回路図である。降圧回路（図示せず）で形成された降圧電位の内部出力信号は、レベルシフタに入力され、出力バッファを介して外部端子に出力端子（Ｉ／Ｏ）から出力される。レベルシフタは、ＰＭＯＳトランジスタＰ１、Ｐ２、ＮＭＯＳトランジスタＮ１、Ｎ２及びインバータ回路ＩＮＶから構成されている。出力バッファは、ＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５及びＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５から構成されている。電源電圧Ｖddがソースに接続されているＰＭＯＳトランジスタＰ１、Ｐ２は、厚膜ゲート酸化膜トランジスタからなる。ＰＭＯＳトランジスタＰ１、Ｐ２のドレインにドレインが接続されているＮＭＯＳトランジスタＮ１、Ｎ２も厚膜ゲート酸化膜トランジスタから構成されている。インバータ回路ＩＮＶは、ＮＭＯＳトランジスタＮ１、Ｎ２のゲート間に、このインバータ回路の出力がＮＭＯＳトランジスタＮ２のゲートに入力されるように接続される。ＰＭＯＳトランジスタＰ１のゲートは、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ２の接続部に接続される。ＰＭＯＳトランジスタＰ２のゲートは、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１の接続部に接続される。
【００１６】
出力バッファのインバータ回路を構成するＰＭＯＳトランジスタＰ３、インバータ回路を構成するＰＭＯＳトランジスタＰ４及び出力端に接続されたＰＭＯＳトランジスタＰ５のそれぞれのソースに電源電圧Ｖddが接続されている。したがって、これらのＰＭＯＳトランジスタＰ３、Ｐ４、Ｐ５は、厚膜ゲート酸化膜トランジスタで構成され、これらトランジスタと接続されるＮＭＯＳトランジスタＮ３、Ｎ４、Ｎ５も厚膜ゲート酸化膜トランジスタを用いる。
このように、レベルシフタより先のすべてのトランジスタは、厚膜ゲート酸化膜トランジスタ、すなわち、高圧系トランジスタで形成される。この他のトランジスタは、薄膜ゲート酸化膜トランジスタから構成されている。
これは、内部電圧の出力信号を受けて電源電圧Ｖddレベルにレベルシフト後出力バッファトランジスタに信号を与えている例である。内部電圧降下をしていない場合においても、外部端子Ｉ／Ｏに直接接続される出力バッファトランジスタを高電位系で形成することも考えられる。これだけでも従来技術の問題点3であるＥＳＤ耐圧不足に対して十分な効果がある。
【００１７】
図３は、半導体基板に形成された入力バッファの回路図である。
図２の場合と同様に入力初段に電源電圧Ｖddを印加するのでＥＳＤ対策として十分に有効である。入力端子にゲートが接続されたＰＭＯＳトランジスタＰ６及びＮＭＯＳトランジスタＮ６はインバータ構造を有しており、いずれも厚膜ゲート酸化膜トランジスタからなる。ＰＭＯＳトランジスタＰ６のソースは、電源電圧Ｖddに接続されている。これらトランジスタは、インバータＩＮＶを介して内部回路に接続されている。
図４は、半導体基板に形成された出力バッファの回路図である。
ここではＥＳＤ耐圧を高める観点から、出力端子に直接接続されている出力バッファの最終段のみに厚膜ゲート酸化膜トランジスタを用いる。この最終段は、直列に接続されたＰＭＯＳトランジスタＰ７及びＮＭＯＳトランジスタＮ７からなり、ＰＭＯＳトランジスタＰ７のソースには電源電圧Ｖddが印加される。これらトランジスタに接続されるインバータＩＮＶ１、ＩＮＶ２を構成するトランジスタには薄膜ゲート酸化膜トランジスタ、すなわち、低電位系トランジスタが用いられている。
【００１８】
図５は、高電位検知回路の回路図である。図２１に示す従来の高電位検知回路と回路構成は同じであるが、この回路では入力端子に接続されるトランジスタ及びゲートに電源電圧Ｖddが印加されるトランジスタに厚膜ゲート酸化膜トランジスタを用いることで従来とは異なる。すなわち、厚膜ゲート酸化膜トランジスタは、基板電位と同電位のソースが入力端子に接続され、ゲートがドレインに接続されたＰＭＯＳトランジスタＰ８、ソースがＰＭＯＳトランジスタＰ８のドレインに接続されたＰＭＯＳトランジスタＰ９、ドレインがＰＭＯＳトランジスタＰ８のドレインに接続され、ソースが接地電位ＶssのＮＭＯＳトランジスタＮ８に用いられている。３値レベル検知信号は、インバータＩＮＶ１、ＩＮＶ２を介して出力される。
本発明が適用されるフラッシュＥＥＰＲＯＭでは、３値制御（入力端子にＶddをはるかに越える高電圧を与えたときに３値目の状態を検知する場合）が問題である。３値目の電圧としては１２Ｖが通常使われているが、電源電圧Ｖddが３Ｖ系のトランジスタにとっては定格の４倍の電圧がかけられることになり問題1以上に厳しい状態になるが、厚膜ゲート酸化膜トランジスタをこの検知回路に適用することによりこの問題を回避することができる。
【００１９】
図６は、内部電源電圧降下回路（降圧回路）の回路図である。
図２１に示す従来の降圧回路と回路構成は同じであるが、この回路では電源電圧Ｖddが印加されるトランジスタに厚膜ゲート酸化膜トランジスタを用いることで従来とは異なる。図１９は、内部降圧を行う場合の電源系システムを簡略化してまとめたブロック図である。Ｖddは、電源電圧として外部よりチップに供給される電圧であり、降圧回路やインターフェース関係の各回路に供給される。内部の主な回路には降圧回路によって定められる電圧が供給され、降圧電位系として動作する。
【００２０】
この降圧回路は、基準電圧発生回路で生成された基準電圧Ｖref を負入力とする差動増幅器ＡＭＰ、ゲートが差動増幅器ＡＭＰの出力に接続され、ソースが電源電圧Ｖddに接続されたＰＭＯＳトランジスタＰ１０、ドレイン及びゲートがＰＭＯＳトランジスタＰ１０のドレインに接続されたＮＭＯＳトランジスタＮ１０、ゲートがＰＭＯＳトランジスタＰ１０のドレインに接続され、ソースが電源電圧Ｖddに接続されたＮＭＯＳトランジスタＮ９、直列接続され中点Ｃが差動増幅器ＡＭＰの正入力に接続された抵抗Ｒ１、Ｒ２から構成されており、この降圧回路から内部電源電圧ＶddINT が生成される。
この実施例では、ＰＭＯＳトランジスタＰ１０及びＮＭＯＳトランジスタＮ９、Ｎ１０に本発明の特徴である厚膜ゲート酸化膜トランジスタを用いる。一方、この降圧回路に直接接続されて降圧電位系で動作するようなトランジスタについては、薄膜ゲート酸化膜トランジスタが用いられる。
【００２１】
次に、図７図乃至図１０に示す製造工程断面図を参照して厚膜ゲート酸化膜トランジスタ（低圧系トランジスタ）及び薄膜ゲート酸化膜トランジスタ（高圧系トランジスタ）を混載する半導体集積回路装置の製造方法を説明する。この半導体集積回路装置は、例えば、ＮＯＲ型フラッシュメモリを混載したロジックを備えた多電源装置である。半導体基板１は、例えば、１０Ｖなどで動作する高圧系トランジスタ領域２０と、例えば、３Ｖで動作する低圧系トランジスタ領域３０を備えている。
まず、シリコン半導体などの半導体基板１表面にＬＯＣＯＳ法により各領域を分離する厚さ５５０ｎｍのフィールド酸化膜５を形成する。これを形成するには半導体基板１表面の素子形成領域にマスクを施し、加熱処理を行って素子分離領域を形成する。フィールド酸化膜５を形成することによって半導体基板１は、高圧系トランジスタ領域２０及び低圧系トランジスタ領域３０にそれぞれ素子分離される（図７（ａ））。その後、厚さ１５ｎｍ程度のダミーゲート酸化膜６を熱酸化処理によって半導体基板１上の素子領域に形成する（図７（ｂ））。その後高圧系トランジスタ領域２０を露出させたパターンを有するフォトレジスト７を半導体基板１に形成する。
【００２２】
そして、このフォトレジスト７をマスクにして高圧系トランジスタ領域２０のダミーゲート酸化膜６下に、例えば、ボロンイオンを６０ＫｅＶ、６×１０12ａｔｏｍｓ／ｃｍ2 の条件で注入するチャネルイオン注入８を行う（図８（ａ））。次に、半導体基板１上のフォトレジスト７を酸処理などで取り除いてから低圧系トランジスタ領域３０を露出させたパターンを有するフォトレジスト９を半導体基板１に形成する。そして、このフォトレジスト９をマスクにして低圧系トランジスタ領域３０のダミーゲート酸化膜６下に、例えば、まずボロンイオンを８０ＫｅＶ、１．５×１０12ａｔｏｍｓ／ｃｍ2 の条件で深く注入し、ついでボロンイオンを４０ＫｅＶ、２．５×１０12ａｔｏｍｓ／ｃｍ2 の条件で浅く注入してチャネルイオン注入１１を行う（図８（ｂ））。
次に、酸処理によりフォトレジスト９を除去してからダミーゲート酸化膜６を希ＨＦ処理により取り去る。次いで、厚さ１８ｎｍ程度のゲート酸化膜１２を高圧系トランジスタ領域２０及び低圧系トランジスタ領域３０に形成する（図９（ａ））。次に、高圧系トランジスタ領域２０を被覆するフォトレジスト１３を半導体基板１に形成し、これをマスクとして低圧系トランジスタ領域３０のゲート酸化膜１２を希ＨＦ処理により取り除く（図９（ｂ））。
【００２３】
次に、このフォトレジスト１３を酸処理により除去してから半導体基板１を熱処理して、高圧系トランジスタ領域２０及び低圧系トランジスタ領域３０の表面に厚さ１０ｎｍ程度のゲート酸化膜を形成する。即ち、高圧系トランジスタ領域２０には、ゲート酸化膜１２の上にさらに酸化膜を重ねて膜厚２０ｎｍ程度のゲート酸化膜１５を形成し、低圧系トランジスタ領域３０には、半導体基板１表面に熱酸化を行って薄い厚さ１０ｎｍ程度のゲート酸化膜１４を形成する。この方法により膜厚の異なるゲート酸化膜が形成される。次に、ゲート電極材料となるポリシリコン膜１８をＣＶＤ(Chemical Vapour Deposition)法などにより半導体基板１の全面に堆積させてから、このポリシリコン膜１８にリンなどの不純物を拡散する（図１０（ａ））。その後ポリシリコン膜１８をパターニングし、半導体基板１の表面領域に不純物拡散領域を選択的に形成する。この結果、高圧系トランジスタ領域２０には、ソース／ドレイン領域１６と、その間の上に形成されたゲート酸化膜１５と、その上に形成されたゲート電極１８とから構成されたＮＭＯＳトランジスタが形成され、低圧系トランジスタ領域３０には、ソース／ドレイン領域１７と、その間の上に形成されたゲート酸化膜１４と、その上に形成されたゲート電極１８とから構成されたＮＭＯＳトランジスタが形成される（図１０（ｂ））。
【００２４】
なお、ゲート酸化膜を形成する手段として、上記の酸化膜を重ねて形成する方法を取らないで、それぞれの領域毎に所定の厚さのゲート酸化膜を形成する方法を用いることもできる。
また、ここでは２種類のゲート酸化膜厚を有するトランジスタを形成する場合を示したが、例えば、低圧系トランジスタを電源電圧Ｖdd系と最もゲート酸化膜の薄い降圧電位系に作り分けるなどして、３種類以上のゲート酸化膜厚を有するトランジスタを形成しても良い。この場合インターフェース回路や降圧回路のトランジスタは、Ｖdd系、高圧系のいずれのトランジスタで構成しても良い。
次に、本発明をフラッシュＥＥＰＲＯＭを構成する制御回路に適用した実施例について説明する。
まず、フラッシュＥＥＰＲＯＭにおける内部昇圧について説明する。
半導体メモリの読み出し系のようにアナログ的要素の大きい回路では、通常のＣＭＯＳロジック部分と比較して電源マージンの狭い場合が多い。とくにデバイスの低電圧化が進むにしたがって、アナログ部分の電源マージン不足を補うために回路的な工夫が必要になってくる。
【００２５】
以下、フラッシュＥＥＰＲＯＭの読み出し回路を説明する。図１１は、フラッシュＥＥＰＲＯＭのメモリセル断面図及び等価回路図、図１２は、セルアレイの回路図である。図中、ＶG はゲート電圧、ＶS はソース電圧、ＶD はドレイン電圧である。メモリセルへのデータ書き込み／消去は浮遊ゲートへ電子を注入し、引き抜くことによって行う。浮遊ゲートに電子が存在する状態では制御ゲートからみたしきい値が高くなってオフ状態になり、電子が存在しない状態では制御ゲートからみたしきい値が低くなってオン状態になる。オン状態のしきい値は、２Ｖ程度が一般的である。
従来のフラッシュＥＥＰＲＯＭにおいて電源電圧は、Ｖdd＝５Ｖが一般的であり、読み出し時にはメモリセルの制御ゲート（ＶG ）にＶdd＝５Ｖを直接印加していた。こうした場合、読み出し時オン状態のメモリセルで検出されるセル電流Ｉcellは下記（１）式で表される。
Ｉcell＝ｋＶD （Ｖdd−ＶTHcell−１／２・ＶD 2 ）・・・（１）
ここで、ｋは比例定数である。ＶTHcell＝２Ｖの場合は、Ｖdd−ＶTHcell＝３Ｖとなり十分なセル電流Ｉcellが得られる。しかし、低電圧化が進み、Ｖdd＝３Ｖになると、Ｖdd−ＶTHcell＝１Ｖになってしまうので、十分なセル電流が得られなくなる。
【００２６】
このため読み出し時には、例えば、図１３に示されるような昇圧回路を用いてメモリセルのワード線にかかる電圧を内部昇圧によって５Ｖ程度にする技術が提案されている。図１３は、直列に接続された複数のダイオード、ダイオードのアノード／カソード間に接続されたキャパシタからなり、リングオシレータからの逆相の信号がキャパシタに与えられる。
以上、メモリセルのゲート電圧を昇圧する必然性について説明したが、読み出し時のカラムでも同じようなことが起きる。
図１４は、フラッシュＥＥＰＲＯＭの読み出し回路の概略回路図である。Ｖbiasは、２Ｖ程度に設定され、読み出し時のビット線電圧の上限がリミットされるようになっている。ドレイン電圧ＶD は、ほぼ１Ｖである。
ビット線ＢＬ、／ＢＬの微小な振幅は、負荷Ｒによって増幅されて、センスアンプＡＭＰに入力されメモリデータの“１”／“０”（オン状態／オフ状態）が判定される。
【００２７】
低電位化にともなって問題となってくるのは、Ｙセレクタの抵抗である。従来の５Ｖ動作では読み出し時のＹセレクタゲートＴｒ１には電源電圧Ｖddが印加される。そして、Ｙセレクタゲートのバイアスは、ＶG ＝５Ｖ、ＶS ＝１Ｖであるので、Ｙセレクタの抵抗は、セルの等価抵抗と比較して十分に小さかった。
しかし、電源電圧Ｖddが低電圧化されて２．７Ｖあるいはそれ以下になると、ＶG ＝２．７Ｖ、ＶS ＝１ＶであるからＶGS＝１．７Ｖとなり、Ｙセレクタの等価抵抗が非常に大きくなってくる。つまり、セルに比較して無視できぬほどＹセレクタの抵抗が高く、Ｙセレクタの抵抗値が大きな電源電圧依存性を持つという問題が生じてくる。このため読み出し回路のＶddmin マージンが大きく損なわれる結果となる。
このような問題の対策として読み出し時にＹセレクタにかかる電圧も昇圧電位を用いる。昇圧電位は、外部電源に依存しない一定電位に設定できるために広い電源電圧範囲でもセルまわり（ワード線＋Ｙセレクタ）は、同じバイアス関係で動作することになり、安定した読み出し動作が得られる。
さらに、前述の昇圧電位は、ソースデコーダにも適用できる。これは、読み出し電位の低電位化にともない、Ｙセレクタ同様にソースデコーダのＮＭＯＳドライバの抵抗が問題になってくるからである。
【００２８】
図１５は、フラッシュＥＥＰＲＯＭのブロックダイアグラム図、図１６は、フラッシュＥＥＰＲＯＭのメモリセルに対する制御回路を簡略化したブロック図である。こうした制御回路の中でソースデコーダは、消去時にハイレベル、それ以外はロウレベルを出力する回路である。図１６では、ソースデコーダの機能を簡略化してインバータとして表現しているが実際は様々な構成を有している。
しかも、Ｙセレクタ、ソースデコーダともに書き込み消去時に高い電圧を印加するため、ここでのトランジスタには一般的に低電圧動作には適さない厚膜ゲート酸化膜トランジスタ、すなわち、高圧系トランジスタが使用される。したがって、これらＹセレクタのゲートやソースデコーダのＮＭＯＳドライバゲートに昇圧電位を用いることは、読み出し時に安定動作を図る上で非常に有効である。
【００２９】
本発明は、以上のような構成により、次のような作用が認められる。
（１）インターフェース関係
素子の微細化にともない低電圧化が進んでいるが、システムによってはいまだ５Ｖを使用しているものも多い。そのため、デバイスに要求される機能として動作可能な電源電圧範囲が広いことが重要になってくる。このことは微細化を進めていく上で弊害となって見えてくる。一般に例えば２Ｖ〜５Ｖのような広い電源電圧範囲でデバイス動作を保証する場合には内部降圧回路を使用し、内部の電源電圧が上がり過ぎないようにする。過度の電圧ストレスは電圧降下回路にもっぱら印加されることになるがインターフェース関係はまた事情が異なり、電源電圧そのものがトランジスタに印加されることになる。したがって、すべてのトランジスタについてインターフェース部分の耐圧で律則させると、デバイスをスケーリングして高性能化をはかっているにもかかわらず、広範囲動作を保証したためにインターフェース部分がネックになりデバイスのスケーリングができなくなるなどという本末転倒なことが起きてしまう。これに対し、インターフェース回路で外部と接触しているノードに耐圧の高い厚膜ゲート酸化膜トランジスタを用いれば、薄膜デバイスは内部降圧でコントロール出来る範囲の電圧しか印加されないことになり、デバイス／回路設計の自由度が飛躍的に広がる。
【００３０】
（２）３値制御
（１）のケースのように、内部降圧しなければならないような薄膜デバイスにとっては３値目のレベルである１２Ｖがかかるということは非常に深刻な問題である。チップ内部の電圧については内部電源コントロールにより過度なストレスが印加されない状態にすることが可能であるが、インターフェース部分は外部からの電圧が直接印加されるので回路的な対策ではストレス緩和できない。このようなケースで１０Ｖ以上の耐圧を有するトランジスタが使用できるならば酸化膜にかかるストレスの問題はいっきに解消される。
（３）ＥＳＤ
ゲート酸化膜が厚ければ電界が弱くなるのでＥＳＤ保護の耐圧を高めに設定できる。
（４）電源電圧降下回路を用いたときの電源電圧Ｖddと接触するノードにかかる電圧ストレスもゲート酸化膜の厚膜化によって電界が緩和される。
【図面の簡単な説明】
【００３１】
【図１】本発明の半導体集積回路装置の平面図。
【図２】本発明の半導体集積回路装置の出力バッファ回路及びレベルシフタ回路図。
【図３】本発明の半導体集積回路装置の入力バッファ回路図。
【図４】本発明の半導体集積回路装置の出力バッファ回路図。
【図５】本発明の半導体集積回路装置の高電位検知（３値制御）回路図。
【図６】本発明の半導体集積回路装置の内部電源降圧回路図。
【図７】本発明の半導体集積回路装置の製造工程断面図。
【図８】本発明の半導体集積回路装置の製造工程断面図。
【図９】本発明の半導体集積回路装置の製造工程断面図。
【図１０】本発明の半導体集積回路装置の製造工程断面図。
【図１１】不揮発性メモリセルの断面図及びその等価回路図。
【図１２】フラッシュＥＥＰＲＯＭのメモリセルアレイの回路図。
【図１３】フラッシュＥＥＰＲＯＭの昇圧回路図。
【図１４】フラッシュＥＥＰＲＯＭの読み出し回路図。
【図１５】フラッシュＥＥＰＲＯＭの回路ブロック図。
【図１６】フラッシュＥＥＰＲＯＭセルの制御回路図。
【図１７】ＮＯＲ型フラッシュＥＥＰＲＯＭセル及びその各モードの動作電圧図。
【図１８】本発明に用いるトランジスタの記号の説明図。
【図１９】内部電源降圧を用いた場合の電源系システム図。
【図２０】内部電源降圧回路を示す回路図。
【図２１】３値目の入力を検知する回路を示す回路図。
【図２２】端子の保護素子を示す回路図及び半導体基板断面図。
【符号の説明】
【００３２】
１・・・半導体基板、    ２・・・外部端子、
３・・・インターフェース回路、    ４・・・内部回路、
５・・・フィールド酸化膜、    ６・・・ダミーゲート酸化膜、
７、９、１３・・・フォトレジスト、    ８、１１・・・イオン注入、
１２、１４、１５・・・ゲート酸化膜、
１６、１７・・・ソース／ドレイン領域、    １８・・・ゲート電極、
２０・・・高圧系トランジスタ領域、    ２１・・・電源端子、
２２・・・接地端子、    ２３・・・入力端子もしくは出力端子、
２４・・・電源線、    ２５・・・接地線、
３０・・・低圧系トランジスタ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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