(57)【要約】【課題】専用端子を設けることなく、さらには、電源端子と接地端子とがショートするなどの重故障が生じた場合であっても、識別コードを読み取ることができる半導体集積回路チップおよび識別コード書き込み方法を提供する。【解決手段】本発明の半導体集積回路チップは、互いに独立した２つの接地端子を有するものであり、前記２つの接地端子間に、該チップの識別コードに対応付けられたインピーダンス値を有する素子を接続したものである。【選択図】図２
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【特許請求の範囲】
【請求項１】
互いに独立した２つの接地端子を有する半導体集積回路チップであって、
前記２つの接地端子間に、該チップの識別コードに対応付けられたインピーダンス値を有する素子を接続したことを特徴とする半導体集積回路チップ。
【請求項２】
互いに独立した２つの接地端子を有する半導体集積回路チップに識別コードを書き込む方法であって、
前記２つの接地端子間に、複数の受動素子と複数のヒューズとを互いに直列もしくは並列にして接続し、
前記２つの接地端子間のインピーダンスが前記識別コードに対応付けられた値となるよう、前記複数のヒューズの導通、断線状態を設定することを特徴とする識別コードの書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウエハ番号、およびウエハ内における位置情報（座標データ）等の識別情報（識別コード）が記憶され、製品出荷後における製品管理および故障などの品質トラブル発生時の履歴調査が可能な半導体集積回路チップ、およびその識別コード書き込み方法に関するものである。
【背景技術】
【０００２】
従来、製造された半導体集積回路の種類を識別するために、固有の電気的特性を付与した半導体集積回路が提案されている（特許文献１参照）。
特許文献１に開示された半導体集積回路は、識別子専用の端子間に半導体集積回路の種類に対応する固有の抵抗値を持つ抵抗が介挿されたものである。この抵抗の抵抗値を測定することにより、この半導体集積回路の種類を識別することができる。また、特許文献１には、識別子用の端子間に複数の抵抗を介挿し、この各抵抗の抵抗比を識別情報に対応させることも開示されている。
【０００３】
また、識別情報を記憶させるＩＤ部を設けた半導体集積回路装置も提案されている（特許文献２参照）。特許文献２に開示された半導体集積回路装置は、その内部にチップＩＤ記憶回路と、チップＩＤ出力回路とが設けられている。また、半導体集積回路装置を検査する検査装置も提案されている。この検査装置からのモードレジスタセット信号Ｓmrstにより、チップＩＤ検出モードにセットされる。このチップＩＤ検出モードにおいては、チップＩＤ出力回路は、検査装置にチップＩＤ出力信号Ｓoidを出力する。
【０００４】
ここで、図３は、特許文献２に開示された半導体集積回路装置を示す模式図である。
図３に示すように、半導体集積回路装置１００は、ＬＳＩ回路１０２と、チップＩＤ部１０４とを有する。このチップＩＤ部１０４は、機能ブロック回路（図示せず）内に設けられている。この機能ブロック回路を制御するための専用のテスト用の端子およびチップＩＤ出力用の端子が複数設けられている。機能ブロック回路の読み書きを制御する専用の装置により、チップＩＤ部１０４の識別情報が読み取られる。
【０００５】
このチップＩＤ部１０４は、不揮発性メモリ、または図４に示すようなヒューズ部１０６と、デコーダ回路１０８とを有するＲＯＭが一般的に用いられている。
図４に示すチップＩＤ部１０４においては、複数のヒューズ素子ｆ１〜ｆｎが配置されたヒューズ部１０６と、このヒューズ部１０６の各ヒューズ素子ｆ１〜ｆｎの導通または非導通により２進数で表される識別情報を復号して、外部に出力するデコーダ回路１０８とを有する。
【０００６】
ヒューズ部１０６におけるヒューズ素子ｆ１〜ｆｎの数は、識別情報の情報量に応じて設定されるものである。
例えば、各ヒューズ素子ｆ１〜ｆｎにおいて、導通状態を「１」とし、非導通状態を「０」として、ヒューズ素子ｆ１〜ｆｎの数に応じたビット数で識別情報を記録することができる。
【０００７】
チップＩＤ部１０４における識別情報の書き込みは、ヒューズ素子ｆ１〜ｆｎに電圧を印加することによる電気的切断、またはレーザ光による溶断によって、非導通状態にすることにより行われる。
【０００８】
【特許文献１】特開昭６０−１０７８５２号公報
【特許文献２】特開２０００−１７１５２５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に開示された半導体集積回路、および特許文献２に開示された半導体集積回路装置においては、識別子専用の端子を設ける必要があるという問題点がある。このため、半導体集積回路（装置）において、端子の総数を増やすか、または半導体集積回路（装置）本体の機能ために使用できる端子の数を減らす必要がある。端子の総数を増やす場合には、チップサイズが大きくなる可能性があり、製造コストが嵩むという問題点が生じる。さらに、使用できる端子の数を減らす場合には、半導体集積回路（装置）の機能を一部減らす必要がある虞もある。
【００１０】
このように識別情報を読み取るためだけの専用端子を設けることは、現状のＡＳＩＣ（Application Specific Integrated Circuit）などの用途が特化された半導体集積回路の設計思想とは逆行するものとなる。すなわち、機能を特化したＡＳＩＣにおいては、できる限り、用途に直接的に用いられない不要な端子の数を減らすことが望まれている。これは、ユーザに自由に端子を使用させるためである。さらに、不要な端子の数を減らし、端子の総数を減らすことにより、チップサイズを小さくし、製造コストを抑制するためである。
【００１１】
さらに、特許文献２の半導体集積回路装置においては、識別情報を読み出す際には、半導体集積回路装置の内部を初期化し、チップＩＤ出力回路をイネーブル状態にして、デコーダ回路を介して識別情報を読み取る専用の装置が必要となる。このような専用の装置は、ＬＳＩテスタなどの高価な装置であり、最終的なコストが嵩むという問題点がある。
【００１２】
さらに、特許文献２の半導体集積回路装置においては、市場に出回った後に、電源端子とグランド端子（接地端子）とがショートするなどの重故障が生じた場合、デコーダ回路等が動作せず、識別情報を読み取ることができなくなる虞があるという問題点もある。
【００１３】
本発明の目的は、前記従来技術に基づく問題点を解消し、専用端子を設けることなく、さらには、電源端子と接地端子とがショートするなどの重故障が生じた場合であっても、識別コードを読み取ることができる半導体集積回路チップおよび識別コード書き込み方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するために、本発明の第１の態様は、互いに独立した２つの接地端子を有する半導体集積回路チップであって、前記２つの接地端子間に、該チップの識別コードに対応付けられたインピーダンス値を有する素子を接続したことを特徴とする半導体集積回路チップを提供するものである。
【００１５】
また、本発明の第２の態様は、互いに独立した２つの接地端子を有する半導体集積回路チップに識別コードを書き込む方法であって、前記２つの接地端子間に、複数の受動素子と複数のヒューズとを互いに直列もしくは並列にして接続し、前記２つの接地端子間のインピーダンスが前記識別コードに対応付けられた値となるよう、前記複数のヒューズの導通、断線状態を設定することを特徴とする識別コードの書き込み方法を提供するものである。
【発明の効果】
【００１６】
本発明の半導体集積回路チップにおいては、互いに独立した２つの接地端子間に、識別コードに対応付けられたインピーダンス値を有する素子を接続する。従って、電源端子と接地端子とがショートするなどの重故障が生じた場合でも、その影響を受けることなく、ウエハ番号、ウエハ内の位置情報、または製造年月日などの識別コードを読み取ることができる可能性が高い。このため、半導体集積回路チップの製造工程の管理、および故障の追跡調査なども容易に行うことができる。
【００１７】
また、本発明においては、接地端子間に識別コードに対応付けられたインピーダンス値を有する素子を設けることにより、識別コードを読み取るための専用の端子を設ける必要がない。これにより、端子の総数を増したり、使用できる端子の数を減らしたりすることも防止することができる。本発明は、識別コードを読み取るための専用の端子を設ける必要がないので、用途に直接用いられない不要な端子の数を減らすことができる。このため、用途に用いられる端子の数を増やすという要求にも対応できる。さらには、端子の数が多くなることにより生じるチップサイズの大型化も抑制することができる。これにより、製造コストも低く抑えることができる。
【００１８】
さらに、本発明においては、インピーダンス値を測定するだけなので、専用の高価な装置を用いることなく測定することもでき、測定コストの上昇を抑制することができる。
【００１９】
また、本発明の識別コードの書き込み方法においては、互いに独立した２つの接地端子間のインピーダンスが識別コードに対応付けられた値となるよう、複数のヒューズの導通、断線状態を設定することにより、電源端子と接地端子とがショートするなどの重故障が生じた場合でも、その影響を受ける可能性が小さく、ウエハ番号、ウエハ内の位置情報、または製造年月日などの識別コードを読み取ることができる。このため、半導体集積回路チップの製造工程の管理、および故障の追跡調査なども容易に行うことができる。
【発明を実施するための最良の形態】
【００２０】
以下に、添付の図面に示す好適実施形態に基づいて、本発明の半導体集積回路チップおよび識別コード書き込み方法を詳細に説明する。
図１は、本発明の実施例に係る半導体集積回路チップを示す模式図である。
図１に示すように、半導体集積回路チップ１０は、ＬＳＩ回路１２が形成されているものである。このＬＳＩ回路１２には、複数の機能ブロック回路が設けらており、これらの各機能ブロック回路に対応して、例えば、電源１、電源２、および電源ｎの端子、信号の端子、グランド１、グランド２、およびグランドｎの端子が設けられている。
なお、グランド１の端子、グランド２の端子、およびグランドｎの端子は、互いに独立した接地端子である。
【００２１】
また、図２（ａ）に示すように、グランド１の端子とグランド２の端子との間には、チップＩＤ部１４が設けられている。チップＩＤ部１４は、例えば、ＬＳＩ回路１２と同一半導体基板上に形成されるものである。
このチップＩＤ部１４は、予め識別コードに対応付けられたインピーダンス値を設定することができるものである。
【００２２】
識別コードとしては、例えば、ウエハ番号、ウエハの位置情報（ウエハ内における座標データ）、スライス番号、製造年月日、製造工場、製造ライン、ＬＳＩ回路の品種、ＬＳＩ回路の機能、および製造に使用されたマスクのバージョンなどが挙げられる。
【００２３】
チップＩＤ部１４は、インピーダンス値として、例えば、抵抗値を変えることにより、所定の識別コードに設定するものである。チップＩＤ部１４は、例えば、図２（ｂ）に示すように、ヒューズ素子ｆ１〜ｆｎと抵抗素子（受動素子）Ｒ１〜Ｒｎとにより構成されるものである。ヒューズ素子ｆ１〜ｆｎのそれぞれと対応する抵抗素子Ｒ１〜Ｒｎとが互いに並列に接続され、さらに、それらの組が直列に接続されている。
【００２４】
ヒューズ素子ｆ１〜ｆｎは、例えば、電圧印加による電気的切断またはレーザ光による溶断により、非導通状態にされるものである。このヒューズ素子としては、例えば、ポリシリコン、アルミニウム、およびＡｌ−Ｃｕ合金などを材料にするものが挙げられる。チップＩＤ部１４におけるヒューズ素子ｆ１〜ｆｎの数は、識別情報の情報量に応じて設定されるものである。
【００２５】
チップＩＤ部１４における識別コードの書き込みは、例えば、ヒューズ素子ｆ１〜ｆｎをレーザ光による溶断により、非導通状態にすることにより行われる。
【００２６】
抵抗素子Ｒ１〜Ｒｎは、抵抗値がＲ×２ｎ（ｎは自然数であり、０を含まない。）となるように設定されているものであり、特に限定されるものではない。
例えば、抵抗素子Ｒ１の抵抗値が２ｋΩである場合、抵抗素子Ｒ２の抵抗値は４ｋΩであり、抵抗素子Ｒ３の抵抗値は８ｋΩである。
このような構成のチップＩＤ部１４において、ヒューズ素子を切断し、非導通状態にすることにより、任意の抵抗値に設定することができる。
本実施例においては、チップＩＤ部１４の抵抗値を測定することにより、識別コードを読み出すことができる。
【００２７】
チップＩＤ部１４における抵抗値の設定可能な範囲は、読み出しの際に、接触抵抗による測定誤差を考慮して、数ｋΩ〜数百ｋΩとすることが好ましい。これにより、約９ビットの識別コードを表現することができる。９ビットの場合には、抵抗値の範囲は、例えば、２ｋΩ〜５１２ｋΩとなる。
【００２８】
なお、抵抗の測定精度を更に向上させるためには、例えば、グランドｎの端子に基準となるリファレンス抵抗素子を接続する。これにより、グランド１、グランド２およびグランドｎの３つの端子を用いることにより、抵抗値の測定精度を向上させることができる。
また、本実施例においては、グランド１およびグランド２の２つの接地端子間にチップＩＤ部１４を設けたが、本発明は、これに限定されるものではない。本発明においては、接地端子が３つ以上ある場合には、各接地端子間に、抵抗素子とヒューズ素子とを配置することにより、更に多くのビット数で識別コードを表現することができる。
【００２９】
なお、本実施例のチップＩＤ部には、抵抗素子とヒューズ素子を用いたが、本発明は、これに限定されるものではない。抵抗素子に変えて、容量素子を用いてもよく、容量素子は、ヒューズ素子に並列に接続することが好ましい。この場合、インピーダンス値として、容量値を用いることになる。
【００３０】
また、本実施例においては、ヒューズ素子は、レーザ光線による加熱により、切断されるものとしたが、本発明は、これに限定されるものではない。例えば、過電圧の印加により非導通状態になるものとしてもよい。ヒューズ素子としてさらに、過電圧の印加により導通状態になる素子（アンチヒューズ素子）を用いることもできる。いずれの場合においても、複数の抵抗と複数のヒューズとを互いに直列もしくは並列にして接続し、これらのヒューズの導通、非導通状態を設定して、抵抗値を調整することにより、所定の識別コードに設定することができる。
【００３１】
本実施例のチップＩＤ部の構成は、特に限定されるものではない。例えば、基板がＮ型基板である場合、接地端子は、基板表面に形成されたＰウエルに接続される。基板と接地端子との電位関係を、ＰＮ接合が逆方向にバイアスされるように適切に保つことにより、接地端子と基板との間の抵抗値を十分に高いものとすることができる。これにより、接地端子間に接続したチップＩＤ部の抵抗値を正確に測定することができる。
【００３２】
また、本実施例において、基板として、Ｐ型基板を使用する場合、Ｐ型基板に深いＮウエルと、このＮウエルの中にＰウエルを形成した２重ウエルとする。このＰウエルに、複数の接地端子のうち、少なくとも１つを接続し、基板、Ｎウエル、およびＰウエルの電位関係を、ＰＮ接合が逆方向にバイアスされるように適切に保つことにより、接地端子間の抵抗値を十分に高いものとすることができる。これにより、接地端子間に接続したチップＩＤ部の抵抗値を正確に測定することができる。
【００３３】
さらに、本実施例において、半導体集積回路チップが、ＳＯＩ（Silicon On Isolator）デバイスである場合には、形成される各素子が完全に電気的に分離されているので、接地端子間の抵抗値は高い。これにより、接地端子間に接続したチップＩＤ部の抵抗値を正確に測定することができる。
【００３４】
次に、本実施例の識別コード書き込み方法について説明する。
本実施例においては、予め識別コードに応じた抵抗値が設定されている。半導体集積回路チップに応じて、所定の抵抗値となるように、ヒューズ素子を、例えば、レーザ光により切断する。
これにより、所定の識別コードを半導体集積回路チップに付与することができる。
グランド１の端子およびグランド２の端子との間の抵抗値を測定することにより、その抵抗値に基づいて識別コードを読み取ることができる。
【００３５】
以上のように、本実施例においては、接地端子間に、識別コードに対応付けたインピーダンス値を有するチップＩＤ部を設け、グランド１の端子およびグランド２の端子間の抵抗値を測定することにより、識別コードを読み取ることができる。このため、識別コードを読み取るための特別な専用の端子を設ける必要がない。よって、例えば、機能が特化されたＡＳＩＣにおいて、用途に直接用いられない不要な端子の数を減らすことができる。これにより、ユーザが自由に使用できる端子の数を増やすことができる。
また、本実施例においては、不要な端子の数を減らすことができるので、不要な端子の数が多くなることによる端子の総数の増加も抑制できる。よって、端子の総数の増加により生じるチップサイズの大型化も抑制することができる。これにより、製造コストも低く抑えることができる。
さらに、本実施例においては、グランド１の端子およびグランド２の端子間の抵抗値を測定するだけなので、特別に専用の測定装置も不要であり、コストの増加を抑制することができる。
【００３６】
さらにまた、本実施例においては、接地端子と電源端子とがショートするような重故障が生じた場合であっても、グランド１の端子およびグランド２の端子間の抵抗値を測定しているので、識別コードを高い確率で読み取ることができる。このため、重故障が生じた場合でも、追跡調査が可能となり、故障の原因または同じウエハで製造された半導体集積回路チップも特定することができる。
さらに、グランド１の端子およびグランド２の端子間の抵抗値を測定するだけなので、製造工程における管理も容易に行うことができる。
【００３７】
本発明は、基本的に以上のようなものである。
以上、本発明の半導体集積回路チップおよび識別コード書き込み方法について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良または変更をしてもよいのはもちろんである。
【図面の簡単な説明】
【００３８】
【図１】本発明の実施例に係る半導体集積回路チップを示す模式図である。
【図２】（ａ）は、本実施例の半導体集積回路チップのチップＩＤ部の配置状態を示す模式図であり、（ｂ）は、本実施例の半導体集積回路チップのチップＩＤ部の構成を示す回路図である。
【図３】従来の半導体集積回路装置を示す模式図である。
【図４】従来の半導体集積回路装置のチップＩＤ部の構成を示す模式図である。
【符号の説明】
【００３９】
１０  半導体集積回路チップ
１２、１０２  ＬＳＩ回路
１４、１０４  チップＩＤ部
１００  半導体集積回路装置
１０６  ヒューズ部
１０８  デコーダ回路
ｆ１〜ｆｎ  ヒューズ素子
Ｒ１〜Ｒｎ  抵抗素子
【図１】
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【図２】
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【図３】
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【図４】
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