(57)【要約】【課題】本発明は、パネル面内の輝度均一性を改善することを目的とする。【解決手段】上記目的を達成するために、例えば、画素間における低輝度の輝度ばらつきを補正する為には、１画素の電子放出のしきい値付近のアノード電流となる画素駆動電圧の振幅を設定し、画素毎のしきい値補正値として保持し、高輝度の輝度ばらつきを補正する為には、最大値付近のアノード電流となる画素駆動電圧の振幅を設定し、画素毎の利得補正値として保持する。映像表示を行う場合には、画素毎に、しきい値補正値と利得補正値を用いて入力映像信号の補正を行う構成とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
フィールドエミッションディスプレイパネルの有する複数画素のうち輝度補正が行われる画素の第一輝度の発光に関する第一の補正値と第一輝度よりも高い第二輝度の発光に関する第二の補正値とを記憶した記憶手段と、
入力された映像信号を該メモリから読み出した第一の補正値と第二の補正値とを用いて補正する補正手段とを備え、
該補正手段を用いて補正された信号を用いて該フィールドエミッションディスプレイパネルに表示することを特徴とする表示装置。
【請求項２】
高圧発生回路と該高圧発生回路からの電圧が供給されるフィールドエミッションディスプレイパネルと、
該フィールドエミッションディスプレイパネルの画素を選択して第一の輝度で発光を行う為の第一の信号発生器と、
該第一の輝度よりも高い第二の輝度で発光を行う為の第二の信号発生器と、
該第一の信号発生器からの信号を表示した場合の該高圧発生回路から流れる電流を第一の電流として検出し、該第二の信号発生器からの信号を表示した場合の該高圧発生回路から流れる電流を第二の電流として検出する電流検出回路と、
該電流検出回路で検出した第一の電流値を第一のデジタルデータに変換し、該電流検出回路で検出した第二の電流値を第二のデジタルデータに変換する変換器と、
該第一のデジタルデータと第一の基準値とを比較して第一の補正値を出力し、該第二のデジタルデータと第二の基準値とを比較して第二の補正値を出力する第一の演算器と、
該第一、第二の補正値を記憶するメモリと、
入力された映像信号を該メモリから読み出した第一の補正値と演算する第二の演算器と、
該第二の演算器の出力を該メモリから読み出した第二の補正値と演算する第三の演算器とを備え、
該第三の演算器の出力が該フィールドエミッションディスプレイパネルに接続されたデータドライバへの入力信号として該フィールドエミッションディスプレイパネルに表示されることを特徴とする表示装置。
【請求項３】
前記第二の演算器は加算器であることを特徴とする請求項２記載の表示装置。
【請求項４】
前記映像信号がＮビットに量子化されたデジタル映像信号（Ｎは１以上の整数）であって、前記第一の補正値はＭビット（ＭはＮ／２以下の整数）のデジタル値であることを特徴とする請求項１〜３のいずれかに記載の表示装置。
【請求項５】
前記第二の補正値は２ビット以下であることを特徴とする請求項１〜４のいずれかに記載の表示装置。
【請求項６】
複数個の表示画素を有するパネルと、
該パネルの有する複数個の表示画素のうち輝度補正が行われる表示画素の第一輝度の発光に関する第一の補正値と第一輝度よりも高い第二輝度の発光に関する第二の補正値とを記憶した記憶手段と、
入力された映像信号を該メモリから読み出した第一の補正値と第二の補正値とを用いて補正する補正手段とを備え、
該補正手段を用いて補正された信号を用いて該パネルに表示することを特徴とする表示装置。
【請求項７】
前記表示画素は少なくとも電極間に配置された絶縁体層と蛍光体層とを有することを特徴とする請求項６記載の表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｆｉｅｌｄ  Ｅｍｉｓｓｉｏｎ  Ｄｉｓｐｌａｙ（ＦＥＤ）などを用いた表示装置における輝度補正技術に関する。
【０００２】
【従来の技術】
ＦＥＤを構成する画素間の輝度補正を行う場合には、例えば１画素づつ駆動し、１画素の電子放出量をアノード電流として検出し、最適な電子放出量となる様に画素毎に与える駆動電圧の振幅もしくは駆動電圧のパルス幅を制御し、その値を画素毎の補正値として保持し、出力する方法が特許文献１に記載されている。同様に、アノード電流を測定し、輝度補正メモリを作成することが特許文献２に記載されている。
【０００３】
さらに、マトリクス状の表示素子である為、画素数の増加に対する輝度補正値の補正量を計測する時間が増大する事を避ける為の方式として、アノード電極が分割されたパネルを用いて、複数画素の輝度補正値を同時に取り込み、計測時間の短縮を図る方法が特許文献３に記載されている。
【０００４】
【特許文献１】特開平７−１８１９１１号公報（第１５頁、第１図）
【特許文献２】特開２００１−３５０４４２号公報（第８頁〜第９頁、第１図）
【特許文献３】特開２００２−３１３２６２号公報（第５頁、第１図）
【０００５】
【発明が解決しようとする課題】
ＦＥＤは、マトリクス状に配置された複数個の電子源を有しており、選択した画素から引き出される電子ビームがマトリクス状に配置された蛍光体を励起し発光することにより映像を表示する平面ディスプレイデバイスである。電子ビームを引き出す手段は、電子源を構成する方式として、カーボンナノチューブ（ＣＮＴ）を用いる方法、表面伝導型放出素子（ＳＣＥ）を用いる方法、金属−絶縁層−金属型放出素子（ＭＩＭ）を用いる方法などがある。これらの素子を用いたパネルの単体性能としては、製造工程に依存する電子放出素子の面内のばらつきにより、画素間輝度の均一性に大きな課題があると言われている。
【０００６】
一方、ブラウン管に代表される熱カソードを用いたディスプレイデバイスの場合には、カットオフ調整と呼ばれる電子放出のしきい値を調整する事とドライブ調整と呼ばれる高電流での電子放出量を調整する事の２つの調整を実施する事により、低輝度と高輝度の輝度が設計値に保持させている。
【０００７】
しかしながら、上記の公知技術においては、しきい値もしくは、ある所定の電流値（所定の電子放出量）での補正を行う方式であって、低輝度と高輝度との両方でパネル面内の輝度均一性が保証されない。
【０００８】
輝度の均一性の観点からは、前述のブラウン管のように、低輝度の輝度均一性と高輝度の輝度均一性の二つを考慮する必要がある。
【０００９】
そこで、本発明は、表示装置の高画質化を図ることを第１の目的とするものである。
【００１０】
また、上記特許文献３記載の公知技術を用い、補正値を短時間で計測行う手法は、パネルのアノード端子が２箇所必要となり、アノードに接続する高圧電源も２系統必要となる為、コストが上昇するという新たな課題が発生する。
【００１１】
そこで、本発明は、輝度補正値の補正量を計測する時間を短縮することを第２の目的とするものである。
【００１２】
【課題を解決するための手段】
図５はＭＩＭ方式の電子源を示す。スキャン線１００とデータ線１０１の間に数Ｖ〜１０Ｖの電圧が加わると、ＭＩＭにおいては矢印１０２の電流が絶縁体１０３を透過して流れる。この電流１０２が流れる事により、絶縁体１０３の表面に電子が発生する状態となり、同時に高圧電源１０４により電界が電子を加速する作用で電子ビーム１０５が得られる。この電子ビーム１０５が蛍光体１０６を励起する事によりガラス１０７を通して、蛍光体１０６からの発光が得られる。蛍光体１０６からの発光強度は、電子ビーム１０５の電流密度に略比例する。電流密度はＭＩＭ電流１０２に比例する為、すなわち高輝度発光時にはＭＩＭ電流１０２は多く、低輝度発光時にはＭＩＭ電流１０２は少なくなる。
【００１３】
我々は、図５に示すようなＦＥＤ素子においては、絶縁体１０３の厚さばらつきにより電子放出量−エミッション電圧特性におけるエミッション開始電圧がばらつくとともに、蛍光体１０６の厚さばらつきにより高輝度側の明るさ、すなわち上記電子放出量−エミッション電圧特性における特性の傾きがばらつくことを研究開発を通じて明らかにし、このような状態においては低輝度側の補正により各画素のエミッション開始電圧を揃え、高輝度側の補正により特性の傾きを揃えることが好ましいとの結論に至った。
【００１４】
そこで、本発明は、上記第１の目的を達成するために、特許請求の範囲のとおりに構成したものであり、例えば、画素間における低輝度の輝度ばらつきを補正する為に、１画素の電子放出のしきい値付近のアノード電流となる画素駆動電圧の振幅を設定し、画素毎のしきい値補正値として保持したものである。そして、画素間における高輝度の輝度ばらつきを補正する為に、１画素の電子放出の最大値付近のアノード電流となる画素駆動電圧の振幅を設定し、画素毎の利得補正値として保持したものである。ここで、低輝度とは、約１ｃｄ／ｍ２未満であって電子放出のしきい値（カットオフレベル）付近であれば良く、ブラウン管タイプのディスプレイデバイスのように約０．１ｃｄ／ｍ２であることが好ましい。低輝度での補正は、各画素のエミッション開始電圧を揃えるためであるので、低輝度側の特性がさほどに差がないのであれば、上記数値に限定されるものではない。また、高輝度とは、電子放出の最大値付近であり、約１００〜５００ｃｄ／ｍ２であれば良く、全面を白色で表示したときの輝度で良い。
【００１５】
そして、映像表示を行う場合には、画素毎に、上記しきい値補正値を用いて入力映像信号に加減算し、上記利得補正値を入力映像信号の利得設定値として用いることで、低輝度と高輝度とを考慮した画素間の輝度均一性を確保し、表示装置における高画質化を実現したものである。
【００１６】
また、本発明は、上記第２の目的を達成するために、特許請求の範囲のとおりに構成したものであり、例えば、画素毎のしきい値補正値は入力映信号が例えば８ビットの場合には、より少ないビット数を用いる構成とし、利得補正値も同様に、少ないビット数を用いる構成として、調整に関わる時間を短縮したものである。
【００１７】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照しつつ説明する。図１は、本発明に係るＦＥＤにおける画素毎の輝度補正手段の第１の実施形態を示す図である。
【００１８】
ＦＥＤパネル１は、パッシブマトリクス方式の映像表示装置であり、データ線と走査電極線を有している。走査電極線にはスキャンドライバ２，３が、データ線にはデータドライバ４，５，６が接続されている。図では、ＦＥＤパネルの水平画素数は１２８０×３、垂直画素数は７２０の例として示しており、この場合のデータドライバは１９２出力のＬＳＩを使用すると２０個、スキャンドライバは１２８出力のＬＳＩを使用すると６個必要となる。図ではそれぞれ回路ブロック２〜６で示している。ＦＥＤパネル１のアノード端子には高圧発生回路７、高圧制御回路８、電流検出回路９が接続されている。端子１０は電源端子である。スキャンドライバ２〜３、データドライバ４〜６、高圧発生回路７、高圧制御回路８は、ＬＶＤＳＲｘ回路１２、信号補正回路３０及びタイミングコントロール回路１３を介して接続されている。高圧発生回路７、高圧制御回路８は、ＦＥＤパネル１に高圧を供給すると同時に、電圧を安定化するものであり、ＬＶＤＳＲｘ回路１２は低電圧のデジタル映像差動信号をＴＴＬレベルのデジタル映像信号に変換するものであり、信号補正回路３０はデジタル映像信号の信号補正をするものであり、タイミングコントロール回路１３はスキャンドライバ２〜３及びデータドライバ４〜６に所定のタイミングでデータを転送するものである。また、電流検出回路９は高圧発生回路７、高圧制御回路８からＦＥＤパネル１に流れる電流値を検出するものである。電流検出回路９の出力はＡＤ変換回路３２、モジュールマイコン３１に接続され、モジュールマイコン３１は信号補正回路３０に接続されている。モジュールマイコン３１は検出された電流検出値を取り込み、内部で演算して信号補正回路３０を制御するものである。点線枠２０で示す内部はＦＥＤモジュール２０として示す。点線枠３３はモジュール用信号処理ブロック３３として示す。コネクタ１５はＦＥＤモジュール２０への電源供給コネクタを示している。ＦＥＤモジュール２０には、ビデオ信号入力端子１６、ビデオ信号処理回路１７、システムマイコン１９、ＬＶＤＳＴｘ回路１８が接続され、映像表示装置として示している。ビデオ信号処理回路１７はシステムマイコン１９に基づいてビデオ信号端子１６から入力された映像信号の振幅、黒レベル、色合いなどの調整を行うものであり、システムマイコン１９はビデオ信号処理回路１７における振幅、黒レベル、色合いなどの制御を行うための設定データ等を記憶し、制御を行うものであり、ＬＶＤＳＴｘ回路１８はＴＴＬレベルのデジタル映像信号を低電圧のデジタル映像差動信号に変換するものである。
【００１９】
さて、ビデオ信号端子１６から入力された映像信号は、ビデオ信号処理回路１７で振幅、黒レベル、色合いなどの調整を行い、ＬＶＤＳＴｘ回路１８を介して、ＦＥＤモジュール２０のＬＶＤＳＲｘ回路１２に加えられる。ビデオ信号処理回路１７は、システムマイコン１９に記憶された振幅、黒レベル、色合いなどの制御を行うため設定データ等を用いて映像信号を調整する。ＬＶＤＳＲｘ回路１２に入力された映像信号は、信号補正回路３０を介しタイミングコントローラ１３に入力され、スキャンドライバ２，３、データドライバ４〜６、高圧制御回路８にそれぞれ最適なタイミングの信号とデータを送る。データドライバ４〜６においてはＦＥＤパネル１の１ラインのデータを１水平期間保持し、１水平周期毎にデータを書き換える。スキャンドライバ２〜３は、順次垂直方向にＦＥＤパネル１の走査電極線を選択する。例えば、選択時は０Ｖ電圧を加え、非選択時は５Ｖ電圧に設定するなどの方法を用いる。走査電極線が選択された場合、データドライバ４〜６の出力データに応じて、ＦＥＤパネル１のアノード端子には高圧発生回路７からの電圧が数ｋＶ加えられている為、各画素に電子放出が行われ、電子励起による蛍光体が発光することにより、１水平ラインの映像が表示される。スキャンドライバ２〜３により、順次選択された時、１フレームの映像が表示される。
【００２０】
ＦＥＤパネル１に表示する映像が明るい場合は高圧発生回路７からの負荷電流が多く、映像が暗い場合は負荷電流が少なくなる。高圧発生回路７の電圧値は、負荷電流が多くなるに従い低下するが、高圧制御回路８により高圧値を一定に保つように高圧安定化の制御を行う。
【００２１】
電流検出回路９は検出した高圧発生回路７からのアノード電流値を例えば抵抗器などを用いて構成して電圧値に変化し出力する。その出力はＡＤ変換器３２においてデジタル値に変換され、モジュールマイコン３１にデータとして取り込まれる。
【００２２】
信号処理回路３０の動作モードは調整モード（第一のモード）と映像表示モード（第二のモード）との２つがある。それぞれのモードについて、図２を併用して説明する。図２は、信号補正回路３０の具体的な構成を示す例を示している。４１は映像入力端子、５３は補正後の映像出力端子、４０は映像同期信号などの入力端子、６３は映像同期信号などの出力端子、６１はスイッチ回路、６２は調整モードと映像表示モードの切替え制御端子であり、図１と同一符号のものは同一機能を有するものとする。なお、図１では信号補正回路３０の入出力をそれぞれ１つとしたが、実際には図２にあるように映像端子と映像同期信号端子との２つが入出力となる。
【００２３】
まず、第一のモードである調整モードについて説明する。調整モードにおいて、モジュールマイコン３１は、信号補正回路３０内のスイッチ回路６１を介して、ＦＥＤパネル１の画素を水平垂直に順次走査を行い低輝度に相当する振幅の信号電圧（ＶＬ）と高輝度に相当する振幅の信号電圧（ＶＨ）を出力する。同時に水平及び垂直に順次走査させる為の同期信号も出力する。
【００２４】
所定の画素において、低輝度に相当する振幅の信号電圧（ＶＬ）が加えられた時、ＦＥＤパネル１には高圧発生回路７からのアノード電流（ＩＬ）が流れ、電流検出回路９において電圧に変換される（Ｖｔｈ）。ＶｔｈはＡＤ変換回路３２でデジタル値（Ｖｔｈｄ）に変換される。モジュールマイコン３１においてはＶｔｈｄを予め記憶されている基準電圧Ｖｓ１と比較して、Ｖｔｈｄ−Ｖｓ１の差分値（Ｖｃ）を演算して求め、マイコン内に一時、記憶する。上記において、Ｖｔｈｄ，Ｖｃは一例として４ビットのデジタルデータとする。また、Ｖｓ１は、モジュールマイコン３１に対して任意に設定するものとする。上述の演算において求めたＶｃは、流れる電流が大きいほど、つまり輝度が高い時ほど大きな数値となる。
【００２５】
次に、記憶完了後に高輝度に相当する振幅の信号電圧（ＶＨ）を出力し、アノード電流（ＩＨ）が流れた時、電流検出回路９において電圧に変換される（Ｖｐｋ）。ＶｐｋはＡＤ変換回路３２でデジタル値（Ｖｐｋｄ）に変換される。モジュールマイコン３１においてはＶｐｋｄを予め記憶されている基準電圧Ｖｓ２と比較して、Ｖｐｋｄ−Ｖｓ２の差分値（Ｖｐ）を演算し、差分値が正の時は「１」、差分値が負の時は「０」として１ビットデータを得る。ここで、上述のＶｓ２は、モジュールマイコン３１に対して任意に設定するものとする。以上のようにして得たＶｐは、前述のＶｃ（４ビットデータ）とともに５ビットデータとし、メモリインターフェース回路４５を介して不揮発性メモリ４４に取り込まれる。例えば、不揮発性メモリ４４としてデータ入力ビット幅の１６ビットのフラッシュメモリを用いる場合には、上記５ビットデータがモジュールマイコン３１に３回取り込まれた後に１５ビットデータとして、フラッシュメモリへ書き込む。この場合、ＲＧＢの３個のデータを纏め、メモリの対応したアドレスに記憶すると制御しやすくなるのは言うまでもなく、不揮発性メモリ４４への書き込み方については、いくつかの方法があるので上記はあくまでも一例である。以上の動作をＦＥＤパネル１の全ての画素に対して順次走査して行い、調整モードを終了する。
【００２６】
次に第二のモードである映像表示モードについて説明する。最初に第一のモードから第二のモードに切替えた場合、不揮発性メモリ４４に第一のモードで記憶されたＶｃ及びＶｐのデータはメモリインターフェース回路４５を介して、メモリ４２に書き込まれる。ここで、メモリ４２としては、ＦＥＤパネル１の画素描画速度に対応した高速動作が可能な、ＳＤＲＡＭなどを用いる。なお、不揮発性メモリ４４、メモリ４２の動作はコントローラ４６によって行われる。上記書き込み動作はモード切替時以外には、電源オフから電源オンの状態に移行した時にも同様に行われる。
【００２７】
次に、端子４０、４１からは映像に同期した同期信号及びクロック信号が入力され、これらの信号に同期して、メモリ４２から１６ビット毎のデータが読み出される。メモリインターフェース回路４５においては、読み出した１６ビットデータをＶｃの１２ビットデータ（Ｒ，Ｇ，Ｂのサブピクセル毎に４ビットのデータ）とＶｐの３ビットデータ（Ｒ，Ｇ，Ｂのサブピクセル毎に１ビットのデータ）列に分離して出力する。出力されたＶｃの１２ビットデータは、データ変換回路６４でデータ変換された後、倍率設定回路５１へ伝達される。データ変換回路６４では、例えば、１６−Ｖｃとして、Ｖｃデータを変換する。ここでは各画素に４ビットの補正データを割当てているので１６（１６−Ｖｃにおける１６）としている。ここでの演算により、Ｖｃが大きい（ＶＬ印加時の該当画素の輝度が高いもの）ほど、小さな値を出力することになる。倍率設定回路５１では、入力データに対し、任意設定された倍率による変換後、加算回路４８に出力する。
【００２８】
一方、映像入力信号端子４１から入力されたＲ，Ｇ，Ｂ１０ビットデータは、データ圧縮回路４７に入力後に加算回路４８に入力される。例えば入力映像データが１０ビット、Ｖｃが４ビット、倍率設定４倍の場合には、補正値が最大で１６（＝１６−Ｖｃ（Ｖｃ＝０の場合が最大となる））×４（倍率設定）＝６４となる。一方、入力映像データは１０ビットなので１０２４であり、映像データには９６０／１０２４倍のデータ圧縮を実施後に上記倍率補正された補正値６４を加算するので、１０２４×（９６０／１０２４）＋６４＝１０２４となり、その最大値を飽和しない条件、すなわち入力映像データの１０２４（１０ビット）を越えないように設定している。なお、倍率設定回路５１の倍率設定は、例えば８ビット入力の場合に１倍、９ビット入力の場合に２倍、１０ビット入力の場合に４倍といったように入力ビット数に応じて切り換えるように構成することで様々なビット数の入力信号に対応することができる。
【００２９】
以上のようにして画素毎の低輝度の補正が行われる。つまり、ＶＬ印加時の輝度が高かった画素に対応する映像信号ほど加算値を小さく、逆に輝度が低かった画素に対応する映像信号ほど加算値を大きくし、低輝度時の画素ごとの輝度バラツキを抑圧する。また、前述のデータ圧縮を行うので補正値を加えることで所定値を超えて飽和するようなことは無い。
【００３０】
補正後の映像信号はメモリ回路４９に記憶される。メモリ回路４９に記憶された映像信号は順次読み出され、高輝度の輝度を補正する為の利得切替え回路５０を通過する。利得切替回路５０ではＲ，Ｇ，Ｂの各画素に設定された１ビットのデータＶｐに従い、画素毎に２段階に利得を切替える。すなわち、利得切替えは２段階切替えであり、Ｖｐの１ビットデータにより設定の切替えを行う。もちろん、この動作は利得設定を４段階用意して、２ビットを割り当てる事も可能であるが、メモリ容量を含む回路の構成規模から適切な設計を選択する事になる。この利得補正により、電子放出量−エミッション電圧特性における全体の傾きを補正し、画素間の高輝度側の特性を揃えようとするものである。従って、２段階よりも４段階に補正する方がより細かく画素間の特性を揃えることができることは言うまでもない。なお、図２に示した遅延回路６０は、メモリ回路４９などによるＶｃ加算された映像データとの遅延差を補償するものである。
【００３１】
以上のような処理により、端子５３には、低輝度での補正と利得を補正した映像信号を出力する事が出来、タイミングコントローラ１３を介してドライバ回路２〜６を経てＦＥＤパネルを駆動する事になる為、低輝度、高輝度のどちらにおいても画素間の輝度ばらつきのない映像表示を行う事が出来る。すなわち、低輝度側の補正によりエミッション開始電圧のばらつきを補正し、かつ利得補正を行うようにしたので、低輝度および高輝度を考慮した画素間の輝度特性の均一化を図ることができる。
【００３２】
図３に信号補正回路３０の他の実施形態の一例を示す。図２との構成上の違いは、メモリ４２、データ変換回路６４を無くした点である。まず、上述した調整モードにおいて、不揮発性メモリへデータを記憶するまでの動作は図２と同じである。前述の実施形態では、映像表示モードにおいて、高速動作可能なメモリ４２へデータを保持した後、映像データに従ってメモリ４２から補正データを読み出したが、本実施形態では、不揮発性メモリ４４から読み出すように構成した。これは、不揮発性メモリとして、ＳＤＲＡＭのように高速読出し可能であるものや、データのビット幅が３２ビットまたは６４ビット幅のものを用いることにより可能である。ビット幅が３２や６４のメモリでは、メモリインターフェース４５において、２画素や４画素分纏めて、不揮発性メモリ４４にアクセスすることにより、メモリ動作速度を落とすことがでるので、低速度のメモリでも対応できる。
【００３３】
また、本実施形態では、調整モードでＦＥＤパネル１に対し、低輝度に相当する振幅の信号電圧（ＶＬ）を付加し、得られるＶｔｈｄを用いて、モジュールマイコン３１で、Ｖｓ１−Ｖｔｈｄの差分（Ｖｃｃ）を算出する。つまり図２に対して補正値Ｖｃｃの持つ数値が逆（Ｖｔｈｄが大きいときほど、Ｖｃｃは小さい）になる。そのため、データ補正回路による１６−Ｖｃの演算処理を無くすことができる。
【００３４】
ところで、図２、図３などに示す補正回路においては、入力映像信号がＮビットに量子化されたデジタル映像信号（Ｎは１以上の整数）の場合、低輝度側の補正値をＭビット（ＭはＮ／２以下の整数）のデジタル値にすることが好ましい。これは前述のＦＥＤ素子の絶縁体の厚みばらつきが１０％程度であり、これによるエミッション開始電圧のばらつきが約０．２［Ｖ］以内であることを鑑みなされたものである。すなわち、電子放出量−エミッション電圧特性におけるエミッション電圧の最大値を４［Ｖ］に８ビットを割当てた場合に、４ビットを補正値に割当てることで０．２５［Ｖ］までの補正値に対応することができることから導かれたものである。
【００３５】
一方、利得補正値は２ビット以下であることが好ましい。画素間のばらつきは目視上３％以内であれば問題ないと言われている。一方、蛍光体の輝度ばらつきは１５％以内である。従って、４段階の利得補正であれば、おおよそ１段の利得補正に３％を割当てることができ、４段階を利用した場合、最大で１２％を補正できる。従って、蛍光体の輝度ばらつきが最大の１５％であったとしても１２％近づけることができるので、３％以内のばらつき範囲におさめることができる。従って、４段階補正を割当てるために２ビットが最大必要となる。
【００３６】
なお、これまで説明した図２、図３の信号補正回路３０の構成例において、メモリ回路４９は、映像信号処理におけるタイミング調整用であり、単純に１クロック遅延するだけのラッチ回路のようなものでも構わない。この場合、遅延回路６０も、その遅延量に対応した遅延回路となる。
【００３７】
図４は、本発明の第二の実施例である。第一の実施例との相違は、システムマイコン１９とモジュールマイコン３１を統合し、ＬＶＤＳＴｘ回路１８とＬＶＤＳＲｘ回路１２を削除した構成であり、基本的な動作は同一である。
【００３８】
また、図１において、信号補正回路３０とタイミングコントローラ１３、ＬＶＤＳＲｘ１２を分離して記述したが、これらの機能を信号補正回路３０に内蔵する事が可能である事は言うまでもない。
【００３９】
以上は、ＦＥＤにおける輝度補正技術に関する説明であるが、画素間の電子放出量に関する特性のばらつきに複数要因がある場合は、ＦＥＤ以外の表示パネルであってもその複数要因毎の補正値を用いることで輝度均一化が図れることは言うまでもない。
【００４０】
同様に、以上の説明は、２種類の補正値を用いる場合についてのものであるが、３種類以上の補正値を用いてもの良いことは言うまでもない。この場合、各要因に対する補正値であることが好ましい。
【００４１】
以上のように低輝度および高輝度を考慮した画素間の輝度特性の均一化を図ることで、表示装置における高画質化を実現することができる。
【００４２】
【発明の効果】
本発明によれば、表示装置における高画質化を実現することができる。また、他の本発明によれば、輝度補正値の補正量を計測する時間を短縮することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例を示すブロック図
【図２】本発明の第一の実施例の構成要素３０の具体構成を示すブロック図
【図３】本発明の第一の実施例の構成要素３０の第の具体構成例を示すブロック図
【図４】本発明の第二の実施例を示すブロック図
【図５】ＭＩＭ型ＦＥＤの構成示す図
【符号の説明】
１…ＦＥＤパネル、２〜３…スキャンドライバ、４〜６…データドライバ、７…高圧発生回路、８…高圧制御回路、９…電流検出回路、１０…電源端子、１２…ＬＶＤＳＲｘ回路、１３…タイミングコントローラ、１６…ビデオ入力端子、１７…ビデオ信号処理回路、１８…ＬＶＤＳＴｘ回路、１９…システムマイコン、２０…ＦＥＤモジュール、３０…信号補正回路、３１…モジュールマイコン、３２…ＡＤ変換回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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