(57)【要約】【課題】少なくとも２つの電源系統を持つ半導体集積回路において、第１の電源受給領域内の信号伝播を行うべき複数の回路どうしを接続するに、第２の電源受給領域内に直接に配線して接続すると、動作不安定の問題が生じる。一方、これを避けるために、第２の電源受給領域を迂回して配線するとなれば、リピータバッファの多段化に起因する動作速度低下および消費電力増大の問題が生じる。【解決手段】少なくとも２つの電源系統を有し、第１の電源が供給される第１の電源受給領域Ａ１、第１の電源受給領域Ａ１の内部に形成され第２の電源が供給される第２の電源受給領域Ａ２と、第２の電源受給領域内に形成され第１の電源が供給される信号中継回路（リピータバッファ）ＲＢを有する第３の電源受給領域Ａ３とを備え、第１の電源受給領域Ａ１における複数の回路Ｂ１，Ｂ２を第３の電源受給領域Ａ３における信号中継回路ＲＢを経由して接続している。【選択図】  図１
2005005496.tif 000002
【特許請求の範囲】
【請求項１】
第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される第２の電源受給領域と、前記第２の電源受給領域内に形成され前記第１の電源が供給される信号中継回路を有する第３の電源受給領域とを備え、前記第１の電源受給領域における複数の回路を前記第３の電源受給領域における前記信号中継回路を経由して接続している半導体集積回路。
【請求項２】
第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される第２の電源受給領域と、前記第２の電源受給領域内に複数形成され各々前記第１の電源が供給される信号中継回路を有する第３の電源受給領域とを備え、前記第１の電源受給領域における複数の回路を前記複数の第３の電源受給領域における複数の信号中継回路を経由して接続している半導体集積回路。
【請求項３】
前記信号中継回路はバッファ回路である請求項１または請求項２に記載の半導体集積回路。
【請求項４】
前記バッファ回路はリピータバッファである請求項３に記載の半導体集積回路。
【請求項５】
第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される信号中継回路を有する第２の電源受給領域とを備え、前記第２の電源受給領域における前記信号中継回路の入出力信号がブロックの外部とのみ接続されている半導体集積回路ブロック。
【請求項６】
前記入出力信号がブロック外周部まで入出力ピンとして引き出されている請求項５に記載の半導体集積回路ブロック。
【請求項７】
前記入出力ピンに接続される配線は前記第１の電源受給領域内の回路の動作への影響が少なくなるように引かれている請求項６記載の半導体集積回路ブロック。
【請求項８】
前記第２の電源がブロック外周部まで電源ピンとして引き出されている請求項５から請求項７までのいずれかに記載の半導体集積回路ブロック。
【請求項９】
前記電源ピンに接続される配線は前記第１の電源受給領域内の回路の動作への影響が少なくなるように引かれている請求項８に記載の半導体集積回路ブロック。
【請求項１０】
前記信号中継回路はバッファ回路である請求項５から請求項９までのいずれかに記載の半導体集積回路ブロック。
【請求項１１】
前記バッファ回路はリピータバッファである請求項１０に記載の半導体集積回路ブロック。
【請求項１２】
前記半導体集積回路ブロックはハードマクロＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）である請求項５から請求項１１までのいずれかに記載の半導体集積回路ブロック。
【請求項１３】
前記半導体集積回路ブロックはメモリブロックである請求項５から請求項１２までのいずれかに記載の半導体集積回路ブロック。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、少なくとも２つの電源系統を持つ半導体集積回路、および半導体集積回路の構成要素である半導体集積回路ブロックにかかわり、詳しくは、信号の高速化および低消費電力化のための技術に関する。
【０００２】
【従来の技術】
半導体集積回路における長い配線は、寄生抵抗、寄生容量による信号のなまりや速度劣化、貫通電流の増加、ノイズ発生の増加、ノイズ耐性の劣化の原因となっていた。従来、この課題の解決方法として、長い配線の途中にバッファ（以下リピータバッファと称す。）を挿入して回避する方法があった。
【０００３】
上記課題を解決する従来の解決策について、図５を用いて説明する（例えば、特許文献１参照）。
【０００４】
スタンダードセルＳＣ１〜ＳＣ９で構成されるブロック内には電源ＶＤＤ、グランドＶＳＳの未結線をなくすためにフィードセルＦＣ１，ＦＣ２を配置する。このフィードセルＦＣ１，ＦＣ２にリピータバッファＲＢ５１，ＲＢ５２の機能を持たせ、セル間に跨る長い配線はこれらのバッファを経由することにより、長い配線を回避する。図５では、スタンダードセルＳＣ２の出力とスタンダードセルＳＣ５の入力との間に配線Ｌ５１，Ｌ５２を介してリピータバッファＲＢ５１を挿入することにより、スタンダードセルＳＣ２の出力とスタンダードセルＳＣ５の入力を直接接続する場合に比べて配線長を短くしている。また、スタンダードセルＳＣ３の出力とスタンダードセルＳＣ８の入力との間に配線Ｌ５３，Ｌ５４を介してリピータバッファＲＢ５２を挿入することにより、スタンダードセルＳＣ３の出力とスタンダードセルＳＣ８の入力を直接接続する場合に比べて最大配線長を短くしている。
【０００５】
【特許文献１】
特開平６−１１２３１７号公報（第２−３頁、第１−２図）
【０００６】
【発明が解決しようとする課題】
近年、低消費電力化等を目的として単一の半導体集積回路内に複数の電源を供給し、それぞれの電源に対して異なる電圧を供給したり、個々の電源に対して電源遮断、電源制御などを行っている。このような中で上記の従来技術を用いると、電源の制約によりリピータバッファが多段になり、高速化および低消費電力化の妨げとなる場合がある。
【０００７】
図４に具体例を示す。
【０００８】
図４において、半導体集積回路４００には、第１の電源が供給される第１の電源受給領域Ａ４１と第２の電源が供給される第２の電源受給領域Ａ４２とがあり、第２の電源受給領域Ａ４２は第１の電源受給領域Ａ４１の内部に形成されている。第１の電源受給領域Ａ４１内にはブロックＢ４１，Ｂ４２が第２の電源受給領域Ａ４２を挟む状態で存在する。
【０００９】
ここでブロックＢ４１から出力されブロックＢ４２へ入力される信号があり、かつその距離が長い場合を考える。その接続は高速化等のためにリピータバッファを介して行う必要がある。そのためには、ブロックＢ４１から第２の電源受給領域Ａ４２の部分を介してブロックＢ４２へと直線的にリピータバッファの配置および配線を行うことが好ましい。ところが、第２の電源受給領域Ａ４２はブロックＢ４１，Ｂ４２とは異なる電源が供給されている。そのため、第２の電源受給領域Ａ４２内に配置されたリピータバッファが所望の電圧の電源が供給されなかったり、所望の動作を行わなかったりする場合がある。したがって、同じ電源系統の第１の電源受給領域Ａ４１内に配置されたリピータバッファを介して接続する必要がある。つまり、第２の電源受給領域Ａ４２を迂回して配置されたリピータバッファＲＢ４１〜ＲＢ４３および配線Ｌ４１〜Ｌ４４によって接続することとなる。しかし、この場合、ブロックＢ４１からブロックＢ４２へ直線的にリピータバッファの配置および配線を行う場合に比べて、リピータバッファが多段になり高速化および低消費電力化の妨げとなる。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１１】
第１の解決手段として、本発明による半導体集積回路は、少なくとも２つの電源系統を有し、第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される第２の電源受給領域と、前記第２の電源受給領域内に形成され前記第１の電源が供給される信号中継回路を有する第３の電源受給領域とを備え、前記第１の電源受給領域における複数の回路を前記第３の電源受給領域における前記信号中継回路を経由して接続している。
【００１２】
この構成による作用は次のとおりである。第１の電源受給領域内に信号伝播を行うべき複数の回路があり、これら複数の回路どうし間に、第２の電源受給領域が存在している。第１の電源受給領域への供給電源と第２の電源受給領域への供給電源とは異なる系統であるので、第１の電源受給領域内の信号伝播を行うべき複数の回路どうしを接続するに、第２の電源受給領域内に直接に配線して接続すると、動作不安定の問題が生じる。一方、これを避けるために、第２の電源受給領域を迂回して配線するとなれば、リピータバッファの多段化の問題が生じる。そこで、本解決手段は、第２の電源受給領域の内部に第３の電源受給領域を設け、この第３の電源受給領域には第１の電源受給領域と同様の第１の電源を供給するようにし、第３の電源受給領域に信号中継回路を形成している。そして、第１の電源受給領域内の信号伝播を行うべき複数の回路どうしを接続するに、同じ電源系統の第３の電源受給領域における信号中継セルを経由して接続している。つまり、第１の電源受給領域内での信号伝播を信号中継回路を経由して伝播することができる。これにより、迂回配線に伴うリピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【００１３】
第２の解決手段として、本発明による半導体集積回路は、第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される第２の電源受給領域と、前記第２の電源受給領域内に複数形成され各々前記第１の電源が供給される信号中継回路を有する第３の電源受給領域とを備え、前記第１の電源受給領域における複数の回路を前記複数の第３の電源受給領域における複数の信号中継回路を経由して接続している。
【００１４】
この第２の解決手段は、上記第１の解決手段との対比において、第２の電源受給領域に、信号中継回路を有する第３の電源受給領域を複数設けており、これら複数の第３の電源受給領域における複数の信号中継回路を経由して、第１の電源受給領域内の信号伝播を行うべき複数の回路どうしを接続している点に特徴がある。ある第３の電源受給領域の信号中継回路を中心にみると、その信号中継回路の入力信号は第１の電源受給領域内の回路と接続され、出力信号は別の第３の電源受給領域の信号中継回路と接続される。また、別の第３の電源受給領域を中心にみると、その信号中継回路の入力信号は他の第３の電源受給領域内の信号中継回路と接続され、出力信号は第１の電源受給領域の別の回路と接続される。これにより、配線長が長くなっても、迂回配線に伴うリピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【００１５】
上記において好ましい態様は、前記信号中継回路をバッファ回路とすることである。このように構成すると、バッファ回路をリピータバッファとして利用することでリピータバッファの多段化を避け、回路の高速化および低消費電力化を図ることができる。
【００１６】
さらに、前記バッファ回路をリピータバッファとするのが好ましい態様である。このように構成すると、リピータバッファにより、リピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【００１７】
上記の半導体集積回路の発明は、半導体集積回路の構成要素である半導体集積回路ブロックとして次のように展開することも可能である。
【００１８】
本発明による半導体集積回路ブロックは、第１の電源が供給される第１の電源受給領域と、前記第１の電源受給領域の内部に形成され第２の電源が供給される信号中継回路を有する第２の電源受給領域とを備え、前記第２の電源受給領域における前記信号中継回路の入出力信号がブロックの外部とのみ接続されている。この半導体集積回路ブロックについての説明で、“第１”、“第２”については、上記の半導体集積回路についての説明の“第１”、“第２”とは関係しないものである。ただし、対比することは可能で、半導体集積回路の説明の“第２”が半導体集積回路ブロックの“第１”に対応し、半導体集積回路の説明の“第３”が半導体集積回路ブロックの“第２”に対応すると考えることが可能である。
【００１９】
この構成による作用は次のとおりである。第２の電源受給領域内には信号中継回路が設けられ、この信号中継回路はその周囲の第１の電源受給領域内の回路とは接続されず、接続されているのはブロックの外部に対してのみである。
【００２０】
この半導体集積回路ブロックを利用することにより、ブロック外部の任意の回路どうしを、ブロックを迂回することなく、第２の電源受給領域内の信号中継回路を経由して伝播させることが可能となる。すなわち、リピータバッファの多段化の回避を通じて回路の高速化および低消費電力化を有利に展開することができる。
【００２１】
上記において好ましい態様は、前記信号中継回路の入出力信号があらかじめブロック外周部まで入出力ピンとして引き出された状態に半導体集積回路ブロックが構成されていることである。この構成によれば、信号中継回路の入出力信号をその都度ブロック外周部まで引き出す必要がなくなり、設計工数を削減することができる。
【００２２】
上記において好ましい態様は、前記の入出力ピンに接続される配線が前記第１の電源受給領域内の回路の動作への影響が少なくなるように引かれていることである。この構成によれば、信号中継回路の入出力信号によってブロック内の他の部分に与える影響を抑えることができる。
【００２３】
上記において好ましい態様は、前記第２の電源があらかじめブロック外周部まで電源ピンとして引き出された状態に半導体集積回路ブロックが構成されていることである。この構成によれば、信号中継回路に対する電源をその都度ブロック外周部まで引き出す必要がなくなり、設計工数を削減することができる。
【００２４】
上記において好ましい態様は、前記の電源ピンに接続される配線が前記第１の電源受給領域内の回路の動作への影響が少なくなるように引かれていることである。この構成によれば、電源ピンに接続される電源配線によってブロック内の他の部分に与える影響を抑えることができる。
【００２５】
上記において好ましい態様は、前記信号中継回路をバッファ回路とすることである。このように構成すると、バッファ回路をリピータバッファとして利用することでリピータバッファの多段化を避け、回路の高速化および低消費電力化を図ることができる。
【００２６】
さらに、前記バッファ回路をリピータバッファとするのが好ましい態様である。このように構成すると、リピータバッファにより、リピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【００２７】
上記において好ましい態様は、前記半導体集積回路ブロックがハードマクロＩＰ（ＩｎｔｅｌｌｅｃｔｕａｌＰｒｏｐｅｒｔｙ）となっている場合である。この構成の場合、ハードマクロＩＰの修正を行うことなく、ブロック内にあらかじめ配置された信号中継回路をリピータバッファとして利用できる。
【００２８】
上記において好ましい態様は、前記半導体集積回路ブロックがメモリブロックとなっている場合である。この構成の場合、メモリブロックの修正を行うことなく、メモリブロック内にあらかじめ配置された信号中継回路をリピータバッファとして利用できる。
【００２９】
【発明の実施の形態】
本発明の実施の形態について以下、図面を用いて説明する。
【００３０】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路の概略図である。
【００３１】
図１において、半導体集積回路１００には、第１の電源が供給される第１の電源受給領域Ａ１と、第１の電源受給領域Ａ１の内部に形成されて第２の電源が供給される第２の電源受給領域Ａ２と、第２の電源受給領域Ａ２の内部に形成されて第１の電源が供給される第３の電源受給領域Ａ３とがある。第３の電源受給領域Ａ３には信号中継回路としてのリピータバッファＲＢが設けられている。第２の電源受給領域Ａ２は第１の電源受給領域Ａ１に囲まれており、第３の電源受給領域Ａ３は第２の電源受給領域Ａ２に囲まれている。第１の電源受給領域Ａ１内にはブロックＢ１，Ｂ２が第２の電源受給領域Ａ２を挟んで存在する。
【００３２】
ここで、ブロックＢ１から出力されブロックＢ２へ入力される信号があり、かつその距離が長い場合、その接続は高速化等のためにリピータバッファを介して行う必要がある。そのためには、ブロックＢ１からブロックＢ２へと直線的にリピータバッファの配置および配線を行うことが好ましい。しかし、第２の電源受給領域Ａ２はブロックＢ１，Ｂ２とは異なる電源が供給されているため、第２の電源受給領域Ａ２内にはリピータバッファは配置できない。
【００３３】
第２の電源受給領域Ａ２のさらに内側の第３の電源受給領域Ａ３には、第１の電源受給領域Ａ１と同一の電源が供給されている。このことを利用して、第１の電源受給領域Ａ１におけるブロックＢ１とブロックＢ２とを、第３の電源受給領域Ａ３内に配置されたリピータバッファＲＢおよび配線Ｌ１，Ｌ２を経由して互いに接続することができる。
【００３４】
本実施の形態のような構成をとることにより、リピータバッファが多段になることがなく、半導体集積回路の高速化、および低消費電力化を図ることができる。
【００３５】
なお、本実施の形態では第３の電源受給領域Ａ３内にはリピータバッファのみが存在する構成としたが、リピータバッファ以外の回路が存在していてもよい。
【００３６】
また、リピータバッファの数は複数であってもよい。
【００３７】
また、リピータバッファはバッファから構成されるとしたが、インバータで構成されるとしてもよいし、他の回路、例えばＡＮＤ回路を設け、その入出力を第１の電源受給領域Ａ１内の回路に接続し、論理演算を行うとともにリピータとしても機能させるような構成であってもよい。
【００３８】
また、ブロックＢ１，Ｂ２は同じ第１の電源受給領域Ａ１に存在するとしたが、ブロックＢ１，Ｂ２は同じ電源が供給される別の電源受給領域に存在する構成であってもよい。
【００３９】
また、電源は２種類であるとしたが、３種類以上あってもよい。
【００４０】
（実施の形態２）
図２は本発明の実施の形態２における半導体集積回路の概略図である。
【００４１】
図２において、半導体集積回路２００は、大容量メモリＭ１〜Ｍ１０とメモリ周辺制御ロジックＧ１１，Ｇ１２、ロジック部Ｇ２および電源パッドＰ１〜Ｐ３で構成される。ここで、メモリＭ１〜Ｍ１０とメモリ周辺制御ロジックＧ１１，Ｇ１２は、メモリＭ１〜Ｍ１０の動作状態によって電源電圧を可変できる電源制御が実施されるもので、電源パッドＰ１，Ｐ２から電源配線Ｌ１１を介して電源が供給されるようになっている。一方、その他のロジック部Ｇ２は、常時動作するもので、電源パッドＰ３から電源配線Ｌ１２を介して電源が供給される。ブロックの配置については、メモリＭ１〜Ｍ１０とメモリ周辺制御ロジックＧ１１，Ｇ１２は、ロジック部Ｇ２に制御されることから、チップ外周に配置され、ロジック部Ｇ２はチップ中心に配置される構成となっている。また、メモリ周辺制御ロジックＧ１１からメモリ周辺制御ロジックＧ１２への信号バスが存在する。
【００４２】
この半導体集積回路２００において、ロジック部Ｇ２の内部に電源配線Ｌ１１により電源が供給された電源受給領域Ａ１３ａ〜Ａ１３ｃを設けている。電源受給領域Ａ１３ａには周辺制御回路Ｇ１１と同一の電源が供給されているため、電源受給領域Ａ１３ａに配置されたリピータバッファＲＢ１１および配線Ｌ１３，Ｌ１４によってメモリ周辺制御ロジックＧ１１，Ｇ１２間の配線を接続することができる。また、メモリ周辺制御ロジックＧ１１からメモリ周辺制御ロジックＧ１２への別の信号バスは、ロジック部Ｇ２の内部の電源受給領域Ａ１３ｂ，Ａ１３ｃに配置されたリピータバッファＲＢ１２，ＲＢ１３および配線Ｌ１５〜Ｌ１７によって配線を接続することができる。
【００４３】
上記構成において、大容量メモリＭ１〜Ｍ１０とメモリ周辺制御ロジックＧ１１，Ｇ１２などが存在する領域を第１の電源受給領域Ａ１１とする。また、ロジック部Ｇ２が存在する領域を第２の電源受給領域Ａ１２とする。そして、電源受給領域Ａ１３ａ，Ａ１３ｂ，Ａ１３ｃを第３の電源受給領域とする。第１の電源受給領域Ａ１１には電源パッドＰ１，Ｐ２から電源配線Ｌ１１を介して第１の電源が供給されている。第２の電源受給領域Ａ１２には電源パッドＰ３から電源配線Ｌ１２を介して第２の電源が供給されている。第３の電源受給領域Ａ１３ａ，Ａ１３ｂ，Ａ１３ｃには電源配線Ｌ１１を介して第１の電源が供給されている。第２の電源受給領域Ａ１２は第１の電源受給領域Ａ１１の内部に設けられている。第３の電源受給領域Ａ１３ａ，Ａ１３ｂ，Ａ１３ｃは第２の電源受給領域Ａ１２の内部に設けられている。そして、第１の電源受給領域Ａ１１におけるメモリ周辺制御ロジックＧ１１とメモリ周辺制御ロジックＧ１２とが、配線Ｌ１３、第３の電源受給領域１３ａの信号中継回路であるリピータバッファＲＢ１１、および配線Ｌ１４を介して互いに接続されているとともに、配線Ｌ１５、第３の電源受給領域１３ｂのリピータバッファＲＢ１２、配線Ｌ１６、第３の電源受給領域１３ｃのリピータバッファＲＢ１３および配線Ｌ１７を介して互いに接続されている。
【００４４】
本実施の形態のような構成をとることにより、リピータバッファが多段になることがなく、半導体集積回路の高速化、および低消費電力化を図ることができる。
【００４５】
なお、本実施の形態では電源受給領域Ａ１３ａ〜Ａ１３ｃ内にはリピータバッファのみが存在する構成としたが、リピータバッファ以外の回路が存在していてもよい。
【００４６】
また、リピータバッファの数は電源受給領域Ａ１３ａ〜Ａ１３ｃにおいてそれぞれ複数であってもよい。
【００４７】
また、リピータバッファはバッファから構成されるとしたが、インバータで構成されるとしてもよいし、他の回路、例えばＡＮＤ回路を設け、論理演算を行うとともにリピータとしても機能させるような構成であってもよい。
【００４８】
また、メモリ周辺制御ロジックＧ１１，Ｇ１２は同じ電源受給領域に存在するとしたが、メモリ周辺制御ロジックＧ１１，Ｇ１２は同じ電源が供給される別の電源受給領域に存在する構成であってもよい。
【００４９】
また、電源はＩ／Ｏパッドから直接供給されるとしたが、内部で電源を生成し、供給する構成であってもよい。
【００５０】
また、電源は２種類であるとしたが、３種類以上あってもよい。
【００５１】
（実施の形態３）
図３は本発明の実施の形態３における半導体集積回路ブロックの概略図である。
【００５２】
図３において、半導体集積回路ブロック３００には、第１の電源が供給される第１の電源受給領域Ａ２１および第２の電源が供給される第２の電源受給領域Ａ２２があり、第２の電源受給領域Ａ２２は第１の電源受給領域Ａ２１の内部に形成されている。第２の電源受給領域Ａ２２内には信号中継回路としてのバッファＲＢ２が配置され、その入力は配線Ｌ２１を経由して半導体集積回路ブロック３００の外周部の入力ピンＰ２１に接続されており、出力は配線Ｌ２２を経由して半導体集積回路ブロック３００の外周部の出力ピンＰ２２に接続されている。また、第２の電源受給領域Ａ２２の電源は電源配線Ｌ２３を経由して半導体集積回路ブロック３００の外周部の電源ピンＰ２３およびＰ２４に接続されている。入出力ピンＰ２１，Ｐ２２に接続される配線Ｌ２１，Ｌ２２は第１の電源受給領域Ａ２１内の回路の動作への影響が少なくなるように引かれている。また、電源ピンＰ２３，Ｐ２４に接続される配線Ｌ２３は第１の電源受給領域Ａ２１内の回路の動作への影響が少なくなるように引かれている。
【００５３】
ここで半導体集積回路ブロック３００の左側から出力され右側へ入力される信号があり、かつその距離が長い場合、その接続は高速化等のためにリピータバッファを介して行う必要がある。そのためには、半導体集積回路ブロック３００内部を直線的にリピータバッファの配置および配線を行うことが好ましい。ここで、バッファＲＢ２を使用して信号を中継するように、入力ピンＰ２１および出力ピンＰ２２を接続し、電源ピンＰ２３，Ｐ２４を信号と同じ電源に接続することにより、バッファＲＢ２をリピータバッファとして使用することができる。
【００５４】
本実施の形態のようにブロック内にあらかじめバッファを設けておくことにより、リピータバッファが多段になることがなく、半導体集積回路の高速化、および低消費電力化を図ることができる。
【００５５】
なお、本実施の形態では第２の電源受給領域Ａ２２内にはリピータバッファのみが存在する構成としたが、リピータバッファ以外の回路が存在していてもよい。
【００５６】
また、リピータバッファの数は複数であってもよい。
【００５７】
また、リピータバッファはバッファから構成されるとしたが、インバータで構成されるとしてもよいし、他の回路、例えばＡＮＤ回路を設けその入出力をブロック３００の入出力ピンに接続し、論理演算を行うとともにリピータとしても機能させるような構成であってもよい。
【００５８】
また、電源は２種類であるとしたが、３種類以上あってもよい。
【００５９】
また、入出力ピンはブロック外周部に設けるとしたが、外周部に設けなくてもよい。例えばバッファＲＢ２の入出力ピンはバッファＲＢ２近傍に設けておくことができる。この場合には、ブロックの左側から右側へのリピータバッファとしてだけでなく、ブロックの上側から下側へのリピータバッファ等としても利用することができる。
【００６０】
また、電源ピンはブロック外周部に設けるとしたが、外周部に設けなくてもよい。例えば第２の電源受給領域Ａ２２の外周部に電源ピンを設けておくことができる。この場合には、第２の電源受給領域Ａ２２に必要な電源線を接続しやすい側に電源配線を接続することができる。
【００６１】
【発明の効果】
以上のように本発明によれば、短距離配線で障害となる電源受給領域に信号中継回路を設け、その信号中継回路を経由して信号を伝播するので、迂回配線に伴うリピータバッファの多段化を避けることができ、回路の高速化および低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路の概略図
【図２】本発明の実施の形態２における半導体集積回路の概略図
【図３】本発明の実施の形態３における半導体集積回路ブロックの概略図
【図４】従来技術の課題概略図
【図５】従来の半導体集積回路の概略図
【符号の説明】
１００，２００  半導体集積回路
３００  半導体集積回路ブロック
Ａ１，Ａ１１，Ａ２１  第１の電源受給領域
Ａ２，Ａ１２，Ａ２２  第２の電源受給領域
Ａ３，Ａ１３ａ〜Ａ１３ｃ  第３の電源受給領域
Ｂ１，Ｂ２  ブロック
Ｇ１１，Ｇ１２  メモリ周辺制御ロジック
Ｇ２  ロジック部
Ｌ１，Ｌ２  信号配線
Ｌ１１，Ｌ１２  電源配線
Ｌ１３〜Ｌ１７  配線
Ｍ１〜Ｍ１０  大容量メモリ
Ｐ１〜Ｐ３  電源パッド
Ｐ２１  入力ピン
Ｐ２２  出力ピン
Ｐ２３，Ｐ２４  電源ピン
ＲＢ，ＲＢ１１〜ＲＢ１３  リピータバッファ
【図１】
2005005496.tif 000003
【図２】
2005005496.tif 000004
【図３】
2005005496.tif 000005
【図４】
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【図５】
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