(57)【要約】  【課題】  簡単な回路を用いてリアルタイムで画像データを扱うことが可能なメモリ制御装置及びメモリ制御方法を提供する。  【解決手段】  メモリ制御装置は、記憶領域を分割した複数のサブブロックを有し、このサブブロック単位に画像データを分割して蓄積する画像蓄積メモリ１０６を管理するものであり、サブブロックの使用状態を管理するステータスレジスタ１０８と、ステータスレジスタ１０８により管理されたサブブロックの使用状態に基づいて、画像蓄積メモリ１０６に対し、画像データの読み書きのためのアクセス制御を行うメモリ制御部１０５とを有する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
記憶領域を分割した複数の分割記憶領域を有し、前記分割記憶領域単位に画像データを分割して蓄積する画像蓄積メモリを制御するメモリ制御装置であって、
前記分割記憶領域の使用状態を管理する使用状態管理手段と、
前記使用状態管理手段により管理されている分割記憶領域の使用状態に基づいて、前記画像蓄積メモリに対し、前記画像データの読み書きのためのアクセス制御を行うメモリアクセス制御手段とを有することを特徴とするメモリ制御装置。
【請求項２】
前記メモリアクセス制御手段によるアクセス制御に基づいた前記画像データの読み書きの結果に応じて、前記使用状態管理手段が管理すべき前記分割記憶領域の使用状態を更新する第１の使用状態更新手段を有することを特徴とする請求項１記載のメモリ制御装置。
【請求項３】
前記使用状態管理手段は、前記分割記憶領域に蓄積された画像データの識別に関する情報を管理することを特徴とする請求項１又は２記載のメモリ制御装置。
【請求項４】
前記メモリアクセス制御手段は、前記使用状態管理手段により管理された分割記憶領域の使用状態に基づいて、アクセスすべき分割記憶領域のアドレスを導出することを特徴とする請求項１乃至３のいずれか記載のメモリ制御装置。
【請求項５】
前記メモリアクセス制御手段は、前記使用状態管理手段により管理された分割記憶領域の使用状態に基づいて、未使用の分割記憶領域を判別し、前記画像データを前記未使用の分割記憶領域へ書き込むためのアクセス制御を行うことを特徴とする請求項１乃至４のいずれか記載のメモリ制御装置。
【請求項６】
前記メモリアクセス制御手段は、書き込み対象の画像データの容量を計測し、その書き込み対象の画像データの容量に基づいて、蓄積に必要な分割記憶領域の数を判別し、前記画像データを蓄積に必要な数の分割記憶領域へ書き込むためのアクセス制御を行うことを特徴とする請求項１乃至５のいずれか記載のメモリ制御装置。
【請求項７】
前記分割記憶領域に分割されて蓄積された画像データを、複数の連続する分割記憶領域へまとめるように整理するためのアクセス制御を行う画像データ整理アクセス制御手段を有することを特徴とする請求項１乃至６のいずれか記載のメモリ制御装置。
【請求項８】
前記画像データ整理アクセス制御手段によるアクセス制御に基づいた前記画像データの整理の結果に応じて、前記使用状態管理手段が管理すべき前記分割記憶領域の使用状態を更新する第２の使用状態更新手段を有することを特徴とする請求項７記載のメモリ制御装置。
【請求項９】
前記画像蓄積メモリは、デュアルポートＲＡＭであることを特徴とする請求項１乃至８のいずれか記載のメモリ制御装置。
【請求項１０】
前記画像蓄積メモリにおける記憶領域の分割数は、任意に設定可能であることを特徴とする請求項１乃至９のいずれか記載のメモリ制御装置。
【請求項１１】
記憶領域を分割した複数の分割記憶領域を有し、前記分割記憶領域単位に画像データを分割して蓄積する画像蓄積メモリを制御するメモリ制御方法であって、
前記分割記憶領域の使用状態を管理する使用状態管理ステップと、
前記画像蓄積メモリに対し、前記画像データの読み書きのためのアクセス制御を行うメモリアクセス制御ステップとを有することを特徴とするメモリ制御方法。
【請求項１２】
前記メモリアクセス制御ステップにおけるアクセス制御に基づいた前記画像データの読み書きの結果に応じて、前記使用状態管理手段が管理すべき前記分割記憶領域の使用状態を更新する第１の使用状態更新ステップを有することを特徴とする請求項１１記載のメモリ制御方法。
【請求項１３】
前記分割記憶領域に分割されて蓄積された画像データを、複数の連続する分割記憶領域へまとめるように整理するためのアクセス制御を行う画像データ整理アクセス制御ステップを有することを特徴とする請求項１１又は１２記載のメモリ制御方法。
【請求項１４】
前記画像データ整理アクセス制御ステップにおけるアクセス制御に基づいた前記画像データの整理の結果に応じて、前記使用状態管理手段が管理すべき前記分割記憶領域の使用状態を更新する第２の使用状態更新ステップを有することを特徴とする請求項１３記載のメモリ制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像データを蓄積する画像蓄積メモリを制御するメモリ制御装置及びメモリ制御方法に関する。
【背景技術】
【０００２】
従来、画像データを画像蓄積メモリに蓄積する手法については、その目的に応じて多くの手法が提案されている。一般的には、画像データの扱い易さや、アドレス生成の容易さから、フィールド単位で画像データをメモリの各記憶領域（例えばバンク）に蓄積する手法が採用されている。蓄積対象の画像データの容量が一定である場合には、限られた記憶領域に画像データを効率的に蓄積するためには、画像データを蓄積する記憶領域を予め規定し、余分な領域をなくすことが最も単純な手法である（例えば、特許文献１参照）。しかし、ＮＴＳＣ／ＰＡＬ方式に準じた画素数の相違や、画像圧縮処理後の画像データ等、画像データの容量にばらつきがある場合、予め規定された記憶領域は、実際に画像データが蓄積される記憶領域よりも大きくなる場合がある。このような場合、限られた記憶領域を無駄にすることになる。
【０００３】
このような問題を解決すべく、コンピュータのオペレーションシステム（ＯＳ）は、アプリケーションプログラムからのメモリの記憶領域確保の要求に対して、要求された容量の未使用の記憶領域を検索して確保する機能を有している。
【特許文献１】特開昭５７−１６４３６５号公報（第７頁、第１０図）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、前述のように、コンピュータのオペレーションシステムが、アプリケーションプログラムから要求された容量の未使用の記憶領域を検索して確保する機能を有していたとしても、ＣＰＵにおける記憶領域の検索、物理アドレスから論理アドレスへの変換等の処理量が多いため、リアルタイムで画像データを扱うためにはＣＰＵを高いクロック周波数で動作させる必要があり、適切な手法ではない。一方、ＣＰＵによるアドレス変換処理等のメモリ管理機能をＣＰＵ以外のハードウェアで実現するＭＭＵ（Memory Management Unit）を追加する手法も提案されている。しかし、ハードウェアが大規模で且つ複雑になってしまうため、適切な手法ではない。
【０００５】
本発明は従来の問題を解決するためになされたもので、簡単な回路を用いてリアルタイムで画像データを扱うことが可能なメモリ制御装置及びメモリ制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のメモリ制御装置は、記憶領域を分割した複数の分割記憶領域を有し、前記分割記憶領域単位に画像データを分割して蓄積する画像蓄積メモリを制御するメモリ制御装置であって、前記分割記憶領域の使用状態を管理する使用状態管理手段と、前記使用状態管理手段により管理されている分割記憶領域の使用状態に基づいて、前記画像蓄積メモリに対し、前記画像データの読み書きのためのアクセス制御を行うメモリアクセス制御手段とを有する。
【０００７】
この構成により、分割記憶領域の使用状態が常時管理され、その使用状態に基づいて、直ちにメモリに対して画像データの読み書きのためのアクセス制御が行われることが可能になる。また、分割記憶領域の使用状態だけが常時管理されていれば良い。このため、簡単な回路を用いてリアルタイムで画像データを扱うことが可能となる。
【０００８】
また、本発明のメモリ制御装置は、前記メモリアクセス制御手段によるアクセス制御に基づいた前記画像データの読み書きの結果に応じて、前記使用状態管理手段が管理すべき前記分割記憶領域の使用状態を更新する第１の使用状態更新手段を有する。
【０００９】
この構成により、アクセス制御後の分割記憶領域について、使用状態の管理が適切に行われることが可能となる。
【００１０】
また、本発明のメモリ制御装置は、前記使用状態管理手段が、前記分割記憶領域に蓄積された画像データの識別に関する情報を管理する構成を有する。
【００１１】
この構成により、複数の画像データが読み書きされる場合において、個々の画像データの識別を簡易に行うことが可能となる。
【００１２】
また、本発明のメモリ制御装置は、前記メモリアクセス制御手段が、前記使用状態管理手段により管理された分割記憶領域の使用状態に基づいて、アクセスすべき分割記憶領域のアドレスを導出する構成を有する。
【００１３】
この構成により、画像データが読み書きされる分割記憶領域のアドレスの導出を簡易に行うことが可能となる。
【００１４】
また、本発明のメモリ制御装置は、前記メモリアクセス制御手段が、前記使用状態管理手段により管理された分割記憶領域の使用状態に基づいて、未使用の分割記憶領域を判別し、前記画像データを前記未使用の分割記憶領域へ書き込むためのアクセス制御を行う構成を有する。
【００１５】
この構成により、未使用の分割記憶領域への画像データの書き込みが適切に行われる。
【００１６】
また、本発明のメモリ制御装置は、前記メモリアクセス制御手段が、書き込み対象の画像データの容量を計測し、その書き込み対象の画像データの容量に基づいて、蓄積に必要な分割記憶領域の数を判別し、前記画像データを蓄積に必要な数の分割記憶領域へ書き込むためのアクセス制御を行う構成を有する。
【００１７】
この構成により、必要な数の分割記憶領域への画像データの書き込みが適切に行われる。
【００１８】
また、本発明のメモリ制御装置は、前記分割記憶領域に分割されて蓄積された画像データを、複数の連続する分割記憶領域へまとめるように整理するためのアクセス制御を行う画像データ整理アクセス制御手段を有する。
【００１９】
従来、記憶領域の確保と解放とが繰り返されると、メモリには小さな容量の未使用領域が点在することとなって使用効率が低下する場合があったが、この構成により、分割された画像データが複数の連続する分割記憶領域へ蓄積されるため、使用効率を向上させることが可能になるとともに、画像データの読み出しを迅速に行うことが可能となる。
【００２０】
また、本発明のメモリ制御装置は、前記画像データ整理アクセス制御手段によるアクセス制御に基づいた前記画像データの整理の結果に応じて、前記使用状態管理手段が管理すべき前記分割記憶領域の使用状態を更新する第２の使用状態更新手段を有する。
【００２１】
この構成により、アクセス制御後の分割記憶領域について、使用状態の管理が適切に行われることが可能となる。
【００２２】
また、本発明のメモリ制御装置は、前記画像蓄積メモリが、デュアルポートＲＡＭである構成を有する。
【００２３】
この構成により、画像蓄積メモリに対する読み出しと書き込みのアクセスとを同時に行うことが可能となる。
【００２４】
また、本発明のメモリ制御装置は、前記画像蓄積メモリにおける記憶領域の分割数が、任意に設定可能である構成を有する。
【００２５】
この構成により、画像データの容量に応じた適切な容量の分割記憶領域を構成することが可能となり、画像蓄積メモリの使用効率を向上させることができる。
【００２６】
また、本発明のメモリ制御方法は、記憶領域を分割した複数の分割記憶領域を有し、前記分割記憶領域単位に画像データを分割して蓄積する画像蓄積メモリを制御するメモリ制御方法であって、前記分割記憶領域の使用状態を管理する使用状態管理ステップと、前記画像蓄積メモリに対し、前記画像データの読み書きのためのアクセス制御を行うメモリアクセス制御ステップとを有する。
【００２７】
この構成により、分割記憶領域の使用状態が常時管理され、その使用状態に基づいて、直ちにメモリに対して画像データの読み書きのためのアクセス制御が行われることが可能になる。また、分割記憶領域の使用状態だけが常時管理されていれば良い。このため、簡単な回路を用いてリアルタイムで画像データを扱うことが可能となる。
【００２８】
また、本発明のメモリ制御方法は、前記メモリアクセス制御ステップにおけるアクセス制御に基づいた前記画像データの読み書きの結果に応じて、前記使用状態管理手段が管理すべき前記分割記憶領域の使用状態を更新する第１の使用状態更新ステップを有する。
【００２９】
この構成により、アクセス制御後の分割記憶領域について、使用状態の管理が適切に行われることが可能となる。
【００３０】
また、本発明のメモリ制御方法は、前記分割記憶領域に分割されて蓄積された画像データを、複数の連続する分割記憶領域へまとめるように整理するためのアクセス制御を行う画像データ整理アクセス制御ステップを有する。
【００３１】
従来、記憶領域の確保と解放とが繰り返されると、メモリには小さな容量の未使用領域が点在することとなって使用効率が低下する場合があったが、この構成により、分割された画像データが複数の連続する分割記憶領域へ蓄積されるため、使用効率を向上させることが可能になるとともに、画像データの読み出しを迅速に行うことが可能となる。
【００３２】
また、本発明のメモリ制御方法は、前記画像データ整理アクセス制御手段によるアクセス制御に基づいた前記画像データの整理の結果に応じて、前記使用状態管理手段が管理すべき前記分割記憶領域の使用状態を更新する第２の使用状態更新ステップを有する。
【００３３】
この構成により、アクセス制御後の分割記憶領域について、使用状態の管理が適切に行われることが可能となる。
【発明の効果】
【００３４】
本発明は、分割記憶領域の使用状態がその分割記憶領域に対する画像データの書き込みや読み出しに応じて随時更新され、その使用状態に基づいて、直ちに画像データの読み書きのためのアクセス制御が行われるため、簡単な回路を用いてリアルタイムで画像データを扱うことが可能となる。また、本発明は、画像データを複数の連続する分割記憶領域へまとめるように整理するための制御を行っており、画像メモリの使用効率を向上させることができる。
【発明を実施するための最良の形態】
【００３５】
以下、本発明の実施の形態のメモリ制御装置について、図面を用いて説明する。
【００３６】
本発明の実施の形態におけるメモリ制御装置のブロック図を図１に示す。図１に示すメモリ制御装置は、ＣＰＵ１０１、ＣＰＵバス１０２、メモリアクセス制御手段及び第１の使用状態更新手段としてのメモリ制御部１０５、画像蓄積メモリ１０６、画像データ整理アクセス制御手段及び第２の使用状態更新手段としてのデータ整理部１０７、使用状態管理手段としてのステータスレジスタ１０８、及び、アドレス生成テーブル１０９を有する。
【００３７】
ＣＰＵ１０１は、メモリ制御部１０５及びデータ整理部１０７を制御する。ＣＰＵバス１０２は、ＣＰＵ１０１と各機能ブロックの間でやり取りされるデータが伝送される。
【００３８】
画像蓄積メモリ１０６は、複数の分割された記録領域（分割記憶領域）を有し、この分割記憶領域単位に画像データを分割して蓄積する。記憶領域の分割数は、任意に設定可能であり、画像データの容量に応じた適切な容量の分割記憶領域が構成されることにより、画像蓄積メモリ１０６の使用効率を向上させることができる。なお、この画像蓄積メモリ１０６は、デュアルポートRAMで構成されており、メモリ制御部１０５とデータ整理部１０７からの同時アクセスが可能である。
【００３９】
メモリ制御部１０５は、ステータスレジスタ１０８の管理内容から画像蓄積メモリ１０６の各分割記憶領域の使用状態を判別し、この使用状態に応じて画像蓄積メモリ１０６に対する画像データの読み書きのためのアクセス制御を行う。また、メモリ制御部１０５は、この画像蓄積メモリ１０６へのアクセス制御毎に、そのアクセス制御に基づいた画像データの読み書きの結果に応じて、ステータスレジスタ１０８の管理内容の更新を行う。更に、メモリ制御部１０５は、アドレス生成テーブル１０９から出力される信号に基づいて、アクセスすべき分割記憶領域のアドレス（アクセス開始アドレス）を生成する。
【００４０】
データ整理部１０７は、ステータスレジスタ１０８の管理内容から画像蓄積メモリ１０６の各分割記憶領域の使用状態を判別し、画像データが蓄積される分割記憶領域を変えた方が適切であると判断できる場合は、分割記憶領域単位で画像データを移動し、画像データを整理するためのアクセス制御を行う。また、データ整理部１０７は、この画像蓄積メモリ１０６へのアクセス制御毎に、そのアクセス制御に基づいた画像データの整理の結果に応じて、ステータスレジスタ１０８の管理内容の更新を行う。
【００４１】
アドレス生成テーブル１０９は、アクセス開始アドレス生成のためのＲＡＭテーブルであり、画像蓄積メモリ１０６の分割記憶領域のアドレスを生成、管理している。このアドレス生成テーブル１０９は、ＣＰＵ１０１によって、画像蓄積メモリ１０６の記憶領域の分割数や分割記憶領域の容量に応じて、適宜書き換え可能である。
【００４２】
次に、画像蓄積メモリ１０６の詳細を説明する。画像蓄積メモリ１０６の記憶領域の分割の一例を図２に示す。図２に示すように、画像蓄積メモリ１０６の記憶領域２０１は、複数のブロックに分割される。ここでは、記憶領域２０１は８つのブロックに分割される。１つのブロックの容量は、蓄積される画像データの理論的な最大容量である。従って、画像蓄積メモリ１０６には、最大８つの画像データが蓄積可能である。
【００４３】
個々のブロック２０２は、更に８つの分割記憶領域としてのサブブロックに分割される。従って、記憶領域２０１は６４個のサブブロックに分割されることになる。画像蓄積メモリ１０６に対する画像データの読み書きのためのアクセス制御は、このサブブロック単位に行われる。図２では、書き込み対象の画像データ（書き込みデータ）２０３がサブブロック単位に３つに分割されて、４番目のブロック（ブロック４）の１番目のサブブロック（サブブロック１）に画像データが書き込まれ、サブブロック単位に分割された読み出し対象の画像データ（読み出しデータ）２０４がブロック４の３番目のサブブロック（サブブロック３）から読み出される様子が示されている。
【００４４】
次に、メモリ制御部１０５の構成を説明する。メモリ制御部１０５のブロック図を図３に示す。図３に示すメモリ制御部１０５は、データ容量計測部３０７、ステータスレジスタ出力デコーダ３０８、ＦＩＦＯメモリ３０９、メモリ制御回路３１０及びアドレス生成部３１３を有する。
【００４５】
ＦＩＦＯメモリ３０９は、入出力される画像データのタイミング調整及びビット幅調整を行う。具体的には、ＦＩＦＯメモリ３０９は、蓄積画像メモリ１０６からの画像データがサブブロック単位で入力されると、この画像データに対してタイミング調整及びビット幅調整を行い、外部へ出力する。また、ＦＩＦＯメモリ３０９は、外部からの画像データが入力されると、この画像データに対してタイミング調整及びビット幅調整を行い、サブブロック単位で画像蓄積メモリ１０６へ出力する。
【００４６】
データ容量計測部３０７は、外部から画像データとともに入力されるデータ容量計測用の制御信号に基づいて、外部からＦＩＦＯメモリ３０９に入力される画像データの容量を計測し、そのデータ容量の計測値をメモリ制御回路３１０へ出力する。ステータスレジスタ出力デコーダ３０８は、ステータスレジスタ１０８からの信号を入力し、このステータスレジスタ出力信号により、画像蓄積メモリ１０６の各サブブロックの使用状態をモニタし、その使用状態に応じた制御信号をメモリ制御回路３１０へ出力する。ＣＰＵバス１０２にはメモリ制御回路３１０とＣＰＵ１０１とが接続され、ＣＰＵ１０１は、このＣＰＵバス１０２を介してメモリ制御回路３１０にアクセスする。
【００４７】
メモリ制御回路３１０は、メモリ制御信号を生成して画像蓄積メモリ１０６へ出力する。具体的には、メモリ制御回路３１０は、画像蓄積メモリ１０６へ画像データを書き込む場合には、ステータスレジスタ出力デコーダ３０８からの制御信号に基づいて、画像蓄積メモリ１０６の各サブブロックの使用状態を判別するとともに、データ容量計測部３０７からのデータ容量に基づいて、書き込み対象の画像データの蓄積に必要なサブブロック数を判別する。更に、メモリ制御回路３１０は、これら判別したサブブロックの使用状態や画像データの蓄積に必要なサブブロック数に基づいて、書き込み先の未使用のサブブロックを決定し、画像データを画像蓄積メモリ１０６へ書き込むために書き込み信号を生成する。一方、メモリ制御回路３１０は、画像蓄積メモリ１０６から画像データを読み出す場合には、ステータスレジスタ出力デコーダ３０８からの制御信号に基づいて、画像蓄積メモリ１０６の各サブブロックの使用状態を判別する。更に、メモリ制御回路３１０は、判別したサブブロックの使用状態に基づいて、画像データを画像蓄積メモリ１０６から読み出すために読み出し信号を生成する。
【００４８】
また、メモリ制御回路３１０は、画像蓄積メモリ１０６がＤＲＡＭである場合には更にプリチャージ等の必要なメモリ制御信号を生成して画像蓄積メモリ１０６へ出力する。また、メモリ制御回路３１０は、アドレス生成部３１３に対して、アクセス開始アドレスの生成のための制御信号を出力する。更に、メモリ制御回路３１０は、画像蓄積メモリ１０６に対する画像データの読み書きを行った後の各サブブロックの使用状態をステータスレジスタ１０８へ出力する。また、メモリ制御回路３１０は、アクセス対象であるサブブロックの情報（サブブロック情報）をアドレス生成テーブル１０９へ出力する。
【００４９】
アドレス生成部３１３は、アドレス生成テーブル１０９からの信号に基づいてアクセス開始アドレスを生成し、画像蓄積メモリ１０６へ出力する。
【００５０】
次に、データ整理部１０７の構成を説明する。データ整理部１０７のブロック図を図４に示す。図４に示すデータ整理部１０７は、ステータスレジスタ出力デコーダ４０４、バーストバッファ４０５、データ整理制御回路４０６及びアドレス生成部４０９を有する。
【００５１】
バーストバッファ４０５は、画像蓄積メモリ１０６の所定のサブブロックから読み出された画像データを一端格納し、異なるサブブロックへ書き込むためのテンポラリバッファである。
【００５２】
ステータスレジスタ出力デコーダ４０４は、ステータスレジスタ１０８からの信号を入力し、このステータスレジスタ出力信号により、画像蓄積メモリ１０６の各サブブロックの使用状態をモニタし、その使用状態に応じた制御信号をデータ整理制御回路４０６へ出力する。ＣＰＵバス１０２にはデータ整理制御回路４０６とＣＰＵ１０１とが接続され、ＣＰＵ１０１は、このＣＰＵバス１０２を介してデータ整理制御回路４０６にアクセスする。
【００５３】
データ整理制御回路４０６は、ステータスレジスタ出力デコーダ４０４からの制御信号に基づいて、画像蓄積メモリ１０６の各サブブロックの使用状態を判別し、データ整理を行う必要があるか否かを判定する。そして、データ整理制御回路４０６は、データ整理を行う必要があると判定した場合には、読み出し信号を生成して画像蓄積メモリ１０６の所定のサブブロックから画像データを読み出し、書き込み信号を生成して画像蓄積メモリ１０６の異なるサブブロックへ出力する。
【００５４】
また、データ整理制御回路４０６は、アドレス生成部４０９に対して、アクセス開始アドレスの生成のための制御信号を出力する。更に、データ整理制御回路４０６は、画像蓄積メモリ１０６に対する画像データの読み書きを行った後の各サブブロックの使用状態をステータスレジスタ１０８へ出力する。また、データ整理制御回路４０６は、アクセス対象であるサブブロックの情報（サブブロック情報）をアドレス生成テーブル１０９へ出力する。
【００５５】
アドレス生成部４０９は、アドレス生成テーブル１０９からの信号に基づいてアクセス開始アドレスを生成し、画像蓄積メモリ１０６へ出力する。
【００５６】
次に、メモリ制御装置による画像データの書き込み時の動作を説明する。
【００５７】
メモリ制御装置の画像データ書き込み時の動作のフローチャートを図５に示す。また、サブブロックの状態の一例を図６に、ステータスレジスタ１０８の内容の一例を図７に、それぞれ示す。なお、以下において、画像データの処理単位はフィールド単位であり、画像蓄積メモリ１０６の１つのブロックは３ＭＢの記憶容量を有する８つのサブブロック（サブブロック１〜８）によって構成されるものとする。
【００５８】
図５に示すように、ＣＰＵ１０１は、画像データの処理単位であるフィールドの開始の検出を試みる（Ｓ５０１）。ＣＰＵ１０１は、フィールドの開始を検出すると、更に、書き込み対象の画像データ（書き込みデータ）があるか否かを判定する（Ｓ５０２）。
【００５９】
ＣＰＵ１０１は、書き込み対象の画像データがある場合には、更に、ＣＰＵバス１０２を介して、メモリ制御部１０５にアクセスし、そのＦＩＦＯメモリ３０９に書き込み対象の画像データを書き込むための制御を行う。この時、メモリ制御部１０５のデータ容量計測部３０７は、入力したデータ容量計測用の制御信号により、書き込み対象の画像データの容量を計測し、そのデータ容量の計測値をメモリ制御回路３１０へ出力する。メモリ制御回路３１０は、このデータ容量計測値を取得する（Ｓ５０３）。例えば、図６に示す書き込み対象の画像データ（画像番号（画像Ｎｏ）：Ｎ１）の容量は８ＭＢとする。なお、データ容量計測部３０７は、フィールド単位で入力される制御信号によりリセットされる。
【００６０】
更に、メモリ制御部１０５のステータスレジスタ出力デコーダ３０８は、ステータスレジスタ１０８からの信号を入力し、このステータスレジスタ出力信号により、画像蓄積メモリ１０６の各サブブロックの使用状態をモニタし、その使用状態に応じた制御信号をメモリ制御回路３１０へ出力する。メモリ制御回路３１０は、この各サブブロックの使用状態を取得する（Ｓ５０４）。例えば、図６に示すように、画像蓄積メモリ１０６の１つのブロックを構成する８つのサブブロック（サブブロック１〜８）のうち、サブブロック２、３及び５に、既に他の画像データ（画像Ｎｏ：Ｎ０）が分割されて蓄積されている場合を考える。この場合、ステータスレジスタ１０８が管理する、サブブロック番号（Ｎｏ）、そのサブブロックにおける使用状態（Ｆ／Ｅ（Filled／Empty）：１は使用済み、０は未使用を示す）及びそのサブブロックに蓄積されている画像データの番号（画像Ｎｏ）の対応関係は、図７（ａ）の書き込み前の状態となる。この時、ステータスレジスタ１０８が保持する値は、サブブロックにおける使用状態（Ｆ／Ｅ）の値を１６進表示した「ｘ１６」となる。メモリ制御回路３１０は、このステータスレジスタ１０８の値をサブブロックの使用状態として取得することになる。
【００６１】
次に、メモリ制御回路３１０は、書き込み対象の画像データのデータ容量計測値と、各サブブロックの使用状態とに基づいて、書き込み先のサブブロック（書き込みサブブロック）を決定する（Ｓ５０５）。例えば、図６及び図７（ａ）に示すように、書き込み前においてはサブブロック１、４、６〜８が未使用である場合を考える。この場合、メモリ制御回路３１０は、画像データの書き込みには３つの未使用のサブブロックが必要であることを判別し、更に、その３つの書き込み先のサブブロックとして、未使用のサブブロック１、４及び６を決定する。
【００６２】
次に、メモリ制御回路３１０は、ステータスレジスタ１０８が管理する各サブブロックの使用状態を更新する（Ｓ５０６）。例えば、メモリ制御回路３１０は、前述のＳ５０５において、図６に示す３つの未使用のサブブロック１、４及び６を、書き込み先のサブブロックとして決定した場合には、その旨と書き込み対象の画像データの番号（画像Ｎｏ：Ｎ１）とを通知する。ステータスレジスタ１０８は、この通知に応じて、管理内容を、図７（ｂ）の書き込み後の状態に更新する。これにより、ステータスレジスタ１０８が保持するサブブロックにおける使用状態（Ｆ／Ｅ）の値は、サブブロック１、２及び４に対応するものが０から１になるため、１６進表示の「ｘ３Ｆ」となる。このようにして、ステータスレジスタ１０８の管理内容、すなわち、各サブブロックの使用状態が更新される。
【００６３】
更に、メモリ制御回路３１０は、書き込み先のサブブロックの番号を含んだ制御信号をアドレス生成部３１３へ出力する。アドレス生成部３１３は、この制御信号と、アドレス生成テーブル１０９からの各サブブロックのアドレスを含んだ信号とに基づいて、書き込み先のサブブロックのアドレス（書き込み開始アドレス）を生成する（Ｓ５０７）。例えば、メモリ制御回路３１０が、前述のＳ５０５において、図６に示す３つの未使用のサブブロック１、４及び６を、書き込み先のサブブロックとして決定した場合には、アドレス生成部３１３は、サブブロック１、４及び６のアドレス（例えば、０、ｘ３０００００、ｘ５０００００）を生成する。
【００６４】
次に、メモリ制御回路３１０は、ＦＩＦＯメモリ３０９に対して、画像データの出力を指示する。更に、メモリ制御回路３１０は、ＦＩＦＯメモリ３０９のデータの出力タイミングと同期させて、メモリ制御信号を生成し、画像蓄積メモリ１０６へ出力する。また、アドレス生成部３１３は、ＦＩＦＯメモリ３０９による分割画像データの出力タイミングと同期させて、書き込み開始アドレスを１つずつ画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、分割画像データ、メモリ制御信号及び書き込み開始アドレスが同期して入力される毎に、書き込み開始アドレスにより特定されるサブブロックへ分割画像データを蓄積する。このような処理により、画像データがサブブロック単位に画像蓄積メモリ１０６へ書き込まれる（Ｓ５０８）。
【００６５】
例えば、図６に示すように８ＭＢの画像データが３つに分割されて画像蓄積メモリ１０６へ書き込まれる場合、ＦＩＦＯメモリ３０９は、まず、サブブロック１に蓄積されるべき分割画像データを画像蓄積メモリに出力する。一方、メモリ制御回路３１０は、ＦＩＦＯメモリ３０９の分割画像データの出力タイミングに同期させてメモリ制御信号を画像蓄積メモリ１０６へ出力する。また、アドレス生成部３１３は、ＦＩＦＯメモリ３０９の分割画像データの出力タイミングに同期させてサブブロック１のアドレス（０）を書き込み開始アドレスとして画像蓄積メモリ１０６へ出力し、書き込み開始アドレスをサブブロック３つ分増加させる。画像蓄積メモリ１０６は、分割画像データ、メモリ制御信号及び書き込み開始アドレス（０）が同期して入力されると、分割画像データを、書き込み開始アドレス（０）に対応するサブブロック１へ蓄積する。
【００６６】
次に、ＦＩＦＯメモリ３０９は、サブブロック４に蓄積されるべき分割画像データを画像蓄積メモリに出力する。一方、メモリ制御回路３１０は、ＦＩＦＯメモリ３０９の分割画像データの出力タイミングに同期させてメモリ制御信号を画像蓄積メモリ１０６へ出力する。また、アドレス生成部３１３は、ＦＩＦＯメモリ３０９の分割画像データの出力タイミングに同期させてサブブロック４のアドレス（ｘ３０００００）を書き込み開始アドレスとして画像蓄積メモリ１０６へ出力し、書き込み開始アドレスをサブブロック２つ分増加させる。画像蓄積メモリ１０６は、分割画像データ、メモリ制御信号及び書き込み開始アドレス（ｘ３０００００）が同期して入力されると、分割画像データを、書き込み開始アドレス（ｘ３０００００）に対応するサブブロック４へ蓄積する。
【００６７】
更に、ＦＩＦＯメモリ３０９は、サブブロック６に蓄積されるべき分割画像データを画像蓄積メモリに出力する。一方、メモリ制御回路３１０は、ＦＩＦＯメモリ３０９の分割画像データの出力タイミングに同期させてメモリ制御信号を画像蓄積メモリ１０６へ出力する。また、アドレス生成部３１３は、ＦＩＦＯメモリ３０９の分割画像データの出力タイミングに同期させてサブブロック６のアドレス（ｘ５０００００）を書き込み開始アドレスとして画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、分割画像データ、メモリ制御信号及び書き込み開始アドレス（ｘ５０００００）が同期して入力されると、分割画像データを、書き込み開始アドレス（ｘ５０００００）に対応するサブブロック６へ蓄積する。このような処理により、８ＭＢの画像データが３つに分割されて画像蓄積メモリ１０６のサブブロック１、４及び６へ書き込まれることになる。
【００６８】
次に、メモリ制御装置による画像データの読み出し時の動作を説明する。
【００６９】
メモリ制御装置の画像データ読み出し時の動作のフローチャートを図８に示す。また、サブブロックの状態の一例を図９に、ステータスレジスタ１０８の内容の一例を図１０に、それぞれ示す。なお、以下において、画像データの処理単位はフィールド単位であり、画像蓄積メモリ１０６の１つのブロックは３ＭＢの記憶容量を有する８つのサブブロック（サブブロック１〜８）によって構成されるものとする。
【００７０】
図８に示すように、ＣＰＵ１０１は、画像データの処理単位であるフィールドの開始の検出を試みる（Ｓ８０１）。ＣＰＵ１０１は、フィールドの開始を検出すると、更に、読み出し対象の画像データ（読み出しデータ）があるか否かを判定する（Ｓ８０２）。
【００７１】
ＣＰＵ１０１は、読み出し対象の画像データがある場合には、更に、ＣＰＵバス１０２を介して、メモリ制御部１０５のＦＩＦＯメモリ３０９にアクセスし、そのＦＩＦＯメモリ３０９に読み出し対象の画像データを書き込むための制御を行う。この時、メモリ制御部１０５のステータスレジスタ出力デコーダ３０８は、ステータスレジスタ１０８からの信号を入力し、このステータスレジスタ出力信号により、画像蓄積メモリ１０６の各サブブロックの使用状態をモニタし、その使用状態に応じた制御信号をメモリ制御回路３１０へ出力する。メモリ制御回路３１０は、この各サブブロックの使用状態を取得する（Ｓ８０３）。例えば、図９に示すように、画像蓄積メモリ１０６の１つのブロックを構成する８つのサブブロック（サブブロック１〜８）のうち、サブブロック１、４及び６に、読み出し対象の画像データ（画像Ｎｏ：Ｎ１）が分割されて蓄積され、サブブロック２、３及び４に、他の画像データ（画像Ｎｏ：Ｎ０）が分割されて蓄積されている場合を考える。この場合、ステータスレジスタ１０８が管理する、サブブロック番号（Ｎｏ）、そのサブブロックにおける使用状態（Ｆ／Ｅ）及びそのサブブロックに蓄積されている画像データの番号（画像Ｎｏ）の対応関係は、図１０（ａ）の読み出し前の状態となる。この時、ステータスレジスタ１０８が保持する値は、サブブロックにおける使用状態（Ｆ／Ｅ）の値を１６進表示した「ｘ３Ｆ」となる。メモリ制御回路３１０は、このステータスレジスタ１０８の値と、各サブブロックに蓄積されている画像データの番号（画像Ｎｏ）とを各サブブロックの使用状態として取得することになる。
【００７２】
次に、メモリ制御回路３１０は、各サブブロックの使用状態に基づいて、読み出し元のサブブロック（読み出しサブブロック）を決定する（Ｓ８０４）。例えば、図９及び図１０（ａ）に示すように、読み出し前において、サブブロック１、４及び６に読み出し対象の画像データ（画像Ｎｏ：Ｎ１）が分割されて蓄積されている場合を考える。この場合、メモリ制御回路３１０は、読み出し元のサブブロックとして、サブブロック１、４及び６を決定する。
【００７３】
次に、メモリ制御回路３１０は、読み出し元のサブブロックの番号を含んだ制御信号をアドレス生成部３１３へ出力する。アドレス生成部３１３は、この制御信号と、アドレス生成テーブル１０９からの各サブブロックのアドレスを含んだ信号とに基づいて、読み出し元のサブブロックのアドレス（読み出し開始アドレス）を生成する（Ｓ８０５）。例えば、メモリ制御回路３１０が、前述のＳ８０４において、図９に示す３つのサブブロック１、４及び６を、読み出し元のサブブロックとして決定した場合には、アドレス生成部３１３は、サブブロック１、４及び６のアドレス（例えば、０、ｘ３０００００、ｘ５０００００）を生成する。
【００７４】
次に、メモリ制御回路３１０は、メモリ制御信号を生成し、画像蓄積メモリ１０６へ出力する。また、アドレス生成部３１３は、メモリ制御回路３１０によるメモリ制御信号の出力と同期させて、読み出し開始アドレスを画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、メモリ制御信号及び読み出し開始アドレスが同期して入力される毎に、読み出し開始アドレスにより特定されるサブブロックに蓄積された分割画像データをＦＩＦＯメモリ３０９へ出力する。ＦＩＦＯメモリ３０９は、入力した分割画像データに対してタイミング調整及びビット幅調整を行い、外部へ出力する。このような処理により、画像データが画像蓄積メモリ１０６からサブブロック単位に読み出される（Ｓ８０６）。
【００７５】
例えば、図９に示すように３つに分割されて画像蓄積メモリ１０６に蓄積された画像データ（画像Ｎｏ：Ｎ１）が画像蓄積メモリ１０６から読み出される場合、メモリ制御回路３１０は、メモリ制御信号を画像蓄積メモリ１０６へ出力する。また、アドレス生成部３１３は、メモリ制御回路３１０によるメモリ制御信号の出力と同期させてサブブロック１のアドレス（０）を読み出し開始アドレスとして画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、メモリ制御信号及び読み出し開始アドレス（０）が同期して入力されると、サブブロック１に蓄積された分割画像データを出力する。
【００７６】
次に、メモリ制御回路３１０は、メモリ制御信号を画像蓄積メモリ１０６へ出力する。また、アドレス生成部３１３は、メモリ制御回路３１０によるメモリ制御信号の出力と同期させてサブブロック４のアドレス（ｘ３０００００）を読み出し開始アドレスとして画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、メモリ制御信号及び読み出し開始アドレス（ｘ３０００００）が同期して入力されると、サブブロック４に蓄積された分割画像データを出力する。
【００７７】
更に、メモリ制御回路３１０は、メモリ制御信号を画像蓄積メモリ１０６へ出力する。また、アドレス生成部３１３は、メモリ制御回路３１０によるメモリ制御信号の出力と同期させてサブブロック６のアドレス（ｘ５０００００）を読み出し開始アドレスとして画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、メモリ制御信号及び読み出し開始アドレス（ｘ５０００００）が同期して入力されると、サブブロック６に蓄積された分割画像データを出力する。
【００７８】
画像データが読み出された後、メモリ制御回路３１０は、ステータスレジスタ１０８が管理する各サブブロックの使用状態を更新する（Ｓ８０７）。例えば、メモリ制御回路３１０は、前述のＳ８０４において、図９に示す３つのサブブロック１、４及び６を、読み出し元のサブブロックとして決定した場合には、その旨を通知する。ステータスレジスタ１０８は、この通知に応じて、管理内容を、図７（ｂ）の書き込み後の状態に更新する。これにより、ステータスレジスタ１０８が保持するサブブロックにおける使用状態（Ｆ／Ｅ）の値は、サブブロック１、２及び４に対応するものが１から０になるため、１６進表示の「ｘ１６」となる。このようにして、ステータスレジスタ１０８の内容、すなわち、各サブブロックの使用状態が更新される。
【００７９】
次に、メモリ制御装置による画像データの整理時の動作を説明する。
【００８０】
メモリ制御装置の画像データ整理時の動作のフローチャートを図１１に示す。また、サブブロックの状態の一例を図１２に、ステータスレジスタ１０８の内容の一例を図１３に、それぞれ示す。なお、以下において、画像蓄積メモリ１０６の１つのブロックは８つのサブブロック（サブブロック１〜８）によって構成されるものとする。
【００８１】
図１１に示すように、ＣＰＵ１０１は、画像データの処理単位であるフィールドの開始の検出を試みる（Ｓ１１０１）。ＣＰＵ１０１は、フィールドの開始を検出すると、ＣＰＵバス１０２を介して、データ整理部１０７のバーストバッファ４０５にアクセスし、画像データの整理のための制御を行う。
【００８２】
次に、データ整理部１０７のステータスレジスタ出力デコーダ４０４は、ステータスレジスタ１０８からの信号を入力し、このステータスレジスタ出力信号により、画像蓄積メモリ１０６の各サブブロックの使用状態をモニタし、その使用状態に応じた制御信号をメモリ制御回路３１０へ出力する。データ整理制御回路４０６は、この各サブブロックの使用状態を取得する（Ｓ１１０２）。そして、データ整理制御回路４０６は、各サブブロックの使用状態に基づいて、画像データの整理を行う必要があるか否かを判定する（Ｓ１１０３）。例えば、図１２に示すように、各サブブロックに画像データが蓄積されている場合を考える。この場合、画像Ｎｏ：Ｎ０の画像データは、サブブロック４に蓄積されている分割画像データがサブブロック３へ移動され、サブブロック６に蓄積されている分割画像データがサブブロック４へ移動されることにより、連続するサブブロック２〜４に蓄積されることになり、迅速な読み出し処理等が可能となる。従って、このような場合には、データ整理制御回路４０６は、画像データの整理を行う必要があると判定する。
【００８３】
データ整理制御回路４０６は、画像データの整理を行う必要があると判定した場合、整理の対象となっている画像データが連続するサブブロックに蓄積されるように、移動元及び移動先のサブブロック（データ整理サブブロック）を決定する（Ｓ１１０４）。例えば、図１２に示すように、各サブブロックに画像データが蓄積されている場合には、データ整理制御回路４０６は、画像Ｎｏ：Ｎ０の画像データが連続するサブブロックに蓄積されるようにすべく、まず、移動元をサブブロック４、移動先をサブブロック３として決定する。
【００８４】
次に、データ整理制御回路４０６は、移動元のサブブロックの番号を含んだ制御信号をアドレス生成部４０９へ出力する。アドレス生成部４０９は、この制御信号と、アドレス生成テーブル１０９からの各サブブロックのアドレスを含んだ信号とに基づいて、移動元のサブブロックのアドレスを読み出し開始アドレスとして生成する（Ｓ１１０５）。例えば、データ整理制御回路４０６が、前述のＳ１１０４において、図１２に示すサブブロック４を移動元のサブブロックとして決定した場合には、アドレス生成部４０９は、サブブロック４のアドレス（例えば、ｘ３０００００）を生成する。
【００８５】
次に、データ整理制御回路４０６は、メモリ制御信号を生成し、画像蓄積メモリ１０６へ出力する。また、アドレス生成部４０９は、データ整理制御回路４０６によるメモリ制御信号の出力と同期させて、読み出し開始アドレスを画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、メモリ制御信号及び読み出し開始アドレスが同期して入力されると、読み出し開始アドレスにより特定されるサブブロックに蓄積された分割画像データをバーストバッファ４０５へ出力する。バーストバッファ４０５は、入力した分割画像データを一時的に蓄積する。このような処理により、移動元のサブブロックに蓄積されていた分割画像データが読み出される（Ｓ１１０６）。
【００８６】
例えば、図１２に示すサブブロック４に蓄積された分割画像データが画像蓄積メモリ１０６から読み出される場合、データ整理制御回路４０６は、メモリ制御信号を画像蓄積メモリ１０６へ出力する。また、アドレス生成部４０９は、データ整理制御回路４０６によるメモリ制御信号の出力と同期させてサブブロック４のアドレス（ｘ３０００００）を読み出し開始アドレスとして画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、メモリ制御信号及び読み出し開始アドレス（ｘ３０００００）が同期して入力されると、サブブロック４に蓄積された分割画像データをバーストバッファ４０５へ出力する。
【００８７】
次に、データ整理制御回路４０６は、移動先のサブブロックの番号を含んだ制御信号をアドレス生成部４０９へ出力する。アドレス生成部４０９は、この制御信号と、アドレス生成テーブル１０９からの各サブブロックのアドレスを含んだ信号とに基づいて、移動先のサブブロックのアドレスを書き込み開始アドレスとして生成する（Ｓ１１０７）。例えば、データ整理制御回路４０６が、前述のＳ１１０４において、図１２に示すサブブロック３を移動先のサブブロックとして決定した場合には、アドレス生成部４０９は、サブブロック３のアドレス（例えば、ｘ２０００００）を生成する。
【００８８】
次に、データ整理制御回路４０６は、バーストバッファ４０５に対して、画像データの出力を指示する。バーストバッファ４０５は、この指示を受けるとＳ１１０６において一時的に蓄積した分割画像データを画像蓄積メモリ１０６へ出力する。更に、データ整理制御回路４０６は、バーストバッファ４０５による分割画像データの出力タイミングと同期させて、メモリ制御信号を生成し、画像蓄積メモリ１０６へ出力する。また、アドレス生成部４０９は、バーストバッファ４０５による分割画像データの出力タイミングと同期させて、書き込み開始アドレスを画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、分割画像データ、メモリ制御信号及び書き込み開始アドレスが同期して入力されると、書き込み開始アドレスにより特定されるサブブロックへ分割画像データを蓄積する。このような処理により、分割画像データが移動先のサブブロックへ書き込まれる（Ｓ１１０８）。
【００８９】
例えば、図１２に示すようにサブブロック４に蓄積されていた分割画像データがサブブロック３へ移動する場合、バーストバッファ４０５は、一時的に蓄積していた分割画像データを画像蓄積メモリ１０６へ出力する。一方、データ整理制御回路４０６は、バーストバッファ４０５の分割画像データの出力タイミングに同期させてメモリ制御信号を画像蓄積メモリ１０６へ出力する。また、アドレス生成部４０９は、バーストバッファ４０５の分割画像データの出力タイミングに同期させてサブブロック３のアドレス（ｘ３０００００）を書き込み開始アドレスとして画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、分割画像データ、メモリ制御信号及び書き込み開始アドレス（ｘ３０００００）が同期して入力されると、分割画像データを、書き込み開始アドレス（ｘ３０００００）に対応するサブブロック３へ蓄積する。
【００９０】
次に、データ整理制御回路４０６は、ステータスレジスタ１０８が管理する各サブブロックの使用状態を更新する（Ｓ１１０９）。例えば、データ整理制御回路４０６は、図１２に示すサブブロック４に蓄積されていた分割画像データがサブブロック３に移動した場合、ステータスレジスタ１０８へその旨を通知する。ステータスレジスタ１０８は、この通知に応じて、管理内容を、図１３（ａ）のデータ整理前の状態から図１３（ｂ）のデータ整理１後の状態に更新する。これにより、ステータスレジスタ１０８が保持するサブブロックにおける使用状態（Ｆ／Ｅ）の値は、サブブロック４に対応するものが１から０になり、サブブロック３に対応するものが０から１になるため、１６進表示の「ｘ３Ｂ」から「ｘ３７」となる。これにより、ステータスレジスタ１０８の管理内容、すなわち、各サブブロックの使用状態が更新される。
【００９１】
次に、データ整理部１０７のステータスレジスタ出力デコーダ４０４は、ステータスレジスタ１０８からの信号を入力し、このステータスレジスタ出力信号により、画像蓄積メモリ１０６の各サブブロックの使用状態をモニタし、その使用状態に応じた制御信号をメモリ制御回路３１０へ出力する。データ整理制御回路４０６は、この各サブブロックの使用状態を取得する（Ｓ１１１０）。そして、データ整理制御回路４０６は、各サブブロックの使用状態に基づいて、画像データの整理が完了したか否かを判定する（Ｓ１１１１）。例えば、図１２においてサブブロック４に蓄積されていた分割画像データがサブブロック３に移動し、ステータスレジスタ１０９の管理内容が図１３（ｂ）に示すものとなった場合を考える。この場合、更にサブブロック６に蓄積されている分割画像データがサブブロック４へ移動することが望ましい。従って、このような場合には、データ整理制御回路４０６は、画像データの整理が完了していないと判定する。
【００９２】
画像データの整理が完了していないと判定された場合には、Ｓ１１０４以降の動作が繰り返される。例えば、図１２においてサブブロック４に蓄積されていた分割画像データがサブブロック３に移動し、ステータスレジスタ１０９の管理内容が図１３（ｂ）に示すものとなった場合には、以下のような処理が行われる。すなわち、データ整理制御回路４０６は、移動元をサブブロック６、移動先をサブブロック４として決定する（Ｓ１１０４）。そして、アドレス生成部４０９は、移動元のサブブロック６のアドレス（ｘ５０００００）を読み出し開始アドレスとして生成する（Ｓ１１０５）。次に、データ整理制御回路４０６は、メモリ制御信号を生成して画像蓄積メモリ１０６へ出力し、アドレス生成部４０９は、このメモリ制御信号の出力と同期させて、読み出し開始アドレス（ｘ５０００００）を画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、メモリ制御信号及び読み出し開始アドレス（ｘ５０００００）が同期して入力されると、読み出し開始アドレス（ｘ５０００００）により特定されるサブブロック６に蓄積された分割画像データをバーストバッファ４０５へ出力し、バーストバッファ４０５は、この分割画像データを一時的に蓄積する（Ｓ１１０６）。
【００９３】
次に、アドレス生成部４０９は、移動先のサブブロック４のアドレス（ｘ３０００００）を書き込み開始アドレスとして生成する（Ｓ１１０７）。次に、データ整理制御回路４０６は、バーストバッファ４０５に対して、画像データの出力を指示し、バーストバッファ４０５は、この指示を受けるとＳ１１０６において一時的に蓄積した分割画像データを画像蓄積メモリ１０６へ出力する。更に、データ整理制御回路４０６は、分割画像データの出力タイミングと同期させて、メモリ制御信号を生成し、画像蓄積メモリ１０６へ出力する。また、アドレス生成部４０９は、分割画像データの出力タイミングと同期させて、書き込み開始アドレス（ｘ３０００００）を画像蓄積メモリ１０６へ出力する。画像蓄積メモリ１０６は、分割画像データ、メモリ制御信号及び書き込み開始アドレスが同期して入力されると、書き込み開始アドレス（ｘ３０００００）により特定されるサブブロック４へ分割画像データを蓄積する。（Ｓ１１０８）。
【００９４】
次に、データ整理制御回路４０６は、ステータスレジスタ１０８が管理する各サブブロックの使用状態を、図１３（ｂ）のデータ整理１後の状態から図１３（ｃ）のデータ整理２後の状態に更新する制御を行う（Ｓ１１０９）。次に、データ整理制御回路４０６は、各サブブロックの使用状態を取得する（Ｓ１１１０）。そして、データ整理制御回路４０６は、各サブブロックの使用状態に基づいて、画像データの整理が完了したか否かを判定する（Ｓ１１１１）。ここでは、サブブロック４に蓄積されていた分割画像データがサブブロック３へ移動し、サブブロック６に蓄積されていた分割画像データがサブブロック６へ移動した後であるので、画像データの整理は完了している。この場合には、一連の処理が終了する。
【００９５】
このように、本実施の形態のメモリ制御装置では、ステータスレジスタ１０８が画像蓄積メモリ１０６の各サブブロックの使用状態を常時管理しており、メモリ制御部１０５は、この使用状態に基づいて、直ちに画像蓄積メモリ１０６に対して画像データの読み書きのためのアクセス制御を行っている。このため、ステータスレジスタ１０８による画像蓄積メモリ１０６の各サブブロックの使用状態の管理により、簡単な回路を用いてリアルタイムで画像データを扱うことが可能となる。
【００９６】
また、本実施の形態のメモリ制御装置では、メモリ制御部１０５は、アクセス制御に基づいた画像データの読み書きの結果に応じて、ステータスレジスタ１０８における画像蓄積メモリ１０６の各サブブロックの使用状態を更新し、同様に、データ整理部１０７は、アクセス制御に基づいた画像データの整理の結果に応じて、ステータスレジスタ１０８における画像蓄積メモリ１０６の各サブブロックの使用状態を更新しており、アクセス制御後の分割記憶領域について、使用状態の管理が適切に行われることが可能となる。
【００９７】
また、本実施の形態のメモリ制御装置では、ステータスレジスタ１０８がサブブロックに蓄積された画像データの識別情報である画像Ｎｏを管理しているため、複数の画像データが読み書きされる場合において、個々の画像データの識別を簡易に行うことが可能となる。
【００９８】
また、本実施の形態のメモリ制御装置では、メモリ制御部１０５がステータスレジスタ１０８により管理されたサブブロックの使用状態に基づいて、未使用のサブブロックを判別するとともに、アクセスすべきサブブロックのアドレスを導出しており、未使用のサブブロックへの画像データの書き込みが適切に行われるとともに、画像データが読み書きされるサブブロックのアドレスの導出が簡易に行われる。
【００９９】
また、本実施の形態のメモリ制御装置では、メモリ制御部１０５が書き込み対象の画像データの容量を計測し、その書き込み対象の画像データの容量に基づいて、蓄積に必要なサブブロックの数を判別しており、サブブロックへの画像データの書き込みが適切に行われる。
【０１００】
更に、本実施の形態のメモリ制御装置では、データ整理部１０７が、サブブロックに蓄積された画像データを、複数の連続するサブブロックへまとめるように整理するための制御を行っており、画像データが複数の連続するサブブロックへ蓄積されることにより、画像蓄積メモリ１０６の使用効率を向上させることが可能になるとともに、画像データの読み出しを迅速に行うことが可能となる。
【産業上の利用可能性】
【０１０１】
以上のように、本発明にかかるメモリ制御装置及びメモリ制御方法は、簡単な回路を用いてリアルタイムで画像データを扱うことが可能となるという効果を有し、記憶領域を分割した複数の分割記憶領域を有し、その分割記憶領域単位に画像データを分割して蓄積する画像蓄積メモリを管理するメモリ制御装置及びメモリ制御方法として有用である。また、本発明にかかるメモリ制御装置及びメモリ制御方法をデジタルカメラやビデオカメラ、画像データ蓄積装置、監視カメラシステム等に適用することにより、画像蓄積メモリの使用効率を向上させた機器やシステムの提供が可能となる。
【図面の簡単な説明】
【０１０２】
【図１】本発明の実施の形態におけるメモリ制御装置のブロック図
【図２】画像蓄積メモリの記憶領域の分割の一例を示す図
【図３】メモリ制御部のブロック図
【図４】データ整理部のブロック図
【図５】メモリ制御装置の画像データ書き込み時の動作を示すフローチャート
【図６】画像データ書き込み時のサブブロックの状態の一例を示す図
【図７】画像データ書き込み時のステータスレジスタの内容の一例を示す図
【図８】メモリ制御装置の画像データ読み出し時の動作を示すフローチャート
【図９】画像データ読み出し時のサブブロックの状態の一例を示す図
【図１０】画像データ読み出し時のステータスレジスタの内容の一例を示す図
【図１１】メモリ制御装置の画像データ整理時の動作を示すフローチャート
【図１２】画像データ整理時のサブブロックの状態の一例を示す図
【図１３】画像データ整理時のステータスレジスタの内容の一例を示す図
【符号の説明】
【０１０３】
１０１  ＣＰＵ
１０２  ＣＰＵバス
１０５  メモリ制御部
１０６  画像蓄積メモリ
１０７  データ整理部
１０８  ステータスレジスタ
１０９  アドレス管理テーブル
３０７  データ容量計測部
３０８、４０４  ステータスレジスタ出力デコーダ
３０９  ＦＩＦＯメモリ
３１０  メモリ制御回路
３１３、４０９  アドレス生成部
４０５  バーストバッファ
４０６  データ整理制御回路
【図１】
2005215840.tif 000003
【図２】
2005215840.tif 000004
【図３】
2005215840.tif 000005
【図４】
2005215840.tif 000006
【図５】
2005215840.tif 000007
【図６】
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【図７】
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【図８】
2005215840.tif 000010
【図９】
2005215840.tif 000011
【図１０】
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【図１１】
2005215840.tif 000013
【図１２】
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【図１３】
2005215840.tif 000015