(57)【要約】【課題】  半導体装置の回路パターンを設計寸法通りに形成する。【解決手段】  基板上に設けられた下地膜の上面を研磨して当該下地膜の上面の表面段差を平滑化する工程と、前記上面が平滑化された下地膜に接して、均一な厚みの反射防止膜を形成する工程と、前記反射防止膜の上をレジスト膜で覆い、フォトマスクを用いて前記レジスト膜にレジストパターンを形成する工程とを用いて半導体装置を製造する。【選択図】  なし【特許請求の範囲】
【請求項１】
基板上に設けられた下地膜の上をレジストパターンで覆い、フォトリソグラフィとエッチングにより、当該下地膜を所定線幅の回路パターンに成形する半導体装置の製造方法であって、
基板上に設けられた下地膜の上面を研磨して当該下地膜の上面の表面段差を平滑化する平滑化工程と、
前記上面が平滑化された下地膜に接して、均一な厚みの反射防止膜を形成する工程と、
前記反射防止膜の上をレジスト膜で覆う工程と、
フォトマスクを用いて前記レジスト膜にレジストパターンを形成する工程と
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記平滑化工程が、前記下地膜の上面の表面段差を２ｎｍ以下とする工程である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記平滑化工程が、化学機械的研磨法またはエッチング法によって下地膜の表面を研磨する工程である
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記下地膜が、ポリシリコン、シリコンゲルマニウム、窒化チタン、窒化ジルコニウム、窒化タンタル、窒化ハフニウム、窒化タングステン、窒化モリブデン、チタン、ジルコニウム、タンタル、ハフニウム、モリブデン、タングステン、ルテニウム、白金、ニッケルシリサイド、コバルトシリサイドおよび窒化タンタルシリサイドからなる群から選択される１以上の材料からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記反射防止膜が有機材料からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項６】
前記反射防止膜が、チッ酸化シリコン、ポリシリコン、アモルファスシリコンアモルファスカーボンおよびＳｉｘＮｙからなる群から選択される１以上の無機材料からなる
ことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項７】
基板と、
前記基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられた回路パターンと、を有する半導体装置であって、
前記回路パターンの上面が平滑化されている
ことを特徴とする半導体装置。
【請求項８】
前記回路パターンの上面が２ｎｍ以下の表面段差を有する
ことを特徴とする請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、半導体装置の回路パターンを設計寸法通りに制御して形成する技術に関する。
【背景技術】
【０００２】
集積回路は、多数の微小な半導体素子が基板に集積されて形成されており、それぞれの半導体素子が正常に動作することにより全体が正常に動作する。例えば各半導体素子に設けられたゲート電極等の回路寸法が変わると、閾値電圧等の動作条件も変わる。このため、各半導体素子の回路パターンを設計寸法通りに形成することが重要であり、半導体素子を設計寸法通りに形成する技術は、クリティカル・ディメンション（ｃｒｉｔｉｃａｌ  ｄｉｍｅｎｓｉｏｎ：ＣＤ）制御と呼ばれている。
【０００３】
集積回路の製造には、基板上の層へのレジスト塗布、露光や現像によるレジストへのパターニング、パターニングで露出した下地膜のエッチング、レジストの除去等の一連の操作（リソグラフィ技術やエッチング技術）が用いられるが、ＣＤ制御性を高める側面からは、レジストへのパターニングにかかるリソグラフィ加工の高精度化が要求される。
【０００４】
近年、フォトリソグラフィで微細なレジストパターンを形成するため、ＫｒＦエキシマレーザ光（波長：２４８ｎｍ）やＡｒＦエキシマレーザ光（波長：１９３ｎｍ）等の極短波長の露光装置が用いられている。しかし、これらの露光波長を用いた場合であっても、露光時に、フォトレジスト膜への入射光とレジスト膜の下に配置された下地膜からの反射光とが干渉してレジスト膜内に定在波が発生し、レジスト膜に吸収される実質的な光エネルギー量が定在波の振幅に応じて増減する。このため、リソグラフィ加工により形成するレジスト線幅の設計寸法に対するばらつきが大きくなる。また、定在波は、その光強度がレジスト膜厚に対しても周期的に増減する性質を有しているため、フォトレジスト膜の膜厚が不均一であると、形成されるレジスト線幅のばらつきがさらに拡大する。また、微細なレジストパターン形成には露光波の短波長化が必須であるが、短波長化に伴い下地層からの反射率が増加するため、定在波の振幅が大きくなり、定在波による悪作用が増大してしまう。
【０００５】
そこで、光吸収性の反射防止膜で下地膜を覆うことで、フォトレジスト膜の内部で吸収される光エネルギー量の均一化を図る技術がある（例えば、特許文献１参照。）。
【０００６】
【特許文献１】特開平１０−１８９４２６（第２頁）
【０００７】
しかしながら、この特許文献１に記載の技術を用いても、下地膜からフォトレジスト膜へ侵入する反射光の量をレジスト膜の全面において均等に抑制することができず、レジスト膜で吸収される光エネルギー量に斑が生じてしまう。このため、ＣＤ制御性を十分に高めることができない。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記課題を解決するものであり、本発明の目的は、半導体装置の回路パターンを設計寸法通りに形成することができる、ＣＤ制御性の高い半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明にかかる半導体装置の製造方法は、基板上に設けられた下地膜の上をレジストパターンで覆い、フォトリソグラフィとエッチングにより、当該下地膜を所定線幅の回路パターンに成形する半導体装置の製造方法であって、基板上に設けられた下地膜の上面を研磨して当該下地膜の上面の表面段差を平滑化する平滑化工程と、前記上面が平滑化された下地膜に接して、均一な厚みの反射防止膜を形成する工程と、前記反射防止膜の上をレジスト膜で覆う工程と、フォトマスクを用いて前記レジスト膜にレジストパターンを形成する工程とを備えることを特徴とする。
【００１０】
本発明者らは、反射防止膜の下地膜からの反射光の抑制程度が、反射防止膜の複素屈折率だけでなく、その膜厚にも依存して変動することを見出した。また、下地膜の材料としては一般にポリシリコン等が用いられているが、この下地膜の上面に下地膜材料等のグレイン（結晶粒）に起因する表面段差が存在しており、これにより下地膜上を覆う反射防止膜に凹凸が形成されていることを見出した。
【００１１】
ここで、上記構成の製造方法であると、下地膜の上面の表面段差を平滑化する平滑化工程と、上面が平滑化された下地膜に接して均一な厚みの反射防止膜を形成する工程とを備えているため、膜厚変動のない反射防止膜を下地膜上に形成することができる。これにより、下地膜からフォトレジスト膜への反射光の侵入がフォトレジスト膜の全面において均等に抑制されるため、定在波の発生量そのものを減少させることができる。
【００１２】
また、上述したように、フォトレジスト膜の膜厚が不均一であると、定在波の悪作用によってレジスト線幅のばらつきが拡大するが、上記構成では、平滑化された下地膜の上面を反映して反射防止膜の上面が平坦となるため、この反射防止膜上に成膜するレジスト膜の膜厚を均一とすることができる。これにより、フォトレジスト膜の内部での定在波のエネルギー量をフォトレジスト膜の全面において均等化することができる。
【００１３】
したがって、本発明にかかる上記構成の製造方法であると、リソグラフィ加工時にフォトレジスト膜の内部で吸収される光エネルギー量をフォトレジスト膜の全面において均等化することができるため、ＣＤ制御性が高まる。
【００１４】
上記本発明にかかる半導体装置の製造方法は、さらに、前記平滑化工程が、前記下地膜の上面の表面段差を２ｎｍ以下とする工程である構成とすることができる。
【００１５】
この構成であると、下地膜の上面の表面段差を２ｎｍ以下とすることにより、下地膜上に実質的な膜厚のばらつきがない反射防止膜を形成することができるため、リソグラフィ加工時に定在波が悪作用してレジスト線幅の設計寸法がばらつくことを一層確実に防止することができる。
【００１６】
上記本発明にかかる半導体装置の製造方法では、下地膜の表面を研磨する平滑化工程に、化学機械的研磨法またはエッチング法を用いることができる。また、下地膜としては、ポリシリコン、シリコンゲルマニウム、窒化チタン、窒化ジルコニウム、窒化タンタル、窒化ハフニウム、窒化タングステン、窒化モリブデン、チタン、ジルコニウム、タンタル、ハフニウム、モリブデン、タングステン、ルテニウム、白金、ニッケルシリサイド、コバルトシリサイドおよび窒化タンタルシリサイドからなる群から選択される１以上の材料を用いることができる。また、反射防止膜としては有機材料や、チッ酸化シリコン、ポリシリコン、アモルファスシリコンアモルファスカーボンおよびＳｉｘＮｙからなる群から選択される１以上の無機材料を用いることができる。
【発明の効果】
【００１７】
本発明によると、定在波の発生量そのものが少なくなり、またレジスト膜に吸収される光エネルギー量の空間的な斑が少なくなるため、リソグラフィ加工時にフォトレジスト膜の内部に吸収される光エネルギー量をフォトレジスト膜の全面において削減かつ均等化して、半導体装置の回路パターンを設計寸法通りに形成することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の半導体装置の製造方法にかかる最良の形態について以下に説明する。ただし、本発明の要旨を変更しない限りにおいて、以下の形態に限定されるものではない。
【００１９】
〔実施の形態１〕
本実施の形態１について図面を参照しながら説明する。図１〜図７は本実施の形態１にかかる半導体装置の製造工程を模式的に示す工程断面図である。
【００２０】
図１は、半導体基板上に下地膜を成膜する工程を示す工程断面図である。まず、シリコンからなる半導体基板１の片側主面に接してシリコン酸化膜からなる膜厚約１０〜２０ｎｍの絶縁膜２を熱酸化により形成した。その後、スパッタ法やＣＶＤ法等の公知の結晶成長方法により、この絶縁膜２に接してポリシリコンからなる膜厚約１００〜２００ｎｍの下地膜３を成膜した。
【００２１】
成膜された下地層３の上面を観察したところ、この上面には、グレインによる表面段差が形成されており、この表面段差は、一般には約５〜５０ｎｍ、より高い頻度では約１０〜２５ｎｍであることが確認された。
【００２２】
なお、下地膜３の材料としては、上記ポリシリコンに限定されるものではない。例えばシリコンゲルマニウム（ＳｉＧｅ）、窒化チタン（ＴｉＮ）、窒化ジルコニウム（ＺｒＮ）、窒化タンタル（ＴａＮ）、窒化ハフニウム（ＨｆＮ）、窒化タングステン（ＷＮ）、窒化モリブデン（ＭｏＮ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ハフニウム（Ｈｆ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、ルテニウム（Ｒｕ）、白金（Ｐｔ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ2）および窒化タンタルシリサイド（ＴａＳｉＮ）からなる群から選択される１以上のメタル材料等、グレインによる下地膜上面の表面段差が顕著に発生してしまうような材料であっても用いることもできる。
【００２３】
また、下地膜３の膜厚は、半導体装置の設計に応じて様々な膜厚とすることができるのは勿論であるが、半導体装置における回路パターンを微細化しつつ良好に形成させるためには、その膜厚を約３０〜６００ｎｍの範囲、好ましくは約７５〜３００ｎｍの範囲とすることが好ましい。
【００２４】
次に、形成された下地膜３の上面を、化学機械的研磨法（ＣＭＰ法：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  Ｍｅｔｈｏｄｓ）、若しくは、ドライエッチングまたはウエットエッチング等のエッチング法を用いて、その表面段差が２ｎｍ以下となるまで、その上面を約１０〜５０ｎｍ、好ましくは約１５〜２５ｎｍ研磨し、図２で示すように下地膜３の上面を平滑化した（平滑化工程）。
【００２５】
続いて、図３で示すように、下地膜３の平滑化された上面の全面に接して、スピンコートにより、有機材料からなる膜厚約１０〜１００ｎｍ、好ましくは約２０〜８０ｎｍの反射防止膜４を均一に形成した。ここで、この反射防止膜の膜厚としては、半導体装置の製造条件に合わせた最適膜厚を選択することが最も好ましい。この最適膜厚とは、後述するフォトレジスト膜への露光に際し、フォトレジスト膜内で発生する定在波の振幅がゼロに近くなるように設定された膜厚であり、フォトリソグラフィの露光波長や反射防止膜の複素屈折率をパラメータとして規定できるため、半導体装置の製造条件に合わせた準備実験により予めその値を求めておくことが好ましい。
【００２６】
例えば、この製造条件として、フォトリソグラフィの露光波長をＫｒＦエキシマレーザ光のそれである２４８ｎｍと設定し、反射防止膜の有機材料としてＫｒＦエキシマレーザ光用の樹脂分、プロピレングリコールメチルエーテルおよびプロピレングリコールモノメチルエーテルアセテート（メトキシプロピルアセテート）の混合物（日産化学工業社製、ＡＲＣ  ＤＵＶ４２）を用いることにより、複素屈折率の実部ｎを１．５３、虚部ｋを０．４６と設定する場合には、その最適膜厚が６０ｎｍとなる。
【００２７】
なお、この反射防止膜４の材料としては上記有機材料以外に限るものではなく、例えばチッ酸化シリコン、ポリシリコン、アモルファスシリコンアモルファスカーボンおよびＳｉｘＮｙからなる群から選択される１以上の無機材料を用いることもできる。無機材料を用いる場合には、上記最適膜厚の側面から、その膜厚を約５〜２００ｎｍ、好ましくは約２０〜８０ｎｍの範囲として成膜する。
【００２８】
次に、図４で示すように、均一な膜厚で形成された反射防止膜４に接してフォトレジスト膜５を形成した。その後、ＫｒＦエキシマレーザ光（波長：２４８ｎｍ）とフォトマスクとを用いて露光、現像を行い、図５で示すように、このフォトレジスト膜５に所定のレジストパターンを形成した。この形成されたレジストパターンには、設計寸法からのばらつきがほとんど確認されなかった。
【００２９】
ここで、上記最適膜厚が６０ｎｍである製造条件において、反射防止膜の膜厚を当該最適膜厚から１５ｎｍ程度薄く形成させた場合に、リソグラフィ加工により形成されるレジスト線幅のゆらぎをソフトウェアシミュレーション（ＫＬＡ−Ｔｅｎｃｏｒ社製、ＰＲＯＬＩＴＨ）と実験により算出、計測したところ、本発明者らの予想通り、レジスト線幅が１５％程度細くなることが確認された。また、図８で示すように、下地膜３３の上面を平坦化せずに、この下地膜３３上に反射防止膜３４とレジスト膜３５とを積層させる従来の技術にかかる製造方法に従ったリソグラフィ加工でレジストパターンを形成させたところ、形成されたレジスト線幅が設計寸法に対してばらついてしまうことが確認された。
【００３０】
次に、形成されたレジストパターンを用いて、図６で示すように、反射防止膜４、下地膜３、絶縁膜２の一部をフォトエッチングした。最後に、レジスト膜５と反射防止膜４とを完全に除去し、図７で示すような、基板と、前記基板上に設けられた絶縁膜と、前記絶縁膜上に設けられた回路パターンとを有する半導体装置であって、前記回路パターンの上面が平滑化され平坦である、設計寸法通りの回路パターンを有する半導体装置を完成させた。
【００３１】
このような本実施の形態１にかかる製造方法であると、定在波の発生量そのものが少なくなり、またレジスト膜に吸収される光エネルギー量に斑が少なくなるため、リソグラフィ加工時にフォトレジスト膜の内部に吸収される光エネルギー量をフォトレジスト膜の全面において減少かつ均等化させて、半導体装置の回路パターンを設計寸法通りに形成することができる。
【００３２】
また、本実施の形態１にかかる製造方法であると、半導体装置における回路パターンの上面が平坦となるため、その回路パターンの上へさらに別の回路構造等を形成させる場合に、当該別の回路構造等の形成にかかるＣＤ制御性を高めることもできる。
【００３３】
〔実施の形態２〕
図９〜図１２は本実施の形態２にかかる半導体装置の製造工程を模式的に示す工程断面図である。なお、以下、本実施の形態２について図面を参照しながら説明するが、上記実施の形態１と同様な部分についてはその説明を省略する。
【００３４】
まず、図９で示すように、半導体基板１０の内部の上面近傍に島状の素子分離絶縁膜１１を一定の間隔を開けて２箇所形成した。次に、図１０で示すように、この半導体基板１０の片方主面上であって素子分離絶縁膜１１の間に、上記実施の形態１にかかる製造方法により、上記絶縁膜２に対応するゲート絶縁膜１２と上記表面が平滑化された下地膜３に対応するゲート電極１３とからなる回路パターンを形成した。
【００３５】
続いて、ゲート絶縁膜１２を挟み込むようにして、半導体基板１０の内部の上面近傍であって素子分離絶縁膜１１の間にソース・ドレイン領域２１を形成し、その後、ゲート電極１３やゲート絶縁膜１２の側面を覆うサイドウォール２２を形成した。
【００３６】
さらに、図１２で示すように、ゲート電極１３、ソース・ドレイン領域２１およびサイドウォール２２を覆う層間絶縁膜２４と、各ソース・ドレイン領域２１に導通させたメタル配線２３とを形成して、本発明にかかる半導体装置の一例であるＭＯＳトランジスタを完成させた。
【００３７】
このような本実施の形態２にかかる製造方法であると、設計寸法通りの回路パターンを有する半導体装置を提供することができる。また、ゲート電極１３の上面が平坦となるため、本実施の形態２にかかる一例として示した、上記ゲート電極１３を直接層間絶縁膜２４で覆った構造に代えて、ゲート電極１３の上へさらに別の回路構造等が配された構造とすることもでき、この場合に、当該別の回路構造等の形成にかかるＣＤ制御性が高まるという効果が得られる。
【産業上の利用可能性】
【００３８】
以上説明したように、本発明によると、リソグラフィ加工時にフォトレジスト膜の内部に吸収される光エネルギー量を一定とすることができ、これにより半導体装置の回路パターンを設計寸法通りに形成することができる。よって、その産業上の利用可能性は大きい。
【図面の簡単な説明】
【００３９】
【図１】図１は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、基板上に下地膜が成膜された直後の基板を示す断面模式図である。
【図２】図２は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、成膜直後の下地膜の上面を研磨してその表面段差が平滑化された直後の基板を示す断面模式図である。
【図３】図３は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、上面が平滑化された下地膜の上に反射防止膜が設けられた直後の基板を示す断面模式図である。
【図４】図４は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図３の反射防止膜の上にレジスト膜が設けられた直後の基板を示す断面模式図である。
【図５】図５は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図４のレジスト膜がパターニングされた直後の基板を示す断面模式図である。
【図６】図６は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図５のパターニングされたレジスト膜を用いて、下地膜と絶縁膜とが所定の回路パターンとなるようにエッチングされた直後の基板を示す断面模式図である。
【図７】図７は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図６のレジスト膜と反射防止膜とが除去された直後の基板を示す断面模式図である。
【図８】図８は、従来の技術にかかる半導体装置の製造工程を説明するための図である。
【図９】図９は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、素子分離絶縁膜が設けられた基板を示す断面模式図である。
【図１０】図１０は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図９の基板上にフォトリソグラフィとエッチングによりゲート電極を形成した直後の基板を示す断面模式図である。
【図１１】図１１は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１０の基板上面にソース・ドレイン領域とゲート電極の側面を覆うサイドウォールとを形成した直後の基板を示す断面模式図である。
【図１２】図１２は、本発明の半導体装置の製造方法にかかる製造工程を説明するための図であって、図１１の基板上に、メタル配線と層間絶縁膜とを形成させた直後の基板を示す断面模式図である。
【符号の説明】
【００４０】
１    半導体基板
２    絶縁膜
３    下地膜
４    反射防止膜
５    レジスト膜
１０    半導体基板
１１    素子分離絶縁膜
１２    ゲート絶縁膜
１３    ゲート電極
２１    ソース・ドレイン領域
２２    サイドウォール
２３    メタル配線
２４    層間絶縁膜
３０    半導体基板
３２    絶縁膜
３３    下地膜
３４    反射防止膜
３５    レジスト膜
【図１】
2005317803.tif 000002
【図２】
2005317803.tif 000003
【図３】
2005317803.tif 000004
【図４】
2005317803.tif 000005
【図５】
2005317803.tif 000006
【図６】
2005317803.tif 000007
【図７】
2005317803.tif 000008
【図８】
2005317803.tif 000009
【図９】
2005317803.tif 000010
【図１０】
2005317803.tif 000011
【図１１】
2005317803.tif 000012
【図１２】
2005317803.tif 000013