(57)【要約】【課題】  本発明は、不揮発性メモリ及びその操作方法を提供する。【解決手段】  当該不揮発性メモリは、メモリセルがシングルゲートであり、半導体のベース上に、トランジスタと容量が嵌められる構造であり、トランジスタは、誘電体層の表面に積層される第1の導電ゲートが含有され、また、両側に、ソースとドレインとする、イオンドーピング領域が形成され、容量構造は、イオンドーピング領域及びその上に積層される誘電体層と第２の導電ゲートが含有され、また、容量とトランジスタの導電ゲートとは、電気的に接続されて、メモリセルのシングルフローティングゲートが形成され、その中、半導体ベースは、P型やN型である。また、当該シングルゲートメモリセルについて、逆バイアスのプログラム学習の書込み及び関する消去と読み取り等の操作方法を提供する。【選択図】図３a 
2005317921.tif 000002
【特許請求の範囲】
【請求項１】
半導体ベースと、
当該半導体ベースの表面に位置し、それぞれソースとドレインとトランジスタ構造とする、当該半導体ベース表面に位置する第1の誘電体層と、当該第1の誘電体層の上方に積層される導電ゲートと、当該半導体ベース内に位置する複数の第1のイオンドーピング領域とが含有されるトランジスタ構造と、
当該半導体ベースの表面に位置し、当該半導体ベース内に位置する第２のイオンドーピング領域と、当該第２のイオンドーピング領域の表面に位置する第２の誘電体層と、当該第２の誘電体層の上方に積層される第２の導電ゲートとが含有され、当該第1及び第２の導電ゲートは、隔離され、かつ、電気的に接続されて、シングルフローティングゲートとされる容量構造と
が含有されることを特徴とする不揮発性メモリ構造。
【請求項２】
当該トランジスタ構造は、MOS電界効果トランジスタ(MOSFET)であることを特徴とする請求項１に記載の不揮発性メモリ構造。
【請求項３】
当該半導体ベースは、P型半導体ベースやN型半導体ベースの何れかの一つであることを特徴とする請求項１に記載の不揮発性メモリ構造。
【請求項４】
当該第1のイオンドーピング領域と当該第２のイオンドーピング領域は、第1のイオンがドーピングされ、当該半導体ベースは、第２のイオンがドーピングされ、当該第1のイオンと当該第２のイオンが異なることを特徴とする請求項１に記載の不揮発性メモリ構造。
【請求項５】
当該半導体ベースは、P型半導体ベースであり、当該第1のイオンドーピング領域と当該第２のイオンドーピング領域は、N型ドーピング領域であることを特徴とする請求項３或いは４に記載の不揮発性メモリ構造。
【請求項６】
当該半導体ベースは、N型半導体ベースであり、当該第1のイオンドーピング領域と当該第２のイオンドーピング領域は、P型ドーピング領域であることを特徴とする請求項３或いは４に記載の不揮発性メモリ構造。
【請求項７】
当該半導体ベース内にかつ当該第1のイオンドーピング領域下には、更に、第３のイオンドーピング領域が設けられ、かつ当該第３のイオンドーピング領域には、当該第２のイオンドーピング領域にドーピングされるイオンと同じイオンがドーピングされることを特徴とする請求項１に記載の不揮発性メモリ構造。
【請求項８】
当該半導体ベースは、N型半導体ベースであり、当該第２のイオンドーピング領域と当該第３のイオンドーピング領域は、P型ドーピング領域であることを特徴とする請求項７に記載の不揮発性メモリ構造。
【請求項９】
当該半導体ベースは、P型半導体ベースであり、当該第２のイオンドーピング領域と当該第３のイオンドーピング領域は、N型ドーピング領域であることを特徴とする請求項７に記載の不揮発性メモリ構造。
【請求項１０】
P型半導体ベースに、ソース及びドレインとする複数の第1のイオンドーピング領域と第1の導電ゲートが設けられ、かつ、第２のイオンドーピング領域と第２の導電ゲートから形成される容量構造があり、当該二つの導電ゲートが電気的に接続されて形成されるシングルフローティングゲートがあり、そして、当該ベース、当該ソース、当該ドレイン及び当該第２のイオンドーピング領域に、それぞれ、ベース電圧、ソースライン電圧、ドレインライン電圧及び制御ゲート電圧が印加される不揮発性メモリの操作方法であって、
プログラム学習の過程を行い、当該ベース電圧が、グランド/ゼロでないゼロに近い状態で、当該ソース及びドレイン電圧が、当該ベース電圧より高い、当該制御ゲート電圧より遥かに小さいもので、
消去過程を行い、当該ソース及びドレイン電圧が、当該ベース電圧より高い、当該制御ゲート電圧より遥かに小さいものであることを特徴とする不揮発性メモリの操作方法。
【請求項１１】
P型半導体ベースに、Nウエルと、ソース及びドレインとする複数の第1のイオンドーピング領域と、第1の導電ゲートとが設けられ、かつ、第２のイオンドーピング領域と第２の導電ゲートから形成される容量構造があり、当該二つの導電ゲートが電気的に接続されて形成されるシングルフローティングゲートがあり、そして、当該Nウエル、当該ベース、当該ソース、当該ドレイン、当該第２のイオンドーピング領域に、それぞれ、ウエル電圧、ベース電圧、ソースライン電圧、ドレインライン電圧及び制御ゲート電圧が印加される不揮発性メモリの操作方法であって、
プログラム学習の過程を行い、当該ベース電圧が、グランド/ゼロでないゼロに近い状態で、当該ウエル及びドレイン電圧が、当該ソース電圧より高く、当該ソース電圧が、当該制御ゲート電圧より高く、かつ、当該制御ゲート電圧が、当該ベース電圧より高く、
消去過程を行い、当該ウエル電圧が、当該ベース電圧より遥かに大きく、当該制御ゲート電圧が、当該ウエル電圧より遥かに大きく、かつ、当該ソース及びドレイン電圧が、当該ベース電圧より小さいことを特徴とする不揮発性メモリの操作方法。
【請求項１２】
N型半導体ベースに、ソース及びドレインとする複数の第1のイオンドーピング領域と、第1の導電ゲートとが設けられ、かつ、第２のイオンドーピング領域と第２の導電ゲートから形成される容量構造があり、当該二つの導電ゲートが電気的に接続されて形成されるシングルフローティングゲートがあり、そして、当該ベース、当該ソース、当該ドレイン及び当該第２のイオンドーピング領域に、それぞれ、ウエル電圧、ベース電圧、ソースライン電圧、ドレインライン電圧及び制御ゲート電圧が印加される不揮発性メモリの操作方法であって、
プログラム学習の過程を行い、当該ベース電圧が、グランド/ゼロでないゼロに近い状態で、当該ソース及びドレイン電圧が、当該ベース電圧より低い、当該制御ゲート電圧より遥かに高く、
消去過程を行い、当該制御ゲート電圧が、当該ベース電圧より小さく、当該ソース及びドレイン電圧が負電圧である、当該制御ゲート電圧より遥かに小さいことを特徴とする不揮発性メモリの操作方法。
【請求項１３】
N型半導体ベースに、Pウエルと、ソース及びドレインとする複数の第1のイオンドーピング領域と、第1の導電ゲートとが設けられ、かつ、第２のイオンドーピング領域と第２の導電ゲートから形成される容量構造があり、当該二つの導電ゲートが電気的に接続されて形成されるシングルフローティングゲートがあり、そして、当該Pウエル、当該ベース、該ソース、ドレイン及び第２のイオンドーピング領域に、それぞれ、ウエル電圧、ベース電圧、ソースライン電圧、ドレインライン電圧及び制御ゲート電圧が印加される不揮発性メモリの操作方法であって、
プログラム学習の過程を行い、当該ベース電圧が、グランド/ゼロでないゼロに近い状態で、当該ソース電圧が、当該ウエル電圧より高く、当該ドレイン電圧が、当該ソース電圧より高く、かつ、当該制御ゲート電圧が、当該ソース電圧より大きいかつ当該ベース電圧より小さいものであり、
消去過程を行い、当該ウエル電圧が、当該ベース電圧より遥かに小さく、当該制御ゲート電圧が、当該ウエル電圧より遥かに小さく、かつ、当該ソース及びドレイン電圧が、当該ベース電圧より高いことを特徴とする不揮発性メモリの操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ（Non-VolatileMemory）の構造に関し、特に、超低いプログラム学習の電流及び高い同質性の消去構成のフラッシュメモリ（FlashMemory）構造及びその操作方法に関する。
【背景技術】
【０００２】
相補型金属酸化膜半導体(ComplementaryMetalOxideSemiconductor、CMOS)工程技術は、特定用途向け集積回路(applicationspecificintegratedcircuit、ASIC)の常用製造方法になっている。
コンピュータ情報製品が発達した現在において、電気的消去可能ＰＲＯＭ(ElectricallyErasableProgrammableReadOnlyMemory、EEPROM)に、電気的なプログラミングやデータ消去の不揮発性メモリという機能があり、電源が切れられてもデータが維持されるため、電子製品に広く適用される。
【０００３】
不揮発性メモリセルは、プログラマブルであり、電荷を貯蔵してメモリセルトランジスタのゲート電圧を変化するか、電荷を貯蔵しなくて元のメモリセルトランジスタのゲート電圧を保持する。消去操作は、不揮発性メモリセルに貯蔵されている全ての電荷を排出して、全ての不揮発性メモリセルを、元のセルトランジスタのゲート電圧にする。従って、従来の不揮発性メモリセルの構造において、トランジスタのゲート層の他に、余計に電荷を貯蔵するための導電層を増設する必要があるため、ダブルゲート(double-layer)構造になり、工程において、一般のCMOS工程より、薄膜析出やエッチング及び露光現像等の工程が増設され、そのため、コストの増加や工程の複雑化、素子の不良率の悪化及び工時の増加等の欠点がある。
【０００４】
そのため、従来のCMOS工程から、シングルゲート(single-gate)EEPROM装置が発展されたが、それには、信頼性やプログラム学習過程中において選択されないメモリセルの干渉及び消去し過ぎ等の問題がある。図1は、従来のEEPROMのメモリセル構造であり、それは、P型半導体ベース10に、ソース12とドレイン14とするN型ドーピング領域が形成され、両者の間にあるベースに、チャンネルが形成され、当該ベースの表面上には、順に、酸化層(Silicon
Dioxide)16、捕獲層(例えば：窒化ケイ素)18、酸化層20が形成され、そして、当該酸化層20の表面に、制御ゲート22が設けられる。このメモリセルは、プログラム学習の消去書込みを行う時、十分に大きい電圧をドレインとソースに供給することが必要であり、この高圧差によって形成されるチャンネルにより、上記の動作が実施される。従って、従来のシングルゲートEEPROMは、操作電流全体を低下することが容易ではないため、操作電流がやや高く、また、このメモリセルアレイ構造に対して、より高密度が要求され、チャンネルの長さが其れにしたがって短縮されるため、メモリセル同士の操作は、互いに影響を与える。そして、より高い操作電流には、複雑な周辺回路設計が必要とし、上記のような、高電圧による操作方法によっては、周辺回路の複雑度が向上される。
【０００５】
そして、従来の、EEPROM素子の消去方法は、貯蔵されている電荷は、Fowler-Nordheimトンネリング(F-Nトンネリングとも称する)技術のトンネリング効果で、フローティングゲートからトランジスタへ移動して除去され、シングルゲートEEMPROMメモリセルの構造がトランジスタベース-フローティングゲート-容量ベースであるため、貯蔵されている電荷は、電界印加方向に従って、任意の方向へ釈放され、そのため、シングルゲートEEPROM素子の消去し過ぎという問題は、更に厳しくなる。
【０００６】
従って、本発明は、有効に上記の欠点を解決できるため、メモリセルの縮小に有利な不揮発性メモリセルの構造改良及びその操作方法を提供できる。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明の主な目的は、シングルフローティングゲート構造を用いて、そして、プログラム学習する時、ソースに有効な電圧を印加するか、トランジスタベースにバックバイアスを印加することにより、やや広いデプリーションのソース-ベース接触面が発生され、そして、電流がフローティングゲートへ流れる効率が向上され、大幅にプログラム学習のシングルゲートEEPROM素子の電流需要を低減できる不揮発性メモリセルの構造及びその操作方法を提供する。
【０００８】
本発明の他の目的は、ソース-ドレイン電圧を高くして、F-Nトンネリング電流を規則化することにより、消去を行い、高い同質性消去の効果が得られる不揮発性メモリセルの操作方法を提供する。
【０００９】
本発明の更の他の目的は、低い操作電流と高信頼性の効果が得られ、メモリチップの体積全体を小型化できる不揮発性メモリセルを提供する。
【課題を解決するための手段】
【００１０】
本発明によれば、シングルゲートEEPROMセルは、MOS電界効果トランジスタ(Metal-Oxide-Semiconductor  FET、MOSFET)と容量構造が含有され、MOSFETは、誘電体膜の表面に積層される導電ゲートが含有され、誘電体膜は、半導体ベース上に位置し、また、両側に位置するソース及びドレインを形成するための二つの高導電のイオンドーピング領域があり、容量構造は、トランジスタのように、サンドイッチのようなトッププレート-誘電体層-トッププレート構造が形成され、容量構造のトッププレートとMOSFETのゲートは、隔離され、そして、電気的に接続され、また、容量構造のトッププレートとMOSFETのゲートは、EEPROMメモリセルのシングルフローティングゲートを形成する。その中、半導体ベースがP型で、イオンドーピング領域がN型ウエルであり、また、半導体ベースがN型で、イオンドーピング領域がP型ウエルでもよい。
【００１１】
当該シングルゲートEEPROMセルの操作方法は、ソースに有効な(non-trivial)電圧を印加するか、MOSFETベースにバックバイアス(back-bias)を印加するプログラム学習の方法、或いはソース-ドレイン電圧を高くしてF-Nトンネリング電流を規則化する消去方法がある。本発明の方法に従って、EEPROM素子を異なる構造変化にすることによりプログラム学習及び消去の操作を行うものは、全てが、本発明の範囲に含まれる。
【００１２】
以下、図面を参照しながら、具体的な実施例を上げて詳しく説明し、これにより、本発明の目的や技術内容、特徴及びその効果がより分かる。
【発明を実施するための最良の形態】
【００１３】
図２は、本発明のシングルゲートEEPROMメモリセルの第1の実施例の構造を表す断面図であり、シングルゲートEEPROMメモリセル30は、NMOSトランジスタ(NMOSFET)32と、P型ケイ素ベース36に位置するNウエル(N-well)容量34とが含有され、NMOSトランジスタ32は、P型ケイ素ベース36の表面に位置する第1の誘電体層320が含有され、第1の導電ゲート322は、当該第1の誘電体層320の上方に積層され、そして、P型ケイ素ベース36内に位置する二つのN+イオンドーピング領域があり、それぞれは、ソース324とドレイン324’とされ、ソース324とドレイン324’の間には、チャンネル326が形成され、Nウエル容量34は、P型ケイ素ベース36内に位置するNウエル340とされるイオンドーピング領域が含有され、そして、Nウエル340の表面に位置する第２の誘電体層342が含有され、そして、第２の誘電体層342の上方に積層される第２の導電ゲート344が含有され、これにより、トッププレート-誘電体層-ベースの容量構造が形成される。NMOSトランジスタ32の導電ゲート322とNウエル容量34の頂部導電ゲート344は、電気的に接続され、また、隔離材38によって隔離され、これにより、シングルフローティングゲート(floating
gate)40の構造が形成される。
【００１４】
このシングルゲートEEPROMメモリセル30は、四つの端点が設けられる構造が、図３(a)のようであり、当該四つの端点は、それぞれがソース、ドレイン、制御ゲート及びベース接続構造であり、また、ベース、ソース、ドレイン及び第1のイオンドーピング領域上には、それぞれ、ベース電圧Vsubstrate、ソースライン電圧Vsource、ドレインライン電圧Vdrain及び制御ゲート電圧Vcontrolが印加され、図３(b)は、その等価回路である。
【００１５】
このシングルゲートEEPROMメモリセル30の超低い電流プログラム学習の条件は、次のようである。
(1)有効(Non-trivial)ソース電圧プログラム学習：
a.当該ベース電圧Vsubstrateがグランド(=0)で、
b.Vsource>Vsubstrate=0(ソース-基板接触面に逆バイアスを発生させる)、そして、それが<Vdrain(ドレイン電流生成)である。
そのため、Vcontrol>Vdrain>Vsource>Vsubstrate=0(NMOSFETをオンしてゲート電流が発生する)になる。
或いは、
(2)ベースバックバイアス(back-bias)プログラム学習：
a.当該ベース電圧Vsubstrateがゼロでないが、ゼロに近い状態であり、
b.Vsource>Vsubstrate(ソース-基板接触面に逆バイアスを発生させる)、そして、それが<Vdrain(ドレイン電流生成)である。
そのため、Vcontrol>Vdrain>Vsource>Vsubstrate(NMOSFETをオンしてゲート電流が発生する)になる。
【００１６】
図２の実施例の消去構成は、図4のように、高い同質性(homogeneity)の消去構成であり、当該制御ゲート電圧Vcontrolは、F-Nトンネリング電流が制御ゲートベースからフローティングゲートを介してトランジスタベースへ流れることができるように大きくて、そして、当該ソース及びドレイン電圧Vsource、Vdrainは、ベース電圧Vsubstrateより高いが、制御ゲート電圧Vcontrolと比較すると、非常に小さいものである。
【００１７】
図５は、本発明のシングルゲートEEPROMメモリセルの第２の実施例の構造断面図であり、PMOSトランジスタ(PMOSFET)42と、P型ケイ素ベース36に位置するNウエル(N-well)容量34とが含有され、第1の実施例と比較すると、PMOSトランジスタ42の構造は、P型ケイ素ベース36にNウエル構造420が含有されることだけが異なり、そのため、説明を省略し、同じように、PMOSトランジスタ42のゲート322とNウエル容量34の頂部ゲート344は、電気的に接続され、そして、隔離材38によって隔離され、これにより、シングルフローティングゲート40の構造が形成される。
【００１８】
図５のシングルゲートEEPROMメモリセル30の超低い電流プログラム学習の条件は、次のようである。
(1)有効(Non-trivial)ソース電圧プログラム学習：
a.当該ベース電圧Vsubstrateがグランド(=0)で、
b.Vsource<Vwell(ソース-トランジスタNウエルの接触面に逆バイアスを発生させる)、そして、それが>Vdrain(ドレイン電流生成)である。
そのため、Vcontrol<Vdrain<Vsource<Vwell(PMOSFETをオンしてゲート電流が発生する)になり、また、Vcontrol>Vsubstrate(制御ゲート/ベースのN/P接触面に逆バイアスを発生させる)になる。
或いは、
(2)ベースバックバイアス(back-bias)プログラム学習：
a.当該ベース電圧Vsubstrateがゼロでないが、ゼロに近い状態であり、
b.Vsource<Vwell(ソース-トランジスタNウエルの接触面に逆バイアスを発生させる)、そして、それが>Vdrain(ドレイン電流生成)である。
そのため、Vcontrol<Vdrain<Vsource<Vwell(PMOSFETがオンしてゲート電流が発生する)、そして、Vcontrol>Vsubstrate(制御ゲート/ベースのN/P接触面に逆バイアスが発生する)になる。
【００１９】
図６は、図５の高い同質性(homogeneity)消去構成の概念図であり、PMOSFETのNウエルからP型ケイ素ベースまでの間の接触面に順バイアスを発生することを防止するため、ウエル電圧Vwellは、ベース電圧Vsubstrateより大幅に大きくしなければならなく、そして、当該制御ゲート電圧Vcontrol乃至ウエル電圧Vwellは、F-Nトンネリング電流が制御ゲートベースからフローティングゲートを介してトランジスタベースへ流れることができるように大きくて、そして、当該ソース及びドレイン電圧Vsource、Vdrainは、トランジスタベース電圧Vsubstrateより低いため、逆バイアスのP+/N-量子ウエル接触面の電界分布を規則化して、電荷がフローティングゲートにて消去される。
【００２０】
図７は、シングルゲートEEPROMメモリセルの第３の実施例の構造断面図であり、PMOSトランジスタ42と、N型ケイ素ベース46に位置するPウエル(P-well)容量44とが含有され、PMOSトランジスタ42のゲート322とPウエル容量44の頂部ゲート344は、電気的に接続され、そして、隔離材38により隔離され、これにより、フローティングゲート40の構造が形成される。
【００２１】
図７のシングルゲートEEPROMメモリセル30の超低い電流プログラム学習の条件は、次のようである。
(1)有効(Non-trivial)ソース電圧プログラム学習：
a.当該ベース電圧Vsubstrateがグランド(=0)で、
b.Vsource<Vsubstrate=0(ソース-基板の接触面に逆バイアスを発生させる)、そして、それが>Vdrain(ドレイン電流生成)である。
そのため、Vcontrol<Vdrain<Vsource<Vsubstrate=0(PMOSFETがオンしてゲート電流が発生する)になる。
或いは、
(2)ベースバックバイアス(back-bias)プログラム学習：
a.当該ベース電圧Vsubstrateがゼロでないが、ゼロに近い状態であり、
b.Vsource<Vsubstrate(ソース-基板の接触面に逆バイアスを発生させる)、そして、それが>Vdrain(ドレイン電流生成)である。
そのため、Vcontrol<Vdrain<Vsource<Vsubstrate(PMOSFETがオンしてゲート電流が発生する)になる。
【００２２】
図８は、図７の高い同質性(homogeneity)消去構成の概念図であり、制御ゲート電圧Vcontrolは、F-Nトンネリング電流がトランジスタベースからフローティングゲートを介して制御ゲートベースへ流れることができるように、ベース電圧Vsubstrateより小さなければならなく、そして、当該ソース及びドレイン電圧Vsource、Vdrainは、負電圧であるが、制御ゲート負電圧Vcontrolより遥かに小さいものである。
【００２３】
図９は、シングルゲートEEPROMメモリセルの第４の実施例の構造断面図であり、NMOSトランジスタ32と、N型ケイ素ベース46に位置するPウエル(P-well)容量44とが含有され、NMOSトランジスタ32のゲート322とPウエル容量44の頂部ゲート344は、電気的に接続され、そして、隔離材38により隔離され、フローティングゲート(floating
gate)の構造が形成される。
【００２４】
図９のシングルゲートEEPROMメモリセル30の超低い電流プログラム学習の条件は、次のようである。:
(1)有効(Non-trivial)ソース電圧プログラム学習：
a.当該ベース電圧Vsubstrateがグランド(=0)で、
b.Vsource>Vwell(ソース-トランジスタPウエルの接触面に逆バイアスを発生させる)、そして、それが<Vdrain(ドレイン電流生成)である。
そのため、Vcontrol>Vdrain>Vsource>Vwell(NMOSFETをオンしてゲート電流が発生する)、そして、Vcontrol<Vsubstrate(制御ゲート/ベースのN/P接触面に逆バイアスが発生する)になる。
或いは、
(2)ベースバックバイアス(back-bias)プログラム学習：
a.当該ベース電圧Vsubstrateがゼロでないが、ゼロに近い状態であり、
b.Vsource>Vwell(ソース-トランジスタPウエルの接触面に逆バイアスを発生させる)、そして、それが>Vdrain(ドレイン電流生成)である。
そのため、Vcontrol>Vdrain>Vsource>Vwell(PMOSFETがオンしてゲート電流が発生する)、そして、Vcontrol<Vsubstrate(制御ゲート/ベースのN/P接触面に逆バイアスが発生する)になる。
【００２５】
図１０は、図９の高い同質性(homogeneity)消去構成の概念図であり、NMOSトランジスタ32のPウエルからN型ケイ素ベース46までの間の接触面に順バイアスを発生することを防止するため、ウエル電圧Vwellは、ベース電圧Vsubstrateより大幅に小さなければならなく、そして、当該制御ゲート電圧Vcontrol乃至ウエル電圧Vwellは、F-Nトンネリング電流がトランジスタベースからフローティングゲートを介して制御ゲートベースへ流れることができるように、負電圧であり、そして、当該ソース及びドレイン電圧Vsource、Vdrainは、トランジスタベース電圧Vsubstrateより高いため、逆バイアスのN+/P-量子ウエル接触面の電界分布を規則化して、電荷がフローティングゲートにて消去される。
【００２６】
上記図２の構造は、P型ケイ素ウェーハ上に作製され、当該隔離構造38は、標準隔離モジュール工程により、形成され、そして、Nウエル340及びNMOSトランジスタ32のチャンネル326は、基本の隔離構造38が形成された後、イオン注入により、形成され、そして、二つの導電ゲート322、344の誘電体層が成長された後、デポジションにより、多結晶ケイ素が形成され、そして、マイクロイメージエッチングにより、パターニングを行い、多結晶ケイ素でシングルフローティングゲート40を形成し、そして、イオン注入して、NMOSトランジスタ32のソース324、ドレイン324’及び制御ゲート等の電極を形成する。金属化後、複数のEEPROMメモリセルの作製が完成される。
【００２７】
同じ工程により、図５のメモリセルは、Nウエルでのイオン植入及びソース-ゲート注入領域に対する異なるパターニングを行うことにより作製され、また、図７と図９のメモリセルは、N型ケイ素ウェーハ上において同じ工程を行い、そして、ウエルイオン注入領域及びソース-ゲート注入領域に対して、異なるパターニングをすることによって作製され、また、本発明において、上記の工程は、一般のCMOSの製造流れと定義される。
【００２８】
本発明によれば、プログラム学習の時、EEPROMメモリセルのシングルゲートMOSFETのソースに有効(non-trivial)電圧を印加し、当該有効ソース電圧により、ソースとベースとの接触面(junction)に逆バイアスが発生され、ソース及びドレインの間の電位は、チャンネルキャリアがソースからドレインまで移動できるように、低くなる。当該ソース-ベース間の逆バイアスは、更に、デプリーションの接触面領域(Depleted
junction region)に広げ、チャンネル表面の近くに、キャリア密度が更に高くなり、チャンネル表面の近くにある高いキャリア密度は、更に、ゲート電流効果を向上させ、これにより、プログラム学習の必要とする総電流が低減される。従って、信頼性やプログラム学習干渉及びプログラム学習の速度は、大幅に向上され、従来のソース電圧を利用しない技術と比較すると、ゲート電流効率が何百倍も改善される。
【００２９】
従って、本発明のプログラム学習の方法によれば、プログラム学習のシングルゲートEEPROM素子の電流需要は、大幅に低減される。消去シングルゲートEEPROM素子の場合、フローティングゲート(floating
gate)に貯蔵される電荷は、ベースに釈放され、そして、MOSFETトランジスタのソース及びドレインの電圧が、トランジスタベースよりやや高い電圧になるため、電界分布の規則化が得られ、消去し過ぎの問題が解消される。また、半導体ベースにバックバイアスを印加することにより、やや広いデプリーションのソース-ベース接触面が形成され、電流がフローティングゲートへ流れる効率が向上され、この操作方法により、プログラム学習のシングルゲートEEPROM素子時の電流需要は、大幅に低減される。又、消去シングルゲートEEPROM素子の場合、F-Nトンネリング電流が容量装置のベースからフローティングゲートを介してトランジスタベースへ流れ、また、MOSFETトランジスタのソース及びドレインの電圧がトランジスタベースより高い電圧であるため、電界分布が規則化され、消去し過ぎ問題が解消される。
【００３０】
図１１は、NOR型フラッシュEEPROMシングルゲートメモリセルアレイの回路概念図であり、そのメモリセルの構造は、図３(a)及び図３(b)のようであり、ワード線（wordline）は、同じロウのメモリセルの各制御ゲートに接続され、この接続は、金属線によりNウエル制御ゲートと接続することによって、実現されるため、Nウエル抵抗が低減される。
【００３１】
プログラム学習の過程において、選択可能なワード線には、高い正電圧が印加され、この時、センス回路と接続していないビット線(bitline)に、Vdd以下の電圧や正電圧であるゼロでない且つVddより遥かに低い電圧が印加されることにより、それぞれが、ハイロジック及びロウロジックとし、超低い電流プログラム学習になる。
【００３２】
消去する時、一つのブロックの複数のワード線は、ハイ電圧に選択され、また、トランジスタのソース及びドレインには、微細な正電圧が印加され、これにより、プログラム学習の同質性(homogeneity)が実現される。
【００３３】
読出し操作の過程において、メモリアレイは、ハイ電圧回路から切り離され、ロウの読出しは、Vddまでの電圧を印加してワード線を選択することにより、実現される。より高いゲート値でセルトランジスタをオン(turningon)しないため、セルトランジスタ上にあるビット線が充電される時、他のビット線は、充電されない。
【００３４】
従って、本発明によれば、シングルケイ素フローティングゲートと標準CMOS工程により、作製される電気的消去可能ＰＲＯＭ(EEPROM)が提供され、それは、容量構造とトランジスタの導電ゲートにより、シングルなフローティングゲートが形成され、体積が小さいだけでなく、ソースに有効(non-trivial)電圧を印加するかトランジスタベースにバックバイアス(back-bias)を印加するプログラム学習の方法により、そして、ソース-ドレイン電圧を高くしてF-Nトンネリング電流を規則化する消去方法により、超低いプログラム学習の電流と高い同質性消去効果が得られ、信頼性やプログラム学習の干渉及びプログラム学習の速度は、大幅に向上される。
【００３５】
以上の説明は、実施例で、本発明の特徴を説明し、その目的は、当当該技術を良く分かる熟練者であれば、本発明の内容に従って、実行できるが、本発明の特許請求の範囲は、其れによって制限されず、また、本発明の精神に従って、等価的な修正や変更は、全てが、本発明の特許申請の範囲に含まれる。
【図面の簡単な説明】
【００３６】
【図１】従来のEEPROMのメモリセル構造
【図２】本発明に係わるシングルゲートEEPROMメモリセルの第1の実施例の構造断面図
【図３ａ】四つの端点が設けられる図1の実施例の構造概念図
【図３ｂ】図２(a)の構造の等価回路
【図４】図1の実施例の消去構成の概念図
【図５】本発明に係わるシングルゲートEEPROMメモリセルの第２の実施例の構造断面図
【図６】図５の実施例の消去構成の概念図
【図７】本発明に係わるシングルゲートEEPROMメモリセルの第３の実施例の構造断面図
【図８】図７の実施例の消去構成の概念図
【図９】本発明に係わるシングルゲートEEPROMメモリセルの第４の構造断面図
【図１０】図９の実施例の消去構成の概念図
【図１１】本発明に係わるNORフラッシュEEPROMシングルゲートメモリセルアレイの概念図
【符号の説明】
【００３７】
10     P型半導体ベース
12     ソース
14     ドレイン
16     酸化層
18     捕獲層
20     酸化層
22     制御ゲート
30     シングルゲートEEPROMメモリセル
32     NMOSトランジスタ
320    第1の誘電体層
322    第1の導電ゲート
324    ソース
324’  ドレイン
326    チャンネル
34     Nウエル容量
340    Nウエル
342    第２の誘電体層
344    第２の導電ゲート
36     P型ケイ素ベース
38     隔離材
40     シングルフローティングゲート
42     PMOSトランジスタ
420    Nウエル構造
44     Pウエル容量
46     N型ケイ素ベース
【図１】
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【図２】
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【図３ａ】
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【図３ｂ】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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