(57)【要約】【課題】  出力バッファの電流駆動能力の調整によらず、安定したデータ出力タイミングの保持が可能な半導体記憶装置を提供する。【解決手段】  クロック遅延調整回路４３Ａに配される遅延調整ユニットＤＣＵｉ（ｉは０〜３の整数）において、駆動能力切替え信号ＤＲＶ＜ｉ＞が「Ｈ」のときには、トランスファゲートＴｉｂが閉状態となり、入力信号は遅延ユニットＤＵｉの遅延量だけ遅延される。駆動能力切替え信号ＤＲＶ＜ｉ＞が「Ｌ」のときには、トランスファゲートＴｉａが閉状態となり、入力信号は、遅延されずに出力される。出力バッファの電流駆動能力が低いときには、「Ｌ」レベルの駆動能力切替え信号ＤＲＶ＜ｉ＞によって、出力用クロック信号ＣＬＫＱの遅延量は小さくなる。電流駆動能力が高いときには、「Ｈ」レベルの駆動能力切替え信号ＤＲＶ＜ｉ＞によって、出力用クロック信号ＣＬＫＱの遅延量は大きくなる。【選択図】        図１１
2005038546.tif 000002
【特許請求の範囲】
【請求項１】
外部クロック信号に同期してデータを入出力する半導体記憶装置であって、
行列状に配置された複数のメモリセルを有するメモリセルアレイと、
前記外部クロック信号を所定の遅延量だけ遅延して、内部クロック信号を生成するクロック発生回路と、
前記内部クロック信号に同期して、前記メモリセルアレイから読出されたデータ信号を出力ノードに出力するデータ出力回路とを備え、
前記データ出力回路は、
各々が、第１のレベルに対応する電圧と前記出力ノードとの間に互いに並列に結合されて、制御ノードを有する複数の第１電流駆動部と、
各々が、第２のレベルに対応する電圧と前記出力ノードとの間に互いに並列に結合されて、制御ノードを有する複数の第２電流駆動部と、
前記出力ノードへの電流駆動能力を所望のレベルに制御する駆動能力切替え信号の生成手段とを含み、
各前記複数の第１電流駆動部は、対応する制御ノードに受ける前記駆動能力切替え信号に応じて、前記第１のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成し、
各前記複数の第２電流駆動部は、対応する制御ノードに受ける前記駆動能力切替え信号に応じて、前記第２のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成し、
前記クロック発生回路は、
前記外部クロック信号を前記所定の遅延量だけ遅延して前記内部クロック信号を生成する遅延回路と、
前記駆動能力切替え信号に応じて前記遅延回路の遅延量を設定する遅延調整回路とを含む、半導体記憶装置。
【請求項２】
前記遅延調整回路は、前記出力ノードへの電流駆動能力を大きくする前記駆動能力切替え信号に応じて、前記遅延回路の遅延量を増加し、前記出力ノードへの電流駆動能力を小さくする前記駆動能力切替え信号に応じて、前記遅延回路の遅延量を減少する、請求項１に記載の半導体記憶装置。
【請求項３】
前記遅延回路は、各々が、対応する前記駆動能力切替え信号に応じて、前記外部クロック信号を単位遅延量だけ遅延する複数の遅延ユニットを含む、請求項２に記載の半導体記憶装置。
【請求項４】
前記クロック発生回路は、
前記駆動能力切替え信号を有効および無効の一方に不揮発的に設定するための選択部をさらに備え、
前記遅延調整回路は、前記選択部により前記駆動能力切替え信号が無効に設定されているときには、非動作状態に駆動され、前記遅延回路の遅延量の制御を行なわず、前記選択部により前記駆動能力切替え信号が有効に設定されているときには、動作状態に駆動され、前記遅延回路の遅延量の制御を行なう、請求項２または３に記載の半導体記憶装置。
【請求項５】
前記選択部は、外部からのプログラム入力に応じて、第１の状態から第２の状態に不揮発的に遷移するプログラム部を有し、
前記駆動能力切替え信号を有効および無効のいずれかに設定するための活性化信号を、前記プログラム部の状態に応じて生成する、請求項４に記載の半導体記憶装置。
【請求項６】
前記選択部は、外部から設定され、当該半導体記憶装置における複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタを有し、
前記駆動能力切替え信号を有効および無効のいずれかに設定するための活性化信号を、前記モードレジスタの記憶する設定パラメータに応じて生成する、請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体記憶装置に関し、より特定的には、同期型半導体記憶装置のデータ信号の出力タイミングに関する。
【背景技術】
【０００２】
ＣＰＵ（中央演算処理装置）の著しい高速化に応じて、主記憶装置に対する高速化の要求が強いことから、外部クロック信号に同期して高速なデータ入出力動作が可能な同期型半導体記憶装置（ＳＤＲＡＭ：Synchronous Dynamic Random Access Memory）が開発され、実用化されている。
【０００３】
このＳＤＲＡＭにおいては、内部にクロック発生回路を備え、外部クロック信号に同期した内部クロック信号をクロック発生回路によって生成し、ＳＤＲＡＭの内部回路は、この内部クロック信号を用いて制御されるのが一般的である。クロック発生回路は、ＤＬＬ（Delay Locked Loop）回路などで構成され、外部クロック信号に対して、一定の遅延量を有する内部クロック信号を生成する。
【０００４】
したがって、ＳＤＲＡＭと外部とのデータ信号のやり取りにおいて、データ信号の出力を制御する出力バッファにおいても、データ出力タイミングは、この一定の遅延量を有する内部クロック信号を用いて制御される。
【０００５】
さらに、ＳＤＲＡＭにおいては、高速データ転送を実現するために、動作周波数が高いときには、データ信号を受ける後段の回路等による出力負荷を駆動する出力バッファの電流駆動能力を大きく設定する。電流駆動能力の設定は、出力バッファを構成するトランジスタのトランジスタサイズを大きくすることにより行なわれる。
【０００６】
一方、動作周波数が低いときには、出力バッファの電流駆動能力が大きいままでは、出力負荷に対する充放電が過剰となり、オーバーシュートまたはアンダーシュートを伴なう急激な電圧変化を引き起こすこととなる。よって、この場合は、出力バッファのトランジスタサイズを小さくして、電流駆動能力の抑制が図られる（例えば、特許文献１，２参照）。
【特許文献１】特開平１０−３０８０９６号公報
【特許文献２】特開２００３−８５９７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上記のように、出力バッファの電流駆動能力が、動作周波数に応じて調整されるのに対して、データ出力タイミングを決める内部クロック信号は、クロック発生回路によって常に一定の遅延量に制御されている。
【０００８】
このため、一定の出力負荷に対して、出力バッファの電流駆動能力を大きくしたときには、出力ノードの電圧変化が迅速に行なわれ、データ出力タイミングを内部クロック信号に精度良く同期させることができるのに対して、出力バッファの電流駆動能力を小さくしたときには、出力ノードの電圧変化が緩やかとなって、データ出力タイミングが内部クロック信号からずれてしまうこととなる。
【０００９】
外部クロック信号の活性化から主記憶装置のデータ出力タイミングまでの時間は、マイクロプロセッサ等に内蔵されるメモリコアの動作遅延時間（アクセスタイム）と称して、通常、高速性を示す１つのスペックとして、データシートに規定されている。したがって、出力バッファの駆動能力を調整することによってアクセスタイムが変動することは、製品の信頼性を損なう大きな問題となる。
【００１０】
それゆえ、この発明の目的は、出力バッファにおける電流駆動能力の調整によらず、安定したデータ出力タイミングの保持が可能な半導体記憶装置を提供することである。
【課題を解決するための手段】
【００１１】
この発明にかかる半導体記憶装置によれば、外部クロック信号に同期してデータを入出力する半導体記憶装置であって、行列状に配置された複数のメモリセルを有するメモリセルアレイと、外部クロック信号を所定の遅延量だけ遅延して、内部クロック信号を生成するクロック発生回路と、内部クロック信号に同期して、メモリセルアレイから読出されたデータ信号を出力ノードに出力するデータ出力回路とを備える。データ出力回路は、各々が、第１のレベルに対応する電圧と出力ノードとの間に互いに並列に結合されて、制御ノードを有する複数の第１電流駆動部と、各々が、第２のレベルに対応する電圧と前記出力ノードとの間に互いに並列に結合されて、制御ノードを有する複数の第２電流駆動部と、出力ノードへの電流駆動能力を所望のレベルに制御する駆動能力切替え信号の生成手段とを含み、各複数の第１電流駆動部は、対応する制御ノードに受ける駆動能力切替え信号に応じて、第１のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成し、各複数の第２電流駆動部は、対応する制御ノードに受ける駆動能力切替え信号に応じて、第２のレベルに対応する電圧と前記出力ノードとの間に電流経路を形成する。クロック発生回路は、外部クロック信号を所定の遅延量だけ遅延して内部クロック信号を生成する遅延回路と、駆動能力切替え信号に応じて遅延回路の遅延量を設定する遅延調整回路とを含む。
【発明の効果】
【００１２】
本発明の半導体記憶装置によれば、同期型半導体記憶装置の出力バッファにおいて、出力ドライバトランジスタの電流駆動能力を変化させる際に、その電流駆動能力に応じて出力ドライバトランジスタが活性化するタイミングを調整することにより、データ出力タイミングを一定に保つことができる。
【発明を実施するための最良の形態】
【００１３】
本発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰返さない。
【００１４】
実施の形態１．
図１は、この発明の実施の形態１に従う同期型半導体記憶装置の全体構成を示す概略ブロック図である。
【００１５】
図１を参照して、同期型半導体記憶装置１００は、各々が、行列状に配置された複数のメモリセルを有し、独立して動作が可能なメモリアレイバンクＭＢ＃０〜ＭＢ＃３と、内部制御コマンドに応答して全体動作を制御する制御回路１０と、複数の動作モードにそれぞれ対応する複数の設定パラメータを記憶するモードレジスタ２０と、アドレスバッファ３０と、クロックバッファ４０と、制御信号バッファ５０と、出力バッファ６０と、入力バッファ７０とを備える。なお、以下において、メモリアレイバンクＭＢ＃０〜ＭＢ＃３を総称するときには、符号ＭＢを用いる。
【００１６】
同期型半導体記憶装置１００は、さらに、メモリアレイバンクＭＢと出力バッファ６０および入力バッファ７０との間に配設されるデータバス対ＤＢ０，ＺＤＢ０と、制御回路１０とメモリアレイバンクＭＢとの間に配設されるデータバスＤＢ１とを備える。
【００１７】
データバス線ＺＤＢ０は、データバス線ＤＢ０と相補なデータバスを示す。メモリアレイブロックＭＢからデータバス対ＤＢ０，ＺＤＢ０に読出されたデータは、出力バッファ６０へ伝達される。一方、入力バッファ７０からデータバス対ＤＢ０，ＺＤＢ０に書込まれたデータは、メモリアレイバンクＭＢへ伝達される。
【００１８】
データバス線ＤＢ１は、制御回路１０とメモリアレイバンクＭＢとの間に配設され、制御回路１０からの内部制御信号をメモリアレイバンクＭＢへと伝達する。
【００１９】
モードレジスタ２０は、外部から指示されたモードレジスタセットコマンドＭＲＳに対応して、同期型半導体記憶装置１００における複数の動作モードのそれぞれに対応する設定パラメータを保持する。モードレジスタ２０に保持された設定パラメータに応じて、レイテンシ設定やバースト動作等に関する設定が実行される。
【００２０】
クロックバッファ４０は、クロック端子４８，４９を介して、外部クロック信号ＣＬＫとクロックイネーブル信号ＣＫＥとを受けて、内部クロック信号を発生し、制御信号バッファ５０、アドレスバッファ３０および制御回路１０へ出力する。このとき、外部クロック信号ＣＬＫに対して所定の遅延量を有する内部クロック信号は、出力用クロック信号ＣＬＫＱとして、出力バッファ６０に供給される。
【００２１】
制御信号バッファ５０は、クロックバッファ４０から受ける内部クロック信号に同期して、制御信号端子５１〜５５に入力される、チップセレクト信号／ＣＳ、ロウアドレスストロー部信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥおよびＤＱＭＵ／Ｌを取込んでラッチし、それぞれに対応する内部制御信号を制御回路１０へ出力する。
【００２２】
アドレスバッファ３０は、クロックバッファ４０から受ける内部クロック信号に同期して、アドレス端子３１，３２に入力されるアドレス信号Ａ０〜Ａ１２とバンクアドレス信号ＢＡ０，ＢＡ１とを取込んでラッチし、内部アドレス信号を生成して、制御回路１０に伝達する。
【００２３】
制御回路１０は、制御信号バッファ５０から受ける内部制御信号に基づいて内部制御コマンドを発生する。制御回路１０は、発生した内部制御コマンドをロウデコーダ、コラムデコーダおよびプリアンプ＆ライトアンプ（いずれも図示せず）に出力し、各回路の動作を制御する。これによって、メモリアレイバンクＭＢに対するデータ信号ＤＱ０〜ＤＱ１５の読出および書込が行なわれる。
【００２４】
入力バッファ７０は、データ書込時において、クロックバッファ４０から受ける内部クロック信号に同期して、データ入出力端子８０を介して外部から入力されたデータ信号を受ける。
【００２５】
出力バッファ６０は、クロックバッファ４０から受ける出力用クロック信号ＣＬＫＱに同期して動作し、データ読出時において、データバス線ＤＢに伝達される読出データを、データ信号ＤＱ０〜ＤＱ１５としてデータ入出力端子８０に出力する。
【００２６】
図２は、図１に示す出力バッファ６０の構成を示すブロック図である。
【００２７】
図２を参照して、出力バッファ６０は、データバス対ＤＢ０，ＺＤＢ０によって伝達されたデータ信号を増幅するリードアンプ６１と、増幅されたデータ信号をデータ入出力端子８０に出力するデータ出力回路６２とからなる。
【００２８】
リードアンプ６１は、図１のクロックバッファ４０から与えられる出力用クロック信号ＣＬＫＱに同期して、データバス対ＤＢ０，ＺＤＢ０によって伝達されたデータ信号を差動増幅して信号ＲＤＡＭＰ，ＺＲＤＡＭＰを生成し、データ出力回路６２へ出力する。
【００２９】
データ出力回路６２は、信号ＲＤＡＭＰ，ＺＲＤＡＭＰを、出力用クロック信号ＣＬＫＱに同期して出力データ信号ＤＱとして、図示しないデータ入出力端子８０から出力する。
【００３０】
図３（ａ）は、図２に示すリードアンプ６１の構成を示す回路図である。
【００３１】
図３（ａ）を参照して、リードアンプ６１は、リードアンプ活性化信号ＺＲＤＡＥに応答して、データバスＤＢ０，ＺＤＢ０をそれぞれノードＮＤ１，ＮＤ２に接続するＮチャネルＭＯＳトランジスタＮ６０，Ｎ６１と、活性化時、ノードＮＤ１およびノードＮＤ２上の信号を差動増幅して信号ＲＤＡＭＰ，ＺＲＤＡＭＰを生成するクロスカップル型増幅器ＸＡと、リードアンプ活性化信号ＺＲＤＡＥの活性化時、クロスカップル型増幅器ＸＡに電源電圧Ｖｄｄを供給するＰチャネルＭＯＳトランジスタＰ６２と、リードアンプ活性化信号ＲＤＡＥの活性化時、クロスカップル型増幅器ＸＡに接地電圧ＧＮＤを供給するＮチャネルＭＯＳトランジスタＮ６２とを含む。
【００３２】
リードアンプ６１は、さらに、データ出力イネーブル信号ＺＯＥとリードアンプイコライズ指示信号ＥＱとの論理和の演算結果を出力する２入力ＮＯＲ回路Ｇ６１と、２入力ＮＯＲ回路Ｇ６１の出力信号をインバータＩ６１を介して受けると、ノードＮＤ３，ＮＤ４を接地電位ＧＮＤにプリチャージするＮチャネルＭＯＳトランジスタＮ６３，Ｎ６４とを含む。
【００３３】
図３（ｂ）は、図３（ａ）に示すリードアンプ６１に配され、各制御信号を発生する部分の構成を示す回路図である。
【００３４】
図３（ｂ）を参照して、リードアンプ活性化信号ＲＤＡＥは、出力用クロック信号ＣＬＫＱとデータ出力イネーブル信号ＺＯＥとに基づいて生成される。
【００３５】
出力用クロック信号ＣＬＫＱは、２入力ＮＯＲ回路Ｇ１の第１の入力ノードに入力されるとともに、インバータＩ１〜Ｉ４からなる遅延段を介して、２入力ＮＯＲ回路Ｇ１の第２の入力ノードに入力される。２入力ＮＯＲ回路Ｇ１は、これらの２入力の論理和の演算結果を出力する。
【００３６】
２入力ＮＯＲ回路Ｇ２は、２入力ＮＯＲ回路Ｇ１の出力信号を第１の入力ノードに受け、データ出力イネーブル信号ＺＯＥを第２の入力ノードに受ける。リードアンプ活性化信号ＲＤＡＥは、これらの論理和の演算結果として生成される。リードアンプ活性化信号ＺＲＤＡＥは、インバータＩ９を介して生成される。
【００３７】
さらに、出力用クロック信号ＣＬＫＱは、インバータＩ５〜Ｉ８からなる遅延段を介して２入力ＮＯＲ回路Ｇ３の第１の入力ノードに入力されるとともに、インバータＩ５〜Ｉ８からなる遅延段とインバータＩ３１〜Ｉ３５からなる遅延段とを介して、２入力ＮＯＲ回路Ｇ３の第２の入力ノードに入力される。リードアンプイコライズ指示信号ＥＱは、これらの論理和の演算結果として生成される。
【００３８】
次に、図３（ａ）に示すリードアンプ６１の動作について説明する。
【００３９】
データ書込時およびプリチャージ時においては、データ出力イネーブル信号ＺＯＥは「Ｈ」（論理ハイ）レベルであり、図３（ｂ）の制御信号発生部の２入力ＮＯＲ回路Ｇ２は、出力用クロック信号ＣＬＫＱによらず、「Ｌ」（論理ロー）レベルのリードアンプ活性化信号ＲＤＡＥを出力する。これに伴ない、インバータＩ９を介して「Ｈ」レベルのリードアンプ活性化信号ＺＲＤＡＥが生成される。
【００４０】
また、「Ｈ」レベルのデータ出力イネーブル信号ＺＯＥに応答して、インバータＩ６１の出力信号は「Ｈ」レベルとなる。
【００４１】
図３（ａ）のリードアンプでは、「Ｈ」レベルのリードアンプ活性化信号ＺＲＤＡＥに応じてＮチャネルＭＯＳトランジスタＮ６０，Ｎ６１が導通状態となり、ノードＮＤ１，ＮＤ２は、データバスＤＢ，ＺＤＢにそれぞれ結合される。また、インバータＩ６１からの「Ｈ」レベルの出力信号に応じてＮチャネルＭＯＳトランジスタＮ６３，Ｎ６４が導通状態となり、ノードＮＤ３，ＮＤ４は、接地電圧ＧＮＤレベルにプリチャージされる。さらに、「Ｈ」レベルのリードアンプ活性化信号ＺＲＤＡＥと「Ｌ」レベルのリードアンプ活性化信号ＲＤＡＥに応答して、ＰチャネルＭＯＳトランジスタＰ６２およびＮチャネルＭＯＳトランジスタＮ６２は、いずれも非導通状態となり、クロスカップル型増幅器ＸＡは非活性化状態となる。
【００４２】
データ読出サイクルが始まると、データ出力イネーブル信号ＺＯＥが「Ｌ」レベルとなる。図３（ｂ）の制御信号発生部では、２入力ＮＯＲ回路Ｇ２において、出力用クロック信号ＣＬＫＱに基づいて生成される２入力ＮＯＲ回路Ｇ１の出力信号に応じて「Ｈ」レベルと「Ｌ」レベルとの間を遷移する、リードアンプ活性化信号ＲＤＡＥ，ＺＲＤＡＥが生成される。また、２入力ＮＯＲ回路Ｇ３において、リードアンプ活性化信号ＺＲＤＡＥが「Ｈ」レベルとなるタイミングで「Ｈ」レベルとなり、一定期間後に「Ｌ」レベルとなるリードアンプイコライズ指示信号ＥＱが生成される。
【００４３】
リードアンプ６１では、リードアンプ活性化信号ＺＲＤＡＥが「Ｈ」レベルとなると、ＮチャネルＭＯＳトランジスタＮ６０，Ｎ６１が導通状態となり、データバスＤＢ，ＺＤＢとノードＮＤ１，ＮＤ２とは電気的に結合する。このとき、リードアンプイコライズ指示信号ＥＱも「Ｈ」レベルとなり、ＮチャネルＭＯＳトランジスタＮ６３，Ｎ６４を導通状態として、ノードＮＤ３，ＮＤ４を接地電圧ＧＮＤレベルに保持する。
【００４４】
さらに、一定期間後にリードアンプイコライズ指示信号ＥＱが「Ｌ」レベルとなると、ＮチャネルＭＯＳトランジスタＮ６３，Ｎ６４が非導通状態となり、ノードＮＤ３，ＮＤ４に対するプリチャージ動作が完了する。これにより、ノードＮＤ１，ＮＤ２には、データバスＤＢ，ＺＤＢに伝達される読出データが転送される。ノードＮＤ１，ＮＤ２は、転送データに応じた電位に駆動される。
【００４５】
次に、リードアンプ活性化信号ＺＲＤＡＥが「Ｌ」レベルとなり、リードアンプ活性化信号ＲＡＤＥが「Ｈ」レベルとなると、ＮチャネルＭＯＳトランジスタＮ６０，Ｎ６１が非導通状態となり、ノードＮＤ１，ＮＤ２とデータバスＤＢ，ＺＤＢとを電気的に分離する。クロスカップル型増幅器ＸＡは、ＰチャネルＭＯＳトランジスタＰ６２およびＮチャネルＭＯＳトランジスタＮ６２により電源電圧Ｖｄｄおよび接地電圧ＧＮＤを供給されて、ノードＮＤ１，ＮＤ２上のデータを差動増幅する。ノードＮＤ１には、データバスＤＢを介して伝達される読出データが転送され、ノードＮＤ２には、データバスＺＤＢを介して伝達される参照データが転送される。したがって、ノードＮＤ１，ＮＤ２の電位を差動増幅することにより、読出データの極性弁別を行なうことができる。さらに、データバスＤＢから転送された読出データは、信号ＲＤＡＭＰとして、図２のデータ出力回路６２へ伝達される。データバスＺＤＢから転送された参照データは、信号ＲＤＡＭＰと相補の信号ＺＤＲＡＭＰとして、データ出力回路６２へ伝達される。
【００４６】
図４（ａ）は、図２に示すデータ出力回路６２の構成を示す回路図である。
【００４７】
図４（ａ）を参照して、データ出力回路６２は、出力ドライバトランジスタとして、電源ノードＶｄｄと出力データ信号ＤＱの出力ノードＮＤ６２との間に並列に接続されるＰチャネルＭＯＳトランジスタＰ０〜Ｐ３と、出力ノードＮＤ６１と接地ノードＧＮＤとの間に並列に接続されるＮチャネルＭＯＳトランジスタＮ０〜Ｎ３とを備える。
【００４８】
データ出力回路６２は、さらに、リードアンプ６１からの信号ＲＤＡＭＰ，ＺＲＤＡＭＰを出力ドライバトランジスタに伝達する２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３，ＧＤ０〜ＧＤ３と、インバータＩＵ４〜ＩＵ６，ＩＤ１〜ＩＤ６とを備える。
【００４９】
ＰチャネルＭＯＳトランジスタＰ０〜Ｐ３は、ゲートに２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３の出力信号をそれぞれ受ける。
【００５０】
ＮチャネルＭＯＳトランジスタＮ０〜Ｎ３は、ゲートに２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３の出力信号を、インバータＩＤ０〜ＩＤ３を介してそれぞれ受ける。
【００５１】
２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３は、第１の入力ノードに、インバータＩＵ４，ＩＵ５を介して信号ＲＤＡＭＰを受け、第２の入力ノードに、出力ドライバトランジスタの電流駆動能力切替え信号（以下、駆動能力切替え信号とも称する）ＤＲＶ＜３：０＞（＝ＤＲＶ＜３＞〜ＤＲＶ＜０＞）を受けると、これらの２入力信号の論理積の演算結果を出力する。
【００５２】
２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３は、第１の入力ノードに、インバータＩＤ４，ＩＤ５を介して信号ＺＲＤＡＭＰを受け、第２の入力ノードに、駆動能力切替え信号ＤＲＶ＜３：０＞を受けると、これらの２入力信号の論理積の演算結果を出力する。
【００５３】
信号ＲＤＡＭＰを２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３の第１の入力ノードに伝達するインバータＩＵ４，ＩＵ６において、インバータＩＵ４は、クロック信号ＣＫＤの立上りに同期して入力信号を反転して出力し、インバータＩＵ６は、クロック信号ＣＫＤの立下りに同期して、入力信号を反転して出力する。
【００５４】
さらに、インバータＩＵ５とインバータＩＵ６とは、一方の入力ノードが他方の出力ノードに接続されており、クロック信号ＣＫＤの立下りのタイミングにおいて、ラッチ回路を構成する。
【００５５】
したがって、信号ＲＤＡＭＰは、クロック信号ＣＫＤの立下りに応答して、ラッチ回路に保持され、クロック信号ＣＫＤの立上りに応答して、２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３の第１の入力ノードにそれぞれ出力される。
【００５６】
信号ＺＲＤＡＭＰを２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３の第１の入力ノードに伝達するインバータＩＤ４，ＩＤ６においても同様に、インバータＩＤ４は、クロック信号ＣＫＤの立上りに同期して入力信号を反転して出力し、インバータＩＤ４は、クロック信号ＣＫＤの立下りに同期して、入力信号を反転して出力する。
【００５７】
さらに、インバータＩＤ５とインバータＩＤ６とは、クロック信号ＣＫＤの立下りのタイミングにおいて、ラッチ回路を構成する。
【００５８】
したがって、信号ＺＲＤＡＭＰは、クロック信号ＣＫＤの立下りに応答して、ラッチ回路に保持され、クロック信号ＣＫＤの立上りに応答して、２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３の第１の入力ノードにそれぞれ出力される。
【００５９】
図４（ｂ）は、図４（ａ）のデータ出力回路６２に配され、出力タイミングを制御するクロック信号ＣＫＤを生成する部分の構成の一例を示す図である。
【００６０】
図４（ｂ）を参照して、クロック信号ＣＫＤは、出力用クロック信号ＣＬＫＱが、直列接続されたインバータＩ２６〜Ｉ２９からなる遅延段を介して出力される信号である。遅延段は、直結する２個のインバータを１つの遅延ユニットＤＵとして、複数の遅延ユニットを構成する。これにより、クロック信号ＣＫＤは、出力クロック信号ＣＬＫＱに対して、遅延ユニットの単位遅延量とユニット数とで決まる所定の遅延量だけ遅延された信号となる。さらに、クロック信号ＣＫＤと相補のクロック信号ＺＣＫＤは、クロック信号ＣＫＤを受けるインバータＩ３０により生成される。
【００６１】
再び図４（ａ）を参照して、信号ＲＤＡＭＰは、インバータＩＵ４，ＩＵ５を介して２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３に入力されると、駆動能力切替え信号ＤＲＶ＜３：０＞の各々との論理積の演算結果に応じて、「Ｈ」または「Ｌ」の２値の論理を有する４つの信号に変換される。これらの４つの信号は、ＰチャネルＭＯＳトランジスタＰ０〜Ｐ３のゲートにそれぞれ入力される。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ３は、対応する信号の論理に応答して、導通／非導通状態に駆動される。導通状態となったＰチャネルＭＯＳトランジスタは、電源ノードＶｄｄと出力ノードＮＤ６２との間に電流経路を形成する。このとき形成される電流経路の電流量、すなわち出力ドライバトランジスタの電流駆動能力は、導通されるＰチャネルＭＯＳトランジスタの数で決まるトランジスタサイズに対応する。
【００６２】
信号ＺＲＤＡＭＰにおいても同様に、インバータＩＤ４，ＩＤ５を介して２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３に入力されると、駆動能力切替え信号ＤＲＶ＜３：０＞の各々との論理積の演算結果に応じて、「Ｈ」または「Ｌ」の２値の論理を有する４つの信号に変換され、インバータＩＤ０〜ＩＤ３を介して、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ３のゲートにそれぞれ入力される。ＮチャネルＭＯＳトランジスタＮ０〜Ｎ３は、対応する信号の論理に応答して、導通／非導通状態に駆動される。導通状態となったＮチャネルＭＯＳトランジスタは、接地ノードＧＮＤと出力ノードＮＤ６２との間に電流経路を形成する。このとき形成される電流経路の電流量、すなわち出力ドライバトランジスタの電流駆動能力は、導通されるＮチャネルＭＯＳトランジスタの数で決まるトランジスタサイズに対応する。
【００６３】
ここで、出力ドライバトランジスタの電流駆動能力を調整する駆動能力切替え信号ＤＲＶ＜３：０＞について詳細に説明する。
【００６４】
出力ドライバトランジスタは、先述のように、電源ノードＶｄｄと出力ノードＮＤ６２との間に並列に接続された複数個のＰチャネルＭＯＳトランジスタＰ０〜Ｐ３と、出力ノードＮＤ６２と接地ノードＧＮＤとの間に並列に接続された複数個のＮチャネルＭＯＳトランジスタＮ０〜Ｎ３で構成される。これらのＭＯＳトランジスタは、２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３，ＧＤ０〜ＧＤ３からの出力信号に応じて選択的に導通状態に駆動される。
【００６５】
このとき、導通されるＭＯＳトランジスタ数を増減させて、総ゲート幅を調整することにより、出力データ信号を「Ｈ」レベルにプルアップする、または「Ｌ」レベルにプルダウンする電流駆動能力を調整することができる。例えば、本実施の形態においては、導通されるＭＯＳトランジスタ数は、最小１個から最大４個までの４段階に設定可能である。これにより、導通されるＭＯＳトランジスタ数が最小である１個のときと最大である４個のときでは、電流駆動能力には４倍の差が生じることとなる。
【００６６】
２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３，ＧＤ０〜ＧＤ３の出力信号は、駆動能力切替え信号ＤＲＶ＜３：０＞によって、その論理レベルが決定される。駆動能力切替え信号ＤＲＶ＜３：０＞は、以下に示すように、駆動能力設定用ヒューズ回路に配されたヒューズ素子の切断によって、所望の電流駆動能力となるように予め設定される。
【００６７】
図５（ａ）は、駆動能力設定用ヒューズ回路の構成を示す回路図である。
【００６８】
図５（ａ）を参照して、駆動能力設定用ヒューズ回路は、電源ノードＶｄｄと接地ノードＧＮＤとの間に直列に接続されるヒューズ素子ＦＵＳＥ０および電流源Ｓ０と、電源ノードＶｄｄと接地ノードＧＮＤとの間に直列に接続されるヒューズ素子ＦＵＳＥ１および電流源Ｓ１とからなるプログラム部６３ａ，６３ｂと、インバータＩ６４ａ〜Ｉ６６ａおよびインバータＩ６４ｂ〜Ｉ６６ｂからなるラッチ部６４ａ，６４ｂと、２入力ＮＯＲ回路Ｇ６５、２入力ＮＡＮＤ回路Ｇ６６およびインバータＩ６７〜Ｉ７２からなるデコーダ部６５とを有する。なお、電流源Ｓ０，Ｓ１については、消費電流を抑えるために、低電流のものが配される。
【００６９】
プログラム部６３ａは、プログラムの入力の有無に応じて、不揮発的に導通状態もしくは非導通状態のいすれか一方に設定される。ヒューズ素子ＦＵＳＥ０にプログラム入力が与えらないとき、すなわちレーザーブロー入力による切断がなされないときには、プログラム部６３ａは、導通状態となる。一方、ヒューズ素子ＦＵＳＥ０にプログラム入力が与えられたとき、すなわちレーザーブロー入力によって切断がなされたときには、プログラム部６３ａは、不揮発的に非導通状態となる。
【００７０】
プログラム部６３ｂにおいても同様に、ヒューズ素子ＦＵＳＥ１にレーザーブロー入力による切断が与えられないときには導通状態に設定され、レーザーブロー入力による切断が与えられたときには不揮発的に非導通状態に設定される。
【００７１】
プログラム部６３ａ，６３ｂが導通状態のときには、出力ノードの電位は、それぞれ「Ｈ」レベルに設定される。一方、プログラム部６３ａ，６３ｂが非導通状態のときには、出力ノードの電位は、それぞれ「Ｌ」レベルに設定される。出力ノードの電位は、対応するラッチ部６４ａ，６４ｂへ伝達される。
【００７２】
ラッチ部６４ａは、一方の出力ノードが他方の入力ノードに結合されるインバータＩ６４ａ，Ｉ６５ａと、インバータＩ６４ａの出力を反転して出力するインバータＩ６６ａとを有する。したがって、プログラム部６３ａの出力電位は、ラッチ部６４ａで保持され、インバータＩ６６ａの出力ノードからデコーダ部６５へ伝達される。
【００７３】
ラッチ部６４ｂにおいても同様に、一方の出力ノードが他方の入力ノードに結合されるインバータＩ６４ｂ，Ｉ６５ｂと、インバータＩ６４ｂの出力を反転して出力するインバータＩ６６ｂとを有する。したがって、出力ノードの電位は、ラッチ部６４ｂで保持され、インバータＩ６６ｂの出力ノードからデコーダ部６５へ伝達される。
【００７４】
デコーダ部６５は、ラッチ部６４ａ，６４ｂを介して入力される電位をデコードして、駆動能力切替え信号ＤＲＶ＜３：０＞を生成する。
【００７５】
駆動能力切替え信号ＤＲＶ＜０＞は、電源ノードＶｄｄに直列に接続されるインバータＩ６７，Ｉ６８により生成される。
【００７６】
２入力ＮＯＲ回路Ｇ６５は、ラッチ部６４ａの出力電位とラッチ部６４ｂの出力電位との論理和の演算結果を出力する。２入力ＮＯＲ回路Ｇ６５の出力信号を受けるインバータＩ６９により、駆動能力切替え信号ＤＲＶ＜１＞が生成される。
【００７７】
インバータＩ７０は、ラッチ部６４ｂの出力電位を反転して出力する。インバータＩ７０の出力信号を受けるインバータＩ７１により、駆動能力切替え信号ＤＲＶ＜２＞が生成される。
【００７８】
２入力ＮＡＮＤ回路Ｇ６６は、ラッチ部６４ａの出力電位とラッチ部６４ｂの出力電位との論理積の演算結果を出力する。２入力ＮＡＮＤ回路Ｇ６６の出力信号を受けるインバータＩ７２により、駆動能力切替え信号ＤＲＶ＜３＞が生成される。
【００７９】
図５（ｂ）は、駆動能力設定用ヒューズ回路において生成される駆動能力切替え信号ＤＲＶ＜３：０＞を示す真理値表である。
【００８０】
図５（ｂ）を参照して、プログラム部６３ａ，６３ｂのヒューズ素子ＦＵＳＥ０，ＦＵＳＥ１へのレーザーブロー入力の有／無、すなわちヒューズ素子ＦＵＳＥ０，ＦＵＳＥ１の切断／未切断によって、４パターンの駆動能力切替え信号ＤＲＶ＜３：０＞が生成される。駆動能力切替え信号ＤＲＶ＜３：０＞のパターンに応じた数の出力ドライバトランジスタが導通状態となり、電流駆動能力が決定される。なお、真理値表において、ヒューズ素子が切断されているときを”１”とし、未切断のときを”０”とする。
【００８１】
詳細には、ヒューズ素子ＦＵＳＥ０，ＦＵＳＥ１がともに切断されているときには、駆動能力切替え信号ＤＲＶ＜３：０＞（＝ＤＲＶ＜０＞〜ＤＲＶ＜３＞）は「Ｈ，Ｌ，Ｌ，Ｌ」に設定される。駆動能力切替え信号ＤＲＶ＜３：０＞は、図４のデータ出力回路６２に入力される。
【００８２】
再び図４を参照して、データ出力回路６２において、２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３に駆動能力切替え信号ＤＲＶ＜３：０＞がそれぞれ入力される。２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３は、クロック信号ＣＫＤに同期して、対応する駆動能力切替え信号ＤＲＶ＜３：０＞と信号ＲＤＡＭＰとの論理積の演算結果を出力する。
【００８３】
信号ＲＤＡＭＰが「Ｈ」レベルのとき、すなわち、読出しデータが「Ｈ」レベルのときには、２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３からは「Ｌ，Ｈ，Ｈ，Ｈ」の信号が出力される。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ３は、ゲートに「Ｌ，Ｈ，Ｈ，Ｈ」の信号を受けると、ＰチャネルＭＯＳトランジスタＰ０のみが導通状態となり、電源ノードＶｄｄと出力ノードＮＤ６２との間に電流経路を形成する。
【００８４】
信号ＺＲＤＡＭＰが「Ｈ」のとき、すなわち、読出しデータが「Ｌ」レベルのときには、２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３からは「Ｈ，Ｌ，Ｌ，Ｌ」の信号が出力される。ＮチャネルＭＯＳトランジスタＮ０〜Ｎ３は、ゲートに「Ｈ，Ｌ，Ｌ，Ｌ」の信号を受けると、ＮチャネルＭＯＳトランジスタＮ０のみが導通状態となり、接地ノードＧＮＤと出力ノードＮＤ６２との間に電流経路を形成する。
【００８５】
以上の結果より、このときの出力ドライバトランジスタの電流駆動能力は、”１倍”に設定される。
【００８６】
次に、ヒューズ素子ＦＵＳＥ０が未切断であって、ヒューズ素子ＦＵＳＥ１が切断されているときには、駆動能力切替え信号ＤＲＶ＜３：０＞は、「Ｈ，Ｈ，Ｌ，Ｌ」に設定される。
【００８７】
データ出力回路６２において、信号ＲＤＡＭＰが「Ｈ」レベル（読出しデータが「Ｈ」レベルに相当）のときには、クロック信号ＣＫＤに同期して、２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３の出力ノードからは、「Ｌ，Ｌ，Ｈ，Ｈ」の信号が出力される。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ３は、ゲートに「Ｌ，Ｌ，Ｈ，Ｈ」の信号を受けると、ＰチャネルＭＯＳトランジスタＰ０，Ｐ１が導通状態となり、電源ノードＶｄｄと出力ノードＮＤ６２との間に電流経路を形成する。
【００８８】
信号ＺＲＤＡＭＰが「Ｈ」レベル（読出しデータが「Ｌ」レベルに相当）のときには、クロック信号ＣＫＤに同期して、２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３の出力ノードからは、「Ｈ，Ｈ，Ｌ，Ｌ」の信号が出力される。ＮチャネルＭＯＳトランジスタＮ０〜Ｎ３は、ゲートに「Ｈ，Ｈ，Ｌ，Ｌ」の信号を受けると、ＮチャネルＭＯＳトランジスタＮ０，Ｎ１が導通状態となり、接地ノードＧＮＤと出力ノードＮＤ６２との間に電流経路を形成する。
【００８９】
したがって、この場合は、出力ドライバトランジスタの電流駆動能力は、”２倍”に設定される。
【００９０】
さらに、ヒューズ素子ＦＵＳＥ０が未切断であって、ヒューズ素子ＦＵＳＥ１が切断されているときには、駆動能力切替え信号ＤＲＶ＜３：０＞は、「Ｈ，Ｈ，Ｈ，Ｌ」に設定される。
【００９１】
データ出力回路６２において、信号ＲＤＡＭＰが「Ｈ」レベルのときには、２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３の出力ノードからは、クロック信号ＣＫＤに同期して、「Ｌ，Ｌ，Ｌ，Ｈ」の信号が出力される。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ３は、ゲートに「Ｌ，Ｌ，Ｌ，Ｈ」の信号を受けると、ＰチャネルＭＯＳトランジスタＰ０，Ｐ１，Ｐ２が導通状態となり、電源ノードＶｄｄと出力ノードＮＤ６２との間に電流経路を形成する。
【００９２】
信号ＺＲＤＡＭＰが「Ｈ」レベルのときには、クロック信号ＣＫＤに同期して、２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３の出力ノードからは、「Ｈ，Ｈ，Ｈ，Ｌ」の信号が出力される。ＮチャネルＭＯＳトランジスタＮ０〜Ｎ３は、ゲートに「Ｈ，Ｈ，Ｈ，Ｌ」の信号を受けると、ＮチャネルＭＯＳトランジスタＮ０，Ｎ１，Ｎ２が導通状態となり、接地ノードＧＮＤと出力ノードＮＤ６２との間に電流経路を形成する。
【００９３】
したがって、この場合の出力ドライバトランジスタの電流駆動能力は、”３倍”に設定される。
【００９４】
最後に、ヒューズ素子ＦＵＳＥ０，ＦＵＳＥ１のいずれもが未切断のときには、駆動能力切替え信号ＤＲＶ＜３：０＞は、「Ｈ，Ｈ，Ｈ，Ｈ」に設定される。
【００９５】
データ出力回路６２において、信号ＲＤＡＭＰ「Ｈ」レベルのときには、クロック信号ＣＫＤに同期して、２入力ＮＡＮＤ回路ＧＵ０〜ＧＵ３の出力ノードからは、「Ｌ，Ｌ，Ｌ，Ｌ」の信号が出力される。ＰチャネルＭＯＳトランジスタＰ０〜Ｐ３は、ゲートに「Ｌ，Ｌ，Ｌ，Ｌ」の信号を受けると、ＰチャネルＭＯＳトランジスタＰ０〜Ｐ３がすべて導通状態となり、電源ノードＶｄｄと出力ノードＮＤ６２との間に電流経路を形成する。
【００９６】
信号ＺＲＤＡＭＰが「Ｈ」レベルのときには、クロック信号ＣＫＤに同期して、２入力ＮＡＮＤ回路ＧＤ０〜ＧＤ３の出力ノードからは、「Ｈ，Ｈ，Ｈ，Ｈ」の信号が出力される。ＮチャネルＭＯＳトランジスタＮ０〜Ｎ３は、ゲートに「Ｈ，Ｈ，Ｈ，Ｈ」の信号を受けると、ＮチャネルＭＯＳトランジスタＮ０〜Ｎ３がすべて導通状態となり、接地ノードＧＮＤと出力ノードＮＤ６２との間に電流経路を形成する。
【００９７】
したがって、この場合の出力ドライバトランジスタの電流駆動能力は、”４倍”に設定される。
【００９８】
以上のように、駆動能力設定用ヒューズ回路のヒューズ素子ＦＵＳＥ０，ＦＵＳＥ１の切断／未切断を設定することにより、出力ドライバトランジスタの駆動能力は１倍から４倍までに調整することができる。動作周波数に応じて電流駆動能力を調整することによって、低速動作から高速動作にまで対応することが可能となる。
【００９９】
図６は、以上の構成からなる同期型半導体記憶装置１００におけるデータ読出時の動作波形を示す図である。
【０１００】
図６を参照して、所定の周期で動作する外部クロック信号ＣＬＫが入力されると、クロックバッファ４０において、外部クロック信号ＣＬＫを所定の遅延量だけ遅延させた出力用クロック信号ＣＬＫＱが生成され、出力バッファ６０に供給される。クロック信号ＣＬＫＱ０は、後述するように、クロックバッファ６０の内部で中間に生成されるクロック信号である。
【０１０１】
出力バッファ６０のデータ出力回路６２では、図４（ｂ）に示すように、出力用クロック信号ＣＬＫＱをさらに所定の遅延量だけ遅延させて、クロック信号ＣＫＤが生成される。データ出力回路６２は、クロック信号ＣＫＤに同期して、データ入出力端子８０に出力データ信号ＤＱを出力する。
【０１０２】
さらに、出力バッファ６０のリードアンプ６１では、出力用クロック信号ＣＬＫＱに基づいて、所定の期間「Ｈ」レベルとなるリードアンプイコライズ指示信号ＥＱが生成される。また、出力用クロック信号ＣＬＫＱとデータ出力イネーブル信号ＺＯＥとに基づいて、リードアンプ活性化信号ＲＤＡＥ，ＺＲＤＡＥが生成される。
【０１０３】
したがって、図６に示すように、同期型半導体記憶装置１００は、データ出力イネーブル信号ＺＯＥが「Ｌ」レベルに活性化され、リードアンプイコライズ指示信号ＥＱが「Ｈ」レベルから「Ｌ」レベルとなるタイミングでプリチャージ動作を完了する。
【０１０４】
さらに、リードアンプ活性化信号ＺＲＤＡＥが「Ｈ」レベルとなると、データバスＤＢ，ＺＤＢを伝達する読出データが、信号ＲＤＡＭＰ，ＺＲＤＡＭＰとして、リードアンプ６１内のクロスカップル型増幅器ＸＡへと転送される。
【０１０５】
リードアンプ活性化信号ＺＲＤＡＥが「Ｌ」レベルとなると、クロスカップル型増幅器ＸＡは、転送データを差動増幅する。これにより、信号ＲＤＡＭＰ，ＺＲＤＡＭＰが読出データに対応して、「Ｈ」または「Ｌ」レベルに駆動され、データ出力回路６２へ伝達される。
【０１０６】
データ出力回路６２は、信号ＲＤＡＭＰ，ＺＲＤＡＭＰを受けると、クロック信号ＣＫＤの立上りに同期して、データ入出力端子８０に出力データ信号ＤＱを出力する。したがって、図６に示すように、出力データ信号ＤＱは、クロック信号ＣＬＫに対して、一定時間ｔＡＣの遅延をもって出力されることとなる。
【０１０７】
ここで、データ出力回路６２の出力タイミングを決めるクロック信号ＣＫＤは、先述のように、クロックバッファ４０において、外部クロック信号ＣＬＫに所定の遅延量を与えた出力用クロック信号ＣＬＫＱに基づいて生成される。
【０１０８】
従来の同期型半導体記憶装置では、このクロック信号ＣＬＫＱの遅延量は、クロックバッファに配された遅延ユニットのユニット数によって一義的に決まる時間に固定されるのが一般的であった。そのため、データ出力回路６２において、出力ドライバトランジスタの電流駆動能力を上記のように調整したときに、出力データ信号ＤＱの出力タイミングに”ずれ”が生じるという問題が起きていた。
【０１０９】
以下においては、最初に、従来の同期型半導体記憶装置に用いられるクロックバッファの一般的な回路構成を示し、出力ドライバトランジスタの電流駆動能力とデータ出力タイミングとの相関から上記の問題点について説明する。続いて、この問題点を解決するために今回提案するクロックバッファについて詳述する。
【０１１０】
図７は、一般的なクロックバッファの構成を示す機能ブロック図である。
【０１１１】
図７を参照して、クロックバッファは、クロック信号ＣＬＫを受けるクロック入力バッファ４１と、外部クロック信号ＣＬＫに一定の遅延量を与えるクロック遅延回路４２とからなる。
【０１１２】
図８は、図７に示すクロック入力バッファ４１の構成を示す回路図である。
【０１１３】
図８を参照して、クロック入力バッファ４１は、電源ノードＶｄｄと接地ノードＧＮＤとの間に直列に接続されるＰチャネルＭＯＳトランジスタＰ４１およびＮチャネルＭＯＳトランジスタＮ４１と、インバータＩ４１とを有する。
【０１１４】
ＰチャネルＭＯＳトランジスタＰ４１とＮチャネルＭＯＳトランジスタＮ４１とは、ＣＭＯＳインバータを構成し、ゲートに外部クロック信号ＣＬＫを受けると、外部クロック信号ＣＬＫの反転信号を出力する。インバータＩ４１は、外部クロック信号ＣＬＫの反転信号をさらに反転したクロック信号ＣＬＫＱ０を出力する。
【０１１５】
図９は、図７に示すクロック遅延回路４２の構成を示す図である。
【０１１６】
図９を参照して、クロック遅延回路４２は、入力ノードと出力ノードとの間に直列に結合される偶数個のインバータＩ１０〜Ｉ２５からなる。インバータＩ１０〜Ｉ２５は、２個のインバータを１つの遅延ユニットＤＵとして、複数の遅延ユニットを構成する。
【０１１７】
本構成において、クロック入力バッファ４１から出力されるクロック信号ＣＬＫＱ０は、遅延ユニット当りの単位遅延量とユニット数との積に相当する遅延量（固定値）だけ遅延され、出力用クロック信号ＣＬＫＱとして出力される。
【０１１８】
すなわち、従来の同期型半導体記憶装置においては、クロックバッファにおいて、外部クロック信号ＣＬＫに対して、常に一定の遅延量を有する出力用クロック信号ＣＬＫＱが生成されて出力される。
【０１１９】
図１０は、図７に示すクロックバッファを搭載する従来の同期型半導体記憶装置におけるデータ読出時の動作波形を示す図である。
【０１２０】
外部クロック信号ＣＬＫを一定の遅延量だけ遅延させた出力用クロック信号ＣＬＫＱは、図４のデータ出力回路６２において、さらに一定の遅延量だけ遅延されたクロック信号ＣＫＤに変換される。
【０１２１】
図１０に示すように、このクロック信号ＣＫＤの立上りを出力タイミングとして、出力データ信号ＤＱがデータ入出力端子８０から出力される。クロック信号ＣＫＤに正確に同期していれば、出力タイミングは、外部クロック信号ＣＬＫに対して、遅延時間ｔＡＣだけ遅れたタイミングとなる。
【０１２２】
ここで、データ出力回路６２において、出力ドライバトランジスタの電流駆動能力を１倍から４倍まで変化させると、出力タイミングには、クロック信号ＣＫＤに対する”ずれ”が発生する。この”ずれ”は、電流駆動能力が低いほど大きく、出力タイミングは、遅延時間ｔＡＣよりもさらに遅れたタイミングとなってしまう。
【０１２３】
通常、外部クロック信号ＣＬＫの活性化から出力タイミングまでの遅延時間ｔＡＣは、マイクロプロセッサの高速性を表わすスペックとして、データシートにおいて規定される。したがって、データ出力回路６２の電流駆動能力を変化させることによって、出力タイミングにばらつきが生じることは、製品の信頼性の点で大きな問題となる。
【０１２４】
そこで、本実施の形態では、かかる問題を解決して、電流駆動能力に依らず一定の出力タイミングでデータ出力が可能な同期型半導体記憶装置を提案する。
【０１２５】
図１１は、実施の形態１に従う同期型半導体記憶装置のクロックバッファ４０に含まれるクロック遅延調整回路４３Ａの構成を示す回路図である。なお、本実施の形態に従うクロック調整遅延回路４３Ａは、図９の従来のクロック遅延回路４２において、遅延ユニット数によって一義的に決定されていた遅延量を、出力ドライバトランジスタの電流駆動能力の変化に応じて可変とすることを特徴とする。
【０１２６】
図１１を参照して、クロック遅延調整回路４３Ａは、入力ノードと出力ノードとの間に直列に結合された複数のインバータＩ１０〜Ｉ２３を含む。
【０１２７】
インバータＩ１０〜Ｉ２３は、２個のインバータを１つの遅延ユニットＤＵとして、複数の遅延ユニットＤＵを構成する。図示しないクロック入力バッファ４１からのクロック信号ＣＬＫＱ０は、活性状態となった遅延ユニットの数によって決まる遅延量だけ遅延され、出力用クロック信号ＣＬＫＱとして出力される。
【０１２８】
クロック遅延調整回路４３Ａは、さらに、遅延ユニットＤＵ０〜ＤＵ３における遅延量を調整する遅延調整ユニットＤＣＵ０〜ＤＣＵ３を含む。
【０１２９】
遅延調整ユニットＤＣＵ０は、ノードＮＤ００とノードＮＤ０１との間に結合されるトランスファゲートＴ０ａと、ノードＮＤ００とノードＮＤ０１との間に直列に結合される遅延ユニットＤＵ０およびトランスファゲートＴ０ｂとを有する。
【０１３０】
トランスファゲートＴ０ａ，Ｔ０ｂは、駆動能力切替え信号ＤＲＶ＜０＞，ＺＤＲＶ＜０＞に応答して、相補的に閉状態となり、ノードＮＤ００上の信号をノードＮＤ０１へと伝達する。なお、駆動能力切替え信号ＺＤＲＶ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞を受けるインバータＩ４３により生成され、ＤＲＶ＜３：０＞と相補の信号である。
【０１３１】
駆動能力切替え信号ＤＲＶ＜０＞が「Ｈ」レベルのときには、トランスファゲートＴ０ｂが閉状態となり、ノードＮＤ００上の信号を遅延ユニットＤＵ０を介してノードＮＤ０１へ伝達する。一方、駆動能力切替え信号ＤＲＶ＜０＞が「Ｌ」レベルのときには、トランスファゲートＴ０ａが閉状態となり、ノードＮＤ００上の信号をそのままノードＮＤ０１へ伝達する。すなわち、駆動能力切替え信号ＤＲＶ＜０＞が「Ｈ」レベルのときには、ノードＮＤ００に伝達されるクロック信号ＣＬＫＱ０は、遅延ユニットＤＵ０の遅延量だけ遅延されて、次の遅延調整ユニットＤＣＵ１に伝達される。一方、駆動能力切替え信号ＤＲＶ＜０＞が「Ｌ」レベルのときには、ノードＮＤ００に伝達されるクロック信号ＣＬＫＱ０は、遅延されずに次の遅延調整ユニットＤＣＵ１に伝達される。
【０１３２】
遅延調整ユニットＤＣＵ１は、ノードＮＤ１０とノードＮＤ１１との間に結合されるトランスファゲートＴ１ａと、ノードＮＤ１０とノードＮＤ１１との間に直列に結合される遅延ユニットＤＵ１およびトランスファゲートＴ１ｂとを有する。トランスファゲートＴ１ａ，Ｔ１ｂは、駆動能力切替え信号ＤＲＶ＜１＞，ＺＤＲＶ＜１＞に応答して、相補的に閉状態となり、ノードＮＤ１０上の信号をノードＮＤ１１へと伝達する。
【０１３３】
駆動能力切替え信号ＤＲＶ＜１＞が「Ｈ」レベルのときには、ノードＮＤ１０に伝達されるクロック信号ＣＬＫＱ０は、遅延ユニットＤＵ１の単位遅延量だけ遅延されて、次の遅延調整ユニットＤＣＵ２に伝達される。一方、駆動能力切替え信号ＤＲＶ＜１＞が「Ｌ」レベルのときには、ノードＮＤ１０に伝達されるクロック信号ＣＬＫＱ０は、遅延されずに次の遅延調整ユニットＤＣＵ２に伝達される。
【０１３４】
遅延調整ユニットＤＣＵ２は、ノードＮＤ２０とノードＮＤ２１との間に結合されるトランスファゲートＴ２ａと、ノードＮＤ２０とノードＮＤ２１との間に直列に結合される遅延ユニットＤＵ２およびトランスファゲートＴ２ｂとを有する。トランスファゲートＴ２ａ，Ｔ２ｂは、駆動能力切替え信号ＤＲＶ＜２＞，ＺＤＲＶ＜２＞に応答して、相補的に閉状態となり、ノードＮＤ２０上の信号をノードＮＤ２１へと伝達する。
【０１３５】
駆動能力切替え信号ＤＲＶ＜２＞が「Ｈ」レベルのときには、ノードＮＤ２０に伝達されるクロック信号ＣＬＫＱ０は、遅延ユニットＤＵ２の単位遅延量だけ遅延されて、次の遅延調整ユニットＤＣＵ３に伝達される。一方、駆動能力切替え信号ＤＲＶ＜２＞が「Ｌ」レベルのときには、ノードＮＤ２０に伝達されるクロック信号ＣＬＫＱ０は、遅延されずに次の遅延調整ユニットＤＣＵ３に伝達される。
【０１３６】
遅延調整ユニットＤＣＵ３は、ノードＮＤ３０とノードＮＤ３１との間に結合されるトランスファゲートＴ３ａと、ノードＮＤ３０とノードＮＤ３１との間に直列に結合される遅延ユニットＤＵ３およびトランスファゲートＴ３ｂとを有する。トランスファゲートＴ３ａ，Ｔ３ｂは、駆動能力切替え信号ＤＲＶ＜３＞，ＺＤＲＶ＜３＞に応答して、相補的に閉状態となり、ノードＮＤ３０上の信号をノードＮＤ３１へと伝達する。
【０１３７】
駆動能力切替え信号ＤＲＶ＜３＞が「Ｈ」レベルのときには、ノードＮＤ３０に伝達されるクロック信号ＣＬＫＱ０は、遅延ユニットＤＵ３の単位遅延量だけ遅延されて、クロック遅延調整回路の出力ノードに伝達され、出力用クロック信号ＣＬＫＱとして出力される。一方、駆動能力切替え信号ＤＲＶ＜３＞が「Ｌ」レベルのときには、ノードＮＤ３０に伝達されるクロック信号ＣＬＫＱ０は、遅延されずに出力ノードに伝達され、出力用クロック信号ＣＬＫＱとして出力される。
【０１３８】
以上のように、遅延調整ユニットＤＣＵ０〜ＤＣＵ３の各々は、駆動能力切替え信号ＤＲＶ＜３：０＞に応じて、クロック信号ＣＬＫＱ０に、対応する遅延ユニットＤＵ０〜ＤＵ３の遅延量を与える。
【０１３９】
この結果、電流駆動能力が低いときには、「Ｌ」レベルの駆動能力切替え信号ＤＲＶ＜ｉ＞（ｉは０〜３の整数）が与えられる遅延調整ユニットＤＣＵｉにおいては、クロック信号ＣＬＫＱ０は遅延されないことから、出力用クロック信号ＣＬＫＱの遅延量は小さくなる。
【０１４０】
一方、電流駆動能力が高いときには、「Ｈ」レベルの駆動能力切替え信号ＤＲＶ＜ｉ＞が与えられる遅延調整ユニットＤＣＵｉにおいて、クロック信号ＣＬＫＱ０は遅延されることから、出力用クロック信号ＣＬＫＱの遅延量は大きくなる。
【０１４１】
このように、本実施の形態によれば、出力ドライバトランジスタの電流駆動能力に応じて、出力用クロック信号ＣＬＫＱの活性化のタイミングを調整することができる。
【０１４２】
図１２は、この発明の実施の形態１に従う同期型半導体記憶装置１００におけるデータ読出時の動作波形を示す図である。
【０１４３】
先述のように、クロック信号ＣＬＫを遅延して生成される出力用クロック信号ＣＬＫＱは、出力ドライバトランジスタの電流駆動能力に応じて、その遅延量を調整することができる。
【０１４４】
出力データ信号ＤＱの出力タイミングを決めるクロック信号ＣＫＤは、図１２に示すように、この出力用クロック信号ＣＬＫＱによって、電流駆動能力に応じて異なる遅延量を有する。詳細には、電流駆動能力が１倍のときには、遅延量が最も少なく、電流駆動能力が４倍のときには、遅延量が最も多い。
【０１４５】
データ出力回路６２は、このクロック信号ＣＫＤに応答して、データ信号ＤＱを出力する。例えば、出力ドライバトランジスタの電流駆動能力が１倍のときには、クロック信号ＣＫＤに対して遅延が発生するが、調整されたクロック信号ＣＫＤによって、遅延量の発生が補償されるため、出力タイミングのクロック信号ＣＬＫに対する遅延時間ｔＡＣに”ずれ”が生じない。
【０１４６】
出力ドライバトランジスタの電流駆動能力が４倍のときにおいても、遅延量を調整されたクロック信号ＣＫＤによって、出力タイミングは、遅延時間ｔＡＣに調整される。
【０１４７】
この結果、出力ドライバトランジスタが活性化するタイミングは、電流駆動能力に応じて変化するので、電流駆動能力が変化してもデータ出力タイミングは一定に保たれる。
【０１４８】
以上のように、この発明の実施の形態１によれば、出力ドライバトランジスタの電流駆動能力を変化させるときに、その電流駆動能力に応じて出力ドライバトランジスタが活性化するタイミングを調整することにより、データ信号の出力タイミングを一定に保つことができる。
【０１４９】
実施の形態２．
実施の形態１では、出力ドライバトランジスタが活性化するタイミングを調整することにより、出力ドライバトランジスタの電流駆動能力の大小に起因するデータ出力タイミングのずれを補償する手段について提案した。この構成は、出力ドライバトランジスタの電流駆動能力に依存しない一定のデータ出力タイミングを保持できるという点で有効である。
【０１５０】
一方、出力データ信号ＤＱの出力負荷が電流駆動能力に応じた大きさであれば、データ出力タイミングの変動は小さくなる。この場合は、出力用クロック信号ＣＬＫＱのタイミング調整を必要としない。
【０１５１】
そこで、本実施の形態では、実施の形態１のクロック遅延調整回路４３Ａに、出力用クロック信号ＣＬＫＱのタイミング調整を行なうか否かの選択機能が付加された構成について提案する。
【０１５２】
なお、本実施の形態に従う同期型半導体記憶装置の構成は、以下に示すクロック遅延調整回路４３Ｂを除いて、図１に示す実施の形態１の構成と同様であるため、重複する部分についての詳細な説明は繰り返さない。
【０１５３】
図１３（ａ）は、この発明の実施の形態２に従う同期型半導体記憶装置のクロックバッファ４０に含まれるクロック遅延調整回路４３Ｂの構成を示す図である。
【０１５４】
図１３（ａ）を参照して、クロック遅延調整回路４３Ｂは、入力ノードと出力ノードとの間に直列に結合された複数のインバータＩ１０〜Ｉ２３を含む。
【０１５５】
インバータＩ１０〜Ｉ２３は、２個のインバータを１つの遅延ユニットＤＵとして、複数の遅延ユニットを構成する。図示しないクロック入力バッファ４１からのクロック信号ＣＬＫＱ０は、活性状態となった遅延ユニットＤＵの数によって決まる遅延量だけ遅延され、出力用クロック信号ＣＬＫＱとして出力される。
【０１５６】
クロック遅延調整回路４３Ｂは、さらに、遅延ユニットＤＵ０〜ＤＵ３における遅延量を調整する遅延調整ユニットＤＣＵ０〜ＤＣＵ３を含む。
【０１５７】
遅延調整ユニットＤＣＵ０は、ノードＮＤ００とノードＮＤ０１との間に結合されるトランスファゲートＴ０ａと、ノードＮＤ００とノードＮＤ１０との間に直列に結合される遅延ユニットＤＵ０およびトランスファゲートＴ０ｂとを有する。
【０１５８】
トランスファゲートＴ０ａ，Ｔ０ｂは、駆動能力切替え選択信号ＤＲＶＬ＜０＞，ＺＤＲＶＬ＜０＞に応答して、相補的に閉状態となり、ノードＮＤ００上の信号をノードＮＤ０１へと伝達する。なお、駆動能力切替え選択信号ＺＤＲＶＬ＜３：０＞は、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を受けるインバータ（図示せず）により生成され、ＤＲＶＬ＜３：０＞と相補の信号である。
【０１５９】
駆動能力切替え選択信号ＤＲＶＬ＜０＞が「Ｈ」レベルのときには、トランスファゲートＴ０ｂが閉状態となり、ノードＮＤ００上の信号を遅延ユニットＤＵ０を介してノードＮＤ０１へ伝達する。一方、駆動能力切替え選択信号ＤＲＶＬ＜０＞が「Ｌ」レベルのときには、トランスファゲートＴ０ａが閉状態となり、ノードＮＤ００上の信号をそのままノードＮＤ０１へ伝達する。すなわち、駆動能力切替え選択信号ＤＲＶ＜０＞が「Ｈ」レベルのときには、ノードＮＤ００に伝達されるクロック信号ＣＬＫＱ０は、遅延ユニットＤＵ０の単位遅延量だけ遅延されて、次の遅延調整ユニットＤＣＵ１に伝達される。一方、駆動能力切替え選択信号ＤＲＶＬ＜０＞が「Ｌ」レベルのときには、ノードＮＤ００に伝達されるクロック信号ＣＬＫＱ０は、遅延されずに次の遅延調整ユニットＤＣＵ１に伝達される。
【０１６０】
遅延調整ユニットＤＣＵ１は、ノードＮＤ１０とノードＮＤ１１との間に結合されるトランスファゲートＴ１ａと、ノードＮＤ１０とノードＮＤ１１との間に直列に結合される遅延ユニットＤＵ１およびトランスファゲートＴ１ｂとを有する。トランスファゲートＴ１ａ，Ｔ１ｂは、駆動能力切替え選択信号ＤＲＶＬ＜１＞，ＺＤＲＶＬ＜１＞に応答して、相補的に閉状態となり、ノードＮＤ１０上の信号をノードＮＤ１１へと伝達する。
【０１６１】
遅延調整ユニットＤＣＵ２は、ノードＮＤ２０とノードＮＤ２１との間に結合されるトランスファゲートＴ２ａと、ノードＮＤ２０とノードＮＤ２１との間に直列に結合される遅延ユニットＤＵ２およびトランスファゲートＴ２ｂとを有する。トランスファゲートＴ２ａ，Ｔ２ｂは、駆動能力切替え選択信号ＤＲＶＬ＜２＞，ＺＤＲＶＬ＜２＞に応答して、相補的に閉状態となり、ノードＮＤ２０上の信号をノードＮＤ２１へと伝達する。
【０１６２】
遅延調整ユニットＤＣＵ３は、ノードＮＤ３０とノードＮＤ３１との間に結合されるトランスファゲートＴ３ａと、ノードＮＤ３０とノードＮＤ３１との間に直列に結合される遅延ユニットＤＵ３およびトランスファゲートＴ３ｂとを有する。トランスファゲートＴ３ａ，Ｔ３ｂは、駆動能力切替え選択信号ＤＲＶＬ＜３＞，ＺＤＲＶＬ＜３＞に応答して、相補的に閉状態となり、ノードＮＤ３０上の信号をノードＮＤ３１へと伝達する。
【０１６３】
以上のように、本実施の形態のクロック遅延調整回路４３Ｂは、図１１に示す実施の形態１のクロック調整遅延回路４３Ａとは、基本的な構成を同一としており、遅延調整ユニットＤＣＵ０〜ＤＣＵ３の各々における遅延量が、実施の形態１では、駆動能力切替え信号ＤＲＶ＜３：０＞に応じて調整されるのに対して、本実施の形態では、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞に応じて調整される点でのみ異なる。
【０１６４】
ここで、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、以下に示すように、駆動能力切替え信号ＤＲＶ＜３：０＞と、出力用クロック信号ＣＬＫＱのタイミング調整の要否を示す活性化信号ＥＮＢとに基づいて生成される信号である。
【０１６５】
図１３（ｂ）は、図１３（ａ）のクロック遅延調整回路４３Ｂに配され、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を発生する部分の構成を示す図である。
【０１６６】
図１３（ｂ）を参照して、駆動能力切替え選択信号発生部は、出力用クロック信号ＣＬＫＱのタイミング調整を行なうか否かの情報を不揮発的に記憶するプログラム部４４と、記憶されたプログラム情報を保持するラッチ部４５と、プログラム情報と駆動能力切替え信号ＤＲＶ＜３：０＞とから駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を生成する信号生成部４６とを有する。
【０１６７】
プログラム部４４は、電源ノードＶｄｄと接地ノードＧＮＤとの間に直列に接続されるヒューズ素子ＦＵＳＥ２および電流源Ｓ２とからなる。なお、電流源Ｓ２は、消費電流低減のために、低電流のものが配される。
【０１６８】
プログラム部４４は、ヒューズ素子ＦＵＳＥ２にプログラム入力が与えらないとき、すなわちレーザーブロー入力による切断がなされないときには、導通状態となる。一方、ヒューズ素子ＦＵＳＥ０にプログラム入力が与えられたとき、すなわちレーザーブロー入力によって切断がなされたときには、プログラム部４４は、不揮発的に非導通状態となる。
【０１６９】
出力用クロック信号ＣＬＫＱのタイミング調整を行なうときには、プログラム部４４において、ヒューズ素子ＦＵＳＥ２は未切断とされる。これにより、プログラム部４４が導通状態となり、出力電位は「Ｈ」レベルに設定される。
【０１７０】
一方、出力用クロック信号ＣＬＫＱのタイミング調整を行なわないときには、プログラム部４４において、ヒューズ素子ＦＵＳＥ２は切断される。これにより、プログラム部４４が非導通状態となり、出力電位は「Ｌ」レベルに設定される。
【０１７１】
ラッチ部４５は、一方の出力ノードが他方の入力ノードに結合されるインバータＩ４５，Ｉ４６と、インバータＩ４５の出力を反転して出力するインバータＩ４７とを有する。プログラム部４４が出力する電位は、ラッチ部４５で保持され、インバータＩ４７の出力ノードから活性化信号ＥＮＢとして信号生成部４６へ伝達される。すなわち、タイミング調整を行なうときには、「Ｈ」レベルの活性化信号ＥＮＢが生成され、タイミング調整を行なわないときには、「Ｌ」レベルの活性化信号ＥＮＢが生成される。
【０１７２】
信号生成部４６は、第１の入力ノードに活性化信号ＥＮＢを受け、第２の入力ノードに、インバータＩ４８から出力される駆動能力切替え信号ＤＲＶ＜３：０＞の反転信号を受ける２入力ＮＡＮＤ回路Ｇ４６を有する。
【０１７３】
２入力ＮＡＮＤ回路Ｇ４６は、これらの２信号の論理積の演算結果から、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を生成する。活性化信号ＥＮＢが「Ｈ」レベルのとき、すなわちタイミング調整を行なうときには、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞の論理に応じた信号となる。一方、活性化信号ＥＮＢが「Ｌ」レベルのとき、すなわちタイミング調整を行なわないときには、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞の論理によらず、「Ｈ，Ｈ，Ｈ，Ｈ」の論理となる。
【０１７４】
再び図１３（ａ）を参照して、クロック調整遅延回路４３Ｂは、図１３（ｂ）の信号生成部４６で生成された駆動能力切替え選択信号ＤＲＶＬ＜３：０＞に応じて、遅延調整ユニットＤＣＵの各々の遅延量を調整する。
【０１７５】
タイミング調整を行なうときには、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞に等しいことから、実施の形態１と同様に、電流駆動能力に応じた遅延量を有する出力用クロック信号ＣＬＫＱが生成される。
【０１７６】
一方、タイミング調整を行なわないときには、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞の論理によらず、すべて「Ｈ」レベルとなることから、遅延調整ユニットＤＣＵ０〜ＤＣＵ３での遅延量の調整は行なわれず、一定の遅延量を有する出力用クロック信号ＣＬＫＱが生成される。
【０１７７】
以上のように、この発明の実施の形態２に従えば、出力ドライバトランジスタの電流駆動能力に応じて、出力用クロック信号ＣＬＫＱの活性化のタイミングを調整することができるとともに、製品レベルでの使用状況（出力負荷との整合性）に応じて、出力ドライバトランジスタの電流駆動能力調整時において、出力用クロック信号のタイミング調整を行なうかどうかの選択を行なうことが可能となる。
【０１７８】
実施の形態３．
図１４（ａ）は、この発明の実施の形態３に従う同期型半導体記憶装置のクロックバッファ４０に含まれるクロック遅延調整回路４３Ｃの構成を示す図である。
【０１７９】
本実施の形態では、実施の形態２において提案した、出力用クロック信号ＣＬＫＱのタイミング調整選択機能を有するクロック遅延調整回路４３Ｂについて、第２の構成例を提案する。なお、実施の形態２と同様に、クロック遅延調整回路４３Ｃ以外の回路構成は、実施の形態１で述べた構成と同様であるため、重複する部分についての詳細な説明は繰り返さない。
【０１８０】
図１４（ａ）を参照して、クロック遅延調整回路４３Ｃは、入力ノードと出力ノードとの間に直列に結合された複数のインバータＩ１０〜Ｉ２３を含む。
【０１８１】
インバータＩ１０〜Ｉ２３は、２個のインバータを１つの遅延ユニットＤＵとして、複数の遅延ユニットを構成する。図示しないクロッククロック入力バッファ４１からのクロック信号ＣＬＫＱ０は、遅延ユニット数によって決まる遅延量だけ遅延され、出力用クロック信号ＣＬＫＱとして出力される。
【０１８２】
クロック遅延調整回路４３Ｃは、さらに、遅延ユニットＤＵ０〜ＤＵ３における遅延量を調整する遅延調整ユニットＤＣＵ０〜ＤＵＣ３を含む。
【０１８３】
本実施の形態のクロック遅延調整回路４３Ｃは、実施の形態２の図１３（ａ）で説明したクロック遅延調整回路４３Ｂと同じ構成であり、遅延調整ユニットＤＵＣ０〜ＤＵＣ３は、対応する駆動能力切替え選択信号ＤＲＶＬ＜３：０＞によって、遅延量が調整される。
【０１８４】
駆動能力切替え信号ＤＲＶＬ＜３：０＞についても、同様に、駆動能力切替え信号ＤＲＶ＜３：０＞と、出力用クロック信号ＣＬＫＱのタイミング調整の要否を示す活性化信号ＥＮＢとに基づいて生成される。本実施の形態では、この駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を発生する部分の第２の構成例を提案する。
【０１８５】
図１４（ｂ）は、図１４（ａ）の駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を発生する部分の構成を示す図である。
【０１８６】
図１４（ｂ）を参照して、駆動能力切替え選択信号発生部は、半導体記憶装置外部から与えられるモードレジスタセットコマンドＭＲＳによって、内部動作モードの設定の変更が可能なモードレジスタ２０と、モードレジスタ２０に格納され、モード設定に応じて出力される活性化信号ＥＮＢと、駆動能力切替え信号ＤＲＶ＜３：０＞とに基づいて駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を生成する信号生成部４７とを有する。
【０１８７】
モードレジスタ２０は、外部から指示されたモードレジスタセットコマンドＭＲＳに応じて、動作モードを特定するデータを格納する。このモードレジスタセットコマンドＭＲＳを用いて、出力用クロック信号ＣＬＫＱのタイミング調整動作を選択的に機能させる。詳細には、タイミング調整モードを選択するモードレジスタセットコマンドＭＲＳを受けると、モードレジスタ２０は、「Ｈ」レベルの活性化信号ＥＮＢを発生する。一方、タイミング調整モードを非選択とするモードレジスタセットコマンドＭＲＳを受けると、モードレジスタ２０は、「Ｌ」レベルの活性化信号ＥＮＢを発生する。
【０１８８】
信号生成部４７は、第１の入力ノードに、モードレジスタ２０からの活性化信号ＥＮＢを受け、第２の入力ノードに、インバータＩ４９から出力される駆動能力切替え信号ＤＲＶ＜３：０＞の反転信号を受ける２入力ＮＡＮＤ回路Ｇ４７を有する。
【０１８９】
２入力ＮＡＮＤ回路Ｇ４７は、これらの２信号の論理積の演算結果から、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を生成する。活性化信号ＥＮＢが「Ｈ」レベルのとき、すなわちタイミング調整を行なうときには、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞の論理に応じた信号となる。一方、活性化信号ＥＮＢが「Ｌ」レベルのとき、すなわちタイミング調整を行なわないときには、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞の論理によらず、「Ｈ，Ｈ，Ｈ，Ｈ」の論理となる。
【０１９０】
再び図１４（ａ）を参照して、クロック調整遅延回路４３Ｃは、図１４（ｂ）の信号生成部４７で生成された駆動能力切替え選択信号ＤＲＶＬ＜３：０＞に応じて、遅延調整ユニットＤＣＵ０〜ＤＣＵ３の各々の遅延量を調整する。
【０１９１】
タイミング調整を行なうときには、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞に等しいことから、実施の形態１と同様に、電流駆動能力に応じた遅延量を有する出力用クロック信号ＣＬＫＱが生成される。
【０１９２】
一方、タイミング調整を行なわないときには、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞は、駆動能力切替え信号ＤＲＶ＜３：０＞の論理によらず、すべて「Ｈ」レベルとなることから、遅延調整ユニットＤＣＵ０〜ＤＵ３での遅延量の調整は行なわれず、一定の遅延量を有する出力用クロック信号ＣＬＫＱが生成される。
【０１９３】
以上のように、この発明の実施の形態３に従えば、製品出荷後にも、製品の使用時にモードレジスタの設定を変えることにより、出力ドライバトランジスタの電流駆動能力の調整に応じて、出力用クロック信号のタイミング調整を行なうか否かの選択を行なうことができる。
【０１９４】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０１９５】
【図１】この発明の実施の形態１に従う同期型半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】図１に示す出力バッファ６０の構成を示すブロック図である。
【図３】図２に示すリードアンプ６１の構成を示す回路図（図３（ａ））および各制御信号を発生する部分の構成を示す回路図（図３（ｂ））である。
【図４】図２に示すデータ出力回路６２の構成を示す回路図（図４（ａ））および出力タイミングを制御するクロック信号ＣＫＤを生成する部分の構成を示す図（図４（ｂ））である。
【図５】駆動能力設定用ヒューズ回路の構成を示す回路図（図５（ａ））と、生成される駆動能力切替え信号ＤＲＶ＜３：０＞を示す真理値表（図５（ｂ））とである。
【図６】実施の形態１に従う同期型半導体記憶装置におけるデータ読出時の動作波形を示す図である。
【図７】一般的なクロックバッファの構成を示す機能ブロック図である。
【図８】図７に示すクロック入力バッファ４１の構成を示す回路図である。
【図９】図７に示すクロック遅延回路４２の構成を示す回路図である。
【図１０】図７に示すクロックバッファを搭載する従来の同期型半導体記憶装置におけるデータ読出時の動作波形を示す図である。
【図１１】実施の形態１に従う同期型半導体記憶装置のクロックバッファ４０に含まれるクロック遅延調整回路４３Ａの構成を示す回路図である。
【図１２】この発明の実施の形態１に従う同期型半導体記憶装置におけるデータ読出時の動作波形を示す図である。
【図１３】この発明の実施の形態２に従う同期型半導体記憶装置のクロックバッファ４０に含まれるクロック遅延調整回路４３Ｂの構成を示す図（図１３（ａ））および、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を発生する部分の構成を示す図（図１３（ｂ））である。
【図１４】この発明の実施の形態３に従う同期型半導体記憶装置のクロックバッファ４０に含まれるクロック遅延調整回路４３Ｃの構成を示す図（図１４（ａ））および、駆動能力切替え選択信号ＤＲＶＬ＜３：０＞を発生する部分の構成を示す図（図１４（ｂ））である。
【符号の説明】
【０１９６】
ＭＢ＃０〜ＭＢ＃３  メモリアレイバンク、１０  制御回路、２０  モードレジスタ、３０  アドレスバッファ、３１，３２  アドレス端子、４０  クロックバッファ、４１  クロック入力バッファ、４２  クロック遅延回路、４３Ａ，４３Ｂ，４３Ｃ  クロック遅延調整回路、４８，４９  クロック端子、５０  制御信号バッファ、５１〜５５  制御信号端子、６０  出力バッファ、６１  リードアンプ、６２  データ出力回路、４４，６３ａ，６３ｂ  プログラム部、４５，６４ａ，６４ｂ  ラッチ部、４６，４７，６５  信号生成部、７０  入力バッファ、８０  データ入出力端子、ＤＢ０，ＺＤＢ０，ＤＢ１  データバス、Ｉ１〜Ｉ３５，Ｉ４１，Ｉ４３，Ｉ４５〜Ｉ４９，Ｉ６１，Ｉ６４ａ〜Ｉ６６ａ，Ｉ６４ｂ〜Ｉ６６ｂ，Ｉ６７〜Ｉ７２，ＩＵ４〜ＩＵ６，ＩＤ０〜ＩＤ６  インバータ、ＧＵ０〜ＧＵ３，ＧＤ０〜ＧＤ３，Ｇ４６，Ｇ４７，Ｇ６６  ２入力ＮＡＮＤ回路、Ｇ１，Ｇ２，Ｇ３，Ｇ６１，Ｇ６５  ２入力ＮＯＲ回路、Ｐ０〜Ｐ３，Ｐ４１，Ｐ６２  ＰチャネルＭＯＳトランジスタ、Ｎ０〜Ｎ３，Ｎ４１，Ｎ６０〜Ｎ６４  ＮチャネルＭＯＳトランジスタ、Ｔ０ａ〜Ｔ３ａ，Ｔ０ｂ〜Ｔ３ｂ  トランスファゲート、ＤＵ，ＤＵ０〜ＤＵ３  遅延ユニット、ＤＣＵ０〜ＤＣＵ３  遅延調整ユニット、ＤＱ  出力データ信号、ＣＬＫ  外部クロック信号、ＣＬＫＱ  出力用クロック信号、ＤＲＶ，ＺＤＲＶ  駆動能力切替え信号、ＤＲＶＬ，ＺＤＲＶＬ  駆動能力切替え選択信号、ＺＯＥ  データ出力イネーブル信号、ＥＱ  リードアンプイコライズ指示信号、ＥＮＢ  活性化信号、ＭＲＳ  モードレジスタセットコマンド、１００  同期型半導体記憶装置。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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