(57)【要約】      （修正有）【課題】ＮＯアニールの適用による高電圧用ゲート酸化膜の膜質低下を防止して素子の電気的特性及び素子の信頼性を向上させることが可能なデュアルゲート酸化膜の製造方法を提供する。【解決手段】高電圧駆動素子領域ＨＶ及び低電圧駆動素子領域ＬＶが定義された半導体基板２１上に第１ゲート酸化膜２２を第１の厚さに形成する段階と、前記高電圧駆動素子領域の前記半導体基板上にのみ前記第１ゲート酸化膜を残す段階と、前記第１ゲート酸化膜を含んだ前記低電圧駆動素子領域の半導体基板上に第２ゲート酸化膜２３を前記第１の厚さより薄い第２の厚さに形成する段階と、ＮＯアニール工程を行い、これにより前記第１及び第２ゲート酸化膜の内部に窒素が拡散する段階と、急速アニール工程で前記窒素を前記酸化膜全体に均一に分布させて高電圧用ＮＯゲート酸化膜２２Ｎ及び低電圧用ＮＯゲート酸化膜２３Ｎを形成する段階とを含んでなる。【選択図】図２
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【特許請求の範囲】
【請求項１】
高電圧駆動素子領域及び低電圧駆動素子領域が定義された半導体基板上に第１ゲート酸化膜を第１の厚さに形成する段階と、
前記高電圧駆動素子領域の前記半導体基板上にのみ前記第１ゲート酸化膜を残す段階と、
前記第１ゲート酸化膜を含む前記低電圧駆動素子領域の半導体基板上に第２ゲート酸化膜を前記第１の厚さより薄い第２の厚さに形成する段階と、
ＮＯアニール工程を行い、これにより前記第１及び第２ゲート酸化膜の内部に窒素が拡散する段階と、
急速アニール工程で前記窒素を前記酸化膜全体に均一に分布させて高電圧用ＮＯゲート酸化膜及び低電圧用ＮＯゲート酸化膜を形成する段階とを含んでなることを特徴とするデュアルゲート酸化膜の製造方法。 
【請求項２】
前記第１ゲート酸化膜は、純粋酸化物を用いて７５０〜８５０℃の酸化温度で３００〜５００Åの厚さに形成することを特徴とする請求項１記載のデュアルゲート酸化膜の製造方法。
【請求項３】
前記第１ゲート酸化膜はＨ２／Ｏ２／Ｎ２ガスを用いて７５０〜８５０℃の酸化温度で３００〜５００Åの厚さに形成した後、Ｎ２アニール工程を行って形成することを特徴とする請求項１記載のデュアルゲート酸化膜の製造方法。
【請求項４】
前記第２ゲート酸化膜は純粋酸化物を用いて７５０〜８５０℃の酸化温度で６０〜１００Åの厚さに形成することを特徴とする請求項１記載のデュアルゲート酸化膜の製造方法。
【請求項５】
前記第２ゲート酸化膜の形成段階前に酸化前洗浄工程段階をさらに含むことを特徴とする請求項１記載のデュアルゲート酸化膜の製造方法。
【請求項６】
前記酸化前洗浄工程は３０〜１００秒間行い、この際、レシピーは５０：１〜１００：１（ＨＦ：Ｈ２Ｏ）ＨＦ＋Ｎ（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０、２５℃）からなることを特徴とする請求項５記載のデュアルゲート酸化膜の製造方法。
【請求項７】
前記酸化前洗浄工程は１００：１〜３００：１のＢＯＥ洗浄方式で行うことを特徴とする請求項５記載のデュアルゲート酸化膜の製造方法。
【請求項８】
前記ＮＯアニール工程は前記第２ゲート酸化膜形成工程の後にインシチュー(In-situ)で行うことを特徴とする請求項１記載のデュアルゲート酸化膜の製造方法。
【請求項９】
前記急速アニール工程は不活性雰囲気のアルゴンを用いて５００〜７００℃の温度で１５〜５０秒間行うことを特徴とする請求項１記載のデュアルゲート酸化膜の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子のデュアルゲート酸化膜の製造方法に係り、特に、ＮＯアニール適用による高電圧用ゲート酸化膜の膜質低下を防止することが可能なデュアルゲート酸化膜の製造方法に関する。
【背景技術】
【０００２】
一般に、オンチップ（On-Chip）上で同時に互いに異なるトランスコンダクタンス（Transconductance）を有する素子を実現する技術が提案されており、このような技術は低電圧駆動素子と高電圧駆動素子を実現するのに適用されている。
【０００３】
高電圧及び低電圧駆動素子を同時に実現させるとき、通常２回の酸化工程を行って高電圧用ゲート酸化膜を厚く、低電圧用ゲート酸化膜を薄く形成する。
【０００４】
ところが、低電圧駆動素子は、低い駆動電圧でも安定した素子性能維持のために高いゲートキャパシタンスを要求している。このため、低電圧駆動素子のゲート酸化膜をＮＯアニール工程（Nitrogen-Oxygen Anneal Process）で窒化させて誘電定数を高める技術が研究されている。
【０００５】
このように、ＮＯアニール工程が導入された高電圧駆動素子及び低電圧駆動素子のデュアルゲート酸化膜は、ＤＲＡＭ及びＳＲＡＭだけでなく、ＮＡＮＤ Ｆｌａｓｈなどいろいろの半導体素子に適用されている。
【０００６】
図１は従来のデュアルゲート酸化膜の製造方法を説明するための素子の断面図である。
【０００７】
図１を参照すると、まず、高電圧駆動素子領域ＨＶと低電圧駆動素子領域ＬＶが定義された半導体基板１１を提供する。高電圧駆動素子領域ＨＶの半導体基板１１の表面に第１ゲート酸化膜１２を厚く、例えば約３５０Åの厚さに形成し、第１ゲート酸化膜１２を含んだ低電圧駆動素子領域ＬＶの半導体基板１１の表面に第２ゲート酸化膜１３を薄く、例えば約８０Åの厚さに形成する。その後、ＮＯアニール工程を行う。
【０００８】
低電圧駆動素子領域ＬＶには、第２ゲート酸化膜１３のみ形成されており、第２ゲート酸化膜１３は厚さが薄いため、ＮＯアニール工程が行われる間、窒素が十分半導体基板１１の表面まで拡散し、破線で示すように、窒素トラップ（Nitrogen Trap；ＮＴ）が全体にわたって均一化（Homogenization）を成す状態になる。これにより、第２ゲート酸化膜１３が窒化された良質の低電圧用ＮＯゲート酸化膜１３Ｎが形成される。
【０００９】
高電圧駆動素子領域ＨＶには、第１ゲート酸化膜１２及び第２ゲート酸化膜１３が積層されて形成されており、積層されたゲート酸化膜１２及び１３は、厚さが厚いため、ＮＯアニール工程が行われる間、窒素が十分半導体基板１１の表面まで拡散せず、破線で示すように、窒素トラップＮＴが全体にわたって均一化（Homogenization）を成していない状態になる。さらに、第２ゲート酸化膜１３を形成する前に洗浄工程を行うが、この際、第１ゲート酸化膜１２が一部リセス（recess）される。このような状態で第２ゲート酸化膜１３の形成のための酸化工程を行うと、リセスされた部分で酸化膜が再成長（Oxide Regrowth）する。
【００１０】
その後、ＮＯアニール工程を行うことにより、Ｓｉ−Ｏ−Ｎボンディング（Bonding）を形成する。この際、洗浄工程時に化学的損傷（Chemical Attack）を受けた第１ゲート酸化膜１２の部分では窒素の凝集（Segregation）現象が発生し、Ｓｉ−Ｏ−Ｎ性欠陥（Defect;ＮＳ）が表面に発生する。これにより、第１及び第２ゲート酸化膜１２及び１３の窒化された高電圧用ＮＯゲート酸化膜１２Ｎが形成される。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
しかしながら、上述の方法によって第１及び第２ゲート酸化膜１２及び１３の窒化された高電圧用ＮＯゲート酸化膜１２Ｎが形成しても、良質の膜を得ることができない。
【００１２】
また、上述したように、従来の技術によるデュアルゲート酸化膜の製造方法で高電圧用ＮＯゲート酸化膜１２Ｎと低電圧用ＮＯゲート酸化膜１３Ｎを形成すると、窒素が凝集する現象により高電圧用ＮＯゲート酸化膜１２Ｎの膜質が低下するという問題がある。
【００１３】
したがって、本発明の目的は、ＮＯアニールの適用による高電圧用ゲート酸化膜の膜質低下を防止して素子の電気的特性及び素子の信頼性を向上させることが可能なデュアルゲート酸化膜の製造方法を提供することにある。
【課題を解決するための手段】
【００１４】
上記目的を達成するための本発明の実施例に係るデュアルゲート酸化膜の製造方法は、高電圧駆動素子領域及び低電圧駆動素子領域が定義された半導体基板上に第１ゲート酸化膜を第１の厚さに形成する段階と、前記高電圧駆動素子領域の前記半導体基板上にのみ前記第１ゲート酸化膜を残す段階と、前記第１ゲート酸化膜を含んだ前記低電圧駆動素子領域の半導体基板上に第２ゲート酸化膜を前記第１の厚さより薄い第２の厚さに形成する段階と、ＮＯアニール工程を行い、これにより前記第１及び第２ゲート酸化膜の内部に窒素が拡散する段階と、急速アニール工程で前記窒素を前記酸化膜全体に均一に分布させて高電圧用ＮＯゲート酸化膜及び低電圧用ＮＯゲート酸化膜を形成する段階とを含んでなることを特徴とする。
【発明の効果】
【００１５】
本発明は、高電圧駆動素子領域のゲート酸化膜上に凝集した窒素を不活性雰囲気中で急速アニールすることにより、半導体基板の付近まで窒素の分布を均一化させて欠陥ソース（Defect Source）を除去することができるうえ、高電圧駆動素子のゲート酸化膜の特性を向上させて素子の電気的特性及び素子の信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００１６】
以下、添付図面を参照して本発明に係る好適な実施例を詳細に説明する。本発明の実施例は、様々な変形実施が可能であるが、本発明は、下記の実施例に限定されるものと解釈されてはならない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。
【００１７】
図２（ａ）ないし図２（ｅ）は、本発明の実施例に係るデュアルゲート酸化膜の製造方法を説明するための素子の断面図である。
【００１８】
図２（ａ）に示すように、高電圧駆動素子領域ＨＶ及び低電圧駆動素子領域ＬＶが定義（Define）された半導体基板２１上に第１ゲート酸化膜２２を第１の厚さに形成する。
【００１９】
第１ゲート酸化膜２２は高電圧用として使用し、２つの方法で形成することができる。一つは、純粋酸化物（Pure Oxide）を用いて７５０〜８５０℃の酸化温度（Oxidation Temperature）で３００〜５００Åの厚さに形成する方法、もう一つは、Ｈ２／Ｏ２／Ｎ２ガスを用いて７５０〜８５０℃の酸化温度で３００〜５００Åの厚さに形成した後、Ｎ２アニール（Anneal）工程を行う。
【００２０】
図２（ｂ）に示すように、高電圧駆動素子領域ＨＶを除いた部分が開放（ｏｐｅｎ）されるように、フォトレジストパターン３０を第１ゲート酸化膜２２上に形成する。フォトレジストパターン３０をエッチングマスクとしたエッチング工程で第１ゲート酸化膜２２の露出部分を除去し、これにより第１ゲート酸化膜２２は高電圧駆動素子領域ＨＶの半導体基板２１上にのみ存在する。
【００２１】
フォトレジストパターン３０は、後続のエッチング工程時にエッチングマスクとして使用し、１.０〜１.５μｍの厚さに形成する。第１ゲート酸化膜２２の露出部分を完全に除去するために、エッチング工程はエッチングターゲットを３５０〜７００Åとし、その後オーバーエッチングターゲットを３０〜１００％にして行う。エッチング工程の安定性を高めるために、Ｏ２プラズマ方式でディスカム（Descum）工程を５〜２０分間行ってフォトレジストパターン３０境界面のスクラム（Scrum）を除去した後、エッチング工程を行うことが好ましい。
【００２２】
図２（ｃ）に示すように、フォトレジストパターン３０のストリップ（Strip）工程及び第１洗浄工程によって高電圧駆動素子領域ＨＶにのみ第１ゲート酸化膜２２が残る。
【００２３】
一方、第１ゲート酸化膜２２の除去のためのエッチング工程は、第１ゲート酸化膜２２のエッチング、フォトレジストパターン３０のストリップ及び第１洗浄を順次行うか、或いはインシチュー（In-Situ）で同時に行うことができる。
【００２４】
図２（ｄ）に示すように、第２洗浄工程を行った後、第１ゲート酸化膜２２を含んだ低電圧駆動素子領域ＬＶの半導体基板２１上に第２ゲート酸化膜２３を第１の厚さより薄い第２の厚さに形成する。
【００２５】
第２洗浄工程は、第２ゲート酸化膜２３の形成のための酸化工程前に行うもので、酸化前洗浄（Oxidation Pre Cleaning）ともいう。このような酸化前洗浄工程は３０〜１００秒間行うが、この際のレシピー（Recipe）は５０：１〜１００：１（ＨＦ：Ｈ２Ｏ）ＨＦ＋Ｎ（ＮＨ４ＯＨ：Ｈ２Ｏ２：Ｈ２Ｏ＝１：４：２０、２５℃）から構成される。酸化前洗浄工程の進行時、高電圧駆動素子領域ＨＶの第１ゲート酸化膜２２の表面がリセス（recess）されるが、リセスされた地域の粗さ（Roughness）を改善するために、１００：１〜３００：１のＢＯＥ洗浄方式で酸化前洗浄工程を行うことができる。酸化前洗浄を行うとき、エッチング比（Etch Rate）の変化を無くして第１ゲート酸化膜２２のリセスされる量が全体表面にわたって均一にすることが好ましい。
【００２６】
第２ゲート酸化膜２３は、低電圧用及び高電圧用として使用し、純粋酸化物（Pure Oxide）を用いて７５０〜８５０℃の酸化温度で６０〜１００Åの厚さに形成する。
【００２７】
図２（ｅ）に示すように、高電圧駆動素子領域ＨＶには第１及び第２ゲート酸化膜２２及び２３が積層されており、低電圧駆動素子領域ＬＶには第２ゲート酸化膜２３のみがある状態でインシチューにてＮＯアニール工程を行う。ＮＯアニール工程の間に、窒素がゲート酸化膜２２及び２３の内部に拡散するが、低電圧駆動素子領域ＬＶの第２ゲート酸化膜２３には窒素トラップが全体にわたって均一化を成す状態になるが、高電圧駆動素子領域ＨＶの積層された第１及び第２ゲート酸化膜２２及び２３には、窒素トラップが全体にわたって均一化を成していない状態になるうえ、表面の部分に窒素が凝集する現象が発生してＳｉ−Ｏ−Ｎ性欠陥が現れる。
【００２８】
したがって、窒素が全体的に均一化を成すように急速アニール（RTP Anneal）工程を行う。急速アニール工程は、不活性雰囲気のアルゴンＡｒを用いてサーマルバジェット（Thermal Budget）を最小化することが可能な条件としての温度５００〜７００℃で１５〜５０秒間行う。急速アニール工程の間、表面部分に凝集した窒素は半導体基板２１側に拡散し、これにより高電圧駆動素子領域ＨＶにはＳｉ−Ｏ−Ｎ性欠陥がなくなるうえ、窒素トラップが全体にわたって均一化を成すことになる。
【００２９】
ＮＯアニール工程及び急速アニール工程により、低電圧駆動素子領域ＬＶには、第２ゲート酸化膜２３が窒化された良質の低電圧用ＮＯゲート酸化膜２３Ｎが形成され、高電圧駆動素子領域ＨＶには、第１及び第２ゲート酸化膜２２及び２３が窒化された良質の高電圧用ＮＯゲート酸化膜２２Ｎが形成される。
【図面の簡単な説明】
【００３０】
【図１】従来のデュアルゲート酸化膜の製造方法を説明するための素子の断面図である。
【図２】本発明の実施例に係るデュアルゲート酸化膜の製造方法を説明するための素子の断面図である。
【符号の説明】
【００３１】
１１、２１    半導体基板
１２、２２    第１ゲート酸化膜
１３、２３    第２ゲート酸化膜
１２Ｎ、２２Ｎ    高電圧ＮＯゲート酸化膜
１３Ｎ、２３Ｎ    低電圧ＮＯゲート酸化膜
３０    フォトレジストパターン
ＮＴ    窒素トラップ
ＮＳ    窒素凝集
ＨＶ    高電圧駆動素子領域
ＬＶ    低電圧駆動素子領域
【図１】
2005005668.tif 000003
【図２】
2005005668.tif 000004