(57)【要約】【課題】  本発明は、同一の半導体基板上にＭＯＳトランジスタ及び拡散抵抗層を備える半導体装置の製造方法において、拡散抵抗層の電流のリークを極力抑止するものである。【解決手段】  本発明の半導体装置の製造方法は、以下の特徴を有する。即ち、ｎ型ウェル１１上に形成されたゲート電極２２及びｐ＋型の拡散抵抗層３０上を含むｎ型ウェル１１の全面に、ＣＶＤ絶縁膜２３を形成する。そして、拡散抵抗層３０の一部上に開口部４２ｍを有する第２のホトレジスト層４２を形成し、これをマスクとして、ＣＶＤ絶縁膜２３を異方性エッチングして、ゲート電極２２の側壁に側壁スペーサー２３ｓを形成する。さらに、第２のホトレジスト層４２をマスクとして、高濃度のｐ型不純物をドーピングして、ＭＯＳトランジスタ２０のソース層２４ｓ及びドレイン層２４ｄ、及び拡散抵抗層３０のコンタクト形成用ｐ＋型層３１を形成する。【選択図】  図７
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【特許請求の範囲】
【請求項１】
同一の半導体基板上にＭＯＳトランジスタ及び拡散抵抗層を備える半導体装置の製造方法であって、
前記半導体基板上に複数の素子分離層を形成する工程と、
前記素子分離層に隣接する領域に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離層で囲まれた前記半導体基板上の領域に低濃度の不純物をドーピングして拡散抵抗層を形成する工程と、
前記ゲート電極及び前記拡散抵抗層上を含む前記半導体基板の全面に、ＣＶＤ法によりＣＶＤ絶縁膜を形成する工程と、
前記拡散抵抗層の主要部上にエッチング保護層を形成し、前記エッチング保護層をエッチング保護マスクとして、前記ＣＶＤ絶縁膜を異方性エッチングして、前記ゲート電極の側壁に側壁スペーサーを形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記側壁スペーサーを形成する工程の後、
高濃度の不純物をドーピングして、前記ＭＯＳトランジスタのソース層及びドレイン層を形成する工程と、を含むことを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
同一の第１導電型半導体基板上にＭＯＳトランジスタ及び第１導電型の拡散抵抗層を備える半導体装置の製造方法であって、
前記第１導電型半導体基板上に第２導電型ウェルを形成する工程と、前記第２導電型ウェル内に複数の素子分離層を形成する工程と、
前記素子分離層に隣接する領域に、ゲート絶縁膜を介してゲート電極を形成する工程と、
前記素子分離層で囲まれた前記第２導電型ウェル上の領域に開口部を有する第１のホトレジスト層を形成し、前記第１のホトレジスト層をマスクとして、前記第２導電型ウェルに対して、低濃度の第１導電型不純物をドーピングして第１導電型の拡散抵抗層を形成する工程と、
前記第１のホトレジストを除去した後、前記ゲート電極及び前記拡散抵抗層上を含む前記第２導電型ウェルの全面に、ＣＶＤ法によりＣＶＤ絶縁膜を形成する工程と、
前記拡散抵抗層の一部上に開口部を有する第２のホトレジスト層を形成し、前記第２のホトレジスト層をエッチング保護マスクとして、前記ＣＶＤ絶縁膜を異方性エッチングして、前記拡散抵抗層の一部上及び前記第２導電型ウェルの一部上の前記ゲート絶縁膜及び前記ＣＶＤ絶縁膜を除去すると共に、前記ゲート電極上の不要な前記ＣＶＤ絶縁膜を除去して前記ゲート電極の側壁に側壁スペーサーを形成する工程と、
前記第２のホトレジスト層をマスクとして、高濃度の第１導電型不純物をドーピングして、前記ＭＯＳトランジスタのソース層及びドレイン層、及び前記拡散抵抗層のコンタクト形成用高濃度層を形成する工程と、を有することを特徴とする半導体装置の製造方法。
【請求項４】
前記半導体装置は、バイポーラトランジスタと共に、前記同一の半導体基板上に形成されることを特徴とする請求項１，２，３のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にＭＯＳトランジスタ及び拡散抵抗を同一半導体基板上に有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、テレビなどの受像機の回路に用いられる半導体装置として、バイポーラ混載型ＩＣが知られている。バイポーラ混載型ＩＣとは、例えば、ＭＯＳトランジスタ（ゲート電極の側壁に側壁スペーサーが形成されて成る）及び拡散抵抗層（低濃度不純物をドーピングして成る）が、大電流で駆動可能なバイポーラトランジスタと共に、同一半導体基板上に形成された半導体装置である。ここで、上記拡散抵抗層は、例えば、上記回路内で必要な電圧降下を生じさせる目的などに用いられる。
【０００３】
次に、上記バイポーラ混載型ＩＣに採用され得るような従来例に係る半導体装置の製造方法について、図面を参照して説明する。図８乃至図１２は、従来例に係る半導体装置の製造方法を説明する図である。なお、図８乃至図１２では、同一のp型半導体基板１０上に形成されるバイポーラトランジスタ（不図示）をはじめとする各電子デバイスのうち、１組のＭＯＳトランジスタ２０及び拡散抵抗３０が形成される領域の断面図を示している。
【０００４】
最初に、図８に示すように、ｐ型半導体基板１０上にｎ型ウェル１１を形成する。そして、そのｎ型ウェル１１内において、後述する拡散抵抗層３０が形成される領域の周囲には、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、素子分離層１２を形成する。そして、素子分離層１２を除くｎ型ウェル１１の全面にゲート絶縁膜２１（例えばシリコン酸化膜から成る）を形成する。
【０００５】
次に、図９に示すように、ゲート絶縁膜２１の一部上（拡散抵抗層３０が形成される領域に隣接した位置）にゲート電極２２を形成する。そして、拡散抵抗層３０が形成される領域上に開口部４０ｍを有するようなホトレジスト層４０を、不図示のマスクを用いた露光及び現像により形成する。このホトレジスト層４０をマスクとして、低濃度のｐ型不純物（例えばボロンなど）を、ｎ型ウェル１１に対してドーピングし、ｐ−型拡散層を形成する。
【０００６】
次に、図１０に示すように、ホトレジスト層４０を除去した後、ＣＶＤ法によってＣＶＤ絶縁膜２３（例えばシリコン酸化膜から成る）を全面に形成する。
【０００７】
その後、図１１に示すように、ＣＶＤ絶縁膜２３に対して異方性エッチングし、ゲート電極２２の側壁に側壁スペーサー２３ｓを形成する。
【０００８】
そして、図１２に示すように、不図示のマスクによって、選択的に高濃度のｐ型不純物をドーピングして、ＭＯＳトランジスタ２０のソース層２４ｓ及びドレイン層２４ｄ、及び拡散抵抗層３０のコンタクトを形成するためのコンタクト形成用ｐ＋型層３１を形成する。以上に示した製造方法により、同一のp型半導体基板１０上に、ＭＯＳトランジスタ２０（側壁スペーサー２３ｓがゲート電極２２の側壁に具備されて成る）、及び拡散抵抗層３０が形成される。
【０００９】
なお、関連する技術文献としては、例えば次の特許文献が挙げられる。
【特許文献１】特許第３１４３３６６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、従来例における半導体装置の製造方法においては、ＣＶＤ絶縁膜２３を異方性エッチングして側壁スペーサー２３ｓを形成する工程においては、オーバーエッチングによって、拡散抵抗層３０の表面に結晶欠陥などの損傷を与えていた。これにより、拡散抵抗層３０の状態がばらつき、拡散抵抗層３０の動作特性が劣化していた。
【００１１】
即ち、上記オーバーエッチングによって拡散抵抗層３０（特に、素子分離層１２との境界付近の領域）に損傷が与えられている場合、リーク電流がｎ型ウェル１１に漏れるリーク経路が多数生じてしまうという問題があった（図１２の矢印参照）。特に、同一のｐ型半導体基板１０上において形成される不図示のバイポーラトランジスタの駆動時間が長時間に及ぶ場合には、高いジュール熱が発生して、同一のｐ型半導体基板１０上に形成される拡散抵抗層３０が過熱され、リーク電流が益々増大していた。結果として、半導体装置の動作特性が劣化するという問題が生じていた。
【００１２】
そこで本発明は、同一の半導体基板上にＭＯＳトランジスタ及び拡散抵抗層が形成される半導体装置の製造方法において、上記拡散抵抗層の電流のリークを極力抑止するものである。
【課題を解決するための手段】
【００１３】
本発明は、上述の課題に鑑みて為されたものであり、同一の半導体基板上にＭＯＳトランジスタ及び拡散抵抗層を備える半導体装置の製造方法であって、少なくとも以下の工程を経ることを特徴とする。
【００１４】
即ち、本発明の半導体装置の製造方法は、半導体基板上に複数の素子分離層を形成する工程と、素子分離層に隣接する領域に、ゲート絶縁膜を介してゲート電極を形成する工程と、素子分離層で囲まれた半導体基板上の領域に低濃度の不純物をドーピングして拡散抵抗層を形成する工程と、ゲート電極及び拡散抵抗層上を含む半導体基板の全面に、ＣＶＤ法によりＣＶＤ絶縁膜を形成する工程と、拡散抵抗層の主要部上にエッチング保護層を形成し、そのエッチング保護層をエッチング保護マスクとして、ＣＶＤ絶縁膜を異方性エッチングして、ゲート電極上の側壁に側壁スペーサーを形成する工程と、を有する。
【発明の効果】
【００１５】
本発明は、ＭＯＳトランジスタのゲート電極の側壁に側壁スペーサーを形成する工程において、ＣＶＤ絶縁膜を異方性エッチングする前に、拡散抵抗層の主要部に対応するＣＶＤ絶縁膜上にエッチング保護層を形成した。これにより、拡散抵抗層に対するオーバーエッチングを回避することが可能となり、従来より問題とされていた拡散抵抗層の損傷を極力回避できる。従って、当該損傷を起因とする電流のリークを極力抑えることが可能となる。その結果、上記拡散抵抗層及びＭＯＳトランジスタが形成される半導体基板と同一の半導体基板上において、大電流で駆動可能なバイポーラトランジスタが共に形成されていても、半導体装置の動作特性の劣化が極力低減される。
【発明を実施するための最良の形態】
【００１６】
次に、本実施形態に係る半導体装置の製造方法について、図面を参照して説明する。ここで、本実施形態に係る半導体装置は、後述するＭＯＳトランジスタ及び拡散抵抗層が、例えばテレビなどの受像機の回路に用いられる大電流で駆動可能なバイポーラトランジスタと共に、同一の半導体基板上に形成されるものとする。なお、本発明の半導体装置はこれに限らず、バイポーラトランジスタ以外にも、他の電子デバイスが、上記同一の半導体基板上に形成されていてもよい。
【００１７】
図１乃至図７は、本実施形態に係る半導体装置の製造方法を説明する図である。なお、図１乃至図７では、同一のｐ型半導体基板１０上に形成されるバイポーラトランジスタ（不図示）をはじめとする各電子デバイスのうち、１組のＭＯＳトランジスタ２０及び拡散抵抗３０が形成される領域の断面図を示している。なお、本実施形態では、以下に示す製造方法によって形成されるＭＯＳトランジスタ２０はｐチャンネル型であるものとし、拡散抵抗層３０はｐ型の拡散層から成るものとする。
【００１８】
最初に、図１に示すように、ｐ型半導体基板１０上にｎ型ウェル１１を形成する。そして、そのｎ型ウェル１１内において、後述する拡散抵抗層３０が形成される領域の周囲には、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により、素子分離層１２を形成する。ここで、素子分離層１２は、例えば５００ｎｍ程度の膜厚で形成することが好ましい。そして、素子分離層１２を除くｎ型ウェル１１の全面にゲート絶縁膜２１（例えばシリコン酸化膜から成る）を形成する。ここで、ゲート絶縁膜２１は、例えば１２０ｎｍ程度の膜厚で形成することが好ましい。
【００１９】
次に、図２に示すように、ゲート絶縁膜２１の一部上（拡散抵抗層３０が形成される領域に隣接した位置）にゲート電極２２を形成する。ここで、ゲート電極２２は、例えば２００ｎｍ程度の膜厚で形成することが好ましい。このゲート電極２２は、例えばポリシリコン上にシリサイドが積層されて成るポリサイド構造により形成されるが、ポリシリコンから成る単層構造もしくはその他の構造により形成されてもよい。
【００２０】
次に、ｎ型ウェル１１のうち素子分離層１２に囲まれる領域上（即ち拡散抵抗層３０が形成される領域上）に開口部４１ｍを有する第１のホトレジスト層４１を、不図示のマスクを用いた露光及び現像により形成する。そして、この第１のホトレジスト層４１をマスクとして、低濃度のｐ型不純物を、ｎ型ウェル１１に対してドーピング（即ちイオン注入）し、ｎ型ウェル１１上において素子分離層１２に囲まれる領域上にｐ−型拡散層を形成する。このｐ−型拡散層が拡散抵抗層３０となる。ここで、低濃度のｐ型不純物とは、例えばボロン（Ｂ＋）であり、ドーピングの際の加速電圧（エネルギー）は３０ＫｅＶ程度、注入量は６×１０１２／ｃｍ２程度であることが好ましい。
【００２１】
次に、図３に示すように、第１のホトレジスト層４１を除去した後、ゲート電極２２及び拡散抵抗層３０上を含むｎ型ウェル１１の全面に、ＣＶＤ法によって、例えばシリコン酸化膜から成るＣＶＤ絶縁膜２３を形成する。後に説明するが、このＣＶＤ絶縁膜２３の一部は、ゲート電極２２の側壁に形成される側壁スペーサー２３ｓとなる。なお、側壁スペーサ−２３ｓの材料は、シリコン酸化膜に限定されず、例えばシリコン窒化膜でも構わない。
【００２２】
次に、図４に示すように、拡散抵抗層３０の一部上に対応して開口部４２ｍを有する第２のホトレジスト層４２を、不図示のマスクを用いた露光及び現像により、拡散抵抗層３０の一部上に対応するＣＶＤ絶縁膜２３上の領域に形成する。ここで、拡散抵抗層３０の一部上とは、拡散抵抗層３０の両端部近傍にコンタクトを形成するためのコンタクト形成用ｐ＋型層３１が形成され得る領域を意味する。
【００２３】
次に、図５に示すように、第２のホトレジスト層４２をマスクとして、ＣＶＤ絶縁膜２３に対して異方性エッチングを行う。この異方性エッチングは、例えばプラズマエッチングであることが好ましい。上記異方性エッチングにより、拡散抵抗層３０の一部上及びｎ型ウェル１１の一部上に形成されているゲート絶縁膜２１及びＣＶＤ絶縁膜２３が除去されると共に、ゲート電極２２上の不要なＣＶＤ絶縁膜２３が除去される。これにより、拡散抵抗層３０の一部上が露出されると共に、ゲート電極２２の側壁に側壁スペーサー２３ｓが形成される。
【００２４】
ここで、拡散抵抗層３０の主要部（即ち、最終的に半導体装置としてリーク電流の発生原因となる領域）は、ＣＶＤ絶縁膜２３に覆われたままである。そのため、上記異方性エッチングがオーバーエッチング（必要以上に長い時間にわたって行われるエッチング）となった場合においても、そのオーバーエッチングによって拡散抵抗層３０の主要部に損傷が生じることを極力回避することができる。
【００２５】
なお、ＣＶＤ絶縁膜２３に覆われずに露出した拡散抵抗層３０の一部上、即ち、コンタクト形成用ｐ＋型層３１が形成され得る領域に、異方性エッチング時のオーバーエッチングによって損傷が与えられてとしても、その領域での損傷はリーク電流に寄与しない（コンタクト形成用ｐ＋型層３１は高濃度層であるため）。従って、異方性エッチングのマスクとして用いる上記第２のホトレジスト層４２に、拡散抵抗層３０の一部上に対応して開口部４２ｍが形成されていても、拡散抵抗層３０の動作特性に対する大きな影響（即ち、電流のリークの増加）を憂慮する必要は無い。
【００２６】
次に、図６に示すように、第２のホトレジスト層４２をマスクとして、高濃度のｐ型不純物をドーピング（即ちイオン注入）する。これにより、拡散抵抗層３０上において、コンタクトを形成するためのコンタクト形成用ｐ＋型層３１が形成されると共に、ＭＯＳトランジスタ２０のソース層２４ｓ及びドレイン層２４ｄ（即ちｐ＋型層）が形成される。ここで、高濃度のｐ型不純物とは、例えば二フッ化ボロン（ＢＦ２＋）であり、ドーピングの際の加速電圧（エネルギー）は４０ＫｅＶ程度、注入量は３×１０１５／ｃｍ２程度であることが好ましい。なお、このドーピング工程は、第２のホトレジスト層４２を除去した後、マスクを用いずに行われてもよい。
【００２７】
そして、第２のホトレジスト４２を除去すると、図７に示すように、同一のｐ型半導体基板１０上にＭＯＳトランジスタ２０及び拡散抵抗層３０が完成する。
【００２８】
以上に示した半導体装置の製造方法によれば、拡散抵抗層３０の主要部がオーバーエッチングによる損傷を受けることが無い。これにより、高温動作時（例えば不図示のバイポーラトランジスタが大電流で駆動して高いジュール熱が発生する場合）においても、従来例にみられたような電流のリークを極力抑止することができる。従って、上記電流のリークを起因とする半導体装置の動作特性の劣化が極力回避される。
【００２９】
なお、上述した本実施形態では、素子分離層１２を５００ｎｍ程度、ゲート絶縁膜２１を１２０ｎｍ程度、ゲート電極２２を２００ｎｍ程度の膜厚で形成するものとしたが、本発明はこれに限定されず、それらの層を、上記以外の膜厚で形成してもよい。
【００３０】
また、本実施形態では、ドーピングする低濃度のｐ型不純物は、ボロン（Ｂ＋）であり、加速電圧（エネルギー）は３０ＫｅＶ程度、注入量は６×１０１２／ｃｍ２程度であるとし、高濃度のｐ型不純物は、二フッ化ボロン（ＢＦ２＋）であり、加速電圧は４０ＫｅＶ程度、注入量は３×１０１５／ｃｍ２程度であるとしたが、本発明はこれに限定されない。即ち、ドーピングする低濃度のｐ型不純物及び高濃度のｐ型不純物は、上記以外のｐ型不純物であってもよい。また、ドーピング時の加速電圧及び注入量は、上記以外の加速電圧及び注入量であってもよい。
【００３１】
また、本実施形態では、ＭＯＳトランジスタ２０は、いわゆるコンベンショナル型トランジスタとして、そのソース層２４ｓ及びドレイン層２４ｄをｐ＋型拡散層のみにより形成したが、本発明はこれに限定されない。即ち、本発明は、ＭＯＳトランジスタ２０のゲート電極２２の側壁に側壁スペーサー２３ｓを形成するものであれば、ソース層２４ｓ及びドレイン層２４ｄがｐ−型拡散層及びｐ＋型拡散層から成るＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有したＭＯＳトランジスタに対しても適用することができる。
【００３２】
また、本実施形態では、ｎ型ウェル１１にｐ型不純物をドーピングして、ｐチャンネル型のＭＯＳトランジスタ２０及びｐ−型の拡散抵抗層３０を形成したが、本発明はこれに限定されない。即ち、ｐ型半導体基板１０もしくはｐ型ウェルにｎ型不純物をドーピングして、ｎチャンネル型のＭＯＳトランジスタ及びｎ−型の拡散抵抗層を形成してもよい。
【図面の簡単な説明】
【００３３】
【図１】本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図２】本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図３】本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図４】本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図５】本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図６】本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図７】本発明の実施形態に係る半導体装置の製造方法を説明する図である。
【図８】従来例に係る半導体装置の製造方法を説明する図である。
【図９】従来例に係る半導体装置の製造方法を説明する図である。
【図１０】従来例に係る半導体装置の製造方法を説明する図である。
【図１１】従来例に係る半導体装置の製造方法を説明する図である。
【図１２】従来例に係る半導体装置の製造方法を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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