(57)【要約】【課題】降圧回路を有するＬＳＩをテストモードにエントリーさせる際、本来は降圧電圧を供給するべき内部電源系回路に対して過剰な外部電源電圧が印加されることを抑止し、内部電源系回路の破壊を防止する。【解決手段】電源端子１３に外部から入力する電源電圧を受け、それより低い一定の電位に降圧した降圧電圧を生成する降圧回路１１と、降圧回路の出力電圧を通常時の動作電源とする内部電源系回路１６と、電源端子に入力する電源電圧の少なくとも二段階の変化をテストモードエントリー用の電圧変化パターン入力として検知し、電源端子に入力する電源電圧を前記降圧回路の出力に代えて内部電源系回路の動作電源として供給するように切り換え制御し、テストモードにエントリーさせる制御回路１２とを具備する。【選択図】図１
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【特許請求の範囲】
【請求項１】
電源端子に外部から入力する電源電圧を受け、それより低い一定の電位に降圧した降圧電圧を生成する降圧回路と、
前記降圧回路の出力電圧を通常時の動作電源とする内部電源系回路と、
前記電源端子に入力する電源電圧の少なくとも二段階の変化をテストモードエントリー用の電圧変化パターン入力として検知し、前記電源端子に入力する電源電圧を前記降圧回路の出力に代えて前記内部電源系回路の動作電源として供給するように切り換え制御し、テストモードにエントリーさせるテストモードエントリー制御回路
とを具備することを特徴とする半導体集積回路。
【請求項２】
前記電源端子に入力する電源電圧の少なくとも二段階の変化は、前記電源端子に入力する電源電圧が定格の電源電圧より高い第１の電圧以上になった後に前記第１の電圧より低い第２の電圧以下へ変化するパターンを少なくとも１回含むことを検知することを特徴とする請求項１記載の半導体集積回路。
【請求項３】
前記テストモードエントリー制御回路は、
前記電源端子に入力する電源電圧が定格の電源電圧より高い第１の電圧以上になったことを検知し、この検知結果をラッチする第１の電源検知回路と、
前記第１の電源検知回路の検知出力がラッチされている間に前記電源端子に入力する電源電圧が定格の電源電圧より低い第２の電圧以下へ変化したことを検知し、この検知結果をラッチしてテストモードエントリー制御信号を出力する第２の電源検知回路
とを具備することを特徴とする請求項２記載の半導体集積回路。
【請求項４】
前記テストモードエントリー制御回路は、
前記第１の電源検知回路の検知動作の可否、前記検知結果のラッチ解除、前記第２の電源検知回路の検知動作の可否を制御する第１の制御回路をさらに具備することを特徴とする請求項３記載の半導体集積回路。
【請求項５】
前記第１の制御回路は、
テストモードにエントリーする前に複数の外部端子の各入力信号の論理レベルの組み合わせが特殊な状態になっている時に前記第１の電源検知回路の検知動作が可能な状態に制御し、前記テストモードエントリー制御信号が出力した後は前記第１の電源検知回路の検知動作が不可能な状態に制御するとともに前記検知結果のラッチを解除することを特徴とする請求項４記載の半導体集積回路。
【請求項６】
前記第１の制御回路は、
テストモードにエントリーする前に複数の外部端子の各入力信号の論理レベルの組み合わせが特殊な状態になっている時に前記第２の電源検知回路の検知動作が可能な状態に制御し、前記テストモードエントリー制御信号が出力した後は前記第２の電源検知回路の検知動作が不可能な状態に制御する第２の制御回路をさらに具備することを特徴とする請求項４または５記載の半導体集積回路。
【請求項７】
前記複数の外部端子の各入力信号の論理レベルの組み合わせが特殊な状態は、半導体メモリにおけるチップイネーブル、アウトプットイネーブル、ライトイネーブルの各入力信号が共に活性状態であることを特徴とする請求項５または６記載の半導体集積回路。
【請求項８】
前記内部電源系回路で使用されるトランジスタよりも耐圧が高いトランジスタを使用してなり、前記電源端子に入力する電源電圧を動作電源とする外部電源系回路をさらに具備し、前記テストモードエントリー制御回路は前記外部電源系回路と同等の耐圧を有することを特徴とする請求項１乃至７のいずれか１項に記載の半導体集積回路。
【請求項９】
前記テストモードエントリー制御回路は、
前記テストモードエントリー用の電圧変化パターン入力として、前記電源端子に入力する電源電圧が第１の電圧以上になった後に第２の電圧以下へ変化するパターンが少なくとも２回連続的に繰り返したことを検知することを特徴とする請求項１記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路（ＬＳＩ）に係り、特にテストモードへのエントリー入力を検知する検知回路に関するもので、例えば半導体メモリなどに使用されるものである。
【背景技術】
【０００２】
ＬＳＩの電気的なテスト、例えば電圧スクリーニングのためにバーインテスト等を行う際、ＬＳＩをテストモードにエントリーさせて内部の被テスト回路をテストする。テストモードにエントリーさせる方法として、既存の電源端子に外部から通常の動作保証範囲外の高電圧が入力したことを検知するための高電圧入力検知回路をＬＳＩ内部に設けておき、電源端子に高電圧を入力した時の高電圧入力検知回路の検知出力を用いる方法がある。
【０００３】
一方、ＬＳＩ素子の微細化に伴い、外部から入力する通常の電源電圧を動作電源として使用する外部電源系回路とは別に、外部から入力する通常の電源電圧をそれより低い一定の電位に降圧した降圧電圧を出力する降圧回路と、この降圧回路の降圧出力電圧を動作電源として使用する内部電源系回路をＬＳＩ内部に設けるものがある。この場合、例えば、外部電源系回路および降圧回路は厚膜トランジスタを用いて構成され、内部電源系回路は薄膜トランジスタを用いて構成される。
【０００４】
図５は、従来の降圧回路を内蔵したＬＳＩの通常動作時の外部電源電圧入力と外部電源系回路および内部電源系回路の電源電圧の関係を示している。
【０００５】
ところで、降圧回路を内蔵したＬＳＩのテストに際して、内部電源系回路に所望のテスト電圧を印加するために、降圧回路の動作を停止させた状態で内部電源系回路を電源端子に接続させ、外部電源から所望のテスト電圧を印加する場合がある。この場合、内部電源系回路の電源電圧は、ＬＳＩで動作保証している電源範囲よりも低いので、以下に述べるような問題が生じる。
【０００６】
図６は、従来の降圧回路を内蔵したＬＳＩのテストモード時の外部電源電圧入力と外部電源系回路および内部電源系回路の電源電圧の関係を示している。
【０００７】
この関係は、外部電源系回路に対するテストモード時には耐圧的に問題ないが、内部電源系回路のテストモードにエントリーする時に通常の動作保証範囲外の高電圧を入力したことを高電圧入力検知回路で検知させた後、外部から内部電源系回路に所望のテスト電圧を印加しようとする場合に耐圧上の問題が生じる。即ち、本来は降圧電圧を供給するべき内部電源系回路に過剰な電圧が印加され、回路が破壊される恐れがある。
【０００８】
なお、特許文献１には、テストモード時に印加するテスト用電源電圧だけでモード選択と内部回路の動作限界評価を可能にするＬＳＩが開示されている。
【特許文献１】特開２００２−１２３５０１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記したように従来のテストモードエントリー用高電圧入力検知回路および降圧回路を内蔵するＬＳＩにおいて、本来は降圧電圧を供給するべき内部電源系回路に対してテストモード時に過剰な電圧が印加され、回路が破壊される恐れがあるという問題があった。
【００１０】
本発明は上記の問題点を解決すべくなされたもので、テストモードにエントリーさせる際に、本来は降圧電圧を供給するべき内部電源系回路に対して過剰な外部電源電圧が印加されることを抑止し、内部電源系回路の破壊を防止し得る半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の半導体集積回路は、電源端子に外部から入力する電源電圧を受け、それより低い一定の電位に降圧した降圧電圧を生成する降圧回路と、前記降圧回路の出力電圧を通常時の動作電源とする内部電源系回路と、前記電源端子に入力する電源電圧の少なくとも二段階の変化をテストモードエントリー用の電圧変化パターン入力として検知し、前記電源端子に入力する電源電圧を前記降圧回路の出力に代えて前記内部電源系回路の動作電源として供給するように切り換え制御し、テストモードにエントリーさせるテストモードエントリー制御回路とを具備することを特徴とする。
【発明の効果】
【００１２】
本発明によれば、動作保証している電源範囲よりも被テスト回路の電源電圧が低い半導体集積回路において、テストモードにエントリーさせる際に、本来は降圧電圧を供給するべき内部電源系回路に対してテストモード時に内部電源系回路に過剰な外部電源電圧が印加されることを抑止し、内部電源系回路の破壊を防止することができる。これによって、容易にテストモードに入り、かつ、テストモードで安定に動作させることができ、テストの時短、コスト削減が可能になる。
【発明を実施するための最良の形態】
【００１３】
＜第１の実施形態＞
図１は、テストモードエントリー制御回路および降圧回路を内蔵するＬＳＩの一部を示している。なお、本発明は、チップに分割される前のウエハー状態のＬＳＩ、パッケージングされたＬＳＩのどちらにも適用可能である。また、以下の説明において、外部端子とは、パッド、ピン（Ｐｉｎ）、バンプ電極など、各種の形態を含む。
【００１４】
図１に示すＬＳＩは、半導体基板上に形成されている内部回路１０および降圧回路１１と、テストモードエントリー制御回路１２と、電源端子１３、接地端子１４などを含む外部端子群とを有する。
【００１５】
内部回路１０は、電源端子１３に外部から入力する電源電圧を動作電源とし、例えば厚膜トランジスタを用いた外部電源系回路１５と、降圧回路１１の出力電圧を動作電源とし、例えば薄膜トランジスタを用いた内部電源系回路１６とを有する。
【００１６】
降圧回路１１は、電源端子１３に外部から入力する電源電圧を受け、それより低い一定の電位に降圧した降圧電圧を出力するように構成されている。
【００１７】
テストモードエントリー制御回路１２は、電源端子１３に入力する電源電圧が定格の電源電圧より高い第１の電圧以上になった後に第１の電圧より低い第２の電圧以下へ変化したことを検知することでテストモードエントリー用の電圧変化パターン入力を検知する機能と、この検知結果によって、電源端子１３に入力する電源電圧を降圧回路１１の出力に代えて被テスト回路部である内部電源系回路１６の動作電源として供給するように制御してテストモードにエントリーさせる機能を有する。
【００１８】
この場合、内部電源系回路１６の動作電源を切り換え制御する回路の一具体例として、外部電源電圧と内部電源系回路１６の電源ノードとの電気的接続をスイッチ制御するためのスイッチ素子、例えばＰＭＯＳトランジスタ１７を設けておく。そして、このＰＭＯＳトランジスタ１７を、後述するテストモードエントリー制御信号を用いて通常動作時にはオフ状態、テストモードにエントリーさせる時にはオン状態に制御する。
【００１９】
なお、テストモードエントリー制御回路１２を構成するトランジスタは、内部電源系回路１６のトランジスタよりも耐圧が高いトランジスタ、通常、外部電源系回路１５の厚膜トランジスタと同様のトランジスタを用いる。
【００２０】
図２は、図１中のテストモードエントリー制御回路１２の一具体例を示している。
【００２１】
このテストモードエントリー制御回路１２は、一次検知回路部としての第１の電源検知回路１２１と、二次検知回路部としての第２の電源検知回路１２２と、これらを制御する制御回路１２３とを有する。
【００２２】
図３は、図２のテストモードエントリー制御回路１２の動作例を説明するために、ＬＳＩのテストモード時の外部電源電圧入力と外部電源系回路１５の電源電圧および内部電源系回路１６の電源電圧の関係の経時変化を示している。
【００２３】
図４は、図２のテストモードエントリー制御回路１２の電圧変化パターン入力検知動作およびテストモードエントリー制御動作の一例を説明するために示す波形図である。
【００２４】
図２のテストモードエントリー制御回路１２は、外部入力電源電圧が動作保証範囲外の高い電圧Ｖ１、例えば本例では定格電源電圧４Ｖより高い４．３Ｖを越えたことを第１の電源検知回路１２１で検知（一次検知）し、その検知出力をラッチする。その後、さらに、外部入力電源電圧がＶ１より低い電圧Ｖ２、例えば本例では定格電源電圧より低い２．３Ｖ以下へ変化したことを第２の電源検知回路１２２で検知（二次検知）することによって、テストモードにエントリー（Test-IN ）させる機能を有する。この場合、第２の電源検知回路１２２では、予め前述した一次検知が行われていなければ、外部入力電源電圧がＶ１よりＶ２以下へ変化したとしても二次検知が行われない。
【００２５】
上記したテストモードへのエントリーによって、降圧システムを解除（無効状態、例えば、降圧回路１１を非動作状態、あるいは、降圧回路１１の出力経路を遮断状態にするなど）させる。これとともに、テストモードへのエントリーによって、図１中のＰＭＯＳトランジスタ１７をオン状態にし、外部電源電圧と被テスト回路部としての内部電源系回路１６の電源ノードとを電気的に接続させるので、内部電源系回路１６に所望の外部電圧を印加することが可能になる。
【００２６】
なお、一次検知後にテストモードへのエントリーの準備として所望の信号、例えばメモリの場合はテストアドレス信号ＡＤＤをセットし、二次検知後にテストモードへエントリーする際、内部パルス信号を生成し、この内部パルス期間内に外部電源電圧と内部電源系回路１６との接続・内部電源電圧のモニター動作・テストアドレス信号ＡＤＤのラッチ動作などを行わせるようにする。そして、テストモードから抜け出る（Test-OUT）ためには、外部電源電圧の入力を解除することで可能である。
【００２７】
次に、図２中の各回路部の構成例および動作例について詳細に説明する。
【００２８】
図２中の第１の電源検知回路１２１は、電源端子に入力する電源電圧が定格の電源電圧より高電圧の所望の第１の電圧であることを検知し、その検知結果をラッチする機能を有するものである。
【００２９】
この第１の電源検知回路１２１において、外部入力電源電圧ＶＤＤが供給されるＶＤＤノードと接地電位（ＧＮＤ）ノードとの間に、ＰＭＯＳトランジスタＰＴ４および２個の抵抗素子Ｒ１、Ｒ２が直列に接続されており、ＰＭＯＳトランジスタＰＴ４のゲートは制御ノードＮ２に接続されている。
【００３０】
差動アンプＡＭＰ１は、正転入力ノードに定電圧ＶＡが入力され、反転入力ノードに前記抵抗素子Ｒ１、Ｒ２の接続ノードＮ６の電圧が入力される。そして、ＶＤＤノードと差動アンプＡＭＰ１の出力ノードＮ４との間にＰＭＯＳトランジスタＰＴ１が接続されており、ＰＭＯＳトランジスタＰＴ１のゲートは制御ノードＮ３に接続されている。上記差動アンプＡＭＰ１の出力ノードＮ４にはインバータ回路Ｉ２の入力ノードが接続されている。
【００３１】
さらに、ＶＤＤノードと前記抵抗素子Ｒ１、Ｒ２の接続ノードＮ７との間にＰＭＯＳトランジスタＰＴ３が接続されており、ＰＭＯＳトランジスタＰＴ３のゲートは前記差動アンプＡＭＰ１の出力ノードＮ４に接続されている。これにより、差動アンプＡＭＰ１、ＰＭＯＳトランジスタＰＴ３は閉ループを構成し、この閉ループは差動アンプＡＭＰ１の出力をラッチする役割を有する。
【００３２】
ここで、第１の電源検知回路１２１の動作例について図３および図４を参照しながら説明する。ノードＮ３がＶＤＤ、ノードＮ２がＶＳＳの時に、ＶＤＤを上げていく。この過程で、抵抗素子Ｒ１、Ｒ２の抵抗値比によって決まるノードＮ６の電圧が定電圧ＶＡを上回った時に、差動アンプＡＭＰ１の出力ノードＮ４が“Ｈ”レベルから“Ｌ”レベルになり、インバータ回路Ｉ２の出力ノードＮ５が“Ｌ”レベルから“Ｈ”レベルになる。上記ノードＮ４が“Ｌ”レベルになることでＰＭＯＳトランジスタＰＴ３がオン状態となり、ノードＮ６の電位がＶＤＤに近くなるので、ノードＮ２およびノードＮ３の電位が反転しない限り、ノードＮ５のレベルは“Ｈ”を保持し続けることになる。
【００３３】
図２中の第２の電源検知回路１２２は、第１の電源検知回路１２１の検知出力がラッチされている間に電源端子に入力する電源電圧が定格の電源電圧より低い第２の電圧以下へ変化したことを検知し、この検知結果をラッチしてテストモードエントリー制御信号を出力する機能を有するものである。
【００３４】
この第２の電源検知回路１２２において、ＶＤＤノードとＧＮＤノードとの間に、ＰＭＯＳトランジスタＰＴ５および２個の抵抗素子Ｒ３、Ｒ４が直列に接続されており、ＰＭＯＳトランジスタＰＴ５のゲートは制御ノードＮ２に接続されている。
【００３５】
差動アンプＡＭＰ２は、反転入力ノードに定電圧ＶＡが入力され、正転入力ノードに前記抵抗素子Ｒ３、Ｒ４の接続ノードＮ７の電圧が入力される。そして、ＶＤＤノードと差動アンプＡＭＰ２の出力ノードＮ８との間にＰＭＯＳトランジスタＰＴ２が接続されており、ＰＭＯＳトランジスタＰＴ２のゲートは制御ノードＮ３に接続されている。
【００３６】
上記差動アンプＡＭＰ２の出力ノードＮ８にはインバータ回路Ｉ３の入力ノードが接続されている。このインバータ回路Ｉ３の出力ノードＮ９およびインバータ回路Ｉ２の出力ノードＮ５は、ナンドゲート回路ＮＡ１の二つの入力ノードに接続されている。このナンドゲート回路ＮＡ１の出力ノードＮ１０にはインバータ回路Ｉ４の入力ノードが接続されている。
【００３７】
さらに、抵抗素子Ｒ３、Ｒ４の接続ノードＮ７とＶＳＳノードとの間にＮＭＯＳトランジスタＮＴ１が接続されており、ＮＭＯＳトランジスタＮＴ１のゲートは前記インバータ回路Ｉ４の出力ノードＮ１１に接続されている。これにより、差動アンプＡＭＰ２、インバータ回路Ｉ３、ナンドゲート回路ＮＡ１、インバータ回路Ｉ４、ＮＭＯＳトランジスタＮＴ１は閉ループを構成し、この閉ループはインバータ回路Ｉ４の出力をラッチする役割を有する。
【００３８】
ここで、第２の電源検知回路１２２の動作例について図３および図４を参照しながら説明する。ノードＮ３がＶＤＤ、ノードＮ２がＶＳＳの時に、前記したような一次検知が行われてノードＮ５が“Ｈ”レベルになった後、ＶＤＤを下げていく。この過程で、抵抗素子Ｒ３、Ｒ４の抵抗値比によって決まるノードＮ７の電圧が定電圧ＶＡ以下になると、差動アンプＡＭＰ２の出力ノードＮ８は“Ｈ”レベルから“Ｌ”レベルになり、インバータ回路Ｉ３の出力ノードＮ９は“Ｌ”レベルから“Ｈ”レベルになる。この時、前記したように一次検知が行われた後であれば、前記ノードＮ５が“Ｈ”になっているので、ナンドゲート回路ＮＡ１の出力ノードＮ１０は“Ｌ”レベルになり、インバータ回路Ｉ４の出力ノードＮ１１は“Ｈ”レベルになる。このインバータ回路Ｉ４の出力信号の“Ｈ”レベルをテストモードに入るためのテストモードエントリー制御信号として用いている。
【００３９】
前記したようにインバータ回路Ｉ４の出力ノードＮ１１が“Ｈ”レベルになることにより、ＮＭＯＳトランジスタＮＴ１はオン状態となり、抵抗素子Ｒ３、Ｒ４の接続ノードＮ７の電圧が“Ｌ”レベルになる。これにより、常に定電圧ＶＡ＞Ｎ７となり、インバータ回路Ｉ３の出力ノードＮ９のレベルは“Ｈ”を保ち続け、前記ノードＮ５が“Ｈ”である限り、インバータ回路Ｉ４の出力ノードＮ１１は“Ｈ”を保ち続けることになる。
【００４０】
図２中の制御回路１２３は、第１の電源検知回路１２１および第２の電源検知回路１２２の誤動作を防止し、消費電流を抑制するために、第１の電源検知回路１２１の検知動作の可否および検知結果のラッチ解除、第２の電源検知回路１２２の検知動作の可否を制御する機能を有するものである。
【００４１】
この制御回路１２３において、コントロールピン（外部端子）から入力するチップイネーブルＣＥ、アウトプットイネーブルＯＥ、ライトイネーブルＷＥの各信号は、それぞれ入力バッファ（図示せず）を経て三入力のノアゲート回路ＮＯ１に入力する。このノアゲート回路の出力ノードＮ１および前記インバータ回路Ｉ４の出力ノードＮ１１は、ノアゲート回路ＮＯ２の二つの入力ノードに接続されている。このノアゲート回路ＮＯ２の出力ノードＮ２にはインバータ回路Ｉ１の入力ノードが接続されている。
【００４２】
ここで、制御回路１２３の動作例について説明する。前記インバータ回路Ｉ４の出力ノードＮ１１のテストモードエントリー制御信号は、前記したような二次検知が行われるまでは“Ｌ”レベルである。前記ＣＥ、ＯＥ、ＷＥの各信号が活性状態（“Ｌ”レベル）の時、ノアゲート回路ＮＯ１の出力ノードＮ１は“Ｈ”、ノアゲート回路ＮＯ２の出力ノードＮ２は“Ｌ”、インバータ回路Ｉ１の出力ノードＮ３は“Ｈ”になる。この場合、ノアゲート回路ＮＯ２の出力ノードＮ２の“Ｌ”により前記ＰＭＯＳトランジスタＰＴ４、ＰＴ５がそれぞれオンすることにより、電源検知が可能な状態になる。
【００４３】
上記したようにＣＥ、ＯＥ、ＷＥの各信号が“Ｌ”の状態において、外部電圧を上げていく過程で外部電圧ＶＤＤ＞一次検知検圧Ｖ１になった時、第１の電源検知回路１２１で一次検知が行われる。このように一次検知が行われた状態で、今度は外部電圧ＶＤＤを下げていく過程で外部電圧ＶＤＤ＜二次検知電圧Ｖ２となった時、第２の電源検知回路１２２で二次検知が行われてインバータ回路Ｉ４の出力ノードＮ１１が“Ｈ”になる。これにより、ノアゲート回路ＮＯ２の出力ノードＮ２は“Ｌ”、インバータ回路Ｉ１の出力ノードＮ３は“Ｈ”の状態（テストモードエントリー制御信号が活性状態）で固定され、テストモードにエントリーする。したがって、ＣＥ、ＯＥ、ＷＥの各信号は“Ｈ”、“Ｌ”どちらでも任意に設定可能なフリー状態になる。
【００４４】
なお、上記したようにテストモードにエントリーする前にＣＥ、ＯＥ、ＷＥの各信号を共に“Ｌ”の特殊な状態にするのは、ノアゲート回路ＮＯ２の出力ノードＮ２を“Ｌ”にしてＰＭＯＳトランジスタＰＴ４、ＰＴ５をそれぞれオンさせ、電源検知を可能な状態にするためである。
【００４５】
換言すれば、テストモードにエントリーする前にＣＥ、ＯＥ、ＷＥの各信号が共に“Ｌ”の特殊な状態でない場合には、ノアゲート回路ＮＯ１の出力ノードＮ１は“Ｌ”、ノアゲート回路ＮＯ２の出力ノードＮ２は“Ｈ”、ＰＭＯＳトランジスタＰＴ４、ＰＴ５はそれぞれオフ状態になり、電源検知が不可能な状態になるので、不必要にテストモードにエントリーすることを防止することができる。
【００４６】
なお、通常の動作時には、ノアゲート回路ＮＯ２の出力ノードＮ２は“Ｈ”、インバータ回路Ｉ１の出力ノードＮ３は“Ｌ”である。この場合、ノアゲート回路ＮＯ２の出力ノードＮ２の“Ｈ”によりＰＭＯＳトランジスタＰＴ４、ＰＴ５はそれぞれオフ状態になり、その消費電流を削減することが可能になる。また、インバータ回路Ｉ１の出力ノードＮ３の“Ｌ”によりＰＭＯＳトランジスタＰＴ１はオン状態になり、ＰＭＯＳトランジスタＰＴ３はゲートにＶＤＤが印加されるのでオフになり、その消費電流を削減することが可能になる。
【００４７】
上述したように本例のＬＳＩによれば、テストモードにエントリーさせる際に、電源端子に対するテストモードエントリー用の電圧変化パターン入力を検知してテストモードにエントリーする。これにより、本来は降圧電圧を供給するべき内部電源系回路１６に対して過剰な外部電源電圧が印加されることを抑止し、内部電源系回路１６の破壊を防止することができる。したがって、容易にテストモードに入り、かつ、テストモードで安定に動作させることができ、テストの時短、コスト削減が可能になる。
【００４８】
また、電源端子に対するテストモードエントリー用の電圧変化パターン入力を検知してテストモードにエントリーするので、ＬＳＩの外部端子数を増加させずに済む。その結果、パッケージ後のＬＳＩを実装する際、実装基板上の実装密度が向上し、配線が簡易化する。
【００４９】
＜第２の実施形態＞
本発明では、テストモードにエントリーさせるための電圧変化パターンとして、電源端子１３に入力する電源電圧の少なくとも二段階の変化を与えるものであればよい。第１の実施形態では、テストモードにエントリーさせるための電圧変化パターンとして、外部入力電源電圧がＶ１以上になった後にＶ２以下へ変化したパターンを１回だけ与えた。
【００５０】
これに対して、第２の実施形態では、外部入力電源電圧がＶ１以上になった後にＶ２以下へ変化したパターンを２回以上連続的に繰り返して与えるようにし、それに対応してテストモードエントリー入力検知回路１２の検知特性を変更する。具体例として、前記した変化パターンの検知回数を所定数カウントすることによってテストモードエントリー制御信号を出力させるように変更する。
【産業上の利用可能性】
【００５１】
本発明は、前記したような降圧回路を内蔵するＬＳＩであれば、ＳＲＡＭ、ＤＲＡＭなどの半導体メモリに限らず、一般的に適用可能である。
【図面の簡単な説明】
【００５２】
【図１】本発明に係るテストモードエントリー制御回路および降圧回路を内蔵するＬＳＩの一部を示すブロック図。
【図２】図１中のテストモードエントリー制御回路の一具体例を示す回路図。
【図３】図２のテストモードエントリー制御回路の動作例を説明するためにＬＳＩのテストモード時の外部電源電圧入力と外部電源系回路の電源電圧および内部電源系回路の電源電圧の関係を示す波形図。
【図４】図２のテストモードエントリー制御回路の電圧変化パターン入力検知動作およびテストモードエントリー制御動作の一例を説明するために示す波形図。
【図５】従来の降圧回路を内蔵したＬＳＩの通常動作時の外部電源電圧入力と外部電源系回路および内部電源系回路の電源電圧の関係を示す波形図。
【図６】従来の降圧回路を内蔵したＬＳＩのテストモード時の外部電源電圧入力と外部電源系回路および内部電源系回路の電源電圧の関係を示す波形図。
【符号の説明】
【００５３】
１１…降圧回路、１２…テストモードエントリー制御回路、１３…電源端子、１４…接地端子、１５…外部電源系回路、１６…内部電源系回路、１７…スイッチ素子、１２１…第１の電源検知回路、１２２…第２の電源検知回路、１２３…制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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