(57)【要約】【課題】内蔵したパワーオン検知回路の動作不良をダイソートテストに際して容易に判別し得る半導体装置を提供する。【解決手段】電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる抵抗分割回路10と、抵抗分割回路の分割出力ノードｇにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタT1と、電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子R3と、電源ノードから動作電源が供給され、電圧検知用のPMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路IVと、抵抗分割回路の分割出力ノードの電位を半導体チップ外部からモニターするために設けられたモニター用パッド13とを具備する。【選択図】    図１
2005191383.tif 000002
【特許請求の範囲】
【請求項１】
電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる抵抗分割回路と、
前記抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、
前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、
前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、
前記抵抗分割回路の分割出力ノードの電位を半導体チップ外部からモニターするモニター用パッド
とを具備することを特徴とする半導体装置。
【請求項２】
電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる抵抗分割回路と、
前記抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、
前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、
前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、
半導体チップ外部から比較用の基準電圧を入力する基準電圧入力用パッドと、
前記基準電圧入力用パッドに入力された基準電圧とパワーオン検知回路の抵抗分割回路の分割出力ノードの電位を比較する電圧比較回路と、
前記電圧比較回路の比較出力ノードの電位を半導体チップ外部からモニターするモニター用パッド
とを具備することを特徴とする半導体装置。
【請求項３】
電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる第１の抵抗分割回路と、
前記第１の抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、
前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、
前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、
前記第１の抵抗分割回路と同様の構成を有する基準電圧生成用の第２の抵抗分割回路と、
前記第２の抵抗分割回路の分割出力ノードに生成された基準電圧と前記第１の抵抗分割回路の分割出力ノードの電位を比較する電圧比較回路と、
前記電圧比較回路の比較出力ノードの電位を半導体チップ外部からモニターするモニター用パッド
とを具備することを特徴とする半導体装置。
【請求項４】
電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる第１の抵抗分割回路と、
前記第１の抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、
前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、
前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、
前記第１の抵抗分割回路と同様の構成を有し、前記第１の抵抗分割回路が不良である場合に置換される第２の抵抗分割回路
とを具備することを特徴とする半導体装置。
【請求項５】
電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる第１の抵抗分割回路と、
前記第１の抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、
前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、
前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、
前記第１の抵抗分割回路と同様の構成を有する基準電圧生成用の第２の抵抗分割回路と、
前記第２の抵抗分割回路の分割出力ノードに生成された基準電圧と前記第１の抵抗分割回路の分割出力ノードの電位を比較する電圧比較回路と、
前記電圧比較回路の比較出力ノードの電位に基づいて前記第１の抵抗分割回路が不良である場合に前記第２の抵抗分割回路で置換するように制御する回路
とを具備することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に係り、特に電源電圧の投入を検知するためのパワーオン検知回路に関するもので、例えば半導体記憶装置を製造する際のダイソートテストに使用されるものである。
【背景技術】
【０００２】
図６は、従来の半導体装置に搭載されているパワーオン検知回路の一例を示す。
【０００３】
このパワーオン検知回路は、電源電圧VDD が印加されるVDD ノードとGND （接地電位）ノードとの間に２つの抵抗素子R1,R2 が直列接続されてなる抵抗分割回路60と、この抵抗分割回路60の分割出力ノードｇにゲートが接続され、ソースがVDD ノードに接続された電圧検知用のPMOSトランジスタT1と、このPMOSトランジスタT1のドレインとGND ノードとの間に接続された抵抗素子R3と、VDD ノードから動作電源が供給され、PMOSトランジスタT1のドレインに入力端が接続されたCMOSインバータ回路IVとからなり、CMOSインバータ回路IVの出力端からパワーオン検知信号PONRSTを出力する。
【０００４】
図７は、図６のパワーオン検知回路を搭載した半導体装置の電源投入時におけるVDD とパワーオン検知信号PONRSTの電圧レベルが変化する様子（パワーオン検知特性）の一例を示す。
【０００５】
電源投入により抵抗分割回路60の分割出力ノードｇの電位Ｖg ＝ＶDD−｛R2/(R1+R2)｝×ＶDDが徐々に上昇する。ＶDDが低い間は、電圧検知用のPMOSトランジスタT1の閾値Ｖthp よりも（ＶDD−Ｖg ）が小さいので、電圧検知用のPMOSトランジスタT1はオフ状態である。この間において、PMOSトランジスタT1のドレインに入力端が接続されたCMOSインバータ回路IVのPMOSトランジスタ／NMOSトランジスタ（図示せず）は対応してオン／オフ状態になり、パワーオン検知信号PONRSTの電圧レベルはＶDDレベルに応じて上昇する。
【０００６】
やがて、ＶDDがある程度まで高くなり、Ｖthp よりも（ＶDD−Ｖg ）が大きくなると、電圧検知用のPMOSトランジスタT1はオン状態になる。これにより、CMOSインバータ回路IVのPMOSトランジスタ／NMOSトランジスタは対応してオフ／オン状態になり、パワーオン検知信号PONRSTはGND になる。
【０００７】
ところで、抵抗分割回路60の抵抗素子R1,R2 は、例えばシリコン基板上に形成された拡散抵抗からなり、製造プロセスの変動などの理由により、図６に示すように、分割出力ノードｇとGND ノードとの間に電流リークILのパス61が発生する場合がある。この場合、抵抗分割回路60の分割出力ノードｇの電位Ｖg が予定タイミングよりも早く設定値以下に低下し、図７中に太線で示すように、電圧検知用のPMOSトランジスタT1が予定タイミングよりも早くオン状態になり、パワーオン検知信号PONRSTが予定より早いタイミングでGND に立ち下がる（パワーオン検知動作が行われる）。
【０００８】
しかし、上記したようなパワーオン検知動作が、ＶDDが予定値（設定値）よりも低い時に、つまり、半導体装置の内部回路が正常に動作する前に行われると、電源投入時のＶDDの立上りの傾斜が緩やかである場合には、内部回路が動作不良を起こすので、このような半導体記憶装置は不良として排除する必要がある。これに対して、パワーオン検知動作が、半導体装置の内部回路が正常に動作する値になる前に行われたとしても、電源投入時のＶDDの立上りの傾斜が急である正常な場合には、内部回路が直ぐに正常に動作する。
【０００９】
即ち、上記したようなパワーオン検知回路を内蔵した半導体記憶装置の使用環境の違いによって、電源投入時のＶDDの立上りの傾斜が変化すると、内部回路が正常に動作する場合と動作不良を起こす場合が発生する。このように動作が不安定な半導体記憶装置を製造過程におけるダイソートテストに際してパワーオン検知回路の不良を判別することは困難である。
【００１０】
なお、従来のパワーオンクリア試験回路（特許文献１）、パワーオンクリア回路（特許文献２）などには、パワーオン時に抵抗分割で発生する電圧レベルを外部からモニターする構成は示されていない。
【特許文献１】特開平１０−３８９８２号公報
【特許文献２】特開平８−１８５３３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記したように従来のパワーオン検知回路は、抵抗分割回路に電流リークのパスが発生する場合には予定より早いタイミングでパワーオン検知動作を行った時、パワーオン検知回路を内蔵した半導体記憶装置の電源投入時の電源電圧の立上りの傾斜によって内部回路が正常に動作する場合と動作不良を起こす場合が発生し、ダイソートテストに際してパワーオン検知回路の動作不良を判別することが困難であるという問題があった。
【００１２】
本発明は上記の問題点を解決すべくなされたもので、内蔵したパワーオン検知回路の動作不良をダイソートテストに際して容易に判別し得る半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明の半導体装置の第１の態様は、電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる抵抗分割回路と、前記抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、前記抵抗分割回路の分割出力ノードの電位を半導体チップ外部からモニターするモニター用パッドとを具備することを特徴とする。
【００１４】
本発明の半導体装置の第２の態様は、電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる抵抗分割回路と、前記抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、半導体チップ外部から比較用の基準電圧を入力する基準電圧入力用パッドと、前記基準電圧入力用パッドに入力された基準電圧とパワーオン検知回路の抵抗分割回路の分割出力ノードの電位を比較する電圧比較回路と、前記電圧比較回路の比較出力ノードの電位を半導体チップ外部からモニターするモニター用パッドとを具備することを特徴とする。
【００１５】
本発明の半導体装置の第３の態様は、電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる第１の抵抗分割回路と、前記第１の抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、前記第１の抵抗分割回路と同様の構成を有する基準電圧生成用の第２の抵抗分割回路と、前記第２の抵抗分割回路の分割出力ノードに生成された基準電圧と前記第１の抵抗分割回路の分割出力ノードの電位を比較する電圧比較回路と、前記電圧比較回路の比較出力ノードの電位を半導体チップ外部からモニターするモニター用パッドとを具備することを特徴とする。
【００１６】
本発明の半導体装置の第４の態様は、電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる第１の抵抗分割回路と、前記第１の抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、前記第１の抵抗分割回路と同様の構成を有し、前記第１の抵抗分割回路が不良である場合に置換される第２の抵抗分割回路とを具備することを特徴とする。
【００１７】
本発明の半導体装置の第５の態様は、電源ノードと接地ノードとの間に複数の抵抗素子が直列接続されてなる第１の抵抗分割回路と、前記第１の抵抗分割回路の分割出力ノードにゲートが接続され、ソースが電源ノードに接続された電圧検知用のPMOSトランジスタと、前記電圧検知用のPMOSトランジスタのドレインと接地ノードとの間に接続された抵抗素子と、前記電源ノードから動作電源が供給され、前記PMOSトランジスタのドレインに入力端が接続され、出力端からパワーオン検知信号を出力するCMOSインバータ回路と、前記第１の抵抗分割回路と同様の構成を有する基準電圧生成用の第２の抵抗分割回路と、前記第２の抵抗分割回路の分割出力ノードに生成された基準電圧と前記第１の抵抗分割回路の分割出力ノードの電位を比較する電圧比較回路と、前記電圧比較回路の比較出力ノードの電位に基づいて前記第１の抵抗分割回路が不良である場合に前記第２の抵抗分割回路で置換するように制御する回路とを具備することを特徴とする。
【発明の効果】
【００１８】
本発明の半導体装置によれば、内蔵したパワーオン検知回路の動作不良をダイソートテストに際して容易に判別することができる。
【発明を実施するための最良の形態】
【００１９】
＜第１の実施形態＞
図１は、本発明の半導体装置（例えば半導体記憶装置）の第１の実施形態に搭載されているパワーオン検知回路およびパワーオンモニター回路を示す。
【００２０】
パワーオン検知回路11は、VDD ノードとGND ノードとの間に２つの抵抗素子R1,R2 が直列接続されてなる抵抗分割回路10と、この抵抗分割回路10の分割出力ノードｇにゲートが接続され、ソースがVDD ノードに接続された電圧検知用のPMOSトランジスタT1と、このPMOSトランジスタT1のドレインとGND ノードとの間に接続された抵抗素子R3と、VDD ノードから動作電源が供給され、PMOSトランジスタT1のドレインに入力端が接続されたCMOSインバータ回路IVとからなり、CMOSインバータ回路IVの出力端からパワーオン検知信号PONRSTを出力する。
【００２１】
パワーオンモニター回路12は、パワーオン検知回路11の抵抗分割回路10の分割出力ノードｇの電位Ｖg1を半導体チップ外部からモニターするためにチップ上に設けられたモニター用パッド(P1)13を有する。モニター動作時に分割出力ノードｇの電位（モニター電位）Ｖg1をモニター用パッド13に伝達するためのモニター電位伝達手段を設けておくことが望ましい。このモニター電位伝達手段の一例として、分割出力ノードｇとモニター用パッド13とを接続するための配線の途中に、モニター動作時に電位を転送するためのスイッチ素子（例えばCMOSトランスファゲート14）を挿入しており、テストモード制御信号TESTの論理レベルに応じてCMOSトランスファゲート14のオン／オフ状態をスイッチ制御するように構成している。テストモード制御信号TESTは、例えばチップ上に設けられたテスト用パッド（図示せず）を介して外部から印加される。
【００２２】
上記構成において、半導体チップに電源を投入した時、図７に示したパワーオン検知特性のようにパワーオン検知回路11の抵抗分割回路10の分割出力ノードｇの電位Ｖg1＝ＶDD−｛R2/(R1+R2)｝×ＶDDが徐々に上昇する。ＶDDが低い間は、電圧検知用のPMOSトランジスタT1の閾値Ｖthp よりも（ＶDD−Ｖg1）が小さいので、このPMOSトランジスタT1はオフ状態である。
【００２３】
この間において、電圧検知用のPMOSトランジスタT1のドレインに入力端が接続されたCMOSインバータ回路IVのPMOSトランジスタ／NMOSトランジスタ（図示せず）は対応してオン／オフ状態になり、パワーオン検知信号PONRSTの電圧レベルはＶDDレベルに応じて上昇する。
【００２４】
やがて、ＶDDがある程度まで高くなり、Ｖthp よりも（ＶDD−Ｖg1）が大きくなると、電圧検知用のPMOSトランジスタT1はオン状態になる。これにより、CMOSインバータ回路IVのPMOSトランジスタ／NMOSトランジスタ（図示せず）は対応してオフ／オン状態になり、パワーオン検知信号PONRSTはGND になる。
【００２５】
パワーオンモニター回路12は、上記したようなパワーオン検知回路11の動作をダイソートテスト時にモニターするために使用される。即ち、ダイソートテスト時に、テスト用パッドに印加するテストモード制御信号TESTの論理レベルによってCMOSトランスファゲート14をオン状態に制御すれば、前記したような電源投入動作を行わせた時のモニター電位Ｖg1をモニター用パッド13を介して半導体チップ外部からモニターすることが可能になる。この際、仮に抵抗分割回路10の電流がリークするパスが発生し、予定より早いタイミングでパワーオン検知動作を行う場合には、分割出力ノードｇの電位Ｖg1の立上り速度が規定値より遅くなるので、この電位Ｖg1をモニターすることによってパワーオン検知回路11の動作不良を容易に判別することが可能になる。
【００２６】
＜第２の実施形態＞
第１の実施形態に係るパワーオンモニター回路12は、モニター電位Ｖg1をそのままチップ外部からモニターしたが、第２の実施形態では、モニター電位Ｖg1を外部入力電位と比較した結果をチップ外部からモニターするように変更した例を説明する。
【００２７】
図２は、本発明の半導体装置の第２の実施形態に搭載されているパワーオン検知回路11およびパワーオンモニター回路12a を示す。
【００２８】
図２において、パワーオン検知回路11は図１を参照して前述したパワーオン検知回路11と同じである。パワーオンモニター回路12a は、図１を参照して前述したパワーオンモニター回路12と比べて、（１）チップ外部から比較用の基準電圧Ｖg2を入力するための基準電圧入力用パッド(P2)21が付加されている点、（２）基準電圧入力用パッド21に入力された基準電圧Ｖg2とパワーオン検知回路11の抵抗分割回路10の分割出力ノードｇの電位（モニター電位）Ｖg1を比較する電圧比較回路22が付加されている点、（３）モニター電位伝達用のCMOSトランスファゲート14が省略されている点が異なり、図１中と同一部分には同一符号を付している。ここで、基準電圧Ｖg2は、モニター電位Ｖg1の設計値よりも少し低い値に設定される。
【００２９】
電圧比較回路22は、比較入力用の差動対をなすPMOSトランジスタT2,T3 と、電流源用のPMOSトランジスタT4と、カレントミラー負荷用のNMOSトランジスタT5,T6 とからなる。
【００３０】
なお、基準電圧入力用パッド21に入力された基準電圧Ｖg2をモニター動作時に電圧比較回路22の一方の比較入力ノードに伝達させる基準電圧伝達手段を設けておくことが望ましい。この基準電圧伝達手段として、例えば基準電圧入力用パッド21と電圧比較回路22の一方の比較入力ノードとを接続するための配線の途中に、モニター動作時にオン状態に制御されて基準電圧入力を転送するためのスイッチ素子、例えばCMOSトランスファゲート23が挿入されている。
【００３１】
また、電圧比較回路22の比較出力をモニター動作時にモニター用パッド(P3)24に伝達させるための比較結果伝達手段として、例えば電圧比較回路22の比較出力ノードとモニター用パッド24とを接続するための配線の途中に、インバータ回路25とモニター動作時にオン状態に制御されて比較出力を転送するためのスイッチ素子、例えばCMOSトランスファゲート26が設けられている。さらに、これらのCMOSトランスファゲート23,26 は、テスト用パッド（図示せず）に印加されるテストモード制御信号TESTの論理レベルに応じて同じオン状態あるいは同じオフ状態にスイッチ制御されるように構成されている。
【００３２】
上記構成において、パワーオン検知回路11は、前述した第１の実施形態のパワーオン検知回路11と同様に動作する。ダイソートテスト時に、テストモード制御信号TESTによってCMOSトランスファゲート23,26 をそれぞれオン状態に制御し、基準電圧入力用パッド21に入力した基準電圧Ｖg2と電源投入時のパワーオン検知回路11の抵抗分割回路10の分割出力ノードｇの電位Ｖg1とを電圧比較回路22で比較し、その比較結果をモニター用パッド24に取り出すことによって、半導体チップ外部からモニターすることが可能になる。この際、仮に抵抗分割回路10に電流がリークするパスが発生し、予定より早いタイミングでパワーオン検知動作を行う場合には、電源投入から一定時間経過後の比較タイミングまでに分割出力ノードｇの電位Ｖg1が規定値（基準電圧）に達しないので、電圧比較回路22の比較出力ノードの電位の論理レベルが反転する。したがって、比較タイミングでの電圧比較結果をモニター用パッド24からモニターすることによって、パワーオン検知回路11の動作不良を容易に判別することが可能になる。
【００３３】
＜第３の実施形態＞
第２の実施形態に係るパワーオンモニター回路12a は、チップ外部から比較用の基準電圧Ｖg2を基準電圧入力用パッド21に入力したが、第３の実施形態では、チップ内部で比較用の基準電圧Ｖg3を生成するように変更した例を説明する。
【００３４】
図３は、本発明の半導体装置の第３の実施形態に搭載されているパワーオン検知回路11およびパワーオンモニター回路12b を示す。
【００３５】
図３において、パワーオン検知回路11は図１を参照して前述したパワーオン検知回路11と同じである。パワーオンモニター回路12b は、図２を参照して前述したパワーオン検知回路12a と比べて、（１）基準電圧入力用パッド21が省略され、パワーオン検知回路11の抵抗分割回路10と同様の構成の基準電圧生成用の抵抗分割回路10b が設けられ、この抵抗分割回路10b の分割出力ノードの電位Ｖg3が基準電圧伝達用のCMOSトランスファゲート23を介して電圧比較回路22の一方の比較入力ノードに伝達される点が異なり、その他は同じであるので図２中と同一符号を付している。ここで、基準電圧生成用の抵抗分割回路10bの分割出力ノードの電位Ｖg3は、パワーオン検知回路11の抵抗分割回路10の分割出力ノードｇの電圧設計値よりも少し低い値に設定される。
【００３６】
上記構成における動作は、図２を参照して前述した構成における動作と比べて、基準電圧入力Ｖg2に代えて基準電圧生成用の抵抗分割回路10b の分割出力ノードの電位Ｖg3が用いられている点が異なるが、基本的には同じである。したがって、電源投入から一定時間経過後の比較タイミングでの電圧比較結果をモニターすることによって、パワーオン検知回路11の動作不良を容易に判別することが可能になる。
【００３７】
＜第４の実施形態＞
第１〜第３の実施形態に係るパワーオンモニター回路12,12a,12bは、モニター動作時にパワーオン検知回路11の抵抗分割回路10の分割出力ノードｇの電位あるいは電圧比較回路22の比較結果をモニターしただけであるが、第４の実施形態では、モニター動作によってパワーオン検知回路11の動作不良を判別した際にその抵抗分割回路10を別途付加した置換用抵抗分割回路に置き換えるように変更した例を説明する。
【００３８】
図４は、本発明の半導体装置の第４の実施形態に搭載されているパワーオン検知回路11c およびパワーオンモニター回路12c およびパワーオン抵抗置換回路40を示す。
【００３９】
図４において、パワーオン抵抗置換回路40は、（１）パワーオン検知回路11の抵抗分割回路10の分割出力ノードｇと電圧検知用トランジスタT1のゲートとの間に挿入された第１のスイッチ回路41と、（２）パワーオン検知回路11c の抵抗分割回路10とほぼ同様の構成の構成を有し、抵抗素子R1',R2' からなる基準電圧生成用の抵抗分割回路10C と、（３）この抵抗分割回路10C の分割出力ノードとパワーオン検知回路11c の電圧検知用トランジスタT1のゲートとの間に挿入された第２のスイッチ回路42と、（４）第１のスイッチ回路41および第２のスイッチ回路42を相補的にスイッチ制御するための切換信号を生成するフューズ回路44とを有する。
【００４０】
フューズ回路44は、ゲートがGND に接続されたPMOSトランジスタT7とフューズ素子（例えばメタルフューズ）F1がVDD ノードとGND との間に直列に接続されており、モニター動作時にオン状態に制御される第３のスイッチ回路43が上記PMOSトランジスタT7とフューズ素子F1との接続ノードと外部入力パッド(P4)45との間に挿入接続されてなる。
【００４１】
パワーオン検知回路11c は図１を参照して前述したパワーオン検知回路11と比べて、第１のスイッチ回路41が挿入されている点が異なり、その他は同じであるので図１中と同一符号を付している。パワーオンモニター回路12c は、図１〜図３を参照して前述したパワーオンモニター回路12,12a,12bのいずれかと同じである。
【００４２】
上記構成におけるパワーオン検知回路11c およびパワーオンモニター回路12c の動作は、図１〜図３を参照して前述した構成における動作と基本的には同じである。パワーオン抵抗置換回路40において、通常は、フューズ素子F1が導通しており、PMOSトランジスタT7とフューズ素子F1との接続ノードの電位はGND である。したがって、フューズ回路44からの切換信号によって第１のスイッチ回路41および第２のスイッチ回路42は対応してオン／オフ状態になる。モニター動作の結果、パワーオンモニター回路12c がパワーオン検知回路11c の動作不良を判別した際には、外部入力パッド45に所定の電圧を印加し、フューズ素子F1を溶断して非導通状態にする。これにより、PMOSトランジスタT7とフューズ素子F1との接続ノードの電位はVDDになり、フューズ回路44からの切換信号によって第１のスイッチ回路41および第２のスイッチ回路42は対応してオフ／オン状態に反転する。したがって、パワーオン検知回路11cは、本来の抵抗分割回路10の分割出力電位に代えて置換用の抵抗分割回路10C の分割出力電位が電圧検知用トランジスタT1のゲートに入力されるようになるので、置換用の抵抗分割回路10C が正常であればパワーオン検知回路11c の動作不良が解消される。
【００４３】
＜第５の実施形態＞
第３の実施形態に係るパワーオンモニター回路12b は、モニター動作時に電圧比較回路22の比較結果をモニターしただけであるが、第５の実施形態では、モニター動作によってパワーオン検知回路11の動作不良を判別した際にパワーオン検知回路11の抵抗分割回路10を基準電圧生成用の抵抗分割回路10b に置き換えるように変更した例を説明する。
【００４４】
図５は、本発明の半導体装置の第５の実施形態に搭載されているパワーオン検知回路11d およびパワーオン抵抗自動置換機能付きパワーオンモニター回路12d を示す。
【００４５】
図５において、パワーオンモニター回路12d は、図３を参照して前述したようなパワーオンモニター回路12b の電圧比較回路22および抵抗分割回路10b のほかに、（１）パワーオン検知回路11d の抵抗分割回路10の分割出力ノードｇと電圧検知用トランジスタT1のゲートとの間に挿入された第１のスイッチ回路51と、（２）電圧比較回路22の抵抗分割回路10b の分割出力ノードｇ´とパワーオン検知回路11d の電圧検知用トランジスタT1のゲートとの間に挿入された第２のスイッチ回路52と、（３）電圧比較回路22の比較出力に基づいて第１のスイッチ回路51および第２のスイッチ回路52を相補的にスイッチ制御するための切換信号を生成するインバータ回路53とを有する。
【００４６】
パワーオン検知回路11d は図３を参照して前述したパワーオン検知回路11b と比べて、第１のスイッチ回路51が挿入されている点が異なり、その他は同じであるので図３中と同一符号を付している。
【００４７】
上記構成におけるパワーオン検知回路11d およびパワーオンモニター回路12d の動作は、図３を参照して前述した構成における動作と基本的には同じである。通常は、電源投入時の電圧比較回路22の比較出力に基づく切換信号によって第１のスイッチ回路51および第２のスイッチ回路52は対応してオン／オフ状態になる。この状態においてパワーオン検知回路11d の動作が正常な場合には、電圧比較回路22の比較出力の論理レベルが反転しないので、この時の切換信号によって第１のスイッチ回路51および第２のスイッチ回路52の状態が保持される。
【００４８】
これに対して、電源投入時のパワーオン検知回路11d の動作が不良である場合には、電圧比較回路22の比較出力の論理レベルが反転し、この時の切換信号によって第１のスイッチ回路51および第２のスイッチ回路52は対応してオフ／オン状態に反転する。したがって、本来の抵抗分割回路10の分割出力電位Ｖg1に代えて、Ｖg1' として基準電圧生成用の抵抗分割回路10b の分割出力電位Ｖg3が自動的に電圧検知用トランジスタT1のゲートに入力されるようになるので、パワーオン検知回路11d の動作不良が解消される。
【図面の簡単な説明】
【００４９】
【図１】本発明の半導体装置の第１の実施形態に搭載されているパワーオン検知回路およびパワーオンモニター回路を示す回路図。
【図２】本発明の半導体装置の第２の実施形態に搭載されているパワーオン検知回路およびパワーオンモニター回路を示す回路図。
【図３】本発明の半導体装置の第３の実施形態に搭載されているパワーオン検知回路およびパワーオンモニター回路を示す回路図。
【図４】本発明の半導体装置の第４の実施形態に搭載されているパワーオン検知回路およびパワーオンモニター回路およびパワーオン抵抗置換回路を示す回路図。
【図５】本発明の半導体装置の第５の実施形態に搭載されているパワーオン検知回路およびパワーオンモニター回路およびパワーオン抵抗自動置換回路を示す回路図。
【図６】従来の半導体装置に搭載されているパワーオン検知回路の一例を示す回路図。
【図７】図６のパワーオン検知回路を搭載した半導体装置の電源投入時におけるVDDとパワーオン検知信号PONRSTの電圧レベルが変化する様子の一例を示す特性図。
【符号の説明】
【００５０】
10…抵抗分割回路、11…パワーオン検知回路、12…パワーオンモニター回路、13…モニター用パッド、14…CMOSトランスファゲート、R1,R2,R3…抵抗素子、IV…CMOSインバータ回路。
【図１】
2005191383.tif 000003
【図２】
2005191383.tif 000004
【図３】
2005191383.tif 000005
【図４】
2005191383.tif 000006
【図５】
2005191383.tif 000007
【図６】
2005191383.tif 000008
【図７】
2005191383.tif 000009