(57)【要約】【課題】  広帯域の周波数でインピーダンスが低減され、電子部品のさらなる高周波化に対応するデカップリングキャパシタに適用できるキャパシタ装置を提供する。【解決手段】  下部電極１５、誘電体膜１６ａ，１６ｂ，１６ｃ及び上部電極２３により構成される複数のキャパシタＣ１，Ｃ２，Ｃ３が基板１０上に１チップ化されて形成され、複数のキャパシタＣ１，Ｃ２，Ｃ３のそれぞれの誘電体膜１６ａ，１６ｂ，１６ｃの膜厚が異なっていることを含む。【選択図】  図６
2005191266.tif 000002
【特許請求の範囲】
【請求項１】
基板と、
前記基板上に形成された複数の下部電極と、
前記複数の下部電極上に相互に分離された状態でそれぞれ形成された複数の誘電体膜と、
前記複数の誘電体膜上にそれぞれ形成された上部電極と有し、
前記基板上には前記下部電極、前記誘電体膜及び前記上部電極により構成される複数のキャパシタがそれぞれ配置され、前記複数のキャパシタのそれぞれの前記誘電体膜は、膜厚が異なっていることを特徴とするキャパシタ装置。
【請求項２】
前記複数のキャパシタにおいて、前記誘電体膜の前記キャパシタを構成する部分の面積は、同一に設定されていることを特徴とする請求項１に記載のキャパシタ装置。
【請求項３】
前記誘電体膜は、バルブ金属膜が上面から膜厚方向に陽極酸化されて形成された金属酸化膜よりなり、前記下部電極は前記バルブ金属膜を含むことを特徴とする請求項１に記載のキャパシタ装置。
【請求項４】
前記バルブ金属膜は、タンタル膜、アルミニウム膜又はチタン膜であることを特徴とする請求項３に記載のキャパシタ装置。
【請求項５】
前記バルブ金属膜のパターンの上面には前記金属酸化膜が形成されていない領域が残されており、前記上部電極は、前記バルブ金属膜のパターンの前記金属酸化膜が形成されていない領域の上面が露出する状態で形成されていることを特徴とする請求項３に記載のキャパシタ装置。
【請求項６】
前記上部電極及び前記金属酸化膜の所定部分には複数の開口部が設けられており、前記開口部の底部に前記下部電極が露出していることを特徴とする請求項３に記載のキャパシタ装置。
【請求項７】
前記基板は、シリコン、ガラス、セラミック及び樹脂の群から選択される材料よりなることを特徴とする請求項１乃至６のいずれか一項に記載のキャパシタ装置。
【請求項８】
前記基板の厚みは、５０μｍ以下であることを特徴とする請求項１乃至７のいずれか一項に記載のキャパシタ装置。
【請求項９】
電源ラインとグランドラインとを備えた回路基板と、
前記回路基板上に実装された、請求項１乃至８のいずれか一項に記載されたキャパシタ装置であって、前記キャパシタ装置の複数のキャパシタが前記電源ラインと前記グランドラインとの間に並列に接続された前記キャパシタ装置と、
前記キャパシタ装置の上方に実装され、前記電源ラインと前記グランドラインとに接続された電子部品とを有することを特徴とする電子部品実装構造。
【請求項１０】
前記複数のキャパシタの各上部電極が前記電源ラインにそれぞれ接続され、前記複数のキャパシタの各下部電極が前記グランドラインにそれぞれ接続されていることを特徴とする請求項９に記載の電子部品実装構造。
【請求項１１】
前記キャパシタ装置は請求項５又は６に記載されたものであって、前記下部電極を構成する前記バルブ金属膜の上面が前記グランドラインにそれぞれ接続されていることを特徴とする請求項１０に記載の電子部品実装構造。
【請求項１２】
基板上に導電膜を形成する工程と、
前記導電膜上の複数の異なる領域に、膜厚の異なる複数の誘電体膜のパターンをそれぞれ形成する工程と、
前記複数の誘電体膜のパターン上に上部電極をそれぞれ形成する工程と、
前記導電膜をパターニングして複数の下部電極をそれぞれ形成することにより、前記基板上に、前記下部電極、前記誘電体膜のパターン及び前記上部電極により構成される複数のキャパシタを得る工程とを有することを特徴とするキャパシタ装置の製造方法。
【請求項１３】
基板上に導電膜を形成する工程と、
前記導電膜上にバルブ金属膜を形成する工程と、
前記バルブ金属膜上の所定部に開口部が設けられたレジスト膜を形成する工程と、陽極酸化により、前記開口部に露出する前記バルブ金属膜を膜厚方向に酸化して、金属酸化膜よりなる誘電体膜を形成する工程とをｎ回（ｎは２以上の整数）繰り返すことにより、前記バルブ金属膜の異なる領域に、膜厚が異なる複数の前記誘電体膜をそれぞれ形成する工程と、
前記複数の誘電体膜上に上部電極をそれぞれ形成する工程と、
前記バルブ金属膜及び前記導電膜をパターニングして、前記バルブ金属膜及び導電膜により構成される複数の下部電極をそれぞれ形成することにより、前記基板上に、前記下部電極、前記誘電体膜及び前記上部電極により構成される複数のキャパシタを得る工程とを有することを特徴とするキャパシタ装置の製造方法。
【請求項１４】
前記上部電極を形成する工程において、前記上部電極が前記誘電体膜に接触する面積を、前記複数のキャパシタの間で同一に設定することを特徴とする請求項１２又は１３に記載のキャパシタ装置の製造方法。
【請求項１５】
前記陽極酸化により、前記膜厚が異なる複数の誘電体膜を形成する工程において、前記複数の誘電体膜の膜厚を前記陽極酸化の印加電圧により制御し、かつ膜厚が厚い方から薄い方に順に前記複数の誘電体膜を形成することを特徴とする請求項１３に記載のキャパシタ装置の製造方法。
【請求項１６】
前記バルブ金属膜は、タンタル膜、アルミニウム膜又はチタン膜であることを特徴とする請求項１３又は１５に記載のキャパシタ装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はキャパシタ装置、電子部品実装構造及びキャパシタ装置の製造方法に係り、さらに詳しくは、高速動作する電子部品が実装される回路基板に配設され、電源電圧を安定させると共に、高周波ノイズを低減するデカップリングキャパシタに適用できるキャパシタ装置、それが内蔵された電子部品実装構造及びキャパシタ装置の製造方法に関する。
【背景技術】
【０００２】
近年、マイクロプロセッサをはじめとするデジタルＬＳＩは、演算速度の高速化及び低消費電力化による電源電圧の低減が進められている。このようなデジタルＬＳＩでは、ＬＳＩのインピーダンスが急激に変動したときなどにＬＳＩの電源電圧が不安定になりやすい。また、高速動作デジタルＬＳＩでは、さらなる高周波（ＧＨｚ）領域での安定した動作が要求されており、高周波ノイズによるＬＳＩの誤動作防止が必要となる。
【０００３】
このため、電源電圧を安定させ、かつ高周波ノイズを低減させる目的で、ＬＳＩの電源ラインとグランドラインとの間にデカップリングキャパシタが配置される。
【０００４】
例えば、特許文献１及び２には、プリント配線基板に組み込まれるキャパシタとして、タンタルなどのバルブ金属を陽極酸化して得られる金属酸化膜を誘電体層に利用したキャパシタが記載されている。
【０００５】
従来のデカップリングキャパシタを備えた回路基板では、回路基板上のＬＳＩチップが実装される近傍領域にキャパシタが実装される。この場合、ＬＳＩチップとキャパシタとの間で配線の引き回しが必要であるので、これらのリード間では比較的大きなインダクタンスが存在する。従って、デカップリングキャパシタを設けても高速動作のＬＳＩに対しての電源電圧変動の抑制及び高周波ノイズの低減の効果は小さくなってしまう。
【０００６】
そこで、ＬＳＩチップの直下にデカップリングキャパシタを配置することにより、ＬＳＩチップとキャパシタとの配線距離を最短にしてインダクタンスを低減させる方法が提案されている。
【特許文献１】特開２００１−１１０６７５号公報
【特許文献２】特開２００２−２６０９６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、ＬＳＩチップとキャパシタとの配線距離を最短にしても、寄生インダクタンスの低減には限界があり、ＬＳＩの高周波化がさらに進むと、ＬＳＩの電源電圧が不安定になったり、高周波ノイズによってＬＳＩが誤動作したりする場合が想定される。このため、より広帯域の周波数でインピーダンスが低減される特性を有するデカップリングキャパシタが求められている。
【０００８】
本発明は以上の課題を鑑みて創作されたものであり、広帯域の周波数でインピーダンスが低減され、電子部品のさらなる高周波化に対応するデカップリングキャパシタに適用できるキャパシタ装置、それが内蔵された電子部品実装構造及びキャパシタ装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記課題を解決するため、本発明はキャパシタ装置に係り、基板と、前記基板上に形成された複数の下部電極と、前記複数の下部電極上に相互に分離された状態でそれぞれ形成された複数の誘電体膜と、前記複数の誘電体膜上にそれぞれ形成された上部電極と有し、前記基板上には前記下部電極、前記誘電体膜及び前記上部電極により構成される複数のキャパシタがそれぞれ配置され、前記複数のキャパシタのそれぞれの前記誘電体膜は、膜厚が異なっていることを特徴とする。
【００１０】
本発明のキャパシタ装置では、下部電極、誘電体膜及び上部電極により構成される複数のキャパシタが基板上に１チップ化された状態で形成されている。そして、この複数のキャパシタの間で、各誘電体膜の膜厚が異なっており、これによって各キャパシタの静電容量が異なるようにしている。
【００１１】
本発明のキャパシタ装置は、高速動作する電子部品が実装される回路基板の電源ラインとグランドラインとの間に、複数のキャパシタが並列になって接続されて、デカップリングキャパシタとなる。静電容量が異なる複数キャパシタを並列に接続してデカップリングキャパシタとすることにより、複数のキャパシタの間で共振周波数がずれるので、広帯域の周波数でインピーダンスを低減できるようになる。
【００１２】
ここで、キャパシタの共振周波数は、静電容量だけではなく、インダクタンスにも依存する。しかしながら、本発明のキャパシタ装置では、電極面積などのキャパシタの基本構造を変える必要がないので、各キャパシタの間でインダクタンスを同一に設定することができる。
【００１３】
従って、各キャパシタの共振周波数を調整して広帯域の周波数でインピーダンス低減が図れるように電気設計するときに、各キャパシタのインダクタンスの変化を考慮する必要がなく、静電容量の変化のみを考慮すればよい。しかもキャパシタの共振周波数はその静電容量に反比例して変化する特性を有するので、電気設計が極めて容易になる。
【００１４】
また、本発明のキャパシタ装置は、基板上に複数のキャパシタが１チップされたものであるので、静電容量が異なる複数のキャパシタ部品を別々に実装する場合よりも、実装コストが低減されると共に、高密度実装に対応できるようになる。
【００１５】
さらには、基板の厚みを薄くすることで薄型化が可能になり、しかも電子部品の直下に配置することができるので、寄生インダクタンスの大幅な低減を図ることができる。
【００１６】
また、本発明の一つの好適な態様では、キャパシタ装置の各誘電体膜は、バルブ金属膜が陽極酸化されて形成された金属酸化膜よりなる。この態様の場合、まず、基板上に形成された導電膜上にバルブ金属膜が形成される。その後、バルブ金属膜の所定部に開口部が設けられたレジスト膜が形成され、次いで陽極酸化により開口部に露出するバルブ金属膜が酸化されて金属酸化膜が形成される。続いて、陽極酸化の条件を変えてこの工程を繰り返すことにより、バルブ金属膜の異なる領域に膜厚が異なる誘電体膜が形成される。続いて、誘電体膜上に上部電極が形成された後に、バルブ金属膜及び導電膜がパターニングされて下部電極が形成される。これにより、各誘電体膜の膜厚が異なる複数のキャパシタが基板上に１チップ化された状態で容易に形成される。
【発明の効果】
【００１７】
以上説明したように、本発明のキャパシタ装置は、広帯域の周波数で低インピーダンスが得られるので、高速動作する電子部品に対しての電源電圧変動の抑制及び高周波ノイズの低減の効果が大きくなる。
【発明を実施するための最良の形態】
【００１８】
以下、本発明の実施の形態について、添付の図面を参照して説明する。
【００１９】
本発明の実施形態のキャパシタ装置を説明する前に、ＬＳＩチップが実装される回路基板の電源ラインとグランドラインとに間に複数のキャパシタが並列に接続された構造のデカップリングキャパシタについて説明する。図１は負荷（ＬＳＩ）が実装される回路基板の電源ラインとグランドラインとの間に複数のキャパシタが並列に接続されたデカップリング回路の等価回路を示すもの、図２は図１のデカップリングキャパシタのインピーダンス特性を示すものである。
【００２０】
一般的に、高性能なＬＳＩに対応するデカップリングキャパシタは、低周波領域から高周波領域まで広い範囲で低インピーダンスであることが要求される。図１にはそのような要求を考慮したデカップリング回路の一例が示されており、負荷（ＬＳＩ）が実装される回路基板の電源ラインとグランドライン（ＧＮＤ）との間に、同じ静電容量の第１キャパシタＣ1、第２キャパシタＣ2及び第３キャパシタＣ3が並列に接続されている。
【００２１】
このような各キャパシタ（Ｃ1，Ｃ2，Ｃ3）個別のインピーダンス特性は図２の実線で示される特性となる。そして、各キャパシタ（Ｃ1，Ｃ2，Ｃ3）が並列に接続されて構成されるデカップリングキャパシタＣ1,2,3のインピーダンス特性は図２の鎖線で示されており、デカップリングキャパシタＣ1,2,3のインピーダンスが１０ｍΩ以下になる周波数の範囲Ｘが９０〜１８０ＭＨｚとなり、広帯域の周波数でのインピーダンス低減に効果がある。
【００２２】
このときの各キャパシタ（Ｃ1，Ｃ2，Ｃ3）の静電容量はそれぞれ３０ｎＦ（静電容量の和は９０ｎＦ）であり、等価直列抵抗（ＥＳＲ）はそれぞれ１０ｍΩであり、また等価直列インダクタンス（ＥＳＬ）はそれぞれ５０ｐＨである。
【００２３】
また、静電容量が相互に異なる複数のキャパシタを並列に接続して構成することにより、広帯域の周波数でのインピーダンスがさらに低減されることが知られている。
【００２４】
しかしながら、これらの各キャパシタＣ1，Ｃ2，Ｃ3は、１チップ化されたものではなく、個別のキャパシタ部品が実装されて構成されるので、実装コストの上昇を招くと共に、高密度実装に対応することが困難になる。また、電極面積を変化させて静電容量を変えた複数のキャパシタ部品を使用する場合は、静電容量の他にインダクタンスを考慮して電気設計を行う必要があるので電気設計が煩雑になる問題がある。
【００２５】
本願発明者は、上記したような広帯域の周波数でインピーダンス低減が可能になる構成のデカップリングキャパシタについて鋭意研究した。その結果、キャパシタの誘電体膜の膜厚を制御してインダクタンスを変えずに静電容量が相互に異なるようにすることにより、１チップ化が可能になって実装コストが低減されると共に、容易な電気設計によりさらに広い周波数帯域でインピーダンスを低減できることを見出した。
【００２６】
（第１の実施の形態）
次に、本発明の第１実施形態のキャパシタ装置について説明する。図３〜図６は本発明の第１実施形態のキャパシタ装置の製造方法を順に示す断面図である。
【００２７】
図３（ａ）に示すように、まず、シリコン、ガラス、セラミック、樹脂、又は鉄−ニッケル合金もしくはアルミニウムなどの金属よりなるコア基板１０を用意する。コア基板１０として樹脂基板を使用する場合は、シリカなどのフィラーを含有し、熱膨張係数が５〜３０ｐｐｍ／Ｋのものを使用することが好ましい。
【００２８】
また、薄型のキャパシタ装置を製造する場合は、厚みが５０μｍ以下のコア基板１０が使用される。薄型のコア基板１０を使用する場合は、コア基板を支持体に固定し、製造工程が終了した後に、支持体を取り外すようにしてもよい。あるいは、通常の厚みのコア基板１０を使用し、キャパシタの製造が終了した後に、コア基板１０の背面を研削するようにしてもよい。
【００２９】
その後に、図３（ｂ）に示すように、コア基板１０上にキャパシタの下部電極となる膜厚が例えば１０μｍ程度の導電膜１２を形成する。導電膜１２の材料としては、例えば銅（Ｃｕ）が使用され、スパッタ法などにより成膜される。なお、コア基板１０としてシリコン基板又は金属基板を用いる場合は、コア基板上に絶縁膜が形成された後に、導電膜１２が形成される。
【００３０】
続いて、同じく図３（ｂ）に示すように、導電膜１２上にチタン（Ｔｉ）又はアルミニウム（Ａｌ）などよりなる第１中間層１４を形成する。続いて、第１中間層１４上に膜厚が例えば６００ｎｍのタンタル膜（Ｔａ膜）１６をスパッタ法又はＣＶＤ法により形成する。タンタルはバルブ金属の一例であり、バルブ金属とは、それを陽極酸化して得られる金属酸化物が一方向にのみ電流を通し、逆方向には電流をほとんど通さない、いわゆる弁作用をもつものである。そのようなバルブ金属としては、タンタルの他に、アルミニウム（Ａｌ）、チタン（Ｔｉ）、ハフニウム（Ｈｆ）、ニオブ（Ｎｂ）又はジルコニウム（Ｚｒ）などがある。本実施形態では、バルブ金属膜を選択的に酸化して得られる金属酸化膜をキャパシタの誘電体膜として使用する。
【００３１】
次いで、図３（ｃ）に示すように、タンタル膜１６上における第１キャパシタの第１誘電体膜が形成される部分に開口部１８ｘが設けられた第１レジスト膜１８をフォトリソグラフィにより形成する。
【００３２】
続いて、第１の陽極酸化により、第１レジスト膜１８の開口部１８ｘに露出するタンタル膜１６の部分を膜厚方向に酸化して第１タンタル酸化膜（Ｔａ2Ｏ5膜）１６ａを形成する。例えば、０．０１％程度のクエン酸ナトリウム溶液を電解液として用い、タンタル膜１６が形成されたコア基板１０をその電解液に浸漬させ、タンタル膜１６を陽極に接続して通電する。第１の陽極酸化工程では、定電流モードで３００Ｖまで電圧を印加し、３００Ｖに到達した後に、定電圧モードで、電流値が初期設定電流の１０％の値になるまで印加する。これにより、膜厚が４５０ｎｍ程度の第１タンタル酸化膜１６ａが形成される。第１タンタル酸化膜１６ａは後に第１キャパシタの第１誘電体膜となる。その後に、第１レジスト膜１８が除去される。
【００３３】
陽極酸化工程では、陽極、陰極及び電解液中で以下のような反応が起こり、陽極（タンタル膜）が酸化される。
【００３４】
電解液中：５Ｈ2Ｏ→１０Ｈ+＋５Ｏ2-
陽極：２Ｔａ＋５Ｏ2-→Ｔａ5Ｏ2＋１０ｅ-
陰極：１０Ｈ+＋１０ｅ-→５Ｈ2
上記した陽極酸化工程では、第１中間層１４がバリア層として働き、タンタル膜１６を陽極酸化する際に下地の導電膜１４（例えば銅）がタンタル膜１６に拡散することが防止される。また、第１中間層１４は導電膜１２とタンタル膜１６との密着性を向上させる密着層としても機能する。
【００３５】
次いで、図３（ｄ）に示すように、タンタル膜１６上における第２キャパシタの第２誘電体膜が形成される部分に開口部１８ｘが設けられた第２レジスト膜１８ａをタンタル膜１６及び第１タンタル酸化膜１６ａ上に形成する。続いて、第２の陽極酸化により、第２レジスト膜１８ａの開口部１８ｘに露出するタンタル膜１６の部分を酸化して、第１タンタル酸化膜１６ａよりも膜厚の薄い第２タンタル酸化膜１６ｂを形成する。第２の陽極酸化工程では、上記した第１タンタル酸化膜１６ａを形成する第１の陽極酸化方法において、定電流モードで１８０Ｖまで電圧を印加することにより、膜厚が２７０ｎｍ程度の第２タンタル酸化膜１６ｂを形成する。その後に、第２レジスト膜１８ａが除去される。
【００３６】
さらに、図４（ａ）に示すように、タンタル膜１６上における第３キャパシタの第３誘電体膜が形成される部分に開口部１８ｘが設けられた第３レジスト膜１８ｂをタンタル膜１６、第１及び第２タンタル酸化膜１６ａ、１６ｂ上に形成する。続いて、第３の陽極酸化により、第３レジスト膜１８ａの開口部１８ｘに露出するタンタル膜１６の部分を酸化して、第２タンタル酸化膜１６ｂよりも膜厚の薄い第３タンタル酸化膜１６ｃを形成する。第３の陽極酸化工程では、上記した第１タンタル酸化膜１６ａを形成する第１の陽極酸化方法において、定電流モードで６０Ｖまで印加することにより、膜厚が９０ｎｍ程度の第３タンタル酸化膜１６ｃを形成する。その後に、第３レジスト膜１８ｂが除去される。
【００３７】
以上により、図４（ｂ）に示すように、タンタル膜１６の所要部に膜厚が相互に異なる第１、第２及び第３タンタル酸化膜１６ａ、１６ｂ，１６ｃがそれぞれ形成される。
【００３８】
本実施形態では、タンタル膜１６が全面に形成された後に、所要部に開口部１８ｘが設けられたレジスト膜１８がパターニングされ、開口部１８ｘ内に露出するタンタル膜１６がその膜厚方向に酸化されて第１タンタル酸化膜１６ａが形成される。そして、この工程を繰り返すことによりタンタル膜１６の異なる部分に相互に膜厚が異なる第１、第２及び第３タンタル酸化膜１６ａ，１６ｂ、１６ｃがそれぞれ形成される。しかも、陽極酸化工程において印加電圧を調整することにより、膜厚が異なる複数のタンタル酸化膜（誘電体膜）を容易に形成することができる。
【００３９】
なお、前述した陽極酸化方法のように、先に、膜厚が厚いタンタル酸化膜を高い電圧を印加して形成し、その後に膜厚が薄いタンタル酸化膜を低い電圧を印加して形成することが好ましい。これは、先に膜厚の薄いタンタル酸化膜を形成し、その後に厚い膜厚のタンタル膜を形成する方法では、レジスト膜に欠陥が発生している場合、厚い膜厚のタンタル酸化膜を高電圧の陽極酸化で形成するときに、既に形成されたタンタル酸化膜がさらに酸化されて膜厚が変動するおそれがあるからである。
【００４０】
また、上記した例では、膜厚が異なる３つのタンタル酸化膜１６ａ〜１６ｃ（誘電体膜）を形成したが、一連の工程をｎ回（ｎは２以上の整数）繰り返すことにより、膜厚が相互に異なるｎ個の誘電体膜を形成してもよい。また、他のバルブ金属膜を酸化して各種の金属酸化膜を形成して誘電体膜としてもよい。
【００４１】
次いで、図４（ｃ）に示すように、図４（ｂ）の構造体の上面にＴｉ膜又はクロム（Ｃｒ）膜などを成膜して第２中間層２０を形成する。第２中間層２０は、タンタル酸化膜１６ａ〜１６ｂと後に形成される上部電極との密着性を向上させるために設けられる。
【００４２】
続いて、図５（ａ）に示すように、第２中間層２０上に金属膜パターン２２を形成する。金属膜パターン２２は例えばセミアディティブ法により形成される。詳しく説明すると、第２中間層２０上にシードＣｕ膜（不図示）を形成した後に、上部電極が形成される部分に開口部が設けられたレジスト膜（不図示）をシードＣｕ膜上に形成する。さらに、シードＣｕ膜をめっき給電層に利用した電解めっきにより、レジスト膜の開口部にＣｕ膜パターンを形成する。続いて、レジスト膜を除去した後に、Ｃｕ膜パターンをマスクにしてシードＣｕ膜をエッチングすることにより金属膜パターン２２を得る。
【００４３】
さらに、図５（ｂ）に示すように、金属膜パターン２２をマスクにして第２中間層２０をエッチングすることにより、第２中間層２０及び金属膜パターン２２により構成されるキャパシタ用の上部電極２３を得る。上部電極２３は、複数のタンタル酸化膜６ａ，１６ｂ，１６ｃに接触する面積がそれぞれ同一になるようにタンタル酸化膜１６ａ，１６ｂ，１６ｃ上にパターニングされる。
【００４４】
その後に、図６に示すように、所定の下部電極が得られるように、図５（ｂ）の構造体の上面にレジスト膜（不図示）をパターニングした後、このレジスト膜をマスクにしてタンタル膜１６、第１中間層１４及び導電膜１２をエッチングした後に、レジスト膜を除去する。これにより、導電膜１２、第１中間層１４及びタンタル膜１６により構成される下部電極１５が形成される。このとき、下部電極１５はタンタル膜１６の上面が露出した状態で形成される。さらに、所定数のキャパシタが得られるように、コア基板１０が切断される。
【００４５】
以上により、第１キャパシタＣ１、第２キャパシタＣ１及び第３キャパシタＣ３により構成される本実施形態のキャパシタ装置１が製造される。
【００４６】
本実施形態では、タンタル酸化膜（誘電体膜）の膜厚が相互に異なる３つのキャパシタを形成する形態を例示したが、キャパシタの数は特に限定されるものではなく、デカップリングキャパシタ装置の特性に合わせて誘電体膜の膜厚が相互に異なるｎ個（ｎは２以上の整数）のキャパシタを形成することができる。また、複数のキャパシタの中で誘電体膜の膜厚が同一で静電容量が同じものが混在するようにしてもよい。
【００４７】
本実施形態のキャパシタ装置１では、図６における各キャパシタＣ１，Ｃ２，Ｃ３の上部電極２３の上面が回路基板の電源ライン（＋）に接続される電源用接続部２３Ｖとなり、下部電極１５のタンタル膜１６の上面が回路基板のグランドライン（−）に接続されるグランド用接続部２３Ｇとなる。
【００４８】
本実施形態のキャパシタ装置１では、図６に示すように、第１キャパシタＣ１、第２キャパシタＣ２及び第３キャパシタＣ３がコア基板１０上に１チップ化されて形成されている。第１キャパシタＣ１は下部電極１５、第１タンタル酸化膜１６ａ及び上部電極２３により構成されている。第２キャパシタＣ２は下部電極１５、第１タンタル酸化膜１６ａより膜厚が薄い第２タンタル酸化膜１６ｂ及び上部電極２３により構成されている。さらに、第３キャパシタＣ３は下部電極１５、第２タンタル酸化膜１６ｂより膜厚が薄い第３タンタル酸化膜１６ｃ及び上部電極２３により構成されている。
【００４９】
このように、各キャパシタＣ１，Ｃ２，Ｃ３のそれぞれのタンタル酸化膜１６ａ，１６ｂ，１６ｃ（誘電体膜）の膜厚が相互に異なるように設定され、これにより各キャパシタＣ１，Ｃ２，Ｃ３の静電容量が相互に異なるようにしている。さらに、上部電極２３は、タンタル酸化膜１６ａ，１６ｂ，１６ｃと接触する面積（誘電体膜のキャパシタを構成する部分の面積）が同一になるように形成されており、これにより各キャパシタＣ１，Ｃ２，Ｃ３のインダクタンスは同一に設定されている。
【００５０】
図７は本発明の第１実施形態のキャパシタ装置をデカップリングキャパシタに適用したときの等価回路を示すもの、図８は図７のキャパシタ装置のインピーダンス特性を示すものである。
【００５１】
図７に示すように、本実施形態のキャパシタ装置１は、負荷（ＬＳＩ）が実装される回路基板の電源ラインとグランドラインとの間にキャパシタ装置１の各キャパシタＣ１，Ｃ２，Ｃ３が並列になって接続されている。
【００５２】
図８には本実施形態のキャパシタ装置１のインピーダンス特性が示されており、実線で示されているものが各キャパシタＣ１，Ｃ２，Ｃ３の個別のインピーダンス特性である。このときの各キャパシタＣ１，Ｃ２，Ｃ３の静電容量は、Ｃ１＋Ｃ２+Ｃ３＝９０ｎＦ、及びＣ１＝３Ｃ１＋５Ｃ３の関係が成立するように設定され、Ｃ１の静電容量は１０ｎＦであり、各キャパシタＣ１，Ｃ２，Ｃ３の各ＥＳＲは１０ｍΩ、各ＥＳＬは５０ｐＨである。
【００５３】
図８に示すように、各キャパシタＣ１，Ｃ２，Ｃ３の静電容量を変えることにより、共振周波数が相互にずれていることが分かる。このような各キャパシタＣ１，Ｃ２，Ｃ３が並列に接続されて構成された本実施形態のデカップリングキャパシタＣ1,2,3のインピーダンス特性が破線で示されており、そのインピーダンスが１０ｍΩ以下になる周波数の範囲Ｙは８０〜２５０ＭＨｚとなっている。
【００５４】
図８には、比較のために、図２に示された同じ静電容量をもつ３つのキャパシタが並列に接続されて構成されたデカップリングキャパシタC1,2,3のインピーダンス特性が鎖線で示されており、前述したようにインピーダンスが１０ｍΩ以下になる周波数の範囲Ｘは９０〜１８０ＭＨｚである。
【００５５】
このように、異なった静電容量をもつ複数のキャパシタを並列に接続することにより、広い周波数帯域で低いインピーダンスが得られるようになる。
【００５６】
本実施形態では、各キャパシタＣ１、Ｃ２、Ｃ３の静電容量を変えてそれらの共振周波数をずらすことにより、広帯域の周波数でインピーダンスを低減できるようにしているが、キャパシタの共振周波数は、静電容量だけではなく、インダクタンスにも依存する。
【００５７】
本実施形態と違って誘電体膜のキャパシタを構成する部分の面積を変化させて各キャパシタの静電容量を変える方法では、各キャパシタの間でインダクタンスも変化してしまうので、静電容量とインダクタンスとを考慮してインピーダンス低減を図る必要があり、電気設計が煩雑になる。
【００５８】
しかしながら、本実施形態では、前述したように、各キャパシタＣ１，Ｃ２，Ｃ３の間で誘電体膜のキャパシタを構成する部分の面積を同一に設定して誘電体膜の膜厚によりキャパシタの静電容量を変化させているので、各キャパシタＣ１，Ｃ２，Ｃ３の間でインダクタンスを同一に設定することができる。
【００５９】
従って、本実施形態では、各キャパシタＣ１，Ｃ２，Ｃ３のインダクタンスの変化を考慮する必要がなく、静電容量の変化のみを考慮すればよい。しかも、キャパシタの共振周波数はその静電容量に反比例して変化する特性を有する。
【００６０】
以上のことから、本実施形態のキャパシタ装置１では、静電容量のみを考慮して広帯域の周波数でインピーダンス低減が図れるように電気設計すればよいので、その電気設計が極めて容易になる。
【００６１】
次に本実施形態のキャパシタ装置の変形例について説明する。前述した形態では、図６に示したように、各キャパシタＣ１〜Ｃ３における下部電極１５のタンタル膜１６の上面が一括して露出するように上部電極２３がそれぞれパターニングされている。この場合は、上部電極２３の電源用接続部２３Ｖ、及び下部電極１５のグランド用接続部２３Ｇにはそれぞれ１つの端子が接続される。
【００６２】
図９（ａ）及び（ｂ）に示すように、本実施形態の変形例のキャパシタ装置１ａは、コア基板１０上に４つの下部電極１５がそれぞれ形成され、下部電極１５上にはタンタル膜が陽極酸化されて形成された膜厚が異なる第１〜第４タンタル酸化膜１６ａ〜１６ｄがパターン化されて形成されている。さらに、第１〜第４タンタル酸化膜１６ａ〜１６ｄ上には上部電極２３がそれぞれ形成されている。このようにして、コア基板１０上に第１〜第４キャパシタＣ１，Ｃ２，Ｃ３，Ｃ４がそれぞれ配置されている。
【００６３】
各キャパシタＣ１〜Ｃ４の上部電極２３及びタンタル酸化膜１６ａ〜１６ｄの所定部分に複数（図９の例では各キャパシタＣ１〜Ｃ４ごとに２つ）の開口部２３ａがそれぞれ形成されていて、その開口部２３ａの底部には下部電極１５の上面が露出している。そして、複数の開口部２３ａに露出する下部電極１５の部分がそれぞれグランド用接続部２３Ｇ（−）となっている。さらに、上部電極２３の上面には、下部電極１５の複数のグランド用接続部２３Ｇの数に対応する複数の電源用接続部２３Ｖ（＋）が画定されている。
【００６４】
なお、図９では第１及び第２中間層は省略されて描かれており、開口部２３ａの底部に露出する下部電極１５はそれを構成する膜（タンタル膜１６、第１中間膜１４又は導電膜１２）のいずれであってもよい。
【００６５】
上記したような変形例を採用する場合、上部電極２３及び下部電極１５にそれぞれ複数の端子が接続されるので、各キャパシタＣ１〜Ｃ４のインダクタンスを一様に減少させることができ、これによって変形例のキャパシタ装置１ａではそのインピーダンスがさらに低減される。
【００６６】
次に、本実施形態のキャパシタ装置１をデカップリングキャパシタとして内蔵した電子部品実装構造の一例について説明する。図１０〜図１４は本発明の第１実施形態のキャパシタ装置を内蔵した電子部品実装構造の製造方法を示す断面図である。
【００６７】
まず、図１０（ａ）に示すように、前述したキャパシタ装置１が実装される実装領域Ｍを中央部に備えたベース基板３０を用意する。ベース基板３０としては、ガラス・エポキシ基板を好適に使用することができる。ベース基板３０にはスルーホール３０ｘが設けられており、このスルーホール３０ｘ内にはＣｕなどの導電体よりなる貫通電極３１が充填されている。ベース基板３０の複数の貫通電極３１は、電源ラインＶ、グランドラインＧ及び信号ラインＳをそれぞれ構成している。
【００６８】
その後に、図１０（ｂ）に示すように、前述したキャパシタ装置１をそのキャパシタが形成された面を上に向けた状態でベース基板３０の実装領域Ｍに接着層（不図示）を介して固着する。次いで、図１１（ａ）に示すように、ベース基板３０の両面側に樹脂フィルムを貼着するなどして第１層間絶縁膜３４をそれぞれ形成する。これによって、キャパシタ装置１は第１層間絶縁膜３４内に埋設された状態となる。続いて、キャパシタ装置１の上部電極２３、下部電極１５及び貫通電極３１上の第１層間絶縁膜３４の部分をレーザなどで加工することにより第１ビアホール３４ｘを形成する。さらに、ベース基板３０の背面側の貫通電極３１上の第１層間絶縁膜３４にも第１ビアホール３４ｘが形成される。
【００６９】
次いで、図１１（ｂ）に示すように、第１ビアホール３４ｘを介してキャパシタ装置１の上部電極２３、下部電極１５、及び貫通電極３１にそれぞれ接続される第１配線パターン３６を第１層間絶縁膜３４上に形成する。このとき、キャパシタ装置１の各上部電極２３はベース基板３０の電源ラインＶに第１配線パターン３６を介してそれぞれ電気的に接続される。さらに、ベース基板３０の背面側の第１層間絶縁膜３４上にも第１ビアホール３４ｘを介してベース基板３０の各貫通電極３１に接続される第１配線パターン３６が形成される。
【００７０】
次いで、図１２に示すように、ベース基板３０の両面側の第１配線パターン３６を被覆する第２層間絶縁膜３４ａをそれぞれ形成する。続いて、ベース基板３０の両面側の第１配線パターン３６上の第２層間絶縁膜３４ａの所定部分に第２ビアホール３４ｙをそれぞれ形成する。続いて、同じく図１２に示すように、ベース基板３０の両面側の第２ビアホール３４ｙを介して第１配線パターン３６に接続される第２配線パターン３６ａを第２層間絶縁膜３４ａ上にそれぞれ形成する。これにより、キャパシタ装置１の各下部電極１５は第１及び第２配線パターン３６，３６ａを介してベース基板３０のグランドラインＧにそれぞれ電気的に接続される。
【００７１】
次いで、図１３に示すように、上記した方法を繰り返すことにより、ベース基板３０の両面側の第２配線パターン３６ａに第３層間絶縁膜３４ｂに形成された第３ビアホール３４ｚを介してそれぞれ接続される第３配線パターン３６ｂを第２層間絶縁膜３４ｂ上にそれぞれ形成する。
【００７２】
このとき、キャパシタ装置１の各上部電極２３及びベース基板３０の電源ラインＶに接続された第３配線パターン３６ｂの所定部分に電源用接続部３６Ｖが画定される。また、キャパシタ装置１の各下部電極１５及びベース基板３０のグランドラインＧに接続された第３配線パターン３６ｂの所要部分にグランド用接続部３６Ｇが画定される。さらに、ベース基板１０の信号ラインＳに接続された第３配線パターン３６ｂの所定部分に信号用接続部３６Ｓが画定される。また、ベース基板３０の背面側に露出する第３配線パターン３６ｂにおいても、電源用接続部３６Ｖ、グランド用接続部３６Ｇ及び信号用接続部３６Ｓが画定される。
【００７３】
次いで、図１４に示すように、ベース基板３０の両面側の第３配線パターン３６ｂの電源用接続部３６Ｖ、グランド用接続部３６Ｇ及び信号用接続部３６Ｓ上に開口部３８ｘが設けられたソルダレジスト膜３８を図１３の構造体の両面にそれぞれ形成する。さらに、ベース基板３０の両面側のグランド用接続部３６Ｇ、電源用接続部３６Ｖ及び信号用接続部３６Ｓ上に無電解めっきによりＮｉ／Ａｕ層（不図示）がそれぞれ選択的に形成される。
【００７４】
続いて、図１５に示すように、バンプ４０ａを備えた電子部品４０（半導体チップなど）を用意し、電子部品４０のバンプ４０ａをベース基板３０の上面側の第３配線パターン３６ｂの各接続部３６Ｖ，３６Ｇ，３６Ｓ（図１３）にフリップチップ接続する。
【００７５】
その後に、ベース基板３０の背面側の第３配線パターン３６ｂの各接続部３６Ｖ，３６Ｇ，３６Ｓ（図１３）にバンプ４２をそれぞれ搭載する。
【００７６】
以上により、本実施形態のキャパシタ装置１が内蔵された電子部品実装構造２が完成する。
【００７７】
図１５に示すように、本実施形態の電子部品実装構造２の回路基板は、貫通電極３１が設けられたベース基板３０の両面に層間絶縁膜３４〜３４ｂと配線パターン３６〜３６ｂとが交互に積層され、層間絶縁膜３４〜３４ｂに設けられたビアホール３４ｘ〜３４ｚを介して配線パターン３６〜３６ｂが相互接続されている。そして、キャパシタ装置１が第１層間絶縁膜３４に埋設された状態でベース基板３０上に実装されている。
【００７８】
さらに、前述した図７の等価回路を合わせて参照すると、キャパシタ装置１の３つのキャパシタＣ１，Ｃ２，Ｃ３の各上部電極２３は、第１配線パターン３６を介して回路基板の電源ラインＶにそれぞれ接続されている。また、３つのキャパシタＣ１，Ｃ２，Ｃ３の各下部電極１５は第１及び第２配線パターン３６，３６ａを介して回路基板のグランドラインＧに接続されている。
【００７９】
さらに、回路基板に内蔵されたキャパシタ装置１の上方には電子部品４０が実装されている。電子部品４０のバンプ４０ａは、キャパシタ装置１の上部電極２３（電源ライン）及び下部電極１５（グランドライン）にそれぞれ接続された第３配線パターン３６ｂの電源用接続部３６Ｖ及びグランド用接続部３６Ｇに接続されていると共に、回路基板の信号ラインに接続された第３配線パターン３６ｂの信号用接続部３６Ｓに接続されている。
【００８０】
このようにして、キャパシタ装置１を構成する各キャパシタＣ１，Ｃ２，Ｃ３は、回路基板から電子部品４０に接続される電源ラインとグランドラインとの間に並列に接続されている。
【００８１】
そして、本実施形態の電子部品実装構造２では、電子部品４０から発生した高周波電流（高周波ノイズ）は、電子部品４０の直下に配置されたキャパシタ装置１を迂回してグランドラインＧに排除される。また、電子部品４０のスイッチング動作により電子部品４０に電圧変動が生じた場合でも、キャパシタ装置１の作用により電子部品４０の電源端子部での電圧変動が抑制される。
【００８２】
本実施形態のキャパシタ装置１は、前述したように、広帯域の周波数で低いインピーダンスが得られるようになるため、デカップリングキャパシタとしての性能を向上させることができる。
【００８３】
また、本実施形態のキャパシタ装置１は、静電容量が異なる複数のキャパシタが１チップ化されたものであって、静電容量が異なる個別のキャパシタ部品を複数個実装する必要がないので、実装コストを低減できると共に、実装密度を向上させることができる。
【００８４】
さらに、本実施形態のキャパシタ装置１は、コア基板１０の厚みを薄くすることで薄型化が可能になり、しかも電子部品４０の直下に配置することができるので、寄生インダクタンスの大幅な低減を図ることができる。従って、高速動作する電子部品に対しての電源電圧変動の抑制及び高周波ノイズの低減の効果が大きくなる。
【００８５】
（第２の実施の形態）
図１６は本発明の第２実施形態のキャパシタ装置の製造方法を示す断面図である。第２実施形態が第１実施形態と異なる点は、誘電体膜の形成方法が異なることである。第１実施形態と同一工程においては、その詳しい説明を省略する。
【００８６】
まず、図１６（ａ）に示すように、コア基板１０上に導電膜１２を形成する。その後に、導電膜１２上の第１キャパシタの誘電体膜が形成される部分に第１誘電体膜パターン１６ｘを形成する。第１誘電体膜パターン１６ｘを形成する方法としては、例えばリフトオフ法がある。すなわち、まず、所定部に開口部を有するレジスト膜（不図示）をパターニングし、レジスト膜上及び開口部内にタンタル酸化膜などの誘電体膜をスパッタ法などにより形成する。その後に、レジスト膜を剥離することによりレジスト膜の開口部に形成された誘電体膜を選択的に残して第１誘電体膜パターン１６ｘを得る。
【００８７】
その後に、レジスト膜の開口部の位置と誘電体膜の膜厚を変えて同様な工程を行うことにより、第１誘電体膜パターン１６ｘと膜厚が異なる第２誘電体膜パターン１６ｙ及び第３誘電体膜パターン１６ｚを順次形成する。このリフトオフ工程を所定回数繰り返すことにより、膜厚が異なる複数の誘電体膜パターンを導電膜１２の異なる領域上にそれぞれ形成することができる。
【００８８】
あるいは、ＰＺＴ(Pb(Zr,Ti)O3））系などの誘電体をゾル・ゲル法で形成する際のゲルを所要部に開口部が設けられたメタルマスクを用いた印刷によりパターニングし、その後に焼結する方法を採用してもよい。この場合、厚みと開口部の位置が異なる複数のメタルマスクを使用して、同様な工程を所定回数繰り返すことにより、膜厚が異なる複数の誘電体膜パターンを形成することができる。
【００８９】
続いて、図１６（ｂ）に示すように、第１、第２及び第３誘電体膜パターン１６ｘ，１６ｙ，１６ｚ上に上部電極２３をそれぞれパターニングする。さらに、図１６（ｃ）に示すように、導電膜１２をパターニングすることにより、下部電極１５を形成する。その後に、所要のキャパシタが得られるようにコア基板１０が切断される。
【００９０】
これにより、第１実施形態と同様に、誘電体膜の膜厚が相互に異なる第１、第２及び第３キャパシタＣ１，Ｃ２，Ｃ３により構成されるキャパシタ装置１ｂを製造することができる。
【００９１】
第２実施形態のキャパシタ装置１ｂは第１実施形態と同様な効果を奏する。また、第２実施形態のキャパシタ装置１ｂにおいても、第１実施形態と同様に変形や変更を行うことができると共に、第１実施形態と同様なデカップリングキャパシタに適用することできる。
【図面の簡単な説明】
【００９２】
【図１】図１は負荷（ＬＳＩ）が実装される回路基板の電源ラインとグランドラインとの間に複数のキャパシタが並列に接続されたデカップリング回路の等価回路を示すものである。
【図２】図２は図１のデカップリングキャパシタのインピーダンス特性を示すものである。
【図３】図３は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その１）である。
【図４】図４は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その２）である。
【図５】図５は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その３）である。
【図６】図６は本発明の第１実施形態のキャパシタ装置の製造方法を示す断面図（その４）である。
【図７】図７は本発明の第１実施形態のキャパシタ装置をデカップリングキャパシタに適用したときの等価回路を示すものである。
【図８】図８は図７のキャパシタ装置のインピーダンス特性を示すものである。
【図９】図９（ａ）及び（ｂ）は本発明の第１実施形態のキャパシタ装置の変形例を示す平面図及び断面図である。
【図１０】図１０は本発明の第１実施形態のキャパシタ装置を内蔵した電子部品実装構造の製造方法を示す断面図（その１）である。
【図１１】図１１は本発明の第１実施形態のキャパシタ装置を内蔵した電子部品実装構造の製造方法を示す断面図（その２）である。
【図１２】図１２は本発明の第１実施形態のキャパシタ装置を内蔵した電子部品実装構造の製造方法を示す断面図（その３）である。
【図１３】図１３は本発明の第１実施形態のキャパシタ装置を内蔵した電子部品実装構造の製造方法を示す断面図（その４）である。
【図１４】図１４は本発明の第１実施形態のキャパシタ装置を内蔵した電子部品実装構造の製造方法を示す断面図（その５）である。
【図１５】図１５は本発明の第１実施形態のキャパシタ装置を内蔵した電子部品実装構造の製造方法を示す断面図（その６）である。
【図１６】図１６は本発明の第２実施形態のキャパシタ装置の製造方法を示す断面図である。
【符号の説明】
【００９３】
１，１ａ,１ｂ…キャパシタ装置、２…電子部品実装構造、１０…コア基板、１２…導電膜、１４…第１中間層、１５…下部電極、１６…タンタル膜（バルブ金属膜）、１６ａ…第１タンタル酸化膜、１６ｂ…第２タンタル酸化膜、１６ｃ…第３タンタル酸化膜、１６ｘ…第１誘電体膜パターン、１６ｙ…第２誘電体膜パターン、１６ｚ…第３誘電体膜パターン、１８ａ…第１レジスト膜、１８ｂ…第２レジスト膜、１８ｃ…第３レジスト膜、１８ｘ…開口部、２０…第２中間層、２２…金属膜パターン、２３…上部電極、３０…ベース基板、３０ｘ…スルーホール、３１…貫通電極、３４…第１層間絶縁膜、３４ａ…第２層間絶縁膜、３４ｂ…第３層間絶縁膜、３４ｘ…第１ビアホール、３４ｙ…第２ビアホール、３４ｚ…第３ビアホール、３６…第１配線パターン、３６ａ…第２配線パターン、３６ｂ…第３配線パターン、２３Ｖ，３６Ｖ…電源用接続部、２３Ｇ，３６Ｇ…グランド用接続部、３６Ｓ…信号用接続部、３８…ソルダレジスト膜、３８ｘ…開口部、４０…電子部品、４０ａ，４２…バンプ、Ｃ１，Ｃ２，Ｃ３，Ｃ４…キャパシタ、Ｖ…電源ライン、Ｇ…グランドライン、Ｓ…信号ライン。
【図１】
2005191266.tif 000003
【図２】
2005191266.tif 000004
【図３】
2005191266.tif 000005
【図４】
2005191266.tif 000006
【図５】
2005191266.tif 000007
【図６】
2005191266.tif 000008
【図７】
2005191266.tif 000009
【図８】
2005191266.tif 000010
【図９】
2005191266.tif 000011
【図１０】
2005191266.tif 000012
【図１１】
2005191266.tif 000013
【図１２】
2005191266.tif 000014
【図１３】
2005191266.tif 000015
【図１４】
2005191266.tif 000016
【図１５】
2005191266.tif 000017
【図１６】
2005191266.tif 000018