(57)【要約】【課題】増幅回路において、プロセス変動などによって消費電流がばらつくと、デバイスの能力を最大限に引き出すことができない。【解決手段】増幅用のＦＥＴ１１に対して、当該ＦＥＴ１１と閾値電圧が異なり、かつ相互の閾値電圧が正の相関を持つＦＥＴ１２を設け、このＦＥＴ１２の閾値電圧Ｖｔｈ２に基づいて、ＦＥＴ１１の閾値電圧Ｖｔｈ１のばらつきを抑制する方向で、当該ＦＥＴ１１のゲートバイアス電圧Ｖｇを設定することで、ＦＥＴ１２および抵抗１３〜１５によって構成される非常にシンプルなバイアス回路にて消費電流のばらつきを抑える。【選択図】        図１
2005005944.tif 000002
【特許請求の範囲】
【請求項１】
入力信号を増幅する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタと閾値電圧が異なり、かつ相互の閾値電圧が正の相関を持つ第２の電界効果トランジスタを有し、前記第２の電界効果トランジスタの閾値電圧に基づいて前記第１の電界効果トランジスタのバイアス電圧を設定するバイアス手段と
を備えたことを特徴とする増幅回路。
【請求項２】
前記バイアス手段は、
正側電源に一端が接続され、前記第１の電界効果トランジスタのゲートに他端が接続された第１の抵抗と、
前記第１の電界効果トランジスタのゲートに一端が接続された第２の抵抗と、
前記第２の電界効果トランジスタのゲートとドレインとの間に接続された第３の抵抗とを有し、
前記第２の電界効果トランジスタは、前記第２の抵抗の他端にドレインが接続され、負側電源にソースが接続された
ことを特徴とする請求項１記載の増幅回路。
【請求項３】
前記バイアス手段は、ゲートとドレインが前記第３の抵抗によって接続された前記第２の電界効果トランジスタを複数有し、当該複数の第２の電界効果トランジスタが直列に接続されている
ことを特徴とする請求項２記載の増幅回路。
【請求項４】
前記複数の第２の電界効果トランジスタの各々の閾値電圧の変動の和が、前記第１の電界効果トランジスタの閾値電圧の変動と略同一になるように前記第２の電界効果トランジスタの数が設定されている
ことを特徴とする請求項３記載の増幅回路。
【請求項５】
前記第１の電界効果トランジスタと前記第２の電界効果トランジスタとが同一の半導体基板上に形成されている
ことを特徴とする請求項１記載の増幅回路。
【請求項６】
前記第１の電界効果トランジスタは、ディプレッションモードのトランジスタであり、
前記第２の電界効果トランジスタは、エンハンスメントモードのトランジスタである
ことを特徴とする請求項１記載の増幅回路。
【請求項７】
前記第１，第２の電界効果トランジスタは、前記同一の半導体基板上にイオン注入によって形成された２つの不純物層内にそれぞれ形成されている
ことを特徴とする請求項５記載の増幅回路。
【請求項８】
前記第１，第２の電界効果トランジスタは、各々のゲート構造が前記同一の半導体基板の表面上の凹部内にゲート電極をそれぞれ形成したリセス構造となっている
ことを特徴とする請求項５記載の増幅回路。
【請求項９】
入力信号を増幅する第１の電界効果トランジスタと、前記第１の電界効果トランジスタと閾値電圧が異なり、かつ相互の閾値電圧が正の相関を持つ第２の電界効果トランジスタを有し、前記第２の電界効果トランジスタの閾値電圧に基づいて前記第１の電界効果トランジスタのバイアス電圧を設定するバイアス手段とを備えた増幅回路を、
フロントエンドを構成する送信系のパワーアンプおよび受信系の低ノイズアンプの少なくとも一方として用いた
ことを特徴とする無線通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、増幅回路および無線通信装置に関し、特に高周波用途に適した化合物系半導体を用いた増幅回路および当該増幅回路を搭載した携帯電話に代表されるモバイル機器等の無線通信装置に関する。
【０００２】
【従来の技術】
無線通信装置、例えばセルラー方式携帯電話に代表されるモバイル機器では、８００ＭＨｚ〜２．３ＧＨｚの帯域の比較的高周波の信号を用いて通信を行っている。このため、送信電力を増幅するパワーアンプ、受信信号を増幅する低ノイズアンプに対して、利得、最大出力、リニアリティ、雑音係数などの性能と消費電力の低減との両立が要求される。この要求を満足するために、パワーアンプや低ノイズアンプに代表される高周波回路を構成するデバイスとして、Ｓｉ（シリコン）半導体に比べて安価なＧａＡｓ（ガリウム砒素）などの化合物系半導体を用いる場合が多い。
【０００３】
化合物系半導体を用いた増幅回路として、従来、図８に示すように、増幅素子として単一のＦＥＴ（電界効果トランジスタ）１０１を用い、当該ＦＥＴ１０１のゲートに対して分割抵抗１０２，１０３によって分割して得られる固定のバイアス電圧を印加する構成の高周波増幅器が知られている（例えば、特許文献１参照）。
【０００４】
また、無線通信装置の送信系において、図９に示すように、増幅器１１１の出力電力をモニター回路１１２でモニターし、それを増幅器１１１のバイアス電圧を設定するバイアス回路１１３にフィードバックする構成の送信時消費電力低減回路も知られている（例えば、特許文献２参照）。
【０００５】
さらに、図１０に示すように、増幅素子であるＦＥＴ１２１のゲートに対して分割抵抗１２２，１２３によって分割して得られる固定のバイアス電圧を印加するとともに、電流のばらつきを抑えるためにＦＥＴ１２１のソースとグランドとの間にコンデンサ１２４およびソース抵抗１２５を並列に接続した構成の増幅器も知られている（例えば、特許文献３参照）。
【０００６】
【特許文献１】
特開２００２−２６１５５４号公報
【特許文献２】
特許第３２４１０１２号明細書
【特許文献３】
特開平９−２６６４１６号公報
【０００７】
ところで、ＦＥＴの主要パラメータである閾値電圧Ｖｔｈについては、プロセス起因などの要因により、同一ロット内の基板間や同一基板内において同一の値に作り込むことが難しく、大きくばらつくのが一般的である。例えば、閾値電圧Ｖｔｈが異なる２種類のＦＥＴの静特性を示す図１１から明らかなように、同じゲートバイアス、ドレインバイアスであってもドレイン電流が大きく異なる。図１１には、一例として、Ｖｔｈ＝−０．９Ｖ、Ｖｔｈ＝−０．２ＶのＦＥＴの静特性（Ａ），（Ｂ）を示している。
【０００８】
【発明が解決しようとする課題】
特許文献１記載の従来技術のように、固定バイアスの場合には、ＦＥＴの主要パラメータである閾値電圧Ｖｔｈがばらつくと、バイアスポイントがずれるため増幅器の消費電流がばらつくことになる。増幅器の諸特性は、主に電流値に依存し、ある要求特性が決まれば必要な最小電流値も決まる。そのため、多数の増幅器を形成する場合、要求特性を満足するためにはばらつきを考慮に入れたバイアス電圧を選択する必要があり、その結果、デバイスの限界に比べて平均的な消費電流が多くなってしまう。
【０００９】
特許文献２記載の従来技術では、出力電力をモニターし、それを増幅器１１１のバイアス電圧にフィードバックすることで、電流の安定化、即ち省電力化を図ることができる。しかし、出力電力モニター回路１１２およびバイアス回路１１３を含むフィードバック系を設ける必要があるため、その分だけ部品点数やコスト的に不利な構成となってしまう。
【００１０】
特許文献３記載の従来技術では、閾値電圧ＶｔｈのばらつきによってＦＥＴ１２１のドレイン電流が大きくなると、ソース抵抗１２５での電圧降下量が増加するため、ＦＥＴ１２１のドレイン−ソース間に印加される電圧が減少して電流が抑制され、結果として、電流値のばらつきを抑えることができる。しかし、この回路構成では、所望範囲で電流ばらつきを抑えるため、ソース抵抗１２５である一定以上の電力を消費する。その結果、デバイスの性能が低下し、デバイスの能力を最大限に引き出すことができない。
【００１１】
本発明は、上記課題に鑑みてなされたものであり、その目的とするところは、プロセス変動などによる消費電流のばらつきを抑え、デバイスの能力を最大限に引き出すことを可能にした高性能な増幅回路およびこれを搭載した無線通信装置を提供することにある。
【００１２】
【課題を解決するための手段】
本発明による増幅回路は、入力信号を増幅する少なくとも１つの第１の電界効果トランジスタと、前記第１の電界効果トランジスタと閾値電圧が異なり、かつ相互の閾値電圧が正の相関を持つ第２の電界効果トランジスタを有し、前記第２の電界効果トランジスタの閾値電圧に基づいて前記第１の電界効果トランジスタのバイアス電圧を設定するバイアス手段とを備えた構成となっている。そして、かかる構成の増幅回路は、セルラー方式携帯電話に代表されるモバイル機器等の無線通信装置において、フロントエンドを構成する送信系のパワーアンプおよび受信系の低ノイズアンプの少なくとも一方として用いられる。
【００１３】
上記構成の増幅回路またはこれを搭載した無線通信装置において、第１，第２の電界効果トランジスタは、例えば同一の基板上に形成されることで、各々の閾値電圧が異なっているとしても、何らかの正の相関を持っている。バイアス手段は、第１，第２の電界効果トランジスタの各閾値電圧の相関条件を利用して、第２の電界効果トランジスタの閾値電圧に基づいて、第１の電界効果トランジスタの閾値電圧のばらつきを抑制する方向でバイアス電圧を設定する。その結果、回路全体として、消費電流のばらつきを抑制しつつ、デバイスの能力（性能）を引き出した増幅回路を実現でき、しかも予めわかっている閾値電圧の正の相関を利用するためシンプルな回路構成で実現できる。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１５】
［第１実施形態］
図１は、本発明の第１実施形態に係る増幅回路の構成を示す回路図である。本実施形態では、高周波アンプに適用した場合を例に採って示している。図１から明らかなように、本実施形態に係る増幅回路１０は、例えば入力マッチング回路２１と出力マッチング回路２２との間に介在し、増幅用の第１のＦＥＴ１１と、この第１のＦＥＴ１１と閾値電圧Ｖｔｈが異なり、かつ相互の閾値電圧が正の相関を持つ第２のＦＥＴ１２と、３つの抵抗１３，１４，１５とを有する構成となっている。
【００１６】
この増幅回路１０において、第１，第２のＦＥＴ１１，１２は、ＧａＡｓなどの化合物半導体からなるＨＥＭＴ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ）でかつＭＥＳ（Ｍｅｔａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであり、例えば同一ロット内の基板あるいは同一の基板上に形成されることにより、第１のＦＥＴ１１の閾値電圧Ｖｔｈ１と第２のＦＥＴ１２の閾値電圧Ｖｔｈ２とが互いに正の相関を持つことになる。その理由については後述する。
【００１７】
第１のＦＥＴ１１は、ディプレッションモードのトランジスタであり、入力マッチング回路２１の出力端にゲートが、出力マッチング回路２２の入力端にドレインがそれぞれ接続され、ソースが負側電源であるグランドに接続されている。抵抗１３は、正側電源電圧Ｖｄｄが与えられる電源端子２３に一端が接続され、ＦＥＴ１１のゲートに他端が接続されている。抵抗１４は、ＦＥＴ１１のゲートに一端が接続されている。第２のＦＥＴ１２は、エンハンスメントモードのトランジスタであり、抵抗１４の他端にドレインが接続され、ソースがグランドに接続されている。抵抗１５は、ＦＥＴ１２のドレインに一端が、ＦＥＴ１２のゲートに他端がそれぞれ接続されている。
【００１８】
図２は、同一のＧａＡｓ基板上に形成された第１，第２のＦＥＴ１１，１２の一例を示す断面構造図である。図２において、ＧａＡｓ基板（チップ）３１上には、イオン注入による埋め込みＰ層３２，３３が形成されている。
【００１９】
埋め込みＰ層３２内の表層部には、ソース領域となるＮ＋層３４と、ドレイン領域となるＮ＋層３６と、これらＮ＋層３４，３５間のチャネル領域となるＮ−層３６とが形成されている。このＮ＋層３４、Ｎ＋層３６およびＮ−層３６は、第１のＦＥＴ１１を構成している。そして、Ｎ＋層３４、Ｎ＋層３６およびＮ−層３６には、ソース電極３７、ドレイン電極３８およびゲートメタル（ゲート電極）３９がそれぞれ電気的に接続されている。
【００２０】
埋め込みＰ層３３内の表層部には、ソース領域となるＮ＋層４０と、ドレイン領域となるＮ＋層４１と、これらＮ＋層４０，４１間のチャネル領域となるＮ−層４２とが形成されている。このＮ＋層４０、Ｎ＋層４１およびＮ−層４２は、第２のＦＥＴ１２を構成している。そして、Ｎ＋層４０、Ｎ＋層４１およびＮ−層４２には、ソース電極４３、ドレイン電極４４およびゲートメタル４５がそれぞれ電気的に接続されている。
【００２１】
上記構造の第１，第２のＦＥＴ１１，１２は、同一のＧａＡｓ基板３１上に、ある工程（例えば、一方のチャネルプロファイルを変えるイオン注入プロセス）を除いて同一プロセスで形成されるため、例えば、閾値電圧Ｖｔｈに影響を与えるゲート長などのばらつき要因が同一となる。したがって、ＦＥＴ１１，１２のそれぞれの閾値電圧Ｖｔｈ１，Ｖｔｈ２には正の相関が見られる。
【００２２】
ここで、イオン注入による埋め込みＰ層３２，３３のイオン注入プロセスを操作する、具体的には埋め込みＰ層３２，３３の高さを変えることにより、図２から明らかなように、チャネル３６，４２の厚さ（深さ）を変えることができるため、同一のＧａＡｓ基板３１上に２種類の閾値電圧Ｖｔｈ１，Ｖｔｈ２を持つＦＥＴ１１，１２を実現できる。すなわち、埋め込みＰ層３２，３３のイオン注入プロセスを操作することにより、ＦＥＴ１１，１２の各閾値電圧Ｖｔｈ１，Ｖｔｈ２間に、正の相関を持たせた上で差を作り出すことができる。
【００２３】
なお、ここでは、ＦＥＴ１１，１２の各閾値電圧Ｖｔｈ１，Ｖｔｈ２間に差を作り出すために、埋め込みＰ層３２，３３のイオン注入プロセスを操作するとしたが、これに限られるものではない。例えば、図３に示すように、第１，第２のＦＥＴ１１，１２のゲート構造として、基板表面上のくぼみ（凹部）の中にゲートメタル３９，４５をそれぞれ形成したリセス（ｒｅｃｅｓｓ）構造を採る場合には次のようにすれば良い。
【００２４】
すなわち、ＦＥＴ１１，１２のゲート構造として、トランジスタの寄生抵抗を大きく低減する効果があり、素子の増幅特性、高周波特性を改善できる利点があるリセス構造を採る場合には、リセスプロセスを操作する、具体的にはくぼみの深さを変えることにより、図３から明らかなように、チャネル３６，４２の厚さ（深さ）を変えることができるため、ＦＥＴ１１，１２の各閾値電圧Ｖｔｈ１，Ｖｔｈ２間に差を作り出すことができる。
【００２５】
上記構成の増幅回路１０、即ち高周波アンプにおいて、回路入力端子２４を通して入力される高周波信号は、入力マッチング回路２１を経由して増幅用ＦＥＴ１１のゲートに与えられ、当該ＦＥＴ１１によって増幅される。この増幅された高周波信号は、出力マッチング回路２２を経由した後回路出力端子２５を介して出力される。
【００２６】
ここで、ＦＥＴ１２のドレインが抵抗１５を介してＦＥＴ１２のゲートに接続されており、またＦＥＴ１２がエンハンスメントモードのトランジスタであることにより、ＦＥＴ１２のドレインには当該ＦＥＴ１２の閾値電圧Ｖｔｈ２が発生する。このとき、ＦＥＴ１１のゲートバイアス電圧をＶｇ、抵抗１３，１４の各抵抗値をＲ１，Ｒ２とすると、ＦＥＴ１１のゲートバイアス電圧Ｖｇは、
2005005944.tif 000003
なる式で与えられる。
【００２７】
そして、ＦＥＴ１２の閾値電圧Ｖｔｈ２がＦＥＴ１１の閾値電圧Ｖｔｈ１と正の相関を持つため、抵抗１３，１４の各抵抗値Ｒ１，Ｒ２を適当に選定することにより、ＦＥＴ１１のゲートバイアス電圧Ｖｇは、ＦＥＴ１１の閾値電圧Ｖｔｈ１に応じて増減する。その結果、増幅用ＦＥＴ１１に流れる電流値のばらつきが小さくなる方向で、当該ＦＥＴ１１のゲートバイアス電圧Ｖｇを設定できる。
【００２８】
すなわち、閾値電圧ＶｔｈがＦＥＴ１１と正の相関を持つＦＥＴ１２は、抵抗１３，１４，１５と共に、ＦＥＴ１２の閾値電圧Ｖｔｈ２に基づいて、ＦＥＴ１１の閾値電圧Ｖｔｈ１のばらつきを抑制する方向で、当該ＦＥＴ１１のゲートバイアス電圧Ｖｇを設定するバイアス回路を構成している。
【００２９】
続いて、第１実施形態に係る増幅回路１０を２つ、チップ（基板）Ａ，Ｂ上に別々に形成した場合について考察する。先ず、チップＡ，Ｂ上の２つの増幅回路１０Ａ，１０ＢにおけるそれぞれのＦＥＴ１１，１２の各閾値電圧をＶｔｈ１（Ａ）／Ｖｔｈ２（Ａ），Ｖｔｈ１（Ｂ）／Ｖｔｈ２（Ｂ）とする。ここで、ＦＥＴ１１，１２の各閾値電圧を図４に示すように、Ｖｔｈ１（Ａ）＜Ｖｔｈ２（Ａ），Ｖｔｈ１（Ｂ）＜Ｖｔｈ２（Ｂ）とし、かつ、Ｖｔｈ１（Ａ）とＶｔｈ２（Ａ），Ｖｔｈ１（Ｂ）とＶｔｈ２（Ｂ）は、同一のチップ上なので正の相関があるとする。
【００３０】
また、ＦＥＴに流れるドレイン−ソース電流Ｉｄｓは、ゲートバイアス電圧Ｖｇに対して単調増加であり、ゲート電圧Ｖｇが同一であれば、閾値電圧Ｖｔｈが低い程ドレイン−ソース電流Ｉｄｓの電流値が大きくなる。すなわち、チップＡとチップＢとを比べた場合、チップＡのドレイン−ソース電流Ｉｄｓの電流値が大きくなる。
【００３１】
一方、上記（１）式で示されるように、チップＡのＦＥＴのゲートバイアス電圧Ｖｇ（Ａ）とチップＢのＦＥＴのゲートバイアス電圧Ｖｇ（Ｂ）との間の関係はＶｇ（Ａ）＜Ｖｇ（Ｂ）となる。その結果、特許文献１記載の従来技術のように、ゲートバイアス電圧を固定とした場合に比べて、チップＡとチップＢのドレイン−ソース電流Ｉｄｓの電流値の差を小さくすることができる。
【００３２】
上述したように、増幅用のＦＥＴ１１に対して、当該ＦＥＴ１１と閾値電圧が異なり、かつ相互の閾値電圧が正の相関を持つＦＥＴ１２を設け、このＦＥＴ１２の閾値電圧Ｖｔｈ２に基づいて、ＦＥＴ１１の閾値電圧Ｖｔｈ１のばらつきを抑制する方向で、当該ＦＥＴ１１のゲートバイアス電圧Ｖｇを設定することにより、ＦＥＴ１２および抵抗１３〜１５によって構成される非常にシンプルなバイアス回路にて、電流ばらつきを抑制できるため、低コスト、省スペース、低消費電力で、所望の特性を有する増幅回路を実現できる。
【００３３】
［第２実施形態］
図５は、本発明の第２実施形態に係る増幅回路の構成を示す回路図であり、図中、図１と同等部分には同一符号を付して示している。本実施形態では、低ノイズアンプに適用した場合を例に採って示している。
【００３４】
図５から明らかなように、本実施形態に係る増幅回路５０は、例えば入力マッチング回路２１と出力マッチング回路２２との間に介在し、増幅用の２つの第１のＦＥＴ５１，５２と、これら第１のＦＥＴ５１，５２と閾値電圧Ｖｔｈが異なり、かつ相互の閾値電圧が正の相関を持つ第２のＦＥＴ５３と、７つの抵抗５４〜６０と、２つのコンデンサ６１，６２とを有する構成となっている。
【００３５】
この増幅回路５０において、第１のＦＥＴ５１，５２と第２のＦＥＴ５３とは、ＧａＡｓなどの化合物半導体からなるＨＥＭＴでかつＭＥＳＦＥＴであり、例えば同一ロット内の基板あるいは同一の基板上に形成されることにより、先述した理由から明らかなように、第１のＦＥＴ５１，５２の閾値電圧Ｖｔｈ１と第２のＦＥＴ５３の閾値電圧Ｖｔｈ２とが互いに正の相関を持つことになる。
【００３６】
第１のＦＥＴ５１，５２は、ディプレッションモードのトランジスタであり、互いに直列に接続されている。ＦＥＴ５１は、入力マッチング回路５１の出力端にゲートが接続されている。ＦＥＴ５１のソースとグランドとの間には、抵抗６０およびコンデンサ６１が並列に接続されている。ＦＥＴ５２は、出力マッチング回路２２の入力端にドレインが接続されている。ＦＥＴ５２のソースとグランドとの間にはコンデンサ６２が接続されている。
【００３７】
抵抗５４，５５，５６は、第２のＦＥＴ５３と共に、正側電源Ｖｄｄが与えられる電源端子２３とグランドとの間に直列に接続されてバイアス回路を構成している。このバイアス回路において、抵抗分割点ＰにはＦＥＴ５１のゲートが抵抗５８を介して接続され、抵抗分割点ＱにはＦＥＴ５２のゲートが抵抗５９を介して接続されている。第２のＦＥＴ５３は、エンハンスメントモードのトランジスタである。抵抗５７は、ＦＥＴ５３のドレインに一端が、ＦＥＴ５３のゲートに他端がそれぞれ接続されている。
【００３８】
ここで、第１実施形態の場合と同様に、第１のＦＥＴ５１，５２については近接して形成することで、それぞれの閾値電圧を同一の値（Ｖｔｈ１）に設定できる。また、第２のＦＥＴ５３については、第１のＦＥＴ５１，５２と同一の基板上に形成することで、当該ＦＥＴ５３の閾値電圧Ｖｔｈ２にＦＥＴ５１，５２の閾値電圧Ｖｔｈ１と正の相関を持足せることができる。さらに、第１のＦＥＴ５１，５２と第２のＦＥＴ５３を形成する埋め込みＰ層のイオン注入プロセスを操作したり、ゲート構造がリセス構造を採る場合にはリセスプロセスを操作することにより、閾値電圧Ｖｔｈ１，Ｖｔｈ２間に差を持たせることができる。
【００３９】
上記構成の増幅回路５０、即ち低ノイズアンプにおいて、回路入力端子２４を通して入力される高周波信号は、入力マッチング回路２１を経由して増幅用ＦＥＴ５１のゲートに与えられ、当該ＦＥＴ５１およびＦＥＴ５２によって増幅される。この増幅された高周波信号は、出力マッチング回路２２を経由した後回路出力端子２５を介して出力される。
【００４０】
ここで、ＦＥＴ５３のドレインが抵抗５７を介してＦＥＴ５３のゲートに接続されており、またＦＥＴ５３がエンハンスメントモードのトランジスタであることにより、ＦＥＴ５３のドレインには当該ＦＥＴ５３の閾値電圧Ｖｔｈ２が発生する。このとき、ＦＥＴ５１，５２の各ゲートバイアス電圧Ｖｇ１，Ｖｇ２は、抵抗５４，５５，５６の各抵抗値およびＦＥＴ５７の閾値電圧Ｖｔｈ２によって決まる。
【００４１】
そして、ＦＥＴ５３の閾値電圧Ｖｔｈ２がＦＥＴ５１，５２の閾値電圧Ｖｔｈ１と正の相関を持つため、抵抗５４，５５，５６の各抵抗値を適当に選定することにより、ＦＥＴ５１，５２の各ゲートバイアス電圧Ｖｇ１，Ｖｇ２は、ＦＥＴ５１，５２の閾値電圧Ｖｔｈ１に応じて増減する。その結果、増幅用ＦＥＴ５１，５２に流れる電流値のばらつきが小さくなる方向で、当該ＦＥＴ５１，５２の各ゲートバイアス電圧Ｖｇ１，Ｖｇ２を設定できる。
【００４２】
上述したように、低ノイズアンプに適用した場合であっても、増幅用の第１のＦＥＴ５１，５２に対して、当該ＦＥＴ５１，５２と閾値電圧が異なり、かつ相互の閾値電圧が正の相関を持つ第２のＦＥＴ５３を設け、このＦＥＴ５３の閾値電圧Ｖｔｈ２に基づいて、ＦＥＴ５１，５２の閾値電圧Ｖｔｈ１のばらつきを抑制する方向で、当該ＦＥＴ５１，５２のゲートバイアス電圧Ｖｇ１，Ｖｇ２を設定することにより、ＦＥＴ５３および抵抗５４〜５６によって構成される非常にシンプルなバイアス回路にて、消費電流のばらつきを抑制できるため、低コスト、省スペース、低消費電力で、所望の特性を有する増幅回路を実現できる。
【００４３】
なお、本実施形態では、ゲートとドレインが抵抗５７によって接続されたＦＥＴ５３を１個設けた構成の増幅回路５０を例に挙げて説明したが、この構成のものに限られるものではなく、図６に示すように、複数、例えば２個のＦＥＴ５３−１，５３−２を直列に接続するとともに、ＦＥＴ５３−１，５３−２の各々についてゲートとドレインを抵抗５７−１，５７−２で接続した構成の増幅回路５０′とすることも可能である。
【００４４】
ここで、２個のＦＥＴ５３−１，５３−２を近接して形成することにより、閾値電圧を略同一の値に設定することができる。そして、第２のＦＥＴ５３−１，５３−２を第１のＦＥＴ５１，５２と同一の基板上に形成することにより、プロセスによって決まる係数をα、第１のＦＥＴ５１，５２の閾値電圧Ｖｔｈ１が０のときの定数をβとすると、第２のＦＥＴ５３−１，５３−２の閾値電圧Ｖｔｈ２は、
Ｖｔｈ２＝α×Ｖｔｈ１＋β    ……（２）
なる式で与えられ、閾値電圧Ｖｔｈ１と正の相関を持つことになる。
【００４５】
したがって、第２のＦＥＴ５３−１，５３−２の閾値電圧Ｖｔｈ２の変動の和が、第１のＦＥＴ５１，５２の閾値電圧Ｖｔｈ１の変動と略同一になるように、第２のＦＥＴ５３の数（本例では、２個）を設定することにより、ＦＥＴ５１，５２の各ゲートバイアス電圧Ｖｇ１，Ｖｇ２をＦＥＴ５１，５２の閾値電圧Ｖｔｈ１に応じてより正確に設定できるため、増幅用ＦＥＴ５１，５２に流れる電流値のばらつきをより小さくできる。
【００４６】
理解を容易にするために、数値例をもって説明するならば、プロセスによって決まる係数αを、第１のＦＥＴ５１，５２の係数α１＝１に対して第２のＦＥＴ５３の係数α２を例えば０．６としたとき、第２のＦＥＴ５３が１個の場合は、両者の係数α１，α２間の差が０．４であるのに対して、第２のＦＥＴ５３が１個の場合はα２＝１．２（＝０．６×２）となり、両者の係数α１，α２間の差が０．２となるため、ＦＥＴ５１，５２の各ゲートバイアス電圧Ｖｇ１，Ｖｇ２をＦＥＴ５１，５２の閾値電圧Ｖｔｈ１に応じてより正確に設定できる。
【００４７】
すなわち、α２＝０．６のときには、第２のＦＥＴ５３の数を２個に設定すれば良いことになる。ただし、ここで挙げた数値は一例に過ぎず、これに限られるものではない。例えば、α２＝０．４のときには、第２のＦＥＴ５３の数を３個に設定することで、第２のＦＥＴ５３が１個の場合に比べて係数α１，α２間の差を小さくできることになる。
【００４８】
［適用例］
以上説明した第１，第２実施形態のいずれかに係る増幅回路は、携帯電話に代表されるモバイル機器等の無線通信装置、例えばＣＤＭＡ（Ｃｏｄｅ  Ｄｉｖｉｓｉｏｎ  Ｍｕｌｔｉｐｌｅ  Ａｃｃｅｓｓ）方式携帯電話におけるＲＦフロントエンド部を構成するのに用いられる。図７は、ＣＤＭＡ方式携帯電話機におけるＲＦフロントエンド部の構成の一例を示すブロック図である。
【００４９】
図７において、アンテナ７１で受信された受信波は、送信／受信に共用される帯域振分けフィルタ７２を通過し、低ノイズアンプ７３を経た後ミキサ７４に供給され、ここで局部発振器７５からの局部発振周波数と混合されることによって中間周波（ＩＦ）に変換される。ミキサ７４から出力されるＩＦ信号は、後段のベースバンドＩＣ（図示せず）に供給される。
【００５０】
一方、送信側では、前段のベースバンドＩＣから供給されるＩＦ信号がミキサ７６に供給され、ここで局部発振器７７からの局部発振周波数と混合されてＲＦ信号に変換される。そして、このＲＦ信号は、パワーアンプ７８で増幅された後帯域振分けフィルタ７２を経てアンテナ７１に供給され、このアンテナ７１から電波として送信される。
【００５１】
上記構成のＣＤＭＡ方式携帯電話のＲＦフロントエンド部において、送信側のパワーアンプ７８として、先述した第１実施形態に係る増幅回路１０を用いることができ、また低ノイズアンプ７３として、先述した第２実施形態に係る増幅回路５０またはその変形例に係る増幅回路５０′を用いることができる。
【００５２】
このように、無線通信装置におけるＲＦフロントエンド部において、送信側のパワーアンプ７８として第１実施形態に係る増幅回路１０を、また低ノイズアンプ７３として第２実施形態に係る増幅回路５０またはその変形例に係る増幅回路５０′を用いることにより、これら増幅回路は非常にシンプルなバイアス回路にて電流ばらつきを抑制できることによって低コスト、省スペース、低消費電力で所望の特性を実現できるため、無線通信装置そのものの低コスト化、小型化、低消費電力化に大きく寄与でき、特に携帯電話などの携帯型無線通信装置に適用した場合にその効果が大である。
【００５３】
なお、上記適用例では、増幅用の第１のＦＥＴに対して、当該ＦＥＴと閾値電圧が異なり、かつ相互の閾値電圧が正の相関を持つ第２のＦＥＴを設け、この第２のＦＥＴの閾値電圧に基づいて、第１のＦＥＴのゲートバイアス電圧を設定する構成の本発明に係る増幅回路を、フロントエンドを構成する送信系のパワーアンプ７８および受信系の低ノイズアンプ７３として用いるとしたが、必ずしもパワーアンプ７８および低ノイズアンプ７３の双方に用いる必要はなく、いずれか一方に用いるようにしても良い。
【００５４】
また、上記適用例では、ＣＤＭＡ方式の携帯電話に適用した場合を例にとって説明したが、本発明はこの適用例に限定されるものではなく、無線通信装置全般に適用することが可能である。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、増幅用の第１のＦＥＴに対して、当該ＦＥＴと閾値電圧が異なり、かつ相互の閾値電圧が正の相関を持つ第２のＦＥＴを設け、この第２のＦＥＴの閾値電圧に基づいて、第１のＦＥＴのゲートバイアス電圧を設定することにより、非常にシンプルなバイアス回路にて電流ばらつきを抑制できるため、低コスト、省スペース、低消費電力で、所望の特性を有する増幅回路を実現できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る増幅回路の構成を示す回路図であり、高周波アンプに適用した場合を示している。
【図２】同一のＧａＡｓ基板上に形成された第１，第２のＦＥＴの一例を示す断面構造図である。
【図３】同一のＧａＡｓ基板上に形成された第１，第２のＦＥＴの他の例を示す断面構造図である。
【図４】第１実施形態に係る増幅回路を２つのチップＡ，Ｂ上に別々に形成した場合における第１，第２のＦＥＴの各閾値電圧の関係を示す図である。
【図５】本発明の第２実施形態に係る増幅回路の構成を示す回路図であり、低ノイズアンプに適用した場合を示している。
【図６】第２実施形態に係る増幅回路の変形例を示す回路図である。
【図７】ＣＤＭＡ方式携帯電話機におけるＲＦフロントエンド部の構成の一例を示すブロック図である。
【図８】特許文献１記載の従来技術に係る増幅回路を示す回路図である。
【図９】特許文献２記載の従来技術に係る増幅回路を示す回路図である。
【図１０】特許文献３記載の従来技術に係る増幅回路を示す回路図である。
【図１１】閾値電圧が異なる２種類のＦＥＴ（Ａ），（Ｂ）の静特性を示す図である。
【符号の説明】
１０，５０，５０′…増幅回路、１１，５１，５２…第１のＦＥＴ、１２，５３…第２のＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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