(57)【要約】    【課題】 欠陥修復用回路が占める面積が小さいメモリ装置を提供すること。    【解決手段】  メモリ装置は、複数個のバンク３０１〜３０４を備え、各バンク３０１〜３０４が、バンク内のメモリセルアレイ３５におけるロー欠陥又はカラム欠陥を修復するためのヒューズ及び制御部３６を共有するように構成されている。このメモリ装置は、従来の修復効率を維持したまま、欠陥修復用回路が占める面積を狭くすることができる。【選択図】 図３
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【特許請求の範囲】
【請求項１】
複数個のバンクを備えるメモリ装置において、
複数個の前記バンクが、バンク内のメモリセルアレイにおけるロー欠陥又はカラム欠陥を修復するためのヒューズ及び制御部を共有するように構成されていることを特徴とするメモリ装置。
【請求項２】
複数個の前記バンクが、さらにバンク制御部を共有し、
該バンク制御部が、複数個の前記バンクのうちの一つを選択し、選択したバンクに特定のコマンドを出力するように構成されていることを特徴とする請求項１に記載のメモリ装置。
【請求項３】
前記ヒューズ及び制御部が、複数個の前記バンクのうちの一つを指定するバンクアドレスと、前記バンク内のメモリセルを指定するローアドレス及びカラムアドレスとを受信するように構成されていることを特徴とする請求項１に記載のメモリ装置。
【請求項４】
前記ヒューズ及び制御部が、修復アドレスと冗長アドレスとを格納し、前記ローアドレス及びカラムアドレスと前記格納された修復アドレスとを比較する機能を有していることを特徴とする請求項３に記載のメモリ装置。
【請求項５】
メモリ装置において、
アドレス、バンクアドレス及びリフレッシュ信号を受信するヒューズ及び制御部と、
前記バンクアドレス及びコマンドを受信するバンク制御部と、
前記アドレスと前記ヒューズ及び制御部からの出力信号と前記バンク制御部からの出力信号とを受信する複数個のバンクとを備え、
複数個の前記バンクが、前記ヒューズ及び制御部を共有するように構成されていることを特徴とするメモリ装置。
【請求項６】
各々の前記バンクが、
前記アドレス及びバンク制御部からの出力信号を受信するアドレスラッチと、
前記ヒューズ及び制御部からの出力信号を受信するヒットラッチと、
前記アドレスラッチからの出力信号を受信するプリデコーダと、
該プリデコーダからの出力信号及び前記ヒットラッチからの出力信号を受信するデコーダ及び制御部と、
該デコーダ及び制御部からの出力信号を受信するメモリセルアレイとを備えていることを特徴とする請求項５に記載のメモリ装置。
【請求項７】
前記ヒューズ及び制御部が、
前記アドレスを受信するヒューズセットと、
前記バンクアドレス及びリフレッシュ信号を受信するバンクヒューズ及びデコーダと、
前記ヒューズセットからの出力信号と前記バンクヒューズ及びデコーダからの出力信号とを受信するバンク選択部とを備えていることを特徴とする請求項６に記載のメモリ装置。
【請求項８】
前記ヒューズセットが、
欠陥アドレスを格納するためのヒューズ部と、
受信した前記アドレスと前記ヒューズ部に格納されている前記欠陥アドレスとを比較し、一致しているか否かを判断する比較器とを備え、
前記受信したアドレスの修復の可否のみを判断するように構成されていることを特徴とする請求項７に記載のメモリ装置。
【請求項９】
前記バンクヒューズ及びデコーダが、
前記欠陥アドレス及び前記バンクアドレスを格納するためのヒューズ部と、
該ヒューズ部に格納されている前記バンクアドレスと受信した前記バンクアドレスとを比較し、一致しているか否かを判断する比較部と、
リフレッシュ動作の際、前記バンクアドレスとは関係なく、前記ヒューズ部に格納されているバンク情報を出力する手段とを備え、
前記受信した前記バンクアドレスの修復の可否を判断し、修復するバンクを指定する機能を有していることを特徴とする請求項８に記載のメモリ装置。
【請求項１０】
前記バンク選択部が、前記ヒューズセットが受信したアドレスと前記ヒューズセットのヒューズ部に格納されているアドレスとが一致し、前記バンクヒューズ及びデコーダが受信したバンクアドレスと、前記バンクヒューズ及びデコーダのヒューズ部に格納されているバンクアドレスとが一致する場合、前記バンクヒューズ及びデコーダからの出力信号によって特定のバンクを選択し、受信しているアドレスが修復されたものであることを伝達する機能を有していることを特徴とする請求項９記載のメモリ装置。
【請求項１１】
内部アドレス及びバンクアドレスを受信するヒューズ及び制御部と、
前記バンクアドレス及びコマンドを受信するバンク制御部と、
アドレスと前記ヒューズ及び制御部からの出力信号と前記バンク制御部からの出力信号とを受信する複数個のバンクとを備え、
複数個の前記バンクが、前記ヒューズ及び制御部を共有するように構成されていることを特徴とするメモリ装置。
【請求項１２】
各々の前記バンクが、
前記アドレス及びバンク制御部からの出力信号を受信するアドレスラッチと、
該アドレスラッチからの出力信号を受信するプリデコーダと、
該プリデコーダからの出力信号とヒューズ及び制御部からの出力信号とを受信するデコーダ及び制御部と、
該デコーダ及び制御部からの出力信号を受信するメモリセルアレイとを備えていることを特徴とする請求項１１に記載のメモリ装置。
【請求項１３】
前記ヒューズ及び制御部が、
前記内部アドレスを受信し、所定の制御信号に応答して信号を出力するアドレス選択部と、
前記アドレス選択部からの出力信号を受信するヒューズセットと、
前記バンクアドレスを受信して、前記制御信号を出力するバンクヒューズ及びデコーダと、
前記ヒューズセットからの出力信号及び前記制御信号を受信するバンク選択部とを備えていることを特徴とする請求項１２に記載のメモリ装置。
【請求項１４】
前記ヒューズセットが、
欠陥アドレスを格納するためのヒューズ部と、
受信したアドレスと前記ヒューズ部に格納された欠陥アドレスとを比較して、一致しているか否かを判断する比較器とを備え、
前記受信したアドレスの修復の可否のみを判断するように構成されていることを特徴とする請求項１３に記載のメモリ装置。
【請求項１５】
前記バンクヒューズ及びデコーダが、
前記欠陥アドレス及び前記バンクアドレスを格納するためのヒューズ部と、
該ヒューズ部に格納されている前記バンクアドレスと受信した前記バンクアドレスとを比較して、一致しているか否かを判断する比較部と、
リフレッシュ動作の際、前記バンクアドレスとは関係なく、前記ヒューズ部に格納されているバンク情報を出力する手段とを備え、
前記受信したバンクアドレスの修復の可否を判断し、修復するバンクを指定する機能を有していることを特徴とする請求項１４に記載のメモリ装置。
【請求項１６】
前記バンク選択部が、前記ヒューズセットに印加されたアドレスと前記ヒューズセットのヒューズ部に格納されているアドレスとが一致し、前記バンクヒューズ及びデコーダに印加されたバンクアドレスと前記バンクヒューズ及びデコーダのヒューズ部に格納されているバンクアドレスとが一致する場合、前記バンクヒューズ及びデコーダからの出力信号によって特定のバンクを選択し、受信しているアドレスが修復されたものであることを伝達する機能を有していることを特徴とする請求項１５に記載のメモリ装置。
【請求項１７】
前記内部アドレスが、
前記アドレスラッチから出力された信号であることを特徴とする請求項１２〜１６のいずれかの項に記載のメモリ装置。
【請求項１８】
前記内部アドレスが、前記プリデコーダから出力された信号であることを特徴とする請求項１２〜１６のいずれかの項に記載のメモリ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、欠陥を修復するための回路を共有するメモリ装置に関し、特にメモリバンクの各々に設けられていた欠陥修復用回路をメモリバンクの外部に設け、各メモリバンクが外部の欠陥修復用回路を共有するように構成されたメモリ装置に関する。
【背景技術】
【０００２】
半導体メモリ装置の高集積化に伴い、チップ上に実装されるメモリセルの数が著しく増加してきている。メモリ装置の高集積化を可能にする製造技術が確立されてきているが、商業規模の生産では、ある確率で、メモリセル、ワードライン、ビットラインなどから欠陥が生じることを避けることは難しい。このような欠陥の発生は、製造技術が確立されても、メモリ装置の高集積化がさらに進んでいるので、今後も直面する問題である。
【０００３】
メモリ装置には、周知のように、高集積化という課題だけではなく、高周波数帯域でも動作可能であることが求められるという課題がある。メモリ装置の高速化に対処するため、メモリバンク（以下、単にバンクと記す）構造が提案されており、メモリ装置の内部には、２個、４個、８個、１６個などの数のバンク構造が適用されている。特に、ＤＤＲ−ＳＤＲＡＭのような同期型ＤＲＡＭには、通常バンク構造が採用されている。
【０００４】
バンク構造を採用しているメモリ装置は、各バンク内に欠陥の修復用回路を備えている。欠陥が発生した場合には、各バンク内にある修復用回路によって、欠陥が修復されるようになっている。
【０００５】
図１は、従来のメモリ装置の構成を示すブロック図であり、各バンクが修復用回路を含む例を示している。図１には、メモリ装置が４個のバンクを含む例が示されている。以下に、図１を参照し、メモリ装置に対する信号とメモリ装置を構成する各要素の機能との関係を説明する。
【０００６】
“アドレス”は、全てのバンクに共通に印加され、ローアドレス及びカラムアドレスを含んでいる。“バンクアドレス”は、複数個のバンク１０１〜１０４の中から特定のバンクを選択するためのアドレスである。“コマンド”は、アクティブ化、プリチャージ、読み取り、書き込みなどの、メモリ装置の内部の動作を設定する信号である。
【０００７】
バンク制御部１０は、“バンクアドレス”により指定された特定のバンクに対して、“コマンド”により、設定された動作を指示する回路である。例えば、“バンクアドレス”によりバンク１０２が選択され、バンク制御部１０に“書き込み”コマンドが送られた場合、バンク制御部１０は、バンク１０２の書き込み動作を制御する。
【０００８】
符号Ａ０、Ａ１、Ａ２、Ａ３で示すラインは、バンク制御部１０により選択されたバンクに有効アドレスを入力し、又はバンクからリリースさせる役割を果たす。バンク１０１は、アドレスラッチ１１と、プリデコーダ１２と、ヒューズ及び制御部１３と、デコーダ及びブロック制御部１４と、メモリセルアレイ１５とを備えている。
【０００９】
アドレスラッチ１１は、アドレスを一定時間ホールドする。また、プリデコーダ１２は、アドレスラッチ１１から出力されるアドレスＢ０のプリデコーディングを行う。プリデコーダ１２から出力されたアドレスＣ０は、ヒューズ及び制御部１３とデコーダ及びブロック制御部１４とに印加される。
【００１０】
ヒューズ及び制御部１３は、特定のメモリセルに欠陥が生じた場合、その欠陥を修復する機能を有し、ヒューズ及び制御部１３のヒューズに格納されている修復情報とアドレスＣ０とを比較して、入力されたアドレスＣ０の修復の可否を決定し、さらに、修復のための冗長動作信号Ｄ０を出力する。
【００１１】
その際、入力されたアドレスＣ０が正常なアドレスの場合、デコーダ及び制御部１４は、アドレスＣ０を受信して、それに対応するメモリセルアレイ１５内の特定のセルにアクセスする。その際アクセスする特定のセルはノーマルセルである。しかし、受信したアドレスＣ０が欠陥アドレスの場合、デコーダ及びブロック制御部１４は、アドレスＤ０を受信して、そのアドレスＤ０に対応するメモリセルアレイ１５内の特定のセルにアクセスする。その際アクセスする特定のセルは冗長セルである。
【００１２】
なお、バンク１０２、１０３、１０４の構造は、バンク１０１の構造と同じであるので重複する説明を省略する。
【００１３】
図２は、従来のメモリ装置の構成を示すブロック図であり、各バンクが修復用回路を含む例を示している。図２に示したバンクの構成が、図１に示したバンクの構成と異なる点は、アドレスラッチ１１から出力されるアドレスＢ０がヒューズ及び制御部１３に直接印加されることである。すなわち、図１に示したヒューズ及び制御部１３は、プリデコーダ１２からの出力Ｃ０を受信するが、図２に示したのヒューズ及び制御部１３は、アドレスラッチ１１からの出力Ｂ０を直接受信する。図２に示したバンクにおけるその他の構成は、図１に示したバンクの場合と同じである。
【００１４】
図１及び図２から分かるように、従来の技術では、各バンクが、それぞれの内部に、対応するヒューズ及び制御部１３を備えている。これらの従来の技術におけるバンク構成では、メモリ装置に占める修復用回路の面積が広く、修復効率が低いという欠点があった。例えば、製造技術が向上したとしても、各バンクに発生する欠陥セルの割合は一定ではない。すなわち、特定のバンクでは欠陥セルが相対的に多く発生し、他のバンクでは発生する欠陥セルが相対的に少ない場合がある。このように、バンク毎に欠陥セルが発生する割合が相違するので、各バンクに、一律にヒューズ及び制御部１３を設けるのは非効率的である。また、欠陥セルの発生が相対的に少ない特定のバンクの場合には、ヒューズ及び制御部１３が必要以上に広い面積を占めるという問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は、前述の問題点を解決するためになされたもので、１つのヒューズ及び制御部が全てのバンクによって共有されたメモリ装置を提供することを目的としている。
【００１６】
また、本発明は、必要最低限のヒューズが利用され、かつ、従来の修復効率が維持されるメモリ装置を提供することを目的としている。
【００１７】
さらに、本発明は、２つ以上のバンクアドレスに従って、ヒューズに入力されたアドレスを選択可能にすることによって、２つ以上のバンクが１つのヒューズ及び制御部を共有することができるように構成されたメモリ装置を提供することを目的としている。
【課題を解決するための手段】
【００１８】
本発明に係る複数のバンクを備えるメモリ装置は、各バンクがバンク内のメモリセルアレイにおけるロー欠陥又ははカラム欠陥を修復するためのヒューズ及び制御部を共有するように構成されている。
【００１９】
また、本発明に係るメモリ装置は、アドレス、バンクアドレス及びリフレッシュ信号を受信するヒューズ及び制御部と、前記バンクアドレス及びコマンドを受信するバンク制御部と、前記アドレスと前記ヒューズ及び制御部からの出力信号と前記バンク制御部からの出力信号とを受信する複数個のバンクとを備え、複数個の前記バンクが、前記ヒューズ及び制御部を共有するように構成されていることを特徴としている。
【００２０】
また、各々の前記バンクが、前記アドレス及びバンク制御部からの出力信号を受信するアドレスラッチと、前記ヒューズ及び制御部からの出力信号を受信するヒットラッチと、前記アドレスラッチからの出力信号を受信するプリデコーダと、該プリデコーダからの出力信号及び前記ヒットラッチからの出力信号を受信するデコーダ及び制御部と、該デコーダ及び制御部からの出力信号を受信するメモリセルアレイとを備えていることを特徴としている。
【００２１】
また、前記ヒューズ及び制御部が、前記アドレスを受信するヒューズセットと、前記バンクアドレス及び前記リフレッシュ信号を受信するバンクヒューズ及びデコーダと、前記ヒューズセットからの出力信号と前記バンクヒューズ及びデコーダからの出力信号とを受信するバンク選択部とを備えていることを特徴としている。
【００２２】
また、前記ヒューズセットが、欠陥アドレスを格納するためのヒューズ部と、受信した前記アドレスと前記ヒューズ部に格納されている前記欠陥アドレスとを比較し、一致しているか否かを判断する比較器とを備え、前記受信したアドレスの修復の可否のみを判断するように構成されていることを特徴としている。
【００２３】
また、前記バンクヒューズ及びデコーダが、前記欠陥アドレス及び前記バンクアドレスを格納するためのヒューズ部と、前記ヒューズ部に格納されている前記バンクアドレスと受信した前記バンクアドレスとを比較し、一致しているか否かを判断する比較部と、リフレッシュ動作の際、前記バンクアドレスとは関係なく、前記ヒューズ部に格納されているバンク情報を出力する手段とを備え、前記受信した前記バンクアドレスの修復の可否を判断し、修復するバンクを指定する機能を有していることを特徴としている。
【００２４】
また、前記バンク選択部が、前記ヒューズセットが受信したアドレスと前記ヒューズセットのヒューズ部に格納されたアドレスとが一致し、前記バンクヒューズ及びデコーダが受信したバンクアドレスと、前記バンクヒューズ及びデコーダのヒューズ部に格納されているバンクアドレスとが一致する場合、前記バンクヒューズ及びデコーダからの出力信号によって特定のバンクを選択し、受信しているアドレスが修復されたものであることを伝達する機能を有していることを特徴としている。
【００２５】
また、本発明に係るメモリ装置は、内部アドレス及びバンクアドレスを受信するヒューズ及び制御部と、前記バンクアドレス及びコマンドを受信するバンク制御部と、前記アドレスと前記ヒューズ及び制御部からの出力信号と前記バンク制御部からの出力信号とを受信する複数個のバンクとを備え、複数個の前記バンクが、前記ヒューズ及び制御部を共有するように構成されていることを特徴としている。
【００２６】
また、各々のバンクが、前記アドレス及びバンク制御部からの出力信号を受信するアドレスラッチと、該アドレスラッチからの出力信号を受信するプリデコーダと、該プリデコーダからの出力信号とヒューズ及び制御部からの出力信号を受信するデコーダ及び制御部と、前記デコーダ及び制御部からの出力信号を受信するメモリセルアレイとを備えていることを特徴としている。
【００２７】
また、前記ヒューズ及び制御部が、前記内部アドレスを受信し、所定の制御信号に応答して信号を出力するアドレス選択部と、前記アドレス選択部からの出力信号を受信するヒューズセットと、前記バンクアドレスを受信して、前記制御信号を出力するバンクヒューズ及びデコーダと、前記ヒューズセットからの出力信号及び前記制御信号を受信するバンク選択部とを備えていることを特徴としている。
【００２８】
また、前記ヒューズセットが、欠陥アドレスを格納するためのヒューズ部と、受信したアドレスと前記ヒューズ部に格納されている欠陥アドレスとを比較して、一致しているか否かを判断する比較器とを備え、前記受信したアドレスの修復の可否のみを判断するように構成されていることを特徴としている。
【００２９】
また、前記バンクヒューズ及びデコーダが、前記欠陥アドレス及び前記バンクアドレスを格納するためのヒューズ部と、該ヒューズ部に格納されている前記バンクアドレスと受信した前記バンクアドレスとを比較して、一致しているか否かを判断する比較部と、リフレッシュ動作の際、前記バンクアドレスとは関係なく、前記ヒューズ部に格納されているバンク情報を出力する手段とを備え、前記受信したバンクアドレスの修復の可否を判断し、修復するバンクを指定する機能を有していることを特徴としている。
【００３０】
また、前記バンク選択部が、前記ヒューズセットに印加されたアドレスと前記ヒューズセットのヒューズ部に格納されているアドレスとが一致し、前記バンクヒューズ及びデコーダに印加されたバンクアドレスと前記バンクヒューズ及びデコーダのヒューズ部に格納されているバンクアドレスとが一致する場合、前記バンクヒューズ及びデコーダからの出力信号によって特定のバンクを選択し、受信しているアドレスが修復されたものであることを伝達する機能を有していることを特徴としている。
【００３１】
また、前記内部アドレスが、前記アドレスラッチから出力された信号であることを特徴としている。
【００３２】
また、前記内部アドレスが、前記プリデコーダから出力された信号であることを特徴としている。
【発明の効果】
【００３３】
上記のように、本発明に係るメモリ装置は、各バンクが、ロー欠陥又はカラム欠陥を修復するためのヒューズ及び制御部を共有するように構成されているので、従来の修復効率を維持したまま、メモリ装置の面積を狭くすることができる。
【発明を実施するための最良の形態】
【００３４】
以下、図面を参照し、本発明の実施の形態に係るメモリ装置を、より具体的に説明する。
【００３５】
図３は、本発明の実施の形態に係るメモリ装置の構成を示すブロック図であり、複数個（４個）のバンクがヒューズ及び制御部を共有する構成例を示している。
【００３６】
図３に示したメモリ装置は、アドレス、バンクアドレス及びリフレッシュ信号を受信するヒューズ及び制御部３６と、バンクアドレス及びコマンドを受信するバンク制御部３０と、アドレス、ヒューズ及び制御部３６からの出力信号とバンク制御部３０からの出力信号とを受信する複数個（４個）のバンク３０１、３０２、３０３、３０４とを備え、複数個のバンク３０１、３０２、３０３、３０４が、ヒューズ及び制御部３６を共有するように構成されている。
【００３７】
カラムアドレス及びローアドレスを含む“アドレス”は、全てのバンク３０１、３０２、３０３、３０４に印加される。
【００３８】
メモリセルアレイ３５のロー欠陥又はカラム欠陥を修復するためのヒューズ及び制御部３６は、“アドレス”、“バンクアドレス”及び“リフレッシュ”信号を受信する。ヒューズ及び制御部３６には、基本的には修復アドレスと冗長情報とが格納されており、ヒューズ及び制御部３６は、外部から印加されるローアドレス及びカラムアドレスと格納されている修復アドレスとを比較する機能を有している。ヒューズ及び制御部３６からの出力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３は、それぞれ対応するバンク３０１、３０２、３０３、３０４に印加される。
【００３９】
バンク制御部３０は、“バンクアドレス”及び“コマンド”信号を受信して、選択された特定のバンクにアクティブ化、プリチャージ、読み取り、書き込みなどのコマンドを伝送する。バンク制御部３０からの出力信号Ａ０、Ａ１、Ａ２、Ａ３は、それぞれ対応するバンク３０１、３０２、３０３、３０４に印加される。
【００４０】
バンク３０１は、アドレスとバンク制御部３０からの出力信号であるバンクアドレスを受信するアドレスラッチ３１と、ヒューズ及び制御部３６からの出力信号Ｄ０を受信するヒットラッチ３２と、アドレスラッチ３１からの出力信号Ｂ０を受信するプリデコーダ３３と、プリデコーダ３３からの出力信号Ｃ０とヒットラッチ３２の出力信号Ｄ０を受信するデコーダ及び制御部３４と、デコーダ及び制御部３４からの出力信号Ｅ０を受信するメモリセルアレイ３５とを備えている。
【００４１】
アドレスラッチ３１は、“アドレス”を受信してラッチする。アドレスラッチ３１から出力されたアドレスＢ０は、プリデコーダ３３でプリデコーディングが行われた後、デコーダ及び制御部３４に印加される。
【００４２】
ヒットラッチ３２は、アクティブ動作時には、ヒューズ及び制御部３６からの出力信号Ｄ０をラッチして、デコーダ及び制御部３４に伝送する。ただし、プリチャージ動作時にはリセット状態に維持される。デコーダ及び制御部３４は、選択された特定のメモリセルを指定するアドレスＥ０を出力する。
【００４３】
残りのバンク３０２、３０３、３０４の構成及び動作は、バンク３０１と同様であるので、重複する説明を省略する。
【００４４】
図４は、図３に示したヒューズ及び制御部３６の一実施の形態に係る構成を示すブロック図である。図４に示したヒューズ及び制御部３６は、ヒューズセット４１と、バンクヒューズ及びデコーダ４２と、バンク選択部４３とを備えている。ヒューズセット４１は、アドレスを受信して、そのアドレスの修復の可否のみを判断する。このため、ヒューズセット４１は、欠陥アドレスを格納するためのヒューズ部（図示していない）と、受信したアドレスとヒューズ部に格納されている欠陥アドレスとを比較して、一致するか否かを判断する比較器（図示していない）とを備えている。
【００４５】
“バンクアドレス”と“リフレッシュ”信号を受信するバンクヒューズ及びデコーダ４２は、受信したバンクアドレスの修復の可否を判断するほか、修復するバンクを指定する機能を有している。ここで、リフレッシュ信号は、リフレッシュ動作時に、バンクアドレスとは関係なく、全てのバンクをリフレッシュする。このため、バンクヒューズ及びデコーダ４２は、欠陥アドレスとバンクアドレスとを格納するためのヒューズ部と、ヒューズ部に格納されているバンクアドレスと入力されたバンクアドレスとを比較する比較部と、リフレッシュ動作時にバンクアドレスとは関係なく、ヒューズ部に格納されているバンク情報を出力する回路とを備えている。
【００４６】
バンク選択部４３は、ヒューズセット４１からの出力信号Ｆとバンクヒューズ及びデコーダ４２からの出力信号Ｇとを受信する。ヒューズセット４１に印加される“アドレス”とヒューズセット４１のヒューズ部に格納されているアドレスとが一致し、バンクヒューズ及びデコーダ４２に印加されるバンクアドレスとバンクヒューズ及びデコーダ４２のヒューズ部に格納されているバンクアドレスとが一致する場合、バンク選択部４３は、バンクヒューズ及びデコーダ４２からの出力信号Ｇによって特定のバンクを選択し、現在受信している“アドレス”が修復されたものであることを伝達する機能を有している。
【００４７】
図３及び図４から明らかなように、実施の形態に係るメモリ装置は、１つのヒューズ及び制御部３６を、全てのバンク３０１〜３０４が共有するように構成されている。したがって、各バンクに修復用回路が設けられている従来のメモリ装置と同じ機能を有し、同様な修復効率が得られると共に、メモリ装置の面積を狭くすることができるという効果が得られる。
【００４８】
図５は、別の実施の形態に係るメモリ装置の構成を示すブロック図である。図５に示したメモリ装置は、内部アドレス及びバンクアドレスを受信するヒューズ及び制御部５５と、バンクアドレスとコマンドを受信するバンク制御部５０と、アドレスと、ヒューズ及び制御部５５からの出力信号と、バンク制御部５０からの出力信号とを、それぞれ受信する複数個（４個）のバンク５０１、５０２、５０３、５０４とを備え、複数個のバンク５０１、５０２、５０３、５０４が、ヒューズ及び制御部５５を共有するように構成されている。ここで、図５に示したメモリ装置には、図３に示したメモリ装置に設けられているヒットラッチ３２が、バンク内には設けられていない。また、図５には、内部アドレスが、各バンクのアドレスラッチ５１からの出力信号Ｂ０となっている例が示されているが、内部アドレスには、プリデコーダ５２からの出力信号Ｃ０を用いることもできる。
【００４９】
バンク５０１は、アドレスとバンク制御部５０からの出力信号のＡ０とを受信するアドレスラッチ５１と、アドレスラッチ５１からの出力信号Ｂ０を受信するプリデコーダ５２と、プリデコーダ５２からの出力信号Ｃ０とヒューズ及び制御部５５からの出力信号Ｄ０とを受信するデコーダ及び制御部５４と、デコーダ及び制御部５４からの出力信号Ｅ０を受信するメモリセルアレイ５６とを備えている。
【００５０】
アドレスラッチ５１は、“アドレス”を受信してラッチする。アドレスラッチ５１から出力されたアドレスＢ０は、プリデコーダ５２でデコーディングが行われた後、デコーダ及び制御部５４に印加される。また、アドレスラッチ５１からの出力信号Ｂ０は、ヒューズ及び制御部５５に出力される。
【００５１】
デコーダ及び制御部５４は、メモリセルアレイ５６の特定のメモリセルを指定するアドレスＥ０を出力する。残りのバンク５０２、５０３、５０４の構成は、バンク５０１と同じであるので、重複する説明を省略する。
【００５２】
図５において、ヒューズ及び制御部５５に印加されるアドレスＢ０は、バンク５０１内のアドレスラッチ５１から出力されたアドレス、アドレスＢ１はバンク５０２内のアドレスラッチから出力されたアドレス、アドレスＢ２はバンク５０３内のアドレスラッチから出力されたアドレス、アドレスＢ３はバンク５０４内のアドレスラッチから出力されたアドレスである。
【００５３】
図５において、カラムアドレス又はローアドレスを示す“アドレス”は、全てのバンク５０１、５０２、５０３、５０４に印加される。
【００５４】
図５に示したメモリ装置におけるヒューズ及び制御部５５は、図３に示したメモリ装置の場合とは異なり、“バンクアドレス”と各バンク内のアドレスラッチ５１から出力されるアドレスＢ０〜Ｂ３を受信する。一方、ここで、ヒューズ及び制御部５５が受信するアドレスＢ０〜Ｂ３は、アドレスラッチ５１からの出力が伝送される例を示したが、プリデコーダ５２からの出力を利用することもできる。
【００５５】
図３に示したメモリ装置の場合は、ヒューズ及び制御部３６に“アドレス”信号が直接印加されたが、図５に示したメモリ装置の場合は、“アドレス”信号を受信した各バンク内のアドレスラッチ５１から出力されるアドレス信号Ｂ０〜Ｂ３が、ヒューズ及び制御部５５に印加されるという点で、構成上の相違がある。
【００５６】
メモリセルアレイのロー欠陥又はカラム欠陥を修復するためのヒューズ及び制御部５５からの出力信号Ｄ０、Ｄ１、Ｄ２、Ｄ３は、それぞれ対応するバンク５０１、５０２、５０３、５０４に印加される。
【００５７】
バンク制御部５０は、“バンクアドレス”と“コマンド”信号とを受信し、選択された特定のバンクに、アクティブ化、プリチャージ、読み取り、書き込みなどのコマンドを伝送する。バンク制御部５０からの出力信号Ａ０、Ａ１、Ａ２、Ａ３は、それぞれ対応するバンク３０１、３０２、３０３、３０４に印加される。
【００５８】
図６は、図５に示したヒューズ及び制御部５５の実施の形態に係る構成を示すブロック図である。図６に示したヒューズ及び制御部５５は、アドレス選択部６１と、ヒューズセット６２と、バンク選択部６３と、バンクヒューズ及びデコーダ６４とを備えている。
【００５９】
アドレス選択部６１は、バンクヒューズ及びデコーダ６４からの出力信号Ｇによって制御され、アドレスＢ０〜Ｂ３を受信する。また、アドレス選択部６１は、出力信号Ｉをヒューズセット６２へ出力し、ヒューズセット６２が、バンク情報と関連して動作するようにする。
【００６０】
ヒューズセット６２は、アドレス選択部６１から出力されるアドレスを受信して、そのアドレスの修復の可否を判断する。このヒューズセット６２の機能は、図４に示したヒューズセット４１の機能と同じである。“バンクアドレス”信号を受信するバンクヒューズ及びデコーダ６４は、受信したバンクアドレスの修復の可否を判断する。バンクヒューズ及びデコーダ６４の機能は、図４に示したバンクヒューズ及びデコーダ４２の機能と同じである。また、バンク選択部６３は、ヒューズセット６２からの出力信号Ｆとバンクヒューズ及びデコーダ６４からの出力信号Ｇとを受信する。バンク選択部６３の機能は、図４に示したバンク選択部４３の機能と同じである。
【００６１】
図５、図６から明らかなように、実施の形態に係るメモリ装置は、１つのヒューズ及び制御部５５を、全てのバンク５０１〜５０４が共有するように構成されている。したがって、従来のメモリ装置と同じ機能を有し、同様な修復効率が得られ、メモリ装置の面積を狭くすることができるという効果が得られる。
【００６２】
以下に、従来の技術に係るメモリ装置と本発明の実施の形態に係るメモリ装置とを比較して説明する。
【００６３】
従来の技術に係るメモリ装置は次のとおりである。図１に示したように、従来のメモリ装置におけるヒューズ及び制御部１３は、欠陥アドレスを格納するための複数のヒューズを含んでいる。このように、１つのアドレスセットに対する回路は、ヒューズのカッティングの有無によって決定される出力が最小単位と考えられるという状態に構成されている。したがって、１つのアドレスセットが入力された際に、一致しているか否かによって、その出力が決定される。なお、本明細書では、一致することをヒットという。
【００６４】
通常、１つのバンク当たりに、１６個ないし３２個のアドレスセットに対するヒューズ（ヒューズセットという）が配置されるので、１６個ないし３２個のヒューズセットが存在することになる。一般に、各ヒューズセットは、メモリセルアレイ内の特定の冗長回路と関連している。したがって、図１に示したヒューズ及び制御部１３は、受信したアドレスと各ヒューズセットに記録されている欠陥アドレスとを比較する。さらに、出力信号の状態がアドレスの一致に従って決定された場合には、全部のヒューズセットからの出力を組み合わせることによって、冗長回路を動作させるか、正常回路を動作させるかを決定する。冗長回路を動作させなければならない場合には、デコーダ及び制御部１４が、ヒットしたヒューズセットと関連した冗長回路にアクセスすることができるように、特定の制御信号をデコーダ及び制御部１４に伝送する。図１に示した従来の技術に係るメモリ装置の場合、各バンク内にヒューズ及び制御部１３が存在するので、バンクアドレス用のヒューズ又は回路は使われない。
【００６５】
これに対し、本発明に係るメモリ装置は、次の特徴を有している。
１．ヒューズ及び制御部３６、５５が、特定のバンクに従属しておらず、全てのバンクによって共有されている。そのために、アドレスセットにバンク情報を提供するためのバンク制御部３０、５０が設けられている。
２．１つのバンク内にヒューズセットと関連する冗長回路が、予め設定されていない。すなわち、バンク毎にヒューズセット及び関連する冗長回路が設けられていない構成となっている。そのために、ヒューズセットと冗長回路とを関連付ける手段が用いられている。
３．各バンクに対して、冗長回路とヒューズ及び制御部３６、５５とを接続するための配線が必要である。
４．各バンクは、対応するバンクがアクティブ化された際、アクティブ化されている間、ヒューズ及び制御部３６、５５からの出力信号を受信して、ラッチするための手段を備えている。
５．リフレッシュ動作の際、全てのバンクが同時にアクティブ化されるので、全てのバンクをアクティブ化させるための装置（ヒューズ及び制御部等）を備えている。
【００６６】
このような特徴によって、本発明の実施の形態に係るメモリ装置の場合、４個のバンクが１個のヒューズ及び制御部３６、５５を共有する構成が可能になる。なお、上記の実施の形態では、４個のバンクが１個のヒューズ及び制御部３６、５５を共有する構成例を示したが、共有されるバンクの数は４個に限定されるものではなく、その他の複数個であってもよい。
【図面の簡単な説明】
【００６７】
【図１】従来のメモリ装置の構成を示すブロック図であり、各バンクが修復用回路を含む例を示している。
【図２】従来のメモリ装置の構成を示すブロック図であり、各バンクが修復用回路を含む例を示している。
【図３】本発明の実施の形態に係るメモリ装置の構成を示すブロック図であり、複数個（４個）のバンクがヒューズ及び制御部を共有する構成例を示している。
【図４】図３に示したヒューズ及び制御部の実施の形態に係る構成を示すブロック図である。
【図５】図５は、別の実施の形態に係るメモリ装置の回路構成を示すブロック図である。
【図６】図５に示したヒューズ及び制御部の実施の形態に係る構成を示すブロック図である。
【符号の説明】
【００６８】
１０、３０、５０    バンク制御部
１２、５２    プリデコーダ
１３、３６、５５    ヒューズ及び制御部
１４、３４、５４    デコーダ及び制御部
１５、３５、５６    メモリセルアレイ
４１、６２    ヒューズセット
４２、６４    バンクヒューズ及びデコーダ
４３、６３    バンク選択部
５１    アドレスラッチ
６１    アドレス選択部
【図１】
2005317173.tif 000003
【図２】
2005317173.tif 000004
【図３】
2005317173.tif 000005
【図４】
2005317173.tif 000006
【図５】
2005317173.tif 000007
【図６】
2005317173.tif 000008