(57)【要約】【課題】フロント・ゲート側とバック・ゲート側で厚さが互いに異なる誘電体層を有するバック・ゲート付きＦｉｎＦＥＴを生成する方法を提供すること。【解決手段】この方法は、厚さが互いに異なる誘電体層の形成を可能にするために、ＦｉｎＦＥＴのフィンの少なくとも片側に不純物を導入するいくつかのステップを含む。注入により導入することができる不純物は、誘電体の形成を促進または遅延させる。【選択図】図６
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【特許請求の範囲】
【請求項１】
第１および第２の側面を有する、ＦｉｎＦＥＴ用のフィンを基板上に形成するステップと、
前記フィンの前記第１の側面に第１の不純物を導入するステップと、
前記第１および第２の側面の一方が前記第１および第２の側面の他方よりも厚く、且つ前記導入された前記第１の不純物が誘電体層の厚さに影響を及ぼすような前記誘電体層を前記第１および第２の側面に形成するステップとを含む、ＦｉｎＦＥＴ半導体構造を製造する方法。
【請求項２】
前記第１の不純物が、前記誘電体層の形成を遅延させる物質である、請求項１に記載の方法。
【請求項３】
前記第１の不純物が、窒素、窒素イオンまたは窒素含有化合物のうちの１つを含む、請求項２に記載の方法。
【請求項４】
前記第１の不純物が、前記誘電体層の形成を促進する物質である、請求項１に記載の方法。
【請求項５】
前記第１の不純物が、シリコン、アルゴン、セシウム、酸素またはゲルマニウム、あるいはそのイオンまたは化合物のうちの１つを含む、請求項４に記載の方法。
【請求項６】
前記第１の不純物を導入するステップが、角度を付けた注入を行うステップからなる、請求項１に記載の方法。
【請求項７】
前記角度を付けた注入を行うステップが、前記第１の不純物を注入する際に、前記ＦｉｎＦＥＴ半導体構造を所定の入射角に傾けるステップを含む、請求項６に記載の方法。
【請求項８】
前記基板が、埋め込み酸化物層で構成される、請求項１に記載の方法。
【請求項９】
前記フィンの前記第２の側面に第２の不純物を導入するステップをさらに含む、請求項１に記載の方法。
【請求項１０】
前記第１の不純物が、前記誘電体層の形成を遅延させる物質であり、前記第２の不純物が、前記誘電体層の形成を促進させる物質である、請求項９に記載の方法。
【請求項１１】
前記第１の不純物が、窒素、窒素イオンまたは窒素含有化合物のうちの１つを含み、
前記第２の不純物が、シリコン、アルゴン、セシウム、酸素またはゲルマニウム、あるいはそのイオンまたは化合物のうちの１つを含む、請求項１０に記載の方法。
【請求項１２】
前記第１の不純物を導入するステップが、前記フィンの前記第１の側面へ向けて角度を付けて注入するステップを含み、
前記第２の不純物を導入するステップが、前記フィンの前記第２の側面へ向けて角度を付けて注入するステップを含む、請求項１０に記載の方法。
【請求項１３】
前記第１および第２の不純物を角度を付けて注入するステップが、それぞれ前記第１および第２の不純物を注入する際に、前記ＦｉｎＦＥＴ半導体構造を所定の入射角まで傾けるステップを含む、請求項１２に記載の方法。
【請求項１４】
第１および第２の側面を有する、ＦｉｎＦＥＴ用のフィンを基板上に形成するステップと、
前記フィンの前記第１の側面に第１の不純物を角度を付けて注入するステップと、
前記第１および第２の側面に誘電体層を形成するステップであって、導入された前記不純物が前記誘電体層の厚さに影響を及ぼすため、前記誘電体層は、前記第１および第２の側面の一方が、前記第１および第２の側面の他方よりも厚くなるように形成するステップと、
フロント・ゲート側面、バック・ゲート側面および上面を有し、前記フィンを跨ぐＦｉｎＦＥＴゲートを形成するステップと
を含むＦｉｎＦＥＴ半導体構造を製造する方法。
【請求項１５】
前記ゲートのバック・ゲート側面にバック・ゲートを形成するステップをさらに含む、請求項１４に記載の方法。
【請求項１６】
前記ゲートのバック・ゲート側面にバック・ゲートを形成する前記ステップが、前記ゲートのバック・ゲート側面にバイアスを印加するステップを含む、請求項１５に記載の方法。
【請求項１７】
前記ＦｉｎＦＥＴ半導体構造上のゲート領域をドーピングするステップをさらに含む、請求項１４に記載の方法。
【請求項１８】
前記ゲートの一方の面にｎ型不純物を角度を付けて注入し、前記ゲートの他方の面にｐ型不純物を角度を付けて注入する、請求項１７に記載の方法。
【請求項１９】
前記ＦｉｎＦＥＴ半導体構造上にソース領域およびドレイン領域を形成するステップをさらに含む、請求項１４に記載の方法。
【請求項２０】
前記ＦｉｎＦＥＴ半導体構造上にソース領域およびドレイン領域を形成する前記ステップが、
前記ソース領域にソース・ドーパントを角度を付けて注入するステップと、
前記ドレイン領域にドレイン・ドーパントを角度を付けて注入するステップと
をさらに含む、請求項１９に記載の方法。
【請求項２１】
前記ＦｉｎＦＥＴゲートに当接するスペーサを形成するステップをさらに含む、請求項１９に記載の方法。
【請求項２２】
前記ゲートの上面を平坦化するステップをさらに含む、請求項２１に記載の方法。
【請求項２３】
基板と、
第１および第２の側面を有する、前記基板上に設けられたＦｉｎＦＥＴ用のフィンと、
前記フィンの前記第１の側面上の第１の不純物と、
導入された前記不純物がその厚さに影響するため、前記第１および第２の側面の一方での厚さが前記第１および第２の側面の他方での厚さよりも厚くなるよう、前記第１および第２の側面に設けられた誘電体層と
を含む、ＦｉｎＦＥＴ半導体構造。
【請求項２４】
前記フィンを跨ぐゲートをさらに含み、前記ゲートが、フロント・ゲート側面、バック・ゲート側面および上面を有し、前記ゲートのバック・ゲート側面にバック・ゲートが形成される、請求項２３に記載のＦｉｎＦＥＴ半導体構造。
【請求項２５】
前記ゲートのバック・ゲート側面にバイアスが印加される、請求項２４に記載の、ＦｉｎＦＥＴ半導体構造。
【請求項２６】
前記ＦｉｎＦＥＴ半導体構造上にドープ・ゲート領域をさらに含む、請求項２５に記載のＦｉｎＦＥＴ半導体構造。
【請求項２７】
前記ゲートの一方の側面にｎ型不純物が角度を付けて注入され、前記ゲートの他方の側面にｐ型不純物が角度を付けて注入される、請求項２５に記載のＦｉｎＦＥＴ半導体構造。
【請求項２８】
前記ＦｉｎＦＥＴ半導体構造上にソース領域およびドレイン領域をさらに含む、請求項２３に記載のＦｉｎＦＥＴ半導体構造。
【請求項２９】
前記ソース領域に角度を付けて注入されたソース・ドーパントと、前記ドレイン領域に角度を付けて注入されたドレイン・ドーパントとをさらに含む、請求項２３に記載のＦｉｎＦＥＴ半導体構造。
【請求項３０】
前記フィンを跨ぐＦｉｎＦＥＴゲートに当接するスペーサをさらに含む、請求項２８に記載のＦｉｎＦＥＴ半導体構造。
【請求項３１】
前記ＦｉｎＦＥＴゲートが、平坦化された上面を含む、請求項２８に記載のＦｉｎＦＥＴ半導体構造。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイスおよびその製造方法に関する。より詳細には、フロント・ゲートとバック・ゲートの酸化物の厚さが異なるＦｉｎＦＥＴを含む半導体デバイスおよびこのようなデバイスの製造方法に関する。
【背景技術】
【０００２】
従来の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）は、平面基板上に単一の制御ゲートを有する。チャネルを単一のゲートで制御すると、トランジスタを非導電性にしようと意図するときに、ソースとドレインの間に好ましくない漏れ電流を生じることがある。集積回路の臨界寸法が縮小し続ける中で、このことは、ことのほか問題となる。
【０００３】
改良型平面構造には、２つのゲートが利用され、チャネルの両側に１つずつ配置される。この構成によって、ゲートとチャネルの間の静電結合が高まるため、トランジスタの駆動電流が大きくなり、従って、漏れ電流が低減される。しかし、遺憾ながら、このような平面型ダブル・ゲート・デバイスは、製造するのが難しい。
【０００４】
ダブル・ゲートＦＥＴの動作モードの１つは、２つのゲートを同時にスイッチングするものである。また、ダブル・ゲートＦＥＴの別の動作モードは、１つのゲートのみスイッチングし、第２のゲートにバイアスを印加して、ＦＥＴの閾値電圧を動的に変化させるものである。この動作モードは、通常、バック・ゲート・モードと呼ばれている。有利なことに、バック・ゲート付きチップの性能は、動的にあるいは製造後に微細に同調させることができる。
【０００５】
デバイスが小型化している中で、バック・ゲート付きデバイスによって、デバイス技術に興味深い改良が提供される。金属ゲート・デバイスの場合、ドーピングによって閾値電圧を調整すると、埋め込み層デバイスが生じる。バック・ゲート付きデバイスは、埋め込み層デバイスを生じさせずに閾値電圧を調整するのに使用することができる。
【０００６】
閾値電圧の調整は、完全に空乏化された薄いシリコン・デバイスの場合、従来のドーピング法によっても達成することができる。しかし、追加のドーパントにより不純物の拡散が広がると、移動度および駆動電流の著しい低下をきたすことがある。
【０００７】
ＦｉｎＦＥＴは、製造が非常に容易なので、平面型ダブル・ゲート・デバイスに代わる魅力的な代替手段である。ＦｉｎＦＥＴの本体は、一般に「フィン」と呼ばれ、チャネルとして働く垂直半導体構造として形成される。フィンを覆って多結晶シリコン層を堆積させ、パターニングして、フィンを跨ぐ完全に整合したゲートを形成することができる。フィンは、その両側がそれぞれソースとドレインで終端する。ＦｉｎＦＥＴによって得られる多くの利点の１つは、ゲート長が短いときにゲート制御がより良くなることである。従って、ＦｉｎＦＥＴによって、許容される性能を維持しながらＣＭＯＳ寸法のスケーリングが容易になる。
【０００８】
上記のように、ゲートがフィンの両側に形成される場合、そのデバイスは、一般に、ダブル・ゲートＦｉｎＦＥＴと呼ばれる。ダブル・ゲートを使用すると、短チャネル効果（ＳＣＥ）が抑制され、漏れ電流が低減され、スイッチング挙動が改善される。
【０００９】
ＦｉｎＦＥＴ製造方法に変更を加えて、ダブル・ゲートＦｉｎＦＥＴをバック・ゲート付きデバイスに変換することができる。１つの変更は、酸化物の厚さに関するものである。バック・ゲート付きデバイスにおいては、一般に、フロント・ゲートとバック・ゲートの間の静電容量、ならびにソース／ドレインとバック・ゲートの間の静電容量を最小にするために、バック・ゲート（つまり、バイアスが印加されスイッチングされないゲート）の酸化物の厚さを、フロント・ゲートの酸化物より厚くすることが好ましい。
【００１０】
互いに異なる厚さの酸化物は、ＦｉｎＦＥＴのフィンをＳＩＴ（SidewallImage Transfer）法で形成するときフィンの両側に成長させることができる。しかし、ＳＩＴ法で酸化物を互いに異なる２つの厚さで成長させることには欠点が伴う。例えば、酸化物は、いずれもＳＩＴ法には不可欠なステップである、ダミー・ゲートのエッチング、またはフィンの反対側の反応性イオン・エッチング（ＲＩＥ）の間に、損傷を受けることがある。また、ＳＩＴ法以外の方法を使用してフィンを生成する場合は、幾通りかの酸化物の厚さを得るための別の方法が必要となる。
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記の１つまたは複数の問題を克服することを対象とする。
【課題を解決するための手段】
【００１２】
本発明の第１の態様では、半導体構造を製造する方法を提供する。この方法は、基板上にＦｉｎＦＥＴ用のフィンを形成するステップを含む。フィンは、第１および第２の側面を有する。フィンの第１の側面に第１の不純物を導入する。第１および第２の側面に誘電体層を形成する。不純物が存在するので、誘電体層は、第１および第２の側面の一方が、第１および第２の側面の他方より厚くなる。
【００１３】
本発明の第２の態様では、半導体構造の製造方法は、基板上にＦｉｎＦＥＴ用のフィンを形成するステップを含む。フィンは、第１および第２の側面を有する。第１の不純物をフィンの第１の側面に角度を付けて注入する。フィンの第１および第２の側面に誘電体層を形成する。不純物が存在するので、誘電体層は、第１および第２の側面の一方が、第１および第２の側面の他方より厚くなる。フロント・ゲート側面およびバック・ゲート側面、ならびに上面を有するＦｉｎＦＥＴゲートも形成する。このＦｉｎＦＥＴゲートはフィンを跨ぐ。
【００１４】
本発明の第３の態様では、半導体構造を提供する。この半導体構造は、基板と、基板上に設けられたＦｉｎＦＥＴ用のフィンを含む。フィンは、第１および第２の側面を有する。この構造は、フィンの第１の側面に導入された第１の不純物も含む。加えて、フィンの第１および第２の側面に形成された誘電体層は、不純物が存在するため、第１および第２の側面の一方が、第１および第２の側面の他方より厚くなる。
【発明を実施するための最良の形態】
【００１５】
本発明による例示的な方法は、互いに異なる厚さの誘電体層を形成できるように、ＦｉｎＦＥＴのフィンの少なくとも１つの側面に不純物を導入するいくつかのステップを含む。不純物は、注入によって導入でき、誘電体の形成を進めまたは遅らせることにより、バック・ゲート（つまり、バイアスが印加されスイッチングされていないゲート）の誘電体層の厚さの方がフロント・ゲートよりも厚くなり、それによって、フロント・ゲートとバック・ゲートの間の静電容量、ならびにソース／ドレインとバック・ゲートの間の静電容量が低減される。
【００１６】
図１を参照すると、シリコン基板層１００と、埋め込み酸化物層１１０と、埋め込み酸化物上に設けられたシリコン層１２０とを含むシリコン・オン・インシュレータ（ＳＯＩ）構造などの例示的基板が提供される。シリコン層１２０は、例えば、厚さが約５０ｎｍであり、これによって、後に詳述するように、形成されるフィン（つまり、トランジスタ本体）の高さが決まる。
【００１７】
シリコン層１２０の露出面上に従来の方法でハード・マスク１３０を形成する。ハード・マスクは、酸化ケイ素、窒化ケイ素、低誘電率材料、またはプラズマ・エッチングなどの侵食性エッチング化学作用の使用を可能にする他の適切なエッチャント遮断材などの絶縁層から構成することができる。一例として挙げると、シリコン層１２０の上にＳｉＯ２およびＳｉ３Ｎ４から成る保護ハード・マスク・スタックを、化学気相成長法で堆積させることができる。窒化物層と酸化物層の形成順序は逆にすることもできる。または、両方を使用する代わりに、どちらか１つを使用してもよい。
【００１８】
ハード・マスクを堆積後、ハード・マスクにフォトレジストを塗布して、光リソグラフィ、電子ビーム・リソグラフィ、Ｘ線リソグラフィ、または他の従来の方法を使用してパターンを画定し、図２に示すように、リソグラフィック・マスク２１０を画定することができる。次いで、図３に示すように、エッチング処理を行ってデバイス・フィン構造３１０のパターニングを行う。ハード・マスク３２０のパターニングされた部分が、構造の最上部にある。その後、リソグラフィック・マスク２１０を取り除くと、図３に示すような構造を得ることができる。
【００１９】
フィン構造３１０は、各層をブランケット堆積後上記のように選択的エッチングを行う、または各層を選択的に堆積させるなど様々な技法を使用して形成することができることが当業者には理解できよう。本発明にとって、フィン形成の具体的方法は重要ではない。
【００２０】
図４を参照すると、図３に示す構造の断面ａ−ａを示す断面図が提供される。この構造は、埋め込み酸化物層１１０の上面に設けられた半導体（例えば、シリコン）フィン３１０を含む。ハード・マスク３２０がフィン３１０の上面に残っている。
【００２１】
次に、図５に示すように、フィン３１０の側面に不純物を、角度を付けて注入する。不純物は、誘電体の成長を促進させあるいは遅延させる。不純物が誘電体の成長を遅らせる場合、フィン３１０の注入物を有する側面が、フィン３１０の反対側の側面よりも誘電体層の方が薄くなる。しかし、不純物が、誘電体の成長を進める場合は、注入を受けた側面の誘電体層がより厚くなる。勿論、本発明の要旨から逸脱しない範囲で、一方の側面に遅延不純物を、他方の側面に促進不純物を注入してもよい。
【００２２】
不純物を注入することによって、フロント・ゲートの誘電体の厚さが制御バック・ゲートと異なる、バック・ゲート付きＦｉｎＦＥＴを形成することが可能になる。通常は、バック・ゲートの誘電体層の方が厚い。限定のためではなく、一例として挙げると、窒素または他の何らかの遅延不純物をフロント・ゲート側に注入して、その側面での酸化物誘電体の成長を遅らせることができる。あるいは、シリコンもしくはアルゴンまたは他の何らかの促進注入物をバック・ゲート側に導入して、その側面での酸化物誘電体の成長を促進することもできる。他の適切な注入物種としては、セシウム、酸素やゲルマニウムなど、酸化を促進する重イオンがある。上記の不純物は、例えば、０．１〜１０ＫｅＶの範囲で、用量１ｅ１４〜１ｅ１６、傾斜角約１０〜４５°で注入することができる。
【００２３】
具体的に言うと、フロント・ゲート側に窒素を注入して酸化物誘電体の成長を遅らせるには、プラズマ窒化法を使用することができる。マイクロ波を使用した遠隔プラズマ窒化法（ＲＰＮ）または高周波を使用したデカップルド・プラズマ窒化法（ＤＰＮ）では、窒素含有ガスと相互作用して、窒素ラジカルを含むプラズマを生成することができる。
【００２４】
窒素含有プラズマは、フロント・ゲート側を標的として角度を付けて供給することができる。例えば、垂直方向に対してある角度をもって（例えば、θ＝３０°）プラズマをフロント・ゲートに供給すると、バック・ゲート側に材料が注入されるのが避けられるはずである。角度を付けて注入するという点は、一つの不純物で、ゲート構造が一様な影響を受けないようにするために重要である。両側面が注入物によって均一な影響を受けるならば、注入物によって誘電体層の厚さに差異が生じなくなる。
【００２５】
プラズマの例示的ガス組成は、２０〜８０ｍＴｒｒの圧力で、ヘリウムが７５％、窒素が２５％である。プラズマの窒素濃度を、例えば１０％〜２５％とし、残りをヘリウム、ネオンまたはアルゴンとすることができる。プラズマに窒素源を導入して、窒素含有プラズマを形成する。窒素源は、例えば、Ｎ２、ＮＨ３，ＮＯ，Ｎ２Ｏおよび／またはそれらの混合物でよい。プラズマは、１０〜５０Ｗで１０〜６０秒間印加することができる。
【００２６】
プラズマを窒化中、フィン３１０のバイアスを解除でき、その場合、イオン化物質は、プラズマ電位により加速され、絶縁面に注入される。あるいは、フィン３１０にバイアス電圧を印加して、プラズマからのイオンの動きをさらに加速することもできる。直流電流または高周波のバイアス電圧を使用して基板にバイアスを印加することができる。すなわち、この方法のこのステップによって、不純物（例えば、窒素）が専らあるいは大部分がフィンの片側（例えば、フロント・ゲート側）に導かれ、誘電体の成長に影響（例えば、遅延）を及ぼす。
【００２７】
本発明の要旨から逸脱しない範囲で、角度を付けた同様の注入法を使用して、他の遅延または促進不純物、たとえばアルゴンまたはシリコンをフィンの片側に導入することができる。具体的な角度付け注入技術は特に重要ではない。本発明の要旨から逸脱しない範囲で、現在知られているか、または今後開発される他の技術も、遅延または促進不純物をフィンの片側に角度を付けて注入するのに使用することができる。
【００２８】
不純物を注入したところで、従来のＦｉｎＦＥＴ製造法を使用してバック・ゲート付きＦｉｎＦＥＴを完成させることができる。説明のために、例示的方法のステップを以下に記載する。
【００２９】
図６を参照すると、不純物を注入後、ゲート誘電体をフィン上に成長または堆積させる。誘電体は、例えば、ＦｉｎＦＥＴのゲート誘電体として使用するのに適した、熱成長または熱堆積によるＳｉＯ２、Ｓｉ３Ｎ４、高Ｋ誘電率材料、他の誘電絶縁体、またはそれらの組み合わせでよい。勿論、上述したように、誘電体はまた、不純物によって誘電体形成が遅延または促進されるように、注入不純物に対する反応性を有するものでなければならない。不純物が注入されているために、フィンの片側（例えば、バック・ゲート側）の誘電体層は、より厚くなる。つまり、バック・ゲート（つまり、バイアスが印加されスイッチングされないゲート）がフロント・ゲートよりも厚い誘電体層を有し、それによって、フロント・ゲートと本体／バック・ゲートとの間の静電容量、ならびにソース／ドレインとバック・ゲートとの間の静電容量が低減される。
【００３０】
次に、図７および図８に示すように、フィンを跨ぐゲートを形成する。ゲートの材料は、多結晶シリコン、シリコン−ゲルマニウム、高融点金属、あるいは窒化チタンなどの化合物やモリブデンなど、ＦｉｎＦＥＴゲートの組成に適した任意の導体材料でよく、こうした材料を、従来の方法で構造の表面上に堆積させる。図８に示すように、次いでゲート・マスク７１０を従来の方法で画定し、下層のゲート材料にエッチングを施してゲート７２０を形成する。その際、エッチングはゲート誘電体（図７では６１０および６２０）および埋め込み酸化物層１１０上で止める。ゲート７２０は、ゲート誘電体６１０および６２０、ならびにハード・マスク３２０によってトランジスタ構造から電気的に分離される。
【００３１】
ゲート７２０を形成後、ゲート・マスク７１０を取り去ることができる。これは、選択的ウェット・エッチングやドライ・エッチングなど適切などんなマスク除去技術を使用して行うこともできる。
【００３２】
この時点で、適切なドーパントを注入して、図９に示すように、ドープ・ソース領域およびドープ・ドレイン領域、ゲート領域および延長領域を形成する。ソース領域およびドレイン領域のドーピングによって、それらは電気伝導性となる。必要に応じて、ゲートもこの段階でドーピングしてもよい。ドーピングは、最高性能の注入、ガス浸漬式レーザ・ドーピング、イオン・シャワー・ドーピング、固体または気体ソースの拡散、あるいは他の従来の手段によって行うことができる。ドーパント種は、ドーパント濃度も含め、例えばＮ型またはＰ型など、必要なデバイス特性が得られるように選ぶ。周知のように、Ｎ型領域にはＰ、ＡｓおよびＳｂが適しており、Ｐ型領域のウェルにはＢ，ＩｎおよびＧａが適している。角度を付けた浅いイオン注入法を使用してソース領域およびドレイン領域、ならびにゲート領域をドーピングしてもよい。ゲートの互いに異なる側面に注入物が一様に影響しないようにするために、注入の角度は重要である。角度を付けた注入は、所定の入射角度にウェハを傾斜させてドーパント種を注入することができる装置など、従来の角度付けイオン注入装置を使用して実施することができる。１つのドーパントをある角度で導入後、別のドーパントを別の角度で導入してもよい。注入物のどんな損傷またはアモルファス化も、後続の高温にさらすステップを通じてアニーリングによって消失させることができる。
【００３３】
任意選択で、拡張注入物またはハロー注入物を形成することもできる。通常、ｎＦＥＴの場合、ハロー注入物には、５〜１５ｋｅＶのエネルギー範囲および１×１０１３〜８×１０１３ｃｍ−３の用量でＢ，ＩｎまたはＧａが使用される。同様に、ｐＦＥＴの場合は、ハロー注入物には、２０〜４５ｋｅＶのエネルギー範囲および１×１０１３〜８×１０１３ｃｍ−３の用量でＰ，ＡｓまたはＳｂが使用される。
【００３４】
次に、窒化ケイ素または二酸化ケイ素などの誘電体を堆積し選択的にエッチングすることにより、ゲートおよびチャネルの側壁に沿ってスペーサを形成することができる。チャネルの側壁上に形成したスペーサは、必要に応じて追加のエッチングで除去し、図１０に示すように、ゲートの両側にゲート・スペーサ９１０および９２０を残すことができる。
【００３５】
スペーサを形成後、下層のソースおよびドレイン材料への直接のアクセスを可能にするために、ソースおよびドレイン上のハード・マスクを取り除くことができる。これは、ハード・マスクを、ソースおよびドレインのアイランドの上から除去されるように、異方性エッチング（例えば、反応性イオン・エッチング）することによって達成できる。
【００３６】
続いて、表面に化学的機械研磨（ＣＭＰ）を施して、図１１に示すように、ゲートの高さを実質的に水平にすることができる。形成中は、ゲートがフィンに跨っているので、構造の交差部では常にハンプがある。従来の化学的機械研磨でハンプを削減または除去して、ゲートを実質的にフィンの上のハード・マスクまで水平にすることができる。
【００３７】
デバイスを完成させるために、次いでソース、ドレインおよびゲートへの接触部を形成することができる。従って、誘電体を堆積し、例えば、化学的機械研磨を使用して平坦化することができる。次いで、コンタクト・ホールを異方性処理（例えば、反応性イオン・エッチング）などによりエッチングして形成することができる。次いで、コンタクト・ホールを、ドープした多結晶シリコン、シリサイド（例えば、ＷＳｉ）、金属（例えば、Ａｕ、Ａｌ、Ｍｏ、Ｗ、Ｔａ、Ｔｉ、ＣｕまたはＩＴＯ（酸化インジウムスズ））などの導体材料を使用して、蒸着、スパッタリングまたは他の周知の技術で堆積させて従来のやり方で充填し、それによってソースおよびドレイン接触部を形成することができる。次に、第１の金属層を堆積させ、反応性イオン・エッチング法などで構造化することができる。あるいは、第１の金属層の構成を、ダマシン処理フローの後で行ってもよい。
【００３８】
得られた構造は、フロント・ゲート側とバック・ゲート側で厚さが異なる誘電体層を有するＦｉｎＦＥＴを含む。ＦｉｎＦＥＴのフィンの少なくとも片側に導入された不純物によって、厚さが異なる誘電体層の形成が可能になる。不純物は、注入によって導入でき、誘電体の形成を促進または遅延させる。
【００３９】
本発明を、例示的実施形態に関して説明してきたが、当業者であれば、本発明は、添付の特許請求の精神および範囲内で変更を加えて実施できることを認識するであろう。
【図面の簡単な説明】
【００４０】
【図１】ＦｉｎＦＥＴをその上に形成することができる、本発明の原理による例示的基板構造を示す図である。
【図２】ＦｉｎＦＥＴをその上に形成することができる、基板構造の上面に設けられた本発明の原理による例示的マスクを示す図である。
【図３】ＦｉｎＦＥＴ用のフィン構造を形成するためにエッチングが施された、本発明の原理による例示的構造を示す図である。
【図４】フィンおよびハード・マスクを有する、本発明の原理による例示的半導体構造の断面図である。
【図５】例示的フィンの１つの側面に不純物を注入する、本発明の原理による例示的ステップを示す図である。
【図６】例示的フィンの側面に沿って差異のある誘電体を形成する、本発明の原理による例示的ステップを示す図である。
【図７】例示的フィンを跨ぐゲートを形成する、本発明の原理による例示的ステップを示す図である。
【図８】例示的フィンを跨ぐゲートを形成する、本発明の原理による例示的ステップを示す図である。
【図９】本発明の原理によるドーピング・ステップを示す図である。
【図１０】フィンを跨ぐゲートに沿って形成されたスペーサを有する、本発明の原理による構造を示す図である。
【図１１】本発明の原理による、平坦化された構造を示す図である。
【符号の説明】
【００４１】
１００  シリコン基板層
１１０  埋め込み酸化物層
１２０  シリコン層
１３０  ハード・マスク
２１０  リソグラフィック・マスク
３１０  フィン
３２０  ハード・マスク
６１０  ゲート誘電体
６２０  ゲート誘電体
７１０  ゲート・マスク
７２０  ゲート
９１０  ゲート・スペーサ
９２０  ゲート・スペーサ
【図１】
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【図２】
2005317978.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005317978.tif 000008
【図７】
2005317978.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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