(57)【要約】【課題】  本発明は、半導体装置のパッケージサイズを小さくするとともに、実装面に垂直な方向の厚みを薄くしながら、機能の異なる複数の半導体チップを１つのパッケージ内に収容した半導体装置およびその製造方法を提供することを目的とする。【解決手段】  本発明の半導体装置は、基板、基板上に実装された第１の半導体チップ、その上に積層された内蔵半導体パッケージ、およびこれらを覆う第１のモールド樹脂を備える。この内蔵半導体パッケージは、ダイパッドに実装された少なくとも１つの第２の半導体チップと、複数の端子と電気的に接続され、上面に配設された接続領域およびこれに対向する下面に配設された支持領域を含む複数のリードフレームと、接続領域が露出され、支持領域が覆われるように樹脂モールドする第２のモールド樹脂と、を有する。さらに接続領域は、第２のモールド樹脂のパッケージ表面より下方に位置する。【選択図】図１
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【特許請求の範囲】
【請求項１】
基板、該基板上に実装された第１の半導体チップ、該第１の半導体チップ上に積層された内蔵半導体パッケージ、および該第１の半導体チップと該内蔵半導体パッケージを覆う第１のモールド樹脂を備えた半導体装置において、
前記内蔵半導体パッケージは、
複数の端子を含み、ダイパッドに実装された少なくとも１つの第２の半導体チップと、
前記複数の端子と電気的に接続され、上面に配設された接続領域およびこれに対向する下面に配設された支持領域を含む複数のリードフレームと、
前記接続領域が露出され、前記支持領域が覆われるように、前記ダイパッド、前記第２の半導体チップ、および前記リードフレームを覆う第２のモールド樹脂と、を有し、
前記リードフレームの前記接続領域は、前記内蔵半導体パッケージの前記第２のモールド樹脂のパッケージ表面より下方に位置することを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記リードフレームの前記接続領域が、ワイヤボンディング方式により前記基板に電気的に接続されることを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記第１の半導体チップは、ワイヤボンディング方式またはフリップチップ方式により前記基板に電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記内蔵半導体パッケージは、前記ダイパッドの上面および下面のいずれか一方、または両方に実装される前記少なくとも１つの第２の半導体チップを含むことを特徴とする半導体装置。
【請求項５】
請求項１に記載の半導体装置において、
前記内蔵半導体パッケージは、前記第２の半導体チップの上に積層された少なくとも１つの第３の半導体チップをさらに含むことを特徴とする半導体装置。
【請求項６】
請求項１に記載の半導体装置において、
前記内蔵半導体パッケージは、互いに対向する２組の辺を含む平面形状を有し、
前記複数のリードフレームは、前記内蔵半導体パッケージのいずれか一方または両方の組の前記辺から延びることを特徴とする半導体装置。
【請求項７】
半導体装置に内蔵される内蔵半導体パッケージであって、
複数の端子を含み、ダイパッドに実装された少なくとも１つの第２の半導体チップと、
前記複数の端子と電気的に接続され、上面に配設された接続領域およびこれに対向する下面に配設された支持領域を含む複数のリードフレームと、
前記接続領域が露出され、前記支持領域が覆われるように、前記ダイパッド、前記第２の半導体チップ、および前記リードフレームを覆う第２のモールド樹脂と、を有し、
前記リードフレームの前記接続領域は、前記内蔵半導体パッケージの前記第２のモールド樹脂のパッケージ表面より下方に位置することを特徴とする内蔵半導体パッケージ。
【請求項８】
半導体装置の製造方法であって、
第１の半導体チップを基板上に実装するステップと、
請求項７に記載された内蔵半導体パッケージの電気的動作テストを行うステップと、
前記内蔵半導体パッケージを前記第１の半導体チップ上に積層するステップと、
前記リードフレームの前記接続領域を前記基板に電気的に接続するステップと、
前記第１の半導体チップと前記内蔵半導体パッケージを覆うように樹脂モールドするステップと、を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とりわけ複数の半導体チップを１つのパッケージに収容したマルチチップパッケージタイプの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年の電子機器の小型化および高機能化に伴い、それに使用される半導体装置に対する小型化および高機能化に対する要請がますます高まってきている。こうした小型化および高機能化を実現する手段として、メモリ回路およびロジック回路を１つのチップ内に集積した半導体装置、あるいはメモリＩＣおよびロジックＩＣを１つのパッケージ内に収納するシステムインパッケージ（ＳｉＰ）技術による半導体装置が開発されてきた。
【０００３】
機能の異なる複数の回路を１チップ化した半導体チップは、単機能半導体チップと比較して、設計開発するために長い時間を要し、また製造するために数多くの異なるプロセスステップを経る必要があるため、製造工程が長く、歩留りが低くなる傾向がある。さらに、こうした半導体チップのチップ面積は、一般に、大きなものとなってしまう。
【０００４】
一方、従来のＳｉＰ技術によれば、例えば、複数の半導体チップを配線基板上に並列に配置した半導体装置が提案されている。しかし、複数の半導体チップを配線基板上に並列に配設すると、樹脂パッケージされた後の半導体装置のパッケージサイズ（外部実装基板に対する半導体装置の実装面積）を小さくすることができない。
【０００５】
同様に、これまでのＳｉＰ技術を用いて、半導体チップ上に別の半導体チップを積層してなる半導体装置が当業者に広く知られている。これを開示する特許文献として、例えば、特開平１１-２８８９７７号公報がある。この公報の図１において、ロジック回路３およびメモリ回路８を含む半導体チップ１，２を互いに積層することにより、積層チップ１１が形成される。また図３において、積層チップ１１が基板１２上に搭載され、絶縁樹脂が全面樹脂モールドされる。さらに図５においては、積層チップ１１がインナーリード１８に搭載され、同様に、絶縁樹脂が全面樹脂モールドされる。
【特許文献１】特開平１１−２８８９７７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、半導体チップ上に別の半導体チップを積層する場合、上段の半導体チップを下段の半導体チップのボンディングパッド領域より小さくする必要があり、結果的に、上段の半導体チップのチップサイズに対する制約が大きくなってしまう。さらに、上記半導体装置において、収容される半導体チップの数が増えるに従い、いずれか１つの半導体チップに不具合が生じた場合であっても、樹脂モールド工程後の最終製品検査においては、製品全体として不具合判定されるので、半導体装置の歩留りがより低下し、生産コストをさらに引き上げることになる。
【０００７】
そこで本発明の１つの態様は、半導体装置のパッケージサイズを小さくするとともに、実装面に垂直な方向の厚みを薄くしながら、機能の異なる複数の半導体チップを１つのパッケージ内に収容した半導体装置およびその製造方法を提供することを目的とする。
【０００８】
また、本発明の別の態様は、半導体チップのチップサイズに対する制約が少なく、かつ歩留りが高く、容易に製造できる半導体装置およびその製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の１つの態様による半導体装置は、基板、基板上に実装された第１の半導体チップ、第１の半導体チップ上に積層された内蔵半導体パッケージ、および第１の半導体チップと内蔵半導体パッケージを覆う第１のモールド樹脂を備える。そして、この内蔵半導体パッケージは、複数の端子を含み、ダイパッドに実装された少なくとも１つの第２の半導体チップと、複数の端子と電気的に接続され、上面に配設された接続領域およびこれに対向する下面に配設された支持領域を含む複数のリードフレームと、接続領域が露出され、支持領域が覆われるように、ダイパッド、第２の半導体チップ、およびリードフレームを覆う第２のモールド樹脂と、を有する。さらにリードフレームの接続領域は、内蔵半導体パッケージの第２のモールド樹脂のパッケージ表面より下方に位置する。
【発明の効果】
【００１０】
本発明によれば、パッケージ内に収容される半導体チップのチップサイズに対する制約がなく、実装面に平行な水平方向のパッケージサイズおよび垂直方向の厚みを薄くできる、高機能な半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１１】
実施の形態１．
以下、添付図面を参照しながら、本発明に係る半導体装置の実施の形態を説明する。各実施の形態の説明において、理解を容易にするために方向を表す用語（例えば、「上側」、「下側」、「上面」、および「下面」など）を適宜用いるが、これは説明のためのものであって、これらの用語は本発明を限定するものでない。
【００１２】
図１ないし図６を参照しながら、まず、本発明の実施の形態１による半導体装置１の構成について以下詳細に説明する。実施の形態１の半導体装置１は、図１、図２（ａ）および図２（ｂ）に示すように、概略、基板半導体パッケージ１０と、その上に積層される内蔵半導体パッケージ３０と、これらの半導体パッケージ１０，３０を覆う第１のモールド樹脂１２（分かりやすくするために、図１ではハッチングを省略し、図２（ａ）および図２（ｂ）では図示しない。）と、を有する。
【００１３】
基板半導体パッケージ１０は、図１および図２（ｂ）に示すように、配線基板１４と、配線基板１４の上側主面１６に半田などの導電性接着剤（図示せず）を介して実装された第１の半導体チップ１８（例えば、ロジックＩＣ）と、を有する。
【００１４】
配線基板１４は、図３に示すように、互いに対向する２組の辺（４つの辺）を含む矩形の平面形状を有し、その上側主面１６における４つの辺に沿って第１の半導体チップ１８のための複数のボンディングパッド２０と、対向する１組の辺に沿って内蔵半導体パッケージ３０のための複数のボンディングパッド３２と、を有する。そして、ロジックＩＣ１８の端子（ボンディングパッド）２２と配線基板１４のボンディングパッド２０とが、金線２４を用いたワイヤボンディング方式により電気的に接続されている（図面を分かりやすくするために、一部の金線２４を省略した。）。
【００１５】
さらに、配線基板１４は、その下側主面２６に格子状に配置された複数の外部接続用ランド（図示せず）と、これに接合された半田ボール２８（図１および図２（ｂ）参照）と、を有するが、半導体装置１の厚みをできるだけ薄くしたい場合は、半田ボール２８は形成されない。
【００１６】
一方、内蔵半導体パッケージ３０は、図１および図２（ａ）に示すように、ダイパッド３４と、ダイパッド３４の下面に半田などの導電性接着剤（図示せず）を介して実装された少なくとも１つの第２の半導体チップ（例えば、メモリＩＣ）３６と、複数のリードフレーム３８と、を有する。メモリＩＣ３６は複数の端子（図示せず）を有し、メモリＩＣ３６の各端子は、金線４０を用いて対応するリードフレーム３８に電気的に接続されている。
【００１７】
各リードフレーム３８は、その上面に配設された接続領域４２およびこれに対向する下面に配設された支持領域４４（図２（ａ））を有し、内蔵半導体パッケージ３０は、さらに、ダイパッド３４、メモリＩＣ３６、およびリードフレーム３８の全体を包囲する第２のモールド樹脂４６を有する（同様に、図面を分かりやすくするためにハッチングを省略した。）。ただし、本発明の内蔵半導体パッケージ３０によれば、各リードフレーム３８の接続領域４２が露出され、支持領域４４が覆われるように樹脂モールドされる。すなわち、各リードフレーム３８の接続領域４２は第２のモールド樹脂４６から露出し、支持領域４４は第２のモールド樹脂４６に支持されている。
【００１８】
同様に、内蔵半導体パッケージ３０は、図３に示すように、第１の半導体チップ１８上に積層された後、各リードフレーム３８の接続領域４２とこれに対応する配線基板１４のボンディングパッド３２とが、金線４８を用いてワイヤボンディングされる（図面を分かりやすくするために、一部の金線４８を省略した。）。
【００１９】
ところで、一般に、リードフレーム３８の接続領域４２と配線基板１４のボンディングパッド３２の間でワイヤボンディングされた金線４８は、図１の断面方向からみたとき、上に凸となるような軌跡を描く。すなわち、金線４８は、接続領域４２から厚み方向の距離（ｄ）だけ上昇した後、ボンディングパッド３２に接続される。したがって、仮に、リードフレーム３８の接続領域４２が、図４に示すように、内蔵半導体パッケージ３０の第２のモールド樹脂４６のパッケージ表面５０と同一の平面上に形成された場合、この金線４８を第１のモールド樹脂１２によりカバー（保護）するためには、第１のモールド樹脂１２は、少なくとも金線４８の上昇距離（ｄ）分の厚みを有する必要がある。すなわち、接続領域４２から第１のモールド樹脂１２のパッケージ表面５２までの厚みを、少なくとも金線４８の上昇距離（ｄ）以上に設定しなければならない。
【００２０】
しかしながら、本発明の内蔵半導体パッケージ３０によれば、図１に示すように、リードフレーム３８の接続領域４２が第２のモールド樹脂４６のパッケージ表面５０より距離（Ｄ）だけ下方に配置されているので、金線４８の上昇距離（ｄ）を相殺または吸収でき、第１のモールド樹脂１２ひいては半導体装置１の全体の厚みを薄くすることができる。より好適には、接続領域４２から第２のモールド樹脂４６のパッケージ表面５０の間の距離（Ｄ）を、金線４８が接続領域４２から上昇する距離（ｄ）よりも大きくなるように設計して、金線４８が上に凸となる軌跡を描くことに起因した半導体装置１の厚み寸法の増大を防止する。
【００２１】
このように、本発明の半導体装置１によれば、異なる機能を有する複数の半導体チップ１８，３６が１つのパッケージ内に収容されるので、半導体装置１の高機能化を図ることができる。
また、第２の半導体チップ３６は、内蔵半導体パッケージ３０内に樹脂モールドされた後に第１の半導体チップ１８上に積層されるので、複数の半導体チップを直接的に積層する従来式の半導体装置と比較して、半導体チップのチップサイズに対する制約がなく、設計の自由度が増大する。
さらに、本発明の半導体装置１によれば、複数の半導体チップ１８，３６を積層することにより実装面に平行な水平方向のパッケージサイズを低減するとともに、接続領域４２を第２のモールド樹脂４６のパッケージ表面５０より下方に配置することにより垂直方向の厚みを薄くすることができる。
後述するが、リードフレーム３８の接続領域４２に対向する支持領域４４が第２のモールド樹脂４６により支持されているため、接続領域４２におけるワイヤボンディングが容易となる。
【００２２】
上記説明において、第１の半導体チップ１８は、配線基板１４に対してワイヤボンディング方式により電気的に接続されるものとして説明したが、本発明は、フリップチップ方式を用いて、第１の半導体チップ１８を配線基板１４に実装した半導体装置にも同様に適用することができる。この場合、第１の半導体チップ１８上に端子２２が形成されないため、そのチップサイズより大きいパッケージサイズを有する内蔵半導体モジュール３０を第１の半導体チップ１８上に積層することができる。
【００２３】
次に図５および図６を参照しながら、実施の形態１による半導体装置１の製造方法について以下詳細に説明する。
【００２４】
先に、内蔵半導体パッケージ３０の製造方法について説明する。
図５に示すフローチャートのステップＳＴ１０において、図６に示すダイパッド３４上に第２の半導体チップ（例えば、メモリＩＣ）３６を実装する（なお、図６に示す内蔵半導体パッケージ３０は、図１および図２（ａ）に示す内蔵半導体パッケージ３０に比して、上下反転していることに留意されたい。）。
ステップＳＴ１２において、メモリＩＣ３６の各端子とこれに対応するリードフレーム３８を、金線４０を用いてワイヤボンディング方式により電気的に接続する。
そしてステップＳＴ１４において、リードフレーム３８の接続領域４２が露出され、支持領域４４が覆われるように、ダイパッド３４、メモリＩＣ３６、およびリードフレーム３８を樹脂封止する。
こうして完成された内蔵半導体パッケージ３０は、ステップＳＴ１６において、電気的動作テストが行われ、不具合品は確実に排除される。
【００２５】
次に、基板半導体パッケージ１０の製造方法について説明する。
ステップＳＴ２０において、図２（ｂ）および図３に示すように、配線基板１４の上側主面１６には、第１の半導体チップ１８および内臓半導体パッケージ３０のために、それぞれ複数のボンディングパッド２０，３２を設け、その下側主面２６には外部基板（図示せず）に実装するための格子上に配置された複数の外部接続用ランド（図示せず）を設ける。また、必要に応じて、半田ボール２８を外部接続用ランドに接合する。
ステップＳＴ２２では、第１の半導体チップ（例えば、ロジックＩＣ）１８を配線基板１４の上側主面１６に実装する。
続けてステップＳＴ２４において、ロジックＩＣ１８の端子２２とボンディングパッド２０を、金線２４を用いてワイヤボンディングする。上述のように、ロジックＩＣ１８と配線基板１４との電気的接続をフリップチップ方式により実現することもできる。
さらに、ステップＳＴ２６において、こうしてアセンブリされた基板半導体パッケージ１０の電気的動作テストが行われ、不具合品が除去される。
【００２６】
そしてステップＳＴ３０において、電気的動作テストで良品判定された内蔵半導体パッケージ３０を、図２（ａ）に示すように、上下反転させた後（接続領域４２を上向きにした後）、第１の半導体チップ１８上に積層する（図２（ｂ））。
ステップＳＴ３２では、図１および図３に示すように、各リードフレーム３８の接続領域４２と配線基板１４のボンディングパッド３２とが金線ワイヤ４８を用いて電気的に接続される。このとき、各リードフレーム３８の接続領域４２の対向する支持領域４４が第２のモールド樹脂４６により確実に支持されているので、容易にワイヤボンディングすることができる。換言すると、支持領域４４が支持されていなければ、各リードフレーム３８は、ワイヤボンディング時にワイヤボンダから加わる力に耐えられず、折れ曲がり、信頼性の高いワイヤボンディング接合が得られない。
ステップＳＴ３４においては、第１の半導体チップ１８および内蔵半導体パッケージ３０の全体が樹脂モールドされる（第１のモールド樹脂１２）。
最後に、ステップＳＴ３６で、完成された半導体装置１の最終的な電気的動作テストが行われる。
【００２７】
上記のように、本発明の半導体装置１の製造方法によれば、基板半導体パッケージ１０および内蔵半導体パッケージ３０は、個別に検査されて良品判定された後にアセンブリされるため、ステップＳＴ３６の最終検査における歩留まりを格段に向上させることができる。したがって、製造コストを実質的に引き下げることができる。
【００２８】
実施の形態２．
図７を参照しながら、本発明に係る半導体装置の実施の形態２について以下に説明する。実施の形態２の半導体装置１は、内蔵半導体パッケージのダイパッドの上面および下面の両方に少なくとも１つの半導体チップを実装する点を除いて、実施の形態１の半導体装置１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。
【００２９】
上述のように、実施の形態１の図２（ａ）に対応する図７において、実施の形態２の内蔵半導体パッケージ３０は、半田などの導電性接着剤（図示せず）を介して、ダイパッド３４の上面および下面の両方に実装された、少なくとも１つの半導体チップ（例えば、フラッシュメモリおよびＳＲＡＭ）６０，６２を有する。フラッシュメモリ６２およびＳＲＡＭ６４は、複数の端子（図示せず）を有し、それぞれ金線６４，６６を用いて、対応するリードフレーム３８に電気的に接続されている。
【００３０】
このように、実施の形態２の内蔵半導体パッケージ３０は、実施の形態１に比して、さらに多くの半導体チップ６０，６２を収容することができるので、いっそう高い機能を有する半導体装置１を実現することができる。
【００３１】
また、実施の形態２の内蔵半導体パッケージ３０は、実施の形態１と同様、各リードフレーム３８の接続領域４２が露出され、支持領域４４が覆われるように樹脂モールドされる（第２の樹脂モールド４６）。したがって、各リードフレーム３８の接続領域４２と、配線基板１４のボンディングパッド３２を、高い信頼性をもって容易にワイヤボンディングすることができる。
【００３２】
さらに、リードフレーム３８の接続領域４２が第２のモールド樹脂４６のパッケージ表面５０より下方に配置されているので、半導体装置１の全体の厚みを薄くすることができる。
【００３３】
実施の形態３．
図８を参照しながら、本発明に係る半導体装置の実施の形態３について以下に説明する。実施の形態３の半導体装置１は、内蔵半導体パッケージのダイパッドに実装された第２の半導体チップの上に、さらに別の第３の半導体チップを積層した点を除いて、実施の形態１の半導体装置１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。
【００３４】
上述のように、実施の形態１の図２（ａ）に対応する図８において、実施の形態３の内蔵半導体パッケージ３０は、ダイパッド３４の下面に実装された第２の半導体チップ７０（例えば、フラッシュメモリ）上に、別の第３の半導体チップ（例えば、ＳＲＡＭ）７２が積層される。フラッシュメモリ７０およびＳＲＡＭ７２は、複数の端子（図示せず）を有し、それぞれのメモリＩＣ３６の各端子は、対応するリードフレーム３８に金線６４，６６を用いて電気的に接続されている。
【００３５】
このように、実施の形態３の内蔵半導体パッケージ３０は、実施の形態１に比して、さらに多くの半導体チップ７０，７２を収容し、いっそう高い機能を実現することができる。また、実施の形態３の内蔵半導体パッケージ３０は、同様に、各リードフレーム３８の接続領域４２が露出され、支持領域４４が覆われるように樹脂モールドされるので、各リードフレーム３８の接続領域４２と、配線基板１４のボンディングパッド３２を、信頼性よく、容易に電気的に接続できる。さらに、リードフレーム３８の接続領域４２が第２のモールド樹脂４６のパッケージ表面５０より下方に配置されているので、半導体装置１の全体の厚みを薄くすることができる。
【００３６】
実施の形態４．
図９を参照しながら、本発明に係る半導体装置の実施の形態４について以下に説明する。実施の形態４の半導体装置１は、基板半導体パッケージの第１の半導体チップの上に別の第４の半導体チップを直接的に積層した点を除いて、実施の形態１の半導体装置１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。
【００３７】
上述のように、実施の形態１の図２（ｂ）に対応する図９において、実施の形態４の基板半導体パッケージ１０は、第１の半導体チップ１８の上に積層された、さらに別の第４の半導体チップ８０（例えば、ロジックＩＣ）を有する。半導体チップ１８，８０の各端子は、金線８２，８４を用いて配線基板１４のボンディングパッド２０に電気的に接続される。
【００３８】
実施の形態４の半導体装置１は、上記実施の形態で説明した任意の内蔵半導体パッケージ３０を第４の半導体チップ８０（基板半導体パッケージ１０）上に積層して、第１のモールド樹脂１２で覆うことにより製造することができる。
【００３９】
こうして、実施の形態４の基板半導体パッケージ１０は、実施の形態１に比して、さらに多様なロジック回路などの半導体チップ１８，８０を組み合わせることができるので、より高い機能を実現することができる。
【００４０】
実施の形態５．
図１０を参照しながら、本発明に係る半導体装置の実施の形態５について以下に説明する。実施の形態５の半導体装置１は、複数のリードフレームが内蔵半導体パッケージの４つの辺から延び、配線基板が上側主面の４つの辺に沿って内蔵半導体パッケージのための複数のボンディングパッドを有する点を除き、実施の形態１の半導体装置１と同様の構成を有するので、重複する部分に関する詳細な説明を省略する。
【００４１】
上述のように、実施の形態１の図３に対応する図１０において、実施の形態５の半導体装置１の配線基板１４は、矩形平面の上側主面１６の４つの辺に沿って、それぞれ第１の半導体チップ１８および内蔵半導体パッケージ３０のための複数のボンディングパッド２０，３２を有する。一方、実施の形態５の半導体装置１の内蔵半導体パッケージ３０によれば、複数のリードフレーム３８が内蔵半導体パッケージ３０の４つの辺（互いに対向する２組の辺）から延び、配線基板１４のボンディングパッド３２に接続されている。
【００４２】
このように、リードフレーム３８は内蔵半導体パッケージ３０の４辺から延びるので、より数多くのリードフレーム３８を介して、内蔵半導体パッケージ３０と配線基板１４とを接続することができる。すなわち、実施の形態５の半導体装置によれば、内蔵半導体パッケージ３０を容易に多ピン化することができる。
【図面の簡単な説明】
【００４３】
【図１】本発明に係る実施の形態１による半導体装置の断面図である。
【図２】図１に示す半導体装置の分解断面図である。
【図３】図２に示す半導体装置の平面図である。
【図４】本発明を説明するための対照的な半導体装置の断面図である。
【図５】本発明に係る半導体装置の製造方法を示すフローチャートである。
【図６】図１に示す内蔵半導体パッケージの断面図である。
【図７】実施の形態２による内蔵半導体パッケージの断面図である。
【図８】実施の形態３による内蔵半導体パッケージの断面図である。
【図９】実施の形態４による基板半導体パッケージの断面図である。
【図１０】実施の形態５による半導体装置の平面図である。
【符号の説明】
【００４４】
１０  基板半導体パッケージ、１２  第１のモールド樹脂、１４  配線基板、１６  配線基板の上側主面、１８  第１の半導体チップ、２０  ボンディングパッド（第１の半導体チップ用）、２２  第１の半導体チップの端子、２４，４０，４８，６４，６６，８２，８４  金線、２６  配線基板の下側主面、２８  半田ボール、３０  内蔵半導体パッケージ、３２  ボンディングパッド（内蔵半導体パッケージ用）、３４  ダイパッド、３６，６０，６２  第２の半導体チップ、３８  リードフレーム、４２  接続領域、４４  支持領域、４６  第２のモールド樹脂、５０  第２のモールド樹脂のパッケージ表面、７２  第３の半導体チップ、８０  第４の半導体チップ。
【図１】
2005332973.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005332973.tif 000009
【図８】
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【図９】
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【図１０】
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