(57)【要約】【課題】  動作開始時等の出力信号の周波数が不安定な状態のときの動作応答を保証するとともに低消費電力化を図る。【解決手段】  ＰＬＬ回路１は、ＶＣＯ２と、出力信号PLL_OUTの周波数を１/Ｎに分周した帰還信号PLL_FBを生成する帰還信号生成回路３と、位相比較回路４と、チャージポンプ回路５と、ＬＰＦ６とを備えている。帰還信号生成回路３は、最大動作周波数が高い第１の分周回路２１と、最大動作周波数が低い第２の分周回路２２と、出力信号PLL_OUTの周波数が目標値に収束しているか否かを検出する収束検出回路１３と、切換回路１５とを備えている。切換回路１５は、出力信号PLL_OUTの周波数が目標値に収束していない場合には第１の分周回路１３を選択して分周処理を行わせ、出力信号PLL_OUTの周波数が目標値に収束している場合には第２の分周回路２２を選択して分周処理を行わせる。【選択図】図１
2005191684.tif 000002
【特許請求の範囲】
【請求項１】
入力信号の同期クロックである出力信号を生成するクロック生成装置において、
上記出力信号の１/Ｎ（Ｎは自然数）の周波数の信号である帰還信号を生成する帰還信号生成手段と、
上記入力信号及び上記帰還信号が入力され、上記入力信号と上記帰還信号との位相差を検出する位相差検出手段と、
上記位相差検出手段により検出された位相差に応じて上記出力信号の周波数を増減する発振手段とを備え、
上記帰還信号生成手段は、
最大動作周波数が高い第１の分周手段と、最大動作周波数が低い第２の分周手段と、上記出力信号の周波数が目標値に収束しているか否かを検出する収束検出手段と、上記出力信号の周波数が目標値に収束していない場合には上記第１の分周手段を選択して当該第１の分周手段により上記帰還信号の生成を行わせ、上記出力信号の周波数が目標値に収束している場合には上記第２の分周手段を選択して当該第２の分周手段により上記帰還信号の生成を行わせる切換手段とを有すること
を特徴とするクロック生成装置。
【請求項２】
上記切換手段は、動作開始時には上記第１の分周手段を選択すること
を特徴とする請求項１記載のクロック生成装置。
【請求項３】
第１の分周手段は、最大動作周波数が上記発振手段から出力される出力信号の最大の周波数以上であり、
第２の分周手段は、最大動作周波数が上記発振手段から出力される出力信号の最大の周波数よりも低いこと
を特徴とする請求項１記載のクロック生成装置。
【請求項４】
第２の分周手段は、最大動作周波数が上記入力信号の最大の周波数よりも高いこと
を特徴とする請求項３記載のクロック生成装置。
【請求項５】
上記収束検出手段は、上記帰還信号の周波数が上記入力信号の周波数に一致しているか否かを検出して、一致していれば収束していると判断し、一致していなければ収束していないと判断すること
を特徴とする請求項１記載のクロック生成装置。
【請求項６】
上記切換手段は、上記第１の分周手段が選択されている状態から上記第２の分周手段に切り換える場合には、収束して一定となった周波数の出力信号を上記第２の分周手段により分周可能であるか否かを検出し、分周可能である場合に第２の分周手段を選択すること
を特徴とする請求項１記載のクロック生成装置。
【請求項７】
上記切換手段は、分周された後の信号の位相が同期するように分周手段を切り換えこと
を特徴とする請求項１記載のクロック生成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、位相比較回路、発振回路及び分周回路を用いたＰＬＬ（Phase Locked Loop）回路から構成されたクロック生成装置に関するものである。
【背景技術】
【０００２】
ＰＬＬ回路は、入力信号のクロックを再生する回路であり、入力信号のクロックに対して周波数及び位相が同期したＮ倍の周波数の出力信号を生成する。
【０００３】
従来のＰＬＬ回路１０１の基本構成は、図１２に示すように、出力信号PLL_OUTを発振出力する電圧制御発振回路（ＶＣＯ）１０２と、出力信号PLL_OUTを１/Ｎに分周した帰還信号PLL_FBを生成する分周回路１０３と、入力信号REFと帰還信号PLL_FBとの位相比較をして位相差を出力する位相比較回路１０４と、位相差を電圧信号に変換するチャージポンプ回路１０５と、電圧信号で表された位相差を時間方向に平均化するローパスフィルタ１０６とを備えている。
【０００４】
ＶＣＯ１０２は、ローパスフィルタ１０６により時間方向に平均化された位相差が入力され、この位相差が０となる方向に出力信号PLL_OUTの発振周波数を変化させている。このことにより、ＰＬＬ回路１０１では、入力信号に同期したＮ倍の周波数のクロックを再生することができる。
【０００５】
ＰＬＬ回路１０１の過渡的な応答特性について図１３を参照して説明する。
【０００６】
ＰＬＬ回路１０１の出力信号PLL_OUTの周波数f_outは、リセット又は再起動等により動作を開始した直後（時刻Ｓ＝０の直後）では、目標となる周波数値（以下、設定値ｆＴという。）とはならず、大きな誤差があり、さらに、その誤差値が振動している非常に不安定な状態となっている。そして、動作を開始してから時間が経過するとともにその誤差値が減少してゆき、ある程度の時間（時刻Ｓ＝Ｓｘ）が経過した後に設定値ｆＴに収束して安定状態となる。
【０００７】
ここで、出力信号PLL_OUTの周波数応答が図１３に示すようになるためには、分周回路１０３の応答性能が充分高く、その周波数を１/Ｎに分周できなければならない（特許文献１、２参照。）。すなわち、分周回路１０３の応答可能な最大入力周波数（以下、最大動作周波数という）が、出力信号PLL_OUTの最大周波数ｆ_max以上である必要がある。仮に、出力信号PLL_OUTの周波数よりも分周回路１０３の最大動作周波数が低かった場合には、分周回路１０３が出力信号PLL_OUTを分周できず、そのために、出力信号PLL_OUTの周波数は設定値ｆＴに収束せずに発散してしまう。
【０００８】
【特許文献１】特開平９−２０５３６３号公報
【特許文献２】特開平９−１７２３７１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、一般に、応答性能の高い分周回路は、消費電力が非常に大きい。そのため、消費電力を抑えたい機器（例えば携帯型機器等）では、できるかぎり最大動作周波数の低い分周回路を用いるのが望ましい。
【００１０】
しかしながら、ＰＬＬ回路１０１に用いられる分周回路１０３は、動作を開始した直後の不安定状態での動作を保障するために、定常動作時での動作周波数である設定値ｆＴよりも非常に高い最大動作周波数となっている。すなわち、分周回路１０３の最大動作周波数は、定常動作時ではオーバースペックとなってしまい、その分だけ不必要な電力を消費してしまっている。
【００１１】
本発明は、以上のような問題を解決するものであり、動作開始時等の出力信号の周波数が不安定な状態のときの動作応答を保証するとともに、低消費電力化を図ったクロック生成装置を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明に係るクロック生成装置は、入力信号の同期クロックである出力信号を生成するクロック生成装置であって、上記出力信号の１/Ｎ（Ｎは自然数）の周波数の信号である帰還信号を生成する帰還信号生成手段と、上記入力信号及び上記帰還信号が入力され、当該入力信号と当該帰還信号との位相差を検出する位相差検出手段と、上記位相差検出手段により検出された位相差に応じて上記出力信号の周波数を増減する発振手段とを備え、上記帰還信号生成手段は、最大動作周波数が高い第１の分周手段と、最大動作周波数が低い第２の分周手段と、上記出力信号の周波数が目標値に収束しているか否かを検出する収束検出手段と、上記出力信号の周波数が目標値に収束していない場合には上記第１の分周手段を選択して当該第１の分周手段により上記帰還信号の生成を行わせ、上記出力信号の周波数が目標値に収束している場合には上記第２の分周手段を選択して当該第２の分周手段により上記帰還信号の生成を行わせる切換手段とを有する。
【発明の効果】
【００１３】
本発明に係るクロック生成装置では、最大動作周波数が高い第１の分周手段と、最大動作周波数が低い第２の分周手段の２つの分周手段を有し、出力信号の周波数が目標値に収束していない場合には第１の分周手段を用いて出力信号の分周を行い、出力信号の周波数が目標値に収束している場合には第２の分周手段を用いて出力信号の分周を行う。
【００１４】
本発明に係るクロック生成装置では、動作開始時等の出力信号の周波数が不安定な状態のときに動作応答を保証するとともに、出力信号の周波数が安定した定常時のときには消費電力の削減を図ることができる。
【発明を実施するための最良の形態】
【００１５】
以下、発明実施するための最良形態として、本発明が適用されたＰＬＬ（Phase Locked Loop）回路について説明をする。なお、ＰＬＬ回路とは、入力信号のクロックを再生する回路である。特に、以下説明するＰＬＬ回路は、出力信号をＮ分の１（Ｎは自然数である。以下同様。）に分周し、分周信号と入力信号との位相比較を行うことによってＮ倍の周波数のクロックを再生するものである。
【００１６】
図１は、本発明の実施の形態のＰＬＬ回路のブロック構成図である。
【００１７】
本発明の実施の形態のＰＬＬ回路１は、図１に示すように、出力信号PLL_OUTを発振する電圧制御発振回路（ＶＣＯ）２と、出力信号PLL_OUTを１/Ｎに分周した帰還信号PLL_FBを生成する帰還信号生成回路３と、入力信号REFと帰還信号PLL_FBとの位相比較をして位相差を出力する位相比較回路４と、位相差を電圧信号に変換するチャージポンプ回路５と、電圧信号で表された位相差を時間方向に平均化するローパスフィルタ６とを備えている。
【００１８】
ＶＣＯ１０２は、ローパスフィルタ１０６により時間方向に平均化された位相差が入力され、この位相差が０となる方向に出力信号PLL_OUTの発振周波数を制御している。このことにより、ＰＬＬ回路１０１では、入力信号REFのクロックに同期したＮ倍の周波数のクロックを再生することができる。
【００１９】
ここで、本発明の実施の形態のＰＬＬ回路１では、帰還信号生成回路３が、前段分周回路１１と、後段分周回路１２と、収束検出回路１３と、動作確認回路１４と、切換タイミング制御回路１５とを備え、出力信号PLL_OUTをＮ分周する処理を行っている。
【００２０】
以下、帰還信号生成回路３のこれら各構成要素、及び、帰還信号生成回路３の全体の動作についてさらに詳細に説明をする。
【００２１】
（前段分周回路及び後段分周回路）
前段分周回路１１は、出力信号PLL_OUTが入力され、出力信号PLL_OUTをｍ分周し（ｍは自然数。）、出力信号PLL_OUTをｍ分周した中間信号Fre_OUTを出力する。後段分周回路１２は、中間信号Fre_OUTが入力され、中間信号Fre_OUTをｎ分周した帰還信号PLL_FBを出力する。
【００２２】
ここで、ｍ、ｎ、Ｎには、ｍ×ｎ＝Ｎの関係がある。つまり、本発明の実施の形態のＰＬＬ回路１では、直列接続した２つの回路でＮ分周する回路を構成している。このように構成しているのは、後段分周回路１２を応答特性の遅い回路とすることが可能となるためである。
【００２３】
前段分周回路１１は、図２に示すように、第１の分周回路２１及び第２の分周回路２２を備えている。
【００２４】
第１の分周回路２１及び第２の分周回路２２は、両者ともに出力信号PLL_OUTをｍ分周する回路である。ただし、第１の分周回路２１は、第２の分周回路２２よりも消費電力が高いが、最大動作周波数は高い回路となっている。それに対して第２の分周回路２２は、第１の分周回路２１よりも最大動作周波数が低いが、消費電力は小さい回路となっている。具体的には、図３に示すように、第１の分周回路２１の最大動作周波数は出力信号PLL_OUTの周波数の最大値f_out以上となっている。また、第２の分周回路２２の最大動作周波数は、設定値ｆＴ以上であればよい。なお、最大動作周波数とは、分周回路が応答可能な入力周波数の最大値である。
【００２５】
第１の分周回路２１及び第２の分周回路２２は、前段分周回路１１の入力から出力までのパスに対して並列に接続されている。前段分周回路１１は、高動作周波数モード又は低消費電力モードのいずれか一方が設定される。前段分周回路１１は、設定されているモードに応じて並列に接続された第１の分周回路２１及び第２の分周回路２２のうち一方の分周回路を選択して、選択した一方の分周回路のみを動作させて分周動作を行い、選択されていない他方の分周回路の動作を停止させている。具体的には、高動作周波数モードに設定されていれば、第１の分周回路２１が選択され、第２の分周回路２２が停止される。このため、高動作周波数モードに設定されていれば、高い周波数まで分周が可能となる。一方、低消費電力モードに設定されていれば、第２の分周回路２２が選択され、第１の分周回路２１が停止される。このため、低消費電力モードに設定されていれば、消費電力が非常に少なくなる。
【００２６】
また、モードの設定は、切換タイミング制御回路１５から発生される選択信号SELにより行われる。前段分周回路１１は、この選択信号SELに応じて、第１の分周回路２１及び第２の分周回路２２の動作及び停止を制御するような、切り換え制御回路が設けられている。
【００２７】
この切り換え制御回路は、例えば、選択信号SELが“０”のときに第１の分周回路２１を選択し、“１”のときに第２の分周回路２２を選択することを表した二値信号であるとするのであれば、図２に示すように、セレクタ２３及びイネーブル機能を設ければ構成することができる。すなわち、選択信号SELが“０”であれば第１の分周回路２１の出力信号を中間信号Fre_OUTとして出力し、選択信号SELが“１”であれば第２の分周回路２２の出力信号を中間信号Fre_OUTとして出力するセレクタ２３を設けるとともに、その端子に“１”が入力されたときにのみ分周動作を行うイネーブル端子ENを第１の分周回路２１及び第２の分周回路２２に設け、第１の分周回路２１に選択信号SELの反転信号XSELを入力し、第２の分周回路２２に選択信号SELを入力するようにすればよい。
【００２８】
また、最大動作周波数が高い第１の分周回路１１は、中間信号Fre_OUTの位相を示す信号を生成して出力する。例えば、分周回路は、通常、トグル分周回路等により構成され、もし、４分周する場合であれば、図４に示すような、Ｄフリップフロップ２４、２５を二段構成した分周回路等により構成される。分周回路がこのような構成となる場合、中間信号Fre_OUTの位相を示す信号は、各トグル（Ｄフリップフロップ２４、２５）の出力信号（２分周した信号Fre_D1、４分周した信号Fre_D2）となる。
【００２９】
なお、選択信号SELに応じて動作停止をする方の分周回路は、単に動作を停止するのみならず、例えば、クロック供給の停止や電源供給の停止等による、消費電力がより小さくなるような停止が行われてもよい。
【００３０】
（収束検出回路）
収束検出回路１３は、入力信号REFの周波数と、後段分周回路１２から出力される帰還信号PLL_FBとの周波数を比較し、両者の周波数が一致してその状態が安定しているか否かを判断し、その判断結果を示す２値の収束検出信号LOCK_1を発生する回路である。出力信号PLL_OUTの目標周波数は入力信号REFの周波数のＮ倍の周波数であり、帰還信号PLL_FBの周波数は出力信号PLL_OUTの１/Ｎの周波数である。つまり、収束検出回路１３は、出力信号PLL_OUTが設定値（出力信号PLL_OUTの目標となる周波数）に収束した状態となったか否かを判断する回路である。
【００３１】
収束検出回路１３は、例えば、図５に示すように、周期一致判定回路３１と、カウンタ回路３２とから構成することができる。
【００３２】
周期一致判定回路３１には、入力信号REFと帰還信号PLL_FBとが入力され、２値のリセット信号（０又は１）を発生する。周期一致判定回路３１は、図６に示すように、入力信号REFの立ち上がりエッジから次の立ち上がりエッジまでの間（１周期）に、帰還信号PLL_OUTの立ち上がりエッジが１つのみ発生していた場合にリセット信号を“０”とし、それ以外の場合（立ち上がりエッジが１つも発生していない場合、又は２個以上発生している場合）にはリセット信号を“１”とする。つまり、周期一致判定回路３１は、入力信号REFと帰還信号PLL_FBとの周期が一致しているか否かを一周期毎に判断し、一致していなければリセット信号を１とする。周期一致判定回路３１から発生されたリセット信号は、カウンタ回路３２のリセット端子に入力される。
【００３３】
カウンタ回路３２には、入力信号REFがクロック端子に入力されるとともに周期一致判定回路３１から出力されたリセット信号がリセット端子に入力される。また、カウンタ回路３２は、２値の収束検出信号LOCK_1（０又は１）をオーバーフロー端子から出力する。
【００３４】
カウンタ回路３２は、クロック端子に入力された入力信号REFの立ち上がりエッジを検出し、そのエッジの検出タイミングで内部のカウント値を１ずつインクリメントする。カウンタ回路３２の内部のカウント値は、リセット端子に入力されたリセット信号が１となると０となり、内部のカウント値が６３を超えた場合にはそれ以上インクリメントされずに、６３の状態で変化しない。また、カウンタ回路３２は、内部のカウント値を０から６３まで１ずつカウントしている間は収束検出信号LOCK_1を“０”とし、内部のカウント値が６３からオーバーフローした場合（つまり、６３が連続した場合）には、収束検出信号LOCK_1を“１”とする。
【００３５】
この収束検出信号LOCK_1が、出力信号PLL_OUTが設定値に収束した状態となったことを示す判断信号となる。つまり、収束検出信号LOCK_1は、その値が０であれば出力信号PLL_OUTが設定値に収束していないことを示し、その値が１であれば出力信号PLL_OUTが設定値に収束していることを示す。このようなアルゴリズムを実現することにより、入力信号REFと帰還信号PLL_FBとを、Δf = ±1.57%（±1/64）の周波数誤差の範囲で、周波数が一致したと判定することができる。
【００３６】
（動作確認回路）
動作確認回路１４は、出力信号PLL_OUTの周波数が設定値に収束した後に、現在の出力信号PLL_OUTの周波数が入力されても第２の分周回路１２が分周可能であるか判定し、その判断結果を示す２値の動作可能信号LOCK_2を発生する回路である。第２の分周回路２２の最大動作周波数は、第１の分周回路２１の最大動作周波数よりも小さいので、第１の分周回路２１で動作が可能であっても第２の分周回路２２では動作が不可能である場合があり得る。このため、ＰＬＬ回路１では、動作確認回路１４を設けて、出力信号PLL_OUTの周波数がなんらかの値に収束したとしても、第２の分周回路２２で分周が不可能であれば、第２の分周回路２２に切り換えずに第１の分周回路２１で分周動作を行うように保護している。
【００３７】
動作確認回路１４は、例えば、図７に示すように、分周回路３４と、反転回路３５と、第１のＡＮＤ回路３６と、第２のＡＮＤ回路３７と、第３のＡＮＤ回路３８と、収束検出回路３９とから構成することができる。
【００３８】
分周回路３４は、第２の分周回路２２と全く同一の回路構成の分周回路である。分周回路３４は、出力信号PLL_OUTが入力され、出力信号PLL_OUTをｍ分周した中間信号Fre_OUT_2を出力する。また、分周回路３４には、イネーブル端子が設けられている。分周回路３４は、イネーブル端子への入力信号が“１”の場合に分周動作を行い、“０”の場合には動作を休止する。
【００３９】
反転回路３５は、当該動作確認回路１４の出力信号である動作可能信号LOCK_2がフィードバックされて入力される。反転回路３５は、動作可能信号LOCK_2を反転する。
【００４０】
第１のアンド回路３６は、収束検出回路１３から出力された収束検出信号LOCK_1と、反転回路３５から出力された動作可能信号LOCK_2の反転信号とが入力され、これら２つの信号の論理積を演算する。第１のアンド回路３６の出力信号は、分周回路３４のイネーブル端子、第２のアンド回路３７及び第３のアンド回路３８に入力される。
【００４１】
第２のアンド回路３７は、第１の分周回路２１から出力された中間信号Fre_OUT_1と、第１のアンド回路３６の出力信号とが入力され、これら２つの信号の論理積を演算する。すなわち、第２のアンド回路３７は、LOCK_1=1且つLOCK_2=1の場合にのみ中間信号Fre_OUT_1を通過させ、それ以外のときには０を出力するという、中間信号Fre_OUT_1のマスク回路として機能している。
【００４２】
第３のアンド回路３８は、分周回路３４から出力された中間信号Fre_OUT_2と、第１のアンド回路３６の出力信号とが入力され、これら２つの信号の論理積を演算する。すなわち、第３のアンド回路３８は、LOCK_1=1且つLOCK_2=1の場合にのみ中間信号Fre_OUT_2を通過させ、それ以外のときには０を出力するという、中間信号Fre_OUT_2のマスク回路として機能している。
【００４３】
収束検出回路３９には、第２のアンド回路３７を通過した中間信号Fre_OUT_1と、第３のアンド回路３８を通過した中間信号Fre_OUT_2とが入力される。収束検出回路３９は、中間信号Fre_OUT_1とFre_OUT_2との周波数を比較し、両者の周波数が一致してその状態が安定しているか否かを判断し、その判断結果を示す２値の動作可能信号LOCK_2を発生する回路である。収束検出回路３９は、具体的には、収束検出回路１３と同一の回路で構成することができる。もっとも、周波数誤差の範囲は収束検出回路１３よりも精度が悪くても良いため、カウンタは０から７までをカウントする回路であってもよい。
【００４４】
このような構成の動作確認回路１４は、次のような動作を行う。
【００４５】
まず、ＰＬＬ回路１全体のリセットがされ、そのリセット解除の後から出力信号PLL_OUTが設定値に収束するまでの間（すなわち、収束検出信号LOCK_1が“０”の間）、動作確認回路１４は、動作可能信号LOCK_2を“０”とする。つまり、第２の分周回路２２では分周動作が不可能である旨を示す信号を発生する。そして、動作確認回路１４は、出力信号PLL_OUTの周波数が設定値に収束した後は、その周波数において第２の分周回路２２が動作可能であるか判断し、分周が可能であれば動作可能信号LOCK_2を“１”にする。
【００４６】
その判断は、出力信号PLL_OUTを第２の分周回路２２と同一の回路構成である分周回路３４に入力し、その出力信号（中間信号Fre_OUT_2）と第１の分周回路２１の出力信号（中間信号Fre_OUT_1）との周波数を比較する。二つの信号の周波数が一致すれば、第２の分周回路２２が現在の出力信号PLL_OUTの周波数で分周することが可能であると判断し、二つの信号の周波数が一致しなければ分周が不可能であると判断する。
【００４７】
なお、動作確認回路１４は、動作可能信号LOCK_2を“１”とすると、第１のアンド回路３６の出力は“０”となる。従って、分周回路３４のイネーブル端子に０が入力され、この分周回路３４の動作は停止される。また、収束検出回路３９の２つの入力信号（Fre_OUT_1，Fre_OUT_2）も第１及び第２のアンド回路３７，３８によりマスクされることによって“０”となる。従って、収束検出回路３９は、動作可能信号LOCK_2を一度“１”とすると、以後はずっと動作可能信号LOCK_2を“１”した状態で保持し続ける。
【００４８】
（切換タイミング制御回路）
切換タイミング制御回路１５は、第１の分周回路２１又は第２の分周回路２２のいずれか一方を選択する選択信号SELを生成する回路である。すなわち、前段分周回路１１に設定する動作モード（高動作周波数モード又は低消費電力モード）を選択する回路である。切換タイミング制御回路１５が生成した選択信号SELは、前段分周回路１１に供給される。
【００４９】
切換タイミング制御回路１５は、当該ＰＬＬ回路１全体がリセットされ、そのリセットの解除後は、選択信号SELを第１の分周回路２１を特定する値（“０”）に設定する。つまり、動作モードを高動作周波数モードに設定する。そして、出力信号PLL_OUTが設定値に収束した後であって且つ第２の分周回路２２を用いて分周可能となった後に、すなわち、動作可能信号LOCK_2が“１”となった後に、選択信号SELを第２の分周回路２２を特定する値（“１”）に切り換える。つまり、動作モードを低消費電力モードに設定する。
【００５０】
さらに、切換タイミング制御回路１５は、第１の分周回路２１から第２の分周回路２２へ切り換えるタイミングで、前段分周回路１１から出力される信号（中間信号Fre_OUT）の位相がずれないように位相合わせの調整も行う。
【００５１】
切換タイミング制御回路１５は、例えば、図８に示すように、タイミング特定回路４１と、アンド回路４２と、一方向ラッチ回路４３とから構成することができる。
【００５２】
タイミング特定回路４１では、第１の分周回路２１から出力された中間信号Fre_OUTの位相を示す信号が入力され、特定の位相タイミングで“１”を出力し、その特定の位相以外のタイミングでは“０”を出力するという機能を実現している。例えば、タイミング特定回路４１は、中間信号Fre_OUTの位相を示す信号２分周した信号Fre_D1及び４分周した信号Fre_D2が入力され、これらの入力信号をノアー論理演算を行うことによって、特定の位相のタイミングを発生している。
【００５３】
アンド回路４２は、動作確認回路１４から出力された動作可能信号LOCK_2と、タイミング特定回路４１の出力信号とが入力され、これら２つの信号の論理積を演算する。すなわち、アンド回路４２は、タイミング特定回路４１で特定されたタイミングで動作可能信号LOCK_2を通過させ、それ以外のときには０を出力するマスク回路である。従って、前段分周回路１１から出力される分周信号（中間信号Fre_OUT）の特定の位相のタイミングでのみ、動作可能信号LOCK_2を通過させる。
【００５４】
一方向ラッチ回路４３は、アンド回路４２を通過した動作可能信号LOCK_2が入力され、この動作可能信号LOCK_2に基づき選択信号SELを生成する回路である。一方向ラッチ回路４３は、ＰＬＬ回路１全体のリセットがされると、内部の保持値を０にリセットする。また、一方向ラッチ回路４３は、動作可能信号LOCK_2が“０”から“１”に変化したタイミングで内部の保持値を０から１に変化させる。さらに、一方向ラッチ回路４３は、保持値を“１”とした後は、以後入力信号（動作可能信号LOCK_2）がどのように変動した場合であっても、その値を保持し続ける。といった機能を有する回路である。
【００５５】
このような構成の切換タイミング制御回路１５は、次のような動作を行う。
【００５６】
まず、切換タイミング制御回路１５は、動作確認回路１４が第２の分周回路２２で分周が不可能だと信号を送ってきている場合（すなわち、動作可能信号LOCK_2が“０”の場合）、第１の分周回路２１を選択するように選択信号SELを“０”にしている。続いて、動作確認回路１４が第２の分周回路２２で分周可能だと信号を送ってきて（すなわち、動作可能信号LOCK_2が“１”の場合）、且つ、第１の分周回路２１の内部ノードFre_D1（入力を２分周した信号）,Fre_D2（入力を４分周した信号）がある特定の条件を満たしたとき、第２の分周回路２２を選択するように選択信号SELを“１”に切り換える。以後、切換タイミング制御回路１５は、選択信号SELを“１”に保持し続ける。
【００５７】
なお、第１の分周回路２１の内部ノードFre_D1,Fre_D2の切り換え位相の条件について、図９を参照して説明する。第１の分周回路２１及び第２の分周回路２２は、ともにトグル分周２段で構成された４分周回路であるとする。この場合、分周回路の内部ノードは、図９に示すような波形を出力する。第１の分周回路２１が選択されている間は、第２の分周回路２２は休止状態であることを考えると、内部ノードFre_D1（入力を２分周した信号）,Fre_D2（入力を４分周した信号）がともに“０”の時に分周回路を切り換えればよいこととなる。
【００５８】
また、内部ノードFre_D1,Fre_D2がともに“０”（図９の斜線部分）であればどのタイミングで選択信号SELが変化してよいわけではなく、図９の斜線部分の後半で選択信号SELが変化すると、タイミングエラーを起こす可能性がある。この問題を解決するために、選択信号SELを送出する際に、出力信号PLL_OUTの反転信号で同期化する必要があり、このため一方向ラッチ回路４３が設けられている。
【００５９】
（全体の動作）
つぎに、以上のような各要素で構成された本発明の実施の形態のＰＬＬ１の全体の動作について説明をする。
【００６０】
ＰＬＬ回路１では、まず、当該ＰＬＬ回路１の全体をリセットしてそのリセットが解除後、動作モードが高動作周波数モードに初期設定される。すなわち、選択信号SELが０に設定され、前段分周回路１１内では、第１の分周回路２１が動作し、第２の分周回路２２が停止される。従って、前段分周回路１１の最大動作周波数が高くなり、ＶＣＯ２から出力される発振周波数が大きく変動しても応答が追従するので、ＶＣＯ２の出力信号PLL_OUTの周波数を設定値に収束させることができる。
【００６１】
リセットが解除した後、出力信号PLL_OUTの周波数が収束していき、ある程度の時間が経過すると入力信号REFと帰還信号PLL_FBとが限りなく等しい周波数になる。このような状態となると、ＰＬＬ回路１では、収束検出回路１３が出力信号PLL_OUTの周波数が設定値に収束したと判断する。
【００６２】
出力信号PLL_OUTの周波数が設定値に収束したことを受けると、ＰＬＬ回路１では、続いて、収束した周波数の出力信号PLL_OUTが入力されても、第２の分周回路２２が動作可能であるか否かを動作確認回路１４が判断する。
【００６３】
この判断の結果、動作可能であった場合は、切換タイミング制御回路１５が、第１の分周回路２１の内部ノードを監視することによって、前段分周回路１１の出力信号の位相が切り換えの前後でずれないようなタイミングで、動作モードを高動作周波数モードから低消費電力モードに切り換える制御信号（選択信号SEL）を送る。この信号を受けて、前段分周回路１１は、第２の分周回路２２の動作を開始し、第１の分周回路２１を停止させる。
【００６４】
以上のようにＰＬＬ回路１では、動作開始時等の出力信号PLL_OUTが不安定な状態のときには第１の分周回路２１により分周動作を行わせ動作応答を保証し、一方、出力信号PLL_OUTが安定な状態のときには第２の分周回路２２により分周動作を行わせて低消費電力化を図ることができる。
【００６５】
なお、ＰＬＬ回路１では、第１の分周回路２１はリセット直後のみに分周動作を行うようにしているが、リセット直後以外の不安定状態のときにも第１の分周回路２１に切り換えるようにしてもよい。例えば、ＰＬＬ回路１では、第２の分周回路２２による動作中（低消費電力モード中）に出力信号PLL_OUTが安定している状態から不安定な状態となったことを判定し、不安定になった時には、前段分周回路１１の出力信号の位相が切り換えの前後でずれないようなタイミングで、第２の分周回路２２から第１の分周回路２１へ動作を切り換えるようにすればよい。
【００６６】
（シュミレーション結果）
つぎに、ＰＬＬ回路１のシミュレーション結果を、図１０、図１１に示して説明をする。
【００６７】
シミュレーションは、第１の分周回路２１にカレントモードロジックフリップフロップで構成された４分周回路を用い、第２の分周回路２２にはスタティックフリップフロップで構成された４分周回路を用いた。
【００６８】
図１０（Ａ）は出力信号PLL_OUT、図１０（Ｂ）は収束検出信号LOCK_1、図１０（Ｃ）は動作可能信号LOCK_2、図１０（Ｄ）は選択信号SEL、図１０（Ｅ）は第１の分周回路２１の出力信号Fre_OUT_1、図１０（Ｆ）は第２の分周回路２２の出力信号Fre_OUT_2、図１０（Ｇ）は前段分周回路１１の出力信号Fre_OUTをそれぞれ示している。図１０のシュミレーション結果に示すように、出力信号PLL_OUTの収束し且つ第２の分周回路２２で分周動作可能であり、さらに、出力の位相が崩れないタイミングで、第１の分周回路２１から第２の分周回路２２に切り換えられていることが確認できる。
【００６９】
図１１（Ａ）は第１の分周回路２１の出力信号Fre_OUT_1、図１１（Ｂ）は第２の分周回路２２の出力信号Fre_OUT_2、図１１（Ｃ）は前段分周回路１１の出力信号Fre_OUT、並びに、図１１（Ｄ）は、前段分周回路１１の消費電力をそれぞれ示している。図１１のシュミレーション結果に示すように、第１の分周回路２１から第２の分周回路２２に切り換えられると、消費電力が半減することが確認できる。
【図面の簡単な説明】
【００７０】
【図１】本発明を適用したＰＬＬ回路のブロック構成図である。
【図２】上記ＰＬＬ回路の構成要素である前段分周回路の回路図である。
【図３】前段分周回路の最大動作周波数について説明をするための図である。
【図４】分周回路の一例を示す回路図である。
【図５】上記ＰＬＬ回路の構成要素である収束検出回路のブロック構成図である。
【図６】上記収束検出回路の動作タイミングチャートである。
【図７】上記ＰＬＬ回路の構成要素である動作確認回路の回路図である。
【図８】上記ＰＬＬ回路の構成要素である切換タイミング制御回路の回路図である。
【図９】上記切換タイミング制御回路の動作タイミングチャートである。
【図１０】上記ＰＬＬ回路の動作をシュミレーションした結果を示す図である。
【図１１】上記ＰＬＬ回路の消費電力をシュミレーションした結果を示す図である。
【図１２】従来のＰＬＬ回路のブロック構成図である。
【図１３】従来のＰＬＬ回路の出力信号の初期応答特性を示す図である。
【符号の説明】
【００７１】
１  ＰＬＬ回路、２  ＶＣＯ、３  帰還信号生成回路、４  位相比較回路、５  チャージポンプ回路、６  ローパスフィルタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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