(57)【要約】【課題】  所望の電圧値を得ることができる半導体装置を提供する。【解決手段】  ＳＯＩ（Silicon On Insulator）構造の半導体基板にアノード不純物領域１３とカソード不純物領域１４とを有する半導体装置１０であって、前記アノード不純物領域と前記カソード不純物領域との間に電圧制御用不純物領域１５を形成することを特徴とする半導体装置。【選択図】        図１
2005191161.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩ（Silicon On Insulator）構造の半導体基板にアノード不純物領域とカソード不純物領域とを有する半導体装置であって、
前記アノード不純物領域と前記カソード不純物領域との間に電圧制御用不純物領域を形成することを特徴とする半導体装置。
【請求項２】
前記電圧制御用不純物領域の不純物濃度は、前記アノード不純物領域および前記カソード不純物領域の不純物濃度より低いことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記アノード不純物領域および前記カソード不純物領域の不純物濃度は、１Ｅ１７／ｃｍ３〜１Ｅ２１／ｃｍ３であることを特徴とする請求項２記載の半導体装置。
【請求項４】
前記電圧制御用不純物領域の不純物濃度は、１Ｅ１０／ｃｍ３〜１Ｅ１８／ｃｍ３であることを特徴とする請求項２記載の半導体装置。
【請求項５】
前記電圧制御用不純物領域は、複数の半導体装置で共有されることを特徴とする請求項１記載の半導体装置。
【請求項６】
入力端子から印加された電圧に制御を加え出力端子から出力する電圧制御回路において、
前記入力端子および前記出力端子間に、ＳＯＩ（Silicon On Insulator）構造の半導体基板にアノード不純物領域とカソード不純物領域とを有し、前記アノード不純物領域と前記カソード不純物領域との間に電圧制御用不純物領域を有する半導体装置のアノードを接続することを特徴とする電圧制御回路。
【請求項７】
抵抗が入力端子と出力端子との間に接続されている過電圧保護回路において、
ＳＯＩ（Silicon On Insulator）構造の半導体基板にアノード不純物領域とカソード不純物領域とを有し、前記アノード不純物領域と前記カソード不純物領域との間に電圧制御用不純物領域を有する一対の半導体装置の各カソード同士を接続し、一方の前記半導体装置のアノードを前記抵抗の出力端子側に接続し、他方の前記半導体装置のアノードを接地し、前記一対の半導体装置の前記各電圧制御用不純物領域に前記入力端子からの電圧をそれぞれ印加するための配線を接続することを特徴とする過電圧保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特にＳＯＩ技術を適用したダイオードに関する。
【背景技術】
【０００２】
シリコンなどの半導体基板にｐ型およびｎ型の不純物領域を形成することにより、ツェナーダイオードを半導体装置として形成することができる。
このツェナーダイオードの両端子に逆バイアスで電圧（電界）を印加すると、ツェナー効果によるバンド間トンネリングにより、該ダイオードの両端子間のインピーダンスが低下する。ツェナー効果は、所定の一定電圧値以上で生じることから、この一定電圧を利用して、ツェナーダイオードの両端子間の電圧を一定に保つことができる。一定電圧は、不純物領域における不純物や不純物濃度などで設定される。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
ところが、酸化膜の上に薄膜のシリコン結晶（シリコン膜）を形成したＳＯＩ（Silicon On Insulator）と称される半導体基板にツェナーダイオードを形成すると、シリコン膜に設けたｐ型およびｎ型の不純物領域の接触面積は、薄いシリコン膜の厚さ寸法に制限されて接触面が小さくなる。これによりｐ型の不純物領域およびｎ型の不純物領域の接合面（境界面）で充分な接触を得ることができず所望の性能、すなわち所望の一定電圧を得ることができず、これが問題となっていた。
従って、本発明の目的は、所望の電圧値を得ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００４】
本発明は、以上の点を解決するために、次の構成を採用する。
半導体基板にアノード不純物領域とカソード不純物領域とを有する半導体装置であって、前記アノード不純物領域と前記カソード不純物領域との間に電圧制御用不純物領域を形成することを特徴とする。
【０００５】
前記電圧制御用不純物領域の不純物濃度は、前記アノード不純物領域および前記カソード不純物領域の不純物濃度より低く設定することができる。
前記アノード不純物領域および前記カソード不純物領域の不純物濃度は、１Ｅ１７／ｃｍ３〜１Ｅ２１／ｃｍ３に設定することができる。
前記電圧制御用不純物領域の不純物濃度は、１Ｅ１０／ｃｍ３〜１Ｅ１８／ｃｍ３に設定することができる。
前記電圧制御用不純物領域は、複数の半導体装置で共有されることを特徴とする請求項１記載の半導体装置。
【０００６】
入力端子から印加された電圧に制御を加え出力端子から出力する電圧制御回路において、
前記入力端子および前記出力端子間に、ＳＯＩ（Silicon On Insulator）構造の半導体基板にアノード不純物領域とカソード不純物領域とを有し、前記アノード不純物領域と前記カソード不純物領域との間に電圧制御用不純物領域を有する半導体装置のアノードを接続することを特徴とする。
【０００７】
抵抗が入力端子と出力端子との間に接続されている過電圧保護回路において、ＳＯＩ（Silicon On Insulator）構造の半導体基板にアノード不純物領域とカソード不純物領域とを有し、前記アノード不純物領域と前記カソード不純物領域との間に電圧制御用不純物領域を有する一対の半導体装置の各カソード同士を接続し、一方の前記半導体装置のアノードを前記抵抗の出力端子側に接続し、他方の前記半導体装置のアノードを接地し、前記一対の半導体装置の前記各電圧制御用不純物領域に前記入力端子からの電圧をそれぞれ印加するための配線を接続することを特徴とする。
【発明の効果】
【０００８】
本発明の半導体装置によれば、半導体基板に設けたアノード不純物領域とカソード不純物領域とのチャネル間に電圧制御用不純物領域を形成することにより、該電圧制御用不純物領域に電圧を印加するとチャネルの電界を高くすることができ、価電子帯と導電帯との間でバンド間トンネリングを生じさせることができる。従って、本発明の半導体装置によれば、高電界を発生させる電圧制御用不純物領域に印加する電圧を制御することにより、バンド間トンネリングを生じさせて降伏電圧を自由に変化させて、所望の一定電圧を容易に得ることができる。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施形態を図を用いて詳細に説明する。
【実施例１】
【００１０】
本発明の半導体装置は半導体基板に形成されており、該半導体基板は絶縁膜としての酸化膜上に半導体であるシリコン結晶が薄膜で形成された構造であり、ＳＯＩ（Silicon On Insulator）と称されている。
このような半導体基板に形成される本発明の半導体装置１０の断面図が図１に示されている。半導体装置１０は、酸化膜１１上のシリコン膜１２にアノードのためのｎ型の不純物領域１３（図にｎ＋と示す）と、カソードのためのｐ型の不純物領域１４（図にｐ＋と示す）と、対向するｎ型不純物領域１３およびｐ型不純物領域１４間のチャネルで低濃度の不純物を含む電圧制御用不純物領域１５と、該電圧制御用不純物領域１５上のゲート酸化膜１６と、該ゲート酸化膜上にゲート電極１７とを備えている。
【００１１】
シリコン膜１２は、ゲートでチャネルを制御することができる、いわゆる完全空乏化可能の膜厚であり、例えば１００ｎｍの厚さ寸法を有している。
ゲート電極１７は、例えば燐（Ｐ）を１Ｅ１９／ｃｍ３含むポリシリコンであり、堆積中ガス添加法により、例えば１５０ｎｍの厚さ寸法で形成される。
形成されたゲート電極１７には、電圧を印加するための配線が接続される。
【００１２】
ｎ型不純物領域１３およびｐ型不純物領域１４には、図示しない電極が形成されており、該各電極にも配線が接続されている。
ｎ型不純物領域１３は、１Ｅ１７／ｃｍ３〜１Ｅ２１／ｃｍ３の濃度でｎ型の不純物である燐（Ｐ）や砒素（Ａｓ）などを含んでいる。一方、ｐ型不純物領域１４は、１Ｅ１７／ｃｍ３〜１Ｅ２１／ｃｍ３の濃度でｐ型の不純物である硼素（Ｂ）やガリウム（Ｇａ）などを含んでいる。
【００１３】
電圧制御用不純物領域１５は、ｐ型もしくはｎ型の何れか一方の不純物を含んでおり、前記したｎ型不純物領域１３およびｐ型不純物領域１４の不純物濃度より低い濃度、すなわち１Ｅ１０／ｃｍ３〜１Ｅ１８／ｃｍ３の不純物濃度で形成されている。本実施例では、電圧制御用不純物領域１５にｐ型不純物を含む例で以降の説明を行う。
【００１４】
次に、半導体装置１０の電圧印加方法を図２を用いて説明する。
図２（ａ）は順方向バイアスの接続図であり、ｐ型不純物領域１４に正の電圧を印加し、ｎ型不純物領域１３に負の電圧を印加する。図２（ｂ）は逆方向バイアスの接続図であり、ｐ型不純物領域１４に負の電圧を印加し、ｎ型不純物領域１３に正の電圧を印加する。
ゲート電極１７には、電圧（以降、ゲート電圧と称す）が印加されている。
また、電圧制御用不純物領域１５は低濃度のｐ型不純物で形成されている例で以降の説明を行う。
【００１５】
順方向バイアスおよび逆方向バイアス接続された半導体装置１０の特性が図３に示されている。該図は縦軸が電流、横軸が電圧を示すグラフである。
順方向バイアス接続された半導体装置１０は、ｐ型不純物領域１４に正の電圧が印加されると、ｐ型不純物領域１４の正孔がｎ型不純物領域１３に向かって順次移動する。一方、ｎ型不純物領域１３に負の電圧が印加されると、ｎ型不純物領域１３に存在する電子がプラス電圧が印加されている方向、すなわちｐ型不純物領域１４の電極に向かって移動する。ところで、ｎ型不純物領域１３およびｐ型不純物領域１４の間には、電圧制御用不純物領域１５が設けられていることから、ｐ型不純物領域１４からの正孔と、ｎ型不純物領域１３からの電子とが電圧制御用不純物領域１５で再結合する。
【００１６】
これは、通常のｐｎ接合におけるダイオードの順方向バイアスと同様である。従って、ゲート電極に電圧を印加しても、特性の変化は小さい。すなわち、ｐ型不純物領域１４とｎ型不純物領域１３とのエネルギーレベルの差はゲート電圧に依存しないため、電子と正孔とが再結合する位置が変わる程度の特性変化である。この再結合の位置変化は電圧制御用不純物領域１５内で起きることから、電流の増減に影響をおよぼす可能性が低い。
【００１７】
一方、逆方向バイアス接続された半導体装置１０において、ゲート電圧を印加しないときは、通常のｐｎ接合ダイオードの逆バイアス特性と同様に降伏電圧まで電流を流さない。ところが、負のゲート電圧をゲート電極に印加すると、チャネルすなわち電圧制御用不純物領域１５内におけるゲート酸化膜１６側でホールの濃度が高くなり、該電圧制御用不純物領域１５におけるｐ型不純物領域１４近傍に高電界が生じる。この高電界によって、図４に示すように、エネルギーバンドの価電子帯から伝導帯へ電子が禁制帯をトンネリングする、いわゆるバンド間トンネリングが生じる。これにより、降伏電圧の値を、ゲート電圧の値と対応させて変化させることができる。
【００１８】
ところで、図４の（ａ）は低いゲート電圧が印加されたときのエネルギーバンド図であり、図４（ｂ）は高いゲート電圧が印加されたときのエネルギーバンド図である。これらの図が示すように、ゲート電極に高い負電圧が印加されると、チャネルの価電子帯および導電帯のエネルギーレベルが下降してｐ型不純物領域１４の価電子帯とチャネルの伝導帯とが図４（ｂ）における地点ｃにおいて接近し、ｐ型不純物領域１４の価電子帯とチャネルの伝導帯との間にある禁制帯の幅が狭くなり、バンド間トンネリングが生じ易くなる。これにより、ｐ型不純物領域１４の電子を該ｐ型不純物領域１４から電圧制御用不純物領域１５へ容易に移動させることができる。
【００１９】
正のゲート電圧をゲート電極に印加すると、電圧制御用不純物領域１５のエネルギーレベルが高くなり、ｎ型不純物領域１３側の近傍に高電界が生じる。この高電界によって、図５に示すように、エネルギーのｎ型不純物領域１３の伝導帯からチャネルの価電子帯へ正孔がトンネリングし、いわゆるバンド間トンネリングを発生させ、ゲート電圧の値と対応させて降伏電圧の値を変化させることができる。
【００２０】
図５の（ａ）は低いゲート電圧が印加されたときのエネルギーバンド図であり、図５（ｂ）は高い正ゲート電圧が印加されたときのエネルギーバンド図である。これらの図が示すように、ゲート電極に高い正電圧が印加されると、チャネルの価電子帯および伝導帯のエネルギーレベルが上昇してチャネルの価電子帯とｎ型不純物領域１３の伝導帯とが図５（ｂ）における地点ｃにおいて接近し、価電子帯と伝導帯との間にある禁制帯の幅が狭くなり、バンド間トンネリングが発生し易い状態になることから、ゲート電極に高い電圧を印加すると、正孔をｎ型不純物領域１３から電圧制御用不純物領域１５へ容易に移動させることができる。
【００２１】
ところで、バンド間トンネリングは電圧制御用不純物領域１５における電界強度に対応して状態が遷移する。すなわち、図３に示すように、逆方向バイアス接続された半導体装置１０のゲート電極１７に印加する電圧値を次第に増加させると、電圧値の増加に伴って、降伏電圧値が高くなる。従って実施例１の半導体装置１０によれば、ＳＯＩ構造の半導体基板にゲート電極１７を設けることにより、該ゲート電極１７を介して電圧制御用不純物領域１５にゲート電圧が印加され、該ゲート電圧の値に応じた強電界が生じてバンド間トンネリングが生じることから、ゲート電圧に対応して降伏電圧を制御することができる。
【００２２】
ところで、ｐｎ接合を用いた電圧制御素子の場合、順方向バイアスの拡散電位を利用した時に最も小さな電圧が得られる。すなわち通常０．６Ｖ程度である。従って、従来の電圧制御素子を用いた場合、該拡散電位の値以上で電圧の制御が可能である。
一方本発明の半導体装置１０では、ゲート電圧を制御することで、電圧制御用不純物領域１５のエネルギーバンドのエネルギーレベルに変化を生じさせる。従って、本発明の半導体装置１０は、拡散電位以下すなわち０.６Ｖ以下でも電圧を制御することができる。
【００２３】
上記で説明したように、実施例１における電圧制御用不純物領域１５は、低濃度のｎ型不純物で形成してもよいし、ｐ型不純物で電圧制御用不純物領域１５を形成してもよい。
【実施例２】
【００２４】
次に、実施例１の半導体装置を用いた電圧制御回路を説明する。
電圧制御回路２０は、図６に示すように、入力端子と出力端子との間に設けられて抵抗と、該抵抗における前記出力端子側にアノードが接続している、すなわち逆バイアス接続された半導体装置１０と、該半導体装置のゲート電極に接続する制御端子とを備えている。
前記抵抗は、半導体装置の保護抵抗であり、該半導体装置の抵抗値が小さくなったときに、電力を消費する。
入力端子に印加される電圧をＶｉｎ、出力端子から出力される電圧をＶｏｕｔ、制御端子に印加される電圧をＶｃと称して以降の説明を行う。
【００２５】
入力端子から印加されたＶｉｎは、本発明の半導体装置の制御端子より印加されたＶｃによりアノードおよびカソード間の電圧が制御され、この電圧制御の影響を受けてＶｏｕｔとして出力される。
これにより、本発明の電圧制御回路２０は、Ｖｃによる制御を行うことにより入力した電圧値を所望の電圧値に変更して出力することができる。
【実施例３】
【００２６】
次に、実施例１の半導体装置を用いた過電圧保護回路３０を説明する。
過電圧保護回路３０は、図７に示すように、入力端子と出力端子との間に設けられた抵抗と、該抵抗における前記出力端子側にアノードが接続する第１の半導体装置２１と、該半導体装置２１のカソードに対向してカソードが接続する第２の半導体装置２２とを備えており、前記第１の半導体装置２１および前記第２の半導体装置の各ゲート電極には、前記入力端子からの電圧が印加されるための配線が接続されている。
【００２７】
ところで、第１の半導体装置２１のカソードとしてのｐ型不純物領域１４と、第２の半導体装置２２のカソードとしてのｐ型不純物領域１４とを配線で電気的に接続してもよいし、ｐ型不純物領域１４を第１の半導体装置２１と第２の半導体装置２２で共用してもよい。このように一対の半導体装置、すなわち第１の半導体装置および第２の半導体装置を用いるのは、正の電圧若しくは負の電圧に対しても動作させるためである。
過電圧保護回路３０は、ＩＣなどのパッドと称される入出力端子から許容量以上のＶｉｎが入力すると、半導体装置２１および半導体装置２２の抵抗値が小さくなり、前記抵抗を介してパッドからの電圧を接地することができる。
【００２８】
ところで、実施例２の過電圧保護回路では、第１の半導体装置および第２の半導体装置の互いのカソード側すなわちｐ型不純物領域１４側で接続したが、アノード側であるｎ型不純物領域１３側で第１の半導体装置および第２の半導体装置を接続してもよい。
【産業上の利用可能性】
【００２９】
本発明の半導体装置１０は、実施例では完全空乏型のＳＯＩ構造の半導体基板に形成する例で説明したが、部分空乏型の半導体基板に適用してもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明の半導体装置の構造を示す断面図である。
【図２】本発明の半導体装置の電圧の印加方法を示す図である。
【図３】本発明の半導体装置の特性を示す図である。
【図４】正のゲート電圧を印加したときのエネルギーバンドを示す図である。
【図５】負のゲート電圧を印加したときのエネルギーバンドを示す図である。
【図６】本発明の電圧制御装置を用いた電圧制御回路である。
【図７】本発明の電圧制御装置を用いた過電圧保護回路である。
【符号の説明】
【００３１】
１０  半導体装置
１１  酸化膜
１２  シリコン膜
１３  ｎ型不純物領域
１４  ｐ型不純物領域
１５  電圧制御用不純物領域
１６  ゲート酸化膜
１７  ゲート電極
【図１】
2005191161.tif 000003
【図２】
2005191161.tif 000004
【図３】
2005191161.tif 000005
【図４】
2005191161.tif 000006
【図５】
2005191161.tif 000007
【図６】
2005191161.tif 000008
【図７】
2005191161.tif 000009