(57)【要約】【課題】半導体集積回路装置のヒューズ素子回路において、ヒューズ素子Ｆ1の非切断／切断に対応した出力を誤りなく得る。【解決手段】カレントミラー回路を構成する各トランジスタＱ3，Ｑ4のドレインに、トランジスタＱ1とヒューズ素子Ｆ1とからなる直列回路とトランジスタＱ2と抵抗Ｒ1とからなる直列回路をそれぞれ接続し、トランジスタＱ5，Ｑ6でトランジスタＱ1，Ｑ2に共通のベースバイアス回路を構成し、出力をノード６からインバータＸ1を介して得る。抵抗Ｒ1の抵抗値を、非切断状態でのヒューズ素子Ｆ1の抵抗値よりも十分に大きく、不完全な切断状態となった場合に想定されるヒューズ素子Ｆ1の最小抵抗値よりも小さく設定しておくことにより、ヒューズ素子が不完全な切断状態となった場合にも、出力端子４から必ず切断状態に対応する出力（Ｌレベル）が得られる。【選択図】図１
2005332964.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路装置のヒューズ素子回路において、
カレントミラー回路の一方のトランジスタの電流出力端子と接地回路との間には第１のトランジスタとヒューズ素子とからなる直列回路を、前記カレントミラー回路の他方のトランジスタの電流出力端子と接地回路との間には第２のトランジスタと抵抗とからなる直列回路をそれぞれ接続し、前記第１のトランジスタ及び前記第２のトランジスタの各電流制御端子には同一のバイアス電圧を印加せしめると共に、前記各電流出力端子の何れか一方から前記ヒューズ素子の非切断状態と切断状態に対応した電圧レベルを出力させる回路構成を有しており、前記抵抗の抵抗値を、非切断状態での前記ヒューズ素子の抵抗値よりも十分に大きく、不完全な切断状態となった場合に想定される前記ヒューズ素子の最小抵抗値よりも小さく設定した
ことを特徴とする半導体集積回路装置のヒューズ素子回路。
【請求項２】
半導体集積回路装置のヒューズ素子回路において、
カレントミラー回路の一方のトランジスタの電流入力端子と電源回路との間に第１のトランジスタとヒューズ素子とからなる直列回路を、前記カレントミラー回路の他方のトランジスタの電流入力端子と電源回路との間に第２のトランジスタと抵抗とからなる直列回路をそれぞれ接続し、前記第１のトランジスタ及び前記第２のトランジスタの各電流制御端子には同一のバイアス電圧を印加せしめると共に、前記各電流入力端子の何れか一方から前記ヒューズ素子の非切断状態と切断状態に対応した電圧レベルを出力させる回路構成を有しており、前記抵抗の抵抗値を、非切断状態での前記ヒューズ素子の抵抗値よりも十分に大きく、不完全な切断状態となった場合に想定される前記ヒューズ素子の最小抵抗値よりも小さく設定した
ことを特徴とする半導体集積回路装置のヒューズ素子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置のヒューズ素子回路に係り、特に、ヒューズ素子を用いて回路特性の調整や回路動作の切換え等を行うための回路構成に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置は、その製造プロセスの微細化によって構成素子の特性に誤差が生じ易く、またシステムクロックの飛躍的な向上によって動作速度が高速化したことにより、回路特性の調整や回路動作の最適化を図ることが困難になっている。
そこで、半導体集積回路装置にヒューズ素子回路を設けておき、ヒューズ素子の切断／非切断によって回路の特性や動作の各種設定を行うことにより、回路動作の最適化や歩留まりの向上を図っている。
【０００３】
従来のヒューズ素子回路はポリシリコンのヒューズ素子をレーザ光線で溶断する方式が一般的であったが、最近ではヒューズ素子に大電流を流して溶断する方式が多用されている。
図５は大電流の通電による溶断方式を採用した場合のヒューズ素子回路の電気回路図である。
同図において、１は電源端子、２は書込み端子、３はＧＮＤ端子、４は出力端子であり、電源端子１と書込み端子２の間にはプルアップ用のＰchトランジスタＱ10が接続されていると共に、書込み端子２とＧＮＤ端子３の間にはヒューズ素子Ｆ1が接続されている。
そして、ＰchトランジスタＱ10のドレインからインバータＸ1を介して信号が出力端子４へ出力され、出力端子４から設定対象となる回路へ出力されるようになっている。
【０００４】
前記回路構成においてヒューズ素子Ｆ1を切断する場合には、書込み端子２に電源端子１に印加されている電源電圧と同等の電圧を印加し、ヒューズ素子Ｆ1に大電流を流して溶断する。即ち、一般的に、ＰchトランジスタＱ10のオン抵抗は高抵抗値に設計されており、インバータＸ1の入力インピーダンスも十分に高いため、書込み端子２に電圧を印加するとほぼ全電流が低抵抗値のヒューズ素子Ｆ1に流れることになって溶断することができる。
【０００５】
より具体的には、ヒューズ素子Ｆ1の抵抗値は約２００Ω程度に設計され、ＰchトランジスタＱ10はヒューズ素子Ｆ1が切断された際にインバータＸ1の入力をプルアップするために設けられたものであり、そのオン抵抗値は数十ＫΩ以上の値に設定されている。
ここで、ヒューズ素子Ｆ1が非切断状態の時には、電源電圧をＶc、ＰchトランジスタＱ10のオン抵抗をｒ10、ヒューズ素子Ｆ1の抵抗値をｒfとすると、書込み端子２の電圧はＶc＊［ｒf／（ｒf＋ｒ10）］で表されるが、ｒf≪ｒ10であるためにその電圧はほぼＧＮＤレベル（Ｌレベル）となり、その書込み端子２の電圧がインバータＸ1で反転せしめられて、出力端子４からはＨレベルが出力されることになる。
一方、ヒューズ素子Ｆ1が溶断されて切断状態になった時には、書込み端子２の電圧がＰchトランジスタＱ10によってプルアップされて電源電圧のＶcレベル（Ｈレベル）となり、それがインバータＸ1で反転せしめられて、出力端子４からはＬレベルが出力される。
従って、図５のヒューズ素子回路によれば、ヒューズ素子Ｆ1が非切断状態ならＨレベルの情報が、切断状態ならＬレベルの情報が出力端子４から得られることになる。
【０００６】
ところで、前記ヒューズ素子回路におけるヒューズ素子Ｆ1の特性として、非切断時には約２００Ω程度であり、切断時には数百ＫΩ以上であることが要求される。
特に、切断状態で書込み端子２の電圧をＨレベルにするには、ＰchトランジスタＱ10のオン抵抗ｒ10に対して十分に大きな値であることが必要であり、本来的には完全に切断されて無限大の抵抗値になることが理想的であるが、不完全な切断になって分圧回路が構成されている場合であっても数百ＫΩ以上でなければ分圧結果がＨレベルとならず、書込み端子２の電圧を正しく設定できない。
このことは、ヒューズ素子Ｆ1の切断について完全性が要求され、切断状態又は非切断状態として設定するための抵抗値の範囲が厳格に制限されることを意味する。
【０００７】
そして、その問題点に関連して下記特許文献１〜３には次のような提案内容が開示されている。
先ず、特許文献１のヒューズ素子回路は、図６に示すように、書込み端子２は、オン抵抗値が大きいデプレション型ＰchＭＩＳトランジスタＱ11を介して電源端子（ＶＤＤ端子）１に接続されていると共に、ヒューズ素子Ｆ1とダイオード素子Ｄ11とデプレション型ＮchＭＩＳトランジスタＱ12からなる直列回路を介してＧＮＤ端子（ＶＳＳ端子）３に接続された回路構成になっている。但し、トランジスタＱ12はトランジスタＱ11に比べてオン抵抗値が小さく設定されており、書込み端子２は、ヒューズ素子Ｆ1が非切断状態ではＬレベルとなり、切断状態ではトランジスタＱ11によりＨレベルに設定される。
このヒューズ素子回路では、ヒューズ切断用端子５を電源端子１に接続して、書込み端子２に外部からＨレベル又はＬレベルを印加して書込み端子２の状態を設定する。即ち、インバータＸ1を介して出力端子４に接続されている半導体回路の特性の調整を行う場合に、書込み端子２をＨレベル又はＬレベルとして特性値を測定し、それが仕様規格内になるようにヒューズ素子Ｆ1の切断／非切断を決定する。
この場合、ヒューズ切断用電源端子５が電源端子１に接続されているため、書込み端子２をＨレベルとしてもヒューズ素子Ｆ1に電流が流れ込む状態にはならない。また、Ｌレベルとした場合にも、ダイオード素子Ｄ11が逆方向電圧印加状態になっているため、トランジスタＱ11側からの僅かな電流が流れるだけである。
即ち、特許文献１のヒューズ素子回路によれば、ヒューズ素子Ｆ1に大きな電流を流すことなく、事前にヒューズ素子Ｆ1の切断／非切断を決定することができる。
【０００８】
特許文献２におけるヒューズ素子回路には、図７に示すように、図５の回路の出力端子４側に２個のインバータＸ1，Ｘ2による正帰還回路を設けたものが開示されている。
このヒューズ素子回路によれば、ヒューズ素子Ｆ1が完全に切断されずに、その抵抗値がプルアップ用のトランジスタＱ10のオン抵抗値と僅かな差しかないような場合にも、前記正帰還回路の作用によって出力端子４からの出力をＨレベル又はＬレベルに落ち着かせることができる。例えば、切断後のヒューズ素子Ｆ1の抵抗値がトランジスタＱ10のオン抵抗値よりも高めになった時には、インバータＸ1の出力は少しＬ側へ振れて、インバータＸ2の出力が更に大きくＨ側へ振れることになり、その正帰還が繰り返されて完全にＬレベルに落ち着く。
即ち、特許文献２のヒューズ素子回路によれば、ヒューズ素子Ｆ1が不完全な切断状態になっても出力端子４の出力を完全なＨレベル又はＬレベルに設定できる。
【０００９】
特許文献３のヒューズ素子回路も、図８に示すように、出力端子４側に正帰還回路を設けたものである。
但し、この場合には出力端子４側のインバータＸ1，Ｘ3の直列回路におけるインバータＸ3の出力がＰchトランジスタＱ13のゲートに接続されており、トランジスタＱ13をインバータとして利用した構成になっている。
このヒューズ素子回路によれば、ヒューズ素子Ｆ1の抵抗値の状態によってトランジスタＱ13のオン抵抗値を最適化するように正帰還がかかっており、例えば、ヒューズ素子Ｆ1の抵抗値が高めであった場合には、インバータＸ3の出力がＬ側へ振れ、トランジスタＱ13のオン抵抗値は低くなり、インバータＸ3への入力電圧は高められて出力は更に高められる。
【００１０】
【特許文献１】特開平１０−１８９７４１号公報（第３頁、図１）
【特許文献２】特開平０７−２６４０２１号公報（第７頁、図１（Ａ））
【特許文献３】特開２００２−０４２４８２号公報（図２、図５、図６、図８）
【発明の開示】
【発明が解決しようとする課題】
【００１１】
上記のように、ヒューズ素子の切断方式にはレーザトリミング装置を用いてレーザ光線で溶断する方式があるが、半導体集積回路の特性を微調整するような場合には、ＬＳＩテスターの検査結果に基づいてヒューズ素子回路に一定の電流を流し込んでヒューズ素子の切断を行うことが多い。
しかし、通電切断方式の場合には、大電流とはいっても電流値には制限があり、また検査時間の制約から通電時間も限られることから、ヒューズ素子が常に理想的な切断状態になるとは限らず、抵抗値が数ＫΩ〜数十ＫΩ程度の中間的状態になってしまうこともある。
【００１２】
ここで、前記の各特許文献の開示技術についてみると、特許文献１（図６）のヒューズ素子回路では、通電前に切断／非切断の決定ができるようにしているが、トランジスタＱ11のベース−エミッタ間の順方向電圧Ｖebは０.７Ｖ程度であり、ヒューズ素子Ｆ1を切断した場合にインバータＸ1の出力をＨレベルにするためには、切断後の抵抗値がトランジスタＱ11のオン抵抗値と同等以上の値でなければならず、百ＫΩ以上の抵抗値となることが要求される。
また、特許文献２と３（図７，図８）のヒューズ素子回路は、ヒューズ素子Ｆ1の切断状態が抵抗値で数ＫΩ〜数十ＫΩ程度の中間的状態になったとしても、出力端子４の出力をＨレベル又はＬレベルのいずれかに設定できるが、ヒューズ素子Ｆ1の切断状態に対応して出力端子４の出力がＨレベルになるには、やはり切断後の抵抗値がトランジスタＱ10やＱ13のオン抵抗値と同等以上の値でなければならない。
即ち、前記の各特許文献の開示技術はヒューズ素子Ｆ1が完全な切断状態（抵抗値が無限大）であるか又は完全な非切断状態（抵抗値が０）であるかを前提としており、実際にはかなり広い抵抗値の範囲で生じる中間状態の存在を想定していない。
従って、大電流を通電してヒューズ素子Ｆ1を切断したと思っていても、実際には前記中間状態になっていて半導体集積回路が適正に調整されていない場合が生じ、そのヒューズ素子Ｆ1に係る状態だけで半導体集積回路全体が不良品になると共に、検査結果が調整に反映されない結果になるため検査コストに多大な無駄が生じることにもなる。
更に、複数のヒューズ素子回路を組み合わせて半導体集積回路の調整等を行うことも多く、前記不利が生じる確率は組合せ個数に比例して高くなる。
【００１３】
そこで、本発明は、半導体集積回路装置のヒューズ素子回路において、ヒューズ素子を切断処理した際に不完全な切断状態になるようなことがあっても、ヒューズ素子の切断処理と出力端子の出力状態が誤りなく対応させるように改良した回路構成を提供することを目的として創作された。
【課題を解決するための手段】
【００１４】
本発明は、半導体集積回路装置のヒューズ素子回路において、カレントミラー回路の一方のトランジスタの電流出力端子と接地回路との間に第１のトランジスタとヒューズ素子とからなる直列回路を、前記カレントミラー回路の他方のトランジスタの電流出力端子と接地回路との間に第２のトランジスタと抵抗とからなる直列回路をそれぞれ接続し、前記第１のトランジスタ及び前記第２のトランジスタの各電流制御端子には同一のバイアス電圧を印加せしめると共に、前記各電流出力端子の何れか一方から前記ヒューズ素子の非切断状態と切断状態に対応した電圧レベルを出力させる回路構成を有しており、前記抵抗の抵抗値を、非切断状態での前記ヒューズ素子の抵抗値よりも十分に大きく、不完全な切断状態となった場合に想定される前記ヒューズ素子の最小抵抗値よりも小さく設定したことを特徴とする半導体集積回路装置のヒューズ素子回路に係る。
【００１５】
この発明のヒューズ素子回路は次のように作用する。
先ず、カレントミラー回路は、その回路を構成する各トランジスタの電流出力端子から同一の大きさの電流を出力させる機能を有している。
一方、ヒューズ素子の非切断状態では第１のトランジスタ側に大きな電流が流れ、逆に切断状態では第２のトランジスタ側に大きな電流が流れる。
従って、何れの状態においてもカレントミラー回路の前記機能に対して不均衡が生じることになるが、それを補償して同一の電流を出力させるために、カレントミラー回路側のトランジスタ、若しくは第１又は第２のトランジスタの入出力端子間の電圧が変化する。
この発明のヒューズ素子回路では、その電圧レベルの変化をヒューズ素子回路のヒューズ素子の非切断／非切断に対応した出力としている。
ところで、この発明では、抵抗とヒューズ素子の各抵抗値の関係によって、第１のトランジスタと第２のトランジスタに流れる電流の不均衡を生じさせているが、抵抗の抵抗値は、非切断状態でのヒューズ素子の抵抗値よりも十分に大きく、不完全な切断状態となった場合に想定されるヒューズ素子の最小抵抗値よりも小さいという条件で設定されている。
そして、その抵抗に関する条件によれば、ヒューズ素子が不完全な切断状態となって低い抵抗値を示していても、必ず第２のトランジスタ側に流れる電流が第１のトランジスタ側のそれよりも大きくなり、前記補償作用に基づいてヒューズ素子の切断に対応する出力が得られることになる。
尚、この発明は、大電流の通電によってヒューズ素子の切断を行う方式に有効であるが、レーザ光線による溶断方式の場合にも適用できることは当然である。
【００１６】
また、前記発明はヒューズ素子の切断／非切断に対応した出力を得る回路をカレントミラー回路の電流出力側に構成しているが、カレントミラー回路の電流入力側に構成してもよく、その場合には次のような構成になり、同様の作用・効果が得られる。
半導体集積回路装置のヒューズ素子回路において、カレントミラー回路の一方のトランジスタの電流入力端子と電源回路との間に第１のトランジスタとヒューズ素子とからなる直列回路を、前記カレントミラー回路の他方のトランジスタの電流入力端子と電源回路との間に第２のトランジスタと抵抗とからなる直列回路をそれぞれ接続し、前記第１のトランジスタ及び前記第２のトランジスタの各電流制御端子には同一のバイアス電圧を印加せしめると共に、前記各電流入力端子の何れか一方から前記ヒューズ素子の非切断状態と切断状態に対応した電圧レベルを出力させる回路構成を有しており、前記抵抗の抵抗値を、非切断状態での前記ヒューズ素子の抵抗値よりも十分に大きく、不完全な切断状態となった場合に想定される前記ヒューズ素子の最小抵抗値よりも小さく設定したことを特徴とする半導体集積回路装置のヒューズ素子回路。
【発明の効果】
【００１７】
本発明によれば、半導体集積回路装置のヒューズ素子回路において、ヒューズ素子の切断処理を行った際に数ＫΩ〜数十ＫΩ程度の抵抗値を示す不完全な切断状態となっても、出力レベルを必ず切断処理に対応させることができる。
それにより、半導体集積回路の検査結果が正しく調整に反映され、ヒューズ素子の切断処理と出力レベルとの非対応によって半導体集積回路が不良品と判定されることを防止する。
【発明を実施するための最良の形態】
【００１８】
以下、本発明に基づいた半導体集積回路装置のヒューズ素子回路の各実施例について図面を用いて詳細に説明する。
各実施例のヒューズ素子回路は、ヒューズ素子を切断した際に完全な切断状態とならずに数ＫΩ〜数十ＫΩ程度の抵抗値を示すような中間状態となっても、ヒューズ素子回路の出力がヒューズ素子の切断と対応付けられた一義的状態（Ｈレベル又はＬレベル）を示すようにしたものである。
【実施例１】
【００１９】
先ず、図１はこの実施例に係るヒューズ素子回路の電気回路図である。
このヒューズ素子回路は、２個のＰchトランジスタＱ3，Ｑ4で構成されたカレントミラー回路を用いている。
そして、カレントミラー回路の各トランジスタＱ3，Ｑ4のドレインに対して、ゲートを共通接続した２個のＮchトランジスタＱ1，Ｑ2の各ドレインをそれぞれ接続し、トランジスタＱ1のソースにはヒューズ素子Ｆ1が、トランジスタＱ2のソースには抵抗Ｒ1がそれぞれ接続してある。
また、ＰchトランジスタＱ5とＮchトランジスタＱ6によって、前記トランジスタＱ1，Ｑ2の各ゲートに共通のバイアス電圧を印加するための定電圧回路が構成されている。
このヒューズ素子回路の出力は、トランジスタＱ2とトランジスタＱ4の接続点のノード６からインバータＸ1を介して出力端子４へ取り出される。
【００２０】
尚、ここでは説明を簡単にするために、トランジスタＱ1とＱ2及びトランジスタＱ3とＱ4はそれぞれ同一特性であり、ゲートの閾値電圧等などが同一であって、ゲート・ソース間の電圧やソース・ドレイン間の電圧等が同一であれば、ドレインにも同一の電流が流れるものとする。
この特性の同一性は、半導体集積回路の同一チップ内でトランジスタの構造や寸法を同一にすると共に、近接して配置することにより容易に得られる。
【００２１】
この実施例のヒューズ素子回路では、ヒューズ素子Ｆ1の非切断時における抵抗値ｒfを約２００Ωと仮定し、また、ヒューズ素子Ｆ1が不完全に切断された時における最小抵抗値を約３ＫΩと仮定して、抵抗Ｒ1の抵抗値ｒ1を２ＫΩとして設定してある。即ち、抵抗Ｒ1の抵抗値ｒ1をヒューズ素子Ｆ1の非切断時における抵抗値ｒfよりも十分に大きく、
今、ヒューズ素子Ｆ1が非切断状態の場合、各トランジスタＱ1，Ｑ2のゲート電圧はトランジスタＱ6からのゲートバイアス電圧で同一になっており、ｒf≪ｒ1であるため、トランジスタＱ1のドレイン電流Ｉ1とトランジスタＱ2のドレイン電流Ｉ2はＩ1＞Ｉ2の関係となる。
しかしながら、カレントミラー回路を構成しているトランジスタＱ3，Ｑ4の各ドレイン電流Ｉ3，Ｉ4は等しくならなければならず、トランジスタＱ3のドレイン電流Ｉ3はトランジスタＱ1のドレイン電流Ｉ1であるため、トランジスタＱ4のドレイン電流Ｉ4はＩ4≒Ｉ1として出力される。
即ち、ノード６においてはＩ4＞Ｉ2の電流関係が生じることになる。
【００２２】
ところで、ＣＭＯＳで構成されているインバータＸ1の入力インピーダンスは極めて大きく、ノード６からの入力電流（特に、この場合のようなＤＣ電流）は０とみなせる。
そして、その条件下でＩ4＞Ｉ2の関係をＩ4＝Ｉ2の関係にしなければならないが、そのためにトランジスタＱ4のソース−ドレイン間の電圧が低下し、それによって電流Ｉ4の大きさが小さくなることでＩ4＝Ｉ2の関係を成立させる。
その結果、ノード６の電圧は電源電圧側へ上がることになり、インバータＸ1を介して得られる出力端子４の出力がＬレベルとなる。
【００２３】
次に、書込み端子２から大電流を通電してヒューズ素子Ｆ1を切断させた場合、それが理想的な切断状態になっていれば、抵抗値が無限大又は数ＭΩ以上となる。
その状態では、前記と同様に各トランジスタＱ1，Ｑ2のゲート電圧は同一であるが、ｒf≫ｒ1であるため、トランジスタＱ1のドレイン電流Ｉ1とトランジスタＱ2のドレイン電流Ｉ2は前記とは逆にＩ1＜Ｉ2の関係となる。
一方、カレントミラー回路の構成に基づいてＩ3＝Ｉ4でなければならず、またＩ3＝Ｉ1であることは前記と同様であり、トランジスタＱ4のドレイン電流Ｉ4はＩ4≒Ｉ1として出力される。
即ち、ノード６においては前記とは逆にＩ4＜Ｉ2の電流関係が生じることになる。
【００２４】
そして、インバータＸ1側からノード６への電流の流れ込みは有り得ず、その条件下でＩ4＜Ｉ2の関係をＩ4＝Ｉ2の関係にしなければならないが、この場合にはトランジスタＱ2のソース−ドレイン間の電圧が低下し、それによって電流Ｉ2の大きさが小さくなることでＩ4＝Ｉ2の関係を成立させる。
その結果、ノード６の電圧はＧＮＤ電圧側へ下がることになり、インバータＸ1を介して得られる出力端子４の出力がＨレベルになる。
以上から、この実施例のヒューズ素子回路においても、図５のヒューズ素子回路と同様に、ヒューズ素子Ｆ1の非切断状態では出力端子４の出力がＬレベルに設定され、切断状態では出力端子４の出力がＨレベルに設定されることになる。
【００２５】
ところで、前記の説明ではヒューズ素子Ｆ1が理想的に切断されて、その抵抗値が無限大又は数ＭΩ以上になることを前提としているが、不完全な切断がなされて数ＫΩ〜数十ＫΩ程度の比較的低い抵抗値を示す中間状態となった場合について考察してみる。
この実施例のヒューズ素子回路では、ヒューズ素子Ｆ1が切断された際にトランジスタＱ1のドレイン電流Ｉ1とトランジスタＱ2のドレイン電流Ｉ2がＩ1＜Ｉ2の関係になり、それによってノード６の電圧をＧＮＤ電圧側へ低下させ、出力端子４の出力をＨレベルにしているが、Ｉ1＜Ｉ2の関係を成立させる条件はｒf（ヒューズ素子Ｆ1の抵抗値）＞ｒ1（抵抗Ｒ1の抵抗値）である。
この実施例ではｒ1を２ＫΩに設定しており、前記のようにヒューズ素子Ｆ1の不完全な切断時の抵抗値ｒfが数ＫΩ〜数十ＫΩ程度であるとするとｒf＞ｒ1が成立し、ヒューズ素子Ｆ1が切断された際には常にＩ1＜Ｉ2の関係が成立する。
尚、ノード６の電圧を低下させてインバータＸ1の出力を反転させるにはＩ2とＩ1に所定以上の差が必要となるが、それほど大きな電流差は要しない。
【００２６】
図２は、ｒ1＝２ＫΩとして、ｒfを変化させた時のノード６の電圧変化をシミュレーションした場合のグラフである。
同図において、ノード６の電圧は、ヒューズ素子Ｆ1が非切断状態（この例では抵抗値が１ＫΩ以下の状態）では電源電圧側へ振れて４Ｖ以上になっており、切断状態（この例では抵抗値が３ＫΩ以上の状態）ではＧＮＤ側へ振れて０.５Ｖ以下になっている。
そして、不完全な切断状態でｒfが１〜３ＫΩの範囲になってｒ1と近い値になった場合にはノード６の電圧が中間レベルを示すことになるが、その状態であってもヒューズ素子Ｆ1の抵抗値:ｒfが３ＫΩ以上に変化していれば、インバータＸ1の出力が明確にＨレベルを示すことになる。
これを従来技術（特許文献１〜３）の場合と比較すると、それらの従来技術では、ヒューズ素子Ｆ1が不完全な切断状態になった場合に、抵抗値:ｒfがトランジスタＱ10等のオン抵抗値と同等以上の値（即ち、少なくとも数十ＫΩ以上）にならなければ出力端子４がＬレベルにならないような事態が生じたが、この実施例によれば、ヒューズ素子Ｆ1が不完全な切断状態になっても、ｒfが３ＫΩ以上という極めて緩和された条件でヒューズ素子Ｆ1の切断処理と出力端子４のＬレベル設定とを対応させることができる。
【００２７】
尚、ヒューズ素子Ｆ1の不完全な切断状態での抵抗値に係る条件は、抵抗Ｒ1の抵抗値：ｒ1の設定の仕方によって変化させることができる。
また、この実施例ではインバータＸ1を用いているが、コンパレータを用いれば、その閾値の設定の仕方によって、前記抵抗値:ｒfの中間状態とされる範囲（図２における１〜３ＫΩの範囲に相当）を狭めることができる。
【実施例２】
【００２８】
図３はこの実施例に係るヒューズ素子回路の電気回路図である。
同図と図１を比較すれば明らかなように、この実施例のヒューズ素子回路はカレントミラー回路に対するヒューズ素子Ｆ1と抵抗Ｒ1の挿入位置が逆になっている点で実施例１の場合と異なっているだけである。
即ち、この実施例では、カレントミラー回路における制御側トランジスタＱ1とＧＮＤノードの間に抵抗Ｒ1が、被制御側トランジスタＱ2とＧＮＤノードの間にヒューズ素子Ｆ1がそれぞれ接続されており、トランジスタＱ2とヒューズ素子Ｆ1の接続点に書込み端子２が接続されている。
【００２９】
そして、回路動作についても基本的には実施例１の場合と同様であり、単にヒューズ素子Ｆ1の切断／非切断状態に対応するノード６の電圧レベルが実施例１の場合と逆になり、それに伴って出力端子４のレベルが逆になるだけである。
従って、ここでは動作を簡単に説明するに留める。
先ず、ヒューズ素子Ｆ1が非切断の状態では、ｒf≪ｒ1であるためにＩ2＞Ｉ1の電流関係となるが、カレントミラー回路はＩ4≒Ｉ1となるように機能する。従って、Ｉ2＞Ｉ4となるが、インバータＸ1側からノード６への電流の流れ込みは無いため、そのアンバランスを減じるためにトランジスタＱ4のソース−ドレイン間の電圧が上昇する。その結果、ノード６がＬレベルとなって、インバータＸ1を介した出力端子４がＨレベルとなる。
一方、ヒューズ素子Ｆ1が切断された状態では、ｒf＞ｒ1であるためにＩ2＜Ｉ1の電流関係となるが、前記と同様にカレントミラー回路はＩ4≒Ｉ1となるように機能する。従って、前記とは逆にＩ2＜Ｉ4となるが、ノード６からインバータＸ1側への電流の流れ込みは無いため、そのアンバランスを減じるためにトランジスタＱ2のソース−ドレイン間の電圧が低下する。その結果、ノード６がＨレベルとなって、インバータＸ1を介した出力端子４がＬレベルとなる。
【００３０】
尚、この実施例においては、ヒューズ素子Ｆ1の切断／非切断に対応する出力端子の設定レベルが実施例１の場合と逆になっているだけであり、ヒューズ素子Ｆ1が不完全な切断状態になっても、比較的低い抵抗値となるような切断状態まで許容する条件でヒューズ素子Ｆ1の切断処理と出力端子４のＬレベル設定とを対応させることができるという基本的効果は実施例１の場合と同様である。
【実施例３】
【００３１】
図４はこの実施例に係るヒューズ素子回路の電気回路図である。
同図と図１を比較すれば明らかなように、この実施例のヒューズ素子回路は不ヒューズ素子Ｆ1に対して抵抗Ｒ2を並列接続させた点で実施例１の場合と異なっているだけである。
この抵抗Ｒ2はヒューズ素子Ｆ1が切断された際にトランジスタＱ1のソースが開放状態になって回路動作が不安定化することを防止するために設けたものであり、その抵抗値ｒ2は抵抗Ｒ1の抵抗値ｒ1の１０倍以上の値に設定されている。
【００３２】
この実施例のヒューズ素子回路自体の基本動作及び効果に関しては実施例１の場合と同様であり、ここでは抵抗Ｒ2の果たす機能と前記基本動作に与える影響に関して説明する。
先ず、ヒューズ素子Ｆ1の非切断状態では、当然にｒf（ヒューズ素子Ｆ1の抵抗値）≪ｒ2（抵抗Ｒ2の抵抗値）であるため、抵抗Ｒ2がヒューズ素子回路の回路動作に与える影響は殆どない。
一方、ヒューズ素子Ｆ1が切断されると、トランジスタＱ1のドレイン電流Ｉ1の大きさは抵抗Ｒ2の抵抗値ｒ2によって決まるが、前記のようにｒ2≧１０＊ｒ1として設定されているためにＩ1＜Ｉ2の電流関係が十分に成立し、この場合にもヒューズ素子回路の回路動作に関して全く問題はない。
但し、ヒューズ素子Ｆ1が不完全に切断されて比較的低い抵抗値ｒfを示す場合に、抵抗Ｒ2は並列抵抗として電流Ｉ1の増大をもたらすことになるが、その場合にも、例えば、抵抗値ｒf＝３ＫΩに抵抗値ｒ2＝２０ＫΩが並列接続されるだけであり、２.６ＫΩ程度の抵抗値になることから動作範囲としてはあまり変わらない。
即ち、この実施例によれば、基本的な回路動作に影響を与えることなく、ヒューズ素子Ｆ1が切断された際の安定した回路動作を実現する。
【００３３】
以上に本発明のヒューズ素子回路の各実施例を示したが、更に次のような変形例も考えられる。
(1)  電源側とＧＮＤ側を逆にして、各トランジスタのチャネル特性を逆にしても同様の効果が得られる。具体的には、トランジスタＱ3，Ｑ4をＮchトランジスタとしてＧＮＤ側に接続し、トランジスタＱ1，Ｑ2をＰchトランジスタとして、それぞれヒューズ素子Ｆ1と抵抗Ｒ1を介して電源側に接続する。また、トランジスタＱ5，Ｑ6のバイアス回路も同様に入れ替える。
即ち、上記の各実施例ではヒューズ素子の切断／非切断に対応した出力レベルを得るための回路をカレントミラー回路の電流出力側に構成しているが、カレントミラー回路の電流入力側に構成してもよく、当然に同様の効果が得られる。
(2)  上記の各実施例では各トランジスタをＭＯＳ型で構成しているが、それらの全部又は一部をバイポーラ型に置き換えてもよい。
(3)  上記の各実施例ではウィルソン型のカレントミラー回路の基本形を用いているが、例えば、特開平６−１０４７６２号等に見られるような特性改良型の回路を適用してもよい。
【産業上の利用可能性】
【００３４】
本発明は半導体集積回路の特性調整や動作切換え等のために組み込まれるヒューズ素子回路に適用される。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１に係る半導体集積回路装置のヒューズ素子回路の電気回路図である。
【図２】図１の電気回路において、抵抗Ｒ1の抵抗値ｒ1を２ＫΩとして、ヒューズ素子Ｆ1の抵抗値ｒfを変化させた時のノード６の電圧変化をシミュレーションしたグラフである。
【図３】実施例２に係るヒューズ素子回路の電気回路図である。
【図４】実施例３に係るヒューズ素子回路の電気回路図である。
【図５】従来の一般的なヒューズ素子回路の電気回路図である。
【図６】特許文献１に開示されているヒューズ素子回路の電気回路図である。
【図７】特許文献２に開示されているヒューズ素子回路の電気回路図である。
【図８】特許文献３に開示されているヒューズ素子回路の電気回路図である。
【符号の説明】
【００３６】
１…電源端子、２…書込み端子、３…ＧＮＤ端子、４…出力端子、５…ヒューズ切断用端子、６…ノード、Ｄ11…ダイオード素子、Ｆ1…ヒューズ素子、Ｉ1，Ｉ2，Ｉ4…電流、Ｑ1，Ｑ2，Ｑ6，Ｑ12…Ｎchトランジスタ、Ｑ3，Ｑ4，Ｑ5，Ｑ11…Ｐchトランジスタ、Ｒ1，Ｒ2…抵抗、Ｘ1，Ｘ2，Ｘ3…インバータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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