(57)【要約】  【課題】パッドと重なる位置に配置されているトランジスタ素子の特性変化を考慮して、タイミングシミュレーションに用いられる論理セルの遅延値を特定するバックアノテーション装置を提供する。  【解決手段】バックアノテーション装置１に備わるＰＯＥ（Ｐａｄ  Ｏｎ  Ｅｌｅｍｅｎｔ）識別部１０４は、マスクレイアウト情報１０１に基づいてＰＯＥを検出し、検出されたＰＯＥである論理ネットリスト１０２に記載されているインスタンスの論理セル名を、ＰＯＥであることが識別可能なように書き換える。そして、ノード接続別遅延値特定部１０７は、論理セル名の書き換えが行われた論理ネットリストに基づいて、論理セル名が示す標準論理セルライブラリ１０５或いはＰＯＥ論理セルライブラリ１０６のいずれかに記載されている遅延値を選定する。【選択図】  図５
2005346490.tif 000002
【特許請求の範囲】
【請求項１】
半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報を記憶する記憶手段と、
前記マスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別手段と、
前記識別手段により識別された結果に応じて、前記論理セルの遅延値を選定する選定手段とを備える
ことを特徴とするバックアノテーション装置。
【請求項２】
前記記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である第１遅延値と、当該論理セルが電極パッドと重なる位置に配置されている場合の遅延値である第２遅延値とを記憶し、
前記選定手段は、前記識別手段により識別された結果に応じて、前記記憶手段に記憶されている第１遅延値と第２遅延値のいずれかを前記論理セルの遅延値として選定する
ことを特徴とする請求項１に記載のバックアノテーション装置。
【請求項３】
前記第２遅延値は、前記電極パッドにかかる圧力の大きさに応じて変化する値であることを特徴とする請求項２に記載のバックアノテーション装置。
【請求項４】
前記圧力は、前記半導体集積回路がウェハ状態である製造段階において、電気的特性検査のために用いられるプローブの電極パッド接触時の圧力であることを特徴とする請求項３に記載のバックアノテーション装置。
【請求項５】
前記記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である第１遅延値と、当該論理セルが電極パッドと重なる位置に配置されている場合の遅延値である第２遅延値を求めるための演算に用いる係数とを記憶し、
前記選定手段は、前記識別手段により識別された結果に応じて、前記記憶手段に記憶されている第１遅延値と、前記係数を用いた演算により求められる第２遅延値のいずれかを、前記論理セルの遅延値として選定する
ことを特徴とする請求項２に記載のバックアノテーション装置。
【請求項６】
前記係数は、前記電極パッドにかかる圧力の大きさに応じて変化する第２遅延値を求めるための演算に用いる係数であることを特徴とする請求項５に記載のバックアノテーション装置。
【請求項７】
前記半導体集積回路は、多層構造であり、
前記識別手段は、更に、論理セルが電極パッドと重なる位置に配置されている場合、当該論理セルを搭載する半導体集積回路を構成する配線層の数についても識別し、
前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記論理セルの遅延値を選定する
ことを特徴とする請求項１に記載のバックアノテーション装置。
【請求項８】
前記記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である標準遅延値と、当該論理セルを搭載する半導体集積回路を構成する配線層の数毎に遅延値と対応付けられている層別遅延値とを記憶し、
前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記記憶手段に記憶されている標準遅延値及び各層別遅延値のいずれかを、前記論理セルの遅延値として選定する
ことを特徴とする請求項７に記載のバックアノテーション装置。
【請求項９】
前記記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である標準遅延値と、当該論理セルを搭載する半導体集積回路を構成する配線層の数毎に決まる層別遅延値を求めるための演算に用いる、各層と対応付けられている係数とを記憶し、
前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記記憶手段に記憶されている標準遅延値及び各層と対応付けられている係数を用いた演算により求められる各層別遅延値のいずれかを、前記論理セルの遅延値として選定する
ことを特徴とする請求項７に記載のバックアノテーション装置。
【請求項１０】
前記識別手段は、更に、論理セルが電極パッドと重なる位置に配置されている場合、当該論理セルと電極パッドとの重なり具合についても識別し、
前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記論理セルの遅延値を選定する
ことを特徴とする請求項１に記載のバックアノテーション装置。
【請求項１１】
前記記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である標準遅延値と、当該論理セルが電極パッドといずれかの重なり具合で重なる位置に配置されている場合の遅延値である、重なり具合と対応付けられている各具合別遅延値とを記憶し、
前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記記憶手段に記憶されている標準遅延値及び各具合別遅延値のいずれかを、前記論理セルの遅延値として選定する
ことを特徴とする請求項１０に記載のバックアノテーション装置。
【請求項１２】
前記記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である標準遅延値と、当該論理セルが電極パッドといずれかの重なり具合で重なる位置に配置されている場合の遅延値である具合別遅延値を求めるための演算に用いる、各重なり具合と対応付けられている係数とを記憶し、
前記選定手段は、前記識別手段により識別された結果に応じて、前記記憶手段に記憶されている標準遅延値及び各重なり具合と対応付けられている係数を用いた演算により求められる各具合別遅延値のいずれかを、前記論理セルの遅延値として選定する
ことを特徴とする請求項１０に記載のバックアノテーション装置。
【請求項１３】
前記重なり具合とは、（１）パッドと論理セルのｎ型トランジスタ領域が重なる状態、（２）パッドと論理セルのｐ型トランジスタ領域が重なる状態、（３）パッドと論理セル全部が重なる状態、のいずれかの状態である
ことを特徴とする請求項１１〜１３のうちいずれか１項に記載のバックアノテーション装置。
【請求項１４】
半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報を記憶する記憶手段と、
前記マスクレイアウト情報において、前記論理セルが電極パッドと一部重なる位置に配置されている場合、当該論理セルの位置が、（１）電極パッドと全く重ならない位置、又は（２）電極パッドと全部重なる位置のいずれかとなるように当該マスクレイアウト情報を補正する補正手段を備える
ことを特徴とするマスクレイアウト補正装置。
【請求項１５】
請求項１に記載のバックアノテーション装置と、
前記選定手段により選定された論理セルの遅延値を用いてタイミングシミュレーションを行うタイミングシミュレーション手段と、
タイミングシミュレーション結果に基づいて、電極パッドと重ならない位置に配置されている論理セルを、電極パッドと重なる位置に配置変更する、前記マスクレイアウト情報の補正を行う補正手段とを備える
ことを特徴とするマスクレイアウト補正装置。
【請求項１６】
半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報を記憶する記憶手段と、
論理セルが電極パッドと重なる位置に配置されている場合とそうでない場合とによって異なる値となる遅延値の差分を吸収するためのバッファを前記マスクレイアウト情報に加える補正を行う補正手段とを備える
ことを特徴とするマスクレイアウト補正装置。
【請求項１７】
半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別ステップと、
前記識別ステップにおいて識別された結果に応じて、前記論理セルの遅延値を選定する選定ステップとを含む
ことを特徴とするバックアノテーション方法。
【請求項１８】
バックアノテーション処理をコンピュータに実行させるプログラムであって、
前記バックアノテーション処理は、
前記半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別ステップと、
前記識別ステップにおいて識別された結果に応じて、前記論理セルの遅延値を選定する選定ステップとを含む
ことを特徴とするプログラム。
【請求項１９】
バックアノテーション処理をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体であって、
前記バックアノテーション処理は、
前記半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別ステップと、
前記識別ステップにおいて識別された結果に応じて、前記論理セルの遅延値を選定する選定ステップとを含む
ことを特徴とする記録媒体。
【請求項２０】
半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別工程と、
前記識別工程において識別された結果に応じて、前記論理セルの遅延値を選定する選定工程と、
前記選定工程において選定された論理セルの遅延値を用いて前記半導体集積回路のタイミングシミュレーションを行うシミュレーション工程と、
前記シミュレーション工程において行われたタイミングシミュレーションの結果に基づいて、前記マスクレイアウト情報の補正を行う補正工程と、
前記補正工程において補正されたマスクレイアウト情報に基づいて、前記半導体集積回路の製造を行う製造工程とを含む
ことを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の設計技術に関し、半導体集積回路を構成するトランジスタ素子の特性変化を考慮したバックアノテーション及びマスクレイアウト補正を行うための技術に関する。
【背景技術】
【０００２】
半導体集積回路の設計は、一般的に、機能設計、論理設計、レイアウト設計の順に行われ、各設計段階における動作検証を行うためにシミュレーションが行われている。
レイアウト設計後に行われるタイミングシミュレーションでは、レイアウト設計において作成されたマスクレイアウト情報から特定することができる、信号遅延に関する情報であるタイミング情報が用いられており、この特定したタイミング情報をタイミングシミュレーションに反映させること、或いはタイミング情報を反映させて行われるタイミングシミュレーションのことをバックアノテーションと呼んでいる。
【０００３】
従来のバックアノテーションに関する発明の一例として、下記の特許文献１に開示されているバックアノテーション方法が挙げられる。
ところで、近年の半導体集積回路の多機能化に伴い、半導体集積回路の外層に備わる、各機能の入出力に用いられる電極パッドの数が増加しているため、チップサイズの小型化が要望されているのにもかかわらず、大型化せざるを得ないという問題があった。
【０００４】
しかし、下記の特許文献２に開示されている半導体装置のように、従来利用されていなかった電極パッドの配置位置と重なる内層の位置にもトランジスタ素子を配置することで上記問題を解決することが考えられている。
【特許文献１】特開２０００−１９４７３４号公報
【特許文献２】特許第２５５９１０２号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本願出願人は、電極パッドの配置位置と重なる位置にトランジスタ素子を配置した集積回路の開発を行っており、係る開発の一環として、トランジスタ素子に圧力を加えた場合にその特性に変化があるかどうかについて実験を行った。
その結果、トランジスタ素子に、ある程度の圧力を外部から加えると、その特性に変化が生じることを確認した。なお、ここでいうある程度の圧力とは、トランジスタ素子が破壊されない程度の圧力である。
【０００６】
また、半導体集積回路の電極パッドと重なる位置に配置されているトランジスタ素子を構成に含む論理セルは、その電極パッドに加わる圧力の影響を受けて、通常の伝播遅延時間とは異なる値になることも実験で確認した。
そこで本発明は、上述のトランジスタ特性の変化を考慮して、タイミングシミュレーションに用いられる論理セルの伝播遅延時間に相当する値である遅延値を特定するバックアノテーション装置及び当該装置に関する諸技術を提供することを第１の目的とし、また、上述のトランジスタ特性の変化を考慮して、マスクレイアウト情報を補正するマスクレイアウト補正装置を提供することを第２の目的とし、更に、上述のトランジスタ特性の変化を考慮した半導体集積回路の製造方法を提供することを第３の目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成する本発明に係るバックアノテーション装置は、半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報を記憶する記憶手段と、前記マスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別手段と、
前記識別手段により識別された結果に応じて、前記論理セルの遅延値を選定する選定手段とを備えることを特徴とする。
【０００８】
また、前記記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である第１遅延値と、当該論理セルが電極パッドと重なる位置に配置されている場合の遅延値である第２遅延値とを記憶し、前記選定手段は、前記識別手段により識別された結果に応じて、前記記憶手段に記憶されている第１遅延値と第２遅延値のいずれかを前記論理セルの遅延値として選定するとしてもよい。
【０００９】
また、前記第２遅延値は、前記電極パッドにかかる圧力の大きさに応じて変化する値であるとしてもよい。
また、前記圧力は、前記半導体集積回路がウェハ状態である製造段階において、電気的特性検査のために用いられるプローブの電極パッド接触時の圧力であるとしてもよい。
また、前記記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である第１遅延値と、当該論理セルが電極パッドと重なる位置に配置されている場合の遅延値である第２遅延値を求めるための演算に用いる係数とを記憶し、前記選定手段は、前記識別手段により識別された結果に応じて、前記記憶手段に記憶されている第１遅延値と、前記係数を用いた演算により求められる第２遅延値のいずれかを、前記論理セルの遅延値として選定するとしてもよい。
【００１０】
また、前記係数は、前記電極パッドにかかる圧力の大きさに応じて変化する第２遅延値を求めるための演算に用いる係数であるとしてもよい。
また、本発明に係るマスクレイアウト補正装置は、半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報を記憶する記憶手段と、前記マスクレイアウト情報において、前記論理セルが電極パッドと一部重なる位置に配置されている場合、当該論理セルの位置が、（１）電極パッドと全く重ならない位置、又は（２）電極パッドと全部重なる位置のいずれかとなるように当該マスクレイアウト情報を補正する補正手段を備えることを特徴とする。
【００１１】
また、本発明に係るバックアノテーション方法は、半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別ステップと、前記識別ステップにおいて識別された結果に応じて、前記論理セルの遅延値を選定する選定ステップとを含むことを特徴とする。
【００１２】
また、本発明に係るプログラムは、バックアノテーション処理をコンピュータに実行させるプログラムであって、前記バックアノテーション処理は、前記半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別ステップと、前記識別ステップにおいて識別された結果に応じて、前記論理セルの遅延値を選定する選定ステップとを含むことを特徴とする。
【００１３】
また、本発明に係る記録媒体は、バックアノテーション処理をコンピュータに実行させるプログラムを記録したコンピュータ読み取り可能な記録媒体であって、前記バックアノテーション処理は、前記半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別ステップと、前記識別ステップにおいて識別された結果に応じて、前記論理セルの遅延値を選定する選定ステップとを含むことを特徴とする。
【００１４】
また、本発明に係る半導体集積回路の製造方法は、半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報に基づいて、前記論理セルが電極パッドと重なる位置に配置されているか否かを識別する識別工程と、前記識別工程において識別された結果に応じて、前記論理セルの遅延値を選定する選定工程と、前記選定工程において選定された論理セルの遅延値を用いて前記半導体集積回路のタイミングシミュレーションを行うシミュレーション工程と、前記シミュレーション工程において行われたタイミングシミュレーションの結果に基づいて、前記マスクレイアウト情報の補正を行う補正工程と、前記補正工程において補正されたマスクレイアウト情報に基づいて、前記半導体集積回路の製造を行う製造工程とを含むことを特徴とする。
【発明の効果】
【００１５】
本発明に係る上記構成のバックアノテーション装置を用いれば、論理セルが電極パッドと重なる位置にあるか否かに応じて、その論理セルの遅延値を選定するので、電極パッドと重なる位置にトランジスタ素子を配置した半導体集積回路の動作タイミングを精度良くシミュレーションすることができ、電極パッドと重なる位置にあるトランジスタ素子の特性変化によるタイミング不良が、当該半導体集積回路の製造後に判明するといった事態を極力抑えることができる。
【００１６】
また、前記半導体集積回路が多層構造である場合、上記構成のバックアノテーション装置の識別手段は、更に、論理セルが電極パッドと重なる位置に配置されている場合、当該論理セルを搭載する半導体集積回路を構成する配線層の数についても識別し、前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記論理セルの遅延値を選定するとしてもよいし、上記構成のバックアノテーション装置の記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である標準遅延値と、当該論理セルを搭載する半導体集積回路を構成する配線層の数毎に遅延値と対応付けられている層別遅延値とを記憶し、前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記記憶手段に記憶されている標準遅延値及び各層別遅延値のいずれかを、前記論理セルの遅延値として選定するとしてもよいし、上記構成のバックアノテーション装置の記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である標準遅延値と、当該論理セルを搭載する半導体集積回路を構成する配線層の数毎に決まる層別遅延値を求めるための演算に用いる、各層と対応付けられている係数とを記憶し、前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記記憶手段に記憶されている標準遅延値及び各層と対応付けられている係数を用いた演算により求められる各層別遅延値のいずれかを、前記論理セルの遅延値として選定するとしてもよい。
【００１７】
これらの構成により、電極パッドと重なる論理セルが論理セルを搭載する半導体集積回路を構成する配線層の数についても識別し、配線層の数によって異なる遅延値を確実に選定することができる。
また、上記構成のバックアノテーション装置の識別手段は、更に、論理セルが電極パッドと重なる位置に配置されている場合、当該論理セルと電極パッドとの重なり具合についても識別し、前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記論理セルの遅延値を選定するとしてもよいし、上記構成のバックアノテーション装置の記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である標準遅延値と、当該論理セルが電極パッドといずれかの重なり具合で重なる位置に配置されている場合の遅延値である、重なり具合と対応付けられている各具合別遅延値とを記憶し、前記選定手段は、前記識別手段により識別された全ての結果に応じて、前記記憶手段に記憶されている標準遅延値及び各具合別遅延値のいずれかを、前記論理セルの遅延値として選定するとしてもよいし、上記構成のバックアノテーション装置の記憶手段は、更に、前記論理セルが電極パッドと重ならない位置に配置されている場合の遅延値である標準遅延値と、当該論理セルが電極パッドといずれかの重なり具合で重なる位置に配置されている場合の遅延値である具合別遅延値を求めるための演算に用いる、各重なり具合と対応付けられている係数とを記憶し、前記選定手段は、前記識別手段により識別された結果に応じて、前記記憶手段に記憶されている標準遅延値及び各重なり具合と対応付けられている係数を用いた演算により求められる各具合別遅延値のいずれかを、前記論理セルの遅延値として選定するとしてもよい。
【００１８】
また、前記重なり具合とは、（１）パッドと論理セルのｎ型トランジスタ領域が重なる状態、（２）パッドと論理セルのｐ型トランジスタ領域が重なる状態、（３）パッドと論理セル全部が重なる状態、のいずれかの状態であるとしてもよい。
これらの構成により、電極パッドと論理セルとの重なり具合によって異なる遅延値を確実に選定することができる。
【００１９】
また、上記構成のマスクレイアウト補正装置を用いれば、半導体集積回路を構成する論理セルの配置位置は、（１）電極パッドと全く重ならない位置、又は（２）電極パッドと全部重なる位置のいずれかとなるように補正されるので、電極パッドと論理セルとの重なり具合によって、それぞれ異なる遅延値を特定する必要がなくなる。すなわち、上記（１）又は（２）のいずれかの位置にある場合の論理セルの遅延値のみを特定することができればよいので、遅延値を特定するために必要な情報を最小限にすることができる。
【００２０】
また、本発明に係るマスクレイアウト補正装置は、請求項１に記載のバックアノテーション装置と、前記選定手段により選定された論理セルの遅延値を用いてタイミングシミュレーションを行うタイミングシミュレーション手段と、タイミングシミュレーション結果に基づいて、電極パッドと重ならない位置に配置されている論理セルを、電極パッドと重なる位置に配置変更する、前記マスクレイアウト情報の補正を行う補正手段とを備えることを特徴とする。
【００２１】
また、本発明に係るマスクレイアウト補正装置は、半導体集積回路の電極パッド及び論理セルそれぞれの位置情報を含むマスクレイアウト情報を記憶する記憶手段と、論理セルが電極パッドと重なる位置に配置されている場合とそうでない場合とによって異なる値となる遅延値の差分を吸収するためのバッファを前記マスクレイアウト情報に加える補正を行う補正手段とを備えることを特徴とする。
【００２２】
上記構成のマスクレイアウト補正装置を用いれば、電極パッドと重なる位置にトランジスタ素子を配置した半導体集積回路の動作タイミングを精度良くシミュレーションし、そのシミュレーション結果に基づいてマスクレイアウト情報を補正するので、電極パッドと重なる位置のトランジスタ素子の特性変化によるタイミング不良が、当該半導体集積回路の製造後に判明するといった事態を極力抑えることができる。
【００２３】
また、上記製造方法によって、電極パッドと重なる位置にトランジスタ素子を配置した半導体集積回路を製造すれば、動作タイミングを精度良くシミュレーションし、そのシミュレーション結果に基づいてマスクレイアウト情報を補正するので、電極パッドと重なる位置にあるトランジスタ素子の特性変化によるタイミング不良が、当該半導体集積回路の製造後に判明するといった事態を極力抑えることができる。
【発明を実施するための最良の形態】
【００２４】
＜実施の形態１＞
以下、本発明の一実施形態であるバックアノテーション装置について、図面を用いて説明する。
なお、ここでいうバックアノテーション装置とは、半導体集積回路の設計に用いられるＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムの１機能であるバックアノテーション機能を実現する機能部を意味する。
【００２５】
ＣＡＤシステムは、ＣＰＵ、メモリ及びハードディスク等の記憶装置、入出力装置といったハードウェアで構成された、いわゆるコンピュータであり、その記憶装置に記憶されているＣＡＤシステム用プログラムが実行されることによりＣＡＤシステムの各種機能が実現される。
＜半導体集積回路＞
バックアノテーション装置を説明する前に、まず、設計対象である半導体集積回路について説明する。
【００２６】
図１（ａ）は、半導体集積回路の電極パッドのレイアウト図である。
同図に示す半導体集積回路１の外層には、６つの電極パッド１１が配置されている。そして、点線四角部分１２で示した電極パッド１１と重なる位置である、半導体集積回路１の内層の位置には、論理セルが配置されている。
論理セルとは、ゲートとも呼ばれ、ＡＮＤ、ＯＲ、ＮＯＴ等の論理表現機能を備えた電子回路のことをいう。
【００２７】
以下、同図に示すように電極パッドと重なる位置に配置された論理セルをＰＯＥ（Ｐａｄ  Ｏｎ  Ｅｌｅｍｅｎｔ）と呼ぶことにする。
次に、半導体集積回路１の実装状態について説明する。
図１（ｂ）は、半導体集積回路１の実装状態を説明するための図である。
半導体集積回路１は、ＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ  Ｃｏｎｄｕｃｔｉｖｅ  Ｆｉｌｍ：異方導電フィルム、アニソルムとも呼ばれる。）２を用いて、液晶パネル３と接着される。
【００２８】
ＡＣＦ２は、熱硬化性樹脂を主体とした接着剤であり、その中に３〜５μｍ程度の大きさの導電性粒子が分散して含まれている。
ＡＣＦ２を挟んだ形で、半導体集積回路１と液晶パネル３のそれぞれの電極に加熱及び加圧を行うことで、樹脂が硬化し、且つ各電極間の距離が縮まり（５μｍ以下）、ＡＣＦ２に含まれる導電性粒子が各電極間の導通を確保する。
【００２９】
こうして液晶パネル３と接着された半導体集積回路１の各電極パッドには、応力である圧力１１１が生じることになる。なお、圧力１１１は、トランジスタ素子を破壊しない程度の圧力である。
ここで補足的に説明すると、半田接合やワイヤーボンディング接合の場合、実装時に電極パッドに加わる熱及び圧力によってトランジスタ素子が破壊される可能性があるので、電極パッドと重なる位置には、トランジスタ素子は配置されていなかった。
【００３０】
しかし、ＡＣＦ接着は、半田接合やワイヤーボンディング接合等に比べ、実装時に電極パッドに加わる熱及び圧力が格段に小さく、トランジスタ素子が破壊される可能性が低いので、電極パッドと重なる位置にトランジスタ素子を配置することが可能である。
＜ＰＯＥ＞
次に、点線四角部分１２で示した半導体集積回路１の内層に配置された論理セル、すなわちＰＯＥについて説明する。
【００３１】
図２は、点線四角部分１２で示した半導体集積回路１の内層に配置されたＰＯＥのレイアウト図である。
同図に示すＰＯＥは、ＡＮＤ回路であって、同図に示すように、メタル層、チャネル層、コンタクト層、ポリシリコン層といった各種層で構成される。
そして、ＰＯＥには、電極パッドに加わる圧力が間接的に加わるため、ＰＯＥを構成する層に歪みが生じてトランジスタ素子の特性に変化が生じる。
【００３２】
よって、ＰＯＥの伝播遅延時間は、電極パッドと重ならない位置にある場合の同型の論理セルの伝播遅延時間とは異なる値になる。
この伝播遅延時間の違いについて、図を用いて説明する。
図３は、ＡＮＤ回路１４１、ＯＲ回路１４２、ＡＮＤ回路１４３、及びＡＮＤ回路１４４を含む論理回路を示す図である。
【００３３】
同図のＡＮＤ回路１４３が、ＰＯＥである場合とそうでない場合の、ＡＮＤ回路１４４が受ける信号タイミングの違いをタイミング図で示すと、図４のようになる。
図４によれば、ＡＮＤ回路１４３がＰＯＥである場合、その信号タイミングは、ＡＮＤ回路１４３がＰＯＥでないものの信号タイミングよりΔｔだけ早く出力される。
＜バックアノテーション装置＞
図５は、本発明に係るバックアノテーション装置の機能ブロック図である。
【００３４】
上述したように、バックアノテーション装置は、ＣＡＤシステムのバックアノテーション機能部であり、同図には、ＣＡＤシステムが備える各種機能部のうち、バックアノテーション機能を実現するために必要な機能部のみが示されている。
バックアノテーション装置１は、記憶部、レイアウトパラメータ抽出部１０３、ＰＯＥ識別部１０４、ノード接続別遅延値特定部１０７、タイミングシミュレーション実行部１０８を備え、記憶部には、マスクレイアウト情報１０１、論理ネットリスト１０２、標準論理セルライブラリ１０５及びＰＯＥ論理セルライブラリ１０６が記憶されている。
【００３５】
マスクレイアウト情報１０１は、レイアウト設計において作成された、半導体集積回路１の各層の配置配線に関する情報であり、例えば、論理セル及び電極パッドの配置位置及び大きさに関する情報、配線の配置位置や幅に関する情報、配線の抵抗及び容量に関するパラメータ情報等が含まれる。
論理ネットリスト１０２は、論理設計において作成された、半導体集積回路を構成する論理セル間の接続関係を示す情報である。論理セル間の接続を一般的にノード接続と呼び、配線を意味する。また、論理ネットリスト１０２に記載されている各論理セルを示すインスタンスは、論理セル名で論理セルライブラリと対応付けられている。
【００３６】
なお、論理設計段階では、論理ネットリスト１０２上のインスタンスは全て、標準論理セルライブラリ１０５と対応付けられている。
標準論理セルライブラリ１０５は、ＰＯＥでない各種論理セルの論理表現を示す情報及び駆動能力（消費電力、遅延値等）を示す情報で構成され、ＰＯＥ論理セルライブラリ１０６は、ＰＯＥである各種論理セルの論理表現を示す情報及び駆動能力を示す情報で構成されている。
【００３７】
レイアウトパラメータ抽出部１０３は、記憶部に記憶されているマスクレイアウト情報１０１から、配線の抵抗及び容量に関するパラメータ情報を抽出する機能を有する。抽出したパラメータ情報は、ノード接続別遅延値特定部１０７に送られる。
ＰＯＥ識別部１０４は、記憶部に記憶されているマスクレイアウト情報１０１に基づいて半導体集積回路を構成する論理セルがＰＯＥであるか否かを識別する機能を有する。
【００３８】
具体的には、電極パッドの配置位置及び大きさに関する情報と、論理セルの配置位置及び大きさに関する情報とを照らし合わせてＰＯＥを検出し、検出されたＰＯＥである論理ネットリスト１０２に記載されているインスタンスに対して、その論理セル名を、ＰＯＥであることが識別可能なように書き換える。
図６は、論理ネットリスト１０２の書き換えを説明するための図である。
【００３９】
マスクレイアウト情報から、インスタンス「ＡＮＤ１４３」がＰＯＥであることが検出された場合、ＰＯＥ識別部１０４は、指示線６０１が示すように、論理ネットリスト１０２に記載されているインスタンス「ＡＮＤ１４３」の論理セル名を、標準論理セルライブラリ１０５を示す「ＡＮＤ」からＰＯＥ論理セルライブラリ１０６を示す「ＰＯＥ＿ＡＮＤ」に書き換える。
【００４０】
書き換えが行われた論理ネットリスト１０２Ａは、ノード接続別遅延値特定部１０７に送られる。
ノード接続別遅延値特定部１０７は、レイアウトパラメータ抽出部１０３によって抽出されたパラメータ情報と、ＰＯＥ識別部１０４によって書き換えが行われた論理ネットリスト１０２Ａと、記憶部に記憶されている標準論理セルライブラリ１０５及びＰＯＥ論理セルライブラリ１０６とに基づいて、ノード接続別に配線遅延値を特定する機能を有する。
【００４１】
配線遅延値には、論理セルの遅延値が含まれており、ノード接続別遅延値特定部１０７は、書き換えが行われた論理ネットリスト１０２Ａの論理セル名が示す標準論理セルライブラリ１０５或いはＰＯＥ論理セルライブラリ１０６のいずれかに記載されている遅延値を選定する。
タイミングシミュレーション実行部１０８は、ノード接続別遅延値特定部１０７において特定された配線遅延値を用いてタイミングシミュレーションを実行する機能を有する。
【００４２】
以上説明したように、本発明に係るバックアノテーション装置１００を用いれば、論理セルが電極パッドと重なる位置にあるか否かに応じて、その論理セルの遅延値を選定するので、電極パッドと重なる位置にトランジスタ素子を配置した半導体集積回路の動作タイミングを精度良くシミュレーションすることができる。
なお、ＰＯＥ論理セルライブラリ１０６を記憶する代わりに、標準論理セルライブラリ１０５に記載されている遅延値を用いて演算で、ＰＯＥの遅延値を算出することも考えられる。この場合、バックアノテーション装置１００は、ＰＯＥの遅延値を求めるために用いる係数を記憶部に記憶しておくことが考えられる。
【００４３】
また、電極パッドに加わる圧力を入力することで、その圧力に対応した遅延値を算出することも考えられる。
例えば、半導体集積回路がウェハ状態の段階で、電気的特性の検査が行われるが、その際、プローブが電極パッドを押下する。この時の圧力を考慮して、ＰＯＥの遅延値を特定しておくことも考えられる。
【００４４】
更に、以下に述べる変形例が考えられる。
＜変形例１＞
図７は、多層構造半導体集積回路の実装状態において、当該半導体集積回路の電極パッドに加わる圧力を示した図である。
同図に示すように半導体集積回路１Ａが、ｎ層の多層構造である場合、ＰＯＥが配置される層によって、ＰＯＥが受ける圧力が異なることが考えられる。
【００４５】
すなわち、電極パッド１１が直接受ける圧力１１１Ａは、層の厚みによって分散され、同図に示す第１層に配置されたＰＯＥと、ｎ（ｎは２以上の整数）層に配置されたＰＯＥでは、受ける圧力が異なる。
そこで、変形例１に係るバックアノテーション装置は、設計対象の半導体集積回路が多層構造である場合に、ＰＯＥがどの層に配置されているかについても識別して、その識別結果に応じて、論理セルの遅延値を選定することを特徴としている。
【００４６】
図８は、変形例１に係るバックアノテーション装置の機能ブロック図である。
図８に示すバックアノテーション装置１００Ａが、図５で示したバックアノテーション装置１００と異なる点は、ＰＯＥ識別部１０４Ａと、ＰＯＥ論理セルライブラリ１０６の代わりに、層別のＰＯＥ論理セルライブラリである第１層ＰＯＥ論理セルライブラリ１０６Ａ、第２層ＰＯＥ論理セルライブラリ１０６Ｂ、第ｎ層ＰＯＥ論理セルライブラリ１０６Ｃを記憶部に記憶している点であり、それ以外は同じである。
【００４７】
ＰＯＥ識別部１０４Ａは、マスクレイアウト情報１０１に基づいて半導体集積回路を構成する論理セルがＰＯＥであるか否かを識別すると共に、ＰＯＥであれば、どの層に配置されているかについても識別する機能を有する。
具体的には、電極パッドの配置位置及び大きさに関する情報と、論理セルの配置位置及び大きさに関する情報とを照らし合わせてＰＯＥとそれが配置されている層とを検出し、検出されたＰＯＥである論理ネットリスト１０２に記載されているインスタンスの論理セル名を、ＰＯＥであること及び配置層が識別可能なように書き換える。
【００４８】
図９は、論理ネットリスト１０２の書き換えを説明するための図である。
マスクレイアウト情報から、インスタンス「ＡＮＤ１４３」がＰＯＥであって、第２層に配置されていることが検出された場合、ＰＯＥ識別部１０４Ａは、論理ネットリスト１０２に記載されているインスタンス「ＡＮＤ１４３」の論理セル名を、指示線９０１が示すように標準論理セルライブラリ１０５を示す「ＡＮＤ」から第２層ＰＯＥ論理セルライブラリ１０６Ｂを示す「２＿ＰＯＥ＿ＡＮＤ」に書き換える。
【００４９】
このように、変形例１に係るバックアノテーション装置を用いれば、ＰＯＥがどの層に配置されているかによって異なる遅延値を、正しく選定することができ、より精度の高いタイミングシミュレーションを行うことができる。
なお、各層と対応付けられたＰＯＥ論理セルライブラリを記憶する代わりに、標準論理セルライブラリ１０５に記載されている遅延値を用いて演算で、各層別のＰＯＥの遅延値を算出することも考えられる。この場合、バックアノテーション装置１００は、ＰＯＥの遅延値を求めるために用いる、各層と対応付けられている係数を記憶部に記憶しておくことが考えられる。
【００５０】
＜変形例２＞
図１０は、半導体集積回路１の電極パッドのレイアウト及び点線四角部分１３で示した半導体集積回路１の内層に配置された論理セルのレイアウトを示す図である。
同図は、ＡＮＤ回路を構成するＰ型トランジスタ領域とｎ型トランジスタ領域のうち、ｎ型トランジスタ領域のみが電極パッドと重なっている状態を示している。
【００５１】
このように、論理セルが電極パッド１１と一部分だけ重なるように配置される場合が想定される。この場合、論理セル全体が電極パッドと重なっている場合に比べると、加わる圧力の影響が異なってくるため、伝播遅延時間の変化も異なる。
そこで、変形例２に係るバックアノテーション装置は、ＰＯＥの重なり具合についても識別して、その識別結果に応じて、論理セルの遅延値を選定することを特徴としている。
【００５２】
ここでいう重なり具合とは、（１）パッドと論理セルのｎ型トランジスタ領域が重なる状態、（２）パッドと論理セルのｐ型トランジスタ領域が重なる状態、（３）パッドと論理セル全部が重なる状態、の３つの状態である。
図１１は、変形例２に係るバックアノテーション装置の機能ブロック図である。
図１１に示すバックアノテーション装置１００Ｂが、図５で示したバックアノテーション装置１００と異なる点は、ＰＯＥ識別部１０４Ｂと、ノード接続別遅延値特定部１０７Ｂと、ＰＯＥ論理セルライブラリ１０６の代わりに、ＰＯＥの電極パッドとの重なり具合で変化する伝播遅延時間に相当する遅延値を求めるために用いられる、重なり具合別に対応付けられているＰＯＥ遅延値演算係数１０６Ｄを記憶部に記憶している点であり、それ以外は同じである。
【００５３】
ＰＯＥ識別部１０４Ｂは、マスクレイアウト情報１０１に基づいて半導体集積回路を構成する論理セルがＰＯＥであるか否かを識別すると共に、ＰＯＥであれば、電極パッドとの重なり具合についても識別する機能を有する。
具体的には、電極パッドの配置位置及び大きさに関する情報と、論理セルの配置位置及び大きさに関する情報とを照らし合わせてＰＯＥとその電極パッドとの重なり具合とを検出し、検出されたＰＯＥである論理ネットリスト１０２に記載されているインスタンスの論理セル名を、ＰＯＥであること及びその重なり具合が識別可能なように書き換える。
【００５４】
図１２は、論理ネットリスト１０２の書き換えを説明するための図である。
マスクレイアウト情報から、インスタンス「ＡＮＤ１４３」がＰＯＥであって、ｎ型トランジスタ領域のみが重なっていることが検出された場合、ＰＯＥ識別部１０４Ｂは、論理ネットリスト１０２に記載されているインスタンス「ＡＮＤ１４３」の論理セル名を、指示線１２０１が示すように標準論理セルライブラリ１０５を示す「ＡＮＤ」から、ｎ型トランジスタ領域のみが重なっていることを示す「Ｎ＿ＰＯＥ＿ＡＮＤ」に書き換える。
【００５５】
ノード接続別遅延値特定部１０７Ｂは、論理セルの遅延値を、論理ネットリスト１０２に記載されている論理セル名に基づいて選定する。すなわち、論理セル名が標準論理セルライブラリ１０５を示すものであれば、標準論理セルライブラリ１０５に記載されている遅延値を選定し、論理セル名が「Ｎ＿ＰＯＥ＿ＡＮＤ」等、ＰＯＥを示すものであれば、ＰＯＥ遅延値演算係数１０６Ｄと標準論理セルライブラリ１０５に記載されている遅延値とを用いて、ｎ型トランジスタ領域のみが重なっている場合の論理セルの遅延値を演算で求める。
【００５６】
このように、変形例２に係るバックアノテーション装置を用いれば、ＰＯＥの電極パッドとの重なり具合によって異なる遅延値を、正しく選定することができ、より精度の高いタイミングシミュレーションを行うことができる。
なお、ＰＯＥ遅延値演算係数１０６の代わりに、重なり具合と対応付けられたＰＯＥ論理セルライブラリを記憶部に予め記憶しておいてもよい。
＜実施の形態２＞
本発明は、上述のバックアノテーション装置として実現される他、マスクレイアウト補正装置として実現してもよい。
【００５７】
ここでいうマスクレイアウト補正装置とは、半導体集積回路の設計に用いられるＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）システムの１機能であるマスクレイアウト補正機能を実現する機能部を意味する。
本発明に係るマスクレイアウト補正装置は、論理セルが電極パッドと一部重なる位置に配置されている場合、当該論理セルの位置を（１）電極パッドと全く重ならない位置、又は（２）電極パッドと全部重なる位置のいずれかとなるように当該マスクレイアウト情報を補正することを特徴としている。
【００５８】
図１３は、マスクレイアウト補正装置によるマスクレイアウトの補正処理を説明するために用いる図である。
同図に示すように、半導体集積回路１の電極パッド１１と一部重なる点線四角部分１３ａが示す位置に論理セルが配置されている場合、（１）当該論理セルの配置位置を、半導体集積回路１ａの点線四角部分１３ａが示す位置、すなわち、電極パッドと全く重ならない位置に変更する、又は（２）当該論理セルの配置位置を、半導体集積回路１ｂの点線四角部分１３ｂが示す位置に変更する、すなわち、電極パッドと全部重なる位置に変更する補正を行う。
【００５９】
これにより、電極パッドと論理セルとの重なり具合によって、それぞれ異なる遅延値を特定する必要がなくなる。すなわち、上記（１）又は（２）のいずれかの位置にある場合の論理セルの遅延値のみを特定することができればよいので、遅延値を特定するために必要な情報を最小限にすることができる。
また、上述のバックアノテーション装置によって実施されたタイミングシミュレーションの結果、いずれかのノード接続において、マージン不足が確認されることが考えられる。
【００６０】
この場合、そのマージン不足を補うために、本発明に係るマスクレイアウト補正装置は、電極パッドと重ならない位置にある論理セルをあえて、電極パッドと重なる位置に配置変更することで、そのマージン不足を補うようにするものであってもよい。
また、電極パッドと重なる位置に配置された論理セルの遅延値が変化することで、当該論理セルが接続されている配線において、設計当初目標としていた遅延よりも早くなることが考えられる。そこで、本発明に係るマスクレイアウト補正装置は、論理セルが電極パッドと重なる位置に配置されている場合とそうでない場合とによって異なる値となる遅延値の差分を吸収するために、バッファを前記マスクレイアウト情報に加える補正を行うものであってもよい。
【００６１】
例えば、図１４の論理回路図が示すように、ＡＮＤ回路１４３がＰＯＥの場合、ＡＮＤ回路１４３とＡＮＤ回路１４４との接続間にバッファ１４０を挿入する。
これにより、ＰＯＥが原因の、ホールドエラー等のタイミングエラーの発生を抑えることができる。
＜補足＞
本発明は上述の各実施の形態に限定されるものではないのは勿論である。以下のものも含まれる。
（１）本発明は、バックアノテーション方法であるとしてもよいし、上述したバックアノテーション装置及びマスクレイアウト補正装置を実現させるためのプログラムであるとしてもよい。
【００６２】
このプログラムは、記録媒体に記録し又は各種通信路等を介して流通させ頒布することができる。このような記録媒体には、ＩＣカード、光ディスク、フレキシブルディスク、ＲＯＭ等がある。
（２）本発明は、ＰＯＥを含む半導体集積回路の製造方法であるとしてもよい。
図１５は、本発明に係る製造方法の工程フローを示す図である。
【００６３】
半導体集積回路の設計工程は、機能設計工程Ｓ１、論理設計工程Ｓ２、レイアウト設計工程Ｓ３の３つに大きく分けることができ、一般的にこの順番で設計が行われている。
機能設計工程Ｓ１、論理設計工程Ｓ２、レイアウト設計工程Ｓ３、プロセス工程Ｓ８、実装工程Ｓ９、評価テスト工程Ｓ１０については、従来と同様であるため簡単に説明する。
【００６４】
機能設計工程Ｓ１では、設計する半導体集積回路の仕様を定義しその仕様を実現するための機能ブロックから成るアルゴリズムを設計する。
論理設計工程Ｓ２では、機能設計工程Ｓ１において設計されたアルゴリズムに基づいて、電気的な接続関係を表す論理回路を設計する。この工程で、上述した論理ネットリストが作成される。
【００６５】
レイアウト設計工程Ｓ３では、論理設計工程Ｓ２において設計された論理ネットリストに基づいて、半導体集積回路のマスクパターンの設計を行う。この工程で、上述したマスクレイアウト情報が作成される。
レイアウト設計工程Ｓ３の後に行われるバックアノテーションには、識別工程Ｓ４、選定工程Ｓ５及びシミュレーション工程Ｓ６が含まれる。
【００６６】
識別工程Ｓ４では、レイアウト設計工程Ｓ３において作成されたマスクレイアウト情報に基づいて半導体集積回路を構成する論理セルがＰＯＥであるか否かを識別する。
具体的には、マスクレイアウト情報に記載されている電極パッドの配置位置及び大きさに関する情報と、論理セルの配置位置及び大きさに関する情報とを照らし合わせてＰＯＥを検出し、検出したＰＯＥを識別するべく、論理設計工程Ｓ２において作成された論理ネットリスト上のＰＯＥであるインスタンスの論理セル名の書き換えを行う。
【００６７】
選定工程Ｓ５では、識別工程Ｓ４において書き換えが行われた論理ネットリストに基づいて論理セルの遅延値を選定し、配線遅延値の算出を行う。
シミュレーション工程Ｓ６では、算出された配線遅延値を用いてタイミングシミュレーションを行う。
補正工程Ｓ７は、シミュレーション工程Ｓ６において行われたタイミングシミュレーションの結果を、論理ネットリスト及びマスクレイアウト情報に反映させる補正を行う。
【００６８】
プロセス工程Ｓ８では、補正工程Ｓ７において補正されたマスクレイアウト情報に基づいて、マスク及びウェハの製造を行う。
実装工程Ｓ９では、ウェハに作りこまれた半導体集積回路をダイシングして、他部品との接合及びモールディング等が行われる。
評価テスト工程Ｓ１０では、自動検査装置（テスタ）を使って、半導体集積回路の電気的特性や信頼性が確保されているかについてテストする。
【００６９】
評価テスト工程Ｓ１０において行われたテストで基準をクリアしたものが出荷される。
ＰＯＥを含む半導体集積回路を製造する場合に、上述の製造方法で製造すれば、設計段階のタイミングシミュレーションにおいて、ＰＯＥの特性変化を考慮したシミュレーションが実施されるので、評価テスト工程Ｓ１０の段階で、ＰＯＥの特性変化によるタイミングエラーが判明するといった事態を防ぐことができる。
【産業上の利用可能性】
【００７０】
本発明は、半導体集積回路の設計に有用である。
【図面の簡単な説明】
【００７１】
【図１】（ａ）半導体集積回路の電極パッドのレイアウト図である。  （ｂ）半導体集積回路１の実装状態を説明するための図である。
【図２】点線四角部分１２で示した半導体集積回路１の内層に配置されたＰＯＥのレイアウト図である。
【図３】論理回路図である。
【図４】信号タイミング図である。
【図５】バックアノテーション装置の機能ブロック図である。
【図６】論理ネットリスト１０２の書き換えを説明するための図である。
【図７】多層構造半導体集積回路の実装状態において、当該半導体集積回路の電極パッドに加わる圧力を示した図である。
【図８】変形例１に係るバックアノテーション装置の機能ブロック図である。
【図９】論理ネットリスト１０２の書き換えを説明するための図である。
【図１０】論理セルのレイアウトを示す図である。
【図１１】変形例２に係るバックアノテーション装置の機能ブロック図である。
【図１２】論理ネットリスト１０２の書き換えを説明するための図である。
【図１３】マスクレイアウトの補正処理を説明するために用いる図である。
【図１４】マスクレイアウト補正装置によってバッファが挿入された論理回路図である。
【図１５】本発明に係る製造方法の工程フローを示す図である。
【符号の説明】
【００７２】
１          半導体集積回路
２          ＡＣＦ
３          液晶パネル
１１、３１  電極パッド
１０１      マスクレイアウト情報
１０２      論理ネットリスト
１０３      レイアウトパラメータ抽出部
１０４、１０４Ａ、１０４Ｂ    ＰＯＥ識別部
１０５      標準論理セルライブラリ
１０６      ＰＯＥ論理セルライブラリ
１０６Ａ    第１層ＰＯＥ論理セルライブラリ
１０６Ｂ    第２層ＰＯＥ論理セルライブラリ
１０６Ｃ    第ｎ層ＰＯＥ論理セルライブラリ
１０６Ｄ    ＰＯＥ遅延値演算係数
１０７、１０７Ｂ      ノード接続別遅延値特定部
１０８      タイミングシミュレーション実行部
１１１、１１１Ａ  圧力
【図１】
2005346490.tif 000003
【図２】
2005346490.tif 000004
【図３】
2005346490.tif 000005
【図４】
2005346490.tif 000006
【図５】
2005346490.tif 000007
【図６】
2005346490.tif 000008
【図７】
2005346490.tif 000009
【図８】
2005346490.tif 000010
【図９】
2005346490.tif 000011
【図１０】
2005346490.tif 000012
【図１１】
2005346490.tif 000013
【図１２】
2005346490.tif 000014
【図１３】
2005346490.tif 000015
【図１４】
2005346490.tif 000016
【図１５】
2005346490.tif 000017