(57)【要約】【課題】高信頼性で且つ高速な強誘電体記憶装置を実現できるようにする。【解決手段】強誘電体キャパシタを用い、データを記憶するノーマルセルと、基準電位を発生させるリファレンスセルと、ノーマルセルと基準電位との電位差を増幅するセンスアンプと、ノーマルセルとリファレンスセルとセンスアンプとを制御する制御回路とを備えた強誘電体記憶装置において、ノーマルセルのワード線ＷＬを非活性化して第１の強誘電体キャパシタＣ１を第１のビット線ＢＬ１から切り離した後に、ビット線プリチャージ制御線を活性化し、第１のビット線プリチャージ回路７を駆動することにより第１のビット線ＢＬ１をディスチャージする。【選択図】  図２
2005332513.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが、強誘電体を容量膜とし、データを保持する第１の強誘電体キャパシタ及び該第１の強誘電体キャパシタの第１電極と接続された第１のトランジスタを有する複数のノーマルセルと、
前記第１のトランジスタと接続された第１のビット線と、
前記第１のビット線と接地との間に設けられたスイッチ回路である第１のビット線プリチャージ回路と、
前記各第１のトランジスタのゲートと接続されたワード線とを備えた強誘電体記憶装置であって、
前記ワード線は、前記第１のビット線プリチャージ回路が駆動されて前記第１のビット線における電位がディスチャージされるよりも前に、非活性状態にされることにより、前記第１の強誘電体キャパシタが前記第１のビット線から切り離されることを特徴とする強誘電体記憶装置。
【請求項２】
前記各第１の強誘電体キャパシタの第２電極と接続されたセルプレート線をさらに備え、
前記各ノーマルセルからデータを読み出す場合に、前記セルプレート線は前記ワード線よりも先に活性状態にされることを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項３】
それぞれが前記第１のビット線及び基準電位の発生回路と接続され、前記第１のビット線の電位と前記基準電位との電位差を増幅する複数のセンスアンプと、
前記各基準電位の発生回路と接続された複数の第２のビット線と、
前記第２のビット線に設けられたスイッチ回路である第２のビット線プリチャージ回路とをさらに備え、
前記各基準電位の発生回路は、
前記各センスアンプにそれぞれ前各記第２のビット線により接続されたリファレンスセルであり、
前記各リファレンスセルは、
強誘電体を容量膜とし、データを保持する第２の強誘電体キャパシタと、
前記第２の強誘電体キャパシタの第１電極と接続された第２のトランジスタとを有し、
前記第２のトランジスタは、前記各第２のビット線と接続され、
前記各第２のトランジスタのゲートは、リファレンスワード線と接続され、
前記各第２の強誘電体キャパシタの第２電極は、リファレンスセルプレート線と接続され、
前記各リファレンスセルのうち互いに隣接する２つのリファレンスセルには、前記隣接する２つのリファレンスセルに互いに異なるデータを書きこむリセット回路が接続され、
前記隣接する２つのリファレンスセルの前記各第２のビット線は、スイッチ回路であるレベルイコライズ回路により相互に接続されていることを特徴とする請求項１又は２に記載の強誘電体記憶装置
【請求項４】
前記リファレンスセルプレート線に印加される信号は、前記セルプレート線に印加される信号と同期していることを特徴とする請求項３に記載の強誘電体記憶装置。
【請求項５】
前記リファレンスセルプレート線に印加される信号は、前記セルプレート線に印加される信号と非同期であることを特徴とする請求項３に記載の強誘電体記憶装置。
【請求項６】
前記第２の強誘電体キャパシタの第１電極における電位が電源電圧から接地電圧にディスチャージされる速度は、
前記第１のビット線における電位が電源電圧から接地電圧にディスチャージされる速度と比べて小さいことを特徴とする請求項３から５のいずれか１項に記載の強誘電体記憶装置。
【請求項７】
前記第２の強誘電体キャパシタの第１電極における電位が電源電圧から接地電圧にディスチャージされる動作は、
前記第１のビット線における電位が電源電圧から接地電圧にディスチャージされる動作よりも先に開始されることを特徴とする請求項６に記載の強誘電体記憶装置。
【請求項８】
それぞれが前記第１のビット線及び基準電位の発生回路と接続され、前記第１のビット線の電位と前記基準電位との電位差を増幅する複数のセンスアンプと、
前記各基準電位の発生回路と接続された複数の第２のビット線と、
前記第２のビット線に設けられたスイッチ回路である第２のビット線プリチャージ回路とをさらに備え、
前記各基準電位の発生回路は、
前記各センスアンプにそれぞれ前記各第２のビット線により接続されたリファレンスセルであり、
前記各リファレンスセルは、
強誘電体を容量膜とし、データを保持する第２の強誘電体キャパシタと、
前記第２の強誘電体キャパシタの第１電極と接続された第２のトランジスタとを有し、
前記各第２のトランジスタは、前記各第２のビット線と接続され、
前記各第２のトランジスタのゲートは、リファレンスワード線と接続され、
前記各リファレンスセルのうち互いに隣接する２つのリファレンスセルには、前記隣接する２つのリファレンスセルに互いに異なるデータを書きこむリセット回路が接続され、
前記隣接する２つのリファレンスセルの前記各第２のビット線は、スイッチ回路であるレベルイコライズ回路により相互に接続され、
前記各第２の強誘電体キャパシタのうち一方のデータを保持する第２の強誘電体キャパシタの第２電極は、第１のリファレンスセルプレート線と接続され、
前記各第２の強誘電体キャパシタのうち他方のデータを保持する第２の強誘電体キャパシタの第２電極は、第２のリファレンスセルプレート線と接続されていることを特徴とする請求項１又は２に記載の強誘電体記憶装置
【請求項９】
それぞれが、強誘電体を容量膜とし、データを保持する第１の強誘電体キャパシタ及び該第１の強誘電体キャパシタの第１電極と接続された第１のトランジスタを有する複数のノーマルセルと、
前記第１のトランジスタと接続された第１のビット線と、
前記第１のビット線に設けられたスイッチ回路である第１のビット線プリチャージ回路と、
前記各第１の強誘電体キャパシタの第２電極と接続されたセルプレート線と、
前記各第１のトランジスタのゲートと接続されたワード線とを備えた強誘電体記憶装置の読み出し方法であって、
前記セルプレート線を活性化する工程と、
前記ワード線を活性化する工程と、
前記ワード線を非活性化する工程と、
前記ワード線を非活性化する工程よりも後に、前記第１のビット線プリチャージ回路を駆動する工程とを備えていることを特徴とする強誘電体記憶装置の読み出し方法。
【請求項１０】
前記セルプレート線を活性化する工程は、前記ワード線を活性化する工程よりも前に行うことを特徴とする請求項９に記載の強誘電体記憶装置の読み出し方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリセルに強誘電体キャパシタを用いる強誘電体記憶装置及びその読み出し方法に関する。
【背景技術】
【０００２】
近年、強誘電体記憶装置はプロセスの微細化と大容量化に伴って、現状の２トランジスタ２強誘電体キャパシタ型のメモリセルに代わり、メモリセルサイズを縮小することができる１トランジスタ１強誘電体キャパシタ型のメモリセルの採用が進められている。１トランジスタ１強誘電体キャパシタ型の強誘電体記憶装置は、メモリセルとしてデータを保持するノーマルセルに加えて基準電位（リファレンスレベル）を発生するリファレンスセルを必要とする。強誘電体記憶装置の信頼性の向上及び高速化のためには、メモリセルの強誘電体キャパシタに保持されている分極電荷量の減少等によって生じるデータの劣化を防止すると共に、メモリセルのビット線ディスチャージ時間を短縮することが重要となってきている。
【０００３】
以下に、従来の強誘電体記憶装置について図面を参照しながら説明する。
【０００４】
図５は従来の強誘電体記憶装置の回路構成を示している。図５に示すように従来の強誘電体記憶装置は、データを保持するメモリセルとして、ゲートがワード線ＷＬと接続され且つドレインが第１のビット線ＢＬ１と接続された第１のトランジスタＴ１と、第１電極が第１のトランジスタＴ１のソースと接続され且つ第２電極がセルプレート線ＣＰと接続された第１の強誘電体キャパシタＣ１とからなる第１のノーマルセル１０１及びゲートがワード線ＷＬと接続され且つドレインが第３のビット線ＢＬ３と接続された第３のトランジスタＴ３と、第１電極が第３のトランジスタＴ３のソースと接続され且つ第２電極がセルプレート線ＣＰと接続された第３の強誘電体キャパシタＣ３とからなる第２のノーマルセル１０２を備えている。
【０００５】
また、基準電位発生用のデータを保持するメモリセルとして、ゲートがリファレンスワード線ＲＷＬと接続され且つドレインが第２のビット線ＢＬ２と接続された第２のトランジスタＴ２と、第１電極が第２のトランジスタＴ２のソースと接続され且つ第２電極がリファレンスセルプレート線ＲＣＰと接続された第２の強誘電体キャパシタＣ２とからなる第１のリファレンスセル１０３及びゲートがリファレンスワード線ＲＷＬと接続され且つドレインが第４のビット線ＢＬ４と接続された第４のトランジスタＴ４と、第１電極がトランジスタＴ４のソースと接続され且つ第２電極がリファレンスセルプレート線ＲＣＰと接続された第４の強誘電体キャパシタＣ４とからなる第２のリファレンスセル１０４を備えている。
【０００６】
第１のリファレンスセル１０３及び第２のリファレンスセル１０４には、それぞれに所定のデータを書きこむ回路として第５のトランジスタＴ５及び第６のトランジスタＴ６からなるリセット回路１０５が設けられており、第５のトランジスタＴ５のドレインは第２の強誘電体キャパシタＣ２の第１電極とノードＳＴ２において接続され、第６のトランジスタＴ６のドレインは第４の強誘電体キャパシタＣ４の第１電極とノードＳＴ４において接続されている。
【０００７】
リセット回路１０５における第５のトランジスタＴ５及び第６のトランジスタＴ６の各ゲートはリセット信号線ＲＳＴにそれぞれ接続され、第５のトランジスタＴ５のソースにはリセットドライバ回路１０６の出力線ＲＦＤ０が接続され、第６のトランジスタＴ６のソースは接地されている。
【０００８】
リセットドライバドライバ回路１０６は、それぞれのドレインが出力線ＲＦＤ０に接続され、それぞれのソースが接地された第７のトランジスタＴ７及び第８のトランジスタＴ８と、ドレインが出力線ＲＦＤ０に接続されソースが電源線に接続された第９のトランジスタＴ９とを備えている。第７のトランジスタＴ７のゲートは第１のリセットドライバ制御線ＸＲＤＩＮ２に接続され、第８のトランジスタＴ８のゲートは第３のリセットドライバ制御線ＲＤＩＮ４に接続され、第９のトランジスタＴ９のゲートは第２のリセットドライバ制御線ＸＲＤＩＮ３に接続されている。
【０００９】
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、それぞれ第１０のトランジスタＴ１０からなる第１のビット線プリチャージ回路１０７及び第１１のトランジスタＴ１１からなる第２のビット線プリチャージ回路１０８により各々接地されると共に、ビット線対として第１のセンスアンプ１１５に接続されている。
【００１０】
同様に第３のビット線ＢＬ３及び第４のビット線ＢＬ４は、それぞれ第１２のトランジスタＴ１２からなる第３のビット線プリチャージ回路１０９及び第１３のトランジスタＴ１３からなる第４のビット線プリチャージ回路１１０により各々接地されると共に、ビット線対として第２のセンスアンプ１１６に接続されている。また、第２のビット線ＢＬ２及び第４のビット線ＢＬ４は第１４のトランジスタＴ１４からなるレベルイコライズ回路１１１により相互に接続されている。
【００１１】
さらに、これらの各回路を制御するための制御回路１２０が設けられており、制御回路１２０はワード線ＷＬ、セルプレート線ＣＰ、リファレンスワード線ＲＷＬ及びリファレンスセルプレート線ＲＣＰを駆動することにより、第１のノーマルセル１０１及び第２のノーマルセル１０２並びに第１のリファレンスセル１０３及び第２のリファレンスセル１０４の動作を制御する。
【００１２】
また、制御回路１２０は、リセット信号線ＲＳＴを駆動することによりリセット回路１０５を制御し、第１のリセットドライバ制御線ＸＲＤＩＮ２、第２のリセットドライバ制御線ＸＲＤＩＮ３及び第３のリセットドライバ制御線ＲＤＩＮ４を駆動することによりリセットドライバ回路１０６を制御する。さらに、ビット線プリチャージ制御線ＢＰを駆動することにより第１のビット線プリチャージ回路１０７、第２のビット線プリチャージ回路１０８、第３のビット線プリチャージ回路１０９及び第４のビット線プリチャージ回路１１０を制御し、レベルイコライズ制御線ＲＥＱを駆動することによりレベルイコライズ回路１１１を制御する。また、センスアンプ起動線ＳＡＥを駆動することにより第１のセンスアンプ１１５及び第２のセンスアンプ１１６を制御する。
【００１３】
制御回路１２０には、上記の第１のノーマルセル１０１、第２のノーマルセル１０２、第１のリファレンスセル１０３、第２のリファレンスセル１０４、リセット回路１０５、リセットドライバ回路１０６、第１のビット線プリチャージ回路１０７、第２のビット線プリチャージ回路１０８、第３のビット線プリチャージ回路１０９、第４のビット線プリチャージ回路１１０及びレベルイコライズ回路１１１からなるユニットが複数接続されており、各ユニットを同時に制御できる。
【００１４】
次に、従来の強誘電体記憶装置の回路動作について図面を参照しながら説明する。ここでは、第１のノーマルセル１０１には“１”データが保持され、第２のノーマルセル１０２には“０”データが保持されているとし、また、第１のリファレンスセル１０３には“１”データが、第２のリファレンスセル１０４には“０”データが保持されているとする。なお、“１”データは、強誘電体キャパシタの第１電極が正極となる残留分極を有する場合とし、“０”データは、第２電極が正極となる残留電極を有する場合とする。
【００１５】
図６は、図５に示す強誘電体記憶装置の読み出し動作の動作タイミングを示している。図６に示すように、初期状態は、ビット線プリチャージ制御線ＢＰは“Ｈ”レベルの電圧（電源電圧）が出力された活性状態であるため、第１のビット線プリチャージ回路１０７、第２のビット線プリチャージ回路１０８、第３のビット線プリチャージ回路１０９及び第４のビット線プリチャージ回路１１０が駆動され、従って第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４の電位は接地電圧である。このとき、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、レベルイコライズ制御線ＲＥＱ、リセット信号線ＲＳＴ、第１のリセットドライバ制御線ＸＲＤＩＮ２、第３のリセットドライバ制御線ＲＤＩＮ４及びセンスアンプ起動線ＳＡＥの電圧は非活性状態となる“Ｌ”レベル（接地電圧）であり、第２のリセットドライバ制御線ＸＲＤＩＮ３の電圧は非活性状態となる“Ｈ”レベルであり、第１のリセットドライバ制御線ＸＲＤＩＮ２の電圧は活性状態となる“Ｈ”レベルである。
【００１６】
まず、ｔ００のタイミングにおいてビット線プリチャージ制御線ＢＰを“Ｌ”レベルとして、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４をフローティング状態にする。次に、ｔ０１のタイミングにおいてレベルイコライズ制御信号ＲＥＱを“Ｈ”レベルとし、ｔ０２のタイミングにおいてワード線ＷＬ及びリファレンスワード線ＲＷＬを“Ｈ”レベルとし、ｔ０３のタイミングにおいてセルプレート線ＣＰ及びリファレンスセルプレート線ＲＣＰを“Ｈ”レベルとする。
【００１７】
これにより、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３及び第４のトランジスタＴ４がオン状態になって、第１の強誘電体キャパシタＣ１、第２の強誘電体キャパシタＣ２、第３の強誘電体キャパシタＣ３及び第４の強誘電体キャパシタＣ４がそれぞれ第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４に接続される。また、第１の強誘電体キャパシタＣ１、第２の強誘電体キャパシタＣ２、第３の強誘電体キャパシタＣ３及び第４の強誘電体キャパシタＣ４の各第２電極は“Ｈ”レベルとなるため、第１のノーマルセル１０１に保持された“１”データ及び第２のノーマルセル１０２に保持された“０”データがそれぞれ第１のビット線ＢＬ１及び第３のＢＬ３に出力され、第１のリファレンスセル１０３に保持された“１”データ及び第２のリファレンスセル１０４に保持された“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００１８】
このとき、レベルイコライズ制御線ＲＥＱが“Ｈ”レベルであるため、レベルイコライズ回路１１１が駆動され第２のビット線ＢＬ２と第４のビット線ＢＬ４とが導通しているので、第２のビット線ＢＬ２及び第４のビット線ＢＬ４の電位は等しくなり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には“１”データに対応する電位と“０”データに対応する電位との中間の電位が基準電位（リファレンスレベル）として出力される。
【００１９】
次に、ｔ０５のタイミングにおいてリファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを“Ｌ”レベルとし、ｔ０６のタイミングにおいてリファレンスワード線ＲＷＬを“Ｌ”レベルとして、第２の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ４をそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４から切り離す。この後、ｔ０７のタイミングにおいてレベルイコライズ制御線ＲＥＱを“Ｌ”レベルの電圧として、レベルイコライズ回路１１１をオフ状態にする。
【００２０】
続いて、ｔ０９のタイミングにおいてセンスアンプ起動信号ＳＡＥを“Ｈ”として、第１のビット線ＢＬ１と第２のビット線ＢＬ２とに読み出された電位差を第１のセンスアンプ１１５により増幅し、第３のビット線ＢＬ３と第４のビット線ＢＬ４とに読み出された電位差を第２のセンスアンプ１１６により増幅する。これにより第１のビット線ＢＬ１が電源電圧となり、第２のビット線ＢＬ２が接地電圧となる。また、第３のビット線ＢＬ３が接地電圧となり、第４のビット線ＢＬ４が電源電圧となる。
【００２１】
このときワード線ＷＬが“Ｈ”レベルであるため、第１の強誘電体キャパシタＣ１の第１電極は“Ｈ”レベルとなり、第３の強誘電体キャパシタＣ３の第１電極は“Ｌ”レベルのとなる。
【００２２】
一方、ｔ０９のタイミングにおいて第１のリセットドライバ制御線ＸＲＤＩＮ２を“Ｌ”レベルとし、第２のリセットドライバ制御線ＸＲＤＩＮ３を“Ｌ”レベルとすることにより、リセットドライバ出力線ＲＦＤ０が“Ｈ”レベルとなる。同時に、リセット信号線ＲＳＴを“Ｈ”レベルとするため、第２の強誘電体キャパシタＣ２の第１電極（ノードＳＴ２）は、“Ｈ”レベルとなり、第４の強誘電体キャパシタＣ４の第１電極（ノードＳＴ４）は、“Ｌ”レベルとなる。
【００２３】
次に、ｔ１０のタイミングにおいてセルプレート線ＣＰ及びリファレンスセルプレート線ＲＣＰを“Ｈ”レベルとすることにより、第２のノーマルセル１０２を構成する第３の強誘電体キャパシタＣ３及び第２のリファレンスセル１０４を構成する第４の強誘電体キャパシタＣ４への“０”データの再書き込みが実施される。
【００２４】
その後、ｔ１２のタイミングにおいてリファレンスセルプレート線ＲＣＰ及びセルプレート線ＣＰを“Ｌ”レベルとすることにより、第１のノーマルセル１０１を構成する第１の強誘電体キャパシタＣ１及び第１のリファレンスセル１０３を構成する第２の強誘電体キャパシタＣ２への“１”データの再書き込みが実施される。
【００２５】
さらに、ｔ１４のタイミングにおいて第２のリセットドライバ制御線ＸＲＤＩＮ３を“Ｈ”レベルとして第９のトランジスタＴ９をオフ状態にし、第３のリセットドライバ制御線ＲＤＩＮ４を“Ｈ”レベルとして第８のトランジスタＴ８をオン状態にすることにより、ノードＳＴ２のディスチャージを開始すると共に、センスアンプ起動信号ＳＡＥを“Ｌ”レベルとし、次のｔ１５のタイミングにおいて第１のリセットドライバ制御線ＸＲＤＩＮ２を“Ｈ”レベルとして第７のトランジスタＴ７をオン状態にし、且つ第３のリファレンスセルリセットドライバ起動信号ＲＤＩＮ４を“Ｌ”レベルとして第８のトランジスタＴ８をオフ状態にすることにより、ノードＳＴ２のディスチャージを継続する。また、ビット線プリチャージ制御線ＢＰを“Ｈ”レベルとすることにより、第１のビット線ＢＬ１、第２のビット線ＢＬ１、第３のビット線ＢＬ３及び第４のビット線ＢＬ４のディスチャージを開始する。
【００２６】
次に、ｔ１６のタイミングにおいてノードＳＴ２のディスチャージ及び第１のビット線ＢＬ１のディスチャージが終了した後、リセット信号線ＲＳＴ及びワード線ＷＬを“Ｌ”レベルとして初期状態に戻し、１サイクルの読み出し動作が終了する。
【００２７】
このような従来の強誘電体記憶装置において、ｔ１５のタイミングにおいてビット線プリチャージ起動信号ＢＰを“Ｈ”レベルにすると、第１のビット線プリチャージ回路７が駆動されて、第１のビット線ＢＬ１は接地されるため、第１のビット線ＢＬ１は“Ｈ”レベルから“Ｌ”レベルへと変化する。このとき、ワード線ＷＬは“Ｈ”レベルであるため、第１のトランジスタＴ１はオンの状態であり、第１の強誘電体キャパシタＣ１の第１電極における電位も“Ｈ”レベルから“Ｌ”レベルへ急激に変化する。この電位の急激な変化は、第１の強誘電体キャパシタＣ１のカップリングによりセルプレート線ＣＰに影響を与えるため、“Ｌ”レベルであるセルプレート線ＣＰにＡに示すようなアンダーシュートノイズを発生させる。
【００２８】
セルプレート線ＣＰにアンダーシュートノイズが発生すると次のような機構により、“０”データを保持する強誘電体キャパシタの分極電荷量が減少して、強誘電体記憶装置の信頼性が低下する。
【００２９】
図７は、従来の強誘電体記憶装置のメモリセルにおけるヒステリシス曲線を示す。図７の横軸は強誘電体キャパシタの電極に印加される電圧を表し、縦軸は強誘電体キャパシタの分極電荷量を表す。
【００３０】
ｔ１５のタイミングにおいて、第３の強誘電体キャパシタＣ３の第１電極及び第２電極はいずれも接地電位であるため、図７に示すように、第３の強誘電体キャパシタＣ３の分極電荷量はＧの位置にある。しかし、第２電極に接続されたセルプレート線ＣＰの電圧がアンダーシュートノイズにより接地電圧から−Ｖｐに降下した場合は、第３の強誘電体キャパシタＣ３の第１電極と第２電極との間には電圧Ｖｐが印加された状態となるため、第３の強誘電体キャパシタＣ３の分極電荷量は一旦点Ｘの位置に移動する。分極電荷量はヒステリシス曲線を描いて変化するため、再びセルプレート線ＣＰが接地電圧に戻った際にも分極電荷量は、点Ｇに戻らず点Ｙの位置へ移動し、分極電荷量は２Ｐから２Ｑへと減少する。従って、データを読み出す際に“１”データと“０”データとの電位差が小さくなり、“１”データと“０”データとの電位差がセンスアンプで読み出し可能な電位差以下となり、記憶データが破壊される恐れがある。このように、セルプレート線に発生するノイズは強誘電体記憶装置の不揮発性特性を低下させるため、強誘電体記憶装置の信頼性を大きく損なう。
【００３１】
以上のような強誘電体装置の信頼性の低下を防止するためには、例えば、第８のトランジスタＴ８に低速のものを用いる等により、図８に示すようにビット線をディスチャージする速度をできるだけ遅くし、強誘電体キャパシタの第１電極における電位が急激に変化しないようにする必要がある。
【非特許文献１】Ｙ．チャン（Y.Chung）他、“A 3.3-V 4-Mb Nonvolatile Ferroelectric RAM with a Selectively-Driven Double-Pulse Plate Read/Write-Back Scheme”,Symposium on VLSI Circuits Digest，１９９９年６月，ｐ．９７−９８
【発明の開示】
【発明が解決しようとする課題】
【００３２】
しかしながら、ビット線をディスチャージする速度を遅くすると、強誘電体記憶装置のサイクルタイムが長くなり、記憶装置の動作速度が遅くなるという問題がある。
【００３３】
本発明は、上記従来の問題を解決し、高信頼性で且つ高速な強誘電体記憶装置を実現できるようにすることを目的とする。
【課題を解決するための手段】
【００３４】
前記の目的を達成するため、本発明は、データを保持するノーマルセルと基準電位の発生回路とを有する１トランジスタ１強誘電体キャパシタ型の強誘電体記憶装置を、データを保持する強誘電体キャパシタがビット線から切り離された後に、ビット線のディスチャージを行うする構成とする。
【００３５】
具体的に本発明の強誘電体記憶装置は、それぞれが、強誘電体を容量膜とし、データを保持する第１の強誘電体キャパシタ及び該第１の強誘電体キャパシタの第１電極と接続された第１のトランジスタを有する複数のノーマルセルと、第１のトランジスタと接続された第１のビット線と、第１のビット線と接地との間に設けられたスイッチ回路である第１のビット線プリチャージ回路と、各第１のトランジスタのゲートと接続されたワード線とを備えた強誘電体記憶装置であって、ワード線は、第１のビット線プリチャージ回路が駆動されて第１のビット線における電位がディスチャージされるよりも前に、非活性状態にされることにより、第１の強誘電体キャパシタが第１のビット線から切り離されることを特徴とする。
【００３６】
本発明の強誘電体記憶装置によれば、第１のビット線における電位がディスチャージされるよりも前にワード線が非活性状態にされ、第１の強誘電体キャパシタが第１のビット線から切り離されるため、第１のビット線を高速でディスチャージしても第１の強誘電体キャパシタの第１電極における電位は変化しないので、セルプレート線にアンダシュートノイズは発生しない。従って、第１のビット線のディスチャージを高速で行うことができるのでサイクルタイムを早くすることが可能となり、その結果、高信頼性で且つ高速な強誘電体記憶装置を実現することができる。
【００３７】
本発明の強誘電体装置は、各第１の強誘電体キャパシタの第２電極と接続されたセルプレート線をさらに備え、各ノーマルセルからデータを読み出す場合に、セルプレート線はワード線よりも先に活性状態にされることが好ましい。このようにすることにより、第１の強誘電体キャパシタの第１電極に電荷が残存していた場合にセルプレート線にオーバーシュートノイズが発生することを防止できる。
【００３８】
本発明の強誘電体記憶装置は、それぞれが第１のビット線及び基準電位の発生回路と接続され、第１のビット線の電位と基準電位との電位差を増幅する複数のセンスアンプと、各基準電位の発生回路と接続された複数の第２のビット線と、第２のビット線に設けられたスイッチ回路である第２のビット線プリチャージ回路とをさらに備え、各基準電位の発生回路は、各センスアンプにそれぞれ前各記第２のビット線により接続されたリファレンスセルであり、各リファレンスセルは、強誘電体を容量膜とし、データを保持する第２の強誘電体キャパシタと、第２の強誘電体キャパシタの第１電極と接続された第２のトランジスタとを有し、第２のトランジスタは、各第２のビット線と接続され、各第２のトランジスタのゲートは、リファレンスワード線と接続され、各第２の強誘電体キャパシタの第２電極は、リファレンスセルプレート線と接続され、各リファレンスセルのうち互いに隣接する２つのリファレンスセルには、隣接する２つのリファレンスセルに互いに異なるデータを書きこむリセット回路が接続され、隣接する２つのリファレンスセルの各第２のビット線は、スイッチ回路であるレベルイコライズ回路により相互に接続されていることが好ましい。このような構成とすることにより、基準電圧を確実に発生させることができる。
【００３９】
本発明の強誘電体記憶装置は、リファレンスセルプレート線に印加される信号の波形は、セルプレート線に印加される信号の波形と同期していることが好ましい。このような構成とすることにより、セルプレート線とリファレンスセルプレート線を共通にすることができ、制御を簡便にすることができる。
【００４０】
本発明の強誘電体記憶装置は、リファレンスセルプレート線に印加される信号の波形は、セルプレート線に印加される信号の波形と非同期であることが好ましい。このような構成とすることにより、リファレンスセルとノーマルセルとを詳細に制御することができる。
【００４１】
本発明の強誘電体記憶装置は、第２の強誘電体キャパシタの第１電極における電位が電源電圧から接地電圧にディスチャージされる速度は、第１のビット線における電位が電源電圧から接地電圧にディスチャージされる速度と比べて遅いことが好ましい。このような構成とすることにより、リファレンスセルプレート線にノイズが発生することを防止でき、正確な基準電位を確実に発生させることができる。
【００４２】
本発明の強誘電体記憶装置は、第２の強誘電体キャパシタの第１電極における電位が電源電圧から接地電圧にディスチャージされる動作は、第１のビット線における電位が電源電圧から接地電圧にディスチャージされる動作よりも先に開始されることが好ましい。このような構成とすることにより、サイクルタイムを確実に高速化できる。
【００４３】
本発明の強誘電体記憶装置は、それぞれが第１のビット線及び基準電位の発生回路と接続され、第１のビット線の電位と基準電位との電位差を増幅する複数のセンスアンプと、各基準電位の発生回路と接続された複数の第２のビット線と、第２のビット線に設けられたスイッチ回路である第２のビット線プリチャージ回路とをさらに備え、各基準電位の発生回路は、各センスアンプにそれぞれ各第２のビット線により接続されたリファレンスセルであり、各リファレンスセルは、強誘電体を容量膜とし、データを保持する第２の強誘電体キャパシタと、第２の強誘電体キャパシタの第１電極と接続された第２のトランジスタとを有し、各第２のトランジスタは、各第２のビット線と接続され、各第２のトランジスタのゲートは、リファレンスワード線と接続され、各リファレンスセルのうち互いに隣接する２つのリファレンスセルには、隣接する２つのリファレンスセルに互いに異なるデータを書きこむリセット回路が接続され、隣接する２つのリファレンスセルの各第２のビット線は、スイッチ回路であるレベルイコライズ回路により相互に接続され、各第２の強誘電体キャパシタのうち一方のデータを保持する第２の強誘電体キャパシタの第２電極は、第１のリファレンスセルプレート線と接続され、各第２の強誘電体キャパシタのうち他方のデータを保持する第２の強誘電体キャパシタの第２電極は、第２のリファレンスセルプレート線と接続されていることが好ましい。
【００４４】
このような構成とすることにより、異なったデータを保持するリファレンスセルは、異なったリファレンスセルプレート線に接続されているため、“１”データを保持する各リファレンスセルにおける強誘電体キャパシタの第２電極と“０”データを保持する各リファレンスセルにおける強誘電体キャパシタの第２電極とは互いに独立したリファレンスセルプレート線に接続されている。従って、“１”データを保持する強誘電体キャパシタの第１電極の電位を高速でディスチャージした場合にも、“０”データを保持する強誘電体キャパシタの分極電荷量は減少することがなく、その結果、高信頼性でかつ高速の強誘電体記憶装置を実現することができる。
【００４５】
本発明に係る強誘電体装置の読み出し方法は、それぞれが、強誘電体を容量膜とし、データを保持する第１の強誘電体キャパシタ及び該第１の強誘電体キャパシタの第１電極と接続された第１のトランジスタを有する複数のノーマルセルと、第１のトランジスタと接続された第１のビット線と、第１のビット線に設けられたスイッチ回路である第１のビット線プリチャージ回路と、各第１の強誘電体キャパシタの第２電極と接続されたセルプレート線と、各第１のトランジスタのゲートと接続されたワード線とを備えた強誘電体記憶装置の読み出し方法であって、セルプレート線を活性化する工程と、ワード線を活性化する工程と、ワード線を非活性化する工程と、ワード線を非活性化する工程よりも後に、第１のビット線プリチャージ回路を駆動する工程とを備えていることを特徴とする。
【００４６】
本発明の強誘電体装置の読み出し方法によれば、ワード線を非活性化し、第１の強誘電体キャパシタを第１のビット線から切り離した後で、ビット線プリチャージ回路を駆動し、ビット線のディスチャージを行うため、高速にビット線をディスチャージした場合にもセルプレート線にノイズは発生しない。従って、強誘電体キャパシタの分極電荷量が低下することがなく、その結果、強誘電体記憶装置の信頼性を向上させると共に、高速で動作させることができる。
【００４７】
本発明の強誘電体装置の読み出し方法において、セルプレート線を活性化する工程は、ワード線を活性化する工程よりも前に行うことが好ましい。このような構成とすることにより、第１の強誘電体キャパシタの第１電極に電荷が残存していた場合にセルプレート線に上向きのノイズが発生することを防止できる。
【発明の効果】
【００４８】
本発明の強誘電体記憶装置によれば、ビット線をディスチャージする際にノーマルセルの記憶データが破壊されることを防止し、且つ、サイクルタイムを高速化することができるため、高信頼性で且つ高速な強誘電体記憶装置を実現することができる。
【発明を実施するための最良の形態】
【００４９】
（第１の実施形態）
本発明の第１の実施形態に係る強誘電体記憶装置について、図１及び図２を参照しながら説明する。
【００５０】
図１は本発明の第１及び第２の実施形態に係る強誘電体記憶装置の回路構成を示し、図２は本実施形態に係る強誘電体記憶装置の動作タイミングを示している。
【００５１】
図１に示すように本実施形態の強誘電体記憶装置は、データを保持するメモリセルとして、ゲートがワード線ＷＬと接続され且つドレインが第１のビット線ＢＬ１と接続された第１のトランジスタＴ１と、第１電極が第１のトランジスタＴ１のソースと接続され且つ第２電極がセルプレート線ＣＰと接続された第１の強誘電体キャパシタＣ１とからなる第１のノーマルセル１及びゲートがワード線ＷＬと接続され且つドレインが第３のビット線ＢＬ３と接続された第３のトランジスタＴ３と、第１電極が第３のトランジスタＴ３のソースと接続され且つ第２電極がセルプレート線ＣＰと接続された第３の強誘電体キャパシタＣ３とからなる第２のノーマルセル２を備えている。
【００５２】
また、基準電位発生用のデータを保持するメモリセルとして、ゲートがリファレンスワード線ＲＷＬと接続され且つドレインが第２のビット線ＢＬ２と接続された第２のトランジスタＴ２と、第１電極が第２のトランジスタＴ２のソースと接続され且つ第２電極がリファレンスセルプレート線ＲＣＰと接続された第２の強誘電体キャパシタＣ２とからなる第１のリファレンスセル３及びゲートがリファレンスワード線ＲＷＬと接続され且つドレインが第４のビット線ＢＬ４と接続された第４のトランジスタＴ４と、第１電極がトランジスタＴ４のソースと接続され且つ第２電極がリファレンスセルプレート線ＲＣＰと接続された第４の強誘電体キャパシタＣ４とからなる第２のリファレンスセル４を備えている。
【００５３】
第１のリファレンスセル３及び第２のリファレンスセル４には、それぞれに所定のデータを書きこむ回路として第５のトランジスタＴ５及び第６のトランジスタＴ６からなるリセット回路５が設けられており、第５のトランジスタＴ５のドレインは第２の強誘電体キャパシタＣ２の第１電極とノードＳＴ２において接続され、第６のトランジスタＴ６のドレインは第４の強誘電体キャパシタＣ４の第１電極とノードＳＴ４において接続されている。
【００５４】
リセット回路５における第５のトランジスタＴ５及び第６のトランジスタＴ６の各ゲートはリセット信号線ＲＳＴにそれぞれ接続され、第５のトランジスタＴ５のソースにはリセットドライバ回路６の出力線ＲＦＤ０が接続され、第６のトランジスタＴ６のソースは接地されている。
【００５５】
リセットドライバ６は、それぞれのドレインが出力線ＲＦＤ０に接続され、それぞれのソースが接地された第７のトランジスタＴ７及び第８のトランジスタＴ８と、ドレインが出力線ＲＦＤ０に接続されソースが電源線に接続された第９のトランジスタＴ９とを備えている。第７のトランジスタＴ７のゲートは第１のリセットドライバ制御線ＸＲＤＩＮ２に接続され、第８のトランジスタＴ８のゲートは第３のリセットドライバ制御線ＲＤＩＮ４に接続され、第９のトランジスタＴ９のゲートは第２のリセットドライバ制御線ＸＲＤＩＮ３に接続されている。
【００５６】
第１のビット線ＢＬ１及び第２のビット線ＢＬ２は、それぞれ第１０のトランジスタＴ１０からなる第１のビット線プリチャージ回路７及び第１１のトランジスタＴ１１からなる第２のビット線プリチャージ回路８により各々接地されると共に、ビット線対として第１のセンスアンプ１５に接続されている。
【００５７】
同様に第３のビット線ＢＬ３及び第４のビット線ＢＬ４は、それぞれ第１２のトランジスタＴ１２からなる第３のビット線プリチャージ回路９及び第１３のトランジスタＴ１３からなる第４のビット線プリチャージ回路１０により各々接地されると共に、ビット線対として第２のセンスアンプ１６に接続されている。また、第２のビット線ＢＬ２及び第４のビット線ＢＬ４は第１４のトランジスタＴ１４からなるレベルイコライズ回路１１により相互に接続されている。
【００５８】
さらに、これらの各回路を制御するための制御回路２０が設けられており、制御回路２０はワード線ＷＬ、セルプレート線ＣＰ、リファレンスワード線ＲＷＬ及びリファレンスセルプレート線ＲＣＰを駆動することにより、第１のノーマルセル１及び第２のノーマルセル２並びに第１のリファレンスセル３及び第２のリファレンスセル４の動作を制御する。
【００５９】
また、制御回路２０は、リセット信号線ＲＳＴを駆動することによりリセット回路５を制御し、第１のリセットドライバ制御線ＸＲＤＩＮ２、第２のリセットドライバ制御線ＸＲＤＩＮ３及び第３のリセットドライバ制御線ＲＤＩＮ４を駆動することによりリセットドライバ回路６を制御する。さらに、ビット線プリチャージ制御線ＢＰを駆動することにより第１のビット線プリチャージ回路７、第２のビット線プリチャージ回路８、第３のビット線プリチャージ回路９及び第４のビット線プリチャージ回路１０を制御し、レベルイコライズ制御線ＲＥＱを駆動することによりレベルイコライズ回路１１を制御する。また、センスアンプ起動線ＳＡＥを駆動することにより第１のセンスアンプ１５及び第２のセンスアンプ１６を制御する。
【００６０】
制御回路２０には、上記の第１のノーマルセル１、第２のノーマルセル２、第１のリファレンスセル３、第２のリファレンスセル４、リセット回路５、リセットドライバ回路６、第１のビット線プリチャージ回路７、第２のビット線プリチャージ回路８、第３のビット線プリチャージ回路９、第４のビット線プリチャージ回路１０及びレベルイコライズ回路１１からなるユニットが複数接続されており、各ユニットを同時に制御できる。
【００６１】
次に、本実施形態の強誘電体記憶装置の回路動作について図２を参照しながら説明する。ここでは、第１のノーマルセル１には“１”データが保持され、第２のノーマルセル２には“０”データが保持されているとし、また、第１のリファレンスセル３には“１”データが、第２のリファレンスセル４には“０”データが保持されているとする。なお、“１”データは、強誘電体キャパシタの第１電極が正極となる残留分極を有する場合とし、“０”データは、第２電極が正極となる残留分極を有する場合とする。
【００６２】
図２に示すように、初期状態は、ビット線プリチャージ制御線ＢＰは“Ｈ”レベルの電圧（電源電圧）が出力された活性状態であるため、第１のビット線プリチャージ回路７、第２のビット線プリチャージ回路８、第３のビット線プリチャージ回路９及び第４のビット線プリチャージ回路１０が駆動され、従って第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４の電位は接地電圧である。このとき、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、レベルイコライズ制御線ＲＥＱ、リセット信号線ＲＳＴ、第１のリセットドライバ制御線ＸＲＤＩＮ２、第３のリセットドライバ制御線ＲＤＩＮ４及びセンスアンプ起動線ＳＡＥの電圧は非活性状態となる“Ｌ”レベル（接地電圧）であり、第２のリセットドライバ制御線ＸＲＤＩＮ３の電圧は非活性状態となる“Ｈ”レベルであり、第１のリセットドライバ制御線ＸＲＤＩＮ２の電圧は活性状態となる“Ｈ”レベルである。
【００６３】
まず、ｔ００のタイミングにおいてビット線プリチャージ制御線ＢＰを“Ｌ”レベルとして、第１のビット線ＢＬ１、第２のビット線ＢＬ１、第３のビット線ＢＬ２及び第４のビット線ＢＬ４をフローティング状態にする。次に、ｔ０１のタイミングにおいてレベルイコライズ制御信号ＲＥＱを“Ｈ”レベルとすると共に、セルプレート線ＣＰを“Ｈ”レベルとする。この後、ｔ０２のタイミングにおいてワード線ＷＬ及びリファレンスワード線ＲＷＬを“Ｈ”レベルとし、ｔ０３のタイミングにおいて及びリファレンスセルプレート線ＲＣＰを“Ｈ”レベルとする。
【００６４】
これにより、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３及び第４のトランジスタＴ４がオン状態となり、第１の強誘電体キャパシタＣ１、第２の強誘電体キャパシタＣ２、第３の強誘電体キャパシタＣ３及び第４の強誘電体キャパシタＣ４がそれぞれ第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４に接続される。また、第１の強誘電体キャパシタＣ１、第２の強誘電体キャパシタＣ２、第３の強誘電体キャパシタＣ３及び第４の強誘電体キャパシタＣ４の各第２電極は“Ｈ”レベルとなるため、第１のノーマルセル１に保持された“１”データ及び第２のノーマルセル２に保持された“０”データがそれぞれ第１のビット線ＢＬ１及び第３のＢＬ３に出力され、第１のリファレンスセル３に保持された“１”データ及び第２のリファレンスセル４に保持された“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００６５】
このとき、レベルイコライズ制御線ＲＥＱが“Ｈ”レベルであるため、レベルイコライズ回路１１が駆動され第２のビット線ＢＬ２と第４のビット線ＢＬ４とが導通しているので、第２のビット線ＢＬ２及び第４のビット線ＢＬ４の電位は等しくなり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には“１”データに対応する電位と“０”データに対応する電位との中間の電位が基準電位（リファレンスレベル）として出力される。
【００６６】
次に、ｔ０５のタイミングにおいてリファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを“Ｌ”レベルとし、ｔ０６のタイミングにおいてリファレンスワード線ＲＷＬを“Ｌ”レベルとして、第２の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ４をそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４から切り離す。この後、ｔ０７のタイミングにおいてレベルイコライズ制御線ＲＥＱを“Ｌ”レベルとして、レベルイコライズ回路１１をオフ状態にする。
【００６７】
続いて、ｔ０９のタイミングにおいてセンスアンプ起動信号ＳＡＥを“Ｈ”とし、第１のビット線ＢＬ１と第２のビット線ＢＬ２とに読み出された電位差を第１のセンスアンプ１５により増幅し、第３のビット線ＢＬ３と第４のビット線ＢＬ４とに読み出された電位差を第２のセンスアンプ１６により増幅する。これにより第１のビット線ＢＬ１が電源電圧となり、第２のビット線ＢＬ２が接地電圧となる。また、第３のビット線ＢＬ３が接地電圧となり、第４のビット線ＢＬ４が電源電圧となる。
【００６８】
このときワード線ＷＬが“Ｈ”レベルであるため、第１の強誘電体キャパシタＣ１の第１電極は“Ｈ”レベルであり、第３の強誘電体キャパシタＣ３の第１電極は“Ｌ”レベルである。
【００６９】
一方、ｔ０９のタイミングにおいて第１のリセットドライバ制御線ＸＲＤＩＮ２を“Ｌ”レベルとし、第２のリセットドライバ制御線ＸＲＤＩＮ３を“Ｌ”レベルとすることにより、リセットドライバ出力線ＲＦＤ０が“Ｈ”レベルとなる。同時に、リセット信号線ＲＳＴを“Ｈ”レベルとするため、第２の強誘電体キャパシタＣ２の第１電極（ノードＳＴ２）は、“Ｈ”レベルとなり、第４の強誘電体キャパシタＣ４の第１電極（ノードＳＴ４）は、“Ｌ”レベルとなる。
【００７０】
次に、ｔ１０のタイミングにおいてセルプレート線ＣＰ及びリファレンスセルプレート線ＲＣＰを“Ｈ”レベルとすることにより、第２のノーマルセル２を構成する第３の強誘電体キャパシタＣ３及び第２のリファレンスセル４を構成する第４の強誘電体キャパシタＣ４への“０”データの再書き込みが実施される。
【００７１】
その後、ｔ１２のタイミングにおいてリファレンスセルプレート線ＲＣＰ及びセルプレート線ＣＰを“Ｌ”レベルとすることにより、第１のノーマルセル１を構成する第１の強誘電体キャパシタＣ１及び第１のリファレンスセル３を構成する第２の強誘電体キャパシタＣ２への“１”データの再書き込みが実施される。
【００７２】
さらに、ｔ１４のタイミングにおいて第２のリセットドライバ制御線ＸＲＤＩＮ３を“Ｈ”レベルとして第９のトランジスタＴ９をオフ状態にし、第３のリセットドライバ制御線ＲＤＩＮ４を“Ｈ”レベルとして第８のトランジスタＴ８をオン状態にすることにより、ノードＳＴ２のディスチャージを開始すると共に、センスアンプ起動信号を“Ｌ”レベルとし、同時にワード線ＷＬを“Ｌ”レベルとして、第１のトランジスタＴ１及び第３のトランジスタＴ３をオフ状態にすることにより、第１の強誘電体キャパシタＣ１及び第３の強誘電体キャパシタＣ３をそれぞれ第１のビット線ＢＬ１及び第３のビット線ＢＬ３から切り離す。
【００７３】
次に、ｔ１５のタイミングにおいて第１のリセットドライバ制御線ＸＲＤＩＮ２を“Ｈ”レベルとして第７のトランジスタＴ７をオン状態にし、且つ第３のリセットドライバ起動信号ＲＤＩＮ４を“Ｌ”レベルとして第８のトランジスタＴ８をオフ状態にすることにより、ノードＳＴ２のディスチャージを継続する。また、ビット線プリチャージ制御線ＢＰを“Ｈ”レベルにすることにより、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４のディスチャージを開始する。
【００７４】
最後に、ｔ１６のタイミングにおいて、ノードＳＴ２のディスチャージが終了した後、リセット信号線ＲＳＴを電圧”Ｌ”として初期状態に戻し、１サイクルの読み出し動作が終了する。
【００７５】
本実施形態においては、ｔ１４のタイミングでワード線ＷＬを“Ｌ”レベルとし、第１の強誘電体キャパシタＣ１を第１のビット線ＢＬ１から切り離した後、ｔ１５のタイミングでビット線プリチャージ制御線を“Ｈ”レベルにしている。このため、第１のビット線ＢＬ１を高速でディスチャージした場合にも、第１の強誘電体キャパシタＣ１の第１電極の電位は変化しないため、セルプレート線ＣＰにアンダーシュートノイズが発生することはない。
【００７６】
一方、第１の強誘電体キャパシタＣ１の第１電極に電荷が残存した状態において、第１のメモリセル１の記憶データを読み出す場合に、セルプレート線ＣＰを“Ｈ”レベルにするよりも前にワード線ＷＬを“Ｈ”レベルにすると、第１の強誘電体キャパシタＣ１の第１電極に電荷が残存しているため強誘電体キャパシタＣ２のカップリングにより、セルプレート線ＣＰに上向きのノイズが発生する。これにより、“０”データが保持されている第３の強誘電体キャパシタＣ３の分極電荷量が減少する。これを防止するために、本実施形態においては、ｔ０１のタイミングでセルプレート線ＣＰを“Ｈ”レベルにする。
【００７７】
以上のように第１の実施例の強誘電体記憶装置においては、ノーマルセルはワード線ＷＬを非活性状態にした後にビット線をディスチャージしており、強誘電体キャパシタの第１電極に“Ｈ”レベルの電荷を残す電荷残し動作とすることにより、セルプレート線へのアンダーシュートノイズの発生を防止している。これにより、“０”データを保持する強誘電体キャパシタにおける分極電荷量の減少を防止して不揮発性特性を向上させて、強誘電体記憶装置の信頼性の向上を実現できる。また、ビット線を高速でディスチャージすることが可能となるため、サイクルタイムの高速化を図ることができ、高速な強誘電体記憶装置を実現できる。
【００７８】
本実施形態において、第１のリファレンスセル３における第２の強誘電体キャパシタＣ２の第１電極（ノードＳＴ２）については、“１”データの再書き込み後にディスチャージを行い、“Ｈ”レベルの電荷を引き抜く電荷引抜動作としている。また、ノードＳＴ２をディスチャージする速度を、第８のトランジスタＴ８に低速のものを用いることにより、第１のビット線ＢＬ１をディスチャージする速度と比べて遅くしている。これにより、リファレンスセルのセルプレート線に発生するノイズを抑制することができ、正確な基準電位を発生させることができるので強誘電体記憶装置の信頼性を向上させることができる。
【００７９】
また、本実施形態において、ノードＳＴ２のディスチャージを第１のビット線ＢＬ１のディスチャージよりも先に開始している。第１のビット線ＢＬ１と比べてディスチャージに時間を要するノードＳＴ２のディスチャージを第１のビット線ＢＬ１のディスチャージよりも先に開始することにより、サイクルタイムの高速化を図ることができ、高速な強誘電体記憶装置を実現できる。
【００８０】
（第２の実施形態）
以下に、本発明の第２の実施形態に係る強誘電体記憶装置について、図１及び図３を参照しながら説明する。
【００８１】
図１は本発明の第１及び第２の実施形態に係る強誘電体記憶装置の回路構成を示し、図３は本実施形態に係る強誘電体記憶装置の動作タイミングを示している。図１については第１の実施形態と同じであるので説明を省略する。
【００８２】
本実施形態の強誘電体記憶装置の回路動作について図３を参照しながら説明する。ここでは、第１のノーマルセル１には“１”データが保持され、第２のノーマルセル２には“０”データが保持されているとし、また、第１のリファレンスセル３には“１”データが、第２のリファレンスセル４には“０”データが保持されているとする。なお、“１”データは、強誘電体キャパシタの第１電極が正極となる残留分極を有する場合とし、“０”データは、第２電極が正極となる残留分極を有する場合とする。
【００８３】
図３に示すように、初期状態は、ビット線プリチャージ制御線ＢＰは“Ｈ”レベルの電圧（電源電圧）が出力された活性状態であるため、第１のビット線プリチャージ回路７、第２のビット線プリチャージ回路８、第３のビット線プリチャージ回路９及び第４のビット線プリチャージ回路１０が駆動され、従って第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４の電位は接地電圧である。このとき、ワード線ＷＬ、セルプレート線ＣＰ、リファレンスワード線ＲＷＬ、リファレンスセルプレート線ＲＣＰ、レベルイコライズ制御線ＲＥＱ、リセット信号線ＲＳＴ、第１のリセットドライバ制御線ＸＲＤＩＮ２、第３のリセットドライバ制御線ＲＤＩＮ４及びセンスアンプ起動線ＳＡＥの電圧は非活性状態となる“Ｌ”レベル（接地電圧）であり、第２のリセットドライバ制御線ＸＲＤＩＮ３の電圧は非活性状態となる“Ｈ”レベルの電圧であり、第１のリセットドライバ制御線ＸＲＤＩＮ２の電圧は活性状態となる“Ｈ”レベルの電圧である。
【００８４】
まず、ｔ００のタイミングにおいてビット線プリチャージ制御線ＢＰを“Ｌ”レベルとして、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４をフローティング状態にする。次に、ｔ０１のタイミングにおいてレベルイコライズ制御信号ＲＥＱを“Ｈ”レベルとすると共に、セルプレート線ＣＰ及びリファレンスセルプレート線ＲＣＰを“Ｈ”レベルとする。この後、ｔ０２のタイミングにおいてワード線ＷＬ及びリファレンスワード線ＲＷＬを“Ｈ”レベルとする。
【００８５】
これにより、第１のトランジスタＴ１、第２のトランジスタＴ２、第３のトランジスタＴ３及び第４のトランジスタＴ４がオン状態となり、第１の強誘電体キャパシタＣ１、第２の強誘電体キャパシタＣ２、第３の強誘電体キャパシタＣ３及び第４の強誘電体キャパシタＣ４がそれぞれ第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４に接続される。また、第１の強誘電体キャパシタＣ１、第２の強誘電体キャパシタＣ２、第３の強誘電体キャパシタＣ３及び第４の強誘電体キャパシタＣ４の各第２電極が“Ｈ”レベルとなるため、第１のノーマルセル１に保持された“１”データ及び第２のノーマルセル２に保持された“０”データがそれぞれ第１のビット線ＢＬ１及び第３のＢＬ３に出力され、第１のリファレンスセル３に保持された“１”データ及び第２のリファレンスセル４に保持された“０”データがそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４に出力される。
【００８６】
このとき、レベルイコライズ制御線ＲＥＱが“Ｈ”レベルであるため、レベルイコライズ回路１１が駆動され第２のビット線ＢＬ２と第４のビット線ＢＬ４とが導通しているので、第２のビット線ＢＬ２及び第４のビット線ＢＬ４の電位は等しくなり、第２のビット線ＢＬ２及び第４のビット線ＢＬ４には“１”データに対応する電位と“０”データに対応する電位との中間の電位が基準電位（リファレンスレベル）として出力される。
【００８７】
次に、ｔ０５のタイミングにおいてリファレンスセルプレート線ＲＣＰとセルプレート線ＣＰを“Ｌ”レベルし、ｔ０６のタイミングにおいてリファレンスワード線ＲＷＬを“Ｌ”レベルとして、第２の強誘電体キャパシタＣ２及び第４の強誘電体キャパシタＣ４をそれぞれ第２のビット線ＢＬ２及び第４のビット線ＢＬ４から切り離す。この後、ｔ０７のタイミングにおいてレベルイコライズ制御線ＲＥＱを“Ｌ”レベルとして、レベルイコライズ回路１１をオフ状態にする。
【００８８】
続いて、ｔ０９のタイミングにおいてセンスアンプ起動信号ＳＡＥを“Ｈ”レベルとし、第１のビット線ＢＬ１と第２のビット線ＢＬ２とに読み出された電位差を第１のセンスアンプ１５により増幅し、第３のビット線ＢＬ３と第４のビット線ＢＬ４とに読み出された電位差を第２のセンスアンプ１６により増幅する。これにより第１のビット線ＢＬ１が電源電圧となり、第２のビット線ＢＬ２が接地電圧となる。また、第３のビット線ＢＬ３が接地電圧となり、第４のビット線ＢＬ４が電源電圧となる。
【００８９】
このときワード線ＷＬが“Ｈ”レベルであるため、第１の強誘電体キャパシタＣ１の第１電極は“Ｈ”レベルであり、第３の強誘電体キャパシタＣ３の第１電極は“Ｌ”レベルである。
【００９０】
一方、ｔ０９のタイミングにおいて第１のリセットドライバ制御線ＸＲＤＩＮ２を“Ｌ”レベルとし、第２のリセットドライバ制御線ＸＲＤＩＮ３を“Ｌ”レベルとすることにより、リセットドライバ出力線ＲＦＤ０が“Ｈ”レベルとなる。同時に、リセット信号線ＲＳＴを“Ｈ”レベルとするため、第２の強誘電体キャパシタＣ２の第１電極（ノードＳＴ２）は、“Ｈ”レベルとなり、第４の強誘電体キャパシタＣ４の第１電極（ノードＳＴ４）は、“Ｌ”レベルとなる。
【００９１】
次に、ｔ１０のタイミングにおいてセルプレート線ＣＰ及びリファレンスセルプレート線ＲＣＰを“Ｈ”レベルとすることにより、第２のノーマルセル２を構成する第３の強誘電体キャパシタＣ３及び第２のリファレンスセル４を構成する第４の強誘電体キャパシタＣ４への“０”データの再書き込みが実施される。
【００９２】
その後、ｔ１２のタイミングにおいてリファレンスセルプレート線ＲＣＰ及びセルプレート線ＣＰを“Ｌ”レベルとすることにより、第１のノーマルセル１を構成する第１の強誘電体キャパシタＣ１及び第１のリファレンスセル３を構成する第２の強誘電体キャパシタＣ２への“１”データの再書き込みが実施される。
【００９３】
さらに、ｔ１４のタイミングにおいて第２のリセットドライバ制御線ＸＲＤＩＮ３を“Ｈ”レベルとして第９のトランジスタＴ９をオフ状態にし、第３のリセットドライバ制御線ＲＤＩＮ４を“Ｈ”レベルとして第８のトランジスタＴ８をオン状態にすることにより、ノードＳＴ２のディスチャージを開始すると共に、センスアンプ起動信号ＳＡＥを“Ｌ”レベルとし、同時にワード線ＷＬを“Ｌ”レベルとして、第１のトランジスタＴ１及び第３のトランジスタＴ３をオフ状態にすることにより、第１の強誘電体キャパシタＣ１及び第３の強誘電体キャパシタＣ３をそれぞれ第１のビット線ＢＬ１及び第３のビット線ＢＬ３から切り離す。
【００９４】
次に、ｔ１５のタイミングにおいて第１のリセットドライバ制御線ＸＲＤＩＮ２を“Ｈ”レベルとして第７のトランジスタＴ７をオン状態にし、且つ第３のリセットドライバ制御線ＤＩＮ４を“Ｌ”レベルとして第８のトランジスタＴ８をオフ状態にすることにより、ノードＳＴ２のディスチャージを継続する。また、ビット線プリチャージ制御線ＢＰを“Ｈ”レベルとすることにより、第１のビット線ＢＬ１、第２のビット線ＢＬ２、第３のビット線ＢＬ３及び第４のビット線ＢＬ４のディスチャージを開始する。
【００９５】
最後に、ｔ１６のタイミングにおいて、ノードＳＴ２のディスチャージが終了した後、リセット信号線ＲＳＴを電圧”Ｌ”として初期状態に戻し、１サイクルの読み出し動作が終了する。
【００９６】
本実施形態においては、ｔ０１のタイミング及びｔ１０のタイミングにおいてセルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを同時に“Ｈ”レベルとし、ｔ０５のタイミング及びｔ１２のタイミングにおいてセルプレート線ＣＰとリファレンスセルプレート線ＲＣＰを同時に“Ｌ”レベルとしており、セルプレート線ＣＰ及びリファレンスセルプレート線ＲＣＰの状態を同期させて同じタイミングで変化させている。。
【００９７】
これにより、ノーマルセルとリファレンスセルのセルプレート線制御信号を別々に発生させる必要がなくなるため、強誘電体記憶装置の制御が容易になると共に、制御回路を簡略化することができる。従って、強誘電体記憶装置の信頼性が向上し且つ強誘電体記憶装置のチップサイズを縮小することも可能となる。
【００９８】
（第３の実施形態）
以下に、本発明の第２の実施形態に係る強誘電体記憶装置について、図４を参照しながら説明する。
【００９９】
図４は本発明の第３の実施形態に係る強誘電体記憶装置の回路構成を示す。なお、図４において、図１に示す構成要素と同一の構成要素には同一の符号を付すことにより説明を省略する。
【０１００】
図４に示すように、本実施形態の強誘電体記憶装置は、“１”データを保持する第１のリファレンスセル３における第２の強誘電体キャパシタＣ２の第２電極が第１のリファレンスセルプレートＲＣＰＨに接続され、“０”データを保持する第２のリファレンスセル４における第４の強誘電体キャパシタＣ４の第２電極が第２のリファレンスセルプレートＲＣＰＬに接続されている。
【０１０１】
これにより、第１のリファレンスセルプレート線ＲＣＰＨには“１”データを保持する強誘電体キャパシタの第２電極のみが接続され、第２のリファレンスセルプレート線ＲＣＰＬには“０”データを保持する強誘電体キャパシタの第２電極のみが接続されている。従って“１”データを保持する第２の強誘電体キャパシタＣ２の第１電極（ノードＳＴ２）をディスチャージする際に第１のリファレンスセルプレート線ＲＣＰＨにノイズが発生した場合においても、“０”データを保持する第４の強誘電体キャパシタＣ４には影響が及ばず、“０”データを保持する第４の強誘電体キャパシタＣ４の分極電化量が減少することはない。
【０１０２】
以上説明したように、本実施形態の強誘電体記憶装置によれば、リファレンスセルプレート線に発生するノイズにより“０”データを保持するリファレンスセルの強誘電体キャパシタの分極電荷量が減少することがないため、正確な基準電位を得ることができるので、信頼性の高い強誘電体記憶装置を実現できる。また、“１”データを保持するリファレンスセルの強誘電体キャパシタの第１電極を高速でディスチャージすることが可能となるため、サイクルタイムの高速化を図ることができるので、高速な強誘電体記憶装置を実現することができる。
【産業上の利用可能性】
【０１０３】
本発明に係る強誘電体記憶装置及びその読み出し方法は、ビット線をディスチャージする際にノーマルセルの記憶データが破壊されることを防止し、且つ、サイクルタイムを高速化することができるため、高信頼性で且つ高速な強誘電体記憶装置を実現することができるので、メモリセルに強誘電体キャパシタを用いる強誘電体記憶装置及びその読み出し方法等として有用である。
【図面の簡単な説明】
【０１０４】
【図１】第１及び第２の実施形態に係る強誘電体記憶装置の構成を示す回路図である。
【図２】第１の実施形態に係る強誘電体記憶装置の動作タイミングを示すタイミングチャートである。
【図３】第２の実施形態に係る強誘電体記憶装置の動作タイミングを示すタイミングチャートである。
【図４】第３の実施形態に係る強誘電体記憶装置の構成を示す回路図である。
【図５】従来の強誘電体記憶装置の構成を示す回路図である。
【図６】従来の強誘電体記憶装置の動作タイミングを示すタイミングチャートである。
【図７】従来の強誘電体記憶装置における強誘電体キャパシタのヒステリシス特性を示すグラフである。
【図８】従来の強誘電体記憶装置のノイズを低減する動作タイミングを示すタイミングチャートである。
【符号の説明】
【０１０５】
１  第１のノーマルセル
２  第２のノーマルセル
３  第１のリファレンスセル
４  第２のリファレンスセル
５  リセット回路
６  リセットドライバー回路
７  第１のビット線プリチャージ回路
８  第２のビット線プリチャージ回路
９  第３のビット線プリチャージ回路
１０  第４のビット線プリチャージ回路
１１  レベルイコライズ回路
１５  第１のセンスアンプ
１６  第２のセンスアンプ
２０  制御回路
ＢＰ  ビット線プリチャージ制御線
ＷＬ  ワード線
ＣＰ  セルプレート線
ＲＥＱ  レベルイコライズ制御線
ＲＷＬ  リファレンスワード線
ＲＣＰ  リファレンスセルプレート線
ＳＡＥ  センスアンプ起動線
ＢＬ１  第１のビット線
ＢＬ２  第２のビット線
ＢＬ３  第３のビット線
ＢＬ４  第４のビット線
ＲＳＴ  リセット信号線
ＸＲＤＩＮ２  第１のリセットドライバ制御線
ＸＲＤＩＮ３  第２のリセットドライバ制御線
ＲＤＩＮ４  第３のリセットドライバ制御線
ＳＴ２  ノード
ＳＴ４  ノード
ＲＦＤ０  リセットドライバ出力線
【図１】
2005332513.tif 000003
【図２】
2005332513.tif 000004
【図３】
2005332513.tif 000005
【図４】
2005332513.tif 000006
【図５】
2005332513.tif 000007
【図６】
2005332513.tif 000008
【図７】
2005332513.tif 000009
【図８】
2005332513.tif 000010