(57)【要約】【課題】少数の素子から構成され、消費電力が小さく、かつノイズに対する耐性が高い電位差検知回路を提供する。【解決手段】閾値制御電圧VRにより論理閾値電圧を連続制御可能な論理閾値可変調インバータ２１，２２を備え、論理閾値可変調インバータ２１，２２の入力端子（ＩＮ＋，ＩＮ−）間に印加される入力電圧Vinを検出する電位差検知回路において、論理閾値可変調インバータ２１の出力端子は論理閾値可変調インバータ２２の閾値制御端子に接続し、論理閾値可変調インバータ２２の出力端子は論理閾値可変調インバータ２１の閾値制御端子に接続し、両論理閾値可変調インバータ２１，２２の閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路２３を設けた。【選択図】        図７
2005191861.tif 000002
【特許請求の範囲】
【請求項１】
入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第１及び第２の論理閾値可変調インバータを備え、前記第１及び第２の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、
前記第１の論理閾値可変調インバータの出力端子は前記第２の論理閾値可変調インバータの閾値制御端子に接続され、前記第２の論理閾値可変調インバータの出力端子は前記第１の論理閾値可変調インバータの閾値制御端子に接続されており、
前記第１及び第２の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を備えていることを特徴とする電位差検知回路。
【請求項２】
前記第１又は第２の論理閾値可変調インバータの出力端子に現れる電圧の状態が一の安定状態から他の安定状態に遷移したときにパルスを発生する遷移検出回路を備えたことを特徴とする請求項１記載の電位差検知回路。
【請求項３】
前記可変コンダクタ回路は、前記第１及び第２の論理閾値可変調インバータの閾値制御端子間に出力側が接続された電界効果トランジスタにより構成されていることを特徴とする請求項１又は２記載の電位差検知回路。
【請求項４】
二個の電界効果トランジスタにより構成された相補型反転回路と、前記相補型反転回路の何れか一方の電界効果トランジスタに並列に接続されたコンデンサとを備え、前記相補型反転回路の出力端子から参照電圧を出力するランプ信号生成回路であって、
前記相補型反転回路の二個の電界効果トランジスタのうち、少なくとも前記コンデンサと並列接続された側ではない電界効果トランジスタはチャネルサイズ可変調電界効果トランジスタにより構成されていることを特徴とするランプ信号生成回路。
【請求項５】
入力端子、出力端子、及び閾値制御端子を有し、入力端子より入力されるアナログ入力電圧と論理閾値とを比較してその比較値を二値信号として出力端子から出力するとともに、前記論理閾値が前記閾値制御端子に入力される参照電圧によって連続的に制御可能なコンパレータと、
前記コンパレータの前記参照電圧として時間とともに増加する参照電圧を発生するランプ信号生成回路と、
前記ランプ信号生成回路の出力に同期してクロックを計数しカウント値として出力するカウンタと、
前記コンパレータの出力値が遷移したときに、前記カウンタのカウント値をラッチするラッチ手段と、
を備えたことを特徴とするＡＤ変換器。
【請求項６】
前記コンパレータは、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御可能な論理閾値可変調インバータを備えていることを特徴とする請求項５記載のＡＤ変換器。
【請求項７】
前記コンパレータは、
入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第１及び第２の論理閾値可変調インバータを備え、前記第１及び第２の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、
前記第１の論理閾値可変調インバータの出力端子は前記第２の論理閾値可変調インバータの閾値制御端子に接続され、前記第２の論理閾値可変調インバータの出力端子は前記第１の論理閾値可変調インバータの閾値制御端子に接続されており、
前記第１及び第２の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を有する電位差検知回路を備えていることを特徴とする請求項５記載のＡＤ変換器。
【請求項８】
前記ラッチ手段は、メモリセルが二次元的に配列され、各行のメモリセルへのデータの書き込み又は読み出しの許可を行うための行方向の選択線（以下、「ワード線」という。）、及び前記カウンタの各出力線に接続され、各列のメモリセルへのデータの書き込み又は読み出しを行うための列方向の選択線（以下、「ビット線」という。）を備えたメモリセルアレーにより構成され、
前記メモリセルアレーの各ワード線に対応して複数の前記コンパレータを備え、
前記メモリセルアレーは、各ワード線に対応する前記コンパレータが、アナログ入力電圧と論理閾値とが一致したときに出力するパルスにより、前記カウンタの出力をその行のメモリセルにラッチすることを特徴とする請求項５乃至７の何れか一記載のＡＤ変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換などに使用する電位差検出回路（Differential Comparator : Diff-Comp.）とランプ信号生成回路、及びＡＤ変換器に関するものである。
【背景技術】
【０００２】
近年、携帯電話やＰＤＡに代表される携帯機器の普及に伴って、電子機器を電池駆動により長時間使用することを可能とする要求が高まっている。従って、これらの電子機器に使用されるＬＳＩの低消費電力化は重要な課題の一つである。
【０００３】
デジタル回路においては、素子の微細化とＬＳＩの電源電圧の低電圧化により、処理速度を維持しつつ高集積化と低消費電力化を実現することができる。一方、アナログ信号処理回路においては、電源電圧が低下すると、信号振幅が縮小し、ダイナミック・レンジが低下する。その結果、信号処理の精度の低下が生じる。特に、デジタル回路とアナログ信号処理回路とが混載されたシステムＬＳＩにおいては、信号処理の精度の低下を防ぐことが重要な課題となる。
【０００４】
上記理由から、電源電圧の低電圧化は避けられない。従って、アナログ信号処理回路において、十分なダイナミック・レンジを確保するためには、信号ノイズを低減する必要がある。信号ノイズを低減する方法としては、二つのアナログ信号の比較値を用いて、周辺の同相ノイズを相殺する方法が有効である。そこで、ＡＤ変換などにおいて二つのアナログ信号の電位差の検出を行うため、コンパクトでありかつ低消費電力で駆動するノイズ耐性の高い電位差検知回路が必要となる。
【０００５】
図１８は従来公知の電位差検知回路の例である（非特許文献３参照）。図１８（ａ）は電位差検知回路全体のブロック・ダイアグラム、図１８（ｂ）は同相ノイズ除去のための差分回路の回路図、図１８（ｃ）はプリアンプの回路図、図１８（ｄ）は最終段のラッチの回路図である。図１８（ｂ）において、各コンデンサの容量は、Cs1=Cs2=Cs3=Cs4=Cs, CL1=CL2=CLとされている。また、φ1、φ2には互いに異なる相のクロックが入力される。
【０００６】
この電位差検知回路は、図１８（ａ）に示すように、４つの端子から電圧Vi1,Vi2,Vr1,Vr2を入力する。最前段に差分回路を設け、同相ノイズを除去する。差分回路は出力電圧Vo1,Vo2として、Vid=Vi1-Vi2, Vrd=Vr1-Vr2の差Vid-Vrdに比例する電圧が出力される。この出力電圧Vo1,Vo2は、その後段にある２個のプリアンプにより増幅され、最終段のラッチに入力される。最終段のラッチは、Vid>Vrdの場合はQに１論理（Q=VDD）を出力し、Vid<Vrdの場合はQに０論理（Q=VDD）を出力する。
【０００７】
比較するアナログ信号の差電圧が微小である場合、入力されるアナログ信号を論理閾値のレベルまで増幅する必要がある。そのため、相当のＤＣゲインが必要とされる。従って、図１８に示す回路では、応答速度を劣化させることなく大きなＤＣゲインを得るために、図１８（ａ）のように複数段のプリアンプをカスコード接続している。しかしながら、このように複数段のプリアンプをカスコード接続すると、ＳＮ比が低下するとともに、実装面積の増大と消費電力の増大を招くという問題がある。
【０００８】
そこで、図１９に示すように正帰還回路（金属酸化膜半導体型電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という。）Ｍ２，Ｍ６からなる回路）を設けて単一ステージの増幅器で十分な増幅を可能とした電位差検知回路が提案されている（特許文献１，２，非特許文献４参照）。
【特許文献１】特開平６−１０９７７９号公報
【特許文献２】特表平６−５００６８０号公報
【特許文献３】特開２００２−２２２９４４号公報
【特許文献４】特願２００３−２０６５１号明細書
【特許文献５】特願２００３−９３６４４号明細書
【非特許文献１】有馬裕，浅野種正，「利得係数可変MOSトラン ジスター An Adjustable βＭＯＳトランジスタ (A-MOS)」，第５回システムLSIワークショップ、 ポスター発表、電子情報通信学会集積回路研究専門委員会、pp.271-274、2001年11月 27日
【非特許文献２】Yutaka Arima, Naoki Nakanose, and Tanemasa Asano, "A Logic Threshold Voltage Conversion Circuitry with Variable Channel-Size MOSEFT", The Transactions of The IEICE, Vol. J86-C No.8, pp.894-901, August 2003.
【非特許文献３】T. Shih, L. Der, S. Lewis and P. Hurst, "A Fully Differential Comparator Using a Switched-Capacitor Differencing Circuit with Common-Mode Rejection", IEEE, Journal of Solid-State Circuits, Vol.32, No.2, Feb., 1997, pp250-253.
【非特許文献４】C. Fayomi, G. Roberts and M. Sawan, "Low Power/Low Voltage High Speed CMOS Differential Track and Latch Comparator with Rail-to-Rail Input", IEEE, Int. Symposium on Circuits and Systems (ISCAS2000), May, 2000, pp653-656.
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかしながら、上記従来の電位差検知回路は、正帰還回路を用いた図１９のものであっても、多数の素子を必要としている。従って、やはり或る程度大きな実装面積を必要とする上に、低消費電力化にも限界がある。これは、２つの入力電圧を直接比較するため、必然的に大きなＤＣゲインを必要とし、そのための増幅回路が必要となるからである。
【００１０】
また、入力電圧の電位差を増幅する際には、増幅器におけるノイズの影響を受けやすい。従って、あまり高い検出精度を得ることができない。特に、電源電圧が低電圧化すると、ノイズの影響は相対的に大きくなる。したがって、従来のものよりもよりノイズ耐性の高い電位差検知回路が必要とされる。
【００１１】
そこで、本発明の目的は、少数の素子から構成され、消費電力が小さく、かつノイズに対する耐性が高い電位差検知回路及びＡＤ変換器を提供することにある。
【課題を解決するための手段】
【００１２】
上記課題を解決する手段として、本発明においては、論理閾値可変調インバータを使用する。そこで、まず、前提技術として論理閾値可変調インバータについてその概要説明をし、その後、本発明の構成及び作用について説明する。
【００１３】
〔１〕前提技術
（１）チャネル・サイズ可変調ＭＯＳトランジスタ
チャネル・サイズ可変調ＭＯＳトランジスタ（Variable channel Size MOS : 以下、「ＶＳ−ＭＯＳ」という。）は、制御ゲートに加える制御ゲート電圧Vcgによって、その実効的チャネル・サイズを連続的に変化させることを可能としたＭＯＳトランジスタである。実効的なチャネル・サイズが可変なＭＯＳトランジスタとしては、制御ゲートをメイン・ゲートに対して斜めに設けた構成のものが既に公知である（特許文献３，非特許文献１参照）。また、本発明者は、従来のＬＳＩ製造プロセスを一切変更することなく製造することが可能なＶＳ−ＭＯＳを以前に考案している（特許文献４参照）。
【００１４】
図１はＶＳ−ＭＯＳのレイアウト構成例を示す図である。ＶＳ−ＭＯＳ１は、ソース（Source）２、ドレイン（Drain）３、及びメイン・ゲート（Main Gate）４を備えており、これらは通常のＭＯＳトランジスタと同様である。ソース２，ドレイン３，メイン・ゲート４には、それぞれ、コンタクト・ホール２ａ，３ａ，４ａが形成されている。
【００１５】
ＶＳ−ＭＯＳ１では、更にメイン・ゲート４の両側に、制御ゲート（Control Gate）５，６を備えていることを特徴とする。制御ゲート５，６にも、それぞれコンタクト・ホール５ａ，６ａが設けられている。
【００１６】
制御ゲート５，６は、ソース２又はドレイン３の領域を、チャネル幅方向に完全に分断するのではなく、一方の端に幅Scの隙間５ｂ，６ｂが形成されている。この隙間５ｂ，６ｂは、メイン・ゲート４の中心に対して互いに対極の位置に形成されている。尚、隙間５ｂ，６ｂの位置については、特に図１のような位置に限定されるものではない。また、制御ゲート５，６の形状についても特に限定されるものではないが、通常は矩形でよい。
【００１７】
以上のようなレイアウト構成により、ＶＳ−ＭＯＳ１は、メイン・ゲート４の実効的チャネル・サイズを、制御ゲート５，６に印加される制御ゲート電圧Vcgにより変調することが可能となる。ＶＳ−ＭＯＳ１の変調特性は、図１に示した、制御ゲート５，６のゲート長Lc，制御ゲートの隙間５ｂ，６ｂの間隔Sc，制御ゲート５，６とメイン・ゲート４との間隔Sv，メイン・ゲート４のゲート長Ｌ，及びメイン・ゲート４のゲート幅Ｗ等のレイアウト上の形状パラメータ値により決定される。
【００１８】
次に、ＶＳ−ＭＯＳ１における実効的チャネル・サイズの変調動作の原理について簡単に説明する。図２はデバイス・シミュレーションにより算出されたｎ型のＶＳ−ＭＯＳ内のポテンシャルと電流の分布を表す図である。図２（ａ）はVcg＝Vg＝Vd＝3.0Ｖ、図２（ｂ）はVcg＝1.0Ｖ，Vg＝Vd＝3.0Ｖ、図２（ｃ）はVcg＝0.0Ｖ，Vg＝Vd＝3.0Ｖのバイアス電圧条件等におけるシリコン表面のポテンシャル（０．１Ｖ毎の等高線）と電流（矢印の向きと大きさ）を示している。ここで、Vgはメイン・ゲート４に印加される電圧（以下、単に「ゲート電圧」という。）、Vdはドレイン３に印加されるドレイン電圧である。
【００１９】
図２（ａ）の場合、制御ゲート５，６のチャネル抵抗は比較的低いので、制御ゲート５，６の隙間５ｂ，６ｂへの電流集中はあまり生じない。そして、ポテンシャルの等高線は、メイン・ゲート４の幅方向にほぼ平行となる。その結果、電流はメイン・ゲート４の長方向に流れ、実効的なチャネル・サイズは通常のＭＯＳトランジスタとほぼ同様である。
【００２０】
図２（ｂ）の場合、制御ゲート５，６のチャネル抵抗が隙間５ｂ，６ｂの部分の拡散抵抗よりも高くなる。従って、隙間５ｂ，６ｂの部分への電流の集中が生じる。メイン・ゲート４と制御ゲート５，６間の拡散領域（幅Svの部分。以下同じ。）を流れるゲート幅方向に沿った電流によって、ゲート幅方向に電位差が生じる。その結果、ポテンシャルの等高線はメイン・ゲート４に対してやや斜めとなる。メイン・ゲート４の電流も、やや斜めに流れるようになる。このときの実効的チャネル・サイズは、チャネル幅がやや狭く、チャネル長がやや長く変形される。
【００２１】
図２（ｃ）の場合、制御ゲート５，６はＯＦＦ状態であり、隙間５ｂ，６ｂの部分への電流集中は最大となる。拡散領域部やメイン・ゲート４の部分のゲート幅方向の電位差も最大となる。その結果、ポテンシャルの等高線はメイン・ゲート４に対して更に斜めとなる。そして、メイン・ゲート４の中央部の電流は最も斜めに流れるようになる。従って、実効的チャネル・サイズは、チャネル幅が最も狭く、チャネル長が最も長く変形される。
【００２２】
以上のような原理により、ＶＳ−ＭＯＳは制御ゲート電圧Vcgにより、メイン・ゲート４の実効的チャネル・サイズが変調される。従って、制御ゲート電圧Vcgによりドレイン電流Idを変調することができる。ドレイン電流Idの変調の程度は、メイン・ゲート４と制御ゲート５，６に挟まれた幅Svの拡散領域で生じるメイン・ゲート４の幅方向の電位差の変化量により左右される。すなわち、制御ゲート５，６のゲート長Lc、隙間５ｂ，６ｂの間隔Sc、制御ゲート５，６とメイン・ゲート４との間隔Svなどのレイアウト形状とメイン・ゲート４と制御ゲート５，６とに挟まれた拡散領域の不純物濃度（NSv）を調整することによって、ＶＳ−ＭＯＳの変調特性を設計することができる。
【００２３】
図３は制御ゲート電圧Vcgに対するＶＳ−ＭＯＳの利得係数βの変調特性の一例を示す図である。このＶＳ−ＭＯＳの利得係数βの変調特性は、ＶＳ−ＭＯＳの形状パラメータ等によって決定される。ｎチャネルのＶＳ−ＭＯＳの場合、制御ゲート電圧Vcgが０〔Ｖ〕からある一定の閾値までの間は、利得係数βnは略一定値を保つ。これは、制御ゲート５，６の化ｂ下部にチャネルが形成されないため、メイン・ゲート４の下部では、実効的なチャネル長が最も長く、実効的なチャネル幅が最も狭い状態に保たれるためである。
【００２４】
一方、制御ゲート電圧Vcgが閾値を超えると、図３のβn（ａ），βn（ｂ）に示したような曲線に沿って利得係数βnが増加する。これは、制御ゲート電圧Vcgの増加に伴って実効的なチャネル長が短くなり、実効的なチャネル幅が広くなるためである。
【００２５】
ｐチャネルのＶＳ−ＭＯＳの場合、ｎチャネルのＶＳ−ＭＯＳとは正反対の特性を示し、制御ゲート電圧Vcgの変化に伴って、図３のβp（ａ），βp（ｂ）に示したような曲線に沿って利得係数βnが変化する。
【００２６】
（２）論理閾値可変調インバータ
次に、上記ＶＳ−ＭＯＳを使用して構成される、論理閾値可変調インバータ（Variable Threshold Inverter ： 以下、「ＶＴ−ＩＮＶ」という。）について説明する（非特許文献２，特許文献５参照）。ＶＴ−ＩＮＶは、通常のインバータの入出力端子ＩＮ，ＯＵＴに加え、閾値制御端子ＣＮＴを備えている。そして、閾値制御端子に印加する閾値制御電圧VCNTにより、論理閾値を連続的に制御することができる。
【００２７】
図４は論理閾値可変調インバータの回路構成を表す図であり、図５は論理閾値可変調インバータの回路記号である。ＶＴ−ＩＮＶの基本的な構成は、通常の相補型金属酸化膜半導体（以下、「ＣＭＯＳ」という。）インバータと同様であるが、ＣＭＯＳインバータを構成するｐＭＯＳトランジスタとｎＭＯＳトランジスタに、ＶＳ−ｐＭＯＳ（ｐ型のＶＳ−ＭＯＳ）１１，ＶＳ−ｎＭＯＳ（ｎ型のＶＳ−ＭＯＳ）１２を使用し、各ＶＳ−ＭＯＳ１１，１２の制御ゲート端子（制御ゲートから引き出された端子）を互いに接続してこれを閾値制御端子ＣＮＴとして引き出した点に特徴がある。図４，図５において、矢印は閾値制御端子ＣＧを表している。このように、ＶＴ−ＩＮＶ回路は、ＶＳ−ＭＯＳで構成することにより、単なるインバータ回路で表現することができる。
【００２８】
ＶＴ−ＩＮＶの論理閾値電圧Vinvは、通常のインバータと同様に、（数１）により表される。
【００２９】
【数１】
2005191861.tif 000003
【００３０】
（数１）において、Vtp，Vtnは、それぞれ、ＶＳ−ｐＭＯＳ１１，ＶＳ−ｎＭＯＳ１２の閾値電圧を表す。βp，βｎは、それぞれ、ＶＳ−ｐＭＯＳ１１，ＶＳ−ｎＭＯＳ１２の利得係数を表す。尚、各々の添字（ｎ，ｐ）は、チャネルのタイプを表す。（数１）により、ＶＴ−ＩＮＶの論理閾値電圧Vinvは、ＣＭＯＳ論理ゲートを構成するＶＳ−ｐＭＯＳ１１及びＶＳ−ｎＭＯＳ１２の利得係数βp，βnの比で設定することができることが分かる。
【００３１】
ＶＴ−ＩＮＶの閾値制御端子ＣＮＴには、閾値制御電圧VCNTが印加される。図６（ａ）は閾値制御電圧VCNTを固定したときの論理閾値可変調インバータの入力電圧VINと出力電圧VOUTとの関係を表す図であり、図６（ｂ）は閾値制御電圧VCNTと論理閾値電圧Vinvとの関係を表す図である。図６に示したように、閾値制御電圧VCNTを制御することにより、ＶＳ−ｐＭＯＳ１１，ＶＳ−ｎＭＯＳ１２の利得係数の比βn／βpを連続的に制御することができる。その結果、ＶＴ−ＩＮＶの閾値電圧βを連続的に制御することが可能となる。
【００３２】
〔２〕本発明の構成及び作用
本発明に係る電位差検知回路の第１の構成は、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第１及び第２の論理閾値可変調インバータを備え、前記第１及び第２の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、前記第１の論理閾値可変調インバータの出力端子は前記第２の論理閾値可変調インバータの閾値制御端子に接続され、前記第２の論理閾値可変調インバータの出力端子は前記第１の論理閾値可変調インバータの閾値制御端子に接続されており、前記第１及び第２の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を備えていることを特徴とする。
【００３３】
この構成により、第１又は第２の論理閾値可変調インバータの出力端子に現れる電圧の状態が一の安定状態から他の安定状態に遷移するときの参照電圧値により入力電圧の値を検出することが可能となる。また、インバータの反転特性を利用して入力電圧値を検出するので、内部信号増幅率が高い。それに加え、入力電圧のレンジに対して、参照電圧のレンジが十分に広くなるように設計することで、増幅率を大きくすることができる。従って、微小な入力電圧のレンジを増幅して検出することが可能である。
【００３４】
また、入力電圧を、第１及び第２の論理閾値可変調インバータの入力端子間に差動で入力するため、入力電圧に加わる同相ノイズに対して、極めて高い耐性を有する。従って、小信号の入力電圧値を高い精度で検出することが可能となる。
【００３５】
また、２つの論理閾値可変調インバータと数個の素子からなる入出力回路を用いて構成することが可能であり、コンパクトに構成することができ、消費電力を低減させることができる。
【００３６】
なお、本発明では、入力電圧の差と比較用電圧を直接比較するのではなく、参照電圧により制御される状態遷移電圧と入力電圧とを比較し、参照電圧を徐々に変化させていく過程で状態遷移が生じた時点の参照電圧値から入力電圧の差を換算し検出することを特徴とする。従って、入力電圧を直接増幅したり、参照電圧のレンジを縮小したりする必要がない。そのため、ノイズに対する耐性が高く、高いＳＮ比で電位差検知が可能となる。また、参照電圧を発生させる回路の構成も容易となる。
【００３７】
本発明に係る電位差検知回路の第２の構成は、前記第１の構成において、前記第１又は第２の論理閾値可変調インバータの出力端子に現れる電圧の状態が一の安定状態から他の安定状態に遷移したときにパルスを発生する遷移検出回路を備えたことを特徴とする。
【００３８】
この構成により、遷移検出回路がパルスを発生したときの参照電圧値をラッチすることによって、入力電圧の値を検出することができる。
【００３９】
本発明に係る電位差検知回路の第３の構成は、前記第１又は２の構成において、前記可変コンダクタ回路は、前記第１及び第２の論理閾値可変調インバータの閾値制御端子間に出力側が接続された電界効果トランジスタにより構成されていることを特徴とする。
【００４０】
この構成により、増幅回路の入力側に参照電圧を印加することによって、第１及び第２の論理閾値可変調インバータの閾値制御端子間の電圧を、参照電圧に逆比例して減少させることができる。また、入力電圧のレンジに対して、参照電圧のレンジをより広くとることができる。また、可変コンダクタ回路を極めて簡単な回路で構成できる。尚、「電界効果トランジスタ」としては、ＭＯＳトランジスタ等のＭＩＳトランジスタ（Metal−Insulator−Semiconductor Field Effect Transistor）を使用することができる。
【００４１】
本発明に係るランプ信号生成回路の構成は、二個の電界効果トランジスタにより構成された相補型反転回路と、前記相補型反転回路の何れか一方の電界効果トランジスタに並列に接続されたコンデンサとを備え、前記相補型反転回路の出力端子から参照電圧を出力するランプ信号生成回路であって、前記相補型反転回路の二個の電界効果トランジスタのうち、少なくとも前記コンデンサと並列接続された側ではない電界効果トランジスタはチャネル・サイズ可変調電界効果トランジスタにより構成されていることを特徴とする。
【００４２】
この構成により、チャネル・サイズ可変調電界効果トランジスタの制御ゲート電圧を制御することにより、発生する参照電圧の傾きを自由に制御することが可能となる。従って、２個の素子からなる簡単な構成により、参照電圧の傾きを制御することが可能なランプ信号生成回路を構成することができる。
【００４３】
ここで、「チャネル・サイズ可変調電界効果トランジスタ」としては、上述したチャネル・サイズ可変調ＭＯＳトランジスタやその他のチャネル・サイズ可変調ＭＩＳトランジスタを使用することができる。「相補型反転回路」としては、ＣＭＯＳインバータ等のＭＩＳインバータを使用することができる。
【００４４】
本発明に係るＡＤ変換器の第１の構成は、入力端子、出力端子、及び閾値制御端子を有し、入力端子より入力されるアナログ入力電圧と論理閾値とを比較してその比較値を二値信号として出力端子から出力するとともに、前記論理閾値が前記閾値制御端子に入力される参照電圧によって連続的に制御可能なコンパレータと、前記コンパレータの前記参照電圧として時間とともに増加する参照電圧を発生するランプ信号生成回路と、前記ランプ信号生成回路の出力に同期してクロックを計数しカウント値として出力するカウンタと、前記コンパレータの出力値が遷移したときに、前記カウンタのカウント値をラッチするラッチ手段と、を備えたことを特徴とする。
【００４５】
この構成によれば、ランプ信号生成回路の参照電圧の出力開始に同期して、カウンタがクロックのカウントを開始する。参照電圧の変化に伴い、コンパレータの閾値制御端子に入力される参照電圧が変化する。それにより、コンパレータの論理閾値も変化する。論理閾値がアナログ入力電圧と一致したときに、コンパレータは出力端子からパルスを出力する。これにより、ラッチ手段はカウンタが出力するカウント値をラッチする。このカウント値は参照電圧の値に対応するので、カウント値はアナログ入力電圧に対応する。従って、アナログ入力電圧はデジタル値に変換される。
【００４６】
コンパレータはアナログ入力電圧と参照電圧とを直接比較するのではなく、参照電圧により制御される論理閾値とアナログ入力電圧とを比較する。これにより、論理閾値の変化量に対して参照電圧の変化量が大きくなるように設計すれば、コンパレータはアナログ入力電圧を広いダイナミック・レンジで検知することができる。従って、微小なアナログ入力電圧であっても高い精度でＡＤ変換を行うことが可能となる。
【００４７】
ここで、ラッチ手段としては、通常のラッチ回路やＳＲＡＭのようなメモリを使用することができる。
【００４８】
本発明に係るＡＤ変換器の第２の構成は、前記第１の構成において、前記コンパレータは、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御可能な論理閾値可変調インバータを備えていることを特徴とする。
【００４９】
このように、論理閾値可変調インバータを用いてコンパレータを構成すれば、少ない素子数で消費電力の少ない回路構成とすることが可能となる。また、インバータの反転特性を利用するので、内部信号増幅率が高く、コンパレータのダイナミック・レンジを広くとることができる。
【００５０】
本発明に係るＡＤ変換器の第３の構成は、前記第１の構成において、前記コンパレータは、入力端子、出力端子、及び閾値制御端子を有し、前記閾値制御端子から入力される閾値制御電圧により論理閾値電圧を連続的に制御することが可能な第１及び第２の論理閾値可変調インバータを備え、前記第１及び第２の論理閾値可変調インバータの入力端子間に印加される入力電圧を検出する電位差検知回路であって、前記第１の論理閾値可変調インバータの出力端子は前記第２の論理閾値可変調インバータの閾値制御端子に接続され、前記第２の論理閾値可変調インバータの出力端子は前記第１の論理閾値可変調インバータの閾値制御端子に接続されており、前記第１及び第２の論理閾値可変調インバータの閾値制御端子間に、参照電圧によってコンダクタンスを制御することができる可変コンダクタ回路を備えていることを特徴とする。
【００５１】
この構成により、アナログ入力電圧を差動で入力するため、同相ノイズに対する耐性が極めて高くなり、小信号のアナログ入力電圧に対して高い精度でＡＤ変換を行うことが可能となる。
【００５２】
本発明に係るＡＤ変換器の第４の構成は、前記第１乃至３の何れか一の構成において、前記ラッチ手段は、メモリ・セルが二次元的に配列され、各行のメモリ・セルへのデータの書き込み又は読み出しの許可を行うための行方向の選択線（以下、「ワード線」という。）、及び前記カウンタの各出力線に接続され、各列のメモリ・セルへのデータの書き込み又は読み出しを行うための列方向の選択線（以下、「ビット線」という。）を備えたメモリセルアレーにより構成され、前記メモリセルアレーの各ワード線に対応して複数の前記コンパレータを備え、前記メモリセルアレーは、各ワード線に対応する前記コンパレータが、アナログ入力電圧と論理閾値とが一致したときに出力するパルスにより、前記カウンタの出力をその行のメモリ・セルにラッチすることを特徴とする。
【００５３】
この構成により、複数のアナログ入力信号に対して、並列的にＡＤ変換を行うことが可能となる。
【発明の効果】
【００５４】
以上のように、本発明に係る電位差検出回路によれば、入力電圧値の検出にインバータの反転特性を利用するとともに、入力電圧レンジに対し参照電圧レンジを十分に広くすることで、増幅率を大きくすることができる。従って、微小な入力電圧信号を増幅して感度よく検出することが可能となる。また、入力が差動入力であるため、同相ノイズに対する検出誤差を排除して入力電圧値を高い精度で検出することが可能となる。更に、論理閾値可変調インバータを使用することによって、回路の素子数を少なくすることができる。これにより、コンパクトで消費電力の少ない回路により、電位差検出回路を構成することが可能となる。これにより、大量のアナログ信号を同時並列的にデジタル変換するような多値メモリのセンス・アンプや高速イメージ・センサ等のＡＤ変換回路への利用に適した電位差検出回路を提供できる。
【００５５】
本発明に係るランプ信号生成回路によれば、チャネル・サイズ可変調電界効果トランジスタを用いた相補型反転回路を使用してコンデンサの充電電流（又は放電電流）を制御することによって、少ない素子数の回路で、参照電圧の傾きを自由に制御することが可能な回路を実現することができる。
【００５６】
本発明に係るＡＤ変換器によれば、コンパレータにおいて、参照電圧により制御される論理閾値とアナログ入力電圧とを比較することにより、アナログ入力電圧のレンジを増幅して検出することが可能となる。従って、微小なアナログ入力電圧であっても高い精度でＡＤ変換を行うことが可能となる。また、論理閾値可変調インバータを用いてコンパレータを構成すれば、少ない素子数で消費電力の少ない回路構成とすることが可能となる。この場合、インバータの反転特性を利用するので、内部信号増幅率が高く、コンパレータのダイナミック・レンジを広くとることができる。
【発明を実施するための最良の形態】
【００５７】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００５８】
図７（ａ）は本発明の実施例１に係る電位差検知回路の回路図であり、図７（ｂ）はDiff信号発生回路及び参照電圧反転回路の回路図であり、図７（ｃ）は電位差検知回路の入出力信号の関係を表す図である。電位差検知回路２０は、２個のＶＴ−ＩＮＶ２１，２２、ｎＭＯＳトランジスタ２３、及びインバータ２４により構成されている。
【００５９】
ＶＴ−ＩＮＶ２１の出力端子（ＯＵＴ＋）とＶＴ−ＩＮＶ２２の閾値制御端子（ＣＮＴ−）とは共通のノードＢに接続されている。ＶＴ−ＩＮＶ２２の出力端子（ＯＵＴ−）とＶＴ−ＩＮＶ２１の閾値制御端子（ＣＮＴ＋）とは共通のノードＡに接続されている。
【００６０】
ｎＭＯＳトランジスタ２３は、ソース端子及びドレイン端子が、それぞれノードＡ，ノードＢに接続されている。ｎＭＯＳトランジスタ２３のソース−ゲート間に参照電圧VRに比例した電位差制御電圧Diffが印加される。このｎＭＯＳトランジスタ２３は、参照電圧VRによりコンダクタンスを制御する可変コンダクタ回路として機能する。ｎＭＯＳトランジスタ２３のコンダクタンスは、ＶＴ−ＩＮＶ２１，２２の動作に影響を与えないように、十分に小さい値に設定される。ｎＭＯＳトランジスタ２３は常に飽和領域で動作するので、そのコンダクタンスは、電位差制御電圧Diff（すなわち、参照電圧VR）に比例する。ソース−ドレイン間にはコンダクタンスに反比例した電圧が発生するので、参照電圧VRの増加に伴い、ＶＴ−ＩＮＶ２１，２２の閾値制御端子（ＣＮＴ＋，ＣＮＴ−）間の電圧ΔVCNT＝VCNT−−VCNT＋を減少させることができる。
【００６１】
また、インバータ２４は、通常のＣＭＯＳインバータで構成されている。インバータ２４は、その入力端子がＶＴ−ＩＮＶ２１の出力端子（ＯＵＴ＋）に接続されている。また、出力端子ＯＵＴからは、電位差検知電圧Voutが出力される。このインバータ２４は、ＶＴ−ＩＮＶ２１，２２の出力端子に現れる電圧の状態が一の安定状態から他の安定状態に遷移したときにパルスを発生する遷移検出回路として機能する。
【００６２】
図７（ｂ）に示したDiff信号発生回路２５は、ノードＡ（ＶＴ−ＩＮＶ２２の出力端子（ＯＵＴ−）及びＶＴ−ＩＮＶ２１の閾値制御端子（ＣＮＴ＋）が接続されたノード）とｎＭＯＳトランジスタ２３のゲート端子との間に印加される電位差制御電圧Diffを、参照電圧VRに比例させるための回路である。Diff信号発生回路２５は、ダイオード接続したｎＭＯＳトランジスタ２５ａを負荷とするｐＭＯＳトランジスタ２５ｂによるソース接地増幅回路である。ｎＭＯＳトランジスタ２５ａのソース端子は、ノードＡに接続されている。また、ｎＭＯＳトランジスタ２５ａのドレイン端子（及びゲート端子）並びにｐＭＯＳトランジスタ２５ｂのドレイン端子は、ｎＭＯＳトランジスタ２３のゲート端子に接続されている。ｐＭＯＳトランジスタ２５ｂのソース端子には、ｎＭＯＳトランジスタ２３に入力する信号振幅を調節するための電源電圧Vd-invが印加されている。また、ｐＭＯＳトランジスタ２５ｂのゲート端子には、参照電圧VRの反転信号VRcが入力される。Diff信号発生回路２５は、反転信号VRcを増幅して参照電圧VRに比例した電位差制御電圧Diffを発生する。
【００６３】
この電位差検知回路２０とDiff信号発生回路２５とをあわせて、図７（ｃ）の記号により表すこととする。
【００６４】
尚、図７（ｂ）の参照電圧反転回路２６は、ダイオード接続したｐＭＯＳトランジスタ２６ａを負荷とするｎＭＯＳトランジスタ２６ｂによるソース接地増幅回路である。この参照電圧反転回路２６は、単に参照電圧VRの反転信号VRcを生成するためのものである。
【００６５】
以上のような回路構成により、電位差検知回路２０は、ＶＴ−ＩＮＶ２１，２２の入力端子（ＩＮ＋，ＩＮ−）間に印加される入力電位差ΔVin＝Vin＋−Vin−（Vin＋は入力端子（ＩＮ＋）に印加される入力電圧，Vin−は入力端子（ＩＮ−）に印加される入力電圧。）を検出する。すなわち、図８に示すように、参照電圧VRを変化させることにより、入力電位差ΔVinに対する電位差検知電圧Voutが反転する閾値電圧（以下、「反転閾値電圧」という。）が連続的に変化する。図８において、グラフ内の反転閾値電圧曲線を境界として、入力電位差ΔVinが下側（グレーの部分）にある場合には電位差検知電圧Voutが０論理レベル（Vout＝GND）となる。反転閾値電圧曲線の上側にある場合には電位差検知電圧Voutが１論理レベル（Vout＝Vd（電源電圧））となる。図８に示した入力レンジ（又は制御レンジ）内においては、反転閾値電圧は参照電圧VRとほぼ線型な関係となり、このレンジ内において、入力電位差ΔVinを参照電圧VRにより検知することができる。以下、この電位差検知回路２０の動作について詳細に説明する。
【００６６】
まず、この電位差検知回路２０により電位差の検出を行うためにはリセット処理が必要とされる。リセット処理は、ＶＴ−ＩＮＶ２２の出力端子（ＯＵＴ−）の電圧VCNT＋を０論理レベル（GND）とするか、又は、ＶＴ−ＩＮＶ２１の出力端子（ＯＵＴ＋）の電圧VCNT−を１論理レベル（Vd）とする。また、リセット時においては、参照電圧VRは０〔Ｖ〕とする。リセット直後は、各々の入力電位差ΔVinが入力レンジ内にある場合は、閾値制御端子（ＣＮＴ＋）の電圧VCNT＋は０論理レベル（VCNT＋＝GND）となり、閾値制御端子（ＣＮＴ−）の電圧VCNT−は１論理レベル（VCNT−＝Vd）となる。
【００６７】
次に、参照電圧VRを徐々に高めていく。そうすると、ｎＭＯＳトランジスタ２３のドレイン−ソース間のコンダクタンスが減少し、VCNT＋とVCNT−が徐々に近づく。図９は各ＶＴ−ＩＮＶの閾値制御電圧VCNTの変化に対する論理閾値電圧Vinvの変化を表す図である。VCNT＋とVCNT−が徐々に近づくにつれて、ＶＴ−ＩＮＶ２１の論理閾値電圧Vinv＋は低下し、ＶＴ−ＩＮＶ２２の論理閾値電圧Vinv−は増加する。そして、各論理閾値電圧Vinv＋，Vinv−が入力電圧Vin＋，Vin−に到達したときに、ＶＴ−ＩＮＶ２１，２２の出力は反転して、電位差検知回路２０は新たな安定状態に遷移する。この遷移によって各ＶＴ−ＩＮＶの出力端子（ＯＵＴ＋，ＯＵＴ−）の電圧VCNT−，VCNT−が大きく変化する。これにより、インバータ２４から出力される電位差検知電圧Voutが反転する。
【００６８】
図１０は参照電圧VRの変化に対する各ＶＴ−ＩＮＶ２１，２２の出力端子（ＯＵＴ＋，ＯＵＴ−）の電圧VCNT−，VCNT＋の変化を表す図である。ＶＴ−ＩＮＶ２１，２２を２個用いて構成される電位差検知回路２０の安定状態は二つある。一つは、リセット直後の状態であり、もう一つは論理閾値電圧が入力電圧を過ぎて遷移した後の状態である。図１０に示すように、参照電圧VRが遷移閾値VRtよりも小さいときには、参照電圧VRの変化に伴って電圧VCNT−，VCNT＋が徐々に変化し、電位差検知回路２０は安定状態にある。参照電圧VRが遷移閾値VRtを過ったときに、電圧VCNT−，VCNT＋は急峻に変化し、すぐに次の安定状態に遷移する。その後は、参照電圧VRが増加しても電圧VCNT−，VCNT＋の変化は殆どない。従って、インバータ２４の論理閾値を、この二つの安定状態の中間となるように設定しておくことで、参照電圧VRが遷移閾値VRtを過ったときにインバータ２４の出力を反転させることができる。
【００６９】
尚、リセット直後の状態において、参照電圧VRの変化に伴い電圧VCNT−，VCNT＋が徐々に変化する特性は、各々の入力電圧のシフトに対応してその変化量が変わる性質がある。例えば、図１１に示したように、Vin−が高圧側にシフトすれば、VCNT−の変化はより大きくなる。これは、Vin＋とVin−の値によって、閾値制御端子（ＣＮＴ＋，ＣＮＴ−）をドライブする駆動力が変化することによって生じるものである。このような特性により、入力電圧Vin＋とVin−の入力電位差ΔVinを検知することができる。
【００７０】
本実施例に係る電位差検知回路２０は、従来のコンパレータのように、入力電圧Vin＋，Vin−を直接比較することにより検知する方式とは異なり、入力電圧Vin＋，Vin−とＶＴ−ＩＮＶ２１，２２の論理閾値電圧Vinv＋，Vinv−との大小関係により決まる参照電圧VRの遷移閾値VRtを検出し、この遷移閾値VRtと入力電位差ΔVinとを対応させることによって電位差検出を行うことを特徴としている。従って、従来のコンパレータのように、入力信号を増幅し、或いは比較信号を縮小する必要がない。従って、ノイズ耐性に極めて優れ、かつ、入力段の余分な増幅回路が不要で、参照電圧VRの発生回路の構成も簡単となる。
【００７１】
また、電位差検知回路２０は、２つのＶＴ−ＩＮＶ２１，２２、ｎＭＯＳトランジスタ２３、及びインバータ２４で構成されるため、素子数が少ない。従って、従来の通常の差電圧検出方式のコンパレータと比較すると、レイアウト面積を縮小し、消費電力を低減させることが可能となる。
【実施例２】
【００７２】
図１２は本発明の実施例２に係るランプ信号生成回路の回路図である。ランプ信号生成回路３０は、ＶＳ−ｐＭＯＳ３１及びｎＭＯＳトランジスタ３２により構成されたＣＭＯＳインバータ３３と、ｎＭＯＳトランジスタ３２に並列に接続されたコンデンサ３４と、アナログ電圧変換器３５とを備えている。
【００７３】
ＣＭＯＳインバータ３３を構成するＶＳ−ｐＭＯＳ３１のソース端子には、電源電圧Vdが印加されている。このＶＳ−ｐＭＯＳ３１の利得βpは、その制御ゲート端子に印加される電圧（以下、「β変調電圧」という。）により制御することが可能である。一方、ｎＭＯＳトランジスタ３２のソース端子には、論理閾値電圧よりも低い一定の基準電圧Vb（＞GND）が印加されている。
【００７４】
このランプ信号生成回路３０は、ＣＭＯＳインバータ３３の入力側ノードＡにパルスが入力されると、ＣＭＯＳインバータ３３の出力側ノードＢから時間とともに線形に増加する参照電圧Vrefを出力するものである。
【００７５】
ＣＭＯＳインバータ３３の出力側ノードＢには、積分演算用のコンデンサ３４の一端が接続されている。コンデンサ３４の他端は接地されている。また、この出力側ノードＢには、アナログ電圧変換器３５が接続されている。
【００７６】
アナログ電圧変換器３５は、ＶＳ−ｐＭＯＳ３５ａ及びＶＳ−ｎＭＯＳ３５ｂで構成されている。ＶＳ−ｐＭＯＳ３５ａ及びＶＳ−ｎＭＯＳ３５ｂのゲート端子は、ともに出力側ノードＢに接続されている（以下、これらのゲート端子を、アナログ電圧変換器３５の「入力端子」という）。ＶＳ−ｐＭＯＳ３５ａ及びＶＳ−ｎＭＯＳ３５ｂのドレイン端子は、ともにβ変調ノードＣに接続されている（以下、これらのドレイン端子を、アナログ電圧変換器３５の「出力端子」という）。ＶＳ−ｐＭＯＳ３５ａのソース端子には電源電圧Vhが印加されている。ＶＳ−ｎＭＯＳ３５ｂのソース端子は接地されている。ＶＳ−ｐＭＯＳ３５ａ及びＶＳ−ｎＭＯＳ３５ｂの制御ゲート端子は、ともに、β変調ノードＣに接続されている。このアナログ電圧変換器３５の出力端子が接続されているβ変調ノードＣには、ＶＳ−ｐＭＯＳ３１の制御ゲート端子が接続されている。
【００７７】
ＣＭＯＳインバータ３３は、参照電圧Vrefのリセットを行うためのスイッチ、及び参照電圧Vrefの傾きを調節する電流調節回路として機能する。アナログ電圧変換器３５は、参照電圧Vrefの傾きの大きさを設定するためのＶＳ−ｐＭＯＳ３１のβ変調信号発生回路として機能する。
【００７８】
図１３はアナログ電圧変換器３５の入力電圧に対する出力電圧の特性の一例を示す図である。この特性は、ＶＳ−ｐＭＯＳ３５ａ及びＶＳ−ｎＭＯＳ３５ｂのβ変調特性により決定される。入力電圧が０〔Ｖ〕近傍にある場合、ＶＳ−ｐＭＯＳ３５ａ及びＶＳ−ｎＭＯＳ３５ｂで構成されるＣＭＯＳインバータの出力電圧はほぼ電源電圧Vhとなる。この出力電圧は、ＶＳ−ｐＭＯＳ３５ａ及びＶＳ−ｎＭＯＳ３５ｂの制御ゲート端子に印加される。このとき、ＶＳ−ｐＭＯＳ３５ａ及びＶＳ−ｎＭＯＳ３５ｂで構成されるＣＭＯＳインバータの論理閾値電圧Vinvは、上述の（数１）で表される。従って、図６（ａ）に示したように、論理閾値電圧Vinvは最も低電圧側にシフトする。しかしながら、入力電圧が０〔Ｖ〕からある一定の閾値に達するまでの間は、入力電圧はこの論理閾値電圧Vinvの近傍には達しないので、通常のＣＭＯＳインバータと同様に、ＶＳ−ｎＭＯＳ３５ｂはカット・オフ状態にあり、出力端子には電源電圧Vhが出力される。
【００７９】
入力電圧が上昇すると、論理閾値電圧Vinvは徐々に高電圧側にシフトするが、そのシフト量は入力電圧の増加量に比べて小さい。従って、ある一定の閾値に達すると、ＶＳ−ｎＭＯＳ３５ｂは飽和領域、ＶＳ−ｐＭＯＳ３５ａは線形領域で動作するようになる。これに伴って出力電圧は低下し始めるが、同時に論理閾値電圧Vinvも高電圧側にシフトするため、その傾きは通常のＣＭＯＳインバータに比べて極めて緩やかとなる。更に、入力電圧を上げていくと、あるところで、ＶＳ−ｐＭＯＳ３５ａは飽和領域、ＶＳ−ｎＭＯＳ３５ｂは線形領域で動作するようになる。更に入力電圧を上げていくと、今度はＶＳ−ｐＭＯＳ３５ａがカット・オフ状態となり、出力電圧は接地電位（０〔Ｖ〕）となる。
【００８０】
図１４は本発明の実施例２に係るランプ信号生成回路の入出力波形を表す図である。ＣＭＯＳインバータ３３の入力側端子（Pulse In）には矩形波（パルス）の入直電圧Vinが印加される。
【００８１】
Vinのレベルが１論理レベルのとき、ＣＭＯＳインバータ３３の出力電圧である参照電圧Vrefは基準電圧Vbとなる。このとき、コンデンサ３４に蓄積された電荷は、貫通電流となってｎＭＯＳトランジスタ３２を通って放電され、コンデンサ３４の両端の電圧はVbとなる。
【００８２】
一方、アナログ電圧変換器３５には、基準電圧Vbが入力される。基準電圧Vbはアナログ電圧変換器３５の論理閾値電圧よりも低いので、アナログ電圧変換器３５から出力されるβ変調電圧VCNTは電源電圧Vhとなる（図１３参照）。このとき、ＶＳ−ｐＭＯＳ３１、ＶＳ−ｐＭＯＳ３５ａ、及びＶＳ−ｎＭＯＳ３５ｂの制御ゲート端子には、制御ゲート電圧として電圧Vhが印加される。
【００８３】
次に、Vinのレベルが０論理レベル（GND）に切り替わると、ｎＭＯＳトランジスタは即座にカット・オフ状態となる。一方、ＶＳ−ｐＭＯＳ３１はオン状態となり、線形領域で動作する。ＣＭＯＳインバータ３３の出力電圧である参照電圧Vrefの時間変化率（参照電圧の傾き）は（数２）により表される。ここで、βpはＶＳ−ｐＭＯＳ３１の利得係数、VdはＶＳ−ｐＭＯＳ３１のソース電圧（電源電圧）、VtpはＶＳ−ｐＭＯＳ３１の閾値電圧、Cはコンデンサ３４の静電容量を表す。
【００８４】
【数２】
2005191861.tif 000004
【００８５】
ここで、参照電圧Vrefの増加に伴って、β変調ノードＣに出力されるβ変調電圧VCNTは図１３に示したように徐々に減少する。そして、β変調電圧VCNTが減少するのに伴って、ＶＳ−ｐＭＯＳ３１の利得係数βpは増加する（図３参照）。（数２）において、Vrefとβpが時間に依存する変数である。従って、ＶＳ−ｐＭＯＳ３１の形状パラメータ等を調節してβpの変調特性を(Vref+Vtp)2にほぼ反比例するように調整することによって、参照電圧Vrefが時間と共にほぼ直線状に増加するように設計することができる。
【００８６】
また、図１３に示したように、参照電圧Vrefの変化に対するβ変調電圧VCNTの変化率は、アナログ電圧変換器３５の電源電圧はVhにより決まる。従って、アナログ電圧変換器３５の電源電圧はVhを調節することによって、（数２）より、ＣＭＯＳインバータ３３の出力電圧である参照電圧Vrefの時間変化率、すなわち、参照電圧Vrefの傾きを自由に調節することが可能となる。
【００８７】
このように、本実施例に係るランプ信号生成回路３０によれば、ＣＭＯＳインバータ３３のｐＭＯＳトランジスタにＶＳ−ｐＭＯＳ３１を使用することで、極めて簡単な回路構成により、参照電圧の傾きを自由に調節することが可能となる。
【実施例３】
【００８８】
図１５は本発明の実施例３に係るＡＤ変換器の回路構成を表す図である。本実施例に係るＡＤ変換器は、複数のＡＤ変換部４１ａ，４１ｂ，４１ｃをアレイ状に配置したアレイ型のＡＤ変換器である。尚、図１５では、３つのＡＤ変換部４１ａ，４１ｂ，４１ｃのみを示しているが、ＡＤ変換部の数は、特にこれに限定するものではない。
【００８９】
また、ＡＤ変換器４０は、ランプ信号生成回路４２、カウンタ４３、ライト・イネーブル・スイッチ４４、及び出力バッファ４５を備えている。ランプ信号生成回路４２、カウンタ４３、ライト・イネーブル・スイッチ４４、及び出力バッファ４５は、すべてのＡＤ変換部４１ａ，４１ｂ，４１ｃについて共通に１つだけ設けられている。
【００９０】
ランプ信号生成回路４２は、時間とともに増加する参照電圧を発生する。本実施例において、このランプ信号生成回路４２としては、前述の〔実施例２〕で示したものを使用している。尚、コンパレータ５０に参照電圧VRを反転して入力する必要がある場合には、ランプ信号生成回路４２の出力段に、図７（ｂ）に示した参照電圧反転回路２６が用いられる。カウンタ４３は、ランプ信号生成回路４２の出力開始に同期してクロックCLKを計数し、ｎビットのデジタル・カウント値として出力するｎビット・デジタル・カウンタである。ライト・イネーブル・スイッチ４４は、カウンタ４３の出力端子に接続されている。ライト・イネーブル・スイッチ４４は、ライト・イネーブル信号（Write enable）により、カウンタ４３の出力のオン／オフを行うＭＯＳスイッチである。カウンタ４３の出力端子は、このライト・イネーブル・スイッチ４４を介して、各ＡＤ変換部４１ａ，４１ｂ，４１ｃの内部に備えられたＳＲＡＭ５３（後述）のビット線に接続されている。
【００９１】
出力バッファ４５は、各ＡＤ変換部４１ａ，４１ｂ，４１ｃ内部のＳＲＡＭ５３（後述）の各ビット線に接続されている。これは、ＳＲＡＭ５３のビット線の信号を外部に出力するためのバッファである。これらのバッファの前段にセンス・アンプを設けることで、高速なデータ読み出しが可能である。
【００９２】
各ＡＤ変換部４１ａ，４１ｂ，４１ｃは、コンパレータ５０、デコーダ５１、入力論理ゲート５２、及びＳＲＡＭ５３を備えている。コンパレータ５０は、入力端子、出力端子、及び閾値制御端子を有している。コンパレータ５０は、入力端子より入力されるアナログ入力信号Vinと論理閾値Vinvとを比較してその比較値を二値信号として出力端子から出力する。また、閾値制御端子には、ランプ信号生成回路４２から出力される反転参照電圧cVref（参照電圧Vrefの反転電圧）が入力される。そして、コンパレータ５０は、その論理閾値Vinvを、閾値制御端子に入力される反転参照電圧cVrefによって連続的に制御することが可能とされている。このような機能により、コンパレータ５０は、アナログ入力信号Vinとランプ信号生成回路４２により変化する論理閾値とを比較することにより、アナログ入力信号Vinをパルス幅信号に変換する。このパルス幅信号は、入力論理ゲート５２を介してＳＲＡＭ５３のワード線に入力される。ＳＲＡＭ５３は、ワード線がオン状態（１論理レベルの状態）のときに、当該ワード線に対応するメモリ・セルについてデータの入出力を行う。このＳＲＡＭ５３は、コンパレータ５０の出力値が遷移したときに、カウンタ４３のカウント値をラッチするラッチ手段として機能する。
【００９３】
デコーダ５１には、リード・イネーブル信号と多ビットのアドレス信号が入力される。デコーダ５１は、リード・イネーブル信号が有効とされたときに、アドレス信号を復号し、そのアドレス信号が指定するワード線をオン状態とする。尚、リード・イネーブル信号とアドレス信号は、総てのＡＤ変換部４１ａ，４１ｂ，４１ｃに共通に与えられている。
【００９４】
入力論理ゲート５２は、２つのＮＡＮＤゲート５２ａ，５２ｂと１つのインバータ５２ｃとから構成されている。ＮＡＮＤゲート５２ａにはコンパレータ５０の出力と、外部からのＡＤＣイネーブル信号とが入力される。ＮＡＮＤゲート５２ａはこれらの信号のＮＡＮＤ論理値をＮＡＮＤゲート５２ｂの一方の入力端子に出力する。インバータ５２ｃは、デコーダ５１の出力の逆論理を、ＮＡＮＤゲート５２ｂのもう一方の入力端子に出力する。ＮＡＮＤゲート５２ｂは、これらの入力値のＮＡＮＤ論理を、ＳＲＡＭ５３のワード線に出力する。尚、ＡＤＣイネーブル信号も、総てのＡＤ変換部４１ａ，４１ｂ，４１ｃに共通に与えられている。
【００９５】
ＳＲＡＭ５３のビット線には、カウンタ４３のカウント出力が与えられている。一方、ＳＲＡＭ５３のワード線には、コンパレータ５０の出力又はデコーダ５１の出力が入力論理ゲート５２を介して与えられている。カウンタ４３のカウント処理のスタートと、ランプ信号生成回路４２のスタートとは、共通のリセット・スタート信号によって同期がとられる。従って、カウンタ４３のカウント処理は、コンパレータ５０に入力される反転参照電圧cVrefの周期に同期するように制御される。そのため、コンパレータ５０が出力するパルス信号幅によってＳＲＡＭ５３に保持されるカウント値が決定される。すなわち、ＳＲＡＭ５３に保持されるカウント値は、アナログ入力信号Vinにより決定される。
【００９６】
ＡＤ変換処理は、アレイ状に配列された総てのＡＤ変換部４１ａ，４１ｂ，４１ｃにおいて並列に実行される。そして、各ＡＤ変換部４１ａ，４１ｂ，４１ｃのＳＲＡＭ５３に保持されたＡＤ変換値は、デコーダ５１で選択して、通常のＳＲＡＭと同様に読み出すことができる。
【００９７】
図１６はコンパレータ５０の具体的な構成を表す図である。図１６（ａ）は、コンパレータ５０を１個のＶＴ−ＩＮＶによって構成した例である。この場合、ＶＴ−ＩＮＶの閾値制御端子ＣＮＴに、ランプ信号生成回路４２が出力する参照電圧Vrefが入力される。この場合、アナログ入力信号Vinはシングルである。
【００９８】
一方、図１６（ｂ）は、コンパレータ５０を実施例１で説明した電位差検知回路により構成した例である。この場合、図７における反転参照電圧VRcとして、ランプ信号生成回路４２が出力する反転参照電圧cVrefを入力することになる。尚、図１６（ｂ）に示したコンパレータ５０に、図７（ｃ）に示した電位差検知回路２０を使用する際には、インバータ２４の入力端子をノードＢではなくノードＡに接続して使用する。本実施例では、図７（ｃ）の場合に対して、出力電圧を反転させる必要があるからである。
【００９９】
実施例１で説明した電位差検知回路を使用した場合、コンパレータ５０の回路規模は、図１６（ａ）の場合に比べて大きくなる。しかしながら、この場合のコンパレータ５０に入力されるアナログ入力信号Vinは２つのアナログ信号の差電圧である。従って、同相ノイズに対する耐性が極めて強く、小さい信号に対しても高い精度で比較することが可能である。
【０１００】
以上のように、コンパレータ５０にＶＴ−ＩＮＶや実施例１で説明した電位差検知回路を使用することによって、少数の素子で回路を構成することができ、かつ広いダイナミック・レンジを実現することが可能となる。
【０１０１】
次に、ＡＤ変換器４０の動作について説明する。図１７はＡＤ変換器４０の各制御信号のタイム・チャートである。本実施例のＡＤ変換器４０では、ＡＤ変換処理期間と読み出し期間との二つがある。そこで、まずＡＤ変換処理期間について説明し、次に読み出し期間について説明する。尚、以下では、コンパレータ５０として図１６（ｂ）を用いた場合について説明する。この場合、アナログ入力信号Vinは２つのアナログ信号Vin+,Vin-の差電圧である。以下、この差電圧のアナログ入力信号をΔVin=Vin+-Vin-と記す。
【０１０２】
（１）ＡＤ変換処理期間
まず、初期状態として、ライト・イネーブル信号はＨレベル（許可状態）である。リード・イネーブル信号はＬレベル（不許可状態）である。リード・イネーブル信号がＬレベルのときには、デコーダ５１は、アドレス信号に無関係にＬレベルを出力する。従って、入力論理ゲート５２内のＮＡＮＤゲート５２ｂの入力端子の一方には、常にＨレベルが入力される。
【０１０３】
この状態で、まず、リセット・スタート信号を一旦Ｈレベルにする。これにより、ランプ信号生成回路４２が出力する反転参照電圧cVrefは、最大値となる（参照電圧Vrefは、基準電圧（最小値）Vbとなる。実施例２参照）。これに伴って、電位差制御電圧Diffも最小値となり、ｎＭＯＳトランジスタ２３のコンダクタンスは最小となる。また、カウンタ４３のカウント値はリセットされる。
【０１０４】
次いで、リセット・スタート信号をＬレベルとする。これにより、カウンタ４３は、クロックCLKのカウントを開始し始めると同時に、ランプ信号生成回路４２が出力する反転参照電圧cVrefは、直線的に減少し始める（実施例２参照）。これに伴い、電位差制御電圧Diffは増加し、ｎＭＯＳトランジスタ２３のコンダクタンスは増加するため、ΔVCNT=VCNT--VCNT+は減少し、ＶＴ−ＩＮＶ２１，２２の論理閾値Vinv+,Vinv-の差ΔVinv= Vinv+-Vinv-も減少する。
【０１０５】
反転参照電圧cVrefにより設定されるＶＴ−ＩＮＶ２１，２２の論理閾値の差ΔVinvがアナログ入力信号ΔVinよりも大きい間は、コンパレータ５０の出力はＨレベルである。従って、入力論理ゲート５２内のＮＡＮＤゲート５２ａの入力端子の一方には、常にＨレベルが入力される。一方、ＡＤＣイネーブル信号は、カウンタ４３のカウント値が確定しているタイミングだけ、その値をＨレベル（許可状態）としている。従って、ＳＲＡＭ５３のワード線には、ＡＤＣイネーブル信号と同じパルス信号が与えられる。
【０１０６】
このように、ＡＤＣイネーブル信号により、カウンタ４３のカウント値が確定しているタイミングだけワード線をオン状態としたのは、ＳＲＡＭ５３がカウンタ４３の遷移状態をラッチしないようにするためである。
【０１０７】
次に、反転参照電圧cVrefにより設定されるＶＴ−ＩＮＶ２１，２２の論理閾値の差ΔVinvがアナログ入力信号ΔVinを下回ったとき、コンパレータ５０の出力は、ＨレベルからＬレベルに遷移する。これにより、入力論理ゲート５２の出力はＬレベルとなり、ワード線はオフ状態となる。ワード線がオフ状態となると、ＳＲＡＭ５３への新たな書き込みはなくなる。従って、コンパレータ５０の出力がＨレベルからＬレベルに遷移する直前のカウンタ４３のカウント値がＳＲＡＭ５３に保持される。すなわち、ＳＲＡＭ５３に保持されるカウント値は、アナログ入力信号ΔVinの値に比例したものとなり、これによりＡＤ変換が行われたこととなる。
【０１０８】
以上のようなＡＤ変換処理は、総てのＡＤ変換部４１ａ，４１ｂ，４１ｃで並列に行われる。
【０１０９】
（２）読み出し期間
次に、読み出し期間について説明する。読み出し期間においては、ライト・イネーブル信号はＬレベル（不許可状態）とされ、リード・イネーブル信号はＨレベル（許可状態）とされる。また、リセット・スタート信号はＨレベルに保持される。これにより、カウンタ４３のカウント出力は、常時リセットされた状態となる。また、ランプ信号生成回路４２が出力する反転参照電圧cVrefは、常時、最大値となる（参照電圧Vrefは、基準電圧（最小値）Vbとなる。実施例２参照）。
【０１１０】
まず、アドレス信号に所望のアドレスを入力する。デコーダ５１は、アドレス信号により特定されるワード線に対応する出力をＨレベルとする。これにより、アドレス信号により特定されるワード線は、オン状態となる。従って、ＳＲＡＭ５３のビット線に、当該ワード線に対応するメモリ・セルに保持されたＡＤ変換値が、各ビット線に読み出される。読み出されたＡＤ変換値は、出力バッファ４５を介して、外部に出力される。
【０１１１】
以上のようにして、１つのアドレスに保持されたＡＤ変換値の読み出しが行われる。総てのアドレスのＡＤ変換値を読み出すには、アドレス信号を順次替えればよい。図１７の例では、アドレスが“９”のＡＤ変換部におけるＡＤ変換処理と、ＡＤ変換値の読み出し処理の例を示している。
【図面の簡単な説明】
【０１１２】
【図１】ＶＳ−ＭＯＳのレイアウト構成例を示す図である。
【図２】デバイス・シミュレーションにより算出されたｎ型のＶＳ−ＭＯＳ内のポテンシャルと電流の分布を表す図である。
【図３】制御ゲート電圧Vcgに対するＶＳ−ＭＯＳの利得係数βの変調特性の一例を示す図である。
【図４】論理閾値可変調インバータの回路構成を表す図である。
【図５】論理閾値可変調インバータの回路記号である。
【図６】（ａ）は閾値制御電圧を固定したときの論理閾値可変調インバータの入力電圧と出力電圧との関係を表す図である。（ｂ）は閾値制御電圧と論理閾値電圧との関係を表す図である。
【図７】（ａ）は本発明の実施例１に係る電位差検知回路の回路図である。（ｂ）はDiff信号発生回路及び参照電圧反転回路の回路図である。（ｃ）は電位差検知回路の入出力信号の関係を表す図である。
【図８】参照電圧VRに対する入力電位差ΔVinの関係を表す図である。
【図９】各ＶＴ−ＩＮＶの閾値制御電圧VCNTの変化に対する論理閾値電圧Vinvの変化を表す図である。
【図１０】参照電圧VRの変化に対する各ＶＴ−ＩＮＶ２１，２２の出力端子（ＯＵＴ＋，ＯＵＴ−）の電圧VCNT−，VCNT＋の変化を表す図である。
【図１１】Vin−が高圧側にシフトした場合の各ＶＴ−ＩＮＶの閾値制御電圧VCNTの変化に対する論理閾値電圧Vinvの変化を表す図である。
【図１２】本発明の実施例２に係るランプ信号生成回路の回路図である。
【図１３】アナログ電圧変換器３５の入力電圧に対する出力電圧の特性の一例を示す図である。
【図１４】本発明の実施例２に係るランプ信号生成回路の入出力波形を表す図である。
【図１５】本発明の実施例３に係るＡＤ変換器の回路構成を表す図である。
【図１６】コンパレータ５０の具体的な構成を表す図である。
【図１７】ＡＤ変換器４０の各制御信号のタイム・チャートである。
【図１８】従来公知の電位差検知回路の例である。
【図１９】正帰還回路を設けて単一ステージの増幅器で十分な増幅を可能とした従来の電位差検知回路である。
【符号の説明】
【０１１３】
１  ＶＳ−ＭＯＳ
２  ソース
２ａ，３ａ，４ａ，５ａ，６ａ  コンタクト・ホール
３  ドレイン
４  メイン・ゲート
５，６  制御ゲート
５ｂ，６ｂ  隙間
１１  ＶＳ−ｐＭＯＳ
１２  ＶＳ−ｎＭＯＳ
２０  電位差検知回路
２１，２２  論理閾値可変調インバータ（ＶＴ−ＩＮＶ）
２３  ｎＭＯＳトランジスタ
２４  インバータ
２５  Diff信号発生回路
２５ａ，２６ｂ  ｎＭＯＳトランジスタ
２５ｂ，２６ａ  ｐＭＯＳトランジスタ
２６  参照電圧反転回路
３０  ランプ信号生成回路
３１  ＶＳ−ｐＭＯＳ
３２  ｎＭＯＳトランジスタ
３３  ＣＭＯＳインバータ
３４  コンデンサ
３５  アナログ電圧変換器
３５ａ  ＶＳ−ｐＭＯＳ
３５ｂ  ＶＳ−ｎＭＯＳ
４０  ＡＤ変換器
４１ａ，４１ｂ，４１ｃ  ＡＤ変換部
４２  ランプ信号生成回路
４３  カウンタ
４４  ライト・イネーブル・スイッチ
４５  出力バッファ
５０  コンパレータ
５１  デコーダ
５２  入力論理ゲート
５２ａ，５２ｂ  ＮＡＮＤゲート
５２ｃ  インバータ
５３  ＳＲＡＭ
【図１】
2005191861.tif 000005
【図２】
2005191861.tif 000006
【図３】
2005191861.tif 000007
【図４】
2005191861.tif 000008
【図５】
2005191861.tif 000009
【図６】
2005191861.tif 000010
【図７】
2005191861.tif 000011
【図８】
2005191861.tif 000012
【図９】
2005191861.tif 000013
【図１０】
2005191861.tif 000014
【図１１】
2005191861.tif 000015
【図１２】
2005191861.tif 000016
【図１３】
2005191861.tif 000017
【図１４】
2005191861.tif 000018
【図１５】
2005191861.tif 000019
【図１６】
2005191861.tif 000020
【図１７】
2005191861.tif 000021
【図１８】
2005191861.tif 000022
【図１９】
2005191861.tif 000023