(57)【要約】【課題】  下地界面層の膜質を向上させるとともに、スループットを向上させて製造コストを削減できる半導体装置の製造方法を提供する。【解決手段】  減圧下でオゾンを含む酸素ガスを用いてシリコン基板の表面を酸化し、このシリコン基板上にシリコン酸化膜を形成した後、減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する。シリコン酸化膜を形成する工程は、シリコン基板の温度を１００℃以上３５０℃以下とし、全圧を１０Ｐａ以上１０，０００Ｐａ以下とし、オゾンの濃度を５０ｇ／Ｎｍ３以上として行うことが好ましい。【選択図】      図１４
2005277285.tif 000002
【特許請求の範囲】
【請求項１】
減圧下でオゾンを含む酸素ガスを用いてシリコン基板の表面を酸化し、該シリコン基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の形成工程に続いて減圧を維持した状態で、前記シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項２】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、
素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、
前記シリコン基板の所定領域に不純物を注入してＮ型拡散層およびＰ型拡散層を形成する工程と、
前記犠牲酸化膜の上にシリコン膜を形成する工程と、
前記シリコン膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記シリコン膜をゲート電極の形状に加工する工程と、
前記ハードマスクおよび前記シリコン膜を被覆するようにして前記犠牲酸化膜の上に第１の側壁絶縁膜を形成する工程と、
前記第１の側壁絶縁膜形成後の前記ハードマスクおよび前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、
前記ハードマスクおよび前記シリコン膜の側壁部を除いて、前記第２の側壁絶縁膜と前記第１の側壁絶縁膜を除去する工程と、
前記第２の側壁絶縁膜および前記第１の側壁絶縁膜が形成された前記ハードマスクおよび前記シリコン膜をマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、
表面に露出している前記犠牲酸化膜を除去する工程と、
前記シリコン基板の全面に金属膜を形成する工程と、
熱処理によって、前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に前記金属膜がシリサイド化された金属シリサイド膜を形成する工程と、
前記金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工するとともに前記ハードマスクを除去して、該ハードマスクの下層の前記シリコン膜を露出させる工程と、
露出した前記シリコン膜を選択的に除去して、前記犠牲酸化膜に至る溝部を形成する工程と、
前記溝部から露出した前記犠牲酸化膜を除去して前記シリコン基板を露出させる工程と、
減圧下でオゾンを含む酸素ガスを用いて前記シリコン基板の表面を酸化し、該シリコン基板上にシリコン酸化膜を形成する工程と、
前記シリコン酸化膜の形成工程に続いて減圧を維持した状態で、前記シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜を介して前記溝部の内部にゲート電極材料を埋め込む工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
前記シリコン酸化膜を形成する工程は、前記シリコン基板の温度が１００℃以上３５０℃以下であり、
全圧が１０Ｐａ以上１０，０００Ｐａ以下であり、
前記オゾンの濃度が５０ｇ／Ｎｍ３以上で行われる請求項１または２に記載の半導体装置の製造方法。
【請求項４】
シリコン基板の表面を窒化して、該シリコン基板上にシリコン窒化膜を形成する工程と、
減圧下でオゾンを含む酸素ガスを用いて前記シリコン窒化膜を酸化し、前記シリコン基板上にシリコン酸窒化膜を形成する工程と、
前記シリコン酸窒化膜の形成工程に続いて減圧を維持した状態で、前記シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項５】
ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、
素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、
前記シリコン基板の所定領域に不純物を注入してＮ型拡散層およびＰ型拡散層を形成する工程と、
前記犠牲酸化膜を除去する工程と、
前記シリコン基板の表面を窒化して、該シリコン基板上にシリコン窒化膜を形成する工程と、
減圧下でオゾンを含む酸素ガスを用いて前記シリコン窒化膜を酸化し、前記シリコン基板上にシリコン酸窒化膜を形成する工程と、
前記シリコン酸窒化膜の形成工程に続いて減圧を維持した状態で、前記シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成する工程と、
前記高誘電率絶縁膜の上にシリコン膜を形成する工程と、
前記シリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、
前記シリコン膜の上にハードマスクを形成する工程と、
前記ハードマスクを用いて前記シリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、
前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンの下部を除いて、前記高誘電率絶縁膜および前記シリコン酸窒化膜を除去する工程と、
前記ハードマスクを有する前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを被覆するようにして、前記シリコン基板の上に第１の側壁絶縁膜を形成する工程と、
前記第１の側壁絶縁膜形成後の前記ハードマスクをマスクとして前記シリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、
前記第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、
前記ハードマスク、前記Ｎ型シリコン膜パターン、前記アンドープのシリコン膜パターンの側壁部を除いて、前記第２の側壁絶縁膜と前記第１の側壁絶縁膜を除去する工程と、
前記第２の側壁絶縁膜および前記第１の側壁絶縁膜が形成された前記ハードマスク、前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンをマスクとして前記シリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、
前記シリコン基板の全面に第１の金属膜を形成する工程と、
熱処理によって、前記Ｎ型ソース・ドレイン領域および前記Ｐ型ソース・ドレイン領域の上に前記第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、
前記第１の金属シリサイド膜形成後の前記シリコン基板の上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を加工するとともに前記ハードマスクを除去して、該ハードマスクの下層の前記Ｎ型シリコン膜パターンおよび前記アンドープのシリコン膜パターンを露出させる工程と、
前記アンドープのシリコン膜パターンを選択的に所定膜厚までエッチングして溝部を形成する工程と、
前記シリコン基板の全面に第２の金属膜を形成する工程と、
熱処理によって、前記Ｎ型シリコン膜パターンの上部および前記アンドープのシリコン膜パターンの全てを、前記第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記溝部に金属膜および金属窒化膜を埋め込む工程をさらに有する請求項５に記載の半導体装置の製造方法。
【請求項７】
前記高誘電率絶縁膜は、金属酸化膜、金属珪酸化膜、金属珪酸窒化膜およびシリコン窒化膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜である請求項１〜６に記載の半導体装置の製造方法。
【請求項８】
前記金属酸化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも１つの金属を含む酸化膜である請求項７に記載の半導体装置の製造方法。
【請求項９】
前記金属珪酸化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも１つの金属を含む珪酸化膜である請求項７に記載の半導体装置の製造方法。
【請求項１０】
前記金属珪酸窒化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも１つの金属を含む珪酸窒化膜である請求項７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、より詳しくは、比誘電率がシリコン酸化膜よりも高い絶縁膜を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における高集積化が大きく進展しており、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置ではトランジスタ等の素子の微細化、高性能化が図られている。特に、ＭＯＳ構造を構成する要素の一つであるゲート絶縁膜に関しては、上記トランジスタの微細化、高速動作および低電圧化に対応すべく薄膜化が急速に進んでいる。
【０００３】
ゲート絶縁膜を構成する材料としては、従来よりシリコン酸化膜（ＳｉＯ２膜）やシリコン酸窒化膜（ＳｉＯＮ膜）などが用いられてきた。しかしながら、これらの材料を用いた場合には、薄膜化に伴いリーク電流が増大するという問題があった。
【０００４】
一方、サブ０．１μｍ世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）では、ゲート絶縁膜に対して、シリコン酸化膜換算膜厚で１．５ｎｍ以下の性能が必要とされる。このため、金属酸化膜または金属珪酸化膜（金属シリケート膜）などの比誘電率の大きい材料をゲート絶縁膜として用い、膜厚を大きくすることによってリーク電流を抑制することが提案されている。
【０００５】
しかし、シリコン基板のチャネル領域上に直接高誘電率絶縁膜を形成すると、シリコン基板とゲート絶縁膜との界面特性が悪くなってキャリアの移動度が低下するという問題があった。そこで、界面特性を良好にするために、高誘電率絶縁膜とシリコン基板との界面に、膜厚１ｎｍ以下の薄いシリコン酸化膜、シリコン窒化膜またはシリコン酸窒化膜などの下地界面層を形成する方法が提案されている。
【０００６】
下地界面層を形成した後に、基板を大気中に晒してから高誘電率絶縁膜を形成すると、大気中の炭素や水素が下地界面層の表面に付着して下地界面層表面を汚染してしまうので、下地界面層と高誘電率絶縁膜とはできるだけ連続で形成されることが望ましい。下地界面層と高誘電率絶縁膜を連続で形成する方法として、本発明者らは、水蒸気を用いて０．５ｎｍのシリコン酸化膜を形成した後に、ハフニウム珪酸化膜を形成する方法を提案している（非特許文献１参照。）。具体的には、全圧０．７６Ｔｏｒｒの水蒸気中、６５０℃で１０分間シリコン基板表面を処理することによって、０．５ｎｍのシリコン酸化膜を形成する。次に、連続して、ハフニウム珪酸化膜を形成した後、不純物除去のためのＯ３処理と耐熱性向上のためのＮＨ３処理を行う。
【０００７】
【非特許文献１】ティー・アオヤマ（Ｔ．Ａｏｙａｍａ）ら、ゲート絶縁膜国際研究会（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｗｏｒｋｓｈｏｐ  ｏｎ  Ｇａｔｅ  Ｉｎｓｕｌａｔｏｒ）、２００３年、ｐ．１７４
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記の方法では、シリコン酸化膜の形成に水蒸気を用いているためにシリコン酸化膜中に水素が取り込まれてしまうという問題があった。ＳＩＭＳ分析(二次イオン質量分析)によれば、ハフニウム珪酸化膜を形成した後にＯ３による不純物除去処理を行うと、ハフニウム珪酸化膜中の水素は６分の１に減少するが、シリコン酸化膜中の水素はほとんど減少しないことが確認されている。水素は正の電荷を持つために、電圧をゲート絶縁膜に印加すると、水素が電子をトラップしてしまう。その結果、閾値電圧が経時的に変化するとともにゲート絶縁膜の破壊を招いて、トランジスタの寿命を短くするという問題があった。
【０００９】
また、水蒸気を用いてシリコン酸化膜を形成した後、連続してハフニウム珪酸化膜をＭＯＣＶＤ法(有機金属化学気相成長法)によって形成する場合、気相での分解によるパーティクルの発生を抑制するために、反応室の壁面やシリコン基板表面等から水を取り除く必要がある。具体的には、水蒸気による酸化を行った後に、反応室内の真空引きとガスパージとを繰返して行う必要がある。このため、下地界面層形成からハフニウム珪酸化膜形成までの所用時間が長くなることによってスループットが低下し、コストの上昇に繋がるという問題もあった。
【００１０】
こうした問題を解決するために金属電極を用いた場合には、大きな反転容量が確保できるというメリットがあるものの、ＮＭＯＳＦＥＴおよびＰＭＯＳＦＥＴのそれぞれに仕事関数が最適な金属電極を別個の工程で形成することが必要となる。このため、工程数が増え、コストの上昇につながるという問題が新たに生じる。また、金属電極の耐熱性を考えると、ゲート電極の形成前にソース・ドレイン拡散層を形成しなければならない。しかしながら、ソース・ドレイン拡散層の表面に形成するシリサイドの耐熱性が低いために、ゲート絶縁膜の形成時に高温で加熱処理を行うことができず、ゲート絶縁膜の膜質向上を図ることが困難になるという問題もあった。
【００１１】
本発明はこのような問題点に鑑みてなされたものである。即ち、本発明の目的は、下地界面層の膜質を向上させることのできる半導体装置の製造方法を提供することにある。
【００１２】
また、本発明の目的は、スループットを向上させて製造コストを削減できる半導体装置の製造方法を提供することにある。
【００１３】
本発明の他の目的および利点は、以下の記載から明らかとなるであろう。
【課題を解決するための手段】
【００１４】
本発明の第１の半導体装置の製造方法は、減圧下でオゾン（Ｏ３）を含む酸素ガスを用いてシリコン基板の表面を酸化し、このシリコン基板上にシリコン酸化膜を形成する工程と、シリコン酸化膜の形成工程に続いて減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程とを有することを特徴とするものである。
【００１５】
また、本発明の第２の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、シリコン基板の所定領域に不純物を注入してＮ型拡散層およびＰ型拡散層を形成する工程と、犠牲酸化膜の上にシリコン膜を形成する工程と、このシリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いてシリコン膜をゲート電極の形状に加工する工程と、ハードマスクおよびシリコン膜を被覆するようにして犠牲酸化膜の上に第１の側壁絶縁膜を形成する工程と、この第１の側壁絶縁膜形成後のハードマスクおよびシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、ハードマスクおよびシリコン膜の側壁部を除いて、第２の側壁絶縁膜と第１の側壁絶縁膜を除去する工程と、第２の側壁絶縁膜および第１の側壁絶縁膜が形成されたハードマスクおよびシリコン膜をマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、表面に露出している犠牲酸化膜を除去する工程と、シリコン基板の全面に金属膜を形成する工程と、熱処理によって、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域の上に金属膜がシリサイド化された金属シリサイド膜を形成する工程と、この金属シリサイド膜形成後のシリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工するとともにハードマスクを除去して、このハードマスクの下層にあるシリコン膜を露出させる工程と、露出したシリコン膜を選択的に除去して、犠牲酸化膜に至る溝部を形成する工程と、この溝部から露出した犠牲酸化膜を除去してシリコン基板を露出させる工程と、減圧下でオゾンを含む酸素ガスを用いてシリコン基板の表面を酸化し、このシリコン基板上にシリコン酸化膜を形成する工程と、このシリコン酸化膜の形成工程に続いて減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜を介して溝部の内部にゲート電極材料を埋め込む工程とを有することを特徴とするものである。
【００１６】
本願の第１の半導体装置の製造方法および第２の半導体装置の製造方法において、シリコン酸化膜を形成する工程は、シリコン基板の温度を１００℃以上３５０℃以下とし、全圧を１０Ｐａ以上１０，０００Ｐａ以下とし、オゾンの濃度を５０ｇ／Ｎｍ３以上として行うことが好ましい。
【００１７】
また、本発明の第３の半導体装置の製造方法は、シリコン基板の表面を窒化して、このシリコン基板上にシリコン窒化膜を形成する工程と、減圧下でオゾンを含む酸素ガスを用いてシリコン窒化膜を酸化し、シリコン基板上にシリコン酸窒化膜を形成する工程と、このシリコン酸窒化膜の形成工程に続いて減圧を維持した状態で、シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成する工程とを有することを特徴とするものである。
【００１８】
さらに、本発明の第４の半導体装置の製造方法は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、シリコン基板の所定領域に不純物を注入してＮ型拡散層およびＰ型拡散層を形成する工程と、犠牲酸化膜を除去する工程と、シリコン基板の表面を窒化して、このシリコン基板上にシリコン窒化膜を形成する工程と、減圧下でオゾンを含む酸素ガスを用いてシリコン窒化膜を酸化し、このシリコン基板上にシリコン酸窒化膜を形成する工程と、このシリコン酸窒化膜の形成工程に続いて減圧を維持した状態で、シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、シリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いてシリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、このＮ型シリコン膜パターンおよびこのアンドープのシリコン膜パターンの下部を除いて、高誘電率絶縁膜およびシリコン酸窒化膜を除去する工程と、ハードマスクを有するＮ型シリコン膜パターンおよびアンドープのシリコン膜パターンを被覆するようにして、シリコン基板の上に第１の側壁絶縁膜を形成する工程と、この第１の側壁絶縁膜形成後のハードマスクをマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、ハードマスク、Ｎ型シリコン膜パターン、アンドープのシリコン膜パターンの側壁部を除いて、第２の側壁絶縁膜と第１の側壁絶縁膜を除去する工程と、第２の側壁絶縁膜および第１の側壁絶縁膜が形成されたハードマスク、Ｎ型シリコン膜パターンおよびアンドープのシリコン膜パターンをマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域の上に第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、この第１の金属シリサイド膜形成後のシリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工するとともにハードマスクを除去して、このハードマスクの下層にあるＮ型シリコン膜パターンおよびアンドープのシリコン膜パターンを露出させる工程と、このアンドープのシリコン膜パターンを選択的に所定膜厚までエッチングして溝部を形成する工程と、シリコン基板の全面に第２の金属膜を形成する工程と、熱処理によって、Ｎ型シリコン膜パターンの上部およびアンドープのシリコン膜パターンの全てを、第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程とを有することを特徴とするものである。
【００１９】
本願の第４の半導体装置の製造方法は、ＰＭＯＳＦＥＴの領域に設けられた溝部に、第２の金属シリサイド膜を介して金属膜および金属窒化膜を埋め込む工程をさらに有することができる。
【００２０】
本願の第３の半導体装置の製造方法および第４の半導体装置の製造方法において、シリコン酸窒化膜を形成する工程は、シリコン基板の温度を１００℃以上３５０℃以下とし、全圧を１０Ｐａ以上１０，０００Ｐａ以下とし、オゾンの濃度を５０ｇ／Ｎｍ３以上として行うことが好ましい。
【００２１】
本願の第１〜第４の半導体装置の製造方法において、高誘電率絶縁膜は、金属酸化膜、金属珪酸化膜、金属珪酸窒化膜およびシリコン窒化膜よりなる群から選ばれるいずれか１つの単層膜または２つ以上の膜により構成される積層膜とすることができる。ここで、金属酸化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも１つの金属を含む酸化膜とすることができる。また、金属珪酸化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも１つの金属を含む珪酸化膜とすることができる。さらに、金属珪酸窒化膜は、ハフニウム、ジルコニウム、ランタンおよびチタンよりなる群から選ばれる少なくとも１つの金属を含む珪酸窒化膜とすることができる。
【発明の効果】
【００２２】
この発明は以上説明したように、減圧下でオゾンを含む酸素ガスを用いてシリコン基板の表面を酸化し、このシリコン基板上にシリコン酸化膜を形成した後、減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成するので、水素含有率の低いシリコン酸化膜を形成することができる。また、反応室内の真空引きとガスパージとを繰返して行う必要がないので、スループットを向上させて製造コストを削減することができる。
【００２３】
また、本発明は、シリコン基板の表面を窒化して、このシリコン基板上にシリコン窒化膜を形成した後、減圧下でオゾンを含む酸素ガスを用いてシリコン窒化膜を酸化してシリコン基板上にシリコン酸窒化膜を形成し、減圧を維持した状態で、シリコン酸窒化膜の上に連続して高誘電率絶縁膜を形成するので、水素含有率の低いシリコン酸窒化膜を形成することができる。また、反応室内の真空引きとガスパージとを繰返して行う必要がないので、スループットを向上させて製造コストを削減することができる。
【発明を実施するための最良の形態】
【００２４】
上記問題を解決するために、本発明では以下の手法を用いる。
【００２５】
すなわち、基板温度を１００℃〜３５０℃、全圧を１０Ｐａ〜１０，０００Ｐａとし、濃度が５０ｇ／Ｎｍ３以上のＯ３を反応室に導入して３０秒から３０分間酸化処理をすることによって、シリコン酸化膜等価膜厚が０．３５ｎｍ〜１．０ｎｍの範囲内にある薄いシリコン酸化膜を形成する。その後、ハフニウム珪酸化膜の成膜を行い、不純物除去や窒化等の後処理を行うことによって、ゲート絶縁膜を形成する。
【００２６】
この方法を用いることによって、下地シリコン酸化膜中の水素を大幅に低減することができる。また、Ｏ３処理後に、反応室内の真空引きとガスパージを何回も繰返す必要がなくなる。さらに、下地シリコン酸化膜の形成温度とハフニウム珪酸化膜の形成温度が近い（または、等しい）ので、反応室内の温度を短時間で変更することができる。したがって、水蒸気を用いた場合に比較して、スループットを大幅に向上させてコスト低減を図ることが可能になる。尚、オゾン以外の酸素ラジカルまたは酸素プラズマ等の活性酸素を用いた場合にもシリコンまたはシリコン窒化膜を酸化することが可能である。しかしながら、この場合には、形成されるシリコン酸化膜またはシリコン酸窒化膜の膜厚が厚くなるために、（１ｎｍ以下の薄膜で形成することが必要な）下地界面層としての使用には適さなくなる。また、酸素ラジカルまたは酸素プラズマ等を用いた場合には、その後の高誘電率絶縁膜の形成を同一チャンバ内で行うことができない。一方、Ｏ３を用いた酸化によれば、同一チャンバ内で連続して高誘電率絶縁膜を形成することができるので、汚染を防ぐとともにスループットの向上を図ることができる。
【００２７】
実施の形態１．
以下、本発明の実施の形態１を図面を参照して説明する。
【００２８】
図１〜図６は、本実施形態における半導体装置の製造方法を説明するための工程断面図である。
【００２９】
まず、図１(ａ)に示すように、シリコン基板１の所定領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２および犠牲酸化膜３を形成する。
【００３０】
次に、図１(ｂ)に示すように，レジスト４をマスクとして、シリコン基板１のＰＭＯＳＦＥＴが形成される領域に、ｎ不純物であるＰ(リン)５をイオン注入する。Ｐを注入する目的は、拡散層を形成する他にトランジスタの閾値電圧を調整するためであり、複数回に渡って行われる。
【００３１】
Ｐを注入した後は、不要となったレジスト４を剥離する。次に、同様の方法によって、ｐ型不純物であるＢ(ボロン)を注入する。その後、熱拡散を行うことによって、Ｎ型拡散層６およびＰ型拡散層７を形成する(図１(ｃ))。
【００３２】
次に、図２（ａ）に示すように、犠牲酸化膜３上に、多結晶のシリコン膜８をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜する。尚、多結晶シリコン膜の代わりにアモルファスシリコン膜を成膜してもよい。また、シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
【００３３】
次に、シリコン膜８の上にシリコン窒化膜９を形成した後、図２（ｂ）に示すように、レジスト１０をマスクとしてシリコン窒化膜９を所定の形状に加工する。
【００３４】
次に、不要となったレジスト１０を剥離した後、シリコン窒化膜９をハードマスクとして、シリコン膜８をゲート電極の形状に加工する。この際、エッチング終了後にも、シリコン膜８の上にシリコン窒化膜９が残存するようにする（図２（ｃ））。尚、図２（ｃ）において、シリコン膜８からなるゲート電極はダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。
【００３５】
次に、酸素濃度が０．０５％〜１％の雰囲気中、９００℃〜１，０００℃でシリコン膜８の側壁をわずかに酸化する。その後、第１の側壁絶縁膜としてのシリコン酸化膜１１をＣＶＤ法で全面に堆積する(図３（ａ）)。尚、酸化によって形成された膜をシリコン酸化膜１１としてもよい。また、場合により、第１の側壁絶縁膜はなくてもよい。
【００３６】
レジスト１２およびダミーゲート電極（８，９）をマスクとして、Ｎ型拡散層６の領域にＢ１３をイオン注入する(図３（ｂ）)。同様の方法で、Ｐ型拡散層７の領域にもＰをイオン注入する。これにより、図３（ｃ）に示すように、Ｐ型のエクステンション領域１４とＮ型のエクステンション領域１５を形成する。
【００３７】
次に、図４（ａ）に示すように、第２の側壁絶縁膜としてのシリコン窒化膜１６をＣＶＤ法で全面に形成する。この後、シリコン膜８およびシリコン窒化膜９の側壁部を除いて、反応性イオンエッチングによりシリコン酸化膜１１とシリコン窒化膜１６を除去する。
【００３８】
次に、図４（ｂ）に示すように、レジスト１７および側壁の形成されたダミーゲート電極(８，９，１１，１６)をマスクとして、Ｎ型拡散層６の領域にＢ１８をイオン注入する。
【００３９】
レジスト１７を剥離した後、同様の方法でＰ型拡散層７の領域に、Ｐをイオン注入する。その後、９００℃〜１，１００℃の温度で熱処理を行い、Ｐ型ソース・ドレイン拡散層１９とＮ型ソース・ドレイン拡散層２０を形成する（図４（ｃ））。
【００４０】
次に、側壁の形成されたダミーゲート電極（８，９，１１，１６）の下部を除き、犠牲酸化膜３を希フッ酸またはＮＨ４Ｆ水溶液によって除去する。その後、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を成膜して、熱処理を行う。ここで、シリコン膜８上にはシリコン窒化膜９が形成されているので、シリコン膜８がニッケル膜と反応することはない。熱処理後に、チタンナイトライド膜および未反応のニッケル膜をエッチング除去することにより、ソース・ドレイン拡散層１９，２０上にのみ、選択的にニッケルシリサイド膜２１を形成することができる(図５（ａ）)。
【００４１】
次に、シリコン基板１上にダミーゲート電極（８，９，１１，１６）を埋め込むようにして、層間絶縁膜２２（第１の層間絶縁膜）をＣＶＤ法または塗布法によって形成する。ここで、層間絶縁膜２２は、エッチングストッパーとしてのＳｉＮ膜および低誘電率のＳｉＯ２膜からなるものとすることができる。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法または反応性イオンエッチング法によって、シリコン８が表面に露出するように加工する(図５（ｂ）)。
【００４２】
さらに、反応性イオンエッチングによって、シリコン８を選択的にエッチング除去する(図５（ｃ）)。これにより、犠牲酸化膜３に至る溝部３０が形成される。
【００４３】
次に、溝部３０から露出した犠牲酸化膜３を希フッ酸等で除去してシリコン基板１の表面を露出させる(図６（ａ）)。そして、その直後に反応室（図示せず）にシリコン基板１を搬送し、減圧下でオゾンを含む酸素ガスを用いてシリコン基板１の表面を酸化してシリコン酸化膜２３を形成する。本実施の形態においては、基板温度を１００℃〜３５０℃、全圧を１０Ｐａ〜１０，０００Ｐａとし、濃度が５０ｇ／Ｎｍ３以上のＯ３を反応室に導入して３０秒から３０分間酸化処理をすることによって、シリコン酸化膜等価膜厚が０．３５ｎｍ〜１．０ｎｍの範囲内にある薄いシリコン酸化膜を形成することができる。
【００４４】
例えば、基板温度を２５０℃、全圧を０．７６Ｔｏｒｒとした状態で、濃度１９０ｇ／Ｎｍ３のＯ３を含むＯ２ガスを１０リットル／分の流量で反応室に導入し、２分間酸化処理をする。これにより、シリコン基板１上に、膜厚０．６ｎｍ程度のシリコン酸化膜２３を形成することができる。本実施の形態においては、シリコン酸化膜２３が下地界面層である。
【００４５】
シリコン酸化膜２３を形成した後は、引き続き減圧を維持した状態で、シリコン酸化膜２３の上に連続して高誘電率絶縁膜を形成する。
【００４６】
例えば、基板温度を２５０℃〜３００℃に昇温し、全圧を０．３０Ｔｏｒｒとして、テトラ−ｔ−ブトキシハフニウムを０．２ｃｃ(液体)／分、Ｓｉ２Ｈ６を１，０００ｃｃ(気体)／分の流量で反応室に導入して、膜厚１．７ｎｍ程度のハフニウム珪酸化膜２４ａ（図示せず）を全面に形成する。この後、基板温度２５０℃〜４００℃で、Ｏ２，Ｏ３，Ｎ２Ｏ，ＮＯのうち少なくとも１種類以上のガスを０．００１％の濃度で含む雰囲気中において熱処理を行い、ハフニウム珪酸化膜中に含まれる炭素や水素等の不純物を除去する。その後、温度５００℃〜６００℃のＮＨ３雰囲気中、または、温度３００℃〜５００℃の窒素プラズマ雰囲気中で熱処理する。これにより、ハフニウム珪酸化膜２４ａに窒素を含有させてハフニウム珪酸窒化膜２４ｂに改質する (図６(ｂ))。本実施の形態においては、ハフニウム珪酸窒化膜２４ｂが高誘電率のゲート絶縁膜として機能する。
【００４７】
シリコン酸化膜２３の形成に際しては、基板温度、全圧、Ｏ３濃度および処理時間を適切に選択することによって、シリコン酸化膜２３の膜厚を制御することができる。具体的には、基板温度を上げたり、全圧を上げたり、Ｏ３濃度を上げたり、処理時間を長くしたりすると、シリコン酸化膜２３の膜厚は厚くなるが、逆の場合には、シリコン酸化膜２３の膜厚は薄くなる。ただし、基板温度が３５０℃を超えると、バッチ内および基板面内の膜厚均一性が悪くなるため、基板温度は３５０℃以下であることが望ましい。
【００４８】
図１４に基板温度と膜厚均一性との関係を示す。尚、図１４は、バッチ式装置を用いて測定した例であり、１バッチ内に２５枚の基板を上下に１枚づつ載置して成膜したものである。図で、面内（ボトム）とは、ガス流入口に最も近い最下段に位置する基板の面内での均一性をいう。また、面内（トップ）とは、ガス流入口に最も遠い最上段に位置する基板の面内での均一性をいう。さらに、バッチ内とは、面内（ボトム）の平均値と、面内（トップ）の平均値との均一性をいう。これらを総合的に評価することによって、面内均一性が良好であるか否かを判断することができる。
【００４９】
また、図１５は、基板温度と、シリコン酸化膜のサブオキサイド含有率との関係の一例を示したものである。ここで、サブオキサイドとは、１価、２価または３価の状態のシリコンが酸素と結合し、酸化シリコンの化学量論的組成（ＳｉＯ2 ）よりもシリコン含有量が多い不完全な酸化物をいう。また、図１５において、サブオキサイドの含有率とは、Ｓｉ２Ｏ、ＳｉＯおよびＳｉ２Ｏ３の含有率をいう。図より、基板温度が１００℃未満では、サブオキサイドの含有率が５０％以上となって絶縁性が劣化することが分かる。
【００５０】
したがって、図１４および図１５より、バッチ式装置を用いた場合には、基板温度は１００℃〜３５０℃の範囲内であることが好ましい。尚、図１４における面内（ボトム）の均一性は枚葉式装置における均一性に対応するので、枚葉式装置を用いた場合には、基板温度は１００℃〜４５０℃の範囲内であってもよい。
【００５１】
図１６は、成膜時の全圧に対するシリコン酸化膜の膜厚および平均粗さの関係の一例を示したものである。図から分かるように、全圧が１０，０００Ｐａより大きくなると、基板温度が１００℃であってもシリコン酸化膜の膜厚は１ｎｍ以上になる。下地界面層は１ｎｍ以下の薄い膜とする必要があるので、全圧は１０，０００Ｐａ以下となるようにする。
【００５２】
一方、全圧が５Ｐａより小さくなると、シリコン酸化膜の表面の荒れが大きくなる。図１６の平均粗さは原子間力顕微鏡（Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ，ＡＦＭ）を用いて得られた結果であるが、例えば、全圧が５Ｐａのとき平均粗さは０．２０ｎｍとなって、膜厚（０．３５ｎｍ）の半分以上になることが分かる。全圧が１０Ｐａ以上になると、平均粗さは０．１２ｎｍ以下になるので、上記の膜厚との関係を考慮すると、全圧は１０Ｐａ〜１０，０００Ｐａの範囲内であることが好ましい。
【００５３】
図１７は、Ｏ３濃度と膜厚均一性との関係を示したものである。尚、図１７は、図１４と同様のバッチ式装置を用いて測定した例であり、面内（ボトム）、面内（トップ）およびバッチ内に関する定義も図１４と同様である。図１７から分かるように、Ｏ３濃度を５０ｇ／Ｎｍ３未満にすると、バッチ内および基板面内の膜厚均一性がいずれも悪くなる。一方、反応室に導入するＯ３濃度を高めると均一性は向上する。図１７の例では、Ｏ３濃度が５０ｇ／Ｎｍ３〜２５０ｇ／Ｎｍ３の範囲内で良好な均一性が得られている。
【００５４】
尚、Ｏ３濃度が２５０ｇ／Ｎｍ３の場合、５０ｇ／Ｎｍ３の場合よりもシリコン酸化膜の膜厚は増加する。しかし、その増加量はわずかなものであるので、主として、膜厚は、基板温度および全圧によって支配されていると考えられる。したがって、バッチ式装置を用いた場合には、Ｏ３濃度は５０ｇ／Ｎｍ３以上であればよく、３５０ｇ／Ｎｍ３程度までは上記の基板温度範囲および全圧範囲内で使用することができると考えられる。尚、図１７における面内（ボトム）の均一性は枚葉式装置における均一性に対応するので、枚葉式装置を用いた場合にはＯ３濃度は２５ｇ／Ｎｍ３以上であってもよい。
【００５５】
また、処理時間が長くなると膜厚が増加する傾向が見られるが、３０分以上になると、膜厚がほぼ飽和して顕著な膜厚増加は見られなくなる。したがって、基板温度、全圧およびＯ３濃度を決定すれば、シリコン酸化膜の膜厚は処理時間によって制御可能となる。
【００５６】
ハフニウム珪酸窒化膜２４ｂを形成した後は、ゲート電極材料としてチタンナイトライド膜２５およびタングステン膜２６を堆積し、溝部３０以外のタングステン膜２６およびチタンナイトライド膜２５をＣＭＰ法で除去する。さらに、層間絶縁膜２２上のハフニウム珪酸窒化膜２４ｂを除去した後に層間絶縁膜２７（第２の層間絶縁膜）を堆積して平坦化する(図６(ｃ))。
【００５７】
その後、コンタクト、配線等の形成を行う。
【００５８】
なお、本実施形態では、金属珪酸化膜を形成する際に、有機金属原料として、テトラ−ｔ−ブトキシハフニウムを用いたが、ハフニウムまたはジルコニウムの元素を含んでいる有機金属原料であれば同様に実施することができる。
【００５９】
また、本実施の形態では、金属ゲート電極を用いたトランジスタの製造方法について説明したが、本実施の形態で説明した（下地界面等としての）シリコン酸化膜の形成方法およびハフニウム珪酸窒化膜の形成方法は、シリコンゲート電極と金属シリサイド電極を併用したトランジスタの製造（実施の形態２）にも適用できる他、一般に使用されているシリコンゲート電極を用いたトランジスタの製造（実施の形態３）にも適用することができる。
【００６０】
本実施の形態では、特定条件下でＯ３ガスを用いて、０．６ｎｍの下地シリコン酸化膜２３を形成した。水蒸気と比較して、Ｏ３ガスの場合は反応室内の置換が容易であるため、下地シリコン酸化膜２３の形成からハフニウム珪酸化膜２４ａの形成までの時間を大幅に短縮することができる。また、本実施形態の場合、下地シリコン酸化膜２３の形成温度とハフニウム珪酸化膜２４ａの形成温度が近いため、基板温度の安定化時間も水蒸気による下地シリコン酸化膜の形成に比較して、大幅に短縮することができる。
【００６１】
１つの例として、Ｘ線光電子分光分析装置（Ｘ−ｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）により、Ｏ３ガスを用いて形成されたシリコン酸化膜の結合状態を調べたところ、サブオキサイドの割合が２３％という結果が得られた。このことは、本実施の形態により形成されたシリコン酸化膜が、２５０℃という低温で形成された膜厚０．６ｎｍ程度の薄膜としては、良質なシリコン酸化膜であることを示している。これは、Ｏ３という活性な酸化剤を用いたことによるものと考えられる。
【００６２】
実施の形態２．
以下、本発明の実施の形態２を図面を参照して説明する。
【００６３】
図７〜図１３は、本実施形態における半導体装置の製造方法を説明するための工程断面図である。
【００６４】
まず、図７(ａ)に示すように、シリコン基板１０１の所定の領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１０２および犠牲酸化膜１０３を形成する。
【００６５】
次に、図７(ｂ)に示すようにレジスト１０４をマスクとして、Ｐ(リン) １０５をイオン注入する。Ｐの注入は拡散層の形成の他、トランジスタの閾値電圧の調整用であり、複数回行われる。
【００６６】
Ｐを注入した後にレジスト１０４を剥離し、さらに、同様の方法でＢ(ボロン)を注入してレジストを剥離した後で熱拡散を行うことにより、Ｎ型拡散層１０６とＰ型拡散層１０７を形成する(図７(ｃ))。
【００６７】
この後、ＮＨ４Ｆ水溶液を用いて犠牲酸化膜１０３を除去する。次に、濃度０．５％〜５％の希フッ酸で表面洗浄をした直後に反応室にシリコン基板１０１を搬送し、基板温度６００℃〜８５０℃、全圧０．０２Ｔｏｒｒで、ＮＨ３を１リットル／分の流量で反応室に導入して２分間〜３０分間窒化処理する。これにより、シリコン基板１０１の表面を窒化して、シリコン基板１０１上に、膜厚０．４ｎｍ程度のシリコン窒化膜１０２３ａ（図示せず）を形成する。
【００６８】
次に、減圧下でオゾンを含む酸素ガスを用いてシリコン窒化膜１０２３ａを酸化し、シリコン基板１０１上にシリコン酸窒化膜１０２３ｂを形成する。具体的には、実施の形態１と同様に、基板温度を１００℃〜３５０℃、全圧を１０Ｐａ〜１０，０００Ｐａとし、濃度が５０ｇ／Ｎｍ３以上のＯ３を反応室に導入して３０秒から３０分間酸化処理をすることによって、シリコン酸化膜等価膜厚が０．３５ｎｍ〜１．０ｎｍの範囲内にある薄いシリコン酸窒化膜を形成することができる。例えば、基板温度を２７０℃、全圧を０．２０Ｔｏｒｒ（２６．７Ｐａ）として、濃度１００ｇ／Ｎｍ３のＯ３を含むＯ２ガスを５リットル／分の流量で反応室に導入し３分間酸化処理をする。これにより、シリコン窒化膜１０２３ａを改質して、膜厚０．８ｎｍ程度のシリコン酸窒化膜１０２３ｂを形成することができる。本実施の形態においては、シリコン酸窒化膜１０２３ｂが下地界面層として機能する。
【００６９】
シリコン酸窒化膜１０２３ｂを形成した後は、引き続き減圧を維持した状態で、シリコン酸窒化膜１０２３ｂの上に連続して高誘電率絶縁膜を形成する。
【００７０】
例えば、基板温度を２７０℃に保持したまま、全圧を０．３０Ｔｏｒｒとして、テトラ−ｔ−ブトキシハフニウムを０．２ｃｃ(液体)／分、Ｓｉ２Ｈ６を１，０００ｃｃ(気体)／分の流量で反応室に導入し、シリコン酸窒化膜１０２３ｂの上に膜厚１．７ｎｍ程度のハフニウム珪酸化膜１０２４ａ（図示せず）を形成する。この後、温度２５０℃〜４００℃で、Ｏ２，Ｏ３，Ｎ２ＯおよびＮＯのうちの少なくとも１種類以上のガスを０．００１％以上の濃度で含む雰囲気中で熱処理を行い、ハフニウム珪酸化膜中に含まれる炭素や水素等の不純物を除去する。その後、温度５００℃〜８５０℃のＮＨ３雰囲気中、または、温度３００℃〜５００℃の窒素プラズマ雰囲気中で熱処理を行い、ハフニウム珪酸化膜１０２４ａに窒素を含有させてハフニウム珪酸窒化膜１０２４ｂに改質する(図８(ａ))。本実施の形態においては、ハフニウム珪酸窒化膜１０２４ｂが高誘電率のゲート絶縁膜として機能する。
【００７１】
上記の例では、シリコン窒化膜１０２３ａの形成をハフニウム珪酸化膜１０２４ｂの形成と同一の反応室で行ったが、１の反応室または装置でシリコン窒化膜１０２３ａを形成した後に、他の反応室にシリコン１０１基板を搬送して酸化を行い、シリコン酸窒化膜１０２３ｂを形成してもよい。また、シリコン窒化膜１０２３ａの形成にＮＨ３ガスを用いたが、窒素プラズマや窒素ラジカル等を用いてシリコン窒化膜１０２３ａを形成してもよい。
【００７２】
次に、図８(ｂ)に示すように、ハフニウム珪酸窒化膜１０２４ｂ上に、多結晶のシリコン膜１０８をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜し、レジスト１０２８をマスクとして、ＮＭＯＳ領域のシリコン膜１０８にＰ１０２９をイオン注入し、Ｎ型シリコン膜１０８ａを形成する。尚、多結晶シリコン膜の代わりにアモルファスシリコン膜を成膜してもよい。また、シリコン膜の代わりにシリコンゲルマニウム膜を用いてもよい。
【００７３】
不要となったレジスト１０２８を剥離した後、シリコン窒化膜１０９を堆積し、図８(ｃ)に示すように、レジスト１０１０をマスクとして、シリコン窒化膜１０９を加工する。
【００７４】
不要となったレジスト１０１０を剥離した後、シリコン窒化膜１０９をハードマスクとして、Ｎ型シリコン膜１０８ａおよび不純物が注入されていないシリコン膜１０８をゲート電極の形状に加工する(図９(ａ))。この際、エッチング終了後にも、Ｎ型シリコン膜１０８ａおよびシリコン膜１０８の上にシリコン窒化膜１０９が残存するようにする（図９（ａ））。尚、図９（ａ）において、Ｎ型シリコン膜（Ｎ型シリコン膜パターン）１０８ａおよびシリコン膜（アンドープのシリコン膜パターン）１０８からなるゲート電極はダミーのゲート電極であり、実際に動作するゲート電極は後工程で形成される。
【００７５】
この後、希フッ酸等でハフニウム珪酸窒化膜１０２４ｂをエッチング除去する(図９(ｂ))。このとき、ハードマスクとして使用したシリコン窒化膜１０９が全てエッチングされないようなフッ酸の濃度およびエッチング時間を選択する。具体的には、フッ酸の濃度を１％以下とし、エッチング時間を３００秒以下とすることが好ましい。尚、下地界面層であるシリコン酸窒化膜１０２３ｂは、膜厚０．８ｎｍ程度と非常に薄いために、ハフニウム珪酸窒化膜１０２４ｂをエッチングする際に一緒に除去されてしまう。しかし、全面に残っていても後の工程で除去できるので特に問題はない。尚、フッ酸濃度およびエッチング時間は、使用する高誘電率絶縁膜の膜種や膜厚に応じて適宜決定する。
【００７６】
次に、ダミーゲート電極（１０８ａ，１０８）の側壁およびシリコン基板１０１の表面をわずかに酸化する。例えば、濃度０．２％の酸素を含む雰囲気中において、１，０００℃で５秒間の加熱処理を行うことによって、表面から約２ｎｍの深さまで酸化することができる。その後、第１の側壁絶縁膜としてのシリコン酸化膜１０１１をＣＶＤ法で全面に形成し、図９(ｃ)の構造とする。尚、酸化によって形成された膜をシリコン酸化膜１１としてもよい。また、場合により、第１の側壁絶縁膜はなくてもよい。
【００７７】
次に、図１０(ａ)に示すように、レジスト１０１２と、シリコン酸化膜１０１１が形成されたハードマスク１０９およびシリコン膜１０８をマスクとして、Ｎ型拡散層１０６の領域にＢ１０１３をイオン注入する。レジスト１０１２を剥離した後、同様の方法で、Ｐ型拡散層１０７の領域にもＰをイオン注入する。その後、熱処理による活性化を行うことによって、図１０(ｂ)に示すように、Ｐ型のエクステンション領域１０１４とＮ型のエクステンション領域１０１５を形成する。尚、活性化処理は、後工程のソース・ドレイン形成のための活性化と同時に行っても問題ない。
【００７８】
次に、図１０(ｃ)に示すように、第２の側壁絶縁膜としてのシリコン窒化膜１０１６をＣＶＤ法で全面に形成する。この後、反応性イオンエッチングによって、ハードマスク１０９、Ｎ型シリコン膜１０８ａ、シリコン膜１０８、ハフニウム珪酸窒化膜１０２４ｂおよびシリコン酸窒化膜１０２３ｂの側壁部を除いて、シリコン酸化膜１０１１およびシリコン窒化膜１０１６を除去する。
【００７９】
次に、図１１(ａ)に示すように、レジスト１０１７および側壁の形成されたゲート電極(１０８，１０９，１０１１，１０１６)をマスクとして、Ｎ型拡散層１０６の領域にＢ１０１８をイオン注入する。
【００８０】
不要となったレジスト１０１７を剥離した後、同様の方法で、Ｐ型拡散層領域１０７の領域にＰをイオン注入する。その後、熱処理による活性化を行うことによって、図１１(ｂ)に示すようなＰ型ソース・ドレイン拡散層１０１９およびＮ型ソース・ドレイン拡散層１０２０を形成する。
【００８１】
次に、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を堆積した後、熱処理を行う。ここで、Ｎ型シリコン膜１０８ａおよびシリコン膜１０８上にはシリコン窒化膜１０９が形成されているので、Ｎ型シリコン膜１０８ａおよびシリコン膜１０８がニッケル膜と反応することはない。熱処理後に、チタンナイトライド膜および未反応のニッケル膜を除去することによって、ソース・ドレイン拡散層１０１９，１０２０上にニッケルシリサイド膜１０２１を選択的に形成することができる(図１１(ｃ))。
【００８２】
次に、シリコン基板１０１上にダミーゲート電極（１０８ａ、１０８，１０９，１０１１，１０１６）を埋め込むようにして、層間絶縁膜１０２２（第１の層間絶縁膜）をＣＶＤ法または塗布法によって形成する。ここで、層間絶縁膜１０２２は、エッチングストッパーとしてのＳｉＮ膜および低誘電率のＳｉＯ２膜からなるものとすることができる。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法または反応性イオンエッチング法によって、シリコン１０８，１０８ａが表面に露出するように加工する(図１２（ａ）)。
【００８３】
次に、ＮＭＯＳ領域上にレジスト１０３０を形成する(図１２(ｂ))。そして、図１２(ｃ)に示すように、シリコン膜１０８の表面を反応性イオンエッチングを用いて後退させて、シリコン膜１０８の膜厚を薄くする。このとき、シリコン膜１０８の側壁に形成されたシリコン酸化膜１０１１も一緒に後退するが、エッチング条件を制御することによってシリコン酸化膜１０１１を残すことも可能である。
【００８４】
次に、不要となったレジスト１０３０を除去し、Ｎ型シリコン膜１０８ａおよびシリコン膜１０８の表面にある自然酸化膜をフッ酸等で除去してから、ニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を全面に堆積する。その後、熱処理を行うことによって、シリコン膜１０８の全てをニッケルシリサイド膜１０３１に変える。このとき、シリコン膜１０８の膜厚相当分のＮ型シリコン膜１０８ａもニッケルシリサイド膜１０３１になるので、ＮＭＯＳ領域には、Ｎ型シリコン膜１０８ａ上にニッケルシリサイド膜１０３１が積層された構造からなるゲート電極が形成される。
【００８５】
シリサイド化反応を終えた後は、チタンナイトライド膜と未反応のニッケル膜をエッチング除去して、図１３(ａ)の構造とする。
【００８６】
本実施の形態では、ニッケル膜の膜厚をシリコン膜１０８の膜厚の０．８倍かそれよりも厚くし、Ｎ型シリコン膜１０８ａの膜厚の０．８倍よりも薄くすることによって、ハフニウム珪酸窒化膜１０２４ｂと接触する部分を、ＮＭＯＳＦＥＴではＮ型シリコン膜１０８ａとし、ＰＭＯＳＦＥＴではニッケルシリサイド膜１０３１とすることができる。
【００８７】
尚、ゲート長が予定しているニッケル膜の膜厚よりも短い場合（例えば、３７ｎｍ以下である場合）、ＰＭＯＳＦＥＴにおけるニッケル膜の膜厚として、層間絶縁膜１０２２から後退したシリコン膜１０８の表面までの深さを考慮することができる。例えば、後退後のシリコン膜１０８の膜厚を８０ｎｍとし、層間絶縁膜１０２２の表面から後退した分の膜厚を２０ｎｍとする。ＮＭＯＳＦＥＴにおけるニッケル膜の膜厚を５０ｎｍとすれば、ＰＭＯＳＦＥＴでのニッケル膜の膜厚は見かけ上９０ｎｍとなる。したがって、シリサイド化後においてはシリコン膜１０８が全てニッケルシリサイド膜１０３１になる一方で、ＮＭＯＳＦＥＴでは、下層がＮ型シリコン膜１０８ａのままで、上層がニッケルシリサイド膜１０３１の二層構造となる。但し、この場合、性能試験として測定される長いゲート長のＰ型トランジスタでは上部のみしかニッケルシリサイド膜１０３１にならない場合があるので、膜厚の選択には注意が必要である。また、高温および長時間でシリサイド化を行うと、ダミーゲート電極部分の外側からもＮｉがシリコン中に拡散し、ＮＭＯＳＦＥＴのゲート電極も全てニッケルシリサイドになってしまうおそれがある。したがって、シリサイド化する際の熱処理には注意が必要である。１つの例として、４００℃〜４５０℃の温度で３０秒間の熱処理によってシリサイド化を行うことができる。
【００８８】
次に、ＰＭＯＳＦＥＴのゲート電極部分に形成された溝部１０３５にゲート電極材料を埋め込む。具体的には、チタンとチタンナイトライドの積層膜１０３２を堆積し、さらに、タングステン膜１０３３を堆積した後、ＣＭＰ法によって溝部分１０３５を除いてこれらの膜を除去する(図１３(ｂ))。これにより、ＰＭＯＳ領域に、ニッケルシリサイド膜１０３１、チタンとチタンナイトライドの積層膜１０３２およびタングステン膜１０３３からなるゲート電極が形成される。
【００８９】
尚、チタンとチタンナイトライドの積層膜１０３２と、タングステン膜１０３３とを溝部１０３５に埋め込む工程は、ＮＭＯＳＦＥＴのゲート電極表面とＰＭＯＳＦＥＴのゲート電極表面との高さを一致させるために行うものであるので、デバイスの種類によってはこの工程は無視してもよい。
【００９０】
次に、層間絶縁膜１０２７（第２の層間絶縁膜）をＣＶＤ法または塗布法にて堆積し、ＣＭＰ法によって平坦化する(図１３(ｃ))。
【００９１】
その後、コンタクト、配線等の形成を行う。
【００９２】
本実施形態では、金属珪酸化膜を形成する際に、有機金属原料として、テトラ−ｔ−ブトキシハフニウムを用いたが、ハフニウムまたはジルコニウムの元素を含んでいる有機金属原料であれば同様に実施することができる。
【００９３】
本実施の形態が実施の形態１と異なる点は、ゲート絶縁膜の下地界面に、シリコン酸化膜２３ではなくシリコン酸窒化膜２３ｂを用いていることにある。
【００９４】
シリコン窒化膜１０２３ａの形成を窒素プラズマまたは窒素ラジカルを用いて行うと、シリコン窒化膜１０２３ａの膜中に水素が取り込まれるのを十分に抑制することができる。一方、ＮＨ３等を用いてシリコン窒化膜１０２３ａを形成する場合には、膜中にある程度水素が取り込まれる。しかし、その後のＯ３酸化により、水素が酸素と反応することによって水を形成して外方拡散することによって、膜中に残留する水素を低減させることができる。したがって、この場合においても不純物の少ない下地シリコン酸窒化膜１０２３ｂを形成することができる。
【００９５】
また、本実施の形態も実施の形態１と同様に酸化の際に水蒸気を用いないので、下地シリコン酸窒化膜１０２３ｂの形成からハフニウム珪酸化膜１０２４ａの形成までの時間を大幅に短縮することができる。また、本実施の形態では、シリコン酸窒化膜２３ｂの形成温度とハフニウム珪酸化膜１０２４ａの形成温度とが同じであるので、基板温度の安定化時間を設ける必要がない。したがって、水蒸気による下地シリコン窒化膜１０２３ａの酸化を用いた場合に比較して、大幅にプロセス時間を短縮することができる。
【００９６】
実施の形態３．
以下、本発明の実施の形態３を図面を参照して説明する。
【００９７】
図１８〜図２３は、本実施の形態における半導体装置の製造方法を説明するための工程図である。
【００９８】
まず、図１８(ａ)に示すように、シリコン基板３０１の所定の領域にシリコン酸化膜を埋め込み、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域３０２および犠牲酸化膜３０３を形成する。
【００９９】
次に、図１８(ｂ)に示すように、レジスト３０４をマスクとして、シリコン基板３０１にＰ(リン)をイオン注入する。Ｐの注入は、拡散層の形成およびトランジスタの閾値電圧の調整を目的としており、複数回に渡って行われる。Ｐを注入した後はレジスト３０４を剥離し、さらに、同様の方法で、レジスト（図示せず）をマスクとしてＢ(ボロン)を注入する。レジストを剥離した後に熱処理を行い、不純物を拡散させることによって、Ｎ型拡散層３０６およびＰ型拡散層３０７を形成する(図１８(ｃ))。
【０１００】
拡散層を形成した後は、ＮＨ４Ｆ水溶液を用いて犠牲酸化膜３０３を除去してシリコン基板１の表面を露出させる。そして、その直後に反応室（図示せず）にシリコン基板３０１を搬送し、減圧下でオゾンを含む酸素ガスを用いてシリコン基板３０１の表面を酸化してシリコン酸化膜３０８を形成する。本実施の形態においては、基板温度を１００℃〜３５０℃、全圧を１０Ｐａ〜１０，０００Ｐａとし、濃度が５０ｇ／Ｎｍ３以上のＯ３を反応室に導入して３０秒から３０分間酸化処理をすることによって、シリコン酸化膜等価膜厚が０．３５ｎｍ〜１．０ｎｍの範囲内にある薄いシリコン酸化膜を形成することができる。
【０１０１】
例えば、基板温度を２５０℃、全圧を０．７６Ｔｏｒｒとした状態で、濃度１９０ｇ／Ｎｍ３のＯ３を含むＯ２ガスを１０リットル／分の流量で反応室に導入し、２分間酸化処理をする。これにより、シリコン基板３０１上に、膜厚０．６ｎｍ程度のシリコン酸化膜３０８を形成することができる。本実施の形態においては、シリコン酸化膜３０８が下地界面層である。
【０１０２】
シリコン酸化膜３０８を形成した後は、引き続き減圧を維持した状態で、シリコン酸化膜３０８の上に連続して高誘電率絶縁膜を形成する(図１９(ａ))。具体的には、シリコン酸化膜３０８の上にハフニウム珪酸化膜を形成した後、ＮＨ３雰囲気中またはＮ２プラズマ雰囲気中で熱処理することによってハフニウム珪酸窒化膜３０９とすることができる。
【０１０３】
次に、図１９(ｂ)に示すように、アモルファスシリコン膜３０１０をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で成膜した後、Ｎ型ゲート電極を形成するために、レジスト３０１１をマスクとしてＰをイオン注入する。尚、アモルファスシリコン膜３０１０の代わりに多結晶シリコン膜を成膜してもよい。
【０１０４】
レジスト３０１１を剥離した後、同様の方法によって、Ｐ型ゲート電極を形成するためにアモルファスシリコン膜３０１０にイオン注入する。マスクとして用いたレジスト（図示せず）を剥離した後、全面にシリコン酸化膜３０１３を形成してから、レジスト３０１４をマスクとしてシリコン酸化膜３０１３を加工する（図１９（ｃ））。図１９（ｃ）において、３０１０ａはＮ型アモルファスシリコン膜からなるゲート電極であり、３０１０ｂはＰ型アモルファスシリコン膜からなるゲート電極である。
【０１０５】
次に、図２０(ａ)に示すように、レジスト３０１４を剥離した後に、Ｎ型アモルファスシリコン膜３０１０ａおよびＰ型アモルファスシリコン膜３０１０ｂを加工してゲート電極とする。その後、シリコン酸化膜３０１３をハードマスクとして、ゲート電極下部のみにゲート絶縁膜が残るように、ハフニウム珪酸窒化膜３０９およびシリコン酸化膜３０８をエッチングする（図２０（ｂ））。尚、シリコン酸化膜３０１３はエッチングによって消失する。
【０１０６】
次に、酸素濃度が０．０５％〜１％の雰囲気中において、９００℃〜１，０００℃の温度でゲート電極３０１０ａ，３０１０ｂの側壁をわずかに酸化した後、ＣＶＤ法によってシリコン酸化膜３０１５を全面に堆積する(図２０(ｃ))。
【０１０７】
次に、レジスト３０１６およびゲート電極３０１０ｂをマスクとして、Ｎ型拡散層３０６にＢをイオン注入する(図２１(ａ))。同様にして、Ｐ型拡散層３０７にもＰをイオン注入する。これにより、Ｐ型エクステンション領域３０１８およびＮ型エクステンション領域３０１９が形成される（図２１（ｂ））。
【０１０８】
次に、図２１(ｃ)に示すように、シリコン窒化膜３０２０をＣＶＤ法で全面に形成する。この後、反応性イオンエッチングによって、ゲート電極３０１０ａ，３０１０ｂの側壁部を残してシリコン酸化膜３０１５およびシリコン窒化膜３０２０を除去する。
【０１０９】
次に、図２２(ａ)に示すように、レジスト３０２１および側壁の形成されたゲート電極(３０１０ｂ，３０１５，３０２０)をマスクとして、Ｎ型拡散層３０６にＢをイオン注入する。レジスト３０２１を剥離した後、同様の方法でＰ型拡散層３０７にＰをイオン注入する。その後、９００℃〜１，１００℃の温度で熱処理を行い、不純物を活性化することによって、Ｐ型ソース・ドレイン拡散層３０２３およびＮ型ソース・ドレイン拡散層３０２４を形成する（図２２（ｂ））。
【０１１０】
次に、全面にニッケル膜（図示せず）およびチタンナイトライド膜（図示せず）を成膜した後、熱処理を行う。その後、チタンナイトライド膜および未反応のニッケル膜をエッチング除去して、ソース・ドレイン拡散層３０２２，３０２３およびシリコンゲート電極３０１０ａ，３０１０ｂの上にのみ選択的にニッケルシリサイド膜３０２５を形成する(図２２（ｃ）)。
【０１１１】
次に、層間絶縁膜３０２９を形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により平坦化する(図２３)。その後、コンタクトおよび配線等の形成を行う。
【０１１２】
以上より、本発明によれば、高誘電率絶縁膜をゲート絶縁膜に用いた場合に、良質な下地界面層が形成でき、また、ゲート絶縁膜形成にかかわるプロセス時間の大幅な短縮を図ることができる。
【０１１３】
尚、実施の形態１〜３では、高誘電率ゲート絶縁膜材料として、ハフニウム珪酸窒化膜を用いたが、本発明はこれに限られるものではない。本発明は、ハフニウム珪酸化膜などの金属珪酸化膜、ハフニウム酸化膜などの金属酸化膜または金属珪酸窒化膜をゲート絶縁膜の構成要素の１つとして用いた場合にも適用することができる。また、高誘電率ゲート絶縁膜材料の金属元素として、ハフニウムを用いたが、ジルコニウム、ランタンまたはチタンなどのハフニウム元素以外の金属元素を少なくとも１つ以上含む場合にも適用することができる。また、反応防止、拡散防止またはリーク電流特性改善などの目的で、高誘電率ゲート絶縁膜とゲート電極の間に、例えば、シリコン窒化膜などの薄膜を介在させる場合にも本発明を適用することができる。さらに、シリコン窒化膜などの金属を含まない膜をゲート絶縁膜として用いる場合にも、本発明を適用することができる。したがって、シリコン酸化膜よりも比誘電率の高い絶縁膜を用いる場合の下地界面層の形成方法として、本発明は極めて有効である。
【０１１４】
また、本発明では、実施の形態１〜３を組み合わせてもよい。
【０１１５】
例えば、実施の形態１で形成したシリコン酸化膜（下地界面層）と高誘電率絶縁膜とを有するゲート絶縁膜上に、実施の形態２の構成のゲート電極を形成してもよい。
【０１１６】
具体的には、本発明は、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴとで構成されるＣＭＯＳＦＥＴを備えた半導体装置の製造方法において、素子分離領域が形成されたシリコン基板の上に犠牲酸化膜を形成する工程と、シリコン基板の所定領域に不純物を注入してＮ型拡散層およびＰ型拡散層を形成する工程と、犠牲酸化膜を除去してシリコン基板を露出する工程と、減圧下でオゾンを含む酸素ガスを用いて露出したシリコン基板の表面を酸化し、シリコン基板上にシリコン酸化膜を形成する工程と、このシリコン酸化膜の形成工程に続いて減圧を維持した状態で、シリコン酸化膜の上に連続して高誘電率絶縁膜を形成する工程と、この高誘電率絶縁膜の上にシリコン膜を形成する工程と、このシリコン膜の前記ＮＭＯＳＦＥＴの領域にＮ型不純物を注入する工程と、シリコン膜の上にハードマスクを形成する工程と、このハードマスクを用いてシリコン膜をゲート電極の形状に加工して、Ｎ型シリコン膜パターンとアンドープのシリコン膜パターンとを形成する工程と、このＮ型シリコン膜パターンおよびこのアンドープのシリコン膜パターンの下部を除いて、高誘電率絶縁膜およびシリコン酸窒化膜を除去する工程と、ハードマスクを有するＮ型シリコン膜パターンおよびアンドープのシリコン膜パターンを被覆するようにして、シリコン基板の上に第１の側壁絶縁膜を形成する工程と、この第１の側壁絶縁膜形成後のハードマスクをマスクとしてシリコン基板に不純物を注入し、Ｎ型エクステンション領域およびＰ型エクステンション領域を形成する工程と、第１の側壁絶縁膜の上に第２の側壁絶縁膜を形成する工程と、ハードマスク、Ｎ型シリコン膜パターン、アンドープのシリコン膜パターンの側壁部を除いて、第２の側壁絶縁膜と第１の側壁絶縁膜を除去する工程と、第２の側壁絶縁膜および第１の側壁絶縁膜が形成されたハードマスク、Ｎ型シリコン膜パターンおよびアンドープのシリコン膜パターンをマスクとしてシリコン基板に不純物を注入し、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域を形成する工程と、シリコン基板の全面に第１の金属膜を形成する工程と、熱処理によって、Ｎ型ソース・ドレイン領域およびＰ型ソース・ドレイン領域の上に第１の金属膜がシリサイド化された第１の金属シリサイド膜を形成する工程と、この第１の金属シリサイド膜形成後のシリコン基板の上に層間絶縁膜を形成する工程と、この層間絶縁膜を加工するとともにハードマスクを除去して、このハードマスクの下層にあるＮ型シリコン膜パターンおよびアンドープのシリコン膜パターンを露出させる工程と、このアンドープのシリコン膜パターンを選択的に所定膜厚までエッチングして溝部を形成する工程と、シリコン基板の全面に第２の金属膜を形成する工程と、熱処理によって、Ｎ型シリコン膜パターンの上部およびアンドープのシリコン膜パターンの全てを、第２の金属膜がシリサイド化された第２の金属シリサイド膜に変える工程とを有することを特徴とする半導体装置の製造方法とすることもできる。この場合、ＰＭＯＳＦＥＴの領域に設けられた溝部に、第２の金属シリサイド膜を介して金属膜および金属窒化膜を埋め込む工程をさらに有することができる。また、シリコン酸化膜を形成する工程は、シリコン基板の温度を１００℃以上３５０℃以下とし、全圧を１０Ｐａ以上１０，０００Ｐａ以下とし、オゾンの濃度を５０ｇ／Ｎｍ３以上として行うことが好ましい。
【０１１７】
また、本発明は、実施の形態２で形成したシリコン酸窒化膜（下地界面層）と高誘電率絶縁膜とを有するゲート絶縁膜上に、実施の形態３の構成のゲート電極を形成してもよい。さらに、実施の形態２で形成したシリコン酸窒化膜（下地界面層）と高誘電率絶縁膜とを有するゲート絶縁膜上に、実施の形態１の構成のゲート電極を形成してもよい。
【０１１８】
尚、本発明は上記各実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内において、種々変形して実施することができる。
【図面の簡単な説明】
【０１１９】
【図１】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図２】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図３】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図４】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図５】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図６】（ａ）〜（ｃ）は、実施の形態１による半導体装置の製造方法を示す断面図である。
【図７】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図８】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図９】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図１０】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図１１】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図１２】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図１３】（ａ）〜（ｃ）は、実施の形態２による半導体装置の製造方法を示す断面図である。
【図１４】実施の形態１において、基板温度とシリコン酸化膜の膜厚均一性との関係を示す図である。
【図１５】実施の形態１において、基板温度と、シリコン酸化膜のサブオキサイド含有率との関係を示す図である。
【図１６】実施の形態１において、成膜時の全圧に対するシリコン酸化膜の膜厚および平均粗さの関係を示す図である。
【図１７】実施の形態１において、Ｏ３濃度とシリコン酸化膜の膜厚均一性との関係を示す図である。
【図１８】（ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図１９】（ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図２０】（ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図２１】（ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図２２】（ａ）〜（ｃ）は、実施の形態３による半導体装置の製造方法を示す断面図である。
【図２３】実施の形態３による半導体装置の製造方法を示す断面図である。
【符号の説明】
【０１２０】
１，１０１，３０１  シリコン基板
２，１０２，３０２  素子分離領域
３，１０３，３０３  犠牲酸化膜
６，１０６，３０６  Ｎ型拡散層
７，１０７，３０７  Ｐ型拡散層
８，１０８，３０１０  シリコン膜
９，１６，１０９，１０１６，３０２０  シリコン窒化膜
１１，２３，１０１１，３０８，３０１３，３０１５  シリコン酸化膜
１４，１０１４，３０１８  Ｐ型エクステンション領域
１５，１０１５，３０１９  Ｎ型エクステンション領域
１９，１０１９，３０２３  Ｐ型ソース・ドレイン領域
２０，１０２０，３０２４  Ｎ型ソース・ドレイン領域
２１，１０２１，１０３１，３０２５  ニッケルシリサイド膜
２２，１０２２  第１の層間絶縁膜
２４ｂ，１０２４ｂ，３０９  ハフニウム珪酸窒化膜
２５  チタンナイトライド膜
２６，１０３３  タングステン膜
２７，１０２７  第２の層間絶縁膜
１０２３ｂ  シリコン酸窒化膜
３０２９  層間絶縁膜
【図１】
2005277285.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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