(57)【要約】【課題】  トランジスタの短チャネル化を可能にすると共に、ビット線とワード線との間の寄生容量を小さくすることができる不揮発性半導体記憶装置を提供すること。【解決手段】  本実施例の半導体記憶装置１は、ｐ型半導体基板２にｎ型不純物を注入して形成されたビット線３と、半導体基板１上に各ビット線３と直交するように形成されたワード線５とを備えてなる。また、隣接する２つのビット線３の間であって、各ワード線５の下方には電荷保持層９が設けられている。また、各ワード線５は、制御ゲート下層パターン１１と、制御ゲート上層パターン１３とからなる。制御ゲート下層パターン１１は、電荷保持層９上に形成されている。また、各ビット線３上には、絶縁膜１５が形成されている。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型半導体基板に第２導電型不純物を添加して形成された複数のビット線と、半導体基板上でビット線上には、厚い絶縁膜があり、ビット線とビット線の間の半導体基板上には薄い絶縁膜があり、これら絶縁膜上  に各ビット線と交差するように形成された複数のワード線と、ビット線どうしの間において各ワード線の下方に設けられた薄い絶縁膜とを備えてなり、各ワード線は、複数の第１導電体と、前記第１導電体を電気的に直列接続する第２導電体とからなり、各第１導電体は、各薄い絶縁膜上に形成され、各ビット線上の厚い絶縁膜の最も厚い部分の上面は、第１導電体の上面よりも高く、厚い絶縁膜の膜厚は、絶縁膜の端に向かって薄くなっている半導体記憶装置。
【請求項２】
前記、各ワード線の下方に設けられた薄い絶縁膜は多層絶縁膜である請求項１の半導体記憶装置。
【請求項３】
前記、各ワード線の下方に設けられた多層絶縁膜はＯＮＯ膜である請求項２または３に記載の半導体記憶装置。
【請求項４】
厚い絶縁膜の誘電率は、薄い絶縁膜の誘電率よりも小さい請求項１から３のいずれか１つに記載の半導体記憶装置。
【請求項５】
半導体基板の隣接する２つのビット線間に、半導体基板とは同じ導電型で、濃度が異なる不純物領域または異なる導電型を備えている請求項１から４のいずれか１つに記載の半導体記憶装置。
【請求項６】
各ワード線間に素子分離領域を有している請求項１から５のいずれか１つに記載の半導体記憶装置。
【請求項７】
素子分離領域は、高濃度第１導電型不純物領域である請求項６に記載の半導体記憶装置。
【請求項８】
素子分離領域は、自己整合トレンチ分離領域である請求項６に記載の半導体記憶装置。
【請求項９】
（１）第１導電型半導体基板上に複数の列からなる薄い絶縁膜と、その上に第１導電体とその上に第１絶縁膜と第２絶縁膜を順次形成し、（２）第２絶縁膜をマスクとして第２導電型不純物を半導体基板に添加することによりビット線を形成し、（３）第３絶縁膜を形成後、列間にある第３絶縁膜の上面が第２絶縁膜の上面よりも高くなるように第３絶縁膜を各列間に形成し、第２絶縁膜を選択的に除去し、第１導電体が露出するように、第１絶縁膜の全部及び第３絶縁膜の一部をエッチングすることにより、各列間に角が傾斜した第３絶縁膜を形成し、（４）前記第１導電体を電気的に直列接続するように、複数の行からなる第２導電体を形成し、（５）第２導電体をマスクとして第１導電体をパターニングすることによりワード線を形成する工程を備えてなる不揮発性半導体記憶装置の製造方法。
【請求項１０】
工程（３）は、（ａ）第３絶縁膜の上面が第２絶縁膜の上面よりも高くなるように第３絶縁膜を形成し、（ｂ）ＣＭＰにより、第２絶縁膜を露出するまでＣＭＰを行い、（ｃ）第２絶縁膜を選択的に除去し、（ｄ）第１導電体が露出するように、第１及び第３絶縁膜をエッチングすることにより、各列間に角が傾斜した絶縁膜を形成する工程である請求項９に記載の製造方法。
【請求項１１】
第１絶縁膜と第３絶縁膜はシリコン酸化膜であり、第２絶縁膜がシリコン窒化膜である請求項９又は１０に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、不揮発性半導体記憶装置に関し、より詳細には、コンタクトレスメモリアレイを有する不揮発性半導体記憶装置に関するものである。
【背景技術】
【０００２】
従来、コンタクトレスメモリアレイを有する不揮発性半導体記憶装置の製造方法として以下に示すものが知られている（例えば、特許文献１参照。）。
この方法では、まず、基板上にＯＮＯ層を形成し、ＯＮＯ層をエッチングして複数の列にし、これらの列同士の間に不純物を打ち込むことにより、ビット線を形成し、ビット線上に熱的に酸化物を成長させ、ＯＮＯ層の列に直交するように、ＯＮＯ層及びビット線酸化物上にポリシリコンなどで複数の行を形成する。
【特許文献１】特開平２００１−７７２２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかし、従来の方法によると、ビット線形成後にビット線上に酸化物を熱的に成長させる工程が必要であるため、その工程において、ビット線を形成するための不純物が拡散し、トランジスタの短チャネル化が困難であった。
また、ビット線上の酸化物を厚く形成することが困難であり、ビット線とワード線との間の寄生容量を小さくすることが困難であった。
【０００４】
本発明は、係る事情に鑑みてなされたものであり、トランジスタの短チャネル化を可能にすると共に、ビット線とワード線との間の寄生容量を小さくすることができる不揮発性半導体記憶装置を提供することを課題とする。
【課題を解決するための手段】
【０００５】
本発明の不揮発性半導体記憶装置は、第１導電型半導体基板に第２導電型不純物を添加して形成された複数のビット線と、半導体基板上でビット線上には、厚い絶縁膜があり、ビット線とビット線の間の半導体基板上には薄い絶縁膜があり、これら絶縁膜上に各ビット線と交差するように形成された複数のワード線と、
ビット線どうしの間において各ワード線の下方に設けられた薄い絶縁膜とを備えてなり、各ワード線は、複数の第１導電体と、前記第１導電体を電気的に直列接続する第２導電体とからなり、各第１導電体は、各薄い絶縁膜上に形成され、各ビット線上の厚い絶縁膜の最も厚い部分の上面は、第１導電体の上面よりも高く、厚い絶縁膜の膜厚は、絶縁膜の端に向かって薄くなっている。
【０００６】
また、本発明の不揮発性半導体記憶装置の製造方法は、（１）第１導電型半導体基板上に複数の列からなる薄い絶縁膜と、その上に第１導電体とその上に第１絶縁膜と第２絶縁膜を順次形成し、（２）第２絶縁膜をマスクとして第２導電型不純物を半導体基板に添加することによりビット線を形成し、（３）第３絶縁膜を形成後、列間にある第３絶縁膜の上面が第２絶縁膜の上面よりも高くなるように第３絶縁膜を各列間に形成し、第２絶縁膜を選択的に除去し、第１導電体が露出するように、第１絶縁膜の全部及び第３絶縁膜の一部をエッチングすることにより、各列間に角が傾斜した第３絶縁膜を形成し、（４）前記第１導電体を電気的に直列接続するように、複数の行からなる第２導電体を形成し、（５）第２導電体をマスクとして第１導電体をパターニングすることによりワード線を形成する工程を備えてなる。
【発明の効果】
【０００７】
本発明の半導体記憶装置によると、複数のビット線どうしの間に膜厚の大きい絶縁膜を備えることができ、ビット線とワード線との間の寄生容量を小さくすることができる。
また、本発明の半導体記憶装置の製造方法によると、第２導電型不純物を半導体基板に添加することによりビット線を形成した後に、従来技術のように高温の工程を備える必要がないため、ビット線を形成するための不純物の拡散を防止し、短チャネルのトランジスタを製造することができる。
【発明を実施するための最良の形態】
【０００８】
（第１の実施形態）
本発明の不揮発性半導体記憶装置は、第１導電型半導体基板に第２導電型不純物を添加して形成された複数のビット線と、半導体基板上に各ビット線と交差するように形成された複数のワード線と、ビット線どうしの間において各ワード線の下方に設けられた多層絶縁膜とを備えてなり、各ワード線は、複数の第１導電体と、前記第１導電体を電気的に直列接続する第２導電体とからなり、各第１導電体は、各多層絶縁膜上に形成されている。
【０００９】
本明細書において、「半導体基板上に」という語句には、半導体基板に接して、保護膜や絶縁膜などを介して半導体基板に接して、又は半導体基板と非接触で上方に、などの概念が含まれる。その他の「膜上に」、「層上に」などという語句についても同様である。
半導体基板には、単結晶、多結晶などのシリコンなどの半導体からなる基板を用いることができる。シリコン単結晶基板を用いることが好ましい。
第１導電型とは、ｐ型又はｎ型をいい、第２導電型とは、第１導電型とは異なる導電型をいう。
不純物には、ｐ型不純物としてＢ、Ａｌなどを含むソースを用いることができ、ｎ型不純物としてＰ、Ａｓなどを含むソースを用いることができる。
「添加」とは、半導体基板に不純物を導入して不純物層を形成することをいい、イオン注入による方法や、不純物を含むソースを半導体基板に塗布した後に熱処理する方法などが含まれる。多層絶縁膜はＯＮＯ層で形成した場合は、電荷を保持させれば電荷保持層となる、また不揮発性半導体記憶装置としてではなく、マスクＲＯＭとして使用する場合は電荷を保持させなくても良い。
【００１０】
複数のビット線は、好ましくは、所定の幅を有し、互いに平行に形成される。また、複数のビット線は、好ましくは、第１導電体をマスクとして、不純物がイオン注入されて形成される。
各ビット線上に絶縁膜を備えてもよく、絶縁膜の膜厚は、電荷保持層よりも厚く形成することができる。ビット線上の絶縁膜の膜厚を厚くすることにより、ビット線とワード線との間の寄生容量を小さくすることができる。
また、各ビット線上に絶縁膜を備え、絶縁膜の最も厚い部分の上面は、第１導電体の上面よりも高く、絶縁膜の膜厚は、絶縁膜の端に向かって薄くなるように例えば角部で傾斜している構成にしてもよい。この場合、絶縁膜をさらに厚くすることができ、ビット線とワード線との間の寄生容量をさらに小さくすることができる。
【００１１】
また、この絶縁膜の誘電率は、後述する電荷保持層の誘電率よりも小さくすることが好ましい。例えば、電荷保持層をＯＮＯ層で形成した場合、この絶縁膜は、低誘電率であるＳｉＯＦなどのフッ素系の材料を用いて形成することができる。絶縁膜を低誘電率の材料を用いて形成することにより、さらにビット線とワード線との間の寄生容量を小さくすることができ、半導体記憶装置の高速動作を可能にする。
【００１２】
また、半導体基板の隣接する２つのビット線間に、半導体基板とは同じ導電型で、濃度が異なる不純物領域を備える。係る領域を備えることにより、半導体記憶装置の閾値電圧などを調節することができる。
【００１３】
複数のワード線は、第１及び第２導電体からなる。第１及び第２導電体は、Ａｌ、Ｃｕなどの金属若しくはこれらを含む合金、多結晶シリコン、タングステンシリサイドなどのシリサイド、又はこれらの組合せにより形成することができる。また、第１及び第２導電体は、同じ材料で形成されてもよく、異なる材料で形成されてもよい。
複数のワード線は、好ましくは、互いに平行に形成され、また、好ましくは、各ビット線と直交する。
各ワード線間に素子分離領域を有してもよい。素子分離領域は、各ワード線間に半導体基板の導電型と同じ不純物を注入して、高濃度不純物領域を形成することにより、形成することができる。また、素子分離領域は、各ワード線間にトレンチを形成し、その中を絶縁体で充填することにより形成する自己整合トレンチ分離領域としてもよい。
【００１４】
多層絶縁膜は単層の絶縁膜でも良く。また電荷保持層であっても良い
電荷保持層は、ＯＮＯ層とすることができ、また、フローティングゲートの上下を絶縁膜で挟んだ構造にすることもできる。また、「ワード線の下方に」という用語には、ワード線に接して、保護膜や絶縁膜などを介してワード線に接して、又はワード線と非接触で下方に、などが含まれる。
ここで述べた各膜、層の間に絶縁膜、保護膜などの他の膜、層が形成されているものも本発明の範囲に含まれる。
【００１５】
（第２の実施形態）
本発明の不揮発性半導体記憶装置の製造方法は、（１）第１導電型半導体基板上に複数の列からなる電荷保持層と、その上に第１導電体を順次形成し、（２）第１導電体をマスクとして第２導電型不純物を半導体基板に添加することによりビット線を形成し、（４）各列間に絶縁膜を形成し、（５）前記第１導電体を電気的に直列接続するように、複数の行からなる第２導電体を形成し、（６）第２導電体をマスクとして第１導電体をパターニングすることによりワード線を形成する工程を備える。
【００１６】
本実施形態において、第１の実施形態と同じ用語を用いている箇所については、第１の実施形態での説明が当てはまり、ここでは説明を省略する。
【００１７】
まず、ＣＶＤ法、真空蒸着法などにより、半導体基板上に電荷保持層を形成し、その上に第１導電体を形成する。第１導電体は、好ましくは、薄膜状に形成される。
次に、フォトリソグラフィー及びエッチング技術などにより、複数の列となる部分以外の部分の電荷保持層及び第１導電体をエッチング除去し、複数の列からなる電荷保持層及び第１導電体を形成する。
なお、複数の列からなる電荷保持層及び第１導電体を形成する前に、半導体基板の、複数の列となる部分に半導体基板とは濃度又は導電型の異なる不純物領域を形成する工程を備えてもよい。この工程は、例えば、形成する不純物領域以外の部分を覆うマスクを半導体基板上に形成し、不純物イオンを注入することにより行うことができる。
【００１８】
次に、第１導電体をマスクに第２導電型不純物を半導体基板に添加する。不純物の添加は、不純物イオン注入により行うことができ、また、不純物を含むソースを塗布し、その後に熱処理をすることにより行うこともできる。不純物の添加により形成された不純物領域は、ビット線となる。
次に、各列間に絶縁膜を形成する。絶縁膜は、ＣＶＤ法などにより形成することができ、好ましくは、第１導電体を覆う膜厚で形成される。この場合、絶縁膜は、その後、ＣＭＰ法などにより、第１導電体の表面が露出するまで研削される。
また、各列間の絶縁膜は、（ａ）第１導電体上に第１絶縁膜を形成し、（ｂ）第１絶縁膜上に第２絶縁膜を形成し、（ｃ）第３絶縁膜の上面が第１絶縁膜の上面よりも高くなるように第３絶縁膜を各列間に形成し、（ｄ）第２絶縁膜を選択的に除去し、（ｅ）第１導電体が露出するように、第１及び第３絶縁膜をエッチングすることにより形成してもよい。この方法を用いると、絶縁膜の最も厚い部分の上面は、第１導電体の上面よりも高く、絶縁膜の膜厚は、絶縁膜の端に向かって薄くなる。また、この方法を用いると、第１導電体の厚さを変えることなく、絶縁膜の厚さを厚くすることができ、ビット線とワード線との間の寄生容量を小さくすることができる。また、絶縁膜の膜厚が絶縁膜の端に向かって薄くなっているので、絶縁膜と第１導電体との間の段差が小さくなり、後工程で第１導電体のパターニングを容易に行うことができる。
次に、フォトリソグラフィー及びエッチング技術などにより、前記第１導電体を電気的に直列接続するように、複数の行からなる第２導電体を形成する。
次に、第２導電体をマスクとして第１導電体及び電荷保持層のパターニングを行う。これにより、第１及び第２導電体からなるワード線が形成される。
次に、第２導電体をマスクとして電荷保持層のパターニングを行う工程を備えてもよい。
【００１９】
次に、第２導電体間に半導体基板と同じ導電型の不純物を添加する工程を備えてもよい。これにより、ワード線間に高濃度不純物領域からなる素子分離領域が形成される。また、ワード線間の半導体基板にトレンチを形成し、トレンチ内部を絶縁体で充填する工程を備えてもよい。この場合も、ワード線間に素子分離領域が形成される。
【００２０】
本実施形態によると、セルＴｒのゲート長は、工程（２）で第１導電体の列の幅に自己整合的に決まり、ゲート幅は、工程（６）で第２導電体の行の幅に自己整合的に決まる。
【実施例１】
【００２１】
以下、発明の実施形態に基づいて本発明の実施例を詳細に説明する。
図１は、本発明の実施例１に係る不揮発性半導体記憶装置１を示し、（ａ）は平面図、（ｂ）はＸ−Ｘ断面図、（ｃ）はＹ−Ｙ断面図である。本実施例の半導体記憶装置１は、ｐ型シリコン半導体基板２にｎ型不純物であるＡｓイオンを注入して形成された複数のビット線３と、半導体基板１上に各ビット線３と直交するように形成された複数のワード線５とを備えてなる。また、図１（ｂ）に示すように、ビット線３どうしの間において各ワード線５の下方には、ＯＮＯ層からなる電荷保持層９が設けられている。また、各ワード線５は、制御ゲート下層パターン１１と、制御ゲート上層パターン１３からなる。制御ゲート下層パターン１１は、電荷保持層９上に形成されている。また、各ビット線３の上には、ＳｉＯ2からなる絶縁膜１５が形成されている。
制御ゲート下層パターン１１は、ポリシリコン膜からなり、制御ゲート上層パターン１３は、タングステンおよびコバルトシリサイド等からなる。
【００２２】
図２から図４は、本実施例の不揮発性半導体記憶装置１の製造工程を示す。各図において、（ａ）は、図１（ａ）のＸ−Ｘ断面図、（ｂ）は、図１（ａ）のＹ−Ｙ断面図である。
【００２３】
まず、半導体基板２にＯＮＯ層（シリコン酸化膜／シリコン窒化膜／シリコン酸化膜）及びポリシリコン膜を堆積させる。次に、フォトリソグラフィー・エッチング技術により、ＯＮＯ層からなる電荷保持層９、及びポリシリコン膜からなる制御ゲート下層パターン１１を形成する。次に、制御ゲート下層パターン１１をマスクとして、砒素イオン注入をおこない、ｎ型不純物拡散層からなるビット線３を形成し、図２に示す構造を得る。
次に、酸化膜１５を堆積させた後、ＣＭＰ技術により、制御ゲート下層パターン１１の表面を露出させる。次に、タングステンシリサイドを堆積させ、フォトリソグラフィー・エッチング技術により、タングステンシリサイドからなる制御ゲート上層パターン１３を形成し、図３に示す構造を得る。
次に、制御ゲート上層パターン１３をマスクとして、制御ゲート下層パターン１１及び電荷保持層９のエッチングを行い、図４に示す構造を得て、本実施例の半導体記憶装置の製造を完了する。
なお、この後に、層間絶縁膜形成、コンタクトホールの開口・配線形成、保護膜形成などを行うこともできる。
本実施例では、ゲート長は、制御ゲート下層パターン１１により決まり、ゲートチャンネル幅は、制御ゲート上層パターン１３により決まる。
【実施例２】
【００２４】
図５は、本発明の実施例２に係る不揮発性半導体記憶装置２１を示す。（ａ）は、図１（ａ）のＸ−Ｘ断面図、（ｂ）は、図１（ａ）のＹ−Ｙ断面図である。本実施例では、半導体記憶装置２１は、ビット線３どうしの間に、ｐ型不純物拡散層２３を備えている。その他の構成は、実施例１と共通である。
【００２５】
本実施例の半導体記憶装置２１は、最初に半導体基板２の所定の領域にボロンを注入することにより、ｐ型不純物拡散層２３を形成し、その後、実施例１と同じ工程を行うことにより製造することができる。
本実施例では、ｐ型不純物拡散層２３の濃度などを調節することにより、半導体記憶装置２１の閾値電圧などを調節することができる。この場合はマスクＲＯＭとしての機能を有する。又電荷保持層は電荷を保持していない多層絶縁膜とする。
【実施例３】
【００２６】
図６は、本発明の実施例３に係る不揮発性半導体記憶装置３１を示す。（ａ）は、図１（ａ）のＸ−Ｘ断面図、（ｂ）は、図１（ａ）のＹ−Ｙ断面図である。本実施例では、半導体記憶装置３１は、制御ゲート上層パターン１３どうしの間に半導体基板２と同じｐ型の高濃度不純物領域３３を有する。その他の構成は、実施例１と共通である。
【００２７】
本実施例の半導体記憶装置３１は、実施例１の工程に従って、実施例１の半導体装置の製造を完了した後、制御ゲート上層パターン１３をマスクとして、制御ゲート上層パターン１３の間にボロン注入を行うことにより製造することができる。
形成した高濃度不純物領域３３は、素子分離領域となる。
【実施例４】
【００２８】
図７は、本発明の実施例４に係る不揮発性半導体記憶装置４１を示す。（ａ）は素子分離領域４３を示す平面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。制御ゲート１３および絶縁膜１５をマスクとして、自己整合的にトレンチ分離領域４３を形成する。
本実施例では、半導体記憶装置４１は、制御ゲート上層パターン１３どうしの間にトレンチ４３を有しており、トレンチ４３は、酸化シリコンからなる絶縁膜で充填されている。その他の構成は、実施例１と共通である。
【００２９】
本実施例の半導体記憶装置４１は、実施例１の工程に従って、実施例１の半導体装置の製造を完了した後、制御ゲート上層パターン１３の間の半導体基板２をエッチングすることによりトレンチ４３を形成し、トレンチ４３内を充填するように、ＣＶＤ法により、絶縁膜を形成することによって製造される。
これにより、素子分離領域が形成される。
【実施例５】
【００３０】
図８は、本発明の実施例５に係る半導体装置の製造工程を示す断面図である。
まず、半導体基板２上に、ＯＮＯ層からなる電荷保持層９、及びポリシリコン膜からなる制御ゲート下層パターン１１、第１絶縁膜５１、第２絶縁膜５２をこの順で形成する。次に、第２絶縁膜５２をマスクとして、砒素イオン注入をおこない、ｎ型不純物拡散層からなるビット線３を形成し、図８（ａ）に示す構造を得る。
【００３１】
次に、第２絶縁膜５２を覆うように第３絶縁膜１５を堆積させた後、堆積条件は、列間にある第３絶縁膜の上面が第２絶縁膜の上面よりも高くなるように第３絶縁膜を各列間に形成する。次にＣＭＰにより第３絶縁膜１５を後退させることにより、第２絶縁膜５２を露出させ、図８（ｂ）に示す構造を得る。ここでの後退させる方法は、第２絶縁膜５２および第３絶縁膜の材料、膜質などにより、適宜選択できる。たとえば、フッ酸、熱燐酸、硝酸等を用いたウエットエッチング、ＲＩＥ法とのドライエッチング、ＣＭＰ法等の方法が挙げられる。第２絶縁膜５２として、シリコン窒化膜、第３絶縁膜１５として、ＨＤＰ−ＣＶＤシリコン酸化膜を用いた場合は、第３絶縁膜１５は、ＣＭＰ法により後退させることが好ましい。
【００３２】
次に、絶縁膜５２を選択的に除去後、第３絶縁膜１５を後退させながら、第１絶縁膜５１を除去し、図８（ｃ）に示す構造を得る。第１絶縁膜５１は完全に除去されるが、第３絶縁膜１５は完全に除去されず、端に向かって膜厚が薄くなる。
この時はフッ酸系のエッチャントを用いれば、第３絶縁膜の角が傾斜した構造が得られる。
【００３３】
次に、タングステンシリサイドを堆積させ、フォトリソグラフィー・エッチング技術により、タングステンシリサイドからなる制御ゲート上層パターン１３を形成し、図８（ｄ）に示す構造を得る。
【００３４】
この後、制御ゲート上層パターン１３及び第３絶縁膜１５をマスクとして、制御ゲート下層パターン１１のパターニングを行うが、第３絶縁膜１５の膜厚が端に向かって薄くなっているので、第３絶縁膜１５と制御ゲート下層パターン１１との間の段差が小さく、また、制御ゲート下層パターン１１の上方が広く開いているので、制御ゲート下層パターン１１のパターニングが容易となる。
【図面の簡単な説明】
【００３５】
【図１】本発明の実施例１に係る不揮発性半導体記憶装置を示し、（ａ）は平面図、（ｂ）はＸ−Ｘ断面図、（ｃ）はＹ−Ｙ断面図である。
【図２】本発明の実施例１の不揮発性半導体記憶装置の製造工程を示す。（ａ）は、図１（ａ）のＸ−Ｘ断面図、（ｂ）は、図１（ａ）のＹ−Ｙ断面図である。
【図３】本発明の実施例１の不揮発性半導体記憶装置の製造工程を示す。（ａ）は、図１（ａ）のＸ−Ｘ断面図、（ｂ）は、図１（ａ）のＹ−Ｙ断面図である。
【図４】本発明の実施例１の不揮発性半導体記憶装置の製造工程を示す。（ａ）は、図１（ａ）のＸ−Ｘ断面図、（ｂ）は、図１（ａ）のＹ−Ｙ断面図である。
【図５】本発明の実施例２に係る不揮発性半導体記憶装置２１を示す。（ａ）は、図１（ａ）のＸ−Ｘ断面図、（ｂ）は、図１（ａ）のＹ−Ｙ断面図である。
【図６】本発明の実施例３に係る不揮発性半導体記憶装置３１を示す。（ａ）は、図１（ａ）のＸ−Ｘ断面図、（ｂ）は、図１（ａ）のＹ−Ｙ断面図である。
【図７】本発明の実施例４に係る不揮発性半導体記憶装置４１を示す。（ａ）は素子分離領域４３を示す平面図、（ｂ）は、（ａ）のＡ−Ａ断面図である。
【図８】本発明の実施例５に係る半導体装置の製造工程を示す断面図である。
【符号の説明】
【００３６】
１、２１、３１、４１  半導体記憶装置
２  ｐ型シリコン半導体基板
３  ビット線
５  ワード線
９  電荷保持層
１１  制御ゲート下層パターン
１３  制御ゲート上層パターン
１５  絶縁膜
２３  ｐ型不純物拡散層
３３  ｐ型高濃度不純物領域
４３  トレンチ
４５  絶縁膜
５１  第１絶縁膜
５２  第２絶縁膜
【図１】
2005277183.tif 000003
【図２】
2005277183.tif 000004
【図３】
2005277183.tif 000005
【図４】
2005277183.tif 000006
【図５】
2005277183.tif 000007
【図６】
2005277183.tif 000008
【図７】
2005277183.tif 000009
【図８】
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