(57)【要約】【課題】  複数積層された場合に外部端子とのワイヤボンディングが可能な半導体装置を提供する。【解決手段】  チップの形状が四辺形である半導体装置であって、異なる外部端子のそれぞれと接続するための、異なる外部端子に接続されたワイヤのそれぞれを直接に接合することが可能な領域を備え、チップの四辺のうちいずれか一辺に沿って配置されたボンディング用のパッドを有する構成である。【選択図】  図１
2005317830.tif 000002
【特許請求の範囲】
【請求項１】
チップの形状が四辺形である半導体装置であって、
異なる外部端子のそれぞれと接続するための、該異なる外部端子に接続されたワイヤのそれぞれを直接に接合することが可能な領域を備え、前記チップの四辺のうちいずれか一辺に沿って配置されたボンディング用のパッドを有する半導体装置。
【請求項２】
前記パッドが長方形状である請求項１記載の半導体装置。
【請求項３】
前記パッドは、１本のワイヤを接合可能な領域を有する単位パッドを複数備え、該単位パッド同士が配線で接続された請求項１記載の半導体装置。
【請求項４】
前記パッドは、前記一辺に沿って複数配置された請求項１から３のいずれか１項記載の半導体装置。
【請求項５】
請求項１から４のいずれか１項記載の半導体装置である第１の半導体装置および第２の半導体装置が積み重ねられたマルチチップパッケージであって、
前記第１の半導体装置の前記パッドである第１のパッドと前記第２の半導体装置の前記パッドである第２のパッドが露出するように、該第１の半導体装置が該第２の半導体装置に対して前記パッドに近い辺と垂直方向にずらされ、
前記第１のパッドが前記外部端子に接合された第１のワイヤと接続され、
前記第１のワイヤと異なる第２のワイヤで前記第２のパッドが前記第１のパッドと接続されたマルチチップパッケージ。
【請求項６】
前記外部端子を備え、前記第１のパッドが露出するように前記第１の半導体装置に積み重ねられた第３の半導体装置を有する請求項５記載のマルチチップパッケージ。
【請求項７】
前記第１のパッドが前記第１の半導体装置の内部回路と電気的に絶縁されている請求項６記載のマルチチップパッケージ。
【請求項８】
前記第１の半導体装置および第２の半導体装置がメモリであり、
前記第３の半導体装置が前記第１の半導体装置および第２の半導体装置に情報を格納するための装置である請求項６または７記載のマルチチップパッケージ。
【請求項９】
前記第１の半導体装置および第２の半導体装置の少なくとも一方が、
記憶領域が分割された複数のバンクと、
前記複数のバンクと接続され、該バンクと外部との間で信号を処理するための、各バンクからの距離が均一に配置された周辺回路と、
前記周辺回路と接続され、外部に出力される信号である出力信号を増幅するための、該周辺回路よりも前記パッドに近い位置に設けられたバッファと、
を有する請求項８記載のマルチチップパッケージ。
【請求項１０】
前記第１の半導体装置および第２の半導体装置の少なくとも一方が、
外部から信号が入力される前記パッドを前記周辺回路に接続するための配線と、
前記配線において前記バンクよりも前記周辺回路に近い位置に設けられた第１の入力保護回路と、
前記配線において前記第１の入力保護回路よりも前記パッドに近く、かつ該パッドと前記バンクとの間に設けられた第２の入力保護回路と、
を有する請求項９記載のマルチチップパッケージ。
【請求項１１】
前記第３の半導体装置は、前記メモリを制御するためのメモリ制御用装置である請求項６から１０のいずれか１項記載のマルチチップパッケージ。
【請求項１２】
前記メモリ制御用装置が、中央演算処理装置またはメモリコントローラである請求項１１記載のマルチチップパッケージ。
【請求項１３】
前記メモリが不揮発性メモリであり、
前記第３の半導体装置が、随時書き込み読み出し可能なメモリである請求項６から１０のいずれか１項記載のマルチチップパッケージ。
【請求項１４】
複数のワイヤをそれぞれ直接に接合可能な領域を有する第１のパッドを備えた第１の半導体装置と、少なくとも１本のワイヤを接合可能な領域を有する第２のパッドを備えた第２の半導体装置とのワイヤボンディング方法であって、
外部端子に接合された第１のワイヤを該第１のパッドに接合し、
前記第１のパッドに第２のワイヤを接合し、
前記第２のワイヤを前記第２のパッドに接合するワイヤボンディング方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置と、半導体装置が積み重ねられたマルチチップパッケージと、半導体装置のパッド同士を接続するためのワイヤボンディング方法とに関する。
【背景技術】
【０００２】
ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：随時書き込み読み出し可能なメモリ）およびフラッシュ（Ｆｌａｓｈ）メモリなどの半導体装置のチップが積み重ねられたものとして、スタックＭＣＰ（Ｍｕｌｔｉ−Ｃｈｉｐ  Ｐａｃｋａｇｅ）、または、単にＭＣＰと言われている装置が知られている（例えば、特許文献１参照）。
【０００３】
従来のＭＣＰとして、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）のメモリチップと、このメモリチップの制御用装置となるＣＰＵ（Ｃｅｎｔｒａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）チップとが積層された場合について説明する。
【０００４】
図９（ａ）はＭＣＰの内部を示す平面図であり、図９（ｂ）はＭＣＰの断面図である。図９（ａ）の破線５２０−５３０の部分が図９（ｂ）に相当する。
【０００５】
図９（ａ）および図９（ｂ）に示すように、絶縁基板３００の上にメモリチップ１１０とＣＰＵチップ１３０が順に積み重ねられている。図９（ｂ）に示すように、メモリチップ１１０とＣＰＵチップ１３０の上面の露出部はモールド樹脂３０２で覆われている。
【０００６】
図９（ａ）に示すメモリチップ１１０およびＣＰＵチップ１３０は長辺と短辺を有する長方形状であり、２つの短辺のそれぞれの辺に沿って複数のパッドＰが配置されている。ＣＰＵチップ１３０のパッドＰとメモリチップ１１０のパッドＰとがワイヤボンディングにより接続されている。これは、ＣＰＵチップ１３０とメモリチップ１１０のサイズが短辺側でほぼ同じだが、長辺側はＣＰＵチップ１３０の方がメモリチップ１１０よりも短いので、２つのチップを重ねても各チップのパッドが露出し、２つのチップのパッド間のワイヤボンディングが可能となるためである。
【０００７】
また、ＣＰＵチップ１３０は２つの長辺のそれぞれの辺に沿って複数のパッドが配置され、絶縁基板３００に設けられた基板パッド３０６とワイヤボンディングにより接続されている。なお、絶縁基板３００に設けられた基板パッド３０６は図に示さない配線を介してバンプ３０４に接続されている。
【０００８】
次に、図９に示したＭＣＰのメモリチップについて説明する。
【０００９】
図１０はメモリチップの回路構成を示すブロック図である。
【００１０】
図１０に示すメモリチップは、メモリ素子を有する記憶領域が複数に分割されたバンク（ＢＡＮＫ）３１０Ａ〜３１０Ｄと、バンク毎に設けられたアレイ制御回路１４０Ａ〜１４０Ｄと、外部からの入力および外部への出力等のための端子となる複数のパッドＰと、パッドとアレイ制御回路との間で信号を制御する周辺回路１５０と、各パッドと周辺回路１５０との間に設けられた入力保護回路１６０とを有する。周辺回路１５０は、メモリチップ１１０の中央領域と、バンクおよびパッド間の領域とに設けられている。
【００１１】
アレイ制御回路１４０Ａは、バンク３１０Ａ内の任意のメモリ素子を選択するためのデコーダ部と、選択されたビット線に生ずる微小な電位差を所定の電圧まで増幅するセンスアンプ部とを有する。アレイ制御回路１４０Ｂ〜１４０Ｄについてはアレイ制御回路１４０Ａと同様な構成のため、その説明を省略する。
【００１２】
周辺回路１５０は、外部から受信するＲＡＳ（Ｒｏｗ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）、ＣＡＳ（Ｃｏｌｕｍｎ  Ａｄｄｒｅｓｓ  Ｓｔｒｏｂｅ）およびＷＥ（Ｗｒｉｔｅ  Ｅｎａｂｌｅ）等の信号に対応してバンク内からのメモリ素子の選択、ならびに情報の読み出しおよび書き込みのための信号をアレイ制御回路１４０Ａ〜１４０Ｄに送出する信号制御部を備えている。
【００１３】
入力保護回路１６０は、静電や帯電による電気が放電することで回路が破壊されるのを防止するための保護素子を備えている。保護素子には、例えば、ヒューマンモデル（ＨＭ）またはマシンモデル（ＭＭ）による破壊を防止するための静電破壊防止素子と、入力保護抵抗となる抵抗素子と、リードフレームなどの帯電により回路が破壊されるのを防止するためのＣＤＭ（Ｃｈａｒｇｅｄ  Ｄｅｖｉｃｅ  Ｍｏｄｅｌ）素子とがある。そして、ＣＤＭ素子および静電破壊防止素子は、回路内のトランジスタ素子と同様に半導体基板表面に形成されている。なお、このＣＤＭ素子は本発明の帯電破壊防止素子である。
【００１４】
パッドＰには、外部からの入力（Ｉｎｐｕｔ）用の端子となるインプット用パッドと、外部への出力（Ｏｕｔｐｕｔ）用の端子となるアウトプット用パッドと、入力および出力用の端子となるＩ／Ｏパッドと、電源用パッドと、接地用パッドとを有する。インプット用パッドには、ＲＡＳ信号のためのパッド、ＣＡＳ信号のためのパッド、チップ選択のためのＣＳ（Ｃｈｉｐ  Ｓｅｌｅｃｔ）パッド、およびメモリ素子のアドレスを指定するためのアドレスパッド等がある。図１０に、パッドを代表してインプット用パッドＰ１と、Ｉ／ＯパッドＰ２とを示す。
【００１５】
図１１は図１０に示した回路構成のインプット用パッドおよびＩ／Ｏパッドから周辺回路までの構成を示す要部ブロック図である。
【００１６】
図１１に示すように、インプット用パッドＰ１と周辺回路（不図示）の間には、入力保護回路１６０としてＣＤＭ素子１６１と、抵抗素子２６３と、静電破壊防止素子１６２とが設けられている。インプット用パッドＰ１には、入力初段回路となる入力バッファ１７０が接続されている。また、Ｉ／ＯパッドＰ２には、入力初段回路の入力バッファ１７１と、出力最終段回路の出力バッファ１７２とが接続されている。符号１７３は最終段の１つ前の出力バッファを示し、符号１７４、１７５は入力２段目の入力バッファを示す。各バッファは、図９に示した周辺回路１５０内のトランジスタ素子と同様に半導体基板表面に形成されている。
【００１７】
このように、インプット用パッドＰ１の入力初段回路と、Ｉ／ＯパッドＰ２の入力初段回路および出力最終段回路はパッド近傍に配置されている。
【００１８】
次に、他のＭＣＰの構成例について説明する。
【００１９】
図１２（ａ）はＭＣＰの内部を示す平面図であり、図１２（ｂ）はＭＣＰの断面図である。図１２（ａ）の破線５４０−５５０の部分が図１２（ｂ）に相当する。
【００２０】
図１２（ａ）および図１２（ｂ）に示すように、絶縁基板３００の上にメモリチップ２１０とＣＰＵチップ２３０が順に積み重ねられている。図１２（ｂ）に示すＭＣＰは、図９に示したＭＣＰと同様に、メモリチップ２１０とＣＰＵチップ２３０の上面はモールド樹脂３０２で覆われ、絶縁基板３００の下面にバンプ３０４が設けられている。
【００２１】
図１２（ａ）に示すメモリチップ２１０およびＣＰＵチップ２３０は長辺と短辺を有する長方形状であり、２つの長辺のそれぞれの辺に沿って複数のパッドが配置されている。ＣＰＵチップ２３０のパッドＰとメモリチップ２１０のパッドＰとがワイヤボンディングにより接続されている。ＣＰＵチップ２３０とメモリチップ２１０のサイズが長辺側でほぼ同じだが、短辺側はＣＰＵチップ２３０の方がメモリチップ２１０よりも短いので、２つのチップを重ねても各チップのパッドＰが露出し、２つのチップのパッド間のワイヤボンディングが可能となるためである。
【００２２】
また、ＣＰＵチップ２３０は２つの短辺のそれぞれの辺に沿って複数のパッドＰが配置され、絶縁基板３００に設けられた基板パッド３０６とワイヤボンディングにより接続されている。基板パッド３０６は図に示さない配線を介してバンプ３０４に接続されている。
【００２３】
次に、図１２に示したＭＣＰのメモリチップについて説明する。
【００２４】
図１３はメモリチップの回路構成を示すブロック図である。図１３に示すメモリチップ２１０は、バンク（ＢＡＮＫ）３１０Ａ〜３１０Ｄと、アレイ制御回路２４０Ａ〜２４０Ｄと、複数のパッドＰと、周辺回路２５０と、入力保護回路２６０とを有する構成である。これらの回路の機能については、図１０に示したメモリチップ１１０と同様なため、その詳細な説明を省略する。
【００２５】
図１３に示すメモリチップ２１０では、周辺回路２５０がメモリチップ２１０の中央領域に設けられている。
【００２６】
図１４は図１３に示した回路構成のインプット用パッドおよびＩ／Ｏパッドから周辺回路までの構成を示す要部ブロック図である。
【００２７】
図１４に示すように、インプット用パッドＰ１は、バンク３１０上に設けられた配線２８０を介して周辺回路（不図示）と接続されている。そして、インプット用パッドＰ１と周辺回路の間には、入力保護回路２６０としてＣＤＭ素子１６１と、静電破壊防止素子１６２と、抵抗素子２６３が設けられている。この抵抗素子２６３は、ＣＤＭ素子１６１と静電破壊防止素子１６２の間の、配線２８０の途中に設けられている。インプット用パッドＰ１には、入力初段回路となる入力バッファ２７０が接続されている。一方、Ｉ／ＯパッドＰ２は、配線２８１を介して出力最終段回路の出力バッファ２７１に接続され、配線２８２を介して入力初段回路の入力バッファ２７２に接続されている。なお、入力初段回路および出力最終段回路は図１３に示した周辺回路２５０内に設けられている。
【００２８】
配線２８１は、配線２８０および配線２８２よりも幅の太い配線である。この配線２８１は、外部に出力信号を通すためのものであるため、この出力信号を受信する側が間違えなく信号を受け取れるように十分に増幅して送る必要があり、電流を多く流すことが可能な充分な幅が必要だからである。
【００２９】
ここで、上記入力保護回路の構成について説明する。なお、図１０に示した入力保護回路１６０と図１３に示した入力保護回路２６０は同様な構成のため、入力保護回路１６０について説明する。
【００３０】
図１５は入力保護回路の一構成例を示す回路図である。
【００３１】
図１５に示すように、入力保護回路１６０は、静電破壊防止素子１６２と、抵抗素子２６３と、ＣＤＭ素子１６１とを有する。
【００３２】
静電破壊防止素子１６２は、インプット用パッドＰ１と抵抗素子２６３をつなぐ第１の配線１５７に接続されている。静電破壊防止素子１６２は、Ｎ型拡散層１６４およびＰ型拡散層１６５で形成されたジャンクションであるダイオード１５１と、Ｐチャネル型トランジスタ（以下では、単に「Ｐ−ｃｈ  Ｔｒ」と表記する）１５２と、Ｎチャネル型トランジスタ（以下では、単に「Ｎ−ｃｈ  Ｔｒ」と表記する）１５３とを有する構成である。Ｐ−ｃｈ  Ｔｒ１５２は、ドレイン電極が第１の配線１５７に接続され、ゲート電極とソース電極が電源電位に接続されている。Ｎ−ｃｈ  Ｔｒ１５３は、ドレイン電極が第１の配線１５７に接続され、ゲート電極とソース電極が接地電位に接続されている。
【００３３】
また、ＣＤＭ素子１６１は、抵抗素子２６３と入力バッファ１７０をつなぐ第２の配線１５８に接続されている。ＣＤＭ素子１６１は、Ｎ−ｃｈ  Ｔｒ１５５と、Ｎ−ｃｈ  Ｔｒ１５６とを有する構成である。Ｎ−ｃｈ  Ｔｒ１５５は、ソース電極が第２の配線１５８に接続され、ゲート電極が接地電位に接続され、ドレイン電極が電源電位に接続されている。Ｎ−ｃｈ  Ｔｒ１５６は、ドレイン電極が第２の配線１５８に接続され、ゲート電極とソース電極が接地電位に接続されている。
【００３４】
インプット用パッドＰ１に入力される信号は、静電破壊防止素子１６２が接続された第１の配線１５７と、抵抗素子１６３と、ＣＤＭ素子１６１が接続された第２の配線１５８とを経由して入力バッファ１７０に到達する。インプット用パッドＰ１に正または負の高電圧がかかったとき、入力保護回路１６０の各素子により、その電圧は入力バッファ１７０に到達する前に瞬時にＧＮＤ（接地）または電源に放電するため、入力バッファ１７０は高電圧から保護される。
【００３５】
一方、上述の従来のＭＣＰでは、ＣＰＵチップのパッドから直接に絶縁基板に設けられたパッドにワイヤボンディングされているが、２つの半導体チップの一方のパッドから他方の半導体チップのパッドを経由して絶縁基板のパッドにワイヤボンディングした場合の半導体装置が開示されている（例えば、特許文献２）。
【特許文献１】特開２００３−７９６３号公報
【特許文献２】特開平１１−２０４７２０号公報
【発明の開示】
【発明が解決しようとする課題】
【００３６】
上述した従来のＭＣＰは、積層する複数の半導体チップのサイズが異なるものであるが、ＭＣＰでメモリの記憶容量を増やすためにメモリチップを複数積層しようとすると、同一サイズのメモリチップを積み重ねなければならない。
【００３７】
図１１および図１４に示したメモリチップのいずれの場合でも、複数のメモリチップを単純に積層してしまうと、上部側のメモリチップが下部側のメモリチップのパッドを覆い隠すことになる。特に、ＬＯＣ（Ｌｅａｄ  Ｏｎ  Ｃｈｉｐ）などのようにチップのセンタにパッドを配置しているチップでは、同一サイズのチップを複数積層する場合にボンディングが困難になるという問題があった。
【００３８】
また、２つのメモリチップとＣＰＵチップを積層しても、以下のような問題が起こり得る。従来のパッド形状は、１個のパッドに対してボンディングを１回行うため、ＣＰＵチップが２つのメモリチップにアクセスを行う場合、２つのメモリチップの同一機能パッドにＣＰＵからそれぞれ信号を送ることになる。そのため、ＣＰＵの１つのパッドから２つのメモリのそれぞれのパッドにボンディングする必要がある。信号の送出源となるパッドを複数のパッドと接続することによって寄生容量が増加し、信号のスピードの遅れや信号送出のためのパワー増加の問題が発生する。この問題により、信号を入出力する積層チップが２層以上の場合の信号駆動周波数を維持することが困難である。
【００３９】
また、チップが３層以上で、最上層のチップから中間層のチップを越えて最下層のチップにワイヤボンディングを行うと、ワイヤが中間層のチップに接触するおそれがあるなど、中間層を越えて最上層チップから最下層チップに直接にワイヤボンディングすることは技術的に困難であった。また、段差の大きいパッド間にボンディングされたワイヤの寄生容量も問題になる。
【００４０】
なお、特開平１１−２０４７２０号公報に開示の方法を、同じサイズのチップを複数積層したＭＣＰにそのまま適用することはできない。また、１つのパッドに２回のワイヤボンディングを行うための方法について具体的に開示されていない。
【００４１】
一方、上述のワイヤボンディングの問題だけでなく、メモリチップの回路レイアウトについて以下のような問題がある。
【００４２】
図１１に示したメモリチップでは、周辺回路がバンクおよびパッド間の領域からチップの中央領域にかけて設けられているが、主な回路は中央領域に形成されている。そのため、入力初段回路と周辺回路とが離れることになり、入力初段回路と周辺回路を接続する配線ＣＲ（容量値と抵抗値）による伝播遅延を考慮して設計しなければ、高速化の特性を満足することが困難である。また、入力初段回路から遠くに配置された周辺回路を駆動することになるため、消費電力が大きくなるという問題がある。
【００４３】
また、図１４に示したメモリチップでは、入力初段回路と周辺回路をより近づけて配置しているため、特性を満足するにはパッドから入力初段回路までの接続を各入力初段回路間でスキューが生じないように調節する必要がある。また、上述したように、出力バッファからパッドまでが離れており、配線幅を太くしているため配線容量が大きくなる。さらに、太い配線に大きな信号を送り込むために出力最終段回路の出力バッファのトランジスタサイズが大きくなり、ジャンクション容量が増加する。そのため、配線ＣＲによる信号の伝播遅延が大きくなるという問題がある。
【００４４】
本発明は上述したような従来の技術が有する問題点を解決するためになされたものであり、複数積層された場合に外部端子とのワイヤボンディングが可能な半導体装置、この半導体装置を複数積層したマルチチップパッケージ、および半導体装置間のワイヤボンディング方法を提供することを目的とする。
【課題を解決するための手段】
【００４５】
上記目的を達成するための本発明の半導体装置は、チップの形状が四辺形である半導体装置であって、
異なる外部端子のそれぞれと接続するための、該異なる外部端子に接続されたワイヤのそれぞれを直接に接合することが可能な領域を備え、前記チップの四辺のうちいずれか一辺に沿って配置されたボンディング用のパッドを有する構成である。
【００４６】
本発明では、異なる外部端子とワイヤでそれぞれ直接にボンディング用のパッドに接合が可能であるため、いずれか１本のワイヤから入力された信号を他のワイヤを介して他の外部端子に送ることが可能となる。また、上記パッドがいずれかの辺に沿って配置されているため、外部端子に近づけてワイヤを接続しやすいだけでなく、半導体装置を複数重ねる場合にパッドが剥き出しになるように重ねれば、重なる面積がより大きくなり、重ねられた半導体装置の平面について大きくなることが抑制される。
【００４７】
この場合、前記パッドが長方形状であってもよい。パッドが長方形で、１本のワイヤを接合したときの接合部の形状が円であり、その円の直径がパッドの長辺の１／２よりも小さい値であれば、２本以上のワイヤをそれぞれパッドに直接に接合することが可能となる。
【００４８】
また、上記本発明の半導体装置において、前記パッドは、１本のワイヤを接合可能な領域を有する単位パッドを複数備え、該単位パッド同士が配線で接続されたこととしてもよい。
【００４９】
本発明では、複数の単位パッドのうちの１つに接合されたワイヤと、他の単位パッドに接続されたワイヤがそれぞれ異なる外部端子に接続されていても、単位パッド同士が配線で接続されているため、ワイヤ同士が接続されることになる。
【００５０】
また、上記本発明の半導体装置において、前記パッドは、前記一辺に沿って複数配置されたこととしてもよい。本発明では、複数のパッドが一辺に沿って配置されているため、半導体装置を複数重ねる場合にその辺同士を並行にして、かつパッドが剥き出しになるようにすれば、辺に沿って配置された全てのパッドについて外部端子とワイヤボンディングすることが可能となるだけでなく、重なる面積がより大きくなり、重ねられた半導体装置の平面について大きくなることが抑制される。
【００５１】
一方、上記目的を達成するための本発明のマルチチップパッケージは、上記本発明の半導体装置のうちいずれか１つの半導体装置である第１の半導体装置および第２の半導体装置が積み重ねられたマルチチップパッケージであって、
前記第１の半導体装置の前記パッドである第１のパッドと前記第２の半導体装置の前記パッドである第２のパッドが露出するように、該第１の半導体装置が該第２の半導体装置に対して前記パッドに近い辺と垂直方向にずらされ、
前記第１のパッドが前記外部端子に接合された第１のワイヤと接続され、
前記第１のワイヤと異なる第２のワイヤで前記第２のパッドが前記第１のパッドと接続された構成である。
【００５２】
本発明では、各半導体装置はワイヤボンディングを必要とするパッドが辺に沿って配置され、その辺と垂直方向に第１の半導体装置が第２の半導体装置に対して各装置のパッドが露出するようにずらされて積み重ねられ、第１の半導体装置と第２の半導体装置が同一サイズであっても、それぞれの装置のパッド同士が第２のワイヤを介して接続することが可能となる。そのため、外部端子から第１のパッドに入力される信号が第２のワイヤを介して第２のパッドにも入力される。
【００５３】
また、上記本発明のマルチチップパッケージにおいて、
前記外部端子を備え、前記第１のパッドが露出するように前記第１の半導体装置に積み重ねられた第３の半導体装置を有することとしてもよい。
【００５４】
本発明では、第３の半導体装置が第１の半導体装置に積み重ねられ、第３の半導体装置に備えた外部端子が第１のパッドと接続され、また、第１のパッドが第２のパッドと接続されているため、第３の半導体装置の外部端子から出力される信号が第１の半導体装置および第２の半導体装置に入力される。そのため、第３の半導体装置は第１の半導体装置および第２の半導体装置に共通な信号を送ることが可能となる。
【００５５】
また、上記本発明のマルチチップパッケージにおいて、前記第１のパッドが前記第１の半導体装置の内部回路と電気的に絶縁されていることとしてもよい。本発明では、第１のパッドが第１の半導体装置の内部回路と電気的に絶縁されているため、第３の半導体装置の外部端子から出力された信号は第１の半導体装置には入力されず、第２の半導体装置に入力される。そのため、第３の半導体は第２の半導体装置を選択するための信号を送ることが可能となる。
【００５６】
また、上記本発明のマルチチップパッケージにおいて、
前記第１の半導体装置および第２の半導体装置の少なくとも一方が、
記憶領域が分割された複数のバンクと、
前記複数のバンクと接続され、該バンクと外部との間で信号を処理するための、各バンクからの距離が均一に配置された周辺回路と、
前記周辺回路と接続され、外部に出力される信号である出力信号を増幅するための、該周辺回路よりも前記パッドに近い位置に設けられたバッファと、
を有することとしてもよい。
【００５７】
本発明では、周辺回路が各バンクからの距離が均一になるように配置され、出力信号のためのバッファが周辺回路よりもパッドに近い位置に設けられているため、周辺回路がバンクで囲まれている場合には、バッファがパッドとバンクの間に配置される。そのため、出力信号がバンクよりもパッド近くで増幅されるので、周辺回路から大きな信号で出力する従来の場合にくらべて、消費電力が小さくなる。
【００５８】
また、上記本発明のマルチチップパッケージにおいて、
前記第１の半導体装置および第２の半導体装置の少なくとも一方が、
外部から信号が入力される前記パッドを前記周辺回路に接続するための配線と、
前記配線において前記バンクよりも前記周辺回路に近い位置に設けられた第１の入力保護回路と、
前記配線において前記第１の入力保護回路よりも前記パッドに近く、かつ該パッドと前記バンクとの間に設けられた第２の入力保護回路と、
を有することとしてもよい。
【００５９】
本発明では、パッドから入力される信号を周辺回路に送るための配線において、バンクを挟んで第１の入力保護回路と第２の入力保護回路が設けられているため、バンクの距離分に相当する配線の抵抗が半導体装置の回路破壊防止のための素子として役目を果たす。
【００６０】
さらに、上記目的を達成するための本発明のワイヤボンディング方法は、複数のワイヤをそれぞれ直接に接合可能な領域を有する第１のパッドを備えた第１の半導体装置と、少なくとも１本のワイヤを接合可能な領域を有する第２のパッドを備えた第２の半導体装置とのワイヤボンディング方法であって、
外部端子に接合された第１のワイヤを該第１のパッドに接合し、
前記第１のパッドに第２のワイヤを接合し、
前記第２のワイヤを前記第２のパッドに接合するものである。
【００６１】
本発明では、第２のパッドが第１のパッドを介して外部端子と接続するようにしているため、外部端子から第２パッドに直接にワイヤボンディングする必要がない。外部端子から第２パッドに直接ボンディングしたワイヤが設けられないため、ワイヤが長いほど大きくなる寄生容量を低減できる。
【発明の効果】
【００６２】
本発明では、同一サイズのチップを複数積層しても、チップ間をワイヤボンディングで接続することが可能であるため、チップがメモリであれば、従来のパッケージでメモリ容量を２倍以上にすることが可能となる。そのため、１つのチップの面積の拡大が抑制され、信号処理の高速化を図れる。
【００６３】
また、本発明のＭＣＰに備えたメモリにおいて、信号の出力最終段回路のバッファがパッド近くに配置されているため、バッファからパッドまでの距離を従来よりも短くすることでバッファにかかる配線ＣＲによる負荷が軽減される。さらに、出力最終段回路のバッファを周辺回路から出してパッド近くに設けることで、バッファから周辺回路までの配線を細くでき、配線容量を低減できる。
【発明を実施するための最良の形態】
【００６４】
本発明の半導体装置は、異なる外部端子に接続されたワイヤのそれぞれを直接に接合することが可能な領域を有するパッドを備えたことを特徴とする。
（実施例１）
本実施例のＭＣＰについて説明する。
【００６５】
図１（ａ）は本実施例のＭＣＰの一構成例を示す内部平面図であり、図１（ｂ）はパッド部の拡大図である。
【００６６】
図１（ａ）に示すように、ＭＣＰは、下部メモリチップ１０および上部メモリチップ２０と、これらのメモリチップの制御用装置となるＣＰＵチップ３０とを有する構成である。下部メモリチップ１０および上部メモリチップ２０は同一機種であり、同一サイズである。そして、下部メモリチップ１０のパッド１１ａ〜１１ｅがチップの辺１８の近傍に、辺１８に沿って配置されている。上部メモリチップ２０のパッド２１ａ〜２１ｅについても同様である。
【００６７】
そして、下部メモリチップ１０のパッド部が露出するように、上部メモリチップ２０が下部メモリチップ１０に対してパッド近くの辺２８に対して垂直方向にずれて積み重ねられている。上部メモリチップ２０のパッド部が露出するように、上部メモリチップ２０の上にＣＰＵチップ３０が積み重ねられている。各チップのパッドのパターン形状は、チップの積層方向に長い長方形である。
【００６８】
パッド３１ｂおよびパッド３１ｃはＣＳ（チップセレクト）信号を出力するための出力端子であり、パッド２１ｂおよびパッド１１ｂはＣＳ信号を入力するための入力端子である。パッド３１ｂはパッド２１ｂに接続され、パッド２１ｂは下部メモリチップ１０とは接続されていない。パッド３１ｃはパッド２１ｃを介してパッド１１ｂに接続されているが、パッド２１ｃは上部メモリチップ２０の回路とは電気的に絶縁されている。これにより、ＣＰＵチップ３０は、下部メモリチップ１０を選択するときにはパッド３１ｃから信号をパッド２１ｃを介してパッド１１ｂに送信する。また、上部メモリチップ２０を選択するときにはパッド３１ｂからパッド２１ｂに信号を送信する。
【００６９】
パッド３１ａ、パッド３１ｄおよびパッド３１ｅは、アドレスおよびＷＥ等の、メモリチップに共有な信号を出力するための出力端子である。パッド３１ａはパッド２１ａを介してパッド１１ａに接続され、パッド３１ｄはパッド２１ｄを介してパッド１１ｄに接続されている。また、パッド３１ｅはパッド２１ｅを介してパッド１１ｅに接続されている。
【００７０】
ＣＰＵチップ３０のパッド３３は、絶縁基板３５０の基板パッド３５２に接続されている。基板パッド３５２は図に示さない配線を介して絶縁基板３５０の下面に設けられたバンプに接続されており、バンプを介して外部機器と信号の送受信が可能になる。
【００７１】
図１（ｂ）に、パッドにおけるワイヤ接合部をバツ印で示す。図１（ｂ）に示すように、パッド２１ａには２つのバツ印の上に、それぞれワイヤ３６０、３６２が接合されている。図１（ｂ）に示すパッド２１ａの短辺が５０μｍ、長辺が１００μｍである。超音波熱圧着法によるワイヤボンディングを行うと、通常、パッドとの接合部におけるボールの圧着径がワイヤの直径よりも大きくなる。直径２０〜３０μｍのワイヤを用いてボンディングした場合、ボール圧着径が４０〜５０μｍになったとしても、上記寸法であればパッドの短辺側でワイヤがはみ出すことがない。
【００７２】
また、２つの短辺のうちいずれか一方に寄せて１回のワイヤボンディングを行えば、残り５０μｍ×５０μｍ以上の面積が空いており、２回目のワイヤボンディングを行うことが可能である。このように、パッド２１ａは２回のワイヤ接合が可能な領域を有しているため、ボンディングを同じところに重ねて行う必要がなく、２本のワイヤをそれぞれ直接、パッドに接合することが可能である。なお、パッド３１ａにも２つのバツ印が示され、２回のボンディングを行うことが可能である。
【００７３】
図２は図１（ａ）に示したＭＣＰの断面図であり、図１（ａ）の破線５００−５１０の部分に相当する。
【００７４】
下部メモリチップ１０と上部メモリチップ２０は同一機種、同一サイズであり、図２に示すように、下部メモリチップ１０においてワイヤボンディングを必要とするパッドが露出するように上部メモリチップ２０を図の右側にずらしている。そのため、図１に示したように下部メモリチップ１０のパッドが剥き出しになり、ワイヤボンディングが可能となる。
【００７５】
次に、本実施例のＭＣＰにおけるパッドについて他の構成例を説明する。
【００７６】
図３はＭＣＰのパッド部における要部拡大図である。
【００７７】
図３（ａ）はＣＰＵチップ３０のパッドが正方形であることを除いて、図１（ａ）に示した構成と同様である。ＣＰＵチップのパッド３２ａ、３２ｂおよび３２ｃは１本のワイヤが接続されているだけなので、パッドの形状は正方形でもよい。下部メモリチップ１０と上部メモリチップ２０は図１（ａ）に示したのと同様にワイヤでパッド間が接続されている。
【００７８】
図３（ｂ）では、下部メモリチップ１０および上部メモリチップ２０のパッドのパターンが図３（ａ）と同様に長方形状であるが、その長辺がチップの積層方向と垂直である。パッドの長辺側をチップの辺に沿って配置可能であれば、図３（ｂ）に示すようにパッドを配置することが可能となる。パッド３２ａはパッド２２ａを介してパッド１２ａと接続されている。パッド３２ｂおよびパッド３２ｃはＣＳ信号用のパッドである。そのため、パッド３２ｂはパッド２２ｂと接続されているが、パッド２２ｂは下部メモリチップ１０とは接続されていない。そして、パッド３２ｃはパッド２２ｃを介してパッド１２ｂと接続されている。
【００７９】
なお、図３（ａ）に示したパッド２１ａについて短辺の長さを２倍にすることで、構成上４本のワイヤを接続することが可能となる。上部メモリチップ２０の他のパッドについても同様である。また、下部メモリチップ１０のパッド１１ａ〜１１ｅについても同様である。さらに、図３（ｂ）に示した上部メモリチップ２０や下部メモリチップ１０のパッドについても同様である。
【００８０】
図３（ｃ）では、下部メモリチップ１０および上部メモリチップ２０のパッドが、１本のワイヤをボンディング可能な領域を備えた単位パッドが２つ設けられ、この２つの単位パッドが配線で接続されている構成を示す。下部メモリチップ１０のパッド１３ａは、２つの単位パッド１４ａが配線１５ａで接続されている。上部メモリチップ２０のパッド２３ａについても、同様に２つの単位パッド２４ａが配線で接続されている。下部メモリチップ１０および上部メモリチップ２０の他のパッドについてもパッド１３ａおよびパッド２３ａと同様な構成になっている。
【００８１】
図３（ｃ）に示すように、上部メモリチップ２０のパッド２３ａの２つの単位パッド２４ａのうち一方がＣＰＵチップ３０のパッド３２ａに接続され、他方が下部メモリチップ１０の単位パッド１４ａに接続されている。なお、単位パッド間を接続する配線は絶縁膜で覆われている。また、単位パッドが２つより多い数であってもよい。
【００８２】
次に、図１（ａ）に示したＭＣＰのメモリチップについて説明する。下部メモリチップ１０と上部メモリチップ２０が同様な構成であるため、以下では、下部メモリチップ１０の構成について説明し、上部メモリチップ２０の詳細な説明を省略する。
【００８３】
図４はメモリチップの回路構成例を示すブロック図である。なお、図４に示すパッドの配置は、図１（ａ）に示したパッド配置の入出力信号の種類と異なる。
【００８４】
図４に示す下部メモリチップ１０は、バンク５Ａ〜５Ｄと、アレイ制御回路４０Ａ〜４０Ｄと、複数のパッドＰ１０と、周辺回路５０と、入力保護回路６０とを有する構成である。周辺回路５０は、バンク５Ａ、５Ｃとバンク５Ｂ、５Ｄの間に挟まれ、各バンクからの距離が均一になるように配置されている。各回路の機能については、従来技術の図９に示したメモリチップ１１０と同様なため、その詳細な説明を省略する。また、パッドの符号「Ｐ１０」を代表パッドにのみ表示している。
【００８５】
全てのパッドＰ１０は、チップの２つの長辺のうち図４の下側のバンク５Ｂおよび５Ｄよりもチップの端側に近く、辺に沿って配置されている。各パッドＰ１０は、パターンの形状が長方形であり、その短辺がチップの長辺と並行になるように配置されている。
【００８６】
図４に示すように、本実施例では、Ｉ／ＯパッドＰ１２から出力される信号のための出力最終段回路となる出力バッファ７１が、バンク５ＤよりもＩ／ＯパッドＰ１２に近い方に設けられている。
【００８７】
次に、パッドＰ１０から周辺回路５０までの構成について説明する。
【００８８】
図５は図４に示したブロック図のインプット用パッドおよびＩ／Ｏパッドから周辺回路までの構成を示す模式図である。
【００８９】
図５に示すように、インプット用パッドＰ１１は、バンク５Ｂ上に設けられた配線８０を介して、周辺回路５０内の入力初段回路となる入力バッファ７２に接続されている。そして、本実施例では、入力保護回路６０の静電破壊防止素子１６２がインプット用パッドＰ１１とバンク５Ｂの間に設けられ、配線８０に接続されている。また、入力保護回路６０のＣＤＭ素子１６１がバンク５Ｂと周辺回路５０の間に設けられ、配線８０に接続されている。
【００９０】
従来、図１３に示したように、静電破壊防止素子１６２とＣＤＭ素子１６１の間に抵抗素子２６３が設けられていたが、本実施例では、抵抗素子２６３による値を配線８０の長さによる抵抗分に置き換えている。そのため、従来の抵抗素子２６３を設ける必要がない。
【００９１】
Ｉ／ＯパッドＰ１２とバンク５Ｄの間に出力最終段回路となる出力バッファ７１が設けられ、Ｉ／ＯパッドＰ１２は配線８１を介して出力バッファ７１に接続されている。そして、出力バッファ７１は、バンク５Ｄ上に設けられた配線８２を介して周辺回路５０内の出力バッファ７３に接続されている。
【００９２】
外部に出力する信号のためのラインにおいて、出力最終段回路を周辺回路５０に対してバンク５Ｄを挟んだＩ／ＯパッドＰ１２の近くに設けているため、出力最終段回路まで信号の大きさが小さくてすみ、配線８２の幅を配線８１よりも細くすることが可能となる。そのため、バンク５Ｄの上に設けられる配線８２の幅を従来のように太くする必要がない。また、出力バッファ７１からＩ／ＯパッドＰ１２までの距離を従来よりも短くすることで出力バッファ７１にかかる配線ＣＲによる負荷が軽減される。また、従来、幅の太くて長い配線で大きな信号を送っていたが、本実施例は、従来よりも幅の細い配線で小さな信号を送ればよいので、従来の場合よりも消費電力が小さくなる。さらに、バンク５Ｄ上に設けられる、出力信号のための配線８２を従来よりも細くすることが可能なので、配線容量が低減するとともに、電源線などの幅を太くしたい配線のパターンと干渉することが防げる。
【００９３】
また、Ｉ／ＯパッドＰ１２は、バンク５Ｄ上に設けられた配線８３を介して、周辺回路５０内の入力初段回路となる入力バッファ７４に接続されている。Ｉ／ＯパッドＰ１２とバンク５Ｄの間に入力保護回路６０の静電破壊防止素子１６２が設けられ、静電破壊防止素子１６２が配線８３に接続されている。入力保護回路６０のＣＤＭ素子１６１は、バンク５Ｄと周辺回路５０の間に設けられ、配線８３に接続されている。
【００９４】
このようにして、Ｉ／ＯパッドＰ１２の入力信号のためのラインにおいて、インプット用パッドＰ１１から周辺回路５０までの構成と同様に、抵抗素子２６３による値を配線８３の長さによる抵抗分に置き換えているため、従来の抵抗素子２６３を設ける必要がない。
【００９５】
次に、図４に示した下部メモリチップ１０内の回路レイアウトについて説明する。
【００９６】
図６は本実施例の下部メモリチップ内における信号の送受信の様子を示す模式図である。
【００９７】
一般的に、周辺回路がパッドに近いほど、外部と周辺回路との信号の送受信の速度が大きくなり、半導体装置の動作速度の高速化が図れる。
【００９８】
図４に示したようにパッドＰ１０を１つの辺側に沿って配置した場合、パッドＰ１０の近くに周辺回路を配置すると、バンク５Ｂ、５Ｄは周辺回路に近くなるため、バンク５Ｂ、５Ｄと周辺回路の間の信号の送受信の速度は速くなる。しかし、バンク５Ｂ、５Ｄは周辺回路に近くなるが、バンク５Ａ、５Ｃはバンク５Ｂ、５Ｄに比べて周辺回路５０から遠くなり、バンク５Ａ、５Ｃと周辺回路５０の間の信号の送受信の速度は遅くなる。そのため、周辺回路から距離の近いバンクと遠いバンクとで信号の送受信の速度が大きく異なることになる。このように、アクセスするバンクにより信号の送受信の速度が異なると、最も遅い速度に全体の信号速度を合わせて回路を設計しなければならなくなり、半導体装置の動作速度を遅くせざるを得なくなる。
【００９９】
そこで、図４に示したように、周辺回路５０をバンク５Ａ、５Ｃとバンク５Ｂ、５Ｄに挟むように配置することで、図６の符号５２で示す、バンクと周辺回路５０の間の信号の送受信の速度がバンク同士で比較してほぼ均一になる。また、周辺回路５０とパッドの間の距離が各パッドについてほぼ等しくなるため、図６の符号５４で示す、周辺回路５０とパッド間の信号の送受信の速度もパッド同士で比較してほぼ一定になる。
【０１００】
次に、上記ＭＣＰのワイヤボンディングの方法について簡単に説明する。
【０１０１】
図７は図２に示したＭＣＰについて、ワイヤボンディングの方法を示す断面図である。なお、ここではパッド３１ａ、パッド２１ａおよびパッド１１ａのワイヤボンディングについて説明する。そのため、他の部分については図に示すこと省略している。また、パッドのパターンは１００μｍ×５０μｍの長方形であり、ワイヤの直径は２０〜３０μｍとする。
【０１０２】
下部メモリチップ１０、上部メモリチップ２０およびＣＰＵチップ３０のパッド形成側の面は、予めパッド以外の領域がウエハコートなどで覆われ、回路が保護されている。図７（ａ）に示すように、絶縁基板３５０上に接着剤を塗って下部メモリチップ１０を載せ、続いて、下部メモリチップ１０の上に接着剤を塗って上部メモリチップ２０を載せる。その際、上部メモリチップ２０が下部メモリチップ１０のパッド１１ａを覆わないように、上部メモリチップ２０を図の右側にずらしている。その後、上部メモリチップ２０の上に接着剤を塗ってＣＰＵチップ３０を積み重ねる。
【０１０３】
図７（ｂ）に示すように、超音波熱圧着法を用いてパッド３１ａにワイヤ３６０を接合し、続いてワイヤ３６０をパッド２１ａに接合する。パッド２１ａにワイヤ３６０を接合する際、パッド２１ａの面積の半分、かつＣＰＵチップ３０側の領域にワイヤ３６０を接合している。
【０１０４】
続いて、図７（ｃ）に示すように、超音波熱圧着法を用いて、パッド２１ａの残りの領域にワイヤ３６２を接合し、続いてワイヤ３６２をパッド１１ａに接合する。
【０１０５】
このように、パッド２１ａが２つのワイヤ接合が可能な面積を有しているため、ワイヤ３６０とワイヤ３６２をパッド２１ａに接合することが可能となる。
【０１０６】
また、このように３つ以上のチップが積層された場合、最上層のチップと最下層のチップとの段差が大きくなるが、中間層のパッドを経由してワイヤボンディングすることで、最上層のチップから最下層のチップに直接ワイヤボンディングしなくても、最上層のチップと最下層のチップとを電気的に導通可能にすることができる。
【０１０７】
なお、本実施例では、上側のチップから下側のチップにワイヤボンディングをしたが、下側のチップから上側のチップにワイヤボンディングしてもよい。
【０１０８】
上述したように、本発明の半導体装置では、異なる外部端子とワイヤでそれぞれ直接にパッドに接合が可能であるため、いずれか１本のワイヤから入力された信号を他のワイヤを介して他の端子に送ることが可能となる。
【０１０９】
また、チップの四辺のうちいずれか一辺に沿ってパッドが配置されているため、他のチップのパッド等の外部端子に近づけてワイヤを接続しやすいだけでなく、半導体装置が複数重ねられる場合にパッドが剥き出しになるように重ねれば、重なる面積がより大きくなり、重ねられた半導体装置の平面が大きくなるのを抑制できる。
【０１１０】
また、複数のパッドが一辺に沿って配置されているため、半導体装置を複数重ねる場合にその辺同士を並行にして、かつパッドが剥き出しになるようにすれば、辺に沿って配置された全てのパッドについて外部端子とワイヤボンディングできるだけでなく、重なる面積がより大きくなり、重ねられた半導体装置の平面が大きくなることを抑制できる。
【０１１１】
本発明のＭＣＰでは、２つのメモリチップが積層された構成で、各メモリチップは辺に沿ってパッドが配置され、その辺と垂直方向に一方のメモリチップが他方のメモリチップに対してパッドが露出するようにずらされて積み重ねられているため、２つのメモリサイズが同一サイズであっても、メモリチップのパッド同士がワイヤを介して接続することが可能となる。そのため、外部端子から一方のメモリチップに入力される信号が他方のメモリチップにもワイヤを介して入力される。
【０１１２】
また、ＣＰＵチップが２つのメモリチップのうちの上部メモリチップの上に積み重ねられ、ＣＰＵチップに備えた外部端子が上部メモリチップと接続され、また、上部メモリチップのパッドが下部メモリチップのパッドと接続されているため、ＣＰＵチップの外部端子から出力される信号が２つのメモリチップに入力される。そのため、ＣＰＵチップは２つのメモリチップに共通な信号を送ることが可能となる。
【０１１３】
また、ＣＰＵチップと２つのメモリチップからなるＭＣＰにおいて、内部回路と電気的に絶縁されたパッドを上部メモリチップに設けることで、ＣＰＵチップがこのパッドを介して下部メモリチップと接続されていれば、ＣＰＵチップから出力された信号は上部メモリチップには入力されず、下部メモリチップに入力される。そのため、ＣＰＵチップは下部メモリチップを選択するための信号を送ることが可能となる。
【０１１４】
また、３つ以上チップを積層したＭＣＰであっても、最上層のチップから中間層のチップを経由して下層のチップにワイヤボンディングを行うことで、最上層のチップから１つ以上チップを越えた下層のチップに直接ボンディングしたワイヤを設ける必要がなく、ワイヤが長いほど大きくなる寄生容量を低減できる。
【０１１５】
さらに、本実施例のメモリチップについて、周辺回路を各バンクからの距離が均一になるように配置しているため、信号の処理動作を最適化することが可能となり、クロックスキューを低減し、信号処理の高速化が図れる。
（実施例２）
本実施例は、メモリチップを３層積み重ねた構成である。
【０１１６】
図８は本実施例のＭＣＰの一構成例を示す断面図である。
【０１１７】
図８に示すＭＣＰは２つのフラッシュメモリ９１、９２と、ＤＲＡＭ９０とを有する構成である。ＤＲＡＭ９０の代わりにＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）であってもよいが、本実施例では、ＤＲＡＭ９０の場合で説明する。
【０１１８】
図８に示すように、２つのフラッシュメモリ９１、９２が実施例１のメモリチップと同様に積み重ねられ、その上にＤＲＡＭ９０が積み重ねられている。ＤＲＡＭ９０とフラッシュメモリ９１、９２との間で所望の動作が実行されるようにパッド間が実施例１と同様にしてワイヤで接続されている。なお、ＤＲＡＭのパッドに対応して接続されるフラッシュメモリのパッドとの関係は従来と同様なため、その詳細な説明を省略する。
【０１１９】
また、実施例１と同様に、最上層のチップとなるＤＲＡＭ９０は、パッドＰ２４が基板パッド３５４ａと接続されている。この基板パッド３５４ａは図に示さない配線を介してバンプ３０４に接続されている。
【０１２０】
本実施例では、最下層のチップとなるフラッシュメモリ９２は、パッドＰ２０が基板パッド３５４ｂと接続されている。また、パッドＰ２０が中間層のチップとなるフラッシュメモリ９１のパッドＰ２２に接続されている。この基板パッド３５４ｂは電源または設置電位に接続するための端子である。
【０１２１】
本実施例のようにして、中間層および最下層のフラッシュメモリ９１、９２は、電源や接地電位のための接続は、ＤＲＡＭ９０を介さずに絶縁基板３５０に設けられた基板パッド３５４ｂを介して行われてもよい。
【０１２２】
なお、パッドＰ２０とパッドＰ２２を接続せずに、パッドＰ２２を基板パッドと直接に接続して、パッドＰ２２が電源および接地電位のうち少なくとも一方に接続するようにしてもよい。また、図の破線で示すように、パッドＰ２２をＤＲＡＭ９０のパッドに接続して、フラッシュメモリ９１、９２を介してＤＲＡＭ９０を電源または接地電位に接続するようにしてもよい。さらに、フラッシュメモリ９１、９２のパッドＰ２０、Ｐ２２は、電源または接地電位に接続するための場合に限らず、フラッシュメモリに対する入出力のための制御信号用のパッドとしてもよい。
【０１２３】
本実施例のように、本発明のＭＣＰがＤＲＡＭとフラッシュメモリとを組み合わせた構成であれば、ＤＲＡＭに格納された情報をフラッシュメモリに順次送ることが可能となる。
【０１２４】
なお、実施例１および実施例２は半導体チップを３層積み重ねた場合について説明したが、積層する半導体チップは４層以上であってもよい。
【０１２５】
また、メモリチップに積層されるメモリの制御用チップはＣＰＵに限らず、メモリコントローラであってもよい。
【０１２６】
また、実施例１についても、実施例２と同様に、下層の２チップの電源および接地のための接続は絶縁基板３５０の基板パッドと直接ワイヤボンディングを行ってもよい。
【０１２７】
また、実施例１において、図１（ａ）に示した上部メモリチップ２０をチップの積層方向（図の右側方向）にさらにずらして下部メモリチップ１０の剥き出しになる部分を大きく取れる場合には、下部メモリチップ１０の端のパッドを図の右側方向にずらした位置に予め配置していてもよい。例えば、下部メモリチップ１０のパッド１１ａおよびパッド１１ｅを図の右側方向にパッド１１ａの長辺の長さ分だけずらして配置した場合、図１（ａ）に示す場合よりも上部メモリチップ２０をパッド１１ａの長辺の長さ分だけ図の右側方向にずらして下部メモリチップ１０に重ねる。これにより、パッド１１ａおよびパッド１１ｅもワイヤボンディング可能になる。ここでは、パッド１１ａおよびパッド１１ｅの両方をその長辺分だけずらしたが、どちらか一方でもよく、また、図の右側にずらす距離はパッドの長辺分に限らない。このようなパッドおよびチップの配置は、実施例２にも適用可能であり、本発明の内容を逸脱するものではない。
【０１２８】
また、実施例２において、不揮発性メモリの例としてフラッシュメモリの場合で説明したが、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）等の他の不揮発性メモリであってもよい。
【０１２９】
また、入力保護回路１６０の構成は、静電破壊防止素子、抵抗素子、およびＣＤＭ素子のうち全てを有している場合だけでなく、いずれか２つの素子の組み合わせ、またはいずれか１つの素子であってもよい。さらに、上記３つの素子以外に他の保護素子を含むようにしてもよい。
【図面の簡単な説明】
【０１３０】
【図１】本発明のＭＣＰの一構成例を示す内部平面図である。
【図２】図１に示したＭＣＰの断面模式図である。
【図３】パッド部の他の構成例を示す要部拡大図である。
【図４】メモリチップの回路構成例を示すブロック図である。
【図５】図４に示したメモリチップの一構成を示す平面模式図である。
【図６】図４に示したメモリチップ内における信号の送受信の様子を示す模式図である。
【図７】図２に示したＭＣＰについて、ワイヤボンディングの方法を示す断面図である。
【図８】実施例２の半導体装置の構成を示す側面図である。
【図９】従来のＭＣＰの内部平面図および断面図である。
【図１０】図９に示したＭＣＰのメモリチップの回路構成を示すブロック図である。
【図１１】図１０に示した回路構成のパッドから周辺回路までの構成を示す要部ブロック図である。
【図１２】従来の他のＭＣＰの内部平面図および断面図である。
【図１３】図１２に示したＭＣＰのメモリチップの回路構成を示すブロック図である。
【図１４】図１３に示した回路構成のパッドから周辺回路までの構成を示す要部ブロック図である。
【図１５】入力保護回路の一構成例を示す回路図である。
【符号の説明】
【０１３１】
５Ａ〜５Ｄ、３１０Ａ〜３１０Ｄ    バンク（ＢＡＮＫ）
１０    下部メモリチップ
１１ａ〜１１ｅ、２１ａ〜２１ｅ、３１ａ〜３１ｅ    パッド
２０    上部メモリチップ
３０    ＣＰＵチップ
４０Ａ〜４０Ｄ    アレイ制御回路
５０、１５０、２５０    周辺回路
６０、１６０、２６０    入力保護回路
Ｐ、Ｐ１０、Ｐ２０    パッド
【図１】
2005317830.tif 000003
【図２】
2005317830.tif 000004
【図３】
2005317830.tif 000005
【図４】
2005317830.tif 000006
【図５】
2005317830.tif 000007
【図６】
2005317830.tif 000008
【図７】
2005317830.tif 000009
【図８】
2005317830.tif 000010
【図９】
2005317830.tif 000011
【図１０】
2005317830.tif 000012
【図１１】
2005317830.tif 000013
【図１２】
2005317830.tif 000014
【図１３】
2005317830.tif 000015
【図１４】
2005317830.tif 000016
【図１５】
2005317830.tif 000017