(57)【要約】【課題】半導体集積回路装置に関し、半導体集積回路装置内のレベル・シフト回路に設けられたレベル・シフト・ダイオードの抵抗損失補償用キャパシタに起因して他の周辺回路との間に生成される結合容量が半導体集積回路装置の高周波特性を劣化させないようにする。【解決手段】基板Ｓ１  上に形成されたレベル・シフト・ダイオードＤ１及びＤ２など、並びに、レベル・シフト・ダイオードＤ１及びＤ２などの少なくとも一部と対向する上層に形成された抵抗損失補償用キャパシタＣｓ  を含む構成になっている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
基板上に形成されたレベル・シフト・ダイオード及び該レベル・シフト・ダイオードの少なくとも一部と対向する上層に形成された抵抗損失補償用キャパシタを含んでなることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【発明の属する技術分野】
本発明は、光通信或いは無線通信などに用いる超高周波用電子機器を構成するのに好適な半導体集積回路装置に関する。
【０００１】
【従来の技術】
例えば、ソース・フォロワ回路に於いて、次段とのＤＣバイアス・レベルを合わせる為、ダイオードで構成されたレベル・シフト回路が用いられる。
【０００２】
図３はレベル・シフト回路を説明する為の半導体集積回路装置及び等化回路を表す要部説明図であり、（Ａ）は半導体集積回路装置の要部切断側面図、（Ｂ）は等化回路図をそれぞれ示している。
【０００３】
図に於いて、Ｓ１  はＩｎＰからなる基板、ＧＮＤは接地電源ライン、ＶＳＳは基板−ソース間電源ライン、Ｑ１はソース・フォロワ接続されたＦＥＴ、Ｑ２は定電流源を構成するＦＥＴ、Ｄ１，Ｄ２はレベル・シフト・ダイオード、Ｃｓ  は抵抗損失補償用キャパシタ、Ｃｆ  は結合容量をそれぞれ示している。尚、レベル・シフト・ダイオードは２個に限らない。
【０００４】
図示のレベル・シフト回路に於いて、レベル・シフト・ダイオードＤ１、Ｄ２は直列抵抗成分が含まれていることから、高周波に於いては信号損失の原因になる。
【０００５】
前記問題を解決する為、図３に見られるように、レベル・シフト・ダイオードＤ１、Ｄ２に並列に抵抗損失補償用キャパシタＣｓ  を接続し、高周波に於ける抵抗損失を相殺して高周波特性を向上する手段が知られている（例えば非特許文献１参照。）。
【０００６】
ところが、図３に見られる半導体集積回路装置で用いるキャパシタＣｓ  は、サイズがかなり大きいものが必要である為、キャパシタＣｓ  の電極と周辺回路、例えば接地電源ラインＧＮＤとの間に結合容量Ｃｆ  が生成され、それが高周波特性を劣化させる要因になっていて、しかも、キャパシタＣｓ  の存在がレイアウト面積が拡げてしまう旨の問題もある。
【０００７】
図４は接合容量Ｃｆ  が生成されることを説明する為の半導体集積回路装置を表す要部切断側面図であり、図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【０００８】
図から明らかなように、結合容量が生成されるのは、キャパシタＣｓ  の下部電極Ｅｃ１からの電界が集積回路装置内の他の周辺回路例えば接地電源ラインＧＮＤに影響を与えることに起因する。
【０００９】
【非特許文献１】
Ｙ．Ｎａｋａｓｈａ，ｅｔ．ａｌ“Ａ４３−Ｇｂ／ｓ  Ｆｕｌｌ−Ｒａｔｅ−Ｃｌｏｃｋ  ４：１  Ｍｕｌｔｉｐｌｅｘｅｒ  ｉｎ  ＩｎＰ−Ｂａｓｅｄ  ＨＥＭＴ  Ｔｅｃｈｎｏｌｏｇｙ”ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，Ｖｏｌ．３７  ｐｐ１７０３−１７０９  ＤＥＣ．２００２
【００１０】
【発明が解決しようとする課題】
本発明は、半導体集積回路装置内のレベル・シフト回路に設けられたレベル・シフト・ダイオードの抵抗損失補償用キャパシタに起因して他の周辺回路との間に生成される結合容量が半導体集積回路装置の高周波特性を劣化させないようにする。
【００１１】
【課題を解決するための手段】
本発明に依る半導体集積回路装置に於いては、基板（例えば基板Ｓ１  ）上に形成されたレベル・シフト・ダイオード（例えばレベル・シフト・ダイオードＤ１及びＤ２など）及び該レベル・シフト・ダイオードの少なくとも一部と対向する上層に形成された抵抗損失補償用キャパシタ（例えば抵抗損失補償用キャパシタＣｓ  ）を含んでなることを特徴とする。
【００１２】
前記手段を採ることに依り、レベル・シフト回路に設けた抵抗損失補償用キャパシタに起因して生成される結合容量は、当該キャパシタの下部電極とレベル・シフト・ダイオードとの間に生成されることになり、等化回路的に見ると、抵抗損失補償用キャパシタと並列的に接続された状態となるので、容量を増加させたことと同等となって抵抗損失補償用キャパシタの機能を助長することになる。
【００１３】
【発明の実施の形態】
図１は本発明の一実施の形態を説明する為の半導体集積回路装置と等化回路を表す要部説明図であり、（Ａ）は半導体集積回路装置の要部切断側面図、（Ｂ）は等化回路図をそれぞれ示し、図３に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１４】
図から明らかなように、本発明では、レベル・シフト・ダイオードＤ１及びＤ２が占有する領域の少なくとも一部、好ましくは大部分を覆う上層部に抵抗損失補償用キャパシタＣｓ  を配置してある。
【００１５】
この構成を採ることで、結合容量Ｃｆ  はキャパシタＣｓ  の下部電極Ｅｃ１とレベル・シフト・ダイオードＤ１及びＤ２の何れかの部分、図示例ではレベル・シフト・ダイオードＤ１及びＤ２の接続点との間に生成されているので、キャパシタＣｓ  と他の周辺回路との容量結合は緩和され、高周波特性の劣化は防止される。
【００１６】
この場合、回路動作上でのダイオードに於ける電位変化はキャパシタに於ける電位変化と同じであるから、ダイオードとの間の結合容量Ｃｆ  の生成は動作に悪影響を及ぼすことは皆無であり、そして、レベル・シフト・ダイオードＤ１及びＤ２とキャパシタＣｓ  とは積層された状態に形成されているので、レイアウト面積は低減され、且つ、接続配線長も短くなるので、高周波特性は更に向上する。
【００１７】
図２は本発明の一実施の形態に依ってキャパシタと他の周辺回路との間の容量結合が緩和されることを説明する為の半導体集積回路装置を表す要部切断側面図であり、図１に於いて用いた記号と同記号は同部分を表すか或いは同じ意味を持つものとする。
【００１８】
図から明らかなように、ダイオードＤ１及びＤ２を覆うようにキャパシタＣｓ  が位置している為、キャパシタＣｓ  の下部電極Ｅｃ１からの電界はダイオードＤ１及びＤ２で遮蔽された状態となって、接地電源ラインＧＮＤに影響を与えることは無くなるか、或いは、あっても僅かとなるので、容量結合は緩和されるものである。
【００１９】
【発明の効果】
本発明に依る半導体集積回路装置に於いては、基板上に形成されたレベル・シフト・ダイオード及び該レベル・シフト・ダイオードの少なくとも一部と対向する上層に形成された抵抗損失補償用キャパシタを含んでいる。
【００２０】
前記構成を採ることに依り、レベル・シフト回路に設けた抵抗損失補償用キャパシタに起因して生成される結合容量は、当該キャパシタの下部電極とレベル・シフト・ダイオードとの間に生成されることになり、等化回路的に見ると、抵抗損失補償用キャパシタと並列的に接続された状態となるので、容量を増加させたことと同等となって抵抗損失補償用キャパシタの機能を助長することになる。
【００２１】
また、レベル・シフト・ダイオード群と抵抗損失補償用キャパシタとは積層された状態に形成されているので、レイアウト面積は低減され、且つ、接続配線長も短くなるので高周波特性は更に向上する。
【図面の簡単な説明】
【図１】本発明の一実施の形態を説明する為の半導体集積回路装置と等化回路を表す要部説明図である。
【図２】本発明の一実施の形態に依ってキャパシタと他の周辺回路との間の容量結合が緩和されることを説明する為の半導体集積回路装置を表す要部切断側面図である。
【図３】レベル・シフト回路を説明する為の半導体集積回路装置及び等化回路を表す要部説明図である。
【図４】接合容量Ｃｆ  が生成されることを説明する為の半導体集積回路装置を表す要部切断側面図である。
【符号の説明】
Ｓ１    ＩｎＰからなる基板
ＧＮＤ  接地電源ライン
ＶＳＳ  基板−ソース間電源ライン
Ｑ１  ソース・フォロワ接続されたＦＥＴ
Ｑ２  定電流源を構成するＦＥＴ
Ｄ１，Ｄ２  レベル・シフト・ダイオード
Ｃｓ    抵抗損失補償用キャパシタ
Ｃｆ    結合容量
Ｅｃ１  キャパシタＣｓ  の下部電極
【図１】
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【図２】
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【図３】
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【図４】
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