(57)【要約】  【課題】Ｑ特性を向上させることが可能となる構成の積層型チップインダクタを提供する。  【解決手段】導体パターン２ａ、２ｂを形成した磁性体または非磁性体からなる絶縁層を、各層の導体パターン２ａ、２ｂ間をスルーホールにより接続して積層すると共に、該積層体内部に連続的なコイル状導体２を形成する。コイル状導体２の両端の引き出し導体５ａ、５ｂを、積層体１の積層方向に直角方向をなす両端部の端子電極４ａ、４ｂに接続する。スルーホールにより接続される各層の導体パターン２ａ、２ｂにおけるスルーホールとの接合部６ａ、７ａのパターンの幅を、導体パターン２ａ、２ｂの幅より大きく、かつ導体パターン２ａ、２ｂの外縁より外側に突出して形成する。これによりコイル状導体２で発生するフラックスが接合部６ａ、７ａの通過を阻害する度合いが減少しＱが向上する。【選択図】図１
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【特許請求の範囲】
【請求項１】
導体パターンを形成した磁性体または非磁性体からなる絶縁層を、各層に形成した導体パターン間をスルーホールにより接続して積層すると共に、積層体内部に連続的なコイル状導体を形成し、該コイル状導体の両端の引き出し導体を、前記積層体の積層方向に直角方向をなす両端部の端子電極に接続してなる積層型チップインダクタであって、
前記スルーホールにより接続される各層の導体パターンにおける前記スルーホールとの接合部のパターンの幅が、前記導体パターンの幅より大きく、かつ導体パターンの外縁より外側に突出して形成されていることを特徴とする積層型チップインダクタ。
【請求項２】
請求項１に記載の積層型チップインダクタにおいて、
前記コイル状導体を積層方向に透視した形状が長方形または長円形をなし、該コイル状導体の長辺部に前記スルーホールとの接合部が形成されていることを特徴とする積層型チップインダクタ。
【請求項３】
請求項１に記載の積層型チップインダクタにおいて、
前記コイル状導体を積層方向に透視した形状が長方形または長円形をなし、該コイル状導体の短辺部または弧状部に前記スルーホールとの接合部の一部または全部が形成され、
積層方向に透視して見た場合、前記端子電極は前記導体パターンを覆わず、前記スルーホールとの接合部の外側への突出部の少なくとも一部を覆う構造を有することを特徴とする積層型チップインダクタ。
【請求項４】
請求項１ないし３のいずれかに記載の積層型チップインダクタにおいて、
前記スルーホールとの接合部の面積がスルーホールの断面積の２倍以上の広さに形成されていることを特徴とする積層型チップインダクタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、導体パターンを形成した磁性体または非磁性体からなる絶縁層を、各層に形成された導体パターンがスルーホールを介して接続して積層し、積層体の内部にコイル状導体を形成した積層型チップインダクタに係り、特にそのＱ特性を向上させた構造に関する。
【背景技術】
【０００２】
従来の積層型チップインダクタは、図１０または図１１に示すように、積層体１１内にコイル状導体１２を形成する導体パターン１２ａ、１２ｂの端部に設けられるスルーホール１３との接合部１６の幅Ｗ１が、導体パターン１２ａ、１２ｂの幅Ｗ２（図１２（Ａ）参照）より広く形成している。そして、このようなスルーホール３の接合部１６はコイル状導体１２の内側に突出させて設けられる。なお、図１０、図１１において、１４は積層体１の両端に設けた端子電極である。このような接合部１６の構造を採用した例として、例えば特許文献１がある。また、別の例として、図１２（Ｂ）に示すように、スルーホール１３の接合部１６を積層体１１の内外両方向に突出させた構造を採用される場合もある。図１２（Ｃ）に示すように、スルーホール１３との接合部１６を導体パターン１２ａ、１２ｂの幅に等しくした例もある（特許文献２参照）。
【０００３】
このように、スルーホール１３との接合部１６を幅広に形成する理由は、セラミックグリーンシートにスルーホール１３を設け、その後、銀粉を含むペースト等でなる導体ペーストを印刷することにより、導体パターン１２ａ、１２ｂを形成すると共にスルーホール１３内に導体ペーストを充填する際に、図１２（Ｃ）に示すように接合部１６を導体パターン１２ａ、１２ｂと等幅に形成する場合に比較し、スルーホール１３と接合部１６との位置ずれを防止し、これにより、断線を防止するためである。
【０００４】
【特許文献１】特開２００２−１５９１８号公報
【特許文献２】特開２００１−１２６７２６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１２（Ａ）、（Ｂ）に示したように、接合部１６を導体パターン１２ａ、１２ｂより幅広に形成して積層体１１の内側に突出させた場合、図１３に示すように、スルーホール１３との接合部１６がコイル状導体１２において発生するフラックスＦの透過を阻害し、コイルの重要特性であるＱを低下させてしまうという問題点がある。
【０００６】
本発明は、上記問題点に鑑み、Ｑ特性を向上させることが可能となる構成の積層型チップインダクタを提供することを目的とする。
【課題を解決するための手段】
【０００７】
（１）本発明の積層型チップインダクタは、導体パターンを形成した磁性体または非磁性体からなる絶縁層を、各層に形成した導体パターン間をスルーホールにより接続して積層すると共に、積層体内部に連続的なコイル状導体を形成し、該コイル状導体の両端の引き出し導体を、前記積層体の積層方向に直角方向をなす両端部の端子電極に接続してなる積層型チップインダクタであって、
前記スルーホールにより接続される各層の導体パターンにおける前記スルーホールとの接合部のパターンの幅が、前記導体パターンの幅より大きく、かつ導体パターンの外縁より外側に突出して形成されていることを特徴とする。
【０００８】
（２）本発明の積層型チップインダクタは、前記（１）において、
前記コイル状導体を積層方向に透視した形状が長方形または長円形をなし、該コイル状導体の長辺部に前記スルーホールとの接合部が形成されていることを特徴とする。
【０００９】
（３）また、本発明の積層型チップインダクタは、前記（１）において、
前記コイル状導体を積層方向に透視した形状が長方形または長円形をなし、該コイル状導体の短辺部または弧状部に前記スルーホールとの接合部の一部または全部が形成され、
積層方向に透視して見た場合、前記端子電極は前記導体パターンを覆わず、前記スルーホールとの接合部の外側への突出部の少なくとも一部を覆う構造を有することを特徴とする。
【００１０】
（４）また、本発明の積層型チップインダクタは、前記（１）ないし（３）のいずれかにおいて、
前記スルーホールとの接合部の面積がスルーホールの断面積の２倍以上の広さに形成されていることを特徴とする。
【発明の効果】
【００１１】
本発明の積層型チップインダクタは、導体パターンのスルーホールとの接合部を、導体パターンの外縁より外側に突出させ、内側には突出させずに幅広に形成したので、コイル状導体で発生するフラックスをスルーホールとの接合部によって阻害する度合が大幅に減少する。このため、コイルの重要特性であるＱを向上させることが可能となる。
【００１２】
また、前記コイル状導体を積層方向に透視した形状を長方形または長円形とし、該コイル状導体の長辺部に前記スルーホールとの接合部を形成した場合には、導体パターンが積層体の側面（切断面）に露出したり、端子電極が導体パターンに短絡する度合いが大幅に減少し、歩留まりが向上する。
【００１３】
また、前記コイル状導体が長方形または長円形をなす場合、積層方向に透視して、前記端子電極は前記導体パターンを覆わず、前記スルーホールとの接合部の外側への突出部の少なくとも一部を覆う構造とすれば、端子電極とスルーホールとの接合部との間の容量結合の度合いが減少し、自己共振周波数（ＳＲＦ）の低下を抑制することができる。
【００１４】
また、スルーホールとの接合部の面積をスルーホールの断面積の２倍以上（好ましくは４倍以下）とすることにより、スルーホールの位置精度と、スクリーン印刷等の位置精度から発生するお互いのずれを吸収し、コイルとしての断線を防止することができる。
【発明を実施するための最良の形態】
【００１５】
図１は本発明による積層型チップインダクタの一実施の形態を、積層方向に透視して見た図である。図１において、１は積層体、２はその中に形成されたコイル状導体であり、図２の積層構造図に示すように、前記コイル状導体２は１／２ターン構造の導体パターン２ａ〜２ｆをスルーホール３ａ〜３ｅによって接続することにより構成される。４ａ、４ｂは積層体１の積層方向に略直角をなす長手方向の両端部に設けられた端子電極であり、これらの端子電極４ａ、４ｂに積層方向の両端の導体パターン２ａ、２ｆの引き出し導体５ａ、５ｂにそれぞれ接続される。
【００１６】
６ａ〜６ｅは前記スルーホール３ａ〜３ｅ上に導体パターン２ａ〜２ｅと同時に形成される接合部である。７ａ〜７ｅは積層により前記スルーホール３ａ〜３ｅが重ねられる接合部である。これらの接合部６ａ〜６ｅ、７ａ〜７ｅは、導体パターン２ａ〜２ｆの外縁より外側に一部が突出し内側には突出しないように、図３に導体パターン２ｂで代表して示すように、導体パターン２ａ〜２ｅの幅Ｗ３より接合部６ａ〜６ｅ、７ａ〜７ｅの幅Ｗ４を広く設定する。好ましくは、前記接合部６ａ〜６ｅ、７ａ〜７ｅの面積（Ｌ・Ｗ４）をスルーホール３ａ〜３ｅの断面積の２倍以上、好ましくは４倍以下として接合部６ａ〜６ｅ、７ａ〜７ｅとの位置ずれを防止する。
【００１７】
この積層型チップインダクタは、複数個取りのためのセラミックグリーンシート１ａ〜１ｊを準備し、そのうち、導体パターン２ａ〜２ｆ間の絶縁層１ｃ〜１ｇを形成するグリーンシートにスルーホール３ａ〜３ｅをあける。次に絶縁層１ｃ〜１ｈに相当するグリーンシートに銀や銅ぺーストからなる導体ペーストにより導体パターン２ａ〜２ｆを印刷する。その印刷の際に、スルーホール３ａ〜３ｅに導体ペーストを充填し、積層する。その後、縦横に切断して例えば使用した金属粉材料に適した温度、環境で焼成し、両端に導体ペーストを焼き付けし、その後、はんだ付けのための電気めっきを施す。
【００１８】
このように、スルーホール３ａ〜３ｅとの接合部６ａ〜６ｅ、７ａ〜７ｅを積層体１の外側に突出した幅広形状にすれば、コイル状導体２に発生するフラックスの通過が接合部６ａ〜６ｅ、７ａ〜７ｅによって妨げられる度合いが大幅に減少するので、Ｑ値が向上する。
【００１９】
また、仮に、図１に示すように、長方形をなすコイル状導体２の長辺部に設けた接合部６ａ（〜６ｅ）、７ａ（〜７ｅ）と積層体１の側面との間に間隔Ｓが形成されるように設計した場合において、従来構造を踏襲して、図４に示すように、間隔Ｓと同様の間隔がコイル状導体２と積層体１の側面との間に形成されるように構成した場合、印刷による導体パターンのにじみやパターンのずれにより導体パターンが２点鎖線に示すように積層体１の側面に露出したり、端子電極４ａ、４ｂと短絡する可能性が大きくなる。
【００２０】
一方、本実施の形態の構造を採用すると、長方形をなすコイル状導体の長辺の一部にのみ幅広の接合部６ａ〜６ｅ、７ａ〜７ｅが形成されているので、導体が積層体１の側面に露出したり、端子電極４ａ、４ｂに短絡する可能性が非常に小さくなり、歩留まりが大幅に向上する。前記接合部６ａ〜６ｅ、７ａ〜７ｅは、コイル状導体２の長辺部の端部に設けてもよいが、これらの接合部６ａ〜６ｅ、７ａ〜７ｅをコイル状導体２の長辺部の中央付近に設けることが、前記にじみ等による端子電極４ａ、４ｂと導体パターン２ａ〜２ｆとの短絡の可能性を少なくする意味において好ましい。
【００２１】
また、図１から分かるように、積層方向に見て長方形をなすコイル状導体２の短辺側が端子電極４ａ、４ｂによって覆われないようにコイル状導体２を配置することにより、コイル状導体２と端子電極４ａ、４ｂとの容量結合の度合いが減少し、ＳＲＦの低下を防止することができる。
【００２２】
図５は本発明の他の実施の形態であり、図６はその層構造図である。図５、図６において、１ａ〜１ｉは積層体１を構成する絶縁層、２ｇ〜２ｋはコイル状導体２を１／２ターンごとに構成する導体パターン、３ｆ〜３ｉはスルーホール、４ｃ、４ｄは導体パターン２ｇ、２ｋの引き出し導体５ｃ、５ｄを接続する端子電極、６ｆ〜６ｉはスルーホール３ｆ〜３ｉの部分に充填される導体ペーストと共に印刷により形成されるスルーホールとの接合部、７ｆ〜７ｉは積層によりスルーホール３ｆ〜３ｉが接合される接合部である。
【００２３】
これらの接合部６ｆ〜６ｉ、７ｆ〜７ｉは前記実施の形態と異なり、積層方向に見て長方形をなすコイル状導体２の短辺部にコイル状導体２の外縁より外側に一部が突出するように形成されている。また、図５に示すように、積層方向に透視して、前記端子電極４ｃ、４ｄは前記導体パターン２ｇ〜２ｋの短辺部を覆わず、前記スルーホール３ｆ〜３ｉとの接合部６ｆ〜６ｉ、７ｆ〜７ｉの外側への突出部の少なくとも一部を覆う構造を有する。この実施の形態の積層型チップインダクタも、前記同様の製造方法により作製される。
【００２４】
このように構成すれば、前記実施の形態と同様に、接合部６ｆ〜６ｉ、７ｆ〜７ｉがコイル状導体２の内側に突出しないので、フラックスと接合部６ｆ〜６ｉ、７ｆ〜７ｉによる通過阻害の度合いが減少し、Ｑの向上が達成できる。また、端子電極４ｃ、４ｄとスルーホールとの接合部６ｆ〜６ｉ、７ｆ〜７ｉとの間の容量結合の度合いが減少し、ＳＲＦの低下を防止することができる。
【００２５】
図７は本発明の他の実施の形態であり、図８はその層構造図である。図７、図８において、１ａ〜１ｊは積層体１を構成する絶縁層、２ｍ〜２ｒはコイル状導体２を３／４ターンごとに構成する導体パターン、３ｊ〜３ｎはスルーホール、４ｅ、４ｆは導体パターン２ｍ、２ｒの引き出し導体５ｅ、５ｆを接続する端子電極、６ｊ〜６ｎはスルーホール３ｊ〜３ｎの部分に充填される導体ペーストと共に形成されるスルーホールとの接合部、７ｊ〜７ｎは積層によりスルーホール３ｊ〜３ｎが接合される接合部であり、これらの接合部６ｊ〜６ｎ、７ｊ〜７ｎは前記実施の形態と異なり、積層方向に見て長方形をなすコイル状導体２の短辺部と長辺部の双方にコイル状導体２の外縁より外側に一部が突出するように形成されている。
【００２６】
また、図７に示すように、積層方向に透視して、前記端子電極４ｅ、４ｆは前記導体パターン２ｍ〜２ｒを覆わず、前記スルーホール３ｊ〜３ｎとの接合部６ｊ〜６ｎ、７ｊ〜７ｎの外側への突出部の少なくとも一部を覆う構造を有する。この実施の形態の積層型チップインダクタも、前記同様の製造方法により作製される。
【００２７】
この実施の形態においても、前記実施の形態と同様に、Ｑの向上と、ＳＲＦの低下の抑制効果があげられる。また、図７、図８の実施の形態によれば、図１、図２の実施の形態に比較してコイル状導体２の長辺部からの接合部６ｊ、７ｊ、６ｌ、７ｌ、６ｎ、７ｎの突出数がターン数（図２のの場合は３．５ターン、図８の場合は４．５）の割に少なくなり（図２の場合は長辺部における接合部の突出数が１０個、図８の場合は６個）、歩留まりの向上が期待できる。
【００２８】
また、図５、図６の実施の形態に比較しても、コイル状導体２の短辺部における接合部６ｋ、７ｋ、６ｍ、７ｍの突出数も、ターン数（図６の場合２．５ターン、図８の場合４．５ターン）の割には少なくなり、ＳＲＦ低下の抑制効果が図５、図６の場合に比較して高くなる。
【００２９】
前記各実施の形態においては、積層方向に透視した場合のコイル状導体２の形状を長方形としたが、長円形としてもよい。
【００３０】
本発明の構造は、従来の積層型チップインダクタに比較し、コイル状導体２が積層体１の外周側より内側に位置することから、従来のものよりコイル状導体２全体の線路長がやや短くなるので、インダクタンス値についていえば、比較的小さいインダクタンス値を得るもの（インダクタンス値が１０ｎＨ以下）に適用する場合に好適なものである。
【実施例】
【００３１】
（実施例１）多数個取り用のセラミックグリーンシートとして、ストロンチウム、カルシウム、アルミナ、酸化珪素からなるガラス７０ｗｔ％、アルミナ３０ｗｔ％の組成のセラミック組成物を含むものを用いた。この多数個取り用のグリーンシートに、図１、図２の実施の形態の形状を実現するためのスルーホール３ａ〜３ｅを設けた後、銀ペーストの印刷により、導体パターン２ａ〜２ｆをそれぞれ対応する多数個取り用のグリーンシートに印刷すると共に、前記スルーホール３ａ〜３ｅに銀ペーストを充填した。これらのグリーンシートを積層した後、完成寸法が１００５（長辺が１．０ｍｍ、幅および高さが０．５ｍｍ）となるようにチップ単体に切断し、９００℃で焼成した。その後、端子電極４ａ、４ｂの下地層となる銀ペーストを７００℃で焼付けし、さらにＮｉとＳｎとを電気めっきにより被着した。焼成後の導体パターン２ａ〜２ｆの幅は５０μｍ、接合部６ａ〜６ｅ、７ａ〜７ｅの幅を８０μｍ、導体パターン２ａ〜２ｆの厚みを１２μｍ、コイル状導体２の内径を長手方向が３２０μｍ、短手方向が１５０μｍ、導体パターン２ａ〜２ｆを介在させない絶縁層１ａ〜１ｊの厚みを３０μｍ、絶縁層１ｃ〜１ｊにおける導体パターン２ａ〜２ｆを介在させた部分の厚みを２０μｍ、ターン数を３．５とし、インダクタンス値が３．３ｎＨとなるように構成した。
【００３２】
また、比較例として、接合部６ａ〜６ｅ、７ａ〜７ｅの幅を前記と同様とし、その突出方向を内側にしたものとし、他の構成は前記実施例と同じにしてインダクタを構成した。
【００３３】
図９は前記実施例Ａと比較例Ｂについて、１０ＭＨｚから３０００ＭＨｚの範囲において、Ｑ値を測定した結果を示すグラフである。図９から明らかなように、本発明の実施例による場合、比較例に比較して、携帯電話で使用される周波数範囲（８００〜３０００ＭＨｚ）において、Ｑ値が６から１０優れている。
【００３４】
（実施例２）
図５、図６に示した実施の形態の構造をとるインダクタにおいて、コイル状導体２の幅、ターン数を前記実施例１と同じにし、インダクタンス値が３．３ｎＨとなるものにおいて、コイル状導体２の位置を変え、
（１）積層方向に透視した場合、接合部６ｆ〜６ｉ、７ｆ〜７ｉが端子電極４ｃ、４ｄに覆われない場合
（２）積層方向に透視した場合、接合部６ｆ〜６ｉ、７ｆ〜７ｉの一部が端子電極４ｃ、４ｄに覆われた場合
（３）積層方向に透視した場合、接合部６ｆ〜６ｉ、７ｆ〜７ｉの全部が端子電極４ｃ、４ｄに覆われた場合
についてそれぞれＳＲＦを調べたところ、（１）の場合：６．８ＧＨｚ、（２）の場合：６．３ＧＨｚ、（３）の場合：５．９ＧＨｚの結果が得られ、接合部が端子電極４ｃ、４ｄによって覆われる度合いを少なくすることが、ＳＲＦの低下を防止する意味で重要であることが判明した。
【図面の簡単な説明】
【００３５】
【図１】本発明による積層型チップインダクタの一実施の形態を積層方向に透視して見た図である。
【図２】図１の積層型チップインダクタの層構造図である。
【図３】図１の積層型チップインダクタのスルーホールとの接合部の構造を示す平面図である。
【図４】比較例の導体パターンの説明図である。
【図５】本発明による積層型チップインダクタの他の実施の形態を積層方向に透視して見た図である。
【図６】図５の積層型チップインダクタの層構造図である。
【図７】本発明による積層型チップインダクタの他の実施の形態を積層方向に透視して見た図である。
【図８】図７の積層型チップインダクタの層構造図である。
【図９】本発明の実施例と比較例の周波数に対するＱ値を比較して示すグラフである。
【図１０】従来の積層型チップインダクタの一例を積層方向に透視して見た図である。
【図１１】従来の積層型チップインダクタの他の例を積層方向に透視して見た図である。
【図１２】（Ａ）、（Ｂ）、（Ｃ）は従来の積層型チップインダクタのスルーホールとの接合部を示す図である。
【図１３】従来の積層型チップインダクタにおけるフラックスの流れを示す図である。
【符号の説明】
【００３６】
１：積層体、１ａ〜１ｊ：絶縁層、２：コイル状導体、２ａ〜２ｒ：導体パターン、３ａ〜３ｎ：スルーホール、４ａ〜４ｆ：端子電極、５ａ〜５ｆ：引き出し導体、６ａ〜６ｎ、７ａ〜７ｎ：接合部
【図１】
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【図３】
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【図２】
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【図４】
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【図５】
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【図７】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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