(57)【要約】【課題】素子構造が簡単で、製造工程数やコストを低減する。【解決手段】半導体基板１１上の所定領域に、ゲート絶縁膜１２及びゲート電極１３が形成される。ゲート絶縁膜１２の下に、エッチングにより、半導体基板非削除部１１Ａが形成されると共に、この非削除部１１Ａの周囲に半導体基板削除領域１１Ｂが形成される。削除領域１１Ｂに、低濃度のＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄが形成された後、ゲート電極１３、ゲート絶縁膜１２及び非削除部１１Ａの側面に、サイドウォール１５が形成される。その後、サイドウォール１５の周囲の削除領域１１Ｂ下に、高濃度のソース領域１６Ｓ及びドレイン領域１６Ｄが形成される。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体基板上の所定領域に形成されたゲート絶縁膜及び前記ゲート絶縁膜上のゲート電極と、
前記半導体基板表面における前記ゲート電極領域外が所定の深さエッチングされ、前記ゲート絶縁膜下に形成された半導体基板非削除部及びこの周囲の半導体基板削除領域と、
第１の不純物イオンの拡散領域からなり、前記ゲート電極領域に隣接して前記半導体基板削除領域に形成されたＬＤＤソース領域及びＬＤＤドレイン領域と、
前記ゲート電極、前記ゲート絶縁膜及び前記半導体基板非削除部の側面に形成された絶縁膜のサイドウォールと、
前記第１の不純物イオンよりも高濃度の第２の不純物イオンの拡散領域からなり、前記サイドウォールの形成領域に隣接して前記半導体基板削除領域に形成されたソース領域及びドレイン領域と、
を有することを特徴とする半導体装置。
【請求項２】
半導体基板上の所定領域にゲート絶縁膜を形成すると共に、前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体基板の表面を所定の深さエッチングし、前記ゲート絶縁膜下に半導体基板非削除部を形成すると共に、前記半導体基板非削除部の周囲に半導体基板削除領域を形成する工程と、
前記ゲート電極をマスクとして第１の不純物イオンを前記半導体基板削除領域に注入し、ＬＤＤソース領域及びＬＤＤドレイン領域を形成する工程と、
前記ゲート電極、前記ゲート絶縁膜及び前記半導体基板非削除部の側面に、絶縁膜のサイドウォールを形成する工程と、
前記ゲート電極及び前記サイドウォールをマスクとして、前記第１の不純物イオンよりも高濃度の第２の不純物イオンを前記半導体基板削除領域に注入し、ソース領域及びドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記ソース領域及び前記ドレイン領域の形成後に、注入イオンの活性化及び半導体基板の結晶性回復のための熱処理を行うことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ソース・ドレイン領域がＬＤＤ（Lightly Doped Drain）構造になったＭＯＳＦＥＴ（ＭＯＳ型電界効果トランジスタ）等の半導体装置及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、ＬＤＤ構造になった半導体装置（例えば、半導体不揮発性メモリ）に関する技術としては、例えば、次のような文献に記載されるものがあった。
【０００３】
【特許文献１】特開平１０−２４７６９３号公報
【０００４】
図４（ａ）〜（ｆ）は、一般的なＬＤＤ構造を用いたＭＯＳＦＥＴの製造方法例を示す製造工程図である。
【０００５】
このＭＯＳＦＥＴでは、図４（ａ）において、シリコン（Ｓｉ）基板からなる半導体基板１の表面に、酸化膜を堆積して素子分離領域を形成すると共に、ゲート酸化膜であるゲート絶縁膜２を堆積する。図４（ｂ）において、ゲート絶縁膜２上に電極材を堆積し、リソグラフィ技術及びエッチング技術により、その電極材及びゲート絶縁膜２を選択的に除去してゲート電極３を形成する。図４（ｃ）において、ゲート電極３をマスクとして半導体基板１に不純物イオンを注入し、ソース及びドレインの一部となるＬＤＤソース領域４Ｓ及びＬＤＤドレイン領域４Ｄ（不純物濃度１×１０１８〜１×１０２０ｃｍ−３）を形成する。
【０００６】
次に、図４（ｄ）において、ＣＶＤ（化学的気相成長）法により、酸化膜からなる絶縁膜を半導体基板全面に堆積し、エッチング技術によりゲート電極３の側壁部のみ絶縁膜を残すことにより、サイドウォール５を形成する。図４（ｅ）において、ゲート電極３及びサイドウォール５をマスクとして、半導体基板１に不純物イオンを注入することにより、ソース領域６Ｓ及びドレイン領域６Ｄ（不純物濃度１×１０２０〜１×１０２２ｃｍ−３）を形成する。その後、図４（ｆ）において、注入イオンの活性化及び半導体基板１の結晶性回復のため熱処理（活性化アニール）を行い、完成する。
【０００７】
図５は、特許文献１に記載されたトンネル伝導を説明するためのエネルギーバンドを示す図である。
【０００８】
図４のようなＬＤＤ構造を持つ半導体素子では、特許文献１に記載されているように、ドレイン・バンド間トンネル現象（即ち、ゲート電極とその下に入り込んできているドレイン領域との間で、ドレイン・バンド間トンネル電流が発生する現象）による電子・ホール対の発生は、ポテンシャル変化によって価電子帯と伝導帯のエネルギー状態が等しくなった領域（図５中の斜線で示す領域７）における、価電子帯から伝導帯への電子電界放出であるため、ポテンシャル分布に強く依存する。
【０００９】
即ち、ドレイン領域６Ｄが比較的低濃度（約１×１０１８ｃｍ−３以下程度）の場合には、価電子帯と伝導帯のエネルギー状態が等しくなった領域７のポテンシャル勾配は緩やかであるため、バンド間トンネル現象による電子・ホール対の発生速度は小さい。これに対し、ドレイン領域６Ｄが比較的高濃度（約１×１０１９ｃｍ−３以上程度）の場合には、価電子帯と伝導帯のエネルギー状態が等しくなるほどにポテンシャルは変化せず、そのためバンド間のトンネル現象は生じない。そして、両者の中間的な濃度（約１×１０１８ｃｍ−３  〜１×１０１９ｃｍ−３）では、価電子帯と伝導帯のエネルギー状態が等しくなった領域７のポテンシャル勾配は急峻で、バンド間トンネル現象による電子・ホール対発生速度が非常に大きくなる。従って、バンド間トンネル現象による消費電流を充分に小さくするためには、ドレイン領域６Ｄを比較的低濃度（約１×１０１８ｃｍ−３以下程度）に形成するか、或いは高濃度（約１×１０１９ｃｍ−３以上程度）に形成することが必要となる。一方、高速動作を行うためには、ドレイン領域６Ｄの抵抗を下げる必要があり、その点からドレイン領域６Ｄは高濃度であるほど望ましい。
【００１０】
以上のような条件から、通常は高ドーズ量のイオン注入等によって、ドレイン領域６Ｄには充分に高い濃度領域を形成するように製造が行われる。
【００１１】
しかしながら、そのように高ドーズ量のイオン注入等により形成されたドレイン領域６Ｄは、ゲート絶縁膜２直下で濃度分布を有するため、必然的にバンド間トンネル現象による電子・ホール対の発生速度が非常に大きくなる領域が形成されて、大きなリーク電流を生じてしまうという問題がある。又、ＭＯＳＦＥＴをｎチャネル型として形成した場合に、上述のバンド間トンネル現象によって発生した電子・ホール対のうち、ドレイン領域６Ｄから半導体基板１に向かう電界によってエネルギーを得たホールがゲート絶縁膜２中に注入される現象は、ゲート絶縁膜２の長期信頼性に悪影響を及ぼし、或いはメモリセルの書き込み速度等の諸特性を劣化させることが知られている。
【００１２】
その劣化に対する防止策として、ドレイン領域６Ｄを更に低濃度の拡散層で覆って、電界強度を弱めるような構造を用いる場合があるが、そのような場合にはチャネル長の実質的減少は避けられず、ＭＯＳＦＥＴの製造を困難なものにする。
【００１３】
このような問題点を解決する手法の１つとして、特許文献１に記載されているように、ソース領域６Ｓ及びドレイン領域６Ｄ上にそれぞれ積み上げ拡散層を積み上げる構造が提案されている。
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかしながら、従来の特許文献１のソース・ドレインを積み上げる構造では、積み上げ工程を追加するため、半導体素子の構造が複雑になり、又、製造工程数やコストが増大するという課題があった。
【００１５】
本発明は、前記従来技術の課題を解決し、構造が簡単で、製造工程数やコストを低減できる半導体装置及びその製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記課題を解決するために、本発明の半導体装置では、半導体基板上の所定領域に形成されたゲート絶縁膜及び前記ゲート絶縁膜上のゲート電極と、前記半導体基板表面における前記ゲート電極領域外が所定の深さエッチングされ、前記ゲート絶縁膜下に形成された半導体基板非削除部及びこの周囲の半導体基板削除領域と、第１の不純物イオンの拡散領域からなり、前記ゲート電極領域に隣接して前記半導体基板削除領域に形成されたＬＤＤソース領域及びＬＤＤドレイン領域と、前記ゲート電極、前記ゲート絶縁膜及び前記半導体基板非削除部の側面に形成された絶縁膜のサイドウォールと、前記第１の不純物イオンよりも高濃度の第２の不純物イオンの拡散領域からなり、前記サイドウォールの形成領域に隣接して前記半導体基板削除領域に形成されたソース領域及びドレイン領域と、を有している。
【発明の効果】
【００１７】
本発明では、半導体基板非削除部を設けてゲート絶縁膜とＬＤＤソース領域及びＬＤＤドレイン領域との間の距離を大きくしているので、例えば、ゲート電圧０Ｖ付近のソース・ドレイン間に流れるドレイン電流値が、従来技術に比べて小さくなり、スタンバイ時（待機時）のドレイン電流を小さくできる。そのため、従来技術に比べ、駆動電流値をそのままにオフリーク電流を向上することができる。更に、半導体基板を削った半導体基板削除領域に、ＬＤＤソース領域及びソース領域とＬＤＤドレイン領域及びドレイン領域とを形成する構造であるため、素子構造が簡単で、製造工程数やコストを低減できる。
【発明を実施するための最良の形態】
【００１８】
本発明の半導体装置を製造するには、先ず、半導体基板上の所定領域にゲート絶縁膜を形成すると共に、前記ゲート絶縁膜上にゲート電極を形成する。前記ゲート電極をマスクとして前記半導体基板の表面を所定の深さエッチングし、前記ゲート絶縁膜下に半導体基板非削除部を形成すると共に、前記半導体基板非削除部の周囲に半導体基板削除領域を形成する。
【００１９】
次に、前記ゲート電極をマスクとして第１の不純物イオンを前記半導体基板削除領域に注入し、ＬＤＤソース領域及びＬＤＤドレイン領域を形成する。前記ゲート電極、前記ゲート絶縁膜及び前記半導体基板非削除部の側面に、絶縁膜のサイドウォールを形成する。その後、前記ゲート電極及び前記サイドウォールをマスクとして、前記第１の不純物イオンよりも高濃度の第２の不純物イオンを前記半導体基板削除領域に注入し、ソース領域及びドレイン領域を形成する。
【実施例１】
【００２０】
（構成）
図１（ａ）〜（ｈ）は、本発明の実施例１を示すＬＤＤ構造を用いたＭＯＳＦＥＴの製造方法例を示す製造工程図であり、同図（ｈ）が電極形成工程後のＭＯＳＦＥＴを示す概略の断面図である。
【００２１】
図１（ｇ）に示すように、本実施例１のＭＯＳＦＥＴは、Ｓｉ基板等からなる半導体基板１１を有し、この半導体基板１１上の所定領域に半導体基板非削除部（以下単に「非削除部」という。）１１Ａが形成されている。非削除部１１Ａの周囲には、エッチングにより所定の深さの半導体基板削除領域（以下単に「削除領域」という。）１１Ｂが形成されている。非削除部１１Ａ上には、ゲート酸化膜等のゲート絶縁膜１２が形成され、更にこのゲート絶縁膜１２上にゲート電極１３が形成されている。
【００２２】
半導体基板１１における非削除部１１Ａの周囲の削除領域１１Ｂ内には、第１の不純物イオンの注入によって低濃度のＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄが形成され、これらのＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄの一部が非削除部１１Ａ下に入り込んでいる。非削除部１１Ａ、ゲート絶縁膜１２及びゲート電極１３の側面には、酸化膜等の絶縁膜からなるサイドウォール１５が形成されている。サイドウォール１５の周囲の削除領域１１Ｂ内には、第２の不純物イオンの注入によって高濃度のソース領域１６Ｓ及びドレイン領域１６Ｄが形成されている。ソース領域１６Ｓ及びドレイン領域１６Ｄは、ＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄよりも深く形成され、該ソース領域１６Ｓ及びドレイン領域１６Ｄの一部がサイドウォール１５下に入り込んでいる。
【００２３】
ゲート電極１３、サイドウォール１５、ソース領域１６Ｓ、及びドレイン領域１６Ｄの全面をお覆うように酸化膜等の絶縁膜１７が形成され、この絶縁膜１７の所定箇所が開口されてアルミニュウム（Ａｌ）等の金属電極材料が埋め込まれ、金属製のソース電極１８Ｓ、ドレイン電極１８Ｄ、及びゲート電極１８Ｇが形成されている。金属製のソース領域１８Ｓはソース領域１６Ｓに、ドレイン電極１８Ｄはドレイン領域１６Ｄに、ゲート電極１８Ｇはゲート電極１３に、それぞれ電気的に接続されている。
【００２４】
（製造方法例）
図１（ａ）〜（ｈ）を参照しつつ、本実施例１のＬＤＤ構造を用いたＭＯＳＦＥＴの製造工程の一例を説明する。
【００２５】
先ず、図１（ａ）のゲート絶縁膜堆積工程において、Ｓｉ基板からなる半導体基板１１の表面に、図示しない酸化膜を堆積して素子分離領域を形成した後、８５０°Ｃウェット酸化、１０分程度の熱酸化で、ゲート酸化膜からなるゲート絶縁膜１２を堆積させる。
【００２６】
図１（ｂ）のゲート電極形成工程において、ＣＶＤ法で電極材のポリＳｉ膜を１５０ｎｍ〜２５０ｎｍ程度堆積する。ポリＳｉ膜の全面をレジスト膜でマスキング（被着）し、ホトリソグラフィ技術及びエッチング技術により、該ポリＳｉ膜の所定箇所を除去してゲート電極１３を形成すると共に、該ゲート電極１３下にゲート絶縁膜１２を残す。
【００２７】
図１（ｃ）の基板エッチング工程において、ゲート電極１３をマスクとして半導体基板１１を所定の深さだけオーバエッチングし、削除領域１１Ｂを形成すると共に、ゲート絶縁膜１２下に非削除部１１Ａを残す。
【００２８】
図１（ｄ）のＬＤＤイオン注入工程において、ゲート電極１３をマスクとして削除領域１１Ｂに、砒素等の第１の不純物イオンを１０ｋｅＶ１Ｅ１４（ｃｍ−２）前後でイオン注入し、ソース及びドレインの一部となるＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄ（不純物濃度１×１０１８〜１×１０２０ｃｍ−３）を形成する。これらのＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄの一部は、非削除部１１Ａ下まで拡散する。
【００２９】
図１（ｅ）のサイドウォール形成工程において、ＣＶＤ法で酸化膜等のサイドウォール用絶縁膜を１５０ｎｍ〜２５０ｎｍ程度堆積する。全面をレジスト膜でマスキングし、ホトリソグラフィ技術及びエッチング技術により、ゲート電極１３、ゲート絶縁膜１２及び非削除部１１Ａの側面のみサイドウォール用絶縁膜を残し、サイドウォール１５を形成する。
【００３０】
図１（ｆ）のソース・ドレインイオン注入工程において、ゲート電極１３及びサイドウォール１５をマスクとして削除領域１１Ｂに、砒素等の第２の不純物イオンを７０ｋｅＶ５Ｅ１５（ｃｍ−２）前後でイオン注入し、ソース領域１６Ｓ及びドレイン領域１６Ｄ（不純物濃度１×１０２０〜１×１０２２ｃｍ−３）を形成する。これらのソース領域１６Ｓ及びドレイン領域１６Ｄは、ＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄよりも深く拡散し、更に該ソース領域１６Ｓ及びドレイン領域１６Ｄの一部が、サイドウォール１５下の削除領域１１Ｂまで拡散する。
【００３１】
図１（ｇ）の活性化熱処理工程において、注入イオンの活性化及び半導体基板１１の結晶性回復のために、窒素（Ｎ）等の雰囲気中で１０００°Ｃ、１０秒程度の熱処理（活性化アニール）を行う。これにより、ソース領域１６Ｓ及びドレイン領域１６Ｄが活性化されて深くなる。
【００３２】
その後、図１（ｈ）の電極形成工程において、ＣＶＤ法で酸化膜等の絶縁膜１７を堆積させた後、この絶縁膜１７をレジスト膜でマスキングし、ホトリソグラフィ技術及びエッチング技術により、該絶縁膜１７の電極形成予定箇所を開口する。この開口部分にＡｌ等の金属電極材料を埋め込み、ソース電極１８Ｓ、ドレイン電極１８Ｄ及びゲート電極１８Ｇを形成する。これにより、金属製のソース領域１８Ｓがソース領域１６Ｓに、ドレイン電極１８Ｄがドレイン領域１６Ｄに、ゲート電極１８Ｇがゲート電極１３に、それぞれ電気的に接続され、ＬＤＤ構造を用いたＭＯＳＦＥＴの製造工程が終了する。
【００３３】
（作用・効果）
本実施例１では、  次の（１）〜（４）のような作用・効果が得られる。
【００３４】
（１）  ＬＤＤイオン注入前にエッチングを行って半導体基板１１の表面を削り、非削除部１１Ａ及び削除領域１１Ｂを形成する図１（ｃ）の基板エッチング工程を有しているので、半導体基板１１を削ることで、ゲート絶縁膜１２下の不純物拡散層の不純物分布を変更することができる。
【００３５】
（２）  図２は、本実施例１を用いたときのゲート電圧−ドレイン電流依存を示すゲート電圧−ドレイン電流特性図である。
【００３６】
この図２において、実線は従来技術のＭＯＳＦＥＴの特性曲線、破線は本実施例１のＭＯＳＦＥＴの特性曲線である。本実施例１では、非削除部１１Ａを設けてゲート絶縁膜１２とＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄとの間の距離を大きくしているので、例えば、ゲート電圧０Ｖ付近のソース・ドレイン間に流れるドレイン電流値が、従来技術に比べて小さくなり、スタンバイ時のドレイン電流を小さくできる。そのため、従来技術に比べ、駆動電流値をそのままにオフリーク電流を向上することができる。この理由を次の（３）で説明する。
【００３７】
（３）  図３は、従来技術と本実施例１における半導体基板１，１１表面でのエネルギーバンド図である。
【００３８】
この図３において、チャネル拡散層領域２０は図１のＬＤＤソース領域１４Ｓ及びソース領域１６ＳとＬＤＤドレイン領域１４Ｄ及びドレイン領域１６Ｄとの間の領域に対応する。符号Ｅｖは価電子帯の上限、Ｅｃは伝導帯（conduction band）の下限、ＥｃとＥｖの間は禁止帯（電子・正孔が存在できない領域）、Ｅｉはフェルミ準位（ＥｃとＥｖの中心値）、Ｅｉ（ｘ）はリーク電流となる電子対のエネルギーである。従来技術では実線で描かれたＥｖとＥｆｎのバンド高さであるのに対し、本実施例１では破線で描かれたＥｆｎとＥｃのバンド高さになっている。
【００３９】
リーク電流とは、チャネル拡散層領域２０の電子がエネルギーバンド（枠２１、枠２２）を越えて流れる電流であり、又、オフリーク電流とは、ＭＯＳＦＥＴのソース・ドレイン間がオフ状態の時のリーク電流である。バンド高さＨが小さく、バンド幅Ｌが大きいと、電子の飛び越える量が少なくなるため、リーク電流が流れなくなる。
【００４０】
ゲート電圧が低く、ＬＤＤドレイン領域１４Ｄとチャネル拡散層領域２０の濃度が濃い場合、電子がエネルギーバンドを越えることがある。この電子が電流となって流れるのであるが、本実施例１のように、非削除部１１Ａを設けてゲート絶縁膜１２とＬＤＤソース領域１４Ｓ及びＬＤＤドレイン領域１４Ｄとの間の距離を大きくすると、従来技術に比べて濃度が低くなるので、電子がエネルギーバンドを越え難くなり、これによってリーク電流（オフリーク電流）を抑制することができる。
【００４１】
（４）  半導体基板１１を削った削除領域１１Ｂに、ＬＤＤソース領域１４Ｓ及びソース領域１６ＳとＬＤＤドレイン領域１４Ｄ及びドレイン領域１６Ｄとを形成する構造であるため、素子構造が簡単で、製造工程数やコストを低減できる。
【実施例２】
【００４２】
本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例である実施例２としては、例えば、次の（ａ）、（ｂ）のようなものがある。
【００４３】
（ａ）  実施例１では、ＬＤＤ構造を用いたＭＯＳＦＥＴについて説明したが、本発明の特徴は、ゲート下に非削除部１１Ａを有する構造であり、このような構造を有していれば、ＭＯＳＦＥＴ以外の他の不揮発性メモリセル等の種々の半導体装置に適用可能である。
【００４４】
（ｂ）  図１の製造方法の材料、温度、時間等の製造条件は一例であり、製造対象となる半導体装置に応じて種々の変更が可能である。
【図面の簡単な説明】
【００４５】
【図１】本発明の実施例１を示すＬＤＤ構造を用いたＭＯＳＦＥＴの製造方法例を示す製造工程図である。
【図２】本実施例１を用いたときのゲート電圧−ドレイン電流依存を示すゲート電圧−ドレイン電流特性図である。
【図３】従来技術と本実施例１における半導体基板表面でのエネルギーバンド図である。
【図４】一般的なＬＤＤ構造を用いたＭＯＳＦＥＴの製造方法例を示す製造工程図である。
【図５】トンネル伝導を説明するためのエネルギーバンドを示す図である。
【符号の説明】
【００４６】
１１      半導体基板
１１Ａ      非削除部
１１Ｂ      削除領域
１２      ゲート絶縁膜
１３，１８Ｇ      ゲート電極
１４Ｄ      ＬＤＤドレイン領域
１４Ｓ      ＬＤＤソース領域
１５      サイドウォール
１６Ｄ      ドレイン領域
１６Ｓ      ソース領域
【図１】
2005277024.tif 000003
【図２】
2005277024.tif 000004
【図３】
2005277024.tif 000005
【図４】
2005277024.tif 000006
【図５】
2005277024.tif 000007