(57)【要約】【課題】基本クロックが高周波になればなるほど、正確なＰＷＭをデジタル的に生成することが困難となっていた。【解決手段】リングカウンタ上のアクティブパルスの巡回を制御するクロックの周波数を上げること無く、ＰＷＭ信号の分解能を２倍に向上させる為、従来のＰＷＭ信号生成回路のリングカウンタの各フリップフロップの間に、逆相クロックに同期してデータラッチを行うフリップフロップを介在させ、正相クロック同期でリングカウンタ上を巡回するパルスに逆相クロック同期分の半周期パルスを上乗せする形で、２倍のＰＷＭ分解能を実現するＰＷＭ信号生成回路を提供する。【選択図】      図６
2005005770.tif 000002
【特許請求の範囲】
【請求項１】
クロックのエッジに同期してデータをラッチするＮ個のフリップフロップ、前記クロックの逆相エッジに同期してデータをラッチするＮ−１個のフリップフロップを備え、前記Ｎ個の各フリップフロップの間に前記Ｎ−１個の各フリップフロップが介在し、且つ、前記Ｎ個のフリップフロップの最後段から最前段へとデータが送信される構成のリングカウンタと、
このリングカウンタの２Ｎ−１ビットの出力のそれぞれに対応した２Ｎ−１ビットのデータを更新し出力するパターンレジスタを備え、
このパターンレジスタのビットが、前記リングカウンタのアクティブレベルを有効とするレベルであるとき、前記リングカウンタを巡回するアクティブレベルを出力させることを特徴とするＰＷＭ信号生成回路。
【請求項２】
Ｍビットの２進数データを、前記リングカウンタに入力されるクロックのＮ倍の周期のクロックに同期して、更新し出力する２進データレジスタと、
前記２進データレジスタの出力に対応する１０進数データと同数のビットに、前記アクティブレベルを有効とするレベルを出力するデコーダと、
前記デコーダに対し、前記アクティブレベルを有効とするレベルの出力ビット位置を決めるモード信号を、前記リングカウンタに入力されるクロックのＮ倍の周期のクロックに同期して、更新し出力するモード信号レジスタとを備え、
前記デコーダの出力データを前記パターンレジスタでラッチすることを特徴とする請求項２記載のＰＷＭ信号生成回路。
【請求項３】
前記リングカウンタの所定のフリップフロップに対し、前記アクティブレベルに相当し前記リングカウンタに入力されるクロック周期以上の周期を有する外部信号ラインが接続されることを特徴とする請求項１及び請求項２記載のＰＷＭ信号生成回路。
【請求項４】
前記リングカウンタには、所定のフリップフロップに対し、巡回するアクティブレベルの入力を阻止する信号ラインが接続されていることを特徴とする請求項３記載のＰＷＭ信号生成回路。
【請求項５】
前記巡回するアクティブレベルの入力を阻止する信号ラインは、リングカウンタに入力されるクロックのＮ倍以上の時間幅の阻止レベルを出力し得ることを特徴とする請求項４記載のＰＷＭ信号生成回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、設定されたデータに基づいた所定周期におけるＤＵＴＹのデジタルＰＷＭ信号を出力する信号生成回路に関するものである。
【０００２】
【従来の技術】
従来のＰＷＭ信号生成回路として、デジタル方式としては、例えばカウンタのカウント値と比較値との一致をみて、ＰＷＭ信号のレベルを変化させるといった構成のものや、ダウンカウンタに一定周期でデータをロードし、クロックが入力する都度カウンタの値をディクリメントし、カウント値が０になったところでパルスを出力し、次のデータロードタイミングでパルスの出力を止め、この動作を一定周期で繰り返して、ロードデータに対応したＤＵＴＹのパルスを出力するといった構成のものがある。（特許文献１参照）。
【０００３】
又、アナログ方式としては、一定周期で発生する三角波と、ＤＵＴＹデータをＤ／Ａ変換したアナログレベル信号を比較し、この比較結果をＰＷＭ信号として出力するといった構成のものがある。
【０００４】
【特許文献１】
特開２００１−２５１３７０号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、デジタル方式においては、忠実なＤＵＴＹの確保、アナログ方式においては短い周期におけるＰＷＭ信号の生成といったメリットがあるが、その反面、デジタル方式においては、高速な周期のパルス生成システム、例えば、数１０ＮＳ周期の画像クロックの間に、設定データに対応したＤＵＴＹのＰＷＭ信号を生成するシステムを構成する場合、上述のデジタル方式における同期式のカウンタに対し、パルスの最小分解能に対応した数ＮＳレベルの周期の高速クロックを入力しても、カウンタのビット間の論理ゲートの遅延時間が高速クロックの周期に収まらず、正常なカウント動作を遂行できない。このため、設定データに忠実なパルスを生成することができなくなってしまう。
【０００６】
また、アナログ方式の場合、ＰＷＭ信号の発生パターンが三角波に依存してしまう。具体的には、図３に示すように所定のデータを変換したアナログレベルＡ，Ｂ，Ｃに対して、周期におけるＰＷＭの立ち上がり及び立ち下がりタイミングがＴＡ１，ＴＡ２，ＴＢ１，ＴＢ２，ＴＣ１，ＴＣ２といったように固定値になってしまい、パターン発生の自由度がなくなってしまう。このようなＰＷＭ信号を、例えばレーザー駆動パルスとして使用してプリントを行うと、画素の境界部分がプリントできないという不具合が生じる。
【０００７】
図４に具体的なプリントの様子を示す。図４の（ａ）は、表現したい画像である。（ｂ）は図３に示したアナログＰＷＭ信号を用いて再現した画像であり、画素の境界部分がつながらず、再現性の悪い画像となってしまう。
【０００８】
本発明は、上記問題点を解消するためになされたもので、本発明にかかる目的は、正確な分解能を実現できるデジタルＰＷＭ信号生成回路を簡易な構成で提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために、従来のリングカウンタ構成のＰＷＭ信号生成回路に対して、リングカウンタ上のアクティブパルスの巡回を制御するクロックの周波数を上げること無く、ＰＷＭ信号の分解能を２倍に向上させる為、従来のＰＷＭ信号生成回路のリングカウンタの各フリップフロップの間に、逆相クロックに同期してデータラッチを行うフリップフロップを介在させ、正相クロック同期でリングカウンタ上を巡回するパルスに逆相クロック同期分の半周期パルスを上乗せする形で、２倍のＰＷＭ分解能を実現するＰＷＭ信号生成回路を提供する。
【００１０】
【発明の実施の形態】
図１に、このリングカウンタ構成のＰＷＭ信号生成回路を示す。図における１は、ＣＬＫ＿Ｌの立ち上がりでパルス幅に対応した２進数データをラッチするレジスタである。本図ではこのレジスタのビット幅を３とする。２はＰＷＭ信号の出力パターンのバリエーションを決める信号ＭＯＤＥをラッチするレジスタで、同じくＣＬＫ＿Ｌの立ち上がりに同期する。本図ではこのレジスタのビット幅を２とする。３はデコーダで、８ビットの出力を有し、１が出力するデータを、２が出力するＭＯＤＥ信号の設定に応じて変換した１０進数の数だけ所定のビットにＨｉレベル：１を出力する。本図では、レジスタ１の出力データ（Ｑ２，Ｑ１，Ｑ０）とデコーダ３の出力データ（Ｑ７，Ｑ６，Ｑ５，Ｑ４，Ｑ３，Ｑ２，Ｑ１，Ｑ０）がＭＯＤＥ（レジスタ２出力）によって以下のように対応するよう信号設定されているとする。
【００１１】
ＭＯＤＥ＝０の時、下位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１２】
レジスタ１出力    デコーダ３出力
（０，０，０）    （０，０，０，０，０，０，０，０）
（０，０，１）    （０，０，０，０，０，０，０，１）
（０，１，０）    （０，０，０，０，０，０，１，１）
（０，１，１）    （０，０，０，０，０，１，１，１）
（１，０，０）    （０，０，０，０，１，１，１，１）
（１，０，１）    （０，０，０，１，１，１，１，１）
（１，１，０）    （０，０，１，１，１，１，１，１）
（１，１，１）    （０，１，１，１，１，１，１，１）
【００１３】
ＭＯＤＥ＝１の時、上位ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１４】
レジスタ１出力    デコーダ３出力
（０，０，０）    （０，０，０，０，０，０，０，０）
（０，０，１）    （１，０，０，０，０，０，０，０）
（０，１，０）    （１，１，０，０，０，０，０，０）
（０，１，１）    （１，１，１，０，０，０，０，０）
（１，０，０）    （１，１，１，１，０，０，０，０）
（１，０，１）    （１，１，１，１，１，０，０，０）
（１，１，０）    （１，１，１，１，１，１，０，０）
（１，１，１）    （１，１，１，１，１，１，１，０）
【００１５】
ＭＯＤＥ＝２の時、中央ビットから順にＨｉレベルを埋めていくパターン設定となる。
【００１６】
レジスタ１出力    デコーダ３出力
（０，０，０）    （０，０，０，１，０，０，０，０）
（０，０，１）    （０，０，０，１，１，０，０，０）
（０，１，０）    （０，０，１，１，１，０，０，０）
（０，１，１）    （０，０，１，１，１，１，０，０）
（１，０，０）    （０，１，１，１，１，１，０，０）
（１，０，１）    （０，１，１，１，１，１，１，０）
（１，１，０）    （１，１，１，１，１，１，１，０）
（１，１，１）    （１，１，１，１，１，１，１，１）
【００１７】
ＭＯＤＥ＝３の時、１周期の間に２つ以上のパルスが発生するようにＨｉレベルが割り当てられていくパターン設定となる。
【００１８】
レジスタ１出力    デコーダ３出力
（０，０，０）    （１，０，０，０，０，０，０，１）
（０，０，１）    （１，１，０，０，０，０，１，１）
（０，１，０）    （１，１，１，０，０，１，１，１）
（０，１，１）    （０，１，０，０，０，０，１，０）
（１，０，０）    （０，１，１，０，０，１，１，０）
（１，０，１）    （０，１，０，１，１，０，１，０）
（１，１，０）    （０，１，０，１，０，１，０，１）
（１，１，１）    （１，０，１，０，１，０，１，０）
【００１９】
４は３の出力をＣＬＫ＿Ｌの立ち上がりでラッチするレジスタである。５は、８個のＤフリップフロップ（以下ＤＦＦと記す）からなるリングカウンタで、各ＤＦＦは、ＣＬＫ＿Ｈの立ち上がりで前段のＤＦＦの出力をラッチする。６は２入力ＡＮＤゲート群で、それぞれのゲートの一方の入力には、レジスタ４の各ビットが接続され、もう一方の入力には、５の各ＤＦＦの出力が接続される。７は８入力のＯＲゲートで、６の全ての出力が接続され、その出力ＰＷＭＯＵＴが、ＰＷＭ信号出力となる。８は、トリガ入力の立ち上がりエッジを検出して、ＣＬＫ＿Ｈの周期と同一幅の出力パルスを発生させるパルス生成回路である。９は、２入力ＯＲゲートで、一方の入力には８の出力が接続され、もう一方の入力には、ＤＦＦ５＿７のＱ出力が接続される。
【００２０】
１０は、ＣＬＫ＿ＨをもとにＣＬＫ＿Ｌを生成するＤＦＦである。５＿０が９を介して、８からのパルスあるいはリングカウンタ上を巡回するＨｉレベルを出力した時、その立ち上がりのタイミングで、電源ＶＤＤからのＨｉレベルをラッチし、５＿４からのＨｉレベルにより、そのＨｉレベルがＬｏｗレベルにリセットされる。このようにして、ＣＬＫ＿Ｈを８分周したＣＬＫ＿Ｌが生成され、レジスタ１，２及び４に入力されている。
【００２１】
１１は、２入力のＡＮＤゲートで、一方の入力には５＿６からの出力が入力され、もう一方の入力には、パルスクリア信号が入力されている。このパルスクリア信号が任意のタイミングで、ＣＬＫ＿Ｌの１周期以上のＬｏｗレベルのパルスを出力することにより、リングカウンタ５を巡回するＨｉレベルパルスが５＿６から出力されるタイミングで捕らえて、５＿７にＬｏｗレベルとして出力し、リングカウンタ上から巡回するパルスを消滅させることができる。
【００２２】
次に、このＰＷＭ信号生成回路の動作に関して、図２のタイミングチャートを参照しながら、以下に説明を進める。尚、構成上の全てのレジスタ、ＤＦＦは、システムリセットによって、既にその出力がＬｏｗレベルにリセットされているとする。また、パルスクリア信号はＨｉレベルに設定されているとする。時刻ｔ１で、トリガ入力が立ち上がると、このエッジをパルス生成回路８が検出し、時刻ｔ２で、ｔ３間で、Ｈｉレベルとなるパルスを発生する。ここで、トリガ入力に相当する信号としては、例えば、レーザー露光の基準となるビーム検知センサからの検知信号等が考えられる。時刻ｔ３では、８からのパルス出力がＤＦＦ５＿０でラッチされ、その出力で、ＤＦＦ１０が、ＶＤＤのＨｉレベルをラッチし、ＣＬＫ＿Ｌが立ち上がる。このＣＬＫ＿Ｌの立ち上がりで、レジスタ４は、レジスタ１，レジスタ２のリセット値を受けてデコーダ３が出力したデータ“０，０，０，０，０，０，０，０，”をラッチする。この値がＡＮＤゲート６＿０〜６＿７の一方の入力に送信される。
【００２３】
また、レジスタ１、レジスタ２は、外部から送信される３ビットのデータ＝“０１１”と２ビットのＭＯＤＥ信号＝１をそれぞれラッチする。その後、パルスは５＿７までＣＬＫ＿Ｈが立ち上がる都度シフトされていき、時刻ｔ４で再び５＿０にラッチされる。このパルスの巡回動作は、パルスクリア信号にＬｏｗレベルが入力されるか、システムリセットがかかるまで、繰り返される。このパルス発生及び巡回における動作は、高速のＣＬＫ＿Ｈによって遂行されるが、この系のパスに存在するゲートは、８と５＿０間のＡＮＤゲート、ＯＲゲートと、５＿６、５＿７間のＡＮＤゲートだけで、ＤＦＦ間でセットアップタイムを満足できず誤動作に至ること無く、数ＮＳ周期の高速動作にも充分対応できる。時刻ｔ３，ｔ４間でのＰＷＭＯＵＴは、全てのＡＮＤゲートの片側に０が設定されているので、ＯＲゲート７にはＨｉレベルが入力されることは無く、終始Ｌｏｗレベルとなる。時刻ｔ４，ｔ６間では、レジスタ１＝“０１１”、レジスタ２＝１からデコーダ３が出力する“１１１０００００”をレジスタ４がラッチし、レジスタ４からの１が片側に設定されるＡＮＤゲート６＿５，６＿６、６＿７に対応する５＿５、５＿６，５＿７がパルスを出力しているｔ５，ｔ６間のみＯＲゲート７にＨｉレベルが入力され、ＰＷＭＯＵＴはＨｉレベルを出力する。
【００２４】
以降、ＭＯＤＥ信号と、データに応じてデコーダ３が所定の変換データを出力し、レジスタ４でそのデータをラッチする動作がＣＬＫ＿Ｌの周期で遂行される。このシステムでは、デコーダによって、様々なバリエーションのパターン設定が可能なので、このＰＷＭ信号生成回路をレーザー駆動に応用すれば、図４（ａ）に示すような表現したい画像に対して、同図（ｃ）に示すような画像を得ることができる。図５（ａ）のような１画素中に間欠部分が存在する画像も同図（ｂ）のように表現できる。
【００２５】
しかしながら、図１の場合、このレーザー駆動において画像の再現性を向上させたい場合、１画素当たりの階調性を向上させることが手法の一つとして上げられる。この場合、階調性向上に対応したＰＷＭ信号を生成しようとすると、当然のことながら、外部から入力されるデータビット数が増える。データのビット数が１ビット増えれば、それに伴ってデコードされるビット数は２倍、リングカウンタのビット数も２倍となる。又、階調性を向上するにあたっては、ＰＷＭの周期を維持し、ＰＷＭの分解能を上げなければ、画像の再現性の向上に繋がらない。即ち、図１のＰＷＭ信号回路においては、リングカウンタのビット数が２倍になるとともに、その同期クロックＣＬＫ＿Ｈの周波数も２倍となることが要求される。通常、デジタルシステムにおけるＣＬＫ＿Ｈのような高速クロックは、ＰＬＬ（フェーズロックドループ）を用いて、システムクロックを逓倍する手法で生成される。しかしながら、ＰＬＬが出力できる最高周波数は、ＰＬＬ内部の発振器に依存するので、システム上で使用しているＰＬＬから必ずしも所望の高周波クロックを得られるとは限らない。従って、図１のリングカウンタ構成においては、ＣＬＫ＿Ｈの２倍の高周波クロックを用いなければ、ＰＷＭの分解能を上げて、階調性の向上に繋げることはできない。
【００２６】
そこで、図６は、本発明の実施形態であるＰＷＭ信号生成回路を示す図である。この図の説明では、前述の図１のＰＷＭ信号生成回路と重複する部分については、その説明を省略する。
【００２７】
図１に対し、本発明の実施の形態では、入力データが３ビットから４ビットに増えている。その為、図１のレジスタ１が４ビットのレジスタ１００に置換されている。それに伴って、デコーダ３は、４ビット入力１５ビット出力のデコーダ１０１に置換され、レジスタ４は、１５ビットのレジスタ１０２に置換されている。１０４＿０〜１０４＿６より構成される７ビットのＤＦＦ群１０４は、ＤＦＦ群５の各ＤＦＦの間に挿入され、ＤＦＦ５のＤＦＦがＣＬＫ＿Ｈの立ち上がりで出力するデータをインバータ１０３を介して配信されるＣＬＫ＿Ｈの立ち下がりでラッチして、後段のＤＦＦ群５のＤＦＦに出力する。
【００２８】
１０５の論理積群の各ＡＮＤゲートは、１０４のＤＦＦ群の対応する配列の出力をその片側の入力に受信する。６の論理積群の各ＡＮＤゲートの片側の入力には、図１と同様ＤＦＦ群５の対応する配列の出力が接続されている。論理積群６の各ＡＮＤゲート及び論理積群１０５の各ＡＮＤゲートのもう一方の入力にはレジスタ１０２の出力が接続される。接続関係は、６＿０〜６＿７がそれぞれ、レジスタ１０２のＱ０、Ｑ２、Ｑ４、Ｑ６、Ｑ８、Ｑ１０、Ｑ１２、Ｑ１４と接続され、１０５＿０〜１０５＿６がそれぞれ、レジスタ１０２のＱ１、Ｑ３、Ｑ５、Ｑ７、Ｑ９、Ｑ１１、Ｑ１３と接続される。ＰＷＭ信号ＰＷＭＯＵＴを出力する最終段のＯＲゲートは、図１の８ビット入力のＯＲゲート７が、１５ビット入力のＯＲゲート１０６に置換されている。
【００２９】
次に、以上の構成の本発明のＰＷＭ信号の動作について、図７を参照しながら説明する。以下の説明においては、図１と同様の動作となるレジスタ１００、１０２、デコーダ１０１に関する部分の説明は省き、レジスタ１０２でセットされたデータに対応して、分解能が向上されたＰＷＭ信号がリングカウンタによって生成される部分に注目して説明を進める。
【００３０】
図７は、パルス生成回路８がトリガ入力を基に生成したパルスを、ＤＦＦ群５と１０４からなるリングカウンタ上を、ＣＬＫ＿Ｈの立ち上がり及び立ち下がりに同期して巡回しているときの各ＤＦＦのＱ出力のレベルを示している。５＿０〜５＿７までのパルス伝送期間がＰＷＭの１周期となる。図に示すように、ＤＦＦ群１０４の各パルス出力は、隣り合うＤＦＦ群５のパルス出力に半周期オーバーラップするタイミングで出力される。このようなリングカウンタのパルス巡回動作に対して、（ａ）、（ｂ）、（ｃ）の枠に示すようにレジスタ１０２の値が設定されたときのＰＷＭＯＵＴの出力状態を同じ枠中に示す。（ａ）が示すのは、ＣＬＫ＿Ｈの立ち上がり）のＤＦＦ群５に対応したＡＮＤゲートに対してのみパルスの許可レベル‘１’を設定した場合を示す。この場合は、巡回するパルスの整数倍のパルス幅のＰＷＭ信号となる。これに対し、（ｂ）のように、ＣＬＫ＿Ｈの立ち下がり同期のＤＦＦ群１０４に対応したＡＮＤゲートにも許可レベル‘１’を設定した場合（レジスタ１０２  Ｑ９）、（ａ）で示した立ち上がり同期出力に付随する形で、ＣＬＫ＿Ｈの半周期分だけＰＷＭ幅が伸びる。又、（Ｃ）のようにパルスの途中がＣＬＫ＿Ｈの半周期分だけ欠けたＰＷＭ信号の生成も可能である。このような手法によって、ＣＬＫ＿Ｈの周期の１．５倍、２．５倍、３．５倍、４．５倍、５．５倍、６．５倍、７．５倍といった図１のリングカウンタ構成を用いたＰＷＭ信号生成回路では生成できなかったパルス幅のＰＷＭ信号を生成できる。
【００３１】
【発明の効果】
以上説明したように本発明によれば、原発のクロックの周期の半分の分解能を有するＰＷＭ信号を生成することが可能となる。
【図面の簡単な説明】
【図１】ＰＷＭ信号生成回路の構成を示す図。
【図２】図１のＰＷＭ信号生成回路の動作を示すタイミングチャート。
【図３】三角波と比較データからＰＷＭ信号を生成するアナログ方式を示す図。
【図４】（ａ）は、表現対象とする画像。
（ｂ）は、アナログ方式のＰＷＭ生成回路で、レーザー駆動制御を行って、図４（ａ）の画像を形成した結果。
（ｃ）は、図１のＰＷＭ信号生成回路で、レーザー駆動制御を行って、図４（ａ）の画像を形成した結果。
【図５】（ａ）は、表現対象とする画像。
（ｂ）は、図１のＰＷＭ信号生成回路で、レーザー駆動制御を行って、図５（ａ）の画像を形成した結果。
【図６】本発明の実施の形態のＰＷＭ信号生成回路の構成を示す図。
【図７】本発明の実施の形態のＰＷＭ信号生成回路の動作を示すタイミングチャート。
【符号の説明】
２、１００、１０２  レジスタ
１０１  デコーダ
５、１０４  ＤＦＦ群
６、１０５  ＡＮＤゲート群
９  ＯＲゲート
１０６  パルス発生回路
１０  Ｄフリップフロップ
１１  ＡＮＤゲート
１０３  インバータ
【図１】
2005005770.tif 000003
【図２】
2005005770.tif 000004
【図３】
2005005770.tif 000005
【図４】
2005005770.tif 000006
【図５】
2005005770.tif 000007
【図６】
2005005770.tif 000008
【図７】
2005005770.tif 000009