(57)【要約】【課題】外部電源電圧が低い状態において、内部電源電圧が外部電源電圧より低下し、半導体装置の性能を保持することが困難であった。【解決手段】基準電圧発生回路１１は、基準電圧ＲＥＦを発生し、発生した基準電圧ＲＥＦを出力端から出力する。電圧生成回路１３は、基準電圧発生回路１１から供給される基準電圧ＲＥＦに応じて外部電源電圧ＶＥＸＴを降圧し、内部電源電圧ＶＩＮＴを出力端から出力する。トランジスタＤＮ１０は、外部電源電圧ＶＥＸＴが供給される端子と電圧生成回路１３の出力端との間、及び外部電源電圧ＶＥＸＴが供給される端子と基準電圧発生回路１１の出力端との間の少なくとも一方に電流通路が接続され、ゲートに一定の電圧が供給された負の閾値電圧を有する。【選択図】    図１
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【特許請求の範囲】
【請求項１】
基準電圧を発生し、発生した前記基準電圧を出力する出力端を有する基準電圧発生回路と、
前記基準電圧発生回路の前記出力端から供給される基準電圧に応じて外部電源電圧を降圧し、内部電源電圧を出力端から出力する電圧生成回路と、
前記外部電源電圧が供給される端子と前記電圧生成回路の前記出力端との間に電流通路が接続され、ゲートに一定の電圧が供給された負の閾値電圧を有する第１のトランジスタと、前記外部電源電圧が供給される端子と前記基準電圧発生回路の前記出力端との間に電流通路が接続され、ゲートに一定の電圧が供給された負の閾値電圧を有する第２のトランジスタとの少なくとも一方を具備することを特徴とする半導体装置。
【請求項２】
前記第１のトランジスタのゲートは接地され、基板は前記電圧生成回路の前記出力端及び接地の一方に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第２のトランジスタのゲートは接地され、基板は前記基準電圧発生回路の前記出力端及び接地の一方に接続されていることを特徴とする請求項１記載の半導体装置。
【請求項４】
基準電圧を発生し、発生した前記基準電圧を出力する第１の出力端、及び電流源を制御するための制御信号を発生し、発生した前記制御信号を出力する第２の出力端を有する基準電圧発生回路と、
前記基準電圧発生回路の前記第１の出力端から供給される基準電圧に応じて外部電源電圧を降圧し、内部電源電圧を出力端から出力する電圧生成回路と、
前記外部電源電圧が供給される端子と前記電圧生成回路の前記出力端との間に電流通路が接続され、ゲートに第１の電圧が供給された負の閾値電圧を有する第１のトランジスタと、
前記外部電源電圧が供給される端子と前記基準電圧発生回路の前記第１の出力端との間に電流通路が接続され、ゲートに第２の電圧が供給された負の閾値電圧を有する第２のトランジスタと、前記外部電源電圧が供給される端子と前記基準電圧発生回路の前記第２の出力端との間に電流通路が接続され、ゲートに一定の電圧が供給された負の閾値電圧を有する第３のトランジスタとの少なくとも一方を具備することを特徴とする半導体装置。
【請求項５】
前記第１の電圧は接地電圧、前記基準電圧、前記制御信号の電圧のうちの１つであることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第１のトランジスタの基板は前記電圧生成回路の出力端及び接地の一方に接続されていることを特徴とする請求項４記載の半導体装置。
【請求項７】
前記第２の電圧は、接地電圧及び前記制御信号の電圧のうちの１つであることを特徴とする請求項４記載の半導体装置。
【請求項８】
前記第２のトランジスタの基板は前記基準電圧発生回路の前記第１の出力端及び接地の一方に接続されていることを特徴とする請求項４記載の半導体装置。
【請求項９】
前記第３のトランジスタのゲートは接地され、基板は前記基準電圧発生回路の前記第２の出力端、及び接地の一方に接続されていることを特徴とする請求項４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＭＩＳ型トランジスタを用いたメモリ等の半導体装置に係わり、特に、電源電圧降圧回路に関する。
【０００２】
【従来の技術】
例えばＭＩＳ型トランジスタを用いたメモリ装置等の半導体装置（以下ＬＳＩと称す）は、素子の微細化に伴い、ゲート酸化膜厚も薄く形成されてきている。一方、この種のＬＳＩに印加される外部電源電圧（以下、ＶＥＸＴと称す）の電圧は、素子の微細化と必ずしも合致していない。このため、ＬＳＩを使用するユーザーの環境に応じて決定される高電圧のＶＥＸＴがＬＳＩに印加される場合がある。高電圧のＶＥＸＴがＬＳＩ内部の薄いゲート酸化膜を有するトランジスタに印加されると、ゲート酸化膜が破壊されることがある。
【０００３】
これを防止するため、ＬＳＩ内部に電源電圧降圧回路（以下、降圧回路と称す）が配置され、この降圧回路によりＶＥＸＴを降圧して、ＬＳＩの内部電源電圧（以下、ＶＩＮＴと称す）を生成する対策が講じられている。このように、ＶＥＸＴより低いＶＩＮＴを生成することにより、薄いゲート酸化膜を有するトランジスタの破壊を防止できる。なお、ＶＩＮＴの電圧は、ＶＥＸＴが一定以上の電圧になると、ＶＥＸＴの電圧の変化や温度の変化に依存しない電圧となり、その電圧は一定値となる。
【０００４】
尚、降圧回路を用いて外部電源電圧から内部電源電圧を発生する技術として、例えば低消費電力モード（ディープ・パワーダウンモード）において、制御信号に応じてオンとされ、外部電源電圧よりＮＭＯＳトランジスタの閾値電圧ＶＴＨＮ分だけ低い内部電源電圧を発生する回路が開発されている（特許文献１参照）。
【０００５】
また、外部電源電圧から内部電源電圧を発生する電圧発生回路を有する半導体装置において、電源投入に伴い発生されたパワーオンリセット信号により、ＰＭＯＳトランジスタをオンさせ、外部電源電圧ＶＥＸＴを強制的に内部電源電圧ＶＩＮＴとする回路が開示されている（特許文献２参照）。
【０００６】
【特許文献１】
特開２００２−３７３４９０号公報（段落番号［０１０６］〜［０１１１］、図２）
【０００７】
【特許文献２】
特開２００１−２１００７６号公報（段落番号［００４０］、図５）
【０００８】
【発明が解決しようとする課題】
従来の降圧回路は、基準電圧ＶＲＥＦを発生するバンドギャップリファレンス回路を用いた基準電圧生成回路と、この電圧生成回路からの基準電圧ＶＲＥＦを入力としてＶＩＮＴを生成する内部電圧生成回路とにより構成されている。
【０００９】
ところで、ＬＳＩは、例えば長時間アクセスされないとき、消費電力を抑制するためスタンドバイモードとされる。ＬＳＩをスタンドバイモードにする時、ＬＳＩの待機電流を抑制するため、ＶＥＸＴを１Ｖ程度まで降下させる場合がある。この場合、上記従来の降圧回路により生成されるＶＩＮＴは、０．７Ｖしか出力されない状態となる。ＶＩＮＴはメモリセルの電源としても使用されるため、メモリセルの電源にも０．７Ｖの電圧が印加されることになる。この電圧は例えばスタティックＲＡＭのメモリセルを構成するＰチャネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと称す）の閾値電圧｜ＶＴＨＰ｜或いはＮチャネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと称す）の閾値電圧ＶＴＨＮとほぼ等しい値である。このため、メモリセルのデータラッチ能力が弱まってしまう。すなわち、メモリセルを構成するＰＭＯＳトランジスタの｜ＶＴＨＰ｜或いはＮＭＯＳトランジスタのＶＴＨＮが０．７Ｖより高くなった場合、ＰＭＯＳトランジスタ或いはＮＭＯＳトランジスタはオフ状態となり、メモリセルに記憶されているデータが喪失してしまう危険性を伴っている。
【００１０】
また、半導体装置は、微細化が要求されている。このため、降圧回路の回路規模が増大することは好ましくない。したがって、所要の内部電源電圧を生成するために、専用の制御信号や、この制御信号を生成する回路は極力少ないことが望ましい。
【００１１】
本発明は、上記課題を解決するためになされたものであり、その目的とするところは、スタンドバイモード等の外部電源電圧が低い状態において、専用の制御信号を必要とせずに、内部電源電圧が外部電源電圧より低下することを抑制でき、外部電源電圧が低い状態における半導体装置の性能を向上させることが可能な半導体装置を提供しようとするものである。
【００１２】
【課題を解決するための手段】
本発明の一態様に係る半導体装置は、上記課題を解決するため、基準電圧を発生し、発生した前記基準電圧を出力する出力端を有する基準電圧発生回路と、前記基準電圧発生回路の前記出力端から供給される基準電圧に応じて外部電源電圧を降圧し、内部電源電圧を出力端から出力する電圧生成回路と、前記外部電源電圧が供給される端子と前記電圧生成回路の前記出力端との間、及び前記外部電源電圧が供給される端子と前記基準電圧発生回路の前記出力端との間の少なくとも一方に電流通路が接続され、ゲートに一定の電圧が供給された負の閾値電圧を有するトランジスタとを具備している。
【００１３】
また、本発明の他の態様に係る半導体装置は、基準電圧を発生し、発生した前記基準電圧を出力する第１の出力端、及び電流源を制御するための制御信号を発生し、発生した前記制御信号を出力する第２の出力端を有する基準電圧発生回路と、前記基準電圧発生回路の前記第１の出力端から供給される基準電圧に応じて外部電源電圧を降圧し、内部電源電圧を出力端から出力する電圧生成回路と、前記外部電源電圧が供給される端子と前記電圧生成回路の前記出力端との間に電流通路が接続され、ゲートに第１の電圧が供給された負の閾値電圧を有する第１のトランジスタと、前記外部電源電圧が供給される端子と前記基準電圧発生回路の前記第１の出力端との間、及び前記外部電源電圧が供給される端子と前記基準電圧発生回路の前記第２の出力端との間の少なくとも一方に電流通路が接続され、ゲートに第２の電圧が供給された負の閾値電圧を有する第２のトランジスタとを具備している。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。尚、各実施形態において、同一部分には同一符号を付す。
【００１５】
（第１の実施形態）
図１は、第１の実施形態を示している。図１に示す降圧回路は、基準電圧を発生する基準電圧発生回路としてのバンドギャップリファレンス（ＢＧＲ）回路１１、オペアンプ１２、電圧生成回路１３、及びデプレション型ＮチャネルＭＯＳトランジスタ（以下、ＤタイプＮＭＯＳトランジスタと称す）ＤＮ１０により構成される。ＢＧＲ回路１１の出力信号ＮＡ、ＮＢはオペアンプ１２に供給され、オペアンプ１２の出力信号ＮＰはＢＧＲ回路１１に供給される。ＢＧＲ回路１１から出力される基準信号ＲＥＦは電圧生成回路１３に供給され、ＢＧＲ回路１１から出力される信号ＣＭＮは、オペアンプ１１及び電圧生成回路１３に供給される。電圧生成回路１３は基準信号ＲＥＦに応じて内部電源電圧ＶＩＮＴを出力する。さらに、電圧生成回路１３の出力端と外部電源電圧ＶＥＸＴが供給される端子の相互間にはＤタイプＮＭＯＳトランジスタＤＮ１０が接続されている。このトランジスタＤＮ１０のゲートは接地されている。さらに、このトランジスタＤＮ１０の基板は、電圧生成回路１３の出力端に接続されている。ＤタイプＮＭＯＳトランジスタＮ１０の閾値電圧は、例えばＶＴＨＮ＝−１．４Ｖに設定されている。
【００１６】
図２は、ＢＧＲ回路１１の一例を示し、図３は、オペアンプ１２の一例を示し、図４は、電圧生成回路１３の一例を示している。各回路のＰＭＯＳトランジスタの閾値電圧は同じ値であるものとし、以降、ＶＴＨＰと称す。また、ＮＭＯＳトランジスタの閾値電圧はＶＴＨＮと称す。
【００１７】
図２において、ＢＧＲ回路１１は、ＰＭＯＳトランジスタＰ１〜Ｐ５及びＮＭＯＳトランジスタＮ１、ダイオードＤ１〜Ｄ３、及び抵抗Ｒ１、Ｒ２により構成されている。前記オペアンプ１２の出力信号ＮＰはＰＭＯＳトランジスタＰ１のゲートに供給される。また、前記信号ＮＡはＰＭＯＳトランジスタＰ２とダイオードＤ１の接続ノードから出力され、前記信号ＮＢはＰＭＯＳトランジスタＰ３と抵抗Ｒ１の接続ノードから出力される。前記基準信号ＲＥＦはＰＭＯＳトランジスタＰ４と抵抗Ｒ２の接続ノードから出力され、前記信号ＣＭＮはＰＭＯＳトランジスタＰ５とＮＭＯＳトランジスタＮ１の接続ノードから出力される。
【００１８】
図３において、オペアンプ１２は、ＰＭＯＳトランジスタＰ６、Ｐ７、及びＮＭＯＳトランジスタＮ２、Ｎ３、Ｎ４により構成されている。前記信号ＮＡ、ＮＢはＮＭＯＳトランジスタＮ２、Ｎ３のゲートにそれぞれ供給され、前記信号ＣＭＮは電流源としてのＮＭＯＳトランジスタＮ４のゲートに供給される。出力信号ＮＰはＰＭＯＳトランジスタＰ７とＮＭＯＳトランジスタＮ２の接続ノードから出力される。
【００１９】
図４において、電圧生成回路１３は、オペアンプを構成するＰＭＯＳトランジスタＰ８、Ｐ９、ＮＭＯＳトランジスタＮ５、Ｎ６、Ｎ７、及びレギュレータを構成するＰＭＯＳトランジスタＰ１０、抵抗Ｒ１１、Ｒ１２により構成されている。レギュレータにおいて、外部電源電圧ＶＥＸＴが供給される端子と接地間にはＰＭＯＳトランジスタＰ１０、抵抗Ｒ１１、Ｒ１２が直列接続されている。抵抗Ｒ１１、Ｒ１２の接続ノードは、ＮＭＯＳトランジスタＮ５のゲートに接続され、前記基準信号ＲＥＦはＮＭＯＳトランジスタＮ６に供給されている。前記信号ＣＭＮは電流源としてのＮＭＯＳトランジスタＮ７のゲートに供給されている。オペアンプの出力信号ＧＰはＰＭＯＳトランジスタＰ１０のゲートに供給され、ＰＭＯＳトランジスタＰ１０と抵抗Ｒ１１の接続ノードから内部電源電圧ＶＩＮＴが出力される。
【００２０】
図５を参照して、上記降圧回路の動作について説明する。ここで、信号ＮＡの電圧をＶＮＡ、信号ＮＢの電圧をＶＮＢ、基準信号ＲＥＦの電圧をＶＲＥＦ、信号ＣＭＮの電圧をＶＣＭＮとする。
【００２１】
まず、ＶＥＸＴの電圧値が図５に示す範囲（Ｂ）の状態にある場合について説明する。この範囲（Ｂ）は、ＶＥＸＴが１．５Ｖ以上であり、通常動作の場合である。図３に示すオペアンプと、図２に示すＢＧＲ回路は、図１に示すように、互いの出力信号を入力とするループ回路となっている。ＢＧＲ回路１１の出力信号ＮＡ、ＮＢは、ＢＧＲ回路１１の特性上ＶＮＡ＝ＶＮＢである。すなわち、ＰＭＯＳトランジスタＰ２とＰ３は、カレントミラー回路を構成しており、ダイオードＤ１、Ｄ２に流れる電流ｉ２、ｉ３は、ｉ２＝ｉ３となる。このため、ＶＮＡ＝ＶＮＢとなる。
【００２２】
図６（ａ）（ｂ）は、ダイオードＤ１、Ｄ２に流れる電流ｉ２、ｉ３、及び電圧ＶＮＡ、ＶＮＢの電圧電流特性の関係を示している。電圧ＶＮＡと電流ｉ２の電圧電流特性、電圧ＶＮＢと電流ｉ３の電圧電流特性は、図６（ｂ）に示すようになり、電流ｉ２＝ｉ３において、必然的にＶＮＡ＝ＶＮＢに安定する。この電圧状態の信号ＮＡ、ＮＢがオペアンプ１２に供給されることにより、オペアンプ１２の出力信号ＮＰの電圧値はほぼ（ＶＥＸＴ−｜ＶＴＨＰ｜）となる。このオペアンプ１２の出力信号ＮＰがＢＧＲ回路１１のＰＭＯＳトランジスタＰ１のゲートに供給されることにより、ＰＭＯＳトランジスタＰ１の｜ＶＧＳ｜―｜ＶＴＨＰ｜は一定値となる。この結果、ＰＭＯＳトランジスタＰ１に流れる電流ｉ１は、ＶＥＸＴ電圧の上昇に関係なく一定値となる。この電流ｉ１は電流ｉ２〜ｉ５に分かれて流れる。しかし、電流ｉ１がＶＥＸＴの上昇に関係なく一定値となるため、電流ｉ２〜ｉ５もＶＥＸＴの上昇に依存することなく一定値となる。ＢＧＲ回路１１の出力信号ＮＡの電圧ＶＮＡは、次式で決まる。
【００２３】
ＶＮＡ＝ｉ２×ＤＲ１
ここで、ＤＲ１はダイオードＤ１の抵抗値である。
【００２４】
また、出力信号ＮＢの電圧ＶＮＢは、次式で決まる。
【００２５】
ＶＮＢ＝ｉ３×（ＤＲ２＋Ｒ１）
ここで、ＤＲ２はダイオードＤ２の抵抗値である。
【００２６】
さらに、基準信号ＲＥＦの電圧ＶＲＥＦは、次式で決まる。
【００２７】
ＶＲＥＦ＝ｉ４×（ＤＲ３＋Ｒ２）
ここで、ＤＲ３はダイオードＤ３の抵抗値である。
【００２８】
また、信号ＣＭＮの電圧ＶＣＭＮは、次式で決まる。
【００２９】
ＶＣＭＮ＝ｉ５×ＮＲ１
ここで、ＮＲ１は、ＮＭＯＳトランジスタＮ１のチャネル抵抗値である。
【００３０】
前述したように電流ｉ２〜ｉ５は一定値となるため、信号ＮＡ、ＮＢ、ＲＥＦ、ＣＭＮの各電圧も一定値となる。しかも、図１に示すように、ＢＧＲ回路１１とオペアンプ１２はループ状態であり、信号ＮＡ、ＮＢ、ＣＭＮ、ＲＥＦ、ＮＰの各電圧は互いに釣り合った状態で安定する。信号ＣＭＮ、ＲＥＦは、図４に示す電圧生成回路１３に供給され、この電圧生成回路１３からＶＩＮＴが出力される。このＶＩＮＴの電圧は、式（１）で表される。
【００３１】
ＶＩＮＴ＝（ＶＲＥＦ×（Ｒ１１＋Ｒ１２）／Ｒ１２）        …（１）
あるいは、次式のように表すこともできる。
【００３２】
ＶＩＮＴ＝ｉ６×（Ｒ１１＋Ｒ１２）
電流ｉ６は、電圧生成回路１３のオペアンプから出力される信号ＧＰがゲートに供給されるＰＭＯＳトランジスタＰ１０を介して流れる。前述したように基準信号ＲＥＦは一定値であるため、式（１）より、ＶＩＮＴの電圧も一定値となる。式（１）から導かれるＶＩＮＴの電圧がＶＥＸＴの電圧以上に高い場合、ＶＩＮＴ＝ＶＥＸＴとなる。
【００３３】
また、このとき、ＤタイプＮＭＯＳトランジスタＤＮ１０の動作は、次のようになる。前述したように、このＭＯＳトランジスタＤＮ１０の閾値電圧はＶＴＨＮ＝−１．４Ｖに設定されている。このＭＯＳトランジスタＤＮ１０は、Ｖｇｓ（ゲート・ソース間電圧）≧ＶＴＨＮの条件においてオン状態となり、Ｖｇｓ＜ＶＴＨ＝−１．４Ｖの条件において、オフ状態となる。このため、図５に示す（ｂ）以降（ＶＩＮＴ＝１．４Ｖ）において、ＮＭＯＳトランジスタＤＮ１０は、Ｖｇｓ＜ＶＴＨ＝−１．４Ｖの条件となるため、オフ状態となる。したがって、ＶＥＸＴが定常状態の時、ＶＩＮＴは式（１）で決まる電圧となり、範囲（Ｂ）においてＶＩＮＴは一定電圧となる。
【００３４】
次に、例えばスタンドバイモードのように、ＶＥＸＴの電圧が図５に示す範囲（Ａ）の状態にある場合について説明する。この範囲（Ａ）においては、信号ＮＡ、ＮＢ、ＲＥＦ、ＣＭＮの各電圧は、範囲（Ｂ）の状態と異なり低い電圧となる。すなわち、ＶＥＸＴが低い場合、各回路内の各トランジスタの電流能力が小さく、各回路は定常動作をできない。このため、各信号の電圧は範囲（Ｂ）に示す場合より低い値となる。この状態において、ＶＥＸＴの上昇に伴い各電流ｉ１〜ｉ５も大きくなっていく。このため、信号ＮＡ、ＮＢ、ＲＥＦ、ＣＭＮの各電圧もＶＥＸＴの上昇に伴い大きくなり、ＶＥＸＴが範囲（Ｂ）に達すると各回路が定常動作をするようになる。範囲（Ａ）の状態においてもＶＩＮＴは式（１）で表される電圧となる。
【００３５】
ＮＭＯＳトランジスタＤＮ１０は、ソースの電圧がＶＩＮＴ＝０Ｖ〜１．４Ｖの範囲においてオン状態を保つ。したがって、図５に示すように、ＶＩＮＴは、ＶＥＸＴ＝０Ｖ〜１．４Ｖの間（図５の（ｂ）までの間）において、ＶＲＥＦに関係なくＶＩＮＴ＝ＶＥＸＴとなる。
【００３６】
ここで、図１乃至図４に示す降圧回路におけるＶＥＸＴに対するＶＩＮＴ、ＶＲＥＦ、ＶＣＭＮの各電圧の概数値を、図５の（ａ）（ｂ）（ｃ）に示す。ＶＥＸＴが１．５Ｖ以上である範囲（Ｂ）の各信号の定常電圧の概算値はそれぞれ、ＶＩＮＴ＝１．５Ｖ、ＶＲＥＦ＝１．３Ｖ、ＶＣＭＮ＝０．６Ｖである。また、図４に示す電圧生成回路１３の抵抗Ｒ１１とＲ１２の抵抗値の概算比率はＲ１１：Ｒ１２＝１：６である。Ｒ１１＝１ｋΩのとき、Ｒ１２＝６ｋΩである。これらの値を式（１）に代入してＶＩＮＴを算出すると、
ＶＩＮＴ＝（１．３）×（（１ｋ＋６ｋ）／６ｋ）＝１．５１７Ｖ
であり、ＶＩＮＴは、約１．５Ｖである。
【００３７】
上記第１の実施形態によれば、電圧生成回路１３の出力端とＶＥＸＴとの間にＤタイプＮＭＯＳトランジスタＤＮ１０を設けている。このため、ＶＩＮＴはＤタイプＮＭＯＳトランジスタＮ１０による電圧と、ＢＧＲ回路１１による電圧との高い方の電圧となる。したがって、ＶＩＮＴは、図５に示すような電圧となり、範囲（Ａ）において、ＶＥＸＴの電圧が低い状態からＶＥＸＴと等しいＶＩＮＴが出力されるようになる。この結果、図５の（ａ）に示すＶＥＸＴ＝１Ｖにおいて、ＶＩＮＴ＝１Ｖとなる。よって、例えば半導体装置をスタンドバイモードとした際、ＶＥＸＴが低い状態において、ＶＩＮＴがＶＥＸＴより低下することを抑制できる。したがって、ＶＥＸＴが低い状態における半導体装置の性能を向上させることが可能である。特に、この降圧回路をスタティックＲＡＭに適用した場合、メモリのデータ保持能力の低下を防止できる。
【００３８】
さらに、ＤタイプＮＭＯＳトランジスタＤＮ１０のゲートは接地され、ＮＭＯＳトランジスタＤＮ１０は、ＶＥＸＴとＶＩＮＴにより制御されている。したがって、ＮＭＯＳトランジスタＤＮ１０の動作を制御するために、別途制御信号を必要としないため、この制御信号を生成する回路も必要としない。
【００３９】
しかも、ＮＭＯＳトランジスタＤＮ１０の動作を制御するために、別途制御信号を必要としないため、半導体装置がスタンドバイモードとされた場合に限らず、電源がオフ状態からオンされ、外部電源電圧が所定値に達する迄の間等のように、半導体装置の動作状態がいかなる場合においても、外部電源電圧が定常時より低い時、内部電源電圧を外部電源電圧と等しく保持することができる。
【００４０】
また、半導体装置のスタンドバイモードが解除され、アクティブモードとされた場合、何等の制御することなく、電圧生成回路１３から出力されるＶＩＮＴに応じて、ＮＭＯＳトランジスタＤＮ１０がオフとされるため、電圧生成回路１３から出力される安定なＶＩＮＴを瞬時に出力することができる。
【００４１】
（第２の実施形態）
図７は、第２の実施形態を示している。第１の実施形態において、ＤタイプＮＭＯＳトランジスタＤＮ１０は、電圧生成回路１３の出力端に接続した。これに対して、第２の実施形態において、ＤタイプＮＭＯＳトランジスタＤＮ１１は、ＢＧＲ回路１１の基準信号ＲＥＦを出力する出力端とＶＥＸＴが供給される端子の間に電流通路が接続されている。この、ＮＭＯＳトランジスタＤＮ１１のゲートは接地され、基板は基準信号ＲＥＦを出力する出力端に接続されている。このトランジスタＤＮ１１の閾値電圧ＶＴＨＮは、例えば−１．２Ｖに設定されている。
【００４２】
図８は、図７の動作を示している。ＤタイプＮＭＯＳトランジスタＤＮ１１は、Ｖｇｓ≧ＶＴＨＮの条件においてオン状態となる。このため、このトランジスタＤＮ１１のソースは信号ＲＥＦの電圧ＶＲＥＦが０Ｖ〜１．２Ｖの範囲においてオン状態を保つ。すなわち、図８に示すように、ＶＲＥＦは、ＶＥＸＴ＝０Ｖ〜１．２Ｖの範囲（図８の（ｂ）までの範囲）において、ＶＲＥＦ＝ＶＥＸＴとなる。また、ＶＥＸＴが（ｂ）〜（ｃ）の範囲において、トランジスタＤＮ１１はオン状態であるため、ＶＲＥＦはＶＥＸＴに従い１．２Ｖを保つ。さらに、ＶＥＸＴが（ｃ）以降の範囲において、トランジスタＤＮ１１は、Ｖｇｓ＜ＶＴＨ＝−１．２Ｖの条件となり、オフ状態となる。このため、ＶＲＥＦはＢＧＲ回路１１から出力される電圧値となり、ＶＥＸＴが（ｄ）以降の範囲（Ｂ）において、一定電圧値となる。
【００４３】
上記第２の実施形態によれば、ＢＧＲ回路１１の出力端にＤタイプＮＭＯＳトランジスタＤＮ１１を設けている。このため、ＶＲＥＦはこのトランジスタＤＮ１１から出力される電圧とＢＧＲ回路１１の出力電圧の高い方の電圧とになる。したがって、ＶＲＥＦ及びＶＩＮＴは、図８に示すような電圧となり、範囲（Ａ）に示すＶＥＸＴの低い状態において、ＶＩＮＴをＶＥＸＴと等しい電圧とすることができる。この結果、ＶＥＸＴ＝１Ｖの時点において、ＶＩＮＴ＝１Ｖを出力できる。このため、第２の実施形態によっても、第１の実施形態と同様の効果を得ることができる。
【００４４】
（第３の実施形態）
図９は、第３の実施形態を示している。図９に示す第３の実施形態は、図１に示す第１の実施形態と図７に示す第２の実施形態を組み合わせた回路構成である。図１０は、図９に示す回路の動作特性図を示している。図１０は、ＤタイプＮＭＯＳトランジスタＤＮ１１、ＤＮ１０の閾値電圧ＶＴＨＮを共にＶＴＨＮ＝−１．２Ｖに設定した場合の動作特性図である。図１０に示す各信号の電圧値は、図５の特性図と図８の特性図を合わせた特性図となり、図５の電圧値と図８の電圧値の高い方の電圧値を示す特性図となる。
【００４５】
第１、第２の実施形態と同様に、図１０の範囲（Ａ）において、ＶＩＮＴは、ＶＥＸＴの電圧値が低い状態からＶＥＸＴと共に出力される。すなわち、（ａ）に示すＶＥＸＴ＝１Ｖにおいて、ＶＩＮＴ＝１Ｖが出力される。
【００４６】
尚、図１０は、ＤタイプＮＭＯＳトランジスタＤＮ１０の閾値電圧ＶＴＨＮをＤタイプＮＭＯＳトランジスタＤＮ１１の閾値電圧ＶＴＨＮ＝−１．２Ｖに合わせた場合の動作特性図を示している。しかし、ＤタイプＮＭＯＳトランジスタＤＮ１１とＤＮ１０の閾値電圧ＶＴＨＮを、それぞれＶＴＨＮ＝−１．２Ｖ、ＶＴＨＮ＝−１．４Ｖのように、異なる閾値電圧に設定してもよい。この場合も、図１０に示す動作特性と等価な特性を得ることができる。
【００４７】
上記第３の実施形態によっても、第１、第２の実施形態と同様の効果を得ることができる。
【００４８】
（第４の実施形態）
図１１は、第４の実施形態を示している。図１１において、電圧生成回路１３の出力端と、ＶＥＸＴが供給される端子の相互間にはＤタイプＮＭＯＳトランジスタＤＮ１０が接続されている。このＮＭＯＳトランジスタＤＮ１０のゲートには、ＢＧＲ回路１１から出力される信号ＣＭＮが供給され、基板は電圧生成回路１３の出力端に接続されている。また、ＢＧＲ回路１１の信号ＣＭＮを出力する出力端とＶＥＸＴが供給される端子の相互間にはＤタイプＮＭＯＳトランジスタＤＮ１２が接続されている。このＮＭＯＳトランジスタＤＮ１２のゲート及び基板は、例えば接地されている。
【００４９】
ＮＭＯＳトランジスタＤＮ１２の基板電圧（ＶＢ）は接地電位である。このため、ＮＭＯＳトランジスタＤＮ１２はバックゲート効果により、ＮＭＯＳトランジスタＤＮ１２のソースの電圧ＶＣＭＮが上昇するに従ってＶＴＨＮが高くなる。すなわち、ＮＭＯＳトランジスタＤＮ１２の基板とソース間の電圧ＶＢＳがマイナスになるに従ってＶＴＨＮが高くなる。例えばＮＭＯＳトランジスタＤＮ１０のＶＢＳが０Ｖ時のＶＴＨＮをＶＴＨＮ＝−０．７Ｖとした場合、ＮＭＯＳトランジスタＤＮ１２のソース電圧＝ＶＣＭＮ＝０．５Ｖの時、ＮＭＯＳトランジスタＤＮ１２のＶＢＳは−０．５Ｖとなり、ＶＴＨＮはＶＴＨＮ＝−０．５Ｖ程度になる。すなわち、ＮＭＯＳトランジスタＤＮ１２のＶＴＨＮは、ＮＭＯＳトランジスタＤＮ１０のＶＴＨＮより、０．２Ｖ高くなる。
【００５０】
図１２は、上記閾値電圧の関係を利用して、ＮＭＯＳトランジスタＤＮ１２のＶＢＳ＝０．５Ｖ時のＶＴＨＮを−０．５Ｖとし、この時、ＮＭＯＳトランジスタＤＮ１０のＶＢＳ＝０Ｖ時のＶＴＨはＶＴＨ＝−０．７Ｖとなるものとした場合における図１１に示す回路の動作特性図を示している。
【００５１】
ＮＭＯＳトランジスタＤＮ１２は、Ｖｇｓ≧ＶＴＨＮの条件において、オン状態となる。このため、ＮＭＯＳトランジスタＤＮ１２は、そのソース電圧ＶＣＭＮが０Ｖ〜０．５Ｖの範囲においてオン状態を保つ。このため、図１２に示すように、ＶＣＭＮは、ＶＥＸＴ＝０Ｖ〜０．５Ｖの間（ＶＥＸＴ＝０Ｖ〜（ｂ）までの間）において、ＶＣＭＮ＝ＶＥＸＴとなる。さらに、（ｂ）〜（ｃ）において、ＶＣＭＮは、ＮＭＯＳトランジスタＤＮ１２により０．５Ｖを保つ。また、（ｃ）以降において、ＮＭＯＳトランジスタＤＮ１２は、Ｖｇｓ＜ＶＴＨ＝−０．５Ｖの条件となる。このため、ＮＭＯＳトランジスタＤＮ１２は、オフ状態となるので、ＶＣＭＮはＢＧＲ回路１１から出力される電圧となり、（ｄ）以降の範囲（Ｂ）において、一定電圧となる。
【００５２】
また、ＮＭＯＳトランジスタＤＮ１０は、ゲートに信号ＣＭＮが供給され、ＶＴＨＮは−０．７Ｖである。ＮＭＯＳトランジスタＤＮ１０は、Ｖｇｓ≧ＶＴＨの条件においてオン状態となる。このため、ＶＣＭＮ＝０．５Ｖの状態では、ＮＭＯＳトランジスタＤＮ１０のソースに供給される電圧ＶＩＮＴが０Ｖ〜１．２Ｖの範囲においてオン状態を保持する。したがって、図１２に示すように、ＶＩＮＴは、ＶＥＸＴが０Ｖ〜１．２Ｖの間（ＶＥＸＴ＝０Ｖ〜（ａ）までの間）において、ＶＲＥＦに関係なくＶＩＮＴ＝ＶＥＸＴとなる。
【００５３】
また、図１２に示す（ａ）において、ＢＧＲ回路１１からＶＲＥＦ＝１．０５Ｖが出力されている。このため、電圧生成回路１３の出力電圧ＶＩＮＴは、式（１）で決まる電圧＝１．２Ｖとなる。一方、（ａ）以降において、ＮＭＯＳトランジスタＤＮ１０は、Ｖｇｓ＜ＶＴＨ＝−０．７Ｖの条件となるためオフ状態となる。このため、ＶＩＮＴは式（１）で決まる電圧となる。さらに、（ｄ）以降の範囲（Ｂ）において、ＶＩＮＴは一定電圧値となる。
【００５４】
このように、電圧生成回路１３の出力端にＮＭＯＳトランジスタＤＮ１０を設けることにより、ＶＩＮＴはＮＭＯＳトランジスタＤＮ１０による電圧とＢＧＲ回路１１による電圧の高い方の電圧となる。このため、ＶＩＮＴは、図１２に示すような電圧となり、範囲（Ａ）において、ＶＥＸＴの電圧が低い状態からＶＥＸＴと等しい電圧のＶＩＮＴが出力される。すなわち、ＶＥＸＴが１Ｖの時、ＶＩＮＴとして１Ｖが出力される。
【００５５】
尚、図１２に示す動作特性図は、ＮＭＯＳトランジスタＤＮ１０及びＤＮ１２のＶＢＳが０Ｖ時のＶＴＨＮが互いに等しく、ＮＭＯＳトランジスタＤＮ１２のバックゲート効果を利用して、ＶＥＸＴ＝０Ｖ以上において、ＮＭＯＳトランジスタＤＮ１０とＤＮ１２のＶＴＨＮの関係が、ＶＴＨＮ（ＤＮ１０）＜ＶＴＨＮ（ＤＮ１２）となる場合について示した。しかし、これに限定されるものではない。
【００５６】
図１３は、図１１の変形例を示している。図１３に示すように、ＮＭＯＳトランジスタＤＮ１２の基板は、信号ＣＭＮの出力端に接続されている。このため、ＮＭＯＳトランジスタＤＮ１２は、ＮＭＯＳトランジスタＤＮ１０と同様にＶＢＳ＝０Ｖとされている。したがって、ＮＭＯＳトランジスタＤＮ１０とＤＮ１２のＶＴＨＮは、それぞれＶＴＨＮ＝−０．５Ｖ、ＶＴＨＮ＝−０．７Ｖに設定されている。
【００５７】
また、図１３に示すように、ＮＭＯＳトランジスタＤＮ１０のゲートの電圧は信号ＣＭＮに限らず、接地電位としてもよい。
【００５８】
このような構成としても、図１２に示した動作特性と等価な特性を得ることができる。
【００５９】
（第５の実施形態）
図１４は、第５の実施形態を示している。第５の実施形態は、図７と図１１とを組み合わせた例を示している。すなわち、ＤタイプＮＭＯＳトランジスタＤＮ１１は、ＢＧＲ回路１１の信号ＲＥＦを出力する出力端とＶＥＸＴが供給される端子の相互間に接続されている。このＮＭＯＳトランジスタＤＮ１１のゲートは接地され、基板は信号ＲＥＦが出力される出力端に接続されている。ＤタイプＮＭＯＳトランジスタＤＮ１２は、ＢＧＲ回路１１の信号ＣＭＮを出力する出力端とＶＥＸＴが供給される端子の相互間に接続されている。このＮＭＯＳトランジスタＤＮ１２のゲート及び基板は接地されている。ＤタイプＮＭＯＳトランジスタＤＮ１０は、電圧生成回路１３の出力端とＶＥＸＴが供給される端子の相互間に接続されている。このＮＭＯＳトランジスタＤＮ１０のゲートには信号ＣＭＮが供給され、基板は電圧生成回路１３の出力端に接続されている。
【００６０】
上記構成において、ＶＥＸＴが０Ｖ以上において、ＮＭＯＳトランジスタＤＮ１２は、バックゲート効果によりＶＴＨＮが上昇する。ＮＭＯＳトランジスタＤＮ１１、ＤＮ１０は、ＶＢＳ＝０Ｖとしているため、バックゲート効果は発生しない。よって、ＮＭＯＳトランジスタＤＮ１１、ＤＮ１０、ＤＮ１２のＶＥＸＴ＝０Ｖ以上でのＶＴＨＮの関係は、ＶＴＨＮ（ＤＮ１０）＝ＶＴＨＮ（ＤＮ１１）＜ＶＴＨＮ（ＤＮ１２）となる。
【００６１】
また、ＮＭＯＳトランジスタＤＮ１１、ＤＮ１０、ＤＮ１２のゲート電圧Ｖｇの関係は、Ｖｇ（ＤＮ１１）＝Ｖｇ（ＤＮ１２）＜Ｖｇ（ＤＮ１０）となる。このため、ＮＭＯＳトランジスタＤＮ１１、ＤＮ１０、ＤＮ１２はＶＥＸＴの上昇に対応して、ＤＮ１２、ＤＮ１１、ＤＮ１０の順にオフ状態になる。この結果、ＭＯＳトランジスタＤＮ１１、ＤＮ１０、ＤＮ１２の各ＶＴＨＮを個別に設定しなくても、ＶＥＸＴ＝１Ｖの時点ではＶＩＮＴ＝１Ｖが出力されるような特性が得られる。
【００６２】
尚、図１４において、ＮＭＯＳトランジスタＤＮ１１のゲート電圧は接地電位に限らず、信号ＣＭＮの電位としてもよい。また、ＮＭＯＳトランジスタＤＮ１０のゲート電圧は信号ＣＭＮの電位に限らず、接地電位としてもよい。
【００６３】
図１５は、図１４のさらなる変形例を示すものであり、ＮＭＯＳトランジスタＤＮ１２の基板を信号ＣＭＮが出力される出力端に接続している。このように、ＮＭＯＳトランジスタＤＮ１１、ＤＮ１０、ＤＮ１２の各ＶＴＨＮを個別に設定しても、ＶＥＸＴ＝１Ｖにおいて、ＶＩＮＴ＝１Ｖを出力することができる。
【００６４】
尚、上記各実施形態において、ＮＭＯＳトランジスタＤＮ１０、ＤＮ１１、ＤＮ１２のドレインに供給される電圧はＶＥＸＴとした。しかし、これに限定されるものではなく、例えば電源投入時から１Ｖまでにおいて、ＶＥＸＴと等価な電圧で変化する電源や、電源投入時から１ＶまでにおいてＶＥＸＴと等価な電圧で出力される半導体装置内部の信号線を、ＮＭＯＳトランジスタＤＮ１０、ＤＮ１１、ＤＮ１２のドレインに供給してもよい。
【００６５】
さらに、上記各実施形態において、基準信号ＲＥＦは、ＢＧＲ回路１１、及びオペアンプ１２を用いて生成した。しかし、これに限定されるものではない。
【００６６】
図１６は、基準信号ＲＥＦの生成回路の変形例を示している。この回路は、カレントミラー回路と電圧発生回路とにより構成されている。カレントミラー回路は、ＰＭＯＳトランジスタＰ３１、Ｐ３２、ＮＭＯＳトランジスタＮ３１、Ｎ３２、及び抵抗Ｒ３１により構成されている。電圧発生回路はＰＭＯＳトランジスタＰ３３、ＮＭＯＳトランジスタＮ３３、Ｎ３４、ＤタイプＮＭＯＳトランジスタＤＮ３１、ＤＮ３２により構成されている。信号ＲＥＦはＤタイプＮＭＯＳトランジスタＤＮ３２とＮＭＯＳトランジスタＮ３４の接続ノードから出力され、信号ＣＭＮはＰＭＯＳトランジスタＰ３３とＮＭＯＳトランジスタＮ３３の接続ノードから出力される。この生成回路によっても上記各実施形態と同様の効果を得ることができる。
【００６７】
その他、本発明の要旨を変えない範囲において種々変形実施可能なことは勿論である。
【００６８】
【発明の効果】
以上、詳述したように本発明によれば、スタンドバイモード等の外部電源電圧が低い状態において、専用の制御信号を必要とせずに、内部電源電圧が外部電源電圧より低下することを抑制でき、外部電源電圧が低い状態における半導体装置の性能を向上させることが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】第１の実施形態を示す構成図。
【図２】図１に示すＢＧＲ回路の一例を示す回路図。
【図３】図１に示すオペアンプの一例を示す回路図。
【図４】図１に示す電圧生成回路の一例を示す回路図。
【図５】図１の動作を示す特性図。
【図６】図６（ａ）は、ダイオードＤ１、Ｄ２に流れる電流ｉ２、ｉ３を示し、図６（ｂ）は、ダイオードＤ１、Ｄ２の電圧電流特性を示す特性図。
【図７】第２の実施形態を示す構成図。
【図８】図７の動作を示す特性図。
【図９】第３の実施形態を示す構成図。
【図１０】図９の動作を示す特性図。
【図１１】第４の実施形態を示す構成図。
【図１２】図１１の動作を示す特性図。
【図１３】図１１の変形を示す構成図。
【図１４】第５の実施形態を示す構成図。
【図１５】図１４の変形例を示す構成図。
【図１６】基準信号ＲＥＦの生成回路の変形例を示す回路図。
【符号の説明】
１１…ＢＧＲ回路、１３…電圧生成回路、ＤＮ１０、ＤＮ１１、ＤＮ１２…ＤタイプＮＭＯＳトランジスタ、ＲＥＦ…基準信号、ＣＭＮ…制御信号、ＶＥＸＴ…外部電源電圧、ＶＩＮＴ…内部電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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