(57)【要約】【課題】スイッチトキャパシタ回路のリーク電流やＤＣオフセットを低減する。【解決手段】シリコン基板上に高さＨＢで、幅がＷＢの直方体状の突出部２１を形成し、突出部２１の頂面及び側壁面の一部にゲート酸化膜を形成し、ＭＯＳトランジスタを形成する。上記のように製造したｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを並列に接続して、スイッチトキャパシタ回路のスイッチを構成する。【選択図】    図６
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【特許請求の範囲】
【請求項１】
半導体集積回路基板上に形成したスイッチトキャパシタ回路であって、
第１の結晶面を主面とするシリコン基板上に第２の結晶面を側壁面として有する突出部を形成し、不活性ガスのプラズマ雰囲気中でシリコン表面の終端水素を除去した後、プラズマ雰囲気中で約５５０度Ｃ以下の温度で、前記突出部の頂面及び側壁面の少なくとも一部にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲートを形成し、前記突出部の前記ゲート絶縁膜を挟む両側にドレイン及びソースを形成したＭＩＳ電界トランジスタとコンデンサとからなるスイッチトキャパシタ回路。
【請求項２】
前記突出部の頂面の第１の結晶面と側壁面の第２の結晶面にチャネルが形成され、前記ＭＩＳ電界効果トランジスタのチャネル幅が、少なくとも前記頂面のチャネル幅と前記側壁面のチャネル幅の総和からなる請求項１記載のスイッチトキャパシタ回路。
【請求項３】
前記突出部は、頂面がシリコンの（１００）面からなり、側壁面がシリコンの（１１０）からなり、前記ソース及びドレインが、前記ゲートを挟む前記突出部及びシリコン基板の該突出部の左右の領域に形成された請求項１，２または３記載のスイッチトキャパシタ回路。
【請求項４】
前記スイッチトキャパシタ回路は、ｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタとが並列に接続されたスイッチを有し、前記ｐチャネルＭＩＳ電界効果トランジスタの突出部の頂面及び側壁面のゲート幅を、前記ｐチャネルＭＩＳ電界効果トランジスタと前記ｎチャネルＭＩＳ電界効果トランジスタの電流駆動能力がほぼ等しくなるように設定した請求項１，２または３記載のスイッチトキャパシタ回路。
【請求項５】
前記スイッチトキャパシタ回路は、入力端子に信号が入力され、互いに並列に接続された第１のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタと、前記第１のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタの出力に入力端子が接続され、出力端子が接地された、互いに並列に接続された第２のｐチャネル及びｎチャネルＭＩＳトランジスタと、前記第１のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタの出力端子に一端が接続されたコンデンサと、前記コンデンサの他端と入力端子が接続され、出力端子が接地された、互いに並列に接続された第３のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタと、前記コンデンサの他端と入力端子が接続され、互いに並列に接続された第４のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタとからなる請求項１，２，３または４記載のスイッチトキャパシタ回路。
【請求項６】
第１の結晶面を主面とするシリコン基板上に第２の結晶面を側壁面として有する突出部を形成し、不活性ガスのプラズマ雰囲気中でシリコン表面の終端水素を除去した後、プラズマ雰囲気中で約５５０度Ｃ以下の温度で、前記突出部の頂面及び側壁面の少なくとも一部にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲートを形成し、前記突出部の前記ゲート絶縁膜を挟む両側にドレイン及びソースを形成したｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタとからなる回路と、
前記ｐチャネルＭＩＳ電界効果トランジスタまたはｎチャネルＭＩＳ電界効果トランジスタとコンデンサとからなるスイッチトキャパシタ回路とが形成された半導体集積回路。
【請求項７】
前記ｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタの頂面及び側壁面のゲート幅を、前記ｐチャネルＭＩＳ電界効果トランジスタと前記ｎチャネルＭＩＳ電界効果トランジスタの電流駆動能力がほぼ等しくなるように設定した請求項６記載の半導体集積回路。
【請求項８】
前記スイッチトキャパシタ回路は、前記ｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタとが並列に接続されたスイッチを有する請求項６または７記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路基板上に形成されるスイッチトキャパシタ回路及びそのスイッチトキャパシタ回路を含む半導体集積回路に関する。
【０００２】
【従来の技術】
従来、ＭＯＳトランジスタの製造プロセスでは、８００度Ｃ程度の高温雰囲気中でシリコン表面に熱酸化膜を形成し、その熱酸化膜をゲート絶縁膜としてＭＯＳトランジスタを製造していた。
【０００３】
半導体の生産効率を高めるためにより低い温度環境で酸化膜を形成することが望まれている。そのような要望を実現するために、例えば、特許文献１には、低温のプラズマ雰囲気中で絶縁膜を形成する技術が開示されている。
フィルタを集積回路基板上に形成する場合に、スイッチトキャパシタフィルタが用いられる。
【０００４】
スイッチトキャパシタ回路のスイッチとしてｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを並列に接続して使用する場合、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの寄生容量が異なるためにスイッチング時にノイズが発生するという問題がある。
【０００５】
このような問題を改善するために、従来、図７に示すような回路が用いられている。
図７において、スイッチ７０は、ｐチャネルＭＯＳトランジスタ７１ａとｎチャネルＭＯＳトランジスタ７１ｂが並列に接続されて構成されている。
【０００６】
ｐチャネルＭＯＳトランジスタ７１ａのゲートとソースに並列に、ｎチャネルＭＯＳトランジスタ７２のゲートと、ソースとドレインを接続した端子間の容量が接続され、ｐチャネルＭＯＳトランジスタ７１ａのゲートとドレインに並列に、ｎチャネルＭＯＳトランジスタ７３のゲートと、ソースとドレインを接続した端子間の容量が接続されている。
【０００７】
また、ｎチャネルＭＯＳトランジスタ７１ｂのゲートとドレインに並列に、ｐチャネルＭＯＳトランジスタ７４のゲートと、ソースとドレインを共通接続した端子間の容量が接続され、ｎチャネルＭＯＳトランジスタのゲートとドレインに並列に、ｐチャネルＭＯＳトランジスタ７５のゲートと、ソースとドレインが接続された端子間の容量が接続されている。
【０００８】
このように構成することで、ｐチャネルＭＯＳトランジスタ７１ａのゲート・ソース間及びゲート・ドレイン間の容量と、ｎチャネルＭＯＳトランジスタ７１ｂのゲート・ソース間及びゲート・ドレイン間の容量をほぼ等しくしている。
ところで、スイッチトキャパシタフィルタを集積回路基板上に形成する場合、トランジスタのリーク電流やオペアンプのオフセット電圧により設計値通りのフィルタ特性が得られないという問題点がある。
【０００９】
そのような問題点を解決するために、例えば、特許文献２には、オフセット補償用のスイッチトキャパシタを設け、オペアンプのＤＣオフセットの影響を除去することが記載されている。
また、特許文献３には、シリコン基板上に立体構造のゲートを形成することが記載されている。
【００１０】
【特許文献１】
特開２００２ー２６１０９１号公報
【００１１】
【特許文献２】
特開２０００−２２５００号公報（図１）
【００１２】
【特許文献３】
特開２００２−１１０９６３（図１）
【００１３】
【発明が解決しようとする課題】
上述したようにＭＯＳトランジスタのリーク電流やＤＣオフセット等により生じるスイッチトキャパシタ回路の積分値の誤差を減らすことが要望されている。
また、図７の回路は、スイッチ７０にトランジスタ７２〜７５を付加する必要があるので集積回路基板の回路規模が増大するという問題点があった。
【００１４】
さらに、ＣＭＯＳスイッチを用いる場合、ｐチャネルＭＯＳトランジスタの寄生容量が、ｎチャネルＭＯＳトランジスタの寄生容量に比べて大きいために、スイッチをオン、オフさせたときに出力電圧の変動幅が大きいという問題があった。
【００１５】
本発明の課題は、スイッチトキャパシタ回路の誤差を減らすことである。他の課題は、スイチング時のノイズ及び電圧変動を低減することである。
【００１６】
【課題を解決するための手段】
本発明のスイッチトキャパシタ回路は、半導体集積回路基板上に形成したスイッチトキャパシタ回路であって、第１の結晶面を主面とするシリコン基板上に第２の結晶面を側壁面として有する突出部を形成し、不活性ガスのプラズマ雰囲気中でシリコン表面の終端水素を除去した後、プラズマ雰囲気中で約５５０度Ｃ以下の温度で、前記突出部の頂面及び側壁面の少なくとも一部にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲートを形成し、前記突出部の前記ゲート絶縁膜を挟む両側にドレイン及びソースを形成したＭＩＳ電界トランジスタとコンデンサとからなる。
【００１７】
不活性ガスは、例えば、アルゴン、クリプトン、キセノンなどからなる。
この発明によれば、ＭＩＳ電界効果トランジスタのリーク電流とＤＣオフセットを減らすことができるので、スイッチトキャパシタ回路の誤差を少なくできる。これにより、ＤＣオフセットを補償するための回路等が不要となる。
【００１８】
また、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲート・ドレイン間容量、ゲート・ソース間容量をほぼ等しくできるので、スイッチングノイズを減らすための回路が不要となる。
さらに、ＭＩＳ電界効果トランジスタの電流駆動能力を向上させることができると共に、シリコン基板の主面におけるＭＩＳ電界効果トランジスタの素子面積を小さくできる。
【００１９】
上記の発明において、前記突出部の頂面の第１の結晶面と側壁面の第２の結晶面にチャネルが形成され、前記ＭＩＳ電界効果トランジスタのチャネル幅が、少なくとも前記頂面のチャネル幅と前記側壁面のチャネル幅の総和からなる。
このように構成することで、異なる結晶面にチャネルが形成されるのでＭＩＳ電界効果トランジスタの特性を向上させることができる。
【００２０】
上記の発明において、前記突出部は、頂面がシリコンの（１００）面からなり、側壁面がシリコンの（１１０）からなり、前記ソース及びドレインが、前記ゲートを挟む前記突出部及びシリコン基板の前記突出部の左右の領域に形成する。
このように構成することで、シリコン基板の（１００）面と（１１０）面にチャネルを形成することができるので、ＭＩＳ電界効果トランジスタの電流駆動能力を向上させることができる。
【００２１】
上記の発明において、前記スイッチトキャパシタ回路は、ｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタとが並列に接続されたスイッチを有し、前記ｐチャネルＭＩＳ電界効果トランジスタの頂面及び側壁面のゲート幅を、前記ｐチャネルＭＩＳ電界効果トランジスタと前記ｎチャネルＭＩＳ電界効果トランジスタの電流駆動能力がほぼ等しくなるように設定した。
【００２２】
このように構成することで、スイッチを構成するｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタのゲート・ソース間容量、ゲート・ドレイン間容量をほぼ等しくできるので、スイッチング時のノイズを減らすことができる。また、ｐチャネルＭＩＳ電界効果トランジスタの寄生容量を小さくできるので、スイッチの出力電圧の変動を少なくできる。
【００２３】
上記の発明において、前記スイッチトキャパシタ回路は、入力端子に信号が入力され、互いに並列に接続された第１のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタと、前記第１のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタの出力端子に入力端子が接続され、出力端子が接地された、互いに並列に接続された第２のｐチャネル及びｎチャネルＭＩＳトランジスタと、前記第１のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタの出力端子に一端が接続されたコンデンサと、前記コンデンサの他端と入力端子が接続され、出力端子が接地された、互いに並列に接続された第３のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタと、前記コンデンサの他端と入力端子が接続され、互いに並列に接続された第４のｐチャネル及びｎチャネルＭＩＳ電界効果トランジスタとからなる。
【００２４】
このように構成することで、スイッチトキャパシタ回路のスイッチを構成するｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタのゲート・ソース間容量、ゲート・ドレイン間容量をほぼ等しくできるのでスイッチング時のノイズを減らすことができる。
【００２５】
本発明の半導体集積回路は、第１の結晶面を主面とするシリコン基板上に第２の結晶面を側壁面として有する突出部を形成し、不活性ガスのプラズマ雰囲気中でシリコン表面の終端水素を除去した後、プラズマ雰囲気中で約５５０度Ｃ以下の温度で、前記突出部の頂面及び側壁面の少なくとも一部にゲート絶縁膜を形成し、該ゲート絶縁膜上にゲートを形成し、前記突出部の前記ゲート絶縁膜を挟む両側にドレイン及びソースを形成したｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタとからなる回路と、前記ｐチャネルＭＩＳ電界効果トランジスタまたはｎチャネルＭＩＳ電界効果トランジスタとコンデンサとからなるスイッチトキャパシタ回路とからなる。
【００２６】
この発明によれば、ＭＩＳ電界効果トランジスタのリーク電流及びＤＣオフセットを少なくできるので、スイッチトキャパシタ回路の誤差を少なくできる。これにより、ＤＣオフセットを補償するための回路等が不要となる。
また、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲート・ドレイン間容量、ゲート・ソース間容量をほぼ等しくできるので、スイッチングノイズを減らすための回路が不要となる。
【００２７】
また、他の回路のｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタの特性を揃えることができるので、例えば、後段に接続される差動増幅回路のＤＣオフセット、１／ｆノイズを低減することができる。
また、立体構造の異なる結晶面にゲート絶縁膜を形成することで、ＭＩＳ電界効果トランジスタの電流駆動能力を向上させることができると共に、シリコン基板の主面におけるＭＩＳ電界効果トランジスタの素子面積を小さくすることができる。
【００２８】
上記の発明において、前記ｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタの頂面及び側壁面のゲート幅を、前記ｐチャネルＭＩＳ電界効果トランジスタと前記ｎチャネルＭＩＳ電界効果トランジスタの電流駆動能力がほぼ等しくなるようにする。
【００２９】
このように構成することで、ｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタのゲート・ソース間容量、ゲート・ドレイン間容量をほぼ等しくできるので、スイッチング時のノイズを減らすことができる。
【００３０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。最初に、プラズマ状態の不活性ガスを用いて低温でシリコン基板上にゲート絶縁膜（例えば、酸化膜）を形成し、ＭＩＳ（ｍｅｔａｌ  ｉｎｓｕｌａｔｏｒ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）電界効果トランジスタを製造する半導体製造プロセスについて説明する。ゲート絶縁膜の形成方法については、特開２００２−２６１０９１号公報に開示されている。
【００３１】
図１は、半導体製造プロセスで使用されるラジアルラインスロットアンテナを用いたプラズマ処理装置の断面図である。
真空容器（処理室）１１内を真空にし、次にシャワープレート１２からアルゴン（Ａｒ）ガスを導入した後、Ａｒガスを排出口１１Ａから排出し、クリプトン（Ｋｒ）ガスに切り替える。処理室１１内の圧力は１３３Ｐａ（１Ｔｏｒｒ）程度に設定する。
【００３２】
次に、シリコン基板１４を、加熱機構を持つ試料台１３の上に置き、試料の温度を４００℃程度に設定する。シリコン基板１４の温度が２００−５５０℃の範囲内であれば、以下に述べる結果はほとんど同様のものとなる。
シリコン基板１４は、直前の前処理工程において希フッ酸洗浄が施され、その結果表面のシリコン未結合手が水素で終端されている。
【００３３】
次に、同軸導波管１５からラジアルラインスロットアンテナ１６に周波数が２．４５ＧＨｚのマイクロ波を供給し、マイクロ波をラジアルラインスロットアンテナ１６から処理室１１の壁面の一部に設けられた誘電体板１７を通して処理室１１内に導入する。導入されたマイクロ波はシャワープレート１２から処理室１１内に導入されたＫｒガスを励起し、その結果シャワープレート１２の直下に高密度のＫｒプラズマが形成される。供給するマイクロ波の周波数が９００ＭＨｚ程度以上、約１０ＧＨｚ程度以下の範囲にあれば、以下に述べる結果はほとんど同様のものとなる。
【００３４】
図１の構成においてシャワープレート１２とシリコン基板１４の間隔は約６ｃｍに設定している。この間隔は狭いほうがより高速な成膜が可能となる。
なお、ラジアルラインスロットアンテナを用いたプラズマ装置に限らず、他の方法を用いてマイクロ波を処理室内に導入してプラズマを励起してもよい。
【００３５】
シリコン基板１３をＫｒガスで励起されたプラズマに曝すことにより、シリコン基板１４の表面は低エネルギのＫｒイオン照射を受け、その表面終端水素が除去される。
次に、シャワープレート１２から９７／３の分圧比のＫｒ／Ｏ２混合ガスを導入する。この際、処理室内の圧力は１３３Ｐａ（１Ｔｏｒｒ）程度に維持しておく。ＫｒガスとＯ２ガスが混合された高密度励起プラズマ中では、中間励起状態にあるＫｒ＊とＯ２分子が衝突し、原子状酸素Ｏ＊を効率よく大量に発生できる。
【００３６】
この実施の形態では、この原子状酸素Ｏ＊によりシリコン基板１４の表面を酸化する。従来のシリコン表面の熱酸化法では、Ｏ２分子やＨ２Ｏ分子により酸化が行われ、８００°Ｃ以上の極めて高い処理温度が必要であったが、この実施の形態で行った原子状酸素による酸化処理では、４００°Ｃ程度の非常に低い温度で酸化が可能である。Ｋｒ＊とＯ２の衝突機会を大きくするには、処理室圧力は高い方が望ましいが、あまり高くすると、発生したＯ＊同志が衝突し、Ｏ２分子に戻ってしまうので、最適ガス圧力が存在する。
【００３７】
所望の膜厚のシリコン酸化膜（シリコン化合物層）が形成されたところでマイクロ波パワーの導入を止めプラズマ励起を終了し、さらにＫｒ／Ｏ２混合ガスをＡｒガスに置換して酸化工程を終了する。本工程の前後にＡｒガスを使用するのはＫｒより安価なガスをパージガスに使用するためである。本工程に使用されたＫｒガスは回収再利用する。
【００３８】
上記の酸化膜形成に続いて、電極形成工程、保護膜形成工程、水素シンタ処理工程等を施してトランジスタやキャパシタを含む半導体集積回路を作成する。
上記の手順で形成されたシリコン酸化膜中の水素含有量を昇温放出により測定したところ、３ｎｍの膜厚のシリコン酸化膜において面密度換算で１０１２／ｃｍ２程度以下であった。特にリーク電流が少ない酸化膜においてはシリコン酸化膜内の水素含有量は、面密度換算で１０１１／ｃｍ２程度以下であった。一方、酸化膜形成前にＫｒプラズマの暴露を行わなかった酸化膜は面密度換算で１０１２／ｃｍ２を超える水素を含んでいた。
【００３９】
上記のようにＫｒプラズマ照射により終端水素除去を施してからＫｒ／Ｏ２ガスを導入して酸化を行った場合には、従来のマイクロ波プラズマ酸化により形成されたシリコン酸化膜よりも同一電圧におけるリーク電流が２〜３桁も減少し、非常に良好な低リーク特性が得られた。リーク電流特性の改善は、さらに薄い１．７ｎｍ程度までの膜厚のシリコン酸化膜でも集積回路を製造できることが確認された。
【００４０】
また、上記の半導体製造プロセスにより得られたシリコン酸化膜について、シリコン／シリコン酸化膜界面準位密度の面方位依存性を測定してみると、どの面方位のシリコン表面においても、約１×１０１０ｃｍ−２ｅＶ−１の非常に低い界面準位密度が得られた。
【００４１】
図２は、シリコン基板の（１００）面、（１１０）面、（１１１）面の各面に上述した半導体性製造プロセスにより形成したＫｒ／Ｏ２膜と、従来の熱酸化膜の界面準位密度の測定結果を示す図である。
図２に示すように、Ｋｒ／Ｏ２膜を形成した場合には、（１００）面、（１１０）面、（１１１）面の何れの面でもシリコンの界面準位密度が約１０１０ｃｍ−２ｅＶ−１以下となっている。これに対して、従来の８００°Ｃ以上の雰囲気で形成した熱酸化膜の界面準位密度は、（１００）面でも１．１倍以上の値となっており、上記の半導体製造プロセスにより、界面準位密度の低い高品質の絶縁膜を形成できることが分かる。
【００４２】
界面準位密度を低くすることにより、キャリアの再結合の確率を減らすことができ、それにより１／ｆノイズを低減することができる。
耐圧特性、ホットキャリア耐性、ストレス電流を流したときのシリコン酸化膜が破壊に至るまでの電荷量ＱＢＤ（Ｃｈａｒｇｅ−ｔｏ−Ｂｒｅａｋｄｏｗｎ）などの電気的特性、信頼性的特性に関して、第１の実施の形態の半導体製造プロセスで形成した酸化膜は、従来の熱酸化膜と同等ないしはそれ以上の良好な特性を示した。
【００４３】
上述したように、表面終端水素を除去してからＫｒ／Ｏ２高密度プラズマによりシリコン酸化工程を行うことで、４００°Ｃという低温において、あらゆる面方位のシリコンに優れたシリコン酸化膜を形成することができる。このような効果が得られるのは、終端水素除去により酸化膜中の水素含有量が少なくなり、かつ、酸化膜中に不活性ガス（例えば、Ｋｒ）が含有されることに起因していると考えられる。酸化膜中の水素が少ないことでシリコン酸化膜内の元素の弱い結合が少なくなり、またＫｒが含有されることにより、膜中やＳｉ／ＳｉＯ２界面でのストレスが緩和され、膜中電荷や界面準位密度が低減され、その結果、シリコン酸化膜の電気的特性が大幅に改善されているものと考えられる。
【００４４】
上述した半導体製造プロセスでは、表面密度換算において水素濃度を１０１２／ｃｍ２以下、望ましくは１０１１／ｃｍ２程度以下にすることと、５×１０１１／ｃｍ２以下程度のＫｒを含むこととが、シリコン酸化膜の電気的特性、信頼性的特性の改善に寄与しているものと考えられる。
【００４５】
なお、上記の半導体プロセスにおいて、不活性ガスとＮＨ３ガスとの混合ガス、不活性ガスとＯ２とＮＨ３との混合ガスを用い、シリコン窒化膜、シリコン酸窒化膜を形成しても良い。
窒化膜を形成することにより得られる効果は、表面終端水素を除去した後においても、プラズマ中に水素が存在することがひとつの重要な要件である。プラズマ中に水素が存在することにより、シリコン窒化膜中及び界面のダングリングボンドがＳｉ−Ｈ、Ｎ−Ｈ結合を形成して終端され、その結果シリコン窒化膜及び界面の電子トラップが無くなると考えられる。
【００４６】
また、酸窒化膜を形成することにより得られる効果は、終端水素除去により酸窒化膜中の水素含有量が減少していることだけではなく、酸窒化膜中に数割以下の窒素が含有していることにも起因しているとも考えられる。酸窒化膜のＫｒの含有量は酸化膜に比較すると１／１０以下であり、Ｋｒの代わりに窒素が多く含有されている。すなわち、酸窒化膜中の水素が少ないために、シリコン窒化膜中において弱い結合の割合が減少し、また膣素が含有されることにより、膜中やＳｉ／ＳｉＯ２また界面でのストレスが緩和され、その結果膜中電荷や界面準位密度が減少し、酸窒化膜の電気的特性が大幅に改善されたものと考えられる。
【００４７】
プラズマ雰囲気中において酸化膜、あるいは酸窒化膜を形成することにより得られた好ましい結果は、終端水素が除去されたことによることだけが原因ではなく、窒化膜、酸窒化膜中にＡｒまたはＫｒが含有されることにも関係すると考えられる。すなわち、上記の半導体製造プロセスにより得られる窒化膜では窒化膜中やシリコン／窒化膜界面でのストレスが、窒化膜中に含有されるＡｒあるいはＫｒにより緩和され、その結果シリコン窒化膜中の固定電荷や界面準位密度が低減され、電気的特性特には１／ｆノイズの低減、信頼性が大幅に改善されたものと考えられる。
【００４８】
上記の半導体製造プロセスにおいて使用する不活性ガスは、Ａｒガス、Ｋｒガスに限らず、キセノンＸｅガスも使用できる。
さらに、シリコン酸化膜、シリコン酸窒化膜を形成した後、真空容器１内の圧力を１３３Ｐａ（１Ｔｏｒｒ）程度に保ったままシャワープレート１２から分圧比９８／２のＫｒ／ＮＨ３混合ガスを導入し、シリコン酸化膜、シリコン酸窒化膜の表面に約０．７ｎｍのシリコン窒化膜を形成しても良い。
【００４９】
これにより、表面にシリコン窒化膜が形成されたシリコン酸化膜、あるいはシリコン酸窒化膜が得られるのでより高い比誘電率を有する絶縁膜を形成することができる。
上述した半導体製造プロセスを実現するためには、図１の装置の他に、プラズマを用いた低温の酸化膜形成を可能とする別のプラズマプロセス用装置を使用してもかまわない。たとえば、マイクロ波によりプラズマを励起するためのＡｒまたはＫｒガスを放出する第１のガス放出構造と、Ｏ２、ＮＨ３、またはＮ２／Ｈ２ガスを放出する、前記第１のガス放出構造とは異なる第２のガス放出構造とを持つ２段シャワープレート型プラズマプロセス装置を使用することも可能である。
【００５０】
次に、本発明の実施の形態の半導体製造プロセスについて説明する。この半導体プロセスは、シリコン基板の（１００）面と（１１０）面にＭＩＳ電界効果トランジスタのゲート絶縁膜を形成するものである。
シリコンの（１１１）面にｐチャネルトランジスタを形成すると、（１００）面に比べて約１．３倍の電流駆動能力が得られ、（１１０）面に形成すると、（１００）の面の約１．８倍の電流駆動能力が得られる。
【００５１】
図３は、実施の形態の半導体製造プロセスにより、シリコン基板２２に（１００）と（１１０）面を有する突出部２３及び２４を形成した状態を示している。また、図４は、実施の形態の半導体製造プロセスにより製造したｎチャネルＭＯＳトランジスタ２０と、ｐチャネルＭＯＳトランジスタ２１の構造を示す図である。なお、図４には、ゲート酸化膜の下部に形成されるチャネルを斜線で示してある。
【００５２】
図３に示すように、（１００）面を主面とするシリコン基板２２は、素子分離領域２２ｃによりｐ型領域Ａとｎ型領域Ｂとに分離されている。領域Ａには、（１００）面を基準にして高さがＨＡで幅がＷ１Ａの直方体形状の突出部２３が形成され、領域Ｂには、同様に高さがＨＢで幅がＷ１Ｂの突出部２４が形成されている。
【００５３】
図４に示すように、シリコン基板２２の表面及び突出部２３及び２４の頂面及び側壁面には、上述した第１の実施の形態の半導体製造プロセスによりシリコン酸化膜が形成されている。
そして、そのシリコン酸化膜の上にポリシリコンゲート電極２５及び２６が形成され、ゲート電極２５及び２６を形成する際に、シリコン酸化膜もパターンニングされ、ゲート電極２５及び２６の下部にゲート絶縁膜２７及び２８が選択的に形成される。
【００５４】
さらに、ｐ型領域Ａのゲート電極２５の両側の領域にｎ型不純物イオンを注入して、突出部２３を含むｎ型拡散領域２９及び３０を形成している。このｎ型拡散領域２９及び３０は、ｎチャネルＭＯＳトランジスタ２０のソースとドレインを構成する。ｎ型領域Ｂにおいても、同様にゲート電極２６の両側の領域にｐ型不純物イオンを注入して、突出部２４を含むｐ型拡散領域３１及び３２を形成している。このｐ型拡散領域３１及び３２は、ｐ型ＭＯＳトランジスタ２１のソースとドレインを構成する。
【００５５】
ｐチャネルＭＯＳトランジスタ２１及びｎチャネルＭＯＳトランジスタ２０のゲート電極２６及び２５に所定の電圧が印加されると、ゲート酸化膜２８及び２７の下部に図４に斜線で示すチャネルが形成される。
ｎチャネルＭＯＳトランジスタ２０の（１００）面のゲート幅は、突出部２３の頂面（突出部２３の上面）でＷ１Ａ、突出部２３の下部の左右のシリコン基板２２の平坦部でそれぞれＷ２Ａ／２であるので合計でＷ１Ａ＋Ｗ２Ａとなる。また、ｎチャネルＭＯＳトランジスタ２０の（１１０）面のゲート幅、すなわち突出部２３の左右の側壁面のゲート幅は、それぞれＨＡであるので合計で２ＨＡとなる。このゲート幅がチャネル幅に相当する。ｎチャネルＭＯＳトランジスタ２０のゲート長はＬｇＡである。
【００５６】
従って、ｎチャネルＭＯＳトランジスタ２０の電流駆動能力は、μｎ１（Ｗ１Ａ＋Ｗ２Ａ）＋μｎ２・２ＨＡで表すことができる。なお、μｎ１は（１００）面における電子移動度、μｎ２は（１１０）面における電子移動度である。
同様に、ｐチャネルＭＯＳトランジスタ２１の（１００）面のゲート幅は突出部２４の頂面でＷ１Ｂ、突出部２４の下部の左右のシリコン基板２２の平坦部でそれぞれＷ２Ｂ／２であるので、合計でＷ１Ｂ＋Ｗ２Ｂとなる。また、ｐチャネルＭＯＳトランジスタ２１の（１１０）面のゲート幅、すなわち、突出部２４の左右の側壁面におけるゲート幅は、それぞれＨＢであるので、合計のゲート幅は２ＨＢとなる。このゲート幅がチャネル幅に相当する。ｐチャネルＭＯＳトランジスタ２１のゲート長はＬｇＢである。
【００５７】
従って、ｐチャネルＭＯＳトランジスタ２１の電流駆動能力は、μｐ１（Ｗ１Ｂ＋Ｗ２Ｂ）＋μｐ２・２ＨＢで表すことができる。μｐ１は、（１００）面におけるホール移動度、μｐ２は、（１１０）面におけるホール移動度を表す。
以上のことから、突出部２３及び２４の高さＨＡを及びＨＢを適宜な値に設定することで、ｐチャネルＭＯＳトランジスタ２１の電流駆動能力と、ｎチャネルＭＯＳトランジスタ２０の電流駆動能力を平衡させることができる。この条件を式で表すと、以下のようになる。
【００５８】
μｎ１（Ｗ１Ａ＋Ｗ２Ａ）＋μｎ２・２ＨＡ＝μｐ１（Ｗ１Ｂ＋Ｗ２Ｂ）＋μｐ２・２ＨＢ
上記の式を満足するような値にＨＡを及びＨＢを設定することにより、ｐチャネルＭＯＳトランジスタ２１の電流駆動能力とｎチャネルＭＯＳトランジスタ２０の電流駆動能力を平衡させることができる。この場合、ｐチャネルＭＯＳトランジスタ２１の主面（例えば、（１００）面）におけるチャネル幅を、ｎチャネルＭＯＳトランジスタ２０の（１００）におけるチャネル幅に比べて大幅に広くする必要がないので、両者のゲート絶縁膜による寄生容量の差を小さくできる。これにより、ｐチャネルＭＯＳトランジスタ２１とｎチャネルＭＯＳトランジスタ２０とによりＣＭＯＳ構造の回路を構成した場合に、両者のゲート酸化膜による寄生容量を充放電するときの電流値のアンバランスを減らし、ＣＭＯＳ構造のトランジスタのスイッチング時に発生するノイズレベルを小さくできる。
【００５９】
なお、ｎチャネルＭＯＳトランジスタ２０のゲートの高さＨＡを「０」にし、そのｎチャネルＭＯＳトランジスタ２０と電流駆動能力がほぼ等しくなるようにｐチャネルＭＯＳトランジスタ２１のゲートの高さＨＢを設定しても良い。
また、ｐチャネルＭＯＳトランジスタ２１またはｎチャネルＭＯＳトランジスタ２０を単独で形成する場合でも、ｐチャネルまたはｎチャネルＭＯＳトランジスタのシリコン基板の主面（例えば、（１００）面）におけるゲート絶縁膜の面積を従来の半導体製造プロセスで製造する場合より狭くできるので、ｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタのシリコン基板の主面に占める面積を小さくできる。これにより、半導体回路の集積度を高めることができる。さらに、ｐチャネルまたはｎチャネルＭＯＳトランジスタの寄生容量を小さくできるので、ＭＯＳトランジスタのスイッチング速度の向上と、スイッチング時の消費電力を減らすことができる。
【００６０】
なお、シリコン表面に形成する絶縁膜は酸化膜に限らず、シリコン窒化膜、シリコン酸窒化膜等を形成しても良い。
次に、上述した半導体製造プロセスによりスイッチトキャパシタフィルタを半導体回路基板上に形成する場合について説明する。
【００６１】
図５は、半導体回路基板上に形成するダイレクトコンバージョン受信機の回路の主要部を示す図である。
アンテナ４１で受信された無線信号は、ローノイズアンプ４２により増幅され、ミキサ回路４３及び４４に入力する。
【００６２】
ミキサ回路４３の他方の入力端子には、局部発振回路４５で生成されるローカル信号が入力し、ミキサ回路４４の他方の入力端子には、そのローカル信号の位相を移相器４６により９０度位相をずらしたローカル信号が入力する。
ミキサ回路４３及び４４において、受信信号とそれらのローカル信号が混合され、９０度の位相差を有するベースバンド信号に変換される。そして、スイッチトキャパシタフィルタなどで構成されるローパスフィルタ４７，４８により所定の周波数以上の信号が減衰され、ＤＣアンプ４９，５０に出力される。
【００６３】
ＤＣアンプ４９，５０は、ベースバンド信号をＡ／Ｄ変換器５１，５２の分解能に応じた信号レベルまで増幅する。
Ａ／Ｄ変換器５１，５２は、アナログのベースバンド信号をデジタル信号に変換し、デジタル信号処理プロセッサ（ＤＳＰ）５３に出力する。ＤＳＰ５３は、ベースバンド信号に対してデジタル信号処理を行い信号を復調する。
【００６４】
ここで、ＣＭＯＳスイッチを用いたスイッチトキャパシタ回路の一例を図６を参照して説明する。
図６において、スイッチ６１は、ｐチャネルＭＯＳトランジスタ６１ａとｎチャネルＭＯＳトランジスタ６１ｂが並列に接続されて構成されている。このスイッチ６１の入力端子には入力信号Ｖｉｎが入力し、出力端子はコンデンサＣ１と接続されている。
【００６５】
スイッチ６２は、ｐチャネルＭＯＳトランジスタ６２ａとｎチャネルＭＯＳトランジスタ６２ｂとが並列に接続されて構成されている。スイッチ６２の入力端子はスイッチ６１の出力端子（コンデンサＣ１の一方の端子）と接続され、出力端子は接地されている。
【００６６】
スイッチ６３は、ｐチャネルＭＯＳトランジスタ６３ａとｎチャネルＭＯＳトランジスタ６３ｂが並列に接続されて構成されている。このスイッチ６３の入力端子は、コンデンサＣ１の他方の端子と接続され、出力端子は接地されている。
スイッチ６４は、ｐチャネルＭＯＳトランジスタ６４ａとｎチャネルＭＯＳトランジスタ６４ｂとが並列に接続されて構成されている。スイッチ６４の入力端子は、コンデンサＣ１の他方の端子（スイッチ６３の入力端子）と接続され、出力端子はオペアンプの反転入力端子とコンデンサＣ２とに接続されている。
【００６７】
オペアンプ６５の反転入力端子と出力端子との間にはコンデンサＣ２が接続され、非反転入力端子は接地されている。
上記の回路の動作を説明すると、以下のようになる。
ｐチャネルＭＯＳトランジスタ６１ａ及びｎチャネルＭＯＳトランジスタ６１ｂ（スイッチ６１）と、ｐチャネルＭＯＳトランジスタ６３ａ及びｎチャネルＭＯＳトランジスタ６３ｂ（スイッチ６３）のゲートには、それらのスイッチ６１及び６３が、同時にオンするような信号が入力する。
【００６８】
また、ｐチャネルＭＯＳトランジスタ６２ａ及びｎチャネルＭＯＳトランジスタ６２ｂ（スイッチ６２）と、ｐチャネルＭＯＳトランジスタ６４ａ及びｎチャネルＭＯＳトランジスタ６４ｂ（スイッチ６４）のゲートには、スイッチ６１及び６３がオフのとき、同時にオンとなるような信号が入力する。
【００６９】
ゲートに信号が入力してスイッチ６１及び６３がオンすると、コンデンサＣ１が入力電圧Ｖｉｎにより充電され、スイッチ６１及び６３がオフし、スイッチ６２及び６４がオンしたときに、コンデンサＣ１の電荷がコンデンサＣ２に転送される。
【００７０】
スイッチトキャパシタ回路を上述した半導体プロセスにより製造し、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのゲート・ソース間及びゲート・ドレイン間の容量をほぼ等しくすることで、スイッチング時のノイズを低減することができる。これにより、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの寄生容量の差を補償するための回路が不要となる。また、スイッチを構成するｐチャネルＭＯＳトランジスタの素子面積を減らすことで寄生容量を小さくできるので、スイッチの出力電圧の変動幅を少なくできる。
【００７１】
また、シリコン表面のダメージを減らし平坦化することで、ＭＯＳトランジスタの特性（例えば、しきい値電圧など）のバラツキを少なくし、リーク電流とＤＣオフセットを少なし、スイッチトキャパシタ回路の積分値の誤差を減らすことができる。また、コンデンサを上記の酸化膜を使用して構成することで、コンデンサの特性も改善することができる。
【００７２】
また、立体構造にして異なる結晶面にゲート酸化膜を形成することで、ＭＯＳトランジスタの電流駆動能力を向上させ、かつシリコン基板の主面におけるトランジスタの素子面積を小さくできる。
スイッチトキャパシタ回路のスイッチは、実施の形態のようにｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを並列に接続した構造のものに限らず、ｎチャネルＭＯＳまたはｐチャネルＭＯＳトランジスタのみで構成しても良い。この場合でも、ＭＯＳトランジスタの特性のばらつきを少なくし、リーク電流、ＤＣオフセットを減らす効果が得られる。また、ＭＯＳトランジスタの素子面積を小さくできる。
【００７３】
また、スイッチトキャパシタ回路以外の回路、例えば、ＤＣアンプ、Ａ／Ｄ変換回路、デジタル回路等のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを上述した半導体プロセスにより製造しても良い。
このように構成することで、他の回路のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの特性を揃えることができるので、ＤＣオフセットや１／ｆノイズを低減できる。また、ＭＯＳトランジスタの電流駆動能力が向上するので回路の動作特性も改善される。
【００７４】
さらに、他の回路のｐチャネルＭＯＳとｎチャネルＭＯＳトランジスタのチャネルを、シリコンの異なる結晶面（例えば、（１００）面と（１１０））に形成するようにし、それらのチャネル幅をｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの電流駆動能力がほぼ等しくなるように設計しても良い。
【００７５】
このように構成することで、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタの寄生容量等をほぼ同じにし、かつ寄生容量を小さくできるので、ＭＯＳトランジスタの動作速度を向上させることができると共に、ＭＯＳトランジスタのオン、オフ時に流れる電流により発生するノイズを低減できる。
【００７６】
本発明は、上述した実施の形態に限らず、以下のように構成しても良い。
本発明は、実施の形態に示したスイッチトキャパシタ回路に限らず、公知の他の回路、あるいはスイッチトキャパシタフィルタ等にも適用できる。
シリコンの結晶面は、（１００）面と（１１０）面の組み合わせに限らず、（１００）面と（１１１）面等の他の結晶面と組み合わせても良い。
【００７７】
【発明の効果】
本発明によれば、スイッチトキャパシタ回路のＭＩＳ電界効果トランジスタのリーク電流やＤＣオフセットを減らすことができるので、それらを補償するための回路が不要となる。また、スイッチを構成するｐチャネルＭＩＳ電界効果トランジスタとｎチャネルＭＩＳ電界効果トランジスタの電流駆動能力をほぼ等しくすることで、スイチング時のノイズ及び出力電圧の電圧変動を減らすことができる。さらに、スイッチトキャパシタ回路に接続される他の回路のＤＣオフセット、スイッチング時のノイズを減らすことができる。
【図面の簡単な説明】
【図１】ラジアルラインスロットアンテナを用いたプラズマ装置の断面図である。
【図２】界面準位密度の比較図である。
【図３】実施の形態の半導体製造プロセスにより製造したシリコン基板の構造を示す図である。
【図４】実施の形態の半導体製造プロセスにより製造したＭＯＳトランジスタの構造を示す図である。
【図５】ダイレクトコンバージョン方式の受信回路を示す図である。
【図６】スイッチトキャパシタ回路を示す図である。
【図７】従来のスイッチの構成を示す図である。
【符号の説明】
１１      真空容器
１２      シャワープレート
１４      シリコン基板
１５      同軸導波管
１６      ラジアルスロットライン
１７      誘電体板
２２      シリコン基板
２０      ｎチャネルＭＯＳトランジスタ
２１      ｐチャネルＭＯＳトランジスタ
２３，２４  突出部
２５、２６  ゲート電極
２７、２８  ゲート酸化膜
４３，４４  ミキサ
４９，５０  ＤＣアンプ
５１，５２  Ａ／Ｄ変換器
６１〜６４  スイッチ
６１ａ、６１ｂ  ＭＯＳトランジスタ
６２ａ、６２ｂ  ＭＯＳトランジスタ
６３ａ、６３ｂ  ＭＯＳトランジスタ
６４ａ、６４ｂ  ＭＯＳトランジスタ
Ｃ１，Ｃ２  コンデンサ
６５        オペアンプ
【図１】
2005005620.tif 000003
【図２】
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【図３】
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【図４】
2005005620.tif 000006
【図５】
2005005620.tif 000007
【図６】
2005005620.tif 000008
【図７】
2005005620.tif 000009