(57)【要約】【課題】半導体素子における結晶欠陥の発生の抑制が図られた半導体装置の製造方法、及びその製造方法を提供する。【解決手段】  半導体基板７上に、ＰチャンネルＭＯＳトランジスタ１、ＮチャンネルＭＯＳトランジスタ２、フォトダイオード３が設けられた半導体装置を製造する。このとき、先ず、半導体基板７上に、フィールド酸化膜４〜６を形成する。次に、フィールド酸化膜６に貫通孔１５を形成する。その後、貫通孔１５の内側に、フォトダイオード３を形成する。【選択図】  図２
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【特許請求の範囲】
【請求項１】
半導体基板を有し、且つ、前記半導体基板に複数の半導体素子とフィールド酸化膜とが設けられた半導体装置であって、
前記フィールド酸化膜には、貫通孔又は凹部が形成されており、
前記複数の半導体素子のうち少なくとも一つは、前記貫通孔又は前記凹部の内側に設けられていることを特徴とする半導体装置。
【請求項２】
前記貫通孔又は前記凹部の内部に設けられた半導体素子が、フォトダイオードとして機能する請求項１に記載の半導体装置。
【請求項３】
前記貫通孔又は前記凹部の内部に設けられていない半導体素子によって、ロジック回路が形成されている請求項１または２に記載の半導体装置。
【請求項４】
前記貫通孔又は前記凹部の底面が、前記半導体基板の基板面よりも低い位置にある請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
半導体基板を有し、且つ、前記半導体基板に複数の半導体素子とフィールド酸化膜とが設けられた半導体装置の製造方法であって、
（ａ）前記半導体基板上に、前記フィールド酸化膜を形成する工程と、
（ｂ）前記フィールド酸化膜に、貫通孔又は凹部を形成する工程と、
（ｃ）前記貫通孔又は前記凹部の内側に、前記複数の半導体素子のうち少なくとも一つを形成する工程とを有することを特徴とする半導体装置の製造方法。
【請求項６】
前記（ａ）の工程が、半導体基板上に酸化膜を形成する工程と、前記酸化膜上に窒化膜を形成する工程と、前記複数の素子分離の形成が予定された領域と重なる前記窒化膜の一部分を選択的に除去する工程と、前記半導体基板に対して熱酸化を行って、前記フィールド酸化膜を形成する工程とを有しており、
前記（ｂ）の工程において、前記貫通孔又は前記凹部の形成が、前記フィールド酸化膜の一部を選択的にエッチングすることによって行われている請求項５記載の半導体装置の製造方法。
【請求項７】
前記複数の半導体素子に、フォトダイオードとして機能する第１の半導体素子と、トランジスタとして機能する第２の半導体素子とが含まれており、
前記（ａ）の工程において、前記フィールド酸化膜が、前記第１の半導体素子の形成が予定された領域を含む領域に形成されており、
前記（ｂ）の工程において、前記貫通孔又は前記凹部の形成が、前記フィールド酸化膜における、前記第１の半導体素子の形成が予定された領域と重なる部分を除去することによって行われており、
前記（ｃ）の工程において、前記貫通孔又は前記凹部の内側に、前記第１の半導体素子が形成される請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、特に、ＭＯＳ（Metal Oxide Semiconductor ）ロジック部とフォトダイオードとが同一の半導体基板に混載されたＭＯＳセンサ、及びその製造方法に関する。
【背景技術】
【０００２】
従来から、半導体装置においては、半導体基板上の複数の素子を互いに電気的に分離するため、半導体基板上に素子分離が設けられている。素子分離の形成方法としては、選択酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）法が一般によく知られている（例えば、特許文献１参照）。
【０００３】
選択酸化法は、例えば次のように行われる。先ず、シリコン基板を熱酸化してシリコン基板の表面にシリコン酸化膜（ＳｉＯ2）を成長させ、その上にシリコン窒化膜（Ｓｉ3Ｎ4）を成膜させる。その後、シリコン窒化膜の一部を除去して、熱酸化法を実施する。これにより、シリコン窒化膜で覆われていない部分に、フィールド酸化膜（選択酸化膜）と呼ばれる分厚いシリコン酸化膜が形成され、これが素子分離として機能する。
【０００４】
また、その他の素子分離領域の形成方法として、フィールドＣＶＤ（Chemical Vapor Deposition）法も知られている。フィールドＣＶＤ法では、ＣＶＤ法によってシリコン基板上に酸化膜を成膜し、その後、ドライエッチング等を行うことによってフィールド酸化膜が形成される。
【０００５】
ここで、図５を用いて、従来の選択酸化法によって形成された素子分離の一例について説明する。図５は、従来の半導体装置の一例を示す断面構成図である。なお、図５において、シリコン基板中の拡散領域が形成されていない部分のハッチングは省略している。また、図５では、断面に現れていない線も省略している。
【０００６】
図５に示す半導体装置は、ＭＯＳセンサに代表される固体撮像装置であり、Ｎ型のシリコン基板１０６に、ＮチャンネルＭＯＳトランジスタ１０２、ＰチャンネルＭＯＳトランジスタ１０１、及びフォトダイオード１０３を設けて構成されている。また、ＮチャンネルＭＯＳトランジスタ１０２と、ＰチャンネルＭＯＳトランジスタ１０１とで、ＭＯＳロジック部が構成されている。フォトダイオード１０３は、実際には複数個設けられており、ＭＯＳセンサのフォトダイオード部を構成している。
【０００７】
具体的には、図５に示すように、Ｎ型シリコン基板１０６には、ウェルとして、ＮチャンネルＭＯＳトランジスタ１０２を構成するｐウェル１０２ｅと、フォトダイオード１０３を構成するｐウェル１０３ｅが形成されている。また、Ｎ型シリコン基板１０６の表面には、選択酸化法によって、素子分離となる複数のフィールド酸化膜１０４が間隔をあけて形成されている。各フィールド酸化膜１０４は、ｐウェル１０２ｅ又はｐウェル１０３ｅにおける基板の厚み方向の界面をまたぐように配置されている。
【０００８】
また、各フィールド酸化膜１０４の直下には、チャンネルストッパ層１０５も設けられている。更に、複数のフィールド酸化膜１０４の形成時にフィールド酸化膜とならなかったシリコン酸化膜がゲート酸化膜１０１ａ〜１０３ａとなっている。
【０００９】
なお、選択酸化法を用いた場合は、熱酸化によって、マスクとなるシリコン窒化膜の下にも酸素が拡散するが、このときシリコン窒化膜はそれを阻止する方向の圧力として働く。このため、フィールド酸化膜の端部は、シリコン窒化膜の下に楔を打ち込んだように形成され、一般に、この部分はバーズビークと呼ばれる。また、バーズビークが長いと半導体装置の微細化が図れないため、マスクとなるシリコン窒化膜をシリコン酸化膜より厚くする等して、バーズビークの伸びの押さえ込みが行われる。
【００１０】
また、ゲート酸化膜のうち、ゲート酸化膜１０２ａは、ｐウェル１０２ｅの上に位置しており、ｐウェル１０２ｅと共にＮチャンネルＭＯＳトランジスタ１０２を構成している。ゲート酸化膜１０２ａの上には、多結晶シリコン又はタングステンシリサイド（ＷＳｉ）によって、ＮチャンネルＭＯＳトランジスタ１０２のゲート電極となるゲート電極１０２ｂが形成されている。
【００１１】
更に、ｐウェル１０２ｅの表層部分には、ＮチャンネルＭＯＳトランジスタ１０２のソース又はドレイン領域となるＮ+型の不純物拡散層１０２ｃ及び１０２ｄが形成されている。この不純物拡散層１０２ｃ及び１０２ｄの形成は、ゲート電極１０２ｂをマスクとしたＮ型不純物のイオン注入によって行われている。
【００１２】
また、ゲート酸化膜１０１ａは、ＰチャンネルＭＯＳトランジスタ１０１を形成する領域に位置しており、ＰチャンネルＭＯＳトランジスタ１０１を構成している。ゲート酸化膜１０１ａの上には、ＰチャンネルＭＯＳトランジスタ１０１のゲート電極となるゲート電極１０１ｂが形成されている。なお、ゲート電極１０１ｂは、上述したゲート電極１０２ｂと同じプロセスで形成されている。
【００１３】
更に、ＰチャンネルＭＯＳトランジスタ１０１を形成する領域の表層部分には、ＰチャンネルＭＯＳトランジスタ１０１のソース又はドレイン領域となるＰ+型の不純物拡散層１０１ｃ及び１０１ｄが形成されている。この不純物拡散層１０１ｃ及び１０１ｄの形成は、ゲート電極１０１ｂをマスクとしたＰ型不純物のイオン注入によって行われている。
【００１４】
また、ゲート酸化膜１０３ａは、ｐウェル１０３ｅの上に位置しており、ｐウェル１０３ｅと共にフォトダイオード１０３を構成している。ゲート酸化膜１０３ａの上には、フォトダイオード１０３のゲート電極となるゲート電極１０３ｂが形成されている。なお、ゲート電極１０３ｂも、上述したゲート電極１０２ｂと同じプロセスで形成されている。
【００１５】
更に、ｐウェル１０３ｅの表層部分には、フォトダイオード１０３のＮ層（受光層）となるＮ+型の不純物拡散層１０３ｃと、ドレイン領域となるＮ+型の不純物拡散層１０３ｄとが形成されている。この不純物拡散層１０３ｃ及び１０３ｄの形成は、ゲート電極１０３ｂをマスクとしたＮ型不純物のイオン注入によって行われている。
【００１６】
このように、図５に示すＭＯＳセンサにおいては、複数のフィールド酸化膜１０４によって、ＮチャンネルＭＯＳトランジスタ１０２、ＰチャンネルＭＯＳトランジスタ１０１、及びフォトダイオード１０３は互いに電気的に分離されることになる。
【００１７】
次に、図６を用いて、従来のフィールドＣＶＤ法によって形成された素子分離の一例について説明する。図６は、従来の半導体装置の他の例を示す断面構成図である。なお、図６においても、シリコン基板中の拡散領域が形成されていない部分においてはハッチングを省略している。また、図６でも、断面に現れていない線は省略している。
【００１８】
図６に示す半導体装置も、図５の例と同様に、ＭＯＳセンサの一つであり、Ｎ型のシリコン基板１０６上に、ＮチャンネルＭＯＳトランジスタ１０２、ＰチャンネルＭＯＳトランジスタ１０１、及びフォトダイオード１０３を設けて構成されている。
【００１９】
但し、図６に示す半導体装置においては、素子分離として機能する複数のフィールド酸化膜１０７が、図５の例と異なり、フィールドＣＶＤ法によって形成されている。図６に示すフィールド酸化膜１０７は、シリコン基板１０６上にＣＶＤ法を用いて酸化膜を成膜し、これにドライエッチング等を施すことによって形成されている。
【００２０】
図６に示すＭＯＳセンサにおいても、複数のフィールド酸化膜１０７を設けることによって、ＮチャンネルＭＯＳトランジスタ１０２、ＰチャンネルＭＯＳトランジスタ１０１、及びフォトダイオード１０３は互いに電気的に分離されることになる。
【特許文献１】特開平１１−３１２７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【００２１】
しかしながら、選択酸化法を用いた場合、フィールド酸化膜１０４の端部、即ち、バーズビークと呼ばれる部分は、マスクとなるシリコン窒化膜によって形成時に大きなストレスを受ける。このため、この部分に大きな残留応力が生じることがある。
【００２２】
このような場合に、後工程を実施して、フィールド酸化膜１０４に囲まれた領域に半導体素子を形成すると、残留応力によって半導体素子に結晶欠陥が誘発されてしまい、デバイス特性を著しく損ね、歩留まりの低下を招来してしまう。特に、半導体装置がＭＯＳセンサ等の固体撮像装置である場合は、フォトダイオードのＮ層付近に結晶欠陥が誘発され易く、白傷等が発生してしまう。
【００２３】
一方、フィールドＣＶＤ法を用いた場合は、フォトダイオード１０３に結晶欠陥を誘発させる可能性を小さくできるが、選択酸化法に比べて工程が複雑である。また、フィールドＣＶＤ法には、酸化膜をエッチングする際のエッチングレートやエッチング角度の制御が難しいという問題や、エッチング時にＮ型シリコン基板１０６の表面にダメージを与えてしまうという問題もある。
【００２４】
本発明の目的は、上記問題を解消し、半導体素子における結晶欠陥の発生の抑制が図られた半導体装置の製造方法、及びその製造方法を提供することにある。
【課題を解決するための手段】
【００２５】
上記目的を達成するために本発明における半導体装置は、半導体基板を有し、且つ、前記半導体基板に複数の半導体素子とフィールド酸化膜とが設けられた半導体装置であって、前記フィールド酸化膜には、貫通孔又は凹部が形成されており、前記複数の半導体素子のうち少なくとも一つは、前記貫通孔又は前記凹部の内側に設けられていることを特徴とする。
【００２６】
また、上記目的を達成するため本発明における半導体装置の製造方法は、半導体基板を有し、且つ、前記半導体基板に複数の半導体素子とフィールド酸化膜とが設けられた半導体装置の製造方法であって、（ａ）前記半導体基板上に、前記フィールド酸化膜を形成する工程と、（ｂ）前記フィールド酸化膜に、貫通孔又は凹部を形成する工程と、（ｃ）前記貫通孔又は前記凹部の内側に、前記複数の半導体素子のうち少なくとも一つを形成する工程とを有することを特徴とする。
【発明の効果】
【００２７】
以上のように本発明における半導体装置及び半導体装置の製造方法によれば、フィールド酸化膜に貫通孔又は凹部が形成され、一部の半導体素子はこの貫通孔又は凹部の内側に形成される。また、この貫通孔又は凹部の内側の領域は、向かい合うバーズビークに囲まれていないため、残留応力の影響を受け難い。このため、貫通孔又は凹部の内側に形成された半導体素子は、形成時に、フィールド酸化膜に生じた残留応力の影響を受けず、この半導体素子においては結晶欠陥の発生が抑制される。
【００２８】
従って、半導体装置が、例えばＭＯＳセンサ等の固体撮像装置である場合は、貫通孔又は凹部の内側にフォトダイオードを形成することによって、結晶欠陥の誘発による白キズの発生を抑制することができる。この結果、デバイス特性及び歩留まりの向上を図ることができる。
【００２９】
また、このように、本発明によれば、フィールドＣＶＤ法を用いることなく、結晶欠陥の誘発を抑制できる。よって、本発明においては、工程が複雑化するという問題や、エッチングレートやエッチング角度の制御が難しいという問題、半導体基板がダメージを受けるという問題が生じる余地もない。
【発明を実施するための最良の形態】
【００３０】
上記本発明における半導体装置においては、前記貫通孔又は前記凹部の内部に設けられた半導体素子が、フォトダイオードとして機能する態様、前記貫通孔又は前記凹部の内部に設けられていない半導体素子によって、ロジック回路が形成されている態様とするのが好ましい。また、前記貫通孔又は前記凹部の底面は前記半導体基板の基板面よりも低い位置にあるのが好ましい。
【００３１】
上記本発明における半導体装置の製造方法においては、前記（ａ）の工程が、半導体基板上に酸化膜を形成する工程と、前記酸化膜上に窒化膜を形成する工程と、前記複数の素子分離の形成が予定された領域と重なる前記窒化膜の一部分を選択的に除去する工程と、前記半導体基板に対して熱酸化を行って、前記フィールド酸化膜を形成する工程とを有しており、前記（ｂ）の工程において、前記貫通孔又は前記凹部の形成が、前記フィールド酸化膜の一部を選択的にエッチングすることによって行われているのが好ましい。
【００３２】
更に、前記複数の半導体素子に、フォトダイオードとして機能する第１の半導体素子と、トランジスタとして機能する第２の半導体素子とが含まれており、前記（ａ）の工程において、前記フィールド酸化膜が、前記第１の半導体素子の形成が予定された領域を含む領域に形成されており、前記（ｂ）の工程において、前記貫通孔又は前記凹部の形成が、前記フィールド酸化膜における、前記第１の半導体素子の形成が予定された領域と重なる部分を除去することによって行われており、前記（ｃ）の工程において、前記貫通孔又は前記凹部の内側に前記第１の半導体素子が形成されるのが特に好ましい。
【００３３】
以下、本発明の実施の形態における半導体装置及び半導体装置の製造方法について、図１〜図４を参照しながら説明する。先ず、本実施の形態における半導体装置の構造について図１及び図２を用いて説明する。図１は、本発明の実施の形態における半導体装置の一部分を示す断面構成図である。図２は、本発明の実施の形態における半導体装置の一部分を示す断面斜視図である。なお、図１及び図２において、半導体基板中の拡散領域が形成されていない部分のハッチングは省略している。また、図１では、断面に現れていない線も省略している。
【００３４】
図１及び図２に示す半導体装置は、固体撮像装置の一つであるＭＯＳセンサ（ＭＯＳ型固体撮像装置）であり、半導体基板７を有している。図１の例では、半導体基板７は、Ｎ型シリコン基板である。また、半導体基板７には、ＮチャンネルＭＯＳトランジスタ（以下、「Ｎ型トランジスタ」という。）２、ＰチャンネルＭＯＳトランジスタ（以下、「Ｐ型トランジスタ」という。）１、及びフォトダイオード３が設けられている。
【００３５】
Ｎ型トランジスタ２と、Ｐ型トランジスタ１とは、ＭＯＳセンサのＭＯＳロジック部を構成している。また、フォトダイオード３は、実際には複数個設けられており、ＭＯＳセンサのフォトダイオード部を構成している。
【００３６】
具体的には、図１及び図２に示すように、半導体基板７には、ウェルとして、Ｎ型トランジスタ２を構成するｐウェル２ｅと、フォトダイオード３を構成するｐウェル３ｅとが形成されている。また、半導体基板７の表面には、選択酸化法（ＬＯＣＯＳ法）によって、素子分離となるフィールド酸化膜４〜６が間隔をあけて形成されている。フィールド酸化膜４〜６の直下には、チャンネルストッパ層８も設けられている。
【００３７】
これらフィールド酸化膜のうち、フィールド酸化膜４及び５は、ｐウェル２ｅにおける基板の厚み方向の界面をまたぐように配置されている。それに対し、フィールド酸化膜６には貫通孔１５が形成されており、貫通孔１５の形成されていない部分６ａ及び６ｂが、ｐウェル３ｅにおける基板の厚み方向の界面をまたぐように配置されている（特に図２参照。）。
【００３８】
また、フィールド酸化膜４〜６の形成時にフィールド酸化膜とならなかったシリコン酸化膜のうち、フィールド酸化膜４と５の間に位置するシリコン酸化膜は、Ｎ型トランジスタ２を構成するゲート酸化膜２ａとなっている。更に、フィールド酸化膜５と６との間に位置するシリコン酸化膜は、Ｐ型トランジスタ１を構成するゲート酸化膜１ａとなっている。
【００３９】
ゲート酸化膜２ａの上には、多結晶シリコン又はタングステンシリサイド（ＷＳｉ）によって、Ｎ型トランジスタ２のゲート電極となるゲート電極２ｂが形成されている。更に、ｐウェル２ｅの表層部分には、Ｎ型トランジスタ２のソース又はドレイン領域となるＮ+型の不純物拡散層２ｃ及び２ｄが形成されている。
【００４０】
また、ゲート酸化膜１ａの上にも、多結晶シリコン又はタングステンシリサイド（ＷＳｉ）によって、Ｐ型トランジスタ１のゲート電極となるゲート電極１ｂが形成されている。更に、フィールド酸化膜５と６とで囲まれた領域の表層部分には、Ｐ型トランジスタ１のソース又はドレイン領域となるＰ+型の不純物拡散層１ｃ及び１ｄが形成されている。
【００４１】
一方、フォトダイオード３を構成するゲート酸化膜３ａは、フィールド酸化膜６に形成された貫通孔１５の底面に露出した半導体基板７の上に、ゲート酸化膜１ａ及び２ａとは別の工程によって形成されている。また、ゲート酸化膜３ａの上には、多結晶シリコン又はタングステンシリサイド（ＷＳｉ）によって、フォトダイオード３のゲート電極となるゲート電極３ｂが形成されている。更に、ｐウェル３ｅの表層部分には、フォトダイオード３のＮ層（受光層）となるＮ+型の不純物拡散層３ｃと、ドレイン領域となるＮ+型の不純物拡散層３ｄとが形成されている。
【００４２】
ここで、本実施の形態における半導体装置の製造プロセスについて図３及び図４を用いて説明する。図３及び図４は、図１に示す半導体装置の製造方法を示す断面図である。図３（ａ）〜（ｃ）は一連の主な工程を示しており、図４（ｄ）〜（ｆ）は図３（ｃ）に示す工程の後に実施される一連の主な工程を示している。なお、図３及び図４においては、半導体基板中の拡散領域が形成されていない部分及びフォトレジストのハッチングは省略している。また、図３及び図４でも、断面に現れていない線は省略している。
【００４３】
先ず、図３（ａ）に示すように、半導体基板（Ｎ型シリコン基板）７の表面を熱酸化によって酸化させて、基板面全体に熱酸化膜（シリコン酸化膜（ＳｉＯ2））１１を形成する。次に、フォトレジスト（図示せず）を形成し、Ｎ型トランジスタの形成が予定された領域２２とフォトダイオードの形成が予定された領域２３とが露出するようにパターニングを行う。なお、２１はＰ型トランジスタの形成が予定された領域である。
【００４４】
更に、熱酸化膜１１を介して、Ｐ型不純物をイオン注入する。これにより、半導体基板１のＮ型トランジスタの形成が予定された領域２２にはｐウェル２ｅが形成され、フォトダイオードの形成が予定された領域２３にはｐウェル３ｅが形成される。その後、フォトレジストを除去し、熱酸化膜１１の上に、ＣＶＤ法によってシリコン窒化膜（Ｓｉ3Ｎ4膜）１２を成膜する。
【００４５】
次に、図３（ｂ）に示すように、シリコン窒化膜１２の上にフォトレジスト１３を形成し、パターニングを行う。具体的には、フィールド酸化膜４〜６（図１参照）の形成が予定された領域と重なるフォトレジスト１３の一部分を除去する。
【００４６】
更に、このパターニング後のフォトレジスト１３をマスクとして、ＲＩＥ（Reactive Ion Etching）法を実施する。これにより、フィールド酸化膜４〜６（図１参照）の形成が予定された領域と重なるシリコン窒化膜１２の一部分が選択的に除去される。その後、シリコン窒化膜１２が除去された部分に対してＮ型不純物がイオン注入される。これにより、チャンネルストッパ層８が形成される。
【００４７】
なお、実際には、後述の図３（ｃ）に示す熱酸化の実施により、シリコン窒化膜１２の下にもフィールド酸化膜が形成される。このため、フォトレジスト１３のパターニング除去された部分と、シリコン窒化膜１２の選択除去された部分とは、フィールド酸化膜４〜６の形成が予定された領域よりも小さくなっている。
【００４８】
次に、図３（ｃ）に示すように、レジスト膜１３を完全に除去した後、シリコン窒化膜１２をマスクとして熱酸化法を実施する。これにより、熱酸化膜１１におけるシリコン窒化膜１２に覆われていない部分が厚く成長し、フィールド酸化膜４〜６が形成される。
【００４９】
なお、図３（ｃ）から分るように、フィールド酸化膜４〜６には、シリコン窒化膜１２の下に拡散した酸素によってバーズビークが形成されている。また、フォトダイオードの形成が予定された領域２３は、フィールド酸化膜６が形成された領域に含まれている。
【００５０】
次に、図４（ｄ）に示すように、フォトレジスト１４を形成し、パターニングを行う。このときのパターニングは、フィールド酸化膜６におけるフォトダイオードの形成が予定された領域２３と重なる部分がフォトレジスト１４から露出するように行われる。具体的には、フォトダイオードの構成要素、即ちゲート電極、不純物拡散層（これらについては図４（ｆ）又は図１参照）が形成される領域が露出するように行われる。
【００５１】
その後、フォトレジスト１４をマスクとして、ＲＩＥ法やウェットエッチング法等を実施する。これにより、フィールド酸化膜６において、フォトダイオードの形成が予定された領域２３と重なる部分が選択に除去され、貫通孔１５が形成される。
【００５２】
なお、本実施の形態においてフィールド酸化膜６のエッチング制御はエッチ時間によって行っている。例えばＣＦガスを用いたドライエッチングによって、エッチングレートを１００ｎｍ／ｍｉｎに設定してエッチングを行うのであれば、エッチ時間は、フィールド酸化膜６の厚みをエッチングレートで除して求めたジャストエッチ時間に、ジャストエッチ時間の３０％のオーバーエッチ時間を加えた時間に設定する。
【００５３】
更に、図４（ｄ）の例では、フィールド酸化膜６の一部分の除去は、これを貫通するように行われているが、本発明はこの態様に限定されるものではない。例えば、フィールド酸化膜６に、貫通孔１５の代わりに凹部を形成し、凹部の底面を構成するシリコン酸化膜をゲート絶縁膜３ａ（図４（ｆ）又は図１参照）として利用する態様であっても良い。
【００５４】
次に、図４（ｅ）に示すように、フォトレジスト１４を完全に除去し、続いて、シリコン窒化膜１２も完全に除去する。次いで、図４（ｆ）に示すように、貫通孔１５の底面にゲート酸化膜３ａを形成する。更に、ゲート酸化膜１ａ〜３ａそれぞれに、ゲート電極１ｂ〜１ｂを形成する。その後、Ｎ型不純物をイオン注入して、Ｎ+型の不純物拡散層２ｃ、２ｄ、３ｃ及び３ｄを形成し、Ｐ型不純物をイオン注入して、Ｐ+型の不純物拡散層１ｃ及び１ｄを形成する。以上の工程により、図１に示したＭＯＳセンサが完成する。
【００５５】
このように、本実施の形態の半導体装置及び半導体装置の製造方法によれば、フォトダイオード３は、フィールド酸化膜６に形成された貫通孔１５の内側に形成される。つまり、背景技術において図５に示したフォトダイオード１０３は、隣り合うバーズビークに囲まれた領域に形成されるのに対し、フォトダイオード３は貫通孔の内壁で囲まれた領域に形成される。
【００５６】
このため、フォトダイオード３が形成される領域（フォトダイオード部）は、ＭＯＳロジック部においてフィールド酸化膜のバーズビークに生じた残留応力の影響を受け難くなっている。よって、フォトダイオード３、特にＮ層となる不純物拡散層３ｃ付近における結晶欠陥の誘発が抑制される。従って、結晶欠陥を原因としたＭＯＳセンサの白キズ等の発生を抑制できるので、結果、デバイス特性の低下及びＭＯＳセンサの歩留まりの低下を抑制できる。
【００５７】
また、本実施の形態において、貫通孔１５は、その底面が半導体基板７の基板面よりも低い位置にあるように形成されており、ＭＯＳロジック部とフォトダイオード部（画素部）との間に段差が形成されている。このため、フォトダイオード部は、上述した残留応力の影響を更に受け難くなっている。
【００５８】
また、本実施の形態においては、フィールド酸化膜６は、複数のフォトダイオード３によって構成されたセンサ部全域を覆うように形成することもできる。この場合、貫通孔１５はフォトダイオード３の数だけ形成され、各貫通孔１５それぞれの内側に一つのフォトダイオード３が形成される。この態様においては、センサ部全体において、残留応力による結晶欠陥の発生が抑制される。
【００５９】
また、本実施の形態における半導体装置及び半導体装置の製造方法は、ＭＯＳロジック部におけるサーマルバジェッドや不純物濃度を、従来の半導体プロセスから変更することなく実施できる。よって、従来プロセスのトランジスタパラメータや回路設計をそのまま利用でき、画素部の製造工程を変更するだけで高性能半導体素子が得られる。このため、本実施の形態によれば、一からプロセス開発する場合と比較して、コストや開発期間の点で極めて優位である。
【００６０】
なお、上記の実施の形態においては、ＭＯＳセンサを例に説明を行っているが、本発明はこれに限定されるものではない。本発明の半導体装置及び半導体装置の製造方法は、ＣＣＤ（Charge Coupled Device）といったＭＯＳセンサ以外の固体撮像装置に適用することもできる。また、本発明において、フィールド酸化膜における貫通孔の内側に形成される半導体素子は、フォトダイオード以外の半導体素子であっても良く、特に結晶欠陥によってデバイス特性に影響を与える半導体素子であるのが好ましい。
【産業上の利用可能性】
【００６１】
本発明における半導体装置及び半導体装置の製造方法によれば、素子分離となるフィールド酸化膜に生じた残留応力によって、半導体素子に結晶欠陥が発生するのが抑制できる。このため、デバイス特性の向上、ひいては歩留まりの向上を図れるため、半導体装置のコスト低減に貢献できる。
【図面の簡単な説明】
【００６２】
【図１】本発明の実施の形態における半導体装置の一部分を示す断面構成図である。
【図２】本発明の実施の形態における半導体装置の一部分を示す断面斜視図である。
【図３】図１に示す半導体装置の製造方法を示す断面図であり、図３（ａ）〜（ｆ）は一連の主な工程を示している。
【図４】図１に示す半導体装置の製造方法を示す断面図であり、図４（ｄ）〜（ｆ）は図３（ｃ）に示す工程の後に実施される一連の主な工程を示している。
【図５】従来の半導体装置の一例を示す断面構成図である。
【図６】従来の半導体装置の他の例を示す断面構成図である。
【符号の説明】
【００６３】
１  ＰチャンネルＭＯＳトランジスタ
１ａ〜３ａ  ゲート酸化膜
１ｂ〜３ｂ  ゲート電極
１ｃ、１ｄ  Ｐ+型の不純物拡散層
２  ＮチャンネルＭＯＳトランジスタ
２ｃ、２ｄ、３ｃ、３ｄ  Ｎ+型の不純物拡散層
２ｅ、３ｅ  Ｐウェル
３  フォトダイオード
４、５、６  フィールド酸化膜
６ａ、６ｂ  フィールド酸化膜における貫通孔の形成時に除去されなかった部分
７  半導体基板（Ｎ型シリコン基板）
８  チャンネルストッパ層
１１  熱酸化膜（シリコン酸化膜）
１２  シリコン窒化膜
１３、１４  フォトレジスト
１５  貫通孔
【図１】
2005317786.tif 000003
【図２】
2005317786.tif 000004
【図３】
2005317786.tif 000005
【図４】
2005317786.tif 000006
【図５】
2005317786.tif 000007
【図６】
2005317786.tif 000008