(57)【要約】【課題】  外部端子数を減少させると共に制御回路の複雑化を抑制し、データバス幅が異なるメモリが混在している回路に対しても単一のテストパターン生成回路でメモリテストを行う。【解決手段】  データ入力バスに対してｎビット毎に独立してリード・ライトアクセス可能な制御手段を備えたメモリ２１をテストするメモリテスト回路１において、ｎビット毎のリードライトイネーブル信号ＷＥＮＡを生成すると共に、データ入力信号ＴＤＡおよびデータ出力信号ＴＱＡを切り替え制御するための切り替え信号ＳＥＬＡを生成するテストパターン自動生成回路４１と、切り替え信号ＳＥＬＡによってデータ入力信号ＴＤＡおよびデータ出力信号ＴＱＡをｎビット毎に切り替えてメモリ２１に入出力させる各選択回路ＳＷ１，２とを設けている。【選択図】  図１
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【特許請求の範囲】
【請求項１】
データ入力バスに対してｎビット（ｎは自然数）毎に独立してリード・ライトアクセス可能な制御手段を有したメモリ装置をテストするメモリテスト回路であって、
該メモリ装置に対するデータ入力信号およびデータ出力信号をｎビット毎に切り替えて入出力させるデータバス切替手段と、
ｎビット毎のリード・ライトイネーブル信号を生成すると共に、該データバス切替手段のデータ切り替えを制御するテスト用信号生成手段とを有するメモリテスト回路。
【請求項２】
前記テスト用信号生成手段は、メモリテスト時に、アドレス信号と、前記データ入力信号と、クロック信号、チップイネーブル信号、出力イネーブル信号および前記リード・ライトイネーブル信号を含む制御信号とをメモリテスト用信号として生成して前記メモリ装置に出力可能とする請求項１に記載のメモリテスト回路。
【請求項３】
前記メモリテスト用信号を構成する各信号と、通常動作時の前記アドレス信号、データ入力信号および制御信号とを各信号毎にそれぞれ切り替えて前記メモリ装置に供給することにより、テストモードと通常動作モードとを切り替えるモード切替手段を更に有した請求項２に記載のメモリテスト回路。
【請求項４】
前記ｎビットのデータ出力信号を期待値と比較して、不一致発生アドレスと不一致発生ビットを示す各信号を外部にそれぞれ出力する期待値比較手段を更に有し、
データバス幅が異なる複数のメモリ装置をテストする際に、
該複数のメモリ装置のそれぞれに対して、前記テスト用信号生成手段から前記メモリテスト用信号が供給され、
前記データバス切替手段によって、該データバス幅がｎビットよりも大きいｍ×ｎビット（ｍは自然数）のメモリ装置に対しては、当該メモリ装置に対するデータ入力信号およびデータ出力信号がｎビット毎にｍ回切り替えられて順次入出力され、
該データバス幅がｎビットのメモリ装置に対しては、当該メモリ装置に対するデータ入力信号およびデータ出力信号がそのまま入出力され、 
該複数のメモリ装置からの各データ出力信号がｎビット毎に該期待値比較手段にそれぞれ供給される請求項２または３に記載のメモリテスト回路。
【請求項５】
独立してリード・ライトアクセスが可能である複数のポートを有し、データ入力バスに対してｎビット毎に独立してリード・ライトアクセス可能な制御手段を各ポート毎に有したメモリ装置をテストする際に、
前記テスト用信号生成手段によって、各ポート毎にｎビット毎のリード・ライトイネーブル信号が生成されると共に、該各ポートからのデータ出力信号および該各ポートへのデータ入力信号をそれぞれ切り替え制御するための各切替信号が生成され、
前記データバス切替手段によって、該各ポートに対するデータ入力信号およびデータ出力信号がｎビット毎に切り替えられて入出力される請求項２または３に記載のメモリテスト回路。
【請求項６】
前記ｎビットのデータ出力信号を期待値と比較して、不一致発生アドレスと不一致発生ビットを示す各信号を外部にそれぞれ出力する期待値比較手段を更に有し、
前記データバス幅が異なる複数のメモリ装置をテストする際に、
該複数のメモリ装置のそれぞれの各ポートに対して、前記テスト用信号生成手段から前記メモリテスト用信号が供給され、
前記データバス切替手段によって、該データバス幅がｎビットよりも大きいｍ×ｎビット（ｍは自然数）のメモリ装置に対しては、該各ポートへのデータ入力信号および該各ポートからのデータ出力信号がｎビット毎にｍ回切り替えられて順次入出力され、
該データバス幅がｎビットのメモリに対しては、該各ポートへのデータ入力信号および該各ポートからのデータ出力信号がそのまま入出力され、 
該各ポートからの各データ出力信号がｎビット毎に該期待値比較手段にそれぞれ供給される請求項５に記載のメモリテスト回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばＬＳＩなどの半導体集積回路に搭載されたメモリ装置をテストするメモリテスト回路に関する。
【背景技術】
【０００２】
近年、ＬＳＩ技術の進歩によって、ＬＳＩの回路規模が増大すると共に、その機能もよりレベルの高いものが求められるようになってきている。ＬＳＩの高機能化に伴って、半導体集積回路内に含まれるメモリの数も増加し、種々多様なメモリが使用されることが多くなっている。これらのメモリをテストするためには、一般に、メモリ専用のテスト回路が用いられ、そのテスト方法としては以下の二つの方法が考えられる。
【０００３】
第１のテスト方法は、テストモードにおいて内部メモリのアドレス信号、データ信号および制御信号などを全てチップの端子に引き出し、メモリを直接リード・ライトしてテストを行う直接メモリアクセス方法である。これを図５に示している。また、第２のテスト方法は、テストモードにおいて内部で生成されたアドレス信号、データ信号および制御信号などをメモリに入力することによってリード・ライトアクセスし、メモリからの出力データを期待値と比較してテスト結果を外部に出力するテストパターン自動生成方法である。これを図６に示している。
【０００４】
図５は、従来の直接メモリアクセス方式のメモリテスト回路の要部構成例を示すブロック図である。
【０００５】
図５に示すように、直接メモリアクセス方式のメモリテスト回路は、メモリ２０へのアドレス信号ＡＡと、データ入力信号ＤＡと、クロック信号ＣＬＫＡ、チップイネーブル信号ＣＥＮＡ、リードライトイネーブル信号ＷＥＮＡおよび出力イネーブル信号ＯＥＮＡを含む各種の制御信号とがメモリテスト用入力信号としてチップ１０の外部端子に引き出されており、メモリ２０からのデータ出力信号ＱＡがメモリテスト用出力信号としてチップ１０の外部端子に引き出されている。
【０００６】
マルチプレクサ３０では、通常動作モードとテストモードとが切り替えられる。通常動作時（通常動作モード）には、マルチプレクサ３０により、内部からのアドレス信号ＡＡと、データ入力信号ＤＡと、クロック信号ＣＬＫＡ、チップイネーブル信号ＣＥＮＡ、リードライトイネーブル信号ＷＥＮＡおよび出力イネーブル信号ＯＥＮＡを含む各種の制御信号とが選択されてメモリ２０の各入力端子に供給される。
【０００７】
また、メモリテスト時（テストモード）には、マルチプレクサ３０により、チップ１０の各外部端子からそれぞれ供給される各メモリテスト用入力信号が選択されてメモリ２０の各入力端子に供給される。
【０００８】
このようにして、メモリ２０がメモリテスト用入力信号にしたがってリード・ライトされて所定のテストが行われ、メモリ２０からのデータ出力信号ＱＡがメモリテスト用出力信号としてチップ１０の外部端子を介して外部に出力される。
【０００９】
図６は、従来のテストパターン自動生成方式のメモリテスト回路の要部構成例を示すブロック図である。
【００１０】
図６に示すように、テストパターン自動生成方式のメモリテスト回路は、メモリ２０へのアドレス信号ＡＡと、データ入力信号ＤＡと、クロック信号ＣＬＫＡ、チップイネーブル信号ＣＥＮＡ、リードライトイネーブル信号ＷＥＮＡおよび出力イネーブル信号ＯＥＮＡを含む各種の制御信号とがチップ１１内に設けられたテストパターン自動生成回路４０によってそれぞれ生成される。
【００１１】
マルチプレクサ３１では、通常動作モードとテストモードとが切り替えられる。通常動作時（通常動作モード）には、マルチプレクサ３１により、内部からのアドレス信号ＡＡと、データ入力信号ＤＡと、クロック信号ＣＬＫＡ、チップイネーブル信号ＣＥＮＡ、リードライトイネーブル信号ＷＥＮＡおよび出力イネーブル信号ＯＥＮＡを含む各種の制御信号とが選択されてメモリ２０の各入力端子に供給される。
【００１２】
また、メモリテスト時（テストモード）には、マルチプレクサ３１により、マルチプレクサ３１により、テストパターン自動生成回路４０によって生成されたアドレス信号ＡＡと、データ入力信号ＤＡと、クロック信号ＣＬＫＡ、チップイネーブル信号ＣＥＮＡ、リードライトイネーブル信号ＷＥＮＡおよび出力イネーブル信号ＯＥＮＡを含む各種の制御信号とが選択されてメモリ２０の各入力端子に供給される。
【００１３】
このようにして、メモリ２０がリード・ライトされてテストが行われ、メモリ２０からデータ出力信号ＱＡが出力されて期待値比較回路５０に供給される。
【００１４】
期待値比較回路５０では、メモリ２０からのデータ出力信号ＱＡが期待値と比較され、不一致が発生した場合にそのアドレスおよびビットが不一致発生アドレスおよび不一致発生ビットとしてチップ１０の外部端子を介して外部に出力される。
【００１５】
しかしながら、上記従来のテスト方法では、多数の外部端子と制御回路とが必要になったり、制御回路が複雑化するという問題がある。例えば、内部メモリのアドレス信号ＡＡ、データ入力信号ＤＡおよび各種の制御信号などを外部端子に引き出す第１のテスト方法では、これらの信号が互いに独立しているため、多数の外部端子と制御回路とが別途必要になる。なお、この制御回路（図示せず）がメモリテスト用入力信号をそれぞれ生成してメモリ２０をメモリ制御（リード・ライトなど）したり、メモリテスト用出力信号によりメモリ２０をテストする。
【００１６】
一方、アドレス信号、データ信号および各種の制御信号を内部生成し、期待値と比較する第２のテスト方法では、故障検出箇所を外部出力する際に、アドレス信号ＡＡ、データ入力信号ＤＡおよび各種の制御信号をそれぞれ出力する外部端子が必要となり、この外部端子が不足するおそれがある。また、様々なデータバス幅のメモリ２０が多数混在する回路では、これら全てのメモリ２０のテストに対応するために外部端子不足が顕著化するとともに、セルフテスト用のアドレス信号ＡＡ、データ入力信号ＤＡおよび各種の制御信号を内部生成する回路（テストパターン自動生成回路４０）や期待値比較回路５０の他に制御回路が非常に複雑化および増大化するという問題がある。なお、この制御回路（図示せず）がテストパターン自動生成回路４０や期待値比較回路５０などを制御したりする。
【００１７】
さらに、このような端子数の増加またはテスト回路の増大化に伴って、アドレス信号ＡＡおよびデータ入力信号ＤＡの配線領域が増加して、集積度が低下するなどの問題が生じる。
【００１８】
このような問題に対応するために、例えば特許文献１には、複数のメモリとロジック（論理回路）とが混載された半導体集積回路において、データバスやテスト用外部端子を共有化することによって、テスト用外部端子数を低減させた半導体装置が開示されている。      
【００１９】
また、特許文献２には、各種サイズおよび各種機能を有する複数の組み込みメモリをテストすることが可能な単一の自己テスト回路が開示されている。
【特許文献１】特開２０００−１６３９９７号公報
【特許文献２】特開平８−２６２１１６号公報
【発明の開示】
【発明が解決しようとする課題】
【００２０】
上述したように、従来のテスト方法では、メモリテスト回路に多数の外部端子と制御回路とが必要になったり、制御回路が複雑化または増大化するという問題がある。また、外部端子数の増加またはテスト回路の増大化に伴って、アドレス信号ＡＡおよびデータ信号ＤＡの配線領域が増加して、集積度が低下するなどの問題も生じる。
【００２１】
また、前述した特許文献１および特許文献２に開示されている従来技術では、データバス幅が異なるメモリが混在している回路に対しては対応が困難である。また、データバス幅が異なるメモリ毎に適したテストパターン生成回路をそれぞれ用意する必要がある。
【００２２】
本発明は、上記従来の問題を解決するもので、外部端子数を減少させると共に制御回路の複雑化を抑制し、集積度の低下を防ぐことができて、データバス幅が異なるメモリが混在している回路に対しても簡単に対応できるメモリテスト回路を提供することを目的とする。
【課題を解決するための手段】
【００２３】
本発明のメモリテスト回路は、データ入力バスに対してｎビット（ｎは自然数）毎に独立してリード・ライトアクセス可能な制御手段を有したメモリ装置をテストするメモリテスト回路であって、該メモリ装置に対するデータ入力信号およびデータ出力信号をｎビット毎に切り替えて入出力させるデータバス切替手段と、ｎビット毎のリード・ライトイネーブル信号を生成すると共に、該データバス切替手段のデータ切り替えを制御するテスト用信号生成手段とを有しており、そのことにより上記目的が達成される。
【００２４】
また、好ましくは、本発明のメモリテスト回路におけるテスト用信号生成手段は、メモリテスト時に、アドレス信号と、前記データ入力信号と、クロック信号、チップイネーブル信号、出力イネーブル信号および前記リード・ライトイネーブル信号を含む制御信号とをメモリテスト用信号として生成して前記メモリ装置に出力可能とする。
【００２５】
さらに、好ましくは、本発明のメモリテスト回路において、メモリテスト用信号を構成する各信号と、通常動作時の前記アドレス信号、データ入力信号および制御信号とを各信号毎にそれぞれ切り替えて前記メモリ装置に供給することにより、テストモードと通常動作モードとを切り替えるモード切替手段を更に有する。
【００２６】
さらに、好ましくは、本発明のメモリテスト回路において、ｎビットのデータ出力信号を期待値と比較して、不一致発生アドレスと不一致発生ビットを示す各信号を外部にそれぞれ出力する期待値比較手段を更に有し、データバス幅が異なる複数のメモリ装置をテストする際に、該複数のメモリ装置のそれぞれに対して、前記テスト用信号生成手段から前記メモリテスト用信号が供給され、前記データバス切替手段によって、該データバス幅がｎビットよりも大きいｍ×ｎビット（ｍは自然数）のメモリ装置に対しては、当該メモリ装置に対するデータ入力信号およびデータ出力信号がｎビット毎にｍ回切り替えられて順次入出力され、該データバス幅がｎビットのメモリ装置に対しては、当該メモリ装置に対するデータ入力信号およびデータ出力信号がそのまま入出力され、該複数のメモリ装置からの各データ出力信号がｎビット毎に該期待値比較手段にそれぞれ供給される。
【００２７】
さらに、好ましくは、本発明のメモリテスト回路において、独立してリード・ライトアクセスが可能である複数のポートを有し、データ入力バスに対してｎビット毎に独立してリード・ライトアクセス可能な制御手段を各ポート毎に有したメモリ装置をテストする際に、前記テスト用信号生成手段によって、各ポート毎にｎビット毎のリード・ライトイネーブル信号が生成されると共に、該各ポートからのデータ出力信号および該各ポートへのデータ入力信号をそれぞれ切り替え制御するための各切替信号が生成され、前記データバス切替手段によって、該各ポートに対するデータ入力信号およびデータ出力信号がｎビット毎に切り替えられて入出力される。
【００２８】
さらに、好ましくは、本発明のメモリテスト回路において、ｎビットのデータ出力信号を期待値と比較して、不一致発生アドレスと不一致発生ビットを示す各信号を外部にそれぞれ出力する期待値比較手段を更に有し、前記データバス幅が異なる複数のメモリ装置をテストする際に、該複数のメモリ装置のそれぞれの各ポートに対して、前記テスト用信号生成手段から前記メモリテスト用信号が供給され、前記データバス切替手段によって、該データバス幅がｎビットよりも大きいｍ×ｎビット（ｍは自然数）のメモリ装置に対しては、該各ポートへのデータ入力信号および該各ポートからのデータ出力信号がｎビット毎にｍ回切り替えられて順次入出力され、該データバス幅がｎビットのメモリに対しては、該各ポートへのデータ入力信号および該各ポートからのデータ出力信号がそのまま入出力され、該各ポートからの各データ出力信号がｎビット毎に該期待値比較手段にそれぞれ供給される。
【００２９】
上記構成により、以下に、本発明の作用について説明する。
【００３０】
本発明においては、データ入力バスをｎビット（例えば８ビット）毎に独立してリード・ライトアクセス可能な制御手段を備えたメモリ装置をテストするメモリテスト回路であって、テスト用信号生成手段（具体的にはテストパターン自動生成回路）によってｎビット毎のリード・ライトイネーブル信号ＷＥＮＡが生成すると共に、メモリ装置へのデータ入力信号およびメモリ装置からのデータ出力信号をそれぞれ切り替え制御するための切替信号ＳＥＬＡを出力する。
【００３１】
データバス切替手段（具体的には選択回路）が、切替信号ＳＥＬＡにより、メモリ装置へのデータ入力信号ＤＡおよびメモリ装置からのデータ出力信号ＱＡがｎビット毎に切り替えられてｎビットのデータ入力信号ＴＤＡおよびｎビットのデータ出力信号ＴＱＡとして入出力される。
【００３２】
メモリ装置では、リード・ライトイネーブル信号ＷＥＮＡによって、データ入力バスに対してｎビット毎に独立してリード・ライトアクセスされ、アクセスされたｎビットのみが有効で他のビットがマスクされたデータ入力信号ＤＡおよびデータ出力信号ＱＡが入出力されることになる。
【００３３】
ｎビットよりもデータバス幅が大きいメモリ装置でも、ｎビット毎にリード・ライトアクセスしてデータバス幅がｎビットのメモリ装置としてテストを行うことができる。このため、メモリテスト時に必要とされる外部端子数を低減すると共に制御回路の複雑化を抑制することができる。また、内部で引き回されるデータバス幅（配線幅）が細くなるため、集積度が低下することが抑制される。
【００３４】
次に、データバス幅が異なる複数のメモリ装置が混在する回路をメモリテストする場合には、テスト用信号生成手段（具体的にはテストパターン自動生成回路）によって生成されるリード・ライトイネーブル信号ＷＥＮＡにより、データバス幅がｎビットよりも大きいメモリ装置が、データ入力バスに対してｎビット毎に独立してリード・ライトアクセスされる。データバス切替手段（具体的には選択回路）によって、切替信号ＳＥＬＡに応じてメモリ装置へのデータ入力信号ＤＡおよびメモリからのデータ出力信号ＱＡがｎビット毎に切り替えられてｎビットのデータ入力信号ＴＤＡおよびｎビットのデータ出力信号ＴＱＡとして入出力される。また、データバス幅がｎビットのメモリ装置に対しては、メモリ装置へのデータ入力信号およびメモリ装置からのデータ出力信号はそのまま入出力される。
【００３５】
データバス幅が異なるメモリ装置であっても、同一のｎビットのメモリ装置としてテストを行うことができるため、メモリ装置のデータバス幅の均一化が図られ、全てのメモリ装置を単一のテストパターン自動生成手段（期待値比較回路）を用いて一括して制御し、期待値比較手段によって一括して期待値比較することが可能となり、テストパターン自動生成回路や期待値比較回路、それらの制御回路の増大化および複雑化を抑制することができる。
【００３６】
期待値比較手段では、各メモリ装置からのデータ出力信号がｎビット毎に期待値と比較され、不一致発生ビットがｎビットのデータとして出力されるため、メモリテスト時に必要とされる外部端子数を低減することができる。また、内部で引き回されるデータバス幅が細くなるため、集積度が低下することを抑制することができる。
【００３７】
次に、独立してリード・ライトアクセスが可能である複数のポートを備え、データ入力バスに対してｎビット毎に独立してリード・ライトアクセス可能な制御手段を各ポートに備えたメモリ装置において、テスト用信号生成手段（具体的にはテストパターン自動生成回路）によって、各ポートに対してｎビット毎のリード・ライトイネーブル信号ＷＥＮＡおよびＷＥＮＢが生成されると共に、各ポートに対するデータ出力信号およびデータ入力信号を切り替え制御するための切替信号ＳＥＬＡおよびＳＥＬＢが生成される。
【００３８】
メモリ装置では、リード・ライトイネーブル信号ＷＥＮＡおよびＷＥＮＢによって、各ポートがデータ入力バスに対してｎビット毎に独立してリードライトアクセスされ、アクセスされたｎビットのみが有効で他のビットがマスクされたデータ入力信号ＤＡおよびＤＢとデータ出力信号ＱＡおよびＱＢとが入出力される。
【００３９】
データバス切替手段（具体的には選択回路）によって、切替信号ＳＥＬＡおよびＳＥＬＢに応じて、各ポートへのデータ入力信号ＤＡおよびＤＢと各ポートからのデータ出力信号ＱＡおよびＱＢがｎビット毎に切り替えられてｎビットのデータ入力信号ＴＤＡおよびＴＤＢとｎビットのデータ出力信号ＴＱＡおよびＴＱＢとして入出力される。
【００４０】
ｎビットよりもデータバス幅が大きいメモリ装置であっても、各ポートに対して、ｎビット毎にリードライトアクセスしてデータバス幅がｎビットのメモリとしてテストを行うことができるため、メモリテスト時に必要とされる外部端子数を低減すると共に制御回路の複雑化を抑制することができる。また、内部で引き回されるデータバス幅（配線幅）が細くなるため、集積度が低下することを抑制することができる。
【発明の効果】
【００４１】
以上説明したように、本発明によれば、メモリテスト時にメモリ装置をデータバス幅がｎビットのメモリ装置として取り扱うことができるため、メモリテスト時に外部に入出力されるデータ信号のビット数を少なくして、メモリテスト時に必要とされる外部端子数を低減させることができる。
【００４２】
また、内部に引き回されるデータバス幅が細くなることにより、集積度を改善することもできる。
【００４３】
さらに、多種多様なメモリ装置が多数混在する回路であっても、前述したようにメモリ装置のデータバス幅の均一化を図ることができるため、テスト用信号生成手段としてのテストパターン自動生成回路や、期待値比較手段としての期待値比較回路、それらの制御回路の簡易化を図ることができる。
【発明を実施するための最良の形態】
【００４４】
以下に、本発明のメモリテスト回路の実施形態１〜４について、図面を参照しながら説明する。
（実施形態１）
本実施形態１では、メメモリテスト時に、データバス幅が１６ビットのメモリを、データバス幅が８ビットのメモリとして取り扱う場合である。これを図１に示している。
【００４５】
図１は、本実施形態１のメモリテスト回路の要部構成例を示すブロック図である。
【００４６】
図１に示すように、メモリ装置であるメモリ２１をメモリテストするメモリテスト回路１は、モード切り替え手段としてのマルチプレクサ３２と、データバス切替手段としての選択回路ＳＷ１およびＳＷ２と、テスト用信号生成手段としてのテストパターン自動生成回路４１とを有している。
【００４７】
メモリ２１は、１２ビットのアドレス信号ＡＡ、１６ビットのデータ入力信号ＤＡ、クロック信号ＣＬＫＡ、チップイネーブル信号ＣＥＮＡ、２ビットのリード・ライトイネーブル信号ＷＥＮＡおよび出力イネーブル信号ＯＥＮＡの各入力ポートと、１６ビットのデータ出力信号ＱＡの出力ポートとを有している。
【００４８】
これらのメモリ２１の各入力ポートへの信号は、全て、マルチプレクサ３２をそれぞれ介して通常動作時（０側）の信号とメモリテスト時（１側）の信号とに切り替え可能とされている。
【００４９】
ＳＡＡ、ＳＤＡ、ＳＣＬＫＡ、ＳＣＥＮＡ、ＳＷＥＮＡおよびＳＯＥＮＡは通常動作時の信号を示し、それぞれ、アドレス信号ＳＡＡ、データ入力信号ＳＤＡ、クロック信号ＳＣＬＫＡ、チップイネーブル信号ＳＣＥＮＡ、リードライトイネーブル信号ＳＷＥＮＡおよび出力イネーブル信号ＳＯＥＮＡである。
【００５０】
また、ＴＡＡ、ＴＤＡ、ＴＣＬＫＡ、ＴＣＥＮＡ、ＴＷＥＮＡおよびＴＯＥＮＡはメモリテスト用信号を示し、それぞれ、メモリテスト時のアドレス信号ＴＡＡ、データ入力信号ＴＤＡ、クロック信号ＴＣＬＫＡ、チップイネーブル信号ＴＣＥＮＡ、リードライトイネーブル信号ＴＷＥＮＡおよび出力イネーブル信号ＴＯＥＮＡである。
【００５１】
これらの各メモリテスト用入力信号は、通常、図５に示したように、外部ポートに接続されてメモリに対して直接アクセスを行うことによりテストが行われるか、または、図６に示したように、テストパターン自動生成回路に接続されてメモリのテストが行われるかである。
【００５２】
メモリ２１は、データ入力バスに対してｎビット（本実施形態１では８ビット）毎に独立してリード・ライトアクセス可能な制御手段を備えており、リード・ライトイネーブル信号ＷＥＮＡ［０］およびＷＥＮＡ［１］を例えば”Ｌ”レベルとすることによって、それぞれＤＡ［７：０］およびＤＡ［１５：８］へのライトアクセスが有効となり、他ビットへのライトアクセスはマスクされる。
【００５３】
テストパターン自動生成回路４１では、８ビット（リード・ライトイネーブル信号ＷＥＮＡ自体は２ビット）毎のリード・ライトイネーブル信号ＷＥＮＡが生成されて、メモリ２１の入力ポートＷＥＮＡに供給される。また、テストパターン自動生成回路４１では、切替信号ＳＥＬＡが生成されて各選択回路ＳＷ１およびＳＷ２にそれぞれ供給されるようになっている。
【００５４】
選択回路ＳＷ１およびＳＷ２はそれぞれ、テストパターン自動生成回路４１からの各切替信号ＳＥＬＡによって、８ビット毎にデータ入力信号ＴＤＡおよびデータ出力信号ＴＱＡがそれぞれ切り替えられて、１６ビットのデータ入力信号ＴＤＡおよびデータ出力信号ＴＱＡとしてメモリ２１に対して入出力される。
【００５５】
例えば、メモリ２１のＤＡ［７：０］に対してライトアクセスする場合には、選択回路ＳＷ１において、テストパターン自動生成回路４１からの切替信号ＳＥＬＡによって最初に８ビットのＴＤＡ［７：０］が最初の８ビットのＤＡ［７：０］に接続される。次に、メモリ２１の次の８ビットのＤＡ［１５：８］に対してライトアクセスする場合には、選択回路ＳＷ１において、テストパターン自動生成回路４１からの切替信号ＳＥＬＡによって次の８ビットのＴＤＡ［７：０］が次の８ビットのＤＡ［１５：８］に接続される。これと共に、リード・ライトイネーブル信号ＷＥＮＡによってメモリ２１においてアクセスしたいビットのみが有効にされ、他ビットはマスクされる。
【００５６】
また、メモリ２１のＤＡ［７：０］に対してリードアクセスする場合には、選択回路ＳＷ２において、切替信号ＳＥＬＡによってメモリ２１の最初の８ビットのＱＡ［７：０］が最初の８ビットのＴＱＡ［７：０］に接続される。次に、メモリ２１の残る８ビットのＤＡ［１５：８］に対してリードアクセスする場合には、選択回路ＳＷ２において、切替信号ＳＥＬＡによって次の８ビットのＱＡ［１５：８］が次の８ビットのＴＱＡ［１５：８］に接続される。
【００５７】
以上のように、本実施形態１のメモリテスト回路１では、データバス幅１６ビットのメモリ２１を、あたかもデータバス幅８ビットのメモリのように取り扱って、テストを行うことができる。
（実施形態２）
本実施形態２では、データバス幅が異なる複数のメモリ装置が混在する回路をメモリテストする場合である。
【００５８】
図２は、本実施形態２のメモリテスト回路の要部構成例を示すブロック図である。
【００５９】
図２に示すように、データバス幅が異なるメモリ２１、メモリ２２Ａおよび２２Ｂをメモリテストするメモリテスト回路２は、メモリ２２Ａおよび２２Ｂと、テスト用信号生成手段としてのテストパターン自動生成回路４２と、期待値比較手段としての期待値比較回路５２と、メモリ２１のデータバス幅を変換するメモリ部６１とを有している。
【００６０】
メモリ２２Ａおよび２２Ｂは一般的なデータバス幅８ビットのメモリである。
【００６１】
メモリ部６１は、図１に示す実施形態１の構成と同様に、データバス幅が１６ビットのメモリ２１と、モード切替手段としてのマルチプレクサ３２と、データバス切替手段としての選択回路ＳＷ１およびＳＷ２とを有しており、データバス幅が１６ビットのメモリ２１を、データバス幅が８ビットのメモリとして取り扱うことができる。
【００６２】
メモリテスト時に、メモリ部６１、メモリ２２Ａおよび２２Ｂに供給される１２ビットのアドレス信号ＴＡＡ、８ビットのデータ入力信号ＴＤＡおよび制御信号は、全て、テストパターン自動生成回路４２によってメモリテスト用信号として生成される。この制御信号には、クロック信号ＴＣＬＫＡ、チップイネーブル信号ＴＣＥＮＡ、リード・ライトイネーブル信号ＴＷＥＮＡおよび出力イネーブル信号ＴＯＥＮＡが含まれる。
【００６３】
メモリ部６１では、上記実施形態１の場合と同様に、選択回路ＳＷ１によって８ビットのデータ入力信号ＴＤＡが切り替えられて１６ビットの入力ポートＤＡに入力され、出力ポートＱＡからの１６ビットのデータ出力信号が選択回路ＳＷ２によって切り替えられて８ビットのデータ出力信号ＴＱＡとして出力される。また、メモリ２２Ａおよび２２Ｂでは、データ入力信号ＴＤＡがそのまま入力ポートＤＡに入力され、出力ポートＱＡからのデータ出力信号がそのまま出力される。 
【００６４】
メモリ部６１からのデータ出力信号ＴＱＡと、メモリ２２Ａおよび２２Ｂからのデータ出力信号ＱＡとは、全て、期待値比較回路５２に入力されている。
【００６５】
期待値比較回路５２では、メモリ部６１からのデータ出力信号ＴＱＡと、メモリ２２Ａおよび２２Ｂからの各データ出力信号ＱＡとが、それぞれ、期待値と比較される。期待値とデータ出力信号との不一致が発生した場合には、不一致が発生したアドレスとビットとを示す各信号が外部ポートからそれぞれ出力される。
【００６６】
ここで、外部に不一致発生ビットを出力させるためには、データバス幅と同数の外部端子が必要となる。したがって、データバス幅が広いメモリが内部に存在すれば、メモリテストのために必要となる外部端子数は多くなる。
【００６７】
例えば、メモリ部６１のメモリ２１が１６ビット毎にアクセスされる場合には、８ビットアクセス用のテストパターン自動生成回路４２とは別に１６ビットアクセス用のテストパターン自動生成回路を作製するか、または、テストパターン自動生成回路４２を１６ビットアクセスおよび８ビットアクセスの両方に対応させる必要があり、制御回路が複雑化することが考えられる。
【００６８】
これに対して、本実施形態２のように、データバス幅が広い１６ビットのメモリ２１をデータバス幅が小さい８ビットのメモリ２２Ａおよび２２Ｂのように取り扱うことによって、メモリテスト用の外部端子数を低く抑えることができる。
【００６９】
本実施形態２では、メモリ部６１、メモリ２２Ａおよび２２Ｂは、全て８ビット毎にアクセスされるため、テストパターン自動生成回路４２で生成された８ビットのデータ入力信号ＴＱＡをそのまま全てのメモリ２１，２２Ａおよび２２Ｂに供給することができる。このとき、メモリ部６１では、８ビットのデータ入力信号ＴＤＡが選択回路ＳＷ１を介してメモリ２１の入力ポートＤＡに供給される。このように、各メモリ２１，２２Ａおよび２２Ｂのデータバス幅を均一化することによって、テストパターン自動生成回路４２およびその制御回路の複雑化および増大化を抑制することができる。
【００７０】
また、本実施形態２では、メモリ部６１からのデータ出力信号ＴＱＡと、メモリ２２Ａおよび２２Ｂからのデータ出力信号ＱＡも、全て８ビットであるため、期待値比較回路５２へのデータの受け渡しおよび期待値比較回路５２から出力される不一致発生ビットなどは、全て、８ビット幅のデータバスによって処理することが可能である。このように、各メモリ２１，２２Ａおよび２２Ｂのデータバス幅を均一化することによって、期待値比較回路５２およびその制御回路の複雑化および増大化を抑制することができる。また、内部で引き回されるデータバス幅が小さくなり、集積度を改善することができる。
【００７１】
さらに、本実施形態２では、アドレス信号ＴＡＡ、データ入力信号ＴＤＡおよび制御信号をテストパターン自動生成回路４２からメモリ部６１、メモリ２２Ａおよび２２Ｂに供給することによって、メモリ部６１、メモリ２２Ａおよび２２Ｂのテストを同時に行うことができる。したがって、データバス幅が異なるメモリ２１，２２Ａおよび２２Ｂが多数混在する半導体集積回路に対して、メモリテスト時間の短縮化を図ることができる。
（実施形態３）
本実施形態３では、データバス幅が１６ビットの複数ポートメモリを、データバス幅が８ビットの複数ポートメモリとして取り扱う場合である。
【００７２】
図３は、本実施形態３のメモリテスト回路の要部構成例を示すブロック図である。
【００７３】
図３に示すように、２ポートメモリ２３をメモリテストするメモリテスト回路３は、モード切替手段としてのマルチプレクサ３３Ａおよび３３Ｂと、データバス切替手段としての選択回路ＳＷ３〜ＳＷ６と、テスト用信号生成手段としてのテストパターン自動生成回路４３とを有している。
【００７４】
メモリ２３は、データバス幅が１６ビットのメモリであって、互いに独立してリードアクセスおよびライトアクセスが可能なポートＡとポートＢの２ポートを備えている。
【００７５】
ポートＡおよびポートＢの構成は、それぞれ図１に示す上記実施形態１のメモリ２１と同様の構成であり、ポートＡは、１２ビットのアドレス信号ＡＡ、１６ビットのデータ入力信号ＤＡ、クロック信号ＣＬＫＡ、チップイネーブル信号ＣＥＮＡ、２ビットのリードライトイネーブル信号ＷＥＮＡおよび出力イネーブル信号ＯＥＮＡの各入力ポートと、データ出力信号ＱＡの出力ポートとを有している。
【００７６】
また、ポートＢは、１２ビットのアドレス信号ＡＢ、１６ビットのデータ入力信号ＤＢ、クロック信号ＣＬＫＢ、チップイネーブル信号ＣＥＮＢ、２ビットのリードライトイネーブル信号ＷＥＮＢおよび出力イネーブル信号ＯＥＮＢの各入力ポートと、データ出力信号ＱＢの出力ポートとを有している。
【００７７】
入力ポートの信号は、全て、マルチプレクサ３３Ａおよび３３Ｂを介して通常動作時（０側）の信号とメモリテスト時（１側）の信号とが切り替え可能とされている。ＳＡＡ、ＳＡＢ、ＳＤＡ、ＳＤＢ、ＳＣＬＫＡ、ＳＣＬＫＢ、ＳＣＥＮＡ、ＳＣＥＮＢ、ＳＷＥＮＡ、ＳＷＥＮＢ、ＳＯＥＮＡおよびＳＯＥＮＢは通常動作時の信号を示し、それぞれ、アドレス信号ＳＡＡ，ＳＡＢ、データ入力信号ＳＤＡ，ＳＤＢ、クロック信号ＳＣＬＫＡ，ＳＣＬＫＢ、チップイネーブル信号ＳＣＥＮＡ，ＳＣＥＮＢ、リードライトイネーブル信号ＳＷＥＮＡ，ＳＷＥＮＢおよび出力イネーブル信号ＳＯＥＮＡ，ＳＯＥＮＢである。
【００７８】
ＴＡＡ、ＴＡＢ、ＴＤＡ、ＴＤＢ、ＴＣＬＫＡ、ＴＣＬＫＢ、ＴＣＥＮＡ、ＴＣＥＮＢ、ＴＷＥＮＡ、ＴＷＥＮＢ、ＴＯＥＮＡおよびＴＯＥＮＢはメモリテスト用信号を示し、それぞれ、メモリテスト時のアドレス信号ＴＡＡ，ＴＡＢ、データ入力信号ＴＤＡ，ＴＤＢ、クロック信号ＴＣＬＫＡ，ＴＣＬＫＢ、チップイネーブル信号ＴＣＥＮＡ，ＴＣＥＮＢ、リードライトイネーブル信号ＴＷＥＮＡ，ＴＷＥＮＢおよび出力イネーブル信号ＴＯＥＮＡ，ＴＯＥＮＢである。
【００７９】
各メモリテスト用入力信号は、通常、図５にも示したように、外部ポートに接続されてメモリ２３に対して直接アクセスを行うことによりテストが行われるか、または、図６にも示したように、テストパターン自動生成回路４３に接続されてメモリ２３のテストが行われる。
【００８０】
メモリ２３の各ポートＡおよびＢには、データ入力バスに対してｎビット（本実施形態３では８ビット）毎に独立してリード・ライトアクセス可能な制御手段を備えており、リード・ライトイネーブル信号ＷＥＮＡ［０］およびＷＥＮＡ［１］を例えば”Ｌ”レベルとすることによって、ポートＡにおいて、それぞれＤＡ［７：０］およびＤＡ［１５：８］へのライトアクセスが有効となり、他ビットへのライトアクセスはマスクされる。また、リード・ライトイネーブル信号ＷＥＮＢ［０］およびＷＥＮＢ［１］を例えば”Ｌ”レベルとすることによって、ポートＢにおいて、それぞれＤＢ［７：０］およびＤＢ［１５：８］へのライトアクセスが有効となり、他ビットへのライトアクセスはマスクされる。
【００８１】
テストパターン自動生成回路４３では、８ビット毎のリード・ライトイネーブル信号ＷＥＮＡおよびＷＥＮＢが生成されて、それぞれ、メモリ２３におけるポートＡの入力ポートＷＥＮＡおよびポートＢの入力ポートＷＥＮＢに供給される。また、テストパターン自動生成回路４３では、切替信号ＳＥＬＡおよびＳＥＬＢが生成されて、切替信号ＳＥＬＡは選択回路ＳＷ３とＳＷ４にそれぞれ供給され、切替信号ＳＥＬＢは選択回路ＳＷ５およびＳＷ６にそれぞれ供給される
選択回路ＳＷ３およびＳＷ４では、それぞれ、切替信号ＳＥＬＡによって、８ビットのデータ入力信号ＴＤＡおよびデータ出力信号ＴＱＡがそれぞれ切り替えられて、１６ビットのデータ入力信号ＤＡおよびデータ出力信号ＱＡとしてメモリ２３の各ポートＡに入出力される。
【００８２】
選択回路ＳＷ５およびＳＷ６では、それぞれ、切替信号ＳＥＬＢによって、８ビットのデータ入力信号ＴＤＢおよびデータ出力信号ＴＱＢがそれぞれ切り替えられて、１６ビットのデータ入力信号ＤＢおよびデータ出力信号ＱＢとしてメモリ２３の各ポートＢに入出力される。
【００８３】
例えば、メモリ２３のポートＡにおいてＤＡ［７：０］に対してライトアクセスする場合には、選択回路ＳＷ３において、切替信号ＳＥＬＡによってＴＤＡ［７：０］がＤＡ［７：０］に接続される。また、メモリ２３のポートＡにおいてＤＡ［１５：８］に対してライトアクセスする場合には、選択回路ＳＷ３において、切替信号ＳＥＬＡによってＴＤＡ［７：０］がＤＡ［１５：８］に接続される。それと共に、リード・ライトイネーブル信号ＷＥＮＡによってメモリ２３のポートＡにおいてアクセスしたいビットのみが有効にされ、他のビットはマスクされる。
【００８４】
これと同様に、メモリ２３のポートＢにおいてＤＢ［７：０］に対してライトアクセスする場合には、選択回路ＳＷ５において、切替信号ＳＥＬＢによってＴＤＢ［７：０］がＤＢ［７：０］に接続される。また、メモリ２３のポートＢにおいてＤＢ［１５：８］に対してライトアクセスする場合には、選択回路ＳＷ５において、切替信号ＳＥＬＢによってＴＤＢ［７：０］がＤＢ［１５：８］に接続される。それと共に、リードライトイネーブル信号ＷＥＮＢによってメモリ２５のポートＢにおいてアクセスしたいビットのみが有効にされ、他のビットはマスクされる。
【００８５】
また、メモリ２３のポートＡにおいてＤＡ［７：０］に対してリードアクセスする場合には、選択回路ＳＷ４において、切り替え信号ＳＥＬＡによってＱＡ［７：０］がＴＱＡ［７：０］に接続される。また、メモリ２３のポートＡにおいてＤＡ［１５：８］に対してリードアクセスする場合には、選択回路ＳＷ４において、切り替え信号ＳＥＬＡによってＱＡ［１５：８］がＴＱＡ［１５：８］に接続される。
【００８６】
同様に、メモリ２３のポートＢにおいてＤＢ［７：０］に対してリードアクセスする場合には、選択回路ＳＷ６において、切り替え信号ＳＥＬＢによってＱＢ［７：０］がＴＱＢ［７：０］に接続される。また、メモリ２３のポートＢにおいてＤＢ［１５：８］に対してリードアクセスする場合には、選択回路ＳＷ６において、切り替え信号ＳＥＬＢによってＱＢ［１５：８］がＴＱＢ［１５：８］に接続される。
【００８７】
以上のように、本実施形態３のメモリテスト回路３においては、データバス幅１６ビットのポートＡおよびポートＢを有する２ポートメモリ２３を、両ポートを通じて、あたかもデータバス幅８ビットのメモリのように取り扱って、テストを行うことができる。
（実施形態４）
本実施形態４では、データバス幅が異なる複数ポートメモリ装置を含む複数のメモリ装置が混在する回路をメモリテストする場合である。
【００８８】
図４は、本実施形態４のメモリテスト回路の要部構成例を示すブロック図である。
【００８９】
図４に示すように、データバス幅が異なる２ポートメモリ２３、メモリ２４Ａおよび２４Ｂをメモリテストするメモリテスト回路４は、メモリ部６３と、テスト用信号生成手段としてのテストパターン自動生成回路４４と、期待値比較手段としての期待値比較回路５４とを有している。
【００９０】
メモリ２４Ａおよび２４Ｂは、上記実施形態２の場合と同様に、一般的なデータバス幅が８ビットのメモリである。
【００９１】
メモリ部６３は、図３に示す上記実施形態３の場合と同様に、データバス幅１６ビットの２ポートメモリ２３と、モード切替手段としてのマルチプレクサ３３Ａおよび３３Ｂと、データバス切替手段としての選択回路ＳＷ３〜ＳＷ６とを含んでおり、データバス幅が１６ビットの２ポートメモリを、データバス幅が８ビットの２ポートメモリとして取り扱うことができる。
【００９２】
メモリテスト時にメモリ部６３、メモリ２４Ａおよび２４Ｂに供給されるアドレス信号ＴＡＡとＴＡＢ、データ入力信号ＴＤＡおよび制御信号は、全て、テストパターン自動生成回路４４によってメモリテスト用信号として生成される。制御信号には、クロック信号ＴＣＬＫＡとＴＣＬＫＢ、チップイネーブル信号ＴＣＥＮＡとＴＣＥＮＢ、リードライトイネーブル信号ＴＷＥＮＡとＴＷＥＮＢおよび出力イネーブル信号ＴＯＥＮＡとＴＯＥＮＢが含まれる。
【００９３】
メモリ部６３のポートＡでは、上記実施形態３の場合と同様に、選択回路ＳＷ３によって８ビットのデータ入力信号ＴＤＡが切り替えられて１６ビットの入力ポートＤＡに入力され、出力ポートＱＡからの１６ビットのデータ出力信号が選択回路ＳＷ４によって切り替えられて８ビットのデータ出力信号ＴＱＡとして出力される。
【００９４】
また、メモリ部６３のポートＢでも、上記実施形態３の場合と同様に、選択回路ＳＷ５によって８ビットのデータ入力信号ＴＤＢが切り替えられて１６ビットの入力ポートＤＢに入力され、出力ポートＱＢからの１６ビットのデータ出力信号が選択回路ＳＷ６によって切り替えられて８ビットのデータ出力信号ＴＱＢとして出力される。
【００９５】
メモリ２４Ａおよび２４Ｂでは、データ入力信号ＴＤＡがそのまま入力ポートＤＡに入力され、出力ポートＱＡからのデータ出力信号がそのまま出力される。  
【００９６】
メモリ部６３のポートＡからのデータ出力信号ＴＱＡと、メモリ部６３のポートＢからのデータ出力信号ＴＱＢと、メモリ２４Ａおよび２４Ｂからのデータ出力信号ＱＡとは、全て、期待値比較回路５４に入力されている。
【００９７】
期待値比較回路５４では、メモリ部６３のポートＡからのデータ出力信号ＴＱＡと、メモリ部６３のポートＢからのデータ出力信号ＴＱＢと、メモリ２４Ａおよび２４Ｂからの各データ出力信号ＱＡとが、それぞれ、期待値と比較される。期待値とデータ出力信号との不一致が発生した場合には、不一致が発生したアドレスとビットとを示す各信号が外部ポートからそれぞれ出力される。
【００９８】
ここで、外部に不一致発生ビットを出力させるためには、データバス幅と同数の外部端子が必要となる。したがって、データバス幅が広いメモリが内部に存在すれば、その分だけ、メモリテストのために必要となる外部端子数は多くなる。
【００９９】
例えば、メモリ部６３のポートＡおよびポートＢが１６ビット毎にアクセスされる場合には、８ビットアクセス用のテストパターン自動生成回路４４とは別に１６ビットアクセス用のテストパターン自動生成回路を作製するか、または、テストパターン自動生成回路４４を１６ビットアクセスおよび８ビットアクセスの両方に対応させる必要があり、制御回路が複雑化することが考えられる。
【０１００】
これに対して、本実施形態４のように、データバス幅が広い１６ビットの２ポートメモリ２３をデータバス幅が小さい８ビットの２ポートメモリのように取り扱うことによって、メモリテスト用の外部端子数をより低く抑えることが可能である。
【０１０１】
本実施形態４では、メモリ部６３、メモリ２４Ａおよび２４Ｂは、全て８ビット毎にアクセスされるため、テストパターン自動生成回路４４で生成された８ビットのデータ入力信号ＴＤＡをそのまま全てのメモリ２３，２４Ａおよび２４Ｂにそれぞれ供給することができる。このとき、メモリ部６３のポートＡでは、データ入力信号ＴＤＡが選択回路ＳＷ３を介して入力ポートＤＡに供給され、メモリ部６３のポートＢでは、データ入力信号ＴＤＢが選択回路ＳＷ５を介して入力ポートＤＢに供給される。このように、各メモリ２３，２４Ａおよび２４Ｂのデータバス幅を均一化することによって、テストパターン自動生成回路４４およびその制御回路の複雑化および増大化を抑制することができる。
【０１０２】
また、メモリ部６３のポートＡからのデータ出力信号ＴＱＡと、メモリ部６３のポートＢからのデータ出力信号ＴＱＢと、メモリ２４Ａおよび２４Ｂからの各データ出力信号ＱＡは、全て８ビットであるため、期待値比較回路５４へのデータの受け渡しおよび期待値比較回路５４から出力される不一致発生ビットなどは、全て、８ビット幅のデータバスによって処理することが可能である。このように、各メモリ２３，２４Ａおよび２４Ｂのデータバス幅を均一化することによって、期待値比較回路５４およびその制御回路の複雑化および増大化を抑制することができる。また、内部で引き回されるデータバス幅が小さくなり、集積度を改善することができる。
【０１０３】
さらに、アドレス信号ＴＡＡ、データ入力信号ＴＤＡおよび制御信号をテストパターン自動生成回路４４からメモリ部６３、メモリ２４Ａおよび２４Ｂにそれぞれ供給することによって、メモリ部６３、メモリ２４Ａおよび２４Ｂのテストを同時に行うことができる。このとき、メモリ部６３のポートＡに対してアドレス信号ＴＡＡおよびデータ入力信号ＴＤＡを供給して制御信号を操作し、メモリ部６３のポートＢに対してアドレス信号ＴＡＢおよびデータ入力信号ＴＤＢを供給して制御信号を操作することによって、メモリ部６３のＡポートおよびポートＢを同時にテストすることができる。したがって、データバス幅が異なる各メモリ２３，２４Ａおよび２４Ｂが多数混在する半導体集積回路に対して、メモリテスト時間の短縮化を図ることができる。
【０１０４】
以上のように、本実施形態１〜４によれば、データ入力バスに対してｎビット毎に独立してリード・ライトアクセス可能な制御手段を備えたメモリをテストするメモリテスト回路１〜４において、ｎビット毎のリード・ライトイネーブル信号ＷＥＮＡを生成すると共に、データ入力信号ＴＤＡおよびデータ出力信号ＴＱＡを切り替え制御するための切替信号ＳＥＬＡを生成するテストパターン自動生成回路４１、４２、４３または４４と、切替信号ＳＥＬＡによってデータ入力信号ＴＤＡおよびデータ出力信号ＴＱＡをｎビット毎に切り替えてメモリに入出力させる各選択回路ＳＷとを設けている。このように、データバス幅が大きいメモリを、データバス幅がより小さいメモリとして取り扱うことができるため、外部端子数を減少させることができると共に、制御回路の複雑化を抑制でき、データバス幅が異なるメモリが混在している回路に対しても、データバス幅が均一な各メモリとして取り扱うことができて、メモリテストをより簡易に行うことができる。
【０１０５】
なお、上記実施形態１〜４では、データバス幅が１６ビットのメモリを、データバス幅が８ビットのメモリとして取り扱う場合について説明したが、これに限らず、一般的に、データバス幅がｍ×ｎビット（ｍ，ｎは自然数）のメモリを、データバス幅がｎビットのメモリとして取り扱う場合についても本発明を適用することができる。この場合に、データバス切替手段としての切替回路は、データバス幅がｎビットよりも大きいｍ×ｎビットのメモリに対して、データ入力信号およびデータ出力信号がｎビット毎にｍ回切り替えられて順次入出力される。
【０１０６】
以上のように、本発明の好ましい実施形態１〜４を用いて本発明を例示してきたが、本発明は、この実施形態１〜４に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態１〜４の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。
【産業上の利用可能性】
【０１０７】
本発明は、例えばＬＳＩなどの半導体集積回路に搭載されたメモリ装置をテストするメモリテスト回路の分野において、本発明のメモリテスト回路は、メモリテスト時に必要とされる外部端子数を低減すると共に集積度を改善することができるため、小型化および高集積化が要求される半導体集積回路に広く利用することができる。また、本発明のメモリテスト回路は、多種多様なメモリが多数混在する回路において、メモリのデータバス幅の均一化を図り、制御回路の簡易化を図ることができるため、高機能化が要求される半導体集積回路に広く利用することができる。
【図面の簡単な説明】
【０１０８】
【図１】本実施形態1のメモリテスト回路の要部構成例を示すブロック図である。
【図２】本実施形態２のメモリテスト回路の要部構成例を示すブロック図である。
【図３】本実施形態３のメモリテスト回路の要部構成例を示すブロック図である。
【図４】本実施形態４のメモリテスト回路の要部構成例を示すブロック図である。
【図５】従来の直接メモリアクセス方式のメモリテスト回路の要部構成例を示すブロック図である。
【図６】従来のテストパターン自動生成方式のメモリテスト回路の要部構成例を示すブロック図である。
【符号の説明】
【０１０９】
２１ １６ビットのメモリ（メモリ装置）
２２Ａ，２２Ｂ，２４Ａ，２４Ｂ ８ビットメモリ（メモリ装置）
２３ １６ビットの２ポートメモリ（２ポートメモリ装置）
３２，３３Ａ，３３Ｂ マルチプレクサ（モード切替手段）
４１〜４４  テストパターン自動生成回路（テスト用信号生成手段）
５２，５４  期待値比較回路（期待値比較手段）
６１，６３ メモリ部
ＳＷ１〜ＳＷ６  選択回路（データバス切替手段）
【図１】
2005332505.tif 000003
【図２】
2005332505.tif 000004
【図３】
2005332505.tif 000005
【図４】
2005332505.tif 000006
【図５】
2005332505.tif 000007
【図６】
2005332505.tif 000008