(57)【要約】【課題】ワード線に断線不良が発生した場合に、確実、且つ低消費電力で冗長救済できる半導体記憶装置を提供する【解決手段】本発明の半導体記憶装置は、１以上の冗長用ワード線を含む複数のワード線と、複数のビット線対と、前記複数のワード線と前記複数のビット線対とに接続する複数のメモリセルと、前記複数のワード線の１端に各々接続し、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、前記複数のワード線の他端に各々配置され、前記ワード線の信号レベルを入力し、前記ワード線の信号レベルがそれに接続される前記メモリセルがハイインピーダンス状態になる第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線の信号レベルがそれに接続される前記メモリセルが入出力状態になる第２のレベルであれば、遮断状態になる複数の第１のワード線制御回路と、を有する。【選択図】        図１
2005004812.tif 000002
【特許請求の範囲】
【請求項１】
１以上の冗長用ワード線を含む複数のワード線と、
複数のビット線対と、
前記複数のワード線と前記複数のビット線対とに接続する複数のメモリセルと、
前記複数のワード線の１端に各々接続し、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、
前記複数のワード線の他端に各々配置され、前記ワード線の信号レベルを入力し、前記ワード線の信号レベルがそれに接続される前記メモリセルがハイインピーダンス状態になる第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線の信号レベルがそれに接続される前記メモリセルが入出力状態になる第２のレベルであれば、遮断状態になる複数の第１のワード線制御回路と、を有することを特徴とする半導体記憶装置。
【請求項２】
前記複数のワード線の両端以外の１以上の箇所とに各々配置され、前記ワード線の信号レベルを入力し、前記ワード線の信号レベルが前記第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線の信号レベルが前記第２のレベルであれば、遮断状態になる複数の第２のワード線制御回路を更に有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
各々の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、
前記ワード線の信号レベルを入力するインバータ素子と、
前記インバータ素子の出力信号を入力し、前記ワード線の信号レベルが前記第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線の信号レベルが前記第２のレベルであれば、遮断状態になる第１のワード線制御素子と、をそれぞれ有することを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
各々の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、初期化時に入力されるワード線初期化信号を入力した時、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線初期化信号を入力しない時、遮断状態になる第２のワード線制御素子を更に有することを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記複数の第１のワード線制御素子及び／又は前記複数の第２のワード線制御素子は、逆ナロー特性を示すＭＯＳトランジスタにより構成されたことを特徴とする請求項３又は請求項４に記載の半導体記憶装置。
【請求項６】
各々の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、
冗長救済を行うか否かを指示する冗長選択信号と前記ワード線の信号レベルとを入力する論理回路と、
前記論理回路の出力信号を入力し、前記冗長選択信号が冗長救済を行うことを指示し且つ前記ワード線の信号レベルが前記第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記冗長選択信号が冗長救済をしないことを指示し又は前記ワード線の信号レベルが前記第２のレベルであれば、遮断状態になる第１のワード線制御素子と、を有することを特徴とする請求項１から請求項５のいずれかの請求項に記載の半導体記憶装置。
【請求項７】
各々の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、前記ワード線と、前記ワード線の信号レベルを入力し且つ前記ワード線に出力信号を出力する入出力端子との間に、冗長救済を行うか否かを指示する冗長選択信号で制御されるワード線伝達素子を設け、
前記ワード線伝達素子は、前記冗長選択信号が冗長救済を行うことを指示する場合は、導通して前記入出力端子と前記ワード線とを接続し、前記冗長選択信号が冗長救済をしないことを指示する場合は、前記入出力端子と前記ワード線とを遮断する、
ことを特徴とする請求項１から請求項６のいずれかの請求項に記載の半導体記憶装置。
【請求項８】
複数の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする請求項１から請求項７のいずれかの請求項に記載の半導体記憶装置。
【請求項９】
前記第１のワード線制御素子の電流駆動能力、又は前記第１のワード線制御素子及び前記第２のワード線制御素子の電流駆動能力は、前記ワード線ドライバの電流駆動能力より小さいことを特徴とする請求項３又は請求項４に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冗長救済回路を有する半導体記憶装置に関する。
【０００２】
【従来の技術】
一般に、スタティックランダムアクセスメモリ（ＳＲＡＭ）やダイナミックランダムアクセスメモリ（ＤＲＡＭ）等の半導体記憶装置は、製品の歩留まりを向上させるため、正規のメモリセルアレイ以外にあらかじめ予備のメモリセルアレイを搭載している。半導体記憶装置の検査工程において正規のメモリセルアレイ中に欠陥のあるメモリセルが存在すると判定した場合、その欠陥箇所を予備のメモリセルに置換してその半導体記憶装置を良品として完成させる、いわゆる冗長救済が行なわれる。
【０００３】
以下、従来例の半導体記憶装置の技術について説明する。
図１４に、従来例１の半導体記憶装置（ＳＲＡＭ）の構成図を示す。図１４の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線ＷＬ１、ＷＬ２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１、／ＢＬ１及びＢＬ２、／ＢＬ２、ビット線プリチャージ制御信号線ＰＣＧＬを有する。
尚、ＷＬＣＧ１〜３はワード線制御信号、ＰＣＧはビット線プリチャージ制御信号を示し、Ａはワード線に断線が発生していることを示している。
ワード線ドライバ２はワード線ＷＬ１〜２に接続するバッファであって、入力するワード線制御信号ＷＬＣＧ１〜２をワード線ＷＬ１〜２を通じて各メモリセル１に伝送する。
【０００４】
冗長用ワード線ドライバ３は冗長用ワード線ＲＷＬに接続するバッファであって、ワード線ＷＬ１〜２等に欠陥がある場合に、入力するワード線制御信号ＷＬＣＧ３を冗長用ワード線ＲＷＬを通じて各メモリセル１に伝送する。
ビット線プリチャージ制御信号線ドライバ４はビット線プリチャージ制御信号線ＰＣＧＬに接続するバッファであって、入力するビット線プリチャージ制御信号ＰＣＧをビット線プリチャージ制御信号線ＰＣＧＬに出力し、ビット線プリチャージ回路５を活性化又は非活性化する。
各メモリセル１は、ワード線（冗長用ワード線を含む）の１つとビット線対の１つとに接続している。
【０００５】
図１５はメモリセル１の具体的構成を示した回路図である。図１５において、Ｑ１とＱ２はアクセストランジスタ、Ｑ３とＱ４はドライブトランジスタ、Ｑ５とＱ６はロードトランジスタ、ＷＬはワード線、ＢＬ、／ＢＬはビット線対、ＶＤＤは電源端子である。
アクセストランジスタＱ１とＱ２のゲート端子はワード線ＷＬ又は冗長用ワード線ＲＷＬに接続し、ドレイン端子はビット線対ＢＬ、／ＢＬにそれぞれ接続している。
また、ドライブトランジスタＱ３とロードトランジスタＱ５で第１のインバータ、ドライブトランジスタＱ４とロードトランジスタＱ６とで第２のインバータを構成する。
第１のインバータの出力端子が第２のインバータの入力端子に接続し、第２のインバータの出力端子が第１のインバータの入力端子に接続してラッチ回路を構成している。ラッチ回路はデータの記憶保持を行う。ワード線ＷＬ又はＲＷＬ（冗長用ワード線を含む）がＨレベルになったメモリセル１は、記憶するデータをビット線対ＢＬ、／ＢＬに出力し、又はビット線対ＢＬ、／ＢＬを通じて伝送された相補の信号（データ）を入力する。
【０００６】
図１６は、ビット線プリチャージ回路５の具体的構成を示した回路図である。図１６で、Ｑ７とＱ８はプリチャージトランジスタ、Ｑ９はイコライズトランジスタ、ＢＬと／ＢＬはビット線対、ＰＣＧＬはビット線プリチャージ制御信号線、ＶＤＤは電源端子である。
プリチャージトランジスタＱ７、Ｑ８、イコライズトランジスタＱ９の各ゲート端子はビット線プリチャージ制御信号線ＰＣＧＬに接続している。プリチャージトランジスタＱ７とＱ８のドレイン端子はビット線対ＢＬ、／ＢＬに、ソース端子は電源端子ＶＤＤのそれぞれ接続している。また、イコライズトランジスタＱ９のソース端子とドレイン端子は、ビット線対ＢＬ、／ＢＬにそれぞれ接続している。
ビット線プリチャージ回路５はビット線プリチャージ制御信号ＰＣＧがＬレベルの時に活性化されてビット線対ＢＬ１、／ＢＬ１及びＢＬ２、／ＢＬ２をプリチャージする。ビット線プリチャージ制御信号ＰＣＧがＨレベルの時に非活性化されてハイインピーダンス状態になる。
【０００７】
以上のように構成された半導体記憶装置について、以下その動作を説明する。まず、ワード線に断線Ａが発生していない場合について説明する。
全てのワード線ドライバ２と冗長用ワード線ドライバ３とがＬレベルのワード線制御信号ＷＬＣＧ１〜３を出力する時、全てのメモリセル１がハイインピーダンス状態（データ入出力をしない状態）となる。その時、ビット線プリチャージ制御信号ＰＣＧ（ビット線プリチャージ制御信号線ドライバ４の出力信号）がＬレベルとなり、ビット線プリチャージ回路５が活性状態となる。全てのビット線対ＢＬ、／ＢＬはビット線プリチャージ回路５によってＨレベル（ＶＤＤレベル）にプリチャージされる。
【０００８】
次にビット線プリチャージ制御信号ＰＣＧがＨレベルになると、ビット線プリチャージ回路５が非活性状態（ハイインピーダンス状態）となる。
全てのワード線ドライバ２及び冗長用ワード線ドライバ３のうち、いずれか１つのワード線ドライバ２又は３がＨレベルを出力すると、ワード線ＷＬ又はＲＷＬを通じてＨレベルを入力したメモリセル１が活性化する（データの書き込み又は読み出しを実行する）。Ｈレベルのワード線制御信号ＷＬＣＧを入力したメモリセル１においては、アクセストランジスタＱ１及びＱ２のゲートがＯＮになり、アクセストランジスタＱ１及びＱ２にそれぞれ接続するビット線対ＢＬ、／ＢＬを介して、ラッチ回路Ｑ３〜Ｑ６に対するデータの書き込み又は読み出しが実行される。
メモリセル１に対するデータの書き込み又は読み出しが完了すれば、ワード線制御信号ＷＬＣＧはＨレベルからＬレベルに戻り、メモリセル１はハイインピーダンス状態になる。再び、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなってビット線プリチャージ回路５が活性化され、ビット線対ＢＬ、／ＢＬはＨレベルにプリチャージされる。以下、上記の処理を繰り返す。
【０００９】
次に、ワード線に断線Ａが発生している場合について説明する。
図１４のＡで示された部分に断線が発生したとする。ワード線ドライバ２が、断線が発生しているワード線ＷＬ１を通じてＨレベルのワード線制御信号を伝送しても、断線箇所Ａより右側のワード線ＷＬ１に接続するメモリセルにおいてデータの書き込み及び読み出しが正常に行えない。
このような場合、通常下記の方法により冗長救済を行って良品の半導体記憶装置を完成させる。断線が発生しているワード線ＷＬ１をＬレベルにし（そのワード線ＷＬ１のワード線ドライバ２の入力端子を接地し）、そのワード線ＷＬ１に接続する全てのメモリセル１をハイインピーダンス状態にする。ワード線ＷＬ１のワード線ドライバ２に入力したワード線制御信号ＷＬＣＧを、冗長用ワード線ドライバ３に入力する。その冗長用ワード線ドライバ３が冗長用ワード線ＲＷＬを通じてメモリセル１にワード線制御信号ＷＬＣＧを伝送することにより、その冗長用ワード線ＲＷＬに接続するメモリセル１がデータの書き込み又は読み出しを実行する。断線が発生しているワード線ＷＬ１に接続するメモリセルを冗長用ワード線ＲＷＬに接続するメモリセルに置換することによって、半導体記憶装置は正常なデータの書き込み及び読み出しができる。
【００１０】
【特許文献１】
特開平１１−２１３６９０号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、上記従来の構成では、以下に述べるような問題点がある。
図１４において、断線が発生しているワード線ＷＬ１のワード線ドライバ２の入力端子を接地しても、断線箇所Ａ点より右側のワード線ＷＬ１は常にフローティング状態となっている。フローティング状態におけるワード線ＷＬ１の電位が、メモリセル１のアクセストランジスタＱ１とＱ２のゲートの閾値以上であった場合、断線箇所Ａ点より右側に接続した全てのメモリセル１は、常に活性状態（データの書き込み又は読み出しを常に実行している状態）となる。
【００１２】
断線が発生しているワード線ＷＬ１に接続するメモリセルを冗長用ワード線ＲＷＬに接続するメモリセルに置換したとしても、フローティング状態のワード線に接続したメモリセル１は、常に活性状態でメモリセルアレイ中に残存する恐れがある。断線したワード線ＷＬ１以外の、正常なワード線（図１４の場合はワード線ＷＬ２又は冗長用ワード線ＲＷＬ）がＨレベルになった場合に、フローティング状態のワード線ＷＬ１に接続して常に活性状態となっているメモリセル１と、正常なワード線に接続しておりワード線制御信号に従って活性化されたメモリセル１との間で、ビット線対（図１４の場合、ＢＬ２と／ＢＬ２）を介して、メモリセルデータが衝突し、正常なワード線に接続したメモリセル１のデータが破壊される可能性がある。
【００１３】
更に、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなって、ビット線対がＨレベルにプリチャージされる期間では、フローティング状態となったワード線に接続したメモリセルと、ビット線プリチャージ回路との間で、貫通電流が流れてしまうという問題が生じる。上記問題は、ワード線が断線した場合の説明であるが、冗長用ワード線が断線した場合でも同様の問題が発生する。
【００１４】
この問題に対処する手段を設けた半導体記憶装置の従来例として特開平Ｈ１１−２１３６９０に記載された半導体記憶装置がある。
以下、特開平１１−２１３６９０に記載された半導体記憶装置を上記公開公報から図面及び文章を一部引用して簡略に説明する。図１７は従来例２の半導体記憶装置の構成図である。
図１７において、３０はメモリセルアレイ、３１はスペアメモリセルアレイ、３２は行デコーダ、３３はスペア行デコーダ、３４は列レコーダ、３５は入出力回路、３６はプルダウン回路、２０はスタティックメモリセル、２１はスペアスタティックメモリセル、２２はＮＯＲ回路、２３は入出力線対、２４は列選択ゲート、２５は接地ノード、２６は断線箇所、２７はワード線間の寄生容量である。
【００１５】
プルダウン回路３６は、メモリセルアレイ３０内のワード線ＷＬ１〜ＷＬｍの電位を接地電位にプルダウンするために、複数のＮ型ＭＯＳトランジスタＱ１〜Ｑｍを含む。複数のＮ型ＭＯＳトランジスタＱ１〜Ｑｍは複数のワード線ＷＬ１〜ＷＬｍに対応して設けられる。Ｎ型ＭＯＳトランジスタＱ１〜Ｑｍの各々は、対応するワード線の終端と接地ノード２５との間に接続され、かつ、プログラム回路（図１７に図示しない。）から与えられるＨレベルのスペアイネーブル信号ＮＥＤに応答してオンになる。
【００１６】
プログラム回路は、複数のワード線ＷＬ１〜ＷＬｍのうち不良のワード線に対応するアドレスをプログラム可能である。プログラム回路は、アドレスバッファ（図１７に図示しない。）から行デコーダ３２に与えられる行アドレス信号がそのプログラムされたアドレスを示す時、Ｈレベルのスペアイネーブル信号ＮＥＤを発生する。このＨレベルのスペアイネーブル信号ＮＥＤに応答してスペア行デコーダ３３が活性化され、行デコーダ３２が不活性化される。
また、このＨレベルのスペアイネーブル信号ＮＥＤに応答してプルダウン回路３６内のすべてのＮ型ＭＯＳトランジスタＱ１〜Ｑｍがオンになり、メモリセルアレイ３０内のすべてのワード線ＷＬ１〜ＷＬｍが接地ノード２５に接続される。
アドレスバッファから行デコーダ３２に与えられる行アドレス信号によって活性化されるワード線が不良ワード線でない場合は、スペアイネーブル信号ＮＥＤはＬレベルとなる。スペアイネーブル信号ＮＥＤがＬレベルの場合、Ｈレベルになったワード線に接続されるスタティックメモリセル２０が導通する（通常の動作を行う。）。
【００１７】
図１７では、ワード線ＷＬ２（行アドレス２に対応するとする。）に断線２６が存在する。プログラム回路は、行アドレス２が入力された時スペアイネーブル信号ＮＥＤがＨレベルになるように、設定される。例えば行アドレス２でスペアワード線ＳＷＬ１がＨレベルになるように接続すると、不良のワード線ＷＬ２がスペアワード線ＳＷＬ１と電気的に置換されることになる。
従来例２の半導体記憶装置において、ワード線ＷＬ２に代えてスペアワード線ＳＷＬ１がＨレベルに活性化される時、ワード線ＷＬ２の終端がＮ型ＭＯＳトランジスタＱ２を介して接地ノード２５に接続される。それ故に、ワード線ＷＬ２のうち行デコーダ３２から遠い部分（図１７において断線箇所２６から右側の部分は）の電位は接地電位にプルダウンされる。したがって、スペアワード線ＳＷＬ１が活性化されるときにワード線ＷＬ２も活性化されるというマルチセレクションは起こらない。その結果、スペアワード線ＳＷＬ１に接続されたスペアスタティックメモリセル２１から正しいデータが読出され得る。
【００１８】
従来例２の半導体記憶装置において、スペアワード線が活性化される時、メモリセルアレイ３０内のワード線ＷＬ１〜ＷＬｍの電位がＮ型ＭＯＳトランジスタＱ１〜Ｑｍによってプルダウンされるため、スペアワード線ＳＷＬｊ（１≦ｊ≦ｐ）に置換されたワード線ＷＬｉ（１≦ｉ≦ｍ）がフローティング状態になることを防止し、スペアワード線ＳＷＬｊと、置換されたワード線ＷＬｉとが同時に選択されるマルチセレクションが起こることを防止している。
【００１９】
しかしながら上記構成では、冗長ワード線以外のワード線（例えばＷＬ３）が選択されているときには、プルダウントランジスタＱ１〜Ｑｍは全て非活性状態となっている。断線不良の発生しているワード線ＷＬ２の電位が外部からの影響（他信号線とのカップリング容量によるノイズ等）によって、メモリセルの閾値レベル以上になった場合には、上記従来例と同様の問題が発生してしまう（ワード線ＷＬ２とＷＬ３とが同時に選択されるマルチセレクションが起こる）可能性がある。また、スペアイネーブル信号の配線容量と、スペアイネーブル信号に接続した全てのプルダウントランジスタＱ１〜Ｑｍのゲート容量を冗長ワード線の選択・非選択に応じて充放電するため、消費電力の増加をもたらしてしまう。
本発明は、前記従来の問題点を解決するものであり、ワード線の断線不良を、確実に、且つ低消費電力で冗長救済可能な半導体記憶装置を提供すること目的とする。
【００２０】
従来の半導体記憶装置においては、ビット線対がプリチャージされる期間において、断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れる恐れがあった。本発明は、ビット線対がプリチャージされる期間において、断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れる恐れがなく、ワード線の断線不良を、確実に、且つ低消費電力で冗長救済可能な半導体記憶装置を提供すること目的とする。
【００２１】
【課題を解決するための手段】
上記課題を解決するため本発明は以下の構成を有する。請求項１に記載の発明は、１以上の冗長用ワード線を含む複数のワード線と、複数のビット線対と、前記複数のワード線と前記複数のビット線対とに接続する複数のメモリセルと、前記複数のワード線の１端に各々接続し、複数のワード線制御信号によって各々制御される複数のワード線ドライバと、前記複数のワード線の他端に各々配置され、前記ワード線の信号レベルを入力し、前記ワード線の信号レベルがそれに接続される前記メモリセルがハイインピーダンス状態になる第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線の信号レベルがそれに接続される前記メモリセルが入出力状態になる第２のレベルであれば、遮断状態になる複数の第１のワード線制御回路と、を有することを特徴とする半導体記憶装置である。
【００２２】
以上の構成により、本発明の半導体記憶装置は、冗長用ワード線を含む全てのワード線の遠端（ワード線ドライバの接続端と反対の端。他端）に、ワード線自身で制御されるワード線制御回路を接続することで、ワード線に断線不良が発生した場合に、断線したワード線がフローティング状態になることを防止する。これにより、断線不良が発生したワード線に接続したメモリセルと正常なメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止できる。本発明は、ワード線の断線不良を確実に冗長救済できる半導体記憶装置を実現する。
【００２３】
従来の半導体記憶装置においては、ワード線の活性期間に、断線不良の発生しているワード線がフローティング状態になった。本発明の半導体記憶装置においては、断線不良の発生しているワード線がフローティング状態にならない故に、より確実に冗長救済が可能である。
従来の半導体記憶装置のプルダウン回路は、スペアイネーブル信号の配線容量と、スペアイネーブル信号に接続した全てのプルダウントランジスタのゲート容量を冗長ワード線の選択・非選択に応じて充放電するため、その消費電力は無視出来なかった。本発明の半導体記憶装置のワード線制御回路はワード線自身で制御される構成である故に、その動作においてワード線と他の信号との動作タイミングを考慮する必要が無く、且つ低消費電力である。
【００２４】
請求項２に記載の発明は、前記複数のワード線の両端以外の１以上の箇所とに各々配置され、前記ワード線の信号レベルを入力し、前記ワード線の信号レベルが前記第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線の信号レベルが前記第２のレベルであれば、遮断状態になる複数の第２のワード線制御回路を更に有することを特徴とする請求項１に記載の半導体記憶装置である。
【００２５】
本発明の半導体記憶装置では、冗長ワード線を含む全てのワード線の遠端（ワード線ドライバの接続端と反対の端。他端）と、両端以外の１以上の箇所とに、ワード線自身で制御されるワード線制御回路を接続することにより、複数の断線不良が発生した１本のワード線がフローティング状態になることを防止できる。
これにより、断線不良が発生したワード線に接続したメモリセルと正常なメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止しでき、半導体記憶装置における、ワード線の断線不良を冗長救済できる確率を向上させることが可能となる。
【００２６】
従来の半導体記憶装置においては、ワード線の活性期間に、断線不良の発生しているワード線がフローティング状態になった。本発明の半導体記憶装置においては、断線不良の発生しているワード線がフローティング状態にならない故に、より確実に冗長救済が可能である。
従来の半導体記憶装置のプルダウン回路は、スペアイネーブル信号の配線容量と、スペアイネーブル信号に接続した全てのプルダウントランジスタのゲート容量を冗長ワード線の選択・非選択に応じて充放電するため、その消費電力は無視出来なかった。本発明の半導体記憶装置のワード線制御回路はワード線自身で制御される構成である故に、ワード線と他の信号との動作タイミングを考慮して回路を構成する必要が無く、且つ低消費電力である。
【００２７】
請求項３に記載の発明は、各々の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、前記ワード線の信号レベルを入力するインバータ素子と、前記インバータ素子の出力信号を入力し、前記ワード線の信号レベルが前記第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線の信号レベルが前記第２のレベルであれば、遮断状態になる第１のワード線制御素子と、をそれぞれ有することを特徴とする請求項１又は請求項２に記載の半導体記憶装置である。本発明は、安価で小さな面積の回路構成により、断線不良が発生した１本のワード線がフローティング状態になることを防止する半導体記憶装置を実現できる。
【００２８】
請求項４に記載の発明は、各々の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、初期化時に入力されるワード線初期化信号を入力した時、導通して前記第１のレベルの信号を前記ワード線に出力し、前記ワード線初期化信号を入力しない時、遮断状態になる第２のワード線制御素子を更に有することを特徴とする請求項３に記載の半導体記憶装置である。本発明は、断線が発生したワード線の、ワード線ドライバにより制御できない部分を、確実に非活性状態（そこに接続されたメモリセルが導通しない状態）に保持する半導体記憶装置を実現できる。
【００２９】
請求項５に記載の発明は、前記複数の第１のワード線制御素子及び／又は前記複数の第２のワード線制御素子は、逆ナロー特性を示すＭＯＳトランジスタにより構成されたことを特徴とする請求項３又は請求項４に記載の半導体記憶装置である。ワード線制御素子に逆ナロー特性のＭＯＳトランジスタを使用することで、断線不良の発生したワード線に接続したワード線制御回路が起動時等において確実に動作する（そのワード線を確実に非活性状態に保持する）半導体記憶装置を実現できる。
【００３０】
請求項６に記載の発明は、各々の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、冗長救済を行うか否かを指示する冗長選択信号と前記ワード線の信号レベルとを入力する論理回路と、前記論理回路の出力信号を入力し、前記冗長選択信号が冗長救済を行うことを指示し且つ前記ワード線の信号レベルが前記第１のレベルであれば、導通して前記第１のレベルの信号を前記ワード線に出力し、前記冗長選択信号が冗長救済をしないことを指示し又は前記ワード線の信号レベルが前記第２のレベルであれば、遮断状態になる第１のワード線制御素子と、を有することを特徴とする請求項１から請求項５のいずれかの請求項に記載の半導体記憶装置である。本発明の半導体記憶装置においては、ワード線に断線不良が発生していない場合（冗長救済を行わない場合）は、ワード線制御回路が動作を停止する。これにより、半導体記憶装置の低消費電力化が可能となる。
【００３１】
請求項７に記載の発明は、各々の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、前記ワード線と、前記ワード線の信号レベルを入力し且つ前記ワード線に出力信号を出力する入出力端子との間に、冗長救済を行うか否かを指示する冗長選択信号で制御されるワード線伝達素子を設け、前記ワード線伝達素子は、前記冗長選択信号が冗長救済を行うことを指示する場合は、導通して前記入出力端子と前記ワード線とを接続し、前記冗長選択信号が冗長救済をしないことを指示する場合は、前記入出力端子と前記ワード線とを遮断する、ことを特徴とする請求項１から請求項６のいずれかの請求項に記載の半導体記憶装置である。
本発明の半導体記憶装置においては、ワード線制御回路に冗長選択信号で制御されるワード線伝達素子を挿入し、ワード線に断線不良の発生していない場合（冗長救済を行わない場合）は、ワード線制御回路が動作を停止する。これにより、半導体記憶装置の低消費電力化が可能となる。
【００３２】
請求項８に記載の発明は、複数の前記第１のワード線制御回路及び／又は前記第２のワード線制御回路は、前記複数のメモリセルによって構成されるメモリセルアレイの周辺に配置されたダミーメモリセルが有する素子を用いて形成されていることを特徴とする請求項１から請求項７のいずれかの請求項に記載の半導体記憶装置である。本発明の半導体記憶装置においては、ワード線制御回路をダミーメモリセルを使用して構成する。これにより、半導体記憶装置のレイアウト面積の増加を抑制できる。好ましくは、半導体基板のパターンを変更することなく配線層のみを変更して、ダミーメモリセルの素子をワード線制御回路として使用する。これにより、メモリセルアレイの加工形状の安定性が損なわれない。
【００３３】
請求項９に記載の発明は、前記第１のワード線制御素子の電流駆動能力、又は前記第１のワード線制御素子及び前記第２のワード線制御素子の電流駆動能力は、前記ワード線ドライバの電流駆動能力より小さいことを特徴とする請求項３又は請求項４に記載の半導体記憶装置である。この構成により、ワード線の断線不良を、確実に且つ低消費電力で冗長救済可能な、安定して動作する半導体記憶装置を実現できる。
【００３４】
【発明の実施の形態】
以下本発明の実施をするための最良の形態を具体的に示した実施例について図面とともに記載する。
【００３５】
《実施例１》
図１に本発明の実施例１の半導体記憶装置（ＳＲＡＭ）の構成図を示す。
図１の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御回路６ａ、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜２及び／ＢＬ１〜２、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。ワード線制御回路６ａは、インバータ素子７、ワード線制御素子８を有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、Ａはワード線に断線が発生していることを示している。
ワード線ドライバ２はワード線ＷＬ１〜２の１端に接続するバッファであって、入力するワード線制御信号ＷＬＣＧ１〜２をワード線ＷＬ１〜２を通じて各メモリセル１に伝送する。
冗長用ワード線ドライバ３は冗長用ワード線ＲＷＬの１端に接続するバッファであって、入力するワード線制御信号ＷＬＣＧ３を冗長用ワード線ＲＷＬを通じて各メモリセル１に伝送する。
【００３６】
ビット線プリチャージ制御信号線ドライバ４は、ビット線プリチャージ制御信号線ＰＣＧＬに接続するバッファであって、入力するビット線プリチャージ制御信号ＰＣＧをビット線プリチャージ制御信号線ＰＣＧＬに出力し、ビット線プリチャージ回路５を活性化又は非活性化する。各メモリセル１は、ワード線ＷＬ及びＲＷＬ（冗長用ワード線を含む。）の１つとビット線対の１つとに接続している。
冗長用ワード線を含む全てのワード線ＷＬ１〜２及びＲＷＬの他端（ワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線等の１端と反対の端。遠端）にはワード線制御回路６ａが接続されている。各々のワード線制御回路６ａは、インバータ素子７、ワード線制御素子８（実施例１においてはＮ型ＭＯＳトランジスタ）から構成される。インバータ素子７は、ワード線ＷＬ１〜２又はＲＷＬの信号を入力し、レベルが反転した信号を出力する。ワード線制御素子８は、インバータ素子７の出力信号をゲート端子に入力し、そのドレインはワード線ＷＬ１〜２又はＲＷＬに接続され、ソース端子は接地されている。ワード線制御素子８の駆動能力はワード線ドライバ２及び冗長用ワード線ドライバ３の駆動能力よりも低い。
メモリセル１の具体的回路構成を図１５に示し、ビット線プリチャージ回路５の具体的回路構成を図１６に示す。それらの説明は従来例と同じであるので省略する。
【００３７】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
まず、ワード線に断線が発生していない場合について説明する。
全てのワード線ドライバ２及び冗長用ワード線ドライバ３がＬレベルのワード線制御信号ＷＬＣＧ１〜３を出力する時、ワード線ＷＬ１〜２及び冗長用ワード線ＲＷＬがＬレベルとなり、それらに接続されたインバータ素子７の出力信号はＨレベルとなる。インバータ素子７の出力信号（Ｈレベル）をゲート端子に入力するワード線制御素子８は、活性状態（導通状態）になる。ワード線ＷＬ１〜２及び冗長用ワード線ＲＷＬがＧＮＤレベル（Ｌレベル）となる。
故に、ワード線制御回路６ａの動作は、ワード線ドライバ２及び冗長用ワード線ドライバ３の出力信号に影響を与えない。よって、全てのメモリセル１がハイインピーダンス状態（データ入出力をしない状態）となる。
次に、ビット線プリチャージ制御信号ＰＣＧ（ビット線プリチャージ制御信号線ドライバ４の出力信号）がＬレベルとなり、ビット線プリチャージ回路５が活性状態となる。全てのビット線対ＢＬ、／ＢＬはビット線プリチャージ回路５によってＨレベル（ＶＤＤレベル）にプリチャージされる。
【００３８】
次に、ビット線プリチャージ制御信号ＰＣＧがＨレベルになると、ビット線プリチャージ回路５が全て非活性状態（ハイインピーダンス状態）となる。全てのワード線ドライバ２及び冗長用ワード線ドライバ３のうち、いずれか１つのワード線ドライバ２又は３がＨレベルを出力すると、ワード線（冗長用ワード線を含む。）ＷＬ又はＲＷＬを通じてＨレベルを入力したメモリセル１が活性化する（データの書き込み又は読み出しを実行する）。
このとき、Ｈレベルとなったいずれか１つのワード線ＷＬ又は冗長用ワード線ＲＷＬに接続したワード線制御回路６ａにおいて、Ｈレベルを入力されたインバータ素子７の出力信号がＬレベルとなり、インバータ素子７の出力信号（Ｌレベル）をゲート端子に入力するワード線制御素子８は、非活性状態（遮断状態）となる。ワード線制御素子８は、ワード線ＷＬ又はＲＷＬのＨレベルに影響を与えない。それ故、ワード線制御回路６ａは、活性化されたメモリセル１がワード線ＷＬ又はＲＷＬを通じて行うデータの書き込み又は読み出しを妨害しない。Ｈレベルのワード線制御信号ＷＬＣＧを入力したメモリセル１においては、アクセストランジスタＱ１及びＱ２のゲートがＯＮになり、アクセストランジスタＱ１及びＱ２にそれぞれ接続するビット線対ＢＬ、／ＢＬを介して、ラッチ回路Ｑ３〜Ｑ６に対するデータの書き込み又は読み出しが実行される。
【００３９】
メモリセル１に対するデータの書き込み又は読み出しが完了すれば、ワード線制御信号はＨレベルからＬレベルに戻り、メモリセル１は全て非活性状態（ハイインピーダンス状態）になる。このとき、ワード線制御回路６ａにおいて、ワード線ＷＬ１〜２及び冗長用ワード線ＲＷＬがＬレベルであるため、インバータ素子７の出力信号はＨレベルとなる。インバータ素子７の出力信号（Ｈレベル）をゲート端子に入力するワード線制御素子８は、活性状態（導通状態）となる。ワード線ＷＬ１〜２及び冗長用ワード線ＲＷＬは、Ｌレベルになる。故に、ワード線制御回路６ａの動作は、ワード線ドライバ２及び冗長用ワード線ドライバ３の出力信号に影響を与えない。再び、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなってビット線プリチャージ回路５が活性化され、全てのビット線対ＢＬ、／ＢＬはＨレベル（ＶＤＤレベル）にプリチャージされる。以下、上記の動作を繰り返す。
以上に述べたように、ワード線に断線が発生していない場合の本実施例の半導体記憶装置の動作は実質的に従来例と変わらない。
【００４０】
ワード線に断線Ａが発生している場合について説明する。断線Ａの発生しているワード線（図１の場合ＷＬ１）は、冗長救済により、冗長用ワード線ＲＷＬに置換される。断線Ａが発生しているワード線ＷＬ１をＬレベルにし（そのワード線ＷＬ１のワード線ドライバ２の入力端子を接地し）、そのワード線ＷＬ１に接続するメモリセル１を非活性状態（ハイインピーダンス状態）にする。
全てのワード線ドライバ２及び冗長用ワード線ドライバ３がＬレベルのワード線制御信号ＷＬＣＧ１〜３を出力する時、全てのメモリセル１がハイインピーダンス状態（データ入出力しない状態）となる。次に、ビット線プリチャージ制御信号ＰＣＧ（ビット線プリチャージ制御信号線ドライバ４の出力信号）がＬレベルとなり、ビット線プリチャージ回路５が活性状態となる。全てのビット線対ＢＬ、／ＢＬはビット線プリチャージ回路５によってＨレベル（ＶＤＤレベル）にプリチャージされる。
【００４１】
次に、ビット線プリチャージ制御信号ＰＣＧがＨレベルになると、ビット線プリチャージ回路５が全て非活性状態（ハイインピーダンス状態）となる。全てのワード線ドライバ２及び冗長用ワード線ドライバ３のうち、いずれか１つのワード線ドライバ２又は３がＨレベルを出力すると、ワード線（冗長用ワード線を含む。）ＷＬ又はＲＷＬを通じてＨレベルを入力したメモリセル１が活性化する（データの書き込み又は読み出しを実行する）。Ｈレベルのワード線制御信号を入力したメモリセル１においてはビット線対ＢＬ、／ＢＬを介してデータの書き込み、読み出しが行われる。
【００４２】
断線の発生していないワード線ＷＬ又はＲＷＬ（図１の場合ワード線ＷＬ１の断線箇所Ａより右側の部分以外）は、上述したワード線に断線が発生していない場合と同一の動作を行い、ワード線制御回路６ａの動作は、ワード線ドライバ２及び冗長用ワード線ドライバ３の出力信号に影響を与えない。
断線が発生しているワード線ＷＬ１において、ワード線制御回路６ａが無ければ、ワード線ＷＬ１の断線箇所Ａより右側の部分はフローティング状態となる。本発明においては、ワード線制御回路６ａが、ワード線ＷＬ１の断線箇所Ａより右側の部分をＬレベルにラッチする。ワード線ＷＬ１の断線箇所Ａより右側の部分はフローティング状態となることはない。ワード線制御回路６ａは、電源投入直前まで全てのノードはＬレベルである。電源投入後、Ｌレベルを入力するインバータ素子７の出力信号はＨレベルとなる。インバータ素子７の出力信号をゲート端子に入力するワード線制御素子８は、インバータ素子７の出力信号（Ｈレベル）により活性状態（導通状態）となる。ワード線制御素子８は導通状態で安定する。ワード線制御回路６ａはワード線ＷＬ１の断線箇所Ａより右側の部分をＬレベルでラッチする。
【００４３】
ワード線制御素子８を、逆ナロー特性（プロセスの微細化によって、ＭＯＳトランジスタのＷサイズが非常に小さくなると、ＭＯＳトランジスタの閾値電圧が低下し、ＭＯＳトランジスタのＷサイズの単位長さあたりドレイン電流が増加する現象である。ＭＯＳトランジスタの閾値電圧が低下するためオフリーク電流が増加する。実測データでは、０．１０μｍプロセスのＭＯＳトランジスタで、ＭＯＳトランジスタのＷサイズが約０．２５μｍ以下でこの現象が顕著になる。）を持つＭＯＳトランジスタを使用すれば、電源投入後、ワード線ＷＬ１の断線箇所Ａより右側のノードは、このＭＯＳトランジスタのオフリーク電流により、より確実にＬレベルに設定できる。
【００４４】
本発明においては、ワード線ＷＬ１に断線Ａが存在する場合でも、Ｈレベルとなる他のいずれかのワード線に接続したメモリセル１のアクセストランジスタＱ１及びＱ２のみがＯＮになり、アクセストランジスタＱ１及びＱ２にそれぞれ接続するビット線対ＢＬ、／ＢＬを介して、ラッチ回路Ｑ３〜Ｑ６に対するデータの書き込み又は読み出しが実行される（メモリセル１が活性化する）。
【００４５】
メモリセル１に対するデータの書き込み又は読み出しが完了すれば、そのワード線制御信号はＨレベルからＬレベルに戻り、全てのメモリセル１は非活性状態（ハイインピーダンス状態）になる。再び、ビット線プリチャージ制御信号ＰＣＧがＬレベルとなってビット線プリチャージ回路５が活性化され、全てのビット線対ＢＬ、／ＢＬはＨレベル（ＶＤＤレベル）にプリチャージされる。このとき、断線の発生していないワード線ＷＬ又はＲＷＬ（図１の場合ワード線ＷＬ１の断線箇所Ａより右側の部分以外）は、上述したワード線に断線が発生していない場合と同様の動作を行い、ワード線制御回路６ａの動作は、ワード線ドライバ２及び冗長用ワード線ドライバ３の出力信号に影響を与えない。ワード線制御回路６ａがワード線ＷＬ１の断線箇所Ａより右側の部分を常にＬレベルでラッチした状態となるため、ワード線ＷＬ１の断線箇所Ａより右側の部分がフローティング状態となることはない。
【００４６】
ワード線の断線不良を確実に救済するために、ワード線制御回路６ａは冗長用ワード線を含む全てのワード線に接続し、且つワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線の１端から最も遠い箇所（ワード線等の遠端。他端）に接続される。もし、ワード線制御回路６ａがワード線又は冗長用ワード線の遠端に接続されていないとすれば、ワード線制御回路６ａの接続箇所からワード線又は冗長用ワード線の遠端までの間でワード線の断線不良が発生した場合、半導体記憶装置の救済ができなくなるからである。
図１の半導体記憶装置において、ワード線又は冗長用ワード線がＬレベルの時にメモリセルが活性化されるような構成の場合には、ワード線制御回路６ａを構成するワード線制御素子８をＰ型ＭＯＳトランジスタに変更し、そのソース端子をＶＤＤに接続することで、同一の効果が得られることは説明するまでもない。本発明の内容を分かりやすく説明するために、図１の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御回路等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
【００４７】
以上のように、冗長用ワード線を含む全てのワード線の遠端（ワード線ドライバの接続端から最も遠い箇所）に、ワード線制御回路を接続することで、ワード線に断線不良が発生した場合に、断線したワード線がフローティング状態になることを防止できる。これにより、断線不良が発生したワード線に接続したメモリセルと正常なメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止でき、半導体記憶装置における、ワード線の断線不良を確実に冗長救済できる。また、従来例のように、ワード線の活性期間に、断線不良の発生しているワード線がフローティング状態にならない構成のため、より確実に冗長救済が可能である。更に、ワード線制御回路は、ワード線自身で制御される構成のため、ワード線と他の信号との動作タイミングを考慮して回路を構成する必要がなく、且つ低消費電力である。更に、ワード線制御素子に逆ナロー特性のＭＯＳトランジスタを使用することで、断線不良の発生したワード線に接続したワード線制御回路は起動時等において確実に動作する。
【００４８】
《実施例２》
図２は本発明の実施例２の半導体記憶装置（ＳＲＡＭ）の構成図である。
図２の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御回路６ｂ、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜２及び／ＢＬ１〜２、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。ワード線制御回路６ｂは、インバータ素子７、ワード線制御素子８、９を有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、ＲＥＳＥＴはワード線初期化信号を、Ａはワード線に断線が発生していることを示している。
メモリセル１の具体的回路構成を図１５に示し、ビット線プリチャージ回路５の具体的回路構成を図１６に示す。それらの説明は従来例と同じであるので省略する。
【００４９】
全てのワード線ＷＬ１〜２及び冗長用ワード線ＲＷＬの他端（ワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線等の１端と反対の端。遠端）にはワード線制御回路６ｂが接続されている。
本実施例の半導体記憶装置のワード線制御素子６ｂは、図１で示した実施例１の半導体記憶装置のワード線制御回路６ａの構成要素にワード線制御素子９（実施例においてはＮ型ＭＯＳトランジスタ）を追加したものである。
ワード線制御素子９のドレイン端子はワード線ＷＬ１〜２又はＲＷＬに接続され、ソース端子は接地され、ゲート端子はワード線初期化信号ＲＥＳＥＴで制御される。ワード線制御素子９の電流駆動能力はワード線ドライバ２及び冗長用ワード線ドライバ３の駆動能力よりも低い。
【００５０】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
ワード線初期化信号ＲＥＳＥＴがＬレベルの場合は、ワード線初期化信号ＲＥＳＥＴによって制御されるワード線制御素子９は全て非活性状態となるため、実施例１と同一の動作を行うことは明らかである。
本実施例においては、電源投入後から通常動作（メモリセル１に対してデータの書き込み又は読み出しが行われる状態）が開始するまでの間に少なくとも１回ワード線初期化信号ＲＥＳＥＴをＨレベルにしてワード線制御素子９を活性化し、断線の発生したワード線ＷＬ１の断線箇所Ａより右側の部分を確実にＬレベルにする。
断線の発生したワード線ＷＬ１の断線箇所Ａより右側の部分は、電源投入後から通常動作までの間にワード線制御素子９を介してＬレベルにすることにより、実施例１でも説明したように、常にＬレベルで安定してラッチされた状態となる。これにより、ワード線ＷＬ１の断線箇所Ａより右側の部分がフローティング状態となることはない。
【００５１】
ワード線初期化信号ＲＥＳＥＴは、半導体記憶装置（ＳＲＡＭ）内部で生成してもよいし、半導体記憶装置（ＳＲＡＭ）以外からの入力信号でもよい。
実施例１でも説明したように、ワード線の断線不良を確実に救済するために、ワード線制御回路６ｂは冗長用ワード線を含む全てのワード線に接続し、且つワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線の１端から最も遠い箇所（ワード線等の遠端。他端）に接続される。
図２の半導体記憶装置において、ワード線又は冗長用ワード線がＬレベルの時にメモリセルが活性化されるような構成の場合には、ワード線制御回路６ｂを構成するワード線制御素子８及び９をＰ型ＭＯＳトランジスタに変更し、それらのソース端子をＶＤＤに接続し、ワード線初期化信号ＲＥＳＥＴの極性を反転（ワード線制御素子９がＬレベルで活性化する）させることで、同一の効果が得られることは説明するまでもない。
本発明の内容を分かりやすく説明するために、図２の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御回路等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように本発明の半導体記憶装置においては、断線不良の発生したワード線（冗長ワード線を含む）に接続したワード線制御回路は、実施例１よりも更に確実な動作が可能となる。
【００５２】
《実施例３》
図３は本発明の実施例３の半導体記憶装置（ＳＲＡＭ）の構成図である。
図３の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御回路６ｃ、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜２及び／ＢＬ１〜２、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。ワード線制御回路６ｃは、ワード線制御素子８、９、論理回路１０を有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、ＲＥＳＥＴはワード線初期化信号を、ＲＥＤは冗長選択信号を、Ａはワード線に断線が発生していることを示している。
メモリセル１の具体的回路構成を図１５に示し、ビット線プリチャージ回路５の具体的回路構成を図１６に示す。それらの説明は従来例と同じであるので省略する。
【００５３】
全てのワード線ＷＬ１〜２及び冗長用ワード線ＲＷＬの他端（ワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線等の１端と反対の端。遠端）にはワード線制御回路６ｃが接続されている。
本実施例の半導体記憶装置のワード線制御回路６ｃは、図２で示した実施例２の半導体記憶装置のワード線制御回路６ｂのインバータ素子７を、冗長選択信号ＲＥＤで制御される論理回路１０（実施例においてはＮＯＲ回路）に置き換えた構成を有する。冗長選択信号ＲＥＤは、ワード線に断線不良が発生していない場合（冗長用ワード線を使用していない場合）にはＨレベルにし、ワード線に断線不良が発生している場合（冗長用ワード線を使用する場合）にはＬレベルに設定する。
【００５４】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例１又は２の場合、冗長用ワード線ＲＷＬ又はワード線ＷＬに断線が発生しているか否かに関わらず、冗長用ワード線を含むいずれか１つのワード線ＷＬ１〜２又はＲＷＬのレベルが変化すると、その変化に伴いインバータ素子７の出力レベルも同時に変化する。しかし、ワード線に断線不良が発生していない場合には、ワード線制御素子８は常に非活性状態（ＯＦＦ状態）でよいため、ワード線制御素子８のゲート端子入力は、常にＬレベル固定となっていればよい。
そこで本実施例においては、ワード線に断線不良が発生していない場合（冗長用ワード線を使用していない場合）にはＨレベルを、ワード線に断線不良が発生している場合（冗長用ワード線を使用する場合）にはＬレベルを出力する冗長選択信号ＲＥＤと、ワード線（冗長用ワード線を含む）の信号とを入力とする論理回路１０によって、ワード線制御素子８を制御する。
すなわち、ワード線に断線不良が発生していない場合は、冗長選択信号ＲＥＤはＨレベルを出力するため、論理回路１０（ＮＯＲ回路）の出力は、ワード線の入力によらず常にＬレベルを出力し、論理回路１０の出力をゲート端子入力とするワード線制御素子８は全て常に非活性状態となる。
ワード線に断線不良が発生している場合は、冗長選択信号ＲＥＤはＬレベルを出力するため、論理回路１０はインバータと同一の役割を担い、図３に示した本実施例の回路図は図２に示した実施例２の回路図と同一動作を行う。
【００５５】
実施例２でも説明したように、ワード線初期化信号ＲＥＳＥＴは、半導体記憶装置（ＳＲＡＭ）内部で生成してもよいし、半導体記憶装置（ＳＲＡＭ）以外からの入力信号でもよい。また本実施例においては、実施例２と同様にワード線初期化信号ＲＥＳＥＴとワード線制御素子９を組み込んだ構成としたが、これらがなくても実施例１と同様の効果が得られる。
実施例２でも説明したように、ワード線の断線不良を確実に救済するために、ワード線制御回路６ｃは冗長用ワード線を含む全てのワード線に接続し、且つワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線の１端から最も遠い箇所（ワード線等の遠端）に接続される。
【００５６】
図３の半導体記憶装置において、ワード線又は冗長用ワード線がＬレベルの時にメモリセルが活性化されるような構成の場合には、ワード線制御回路６ｃの論理回路１０（ＮＯＲ回路）をＮＡＮＤ回路に変更し、冗長選択信号ＲＥＤの極性を反転させ、ワード線制御素子８及び９をＰ型ＭＯＳトランジスタに変更し、それらのソース端子をＶＤＤに接続し、ワード線初期化信号ＲＥＳＥＴの極性を反転（ワード線制御素子９がＬレベルで活性化する）させることで、同一の効果が得られることは説明するまでもない。
【００５７】
本発明の内容を分かりやすく説明するために、図３の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御回路等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように、本発明の半導体記憶装置においては、ワード線制御回路６ｃを構成する論理回路１０を冗長選択信号ＲＥＤで制御することで、ワード線に断線不良の発生していない場合（冗長救済を行わない場合）、ワード線制御回路６ｃを構成する論理回路１０の動作を停止させる。これにより、論理回路１０のスイッチング時に流れる貫通電流と、充放電電流が発生しなくなり、半導体記憶装置の低消費電力化が可能となる。
【００５８】
《実施例４》
図４は本発明の実施例４の半導体記憶装置（ＳＲＡＭ）の構成図である。
図４の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御回路６ｄ、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜２及び／ＢＬ１〜２、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。ワード線制御素子６ｄは、ワード線伝達素子１１、インバータ素子７、ワード線制御素子８、９を有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、ＲＥＳＥＴはワード線初期化信号を、ＲＥＤは冗長選択信号、／ＲＥＤは冗長選択反転信号を、Ａはワード線に断線が発生していることを示している。
メモリセル１の具体的回路構成を図１５に示し、ビット線プリチャージ回路５の具体的回路構成を図１６に示す。それらの説明は従来例と同じであるので省略する。
全てのワード線ＷＬ１〜２及び冗長用ワード線ＲＷＬの他端（ワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線等の１端と反対の端。遠端）にはワード線制御回路６ｄが接続されている。
【００５９】
本実施例の半導体記憶装置のワード線制御回路６ｄは、図２で示した実施例２の半導体記憶装置のワード線制御回路６ｂとワード線（冗長用ワード線を含む）との間に、冗長選択信号ＲＥＤと冗長選択反転信号／ＲＥＤとで制御されるワード線伝達素子１１（実施例においてはＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されたトランスファゲート）を挿入した構成を有する。
ワード線伝達素子１１は、冗長選択信号ＲＥＤと冗長選択反転信号／ＲＥＤとで制御される。ワード線に断線不良が発生していない場合には、冗長選択信号ＲＥＤはＨレベル、冗長選択反転信号／ＲＥＤはＬレベルとなり、ワード線伝達素子１１は遮断状態になる。ワード線に断線が発生している場合は、冗長選択信号ＲＥＤはＬレベル、冗長選択反転信号／ＲＥＤはＨレベルとなり、ワード線伝達素子１１は導通状態になる。
【００６０】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例３でも示したように、実施例１又は２の場合、冗長用ワード線ＲＷＬ又はワード線ＷＬに断線が発生しているか否かに関わらず、冗長用ワード線を含むいずれか１つのワード線ＷＬ１〜２又はＲＷＬのレベルが変化すると、その変化に伴いインバータ素子７の出力も同時に変化する。しかし、ワード線に断線不良が発生していない場合には、ワード線制御回路は常に非活性状態（動作しない状態）でよい。
本実施例においては、ワード線（冗長用ワードを含む）と、ワード線制御回路６ｂ（図２）との間に冗長選択信号ＲＥＤと冗長選択反転信号／ＲＥＤとで制御されるワード線伝達素子１１（実施例においてはＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されたトランスファゲート）を挿入し、冗長救済を行わない場合、ワード線の変化を次段のインバータ素子７に伝達しない回路構成（図４のワード線制御回路６ｄ）としている。
【００６１】
ワード線に断線不良が発生していない場合には、冗長選択信号ＲＥＤはＨレベル、冗長選択反転信号／ＲＥＤはＬレベルを出力し、ワード線伝達素子１１を遮断させる。ワード線伝達素子１１は、ワード線の信号を次段のインバータ素子７に伝達しない。ワード線に断線が発生している場合には、冗長選択信号ＲＥＤはＬレベル、冗長選択反転信号／ＲＥＤはＨレベルを出力し、ワード線伝達素子１１を導通させる。ワード線伝達素子１１は、ワード線の信号を次段のインバータ素子７にそのまま伝達する。
すなわち、ワード線に断線不良が発生していない場合は、ワード線伝達素子１１は遮断しているため、次段のインバータ素子７は非活性状態（動作しない状態）となる。ワード線に断線不良が発生している場合は、ワード線伝達素子１１は導通しているため、ワード線制御回路６ｄは、図２に示したワード線制御回路６ｂと同一の動作を担い、図４に示した本実施例の回路図は図２に示した実施例２の回路図と同一動作を行う。
【００６２】
実施例２でも説明したように、ワード線初期化信号ＲＥＳＥＴは、半導体記憶装置（ＳＲＡＭ）内部で生成してもよいし、半導体記憶装置（ＳＲＡＭ）以外からの入力信号でもよい。また本実施例においては、ＲＥＳＥＴとワード線制御素子９を組み込んだ構成としたが、これらがなくても実施例１と同一の効果が得られることは説明するまでもない。
実施例２でも説明したように、ワード線の断線不良を確実に救済するために、ワード線制御回路６ｄは冗長用ワード線を含む全てのワード線に接続し、且つワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線の１端から最も遠い箇所（ワード線等の遠端）に接続される。
【００６３】
図４の半導体記憶装置において、ワード線又は冗長用ワード線がＬレベルの時にメモリセルが活性化されるような構成の場合には、ワード線制御回路６ｄを構成するワード線制御素子８及び９をＰ型ＭＯＳトランジスタに変更し、それらのソース端子をＶＤＤに接続し、ワード線初期化信号ＲＥＳＥＴの極性を反転（ワード線制御素子９がＬレベルで活性化する）させることで、同一の効果が得られることは説明するまでもない。
【００６４】
本発明の内容を分かりやすく説明するために、図４の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御回路等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように、本発明の半導体記憶装置においては、ワード線制御回路６ｄを構成するワード線伝達素子１１を冗長選択信号ＲＥＤと冗長選択反転信号／ＲＥＤとで制御し、ワード線に断線不良の発生していない場合（冗長救済を行わない場合）は、ワード線制御回路６ｄを構成するワード線伝達素子１１を遮断させ、次段のインバータ素子７の動作を停止させる。これにより、インバータ素子７のスイッチング時に流れる貫通電流と、充放電電流が発生しなくなり、半導体記憶装置の低消費電力化が可能となる。
【００６５】
《実施例５》
図５に本発明の実施例５の半導体記憶装置（ＳＲＡＭ）の構成図を示す。
図５の半導体記憶装置は、メモリセル１、ダミーメモリセル１ｄ、ワード線ドライバ２、冗長用ワード線ドライバ３、メモリセルアレイ１２、ダミーメモリセルアレイ１３、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜２及び／ＢＬ１〜２、並びにダミービット線対ＤＢＬ１〜２及び／ＤＢＬ１〜２を有する（ビット線プリチャージ回路５等も有するが、図示していない。）。
図５において、メモリセル１とダミーメモリセル１ｄの具体的回路構成は、図１５で示した構成と同一である。
【００６６】
近年の半導体記憶装置においては、プロセスの微細化に伴い、メモリセルアレイ１２の形状を安定して加工するために、図５に示すように、メモリセルアレイ１２の周辺にダミーメモリセルアレイ１３を配置することが一般的に行われる。通常、ダミーメモリセル１ｄは、メモリセル１と同一の構成を有する。ダミーメモリセル１ｄは、メモリセルアレイ１２の周辺に配置されているだけで、メモリセル１のように、データの記憶保持には使用されず、回路動作には無関係なものである。
本実施例においては、一部又は全部のダミーメモリセル１ｄの回路構成を変更して、ワード線制御回路６ａ〜６ｄを実現する。本実施例では配線層のみを変更することにより、ダミーメモリセル１ｄを用いて、ワード線制御回路を実現している。
【００６７】
図６に実施例１の半導体記憶装置のダミーメモリセルの具体的回路図の一例を示す。ダミーメモリセル１ｄを用いて、ワード線制御回路６ａを実現している。図６において、Ｑ２はアクセストランジスタ、Ｑ３はドライブトランジスタ、Ｑ５はロードトランジスタであって、ＷＬはワード線、ＤＢＬと／ＤＢＬはダミービット線対、ＶＤＤは電源端子を示している。
通常のメモリセルにおいては、ドライブトランジスタとして働くＱ４と、ロードトランジスタとして働くＱ６とが、本実施例においては、インバータ素子７として使用される。また、通常アクセストランジスタとして働いていたＱ１が、ワード線制御素子８として使用される。
【００６８】
インバータ素子７を構成するドライブトランジスタＱ４及びロードトランジスタＱ６のゲート端子にワード線ＷＬを接続し、インバータ素子７の出力を、ワード線制御素子として使用されるアクセストランジスタＱ１のゲート端子に接続する。また、ワード線制御素子８として使用されるアクセストランジスタＱ１のドレイン端子を接地し、ソース端子をワード線ＷＬに接続する。
その他の使用しないトランジスタＱ２、Ｑ３、Ｑ５は、不要な電流が流れないように、それぞれのゲート端子を接地している。このような構成にすることで、ダミーメモリセル１ｄを使用してワード線制御回路６ａを構成できる。
図６に示した構成は一例であり、ダミーメモリセル１ｄ中のトランジスタＱ１〜Ｑ６の接続の組み合わせを変更した場合でも、同一の構成が実現できることは説明するまでもない。
【００６９】
図７に実施例２の半導体記憶装置のダミーメモリセルの具体的回路図の一例を示す。ダミーメモリセル１ｄを用いて、ワード線制御回路６ｂを実現している。
図７において、Ｑ３はドライブトランジスタ、Ｑ５はロードトランジスタであって、ＷＬはワード線、ＤＢＬと／ＤＢＬはダミービット線対、ＶＤＤは電源端子を示している。
通常のメモリセルにおいては、ドライブトランジスタとして働くＱ４と、ロードトランジスタとして働くＱ６とが、本実施例においては、インバータ素子７として使用される。また、通常アクセストランジスタとして働くＱ１が、ワード線制御素子８として使用される。更に、通常アクセストランジスタとして働くＱ２が、ワード線制御素子９として使用される。
【００７０】
インバータ素子７として使用されるドライブトランジスタＱ４とロードトランジスタＱ６のゲート端子にワード線ＷＬを接続し、インバータ素子７の出力を、ワード線制御素子として使用されるアクセストランジスタＱ１のゲート端子に接続する。また、ワード線制御素子８として使用されるアクセストランジスタＱ１のドレイン端子を接地し、そのソース端子をワード線ＷＬに接続する。ワード線制御素子９として使用されるアクセストランジスタＱ２のゲート端子にはワード線初期化信号ＲＥＳＥＴが入力される。そのソース端子はワード線ＷＬに接続され、そのドレイン端子は接地される。
その他の使用しないトランジスタＱ３、Ｑ５は、不要な電流が流れないように、それぞれのゲート端子を接地している。このような構成にすることで、ダミーメモリセル１ｄを使用してワード線制御回路６ｂを構成できる。
図７に示した構成は一例であり、ダミーメモリセル１ｄ中のトランジスタＱ１〜Ｑ６の接続の組み合わせを変更した場合でも、同一の構成が実現できることは説明するまでもない。
【００７１】
図８に実施例３の半導体記憶装置のダミーメモリセルの具体的回路図の一例を示す。ダミーメモリセル１ｄを用いて、ワード線制御回路６ｃを実現している。図８において、ＷＬはワード線、ＤＢＬと／ＤＢＬはダミービット線対、ＶＤＤは電源端子を示している。
通常のメモリセルにおいては、ドライブトランジスタとして働くＱ３、Ｑ４と、ロードトランジスタとして働くＱ５、Ｑ６とが、本実施例においては、論理回路１０（ＮＯＲ回路）として使用される。また、通常アクセストランジスタとして働くＱ１が、ワード線制御素子８として使用される。更に、通常アクセストランジスタとして働くＱ２が、ワード線制御素子９として使用される。
論理回路１０（ＮＯＲ回路）として使用されるドライブトランジスタＱ３、Ｑ４と、ロードトランジスタＱ５、Ｑ６の一方の入力端子（トランジスタＱ４とＱ６のゲート端子）にワード線ＷＬを接続し、もう一方の入力端子（トランジスタＱ３とＱ５のゲート端子）に冗長選択信号ＲＥＤを接続する。論理回路１０の出力を、ワード線制御素子８として使用されるアクセストランジスタＱ１のゲート端子に接続する。
【００７２】
また、ワード線制御素子８として使用されるアクセストランジスタＱ１のドレイン端子を接地し、そのソース端子をワード線ＷＬに接続する。更に、ワード線制御素子９として使用されるアクセストランジスタＱ２のゲート端子にはワード線初期化信号ＲＥＳＥＴが入力される。そのソース端子はワード線ＷＬに接続され、そのドレイン端子は接地される。このような構成にすることで、ダミーメモリセル１ｄを使用してワード線制御回路６ｃを構成できる。
図８に示した構成は一例であり、ダミーメモリセル１ｄ中のトランジスタＱ１〜Ｑ６の接続の組み合わせを変更した場合でも、同一の構成が実現できることは説明するまでもない。
【００７３】
図９に実施例４の半導体記憶装置のダミーメモリセルの具体的回路図の一例を示す。ダミーメモリセル１ｄを用いて、ワード線制御回路６ｄを実現している。図９において、ＷＬはワード線、ＤＢＬと／ＤＢＬはダミービット線対、ＶＤＤは電源端子を示している。
通常のメモリセルにおいては、ドライブトランジスタとして働くＱ４と、ロードトランジスタとして働くＱ６とが、インバータ素子７として使用される。また、通常アクセストランジスタとして働くＱ１が、ワード線制御素子８として使用される。また、通常アクセストランジスタとして働くＱ２が、ワード線制御素子９として使用される。更に、通常ドライブトランジスタとして働くＱ３と、ロードトランジスタとして働くＱ５とが、ワード線伝達素子１１として使用される。
【００７４】
ワード線伝達素子１１（Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されたトランスファゲート）として使用されるドライブトランジスタＱ３及びロードトランジスタＱ５のうち、ロードトランジスタＱ５のゲート端子には冗長選択信号ＲＥＤが入力され、ドライブトランジスタＱ３のゲート端子には冗長選択反転信号／ＲＥＤが入力される。
また、ワード線伝達素子１１の一端（入力端子）はワード線ＷＬが接続される。ワード線伝達素子１１の他端（出力端子）は、ワード線制御素子８、９のドレイン端子、及びインバータ素子７として使用されるドライブトランジスタＱ４とロードトランジスタＱ６のゲート端子に接続される。
インバータ素子７の出力端子を、ワード線制御素子として使用されるＱ１のゲート端子に接続する。
【００７５】
ワード線制御素子８として使用されるアクセストランジスタＱ１のドレイン端子を接地し、そのソース端子をワード線伝達素子１１の他端に接続する。また、ワード線制御素子９として使用されるアクセストランジスタＱ２のゲート端子にはワード線初期化信号ＲＥＳＥＴが入力される。そのソース端子はワード線伝達素子１１の出力端子に接続され、そのドレイン端子は接地される。このような構成にすることで、ダミーメモリセル１ｄを使用してワード線制御回路６ｄを構成できる。
図９に示した構成は一例であり、ダミーメモリセル１ｄ中のトランジスタＱ１〜Ｑ６の接続の組み合わせを変更した場合でも、同一の構成が実現できることは説明するまでもない。
【００７６】
実施例１〜４でも説明したように、ワード線の断線不良を確実に救済するために、ワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線の１端から最も遠い箇所（ワード線等の遠端）に配置されるダミーメモリセル１ｄを使用することが望ましい。
好ましくは、半導体基板のパターンを変更することなく配線層のみの変更して、ダミーメモリセル１ｄを使用してワード線制御回路６ａ〜６ｄを構成する。このようにすることにより、ダミーメモリセル１ｄを構成するトランジスタＱ１〜Ｑ６のいずれかのトランジスタを使用してワード線制御回路を構成してもメモリセルアレイ１２の加工形状の安定性が損なわれない。
以上のように、実施例１〜４で示したワード線制御回路６ａ〜６ｄを、図５のダミーメモリセル１ｄのトランジスタを使用して構成することにより、半導体記憶装置のレイアウト面積の増加を抑制することが可能となる。
【００７７】
《実施例６》
図１０に本発明の実施例６の半導体記憶装置（ＳＲＡＭ）の構成図を示す。
図１０の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御回路６ａ、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜４及び／ＢＬ１〜４、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。ワード線制御素子６ａは、インバータ素子７、ワード線制御素子８を有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、Ａ及びＢは同一ワード線に複数断線が発生していることを示している。
メモリセル１の具体的回路構成を図１５に示し、ビット線プリチャージ回路５の具体的回路構成を図１６に示す。それらの説明は従来例と同じであるので省略する。
【００７８】
本実施例の半導体記憶装置は、実施例１と類似の構成を有する。実施例１においては、ワード線ドライバ及び冗長用ワード線ドライバが接続するワード線の１端から最も遠い箇所（遠端）のみにワード線制御回路６ａが接続されていたが、本実施例においては、ワード線の両端以外の箇所（ワード線ドライバ及び冗長用ワード線ドライバが接続するワード線の１端及びその遠端以外の箇所）にも、ワード線制御回路６ａが接続されている。各ワード線制御回路６ａの動作は実施例１と同一である。
【００７９】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例１の回路構成では、同一ワード線中に１箇所のみ断線が発生した場合（図１のＡ）には対応できるが、図１０に示すように、ワード線の断線が、同一ワード線中で複数箇所（ＡとＢ）に発生した場合には対応できない。つまり、図１０において、ワード線の両端以外の箇所に接続されたワード線制御回路６ａが接続されていなかったとすると、断線箇所ＡとＢの間のワード線がフローティング状態となってしまう。そのため、メモリセルデータの衝突が発生し、正常なワード線に接続したメモリセル１のデータが破壊されること、及びビット線対がプリチャージされる期間にメモリセルとビット線プリチャージ回路との間で貫通電流が流れることの問題が発生する恐れがある。
【００８０】
本実施例においては図１０に示すように、冗長用ワード線を含む全てのワード線の遠端（ワード線ドライバ２及び冗長用ワード線ドライバ３が接続するワード線等の１端と反対の他端）と、全てのワード線の両端以外の箇所とに、ワード線制御回路６ａを接続することにより上記問題を解決している。
本実施例は、図１０に示すように、同一ワード線中に２箇所の断線が発生した場合に冗長救済が可能な構成である。ワード線制御回路６ａを、冗長用ワード線を含む全てのワード線の遠端と、その両端以外の複数箇所とに接続することで、同一ワード線中に２箇所の断線が発生した場合により高い確率で、又は３箇所以上の断線が発生した場合にも、冗長救済を可能することができる。
【００８１】
図１０の半導体記憶装置において、ワード線又は冗長用ワード線がＬレベルの時にメモリセルが活性化されるような構成の場合には、ワード線制御回路６ａのワード線制御素子８をＰ型ＭＯＳトランジスタに変更し、そのソース端子をＶＤＤに接続することで、同一の効果が得られることは説明するまでもない。
本発明の内容を分かりやすく説明するために、図１０の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御回路等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
【００８２】
以上のように、本発明の半導体記憶装置においては、冗長用ワード線を含む全てのワード線の遠端と、ワード線の両端以外の１以上の箇所とに、ワード線制御回路を接続することで、複数の断線不良が発生した１本のワード線に接続するメモリセルと正常なワード線に接続するメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間に複数の断線不良が発生した１本のワード線に接続するメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止している。半導体記憶装置における、ワード線の断線不良を確実に冗長救済できる確率を向上できる。また、従来例のように、ワード線の活性期間に、断線不良の発生しているワード線がフローティング状態にならない構成のため、より確実に冗長救済が可能である。更に、ワード線制御回路は、ワード線自身で制御される構成のため、ワード線と他の信号との動作タイミングを考慮して回路を構成する必要がなく、且つ低消費電力である。更に、ワード線制御素子に逆ナロー特性のＭＯＳトランジスタを使用することで、断線不良の発生したワード線に接続したワード線制御回路は起動時等において確実に動作する。
本実施例に実施例５の発明を組み合わせて、図５に示すダミーメモリセル１ｄを構成するトランジスタ（図１５のＱ１〜Ｑ６のトランジスタ）を用いてワード線制御回路６ａを構成することにより、半導体記憶装置のレイアウト面積の増加を抑制できる。
【００８３】
《実施例７》
図１１は本発明の実施例７の半導体記憶装置（ＳＲＡＭ）の構成図である。
図１１の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御回路６ｂ、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜４及び／ＢＬ１〜４、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。ワード線制御回路６ｂは、インバータ素子７、ワード線制御素子８、９を有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、ＲＥＳＥＴはワード線初期化信号を、ＡとＢは同一ワード線に複数断線が発生していることを示している。
【００８４】
メモリセル１の具体的回路構成を図１５に示し、ビット線プリチャージ回路５の具体的回路構成を図１６に示す。それらの説明は従来例と同じであるので省略する。
本実施例の半導体記憶装置は、図１０で示した実施例６の半導体記憶装置のワード線制御回路６ａに代えて、ワード線制御回路６ｂ（実施例２）を設けた構成を有する。実施例２においては、ワード線制御素子６ｂはワード線のワード線ドライバ２又は冗長用ワード線ドライバ３の接続端から最も遠い箇所（遠端）のみに接続されていたが、本実施例においては、ワード線のワード線ドライバ２又は冗長用ワード線ドライバ３の接続端から最も遠い箇所（遠端）以外の箇所（ワード線の両端以外の箇所）にも、ワード線制御素子６ｂが接続されている。各ワード線制御回路６ｂの動作は実施例２と同一である。
【００８５】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
ワード線初期化信号ＲＥＳＥＴがＬレベルの場合は、ワード線初期化信号ＲＥＳＥＴによって制御されるワード線制御素子９は全て非活性状態となるため、実施例１又は６と同一の動作を行うことは明らかである。
本実施例においては、電源投入後から通常動作（メモリセル１に対してデータの書き込み又は読み出しが行われる状態）が開始するまでの間に少なくとも１回ワード線初期化信号ＲＥＳＥＴをＨレベルにしてワード線制御素子９を活性状態にする。
【００８６】
電源投入後から通常動作までの間に、複数箇所の断線が発生したワード線ＷＬ１の断線箇所ＡからＢの間の部分とＢより右側の部分とは、ワード線制御素子９を介して必ずＬレベルとなる。電源投入後に、ワード線ＷＬ１の断線箇所ＡからＢの間の部分とＢより右側の部分とを一度でもＬレベルにすれば、これらの部分は常にＬレベルをラッチした状態となる。ワード線ＷＬ１の断線箇所ＡからＢの間の部分とＢより右側の部分とがフローティング状態となることはない。
ワード線初期化信号ＲＥＳＥＴは、半導体記憶装置（ＳＲＡＭ）内部で生成してもよいし、半導体記憶装置（ＳＲＡＭ）以外からの入力信号でもよい。
本実施例は、図１１に示すように、同一ワード線中に２箇所の断線が発生した場合に冗長救済が可能な構成である。ワード線制御回路６ｂを、冗長用ワード線を含む全てのワード線の遠端と、その両端以外の複数箇所とに接続することで、同一ワード線中に２箇所の断線が発生した場合により高い確率で、又は３箇所以上の断線が発生した場合にも、冗長救済を可能することができる。
【００８７】
図１１の半導体記憶装置において、ワード線又は冗長用ワード線がＬレベルの時にメモリセルが活性化されるような構成の場合には、ワード線制御回路６ｂのワード線制御素子８及び９をＰ型ＭＯＳトランジスタに置き換え、それらのソース端子をＶＤＤに接続し、ワード線初期化信号ＲＥＳＥＴの極性を反転（ワード線制御素子９がＬレベルで活性化する）させることで、同一の効果が得られることは説明するまでもない。
本発明の内容を分かりやすく説明するために、図１１の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御回路等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
【００８８】
以上のように本発明の半導体記憶装置においては、断線不良の発生したワード線（冗長ワード線を含む）に接続したワード線制御回路は、実施例６よりも更に確実な動作が可能となる。
本実施例に実施例５の発明を組み合わせて、図５に示すダミーメモリセル１ｄを構成するトランジスタ（図１５のＱ１〜Ｑ６のトランジスタ）を用いてワード線制御回路６ｂを構成することにより、半導体記憶装置のレイアウト面積の増加を抑制できる。
【００８９】
《実施例８》
図１２は本発明の実施例８の半導体記憶装置（ＳＲＡＭ）の構成図である。
図１２の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御回路６ｃ、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜４及び／ＢＬ１〜４、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。ワード線制御回路６ｃは、ワード線制御素子８、９、論理回路１０を有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、ＲＥＳＥＴはワード線初期化信号を、ＲＥＤは冗長選択信号を、ＡとＢは同一ワード線に複数断線が発生していることを示している。
メモリセル１の具体的回路構成を図１５に示し、ビット線プリチャージ回路５の具体的回路構成を図１６に示す。それらの説明は従来例と同じであるので省略する。
【００９０】
本実施例の半導体記憶装置は、図１０で示した実施例６の半導体記憶装置のワード線制御回路６ａに代えて、ワード線制御回路６ｃ（実施例３）を設けた構成を有する。実施例３においては、ワード線制御素子６ｃはワード線のワード線ドライバ２又は冗長用ワード線ドライバ３の接続端から最も遠い箇所（遠端）のみに接続されていたが、本実施例においては、ワード線のワード線ドライバ２又は冗長用ワード線ドライバ３の接続端から最も遠い箇所（遠端）以外の箇所（ワード線の両端以外の箇所）にも、ワード線制御素子６ｃが接続されている。各ワード線制御回路６ｃの動作は実施例３と同一である。
【００９１】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例６又は７の場合、冗長用ワード線ＲＷＬ又はワード線ＷＬに断線が発生しているか否かに関わらず、冗長用ワード線を含むいずれか１つのワード線ＷＬ１〜２又はＲＷＬのレベルが変化すると、その変化に伴いインバータ素子７の出力も同時に変化する。しかし、ワード線に断線不良が発生していない場合には、ワード線制御素子８は常に非活性状態（遮断状態）でよいため、ワード線制御素子８のゲート端子入力は、常にＬレベル固定となっていればよい。
そこで本実施例においては、ワード線に断線不良が発生していない場合（冗長用ワード線を使用していない場合）にはＨレベルを、ワード線に断線不良が発生している場合（冗長用ワード線を使用する場合）にはＬレベルを出力する冗長選択信号ＲＥＤと、ワード線（冗長用ワード線を含む）の信号とを入力とする論理回路１０によって、ワード線制御素子８を制御する。
【００９２】
すなわち、ワード線に断線不良が発生していない場合は、冗長選択信号ＲＥＤはＨレベルを出力するため、論理回路１０（ＮＯＲ回路）の出力は、ワード線の入力によらず常にＬレベルを出力し、論理回路１０の出力をゲート端子入力とするワード線制御素子８は全て非活性状態となる。
ワード線に断線不良が発生している場合は、冗長選択信号ＲＥＤはＬレベルを出力するため、論理回路１０はインバータと同一の役割を担い、図１２に示した本実施例の回路図は図１１に示した実施例７の回路図と同一動作を行う。
実施例２又は７でも説明したように、ワード線初期化信号ＲＥＳＥＴは、半導体記憶装置（ＳＲＡＭ）内部で生成してもよいし、半導体記憶装置（ＳＲＡＭ）以外からの入力信号でもよい。また本実施例においては、実施例２及び実施例７で説明したＲＥＳＥＴとワード線制御素子９を組み込んだ構成としたが、これらがなくても実施例１及び実施例６と同一の効果が得られる。
【００９３】
本実施例は、図１２に示すように、同一ワード線中に２箇所の断線が発生した場合に冗長救済が可能な構成である。ワード線制御回路６ｃを、冗長用ワード線を含む全てのワード線の遠端と、その両端以外の複数箇所とに接続することで、同一ワード線中に２箇所の断線が発生した場合により高い確率で、又は３箇所以上の断線が発生した場合にも、冗長救済を可能することができる。
【００９４】
図１２の半導体記憶装置において、ワード線又は冗長用ワード線がＬレベルの時にメモリセルが活性化されるような構成の場合には、ワード線制御回路６ｃの論理回路１０（ＮＯＲ回路）をＮＡＮＤ回路に置き換え、冗長選択信号ＲＥＤの極性を反転させ、また、ワード線制御素子８及び９をＰ型ＭＯＳトランジスタに置き換え、それらのソース端子をＶＤＤに接続し、ワード線初期化信号ＲＥＳＥＴの極性を反転（ワード線制御素子９がＬレベルで活性化する）させることで、同一の効果が得られることは説明するまでもない。
本発明の内容を分かりやすく説明するために、図１２の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御回路等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
【００９５】
以上のように、本発明の半導体記憶装置においては、ワード線制御回路６ｃを構成する論理回路１０を冗長選択信号ＲＥＤで制御し、ワード線に断線不良の発生していない場合（冗長救済を行わない場合）は、ワード線制御回路６ｃを構成する論理回路１０の動作を停止することにより、論理回路１０のスイッチング時に流れる貫通電流と、充放電電流が発生しなくなり、半導体記憶装置の低消費電力化が可能となる。
本実施例に実施例５の発明を組み合わせて、図５に示すダミーメモリセル１ｄを構成するトランジスタ（図１５のＱ１〜Ｑ６のトランジスタ）を用いてワード線制御回路６ｃを構成することにより、半導体記憶装置のレイアウト面積の増加を抑制できる。
【００９６】
《実施例９》
図１３は本発明の実施例９の半導体記憶装置（ＳＲＡＭ）の構成図である。
図１３の半導体記憶装置は、メモリセル１、ワード線ドライバ２、冗長用ワード線ドライバ３、ビット線プリチャージ制御信号線ドライバ４、ビット線プリチャージ回路５、ワード線制御回路６ｄ、ワード線ＷＬ１〜２、冗長用ワード線ＲＷＬ、ビット線対ＢＬ１〜４及び／ＢＬ１〜４、並びにビット線プリチャージ制御信号線ＰＣＧＬを有する。ワード線制御回路６ｄは、インバータ素子７、ワード線制御素子８、９、ワード線伝達素子１１を有する。
ＷＬＣＧ１〜３はワード線制御信号を、ＰＣＧはビット線プリチャージ制御信号を、ＲＥＳＥＴはワード線初期化信号を、ＲＥＤは冗長選択信号、／ＲＥＤは冗長選択反転信号を、ＡとＢはワード線に断線が発生していることを示している。
メモリセル１の具体的回路構成を図１５に示し、ビット線プリチャージ回路５の具体的回路構成を図１６に示す。それらの説明は従来例と同じであるので省略する。
【００９７】
本実施例の半導体記憶装置は、図１０で示した実施例６の半導体記憶装置のワード線制御回路６ａに代えて、ワード線制御回路６ｄ（実施例４）を設けた構成を有する。実施例４においては、ワード線制御素子６ｄはワード線のワード線ドライバ２又は冗長用ワード線ドライバ３の接続端から最も遠い箇所（遠端）のみに接続されていたが、本実施例においては、ワード線のワード線ドライバ２又は冗長用ワード線ドライバ３の接続端から最も遠い箇所（遠端）以外の箇所（ワード線の両端以外の箇所）にも、ワード線制御素子６ｄが接続されている。各ワード線制御回路６ｄの動作は実施例４と同一である。
【００９８】
以上のように構成された本実施例における半導体記憶装置について、以下、その動作を説明する。
実施例８でも説明したように、実施例６又は７の場合、冗長用ワード線ＲＷＬ又はワード線ＷＬに断線が発生しているか否かに関わらず、冗長用ワード線を含むいずれか１つのワード線ＷＬ１〜２又はＲＷＬのレベルが変化すると、その変化に伴いインバータ素子７の出力も同時に変化する。しかし、ワード線に断線不良が発生していない場合には、ワード線制御回路は常に非活性状態（動作しない状態）でよい。
よって本実施例においては、ワード線（冗長用ワードを含む）と、ワード線制御回路６ｂ（図１１）との間に冗長選択信号ＲＥＤと冗長選択反転信号／ＲＥＤとで制御されるワード線伝達素子１１（実施例においてはＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されたトランスファゲート）を挿入し、冗長救済を行わない場合、ワード線の変化を次段のインバータ素子７に伝達しない回路構成（図１３のワード線制御回路６ｄ）としている。
【００９９】
ワード線に断線不良が発生していない場合には、冗長選択信号ＲＥＤはＨレベル、冗長選択反転信号／ＲＥＤはＬレベルを出力し、ワード線伝達素子１１を遮断させる。ワード線の信号は、次段のインバータ素子７に伝達しない。ワード線に断線が発生している場合には、冗長選択信号ＲＥＤはＬレベル、冗長選択反転信号／ＲＥＤはＨレベルを出力し、ワード線伝達素子１１をを導通させる。ワード線の信号は、次段のインバータ素子７にそのまま伝達する。
すなわち、ワード線に断線不良が発生していない場合は、ワード線伝達素子１１は遮断しているため、次段のインバータ素子７は非活性状態（動作しない状態）となる。ワード線に断線不良が発生している場合は、ワード線伝達素子１１は導通しているため、ワード線制御回路６ｄは、図１１に示したワード線制御回路６ｂと同一の動作を担い、図１３に示した本実施例の回路図は図１１に示した実施例７の回路図と同一動作を行う。
【０１００】
実施例２又は７でも説明したように、ワード線初期化信号ＲＥＳＥＴは、半導体記憶装置（ＳＲＡＭ）内部で生成してもよいし、半導体記憶装置（ＳＲＡＭ）以外からの入力信号でもよい。また本実施例においては、実施例２及び実施例７で説明したＲＥＳＥＴとワード線制御素子９を組み込んだ構成としたが、これらがなくても実施例１及び実施例６と同一の効果が得られる。
【０１０１】
本実施例は、図１３に示すように、同一ワード線中に２箇所の断線が発生した場合に冗長救済が可能な構成である。ワード線制御回路６ｄを、冗長用ワード線を含む全てのワード線の遠端と、その両端以外の複数箇所とに接続することで、同一ワード線中に２箇所の断線が発生した場合により高い確率で、又は３箇所以上の断線が発生した場合にも、冗長救済を可能することができる。
図１３の半導体記憶装置において、ワード線又は冗長用ワード線がＬレベルの時にメモリセルが活性化されるような構成の場合には、ワード線制御回路６ｄを構成するワード線制御素子８及び９をＰ型ＭＯＳトランジスタに置き換え、それらのソース端子をＶＤＤに接続し、ワード線初期化信号ＲＥＳＥＴの極性を反転（ワード線制御素子９がＬレベルで活性化する）させることで、同一の効果が得られることは説明するまでもない。
【０１０２】
本発明の内容を分かりやすく説明するために、図１３の半導体記憶装置は、少ない数のメモリセル、ワード線ドライバ、冗長用ワード線ドライバ、ワード線、冗長用ワード線、ビット線対、ワード線制御回路等で構成されているが、各素子数がそれぞれ複数個（又は多数）であっても良く、その効果が実施例と同一であることは説明するまでもない。
以上のように、本発明の半導体記憶装置においては、ワード線制御回路６ｄを構成するワード線伝達素子１１を冗長選択信号ＲＥＤと冗長選択反転信号／ＲＥＤとで制御し、ワード線に断線不良の発生していない場合（冗長救済を行わない場合）は、ワード線制御回路６ｄを構成するワード線伝達素子１１を遮断させる。次段のインバータ素子７の動作が停止することにより、インバータ素子７のスイッチング時に流れる貫通電流と、充放電電流が発生しなくなり、半導体記憶装置の低消費電力化が可能となる。
本実施例に実施例５の発明を組み合わせて、図５に示すダミーメモリセル１ｄを構成するトランジスタ（図１５のＱ１〜Ｑ６のトランジスタ）を用いてワード線制御回路６ｄを構成することにより、半導体記憶装置のレイアウト面積の増加を抑制できる。
【０１０３】
【発明の効果】
以上説明したように、本発明の半導体記憶装置は、冗長用ワード線を含む全てのワード線の遠端に、ワード線自身で制御されるワード線制御回路を接続することで、ワード線に断線不良が発生した場合に、断線したワード線がフローティング状態になることを防止する。これにより、断線不良が発生したワード線に接続したメモリセルと正常なメモリセルとの間でビット線対を介してデータが衝突すること、及びビット線対がプリチャージされる期間において断線不良が発生したワード線に接続したメモリセルとビット線プリチャージ回路との間に貫通電流が流れることを防止でき、半導体記憶装置における、ワード線の断線不良を確実に冗長救済できる。また、従来例のように、ワード線の活性期間に、断線不良の発生しているワード線がフローティング状態にならない構成のため、より確実に冗長救済が可能である。更に、ワード線制御回路は、ワード線自身で制御される構成のため、ワード線と他の信号との動作タイミングを考慮して回路を構成する必要が無く、且つ低消費電力である。
【０１０４】
更に本発明の半導体記憶装置では、冗長ワード線を含む全てのワード線の遠端と、ワード線の両端以外の１以上の箇所とに、ワード線自身で制御されるワード線制御回路を接続することで、複数の断線不良が発生した１本のワード線がフローティング状態になることを防止できる確率を高くすることができる。
更に、ワード線制御素子に逆ナロー特性のＭＯＳトランジスタを使用することで、断線不良の発生したワード線に接続したワード線制御回路は起動時等において確実に動作する。
更に、ワード線制御回路にワード線初期化信号で制御されるワード線制御素子を追加することで、断線不良の発生したワード線に接続したワード線制御回路は確実に動作する。
【０１０５】
更に、ワード線制御回路に冗長選択信号で制御される論理回路を構成することで、ワード線に断線不良の発生していない場合、ワード線制御回路の動作を停止できるため、半導体記憶装置の低消費電力化が可能となる。
更に、ワード線制御回路に冗長選択信号で制御されるワード線伝達素子を構成することで、ワード線に断線不良の発生していない場合、ワード線制御回路の動作を停止できるため、半導体記憶装置の低消費電力化が可能となる。
更に、ワード線制御回路をダミーメモリセルを使用して構成することにより、半導体記憶装置のレイアウト面積の増加を抑制することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施例１の半導体記憶装置の構成図
【図２】本発明の実施例２の半導体記憶装置の構成図
【図３】本発明の実施例３の半導体記憶装置の構成図
【図４】本発明の実施例４の半導体記憶装置の構成図
【図５】本発明の実施例５の半導体記憶装置のメモリセルアレイを示す構成図
【図６】本発明の実施例５の半導体記憶装置におけるダミーメモリセルを使用してワード線制御回路を構成する具体的回路構成の一例を示す図
【図７】本発明の実施例５の半導体記憶装置におけるダミーメモリセルを使用してワード線制御回路を構成する具体的回路構成の一例を示す図
【図８】本発明の実施例５の半導体記憶装置におけるダミーメモリセルを使用してワード線制御回路を構成する具体的回路構成の一例を示す図
【図９】本発明の実施例５の半導体記憶装置におけるダミーメモリセルを使用してワード線制御回路を構成する具体的回路構成の一例を示す図
【図１０】本発明の実施例６の半導体記憶装置の構成図
【図１１】本発明の実施例７の半導体記憶装置の構成図
【図１２】本発明の実施例８の半導体記憶装置の構成図
【図１３】本発明の実施例９の半導体記憶装置の構成図
【図１４】従来例１の半導体記憶装置の構成図
【図１５】メモリセルの具体的回路構成を示す図
【図１６】ビット線プリチャージ回路の具体的回路構成を示す図
【図１７】従来例２の半導体記憶装置の構成図
【符号の説明】
１  メモリセル
１ｄ  ダミーメモリセル
２  ワード線ドライバ
３  冗長用ワード線ドライバ
４  ビット線プリチャージ制御信号線ドライバ
５  ビット線プリチャージ回路
６ａ、６ｂ、６ｃ、６ｄ  ワード線制御回路
７  インバータ素子
８、９  ワード線制御素子
１０  論理回路
１１  ワード線伝達素子
Ｑ１、Ｑ２  アクセストランジスタ
Ｑ３、Ｑ４  ドライブトランジスタ
Ｑ５、Ｑ６  ロードトランジスタ
Ｑ７、Ｑ８  プリチャージトランジスタ
Ｑ９  イコライズトランジスタ
ＷＬ、ＷＬ１〜２  ワード線
ＲＷＬ  冗長用ワード線
ＢＬ、ＢＬ１〜４、／ＢＬ、／ＢＬ１〜４  ビット線対
ＤＢＬ１〜２、／ＤＢＬ１〜２  ダミービット線対
ＰＣＧＬ  ビット線プリチャージ制御信号線
ＷＬＣＧ１〜３  ワード線制御信号
ＰＣＧ  ビット線プリチャージ制御信号
ＲＥＳＥＴ  ワード線初期化信号
ＲＥＤ  冗長選択信号
／ＲＥＤ  冗長選択反転信号
Ａ、Ｂ  ワード線の断線箇所
ＶＤＤ  電源端子
３０  メモリセルアレイ
３１  スペアメモリセルアレイ
３２  行デコーダ
３３  スペア行デコーダ
３４  列デコーダ
３５  入出力回路
３６  プルダウン回路
２０  スタティックメモリセル
２１  スペアスタティックメモリセル
２２  ＮＯＲ回路
２３  入出力線対
２４  列選択ゲート
２５  接地ノード
２６  断線箇所
【図１】
2005004812.tif 000003
【図２】
2005004812.tif 000004
【図３】
2005004812.tif 000005
【図４】
2005004812.tif 000006
【図５】
2005004812.tif 000007
【図６】
2005004812.tif 000008
【図７】
2005004812.tif 000009
【図８】
2005004812.tif 000010
【図９】
2005004812.tif 000011
【図１０】
2005004812.tif 000012
【図１１】
2005004812.tif 000013
【図１２】
2005004812.tif 000014
【図１３】
2005004812.tif 000015
【図１４】
2005004812.tif 000016
【図１５】
2005004812.tif 000017
【図１６】
2005004812.tif 000018
【図１７】
2005004812.tif 000019