(57)【要約】【課題】高周波電力増幅用モジュールにおいて、小型化を推し進める結果として信号干渉による発振、信号打ち消しによる利得と効率の低下などが生じるため、小型化と高効率化の両立が困難になる。【解決手段】高周波電力増幅用出力段ＬＤＭＯＳによる誘導電磁界を打ち消すように、各電極の平面配置をずらし、更に集積化チップの各トランジスタを直交配置する。更に低抵抗Ｓｉ基板を用いたＳＯＩ素子により、高耐圧を維持しつつ信号干渉の低減を図り、歪Ｓｉチャネルを用いることで更なる効率向上を実現する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型のＳｉ基板一主面上に、少なくとも第１導電型で低不純物濃度のＳｉ層が積層された半導体積層構造を具備し、
前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、
前記ゲート電極下のチャネル形成領域となるＳｉ層を挟むように、前記Ｓｉ層内に第２導電型のソース領域及びドレイン領域が形成され、
前記ソース領域に電気的に接続されたリーチスルー層が前記Ｓｉ基板に到達するように形成され、且つ
相隣り合うチャネル列に形成される各々のゲート電極とドレイン電極の位置とが相互にずれて形成されたことを特徴とする横方向拡散型電界効果型半導体装置。
【請求項２】
第１導電型のＳｉ基板一主面上に、少なくとも埋込絶縁膜、第１導電型で低不純物濃度のＳｉ層とが順に積層された半導体積層構造を具備し、
前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、
前記ゲート電極下のチャネル形成領域となるＳｉ層を挟むように、前記Ｓｉ層内に第２導電型のソース領域及びドレイン領域が形成され、
前記ソース領域に電気的に接続されたリーチスルー層が前記Ｓｉ基板に到達するように形成され、且つ
相隣り合うチャネル列に形成される各々のゲート電極とドレイン電極の位置とが相互にずれて形成されていることを特徴とする横方向拡散型電界効果型半導体装置。
【請求項３】
第１導電型のＳｉ基板一主面上に、第１導電型で比較的高不純物濃度の第１ＳｉＧｅ層と、第１導電型で比較的低不純物濃度の第２ＳｉＧｅ層と、第１導電型で比較的低不純物濃度の歪Ｓｉ層とが順次積層された半導体積層構造を具備し、
前記半導体積層構造の主面上に、ゲート絶縁膜を介してゲート電極を有し、
前記ゲート電極下のチャネル形成領域となる歪Ｓｉ層を挟むように、前記第２ＳｉＧｅ層内に第２導電型のソース領域及びドレイン領域が形成され、
前記ソース領域に電気的に接続されたリーチスルー層が少なくとも前記第１ＳｉＧｅ層、あるいはＳｉ基板に到達するように前記第２ＳｉＧｅ層を貫通して形成され、且つ
ていることを特徴とする、横方向拡散型高周波電力増幅用電界効果型半導体装置において、
相隣り合うチャネル列に形成される各々のゲート電極とドレイン電極の位置とが相互にずれて形成されていること特徴とする横方向拡散型電界効果型半導体装置。
【請求項４】
第１導電型のＳｉ基板一主面上に、少なくとも埋込絶縁層、第１導電型で比較的低不純物濃度のＳｉＧｅ層と、第１導電型で比較的低不純物濃度の歪Ｓｉ層とが順次積層された半導体積層構造を具備し、
前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、
前記ゲート電極下のチャネル形成領域となる歪Ｓｉ層を挟むように、前記ＳｉＧｅ層内に第２導電型のソース領域及びドレイン領域が形成され、
前記ソース領域に電気的に接続されたリーチスルー層がＳｉ基板に到達するように前記歪Ｓｉ層及びＳｉＧｅ層を貫通して形成され、且つ
相隣り合うチャネル列に形成される各々のゲート電極とドレイン電極の位置とが相互にずれて形成されていることを特徴とする横方向拡散型電界効果型半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果型半導体装置に関するものである。本発明は、特に、移動体通信装置に用いられる８００ＭＨz以上の高周波電力増幅用電界効果型半導体装置に適用して有効な技術である。
【背景技術】
【０００２】
近年の移動体通信端末の急速な普及に伴い、より低消費電力かつ高効率な携帯端末用電力増幅器の要求が高まってきている。この用途向けの電力増幅用素子は、化合物半導体を用いたトランジスタ（ＨＢＴ）やシリコン半導体（Ｓｉ）を用いた絶縁ゲート電界効果型トランジスタ（Ｓｉ−ＭＯＳＦＥＴ）などが使用されている。
化合物半導体を用いた電力増幅器については、例えば、IEEE Journal of Solid-State Circuits、 Volume: ３５ Issue: ８、 p.１１０９-１１２０(２０００)（非特許文献１）に述べられている。
【０００３】
一方、Ｓｉ−ＭＯＳＦＥＴを用いた電力増幅器については、例えば、IEDM９９ Technical DiＧｅst(１９９９)、pp.２０５-２０８（非特許文献２）或いは特開２００１-９４０９４号公報(対応米国特許、ＵＳＰ６、５２８、８４８)（特許文献１、２）にある。
【０００４】
これまで、携帯端末の低消費電力化のために高周波電力増幅器モジュールの一層の高効率化を求めて技術開発がなされてきた。一方で、携帯端末へのカメラ内蔵や動画再生など高度な機能を搭載する傾向が強まっておるために、上記高周波モジュールの一層の小型化要求が強まっている。モジュールの小型化と高効率化は相反する側面があるために両方を満足するための高度なデバイス及びモジュール設計が要求されている。特に小型化のためには高周波信号の干渉に細心の注意を払う必要性が一層高まっている。
【０００５】
Ｓｉ−ＭＯＳＦＥＴを用いた電力増幅器に関しては、これまで、主としてゲート長の微細化によるトランジスタの性能向上と寸法低減を同時に推し進める方向で技術開発が進められてきた。しかしながら、携帯端末の電源は３.５Ｖのリチウム電池単一電源であり高周波出力段の駆動電圧が変わらないことから微細化にも限界が見えてきている。これを解決する手段として、特開２００３-１１０１０２号公報（特許文献３）に述べられているような歪Ｓｉの適用や、J. G. Fiorenza et al.、 Proc. １９９９ IEEE International SOI Conference、 pp. ９６ (１９９９)（非特許文献３）に述べられているようなＳＯＩの適用が検討されている。
【０００６】
又、高周波信号の干渉に関しては、K. Joardar、 Electronics Letters v.３１、 No. １５、 pp. １２３０ (１９９５)（非特許文献４）に述べられているようなＳＯＩの影響が検討されている。
【０００７】
【特許文献１】特開２００１−９４０９４号公報
【０００８】
【特許文献２】ＵＳＰ６、５２８、８４８号公報
【特許文献３】特開２００３−１１０１０２号公報
【非特許文献１】IEEE Journal of Solid-State Circuits、 Volume: ３５ Issue: ８、p.１１０９-１１２０(２０００)
【非特許文献２】IEDM９９ Technical Digｅst(１９９９)、pp.２０５-２０８
【非特許文献３】J. G. Fiorenza et al.、 Proc. １９９９ IEEE International SOI Conference、 pp. ９６ (１９９９)
【非特許文献４】K. Joardar、 Electronics Letters v.３１、 No. １５、 pp. １２３０ (１９９５)
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上記諸文献の技術を検討すると、下記のごとき難点が見出された。即ち、上記非特許文献１に示されたような化合物半導体を適用した場合、ウェハ単価の高さに難点がある。
【００１０】
一方、特許文献１、２に示されたシリコン半導体（Ｓｉ）を適用した場合、ウェハ単価が化合物半導体に比べて安価である、既存のＳｉプロセス技術が適用できる効果がある、ということで化合物半導体に比べて有利である。前にも述べたように駆動電圧の制限から素子の微細化にも限界が見えてきており、高効率化に限界があった。これを解決する方法として特許文献３の歪Ｓｉや非特許文献３のＳＯＩが検討されている。
【００１１】
しかしながら、モジュールの一層の小型化が進むにつれ電力増幅器の信号が他の増幅段に及ぼす干渉の影響が顕在化している。具体的には電力増幅段の大振幅信号によって発生する電磁界が基板を通じて前段に干渉を引き起こし、結果として利得・最大出力・効率が低下する、或いは発振を起こす、などの問題が発生する。特に出力が３．５５Ｗと大きいGSM(Global System for Mobile Communications)出力段においてはデバイスの大きさ（ゲート幅Ｗ）を大きくする必要がありそれに伴って干渉に起因する効率低下が大きな問題となる。
【００１２】
特許文献３の歪Ｓｉの場合は、終段増幅器の効率は向上するものの、信号の干渉による影響の点では従来のＳｉ−ＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）に比べて、同様な回路レイアウトを取っている限り改善は望めない。非特許文献３のＳＯＩの場合には、ＳＯＩ基板の埋込絶縁膜によって直流的には回路素子の絶縁が良好であるが、移動通信端末に使われる周波数帯の高周波信号になると、埋込絶縁膜の部分が容量結合されるために信号干渉防止に大きな効果を期待できなくなる。
【００１３】
上記ＳＯＩの問題点を解決するために、非特許文献４に開示された技術ではＳＯＩ基板の高抵抗化によって信号の干渉を低減している。
【００１４】
しかしながら、高周波電力モジュールに用いるＳｉ−ＬＤＭＯＳ増幅器では、基板自体を共通グラウンドにする必要性があるために高抵抗基板を使用することは出来ない。このため、共通グラウンド抵抗の低い低抵抗Ｓｉ（あるいはＳＯＩ）基板を用いながら信号干渉を低減する素子構造を考案する必要がある。
【００１５】
本発明の目的は、高周波電力増幅用半導体装置における電力効率の向上と、小型化による信号干渉の防止を両立させる技術を提供することにある。
【００１６】
本発明の他の目的は高周波電力増幅器の小型化、軽量化を図る技術を提供することにある。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１９】
本発明の代表的な電力増幅用電界効果型半導体装置の構成は、次の通りである。即ち、第１導電型の高不純物濃度Ｓｉ半導体基板一主面上に、第１導電型で比較的低不純物濃度のＳｉ層が積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるＳｉ層を挟むように、前記Ｓｉ層内に第２導電型のソース領域及びドレイン領域が形成され、前記ソース領域に電気的に接続されたリーチスルー層が前記半導体基板に到達するように形成されていることを特徴とする。
【００２０】
前記半導体基板上に第１導電型の高不純物濃度のＳｉＧｅ層、第１導電型の低不純物濃度のＳｉＧｅ層を積層して更に前記Ｓｉ層が形成された構造を用いることも可能である。この場合、前記Ｓｉ層には引張り歪が印加されることになり、チャネルの移動度が向上する。
【００２１】
又、前記半導体基板上に絶縁膜を挟んで前記Ｓｉ層を形成した、いわゆるＳＯＩ構造、更には、前記半導体基板上に絶縁膜を挟んで、第１導電型の低不純物濃度のＳｉＧｅ層、前記Ｓｉ層の順に積層された構造、いわゆる歪ＳＯＩ構造、を用いることも可能である。ＳＯＩ構造をとることにより、接合容量を低減させることが出来る。
【００２２】
これらの電界効果型半導体装置において、通常ソース電極は前記リーチスルー層を介して前記半導体基板に接続され、基板裏面を増幅回路モジュールのグランド面に接触させることにより低抵抗なソース接地を実現している。ドレイン電極とゲート電極は交互にフィンガー状に配置されることで、各々の素子が高密度に配置され、かつ配線抵抗が低減される。通常は複数本のトランジスタ（チャネル）が平行に配置されており、その各々を跨ぐようにドレイン及びゲートの配線が交互に並べられている。このとき複数本のチャネルに対してドレイン及びゲートの位置は揃っている。
【００２３】
本発明においては、図１に示すように、複数本のチャネルに対してドレイン及びゲートの位置が相互にずれるような配置を取ることが一つの特徴である。図１は、本発明の絶縁ゲート型電界効果型半導体装置のソース及びドレインの平面的な配置の例を示す平面図である。符号１３、１３’は基板コンタクト領域、符号１５、１５’はソースコンタクトプラグ、符号１７、１７’はドレインコンタクトプラグ、符号１８、１８’はゲートコンタクトプラグを示す。又、符号８、８’はゲート電極、符号３１はドレイン配線、符号３２はゲート配線を示している。この例に見られる本願発明においては、符号８、１３、１５、１７、及び１８に見られる電界効果トランジスタの一つのチャネルと符号８’、１３’、１５’、１７’、及び１８’に見られる電界効果トランジスタの他のもう一つのチャネルにおけるドレイン電極とゲートフィンガーの配置が平面的にずれている。即ち、図１に見られるように、平面的な左右に関して前記各部位の位置関係が上下にずれている。このように、ドレイン電極とゲートフィンガーの位置が隣り合うチャネルでずれることで、前記Ｓｉチャネル層及びドレイン拡散層で作り出される電磁界が互いに打ち消し合い、半導体基板を通じて素子外方に放射される成分が減少する。
【００２４】
比較の為に、従来の配置を図２に示す。図１と同じ部位は同じ符号で示した。この従来例においては、符号８、１３、１５、１７、及び１８に見られる電界効果トランジスタの一つのチャネルと符号８’、１３’、１５’、１７’、及び１８’に見られる電界効果トランジスタの他のもう一つのチャネルにおけるドレイン電極とゲートフィンガーの配置が、図での左右で同じ高さに位置している。この比較詳細説明は後述する。
【００２５】
又、本発明においては終段のトランジスタの配置方向と、これ以前の入力段及びドライバ段のトランジスタの配置方向を直交させることによって、終段トランジスタの形成する電磁界が入力段及びドライバ段のトランジスタに及ぼす影響を低減している。
【００２６】
更に、本発明でＳＯＩないしは歪ＳＯＩ構造を用いた場合においては、埋込絶縁層の厚さを２００ｎｍ以上とし、かつ半導体基板の抵抗率を５ｍΩｃｍ以下にすることによって、周波数３ＧＨｚ以下の領域での高周波信号の半導体基板への漏洩を低減している。
【００２７】
従来の高周波回路へのＳＯＩ基板の適用に関しては、周波数が１ＧＨｚ程度に上昇するとＳＯＩの埋込絶縁層による分離効果がほとんどなくなり、通常のバルクＳｉ基板と大差なくなるとの報告がある（非特許文献４）。
【００２８】
しかしながら、この議論の対象としているＳｉ基板は抵抗率が数Ωｃｍ程度の基板に対するものである。１００ｎｍの厚さの埋込絶縁膜に対する１ＧＨｚにおけるリアクタンスは４.６ｍΩｃｍ２である。例えば、５ΩｃｍのＳｉ基板で厚みが３００μｍの場合の抵抗が１５０ｍΩｃｍ２であることを考慮すると、埋込絶縁膜による分離が意味を持たなくなるのは自明である。
【００２９】
本発明が対象としている電力増幅器においては、Ｓｉ基板をソース接地とするために極低抵抗の基板が必要となる。５ｍΩｃｍのＳｉ基板で厚みが３００μｍの場合の抵抗は０.１５ｍΩｃｍ２まで低減するために、共通ソース接地による高周波信号シャントの効果は上記引例の場合と比べて圧倒的に大きくなる。それでも例えば金属を埋め込んだグランドプレーン構造などと比べると、低抵抗基板の共通インピーダンスによる高周波信号干渉の影響はまだ大きいため、埋込絶縁膜を少なくとも２００ｎｍ以上にして出来る限りの信号減衰を行う必要がある。これに加えて前記のドレインゲート及びソースの配置の工夫が干渉低減に有効である。
【００３０】
更に、本発明でＳＯＩないしは歪ＳＯＩ構造を用いた場合においては、少なくともソースの拡散領域の下部で埋込絶縁膜の上部の領域にＳｉＧｅ層を挿入し、更に、前記リーチスルー層と直接接することにより、ＳＯＩの寄生バイポーラ効果による耐圧低下を防止する。
【００３１】
ＳＯＩ構造でＬＤＭＯＳを構成した場合の最大の問題は、ドレインに到達した電子によるインパクトイオン化で発生した正孔が、バルクＳｉ基板に比べて効率よくソース（あるいは基板）に吸収されないことによりチャネルの電位が変化し、いわゆる寄生バイポーラ効果が起こることである。これは、ロジック用のＳＯＩ-ＣＭＯＳなどではＩ−Ｖ特性にキンクが生じる現象としてよく知られている。電力増幅器用のＬＤＭＯＳの場合には著しい耐圧の低下が問題になる。この現象を回避させるためにはＳＯＩの膜厚を厚くして正孔がソース側に流れる断面積を広げる方法がある。しかしあまりＳＯＩ膜厚を厚くすると、接合容量の低減というＳＯＩ素子の利点が失われてしまうために、厚さの上限としては１μｍ、望ましくは５００ｎｍ以下とすべきである。限られたＳＯＩ膜厚の中でソースの正孔捕獲効率を上げるためには、ソース拡散層（Ｎ＋）の下部にＰ＋層を形成することが効果的である。チャネルの下部にも、しきい電圧を著しく上昇させない程度にＰ型不純物濃度を高めることが効果的である。更に、正孔の移動度が高く、且つバンドギャップの狭いＳｉＧｅ層をソース及びチャネルの下部に設けることも効果的である。ＳｉＧｅ層を含む歪ＳＯＩ基板はこの目的に合致した構造をとっており、より望ましい。
【発明の効果】
【００３２】
本発明は、高周波電力増幅用半導体装置の最終段トランジスタによる漏洩電磁界による干渉を低減でき、高周波電力増幅モジュールの小型化と高効率化を両立できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施の形態を図面により詳細に説明する。
＜実施例１＞
本実施例では、ゲート及びドレインを交互に配置した高周波電力増幅用電界効果型半導体装置を例示する。
【００３４】
図１は本実施例１のドレイン及びゲート電極の配置の平面図を示し、図２は従来の電極配置の平面図を示す。図１及び図２の説明に先立ち、図３及び図４を参照して本実施例１の電界効果型半導体装置の断面構造を説明する。
【００３５】
図３は本発明の半導体装置の主要部断面図である。本実施例１の電界効果型半導体装置の製造に用いる半導体積層構造は、Ｐ型低抵抗Ｓｉ基板１の上面にＰ型高抵抗Ｓｉ層４がこの順に積層されている。Ｓｉ基板１の抵抗率は５ｍΩｃｍである。Ｐ型高抵抗Ｓｉ層４の不純物濃度は１×１０１６／ｃｍ３以下である。通常はエピタキシャル成長によりＰ型高抵抗Ｓｉ層４が形成されている。
【００３６】
Ｐ型高抵抗Ｓｉ層４の主面一部にＰ型ウェル領域６が形成される。Ｐ型ウェル領域６の上部にゲート絶縁膜７を介してゲート電極８が形成される。これにより、ゲート電極８下部、Ｓｉ層４内のゲート絶縁膜７界面近傍にチャネルが形成される。
【００３７】
又、Ｐ型高抵抗Ｓｉ層４の主面一部にＮ型ソース領域９とこれより低不純物濃度のＮ型ドレインオフセット領域１０が、Ｎ型ソース領域９とＰ型ウェル領域６の間にはポケットパンチスルーストッパー１１が形成される。Ｎ型ドレインオフセット領域１０には高不純物濃度のＮ型ドレイン領域１２が接している。
【００３８】
Ｐ型高抵抗Ｓｉ層５及びゲート絶縁膜７を貫通して基板コンタクト領域１３が形成されており、層間絶縁膜１９の上部に形成された第１配線層１４とソースコンタクトプラグ１５を介してＮ型ソース領域９と電気的に接続されている。
【００３９】
図４は、前記図３に対応する部位を含む装置の平面図である。素子のチャネル領域の幅（即ち、チャネル幅）は、素子分離領域１６の間隔により規定されている。図３には示されないが、Ｎ型ドレイン領域１２に接続されるドレインコンタクトプラグ１７、素子分離領域１６上でゲート電極８に接続されるゲートコンタクトプラグ１８は、いずれも第１配線層１４（図１参照）と、更に、上部の第２配線層２０と電気的に接続される。
【００４０】
図２に従来素子の配線部分の平面図を示し、ソース電極とソース接地部分の配置について説明する。中央下部から凸状にゲート配線３２が延びており、その柱部分から枝状にゲート電極８、８’が配置されている。２本のゲート電極８、８’が組になっており、これらに挟まれた部分にドレイン領域が形成され、ドレインコンタクトプラグ１７、１７’からドレイン配線３１に接続されていり、この配線は左右に別れたのち上方に延びている。ドレイン側からゲート電極８、８’を挟んだ反対側にはソースコンタクトプラグ１５、１５’及び基板コンタクト領域１３、１３’が形成されている。図２には縦方向に見てＳ(ソース)−Ｇ(ゲート)−Ｄ(ドレイン)−Ｇ−Ｓ−Ｇ−Ｄ−Ｇ−Ｓの４つのトランジスタの列が２本の計８個のトランジスタが示されている。左右の各４個のトランジスタの上下位置はお互いに揃っている。
【００４１】
これに対し、本発明の素子の配置を図１に示す。左右のトランジスタ列の高さがずれており、Ｓ(ソース)位置とＤ(ドレイン)、Ｇ(ゲート)の位置が左右で相対している。
【００４２】
図５Ａに図１の素子を横方向に５ヶ配列した場合の配線、図５Ｂはそれを２段積んだ場合の配線をそれぞれ平面図として示す。両図とも、符号３０はソース配線、３１はドレイン配線、３２はゲート配線を示している。但し、ゲート電極８、８’は煩雑を避けるため省略してある。ドレイン、ソース及びゲートがそれぞれ交互に櫛状に配列することによって多数素子を並列接続する。図５Ｂのように上下にも積む場合には、その両者で位置が互い違いになるようにすると良い。更に、ソース配線３０の各素子間の領域で空いている部分には可能な限り基板コンタクト領域が形成されており接地抵抗が小さくなる構造となっている。
【００４３】
上記構造を有する電界効果型半導体装置の製造工程を図６Ａより図６Ｈを参照し、以下に説明する。なお、図６Ａのみは図３に対して直交する方向より見た断面を示したものである。又、図６Ｂ以降は図３と同一の方向、即ち図４に示したＩＩ−ＩＩ方向より見た断面図となる。
【００４４】
まず、図３に示した半導体積層構造の半導体ウエハを準備する。そして、図６Ａに示す如く、Ｐ＋Ｓｉ基板１上のＰ型高抵抗層４に素子分離領域１６を形成する。この素子分離領域１６は、通例のフォトプロセス、ドライエッチングプロセス、及び化学機械研磨プロセスを用いて、深さ３００ｎｍの溝を形成し、絶縁膜を埋め込む浅溝分離法により形成される。
【００４５】
次に、図６Ｂに示す如く、フォトレジスト２０をマスクとし、Ｂ（ボロン）イオンを２００ｋｅＶのエネルギーで２×１０１３／ｃｍ２程度注入してＰ型ウェル領域６を形成する。イオン注入後のアニールは瞬時加熱処理（ＲＴＡ：Rapid Thermal Annealing）により、９５０℃３０秒行う。
【００４６】
次に、図６Ｃに示す如く、Ｓｉ層４に酸窒化処理を行うことにより厚さ８ｎｍのゲート絶縁膜７を形成し、更に、ＣＶＤによりＰ（リン）イオンを５×１０２０／ｃｍ３程度ドープした多結晶Ｓｉ膜１００ｎｍのゲート電極膜８を形成する。ゲート電極はＫｒＦエキシマレーザステッパーによるリソグラフィーとドライエッチングによりゲート長０.１８μｍに加工する。ゲート加工後、ゲート周辺を更に５ｎｍ程度ライト酸化を行いゲートバーズビークを形成する。
【００４７】
更に、図６Ｄに示す如く、フォトレジスト２０及びゲート電極８をマスクとして、Ｐ（リン）イオンを４０ＫｅＶのエネルギーで２×１０１３／ｃｍ２程度注入してＮ型ドレインオフセット領域１０を形成する。図６Ｅに示す如くＢ（ボロン）イオンを１５ＫｅＶのエネルギーで５×１０１４／ｃｍ２程度注入し、Ｐ型ウェル領域６内に位置したポケットパンチスルーストッパー１１を形成する。更に、図７Ｆに示す如くＡｓ（砒素）イオンを５０ＫｅＶのエネルギーで６×１０１５／ｃｍ２程度注入してＮ型ソース領域９とＮ型ドレイン領域１２を形成する。
【００４８】
この後、図６Ｇに示す如く、前記半導体積層構造の一部を第２ＳｉＧｅ層３を貫通して第１ＳｉＧｅ層２に達するまで、フォトリソグラフィーとドライエッチングにより開口し、Ｂドープのｐ型ｐｏｌｙ−Ｓｉを基板コンタクト領域１３の下部に埋め込む。
【００４９】
次に、図６Ｈに示す如く、Ｏ３-ＴＥＯＳにより層間絶縁膜１９を形成する。この層間絶縁膜１９の一部をフォトリソグラフィーとドライエッチングにより開口してソース・ドレイン・ゲートの各コンタクトプラグ１５、１７、１８（ただし、１８は図示されない）と、基板コンタクト領域１３の残り上部をＷで埋め込む。更に、ＡｌとＴｉＮの積層膜で第１配線層１４が形成される。図示していないが、第１配線層１４上には、層間絶縁膜１９と同様の層間絶縁膜を介して第２配線層が形成される。一方、基板１の底面にはソース電極１００が形成される。このソース電極１００はニッケル（Ｎｉ）、チタン(Ｔｉ)、ニッケル（Ｎｉ）及び半田付け性の良い銀（Ａｇ）層を順次積層することにより形成される。
【００５０】
＜実施例２＞
本実施例では、実施例１で用いた半導体基板１の代わりに歪Ｓｉ基板を用いた場合を例示する。製造工程は、実施例１の場合と酷似しているため、相違点のみを示す。
【００５１】
図７に示した半導体積層の断面構造は、本実施例ではＰ型低抵抗Ｓｉ基板１、Ｐ型低抵抗第１ＳｉＧｅ層２、Ｐ型高抵抗第２ＳｉＧｅ層３、Ｐ型高抵抗Ｓｉ層４の構成となる。ＳｉＧｅ層及びＳｉ層は化学気相成長法によって形成される。ＳｉＧｅ層をＳｉ基板上に形成させることで生じる欠陥領域は、第１ＳｉＧｅ層２に例えば２ミクロンといった厚みを与えることでほとんど第１ＳｉＧｅ層２に埋め込まれることになる。一方ドレインの電界によって形成される空乏層は、第２ＳｉＧｅ層３を例えば１．５ミクロンといった厚みを持たせることによって第２ＳｉＧｅ層３内のみで広がることになり、ドレイン接合リークを低減させることが可能になる。
【００５２】
トランジスタの主要部の断面構造を図８に示す。実施例１で示した製造工程で、ゲート酸化膜等の酸化工程ではＰ型高抵抗Ｓｉ層４の一部が消費されることになり、少なくとも５ｎｍ以上のＰ型高抵抗Ｓｉ層４が残されるようにＰ型高抵抗Ｓｉ層４の初期膜厚が設定される。素子分離工程においてはＳｉＧｅ層がエッチングされ、そこに絶縁膜が埋め込まれるが、その際にＳｉＧｅ層が酸化されないような配慮を行う。例えば絶縁膜として酸化膜を埋め込む場合に、あらかじめＳｉＧｅが露出した溝内面にＳｉ層を形成させておき、溝内面が酸化されたとしてもＳｉのみが酸化され、ＳｉＧｅ層に到達しないような配慮を行う。歪Ｓｉ基板を用いることでしきい値電圧が低下するので、Ｐ型ウェル領域６やポケットパンチスルーストッパー１１の不純物濃度を高めてこれを調整する。
【００５３】
本トランジスタにおいては、Ｓｉ層４の電子移動度が通常のＳｉ電界効果トランジスタのそれに比べて９０%上昇した効果によって、相互コンダクタンスが従来に比べて５０%、電力増幅回路の付加効率が５％向上する。
【００５４】
＜実施例３＞
本実施例では、半導体基板１とＳｉ層４の間に埋込絶縁層５を挟んだＳＯＩ基板を用いた場合を例示する。製造工程は、実施例２の場合と酷似しているため、相違点のみを示す。
【００５５】
基板の断面構造を図９、素子の断面構造を図１０に示す。半導体基板１には抵抗率５ｍΩｃｍのＢドープＳｉ基板を用いる。埋込絶縁層の厚みは４００ｎｍ、Ｓｉ層４の厚みは５００ｎｍとする。素子分離領域形成工程において、エッチングされる溝の深さはＳｉ層４全てが除去される程度とする。通常のＳＯＩ素子同様にアクティブ領域が完全に分離されることになる。
【００５６】
素子分離工程後、P型ウェル領域６を形成する不純物注入の前にアクティブ領域全体にＧｅとＢを注入する。注入深さは表面から３５０ｎｍに設定する。ピーク濃度はＧｅが１×１０２０／ｃｍ３、Ｂが１×１０１８／ｃｍ３とする。素子の耐圧の要求がそれほど高くない場合には本工程を省略することが出来る。又、Ｇｅのみ、Ｂのみを注入することも可能である。（図面の煩雑さを避けるため、注入領域は図９には示していない。）
Ｎ型ソースドレイン領域への注入工程と前後して、必要に応じてソース拡散層領域のみにＢを注入し、正孔捕獲層３３とする。深さは３５０ｎｍ、ピーク濃度は１×１０２０／ｃｍ３とする。
【００５７】
基板コンタクト領域１３の下部へのＢドープｐｏｌｙ−Ｓｉの埋込工程において、埋込深さは半導体基板１に到達する深さとする。又、埋込領域はソース拡散層領域、及びその下部のＢ注入領域と重なっている。
【００５８】
ＳＯＩ基板の採用により、接合容量が低減する結果、電力付加効率もバルクＳｉ基板を用いた場合と比べて５％向上した。
【００５９】
＜実施例４＞
本実施例では、半導体基板１の上部に埋込絶縁層５、第１導電型の低不純物濃度のＳｉＧｅ層３、前記Ｓｉ層４の順に積層された構造、いわゆる歪ＳＯＩ基板を用いた場合を例示する。製造工程は、実施例２の場合と酷似しているため、相違点のみを示す。
【００６０】
基板の断面構造を図１１、素子の断面構造を図１２に示す。半導体基板１には抵抗率５ｍΩｃｍのＢドープＳｉ基板を用いる。埋込絶縁層の厚みは４００ｎｍ、ＳｉＧｅ層３のＧｅ含有率は１５％とし、厚さは４５０ｎｍとする。歪Ｓｉ層４の厚みは２０ｎｍとする。素子分離領域形成工程において、エッチングされる溝の深さはＳｉ層４、ＳｉＧｅ層３全てが除去される程度とする。通常のＳＯＩ素子同様にアクティブ領域が完全に分離されることになる。
【００６１】
実施例３においては、アクティブ領域にＧｅとＢを注入したが、本実施例においてはＢのみを注入する。ソース拡散領域へのＢ注入（正孔捕獲層３３）は実施例３同様に実施する。
【００６２】
歪ＳＯＩ基板の採用により、チャネル移動度が上昇し、かつ接合容量が低減する結果、電力付加効率もバルクＳｉ基板を用いた場合と比べて８%向上した。
【００６３】
＜実施例５＞
図１３に本実施例の電力増幅器の回路図を示す。図１３はＮ型トランジスタ２１のみを用いたシングルエンドの出力回路を構成している。符号５０の領域が２段のドライバー段、符号５１の領域が出力段の各部を示している。このＮ型トランジスタ２１は、実施例１〜４で説明したいずれかの構造を採用して十分である。
【００６４】
ソースは接地され、ドレインは負荷となるストリップ線路２６を介して正電源２２に接続されている。ゲートにはバイアス電源２３よりバイアス電圧が印加されている。信号は入力部２４より加えられ、コンデンサ２７とストリップ線路２６を経由してゲートに至る。ドレイン側の出力は、ストリップ線路２６とコンデンサ２７からなる出力整合回路を経由して出力部２５より出力される。
【００６５】
＜実施例６＞
図１４に前記実施例１〜４のトランジスタを用いた集積回路チップの部分的な平面図を示す。図は集積回路での各回路要素の平面的な配置を示している。
【００６６】
図１４に示した集積チップはＧＳＭ(Global System for Mobile Communications)とＤＣＳ(Digital Cellular System)のデュアルバンド対応としたものである。
【００６７】
ＤＣＳドライバー段（２段）としてＤＣＳ用初段トランジスタＤＣＳ−Ｔｉｎ及びＤＣＳ用中段トランジスタＤＣＳ−Ｔｍ、ＤＣＳ出力段としてＤＣＳ用出力段トランジスタＤＣＳ−Ｔｏｕｔが配置されている。又、ＧＳＭドライバー段（２段）としてＧＭＳ用初段トランジスタＧＳＭ−Ｔｉｎ及びＧＳＭ用中段トランジスタＧＳＭ−Ｔｍ、ＧＳＭ出力段としてＧＳＭ用出力段トランジスタＧＳＭ−Ｔｏｕｔが配置されている。更にバイアスコントロールユニット、増幅段間の受動素子が配置されている。インダクタは第２配線層を使用して形成されている。キャパシタは第１及び第２配線層の間に誘電体操を挟んだMIM構造となっている。なお、回路構成の詳細については省略する。ＧＳＭ（９００ＭＨz）出力としては４Ｗ以上、ＤＣＳ（１８００ＭＨz）出力としては２Ｗ以上が期待できる。
【００６８】
トランジスタの配置で特徴的なことはＤＣＳ、ＧＳＭ各々について、ドライバー段２段のトランジスタと、出力段のトランジスタとが互いに直交する方向に配置されていることである。前述のように出力段トランジスタから発生する電磁界の影響をドライバ段のトランジスタが受けにくい構造となっている。
【００６９】
以下に、これまで説明してきた主な本願諸発明を整理し列挙する。
（１）第１導電型のＳｉ基板一主面上に第１導電型で比較的低不純物濃度のＳｉ層とが積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるＳｉ層を挟むように、前記Ｓｉ層内に第２導電型のソース領域及びドレイン領域が形成され、前記ソース領域に電気的に接続されたリーチスルー層が前記Ｓｉ基板に到達するように形成されていることを特徴とする、横方向拡散型高周波電力増幅用電界効果型半導体装置において、相隣り合うチャネル列に形成される各々のゲート電極とドレイン電極の位置とが相互にずれて形成されていることを特徴とする半導体装置。
（２）第１導電型のＳｉ基板一主面上に埋込絶縁膜、第１導電型で比較的低不純物濃度のＳｉ層とが順に積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となるＳｉ層を挟むように、前記Ｓｉ層内に第２導電型のソース領域及びドレイン領域が形成され、前記ソース領域に電気的に接続されたリーチスルー層が前記Ｓｉ基板に到達するように形成されていることを特徴とする、横方向拡散型高周波電力増幅用電界効果型半導体装置において、相隣り合うチャネル列に形成される各々のゲート電極とドレイン電極の位置とが相互にずれて形成されていることを特徴とする半導体装置。
（３）上記埋込絶縁膜の厚さが２００ｎｍ以上でＳｉ基板の抵抗率が５ｍΩｃｍ以下であることを特徴とする、前記項目（２）に記載の半導体装置。
（４）上記埋込絶縁膜の上部に形成される第１導電型で比較的低不純物濃度のＳｉ層の厚さが５ｎｍ以上で１０００ｎｍ以下であることを特徴とする、前記項目（２）、（３）のいずれかに記載の半導体装置。
（５）前記項目（２）より（４）に記載のＳｉ層にて形成される前記半導体装置の活性領域において、表面１５０ｎｍ以下の厚さを残してそれより深い領域で前記Ｓｉ基板に達しない部分に最大濃度１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下のＧｅないしは最大濃度１×１０１６／ｃｍ３以上１×１０１９／ｃｍ３以下のＢのいずれか一方ないしは両方を注入することを特徴とする、前記項目（２）より（４）のいずれかに記載の半導体装置。
（６）第１導電型のＳｉ基板一主面上に、第１導電型で比較的高不純物濃度の第１ＳｉＧｅ層と、第１導電型で比較的低不純物濃度の第２ＳｉＧｅ層と、第１導電型で比較的低不純物濃度の歪Ｓｉ層とが順次積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となる歪Ｓｉ層を挟むように、前記第２ＳｉＧｅ層内に第２導電型のソース領域及びドレイン領域が形成され、前記ソース領域に電気的に接続されたリーチスルー層が少なくとも前記第１ＳｉＧｅ層、あるいはＳｉ基板に到達するように前記第２ＳｉＧｅ層を貫通して形成されていることを特徴とする、横方向拡散型高周波電力増幅用電界効果型半導体装置において、相隣り合うチャネル列に形成される各々のゲート電極とドレイン電極の位置とが相互にずれて形成されていることを特徴とする半導体装置。
（７）第１導電型のＳｉ基板一主面上に、埋込絶縁層、第１導電型で比較的低不純物濃度のＳｉＧｅ層と、第１導電型で比較的低不純物濃度の歪Ｓｉ層とが順次積層された半導体積層構造を具備し、前記半導体積層構造の主面上にゲート絶縁膜を介してゲート電極を有し、前記ゲート電極下のチャネル形成領域となる歪Ｓｉ層を挟むように、前記ＳｉＧｅ層内に第２導電型のソース領域及びドレイン領域が形成され、前記ソース領域に電気的に接続されたリーチスルー層がＳｉ基板に到達するように前記歪Ｓｉ層及びＳｉＧｅ層を貫通して形成されていることを特徴とする、横方向拡散型高周波電力増幅用電界効果型半導体装置において、相隣り合うチャネル列に形成される各々のゲート電極とドレイン電極の位置とが相互にずれて形成されていることを特徴とする半導体装置。
（８）上記埋込絶縁膜の厚さが２００ｎｍ以上でＳｉ基板の抵抗率が５ｍΩｃｍ以下であることを特徴とする、前記項目（７）に記載の半導体装置。
（９）上記埋込絶縁膜の上部に形成される第１導電型で比較的低不純物濃度のＳｉＧｅ層の厚さが５ｎｍ以上で１０００ｎｍ以下であり、上記第１導電型で比較的低不純物濃度の歪Ｓｉ層の厚さが５ｎｍ以上５０ｎｍ以下であることを特徴とする、前記項目（７）或いは（８）に記載の半導体装置。
（１０）前記項目（６）より（８）のいずれかに記載の歪Ｓｉ層及びＳｉＧｅ層にて形成される前記半導体装置の活性領域において、表面１５０ｎｍ以下の厚さを残してそれより深い領域で前記Ｓｉ基板に達しない部分に最大濃度１×１０１６／ｃｍ３以上１×１０１９／ｃｍ３以下のＢを注入することを特徴とする、前記項目（６）から（８）のいずれかに記載の半導体装置。
（１１）前記項目（２）より（１０）のいずれかに記載の第２導電型のソース領域の下部で埋込絶縁層に達しない部分に最大濃度１×１０１９／ｃｍ３以上１×１０２１／ｃｍ３以下のＢを注入することを特徴とする、前記項目（２）から（１０）のいずれかに記載の半導体装置。
（１２）ドライバー段及び出力段のそれぞれの電力増幅用電界効果型半導体装置は、そのチャネル部の方向がドライバー段と出力段で互いに直交していることを特徴とする高周波電力増幅用集積回路チップ。
（１３）前記出力段の電力増幅用電界効果型半導体装置は、ドライバー段、出力段、及びバイアス回路、その他制御回路からなるワンチップ構成であることを特徴とする前記項目（１２）に記載のパワーモジュール。
【図面の簡単な説明】
【００７０】
【図１】図１は、本発明の実施例１に関わる電界効果型半導体装置のドレイン及びゲートの配置を示す平面図である。
【図２】図２は、従来の電界効果型半導体装置のドレイン及びゲートの配置を示す平面図である。
【図３】図３は、本発明の実施例１に関わる半導体積層構造の断面図である。
【図４】図４は、本発明の実施例１に関わる電界効果型半導体装置のチャネル、ドレイン及びゲートの配置を示す平面図である。
【図５】図５は、本発明の実施例１に関わる電界効果型半導体装置の素子の配列を示す平面図である。
【図６Ａ】図６は、本発明の実施例１に関わる電界効果型半導体装置の製造工程順に示した装置の断面図である。
【図６Ｂ】図６Ｂは、本発明の実施例１に関わる電界効果型半導体装置の製造工程順に示した装置の断面図である。
【図６Ｃ】図６Ｃは、本発明の実施例１に関わる電界効果型半導体装置の製造工程順に示した装置の断面図である。
【図６Ｄ】図６Ｄは、本発明の実施例１に関わる電界効果型半導体装置の製造工程順に示した装置の断面図である。
【図６Ｅ】図６Ｅは、本発明の実施例１に関わる電界効果型半導体装置の製造工程順に示した装置の断面図である。
【図６Ｆ】図６Ｆは、本発明の実施例１に関わる電界効果型半導体装置の製造工程順に示した装置の断面図である。
【図６Ｇ】図６Ｇは、本発明の実施例１に関わる電界効果型半導体装置の製造工程順に示した装置の断面図である。
【図６Ｈ】図６Ｈは、本発明の実施例１に関わる電界効果型半導体装置の製造工程順に示した装置の断面図である。
【図７】図７は、本発明の実施例２に関わる半導体積層構造の断面図である。
【図８】図８は、本発明の実施例２に関わる半導体装置の断面図である。
【図９】図９は、本発明の実施例３に関わる半導体積層構造の断面図である。
【図１０】図１０は、本発明の実施例３に関わる半導体装置の断面図である。
【図１１】図１１は、本発明の実施例４に関わる半導体積層構造の断面図である。
【図１２】図１２は、本発明の実施例４に関わる半導体装置の断面図である。
【図１３】図１３は、本発明の実施例５に関わる電力増幅器の回路図である。
【図１４】図１４は、本発明の実施例６に関わる集積回路チップ配置を示す平面図である。
【符号の説明】
【００７１】
１…Ｐ型低抵抗Ｓｉ基板、２…Ｐ型低抵抗第１ＳｉＧｅ層、３…Ｐ型高抵抗第２ＳｉＧｅ層、４…Ｐ型高抵抗Ｓｉ層、５…埋込絶縁層、６…Ｐ型ウェル、７…ゲート絶縁膜、８…ゲート電極、９…Ｎ型ソース領域、１０…Ｎ型ドレインオフセット領域、１１…ポケットパンチスルーストッパー、１２…Ｎ型ドレイン領域、１３…基板コンタクト領域、１４…第１配線層、１５…ソースコンタクトプラグ、１６…素子分離領域、１７…ドレインコンタクトプラグ、１８…ゲートコンタクトプラグ、１９…層間絶縁膜、２０…フォトレジスト、２１…Ｎ型トランジスタ、２２…正電源、２３…バイアス電源、２４…入力部、２５…出力部、２６…ストリップ線路、２７…コンデンサ、２８…Ｐ形トランジスタ、２９…負電源、３０…ソース配線、３１…ドレイン配線、３２…ゲート配線、３３…正孔捕獲層、１００…アース電極。
【図１】
2005191031.tif 000003
【図２】
2005191031.tif 000004
【図３】
2005191031.tif 000005
【図４】
2005191031.tif 000006
【図５】
2005191031.tif 000007
【図６Ａ】
2005191031.tif 000008
【図６Ｂ】
2005191031.tif 000009
【図６Ｃ】
2005191031.tif 000010
【図６Ｄ】
2005191031.tif 000011
【図６Ｅ】
2005191031.tif 000012
【図６Ｆ】
2005191031.tif 000013
【図６Ｇ】
2005191031.tif 000014
【図６Ｈ】
2005191031.tif 000015
【図７】
2005191031.tif 000016
【図８】
2005191031.tif 000017
【図９】
2005191031.tif 000018
【図１０】
2005191031.tif 000019
【図１１】
2005191031.tif 000020
【図１２】
2005191031.tif 000021
【図１３】
2005191031.tif 000022
【図１４】
2005191031.tif 000023