(57)【要約】【課題】接合リーク電流の低減及び信頼性の向上が図れるシリサイド膜を有する半導体装置の製造方法を提供する。【解決手段】半導体基板１上にゲート絶縁膜２、ゲート電極、低濃度ソース・ドレイン領域４、絶縁性サイドウォール５及び高濃度ソース・ドレイン領域６を形成する。その後、基板上にＣｏ膜７を形成した後、第１の熱処理を施して、ゲート電極３及び高濃度ソース・ドレイン領域６上にメタルリッチなコバルトシリサイド膜８を形成する。その後、未反応で残存しているＣｏ膜７を除去した後、基板上に、アモルファスシリコン膜９を形成する。その後、第２の熱処理を行ってコバルトシリサイド膜８ａを形成する。その後、未反応で残存しているアモルファスシリコン膜９を選択的に除去する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体層上に金属膜を形成する工程（ａ）と、
前記半導体層に第１の熱処理を行って、前記半導体層と前記金属膜を反応させてメタルリッチな第１のシリサイド膜を形成する工程（ｂ）と、
前記工程（ｂ）の後に、未反応で残存する前記金属膜を選択的に除去する工程（ｃ）と、
前記工程（ｃ）の後に、前記第１のシリサイド膜上にシリコン膜を形成する工程（ｄ）と、
前記工程（ｄ）の後に、前記半導体層に第２の熱処理を行って、前記半導体層及び前記シリコン膜と前記第１のシリサイド膜とを反応させて第２のシリサイド膜を形成する工程（ｅ）と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記工程（ａ）の前に、前記半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にポリシリコン膜からなるゲート電極を形成する工程と、前記ゲート電極の側面上に絶縁性サイドウォールを形成する工程と、前記半導体層における前記絶縁性サイドウォールの側方下にソース・ドレイン領域を形成する工程を備え、
前記工程（ａ）では、前記ゲート電極及び前記ソース・ドレイン領域上に前記金属膜を形成し、
前記工程（ｂ）では、前記ゲート電極及び前記ソース・ドレイン領域のシリコンと前記金属膜の金属を反応させてメタルリッチな第１のシリサイド膜を形成し、
前記工程（ｅ）では、前記ゲート電極、前記ソース・ドレイン領域及び前記シリコン膜と前記第１のシリサイド膜とを反応させて第２のシリサイド膜を形成することを特徴とする半導体装置の製造方法。
【請求項３】
請求項１又は２記載の半導体装置の製造方法において、
前記工程（ｅ）の後に、未反応で残存する前記シリコン膜を除去する工程を備えていることを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は２記載の半導体装置の製造方法において、
前記工程（ｅ）では、前記第２の熱処理を酸素を含む雰囲気中で行って、前記第２のシリサイド膜を形成すると共に、前記シリコン膜を酸化することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１〜４のうちのいずれか１項に記載の半導体装置の製造方法において、
前記金属膜は、コバルト膜であり、
前記第２のシリサイド膜は、コバルトシリサイド膜であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にシリサイド膜を有する半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
近年、半導体集積回路の高集積化に伴って、ＭＯＳＦＥＴのゲート電極寸法の縮小化、ゲート電極膜厚の薄膜化が進行している。また、ゲート電極及びソース・ドレイン領域の低抵抗化のために、ゲート電極上及びソース・ドレイン領域上にはシリサイド膜を形成している（例えば、特許文献１参照）。
【０００３】
図４（ａ）〜図４（ｄ）は、従来の半導体装置の製造工程を示す断面図である。
【０００４】
まず、図４（ａ）に示す工程で、Ｐ型のシリコン基板１０１上にゲート絶縁膜１０２を形成した後、ゲート絶縁膜１０２上にポリシリコン膜を堆積する。その後、フォトリソグラフィ法及びドライエッチング法を用いて、ポリシリコン膜をパターニングして、ゲート電極１０３を形成する。その後、ゲート電極１０３をマスクにして、シリコン基板１０１にｎ型不純物であるヒ素をイオン注入して低濃度ソース・ドレイン領域１０４を形成する。
【０００５】
次に、図４（ｂ）に示す工程で、基板上の全面に酸化膜を形成した後、異方性エッチングにより酸化膜をエッチバックして、ゲート電極１０３の側面上に絶縁性サイドウォール１０５を形成する。その後、ゲート電極１０３及び絶縁性サイドウォール１０５をマスクにして、ｎ型不純物であるヒ素（Ａｓ）をイオン注入して、高濃度ソース・ドレイン領域１０６を形成する。
【０００６】
次に、図４（ｃ）に示す工程で、基板上にスパッタ法によりコバルト（Ｃｏ）膜１０７を形成する。その後、５００℃、６０秒の第１の熱処理（ＲＴＡ）を施して、ゲート電極１０３及び高濃度ソース・ドレイン領域１０６のＳｉとＣｏ膜１０７のＣｏとを反応させてメタルリッチなコバルトシリサイド膜（Ｃｏ２Ｓｉ  ）１０８を形成する。
【０００７】
次に、図４（ｄ）に示す工程で、未反応で残存しているＣｏ膜１０８を硫酸過水とアンモニア過水で除去する。その後、８５０℃、６０秒の第２の熱処理（ＲＴＡ）を行ってコバルトシリサイド膜（ＣｏＳｉ２）１０８ａを形成する。
【０００８】
【特許文献１】
特開平９−２３２２５３号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、上記のような従来の半導体装置の製造方法では、以下のような不具合があった。
【００１０】
第１に、ソース・ドレイン領域の浅接合化に伴い、接合リーク電流が増加するという課題があった。
【００１１】
これは、図４（ｄ）に示すように、半導体装置の微細化に伴い、高濃度ソース・ドレイン領域１０６の拡散深さが浅くなり、コバルトシリサイド膜１０８ａ下における高濃度ソース・ドレイン領域１０６の幅Ｗ１が狭くなるため、接合リーク電流が増加する。
【００１２】
第２に、ゲート電極となるポリシリコン膜の薄膜化に伴い、ゲート絶縁膜の信頼性が低下するという課題があった。
【００１３】
これは、図４（ｄ）に示すように、半導体装置の微細化に伴い、ゲート電極１０３となるポリシリコン膜の膜厚が薄くなり、コバルトシリサイド膜１０８ａとゲート絶縁膜１０２との間の間隔Ｗ２が狭くなり、部分的にコバルトシリサイド膜１０８ａとゲート絶縁膜１０２が接触することがあるため、ゲート絶縁膜の信頼性（ＴＤＤＢやＱＢＤなど）の劣化が生じる。ここで、ＴＤＤＢとは、ある条件下でゲート絶縁膜に定電圧を加え続けた時に、ある基準以上の電流値が流れてゲート絶縁膜の絶縁性が破壊されるまでの時間である。また、ＱＢＤとは、ある条件下でゲート絶縁膜に定電流を加え続けた時に、ゲート絶縁膜の絶縁性が破壊されるまでにゲート電極に積算された電流値である。ＴＤＤＢ及びＱＢＤは、その値が高いほど絶縁膜の信頼性が高いといえる。
【００１４】
本発明の目的は、接合リーク電流の低減及び信頼性の向上が図れるシリサイド膜を有する半導体装置の製造方法を提供することである。
【００１５】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、半導体層上に金属膜を形成する工程（ａ）と、半導体層に第１の熱処理を行って、半導体層と金属膜を反応させてメタルリッチな第１のシリサイド膜を形成する工程（ｂ）と、工程（ｂ）の後に、未反応で残存する金属膜を選択的に除去する工程（ｃ）と、工程（ｃ）の後に、第１のシリサイド膜上にシリコン膜を形成する工程（ｄ）と、工程（ｄ）の後に、半導体層に第２の熱処理を行って、半導体層及びシリコン膜と第１のシリサイド膜とを反応させて第２のシリサイド膜を形成する工程（ｅ）とを有する。
【００１６】
この構成によれば、第１のシリサイド膜上にシリコン膜を形成した後に第２の熱処理を行って第２のシリサイド膜を形成するため、第１のシリサイド膜とシリコン膜とが反応することによって、半導体層と第１のシリサイド膜との反応を抑制することができる。これにより、接合リーク電流を低減することができる。
【００１７】
上記半導体装置の製造方法において、工程（ａ）の前に、半導体層上にゲート絶縁膜を形成する工程と、ゲート絶縁膜上にポリシリコン膜からなるゲート電極を形成する工程と、ゲート電極の側面上に絶縁性サイドウォールを形成する工程と、半導体層における絶縁性サイドウォールの側方下にソース・ドレイン領域を形成する工程を備え、工程（ａ）では、ゲート電極及びソース・ドレイン領域を含む半導体層上に金属膜を形成し、工程（ｂ）では、ゲート電極及びソース・ドレイン領域のシリコンと金属膜の金属を反応させてメタルリッチな第１のシリサイド膜を形成し、工程（ｅ）では、ゲート電極、ソース・ドレイン領域及びシリコン膜と第１のシリサイド膜とを反応させて第２のシリサイド膜を形成する。
【００１８】
上記半導体装置の製造方法において、工程（ｅ）の後に、未反応で残存するアモルファスシリコン膜を除去する工程を備えている。
【００１９】
上記半導体装置の製造方法において、工程（ｅ）では、第２の熱処理を酸素を含む雰囲気中で行って、第２のシリサイド膜を形成すると共に、シリコン膜を酸化する。
【００２０】
上記半導体装置の製造方法において、金属膜は、コバルト膜であり、第２のシリサイド膜は、コバルトシリサイド膜である。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体装置の製造方法について図面を用いて説明する。
【００２２】
図１（ａ）〜図１（ｄ）及び図２（ａ）〜図２（ｃ）は、本発明の実施の形態に係る半導体装置の製造工程を示す断面図である。
【００２３】
まず、図１（ａ）に示す工程で、シリコンからなるＰ型半導体基板１上に厚さ３ｎｍのゲート絶縁膜２を形成した後、ゲート絶縁膜２上に厚さ２００ｎｍのポリシリコン膜を堆積温度６１０℃で堆積する。その後、フォトリソグラフィ法及びドライエッチング法を用いて、ポリシリコン膜をパターニングして、ゲート電極３を形成する。その後、ゲート電極３をマスクにして、半導体基板１にｎ型不純物であるヒ素をドーズ量３×１０１４ｉｏｎｓ／ｃｍ２、注入エネルギー２０ｋｅＶの注入条件でイオン注入して低濃度ソース・ドレイン領域（ＬＤＤ領域又はエクステンション領域）４を形成する。
【００２４】
次に、図１（ｂ）に示す工程で、基板上の全面にＣＶＤ法により厚さ７０ｎｍの酸化膜を形成した後、異方性エッチングにより酸化膜をエッチバックして、ゲート電極３の側面上に絶縁性サイドウォール５を形成する。その後、ゲート電極３及び絶縁性サイドウォール５をマスクにして、ｎ型不純物であるヒ素（Ａｓ）をドーズ量４×１０１５ｉｏｎｓ／ｃｍ２、注入エネルギー５０ｋｅＶの注入条件でイオン注入して、高濃度ソース・ドレイン領域６を形成する。その後、１０００℃、１０秒の短時間熱処理（ＲＴＡ）を行って、ソース・ドレイン領域の不純物の活性化を行う。
【００２５】
次に、図１（ｃ）に示す工程で、基板上にスパッタ法により厚さ８ｎｍのコバルト（Ｃｏ）膜７を形成する。その後、５００℃、６０秒の第１の熱処理（ＲＴＡ）を施して、ゲート電極３及び高濃度ソース・ドレイン領域６（半導体基板１）のＳｉとＣｏ膜７のＣｏとを反応させてメタルリッチなコバルトシリサイド膜（Ｃｏ２Ｓｉ  ）８を形成する。
【００２６】
次に、図１（ｄ）に示す工程で、未反応で残存しているＣｏ膜７を硫酸過水とアンモニア過水で選択的に除去する。
【００２７】
次に、図２（ａ）に示す工程で、基板上に、コバルトシリサイド膜（Ｃｏ２Ｓｉ  ）８を覆うようにＣＶＤ法により厚さ３０ｎｍのアモルファスシリコン膜９を形成する。
【００２８】
次に、図２（ｂ）に示す工程で、基板に、窒素雰囲気中で８５０℃、６０秒の第２の熱処理（ＲＴＡ）を行ってコバルトシリサイド膜（ＣｏＳｉ２）８ａを形成する。このとき、コバルトシリサイド膜（ＣｏＳｉ２）８ａは、メタルリッチなコバルトシリサイド膜（Ｃｏ２Ｓｉ  ）８のＣｏがゲート電極３及び高濃度ソース・ドレイン領域６（半導体基板１）のＳｉとの反応だけでなく、アモルファスシリコン膜９のＳｉとも反応して形成される。
【００２９】
次に、図２（ｃ）に示す工程で、フッ硝酸を含む溶液を用いて、未反応で残存しているアモルファスシリコン膜９を選択的に除去することにより、ゲート電極３及び高濃度ソース・ドレイン領域６上にコバルトシリサイド膜８ａが形成された構造を得ることができる。なお、未反応で残存しているアモルファスシリコン膜９の除去は、ＨＢｒガスを含むドライエッチングにより除去しても良い。
【００３０】
図３は、接合リークの累積相対度数分布を示した図である。図に示すように、従来の構造に比べて、本発明の構造の方が、接合リーク電流値のばらつきが少ないことがわかる。
【００３１】
本実施形態によれば、メタルリッチなコバルトシリサイド膜（Ｃｏ２Ｓｉ  ）８を形成した後、コバルトシリサイド膜（Ｃｏ２Ｓｉ  ）８上にアモルファスシリコン膜９を形成した状態で第２の熱処理を行ってコバルトシリサイド膜（ＣｏＳｉ２）８ａを形成する。このアモルファスシリコン膜９を形成することにより、ゲート電極３及び高濃度ソース・ドレイン領域６（半導体基板１）のＳｉとＣｏとの反応を抑制することができるので、ゲート電極３及び高濃度ソース・ドレイン領域６（半導体基板１）のシリサイド化される深さを低減することができる。この結果、高濃度ソース・ドレイン領域６における接合リーク電流を低減することができる。また、ゲート電極３上のコバルトシリサイド膜８のゲート絶縁膜２側方向へのシリサイド化される深さを低減できるので、ゲート絶縁膜２の信頼性の向上を図ることができる。
【００３２】
なお、本実施形態では、図２（ｃ）に示す工程で、未反応で残存しているアモルファスシリコン膜９を除去したが、コバルトシリサイド膜８ａを形成した後に、酸化して絶縁膜として残存させても良い。あるいは、図２（ｂ）に示す工程で、第２の熱処理（ＲＴＡ）を酸素雰囲気中で行うことにより、コバルトシリサイド膜（ＣｏＳｉ２）８ａを形成するのと同時にアモルファスシリコン膜９を酸化しても良い。
【００３３】
【発明の効果】
本発明によれば、第１のシリサイド膜上にシリコン膜を形成した後に第２の熱処理を行って第２のシリサイド膜を形成するため、第１のシリサイド膜とシリコン膜とが反応することによって、半導体層と第１のシリサイド膜との反応を抑制することができる。これにより、接合リークの低減を図ることができる。
【図面の簡単な説明】
【図１】（ａ）〜（ｄ）本発明の実施の形態に係る半導体装置の製造工程を示す断面図
【図２】（ａ）〜（ｃ）本発明の実施の形態に係る半導体装置の製造工程を示す断面図
【図３】接合リークの累積相対度数分布を示した図
【図４】（ａ）〜（ｄ）従来の半導体装置の製造工程を示す断面図
【符号の説明】
１  半導体基板
２  ゲート絶縁膜
３  ゲート電極
４  低濃度ソース・ドレイン領域
５  絶縁性サイドウォール
６  高濃度ソース・ドレイン領域
７  コバルト膜
８  メタルリッチなコバルトシリサイド膜
８ａ  コバルトシリサイド膜
９  シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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