(57)【要約】    【課題】      各ＣＰＵが、ポインタを読み取り、書き込みもしくは読み込み可能範囲を算出することなく、デュアルポートメモリへの書き込みおよび読み込みを行うこと。    【解決手段】  ＣＰＵ１１１、１２１は、デュアルポートメモリ１０３を介してデータの送受信を行う。記憶装置１０１は、デュアルポートメモリ１０３の使用状況を保持する。割込み／メモリ管理装置１０２は、記憶装置１０１からデュアルポートメモリ１０３の使用状況を読み込み、この使用状況に基づいて、ＣＰＵ１１１、１２１に対し、メモリアドレスを発生させ、またデータ送受信動作を開始させるための割込み信号を発生させる。  【選択図】      図１
2005284841.tif 000002
【特許請求の範囲】
【請求項１】
複数のＣＰＵと、
前記複数のＣＰＵ間でデータが送受信される際に、このデータの一時保存および中継を行うデュアルポートメモリと、
前記複数のＣＰＵの外部に設置され、前記送受信されるデータのサイズと前記デュアルポートメモリの使用状況とに基づいて、前記デュアルポートメモリにおいてデータが保存される領域のメモリアドレスと、この領域に対し各ＣＰＵがデータの書き込み若しくは読み出しを行うタイミングと、を管理する管理手段と、
を具備することを特徴とするデータ通信装置。
【請求項２】
互いにデータ送受信を行う複数のＣＰＵと、
前記複数のＣＰＵ間のデータ送受信に使用されるデュアルポートメモリと、
前記デュアルポートメモリの使用状況を保持する記憶装置と、
前記記憶装置から前記デュアルポートメモリの使用状況を読み込み、前記複数のＣＰＵ間で送受信されるデータのサイズと前記デュアルポートメモリの使用状況とに基づいて、各ＣＰＵに対し、前記デュアルポートメモリにおいて前記データの書き込み可能なメモリ領域のメモリアドレスと前記データの送受信を開始させるための割込み信号とを発生させる管理装置と、
を具備することを特徴とするデータ通信装置。
【請求項３】
前記管理装置は、
データ送信時は、前記記憶装置から前記デュアルポートメモリの使用状況を読み込み、前記データのサイズと前記デュアルポートメモリの使用状況とに基づいて、前記デュアルポートメモリにおける使用可能なメモリ領域を算出し、算出されたメモリ領域に対応するメモリアドレスを発生させ、このメモリアドレスを送信側のＣＰＵに割込みによって通知すると共に前記算出されたメモリ領域の属性を書き込み中に更新する一方、
データ受信時は、前記送信側のＣＰＵによって書き込みが完了したメモリ領域のメモリアドレスを受信側のＣＰＵに割込みによって通知すると共に前記書き込みが完了したメモリ領域の属性を読み込み中に更新する、
ことを特徴とする請求項２記載のデータ通信装置。
【請求項４】
前記管理装置は、
前記データの書き込み可能なメモリ領域を確保できない場合、送信側のＣＰＵからのデータ書き込み要求を保留し、受信側のＣＰＵがデータ受信を完了した後に、前記メモリ領域を確保可能か否か再度判断し、
確保可能な場合、確保されたメモリ領域のメモリアドレスを前記送信側のＣＰＵに割込みによって通知し、
確保不可能な場合、前記送信側のＣＰＵからのデータ書き込み要求を再度保留する、
ことを特徴とする請求項２または請求項３記載のデータ通信装置。
【請求項５】
前記管理装置は、
前記データの書き込み可能なメモリ領域を確保できないと判定された時点で一定時間の計時を開始するタイマを具備し、
前記一定時間が経過するまでに、前記データの書き込み可能なメモリ領域を確保できない場合、この旨を送信側のＣＰＵに通知する、
ことを特徴とする請求項１または請求項２記載のデータ通信装置。
【請求項６】
請求項１から請求項５のいずれかに記載のデータ通信装置を具備することを特徴とする通信端末装置。
【請求項７】
複数のＣＰＵと、前記複数のＣＰＵ間でデータが送受信される際に、このデータの一時保存および中継を行うデュアルポートメモリと、を具備するデータ通信装置において使用されるデータ通信方法であって、
前記デュアルポートメモリにおいてデータが保存される領域のメモリアドレスと、この領域に対し各ＣＰＵがデータの書き込み若しくは読み出しを行うタイミングとを、前記複数のＣＰＵの外部に設置された管理装置によって、前記送受信されるデータのサイズと前記デュアルポートメモリの使用状況とに基づいて管理する、
ことを特徴とするデータ通信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の回路間において、データの通信を行うデータ通信装置およびデータ通信方法に関するものであり、特に、デュアルポートメモリを使用して、複数のＣＰＵ間でデータ通信するデータ通信装置およびデータ通信方法に関するものである。
【背景技術】
【０００２】
図８は、従来のＣＰＵ間データ通信装置の構成を示すブロック図である（特許文献１参照）。
【０００３】
このＣＰＵ間データ通信装置においては、例えば、ＣＰＵ１１を送信側としてデータ通信を行う場合、ＣＰＵ１１がデュアルポートメモリ１５にデータを書き込むために、デュアルポートメモリ１５内の既読データアドレスを指し示すリードポインタ２３と、デュアルポートメモリ１５内の未読データアドレスを指し示すライトポインタ２１と、をＣＰＵ１１が読み込み、データ書き込みの可否およびデータの書き込める範囲をＣＰＵ１１において算出する必要がある。一方、受信側のＣＰＵ１３がデュアルポートメモリ１５からデータを読み出すためには、リードポインタ２３およびライトポインタ２１をＣＰＵ１３で読み込み、データの読み込める範囲をＣＰＵ１３において算出する必要がある。
【特許文献１】特開２００２−２０７７１３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、従来のＣＰＵ間データ通信装置は、デュアルポートメモリへの書き込みと読み込みとを行う場合、それぞれのＣＰＵがリードポインタとライトポインタとを読み取り、書き込み可能範囲もしくは読み込み可能範囲を算出する必要があるため、ＣＰＵの処理負荷を増大させる原因となっている。
【０００５】
本発明は、かかる点に鑑みてなされたものであり、データ送受信時に、それぞれのＣＰＵが、リードポインタとライトポインタとを読み取り、書き込み可能範囲もしくは読み込み可能範囲を算出することなく、デュアルポートメモリへの書き込みおよび読み込みを行うことができ、ＣＰＵの処理負荷を軽減することができるデータ通信装置およびデータ通信方法を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本発明のデータ通信装置は、複数のＣＰＵと、前記複数のＣＰＵ間でデータが送受信される際に、このデータの一時保存および中継を行うデュアルポートメモリと、前記複数のＣＰＵの外部に設置され、前記送受信されるデータのサイズと前記デュアルポートメモリの使用状況とに基づいて、前記デュアルポートメモリにおいてデータが保存される領域のメモリアドレスと、この領域に対し各ＣＰＵがデータの書き込み若しくは読み出しを行うタイミングと、を管理する管理手段と、を具備する構成を採る。
【０００７】
本発明のデータ通信装置は、互いにデータ送受信を行う複数のＣＰＵと、前記複数のＣＰＵ間のデータ送受信に使用されるデュアルポートメモリと、前記デュアルポートメモリの使用状況を保持する記憶装置と、前記記憶装置から前記デュアルポートメモリの使用状況を読み込み、前記複数のＣＰＵ間で送受信されるデータのサイズと前記デュアルポートメモリの使用状況とに基づいて、各ＣＰＵに対し、前記デュアルポートメモリにおいて前記データの書き込み可能なメモリ領域のメモリアドレスと前記データの送受信を開始させるための割込み信号とを発生させる管理装置と、を具備する構成を採る。
【０００８】
本発明のデータ通信装置は、上記の構成において、前記管理装置は、データ送信時は、前記記憶装置から前記デュアルポートメモリの使用状況を読み込み、前記データのサイズと前記デュアルポートメモリの使用状況とに基づいて、前記デュアルポートメモリにおける使用可能なメモリ領域を算出し、算出されたメモリ領域に対応するメモリアドレスを発生させ、このメモリアドレスを送信側のＣＰＵに割込みによって通知すると共に前記算出されたメモリ領域の属性を書き込み中に更新する一方、データ受信時は、前記送信側のＣＰＵによって書き込みが完了したメモリ領域のメモリアドレスを受信側のＣＰＵに割込みによって通知すると共に前記書き込みが完了したメモリ領域の属性を読み込み中に更新する構成を採る。
【０００９】
これらの構成によれば、データ送受信時に、それぞれのＣＰＵが、リードポインタとライトポインタとを読み取り、書き込み可能範囲もしくは読み込み可能範囲を算出することなく、デュアルポートメモリへの書き込みおよび読み込みを行うことができ、ＣＰＵの処理負荷を軽減することができる。
【００１０】
本発明のデータ通信装置は、上記の構成において、前記管理装置は、前記データの書き込み可能なメモリ領域を確保できない場合、送信側のＣＰＵからのデータ書き込み要求を保留し、受信側のＣＰＵがデータ受信を完了した後に、前記メモリ領域を確保可能か否か再度判断し、確保可能な場合、確保されたメモリ領域のメモリアドレスを前記送信側のＣＰＵに割込みによって通知し、確保不可能な場合、前記送信側のＣＰＵからのデータ書き込み要求を再度保留する構成を採る。
【００１１】
この構成によれば、送信側ＣＰＵが要求したデータサイズのメモリ領域を即座に確保できない場合でも、メモリ領域が確保できた時点で送信側ＣＰＵに送信データの書き込みを行わせることができる。
【００１２】
本発明のデータ通信装置は、上記の構成において、前記管理装置は、前記データの書き込み可能なメモリ領域を確保できないと判定された時点で一定時間の計時を開始するタイマを具備し、前記一定時間が経過するまでに、前記データの書き込み可能なメモリ領域を確保できない場合、この旨を送信側のＣＰＵに通知する構成を採る。
【００１３】
この構成によれば、送信側ＣＰＵが要求したデータサイズのメモリ領域を確保できない場合、送信側ＣＰＵが長時間に渡ってデータ送信を待たされることを防ぐことができる。
【００１４】
本発明の通信端末装置は、上記いずれかに記載のデータ通信装置を具備する構成を採る。
【００１５】
この構成によれば、上記と同様の作用効果を有する通信端末装置を提供することができる。
【００１６】
本発明のデータ通信方法は、複数のＣＰＵと、前記複数のＣＰＵ間でデータが送受信される際に、このデータの一時保存および中継を行うデュアルポートメモリと、を具備するデータ通信装置において使用されるデータ通信方法であって、前記デュアルポートメモリにおいてデータが保存される領域のメモリアドレスと、この領域に対し各ＣＰＵがデータの書き込み若しくは読み出しを行うタイミングとを、前記複数のＣＰＵの外部に設置された管理装置によって、前記送受信されるデータのサイズと前記デュアルポートメモリの使用状況とに基づいて管理するようにした。
【００１７】
この方法によれば、データ送受信時に、それぞれのＣＰＵが、リードポインタとライトポインタとを読み取り、書き込み可能範囲もしくは読み込み可能範囲を算出することなく、デュアルポートメモリへの書き込みおよび読み込みを行うことができ、ＣＰＵの処理負荷を軽減することができる。
【発明の効果】
【００１８】
以上説明したように、本発明によれば、データ送受信時に、それぞれのＣＰＵが、リードポインタとライトポインタとを読み取り、書き込み可能範囲もしくは読み込み可能範囲を算出することなく、デュアルポートメモリへの書き込みおよび読み込みを行うことができ、ＣＰＵの処理負荷を軽減することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の実施の形態について、添付図面を参照して詳細に説明する。なお、ここでは、２つのＣＰＵ間でデータ送受信を行う場合を例にとって説明する。
【００２０】
（実施の形態１）
図１は、本発明の実施の形態１に係るデータ通信装置の主要な構成を示すブロック図である。
【００２１】
本実施の形態に係るデータ通信装置は、記憶装置１０１、割込み／メモリ管理装置１０２、デュアルポートメモリ１０３、ＣＰＵ１１１、割込み信号線１１２、割込み信号線１１３、ローカルバス１１４、ＣＰＵ１２１、割込み信号線１２２、割込み信号線１２３、およびローカルバス１２４を有する。
【００２２】
本実施の形態に係るデータ通信装置の各部は以下の動作を行う。
【００２３】
ＣＰＵ１１１およびＣＰＵ１２１は、複数のＣＰＵ間でデータの送受信を行う。デュアルポートメモリ１０３は、データの送受信に用いられる。記憶装置１０１は、デュアルポートメモリ１０３のメモリ使用状況を保持する。割込み／メモリ管理装置１０２は、記憶装置１０１からデュアルポートメモリ１０３のメモリ使用状況の読み込みおよび更新を行い、ＣＰＵ１１１あるいはＣＰＵ１２１に対しメモリアドレスを発生させ、ＣＰＵ１１１およびＣＰＵ１２１にデータ送受信動作を開始させるための割込み信号を発生させる。割込み信号線１１２、割込み信号線１１３、割込み信号線１２２、および割込み信号線１２３は、割込み信号を伝達する。ローカルバス１１４は、ＣＰＵ１１１と割込み／メモリ管理装置１０２と記憶装置１０１との間でデータを送受信するためのものである。ローカルバス１２４は、ＣＰＵ１２１と割込み／メモリ管理装置１０２と記憶装置１０１との間でデータを送受信するためのものである。
【００２４】
次いで、上記構成を有するデータ通信装置全体の動作について説明する。
【００２５】
図２は、データ通信装置の各部の一連の動作を示すシーケンス図である。なお、ここでは、ＣＰＵ１１１からＣＰＵ１２１へデータを送信する場合を例にとって説明する。
【００２６】
送信側のＣＰＵ１１１は、データをデュアルポートメモリ１０３に書き込むため、割込み／メモリ管理装置１０２に対し、書き込みたいデータサイズを含むデータ送信要求を送信する（ＳＴ１１１０）。割込み／メモリ管理装置１０２は、記憶装置１０１に保存されているデュアルポートメモリ１０３のメモリ使用状況を読み込むため、記憶装置１０１に対しメモリ使用状況要求を送信する（ＳＴ１１２０）。記憶装置１０１は、保存されているデュアルポートメモリ１０３のメモリ使用状況を割込み／メモリ管理装置１０２に応答する（ＳＴ１１３０）。割込み／メモリ管理装置１０２は、読み取ったデュアルポートメモリ１０３のメモリ使用状況と、ＳＴ１１１０のデータ送信要求に含まれている書き込みデータサイズとを比較し、要求されているデータサイズと同等のメモリ領域が確保可能か否かを判定する（ＳＴ１１３５）。メモリ領域が確保可能である場合、割込み／メモリ管理装置１０２は、確保されたメモリ領域が送信側ＣＰＵ１１１によって書き込み使用中であることを示すため、記憶装置１０１に対しメモリ使用状況更新要求を行ない（ＳＴ１１４０）、このメモリ領域の属性を書き込み使用中を示す情報によって更新する。また、割込み／メモリ管理装置１０２は、記憶装置１０１からメモリ使用状況更新応答が行われ次第（ＳＴ１１５０）、送信側のＣＰＵ１１１に対し、割込みによりデータ送信応答を送信する（ＳＴ１１６０）。なお、このデータ送信応答は、デュアルポートメモリ１０３の使用可能なメモリ領域の開始アドレス（この領域の先頭アドレス）を含んでいる。ＳＴ１１６０のデータ送信応答を受信した送信側ＣＰＵ１１１は、デュアルポートメモリ１０３の使用可能なメモリ領域の開始アドレスからデータ送信を開始し、データの書き込みを開始する（ＳＴ１１７０）。そして、送信側のＣＰＵ１１１は、データの書き込みが終了次第、割込み／メモリ管理装置１０２に対しデータ送信完了通知を送信する（ＳＴ１１８０）。
【００２７】
次に、ＳＴ１１８０においてデータ送信完了を通知された割込み／メモリ管理装置１０２は、デュアルポートメモリ１０３内の使用可能なメモリ領域（ＳＴ１１６０のデータ送信応答によって開始アドレスが送信されたメモリ領域）が受信側ＣＰＵ１２１によって読み込み使用中であることを示すため、記憶装置１０１に対しメモリ使用状況更新要求を行ない（ＳＴ１１９０）、このメモリ領域の属性を読み込み使用中を示す情報によって更新する。また、割込み／メモリ管理装置１０２は、記憶装置１０１からメモリ使用状況更新応答が行われ次第（ＳＴ１２００）、受信側のＣＰＵ１２１に対し、割込みによりデータ受信要求を送信する（ＳＴ１２１０）。なお、このデータ受信要求は、送信側のＣＰＵ１１１が送信データを書き込んだデュアルポートメモリ１０３のメモリ領域の開始アドレスおよび終了アドレス（もしくは書き込んだデータサイズ）を含んでいる。ＳＴ１２１０のデータ受信要求を受信した受信側ＣＰＵ１２１は、デュアルポートメモリ１０３内のメモリ領域の、指示された開始アドレスから終了アドレスまで、または指示された開始アドレスからデータサイズ分だけ、データ受信を開始し、データの読み込みを開始する（ＳＴ１２２０）。そして、データの読み込みが終了次第、受信側ＣＰＵ１２１は、割込み／メモリ管理装置１０２に対し、データ受信完了通知を送信する（ＳＴ１２３０）。なお、このデータ受信完了通知は、デュアルポートメモリ１０３内の、データの読み込みが完了したメモリ領域の開始アドレスを含んでいる。
【００２８】
ＳＴ１２３０においてデータ受信完了を通知された割込み／メモリ管理装置１０２は、何れのＣＰＵもデュアルポートメモリ１０３を使用中ではないことを示すため、記憶装置１０１に対しメモリ使用状況更新要求を行ない（ＳＴ１２４０）、読み込みが完了したデュアルポートメモリ１０３のメモリ領域（ＳＴ１２３０のデータ受信完了通知に開始アドレスが含まれていたメモリ領域）の属性を更新する。記憶装置１０１から割込み／メモリ管理装置１０２に対し、メモリ使用状況更新応答が行われることによって、送信側のＣＰＵ１１１から受信側のＣＰＵ１２１へのデータ送信が完了する（ＳＴ１２５０）。
【００２９】
なお、ＣＰＵ１２１からＣＰＵ１１１へデータを送信する場合も、上記と同様のシーケンスによって行うことが可能である。
【００３０】
図３は、記憶装置１０１内部のメモリ使用状況保持テーブルの内容の一例を示す図である。このデータテーブルは、デュアルポートメモリ１０３のメモリ使用状況を保持するものである。
【００３１】
このデータテーブルは、開始アドレスＡ１と終了アドレスＡ２と領域属性Ｐ１とで構成される。ＣＰＵ１１１が書き込み使用中の場合には、領域属性Ｐ１は「ＣＰＵ１１１Ｗ」と記述され、ＣＰＵ１２１が書き込み使用中の場合は「ＣＰＵ１２１Ｗ」と記述される。また、ＣＰＵ１１１が読み込み使用中の場合は、領域属性Ｐ１は「ＣＰＵ１１１Ｒ」と記述され、ＣＰＵ１２１が読み込み使用中の場合は「ＣＰＵ１２１Ｒ」と記述される。一方、何れのＣＰＵもデュアルポートメモリ１０３を使用していない場合には、領域属性Ｐ１には、使用していないことを示すフラグが記述される。なお、このデータテーブルでは、終了アドレスＡ２の代わりに、書き込む（または、書き込まれた）データの領域サイズを用いることも可能である。
【００３２】
このように、本実施の形態によれば、記憶装置１０１および割り込み／メモリ管理装置１０２を設け、記憶装置１０１には、デュアルポートメモリ１０３のメモリ使用状況を保持させ、一方、割り込み／メモリ管理装置１０２には、記憶装置１０１に保持されている内容（書き込みデータサイズ）に基づいて、デュアルポートメモリ１０３において利用可能なメモリ領域（書き込み可能範囲、読み込み可能範囲）のメモリアドレスを算出させ、これをＣＰＵ１１１およびＣＰＵ１２１に通知させる。各ＣＰＵは、割り込み／メモリ管理装置１０２から通知されたメモリアドレスに従って、デュアルポートメモリ１０３へのデータの書き込みまたは読み込みを行う。
【００３３】
すなわち、本実施の形態の特徴は、データの送受信を行うＣＰＵとは別に、デュアルポートメモリのメモリ領域を一元管理する管理装置を設け、各ＣＰＵは、この管理装置からの通知に従ってデータの書き込みまたは読み込みを行うことである。
【００３４】
この構成を採ることにより、データ送受信時に各ＣＰＵが、デュアルポートメモリへの書き込みと読み込みを行うリードポインタとライトポインタとを読み取り、書き込み可能範囲または読み込み可能範囲を算出する必要がなくなる。よって、ＣＰＵの処理負荷を軽減させることができる。
【００３５】
（実施の形態２）
本発明の実施の形態２に係るデータ通信装置は、実施の形態１に係るデータ通信装置と同様の基本的構成を有している。よって、その説明を省略する。
【００３６】
図４は、本実施の形態に係るデータ通信装置の各部の一連の動作を示すシーケンス図である。ここでも、ＣＰＵ１１１からＣＰＵ１２１へデータを送信する場合を例にとって説明する。なお、本実施の形態に係る一連の動作は、実施の形態１の図２に示した一連の動作と同一のステップを一部有しており、同一のステップには同一の符号を付す。
【００３７】
ＳＴ１１１０〜ＳＴ１１３５の処理は、実施の形態１と同一である。本実施の形態の特徴は、ＳＴ１１３５の判定において、ＣＰＵ１１１から要求されたデータサイズと同等のメモリ領域をデュアルポートメモリ１０３内に確保できないと判定された場合の後続処理を規定したことである。
【００３８】
かかる場合、割込み／メモリ管理装置１０２は、ＳＴ１１１０のデータ送信要求に対する応答を保留して、このデータ送信要求に含まれるデータサイズ等の情報を内部メモリに一時保存する。そして、受信側のＣＰＵ１２１からデータ受信完了通知を受信するまで待ち処理を行う（ＳＴ２０１０）。
【００３９】
その後、受信側ＣＰＵ１２１からデータ受信完了通知を受信した場合（ＳＴ２０２０）、割込み／メモリ管理装置１０２は、該当するメモリ領域の属性を何れのＣＰＵも使用中ではないことを示す情報で更新するために、メモリ使用状況更新要求を送信し（ＳＴ２０３０）、これに対するメモリ使用状況更新応答を受信（ＳＴ２０４０）することによって、メモリ使用状況の更新が完了したことを認識する。割込み／メモリ管理装置１０２は、メモリ使用状況の更新認識後に、内部メモリに一時保存しておいた情報に含まれるデータサイズと同等の使用可能メモリ領域がデュアルポートメモリ１０３内に確保可能かを再度判定する（ＳＴ２０５０）。
【００４０】
ＳＴ２０５０においてメモリ領域が確保可能と判定された場合には、実施の形態１で既に示したように、割込み／メモリ管理装置１０２は、記憶装置１０１に対しメモリ使用状況更新要求を行ない（ＳＴ１１４０）、このメモリ領域の属性を書き込み使用中に更新する。また、メモリ使用状況更新応答が行われ次第（ＳＴ１１５０）、割込み／メモリ管理装置１０２は、データ送信応答を送信する（ＳＴ１１６０）。このデータ送信応答を受信した送信側ＣＰＵ１１１は、データの書き込みを開始する（ＳＴ１１７０）。そして、送信側のＣＰＵ１１１は、データの書き込みが終了次第、割込み／メモリ管理装置１０２に対しデータ送信完了通知を送信する（ＳＴ１１８０）。その後の手順についても、実施の形態１と同様である。
【００４１】
なお、ＳＴ２０５０において、再度、メモリ領域が確保可能でなかった場合には、ＳＴ２０１０〜ＳＴ２０５０の処理を繰り返す。
【００４２】
このように、本実施の形態によれば、ＣＰＵのデータ送信要求に対し、デュアルポートメモリ内にデータ書き込みに必要なサイズのメモリ領域を即座に確保できない場合は、このメモリ領域が確保できるまでＣＰＵにデータ送信を待たせ、メモリ領域が確保できた時点で、このＣＰＵに送信データの送信（書き込み）を行わせる。
【００４３】
（実施の形態３）
図５は、本発明の実施の形態３に係るデータ通信装置の主要な構成を示すブロック図である。なお、このデータ通信装置は、実施の形態１に示したデータ通信装置と同様の基本的構成を有しており、同一の構成要素には同一の符号を付し、その説明を省略する。
【００４４】
本実施の形態の特徴は、タイマ３０１をさらに有し、送信側のＣＰＵによってデータ書き込みが要求され、要求された書き込みデータサイズと同等のメモリ領域を確保できない場合に、一定時間（タイマ満了時間）を計時し、タイマ満了を割込み／メモリ管理装置１０２に通知することである。
【００４５】
図６は、本実施の形態に係るデータ通信装置の各部の一連の動作を示すシーケンス図である。ここでも、ＣＰＵ１１１からＣＰＵ１２１へデータを送信する場合を例にとって説明する。なお、ＳＴ１１１０〜ＳＴ１１３５の処理は、実施の形態１の図２で既に示したステップと同一のものであり、その説明を省略する。
【００４６】
ＳＴ１１３５の判定において、メモリ領域をデュアルポートメモリ１０３内に確保できないと判定された場合、割込み／メモリ管理装置１０２は、ＳＴ１１１０のデータ送信要求に対する応答を保留して、このデータ送信要求に含まれるデータサイズ等の情報を内部メモリに一時保存すると共に、タイマ３０１にタイマ開始要求を送信する（ＳＴ３０１０）。なお、このタイマ開始要求には、計時開始の指示およびタイマ満了時間情報の双方が含まれている。タイマ３０１は、指示されたタイマ満了時間を計時し、この時間経過後、タイマ満了を割込み／メモリ管理装置１０２に通知する。
【００４７】
タイマ３０１は、タイマ満了までにＣＰＵ１１１から要求されているデータサイズと同等のメモリ領域を確保できなかった場合、タイマ満了通知を割込み／メモリ管理装置１０２に送信する（ＳＴ３０２０）。タイマ満了通知を受信した割込み／メモリ管理装置１０２は、送信側のＣＰＵ１１１に対し、データ送信拒否応答を送信する（ＳＴ３０３０）。
【００４８】
図７は、タイマが満了するまでにメモリ領域を確保できた場合、すなわち、タイマ満了までに割込み／メモリ管理装置１０２が受信側ＣＰＵ１２１からデータ受信完了通知を受信した場合の一連の処理を示すシーケンス図である。なお、ＳＴ１１１０〜ＳＴ３０１０の処理は、既に説明した通りである。
【００４９】
ＣＰＵ１２１からデータ受信完了通知を受信した場合（ＳＴ３１００）、割込み／メモリ管理装置１０２は、メモリ使用状況更新要求を送信し（ＳＴ３１１０）、これに対するメモリ使用状況更新応答を受信（ＳＴ３１２０）することによって、メモリ使用状況の更新が完了したことを認識し、この時点でメモリ領域が確保可能かを再度判定する（ＳＴ３１３０）。メモリ領域が確保可能な場合には、割込み／メモリ管理装置１０２は、タイマ３０１に対しタイマ停止要求を送信し（ＳＴ３１４０）、タイマを停止させる。
【００５０】
その後、割込み／メモリ管理装置１０２は、実施の形態１で既に示したように、記憶装置１０１に対しメモリ使用状況更新要求を行ない（ＳＴ１１４０）、このメモリ領域の属性を書き込み使用中に更新する。また、メモリ使用状況更新応答が行われ次第（ＳＴ１１５０）、割込み／メモリ管理装置１０２は、データ送信応答を送信する（ＳＴ１１６０）。このデータ送信応答を受信した送信側ＣＰＵ１１１は、データの書き込みを開始する（ＳＴ１１７０）。そして、送信側のＣＰＵ１１１は、データの書き込みが終了次第、割込み／メモリ管理装置１０２に対しデータ送信完了通知を送信する（ＳＴ１１８０）。その後の手順についても、実施の形態１と同様である。
【００５１】
なお、ＳＴ３１３０において、再度、メモリ領域が確保可能でなかった場合には、ＳＴ３１００のように、ＣＰＵ１２１からデータ受信完了通知を再度受信するまで待ち処理を行い、その後、ＳＴ３１１０〜ＳＴ３１３０の処理を繰り返す。
【００５２】
このように、本実施の形態によれば、送信側のＣＰＵが要求した書き込みデータサイズと同等のメモリ領域を確保することができない場合、この送信側ＣＰＵが長時間に渡ってデータ送信を待たされることを防ぐことができる。
【００５３】
なお、上記のタイマ満了時間は、送信側のＣＰＵ１１１が、送信データに応じた適切な時間を設定するようにしても良い。
【００５４】
また、割込み／メモリ管理装置１０２は、ＳＴ３０３０においてデータ送信拒否応答を送信する際に、その時点でのデュアルポートメモリ１０３の使用可能なメモリ領域のサイズを通知するようにしても良い。
【００５５】
本発明に係るデータ通信装置は、上記の実施の形態１〜３に限定されず、種々変更して実施することが可能である。
【００５６】
本発明に係るデータ通信装置は、移動体通信システムにおける通信端末装置および基地局装置に搭載することも可能であり、これにより上記と同様の作用効果を有する通信端末装置および基地局装置を提供することができる。
【００５７】
なお、ここでは、２つのＣＰＵ間でデータが送受信される場合を例にとって説明したが、ＣＰＵの数は２つに限定されず、本発明に係るデータ通信装置は、複数のＣＰＵ間でデータを送受信する場合にも適用することができる。また、データ送受信の相手は、ＣＰＵに限定されず、他の回路であっても良い。
【００５８】
また、ここでは、本発明をハードウェアで構成する場合を例にとって説明したが、本発明はソフトウェアで実現することも可能である。
【産業上の利用可能性】
【００５９】
本発明に係るデータ通信装置およびデータ通信方法は、デュアルポートメモリを使用して、複数のＣＰＵ間でデータを送受信するシステム等の用途に適用できる。
【図面の簡単な説明】
【００６０】
【図１】実施の形態１に係るデータ通信装置の主要な構成を示すブロック図
【図２】実施の形態１に係るデータ通信装置の各部の一連の動作を示すシーケンス図
【図３】実施の形態１に係るメモリ使用状況保持テーブルの内容の一例を示す図
【図４】実施の形態２に係るデータ通信装置の各部の一連の動作を示すシーケンス図
【図５】実施の形態３に係るデータ通信装置の主要な構成を示すブロック図
【図６】実施の形態３に係るデータ通信装置の各部の一連の動作を示すシーケンス図（タイマ満了までにメモリ領域を確保できなかった場合）
【図７】実施の形態３に係るデータ通信装置の各部の一連の動作を示すシーケンス図（タイマ満了までにメモリ領域を確保できた場合）
【図８】従来のＣＰＵ間データ通信装置の構成を示すブロック図
【符号の説明】
【００６１】
１０１  記憶装置
１０２  割込み／メモリ管理装置
１０３  デュアルポートメモリ
１１１、１２１  ＣＰＵ
３０１  タイマ
【図１】
2005284841.tif 000003
【図２】
2005284841.tif 000004
【図３】
2005284841.tif 000005
【図４】
2005284841.tif 000006
【図５】
2005284841.tif 000007
【図６】
2005284841.tif 000008
【図７】
2005284841.tif 000009
【図８】
2005284841.tif 000010