(57)【要約】【課題】本発明は、入力データを各バッファに格納した後に加算し、シフトレジスタに格納することによって平滑化することを目的とする。【解決手段】本発明によるデータ処理方法は、入力データ（１２）を複数のバッファ（２〜５）に格納した後に各加算器（２２〜２４）で加算した後にシフトレジスタ（２５）に格納してシフトすることにより平滑データ（２５ａ）を得る方法である。【選択図】        図１
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【特許請求の範囲】
【請求項１】
データ処理部（１）に設けられた複数のデータ格納用バッファ（２〜５）に対して、取得した入力データ（１２）を順次格納し、前記各バッファ（２〜５）からのデータを平滑処理部（２０）の各加算器（２２〜２４）で加算してシフトレジスタ（２５）に格納した後に前記シフトレジスタ（２５）から平滑データ（２５ａ）として出力することを特徴とするデータ処理方法。
【請求項２】
前記データ格納用バッファ（２〜５）は４個よりなり、前記加算器（２２〜２４）は３個よりなり、前記入力データ（１２）は４個よりなることを特徴とする請求項１記載のデータ処理方法。
【請求項３】
前記各データ格納用バッファ（２〜５）に供給するクロック信号（１０）の周波数を上げることにより、前記各入力データ（１２）を平滑処理部（２０）へ送り込む速度を上げることを特徴とする請求項１又は２記載のデータ処理方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ処理方法に関し、特に、入力データをバッファを介して平滑処理部へ送り込み、平滑データとして取り出すことにより入力データの平滑化を行い、外乱の影響を抑えて精度向上を行うための新規な改良に関する。
【０００２】
【従来の技術】
従来、用いられていたこの種のデータ処理方法においては、社内製作であるため、その方法を示す特許文献は開示していないが、各バッファに格納された入力データは、平滑処理部を用いることなく、読み出されて、後段側へ送られていた。
【０００３】
【発明が解決しようとする課題】
従来のモータ処理方法は、以上のように構成されていたため、次のような課題が存在していた。
すなわち、各バッファに格納された入力データが平滑処理されることなく、後段側へ送られるため、取得したデータがノイズ等の原因で異常な値であった場合、瞬間的に発生する異常な値が後段側のデータ処理で悪影響を与え、装置等の異常動作又は暴走等を招く恐れがあった。
【０００４】
本発明は、以上のような課題を解決するためになされたもので、特に、入力データをバッファを介して平滑処理部へ送り込み、平滑データとして取り出すことにより入力データの平滑化を行い、外乱の影響を抑えて精度向上を行うようにしたデータ処理方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によるデータ処理方法は、データ処理部に設けられた複数のデータ格納用バッファに対して、取得した入力データを順次格納し、前記各バッファからのデータを平滑処理部の各加算器で加算してシフトレジスタに格納した後に前記シフトレジスタから平滑データとして出力する方法であり、また、前記データ格納用バッファは４個よりなり、前記加算器は３個よりなり、前記入力データは４個よりなる方法であり、また、前記各データ格納用バッファに供給するクロック信号の周波数を上げることにより、前記各入力データを平滑処理部へ送り込む速度を上げる方法である。
【０００６】
【発明の実施の形態】
以下、図面と共に本発明によるデータ処理方法の好適な実施の形態について説明する。
図１において符号１で示されるものはデータ処理部であり、このデータ処理部１は、第１、第２、第３、第４データ格納用バッファ２、３、４、５からなると共に、周知のＦＰＧＡ又はＰＬＤ等のプログラマブルなロジックを内蔵したデバイスから構成されている。
【０００７】
前記各データ格納用バッファ２〜５には、外部からクロック信号１０及びリセット信号１３が同時に入力できるように構成され、外部のデータバス１１を経た入力データ１２は第１データ格納用バッファ２に入力されている。
前記入力データ１２は、第１データ格納用バッファ２に格納された後に、第２〜第４データ格納用バッファ３〜４に対して順次格納されるように構成されている。
【０００８】
前記各データ格納用バッファ２〜５に格納された前記入力データ１２は、平滑処理部２０に対して第１〜第４入力データ１２ａ、１２ｂ、１２ｃ、１２ｄとして入力され、平滑処理が行われて平滑データ２１として後段側の他の回路、装置等に送られる。
【０００９】
前記平滑処理部２０は、図２に示されるように構成され、前記各入力データ１２ａ〜１２ｄの中、第１、第２データ１２ａ、１２ｂは第１加算器２２に入力されて加算され、第３、第４データ１２ｃ、１２ｄは第２加算器２３に入力されて加算されている。
【００１０】
前記第１、第２加算器２２、２３からの第１、第２加算入力データ２２ａ、２３ａは、第３加算器２４に入力されて加算され、この第３加算器２４からの第３加算入力データ２４ａがバッファとしてのシフトレジスタ２５に格納され、このシフトレジスタ２５から平滑データ２５ａが出力されるように構成されている。
【００１１】
次に、動作について述べる。前記入力データ１２の中の平滑対象データは、データバス１１を経て第１データ格納用バッファ２にクロック信号１０に同期して格納される。
この第１データ格納用バッファ２に取得された入力データ１２は、順次、第２、第３、第４データ格納用バッファ３、４、５に格納される。
【００１２】
前記第１〜第４データ格納用バッファ２〜５に格納された入力データ１２の中の平滑対象データは、第１〜第４入力データ１２ａ〜１２ｄとして平滑処理部２０の第１、第２加算器２２、２３に二分して入力されて加算される。
【００１３】
前記第１、第２加算器２２、２３からの第１、第２加算入力データ２２ａ、２３ａは、第３加算器２４にて加算され、第３加算入力データ２４ａとしてシフトレジスタ２５に格納され、このシフトレジスタ２５から順次シフトして平滑データ２５ａとして後段側へ送られる。
【００１４】
また、前記データ処理部１は、周知の高速処理型のＦＰＧＡ又はＰＬＤ等で構成されているため、クロック信号１０の周波数を上げることにより、多くのデータを平滑することができ、ノイズ等の影響を低減させることができる。尚、各データ格納用バッファ２〜５は、４段以外も可である。
【００１５】
【発明の効果】
本発明によるデータ処理方法は、以上のように構成されているため、次のような効果を得ることができる。
すなわち、データバスからの入力データを複数のバッファに取得して順次格納し、各バッファの入力データの和を後段のシフトレジスタに格納し、シフトすることにより平滑処理をしているため、瞬間的に発生する異常な値の影響を軽減することができる。
【図面の簡単な説明】
【図１】本発明によるデータ処理方法を示すブロック図である。
【図２】図１の平滑処理部の構成を示すブロック図である。
【符号の説明】
１    データ処理部
２〜５    第１〜第４データ格納用バッファ
１０    クロック信号
１２    入力データ
１２ａ〜１２ｄ    第１〜第４入力データ
２０    平滑処理部
２１    平滑データ
２２〜２４    第１〜第３加算器
２５    シフトレジスタ
【図１】
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【図２】
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