(57)【要約】【課題】ゲート電極の低抵抗化を実現するとともに終端部での耐圧安定性を確保する。【解決手段】パワーＭＯＳＦＥＴ１において、終端部の領域Ｒｔを画定する酸化膜１０をドリフト層１０２の上に直接形成する。酸化膜１０のセル部側の端部をマスクとするイオン注入および熱処理により終端部ベース領域４０の表面層に高濃度不純物拡散層４２を形成する。酸化膜１０のセル部側の端面にサイドウォールスペーサ１６を形成し、ゲート電極のサイドウォールスペーサ１１４と酸化膜１０のサイドウォールスペーサ１６とをマスクとして金属シリサイド層４４を自己整合的に形成する。【選択図】  図１
2005005438.tif 000002
【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の第１の主面に形成され、第１の領域と、この第１の領域の外周に位置する第２の領域と、を有する第１導電型のドリフト層と、
前記ドリフト層の前記第１の領域に形成されたセル部であって、前記第１の領域の表面層に選択的に形成された第２導電型の第１のベース領域と、この第１のベース層の表面層に選択的に形成された第１導電型のソース領域と、前記第１のベース領域の表面層と前記ソース領域の表面層とに共通に形成された第１の金属化合物と、前記第１のベース領域および前記ソース領域の上に第１の絶縁膜を介して形成され、上面に形成された第２の金属化合物を有する制御電極と、を含むセル部と、
前記ドリフト層の前記第２の領域に形成され、空乏層を伸ばすことにより電界を緩和して耐圧を維持する終端部であって、前記第１導電型のドリフト層の前記第２の領域における表面層に選択的に形成された第２導電型の第２のベース領域と、この第２のベース領域の表面層に形成された第２導電型の不純物拡散領域と、この不純物拡散領域内の表面層に設けられ、その前記終端部側の端面が前記不純物拡散領域の前記終端部側の端面よりも前記セル部側に位置するように形成された第３の金属化合物と、を含む終端部と、
前記第１の金属化合物と前記第３の金属化合物に共通に接触するように形成された第１の主電極と、
前記半導体基板の前記第１の主面とは逆の第２の主面に形成された第２の主電極と、
を備える半導体装置。
【請求項２】
第１導電型の半導体基板と、
前記半導体基板の第１の主面に形成され、第１の領域と、この第１の領域の外周に位置する第２の領域と、を有する第１導電型のドリフト層と、
前記ドリフト層の前記第１の領域に形成されたセル部であって、前記第１の領域の表面層に選択的に形成された第２導電型の第１のベース領域と、この第１のベース層の表面から前記第１のドリフト層内に至るまで形成されたトレンチと、前記トレンチの底面および側面に形成された第１の絶縁膜と、第１のベース層の表面層で前記第１の絶縁膜に接触するように選択的に形成された第１導電型のソース領域と、前記第１のベース領域の表面層と前記ソース領域の表面層とに共通に形成された第１の金属化合物と、前記トレンチ内の前記第１の絶縁膜を埋め込むように形成され、上面に形成された第２の金属化合物を有する制御電極と、を含むセル部と、
前記ドリフト層の前記第２の領域に形成され、空乏層を伸ばすことにより電界を緩和して耐圧を維持する終端部であって、前記第１導電型のドリフト層の前記第２の領域における表面層に選択的に形成された第２導電型の第２のベース領域と、この第２のベース領域の表面層に形成された第２導電型の不純物拡散領域と、この不純物拡散領域内の表面層に設けられ、その前記終端部側の端面が前記不純物拡散領域の前記終端部側の端面よりも前記セル部側に位置するように形成された第３の金属化合物と、を含む終端部と、
前記第１の金属化合物と前記第３の金属化合物に共通に接触するように形成された第１の主電極と、
前記半導体基板の前記第１の主面とは逆の第２の主面に形成された第２の主電極と、
を備える半導体装置。
【請求項３】
前記ドリフト層の前記第２の領域であって前記第３の金属化合物の前記終端部側端面のさらに周辺の領域表面に形成され、上面にフィールドプレート電極が形成された第２の絶縁膜をさらに備え、
前記不純物拡散領域は、前記第２の絶縁膜の前記セル部側の端部に対して自己整合的に形成されている、請求項１または２に記載の半導体装置。
【請求項４】
前記第２の絶縁膜は前記第１の絶縁膜よりも厚く形成される、請求項３に記載の半導体装置。
【請求項５】
前記ドリフト層の前記第２の領域であって前記第３の金属化合物の前記終端部側端面のさらに周辺の領域表面に、前記第１の絶縁膜よりも厚く形成された第２の絶縁膜をさらに備え、
前記不純物拡散領域は、前記第２の絶縁膜の前記セル部側の端部に対して自己整合的に形成されている、請求項１または２に記載の半導体装置。
【請求項６】
前記第２の絶縁膜は、前記セル部側の端面に形成された第１のサイドウォールスペーサを有し、
前記第３の金属化合物は、前記第１のサイドウォールスペーサに対して自己整合的に形成される、
請求項３乃至５のいずれかに記載の半導体装置。
【請求項７】
前記不純物拡散領域の前記終端部側の端部の表面に形成され、前記不純物拡散領域を形成するための第２導電型不純物の通過を許容する程度の厚さを有する第３の絶縁膜をさらに備える、請求項３乃至６のいずれかに記載の半導体装置。
【請求項８】
前記制御電極は、ストライプの平面形状をなすように形成され、
前記第３の金属化合物の前記終端部側の端面と、前記不純物拡散領域の前記終端部側端面との距離は、前記制御電極の前記ストライプの長手方向と直交する方向における前記不純物拡散領域の拡散深さと、前記第１のサイドウォールスペーサの幅とにより確保される、請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記第３の金属化合物の前記終端部側の端面と、前記不純物拡散領域の前記終端部側端面との距離は、０．２μｍ以上である、請求項６に記載の半導体装置。
【請求項１０】
前記制御電極の側面に設けられた第２のサイドウォールスペーサをさらに備え、
前記第１の金属化合物と前記第２の金属化合物とは前記第２のサイドウォールスペーサにより絶縁される、請求項１乃至９のいずれかに記載の半導体装置。
【請求項１１】
前記第２の金属化合物は前記第２のサイドウォールスペーサの上まで延設されることを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記フィールドプレート電極の上面に形成された第４の金属化合物をさらに備える、請求項３乃至１１のいずれかに記載の半導体装置。
【請求項１３】
前記フィールドプレート電極は、前記第１の主電極または前記制御電極と実質的に同一の電位が印加される、ことを特徴とする請求項３乃至１２のいずれかに記載の半導体装置。
【請求項１４】
第１導電型の半導体基板の第１の主面に、セル部となる第１の領域と、この第１の領域の外周に位置して空乏層を伸ばすことにより電界を緩和して耐圧を維持する終端部となる第２の領域と、を有する第１導電型のドリフト層を形成する工程と、
前記ドリフト層上の前記第２の領域に、第１の厚さの第１の絶縁膜を形成する工程と、
前記ドリフト層上の前記第１の領域に前記第１の厚さよりも薄い第２の厚さを有する第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に電極材料を堆積させ、パターニングすることで制御電極を形成する工程と、
前記制御電極および前記第１の絶縁膜をマスクとして第２導電型の不純物を前記ドリフト層に注入した後に熱処理で拡散させることにより、前記第１の領域に第１のベース領域を形成し、前記第２の領域に第２のベース領域を形成する工程と、
前記制御電極の上に形成したレジストと前記第１の絶縁膜をマスクとして第２導電型の不純物を前記第２のベース領域に注入した後に熱処理で拡散させることにより、前記第２のベース領域の表面層に不純物拡散領域を選択的に形成する工程と、
前記第１のベース領域の表面層に第１導電型のソース領域を選択的に形成する工程と、
前記ソース領域、前記制御電極および前記不純物拡散領域の上に金属材料を堆積させ、熱処理により前記ソース領域、前記制御電極および前記不純物拡散領域と前記金属材料とをそれぞれ反応させた後、前記金属材料を選択的に除去することにより、前記ソース領域および前記制御電極の表面層に第１の金属化合物および第２の金属化合物をそれぞれ形成するとともに、その前記終端部側の端面が前記不純物拡散領域の前記終端部側の端面よりも前記セル部側に位置するように前記不純物拡散領域内の表面層に第３の金属化合物を形成する工程と、
を備える半導体装置の製造方法。
【請求項１５】
第１導電型の半導体基板の第１の主面に、セル部となる第１の領域と、この第１の領域の外周に位置して空乏層を伸ばすことにより電界を緩和して耐圧を維持する終端部となる第２の領域と、を有する第１導電型のドリフト層を形成する工程と、
前記ドリフト層上の前記第２の領域に、第１の厚さの第１の絶縁膜を形成する工程と、
第２導電型の不純物を前記ドリフト層に注入した後に熱処理で拡散させることにより、ベース領域を形成する工程と、
レジストを用いて第２導電型の不純物を前記ベース領域に注入した後に熱処理で拡散させることにより、前記第２の領域における前記ベース領域の表面層に不純物拡散領域を選択的に形成する工程と、
前記第１の領域における前記ベース領域の表面層に第１導電型のソース領域を選択的に形成する工程と、
前記ソース領域の表面から前記ベース領域を貫通して前記ドリフト層に達するトレンチを形成し、このトレンチの底面および側面に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜を電極材料で充填して制御電極を形成する工程と、
前記ソース領域、前記制御電極および前記不純物拡散領域の上に金属材料を堆積させ、熱処理により前記ソース領域、前記制御電極および前記不純物拡散領域と前記金属材料とをそれぞれ反応させた後、前記金属材料を選択的に除去することにより、前記ソース領域および前記制御電極の表面層に第１の金属化合物および第２の金属化合物をそれぞれ形成するとともに、その前記終端部側の端面が前記不純物拡散領域の前記終端部側の端面よりも前記セル部側に位置するように前記不純物拡散領域内の表面層に第３の金属化合物を形成する工程と、
を備える半導体装置の製造方法。
【請求項１６】
前記不純物拡散領域を形成した後であって、前記第１乃至第３の金属化合物を形成する前に、前記第１の絶縁膜の前記セル領域側の端面に第１のサイドウォールスペーサを形成する工程をさらに備え、
前記第３の金属化合物は、前記第１のサイドウォールスペーサをマスクとして自己整合的に形成される、請求項１４または１５に記載の半導体装置の製造方法。
【請求項１７】
前記不純物拡散領域は、前記第１の絶縁膜の端部をマスクとして自己整合的に形成される、請求項１４乃至１６のいずれかに記載の半導体装置の製造方法。
【請求項１８】
前記第１のサイドウォールスペーサを形成する工程は、前記制御電極の側面に第２のサイドウォールスペーサを形成する工程を含み、
前記第２の金属化合物は、前記第２のサイドウォールスペーサの上面に延在するように形成される、請求項１４、１６または１７に記載の半導体装置の製造方法。
【請求項１９】
前記制御電極は、その頂面が前記ソース領域の頂面より突出するように形成され、
前記第１のサイドウォールスペーサを形成する工程は、前記制御電極の側面に第２のサイドウォールスペーサを形成する工程を含み、
前記第２の金属化合物は、前記第２のサイドウォールスペーサの上面に延在するように形成される、請求項１５乃至１７のいずれかに記載の半導体装置の製造方法。
【請求項２０】
前記制御電極は、その頂面が前記ソース領域の表面よりも低くなるように前記トレンチ内に形成され、
前記第１のサイドウォールスペーサを形成する工程は、前記第２の絶縁膜の側面に第２のサイドウォールスペーサを形成する工程を含み、
前記第２の金属化合物は、前記第２のサイドウォールスペーサに挟まれるように形成される、請求項１５乃至１７のいずれかに記載の半導体装置の製造方法。
【請求項２１】
前記不純物拡散領域を形成するための第２導電型不純物の通過を許容する程度の厚さを有する第３の絶縁膜を前記不純物拡散領域の形成領域のうち前記終端部側の領域の表面に形成する工程をさらに備え、
前記不純物拡散領域は、前記第３の絶縁膜をマスクとして自己整合的に形成される、請求項１４乃至２０のいずれかに記載の半導体装置の製造方法。
【請求項２２】
前記第３の金属化合物は、その前記終端部側の端面と、前記不純物拡散領域の前記終端部側の端面とが０．２μｍ以上離隔するように形成される、請求項１４乃至２１のいずれかに記載の半導体装置の製造方法。
【請求項２３】
前記第１の絶縁膜上にフィールドプレート電極を形成する工程をさらに備える、請求項１４乃至２２のいずれかに記載の半導体装置の製造方法。
【請求項２４】
前記第１乃至第３の金属化合物を形成する工程は、前記フィールドプレート電極の表面層に第４の金属化合物を形成する工程を含む、請求項１４乃至２３のいずれかに記載の半導体装置の製造方法。
【請求項２５】
前記制御電極を形成する工程と、前記フィールドプレート電極を形成する工程とは、同時に行なわれることを特徴とする請求項１４、１６乃至１８、２１乃至２４のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に係り、例えば高周波で駆動される高電圧縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）などの終端部の耐圧構造の改善に関する。
【０００２】
【従来の技術】
縦型ＭＯＳＦＥＴは、パワーＭＯＳＦＥＴや、ＩＧＢＴなどのパワーデバイスで採用されている構造である。特に、パワーＭＯＳＦＥＴは、情報通信機器や携帯機器、電子機器などに広く使用されるスイッチング電源の高効率化に欠かせないキーデバイスとなっている。スイッチング電源の効率を高めるためには動作周波数を高めることが効果的であり、パワーＭＯＳＦＥＴに要求される性能も、従来の低オン抵抗指向から、低寄生容量指向へ変化してきている。パワーＭＯＳＦＥＴの損失については、動作電流が大きく動作周波数が高くなると、スイッチング損失が支配的になる。スイッチング損失を支配しているのはフォールタイム（ｔｆ）である。このフォールタイムを高速化し、スイッチング損失を低減するためには、パワーＭＯＳＦＥＴの寄生容量をチャージするために必要な電荷量であるＱｓｗと、ゲート内部抵抗であるｒｇを低減することが重要である。
【０００３】
図２１に従来のＭＯＳＦＥＴの一例の断面図を示す。同図に示すＭＯＳＦＥＴはそのゲート構造からプレーナ型と呼ばれている。従来のプレーナ型ＭＯＳＦＥＴは、そのゲート電極１０６の材料として、不純物を高濃度にドーピングしたポリシリコンが使用されている。その不純物濃度は約１Ｅ１９〜約１Ｅ２０ｃｍ−３であり、その抵抗率は４００〜５００μΩ・ｃｍである。プレーナ型ＭＯＳＦＥＴの寄生容量を低減させるためには、ゲート電極の面積を減らす必要があり、通常セルと呼ばれる単位ＭＯＳＦＥＴのゲートポリシリコンの幅を微細化して対応してきた。しかし、この微細化には、ゲート電極の断面積が小さくなるためにゲート内部抵抗ｒｇが増加するという、いわゆるトレードオフの関係が存在する。
【０００４】
このトレードオフを改善する方法として、従来から一般的なＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）などで使用されてきたサリサイド（シリサイド）技術がある。即ち、ゲートポリシリコンの側壁にサイドウオールスペーサと呼ばれる絶縁膜を設け、ゲートポリシリコン電極の表面をチタン（Ｔｉ）やコバルト（Ｃｏ）などの金属とシリコンとの金属化合物を形成して低抵抗化する技術である。この技術によって、微細化による低容量化と低抵抗化とを両立させることができる。しかも、前述したサイドウオールスペーサを使用することにより、隣接するソース領域との短絡を防止しながら、ソース領域の表面にも金属化合物を同時に形成でき、これにより、その配線抵抗をも低減できるというメリットがある。この技術はＩＣではすでに周知の技術であり、パワーＭＯＳＦＥＴへの適用によりゲートの低容量と低抵抗化とを両立させることができ、当初の問題を解決できるかのように思える。このようなパワーＭＯＳＦＥＴへのサリサイド技術の適用は、例えば特許文献１などで既に開示されている。
【０００５】
ところで、パワーＭＯＳＦＥＴに代表されるパワーデバイスの多くは３０Ｖ以上の高電圧を取り扱う製品に使用される。これらのパワーデバイスは、上述した単位ＭＯＳＦＥＴが形成されたセル部の他に、このセル部の外周に位置して空乏層を伸ばすことにより電界を緩和して耐圧を維持するための終端部を有している。この終端部は、一般にセル部よりも高電界になりやすいため、セル部よりも高い電界に配慮した設計が必要である。そしてパワーデバイスは、適正な設計がなされた終端部の存在により、その信頼性が確保される。
【０００６】
【特許文献１】
特許第３２８４９９２号公報
【特許文献２】
特開平７−８６５６５号公報
【特許文献３】
特開平６−２７５６３２号公報
【０００７】
【発明が解決しようとする課題】
しかしながら、上述した文献はセル部にのみ言及したものであって、終端部の設計に関する記載が一切ない。
【０００８】
例えば、図２１に示すＭＯＳＦＥＴにおいては、ゲート電極１０６の幅を微細化して低容量化を図っても、ゲート電極１０６上のシリサイド層１６６などの金属化合物が低抵抗であるため、ゲートの内部抵抗が増加することがない。シリサイドの代表的な物質として例えばＴｉＳｉ２と、ポリシリコンとの比抵抗を比較した場合、ＴｉＳｉ２が約１５μΩ・ｃｍであるのに対し、ポリシリコンは約５００μΩ・ｃｍであり、シリサイドなどの金属化合物の方が一桁も低い。このため、微細化による低容量化を促進できるという効果がある。
【０００９】
この一方、耐圧印加時において、セル部の領域Ｒｃではゲート電極幅の微細化によりチャネルベース領域１０８間の距離が短いために、この間のドリフト層１０２の空乏化が比較的低電圧で起きる。例えば、ドリフト層１０２の濃度を２Ｅ１５ｃｍ−３、チャネルベース領域１０８の濃度を２Ｅ１７ｃｍ−３、チャネルベース領域１０８間の距離を５μｍとした場合、１０Ｖ程度で空乏化してしまう。それ以上の電圧はこの間にはほとんど印加されず、このチャネルベース領域１０８の底部とドリフト層１０２との界面に印加されるため、チャネルベース領域１０８の側面から内部へ向けて伸びる空乏層はごく短い。
【００１０】
しかしながら、終端部の領域Ｒｔでは、セル部の領域Ｒｃとは異なり、ベース領域１４０の外側には隣り合うベース領域が存在しないため、その耐圧に応じた電圧が必ず印加される。従って、終端部Ｒｔでのベース領域１４０の外側側面から内部に向けて伸びる空乏層の幅はセル部での幅よりも長くなる。通常のプロセスでは酸化膜１０４とドリフト層１０２との界面に電荷が存在しており、とくにＮチャネル型ＭＯＳＦＥＴの場合は、終端部Ｒｔにおけるベース領域１４０がＰ型層であるために、その表面濃度が低下する傾向にある。このため、終端部でのベース領域１４０の表面層へ向けて空乏層がより一層伸びやすくなる。図２１に示すように、金属化合物１４４の外側端部が高濃度不純物拡散領域１４２よりも外側に位置するように金属化合物１４４を形成した場合は、ベース領域１４０の外側側面からその内部へ伸びた空乏層がベース領域１４０を貫いてシリサイド層などの金属化合物１４４に到達するおそれがある。仮にそのような事態になれば、リーク電流が流れて耐圧の低下が生じてしまい、高濃度不純物拡散領域１４２を設けた効果が得られない。なお、図２１に示す点線Ｐｍｐは、高濃度不純物拡散領域１４２を形成するために終端部に形成するマスクのパターニング位置を表わす。
【００１１】
このように終端部Ｒｔでの空乏層がベース領域１４０の内部へ伸びることを抑制してデバイスの高信頼性を維持するためには、例えば図２２の破線円Ｃに示すように、終端部Ｒｔでのベース領域１４０の表面層に、シリサイド層などの金属化合物１４４よりも外側に延在するように形成された、ベース領域１４０と同一導電型の高濃度不純物拡散領域１４３ＩＭが必要になる。
【００１２】
ここで、フィールドプレート電極２０２がゲート酸化膜１０４を挟んでドリフト層１０２上に形成されるため、マスクの合わせ裕度を考慮すると、高濃度不純物拡散領域１４３ＩＭの形成予定領域の外側境界（図２２の破線ＰＩＭＰ参照）のさらに外側でパターニングを実行する必要がある。しかしながら、通常、高濃度不純物拡散領域１４３ＩＭはインプラ技術によって形成するので、このような位置でフィールドプレート電極２０２のパターニングを行なうと、ゲート酸化膜１０４がインプラ時のチャージアップで絶縁破壊を起こす危険にさらされることになる。
【００１３】
このように従来の構造では、工程負荷の増加なしに耐圧の安定化とゲート電極の低抵抗化とを両立させることが困難であった。
【００１４】
本発明は上記事情に鑑みてなされたものであり、その目的は、寄生容量の低減とゲート電極の低抵抗化との双方を実現するとともに、終端部での耐圧が安定した半導体装置、およびこの半導体装置の製造方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は、以下の手段により上記課題の解決を図る。
【００１６】
即ち、本発明によれば、
第１導電型の半導体基板と、
上記半導体基板の第１の主面に形成され、第１の領域と、この第１の領域の外周に位置する第２の領域と、を有する第１導電型のドリフト層と、
上記ドリフト層の上記第１の領域に形成されたセル部であって、上記第１の領域の表面層に選択的に形成された第２導電型の第１のベース領域と、この第１のベース層の表面層に選択的に形成された第１導電型のソース領域と、上記第１のベース領域の表面層と上記ソース領域の表面層とに共通に形成された第１の金属化合物と、上記第１のベース領域および上記ソース領域の上に第１の絶縁膜を介して形成され、上面に形成された第２の金属化合物を有する制御電極と、を含むセル部と、
上記ドリフト層の上記第２の領域に形成され、空乏層を伸ばすことにより電界を緩和して耐圧を維持する終端部であって、上記第１導電型のドリフト層の上記第２の領域における表面層に選択的に形成された第２導電型の第２のベース領域と、この第２のベース領域の表面層に形成された第２導電型の不純物拡散領域と、この不純物拡散領域内の表面層に設けられ、その上記終端部側の端面が上記不純物拡散領域の上記終端部側の端面よりも上記セル部側に位置するように形成された第３の金属化合物と、を含む終端部と、
上記第１の金属化合物と上記第３の金属化合物に共通に接触するように形成された第１の主電極と、
上記半導体基板の上記第１の主面とは逆の第２の主面に形成された第２の主電極と、
を備える半導体装置が提供される。
【００１７】
また、本発明によれば、
第１導電型の半導体基板と、
上記半導体基板の第１の主面に形成され、第１の領域と、この第１の領域の外周に位置する第２の領域と、を有する第１導電型のドリフト層と、
上記ドリフト層の上記第１の領域に形成されたセル部であって、上記第１の領域の表面層に選択的に形成された第２導電型の第１のベース領域と、この第１のベース層の表面から上記第１のドリフト層内に至るまで形成されたトレンチと、上記トレンチの底面および側面に形成された第１の絶縁膜と、第１のベース層の表面層で上記第１の絶縁膜に接触するように選択的に形成された第１導電型のソース領域と、上記第１のベース領域の表面層と上記ソース領域の表面層とに共通に形成された第１の金属化合物と、上記トレンチ内の上記第１の絶縁膜を埋め込むように形成され、上面に形成された第２の金属化合物を有する制御電極と、を含むセル部と、
上記ドリフト層の上記第２の領域に形成され、空乏層を伸ばすことにより電界を緩和して耐圧を維持する終端部であって、上記第１導電型のドリフト層の上記第２の領域における表面層に選択的に形成された第２導電型の第２のベース領域と、この第２のベース領域の表面層に形成された第２導電型の不純物拡散領域と、この不純物拡散領域内の表面層に設けられ、その上記終端部側の端面が上記不純物拡散領域の上記終端部側の端面よりも上記セル部側に位置するように形成された第３の金属化合物と、を含む終端部と、
上記第１の金属化合物と上記第３の金属化合物に共通に接触するように形成された第１の主電極と、
上記半導体基板の上記第１の主面とは逆の第２の主面に形成された第２の主電極と、
を備える半導体装置が提供される。
【００１８】
また、本発明によれば、
第１導電型の半導体基板の第１の主面に、セル部となる第１の領域と、この第１の領域の外周に位置して空乏層を伸ばすことにより電界を緩和して耐圧を維持する終端部となる第２の領域と、を有する第１導電型のドリフト層を形成する工程と、
上記ドリフト層上の上記第２の領域に、第１の厚さの第１の絶縁膜を形成する工程と、
上記ドリフト層上の上記第１の領域に上記第１の厚さよりも薄い第２の厚さを有する第２の絶縁膜を形成する工程と、
上記第２の絶縁膜上に電極材料を堆積させ、パターニングすることで制御電極を形成する工程と、
上記制御電極および上記第１の絶縁膜をマスクとして第２導電型の不純物を上記ドリフト層に注入した後に熱処理で拡散させることにより、上記第１の領域に第１のベース領域を形成し、上記第２の領域に第２のベース領域を形成する工程と、
上記制御電極の上に形成したレジストと上記第１の絶縁膜をマスクとして第２導電型の不純物を上記第２のベース領域に注入した後に熱処理で拡散させることにより、上記第２のベース領域の表面層に不純物拡散領域を選択的に形成する工程と、
上記第１のベース領域の表面層に第１導電型のソース領域を選択的に形成する工程と、
上記ソース領域、上記制御電極および上記不純物拡散領域の上に金属材料を堆積させ、熱処理により上記ソース領域、上記制御電極および上記不純物拡散領域と上記金属材料とをそれぞれ反応させた後、上記金属材料を選択的に除去することにより、上記ソース領域および上記制御電極の表面層に第１の金属化合物および第２の金属化合物をそれぞれ形成するとともに、その上記終端部側の端面が上記不純物拡散領域の上記終端部側の端面よりも上記セル部側に位置するように上記不純物拡散領域内の表面層に第３の金属化合物を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００１９】
さらに、本発明によれば、
第１導電型の半導体基板の第１の主面に、セル部となる第１の領域と、この第１の領域の外周に位置して空乏層を伸ばすことにより電界を緩和して耐圧を維持する終端部となる第２の領域と、を有する第１導電型のドリフト層を形成する工程と、
上記ドリフト層上の上記第２の領域に、第１の厚さの第１の絶縁膜を形成する工程と、
第２導電型の不純物を上記ドリフト層に注入した後に熱処理で拡散させることにより、ベース領域を形成する工程と、
レジストを用いて第２導電型の不純物を上記ベース領域に注入した後に熱処理で拡散させることにより、上記第２の領域における上記ベース領域の表面層に不純物拡散領域を選択的に形成する工程と、
上記第１の領域における上記ベース領域の表面層に第１導電型のソース領域を選択的に形成する工程と、
上記ソース領域の表面から上記ベース領域を貫通して上記ドリフト層に達するトレンチを形成し、このトレンチの底面および側面に第２の絶縁膜を形成する工程と、
上記第２の絶縁膜を電極材料で充填して制御電極を形成する工程と、
上記ソース領域、上記制御電極および上記不純物拡散領域の上に金属材料を堆積させ、熱処理により上記ソース領域、上記制御電極および上記不純物拡散領域と上記金属材料とをそれぞれ反応させた後、上記金属材料を選択的に除去することにより、上記ソース領域および上記制御電極の表面層に第１の金属化合物および第２の金属化合物をそれぞれ形成するとともに、その上記終端部側の端面が上記不純物拡散領域の上記終端部側の端面よりも上記セル部側に位置するように上記不純物拡散領域内の表面層に第３の金属化合物を形成する工程と、
を備える半導体装置の製造方法が提供される。
【００２０】
【発明の実施の形態】
以下、本発明の実施の形態のいくつかについて図面を参照しながら説明する。
【００２１】
図１は、本発明にかかる半導体装置の第１の実施の形態の要部を示す略示断面図である。同図に示す縦型プレーナ型パワーＭＯＳＦＥＴ１の特徴は、終端部における耐圧構造にある。以下、パワーＭＯＳＦＥＴ１の構成について詳述する。
【００２２】
パワーＭＯＳＦＥＴ１は、第１導電型の半導体基板Ｗと、この半導体基板Ｗの一方の面に形成されたドレイン電極１５２と、半導体基板Ｗの他方側の面の上にエピタキシャル成長などにより第１導電型で形成され、セル部となる領域Ｒｃと終端部となる領域Ｒｔとを有するドリフト層１０２とを備える。
【００２３】
セル部は、ドリフト層１０２の上にゲート酸化膜１０４を介してポリシリコンなどの材料から形成されたゲート電極１０６と、このゲート電極１０６などをマスクとした、第１導電型とは逆の第２導電型の不純物イオンの注入と熱拡散によって形成されたチャネルベース領域１０８（以下、セルベース領域１０８という）と、セルベース領域１０８の表面層に第２導電型で選択的に形成されたソース領域１１２と、ソース領域１１２に挟まれるようにセルベース領域１０８の表面層に第２導電型で形成された第１の高濃度不純物拡散層１１０とを含む。ゲート電極１０６は、サイドウォールスペーサ１１４によりソース電極１３２と電気的に絶縁されている。さらに、これらゲート電極１０６の表面、並びに、高濃度不純物拡散層１１０の表面およびソース領域１１２の表面には、金属との化合物である金属シリサイド層１１６、１１８がそれぞれ形成されている。金属シリサイド層１１８は、セル部ソースコンタクトＳＣｃを介してソース電極１３２に接触している。なお、本実施形態において、金属シリサイド層１１６は、ゲート電極１０６の表面からサイドウォールスペーサ１１４の上面まで延在して形成されている。
【００２４】
一方、終端部は、終端部となる領域Ｒｔを画定するためにドリフト層１０２の上に形成された酸化膜１０と、ドリフト層１０２の表面層に形成された第２のベース領域（以下、終端部ベース領域という）４０と、酸化膜１０の表面に形成された耐圧安定化のためのフィールドプレート電極２０とを含む。酸化膜１０は、酸化膜１０４を介在させることなくドリフト層１０２の上に直接形成される。酸化膜１０のセル部側端部の底部およびその近傍にはサイドウォールスペーサ１４がさらに形成されている。フィールドプレート電極２０は、ゲート電極１０６と同時に形成され、その表面にはゲート電極１０６と同様にシリサイドなどの金属との化合物である金属シリサイド層２２が設けられ、また、その側面にはゲート電極のサイドウォールスペーサ１１４と同様に、サイドウォールスペーサ１４が形成されている。フィールドプレート電極２０は、ゲート電極１０６またはソース電極１３２のいずれかと同電位に固定されている。
【００２５】
終端部ベース領域４０は、酸化膜１０のセル側の端部などをマスクとして第２導電型の不純物イオンをドリフト層１０２へ注入した後に熱拡散処理を行なうことにより形成される。終端部ベース領域４０の表面層には第２導電型の第２の高濃度不純物拡散領域（以下、終端部高濃度不純物拡散領域という）４２が選択的に形成されている。さらに、第２導電型高濃度領域４２の内部表面にはシリサイドなどの金属との化合物である金属シリサイド層４４が選択的に形成されている。金属シリサイド層４４は、セル部側ではゲート電極１０６のサイドウォールスペーサ１１４をマスクとして、かつ、終端部側では酸化膜１０のサイドウォールスペーサ１６をマスクとして自己整合的に形成され、その終端部側側面Ｆ４４が終端部高濃度不純物拡散層４２の終端部側側面Ｆ４２よりもセル部側に位置するように形成される。金属シリサイド層４４の側面Ｆ４４と終端部高濃度不純物拡散層４２の側面Ｆ４２との距離Ｌは、終端部高濃度不純物拡散領域４２の紙面横方向における拡散深さと、サイドウォールスペーサ１６の幅とによって確保される。例えば、第１導電型をＮ型、第２導電型をＰ型とし、終端部ベース領域４０のアクセプタ濃度ＮＡ＝１Ｅ１７ｃｍ−３、ドリフト層１０２のドナー濃度ＮＤ＝１Ｅ１４ｃｍ−３で印加電圧Ｖ＝１，０００Ｖのとき、全空乏層の幅は約１１０μｍである。このとき、Ｐ，Ｎ側には不純物濃度に反比例して空乏層が伸びるため、終端部ベース領域４０の内側に約１１０μｍの１／１０００である約０．１μｍだけ空乏層が伸びる。従って、側面Ｆ４４と側面Ｆ４２との距離Ｌは、Ｌ≧約０．２μｍが望ましい。終端部ベース領域４０は、終端部高濃度不純物拡散領域４２、金属シリサイド層４４および終端部コンタクトＳＣｔを介してソース電極１３２に接続されている。
【００２６】
図１に示す縦型プレーナ型ＭＯＳＦＥＴ１の製造方法について、図２〜図８の断面図を参照しながら説明する。まず、図２に示すように、ドレインとなる半導体基板Ｗ上にエピタキシャル成長などにより第１導電型のドリフト層１０２を形成する。次に、熱酸化技術などを用いてドリフト層１０２上に酸化膜１０を形成する。次に、フォトリソグラフィ技術などを用いてＭＯＳＦＥＴのセル部Ｒｃと終端部Ｒｔの一部を選択的にエッチング除去する。本実施形態では、ウェット系エッチングにより除去するので、酸化膜１０のセル部側の端部はテーパ状になって緩やかな傾斜面が残る。続いて、熱酸化技術などを用いてドリフト層１０２の表面にゲート酸化膜１０４を形成し、さらにＣＶＤ技術などを用いてゲート酸化膜１０４の上にポリシリコンを成長させる。次に、図３に示すように、フォトリソグラフィ技術などを用いたパターニングとエッチングによりＭＯＳＦＥＴのゲート１０６となる領域およびフィールドプレート電極２０となる領域とを残すように、ゲート酸化膜１０４上のポリシリコンを選択的に除去する。次いで、これらのポリシリコン１０６および２０をマスクとして、第２導電型の不純物イオンをドリフト層１０２に注入した後、熱拡散処理などにより、図４に示すように、セル部ベース領域１０８および終端部ベース領域４０が形成される。次いで、図５に示すように、フォトリソグラフィー技術、不純物イオン注入および熱拡散処理などにより、セル部ベース領域１０８内、および終端部ベース領域４０内に第２導電型の高濃度不純物拡散層１１０，４２を選択的に形成する。このとき、終端部高濃度不純物拡散層４２のマスクは、フィールドプレート電極２０よりも内側で、かつ、後述するサイドウオールスペーサ１６（図８参照）の形成予定領域よりも外側に位置するように形成する。そのときのパターニングは、酸化膜１０上のフィールドプレート電極２０よりも内側の領域で行なうことが望ましい。さらに、図６に示すように、既知の技術を用いてソース領域１１２をセル部ベース領域１０８の表面層に選択的に形成する。次いで、図７に示すように、ＣＶＤ技術などを用いて絶縁膜を表面上に堆積させ、異方性エッチングにより、ゲート電極１０６と基板面との段差を利用してサイドウオールスペーサ１１４，１６，１４を形成する。続いて、チタン（Ｔｉ）などの高融点金属をスパッタ技術などにより表面に堆積させ、熱処理によりゲート電極ポリシリコン１０６、フィールドプレート電極２２および基板表面シリコンと反応させ、金属シリサイド層１１６、１１８、４４、２２を形成する。シリコンと反応していない金属は、この後のエッチングにより選択的に除去される。次に、図８に示すように、ＣＶＤ技術などによりゲートとソース間を絶縁する層間絶縁膜１２２を形成し、フォトリソグラフィー技術などを用いてこの絶縁膜をエッチングにより選択的に除去し、ソース電極とのコンタクトホールを形成する。次いで、例えばアルミニウム（Ａｌ）を主成分とした金属をスパッタ技術などにより堆積させ、これをフォトリソグラフィー技術などを用いたエッチングにより選択的に除去して、各々ゲート電極１０６とソース電極１３２を外部に取り出す（図示せず）。最後に、半導体基板Ｗの紙面下面側にドレイン電極１５２を形成する。以上の工程により、本発明にかかる半導体装置の第１の実施の形態であるパワーＭＯＳＦＥＴ１を製造することができる。このようにして形成された終端部は、金属シリサイド層４４のさらに外側に高濃度不純物層４２を有するので、高耐圧であっても高い信頼性を確保することができる。
【００２７】
上述した終端部の構造は、図９および図１０にそれぞれ示すパワーＭＯＳＦＥＴ３，５のように、フィールドプレート電極２０を除いた構造でも良い。その場合は、耐圧安定性を確保するために、フィールドプレート電極２０に代えて、例えばアルミニウム（Ａｌ）を主成分とした金属で外部電極を形成することが望ましい。図１０に示すパワーＭＯＳＦＥＴ５の他の特徴は、酸化膜１０の終端部を、緩やかな傾斜面を有するテーパ状部分と、その傾斜面底部にセル部側で連続して形成された膜厚が薄い部分１２ａとの２段で構成する点にある。薄い部分１２ａの膜厚は、終端部高濃度不純物層４２を形成するためのインプラ時に不純物イオンが透過する程度の厚さとする。これにより、最終的に形成される金属シリサイド層４４の外側端面Ｆ４４と、高濃度第２導電型不純物層の外側側面Ｆ４２との距離をより安定的に確保することができる。この結果、よりいっそう耐圧が安定したパワーＭＯＳＦＥＴが提供される。
【００２８】
図１１は、本発明にかかる半導体装置の第４の実施の形態の要部を示す略示断面図である。同図に示すパワーＭＯＳＦＥＴ７は、上述した第１の実施の形態における終端部の耐圧構造をトレンチゲート型のパワーＭＯＳＦＥＴの終端部に適用したものである。パワーＭＯＳＦＥＴ７のセル部Ｒｃには、ソース領域１２２からセル部ベース領域５２を貫いてドリフト層１０２の内部に至るまでトレンチＴＲが形成され、このトレンチＴＲの底面および側面に形成されたゲート酸化膜６４に挟まれるようにゲート電極６６が形成されている。ゲート電極６６の側面にはサイドウォール１１４が形成され、このサイドウォール１１４が層間絶縁膜１２２とともにゲート電極６６をソース電極１３２から電気的に絶縁している。また、ゲート電極６６の上面には、上述した第１乃至第３の実施の形態と同様に、金属シリサイド層１１６がサイドウォール１１４の上面に至るまで延在して形成されている。本実施形態のトレンチゲート型パワーＭＯＳＦＥＴ７のその他の構造、特に終端部Ｒｔにおける構造は、上述した第２の実施の形態と実質的に同一である。
【００２９】
図１１に示すトレンチゲート型パワーＭＯＳＦＥＴ７の製造方法について、図１２乃至図１９を参照しながら説明する。
【００３０】
まず、図１２に示すように、ドレインとなる半導体基板Ｗ上にエピタキシャル成長などにより第１導電型のドリフト層１０２を形成し、さらに熱酸化技術などを用いてドリフト層１０２上の全面に酸化膜１０を形成する。次に、フォトリソグラフィ技術などを用いてＭＯＳＦＥＴのセル部Ｒｃと終端部Ｒｔの一部を選択的にエッチング除去する。
【００３１】
次に、熱酸化技術などを用いてドリフト層１０２の表面に薄い酸化膜５４を形成し、ドリフト層１０２上の酸化膜１０をマスクとして第２導電型の不純物イオンを薄い酸化膜５４を通してドリフト層１０２に注入した後、熱拡散処理などにより、図１３に示すように、セル部ベース領域５２と終端部ベース領域５０とを同時に形成する。
【００３２】
次いで、図１４に示すように、フォトリソグラフィ技術、不純物イオン注入および熱拡散処理などにより、セル部ベース領域５２内、および終端部ベース領域５０内に第２導電型の高濃度不純物拡散層１１０，４２をそれぞれ選択的に形成する。このとき、終端部高濃度不純物拡散層４２のマスクは、サイドウオールスペーサ１６（図１１参照）の形成予定領域よりも外側に位置するように形成する。さらに、図１５に示すように、既知の技術を用いてソース領域１１２をセル部ベース領域５２の表面層に選択的に形成する。
【００３３】
次いで、図１６に示すように、既知のトレンチ技術を用いてゲート領域となるトレンチＴＲを形成する。その後、熱酸化技術などを用いてゲート酸化膜６４を形成し、さらに、ＣＶＤ技術などを用いてゲート電極となるポリシリコンを成長させてゲート酸化膜６４を埋め込み、このポリシリコンに不純物イオンを導入した後、図１７に示すように、所望のパターニングによりゲート電極６６を形成する。
【００３４】
続いて、ＣＶＤ技術などを用いて絶縁膜を全面に堆積させた後に、異方性エッチングによりゲート電極６６と基板面との段差を利用してサイドウォールスペーサ１１４，１６を形成する。次いで、チタン（Ｔｉ）などの高融点金属をスパッタ技術などにより表面に堆積させ、熱処理によりゲート電極ポリシリコン６６および基板表面シリコンと反応させ、図１８に示すように、金属シリサイド層１１６、１１８、４４を形成する。シリコンと反応していない金属は、この後のエッチングにより選択的に除去される。次に、図１９に示すように、ＣＶＤ技術などによりゲートとソース間を絶縁する層間絶縁膜１２２を形成し、フォトリソグラフィー技術などを用いてこの絶縁膜をエッチングにより選択的に除去し、ソース電極とのコンタクトホールを形成する。次いで、例えばアルミニウム（Ａｌ）を主成分とした金属をスパッタ技術などにより堆積させ、これをフォトリソグラフィー技術などを用いたエッチングにより選択的に除去して、各々ゲート電極６６とソース電極１３２を外部に取り出す（図示せず）。最後に、半導体基板Ｗの紙面下面側にドレイン電極１５２を形成する。
【００３５】
以上の工程により、本発明にかかる半導体装置の第４の実施の形態であるパワーＭＯＳＦＥＴ７を製造することができる。このようにして形成されたパワーＭＯＳＦＥＴ７は、金属シリサイド層４４のさらに外側に高濃度不純物層４２が存在する終端部を備えるので、前述したプレーナ型パワーＭＯＳＦＥＴと同様に、高耐圧であっても高い信頼性を確保することができる。
【００３６】
上述した第４の実施の形態では、ゲートポリシリコン電極６６の頂面が基板面より突出した構造を有する場合について説明したが、本発明はこのような形状のトレンチゲート型に限定されるものではなく、これとは逆にゲートポリシリコン電極の頂面が基板面より低い構造についても適用することができる。図２０は、上述した第４の実施の形態の変形例を示す略示断面図である。同図に示すトレンチゲート型パワーＭＯＳＦＥＴ９は、トレンチＴＲの底面および側面に形成されたゲート絶縁膜７４内に収納されるようにゲート電極７６が形成され、その頂面はソース領域１１２の表面よりも低い。本例においては、サイドウォールスペーサ１２４がトレンチＴＲ内でゲート電極７６の頂面とゲート絶縁膜７４の側面とで構成されるコーナ部に形成され、このサイドウォールスペーサ１２４に挟まれるように、金属シリサイド層１２６がゲート電極７６の頂面に形成される。このように、トレンチゲート型パワーＭＯＳＦＥＴ９は、その頂面が基板面に対して凹型の段差をなすようにトレンチＴＲ内にゲート電極７６が形成されていても、上述した第２の実施の形態と実質的に同一構造の終端部を備えるので、高耐圧であっても高い信頼性を確保することができる。図２０に示すパワーＭＯＳＦＥＴ９の製造方法については、特に図示しないが、例えば、図１２〜図１４に示す工程により、セル部ベース領域５２と終端部ベース領域５０とを同時に形成し、これらのベース領域内に第２導電型の高濃度不純物拡散層１１０，４２をそれぞれ選択的に形成する。その後、トレンチＴＲを形成し、ゲート酸化膜７４を形成し、ゲート酸化膜７４内にポリシリコンを埋め込んでエッチングすることによりゲート電極７６を形成する。続いて、絶縁膜を基板表面に堆積させた後、異方性エッチングなどにより基板表面とトレンチＴＲ内のゲート電極７６の頂面との段差を利用してサイドウォールスペーサ１２４を形成する。次に、セル部ベース領域５２内でゲート酸化膜７４の近傍領域に、不純物イオン注入および熱処理等によりソース領域１１２を形成する。その後、チタン（Ｔｉ）などの高融点金属をスパッタ技術などにより表面に堆積させ、熱処理によりゲートポリシリコン電極７６および基板表面シリコンと反応させ、金属シリサイド層１２６、１１８、４４を形成する。シリコンと反応していない金属は、この後のエッチングにより選択的に除去する。その後は、第１の実施の形態において上述した製造方法と同様にして、層間絶縁膜１２２を形成した後、ソース電極１３２およびドレイン電極１５２を形成する。
【００３７】
【発明の効果】
以上詳述したとおり、本発明によれば、ゲート電極の低抵抗化と終端部での耐圧安定化の確保とを同時に実現することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体装置の第１の実施の形態の要部を示す略示断面図である。
【図２】図１に示す半導体装置の製造方法を示す略示断面図である。
【図３】図１に示す半導体装置の製造方法を示す略示断面図である。
【図４】図１に示す半導体装置の製造方法を示す略示断面図である。
【図５】図１に示す半導体装置の製造方法を示す略示断面図である。
【図６】図１に示す半導体装置の製造方法を示す略示断面図である。
【図７】図１に示す半導体装置の製造方法を示す略示断面図である。
【図８】図１に示す半導体装置の製造方法を示す略示断面図である。
【図９】本発明にかかる半導体装置の第２の実施の形態の要部を示す略示断面図である。
【図１０】本発明にかかる半導体装置の第３の実施の形態の要部を示す略示断面図である。
【図１１】本発明にかかる半導体装置の第４の実施の形態の要部を示す略示断面図である。
【図１２】図１１に示す半導体装置の製造方法を示す略示断面図である。
【図１３】図１１に示す半導体装置の製造方法を示す略示断面図である。
【図１４】図１１に示す半導体装置の製造方法を示す略示断面図である。
【図１５】図１１に示す半導体装置の製造方法を示す略示断面図である。
【図１６】図１１に示す半導体装置の製造方法を示す略示断面図である。
【図１７】図１１に示す半導体装置の製造方法を示す略示断面図である。
【図１８】図１１に示す半導体装置の製造方法を示す略示断面図である。
【図１９】図１１に示す半導体装置の製造方法を示す略示断面図である。
【図２０】本発明にかかる半導体装置の第４の実施の形態の変形例を示す略示断面図である。
【図２１】従来の技術によるＭＯＳＦＥＴの一例を示す断面図である。
【図２２】従来の技術によるＭＯＳＦＥＴの問題を説明するための図である。
【符号の説明】
１，３，５，７，９  パワーＭＯＳＦＥＴ
１０，１２  酸化膜
１４，１６〜１８，１１４，１２４  サイドウオールスペーサ
２０  フィールドプレート電極
２２  フィールドプレート電極上の金属シリサイド層
４０，５０  終端部ベース領域
４２  高濃度不純物拡散領域
４４  終端部ベース領域上の金属シリサイド層
５２，１０８  セル部ベース領域
６４，７４，１０４  ゲート酸化膜
６６，７６，１０６  ゲートポリシリコン電極
１０２  ドリフト層
１１２  ソース領域
１１６，１２６  ゲートポリシリコン上の金属シリサイド層
１１８  セル部ベース領域およびソース領域上の金属シリサイド層
１２２  層間絶縁膜
１３２  ソース電極
１５２  ドレイン電極
Ｒｃ  セル領域
Ｒｔ  終端部
ＳＣｃ  セル部ソースコンタクト
ＳＣｔ  終端部コンタクト
Ｗ  半導体基板
【図１】
2005005438.tif 000003
【図２】
2005005438.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005005438.tif 000008
【図７】
2005005438.tif 000009
【図８】
2005005438.tif 000010
【図９】
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【図１０】
2005005438.tif 000012
【図１１】
2005005438.tif 000013
【図１２】
2005005438.tif 000014
【図１３】
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【図１４】
2005005438.tif 000016
【図１５】
2005005438.tif 000017
【図１６】
2005005438.tif 000018
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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