(57)【要約】      （修正有）【課題】  Ｐイオンがトランスファーゲートトランジスタのチャネル領域へ侵入するのを阻止してトランスファーゲートトランジスタの特性劣化を防止し、高集積化に好適な半導体装置の製造方法を提供する。【解決手段】  半導体基板１１に形成されたトレンチの側壁を絶縁膜１９で被覆し、トレンチキャパシタのストレージノード電極のＡｓをドープした第１導電膜にＰイオンを注入する。絶縁膜１９によりトレンチの側壁でＰイオンが散乱あるいはチャネリングして半導体基板１１内に侵入するのを抑制する。次に、トレンチの側壁を被覆した絶縁膜１９を除去し、トレンチ内に第２導電膜を形成して埋め込みストラップを形成する。次に、トレンチに分離絶縁領域２４を形成した後、熱処理によりＡｓとＰを半導体基板１１内に拡散させて、前記ストレージノード電極と前記トランスファーゲートトランジスタの拡散層とを接続する。【選択図】  図１０
2005191356.tif 000002
【特許請求の範囲】
【請求項１】
一導電型の半導体基板内の所定領域に設けたトレンチ下部の外側面にプレート拡散領域を形成し、前記トレンチ内壁にキャパシタ絶縁膜を形成し、前記トレンチ内に前記キャパシタ絶縁膜を介してストレージノード導電膜を埋め込む工程と、
前記ストレージノード導電膜および前記キャパシタ絶縁膜を前記半導体基板の主面から所定の深さまでエッチバックして、前記トレンチの側壁を一部露出させる工程と、
前記トレンチの露出側壁をカラー絶縁膜で被覆する工程と、
前記トレンチ内に前記半導体基板の主面から所定の深さまで反対導電型の第１不純物を含む第１導電膜を埋め込む工程と、
前記第１導電膜に前記反対導電型の第２不純物をイオン注入して第２不純物領域を形成する工程と、
前記カラー絶縁膜を除去して前記第２不純物領域の側面を露出させる工程と、
前記トレンチ内に前記第１不純物を含む第２導電膜を埋め込んで、前記第２不純物領域の側面に第２導電膜を有する埋め込みストラップを形成する工程と、
前記半導体基板内の所定の領域に素子分離領域を形成する工程と、
前記半導体基板を熱処理して、前記第２導電膜の第１不純物および前記第２不純物領域の第２不純物を前記トレンチの前記カラー絶縁膜で被覆されていない側壁から前記半導体基板内に拡散させて第１および第２不純物拡散領域を形成する工程と、
前記第１および第２不純物拡散領域にソースまたはドレイン領域が一部重なるように、前記キャパシタに記憶された情報を読み出すトランスファーゲートトランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
一導電型の半導体基板内の所定領域に設けたトレンチ下部の外側面にプレート拡散領域を形成し、前記トレンチ内壁にキャパシタ絶縁膜を形成し、前記トレンチ内に前記キャパシタ絶縁膜を介してストレージノード導電膜を埋め込む工程と、
前記ストレージノード導電膜および前記キャパシタ絶縁膜を前記半導体基板の主面から所定の深さまでエッチバックして、前記トレンチの側壁を一部露出させる工程と、
前記トレンチの露出側壁をカラー絶縁膜で被覆する工程と、
前記トレンチ内に前記半導体基板の主面から所定の深さまで反対導電型の第１不純物を含む第１導電膜を埋め込む工程と、
前記カラー絶縁膜を前記半導体基板の主面から前記第１導電膜の上部側面まで除去して、前記第１導電膜の上部側面を露出させる工程と、
前記トレンチの露出側壁を保護絶縁膜で被覆する工程と、
前記第１導電膜に前記反対導電型の第２不純物をイオン注入して第２不純物領域を形成する工程と、
前記保護絶縁膜を除去して、前記第２不純物領域の側面を露出させる工程と、
前記トレンチ内に前記第１不純物を含む第２導電膜を埋め込んで、前記第２不純物領域の側面に第２導電膜を有する埋め込みストラップを形成する工程と、
前記半導体基板内の所定の領域に素子分離領域を形成する工程と、
前記半導体基板を熱処理して、前記第２導電膜の第１不純物および前記第２不純物領域の第２不純物を前記トレンチの前記カラー絶縁膜で被覆されていない側壁から前記半導体基板内に拡散させて第１および第２不純物拡散領域を形成する工程と、
前記第１および第２不純物拡散領域にソースまたはドレイン領域が一部重なるように、前記キャパシタに記憶された情報を読み出すトランスファーゲート・トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
一導電型の半導体基板内の所定領域に設けたトレンチ下部の外側面にプレート拡散領域を形成し、前記トレンチ内壁にキャパシタ絶縁膜を形成し、前記トレンチ内に前記キャパシタ絶縁膜を介してストレージノード導電膜を埋め込む工程と、
前記ストレージノード導電膜および前記キャパシタ絶縁膜を前記半導体基板の主面から所定の深さまでエッチバックして、前記トレンチの側壁を一部露出させる工程と、
前記トレンチの露出側壁をカラー絶縁膜で被覆する工程と、
前記トレンチ内に前記半導体基板の主面から所定の深さまで反対導電型の第１不純物を含む第１導電膜を埋め込む工程と、
前記第１導電膜より上方の前記カラー絶縁膜を除去する工程と、
前記トレンチ内に前記第１導電膜上から所定の位置まで前記反対導電型の第１不純物を含む第２導電膜を埋め込む工程と、
前記第２導電膜の上面周辺および前記トレンチの側壁を保護絶縁膜で被覆する工程と、
前記第２導電膜上面の露出部に前記反対導電型の第２不純物をイオン注入して第２不純物領域を形成する工程と、
前記保護絶縁膜を除去する工程と、
前記半導体基板内の所定の領域に素子分離領域を形成する工程と、
前記半導体基板を熱処理して、前記第２導電膜の第１不純物および前記第２不純物領域の第２不純物を前記トレンチの前記カラー絶縁膜で被覆されていない側壁から前記半導体基板内に拡散させる工程と、
前記第１および第２不純物の拡散領域にソースまたはドレイン領域が一部重なるように、前記キャパシタに記憶された情報を読み出すトランスファーゲート・トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
一導電型の半導体基板内の所定領域に設けられたトレンチ下部の外側面にプレート拡散領域を形成し、前記トレンチ内壁にキャパシタ絶縁膜を形成し、前記トレンチ内に前記キャパシタ絶縁膜を介してストレージノード導電膜を埋め込む工程と、
前記ストレージノード導電膜および前記キャパシタ絶縁膜を前記半導体基板の主面から所定の深さまでエッチバックして、前記トレンチの側壁を一部露出させる工程と、
前記トレンチの露出側壁をカラー絶縁膜で被覆する工程と、
前記トレンチ内に前記半導体基板の主面から所定の深さまで反対導電型の第１不純物を含む第１導電膜を埋め込む工程と、
前記第１導電膜上面より上方の前記カラー絶縁膜を除去する工程と、
前記トレンチ内に前記第１導電膜上から所定の位置まで前記反対導電型の第１不純物を含む第２導電膜を埋め込む工程と、
前記半導体基板主面に対して斜め方向から前記１導電型の不純物を前記第２導電膜にイオン注入する工程と、
前記半導体基板主面に対して垂直方向から前記反対導電型の第２不純物を前記第２導電膜にイオン注入する工程と、
前記半導体基板内の所定の領域に素子分離領域を形成する工程と、
前記半導体基板を熱処理して、前記第２導電膜の１導電型不純物、第１および第２不純物を前記トレンチの前記カラー絶縁膜で被覆されていない側壁から前記半導体基板内に拡散させて第１および第２不純物拡散領域を形成する工程と、
前記第１および第２不純物拡散領域にソースまたはドレイン領域が一部重なるように、前記キャパシタに記憶された情報を読み出すトランスファーゲート・トランジスタを形成する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項５】
前記トレンチの側壁を被覆した保護絶縁膜は、シリコン酸化膜であることを特徴とする請求項２または請求項３に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチを有する半導体装置の製造方法に係わり、特にトレンチキャパシタのストレージノード電極とトランスファーゲートトランジスタの拡散層を電気的に接続するのに好適な構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
トレンチを有する半導体装置、例えばトレンチキャパシタを有するＤＲＡＭ（Dynamic Random Access Memory、以下ＤＲＡＭと記す）セルで構成された半導体記憶装置では、埋め込みストラップと呼ばれる配線層を形成してトレンチキャパシタのストレージノード電極とトランスファーゲートトランジスタの拡散層を電気的に接続している（例えば、特許文献１参照。）。
【０００３】
この特許文献１に開示されたトレンチキャパシタのストレージノード電極とトランスファーゲートトランジスタの拡散層とを電気的に接続する方法について、図を用いて説明する。図２１は埋め込みストラップの構造を示す断面図である。
【０００４】
図２１に示すように、半導体基板１１１にトレンチ１１４を形成し、このトレンチ１１４内に埋め込みプレート電極１１５、キャパシタ誘電膜１１６を形成している。
【０００５】
次に、トレンチ１１４内にストレージノード電極となるＡｓをドープしたアモルファスシリコン膜１１７を埋め込み、キャパシタ絶縁膜１１６の上部を除去して、埋め込みプレート電極１１５とトランスファーゲートトランジスタの拡散層（図示せず）とを電気的に絶縁するためのカラー酸化膜１１８を形成している。
【０００６】
次に、Ａｓをドープしたアモルファスシリコン膜１１９をトレンチ１１４内に埋め込み、熱処理によりアモルファスシリコン膜１１９をポリシンコン膜１１９ａに変化させている。
【０００７】
次に、ポリシンコン膜１１９ａをシリコン基板１１１の表面より低い所定の位置まで除去して、埋め込みストラップの開口部１２０を形成している。
【０００８】
次に、Ａｓをドープしたアモルファスシリコン膜１２１をトレンチ１１４内に埋め込んで、埋め込みストラップ１２０ａを形成している。
【０００９】
次に、埋め込みストラップ１２０ａを熱処理してドープしたＡｓを半導体基板１１１内へ拡散させてｎ拡散層（図示せず）を形成し、ストレージノード電極となるアモルファスシリコン膜１１７とトランスファーゲートトランジスタの拡散層（図示せず）を電気的に接続している。
【００１０】
しかしながら、特許文献１に開示された方法は、トレンチの埋め込み性を良くするためにＡｓをドープしたアモルファスシリコン膜を用いるものである。また、Ａｓを拡散させたｎ層は半導体基板１１１との接合界面の不純物濃度分布が急峻になることから、接合近傍での空乏層の幅が狭く、電界強度が高い。
【００１１】
そのため、トンネリングなどによる接合リーク電流が増大し、セルデータの保持特性が悪化するという問題がある。
【００１２】
これに対して、接合界面の電界を緩和する方法として、例えばＭＯＳトランジスタではドレイン領域を低濃度領域と高濃度領域の２種類の不純物領域で形成して、ドレイン近傍の電界を緩和する方法が知られている（例えば、非特許文献２参照。）。
【００１３】
この方法について、図を用いて説明する。図２２はニ重ドレイン構造のＭＯＳトランジスタを示す断面図である。半導体基板２０１にゲート電極２０２を形成した後に、Ｐイオンを注入することによって深い低濃度不純物領域２０３を形成し、その後Ａｓイオンを注入して浅い高濃度層２０４を形成している。
【００１４】
しかしながら、非特許文献２に開示された方法は、半導体基板３０１の表面にイオンを注入しているので、トレンチのようにアスペクト比の大きな溝の底部にイオンを注入する場合、イオンがトレンチの側壁で散乱あるいはチャネリングして半導体基板内に侵入する問題がある。
【００１５】
即ち、図２３に示すように、半導体基板３０１に形成されたトレンチ３０２の底部の導電膜３０３にマスク材３０４を用いてＰをイオン注入する場合、入射ビームには広がり幅があるため、Ｐをイオン注入すべき領域３０５以外に、Ｐイオンがトレンチの側壁３０６で散乱あるいはチャネリングして半導体基板３０１内に、例えば５００ｎｍ程度侵入してＰイオン散乱領域３０７が形成される。
【００１６】
このため、トランスファーゲートトランジスタ（図示せず）を形成すると、Ｐイオン散乱領域３０７のＰが熱処理により隣接セルのトランスファーゲートトランジスタのチャネル部（図示せず）まで拡散する問題がある。
【００１７】
その結果、拡散したＰがチャネル部のｐ型キャリアを補償してチャネル部のキャリア濃度が低下しトランスファーゲートトランジスタの閾値が低下するので、セルデータの保持特性が劣化する恐れがある。
【特許文献１】特開２００２−１１０９４１号公報（３−４頁、図７）
【非特許文献２】「半導体大辞典」、工業調査会、１９９９年１２月２０日、ｐ５２９
【発明の開示】
【発明が解決しようとする課題】
【００１８】
上述した従来の半導体装置の製造方法では、トレンチの底部にＰイオン注入をおこなう場合、Ｐイオンがトレンチの側壁で散乱あるいはチャネリングして半導体基板内に侵入し、トランスファーゲートトランジスタの特性を劣化させる問題がある。
【００１９】
そのため、トレンチキャパシタと隣接セルのトランスファーゲートトランジスタとの距離を短縮することが困難になり、高集積化が妨げられる。
【００２０】
本発明は、上記問題点を解決するためになされたもので、Ｐイオンがトランスファーゲートトランジスタのチャネル領域へ侵入するのを阻止してトランスファーゲートトランジスタの特性劣化を防止し、高集積化に好適な半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を達成するために、本発明の一態様の半導体装置の製造方法では、一導電型の半導体基板内の所定領域に設けたトレンチ下部の外側面にプレート拡散領域を形成し、前記トレンチ内壁にキャパシタ絶縁膜を形成し、前記トレンチ内に前記キャパシタ絶縁膜を介してストレージノード導電膜を埋め込む工程と、前記ストレージノード導電膜および前記キャパシタ絶縁膜を前記半導体基板の主面から所定の深さまでエッチバックして、前記トレンチの側壁を一部露出させる工程と、前記トレンチの露出側壁をカラー絶縁膜で被覆する工程と、前記トレンチ内に前記半導体基板の主面から所定の深さまで反対導電型の第１不純物を含む第１導電膜を埋め込む工程と、前記第１導電膜に前記反対導電型の第２不純物をイオン注入して第２不純物領域を形成する工程と、前記カラー絶縁膜を除去して前記第２不純物領域の側面を露出させる工程と、前記トレンチ内に前記第１不純物を含む第２導電膜を埋め込んで、前記第２不純物領域の側面に第２導電膜を有する埋め込みストラップを形成する工程と、前記半導体基板内の所定の領域に素子分離領域を形成する工程と、前記半導体基板を熱処理して、前記第２導電膜の第１不純物および前記第２不純物領域の第２不純物を前記トレンチの前記カラー絶縁膜で被覆されていない側壁から前記半導体基板内に拡散させて第１および第２不純物拡散領域を形成する工程と、前記第１および第２不純物拡散領域にソースまたはドレイン領域が一部重なるように、前記キャパシタに記憶された情報を読み出すトランスファーゲートトランジスタを形成する工程とを有することを特徴としている。
【発明の効果】
【００２２】
本発明の半導体装置の製造方法によれば、トレンチの側壁を絶縁膜で被覆してトレンチの底部に不純物イオンを注入しているので、不純物イオンがトレンチの側壁で散乱あるいはチャネリングして半導体基板内へ侵入するのを阻止することができる。
【００２３】
これにより、ＤＲＡＭセルを高集積化してもトランスファーゲートトランジスタの特性の化を防止することができる。従って、信頼性が高く、且つ集積度の高い半導体装置が得られる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施例について図面を参照しながら説明する。
【実施例１】
【００２５】
図１乃至図１１は、本発明の実施例１に係わる半導体装置の製造工程を示す図で、半導体装置のトレンチキャパシタのストレージノード電極とトランスファーゲートトランジスタの拡散層とを電気的に接続する工程を順に示す断面図である。
【００２６】
まず、図１から図５を用いて、トレンチキャパシタのストレージノード電極が形成されるまでの工程について説明する。
【００２７】
図１に示すように、半導体基板、例えばｐ型シリコン基板１１の表面にシリコン酸化膜１２を、例えば熱酸化法により厚さ８ｎｍ程度形成する。そして、シリコン酸化膜１２の上面にシリコン窒化膜１３を、例えばＣＶＤ法により厚さ２２０ｎｍ程度形成する。さらに、シリコン窒化膜１３の上面にＴＥＯＳ膜１４を、例えばＣＶＤ法により厚さ２００ｎｍ程度形成する。
【００２８】
次に、フォトリソグラフィ技術によりトレンチ開口のパターニングを行い、異方性エッチング、例えばＲＩＥ法によりＴＥＯＳ膜１４、シリコン窒化膜１３、シリコン酸化膜１２を所定の形状にエッチングして、ｐ型シリコン基板１１の上面の一部を露出させる。
【００２９】
次にＴＥＯＳ膜１４をマスクとして異方性エッチングによりｐ型シリコン基板１１をエッチングする。これにより、例えば深さ８乃至９μｍ程度のトレンチ１５が形成される。
【００３０】
次に、図２に示すように、全面にｐ型シリコン基板１１と反対の導電型の不純物を含むシリコン酸化膜、例えばＡｓＳＧ膜（図示せず）を、例えばＣＶＤ法により厚さ３０ｎｍ程度形成し、更にレジスト（図示せず）を塗布する。
【００３１】
次に、所定の深さまでレジストを、例えばＣＤＥ法により除去した後に露出しているＡｓＳＧ膜を、例えばフッ酸系のエッチャントを用いて除去し、更に、レジストを、例えばアッシング法により除去する。
【００３２】
次に、熱処理を、例えば９００℃でおこない、ＡｓをＡｓＳＧ膜からｐ型シリコン基板１１内に拡散させることにより、プレート電極となる埋め込みプレート拡散領域１６が形成される。
【００３３】
次に、ＡｓＳＧ膜を、例えばフッ酸を含む溶液にてエッチングして除去することにより、プレート形成工程を終了する。
【００３４】
次に、図３に示すように、トレンチ１５の内壁を含む全面にキャパシタ絶縁膜１７として、例えばＣＶＤ法によりシリコン窒化膜とシリコン酸化膜との複合膜、あるいは誘電体膜を厚さ５ｎｍ程度形成する。
【００３５】
次に、ストレージノード電極となる導電膜１８、例えばＣＶＤ法によりＡｓをドープしたポリシリコン膜をトレンチ１５に埋め込む。
【００３６】
次に、図４に示すように、埋め込まれたストレージノード導電膜１８を半導体基板１１の表面から所定の深さまで、例えばＲＩＥ法によりエッチングして除去し、露出したキャパシタ絶縁膜１７を、例えばリン酸等の溶液を用いてエッチングして除去する。
【００３７】
次に、埋め込みプレート拡散領域１６とトランスファーゲートトランジスタの拡散層（図示せず）を電気的に絶縁するための厚いカラー絶縁膜１９、例えばＣＶＤ法によりシリコン酸化膜を厚さ４０ｎｍ程度形成する。
【００３８】
次に、図５に示すように、ストレージノード導電膜１８上に被着したカラー絶縁膜１９を、例えばＲＩＥ法によりエッチングして除去した後、第１導電膜２０、例えばＡｓをドープしたポリシンコン膜をトレンチ１５に埋め込み、埋め込まれた第１導電膜２０を半導体基板１１の表面から所定の深さまで、例えばＲＩＥ法によりエッチングして除去する。
【００３９】
これにより、トレンチ１５の側壁を半導体基板１１の表面からストレージノード導電膜１８の上部まで、厚いカラー絶縁膜１９で被覆することが可能である。
【００４０】
次に、図６から図８を用いてストレージノード導電膜１８をトランスファーゲートトランジスタの拡散層に電気的に接続するための埋め込みストラップを形成する工程について説明する。
【００４１】
図６に示すように、第１導電膜２０にＰイオンを、例えば加速電圧５〜２０ＫｅＶ、ドーズ量１Ｅ１２〜１Ｅ１３ｃｍ−２程度、注入してＰイオン注入領域２１を形成する。
【００４２】
この時、厚いカラー絶縁膜１９により、Ｐイオンがトレンチ１５の側壁で散乱あるいはチャネリングして半導体基板１１内に侵入するのを阻止することが可能である。
【００４３】
次に、図７に示すように、カラー絶縁膜１９をＰイオン注入領域２１が露出する深さまで、例えばフッ酸系のエッチャントを用いて除去した後、第２導電膜２２、例えばＣＶＤ法によりＡｓをドープしたポリシンコン膜をトレンチ１５に埋め込む。
【００４４】
次に、図８に示すように、埋め込まれた第２導電膜２２を半導体基板１１の表面から所定の深さまで、例えばＲＩＥ法によりエッチングして除去する。これにより、埋め込みストラップ２３が形成される。
【００４５】
次に、図９から図１１を用いて、トランスファーゲートトランジスタを形成して、トランスファーゲートトランジスタの拡散層とストレージノード電極を接続する工程について説明する。
【００４６】
図９はＤＲＡＭセルを示す平面図、図１０は図９のＡ−Ａ線に沿って切断し、矢印の方向から眺めた断面図、図１１は図９のＢ−Ｂ線に沿って切断し、矢印の方向から眺めた断面図である。
【００４７】
図９〜図１１に示すように、ＳＴＩ（Shallow Trench Insulation）構造の素子分離領域２４を、例えばＣＶＤ法によるシリコン酸化膜を埋め込んで個々のＤＲＡＭセルを素子分離する。
【００４８】
次に、半導体基板１１を、例えば１０００℃で熱処理し、イオン注入されたＰを活性化すると伴に、トレンチ１５のカラー絶縁膜１９で被覆されていない側壁からＡｓが半導体基板１１内へ拡散した領域２５およびＰが半導体基板１１内へさらに深く拡散した領域２６を形成する。
【００４９】
これにより、低濃度領域と高濃度領域からなるｎ型の二重拡散層構造が形成されるので、接合近傍の電界を緩和することが可能である。
【００５０】
次に、トランスファーゲートトランジスタが形成される領域にゲート酸化膜２７を形成し、ゲート酸化膜２７上にゲート電極となるワード線電極２８を形成する。
【００５１】
次に、ソースあるいはドレイン領域となる拡散層２９を、例えばＰイオン注入により形成した後、半導体基板１１の全面に表面保護膜３０、例えばＣＶＤ法によりシリコン酸化膜を形成する。
【００５２】
次に、表面保護膜３０を貫通してビット線コンタクト電極３１、ビット線電極３２を形成して、半導体装置が製造される。
【００５３】
以上説明したように、本実施例の半導体装置の製造方法によれば、トレンチ１５の側壁を厚いカラー絶縁膜１９で被覆して第１導電膜２０にＰをイオン注入しているので、Ｐイオンがトレンチ１５の側壁で散乱あるいはチャネリングして半導体基板１１内に侵入するのを阻止することができる。
【００５４】
これにより、ＤＲＡＭセルを高集積化してもトランスファーゲート・トランジスタの特性劣化を防止することができる。従って、信頼性が高く、且つ集積度の高い半導体装置が得られる。
【実施例２】
【００５５】
図１２乃至図１４は、本発明の実施例２に係わる半導体装置の製造工程を示す図で、半導体装置のトレンチキャパシタのストレージノード電極とトランスファーゲートトランジスタの拡散層とを電気的に接続するための埋め込みストラップを形成する工程を順に示す断面図である。
【００５６】
本実施例において上記実施例１と同一の構成部分には同一の符号を付してその説明を省略し、異なる部分についてのみ説明する。
【００５７】
本実施例が実施例１と異なる点は、トレンチ１５の側壁を被覆する絶縁膜を新たに形成し、その絶縁膜の厚さをＰイオンの散乱あるいはチャネリングを阻止するのに十分な厚さとしたことにある。
【００５８】
即ち、図１２に示すように、図１〜図５に示した工程を経た後、カラー絶縁膜１９を第１導電膜２０の上端面より所定の深さまで除去する。
【００５９】
次に、新たにトレンチ１５内に保護絶縁膜４１、例えばＣＶＤ法によりシリコン酸化膜を形成し、第１導電膜２０上に被着した保護絶縁膜４１を、例えばＲＩＥ法によりエッチングして除去して、トレンチ１５の側壁を被覆する。
【００６０】
ここで、保護絶縁膜４１の膜厚はイオン注入されるＰがトレンチ１５の側壁に当たって散乱あるいはチャネリングして半導体基板１１の内部に侵入するのを阻止できるだけの厚さがあれば良いので、半導体装置の製造条件に応じて適宜設定することができる利点がある。
【００６１】
次に、図１３に示すように、第１導電膜２０にＰイオンを、例えば加速電圧５〜２０ＫｅＶ、ドーズ量１Ｅ１２〜１Ｅ１３ｃｍ−２程度、注入してＰイオン注入領域４２を形成する。
【００６２】
この時、保護絶縁膜４１により、Ｐイオンがトレンチ１５の側壁で散乱あるいはチャネリングして半導体基板１１内に侵入するのを阻止することが可能である。
【００６３】
次に、図１４に示すように、保護絶縁膜４１のエッチング速度がカラー絶縁膜１９のエッチング速度より大きくなる条件に設定して保護絶縁膜４１を、例えばＲＩＥ法によりエッチングして除去した後、トレンチ１５内に第２導電膜４３を、例えばＣＶＤ法により形成して、埋め込みストラップ４４が形成される。
【００６４】
次に、図９〜図１１に示したように、ＳＴＩによる素子分離領域２４を形成した後、トランスファーゲートトランジスタを形成して半導体装置が製造される。
【００６５】
以上説明したように、本発明の実施例２に係わる半導体装置の製造方法によれば、カラー絶縁膜１９を除去して、新たにトレンチ１５の側壁を保護絶縁膜４１で被覆したので、その膜厚はＰイオンの侵入を阻止するのに十分な厚さになるように半導体装置の製造条件に応じて適宜設定することができる。
【００６６】
これにより、ＤＲＡＭセルを高集積化してもトランスファーゲート・トランジスタの特性劣化を防止することができる。従って、信頼性が高く、且つ集積度の高い半導体装置が得られる。
【実施例３】
【００６７】
図１５乃至図１７は、本発明の実施例３に係わる半導体装置の製造工程を示す図で、半導体装置のトレンチキャパシタのストレージノード電極とトランスファーゲートトランジスタの拡散層を電気的に接続するための埋め込みストラップを形成する工程を順に示す断面図である。
【００６８】
本実施例において上記実施例１と同一の構成部分には同一の符号を付してその説明を省略し、異なる部分についてのみ説明する。
【００６９】
本実施例が実施例１と異なる点は、埋め込みストラップを基板表面近傍に形成したことにある。
【００７０】
即ち、図１５に示すように、図１〜図５に示した工程を経た後、カラー絶縁膜１９の上部を除去した後、トレンチ１５内に第２導電膜５１、例えばＣＶＤ法によりＡｓをドープしたポリシリコン膜を埋め込む。
【００７１】
次に、図１６に示すように、第２導電膜５１を半導体基板１１表面近傍の所定の深さまで除去した後、トレンチ１５内に保護絶縁膜５２、例えばＣＶＤ法によりシリコン酸化膜を形成する。
【００７２】
次に、図１７に示すように、第２導電膜５１上に被着した保護絶縁膜５２を、例えばフッ酸系のエッチャントを用いて除去した後、第２導電膜５１にＰイオンを、例えば５０ＫｅＶ程度の低加速電圧で注入してＰイオン注入領域５３を形成する。これにより、埋め込みストラップ５４が形成される。
【００７３】
この時、保護絶縁膜５２により、Ｐイオンがトレンチ１５の側壁で散乱あるいはチャネリングして半導体基板１１内に侵入するのを阻止することが可能である。
【００７４】
次に、図９〜図１１に示したように、ＳＴＩによる素子分離領域２４を形成した後、トランスファーゲートトランジスタを形成して半導体装置が製造される。
【００７５】
以上説明したように、本発明の実施例３に係わる半導体装置の製造方法によれば、半導体基板表面近傍に埋め込みストラップを形成しているので、Ｐイオンを浅く注入してキャリア濃度の高い拡散層を形成することができ、トランスファーゲートトランジスタの拡散層とのコンタクトが容易になる。
【００７６】
これにより、ＤＲＡＭセルを高集積化してもトランスファーゲートトランジスタの特性劣化を防止することができる。従って、信頼性が高く、且つ集積度の高い半導体装置が得られる。
【実施例４】
【００７７】
図１８乃至図２０は、本発明の実施例４に係わる半導体装置の製造工程を示す図で、半導体装置のトレンチキャパシタのストレージノード電極とトランスファーゲートトランジスタの拡散層とを電気的に接続するための埋め込みストラップを形成する工程を順に示す断面図である。
【００７８】
本実施例において上記実施例１と同一の構成部分には同一の符号を付してその説明を省略し、異なる部分についてのみ説明する。
【００７９】
本実施例が実施例１と異なる点は、トレンチ１５の側壁を絶縁膜で被覆せず、Ｂイオンを斜め注入してからＰイオンを注入することにより、半導体基板１１内へ侵入したＰの影響をＢで補償するようにしたことにある。
【００８０】
図１８はＤＲＡＭセルを示す平面図、図１９および図２０は図１８のＣ−Ｃ線に沿って切断し、矢印の方向から眺めた断面図である。
【００８１】
即ち、図１８〜図１９に示すように、図１〜図５に示した工程を経た後、カラー絶縁膜１９の上部を半導体基板１１の表面から所定の深さまで除去した後、トレンチ１５内に第２導電膜６１、例えばＣＶＤ法によりＡｓをドープしたポリシリコン膜を形成して、半導体基板１１の表面から所定の深さまで第２導電膜６１を埋め込む。
【００８２】
次に、垂直からワード線電極２８が配線されるＣ−Ｃ線の方向に所定角度θだけイオンビームを傾けて２方向からトレンチ１５内にＢイオンを斜めに注入する。Ｂイオンの注入は、半導体基板１１を所定角度θ、例えば４５度だけ傾けてＢイオンを注入した後、半導体基板１１を１８０度回転してＢイオンを注入すればよい。
【００８３】
これにより、第２導電膜６１にＢイオン注入領域６２が形成され、トレンチ１５の側壁は絶縁膜で被覆されていないので、同時に半導体基板１１内にＢイオン注入領域６３が形成される。
【００８４】
次に、図２０に示すように、Ｐをイオン注入すると、第２導電膜６１にＢイオン注入領域６２に更にＰイオンが二重注入されたＢ＋Ｐイオン注入領域６４が形成され、これにより、埋め込みストラップ６５が形成される。
【００８５】
トレンチ１５の側壁は絶縁膜で被覆されていないので、トレンチ１５の側壁での散乱あるいはチャネリングにより半導体基板１１内にＰが侵入し、Ｐイオン散乱領域６６が形成される。
【００８６】
ここで、Ｐイオン散乱領域６６は、Ｂイオン注入領域６３に内包されているので、Ｂイオン注入領域６３のＢドース量がＰイオン散乱領域６６のＰドーズ量より大きくなるように設定することにより、Ｐの影響をＢで補償することが可能である。
【００８７】
次に、図９〜図１１に示したように、ＳＴＩによる素子分離領域２４を形成した後、トランスファーゲートトランジスタを形成して半導体装置が製造される。
【００８８】
以上説明したように、本発明の実施例４に係わる半導体装置の製造方法によれば、トレンチ１５内へＢイオンを斜め注入した後にＰイオンを注入しているので、半導体基板１１内へＰが侵入してもＰによる影響をＢで補償することができ、トレンチ１５の側壁を被覆する絶縁膜が不要である。
【００８９】
これにより、ＤＲＡＭセルを高集積化してもトランスファーゲートトランジスタの特性劣化を防止することができる。従って、信頼性が高く、且つ集積度の高い半導体装置が得られる。
【００９０】
ここでは、Ｂイオンを斜め注入した後にＰイオンを注入する場合について説明したが、Ｐイオンを注入してからＢイオンを斜め注入しても構わない。
【図面の簡単な説明】
【００９１】
【図１】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図２】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図３】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図４】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図５】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図６】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図７】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図８】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図９】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図１０】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図１１】本発明の実施例１に係わる半導体装置の製造工程を示す断面図。
【図１２】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図１３】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図１４】本発明の実施例２に係わる半導体装置の製造工程を示す断面図。
【図１５】本発明の実施例３に係わる半導体装置の製造工程を示す断面図。
【図１６】本発明の実施例３に係わる半導体装置の製造工程を示す断面図。
【図１７】本発明の実施例３に係わる半導体装置の製造工程を示す断面図。
【図１８】本発明の実施例４に係わる半導体装置の製造工程を示す断面図。
【図１９】本発明の実施例４に係わる半導体装置の製造工程を示す断面図。
【図２０】本発明の実施例４に係わる半導体装置の製造工程を示す断面図。
【図２１】従来の半導体装置の製造工程を示す断面図。
【図２２】二重拡散構造により接合界面の電界を緩和する方法を説明するための図。
【図２３】トレンチにイオン注入する工程を示す断面図。
【符号の説明】
【００９２】
１１  ｐ型シリコン基板
１２  シリコン酸化膜
１３  シリコン窒化膜
１４  ＴＥＯＳ膜
１５  トレンチ
１６  埋め込みプレート拡散領域
１７  キャパシタ絶縁膜
１８  ストレージノード導電膜
１９  カラー絶縁膜
２０  第１導電膜
２１、４２、５３  Ｐイオン注入領域
２２、４３、５１、６１  第２導電膜
２３、４４、５４、６５  埋め込みストラップ
２４  素子分離領域
２５  Ａｓ拡散領域
２６  Ｐ拡散領域
２７  ゲート酸化膜
２８  ワード線電極
２９  ソースまたはドレイン拡散層
３０  表面保護膜
３１  ビット線コンタクト電極
３２  ビット線電極
４１、５２  保護絶縁膜
６２、６３  Ｂイオン注入領域
６４  Ｂ＋Ｐイオン注入領域
６６  Ｐイオン散乱領域
【図１】
2005191356.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005191356.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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