(57)【要約】【課題】  半導体パッケージ構造において、半導体素子の面積より多層配線基板の面積を小さくすることを可能にし、パッケージ全体として小型化を図る。【解決手段】  層間導通ビア１の中心を通る位置で、多層配線基板２を幅方向に切断する。切断することにより層間導通ビア１を多層配線基板２の切断面に露出させて、導通ビア切断面４を形成する。この導通ビア切断面４と半導体素子５の外部端子８とをワイヤボンデングによって金ワイヤ１０により接続する。その後、半導体素子２の素子面と金ワイヤ１０とを、封止用の樹脂１２でモールドすることによって半導体装置を完成させる。【選択図】図１−８
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【特許請求の範囲】
【請求項１】
半導体素子の外部端子に対して電気的に接続される層間導通ビアが内層に複数設けられた多層配線基板において、
前記層間導通ビア部分を切断して外側面に導通ビア露出部を設けたことを特徴とする多層配線基板。
【請求項２】
請求項１記載の多層配線基板における導通ビア露出部と、前記多層配線基板に載置された半導体素子の外部電極とを導電ワイヤにて接続したことを特徴とする半導体装置。
【請求項３】
請求項１記載の多層配線基板における導通ビア露出部と、前記多層配線基板に載置された半導体素子における外部電極の突起電極とを接続したことを特徴とする半導体装置。
【請求項４】
内層に層間導通ビアが形成された多層配線基板を切断し、前記多層配線基板の切断面に前記層間導通ビアの切断面を露出させる工程と、
前記多層配線基板の片面と半導体素子の素子面とを接着する工程と、
前記半導体素子の外部端子と前記層間導通ビアの切断面とをワイヤボンデングによりワイヤ接続する工程と、
前記半導体素子の素子面と前記ワイヤとを樹脂により封止する工程と、
からなることを特徴とする半導体装置の製造方法。
【請求項５】
内層に層間導通ビアが形成された多層配線基板を切断し、前記多層配線基板の切断面に前記層間導通ビアの切断面を露出させる工程と、
半導体素子の外部端子に突起電極を形成する工程と、
前記突起電極に導電性接着剤を塗布する工程と、
前記突起電極素子面と前記層間導通ビアの切断面とを接着する工程と、
前記半導体素子の素子面と、前記多層配線基板における前記層間導通ビアの切断面との隙間に樹脂を注入し、前記樹脂を硬化させる工程と、
からなることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、層間導通ビアが内層に設けられた多層配線基板、およびその多層配線基板を用いて半導体素子と電気的に接続して構成される半導体装置、ならびにその半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
従来の半導体装置におけるワイヤボンデング方式のパッケージの一般的な組立方法を図３−１〜図３−３を参照して説明する。
【０００３】
まず、図３−１に示すように、外部電極８が設けられた半導体素子５を、複数の層間導通ビア１が設けられた多層配線基板２にダイボンド剤７にて接着する。その後、図３−２に示すように、半導体素子１の外部電極８と多層配線基板２の配線パターンとを、導電ワイヤである金ワイヤ１０を用いてワイヤボンデング接合し、さらに、図３−３に示すように、半導体素子５の素子面と金ワイヤ１０とを封止用の樹脂１２でモールドして、組立が完了する。なお、図中の３は基板外部端子である。
【０００４】
次に、従来の半導体装置におけるフリップチップ方式のＭＣＭ（Multi Chip Module）パッケージの一般的な組立方法を図４−１〜図４−４を参照して説明する。
【０００５】
まず、図４−１に示すように、各半導体素子１４の外部電極１５に金バンプ（突起電極）１６を形成する。その後、図４−２に示すように、半導体素子１４の金バンプ１６に導電性ペースト（接着剤）１７を塗布し、図４−３に示すように、複数の半導体素子１４を金バンプ１６と多層配線基板２上の配線パターン１３とを位置合わせして接着する。さらに、図４−４に示すように、半導体素子１４の側面から封止用の樹脂１８を注入し、半導体素子１４と多層配線基板２との隙間に充填し、充填後の樹脂１８を熱硬化させ、ＭＣＭの組立が完了する。
【０００６】
また、ＣＳＰ（Chip Size Package）の半導体装置の製造方法については特許文献１などに開示されている。
【特許文献１】特許第３１４０３３０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
従来のワイヤボンデング方式のパッケージ構造では、半導体素子の面積より多層配線基板の面積が大きいため、多層配線基板の面積が制約となり、パッケージを小型化することができないという課題があった。
【０００８】
また、従来のＭＣＭパッケージ構造では、多層配線基板の面積が半導体素子の搭載密度を制約してしまい、パッケージ搭載面積を小型化することができないという課題があった。
【０００９】
本発明の目的は、前記従来の課題を解決し、各種パッケージ構造において、半導体素子の面積より多層配線基板の面積を小さくすることを可能にし、パッケージ全体として小型化できるようにした多層配線基板および半導体装置ならびに半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
前記目的を達成するため、請求項１に記載の多層配線基板に係る発明は、半導体素子の外部端子に対して電気的に接続される層間導通ビアが内層に複数設けられた多層配線基板において、前記層間導通ビア部分を切断して外側面に導通ビア露出部を設けたことを特徴とする。
【００１１】
請求項２に記載の半導体装置に係る発明は、請求項１記載の多層配線基板における導通ビア露出部と、前記多層配線基板に載置された半導体素子の外部電極とを導電ワイヤにて接続したことを特徴とする。
【００１２】
請求項３に記載の半導体装置に係る発明は、請求項１記載の多層配線基板における導通ビア露出部と、前記多層配線基板に載置された半導体素子における外部電極の突起電極とを接続したことを特徴とする。
【００１３】
請求項４に記載の半導体装置の製造方法に係る発明は、内層に層間導通ビアが形成された多層配線基板を切断し、前記多層配線基板の切断面に前記層間導通ビアの切断面を露出させる工程と、前記多層配線基板の片面と半導体素子の素子面とを接着する工程と、前記半導体素子の外部端子と前記層間導通ビアの切断面とをワイヤボンデングによりワイヤ接続する工程と、前記半導体素子の素子面と前記ワイヤとを樹脂により封止する工程とからなることを特徴とする。
【００１４】
請求項５に記載の半導体装置の製造方法に係る発明は、内層に層間導通ビアが形成された多層配線基板を切断し、前記多層配線基板の切断面に前記層間導通ビアの切断面を露出させる工程と、半導体素子の外部端子に突起電極を形成する工程と、前記突起電極に導電性接着剤を塗布する工程と、前記突起電極素子面と前記層間導通ビアの切断面とを接着する工程と、前記半導体素子の素子面と、前記多層配線基板における前記層間導通ビアの切断面との隙間に樹脂を注入し、前記樹脂を硬化させる工程とからなることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、ワイヤボンデング方式のパッケージ構造において、半導体素子の面積より多層配線基板の面積を小さくすることができるため、パッケージ全体を小型化することができる。
【００１６】
また、ＭＣＭパッケージ構造のものにおいて、パッケージに内蔵する複数の半導体素子の面積の合計より、多層配線基板の面積を小さくすることができるため、パッケージ全体を小型化することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態について図面を参照しながら説明する。
【００１８】
図１−１〜図１−８は本発明の実施形態１を説明するためのワイヤボンデング方式のパッケージ組立方法を工程順に示す説明図である。
【００１９】
実施形態１では、図１−１に示すように、内層に複数の層間導通ビア１が形成された多層配線基板２を用いる。本例では多層配線基板２の材質はアルミナセラミックであり、層間導通ビア１の材質はモリブデンであって、多層配線基板２の１層あたりの厚さ、すなわち層間導通ビア１の１層あたりの厚さは最小８０〜１００μｍ、層間導通ビア１の直径は最小８０〜１００μｍである。隣り合う層間導通ビア１間の最小距離は約１５０μｍである。
【００２０】
また、多層配線基板２の表面には、グリッド状に基板外部端子３が形成してあり、ＬＧＡ（Land Grid Array）またはＢＧＡ（Ball Grid Array）における２次実装端子として用いる。
【００２１】
そして、層間導通ビア１の中心を通る位置で、図１−２，図１−３に示すように、多層配線基板２を幅方向に切断する。切断することにより層間導通ビア１が多層配線基板２の切断面に露出する。以下、露出した層間導通ビア１を導通ビア切断面４と呼ぶ。この導通ビア切断面４の寸法は、８０μｍ２〜１００μｍ２である。切断された多層配線基板２には無電解めっきを行う。めっき厚さは、通常、ニッケル５μｍ、金０.５μｍである。
【００２２】
図１−３は多層配線基板２を垂直方向から見た図であって、層間導通ビア１の中心を通る位置で多層配線基板２を切断する。切断方法としてはダイシングなどを用いることができる。
【００２３】
次に、図１−４に示すように、半導体素子５の素子面と多層配線基板２の基板外部端子３の面とは反対面６をダイボンド剤７で接着する。その後、図１−５に示すように、半導体素子５の外部端子８に対して、ワイヤボンデング用キャピラリ９を用い、導電ワイヤである金ワイヤ１０を１次接合する。続いて、図１−６に示すように、２次接合治具１１を用いて導通ビア切断面４と金ワイヤ１０とを２次接合する。
【００２４】
以下同様に、図１−７に示すように、所定の半導体素子５の外部端子８と導通ビア切断面４とを金ワイヤ１０により接続するワイヤボンデングを続行する。最後に、図１−８に示すように、半導体素子２の素子面と金ワイヤ１０とを、封止金型を用いて封止用の樹脂１２でモールドすることによって半導体装置が完成する。
【００２５】
図２−１〜図２−７は本発明の実施形態２を説明するためのフリップチップ方式のＭＣＭパッケージの組立方法を工程順に示す説明図である。
【００２６】
実施形態２では、図２−１に示すように、内層に複数の層間導通ビア１が形成された多層配線基板２を用いる。本例では多層配線基板２の材質はアルミナセラミックであり、層間導通ビア１の材質はモリブデンであって、多層配線基板２の１層あたりの厚さ、すなわち層間導通ビア１の１層あたりの厚さは最小８０〜１００μｍ、層間導通ビア１の直径は最小８０〜１００μｍである。隣り合う層間導通ビア１間の最小距離は約１５０μｍである。
【００２７】
また、多層配線基板２の表面には、半導体素子をフリップチップするための配線パターン１３が形成されている。配線パターン１３のパターン幅は３０〜１００μｍ、配線パターン１３のパターンピッチは６０〜２００μｍである。多層配線基板２の裏面には、グリッド状に基板外部端子３が形成してあり、ＬＧＡまたはＢＧＡにおける２次実装端子として用いる。
【００２８】
そして、層間導通ビア１の中心通る位置で、図２−２，図２−３に示すように、多層配線基板２を切断する。切断することにより層間導通ビア１は、多層配線基板２の切断面に露出する。以降、露出した層間導通ビア１を導通ビア切断面４と呼ぶ。この導通ビア切断面４の寸法は、８０ミクロンμｍ２〜１００μｍ２である。切断された多層配線基板２に、無電解めっきを行う。めっき厚さは、通常、ニッケル５μｍ、金０.５μｍである。
【００２９】
図２−３は多層配線基板２を垂直方向から見た図であって、層間導通ビア１の中心を通る位置で多層配線基板２を切断する。切断方法としてはダイシングなどを用いることができる。
【００３０】
次に、図２−４に示すように、複数の半導体素子１４の外部端子１５のそれぞれに金バンプ１６を形成する。金バンプ（突起電極）１６の形成方法にはＳＢＢ（スタッドバンプ）などを用いられる、金バンプ１６の寸法は、半導体素子１４の外部端子１５により異なるが、直径約５０μｍ、高さ約５０μｍである。その後、図２−５に示すように、半導体素子１４の外部端子１５に導電性ペースト１７を転写する。導電性ペースト１７は、通常、銀パラジウムからなる組成のものが使用される。
【００３１】
その後、図２−６に示すように、複数の半導体素子１４を、多層配線基板２表面の配線パターン１３上、および多層配線基板２における導通ビア切断面４に接合し、最後に、図２−７に示すように、半導体素子１４の素子面と多層配線基板２の表面との隙間、および半導体素子１４の素子面と多層配線基板２の導通ビア切断面４との隙間に、それぞれ封止用の樹脂１８を注入し、樹脂１８の熱硬化を行うことによって半導体装置が完成する。
【産業上の利用可能性】
【００３２】
本発明は、半導体素子を、層間導通ビアが内層に複数設けられた多層配線基板に対して、ワイヤボンデングおよびフリップチップボンデングにより接合する構成の半導体装置に適用され、特にＣＳＰなどのパッケージ裏面にランドまたはボールを有するＬＧＡまたはＢＧＡの半導体装置、および１パッケージ内に複数の半導体素子をもつＭＣＭの半導体装置、およびその製造方法に実施して有効である。
【図面の簡単な説明】
【００３３】
【図１−１】本発明の実施形態１における多層配線基板の側面図
【図１−２】本発明の実施形態１における切断された多層配線基板の側面図
【図１−３】本発明の実施形態１における多層配線基板の切断状態を説明する正面図
【図１−４】本発明の実施形態１における多層配線基板に半導体素子を搭載した状態を示す一部断面図
【図１−５】本発明の実施形態１における１次ワイヤボンデングの状態を示す一部断面図
【図１−６】本発明の実施形態１における２次ワイヤボンデングの状態を示す一部断面図
【図１−７】本発明の実施形態１におけるワイヤボンデング完成時の状態を示す一部断面図
【図１−８】本発明の実施形態１の半導体装置の完成時の状態を示す一部断面図
【図２−１】本発明の実施形態２における多層配線基板の側面図
【図２−２】本発明の実施形態２における切断された多層配線基板の側面図
【図２−３】本発明の実施形態２における多層配線基板の切断状態を説明する正面図
【図２−４】本発明の実施形態２におけるバンプ形成状態を示す一部断面図
【図２−５】本発明の実施形態２におけるバンプへの導電性ペースト塗布状態を示す一部断面図
【図２−６】本発明の実施形態２における多層配線基板に半導体素子を搭載した状態を示す一部断面図
【図２−７】本発明の実施形態２のＭＣＭパッケージ半導体装置の完成時の状態を示す一部断面図
【図３−１】従来の半導体装置における多層配線基板に半導体素子を搭載した状態を示す一部断面図
【図３−２】従来の半導体装置におけるワイヤボンデングの状態を示す一部断面図
【図３−３】従来の半導体装置におけるワイヤボンデング完成時の状態を示す一部断面図
【図４−１】従来の半導体装置におけるバンプ形成状態を示す一部断面図
【図４−２】従来の半導体装置におけるバンプへの導電性ペースト塗布状態を示す一部断面図
【図４−３】従来の半導体装置における多層配線基板に半導体素子を搭載した状態を示す一部断面図
【図４−４】従来の半導体装置のＭＣＭパッケージ半導体装置の完成時の状態を示す一部断面図
【符号の説明】
【００３４】
１  層間導通ビア
２  多層配線基板
３  基板外部端子
４  通電ビア切断面
５，１４  半導体素子
７  ダイボンド剤
８，１５  外部端子
９  キャピラリ
１０  金ワイヤ
１１  接合治具
１２，１８  封止用の樹脂
１３  配線パターン
１６  金バンプ
１７  導電性ペースト
【図１−１】
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【図１−２】
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【図１−３】
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【図１−４】
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【図１−５】
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【図１−６】
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【図１−７】
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【図１−８】
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【図２−１】
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【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図２−７】
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【図３−１】
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【図３−２】
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【図３−３】
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【図４−１】
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【図４−２】
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【図４−３】
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【図４−４】
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