(57)【要約】      （修正有）【課題】シリサイド層が形成される素子と、シリサイド層が形成されない素子とを同一の半導体層に形成する半導体装置の製造方法の提供。【解決手段】（ａ）半導体層１０の上方にゲート絶縁層３０およびゲート電極３２を順次形成する工程と、（ｂ）第１トランジスタのソース及びドレイン形成領域、第２トランジスタのソース及びドレイン形成領域に不純物４０ａを導入する工程と、（ｃ）半導体層１０の上方の全面に第１保護層を形成する工程と、（ｄ）不純物４０ａを拡散し、第１トランジスタ１００Ａのソース及びドレイン４０、第２トランジスタ１００Ｂのソース及びドレイン４０を形成する工程と、（ｅ）少なくとも第２トランジスタ領域１００Ｂを覆うように、第１保護層をパターニングすることで第２保護層５２を形成する工程と、（ｆ）第２保護層５２に覆われていない領域においてシリサイド層６０を形成する工程と、を含む。【選択図】図６
2005191428.tif 000002
【特許請求の範囲】
【請求項１】
シリサイド層を有する第１トランジスタと、シリサイド層を有さない第２トランジスタとを同一の半導体層に含む半導体装置の製造方法であって、
（ａ）前記半導体層の上方にゲート絶縁層およびゲート電極を順次形成する工程と、
（ｂ）前記半導体層の前記第１トランジスタのソース及びドレイン形成領域、前記第２トランジスタのソース及びドレイン形成領域に不純物を導入する工程と、
（ｃ）前記半導体層の上方の全面に第１保護層を形成する工程と、
（ｄ）前記不純物を拡散し、前記第１トランジスタのソース及びドレイン、前記第２トランジスタのソース及びドレインを形成する工程と、
（ｅ）少なくとも前記第２トランジスタ領域を覆うように、前記第１保護層をパターニングすることで第２保護層を形成する工程と、
（ｆ）前記第２保護層に覆われていない領域においてシリサイド層を形成する工程と、を含む、半導体装置の製造方法。
【請求項２】
請求項１において、
前記（ａ）は、前記ゲート電極の形成の際にさらに抵抗素子となる導電層の形成を行なうことを含み、
前記（ｅ）において、前記第２保護層は、前記導電層をも覆うように形成される、半導体装置の製造方法。
【請求項３】
（ａ）半導体層の上方に、抵抗素子となる導電層を形成する工程と、
（ｂ）前記半導体層の上方にゲート絶縁層およびゲート電極を順次形成する工程と、
（ｃ）前記半導体層のソース及びドレイン形成領域に不純物を導入する工程と、
（ｄ）前記半導体層の上方の全面に第１保護層を形成する工程と、
（ｅ）前記不純物を拡散し、ソース及びドレインを形成する工程と、
（ｆ）少なくとも前記抵抗素子となる導電層の上方を覆うように、前記第１保護層をパターニングすることで第２保護層を形成する工程と、
（ｇ）前記第２保護層に覆われていない領域において、シリサイド層を形成する工程と、を含む、半導体装置の製造方法。
【請求項４】
請求項３において、
前記導電層の形成と前記ゲート電極の形成は、同一の工程で行なわれる、半導体装置の製造方法。
【請求項５】
請求項１〜４のいずれかにおいて、
前記シリサイドの形成では、
金属層を形成する工程と、
前記金属層をシリサイド化する工程と、
未反応の前記金属層を除去する工程と、を含む、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリサイド層が形成される素子と、シリサイド層が形成されない素子とを同一の半導体層に形成する半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来の例によるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｒａｔｏｒ  Ｓｉｌｉｃｏｎ）トランジスタの製造方法において、ソース領域およびドレイン領域の形成は、まず不純物を所定の領域に導入し、その後熱処理を施し拡散することにより行なわれている。しかし、この熱処理において、半導体層に導入された不純物が半導体層から抜けてしまうこと（以下、この現象を「アウトディフュージョン」という）がある。このように、不純物が抜けてしまうと、所望の濃度のソース領域およびドレイン領域を得ることができないことがあった。
【０００３】
一方、たとえば、メモリ領域を構成するメモリセルと周辺回路を構成するトランジスタとが同一基板に混載されている半導体装置においては、メモリ領域ではシリサイドが形成されず（ノンシリサイド領域）、周辺回路を構成するトランジスタには、シリサイドが形成される（シリサイド領域）という構成をとることがある。このような態様をとる理由は、周辺回路では、シリサイドを形成することにより低抵抗化を図り高速な動作を可能にするためである。また、メモリ領域では、注入された電子が抜けてしまうことを防ぐためやトンネル酸化膜にダメージが与えられることを防ぐためにシリサイドの形成が行なわれないのである。
【０００４】
このように、シリサイド領域とノンシリサイド領域とを有する半導体装置の製造方法では、ノンシリサイド領域に耐シリサイド化マスクである保護膜を形成した後に、シリサイド領域にシリサイドを形成する方法がとられている。
【特許文献１】特開平１０−１２５６１１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前述のアウトディフュージョンを防ぐために、酸化膜を半導体層の表面に形成した後、拡散のための熱処理を行なう技術がある。この酸化膜の形成の一例として、次のような形成方法がある。たとえば、ゲート電極の形成時に行なわれるパターニングの際にマスクとして使用されるレジスト層を灰化するアッシング工程でのプラズマによる酸化処理により行なう。そして、この酸化処理の際、半導体層の露出面が酸化雰囲気にさらされることで半導体層の表面に酸化膜が形成されることとなる。つまり、レジスト層の除去プロセスを経た結果生じる酸化膜をアウトディフュージョン防止酸化膜として用いる方法である。
【０００６】
しかし、このような方法で形成される酸化膜では、アウトディフュージョンを防ぐのに十分な膜厚を有する酸化膜が形成されないことがある。
【０００７】
また、アウトディフュージョン防止膜形成の他の方法としては、不純物を半導体層に導入する前に、CVD法等により形成した酸化膜をアウトディフュージョン防止膜として拡散処理を行なう方法もあるが、この態様によれば、工程数を増加させることとなってしまう。
【０００８】
本発明の目的は、シリサイド領域と、ノンシリサイド領域とを有する半導体装置の製造方法であって、工程数を増加させることなくアウトディフュージョンを防止することができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置の製造方法は、シリサイド層を有する第１トランジスタと、シリサイド層を有さない第２トランジスタとを同一の半導体層に含む半導体装置の製造方法であって、
（ａ）前記半導体層の上方にゲート絶縁層およびゲート電極を順次形成する工程と、
（ｂ）前記半導体層の前記第１トランジスタのソースおよびドレイン形成領域、前記第２トランジスタのソースおよびドレイン形成領域に不純物を導入する工程と、
（ｃ）前記半導体層の全面に第１保護層を形成する工程と、
（ｄ）前記不純物を拡散し、前記第１トランジスタのソースおよびドレイン、前記第２トランジスタのソースおよびドレインを形成する工程と、
（ｅ）少なくとも前記第２トランジスタ領域を覆うように、前記第１保護層をパターニングすることで第２保護層を形成する工程と、
（ｆ）前記第２保護層に覆われていない領域においてシリサイド層を形成する工程と、を含む。
【００１０】
本発明の半導体装置は、
（ａ）半導体層の上方に、抵抗素子となる導電層を形成する工程と、
（ｂ）前記半導体層の上方にゲート絶縁層およびゲート電極を順次形成する工程と、
（ｃ）前記半導体層のソースおよびドレイン形成領域に不純物を導入する工程と、
（ｄ）前記半導体層の全面に第１保護層を形成する工程と、
（ｅ）前記不純物を拡散し、ソースおよびドレインを形成する工程と、
（ｆ）少なくとも前記抵抗素子となる導電層の上方を覆うように、前記第１保護層をパターニングすることで第２保護層を形成する工程と、
（ｇ）前記第２保護層に覆われていない領域において、シリサイド層を形成する工程と、を含む。
【００１１】
本発明の半導体装置の製造方法によれば、まず、シリサイド層が形成される第１トランジスタと、シリサイド層が形成されない第２トランジスタや抵抗素子等とを覆う第１保護層が形成される。その後、ソース領域およびドレイン領域のための高濃度不純物層を形成する熱処理が行なわれる。このとき、第１保護層は、半導体層に導入した不純物のアウトディフュージョンを防ぐプロテクション膜の役割を果たす。その後、第２トランジスタを含むシリサイド層を形成しない箇所を覆うための耐シリサイド化マスクである第２保護層が、第１保護層をパターニングすることにより形成される。つまり、シリサイド層が形成される領域と、シリサイド層が形成されない領域とを作り分けるための耐シリサイド化マスク（第２保護層）となる絶縁層（第１保護層）を不純物のアウトディフュージョンを防止するためのプロテクション膜として用いることができる。その結果、工程数を増加させることなく、所望の不純物濃度の不純物層を形成することができ、抵抗値のばらつきが低減され信頼性の高い半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１２】
以下、本発明の実施の形態について図１〜７を参照しながら説明する。本実施の形態では、図７に示すように、シリサイドが形成されるＭＯＳトランジスタとして第１トランジスタ１００Ａと、シリサイドが形成されないＭＯＳトランジスタとして第２トランジスタ１００Ｂとが同一基板に混載されている場合を例として説明する。
【００１３】
（１）図１に示すように、まず、半導体層１０に、それぞれのトランジスタの形成領域を画定するために素子分離絶縁層２０を形成する。素子分離絶縁層２０の形成方法としては、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法、セミリセスＬＯＣＯＳ法およびＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法などの公知の一般的な技術により行なうことができる。
【００１４】
ついで、画定されたトランジスタ形成領域のそれぞれにおいて、半導体層１０の上に、ゲート絶縁層３０およびゲート電極３２を形成する。ゲート絶縁層３０、たとえば、熱酸化法またはＣＶＤ法などにより酸化シリコン膜を形成することにより行なわれる。ゲート電極３２は、たとえば、多結晶シリコン層を形成することができる。ついで、少なくともゲート電極３２をマスクとして、エクステンション領域となる不純物層４２を形成する。不純物層４２の形成は、公知の一般的な技術により行なうことができる。ついで、ゲート電極３２の側面にサイドウォール絶縁層３４を形成する。サイドウォール絶縁層３４の形成は、半導体層１０の上方の全面に絶縁層（図示せず）を形成し、この絶縁層に異方性エッチングを施すことにより行なうことができる。
【００１５】
（２）次に、図２に示すように、ソース領域およびドレイン領域となる高濃度不純物層４０（図７参照）を形成するために、不純物の導入を行なう。この工程では、不純物が導入される領域の上方に開口を有するレジスト層（図示せず）を形成し、所定の導電型の不純物をたとえば、イオン注入などにより導入することにより行なわれる。これにより、不純物４０ａが半導体層１０に導入される。
【００１６】
（３）次に、図３に示すように、半導体層１０の上方の全面に第１保護層５０を形成する。第１保護層５０としては、ＴＥＯＳ膜などの酸化シリコン膜を例示することができる。第１保護層５０の膜厚としては、後の熱拡散の工程で、半導体層１０に導入した不純物がアウトディフュージョンしてしまうことを防ぐことができるたけの膜厚であればよい。
【００１７】
ついで、工程（２）において、導入された不純物４０ａを拡散し、高濃度不純物層４０を形成するための熱処理を行なう。この熱拡散処理は、公知の一般的な技術により行なうことができる。
【００１８】
（４）次に、図４に示すように、シリサイド層が形成されない第２トランジスタ１００Ｂの領域が覆われるように、第１保護層５０をパターニングする。つまり、シリサイドが形成される第１トランジスタ１００Ａの領域の第１保護層５０を除去する。第１保護層５０のパターニングは、公知のリソグラフィおよびエッチング技術により行なわれる。これにより、第２トランジスタ１００Ｂを含むシリサイドが形成されない領域に第２保護層５２を形成する。つまり、この第２保護層５２が耐シリサイド化マスクとなる。
【００１９】
（５）次に、図５に示すように、半導体層１０の上方の全面に金属層６０ａを形成する。金属層６０ａとしては、コバルト層、タングステン層、モリブデン層、チタン層、ニッケル層、白金層などを挙げることができる。金属層６０ａの形成方法としては、たとえば、スパッタ法などにより行なうことができる。また、金属層６０ａを形成する前に、金属層６０ａが形成される領域の表面にライトエッチングを施してもよい。この場合は、金属層６０ａが形成される領域の表面に生じている自然酸化膜を除去することができ、清浄な表面に金属層６０ａを形成することができる。また、金属層６０ａの上方にキャップ層（図示せず）を形成することができる。キャップ層としては、たとえば、高融点金属化合物である窒化チタン層などを形成することができる。
【００２０】
（６）次に、図６に示すように、熱処理を施し金属層６０ａと半導体層１０とを反応させシリサイド層６０を形成する。この熱処理は、たとえば、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｒｅｍａｌ  Ａｎｎｅｒｉｎｇ）法により行なうことができる。
【００２１】
（７）次に、図７に示すように、未反応の金属層６０ａを除去する。この金属層６０ａの除去は、ウェットエッチングにより行なうことができる。このウェットエッチングのエッチング液としては、アンモニア過水（ＮＨ４ＯＨ＋Ｈ２Ｏ２＋Ｈ２Ｏ）や塩酸過水（ＨＣｌ＋Ｈ２Ｏ２＋Ｈ２Ｏ）や硫酸過水（Ｈ２ＳＯ４＋Ｈ２Ｏ２＋Ｈ２Ｏ）などを用いることができる。
【００２２】
ついで、シリサイド層６０にさらに熱処理を施し低抵抗化を図る。この低抵抗化の熱処理は、工程（６）の熱処理と同様にＲＴＡ法により行なうことができる。その後、耐シリサイド化マスクの役割はたす第２保護層５２を除去する。第２保護層５２の除去は、希フッ酸などによるウェットエッチングなどの公知の等方性のエッチングにより行なうことができる。また、必ずしも第２保護層５２を除去する必要はなく、第２保護層５２を残したままでもよい。以上の工程により、本実施の形態にかかる半導体装置を製造することができる。
【００２３】
本実施の形態の半導体装置の製造方法によれば、まず、シリサイド層が形成される第１トランジスタ１００Ａと、シリサイド層が形成されない第２トランジスタ１００Ｂとを覆う第１保護層５０を形成する。その後、ソース領域およびドレイン領域のための高濃度不純物層４０を形成する熱処理を行なう。そのため、半導体層１０に導入した不純物のアウトディフュージョンを防ぐことができる。その後、シリサイド層を形成しない箇所を覆うための耐シリサイド化マスクである第２保護層５２が、第１保護層５０をパターニングすることにより形成される。つまり、シリサイドが形成される領域と、シリサイドを形成しない領域とを作り分けるための耐シリサイド化マスク（第２保護層５２）となる絶縁層（第１保護層５０）を不純物のアウトディフュージョンを防止するためのプロテクション膜として用いることができる。その結果、工程数を増加させることなく、所望の不純物濃度の不純物層を形成することができ、抵抗値のばらつきが低減され信頼性の高い半導体装置を製造することができる。
【００２４】
また、前述したように、レジスト層を灰化するアッシング工程でのプラズマによる酸化処理をもって、半導体層の上方に酸化膜を形成する場合と比して、膜厚の制御が容易であり、アウトディフュージョンの抑制を確実に向上させることができる。
【００２５】
本発明の半導体装置の製造方法は、たとえば、メモリセルを含むメモリ領域と周辺回路とが同一の半導体層に混載された半導体装置に適用することができる。この場合は、上述の実施の形態の第１トランジスタ１００Ａを周辺回路を構成するトランジスタとし、第２トランジスタ１００Ｂをメモリセルとすることができる。
【００２６】
なお、本発明は、上述の実施の形態に限定されることなく、本発明の要旨の範囲内で変形が可能である。たとえば、本実施の形態では、単にトランジスタが２種混載されている場合を図示したが、シリサイド層が形成されない抵抗素子と、シリサイド層が形成されるトランジスタとを同一の半導体層に形成する場合にも適用することができる。この場合、抵抗素子として用いる多結晶シリコン層と、シリサイド層が形成されるトランジスタのゲート電極となる多結晶シリコン層の形成とが同一の工程で行なわれる。そして、抵抗素子である導電層の上方をも覆うように、第２保護層５２が形成される。
【００２７】
また、本実施の形態の半導体装置の製造方法では、第１トランジスタ１００Ａのゲート電極３０と、ソース領域およびドレイン領域となる高濃度不純物層４０の上面にシリサイド層６０を形成する場合を例として説明したが、これに限定されない。たとえば、高濃度不純物層４０の上面のみにシリサイド層６０が形成されていてもよい。この場合は、第２保護層５２は、第１トランジスタ１００Ａのゲート電極３２をも覆うように形成される。
【図面の簡単な説明】
【００２８】
【図１】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図２】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図３】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図４】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図５】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図６】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【図７】本実施の形態にかかる半導体装置の製造工程を模式的に示す断面図。
【符号の説明】
【００２９】
１０  半導体層、  ２０  素子分離絶縁層、  ３０  ゲート絶縁層、  ３２  ゲート電極、  ３４  サイドウォール絶縁層、  ４０  高濃度不純物層、  ４２  低濃度不純物層、  ５０  第１保護層、  ５２  第２保護層、  ６０ａ  金属層、  ６０  シリサイド層、  １００Ａ  第１トランジスタ、  １００Ｂ  第２トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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