(57)【要約】【課題】  製造工程の煩雑化を抑制しつつ、電界効果トランジスタの電流駆動力を向上させる。【解決手段】  しきい値調整用のＰ型不純物を半導体層２ａにイオン注入するとともに、しきい値調整用のＮ型不純物を半導体層２ｂにイオン注入した後、エピタキシャル成長を用いることにより、ノンドープ半導体からなる半導体層５ａを半導体層２ａ上に形成し、Ｐチャンネル型電界効果トランジスタを半導体層５ａに形成するとともに、Ｎチャンネル型電界効果トランジスタを半導体層２ｂに形成する。【選択図】      図１
2005332981.tif 000002
【特許請求の範囲】
【請求項１】
絶縁体上に形成された半導体層と、
前記半導体層の表層よりも深い位置に形成されたしきい値調整用不純物導入層と、
前記半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項２】
絶縁体上に形成された第１半導体層と、
前記第１半導体層上に形成され、前記第１半導体層よりも不純物濃度が薄い第２半導体層と、
前記第２半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるようにして前記第１半導体層および前記第２半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項３】
絶縁体上に形成された第１半導体層と、
前記第１半導体層上に形成され、前記第１半導体層と材質が異なるとともに、前記第１半導体層よりも不純物濃度が薄い第２半導体層と、
前記第２半導体層上に形成されたゲート電極と、
前記ゲート電極の両側にそれぞれ配置されるようにして前記第１半導体層および前記第２半導体層に形成されたソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項４】
絶縁体上に形成された第１および第２半導体層と、
前記第１半導体層上に形成され、前記第１半導体層よりも不純物濃度が薄い第３半導体層と、
前記第２半導体層上に形成された第１ゲート電極と、
前記第１ゲート電極の両側にそれぞれ配置されるようにして前記第２半導体層に形成されたＮ型ソース／ドレイン層と、
前記第３半導体層上に形成された第２ゲート電極と、
前記第２ゲート電極の両側にそれぞれ配置されるようにして前記第１半導体層および前記第３半導体層に形成されたＰ型ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項５】
絶縁体上に配置された半導体層にイオン注入を行うことにより、前記半導体層の表層よりも深い位置にしきい値調整用不純物導入層を形成する工程と、
前記しきい値調整用不純物導入層が形成された半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項６】
絶縁体上に配置された第１半導体層上にエピタキシャル成長を行うことにより、前記第１半導体層よりも不純物濃度が薄い第２半導体層を第１半導体層上に形成する工程と、
前記第２半導体層上にゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第１半導体層および前記第２半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項７】
同一絶縁体上で互いに分離された第１および第２の半導体層の表面に酸化膜をそれぞれ形成する工程と、
前記第２の半導体層の表面の酸化膜を残したまま、前記第１の半導体層の表面の酸化膜を除去する工程と、
前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりも不純物濃度が薄い第３半導体層を前記第１半導体層上に形成する工程と、
前記第２の半導体層の表面の酸化膜を除去する工程と、
前記第２および第３半導体層上にゲート絶縁膜をそれぞれ形成する工程と、
前記ゲート絶縁膜をそれぞれ介して前記第２および第３半導体層上に第１および第２ゲート電極をそれぞれ形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を前記第２半導体層に形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を前記第１半導体層および前記第３半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
同一絶縁体上で互いに分離された第１および第２の半導体層の表面に酸化膜をそれぞれ形成する工程と、
前記第２の半導体層の表面の酸化膜を残したまま、前記第１の半導体層の表面の酸化膜を除去する工程と、
前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層と材質が異なるとともに、前記第１半導体層よりも不純物濃度が薄い第３半導体層を前記第１半導体層上に形成する工程と、
前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりも不純物濃度が薄い第４半導体層を前記第３半導体層上に形成する工程と、
前記第２の半導体層の表面の酸化膜を除去する工程と、
前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層上にゲート絶縁膜をそれぞれ形成する工程と、
前記ゲート絶縁膜をそれぞれ介して前記第２および第４半導体層上に第１および第２ゲート電極をそれぞれ形成する工程と、
前記第１ゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を前記第２半導体層に形成する工程と、
前記第２ゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を前記第１半導体層、前記第３半導体層および前記第４半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、ＣＭＯＳトランジスタをＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の半導体集積回路では、消費電力を低減するために、Ｐチャンネル型電界効果トランジスタとＮチャンネル型電界効果トランジスタとを組み合わせたＣＭＯＳトランジスタが用いられている。
また、例えば、特許文献１には、Ｐチャンネル型電界効果トランジスタとＮチャンネル型電界効果トランジスタの大きさを平衡させるため、シリコン基板の（１００）面上に他の結晶面を有する構造を形成し、かかる構造上にマイクロ波プラズマ処理にて高品質なゲート絶縁膜を形成し、その上にゲート電極を形成する方法が開示されている。
【特許文献１】特開２００３−１８８２７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
しかしながら、Ｐチャンネル型電界効果トランジスタはＮチャンネル型電界効果トランジスタに比べて電流駆動力が１／２〜１／３と小さいため、ＣＭＯＳトランジスタをレイアウトした際の電流バランスをとるためには、Ｐチャンネル型電界効果トランジスタのゲート幅をＮチャンネル型電界効果トランジスタのゲート幅に比べて２〜３倍に大きくする必要ある。このため、ＣＭＯＳトランジスタのレイアウトバランスが悪化し、レイアウト設計が煩雑化するとともに、素子面積が大きくなるという問題があった。
【０００４】
また、特許文献１に開示された方法では、シリコン基板の（１００）面上に他の結晶面を有する構造を形成し、かかる構造上にゲート電極を形成する必要があるため、製造工程が煩雑化するという問題があった。
そこで、本発明の目的は、製造工程の煩雑化を抑制しつつ、電界効果トランジスタの電流駆動力を向上させることが可能な半導体装置および半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された半導体層と、前記半導体層の表層よりも深い位置に形成されたしきい値調整用不純物導入層と、前記半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
【０００６】
これにより、半導体層の表層よりも深い位置にしきい値調整用の不純物を導入することができ、電界効果トランジスタのしきい値を調整することを可能としつつ、半導体層の表層の不純物濃度を低減させることができる。このため、チャンネル領域を流れるキャリアの不純物散乱を減少させることができ、製造工程の煩雑化を抑制しつつ、絶縁体上の半導体層に形成された電界効果トランジスタの移動度を向上させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層よりも不純物濃度が薄い第２半導体層と、前記第２半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるようにして前記第１半導体層および前記第２半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
【０００８】
これにより、第１半導体層の不純物濃度を調整することにより、電界効果トランジスタのしきい値を調整することが可能となる。このため、第２半導体層に形成されるチャンネル領域の不純物濃度を低減させることが可能となり、チャンネル領域を流れるキャリアの不純物散乱を減少させることができる。このため、絶縁体上の半導体層に形成された電界効果トランジスタの移動度を向上させることが可能となり、電界効果トランジスタの電流駆動力を向上させることができる。
【０００９】
また、電界効果トランジスタが形成される半導体層の膜厚を増加させることが可能となり、ソース／ドレイン層の厚さを増加させることを可能として、寄生抵抗を低減させることができる。さらに、チャンネル領域の下部の不純物濃度を増加させることが可能となり、電界効果トランジスタが形成される半導体層の膜厚を増加させた場合においても、パンチスルーを防止することができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された第１半導体層と、前記第１半導体層上に形成され、前記第１半導体層と材質が異なるとともに、前記第１半導体層よりも不純物濃度が薄い第２半導体層と、前記第２半導体層上に形成されたゲート電極と、前記ゲート電極の両側にそれぞれ配置されるようにして前記第１半導体層および前記第２半導体層に形成されたソース／ドレイン層とを備えることを特徴とする。
【００１１】
これにより、第１半導体層の不純物濃度を調整することにより、電界効果トランジスタのしきい値を調整することが可能となるとともに、第１半導体層よりも移動度の大きな材料を用いてチャンネル領域を形成することができ、電界効果トランジスタの電流駆動力をより一層向上させることができる。
また、本発明の一態様に係る半導体装置によれば、絶縁体上に形成された第１および第２半導体層と、前記第１半導体層上に形成され、前記第１半導体層よりも不純物濃度が薄い第３半導体層と、前記第２半導体層上に形成された第１ゲート電極と、前記第１ゲート電極の両側にそれぞれ配置されるようにして前記第２半導体層に形成されたＮ型ソース／ドレイン層と、前記第３半導体層上に形成された第２ゲート電極と、前記第２ゲート電極の両側にそれぞれ配置されるようにして前記第１半導体層および前記第３半導体層に形成されたＰ型ソース／ドレイン層とを備えることを特徴とする。
【００１２】
これにより、Ｎチャンネル型電界効果トランジスタに比べてＰチャンネル型電界効果トランジスタのチャンネル領域の不純物濃度を低減させることが可能となり、Ｐチャンネル型電界効果トランジスタのチャンネル領域のチャンネル領域を流れるキャリアの不純物散乱を減少させることができる。このため、Ｐチャンネル型電界効果トランジスタの電流駆動力を向上させることができ、Ｐチャンネル型電界効果トランジスタのゲート幅を減少させることができる。この結果、Ｐチャンネル型電界効果トランジスタとＮチャンネル型電界効果トランジスタのゲート幅を等しくすることが可能となり、ＣＭＯＳトランジスタのレイアウトバランスを改善することを可能として、レイアウト設計の効率化を図ることが可能となるとともに、半導体集積回路の集積度を向上させることができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された半導体層にイオン注入を行うことにより、前記半導体層の表層よりも深い位置にしきい値調整用不純物導入層を形成する工程と、前記しきい値調整用不純物導入層が形成された半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
【００１４】
これにより、半導体層の表層よりも深い位置にしきい値調整用の不純物を導入することができ、半導体層の表層の不純物濃度を増加させることなく、電界効果トランジスタのしきい値を調整することが可能となる。このため、チャンネル領域を流れるキャリアの不純物散乱を減少させることができ、製造工程の煩雑化を抑制しつつ、絶縁体上の半導体層に形成された電界効果トランジスタの移動度を向上させることが可能となる。
【００１５】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された第１半導体層上にエピタキシャル成長を行うことにより、前記第１半導体層よりも不純物濃度が薄い第２半導体層を第１半導体層上に形成する工程と、前記第２半導体層上にゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ配置されたソース／ドレイン層を前記第１半導体層および前記第２半導体層に形成する工程とを備えることを特徴とする。
【００１６】
これにより、第２半導体層のエピタキシャル成長を行うことにより、チャンネル領域の不純物濃度を低減させることが可能となるとともに、第２半導体層の不純物プロファイルを安定して制御することが可能となる。このため、製造工程の煩雑化を抑制しつつ、チャンネル領域を流れるキャリアの不純物散乱を減少させることができ、絶縁体上の半導体層に形成された電界効果トランジスタの移動度を向上させることが可能となる。
【００１７】
また、本発明の一態様に係る半導体装置の製造方法によれば、同一絶縁体上で互いに分離された第１および第２の半導体層の表面に酸化膜をそれぞれ形成する工程と、前記第２の半導体層の表面の酸化膜を残したまま、前記第１の半導体層の表面の酸化膜を除去する工程と、前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりも不純物濃度が薄い第３半導体層を前記第１半導体層上に形成する工程と、前記第２の半導体層の表面の酸化膜を除去する工程と、前記第２および第３半導体層上にゲート絶縁膜をそれぞれ形成する工程と、前記ゲート絶縁膜をそれぞれ介して前記第２および第３半導体層上に第１および第２ゲート電極をそれぞれ形成する工程と、前記第１ゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を前記第２半導体層に形成する工程と、前記第２ゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を前記第１半導体層および前記第３半導体層に形成する工程とを備えることを特徴とする。
【００１８】
これにより、Ｎチャンネル型電界効果トランジスタに比べてＰチャンネル型電界効果トランジスタのしきい値調整用の不純物を深い位置に導入することが可能となるとともに、しきい値調整用の不純物を深い位置に形成した場合においても、しきい値調整用の不純物プロファイルを安定して制御することが可能となる。このため、製造工程の煩雑化を抑制しつつ、Ｐチャンネル型電界効果果トランジスタのチャンネル領域の不純物濃度を低減させることが可能となり、Ｐチャンネル型電界効果トランジスタのチャンネル領域のチャンネル領域を流れるキャリアの不純物散乱を減少させることができる。このため、Ｐチャンネル型電界効果トランジスタの電流駆動力を向上させることができ、Ｐチャンネル型電界効果トランジスタとＮチャンネル型電界効果トランジスタのゲート幅を等しくすることを可能として、ＣＭＯＳトランジスタのレイアウトバランスを改善することができる。
【００１９】
また、本発明の一態様に係る半導体装置の製造方法によれば、同一絶縁体上で互いに分離された第１および第２の半導体層の表面に酸化膜をそれぞれ形成する工程と、前記第２の半導体層の表面の酸化膜を残したまま、前記第１の半導体層の表面の酸化膜を除去する工程と、前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層と材質が異なるとともに、前記第１半導体層よりも不純物濃度が薄い第３半導体層を前記第１半導体層上に形成する工程と、前記酸化膜をマスクとしてエピタキシャル成長を行うことにより、前記第１半導体層よりも不純物濃度が薄い第４半導体層を前記第３半導体層上に形成する工程と、前記第２の半導体層の表面の酸化膜を除去する工程と、前記第２および第４半導体層の熱酸化を行うことにより、前記第２および第４半導体層上にゲート絶縁膜をそれぞれ形成する工程と、前記ゲート絶縁膜をそれぞれ介して前記第２および第４半導体層上に第１および第２ゲート電極をそれぞれ形成する工程と、前記第１ゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を前記第２半導体層に形成する工程と、前記第２ゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を前記第１半導体層、前記第３半導体層および前記第４半導体層に形成する工程とを備えることを特徴とする。
【００２０】
これにより、Ｎチャンネル型電界効果トランジスタに比べてＰチャンネル型電界効果トランジスタのしきい値調整用の不純物を深い位置に導入することが可能となるとともに、Ｎチャンネル型電界効果トランジスタに用いられる材料よりも移動度の大きな材料を用いてＰチャンネル型電界効果トランジスタを形成することができる。また、しきい値調整用の不純物を深い位置に形成した場合においても、しきい値調整用の不純物プロファイルを安定して制御することが可能となるとともに、Ｎチャンネル型電界効果トランジスタに用いられる材料よりも移動度の大きな材料を用いてＰチャンネル型電界効果トランジスタを形成した場合においても、Ｐチャンネル型電界効果トランジスタのゲート絶縁膜の膜質の劣化を抑制することができる。
【００２１】
このため、製造工程の煩雑化を抑制しつつ、Ｐチャンネル型電界効果トランジスタの電流駆動力を向上させることができ、Ｐチャンネル型電界効果トランジスタとＮチャンネル型電界効果トランジスタのゲート幅を等しくすることを可能として、ＣＭＯＳトランジスタのレイアウトバランスを改善することができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、ＢＯＸ層１上には、互いに分離された膜厚の等しい半導体層２ａ、２ｂが形成されている。ここで、半導体層２ａには、Ｐチャンネルトランジスタ形成領域Ｅ１を設けることができ、半導体層２ｂには、Ｎチャンネルトランジスタ形成領域Ｅ２を設けることができ、半導体層２ａ、２ｂの間には、素子分離領域Ｅ３を設けることができる。
【００２３】
なお、半導体層２ａ、２ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層１としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層２がＢＯＸ層１上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、ＢＯＸ層１として、サファイア、ガラスまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層２ａ、２ｂの膜厚は、例えば、５０ｎｍ程度とすることができる。また、素子分離領域Ｅ３には、メサ素子分離構造の他、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造あるいはＬＯＣＯＳ構造を形成するようにしてもよい。
【００２４】
そして、Ｂ+、ＢＦ2+などのＰ型不純物を半導体層２ａにイオン注入するとともに、Ｐ+、Ａｓ+などのＮ型不純物を半導体層２ｂにイオン注入することにより、Ｐチャンネル型電界効果トランジスタおよびＮチャンネル型電界効果トランジスタのしきい値の調整をそれぞれ行う。そして、半導体層２ａ、２ｂの熱酸化を行うことにより、半導体層２ａ、２ｂの表面に酸化膜３ａ、３ｂをそれぞれ形成する。なお、酸化膜３ａ、３ｂの膜厚は、例えば、１０ｎｍ程度とすることができる。
【００２５】
次に、図１（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、酸化膜３ｂが形成された半導体層２ｂを覆うとともに、酸化膜３ａが形成された半導体層２ａを露出させるレジストパターン４を形成する。そして、レジストパターン４をマスクとして、半導体層２ａ上の酸化膜３ａをエッチングすることにより、半導体層２ａ上の酸化膜３ａを除去する。なお、酸化膜３ａのエッチング方法としては、希フッ酸をエッチング液とするウェットエッチングを用いることができる。
【００２６】
次に、図１（ｃ）に示すように、レジストパターン４を除去した後、エピタキシャル成長を用いることにより、半導体層２ａ上に半導体層５ａを形成する。ここで、半導体層２ｂを酸化膜３ｂで覆うとともに、半導体層２ａの表面が露出された状態でエピタキシャル成長を行うことにより、半導体層２ａ上に半導体層５ａを選択的に形成することができる。なお、半導体層５ａとしてはノンドープ半導体を用いることが好ましい。また、半導体層５ａの膜厚は、例えば、５０〜１００ｎｍ程度の範囲内とすることができる。
【００２７】
次に、図１（ｄ）に示すように、半導体層２ｂ上の酸化膜３ｂをエッチングすることにより、半導体層２ｂ上の酸化膜３ｂを除去する。そして、半導体層５ａおよび半導体層２ｂの熱酸化を行うことにより、半導体層５ａ、２ｂ上にゲート絶縁膜６ａ、６ｂをそれぞれ形成する。なお、ゲート絶縁膜６ａ、６ｂの形成方法としては、半導体層５ａ、２ｂの熱酸化以外にも、温度が２００〜５５０℃の範囲内で、ＫｒとＯ2との混合ガスを用いたプラズマＣＶＤを用いるようにしてもよい。これにより、熱酸化にてゲート絶縁膜６ａ、６ｂを形成する方法に比べて低温で処理することができる。このため、半導体層２ａに含まれる不純物が半導体層５ａに拡散することを抑制することができ、半導体層５ａの不純物濃度を低く保つことができる。
【００２８】
次に、図１（ｅ）に示すように、ＣＶＤなどの方法により、ゲート絶縁膜６ａ、６ｂが形成された半導体層５ａ、２ｂ上に多結晶シリコン層を形成する。そして、フォトリソグラフィー技術およびエッチング技術を用いて多結晶シリコン層をパターニングすることにより、半導体層５ａ、２ｂ上にゲート電極７ａ、７ｂをそれぞれ形成する。
そして、ゲート電極７ａをマスクとして、Ｐ型不純物を半導体層５ａにイオン注入することにより、ゲート電極７ａの両側にそれぞれ配置された低濃度不純物導入層からなるＰ型ＬＤＤ層を半導体層５ａに形成する。また、ゲート電極７ｂをマスクとして、Ｎ型不純物を半導体層２ｂにイオン注入することにより、ゲート電極７ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＮ型ＬＤＤ層を半導体層２ｂに形成する。
【００２９】
そして、ＣＶＤなどの方法により、Ｐ型ＬＤＤ層およびＮ型ＬＤＤ層がそれぞれ形成された半導体層５ａ、２ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極７ａ、７ｂの側壁にサイドウォール８ａ、８ｂをそれぞれ形成する。
そして、ゲート電極７ａおよびサイドウォール８ａをマスクとして、Ｐ型不純物を半導体層２ａ、５ａにイオン注入することにより、サイドウォール８ａの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層９ａを半導体層２ａ、５ａに形成する。また、ゲート電極７ｂおよびサイドウォール８ｂをマスクとして、Ｎ型不純物を半導体層２ｂにイオン注入することにより、サイドウォール８ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層９ｂを半導体層２ｂに形成する。なお、半導体層５ａの不純物濃度の上昇を抑制するために、ソース／ドレイン層９ａ、９ｂの活性化アニールの温度は、５００℃程度に設定することが好ましい。
【００３０】
これにより、Ｎチャンネル型電界効果トランジスタに比べてＰチャンネル型電界効果トランジスタのしきい値調整用の不純物を深い位置に導入することが可能となるとともに、しきい値調整用の不純物を深い位置に形成した場合においても、しきい値調整用の不純物プロファイルを安定して制御することが可能となる。
このため、製造工程の煩雑化を抑制しつつ、Ｎチャンネル型電界効果トランジスタに比べてＰチャンネル型電界効果トランジスタのチャンネル領域の不純物濃度を低減させることが可能となり、Ｐチャンネル型電界効果トランジスタのチャンネル領域のチャンネル領域を流れるキャリアの不純物散乱を減少させることができる。この結果、Ｐチャンネル型電界効果トランジスタの電流駆動力を向上させることができ、Ｐチャンネル型電界効果トランジスタのゲート電極７ａの幅を減少させることができる。このため、Ｐチャンネル型電界効果トランジスタのゲート電極７ａの幅とＮチャンネル型電界効果トランジスタのゲート電極７ｂの幅を等しくすることが可能となり、ＣＭＯＳトランジスタのレイアウトバランスを改善することを可能として、レイアウト設計の効率化を図ることが可能となるとともに、半導体集積回路の集積度を向上させることができる。
【００３１】
また、Ｐチャンネル型電界効果トランジスタが形成される半導体層２ａ、５ａの全体の膜厚を増加させることが可能となり、ソース／ドレイン層９ａの厚さを増加させることを可能として、寄生抵抗を低減させることができる。さらに、チャンネル領域の下部の不純物濃度を増加させることが可能となり、Ｐチャンネル型電界効果トランジスタが形成される半導体層２ａ、５ａの全体の膜厚を増加させた場合においても、パンチスルーを防止することができる。
【００３２】
なお、上述した実施形態では、半導体層２ａよりも不純物濃度が薄い半導体層５ａをＰチャンネル型電界効果トランジスタに設ける方法について説明したが、半導体層２ｂよりも不純物濃度が薄い半導体層をＮチャンネル型電界効果トランジスタに設けるようにしてもよい。
図２は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
【００３３】
図２（ａ）において、ＢＯＸ層１１上には、互いに分離された膜厚の等しい半導体層１２ａ、１２ｂが形成されている。ここで、半導体層１２ａには、Ｐチャンネルトランジスタ形成領域Ｅ１１を設けることができ、半導体層１２ｂには、Ｎチャンネルトランジスタ形成領域Ｅ１２を設けることができ、半導体層１２ａ、１２ｂの間には、素子分離領域Ｅ１３を設けることができる。そして、Ｐ型不純物を半導体層１２ａにイオン注入するとともに、Ｎ型不純物を半導体層１２ｂにイオン注入することにより、Ｐチャンネル型電界効果トランジスタおよびＮチャンネル型電界効果トランジスタのしきい値の調整をそれぞれ行う。そして、半導体層１２ａ、１２ｂの熱酸化を行うことにより、半導体層１２ａ、１２ｂの表面に酸化膜１３ａ、１３ｂをそれぞれ形成する。
【００３４】
次に、図２（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、酸化膜１３ｂが形成された半導体層１２ｂを覆うとともに、酸化膜１３ａが形成された半導体層１２ａを露出させるレジストパターン１４を形成する。そして、レジストパターン１４をマスクとして、半導体層１２ａ上の酸化膜１３ａをエッチングすることにより、半導体層１２ａ上の酸化膜１３ａを除去する。
【００３５】
次に、図２（ｃ）に示すように、レジストパターン１４を除去した後、エピタキシャル成長を用いることにより、半導体層１５ａ、１５ａ´を半導体層１２ａ上に順次形成する。ここで、半導体層１５ａは半導体層１２ａよりも移動度の大きな材料を用いることができる。また、半導体層１５ａ´としては、熱酸化により良質な酸化膜を形成できる材料を選択することが好ましい。例えば、半導体層１２ａ、１５ａ´としてＳｉ、半導体層１５ａとしてＳｉＧｅを用いることができる。ここで、半導体層１５ａ、１５ａ´としては、ノンドープ半導体を用いることが好ましい。
【００３６】
次に、図２（ｄ）に示すように、半導体層１２ｂ上の酸化膜１３ｂをエッチングすることにより、半導体層１２ｂ上の酸化膜１３ｂを除去する。そして、半導体層１５ａ´および半導体層１２ｂの熱酸化を行うことにより、半導体層１５ａ´、１２ｂ上にゲート絶縁膜１６ａ、１６ｂをそれぞれ形成する。ここで、半導体層１５ａ上に半導体層１５ａ´を形成することにより、半導体層１２ａよりも移動度の大きな半導体層１５ａを半導体層１２ａ上に形成した場合においても、半導体層１５ａ´の熱酸化にて良質なゲート絶縁膜１６ａを形成することができる。
【００３７】
次に、図２（ｅ）に示すように、半導体層１５ａ´、１２ｂ上にゲート電極１７ａ、１７ｂをそれぞれ形成する。そして、ゲート電極１７ａをマスクとして、Ｐ型不純物を半導体層１５ａ´にイオン注入することにより、ゲート電極１７ａの両側にそれぞれ配置された低濃度不純物導入層からなるＰ型ＬＤＤ層を半導体層１５ａ´に形成する。また、ゲート電極１７ｂをマスクとして、Ｎ型不純物を半導体層１２ｂにイオン注入することにより、ゲート電極１７ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＮ型ＬＤＤ層を半導体層１２ｂに形成する。
【００３８】
次に、ゲート電極１７ａ、１７ｂの側壁にサイドウォール１８ａ、１８ｂをそれぞれ形成する。そして、ゲート電極１７ａおよびサイドウォール１８ａをマスクとして、Ｐ型不純物を半導体層１２ａ、１５ａ、１５ａ´にイオン注入することにより、サイドウォール１８ａの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１９ａを半導体層１２ａ、１５ａ、１５ａ´に形成する。また、ゲート電極１７ｂおよびサイドウォール１８ｂをマスクとしてＮ型不純物を半導体層１２ｂにイオン注入することにより、サイドウォール１８ｂの側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層１９ｂを半導体層１２ｂに形成する。
【００３９】
これにより、Ｎチャンネル型電界効果トランジスタに比べてＰチャンネル型電界効果トランジスタのしきい値調整用の不純物を深い位置に導入することが可能となるとともに、Ｎチャンネル型電界効果トランジスタに用いられる材料よりも移動度の大きな材料を用いてＰチャンネル型電界効果トランジスタを形成することができる。このため、製造工程の煩雑化を抑制しつつ、Ｐチャンネル型電界効果トランジスタの電流駆動力を向上させることができ、Ｐチャンネル型電界効果トランジスタのゲート電極１７ａの幅とＮチャンネル型電界効果トランジスタのゲート電極１７ｂの幅を等しくすることを可能として、ＣＭＯＳトランジスタのレイアウトバランスを改善することができる。
【００４０】
図３は、本発明の第３実施形態に係る半導体装置の製造方法を示す断面図である。
図３（ａ）において、ＢＯＸ層２１上には半導体層２２が形成されている。ここで、半導体層２２には、トランジスタ形成領域Ｅ２１を設けることができ、半導体層２２の周囲には、素子分離領域Ｅ２２を設けることができる。ここで、半導体層２２としてはノンドープ半導体を用いることが好ましい。そして、半導体層２２の熱酸化を行うことにより、半導体層２２上にゲート絶縁膜２３を形成する。
【００４１】
次に、図３（ｂ）に示すように、不純物のイオン注入Ｐ１を半導体層２２に行うことにより、半導体層２２の表層よりも深い位置にしきい値調整用不純物導入層２４を形成する。
次に、図３（ｃ）に示すように、半導体層２２上にゲート電極２７を形成する。そして、ゲート電極２７をマスクとして、半導体層２２に不純物をイオン注入することにより、ゲート電極２７の両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層を半導体層２２に形成する。
【００４２】
次に、ゲート電極２７の側壁にサイドウォール２８をそれぞれ形成する。そして、ゲート電極２７およびサイドウォール２８をマスクとして、半導体層２２に不純物をイオン注入することにより、サイドウォール２８の側方にそれぞれ配置された高濃度不純物導入層からなるソース／ドレイン層２９を半導体層２２に形成する。
これにより、半導体層２２の表層よりも深い位置にしきい値調整用の不純物を導入することができ、電界効果トランジスタのしきい値を調整することを可能としつつ、半導体層２２の表層の不純物濃度を低減させることができる。このため、チャンネル領域を流れるキャリアの不純物散乱を減少させることができ、製造工程の煩雑化を抑制しつつ、ＢＯＸ層２１上の半導体層２２に形成された電界効果トランジスタの移動度を向上させることが可能となる。
【００４３】
なお、上述した実施形態では、不純物のイオン注入Ｐ１を半導体層２２に行うことにより、半導体層２２の表層よりも深い位置にしきい値調整用不純物導入層２４を形成する方法について説明したが、エピタキシャル成長により、半導体層２２の表層よりも深い位置にしきい値調整用不純物導入層を形成するようにしてもよい。
【図面の簡単な説明】
【００４４】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００４５】
Ｅ１、Ｅ１１  Ｐチャンネルトランジスタ形成領域、Ｅ２、Ｅ１２  Ｎチャンネルトランジスタ形成領域、Ｅ３、Ｅ１３、Ｅ２３  素子分離領域、Ｅ２１  素子形成領域、１、１１、２１  ＢＯＸ層、２ａ、２ｂ、５ａ、１２ａ、１２ｂ、１５ａ、１５ａ´  半導体層、２２  低濃度不純物半導体層、３ａ、３ｂ、１３ａ、１３ｂ  酸化膜、４、１４  レジストパターン、６ａ、６ｂ、１６ａ、１６ｂ、２３  ゲート絶縁膜、７ａ、７ｂ、１７ａ、１７ｂ、２７  ゲート電極、８ａ、８ｂ、１８ａ、１８ｂ、２８  サイドウォールスペーサ、９ａ、９ｂ、１９ａ、１９ｂ、２９  ソース／ドレイン層、２４  しきい値調整用不純物導入層、Ｐ１  イオン注入
【図１】
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【図２】
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【図３】
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