(57)【要約】【課題】素子分離性能の劣化がない半導体装置、及びこの半導体装置を歩留まりよく製造することができる製造方法を提供すること。【解決手段】第１ゲート電極１０ａを有する高耐圧トランジスタと第２ゲート電極１０ｂを有する低電圧トランジスタとで、異なるサイドウオールスペーサ幅Ｗ１、Ｗ２を形成する半導体装置の製造方法において、半導体基板１の表面に、素子分離絶縁膜２を保護するエッチングストッパ層１２、１３及びサイドウオールスペーサ形成層１４を順次積層し、サイドウオールスペーサ形成層１４にエッチングを行って、第１ゲート電極１０ａ及び第２ゲート電極１０ｂの各側面に、サイドウオールスペーサ形成層１４の一部が残存した第１のサイドウオールスペーサをそれぞれ形成し、第２ゲート電極１０ｂ側の第１のサイドウオールスペーサをエッチングにより除去し、半導体基板１の表面からエッチングストッパ層１２、１３をエッチングにより除去する。【選択図】  図１
2005005508.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面における素子分離絶縁膜間に、サイドウオールスペーサ幅のそれぞれ異なる高耐圧トランジスタと低電圧トランジスタとを備える半導体装置を製造する製造方法において、
半導体基板の表面における高耐圧トランジスタ形成領域に、高耐圧トランジスタ用の第１ゲート絶縁膜及び第１ゲート電極を形成すると共に、半導体基板の表面における低電圧トランジスタ形成領域に、低電圧トランジスタ用の第２ゲート絶縁膜及び第２ゲート電極を形成する工程（ａ）の後に、
前記半導体基板の表面に、前記素子分離絶縁膜を保護するエッチングストッパ層及びサイドウオールスペーサ形成層を順次積層する工程（ｂ）と、
前記サイドウオールスペーサ形成層にエッチングを行って、前記第１ゲート電極及び前記第２ゲート電極の各側面に、サイドウオールスペーサ形成層の一部が残存した第１のサイドウオールスペーサをそれぞれ形成する工程（ｃ）と、
前記第２ゲート電極側の前記第１のサイドウオールスペーサをエッチングにより除去する工程（ｄ）と、
半導体基板の表面から前記エッチングストッパ層をエッチングにより除去する工程（ｅ）とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
工程（ｃ）において、半導体基板の表面に、第１のエッチングストッパ層、第２のエッチングストッパ層及びサイドウオールスペーサ形成層を順次堆積し、前記第２のエッチングストッパ層の表面が露出するまでサイドウオールスペーサ形成層を異方性エッチングすることで、第１ゲート電極及び第２ゲート電極のそれぞれに、第１のエッチングストッパ層からなる第１の側壁膜と、第２のエッチングストッパ層からなる第２の側壁膜と、サイドウオールスペーサ形成層の一部が残存してなる第３の側壁膜とが積層してなる第１のサイドウオールスペーサを形成し、
その後、工程（ｄ）において、低電圧トランジスタ領域に開口を持つフォトレジストをマスクに用いて、１段階目のウエットエッチングにより低電圧トランジスタ形成領域の前記第３の側壁膜を除去し、
その後、工程（ｅ）において、フォトレジストを除去し、低電圧トランジスタ形成領域における前記第２のエッチングストッパ層を、前記１段階目のウエットエッチングのエッチャントとは異なるエッチャントを用いた２段階目のウエットエッチングによって除去し、その後、半導体基板の表面の前記第１のエッチングストッパ層を異方性エッチングにより除去する請求項１に記載の半導体装置の製造方法。
【請求項３】
工程（ｃ）において、半導体基板の表面に、第１のエッチングストッパ層、第２のエッチングストッパ層及びサイドウオールスペーサ形成層を順次堆積し、前記第２のエッチングストッパ層の表面が露出するまでサイドウオールスペーサ形成層を異方性エッチングすることで、第１ゲート電極及び第２ゲート電極のそれぞれに、第１のエッチングストッパ層からなる第１の側壁膜と、第２のエッチングストッパ層からなる第２の側壁膜と、サイドウオールスペーサ形成層の一部が残存してなる第３の側壁膜とが積層してなる第１のサイドウオールスペーサを形成し、
その後、工程（ｄ）を行う前に、半導体基板の表面全面にシリコン酸化層を形成し、
工程（ｄ）において、低電圧トランジスタ領域に開口を持つフォトレジストをマスクに用いて、１段階目のウエットエッチングにより低電圧トランジスタ形成領域側の前記シリコン酸化層及び前記第３の側壁膜を除去し、
その後、工程（ｅ）において、フォトレジストを除去し、低電圧トランジスタ形成領域における前記第２のエッチングストッパ層を、前記１段階目のウエットエッチングのエッチャントとは異なるエッチャントを用いた２段階目のウエットエッチングによって除去し、その後、高耐圧トランジスタ形成領域側の前記シリコン酸化層、第２のエッチングストッパ層、及び半導体基板の表面の第１のエッチングストッパ層を、異方性エッチングによりそれぞれ除去する請求項１に記載の半導体装置の製造方法。
【請求項４】
工程（ｃ）において、半導体基板上にエッチングストッパ層及びサイドウオールスペーサ形成層を順次堆積し、前記エッチングストッパ層の表面が露出するまでサイドウオールスペーサ形成層を異方性エッチングすることで、第１ゲート電極及び第２ゲート電極のそれぞれに、エッチングストッパ層からなる第１の側壁膜と、サイドウオールスペーサ形成層の一部が残存してなる第２の側壁膜とが積層してなる第１のサイドウオールスペーサを形成し、
その後、工程（ｄ）を行う前に、半導体基板の表面全面にシリコン酸化層を形成し、
工程（ｄ）において、低電圧トランジスタ領域に開口を持つフォトレジストをマスクに用いて、第１材料による１段階目のウエットエッチングにより低電圧トランジスタ形成領域側の前記シリコン酸化層を除去し、フォトレジストを除去した後、低電圧トランジスタ形成領域における前記第２の側壁膜を、前記１段階目のウエットエッチングのエッチャントとは異なるエッチャントを用いた２段階目のウエットエッチングによって除去し、
その後、工程（ｅ）において、高耐圧トランジスタ形成領域側の前記シリコン酸化層、エッチングストッパ層、及び半導体基板の表面のエッチングストッパ層を、異方性エッチングによりそれぞれ除去する請求項１に記載の半導体装置の製造方法。
【請求項５】
工程（ｂ）において、第１のエッチングストッパ層及び第１のサイドウオールスペーサ形成層をシリコン酸化膜にて形成し、かつ第２のエッチングストッパ層をシリコン窒化膜にて形成し、
工程（ｄ）において、フッ酸を含有したエッチャントにて第３の側壁膜のウエットエッチングを行い、
工程（ｅ）において、リン酸を含有したエッチャントにて第２のエッチングストッパ層のウエットエッチングを行う請求項２に記載の半導体装置の製造方法。
【請求項６】
工程（ｂ）において、第１のエッチングストッパ層及び第１のサイドウオールスペーサ形成層をシリコン酸化膜にて形成し、かつ第２のエッチングストッパ層をシリコン窒化膜にて形成し、
工程（ｄ）において、フッ酸を含有したエッチャントにて前記シリコン酸化層及び第３の側壁膜のウエットエッチングを行い、
工程（ｅ）において、リン酸を含有したエッチャントにて第２のエッチングストッパ層のウエットエッチングを行う請求項３に記載の半導体装置の製造方法。
【請求項７】
工程（ｂ）において、エッチングストッパ層をシリコン酸化膜にて形成し、かつサイドウオールスペーサ形成層をシリコン窒化膜にて形成し、
工程（ｄ）において、フッ酸を含有したエッチャントにてシリコン酸化層のウエットエッチングを行い、リン酸を含有したエッチャントにて第２の側壁膜のウエットエッチングを行う請求項４に記載の半導体装置の製造方法。
【請求項８】
工程（ａ）と工程（ｂ）の間、又は工程（ｂ）におけるエッチングストッパ層の１層の形成直後に、半導体基板における高耐圧トランジスタ形成領域に、半導体基板と逆導電型の不純物を導入して第１ＬＤＤ領域を形成する工程を含む請求項１〜７の何れか１つに記載の半導体装置の製造方法。
【請求項９】
工程（ｅ）の後に、
半導体基板における低電圧トランジスタ形成領域に、選択的に半導体基板と逆導電型の不純物を導入して第２ＬＤＤ領域を形成する工程（ｆ）と、
第１ゲート電極及び第２ゲート電極にそれぞれ新たな側壁膜を形成して、第１ゲート電極及び第２ゲート電極にサイドウオールスペーサ幅の異なる第２のサイドウオールスペーサをそれぞれ形成する工程（ｇ）と、
高耐圧トランジスタ形成領域及び低電圧トランジスタ形成領域にソース／ドレインをそれぞれ形成する工程（ｈ）を含む請求項１〜８の何れか１つに記載の半導体装置の製造方法。
【請求項１０】
工程（ｃ）と工程（ｆ）の間に、不揮発性メモリセルを形成する工程を含む請求項９に記載の半導体装置の製造方法。
【請求項１１】
半導体基板の表面に、サイドウオールスペーサ幅の異なるサイドウオールスペーサをそれぞれ有する複数の高耐圧トランジスタ及び複数の低電圧トランジスタと、各トランジスタ間に設けられた素子分離絶縁膜とを備え、
前記高耐圧トランジスタのサイドウオールスペーサは、高耐圧トランジスタ用の第１ゲート電極の側面に、エッチングストッパ層が残存してなる側壁膜及びサイドウオールスペーサ形成層が残存してなる側壁膜が合わせて４層又は３層積層されてなり、
前記低電圧トランジスタのサイドウオールスペーサは、低電圧トランジスタ用の第２ゲート電極の側面に、前記エッチングストッパ層が残存してなる側壁膜及び別のサイドウオールスペーサ形成層が残存してなる側壁膜が合わせて２層積層されてなることを特徴とする半導体装置。
【請求項１２】
高耐圧トランジスタのサイドウオールスペーサは、第１ゲート電極の側面に第１の側壁膜、第２の側壁膜、第３の側壁膜及び第４の側壁膜が順次積層されてなり、
低電圧トランジスタのサイドウオールスペーサは、第２ゲート電極の側面に前記第１の側壁膜及び前記第４の側壁膜が順次積層されてなる請求項１１に記載の半導体装置。
【請求項１３】
高耐圧トランジスタのサイドウオールスペーサは、第１ゲート電極の側面に第１の側壁膜、第２の側壁膜及び第３の側壁膜が順次積層されてなり、
低電圧トランジスタのサイドウオールスペーサは、第２ゲート電極の側面に前記第１の側壁膜及び前記第３の側壁膜が順次積層されてなる請求項１１に記載の半導体装置。
【請求項１４】
ゲートの側面にサイドウオールスペーサを有する不揮発性メモリセルを半導体基板の表面にさらに備え、
前記不揮発性メモリセルのサイドウオールスペーサは、第４の側壁膜又は第３の側壁膜からなる請求項１２又は１３に記載の半導体装置。
【請求項１５】
第１の側壁膜、第３の側壁膜及び第４の側壁膜がそれぞれシリコン酸化膜からなり、第２の側壁膜がシリコン窒化膜からなる請求項１２〜１４の何れか１つに記載の半導体装置。
【請求項１６】
高耐圧トランジスタのジャンクション耐圧は１０〜１５Ｖであり、低電圧トランジスタのジャンクション耐圧は４〜７Ｖである請求項１１〜１５の何れか１つに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、さらに詳しくは、高耐圧駆動回路と低電圧駆動回路を同一チップに混載する半導体装置及びその製造方法、さらには不揮発性半導体メモリセルアレイが集積された半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、不揮発性メモリセルアレイとともに、高速で駆動するロジック回路を同一チップに混載し付加価値を高めた半導体集積回路へのニーズが高まってきている。この種の半導体装置では、メモリセルアレイの周辺回路として、メモリセル駆動に必要とされる高電圧を扱う駆動回路などを構成する高耐圧トランジスタと、低電圧で高速に動作するロジック回路などを構成する低電圧トランジスタ回路が用いられる。
高耐圧トランジスタは書き込み／消去など十数Ｖの高電圧を発生、転送するために使用するが、不揮発性メモリとしては、数万回以上の書き込み／消去のエラーフリーとなる信頼性を確保することが最も要求されており、そのため高電圧を取り扱う高耐圧トランジスタのジャンクション耐圧は十分に確保しておく必要がある。
【０００３】
上述のように高耐圧トランジスタのジャンクション耐圧を十分に確保する技術として、高耐圧トランジスタのサイドウオールスペーサ幅を低電圧トランジスタのサイドウオールスペーサ幅より幅広の構造にサイドウオールスペーサを作り分ける方法が開示されている（例えば、特許文献１参照）。
【０００４】
【特許文献１】
特開２００１−９３９８４号公報
【０００５】
上記特許文献１で開示されている従来の半導体装置の製造工程を図２１〜２４を参照しながら簡単に説明する。なお、図２１〜２４において、（ａ）は高耐圧トランジスタ側を示し、（ｂ）は低電圧トランジスタ側を示している。
まず、図２１に示すように、複数の素子分離絶縁膜１０２、高耐圧トランジスタ形成領域ＡのＮウエル１０３とＰウエル１０４、低電圧トランジスタ形成領域ＢのＮウエル層１１８とＰウエル層１１９を有する半導体基板１０１の表面における素子分離絶縁膜１０２間に、高耐圧トランジスタ用のゲート絶縁膜１０８及びゲート電極１１０ａ、低電圧トランジスタ用のゲート絶縁膜１０９及びゲート電極１１０ｂを形成する。
【０００６】
次に図２２に示すように、高耐圧トランジスタ形成領域Ａ及び低電圧トランジスタ形成領域Ｂに、各ゲート電極１１０ａ、１１０ｂをマスクとして選択的にＬＤＤ注入（不純物注入）を行い、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域１１１、１２０を形成する。
続いて、図２３に示すように、シリコン酸化膜やシリコン窒化膜などからなるサイドウオールスペーサ用の第１の絶縁膜１１２を形成し、低電圧トランジスタ形成領域Ｂの絶縁膜１１２を除去し、高耐圧トランジスタ領域Ａのみに絶縁膜１１２を残す。ここで低電圧トランジスタ形成領域Ｂの第１の絶縁膜１１２の部分的な除去には、低電圧トランジスタ形成領域Ｂのみに開口を持つフォトレジスト１１５を形成し、これをマスクとして絶縁膜１１２の途中までウエットエッチした後に、ドライエッチングを行い除去する方法や、絶縁膜１１２にシリコン窒化膜やシリコン窒化酸化膜を用いる方法を採用することにより、異方性エッチングを用いても下地の素子分離絶縁膜１０２を過剰にエッチングしないようにしている。
【０００７】
その次に、半導体基板１０１の表面全面に第２の絶縁膜１１３を堆積し、全面エッチバックすることで、高耐圧トランジスタ形成領域Ａ及び低電圧トランジスタ領域Ｂに、図２４に示すように、異なる幅を持つサイドウオールスペーサがそれぞれ形成される。その後、各ゲート電極１１０ａ、１１０ｂ及び各サイドウオールスペーサをマスクとして、ソース／ドレイン形成のための高濃度不純物注入を行う。その後、図示しないが半導体基板１０１の表面をサリサイド化し、全面にＣＶＤ等の方法により絶縁膜を形成した後、コンタクトホールを開口してそこに導電膜を埋め込み、所望の電極を接続して高耐圧トランジスタと低電圧トランジスタを備える半導体装置を得る。
【０００８】
このような従来の半導体装置の製造方法では、高耐圧トランジスタにおいては、低濃度拡散層（ＬＤＤ）が深く拡散されると同時に高濃度拡散層（ソース／ドレイン）と低濃度拡散層の先端までの距離が大きくとられており、空乏層が延びやすくなってジャンクション耐圧を十分に確保させている。一方、低電圧トランジスタにおいては、浅いＬＤＤ層によりドライブ電流ロス及び短チャネル特性の劣化を抑制した高性能なロジックトランジスタを形成することができる。
【０００９】
【発明が解決しようとする課題】
しかしながら、上記従来の製造方法によって不揮発性半導体記憶装置と低電圧ロジック回路を一つのチップ内に混載した場合、低電圧トランジスタ形成領域Ｂの第１の絶縁膜（サイドウオールスペーサ）を除去するに際して、素子分離絶縁膜１０２を保護するようなストッパ膜等がないため、現実的には素子分離絶縁膜１０２でエッチストップさせる制御が難しく、実際の製造工程上では素子分離絶縁膜１０２を過剰エッチしてしまい、結果的に素子分離性能を劣化してしまうことが問題であった。
また、低電圧トランジスタにおいては高耐圧トランジスタと同様、ゲート電極１１０ｂの形成後に低濃度領域形成用のＬＤＤ注入を行うと、その後のサイドウオールスペーサ形成などの熱処理工程で不純物がゲート直下に拡散したり、濃度が薄くなったりして、結果的に短チャネル効果が大きくなったり、駆動電流不足などのトランジスタ性能が劣化し、トランジスタの微細化を阻害していた。一方で低電圧トランジスタ形成領域Ｂにおいて第１の絶縁膜（サイドウオールスペーサ）を残したままＬＤＤ注入を行うことが考えられるが、そうすればその後の熱処理を経てもチャネル直下まで低濃度拡散領域が回り込み難くなるため、結果的に実効チャネル長が大きくなってしきい値電圧の上昇やトランジスタの電流駆動能力の低下を招き、所望のトランジスタを得ることが不可能となる。
【００１０】
本発明の主要な目的の１つは、素子分離性能の劣化がない半導体装置、及びこの半導体装置を歩留まりよく製造することができる製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
かくして、本発明によれば、半導体基板の表面における素子分離絶縁膜間に、サイドウオールスペーサ幅のそれぞれ異なる高耐圧トランジスタと低電圧トランジスタとを備える半導体装置を製造する製造方法において、
半導体基板の表面における高耐圧トランジスタ形成領域に、高耐圧トランジスタ用の第１ゲート絶縁膜及び第１ゲート電極を形成すると共に、半導体基板の表面における低電圧トランジスタ形成領域に、低電圧トランジスタ用の第２ゲート絶縁膜及び第２ゲート電極を形成する工程（ａ）の後に、
前記半導体基板の表面に、前記素子分離絶縁膜を保護するエッチングストッパ層及びサイドウオールスペーサ形成層を順次積層する工程（ｂ）と、
前記サイドウオールスペーサ形成層にエッチングを行って、前記第１ゲート電極及び前記第２ゲート電極の各側面に、サイドウオールスペーサ形成層の一部が残存した第１のサイドウオールスペーサをそれぞれ形成する工程（ｃ）と、
前記第２ゲート電極側の前記第１のサイドウオールスペーサをエッチングにより除去する工程（ｄ）と、
半導体基板の表面から前記エッチングストッパ層をエッチングにより除去する工程（ｅ）とを含む半導体装置の製造方法が提供される。
【００１２】
本発明によれば、高耐圧駆動回路と低電圧駆動回路を同一チップに混載する半導体装置を製造するに際して、エッチングストッパ膜を用いることにより、下地の素子分離絶縁膜を過剰にエッチングすることがないので、欠陥の発生や素子分離性能の劣化がなく、良好な歩留りで半導体装置を容易に製造することができる。また、サイドウオールスペーサを一度除去し、ＣＶＤ工程などの高温熱処理を行った後で、低電圧トランジスタのゲート電極と自己整合的にＬＤＤ注入を行うので、高耐圧トランジスタ、低電圧トランジスタをそれぞれ個別にＬＤＤ注入及び熱処理を行うことができ、とりわけ低電圧トランジスタにおいては、ゲート側壁の影響や熱処理の影響を受けずに短チャネル効果を抑制した微細なゲート長を有するトランジスタを製造することができる。
【００１３】
本発明において、半導体基板としては、通常半導体装置が製造される半導体基板であれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の半導体基板、ＳｉＣ、ＧａＡｓ、ＩｎＧａＡｓ等の化合物半導体等種々のものが挙げられる。なかでも、シリコン基板が好ましい。
また、半導体基板に備えられる素子分離絶縁膜は、通常半導体基板に備えられる素子分離絶縁膜であれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等種々のものが挙げられる。
【００１４】
本発明の半導体装置の製造方法は、工程（ａ）と工程（ｂ）の間、又は工程（ｂ）におけるエッチングストッパ層の１層の形成直後に、半導体基板における高耐圧トランジスタ形成領域に、半導体基板と逆導電型の不純物を導入して第１ＬＤＤ領域を形成する工程を含むものとすることができ、
さらに、工程（ｅ）の後に、
半導体基板における低電圧トランジスタ形成領域に、選択的に半導体基板と逆導電型の不純物を導入して第２ＬＤＤ領域を形成する工程（ｆ）と、
第１ゲート電極及び第２ゲート電極にそれぞれ新たな側壁膜を形成して、第１ゲート電極及び第２ゲート電極にサイドウオールスペーサ幅の異なる第２のサイドウオールスペーサをそれぞれ形成する工程（ｇ）と、
高耐圧トランジスタ形成領域及び低電圧トランジスタ形成領域にソース／ドレインをそれぞれ形成する工程（ｈ）を含むものとすることができる。
【００１５】
また、本発明の半導体装置の製造方法によれば、工程（ｃ）と工程（ｆ）の間に、不揮発性メモリセルを形成する工程を含むものとしてもよく、不揮発性メモリセルと、その周辺回路としての高耐圧駆動回路及び低電圧駆動回路が同一チップに混載する付加価値の高い半導体装置を製造することができる。
【００１６】
本発明の半導体装置の製造方法は、下記の（１）（２）（３）の方法を選択することができる。
（１）工程（ｃ）において、半導体基板の表面に、第１のエッチングストッパ層、第２のエッチングストッパ層及びサイドウオールスペーサ形成層を順次堆積し、前記第２のエッチングストッパ層の表面が露出するまでサイドウオールスペーサ形成層を異方性エッチングすることで、第１ゲート電極及び第２ゲート電極のそれぞれに、第１のエッチングストッパ層からなる第１の側壁膜と、第２のエッチングストッパ層からなる第２の側壁膜と、サイドウオールスペーサ形成層の一部が残存してなる第３の側壁膜とが積層してなる第１のサイドウオールスペーサを形成し、
その後、工程（ｄ）において、低電圧トランジスタ領域に開口を持つフォトレジストをマスクに用いて、１段階目のウエットエッチングにより低電圧トランジスタ形成領域の前記第３の側壁膜を除去し、
その後、工程（ｅ）において、フォトレジストを除去し、低電圧トランジスタ形成領域における前記第２のエッチングストッパ層を、前記１段階目のウエットエッチングのエッチャントとは異なるエッチャントを用いた２段階目のウエットエッチングによって除去し、その後、半導体基板の表面の前記第１のエッチングストッパ層を異方性エッチングにより除去する。
この場合、例えば、工程（ｂ）において、第１のエッチングストッパ層及び第１のサイドウオールスペーサ形成層をシリコン酸化膜にて形成し、かつ第２のエッチングストッパ層をシリコン窒化膜にて形成し、
工程（ｄ）において、フッ酸を含有したエッチャントにて第３の側壁膜のウエットエッチングを行い、
工程（ｅ）において、リン酸を含有したエッチャントにて第２のエッチングストッパ層のウエットエッチングを行う具体例を挙げることができる。
なお、これに限定されることはなく、基板から順に積層される第１のエッチングストッパ層、第２のエッチングストッパ層、サイドウオールスペーサ形成層の少なくとも隣接する層同士が異なるエッチングレートの絶縁膜であればよい。例えば、第１のエッチングストッパ層及び第１のサイドウオールスペーサ形成層をシリコン窒化膜にて形成し、かつ第２のエッチングストッパ層をシリコン酸化膜にて形成してもよい。
【００１７】
（２）工程（ｃ）において、半導体基板の表面に、第１のエッチングストッパ層、第２のエッチングストッパ層及びサイドウオールスペーサ形成層を順次堆積し、前記第２のエッチングストッパ層の表面が露出するまでサイドウオールスペーサ形成層を異方性エッチングすることで、第１ゲート電極及び第２ゲート電極のそれぞれに、第１のエッチングストッパ層からなる第１の側壁膜と、第２のエッチングストッパ層からなる第２の側壁膜と、サイドウオールスペーサ形成層の一部が残存してなる第３の側壁膜とが積層してなる第１のサイドウオールスペーサを形成し、
その後、工程（ｄ）を行う前に、半導体基板の表面全面にシリコン酸化層を形成し、
工程（ｄ）において、低電圧トランジスタ領域に開口を持つフォトレジストをマスクに用いて、１段階目のウエットエッチングにより低電圧トランジスタ形成領域側の前記シリコン酸化層及び前記第３の側壁膜を除去し、
その後、工程（ｅ）において、フォトレジストを除去し、低電圧トランジスタ形成領域における前記第２のエッチングストッパ層を、前記１段階目のウエットエッチングのエッチャントとは異なるエッチャントを用いた２段階目のウエットエッチングによって除去し、その後、高耐圧トランジスタ形成領域側の前記シリコン酸化層、第２のエッチングストッパ層、及び半導体基板の表面の第１のエッチングストッパ層を、異方性エッチングによりそれぞれ除去する。
この場合、例えば、工程（ｂ）において、第１のエッチングストッパ層及び第１のサイドウオールスペーサ形成層をシリコン酸化膜にて形成し、かつ第２のエッチングストッパ層をシリコン窒化膜にて形成し、
工程（ｄ）において、フッ酸を含有したエッチャントにて前記シリコン酸化層及び第３の側壁膜のウエットエッチングを行い、
工程（ｅ）において、リン酸を含有したエッチャントにて第２のエッチングストッパ層のウエットエッチングを行う具体例を挙げることができる。
なお、これに限定されることはなく、基板から順に積層される第１のエッチングストッパ層、第２のエッチングストッパ層、サイドウオールスペーサ形成層の少なくとも隣接する層同士が異なるエッチングレートの絶縁膜であればよい。例えば、第１のエッチングストッパ層及び第１のサイドウオールスペーサ形成層をシリコン窒化膜にて形成し、かつ第２のエッチングストッパ層をシリコン酸化膜にて形成してもよく、この場合、工程（ｅ）を行う前に半導体基板の表面全面に形成するシリコン酸化層を、シリコン窒化層に替えればよい。
【００１８】
（３）工程（ｃ）において、半導体基板上にエッチングストッパ層及びサイドウオールスペーサ形成層を順次堆積し、前記エッチングストッパ層の表面が露出するまでサイドウオールスペーサ形成層を異方性エッチングすることで、第１ゲート電極及び第２ゲート電極のそれぞれに、エッチングストッパ層からなる第１の側壁膜と、サイドウオールスペーサ形成層の一部が残存してなる第２の側壁膜とが積層してなる第１のサイドウオールスペーサを形成し、
その後、工程（ｄ）を行う前に、半導体基板の表面全面にシリコン酸化層を形成し、
工程（ｄ）において、低電圧トランジスタ領域に開口を持つフォトレジストをマスクに用いて、第１材料による１段階目のウエットエッチングにより低電圧トランジスタ形成領域側の前記シリコン酸化層を除去し、フォトレジストを除去した後、低電圧トランジスタ形成領域における前記第２の側壁膜を、前記１段階目のウエットエッチングのエッチャントとは異なるエッチャントを用いた２段階目のウエットエッチングによって除去し、
その後、工程（ｅ）において、高耐圧トランジスタ形成領域側の前記シリコン酸化層、エッチングストッパ層、及び半導体基板の表面のエッチングストッパ層を、異方性エッチングによりそれぞれ除去する。
この場合、例えば、工程（ｂ）において、エッチングストッパ層をシリコン酸化膜にて形成し、かつサイドウオールスペーサ形成層をシリコン窒化膜にて形成し、
工程（ｄ）において、フッ酸を含有したエッチャントにてシリコン酸化層のウエットエッチングを行い、リン酸を含有したエッチャントにて第２の側壁膜のウエットエッチングを行う具体例を挙げることができる。
なお、これに限定されることはなく、基板から順に積層されるエッチングストッパ層とサイドウオールスペーサ形成層が異なるエッチングレートの絶縁膜であればよい。例えば、エッチングストッパをシリコン窒化膜にて形成し、かつサイドウオールスペーサ形成層をシリコン酸化膜にて形成してもよく、この場合、工程（ｅ）を行う前に半導体基板の表面全面に形成するシリコン酸化層を、シリコン窒化層に替えればよい。
【００１９】
また、本発明は、別の観点によれば、半導体基板の表面に、サイドウオールスペーサ幅の異なるサイドウオールスペーサをそれぞれ有する複数の高耐圧トランジスタ及び複数の低電圧トランジスタと、各トランジスタ間に設けられた素子分離絶縁膜とを備え、
前記高耐圧トランジスタのサイドウオールスペーサは、高耐圧トランジスタ用の第１ゲート電極の側面に、エッチングストッパ層が残存してなる側壁膜及びサイドウオールスペーサ形成層が残存してなる側壁膜が合わせて４層又は３層積層されてなり、
前記低電圧トランジスタのサイドウオールスペーサは、低電圧トランジスタ用の第２ゲート電極の側面に、前記エッチングストッパ層が残存してなる側壁膜及び別のサイドウオールスペーサ形成層が残存してなる側壁膜が合わせて２層積層されてなる構成の半導体装置を提供することができる。
【００２０】
上記構成の本発明の半導体装置は、高耐圧駆動回路と低電圧駆動回路が同一チップに混載し、かつ製造時におけるエッチングからエッチングストッパ膜にて下地の素子分離絶縁膜が保護されて素子分離性能が向上したものである。また、この半導体装置は、耐圧仕様の異なるトランジスタでサイドウオールスペーサ幅を異ならせる構造により、高耐圧トランジスタでは耐圧性能がさらに高くなり、低電圧トランジスタにおいては寄生抵抗が小さくなり、高い駆動電流が確保されるとともに、素子の小型化が可能である。具体的には、高耐圧トランジスタにおいてはジャンクション耐圧は１０〜１５Ｖが得られ、９Ｖ以下の耐圧低下は現れなく、安定して高耐圧化を図ることができる。また、低電圧トランジスタにおいても４〜７Ｖのジャンクション耐圧が安定して得られると共に、高い駆動電流を確保することができる。
【００２１】
【発明の実施の形態】
以下、本発明に係る半導体装置及びその製造方法の実施の形態を、図面に基づいて詳説する。なお、本発明は実施の形態に限定されるものではない。
【００２２】
［実施の形態１］
図１は本発明の実施の形態１の半導体装置を示す断面図であり、図２〜１０は同実施の形態１の半導体装置の製造工程を説明する断面図である。なお、図１〜１０において、（ａ）は高耐圧トランジスタ形成領域側を示し、（ｂ）は低電圧トランジスタ形成領域側を示している。
【００２３】
実施の形態１の半導体装置は、Ｐ型半導体基板（この場合、Ｐ型シリコン基板）の表面に、図１（ａ）に示す高耐圧トランジスタと、図１（ｂ）に示す低電圧トランジスタ（高速ロジック回路）とが混載された混載デバイスに適応するものである。なお、本発明はこれに限定されず、フラッシュメモリなどの不揮発性メモリ混載デバイスに適用可能である。
【００２４】
図１（ａ）に示す高耐圧トランジスタは、そのゲート電極１０ａのサイドウオールスペーサが、ゲート電極１０ａの側面に近い方から、例えば厚さ５ｎｍのシリコン酸化膜からなる第１の側壁膜１２と、厚さ１５ｎｍのシリコン窒化膜からなる第２の側壁膜１３と、厚さ１００ｎｍのシリコン酸化膜からなる第３の側壁膜１４と、厚さ１００ｎｍのシリコン酸化膜からなる第４の側壁膜２１が順に積層されてなり、トータルの側壁幅（サイドウオールスペーサ幅）Ｗ１は２２０ｎｍとなっている。なお、第１の側壁膜１２と第２の側壁膜１３は、製造時に素子分離絶縁膜２を保護するエッチングストッパ層が残存したものである。
【００２５】
図１（ｂ）に示す低電圧トランジスタは、そのゲート電極１０ｂのサイドウオールスペーサが、ゲート電極１０ｂの側面に近い方から、例えば厚さ５ｎｍのシリコン酸化膜からなる上記第１の側壁膜１２と、厚さ１００ｎｍのシリコン酸化膜からなる第４の側壁膜２１が順に積層されてなり、トータルの側壁幅（サイドウオールスペーサ幅）Ｗ２は１０５ｎｍとなっている。なお、第１の側壁膜１２は、製造時に素子分離絶縁膜２を保護するエッチングストッパ層が残存したものである。
【００２６】
このように構成された実施の形態１の半導体装置において、高耐圧トランジスタは、サイドウオールスペーサの側壁幅Ｗ１が幅広くなっているため、サイドウオールスペーサの外側下の高濃度拡散層２２からサイドウオールスペーサ下の低濃度拡散層１１の先端までの距離が長く緩やかな不純物プロファイルとなっており、ジャンクション耐圧の劣化がない構造である。一方、低電圧トランジスタは、微細なゲート長及び比較的狭いサイドウオールスペーサ幅Ｗ２で構成されているので、低電圧トランジスタ領域の面積を小さくでき、また低濃度拡散層２０は薄い第４の側壁膜２１のために短くできるので、寄生抵抗が抑えられ電流駆動能力を低下させることもない。
【００２７】
次に、図１に示した半導体装置を製造する製造方法を、図２〜１０の断面図を用いて説明する。
図２に示すように、半導体基板としては、素子分離絶縁膜２及び高耐圧トランジスタ形成領域ＡのＮウエル層３とＰウエル層４、低電圧トランジスタ形成領域ＢのＮウエル層１８とＰウエル層１９を有するＰ型半導体基板（Ｐ型シリコン基板）１を用いる。なお、高耐圧トランジスタ側のＮウエル層３及びＰウエル層４は、低電圧トランジスタ側のＮウエル層１８及びＰウエル層１９より薄く、かつ深い濃度プロファイルとなっている。
【００２８】
工程（ａ）：先ず、図２に示すように、このＰ型半導体基板１の表面の高耐圧トランジスタ形成領域側にゲート酸化膜８を、低電圧トランジスタ形成領域側にゲート酸化膜９をそれぞれ形成し、その後、各ゲート酸化膜８、９上にポリシリコン１０を堆積する。続いて、図３に示すように、高耐圧トランジスタ形成領域Ａの所定位置を除く領域のポリシリコン１０及びゲート酸化膜８を除去してゲート電極１０ａを形成すると共に、低電圧トランジスタ形成領域Ｂの所定位置を除く領域のポリシリコン１０及びゲート酸化膜９を除去してゲート電極１０ｂを形成する。なお、ポリシリコン１０及びゲート酸化膜８、９の除去は、フォトレジストをマスクとしてエッチングにより行うことができる。
【００２９】
その次に、図４に示すように、高耐圧トランジスタ形成領域のゲート電極１０ａに対して、低濃度拡散領域形成のために自己整合的に所望のイオン注入を行う。具体的には、ＮＭＯＳトランジスタにおいては、例えばリン（３１Ｐ＋）を半導体基板１に対して垂直に５０〜７０ＫｅＶのエネルギーで１Ｅ１３オーダー程度のイオン注入を行い、ＰＭＯＳトランジスタにおいては、例えばボロン（１１Ｂ＋）を半導体基板１に対して垂直に２０〜３０ＫｅＶのエネルギーで１Ｅ１３オーダー程度のイオン注入を行い、高耐圧トランジスタの低濃度拡散層１１となる第１ＬＤＤ領域を形成する。
【００３０】
工程（ｂ）：その次に、図５に示すように、半導体基板１の表面全面に、素子分離絶縁膜２を保護する第１のエッチングストッパ層（第１の側壁膜）１２として例えばシリコン酸化膜を５ｎｍ、前記エッチングストッパ層とは選択性が異なる第２のエッチングストッパ層（第２の側壁膜）１３としてシリコン窒化膜を１５ｎｍ、サイドウオールスペーサ形成層（第３の側壁膜）１４としてシリコン酸化膜を１００ｎｍ順次堆積する。これらの各層１２、１３、１４の形成に際しては、例えば第１のエッチングストッパ層１２については半導体基板１の表面を酸化させてシリコン酸化膜を形成し、第２のエッチングストッパ層１３及びサイドウオールスペーサ形成層１４については、ＬＰＣＶＤ法を用いてシリコン窒化膜及びシリコン酸化膜を堆積することができる。なお、高耐圧トランジスタ用の低濃度拡散層１１の形成のためのイオン注入は、第１のエッチングストッパ層１２の形成前に限定されず、第１のエッチングストッパ層１２の形成後（第２のエッチングストッパ層１３の形成前）に行ってもよい。
【００３１】
工程（ｃ）：次に、図６に示すように、エッチングストッパ層１３が露出するまでシリコン酸化膜からなるサイドウオールスペーサ形成層１４のみを異方性エッチング（この場合、例えばＣ４Ｆ８とＡｒの混合ガス等を用いたドライエッチング）で全面エッチバックして、高耐圧トランジスタ側及び低電圧トランジスタ側の各ゲート電極１０ａ、１０ｂの側面側にサイドウオールスペーサ形成層１４の一部を残存させて第１のサイドウオールスペーサを形成する。つまり、この第１のサイドウオールスペーサは、各ゲート電極１０ａ、１０ｂの側面に、第１の側壁膜１２と第２の側壁膜１３と第３の側壁膜１４とが順に積層して形成されている。なお、異方性エッチングに際しては、シリコン窒化膜からなる第２のエッチングストッパ層１３によって素子分離絶縁膜２が保護される。
【００３２】
工程（ｄ）：その次に、図７に示すように、低電圧トランジスタ形成領域側（図７（ｂ））のみに開口を持つフォトレジスト１６を半導体基板１の表面に形成し、低電圧トランジスタ形成領域のゲート電極１０ｂの側面に形成されている第１のサイドウオールスペーサのシリコン酸化膜からなる第三の側壁膜１４を１段階目のウエットエッチングにて除去する。このシリコン酸化膜からなる第三の側壁膜１４の除去は、例えばフッ酸（ＨＦ）を含有するエッチャントを用いてウエットエッチングする。このウエットエッチャントであるフッ酸は、シリコン窒化膜からなる第２のエッチングストッパ層（第２の側壁膜）１３に対して、高い選択性を有しており、第２のエッチングストッパ層１３の膜減りを必要最小限に抑えることができる。そのため、フッ酸が第２のエッチングストッパ層１３を突き破り、素子分離絶縁膜２にピンホールが発生したりする問題がなくなるので、高い製造歩留りを得ることができる。
【００３３】
工程（ｅ）：この後、図８に示すように、レジスト除去液にてフォトレジスト１６を除去し、シリコン窒化膜からなる第２のエッチングストッパ層（第２の側壁膜）１３を２段階目のウエットエッチングにて除去する。このシリコン窒化膜からなる第２のエッチングストッパ層１３の除去は、たとえばリン酸（Ｈ３ＰＯ４）を含有するエッチャントを用いてウエットエッチングする。このウエットエッチャントであるリン酸は、シリコン酸化膜からなる第１のエッチングストッパ層１２に対して、高い選択性を有しており、第１のエッチングストッパ層１２の膜減りを必要最小限に抑えることができる。つまり、第１のエッチングストッパ層１２は、２段階目のウエットエッチングに際してのストッパ膜として機能する。そのため、リン酸がストッパ膜を突き破り、半導体基板１をアタックしたりすることが無いので、高い製造歩留りを得ることができる。
【００３４】
その次に、図９に示すように、半導体基板１の表面全面に残存するシリコン酸化膜からなる第１のエッチングストッパ層１２を、異方性エッチング（この場合、例えばＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）により除去する。なお、シリコン酸化膜からなる第１のエッチングストッパ層１２の除去はこの時に限定されず、半導体基板１及びゲート電極１０ａ、１０ｂをサリサイド化するまでに行えばよい。
【００３５】
工程（ｆ）：その次に、図１０に示すように、低電圧トランジスタ形成領域のゲート電極１０ｂに対して自己整合的に選択的に所望のイオン注入を行い、低電圧トランジスタの低濃度拡散層２０となる第２ＬＤＤ領域を形成する。なお、図示しないが、低電圧トランジスタ形成領域のＬＤＤ注入は、ＮＭＯＳ／ＰＭＯＳのそれぞれにおいて開口を持つフォトレジストを形成した上でイオン注入を行う。具体的には、ＮＭＯＳトランジスタでは、例えばひ素（７５Ａｓ＋）を１０ＫｅＶのエネルギーで１Ｅ１４オーダー程度イオン注入してＬＤＤ領域を形成する。ＰＭＯＳトランジスタにおいては、例えばニ弗化ボロン（４９ＢＦ２＋）を１０ＫｅＶのエネルギーで１Ｅ１４オーダー程度イオン注入してＬＤＤを形成する。また、ＮＭＯＳ／ＰＭＯＳともに、短チャネル効果を抑制するためのＨａｌｏ注入を同時に行ってもよい。このとき、低電圧トランジスタのＬＤＤ注入  は、ＣＶＤ工程などの高温熱処理を行った後で、ゲート電極と自己整合的にＬＤＤ注入が行われることになり、とりわけ低電圧トランジスタにおいては、側壁（サイドウオールスペーサ）の影響や熱処理の影響を受けないことからＬＤＤの制御が容易となり、短チャネル効果を抑制した微細なゲート長を有するトランジスタを製造することができる。
【００３６】
工程（ｇ）：その次に、図１０の状態の半導体基板１上に、例えば厚さ１００ｎｍのシリコン酸化膜を堆積し、続いて選択的な異方性エッチングを行うことにより、第１ゲート電極１０ａ及び第２ゲート電極１０ｂの各側面側に第４の側壁膜２１を形成して（残して）、図１１に示すように、第１ゲート電極１０ａ及び第２ゲート電極１０ｂにサイドウオールスペーサ幅の異なる第２のサイドウオールスペーサをそれぞれ形成する。なお、第４の側壁膜２１は絶縁膜であればシリコン酸化膜に限定せず、シリコン窒化膜、シリコン窒化酸化膜、あるいはこれらの積層膜でもよい。
【００３７】
工程（ｈ）：その後、各ゲート電極１０ａ、１０ｂ及び各ゲート電極１０ａ、１０ｂのサイドウオールスペーサをマスクに自己整合的にイオン注入と活性化のための拡散を行い、高耐圧トランジスタ形成領域及び低電圧トランジスタ領域に高濃度ソース／ドレイン拡散層２２をそれぞれ形成する。これにより、図１１の状態となる。
【００３８】
その後、図示しないが、半導体基板１の表面及び各ゲート電極１０ａ、１０ｂの表面上をサリサイド化させ、半導体基板１の表面全面をＣＶＤ等により絶縁膜にて被覆した後、コンタクトホールを開口し、そこに導電膜を埋め込み、所望の電極を接続して図１に示した半導体装置を得ることができる。
【００３９】
このようにして製造した実施の形態１の半導体装置は、高耐圧トランジスタにおいてはジャンクション耐圧は１０〜１５Ｖが得られ、９Ｖ以下の耐圧低下は現れず、安定して高耐圧化を図ることができた。また、低電圧トランジスタにおいては４〜７Ｖのジャンクション耐圧が安定して得られると共に、高い駆動電流を確保することができた。
【００４０】
［実施の形態２］
図１に示した半導体装置は、以下に説明する実施の形態２の製造方法によっても製造することができる。以下、主として図１２〜１４を参照しながら実施の形態２の半導体装置の製造方法を説明する。なお、図１２〜１４において、実施の形態１と同一の要素には同一の符号を付し、その説明を省略する。
【００４１】
この実施の形態２の製造方法においては、先ず、実施の形態１の図２〜６で説明した工程（ａ）〜（ｃ）を同様にして行い、高耐圧トランジスタ形成領域のゲート電極１０ａ及び低電圧トランジスタ形成領域のゲート電極１０ｂのそれぞれに第１のサイドウオールスペーサを形成する。
【００４２】
次に、工程（ｄ−２）の前に、図６の状態の半導体基板１の表面全面に、シリコン酸化層１５を例えばＬＰＣＶＤにより５ｎｍの厚さで形成する。
【００４３】
工程（ｄ−２）：次に、図１２に示すように、低電圧トランジスタ形成領域側のみに開口を持つフォトレジスト１６を形成し、低電圧トランジスタ形成領域側のシリコン酸化層１５及びゲート電極１０ｂの側面に形成されている第３の側壁膜１４を、例えばフッ酸（ＨＦ）を含有するエッチャントを用いて１段階目のウエットエッチングにて除去する。このフッ酸（ＨＦ）を含有するウエットエッチャントは、シリコン窒化膜からなる第２のエッチングストッパ層１３に対して、高い選択性を有しており、第２のエッチングストッパ層１３の膜減りを必要最小限に抑えることができる。そのため、エッチャントが第２のエッチングストッパ層１３を突き破り、素子分離絶縁膜２にピンホールが発生したりする問題がなくなるので、高い製造歩留りを得ることができる。
【００４４】
工程（ｅ−２）：この後、図１３に示すように、フォトレジスト１６を除去し、その後、例えばリン酸（Ｈ３ＰＯ４）を含有するエッチャントを用いて２段階目のウエットエッチングを行う。この際、高耐圧トランジスタ形成領域側はシリコン酸化層がストッパ膜として機能し、低電圧トランジスタ形成領域側のシリコン窒化膜からなる第２のエッチングストッパ層１３のみが除去される。このウエットエッチャントは、高耐圧トランジスタ形成領域側のシリコン酸化層１５及び低電圧トランジスタ形成領域側の第１の側壁膜１２に対して、高い選択性を有しており、シリコン酸化層１５及び第１のエッチングストッパ層１２の膜減りを必要最小限に抑えることができる。そのため、エッチャントがストッパ膜としてのシリコン酸化層１５及び第１のエッチングストッパ層１２を突き破り、半導体基板１をアタックしたりすることや、高耐圧トランジスタ形成領域側（図１３（ａ））のシリコン窒化膜からなる第２のエッチングストッパ層１３のロスが無いので、高い製造歩留りを得ることができる。
【００４５】
その次に、図１３の状態の半導体基板１における高耐圧トランジスタ形成領域側に残存するシリコン酸化層１５及び低電圧トランジスタ形成領域側の第１のエッチングストッパ層１２を、基板全面に異方性エッチング（例えば、ＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）を行うことにより除去する。その後、高耐圧トランジスタ形成領域側のみに開口するレジストマスクを用いて、半導体基板１における高耐圧トランジスタ形成領域側のみに異方性エッチング（例えば、ＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）を行うことにより、シリコン窒化膜からなる第２のエッチングストッパ層１３を除去し、引き続き異方性エッチング（例えば、ＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）により第１のエッチングストッパ膜１２を除去し、図１４の状態とする。
あるいは、高耐圧トランジスタ形成領域側のみに開口するレジストマスクを用いて、図１３の状態の半導体基板１における高耐圧トランジスタ形成領域側のみに異方性エッチング（例えば、ＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）を行うことにより、シリコン酸化層１５を除去し、引き続き異方性エッチング（例えば、ＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）によりシリコン窒化膜からなる第２のエッチングストッパ層１３を除去する。その後、レジストマスクを除去し、基板全面に異方性エッチング（例えば、ＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）を行うことにより、残存する第１のエッチングストッパ膜１２を除去し、図１４の状態とする。
なお、これらシリコン酸化層１５、第２のエッチングストッパ層１３及び第１のエッチングストッパ層１２の除去はこの時に限定されず、半導体基板１及び各ゲート電極１０ａ、１０ｂをサリサイド化するまでに行えばよい。
【００４６】
この後は、図１０、１１で説明した実施の形態１と同様の工程（ｆ）〜（ｈ）を行って、図１と同様の半導体装置を得ることができる。
このようにして製造した実施の形態１の半導体装置は、高耐圧トランジスタにおいてはジャンクション耐圧は１０〜１５Ｖが得られ、９Ｖ以下の耐圧低下は現れず、安定して高耐圧化を図ることができた。また、低電圧トランジスタにおいては４〜７Ｖのジャンクション耐圧が安定して得られると共に、高い駆動電流を確保することができた。
【００４７】
［実施の形態３］
図１５は本発明の実施の形態３の半導体装置を示す断面図である。また、図１６〜２０は実施の形態３の半導体装置の製造工程を説明する断面図である。なお、図１５〜２０において、実施の形態１と同一の要素には同一の符号を付している。
【００４８】
実施の形態３の半導体装置は、実施の形態１と同様に、Ｐ型半導体基板（この場合、Ｐ型シリコン基板）の表面に、図１５（ａ）に示す高耐圧トランジスタと、図１５（ｂ）に示す低電圧トランジスタ（高速ロジック回路）とが混載された混載デバイスに適応するものである。なお、本発明はこれに限定されず、フラッシュメモリなどの不揮発性メモリ混載デバイスに適用可能である。
【００４９】
図１５（ａ）に示す高耐圧トランジスタは、ゲート電極１０ａのサイドウオールスペーサが、ゲート電極１０ａの側面に近い方から、例えば厚さ５ｎｍのシリコン酸化膜からなる第１の側壁膜１２と、厚さ１００ｎｍのシリコン窒化膜からなる第２の側壁膜１３ａと、厚さ１００ｎｍのシリコン酸化膜からなる第３の側壁膜１４ａが順に積層されてなり、トータルの側壁幅（サイドウオールスペーサ幅）Ｗ３は２０５ｎｍとなっている。なお、第１の側壁膜１２は、製造時に素子分離絶縁膜２を保護するエッチングストッパ層が残存したものである。
【００５０】
図１５（ｂ）に示す低電圧トランジスタは、ゲート電極１０ｂのサイドウオールスペーサが、ゲート電極１０ｂの側面に近い方から、例えば厚さ５ｎｍのシリコン酸化膜からなる第１の側壁膜１２と、厚さ１００ｎｍのシリコン酸化膜からなる第３の側壁膜１４が順に積層されてなり、トータルの側壁幅（サイドウオールスペーサ幅）Ｗ４は１０５ｎｍとなっている。なお、第１の側壁膜１２は、製造時に素子分離絶縁膜２を保護するエッチングストッパ層が残存したものである。
【００５１】
このように構成された実施の形態３の半導体装置は、実施の形態１の半導体装置と同様、高耐圧トランジスタは、サイドウオールスペーサ幅Ｗ３が幅広くなっているため、サイドウオールスペーサの外側下の高濃度拡散層２２からサイドウオールスペーサ下の低濃度拡散層１１の先端までの距離が長く緩やかな不純物プロファイルとなっており、ジャンクション耐圧の劣化がない構造である。一方、低電圧トランジスタは、微細なゲート長及び比較的狭いサイドウオールスペーサ幅Ｗ２で構成されているので、低電圧トランジスタ領域の面積を小さくでき、また低濃度拡散層２０は薄い側壁膜２１のために短くできるので、寄生抵抗が抑えられ電流駆動能力を低下させることもない。
【００５２】
次に、図１５に示した実施の形態３の半導体装置を製造する製造方法を、主として図１６〜２０の断面図を参照しながら説明する。
先ず、上述した実施の形態１の工程（ａ）（図１〜４）と同様に、半導体基板１にゲート絶縁膜８、９及びゲート電極１０ａ、１０ｂを形成し、その後、高耐圧トランジスタのＬＤＤ注入を行う。
【００５３】
工程（ｂ−３）：その次に、図１６に示すように、半導体基板１の表面全面に、例えばエッチングストッパ層（第１の側壁膜）１２としてシリコン酸化膜を５ｎｍ、サイドウオールスペーサ形成層（第２の側壁膜）１３ａとしてシリコン窒化膜を１００ｎｍ順次堆積する。これらの各層１２、１３ａの形成に際しては、例えばエッチングストッパ層１２については半導体基板１の表面を酸化させてシリコン酸化膜を形成し、サイドウオールスペーサ形成層１３ａについては、ＬＰＣＶＤ法を用いてシリコン窒化膜を堆積することができる。なお、高耐圧トランジスタ用の低濃度拡散層１１の形成のためのイオン注入は、エッチングストッパ層１２の形成前に限定されず、エッチングストッパ層１２の形成後（サイドウオールスペーサ形成層１３ａの形成前）に行ってもよい。
【００５４】
工程（ｃ−３）：次に、図１６の状態の半導体基板１の表面のサイドウオールスペーサ形成層１３ａを、エッチングストッパ層１２が露出するまで異方性エッチング（例えば、ＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）で全面エッチバックして、図１７に示すように、高耐圧トランジスタ用及び低電圧トランジスタ用のゲート電極１０ａ、１０ｂの側面に、エッチングストッパ層１２を介してサイドウオールスペーサ形成層１３ａの一部が残存した第１のサイドウオールスペーサを形成する。
【００５５】
工程（ｄ−３）：次に、半導体基板１の表面全面に、例えばＬＰＣＶＤによりシリコン酸化層１５を５ｎｍの厚みで形成し、低電圧トランジスタ形成領域側（図１８（ｂ））のみに開口を持つフォトレジスト１６を形成し、低電圧トランジスタ形成領域側のシリコン酸化層１５を、例えばフッ酸（ＨＦ）を含有するエッチャントを用いて１段階目のウエットエッチングにより除去して、図１８の状態とする。
【００５６】
この後、図１９に示すようにフォトレジスト１６を除去し、例えばリン酸（Ｈ３ＰＯ４）を含有するエッチャントを用いて２段階目のウエットエッチングを行う。この際、高耐圧トランジスタ形成領域側のシリコン酸化膜がストッパ膜として機能するため、低電圧トランジスタ形成領域のシリコン窒化膜からなる第１のサイドウオールスペーサ（第２の側壁膜）１３ａのみが除去される。このリン酸を含有するウエットエッチャントは、ストッパ膜として機能するシリコン酸化層１５及びエッチングストッパ層１２に対して、高い選択性を有しているため、低電圧トランジスタ形成領域のみのサイドウオールスペーサを除去することができる。なお、サイドウオールスペーサ形成層１３ａ（シリコン窒化膜）を異方性エッチングして第１のサイドウオールスペーサを形成する時点で、下地のエッチングストッパ層１２（シリコン酸化膜）を同時にエッチング除去してもよく、この場合は半導体基板１の表面を保護するために、少なくともリン酸によるウエットエッチングを行う前に、再度基板１の表面を酸化させておけばよい。
【００５７】
工程（ｅ−３）：その次に、図２０に示すように、基板全面に異方性エッチング（例えば、ＣＨ２Ｆ２とＡｒの混合ガス等を用いたドライエッチング）を行って、高耐圧トランジスタ形成領域側に残存するシリコン酸化層１５とシリコン酸化膜からなるエッチングストッパ層１２、及び低電圧トランジスタ形成領域側のエッチングストッパ層１２を除去する。
あるいは、高耐圧トランジスタ形成領域側にのみ開口するレジストマスクを用いて、高耐圧トランジスタ形成領域側に残存するシリコン酸化層１５を異方性エッチングにて除去し、その後、レジストマスクを除去し、基板全面に異方性エッチングを行って、残存するエッチングストッパ層１２を除去する。
なお、これらシリコン酸化層１５及びエッチングストッパ層１２の除去はこの時に限定されず、半導体基板１及びゲート電極１０ａ、１０ｂをサリサイド化するまでに行えばよい。
【００５８】
この後は、図１０以降と同様に、低電圧トランジスタ形成領域に低濃度拡散層２０となるＬＤＤ領域を形成し、実施の形態１の第４の側壁膜１４に相当する第３の側壁１４ａを形成するところからは、図１０、１１に示した上述の実施の形態１と同様の工程（ｆ）〜（ｈ）を行って、図１５に示した半導体装置を得る。
【００５９】
このようにして製造した実施の形態３の半導体装置は、高耐圧トランジスタにおいてはジャンクション耐圧は１０〜１５Ｖが得られ、９Ｖ以下の耐圧低下は現れず、安定して高耐圧化を図ることができた。また、低電圧トランジスタにおいては４〜７Ｖのジャンクション耐圧が安定して得られると共に、高い駆動電流を確保することができた。なお、いうまでもないが、高耐圧トランジスタ領域の第２の側壁膜１３と第３の側壁膜１４がともにシリコン窒化膜である場合や、低電圧トランジスタ領域の第１の側壁膜１２と第３の側壁膜１４がともにシリコン酸化膜であり、その界面が判別できない場合においても、同様の効果がなされる。
【００６０】
［他の実施の形態］
上記実施の形態１〜３において、フラッシュメモリなどの不揮発性メモリを混載させた半導体装置を製造してもよい。この場合は、メモリセルを形成する工程を、例えば高耐圧トランジスタのサイドウオールスペーサ形成後から低電圧トランジスタのＬＤＤ形成までの工程（ｃ）と工程（ｆ）の間（例えば、図６の状態と図１０の状態の間）に適宜挿入すれば容易に混載可能である。この場合、図示省略するが、不揮発性メモリセルのコントロールゲート及びフローティングゲートの側面に、サイドウオールスペーサ形成用の（実施の形態１、２の）第４の側壁膜又は（実施の形態３の）第３の側壁膜が１層積層されるのみであるため、セルサイズの小型化が図られる。なお、不揮発性メモリセルのサイドウオールスペーサとしては、これに限定されず、第４の側壁膜又は第３の側壁膜の内側に例えばシリコン酸化膜などの絶縁膜が形成されていてもよく、同様の効果を得ることができる。
【００６１】
【発明の効果】
本発明の半導体装置の製造方法によれば、高耐圧駆動回路と低電圧駆動回路を同一チップに混載する半導体装置を製造するに際して、エッチングストッパ膜を用いることにより、下地の素子分離絶縁膜を過剰にエッチングすることがないので、欠陥の発生や素子分離性能の劣化がなく、良好な歩留りで半導体装置を容易に製造することができる。また、サイドウオールスペーサを一度除去し、ＣＶＤ工程などの高温熱処理を行った後で、低電圧トランジスタのゲート電極と自己整合的にＬＤＤ注入を行うので、高耐圧トランジスタ、低電圧トランジスタをそれぞれ個別にＬＤＤ注入及び熱処理を行うことができ、とりわけ低電圧トランジスタにおいては、ゲート側壁の影響や熱処理の影響を受けずに短チャネル効果を抑制した微細なゲート長を有するトランジスタを製造することができる。
また、本発明の半導体装置によれば、高耐圧駆動回路と低電圧駆動回路が同一チップに混載し、かつ製造時におけるエッチングからエッチングストッパ膜にて下地の素子分離絶縁膜が保護されて素子分離性能が向上する。また、この半導体装置は、耐圧仕様の異なるトランジスタでサイドウオールスペーサ幅を異ならせる構造により、高耐圧トランジスタでは耐圧性能がさらに高くなり、低電圧トランジスタにおいては寄生抵抗が小さくなり、高い駆動電流が確保されるとともに、素子の小型化が可能である。具体的には、高耐圧トランジスタにおいてはジャンクション耐圧は１０〜１５Ｖが得られ、９Ｖ以下の耐圧低下は現れなく、安定して高耐圧化を図ることができる。また、低電圧トランジスタにおいても４〜７Ｖのジャンクション耐圧が安定して得られると共に、高い駆動電流を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の半導体装置を示す断面図である。
【図２】同実施の形態１の半導体装置の製造工程を説明する断面図であって、ゲート電極を形成する段階を表す。
【図３】同実施の形態１の半導体装置の製造工程を説明する断面図であって、ゲート電極を形成した状態を表す。
【図４】同実施の形態１の半導体装置の製造工程を説明する断面図であって、第１ＬＤＤ領域を形成した状態を表す。
【図５】同実施の形態１の半導体装置の製造工程を説明する断面図であって、第１・第２のエッチングストッパ層及び第１のサイドウオールスペーサ形成層を積層した状態を表す。
【図６】同実施の形態１の半導体装置の製造工程を説明する断面図であって、第１のサイドウオールスペーサ形成層を異方性エッチングして第１のサイドウオールスペーサを形成した状態を表す。
【図７】同実施の形態１の半導体装置の製造工程を説明する断面図であって、低電圧トランジスタ形成領域の第１のサイドウオールスペーサを１段階目のウエットエッチングにて除去した状態を表す。
【図８】同実施の形態１の半導体装置の製造工程を説明する断面図であって、第２のエッチングストッパ層を２段階目のウエットエッチングにより除去した状態を表す。
【図９】同実施の形態１の半導体装置の製造工程を説明する断面図であって、第１のエッチングストッパ層を異方性エッチングして除去した状態を表す。
【図１０】同実施の形態１の半導体装置の製造工程を説明する断面図であって、第２ＬＤＤ領域を形成した状態を表す。
【図１１】同実施の形態１の半導体装置の製造工程を説明する断面図であって、高耐圧トランジスタ形成領域及び低電圧トランジスタ領域に高濃度ソース／ドレイン拡散層をそれぞれ形成した状態を表す。
【図１２】実施の形態２の半導体装置の製造工程を説明する断面図であって、低電圧トランジスタ形成領域側のシリコン酸化層及び第１のサイドウオールスペーサを１段階目のウエットエッチングにより除去した状態を表す。
【図１３】同実施の形態２の半導体装置の製造工程を説明する断面図であって、第２のエッチングストッパ層を２段階目のウエットエッチングにより除去した状態を表す。
【図１４】同実施の形態２の半導体装置の製造工程を説明する断面図であって、高耐圧トランジスタ形成領域側に残存するシリコン酸化層と第２・第１のエッチングストッパ層、及び低電圧トランジスタ形成領域側に残存する第１のエッチングストッパ層を異方性エッチングにより除去した状態を表す。
【図１５】本発明の実施の形態３の半導体装置を示す断面図である。
【図１６】同実施の形態３の半導体装置の製造工程を説明する断面図であって、第１のエッチングストッパ層及び第１のサイドウオールスペーサ形成層を積層した状態を表す。
【図１７】同実施の形態３の半導体装置の製造工程を説明する断面図であって、第１のサイドウオールスペーサ形成層を異方性エッチングして第１のサイドウオールスペーサを形成した状態を表す。
【図１８】同実施の形態３の半導体装置の製造工程を説明する断面図であって、低電圧トランジスタ形成領域側のシリコン酸化層を１段階目のウエットエッチングにより除去した状態を表す。
【図１９】同実施の形態３の半導体装置の製造工程を説明する断面図であって、低電圧トランジスタ形成領域側の第１のサイドウオールスペーサを２段階目のウエットエッチングにて除去した状態を表す。
【図２０】同実施の形態３の半導体装置の製造工程を説明する断面図であって、高耐圧トランジスタ形成領域側に残存するシリコン酸化層と第１のエッチングストッパ層、及び低電圧トランジスタ形成領域側に残存する第１のエッチングストッパ層を異方性エッチングにより除去した状態を表す。
【図２１】従来の半導体装置の製造工程を説明する断面図であって、高耐圧トランジスタ形成領域及び低電圧トランジスタ領域にゲート電極をそれぞれ形成した状態を表す。
【図２２】同従来の半導体装置の製造工程を説明する断面図であって、高耐圧トランジスタ形成領域及び低電圧トランジスタ領域に第１ＬＤＤ領域及び第２ＬＤＤ領域を形成した状態を表す。
【図２３】同従来の半導体装置の製造工程を説明する断面図であって、低電圧トランジスタ領域のゲート電極に形成したサイドウオールスペーサをウエットエッチングにて除去した状態を表す。
【図２４】同従来の半導体装置の製造工程を説明する断面図であって、高耐圧トランジスタ形成領域及び低電圧トランジスタ領域に高濃度ソース／ドレイン拡散層をそれぞれ形成した状態を表す。
【符号の説明】
１  半導体基板
２  素子分離絶縁膜
３、１８  Ｎウエル層
４、１９  Ｐウエル層
８  第１ゲート絶縁膜
９  第２ゲート絶縁膜
１０ａ  第１ゲート電極
１０ｂ  第２ゲート電極
１１  第１ＬＤＤ領域（低濃度拡散層）
１２  第１のエッチングストッパ層（第１の側壁膜）
１３、１３ａ  第２のエッチングストッパ層（サイドウオールスペーサ形成層、第２の側壁膜）
１４、１４ａ  サイドウオールスペーサ形成層（第３の側壁膜）
１５  シリコン酸化層
１６  フォトレジスト
２０  第２ＬＤＤ領域（低濃度拡散層）
２１  第４の側壁膜
２２  高濃度拡散層
Ａ  高耐圧トランジスタ形成領域
Ｂ  低電圧トランジスタ形成領域
Ｗ１、Ｗ２  サイドウオールスペーサ幅
【図１】
2005005508.tif 000003
【図２】
2005005508.tif 000004
【図３】
2005005508.tif 000005
【図４】
2005005508.tif 000006
【図５】
2005005508.tif 000007
【図６】
2005005508.tif 000008
【図７】
2005005508.tif 000009
【図８】
2005005508.tif 000010
【図９】
2005005508.tif 000011
【図１０】
2005005508.tif 000012
【図１１】
2005005508.tif 000013
【図１２】
2005005508.tif 000014
【図１３】
2005005508.tif 000015
【図１４】
2005005508.tif 000016
【図１５】
2005005508.tif 000017
【図１６】
2005005508.tif 000018
【図１７】
2005005508.tif 000019
【図１８】
2005005508.tif 000020
【図１９】
2005005508.tif 000021
【図２０】
2005005508.tif 000022
【図２１】
2005005508.tif 000023
【図２２】
2005005508.tif 000024
【図２３】
2005005508.tif 000025
【図２４】
2005005508.tif 000026