(57)【要約】【課題】サブブロック消去動作の制御性を向上でき、ロウデコーダの面積を小さくできる不揮発性半導体記憶装置を提供することを目的としている。【解決手段】ＮＡＮＤ型フラッシュメモリにおけるサブブロック消去動作時に、選択されたブロック４の消去しないメモリセルＭＣに接続されたワード線ＷＬが浮遊状態になるので、ロウデコーダ１２中の転送トランジスタＴｒ０〜Ｔｒｉのパターンレイアウトを工夫し、これらの転送トランジスタの素子分離絶縁膜を介した接合部間のリーク電流経路を２以下に削減することを特徴とする。浮遊状態になるワード線のリーク電流量を低減することで、サブブロック消去動作の制御性を向上して誤消去を防止できる。また、転送トランジスタの素子耐圧設計並びに素子分離耐圧設計を緩和でき、転送トランジスタのサイズを縮小するとともに素子分離絶縁膜の幅を狭くしてロウデコーダの面積を縮小できる。【選択図】      図１
2005191413.tif 000002
【特許請求の範囲】
【請求項１】
複数のブロックを備え、各々のブロック中に電気的にデータの書き換えが可能な不揮発性の複数のメモリセルがアレイ状に配置されたメモリセルアレイと、
前記ブロックを選択する第１の選択手段と、
前記複数のブロック中に配置され、同一行のメモリセルにそれぞれ共通接続された複数のワード線と、
前記ワード線単位で前記ブロック中の一部のメモリセルを消去するために、前記ブロック中の一部のメモリセルを選択する第２の選択手段と、
前記複数のワード線にそれぞれ対応して設けられ、対応するワード線に電圧を供給する複数の駆動線と、
前記複数のワード線および前記複数の駆動線のうち対応するワード線と駆動線とをブロック毎に選択的に接続するスイッチとして働く複数の転送トランジスタと
を具備し、
前記複数のワード線を、消去されるメモリセルに接続されたワード線と、消去されないメモリセルに接続されたワード線とに分けた際に、前記複数の転送トランジスタのうち、前記消去されないメモリセルに接続されたワード線の転送トランジスタの両隣および向かいに配置される、消去されるメモリセルに接続されたワード線に接続された転送トランジスタが２個以下である
ことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記複数の転送トランジスタのゲート線が延びる方向に沿って形成された第１素子分離絶縁膜を更に備え、
前記複数の転送トランジスタの各々は、前記複数のワード線のうち対応するワード線が接続される第１不純物領域、および前記複数の駆動線のうち対応する駆動線が接続される第２不純物領域を含み、
前記複数の転送トランジスタは、前記第１不純物領域が前記第１素子分離絶縁膜に沿って形成された転送トランジスタで構成される第１グループ、および前記第１グループの前記第１不純物領域と前記第１素子分離絶縁膜を挟んで向かい合うように形成された前記第１不純物領域を有する転送トランジスタで構成される第２グループを有し、
前記消去されないメモリセルに接続されたワード線に接続された転送トランジスタの前記第１不純物領域の両隣および向かいに配置される、消去されるメモリセルに接続されたワード線に接続された転送トランジスタは２個以下である
ことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記複数の転送トランジスタの前記ゲート線が延びる方向に沿って形成され、前記第１素子分離絶縁膜よりも幅が広い第２素子分離絶縁膜を更に備え、
前記複数の転送トランジスタは、前記第２グループの前記第２不純物領域と前記第２素子分離絶縁膜を挟んで向かい合う前記第１不純物領域を有する転送トランジスタで構成される第３グループを更に具備する
ことを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記複数の転送トランジスタと前記ワード線との間に設けられ、前記ワード線と前記駆動線との接続を選択的に設定する配線接続切換領域を更に具備する
ことを特徴とする請求項１乃至３いずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記複数のメモリセルは、ＮＡＮＤ型ＥＥＰＲＯＭセルである
ことを特徴とする請求項１乃至４いずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関し、特にサブブロック消去動作が可能なＮＡＮＤ型フラッシュメモリにおけるワード線に電圧を供給する転送トランジスタのパターンレイアウトに関する。
【背景技術】
【０００２】
半導体メモリの１つとして、データを電気的に書き換え可能としたＥＥＰＲＯＭが知られている。中でも、１ビットを記憶する単位であるメモリセルを複数個直列接続して構成されたＮＡＮＤセルを有するＮＡＮＤ型ＥＥＰＲＯＭ（ＮＡＮＤ型フラッシュメモリ）は、高集積化できるものとして注目されている。ＮＡＮＤ型フラッシュメモリは、例えば、ディジタルスチルカメラの画像データを記憶するためのメモリカードに利用されている。
【０００３】
近年、ＮＡＮＤ型フラッシュメモリの大容量化が進み、書込み単位（ページ容量）および消去単位（ブロック容量）もまた大きくなってきている。一般に、ＮＡＮＤ型フラッシュメモリのブロック容量は、ページ容量の整数倍（集合体）になる。ブロック容量が大きくなると、小容量のデータを消去あるいは書き換える場合の効率が悪くなる。そこで、ブロック容量の一部分のみを消去する動作方式（サブブロック消去と称する）が本出願人により提唱されている（特許文献１）。
【０００４】
サブブロック消去は、ブロック容量の一部分を消去する方式であり、小容量のデータを効率よく消去あるいは書き換える方式である。
【０００５】
まず、本出願人による先願の特許文献１に開示されているＮＡＮＤ型フラッシュメモリのサブブロック消去動作について説明する。
【０００６】
ＮＡＮＤ型フラッシュメモリのメモリセルは、チャネル領域となる半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲート（ワード線）が積層されたＦＥＴ−ＭＯＳ構造を有する。ＮＡＮＤセルは、複数個のメモリセルを隣接するもの同士でソース／ドレインが共用される形で直列接続して構成される。ソース／ドレインとは、ソースおよびドレインのうち少なくともいずれかの機能を果たす不純物領域のことである。
【０００７】
図７は、ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイとその周辺回路の一部を抽出して示している。ＮＡＮＤ型フラッシュメモリにおける１つのＮＡＮＤセル４ａは、ゲートが選択ゲート線ＳＧＳ，ＳＧＤに接続された２つの選択トランジスタＳ１，Ｓ２と、これら選択トランジスタＳ１，Ｓ２間に電流経路が直列接続され、制御ゲートがそれぞれワード線ＷＬ０〜ＷＬｉに接続されたメモリセルＭＣ０〜ＭＣｉとから構成される。上記選択トランジスタＳ１の電流経路の一端はソース線ＣＥＬＳＲＣに共通接続され、上記選択トランジスタＳ２の電流経路の一端はビット線ＢＬ０〜ＢＬｊに接続される。メモリセルＭＣ０〜ＭＣｉとしてのセルトランジスタの制御ゲートおよび選択トランジスタＳ１，Ｓ２のゲートは、メモリセルアレイＭＣＡの行方向にそれぞれ制御ゲート線（ワード線ＷＬ０〜ＷＬｉ）、選択ゲート線ＳＧＳ，ＳＧＤとして共通接続される。
【０００８】
ここで、消去単位とは、ＮＡＮＤセル４ａに属する予め定められた本数のワード線ＷＬに接続されるメモリセルＭＣの集合４ｂを意味することにする。また、上記消去単位４ｂを含む全てのワード線ＷＬ０〜ＷＬｉに接続されるメモリセルＭＣ０〜ＭＣｉと選択トランジスタＳ１，Ｓ２のまとまりをブロック（ＮＡＮＤセルブロック）４，４’と呼ぶことにする。つまり、各ブロック４，４’中には、それぞれ複数の消去単位４ｂ，４ｂ’が存在する。
【０００９】
上記ブロック４中の各ワード線ＷＬ０〜ＷＬｉには、各々に対応して転送トランジスタ（ワード線転送トランジスタ）Ｔｒ０〜Ｔｒｉが設けられている。これらの転送トランジスタＴｒ０〜Ｔｒｉのドレインからワード線ＷＬ０〜ＷＬｉに電圧が供給される。上記転送トランジスタＴｒ０〜Ｔｒｉの各ゲートはノードＧに共通に接続され、各々のソースは対応するワード線駆動信号線（駆動線）ＣＧ０〜ＣＧｉに接続されている。上記ワード線転送トランジスタＴｒ０〜Ｔｒｉは、ロウデコーダの一部である。
【００１０】
他のブロック（例えばブロック４’）も上記ブロック４と同様に構成されている。
【００１１】
図８は、ＮＡＮＤセル４ａにおける消去動作時の電圧印加条件を説明するための模式図である。データの消去は、選択されたブロック内の全ての制御ゲート（ワード線ＷＬ０〜ＷＬｉ）に接地電位を与え、非選択ブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート線ＳＧＳ，ＳＧＤ、ビット線ＢＬ０〜ＢＬｊおよびソース線ＣＥＬＳＲＣを浮遊状態として、セルＭＣ０〜ＭＣｉのウェル領域に高電位の消去電位（２０Ｖ程度）を印加することにより行う。これにより、選択されたブロック中のセルＭＣ０〜ＭＣｉにおいて浮遊ゲート中の電子がウェル領域に放出され、ブロック単位の消去が行われる。このとき、非選択ブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート線ＳＧＳ，ＳＧＤ、ビット線ＢＬ０〜ＢＬｊおよびソース線ＣＥＬＳＲＣもまた、容量結合によって（例えば、選択ゲート線ＳＧＳの場合は、選択トランジスタＳ１のゲート容量と、選択ゲート線ＳＧＳの対接地容量との容量結合）消去電位近くまで電位が上昇する。ワード線駆動信号線ＣＧ０〜ＣＧｉには接地電位が供給される。上記転送トランジスタＴｒ０〜Ｔｒｉには、選択ブロックの場合、ノードＧに電源電圧Ｖｄｄが印加されてオン状態になり、選択ブロック中のセルＭＣ０〜ＭＣｉの制御ゲートにはワード線駆動信号線ＣＧ０〜ＣＧｉから接地電位が与えられる。一方、非選択ブロックの場合、ノードＧには接地電位が印加されてオフ状態になり、非選択ブロック中のセルＭＣ０〜ＭＣｉの制御ゲートは浮遊状態になる。
【００１２】
図９は、ＮＡＮＤセル４ａのサブブロック消去時の電圧印加条件を示す模式図である。ここでは、メモリセルＭＣ０，ＭＣ１，ＭＣ２，ＭＣ３を消去する場合を例示している。サブブロック消去では、選択されたブロックにおいて、消去の対象となるセルの制御ゲート（ワード線）に接地電位を与え、消去の対象にならないセルの制御ゲートを浮遊状態にし、非選択ブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート線、ビット線およびソース線を浮遊状態として、セルのウェル領域に高電位の消去電位（２０Ｖ程度）を印加する。これにより、選択されたブロック中の消去の対象となるセルにおいて浮遊ゲート中の電子がウェル領域に放出され、選択された制御ゲート線単位での消去が行われる。このとき、非選択ブロック内の全ての制御ゲート、全てのブロック内の全ての選択ゲート、ビット線およびソース線もまた、容量結合によって（例えば、選択ゲート線の場合は、選択トランジスタのゲート容量と、選択ゲート線の対接地容量との容量結合）消去電位近くまで電位が上昇する。消去されるセルに対応するワード線駆動信号線ＣＧ０〜ＣＧ３には接地電位が供給される。これに対し、消去されないセルに対応するワード線駆動信号線ＣＧ４〜ＣＧｉには電源電位Ｖｄｄが供給される。
【００１３】
上記ワード線転送トランジスタＴｒ０〜Ｔｒｉは、選択ブロックの場合、ノードＧに電源電圧Ｖｄｄが印加されてオン状態となり、選択ブロックの消去されるセルの制御ゲートには接地電位が与えられ、消去されないセルの制御ゲートは“Ｖｄｄ−Ｖｔ”（Ｖｔはワード線転送トランジスタのしきい値電圧）に充電されて浮遊状態になる。一方、非選択ブロックの場合、ノードＧには接地電位が印加されてオフ状態となり、非選択ブロックの制御ゲートは浮遊状態になる。このため、転送トランジスタ同士を分離する素子分離絶縁膜の耐圧は、隣同士にあるトランジスタ間の電位差が最大となる場合、具体的には隣同士にある転送トランジスタの一方が２０Ｖ、他方が０Ｖの場合を基準に定める必要がある。
【００１４】
上述のように、消去動作時の非選択ブロックには、ワード線の浮遊状態（２０Ｖ）と、ワード線駆動信号線の接地電位が隣同士になる場合が生じる。また、サブブロック消去動作時には、上述した場合ばかりではなく、消去しないセルのワード線の浮遊状態（２０Ｖ）と、ワード線駆動信号線の接地電位あるいは消去するセルのワード線の接地電位が隣同士になる可能性がある。トランジスタの接合部間には、両接合部の電位差に応じて、両接合部間の素子分離絶縁膜を介してリーク電流が流れるが、浮遊状態（２０Ｖ）の接合部と、接地電位の接合部が隣同士になると、電位差が大きいためリーク電流が大きくなる。大きなリーク電流が流れると、浮遊状態のノードの電位、すなわち消去しないワード線の電位が降下する。このように、消去しないセルに接続されたワード線の電位降下が大きいと、上記のように、セルのウェル領域とゲート間の電位差が大きくなり、セルが誤消去されやすくなる。特に、浮遊状態（２０Ｖ）の接合部に隣接する接合部に接地電位のものが多くなると、電位降下は顕著になる。接合部間のリーク電流は、素子分離絶縁膜の幅が狭いほど大きいので、浮遊状態（２０Ｖ）の接合部に隣接する接合部に接地電位のものが多くなると素子分離絶縁膜の幅を広く取る必要が生じ、ロウデコーダの面積が大きくなる。これに対し、微細加工技術が進歩し、ワード線のピッチが狭くなると、ロウデコーダの幅もまた狭くなり、素子分離絶縁膜の幅をより狭くする必要が生じるので、微細化への要求と相反することになる。
【００１５】
図１０は、ワード線転送トランジスタの従来のパターンレイアウトを示す平面図である。本例は、ワード線の本数が３２本（ＷＬ０，…，ＷＬ３１）の場合であり、ワード線転送トランジスタＴｒ０〜Ｔｒ３１が３列に配置されている場合を示す。Ｙ方向は、ビット線ＢＬの延設方向を、Ｘ方向はワード線ＷＬの延設方向を示す。図１０に示すパターンレイアウトでは、隣接するワード線に接続されるワード線転送トランジスタが隣り合わないようにしている。これは、素子分離耐圧を考慮してワード線転送トランジスタのパターンレイアウトを工夫した技術であり、例えば特許文献２に記載されている。
【００１６】
図１１は、上記図７に示したセル４ｂにおいて、ワード線ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１に接続されたセルに対してサブブロック消去を行った場合のワード線転送トランジスタのパターンレイアウトと各ノードの電位との関係を示している。消去しないセルのワード線ＷＬ６に接続される転送トランジスタＴｒ６が、消去するセルのワード線に接続される転送トランジスタＴｒ８，Ｔｒ９，Ｔｒ１１と三方向で２０Ｖ（浮遊状態）と０Ｖが向かい合っている。転送トランジスタＴｒ６においては、転送トランジスタＴｒ１３，Ｔｒ１４との接合部間のリーク電流は、対向している領域が少ないので大きく影響はしないが、Ｘ，Ｙ方向に隣接するワード線転送トランジスタＴｒ８，Ｔｒ９，Ｔｒ１１の接合部間の電位差はリーク電流に大きく影響する。上述の場合、ワード線ＷＬ６の接合部からは、転送トランジスタＴｒ８，Ｔｒ９，Ｔｒ１１の三方向にほぼ同程度のリーク電流が流れるため、ワード線の電位降下が最も大きくなる。よって、このような最大のリーク電流を考慮して素子耐圧の設計を行う必要がある。このため、素子分離絶縁膜の幅を広くする、あるいは転送トランジスタのゲートを長くする必要があり、ロウデコーダの面積の増大を招く。
【特許文献１】特願２００３−０２７３１４
【特許文献２】特開２００２−１４１４７７号公報（図１、図２）
【発明の開示】
【発明が解決しようとする課題】
【００１７】
上記のように従来のサブブロック消去動作が可能な不揮発性半導体記憶装置は、小容量のデータを効率よく消去あるいは書き換えることができるものの、転送トランジスタの接合部間のリーク電流によって、消去しないセルに接続されたワード線の電位降下が大きくなり、誤消去されやすくなる。このため、素子分離絶縁膜の幅を広く取る必要が生じ、ロウデコーダの面積を大きくせざるを得ない。今後、微細化によってワード線のピッチが狭くなると、ロウデコーダの幅もまた狭くなり、素子分離絶縁膜の幅をより狭くする必要が生じる。
【００１８】
従って、サブブロック消去動作時に転送トランジスタの素子分離絶縁膜を介した接合部間のリーク電流を低減するための更なる改良が望まれている。
【００１９】
この発明は上記のような事情に鑑みてなされたもので、その目的とするところは、サブブロック消去動作の制御性を向上して誤消去を防止でき、ロウデコーダの面積を小さくできる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２０】
この発明の一態様によると、複数のブロックを備え、各々のブロック中に電気的にデータの書き換えが可能な不揮発性の複数のメモリセルがアレイ状に配置されたメモリセルアレイと、前記ブロックを選択する第１の選択手段と、前記複数のブロック中に配置され、同一行のメモリセルにそれぞれ共通接続された複数のワード線と、前記ワード線単位で前記ブロック中の一部のメモリセルを消去するために、前記ブロック中の一部のメモリセルを選択する第２の選択手段と、前記複数のワード線にそれぞれ対応して設けられ、対応するワード線に電圧を供給する複数の駆動線と、前記複数のワード線および前記複数の駆動線のうち対応するワード線と駆動線とをブロック毎に選択的に接続するスイッチとして働く複数の転送トランジスタとを具備し、前記複数のワード線を、消去されるメモリセルに接続されたワード線と、消去されないメモリセルに接続されたワード線とに分けた際に、前記複数の転送トランジスタのうち、前記消去されないメモリセルに接続されたワード線の転送トランジスタの両隣および向かいに配置される、消去されるメモリセルに接続されたワード線に接続された転送トランジスタが２個以下である不揮発性半導体記憶装置が提供される。
【００２１】
上記のような構成によれば、サブブロック消去動作時に、転送トランジスタの接合部間のリーク電流経路を２以下に削減できるので、消去しないメモリセルに接続されたワード線のリーク電流を低減でき、サブブロック消去動作の制御性を向上して誤消去を防止できる。また、ワード線転送トランジスタの素子耐圧設計並びに素子分離耐圧設計を緩和でき、ワード線転送トランジスタのサイズを縮小するとともに素子分離絶縁膜の幅を狭くしてロウデコーダの面積を縮小できる。
【発明の効果】
【００２２】
この発明によれば、サブブロック消去動作の制御性を向上して誤消去を防止でき、ロウデコーダの面積を小さくできる不揮発性半導体記憶装置が得られる。
【発明を実施するための最良の形態】
【００２３】
以下、この発明の実施の形態について図面を参照して説明する。  
図１乃至図６はそれぞれ、この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、図１はサブブロック消去動作に関係する回路部を抽出して概略構成を示すブロック図である。図２はワード線転送トランジスタのパターンレイアウトを示す平面図である。図３には、上記図２に示したパターンレイアウトにおいて、ワード線転送トランジスタに接続されるワード線のパターンを模式的に示している。図４は上記図１に示した回路におけるワード線の配線接続切換領域の構成例を示しており、図５は上記配線接続切換領域の断面構成を示している。図６は上記図２に対応するもので、図７に示したブロック４に対して、ワード線ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１に接続されるセルを消去するサブブロック消去動作を行った場合のワード線転送トランジスタのパターンレイアウトと各ノードの電位との関係を示している。
【００２４】
図１に示す如く、メモリセルアレイＭＣＡは複数のブロック４，４’を備えており、各々のブロック４，４’中にＮＡＮＤセル（電気的にデータの書き換えが可能な不揮発性の複数のメモリセル）４ａ，４ａ，…が配置されている。１つのＮＡＮＤセル４ａは、ゲートが選択ゲート線ＳＧＳ，ＳＧＤに接続された２つの選択トランジスタＳ１，Ｓ２と、これら選択トランジスタＳ１，Ｓ２間に電流経路が直列接続され、ゲートがそれぞれワード線ＷＬ０〜ＷＬｉに接続されたメモリセルＭＣ０〜ＭＣｉとから構成される。上記選択トランジスタＳ１の電流経路の一端はソース線ＣＥＬＳＲＣに接続され、上記選択トランジスタＳ２の電流経路の一端はビット線ＢＬ０に接続される。メモリセルＭＣ０〜ＭＣｉとしてのセルトランジスタの制御ゲートおよび選択トランジスタＳ１，Ｓ２のゲートは、メモリセルアレイＭＣＡの行方向にそれぞれ制御ゲート線（ワード線ＷＬ０〜ＷＬｉ）、選択ゲート線ＳＧＳ，ＳＧＤとして共通接続される。
【００２５】
ここで、消去単位とは、従来と同様に、ＮＡＮＤセル４ａに属する予め定められた本数のワード線ＷＬに接続されるメモリセルＭＣの集合４ｂを意味することにする。また、上記消去単位４ｂを含む全てのワード線ＷＬ０〜ＷＬｉに接続されるメモリセルＭＣ０〜ＭＣｉと選択トランジスタＳ１，Ｓ２のまとまりをブロック（ＮＡＮＤセルブロック）４，４’と呼ぶことにする。よって、各ブロック４，４’中には、それぞれ複数の消去単位４ｂ，４ｂ’が存在する。
【００２６】
上記ワード線ＷＬ０〜ＷＬｉは、配線接続切換領域１１を介してワード線転送トランジスタＴｒ０〜Ｔｒｉの電流経路の一端に接続される。これら転送トランジスタＴｒ０〜Ｔｒｉは、ロウデコーダ（第２の選択手段）１２の一部として働く。各転送トランジスタＴｒ０〜Ｔｒｉのゲートはブースター回路１３の出力端子に接続され、このブースター回路１３にブロックデコーダ１４の出力が供給されるようになっている。上記ブースター回路１３は、消去時に２０Ｖ程度の消去電位を発生するためのものである。上記ブロックデコーダ１４は、アドレス信号をデコードしてメモリセルアレイＭＣＡ中のブロック４，４’を選択するためのものである。上記ブースター回路１３とブロックデコーダ１４は、メモリセルアレイＭＣＡ中のブロック４，４’を選択し、且つ動作に応じた電圧を供給する選択回路（第１の選択手段）として働く。
【００２７】
一方、ビット線ＢＬ１〜ＢＬｊにはセンスアンプ１５が接続され、このセンスアンプ１５にカラムデコーダ１６の出力信号が供給されるようになっている。上記センスアンプ１５によって、選択されたメモリセルから読み出されたデータが増幅されるとともに、書き込むデータがメモリセルアレイＭＣＡに供給される。上記カラムデコーダ１６は、カラムアドレス信号をデコードしてメモリセルアレイＭＣＡ中のメモリセルの列を指定する。
【００２８】
上記転送トランジスタＴｒ０〜Ｔｒｉは、例えばｉ＝３１の場合、図２に示すように第１不純物領域が第１素子分離絶縁膜１７に沿って形成された転送トランジスタＴｒ０〜Ｔｒ９で構成される第１グループＧＲ１、上記第１グループＧＲ１の上記第１不純物領域と上記第１素子分離絶縁膜１７を挟んで向かい合うように形成された第１不純物領域を有する転送トランジスタＴｒ１０〜Ｔｒ２０で構成される第２グループＧＲ２、および上記第２グループＧＲ２の第２不純物領域と第２素子分離絶縁膜１８を挟んで向かい合う第１不純物領域を有する転送トランジスタＴｒ２１〜Ｔｒ３１で構成される第３グループＧＲ３で形成されている。上記第１，第２素子分離絶縁膜１７，１８はそれぞれ、転送トランジスタＴｒ０〜Ｔｒ９，Ｔｒ１０〜Ｔｒ２０，Ｔｒ２１〜Ｔｒ３１のゲート線Ｇ１，Ｇ２，Ｇ３が延びる方向に沿って形成され、上記第２素子分離絶縁膜１８は上記第１素子分離絶縁膜１７よりも幅が広くなっている（Δ２＞Δ１）。
【００２９】
第１グループＧＲ１の転送トランジスタは、左から右に向かってＴｒ０，Ｔｒ２，Ｔｒ４，Ｔｒ１，Ｔｒ９，Ｔｒ３，Ｔｒ６，Ｔｒ８，Ｔｒ５，Ｔｒ７の順に配置される。これら転送トランジスタＴｒ０，Ｔｒ２，Ｔｒ４，Ｔｒ１，Ｔｒ９，Ｔｒ３，Ｔｒ６，Ｔｒ８，Ｔｒ５，Ｔｒ７の第２不純物領域にはそれぞれ、ワード線駆動信号線ＣＧ０，ＣＧ２，ＣＧ４，ＣＧ１，ＣＧ９，ＣＧ３，ＣＧ６，ＣＧ８，ＣＧ５，ＣＧ７が接続され、第１不純物領域にはそれぞれワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ１，ＷＬ９，ＷＬ３，ＷＬ６，ＷＬ８，ＷＬ５，ＷＬ７が接続される。
【００３０】
第２グループＧＲ２の転送トランジスタは、左から右に向かってＴｒ２０，Ｔｒ１８，Ｔｒ１６，Ｔｒ１９，Ｔｒ１７，Ｔｒ１５，Ｔｒ１３，Ｔｒ１１，Ｔｒ１４，Ｔｒ１２，Ｔｒ１０の順に配置される。これら転送トランジスタＴｒ２０，Ｔｒ１８，Ｔｒ１６，Ｔｒ１９，Ｔｒ１７，Ｔｒ１５，Ｔｒ１３，Ｔｒ１１，Ｔｒ１４，Ｔｒ１２，Ｔｒ１０の第２不純物領域にはそれぞれワード線駆動信号線ＣＧ２０，ＣＧ１８，ＣＧ１６，ＣＧ１９，ＣＧ１７，ＣＧ１５，ＣＧ１３，ＣＧ１１，ＣＧ１４，ＣＧ１２，ＣＧ１０が接続され、第１不純物領域にはそれぞれワード線ＷＬ２０，ＷＬ１８，ＷＬ１６，ＷＬ１９，ＷＬ１７，ＷＬ１５，ＷＬ１３，ＷＬ１１，ＷＬ１４，ＷＬ１２，ＷＬ１０が接続される。
【００３１】
第３グループＧＲ３の転送トランジスタは、左から右に向かってＴｒ３１，Ｔｒ２９，Ｔｒ２１，Ｔｒ３０，Ｔｒ２２，Ｔｒ２７，Ｔｒ２５，Ｔｒ２８，Ｔｒ２３，Ｔｒ２６，Ｔｒ２４の順に配置される。これら転送トランジスタＴｒ３１，Ｔｒ２９，Ｔｒ２１，Ｔｒ３０，Ｔｒ２２，Ｔｒ２７，Ｔｒ２５，Ｔｒ２８，Ｔｒ２３，Ｔｒ２６，Ｔｒ２４の第２不純物領域はそれぞれワード線駆動信号線ＣＧ３１，ＣＧ２９，ＣＧ２１，ＣＧ３０，ＣＧ２２，ＣＧ２７，ＣＧ２５，ＣＧ２８，ＣＧ２３，ＣＧ２６，ＣＧ２４に接続され、第１不純物領域はそれぞれワード線ＷＬ３１，ＷＬ２９，ＷＬ２１，ＷＬ３０，ＷＬ２２，ＷＬ２７，ＷＬ２５，ＷＬ２８，ＷＬ２３，ＷＬ２６，ＷＬ２４に接続される。
【００３２】
すなわち、従来のパターンレイアウト（図１０および図１１）と比較すると、ワード線ＷＬ３とＷＬ９に接続される、破線で囲んだワード線転送トランジスタＴｒ３，Ｔｒ９の配置が入れ替わっている。
【００３３】
上記転送トランジスタＴｒ０〜Ｔｒ９上には、図３に模式的に示すようなパターンレイアウトのワード線ＷＬ０〜ＷＬ９が設けられている。これらのワード線ＷＬ０〜ＷＬ９の一端は、上記転送トランジスタＴｒ０〜Ｔｒ９の第１不純物領域に接続され、他端は配線接続切換領域１１に接続される。このようなパターンレイアウトを用いることにより、配線の迂回を少なくして、ワード線ＷＬ０〜ＷＬ９の通過領域において通過配線本数を減らすことができるので、配線ピッチを緩和できる。
【００３４】
上記配線接続切換領域１１は、図４および図５に示すように構成されている。図４に示す如く、ワード線ＷＬ１とＷＬ２、ＷＬ３とＷＬ４、ＷＬ５とＷＬ６がそれぞれ交差しており、ＮＡＮＤセルブロック側とワード線転送トランジスタ側とでワード線ＷＬの配置が入れ替わっている。この交差部は多層配線によって実現する。例えば図５に示すように、メモリセルＭＣの制御ゲート（ワード線ＷＬ）とワード線転送トランジスタＴｒの第１不純物領域１９とを、金属プラグ２０，２１と上層の金属配線層２２によって下層の配線層を飛び越すように接続することにより実現する。
【００３５】
図６は、上記ＮＡＮＤセル４ａの消去動作時の電圧印加条件を説明するための模式図である。図６に示す如く、転送トランジスタＴｒ０，Ｔｒ２，Ｔｒ４，Ｔｒ１の第１不純物領域には電源電圧Ｖｄｄ、第２不純物領域には２０Ｖの消去電位が印加される。転送トランジスタＴｒ９の電流経路の一端および他端には０Ｖが印加される。転送トランジスタＴｒ３，Ｔｒ６の第１不純物領域には電源電圧Ｖｄｄ、第２不純物領域には２０Ｖの消去電位が印加される。転送トランジスタＴｒ８の第１不純物領域および第２不純物領域には０Ｖが印加される。転送トランジスタＴｒ５，Ｔｒ７の第１不純物領域には電源電圧Ｖｄｄ、第２不純物領域には２０Ｖの消去電位が印加される。
【００３６】
また、転送トランジスタＴｒ２０，Ｔｒ１８，Ｔｒ１６，Ｔｒ１９，Ｔｒ１７，Ｔｒ１５，Ｔｒ１３の第１不純物領域には電源電圧Ｖｄｄ、第２不純物領域には２０Ｖの消去電位が印加される。転送トランジスタＴｒ１１の第１不純物領域および第２不純物領域には０Ｖが印加される。転送トランジスタＴｒ１４，Ｔｒ１２，Ｔｒ１０の第１不純物領域には電源電圧Ｖｄｄ、第２不純物領域には２０Ｖの消去電位が印加される。
【００３７】
更に、転送トランジスタＴｒ３１，Ｔｒ２９，Ｔｒ２１，Ｔｒ３０，Ｔｒ２２，Ｔｒ２７，Ｔｒ２５，Ｔｒ２８，Ｔｒ２３，Ｔｒ２６，Ｔｒ２４の第２不純物領域には電源電圧Ｖｄｄ、第１不純物領域には２０Ｖの消去電位が印加される。
【００３８】
これによって、ワード線ＷＬ８，ＷＬ９，ＷＬ１０，ＷＬ１１に接続されるセルを消去するサブブロック消去を行った場合に、消去しないセルのワード線ＷＬ６に接続される転送トランジスタＴｒ６の接合部間のリーク電流は矢印で示す二方向に流れる。
【００３９】
すなわち、サブブロック消去をワード線４本単位（ＷＬ（４ｋ），ＷＬ（４ｋ＋１），ＷＬ（４ｋ＋２），ＷＬ（４ｋ＋３）：ｋ＝０，１，…，７）で行う場合に、どのワード線の組を消去するワード線に選んでも、転送トランジスタの接合部間のリーク電流はＸおよびＹ方向において二方向以内になる。
【００４０】
従って、上記のようにワード線転送トランジスタＴｒ０〜Ｔｒ３１を配置することで、接合部間リーク電流を低減し、接合部間リーク電流による非選択ワード線の電位降下を抑え、サブブロック消去の制御性を向上させることができる。また、ワード線転送トランジスタの素子耐圧設計が容易になり、ロウデコーダの面積を縮小することができる。
【００４１】
なお、本実施の形態では、サブブロック消去をワード線４本単位（ＷＬ（４ｋ），ＷＬ（４ｋ＋１），ＷＬ（４ｋ＋２），ＷＬ（４ｋ＋３）：ｋ＝０，１，…，７）で行う場合を例示したが、サブブロック消去の対象となる選択ワード線の組み合わせは、ワード線４本単位に限られるものではない。サブブロック消去の対象となる選択ワード線の本数に応じてワード線転送トランジスタの配置を工夫すれば、同様の効果が得られる。
【００４２】
上述したように、本実施の形態によれば、サブブロック消去動作が可能なＮＡＮＤ型フラッシュメモリにおいて、ワード線転送トランジスタの配置を工夫することで、サブブロック消去の制御性を向上させ、ロウデコーダの面積を小さくできる。
【００４３】
以上実施の形態を用いてこの発明の説明を行ったが、この発明は上記実施の形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば実施の形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【図面の簡単な説明】
【００４４】
【図１】この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、サブブロック消去動作に関係する回路部を抽出して概略構成を示すブロック図。
【図２】この発明の実施の形態に係る不揮発性半導体記憶装置について説明するためのもので、ワード線転送トランジスタのパターンレイアウトを示す平面図。
【図３】図２に示したパターンレイアウトにおいて、ワード線転送トランジスタに接続されるワード線のパターンを模式的に示す図。
【図４】図１に示した回路におけるワード線とワード線駆動信号線との配線接続切換領域の構成例を示す図。
【図５】図１および図４に示した配線接続切換領域の断面構成例を示す図。
【図６】図２に対応するもので、サブブロック消去動作を行った場合のワード線転送トランジスタのパターンレイアウトと各ノードの電位との関係を示すパターン平面図。
【図７】従来の不揮発性半導体記憶装置について説明するためのもので、ＮＡＮＤ型フラッシュメモリにおけるメモリセルアレイとその周辺回路の一部を抽出して示す回路図。
【図８】図７に示した回路における１つのＮＡＮＤセルに着目し、消去動作時の電圧印加条件を説明するための模式図。
【図９】図７に示した回路における１つのＮＡＮＤセルに着目し、サブブロック消去動作時の電圧印加条件を説明するための模式図。
【図１０】ワード線転送トランジスタの従来のパターンレイアウトを示す平面図。
【図１１】図７に示した回路における１つのＮＡＮＤセルに着目し、特定のワード線に接続されるセルを消去するサブブロック消去を行った場合のワード線転送トランジスタのパターンレイアウトと各ノードの電位との関係を示す平面図。
【符号の説明】
【００４５】
４，４’…ブロック、４ａ…ＮＡＮＤセル、４ｂ…消去単位、１１…配線接続切換領域、１２…ロウデコーダ、１３…ブースター回路、１４…ブロックデコーダ、１５…センスアンプ、１６…カラムデコーダ、１７…第１素子分離絶縁膜、１８…第２素子分離絶縁膜、１９…第１不純物領域、２０，２１…金属プラグ、２２…金属配線層、ＭＣＡ…メモリセルアレイ、ＭＣ０〜ＭＣｉ…メモリセル、Ｓ１，Ｓ２…選択トランジスタ、Ｔｒ０〜Ｔｒｉ…ワード線転送トランジスタ、ＷＬ０〜ＷＬｉ…ワード線、ＳＧＳ，ＳＧＤ…選択ゲート線、ＣＧ０〜ＣＧｉ…ワード線駆動信号線、ＣＥＬＳＲＣ…ソース線、Ｇ１，Ｇ２，Ｇ３…ゲート線、ＧＲ１…第１グループ、ＧＲ２…第２グループ、ＧＲ３…第３グループ、Ｖｄｄ…電源電圧。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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