(57)【要約】【課題】  半導体基板における能動素子の形成領域にウェルを形成するための熱処理の際に、その能動素子形成領域を清浄に保つことができる半導体装置の製造方法を提供する。【解決手段】  不純物を導入するイオン注入後に第１の熱処理用保護膜（窒化シリコン膜６）を形成し、次に第２の熱処理用保護膜（窒化シリコン膜７）を形成してから、不純物拡散領域であるウェルを形成するための熱処理を行う。熱処理用保護膜を二重に形成しているので、第１の熱処理用保護膜にクラックやピンホール等の欠陥が発生に対して第２の熱処理用保護膜で保護する。また逆に、第２の熱処理用保護膜にクラックやピンホール等の欠陥が発生に対しては第１の熱処理用保護膜で保護する。【選択図】  図９
2005191061.tif 000002
【特許請求の範囲】
【請求項１】
素子分離領域と能動素子形成領域が形成された半導体基板に、
前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、
前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、
前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、
前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程と、
を有する半導体装置の製造方法。
【請求項２】
素子分離領域と能動素子形成領域が形成された半導体基板に、
第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、
前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、
前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、
前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程と、
を有する半導体装置の製造方法。
【請求項３】
素子分離領域と能動素子形成領域が形成された半導体基板に、
酸化シリコン膜を形成する酸化シリコン膜形成工程と、
前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、
前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、
前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、
前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程と、
を有する半導体装置の製造方法。
【請求項４】
素子分離領域と能動素子形成領域が形成された半導体基板に、
酸化シリコン膜を形成する酸化シリコン膜形成工程と、
前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、
前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、
前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、
前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程と、
を有する半導体装置の製造方法。
【請求項５】
請求項１乃至４のうちいずれか一項に記載の半導体装置の製造方法であって、
前記第１の熱処理用保護膜と前記第２の熱処理用保護膜とは同じ材料で形成されている半導体装置の製造方法。
【請求項６】
請求項１乃至５のうちいずれか一項に記載の半導体装置の製造方法であって、
前記第２の熱処理用保護膜は窒化シリコン膜である半導体装置の製造方法。
【請求項７】
請求項１乃至６のうちいずれか一項に記載の半導体装置の製造方法であって、
前記第２熱処理用保護膜の膜厚が１０ｎｍ以上５０ｎｍ以下である半導体装置の製造方法。
【請求項８】
請求項１または７に記載の半導体装置の製造方法であって、
前記第１熱処理用保護膜の膜厚が１０ｎｍ以上５０ｎｍ以下である半導体装置の製造方法。
【請求項９】
請求項１乃至４のうちいずれか一項に記載の半導体装置の製造方法であって、
前記第２熱処理用保護膜形成工程の後に、前記第２の熱処理用保護膜の上にさらに第３以上の熱処理用保護膜を形成する第ｎ熱処理用保護膜形成工程（ｎは３以上の自然数）と、
を有する半導体装置の製造方法。
【請求項１０】
素子分離領域と能動素子形成領域が形成された半導体基板に、
前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、
前記半導体基板上に熱処理用保護膜を形成する熱処理用保護膜形成工程と、
前記熱処理用保護膜形成工程は、ＣＶＤ法により６００℃以上で一回目の熱処理用保護膜を形成し、その後炉内温度を３００℃以下にした後に、再び６００℃以上で２回目の熱処理用保護膜を形成する工程であり、
熱処理用保護膜形成工程の後、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程と、
を有する半導体装置の製造方法。
【請求項１１】
素子分離領域と能動素子形成領域が形成された半導体基板に、
前記半導体基板上に熱処理用保護膜を形成する熱処理用保護膜形成工程と、
前記熱処理用保護膜形成工程は、ＣＶＤ法により６００℃以上で一回目の熱処理用保護膜を形成し、その後炉内温度を３００℃以下にした後に、再び６００℃以上で２回目の熱処理用保護膜を形成する工程であり、
前記熱処理用保護膜形成の後、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、
前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程と、
を有する半導体装置の製造方法。
【請求項１２】
素子分離領域と能動素子形成領域が形成された半導体基板に、
前記半導体基板上に酸化シリコン膜を形成する酸化シリコン膜形成工程と、
前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、
前記半導体基板上に熱処理用保護膜を形成する熱処理用保護膜形成工程と、
前記熱処理用保護膜形成工程は、ＣＶＤ法により６００℃以上で一回目の熱処理用保護膜を形成し、その後炉内温度を３００℃以下にした後に、再び６００℃以上で２回目の熱処理用保護膜を形成する工程であり、
前記熱処理用保護膜形成工程の後、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程と、
を有する半導体装置の製造方法。
【請求項１３】
素子分離領域と能動素子形成領域が形成された半導体基板に、
前記半導体基板上に酸化シリコン膜を形成する酸化シリコン膜形成工程と、
前記半導体基板上に熱処理用保護膜を形成する熱処理用保護膜形成工程と、
前記熱処理用保護膜形成工程は、ＣＶＤ法により６００℃以上で一回目の熱処理用保護膜を形成し、その後炉内温度を３００℃以下にした後に、再び６００℃以上で２回目の熱処理用保護膜を形成する工程であり、
前記熱処理用保護膜形成工程の後、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、
前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程と、
を有する半導体装置の製造方法。
【請求項１４】
請求項１０乃至１３のうちいずれか一項に記載の半導体装置の製造方法であって、
前記熱処理用保護膜形成は、前記２回目の熱処理用保護膜を形成した後、３回目以上の熱処理用保護膜を形成する工程を有する半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
半導体装置の製造方法に関し、より詳しくは、トランジスタ素子等の不純物拡散領域の製造方法に関する。
【背景技術】
【０００２】
ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor（ＭＩＳ型電界効果トランジスタ））等の製造において、トランジスタ形成領域に導電型不純物を導入し、ウェルといわれる不純物拡散領域を形成することが一般的に行われている。ウェルとは、半導体基板内に形成される深い接合領域のことである。ウェルの形成は半導体に不純物導入を行った後、その不純物を基板内に拡散するための熱処理をすることにより行われる。
【０００３】
ウェル形成の後、トランジスタ形成領域にゲート絶縁膜及びゲート電極等を有するゲート部が形成される。ゲート絶縁膜は、トランジスタ特性の要求から薄膜化することが求められている。ゲート絶縁膜は、通常は酸化シリコン膜で形成されている場合が多い。ゲート絶縁膜は、トランジスタ形成領域の半導体基板表面の状態により、その膜質が左右される。ゲート絶縁膜形成前のトランジスタ形成領域はなるべく清浄であることが望ましい。したがって、ゲート絶縁膜形成工程前に行われるトランジスタ形成領域に係る工程において、その半導体基板表面が不純物等により汚染されないようにする必要がある。また、半導体基板表面に余計な化合物等が形成されないようにする必要もある。
【０００４】
ウェルを形成する熱処理前にトランジスタ形成領域に不純物が存在した場合、半導体基板と不純物が反応して後の工程に悪影響を及ぼす化合物が形成される可能性が高い。例えば、不純物が金属であり、半導体基板がシリコン基板である場合、高温の熱処理を行うことによりシリサイドが形成される。さらに、金属不純物はシリコンの酸化を促進する作用を持つものがあり、その場合には基板表面に酸化シリコン膜を形成する。その後、低酸素分圧下で熱処理を行うと酸化シリコン膜の分解反応が生じやすくなりピット（Oxide Defect）が発生する。また、熱処理時の雰囲気ガスと半導体基板が反応して後の工程に悪影響を及ぼす化合物が形成される場合もある。
【０００５】
したがって、特許文献１ではゲート絶縁膜形成前のトランジスタ形成領域の基板表面を清浄に保持するための対策として、窒化シリコン膜等の熱処理用保護膜を形成している。さらに、上記のような問題が発生しないように、ウェル形成の前に熱処理用保護膜として窒化シリコン膜あるいはポリシリコン膜を形成し、熱処理を０．８気圧以上の状態で温度を９００℃以上で行うことによりゲート絶縁膜形成の安定化を図っている（特許文献１参照）。
【０００６】
また、特許文献２では、シリコン基板の表面不純物あるいはイオン注入により導入された基板内の不純物の影響により、シリコン基板内に格子間酸素濃度が上昇し、ＯＳＦ（Oxide Stacking Fault）といわれる体積欠陥が生じることを指摘している。ＯＳＦによるトランジスタ特性の劣化が発生するのを防止するために、シリコン基板表面に酸化膜を形成し、格子間酸素濃度を低減する条件で熱処理を行っている。その後イオン注入を行ってウェル形成のための熱処理を行う方法によりゲート絶縁膜形成の安定化を図っている（特許文献２参照）。
【０００７】
【特許文献１】特開２００３−５９８５０号公報
【特許文献２】特開平７−２６３６８３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところが、上記の方法においては確かにゲート絶縁膜形成不良によるトランジスタ特性の劣化を低減する効果があるが、以下に示す課題が生じる。図１０に従来の熱処理用保護膜が形成された半導体基板の断面図を示す。図１０では、半導体基板１には素子分離領域としてのＬＯＣＯＳ（Local Oxidation of Silicon）２が形成されており、それに挟まれた領域が能動素子形成領域３となっている。ＬＯＣＯＳ２及び能動素子形成領域３の上には熱処理用保護膜６が形成されている。熱処理用保護膜６には、例えば直径が０．３μｍ以下のピンホール１１等が形成される場合がある。
【０００９】
図１０に示すこの種の欠陥が形成された半導体基板１において、例えばウェル形成時の熱処理が８００℃以上の高温で、窒素雰囲気等の低酸素分圧下で施される場合、熱処理用保護膜６にクラック１０やピンホール１１等の欠陥があると、その欠陥を介して半導体基板表面に不純物１２が入り込む可能性がある。不純物１２が金属の場合、その金属不純物と半導体基板１が反応し、半導体基板１の表面の解離等が起こり、その結果ピットが発生する可能性がある。また、高温の熱処理により半導体基板１そのものが昇華あるいは分解し、クラック１０やピンホール１１を介して半導体基板の材料が放出され、その結果ピットが発生する可能性もある。また、窒素雰囲気であれば半導体基板表面に窒化膜等の生成化合物１３が形成される可能性も高い。したがって、半導体基板１の表面が清浄でなくなり、後のゲート絶縁膜形成に悪影響を与える可能性がある。
【００１０】
本発明の目的は、半導体基板における能動素子の形成領域にウェルを形成するための熱処理工程時に、その能動素子形成領域を清浄に保つことができる半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記課題を解決するために、本発明は、素子分離領域と能動素子形成領域が形成された半導体基板に、前記能動素子形成領域にイオン注入法により不純物導入を行うイオン注入工程と、前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２絶縁膜形成工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有することを要旨とする。
【００１２】
この方法によれば、不純物を導入するイオン注入後に第１の熱処理用保護膜を形成し、次に第２の熱処理用保護膜を形成してから、不純物拡散領域であるウェルを形成するための熱処理を行っている。熱処理用保護膜を二重に形成しているので、第１の熱処理用保護膜にクラックやピンホール等の欠陥が発生していても第２の熱処理用保護膜で保護することができる。また、第２の熱処理用保護膜にクラックやピンホール等の欠陥が発生してもその下に第１の熱処理用保護膜で半導体基板表面を保護することができる。ここで、第１の熱処理用保護膜と第２の熱処理用保護膜とに発生する可能性があるクラックやピンホールが重なる確率は、それら欠陥の大きさや半導体基板面内の発生分布などを考慮すると極めて低い。これにより、ウェル形成工程における熱処理の際に能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
また、本発明は、素子分離領域と能動素子形成領域が形成された半導体基板に、第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行うイオン注入工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有することを要旨とする。
【００１３】
この方法によれば、熱処理用保護膜を二重に形成しているので、第１の熱処理用保護膜にクラックやピンホール等の膜質の劣化が発生していても第２の熱処理用保護膜で保護することができる。また、第２の熱処理用保護膜にクラックやピンホール等の欠陥が発生してもその下に第１の熱処理用保護膜で半導体基板表面を保護することができる。ここで、第１の熱処理用保護膜と第２の熱処理用保護膜とに発生する可能性があるクラックやピンホールが重なる確率は、それら欠陥の大きさや半導体基板面内の発生分布などを考慮すると極めて低い。また、イオン注入を行う前に熱処理用の保護膜を２重に形成することにより、特に能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。これにより、ウェル形成工程における熱処理の際に能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
また、本発明は、素子分離領域と能動素子形成領域が形成された半導体基板に、酸化シリコン膜を形成する酸化シリコン膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行うイオン注入工程と、前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有することを要旨とする。
【００１４】
この方法によれば、イオン注入前に酸化シリコン膜を形成することにより、特に能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。また、その後に熱処理用保護膜を二重に形成しているので、第１の熱処理用保護膜にクラックやピンホール等の膜質の劣化が発生していても第２の熱処理用保護膜で保護することができる。また、第２の熱処理用保護膜にクラックやピンホール等の欠陥が発生してもその下に第一の熱処理用保護膜で半導体基板表面を保護することができる。ここで、第１の熱処理用保護膜と第２の熱処理用保護膜とに発生する可能性があるクラックやピンホールが重なる確率は、それら欠陥の大きさや半導体基板面内の発生分布などを考慮すると極めて低い。これにより、ウェル形成工程における熱処理の際に能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
また、本発明は、素子分離領域と能動素子形成領域が形成された半導体基板に、酸化シリコン膜を形成する酸化シリコン膜形成工程と、前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行うイオン注入工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有することを要旨とする。
【００１５】
この方法によれば、イオン注入前に酸化シリコン、第１熱処理用保護膜及び第２熱処理用保護膜を形成することにより、さらに能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。また、熱処理用保護膜を二重に形成しているので、第１の熱処理用保護膜にクラックやピンホール等の膜質の劣化が発生していても第２の熱処理用保護膜で保護することができる。また、第２の熱処理用保護膜にクラックやピンホール等の欠陥が発生してもその下に第一の熱処理用保護膜で半導体基板表面を保護することができる。ここで、第１の熱処理用保護膜と第２の熱処理用保護膜とに発生する可能性があるクラックやピンホールが重なる確率は、それら欠陥の大きさや半導体基板面内の発生分布などを考慮すると極めて低い。これにより、ウェル形成工程における熱処理の際に能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
また、本発明は、上記発明において、前記第１の熱処理用保護膜と前記第２の熱処理用保護膜とは同じ材料で形成されていることを要旨とする。
【００１６】
この方法によれば、第１の熱処理用保護膜と第２の熱処理用保護膜を同じ材料で形成する。これにより、第１の熱処理用保護膜と第２の熱処理用保護膜との密着性が上がり、熱処理用保護膜全体としての機能が高まる。また、第１熱処理用保護膜と第２熱処理用保護膜形成工程を同一工程で行う、あるいは同じ内容の工程を２回繰り返して行うことにより、追加工程による工程のスループットの上昇を抑えることができる。
また、本発明は、上記発明において、前記第２の熱処理用保護膜は窒化シリコン膜であることを要旨とする。
【００１７】
この方法によれば、熱処理用保護膜が窒化シリコン膜であれば、ウェル形成時の熱処理工程での雰囲気ガスによって膜質が劣化することはほとんどない。また、酸化シリコン膜のように金属不純物によって分解することはほとんどない。
また、本発明は、上記発明に加え、前記第２熱処理用保護膜の膜厚が１０ｎｍ以上５０ｎｍ以下であることを要旨とする。
【００１８】
この方法によれば、第２熱処理用保護膜の膜厚が１０ｎｍ未満の場合には、第２熱処理用保護膜にピンホールが生じやすく、また、金属不純物が熱処理膜内を拡散し半導体基板表面に達してしまい化合物を形成しやすくなる。これにより、能動素子領域の半導体表面が劣化する可能性が高くなる。また第２熱処理用保護膜が５０ｎｍを超えた場合、膜にクラックが入る可能性が高くなる。また、第２熱処理用保護膜の膜厚を５０ｎｍを超えて厚く形成してもピンホールの発生を低減する効果のさらなる向上があまりないうえ、熱処理用保護膜形成工程のスループットを低減してしまう。
また、本発明は、上記発明に加え、前記第１熱処理用保護膜の膜厚が１０ｎｍ以上５０ｎｍ以下であることを要旨とする。
【００１９】
この方法によれば、第１熱処理用保護膜の膜厚が１０ｎｍ未満の場合には、第１熱処理用保護膜にピンホールが生じやすいことと、金属不純物等が熱処理用保護膜内を拡散し半導体基板表面に達してしまい化合物を形成しやすくなる。これにより、能動素子形成領域の半導体表面が劣化する可能性が高くなる。また第１熱処理用保護膜が５０ｎｍを超えた場合、膜にクラックが入る可能性が高くなる。また、第１熱処理用保護膜の膜厚を厚く形成してもピンホールの発生を低減する効果があまりない。さらに、熱処理用保護膜形成工程のスループットを低減してしまう。
また、本発明は、上記発明に加え、前記第２熱処理用保護膜形成工程の後に、前記第２の熱処理用保護膜の上にさらに第３以上の熱処理用保護膜を形成する第ｎ熱処理用保護膜形成工程（ｎは３以上の自然数）とを有することを要旨とする。
【００２０】
この方法によれば、熱処理用保護膜を３層以上に形成することにより、上記発明の効果をさらに高めることができる。
また、本発明は、素子分離領域と能動素子形成領域が形成された半導体基板に、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記半導体基板上に熱処理用保護膜を形成する熱処理用保護膜形成工程と、前記熱処理用保護膜形成工程は、ＣＶＤ法により６００℃以上で一回目の熱処理用保護膜を形成し、その後炉内温度を３００℃以下にした後に、再び６００℃以上で２回目の熱処理用保護膜を形成する工程であり、熱処理用保護膜形成工程の後、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有することを要旨とする。
【００２１】
この方法によれば、不純物を導入するイオン注入後にＣＶＤ（Chemical Vapor Deposition）法により熱処理用保護膜を形成する。このとき、熱処理用保護膜の形成方法は、まず、６００℃以上の温度にて熱処理用保護膜の形成を行い、その後３００℃以下の温度に下げてから、再び温度を上げて６００℃以上の温度にて再び熱処理用保護膜の形成を行う。その後、不純物拡散領域であるウェルを形成するための熱処理を行う。熱処理用保護膜を実質上２回に分けて形成しているので、１回目の熱処理用保護膜形成において、膜にクラックやピンホール等の欠陥が発生していても、２回目に形成する熱処理用保護膜でクラックやピンホールの部分を保護することができる。また、２回目の熱処理保護膜形成にて形成された熱処理用保護膜にクラックやピンホール等の欠陥が発生していても、１回目の熱処理用保護膜形成にて形成された熱処理用保護膜で半導体基板表面を保護することができる。これにより、ウェル形成時の熱処理工程における能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
また、本発明は、素子分離領域と能動素子形成領域が形成された半導体基板に、熱処理用保護膜を形成する熱処理用保護膜形成工程と、前記熱処理用保護膜形成工程は、ＣＶＤ法により６００℃以上で一回目の熱処理用保護膜を形成し、その後炉内温度を３００℃以下にした後に、再び６００℃以上で２回目の熱処理用保護膜を形成する工程であり、前記熱処理用保護膜形成の後、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有することを要旨とする。
【００２２】
この方法によれば、熱処理用保護膜を実質上２回に分けて形成しているので、一回目の熱処理用保護膜形成において、膜にクラックやピンホール等の膜質の劣化が発生していても、２回目に形成する熱処理用保護膜でクラックやピンホールの部分を保護することができる。また、２回目の熱処理保護膜形成にて形成された熱処理用保護膜にクラックやピンホール等の欠陥が発生していても、１回目の熱処理用保護膜形成にて形成された熱処理用保護膜で半導体基板表面を保護することができる。また、イオン注入を行う前に熱処理用の保護膜を形成することにより、特に能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。これにより、ウェル形成時の熱処理工程における能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
また、本発明は、素子分離領域と能動素子形成領域が形成された半導体基板に、酸化シリコン膜を形成する酸化シリコン膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記半導体基板上に熱処理用保護膜を形成する熱処理用保護膜形成工程と、前記熱処理用保護膜形成工程は、ＣＶＤ法により６００℃以上で一回目の熱処理用保護膜を形成し、その後炉内温度を３００℃以下にした後に、再び６００℃以上で２回目の熱処理用保護膜を形成する工程であり、前記熱処理用保護膜形成工程の後、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有することを要旨とする。
【００２３】
この方法によれば、イオン注入前に酸化シリコン膜を形成することにより、特に能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。また、その後に熱処理用保護膜を実質上２回に分けて形成しているので、一回目の熱処理用保護膜形成において、膜にクラックやピンホール等の膜質の劣化が発生していても、２回目に形成する熱処理用保護膜でクラックやピンホールの部分を保護することができる。また、２回目の熱処理保護膜形成にて形成された熱処理用保護膜にクラックやピンホール等の欠陥が発生していても、１回目の熱処理用保護膜形成にて形成された熱処理用保護膜で半導体基板表面を保護することができる。これにより、ウェル形成時の熱処理工程における能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
また、本発明は、素子分離領域と能動素子形成領域が形成された半導体基板に、酸化シリコン膜を形成する酸化シリコン膜形成工程と、前記半導体基板上に熱処理用保護膜を形成する熱処理用保護膜形成工程と、前記熱処理用保護膜形成工程は、ＣＶＤ法により６００℃以上で一回目の熱処理用保護膜を形成し、その後炉内温度を３００℃以下にした後に、再び６００℃以上で２回目の熱処理用保護膜を形成する工程であり、前記熱処理用保護膜形成工程の後、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有することを要旨とする。
【００２４】
この方法によれば、イオン注入前に酸化シリコン、第１熱処理用保護膜及び第２熱処理用保護膜を形成することにより、さらに能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。また、熱処理用保護膜を実質上２回に分けて形成しているので、一回目の熱処理用保護膜形成において、膜にクラックやピンホール等の膜質の劣化が発生していても、２回目に形成する熱処理用保護膜でクラックやピンホールの部分を保護することができる。また、２回目の熱処理保護膜形成にて形成された熱処理用保護膜にクラックやピンホール等の欠陥が発生していても、１回目の熱処理用保護膜形成にて形成された熱処理用保護膜で半導体基板表面を保護することができる。これにより、ウェル形成時の熱処理工程における能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
また、本発明は、上記発明に加え、前記熱処理用保護膜形成は、前記２回目の熱処理用保護膜を形成した後、３回目以上の熱処理用保護膜を形成する工程を有することを要旨とする。
【００２５】
この方法によれば、熱処理用保護膜を３回以上形成する工程を有することにより、さらに上記発明の効果を高めることができる。
【発明を実施するための最良の形態】
【００２６】
本発明の最良の実施形態を実施例１〜４にて説明する。
【実施例１】
【００２７】
本発明における実施例１について図１、図２及び図９を用いて説明する。図１（ａ）〜（ｃ）及び図２（ａ）〜（ｃ）は実施例１での半導体装置の製造工程を示す工程断面図である。
【００２８】
図１（ａ）では、素子分離領域としてのＬＯＣＯＳ２及び能動素子形成領域としてのＭＩＳＦＥＴ形成領域３の形成工程について説明する。半導体基板としてのシリコン基板１上の全面に酸化シリコン膜（図示せず）を形成し、さらにその上に窒化シリコン膜（図示せず）を形成する。ＭＩＳＦＥＴ形成領域３となる部分以外の窒化シリコン膜を除去し、素子分離領域２となる部分の酸化シリコン膜を露出させる。次に、熱酸化炉にて熱酸化を行うことにより酸化シリコン膜をさらに厚く成長させる。この厚く成長させた酸化シリコン膜が素子分離領域としてのＬＯＣＯＳ２となる。ＬＯＣＯＳ２が形成された後、ＭＩＳＦＥＴ形成領域３となる部分にある窒化シリコン膜を除去する。このようにして、シリコン基板１にＬＯＣＯＳ２とＭＩＳＦＥＴ形成領域３が形成される。
【００２９】
図１（ｂ）では、酸化シリコン膜形成工程について説明する。ＣＶＤ法によりシリコン基板１の全面に酸化シリコン膜５を形成する。形成温度は１０００℃前後で行う。高い温度で酸化シリコン膜５を形成するのは、緻密な膜を得たいからである。酸化シリコン膜５の厚さは２０ｎｍ〜５０ｎｍの範囲内で形成される。酸化シリコン膜５は次の不純物導入工程のイオン注入によるシリコン基板１の特にＭＩＳＦＥＴ形成領域３の部分の表面のダメージを防ぐ役割も果たす。したがって、酸化シリコン膜５の膜厚はイオン注入条件や工程のスループット能力等を考慮して、上記の範囲内で最適な膜厚に設定される。
【００３０】
図１（ｃ）では、不純物導入工程について説明する。不純物導入工程は、イオン注入法によって行われる。シリコン基板１の全面にイオン注入を行うことにより、ＭＩＳＦＥＴ形成領域３のシリコン基板１の内部に不純物イオン４を導入する。ＬＯＣＯＳ２直下のシリコン基板には不純物イオン４は導入されない。ＬＯＣＯＳ２を形成する酸化シリコン膜の膜厚が厚いため、不純物イオン４がシリコン基板１の内部まで到達しないからである。後に形成される不純物拡散領域であるウェル８（図２（ｃ）参照）の特性をｐ型にする場合には、導入される不純物イオン４には主にボロン（以下Ｂと称す）が用いられる。一方、ウェル８の特性をｎ型にする場合には砒素（以下Ａｓと称す）やリン（以下Ｐと称す）が用いられる。
【００３１】
図２（ａ）では、第１熱処理用保護膜形成工程について説明する。本実施例では第１熱処理用保護膜６は窒化シリコン膜で形成している。窒化シリコン膜６はＣＶＤ法によって６００℃以上で形成される。６００℃未満の温度で形成すると、窒化シリコン膜６の成膜レートが遅くなり、また膜密度も低くなる。窒化シリコン膜６はクラック１０やピンホール１１等がなるべく発生しないようにしなければならないため、なるべく高温で形成し、緻密な膜質を得られるようにしている。本実施例では、窒化シリコン膜６の形成温度を例えば、６００℃〜７５０℃の範囲に設定している。また、窒化シリコン膜６の膜厚は１０ｎｍ〜５０ｎｍの範囲で、望ましくは１５ｎｍから４０ｎｍで、さらに望ましくは１８ｎｍ〜３０ｎｍで形成する。窒化シリコン膜６の膜厚が１０ｎｍ未満の場合には、窒化シリコン膜６にピンホール１１（いずれも図９参照）が生じやすくなり、金属不純物１２等が窒化シリコン膜６の内部に拡散し、やがてシリコン基板１の表面に達してしまい生成化合物１３を形成しやすくなる。これにより、ＭＩＳＦＥＴ形成領域３の表面が劣化する可能性が高くなる。また窒化シリコン膜６が５０ｎｍを超えた場合、窒化シリコン膜６にクラック１０が入る可能性が高くなる。また、窒化シリコン膜６の膜厚を５０ｎｍを超えて厚く形成してもピンホール１１の発生を低減する効果があまりなく、窒化シリコン膜６の形成工程のスループットを低減してしまうだけである。
【００３２】
図２（ｂ）では、第２熱処理用保護膜形成工程について説明する。本実施例では、第２熱処理用保護膜７は窒化シリコン膜で形成している。第２熱処理用保護膜７として窒化シリコン膜を採用する理由は以下の理由による。すなわち、後のウェル８の形成工程での熱処理では雰囲気ガスとして窒素ガスあるいは低酸素分圧の雰囲気ガスを使用することが多い。この雰囲気ガス下では、酸化シリコン膜にすると膜内から酸素が抜けてしまい、それにより膜内にピンホール１１がさらに生成されたり、クラック１０が生じたりする可能性がある。一方、窒化シリコン膜であれば、低酸素分圧下等の雰囲気で膜質が劣化することはほとんどない。また、酸化シリコン膜のように金属不純物によって分解することはほとんどない。
【００３３】
窒化シリコン膜７も第１熱処理用保護膜としての窒化シリコン膜６と同様の工程で形成される。また、窒化シリコン膜７の膜厚は１０ｎｍ〜５０ｎｍの範囲で、望ましくは１５ｎｍから４０ｎｍで、さらに望ましくは１８ｎｍ〜３０ｎｍで形成する。これも上記の第１熱処理用保護膜としての窒化シリコン膜６形成と同様の理由による。
【００３４】
また、本実施例では第１熱処理用保護膜と第２熱処理用保護膜とを共に窒化シリコン膜６、７で形成しているので、両窒化シリコン膜６、７の密着性が上がり、熱処理用保護膜全体としての機能を高めることができる。また、第１熱処理用保護膜形成工程と第２熱処理用保護膜形成工程は同一工程を繰り返し行うだけなので、工程のスループットの上昇を抑えることができる。
【００３５】
また、本実施例では第１熱処理用保護膜６及び第２熱処理用保護膜７を以下の方法で形成している。すなわち、ＣＶＤ法にて熱処理用保護膜としての窒化シリコン膜６を形成する場合、６００℃以上の温度、例えば６００℃〜７５０℃の範囲内で窒化シリコン膜６を形成した後に、ＣＶＤ炉内の温度を３００℃以下に下げる。その後、再び６００℃以上の温度で窒化シリコン膜６を形成する。この工程で、最初に形成した窒化シリコン膜６が第１熱処理用保護膜として、２回目に形成した窒化シリコン膜７が第２熱処理用保護膜としての役割を果たす。窒化シリコン膜６、７は同じ材質で密着性が良いため、同じ材質の膜を２層形成する工程をとるものの、両者の区別は事実上難しく、見かけ上は一つの膜とみなされ得る。よって、一度に成膜するか二度の工程の繰り返しにより成膜するか、その工程の違いにより識別される。
【００３６】
図２（ｃ）では、ウェル形成工程について説明する。本実施例でのウェル８の形成は８００℃以上の高温で熱処理される。また、熱処理時間は１０時間〜５０時間の範囲内で行われる。熱処理炉の雰囲気は窒素ガスあるいは窒素と酸素の混合ガスを用いている。ウェル８の形成条件は、そのウェル８の不純物拡散層の深さにより最適な条件が決定される。
【００３７】
次に、本実施例での発明の作用及び効果について図９を用いて説明する。
【００３８】
図９にはＬＯＣＯＳ２とＭＩＳＦＥＴ形成領域３が形成されたシリコン基板１が示されている。シリコン基板１の表面全体に酸化シリコン膜５が形成されている。その上に第１熱処理用保護膜としての窒化シリコン膜６と第２熱処理用保護膜としての窒化シリコン膜７が形成されている。窒化シリコン膜６にはクラック１０やピンホール１１が存在している。その上に形成される窒化シリコン膜７にもクラック１０やピンホール１１が存在している。なお、同図においては、クラック１０及びピンホール１１を説明の便宜上多く描いているが、実際にはクラック１０及びピンホール１１の発生確率は同図に示される程高くはない。また、実際に窒化シリコン膜６に発生しているクラック１０及びピンホール１１と窒化シリコン膜７に発生しているそれらとが重なる確率は極めて低い。したがって、窒化シリコン膜６にクラック１０やピンホール１１等が発生していても、その上に形成されている窒化シリコン膜７によりシリコン基板１の表面を保護することができる。
【００３９】
その逆に、窒化シリコン膜７に発生したクラック１０やピンホール１１等の欠陥を介して金属等の不純物１２が窒化シリコン膜７に侵入する可能性があるが、窒化シリコン膜６によってその不純物１２はシリコン基板１の表面には到達する確率は極めて低くなる。また、シリコン基板１の表面が熱処理雰囲気中に直接さらされることも非常に少なくなるので、シリコン基板１の表面と不純物１２が反応して生成化合物１３を形成すること、シリコン基板１から不純物１２との反応によりシリコンが分解されて放出されること等が減少する。
【００４０】
上記で説明した製造工程を行うことにより、シリコン基板１の表面、特にＭＩＳＦＥＴ形成領域３の表面をほぼ確実に保護することができる。ウェル８の形成工程後に熱処理用保護膜除去工程にて窒化シリコン膜７、窒化シリコン膜６をウェットエッチング法あるいはドライエッチング法にて除去する。次に酸化シリコン膜除去工程にて酸化シリコン膜５をウェットエッチング法あるいはドライエッチング法にて除去する。その後、ゲート絶縁膜形成工程にてゲート絶縁膜を形成する。さらにゲート部形成工程にてゲート電極を有するゲート部を形成する。シリコン基板１の表面は清浄に保持されているので、良好な膜質のゲート絶縁膜を得ることができる。
【００４１】
実施例１の効果を以下に記載する。
（１）イオン注入前に酸化シリコン膜５を形成することにより、特にＭＩＳＦＥＴ形成領域３のシリコン基板１がイオン注入によって受けるダメージを低減することができる。
（２）第１熱処理用保護膜としての窒化シリコン膜６にクラック１０やピンホール１１等が発生していても、その上に形成されている第２熱処理用保護膜としての窒化シリコン膜７によりシリコン基板１の表面を保護することができる。また、逆に窒化シリコン膜６にクラック１０やピンホール１１等の膜質の劣化が発生していても窒化シリコン膜７で保護することができる。これにより、ウェル８の形成時の熱処理工程におけるＭＩＳＦＥＴ形成領域３の表面と不純物１２との反応、あるいはＭＩＳＦＥＴ形成領域３の表面と熱処理雰囲気ガスとの反応によるシリコン基板１の劣化を防止することができる。
（３）熱処理用保護膜としての窒化シリコン膜６をＣＶＤ炉内で形成した後、３００℃以下に温度を下げてから、再び窒化シリコン膜６を形成するという実質上２回に分けて形成したので、窒化シリコン膜６及び窒化シリコン膜７を別々に形成したのと同様の効果を得ることができる。
（４）第１熱処理用保護膜と第２熱処理用保護膜を同じ窒化シリコンからなる窒化シリコン膜６、７で形成しているので、第１熱処理用保護膜と第２熱処理用保護膜との密着性が上がり、熱処理用保護膜全体としての機能を高めることができる。
（５）第１熱処理用保護膜形成工程と第２熱処理用保護膜形成工程とを同一工程で行うことができるので、追加工程による工程のスループットの低下を抑えることができる。
（６）第２熱処理用保護膜７が窒化シリコン膜であるので、ウェル８の形成時の熱処理工程での低酸素濃度の雰囲気下による膜質の劣化を低減できる。
【実施例２】
【００４２】
本発明における実施例２について図３及び図４を用いて説明する。図３（ａ）〜（ｃ）及び図４（ａ）〜（ｃ）は実施例２での半導体装置の製造工程を示す工程断面図である。
【００４３】
図３（ａ）及び図３（ｂ）は実施例１での図１（ａ）及び図１（ｂ）と同様である。すなわち、図３（ａ）は、素子分離領域としてのＬＯＣＯＳ２及びＭＩＳＦＥＴ形成工程までを示しており、図３（ｂ）は酸化シリコン膜５の形成工程までを示している。
【００４４】
図３（ｃ）では、第１熱処理用保護膜形成工程を示している。これは、実施例１での図２（ａ）での工程の説明と同様である。図４（ａ）は、第２絶縁膜形成工程を示している。これは、実施例１の図２（ｂ）での工程の説明と同様である。
【００４５】
図４（ｂ）では、不純物イオン４の導入工程について説明する。これは、実施例１の図１（ｃ）での工程説明とほぼ同様である。実施例１との相違点は、不純物導入するためのイオン注入工程前にシリコン基板１上に酸化シリコン膜５、窒化シリコン膜６及び窒化シリコン膜７と絶縁膜が３層形成されている点である。したがって、実施例１の場合よりもイオン注入によるシリコン基板１の表面のダメージが低減できる。
【００４６】
図４（ｃ）は、ウェル８の形成工程を示しており、実施例１の図１（ｃ）での工程の説明と同様である。
【００４７】
本実施例での作用及び効果は、実施例１の図９で説明した通りである。
【００４８】
上記で説明した製造工程を行うことにより、シリコン基板１の表面を、特にＭＩＳＦＥＴ形成領域３の表面を確実に保護することができる。また、図４（ｃ）以降は実施例１と同様の工程を経ることにより良好な膜質のゲート絶縁膜を得ることができる。
【００４９】
実施例２でも実施例１と同様の効果（２）〜（６）が得られる。さらに以下の効果も得られる。
（７）イオン注入前に酸化シリコン膜５、窒化シリコン膜６、７を形成することにより、さらにＭＩＳＦＥＴ形成領域３のシリコン基板１がイオン注入によって受けるダメージをさらに低減することができる。
【実施例３】
【００５０】
本発明における実施例３について図５及び図６を用いて説明する。図５（ａ）〜（ｃ）及び図６（ａ）、（ｂ）は実施例３での半導体装置の製造工程を示す工程断面図である。
【００５１】
図５（ａ）は、素子分離領域としてのＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３の形成工程までを示しており、実施例１での図１（ａ）と同様である。
【００５２】
図５（ｂ）及び図５（ｃ）では、第１熱処理用保護膜としての窒化シリコン膜６及び第２熱処理用保護膜としての窒化シリコン膜７の形成工程を示している。この工程の説明は、実施例１の図２（ａ）及び図２（ｂ）と同様である。実施例１との相違点は、窒化シリコン膜６の形成前に酸化シリコン膜５を形成していない点である。酸化シリコン膜５は、実施例１では、不純物導入工程でのイオン注入によるシリコン基板１の表面のダメージを低減するのが主な目的である。しかし、熱処理用保護膜としての窒化シリコン膜６、７が、イオン注入によるシリコン基板１の表面のダメージを低減する役割も果たすため、本実施例では、酸化シリコン膜５の形成工程を省くことにより、製造工程のスループットを上げるようにしている。
【００５３】
図６（ａ）及び図６（ｂ）では、不純物イオン４の導入工程及びウェル８の形成工程までを示しており、実施例１での図１（ｃ）及び図２（ｃ）と同様である。
【００５４】
本実施例での作用及び効果は、実施例１の図９で説明した通り（ただし、酸化シリコン膜５はない）である。
【００５５】
上記で説明した製造工程を行うことにより、シリコン基板１の表面を、特にＭＩＳＦＥＴ形成領域３の表面をほぼ確実に保護することができる。また、図４（ｃ）以降は実施例１と同様の工程を経ることにより良好な膜質のゲート絶縁膜を得ることができる。
【００５６】
実施例３でも実施例１と同様の効果（２）〜（６）が得られる。さらに以下の効果も得られる。
（８）イオン注入を行う前に熱処理用の保護膜（窒化シリコン膜６、７）を２重に形成することにより、特にＭＩＳＦＥＴ形成領域３のシリコン基板１の表面のイオン注入によるダメージを低減することができる。
（９）酸化シリコン膜５の形成工程がないことにより、製造工程のスループットを上げることができる。
【実施例４】
【００５７】
本発明における実施例４について図７及び図８を用いて説明する。図７（ａ）〜（ｃ）及び図８（ａ）〜（ｂ）は実施例４での半導体装置の製造工程を示す工程断面図である。
【００５８】
図７（ａ）は、ＬＯＣＯＳ２及びＭＩＳＦＥＴ形成領域３の形成工程までを示しており、実施例１での図１（ａ）と同様である。
【００５９】
図７（ｂ）では、不純物導入工程について説明する。図７（ｂ）では、シリコン基板１に対して直接イオン注入を行っている。イオン注入条件は、不純物拡散領域であるウェル８の形成深さと不純物イオン４の濃度により決定される。ウェル８の最終的な形成深さは熱処理条件によって制御されるが、イオン注入条件による不純物イオン４の基板深さ方向での濃度分布も重要な因子となる。ウェル８を深く形成する場合、不純物イオン４の濃度分布のピーク値も深いところに設定することになる。したがって、イオン注入条件は高加速電圧の条件となる。また、ウェル８の不純物濃度を高くする場合には、不純物イオン４を多量に導入することになり、イオン注入時間が長くなる。これら両者のイオン注入条件はシリコン基板１の表面にかなりのダメージを与えるため、シリコン基板１の表面を保護するための膜が必要となる。しかし、ウェル８が比較的浅い領域あるいは不純物濃度が高いことを必要としていないような条件である場合には、イオン注入用のシリコン基板１の表面保護膜は必要ない。また、イオン注入によるダメージがシリコン基板１の表面近傍に残ったとしても、後のウェル８の形成工程時の熱処理によってダメージが回復する場合には、やはりシリコン基板１の表面保護膜は必要ない。
【００６０】
図７（ｃ）及び図８（ａ）では、第１熱処理用保護膜としての窒化シリコン膜６及び第２熱処理用保護膜としての窒化シリコン膜７の形成工程を示している。この工程の説明は、実施例１の図２（ａ）及び図２（ｂ）と同様である。本実施例においても、実施例３と同様に酸化シリコン膜５を形成していないことにより、製造工程のスループットを上げることができる。
【００６１】
図８（ｂ）では、ウェル８の形成工程までを示しており、実施例１での図２（ｃ）と同様である。
【００６２】
本実施例での作用及び効果は、実施例１の図９で説明した通り（ただし酸化シリコン膜５はない）である。
【００６３】
上記で説明した製造工程を行うことにより、シリコン基板１の表面を、特にＭＩＳＦＥＴ形成領域３の表面をほぼ確実に保護することができる。また、図４（ｃ）以降は実施例１と同様の工程を経ることにより良好な膜質のゲート絶縁膜を得ることができる。
【００６４】
実施例４でも実施例１と同様の効果（２）〜（６）及び実施例３と同様の効果（９）が得られる。さらに以下の効果も得られる。
（１０）イオン注入による特にＭＩＳＦＥＴ形成領域３へのダメージがゲート絶縁膜形成に影響を及ぼさないか、あるいはウェル８の形成工程での熱処理によってそのダメージが回復できるならば、イオン注入後に第１熱処理用保護膜及び第２熱処理用保護膜を形成することができる。
【００６５】
本発明の実施形態は前記各実施例に限らず、以下のように変形してもよい。
（変形例１）
素子分離領域は、前記実施例でのＬＯＣＯＳ２ではなく、プレーナＬＯＣＯＳあるいは、ＳＴＩ（Shallow Trench Isolation）構造、あるいは、ＳＯＩ（Silicon on Insulator）基板の場合はメサ分離で形成してもよい。
（変形例２）
シリコン基板１に形成される酸化シリコン膜５は、窒化シリコン膜で形成してもよい。
（変形例３）
前記実施例では熱処理用保護膜を２層に形成していたが、３層以上に積層してもよい。
（変形例４）
前記実施例では、熱処理用保護膜形成工程を２回繰り返し行っていたが、その工程を３回以上繰り返して行ってもよい。
（変形例５）
前記実施例では、能動素子はＭＩＳＦＥＴであるが、熱処理による不純物拡散を行う能動素子についても適用できる。
【００６６】
以下、上記実施形態から導き出される技術的思想を記載する。
【００６７】
（１）素子分離領域と能動素子形成領域が形成された半導体基板に、第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有する半導体装置の製造方法。
【００６８】
この方法によれば、第１の熱処理用保護膜を形成してから不純物導入のためのイオン注入を行っているので、イオン注入による半導体基板表面のダメージを抑えることができる。また、熱処理用保護膜を二重に形成しているので、第１の熱処理用保護膜にクラックやピンホール等の膜質の劣化が発生していても第２の熱処理用保護膜で保護することができる。これにより、ウェル形成時の熱処理工程における能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
【００６９】
（２）素子分離領域と能動素子形成領域が形成された半導体基板に酸化シリコン膜を形成する酸化シリコン膜形成工程と、前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有する半導体装置の製造方法。
【００７０】
この方法によれば、イオン注入前に酸化シリコン膜及び第１の熱処理用保護膜を形成することにより、特に能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。また、熱処理用保護膜を二重に形成しているので、第１の熱処理用保護膜にクラックやピンホール等の膜質の劣化が発生していても第２の熱処理用保護膜で保護することができる。これにより、ウェル形成時の熱処理工程における能動素子形成領域表面と不純物との反応、あるいは能動素子形成領域表面と熱処理雰囲気ガスとの反応による半導体基板の劣化を防止することができる。
【００７１】
（３）請求項１または２に記載の半導体装置の製造方法であって、前記ウェル形成工程後に前記第２の熱処理用保護膜を除去する第２熱処理用保護膜除去工程と、前記第１の熱処理用保護膜を除去する第１熱処理用保護膜除去工程と、前記能動素子はＭＩＳＦＥＴであり、前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程とを有する半導体装置の製造方法。
【００７２】
この方法によれば、熱処理用保護膜を二重に形成していることにより、能動素子形成領域の半導体基板がウェル形成工程における熱処理の影響をほとんど受けることなく、清浄に保たれている。したがって、良好なゲート絶縁膜を得ることができる。
【００７３】
（４）請求項３または４に記載の半導体装置の製造方法であって、前記ウェル形成工程後に前記第２の熱処理用保護膜を除去する第２熱処理用保護膜除去工程と、前記第１の熱処理用保護膜を除去する第１熱処理用保護膜除去工程と、前記酸化シリコン膜を除去する酸化シリコン膜除去工程と、前記能動素子はＭＩＳＦＥＴであり、前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程とを有する半導体装置の製造方法。
【００７４】
この方法によれば、酸化シリコン膜を形成していることによりイオン注入による半導体基板のダメージを低減することができる。また、熱処理用保護膜を二重に形成していることにより、能動素子形成領域の半導体基板がウェル形成工程における熱処理の影響をほとんど受けることなく、清浄に保たれている。したがって、良好なゲート絶縁膜を得ることができる。
【００７５】
（５）請求項９または１０に記載の半導体装置の製造方法であって、前記ウェル形成工程後に前記熱処理用保護膜を除去する熱処理用保護膜除去工程と、前記能動素子はＭＩＳＦＥＴであり、前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程とを有する半導体装置の製造方法。
【００７６】
この方法によれば、熱処理用保護膜を実質上２回に分けて形成しているので、能動素子形成領域の半導体基板がウェル形成工程における熱処理の影響をほとんど受けることなく、清浄に保たれている。したがって、良好なゲート絶縁膜を得ることができる。
【００７７】
（６）請求項１１または１２に記載の半導体装置の製造方法であって、前記ウェル形成工程後に前記熱処理用保護膜を除去する熱処理用保護膜除去工程と、前記酸化シリコン膜を除去する酸化シリコン膜除去工程と、前記能動素子はＭＩＳＦＥＴであり、前記能動素子領域にゲート絶縁膜を形成するゲート絶縁膜形成工程とを有する半導体装置の製造方法。
【００７８】
この方法によれば、酸化シリコン膜を形成していることによりイオン注入による半導体基板のダメージを低減することができる。また、熱処理用保護膜を実質上２回に分けて形成しているので、能動素子形成領域の半導体基板がウェル形成工程における熱処理の影響をほとんど受けることなく、清浄に保たれている。したがって、良好なゲート絶縁膜を得ることができる。
【００７９】
（７）素子分離領域と能動素子形成領域が形成された半導体基板に、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記第２の熱処理用保護膜の上に第３の熱処理用保護膜を形成する第３熱処理用保護膜形成工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有する半導体装置の製造方法。
【００８０】
この方法によれば、第３の熱処理用保護膜を形成することにより、例えば熱処理用保護膜に発生するクラックやピンホール等の欠陥が第１熱処理用保護膜と第２熱処理用保護膜で重なってしまった場合でも第３の熱処理用保護膜で保護することができる。また、逆に第３の熱処理用保護膜クラックやピンホール等の欠陥が存在していても、第２及び第１の熱処理用保護膜でシリコン基板表面をより確実に保護することができる。
【００８１】
（８）素子分離領域と能動素子形成領域が形成された半導体基板に、前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記第２の熱処理用保護膜の上に第３の熱処理用保護膜を形成する第３熱処理用保護膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有する半導体装置の製造方法。
【００８２】
この方法によれば、第３の熱処理用保護膜を形成することにより、例えば熱処理用保護膜に発生するクラックやピンホール等の欠陥が第１熱処理用保護膜と第２熱処理用保護膜で重なってしまった場合でも第３の熱処理用保護膜で保護することができる。また、逆に第３の熱処理用保護膜クラックやピンホール等の欠陥が存在していても、第２及び第１の熱処理用保護膜でシリコン基板表面をより確実に保護することができる。また、イオン注入を行う前に熱処理用の保護膜を３重に形成することにより、特に能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。
【００８３】
（９）素子分離領域と能動素子形成領域が形成された半導体基板に、前記半導体基板上に酸化シリコン膜を形成する酸化シリコン膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記第２の熱処理用保護膜の上に第３の熱処理用保護膜を形成する第３熱処理用保護膜形成工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有する半導体装置の製造方法。
【００８４】
この方法によれば、イオン注入前に酸化シリコン膜を形成することにより、特に能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。また、第３の熱処理用保護膜を形成することにより、例えば熱処理用保護膜に発生するクラックやピンホール等の欠陥が第１熱処理用保護膜と第２熱処理用保護膜で重なってしまった場合でも第３の熱処理用保護膜で保護することができる。また、逆に第３の熱処理用保護膜クラックやピンホール等の欠陥が存在していても、第２及び第１の熱処理用保護膜でシリコン基板表面をより確実に保護することができる。
【００８５】
（１０）素子分離領域と能動素子形成領域が形成された半導体基板に、前記半導体基板上に酸化シリコン膜を形成する酸化シリコン膜形成工程と、前記半導体基板上に第１の熱処理用保護膜を形成する第１熱処理用保護膜形成工程と、前記第１の熱処理用保護膜の上に第２の熱処理用保護膜を形成する第２熱処理用保護膜形成工程と、前記第２の熱処理用保護膜の上に第３の熱処理用保護膜を形成する第３熱処理用保護膜形成工程と、前記能動素子形成領域にイオン注入法により不純物導入を行う不純物導入工程と、前記能動素子形成領域に熱処理により不純物を拡散させウェルを形成するウェル形成工程とを有する半導体装置の製造方法。
【００８６】
この方法によれば、イオン注入前に酸化シリコン、第１〜第３の熱処理用保護膜を形成することにより、さらに能動素子形成領域の半導体基板がイオン注入によって受けるダメージを低減することができる。第３の熱処理用保護膜を形成することにより、例えば熱処理用保護膜に発生するクラックやピンホール等の欠陥が第１熱処理用保護膜と第２熱処理用保護膜で重なってしまった場合でも第３の熱処理用保護膜で保護することができる。また、逆に第３の熱処理用保護膜クラックやピンホール等の欠陥が存在していても、第２及び第１の熱処理用保護膜でシリコン基板表面をより確実に保護することができる。
【図面の簡単な説明】
【００８７】
【図１】（ａ）〜（ｃ）は本発明の実施例１における半導体装置の製造工程をそれぞれ示す工程断面図。
【図２】（ａ）〜（ｃ）は本発明の実施例１における半導体装置の製造工程をそれぞれ示す工程断面図。
【図３】（ａ）〜（ｃ）は本発明の実施例２における半導体装置の製造工程をそれぞれ示す工程断面図。
【図４】（ａ）〜（ｃ）は本発明の実施例２における半導体装置の製造工程をそれぞれ示す工程断面図。
【図５】（ａ）〜（ｃ）は本発明の実施例３における半導体装置の製造工程をそれぞれ示す工程断面図。
【図６】（ａ）〜（ｂ）は本発明の実施例３における半導体装置の製造工程をそれぞれ示す工程断面図。
【図７】（ａ）〜（ｃ）は本発明の実施例４における半導体装置の製造工程をそれぞれ示す工程断面図。
【図８】（ａ）〜（ｂ）は本発明の実施例４における半導体装置の製造工程をそれぞれ示す工程断面図。
【図９】本発明の半導体装置の製造方法の特徴を説明する模式断面図。
【図１０】従来の半導体装置の製造方法の特徴を説明する模式断面図。
【符号の説明】
【００８８】
１…半導体基板としてのシリコン基板、２…素子分離領域としてのＬＯＣＯＳ、３…能動素子形成領域としてのＭＩＳＦＥＴ形成領域、４…不純物イオン、５…酸化シリコン膜、６…第１熱処理用保護膜としての窒化シリコン膜、７…第２熱処理用保護膜としての窒化シリコン膜、８…ウェル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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