(57)【要約】【課題】レジストパターンをマスクとしてイオン注入を行う際、レジストパターンの開孔部分に電荷が集中してレジストパターンが破壊されるのを抑制できる半導体装置及びその製造方法を提供する。【解決手段】本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブライン１７を備えたウエハ１１上にレジストパターン１９を形成する工程と、前記レジストパターンをマスクとして前記ウエハ１１に不純物をイオン注入する工程と、を有する半導体装置の製造方法において、前記レジストパターン１９に前記チップ形成領域上に位置する開孔部２１ａ及び前記スクライブライン１７上に位置するダミー開孔部２１ｂが形成されている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
チップ形成領域及びスクライブラインを備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されている半導体装置の製造方法。
【請求項２】
チップ形成領域を備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されている半導体装置の製造方法。
【請求項３】
チップ形成領域及びスクライブラインを備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されている半導体装置の製造方法。
【請求項４】
前記イオン注入する工程は、ＥＳＤ保護素子のダイオードを形成するためのイオン注入工程である請求項１乃至３のうちのいずれか一項に記載の半導体装置の製造方法。
【請求項５】
前記チップ形成領域上に位置する開孔部の開孔面積は、ウエハ表面の全面積の１０％以下である請求項１乃至４のうちのいずれか一項に記載の半導体装置の製造方法。
【請求項６】
チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されている半導体装置の製造方法。
【請求項７】
チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されている半導体装置の製造方法。
【請求項８】
チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されている半導体装置の製造方法。
【請求項９】
チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域及び前記スクライブラインに形成されたダミーの不純物領域を有する半導体装置。
【請求項１０】
チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域及びダミーの不純物領域を有する半導体装置。
【請求項１１】
チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域、前記スクライブラインに形成されたダミーの不純物領域及び前記チップ形成領域に形成されたダミーの不純物領域を有する半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に係わり、特に、レジストパターンをマスクとしてイオン注入を行う際、レジストパターンの開孔部分に電荷が集中してレジストパターンが破壊されるのを抑制できる半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
図４は、従来の半導体装置（静電放電保護素子）の製造方法の一工程を示す平面図である。
静電放電保護素子（ＥＳＤ保護素子）は、シリコン基板に２〜３回のイオン注入を行ってダイオードを形成し、このダイオードを用いて作製されるものである。ＥＳＤ保護素子は入出力端子の比較的近くに配置されており、前記ダイオードを形成するイオン注入は、専用の工程にて行っている。この工程を、図４を用いて説明する。
【０００３】
チップ形成領域１０１及びスクライブライン１０２を有するシリコン基板の表面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、図４に示すように、シリコン基板上にはイオン注入領域１０３が開孔されたレジストパターン１０４が形成される。次いで、このレジストパターン１０４をマスクとしてシリコン基板に不純物をイオン注入する。
上述したようなイオン注入工程を２〜３回行う。
【０００４】
【発明が解決しようとする課題】
従来のＥＳＤ保護素子のイオン注入工程でイオンが注入されるイオン注入領域１０３の面積（レジストパターンの開孔部分）は、シリコン基板（ウエハ）の全面積と比較して非常に小さいものである。このため、イオン注入の際に電荷がレジストパターンの開孔部分に集中し易く、その結果、異常放電が生じてレジストパターンが破壊されることがある。
【０００５】
本発明は上記のような事情を考慮してなされたものであり、その目的は、レジストパターンをマスクとしてイオン注入を行う際、レジストパターンの開孔部分に電荷が集中してレジストパターンが破壊されるのを抑制できる半導体装置及びその製造方法を提供することにある。
【０００６】
【課題を解決するための手段】
上記課題を解決するため、本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されている。
【０００７】
上記半導体装置によれば、レジストパターンにスクライブライン上に位置するダミー開孔部を形成しているため、チップ形成領域上に位置する開孔部の開孔面積がウエハ表面の全面積と比較して非常に小さくても、スクライブライン上のダミー開孔部によってイオン注入領域の全体の面積（レジストパターンの全体の開孔面積）を従来のそれに比べて大きくすることができる。従って、イオン注入の際に電荷がレジストパターンの開孔部分に集中するのを抑制でき、その結果、異常放電が生じてレジストパターンが爆発して破壊されるのを抑制できる。
【０００８】
本発明に係る半導体装置の製造方法は、チップ形成領域を備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されている。
【０００９】
上記半導体装置によれば、レジストパターンにチップ形成領域上に位置するダミー開孔部を形成しているため、チップ形成領域上に位置する開孔部の開孔面積がウエハ表面の全面積と比較して非常に小さくても、チップ形成領域上のダミー開孔部によってイオン注入領域の全体の面積（レジストパターンの全体の開孔面積）を従来のそれに比べて大きくすることができる。従って、イオン注入の際に電荷がレジストパターンの開孔部分に集中するのを抑制でき、その結果、異常放電が生じてレジストパターンが爆発して破壊されるのを抑制できる。
【００１０】
本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えたウエハ上にレジストパターンを形成する工程と、
前記レジストパターンをマスクとして前記ウエハに不純物をイオン注入する工程と、を有する半導体装置の製造方法において、
前記レジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されている。
【００１１】
上記半導体装置によれば、レジストパターンにスクライブライン上に位置するダミー開孔部及びチップ形成領域上に位置するダミー開孔部を形成しているため、チップ形成領域上に位置する開孔部の開孔面積がウエハ表面の全面積と比較して非常に小さくても、スクライブライン上のダミー開孔部及びチップ形成領域上のダミー開孔部によってイオン注入領域の全体の面積（レジストパターンの全体の開孔面積）を従来のそれに比べて大きくすることができる。従って、イオン注入の際に電荷がレジストパターンの開孔部分に集中するのを抑制でき、その結果、異常放電が生じてレジストパターンが爆発して破壊されるのを抑制できる。
【００１２】
また、本発明に係る半導体装置の製造方法において、前記イオン注入する工程は、ＥＳＤ保護素子のダイオードを形成するためのイオン注入工程であることも可能である。
また、本発明に係る半導体装置の製造方法において、前記チップ形成領域上に位置する開孔部の開孔面積は、ウエハ表面の全面積の１０％以下であることが好ましい。
【００１３】
本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部及び前記スクライブライン上に位置するダミー開孔部が形成されている。
【００１４】
本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部及びダミー開孔部が形成されている。
【００１５】
本発明に係る半導体装置の製造方法は、チップ形成領域及びスクライブラインを備えた半導体基板上に第１のレジストパターンを形成する工程と、
前記第１のレジストパターンをマスクとして前記半導体基板に第１導電型の不純物をイオン注入することにより、前記半導体基板に第１導電型不純物領域を形成する工程と、
前記第１のレジストパターンを除去する工程と、
前記半導体基板上に第２のレジストパターンを形成する工程と、
前記第２のレジストパターンをマスクとして前記半導体基板に第２導電型の不純物をイオン注入することにより、前記半導体基板に第２導電型不純物領域を形成する工程と、
を具備し、
前記第１導電型不純物領域及び前記第２導電型不純物領域はＥＳＤ保護素子の一部を構成し、
前記第１のレジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されており、
前記第２のレジストパターンに前記チップ形成領域上に位置する開孔部、前記スクライブライン上に位置するダミー開孔部及び前記チップ形成領域上に位置するダミー開孔部が形成されている。
【００１６】
本発明に係る半導体装置は、チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域及び前記スクライブラインに形成されたダミーの不純物領域を有する。
【００１７】
本発明に係る半導体装置は、チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域及びダミーの不純物領域を有する。
【００１８】
本発明に係る半導体装置は、チップ形成領域及びスクライブラインを備えたウエハにおいて、
レジストパターンをマスクとして前記ウエハに不純物をイオン注入することにより形成された、前記チップ形成領域に形成された不純物領域、前記スクライブラインに形成されたダミーの不純物領域及び前記チップ形成領域に形成されたダミーの不純物領域を有する。
【００１９】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
図１〜図３は、本発明の実施の形態による半導体装置の製造方法を示す断面図である。この半導体装置は静電放電保護素子（ＥＳＤ保護素子）である。
図１（Ａ）は、実施の形態による半導体装置の製造方法の一工程を示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図である。図２（Ａ）は、図１の次の工程を示す平面図であり、図２（Ｂ）は、図２（Ａ）に示す２Ｂ−２Ｂ線に沿った断面図である。図３は、図２の次の工程を示す断面図である。
【００２０】
まず、図１（Ａ），（Ｂ）に示すように、Ｎ型シリコン基板１１の主面１２にＬＯＣＯＳ法により素子分離膜１４を形成する。
すなわち、シリコン基板１１の種面１２にシリコン酸化膜（図示せず）を形成し、このシリコン酸化膜上にシリコン窒化膜（図示せず）をＣＶＤ（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ）法により形成する。次いで、このシリコン窒化膜上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、シリコン窒化膜上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとしてシリコン窒化膜をエッチングすることにより、該シリコン窒化膜において素子分離膜を形成する領域が開孔される。次いで、レジストパターンを除去した後、シリコン基板１１を熱酸化することにより、シリコン基板１１の主面１２に素子分離膜１４が形成される。次いで、シリコン窒化膜及びシリコン酸化膜を除去する。
【００２１】
この後、素子分離膜１４の相互間のＮ型シリコン基板１１にＰ型不純物を導入することにより、シリコン基板の活性領域１３にＰ型不純物領域１８が形成される。
【００２２】
次いで、活性領域１３及び素子分離膜１４を含む全面上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、シリコン基板（ウエハ）１１及び素子分離膜１４の上には、Ｐ型不純物領域１８上に位置する開孔部２１ａ及びスクライブライン１７上に位置するダミーの開孔部２１ｂを有するレジストパターン１９が形成される。前記開孔部２１ａの開孔面積は、ウエハ表面の全面積の１０％以下（好ましくは５％以下）である。
また、スクライブライン１７上に位置する開孔部２１ｂは、ダミーのイオン注入領域（回路的に全く影響を与えない領域）に相当し、ダミーのイオン注入が可能な限りなるべく大きな面積をとることが好ましい。
【００２３】
この後、レジストパターン１９をマスクとしてシリコン基板１１にＰ型不純物をイオン注入する。この際、スクライブライン上のダミーの開孔部２１ｂによってレジストパターンの全体の開孔面積が従来のそれに比べて飛躍的に増加しているため、電荷集中による異常放電が起き難くなる上、イオン注入の注入面積が増加したことによる回路全体への影響は全く無い。このようにして、Ｐ型不純物領域１８には側壁２５を有する不純物領域２２ａが形成され、スクライブライン１７のシリコン基板１１には不純物領域２２ｂが形成される。不純物領域２２ａ，２２ｂは、例えば約０．２μｍ〜約０．４μｍの範囲の接合深さ、および約１．０×１０１５原子／ｃｍ３〜約１．０×１０１６原子／ｃｍ３の範囲の表面濃度を有している。
【００２４】
次に、図２（Ａ），（Ｂ）に示すように、レジストパターン１９を除去した後、フォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像する。これにより、シリコン基板１１及び素子分離膜１４の上には、Ｐ型不純物領域１８上に位置する開孔部１５ａ及びスクライブライン１７上に位置するダミーの開孔部１５ｂを有するレジストパターン１６が形成される。前記開孔部１５ａの開孔面積は、ウエハ表面の全面積の１０％以下（好ましくは５％以下）である。
スクライブライン１７上に位置する開孔部１５ｂは、ダミーのイオン注入領域（回路的に全く影響を与えない領域）に相当し、ダミーのイオン注入が可能な限りなるべく大きな面積をとることが好ましい。
【００２５】
この後、レジストパターン１６をマスクとしてシリコン基板１１にＮ型不純物をイオン注入する。この際、スクライブライン上のダミーの開孔部１５ｂによってレジストパターンの全体の開孔面積が従来のそれに比べて飛躍的に増加しているため、電荷集中による異常放電が起き難くなる上、イオン注入の注入面積が増加したことによる回路全体への影響は全く無い。このようにして、Ｐ型不純物領域１８には側壁２４を有する不純物領域２３ａが形成され、スクライブライン１７のシリコン基板１１には不純物領域２３ｂが形成される。不純物領域２３ａ，２３ｂは、例えば約０．１μｍ〜約０．２５μｍの範囲の接合深さ、および約１．０×１０１６原子／ｃｍ３〜約６．０×１０２０原子／ｃｍ３の範囲の表面濃度を有している。不純物領域２３ａと不純物領域２２ａの隣接する側壁２４と側壁２５の間の距離は例えば１μｍ程度である。また、スクライブライン１７の不純物領域２３ｂは前記不純物領域２２ｂと同一の領域であっても構わない。
【００２６】
尚、不純物領域２２ａ，２３ａが複数の並列ダイオード構造を形成し、隣接する側壁２４，２５間のスペーサ領域２６が各ダイオード構造の直列抵抗を設定する。各ダイオードの直列抵抗は、それぞれ隣接する不純物領域２２ａ，２３ａの側壁２４，２５間の距離を短縮することによって減少し、これら側壁２４，２５間の距離を延長することによって増大する。
【００２７】
次に、図３に示すように、レジストパターン１６を除去した後、不純物領域２２ａ，２３ａを含む全面上に例えば約５００ｎｍ〜７００ｎｍの厚さの誘電体物質層２７を形成する。誘電体物質層２７に適した物質には、二酸化シリコン、窒化物等が含まれる。
【００２８】
次いで、誘電体物質層２７の上にフォトレジスト膜（図示せず）を塗布し、このフォトレジスト膜を露光、現像することにより、誘電体物質層２７上にはレジストパターンが形成される。次いで、このレジストパターンをマスクとして誘電体物質層２７をエッチングすることにより、該誘電体物質層２７に接続孔２７ａ，２７ｂが形成される。接続孔２７ａによって不純物領域２２ａの表面１２の一部が露出し、接続孔２７ｂによって不純物領域２３ａの表面１２の一部が露出する。
【００２９】
次いで、接続孔２７ａ，２７ｂ内及び誘電体物質層２７上に導電層（例えばアルミニウム、チタン、タングステン、モリブデン、タンタル及びこれらの併用による層）を形成する。次いで、この導電層をパターニングすることにより、アノード電極２８及びカソード電極２９を形成する。アノード電極２８は不純物領域２２ａに接続され、カソード電極２９は不純物領域２３ａに接続される。このようにしてＥＳＤ保護素子が作製される。
【００３０】
上記実施の形態によれば、ＥＳＤ保護素子のイオン注入工程でマスクとして使用するレジストパターン１９，１６にスクライブライン１７上に位置するダミーの開孔部２１ｂ，１５ｂを設けている。このため、ＥＳＤ保護素子のイオン注入領域に相当するレジストパターンの開孔面積はウエハの全面積と比較して非常に小さくても、スクライブライン上の開孔部によってイオン注入領域の全体の面積（レジストパターンの全体の開孔部分）を従来のそれに比べて大きくすることができる。従って、イオン注入の際に電荷がレジストパターンの開孔部分に集中するのを抑制でき、その結果、異常放電が生じてレジストパターンが爆発して破壊されるのを抑制できる。
【００３１】
尚、上記実施の形態では、ＥＳＤ保護素子のダイオードを形成するためのイオン注入工程に本発明を適用しているが、ウエハ表面の全面積に比較して非常に小さい面積部分にイオン注入する工程であれば、ＥＳＤ保護素子以外の他の半導体素子を形成するためのイオン注入工程に本発明を適用することも可能である。
【００３２】
また、上記実施の形態では、スクライブライン１７上に位置するダミーの開孔パターンをレジストパターンに形成しているが、スクライブライン上としたのは比較的にダミーのイオン注入領域を配置し易いからである。従って、ダミーの開孔パターンを形成する位置はスクライブライン上に限定されるものではなく、ダミーのイオン注入領域を配置しても回路的に全く影響を与えない場所であれば、チップ形成領域上に位置するダミーの開孔部をレジストパターンに形成することも可能であり、それにより本実施の形態と同様の効果を得ることができる。この場合、チップ形成領域に配置したダミーのイオン注入領域へのイオン注入によりチップ形成領域内の素子や回路が影響を受けないように、ダミーのイオン注入領域と該素子や該回路との分離幅を必要十分に設けることが好ましい。
【００３３】
また、上記実施の形態では、スクライブライン１７上に位置するダミーの開孔パターンをレジストパターンに形成しているが、スクライブライン上に位置するダミーの開孔パターンに加えて、チップ形成領域上に位置するダミーの開孔パターンをレジストパターンに形成することも可能である。それにより本実施の形態と同様の効果を得ることができる。この場合も、チップ形成領域に配置したダミーのイオン注入領域へのイオン注入によりチップ形成領域内の素子や回路が影響を受けないように、ダミーのイオン注入領域と該素子や該回路との分離幅を必要十分に設けることが好ましい。
【００３４】
また、本発明は上記実施の形態に限定されず、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態による半導体装置の製造方法を示す断面図。
【図２】本発明の実施の形態による半導体装置の製造方法を示す断面図。
【図３】本発明の実施の形態による半導体装置の製造方法を示す断面図。
【図４】従来の半導体装置の製造方法の一工程を示す平面図。
【符号の説明】
１１…Ｎ型シリコン基板（ウエハ）、１２…主面、１３…活性領域、１４…素子分離膜、１５ａ…開孔部、１５ｂ…ダミーの開孔部、１６…レジストパターン、１７…スクライブライン、１８…Ｐ型不純物領域、１９…レジストパターン、２１ａ…開孔部、２１ｂ…ダミーの開孔部、２２ａ，２２ｂ，２３ａ，２３ｂ…不純物領域、２４，２５…側壁、２６…スペーサ領域、２７…誘電体物質層、２７ａ，２７ｂ…接続孔、２８…アノード電極、２９…カソード電極、１０１…チップ形成領域、１０２…スクライブライン、１０３…イオン注入領域、１０４…レジストパターン
【図１】
2005038989.tif 000003
【図２】
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【図３】
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【図４】
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