(57)【要約】【課題】半導体部の不純物濃度プロファイルを容易に制御できるイメージセンサの製造方法を提供する。【解決手段】導電型がＰ型の第１領域２の上に、エピタキシャル成長により、導電型がＮ型である第１エピタキシャル層３１が形成される。続いて、第１エピタキシャル層３１の上に、エピタキシャル成長により、導電型がＰ−型である第２エピタキシャル層３２が形成される。続いて、上記第２エピタキシャル層３２の表層部の所定の領域に、Ｐ型ヘの制御のための不純物およびＮ型ヘの制御のための不純物が注入される。その後、これらの不純物が同時に熱拡散されて、ウェル層１５，１９，１３が形成される。【選択図】        図２
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【特許請求の範囲】
【請求項１】
第１導電型の第１領域および上記第１導電型とは異なる第２導電型の第２領域を含む第１フォトダイオードと、上記第２領域および上記第１導電型の第３領域を含む第２フォトダイオードとを有するセンサ部が複数個配列されたイメージセンサの製造方法であって、
半導体基板の上に形成された上記第１領域の上に、エピタキシャル成長により上記第２導電型の上記第２領域を形成する工程と、
上記第２領域の上に、エピタキシャル成長により上記第１導電型の上記第３領域を形成する工程とを含むことを特徴とするイメージセンサの製造方法。
【請求項２】
上記第２領域を形成する工程が、上記第２領域に相当する領域を含む領域に上記第２導電型の第１エピタキシャル層を形成する工程を含み、
上記第３領域を形成する工程が、上記第３領域に相当する領域を含む領域に上記第１導電型の第２エピタキシャル層を形成する工程を含み、
上記第１エピタキシャル層から上記第２エピタキシャル層に至る所定の領域に上記第１導電型への制御のための不純物を導入して、上記第３領域より不純物濃度が高い上記第１導電型のウェル層を形成することにより、上記ウェル層により上記第１エピタキシャル層が分離されてなる上記第２領域、および上記ウェル層により上記第２エピタキシャル層が分離されてなる上記第３領域を形成する工程をさらに含むことを特徴とする請求項１記載のイメージセンサの製造方法。
【請求項３】
上記第３領域の表層部に、上記第１導電型への制御のための不純物を導入して、上記第３領域の他の部分より不純物濃度が高い上記第１導電型の第４領域を形成する工程をさらに含むことを特徴とする請求項１または２記載のイメージセンサの製造方法。
【請求項４】
半導体基板に形成された第１導電型の第１領域と、
この第１領域の上にエピタキシャル成長により形成された上記第１導電型とは異なる第２導電型の第２領域と、
この第２領域の上にエピタキシャル成長により形成された上記第１導電型の第３領域とを含み、
上記第１領域および上記第２領域を含む第１フォトダイオードと、上記第２領域および上記第３領域を含む第２フォトダイオードとを有するセンサ部が複数個配列されたことを特徴とするイメージセンサ。
【請求項５】
複数の上記第２および第３領域を備え、
上記第３領域より不純物濃度が高く、隣接する上記センサ部の上記第２および第３領域の間に配置された上記第１導電型のウェル層をさらに含むことを特徴とする請求項４記載のイメージセンサ。
【請求項６】
上記第３領域の表層部に形成され、上記第３領域の他の部分より不純物濃度が高い上記第１導電型の第４領域をさらに含むことを特徴とする請求項４または５記載のイメージセンサ。
【請求項７】
上記第１および第２フォトダイオードに逆バイアス電圧を印加するための電源をさらに含むことを特徴とする請求項４ないし６のいずれかに記載のイメージセンサ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フォトダイオードを含む複数のセンサ部を備えたイメージセンサに関する。
【０００２】
【従来の技術】
イメージセンサには、フォトダイオードを備えた複数のセンサ部が配列されていて、そのセンサ部の配列方向に関する光量の分布を測定できるようになっている。このようなフォトダイオードは、従来は、たとえば、導電型がＮ型の半導体基板（以下、「第１領域」という。）の表層部にＰ型への制御のための不純物を注入して拡散させることにより製造されていた。これにより、導電型がＮ型の第１領域と、その上に形成された導電型がＰ型である領域（以下、「第２領域」という。）とを含む第１フォトダイオードが得られる（たとえば、下記特許文献１参照）。
【０００３】
さらに、第２領域の上に導電型がＮ型である領域（以下、「第３領域」という。）が形成されることがある。この場合、第１フォトダイオードに加えて、第２領域と第３領域とを含む第２フォトダイオードが得られる。この場合、第１および第２フォトダイオードに逆バイアス電圧を印加することにより、第２領域を容易に空乏化することができる。
第２領域が完全に空乏化されている場合、同じ光量に対するフォトダイオードによる光起電力（光電流）が最大になるとともに、フォトダイオードの容量は最小となる。
【０００４】
このような第３領域は、第２領域を含む領域にＮ型への制御のための不純物を拡散させることにより形成される。
【０００５】
【特許文献１】
特開２０００一３１２０２４号公報
【０００６】
【発明が解決しようとする課題】
ところが、第２領域および第３領域は、所定の不純物濃度プロファイル（所定の厚さおよび所定の不純物濃度）を有して形成されていなければ、第２領域を完全に空乏化することができないが、拡散により正確に不純物濃度プロファイルを制御するのは困難であった。
そこで、この発明の目的は、半導体部の不純物濃度プロファイルを容易に制御できるイメージセンサの製造方法を提供することである。
【０００７】
この発明の他の目的は、半導体部の不純物濃度プロファイルを容易に制御して製造できるイメージセンサを提供することである。
【０００８】
【課題を解決するための手段および発明の効果】
上記の課題を解決するための請求項１記載の発明は、第１導電型の第１領域（２）および上記第１導電型とは異なる第２導電型の第２領域（８）を含む第１フォトダイオード（２４）と、上記第２領域および上記第１導電型の第３領域（９）を含む第２フォトダイオード（２５）とを有するセンサ部（５）が複数個配列されたイメージセンサ（１）の製造方法であって、半導体基板（Ｓ）の上に形成された上記第１領域の上に、エピタキシャル成長により上記第２導電型の上記第２領域を形成する工程と、上記第２領域の上に、エピタキシャル成長により上記第１導電型の上記第３領域を形成する工程とを含むことを特徴とするイメージセンサの製造方法である。
【０００９】
なお、括弧内の英数字は後述の実施形態における対応構成要素等を示す。以下、この項において同じ。
この発明によれば、第２領域および第３領域は、エピタキシャル成長により形成される。エピタキシャル成長により、不純物濃度を容易に制御して半導体層を形成できるので、第２および第３領域の不純物濃度を正確に所定の濃度にできるとともに、第２および第３領域の厚さを正確に所定の厚さにできる。すなわち、このイメージセンサの製造方法により、第２および第３領域の不純物濃度プロファイルを容易に制御できる。
【００１０】
第２および第３領域の濃度プロファイルを適当なものとすることにより、第１および第２フォトダイオード（第１領域と第２領域とによるＰＮ接合、および第２領域と第３領域とによるＰＮ接合）に所定の逆バイアス電圧が印加されたときに、第２領域が完全に空乏化するようにすることができる。この場合、第１および第２フォトダイオードの同じ光量に対する光起電力（光電流）が最大になるとともに、当該フォトダイオードの容量は最小となる。すなわち、センサ部を高感度化できる。
【００１１】
第１領域は、半導体基板自体であってもよい。また、第１領域は、所定の領域に第１導電型への制御のための不純物が注入された半導体基板上にエピタキシャル層を形成した後、当該不純物を半導体基板およびエピタキシャル層に熱拡散させてなる埋め込み層であってもよい。
請求項２記載の発明は、上記第２領域を形成する工程が、上記第２領域に相当する領域を含む領域に上記第２導電型の第１エピタキシャル層（３１）を形成する工程を含み、上記第３領域を形成する工程が、上記第３領域に相当する領域を含む領域に上記第１導電型の第２エピタキシャル層（３２）を形成する工程を含み、上記第１エピタキシャル層から上記第２エピタキシャル層に至る所定の領域に上記第１導電型への制御のための不純物を導入して、上記第３領域より不純物濃度が高い上記第１導電型のウェル層（１３）を形成することにより、上記ウェル層により上記第１エピタキシャル層が分離されてなる上記第２領域、および上記ウェル層により上記第２エピタキシャル層が分離されてなる上記第３領域を形成する工程をさらに含むことを特徴とする請求項１記載のイメージセンサの製造方法である。
【００１２】
この発明によれば、隣接する第２および第３領域がウェル層で分離された複数のセンサ部を形成できる。
また、第２領域は導電型が異なる第１領域およびウェル層に囲まれるので、ＰＮ接合によりセンサ部は電気的に分離される。したがって、隣接するセンサ部間でリークする電流を少なくすることができる。これにより、各センサ部で生じる光起電力による光電流を独立して取り出すことができるので、各センサ部で受けられた光量を正確に測定できる。
【００１３】
このイメージセンサの製造方法は、上記ウェル層を形成する工程の後、上記ウェル層の表面およびその近傍を選択的に酸化させて、素子分離領域を形成する工程をさらに含んでいてもよい。ウェル層に加えて、素子分離領域が形成されていることにより、隣接するセンサ部間でリークする電流をさらに少なくすることができる。半導体部がシリコンからなる場合、素子分離領域を形成する工程は、たとえば、ＬＯＣＯＳ（ｌｏｃａｌｉｚｅｄ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）技術によるものとすることができる。
【００１４】
このイメージセンサの製造方法は、上記半導体基板に、機能素子を形成する工程をさらに含んでいてもよい。これにより、１つの半導体基板上にセンサ部と機能素子とが形成されたイメージセンサを製造できる。半導体基板に形成される機能素子は、たとえば、ＮチャネルＭＯＳおよびＰチャネルＭＯＳであってもよい。すなわち、上記イメージセンサの製造方法は、上記半導体基板に、ＣＭＯＳ（ｃｏｍｐｌｅｍｅｎｔａｒｙ  ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）を形成する工程を含んでいてもよい。
【００１５】
請求項３記載の発明は、上記第３領域の表層部に、上記第１導電型への制御のための不純物を導入して、上記第３領域の他の部分より不純物濃度が高い上記第１導電型の第４領域（１０）を形成する工程をさらに含むことを特徴とする請求項１または２記載のイメージセンサの製造方法である。
この発明によれば、第３領域の表層部に、第３領域の一部をなす第４領域が形成される。第４領域は第３領域の他の部分より不純物濃度が高くされているので、第２フォトダイオードに逆バイアス電圧が印加された場合でも、第４領域の表面まで空乏層が広がらないようにすることができる。このため、第２エピタキシャル層（第３領域）の表面に欠陥が導入されていた場合でも、この欠陥による電流のリークが生じないようにすることができる。
【００１６】
請求項４記載の発明は、半導体基板（Ｓ）に形成された第１導電型の第１領域（２）と、この第１領域の上にエピタキシャル成長により形成された上記第１導電型とは異なる第２導電型の第２領域（８）と、この第２領域の上にエピタキシャル成長により形成された上記第１導電型の第３領域（９）とを含み、上記第１領域および上記第２領域を含む第１フォトダイオード（２４）と、上記第２領域および上記第３領域を含む第２フォトダイオード（２５）とを有するセンサ部（５）が複数個配列されたことを特徴とするイメージセンサ（１）である。
【００１７】
このイメージセンサは、請求項１記載の製造方法により製造することができ、請求項１記載の製造方法と同様の効果を奏することができる。
請求項５記載の発明は、複数の上記第２および第３領域を備え、上記第３領域より不純物濃度が高く、隣接する上記センサ部の上記第２および第３領域の間に配置された上記第１導電型のウェル層（１３）をさらに含むことを特徴とする請求項４記載のイメージセンサである。
【００１８】
このイメージセンサは、請求項２記載の製造方法により製造することができ、請求項２記載の製造方法と同様の効果を奏することができる。
上記ウェル層の上には、酸化物からなる素子分離領域が形成されていてもよい。この場合、素子分離領域の幅は、ウェル層の幅より広いことが好ましい。また、上記半導体基板には、機能素子が形成されていてもよい。機能素子は、たとえば、ＮチャネルＭＯＳおよびＰチャネルＭＯＳであってもよい。すなわち、上記半導体基板には、ＣＭＯＳが形成されていてもよい。
【００１９】
請求項６記載の発明は、上記第３領域の表層部に形成され、上記第３領域の他の部分より不純物濃度が高い上記第１導電型の第４領域（１０）をさらに含むことを特徴とする請求項４または５記載のイメージセンサである。
このイメージセンサは、請求項３記載の製造方法により製造することができ、請求項３記載の製造方法と同様の効果を奏することができる。
請求項７記載の発明は、上記第１および第２フォトダイオードに逆バイアス電圧を印加するための電源（２３）をさらに含むことを特徴とする請求項４ないし６のいずれかに記載のイメージセンサである。
【００２０】
この発明によれば、電源により、第１および第２フォトダイオード（第１領域と第２領域とによるＰＮ接合、および第２領域と第３領域とによるＰＮ接合）に逆バイアス電圧を印加して、第２領域をほぼ完全に空乏化できる。
【００２１】
【発明の実施の形態】
以下では、添付図面を参照して、本発明の実施の形態について詳細に説明する。
図１は、本発明の一実施形態に係るイメージセンサの構造を示す図解的な断面図である。
このイメージセンサ１は、シリコン基板Ｓに形成された導電型がＰ型の第１領域２、ならびにその上に形成されたセンサ部形成領域３および機能素子形成領域４を含んでいる。第１領域２は、たとえば、Ｐ型への制御のための不純物が導入されてなるシリコン基板Ｓ自体であってもよい。
【００２２】
センサ部形成領域３には、受光により光起電力を生じる複数のセンサ部５がシリコン基板Ｓの表面に沿って配列されている。各センサ部５では、受ける光量に応じた光起電力が生じる。このため、各センサ部５で生じる光起電力による光電流を測定することにより、センサ部５の配列方向に関する光量の分布を測定できる。
機能素子形成領域４には、機能素子としてＮチャネルＭＯＳ６ＮとＰチャネルＭＯＳ６Ｐとが形成されている。すなわち、このイメージセンサ１には、ＮチャネルＭＯＳ６ＮおよびＰチャネルＭＯＳ６Ｐを含むＣＭＯＳ６が形成されている。センサ部形成領域３と機能素子形成領域４（ＣＭＯＳ６のＰチャネルＭＯＳ６Ｐ）との間には、分離部７が形成されている。分離部７により、センサ部形成領域３と機能素子形成領域４とは、電気的に分離されている。
【００２３】
分離部７は、イメージセンサ１の表層部に形成されたＬＯＣＯＳ（ｌｏｃａｌｉｚｅｄ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）による素子分離領域１２、および第１領域２と素子分離領域１２との間に渡って設けられた導電型がＰ型のウェル層１３を含んでいる。ウェル層１３の幅は、素子分離領域１２の幅より小さく、たとえば、９μｍ程度である。
センサ部５とＣＭＯＳ６とが１つのシリコン基板Ｓ上に形成されていることにより、センサ部５による光電流の生成と、ＣＭＯＳ６による信号処理とが１つのシリコン基板Ｓ上で実施されるようになっている。
【００２４】
センサ部５は、シリコン基板Ｓ上にエピタキシャル成長により形成された導電型がＮ型の第２領域８、および第２領域８の上にエピタキシャル成長により形成された導電型がＰ−型の第３領域９を含んでいる。すなわち、センサ部５は、エピタキシャル成長により形成され導電型が異なる２つの層を含んでいる。第２領域８の不純物濃度は、たとえば、１×１０１５ｃｍ−３以下（たとえば、７×１０１４ｃｍ−３ないし１×１０１５ｃｍ−３）である。
【００２５】
第３領域９は、センサ部５の表面近傍で中央部を除く領域に形成されており、第３領域９の表層部には、導電型がＰ＋型である第４領域１０が形成されている。以上のように、センサ部形成領域３は、導電型がＰ型のシリコン基板Ｓ上に、主として、導電型がＮ型でエピタキシャル成長により形成された第２領域８、導電型がＰ−型でエピタキシャル成長により形成された第３領域９、および導電型がＰ＋型である第４領域１０が順に形成されてなる４層構造を有している。
【００２６】
また、第２領域８の上で、シリコン基板Ｓを垂直に見る平面視においてセンサ部５のほぼ中央部には、導電型がＮ＋型である第５領域１１が形成されている。第３領域９と第５領域１１との間には、第２領域８が入り込んでいる。
隣接するセンサ部５の間には分離部７が形成されている。隣接するセンサ部５の間に形成された分離部７と、センサ部形成領域３と機能素子形成領域４との間に形成された分離部７とは、同様の構造を有する。分離部７に備えられたウェル層１３の不純物濃度は、第３領域９における第４領域１０を除く領域の不純物濃度より高い。
【００２７】
分離部７により、隣接するセンサ部５の第２および第３領域８，９の間が電気的に分離されている。これにより、各センサ部５で生じた電流が隣のセンサ部５にリークし難くなっている。ウェル層１３に加えて素子分離領域１２が形成されていることにより、隣接するセンサ部５間でリークする電流が少なくされている。これにより、このイメージセンサ１は、各センサ部５で生じた電流を独立に取り出すことができるので、各センサ部５が受けた光量を正確に測定することができる。
【００２８】
各センサ部５は、第１領域２と第２領域８とを含む第１フォトダイオード２４、および第２領域８と第３領域９とを含む第２フォトダイオード２５を備えている。第１領域２は、分離部７により分断されておらず、複数のセンサ部５により共有された共通電極となっている。第５領域１１は、第１および第２フォトダイオード２４，２５のカソード取り出し領域として機能する。
センサ部形成領域３において、素子分離領域１２の下方（第１領域２側）で、ウェル層１３の周囲には、導電型がＮ＋型で第３領域９より不純物濃度が高くされた高濃度領域１４が形成されている。高濃度領域１４と第３領域９とは接している。素子分離領域１２の周辺には、素子分離領域１２の形成に伴って導入された欠陥が存在しており、高濃度領域１４は、この欠陥が導入された領域を含むより広い領域に形成されている。
【００２９】
第１領域２および第３領域９には、電源（基準電位）２３が接続されている。電源２３により、第１フォトダイオード２４（第１領域２と第２領域８とによるＰＮ接合）、および第２フォトダイオード２５（第２領域８と第３領域９とによるＰＮ接合）に逆バイアス電圧を印加できるようになっている。第２領域８および第３領域９の厚さおよび不純物濃度、ならびに第３領域９の配置は、第１および第２フォトダイオード２４，２５に所定の大きさの逆バイアス電圧が印加されたときに、第２領域８がほぼ完全に空乏化されるように設定されている。
【００３０】
このイメージセンサ１により、各センサ部５で受けられる光量の測定をするときは、電源２３により、第１および第２フォトダイオード２４，２５に、所定の大きさの逆バイアス電圧が印加され、第２領域８がほぼ完全に空乏化される。
センサ部５に光が照射されると、第１フォトダイオード２４および第２フォトダイオード２５において、その光量に応じた光起電力が生じ、これによる光電流が第２領域８側から第１および第３領域２，９側へと流れる。この際、第２領域８が完全に空乏化されていることにより、同じ光量に対する第１および第２フォトダイオード２４，２５による光電流は最大となるとともに、第１および第２フォトダイオード２４，２５の容量は最小となる。すなわち、センサ部５を高感度化できる。
【００３１】
また、第３領域９と高濃度領域１４とが接していることにより、第１および第２フォトダイオード２４，２５に逆バイアス電圧が印加されると、空乏層は高濃度領域１４内にも広がる。しかし、高濃度領域１４の不純物濃度が高くされていることにより、空乏層は、素子分離領域１２周辺の欠陥が導入されている領域には広がらないようにされている。換言すれば、高濃度領域１４の不純物濃度は、素子分離領域１２周辺の欠陥が導入されている領域に空乏層が広がらない程度に充分高くされている。これにより、イメージセンサ１の電気特性が変動することがないようにされている。
【００３２】
ＮチャネルＭＯＳ６Ｎは、第１領域２の上に形成された導電型がＰ型であるウェル層１５、ウェル層１５の表層部に対向配置された導電型がＮ型の一対のソース／ドレイン領域１６、およびウェル層１５の上に図示しないゲート絶縁膜を挟んで配置されたゲート電極１７を含んでいる。ゲート電極１７は、シリコン基板Ｓに垂直な平面視において、一対のソース／ドレイン領域１６にまたがる領域に設けられている。
【００３３】
一対のソース／ドレイン領域１６の間に一定の大きさの電圧を印加し、ゲート電極１７を所定の電位にすることにより、一対のソース／ドレイン領域１６の間で、ゲート絶縁膜近傍のウェル層１５中にチャネルが形成される。これにより、このチャネルに沿って電流（ドレイン電流）が流れる。
ＰチャネルＭＯＳ６Ｐは、第１領域２の上にエピタキシャル成長されてなる導電型がＮ型の領域１８の上に形成されており、領域１８の上に形成された導電型がＮ型であるウェル層１９、ウェル層１９の表層部に対向配置された導電型がＰ型の一対のソース／ドレイン領域２０、およびウェル層１９の上に図示しないゲート絶縁膜を挟んで配置されたゲート電極２１を含んでいる。ゲート電極２１は、シリコン基板Ｓに垂直な平面視において、一対のソース／ドレイン領域２０にまたがる領域に設けられている。
【００３４】
一対のソース／ドレイン領域２０の間に一定の大きさの電圧を印加し、ゲート電極２１を所定の電位にすることにより、一対のソース／ドレイン領域２０の間で、ゲート絶縁膜近傍のウェル層１９中にチャネルが形成される。これにより、このチャネルに沿って電流（ドレイン電流）が流れる。
隣接するＮチャネルＭＯＳ６Ｎのソース／ドレイン領域１６とＰチャネルＭＯＳ６Ｐのソース／ドレイン領域２０との間には、ＬＯＣＯＳによる素子分離領域２２が設けられていて電気的に絶縁されている。
【００３５】
図２は、図１のイメージセンサ１の製造方法を説明するための図解的な断面図である。
先ず、第１領域２（たとえば、導電型がＰ型のシリコン基板Ｓ）の上に、エピタキシャル成長により、導電型がＮ型である第１エピタキシャル層３１が形成される。続いて、第１エピタキシャル層３１の上に、エピタキシャル成長により、導電型がＰ−型である第２エピタキシャル層３２が形成される。この状態が、図２（ａ）に示されている。
【００３６】
第１および第２エピタキシャル層３１，３２は、図１のイメージセンサ１のウェル層１３，１９と比べて不純物濃度が低くされる。たとえば、第１エピタキシャル層３１の不純物濃度は、１×１０１５ｃｍ−３以下（たとえば、７×１０１４ｃｍ−３ないし１×１０１５ｃｍ−３）にされる。
エピタキシャル成長により、第１エピタキシャル層３１および第２エピタキシャル層３２の不純物濃度を、正確に所定の濃度に制御できるとともに、第１および第２エピタキシャル層３１，３２の厚さを、正確に所定の厚さにすることができる。
【００３７】
次に、第２エピタキシャル層３２の高濃度領域１４に相当する領域およびこの領域より浅い領域に、Ｎ型への制御のための不純物が導入される。続いて、上記第２エピタキシャル層３２の表層部でウェル層１５，１３に対応する領域に、Ｐ型への制御のための不純物が注入され、ウェル層１９に対応する領域にＮ型への制御のための不純物が注入される。その後、これらの不純物が同時に熱拡散されて、ウェル層１５，１９，１３が形成される。
【００３８】
第２エピタキシャル層３２および第１エピタキシャル層３１に対する拡散速度は、Ｐ型への制御のための不純物の方がＮ型への制御のための不純物より大きい。このため、Ｐ型への制御のための不純物が第１領域２に到達したときには、Ｎ型への制御のための不純物は、第１領域２に到達しておらず、このときに拡散を終了することにより、図２（ｂ）に示すように、第１領域２とウェル層１９との間に、第１エピタキシャル層３１の残部である導電型がＮ型の領域１８が形成される。
【００３９】
ウェル層１３により、センサ部形成領域３相当領域の第１および第２エピタキシャル層３１，３２は、センサ部５に相当する複数の領域に分離される。
その後、公知のＬＯＣＯＳ技術により、ウェル層１５，１９表面でウェル層１５とウェル層１９との境界部近傍の領域、およびウェル層１３の表面近傍の領域が選択的に酸化されて、素子分離領域２２，１２がそれぞれ形成される。素子分離領域１２の幅は、ウェル層１３の幅より広くされる。また、素子分離領域１２の下方（第１領域２側）には、導電型がＮ＋型の高濃度領域１４が形成される。この状態が、図２（ｃ）に示されている。
【００４０】
その後、図１のように、所定のパターンの開口を有するマスクを介したＰ型への制御のための不純物の注入および拡散により、ソース／ドレイン領域２０および第４領域１０が形成される。また、第２エピタキシャル層３２において、図１に示すイメージセンサ１の第３領域９を除く領域に相当する領域に、所定のパターンの開口を有するマスクを介して、Ｎ型への制御のための不純物が注入および拡散される。これにより、当該領域の導電型が、第１エピタキシャル層３１と同程度の不純物濃度を有するＮ型にされる。
【００４１】
さらに、所定のパターンの開口を有するマスクを介したＮ型への制御のための不純物の注入および拡散により、ソース／ドレイン領域１６および第５領域１１が形成される。第２エピタキシャル層３２の残部と第４領域１０とは、第３領域９となる。また、第２エピタキシャル層３２において、第３領域９と第５領域１１との間の部分は、第１エピタキシャル層３１の残部とともに、第２領域８となる。
【００４２】
その後、機能素子形成領域４の所定の領域に、ゲート絶縁膜およびゲート電極１７が形成されて、図１に示すイメージセンサ１が得られる。
以上のように、第２領域８および第３領域９は、エピタキシャル成長により形成されるので、第２および第３領域８，９の不純物濃度を容易に制御できる。
以上のイメージセンサ１の製造方法において、第１領域２として、導電型がＰ型にされたシリコン基板Ｓを使用することができ、シリコン基板Ｓに埋め込み層を形成する必要はない。このため、工数を少なくすることができる。
【００４３】
本発明の実施形態の説明は以上の通りであるが、本発明は他の形態でも実施できる。たとえば、第１領域２は、所定の領域にＰ型への制御のための不純物が注入されたシリコン基板上に第１エピタキシャル層３１を形成した後、当該不純物をシリコン基板および第１エピタキシャル層３１に熱拡散させてなる埋め込み層であってもよい。
イメージセンサ１の半導体部分の導電型は逆であってもよい。すなわち、上記の実施形態でＰ型の部分がＮ型で、上記の実施形態でＮ型の部分がＰ型であってもよい。
【００４４】
ウェル層１３の代わりに、第２および第３領域８，９（第１および第２エピタキシャル層３１，３２）を貫通してシリコン基板Ｓに至るトレンチ（ディープトレンチ）が形成されてなる分離部が形成されていてもよい。すなわち、第２および第３領域８，９（第１および第２エピタキシャル層３１，３２）の厚さより大きな深さ（たとえば、数μｍ）を有するディープトレンチが形成されていてもよい。
【００４５】
この場合、ディープトレンチの内部は、酸化シリコンやポリシリコンで埋められていてもよい。このようなディープトレンチの上に素子分離領域１２が形成されてなる分離部によっても、センサ部形成領域３と機能素子形成領域４との間、および複数のセンサ部５の間を電気的に良好に分離できる。
これらの方法によれば、工程は増えるものの、分離領域を小さくできるので、センサ部形成領域３を高密度に形成して、イメージセンサの分解能を向上できるようになる。
【００４６】
その他、特許請求の範囲に記載された事項の範囲で種々の変更を施すことが可能である。
【図面の簡単な説明】
【図１】本発明の一実施形態に係るイメージセンサの構造を示す図解的な断面図である。
【図２】図１のイメージセンサの製造方法を説明するための図解的な断面図である。
【符号の説明】
１  イメージセンサ
２  第１領域
５  センサ部
８  第２領域
９  第３領域
１０  第４領域
１３  ウェル層
２３  電源
２４  第１フォトダイオード
２５  第２フォトダイオード
３１  第１エピタキシャル層
３２  第２エピタキシャル層
Ｓ  シリコン基板
【図１】
2005038938.tif 000003
【図２】
2005038938.tif 000004