(57)【要約】【課題】不揮発性メモリセルの書き込み特性の向上を図るとともに、ロジック回路に含まれる電界効果トランジスタのゲート絶縁膜の信頼性向上を図ることができる半導体装置を提供する。また、工程数の削減を図ることができるとともに信頼性向上を図った膜を形成できる半導体装置の製造方法を提供する。【解決手段】半導体基板１上に順次、ゲート絶縁膜７、ポリシリコン膜８、酸化シリコン膜９および窒化シリコン膜１０を形成した後、フォトリソグラフィ技術およびエッチング技術を使用して、不揮発性メモリセル形成領域上にだけ上記形成した膜が残るようにする。続いて、ＩＳＳＧ酸化法を使用して、ゲート絶縁膜１３ａを形成するとともに、不揮発性メモリセル形成領域の窒化シリコン膜１０上に酸化シリコン膜１４を形成する。【選択図】    図９
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【特許請求の範囲】
【請求項１】
メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成した半導体装置であって、
前記第１電界効果トランジスタは、
（ａ）前記半導体基板上に形成された第１ゲート絶縁膜と、
（ｂ）前記第１ゲート絶縁膜上に形成されたフローティングゲート電極と、
（ｃ）前記フローティングゲート電極上に形成された第１絶縁膜と、
（ｄ）前記第１絶縁膜上に形成された第２絶縁膜と、
（ｅ）前記第２絶縁膜上に形成された第３絶縁膜と、
（ｆ）前記第３絶縁膜上に形成された第１ゲート電極とを有し、
前記第２電界効果トランジスタは、
（ｇ）前記半導体基板上に形成された第２ゲート絶縁膜と、
（ｈ）前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し、
前記第３絶縁膜と前記第２ゲート絶縁膜とは、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを前記半導体基板上で反応させることにより形成されたことを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置において、
前記第３絶縁膜は、前記第２ゲート絶縁膜を形成する過程で形成されたことを特徴とする半導体装置。
【請求項３】
請求項１記載の半導体装置において、
前記回路は、ロジック回路または前記不揮発性メモリセルを動作させるための回路であることを特徴とする半導体装置。
【請求項４】
請求項１記載の半導体装置において、
前記回路は、不揮発性メモリと並設されたマイコンを構成する回路の一部であることを特徴とする半導体装置。
【請求項５】
請求項１記載の半導体装置において、
前記第３絶縁膜および前記第２ゲート絶縁膜は、酸化シリコン膜より形成されていることを特徴とする半導体装置。
【請求項６】
メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成する半導体装置の製造方法であって、
（ａ）前記半導体基板上に前記第１電界効果トランジスタの第１ゲート絶縁膜を形成する工程と、
（ｂ）前記第１ゲート絶縁膜上に第１導体膜を形成する工程と、
（ｃ）前記第１導体膜上に第１絶縁膜を形成する工程と、
（ｄ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、
（ｅ）前記第２絶縁膜上にパターニングしたレジスト膜を形成する工程と、
（ｆ）前記レジスト膜をマスクとしたエッチングにより、前記不揮発性メモリセルの形成領域にだけ前記第１導体膜、前記第１絶縁膜および前記第２絶縁膜を残す工程と、
（ｇ）前記不揮発性メモリセルの形成領域に形成されている前記第１ゲート絶縁膜だけを残して、前記半導体基板上に形成した前記第１ゲート絶縁膜を除去する工程と、
（ｈ）前記第２絶縁膜上に第３絶縁膜を形成するとともに前記半導体基板上に前記第２電界効果トランジスタの第２ゲート絶縁膜を形成する工程とを備え、
前記（ｈ）工程は、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを前記半導体基板上で反応させることにより、前記第３絶縁膜および前記第２ゲート絶縁膜を形成することを特徴とする半導体装置の製造方法。
【請求項７】
（ｉ）前記第３絶縁膜および前記第２ゲート絶縁膜上に第２導体膜を形成する工程と、
（ｊ）前記第２導体膜をパターニングすることにより、前記第３絶縁膜上に前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第２ゲート絶縁膜上に前記第２電界効果トランジスタの第２ゲート電極を形成する工程と、
（ｋ）前記第１ゲート電極をマスクにしたエッチングにより、前記第３絶縁膜、前記第２絶縁膜および前記第１絶縁膜を介した前記第１ゲート電極下に、前記第１導体膜よりなるフローティングゲート電極を形成する工程とをさらに備えることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
請求項６記載の半導体装置の製造方法において、
前記回路は、ロジック回路または前記不揮発性メモリセルを動作させるための回路であることを特徴とする半導体装置の製造方法。
【請求項９】
請求項６記載の半導体装置の製造方法において、
前記回路は、不揮発性メモリと並設されたマイコンを構成する回路の一部であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項６記載の半導体装置の製造方法において、
前記第２絶縁膜は、窒化シリコン膜であり、前記第３絶縁膜は、酸化シリコン膜であり、
前記（ｈ）工程は、大気圧より圧力を減少させた状態で、前記水素ガスと前記酸素ガスとを前記半導体基板上で反応させることにより、前記窒化シリコン膜を浸食するようにして前記酸化シリコン膜を形成し、前記窒化シリコン膜の膜厚を調整することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特にメモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと第２電界効果トランジスタを含む回路とを形成した半導体装置およびその製造方法に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来から同一の半導体チップ（半導体基板）上にメモリとこのメモリを駆動するための周辺回路およびロジック回路を混載した半導体装置がある。
【０００３】
この半導体装置に形成されるメモリには、電源が入っているときだけ記憶し続ける揮発性メモリと、電源が切れても記憶を失わない不揮発性メモリとがあり、不揮発性メモリとしては、例えば電気的に情報の書き込み・消去が可能なＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｒｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）がある。これら揮発性メモリや不揮発性メモリなどのメモリは、１ビットの情報を記憶するメモリセルを単位とし、このメモリセルが二次元状に多数配列された構成をしている。
【０００４】
上記したＥＥＰＲＯＭに含まれる不揮発性メモリセルの電界効果トランジスタは、半導体基板のチャネル形成領域上に、ゲート絶縁膜を介してフローティングゲート電極が設けられ、このフローティングゲート電極上に、層間絶縁膜を介してコントロールゲート電極が設けられた構成をしている。このような構成においては、フローティングゲート電極に電荷が蓄積されているか否かによって、コントロールゲート電極のしきい値電圧が変化する。そして、このしきい値電圧の変化を利用することにより、不揮発性メモリセルは、１ビットの情報を記憶している。
【０００５】
フローティングゲート電極に蓄積された電荷の有無によって情報を記憶する不揮発性メモリセルの電界効果トランジスタでは、フローティングゲート電極に蓄積された電荷がコントロールゲート電極へリークすると、情報が消失してしまう。したがって情報の消失を防止するため、フローティングゲート電極とコントロールゲート電極との間に層間絶縁膜が設けられており、この層間絶縁膜は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜を順次積層した３層の積層膜（ＯＮＯ膜）より形成されている。実際には、上層の酸化シリコン膜がその後の工程における洗浄などによって削られることを防止するため、上層の酸化シリコン膜上に保護膜として窒化シリコン膜を積層した４層の積層膜（ＯＮＯＮ膜）が形成されている。
【０００６】
半導体チップ上には、上記した不揮発性メモリセルの他に、不揮発性メモリセルを駆動するための周辺回路やロジック回路に含まれる電界効果トランジスタがあり、これらは例えば以下に示すようにして形成される。
【０００７】
第１の方法として、不揮発性メモリセル形成領域に順次ゲート絶縁膜、導体膜（後の工程でフローティングゲート電極に加工される膜）および４層の積層膜（ＯＮＯＮ膜）を形成し、その後、周辺回路やロジック回路の電界効果トランジスタのゲート絶縁膜を形成する方法がある。すなわち、４層の積層膜と、周辺回路およびロジック回路の電界効果トランジスタのゲート絶縁膜を別々の工程で形成する方法がある。
【０００８】
第２の方法として、不揮発性メモリセルのゲート絶縁膜、フローティングゲート電極となる導体膜および導体膜上に３層の積層膜（ＯＮＯ膜）を順次形成するが、３層目の酸化シリコン膜を形成する際に、周辺回路のゲート絶縁膜も同時に形成する方法がある（例えば、特許文献１参照）。
【０００９】
【特許文献１】
特開平９−１０７０８６号公報（第６頁、図１０〜図１１）
【００１０】
【発明が解決しようとする課題】
しかし、上記した第１の方法では、３層の積層膜（ＯＮＯ膜）上に保護膜である窒化シリコン膜が形成されているため、この窒化シリコン膜の膜厚の分だけ、フローティングゲート電極とコントロールゲート電極間の容量値が減少してしまう。したがって、書き込み時におけるフローティングゲート電極の電圧が相対的に低くなってしまい、書き込み特性の向上を図ることが難しくなる問題点がある。また、４層の積層膜（ＯＮＯＮ膜）を形成するため、製造工程数が多くなってしまう問題点がある。
【００１１】
上記した第２の方法では、３層の積層膜（ＯＮＯ膜）の上部の酸化シリコン膜は、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって形成され、周辺回路の電界効果トランジスタのゲート絶縁膜は、ＣＶＤ法またはＣＶＤ法および熱酸化法とを組み合わせた方法により形成されている。したがって、周辺回路の電界効果トランジスタのゲート絶縁膜は、従来のように熱酸化法で形成したゲート絶縁膜に比べて絶縁耐性などの点で信頼性が劣る問題点がある。
【００１２】
本発明の目的は、メモリ用の第１電界効果トランジスタを含む不揮発性メモリセルと第２電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成された半導体装置、あるいは不揮発性メモリ用の第１電界効果トランジスタとマイコン用の第２電界効果トランジスタが同一半導体基板上に形成された半導体装置において、第１電界効果トランジスタの書き込み特性の向上を図るとともに、第２電界効果トランジスタのゲート絶縁膜の信頼性向上を図ることができる半導体装置を提供することにある。
【００１３】
また、本発明の他の目的は、メモリ用の第１電界効果トランジスタを含む不揮発性メモリセルと第２電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成する半導体装置の製造方法、あるいは不揮発性メモリ用の第１電界効果トランジスタとマイコン用の第２電界効果トランジスタを同一半導体基板上に形成する半導体装置の製造方法において、工程数の削減を図ることができるとともに信頼性向上を図った膜を形成できる半導体装置の製造方法を提供することにある。
【００１４】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１５】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
【００１６】
本発明の半導体装置は、メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと第２電界効果トランジスタを含む回路とを半導体基板上の異なる領域に形成した半導体装置であって、前記第１電界効果トランジスタは、（ａ）前記半導体基板上に形成された第１ゲート絶縁膜と、（ｂ）前記第１ゲート絶縁膜上に形成されたフローティングゲート電極と、（ｃ）前記フローティングゲート電極上に形成された第１絶縁膜と、（ｄ）前記第１絶縁膜上に形成された第２絶縁膜と、（ｅ）前記第２絶縁膜上に形成された第３絶縁膜と、（ｆ）前記第３絶縁膜上に形成された第１ゲート電極とを有し、前記第２電界効果トランジスタは、（ｇ）前記半導体基板上に形成された第２ゲート絶縁膜と、（ｈ）前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有し、前記第３絶縁膜と前記第２ゲート絶縁膜とは、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを前記半導体基板上で反応させることにより形成されたことを特徴とするものである。
【００１７】
また、本発明の半導体装置の製造方法は、メモリ用の第１電界効果トランジスタを含む書き換え可能な不揮発性メモリセルと、第２電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成する半導体装置の製造方法であって、（ａ）前記半導体基板上に前記第１電界効果トランジスタの第１ゲート絶縁膜を形成する工程と、（ｂ）前記第１ゲート絶縁膜上に第１導体膜を形成する工程と、（ｃ）前記第１導体膜上に第１絶縁膜を形成する工程と、（ｄ）前記第１絶縁膜上に第２絶縁膜を形成する工程と、（ｅ）前記第２絶縁膜上にパターニングしたレジスト膜を形成する工程と、（ｆ）前記レジスト膜をマスクとしたエッチングにより、前記不揮発性メモリセルの形成領域にだけ前記第１導体膜、第１絶縁膜および第２絶縁膜を残す工程と、（ｇ）前記不揮発性メモリセルの形成領域に形成されている前記第１ゲート絶縁膜だけを残して、前記半導体基板上に形成した前記第１ゲート絶縁膜を除去する工程と、（ｈ）前記第２絶縁膜上に第３絶縁膜を形成するとともに前記半導体基板上に前記第２電界効果トランジスタの第２ゲート絶縁膜を形成する工程とを備え、前記（ｈ）工程は、大気圧より圧力を減少させた状態で、水素ガスと酸素ガスとを前記半導体基板上で反応させることにより、前記第３絶縁膜および前記第２ゲート絶縁膜を形成することを特徴とするものである。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。また、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００１９】
本実施の形態は、書き換え可能な不揮発性メモリとロジック回路とを半導体チップ上に混載した半導体装置に本発明を適用したものである。すなわち、本実施の形態は、ロジック回路、書き換え可能な不揮発性メモリセルおよびこの不揮発性メモリセルを駆動する周辺回路とを備える半導体装置に本発明を適用したものである。
【００２０】
図１は、半導体基板（半導体チップ）１上の異なる領域に形成されたＭＩＳトランジスタ（第２電界効果トランジスタ）Ｑ１〜Ｑ３、電界効果トランジスタ（第１電界効果トランジスタ）Ｑ４および配線の一部を示した断面図である。図１において、半導体基板１上の左側の領域から順に１．８Ｖ系ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域、ＨＶ（Ｈｉｇｈ  Ｖｏｌｔａｇｅ）系ＭＩＳトランジスタ形成領域を示しており、一番右側の領域が書き換え可能な不揮発性メモリセル形成領域を示している。
【００２１】
つまり、図１においては、一番左側の領域に形成されるＭＩＳトランジスタＱ１が最も低電力で高速に動作するＭＩＳトランジスタであり、右側の領域にいくにつれて動作電圧が高く高耐圧のＭＩＳトランジスタが形成され、最も右側には不揮発性メモリセルが形成されるようになっている。
【００２２】
半導体基板１の各領域には、素子を分離する素子分離領域２が形成されており、素子分離領域２によって分離されたそれぞれの活性領域には、ｐ型ウェル３、４、５、６が形成されている。すなわち、１．８Ｖ系ＭＩＳトランジスタ形成領域にはｐ型ウェル３が形成され、３．３Ｖ系ＭＩＳトランジスタ形成領域にはｐ型ウェル４が形成されている。同様に、ＨＶ系ＭＩＳトランジスタ形成領域にはｐ型ウェル５が形成され、不揮発性メモリセル形成領域にはｐ型ウェル６が形成されている。
【００２３】
次に、ｐ型ウェル３上には低耐圧で高速に動作する１．８Ｖ系のＭＩＳトランジスタＱ１が形成されており、ｐ型ウェル４上には、ＭＩＳトランジスタＱ１よりも高耐圧な３．３Ｖ系のＭＩＳトランジスタＱ２が形成されている。同様に、ｐ型ウェル５上には、３．３Ｖ系のＭＩＳトランジスタＱ２より高耐圧なＨＶ（例えば５Ｖなど）系のＭＩＳトランジスタＱ３が形成されており、ｐ型ウェル６上には、電界効果トランジスタＱ４が形成されている。
【００２４】
半導体基板１上には、不揮発性メモリと並設されたマイコンを構成する回路、ロジック回路、不揮発性メモリセルおよび不揮発性メモリセルを駆動する周辺回路などが形成されるが、数値計算、論理演算、比較・判断などの処理をするロジック回路やマイコンを構成する回路には、例えば上記したＭＩＳトランジスタＱ１〜Ｑ３が含まれている。すなわち、ロジック回路やマイコンを構成する回路は、動作電圧の相対的に低い約１．８Ｖ系のＭＩＳトランジスタＱ１から相対的に高耐圧なＨＶ系のＭＩＳトランジスタＱ３まで幅広いトランジスタが使用されている。
【００２５】
不揮発性メモリセルを駆動する周辺回路としては、例えば電源電圧からその数倍の電圧を生成する昇圧回路、昇圧用クロック回路、電圧クランプ回路、不揮発性メモリセルアレイの行や列を選択するカラムデコーダやロウデコーダ、カラムラッチ回路、ＷＥＬＬ制御回路などがあり、これらの回路は、相対的に高耐圧なＨＶ系のＭＩＳトランジスタＱ３から構成されている。
【００２６】
不揮発性メモリセルには、電界効果トランジスタＱ４が形成されており、半導体基板１上にはこの不揮発性メモリセルを２次元上に配置した不揮発性メモリセルアレイが形成されている。
【００２７】
次に、図１に示すＭＩＳトランジスタＱ１〜Ｑ３および電界効果トランジスタＱ４の構成について説明する。
【００２８】
まず、ＭＩＳトランジスタＱ１は、以下に示す構成をしている。すなわち、半導体基板１内に形成されたｐ型ウェル３上に、ゲート絶縁膜（第２ゲート絶縁膜）１３ｃが形成されており、このゲート絶縁膜１３ｃ上にゲート電極（第２ゲート電極）２１が形成されている。このゲート電極２１は、例えばポリシリコン膜１９と低抵抗化を図るためポリシリコン膜１９上に形成されたコバルトシリサイド膜４３より形成されている。なお、低抵抗化のためポリシリコン膜１９上に形成される膜は、コバルトシリサイド膜４３に限定されず、例えばチタンシリサイド膜やニッケルシリサイド膜であってもよい。
【００２９】
ゲート絶縁膜１３ｃは、ＩＳＳＧ酸化（Ｉｎ−Ｓｉｔｕ  Ｓｔｅａｍ  Ｇｅｎｅｒａｔｅｄ  Ｏｘｉｄａｔｉｏｎ）法を使用して形成された、厚さ約４．２ｎｍの酸化シリコン膜である。ＩＳＳＧ酸化法については、後述する製造方法で述べるが、簡単にいうと大気圧より減圧しながら半導体基板１を加熱した状態で、水素ガスと酸素ガスとを半導体基板１上で反応させることにより、酸化シリコン膜を形成する方法である。
【００３０】
ＩＳＳＧ酸化法によれば、水素の還元作用により信頼性の高い膜を形成することができる。つまり、絶縁耐性に優れ、ＴＤＤＢ（Ｔｉｍｅ  Ｄｅｐｅｎｄｅｎｔ  Ｄｉｅｌｅｃｔｒｉｃ  Ｂｒｅａｋｄｏｗｎ）寿命の長い膜を形成することができる。なお、ゲート絶縁膜が厚さ約４．２ｎｍと薄いのは、低耐圧で高速性を有するトランジスタを形成するためである。
【００３１】
ゲート電極２１の側壁には、ＭＩＳトランジスタＱ１のソース領域およびドレイン領域をＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造にするため、サイドウォール３４が形成されており、このサイドウォール３４下のｐ型ウェル３内には、半導体領域である低濃度ｎ型不純物拡散領域２６、２７が形成されている。低濃度ｎ型不純物拡散領域２６、２７の外側には、半導体領域である高濃度ｎ型不純物拡散領域３５、３６が形成されており、上部には低抵抗化を図るためコバルトシリサイド膜４３が形成されている。
【００３２】
そして、低濃度ｎ型不純物拡散領域２６、高濃度ｎ型不純物拡散領域３５およびコバルトシリサイド膜４３によりＭＩＳトランジスタＱ１のソース領域が形成され、低濃度ｎ型不純物拡散領域２７、高濃度ｎ型不純物拡散領域３６およびコバルトシリサイド膜４３により、ＭＩＳトランジスタＱ１のドレイン領域が形成される。
【００３３】
次に、ＭＩＳトランジスタＱ２の構成について説明する。ＭＩＳトランジスタＱ２の構成は、ＭＩＳトランジスタＱ１の構成とほぼ同様であり、大きく異なる点は、ゲート絶縁膜の膜厚である。
【００３４】
図１において、ＭＩＳトランジスタＱ２は、まず半導体基板１内のｐ型ウェル４上に形成されたゲート絶縁膜（第２ゲート絶縁膜）１７と、このゲート絶縁膜１７上に形成されたゲート電極（第２ゲート電極）２２とを有している。このゲート電極２２は、ポリシリコン膜１９と低抵抗化を図るためにポリシリコン膜１９上に形成されたコバルトシリサイド膜４３より形成されている。
【００３５】
ゲート絶縁膜１７は、ＩＳＳＧ酸化法を使用した酸化シリコン膜より形成され、その膜厚は、約８ｎｍである。ＭＩＳトランジスタＱ１の構成で説明したように、ＩＳＳＧ酸化法によって形成された酸化膜は信頼性の高い膜であるため、ＭＩＳトランジスタＱ２においても、ゲート絶縁膜１７の絶縁耐性の向上、言い換えればＴＤＤＢ寿命の向上を図ることができる。なお、ゲート絶縁膜１７の膜厚が、ＭＩＳトランジスタＱ１のゲート絶縁膜１３ｃの膜厚に比べて厚いのは、ＭＩＳトランジスタＱ１の動作電圧が約１．８Ｖなのに対して、ＭＩＳトランジスタＱ２の動作電圧が約３．３Ｖであるからである。すなわち、ＭＩＳトランジスタＱ２は、ＭＩＳトランジスタＱ１に比べて相対的に高耐圧を必要とするからである。
【００３６】
さらに、ＭＩＳトランジスタＱ２は、ゲート電極２２の側壁に形成されたサイドウォール３４、このサイドウォール３４下のｐ型ウェル４内に形成された、半導体領域である低濃度ｎ型不純物拡散領域２８、２９、および半導体領域である高濃度ｎ型不純物拡散領域３７、３８を有しており、高濃度ｎ型不純物拡散領域３７、３８の上部には、低抵抗化を図るためコバルトシリサイド膜４３が形成されている。
【００３７】
そして、低濃度ｎ型不純物拡散領域２８、高濃度ｎ型不純物拡散領域３７およびコバルトシリサイド膜４３によりＭＩＳトランジスタＱ２のソース領域が形成され、低濃度ｎ型不純物拡散領域２９、高濃度ｎ型不純物拡散領域３８およびコバルトシリサイド膜４３により、ＭＩＳトランジスタＱ２のドレイン領域が形成される。
【００３８】
次に、ＭＩＳトランジスタＱ３の構成について説明する。ＭＩＳトランジスタＱ３の構成は、ＭＩＳトランジスタＱ１、Ｑ２の構成とほぼ同様であり、大きく異なる点は、ゲート絶縁膜の膜厚である。
【００３９】
図１において、ＭＩＳトランジスタＱ３は、半導体基板１内のｐ型ウェル５上に形成されたゲート絶縁膜（第２ゲート絶縁膜）１８、ゲート絶縁膜１８上に形成されたゲート電極（第２ゲート電極）２３を有している。ゲート電極２３は、ポリシリコン膜１９と低抵抗化のためポリシリコン膜１９上に形成されたコバルトシリサイド膜４３より形成されている。
【００４０】
ゲート絶縁膜１８は、ＩＳＳＧ酸化法を使用した酸化シリコン膜より形成されており、その膜厚は約１９ｎｍである。上記したようにＩＳＳＧ酸化法を使用して形成された酸化シリコン膜は、高い信頼性のおける膜であるため、ゲート絶縁膜１８の絶縁耐性の向上、すなわちＴＤＤＢ寿命の向上を図ることができる。なお、ゲート絶縁膜１８の膜厚がＭＩＳトランジスタＱ１、Ｑ２よりも厚いのは、ＭＩＳトランジスタＱ３の動作電圧が、ＭＩＳトランジスタＱ１、Ｑ２よりも高く、相対的に高耐圧を必要とするからである。
【００４１】
さらに、ＭＩＳトランジスタＱ３は、ゲート電極２３の側壁に形成されたサイドウォール３４、半導体領域である低濃度ｎ型不純物拡散領域３０、３１、および半導体領域である高濃度ｎ型不純物拡散領域３９、４０を有しており、高濃度ｎ型不純物拡散領域３９、４０の上部には、低抵抗化を図るためコバルトシリサイド膜４３が形成されている。
【００４２】
そして、低濃度ｎ型不純物拡散領域３０、高濃度ｎ型不純物拡散領域３９およびコバルトシリサイド膜４３によりＭＩＳトランジスタＱ３のソース領域が形成され、低濃度ｎ型不純物拡散領域３１、高濃度ｎ型不純物拡散領域４０およびコバルトシリサイド膜４３により、ＭＩＳトランジスタＱ３のドレイン領域が形成される。
【００４３】
次に、電界効果トランジスタＱ４の構成について説明する。図１において、電界効果トランジスタＱ４は、以下に示す構成をしている。すなわち、半導体基板１のｐ型ウェル６上にゲート絶縁膜（第１ゲート絶縁膜）７が形成され、このゲート絶縁膜７上に電荷を蓄積するためのフローティングゲート電極２５が形成されている。
【００４４】
フローティングゲート電極２５上には、順次酸化シリコン膜（第１絶縁膜）９、窒化シリコン膜（第２絶縁膜）１０、酸化シリコン膜（第３絶縁膜）１４よりなる積層膜（ＯＮＯ膜）が形成され、この酸化シリコン膜１４上には、コントロールゲート電極（第１ゲート電極）２４が形成されている。コントロールゲート電極２４は、ポリシリコン膜１９と低抵抗化を図るためポリシリコン膜１９上に形成されたコバルトシリサイド膜４３より形成されている。
【００４５】
フローティングゲート電極２５、酸化シリコン膜９、窒化シリコン膜１０、酸化シリコン膜１４およびコントロールゲート電極２４の側壁には、サイドウォール３４が形成され、サイドウォール３４下のｐ型ウェル６内には、半導体領域として低濃度ｎ型不純物拡散領域３２、３３が形成されている。
【００４６】
低濃度ｎ型不純物拡散領域３２、３３の外側には、半導体領域である高濃度ｎ型不純物拡散領域４１、４２が形成されており、この高濃度ｎ型不純物拡散領域４１、４２上には、低抵抗化を図るためにコバルトシリサイド膜４３が形成されている。そして、低濃度ｎ型不純物拡散領域３２、高濃度ｎ型不純物拡散領域４１およびコバルトシリサイド膜４３よりソース領域が形成され、低濃度ｎ型不純物拡散領域３３、高濃度ｎ型不純物拡散領域４２およびコバルトシリサイド膜４３よりドレイン領域が形成されている。
【００４７】
上記のように構成された電界効果トランジスタＱ４において、ゲート絶縁膜７は、例えば酸化シリコン膜より形成されており、通常の機能の他にトンネル絶縁膜としての機能も有する。例えば、電界効果トランジスタＱ４は、半導体基板１からこのゲート絶縁膜７を介してフローティングゲート電極２５へ電子を注入したり、フローティングゲート電極２５に蓄積した電子を半導体基板１へ放出したりしてデータの記憶や消去を行なう。したがって、データの記憶や消去をする場合に、ゲート絶縁膜７はトンネル絶縁膜として機能することがわかる。
【００４８】
フローティングゲート電極２５は、データ記憶に寄与する電荷を蓄積するために設けられたものであり、例えばポリシリコン膜より形成されている。このフローティングゲート電極２５に電荷が蓄積されているか否かによって、チャネルが形成される電圧、すなわちしきい値電圧が変化する。電界効果トランジスタＱ４は、このしきい値電圧が変化することを利用して、１ビットの情報を記憶している。
【００４９】
酸化シリコン膜９、窒化シリコン膜１０および酸化シリコン膜１４は、フローティングゲート電極２５に蓄積された電荷がコントロールゲート電極２４にリークすることを防止する機能を有する。したがって、これらの膜には、優れた絶縁耐性を有することが要求される。
【００５０】
また、酸化シリコン膜９、窒化シリコン膜１０および酸化シリコン膜１４を合わせた膜の膜厚は、絶縁耐性を低下させない範囲でなるべく薄くすることが望ましい。膜厚が厚いとコントロールゲート電極２４とフローティングゲート電極２５間の容量が減少し、コントロールゲート電極２４に書き込み電圧を印加した場合にフローティングゲート電極２５の電位が相対的に低くなるからである。すなわち、書き込み動作時には、例えば半導体基板１にあるソース領域からフローティングゲート電極２５へ電子を注入するが、この際フローティングゲート電極２５の電位が半導体基板１に比べて高いほど、フローティングゲート電極２５への注入がされ易くなるとともに電子が注入されるスピードが向上するからである。このように、書き込み特性の向上および書き込みスピードの向上を図る観点からは、酸化シリコン膜９、窒化シリコン膜１０および酸化シリコン膜１４を合わせた膜の膜厚は薄いほうが望ましい。実際の酸化シリコン膜９の膜厚は、例えば約６．５ｎｍであり、窒化シリコン膜１０の膜厚は、例えば約６．８ｎｍである。また、酸化シリコン膜１４の膜厚は、例えば約５．０ｎｍである。
【００５１】
上記した酸化シリコン膜９は、例えば熱酸化法やＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を使用して形成され、窒化シリコン膜１０は、例えばＣＶＤ法より形成されている。一方、窒化シリコン膜１０上に形成されている酸化シリコン膜１４は、ＩＳＳＧ酸化法によって形成されている。
【００５２】
窒化シリコン膜１０は、耐酸化性を有するため、熱酸化法を使用して窒化シリコン膜１０上に酸化シリコン膜を形成することはできない。このため、通常は、ＣＶＤ法を使用して窒化シリコン膜１０上に酸化シリコン膜が形成される。
【００５３】
上記した窒化シリコン膜１０の表面はかなり粗くなっているとともに欠陥が存在するが、ＣＶＤ法を使用した酸化シリコン膜の形成ではこの状態を改善できないとともに、酸化シリコン膜の膜質の信頼性も良いとはいえない。したがって、現状ではフローティングゲート電極２５からコントロールゲート電極２４へのリーク電流の防止を充分に達成できているとは言えない。
【００５４】
そこで、本実施の形態における半導体装置では、ＩＳＳＧ酸化法を使用して窒化シリコン膜１０上に酸化シリコン膜１４を形成している。ＩＳＳＧ酸化法とは前述したように、大気圧より圧力を減圧しながら半導体基板１を加熱した状態で、水素ガスと酸素ガスとを半導体基板１上で反応させて酸化シリコン膜１４を形成する方法である。このＩＳＳＧ酸化法によれば、窒化シリコン膜１０を強烈に酸化することができ、窒化シリコン膜１０の表面の凹凸および欠陥を回復しながら信頼性のある酸化シリコン膜１４を形成することができる。ここで、ＩＳＳＧ酸化法で形成される酸化シリコン膜１４は、後述する製造方法で述べるようにＭＩＳトランジスタＱ１〜Ｑ３のゲート絶縁膜１３ｃ、１７、１８を形成する過程で形成される。
【００５５】
以下に、ＩＳＳＧ酸化法によれば窒化シリコン膜１０を強烈に酸化できることを図２、図３を使用して説明する。
【００５６】
図２は、シリコン上に酸化シリコン膜を形成する場合と窒化シリコン膜上に酸化シリコン膜を形成する場合における酸化シリコン膜の膜厚（酸化量）の変化を示したグラフである。図２において、横軸は、シリコン上に形成された酸化シリコン膜の膜厚（Ｓｉ酸化量）（ｎｍ）を示しており、縦軸は、窒化シリコン膜上に形成された酸化シリコン膜の膜厚（ＳｉＮ酸化量）（ｎｍ）を示している。
【００５７】
図２中の三角印は、通常のスチーム酸化法により、シリコン上および窒化シリコン膜上に酸化シリコン膜を形成した場合を示しており、菱形印は、ＩＳＳＧ酸化法により、シリコン上と、約４．３ｎｍの酸化シリコン膜を形成した窒化シリコン膜上とに酸化シリコン膜を形成した場合を示している。また、四角印は、ＩＳＳＧ酸化法により、シリコン上および窒化シリコン膜上に酸化シリコン膜を形成した場合を示している。
【００５８】
図２に示すように、通常のスチーム酸化法（三角印）では、シリコン上には酸化シリコン膜が形成されるが、窒化シリコン膜上には、酸化シリコン膜がほとんど形成されず、窒化シリコン膜が耐酸化性を有していることがわかる。具体的には、シリコン上に膜厚が約７．７ｎｍの酸化シリコン膜が形成されている一方、窒化シリコン膜上には、膜厚が約０．５ｎｍの酸化シリコン膜しか形成されていない。
【００５９】
次に、ＩＳＳＧ酸化法を使用した場合（四角印）は、シリコン上に酸化シリコン膜が形成されるとともに窒化シリコン膜上にも酸化シリコン膜が形成されていることがわかる。そして、シリコン上に形成される酸化シリコン膜の膜厚が増加するとともに窒化シリコン膜上に形成される酸化シリコン膜の膜厚も増加し、これらの間には、所定の線形関係があることがわかる。具体的には、シリコン上の酸化シリコン膜の膜厚が、約２．９ｎｍのとき、窒化シリコン膜上の酸化シリコン膜の膜厚が約１．７ｎｍである。そして、シリコン上の酸化シリコン膜の膜厚が約１７ｎｍに増加すると、窒化シリコン膜上の酸化シリコン膜の膜厚も増加して約１１ｎｍになっていることがわかる。したがって、ＩＳＳＧ酸化法によれば、通常のスチーム酸化法と異なり、窒化シリコン膜上に酸化シリコン膜を充分に形成することができることがわかる。
【００６０】
次に、シリコン上と約４．３ｎｍの酸化シリコン膜を形成した窒化シリコン膜上にＩＳＳＧ酸化法を使用して酸化シリコン膜を形成する場合（菱形印）も同様に、シリコン上に酸化シリコン膜が形成されるとともに窒化シリコン膜上にも酸化シリコン膜が形成されていることがわかる。ただし、最初から約４．３ｎｍの酸化シリコン膜を形成した窒化シリコン膜よりも、最初は何も形成されていない窒化シリコン膜の方が、形成される酸化シリコン膜の膜厚が厚くなっている。
【００６１】
次に、図３は、窒化シリコン膜上に酸化シリコン膜を形成する場合における窒化シリコン膜の被浸食量と、シリコン上に形成される酸化シリコン膜の膜厚（Ｓｉ酸化量）との関係を示したグラフである。
【００６２】
図３において、横軸は、シリコン上に形成される酸化シリコン膜の膜厚（Ｓｉ酸化量）（ｎｍ）を示しており、縦軸は、窒化シリコン膜上に酸化シリコン膜を形成する場合における窒化シリコン膜の被浸食量（ｎｍ）を示したものである。縦軸の数字は、窒化シリコン膜の被浸食量を示しており、下に行くほど被浸食量が大きくなっていることを示している。なお、図２と図３の横軸は共通している。また、図３中の三角印、四角印、菱形印のプロットは、図２と同様の条件を示している。
【００６３】
通常のスチーム酸化法の場合（三角印）、シリコン上に酸化シリコン膜が形成されるが、窒化シリコン膜上には、ほとんど酸化シリコン膜が形成されない（図２参照）。したがって、図３を見てわかるように、窒化シリコン膜の被浸食量もほとんどないことがわかる。具体的には、シリコン上に約７．８ｎｍの膜厚の酸化シリコン膜が形成されているのに対し、窒化シリコン膜上には、約０．５ｎｍの酸化シリコン膜しか形成されず、窒化シリコン膜の浸食量も約０．５ｎｍ程度であることがわかる。
【００６４】
次に、図２の横軸と図３の横軸は共通しているため、図２の縦軸と図３の縦軸の関係について説明する。すなわち、窒化シリコン膜上に形成される酸化シリコン膜の膜厚（図２の縦軸）と窒化シリコン膜の被浸食量（図３の縦軸）との関係について説明する。
【００６５】
窒化シリコン膜上にＩＳＳＧ酸化法を使用して酸化シリコン膜を形成する場合（四角印）、窒化シリコン膜上に形成される酸化シリコン膜の膜厚が厚くなればなるほど、窒化シリコン膜の被浸食量も増加するという所定の線形関係があることがわかる。具体的に説明すると、窒化シリコン膜上に約１．８ｎｍの酸化シリコン膜が形成された場合（図２の縦軸参照）、この窒化シリコン膜の被浸食量は、約１．２ｎｍとなる（図３の縦軸参照）。そして、窒化シリコン膜上に約１１ｎｍの膜厚の酸化シリコン膜が形成されると、窒化シリコン膜の被浸食量は約７ｎｍにもなっている。したがって、約１１ｎｍの膜厚の酸化シリコン膜は、窒化シリコン膜を浸食した約７ｎｍの膜厚の酸化シリコン膜と窒化シリコン膜上に堆積した約４ｎｍの膜厚の酸化シリコン膜より形成されていることがわかる。
【００６６】
このことから、ＩＳＳＧ酸化法で形成される酸化シリコン膜は、下地である窒化シリコン膜を浸食しつつ堆積するものであることがわかる。このため、ＩＳＳＧ酸化法によれば、窒化シリコン膜の表面の凹凸を浸食してなだらかにしつつ、窒化シリコン膜に存在する欠陥を回復することができる。
【００６７】
同様に、最初から約４．３ｎｍの酸化シリコン膜を形成した窒化シリコン膜上にＩＳＳＧ酸化法を使用して酸化シリコン膜を形成する場合（菱形印）も、窒化シリコン膜上に形成される酸化シリコン膜の膜厚が厚くなればなるほど、窒化シリコン膜の被浸食量も増加することがわかる。
【００６８】
次に、本実施の形態における半導体装置の製造方法について説明する。
【００６９】
まず、図４に示すように、例えば単結晶シリコンにｐ型不純物を導入した半導体基板１を用意する。ｐ型不純物としては、例えばボロンやフッ化ボロンなどがある。次に、この半導体基板１の主面の各領域に素子分離領域２を形成する。すなわち、１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域、ＨＶ系ＭＩＳトランジスタ形成領域および不揮発性メモリセル形成領域にそれぞれ素子分離領域２を形成する。
【００７０】
素子分離領域２は、各素子が互いに干渉などの悪影響を及ぼしあわないように電気的に分離するために設けられ、例えばＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄｉｚａｔｉｏｎ  Ｏｆ  Ｓｉｌｉｃｏｎ）法やＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）法によって形成することができる。図４では、半導体基板１の主面に浅い溝を掘り、この溝に例えば酸化シリコン膜を埋め込むＳＴＩ法によって形成された素子分離領域２を示している。ＳＴＩ法によれば、ＬＯＣＯＳ法に比べて分離幅を狭くできるとともに素子分離領域２の深さを深くできるので、素子の高集積化を図ることができる。
【００７１】
次に、素子分離領域２で分離された半導体基板１の活性領域にｐ型ウェル３、４、５、６を形成する。ｐ型ウェル３〜６は、例えばフォトリソグラフィ技術およびイオン注入法を使用して、半導体基板１の活性領域にｐ型不純物であるボロンやフッ化ボロンなどを導入することによって形成される。なお、導入したボロンやフッ化ボロンを活性化するため、導入後には熱処理が行われる。
【００７２】
続いて、図５に示すように、半導体基板１の主面（素子形成面）の全面にゲート絶縁膜（第１ゲート絶縁膜）７を形成する。ゲート絶縁膜７は、例えば酸化シリコン膜よりなり、例えば熱酸化法によって形成することができる。
【００７３】
そして、このゲート絶縁膜７上に導体膜であるポリシリコン膜（第１導体膜）８を形成する。ポリシリコン膜８は、例えばシランガスを窒素ガス中で熱分解させてポリシリコン膜８を堆積させるＣＶＤ法を使用することができる。
【００７４】
次に、ポリシリコン膜８上に酸化シリコン膜（第１絶縁膜）９を形成する。酸化シリコン膜９は、例えば熱酸化法あるいはシランガスと酸素ガスを使用したＣＶＤ法によって形成することができ、その膜厚は例えば約６．５ｎｍである。続いて、酸化シリコン膜９上に窒化シリコン膜（第２絶縁膜）１０を形成する。窒化シリコン膜１０は、例えばシランガスとアンモニアガスとを気相で反応させるＣＶＤ法を使用して形成することができる。そして、窒化シリコン膜１０を形成した後にはアニール（やきしめ）が行なわれ、窒化シリコン膜１０上に薄い酸化シリコン膜１１が形成される。このアニールは、窒化シリコン膜１０内に生じたピンホールなどの欠陥を無くす目的で行なわれる。
【００７５】
続いて、薄い酸化シリコン膜１１上に感光性のレジスト膜１２を塗布した後、露光・現像を行い、パターニングする。パターニングは、不揮発性メモリセル形成領域にだけレジスト膜１２が残るように行なわれる。すなわち、１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域およびＨＶ系ＭＩＳトランジスタ形成領域上に形成されているレジスト膜１２は、除去される。
【００７６】
次に、図６に示すように、パターニングしたレジスト膜１２をマスクとしたエッチングにより、１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域およびＨＶ系ＭＩＳトランジスタ形成領域上に形成されている薄い酸化シリコン膜１１、窒化シリコン膜１０、酸化シリコン膜９およびポリシリコン膜８を除去する。
【００７７】
続いて、パターニングしたレジスト膜１２を除去した後、図７に示すように、１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域およびＨＶ系ＭＩＳトランジスタ形成領域に形成されているゲート絶縁膜７を除去する。ゲート絶縁膜７の除去には、例えばバッファードフッ酸溶液が用いられる。このバッファードフッ酸溶液は、フッ酸、フッ化アンモニウムおよび純水よりなる混合溶液である。なお、ゲート絶縁膜７の除去の際には、不揮発性メモリセル形成領域の窒化シリコン膜１０上に形成されていた酸化シリコン膜１１も除去される。
【００７８】
上記した処理がなされた半導体基板１は、次にＩＳＳＧ酸化法を実施するため、図８に示すような加熱装置に搬入される。
【００７９】
図８は、加熱装置の処理室１００の概略構成を示した部分断面図である。図８において、加熱装置の処理室１００は、ステージ１０１、ランプアセンブリ１０２、ガスを導入する導入口１０３ａおよびガスを排気する排気口１０３ｂを有している。
【００８０】
ステージ１０１は、外部から搬入した半導体基板１を配置するためのものである。また、ランプアセンブリ１０２は、ステージ１０１上に配置された半導体基板１を加熱できるように構成され、複数のランプ１０２ａより構成されている。
【００８１】
導入口１０３ａは、水素ガスおよび酸素ガスを処理室１００内に導入するためのものであり、排気口１０３ｂは、反応ガスなどを排気するためのものである。
【００８２】
以下に上記した処理室１００において、半導体基板１に酸化膜を形成する工程について説明する。
【００８３】
上記のように構成された処理室１００へ半導体基板１が搬入され、ステージ１０１上に配置される。半導体基板１の温度は、複数のランプ１０２ａによって例えば約９５０℃〜１１００℃に加熱される。続いて、導入口１０３ａより水素ガスと酸素ガスとを処理室１００内へ導入する。このとき、処理室１００の圧力は、例えば約１０×１３３．３Ｐａに設定される。導入された水素ガスと酸素ガスは、半導体基板１上で反応し、図９に示すように半導体基板１上に酸化シリコン膜よりなるゲート絶縁膜１３ａおよび酸化シリコン膜（第３絶縁膜）１４が形成される。ここで、処理室１００へ導入される水素ガスと酸素ガスとの混合比は、例えば水素ガスの割合が２％〜３３％に対して酸素ガスの割合が９８％〜６７％である。
【００８４】
このようにＩＳＳＧ酸化法によれば、同一の工程で１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域およびＨＶ系ＭＩＳトランジスタ形成領域上にゲート絶縁膜１３ａを形成し、不揮発性メモリセル形成領域の窒化シリコン膜１０上に酸化シリコン膜１４を形成できる。このように同一工程でゲート絶縁膜１３ａと酸化シリコン膜１４を形成できる理由は、ＩＳＳＧ酸化法によれば窒化シリコン膜上にも酸化シリコン膜を形成できるためである。
【００８５】
次に、図１０に示すように、半導体基板１上にレジスト膜１５を塗布した後、露光・現像することによりレジスト膜１５をパターニングする。パターニングは、不揮発性メモリセル形成領域とＨＶ系ＭＩＳトランジスタ形成領域上にレジスト膜１５が残るようにする。そして、パターニングしたレジスト膜１５をマスクにしたエッチングにより、１．８Ｖ系ＭＩＳトランジスタ形成領域および３．３Ｖ系ＭＩＳトランジスタ形成領域上に形成されていたゲート絶縁膜１３ａを除去する。
【００８６】
続いて、レジスト膜１５を除去した後、半導体基板１を再び図８に示すような加熱装置の処理室１００に搬入し、ＩＳＳＧ酸化法を実施する。これにより、図１１に示すように、半導体基板１上にゲート絶縁膜１３ｂを形成するとともに酸化シリコン膜１４の膜厚が増加する。つまり、１．８Ｖ系ＭＩＳトランジスタ形成領域上と３．３Ｖ系ＭＩＳトランジスタ形成領域上には、ゲート絶縁膜１３ｂが形成され、ＨＶ系ＭＩＳトランジスタ形成領域においてはゲート絶縁膜１３ａ上にゲート絶縁膜１３ｂが形成される。また、不揮発性メモリセル形成領域においては、酸化シリコン膜１４の膜厚が増加する。この際、図３で説明したように、酸化シリコン膜１４は、下地である窒化シリコン膜１０を浸食するように成長するから、窒化シリコン膜１０の膜厚は減少する。
【００８７】
次に、図１２に示すように半導体基板１の素子形成面上にレジスト膜１６を塗布した後、露光・現像することによりレジスト膜１６をパターニングする。パターニングは、１．８Ｖ系ＭＩＳトランジスタ形成領域にだけレジスト膜１６が残らないようにする。そして、パターニングしたレジスト膜１６をマスクにしたエッチングにより、１．８Ｖ系ＭＩＳトランジスタ形成領域に形成されていたゲート絶縁膜１３ｂを除去する。
【００８８】
続いて、レジスト膜１６を除去した後、再び図８に示す加熱装置の処理室１００へ半導体基板１を搬入し、ＩＳＳＧ酸化法を実施する。これにより、図１３に示すように、半導体基板１上にゲート絶縁膜１３ｃが形成されるとともに酸化シリコン膜１４の膜厚が増加する。つまり、１．８Ｖ系ＭＩＳトランジスタ形成領域には、ゲート絶縁膜（第２ゲート絶縁膜）１３ｃが形成され、３．３Ｖ系ＭＩＳトランジスタ形成領域には、ゲート絶縁膜１３ｂとゲート絶縁膜１３ｃよりなるゲート絶縁膜（第２ゲート絶縁膜）１７が形成される。
【００８９】
また、ＨＶ系ＭＩＳトランジスタ形成領域には、ゲート絶縁膜１３ａ、１３ｂ、１３ｃよりなるゲート絶縁膜（第２ゲート絶縁膜）１８が形成される。そして、不揮発性メモリセル形成領域においては、酸化シリコン膜１４の膜厚が増加する一方、浸食される窒化シリコン膜１０の膜厚は減少する。
【００９０】
このようにして、１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域およびＨＶ系ＭＩＳトランジスタ形成領域にそれぞれ異なる膜厚のゲート絶縁膜を形成することができるとともに不揮発性メモリセル形成領域において、窒化シリコン膜１０上に酸化シリコン膜１４を形成することができる。したがって、不揮発性メモリセル形成領域において、ポリシリコン膜８上に酸化シリコン膜９、窒化シリコン膜１０および酸化シリコン膜１４よりなる積層膜（ＯＮＯ膜）を形成することができる。
【００９１】
本実施の形態における半導体装置の製造方法によれば、ロジック回路や周辺回路に使用されるＭＩＳトランジスタのゲート絶縁膜を形成する過程で、不揮発性メモリセル形成領域に形成された窒化シリコン膜１０上に酸化シリコン膜１４を形成することができる。言い換えれば、不揮発性メモリセル形成領域に形成された酸化シリコン膜９、窒化シリコン膜１０よりなるＯＮ膜上に、酸化シリコン膜１４を形成する過程で、ロジック回路や周辺回路に使用されるＭＩＳトランジスタのゲート絶縁膜を形成することができる。したがって、従来の工程に比べて工程数を削減でき、製造される製品のコストを安価にすることができる。
【００９２】
つまり、従来の工程では、ポリシリコン膜上に酸化シリコン膜、窒化シリコン膜、酸化シリコン膜の積層膜（ＯＮＯ膜）を形成した後、積層膜の最上層の酸化シリコン膜を保護するため、さらに窒化シリコン膜を形成していた。すなわち、ポリシリコン膜上に４層からなる積層膜（ＯＮＯＮ膜）を形成していた。そして、不揮発性メモリセル形成領域上に４層からなる積層膜を形成した状態で、ロジック回路や周辺回路に使用されるＭＩＳトランジスタのゲート絶縁膜を形成していた。
【００９３】
一方、本実施の形態における半導体装置の製造方法では、ポリシリコン膜上に酸化シリコン膜９および窒化シリコン膜１０よりなる積層膜（ＯＮ膜）を形成する。そして、ＩＳＳＧ酸化法を使用して、窒化シリコン膜１０上に酸化シリコン膜１４を形成して積層膜（ＯＮＯ膜）を形成しながら、ロジック回路や周辺回路に使用されるＭＩＳトランジスタのゲート絶縁膜を形成している。このため、本実施の形態における半導体装置の製造方法によれば、４層からなる積層膜（ＯＮＯＮ膜）を形成せず２層からなる積層膜（ＯＮ膜）を形成している点およびＯＮ膜の上部に酸化シリコン膜１４を形成しながら、ロジック回路や周辺回路に使用されるＭＩＳトランジスタのゲート絶縁膜を形成している点で、工程数の削減を図ることができる。
【００９４】
さらに、本実施の形態における半導体装置の製造方法によれば、ＩＳＳＧ酸化法によって窒化シリコン膜１０上に酸化シリコン膜１４を形成している。したがって、酸化シリコン膜１４自体の信頼性が高いとともに、窒化シリコン膜１０の表面の凹凸および欠陥を回復することができるため、単に堆積するだけのＣＶＤ法を使用する場合に比べて信頼性の高い膜を形成することができる。また、同様に、ロジック回路や周辺回路に使用されるＭＩＳトランジスタのゲート絶縁膜もＩＳＳＧ酸化法を使用しているため、ＣＶＤ法やＣＶＤ法と熱酸化法を組み合わせた膜に比べて、絶縁耐性に優れ、ＴＤＤＢ寿命の長い膜を形成することができる。以上より、本実施の形態における半導体装置の製造方法は、工程数の削減を図りながら、信頼性の高い膜を形成することができる。
【００９５】
また、本実施の形態では、ゲート絶縁膜１３ａ、１３ｂ、１３ｃのいずれの膜を形成する場合もＩＳＳＧ酸化法を使用していた。したがって、ゲート絶縁膜１３ａ、１３ｂ、１３ｃを順次形成する度に、窒化シリコン膜１０上に形成される酸化シリコン膜１４の膜厚は増加して、例えば所定の膜厚Ａになっていた。しかし、酸化シリコン膜１４の膜厚をＡより減少させることも可能である。すなわち、ゲート絶縁膜１３ａ、１３ｂ、１３ｃのすべての膜をＩＳＳＧ酸化法で形成するのではなく、例えばゲート絶縁膜１３ａの形成には熱酸化法を使用し、ゲート絶縁膜１３ｂ、１３ｃの形成にはＩＳＳＧ酸化法をする。このようにすることにより、酸化シリコン膜１４の膜厚をＡより薄くすることができる。なぜなら、熱酸化法では、窒化シリコン膜１０上に酸化シリコン膜１４を成長させることができないからである。この場合、ＩＳＳＧ酸化法によってゲート絶縁膜１３ｂ、１３ｃを形成する際に、窒化シリコン膜１０上に酸化シリコン膜１４を成長させることができる。以上のようにゲート絶縁膜１３ａ、１３ｂ、１３ｃのいずれか１つをＩＳＳＧ酸化法でなく熱酸化法を使用して形成することにより酸化シリコン膜１４の膜厚を薄くすることができる。
【００９６】
さらに、窒化シリコン膜１０上に形成される酸化シリコン膜１４の膜厚を薄くしたい場合には、ゲート絶縁膜１３ａ、１３ｂ、１３ｃのいずれか２つを熱酸化法を使用して形成すればよい。
【００９７】
このように、ゲート絶縁膜１３ａ、１３ｂ、１３ｃの形成方法を適時変えることにより、窒化シリコン膜１０上に形成される酸化シリコン膜１４の膜厚を調整することができる。言い換えれば、ＩＳＳＧ酸化法によれば酸化シリコン膜１４は、窒化シリコン膜１０を浸食して成長するため、ゲート絶縁膜１３ａ、１３ｂ、１３ｃの形成方法を変えることにより、窒化シリコン膜１０の膜厚を調整することができるとも言える。
【００９８】
次に、ゲート絶縁膜１３ｃ、ゲート絶縁膜１７およびゲート絶縁膜１８を形成し、不揮発性メモリセル形成領域の窒化シリコン膜１０上に酸化シリコン膜１４を形成した後の工程について説明する。
【００９９】
図１４に示すように、半導体基板１の素子形成面上に導体膜であるポリシリコン膜（第２導体膜）１９を形成する。ポリシリコン膜１９は、例えばシランガスを窒素ガス中で熱分解させるＣＶＤ法によって形成することができる。なお、ポリシリコン膜１９の成長時あるいは成長後に、低抵抗化を図るためリンなどの導電性不純物が添加される。
【０１００】
続いて、ポリシリコン膜１９上に酸化シリコン膜２０ａを形成する。酸化シリコン膜２０ａは、例えばプラズマＣＶＤ法によって形成することができる。そして、酸化シリコン膜２０ａ上にレジスト膜２０を塗布した後、露光・現像することによりパターニングする。パターニングは、ゲート電極を形成する領域にレジスト膜２０が残るように行なう。
【０１０１】
次に、パターニングしたレジスト膜２０をマスクにしたエッチングにより、酸化シリコン膜２０ａをパターニングする。その後、図１５に示すようにポリシリコン膜１９も同様にエッチングすることにより、ゲート電極（第２ゲート電極）２１、２２、２３およびコントロールゲート電極（第１ゲート電極）２４を形成する。
【０１０２】
続いて、１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域およびＨＶ系ＭＩＳトランジスタ形成領域をレジスト膜で覆った後、酸化シリコン膜２０ａ（ハードマスク）およびコントロールゲート電極２４をマスクにしたエッチングにより、酸化シリコン膜１４、窒化シリコン膜１０、酸化シリコン膜９およびポリシリコン膜８をパターニングする。そして、図１６に示すように、酸化シリコン膜１４、窒化シリコン膜１０および酸化シリコン膜９を介したコントロールゲート電極２４下にポリシリコン膜８よりなるフローティングゲート電極２５を形成する。
【０１０３】
続いて、１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域およびＨＶ系ＭＩＳトランジスタ形成領域を覆っていたレジスト膜を除去した後、ゲート電極２１〜２３およびコントロールゲート電極２４上に形成されていた酸化シリコン膜２０ａを除去する。
【０１０４】
次に、図１７に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ゲート電極２１の両脇に半導体領域である低濃度ｎ型不純物拡散領域２６、２７を形成する。低濃度ｎ型不純物拡散領域２６、２７は、例えばリンや砒素などのｎ型不純物を導入した後、導入した不純物を活性化するための熱処理を行なうことにより形成することができる。
【０１０５】
同様にして、ゲート電極２２の両脇に半導体領域である低濃度ｎ型不純物拡散領域２８、２９を形成し、ゲート電極２３の両脇に半導体領域である低濃度ｎ型不純物拡散領域３０、３１を形成する。また、コントロールゲート電極２４の両脇に半導体領域である低濃度ｎ型不純物拡散領域３２、３３を形成する。
【０１０６】
続いて、半導体基板１の素子形成面上に、例えばＣＶＤ法を使用して酸化シリコン膜を堆積する。そして、図１８に示すように、堆積した酸化シリコン膜を異方性エッチングすることにより、ゲート電極２１〜２３およびコントロールゲート電極２４（フローティングゲート電極２５も含む）の側壁にサイドウォール３４を形成する。
【０１０７】
次に、図１８に示すように、フォトリソグラフィ技術およびイオン注入法を使用して、ゲート電極２１の側壁に形成されたサイドウォール３４の両側に、半導体領域である高濃度ｎ型不純物拡散領域３５、３６を形成する。高濃度ｎ型不純物拡散領域３５、３６は、例えばリンや砒素などのｎ型不純物を導入後、ｎ型不純物を活性化するための熱処理を行なうことにより形成されている。そして、高濃度ｎ型不純物拡散領域３５、３６に導入されているｎ型不純物の濃度は、低濃度ｎ型不純物拡散領域２６、２７の濃度よりも高濃度に導入されている。
【０１０８】
同様に、ゲート電極２２の側壁に形成されているサイドウォール３４の両側に、半導体領域である高濃度ｎ型不純物拡散領域３７、３８を形成し、ゲート電極２３の側壁に形成されているサイドウォール３４の両側に、半導体領域である高濃度ｎ型不純物拡散領域３９、４０を形成する。また、コントロールゲート電極２４（フローティングゲート電極２５も含む）の側壁に形成されているサイドウォール３４の両側に、半導体領域である高濃度ｎ型不純物拡散領域４１、４２を形成する。
【０１０９】
次に、半導体基板１の素子形成面上にコバルト膜を形成する。コバルト膜は、例えばスパッタリング法やＣＶＤ法によって形成することができる。続いて、半導体基板１に対して、熱処理を施すことにより、高濃度ｎ型不純物拡散領域３５〜４２上、ゲート電極２１〜２３およびコントロールゲート電極２４にコバルトシリサイド膜４３を形成する。このコバルトシリサイド膜４３は、低抵抗化のために形成される。この後、未反応のコバルト膜は除去される。なお、本実施の形態では、コバルトシリサイド膜４３を使用したがこれに限らず、例えばチタンシリサイド膜やニッケルシリサイド膜を使用してもよい。
【０１１０】
このようにして、１．８Ｖ系ＭＩＳトランジスタ形成領域にｎ型のＭＩＳトランジスタＱ１、３．３Ｖ系ＭＩＳトランジスタ形成領域にｎ型のＭＩＳトランジスタＱ２、ＨＶ系ＭＩＳトランジスタ形成領域にｎ型のＭＩＳトランジスタＱ３を形成することができる。また、不揮発性メモリセル形成領域に電界効果トランジスタＱ４を形成することができる。
【０１１１】
次に、配線工程について説明する。
【０１１２】
まず、図１に示すように、ＭＩＳトランジスタＱ１〜Ｑ３および電界効果トランジスタＱ４を形成した半導体基板１の素子形成面上に酸化シリコン膜４４を形成する。酸化シリコン膜４４は、例えばＣＶＤ法を使用して形成することができる。
【０１１３】
続いて、形成した酸化シリコン膜４４の表面を平坦化する。表面の平坦化には、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により表面を研磨することにより行う。
【０１１４】
次に、フォトリソグラフィ技術およびエッチング技術を使用して酸化シリコン膜４４に接続孔５０を形成する。接続孔５０は、ＭＩＳトランジスタＱ１〜Ｑ３のソース領域およびドレイン領域へ貫通するように形成されるとともに電界効果トランジスタＱ４のドレイン領域へ貫通するように形成される。
【０１１５】
続いて、半導体基板１の素子形成面の全面にチタン／窒化チタン膜５１ａを形成する。チタン／窒化チタン膜５１ａは、例えばスパッタリング法を使用して形成することができ、接続孔５０の内壁および底面にも形成される。このチタン／窒化チタン膜５１ａは、後述する工程で接続孔５０へ埋め込むタングステンがシリコン中に拡散するのを防止する機能を有する。
【０１１６】
その後、チタン／窒化チタン膜５１ａ上に接続孔５０を埋め込むようにタングステン膜５１ｂを形成する。タングステン膜５１ｂは、例えばＣＶＤ法を使用して形成することができる。そして、例えばＣＭＰ法を使用して、接続孔５０の内部以外に形成された不要なチタン／窒化チタン膜５１ａおよびタングステン膜５１ｂを除去して、プラグ５１を形成する。
【０１１７】
次に、酸化シリコン膜４４およびプラグ５１上に、チタン／窒化チタン膜５２ａ、アルミニウム膜５２ｂおよびチタン／窒化チタン膜５２ｃを順次形成する。これらの膜は、例えばスパッタリング法を使用して形成することができる。その後、フォトリソグラフィ技術およびエッチング技術を使用して、上記した膜のパターニングを行い、配線５２を形成する。
【０１１８】
このようにして、第１層配線を形成することができる。これ以降も同様にして多層配線が形成されるが、本明細書ではその記述は省略する。
【０１１９】
本実施の形態における半導体装置の製造方法によれば、前述したように工程数を削減できるとともに信頼性の高い膜を形成することができる。
【０１２０】
また、本実施の形態の半導体装置に含まれる電界効果トランジスタＱ４において、酸化シリコン膜１４を、良質な酸化シリコン膜を形成できるとともに下地である窒化シリコン膜の欠陥を回復できるＩＳＳＧ酸化法によって形成しているため、絶縁耐性の向上を図ることができる。したがって、電界効果トランジスタＱ４におけるデータ保持特性の向上を図ることができる。
【０１２１】
また、コントロールゲート電極２４とフローティングゲート電極２５との間の絶縁膜をＯＮＯ膜で形成し、かつ酸化シリコン膜１４を、窒化シリコン膜１０を浸食するように形成するＩＳＳＧ酸化法で形成しているため、ＯＮＯ膜の膜厚を薄くすることができる。したがって、不揮発性メモリセル（電界効果トランジスタＱ４）の書き込みスピード向上および書き込み特性向上を図ることができる。
【０１２２】
また、本実施の形態で使用したＩＳＳＧ酸化法では、窒化シリコン膜１０を浸食するように酸化シリコン膜１４を形成するため、窒化シリコン膜１０をＣＶＤ法で形成できないような薄い膜厚の窒化シリコン膜１０を形成することができる。すなわち、まず、ＣＶＤ法で窒化シリコン膜１０を形成した後、ＩＳＳＧ酸化法を使用して窒化シリコン膜１０を浸食するように酸化シリコン膜１４を形成することによって、窒化シリコン膜１０の膜厚を減少させ、ＣＶＤ法では形成できないような薄さの窒化シリコン膜１０を形成することができる。
【０１２３】
以上、本発明者によってなされた発明を前記実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１２４】
前記実施の形態では、異なる３種のゲート絶縁膜を形成する場合について説明したが、これに限らず３種以上のゲート絶縁膜とＯＮＯ膜の上部膜を形成する工程に本発明を適用してもよい。
【０１２５】
前記実施の形態では、１．８Ｖ系ＭＩＳトランジスタ形成領域、３．３Ｖ系ＭＩＳトランジスタ形成領域およびＨＶ系ＭＩＳトランジスタ形成領域にｎ型のＭＩＳトランジスタを形成する場合について説明したが、ｎ型のＭＩＳトランジスタの代わりにｐ型のＭＩＳトランジスタを形成する場合や、ｎ型とｐ型のＭＩＳトランジスタを形成する場合であってもよい。
【０１２６】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【０１２７】
メモリ用の第１電界効果トランジスタを含む不揮発性メモリセルと第２電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成された半導体装置において、第１電界効果トランジスタの書き込み特性の向上を図るとともに、第２電界効果トランジスタのゲート絶縁膜の信頼性向上を図ることができる。
【０１２８】
また、メモリ用の第１電界効果トランジスタを含む不揮発性メモリセルと第２電界効果トランジスタを含む回路とを半導体基板の異なる領域に形成する半導体装置の製造方法において、工程数の削減を図ることができるとともに信頼性向上を図った膜を形成できる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体装置の断面図である。
【図２】シリコン上に形成される酸化シリコン膜の膜厚（Ｓｉ酸化量）と、窒化シリコン膜上に形成される酸化シリコン膜の膜厚（ＳｉＮ酸化量）との関係を示したグラフである。
【図３】窒化シリコン膜上に酸化シリコン膜を形成する場合の窒化シリコン膜の被浸食量と、シリコン上に形成される酸化シリコン膜の膜厚（Ｓｉ酸化量）との関係を示したグラフである。
【図４】本発明の実施の形態である半導体装置の製造工程を示した断面図である。
【図５】図４に続く半導体装置の製造工程を示した断面図である。
【図６】図５に続く半導体装置の製造工程を示した断面図である。
【図７】図６に続く半導体装置の製造工程を示した断面図である。
【図８】ＩＳＳＧ酸化法を使用するための処理室を示した部分断面図である。
【図９】図７に続く半導体装置の製造工程を示した断面図である。
【図１０】図９に続く半導体装置の製造工程を示した断面図である。
【図１１】図１０に続く半導体装置の製造工程を示した断面図である。
【図１２】図１１に続く半導体装置の製造工程を示した断面図である。
【図１３】図１２に続く半導体装置の製造工程を示した断面図である。
【図１４】図１３に続く半導体装置の製造工程を示した断面図である。
【図１５】図１４に続く半導体装置の製造工程を示した断面図である。
【図１６】図１５に続く半導体装置の製造工程を示した断面図である。
【図１７】図１６に続く半導体装置の製造工程を示した断面図である。
【図１８】図１７に続く半導体装置の製造工程を示した断面図である。
【符号の説明】
１  半導体基板
２  素子分離領域
３  ｐ型ウェル
４  ｐ型ウェル
５  ｐ型ウェル
６  ｐ型ウェル
７  ゲート絶縁膜（第１ゲート絶縁膜）
８  ポリシリコン膜（第１導体膜）
９  酸化シリコン膜（第１絶縁膜）
１０  窒化シリコン膜（第２絶縁膜）
１１  酸化シリコン膜
１２  レジスト膜
１３ａ  ゲート絶縁膜
１３ｂ  ゲート絶縁膜
１３ｃ  ゲート絶縁膜（第２ゲート絶縁膜）
１４  酸化シリコン膜（第３絶縁膜）
１５  レジスト膜
１６  レジスト膜
１７  ゲート絶縁膜（第２ゲート絶縁膜）
１８  ゲート絶縁膜（第２ゲート絶縁膜）
１９  ポリシリコン膜（第２導体膜）
２０  レジスト膜
２０ａ  酸化シリコン膜
２１  ゲート電極（第２ゲート電極）
２２  ゲート電極（第２ゲート電極）
２３  ゲート電極（第２ゲート電極）
２４  コントロールゲート電極（第１ゲート電極）
２５  フローティングゲート電極
２６  低濃度ｎ型不純物拡散領域
２７  低濃度ｎ型不純物拡散領域
２８  低濃度ｎ型不純物拡散領域
２９  低濃度ｎ型不純物拡散領域
３０  低濃度ｎ型不純物拡散領域
３１  低濃度ｎ型不純物拡散領域
３２  低濃度ｎ型不純物拡散領域
３３  低濃度ｎ型不純物拡散領域
３４  サイドウォール
３５  高濃度ｎ型不純物拡散領域
３６  高濃度ｎ型不純物拡散領域
３７  高濃度ｎ型不純物拡散領域
３８  高濃度ｎ型不純物拡散領域
３９  高濃度ｎ型不純物拡散領域
４０  高濃度ｎ型不純物拡散領域
４１  高濃度ｎ型不純物拡散領域
４２  高濃度ｎ型不純物拡散領域
４３  コバルトシリサイド膜
４４  酸化シリコン膜
５０  接続孔
５１  プラグ
５１ａ  チタン／窒化チタン膜
５１ｂ  タングステン膜
５２  配線
５２ａ  チタン／窒化チタン膜
５２ｂ  アルミニウム膜
５２ｃ  チタン／窒化チタン膜
１００  処理室
１０１  ステージ
１０２  ランプアセンブリ
１０２ａ  ランプ
１０３ａ  導入口
１０３ｂ  排気口
Ｑ１  ＭＩＳトランジスタ（第２電界効果トランジスタ）
Ｑ２  ＭＩＳトランジスタ（第２電界効果トランジスタ）
Ｑ３  ＭＩＳトランジスタ（第２電界効果トランジスタ）
Ｑ４  電界効果トランジスタ（第１電界効果トランジスタ）
【図１】
2005005516.tif 000003
【図２】
2005005516.tif 000004
【図３】
2005005516.tif 000005
【図４】
2005005516.tif 000006
【図５】
2005005516.tif 000007
【図６】
2005005516.tif 000008
【図７】
2005005516.tif 000009
【図８】
2005005516.tif 000010
【図９】
2005005516.tif 000011
【図１０】
2005005516.tif 000012
【図１１】
2005005516.tif 000013
【図１２】
2005005516.tif 000014
【図１３】
2005005516.tif 000015
【図１４】
2005005516.tif 000016
【図１５】
2005005516.tif 000017
【図１６】
2005005516.tif 000018
【図１７】
2005005516.tif 000019
【図１８】
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