(57)【要約】【課題】量産試験時にデータ送受信におけるジッタトレランスについて試験することができ、故障検出率の向上を図ることができるデータ送信装置およびジッタ送信回路を備える入出力インタフェース回路を提供する。【解決手段】クロック生成回路５は、データ送受信回路１ａのジッタ耐力試験のためにデータ送信回路２へクロック信号ＴＸ＿ＣＫを供給し、データ受信回路３へクロック信号ＲＸ＿ＣＫを供給する。この時、クロック生成回路５がデータ送信回路２へ供給するクロック信号ＴＸ＿ＣＫに各種設定信号に応じた変調周波数および変調の深さとなるジッタを含ませる。尚、試験時なので信号ＴＥＳＴ＝Ｈレベルである。【選択図】  図１
2005004653.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を生成するクロック生成手段と、
前記クロック生成手段が生成する前記クロック信号にジッタを含ませるジッタ供給手段と、
前記ジッタを含む前記クロック信号に同期してデータを送信するデータ送信回路とを具備することを特徴とするデータ送信装置。
【請求項２】
前記ジッタ供給手段は、前記クロック信号に含ませる前記ジッタの変調量および／または周波数を調整することができることを特徴とする請求項１に記載のデータ送信装置。
【請求項３】
第１のクロック信号を生成するクロック生成手段と、
前記クロック生成手段が生成する前記第１のクロック信号にジッタを含ませるジッタ供給手段と、
前記ジッタを含む前記第１のクロック信号に同期してデータを送信するデータ送信回路とを具備することを特徴とする入出力インタフェース回路。
【請求項４】
前記ジッタ供給手段は、前記第１のクロック信号に含ませる前記ジッタの変調量および／または周波数を調整することができることを特徴とする請求項３に記載の入出力インタフェース回路。
【請求項５】
前記ジッタ供給手段は、前記ジッタとして正弦波ジッタまたはランダムジッタのいずれかを少なくとも供給することができることを特徴とする請求項３または請求項４に記載の入出力インタフェース回路。
【請求項６】
データを受信するデータ受信回路を更に具備し、
前記クロック生成手段は、前記データ受信回路へ第２のクロック信号を更に供給し、
前記データ送信回路は、
ジッタ耐力試験用のデータパターンを生成するパターン生成手段と、
前記パターン生成手段が生成した前記データパターンを前記第１のクロック信号に同期して送信する送信手段とを備え、
前記データ受信回路は、
前記送信手段より受信した前記データパターンを前記第２のクロック信号に同期して受信する受信手段と、
前記受信手段が受信した前記データパターンと期待値とを比較して比較結果を出力するパターン比較手段とを備えることを特徴とする請求項３から請求項５のいずれか１項に記載の入出力インタフェース回路。
【請求項７】
前記パターン比較手段が出力する前記比較結果と、前記ジッタ供給手段が供給する前記ジッタの変調量および／または周波数に関する情報とを関連付けて格納する測定結果格納手段を更に具備することを特徴とする請求項３から請求項６のいずれか１項に記載の入出力インタフェース回路。
【請求項８】
前記パターン比較手段が出力する前記比較結果および前記ジッタ耐力の測定手順に応じて、前記ジッタの変調量および／または周波数を変化するよう前記ジッタ供給手段を制御するジッタ供給手段制御手段を更に具備することを特徴とする請求項３から請求項７のいずれか１項に記載の入出力インタフェース回路。
【請求項９】
前記ジッタ供給制御手段は、前記パターン比較手段が出力する前記比較結果が合格である場合には、前記ジッタの変調量を変化させ、前記パターン比較手段が出力する前記比較結果が不合格である場合には、前記ジッタの周波数を変化させるよう前記ジッタ供給手段を制御することを特徴とする請求項３から請求項８のいずれか１項に記載の入出力インタフェース回路。
【請求項１０】
前記データ送信回路の前記パターン生成手段は、前記データパターンに０または１が連続するデータを含ませる機能を更に備え、
前記データ受信回路の前記パターン比較手段は、前記０または１が連続するデータを受信したことを検出する機能と、前記機能により前記０または１が連続するデータを受信したことを検出した際には、前記比較結果を強制的に合格とする機能とを更に備えることを特徴とする請求項３から請求項９のいずれか１項に記載の入出力インタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩ（Ｌａｒｇｅ−Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）間のデータ送受信や、ＬＳＩチップ内の複数の素子や回路ブロック間のデータ送受信や、ボード間や匡体間のデータ送受信を行う際のジッタトレランスを試験することが可能なデータ送信装置およびデータ送信回路を具備する入出力インタフェース回路に関するものである。
【０００２】
【従来の技術】
一般に、回路ブロック間、チップ間、或いは匡体内のデータ送受信における送受信データは、その伝送線路特性等の使用環境に応じたジッタ（位相変動）を含む。データ受信回路はジッタを含んだデータを正しく判定できるようクロック復元回路を有する。データ送受信に関する多くの規格では、データ受信回路が正しくデータを判定しなければならないジッタ最小量として、ジッタトレランス（ジッタ耐力）を規定している。ジッタトレランスを満たすことはデータ送受信設計において必須である。また、ジッタトレランスを測定することにより、データ受信回路の性能評価をすることも可能である。
【０００３】
具体的には、サービス総合ディジタル網に使用される網終端装置の試験として、網終端装置に入力する信号に、所要のジッタを重畳することで、規定されたジッタを重畳した信号を誤り無く受信する性能を試験することが可能となるジッタ重畳方法が開示されている（例えば、特許文献１参照。）。また、パケット試験装置において、送出パケットに遅れジッタおよび進みジッタの両方を付加することで、ネットワークの実際の状態に近い遅延ジッタを付加することができるパケット試験装置の遅延ジッタ挿入器が開示されている（例えば、特許文献２および特許文献３参照。）。
【０００４】
しかし、上述したデータ送受信回路に対しては、量産試験におけるジッタトレランスを評価することができていない。それは、量産試験ではコストの関係より、高価なシステムを使用することができず、測定者が意図したジッタを含んだ送受信データを生成する別システムを構築することが非現実的だからである。例えば、従来の量産試験では、データ送信回路からの送信データを直接、データ受信回路に入力するループ構成により、データ受信回路を試験している。図１１は、データ送受信回路（入出力インタフェース回路）を試験するためのループ構成を示す図である。
【０００５】
図１１において、１は、データ送受信回路であり、シリアルデータＴＸＲＸ＿ＤＴを出力するデータ送信回路２と、データ送信回路２が出力するシリアルデータＴＸＲＸ＿ＤＴを受信するデータ受信回路３と、基本クロック信号ＲＥＦ＿ＣＫを基にデータ送信回路２およびデータ受信回路３へそれぞれクロック信号ＴＸ＿ＣＫおよびクロック信号ＲＸ＿ＣＫを出力するクロック生成回路４から構成されている。
【０００６】
具体的には、図１１に示したクロック生成回路４は、６２５Ｍ（メガ）Ｈｚの周波数である基本クロック信号ＲＥＦ＿ＣＫを基に、５Ｇ（ギガ）Ｈｚの周波数であるクロック信号ＴＸ＿ＣＫをデータ送信回路２へ出力し、同じく５ＧＨｚの周波数であるクロック信号ＲＸ＿ＣＫをデータ受信回路３へ出力する。また、データ送信回路２とデータ受信回路３との間で送受信されるシリアルデータＴＸＲＸ＿ＤＴの伝送速度は１０Ｇｂｐｓ（ビット／秒）である。
【０００７】
次に、データ送信回路２の内部構成について説明する。図１１に示すように、データ送信回路２は、クロック制御回路２１と、ＰＲＢＳ（擬似ランダム・ビット・シーケンス）パターン生成回路２２と、セレクタ２３、２４と、３２：４変換回路２５と、ドライバ回路２６より構成される。クロック制御回路２１は、クロック生成回路４から５ＧＨｚの周波数であるクロック信号ＴＸ＿ＣＫを受信して、２．５ＧＨｚの周波数で位相を９０度ずつシフトさせた４種類の位相となる４ビットのクロック信号ＴＸ＿ＤＣＫを３２：４変換回路２５およびドライバ回路２６へ出力する。
【０００８】
尚、４ビットのクロック信号ＴＸ＿ＤＣＫのそれぞれを、ＴＸ＿ＤＣＫ＿Ａ、ＴＸ＿ＤＣＫ＿Ｂ、ＴＸ＿ＤＣＫ＿Ｃ、ＴＸ＿ＤＣＫ＿Ｄとする。また、クロック制御回路２１は、クロック信号ＴＸ＿ＣＫを１／１６分周して３１２．５ＭＨｚのクロック信号ＣＬＫをＰＲＢＳパターン生成回路２２へ出力する。
【０００９】
ＰＲＢＳパターン生成回路２２は、クロック制御回路２１が出力するクロック信号ＣＬＫに同期して、データ送受信回路１を試験するための擬似的なランダムパターンである３２ビットのデータＰＲＢＳ＿ＤＴ［３１：０］を生成して出力する。尚、ＰＲＢＳパターン生成回路２２は、イネーブル信号ＰＲＢＳ＿ＥＮがＨ（ハイ）レベルである場合に活性化される。尚、イネーブル信号ＰＲＢＳ＿ＥＮは、データ送受信回路１の通常動作時はＬ（ロウ）レベルであり、試験時にＨレベルとなる信号である。また、ＰＲＢＳパターン生成回路２２の詳細については後述する。
【００１０】
セレクタ２３、２４は、データ送信回路の試験時と通常動作とで３２：４変換回路２５へ入力する信号を切り替える。具体的には、セレクタ２３は、通常時は、外部からの任意の周波数であるクロック信号ＵＳＥＲ＿ＣＫを選択して３２：４変換回路２５へクロック信号ＴＸ＿ＩＣＫとして出力し、試験時は、ＰＲＢＳパターン生成回路２２が出力するクロック信号ＰＲＢＳ＿ＣＫを選択して３２：４変換回路２５へクロック信号ＴＸ＿ＩＣＫとして出力する。また、セレクタ２４は、通常時は外部からの任意の３２ビットのデータＵＳＥＲ＿ＤＴ［３１：０］を選択して３２：４変換回路２５へデータＴＸ＿ＩＤＴ［３１：０］として出力し、試験時は、ＰＲＢＳパターン生成回路２２が出力する３２ビットのデータＰＲＢＳ＿ＤＴ［３１：０］を選択して３２：４変換回路２５へデータＴＸ＿ＩＤＴ［３１：０］として出力する。
【００１１】
また、３２：４変換回路２５は、入力される３２ビットのデータＴＸ＿ＩＤＴ［３１：０］を４ビットのデータＴＸ＿ＤＴ［３：０］に変換してドライバ回路２６へ出力する。具体的には、３２：４変換回路２５は、３２ビットのデータＴＸ＿ＩＤＴ［３１：０］を３１２．５ＭＨｚのクロック信号ＴＸ＿ＩＣＫに同期して取り込み、３２ビットから４ビットへのデータ幅の変換処理を行い、４ビットで２．５ＧＨｚのクロック信号ＴＸ＿ＤＣＫにそれぞれ同期した４ビットのデータＴＸ＿ＤＴ［３：０］を出力する。ここで、４ビットのデータＴＸ＿ＤＴ［３：０］を、ＴＸ＿ＤＴ＿Ａ、ＴＸ＿ＤＴ＿Ｂ、ＴＸ＿ＤＴ＿Ｃ、ＴＸ＿ＤＴ＿Ｄとする。
【００１２】
次に、ドライバ回路２６は、４ビットのデータＴＸ＿ＤＴ［３：０］を１ビットのシリアルデータＴＸＲＸ＿ＤＴに変換して出力する。具体的には、ドライバ回路２６は、位相の異なる４ビットのクロック信号ＴＸ＿ＤＣＫを利用して４ビットのデータＴＸ＿ＤＴ［３：０］を１ビットのシリアルデータＴＸＲＸ＿ＤＴに変換して１０Ｇｂｐｓの伝送速度で出力する。
以上に示した構成により、データ送信回路２は、試験時に、ＰＲＢＳパターン生成回路２２で生成した試験用の３２ビットで３１２．５ＭｂｐｓのデータＰＲＢＳ＿ＤＴを、１ビットで１０ＧｂｐｓのシリアルデータＴＸＲＸ＿ＤＴに変換して出力する。
【００１３】
次に、データ受信回路３の内部構成について説明する。図１１に示すように、データ受信回路３は、クロック制御回路３１と、レシーバ回路３２と、４：３２変換回路３３と、パターン比較回路３４より構成される。クロック制御回路３１は、クロック生成回路４から５ＧＨｚの周波数であるクロック信号ＲＸ＿ＣＫを受信して、２．５ＧＨｚの周波数で位相を９０度ずつシフトさせた４種類の位相となる４ビットのクロック信号ＲＸ＿ＤＣＫを４：３２変換回路３３およびレシーバ回路３２へ出力する。尚、４ビットのクロック信号ＲＸ＿ＤＣＫのそれぞれを、ＲＸ＿ＤＣＫ＿Ａ、ＲＸ＿ＤＣＫ＿Ｂ、ＲＸ＿ＤＣＫ＿Ｃ、ＲＸ＿ＤＣＫ＿Ｄとする。
【００１４】
レシーバ回路３２は、データ送信回路２より送信されるシリアルデータＴＸＲＸ＿ＤＴを受信して、４ビットの受信データＲＸ＿ＤＴ［３：０］および受信データＲＸ＿ＢＤＴ［３：０］を出力する。具体的には、レシーバ回路３２は、位相の異なる４ビットのクロック信号ＲＸ＿ＤＣＫのタイミングに応じて１ビットで１０ＧｂｐｓのシリアルデータＴＸＲＸ＿ＤＴを受信し、４ビットで２．５Ｇｂｐｓの受信データＲＸ＿ＤＴ［３：０］および受信データＲＸ＿ＢＤＴ［３：０］を出力する。尚、受信データＲＸ＿ＤＴ［３：０］は、シリアルデータＴＸＲＸ＿ＤＴの各データを確実に受信可能なタイミングで取り込み、４ビットに変換した受信データである。また、受信データＤＸ＿ＢＤＴ［３：０］は、シリアルデータＴＸＲＸ＿ＤＴの各データにおける変化点のタイミングで取り込み、４ビットに変換した受信データである。
【００１５】
４：３２変換回路３３は、レシーバ回路３２より入力される４ビットの受信データＤＸ＿ＤＴ［３：０］および受信データＤＸ＿ＢＤＴ［３：０］を、３２ビットの受信データＲＸ＿ＯＤＴ［３１：０］および受信データＲＸ＿ＯＢＤＴ［３１：０］に変換して出力する。具体的には、４：３２変換回路３３は、レシーバ回路３２より入力される４ビットで２．５Ｇｂｐｓの受信データＤＸ＿ＤＴ［３：０］および受信データＤＸ＿ＢＤＴ［３：０］を、クロック制御回路３１より入力される４ビットのクロック信号ＲＸ＿ＤＣＫに応じて取り込み、３２ビットで３１２．５Ｍｂｐｓの受信データＲＸ＿ＯＤＴ［３１：０］および受信データＲＸ＿ＯＢＤＴ［３１：０］に変換して出力する。この受信データＲＸ＿ＯＤＴ［３１：０］は、パターン比較回路３４およびフィルタ回路３５に入力される。また、受信データＲＸ＿ＯＢＤＴ［３１：０］は、フィルタ回路３５に入力される。また、４：３２変換回路３３は、２．５ＧＨｚのクロック信号ＤＸ＿ＤＣＫを１／８分周して３１２．５ＭＨｚのクロック信号ＲＸ＿ＯＣＫをパターン比較回路３４およびフィルタ回路３５へ出力する。
【００１６】
パターン比較回路３４は、４：３２変換回路３３が出力する受信データＲＸ＿ＯＤＴ［３１：０］を期待値と比較することで、受信時のエラーを検出する信号であるエラーフラグＥＲＲＯＲを出力する。具体的には、パターン比較回路３４は、４：３２変換回路３３が出力する３２ビットの受信データＲＸ＿ＯＤＴ［３１：０］を同じく４：３２変換回路３３が出力するクロック信号ＲＸ＿ＯＣＫに同期して取り込み、期待値と比較する処理を行う。尚、パターン比較回路３４は、イネーブル信号ＣＯＭＰ＿ＥＮがＨ（ハイ）レベルである場合に活性化される。尚、イネーブル信号ＣＯＭＰ＿ＥＮは、データ送受信回路１の通常動作時はＬ（ロウ）レベルであり、試験時にＨレベルとなる信号である。また、パターン比較回路３４の詳細については後述する。
【００１７】
フィルタ回路３５は、４：３２変換回路３３が出力する受信データＲＸ＿ＯＤＴ［３１：０］および受信データＲＸ＿ＯＢＤＴ［３１：０］を基に、クロック制御回路３１が出力するクロック信号ＲＸ＿ＤＣＫの位相のずれを調整するための信号ＰＩ＿ＣＯＤＥを出力する。これにより、例えばクロック信号ＲＸ＿ＤＣＫの立ち上がりでシリアルデータ信号ＴＸＲＸ＿ＤＴを取り込んでいる場合に、クロック信号ＲＸ＿ＤＣＫの立ち上がりが、シリアルデータ信号ＴＸＲＸ＿ＤＴの各データにおける変化点の中間（確実にデータ取り込みできるタイミング）となるように、クロック制御回路３１の動作を制御することができる。
【００１８】
次に、図１１に示したクロック生成回路４における従来の回路構成例について説明する。
図１２は、図１１に示したクロック生成回路４における従来の回路構成例を示す図である。図１２に示すように、クロック生成回路４は、位相比較器４１と、フィルタ４２と、ＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｏｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）４３と、分周器４４と、バッファ４５、４６より構成されている。ここで、位相比較器４１、フィルタ４２、ＶＣＯ４３、分周器４４によりＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）が構成されていることは明らかであり、これにより、６２５ＭＨｚのリファレンスクロック信号ＲＥＦ＿ＣＫを基に、周波数を８倍した５ＧＨｚのクロック信号ＴＸ＿ＣＫおよびクロック信号ＲＸ＿ＣＫを、安定した位相で出力することができる。
【００１９】
次に、図１１に示したＰＲＢＳパターン生成回路２２における従来の回路構成例について説明する。
図１３は、図１１に示したＰＲＢＳパターン生成回路２２における従来の回路構成例を示す図である。図１３に示すように、従来のＰＲＢＳパターン生成回路２２は、フリップフロップ２２１、２２２と、論理素子２２３と、イネーブル機能付きフリップフロップ２２４と、ＸＯＲ（排他的論理和）群２２５と、バッファ２２６、２２７より構成されている。
【００２０】
フリップフロップ２２１は、外部からのイネーブル信号ＰＲＢＳ＿ＥＮをクロック信号ＣＬＫの立ち上がりに応じてラッチして、フリップフロップ２２２の入力端子および論理素子２２３の第１の入力端子へ、信号ＳＴＡＲＴとして出力する。フリップフロップ２２２は、フリップフロップ２２１の出力する信号ＳＴＡＲＴをクロック信号ＣＬＫの立ち上がりでラッチして、論理素子２２３の第２の入力端子へ出力する。論理素子２２３は、第１の入力端子に入力された信号ＳＴＡＲＴと、第２の入力端子に入力された信号を反転させた信号の論理積となる信号ＳＴＡＲＴ＿ＤＥＴを出力する。
【００２１】
イネーブル機能付きフリップフロップ（以下、イネーブルＦＦとする）２２４のイネーブル端子ｅｎには、論理素子２２３の出力する信号ＳＴＡＲＴ＿ＤＥＴが入力される。尚、信号ＳＴＡＲＴ＿ＤＥＴがＨレベルからＬレベルに変化した時にイネーブルＦＦ２２４は活性化される。また、イネーブルＦＦ２２４の入力端子には、ＸＯＲ群２２５の出力するデータＤＴ＿ＮＥＸＴ［３１：０］が入力される。また、イネーブルＦＦ２２４は、ＸＯＲ群２２５の入力端子へデータＤＴ＿ＮＯＷ［３１：０］を出力する。また、イネーブルＦＦ２２４が出力するＤＴ＿ＮＯＷ［３１：０］は、バッファ２２６を介してデータ（ＰＲＢＳパターン）ＰＲＢＳ＿ＤＴ［３１：０］として外部へ出力される。
【００２２】
尚、フリップフロップ２２１、２２２およびイネーブルＦＦ２２４のクロック端子には、クロック信号ＣＬＫが入力される。また、クロック信号ＣＬＫは、バッファ２２７を介してクロック信号ＰＲＢＳ＿ＣＫとして出力される。また、フリップフロップ２２１、２２２および論理素子２２３により立ち上がり検出回路を構成している。この立ち上がり検出回路により、イネーブル信号ＰＲＢＳ＿ＥＮの立ち上がりに応じて立ち上がるパルス信号である信号ＳＴＡＲＴ＿ＤＥＴが生成される。
以上の構成により、イネーブル信号ＰＲＢＳ＿ＥＮの立ち上がりに応じて、ＰＲＢＳパターン生成回路２２は、ＸＯＲ群２２５で生成されるＰＲＢＳパターンを出力する。
【００２３】
更に、図１３に示したＸＯＲ群２２５の詳細な回路構成例について説明する。
図１４は、図１３に示したＸＯＲ群２２５の詳細な回路構成例を示す図である。
図１４に示すように、ＸＯＲ群２２５は、ＸＯＲ（排他的論理和）２５２〜２６１より構成されており、３２ビットの入力端子２５１と出力端子２６２を有する。入力端子２５１に図１３に示したフリップフロップ２４の現在の出力データＤＴ＿ＮＯＷ［３１：０］が入力されることで、ＸＯＲ群２２５は、次サイクルの出力データＤＴ＿ＮＥＸＴ［３１：０］を生成して出力端子２６２より出力する。尚、入力端子２５１と出力端子２６２を接続するＸＯＲ２５２〜２６１の接続構成は、ＰＲＢＳパターンを生成可能な接続構成となっている。また、上述したＰＲＢＳパターンは、受信側でその一部を受信することで、後に続く受信信号の期待値を生成可能なパターンである。
【００２４】
次に、図１３に示したＰＲＢＳパターン生成回路２２の動作について簡単に説明する。図１５は、図１３に示したＰＲＢＳパターン生成回路２２の動作を説明するための波形図である。図１５に示すように、クロック信号ＣＬＫがＰＲＢＳパターン生成回路２２に供給されている。まず、時刻ｔ４１において、イネーブル信号ＰＲＢＳ＿ＥＮが立ち上がる。次に、時刻ｔ４２において、フリップフロップ２２１が、クロック信号ＣＬＫの立ち上がりに同期してイネーブル信号ＰＲＢＳ＿ＥＮをラッチすることで、信号ＳＴＡＲＴがＨレベルに立ち上がる。これにより、論理素子２２３の出力する信号ＳＴＡＲＴ＿ＤＥＴもＨレベルに立ち上がり、イネーブルＦＦ２２４が非活性化される。
【００２５】
次に、時刻ｔ４３において、クロック信号ＣＬＫが立ち上がると、フリップフロップ２２２の出力が、Ｈレベルに変化して、論理素子２２３の出力である信号ＳＴＡＲＴ＿ＤＥＴがＬレベルに立ち下がる。これにより、イネーブルＦＦ２２４が活性化されて、クロック信号ＣＬＫの立ち上がりに同期して、ＤＴ＿ＮＥＸＴ［３１：０］を取り込んでＤＴ＿ＮＯＷ［３１：０］として出力する処理を行う。これにより、バッファ２２６は、ＤＴ＿ＮＯＷ［３１：０］をＰＲＢＳパターンＰＲＢＳ＿ＤＴ［３１：０］として出力する。以上に示すように、ＰＲＢＳパターン生成回路２２は、クロック信号ＣＬＫに同期してＰＲＢＳパターンＰＲＢＳ＿ＤＴ［３１：０］を生成し出力する。
【００２６】
次に、図１１に示したパターン比較回路３４における従来の回路構成例について説明する。
図１６は、図１１に示したパターン比較回路３４における従来の回路構成例を示す図である。図１６に示すように、従来のパターン比較回路３４は、フリップフロップ３４１、３４３、３４７〜３４９と、セレクタ３４２と、ＸＯＲ（排他的論理和）群３４４と、比較回路３４５と、デマルチプレクサ３４６と、論理素子３５０と、シーケンサ３５１より構成されている。
【００２７】
フリップフロップ３４１は、４：３２変換回路３３より入力されるデータＲＸ＿ＯＤＴ［３１：０］を、クロック信号ＲＸ＿ＯＣＫの立ち上がりで取り込み、データＤＴ［３１：０］として出力する。セレクタ３４２は、フリップフロップ３４１の出力するデータＤＴ［３１：０］またはＸＯＲ群３４４が出力するデータＤＴ＿ＮＥＸＴ２［３１：０］のいずれかを選択してフリップフロップ３４３へ出力する。この時、セレクタ３４２は、シーケンサ３５１からの制御信号ＳＴＡＴＥ＿ＳＥＬに応じて上記選択を行う。
【００２８】
フリップフロップ３４３は、セレクタ３４２より入力されるデータを、クロック信号ＲＸ＿ＯＣＫの立ち上がりに応じてデータＤＴ＿ＮＯＷ２［３１：０］としてＸＯＲ群３４４へ出力する。ＸＯＲ群３４４は、フリップフロップ３４３から入力されるＤＴ＿ＮＯＷ２［３１：０］を基に、データＤＴ＿ＮＥＸＴ２［３１；０］を出力する。また、ＸＯＲ群３４４が出力するデータＤＴ＿ＮＥＸＴ２［３１；０］は、期待値データとして、比較回路３４５の第１の入力端子に入力される。また、フリップフロップ３４１が出力するデータＤＴ［３１：０］は、受信データとして、比較回路３４５の第２の入力端子に入力される。
【００２９】
比較回路３４５は、期待値データ（データＤＴ＿ＮＥＸＴ２［３１；０］）と、受信データ（データＤＴ［３１：０］）を比較して、比較結果を出力する。尚、比較回路３４５は、比較結果として一致すればＬレベル、一致しなければＨレベルの信号を出力する。デマルチプレクサ３４６は、比較回路３４５より入力される信号を、シーケンサ３５１が出力する制御信号ＳＴＡＴＥ＿ＳＥＬに応じて選択した出力先へ出力する。具体的には、制御信号ＳＴＡＴＥ＿ＳＥＬ＝Ｌレベルの時は、フリップフロップ３４７を出力先として選択し、制御信号ＳＴＡＴＥ＿ＳＥＬ＝Ｈレベルの時はシーケンサ３５１を出力先として選択する。フリップフロップ３４７は、デマルチプレクサ３４６を介して比較回路３４５より入力される信号をクロック信号ＲＸ＿ＯＣＫの立ち上がりで取り込み、エラー検出信号であるエラーフラグＥＲＲＯＲを出力する。
【００３０】
フリップフロップ３４８は、外部より入力されるイネーブル信号ＣＯＭＰ＿ＥＮを、クロック信号ＲＸ＿ＯＣＫの立ち上がりに応じてラッチして、フリップフロップ３４９の入力端子および論理素子３５０の第１の入力端子へ、信号ＳＴＡＲＴとして出力する。フリップフロップ３４９は、フリップフロップ３４８の出力する信号ＳＴＡＲＴ２をクロック信号ＲＸ＿ＯＣＫの立ち上がりでラッチして、論理素子３５０の第２の入力端子へ出力する。論理素子３５０は、第１の入力端子に入力された信号ＳＴＡＲＴ２と、第２の入力端子に入力された信号を反転させた信号の論理積となる信号ＳＴＡＲＴ＿ＤＥＴ２を出力する。
【００３１】
シーケンサ３５１のイネーブル端子ｅｎには、論理素子３５０の出力する信号ＳＴＡＲＴ＿ＤＥＴ２が入力される。また、シーケンサ３５１の入力端子には、デマルチプレクサ３４６の出力する信号ＣＭＰ＿ＦＬＡＧが入力される。また、シーケンサ３５１は、信号ＳＴＡＲＴ＿ＤＥＴ２を基に、一定期間Ｈレベルとなる制御信号ＳＴＡＴＥ＿ＳＥＬを出力する。
【００３２】
尚、フリップフロップ３４１、３４３、３４７〜３４９と、シーケンサ３５１のクロック端子には、クロック信号ＲＸ＿ＯＣＫが入力される。また、ＸＯＲ群３４４の回路構成は、図１３に示したＸＯＲ群２２５の詳細な回路構成例と同じである。また、フリップフロップ３４８、３４９および論理素子３５０により立ち上がり検出回路を構成している。すなわち、この立ち上がり検出回路が、イネーブル信号ＣＯＭＰ＿ＥＮの立ち上がりを検出して立ち上がるパルス信号である信号ＳＴＡＲＴ＿ＤＥＴ２を出力する。
以上の構成により、イネーブル信号ＣＯＭＰ＿ＥＮの立ち上がりに応じて、パターン比較回路３４は、受信データと期待値データとを比較してエラーフラグＥＲＲＯＲを出力する。
【００３３】
次に、図１６に示したパターン比較回路３４の動作について簡単に説明する。
図１７は、図１６に示したパターン比較回路３４の動作を説明するための波形図である。図１７に示すように、クロック信号ＲＸ＿ＯＣＫがパターン比較回路３４に供給されている。まず、時刻ｔ５１において、イネーブル信号ＣＯＭＰ＿ＥＮが立ち上がる。次に、時刻ｔ５２において、フリップフロップ３４８は、クロック信号ＲＸ＿ＯＣＫの立ち上がりに応じてイネーブル信号ＣＯＭＰ＿ＥＮをラッチすることで、信号ＳＴＡＲＴ２がＨレベルに立ち上がる。これにより、論理素子３５０の出力する信号ＳＴＡＲＴ＿ＤＥＴ２が１クロックの間Ｈレベルとなる。
【００３４】
次に、時刻ｔ５３において、シーケンサ３５１は、信号ＳＴＡＲＴ＿ＤＥＴ２のＨレベル期間が終わりＬレベルに立ち下がると、制御信号ＳＴＡＴＥ＿ＳＥＬをＨレベルに立ち上げる。これにより、セレクタ３４２は、フリップフロップ３４１が出力するデータＤＴ［３１：０］をフリップフロップ３４３へ出力する。
また、デマルチプレクサ３４６は、比較回路３４５の出力信号を信号ＣＭＰ＿ＦＬＡＧとしてシーケンサ３５１へ出力する。以上により、パターン比較回路３４は、受信データＲＸ＿ＯＤＴ［３１：０］を基に、ＸＯＲ群３４４において適正な期待値が出力される状態となるようにするＬＯＣＫ検出状態となる。
【００３５】
ここで、ＬＯＣＫ検出状態について説明する。一般的に受信側でパターン比較を行う場合は、受信データの先頭検出（ＬＯＣＫ検出）状態とエラー検出状態に分かれる。図１６に示す制御信号ＳＴＡＴＥ＿ＳＥＬはそのいずれかの状態に制御するための信号である。具体的には、ＳＴＡＴＥ＿ＳＥＬ＝ＨレベルをＬＯＣＫ検出状態、ＳＴＡＴＥ＿ＳＥＬ＝Ｌレベルをエラー検出状態に対応させている。また、ＬＯＣＫ検出状態の間は、エラーフラグＥＲＲＯＲは、Ｌレベルを保持する。
【００３６】
ＬＯＣＫ検出状態では、クロックのサイクル毎に受信データＤＴ［３１：０］をフリップフロップ３４３に取込み、それを初期値データＤＴ＿ＮＯＷ２［３１：０］としてＸＯＲ群３４４が期待値データＤＴ＿ＮＥＸＴ２［３１：０］を生成する。このように生成された期待値データＤＴ＿ＮＥＸＴ２［３１：０］と受信データＤＴ［３１：０］を比較回路３４５で比較する。比較回路３４５において、数サイクル連続して比較結果が一致した場合には、ＬＯＣＫしている（適正な期待値が生成できている）と見なし、エラー検出状態に移行する。上述した数サイクルは、シーケンサ３５１の処理により定まる。具体的には、シーケンサ３５１は、信号ＳＴＡＲＴ＿ＤＥＴ２の立ち下がりから所定の数サイクルをカウント後に立ち上がるパルス信号である内部信号ＨＥＡＤ＿ＥＮＤを生成する機能を有する。以下、図１７を参照してエラー検出状態への移行について説明する。
【００３７】
時刻ｔ５４において、シーケンサ３５１は、所定数の数サイクルをカウントして内部信号ＨＥＡＤ＿ＥＮＤを立ち上げる。次に、時刻ｔ５５において、シーケンサ３５１は、内部信号ＨＥＡＤ＿ＥＮＤを立ち下げ、これに応じて制御信号ＳＴＡＴＥ＿ＳＥＬを立ち下げる。以上により、パターン比較回路３４は、エラー検出状態となり、時刻ｔ５６からフリップフロップ３４７がクロック信号に同期して、エラーフラグＥＲＲＯＲを出力する。
以上に説明したように、量産試験では、データ送信回路２からの送信データを直接、データ受信回路３に入力するループ構成により、データ送受信回路１の送受信機能を評価している。
【００３８】
また、上述したように、データ受信回路３において、受信データＴＸＲＸ＿ＤＴの位相と内部クロック信号ＲＸ＿ＤＣＫの位相の差に応じて、クロック制御回路３１は、内部クロック信号ＲＸ＿ＤＣＫの位相を調整する。しかしながら、受信データＴＸＲＸ＿ＤＴに０→１または１→０のような変化がなければ、受信データＴＸＲＸ＿ＤＴと内部クロック信号ＲＸ＿ＤＣＫの位相差を検出することができない。このため、一般的な通信規格では変化のないデータの長さを０ラン（Ｒｕｎ）レングスまたは１ランレングスとして規定している。すなわち、０（Ｌレベル）データが連続する長さを０ランレングス、１（Ｈレベル）データが連続する長さを１ランレングスとする。例えば、ＳＯＮＥＴ規格では０ランレングスまたは１ラン（Ｒｕｎ）レングスとして最長７２ｂｉｔを規定している。この０ランレングスまたは１ランレングスを含んだデータを使用したジッタトレランスを満たすことはデータ送受信設計において必須である。
【００３９】
【特許文献１】
特開平４−２２００４５号公報
【特許文献２】
特開平１−２４１９４５号公報
【特許文献３】
特開平１−２３５４３７号公報
【００４０】
【発明が解決しようとする課題】
しかしながら、上述した量産試験では、送受信データＴＸＲＸ＿ＤＴにはデータ送受信回路１が使用されるであろう環境に応じたジッタや、設計仕様などにおいてデータ送受信回路１に対して規定するジッタトレランスに相当するジッタが含まれていない。すなわち、ジッタトレランスの試験ができていないという問題がある。
また、上述したジッタトレランスの特性を測定する際には、クロック信号に付与するジッタの変調周波数および変調の深さ（変調量）を何通りもの組み合わせで変化させて測定する必要があり、その測定の自動化の要望が高まっていた。
また、上述した量産試験では、０ランレングスまたは１ランレングスを含んだ送信データを使用したジッタトレランスを評価することができていないという問題がある。
【００４１】
本発明は、上述した事情を考慮してなされたもので、量産試験時にデータ送受信におけるジッタトレランスについて試験することができ、故障検出率の向上を図ることができるデータ送信装置およびデータ送信回路を備える入出力インタフェース回路を提供することを目的とする。
また、本発明は、データ送受信におけるジッタトレランスの特性を自動で測定することができるデータ送信装置およびデータ送信回路を備える入出力インタフェース回路を提供することを目的とする。
また、本発明は、送受信データに０ランレングスまたは１ランレングスが含まれていた場合でも、量産試験時にデータ送受信のジッタトレランスを試験することができ、故障検出率の向上を図ることができるデータ送信装置およびデータ送信回路を備える入出力インタフェース回路を提供することを目的とする。
【００４２】
【課題を解決するための手段】
この発明は、上述した課題を解決すべくなされたもので、本発明によるデータ送信装置およびデータ送信回路を備える入出力インタフェース回路においては、クロック信号を生成するクロック生成手段と、クロック生成手段が生成したクロック信号にジッタを含ませるジッタ供給手段と、ジッタを含むクロック信号に同期してデータを送信するデータ送信回路とを具備することを特徴とする。
【００４３】
これにより、本発明によるデータ送信装置およびデータ送信回路を備える入出力インタフェース回路においては、データ送信回路に供給するクロック信号にジッタを含ませることができるので、データ送信回路が出力する送信データもジッタを含むものにすることができる。これにより、このジッタを含む送信データをデータ受信回路が適正に受信できるか否かをチェックすることで、ジッタトレランスの試験を行うことができる。
【００４４】
【発明の実施の形態】
以下、発明の実施の形態を説明する。
まず、本発明の第１の実施形態であるジッタ試験用回路を含むデータ送受信回路（入出力インタフェース回路）の全体構成について図を用いて説明する。図１は、本発明の第１の実施形態であるジッタ試験用回路を含むデータ送受信回路の全体構成を示す図である。尚、図１において、図１１と同じ符合を付与した回路は、同様の機能および構成を有する回路であり、それらの説明を省略する。図１のデータ送受信回路１ａにおいて、図１１に示した従来のデータ送受信回路１と異なる点は、クロック生成回路５を有する点である。このクロック生成回路５は、図１１のクロック生成回路４と異なり、ジッタを含んだクロックＴＸ＿ＣＫを出力可能である。尚、データ送信回路２とクロック生成回路５とによりジッタを含むデータを送信可能なデータ送信装置が構成されている。
【００４５】
また、図１１には、示していなかったが、クロック制御回路２１は、図１に示すように、例えば、１／２の周波数に分周する分周器２１ａ、４種類の位相となるよう位相をシフトさせる位相シフト回路２１ｂ、１／８の周波数に分周する分周器２１ｃより構成される。これにより、クロック生成回路５より入力されるジッタを含んだ５ＧＨｚのクロック信号ＴＸ＿ＣＫを、分周器２１ａが１／２の周波数（２．５ＧＨｚ）に分周したクロック信号ＴＸ＿ＤＣＫを出力する。次に、位相シフト回路２１ｂは、この分周されたクロック信号の位相を９０度単位でずらした４種類の位相となるクロック信号ＴＸＤＣＫ＿Ａ〜Ｄを出力する。また、分周器２１ｃは、クロック信号ＴＸ＿ＤＣＫを更に１／８の周波数（３１２．５ＭＨｚ）のクロック信号ＣＬＫを出力する。
【００４６】
また、クロック生成回路５には、クロック信号ＴＸ＿ＣＫに含めるジッタの種類や大きさを定める各種設定信号と、ジッタ試験を行うか否かを制御する信号である信号ＴＥＳＴとが入力される。具体的には、クロック生成回路５は、信号ＴＥＳＴ＝Ｈ（ハイ）レベルであればジッタ試験を行う動作を行い、クロック信号ＴＸ＿ＣＫに各種設定信号に応じて生成したジッタを含めて出力する。また、信号ＴＥＳＴ＝Ｌ（ロウ）レベルであればクロック生成回路５は、通常動作を行い、生成したジッタを含まないクロック信号ＴＸ＿ＣＫを出力する。
【００４７】
次に、図１に示したクロック生成回路５の内部構成例を２つ挙げて以下に説明する。まず、図１に示したクロック生成回路５の内部構成例１について説明する。
図２は、図１に示したクロック生成回路５の内部構成例１を示す図である。この図２に示すクロック生成回路５の内部構成例１において、図１２に示したクロック生成回路４の内部構成と同じ符合を付与したものは同じ機能を有するので説明を諸略する。図２に示すように、クロック生成回路５は、従来のクロック生成回路４と同様の構成である位相比較器４１、フィルタ４２、第１のＶＣＯ４３、分周器４４、バッファ４５、４６に加えて、クロック信号ＴＸ＿ＣＫにジッタを含ませるため、ジッタ生成回路５１、電圧加算器５２、第２のＶＣＯ５３、セレクタ５４を更に具備する。尚、図２の第１のＶＣＯ４３は、図１２のＶＣＯ４３と名称が異なるが、第２のＶＣＯ５３と区別するためであり、同様のものである。
【００４８】
上述したジッタ生成回路５１の入力端子には、上述した各種設定信号が入力される。また、ジッタ生成回路５１の出力端子は、電圧加算器５２の第１の入力端子に接続される。また、電圧加算器５２の第２の入力端子は、フィルタ４２の出力端子と第１のＶＣＯ４３の入力端子の相互接続点に接続される。また、電圧加算器５２の出力端子は、第２のＶＣＯ５３の入力端子に接続される。また、セレクタ５４の第１の入力端子には、第２のＶＣＯ５３の出力端子が接続され、セレクタ５４の第２の入力端子には、第１のＶＣＯ４３の出力端子が接続される。また、セレクタ５４の制御端子には、信号ＴＥＳＴが入力される。また、セレクタ５４の出力端子は、バッファ４５の入力端子に接続される。
【００４９】
次に、図２に示したクロック生成回路５におけるジッタを含むクロックの生成処理について説明する。
図２のジッタ生成回路５１は、各種設定信号に応じて例えば、正弦波パターンやランダムパターンのジッタとなる制御電圧を出力する。この制御電圧は、具体的には、各種設定信号により与えられた正弦波パターンの周期や振幅、ランダムパターンの最大振幅に応じて変化する。電圧加算器５２は、フィルタ４２の出力電圧と、ジッタ生成回路５１が出力する制御電圧（ジッタ成分）とを足し合わせた電圧を出力する。第２のＶＣＯ５３は、電圧加算器５２が出力するジッタ成分を含む電圧に応じた周波数（５ＧＨｚ±ジッタ分）のクロック信号ＣＫ１を出力する。すなわち、第２のＶＣＯ５３は、ジッタ生成回路５１の出力する制御電圧と第１のＶＣＯ４３を含むループにあるフィルタ４２の出力電圧の和に応じて、出力するクロック信号の周波数を変化させる。
【００５０】
セレクタ５４は、信号ＴＥＳＴ＝Ｈレベルの場合には、ジッタを含むクロック信号ＣＫ１を選択して出力し、信号ＴＥＳＴ＝Ｌレベルの場合には、ジッタを含まないクロック信号ＣＫを選択して出力する。以上により、信号ＴＥＳＴ＝Ｈレベルの時は、クロック生成回路５は、第２のＶＣＯ５３が出力するジッタを含むクロック信号ＣＫ１をクロック信号ＴＸ＿ＣＫとして出力する。これにより、図１に示したクロック制御回路２１は、ジッタを含むクロック信号ＴＸ＿ＣＫを分周したクロック信号を出力する。すなわち、データ送受信回路１ａ内にあるＰＲＢＳパターン生成回路２２は、ジッタを含むクロック信号に同期して動作する。
また、３２：４変換回路２５およびドライバ回路２６は、ＰＲＢＳパターン生成回路２２が出力するパラレルデータＰＲＢＳ＿ＤＴ［３１：０］を、ジッタを含むクロック信号にてシリアルデータに変換する。
【００５１】
以上により、データ送信回路２は、ジッタを含んだ送信データＴＸＲＸ＿ＤＴを出力することができる。これにより、データ受信回路３は、このジッタを含んだ送信データＴＸＲＸ＿ＤＴを受信する。ここで、データ受信回路３が、ジッタを含んだ送信データＴＸＲＸ＿ＤＴを適正に受信できたか否かを検出することにより、ジッタトレランスの試験を行うことができる。
【００５２】
次に、図１に示したクロック生成回路５の内部構成例２について説明する。
図３は、図１に示したクロック生成回路５の内部構成例２を示す図である。この図３に示すクロック生成回路５の内部構成例２において、図１２に示したクロック生成回路４の内部構成と同じ符合を付与したものは同じ機能を有するので説明を諸略する。図３に示すように、クロック生成回路５は、従来のクロック生成回路４と同様の構成である位相比較器４１、フィルタ４２、ＶＣＯ４３、分周器４４、バッファ４５、４６に加えて、クロック信号ＴＸ＿ＣＫにジッタを含ませるため、ジッタ生成回路５１、セレクタ５４、ＤＬＬ（Ｄｅｌａｙ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）５５を更に具備する。尚、ジッタ生成回路５１およびセレクタ５４は、図２に示したものと同様の機能を有する。
【００５３】
上述したジッタ生成回路５１の入力端子には、上述した各種設定信号が入力される。また、ジッタ生成回路５１の出力端子は、ＤＬＬ５５の制御電圧入力端子に接続される。また、ＤＬＬ５５のクロック信号入力端子は、ＶＣＯ４３の出力端子に接続される。また、セレクタ５４の第１の入力端子には、ＤＬＬ５５の出力端子が接続され、セレクタ５４の第２の入力端子には、ＶＣＯ４３の出力端子が接続される。また、セレクタ５４の制御端子には、信号ＴＥＳＴが入力される。また、セレクタ５４の出力端子は、バッファ４５の入力端子に接続される。
【００５４】
次に、図３に示したクロック生成回路５におけるジッタを含むクロックの生成処理について説明する。
図３のジッタ生成回路５１は、各種設定信号に応じて例えば、正弦波パターンやランダムパターンのジッタとなる制御電圧を出力する。ＤＬＬ５５は、ジッタ生成回路５１が出力する制御電圧に応じて、その内部遅延量を変化させることで、ＶＣＯ４３より入力されるクロック信号の周波数を変化させてクロック信号ＣＫ２を出力する。すなわち、ＤＬＬ５５は、ジッタ生成回路５１が出力する制御電圧に応じたジッタ成分を含む周波数（５ＧＨｚ±ジッタ）のクロック信号ＣＫ２を出力する。
【００５５】
セレクタ５４は、信号ＴＥＳＴ＝Ｈレベルの場合には、ジッタを含むクロック信号ＣＫ２を選択して出力し、信号ＴＥＳＴ＝Ｌレベルの場合には、ジッタを含まないクロック信号ＣＫを選択して出力する。以上により、信号ＴＥＳＴ＝Ｈレベルの時は、クロック生成回路５は、ＤＬＬ５５が出力するジッタを含むクロック信号ＣＫ２をクロック信号ＴＸ＿ＣＫとして出力する。以上により、図２の場合でも説明したように、図１に示すデータ送受信回路１ａ内にあるデータ送信回路２は、ジッタを含んだ送信データＴＸＲＸ＿ＤＴを出力することができる。これにより、データ受信回路３が、ジッタを含んだ送信データＴＸＲＸ＿ＤＴを適正に受信できたか否かを検出することで、データ送受信回路１ａにおけるジッタトレランスの試験を行うことができる。
【００５６】
次に、本発明の第２の実施形態として、上述したクロック生成回路５を備え、更に、ジッタを含む送受信試験の測定時間やジッタの変調の深さ（変調量）や周波数を自動で変更して複数回の測定可能としたデータ送受信回路について説明する。この複数回の測定により得た測定データにより、ジッタトレランスの特性を示すグラフを生成することもできる。但し、ジッタトレランスの特性を示すグラフが生成できる程の測定は、量産試験時ではなく、試作段階やデータ送受信回路の特性評価段階で行うものである。この、ジッタトレランスの特性を基に、量産試験時にクロック信号に付与するジッタの変調周波数や変調の深さを決定する。また、量産試験時は、時間の制約もあり、ジッタの変調周波数や変調の深さを変えて試験することは希であり、通常は、ジッタトレランスの規格に対して最もジッタトレランスの特性が余裕のない部分のみを１回測定する。
【００５７】
ここで、ジッタの変調周波数と変調の深さについて更に説明する。
ジッタを含まないクロック信号ＴＸ＿ＣＫの周波数をｆｃとすると、ジッタを含んだクロック信号ＴＸ＿ＣＫの周波数ｆｃ’は以下の式で表される。
ｆｃ’＝ｆｃ｛１＋δ×ｃｏｓ（２π×ｆｍ×ｔ）｝
但し、δ：変調の深さ、ｆｍ：変調周波数、ｔ：時間の変数
【００５８】
図４は、本発明の第２の実施形態であるジッタ試験用回路を含むデータ送受信回路の全体構成を示す図である。尚、図４において、図１１と同じ符合を付与した回路は、同様の機能および構成を有する回路であり、それらの説明を省略する。図４のデータ送受信回路１ｂにおいて、図１１に示したデータ送受信回路１と異なる点は、データ受信回路３ａとクロック生成回路５およびクロック生成回路制御回路６を有する点である。
【００５９】
ここで、データ受信回路３ａは、図１１に示したデータ受信回路３とは、測定時間カウント回路３６を有する点が異なり、他の構成は同じである。また、図４のクロック生成回路５は、図１に示したクロック生成回路５と同様の構成である。すなわち、図４のクロック生成回路５の内部構成は、図２に示した構成であっても図３に示した構成であってもよい。また、クロック生成回路制御回路６は、データ受信回路３ａからクロック信号ＲＸ＿ＯＣＫと、試験結果を示す信号である信号ＯＫ＿ＦＬＡＧおよび信号ＮＧ＿ＦＬＡＧを受信する。また、クロック生成回路制御回路６は、外部から各種設定データを受信する。また、クロック生成回路制御回路６は、上記受信する複数の信号やデータを基に制御した各種設定信号を、クロック生成回路５へ出力する。
【００６０】
次に、データ受信回路３ａの測定時間カウント回路３６について説明する。測定時間カウント回路３６は、４：３２変換回路３３の出力するクロック信号ＲＸ＿ＯＣＫが入力される入力端子を備える。また、測定時間カウント回路３６は、パターン比較回路３４の出力するエラーフラグＥＲＲＯＲが入力される入力端子を備える。また、測定時間カウント回路３６は、外部から入力される信号であるイネーブル信号ＣＯＭＰ＿ＥＮおよび測定時間設定信号ＭＥＡＳ＿ＴＩＭＥが入力される入力端子を備える。また、測定時間カウント回路３６は、パターン比較回路３４へリセット信号ＣＯＭＰ＿ＲＳＴを出力し、クロック生成回路制御回路６へ信号ＯＫ＿ＦＬＡＧおよび信号ＮＧ＿ＦＬＡＧを出力する。
【００６１】
上述した測定時間カウント回路３６は、ジッタトレランス評価時間を規定するための回路であり、その時間は測定時間設定信号ＭＥＡＳ＿ＴＩＭＥにより外部より変更可能である。この測定時間カウント回路３６を設けた理由は、ジッタトレランスを評価するには、ある変調周波数とある変調の深さの正弦波ジッタを含んだデータＴＸＲＸ＿ＤＴを規定した時間に相当する間だけ受信するという仕組みが必要だからである。また、測定時間カウント回路３６が出力するリセット信号ＣＯＭＰ＿ＲＳＴは、図１６には示していないが、例えば、図１６のシーケンサ３５１へ入力されて、シーケンサ３５１を初期状態（ＳＴＡＴＥ＿ＳＥＬ＝Ｈの状態）にリセットする。
【００６２】
また、測定時間カウント回路３６は、測定時間設定信号ＭＥＡＳ＿ＴＩＭＥで設定された時間（以下、設定時間とする）の間、パターン比較回路３４が出力するエラーフラグＥＲＲＯＲ＝Ｈレベルとなるか否かを検出する。具体的には、測定時間カウント回路３６は、設定時間内にエラーフラグＥＲＲＯＲ＝Ｈレベルを検出しなかった場合には、データ受信回路３ａが、正弦波ジッタを含んだデータＴＸＲＸ＿ＤＴを正しく受信できたと判断し信号ＯＫ＿ＦＬＡＧ＝Ｈレベルを出力する。一方、測定時間カウント回路３６は、設定時間内にエラーフラグＥＲＲＯＲ＝Ｈレベルを検出した場合には、信号ＮＧ＿ＦＬＡＧ＝Ｈレベルを出力する。
【００６３】
これにより、クロック生成回路制御回路６は、信号ＯＫ＿ＦＬＡＧ＝Ｈレベルの場合には、ジッタの変調の深さを変更するようクロック生成回路５に指示する各種設定信号を出力する。また、クロック生成回路制御回路６は、信号ＮＧ＿ＦＬＡＧ＝Ｈレベルの場合には、ジッタの変調周波数を変更するようにクロック生成回路５に指示する各種設定信号を出力する。すなわち、クロック生成回路制御回路６は、外部からの各種設定データと信号ＯＫ＿ＦＬＡＧおよび信号ＮＧ＿ＦＬＡＧに応じて各種設定信号を出力する。
【００６４】
具体的には、クロック生成回路制御回路６は、各種設定データとしてデータＭＦ＿ＩＮＩＴ、データＭＦ＿ＳＴＥＰ、データＭＤ＿ＩＮＩＴ、データＭＤ＿ＳＴＥＰ、データＭＥＡＳ＿ＳＴＯＰ＿ＭＦ、データＪＴ＿ＳＴＡＲＴを受信する。データＭＦ＿ＩＮＩＴは、ジッタトレランス測定におけるジッタの変調周波数の初期値である。データＭＦ＿ＳＴＥＰ、は、信号ＮＧ＿ＦＬＡＧ＝Ｈレベルの際に変化させる変調周波数の変化ステップを指示する値である。データＭＤ＿ＩＮＩＴは、ジッタにおける変調の深さの初期値である。データＭＤ＿ＳＴＥＰは、信号ＯＫ＿ＦＬＡＧ＝Ｈレベルの際に変化させる変調の深さの変化ステップを指示する値である。データＭＥＡＳ＿ＳＴＯＰ＿ＭＦは、測定終了となる変調周波数（測定終了変調周波数）を設定する。また、データＪＴ＿ＳＴＡＲＴは、測定開始を指示する。尚、上述した各設定データは変更可能である。
【００６５】
以上により、クロック生成回路制御回路６は、上述した設定に応じて各種設定信号を出力することで、クロック生成回路５内のジッタ生成回路５１の回路パラメータを変化させ、送受信データＴＸＲＸ＿ＤＴに含まれるジッタ量を変化させる。また、クロック生成回路制御回路６は、測定が終了した場合に、測定終了を示す信号ＭＥＡＳ＿ＥＮＤをデータ送受信回路１ｂの外部へ出力する。
【００６６】
また、クロック生成回路制御回路６は、信号ＮＧ＿ＦＬＡＧ＝Ｈレベルを検出した際に、例えばジッタの変調周波数と変調の深さを示す内部コードを記憶する。これにより、データ送受信回路１ｂは、自動的にジッタトレランスの特性を示すグラフを生成することができる。すなわち、データ送受信回路１ｂのジッタトレランスを評価することができる。
【００６７】
次に、図４に示したデータ送受信回路１ｂが、ジッタトレランスの特性を測定する動作について説明する。
図５は、図４に示したデータ送受信回路１ｂが、ジッタトレランスの特性を測定する動作を示す図である。図５に示すように、まず、ステップＳ１において、データＪＴ＿ＳＴＡＲＴの指示によりデータ送受信回路１ｂのクロック生成回路５を活性化して、信号ＴＥＳＴ＝Ｈレベルにする。これにより、クロック生成回路５は、ジッタを含むクロック信号ＴＸ＿ＣＫの出力を開始する。そして、クロック生成回路５におけるＰＬＬの動作が安定するために必要とする時間を十分経過した後に次のステップＳ２に進む。
【００６８】
次に、ステップＳ２において、データ送信回路２およびデータ受信回路３ａを活性化することで、それぞれがクロック信号ＴＸ＿ＣＫ、ＲＸ＿ＣＫに同期した動作を開始する。また、ＰＲＢＳ＿ＥＮ＝Ｈレベルにする。次に、ステップＳ３において、データ送信回路２は、ＰＲＢＳパターン生成回路２２で生成したＰＲＢＳパターンのデータＰＲＢＳ＿ＤＴ［３１：０］をジッタを含むクロック信号で処理することで、ジッタを含む送受信データＴＸＲＸ＿ＤＴを生成して出力する。尚、この時、クロック生成回路制御回路６より各種設定データの設定に応じた各種設定信号を受信するクロック生成回路５は、受信した各種設定信号に応じた変調周波数や変調の深さとなるジッタをクロック信号ＴＸ＿ＣＫに含ませる。
【００６９】
次に、ステップＳ４において、データ受信回路３ａは、ジッタを含む送受信データＴＸＲＸ＿ＤＴを受信して、パターン比較回路３４にて期待値と比較することで、受信状態の測定を開始する。この時、イネーブル信号ＣＯＭＰ＿ＥＮ＝Ｈレベルであり、測定時間設定信号ＭＥＡＳ＿ＴＩＭＥが設定されることで測定時間が定まっている。また、パターン比較回路３４は、ＬＯＣＫ検出状態の後にエラー検出状態（測定開始）となることは、図１７で説明した通りである。
【００７０】
次に、ステップＳ５において、クロック生成回路制御回路６は、信号ＮＧ＿ＦＬＡＧ＝Ｈレベルであるか否かを検出する。ここで、信号ＮＧ＿ＦＬＡＧ＝Ｈレベルを検出していない場合（ステップＳ５のＮｏ）には、ステップＳ６に進み、クロック生成回路制御回路６は、測定時間が終了してかつ信号ＯＫ＿ＦＬＡＧ＝Ｈレベルであるか否かを検出する。また、信号ＮＧ＿ＦＬＡＧ＝Ｈレベルを検出した場合（ステップＳ５のＹｅｓ）には、クロック生成回路制御回路６は、ステップＳ９に進む。このステップＳ９については後述する。
【００７１】
ステップＳ６において測定時間が終了してかつ信号ＯＫ＿ＦＬＡＧ＝Ｈレベルであることを検出していない場合（ステップＳ６のＮｏ）には、ステップＳ５に戻り、データ受信回路３ａは、受信状態の測定処理を継続して、クロック生成回路制御回路６は、信号ＮＧ＿ＦＬＡＧ＝Ｈレベルとなるか否かの検出を行う。また、ステップＳ６において測定時間が終了してかつ信号ＯＫ＿ＦＬＡＧ＝Ｈレベルであることを検出した場合（ステップＳ６のＹｅｓ）には、ステップＳ７に進み、クロック生成回路制御回路６は、ジッタとして付与する変調の深さを変更する。次に、ステップＳ８に進み、データ受信回路３ａは、測定時間カウント回路３６およびパターン比較回路３４を初期化して、ステップＳ５に戻る。
【００７２】
上述したステップＳ７における変調の深さの変更（本実施形態では、変調の深さがだんだん大きくなるように変更している）は、ステップＳ５において信号ＮＧ＿ＦＬＡＧ＝Ｈレベルが検出されるまで行われる。これにより、ある変調周波数における最大の変調の深さを求めることができる。
【００７３】
次に、ステップＳ５において信号ＮＧ＿ＦＬＡＧ＝Ｈレベルを検出した場合（ステップＳ５のＹｅｓ）には、クロック生成回路制御回路６は、ステップＳ９に進み、クロック生成回路制御回路６は、その時のジッタとして付与した変調周波数および変調の深さの値を内部コード化して記憶する。次に、ステップＳ１０に進み、クロック生成回路制御回路６は、ステップＳ９で記憶した変調周波数がデータＭＥＡＳ＿ＳＴＯＰ＿ＭＦで設定された測定終了変調周波数と同じであるか否かを検出する。
【００７４】
ここで、ステップＳ９で記憶した変調周波数が測定終了変調周波数と同じである場合（ステップＳ１０のＮｏ）には、データ送受信回路１ｂは、ジッタトレランスの特性の測定処理を終了する。また、ステップＳ９で記憶した変調周波数が測定終了変調周波数と異なる場合（ステップＳ１０のＹｅｓ）には、ステップＳ１１に進み、クロック生成回路制御回路６は、変調周波数を変更してステップＳ８に進む。尚、ステップＳ１１の変調周波数の変更は、データＭＦ＿ＩＮＩＴで定まる初期値から始まり、データＭＦ＿ＳＴＥＰに応じたステップ幅で変更される。また、ステップＳ１１の変調周波数の変更により、各変調周波数におけるジッタトレランスを測定している。
【００７５】
以上の処理により、データ送受信回路１ｂは、記憶した変調周波数と変調の深さを出力することができる。これにより、各変調周波数と変調の深さの変化をプロットしたグラフを生成し、ジッタトレランスの特性を示すことができる。また、本実施形態におけるデータ送受信回路１ｂを用いれば、従来の量産試験システムを使用しながら、ジッタトレランスの特性を評価することができる。
【００７６】
次に、本発明の第３の実施形態として、０ランレングスまたは１ランレングスを含む送受信データを用いて送受信試験が可能なデータ送受信回路について説明する。図６は、本発明の第３の実施形態であるジッタ試験用回路を含むデータ送受信回路の全体構成を示す図である。尚、図６において、図１１と同じ符合を付与した回路は、同様の機能および構成を有する回路であり、それらの説明を省略する。図６のデータ送受信回路１ｃにおいて、図１１に示したデータ送受信回路１と異なる点は、データ送信回路２ｃとデータ受信回路３ｃとクロック生成回路５を有する点である。
【００７７】
ここで、図６のデータ送信回路２ｃは、図１１に示したデータ送信回路２とは、ＰＲＢＳパターン生成回路２２ａを有する点が異なり、他の構成は同じである。また、図６のデータ受信回路３ｃは、図１１に示したデータ受信回路３とは、パターン比較回路３４ａを有する点が異なり、他の構成は同じである。また、図６のクロック生成回路５は、図１に示したクロック生成回路５と同様の構成である。すなわち、図６のクロック生成回路５の内部構成は、図２に示した構成であっても図３に示した構成であってもよい。
【００７８】
上述したＰＲＢＳパターン生成回路２２ａは、０ランレングスまたは１ランレングスを含むＰＲＢＳパターンを生成する。これにより、データ送信回路２ｃは、０ランレングスまたは１ランレングスを含む送受信データＴＸＲＸ＿ＤＴを出力することができる。また、ＰＲＢＳパターン生成回路２２ａは、送受信データの一部を０ランレングスまたは１ランレングスに置き換える周期を外部からのデータＣＹＣＬＥ［１５：０］に応じて設定する。また、ＰＲＢＳパターン生成回路２２ａは、０ランレングスまたは１ランレングスの長さを外部からのデータＬＥＮＧＴＨ［３：０］に応じて設定する。
【００７９】
尚、ＰＲＢＳパターン生成回路２２ａが０ランレングスまたは１ランレングスを含むＰＲＢＳパターンを生成する方法として、０ランレングスまたは１ランレングスを、ＰＲＢＳパターンの一部と置き換える方法や、０ランレングスまたは１ランレングスを、ＰＲＢＳパターンの途中に挿入する方法などを用いて好適である。
【００８０】
また、上述したパターン比較回路３４ａは、受信したデータに含まれる０ランレングスまたは１ランレングスを検出する機能を有する。具体的には、パターン比較回路３４ａは、受信データ（ＲＸＯ＿ＤＴ［３１：０］）が全てＬレベルまたはＨレベルであることを検出する。また、パターン比較回路３４ａは、０ランレングスまたは１ランレングスを検出した場合に、エラーフラグＥＲＲＯＲを強制的にＬレベルにする機能を有する。これにより、データ受信回路３ｃは、０ランレングスまたは１ランレングスを含む送受信データＴＸＲＸ＿ＤＴを受信した場合であっても、適正なエラーフラグＥＲＲＯＲを出力することができる。
【００８１】
以上の構成により、データ送受信回路１ｃは、０ランレングスまたは１ランレングスとジッタを含む送受信データＴＸＲＸ＿ＤＴの送受信試験を行うことができる。
【００８２】
次に、図６に示したＰＲＢＳパターン生成回路２２ａの内部構成例について説明する。
図７は、図６に示したＰＲＢＳパターン生成回路２２ａの内部構成例を示す図である。図７のＰＲＢＳパターン生成回路２２ａにおいて、図１３に示した従来のＰＲＢＳパターン生成回路２２の内部構成例と同じ符合を付与しているものは、同じ機能を有するものなので説明を省略する。尚、図７のＰＲＢＳパターン生成回路２２ａにおいては、クロック信号ＣＬＫを伝達するクロック信号線を省略しているが、図７の回路においても、図１３と同様にクロック信号ＣＬＫは、クロック端子を有する各回路素子に供給されている。
【００８３】
図７において、図１３と異なる構成として、送受信データの一部を０ランレングスまたは１ランレングスに置き換える周期を外部からのデータＣＹＣＬＥ［１５：０］に応じて設定するため、ＰＲＢＳパターン生成回路２２ａは、論理素子６１、６２、６６、６７と、カウンタＡ・６３と、比較回路６４と、フリップフロップ６５と、イネーブル付き入力反転フリップフロップ（以下、単にイネーブル反転ＦＦとする）７３と、セレクタ７４とを具備する。また、０ランレングスまたは１ランレングスの長さを外部からのデータＬＥＮＧＴＨ［３：０］に応じて設定するため、ＰＲＢＳパターン生成回路２２ａは、カウンタＢ・６８と、比較回路６９と、フリップフロップ７０と、論理素子７１、７２とを具備する。
【００８４】
図７に示すように論理素子６１は、論理素子２２３の出力する信号ＳＴＡＲＴ＿ＤＥＴと、論理素子６６が出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＬＯＡＤの論理和をカウンタＡ・６３のロード端子ｌｏａｄへ出力する。また、論理素子６２は、比較回路６４の出力信号と、論理素子７２の出力信号を反転した信号との論理積を信号ＣＹＣＬＥ＿ＣＮＴ＿ＥＮとして出力する。
【００８５】
また、カウンタＡ・６３は、外部からのデータＣＹＣＬＥ［１５：０］をロード（値を取り込む）する入力端子と、データをロードするタイミングを指示する信号が論理素子６１より入力されるロード端子ｌｏａｄと、論理素子６２より入力される信号ＣＹＣＬＥ＿ＣＮＴ＿ＥＮ＝Ｈレベルで活性化され、信号ＣＹＣＬＥ＿ＣＮＴ＿ＥＮ＝Ｌレベルで非活性化されるイネーブル端子ｅｎと、クロック信号が入力されるクロック端子を備える。また、カウンタＡ・６３は、ロードしたデータＣＹＣＬＥ［１５：０］を初期値として、クロック信号ＣＬＫの立ち上がりに同期してカウントダウンされるデータＣＹＣＬＥ＿ＣＮＴ［１５：０］を出力する。
【００８６】
また、比較回路６４は、カウンタＡ・６３が出力するデータＣＹＣＬＥ＿ＣＮＴ［１５：０］と、１６ビット全てＬレベルであるオールＬデータ［１５：０］とを比較して、異なる場合はＨレベルを出力し、同じ場合はＬレベルを出力する。また、比較回路６４の出力信号は、論理素子６２およびフリップフロップ６５の入力端子と論理素子６６の反転入力端子へ入力される。また、フリップフロップ６５は、クロック信号ＣＬＫの立ち上がりに同期して比較回路６４の出力信号を論理素子６６の入力端子へ出力する。
【００８７】
また、論理素子６６は、比較回路６４から反転入力端子へ入力される信号を反転した信号と、フリップフロップ６５から入力端子に入力される信号との論理積を信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＬＯＡＤとして出力する。論理素子６６が出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＬＯＡＤは、論理素子６１、６７の入力端子およびカウンタＢ・６８のロード端子ｌｏａｄへ入力される。尚、フリップフロップ６５と論理素子６６とにより立ち下がり検出回路が構成されている。
【００８８】
また、論理素子６７は、論理素子６６が出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＬＯＡＤと、論理素子６２が出力する信号ＣＹＣＬＥ＿ＣＮＴ＿ＥＮとの論理和を信号ＤＴ＿ＳＥＬとして出力する。この論理素子６７が出力する信号ＤＴ＿ＳＥＬは、セレクタ７４の制御端子に入力され、セレクタ７４を制御する信号である。
【００８９】
カウンタＢ・６８は、外部からのデータＬＥＮＧＴＨ［３：０］をロード（値を取り込む）する入力端子と、データをロードするタイミングを指示する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＬＯＡＤが論理素子６６より入力されるロード端子ｌｏａｄと、比較回路６０より入力される信号＝Ｈレベルで活性化され、その信号＝Ｌレベルで非活性化されるイネーブル端子ｅｎと、クロック信号が入力されるクロック端子を備える。また、カウンタＢ・６８は、ロードしたデータＬＥＮＧＴＨ［３：０］を初期値として、クロック信号ＣＬＫの立ち上がりに同期してカウントダウンされるデータＬＥＮＧＴＨ＿ＣＮＴ［３：０］を出力する。
【００９０】
また、比較回路６９は、カウンタＢ・６８が出力するデータＬＥＮＧＴＨ＿ＣＮＴ［３：０］と、４ビット全てＬレベルであるオールＬデータ［３：０］とを比較して、異なる場合は信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮ＝Ｈレベルを出力し、同じ場合は信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮ＝Ｌレベルを出力する。また、比較回路６９の出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮは、論理素子７２およびフリップフロップ７０の入力端子と論理素子７１の反転入力端子およびカウンタＢ・６８のイネーブル端子ｅｎへ入力される。また、フリップフロップ７０は、クロック信号ＣＬＫの立ち上がりに同期して比較回路６９の出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮを論理素子７１の入力端子へ出力する。
【００９１】
また、論理素子７１は、比較回路６９から反転入力端子へ入力される信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮを反転した信号と、フリップフロップ７０から入力端子に入力される信号との論理積を信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮＤとして論理素子７２の入力端子へ出力する。また、論理素子７２は、信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮＤと信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮの論理和を論理素子６２の反転入力端子およびイネーブル反転ＦＦ・７３のイネーブル端子ｅｎへ出力する。尚、フリップフロップ７０と論理素子７１とにより立ち下がり検出回路が構成されている。
【００９２】
また、イネーブル反転ＦＦ・７３は、自身の出力端子から出力する信号が入力される反転入力端子と、論理素子７２が出力する信号が入力されるイネーブル端子ｅｎと、クロック信号ＣＬＫが入力されるクロック端子とを備える。また、イネーブル反転ＦＦ・７３は、反転入力端子に入力される信号を、クロック信号ＣＬＫの立ち上がりに同期して反転してセレクタ７４の第２の入力端子へ出力する。また、イネーブル反転ＦＦ・７３の入力信号および出力信号は３２ビットのビット幅を有する。すなわち、イネーブル反転ＦＦ・７３の出力をシリアルデータにした場合に３２ビット連続となる０ランまたは１ランを交互に出力することができる。
【００９３】
また、セレクタ７４は、イネーブル付きフリップフロップ２２４が出力するデータＤＴ＿ＮＯＷ［３１：０］が入力される第１の入力端子と、イネーブル反転ＦＦ・７３の出力が入力される第２の入力端子と、論理素子６７が出力する信号ＤＴ＿ＳＥＬが入力される制御端子とを備える。また、セレクタ７４は、出力端子より信号ＤＴ＿ＳＥＬに応じて選択した信号をフリップフロップ７５の入力端子へ出力する。これにより、フリップフロップ７５は、セレクタ７４が出力する信号をクロック信号ＣＬＫの立ち上がりに同期してデータＰＲＢＳ＿ＤＴ［３１：０］として出力する。尚、セレクタ７４は、信号ＤＴ＿ＳＥＬ＝Ｈレベルの時は、イネーブル付きフリップフロップ２２４が出力するデータＤＴ＿ＮＯＷ［３１：０］を選択して出力し、信号ＤＴ＿ＳＥＬ＝Ｌレベルの時は、イネーブル反転ＦＦ・７３の出力を選択して出力する。
【００９４】
次に、図７に示したＰＲＢＳパターン生成回路２２ａの動作について説明する。図８は、図７に示したＰＲＢＳパターン生成回路２２ａの動作を示す波形図である。図８に示すように、時刻ｔ１において、外部からのイネーブル信号ＰＲＢＳ＿ＥＮが立ち上がる。次に、時刻ｔ２において、クロック信号ＣＬＫが立ち上がると、フリップフロップ２２１が、イネーブル信号ＰＲＢＳ＿ＥＮをクロック信号ＣＬＫの立ち上がりに応じてラッチするので、信号ＳＴＡＲＴ＝Ｈレベルに立ち上がる。これにより、論理素子２２３が出力する信号ＳＴＡＲＴ＿ＤＥＴ＝Ｈレベルに立ち上がり、論理素子６１の出力信号もＨレベルに立ち上がる。
【００９５】
次に、時刻３において、クロック信号ＣＬＫが立ち上がると、論理素子２２３が出力する信号ＳＴＡＲＴ＿ＤＥＴ＝Ｌレベルに立ち下がり、論理素子６１の出力信号もＬレベルに立ち下がる。これにより、カウンタＡ・６３に入力されるデータＣＹＣＬＥ［１５：０］がカウントダウンの初期値として取り込まれ、その値が、データＣＹＣＬＥ＿ＣＮＴ［１５：０］として出力される。尚、本実施形態においては、図８に示すように初期値＝１２７である。
【００９６】
また、これにより、比較回路６４の出力は、Ｈレベルに立ち上がり、論理素子６２が出力する信号ＣＹＣＬＥ＿ＣＮＴ＿ＥＮもＨレベルに立ち上がる。また、これにより、論理素子６７の出力する信号ＤＴ＿ＳＥＬもＨレベルに立ち上がる。以上により、セレクタ７４は、イネーブル付きフリップフロップ２２４およびＸＯＲ群２２５の構成により生成されるＰＲＢＳパターンであるデータＤＴ＿ＮＯＷ［３１：０］を、選択して出力する。すなわち、時刻ｔ４において、ＰＲＢＳパターン生成回路２２ａは、生成したデータＤＴ＿ＮＯＷ［３１：０］を、データＰＲＢＳ＿ＤＴ［３１：０］として出力する。その後、カウンタＡ・６３のカウントダウンによりデータＣＹＣＬＥ＿ＣＮＴ［１５：０］＝０になるまでの期間、ＰＲＢＳパターン生成回路２２ａは、生成したデータＤＴ＿ＮＯＷ［３１：０］を、データＰＲＢＳ＿ＤＴ［３１：０］として出力する。
【００９７】
次に、時刻５において、カウンタＡ・６３の出力するデータＣＹＣＬＥ＿ＣＮＴ［１５：０］＝０となった場合に、比較回路６４の出力する信号がＬレベルに立ち下がり、論理素子６２が出力する信号ＣＹＣＬＥ＿ＣＮＴ＿ＥＮもＬレベルに立ち下がる。また、これにより、論理素子６６の出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＬＯＡＤがＨレベルに立ち上がる。
【００９８】
次に、時刻ｔ６において、クロック信号ＣＬＫが立ち上がると、論理素子６６の出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＬＯＡＤがＬレベルに立ち下がる。これにより、論理素子６７の出力信号ＤＴ＿ＳＥＬもＬレベルに立ち下がり、セレクタ７４は、イネーブル反転ＦＦ・７３の出力データ［３１：０］を選択して出力する。また、論理素子６２の出力信号もＬレベルに立ち下がり、カウンタＡ・６３に入力されるデータＣＹＣＬＥ［１５：０］がカウントダウンの初期値として取り込まれ、その値が、データＣＹＣＬＥ＿ＣＮＴ［１５：０］として出力される。
【００９９】
また、カウンタＢ・６８に入力されるデータＬＥＮＧＴＨ［３：０］がカウントダウンの初期値として取り込まれ、その値が、データＬＥＮＧＴＨ＿ＣＮＴ［３：０］として出力される。これにより、比較回路６９の出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮがＨレベルに立ち上がり、論理素子７２の出力信号もＨレベルに立ち上がる。また、これにより、イネーブル反転ＦＦ・７３が活性化されて、０ランレングスまたは１ランレングスの出力データ［３１：０］を出力する。
尚、本実施形態におけるデータＬＥＮＧＴＨ［３：０］で指定される初期値は、図８に示すようにＬＥＮＧＴＨ［３：０］＝２である。
【０１００】
以上により、時刻ｔ７において、ＰＲＢＳパターン生成回路２２ａは、イネーブル反転ＦＦ・７３が生成した０ランレングスまたは１ランレングスである出力データ［３１：０］を、データＰＲＢＳ＿ＤＴ［３１：０］として出力する。その後、カウンタＢ・６８のカウントダウンによりデータＬＥＮＧＴＨ＿ＣＮＴ［３：０］＝０になるまでの期間、ＰＲＢＳパターン生成回路２２ａは、イネーブル反転ＦＦ・７３が生成したデータ［３１：０］を、データＰＲＢＳ＿ＤＴ［３１：０］として出力する。これにより、図８の符合ＲＵＮに示すように、ＰＲＢＳパターンの一部を０ランレングスまたは１ランレングスに置き換えることができる。
【０１０１】
また、時刻ｔ８において、データＬＥＮＧＴＨ＿ＣＮＴ［３：０］＝０となった場合に、比較回路６９の出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮがＬレベルに立ち下がる。これにより、論理素子７１の出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮＤがＨレベルに立ち上がる。
【０１０２】
次に、時刻ｔ９において、論理素子７１の出力する信号ＬＥＮＧＴＨ＿ＣＮＴ＿ＥＮＤがＬレベルに立ち下がり、論理素子７２の出力もＬレベルに立ち下がる。これにより、論理素子６２の出力する信号ＣＹＣＬＥ＿ＣＮＴ＿ＥＮがＨレベルに立ち上がり、論理素子６７の出力する信号ＤＴ＿ＳＥＬもＨレベルに立ち上がる。以上により、セレクタ７４は、再びＰＲＢＳパターンであるデータＤＴ＿ＮＯＷ［３１：０］を選択して出力する。また、カウンタＡ・６３においても、イネーブル端子ｅｎに入力される信号ＣＹＣＬＥ＿ＣＮＴ＿ＥＮがＨレベルに立ち上がったので、カウントダウン処理を開始する。次に、時刻ｔ１０において、クロック信号ＣＬＫの立ち上がりに応じて、フリップフロップ７５がＰＲＢＳパターンであるデータＰＲＢＳ＿ＤＴ［３１：０］の出力を開始する。また、カウンタＡ・６３は、データＣＹＣＬＥ＿ＣＮＴ［１５：０］のカウントダウン処理を行っている。
【０１０３】
以上に示したように、ＰＲＢＳパターン生成回路２２ａは、カウンタＡ・６３の出力ＣＹＣＬＥ＿ＣＮＴ［１５：０］とカウンタＢ・６８の出力ＬＥＮＧＴＨ＿ＣＮＴ［３：０］の組み合わせに応じて、ＰＲＢＳパターンに対して０ランレングスまたは１ランレングスを置き換えるタイミングを規定する信号ＤＴ＿ＳＥＬを生成する。また、ＰＲＢＳパターン生成回路２２ａは、０ランレングスまたは１ランレングスをＰＲＢＳパターンである送信データに含めたくない場合には、ＬＥＮＧＴＨ［３：０］＝０とすればよい。
【０１０４】
次に、図６に示したパターン比較回路３４ａの内部構成例について説明する。
図９は、図６に示したパターン比較回路３４ａの内部構成例を示す図である。
図９のパターン比較回路３４ａにおいて、図１６に示した従来のパターン比較回路３４の内部構成例と同じ符合を付与しているものは、同じ機能を有するものなので説明を省略する。尚、図９のパターン比較回路３４ａにおいては、クロック信号ＲＸ＿ＯＣＫを伝達するクロック信号線を省略しているが、図１６に示したパターン比較回路３４と同様にクロック信号ＲＸ＿ＯＣＫは、クロック端子（図９中の三角形）を有する各回路素子に供給されている。
【０１０５】
また、図９に示すパターン比較回路３４ａは、図１６に示すパターン比較回路３４と異なる機能として、受信データから０ランレングスまたは１ランレングスを検出して、その受信データに対応するエラーフラグＥＲＲＯＲをマスク（隠蔽）する機能を有する。すなわち、図９に示すパターン比較回路３４ａは、図１６に示すパターン比較回路３４と異なる構成として、受信データ（図９のデータＤＴ［３１：０］）が全て０または１であることを検出する構成として０／１検出回路８１と、フリップフロップ８２、８４と、論理素子８３、８５とを具備する。また、パターン比較回路３４ａは、０ランレングスおよび１ランレングス受信時にエラーフラグＥＲＲＯＲをマスクする（エラーフラグを強制的にＬｏｗレベルにする）ために、セレクタ８６と、フリップフロップ８７とを更に具備する。
【０１０６】
図９において、０／１検出回路８１は、受信データ（図９のデータＤＴ［３１：０］）が全て０または１であることを検出して、検出信号ＲＵＮ＿ＤＥＴ（検出時にＨレベル）を出力する。フリップフロップ８２は、クロック信号ＲＸ＿ＯＣＫの立ち上がりに応じて、０／１検出回路８１より入力される検出信号ＲＵＮ＿ＤＥＴを出力する。論理素子８３は、入力端子に入力されるフリップフロップ８２の出力信号と、反転入力端子に０／１検出回路８１より入力される検出信号ＲＵＮ＿ＤＥＴを反転した信号との論理積を出力信号ＲＵＮ＿ＥＮＤとして出力する。
【０１０７】
フリップフロップ８４は、クロック信号ＲＸ＿ＯＣＫの立ち上がりに応じて、論理素子８３より入力される信号ＲＵＮ＿ＥＮＤを、１クロック分遅らせた信号ＲＵＮ＿ＥＮＤ＿ＤＬＹを出力する。論理素子８５は、０／１検出回路８１より入力される検出信号ＲＵＮ＿ＤＥＴと、論理素子８３より入力される信号ＲＵＮ＿ＥＮＤと、フリップフロップ８４より入力される信号ＲＵＮ＿ＥＮＤ＿ＤＬＹとの論理和である信号ＥＲＲＯＲ＿ＳＥＬを出力する。以上の構成により、パターン比較回路３４ａは、受信データから０ランレングスまたは１ランレングスを検出して、その検出した期間の前後１クロック分の幅を広げた信号ＥＲＲＯＲ＿ＳＥＬを出力する。
【０１０８】
次に、セレクタ８６は、論理素子８５が出力する信号ＥＲＲＯＲ＿ＳＥＬ＝Ｌレベル（０または１ランを非検出）ならフリップフロップ３４７が出力する信号ＩＮ＿ＥＲＲＯＲ＿ＤＬＹを選択してフリップフロップ８７へ出力する。また、セレクタ８６は、論理素子８５が出力する信号ＥＲＲＯＲ＿ＳＥＬ＝Ｈレベル（０または１ランを検出）なら０固定（Ｌレベル固定）の信号を選択してフリップフロップ８７へ出力する。フリップフロップ８７は、セレクタ８６より入力される信号を、クロック信号ＲＸ＿ＯＣＫに同期して、エラーフラグＥＲＲＯＲとして出力する。
【０１０９】
以上に示した構成により、従来のＰＲＢＳパターンの期待値を生成し受信データと比較する機能に加えて、パターン比較回路３４ａは、０ランレングスおよび１ランレングスを検出する機能と、０ランレングスおよび１ランレングスを検出した場合に、エラーフラグＥＲＲＯＲを強制的にＬレベルに固定する機能とを更に備える。
【０１１０】
次に、図９に示したパターン比較回路３４ａの動作について説明する。図１０は、図９に示したパターン比較回路３４ａの動作を示す波形図である。図１０に示すように、時刻ｔ２１において、０ランレングスまたは１ランレングスを含む受信データＤＴ［３１：０］が受信されると、ＰＲＢＳパターンに対応した期待値データと異なるので比較回路３４５は出力信号をＨレベルに立ち上げる。これにより、デマルチプレクサ３４６が出力する信号ＩＮ＿ＥＲＲＯＲは、Ｈレベルに立ち上がる。
【０１１１】
次に、時刻ｔ２２において、フリップフロップ３４７は、クロック信号ＲＸ＿ＯＣＫの立ち上がりに同期して、デマルチプレクサ３４６が出力する信号ＩＮ＿ＥＲＲＯＲを取り込み、信号ＩＮ＿ＥＲＲＯＲ＿ＤＬＹをＨレベルに立ち上げる。また、０／１検出回路８１は、受信データＤＴ［３１：０］に対して０ランレングスまたは１ランレングスを検出して、検出信号ＲＵＮ＿ＤＥＴをＨレベルに立ち上げる。これにより、論理素子８５が出力する信号ＥＲＲＯＲ＿ＳＥＬがＨレベルに立ち上がる。
【０１１２】
次に、時刻ｔ２３において、０／１検出回路８１は、受信データＤＴ［３１：０］における０ランレングスまたは１ランレングスの終了を検出して、検出信号ＲＵＮ＿ＤＥＴをＬレベルに立ち下げる。また、論理素子８３は、フリップフロップ８２で信号ＲＵＮ＿ＤＥＴを１クロック分遅延した信号ＲＵＮ＿ＥＮＤをＨレベルに立ち上げる。これにより、論理素子８５の出力する信号ＥＲＲＯＲ＿ＳＥＬがＨレベルを維持する。尚、フリップフロップ８２および論理素子８３により、信号ＲＵＮ＿ＤＥＴの立ち下がり検出を行っている。
【０１１３】
次に、時刻２４において、論理素子８３は、フリップフロップ８２で信号ＲＵＮ＿ＤＥＴを１クロック分遅延した信号ＲＵＮ＿ＥＮＤをＬレベルに立ち下げる。また、フリップフロップ８４は、信号ＲＵＮ＿ＥＮＤを１クロック分遅延させた信号ＲＵＮ＿ＥＮＤ＿ＤＬＹをＨレベルに立ち上げる。これにより、論理素子８５の出力する信号ＥＲＲＯＲ＿ＳＥＬがＨレベルを維持する。また、０ランレングスまたは１ランレングスを含まないＰＲＢＳパターンに応じた受信データＤＴ［３１：０］が受信され、ＰＲＢＳパターンに対応した期待値データと比較することで比較回路３４５は出力信号をＬレベルに立ち下げる。これにより、デマルチプレクサ３４６が出力する信号ＩＮ＿ＥＲＲＯＲは、Ｌレベルに立ち下がる。
【０１１４】
次に、時刻ｔ２５において、フリップフロップ８４は、信号ＲＵＮ＿ＥＮＤを１クロック分遅延させた信号ＲＵＮ＿ＥＮＤ＿ＤＬＹをＬレベルに立ち下げる。
これにより、論理素子８５の出力する信号ＥＲＲＯＲ＿ＳＥＬがＬレベルに立ち下がる。また、フリップフロップ３４７の出力する信号ＩＮ＿ＥＲＲＯＲを１クロック分遅延させた信号ＩＮ＿ＥＲＲＯＲ＿ＤＬＹが立ち下がる。
【０１１５】
以上に示したように、０ランレングスまたは１ランレングスをエラーとして検出した信号ＩＮ＿ＥＲＲＯＲ＿ＤＬＹ＝Ｈレベルの期間（ＥＲＲＯＲ出力マスク期間）は、信号ＥＲＲＯＲ＿ＳＥＬをＨレベルにすることで、エラーフラグＥＲＲＯＲを強制的にＬレベルにすることができる。
【０１１６】
ここで、本実施形態の特徴について更に説明する。一般的に、上述したようにパターン比較シーケンスはデータの先頭検出（Ｌｏｃｋ検出）状態とエラー検出状態に分かれる。図９および図１６にある信号ＳＴＡＴＥ＿ＳＥＬはそれらの状態を示す信号である。ここでは、ＳＴＡＴＥ＿ＳＥＬ＝ＨレベルをＬｏｃｋ検出状態、Ｌレベルをエラー検出状態に対応させている。パターン比較回路３４ａはパターン生成回路２２ａと同じＰＲＢＳパターンを生成する回路を有する。Ｌｏｃｋ検出状態では、サイクル毎に受信データをパターン生成回路３４ａに取込み、それを初期値とした期待値データを生成する。
【０１１７】
例えば、Ｌｏｃｋ検出状態において、０ランレングスまたは１ランレングスのデータを受信した場合、パターン生成回路３４ａにおいて、Ｌｏｃｋ検出は不可能であり、Ｌｏｃｋ検出作業を再度行うことになる。また、エラー検出状態では、Ｌｏｃｋ検出状態の最後に取込んだ期待値データを初期値とし、期待値データを生成し続ける。受信データに１ｂｉｔでも期待値データとの不一致があればエラーと見なす。従来のパターン比較回路３４では、このエラーフラグをそのまま出力する。一方、本実施形態におけるパターン比較回路３４ａは、０ランレングスまたは１ランレングスのデータを受信した場合には、そのエラーフラグをマスクする。
【０１１８】
ただし、この場合、０ランレングスまたは１ランレングスのデータの長さは６４ｂｉｔ以上でなければならない。例えば、上述したように、ＳＯＮＥＴ規格では０ランレングスまたは１ランレングスのデータとして最長７２ｂｉｔを規定している。このため、本実施形態を使用した場合、データ送信回路のＰＲＢＳパターン生成回路に設定すべく０ランレングスまたは１ランレングスのデータの長さはＬＥＮＧＴＨ［２：０］＝２と設定することで、０ランレングスまたは１ランレングスのデータの長さを９６ｂｉｔにしている。これにより、上述したＳＯＮＥＴ規格よりも厳しい試験を行うことができる。本実施形態では、上述したように信号ＥＲＲＯＲ＿ＳＥＬにより、エラーフラグＥＲＲＯＲをマスクする期間を規定し、このマスク期間以外は従来例と同じように期待値データと受信データを比較することでエラーを検出し、エラーを検出する毎にエラーフラグＥＲＲＯＲをＨレベルで出力する。
【０１１９】
以上の構成により、本実施形態におけるデータ送受信回路１ｃは、従来の量産試験システムを使用しながら、送受信データに０ランレングスまたは１ランレングスのデータを含んだＰＲＢＳパターンを生成して、更にジッタを含ませて送受信データすることができる。すなわち、ジッタトレランスの評価を行う際に、０ランレングスまたは１ランレングスの試験も合わせて行うことができ、故障検出率の向上を図ることができる。
【０１２０】
以上、この発明の実施形態について図面を参照して詳述してきたが、具体的な構成はこの実施形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。
本発明の実施形態は、例えば以下に示すような種々の適用が可能である。
【０１２１】
（付記１）  クロック信号を生成するクロック生成手段と、
前記クロック生成手段が生成する前記クロック信号にジッタを含ませるジッタ供給手段と、
前記ジッタを含む前記クロック信号に同期してデータを送信するデータ送信回路とを具備することを特徴とするデータ送信装置。
【０１２２】
（付記２）  前記ジッタ供給手段は、前記クロック信号に含ませる前記ジッタの変調量および／または周波数を調整することができることを特徴とする付記１に記載のデータ送信装置。
【０１２３】
（付記３）  前記ジッタ供給手段は、前記ジッタとして正弦波ジッタまたはランダムジッタのいずれかを少なくとも供給することができることを特徴とする付記１に記載のデータ送信装置。
【０１２４】
（付記４）  第１のクロック信号を生成するクロック生成手段と、
前記クロック生成手段が生成する前記第１のクロック信号にジッタを含ませるジッタ供給手段と、
前記ジッタを含む前記第１のクロック信号に同期してデータを送信するデータ送信回路とを具備することを特徴とする入出力インタフェース回路。
【０１２５】
（付記５）  前記ジッタ供給手段は、前記第１のクロック信号に含ませる前記ジッタの変調量および／または周波数を調整することができることを特徴とする付記４に記載の入出力インタフェース回路。
【０１２６】
（付記６）  前記ジッタ供給手段は、前記ジッタとして正弦波ジッタまたはランダムジッタのいずれかを少なくとも供給することができることを特徴とする付記４に記載の入出力インタフェース回路。
【０１２７】
（付記７）  データを受信するデータ受信回路を更に具備し、
前記クロック生成手段は、前記データ受信回路へ第２のクロック信号を更に供給し、
前記データ送信回路は、
ジッタ耐力試験用のデータパターンを生成するパターン生成手段と、
前記パターン生成手段が生成した前記データパターンを前記第１のクロック信号に同期して送信する送信手段とを備え、
前記データ受信回路は、
前記送信手段より受信した前記データパターンを前記第２のクロック信号に同期して受信する受信手段と、
前記受信手段が受信した前記データパターンと期待値とを比較して比較結果を出力するパターン比較手段とを備えることを特徴とする付記４に記載の入出力インタフェース回路。
【０１２８】
（付記８）  前記パターン比較手段が出力する前記比較結果と、前記ジッタ供給手段が供給する前記ジッタの変調量および／または周波数に関する情報とを関連付けて格納する測定結果格納手段を更に具備することを特徴とする付記７に記載の入出力インタフェース回路。
【０１２９】
（付記９）  前記パターン比較手段が出力する前記比較結果および前記ジッタ耐力の測定手順に応じて、前記ジッタの変調量および／または周波数を変化するよう前記ジッタ供給手段を制御するジッタ供給手段制御手段を更に具備することを特徴とする付記７に記載の入出力インタフェース回路。
【０１３０】
（付記１０）  前記ジッタ供給制御手段は、前記パターン比較手段が出力する前記比較結果が合格である場合には、前記ジッタの変調量を変化させ、前記パターン比較手段が出力する前記比較結果が不合格である場合には、前記ジッタの周波数を変化させるよう前記ジッタ供給手段を制御することを特徴とする付記７に記載の入出力インタフェース回路。
【０１３１】
（付記１１）  前記データ送信回路の前記パターン生成手段は、前記データパターンに０または１が連続するデータを含ませる機能を更に備え、
前記データ受信回路の前記パターン比較手段は、前記０または１が連続するデータを受信したことを検出する機能と、前記機能により前記０または１が連続するデータを受信したことを検出した際には、前記比較結果を強制的に合格とする機能とを更に備えることを特徴とする付記７に記載の入出力インタフェース回路。
【０１３２】
（付記１２）  前記データ送信回路の前記パターン生成手段は、前記データパターンの一部を０または１が連続するデータに置き換えることで、前記データパターンに０または１が連続するデータを含ませることを特徴とする付記１１に記載の入出力インタフェース回路。
【０１３３】
（付記１３）  前記データ送信回路の前記パターン生成手段は、前記データパターンの途中に０または１が連続するデータを挿入することで、前記データパターンに０または１が連続するデータを含ませることを特徴とする付記１１に記載の入出力インタフェース回路。
【０１３４】
（付記１４）  前記データ送信回路の前記パターン生成手段は、前記データパターンに０または１が連続するデータを周期的に含ませている場合に、前記周期を調整する機能を更に備えることを特徴とする付記１１に記載の入出力インタフェース回路。
【０１３５】
【発明の効果】
以上に説明したように、本発明によるデータ送信装置およびデータ送信回路を備える入出力インタフェース回路においては、データ送信回路に供給するクロック信号にジッタを含ませることができるので、データ送信回路が出力する送信データもジッタを含むものにすることができる。これにより、この送信データをデータ受信回路が適正に受信できるか否かをチェックすることで、ジッタ耐力（ジッタトレランス）を試験することができる。これにより、量産試験時の故障検出率を向上させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態であるジッタ試験用回路を含むデータ送受信回路の全体構成を示す図である。
【図２】図１に示したクロック生成回路５の内部構成例１を示す図である。
【図３】図１に示したクロック生成回路５の内部構成例２を示す図である。
【図４】本発明の第２の実施形態であるジッタ試験用回路を含むデータ送受信回路の全体構成を示す図である。
【図５】図４に示したデータ送受信回路１ｂが、ジッタトレランスの特性を測定する動作を示す図である。
【図６】本発明の第３の実施形態であるジッタ試験用回路を含むデータ送受信回路の全体構成を示す図である。
【図７】図６に示したＰＲＢＳパターン生成回路２２ａの内部構成例を示す図である。
【図８】図７に示したＰＲＢＳパターン生成回路２２ａの動作を示す波形図である。
【図９】図６に示したパターン比較回路３４ａの内部構成例を示す図である。
【図１０】図９に示したパターン比較回路３４ａの動作を示す波形図である。
【図１１】データ送受信回路を試験するためのループ構成を示す図である。
【図１２】図１１に示したクロック生成回路４における従来の回路構成例を示す図である。
【図１３】図１１に示したＰＲＢＳパターン生成回路２２における従来の回路構成例を示す図である。
【図１４】図１３に示したＸＯＲ群２２５の詳細な回路構成例を示す図である。
【図１５】図１３に示したＰＲＢＳパターン生成回路２２の動作を説明するための波形図である。
【図１６】図１１に示したパターン比較回路３４における従来の回路構成例を示す図である。
【図１７】図１６に示したパターン比較回路３４の動作を説明するための波形図である。
【符号の説明】
１、１ａ、１ｂ、１ｃ    データ送受信回路
２、２ｃ                データ送信回路
３、３ａ、３ｃ          データ受信回路
４、５                  クロック生成回路
６            クロック生成回路制御回路
２１          クロック制御回路
２１ａ        分周器（×１／２）
２１ｂ        位相シフト回路
２１ｃ        分周器（×１／８）
２２、２２ａ  ＰＲＢＳパターン生成回路
２３、２４    セレクタ
２５          ３２：４変換回路
２６          ドライバ回路
２７          バッファ
３１          クロック制御回路
３２          レシーバ回路
３３          ４：３２変換回路
３４、３４ａ  パターン比較回路
３５          フィルタ回路
３６          測定時間カウント回路
５１          ジッタ生成回路
５２          電圧加算器
５３          第２のＶＣＯ
５４          セレクタ
５５          ＤＬＬ
６３          カウンタＡ
６４          比較回路
６８          カウンタＢ
６９          比較回路
７３          イネーブル付き反転フリップフロップ
７４          セレクタ
８１          ０／１検出回路
８６          セレクタ
２２４        イネーブル付きフリップフロップ
２２５、３４４  ＸＯＲ群
３４５          比較回路
３４６          デマルチプレクサ
３５１          シーケンサ
【図１】
2005004653.tif 000003
【図２】
2005004653.tif 000004
【図３】
2005004653.tif 000005
【図４】
2005004653.tif 000006
【図５】
2005004653.tif 000007
【図６】
2005004653.tif 000008
【図７】
2005004653.tif 000009
【図８】
2005004653.tif 000010
【図９】
2005004653.tif 000011
【図１０】
2005004653.tif 000012
【図１１】
2005004653.tif 000013
【図１２】
2005004653.tif 000014
【図１３】
2005004653.tif 000015
【図１４】
2005004653.tif 000016
【図１５】
2005004653.tif 000017
【図１６】
2005004653.tif 000018
【図１７】
2005004653.tif 000019