(57)【要約】【課題】工程数の増加を抑制しつつ、電界効果型トランジスタのしきい値電圧を制御する。【解決手段】Ｎチャネル電界効果型トランジスタのソース／ドレインを形成するためのイオン注入Ｎを用いて、多結晶シリコンゲート５にオーバー不純物導入層１０を形成し、オーバー不純物導入層１０に含まれるＮ型不純物を多結晶シリコンゲート５内でアクティブ領域７の方向に拡散させる。【選択図】      図２
2005005457.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された素子分離領域と、
前記素子分離領域で素子分離されたアクティブ領域と、
前記アクティブ領域に形成され、前記素子分離領域上に延伸されたゲート電極と、
前記素子分離領域上のゲート電極に形成された逆極性の不純物導入層と、
前記不純物導入層の不純物を拡散させることにより、前記アクティブ領域上のゲート電極に形成された不純物拡散層とを備えることを特徴とする半導体装置。
【請求項２】
素子分離領域で素子分離されたアクティブ領域を半導体基板上に形成する工程と、
前記素子分離領域上に延伸されたゲート電極を前記アクティブ領域に形成する工程と、
前記素子分離領域上のゲート電極に逆極性の不純物導入層を形成する工程と、
前記不純物導入層の不純物を拡散させることにより、前記アクティブ領域上のゲート電極に不純物拡散層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項３】
素子分離領域で素子分離された第１および第２アクティブ領域を半導体基板上に形成する工程と、
前記素子分離領域上に延伸された多結晶シリコンゲートを前記第１および第２アクティブ領域に形成する工程と、
前記第１アクティブ領域にＰ型不純物をイオン注入することにより、前記第１アクティブ領域にＰチャネル電界効果型トランジスタを形成する工程と、
前記第２アクティブ領域および前記素子分離領域上の多結晶シリコンゲートにＮ型不純物をイオン注入することにより、前記第２アクティブ領域にＮチャネル電界効果型トランジスタを形成するとともに、前記多結晶シリコンゲートに逆極性のオーバーイオン注入領域を形成する工程と、
前記オーバーイオン注入領域のＮ型不純物を前記第１アクティブ領域上の多結晶シリコンゲートに拡散させる工程とを備えることを特徴とする半導体装置の製造方法。
【請求項４】
素子分離領域で素子分離された第１および第２アクティブ領域を半導体基板上に形成する工程と、
前記素子分離領域上に延伸された多結晶シリコンゲートを前記第１および第２アクティブ領域に形成する工程と、
前記第１アクティブ領域にＮ型不純物をイオン注入することにより、前記第１アクティブ領域にＮチャネル電界効果型トランジスタを形成する工程と、
前記第２アクティブ領域および前記素子分離領域上の多結晶シリコンゲートにＰ型不純物をイオン注入することにより、前記第２アクティブ領域にＰチャネル電界効果型トランジスタを形成するとともに、前記多結晶シリコンゲートに逆極性のオーバーイオン注入領域を形成する工程と、
前記オーバーイオン注入領域のＰ型不純物を前記第１アクティブ領域上の多結晶シリコンゲートに拡散させる工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置および半導体装置の製造方法に関し、特に、電界効果型トランジスタのしきい値制御方法に適用して好適なものである。
【０００２】
【従来の技術】
電界効果型トランジスタでは、チャネル幅が狭くなると、逆狭チャネル効果によってしきい値電圧Ｖｔｈが低下し、オフリーク（カットオフ電流）が増加する。このため、従来の電界効果型トランジスタでは、逆狭チャネル効果によるオフリークを減少させるため、チャネルドーピングによって電界効果型トランジスタのしきい値電圧Ｖｔｈを高めに誘導することが行われていた。
【０００３】
【発明が解決しようとする課題】
しかしながら、チャネルドーピングによって電界効果型トランジスタのしきい値電圧Ｖｔｈを高めに誘導する方法では、フォトリソグラフィー工程およびイオン注入工程などを別途追加する必要があり、工程数が増加するという問題があった。
【０００４】
そこで、本発明の目的は、工程数の増加を抑制しつつ、電界効果型トランジスタのしきい値電圧を制御することが可能な半導体装置および半導体装置の製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、半導体基板上に形成された素子分離領域と、前記素子分離領域で素子分離されたアクティブ領域と、前記アクティブ領域に形成され、前記素子分離領域上に延伸されたゲート電極と、前記素子分離領域上のゲート電極に形成された逆極性の不純物導入層と、前記不純物導入層の不純物を拡散させることにより、前記アクティブ領域上のゲート電極に形成された不純物拡散層とを備えることを特徴とする。
【０００６】
これにより、ゲート電極内に導入された不純物を拡散させることで、ゲート電極の仕事関数をアクティブ領域上で変化させることが可能となる。このため、チャネル領域に不純物を注入することなく、電界効果型トランジスタのしきい値電圧を制御することが可能となり、チャネル領域に不純物を注入するためのフォトリソグラフィー工程およびイオン注入工程などの追加を不要として、工程数の増加を抑制しつつ、逆狭チャネル効果によるオフリークを減少させることが可能となる。
【０００７】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離されたアクティブ領域を半導体基板上に形成する工程と、前記素子分離領域上に延伸されたゲート電極を前記アクティブ領域に形成する工程と、前記素子分離領域上のゲート電極に逆極性の不純物導入層を形成する工程と、前記不純物導入層の不純物を拡散させることにより、前記アクティブ領域上のゲート電極に不純物拡散層を形成する工程とを備えることを特徴とする。
【０００８】
これにより、チャネル領域に不純物を注入することなく、電界効果型トランジスタのしきい値電圧を制御することが可能となり、工程数の増加を抑制しつつ、逆狭チャネル効果によるオフリークを減少させることが可能となる。
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離された第１および第２アクティブ領域を半導体基板上に形成する工程と、前記素子分離領域上に延伸された多結晶シリコンゲートを前記第１および第２アクティブ領域に形成する工程と、前記第１アクティブ領域にＰ型不純物をイオン注入することにより、前記第１アクティブ領域にＰチャネル電界効果型トランジスタを形成する工程と、前記第２アクティブ領域および前記素子分離領域上の多結晶シリコンゲートにＮ型不純物をイオン注入することにより、前記第２アクティブ領域にＮチャネル電界効果型トランジスタを形成するとともに、前記多結晶シリコンゲートに逆極性のオーバーイオン注入領域を形成する工程と、前記オーバーイオン注入領域のＮ型不純物を前記第１アクティブ領域上の多結晶シリコンゲートに拡散させる工程とを備えることを特徴とする。
【０００９】
これにより、多結晶シリコンゲート内にオーバーイオン注入されたＮ型不純物を拡散させることで、Ｐチャネル電界効果型トランジスタに用いられる多結晶シリコンゲートの仕事関数を変化させることが可能となるとともに、Ｎチャネル電界効果型トランジスタのソース／ドレインを形成するためのイオン注入を用いて、多結晶シリコンゲートにＮ型不純物をオーバーイオン注入することが可能となる。
【００１０】
このため、Ｐチャネル電界効果型トランジスタのチャネルドーピングを行うことなく、Ｐチャネル電界効果型トランジスタのしきい値電圧を制御することが可能となり、Ｐチャネル電界効果型トランジスタのチャネルドーピングを行うためのフォトリソグラフィー工程およびイオン注入工程などの追加を不要として、工程数の増加を抑制しつつ、逆狭チャネル効果によるオフリークを減少させることが可能となる。
【００１１】
また、本発明の一態様に係る半導体装置の製造方法によれば、素子分離領域で素子分離された第１および第２アクティブ領域を半導体基板上に形成する工程と、前記素子分離領域上に延伸された多結晶シリコンゲートを前記第１および第２アクティブ領域に形成する工程と、前記第１アクティブ領域にＮ型不純物をイオン注入することにより、前記第１アクティブ領域にＮチャネル電界効果型トランジスタを形成する工程と、前記第２アクティブ領域および前記素子分離領域上の多結晶シリコンゲートにＰ型不純物をイオン注入することにより、前記第２アクティブ領域にＰチャネル電界効果型トランジスタを形成するとともに、前記多結晶シリコンゲートに逆極性のオーバーイオン注入領域を形成する工程と、前記オーバーイオン注入領域のＰ型不純物を前記第１アクティブ領域上の多結晶シリコンゲートに拡散させる工程とを備えることを特徴とする。
【００１２】
これにより、多結晶シリコンゲート内にオーバーイオン注入されたＰ型不純物を拡散させることで、Ｎチャネル電界効果型トランジスタに用いられる多結晶シリコンゲートの仕事関数を変化させることが可能となるとともに、Ｐチャネル電界効果型トランジスタのソース／ドレインを形成するためのイオン注入を用いて、多結晶シリコンゲートにＰ型不純物をオーバーイオン注入することが可能となる。
【００１３】
このため、Ｎチャネル電界効果型トランジスタのチャネルドーピングを行うことなく、Ｎチャネル電界効果型トランジスタのしきい値電圧を制御することが可能となり、Ｎチャネル電界効果型トランジスタのチャネルドーピングを行うためのフォトリソグラフィー工程およびイオン注入工程などの追加を不要として、工程数の増加を抑制しつつ、逆狭チャネル効果によるオフリークを減少させることが可能となる。
【００１４】
【発明の実施の形態】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１（ａ）〜図３（ａ）は、本発明の一実施形態に係る半導体装置の製造方法を示す平面図、図１（ｂ）〜図３（ｂ）は、図１（ａ）〜図３（ａ）のＡ−Ａ´線で切断した断面図である。
【００１５】
図１において、Ｐ型半導体基板１にはＮウェル２が形成されるとともに、アクティブ領域６、７を素子分離する素子分離膜３が設けられている。ここで、アクティブ領域６はＮウェル２上に形成され、アクティブ領域７はＰ型半導体基板１に直接形成されている。なお、素子分離膜３としては、例えば、ＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）膜またはＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）などを用いることができる。また、アクティブ領域６、７は、多結晶シリコンゲート５に印加される電圧によってキャリア濃度が制御されるチャネル領域と、チャネル領域の両側のソース／ドレイン領域とを含むことができる。
【００１６】
そして、アクティブ領域６、７上には、ゲート絶縁膜４が形成されるとともに、素子分離膜３にかかるようにして多結晶シリコンゲート５が形成されている。そして、アクティブ領域７には、Ｐ型不純物導入層８が形成されることで、Ｐチャネル電界効果型トランジスタが形成されている。
次に、図２に示すように、フォトリソグラフィー技術を用いることにより、アクティブ領域７上にレジストパターンＲを形成する。そして、レジストパターンＲをマスクとして、Ｎ型不純物のイオン注入Ｎを行うことにより、アクティブ領域６にＮ型不純物導入層９を形成し、Ｎチャネル電界効果型トランジスタをＮウェル２に形成するとともに、多結晶シリコンゲート５にオーバー不純物導入層１０を形成する。
【００１７】
ここで、Ｎチャネル電界効果型トランジスタのソース／ドレインを形成するためのイオン注入Ｎを用いて、多結晶シリコンゲート５にオーバー不純物導入層１０を形成することにより、工程数の増大を防止することができる。
次に、図３に示すように、アクティブ領域７上のレジストパターンＲを除去する。そして、イオン注入Ｎが行われたＰ型半導体基板１の熱処理を行うことにより、Ｎ型不純物導入層９の活性化を行うとともに、オーバー不純物導入層１０に含まれるＮ型不純物を多結晶シリコンゲート５内でアクティブ領域７の方向に拡散させる。
【００１８】
これにより、Ｐチャネル電界効果型トランジスタに用いられる多結晶シリコンゲート５の仕事関数を変化させることが可能となるとともに、Ｎ型不純物導入層９の活性化を行うための熱処理を用いて、多結晶シリコンゲート５内でＮ型不純物を拡散させることが可能となる。
このため、Ｐチャネル電界効果型トランジスタのチャネルドーピングを行うことなく、Ｐチャネル電界効果型トランジスタのしきい値電圧Ｖｔｈを制御することが可能となり、Ｐチャネル電界効果型トランジスタのチャネルドーピングを行うためのフォトリソグラフィー工程およびイオン注入工程などの追加を不要として、工程数の増加を抑制しつつ、逆狭チャネル効果によるオフリークを減少させることが可能となる。
【００１９】
ここで、アクティブ領域７上にレジストパターンＲを形成する場合、レジストパターンＲの端部の位置を調整し、アクティブ領域とオーバーイオン注入領域との間の距離Ｄを調整することにより、Ｐチャネル電界効果型トランジスタのしきい値電圧Ｖｔｈを制御することが可能となる。
図４は、アクティブ領域７とオーバーイオン注入領域１０との間の距離Ｄがしきい値電圧Ｖｔｈに及ぼす影響を示す図である。
【００２０】
図４において、アクティブ領域７とオーバーイオン注入領域１０との間の距離Ｄが小さくなるに従って、オーバーイオン注入領域１０に含まれるＮ型不純物がアクティブ領域７の方向に拡散し易くなり、しきい値電圧Ｖｔｈの上昇幅が大きくなることが判る。
このため、レジストパターンＲの端部の位置を調整することで、Ｐチャネル電界効果型トランジスタのしきい値電圧Ｖｔｈを制御することが可能となり、工程数の増加を抑制しつつ、逆狭チャネル効果によるオフリークを減少させることが可能となる。
【００２１】
なお、上述した実施形態では、Ｐチャネル電界効果型トランジスタのしきい値電圧を調整する方法について説明したが、Ｎチャネル電界効果型トランジスタのしきい値電圧を調整する方法に適用するようにしてもよい。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図２】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図３】本発明の一実施形態に係る半導体装置の製造方法を示す図。
【図４】しきい値電圧Ｖｔｈと距離Ｄとの関係を示す図。
【符号の説明】
１  Ｐ型半導体基板、２  Ｎウェル、３  素子分離膜、４  ゲート絶縁膜、５多結晶シリコンゲート、６、７  アクティブ領域、８  Ｐ型不純物導入層、９Ｎ型不純物導入層、１０  オーバー不純物導入層、Ｒ  レジストパターン、Ｎイオン注入
【図１】
2005005457.tif 000003
【図２】
2005005457.tif 000004
【図３】
2005005457.tif 000005
【図４】
2005005457.tif 000006