(57)【要約】【課題】各チップの電気的特性と実装設計パラメータの相関を考慮した設計を可能とし、設計効率を向上させ、性能の高い回路の設計が可能な設計技術を提供する。【解決手段】  回路設計パラメータを含む回路設計パラメータ情報、実装設計パラメータを含む実装設計パラメータ情報、及び、各回路設計パラメータと、各実装設計パラメータとの間において一方から他方を導出する相互導出関数に関する情報を含む変換情報からなるモジュール・テンプレートを、回路設計ＣＡＤと実装設計ＣＡＤとで共用する。これにより、実装設計時に回路設計パラメータの検証が容易となり、設計の整合性が図られる。その結果、設計効率が向上し、設計性能が高まる。【選択図】        図１
2005284419.tif 000002
【特許請求の範囲】
【請求項１】
複数のモジュールを組み合わせて所望のマルチ・チップ集積化装置の設計を行うマルチ・チップ集積化装置の設計システムにおいて用いられるモジュール・テンプレートのデータ構造であって、以下の各種テーブルを含むモジュール・テンプレートのデータ構造：
モジュールの回路特性に関するパラメータ（以下、「回路設計パラメータ」という。）が含まれる回路設計パラメータ情報；
モジュールの回路の実装上のパラメータ（以下、「実装設計パラメータ」という。）が含まれる実装設計パラメータ情報；
及び、前記各回路設計パラメータと、前記各実装設計パラメータとの間において一方から他方を導出する相互導出関数に関する情報が含まれる変換情報。
【請求項２】
前記モジュールは、チップ間を接続する配線ネットワークであり、前記回路設計パラメータ情報には、回路設計パラメータとして、伝送路の特性インピーダンスと整合終端回路を表すパラメータ群が含まれていることを特徴とする請求項１記載のモジュール・テンプレートのデータ構造。
【請求項３】
複数のモジュールを組み合わせて所望のマルチ・チップ集積化装置の設計を行うマルチ・チップ集積化装置の設計システムであって、以下の構成を備えたことを特徴とするマルチ・チップ集積化装置の設計システム：
モジュールの回路特性に関するパラメータ（以下、「回路設計パラメータ」という。）が含まれる回路設計パラメータ情報、
モジュールの回路の実装上のパラメータ（以下、「実装設計パラメータ」という。）が含まれる実装設計パラメータ情報、
及び、前記各回路設計パラメータと、前記各実装設計パラメータとの間において一方から他方を導出する相互導出関数に関する情報が含まれる変換情報、
を有するモジュール・テンプレートが記憶されたモジュール・ライブラリ；
前記モジュール・ライブラリから選択されたモジュールに対して、回路設計パラメータ又は実装設計パラメータのうちの何れか一方のパラメータが入力された場合、前記変換情報を参照してもう一方のパラメータを算出するパラメータ導出手段。
【請求項４】
前記モジュール・ライブラリには、チップ間を接続する配線ネットワークのモジュール・テンプレートが含まれることを特徴とする請求項３記載のマルチ・チップ集積化装置の設計システム。
【請求項５】
前記配線ネットワークのモジュール・テンプレートにおける前記回路設計パラメータ情報には、回路設計パラメータとして、伝送路の特性インピーダンスと整合終端回路を表すパラメータ群が含まれていることを特徴とする請求項４記載のマルチ・チップ集積化装置の設計システム。
【請求項６】
前記モジュール・ライブラリには、
入力信号の論理レベル（以下、「入力論理レベル」という。）を検出し、入力論理レベルとは異なる論理レベルに変換して出力する論理レベル変換コアのモジュール・テンプレートが含まれていること
を特徴とする請求項４又は５記載のマルチ・チップ集積化装置の設計システム。
【請求項７】
前記モジュール・ライブラリを参照し、前記モジュール・テンプレートを使用して、マルチ・チップ集積化装置の回路設計を行うための回路設計ＣＡＤ（Computer Aided Design：コンピュータ支援設計）装置；
回路設計ＣＡＤ装置により設計されるマルチ・チップ集積化装置の実装設計を行うための実装設計ＣＡＤ装置；
マルチ・チップ集積化装置の設計情報が記憶される設計情報記憶手段；
を備え、
前記回路設計ＣＡＤ装置及び前記実装設計ＣＡＤ装置は、前記設計情報記憶手段に記憶される共通の設計情報を構築するものであり、
前記パラメータ導出手段は、前記設計情報において回路設計パラメータ又は実装設計パラメータのうちの何れか一方のパラメータが入力された場合、前記変換情報を参照してもう一方のパラメータを算出し、設計情報記憶手段に格納された設計情報に追加するものであること
を特徴とする請求項３乃至６の何れか一記載のマルチ・チップ集積化装置の設計システム。
【請求項８】
モジュールの回路特性に関するパラメータ（以下、「回路設計パラメータ」という。）が含まれる回路設計パラメータ情報、
モジュールの回路の実装上のパラメータ（以下、「実装設計パラメータ」という。）が含まれる実装設計パラメータ情報、
及び、前記回路設計パラメータ情報に含まれる各パラメータと、前記実装設計パラメータ情報に含まれる各パラメータとの間において一方から他方を導出する相互導出関数に関する情報が含まれる変換情報、
を有するモジュール・テンプレートが記憶されたモジュール・ライブラリ；
前記モジュール・ライブラリを参照し、前記モジュール・テンプレートを使用して、マルチ・チップ集積化装置の回路設計を行うための回路設計ＣＡＤ装置；
回路設計ＣＡＤ装置により設計されるマルチ・チップ集積化装置の実装設計を行うための実装設計ＣＡＤ装置；
並びに、マルチ・チップ集積化装置の設計情報が記憶される設計情報記憶手段；
を備えたシステムによりマルチ・チップ集積化装置の設計を行う設計方法であって、
前記回路設計ＣＡＤ装置と前記実装設計ＣＡＤ装置とは、前記設計情報記憶手段に記憶される共通の設計情報を構築するとともに、
前記設計情報において回路設計パラメータ又は実装設計パラメータのうちの何れか一方のパラメータが入力された場合、前記変換情報を参照してもう一方のパラメータを算出し、設計情報記憶手段に格納された設計情報を更新すること
を特徴とするマルチ・チップ集積化装置の設計方法。
【請求項９】
前記モジュール・ライブラリには、
入力信号の論理レベル（以下、「入力論理レベル」という。）を検出し、入力論理レベルとは異なる論理レベルに変換して出力する論理レベル変換コアのモジュール・テンプレート；
及び、チップ間を接続する配線ネットワークのモジュール・テンプレート；
が含まれており、
論理レベル変換コアのモジュール・テンプレートと配線ネットワークのモジュール・テンプレートとを組み合わせることにより、チップ間を接続する論理レベル・トランスフォーマの設計情報を構築することを特徴とする請求項８記載のマルチ・チップ集積化装置の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マルチ・チップ集積化装置の設計技術に関するものであり、特に、回路設計と実装設計との整合性のとれた設計を行うことが可能なマルチ・チップ集積化装置の設計技術に関する。
【背景技術】
【０００２】
近年、既存のＬＳＩチップ類を有効活用して新規に開発する部分を最低限に抑えることができるＳｉＰ（System in Package）技術が、ＳｏＣ（System on Chip）技術を補完する形で急速に発展してきている。
【０００３】
更に、現在のＳｉＰ技術の延長として、異種の材料やデバイスを１つのパッケージ内に集積して、より高性能化・高機能化を目指す研究・開発が進展している。現在大勢を占めているシリコン半導体よりも速度性能に秀でたＳｉＧｅ（シリコン・ゲルマニウム）、ＩｎＰ（インジウム・リン）、ＧａＡｓ（ガリウム・ヒ素）や、耐圧性能に秀でたＧａＮ（窒化ガリウム）等の化合物系半導体集積チップの集積化を行うことにより、シリコン半導体では実現できない超高速性能や超高耐圧性能を実現することができる。そして、集積回路の応用範囲が一層広がるものと期待されている。さらには、ＳｉＰ技術によって、現在進展の著しい光・バイオ・ケミカルセンサ等も、材料や論理の縛りを超えて集積化が可能となる。これらの技術開発により、ＳｉＰの応用範囲は一気に拡大することが期待されている。
【０００４】
以下、本明細書において、上記ＳｉＰに代表されるような、２以上の集積論理回路チップが接続媒体を介して集積されたデバイスのことを「マルチ・チップ集積化装置」という。
【０００５】
マルチ・チップ集積化装置においては、複数のチップを１つのパッケージ内に配置して、接続媒体により接続を行う。従って、それぞれのチップを組み合わせて一つの回路を設計する回路設計と、回路構成に必要なチップをパッケージ内に配置し接続する実装設計との整合性をとることが重要となる。
【０００６】
回路設計と実装設計との設計データの統一化を図ることにより、回路設計と実装設計の統合化を図った設計方法としては、特許文献１，非特許文献１〜３に記載のものが公知である。
【０００７】
図１６は特許文献１に記載の設計装置の構成を表すブロック図である。この設計装置は、部品データベース１０１、回路設計ＣＡＤ（Computer Aided Design：コンピュータ支援設計）装置１０２、実装設計ＣＡＤ装置１０３、パターン設計ＣＡＤ装置１０４、及び設計データ１０５を備えている。部品データベース１０１には、設計に使用する各部品の論理機能データ及び物理形状データが格納されている。
【０００８】
回路設計ＣＡＤ装置１０２では、部品データベース１０１に格納された各部品の論理機能データを用いて回路設計を行う。設計により構築される回路設計パラメータは、設計データ１０５として実装設計ＣＡＤ装置１０３に渡される。実装設計ＣＡＤ装置１０３では、部品データベース１０１に格納された各部品の物理形状データを用いて実装設計を行う。この際、実装設計パラメータは、設計データ１０５に付加的に構築される。実装設計パラメータが付加された設計データ１０５は、パターン設計ＣＡＤ装置１０４に渡される。パターン設計ＣＡＤ装置１０４では、部品データベース１０１に格納された各部品及び基板の物理形状データと設計データ１０５を用いて実装設計を行う。
【０００９】
このように、回路設計ＣＡＤ装置１０２、実装設計ＣＡＤ装置１０３、パターン設計ＣＡＤ装置１０４の間で部品データベース１０１と設計データ１０５とを共通化することによって、回路設計と実装設計の整合が図られている。
【特許文献１】特開平１１−１８４９０８号公報
【非特許文献１】G. A. Katopis, et al., "MCM technology and design for the S/390 G5 system", IBM J. RES. DEVELOP., Vol.43, No.5/6, pp.621-650, 1999.
【非特許文献２】Azad M. Madni and Carla C. Madni, "An Adaptive Wide-area Design Process Manager for Collaborative Multichip Module Design", IEEE Multi-Chip Module Conference 1997 (MCMC-97), Proc., pp.63-72, 1997.
【非特許文献３】S. J. Yang, et al., "High Speed I/O Buffer Design for MCM", IEEE Multi-Chip Module Conference 1997 (MCMC-97), Proc., pp.52-57, 1997.
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところで、マルチ・チップ集積化装置においては、実装されたチップの配置や結線が電気的特性に及ぼす影響が問題となる。特に、高周波で動作するマルチ・チップ集積化装置では、高周波化に伴う信号劣化をもたらす寄生効果が大きくなる。すなわち、高周波領域では、回路パラメータの周波数特性、各伝送線間のクロストーク（カップリング）、電源インピーダンスがもたらす信号の回り込みノイズ等が顕在化してくる。
【００１１】
しかしながら、上記従来の設計システムにおいては、チップの実装設計において回路設計パラメータは参照できるが、上記寄生効果の大きさについては評価することができない。また、これらの寄生効果が回路の電気的特性に及ぼす影響については、多くの場合は回路の物理形状に基づく電磁界シミュレーション等を行うことにより明らかになるものであり、設計中に物理形状データを見ただけでは容易に導出することはできない。
【００１２】
逆に、チップの回路設計において、チップの高周波における電気的特性仕様を与えた設計を行い、実装設計段階での設計データとして与えたとしても、実装設計において、その与えられた設計データを見て、その仕様を満たす物理的設計パラメータを容易に導出することはできない。特に、チップ間の配線が複雑になると、事実上、与えられた高周波の電気的特性仕様を十分に考慮した実装設計を行うことは困難である。
【００１３】
そのため、従来、マルチ・チップ集積化装置の回路設計においては、回路設計パラメータと実装設計パラメータは、それぞれ、回路設計ＣＡＤ装置、実装設計ＣＡＤ装置で独立に行われていた。従って、実装時の物理的形状が電気的特性に及ぼす影響が十分に実装設計に反映されず、また、実装設計における設計ルールが回路設計に反映されていないという問題があった。
【００１４】
従って、高周波で動作するマルチ・チップ集積化装置を設計する場合、実装設計後又は試作後に寄生効果の影響が判明し、回路設計又は実装設計の変更が要求される場合が多くなり、開発ＴＡＴ（Turn Around Time）の長期化を招くことになる。
【００１５】
逆に、開発ＴＡＴを短縮するためには、実装設計後に問題となるかもしれない寄生効果の影響を見込んだ上で、回路設計において余分に設計マージンを持った設計を行う必要がある。これは、回路設計上の制約を大きくし、所望の回路を実現するための設計労力の増加を招く。
【００１６】
このように、従来の設計方法では、高周波で動作するマルチ・チップ集積化装置を設計する場合の設計効率が悪いという欠点がある。
【００１７】
ところで、異種の材料を用いて製造された複数のチップや異種論理を使用してマルチ・チップ集積回路を設計する場合には、一般に、各チップの回路で使用される電源電圧や論理レベルが相違する。そのため、電源電圧や論理レベルの相違を吸収すべく、論理レベル・トランスフォーマが使用される。「論理レベル・トランスフォーマ（Logic-level transforma：論理レベル変換回路）」とは、２以上の論理レベルを有する回路の間で相互に論理レベルの変換を行う回路をいう。
【００１８】
例えば、上述のＳｉＧｅ、ＩｎＰ、ＧａＡｓ、ＧａＮ等を用いて製造された化合物半導体デバイスは、それぞれ材料固有の電気的特性がＳｉデバイスとは異なる。従って、これら各種の化合物半導体デバイスをＳｉデバイスと組み合わせて集積論理回路を構成する場合には、各チップ間で適切な電源電圧や論理インターフェイスが異なる。
【００１９】
具体的には、例えば、ＳｉＧｅ化合物半導体デバイスでは、Ｓｉに比べバンドギャップ・エネルギーの小さいＧｅをベース材料として使用している。そのため、ＳｉＧｅ化合物で作られるバイポーラ・トランジスタは、Ｓｉデバイスのものに比べて耐圧が低い。従って、Ｓｉデバイスよりも電源電圧を低くする必要があるほか、論理動作においても、Ｓｉデバイスに比べてより低い論理振幅動作が必要となる。
【００２０】
すなわち、Ｓｉデバイスでは、一般的なＣＭＯＳ論理、低電圧ＣＭＯＳ（ＬＶＣＭＯＳ：Low Voltage Complementally MOS）論理、高速低振幅（ＬＶＤＳ：Low Voltage Deferential Signal）論理など、振幅３Ｖ〜３５０ｍＶまでの広い範囲の論理レベルが使用されている。また、これらは何れも正の電源電圧で動作し、論理レベル・インターフェイスも０Ｖよりも高位のレベルで動作する正論理インターフェイスが採用されている。それに対して、ＳｉＧｅデバイスでは、一般に約２５０ｍＶ〜４００ｍＶの振幅のＥＣＬ（Emitter-Coupled Logic: エミッタ結合論理）系の論理レベル・インターフェイスが採用されている。また、ＥＣＬは、通常は負の電源電圧で動作し、論理レベル・インターフェイスも０Ｖより低いレベルで動作する負論理インターフェイスが採用されている。
【００２１】
また、他のＩｎＰやＧａＡｓにおいても、高速性を活かした用途に用いられる場合には、大半が高速動作に適したＥＣＬ系、ＳＣＦＬ（Source Coupled FET Logic: ソース結合FET論理）等の負論理インターフェイスが採用される。
【００２２】
このように、異種のデバイスや論理回路を用いてマルチ・チップ集積回路を構成する場合には、ＥＣＬ等の負論理チップとＣＭＯＳ／ＬＶＤＳ等の正論理チップとを接続するため、論理レベル・トランスフォーマが必要とされる。
【００２３】
マルチ・チップ集積回路の設計においては、上述のような、ＥＣＬからＣＭＯＳ、ＥＣＬからＬＶＤＳといった各種の論理レベル・トランスフォーマを、標準化セルやＩＰ（Intellectual Property）としてあらかじめ部品データベースに多数登録しておいて、設計に使用するチップに合わせて選択して用いられる。マルチ・チップ集積回路に実装する場合、チップと論理レベル・トランスフォーマとの間の接続媒体は、通常、半田バンプとインターポーザと呼ばれる接続基板に形成された金属配線の組み合わせが用いられる。すなわち、半田バンプを介して第一の集積論理回路の信号パッドが接続基板上の信号パッドと電気的に接続され、接続基板上の金属配線を経て遠端の信号パッドから更には半田バンプを介して第二の集積論理回路の信号パッドへと接続される。
【００２４】
このような、マルチ・チップ集積回路では、論理レベル・トランスフォーマを用いて論理レベル・インターフェイスの異なるチップを接続・実装する際に、各チップと論理レベル・トランスフォーマとの間のインピーダンスの整合性が問題となる。
【００２５】
上述のように、従来のマルチ・チップ集積回路の設計方法では、実装基板を含む実装配線部分の実装パラメータの設計は、チップの回路パラメータの設計とは独立に行われる。従って、チップの回路設計側で、実装配線部分の電気的特性をチップ内の集積回路に合わせて最適に定めることができない。すなわち、論理レベル・トランスフォーマとその入力側・出力側に接続される集積論理回路とにふさわしい特性インピーダンス、終端条件、電流負荷駆動力といった電気的接続条件を最適な条件に定めることができない。そのため、実装部分で想定されるこれら電気的接続条件の変動幅に充分な設計マージンを持って、論理レベル・トランスフォーマの設計を行う必要がある。
【００２６】
例えば、実装部分の信号配線長が伸張すると、それとともに信号出力段の回路には大きい電流負荷駆動力が必要になる。従って、消費電流の大きいトランジスタで回路を構成する必要が生じる。信号配線長が更に伸張して、信号に含まれる最大周波数成分の波長の１０分の１程度に到達する場合（例えば周波数が１０ＧＨｚで比誘電率が６の実装基板の表面を走る信号配線においては１２ｍｍ程度の長さ）には、信号配線は伝送線路としてみなされる。従って、その特性インピーダンスが負荷インピーダンスとなる。そのため、論理レベル・トランスフォーマの信号出力回路には、負荷インピーダンスを駆動できるだけの電流駆動力が求められる。また、接続される次段の集積論理回路の入力インピーダンスと線路の特性インピーダンスが整合していなければ、信号反射が生じる。そのため、もしも信号出力回路の出力インピーダンスが線路の特性インピーダンスと整合していなければ、信号反射が入力端で更に多重反射して次段の回路へ誤動作等の悪影響を及ぼす。このような問題を回避するために、論理レベル・トランスフォーマの信号出力回路にインピーダンス整合機能を付加した上で、信号配線の特性インピーダンスを規定するか、或いは、信号配線の特性インピーダンスと次段の回路を接続する場合のインピーダンス整合条件を規定するか、いずれかの回路仕様上の規定が必要である。このように、従来の設計方法においては、高周波性能に影響を及ぼす信号配線環境を特定できないことにより、回路の動作速度性能や動作周波数帯域性能を制限することとなっていた。
【００２７】
また、論理レベル・インターフェイスの組み合わせごとに個別に論理レベル・トランスフォーマを標準セル或いはコアＩＰとして用意しなければならず、異種材料・異種デバイス・異種論理インターフェイスの集積回路が集積化されるマルチ・チップ集積化装置においては、標準セル数或いはコアＩＰ数が極めて多くなる。その結果、マルチ・チップ集積化装置の開発コストと設計時間が増大するという問題もある。
【００２８】
そこで、本発明の目的は、各チップの回路設計における電気的特性とチップを実装する際の実装設計パラメータとの間の相関関係を考慮した設計を容易に行うことを可能とし、設計効率を向上させるとともに、動作速度性能や動作周波数帯域性能の高い回路を設計することが可能なマルチ・チップ集積化装置の設計技術を提供することにある。
【００２９】
また、本発明のもう一つの目的は、多くの異種材料・異種デバイス・異種論理インターフェイスの集積回路が集積化されるマルチ・チップ集積化装置の設計においても、各半導体素子の性能を最大限に発揮させ、高性能化、設計容易化、開発コストの低減を同時に実現することができる論理レベル・トランスフォーマの設計技術を提供することにある。
【課題を解決するための手段】
【００３０】
本発明に係るモジュール・テンプレートのデータ構造は、以下の各種テーブルを含むことを特徴とする。
（１）モジュールの回路特性に関するパラメータ（以下、「回路設計パラメータ」という。）が含まれる回路設計パラメータ情報；
（２）モジュールの回路の実装上のパラメータ（以下、「実装設計パラメータ」という。）が含まれる実装設計パラメータ情報；
（３）及び、前記各回路設計パラメータと、前記各実装設計パラメータとの間において一方から他方を導出する相互導出関数に関する情報が含まれる変換情報。
【００３１】
このようなデータ構造のモジュール・テンプレートを使用することにより、マルチ・チップ集積化装置の設計において、回路設計及び実装設計における設計情報を共通化する。そうすると、回路設計時において、設計者が使用するモジュールの回路設計パラメータを決定する際、設計者は、相関テーブルに定義された相互導出関数を用いて、決定しようとする回路設計パラメータに対する実装上のパラメータを求めることができる。従って、設計者は、マルチ・チップ集積化装置の回路設計時に、デザイン・ルール等による実装上の制約との適合性を検証しながら回路設計を進めることが容易となる。
【００３２】
また、実装設計時において、設計者が各モジュールの実装設計パラメータを決定する際、相関テーブルに定義された相互導出関数を用いて、決定しようとする実装設計パラメータに対する回路パラメータを求めることができる。従って、設計者は、マルチ・チップ集積化装置の実装設計時に、全体回路の中でそのモジュールに許容される回路設計パラメータの範囲との適合性を検証しながら実装設計を進めることが容易となる。
【００３３】
従って、マルチ・チップ集積化装置の設計システムにおいて用いるモジュール・テンプレートを、上述のようなモジュール・テンプレートのデータ構造とすることにより、マルチ・チップ集積化装置の回路設計と実装設計とで設計情報を共通化し、かつ両設計間で設計パラメータの整合性をとることが容易となる。
【００３４】
ここで、「モジュール」とは、物理的に分離可能な規格化された回路の構成単位をいう。ここでいう「モジュール」には、各種のＩＰ（intellectual property）コアや配線ネットワークが含まれる。
【００３５】
「回路設計パラメータ」とは、モジュールの入出力インピーダンス、モジュール内部の各構成素子の回路パラメータ（抵抗、インダクタンス、キャパシタンス等）などをいう。また、「実装設計パラメータ」とは、寸法等のモジュールの実装上のパラメータ、モジュールに使用される材料の電気的特性等の物性的なパラメータ等のことをいう。
【００３６】
また、本発明において、前記モジュールは、チップ間を接続する配線ネットワークであり、前記回路設計パラメータ情報には、回路設計パラメータとして、伝送路の特性インピーダンスと整合終端回路を表すパラメータ群が含まれている構成とすることができる。
【００３７】
このようなデータ構造のモジュール・テンプレートを使用することにより、マルチ・チップ集積化装置の設計において、回路設計及び実装設計における設計情報を共通化する。そうすると、回路設計時において、実装時にチップ間の接続配線部分の実装上の制約を考慮しながら、電気的特性を指定して設計を行うことができる。一方、実装設計時においては、チップ間の接続配線部分の電気的特性が指定されているので、回路設計パラメータから相互導出関数により実装設計パラメータを導出することができる。そして、この与えられた実装設計パラメータの範囲内で実装設計を行えば、接続配線においても回路設計と整合性のとれた実装設計を行うことが可能となる。
【００３８】
本発明に係るマルチ・チップ集積化装置の設計システムの第１の構成は、以下の構成を備えたことを特徴とする。
（１）ａ．モジュールの回路特性に関するパラメータ（以下、「回路設計パラメータ」という。）が含まれる回路設計パラメータ情報、ｂ．モジュールの回路の実装上のパラメータ（以下、「実装設計パラメータ」という。）が含まれる実装設計パラメータ情報、ｃ．及び、前記各回路設計パラメータと、前記各実装設計パラメータとの間において一方から他方を導出する相互導出関数に関する情報が含まれる変換情報、を有するモジュール・テンプレートが記憶されたモジュール・ライブラリ；
（２）前記モジュール・ライブラリから選択されたモジュールに対して、回路設計パラメータ又は実装設計パラメータのうちの何れか一方のパラメータが入力された場合、前記変換情報を参照してもう一方のパラメータを算出するパラメータ導出手段。
【００３９】
このような設計システムを使用して、マルチ・チップ集積化装置の回路設計を行う場合、設計者が設計に使用する各モジュールの回路設計パラメータを決定する際に、パラメータ導出手段により各回路設計パラメータに対する実装設計パラメータを導出し、それを参照することができる。従って、デザイン・ルール等による実装上の制約との適合性を検証しながら回路設計を進めることが可能となる。
【００４０】
一方、実装設計時においては、設計者が各モジュールの実装設計パラメータを決定する際、パラメータ導出手段により、それぞれの実装設計パラメータに対する回路パラメータを求めることができる。従って、実装設計時に、回路設計において指定された各モジュールに許容される回路設計パラメータの範囲に適合しているか否かを検証しながら実装設計を進めることが容易となる。
【００４１】
従って、回路設計と実装設計との間で、設計パラメータの整合性を取りながらマルチ・チップ集積化装置の設計を行うことが容易となる。
【００４２】
本発明に係るマルチ・チップ集積化装置の設計システムの第２の構成は、前記第１の構成において、前記モジュール・ライブラリには、チップ間を接続する配線ネットワークのモジュール・テンプレートが含まれることを特徴とする。
【００４３】
このように、モジュール・ライブラリに、チップ間を接続する配線ネットワークのモジュール・テンプレートを登録しておくことにより、回路設計時に各チップ間の接続配線の回路設計パラメータを指定してマルチ・チップ集積化装置の設計を行うことができる。そして、回路設計で指定された各チップ間の接続配線の回路設計パラメータからパラメータ導出手段により実装設計パラメータを導出することができる。実装設計においては、上記実装設計パラメータを用いて、チップ間を接続する配線ネットワークの実装設計を行うことができる。これにより、各チップ間の電気的接続条件についても容易に設計することが可能となる。
【００４４】
本発明に係るマルチ・チップ集積化装置の設計システムの第３の構成は、前記第２の構成において、前記配線ネットワークのモジュール・テンプレートにおける前記回路設計パラメータ情報には、回路設計パラメータとして、伝送路の特性インピーダンスと整合終端回路を表すパラメータ群が含まれていることを特徴とする。
【００４５】
これにより、回路設計において伝送路の特性インピーダンスと整合終端回路を表すパラメータ群を決定し、電気的な伝送特性の設計を行うことが可能となる。また、回路設計においてこれらのパラメータ群を決定することにより、実装設計において、伝送路の各実装設計パラメータの選択の範囲に制限を課すことが可能となる。そして、実装設計においては、実装設計パラメータを選択する際に、パラメータ導出手段により、選択しようとする実装設計パラメータから回路設計パラメータを導出し、先に回路設計において決定された回路設計との適合性を検証することにより、回路設計において決定された配線ネットワークの伝送特性を実現する実装設計を行うことができる。
【００４６】
本発明に係るマルチ・チップ集積化装置の設計システムの第４の構成は、前記第２又は３の構成において、前記モジュール・ライブラリには、入力信号の論理レベル（以下、「入力論理レベル」という。）を検出し、入力論理レベルとは異なる論理レベルに変換して出力する論理レベル変換コアのモジュール・テンプレートが含まれていることを特徴とする。
【００４７】
このように、論理レベル変換コアと配線ネットワークとを別々のモジュール・テンプレートとしてモジュール・ライブラリに用意しておくことにより、これらを組み合わせて、各種の入出力インピーダンスを持つ論理レベル・トランスフォーマを設計することが可能となる。
【００４８】
すなわち、一つの論理レベル変換コアに対して、種々の入出力インピーダンスの配線ネットワークを組み合わせれば、一つの論理レベル変換コアを使用して、各種の入出力インピーダンスを有する論理レベル・トランスフォーマを構成することができる。従って、多種多様な入出力インピーダンスを有する論理レベル・トランスフォーマのモジュール・テンプレートを用意する必要はなく、少数の論理レベル変換コアを用意し、目的に応じて配線ネットワークを組み合わせることによって、目的の入出力インピーダンスを有する論理レベル・トランスフォーマを設計すればよい。
【００４９】
従って、設計資源の有効活用が図られるとともに、論理レベル・トランスフォーマの設計自由度も向上する。
【００５０】
本発明に係るマルチ・チップ集積化装置の設計システムの第５の構成は、前記第１乃至４の何れか一の構成において、
前記モジュール・ライブラリを参照し、前記モジュール・テンプレートを使用して、マルチ・チップ集積化装置の回路設計を行うための回路設計ＣＡＤ装置；
回路設計ＣＡＤ装置により設計されるマルチ・チップ集積化装置の実装設計を行うための実装設計ＣＡＤ装置；
マルチ・チップ集積化装置の設計情報が記憶される設計情報記憶手段；
を備え、前記回路設計ＣＡＤ装置及び前記実装設計ＣＡＤ装置は、前記設計情報記憶手段に記憶される共通の設計情報を構築するものであり、前記パラメータ導出手段は、前記設計情報において回路設計パラメータ又は実装設計パラメータのうちの何れか一方のパラメータが入力された場合、前記変換情報を参照してもう一方のパラメータを算出し、設計情報記憶手段に格納された設計情報に追加するものであることを特徴とする。
【００５１】
この構成によれば、回路設計ＣＡＤ装置においてマルチ・チップ集積化装置の回路設計パラメータを入力した場合には、パラメータ導出手段は変換情報を参照して実装設計パラメータを算出し、設計情報記憶手段に格納された設計情報に追加する。そして、実装設計ＣＡＤ装置でマルチ・チップ集積化装置の実装設計を行う場合には、設計情報記憶手段に格納された設計情報に含まれる実装設計パラメータを参照して、回路設計パラメータの設計マージンに適合した実装設計を行うことができる。このように、回路設計ＣＡＤ装置と実装設計ＣＡＤ装置との間で設計情報を共有化することで、回路設計と実装設計との間で設計パラメータの整合を図ることが極めて容易となる。
【００５２】
本発明に係るマルチ・チップ集積化装置の設計方法は、ａ．モジュールの回路特性に関するパラメータ（以下、「回路設計パラメータ」という。）が含まれる回路設計パラメータ情報、ｂ．モジュールの回路の実装上のパラメータ（以下、「実装設計パラメータ」という。）が含まれる実装設計パラメータ情報、及び、ｃ．前記回路設計パラメータ情報に含まれる各パラメータと、前記実装設計パラメータ情報に含まれる各パラメータとの間において一方から他方を導出する相互導出関数に関する情報が含まれる変換情報、を有するモジュール・テンプレートが記憶されたモジュール・ライブラリ；
前記モジュール・ライブラリを参照し、前記モジュール・テンプレートを使用して、マルチ・チップ集積化装置の回路設計を行うための回路設計ＣＡＤ装置；
回路設計ＣＡＤ装置により設計されるマルチ・チップ集積化装置の実装設計を行うための実装設計ＣＡＤ装置；
並びに、マルチ・チップ集積化装置の設計情報が記憶される設計情報記憶手段；
を備えたシステムによりマルチ・チップ集積化装置の設計を行う設計方法であって、前記回路設計ＣＡＤ装置と前記実装設計ＣＡＤ装置とは、前記設計情報記憶手段に記憶される共通の設計情報を構築するとともに、前記設計情報において回路設計パラメータ又は実装設計パラメータのうちの何れか一方のパラメータが入力された場合、前記変換情報を参照してもう一方のパラメータを算出し、設計情報記憶手段に格納された設計情報を更新することを特徴とする。
【００５３】
また、本発明に係るマルチ・チップ集積化装置の設計方法において、前記モジュール・ライブラリには、
入力信号の論理レベル（以下、「入力論理レベル」という。）を検出し、入力論理レベルとは異なる論理レベルに変換して出力する論理レベル変換コアのモジュール・テンプレート；
及び、チップ間を接続する配線ネットワークのモジュール・テンプレート；
が含まれており、論理レベル変換コアのモジュール・テンプレートと配線ネットワークのモジュール・テンプレートとを組み合わせることにより、チップ間を接続する論理レベル・トランスフォーマの設計情報を構築するようにすることもできる。
【発明の効果】
【００５４】
以上のように、本発明に係るモジュール・テンプレートのデータ構造によれば、回路設計パラメータ情報、実装設計パラメータ情報、及び相関テーブルの３つを含むデータ構造とすることにより、マルチ・チップ集積化装置の設計時において、回路設計と実装設計とで設計情報を共通化し、かつ両設計間で設計パラメータの整合性をとることが容易となる。
【００５５】
また、本発明に係るマルチ・チップ集積化装置の設計システムによれば、回路設計と実装設計との間で、設計パラメータの整合性を取りながらマルチ・チップ集積化装置の設計を行うことが容易となる。従って、実装設計で生じるモジュール間の電気的特性の不整合を生じないように配慮しながら回路設計を行うことができる。そのため、過剰な回路設計パラメータの設計マージン幅が不要となる。また、回路設計の過程と実装設計の過程で設計パラメータの整合性の検証を行いながらマルチ・チップ集積化装置の設計を行うことで、両者間の設計不整合による設計修正作業をなくし開発ＴＡＴを短縮させることができる。
【００５６】
また、モジュール・ライブラリに、チップ間を接続する配線ネットワークのモジュール・テンプレートを用意することで、各チップ間の電気的接続条件についても容易に設計することが可能となる。従って、マルチ・チップ集積化装置の設計精度を向上させることが可能となる。また、特に高周波回路を設計する際には、消費電力、動作速度、動作周波数等について所望の性能を設計することが容易となる。
【００５７】
さらに、回路設計ＣＡＤ装置と実装設計ＣＡＤ装置との間で設計情報を共有化することで、回路設計と実装設計との間で設計パラメータの整合を図ることが極めて容易となる。従って、マルチ・チップ集積化装置の設計効率を更に向上させることができる。
【発明を実施するための最良の形態】
【００５８】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【実施例１】
【００５９】
図１は本発明の実施例１に係るマルチ・チップ集積化装置の設計システムの構成を表す図である。
【００６０】
マルチ・チップ集積化装置の設計システムは、複数のモジュール・テンプレート２が記憶されたモジュール・ライブラリ１を複数台備えている。各モジュール・テンプレート２は、回路設計パラメータを含む回路設計パラメータ情報、実装設計パラメータを含む実装設計パラメータ情報、及び相互導出関数に関する情報を含む変換情報を有している。
【００６１】
なお、モジュール・テンプレート２としては、各種のコアＩＰ、論理レベル変換コア、入出力配線ネットワークのモジュール・テンプレートが記憶されているものとする。
【００６２】
これらのモジュール・ライブラリ１は、ネットワーク３を介して、回路設計ＣＡＤ装置４及び実装設計ＣＡＤ装置５に接続されている。回路設計ＣＡＤ装置４は、モジュール・ライブラリ１を参照し、各モジュール・テンプレート２を使用して、マルチ・チップ集積化装置の回路設計を行うＣＡＤ装置である。また、実装設計ＣＡＤ装置５は、モジュール・ライブラリ１を参照し、各モジュール・テンプレート２を使用して、マルチ・チップ集積化装置の実装設計を行うＣＡＤ装置である。
【００６３】
これらの回路設計ＣＡＤ装置４と実装設計ＣＡＤ装置５から出力される設計情報は、共通の設計情報記憶手段６に保存される。回路設計ＣＡＤ装置４及び実装設計ＣＡＤ装置５は、設計情報記憶手段６から、共通の設計情報を参照・編集することができる。
【００６４】
更に、設計情報記憶手段６には、パラメータ導出手段７が接続されている。パラメータ導出手段７は、設計情報記憶手段６に記憶された設計情報の中の各モジュールにおいて、回路設計パラメータ又は実装設計パラメータの何れか一方のパラメータが入力された場合、そのモジュールの変換情報を参照して、もう一方のパラメータを導出し、設計情報記憶手段６の設計情報に保存する。
【００６５】
なお、上記回路設計ＣＡＤ装置４、実装設計ＣＡＤ装置５、設計情報記憶手段６、及びパラメータ導出手段７は、プログラムにより構成されており、このプログラムをコンピュータに読み込んで実行することにより実現される。
【００６６】
図２は本発明の実施例１に係るモジュール・テンプレート２のデータ構造を表す図である。モジュール・テンプレート２は、属性情報２ａ、回路設計テーブル２ｂ、実装設計テーブル２ｃ、及び変換テーブル２ｄにより構成されている。
【００６７】
属性情報２ａには、モジュールの属性に関する情報が記録されている。回路設計テーブル２ｂ、実装設計テーブル２ｃ、及び変換テーブル２ｄには、ぞれぞれ、回路設計情報、実装設計情報、及び変換情報が記録されている。
【００６８】
図３にモジュール・テンプレート２の具体例を示す。図３のモジュール・テンプレートは、配線ネットワークのモジュール・テンプレートの例である。
【００６９】
属性情報には、セル名称、機能分類、及び属性分類に関する情報が記録されている。「セル名称」とは、このモジュールを特定するための名称である。「機能分類」とは、モジュールの機能に関する分類である。例えば、「論理レベル変換用入力配線ネットワーク」等である。「属性分類」には、伝送路の特性インピーダンスと整合終端を表すパラメータ群が記録されている。整合終端を表すパラメータ群は、具体的には、（表１）のようなものである。
【００７０】
【表１】
2005284419.tif 000003
【００７１】
回路設計テーブルには、回路設計ＣＡＤ装置４で決定される回路設計情報が記録されている。これは、個々のモジュールにより個別具体的に決められるものである。例えば、配線ネットワークのモジュール・テンプレートの場合には、図３の「ＬＣＲＫ決定パラメータ」や「ＬＣＲＫ決定パラメータ値」の欄に記載されたようなパラメータなどが記録される。
【００７２】
実装設計テーブルには、実装設計ＣＡＤ装置５で決定される実装設計情報が記録されている。これも、個々のモジュールにより個別具体的に決められるものである。例えば、配線ネットワークのモジュール・テンプレートの場合には、図３の「構造パラメータ」や「材料パラメータ」の欄に記載されたようなパラメータなどが記録される。
【００７３】
変換テーブルには、回路設計パラメータと実装設計パラメータとの間の相互導出関数に関する情報が記録されている。例えば、配線ネットワークのモジュール・テンプレートの場合には、「構造パラメータ」や「材料パラメータ」の値から伝送路の抵抗Ｒ，インダクタンスＬ，キャパシタンスＣ，相互インダクタンスＫを求める式や特性インピーダンスＺを求める式が記録されている。これらの式は、個々のモジュールの固有の形状に基づき、理論式やシミュレーションにより得られる数値表（ルックアップ・テーブル）の形式で与えられる。
【００７４】
以上のように構成された本実施例に係るマルチ・チップ集積化装置の設計システムを用いた設計方法について以下説明する。
【００７５】
図４はマルチ・チップ集積化装置の設計全体の流れを表すフローチャートである。まず、設計要求を受け付けると（Ｓ１）、設計者は、コンピュータに対して、チップ設計を行うかＳｉＰ設計を行うかの仕事選択の指示を与える（Ｓ２）。コンピュータは、チップ設計の指示が入力された場合、回路設計ＣＡＤ装置４を起動して、チップ設計支援動作を実行する（Ｓ３）。チップ設計に関しては、本発明には直接関係がないため、詳細な説明は省略する。
【００７６】
一方、ＳｉＰ設計の指示が入力された場合、コンピュータは、まず回路設計ＣＡＤ装置４を起動して、ＳｉＰ設計を開始する（Ｓ４）。まず、設計者は、これから設計を行うマルチ・チップ集積化装置の仕様を回路設計ＣＡＤ装置４に入力する。回路設計ＣＡＤ装置４は、マルチ・チップ集積化装置の仕様が入力されると、設計情報記憶手段６内に新たに設計情報ファイルを作成し、そのファイル内にマルチ・チップ集積化装置の仕様を保存する（Ｓ５）。
【００７７】
次に、設計者は回路設計ＣＡＤ装置４に対して、設計に使用するモジュール選択の指示を入力する。回路設計ＣＡＤ装置４は、モジュール選択の指示が入力されると、先に設計情報ファイルに保存したマルチ・チップ集積化装置の仕様を参照し、回路設計に使用するモジュール・テンプレート２を、モジュール・ライブラリ１の中から検索し抽出する。抽出したモジュール・テンプレート２は、設計情報ファイルに保存される（Ｓ６）。
【００７８】
図５はモジュール選択動作を表すフローチャートである。最初に、回路設計ＣＡＤ装置４は、マルチ・チップ集積化装置の仕様から、設計に使用されるモジュール（コアＩＰ）を抽出する。そして、このコアＩＰのモジュール・テンプレート２をモジュール・ライブラリ１から検索・抽出し、設計情報記憶手段６に保存する（Ｓ１１）。
【００７９】
次に、回路設計ＣＡＤ装置４は、マルチ・チップ集積化装置の仕様から、各コアＩＰの結合関係を抽出する。そして、互いに接続されるコアＩＰのモジュール・テンプレート２を参照し、両コアＩＰの電源電圧、論理レベル等を検査する。そして、必要に応じて各コアＩＰ間で必要とされる論理レベル変換コアのモジュール・テンプレート２を検索・抽出し、設計情報ファイルに保存する（Ｓ１２）。
【００８０】
次に、回路設計ＣＡＤ装置４は、モジュール・テンプレート２を参照し、互いに接続されるコアＩＰ又は論理レベル変換コアの入出力インピーダンス、整合終端回路、出力回路の情報を抽出する。そして、必要に応じて各コアＩＰ又は論理レベル変換コア間で必要とされる入出力配線ネットワークのモジュール・テンプレート２を検索・抽出し、設計情報ファイルに保存する（Ｓ１３，Ｓ１４）。以上により、モジュール選択動作が終了する。
【００８１】
図４に戻って、次に、設計者は、回路設計ＣＡＤ装置４を用いて回路設計を行い（Ｓ７）、次いで実装設計ＣＡＤ装置５を用いて実装設計を行う（Ｓ８）。
【００８２】
図６は回路設計の流れを表すフローチャートである。まず、設計者は、各コアＩＰ又は論理レベル変換コア（以下、特に断らないかぎり、これらをまとめて「コアＩＰ」という。）について、その前段チップのモジュール・テンプレート２を参照する（Ｓ２１）。そして、前段チップについての出力回路を記述し、設計情報記憶手段６に保存する（Ｓ２２）。
【００８３】
次に、前段チップとコアＩＰとの間の入力配線ネットワークのモジュール・テンプレート２を参照する（Ｓ２３）。そして、この入力配線ネットワークのモジュール・テンプレート２の各回路設計パラメータの設計を行い、設計情報記憶手段６に保存する（Ｓ２４）。
【００８４】
次に、コアＩＰのモジュール・テンプレート２を参照する（Ｓ２５）。そして、このコアＩＰのモジュール・テンプレート２の各回路設計パラメータの設計を行い、設計情報記憶手段６に保存する（Ｓ２６）。
【００８５】
次に、後段チップとコアＩＰとの間の出力配線ネットワークのモジュール・テンプレート２を参照する（Ｓ２７）。そして、この出力配線ネットワークのモジュール・テンプレート２の各回路設計パラメータの設計を行い、設計情報記憶手段６に保存する（Ｓ２８）。
【００８６】
最後に、設計者は、各コアＩＰの後段チップのモジュール・テンプレート２を参照する（Ｓ２９）。そして、後段チップについての入力回路を記述し、設計情報記憶手段６に保存する（Ｓ３０）。
【００８７】
以上のステップＳ２１〜Ｓ３０の設計をマルチ・チップ集積化装置の回路全体について実行し、全体の回路を合成する（Ｓ３１）。そして、全体の回路合成が終了すると、設計者は回路設計ＣＡＤ装置４に対し、回路シミュレーションの指示を入力する。これにより、回路設計ＣＡＤ装置４は、所定のテスト・パターンにより、全体回路のシミュレーションを行う（Ｓ３２）。そして、設計者は、回路シミュレーションの結果から、設計された回路の性能を判定する（Ｓ３３）。もし、所望の性能が得られていない場合には、その原因を分析し、修正指針を策定し（Ｓ３４）、回路の再設計を行う。
【００８８】
回路シミュレーションの結果、所望の性能が得られた場合、次の実装設計に移行する（Ｓ８）。
【００８９】
図７は実装設計の流れを表すフローチャートである。まず、設計者は、各コアＩＰについて、その前段チップのモジュール・テンプレート２を参照する（Ｓ４１）。そして、前段チップについての出力回路の実装パラメータを記述し、設計情報記憶手段６に保存する（Ｓ４２）。
【００９０】
このとき、実装パラメータが入力されると、パラメータ導出手段７は、モジュール・テンプレート２の変換テーブルを参照し、その実装パラメータに対する回路パラメータを導出する。算出された回路設計パラメータの値は、回路設計テーブルに記録された設計値とともに表示画面に表示される。設計者は、両者の設計値が整合するように、実装パラメータを調整する。
【００９１】
次に、前段チップとコアＩＰとの間の入力配線ネットワークのモジュール・テンプレート２を参照する（Ｓ４３）。そして、この入力配線ネットワークのモジュール・テンプレート２の各実装設計パラメータの設計を行い、設計情報記憶手段６に保存する（Ｓ４４）。
【００９２】
このとき、実装パラメータが入力されると、パラメータ導出手段７は、モジュール・テンプレート２の変換テーブルを参照し、その実装パラメータに対する回路パラメータを導出する。例えば、図３の例の場合、実装設計テーブルにおける構造パラメータと材料パラメータが設計値として入力される。そうすると、パラメータ導出手段７は、変換テーブルのＬＣＲＫパラメータの導出式及び特性インピーダンスの導出式に基づき、これらの構造パラメータと材料パラメータに対するＬＣＲＫパラメータ値及び特性インピーダンス値を算出する。算出されたＬＣＲＫパラメータ値及び特性インピーダンス値は、属性情報と回路設計テーブルの該当箇所に代入されるとともに、各パラメータ値が実装設計ＣＡＤ装置の表示画面に表示される。このとき、回路設計テーブルに保存されている回路設計パラメータも併せて表示される。設計者はこの計算値を見て、設計した実装設計パラメータが、与えられた回路設計パラメータの範囲内にあるか否かを確認する。与えられた回路設計パラメータの範囲内にない場合は、実装設計パラメータの修正を行う。与えられた回路設計パラメータの範囲内にある場合は、その実装設計パラメータにより設計値を確定する。このようにして、実装設計パラメータと回路設計パラメータとの設計値の整合をとることができる。
【００９３】
次に、コアＩＰのモジュール・テンプレート２を参照する（Ｓ４５）。そして、このコアＩＰのモジュール・テンプレート２の各実装設計パラメータの設計を行い、設計情報記憶手段６に保存する（Ｓ４６）。この場合も、同様に、実装設計パラメータの設計時に回路設計パラメータの整合をとりながら、設計が行われる。
【００９４】
次に、後段チップとコアＩＰとの間の出力配線ネットワークのモジュール・テンプレート２を参照する（Ｓ４７）。そして、この出力配線ネットワークのモジュール・テンプレート２の各実装設計パラメータの設計を行い、設計情報記憶手段６に保存する（Ｓ４８）。この場合も、同様に、実装設計パラメータの設計時に回路設計パラメータの整合をとりながら、設計が行われる。
【００９５】
最後に、設計者は、各コアＩＰの後段チップのモジュール・テンプレート２を参照する（Ｓ４９）。そして、後段チップについての入力回路の実装設計パラメータを記述し、設計情報記憶手段６に保存する（Ｓ５０）。この場合も、同様に、実装設計パラメータの設計時に回路設計パラメータの整合をとりながら、設計が行われる。
【００９６】
以上のステップＳ４１〜Ｓ５０の設計をマルチ・チップ集積化装置の回路全体について実行する。そして、回路全体のレイアウト合成を行う（Ｓ５１）。
【００９７】
次に、実装設計ＣＡＤ装置５は、設計情報記憶手段６に保存された設計情報に基づいて、各配線の接続検証を行う（Ｓ５２）。そして、実装設計ＣＡＤ装置５は、各モジュールの実装設計パラメータに対して、変換テーブルに格納された相互導出関数により算出される回路の寄生成分を等価回路化して回路に取り込む（Ｓ５３）。
【００９８】
以上の実装設計が終了すると、設計者は回路設計ＣＡＤ装置４に対し、回路シミュレーションの指示を入力する。これにより、回路設計ＣＡＤ装置４は、所定のテスト・パターンにより、全体回路のシミュレーションを行う（Ｓ５４）。そして、設計者は、回路シミュレーションの結果から、設計された回路の性能を判定する（Ｓ５５）。もし、所望の性能が得られていない場合には、その原因を分析し、修正指針を策定し（Ｓ５６）、実装の再設計を行う。
【００９９】
回路シミュレーションの結果、所望の性能が得られた場合、設計を終了する。以上により、マルチ・チップ集積化装置の設計が終了する。
【０１００】
このように、本発明によれば、回路設計と実装設計との間で、設計パラメータの整合性を取りながらマルチ・チップ集積化装置の設計を行うことができる。従って、回路設計の過程と実装設計の過程で設計パラメータの整合性の検証を行いながらマルチ・チップ集積化装置の設計を行うことで、両者間の設計不整合による設計修正作業をなくし開発ＴＡＴを短縮させることができる。
【０１０１】
〔設計例〕
次に、具体的にこの設計システムを使用した論理レベル・トランスフォーマの設計例について述べる。
【０１０２】
まず、設計を行う論理レベル・トランスフォーマの構成と、その構成部品である論理レベル変換コア、及び入力配線ネットワークの構成について説明する。
【０１０３】
図８は論理レベル・トランスフォーマの構成を表すブロック構成図である。第一の集積論理回路チップ１１の論理出力信号端子ａからはある論理レベル・インターフェイスの信号が出力される。この論理出力信号は入力配線ネットワーク１２の入力信号端子ｂへ導かれる。そして、入力配線ネットワーク１２内に形成された伝送線路１３を経て出力信号端子ｃへ導かれる。更に、論理レベル変換コア１４の入力信号端子ｄへ導かれる。論理レベル変換コア１４は、入力信号検出ブロック１５と論理レベル変換出力ブロック１６の縦続接続によって構成されている。入力信号検出ブロック１５は、少なくとも２つ以上の論理レベル・インターフェイスに適合する入力信号レベルを検出する。論理レベル変換出力ブロック１６は、該入力信号レベルとは異なる少なくとも２つ以上の論理レベル・インターフェイスに適合する信号レベルの１つに選択的に変換して出力する。論理レベル変換コア１４の出力信号端子ｅからは所望の論理レベル・インターフェイスに変換された信号が出力される。該論理出力信号は出力配線ネットワーク１７の入力信号端子ｆへ導かれる。そして、出力配線ネットワーク１７内に形成された伝送線路１８を経て出力信号端子ｇへ導かれる。更に第二の集積論理回路チップ１９の論理入力信号端子ｈへ導かれる。この入力配線ネットワーク１２と論理レベル変換コア１４と出力配線ネットワーク１７を一体として論理レベル・トランスフォーマ２０が構成される。
【０１０４】
図９は論理レベル・トランスフォーマの実装断面図である。図９において、第一の集積論理回路チップ１１、伝送線路１３、論理レベル変換コア１４、伝送線路１８、及び第二の集積論理回路チップ１９は図８と同様のものである。
【０１０５】
実装基板２１の表面には、金属の伝送線路１３，１８が形成されている。そして、伝送線路１３の一端には、半田バンプ２２を介して第一の集積論理回路チップ１１が接続されている。伝送線路１３の他端と伝送線路１８の一端には、半田バンプ２３，２４を介して論理レベル変換コア１４が接続されている。伝送線路１８の他端には、半田バンプ２５を介して第二の集積論理回路チップ１９が接続されている。
【０１０６】
論理出力信号端子ａから入力信号端子ｄに至る入力配線ネットワーク１２は、半田バンプ２２及び伝送線路１３を経て半田バンプ２３に至る線路で実現されている。また、出力信号端子ｅから論理入力信号端子ｈに至る出力配線ネットワーク１７は、半田バンプ２４から伝送線路１８を経て半田バンプ２５に至る線路で実現されている。
【０１０７】
図１０は論理レベル変換コアの一構成例を表す回路図である。トランジスタＱ１，Ｑ２，Ｑ３によって入力段の差動対回路が構成されている。差動対Ｑ１，Ｑ２のコレクタ端子には帰還抵抗Ｒ１，Ｒ２を介してトランジスタＱ４，Ｑ５が接続されている。差動対Ｑ１，Ｑ２のコレクタ端子は同時にトランジスタＱ６，Ｑ７，Ｑ８で構成される出力段の差動対回路の入力端子に接続されている。出力段差動対Ｑ６，Ｑ７のコレクタ端子は負荷抵抗Ｒ３，Ｒ４を介してプルアップ電源電圧Ｖｃｃに接続されている。
【０１０８】
出力段差動対Ｑ６，Ｑ７のコレクタ端子は並列帰還を司るトランジスタＱ４，Ｑ５のベース入力端子を経て、相補出力端子Ｖ３，Ｖ４となる。トランジスタＱ３，Ｑ８はそれぞれ入力段差動対、出力段差動対の定電流源トランジスタである。電流制御電圧Ｖ５，Ｖ６が、それぞれ、トランジスタＱ３，Ｑ８のベース端子に印加される。トランジスタＱ３，Ｑ８のエミッタ端子は、負帰還抵抗Ｒ５，Ｒ６を介してプルダウン電源電圧Ｖｅｅに接続されている。
【０１０９】
入力信号Ｖ１のレベルがＱ２のベース端子Ｖ２の電圧と比較されて論理ローレベル／ハイレベルとして検出される。例えば、プルアップ電圧を３．３Ｖ、プルダウン電圧を−３Ｖ程度に設定してトランジスタＱ１〜Ｑ８をシリコンバイポーラトランジスタで構成すれば、入力レベル０Ｖ〜−０．８Ｖのエミッタ結合論理回路（ＥＣＬ）、ソース結合ＦＥＴ論理回路（ＳＣＦＬ）、入力レベル０Ｖ〜−０．４ＶのローレベルＥＣＬ（ＬＥＣＬ）やローレベルＳＣＦＬ（ＬＳＣＦＬ）の複数の論理インターフェイスの入力信号レベルを検出することができる。
【０１１０】
出力信号端子Ｖ３，Ｖ４の出力信号レベルは、電流制御電圧Ｖ５，Ｖ６を調整することによって、０Ｖ〜＋５ＶのＣＭＯＳ、０Ｖ〜＋３．３Ｖ、０Ｖ〜＋２．６Ｖ、０Ｖ〜＋１．５Ｖ、０Ｖ〜１．０Ｖの低電圧ＣＭＯＳ論理（ＬＶＣＭＯＳ）や＋１．０Ｖ〜＋１．３５Ｖの低電圧差動信号論理（ＬＶＤＳ）のいずれかの論理インターフェイスの信号レベルを出力することができる。
【０１１１】
図１１は論理レベル・トランスフォーマの構成要素である入力配線ネットワークの構成の一例を示す図である。本図では図１０に示す論理レベル変換コアの入力論理レベル・インターフェイスに適合する入力配線ネットワークの一構成例の電気的等価回路を示している。
【０１１２】
第一の集積論理回路チップ１１に想定されるＥＣＬ，ＳＣＦＬ，ＬＥＣＬ，ＬＳＣＦＬ等の論理レベル・インターフェイスの一つの出力回路形態としてエミッタ・フォロワもしくはソース・フォロワ形式の出力段回路がある。その論理出力信号端子ａに，エミッタ・フォロワもしくはソース・フォロワの（一般的には５０Ωよりも低い）出力インピーダンスＺoutに整合させた特性インピーダンスを有する伝送線路１３の一端を接続し，該伝送線路１３を介して論理レベル変換コア１４の入力信号端子ｄと接続した汎用的な構成である。この例では、伝送線路の特性インピーダンスが第一の集積論理回路チップ１１の論理出力信号端子ａの出力インピーダンスに整合する。この結果、伝送線路の長さが通過信号の上限周波数の波長と同程度に長大化しても、波形歪のない高品質な信号伝送・接続が果たせる。
【０１１３】
図１２は論理レベル・トランスフォーマの構成要素である入力配線ネットワークの構成の他の一例を示す図である。この入力配線ネットワークは、論理レベル変換コア１４の入力論理レベル・インターフェイスに適合する。第一の集積論理回路チップ１１において、ＥＣＬ，ＳＣＦＬ，ＬＥＣＬ，ＬＳＣＦＬの出力回路形態として、オープンコレクタ形式が想定される。そこで、図１２の入力配線ネットワークにおいては、論理出力信号端子ａに，特性インピーダンス５０Ωの伝送線路１３の一端を接続する。また、この伝送線路１３の他端に論理レベル変換コア１４の入力信号端子ｄを接続する。そして、論理レベル変換コア１４の入力信号端子ｄ直近に５０Ωの終端抵抗Ｒ７を負荷として接続している。
【０１１４】
この場合、５０Ωの終端抵抗Ｒ７によって、論理レベル変換コア１４の入力信号端子ｄの入力インピーダンスは、ほぼ５０Ωとなる。従って、伝送線路の特性インピーダンスは、論理レベル変換コア１４の入力信号端子ｄの入力インピーダンスに整合する必要がある。その結果、伝送線路の長さが通過信号の上限周波数の波長と同程度に長大化しても、波形歪のない高品質な信号伝送・接続が果たせる。
【０１１５】
図１３は論理レベル・トランスフォーマの構成要素である出力配線ネットワークの構成の一例を示す図である。この入力配線ネットワークは、論理レベル変換コア１４の出力論理レベル・インターフェイスがＣＭＯＳ又はＬＶＣＭＯＳの場合に適合するものである。
【０１１６】
この出力配線ネットワークは、論理レベル変換コア１４の出力回路形式として、コレクタ負荷抵抗を有するオープンコレクタ形式を想定している。論理レベル変換コア１４の出力信号端子ｅの出力インピーダンスはおよそ図１０に記載のコレクタ負荷抵抗Ｒ３の抵抗値：Ｚout（一般的には１００Ωのオーダ）として近似できる。そこで、論理レベル変換コア１４の出力信号端子ｅに，当該出力インピーダンス:Ｚoutに整合させた特性インピーダンスを有する伝送線路１８の一端を接続する。そして、他端を伝送線路１８を介して第二の集積論理回路チップ１９の論理入力信号端子ｈと接続している。
【０１１７】
この出力配線ネットワークでは、伝送線路の特性インピーダンスを論理レベル変換コア１４の出力信号端子ｅの出力インピーダンスに整合する必要がある。この整合により、伝送線路の長さが通過信号の上限周波数の波長と同程度に長大化しても、波形歪のない高品質な信号伝送・接続が果たせる。
【０１１８】
図１４は論理レベル・トランスフォーマの構成要素である出力配線ネットワークの構成の他の一例を示す図である。この出力配線ネットワークは、論理レベル変換コア１４の出力論理レベル・インターフェイスがＬＶＤＳである場合を想定して設計されている。この例ではＬＶＤＳの規格に習い、補出力信号端子ｅａ，ｅｂに接続した相補信号伝送線路１８ａ，１８ｂの遠端を１００Ωの抵抗Ｒ１でシャント接続し、各々第二の集積論理回路チップ１９の相補論理信号入力端子ｈａ，ｈｂに接続している。
【０１１９】
この場合、相補信号伝送線路の各々にとっては，遠端（入力端子cおよびd）の入力インピーダンスはほぼ５０Ωに見える。従って、それらの相補信号伝送線路の各々の特性インピーダンスが５０Ωとなるように構成する必要がある。この例では，伝送線路１８ａ，１８ｂの特性インピーダンスが第二の集積論理回路チップ１９の論理信号入力端子ｈａ，ｈｂの入力インピーダンスに整合するように設計する。この結果、伝送線路の長さが通過信号の上限周波数の波長と同程度に長大化しても、波形歪のない高品質な信号伝送・接続が果たせる。
【０１２０】
以上のような論理レベル・トランスフォーマを本実施例の設計システムにより設計する例について、以下に説明する。
【０１２１】
図１５は論理レベル・トランスフォーマの設計過程を表す図である。モジュール・ライブラリ１には、論理レベル変換コア１４のモジュール・テンプレート（図示せず）と、上に説明したような各種の入力配線ネットワーク１２及び出力配線ネットワーク１７のモジュール・テンプレートａ１〜ａｎ、ｂ１〜ｂｍが用意されている。
【０１２２】
最初に第一の集積論理回路チップ１１、第二の集積論理回路チップ１９のテンプレートが選択される。そして、これらの論理レベルや出力回路に適応した論理レベル変換コア１４のテンプレートが選択される。
【０１２３】
ここで、論理レベル・トランスフォーマの構成要素であって、ある複数の論理レベル・インターフェイスの変換・接続機能を果たす１つの論理レベル変換コア１４に対し、他の構成要素である入力配線ネットワーク１２と出力配線ネットワーク１７には，それぞれ，接続する対象の集積論理回路チップの論理レベル・インターフェイスに応じて多数の形態が想定される。そこで、モジュール・ライブラリ１には、予め想定される論理レベル・インターフェイス毎に、その論理レベル・インターフェイスとの接続に適合する伝送線路の特性インピーダンスと終端回路情報とを含む固有のテンプレートを作成している。
【０１２４】
図１５では、入力配線ネットワーク１２のモジュール・テンプレートとしてa１，a２，a３，…，aｎが、出力配線ネットワーク１７のテンプレートとしてb１，b２，b３，…，bｍが予め用意されている。
【０１２５】
例えば、第一の集積論理回路チップ１１の論理レベル・インターフェイスがＳＣＦＬのオープンコレクタ形式であったとする。これに適合するテンプレートとしてa３が選択される。テンプレートa３に規定された伝送線路の特性インピーダンス、並びに終端回路情報に基づいて、実際の入力配線ネットワーク１２の実装設計パラメータが設計される。
【０１２６】
同様に、第二の集積論理回路チップ１９の論理レベル・インターフェイスがＬＶＤＳであったとする。これに適合するテンプレートとしてb３が選択される。テンプレートb３に規定された伝送線路の特性インピーダンス、並びに終端回路情報に基づいて、実際の出力配線ネットワーク１７の実装パラメータが設計される。そして、最終的に、入力配線ネットワーク１２、論理レベル変換コア１４、出力配線ネットワーク１７を一体化して論理レベル・トランスフォーマ２０が構成される。
【０１２７】
このように、論理レベル・トランスフォーマ２０の設計者は、要求される論理レベル・インターフェイスの接続・変換仕様に応じて、論理レベル変換コア１４に組み合わせるべき適切な入出力配線ネットワーク１２，１７をモジュール・テンプレートによって迅速かつ的確に得ることができる。また、モジュール・テンプレートの援用により、迅速に回路設計を行うことができる。
（設計例終わり）
【図面の簡単な説明】
【０１２８】
【図１】本発明の実施例１に係るマルチ・チップ集積化装置の設計システムの構成を表す図である。
【図２】本発明の実施例１に係るモジュール・テンプレートのデータ構造を表す図である。
【図３】モジュール・テンプレートの具体的な例を表す図である。
【図４】マルチ・チップ集積化装置の設計全体の流れを表すフローチャートである。
【図５】モジュール選択動作を表すフローチャートである。
【図６】回路設計の流れを表すフローチャートである。
【図７】実装設計の流れを表すフローチャートである。
【図８】論理レベル・トランスフォーマの構成例を表すブロック構成図である。
【図９】論理レベル・トランスフォーマの実装断面図である。
【図１０】論理レベル変換コアの一構成例を表す回路図である。
【図１１】論理レベル・トランスフォーマの構成要素である入力配線ネットワークの構成の一例を示す図である。
【図１２】論理レベル・トランスフォーマの構成要素である入力配線ネットワークの構成の他の一例を示す図である。
【図１３】論理レベル・トランスフォーマの構成要素である出力配線ネットワークの構成の一例を示す図である。
【図１４】論理レベル・トランスフォーマの構成要素である出力配線ネットワークの構成の他の一例を示す図である。
【図１５】論理レベル・トランスフォーマの設計過程を表す図である。
【図１６】特許文献１に記載の設計装置の構成を表すブロック図である。
【符号の説明】
【０１２９】
１  モジュール・ライブラリ
２  モジュール・テンプレート
２ａ  属性情報
２ｂ  回路設計テーブル
２ｃ  実装設計テーブル
２ｄ  変換テーブル
３  ネットワーク
４  回路設計ＣＡＤ装置
５  実装設計ＣＡＤ装置
６  設計情報記憶手段
７  パラメータ導出手段
１１  第一の集積論理回路チップ
１２  入力配線ネットワーク
１３，１８，１８ａ，１８ｂ  伝送線路
１４  論理レベル変換コア
１５  入力信号検出ブロック
１６  論理レベル変換出力ブロック
１７  出力配線ネットワーク
１９  第二の集積論理回路チップ
２０  論理レベル・トランスフォーマ
２１  実装基板
２２，２３，２４，２５  半田バンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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