(57)【要約】【課題】簡素な回路構成であれ、安定した温度特性をもつ基準電圧を発生させることのできる半導体装置を提供することを目的とする。【解決手段】トレンチＴ１によって分離された隣り合う２つの半導体領域ＳＡ１１およびＳＡ１２にそれぞれ形成されるダイオードＴＤ１１およびＴＤ１２のカソード端子同士を、配線Ｍ１３を介して直列に接続する。一方、それら直列に接続されたダイオードＴＤ１１およびＴＤ１２の他端のアノード端子は、電源端子に接続される配線（電源配線）Ｍ１１とグランドに接続される配線（グランド配線）Ｍ１２とにそれぞれ接続される。そして、上記配線Ｍ１１〜Ｍ１３を通じてそれらダイオードＴＤ１１およびＴＤ１２に対して電圧を印加することにより、それら直列に接続されたダイオードＴＤ１１およびＴＤ１２の順方向電圧とブレイクダウン電圧（逆方向電圧）との総和として基準電圧を発生させる。【選択図】        図２
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【特許請求の範囲】
【請求項１】
トレンチによって分離された２つの半導体領域のそれぞれに少なくとも１つのダイオードが形成されるとともに、それら各半導体領域に形成されるダイオードのカソード端子同士もしくはアノード端子同士が電気的に直列に接続されてなり、それら直列に接続されたダイオードの他端のアノード端子もしくはカソード端子が互いに異なる電位におかれることで、少なくともそれら直列に接続されたダイオードの順方向電圧とブレイクダウン電圧とが含まれるかたちでの基準電圧を発生させる
ことを特徴とする半導体装置。
【請求項２】
前記２つの半導体領域が、それぞれ前記トレンチの側壁に不純物濃度の高められた拡散層を有してなり、前記電気的に直列に接続されたダイオードは、これら拡散層にてコンタクトを形成する配線を介してそのカソード端子同士もしくはアノード端子同士が接続されてなる
請求項１に記載の半導体装置。
【請求項３】
前記拡散層にてコンタクトを形成する配線は、前記２つの半導体領域のそれぞれに形成された前記拡散層を短絡するかたちでトレンチ内に埋設された導体膜からなる
請求項２に記載の半導体装置。
【請求項４】
前記２つの半導体領域は、周囲が絶縁層にて囲繞されてそれら領域以外の他の領域と電気的に絶縁分離されてなる
請求項１〜３のいずれかに記載の半導体装置。
【請求項５】
前記２つの半導体領域は、ＳＯＩ基板上でのトレンチアイソレーションによって前記他の領域と電気的に絶縁分離されてなる
請求項４に記載の半導体装置。
【請求項６】
前記２つの半導体領域には、それぞれ１つのダイオードが形成されてなり、それら各半導体領域に１つずつ形成されたダイオードは、少なくとも当該ダイオードを構成するＰ型およびＮ型からなる２つの半導体層の不純物濃度とこれら半導体層により形成されるｐｎ接合の面積とを互いに同一とするかたちで形成されてなる
請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記２つの半導体領域には、それぞれ１つのダイオードが形成されてなり、それら各半導体領域に１つずつ形成されたダイオードの逆方向耐圧は、それぞれ「５Ｖ」に設定されてなる
請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
前記逆方向耐圧５Ｖの２つのダイオードは各々、不純物濃度「５．８×１０18ｃｍ-3」以上のＮ型からなる半導体層と、該Ｎ型からなる半導体層よりも高い不純物濃度のＰ型からなる半導体層とにより構成されてなる
請求項７に記載の半導体装置。
【請求項９】
前記２つの半導体領域の一方には、トリミング可能な複数の配線を介して電気的に並列に接続された複数のダイオードが形成されてなり、それら並列に接続されたダイオードが前記半導体領域の他方に形成されたダイオードと電気的に直列に接続されてなる
請求項１〜５のいずれか一項に記載の半導体装置。
【請求項１０】
前記トリミング可能な複数の配線が各々、トリミング可能な抵抗体からなる
請求項９に記載の半導体装置。
【請求項１１】
前記トリミング可能な抵抗体はＣｒＳｉＮからなる
請求項１０に記載の半導体装置。
【請求項１２】
前記並列に接続された複数のダイオードが各々、第１の導電型からなる半導体層と、素子分離用の絶縁層にて互いに電気的に分離されるかたちで前記第１の導電型からなる半導体層の表面に形成された第２の導電型からなる複数の半導体層とによって構成されてなるとともに、前記素子分離用の絶縁層は、前記第２の導電型からなる半導体層よりも深く形成されてなる
請求項９〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記素子分離用の絶縁層は、ＬＯＣＯＳ構造をとるフィールド酸化膜およびＳＴＩ構造をとる絶縁膜のいずれかである
請求項１２に記載の半導体装置。
【請求項１４】
前記並列に接続された複数のダイオードおよびこれらダイオードと直列に接続された前記ダイオードの逆方向耐圧は、それぞれ「５Ｖ」に設定されてなる
請求項９〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記並列に接続された複数のダイオードおよびこれらダイオードと直列に接続された前記ダイオードは各々、不純物濃度「５．８×１０18ｃｍ-3」以上のＮ型からなる半導体層と、該Ｎ型からなる半導体層よりも高い不純物濃度のＰ型からなる半導体層とにより構成されてなる
請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、基準電圧を発生させる半導体装置に関する。
【背景技術】
【０００２】
従来、この種の半導体装置としては、例えば特許文献１に記載された半導体装置がある。以下、図１７を参照して、この装置の構成、並びに動作について簡単に説明する。なお、図１７はこの半導体装置の回路構成を示す回路図である。
【０００３】
同図１７に示されるように、この回路は、バンドギャップ基準（ｂａｎｄ  ｇａｐ  ｒｅｆｅｒｅｎｃｅ）回路と称呼される基準電圧発生回路であり、大きくは、出力部Ｐ１と、電圧補償部Ｐ２と、カレントミラー部ＣＭとを有して構成されている。
【０００４】
このうち、出力部Ｐ１は、出力用のＮＰＮトランジスタＴｒ１、並びに分圧抵抗Ｒ１およびＲ２を有して構成されている。ここでは、電源に接続される電源端子ＴＥ１から供給される電流が、トランジスタＴｒ１、並びに分圧抵抗Ｒ１およびＲ２を通じてグランドへ流れ込むようになっている。そして、トランジスタＴｒ１のエミッタコレクタ間抵抗と分圧抵抗Ｒ１およびＲ２とにより電源端子ＴＥ１の電源電圧（電源電位）が分圧されてその電位が出力端子ＴＥ２に出力される。
【０００５】
また、電圧補償部Ｐ２は、変圧器（定電流源）ＴＳ、電圧制御用のＰＮＰトランジスタＴｒ２およびダイオードＤＩ、そしてＮＰＮトランジスタＴｒ３およびＴｒ４、並びに抵抗Ｒ３およびＲ４を有して構成されている。そしてここでは、電気的に接続されたトランジスタＴｒ２のエミッタとトランジスタＴｒ１のベースとに対して、電源端子ＴＥ１から変圧器ＴＳを通じて定電流Ｉoとされた電流が供給されるようになっている。このため、上記出力端子ＴＥ２の出力電位が、トランジスタＴｒ２のエミッタ電流に対応するようになる。なお、抵抗Ｒ３の抵抗値は、トランジスタＴｒ３とトランジスタＴｒ４とのエミッタ電流が等しくなるように設定されている。また、トランジスタＴｒ３のエミッタサイズに対するトランジスタＴｒ４のエミッタサイズの面積比はＮ（自然数）倍に設定されている。
【０００６】
また一方、カレントミラー部ＣＭは、トランジスタＴｒ２ａ〜Ｔｒ４ａを有して構成されている。そして、これらトランジスタＴｒ２ａ〜Ｔｒ４ａは、上記トランジスタＴｒ２〜Ｔｒ４の熱電圧を打ち消す態様で配設され、温度変化に伴う電圧変動を抑制する。
【０００７】
このような回路では、例えば出力端子ＴＥ２の出力電位が低下あるいは上昇すると、上記分圧抵抗Ｒ１と分圧抵抗Ｒ２との間に位置する接点ＰＣの電位も低下あるいは上昇することとなる。そしてこれに伴って、トランジスタＴｒ３のコレクタ電流、並びにトランジスタＴｒ２のエミッタ電流が減少あるいは増加するとともに、トランジスタＴｒ１のエミッタ電流が増加あるいは減少する。こうして結局、出力端子ＴＥ２の出力電位が上昇あるいは低下して元の電位に戻り、出力端子ＴＥ２の出力電位が一定に保たれるようになる。
【０００８】
また、抵抗Ｒ３の抵抗値をＲｅ３、抵抗Ｒ４の抵抗値をＲｅ４、ボルツマン定数をｋ、絶対温度をＴ、電荷量をｑ、トランジスタＴｒ３に対するトランジスタＴｒ４のエミッタサイズの面積比をＮｒ、トランジスタＴｒ３のベースエミッタ間電圧をＶBE３として示すと、上記接点ＰＣの電位ＶBGは、
ＶBG＝２（Ｒｅ４／Ｒｅ３）×（ｋＴ／ｑ）ｌｎＮｒ＋ＶBE３
と表すことができる。
【０００９】
ここで、ＶBE３は負の温度係数をもっている。このため、上記Ｒｅ３およびＲｅ４、並びにＮｒの値として適切な値を選択することによって、出力端子ＴＥ２に出力される電位の温度特性を一定にすることができ、ひいては良好な温度特性の基準電圧を出力することができるようになる。
【特許文献１】特開平７−３２５６３７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
このように、上記半導体装置によれば、確かに良好な温度特性の基準電圧を出力することが可能となる。しかし、このような半導体装置では、回路規模の大規模化や消費電力の増大が避けられないものとなっている。具体的には、この半導体装置の出力部Ｐ１では、先の図１７に示したように、電源端子ＴＥ１の電源電圧（電源電位）を抵抗Ｒ１およびＲ２により分圧してこれを、出力端子ＴＥ２の出力電位（基準電圧）としている。しかし、こうした回路（出力部Ｐ１）のみでは、電源電圧の変動や温度環境の変化に対して安定した基準電圧を得ることは難しい。そのため、上記従来の半導体装置では、良好な温度特性の基準電圧を発生させる上で、上記電圧補償部Ｐ２およびカレントミラー部ＣＭ、もしくはこれら回路に相当する回路が必須の構成となっており、ひいては回路規模の大規模化や消費電力の増大が避けられないものとなっている。
【００１１】
また通常、こうした基準電圧を発生させる半導体装置においては、基準電圧の温度特性のみならず、ノイズの回り込み等もその性能に影響を与える。そのため、これらの要求を考慮しつつ、当該半導体装置にとって特に重要なパラメータである基準電圧の温度特性を安定させるようにする必要がある。上記従来の半導体装置においてこうした要求を満足するためには、上記電圧補償部Ｐ２およびカレントミラー部ＣＭをチップ上にバランス良く配置する必要があり、チップ上の素子配置に関する設計の自由度は大きく制限されることとなる。そして、パワー素子等、熱源となる素子との混載回路や、高速動作の要求される回路では、こうした設計自由度の制限が特に顕著となる。
【００１２】
この発明は、こうした実情に鑑みてなされたものであり、簡素な回路構成であれ、安定した温度特性をもつ基準電圧を発生させることのできる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
こうした目的を達成するため、請求項１に記載の半導体装置では、トレンチによって分離された２つの半導体領域のそれぞれに少なくとも１つのダイオードが形成されるとともに、それら各半導体領域に形成されるダイオードのカソード端子同士もしくはアノード端子同士が電気的に直列に接続されて且つ、それら直列に接続されたダイオードの他端のアノード端子もしくはカソード端子が互いに異なる電位におかれることで、少なくともそれら直列に接続されたダイオードの順方向電圧とブレイクダウン電圧とが含まれるかたちでの基準電圧を発生させる構造とする。
【００１４】
トレンチによって分離された隣り合う２つの半導体領域にそれぞれ形成されるダイオードは、いわゆるペア性を有するようになる。すなわち、それらダイオードについては、略同一の製造条件をもって形成することができるとともに、温度環境をはじめとする使用時の環境を揃えることができるようになる。そして、こうしたペア性を有するダイオードのカソード端子同士あるいはアノード端子同士が直列に接続されることとすれば、それらダイオードは互いに順方向電圧とブレイクダウン電圧（逆方向電圧）との温度特性を互いに打ち消し合うようになる。このため、少なくともそれらダイオードの順方向電圧とブレイクダウン電圧とが含まれるかたちでの基準電圧を発生させるようにすることで、優れた温度特性をもつ基準電圧が得られるようになる。このように、半導体装置としての上記構造によれば、簡素な回路構成であれ、安定した温度特性をもつ基準電圧を発生させることができるようになる。
【００１５】
また、請求項２に記載の半導体装置では、前記２つの半導体領域が、それぞれ前記トレンチの側壁に不純物濃度の高められた拡散層を有するとともに、前記電気的に直列に接続されたダイオードは、これら拡散層にてコンタクトを形成する配線を介してそのカソード端子同士もしくはアノード端子同士が接続された構造とする。
【００１６】
このような構造において拡散層は、前記２つの半導体領域を分離するトレンチを形成する際に用いたマスクをそのままマスクとして用いて当該トレンチの側壁に不純物を導入することにより、容易に形成することができる。このため、上記構造によれば、当該半導体装置の製造をより容易とすることができるようになる。
【００１７】
またこの場合、前記拡散層にてコンタクトを形成する配線としては、請求項３に記載のように、前記２つの半導体領域のそれぞれに形成された前記拡散層を短絡するかたちでトレンチ内に埋設された導体膜からなるものを用いることが特に有効である。こうすることで、トレンチ内に埋設された導体膜によって前記拡散層が短絡されるようになる。これにより、簡素な構造をもつ配線によって前記各半導体領域に形成されるダイオードが電気的に直列に接続されるようになり、ひいては当該半導体装置自体の構造の簡素化が図られることとなる。ちなみに、上記導体膜が埋設されるトレンチとしては、前記２つの半導体領域を分離するトレンチ、および当該配線用に形成されたトレンチのいずれを用いるようにしてもよい。
【００１８】
また、上記請求項１〜３のいずれか一項に記載の発明に関しては、請求項４に記載のように、前記２つの半導体領域を、周囲が絶縁層にて囲繞されてそれら領域以外の他の領域と電気的に絶縁分離された構造とすることが特に有効である。
【００１９】
こうした構造とすることで、前記２つの半導体領域、すなわち前記直列に接続されたダイオードが形成された各領域へのノイズがカットされるようになり、ひいては当該半導体装置のノイズ耐性も高められることとなる。またこのような構造によれば、ｐｎ接合にて分離する場合に形成されるような寄生ダイオードが形成されることはないため、半導体装置としてのリーク電流に対する耐性についてもこれを高めることができるようになる。
【００２０】
またこの場合、請求項５に記載のように、前記２つの半導体領域が、ＳＯＩ基板上でのトレンチアイソレーションによって前記他の領域と電気的に絶縁分離された構造とすることが有効である。
【００２１】
一般に、ＳＯＩ基板やトレンチアイソレーションは、半導体プロセスにおいて使用されるものである。このため、このような構造とすることで、請求項４に記載の構造をより容易且つ好適に実現することができるようになる。
【００２２】
また、請求項６に記載の半導体装置では、上記請求項１〜５のいずれか一項に記載の発明において、前記２つの半導体領域にそれぞれ１つのダイオードが形成されて且つ、それら各半導体領域に１つずつ形成されたダイオードが、少なくとも当該ダイオードを構成するＰ型およびＮ型からなる２つの半導体層の不純物濃度とこれら半導体層により形成されるｐｎ接合の面積とを互いに同一とするかたちで形成された構造とする。
【００２３】
前記直列に接続されるダイオードとして前記２つの半導体領域にそれぞれ１つのダイオードが形成される場合には、それらダイオードの構造を揃えることにより、これらダイオードが互いに順方向電圧とブレイクダウン電圧との温度特性を好適に打ち消し合うようになる。そして、こうしたダイオードの構造としてのパラメータのうち、特にそれら順方向電圧とブレイクダウン電圧との温度特性に影響を与えるパラメータが、当該ダイオードを構成する２つの半導体層（Ｐ型の半導体層およびＮ型の半導体層）の不純物濃度およびこれら半導体層により形成されるｐｎ接合の面積である。すなわち、当該半導体装置から出力される基準電圧の温度特性を改善する上で、上記構造は特に有効である。
【００２４】
また、請求項７に記載の半導体装置では、上記請求項１〜６のいずれか一項に記載の発明において、同じく前記２つの半導体領域にそれぞれ１つのダイオードが形成されて且つ、それら各半導体領域に１つずつ形成されたダイオードの逆方向耐圧が、それぞれ「５Ｖ」に設定された構造とする。
【００２５】
このような構造とすることで、前記直列に接続されるダイオードは互いに順方向電圧とブレイクダウン電圧との温度特性を略完全に打ち消し合うようになり、ひいては当該半導体装置から出力される基準電圧の温度特性の最適化が図られるようになる。
【００２６】
またこの場合には、請求項８に記載のように、前記逆方向耐圧５Ｖの２つのダイオードが各々、不純物濃度「５．８×１０18ｃｍ-3」以上のＮ型からなる半導体層と、該Ｎ型からなる半導体層よりも高い不純物濃度のＰ型からなる半導体層とにより構成される構造とすることが有効である。
【００２７】
こうした構造とすることで、前記逆方向耐圧５Ｖの２つのダイオードとしての機能が適正に維持されるようになる。ただし、上記Ｎ型からなる半導体層の不純物濃度を高くする場合、リーク電流耐性については逆に低下することとなる。そのため、当該Ｎ型からなる半導体層の不純物濃度はこのことを考慮しつつ所望のリーク電流耐性が確保される範囲に設定されることが好ましい。例えば、上記Ｎ型からなる半導体層の不純物濃度を「８．１×１０18ｃｍ-3」以下に設定することとすれば、市場において要求の高いスペックである「１．０×１０-6Ａ」以下にリーク電流が抑えられるようになる。また、上記Ｐ型からなる半導体層の不純物濃度は、配線とオーミックコンタクトが形成される程度に高く設定されることが望ましい。
【００２８】
また、請求項９に記載の半導体装置では、請求項１〜５のいずれかに記載の構造を前提としてさらに、前記２つの半導体領域の一方にトリミング可能な複数の配線を介して電気的に並列に接続された複数のダイオードが形成されて且つ、それら並列に接続されたダイオードが前記半導体領域の他方に形成されたダイオードと電気的に直列に接続される構造とする。
【００２９】
こうした構造をとる半導体装置においては、電気的に直列に接続されたダイオードの順方向電圧とブレイクダウン電圧との温度特性（特にブレイクダウン電圧の温度特性）が、それら電気的に並列に接続された複数のダイオードのそれぞれに形成されるｐｎ接合面積に相関する。そして、当該半導体装置から出力される基準電圧の温度特性は、それら電気的に並列に接続された複数のダイオードのそれぞれに形成されるｐｎ接合面積の総和に相関することとなる。そこで上記構造によれば、これらダイオードがトリミング可能な複数の配線を介して電気的に並列に接続されているため、これらトリミング可能な配線を選択的にトリミングすることにより、上記温度特性に相関するｐｎ接合面積の総和を所望の値に調整することができるようになる。すなわち、半導体装置としての上記構造によれば、当該半導体装置から出力される基準電圧やその温度特性を容易に調整することができるようになる。
【００３０】
またこの場合には、請求項１０に記載のように、前記トリミング可能な複数の配線が各々、トリミング可能な抵抗体からなる構造とすることが特に有効である。
このような構造とすることにより、前記トリミングをより容易且つ適切に行うことができるようになり、ひいては当該半導体装置から出力される基準電圧やその温度特性をより容易に調整することができるようになる。
【００３１】
さらにこの場合、前記トリミング可能な抵抗体の材料としては、請求項１１に記載のように、ＣｒＳｉＮを用いることが特に有効である。
ＣｒＳｉＮは温度特性に優れる材料である。そのため、上記構造とすることで、当該抵抗体を設けることによって懸念される基準電圧の温度特性の悪化が抑制されることとなる。
【００３２】
また、請求項１２に記載のように、上記請求項９〜１１のいずれか一項に記載の発明において、前記並列に接続された複数のダイオードが各々、第１の導電型からなる半導体層と、素子分離用の絶縁層にて互いに電気的に分離されるかたちで前記第１の導電型からなる半導体層の表面に形成された第２の導電型からなる複数の半導体層とによって構成される場合には、前記素子分離用の絶縁層が前記第２の導電型からなる半導体層よりも深く形成された構造とすることが特に有効である。
【００３３】
こうした構造によれば、前記並列に接続された複数のダイオードをそれぞれ構成する上記２種の半導体層によって形成される各ｐｎ接合が、上記素子分離用の絶縁層よりも浅い位置に形成されるようになる。また、上記第２の導電型からなる半導体層は、上記第１の導電型からなる半導体層の表面においてその周囲が素子分離用の絶縁層によって囲繞されるかたちで形成される。このため、前記並列に接続されたダイオードによる各ｐｎ接合の面積は、上記素子分離用の絶縁層によって囲繞される各領域の面積、すなわち上記第２の導電型からなる各半導体層のサイズ（基板水平方向の断面面積）に対応したものとなる。これにより、設計段階でそれら第２の導電型からなる半導体層のサイズを適宜の値に設定することで容易に所望とされるｐｎ接合の面積が得られるようになり、ひいては上記基準電圧やその温度特性の調整をより好適に行うことができるようになる。
【００３４】
またこの場合、前記素子分離用の絶縁層としては、請求項１３に記載のように、ＬＯＣＯＳ構造をとるフィールド酸化膜およびＳＴＩ構造をとる絶縁膜のいずれかを用いることができる。
【００３５】
一般に、こうしたＬＯＣＯＳ構造をとるフィールド酸化膜やＳＴＩ構造をとる絶縁膜は、半導体プロセスにおいて素子間分離（アイソレーション）に使用されるものであり、その形成方法も周知である。このため、請求項１２に記載の構造を実現する場合は、このような構造として特に有効である。
【００３６】
また、請求項１４に記載の半導体装置では、上記請求項９〜１３のいずれか一項に記載の発明において、前記並列に接続された複数のダイオードおよびこれらダイオードと直列に接続された前記ダイオードの逆方向耐圧が、それぞれ「５Ｖ」に設定された構造とする。
【００３７】
このような構造とすることで、前記電気的に直列に接続されたダイオードが互いに順方向電圧とブレイクダウン電圧との温度特性を好適に打ち消し合うようになり、ひいては当該半導体装置から出力される基準電圧の温度特性の最適化が図られるようになる。
【００３８】
またこの場合も、請求項１５に記載のように、前記並列に接続された複数のダイオードおよびこれらダイオードと直列に接続された前記ダイオードが各々、不純物濃度「５．８×１０18ｃｍ-3」以上のＮ型からなる半導体層と、該Ｎ型からなる半導体層よりも高い不純物濃度のＰ型からなる半導体層とにより構成される構造とすることが特に有効である。
【００３９】
こうした構造とすることで、前記逆方向耐圧５Ｖの２つのダイオードとしての機能が適正に維持されるようになる。またこの場合も、上記Ｎ型からなる半導体層の不純物濃度は所望のリーク電流耐性が確保される範囲に設定されることが好ましい。また、上記Ｐ型からなる半導体層の不純物濃度も、配線とオーミックコンタクトが形成される程度に高く設定されることが望ましい。
【発明を実施するための最良の形態】
【００４０】
（第１の実施の形態）
図１〜図７に、この発明にかかる半導体装置についてその第１の実施の形態を示す。
この実施の形態にかかる半導体装置も、先の図１７に例示した半導体装置と同様、基準電圧を出力する基準電圧発生回路である。ただし、この実施の形態の半導体装置では、図１および図２に示す構造とすることによって、簡素な回路構成で安定した温度特性をもつ基準電圧を発生させるようにしている。
【００４１】
以下、同図１および図２を参照して、この実施の形態にかかる半導体装置の構造について詳述する。
はじめに、図１を参照して、この半導体装置の回路構成について説明する。なお、この図１において、先の図１７に示した要素と同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。
【００４２】
同図１に示されるように、この回路では、電源端子ＴＥ１から変圧器ＴＳを通じて例えば「１００μＡ〜１ｍＡ」の定電流Ｉoとされた電流が、カソード端子同士で直列に接続されたダイオードＴＤ１１およびＴＤ１２を介してグランドに流れ込むようになっている。また、それらダイオードＴＤ１１およびＴＤ１２の上流側には、出力端子ＴＥ２が設けられている。そして、それらダイオードＴＤ１１およびＴＤ１２の順方向電圧およびブレイクダウン電圧（逆方向電圧）の総和として基準電圧が上記出力端子ＴＥ２に出力されるようになっている。ちなみに、上記ダイオードＴＤ１２は、いわゆるツェナーダイオードとして機能する。
【００４３】
次に、図２を参照して、この半導体装置の構造について説明する。なお、この図２において、図２（ａ）はこの半導体装置の平面図、図２（ｂ）は図２（ａ）のＢ−Ｂ線に沿った断面図である。ちなみに、これら図２（ａ）および（ｂ）は、先の図１中に一点鎖線にて示される領域Ｐ１０の平面図および断面図に相当する。
【００４４】
同図２（ａ）および（ｂ）に示されるように、この半導体装置は、大きくは、例えばシリコンからなる半導体基板１１と、例えば酸化シリコンからなる絶縁層１２と、例えばＮ型のシリコンからなる半導体層１３とが順に積層されて構成されている。なおここでは、これら半導体基板１１、絶縁層１２、そして半導体層１３は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板として形成されている。また、上記半導体層１３の不純物濃度（表面濃度）は、「５．８×１０18ｃｍ-3〜８．１×１０18ｃｍ-3」に設定されている。また、同半導体層１３の厚さは、例えば「１０μｍ〜１６μｍ」にされる。
【００４５】
そして、ＬＯＣＯＳ構造をとるフィールド酸化膜Ｉ１３、並びにトレンチＴ１によって周囲が囲繞されるかたちで上記半導体層１３が区画され、上記トレンチＴ１によって分離された隣り合う２つの半導体領域ＳＡ１１およびＳＡ１２が形成されている。また、上記トレンチＴ１には、同トレンチＴ１の溝内側壁に形成されて例えば酸化シリコンからなる絶縁膜１３ａと、該絶縁膜１３ａの内側に形成されて例えば多結晶シリコンからなる誘電膜１３ｂとが埋設される。そして、上記半導体領域ＳＡ１１およびＳＡ１２は、こうしたトレンチＴ１と上記絶縁層１２とによってその周囲が完全に囲繞され、それら領域以外の他の領域と電気的に絶縁分離されている。ちなみに、ここでいうＬＯＣＯＳとは、「ＬＯＣａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ」の略語である。
【００４６】
また、これら半導体領域ＳＡ１１およびＳＡ１２の表面には、上記半導体層１３よりも高濃度な不純物が導入されてＰ型の半導体層Ｄ１１ｂおよびＤ１２ｂが形成されている。そして、これら半導体層Ｄ１１ｂおよびＤ１２ｂをそれぞれ囲繞するかたちで上記半導体層１３よりも高濃度なＮ型からなる半導体層Ｄ１１ａおよびＤ１２ａが形成されている。また、これら半導体層Ｄ１１ａおよびＤ１２ａと半導体層Ｄ１１ｂおよびＤ１２ｂとは、それぞれＬＯＣＯＳ構造をとるフィールド酸化膜Ｉ１１およびＩ１２にて電気的に分離されている。
【００４７】
ここで、Ｎ型の半導体層１３とＰ型の半導体層Ｄ１１ｂおよびＤ１２ｂとの間には、それぞれｐｎ接合が形成されるようになる。これにより、上記半導体領域ＳＡ１１およびＳＡ１２には、それぞれダイオードＴＤ１１およびＴＤ１２が形成されることとなる。なお、上記半導体層Ｄ１１ａおよびＤ１２ａ、並びに半導体層Ｄ１１ｂおよびＤ１２ｂの不純物濃度は、これら半導体層に接続される配線とオーミックコンタクトを形成すべく、例えば「１．０×１０20ｃｍ-3」以上の濃度とされる。
【００４８】
また、上記半導体領域ＳＡ１１およびＳＡ１２は、図２（ａ）中のＢ−Ｂ線に垂直な線を対称軸として線対称の関係を有している。すなわち、上記ダイオードＴＤ１１およびＴＤ１２は、半導体層Ｄ１１ｂおよびＤ１２ｂの不純物濃度、並びにこれら半導体層と半導体層１３とによってそれぞれ形成されるｐｎ接合の面積を等しくして共に逆方向耐圧「５Ｖ」のダイオードとして形成されている。
【００４９】
さらに、半導体層１３の上には絶縁膜１４が形成されるとともに、同絶縁膜１４が適宜パターニングされてコンタクトホールが形成され、そのコンタクトホールを埋め込むかたちで配線材料が成膜される。そして、この配線材料を適宜パターニングすることにより、配線Ｍ１１〜Ｍ１３が形成される。このうち、配線Ｍ１１は、電源端子ＴＥ１（図１）と接続される電源配線であり、ダイオードＴＤ１１のアノード端子に相当する半導体層Ｄ１１ｂとコンタクトを形成する。また、配線Ｍ１２は、グランド（図１）と接続されるグランド配線であり、ダイオードＴＤ１２のアノード端子に相当する半導体層Ｄ１２ｂとコンタクトを形成する。そして、配線Ｍ１３は、上記ダイオードＴＤ１１とダイオードＴＤ１２とを直列に接続する配線であり、これらダイオードのカソード端子に相当する半導体層Ｄ１１ａおよびＤ１２ａの双方とコンタクトを形成する。そして、この実施の形態にかかる半導体装置においては、これら配線Ｍ１１〜Ｍ１３を通じて上記ダイオードＴＤ１１およびＴＤ１２に対して電圧を印加することにより、それら直列に接続されたダイオードＴＤ１１およびＴＤ１２の順方向電圧とブレイクダウン電圧との総和として基準電圧を発生させるようにしている。
【００５０】
次に、図３〜図５を参照して、この実施の形態にかかる半導体装置により出力される基準電圧の温度特性について説明する。なおこれら各図は、この実施の形態にかかる半導体装置と略同様の基本構造をもつ半導体装置を試料として測定された各種特性を示すグラフである。ここでは、これら試料として用いる各半導体装置についても、先の図２に示した要素と対応する要素には同図２中の符号を付して説明する。
【００５１】
まず、図３に、ここで試料として用いる各半導体装置について、上記ダイオードＴＤ１１（ＴＤ１２とした場合も同様）に対して逆方向に印加される電圧ＶZとそのときに流れる逆方向電流ＩZとの関係をグラフとして示す。なお、この図３において、図３（ａ）は図３（ｂ）中に一点鎖線にて示される領域Ａを拡大して示したグラフに相当する。
【００５２】
同図３中に示されるように、特性線Ｌ１や特性線Ｌ２にて示される試料については逆方向耐圧をはっきりと確認することはできない。しかし一方、特性線Ｌ３〜Ｌ８にて示される試料については、それぞれ「５Ｖ」、「６Ｖ」、「８Ｖ」、「８．５Ｖ」、「１７Ｖ」、「２２．５Ｖ」程度の逆方向耐圧を有していることがこのグラフから読み取れる。
【００５３】
図４（ａ）および（ｂ）に、これら各試料について、上記ダイオードＴＤ１１およびＴＤ１２の順方向電圧およびブレイクダウン電圧（逆方向電圧）、並びにこれら電圧の総和として出力される基準電圧の温度特性を測定した結果をグラフとして示す。なおここでは、先の図３中の特性線Ｌ３およびＬ５にかかる試料についての測定結果のみを代表して示す。またこれら各図において、特性線Ｌ３２およびＬ５２、特性線Ｌ３１およびＬ５１、特性線Ｌ３０およびＬ５０は、ダイオードＴＤ１１の順方向電圧、ダイオードＴＤ１２のブレイクダウン電圧（逆方向電圧）、そしてこれら電圧の総和として出力される基準電圧についてその温度特性をそれぞれ示すものである。
【００５４】
発明者らが上記各試料について測定を行った結果、上記ダイオードＴＤ１１およびＴＤ１２の順方向電圧およびブレイクダウン電圧の総和として出力される基準電圧の温度特性が一定となったのは、先の図３中の特性線Ｌ３にかかる試料、すなわち逆方向耐圧「５Ｖ」のダイオードＴＤ１１およびＴＤ１２を備える半導体装置だけであった。
【００５５】
図４（ａ）に、この半導体装置（先の図３中の特性線Ｌ３にかかる試料）の温度特性を示す。同図４（ａ）に示されるように、この半導体装置では、特性線Ｌ３２にて示されるダイオードＴＤ１１の順方向電圧（Ｖf）の温度特性が負の傾きをもつのに対し、特性線Ｌ３１にて示されるダイオードＴＤ１２のブレイクダウン電圧（ＶZ）の温度特性は正の傾きをもっている。そして、これら電圧の総和として出力される基準電圧（ＶZ＋Ｖf）の温度特性は、これら双方の温度特性が略完全に打ち消しあって一定（温度係数が略零）になっている。
【００５６】
他方、その他の試料では、ダイオードＴＤ１１およびＴＤ１２が互いに順方向電圧とブレイクダウン電圧との温度特性を打ち消し合うことで基準電圧の温度特性が改善されるものの、同基準電圧の温度特性として一定（温度係数が略零）の温度特性を得るまでには至らなかった。
【００５７】
例えば、図４（ｂ）に、先の図３中の特性線Ｌ５にかかる試料についての測定結果を示す。同図４（ｂ）に示されるように、基準電圧（ＶZ＋Ｖf）の温度特性（特性線Ｌ５０参照）は、ブレイクダウン電圧（ＶZ）の温度特性（特性線Ｌ５１参照）よりも改善されてはいるものの、未だ正の傾きをもって一定とはなっていない。
【００５８】
ここで、この実施の形態にかかる半導体装置においては、ダイオードＴＤ１１およびＴＤ１２の逆方向耐圧が、それぞれ「５Ｖ」に設定されている。こうすることで、先の図４（ａ）に示したグラフからも明らかなように、これらダイオードＴＤ１１およびＴＤ１２は互いに順方向電圧とブレイクダウン電圧との温度特性を略完全に打ち消し合うようになり、ひいては当該半導体装置から出力される基準電圧の温度特性を略一定にすることができるようになる。
【００５９】
次に、図５（ａ）および（ｂ）に、試料としての２種類の半導体装置について、半導体層１３の不純物濃度（表面濃度）とダイオードＴＤ１１（ＴＤ１２とした場合も同様）の逆方向耐圧、並びに同半導体層１３の不純物濃度（表面濃度）と当該半導体装置のリーク電流との関係をそれぞれグラフとして示す。なお、これら各図においてＡ１１およびＢ１１にて示されるデータは、不純物濃度「２．０×１０20ｃｍ-3」のＰ型からなる半導体層Ｄ１１ｂ（Ｄ１２ｂ）とこれよりも濃度の低いＮ型からなる半導体層（薄い側半導体層）１３とによって上記ダイオードＴＤ１１（ＴＤ１２）が構成される半導体装置にかかるデータである。また一方、同図中にＡ１２およびＢ１２にて示されるデータは、この実施の形態にかかる半導体装置において、各半導体層の導電型が入れ替えられた構造と略同様の構造をもつ試料についてその測定結果を示すものである。より詳しくは、不純物濃度「２．０×１０20ｃｍ-3」のＮ型からなる半導体層Ｄ１１ｂ（Ｄ１２ｂ）とこれよりも濃度の低いＰ型からなる半導体層（薄い側半導体層）１３とによって上記ダイオードＴＤ１１（ＴＤ１２）が構成される半導体装置にかかるデータである。また、図５（ａ）は、ダイオードＴＤ１１（ＴＤ１２）に供給される定電流を「１ｍＡ」としたときの測定結果を示している。また一方、図５（ｂ）は、ダイオードＴＤ１１（ＴＤ１２）に印加する電圧を「（ダイオードの逆方向耐圧）−１Ｖ」としたときの測定結果を示している。
【００６０】
ここでは、上記２種類の半導体装置（試料）のうち、半導体層１３がＮ型からなる半導体装置について主に説明する。
同図５（ａ）中にＡ１１にて示されるデータにみられるように、上記半導体層１３がＮ型からなる半導体装置では、同半導体層１３の不純物濃度を高くしていくと、これに伴って逆方向耐圧（ＶZ）は低下していき「５Ｖ」になったところで飽和する。またこのとき、同半導体層１３の不純物濃度が「５．８×１０18ｃｍ-3」になったところが飽和点となる。
【００６１】
ここで、この実施の形態にかかる半導体装置では、上記半導体層１３の不純物濃度が「５．８×１０18ｃｍ-3」以上に設定されている。これにより、図５（ａ）に示すグラフからも明らかなように、上記ダイオードＴＤ１１およびＴＤ１２の逆方向耐圧が「５Ｖ」にされるようになり、ひいてはこれらダイオードＴＤ１１およびＴＤ１２の機能が適正に維持されるようになる。
【００６２】
また一方、上記半導体層１３の不純物濃度を高くしていくと、図５（ｂ）中にＢ１１にて示されるデータにみられるように、リーク電流耐性については逆に低下することとなる。そのため、当該半導体層１３の不純物濃度はこのことを考慮しつつ所望のリーク電流耐性が確保される範囲に設定されることが好ましい。この点、この実施の形態にかかる半導体装置においては、上記半導体層１３の不純物濃度（表面濃度）が「５．８×１０18ｃｍ-3〜８．１×１０18ｃｍ-3」に設定されている。これにより、リーク電流についてもこれを、図５（ｂ）に示すグラフからも明らかなように、市場において要求の高いスペックである「１．０×１０-6Ａ」以下に抑えることができるようになる。
【００６３】
ちなみに、このような傾向は、図５（ａ）および（ｂ）中にＡ１２およびＢ１２にて示されるデータにみられるように、上記２種類の半導体装置（試料）のうち、半導体層１３がＰ型からなる半導体装置についても概ね共通したものとなっている。
【００６４】
次に、図６および図７を参照して、この実施の形態にかかる半導体装置の製造方法について詳述する。なお、これら各図はこの半導体装置の製造プロセスを示す断面図である。
この製造に際しては、まず、図６（ａ）に示すように、上記半導体基板１１上に絶縁層１２および半導体層１３が順に形成されたＳＯＩ基板を用意して、この上に例えば膜厚「１μｍ〜２μｍ」のＮＳＧ（Ｎｏｎ  ｄｏｐｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなるレジストＲＥ１を塗布する。
【００６５】
次に、図６（ｂ）に示すように、例えばフォトリソグラフィにより上記レジストＲＥ１に所要のパターニングを行うとともに、このパターニングされたレジストＲＥ１をマスクとして、例えばＲＩＥ等により選択的に半導体層１３をエッチング除去してトレンチＴ１を形成する。
【００６６】
そして、上記レジストＲＥ１を除去した後、図６（ｃ）に示す構造とすべく、例えば適宜の熱処理を施して上記トレンチＴ１の側壁を酸化させ、ここに上記絶縁膜１３ａを形成する。そしてこれに続けて、同トレンチＴ１を完全に埋め込むかたちで上記誘電膜１３ｂを成膜し、その後、適宜の平坦化処理を施すことにより、図６（ｃ）に示す構造とする。
【００６７】
そして、図７（ａ）に示すように、例えばリン等のＮ型不純物のイオン注入を上記半導体層１３に対して行うことにより、同半導体層１３の不純物濃度を調整する。そしてその後、適宜の熱処理を施す。これにより、同半導体層１３の不純物濃度（表面濃度）が「５．８×１０18ｃｍ-3〜８．１×１０18ｃｍ-3」とされるようになる。
【００６８】
次に、図７（ｂ）に示すように、例えば周知の選択酸化法により、先の図２に示される態様で、上記ＬＯＣＯＳ構造をとるフィールド酸化膜Ｉ１１〜Ｉ１３を形成する。すなわち、酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を順に成膜するとともに、例えばフォトリソグラフィにより上記窒化シリコン膜を選択的に除去して所望の箇所に開口部を形成する。そして、この窒化シリコン膜に覆われていない開口部のみを局所的に熱酸化して上記フィールド酸化膜Ｉ１１〜Ｉ１３を形成するとともに、上記形成した酸化シリコン膜（パッド酸化膜）および窒化シリコン膜を除去する。
【００６９】
その後、例えば硼素等のＰ型不純物のイオン注入を選択的に行って上記半導体層Ｄ１１ｂおよびＤ１２ｂを形成するとともに、例えばリン等のＮ型不純物のイオン注入を選択的に行って上記半導体層Ｄ１１ａおよびＤ１２ａを形成し、図７（ｃ）に示すような構造とする。この際、これら半導体層Ｄ１１ａおよびＤ１２ａ、並びにＤ１１ｂおよびＤ１２ｂの形成は、上記フィールド酸化膜Ｉ１１〜Ｉ１３をマスクとして自己整合的に行われる。
【００７０】
さらにこれに続けて、所望のダイオードプロファイルを形成すべく適宜の熱処理を施し、上記各不純物領域を活性化させる。そしてこの上に、先の図２に示した態様で、上記絶縁膜１４および配線Ｍ１１〜Ｍ１３がパターン形成されてこの半導体装置が完成する。
【００７１】
この実施の形態にかかる半導体装置においては、トレンチＴ１によって分離された隣り合う２つの半導体領域ＳＡ１１およびＳＡ１２に、それぞれダイオードＴＤ１１およびＴＤ１２が形成されるため、これらダイオードＴＤ１１およびＴＤ１２はいわゆるペア性を有するようになる。すなわち、これらダイオードＴＤ１１およびＴＤ１２については、略同一の製造条件をもって形成することができるとともに、温度環境をはじめとする使用時の環境を揃えることができる。そして、こうしたダイオードＴＤ１１およびＴＤ１２のカソード端子同士を直列に接続することにより、それらダイオードは互いに順方向電圧とブレイクダウン電圧との温度特性を打ち消し合うようになる。このため、これらダイオードＴＤ１１およびＴＤ１２の順方向電圧とブレイクダウン電圧とが含まれるかたちでの基準電圧を発生させるようにすることで、優れた温度特性をもつ基準電圧が得られるようになる。これにより、この実施の形態にかかる半導体装置によれば、簡素な回路構成であれ、安定した温度特性をもつ基準電圧を発生させることができるようになる。
【００７２】
以上説明したように、この実施の形態にかかる半導体装置によれば、以下のような優れた効果が得られるようになる。
（１）トレンチＴ１によって分離される２つの半導体領域ＳＡ１１およびＳＡ１２にそれぞれ形成されるダイオードＴＤ１１およびＴＤ１２のカソード端子同士を、配線Ｍ１３を介して直列に接続する。一方、それら直列に接続されたダイオードＴＤ１１およびＴＤ１２の他端のアノード端子は、電源端子に接続される配線（電源配線）Ｍ１１とグランドに接続される配線（グランド配線）Ｍ１２とにそれぞれ接続される。そして、上記配線Ｍ１１〜Ｍ１３を通じてそれらダイオードＴＤ１１およびＴＤ１２に対して電圧を印加することにより、それら直列に接続されたダイオードＴＤ１１およびＴＤ１２の順方向電圧とブレイクダウン電圧との総和として基準電圧を発生させるようにした。これにより、簡素な回路構成であれ、安定した温度特性をもつ基準電圧を発生させることができるようになる。
【００７３】
（２）また、基準電圧発生回路としての回路構成の簡素化が図られることにより、前述したノイズの回り込み等に起因する設計自由度の制限が緩和されるとともに、当該半導体装置の集積されたＩＣチップについてもこれを小型化することができるようになる。また、回路構成を簡素化することによって、その製造も容易となり、ひいては歩留りを向上させることもできるようになる。そのため、低コスト化や省エネルギー化も図られるようにもなる。
【００７４】
（３）上記半導体領域ＳＡ１１およびＳＡ１２としての構造を、周囲が絶縁層（ここでは絶縁層１２および絶縁膜１３ａ）にて囲繞されてそれら領域以外の他の領域と電気的に絶縁分離される構造とした。これにより、これら半導体領域ＳＡ１１およびＳＡ１２、すなわち上記ダイオードＴＤ１１およびＴＤ１２が形成された各領域へのノイズがカットされ、ひいては当該半導体装置のノイズ耐性も高められることとなる。またこのような構造によれば、ｐｎ接合にて絶縁分離する場合に形成されるような寄生ダイオードが形成されることはないため、半導体装置としてのリーク電流に対する耐性についてもこれを高めることができるようになる。
【００７５】
（４）ＳＯＩ基板を構成する絶縁層１２と、トレンチＴ１とによって周囲が囲繞されるかたちで、上記半導体領域ＳＡ１１およびＳＡ１２が形成された構造とした。一般に、ＳＯＩ基板やトレンチアイソレーションは、半導体プロセスにおいて使用されるものである。このため、上記構造とすることで、上記（２）の効果を得ることのできる構造をより容易且つ好適に実現することができるようになる。
【００７６】
（５）上記各半導体領域ＳＡ１１およびＳＡ１２に形成されたダイオードＴＤ１１およびＴＤ１２が、当該ダイオードを構成するＰ型の半導体層Ｄ１１ｂおよびＤ１２ｂおよびＮ型の半導体層１３、並びにこれら半導体層によって形成されるｐｎ接合の面積を互いに同一とするかたちで形成された構造とした。通常、上記２つのダイオードＴＤ１１およびＴＤ１２の構造を揃えることにより、これらダイオードは互いに順方向電圧とブレイクダウン電圧との温度特性を好適に打ち消し合うようになる。そして、こうしたダイオードの構造としてのパラメータのうち、特にそれら順方向電圧およびブレイクダウン電圧の温度特性に影響を与えるパラメータが、当該ダイオードを構成する２つの半導体層（Ｐ型の半導体層およびＮ型の半導体層）の不純物濃度およびこれら半導体層により形成されるｐｎ接合の面積である。すなわち、当該半導体装置から出力される基準電圧の温度特性を改善するには、上記構造とすることが特に有効である。
【００７７】
（６）上記各半導体領域ＳＡ１１およびＳＡ１２に形成されたダイオードＴＤ１１およびＴＤ１２の逆方向耐圧が、それぞれ「５Ｖ」に設定された構造とした。これにより、これらダイオードＴＤ１１およびＴＤ１２は、互いに順方向電圧とブレイクダウン電圧との温度特性を略完全に打ち消し合うようになり、ひいては当該半導体装置から出力される基準電圧の温度特性を略一定にすることができるようになる。
【００７８】
（７）ダイオードＴＤ１１およびＴＤ１２が、不純物濃度（表面濃度）「５．８×１０18ｃｍ-3」以上のＮ型からなる半導体層１３と、該半導体層１３よりも高い不純物濃度のＰ型からなる半導体層Ｄ１１ｂおよびＤ１２ｂとによりそれぞれ構成される構造とした。これにより、先の図５（ａ）に示したグラフからも明らかなように、これらダイオードＴＤ１１およびＴＤ１２が逆方向耐圧「５Ｖ」のダイオードとされ、ひいてはこれらダイオードＴＤ１１およびＴＤ１２の機能が適正に維持されるようになる。
【００７９】
（８）さらに、同半導体層１３の不純物濃度（表面濃度）を「８．１×１０18ｃｍ-3」以下の濃度とした。これにより、先の図５（ｂ）に示したグラフからも明らかなように、市場において要求の高いスペックである「１．０×１０-6Ａ」以下にリーク電流が抑えられることとなる。
【００８０】
（９）また、半導体層Ｄ１１ａおよびＤ１２ａ、並びに半導体層Ｄ１１ｂおよびＤ１２ｂの不純物濃度を、「１．０×１０20ｃｍ-3」以上の濃度とした。これにより、これら半導体層と配線Ｍ１１〜Ｍ１３との間にそれぞれ好適にオーミックコンタクトが形成されるようになる。
【００８１】
（第２の実施の形態）
図８〜図１０に、この発明にかかる半導体装置についてその第２の実施の形態を示す。
この実施の形態にかかる半導体装置も、先の第１の実施の形態の半導体装置と同様、基準電圧を出力する基準電圧発生回路であり、図８および図９に示す構造とすることによって、簡素な回路構成で安定した温度特性をもつ基準電圧を発生させるようにしている。しかも、この実施の形態の半導体装置では、同図８および図９に示すように、先のダイオードＴＤ１１に代えて、トリミング可能な配線にて電気的に並列に接続される複数のダイオードＴＤ２１ｂ〜ＴＤ２１ｆを採用することにより、基準電圧の温度特性の調整を容易としている。
【００８２】
以下、同図８および図９を参照して、この実施の形態にかかる半導体装置の構造について詳述する。
はじめに、図８を参照して、この半導体装置の回路構成について説明する。なお、この図８においても、先の図１７に示した要素と同一の要素には各々同一の符号を付して示しており、それら要素についての重複する説明は割愛する。
【００８３】
同図８に示されるように、この回路では、電源端子ＴＥ１から変圧器ＴＳを通じて例えば「１００μＡ〜１ｍＡ」の定電流Ｉoとされた電流が、並列に接続された抵抗体Ｒ２ｂ〜Ｒ２ｆと、同じく並列に接続されたダイオードＴＤ２１ｂ〜ＴＤ２１ｆ、そしてダイオードＴＤ２２を介してグランドに流れ込むようになっている。
【００８４】
ここで、ダイオードＴＤ２１ｂ〜ＴＤ２１ｆのアノード端子はそれぞれ上記抵抗体Ｒ２ｂ〜Ｒ２ｆに直列に接続されている。また、これらダイオードＴＤ２１ｂ〜ＴＤ２１ｆの他端のカソード端子は、それぞれ上記ダイオードＴＤ２２のカソード端子に直列に接続されている。そして、上記並列に接続された抵抗体Ｒ２ｂ〜Ｒ２ｆの上流側には、出力端子ＴＥ２が設けられている。このように、この回路では、上記抵抗体Ｒ２ｂ〜Ｒ２ｆによる電圧、並びに上記ダイオードＴＤ２１ｂ〜ＴＤ２１ｆおよびＴＤ２２の順方向電圧とブレイクダウン電圧（逆方向電圧）との総和として基準電圧が上記出力端子ＴＥ２に出力されるようになっている。ちなみに、上記ダイオードＴＤ２２は、いわゆるツェナーダイオードとして機能する。
【００８５】
また、この実施の形態にかかる半導体装置では、上記抵抗体Ｒ２ｂ〜Ｒ２ｆがＣｒＳｉＮからなるとともに、それら抵抗体がトリミング可能に形成されている。このＣｒＳｉＮは温度特性に優れる材料であり、その抵抗値も比較的小さい。そのため、これら抵抗体Ｒ２ｂ〜Ｒ２ｆによる電圧上昇や基準電圧の温度特性への影響は無視できる程小さくなっている。
【００８６】
次に、図９を参照して、この半導体装置の構造について説明する。なお、この図９において、図９（ａ）はこの半導体装置の平面図、図９（ｂ）は図９（ａ）のＢ−Ｂ線に沿った断面図である。ちなみに、これら図９（ａ）および（ｂ）は、先の図８中に一点鎖線にて示される領域Ｐ２０の平面図および断面図に相当する。
【００８７】
同図９（ａ）および（ｂ）に示されるように、この半導体装置も、大きくは、例えばシリコンからなる半導体基板２１と、例えば酸化シリコンからなる絶縁層２２と、例えばＮ型のシリコンからなる半導体層２３とが順に積層されて構成されている。なお、ここでも、これら半導体基板２１、絶縁層２２、そして半導体層２３は、ＳＯＩ基板として形成されている。また、上記半導体層２３の不純物濃度（表面濃度）は、「５．８×１０18ｃｍ-3〜８．１×１０18ｃｍ-3」に設定されている。
【００８８】
そして、トレンチＴ２によって周囲が囲繞されるかたちで上記半導体層２３が区画され、当該トレンチＴ２によって分離された隣り合う２つの半導体領域ＳＡ２１およびＳＡ２２が形成されている。また、上記トレンチＴ２には、同トレンチＴ２の溝内側壁に形成されて例えば酸化シリコンからなる絶縁膜２３ａと、該絶縁膜２３ａの内側に形成されて例えば多結晶シリコンからなる誘電膜２３ｂとが埋設される。そして、上記半導体領域ＳＡ２１およびＳＡ２２は、こうしたトレンチＴ２と上記絶縁層２２とによってその周囲が完全に囲繞され、それら領域以外の他の領域と電気的に絶縁分離されている。
【００８９】
また、これら半導体領域ＳＡ２１およびＳＡ２２の表面には、それぞれ上記半導体層２３よりも高濃度な不純物が導入されてＰ型の半導体層Ｄ２１ｂ〜Ｄ２１ｆおよびＤ２２ｂが形成されている。また、図９（ａ）および（ｂ）に示す態様で、上記半導体層２３よりも高濃度なＮ型からなる半導体層Ｄ２１ａおよびＤ２２ａがそれぞれパターン形成されている。そして、同じく図９（ａ）および（ｂ）に示す態様でパターン形成されたＳＴＩ構造をとる絶縁膜（例えば酸化シリコン膜）Ｉ２２およびＩ２３によって、上記半導体層Ｄ２１ａおよびＤ２２ａ、並びに半導体層Ｄ２１ｂ〜Ｄ２１ｆ、そして半導体層Ｄ２２ｂがそれぞれ電気的に分離されている。ちなみに、ここでいうＳＴＩとは、「Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ」の略語である。
【００９０】
また、上記ＳＴＩ構造をとる絶縁膜Ｉ２３は、上記半導体層Ｄ２１ｂ〜Ｄ２１ｆよりも深い形態をもって形成されている。より詳しくは、上記半導体層Ｄ２１ｂ〜Ｄ２１ｆは、例えば「０．１μｍ〜０．３μｍ」の深さをもって形成される。一方、上記絶縁膜Ｉ２３は、例えば「０．５μｍ」の深さをもって形成される。
【００９１】
またここで、Ｎ型の半導体層２３とＰ型の半導体層Ｄ２１ｂ〜Ｄ２１ｆおよびＤ２２ｂとの間には、それぞれｐｎ接合が形成されるようになる。これにより、半導体領域ＳＡ２１には、電気的に並列に接続されたダイオードＴＤ２１ｂ〜ＴＤ２１ｆ（図８参照）が形成されることとなる。また一方、半導体領域ＳＡ２２には、上記ダイオードＴＤ２２が形成されることとなる。なお、上記半導体層Ｄ２１ａおよびＤ２２ａ、並びに半導体層Ｄ２１ｂ〜Ｄ２１ｆ、そして半導体層Ｄ２２ｂの不純物濃度は、これら半導体層に接続される配線とオーミックコンタクトを形成すべく、例えば「１．０×１０20ｃｍ-3」以上の濃度とされる。また、上記ダイオードＴＤ２１ｂ〜ＴＤ２１ｆおよびＴＤ２２の逆方向耐圧は「５Ｖ」に設定されている。
【００９２】
そして上述したように、この実施の形態にかかる半導体装置においては、半導体層Ｄ２１ｂ〜Ｄ２１ｆがそれら半導体層よりも深く形成された絶縁膜Ｉ２３によって電気的に分離されている。これにより、上記並列に接続された各ダイオードをそれぞれ構成する上記２種の半導体層、すなわちＮ型の半導体層２３とＰ型の半導体層Ｄ２１ｂ〜Ｄ２１ｆとによって形成される各ｐｎ接合が、上記絶縁膜Ｉ２３よりも浅い位置に形成されるようになる。また、上記半導体層Ｄ２１ｂ〜Ｄ２１ｆは、半導体層２３の表面においてその周囲が絶縁膜Ｉ２３にて囲繞されるかたちで形成される。このため、上記並列に接続されたダイオードＴＤ２１ｂ〜ＴＤ２１ｆによる各ｐｎ接合の面積は、上記絶縁膜Ｉ２３によって囲繞される各領域の面積、すなわち上記各半導体層Ｄ２１ｂ〜Ｄ２１ｆのサイズ（基板水平方向の断面面積）にそれぞれ対応したものとなる。
【００９３】
さらに、半導体層２３の上には絶縁膜２４が形成されるとともに、同絶縁膜２４が適宜パターニングされて抵抗体を形成するための開口部が形成される。そして、例えばＡｒ、Ｎ2雰囲気にて例えばＣｒ−Ｓｉ合金をターゲットとしてスパッタリングを行うことにより、例えば厚さ「数μｍ」のＣｒＳｉＮからなる抵抗体Ｒ２ｂ〜Ｒ２ｆがその開口部に形成される。また、上記絶縁膜２４が適宜パターニングされることによりコンタクトホールが形成され、そのコンタクトホールを埋め込むかたちで配線材料が成膜される。そして、この配線材料を適宜パターニングすることにより、配線Ｍ２１ｂ〜Ｍ２１ｆ、並びに配線Ｍ２１〜Ｍ２３が形成される。
【００９４】
このうち、配線Ｍ２１ｂ〜Ｍ２１ｆは、それぞれ上記抵抗体Ｒ２ｂ〜Ｒ２ｆを介して配線Ｍ２１に接続されるとともに、同配線Ｍ２１を介して電源端子ＴＥ１（図８）に接続される、いわば電源配線である。そして、これら配線Ｍ２１ｂ〜Ｍ２１ｆは、ダイオードＴＤ２１ｂ〜ＴＤ２１ｆのアノード端子に相当する半導体層Ｄ２１ｂ〜Ｄ２１ｆとそれぞれコンタクトを形成する。また、配線Ｍ２２は、グランド（図８）と接続されるグランド配線であり、ダイオードＴＤ２２のアノード端子に相当する半導体層Ｄ２２ｂとコンタクトを形成する。そして、配線Ｍ２３は、上記ダイオードＴＤ２１ｂ〜ＴＤ２１ｆのそれぞれとダイオードＴＤ２２とを直列に接続する配線であり、これらダイオードのカソード端子に相当する半導体層Ｄ２１ａおよびＤ２２ａの双方とコンタクトを形成する。
【００９５】
このように、この実施の形態にかかる半導体装置においても、上記ダイオードＴＤ２１ｂ〜ＴＤ２１ｆおよびＴＤ２２のカソード端子同士が配線Ｍ２３を介して直列に接続されている。そして、上記各配線、並びに抵抗体Ｒ２ｂ〜Ｒ２ｆを通じてこれらダイオードＴＤ２１ｂ〜ＴＤ２１ｆおよびＴＤ２２に対して電圧を印加することにより、それら直列に接続されたダイオードＴＤ２１ｂ〜ＴＤ２１ｆおよびＴＤ２２の順方向電圧とブレイクダウン電圧との総和として基準電圧を発生させるようにしている。すなわちこれにより、この実施の形態にかかる半導体装置によっても、簡素な構造で安定した温度特性をもつ基準電圧を発生させることができるようになる。
【００９６】
次に、図１０を参照して、この実施の形態にかかる半導体装置により出力される基準電圧の調整態様、並びに該基準電圧の温度特性の調整態様について説明する。なお、図１０（ａ）はこの半導体装置により出力される基準電圧（Ｖf＋ＶZ）と上記半導体層Ｄ２１ｂ〜Ｄ２１ｆのサイズ（μｍ□）との関係を示すグラフである。そして、同図１０（ａ）中のＡ２１〜Ａ２３は、当該半導体装置がおかれる環境温度（Ｔａ）が「−３０℃」、「２５℃」、「１２５℃」とされたときのデータをそれぞれ示している。また、図１０（ｂ）は上記ダイオードＴＤ２２のブレイクダウン電圧（ＶZ）の温度特性を示すグラフである。そして、同図１０（ｂ）中のＢ２１〜Ｂ２６は、半導体層Ｄ２１ｂ〜Ｄ２１ｆの全てを同一サイズとしてそのサイズ（μｍ□）を、「２．４」、「４．０」、「６．０」、「８．０」、「１０．０」、「１４．０」としたときのデータをそれぞれ示している。また、これら図１０（ａ）および（ｂ）にかかる測定では、ダイオードに供給される定電流Ｉo（図８参照）を「１００μＡ」とした。また、ここでいう半導体層のサイズとは、当該半導体層についての基板水平方向の断面サイズを示すものである。例えば、「２．４（μｍ□）」は、「（縦寸法）×（横寸法）＝２．４μｍ×２．４μｍ」といった断面サイズに相当する。
【００９７】
この実施の形態にかかる半導体装置において、上記並列に接続された５つのダイオードによる各ｐｎ接合の面積が、各半導体層Ｄ２１ｂ〜Ｄ２１ｆのサイズ（基板水平方向の断面面積）にそれぞれ対応したものになっていることは上述した通りである。また、この実施の形態にかかる半導体装置により出力される基準電圧（特にダイオードＴＤ２２のブレイクダウン電圧）およびその温度特性は、図１０（ａ）および（ｂ）のグラフに見られるように、半導体層Ｄ２１ｂ〜Ｄ２１ｆのサイズに相関するものとなっている。すなわち換言すれば、同基準電圧およびその温度特性は、上記並列に接続されたダイオードによる各ｐｎ接合の面積に相関するものとなっている。さらにより正確にいうと、同基準電圧およびその温度特性は、それら並列に接続されたダイオードによる各ｐｎ接合の面積の総和に相関するものとなる。
【００９８】
ここで、この実施の形態にかかる半導体装置においては、上記ダイオードＴＤ２１ｂ〜ＴＤ２１ｆがトリミング可能な抵抗体Ｒ２ｂ〜Ｒ２ｆを介して電気的に並列に接続されている。このため、これら抵抗体Ｒ２ｂ〜Ｒ２ｆを例えばレーザトリミングにより選択的にトリミングすることにより、上記ｐｎ接合面積の総和を容易に所望の値に調整することができるようになる。すなわちこれにより、当該半導体装置から出力される基準電圧やその温度特性をより容易に調整することができるようになる。また、こうした調整は、当該半導体装置をＩＣチップとして切り出した後でも実施可能である。
【００９９】
また、上記並列に接続されたダイオードＴＤ２１ｂ〜ＴＤ２１ｆによる各ｐｎ接合の面積が各半導体層Ｄ２１ｂ〜Ｄ２１ｆのサイズ（基板水平方向の断面面積）にそれぞれ対応したものとなっている。これより、設計段階でそれら各半導体層Ｄ２１ｂ〜Ｄ２１ｆのサイズを適宜の値に設定することで容易に所望とされるｐｎ接合の面積が得られるようになり、ひいては上記基準電圧やその温度特性の調整をより好適に行うことができるようになる。
【０１００】
なお、この実施の形態にかかる半導体装置も、先の図６および図７に示した製造プロセスと略同様の製造プロセスをもって製造される。
以上に説明したように、この第２の実施の形態にかかる半導体装置によっても、先の第１の実施の形態による上記（１）〜（４）および（６）〜（９）の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
【０１０１】
（１０）半導体領域ＳＡ２１には、トリミング可能な抵抗体Ｒ２ｂ〜Ｒ２ｆを介して電気的に並列に接続されたダイオードＴＤ２１ｂ〜ＴＤ２１ｆ（図８参照）が形成され、それらダイオードＴＤ２１ｂ〜ＴＤ２１ｆが、半導体領域ＳＡ２２に形成されたダイオードＴＤ２２と電気的に直列に接続される構造とした。これにより、当該半導体装置から出力される基準電圧やその温度特性を容易に調整することができるようになる。また、上記基準電圧およびその温度特性の調整は、当該半導体装置をＩＣチップとして切り出した後においても容易に実施することができるようになる。
【０１０２】
（１１）また、上記抵抗体Ｒ２ｂ〜Ｒ２ｆの材料として、ＣｒＳｉＮを用いるようにした。これにより、当該抵抗体Ｒ２ｂ〜Ｒ２ｆを設けることによって懸念される基準電圧の温度特性の悪化が抑制されることとなる。また、ＣｒＳｉＮはトリミング性にも優れるため、上記抵抗体Ｒ２ｂ〜Ｒ２ｆの材料として用いて特に有効である。
【０１０３】
（１２）上記半導体層Ｄ２１ｂ〜Ｄ２１ｆが、それら半導体層よりも深く形成された素子分離用の絶縁層（ここではＳＴＩ構造をとる絶縁膜Ｉ２３）によって電気的に分離される構造とした。これにより、上記基準電圧やその温度特性の調整をより容易且つ好適に行うことができるようになる。
【０１０４】
（１３）また、半導体層Ｄ２１ｂ〜Ｄ２１ｆをそれぞれ電気的に分離するための素子分離用の絶縁層として、ＳＴＩ構造をとる絶縁膜Ｉ２３を用いるようにした。一般に、ＳＴＩ構造をとる絶縁膜は、ＬＯＣＯＳ構造をとるフィールド酸化膜よりも容易に深く形成することができる。このため、上記（１１）の効果を得ることのできる構造とするためには、こうした構造とすることが特に有効である。ちなみに、ＳＴＩ構造をとる絶縁膜では、深さ「０．５μｍ」程度のものも比較的容易に形成することができる。一方、ＬＯＣＯＳ構造をとるフィールド酸化膜では、深さ「０．３μｍ」程度よりも深いものを形成することは困難である。
【０１０５】
（１４）また、このＳＴＩ構造をとる絶縁膜は、半導体プロセスにおいて一般に、素子間分離（アイソレーション）に使用されるものであり、その形成方法も周知である。このため、素子分離用の絶縁層としてはこうしたＳＴＩ構造をとる酸化シリコンを用いて特に有効である。
【０１０６】
（第３の実施の形態）
図１１〜図１３に、この発明にかかる半導体装置についてその第３の実施の形態を示す。
【０１０７】
この実施の形態にかかる半導体装置も、先の第１および第２の実施の形態の半導体装置と同様、基準電圧を出力する基準電圧発生回路である。そして、この実施の形態にかかる半導体装置も、その回路構成は、基本的に、先の図１に示した回路と同様である。ただし、この半導体装置では、上記ダイオードＴＤ１１およびＴＤ１２に代えて、ダイオードＴＤ３１およびＴＤ３２を採用している。そしてここでは、ダイオードＴＤ３２が、いわゆるツェナーダイオードとして機能する。また、この半導体装置では、図１１に示す構造とすることによって、簡素な回路構成で安定した温度特性をもつ基準電圧を発生させるとともに、その製造についてもこれを容易としている。
【０１０８】
以下、同図１１を参照して、上記ダイオードＴＤ３１およびＴＤ３２を中心に、この実施の形態にかかる半導体装置の構造について詳述する。なお、この図１１において、図１１（ａ）はこの半導体装置の平面図、図１１（ｂ）は図１１（ａ）のＢ−Ｂ線に沿った断面図である。ちなみに、これら図１１（ａ）および（ｂ）も、先の図１中に一点鎖線にて示される領域Ｐ１０の平面図および断面図に相当する。
【０１０９】
同図１１（ａ）および（ｂ）に示されるように、この半導体装置も、大きくは、例えばシリコンからなる半導体基板３１と、例えば酸化シリコンからなる絶縁層３２と、例えばＮ型のシリコンからなる半導体層３３とが順に積層されて構成されている。なお、ここでも、これら半導体基板３１、絶縁層３２、そして半導体層３３は、ＳＯＩ基板として形成されている。また、上記半導体層３３の不純物濃度（表面濃度）は、「５．８×１０18ｃｍ-3〜８．１×１０18ｃｍ-3」に設定されている。また、同半導体層１３の厚さは、例えば「１０μｍ〜１６μｍ」とされる。
【０１１０】
そして、トレンチＴ３によって周囲が囲繞されるかたちで上記半導体層３３が区画され、当該トレンチＴ３によって分離された隣り合う２つの半導体領域ＳＡ３１およびＳＡ３２が形成されている。また、上記トレンチＴ３には、同トレンチＴ３の溝内側壁に形成されて例えば酸化シリコンからなる絶縁膜３３ａと、該絶縁膜３３ａの内側に形成されて例えば多結晶シリコンからなる誘電膜３３ｂとが埋設される。そして、上記半導体領域ＳＡ３１およびＳＡ３２は、こうしたトレンチＴ３と上記絶縁層３２とによってその周囲が完全に囲繞され、それら領域以外の他の領域と電気的に絶縁分離されている。
【０１１１】
また、これら半導体領域ＳＡ３１およびＳＡ３２には、それぞれ上記トレンチＴ３の側壁に不純物が導入され、上記半導体層３３よりも濃度の高いＮ型からなる半導体層（拡散層）Ｄ３１ａおよびＤ３２ａが形成されている。またこれら半導体領域ＳＡ３１およびＳＡ３２の表面には、上記半導体層３３よりも高濃度な不純物が導入されてＰ型からなる半導体層Ｄ３１ｂおよびＤ３２ｂがそれぞれ形成されている。そして、図１１（ａ）および（ｂ）に示す態様でパターン形成されたＬＯＣＯＳ構造をとるフィールド酸化膜Ｉ３３によって、上記各不純物領域がそれぞれ電気的に分離されている。より詳しくは、同フィールド酸化膜Ｉ３３は、上記半導体層Ｄ３１ａおよびＤ３２ａにてそれぞれ配線コンタクトを形成するための開口部Ａ３１ａおよびＡ３２ａと、半導体層Ｄ３１ｂおよびＤ３２ｂにてそれぞれ配線コンタクトを形成するための開口部Ａ３１ｂおよびＡ３２ｂとを有して形成されている。
【０１１２】
ここで、Ｎ型の半導体層３３とＰ型の半導体層Ｄ３１ｂおよびＤ３２ｂとの間には、それぞれｐｎ接合が形成されるようになる。これにより、上記半導体領域ＳＡ３１およびＳＡ３２にそれぞれダイオードＴＤ３１およびＴＤ３２が形成されることとなる。なおここでも、上記半導体層Ｄ３１ａおよびＤ３２ａ、並びに半導体層Ｄ３１ｂおよびＤ３２ｂの不純物濃度は、これら半導体層に接続される配線とオーミックコンタクトを形成すべく、例えば「１．０×１０20ｃｍ-3」以上の濃度とされる。
【０１１３】
また、上記半導体領域ＳＡ３１およびＳＡ３２は、図１１（ａ）中のＢ−Ｂ線に垂直な線を対称軸として線対称の関係を有している。すなわち、上記ダイオードＴＤ３１およびＴＤ３２は、半導体層Ｄ３１ｂおよびＤ３２ｂの不純物濃度や、これら半導体層と半導体層３３とによってそれぞれ形成されるｐｎ接合の面積を等しくして共に逆方向耐圧「５Ｖ」のダイオードとして形成されている。
【０１１４】
さらに、この実施の形態においても、上記半導体層３３の上には絶縁膜３４が形成され、同絶縁膜３４が適宜パターニングされてコンタクトホールが形成される。そして、そのコンタクトホールを埋め込むかたちで配線材料が成膜され、この配線材料が適宜パターニングされることにより、配線Ｍ３１〜Ｍ３３が形成される。このうち、配線Ｍ３１は、電源端子ＴＥ１（図１参照）と接続される電源配線であり、ダイオードＴＤ３１のアノード端子に相当する半導体層Ｄ３１ｂとコンタクトを形成する。また、配線Ｍ３２は、グランド（図１参照）と接続されるグランド配線であり、ダイオードＴＤ３２のアノード端子に相当する半導体層Ｄ３２ｂとコンタクトを形成する。そして、配線Ｍ３３は、上記ダイオードＴＤ３１とダイオードＴＤ３２とを直列に接続する配線であり、これらダイオードのカソード端子に相当する半導体層Ｄ３１ａおよびＤ３２ａの双方とコンタクトを形成する。
【０１１５】
次に、図１２および図１３を参照して、この実施の形態にかかる半導体装置の製造方法について詳述する。なお、これら各図はこの半導体装置の製造プロセスを示す断面図である。
【０１１６】
この製造に際しては、まず、図１２（ａ）に示すように、上記半導体基板３１上に絶縁層３２および半導体層３３が順に形成されたＳＯＩ基板を用意して、この上に例えば膜厚「１μｍ〜２μｍ」のＮＳＧ（Ｎｏｎ  ｄｏｐｅ  Ｓｉｌｉｃａｔｅ  Ｇｌａｓｓ）からなるレジストＲＥ３を塗布する。
【０１１７】
次に、図１２（ｂ）に示すように、例えばフォトリソグラフィにより上記レジストＲＥ３に所要のパターニングを行うとともに、このパターニングされたレジストＲＥ３をマスクとして、例えばＲＩＥ等により選択的に半導体層３３をエッチング除去してトレンチＴ３を形成する。そして、同じく上記パターニングされたレジストＲＥ３をマスクとして、例えばリン等のＮ型不純物の斜めイオン注入を上記トレンチＴ３の側壁に対して行った後、その導入した不純物を熱拡散させる。これにより、同トレンチＴ３の側壁に上記半導体層Ｄ３１ａおよびＤ３２ａが形成される。
【０１１８】
そして、上記レジストＲＥ３を除去した後、図１２（ｃ）に示す構造とすべく、例えば適宜の熱処理を施して上記トレンチＴ３の側壁を酸化させ、ここに上記絶縁膜３３ａを形成する。そしてこれに続けて、同トレンチＴ３を完全に埋め込むかたちで上記誘電膜３３ｂを成膜し、その後、適宜の平坦化処理を施すことにより、図１２（ｃ）に示す構造とする。なおここでは、上記絶縁膜３３ａを形成する際の熱処理を通じて、上記半導体層Ｄ３１ａおよびＤ３２ａの不純物プロファイル調整も行うようにしている。
【０１１９】
そして、図１３（ａ）に示すように、例えば周知の選択酸化法により、先の図１１に示される態様で、上記ＬＯＣＯＳ構造をとるフィールド酸化膜Ｉ３３を選択的に形成する。
その後、例えば硼素等のＰ型不純物のイオン注入を選択的に行って上記半導体層Ｄ３１ｂおよびＤ３２ｂを形成し、図１３（ｂ）に示すような構造とする。この際、これら半導体層Ｄ３１ｂおよびＤ３２ｂの形成は、上記フィールド酸化膜Ｉ３３をマスクとして自己整合的に行われる。
【０１２０】
さらにこれに続けて、所望のダイオードプロファイルを形成すべく適宜の熱処理を施し、各不純物領域を活性化させる。そしてこの上に、先の図１１に示した態様で、上記絶縁膜３４および配線Ｍ３１〜Ｍ３３がパターン形成されてこの半導体装置が完成する。
【０１２１】
このように、この実施の形態にかかる半導体装置においても、上記ダイオードＴＤ３１およびＴＤ３２のカソード端子同士が配線Ｍ３３を介して直列に接続されている。そして、上記配線Ｍ３１〜Ｍ３３を通じてこれらダイオードＴＤ３１およびＴＤ３２に対して電圧を印加することにより、それら直列に接続されたダイオードＴＤ３１およびＴＤ３２の順方向電圧とブレイクダウン電圧（逆方向電圧）との総和として基準電圧を発生させるようにしている。これにより、簡素な構造で安定した温度特性をもつ基準電圧を発生させることができるようになる。
【０１２２】
さらに、半導体領域ＳＡ３１およびＳＡ３２としてのトレンチＴ３の側壁に上記半導体層３３よりも濃度の高いＮ型からなる半導体層Ｄ３１ａおよびＤ３２ａを形成するようにした。これら半導体層Ｄ３１ａおよびＤ３２ａは、トレンチＴ３を形成する際に用いたマスクをそのままマスクとして用いて当該トレンチＴ３の側壁に不純物を導入することにより、容易に形成することができる。このため、上記半導体層Ｄ３１ａおよびＤ３２ａを通じてダイオードＴＤ３１およびＴＤ３２が電気的に直列に接続されるようにすることで、当該半導体装置の製造をより容易とすることができるようになる。
【０１２３】
以上に説明したように、この第３の実施の形態にかかる半導体装置によっても、先の第１の実施の形態による上記（１）〜（９）の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
【０１２４】
（１５）トレンチＴ３の側壁に半導体層３３の不純物濃度が高められるかたちで形成された半導体層（拡散層）Ｄ３１ａおよびＤ３２ａを有する態様で、同トレンチＴ３によって分離された隣り合う２つ半導体領域ＳＡ３１およびＳＡ３２が形成される構造とした。また、これら半導体層Ｄ３１ａおよびＤ３２ａにてコンタクトを形成する配線Ｍ３３を介して上記ダイオードＴＤ３１およびＴＤ３２が電気的に直列に接続される。これにより、当該半導体装置の製造をより容易とすることができるようになる。
【０１２５】
（第４の実施の形態）
図１４に、この発明にかかる半導体装置についてその第４の実施の形態を示す。
この実施の形態にかかる半導体装置も、先の第１〜第３の実施の形態の半導体装置と同様、基準電圧を出力する基準電圧発生回路である。そして、この実施の形態にかかる半導体装置も、その回路構成は、基本的に、先の図１に示した回路と同様である。ただし、この半導体装置では、上記ダイオードＴＤ１１およびＴＤ１２に代えて、ダイオードＴＤ４１およびＴＤ４２を採用している。そしてここでは、ダイオードＴＤ４２が、いわゆるツェナーダイオードとして機能する。また、この半導体装置では、図１４に示す構造とすることによって、その製造を容易としつつ、より簡素な構造で安定した温度特性をもつ基準電圧を発生させるようにしている。
【０１２６】
以下、同図１４を参照して、上記ダイオードＴＤ４１およびＴＤ４２の構造を中心に、この実施の形態にかかる半導体装置の構造について詳述する。なお、この図１４において、図１４（ａ）はこの半導体装置の平面図、図１４（ｂ）は図１４（ａ）のＢ−Ｂ線に沿った断面図である。ちなみに、これら図１４（ａ）および（ｂ）も、先の図１中に一点鎖線にて示される領域Ｐ１０の平面図および断面図に相当する。
【０１２７】
同図１４（ａ）および（ｂ）に示されるように、この半導体装置も、基本的には、先の第３の実施の形態にかかる半導体装置と略同様の構造を有している。すなわち、この半導体装置も、大きくは、例えばシリコンからなる半導体基板４１と、例えば酸化シリコンからなる絶縁層４２と、例えばＮ型のシリコンからなる半導体層４３とが順に積層されて構成されている。なおここでも、これら半導体基板４１、絶縁層４２、そして半導体層４３は、ＳＯＩ基板として形成されている。また、上記半導体層４３の不純物濃度（表面濃度）は、「５．８×１０18ｃｍ-3〜８．１×１０18ｃｍ-3」に設定されている。
【０１２８】
そして、トレンチＴ４によって周囲が囲繞されるかたちで上記半導体層４３が区画され、当該トレンチＴ４によって隣り合う２つの半導体領域ＳＡ４１およびＳＡ４２が形成されている。また、上記トレンチＴ４には、同トレンチＴ４の溝内側壁に形成されて例えば酸化シリコンからなる絶縁膜４３ａと、該絶縁膜４３ａの内側に形成されて例えば多結晶シリコンからなる誘電膜４３ｂとが埋設される。そして、上記半導体領域ＳＡ４１およびＳＡ４２は、こうしたトレンチＴ４と上記絶縁層４２とによってその周囲が完全に囲繞され、それら領域以外の他の領域と電気的に絶縁分離されている。
【０１２９】
また、これら半導体領域ＳＡ４１およびＳＡ４２には、それぞれ上記トレンチＴ４の側壁に不純物が導入され、上記半導体層４３よりも濃度の高いＮ型からなる半導体層（拡散層）Ｄ４１ａおよびＤ４２ａが形成されている。またこれら半導体領域ＳＡ４１およびＳＡ４２の表面には、上記半導体層４３よりも高濃度な不純物が導入されてＰ型からなる半導体層Ｄ４１ｂおよびＤ４２ｂがそれぞれ形成されている。そして、図１４（ａ）および（ｂ）に示す態様でパターン形成されたＬＯＣＯＳ構造をとるフィールド酸化膜Ｉ４３によって、上記各不純物領域がそれぞれ電気的に分離されている。より詳しくは、同フィールド酸化膜Ｉ４３は、上記半導体層Ｄ４１ａおよびＤ４２ａの双方にてそれぞれ配線コンタクトを形成するためのトレンチＴ４３としての開口部と、半導体層Ｄ４１ｂおよびＤ４２ｂにてそれぞれ配線コンタクトを形成するための開口部Ａ４１ｂおよびＡ４２ｂとを有して形成されている。
【０１３０】
ここで、Ｎ型の半導体層４３とＰ型の半導体層Ｄ４１ｂおよびＤ４２ｂとの間には、それぞれｐｎ接合が形成されるようになる。これにより、上記半導体領域ＳＡ４１およびＳＡ４２にそれぞれダイオードＴＤ４１およびＴＤ４２が形成されることとなる。なお、この実施の形態においても、上記半導体層Ｄ４１ａおよびＤ４２ａ、並びに半導体層Ｄ４１ｂおよびＤ４２ｂの不純物濃度は、これら半導体層に接続される配線とオーミックコンタクトを形成すべく、例えば「１．０×１０20ｃｍ-3」以上の濃度とされる。
【０１３１】
また、上記半導体領域ＳＡ４１およびＳＡ４２は、図１４（ａ）中のＢ−Ｂ線に垂直な線を対称軸として線対称の関係を有している。すなわち、上記ダイオードＴＤ４１およびＴＤ４２は、半導体層Ｄ４１ｂおよびＤ４２ｂの不純物濃度や、これら半導体層と半導体層４３とによってそれぞれ形成されるｐｎ接合の面積を等しくして共に逆方向耐圧「５Ｖ」のダイオードとして形成されている。
【０１３２】
さらに、上記半導体層４３の上には絶縁膜４４が形成され、同絶縁膜４４が適宜パターニングされてコンタクトホールが形成される。そして、そのコンタクトホールを埋め込むかたちで配線材料が成膜され、この配線材料を適宜パターニングすることにより、配線Ｍ４１〜Ｍ４３が形成される。またここで、この実施の形態においては、上記半導体領域ＳＡ４１およびＳＡ４２のそれぞれに形成される半導体層Ｄ４１ａおよびＤ４２ａの双方を側壁にもつトレンチＴ４３を形成して、これに例えばアルミニウム等からなる導体膜を埋設することにより、これら半導体層Ｄ４１ａおよびＤ４２ａを短絡するかたちで上記配線Ｍ４３が形成される。
【０１３３】
このうち、配線Ｍ４１は、電源端子ＴＥ１（図１参照）と接続される電源配線であり、ダイオードＴＤ４１のアノード端子に相当する半導体層Ｄ４１ｂとコンタクトを形成する。また、配線Ｍ４２は、グランド（図１参照）と接続されるグランド配線であり、ダイオードＴＤ４２のアノード端子に相当する半導体層Ｄ４２ｂとコンタクトを形成する。そして、配線Ｍ４３は、上記ダイオードＴＤ４１とダイオードＴＤ４２とを直列に接続する配線であり、これらダイオードのカソード端子に相当する半導体層Ｄ４１ａおよびＤ４２ａの双方とコンタクトを形成する。
【０１３４】
このように、この実施の形態にかかる半導体装置においても、上記ダイオードＴＤ４１およびＴＤ４２のカソード端子同士が配線Ｍ４３を介して直列に接続されている。そして、上記配線Ｍ４１〜Ｍ４３を通じてこれらダイオードＴＤ４１およびＴＤ４２に対して電圧を印加することにより、それら直列に接続されたダイオードＴＤ４１およびＴＤ４２の順方向電圧とブレイクダウン電圧（逆方向電圧）との総和として基準電圧を発生させるようにしている。これにより、簡素な構造で安定した温度特性をもつ基準電圧を発生させることができるようになる。
【０１３５】
さらに、この実施の形態においては、上記ダイオードＴＤ４１およびＴＤ４２を直列に接続する配線Ｍ４３として、上記半導体層Ｄ４１ａおよびＤ４２ａを短絡するかたちでトレンチＴ４３に埋設された導体膜を用いるようにしている。こうした簡素な構造をもつ配線Ｍ４３を介して上記ダイオードＴＤ４１およびＴＤ４２が電気的に直列に接続されることにより、当該半導体装置自体の構造の簡素化が図られるようになる。
【０１３６】
なお、この実施の形態にかかる半導体装置も、先の図１２および図１３に示した製造プロセスと略同様の製造プロセスをもって製造される。
以上に説明したように、この第４の実施の形態にかかる半導体装置によっても、先の第１あるいは第３の実施の形態による前記（１）〜（９）および（１５）の効果と同様もしくはそれに準じた効果を得ることができるとともに、これに加えて、新たに次のような効果を得ることもできる。
【０１３７】
（１６）半導体層（拡散層）Ｄ４１ａおよびＤ４２ａにてコンタクトを形成する配線Ｍ４３として、半導体領域ＳＡ４１およびＳＡ４２のそれぞれに形成された半導体層Ｄ４１ａおよびＤ４２ａを短絡するかたちでトレンチ内に埋設された導体膜からなるものを用いるようにした。これにより、半導体装置としての構造の簡素化が図られるようになる。
【０１３８】
（他の実施の形態）
なお、上記各実施の形態は、以下のように変更して実施してもよい。
・上記第２の実施の形態においては、第１の実施の形態にかかる装置構造を基に、電気的に並列に接続された複数のダイオードＴＤ２１ｂ〜ＴＤ２１ｆとしての構造を例示した。しかし、第３あるいは第４の実施の形態にかかる装置構造についても、同様に、複数のＰ型の半導体層（例えばＤ３１ｂ等）を素子分離用の絶縁層にて互いに電気的に分離されるかたちで形成することによって、電気的に並列に接続された複数のダイオードを形成することができる。そしてこうした構造によっても、少なくとも第２の実施の形態の前記（１０）〜（１４）の効果と同様もしくはそれに準じた効果が得られるようになる。
【０１３９】
・上記第２の実施の形態においては、ダイオードＴＤ２１ｂ〜ＴＤ２１ｆのトリミング方法、より正確に言えば、これらダイオードを電気的に並列に接続する複数の配線（抵抗体Ｒ２ｂ〜Ｒ２ｆ）のトリミング方法の一例としてレーザトリミングを挙げた。しかし、トリミング方法は任意である。例えば、これら抵抗体に過電流を流して自断線させるようにしてもよい。こうした方法によっても、例えば抵抗体Ｒ２ｂ〜Ｒ２ｆが異なる膜厚（あるいは幅寸法）をもって形成されていることによって、選択的なトリミングが可能となる。
【０１４０】
・同第２の実施の形態においては、上記抵抗体Ｒ２ｂ〜Ｒ２ｆの材料としてＣｒＳｉＮを用いるようにした。しかし、これら抵抗体Ｒ２ｂ〜Ｒ２ｆの材料は、配線として機能し、且つ、レーザ等によってトリミング可能なものであればその範囲で任意である。
【０１４１】
・同第２の実施の形態においては、トリミング可能な抵抗体を用いることにより、配線をトリミング可能な状態にした。しかし、必ずしもこうした抵抗体を用いる必要はない。例えば、配線自体に適宜の加工を施すことにより、あるいは配線自体の材料として適宜の材料を選択することにより、当該配線をトリミング可能な状態にするようにしてもよい。
【０１４２】
・同第２の実施の形態においては、５つのダイオードが並列に接続された構造を例示したが、これら並列に接続されるダイオードの数は任意である。また、上記半導体領域ＳＡ２１およびＳＡ２２のそれぞれに並列に接続された複数のダイオードを形成し、これら各半導体領域に形成されたダイオードが互いに直列に接続された構造とすることもできる。
【０１４３】
・同第２の実施の形態においては、半導体層Ｄ２１ｂ〜Ｄ２１ｆをそれぞれ電気的に分離するための素子分離用の絶縁層として、ＳＴＩ構造をとる絶縁膜Ｉ２３を用いるようにした。しかし、上記素子分離用の絶縁層は、これに限られることなく、例えば、ＬＯＣＯＳ構造をとるフィールド酸化膜を用いるようにしてもよい。この場合も、上記半導体層Ｄ２１ｂ〜Ｄ２１ｆがそれら半導体層よりも深く形成された素子分離用の絶縁層によって電気的に分離される構造であれば、少なくとも第２の実施の形態の前記（１２）の効果と同様もしくはそれに準じた効果は得られるようになる。
【０１４４】
・また必ずしも、これら半導体層Ｄ２１ｂ〜Ｄ２１ｆを電気的に分離する素子分離用の絶縁層が、それら半導体層Ｄ２１ｂ〜Ｄ２１ｆよりも深く形成されたものである必要はない。それら素子分離用の絶縁層が上記半導体層Ｄ２１ｂ〜Ｄ２１ｆよりも浅く形成される場合も、少なくとも第２の実施の形態の前記（１０）および（１１）および（１４）の効果と同様もしくはそれに準じた効果は得られるようになる。
【０１４５】
・上記第１あるいは第２の実施の形態においては、半導体層Ｄ１１ｂおよびＤ１２ｂ、あるいは半導体層Ｄ２２ｂを囲繞する態様で、半導体層Ｄ１１ａおよびＤ１２ａ、あるいは半導体層Ｄ２２ａが形成される構造とした。しかし、これら半導体層Ｄ１１ａおよびＤ１２ａ、あるいは半導体層Ｄ２２ａは、配線Ｍ１３あるいはＭ２３とコンタクトを形成する部位にあれば足りる。例えば、第１の実施の形態において半導体層Ｄ１１ａおよびＤ１２ａを、図１５に示すように、配線Ｍ１３とコンタクトを形成する部位に選択的に設けるようにすることとすれば、当該半導体装置の構造のさらなる簡素化が図られるようになる。
【０１４６】
・上記第４の実施の形態においては、ダイオードＴＤ４１およびＴＤ４２を電気的に直列に接続する配線Ｍ４３を、この配線Ｍ４３のために形成されたトレンチＴ４３に埋設された導電膜からなるものとした。しかし、これに限られることなく、この配線Ｍ４３を埋設するトレンチとしては、例えば、半導体領域ＳＡ４１とＳＡ４２とを分離するトレンチＴ４を用いることもできる。要は、拡散層としての半導体層Ｄ４１ａおよびＤ４１ｂを短絡する態様で導体膜を埋設することのできるトレンチであればよい。
【０１４７】
・また、上記第３あるいは第４の実施の形態において、配線Ｍ３３あるいは配線Ｍ４３との良好なコンタクトを得るべく、同コンタクトの形成される部位の不純物濃度が高められた構造とした場合も、この発明は同様に適用することができる。例えば、第３の実施の形態において、図１６に示すように、半導体層Ｄ３１ａおよびＤ３２ａよりも濃度の高いＮ型からなる半導体層Ｄ３１ｃおよびＤ３２ｃが新たに設けられた構造についても、この発明は同様に適用することができる。
【０１４８】
・上記第１あるいは第３あるいは第４の実施の形態では、各半導体領域に形成されたダイオードが、当該ダイオードを構成するＰ型の半導体層（例えば半導体層Ｄ１１ｂおよびＤ１２ｂ）およびＮ型の半導体層（例えば半導体層１３）、並びにこれら半導体層によって形成されるｐｎ接合の面積を互いに同一とするかたちで形成されている。しかし、こうした構造に限られることなく、各半導体領域に形成されたダイオードが、上記各パラメータを異にするかたちで形成される場合も、第１の実施の形態の前記（１）〜（９）の効果のうち、前記（５）の効果以外の効果と同様もしくはそれに準じた効果は得られるようになる。
【０１４９】
・また、上記第１あるいは第３あるいは第４の実施の形態において、素子分離用の絶縁層として用いたＬＯＣＯＳ構造をとるフィールド酸化膜Ｉ１３あるいはＩ３３あるいはＩ４３に代えて、ＳＴＩ構造をとる絶縁層を用いるようにしてもよい。
【０１５０】
・上記各実施の形態では、各ダイオードが、不純物濃度「５．８×１０18ｃｍ-3」以上のＮ型からなる半導体層（例えば半導体層１３）と、このＮ型からなる半導体層よりも高い不純物濃度のＰ型からなる半導体層（例えば半導体層Ｄ１１ｂおよびＤ１２ｂ）とによって構成される構造とした。しかし、こうした構造に限られることなく、ダイオードの逆方向耐圧が「５Ｖ」に設定されるものであれば、少なくとも第１の実施の形態の前記（６）の効果と同様もしくはそれに準じた効果は得られるようになる。
【０１５１】
・上記各実施の形態においては、各ダイオードの逆方向耐圧が「５Ｖ」に設定された構造とした。しかし、これら各ダイオードの逆方向耐圧は、必ずしも「５Ｖ」とされる必要はない。これら各ダイオードの逆方向耐圧を「５Ｖ」以外に設定したものであっても、第１の実施の形態の前記（１）〜（９）の効果のうち、前記（６）の効果以外の効果と同様もしくはそれに準じた効果は得られるようになる。
【０１５２】
・上記各実施の形態においては、ＳＯＩ基板を構成する絶縁層（例えば絶縁層１２）と、トレンチ（例えばトレンチＴ１）とによって周囲が囲繞されるかたちで、隣り合う２つの半導体領域（例えば半導体領域ＳＡ１１およびＳＡ１２）が形成された構造とした。しかし、必ずしもＳＯＩ基板を用いる必要はない。これら半導体領域は、周囲が絶縁層にて囲繞されてそれら領域以外の他の領域と電気的に絶縁分離されているものであれば足り、こうした構造としても、少なくとも第１の実施の形態の前記（３）の効果と同様もしくはそれに準じた効果は得られるようになる。
【０１５３】
・上記各実施の形態においては、隣り合う２つの半導体領域を分離するトレンチ（例えばＴ１）として、絶縁膜（例えば絶縁膜１３ａ）および誘電膜（例えば絶縁膜１３ｂ）の埋設されたものを用いるようにした。しかし、上記隣り合う２つの半導体領域を分離するために用いるトレンチは、こうしたトレンチに限られることなく任意である。例えば、一種類の絶縁膜の埋設されたトレンチを用いるようにしてもよい。また上述したように、導体膜（例えば配線Ｍ４３）の埋設されたトレンチも適宜用いることができる。要は、隣り合う２つの半導体領域を分離するトレンチであればよい。
【０１５４】
・上記各実施の形態においては、隣り合う２つの半導体領域にそれぞれ形成されたダイオードのカソード端子同士を接続し、それらダイオードの他端のアノード端子が互いに異なる電位（例えば電源電位およびグランド電位）におかれることで基準電圧を発生させるようにした。しかしこれに代えて、これら各ダイオードのアノード端子同士を接続するとともに、それらダイオードの他端のカソード端子が互いに異なる電位におかれることで基準電圧を発生させる構造としても、この発明は同様に適用することができる。こうした構造は、例えば、上記各実施の形態において、各半導体層の導電型を入れ替える、すなわちＮ型（第１の導電型）とＰ型（第２の導電型）とを入れ替えることによって容易に実現される。また、各配線（例えば配線Ｍ１１およびＭ１２）の配設態様を変更することによっても実現することができる。
【０１５５】
・上記各実施の形態においては、隣り合う２つの半導体領域にそれぞれ形成されたダイオードの順方向電圧とブレイクダウン電圧（逆方向電圧）との総和して基準電圧を発生させるようにした。しかし、少なくともそれらダイオードの順方向電圧とブレイクダウン電圧とが含まれるかたちでの基準電圧を発生させるようにすれば足り、例えば、それら電圧に対して適宜の補正処理を施したものを基準電圧とするようにしてもよい。
【図面の簡単な説明】
【０１５６】
【図１】この発明にかかる半導体装置の第１の実施の形態について、その回路構成を示す回路図。
【図２】同第１の実施の形態にかかる半導体装置について、（ａ）はその半導体装置の平面構造を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿った断面図。
【図３】（ａ）および（ｂ）は、同第１の実施の形態において試料として用いる各半導体装置について、ダイオードに対して逆方向に印加される電圧ＶZとそのときに流れる逆方向電流ＩZとの関係を示すグラフ。
【図４】（ａ）および（ｂ）は、同第１の実施の形態において試料として用いる半導体装置について、ダイオードの順方向電圧およびブレイクダウン電圧（逆方向電圧）、並びにこれら電圧の総和として出力される基準電圧の温度特性を示すグラフ。
【図５】同第１の実施の形態において試料として用いる２種類の半導体装置について、（ａ）はダイオードの逆方向耐圧と同ダイオードを構成する低濃度（薄い）側半導体層の表面濃度との関係を示すグラフ、（ｂ）は当該半導体装置のリーク電流と低濃度（薄い）側半導体層の表面濃度との関係を示すグラフ。
【図６】（ａ）〜（ｃ）は、同第１の実施の形態にかかる半導体装置についてその製造プロセスを示す断面図。
【図７】（ａ）〜（ｃ）は、同第１の実施の形態にかかる半導体装置についてその製造プロセスを示す断面図。
【図８】この発明にかかる半導体装置の第２の実施の形態について、その回路構成を示す回路図。
【図９】同第２の実施の形態にかかる半導体装置について、（ａ）はその半導体装置の平面構造を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿った断面図。
【図１０】同第２の実施の形態にかかる半導体装置について、（ａ）はこの半導体装置により出力される基準電圧と半導体層のサイズとの関係を示すグラフ、（ｂ）はダイオードのブレイクダウン電圧（逆方向電圧）の温度特性を示すグラフ。
【図１１】この発明にかかる半導体装置の第３の実施の形態について、（ａ）はその半導体装置の平面構造を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿った断面図。
【図１２】（ａ）〜（ｃ）は、同第３の実施の形態にかかる半導体装置についてその製造プロセスを示す断面図。
【図１３】（ａ）および（ｂ）は、同第３の実施の形態にかかる半導体装置についてその製造プロセスを示す断面図。
【図１４】この発明にかかる半導体装置の第４の実施の形態について、（ａ）はその半導体装置の平面構造を示す平面図、（ｂ）は（ａ）のＢ−Ｂ線に沿った断面図。
【図１５】上記第１の実施の形態にかかる半導体装置の変形例について、その断面構造を模式的に示す断面図。
【図１６】上記第３の実施の形態にかかる半導体装置の変形例について、その断面構造を模式的に示す断面図。
【図１７】従来の半導体装置の一例について、その回路構成を示す回路図。
【符号の説明】
【０１５７】
１１〜４１…半導体基板、１２〜４２…絶縁層、１３〜４３、Ｄ１１ａ〜Ｄ４１ａ、Ｄ１２ａ〜Ｄ４２ａ、Ｄ１１ｂ〜Ｄ４１ｂ、Ｄ１２ｂ〜Ｄ４２ｂ、Ｄ２１ｃ〜Ｄ２１ｆ、Ｄ３１ｃ、Ｄ３２ｃ…半導体層、１３ａ〜４３ａ、１４〜４４、Ｉ２２、Ｉ２３…絶縁膜、１３ｂ〜４３ｂ…誘電膜、Ｉ１１〜Ｉ１３、Ｉ３３、Ｉ４３…フィールド酸化膜、Ｍ１１〜Ｍ１３、Ｍ２１〜Ｍ２３、Ｍ２１ｂ〜Ｍ２１ｆ、Ｍ３１〜Ｍ３３、Ｍ４１〜Ｍ４３…配線、Ｒ２ｂ〜Ｒ２ｆ…抵抗体、ＳＡ１１〜ＳＡ４１、ＳＡ１２〜ＳＡ４２…半導体領域、Ｔ１〜Ｔ４、Ｔ４３…トレンチ、ＴＤ１１、ＴＤ２１ｂ〜ＴＤ２１ｆ、ＴＤ３１、ＴＤ４１、ＴＤ１２〜ＴＤ４２…ダイオード、ＴＥ１…電源端子、ＴＥ２…グランド端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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