(57)【要約】【課題】  小型化及び薄型化が可能な半導体パッケージを提供する。【解決手段】  基板(１０)と、基板(１０)の上面に設けられた第１回路パターン(１１)と、第１回路パターン(１１)上に設けられた半導体チップ(１２)と、半導体チップ(１２)を覆い、かつ基板(１０)との間に中空部(１４)を形成して基板(１０)と接着されたリッド(１５)と、リッド(１５)の内面(１５ａ)に設けられた第２回路パターン(１６)とを備え、第２回路パターン(１６)の少なくとも一部(１６ａ)は、第１回路パターン(１１)の少なくとも一部(１１ａ)と電気的に接続されている半導体パッケージ(１)とする。【選択図】      図１
2005317565.tif 000002
【特許請求の範囲】
【請求項１】
基板と、前記基板の上面に設けられた第１回路パターンと、前記第１回路パターン上に設けられた半導体チップと、前記半導体チップを覆い、かつ前記基板との間に中空部を形成して前記基板と接着されたリッドとを備えた半導体パッケージであって、
前記リッドの内面に第２回路パターンを更に備え、
前記第２回路パターンの少なくとも一部は、前記第１回路パターンの少なくとも一部と電気的に接続されていることを特徴とする半導体パッケージ。
【請求項２】
前記リッドの内面に電子部品を更に備え、
前記基板の前記電子部品と対向する箇所に凹部が設けられている請求項１に記載の半導体パッケージ。
【請求項３】
前記第２回路パターンは、高周波特性整合用の回路パターンである請求項１に記載の半導体パッケージ。
【請求項４】
前記第２回路パターンは、複数の回路ブロックを含み、
前記第１回路パターンは、前記複数の回路ブロックと前記半導体チップとの間の信号授受のためのメイン信号配線及び電極で構成されている請求項１に記載の半導体パッケージ。
【請求項５】
前記第２回路パターンは、複数の回路ブロックを含み、
前記第１回路パターンは、前記複数の回路ブロックと前記半導体チップとの間の信号授受のためのメイン信号配線及び電極で構成され、
前記基板の上面には、前記半導体チップ及び前記第１回路パターンのみが設けられている請求項１に記載の半導体パッケージ。
【請求項６】
前記リッドの内面又は外面に電磁波遮断部材を更に備えている請求項１又は請求項２に記載の半導体パッケージ。
【請求項７】
前記第２回路パターンの少なくとも一部と前記第１回路パターンの少なくとも一部とは、前記基板と前記リッドの周縁部との間で電気的に接続されている請求項１に記載の半導体パッケージ。
【請求項８】
前記基板における前記リッドの周縁部と接触する箇所に溝部が形成されて、前記リッドの周縁部と前記溝部とが接合され、
前記第２回路パターンの少なくとも一部と前記第１回路パターンの少なくとも一部とは、前記リッドの周縁部と前記溝部との接合箇所で電気的に接続されている請求項１に記載の半導体パッケージ。
【請求項９】
前記第２回路パターンの少なくとも一部と前記第１回路パターンの少なくとも一部とは、前記中空部に配置された柱状又は線状の導電部を介して電気的に接続されている請求項１に記載の半導体パッケージ。
【請求項１０】
前記第２回路パターンの少なくとも一部と前記第１回路パターンの少なくとも一部とは、半田接合により電気的に接続されている請求項１，７，９のいずれか１項に記載の半導体パッケージ。
【請求項１１】
前記第２回路パターンの少なくとも一部と前記第１回路パターンの少なくとも一部とは、導電性接着剤により電気的に接続されている請求項１，７，９のいずれか１項に記載の半導体パッケージ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、小型化及び薄型化が可能な半導体パッケージに関する。
【背景技術】
【０００２】
従来の半導体パッケージとしては、半導体チップが実装された基板上にリッド（キャップ）を被せた構造が知られている（例えば、特許文献１参照）。
【０００３】
図６に、特許文献１に提案された半導体パッケージの断面図を示す。図６において、１０１は基板、１０２は導電パターンのアイランド部、１０３は電極部、１０４は半導体チップ、１０５はリッド（樹脂キャップ）、１０６はビアホール、１０７及び１０８は外部接続端子、１０９は接着樹脂、１１０は中空部、１１１はボンディングワイヤである。このように構成された半導体パッケージ１００では、半導体チップ１０４が搭載された基板１０１とリッド１０５とが接着樹脂１０９で接着され、中空部１１０が気密化されている。
【特許文献１】特開２００２−１１０８３３号公報（段落００１１〜００１７、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかし、前記従来の構造では、半導体チップが設けられた基板上に、他の電子部品を搭載したり、高周波特性整合用の回路パターンやノイズ低減用回路パターンを別途設けたりする際は、半導体パッケージ全体を大きくするか、基板を多層化する必要があった。そのため、半導体パッケージの小型化や薄型化が要求される用途、例えば、携帯電話等の無線通信機器用に適用する際、不都合が生じていた。
【０００５】
本発明は、前記課題を解決するためになされたものであり、小型化及び薄型化が可能な半導体パッケージを提供する。
【課題を解決するための手段】
【０００６】
本発明の半導体パッケージは、基板と、前記基板の上面に設けられた第１回路パターンと、前記第１回路パターン上に設けられた半導体チップと、前記半導体チップを覆い、かつ前記基板との間に中空部を形成して前記基板と接着されたリッドとを備えた半導体パッケージであって、前記リッドの内面に第２回路パターンを更に備え、前記第２回路パターンの少なくとも一部は、前記第１回路パターンの少なくとも一部と電気的に接続されていることを特徴とする。ここで、前記第１及び第２回路パターンは少なくとも電極及び信号用配線を含むものとする。
【発明の効果】
【０００７】
本発明の半導体パッケージによれば、リッドの内面に第２回路パターンを備え、この第２回路パターンの少なくとも一部が、基板の上面に設けられた第１回路パターンの少なくとも一部と電気的に接続されているため、リッドと基板との間の中空部を有効に利用することができる。これにより、半導体パッケージの小型化及び薄型化が可能となる。
【発明を実施するための最良の形態】
【０００８】
本発明の半導体パッケージは、基板と、基板の上面に設けられた第１回路パターンと、第１回路パターン上に設けられた半導体チップと、半導体チップを覆い、かつ基板との間に中空部を形成して基板と接着されたリッドとを備えている。基板を構成する基材は電気絶縁材料であれば特に限定されないが、ガラスエポキシ樹脂やセラミック等が好適に使用できる。第１回路パターンは公知の方法により形成することができ、例えば、基板上に熱圧着された銅箔等の金属箔をフォトリソグラフィー法によりパターニングすることによって得られる。半導体チップとしては、高周波用途の半導体チップ、例えば、高周波領域で高い出力が得られる半導体チップ等が好適に使用できる。リッドを構成する基材は電気絶縁材料であれば特に限定されないが、例えば、セラミックや熱硬化性樹脂等が好適に使用できる。
【０００９】
そして、本発明の半導体パッケージは、リッドの内面に第２回路パターンを更に備え、この第２回路パターンの少なくとも一部は、第１回路パターンの少なくとも一部と電気的に接続されている。これにより、リッドと基板との間の中空部を有効に利用することができるため、半導体パッケージの小型化及び薄型化が可能となる。なお、第２回路パターンは、例えば、リッドの内面に銅を蒸着した後、フォトリソグラフィー法によりパターニングして形成することができる。
【００１０】
また、本発明の半導体パッケージは、リッドの内面に、コイル、コンデンサ、抵抗器等の電子部品を更に備え、基板の電子部品と対向する箇所に凹部が設けられていることが、より好ましい。これにより、リッドと基板との間の中空部を有効に利用した上で、半導体パッケージをより小型化及び薄型化することができる。また、本発明の半導体パッケージに設けられる第２回路パターンは、高周波特性整合用の回路パターンであることが好ましい。高周波特性整合用の回路パターンとしては、例えば、スパイラル状の配線パターンやストリップライン等を設けることで、インダクタやコンダクタ等が構成され、インピーダンスの調整を行う回路等が挙げられ、この構成により、特に半導体パッケージの小型化及び薄型化が要求される携帯電話等の高周波用途に好適に使用可能となる。また、第２回路パターンは、複数の回路ブロックを含み、第１回路パターンは、前記複数の回路ブロックと半導体チップとの間の信号授受のためのメイン信号配線及び電極で構成されていることが好ましい。この構成により、メイン信号配線とその他の配線（例えばマイクロストリップライン等）との間の干渉等を低減させることができる。更に、前記構成において、基板の上面には、半導体チップ及び第１回路パターンのみが設けられていることがより好ましい。この構成により、効率よく本発明の半導体パッケージを製造することができる。
【００１１】
また、本発明の半導体パッケージは、リッドの内面又は外面に電磁波遮断部材を更に備えていることが好ましい。これにより、電磁波遮断部材が外部からの電磁波を遮断するため、信号のノイズを低減させることができ、また外部への電磁波の放射を遮断できる。なお、電磁波遮断部材としては、銅箔等の導電材料が好適に使用できる。
【００１２】
また、本発明の半導体パッケージは、第２回路パターンの少なくとも一部と第１回路パターンの少なくとも一部とが、基板とリッドの周縁部との間で電気的に接続されていることが好ましい。この構成により、本発明の半導体パッケージを容易に製造することができる。更に、本発明の半導体パッケージは、基板におけるリッドの周縁部と対向する箇所に溝部が形成されて、リッドの周縁部と溝部とが接合され、第２回路パターンの少なくとも一部と第１回路パターンの少なくとも一部とは、リッドの周縁部と溝部との接合箇所で電気的に接続されていることが好ましい。この構成により、リッド又は基板のどちらかに不具合が生じた際、容易にリペア等を行うことができる。
【００１３】
また、本発明の半導体パッケージは、第２回路パターンの少なくとも一部と第１回路パターンの少なくとも一部とが、中空部に配置された柱状又は線状の導電部を介して電気的に接続されていてもよい。この構成によっても、リッドと基板との間の中空部を有効に利用することができるため、半導体パッケージの小型化及び薄型化が容易となる。
【００１４】
また、本発明の半導体パッケージは、第２回路パターンの少なくとも一部と第１回路パターンの少なくとも一部とが、半田接合又は導電性接着剤により電気的に接続されていることが好ましい。これにより、信頼性の高い電気接続が実現できる。なお、導電性接着剤としては、銀等の金属紛とエポキシ樹脂等の熱硬化性樹脂とを含むものが好ましい。以下、本発明の実施形態を詳細に説明する。
【００１５】
［第１実施形態］
まず、本発明の第１実施形態について適宜図面を参照して説明する。参照する図１は、本発明の第１実施形態に係る半導体パッケージの断面図である。
【００１６】
図１に示すように、第１実施形態に係る半導体パッケージ１は、基板１０と、基板１０の上面に設けられた第１回路パターン１１と、第１回路パターン１１上に設けられた半導体チップ１２と、基板１０の下面に設けられた外部接続用電極１３と、半導体チップ１２を覆い、かつ基板１０との間に中空部１４を形成して基板１０と接着されたリッド１５と、リッド１５の内面１５ａに設けられた第２回路パターン１６とを備えている。ここで、基板１０の上面は、例えば正方形に形成され、基板１０の周縁部１０ａとリッド１５の周縁部１５ｂとが、電気接続材料１９を介して接着されている。また、第１回路パターン１１の一部と外部接続用電極１３とは、基板１０に設けられたビアホール１７により電気的に接続されている。更に、半導体チップ１２と第１回路パターン１１の一部とは、ボンディングワイヤ１８により電気的に接続されている。そして、第２回路パターン１６の一部である１６ａと第１回路パターン１１の一部である１１ａとは、電気接続材料１９を介して電気的に接続されている。これにより、リッド１５と基板１０との間の中空部１４を有効に利用することができるため、半導体パッケージの小型化及び薄型化が可能となる。
【００１７】
なお、電気接続材料１９としては、電気接続信頼性の観点から、半田又は導電性接着剤を使用することが好ましい。また、第２回路パターン１６は、複数の回路ブロックを含み、第１回路パターン１１は、前記複数の回路ブロックと半導体チップ１２との間の信号授受のためのメイン信号配線及び電極で構成されていることが好ましい。この構成により、メイン信号配線とその他の配線（例えばマイクロストリップライン等）との間の干渉等を低減させることができる。また、ビアホール１７による接続方法は、高密度に部品を実装するためには、ビアホール１７内に導電性ペーストを充填し、圧縮して上下の導体間を電気接続する方法が好ましい。また、本実施形態では、半導体チップ１２がワイヤーボンディング実装された例を示しているが、半導体チップ１２がフリップチップ実装されていてもよい。
【００１８】
［第２実施形態］
次に、本発明の第２実施形態について適宜図面を参照して説明する。参照する図２は、本発明の第２実施形態に係る半導体パッケージの断面図である。なお、図１と同一の構成要素には同一の符号を付し、その説明は省略する。
【００１９】
図２に示すように、半導体パッケージ２０は、前述した第１実施形態の構成に加え、リッド１５の内面１５ａに電子部品２１が設けられ、この電子部品２１は、半田等からなる電気接続材料１９により第２回路パターン１６に固着されている。そして、基板１０の電子部品２１と対向する箇所に凹部２４が設けられている。また、半導体チップ１２は、金等の突起電極２２及び第１回路パターン１１を介して基板１０上にフリップチップ実装され、半導体チップ１２と基板１０との間にはエポキシ樹脂等の封止樹脂２３が充填されている。この構成により、半導体パッケージをより小型化及び薄型化することができる。なお、電子部品２１としては、コイル、コンデンサ、抵抗器等の表面実装用電子部品を使用することができる。また、本実施形態では、半導体チップ１２がフリップチップ実装された例を示しているが、半導体チップ１２がワイヤーボンディング実装されていてもよい。
【００２０】
［第３実施形態］
次に、本発明の第３実施形態について適宜図面を参照して説明する。参照する図３は、本発明の第３実施形態に係る半導体パッケージの断面図である。なお、図１と同一の構成要素には同一の符号を付し、その説明は省略する。
【００２１】
図３に示すように、半導体パッケージ３０は、前述した第１実施形態の構成に加え、リッド１５の外面１５ｃに銅等からなる電磁波遮断部材３１が設けられている。これにより、電磁波遮断部材３１が外部からの電磁波を遮断するため、信号のノイズを低減させることができ、また外部への電磁波の放射を遮断できる。なお、本実施形態では、電磁波遮断部材３１がリッド１５の外面１５ｃに設けられた例を示しているが、電磁波遮断部材３１が、リッド１５の内面１５ａの第２回路パターン１６が形成されていない箇所に設けられていてもよい。
【００２２】
［第４実施形態］
次に、本発明の第４実施形態について適宜図面を参照して説明する。参照する図４は、本発明の第４実施形態に係る半導体パッケージの断面図である。なお、図１と同一の構成要素には同一の符号を付し、その説明は省略する。
【００２３】
図４に示すように、半導体パッケージ４０は、基板１０の周縁部１０ａに溝部４１が形成され、この溝部４１とリッド１５の周縁部１５ｂとが接合されてコネクタ部４２が形成されている。そして、第２回路パターン１６の一部である１６ａと第１回路パターン１１の一部である１１ａとは、コネクタ部４２において互いに圧接され電気的に接続されている。その他の構成は第１実施形態と同様である。この構成により、リッド１５又は基板１０のどちらかに不具合が生じた際、容易にリペア等を行うことができる。
【００２４】
［第５実施形態］
次に、本発明の第５実施形態について適宜図面を参照して説明する。参照する図５は、本発明の第５実施形態に係る半導体パッケージの断面図である。なお、図１と同一の構成要素には同一の符号を付し、その説明は省略する。
【００２５】
図５に示すように、半導体パッケージ５０は、第２回路パターン１６の一部である１６ａと第１回路パターン１１の一部である１１ａとが、中空部１４に配置された柱状の導電部５１と電気接続材料１９とを介して電気的に接続されている。導電部５１としては、例えば、銅等からなる金属柱を使用することができる。そして、基板１０の周縁部１０ａとリッド１５の周縁部１５ｂとは、エポキシ樹脂等の接着剤５２により接着されている。その他の構成は第１実施形態と同様である。この構成により、中空部１４を有効に利用することができるため、半導体パッケージの小型化及び薄型化が容易となる。なお、導電部５１は、連続で繋がって壁を構築していてもよい。また、本実施形態では、柱状の導電部５１を使用したが、導電部はこれに限定されず、例えば、銅線等の線状の導電部を使用してもよい。
【産業上の利用可能性】
【００２６】
本発明の半導体パッケージは、特に小型化や薄型化が要求される用途、例えば、無線通信機器や情報処理機器用の半導体パッケージ等に好適である。
【図面の簡単な説明】
【００２７】
【図１】本発明の第１実施形態に係る半導体パッケージの断面図である。
【図２】本発明の第２実施形態に係る半導体パッケージの断面図である。
【図３】本発明の第３実施形態に係る半導体パッケージの断面図である。
【図４】本発明の第４実施形態に係る半導体パッケージの断面図である。
【図５】本発明の第５実施形態に係る半導体パッケージの断面図である。
【図６】従来の半導体パッケージの断面図である。
【符号の説明】
【００２８】
１，２０，３０，４０，５０  半導体パッケージ
１０    基板
１１    第１回路パターン
１２    半導体チップ
１４    中空部
１５    リッド
１５ａ  内面
１５ｂ  周縁部
１５ｃ  外面
１６    第２回路パターン
１９    電気接続材料
２１    電子部品
２４    凹部
３１    電磁波遮断部材
４１    溝部
５１    導電部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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