(57)【要約】【課題】開発コストの低減化及び開発期間の短縮化を図る。【解決手段】配線並走長制限値に相関するクロストークディレイマージンを求める第１処理（Ｓ１１２）、上記クロストークディレイマージンが考慮されたセットアップマージンを生成する第２処理（Ｓ１１３）、上記セットアップマージンを参照して信号のタイミング設計を行う第３処理（Ｓ１１）を含み、クロストークディレイマージンを考慮したセットアップマージン（Ｓ１１３）が使用されることで、タイミングの適正化が図られ、それによって再配置、再配線に伴う設計の手戻りに起因する開発コストの増大及び低下が回避される。【選択図】        図１
2005004597.tif 000002
【特許請求の範囲】
【請求項１】
配線並走長制限値に相関するクロストークディレイマージンを求める第１処理と、
上記クロストークディレイマージンが考慮されたセットアップマージンを生成する第２処理と、
上記セットアップマージンを参照して信号のタイミング設計を行う第３処理と、
を含むことを特徴とする半導体集積回路の設計方法。
【請求項２】
上記クロストークディレイマージンは、上記配線並走長制限値の平方根に比例し、動作周波数の平方根に反比例する請求項１記載の半導体集積回路の設計方法。
【請求項３】
上記配線並走長制限値は、同一加工寸法の製品群における平均ネット長を平均ファンアウト数で除した値にほぼ等しくされる請求項１又は２記載の半導体集積回路の設計方法。
【請求項４】
上記第３処理の後に、上記クロストークディレイマージンが考慮されていないセットアップマージンを用いてクロストーク検証を行う第４処理を含む請求項１乃至３の何れか１項記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計方法に関し、クロストークディレイによる設計不良を防ぐための技術に関する。
【０００２】
【従来の技術】
半導体集積回路を開発する工程において、ほとんどの場合コンピュータ支援による設計（ＣＡＤ）手法が用いられる。このようなＣＡＤによる開発環境を「電子設計自動化（ＥＤＡ）環境」と称する。このような設計自動化においては、所定のハードウエア記述言語を用いて、意図した電子回路を設計するとともに、その設計した回路の機能を、デバイス論理シミュレータなどと称されるチェッカツールによりコンピュータ上で検証している。  ところで、半導体集積回路において近接して配線した場合には、配線に他の信号が混入してくるクロストークが発生することがある。配線スペースに十分な余裕があれば、全ての配線網について十分な間隔をとって配線すれば良いが、高集積化された半導体集積回路においては、クロストークを意識し、その影響を軽減したレイアウト設計が必要とされる。そのようなレイアウト設計方法としては、半導体基板上に複数の配線禁止領域を設けることで配線パターンが配線禁止領域を避け、隣接配線パターン並走長を短く抑えるようにした技術が知られている（例えば特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−３５３３１４号公報（図１）
【０００４】
【発明が解決しようとする課題】
クロストークディレイによる設計不良を防ぐには、レイアウト後の実負荷タイミング検証時に、チェッカルールによるクロストークのＥＤＡ環境での検証が行われる。しかし、この時点で多数のクロストーク違反が発生した場合、再配置、再配線に伴う設計の手戻りが生じ、開発コストの増大や開発期間の長期化を招くおそれがある。
【０００５】
本発明の目的は、設計の手戻りを低減することにより、開発コストの低減化及び開発期間の短縮化を図ることにある。
【０００６】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【０００８】
すなわち、配線並走長制限値に相関するクロストークディレイマージンを求める第１処理と、上記クロストークディレイマージンが考慮されたセットアップマージンを生成する第２処理と、上記セットアップマージンを参照して信号のタイミング設計を行う第３処理とを含んで半導体集積回路を設計する。
【０００９】
上記の手段によれば、上記クロストークディレイマージンが考慮されたセットアップマージンを生成することで、クロストークディレイマージンを考慮したタイミング設計が行われ、このことが、設計の手戻りを低減して、開発コストの低減化及び開発期間の短縮化を達成する。
【００１０】
このとき、上記クロストークディレイマージンは、上記配線並走長制限値の平方根に比例し、動作周波数の平方根に反比例するように設定することができる。
【００１１】
また、上記配線並走長制限値は、同一加工寸法の製品群における平均ネット長を平均ファンアウト数で除した値にほぼ等しくすることができる。
【００１２】
さらに、クロストーク検証の適正化を図るため、上記第３処理の後に、上記クロストークディレイマージンが考慮されていないセットアップマージンを用いてクロストーク検証を行う第４処理を含めることができる。
【００１３】
【発明の実施の形態】
図９には、本発明にかかる半導体集積回路の設計方法の実施に使用されるＣＡＤシステムが示される。図９に示されるＣＡＤシステム９０は、基本的には電子計算機のハードウェアを利用し、それで所定の設計ソフトウェアを実行することによって、半導体集積回路の一例であるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  ＩＣ）の設計が可能とされる。上記ＣＡＤシステム９０におけるハードウェアは、特に制限されないが、ＣＰＵ（中央処理装置）９１、メインメモリ９２、外部記憶装置９３、入力装置９４、表示装置９５、及び各種インターフェース９６を含んで成る。設計ソフトウェアは、外部記憶装置９３に格納されており、必要に応じてメインメモリ９２にロードされて、ＣＰＵ９１で実行される。設計者は、各種データを入力したり、レイアウトを行うために、表示装置９５を見ながら、キーボード、マウスなどの入力装置９４を操作する。上記ＣＡＤシステム９０によるＡＳＩＣの設計には、後に詳述するようにフロアプラン、総合レイアウト、各種信号のタイミング設計、及びクロストークチェック等が含まれる。
【００１４】
図３には、クロストークディレイ発生の仕組みが示されれる。
【００１５】
尚、本明細書においては、クロストークディレイの被害を与える側の配線をアグレッサセグメント（ａｇｇｒｅｓｓｏｒ  ｓｅｇｍｅｎｔ）配線、クロストークディレイの被害を受ける側の配線をビクティム（ｖｉｃｔｉｍ）配線という。
【００１６】
図３において、長さＬｖのビクティム配線Ｖ０に、それぞれ長さＬａのアグレッサセグメント配線Ａｍが複数個隣接して配置されている。ここでＬａは、平均ネット長を平均ファンアウト数で除した値（平均ネット長／平均ファンアウト長）程度と見なしても良いし、ＥＤＡの中の配線並走長制限値としても良い。配線並走長制限値を設定する場合、これを「平均ネット長／平均ファンアウト長」とすれば、不要な折曲り箇所の増加を抑えることができる。なぜなら、製品特性を解析した結果、配線の平均直進距離は、同一加工寸法の製品群における「平均ネット長／平均ファンアウト数」の半分以下とされるからである。
【００１７】
図４には、クロストークディレイのシミュレーション結果が示される。
【００１８】
このシミュレーション結果は、図５に示されるように、時刻ｔ＝０で波形立ち上がりが開始され、波形の５０％立ち上がり時点（ｔ＝ｔｒ５０％）で、高電位側電源Ｖｄｄ／２レベルに到達し、波形が完全に立ち上がった時点（ｔ＝ｔｒ）で高電位側電源Ｖｄｄレベルに到達するビクティム配線に対して、高速遷移のアグレッサセグメント配線が逆相遷移した場合に発生するクロストークディレイΔｔｐｄに関するものである。アグレッサセグメント配線とビクティム配線との遷移タイミングのずれに応じてクロストークディレイΔｔｐｄは異なる。Δｔｐｄをクロストーク無しでのディレイｔｐｄ＝ｔｒ５０％−０で規格化すると、アグレッサセグメント配線での遷移開始時刻ｔ＝ｔｒ５０％近くのときにΔｔｐｄ／ｔｐｄは最大で、２×ＣＰＲ程度となり、ｔ＝−ｔｒ５０％〜ｔｒ５０％の間に平均ＣＰＲ程度となる。ここで、ＣＰＲはカップリング率（ビクティム全容量に対するカップリング容量の比率）とされる。
【００１９】
図６には、図３において、各アグレッサセグメント配線Ａｍが１周期Ｔｃの間のランダム時刻に立ち上がり、立ち下がり同確率で遷移する場合に発生する隣接カップリング率ＣＰＲ＿ｓｉｄｅの確率分布が示される。
【００２０】
図４のシミュレーション結果からクロストークを起こすアグレッサセグメント数は、１周期Ｔｃの中で時刻ｔ＝−ｔｒ５０％〜ｔｒ５０％に遷移する数Ｎｃｔに等しいと考え、ディレイとして作用する実行カップリング数をＮｃｔ↓−Ｎｃｔ↑とした。ここで、“↓”“↑”は配線の信号遷移方向が互いに異なることを示している。この結果、ビクティム配線の隣接容量に対するカップリング容量の比率ＣＰＲ＿ｓｉｄｅは、（Ｎｃｔ↓−Ｎｃｔ↑）／（２Ｎ）とされる。Ｎはビクティム配線片側に隣接するアグレッサセグメントの総数である。図３では、ＣＰＲ＿ｓｉｄｅ以上となる累積確率をアグレッサセグメントのランダム遷移モデルから求めたものであり、正規分布とされる。１σ＝１５．９％の確率で、ＣＰＲ＿ｓｉｄｅ＝〔（ｔｒ／Ｔｃ）／２Ｎ〕０．５を越える隣接カップリングが発生する。
【００２１】
ここで、Ｍσの確率で発生するクロストークディレイΔｔｐｄ＠Ｍσは、図４のシミュレーション結果からおよそｔｐｄ×ＣＰＲ＠Ｍσである。ＣＰＲ＠Ｍσ＝ｐ×ＣＰＲ＿ｓｉｄｅ＠Ｍσであるとすると、図６に示される結果と併せてΔｔｐｄ＠Ｍσは、ｔｐｄ×ｐ×Ｍ×〔（ｔｒ／Ｔｃ）／（２Ｎ）〕０．５となる。ここで、ｐは全容量に対する隣接配線容量の割合である。異なる周波数に対して、ｔｒ／Ｔｃが一定となるスケーリング設計を行うものとする。ｔｐｄは、回路の動作周波数ｆに反比例して設計されると考えて良い。ビクティム配線長Ｌｖもｔｐｄに相関して動作周波数ｆに反比例して設計されると考えて良い。Ｎ＝Ｌｖ／Ｌａであるから、一定確率で発生するクロストークディレイ値Δｔｐｄは、（Ｌａ／ｆ）の平方根に比例することが分かる。換言すれば、（Ｌａ／ｆ）の平方根に比例してクロストークディレイマージンを設定すれば、このマージンを越えてクロストークディレイが発生する違反確率は等しくなる。
【００２２】
次に、配線並走長制限を越えた場合のつなぎかえ方法について説明する。
【００２３】
例えば図７に示されるように、配線Ｌ１とＬ２とが配線並走制限を越えた場合、配線Ｌ２とＬ３とを交差させ、以降配線Ｌ１とＬ３とが並走するようにする。奇数配線層Ｍ１，Ｍ３は横方向に、偶数配線層Ｍ２は縦方向に延在することが決められているので、図７に示されるように、三つのＭ２チャネルと一つのＭ３チャネルとが消費される。尚、わかりやすくするため、Ｌ２をややずらして描いている。
【００２４】
また、図８に示される例では、基本的には図７に示される場合と同様であるが、Ｍ１が縦方向にも延在し、Ｍ２が横方向にも延在することをこのクロス点に限り許容しており、かかる場合には、Ｍ３チャネルを消費する必要がなくなる。
【００２５】
図１には、図９に示されるＣＡＤシステム９０を用いて行われる半導体集積回路の設計方法の一例が示される。
【００２６】
図１に示される設計方法においては、詳細な論理素子レベルの配置を行う前に、フロアプランにより論理ブロック単位で論理素子を置く位置がプランニングされる（Ｓ１０）。
【００２７】
次に、総合レイアウト及び各種信号のタイミング設計が行われる（Ｓ１１）。例えばフリップフロップ回路において、それに供給されるデータをクロック信号の立ち上がりエッジに同期して取り込み、そのデータを出力端子から出力されるとき、データの確定時からクロック信号の立ち上がりエッジまでの時間がセットアップタイムとされる。半導体集積回路において、特定の回路に供給されるデータがクロック信号のどのくらい前からセットアップされるべきかを示すセットアップタイムが重要とされるため、レイアウトツールにおいては、セットアップ違反にならないように、セットアンプマージンを参照しながらレイアウトが行われる。本例において、上記セットアップマージンは、次のように生成される。すなわち、配線並走長制限値Ｌａ＿ｍａｘと、動作周波数とが求められ（Ｓ１１１）、それに基づいてクロストークディレイマージン（∝（Ｌａ＿ｍａｘ／ｆ）０．５）が確保される（Ｓ１１２）。そして、このクロストークディレイマージンが考慮されてセットアップマージンが生成され（Ｓ１１３）、上記クロストークディレイマージン（∝（Ｌａ＿ｍａｘ／ｆ）０．５）を考慮したセットアップマージンを参照してタイミング設計が行われる（Ｓ１１）。一般に半導体集積回路の遅延特性は，ＬＳＩの素子ばらつき、電圧局所変動などに応じて異なるため、セットアップマージンは、それら各種条件に基づいて設定される。本例では、そのような各種条件に起因するディレイマージンに加えて、クロストークディレイマージン（∝（Ｌａ＿ｍａｘ／ｆ）０．５）が加えられることで、セットアップマージンが生成され（Ｓ１１３）、ステップＳ１１の総合レイアウト及びタイミング設計においては、上記クロストークディレイマージンが考慮されたセットアップマージンが参照され、セットアップ違反にならないようなレイアウトが行われる。
【００２８】
次に、クロストークのチェック（検証）が行われる（Ｓ１２）。上記ステップＳ１１のタイミング設計においては、上記クロストークディレイマージンが考慮されたセットアップマージンが使用されることで、タイミングの適正化が図られるが、上記ステップＳ１２のクロストークのチェックにおいては、上記クロストークディレイマージンが考慮されない。これは次の理由による。
【００２９】
通常、総合レイアウト及びタイミング設計は、クロストークディレイが生じていない前提で行われる。このため、クロストークディレイマージン（∝（Ｌａ＿ｍａｘ／ｆ）０．５）が考慮されて生成されたセットアップマージンを参照して総合レイアウト及びタイミング設計を行うことは、レイアウトの適正化を図る上で有効とされる。それ対して、上記ステップＳ１２におけるクロストークチェックにおいては、クロストークチェックのための各種テストパターンが用いられて、どの程度のクロストークディレイを生じているかチェックされる。このチェックにおいて参照されるセットアップマージンとして、仮に上記クロストークディレイマージン（∝（Ｌａ＿ｍａｘ／ｆ）０．５）が考慮されたものを用いた場合には、クロストークディレイが二重に考慮されることになり、適正なクロストークチェックが行えない。そこで、上記ステップＳ１２におけるクロストークチェックにおいては、クロストークディレイマージン（∝（Ｌａ＿ｍａｘ／ｆ）０．５）が考慮されないセットアップマージンが参照されることで、クロストークチェックの適正化が図られている。
【００３０】
図２には、図１に示される設計方法の比較対象とされる方法が示される。
【００３１】
図２に示される設計方法では、フロアプラン（Ｓ２０）、総合レイアウト及び各種信号のタイミング設計（Ｓ２１）、クロストークチェック（Ｓ２２）が行われるが、クロストークディレイマージンを考慮したタイミング設計が行われていないため、クロストーク違反を生じる場合があり、かかる場合には、上記ステップＳ２１の処理に戻され、配置、配線が再試行される。このようにクロストーク違反が発生した場合には、再配置、再配線に伴う設計の手戻りが生じ、開発コストの増大及び低下を招くおそれがある。
【００３２】
これに対して、図１に示される設計方法では、上記ステップＳ１１２で得られたクロストークディレイマージンが考慮されてセットアップマージンが生成されており（Ｓ１１３）、それが上記ステップＳ１１での総合レイアウト及びタイミング設計において参照され、セットアップ違反にならないようなレイアウトが行われることから、上記ステップＳ１２におけるクロストークチェックにおいて、クロストーク違反とされるケースを低減することができる。このため、再配置、再配線に伴う設計の手戻りを低減することができ、それに起因する開発コストの増大及び低下を回避することができる。
【００３３】
上記の例によれば、以下の作用効果を得ることができる。
【００３４】
（１）ステップＳ１１の総合レイアウト及びタイミング設計において、クロストークディレイマージンを考慮したセットアップマージンが使用されることで、タイミングの適正化が図られるため、再配置、再配線に伴う設計の手戻りに起因する開発コストの増大及び低下を回避することができる。
【００３５】
（２）ステップＳ１１の総合レイアウト及びタイミング設計において、クロストークディレイマージンを考慮したセットアップマージンが使用されることで、タイミングの適正化が図られるのに対して、ステップＳ１２のクロストークのチェックにおいては、クロストークディレイが二重に考慮されるのを排除するため、クロストークディレイマージンが考慮されないセットアップマージンを使用することにより、クロストークチェックの適正化が図られる。
【００３６】
以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００３７】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＡＳＩＣの設計に適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体集積回路の設計方法に適用することができる。
【００３８】
本発明は、少なくとも信号のタイミング設計を行うことを条件に適用することができる。
【００３９】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００４０】
すなわち、クロストークディレイマージンをタイミング設計におけるセットアップマージンに含めることで、クロストークディレイマージンを考慮したタイミング設計を行い、それによって設計の手戻りを低減して、開発コストの低減化及び開発期間の短縮化を達成することができる。
【図面の簡単な説明】
【図１】本発明にかかる半導体集積回路の製造方法の一例が示されるフローチャートである。
【図２】図１に示される製造方法の比較対象とされる方法のフローチャートである。
【図３】クロストークディレイ発生の仕組みの説明図である。
【図４】クロストークディレイのシミュレーション結果を示す特性図である。
【図５】クロストークディレイのシミュレーション結果を示す波形図である。
【図６】図３において発生する隣接カップリング率の確率分布の特性図である。
【図７】配線並走長制限を越えた場合のつなぎかえ方法の説明図である。
【図８】配線並走長制限を越えた場合の別のつなぎかえ方法の説明図である。
【図９】本発明にかかる半導体集積回路の設計方法の実施に使用されるＣＡＤシステムの構成例ブロック図である。
【符号の説明】
９１  ＣＰＵ
９２  メインメモリ
９３  外部記憶装置
９４  入力装置
９５  表示装置
９６  インタフェース
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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