(57)【要約】【課題】  半導体基板表面より上層の多層構造を形成する際に熱処理が行われたとしてもセルトランジスタのホットキャリア耐性の悪化を抑制できるようにする。【解決手段】  第１ないし第３の多結晶シリコン層７，９，１３およびコンタクトプラグ１９を形成するときに重水素を含有した原料ガスにより形成する。すると、シリコン半導体基板２の表面より上層の多層構造を形成した後に熱処理が行われ重水素とシリコンの結合が切断されたとしても、シリコン半導体基板２のソース／ドレイン拡散層１６および１７とゲート絶縁膜１８との間の界面に継続的に重水素を供給できるようになる。【選択図】  図１
2005317644.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたトレンチと、
このトレンチに埋込み形成されると共に重水素が含有された多結晶シリコン層と、
前記トレンチに隣接した前記半導体基板の表面に形成されたＭＯＳ型のセルトランジスタとを具備したことを特徴とする半導体記憶装置。
【請求項２】
前記トレンチをはさみ前記セルトランジスタ側とは反対側に形成された素子分離領域と、
重水素が含有され、前記素子分離領域の底部に位置した水素拡散抑制膜とを備えていることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
トレンチキャパシタと、
このトレンチキャパシタに一方の拡散層が電気的に接続されたＭＯＳ型のセルトランジスタと、
前記セルトランジスタの他方の拡散層とこのセルトランジスタの上方に形成される上層配線との間を電気的に導通するコンタクトプラグであって、多結晶シリコンに重水素が含有された原料により形成されたコンタクトプラグとを具備したことを特徴とする半導体記憶装置。
【請求項４】
半導体基板表面にゲート絶縁膜を形成する工程と、
前記半導体基板表面より下にトレンチを形成する工程と、
重水素が含有された原料ガスにより前記トレンチに多結晶シリコン層を埋込み形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
【請求項５】
トレンチキャパシタと、このトレンチキャパシタに一方の拡散層が電気的に接続されたＭＯＳ型のセルトランジスタとを備えたトレンチ型のＤＲＡＭによる半導体記憶装置の製造方法において、
重水素が含有された原料ガスにより多結晶シリコンからなるコンタクトプラグを前記セルトランジスタの他方の拡散層の上部に形成する工程とを備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トレンチ型のＤＲＡＭによる半導体記憶装置およびその製造方法に関する。
【背景技術】
【０００２】
トレンチ型のＤＲＡＭ半導体記憶装置を構成するメモリセルは、トレンチキャパシタとＭＯＳ型のセルトランジスタにより構成されている。トレンチキャパシタは、半導体基板にトレンチが形成され、トレンチに多結晶シリコン層が埋込み形成されることにより構成されており、この多結晶シリコン層がトレンチキャパシタのプレート電極として機能する。また、ＭＯＳ型のセルトランジスタは、半導体基板表面に絶縁膜が形成されることによりトランジスタのゲート絶縁膜として機能するようになっている。
【０００３】
このようなＤＲＡＭ半導体記憶装置では、年々設計ルールが縮小化されており、設計寸法の縮小化に伴い、ＭＯＳ型のセルトランジスタについてホットエレクトロン効果による相互コンダクタンスの低下，しきい値電圧の変化が問題として顕著になってきている。
この問題は一般に次のように説明されている。すなわち、シリコン−シリコン酸化膜の界面に代表されるように、結晶の不連続面が存在すると界面の多数の原子に未結合手（ダングリングボンド）が存在する。このような界面の原子は、エネルギーバンドギャップ中に中間準位（界面準位）を生成する。当該中間準位が生成されると、この中間準位を介してキャリアが移動するため界面を介して流れる電流が増大する。
【０００４】
トレンチ型のＤＲＡＭ半導体記憶装置のメモリセル領域内におけるＭＯＳ型のセルトランジスタにおいては、シリコン−シリコン酸化膜の結晶の不連続面は、半導体基板およびゲート絶縁膜の界面に形成される。結晶の不連続面が存在するとトレンチキャパシタに蓄積された電荷がこの界面を通過し、ＤＲＡＭメモリセルの電荷保持特性（ポーズ特性）が悪化する。
【０００５】
そこでＤＲＡＭ半導体記憶装置を製造するときには、ゲート絶縁膜を形成した後の工程において、水素雰囲気中で行われるアニール等によりダングリングボンドを水素で終端しＳｉ−Ｈ結合を形成することで、前述したＭＯＳトランジスタの諸特性を改善すると共にＤＲＡＭメモリセルの電荷保持特性を改善している。しかし、このＳｉ−Ｈ結合は結合エネルギーが低いため、ホットキャリアの励起により結合が容易に切断されてしまい、ＭＯＳトランジスタの諸特性が劣化してしまう。
【０００６】
そこで近年、Ｓｉ−Ｈ結合の水素Ｈを重水素Ｄで置き換えて形成することにより、ホットキャリアによるＭＯＳトランジスタの特性劣化を防止する技術が開発されている。このＳｉ−Ｄ結合の形成方法の一例として、例えば特許文献１に開示されている方法がある。この文献に開示されるように重水素雰囲気中でアニールすることにより半導体基板表面の界面に重水素を導入することができる。
【特許文献１】特開２０００−１２５５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献１の技術を適用し、ＤＲＡＭ半導体記憶装置を製造する場合には、例えばゲート絶縁膜形成直後や、セルトランジスタの拡散層と上層配線とを接続するための接続配線形成領域のコンタクトホールを形成した後に重水素雰囲気でアニールすることによりシリコン−シリコン酸化膜の界面に重水素を導入することができる。しかしアニールで導入された重水素は、特に半導体基板表面より上層の多層構造（例えばセルトランジスタのゲート電極等）を形成するときに行われる熱処理によりＳｉ−Ｄ結合が切断され、ダングリングボンドが発生し再びホットキャリア耐性が悪化してしまう。
【０００８】
本発明は、上記事情に鑑みてなされたもので、その目的は、半導体基板表面より上層の多層構造を形成する際に熱処理が行われたとしてもセルトランジスタのホットキャリア耐性の悪化を抑制できる半導体記憶装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の半導体装置は、半導体基板に形成されたトレンチと、このトレンチに埋込み形成されると共に重水素が含有された多結晶シリコン層と、トレンチに隣接した半導体基板の表面に形成されたＭＯＳ型のセルトランジスタとを具備したことを特徴としている。
また、本発明の半導体装置は、トレンチキャパシタと、このトレンチキャパシタに一方の拡散層が電気的に接続されたＭＯＳ型のセルトランジスタと、セルトランジスタの他方の拡散層とこのセルトランジスタの上方に形成される上層配線との間を電気的に導通するコンタクトプラグであって、多結晶シリコンに重水素が含有された原料により形成されたコンタクトプラグとを具備したことを特徴としている。
【００１０】
また、本発明の半導体装置の製造方法は、半導体基板表面にゲート絶縁膜を形成する工程と、半導体基板表面より下にトレンチを形成する工程と、重水素が含有された原料ガスによりトレンチに多結晶シリコン層を埋込み形成する工程とを備えたことを特徴としている。
本発明の半導体装置の製造方法は、トレンチキャパシタと、このトレンチキャパシタに一方の拡散層が電気的に接続されたＭＯＳ型のセルトランジスタとを備えたトレンチ型のＤＲＡＭによる半導体記憶装置の製造方法において、重水素が含有された原料ガスにより多結晶シリコンからなるコンタクトプラグをセルトランジスタの他方の拡散層の上部に形成する工程とを備えたことを特徴としている。
【発明の効果】
【００１１】
本発明の半導体記憶装置によれば、半導体基板表面より上層の多層構造を形成する際に熱処理が行われたとしてもセルトランジスタのホットキャリア耐性の悪化を抑制することができるようになる。
【発明を実施するための最良の形態】
【００１２】
本発明の一実施形態について図１ないし図１７を参照しながら説明する。図１および図２は、半導体記憶装置としてのトレンチ型のＤＲＡＭ半導体記憶装置の縦断側面図および平面図を模式的に示している。本実施形態においては、Ｐ型のシリコン半導体基板１（半導体基板に相当）にメモリセル領域を形成した例を示すが、必要に応じてＰウェル領域に形成しても良いし、逆導電型の半導体基板もしくは逆導電型のウェル領域に形成しても良い。
【００１３】
＜構成について＞
図２は、ＤＲＡＭ半導体記憶装置におけるメモリセルの配置状態を模式的な平面図により示している。また図１は、ＤＲＡＭ半導体記憶装置におけるメモリセルの内部構造を図２のＸ−Ｘ線に沿う模式的な縦断側面図により示している。図２に示すように、トレンチ型のＤＲＡＭ半導体記憶装置１は、シリコン半導体基板２にメモリセル３が複数配列されたメモリセル領域を備えている。このメモリセル領域においては、トレンチ４が千鳥足状に配設されており、このトレンチ４は楕円形状に形成されている。メモリセル３Ａおよび３Ｂは点対称および線対称に配設されており、これらの各メモリセル３Ａおよび３Ｂの構造は同様であるため、以下、ある１つの単位メモリセル３Ａの構成について説明し、隣接する単位メモリセル３Ｂの構成については、図中に同一構成については同一符号を付すか、もしくは添え字「Ｂ」を付して必要に応じて説明を省略する。
【００１４】
この図１に示すように、メモリセル３Ａは、トレンチキャパシタＣＡおよびＭＯＳ型のセルトランジスタＴｒＡにより構成されている。半導体基板２には、深いトレンチ４（溝部）が形成されており、このトレンチ４の底部側に位置してトレンチキャパシタＣＡが形成されている。尚、トレンチ４は、図２に示すように楕円形状に形成されている。
以下、トレンチキャパシタの構成について説明する。
【００１５】
トレンチ４の外周には、当該トレンチ４のある所定の高さまでプレート拡散層５が形成されている。このプレート拡散層５は、メモリセル３Ａを構成するトレンチキャパシタＣＡのプレート電極として機能する。トレンチ４の内面で且つプレート拡散層５上には、キャパシタ絶縁膜６が形成されている。このキャパシタ絶縁膜６は、ＳｉＮ−ＳｉＯ2膜またはＡｌ2Ｏ3−ＳｉＯ2膜、またはＨｆＯ2−ＳｉＯ2膜等により形成されており、トレンチキャパシタＣＡの両プレート電極分離用の絶縁膜として機能する。
【００１６】
トレンチ４の内面且つキャパシタ絶縁膜６の上には、第１の多結晶シリコン層７が形成されている。この第１の多結晶シリコン層７は、多結晶シリコンに重水素Ｄが含有された原料により形成されておりトレンチキャパシタＣＡのプレート電極として機能する。
キャパシタ絶縁膜６の上部には、側壁絶縁膜８がトレンチ４の内周面に形成されている。この側壁絶縁膜８は、縦型寄生トランジスタのリーク電流を抑制するために形成される。この側壁絶縁膜８の内側には、第２の多結晶シリコン層９が形成されている。この第２の多結晶シリコン層９も同様に、多結晶シリコンに重水素Ｄが含有された原料により形成されている。第１の多結晶シリコン層７の上方および第２の多結晶シリコン層９の上側部には素子分離領域１０（ＳＴＩ（Shallow Trench Isolation）が形成されている。図１に示すように、この素子分離領域１０は、トレンチキャパシタＣＡを挟んでセルトランジスタＴｒＡが形成される側とは逆側に形成され、メモリセル３ＡのトレンチキャパシタＣＡが、隣接した他のメモリセル３ＢのトレンチキャパシタＣＢとの間で電気的に絶縁分離するように形成されている。また、この素子分離領域１０は、この素子分離領域１０上を通過するワード配線ＷＬとも電気的に絶縁分離する機能を有している。
【００１７】
この素子分離領域１０の底部に位置してシリコン窒化膜１１が形成されている。このシリコン窒化膜１１は、水素の拡散を抑制するための水素拡散抑制膜として機能する。シリコン半導体基板２の表面より下で、且つ、シリコン窒化膜１１の上部にはシリコン酸化膜１２が形成されており、素子分離膜として機能するようになっている。
また、トレンチ４内部で且つ第２の多結晶シリコン層９の上部には、第３の多結晶シリコン層１３が形成されている。この第３の多結晶シリコン層１３もまた同様に、重水素Ｄを含む原料により多結晶シリコン層が形成されている層である。このようにしてトレンチキャパシタＣＡは、第１ないし第３の多結晶シリコン層７，９，１３、プレート拡散層５、およびキャパシタ絶縁膜６を備えて構成されている。
【００１８】
セルトランジスタＴｒＡは、トレンチキャパシタＣＡに対して隣接して配設されると共に電気的に接続するようにトレンチ４の所定方向側に形成されている。また、トレンチ４に埋め込まれた第３の多結晶シリコン層１３とトレンチ４の外周におけるセルトランジスタＴｒＡとの界面にはストラップ部１４が形成されている。このストラップ部１４は、ドナー型の不純物が第３の多結晶シリコン層１３から外方拡散されることによりトレンチ４の上部外周のセルトランジスタＴｒＡ側に形成される。
【００１９】
セルトランジスタＴｒＡは、ワード線ＷＬＡとしても機能するゲート電極１５、ｎ型の一方および他方の拡散層１６および１７（ソース／ドレイン拡散層）、ゲート酸化膜１８（ゲート絶縁膜）を備えている。ゲート電極１５は、多結晶シリコンやシリサイドにより形成されている。一方の拡散層１６には、トレンチキャパシタＣＡを構成する第３の多結晶シリコン層１３が接続されている。
【００２０】
また、他方の拡散層１７には、コンタクトプラグ１９が接続されており、当該コンタクトプラグ１９を介して上層側のビット線２０（本発明の上層配線に相当）が接続されている。このコンタクトプラグ１９は、拡散層１７およびビット線２０を電気的に導通するように形成されている。また、ゲート電極１５を覆うようにゲート側壁絶縁膜２１が形成されている。さらに、ビット線２０とメモリセル３Ａを電気的に絶縁分離するように層間絶縁膜２２が形成されている。このようにしてメモリセル３Ａが構成されており、図２に示すように、複数のメモリセル３Ａ，３Ｂ…が千鳥足状に配設されている。尚、図２において、アクティブエリアＡＡＡおよびＡＡＢは、それぞれ、メモリセル３Ａおよび３Ｂの活性領域を示している。
【００２１】
＜製造方法について＞
以下、このように構成されるトレンチ型のＤＲＡＭ半導体記憶装置の製造方法について図３ないし図１７を参照しながら説明する。図３ないし図１７は、製造方法の一連の流れを断面図により模式的に示している。
まず図３に示すように、シリコン半導体基板２上にシリコン酸化膜１８を形成し、この上にシリコン窒化膜２３を堆積する。また、このシリコン窒化膜２３上にＢＳＧ（Boron Silicate Glass）膜２４を堆積し、この上にハードマスクとして機能するＴＥＯＳ膜２５を堆積する。さらに図４に示すように、ＴＥＯＳ膜２５上に深いトレンチを形成するためのフォトレジスト（図示せず）を塗布してリソグラフィ技術によりパターン形成し、異方性エッチングによりシリコン酸化膜２８，シリコン窒化膜２３，ＢＳＧ膜２４およびＴＥＯＳ膜２５をエッチングしトレンチ４を形成した後、レジストパターンを除去する。
【００２２】
レジストパターンを除去した後、図５に示すように、ＢＳＧ膜２４およびＴＥＯＳ膜２５をマスクとして異方性エッチングによりシリコン半導体基板２を所定の深さまでエッチングすることにより深いトレンチ４を形成する。次に、ＴＥＯＳ膜２５およびＢＳＧ膜２４を除去する。
さらに、図６に示すように、トレンチ４の下端部から所定の高さ（深さ）までトレンチ４の内面に不純物がドープされたシリカガラス２６を堆積し、このシリカガラス２６をＴＥＯＳ膜（図示せず）で覆い、高温で熱処理することによりトレンチ４の外側面にトレンチキャパシタＣのプレート拡散層５を形成する。
【００２３】
その後、トレンチ４内のＴＥＯＳ膜およびシリカガラス２６を除去し洗浄した後、図７に示すように、キャパシタ絶縁膜６（誘電体膜）を形成する。そして、このキャパシタ絶縁膜６の内側に重水素を含有する原料、例えばシラン系ガス（ＳｉＤ4）等により気相化学成長（ＣＶＤ）させることにより第１の多結晶シリコン層７を形成する。この第１の多結晶シリコン層７は、減圧ＣＶＤ法や常圧ＣＶＤ法により形成される。これらの第１の多結晶シリコン層７およびプレート拡散層５がトレンチキャパシタＣＡの両プレート電極として機能する。
【００２４】
さらに、図７に示すように、第１の多結晶シリコン層７およびキャパシタ絶縁膜６をプレート拡散層５の上部まで異方性エッチングもしくは等方性エッチングにより除去し、その上に等方的に絶縁膜２７を形成する。この絶縁膜２７は、ＴＥＯＳ膜により形成されている。そして、図８に示すように、第１の多結晶シリコン層７の上部に形成された絶縁膜２７を異方性エッチングにより除去する。したがって、絶縁膜２７がトレンチ４の内側壁に残存することにより側壁絶縁膜８として形成される。
【００２５】
図９に示すように、第１の多結晶シリコン層７の上部に重水素を含有する多結晶シリコンからなる第２の多結晶シリコン層９を埋込み形成し、図１０に示すように、シリコン半導体基板２の表面より少し深い位置まで第２の多結晶シリコン層９をエッチングする。さらに、図１１に示すように、第２の多結晶シリコン層９が形成された上部のトレンチ４内の側壁絶縁膜８を等方性エッチングにより選択的に除去し、第２の多結晶シリコン層９および側壁絶縁膜８の上部にドナー型の不純物がドープされると共に重水素を含有する多結晶シリコンからなる第３の多結晶シリコン層１３を形成し、シリコン半導体基板２の表面付近までエッチバックする。
【００２６】
さらに、レジスト（図示せず）を塗布しリソグラフィ技術によりレジストパターンを形成した後、図１２に示すように、異方性エッチングにより第２および第３の多結晶シリコン層９および１３や側壁絶縁膜８に溝部２８を加工する。この加工工程においては、隣接する各メモリセル３Ａおよび３Ｂのトレンチ４および４の対向面側に素子分離領域１０用の穴として溝部２８をシリコン半導体基板２の表面から所定の深さまで形成する。このとき第３の多結晶シリコン層１３は、トレンチキャパシタＣＡに対して自己のメモリセル３Ａを形成するセルトランジスタＴｒＡの一方の拡散層１６の方向側のみに残存するようになり、隣接するメモリセル３Ｂのトレンチ４側（非セルトランジスタ側）には残存しない。
【００２７】
そして、図１３に示すように、溝部２８にシリコン窒化膜１１を等方的に形成する。このとき、シリコン窒化膜１１は、シリコン半導体基板２の露出側壁部２ａ、第３の多結晶シリコン層１３の上部１３ａおよび側部１３ｂ（上側部）、第２の多結晶シリコン層９の側部９ａ及び上部９ｂ（上側部）、側壁絶縁膜８の上部８ａを覆うように厚さ５［ｎｍ］〜４０［ｎｍ］の範囲により形成される。このシリコン窒化膜１１を、重水素を包含するように形成することが望ましい。尚、シリコン窒化膜１１を重水素の拡散を抑制する膜として形成するようにしたが、水素の拡散を抑制する拡散抑制膜として機能すればどのような膜により形成しても良い。
【００２８】
そして、図１４に示すように、このシリコン窒化膜１１の上部にＴＥＯＳ膜１２を堆積する。さらに図１５に示すように、ＴＥＯＳ膜１２およびシリコン窒化膜１１をシリコン半導体基板２の表層付近（所定深さ）までエッチバックし、トレンチ４形成用のハードマスク材として使用したシリコン窒化膜２３を除去する。
そして、図１６に示すように、セルトランジスタＴｒＡのしきい値（スレッショルド電圧）調整用にトレンチ４の上方から不純物（例えばＧｅなど）をトレンチ４上側部に形成される拡散層１６側の界面部にイオン注入し、さらに高温で熱処理を行うことにより第３の多結晶シリコン層１３からドナー型の不純物（例えば、リンや砒素など）を外方拡散させストラップ部１４を形成する。このストラップ部１４は、セルトランジスタＴｒ１の拡散層１６およびトレンチキャパシタＣＡ間の電気抵抗抑制のために形成される。
【００２９】
その後、図１７に示すように、シリコン酸化膜１８上や素子分離領域２１上にセルトランジスタＴｒＡおよびＴｒＢ等のゲート電極１５を形成すると共にソース／ドレイン拡散層１６を形成し、さらに側壁絶縁膜２１を形成する。このとき、セルトランジスタＴｒＡのソース／ドレイン拡散層１６が第３の多結晶シリコン層１３と接続するように形成される。
【００３０】
さらに、図１に示すように、ゲート電極１５を覆うようにゲート側壁絶縁膜２１を形成すると共に、その上部に層間絶縁膜２２を形成する。この層間絶縁膜２２をエッチング加工することによりセルトランジスタＴｒＡの他方の拡散層１７の上部の層間絶縁膜２２を除去することでコンタクトホール２８を形成し、重水素を含有するように多結晶シリコンからなるコンタクトプラグ１９を埋込み形成する。さらに、コンタクトプラグ１９の上部にＴｉ（チタン）膜やＷ（タングステン）膜等からなる上層配線２０を形成する。これにより他方の拡散層１７と上層配線２０との間がコンタクトプラグ１９により電気的に導通するようになる。
【００３１】
このようにコンタクトプラグ１９を形成した後に不純物活性化用の熱処理が行われる。熱処理が行われることによりダングリングボンドが重水素で終端されるようになる。この熱処理は、コンタクトプラグ１９を形成した後に不純物活性化用に行われる熱処理以外にも、拡散層の不純物活性化に係る熱工程、上部配線２０のバリアメタル形成時の熱工程、さらにアルミ配線形成時に行われる熱工程などがあり、これらの熱処理によりシリコン−シリコン酸化膜界面における重水素結合が切断される虞があるが、本実施形態においては、第１ないし第３の多結晶シリコン層７，９および１３に重水素が含有されているため、継続的にシリコン−シリコン酸化膜界面に重水素が供給されるようになる。
【００３２】
この詳細な作用について図１を参照しながら説明する。
第１ないし第３の多結晶シリコン層７，９および１３やコンタクトプラグ１９は、重水素が含有された多結晶シリコンの原料ガス（ＳｉＤ４ガス）により形成されている。ゲート電極１５を形成した後、例えば上層配線２０を形成した後に熱処理が行われると、特に第１ないし第３の多結晶シリコン層７，９，１３に含有された重水素Ｄは、拡散層１６側に拡散されることになる。すなわち、素子分離領域１０の底部に位置してシリコン窒化膜１１が形成されるため、シリコン窒化膜１１より上方に形成された素子分離領域１０（シリコン酸化膜：ＴＥＯＳ膜）に対する拡散が抑制されると共に、メモリセル３Ａ側から他のメモリセル３Ｂ側に対する拡散が抑制される。したがって、重水素Ｄが拡散層１６側に選択的に効率良く拡散されるようになる。すると、ゲート絶縁膜１８とシリコン半導体基板２の拡散層１６との間の界面に存在するダングリングボンドが重水素Ｄで終端されるようになる。
【００３３】
また、例えば上層配線２０を形成した後熱処理が行われると、コンタクトプラグ１９に含有した重水素は、シリコン半導体基板２に拡散されるようになる。このとき、他方の拡散層１７を介してゲート絶縁膜１８とシリコン半導体基板２に形成された拡散層１７との界面に拡散されるようになり、ゲート絶縁膜１８とシリコン半導体基板２の拡散層１７の界面に存在するダングリングボンドが重水素Ｄで終端されるようになる。
【００３４】
尚、ゲート絶縁膜１８の形成直後やコンタクトホール２８の形成直後に重水素雰囲気中でアニールすることにより重水素をシリコン−シリコン酸化膜の界面に導入しダングリングボンドを重水素原子で終端することも考えられるが、後工程で行われる熱処理によりＳｉ−Ｄ結合が切断されホットエレクトロン効果によりホットキャリア耐性が再び劣化するようになるため好ましくない。本実施形態では、ＤＲＡＭのメモリセルを作成する際に第１ないし第３の多結晶シリコン層７，９，１３やコンタクトプラグ１９に重水素を含む原料（ＳｉＤ４系ガス）を使用してＣＶＤ法により形成している。トレンチキャパシタＣ１，Ｃ２…はメモリセル領域内において３０％程度の面積比を占有しており、メモリセル領域内に十分大きな体積を占有している。このため、特に後工程において熱処理が行われることにより重水素Ｄが拡散層１６および１７（シリコン）−ゲート絶縁膜１８（シリコン酸化膜）界面のＳｉ−Ｄ結合が崩壊したとしても、ゲート絶縁膜１８の界面に継続的に重水素を供給することができるようになり、Ｓｉ−Ｄ結合を維持することができる。
【００３５】
このような実施形態によれば、シリコン半導体基板２の表面より下層の第１ないし第３の多結晶シリコン層７，９，１３を形成するときに重水素を含有した原料ガスにより形成し、さらにコンタクトプラグ１９を形成するときに重水素を含有した原料ガスにより形成しているため、シリコン半導体基板２の表面より上層の多層構造を形成した後に後工程で熱処理が行われ重水素とシリコンの結合が切断されたとしても、シリコン半導体基板２のソース／ドレイン拡散層１６および１７とゲート絶縁膜１８との間の界面に継続的に重水素を供給することができるようになり、セルトランジスタＴｒＡ，ＴｒＢの諸特性の劣化を抑制することができる。
【００３６】
また、素子分離領域１０の底部側に重水素を含有する原料によりシリコン窒化膜１１を形成したので、素子分離領域１０側に対する重水素拡散を抑制することができ、ゲート絶縁膜１８−拡散層１６および１７の界面に効率良く重水素を供給できるようになる。
（他の実施形態）
本発明は、前記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
【００３７】
第１ないし第３の多結晶シリコン層７，９，１３、コンタクトプラグ１９の全層に重水素を含有して形成した実施形態を示したが、少なくとも何れか１つの層に重水素を含有して形成されていれば良い。図１８に示すように、素子分離領域１０の下部側に重水素を含有したシリコン窒化膜１１を形成しなくても良い。汎用，特定用途のＤＲＡＭ、混載ＤＲＡＭに適用することができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施形態を示す模式的な断面図
【図２】メモリセルの配設状態を示す模式的な平面図
【図３】一製造工程を示す模式的断面図（その１）
【図４】一製造工程を示す模式的断面図（その２）
【図５】一製造工程を示す模式的断面図（その３）
【図６】一製造工程を示す模式的断面図（その４）
【図７】一製造工程を示す模式的断面図（その５）
【図８】一製造工程を示す模式的断面図（その６）
【図９】一製造工程を示す模式的断面図（その７）
【図１０】一製造工程を示す模式的断面図（その８）
【図１１】一製造工程を示す模式的断面図（その９）
【図１２】一製造工程を示す模式的断面図（その１０）
【図１３】一製造工程を示す模式的断面図（その１１）
【図１４】一製造工程を示す模式的断面図（その１２）
【図１５】一製造工程を示す模式的断面図（その１３）
【図１６】一製造工程を示す模式的断面図（その１４）
【図１７】一製造工程を示す模式的断面図（その１５）
【図１８】本発明の他の実施形態を示す図１相当図
【符号の説明】
【００３９】
図面中、４はトレンチ、７は第１の多結晶シリコン層、９は第２の多結晶シリコン層、１０は素子分離領域、１１はシリコン窒化膜（水素拡散抑制膜）、１３は第３の多結晶シリコン層、１６は一方の拡散層、１７は他方の拡散層、１８はゲート絶縁膜、１９はコンタクトプラグ、２０は上部配線、２８はコンタクトホールを示す。
【図１】
2005317644.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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