(57)【要約】【課題】  信号配線の伝播遅延時間誤差を抑制可能な自動配線システムを提供する。【解決手段】  信号配線22の複数の設計要素を保存する配線情報記憶装置7と、信号配線22に隣接したシールド配線32, 34と信号配線22との間隔が、複数の設計要素及び複数の設計要素の加工誤差を用いた組み合わせに対して得られるそれぞれの伝播遅延時間の差が最小となるような抑制間隔を基に信号配線及びシールド配線を敷設する配線敷設装置2とを備える。【選択図】    図１
2005317754.tif 000002
【特許請求の範囲】
【請求項１】
信号配線の複数の設計要素を保存する配線情報記憶装置と、
前記信号配線に隣接したシールド配線と前記信号配線との間隔が、前記複数の設計要素及び前記複数の設計要素の加工誤差を用いた組み合わせに対して得られるそれぞれの伝播遅延時間の差が最小となるような抑制間隔を基に前記信号配線及び前記シールド配線を敷設する配線敷設装置
とを備えることを特徴とする自動配線システム。
【請求項２】
前記複数の設計要素と前記抑制間隔との関係を示すテーブルを備えることを特徴とする請求項１に記載の自動配線システム。
【請求項３】
抑制間隔算出部が、信号配線の複数の設計要素を取得するステップと、
前記抑制間隔算出部が、前記信号配線と隣接したシールド配線と前記信号配線との間隔が、前記複数の設計要素及び前記複数の設計要素の加工誤差を用いた組み合わせに対して得られるそれぞれの伝播遅延時間の差を最小とする値を抑制間隔として算出し、データ記憶装置に格納するステップと、
配線敷設装置が前記信号配線を敷設するステップと、
前記配線敷設装置が、前記データ記憶装置に格納された前記抑制間隔を基に前記シールド配線を敷設するステップ
とを含むことを特徴とする自動配線方法。
【請求項４】
テーブル作成部が、前記複数の設計要素と前記抑制間隔との関係を示すテーブルを作成するステップを更に含むことを特徴とする請求項３に記載の自動配線方法。
【請求項５】
近似関数算出部が、前記テーブルを基に、前記複数の設計要素を変数とし、前記抑制間隔を近似する近似関数を算出するステップを更に備えることを特徴とする請求項４に記載の自動配線方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路の配線技術に係り、特に信号配線の伝播遅延時間誤差を抑制可能な自動配線システム及び自動配線方法に関する。
【背景技術】
【０００２】
半導体集積回路の動作の高速化に伴い、半導体集積回路の設計の際には信号配線の信号伝播遅延を正確に制御することの重要性が高まっている。伝播遅延の要因としては、信号配線の配線抵抗、配線容量、及び隣接する信号配線との間に生じるカップリング容量が挙げられる。そのため、タイミングの正確さが求められる信号配線には、高位電源あるいは低位電源に接続されたシールド配線を信号配線に隣接して敷設することにより、カップリング容量に起因する伝播遅延予測誤差を抑制する手法がとられている。また、信号配線に対してシールド配線を自動的に敷設するために、信号配線の配線幅及び配線間隔等に関する物理的制約条件が記述されたファイルをあらかじめ用意し、ファイルを参照してシールド配線を敷設する方法（例えば特許文献1参照。）が提案されている。
【０００３】
しかし信号配線の物理的制約条件を考慮してシールド配線を敷設しても、上下の配線層に存在する配線のカップリング容量に起因する遅延予測誤差を無くすことはできない。例えば、シールド配線を信号配線に近づけすぎると、加工誤差に起因する配線容量の変動が大きくなり、伝搬遅延の予測精度が低下する。反対に、シールド配線と信号配線の間隔を遠ざけすぎても、信号配線と上下の配線層に存在する配線との間のカップリング容量が増加し、上下の配線層の配線密度のばらつきによる配線容量の変動が大きくなり、伝搬遅延の予測精度が低下する。このように伝播遅延時間は予測値に対し誤差を有し、これを「伝播遅延時間誤差」という。近年、半導体集積回路の動作の高速化に伴い、伝播遅延時間誤差によるタイミング制約違反が問題となっており、半導体集積回路の設計段階から加工誤差等を考慮し伝播遅延時間誤差を抑制することが可能なシステムが望まれていた。
【特許文献１】特開2000-322462号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
本発明は、信号配線の伝播遅延時間誤差を抑制可能な自動配線システム及び自動配線方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明の第1の特徴は、（イ）信号配線の複数の設計要素を保存する配線情報記憶装置と、（ロ）信号配線に隣接したシールド配線と信号配線との間隔が、複数の設計要素及び複数の設計要素の加工誤差を用いた組み合わせに対して得られるそれぞれの伝播遅延時間の差が最小となるような抑制間隔を基に信号配線及びシールド配線を敷設する配線敷設装置とを備える自動配線システムであることを要旨とする。
【０００６】
本発明の第2の特徴は、（イ）抑制間隔算出部が信号配線の複数の設計要素を取得するステップと、（ロ）抑制間隔算出部が、信号配線と隣接したシールド配線と前記信号配線との間隔が、複数の設計要素及び複数の設計要素の加工誤差を用いた組み合わせに対して得られるそれぞれの伝播遅延時間の差を最小とする値を抑制間隔として算出し、データ記憶装置に格納するステップと、（ハ）配線敷設装置が信号配線を敷設するステップと、（ニ）配線敷設装置がデータ記憶装置に格納された抑制間隔を基にシールド配線を敷設するステップとを含む自動配線方法であることを要旨とする。
【発明の効果】
【０００７】
本発明によれば、信号配線の伝播遅延時間誤差を抑制可能な自動配線システム及び自動配線方法を提供することができる。
【発明を実施するための最良の形態】
【０００８】
（第1の実施の形態）
図1に示す第1の実施の形態に係る自動配線システムは、配線情報記憶装置7、抑制間隔算出部58を有する中央処理装置(CPU)1、及び配線敷設装置2を備える。
【０００９】
配線情報記憶装置7は、図2及び図3に示す半導体集積回路における信号配線22の複数の設計要素を保存する。具体的には、図2及び図3に示す半導体集積回路は、下層配線層42、下層配線層42上に配置された絶縁膜101、絶縁膜101上に敷設された信号配線22、信号配線22の長手方向に沿って信号配線22の両側に隣接して絶縁膜101上にそれぞれ敷設されたシールド配線32, 34、絶縁膜101上に配置された絶縁膜103、及び絶縁膜103上に敷設された上層配線層44を有する。図1に示す配線情報記憶装置7は、図2及び図3に示す信号配線22の「複数の設計要素」として配線長l、配線幅w、配線厚さt、抵抗率ρ、信号配線22とシールド配線32, 34との配線間隔s、信号配線22と下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、及び絶縁膜101, 103の絶縁膜誘電率εのそれぞれを保存する。
【００１０】
抑制間隔算出部58は、図2及び図3に示した信号配線22とシールド配線32、及び信号配線22とシールド配線34の配線間隔sが、複数の設計要素(l, w, t, h1, h2, v1, v2, ρ, ε)及び複数の設計要素(l, w, t, h1, h2, v1, v2, ρ, ε)の加工誤差及び変動を用いた組み合わせに対して得られるそれぞれの伝播遅延時間Tdの差を最小とする値を抑制間隔soptとして算出する。ここで、抑制間隔算出部58が抑制間隔soptを算出する方法の一例を説明する。
【００１１】
図2及び図3に示した信号配線22の伝播遅延時間Tdは、信号配線22の配線抵抗R及び配線容量Cのそれぞれを変数とする関数d(R, C)で表される。ここで配線抵抗Rは、信号配線22の設計要素である配線長l、配線幅w、配線厚さt及び抵抗率ρのそれぞれを変数とする配線抵抗関数R(l, w, t, ρ)で表される。また信号配線22の配線容量Cは、信号配線22の設計要素である配線長l、配線幅w、配線厚さt、シールド配線32, 34との配線間隔s、下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の絶縁膜誘電率εのそれぞれを変数とする配線容量関数C(l, w, t, h1, h2, v1, v2, ε, s)で表される。よって、伝播遅延時間Tdの関数d(R, C)は、関数d(l, w, t, h1, h2, v1, v2, ρ, ε, s)で表される。
【００１２】
ここで、関数d(l, w, t, h1, h2, v1, v2, ρ, ε, s)のs以外の変数l, w, t, h1, h2, v1, v2, ρ, εに配線情報記憶装置7に保存されているそれぞれの設計値を代入すれば、配線間隔sを変数とする伝播遅延時間Tdの関数d(s)が一意に導かれる。しかし、半導体集積回路製造時には信号配線22の配線幅w、配線厚さt、層間距離h1, h2のそれぞれには図4及び図5に示すように加工誤差α, β, γが生じ、それぞれの加工誤差の値は一定の範囲で変動する。また、下層配線層42の配線密度v1及び上層配線層44の配線密度v2も信号配線22の配置位置によって一定の範囲δで変動する。よって抑制間隔算出部58は、関数d(l, w, t, h1, h2, v1, v2, ρ, ε, s)の変数l, ρ, εにはそれぞれ配線長l、抵抗率ρ及び絶縁膜誘電率εの設計値と、変数w, t, h1, h2のそれぞれには配線幅w、配線厚さt、下層配線層42及び上層配線層44との層間距離h1, h2のそれぞれの設計値に予測誤差を加味したw+α, t+β, h1+γ, h2-βを代入する。また変数v1, v2のそれぞれにも配線密度v1及びv2のとりうる一定の範囲δを考慮した値を代入する。なお、加工誤差α, β, γ及び下層配線層42の配線密度v1及び上層配線層44の配線密度v2のとりうる範囲δのそれぞれは独立して一定の範囲で変動するため、加工誤差α, β, γ及び範囲δの組み合わせは複数考えられる。そのため、抑制間隔算出部58は予測しうる加工誤差α, β, γ及び範囲δの複数の組み合わせのそれぞれに対して、信号配線22の伝播遅延時間Tdの関数df,1(s), df,2(s), df,3(s), …, df,n(s)を導く。ここでnは加工誤差α, β, γ及び範囲δの組み合わせ数である。さらに抑制間隔算出部58は、複数の関数df,1(s), df,2(s), df,3(s), …, df,n(s)のそれぞれの値が図6に示すように互いに最も近くなるときの配線間隔sの値soptをニュートン法等の漸近的計算法により算出し、これを図2及び図3に示した信号配線22の伝播遅延時間誤差を抑制する抑制間隔soptと定義する。
【００１３】
また抑制間隔算出部58は信号配線22の配線長l、 配線幅w、配線厚さt、抵抗率ρ, 下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の誘電率εの設計値の複数の組み合わせのそれぞれについて抑制間隔soptを算出する。信号配線22の配線長l、 配線幅w、配線厚さt、抵抗率ρ, 下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の誘電率εのそれぞれの設計値は、実際の半導体集積回路の製造において使用しうる3, 4通りの値を仮定すればよい。また配線長l、 配線幅w、配線厚さt、抵抗率ρ、下層配線層42及び上層配線層44との層間距離h1, h2、 絶縁膜101, 103の誘電率εのそれぞれの設計値のうち、soptへの影響が小さいものは、定数として単一の値としてもよく、あるいは2, 3通りの値を仮定しても良い。
【００１４】
図1に示す配線敷設装置2は、図7及び図8に示すように、信号配線22と、信号配線22に対して抑制間隔算出部58が算出した抑制間隔soptをおいてシールド配線32, 34のそれぞれを半導体集積回路が製造される基板上に敷設する。
【００１５】
また図1に示す自動配線システムのCPU1はテーブル作成部53を備える。テーブル作成部53は、抑制間隔算出部58が算出した信号配線22の複数の設計要素である配線長l、 配線幅w、配線厚さt、抵抗率ρ, 下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の絶縁膜誘電率εの設計値の複数の組み合わせと、それぞれの組み合わせに対応する抑制間隔soptの関係を示すテーブルを作成する。テーブル作成部53は、作成したテーブルをテーブル記憶装置54に保存する。
【００１６】
さらに図1に示す自動配線システムは、接続情報記憶装置6、設計制約記憶装置9、データ記憶装置57、入力装置59、及び表示装置8を備え、CPU1は物理設計部55、敷設装置制御部56、及びタイミング整合部5を備える。
【００１７】
接続情報記憶装置6は、半導体集積回路が作製される基板上に配置されるマクロセル、一般論理セル及び入出力セル等のそれぞれの電気的な接続関係及びタイミング制約等を記述したネットリストを保存する。
【００１８】
設計制約記憶装置9は、基板の大きさ及び外部の入出力配線との基板上のおける接続位置、基板に配置されるマクロセル及び一般論理セルの消費電力等の電気特性、論理特性、タイミング特性、物理形状及び端子位置、配線層及びビアの抵抗率ρ等の電気特性、絶縁膜の誘電率ε及びビアの最小面積等の設計制約情報を保存する。
【００１９】
物理設計部55は、接続情報記憶装置6に保存されているネットリストと設計制約記憶装置9に保存されている設計制約情報を読み出し、基板上におけるマクロセル、一般論理セル、電源配線及び図2及び図3に示した信号配線22等の配置位置を決定し、半導体集積回路の設計データを作成する。物理設計部55により作成された設計データは配線情報記憶装置7に保存される。
【００２０】
敷設装置制御部56は配線敷設装置2にマクロセル、一般論理セル、電源配線、図2及び図3に示した信号配線22及びシールド配線32, 34等の基板上への敷設を指示する。
【００２１】
図1に示すタイミング整合部5は、基板上に配置されたマクロセル、一般論理セル、電源配線及び図2及び図3に示した信号配線22等のタイミング解析を行い、タイミング制約を満たすか否かの判定を行い、信号配線22と併走するシールド配線32, 34が必要か否か判断する。
【００２２】
入力装置59としては、例えばキーボード、マウスやボイスデバイス等が使用可能である。表示装置8は、基板上におけるマクロセル、一般論理セル、電源配線、図2及び図3に示した信号配線22及びシールド配線32, 34等の配置位置情報を画像表示する。データ記憶装置57は、CPU1による演算結果を逐次格納する。バス10は、CPU1と接続情報記憶装置6、配線情報記憶装置7、テーブル記憶装置54、設計制約記憶装置9、データ記憶装置57、配線敷設装置2、入力装置59及び表示装置8とを接続する。
【００２３】
次に、図1に示した自動配線システムを利用した第1の実施の形態に係る自動配線方法を、図9に示すフローチャートを用いて説明する。
【００２４】
(a) ステップS100において、図1に示した抑制間隔算出部58は配線情報記憶装置7に保存されている図2及び図3に示した信号配線22の複数の設計要素である配線長l、配線幅w、配線厚さt、抵抗率ρ, 下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の誘電率εのそれぞれの複数の設計値を読み出す。さらにステップS101で、抑制間隔算出部58は読み出した複数の設計要素及び設計要素の加工誤差及び範囲δを用いた組み合わせに対して得られるそれぞれの伝播遅延時間Tdの差を最小とする値を抑制間隔soptとして算出する。
【００２５】
(b) ステップS102でテーブル作成部53は、信号配線22の配線長l、 配線幅w、配線厚さt、抵抗率ρ, 下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の誘電率εの設計値の複数の組み合わせと、それぞれの組み合わせに対応する抑制間隔算出部58が算出した抑制間隔soptとの関係を示すテーブルを作成する。テーブル作成部53は、作成したテーブルをテーブル記憶装置54に保存する。
【００２６】
(c) ステップS201において、図１に示した物理設計部55はフロアプランニングを行う。具体的には、物理設計部55は、接続情報記憶装置6に保存されているネットリスト及びタイミング制約と、設計制約記憶装置9に保存されている半導体集積回路が製造される基板の形状及び入出力端子の位置情報、入出力セル、マクロセル及び一般論理セルの形状及び配置に関する設計制約情報を読み出し、基板上におけるマクロセルの配置位置及び一般論理セルの配置可能領域を決定する。また物理設計部55は、決定した配置位置及び配置可能領域の設計データを配線情報記憶装置7に保存する。なお、フロアプランニングは設計者が行ってもよい。
【００２７】
(d) ステップS202において、物理設計部55は、配線情報記憶装置7からマクロセルの配置位置及び一般論理セルの配置可能領域の設計データ、設計制約記憶装置9からマクロセル及び一般論理セルそれぞれの消費電力を読み出し、基板上におけるマクロセル及び一般論理セルに電力を供給する電源配線の敷設位置を決定する。物理設計部55は決定した電源配線の敷設位置の設計データを、配線情報記憶装置7に保存する。敷設装置制御部56は、配線情報記憶装置7に保存された電源配線の設計データを配線敷設装置2に与え、配線敷設装置2はマクロセル及び一般論理セルに電力を供給する電源配線を基板に敷設する。なお、電源配線の敷設は設計者が行ってもよい。
【００２８】
(e) ステップS203において、物理設計部55は、設計制約記憶装置9から一般論理セルの形状及びタイミング情報、配線情報記憶装置7から一般論理セルの配置可能領域、及び接続情報記憶装置6から入出力セル、マクロセル及び一般論理セルの接続情報及びタイミング制約を読み出し、基板上の配置可能領域における一般論理セル及びマクロセルの配置位置を決定する。物理設計部55は一般論理セル及びマクロセルの配置位置の設計データを配線情報記憶装置7に保存する。敷設装置制御部56は、配線情報記憶装置7に保存された一般論理セル及びマクロセルの設計データを配線敷設装置2に与え、配線敷設装置2は一般論理セル及びマクロセルを基板上に配置する。
【００２９】
(f) ステップS204において、物理設計部55は、設計制約記憶装置9から図2及び図3に示した信号配線22に用いられる材料の抵抗率ρ等の電気的特性、ビアの最小面積の制約等の情報、接続情報記憶装置6から入出力セル、マクロセル及び一般論理セルの接続情報及びタイミング制約、及び配線情報記憶装置7から入出力セル、マクロセル及び一般論理セルの設計データを読み出し、基板上における図2及び図3に示した信号配線22の敷設位置を決定する。物理設計部55は信号配線22の敷設位置の設計データを配線情報記憶装置7に保存する。敷設装置制御部56は、配線情報記憶装置7に保存された信号配線22の設計データを配線敷設装置2に与え、配線敷設装置2は信号配線22を基板に敷設する。
【００３０】
(g) ステップS205において、タイミング整合部5は配線情報記憶装置7に保存された図2及び図3に示した信号配線22の設計データを読み出し、信号配線22がシールド配線32, 34を必要とするか否か判定する。シールド配線32, 34が必要ないと判定した場合は、ステップS208に進む。一方、シールド配線32, 34を必要とすると判定した場合は、ステップS206に進む。
【００３１】
(h) ステップS206において、敷設装置制御部56はテーブル記憶装置54に保存されているテーブルを読み出し、配線情報記憶装置7に保存されている信号配線22の配線長l、 配線幅w、配線厚さt、抵抗率ρ、下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、及び絶縁膜101, 103の誘電率εのそれぞれの設計値に対応する抑制間隔soptをテーブルから読み出す。なお信号配線22を実際に敷設する際の配線長l、 配線幅w、配線厚さt、抵抗率ρ、下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、及び絶縁膜101, 103の誘電率εのそれぞれに設計値に対応する値がテーブルにない場合には、テーブルに含まれる設計要素の組み合わせで設計値に近いものを複数抽出し、それぞれの組み合わせにおける抑制間隔soptの平均値を算出する等してもよい。
【００３２】
(i) ステップS207において、配線敷設装置2は、図7及び図8に示すようにステップS206で読み出された抑制間隔soptをおいて、信号配線22に対してシールド配線32, 34を絶縁膜101上に敷設する。図1に示した配線敷設装置2は、シールド配線32, 34の敷設位置を配線情報記憶装置7に保存する。
【００３３】
(j)ステップS208において、敷設装置制御部56は配線情報記憶装置7を参照し、基板上に未敷設の信号配線があるか否か判断する。未敷設の信号配線があると判定された場合は再びステップS204に戻る。一方、未敷設の信号配線がないと判定された場合は、信号配線の敷設処理を終了する。
【００３４】
(k) ステップS209において、図１に示したタイミング整合部5は図7及び図8に示した信号配線22の伝播遅延時間Tdについてタイミング解析を行い、信号配線経路がタイミング制約を満たしているか否かを判定する。タイミング整合部5が、信号配線22がタイミング制約を満たしていないと判断した場合は、ステップS210に進む。ステップS210において、図１に示した配線敷設装置2は図7及び図8に示した信号配線22及びシールド配線32, 34を絶縁膜101上から剥がした後、再びステップS103にもどり、物理設計部55は改めて信号配線22の敷設位置を決定する。一方、ステップS209においてタイミング整合部5が、信号配線22がタイミング制約を満たしていると判断した場合は、自動配線方法を終了する。
【００３５】
以上示したように、第1の実施の形態に係る自動配線システム及び自動配線方法によれば、図7及び図8に示したように、正確な遅延制御が必要な信号配線22に対して、伝播遅延時間誤差を抑制可能な抑制間隔soptをおいてシールド配線32, 34を敷設することが可能となる。抑制間隔soptは半導体集積回路製造時における図4及び図5に示した加工誤差α、β、γ、さらに下層配線層42の配線密度v1及び上層配線層44の配線密度v2のとりうる範囲δを考慮して算出されているため、図7及び図8に示す信号配線22の伝播遅延時間誤差は効果的に抑制されることとなる。そのため、図9のステップS209でタイミング制約違反と判定され、ステップS210で信号配線22を引き剥がし、ステップS204に戻ることによる設計のやり直し工程に必要であった時間を大幅に減少することが可能となる。また、伝播遅延時間誤差を抑制可能となることから、より高速に動作する半導体集積回路の設計及び製造を容易とすることが可能となる。
【００３６】
なお、図1に示したテーブル作成部53及びテーブル記憶装置54は独立したシステムを構成することとしてもよい。あるいは入力装置59からオペレータ等のノウハウを考慮した値をテーブル記憶装置54に入力可能としてもよい。
【００３７】
（第2の実施の形態）
図10に示す第2の実施の形態に係る自動配線システムが図1と異なるのは、CPU1が近似関数算出部51及び配線間隔計算部3を更に備え、近似関数記憶装置52がバス10を介してCPU1に接続されている点である。
【００３８】
近似関数算出部51は、信号配線22の配線長l, 配線幅w, 配線厚さt, 下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、抵抗率ρ、絶縁膜101, 103の絶縁膜誘電率εのそれぞれを変数x1, x2, ・・・・・, xmとして、（1）式の関数fminを仮定する。
【００３９】
【数１】
2005317754.tif 000003
【００４０】
ここで、mは変数x1, x2, ・・・・・, xmの数、a, bのそれぞれはa<bの制約を満たす自然数、pkj(1≦k≦m, a≦j≦b)は定数である。さらに近似関数算出部51はテーブル記憶装置54に保存されているテーブルを読み出し、fmin ≦soptの制約の下、(1)式に仮定された関数fmin と抑制間隔soptの近似誤差の二乗和が最小となる定数pkj(1≦k≦m, a≦j≦b)の値を一般化縮約勾配法等により求め、l, w, t, h1, h2, v1, v2, ρ, εのそれぞれを変数とし抑制間隔soptを近似する第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)を作成する。近似関数算出部51は、第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)を近似関数記憶装置52に保存する。
【００４１】
また近似関数算出部51は、（2）式の関数fmaxを仮定する。
【００４２】
【数２】
2005317754.tif 000004
【００４３】
ここで、qkj (1≦k≦m, a≦j≦b)は定数である。さらに近似関数算出部51はsopt≦fmaxの制約の下、(2)式に仮定されたfmaxと抑制間隔soptの近似誤差の二乗和が最小となる定数qkj (1≦k≦m, a≦j≦b)の値を、一般化縮約勾配法等により求め、l, w, t, h1, h2, v1, v2, ρ, εのそれぞれを変数とし抑制間隔soptを近似する第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)を作成する。第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)と第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)の違いは、第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)がfmin ≦soptの制約の下で近似された関数であるのに対し、第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)はsopt≦fmaxの制約の下で近似された関数である点である。近似関数算出部51は、第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)を近似関数記憶装置52に保存する。
【００４４】
配線間隔計算部3は、近似関数記憶装置52に保存されている第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)の変数l, w, t, h1, h2, v1, v2, ρ, εのそれぞれに、図2に示した信号配線22を実際に敷設する際の配線長l、 配線幅w、配線厚さt、下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、抵抗率ρ, 絶縁膜誘電率εの設計値を代入し、図2及び図3に示した信号配線22とシールド配線32, 34の配線間隔下限値sminを算出する。また配線間隔計算部3は、近似関数記憶装置52に保存されている第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)の変数l, w, t, h1, h2, v1, v2, ρ, εのそれぞれに設計値を代入し、信号配線22とシールド配線34の配線間隔上限値smaxを算出する。
【００４５】
また第2の実施の形態においては、配線敷設装置2は図11及び図12に示すように、信号配線22と、信号配線22に対して配線間隔計算部3が抑制間隔soptに基づいて算出した配線間隔下限値sminと配線間隔上限値smaxの間の許容間隔sb(smin ≦sb ≦ smax)をおいてシールド配線32, 34のそれぞれを半導体集積回路が製造される基板上に敷設する。
【００４６】
次に、図10に示した自動配線システムを利用した第2の実施の形態に係る自動配線方法を、図13に示すフローチャートを用いて説明する。
【００４７】
(a) ステップS100からステップS102は図9と同様であるので説明は省略する。ステップS103で近似関数算出部51はテーブル記憶装置54に保存されたテーブルを基に、信号配線22の配線長l、 配線幅w、配線厚さt、抵抗率ρ, 下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の誘電率εのそれぞれを変数とし、抑制間隔soptを近似する第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)のそれぞれを算出し、近似関数記憶装置52に保存する。
【００４８】
(b) ステップS201からステップS205は図9と同様であるので説明は省略する。ステップS206において、図1に示した配線間隔計算部3は、近似関数記憶装置52から第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)のそれぞれを読み出す。また配線間隔計算部3は、配線情報記憶装置7に保存されている図2及び図3に示した信号配線22の設計データに含まれる配線長l、幅w、厚さt、抵抗率ρ、下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、及び絶縁膜101, 103の誘電率εのそれぞれの設計値を第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)に代入し、信号配線22とシールド配線32, 34の配線間隔下限値smin及び配線間隔上限値smaxを算出する。
【００４９】
(c) ステップS207において、配線敷設装置2は、図11及び図12に示すようにステップS206で算出された配線間隔下限値sminと配線間隔上限値smaxの間の許容間隔sbをおいて、信号配線22に対してシールド配線32, 34を絶縁膜101上に敷設する。図1に示した配線敷設装置2は、シールド配線32, 34の敷設位置を配線情報記憶装置7に保存する。ステップS208からステップS210は図9と同様であるので、説明は省略する。
【００５０】
以上示したように、第2の実施の形態に係る自動配線システム及び自動配線方法によれば、図11及び図12に示したように、正確な遅延制御が必要な信号配線22に対してシールド配線32, 34を設置する際に、伝播遅延時間誤差を抑制可能な抑制間隔soptに近似する許容間隔sb(smin ≦sb ≦ smax)でシールド配線32, 34を敷設することが可能となる。そのため、伝播遅延時間誤差を抑制しつつ、敷設位置に一定の自由度をもってシールド配線32, 34を敷設することが可能となる。
【００５１】
またステップS206において第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)のそれぞれに配線情報記憶装置7に保存されている信号配線22の配線長l、幅w、厚さt、抵抗率ρ、下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の誘電率εのそれぞれの設計値を代入することにより許容間隔sb(smin ≦sb ≦ smax)を算出可能であることから、半導体集積回路を製造する際に、伝播遅延時間誤差を抑制可能な抑制間隔soptに近似する許容間隔sbを高速に算出することが可能であり、精度の高い半導体集積回路を高速に製造することが可能となる。
【００５２】
（第2の実施の形態の変形例）
第2の実施の形態において近似関数算出部51は、fmin ≦sopt≦fmaxの制約の下、一般化縮約勾配法等により第1近似関数fmin(l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fmax(l, w, t, h1, h2, v1, v2, ρ, ε)のそれぞれを導く。これに対し、第2の実施の形態の変形例においては、近似関数算出部51はfmin ≦sopt≦fmaxの制約を用いずにsoptを近似する1つの近似関数fc(l, w, t, h1, h2, v1, v2, ρ, ε)を勾配法等により導く。
【００５３】
この場合、近似関数算出部51は、近似関数fc(l, w, t, h1, h2, v1, v2, ρ, ε)と抑制間隔算出部58が算出したsoptとの近似誤差の標準偏差を定数cと定め、第1近似関数をfmin(l, w, t, h1, h2, v1, v2, ρ, ε)-c = fcmin(l, w, t, h1, h2, v1, v2, ρ, ε)と、第2近似関数をfmax(l, w, t, h1, h2, v1, v2, ρ, ε)+c = fcmax(l, w, t, h1, h2, v1, v2, ρ, ε)とそれぞれ定義する。あるいは入力装置59より近似関数算出部51に定数cをz（z：自然数）倍するように指示を与え、第1近似関数をfmin(l, w, t, h1, h2, v1, v2, ρ, ε)-z ×cと、第2近似関数をfmax(l, w, t, h1, h2, v1, v2, ρ, ε)+z ×cとそれぞれ定義してもよい。もしくは定数cは0としてもよい。近似関数算出部51は、算出した第1近似関数fcmin(l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fcmax(l, w, t, h1, h2, v1, v2, ρ, ε)のそれぞれを近似関数記憶装置52に保存する。
【００５４】
次に、第2の実施の形態の変形例に係る自動配線方法では、図13のステップS206で、配線間隔計算部3は、近似関数記憶装置52から第1近似関数fcmin(l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fcmax(l, w, t, h1, h2, v1, v2, ρ, ε)を読み出す。さらに配線間隔計算部3は、配線情報記憶装置7に保存されている図2及び図3に示した信号配線22の配線長l、配線幅w、配線厚さt、抵抗率ρ、下層配線層42及び上層配線層44それぞれとの層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、及び絶縁膜101, 103の誘電率εのそれぞれの設計値を第1近似関数fcmin(l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fcmax(l, w, t, h1, h2, v1, v2, ρ, ε)のそれぞれに代入し、信号配線22とシールド配線32, 34の配線間隔下限値smin及び配線間隔上限値smaxを算出する。なお、定数cを0とした場合は、ステップS207の許容間隔sbは一意に求まる。
【００５５】
（その他の実施の形態）
上記のように、本発明を実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。例えば第1及び第2の実施の形態においては、図1に示した抑制間隔算出部58は図2及び図3に示した信号配線22の配線長l、配線幅w、配線厚さt及び抵抗率ρ、シールド配線32, 34それぞれとの配線間隔s、下層配線層42及び上層配線層44との層間距離h1, h2、下層配線層42の配線密度v1、上層配線層44の配線密度v2、絶縁膜101, 103の絶縁膜誘電率εのそれぞれを変数として伝播遅延時間Tdの関数d(l, w, t, h1, h2, v1, v2, ρ, ε, s)を定義していた。これに対し、さらに信号配線22のテーパ角、信号配線22が複数の導電材料から構成されている場合の抵抗率補正係数、絶縁膜101, 103がそれぞれ異なる誘電率の材料から構成されている場合にはそれぞれ個別の誘電率、その他遅延に大きな影響を与え得る変数がある場合には、それらも併せて変数とし、伝播遅延時間Tdの関数dを定義してもよい。
【００５６】
また第1及び第2の実施の形態においては、抑制間隔算出部58は配線抵抗関数R(l, w, t, ρ)及び配線容量関数C(l, w, t, h1, h2, v1, v2, ε, s)に基づいて伝播遅延時間Tdの関数d(l, w, t, h1, h2, v1, v2, ρ, ε, s)を定義していたが、さらに信号配線22を駆動する駆動セルに含まれるトランジスタのオン抵抗等も考慮し伝播遅延時間Tdの関数dを定義してもよい。さらに、第2の実施の形態における近似関数算出部51が作成する第1近似関数fmin (l, w, t, h1, h2, v1, v2, ρ, ε)及び第2近似関数fmax (l, w, t, h1, h2, v1, v2, ρ, ε)のそれぞれは、半導体集積回路の多層配線層の各層に共通ものものとしてもよいし、また配線層毎に個別に作成し、それぞれを近似関数記憶装置52に保存することとしてもよい。
【００５７】
また、第1の実施の形態においては図9のステップS100〜S102であらかじめテーブルを作成し、ステップS206でテーブルから抑制間隔soptを読み出す。これに対し、ステップS100〜S102を省略してあらかじめテーブルを作成せず、ステップS206においてステップS101と同様の方法で抑制間隔soptを算出し、算出された抑制間隔soptの間隔をおいてステップS207でシールド配線32, 34のそれぞれを敷設することとしてもよい。
【００５８】
以上示したように、この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術的範囲は上記の説明からは妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【図面の簡単な説明】
【００５９】
【図１】本発明の第1の実施の形態に係る自動配線システムを示すブロック図である。
【図２】本発明の第1の実施の形態に係る半導体集積回路を示す平面図（その1）である。
【図３】本発明の第1の実施の形態に係る半導体集積回路を示す図２のA-A方向の断面図である。
【図４】本発明の第1の実施の形態に係る半導体集積回路を示す平面図（その２）である。
【図５】本発明の第1の実施の形態に係る半導体集積回路を示す図４のA-A方向の断面図である。
【図６】本発明の第1の実施の形態に係る配線間隔と伝播遅延時間の関係を示すグラフである。
【図７】本発明の第1の実施の形態に係る半導体集積回路を示す平面図（その３）である。
【図８】本発明の第1の実施の形態に係る半導体集積回路を示す図７のA-A方向の断面図である。
【図９】本発明の第1の実施の形態に係る自動配線方法を示すフローチャート図である。
【図１０】本発明の第2の実施の形態に係る自動配線システムを示すブロック図である。
【図１１】本発明の第2の実施の形態に係る半導体集積回路を示す平面図である。
【図１２】本発明の第2の実施の形態に係る半導体集積回路を示す図11のA-A方向の断面図である。
【図１３】本発明の第2の実施の形態に係る自動配線方法を示すフローチャート図である。
【符号の説明】
【００６０】
2…配線敷設装置
7…配線情報記憶装置
22…信号配線
32, 34…シールド配線
53…テーブル作成部
58…抑制間隔算出部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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