(57)【要約】      （修正有）【課題】  表示領域が大画面化しても低消費電力を実現した半導体装置の構造およびその作製方法を提供する。【解決手段】  画素部のゲート電極１２７をＷを主成分とする材料膜１０８ａと、Ａｌを主成分とする材料膜１０８ｂと、Ｔｉを主成分とする材料膜１０８ｃとの３層構造として配線の低抵抗化を図るものである。ＩＣＰエッチング装置を用いて配線をエッチングする。また、ゲート電極１２７はテーパー形状を有し、テーパー形状となっている部分を１μｍ以上とする。【選択図】  図１
2005191564.tif 000002
【特許請求の範囲】
【請求項１】
基板上に膜厚１０ｎｍ以下の窒化シリコン膜を形成し、
前記窒化シリコン膜上に接する非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、
前記金属元素が添加された非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜から前記金属元素を除去することを特徴とする半導体装置の作製方法。
【請求項２】
基板上に膜厚１０ｎｍ以下の窒化シリコン膜を形成し、
前記窒化シリコン膜上に接する非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、
前記金属元素が添加された非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜にレーザー光を照射し、
前記結晶質半導体膜から前記金属元素を除去することを特徴とする半導体装置の作製方法。
【請求項３】
基板上に膜厚１０ｎｍ以下の窒化シリコン膜を形成し、
前記窒化シリコン膜上に接する非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、
前記金属元素が添加された非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜に含まれる金属元素を除去し、
前記結晶性半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、タングステンを主成分とする膜、アルミニウムを主成分とする膜、およびチタンを主成分とする膜を積層した多層膜からなるゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項４】
基板上に膜厚１０ｎｍ以下の窒化シリコン膜を形成し、
前記窒化シリコン膜上に接する非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、
前記金属元素が添加された非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜に含まれる金属元素を除去し、
前記結晶性半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、タングステンを主成分とする膜、アルミニウムとチタンの合金膜、窒化チタンを主成分とする膜、及びチタンを主成分とする膜を積層した多層膜からなるゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項５】
基板上に絶縁膜を形成し、
前記絶縁膜上に窒化シリコン膜を形成し、
前記窒化シリコン膜上に接する非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、
前記金属元素が添加された非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜から前記金属元素を除去することを特徴とする半導体装置の作製方法。
【請求項６】
基板上に絶縁膜を形成し、
前記絶縁膜上に窒化シリコン膜を形成し、
前記窒化シリコン膜上に接する非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、
前記金属元素が添加された非晶質半導体膜を結晶化して結晶質半導体膜を形成し、
前記結晶質半導体膜にレーザー光を照射し、
前記結晶質半導体膜から前記金属元素を除去することを特徴とする半導体装置の作製方法。
【請求項７】
基板上に絶縁膜を形成し、
前記絶縁膜上に窒化シリコン膜を形成し、
前記窒化シリコン膜上に接する非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、
前記金属元素が添加された非晶質半導体膜を加熱して結晶質半導体膜を形成し、
前記結晶質半導体膜に含まれる金属元素を除去し、
前記結晶性半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、タングステンを主成分とする膜、アルミニウムを主成分とする膜、およびチタンを主成分とする膜を積層した多層膜からなるゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項８】
基板上に絶縁膜を形成し、
前記絶縁膜上に窒化シリコン膜を形成し、
前記窒化シリコン膜上に接する非晶質半導体膜を形成し、
前記非晶質半導体膜に金属元素を添加し、
前記金属元素が添加された非晶質半導体膜を加熱して結晶質半導体膜を形成し、
前記結晶質半導体膜に含まれる金属元素を除去し、
前記結晶性半導体膜を覆うゲート絶縁膜を形成し、
前記ゲート絶縁膜上に、タングステンを主成分とする膜、アルミニウムとチタンの合金膜、窒化チタンを主成分とする膜、及びチタンを主成分とする膜を積層した多層膜からなるゲート電極を形成することを特徴とする半導体装置の作製方法。
【請求項９】
請求項５乃至請求項８のいずれか一項において、
前記絶縁膜は、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスに用いて成膜される絶縁膜と、ＳｉＨ4及びＮ2Ｏを反応ガスに用いて成膜される絶縁膜とを順次積層して形成されることを特徴とする半導体装置の作製方法。
【請求項１０】
請求項５乃至請求項９のいずれか一項において、
前記窒化シリコン膜の膜厚は１０ｎｍ以下であることを特徴とする半導体膜の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は薄膜トランジスタ（以下、ＴＦＴという）で構成された回路を有する半導体装置およびその作製方法に関する。例えば、液晶表示装置（液晶モジュールを搭載）に代表される装置およびその様な装置を部品として搭載した電子機器に関する。
【０００２】
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、発光装置、半導体回路および電子機器は全て半導体装置である。
【背景技術】
【０００３】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜トランジスタ（ＴＦＴ）を構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００４】
従来より、画像表示装置として液晶表示装置が知られている。パッシブ型の液晶表示装置に比べ高精細な画像が得られることからアクティブマトリクス型の液晶表示装置が多く用いられるようになっている。アクティブマトリクス型の液晶表示装置においては、マトリクス状に配置された画素電極を駆動することによって、画面上に表示パターンが形成される。詳しくは選択された画素電極と該画素電極に対応する対向電極との間に電圧が印加されることによって、画素電極と対向電極との間に配置された液晶層の光学変調が行われ、この光学変調が表示パターンとして観察者に認識される。
【０００５】
このようなアクティブマトリクス型の液晶表示装置の用途は広がっており、画面サイズの大面積化とともに高精細化や高開口率化や高信頼性の要求が高まっている。また、同時に生産性の向上や低コスト化の要求も高まっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来、上記ＴＦＴのゲート配線材料としてアルミニウムを用いてＴＦＴを作製した場合、熱処理によってヒロックやウィスカー等の突起物の形成や、アルミニウム原子のチャネル形成領域への拡散により、ＴＦＴの動作不良やＴＦＴ特性の低下を引き起こしていた。そこで、熱処理に耐え得る金属材料、代表的には高い融点を有している金属元素を用いた場合、画面サイズが大面積化すると配線抵抗が高くなる等の問題が発生し、消費電力の増大等を引き起こしていた。
【０００７】
そこで、本発明は、大画面化しても低消費電力を実現した半導体装置の構造およびその作製方法を提供することを課題としている。
【課題を解決するための手段】
【０００８】
本発明は、ゲート電極構造を、第１層として、チャネル形成領域への拡散を防ぐためにＴａＮまたはＷを主成分とする材料膜を用い、第２層としてＡｌ、Ｃｕ、Ａｇ、またはＡｕを主成分とする低抵抗な材料膜を用い、第３層としてＴｉまたはＴｉＮを主成分とする材料膜を用いた積層構造とすることによって、配線の低抵抗化を図るものである。
【０００９】
本明細書で開示する発明の構成は、
絶縁表面上に形成された半導体層と、該半導体層上に形成された絶縁膜と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴを備えた半導体装置であって、  前記ゲート電極と同じ材料からなるソース配線を有する第１のｎチャネル型ＴＦＴを備えた画素部と、
第２のｎチャネル型ＴＦＴと第３のｎチャネル型ＴＦＴからなる回路とを備えた駆動回路と、
前記ゲート電極と同じ材料からなる端子部と、を有することを特徴とする半導体装置である。
【００１０】
上記構成において、前記ゲート電極は、ＴａＮを主成分とする材料膜（第１層）と、Ａｌを主成分とする材料膜（第２層）と、Ｔｉを主成分とする材料膜（第３層）との積層構造を有していることを特徴としている。
【００１１】
または、上記構成において、前記ゲート電極は、Ｗを主成分とする材料膜（第１層）と、Ａｌを主成分とする材料膜（第２層）と、Ｔｉを主成分とする材料膜（第３層）との積層構造を有していることを特徴としている。
【００１２】
または、上記構成において、前記ゲート電極は、Ｗを主成分とする材料膜（第１層）と、Ａｌを主成分とする材料膜（第２層）と、ＴｉＮを主成分とする材料膜（第３層）との積層構造を有していることを特徴としている。
【００１３】
このようなゲート電極構造とすることで、ＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いた場合、ゲート電極の端部をテーパー形状とすることができる。
【００１４】
なお、本明細書においてテーパー角とは、水平面と材料層の側面とがなす角を指している。また、本明細書中では便宜上、テーパー角を有している側面をテーパー形状と呼び、テーパー形状を有している部分をテーパー部と呼ぶ。
【００１５】
また、上記構成において、前記第２のｎチャネル型ＴＦＴ及び前記第３のｎチャネル型ＴＦＴでＥＥＭＯＳ回路またはＥＤＭＯＳ回路が形成されたことを特徴としている。また、本発明の駆動回路は、全てｎチャネル型ＴＦＴからなるＮＭＯＳ回路で形成し、画素部のＴＦＴもｎチャネル型ＴＦＴで形成することによってプロセスの簡略化を図るものである。一般的な駆動回路はｎチャネル型の半導体素子とｐチャネル型の半導体素子とを相補的に組み合わせたＣＭＯＳ回路を基本に設計されるが、本発明ではｎチャネル型のＴＦＴのみを組み合わせて駆動回路を形成する。
【００１６】
また、上記構造を実現するための発明の構成は、
絶縁表面上に駆動回路と画素部と端子部を備えた半導体装置の作製方法であって、
絶縁表面上に半導体層を形成する工程と、
前記半導体層に第１絶縁膜を形成する工程と、
前記第１絶縁膜上にゲート電極と、画素部のソース配線と、端子部の電極を形成する工程と、
前記ゲート電極をマスクとして前記半導体層にｎ型を付与する不純物元素を添加してｎ型の不純物領域を形成する工程と、
前記ゲート電極をエッチングしてテーパ−部を形成する工程と、
前記画素部のソース配線及び前記端子部を覆う第２絶縁膜を形成する工程と、
前記第２絶縁膜上にゲート配線、及び駆動回路のソース配線を形成する工程と、
を有する半導体装置の作製方法である。
【００１７】
上記構成において、前記ゲート電極と、画素部のソース配線と、端子部の電極を形成する工程は、ＴａＮを主成分とする材料膜を形成し、Ａｌを主成分とする材料膜を形成し、Ｔｉを主成分とする材料膜を形成して積層した後、マスクによりエッチングして形成することを特徴としている。また、上記構成において、前記ゲート電極と、画素部のソース配線と、端子部の電極を形成する工程は、Ｗを主成分とする材料膜を形成し、Ａｌを主成分とする材料膜を形成し、Ｔｉを主成分とする材料膜を形成して積層した後、マスクによりエッチングして形成することを特徴としている。
【００１８】
また、本発明により、上記構成に示した画素部及び駆動回路を有する液晶表示装置、或いは上記構成に示した画素部及び駆動回路を有するＯＬＥＤを有する発光装置を作製することができる。
【００１９】
また、本発明により、ｐチャネル型のＴＦＴの製造工程が削減されるため、液晶表示装置、または発光装置の製造工程が簡略化され、トータルの製造コストを削減することができる。
【発明の効果】
【００２０】
本発明によりアクティブマトリクス型の液晶表示装置やアクティブマトリクス型のＯＬＥＤを有する発光装置に代表される半導体装置において、画素部の面積が大きくなり大画面化しても良好な表示を実現することができる。画素部のソース配線の抵抗を大幅に低下させたため、例えば、対角４０インチや対角５０インチの大画面にも本発明は対応しうる。
【発明を実施するための最良の形態】
【００２１】
本発明の実施形態について、以下に説明する。
【００２２】
まず、基板上に下地絶縁膜を形成した後、第１のフォトリソグラフィ工程によって所望の形状の半導体層を形成する。
【００２３】
次いで、半導体層を覆う絶縁膜（ゲート絶縁膜を含む）を形成する。絶縁膜上に第１の導電膜と第２の導電膜と第３の導電膜とを積層形成する。これらの積層膜を第２のフォトリソグラフィ工程により第１のエッチング処理を行い、第１の導電層及び第２の導電層からなるゲート電極と、画素部のソース配線と、端子部の電極とを形成する。なお、本発明においては、先にゲート電極を形成した後、層間絶縁膜上にゲート配線を形成する。
【００２４】
次いで、第２のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、半導体にｎ型を付与する不純物元素（リン等）を添加して自己整合的にｎ型の不純物領域（高濃度）を形成する。
【００２５】
次いで、第２のフォトリソグラフィ工程で形成したレジストマスクをそのままの状態としたまま、エッチング条件を変えて第２のエッチング処理を行い、テーパー部を有する第１の導電層（第１の幅）と第２の導電層（第２の幅）と第３の導電層（第３の幅）を形成する。なお、第１の幅は第２の幅より大きく、第２の幅は第３の幅より大きい。ここでの第１の導電層と第２の導電層と第３の導電層とからなる電極がｎチャネル型ＴＦＴのゲート電極（第１のゲート電極）となる。
【００２６】
絶縁膜と接する第１の導電層としては、チャネル形成領域への拡散を防ぐためにＴａＮまたはＷを主成分とする材料膜を用いればよい。また、第２の導電層としては、Ａｌ、Ｃｕ、Ａｇ、またはＡｕを主成分とする低抵抗な材料膜を用いればよい。また、第３の導電層としては、コンタクト抵抗の低いＴｉを主成分とする材料膜を用いればよい。
【００２７】
なお、第１の導電層としては、比較的に電気抵抗値の低い材料であるＷを用い、第２の導電層として、耐熱性の高い２ｗｔ％のＳｉを含むアルミニウム（Ａｌ−Ｓｉ）を用い、第３の導電層としてＴｉを用いて、さらに第２の導電層の耐熱性を高めることが好ましい。ただし、第３の導電層としてＴｉを用いる場合、後の工程（熱活性化処理など）で３５０℃以上の熱処理を行うと、Ｔｉ／Ａｌ−Ｓｉ界面で合金化してしまい、高抵抗となってしまうため、後の工程で３５０℃以上の熱処理を行う場合には、第３の導電層としてＴｉＮを用いることが好ましい。また、後の工程でレーザー光を照射する場合（レーザー活性化処理など）、窒化物はレーザー光を吸収しやすく、照射面にダメージを与えてしまう恐れがあるため、第３の導電層としてＴｉＮを用い、さらに第４の導電層としてＴｉを用いることによってレーザー光によるダメージを保護することができる。
【００２８】
次いで、レジストマスクを除去した後、前記第１のゲート電極をマスクとし、前記絶縁膜を通過させて半導体層にｎ型を付与する不純物元素を添加する。
【００２９】
この後、第３のフォトリソグラフィ法によりレジストマスクを形成し、画素部のＴＦＴのオフ電流を低減するために選択的にｎ型を付与する不純物元素を添加する。
【００３０】
次いで、層間絶縁膜の形成を行い、透明導電膜の形成を行う。次いで、透明導電膜を第４のフォトリソグラフィ法によりパターニングを行い、画素電極を形成する。次いで、第５のフォトリソグラフィ工程によりコンタクトホールを形成する。ここでは不純物領域に達するコンタクトホールと、ゲート電極に達するコンタクトホールと、ソース配線に達するコンタクトホールとを形成する。
【００３１】
次いで、低抵抗な金属材料からなる導電膜を形成し、第６のフォトリソグラフィ工程によりゲート配線、ソース配線と不純物領域とを接続する電極、及び画素電極と不純物領域とを接続する電極を形成する。本発明において、ゲート配線は層間絶縁膜に設けられたコンタクトホールを通じて第１のゲート電極または第２のゲート電極と電気的に接続されている。また、ソース配線は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域（ソース領域）と電気的に接続されている。また、画素電極に接続する電極は、層間絶縁膜に設けられたコンタクトホールを通じて不純物領域（ドレイン領域）と電気的に接続されている。
【００３２】
こうして、合計６回のフォトリソグラフィ工程、即ち、６枚のマスク数で画素ＴＦＴ（ｎチャネル型ＴＦＴ）を有する画素部と、図７（Ａ）に示すようなＥＥＭＯＳ回路（ｎチャネル型ＴＦＴ）を有する駆動回路とを備えた素子基板を形成することができる。なお、ここでは透過型の表示装置を作製する例を示したが画素電極に反射性の高い材料を用い、反射型の表示装置を作製することも可能である。反射型の表示装置を作製する場合は、ゲート配線と同時に形成することができるため、５枚のマスク数で素子基板を形成することができる。
【００３３】
また、ＯＬＥＤ（Organic Light Emitting Device）を有するアクティブマトリクス型の発光装置を作製することもできる。発光装置においても、駆動回路は全てｎチャネル型ＴＦＴで形成し、画素部も複数のｎチャネル型ＴＦＴで形成することになる。ＯＬＥＤを用いた発光装置は、少なくとも、スイッチング素子として機能するＴＦＴと、ＯＬＥＤに電流を供給するＴＦＴとが、各画素に設けられることになる。画素の回路構成、及び駆動方法によらず、ＯＬＥＤと電気的に接続され、且つ、ＯＬＥＤに電流を供給するＴＦＴをｎチャネル型ＴＦＴとする。
【００３４】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極と、陰極とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【００３５】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に形成された全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。    
【００３６】
また、エンハンスメント型とデプレッション型とを組み合わせて図７（Ｂ）に示すようなＥＤＭＯＳ回路を形成する場合、導電膜を形成する前に予めマスクを形成して、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を選択的に添加すればよい。この場合には、７枚のマスク数で素子基板を形成することができる。
【００３７】
また、ここではｎチャネル型ＴＦＴを用いて説明したが、ｎ型不純物元素に代えてｐ型不純物元素を用いることによってｐチャネル型ＴＦＴを形成することができることは言うまでもない。その場合、駆動回路は全てｐチャネル型ＴＦＴで形成し、画素部もｐチャネル型ＴＦＴで形成することになる。
【００３８】
以上の構成でなる本発明について、以下に示す実施例でもってさらに詳細な説明を行うこととする。
【実施例１】
【００３９】
本発明の実施例を図１〜図６を用いて説明する。ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネル型ＴＦＴのみ）を同時に作製する方法について詳細に説明する。
【００４０】
図１（Ａ）において、基板１００はガラス基板、石英基板、セラミック基板などを用いることができる。また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００４１】
そして、図１（ａ）に示すように基板１００上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜（ＳｉＯxＮy）等の絶縁膜から成る下地絶縁膜１０１を形成する。代表的な一例は下地絶縁膜１０１として２層構造から成り、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される第１酸化窒化シリコン膜１０１ａを５０〜１００ｎｍ、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される第２酸化窒化シリコン膜１０１ｂを１００〜１５０ｎｍの厚さに積層形成する構造が採用される。また、下地絶縁膜１０１として膜厚１０ｎｍ以下の窒化シリコン膜を用いてもよい。窒化シリコン膜を用いた場合、ブロッキング層としての効果に加え、後に行われるゲッタリング工程でゲッタリング効率を向上させる効果も有する。ゲッタリングの際、ニッケルは酸素濃度の高い領域に移動しやすい傾
向があるため、半導体膜と接する下地絶縁膜を窒化シリコン膜とすることは極めて有効である。また、第１酸化窒化シリコン膜、第２酸化窒化シリコン膜、窒化シリコン膜とを順次積層した３層構造を用いてもよい。
【００４２】
活性層とする半導体膜は、下地膜１０１上に形成した非晶質半導体膜を結晶化して得る。非晶質半導体膜は３０〜６０ｎｍの厚さで形成し、その後、非晶質半導体膜の表面に、結晶化を促進する触媒作用のある金属元素（本実施例では、ニッケル）を重量換算で１〜１００ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層を形成する。
【００４３】
非晶質半導体膜と触媒元素含有層とを接触した状態を保持したまま結晶化のための加熱処理を行う。本実施例では、ＲＴＡ法で加熱処理を行う。加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは６５０〜７５０℃程度にまで加熱されるようにする。このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板１００はそれ自身が歪んで変形することはない。こうして、非晶質半導体膜を結晶化させ、結晶質半導体膜を得ることができる。
【００４４】
さらに結晶化率（膜の全体積における結晶成分の割合）を高め、結晶粒内に残される欠陥を補修するためには結晶質半導体膜に対してレーザ光を照射する。レーザには波長４００nm以下のエキシマレーザ光や、ＹＡＧレーザの第２高調波、第３高調波を用いることも可能である。いずれにしても、繰り返し周波数１０〜１０００Hz程度のパルスレーザー光を用い、当該レーザ光を光学系にて１００〜４００mJ/cm2に集光し、９０〜９５％のオーバーラップ率をもって結晶質半導体膜１０４に対するレーザ処理を行っても良い。
【００４５】
なお、ここではパルスレーザーを用いた例を示したが、連続発振のレーザーを用いてもよく、非晶質半導体膜の結晶化に際し、大粒径に結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波〜第４高調波を適用するのが好ましい。代表的には、Ｎｄ:ＹＶＯ4レーザー（基本波１０６４nm）の第２高調波（５３２nm）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザーを用いる場合には、出力１０Ｗの連続発振のＹＶＯ4レーザから射出されたレーザ光を非線形光学素子により高調波に変換する。また、共振器の中にＹＶＯ4結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ2程度（好ましくは０．１〜１０ＭＷ／ｃｍ2）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。
【００４６】
なお、ここではシリコンの結晶化を助長する金属元素としてニッケルを用いた熱結晶化を行った後にレーザー光を照射する技術を用いたが、ニッケルを添加することなく、パルス発振のエキシマレーザー、或いは連続発振のレーザー（ＹＶＯ4レーザーの第２高調波）でアモルファスシリコン膜を結晶化させてもよい。
【００４７】
次いで、結晶質半導体膜中に含まれる触媒元素を除去するために以下に示すゲッタリング処理を行う。結晶質半導体膜上にバリア層を形成する。バリア層としては、熱処理を行うと、触媒元素（ニッケル）をゲッタリングサイトに移動させることができ、さらにゲッタリングサイトの除去工程において用いるエッチング液がしみこまない多孔質膜を形成する。例えば、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜（ＳｉＯx）を用いればよい。本明細書中では、このような性質を有する膜を特に多孔質膜という。
【００４８】
次いで、ゲッタリングサイトとして希ガス元素を含む半導体膜を形成する。本実施例では、プラズマＣＶＤ法やスパッタ法などで成膜した段階、あるいは成膜後にイオンドーピング法またはイオン注入法によって添加した段階で、希ガス元素を１×１０19〜１×１０22/cm3、好ましくは１×１０20〜１×１０21/cm3の濃度で含む半導体膜を形成する。
【００４９】
その後、ランプ光源を用いたＲＴＡ法、炉を用いた熱処理などの加熱処理を行い、触媒元素をゲッタリングサイトに縦方向に移動させる。この加熱処理はアニールを兼ねている。加熱条件としては、加熱用のランプ光源を１〜６０秒、好ましくは３０〜６０秒点灯させ、それを１〜１０回、好ましくは２〜６回繰り返す。ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には６００〜１０００℃、好ましくは７００〜７５０℃程度にまで加熱されるようにする。
【００５０】
ゲッタリング工程終了後、非晶質半導体からなるゲッタリングサイトを選択的にエッチングして除去する。エッチングの方法としては、ＣｌＦ3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド（化学式 （ＣＨ3）4ＮＯＨ）を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。この時バリア層１０６はエッチングストッパーとして機能する。また、バリア層１０６はその後フッ酸により除去すれば良い。結晶化を改善するために、結晶化工程後、レーザ光を照射してもよい。
【００５１】
その後、得られた結晶質半導体膜を所望の形状にエッチング処理して島状に分離された半導体層１０２〜１０６を形成する。
【００５２】
また、半導体層１０２〜１０６を形成した後、ｎチャネル型ＴＦＴのしきい値（Ｖｔｈ）を制御するためにｐ型を付与する不純物元素を添加してもよい。半導体に対してｐ型を付与する不純物元素には、ボロン（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）など周期律第１３族元素が知られている。
【００５３】
次いで、島状に分離された半導体層１０２〜１０６を覆うゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７は、プラズマＣＶＤ法やスパッタ法で形成し、その厚さを４０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成する。勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層或いは積層構造として用いることができる。
【００５４】
酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Ortho Silicate）とＯ2を混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化シリコン膜は、形成後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００５５】
ゲート絶縁膜１０７上には膜厚２０〜１００ｎｍの第１の導電膜としてタングステン（Ｗ）を主成分とする膜１０８ａと、膜厚１００〜５００ｎｍの第２の導電膜としてアルミニウム（Ａｌ）を主成分とする膜１０８ｂと、膜厚２０〜１００ｎｍの第３の導電膜としてチタン（Ｔｉ）を主成分とする膜１０８ｃとを積層形成する。これらの導電膜からなる積層のトータル膜厚は、後の工程を考えると段差の面で６００ｎｍ未満とすることが好ましい。ここでは、ゲート絶縁膜１０７上に膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとチタンの合金（Ａｌ−Ｔｉ）膜、膜厚３０ｎｍのチタン膜を順次積層する。
【００５６】
なお、上記材料に限定されず、後のエッチングによりゲート電極となる第１の導電膜、第２の導電膜、または第３の導電膜の導電性材料として、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料を適宜用いることができる。また、第１の導電膜としてリン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。例えば、第１の導電膜をタングステン（Ｗ）膜で形成し、第２の導電膜をアルミニウムとシリコンの合金（Ａｌ−Ｓｉ）膜、第３の導電膜を窒化チタン（ＴｉＮ）膜とする組み合わせ、或いは第１の導電膜をタングステン（Ｗ）膜で形成し、第２の導電膜をＣｕ膜、第３の導電膜をチタン（Ｔｉ）膜とする組み合わせ、或いは第１の導電膜をタンタル（ＴａＮ）膜で形成し、第２の導電膜
をアルミニウム（Ａｌ−Ｔｉ）膜、第３の導電膜をチタン（Ｔｉ）膜とする組み合わせ、或いは、第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をアルミニウム（Ａｌ−Ｔｉ）膜、第３の導電膜を窒化チタン（ＴｉＮ）膜とする組み合わせ、或いは第１の導電膜を窒化タンタル（ＴａＮ）膜で形成し、第２の導電膜をＣｕ膜、第３の導電膜をチタン（Ｔｉ）とする組み合わせとしてもよい。
【００５７】
次に、図１（Ｂ）に示すように光露光工程によりレジストからなるマスク１１０〜１１５を形成し、ゲート電極及び配線を形成するための第１のエッチング処理を行う。第１のエッチング処理では第１及び第２のエッチング条件で行う。エッチングにはＩＣＰ（Inductively Coupled Plasma：誘導結合型プラズマ）エッチング法を用いると良い。ＩＣＰエッチング法を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって所望のテーパー形状に膜をエッチングすることができる。なお、エッチング用ガスとしては、Ｃｌ2、ＢＣｌ3、ＳｉＣｌ4、ＣＣｌ4などを代表とする塩素系ガスまたはＣＦ4、ＳＦ6、ＮＦ3などを代表とするフッ素系ガス、またはＯ2を適宜用いることができる。
【００５８】
用いるエッチング用ガスに限定はないが、ここではＢＣｌ3とＣｌ2とＯ2とを用いることが適している。それぞれのガス流量比を６５／１０／５（ｓｃｃｍ）とし、１．２Ｐａの圧力でコイル型の電極に４５０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して１１７秒のエッチングを行う。基板側（試料ステージ）にも３００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。なお、基板側の電極面積サイズは、１２．５ｃｍ×１２．５ｃｍであり、コイル型の電極面積サイズ（ここではコイルの設けられた石英円板）は、直径２５ｃｍの円板である。この第１のエッチング条件によりＡｌ−Ｔｉ膜及びチタン膜をエッチングして第２の導電膜および第３の導電膜の端部をテーパー形状とする。なお、第１のエッチング条件でのＡｌ−Ｔｉ膜とチタン膜のエッチングレートはほぼ同一である。
【００５９】
この後、第２のエッチング条件に変え、エッチング用ガスにＣＦ4とＣｌ2とＯ2とを用い、それぞれのガス流量比を２５／２５／１０（ｓｃｃｍ）とし、１Ｐａの圧力でコイル型の電極に５００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成して約３０秒程度のエッチングを行う。基板側（試料ステージ）にも２０ＷのＲＦ（１３．５６ＭＨｚ）電力を投入し、実質的に負の自己バイアス電圧を印加する。ＣＦ4とＣｌ2を混合した第２のエッチング条件ではＷ膜、Ａｌ−Ｔｉ膜、及びチタン膜とも同程度にエッチングされる。なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させると良い。
【００６０】
この第１のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、基板側に印加するバイアス電圧の効果により第１の導電層、第２の導電層、及び第３の導電層の端部がテーパー形状となる。このテーパー部の角度は１５〜４５°となる。こうして、第１のエッチング処理により第１の導電層と第２の導電層と第３の導電層から成る第１の形状の導電層１１７〜１２２（第１の導電層１１１７ａ〜１１２２ａと第２の導電層１１７ｂ〜１２２ｂと第３の導電層１１７ｃ〜１２２ｃ）を形成する。１１６はゲート絶縁膜であり、第１の形状の導電層１１７〜１２２で覆われない領域は２０〜５０ｎｍ程度エッチングされ薄くなった領域が形成される。
【００６１】
ここで試料を用意してエッチング条件の実験を行った。試料としては、石英基板上に本実施例と同様に膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとチタンの合金（Ａｌ−Ｔｉ）膜、膜厚３０ｎｍのチタン膜を順次積層したものを用い、上記第１のエッチング処理と同一の条件でエッチングを行った直後にＳＥＭで観察した写真図が図１３である。従って、図１３に示した導電層の形状が第１の形状の導電層と見なすことができる。
【００６２】
次に、レジストからなるマスク１１０〜１１５を除去せずに図１（Ｃ）に示すように第２のエッチング処理を行う。エッチング用ガスにＢＣｌ3とＣｌ2を用い、それぞれのガス流量比を２０／６０（sccm）とし、１．２Ｐａの圧力でコイル型の電極に６００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入してプラズマを生成してエッチングを行う。基板側（試料ステージ）には１００ＷのＲＦ（１３．５６ＭＨｚ）電力を投入する。この第２のエッチング処理に行う第３のエッチング条件により第２の導電層および第３の導電層をエッチングする。こうして、上記第３のエッチング条件によりチタンを微量に含むアルミニウム膜及びチタン膜を異方性エッチングして第２の形状の導電層１２４〜１２９（第１の導電層１２４ａ〜１２９ａと第２の導電層１２４ｂ〜１２９ｂと第３の導電層１２４ｃ〜１２
９ｃ）を形成する。１２３はゲート絶縁膜であり、第２の形状の導電層１１７〜１２２で覆われない領域は若干エッチングされ薄くなった領域が形成される。また、図１（Ｂ）および図１（Ｃ）では、第１の導電層のテーパー部の長さは同一として図示しているが、実際は、配線幅の依存性があるため、配線幅によって第１の導電層のテーパー部の長さが変化する。
【００６３】
ここでも同様に試料を用意してエッチング条件の実験を行った。試料としては、石英基板上に本実施例と同様に膜厚５０ｎｍのタングステン膜、膜厚５００ｎｍのアルミニウムとチタンの合金（Ａｌ−Ｔｉ）膜、膜厚３０ｎｍのチタン膜を順次積層したものを用い、上記第１のエッチング処理と同一の条件でエッチングを行い、さらに第２のエッチング処理した直後にＳＥＭで観察した写真図が図１４である。従って、図１４に示した導電層の形状が第２の形状の導電層と見なすことができる。
【００６４】
また、本実施例では第１のエッチング処理（第１のエッチング条件、第２のエッチング条件）と、第２のエッチング処理（第３のエッチング条件）とを大気に触れることなく連続的に行った例を示したが、特に限定されず、エッチング後にチャンバーから取出し、反応ガスなどを排気した後、再度チャンバーに配置して異なる条件でエッチングを順次行ってもよい。
【００６５】
そして、レジストからなるマスクを除去せずに第１のドーピング処理を行い、半導体層にｎ型を付与する不純物元素を添加する。なお、第１のドーピング処理の前にレジストからなるマスクを除去しても構わない。ドーピング処理はイオンドープ法、レーザードープ法、もしくはイオン注入法で行えば良い。イオンドープ法の条件はドーズ量を１．５×１０14atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いる。この場合、第２形状の導電層１２４〜１２８がｎ型を付与する不純物元素に対するマスクとなり、自己整合的に第１の不純物領域１２３〜１２７が形成される。第１の不純物領域１３０〜１３４には１×１０16〜１×１０17/cm3の濃度範囲でｎ型を付与する不純物元素を添加する。
【００６６】
次いで、図２（Ａ）に示すようにレジストからなるマスク１３５、１３６を形成し第２のドーピング処理を行う。マスク１３５は駆動回路のｎチャネル型ＴＦＴの一つを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクであり、マスク１３６は画素部のＴＦＴを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクである。また、図２（Ａ）では、便宜上、第１の導電層のテーパー部の長さは同一として図示しているが、実際は、配線幅によって第１の導電層のテーパー部の長さが変化している。従って、同一基板上に配線幅の異なる配線が複数設けられている場合、ドーピングされる領域の幅もそれぞれ異なる。
【００６７】
第２のドーピング処理におけるイオンドープ法の条件はドーズ量を１．５×１０15atoms/cm2とし、加速電圧を６０〜１００ｋｅＶとしてリン（Ｐ）をドーピングする。ここでは、第２形状の導電層１２４〜１２８及びゲート絶縁膜１２３の膜厚の差を利用して各半導体層に不純物領域を行う。勿論、マスク１３５、１３６で覆われた領域にはリン（Ｐ）は添加されない。こうして、第２の不純物領域１８０〜１８２と第３の不純物領域１３７〜１４１が形成される。第３の不純物領域１３７〜１４１には１×１０20〜１×１０21/cm3の濃度範囲でｎ型を付与する不純物元素を添加されている。また、第２の不純物領域はゲート絶縁膜の膜厚差により第３の不純物領域よりも低濃度に形成され、１×１０18〜１×１０19/cm3の濃度範囲でｎ型を付与する不純物元素を添加されることになる。
【００６８】
以上までの工程でそれぞれの半導体層にｎ型の導電型を有する不純物領域が形成される。第２の形状の導電層１２４〜１２７はゲート電極となる。また、第２の形状の導電層１２８は画素部において保持容量を形成する一方の電極となる。さらに、第２の形状の導電層１２９は画素部においてソース配線を形成する。
【００６９】
次いで、ほぼ全面を覆う第１の層間絶縁膜１５１を形成する。この第１の層間絶縁膜１５１は、プラズマＣＶＤ法またはスパッタ法を用い、厚さを１００〜２００ｎｍとしてシリコンと水素を含む絶縁膜で形成する。その好適な一例は、プラズマＣＶＤ法により形成される膜厚１５０ｎｍの酸化窒化シリコン膜である。勿論、第１の層間絶縁膜１５１は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。
【００７０】
その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。この活性化はファーネスアニール炉またはクリーンオーブンを用いて加熱処理を行うことで実現する。加熱処理の温度は窒素雰囲気中で４００〜７００℃、代表的には４１０〜５００℃で行う。なお、このような熱活性化を行う場合には、耐熱性を向上させるため導電層の３層目の材料であるチタンに代えて、窒化チタンを用いることが好ましい。なお、この他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することもできる。
【００７１】
上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む第３の不純物領域１３７〜１４１ゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。その結果、チャネル形成領域を有するＴＦＴはオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。
【００７２】
次いで、図３に示すように、第１の層間絶縁膜１５１上に有機絶縁物材料から成る第２の層間絶縁膜１５２を形成する。次いで、ソース配線１２７に達するコンタクトホールと各不純物領域に達するコンタクトホールを形成する。
【００７３】
その後、Ａｌ、Ｔｉ、Ｍｏ、Ｗなどを用いて配線及び画素電極を形成する。例えば、膜厚５０〜２５０ｎｍのＴｉ膜と、膜厚３００〜５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜を用いる。こうして、ソースまたはドレイン配線１５３〜１５８、ゲート配線１６０、接続配線１５９、画素電極１６１、容量配線１６２が形成される。
【００７４】
以上の様にして、ｎチャネル型ＴＦＴ４０１、ｎチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４０３を有する駆動回路４０６と、ｎチャネル型ＴＦＴ４０４、保持容量４０５とを有する画素部４０７を同一基板上に形成することができる。本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。尚、ｎチャネル型ＴＦＴ４０１とｎチャネル型ＴＦＴ４０３は同一構造である。
【００７５】
また、従来の方法において、ドーピングの条件によっては不純物元素がゲート電極の下方への廻り込んで、ゲート電極と重なり、且つ濃度勾配を有する不純物領域が０．１μｍ程度生じる場合もあったが、本実施例は、０．５μｍ以上、好ましくは１μｍ以上としており、従来のＴＦＴ構造とは異なる。
【００７６】
ｎチャネル型ＴＦＴ４０２にはチャネル形成領域１６５、ゲート電極を形成する第２の形状の導電層１２５と一部が重ならない第２不純物領域１６６とソース領域またはドレイン領域として機能する第３の不純物領域１６７を有している。
【００７７】
ｎチャネル型ＴＦＴ４０３にはチャネル形成領域１６８、ゲート電極を形成する第２の形状の導電層１２６と一部が重なる第２の不純物領域１６９とソース領域またはドレイン領域として機能する第３の不純物領域１７０を有している。
【００７８】
これらのｎチャネル型ＴＦＴによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成する。特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、ｎチャネル型ＴＦＴ４０１または４０３の構造が適している。
【００７９】
画素部４０７の画素ＴＦＴ４０４にはチャネル形成領域１７１、ゲート電極を形成する第２の形状の導電層１２８の外側に形成される第１の不純物領域１７２とソース領域またはドレイン領域として機能する第３の不純物領域１７３を有している。また、保持容量４０５の一方の電極として機能する半導体層には第３の不純物領域１７６、第２の不純物領域１７７が形成されている。保持容量４０５は、絶縁膜（ゲート絶縁膜と同一膜）を誘電体として、容量配線１６２と、半導体層１０６とで形成されている。
【００８０】
このような画素部４０７の上面図を図４に示す。図４ではほぼ一画素分の上面図を示し、付与する符号は図３と共通なものとしている。また、Ａ−Ａ'及びＢ−Ｂ'線の断面構造が図３に対応している。図４の画素構造において、ゲート配線とゲート電極とを異なる層上に形成することにより、ゲート配線と半導体層を重畳させることが可能となり、ゲート配線に遮光膜としての機能が付加されている。また、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置され、遮光膜（ブラックマトリクス）の形成を省略できる構造としている。その結果、従来に比べ開口率を向上させることが可能となっている。
【実施例２】
【００８１】
本実施例では、実施例１で得られたアクティブマトリクス基板から、液晶モジュールを作製する工程を以下に説明する。
【００８２】
図３のアクティブマトリクス基板上に配向膜を形成しラビング処理を行う。なお、本実施例では配向膜を形成する前に、アクリル樹脂膜等の有機樹脂膜をパターニングすることによって基板間隔を保持するための柱状のスペーサを所望の位置に形成した。また、柱状のスペーサに代えて、球状のスペーサを基板全面に散布してもよい。
【００８３】
次いで、対向基板を用意する。この対向基板には、着色層、遮光層が各画素に対応して配置されたカラーフィルタが設けられている。また、駆動回路の部分にも遮光層を設けた。このカラーフィルタと遮光層とを覆う平坦化膜を設けた。次いで、平坦化膜上に透明導電膜からなる対向電極を画素部に形成し、対向基板の全面に配向膜を形成し、ラビング処理を施した。
【００８４】
そして、画素部と駆動回路が形成されたアクティブマトリクス基板と対向基板とをシール材で貼り合わせる。シール材にはフィラーが混入されていて、このフィラーと柱状スペーサによって均一な間隔を持って２枚の基板が貼り合わせられる。その後、両基板の間に液晶材料を注入し、封止剤によって完全に封止する。液晶材料には公知の液晶材料を用いれば良い。このようにして液晶モジュールが完成する。そして、必要があれば、アクティブマトリクス基板または対向基板を所望の形状に分断する。さらに、公知の技術を用いて偏光板等を適宜設けた。そして、公知の技術を用いてＦＰＣを貼りつけた。
【００８５】
こうして得られた液晶モジュールの構成を図５の上面図を用いて説明する。
【００８６】
図５で示す上面図は、画素部、駆動回路、ＦＰＣ（フレキシブルプリント配線板：Flexible Printed Circuit）２１１を貼り付ける外部入力端子２０９、外部入力端子と各回路の入力部までを接続する配線２１０などが形成されたアクティブマトリクス基板と、カラーフィルタなどが設けられた対向基板２００とがシール材２０７を介して貼り合わされている。
【００８７】
ゲート配線側駆動回路２０１ａと重なるように対向基板側に遮光層２０３ａが設けられ、ソース配線側駆動回路２０１ｂと重なるように対向基板側に遮光層８０３ｂが形成されている。また、画素部２０５上の対向基板側に設けられたカラーフィルタ２０２は遮光層と、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の着色層とが各画素に対応して設けられている。実際に表示する際には、赤色（Ｒ）の着色層、緑色（Ｇ）の着色層、青色（Ｂ）の着色層の３色でカラー表示を形成するが、これら各色の着色層の配列は任意なものとする。
【００８８】
ここでは、カラー化を図るためにカラーフィルタ２０２を対向基板に設けているが特に限定されず、アクティブマトリクス基板を作製する際、アクティブマトリクス基板にカラーフィルタを形成してもよい。
【００８９】
また、カラーフィルタにおいて隣り合う画素の間には遮光層が設けられており、表示領域以外の箇所を遮光している。また、ここでは、駆動回路を覆う領域にも遮光層２０３ａ、２０３ｂを設けているが、駆動回路を覆う領域は、後に液晶表示装置を電子機器の表示部として組み込む際、カバーで覆うため、特に遮光層を設けない構成としてもよい。また、アクティブマトリクス基板を作製する際、アクティブマトリクス基板に遮光層を形成してもよい。
【００９０】
また、上記遮光層を設けずに、対向基板と対向電極の間に、カラーフィルタを構成する着色層を複数層重ねた積層で遮光するように適宜配置し、表示領域以外の箇所（各画素電極の間隙）や、駆動回路を遮光してもよい。
【００９１】
また、外部入力端子にはベースフィルムと配線から成るＦＰＣ２１１が異方性導電性樹脂で貼り合わされている。さらに補強板で機械的強度を高めている。
【００９２】
以上のようにして作製される液晶モジュールは各種電子機器の表示部として用いることができる。
【実施例３】
【００９３】
実施例１では画素電極が反射性を有する金属材料で形成された反射型の表示装置の例を示したが、本実施例では画素電極を透光性を有する導電膜で形成した透過型の表示装置の例を図６に示す。画素電極を透明導電膜で形成すると、フォトマスクは１枚増えるものの、透過型の表示装置を形成することができる。
【００９４】
実施例１に従って層間絶縁膜を形成した後、透光性を有する導電膜からなる画素電極を形成する。透光性を有する導電膜としては、ＩＴＯ（酸化インジウム酸化スズ合金）、酸化インジウム酸化亜鉛合金（Ｉｎ2Ｏ3―ＺｎＯ）、酸化亜鉛（ＺｎＯ）等を用いればよい。
【００９５】
その後、層間絶縁膜にコンタクトホールを形成する。次いで、画素電極と重なる接続電極を形成する。この接続電極は、コンタクトホールを通じてドレイン領域と接続されている。また、この接続電極と同時に他のＴＦＴのソース電極またはドレイン電極も形成する。
【００９６】
また、ここでは全ての駆動回路を基板上に形成した例を示したが、駆動回路の一部に数個のＩＣを用いてもよい。
【００９７】
以上のようにしてアクティブマトリクス基板が形成される。このアクティブマトリクス基板を用い、実施例２に従って液晶モジュールを作製し、バックライト３１０、導光板３１１を設け、カバー３１２で覆えば、図６に示すアクティブマトリクス型液晶表示装置が完成する。なお、カバー３１２と液晶モジュールは接着剤や有機樹脂を用いて貼り合わせる。また、基板と対向基板を貼り合わせる際、枠で囲んで有機樹脂を枠と基板との間に充填して接着してもよい。また、透過型であるので偏光板３０９は、アクティブマトリクス基板と対向基板の両方に貼り付ける。
【実施例４】
【００９８】
実施例１に示すｎチャネル型ＴＦＴは、チャネル形成領域となる半導体に周期表の１５族に属する元素（好ましくはリン）もしくは周期表の１３族に属する元素（好ましくはボロン）を添加することによりエンハンスメント型とデプレッション型とを作り分けることができる。
【００９９】
また、ｎチャネル型ＴＦＴを組み合わせてＮＭＯＳ回路を形成する場合、エンハンスメント型ＴＦＴ同士で形成する場合（以下、ＥＥＭＯＳ回路という）と、エンハンスメント型とデプレッション型とを組み合わせて形成する場合（以下、ＥＤＭＯＳ回路という）がある。
【０１００】
ここでＥＥＭＯＳ回路の例を図７（Ａ）に、ＥＤＭＯＳ回路の例を図７（Ｂ）に示す。図７（Ａ）において、３１、３２はどちらもエンハンスメント型のｎチャネル型ＴＦＴ（以下、Ｅ型ＮＴＦＴという）である。また、図７（Ｂ）において、３３はＥ型ＮＴＦＴ、３４はデプレッション型のｎチャネル型ＴＦＴ（以下、Ｄ型ＮＴＦＴという）である。
【０１０１】
なお、図７（Ａ）、（Ｂ）において、ＶDHは正の電圧が印加される電源線（正電源線）であり、ＶDLは負の電圧が印加される電源線（負電源線）である。負電源線は接地電位の電源線（接地電源線）としても良い。
【０１０２】
さらに、図７（Ａ）に示したＥＥＭＯＳ回路もしくは図７（Ｂ）に示したＥＤＭＯＳ回路を用いてシフトレジスタを作製した例を図８に示す。図８において、４０、４１はフリップフロップ回路である。また、４２、４３はＥ型ＮＴＦＴであり、Ｅ型ＮＴＦＴ４２のゲートにはクロック信号（ＣＬ）が入力され、Ｅ型ＮＴＦＴ４３のゲートには極性の反転したクロック信号（ＣＬバー）が入力される。また、４４で示される記号はインバータ回路であり、図８（Ｂ）に示すように、図７（Ａ）に示したＥＥＭＯＳ回路もしくは図７（Ｂ）に示したＥＤＭＯＳ回路が用いられる。従って、表示装置の駆動回路を全てｎチャネル型ＴＦＴで構成することも可能である。
【０１０３】
なお、本実施例は実施例１乃至３のいずれか一と自由に組み合わせることができる。
【実施例５】
【０１０４】
本実施例では、実施例１とは異なる画素構造（ＩＰＳ方式）を図９に示し、断面構造を図１０に示す。それぞれ、Ａ−Ａ’断面図、Ｈ−Ｈ’断面図を示した。
【０１０５】
本実施例は、ＩＰＳ（In-Plane Switching）方式（横電界方式とも言う）のアクティブマトリクス型の液晶表示装置の一例を示す。ＩＰＳ方式は画素電極と共通配線（以下、コモン配線と呼ぶ）との両方を一方の基板に形成し、横方向に電界を印加することに特徴があり、液晶分子の長軸が基板面にほぼ平行な方向に配向制御されている。このＩＰＳ方式とすることで視野角を広げることができる。
【０１０６】
図９において、１１０１は第１の半導体層、１１０２、１１０３は第２の半導体層、１１０４は第１の電極、１１０５は第２の電極、１１０６はソース配線、１１０７はゲート配線、１１０８、１１０９はコモン配線、１１１０は接続電極、１１１１は画素電極である。なお、画素電極とコモン配線は、基板面と平行な電界が生じるように配置されている。また、コモン配線はソース配線と重なるように配置されており画素部の開口率を向上させている。
【０１０７】
また、図１０に示すように第１の電極１１０４、第２の電極１１０５、及びソース配線１１０６は、第１の半導体層及び第２の半導体層を覆う絶縁膜上に同時に形成されている。また、画素電極１１１１、接続電極１１１０、ゲート配線１１０７、及びコモン配線１１０９は、ソース配線を覆う層間絶縁膜上に同時に形成されている。
【０１０８】
また、第１の電極はゲート配線と電気的に接続されており、第１の半導体層と重なる第１の電極はゲート電極として機能する。
【０１０９】
また、本実施例では、長方形状の画素電極を示したが、画素電極及びコモン電極の形状をくの字の電極構造として、さらに視野角を広げてもよい。
【０１１０】
また、保持容量は、第２の半導体層と、第２の半導体層を覆う絶縁膜と、第２の電極とで形成される。この第２の電極は隣り合う画素のゲート配線と電気的に接続されている。また、第２の半導体層にはｎ型を付与する不純物元素が添加されている。
【０１１１】
なお、本実施例は、実施例１のマスクパターンを変更すれば実施例１と同じ工程で得られる画素構成である。
【０１１２】
実施例１を用いて図９及び図１０に示す状態を得た後、実施例２に示した方法により液晶表示装置を得る。画素間の隙間は実施例２と同様に対向基板に設けたカラーフィルタを用いて遮光する。ただし、ＩＰＳ方式とするため、配向処理などを変更する必要がある。
【実施例６】
【０１１３】
本実施例では、実施例１で得られる駆動回路のＴＦＴ（チャネル長：Ｌ／チャネル幅：Ｗ＝１０μｍ／８μｍ）において、ゲート電極と重なる不純物領域（Ｌov領域とも呼ぶ）のチャネル長方向における長さと信頼性との関係を示す。
【０１１４】
ここでは、Ｌov領域の長さがある長さである場合におけるＴＦＴの移動度の最大値（μＦＥ（max））が１０％変動するまでの時間をそのＴＦＴの寿命と仮定し、ドレイン電圧の逆数を片対数グラフにプロットして、得られる直線的な関係から寿命が１０年となるドレイン電圧の値を１０年保証電圧として導出する。
【０１１５】
本実施例では、Ｌov領域のチャネル長方向における長さ（Ｌov長とも呼ぶ）を０．５μｍ、０．７８μ、１μｍ、１．５μｍ、１．７μｍとした場合のそれぞれについて、ＴＦＴのオン電流値が１０％変動するまでの時間をそのＴＦＴの寿命と仮定し、ドレイン電圧の逆数を片対数グラフにプロットして、得られる直線的な関係から寿命が１０年となるドレイン電圧の値を１０年保証電圧として導出して得られた結果を図１５に示す。
【０１１６】
なお、トランジェントストレス試験でＴＦＴのオン電流値が１０％変動するまでの時間が２０時間となるドレイン電圧の値を２０時間保証電圧として得られた結果も図１５中に示した。
【０１１７】
図１５に示すように、１６Ｖ系の装置に用いられることを想定し、２０％のマージンを考えた時、１９．２Ｖ（１６×１．２）以上となるｎチャネル型ＴＦＴのＬov領域の長さは、２０時間保証電圧においては１μｍ以上であり、１０年保証電圧となると１．５μｍ以上であることが望ましい。
【実施例７】
【０１１８】
本実施例では、有機発光素子（ＯＬＥＤ：Organic Light Emitting Device）を備えた発光表示装置を作製する例を図１６に示す。
【０１１９】
図１６（Ａ）は、ＯＬＥＤを有するモジュール、いわゆるＥＬモジュールの上面図、図１６（Ｂ）は図１６（Ａ）をＡ−Ａ’で切断した断面図である。絶縁表面を有する基板９００（例えば、ガラス基板、結晶化ガラス基板、もしくはプラスチック基板等）に、画素部９０２、ソース側駆動回路９０１、及びゲート側駆動回路９０３を形成する。これらの画素部や駆動回路は、上記実施例１に従えば得ることができる。
【０１２０】
また、９１８はシール材、９１９は窒化酸化アルミニウムや窒化アルミニウムやＤＬＣ膜からなる保護膜であり、画素部および駆動回路部はシール材９１８で覆われ、そのシール材は保護膜９１９で覆われている。さらに、接着材を用いてカバー材９２０で封止されている。カバー材９２０としては、プラスチック、ガラス、金属、セラミックス等、いかなる組成の基材でもよい。また、カバー材９２０の形状および支持体の形状も特に限定されず、平面を有するもの、曲面を有するもの、可曲性を有するもの、フィルム状のものであってもよい。熱や外力などによる変形に耐えるためカバー材９２０は基板９００と同じ材質のもの、例えばガラス基板を用いることが望ましく、本実施例では、サンドブラスト法などにより図１６に示す凹部形状（深さ３〜１０μｍ）に加工する。さらに加工して乾
燥剤９２１が設置できる凹部（深さ５０〜２００μｍ）を形成することが望ましい。また、多面取りでＥＬモジュールを製造する場合、基板とカバー材とを貼り合わせた後、ＣＯ2レーザー等を用いて端面が一致するように分断してもよい。
【０１２１】
また、ここでは図示しないが、用いる金属層（ここでは陰極など）の反射により背景が映り込むことを防ぐために、位相差板（λ／４板）や偏光板からなる円偏光板と呼ばれる円偏光手段を基板９００上に設けてもよい。
【０１２２】
なお、９０８はソース側駆動回路９０１及びゲート側駆動回路９０３に入力される信号を伝送するための配線であり、外部入力端子となるＦＰＣ（フレキシブルプリントサーキット）９０９からビデオ信号やクロック信号を受け取る。また、本実施例の発光装置は、デジタル駆動であってもよく、アナログ駆動であってもよく、ビデオ信号はデジタル信号であってもよいし、アナログ信号であってもよい。なお、ここではＦＰＣしか図示されていないが、このＦＰＣにはプリント配線基盤（ＰＷＢ）が取り付けられていても良い。本明細書における発光装置には、発光装置本体だけでなく、それにＦＰＣもしくはＰＷＢが取り付けられた状態をも含むものとする。また、これらの画素部や駆動回路と同一基板上に複雑な集積回路（メモリ、ＣＰＵ、コントローラ、Ｄ／Ａコンバータ等）を形成することも可能であるが、少ないマスク数での作製は困難である。従って、メモリ、ＣＰＵ、コントローラ、Ｄ／Ａコンバータ等を備えたＩＣチップを、ＣＯＧ（chip on glass）方式やＴＡＢ（tape automated bonding）方式やワイヤボンディング方法で実装することが好ましい。
【０１２３】
次に、断面構造について図１６（Ｂ）を用いて説明する。基板９００上に絶縁膜９１０が設けられ、絶縁膜９１０の上方には画素部９０２、ゲート側駆動回路９０３が形成されており、画素部９０２は電流制御用ＴＦＴ９１１とそのドレインに電気的に接続された画素電極９１２を含む複数の画素により形成される。実際には一つの画素内に複数のＴＦＴが作り込まれるが、ここでは簡略化のため、電流制御用ＴＦＴ９１１のみを図示した。また、ゲート側駆動回路９０３はｎチャネル型ＴＦＴ９１３、９１４とで形成される。
【０１２４】
これらのＴＦＴ（９１１、９１３、９１４を含む）は、上記実施例１のｎチャネル型ＴＦＴに従って作製すればよい。
【０１２５】
また、ＯＬＥＤを有する表示装置においては、ＯＬＥＤに一定の電圧を印加して電流を供給するように回路設計を行った駆動方法や、ＯＬＥＤに一定の電流が供給されるようにＯＬＥＤに印加する電圧を調節するように回路設計を行った駆動方法や、ＯＬＥＤに一定の電流が供給されるように回路設計を行った駆動方法などがあるが、駆動方法によらず、ＯＬＥＤと電気的に接続され、且つ、ＯＬＥＤに電流を供給するＴＦＴ（本明細書中、このＴＦＴを電流制御用ＴＦＴと呼び、図１６においては、電流制御用ＴＦＴ９１１に相当する）のオン電流（Ｉon）で画素の輝度が決定される。
【０１２６】
なお、本実施例では、スイッチングＴＦＴ８０２にｎチャネル型ＴＦＴを用い、電流制御用ＴＦＴ９１１にｎチャネル型ＴＦＴを用いたが、本発明はこの構成に限定されず、一つの画素に設けるＴＦＴを３個、４個、５個、６個もしくはそれ以上であってもよい。スイッチングＴＦＴと電流制御用ＴＦＴをｐチャネル型ＴＦＴで形成しても良い。ただし、ＯＬＥＤの陰極を画素電極として用いる場合、電流制御用ＴＦＴはｎチャネル型ＴＦＴであることが望ましく、ＯＬＥＤの陽極を画素電極として用いる場合、電流制御用ＴＦＴはｐチャネル型ＴＦＴであることが望ましい。
【０１２７】
また、ＴＦＴの活性層とＯＬＥＤとの間に設ける絶縁膜８０８は、平坦性の高く、透光性の高い絶縁膜を用いることが望ましい。具体的には塗布法での有機樹脂膜と、スパッタ法での窒化珪素膜とを積層すればよい。もしくは、絶縁膜の成膜後に平坦化処理を行うことが好ましい。平坦化処理としては、平坦性を向上させる公知の技術、例えば化学的機械研磨（Chemical-Mechanical Polishing：以下、ＣＭＰと記す）と呼ばれる研磨工程を用いればよい。ＣＭＰを用いる場合、絶縁膜に対するＣＭＰの研磨剤（スラリー）には、例えば、塩化シリコンガスを熱分解して得られるフュームドシリカ粒子をＫＯＨ添加水溶液に分散したものを用いると良い。ＣＭＰにより絶縁膜を０．１〜０．５μm程度除去して、表面を平坦化する。ＯＬＥＤは、有機化合物層の膜厚が不均一であると発光にバラツキが生じるため可能な限り均一な膜厚とすることが望ましい。
【０１２８】
なお、ＴＦＴの活性層とＯＬＥＤとの間に設ける絶縁膜８０７、８０８としては、アルカリ金属イオンやアルカリ土金属イオン等の不純物イオンの拡散をブロックするだけでなく、積極的にアルカリ金属イオンやアルカリ土金属イオン等の不純物イオンを吸着する材料が好ましく、更には後のプロセス温度に耐えうる材料が適している。これらの条件に合う材料は、一例としてフッ素を多く含んだ窒化シリコン膜が挙げられる。窒化シリコン膜の膜中に含まれるフッ素濃度は、１×１０19／ｃｍ3以上、好ましくは窒化シリコン膜中でのフッ素の組成比を１〜５％とすればよい。窒化シリコン膜中のフッ素がアルカリ金属イオンやアルカリ土金属イオン等と結合し、膜中に吸着される。また、他の例としてアルカリ金属イオンやアルカリ土金属イオン等を吸着するアンチモン（Ｓｂ）化合物、スズ（Ｓｎ）化合物、またはインジウム（Ｉｎ）化合物からなる微粒子を含む有機樹脂膜、例えば、五酸化アンチモン微粒子（Ｓｂ2Ｏ5・ｎＨ2Ｏ）を含む有機樹脂膜も挙げられる。なお、この有機樹脂膜は、平均粒径１０〜２０ｎｍの微粒子が含まれており、光透過性も非常に高い。この五酸化アンチモン微粒子で代表されるアンチモン化合物は、アルカリ金属イオン等の不純物イオンやアルカリ土金属イオンを吸着しやすい。
【０１２９】
また、ＴＦＴの活性層とＯＬＥＤとの間に設ける絶縁膜８０７、８０８の他の材料としては、ＡｌＮXＯYで示される層を用いてもよい。スパッタ法を用い、例えば、窒化アルミニウム（ＡｌＮ）ターゲットを用い、アルゴンガスと窒素ガスと酸素ガスを混合した雰囲気下にて成膜して得られるアルミニウムを含む窒化酸化物層（ＡｌＮXＯYで示される層）は、窒素を２．５atm％〜４７．５atm％含む膜であり、水分や酸素をブロッキングすることができる効果に加え、熱伝導性が高く放熱効果を有し、さらには透光性が非常に高いという特徴を有している。加えて、アルカリ金属やアルカリ土類金属などの不純物がＴＦＴの活性層に入り込むのを防ぐことができる。
【０１３０】
電流制御用ＴＦＴ９１１の一方の不純物領域８０６と電気的に接続している電極８０９に電気的に接続された画素電極９１２はＯＬＥＤの陽極として機能する。陽極は、仕事関数の大きい導電膜、代表的には酸化物導電膜が用いられる。酸化物導電膜としては、酸化インジウム、酸化スズ、酸化亜鉛もしくはそれらの化合物を用いれば良い。また、画素電極９１２の両端には無機絶縁物または有機絶縁物からなるバンク９１５が形成され、画素電極９１２上にはＥＬ層９１６およびＯＬＥＤの陰極９１７が形成される。
【０１３１】
ＥＬ層９１６としては、発光層、電荷輸送層または電荷注入層を自由に組み合わせてＥＬ層（発光及びそのためのキャリアの移動を行わせるための層）を形成すれば良い。例えば、低分子系有機ＥＬ材料や高分子系有機ＥＬ材料を用いればよい。また、ＥＬ層として一重項励起により発光（蛍光）する発光材料（シングレット化合物）からなる薄膜、または三重項励起により発光（リン光）する発光材料（トリプレット化合物）からなる薄膜を用いることができる。また、電荷輸送層や電荷注入層として炭化珪素等の無機材料を用いることも可能である。これらの有機ＥＬ材料や無機材料は公知の材料を用いることができる。
【０１３２】
陰極９１７は全画素に共通の配線としても機能し、接続配線９０８を経由してＦＰＣ９０９に電気的に接続されている。陰極９１７に用いる材料としては仕事関数の小さい金属（代表的には周期表の１族もしくは２族に属する金属元素）や、これらを含む合金を用いることが好ましいとされている。仕事関数が小さければ小さいほど発光効率が向上するため、中でも、陰極に用いる材料としては、アルカリ金属の一つであるＬｉ（リチウム）を含む合金材料が望ましい。さらに、画素部９０２及びゲート側駆動回路９０３に含まれる素子は全て陰極９１７、シール材９１８、及び保護膜９１９で覆われている。
【０１３３】
なお、シール材９１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材９１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１３４】
また、シール材９１８を用いてＯＬＥＤを完全に覆った後、すくなくとも図１６に示すようにＡｌＯＮ膜、ＡｌＮ膜、Ａｌ2Ｏ3膜、またはＤＬＣ膜から選ばれた単層または積層からなる保護膜９１９をシール材９１８の表面（露呈面）に設けることが好ましい。また、基板の裏面を含む全面に保護膜を設けてもよい。ここで、外部入力端子（ＦＰＣ）が設けられる部分に保護膜が成膜されないように注意することが必要である。マスクを用いて保護膜が成膜されないようにしてもよいし、ＣＶＤ装置で使用するマスキングテープ等のテープで外部入力端子部分を覆うことで保護膜が成膜されないようにしてもよい。
【０１３５】
以上のような構造でＯＬＥＤをシール材９１８及び保護膜で封入することにより、ＯＬＥＤを外部から完全に遮断することができ、外部から水分や酸素等のＥＬ層の酸化による劣化を促す物質が侵入することを防ぐことができる。加えて、保護膜として熱伝導性を有する膜（ＡｌＯＮ膜、ＡｌＮ膜など）を用いれば駆動させたときに生じる発熱を発散することができる。従って、信頼性の高い発光装置を得ることができる。
【０１３６】
また、画素電極を陰極とし、ＥＬ層と陽極を積層して図１６とは逆方向に発光する構成としてもよい。図１７にその一例を示す。なお、上面図は同一であるので省略する。
【０１３７】
図１７に示した断面構造について以下に説明する。基板１０００としては、ガラス基板や石英基板の他にも、半導体基板または金属基板も使用することができる。基板１０００上に絶縁膜１０１０が設けられ、絶縁膜１０１０の上方には画素部１００２、ゲート側駆動回路１００３が形成されており、画素部１００２は電流制御用ＴＦＴ１０１１とそのドレインに電気的に接続された画素電極１０１２を含む複数の画素により形成される。また、ゲート側駆動回路１００３はｎチャネル型ＴＦＴ１０１３とｎチャネル型ＴＦＴ１０１４とを組み合わせて形成される。
【０１３８】
画素電極１０１２はＯＬＥＤの陰極として機能する。また、画素電極１０１２の両端にはバンク１０１５が形成され、画素電極１０１２上にはＥＬ層１０１６およびＯＬＥＤの陽極１０１７が形成される。
【０１３９】
陽極１０１７は全画素に共通の配線としても機能し、接続配線１００８を経由してＦＰＣ１００９に電気的に接続されている。さらに、画素部１００２及びゲート側駆動回路１００３に含まれる素子は全て陽極１０１７、シール材１０１８、及び保護膜１０１９で覆われている。また、カバー材１０２１と基板１０００とを接着剤で貼り合わせた。また、カバー材には凹部を設け、乾燥剤１０２１を設置する。
【０１４０】
なお、シール材１０１８としては、できるだけ可視光に対して透明もしくは半透明な材料を用いるのが好ましい。また、シール材１０１８はできるだけ水分や酸素を透過しない材料であることが望ましい。
【０１４１】
また、図１７では、画素電極を陰極とし、ＥＬ層と陽極を積層したため、発光方向は図１７に示す矢印の方向となっている。
【０１４２】
また、ここでは図示しないが、用いる金属層（ここでは陰極となる画素電極など）の反射により背景が映り込むことを防ぐために、位相差板（λ／４板）や偏光板からなる円偏光板と呼ばれる円偏光手段をカバー材１０２０上に設けてもよい。
【０１４３】
また、本実施例は、実施例１、実施例４、実施例６のいずれとも自由に組み合わせることができる。
【０１４４】
実施例４に示したシフトレジスタを用いて駆動回路を構成することも可能であるが、シフトレジスタに代えてｎチャネル型ＴＦＴのみを用いたデコーダを用い、ソース駆動回路およびゲート駆動回路を全てＥ型ＴＦＴで形成した場合について図１８〜図２０を用いて以下に説明する。
【０１４５】
図１８はゲート側駆動回路の例である。図１８において、４００がゲート側駆動回路のデコーダ、４０１がゲート側駆動回路のバッファ部である。なお、バッファ部とは複数のバッファ（緩衝増幅器）が集積化された部分を指す。また、バッファとは後段の影響を前段に与えずに駆動を行う回路を指す。
【０１４６】
まずゲート側デコーダ４００を説明する。まず４０２はデコーダ４００の入力信号線（以下、選択線という）であり、ここではＡ１、Ａ１バー（Ａ１の極性が反転した信号）、Ａ２、Ａ２バー（Ａ２の極性が反転した信号）、…Ａｎ、Ａｎバー（Ａｎの極性が反転した信号）を示している。即ち、２ｎ本の選択線が並んでいると考えれば良い。
【０１４７】
選択線の本数はゲート側駆動回路から出力されるゲート配線が何列あるかによってその数が決まる。例えばＶＧＡ表示の画素部をもつ場合はゲート配線が４８０本となるため、９bit分（ｎ＝９に相当する）で合計１８本の選択線が必要となる。選択線４０２は図１９のタイミングチャートに示す信号を伝送する。図１９に示すように、Ａ１の周波数を１とすると、Ａ２の周波数は２-1倍、Ａ３の周波数は２-2倍、Ａｎの周波数は２-(n-1)倍となる。
【０１４８】
また、４０３aは第１段のＮＡＮＤ回路（ＮＡＮＤセルともいう）、４０３bは第２段のＮＡＮＤ回路、４０３cは第ｎ段のＮＡＮＤである。ＮＡＮＤ回路はゲート配線の本数分が必要であり、ここではｎ個が必要となる。即ち、本実施例ではデコーダ４００が複数のＮＡＮＤ回路からなる。
【０１４９】
また、ＮＡＮＤ回路４０３a〜４０３cは、ｎチャネル型ＴＦＴ４０４〜４０９が組み合わされてＮＡＮＤ回路を形成している。なお、実際には２ｎ個のＴＦＴがＮＡＮＤ回路４０３に用いられている。また、ｎチャネル型ＴＦＴ４０４〜４０９の各々のゲートは選択線４０２（Ａ１、Ａ１バー、Ａ２、Ａ２バー…Ａｎ、Ａｎバー）のいずれかに接続されている。
【０１５０】
このとき、ＮＡＮＤ回路４０３aにおいて、Ａ１、Ａ２…Ａｎ（これらを正の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ４０４〜４０６は、互いに並列に接続されており、共通のソースとして負電源線（ＶDL）４１０に接続され、共通のドレインとして出力線４１１に接続されている。また、Ａ１バー、Ａ２バー…Ａｎバー（これらを負の選択線と呼ぶ）のいずれかに接続されたゲートを有するｎチャネル型ＴＦＴ４０７〜４０９は、互いに直列に接続されており、回路端に位置するｎチャネル型ＴＦＴ４０９のソースが正電源線（ＶDH）４１２に接続され、もう一方の回路端に位置するｎチャネル型ＴＦＴ４０７のドレインが出力線４１１に接続されている。
【０１５１】
以上のように、本実施例においてＮＡＮＤ回路は直列に接続されたｎ個のｎチャネル型ＴＦＴおよび並列に接続されたｎ個のｎチャネル型ＴＦＴを含む。但し、ｎ個のＮＡＮＤ回路４０３a〜４０３cにおいて、ｎチャネル型ＴＦＴと選択線との組み合わせはすべて異なる。即ち、出力線４１１は必ず１本しか選択されないようになっており、選択線４０２には出力線４１１が端から順番に選択されていくような信号が入力される。
【０１５２】
次に、バッファ部４０１はＮＡＮＤ回路４０３a〜４０３cの各々に対応して複数のバッファ４１３a〜４１３cにより形成されている。但しバッファ４１３a〜４１３cはいずれも同一構造で良い。
【０１５３】
また、バッファ４１３a〜４１３cはｎチャネル型ＴＦＴ４１４〜４１６を用いて形成される。デコーダからの出力線４１１はｎチャネル型ＴＦＴ４１４（第１のｎチャネル型ＴＦＴ）のゲートとして入力される。ｎチャネル型ＴＦＴ４１４は正電源線（ＶDH）４１７をソースとし、画素部に続くゲート配線４１８をドレインとする。また、ｎチャネル型ＴＦＴ４１５（第２のｎチャネル型ＴＦＴ）は正電源線（ＶDH）４１７をゲートとし、負電源線（ＶDL）４１９をソースとし、ゲート配線４１８をドレインとして常時オン状態となっている。
【０１５４】
即ち、本実施例において、バッファ４１３a〜４１３cは第１のｎチャネル型ＴＦＴ（ｎチャネル型ＴＦＴ４１４）および第１のｎチャネル型ＴＦＴに直列に接続され、且つ、第１のｎチャネル型ＴＦＴのドレインをゲートとする第２のｎチャネル型ＴＦＴ（ｎチャネル型ＴＦＴ４１５）を含む。
【０１５５】
また、ｎチャネル型ＴＦＴ４１６（第３のｎチャネル型ＴＦＴ）はリセット信号線（Reset）をゲートとし、負電源線（ＶDL）４１９をソースとし、ゲート配線４１８をドレインとする。なお、負電源線（ＶDL）４１９は接地電源線（ＧＮＤ）としても構わない。
【０１５６】
このとき、ｎチャネル型ＴＦＴ４１５のチャネル幅（Ｗ１とする）とｎチャネル型ＴＦＴ４１４のチャネル幅（Ｗ２とする）との間にはＷ１＜Ｗ２の関係がある。なお、チャネル幅とはチャネル長に垂直な方向におけるチャネル形成領域の長さである。
【０１５７】
バッファ４１３aの動作は次の通りである。まず出力線４１１に負電圧が加えられているとき、ｎチャネル型ＴＦＴ４１４はオフ状態（チャネルが形成されていない状態）となる。一方でｎチャネル型ＴＦＴ４１５は常にオン状態（チャネルが形成されている状態）であるため、ゲート配線４１８には負電源線４１９の電圧が加えられる。
【０１５８】
ところが、出力線４１１に正電圧が加えられた場合、ｎチャネル型ＴＦＴ４１４がオン状態となる。このとき、ｎチャネル型ＴＦＴ４１４のチャネル幅がｎチャネル型ＴＦＴ４１５のチャネル幅よりも大きいため、ゲート配線４１８の電位はｎチャネル型ＴＦＴ４１４側の出力に引っ張られ、結果的に正電源線４１７の電圧がゲート配線４１８に加えられる。
【０１５９】
従って、ゲート配線４１８は、出力線４１１に正電圧が加えられるときは正電圧（画素のスイッチング素子として用いるｎチャネル型ＴＦＴがオン状態になるような電圧）を出力し、出力線４１１に負電圧が加えられているときは常に負電圧（画素のスイッチング素子として用いるｎチャネル型ＴＦＴがオフ状態になるような電圧）を出力する。
【０１６０】
なお、ｎチャネル型ＴＦＴ４１６は正電圧が加えられたゲート配線４１８を強制的に負電圧に引き下げるリセットスイッチとして用いられる。即ち、ゲート配線４１８の選択期間が終了したら。リセット信号を入力してゲート配線４１８に負電圧を加える。但しｎチャネル型ＴＦＴ４１６は省略することもできる。
【０１６１】
以上のような動作のゲート側駆動回路によりゲート配線が順番に選択されることになる。次に、ソース側駆動回路の構成を図２０に示す。図２０に示すソース側駆動回路はデコーダ４２１、ラッチ４２２およびバッファ部４２３を含む。なお、デコーダ４２１およびバッファ部４２３の構成はゲート側駆動回路と同様であるので、ここでの説明は省略する。
【０１６２】
図２０に示すソース側駆動回路の場合、ラッチ４２２は第１段目のラッチ４２４および第２段目のラッチ４２５からなる。また、第１段目のラッチ４２４および第２段目のラッチ４２５は、各々ｍ個のｎチャネル型ＴＦＴ４２６a〜４２６cで形成される複数の単位ユニット４２７を有する。デコーダ４２１からの出力線４２８は単位ユニット４２７を形成するｍ個のｎチャネル型ＴＦＴ４２６a〜４２６cのゲートに入力される。なお、ｍは任意の整数である。
【０１６３】
例えば、ＶＧＡ表示の場合、ソース配線の本数は６４０本である。ｍ＝１の場合はＮＡＮＤ回路も６４０個必要となり、選択線は２０本（１０bit分に相当する）必要となる。しかし、ｍ＝８とすると必要なＮＡＮＤ回路は８０個となり、必要な選択線は１４本（７bit分に相当する）となる。即ち、ソース配線の本数をＭ本とすると、必要なＮＡＮＤ回路は（Ｍ／ｍ）個となる。
【０１６４】
そして、ｎチャネル型ＴＦＴ４２６a〜４２６cのソースは各々ビデオ信号線（Ｖ１、Ｖ２…Ｖｋ）４２９に接続される。即ち、出力線４２８に正電圧が加えられると一斉にｎチャネル型ＴＦＴ４２６a〜４２６cがオン状態となり、各々に対応するビデオ信号が取り込まれる。また、こうして取り込まれたビデオ信号は、ｎチャネル型ＴＦＴ４２６a〜４２６cの各々に接続されたコンデンサ４３０a〜４３０cに保持される。
【０１６５】
また、第２段目のラッチ４２５も複数の単位ユニット４２７bを有し、単位ユニット４２７bはｍ個のｎチャネル型ＴＦＴ４３１a〜４３１cで形成される。ｎチャネル型ＴＦＴ４３１a〜４３１cのゲートはすべてラッチ信号線４３２に接続され、ラッチ信号線４３２に負電圧が加えられると一斉にｎチャネル型ＴＦＴ４３１a〜４３１cがオン状態となる。
【０１６６】
その結果、コンデンサ４３０a〜４３０cに保持されていた信号が、ｎチャネル型ＴＦＴ４３１a〜４３１cの各々に接続されたコンデンサ４３３a〜４３３cに保持されると同時にバッファ４２３へと出力される。そして、図１９で説明したようにバッファを介してソース配線４３４に出力される。以上のような動作のソース側駆動回路によりソース配線が順番に選択されることになる。
【０１６７】
以上のように、ｎチャネル型ＴＦＴのみでゲート側駆動回路およびソース側駆動回路を形成することにより画素部および駆動回路をすべてｎチャネル型ＴＦＴで形成することが可能となる。なお、本実施例はソース側駆動回路もしくはゲート側駆動回路のいずれか片方を外付けのＩＣチップとする場合にも適用できる。
【０１６８】
また、本実施例は実施例１乃至６のいずれか一と自由に組みあわせることができる。
【実施例８】
【０１６９】
実施例１では、熱活性化を行った例を示したが、ここではレーザー光を用いて活性化させる場合に、導電層を３層構造ではなく４層構造とする例を示す。
【０１７０】
まず、実施例１に従って同様にゲート絶縁膜を形成する工程まで行う。次いで、第１の導電膜として、Ｗ膜をスパッタ法で形成する。成膜条件は、Ｗターゲットを用い、圧力を０．２Ｐａ、スパッタ電力１ｋＷ、基板温度を２００℃、Ａｒ流量を２０ｓｃｃｍ、基板とターゲットの距離を６０ｍｍとして３０〜５０ｎｍの成膜を行う。
【０１７１】
次いで、第２の導電膜として、Ａｌ−Ｓｉ膜をスパッタ法で形成する。成膜条件は、Ａｌターゲット（Ｓｉ：２ｗｔ％含有）を用い、圧力を０．４Ｐａ、スパッタ電力４ｋＷ、基板温度を室温、Ａｒ流量を５０ｓｃｃｍ、基板とターゲットの距離を６０ｍｍとして３００〜５００ｎｍの成膜を行う。
【０１７２】
次いで、第３の導電膜として、ＴｉＮ膜をスパッタ法で形成する。成膜条件は、Ｔｉターゲットを用い、圧力を０．２Ｐａ、スパッタ電力１２ｋＷ、基板温度を室温、Ｎ2流量を５０ｓｃｃｍ、基板とターゲットの距離を４００ｍｍとして２０〜１００ｎｍの成膜を行う。
【０１７３】
次いで、第４の導電膜として、Ｔｉ膜をスパッタ法で形成する。成膜条件は、Ｔｉターゲットを用い、圧力を０．１Ｐａ、スパッタ電力１２ｋＷ、基板温度を室温、Ａｒ流量を２０ｓｃｃｍ、基板とターゲットの距離を４００ｍｍとして２０〜１００ｎｍの成膜を行う。この第４の導電膜は、後に行われるレーザー光による活性化の際に、レーザー光を反射させてゲート電極を保護するために設けるものである。
【０１７４】
次いで、実施例１と同様にエッチングを行ってゲート電極となる導電層を形成すればよい。本実施例では第４の導電膜を形成しているが、第３の導電膜とほぼ同一のエッチングレートである。
【０１７５】
以降の工程は、実施例１に従えばよい。ただし、本実施例では、実施例１に示した熱活性化に代えて、パルス発振または連続発振のＹＡＧレーザの第２高調波、第３高調波を用いた活性化を行う。
【０１７６】
レーザー光を照射して活性化を行う場合、最上層の材料がＴｉＮであると、ＴｉＮ膜がレーザーエネルギーを吸収してダメージを受けやすい。
【０１７７】
本発明人らは、以下に示す実験を行った。
【０１７８】
基板上に第１の導電膜として５０ｎｍのタングステン膜を形成し、その上に第２の導電膜として５００ｎｍのＡｌ−Ｓｉ膜を形成し、さらに第３の導電膜として５０ｎｍの窒化チタン膜をそれぞれ上記スパッタ条件で形成した後、YAGレーザー光を照射した。レーザー光の条件は、それぞれレーザーエネルギー密度を１２０．６ｍＪ／ｃｍ2、９５．８ｍＪ／ｃｍ2とした。
【０１７９】
上記レーザー光を照射した後、顕微鏡で観察した写真図が図２１（Ａ）、図２１（Ｂ）である。図２１（Ａ）がレーザーエネルギー密度１２０．６ｍＪ／ｃｍ2のレーザー光を照射したものであり、図２１（Ｂ）が９５．８ｍＪ／ｃｍ2である。いずれもレーザー光の照射が原因と思われる縞またはひび割れが観察された。この結果から、レーザー光によりＴｉＮ膜はダメージを受けやすいことが読み取れる。
【０１８０】
一方、第１の導電膜として５０ｎｍのタングステン膜を形成し、その上に第２の導電膜として５００ｎｍのＡｌ−Ｓｉ膜を形成し、さらに第３の導電膜として２０ｎｍの窒化チタン膜を形成し、さらに第４の導電膜として３０ｎｍのチタン膜を形成した後、YAGレーザー光を照射した。レーザー光の条件は、それぞれレーザーエネルギー密度を１２０．６ｍＪ／ｃｍ2とした。上記レーザー光を照射した後、顕微鏡で観察した写真図が図２１（Ｃ）である。レーザー光を照射しても特に変化は見られず、第４の導電膜によって保護されたことが読み取れる。
【０１８１】
本実施例に示す４層構造とすることによって、レーザー光による活性化を可能とすることができる。特に基板がプラスチック基板のような耐熱性が低い材料である場合、レーザー光による活性化を行うため、４層構造とすることは有用である。
【０１８２】
また、本実施例では４層構造とした例を示したが、３層構造とした場合でも、第３の導電膜を５０ｎｍのタングステン膜、または５０ｎｍのチタン膜としてもどちらも第３の導電膜の照射表面には変化が見られなかった。
【０１８３】
また、本実施例は実施例１乃至７のいずれか一と自由に組みあわせることができる。
【実施例９】
【０１８４】
本発明を実施して形成された駆動回路や画素部は様々なモジュール（アクティブマトリクス型液晶モジュール、アクティブマトリクス型ＥＬモジュール、アクティブマトリクス型ＥＣモジュール）を完成させることができる。即ち、本発明を実施することによって、それらを組み込んだ全ての電子機器が完成される。
【０１８５】
その様な電子機器としては、ビデオカメラ、デジタルカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図１１、図１２に示す。
【０１８６】
図１１（Ａ）はパーソナルコンピュータであり、本体２００１、画像入力部２００２、表示部２００３、キーボード２００４等を含む。
【０１８７】
図１１（Ｂ）はモバイルコンピュータ（モービルコンピュータ）であり、本体２２０１、カメラ部２２０２、受像部２２０３、操作スイッチ２２０４、表示部２２０５等を含む。
【０１８８】
図１１（Ｃ）はプログラムを記録した記録媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであり、本体２４０１、表示部２４０２、スピーカ部２４０３、記録媒体２４０４、操作スイッチ２４０５等を含む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄｉｇｔｉａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉｓｃ）、ＣＤ等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。
【０１８９】
図１２（Ａ）は携帯書籍（電子書籍）であり、本体３００１、表示部３００２、３００３、記憶媒体３００４、操作スイッチ３００５、アンテナ３００６等を含む。
【０１９０】
図１２（Ｂ）はディスプレイであり、本体３１０１、支持台３１０２、表示部３１０３等を含む。本発明は対角が１０〜５０インチのディスプレイを完成させることができる。
【０１９１】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器の作製方法に適用することが可能である。また、本実施例の電子機器は実施例１〜８のどのような組み合わせからなる構成を用いても実現することができる。
【図面の簡単な説明】
【０１９２】
【図１】ＡＭ−ＬＣＤの作製工程を示す図。
【図２】ＡＭ−ＬＣＤの作製工程を示す図。
【図３】ＡＭ−ＬＣＤの作製工程を示す図。
【図４】画素の上面図を示す図。
【図５】液晶モジュールの外観を示す図。
【図６】透過型の液晶表示装置の断面を示す図。
【図７】ＮＭＯＳ回路の構成を示す図。
【図８】シフトレジスタの構成を示す図。
【図９】本発明の画素部上面図を示す図。
【図１０】本発明の画素部断面図を示す図。
【図１１】電子機器の一例を示す図。
【図１２】電子機器の一例を示す図。
【図１３】エッチング後の観察ＳＥＭ写真図。
【図１４】エッチング後の観察ＳＥＭ写真図。
【図１５】駆動回路のＴＦＴにおける信頼性（２０時間保証電圧、１０年保証電圧）とＬov長との関係を示す図である。
【図１６】ＥＬモジュールの上面及び断面を示す図。
【図１７】ＥＬモジュールの断面を示す図。
【図１８】ゲート側駆動回路の構成を示す図。
【図１９】デコーダ入力信号のタイミングチャートを示す図。
【図２０】ソース側駆動回路の構成を示す図。
【図２１】レーザー照射後の金属膜表面の観察写真を示す図。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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