(57)【要約】      （修正有）【課題】従来、銅を用いた配線や電極の形成にダマシン方法を用いたが、大型基板には、平坦性や研磨による配線材料の除去・廃棄量が多く好適しない。【解決手段】本発明は、半導体層３上に設けられた金属拡散防止下地層６上に無電解メッキ法（又は電解メッキ法）を用いて、金属層（又は金属シード層３１及び金属層８の積層）８からなるゲート電極を選択的に形成し、この金属層８をマスクとして低濃度の不純物をドーピングし、金属層８を覆うように無電解メッキ法による第１の金属拡散防止カバー層９を選択的に形成する。この第１の金属拡散防止カバー層９をマスクとして高濃度の不純物をドーピングし、低濃度及び高濃度の領域を有するソース・ドレイン領域３ｂを設けた薄膜トランジスタ及びその製造方法と、この薄膜トランジスタを備える表示装置及びその表示装置の製造方法である。【選択図】    図３
2005038994.tif 000002
【特許請求の範囲】
【請求項１】
半導体層を設ける工程と、
前記半導体層上にゲート絶縁層を設ける工程と、
前記ゲート絶縁層上に金属拡散防止下地層を設ける工程と、
前記金属拡散防止下地層上に金属層からなるゲート電極を設ける工程と、
前記ゲート電極下方の前記半導体層に離隔してソース領域およびドレイン領域を形成する薄膜トランジスタの製造方法であって、
前記ソース領域およびドレイン領域の少なくとも一方の形成は、前記ゲート電極の表面を覆うように設けられた金属拡散防止カバー層をマスクとして高濃度の不純物注入を行う工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項２】
半導体層を設ける工程と、
前記半導体層上にゲート絶縁層を設ける工程と、
前記ゲート絶縁層上に金属拡散防止下地層を設ける工程と、
前記金属拡散防止下地層上に金属層からなるゲート電極を設ける工程と、
前記金属拡散防止層をエッチングする工程と、
前記金属層をマスクとして、前記半導体層へ低濃度の不純物注入を行う工程と、
前記金属層の表面を覆うように第１の金属拡散防止カバー層を設ける工程と、
前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物注入されている半導体層へ、この第１の金属拡散防止層の層厚分の幅をあけて高濃度の不純物注入を行う工程と、前記注入された不純物を活性化する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項３】
半導体層を設ける工程と、
前記半導体層上にゲート絶縁層を設ける工程と、
前記ゲート絶縁層上に金属拡散防止下地層を設ける工程と、
前記金属拡散防止下地層上に金属層からなるゲート電極を設ける工程と、
前記金属層の表面を覆うように第２の金属拡散防止カバー層を設ける工程と、
前記金属拡散防止下地層をエッチングする工程と、
前記第２の金属拡散防止カバー層をマスクとして前記半導体層へ低濃度の不純物注入を行う工程と、
前記第２の金属拡散防止カバー層上に更に第１の金属拡散防止カバー層を設ける工程と、
前記第１の金属拡散防止層をマスクとして、前記低濃度の不純物注入されている半導体層へ、この第１の金属拡散防止層の層厚分の幅をあけて高濃度の不純物注入を行う工程と、前記注入された不純物を活性化する工程と、
を含むことを特徴とする薄膜トランジスタの製造方法。
【請求項４】
前記金属層からなるゲート電極を設ける工程が、前記金属拡散防止下地層上に感光性樹脂からなるマスクを用いて選択的に前記金属層を設ける工程と、
を含むことを特徴とする請求項２又は３に記載の薄膜トランジスタの製造方法。
【請求項５】
前記金属層からなるゲート電極を設ける工程が前記金属層の形成前に、前記金属拡散防止下地層上へ金属シード層を設ける工程と、
感光性樹脂からなるマスクを用いて選択的に金属層を設ける工程と、
少なくとも前記金属シード層をエッチングする工程と、
を含むことを特徴とする請求項２又は３に記載の薄膜層トランジスタの製造方法。
【請求項６】
前記金属層からなるゲート電極を設ける工程が、
前記金属拡散防止下地層上に感光性樹脂からなるマスクを用いて選択的に金属シード層を設ける工程と、
前記金属シード層の上に金属層を設ける工程と、
を含むことを特徴とする請求項２又は３に記載の薄膜層トランジスタの製造方法。
【請求項７】
前記第１及び２の金属拡散防止カバー層を設ける工程が、無電解メッキ法により選択的に前記金属層を取り囲むように設けることを特徴とする請求項２又は３に記載の薄膜層トランジスタの製造方法。
【請求項８】
前記金属層を設ける工程が、銅層若しくは銅を含む金属層を選択的に設ける工程を含むことを特徴とする請求項２又は３に記載の薄膜トランジスタの製造方法。
【請求項９】
前記第１の金属拡散防止層をエッチングする工程が、前記金属層、前記第１の金属拡散防止カバー層もしくは前記第２の金属拡散防止カバー層のいずれかをマスクとしてエッチングする工程を含むことを特徴とする請求項２又は３に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記不純物注入を前記金属拡散防止下地層をエッチングした後に行うことを特徴とする請求項２又は３に記載の薄膜層トランジスタの製造方法。
【請求項１１】
前記不純物注入を前記金属拡散防止下地層を介して行うことを特徴とする請求項２又は３に記載の薄膜層トランジスタの製造方法。
【請求項１２】
前記金属拡散防止下地層をエッチングする工程が、前記不純物が注入された半導体層を活性化する工程の後に行うことを特徴とする請求項項２又は３に記載の薄膜トランジスタの製造方法。
【請求項１３】
半導体層と、
この半導体層上に設けられたゲート絶縁層と、
このゲート絶縁層上に設けられた金属拡散防止下地層と、
この金属拡散防止下地層上に設けられた金属層からなるゲート電極と、
このゲート電極の表面上に設けられた金属拡散防止カバー層と、
前記ゲート電極下方の前記半導体層に離隔して設けられたソース領域およびドレイン領域を有する薄膜トランジスタであって、
前記ソース領域およびドレイン領域の少なくとも一方は、前記金属拡散防止カバー層をマスクとして形成された高濃度の不純物注入であることを特徴とする薄膜トランジスタ。
【請求項１４】
基板上に設けられた半導体層と、
この半導体層上に設けられたゲート絶縁層と、
このゲート絶縁層上に設けられた金属拡散防止下地層と、
この金属拡散防止下地層上に設けられた金属層からなるゲート電極と、
このゲート電極の表面上に設けられた金属拡散防止カバー層と、
前記ゲート電極下方の前記半導体層に離隔して設けられたソース領域およびドレイン領域と、
前記ソース領域およびドレイン領域の少なくとも一方は、前記金属拡散防止カバー層をマスクとして高濃度の不純物注入された薄膜トランジスタを有することを特徴とする表示装置。
【請求項１５】
基板上に半導体層と設け、
この半導体層上にゲート絶縁層を設け、
このゲート絶縁層上に金属拡散防止下地層を設け、
この金属拡散防止下地層上に金属層からなるゲート電極を設け、
このゲート電極の表面上に金属拡散防止カバー層を設け、
前記ゲート電極下方の前記半導体層に離隔してソース領域およびドレイン領域を設けた液晶表示装置の製造方法であって、
前記ソース領域およびドレイン領域の少なくとも一方は、前記金属拡散防止カバー層をマスクとして高濃度に不純物を注入して形成することを特徴とする表示装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、液晶表示装置やエレクトロルミネッセンス（ＥＬ）装置に代表される表示装置に用いられる低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を有する薄膜トランジスタ及びその製造方法と、この薄膜トランジスタを備える表示装置及びその表示装置の製造方法に関する。
【０００２】
【従来の技術】
一般に、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）は、透明ガラス基板上に設けること可能なため、アクティブマトリクス型液晶表示装置やアクティブマトリクス型ＥＬ表示装置等の表示装置に用いられている。このＴＦＴをアクティブマトリクス型液晶表示装置の画素スイッチング素子であるｎ型ＴＦＴに適用する場合には、１５〜２０Ｖ程度のゲート電圧が印加され、特にオフ領域のリーク電流を小さくすることが必要とされている。一方、画素スイッチング素子を駆動するために設けられている周辺駆動回路は、基本的にＣＭＯＳ回路で構成され、主にオン領域の特性が重要とされている。
【０００３】
しかしながら、多結晶シリコンを用いたＴＦＴは、初期特性でのオフ領域のリーク電流が大きいため、長時間駆動させるとオン電流が低下し、オフ電流の増加という劣化現象が生じている。この原因の１つは、ドレイン近傍の高電界が原因で発生するホットキャリア注入現象であると考えられている。
【０００４】
半導体集積回路の技術分野では、ＭＯＳトランジスタのオフ電流を下げ、さらにドレイン近傍の高電界を緩和する方法として、低濃度ドレイン（ＬＤＤ：Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造が知られている。従来技術では、ゲート電極をマスクとして、第１の不純物元素の注入工程によりＬＤＤ領域となる低濃度不純物領域を形成しておき、その後、レジストマスクを用いて第２の不純物元素の注入工程により、ソース領域とドレイン領域となる高濃度不純物領域を形成する方法が用いられている。
【０００５】
しかし、このＬＤＤ構造は通常の構造のＴＦＴと比べて、オフ電流を下げることはできても、構造的に直列抵抗成分が増えてしまうため、結果としてＴＦＴのオン電流も低下させてしまう。また、オン電流の劣化抑制及び前記欠点を補う構造として、ＬＤＤ領域をゲート電極とオーバーラップさせる構造が知られている。
【０００６】
この構造を形成する方法は幾つかあるが、例えば、ＧＯＬＤ（Ｇａｔｅ−ｄｒａｉｎ  Ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ）や、ＬＡＴＩＤ（Ｌａｒｇｅ−ｔｉｌｔ−ａｎｇｌｅ  ｉｍｐｌａｎｔｅｄ  ｄｒａｉｎ）などが知られている。このような構造を採用することで、ドレイン近傍の高電界を緩和し、ホットキャリア耐性を高め、同時にオン電流の低下を防ぐことが知られている。
【０００７】
また、ＵＬＳＩに代表される半導体の分野における配線や電極等の金属材料としては、集積度の向上による微細化の進展や、動作スピードの向上等により、従来から用いられているアルミニウム（Ａｌ）よりも、配線抵抗が低く、且つエレクトロマイグレーションやストレスマイグレーション等の耐性が高い、銅（Ｃｕ）を用いた配線に関する検討が進められている。
【０００８】
また、液晶表示装置等に代表される表示装置の分野においても、表示面積の拡大による配線長の増加や、駆動用ドライバ回路や画素内メモリといった、様々な付加機能の取り込みによる周辺回路部分のモノリシック化等の要求によって、半導体分野と同様に低抵抗な配線の要求が高まってきている。金属材料としての銅は、前述したように、従来の金属材料であるＡｌと比較して、低抵抗性、耐マイグレーション性に優れていることから、次世代の配線や電極等の金属材料として期待されている。
【０００９】
しかしながら、従来、微細配線の形成に用いられてきたようにフォトリソグラフィ技術によるマスキングと、反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法等の組み合わせにより、銅を用いた微細配線を形成しようとした場合、銅のハロゲン化物は蒸気圧が低い（即ち、蒸発しにくい）ために、上記エッチングによって形成されるハロゲン化物を揮発、除去するためには、プロセス温度として２００〜３００℃でのエッチング処理が必要となるために、銅配線のエッチングによる微細加工は困難であった。
【００１０】
このことから、半導体技術の分野では、銅を用いた微細配線の形成手法としては、例えば特許文献１や特許文献２に開示されている、いわゆる、ダマシン法がある。このダマシン方法では、まず、基板上の絶縁層に対して、あらかじめ所望の配線パターン形状の配線溝を形成し、この溝を埋め込むようにスパッタ法等のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）、メッキ法又は、有機金属材料を用いたＣＶＤ法等の各種手法により、銅薄層を前記溝内をに埋め込み、さらに絶縁層上の全面に渡って形成する。その後、その銅薄層を埋め込まれた溝の上部端面まで、化学的機械研磨法（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）等の研磨法や、エッチバック等を用いて除去することによって、銅薄層を前記溝内部のみに残し、埋め込み型の銅配線パターンを形成している。
【００１１】
【特許文献１】
特開２００１−１８９２９５号公報
【００１２】
【特許文献２】
特開平１１−１３５５０４号公報
【００１３】
【発明が解決しようとする課題】
前述した特許文献１，２等の従来から用いられている種々の形成方法においては、以下に挙げるような課題がある。
ＬＡＴＩＤは、斜め入射のイオン注入により達成されるが、大型基板用の非質量分離型のイオンシャワー注入装置では難しい。
【００１４】
また、ＧＯＬＤ構造においては、通常、第１のゲート電極層を形成して、その第１のゲート電極層をマスクとして低濃度の不純物注入を行う。その後、第１のゲート電極層を覆うように第２のゲート電極層を形成する。この第２のゲート電極層は、第１のゲート電極層のゲート長幅よりも両側に所望幅広く形成されている。そして、その第２のゲート電極層をマスクとして用いて高濃度の不純物注入をする方法で形成される。この形成方法は、プロセス的には容易であるが、ソース側及びドレイン側のＬＤＤ長が露光装置の位置合わせ精度や、エッチングなどの加工精度等が原因となり、大面積基板内であれば、その中央に比べて周辺が不均一となることや製造工程数が多いという問題がある。セルフアラインでＧＯＬＤ構造を作る形成方法としては、ゲート絶縁膜上にポリシリコンゲート電極膜上と酸化膜の２層構造のゲート電極を形成して低濃度の不純物注入を行い、その後にゲート電極上にポリシリコン膜を形成して異方性エッチングすることでゲート電極の両サイドにサイドウォールを形成し、ソース及びドレイン部に高濃度の不純物注入する際にサイドウォール部にも高濃度の不純物注入する方法が提案されている。（”Ａ  Ｎｏｖｅｌ  Ｓｅｌｆ−ａｌｉｇｎｅｄ  Ｇａｔｅ−ｏｖｅｒｌａｐｐｅｄ  ＬＤＤ  Ｐｏｌｙ−Ｓｉ  ＴＦＴ  ｗｉｔｈ  Ｈｉｇｈ  Ｒｅｌｉａｂｉｌｉｔｙ  ａｎｄ  Ｐｅｒｆｏｒｍａｎｃｅ”，  Ｍｕｔｓｕｋｏ  Ｈａｔａｎｏ，  Ｈａｊｉｍｅ  Ａｋｉｍｏｔｏ  ａｎｄ  Ｔａｋｅｓｈｉ  Ｓａｋａｉ，  ＩＥＤＭ９７  ｐ−５２３）しかしながら、この形成方法はサイドウォール部の低抵抗化には高温活性化が必要でありサイドウォール部の低抵抗化も難しい。更に、銅からなるゲート電極配線には適用が難しい。
【００１５】
そこで本発明は、大面積基板上への銅等からなる低抵抗な金属を用いて、ＬＤＤ長のばらつきを低減するとともに、製造工程数の低減による製造コストの削減を実現する薄膜トランジスタ及びその製造方法と、この薄膜トランジスタを備える表示装置及びその表示装置の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
本発明は上記目的を達成するために、半導体層を設ける工程と、前記半導体層上にゲート絶縁層を設ける工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける工程と、前記金属拡散防止下地層上に金属層からなるゲート電極を設ける工程と、前記金属層をマスクとして前記金属拡散防止下地層をエッチングする工程と、前記金属層をマスクとして、前記半導体層へ低濃度の不純物注入を行う工程と、前記金属層の表面を覆うように第１の金属拡散防止カバー層を設ける工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物注入されている半導体層へ、この第１の金属拡散防止カバー層の略層厚分の幅をあけて高濃度の不純物注入を行う工程と、前記不純物が注入された半導体層を活性化する工程とを含むことを薄膜トランジスタの製造方法を提供する。
【００１７】
本発明は更に、半導体層を設ける工程と、前記半導体層上にゲート絶縁層を設ける工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける工程と、前記金属拡散防止下地層上に金属層からなるゲート電極を設ける工程と、前記金属層の表面を覆うように第２の金属拡散防止カバー層を設ける工程と、前記第２の金属拡散防止カバー層をマスクとして前記金属拡散防止下地層をエッチングする工程と、前記第２の金属拡散防止カバー層をマスクとして低濃度の不純物注入を行う工程と、前記第２の金属拡散防止カバー層上に更に第１の金属拡散防止カバー層を設ける工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物注入されている半導体層へ、この第１の金属拡散防止カバー層の略層厚分の幅をあけて高濃度の不純物注入を行う工程と、前記不純物が注入された半導体層を活性化する工程とを含む薄膜トランジスタの製造方法を提供する。ここで、低濃度不純物注入工程の前に第２の金属拡散防止カバー層を形成することにより、金属層の表面酸化やイオン注入時のダメージを抑制することが可能な薄膜トランジスタの製造方法を提供できる。
【００１８】
本発明は更に、半導体層を設ける工程と、前記半導体層上にゲート絶縁層を設ける工程と、前記ゲート絶縁層上に金属拡散防止下地層を設ける工程と、前記金属拡散防止下地層上に金属層からなるゲート電極を設ける工程と、前記金属層の表面を覆うように第２の金属拡散防止カバー層を設ける工程と、前記第２の金属拡散防止カバー層をマスクとして前記金属拡散防止下地層をエッチングする工程と、前記第２の金属拡散防止カバー層をマスクとして低濃度の不純物注入を行う工程と、前記第２の金属拡散防止カバー層上に更に第１の金属拡散防止カバー層を設ける工程と、前記第１の金属拡散防止カバー層をマスクとして、前記低濃度の不純物注入されている半導体層へ、この第１の金属拡散防止カバー層の略層厚分の幅をあけて高濃度の不純物注入を行う工程と、前記不純物が注入された半導体層を活性化する工程と、前記第１の金属拡散防止カバー層をマスクとして前記金属拡散防止下地層をエッチングする工程と、を含む薄膜トランジスタの製造方法を提供する。ここで、金属拡散防止下地層のエッチングを高濃度不純物注入後に行うことにより、イオン注入時のゲート絶縁層のダメージ抑制や、金属拡散防止下地層による不純物の活性化工程における良均熱性及びアニール処理の容易さ、更には良好なゲート電極端面形状が可能な薄膜トランジスタの製造方法を提供できる。
【００１９】
本発明は更に、前記金属拡散防止下地層のエッチング前もしくは後に前記不純物を注入する工程を含む薄膜層トランジスタの製造方法を提供する。
【００２０】
本発明は更に、前記不純物注入を前記金属拡散防止下地層を介して行う工程を含む薄膜層トランジスタの製造方法を提供する。
【００２１】
本発明は更に、前記活性化する工程の後に前記金属拡散防止下地層をエッチングする工程を含む薄膜トランジスタの製造方法を提供する。
【００２２】
以上のような構成の本発明の薄膜トランジスタの製造方法により、半導体層上に設けられた金属拡散防止下地層上に無電解メッキ法を用いて金属層からなるゲート電極が選択的に設けられ、この金属層もしくは金属層の表面に形成された第２の金属拡散防止カバー層をマスクとして低濃度の不純物がドーピングされる。さらに金属層を覆うように無電解メッキ法による第１の金属拡散防止カバー層が選択的に設けられ、この第１の金属拡散防止カバー層をマスクとして高濃度の不純物をドーピングして、低濃度及び高濃度の不純物領域を有するソース・ドレイン領域が設けられた薄膜トランジスタが提供される。
【００２３】
また本発明の薄膜トランジスタの製造方法により、半導体層上に設けられた金属拡散防止下地層上に無電解メッキ法を用いて金属層からなるゲート電極が選択的に設けられ、さらに金属層を覆うように無電解メッキ法による第２の金属拡散防止カバー層が選択的に設けられる。第２の金属拡散防止カバー層をマスクとして金属拡散防止下地層がエッチングされ、さらに、この第２の金属拡散防止層をマスクとして低濃度の不純物をドーピングし、この第２の金属拡散防止層を覆うように無電解メッキ法による第１の金属拡散防止カバー層が設けられる。この第１の金属拡散防止カバー層をマスクとして高濃度の不純物をドーピングして、低濃度及び高濃度の不純物領域を有するソース・ドレイン領域が設けられた薄膜トランジスタが提供される。
【００２４】
また本発明の薄膜トランジスタの製造方法により、半導体層上に設けられた金属拡散防止下地層上に無電解メッキ法を用いて金属層からなるゲート電極が選択的に設けられ、さらに金属層を覆うように無電解メッキ法による第２の金属拡散防止カバー層が選択的に設けられる。さらに、この第２の金属拡散防止層をマスクとして低濃度の不純物をドーピングし、この第２の金属拡散防止層を覆うように無電解メッキ法による第１の金属拡散防止カバー層が設けられる。この第１の金属拡散防止カバー層をマスクとして高濃度の不純物をドーピング後に、第１の金属拡散防止カバー層をマスクとして金属拡散防止下地層をエッチングして、低濃度及び高濃度の不純物領域を有するソース・ドレイン領域が設けられた薄膜トランジスタが提供される。
【００２５】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。
図１、図２及び図３は、本発明の薄膜トランジスタの製造方法に係る第１の実施形態として、銅層を用いたゲート電極とＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域を有するＭＯＳ構造ｎチャネル型ＴＦＴ（薄膜トランジスタ）の形成方法について説明するための工程図である。
【００２６】
図１（ａ）に示す工程では、ＰＥ−ＣＶＤ法を用いて、透明体例えばガラス等からなる絶縁基板１上のＴＦＴを形成する領域に不純物の拡散を防ぐための例えば、窒化シリコン（ＳｉＮ）からなる層厚３００ｎｍ程度の下地絶縁層２を堆積させる。その下地絶縁層２上に活性層となる半導体層例えば、層厚例えば５０ｎｍのアモルファスシリコン層３’を堆積する。その後、基板１に対して温度例えば５００℃の雰囲気でアニール処理を施し、アモルファスシリコン層３’中から水素を脱離させる。さらに、ＥＬＡ（Ｅｘｃｉｍｅｒ  Ｌａｓｅｒ  Ａｎｎｅａｌ）法により、アモルファスシリコン層３’をポリシリコン層３に結晶化する。この結晶化工程は、エキシマレーザ光を位相シフタにより位相シフタ部で回折、干渉して逆ピークパターンのレーザ光を出射して、アモルファスシリコン層３’を照射し、ポリシリコン層３に結晶化することが望ましい。
【００２７】
図１（ｂ）に示す工程では、ＰＥＰ（Ｐｈｏｔｏ  Ｅｎｇｒａｖｉｎｇ  Ｐｒｏｃｅｓｓ）により感光性樹脂即ち、フォトレジスト層４からなるマスクパターンを形成し後、ＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）法を用いてアイランド状のポリシリコン層３を形成する。
図１（ｃ）に示す工程では、ポリシリコン層３上を含む基板１上にＰＥ−ＣＶＤ法により、層厚例えば５０ｎｍのゲート絶縁層５を堆積させる。
【００２８】
図１（ｄ）に示す工程では、ゲート絶縁層５上に銅拡散防止下地層例えば、窒化チタン（ＴｉＮ）からなる層厚例えば５０ｎｍ程度の銅拡散防止下地層６を成層した後、さらに、この銅拡散防止下地層６上にＰＥＰを用いてフォトレジスト層７のマスクパターンを形成する。このフォトレジスト層７において開口された溝７ａは、選択的に配線パターンや電極パターン等を形成するものである。選択的に配線パターンや電極パターン等の形成は、配線や電極の材料を省資源化するための工程である。
【００２９】
図２（ａ）に示す工程では、この溝７ａ内に無電解メッキ法を用いて、例えば層厚０．５μｍの銅層８を選択的に形成する。無電解メッキの前処理として触媒能のあるＰｄ核もしくはＣｕ核を置換メッキ法で形成することが望ましい。
【００３０】
図２（ｂ）に示す工程では、この銅層８を形成した後、フォトレジスト層７を除去した後、この銅層８をマスクとして、自己整合的に銅拡散防止下地層６をエッチングして除去する。
【００３１】
図２（ｃ）に示す工程では、第１の銅拡散防止層６上に形成された銅層８をマスクとして、ポリシリコン層３にソース領域、およびドレイン領域を形成するための不純物例えば砒素を、ドーピング量例えば１×１０１３ａｔｏｍｓ／ｃｍ２を注入例えばイオンドーピングして、低濃度領域（ｎ−）のＬＤＤ領域３ａを形成する。
【００３２】
図３（ａ）に示す工程では、銅層８上に銅拡散防止層を形成例えば無電解メッキ法を用いて、銅層８及び第１の銅拡散防止層６の表面を覆うように、ほぼＬＤＤ長に相当する層厚、例えば０．５μｍを堆積させて、第１の銅拡散防止カバー層９を形成する。
【００３３】
図３（ｂ）に示す工程では、さらにソース領域、およびドレイン領域を高濃度に形成するための不純物例えば砒素を、第２の銅拡散防止層９をマスクとしてドーピング量例えば４×１０１４ａｔｏｍｓ／ｃｍ２を銅層８へイオンドーピングして、ＬＤＤ領域３ａ内に高濃度領域（ｎ＋）のソース・ドレイン領域３ｂを形成する。
図３（ｃ）に示す工程では、ＰＥ−ＣＶＤ法を用いて、例えば酸化シリコンからなる層厚例えば４００ｎｍの層間絶縁層１０を形成する。次にイオンドーピング工程後に、注入した不純物を活性化する工程、例えばレーザーアニール、フラッシュランプアニール、ラピッドサーマルアニール（ＲＴＡ）等による熱処理工程を行う。さらに、この層間絶縁層１０上にフォトレジスト層１１によるマスクパターンを形成して、層間絶縁層１０のエッチングを行い、ポリシリコン層３（ソース・ドレイン領域３ｂ）の表面が露出するようにコンタクトホール１１ａを形成する。
図３（ｄ）に示す工程では、コンタクトホール１１ａ内を例えばアルミニウム（Ａｌ）等の金属で埋め込み、ソース・ドレイン領域３ｂに接続するソース・ドレイン電極１２を形成する。
【００３４】
以上説明した第１の実施形態によれば、上述した製造工程を用いることにより、ソース側とドレイン側の低濃度領域３ａの長さは、第１の銅拡散防止層カバー９の層厚と略等しく構成することができ、低濃度領域３ａの長さが均等性に優れているとともに、ＰＥＰが不要で、且つ選択的に成層することができ、低コストのＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供することができる。
【００３５】
銅拡散防止下地層としては、前述のＴｉＮのみならず銅の拡散防止能のあるＴａＮ、ＴａＳｉＮ、ＴｉＳｉＮ、ＷＳｉＮ、Ｔｉ、Ｔａ等であってもよく、また、前述の材料の積層であってもよい。銅拡散防止層カバー層は、銅の表面に無電解めっき法により選択時に形成できる金属で形成することが好ましい。このような銅拡散防止層カバー層としては、例えばコバルト（Ｃｏ）−タングステン（Ｗ）−ホウ素（Ｂ）合金、コバルト（Ｃｏ）−ホウ素（Ｂ）合金、コバルト（Ｃｏ）−リン（Ｐ）合金、ニッケル（Ｎｉ）−タングステン（Ｗ）−リン（Ｐ）合金等がある。ここで、コバルト系合金やニッケル系合金は、高融点金属であるとともに、不純物の活性化に用いられるエキシマーレーザー光の波長領域では、不純物が注入されたシリコン領域によりも低反射率であり、加えて銅の配線側面も含めた表面を覆っているために光吸収効果も高く、ゲート電極端部に発生しがちな接合欠陥を抑制する効果も有している。
【００３６】
次に第２の実施形態について説明する。
前述した第１の実施形態では、形成した銅配線層８をマスクとして用いて銅拡散防止下地層６をエッチングしたが、本実施形態では、銅配線層を形成した後に、無電解メッキ法を用いて第２の銅拡散防止カバー層を形成し、その後に銅拡散防止下地層をエッチングする。ここで、第２の実施形態の工程において、前述した図１乃至図３で説明した第１の実施形態と同等の工程においては、簡略化して記載する。また薄膜トランジスタを構成する各層の層厚は、第１の実施形態の各層の層厚と同等でよい。
【００３７】
図４（ａ）に示す工程では、前述した図１（ａ）〜（ｃ）における工程と同等に、ガラス等からなる基板１１上に窒化シリコン（ＳｉＮｘ）からなる下地絶縁層１２を堆積させる。さらに、アモルファスシリコン層１３’を堆積し、アニール処理により水素を脱離させた後、ＥＬＡ法を用いて結晶化させてポリシリコン層１３を形成する。そして、ＰＥＰ及びエッチングによりポリシリコン層１３をアイランド状に形成し、このポリシリコン層１３上を含む基板１１上にゲート絶縁層１４を堆積させる。
【００３８】
図４（ｂ）に示す工程は、図１（ｄ）及び図２（ａ）に示す工程と同等であり、ゲート絶縁層１４上に窒化チタン（ＴｉＮ）等からなる銅拡散防止下地層１５を成層した後、ＰＥＰによるレジストマスク１６により開口された溝１５ａに無電解メッキ法を用いて銅配線層１７を選択的に形成する。無電解メッキの前処理として触媒能のあるＰｄ核もしくはＣｕ核を置換メッキ法で形成することが望ましい。
【００３９】
図４（ｃ）に示す工程では、図２（ｂ）に示す工程と同等であり、フォトレジスト層１６を除去した後、この銅配線層１７を覆うように、無電解メッキ法を用いて第２の銅拡散防止カバー層１８を形成する。
【００４０】
図４（ｄ）に示す工程では、第２の銅拡散防止カバー層をマスクとして、自己整合的に銅拡散防止下地層１５をエッチングして除去する。
図５（ａ）に示す工程では、第２の銅拡散防止カバー層１８に覆われたゲート電極を
マスクとして、ポリシリコン層１３に砒素をイオンドーピングして、低濃度不純物領域（ｎ−）のＬＤＤ部１３ａを形成する。
【００４１】
図５（ｂ）に示す工程では、無電解メッキ法を用いて、第２の銅拡散防止層１９上にＬＤＤ長に相当する層厚を更に堆積させて、第１の銅拡散防止層１９を形成する。その後、再度、砒素をイオンドーピングして、高濃度不純物領域（ｎ＋）のソース・ドレイン電極１３ｂを形成する。
【００４２】
図５（ｃ）に示す工程では、ＰＥ−ＣＶＤ法により、酸化シリコン等からなる層間絶縁層２０を形成した後、不純物の活性化工程を行い、更に図示しないフォトレジスト層によるマスクパターンを形成して、層間絶縁層２０をエッチングして、ポリシリコン層１３（ソース・ドレイン領域１３ｂ）の表面が露出するようにコンタクトホールを形成する。このコンタクトホールを、例えばアルミニウム（Ａｌ）等の金属で埋め込み、ソース・ドレイン領域１３ｂに接続するソース・ドレイン電極２１を形成する。
【００４３】
以上の第２の実施形態によれば、前述した第１の実施形態と同様に、ソース側とドレイン側の低濃度領域１３ａの長さは、第１の銅拡散防止層１９の層厚と略等しく構成することができ、低濃度領域１３ａの長さが均等性に優れているとともに、ＰＥＰが不要で、且つ選択的に成層することができ、低コストのＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供することができる。この場合、第２の銅拡散防止層１９は、低濃度の不純物の注入工程及び銅配線層の酸化防止や銅拡散防止下地層１５のエッチングの保護層として有効である。
【００４４】
次に第３の実施形態について説明する。
前述した第２の実施形態では、形成した第２の銅拡散防止カバー層１８をマスクとして用いて銅拡散防止下地層１５をエッチングしたが、本実施形態では、第２の銅拡散防止カバー層の後に第１の銅拡散防止カバー層を形成して高濃度領域のイオンドーピングを行い、更に活性化のためのアニール工程を行った後に、前記第１の銅拡散防止カバー層をマスクに銅拡散防止下地層をエッチングする。ここで、第３の実施形態の工程において、前述した図４乃至図６で説明した第２の実施形態と同等の工程においては、簡略化して記載する。また薄膜トランジスタを構成する各層の層厚は、第２の実施形態の各層の層厚と同等でよい。
【００４５】
図１０（ａ）に示す工程では、前述した図４（ａ）〜（ｃ）における工程と同等に、ガラス等からなる基板６１上に窒化シリコン（ＳｉＮｘ）からなる下地絶縁層６２を堆積させる。さらに、アモルファスシリコン層６３’を堆積し、アニール処理により水素を脱離させた後、ＥＬＡ法を用いて結晶化させてポリシリコン層６３を形成する。そして、ＰＥＰ及びエッチングによりポリシリコン層１３をアイランド状に形成し、このポリシリコン層６３上を含む基板６１上にゲート絶縁層６４を堆積させる。
【００４６】
図１０（ｂ）に示す工程は、図４（ｄ）及び図２（ａ）に示す工程と同等であり、ゲート絶縁層６４上に窒化チタン（ＴｉＮ）等からなる銅拡散防止下地層６５を成層した後、ＰＥＰによるレジストマスク６６により開口された溝６５ａに無電解メッキ法を用いて銅配線層６７を選択的に形成する。無電解メッキの前処理として触媒能のあるＰｄ核もしくはＣｕ核を置換メッキ法で形成することが望ましい。
図１０（ｃ）に示す工程では、図５（ｂ）に示す工程と同等であり、フォトレジスト層６６を除去した後、この銅配線層６７を覆うように、無電解メッキ法を用いて第２の銅拡散防止カバー層６８を形成する。
【００４７】
図１０（ｄ）に示す工程では、第２の銅拡散防止カバー層６８に覆われたゲート電極をマスクとして、ポリシリコン層６３に砒素をイオンドーピングして、低濃度不純物領域（ｎ−）のＬＤＤ部６３ａを形成する。
【００４８】
図１１（ａ）に示す工程では、無電解メッキ法を用いて、第２の銅拡散防止カバー層６９上にＬＤＤ長に相当する層厚を更に堆積させて、第１の銅拡散防止カバー層６９を形成する。その後、再度、砒素をイオンドーピングして、高濃度不純物領域（ｎ＋）のソース・ドレイン電極１３ｂを形成する。
【００４９】
図１１（ｂ）に示す工程では、レーザーアニール、フラッシュランプアニール、ラピッドサーマルアニール（ＲＴＡ）等による熱処理工程を行った後に、第１の銅拡散防止カバー層６９に覆われたゲート電極をマスクとして、自己整合的に銅拡散防止下地層６５をエッチングして除去する。
【００５０】
図１１（ｃ）に示す工程では、ＰＥ−ＣＶＤ法により、酸化シリコン等からなる層間絶縁層７０を形成した後、更に図示しないフォトレジスト層によるマスクパターンを形成して、層間絶縁層７０をエッチングして、ポリシリコン層６３（ソース・ドレイン領域６３ｂ）の表面が露出するようにコンタクトホールを形成する。このコンタクトホールを、例えばアルミニウム（Ａｌ）等の金属で埋め込み、ソース・ドレイン領域６３ｂに接続するソース・ドレイン電極７１を形成する。
【００５１】
以上の第３の実施形態によれば、前述した第２の実施形態と同様に、ソース側とドレイン側の低濃度領域６３ａの長さは、第１の銅拡散防止カバー層６９の層厚と略等しく構成することができ、低濃度領域６３ａの長さが均等性に優れているとともに、ＰＥＰが不要で、且つ選択的に成層することができ、低コストのＧＯＬＤ構造を有する薄膜トランジスタの製造方法を提供することができる。この場合、銅拡散防止下地層６５が不純物活性化のためのアニール工程まで全面に形成されていることで、アニール処理による温度むらが抑制されるとともに温度制御も容易となり均一化も図れる。更に前工程であるイオンドーピング工程におけるゲート絶縁層６４へのダメージも抑制できる。また、銅拡散防止下地層６５のエッチング工程におけるゲート絶縁膜６４のエッチングによる膜厚減少もないために、イオンドーピング工程の条件設定も容易である。
【００５２】
次に、前述した第１、第２、第３の実施形態の銅配線層８、１７又は６７の形成方法の第１の変形例について説明する。この変形例は、銅配線層８（又は１７）の下に金属シード層３１を設けた構造である。ここでは、図１乃至図３に記載した各層と同等の層には、同じ参照符号を用いて説明する。
図６（ａ）に示す工程では、図１（ａ）に示した工程と同様に、基板１上に下地絶縁層２が堆積され、さらに、アイランド状のポリシリコン層３が設けられ、その上層にゲート絶縁層５が堆積される。このゲート絶縁層５上に、第１の金属拡散防止層６及び金属シード層３１が形成される。
【００５３】
図６（ｂ）に示す工程では、この金属シード層３１上にＰＥＰを用いてフォトレジスト層７のマスクパターンを形成され、ゲート電極を形成するための領域が露出するように溝が開口される。無電解メッキ法を用いて、この溝内に銅配線層８が選択的に形成される。
【００５４】
図６（ｃ）に示す工程では、フォトレジスト層７を除去した後、銅配線層８をマスクとして、自己整合的に金属シード層３１をエッチングして除去する。銅配線層８は、このエッチングが影響を及ぼさないように、金属シード層３１の層厚に対して十分な層厚を有するように形成しておく。続けて、銅拡散防止下地層６をエッチングする。この金属シード層３１及び銅拡散防止下地層６に対するエッチング処理は、別々の工程で行ってもよいし、連続若しくは、同じ工程内で行ってもよい。また、ここでは、銅配線層８をマスクとしたが、第２の実施形態のように金属拡散防止カバー層１８を設けてマスクとしてもよいし、銅配線層８上にフォトレジスト層（図示せず）からなるマスクを設けて、金属シード層３１及び第１の銅拡散防止層６のエッチングを行ってもよい。
【００５５】
この以降の製造工程は、第１の実施形態においては、図２（ｂ）に示した工程に移行し、第２の実施形態においては、図５（ａ）に示した工程に移行する。この第１の変形例によれば、金属シード層３１を設けることにより、無電解メッキ法だけではなく、電解メッキ法も用いることができる。
【００５６】
また、第２の変形例について説明する。
図７（ａ）に示す工程では、図１（ａ）に示した工程と同様に、基板１上に下地絶縁層２が堆積され、さらに、アイランド状のポリシリコン層３が設けられ、その上層にゲート絶縁層５及び金属拡散防止下地層６が形成される。
【００５７】
図７（ｂ）に示すように、金属拡散防止下地層６の上にＰＥＰによるフォトレジスト層７からなるマスクを形成して、ゲート電極を形成するための領域が露出するように溝が開口される。無電解メッキ法を用いて、この溝内に選択的に金属シード層２２を形成する。さらに、無電解メッキ法又は電解メッキ法を用いて、金属シード層２２上に銅配線層８を選択的に形成する。
図７（ｃ）に示す工程では、銅配線層８をマスクとして、自己整合的に金属拡散防止下地層６をエッチングして除去する。
【００５８】
尚、前述した各実施形態の製造工程とは異なるが、図６（ｂ）に示した工程の後、フォトレジスト層７を除去する。そして、銅配線層８を覆うように第２の銅拡散防止層９を形成してしまう。この第２の銅拡散防止層９をマスクに用いて、金属シード層３１及び第１の銅拡散防止層６のエッチングを行ってもよい。このエッチング終了後に、第２の銅拡散防止層９、金属シード層２２及び第１の銅拡散防止層６を覆うように第３の銅拡散防止層（第３の銅拡散防止層１９に相当する）を形成してもよい。
【００５９】
この第１の変形例によれば、金属シード層２２を形成する際に、エッチング処理工程が必要なく、銅配線層８の形成方法に無電解メッキ法だけではなく、電解メッキ法も用いることができる。
また、上述の実施形態では、銅拡散防止下地層６をエッチングした後に低濃度もしくは高濃度の不純物を行う工程で説明したが、銅拡散防止下地層６を不純物注入時の保護層として用いるようにして低濃度もしくは高濃度の不純物を行った後に銅拡散防止下地層６を第１の銅拡散防止層１９をマスクにエッチングすることもできる。
【００６０】
また、前述した第１、第２及び第３の実施形態における薄膜トランジスタの製造方法は、液晶表示装置やＥＬ表示装置などに用いられる薄膜トランジスタの製造方法に適用することは容易にできる。
【００６１】
以上具体的に説明したが、本発明は上記各実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。例えば、第１、第２及び第３の実施形態では、電極の材料として銅を一例としたが、これに限定されず、銅を含む合金やその他の金属を適用してもよい。
【００６２】
従って、本発明の薄膜トランジスタの製造方法によれば、工程数も短く、しかも低濃度領域長のソース側及びドレイン側の均等性に優れるＧＯＬＤ構造を有する薄膜トランジスタの製造方法である。さらに、金属拡散防止層で取り囲まれた高信頼性の銅からなるゲート電極を形成することができ、銅配線層及び銅拡散防止カバー層を選択的に形成することが可能であり、配線材料の除去・廃棄が抑制され配線材料の省資源化が可能である。
【００６３】
次に第４の実施形態として、図８（ａ）、（ｂ）には、本発明の薄膜トランジスタを液晶表示装置の駆動回路や、画素電極に接続されるトランジスタに用いた例について説明する。
この液晶表示装置３１は、内面側に対向電極４３が設けられた透明基板（基層）４１と、内面側に画素電極３３が設けられた透明基板（基層）３２とが対向されて配置され、これらの一対の透明基板４１、３２の周囲が枠状のシール材４４に接合され、その内部には液晶が充填された液晶層４２が設けられている。これらの透明基板４１、３２としては、例えばガラス板や石英ガラス板を用いることができる。
【００６４】
この透明基板３２の内面側に設けられた画素電極３３は、行方向および外方向にマトリックス状に複数配置されており、これらの画素電極３３には、それぞれ複数のＴＦＴ３４が設けられて電気的に接続される。これらのＴＦＴ３４のゲートには、画素電極３３の行方向に沿った走査配線３６及び、ソースには列方向に沿った信号配線３５が設けられ、それぞれに電気的に接続されている。これら走査配線３６の一端は、後側の透明基板３２の一側縁部に設けられた複数の走査配線端子（図示せず）にそれぞれ接続されている。これらの走査配線端子は、走査線駆動回路３７に接続されている。
また、これら信号配線３５の一端は、後側の透明基板３２の一端縁部に設けられた複数の信号配線３５の端子（図示せず）を介してそれぞれに信号線駆動回路３８に接続されている。
【００６５】
走査線駆動回路３７及び信号線駆動回路３８は、液晶コントローラ３９に接続される。液晶コントローラ３９は、例えば外部から供給される画像信号及び同期信号を受け取り、画素映像信号Ｖｐｉｘ、垂直走査制御信号ＹＣＴ、及び水平走査制御信号ＸＣＴを発生する。
【００６６】
透明基板４１の内面に設けられた一枚膜状の透明な対向電極４３は、複数の画素電極３３に対向している。透明基板４１の内面には、複数の画素電極３３と対面電極４３とが互いに対向する複数の画素部に対応させて、カラーフィルタを設けるとともに、前記画素部の間の領域に対応させて遮光膜を設けてもよい。
【００６７】
１対の透明基板４１、３２の外側には、図示しない偏光板が設けられている。また、透過型の液晶表示装置３１では、後側の透視基板３２の後側に後示しない面光源が設けられている。なお、液晶表示装置３０は、反射型或いは半透過反射型であってもよい。
【００６８】
図９には、前述した液晶表示装置の画素回路に用いられる薄膜トランジスタの具体的な構造例を示す。この例では、前述した第１の実施形態における図３（ｄ）に示した薄膜トランジスタを用いた例である。
この薄膜トランジスタは、ガラス等からなる透明基板（アレイ基板）３２上に下地絶縁層２に形成し、さらに前述した第１の実施形態における製造工程により、薄膜トランジスタ５１を設ける。層間絶縁層１０に設けられたコンタクトホールを埋め込むようにソース電極１２ａ、ドレイン電極１２ｂを形成する。更にこれらの上層にドレイン電極部分が露出するように、パッシベーション層（ＳｉＮｘ）５２と平坦化層５３が積層形成される。そして、このドレイン電極１２ｂに接続する画素電極（ＩＴＯ）５４が設けられ、ポリイミドから成る配向膜５５に覆われている。一方、対向する透明基板４１上（対向する面側）には、対向電極４３が設けられ、ポリイミドから成る配向膜５６に覆われている。これらの配向膜５５、５６間には液晶層４２が介在されている。
【００６９】
以上のように本発明の薄膜トランジスタは、液晶表示装置やＥＬ装置に代表される表示装置の駆動回路や画素電極に接続されるトランジスタに容易に用いることができる。
【００７０】
上記実施形態では、ソース領域およびドレイン領域の形成は、前記ゲート電極の表面を覆うように設けられた金属拡散防止カバー層をマスクとして高濃度の不純物注入を行う工程について説明したが、ソース領域又はドレイン領域の一方の形成を上記金属拡散防止カバー層をマスクとして高濃度の不純物注入を行ってもよい。
【００７１】
【発明の効果】
以上詳述したように本発明によれば、大面積基板上への銅等からなる低抵抗な金属配線を用いて、ＬＤＤ長のばらつきを低減し、製造工程数の低減による製造コストの削減を実現する薄膜トランジスタ及びその製造方法と、この薄膜トランジスタを備える表示装置及びその表示装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】本発明の薄膜トランジスタの製造方法に係る第１の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図２】図１に続いて第１の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図３】図２に続いて第１の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図４】本発明の薄膜トランジスタの製造方法に係る第２の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図５】図４に続いて第２の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図６】第１の変形例について説明するための工程図である。
【図７】第２の変形例について説明するための工程図である。
【図８】第３の実施形態として本発明の薄膜トランジスタを液晶表示装置の駆動回路に用いた例について説明するための図である。
【図９】第３の実施形態における液晶表示装置の駆動回路に用いられる薄膜トランジスタの具体的な構造例を示す図である。
【図１０】本発明の薄膜トランジスタの製造方法に係る第３の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【図１１】図１０に続いて第３の実施形態となる薄膜トランジスタの製造方法を説明するための工程図である。
【符号の説明】
１…基板、２…下地絶縁層、３’…アモルファスシリコン層、３…ポリシリコン層、３ａ…ＬＤＤ領域、３ｂ…ソース・ドレイン領域、４，７，１１…フォトレジスト層、５…ゲート絶縁層、６…第１の銅拡散防止層、７ａ…溝、８…銅配線層、９…第２の銅拡散防止層、１０…層間絶縁層、１１ａ…コンタクトホール、１２…ソース・ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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