(57)【要約】【課題】単一のテスト工程によってより多くのＤＵＴに対するＶＳパラメータを同時に測定できるウェハバーンインシステムのＶＳパラメータ測定装置を提供すること。【解決手段】本発明によるウェハバーンインシステムのＶＳパラメータ測定装置は、ＶＳパラメータの測定のための駆動電圧を含む制御信号を発生するＦＰＧＡと、前記ＦＰＧＡから供給されるデジタル制御信号をアナログ制御信号に変換して出力するＤ／Ａ変換部と、ｎ個のＤＵＴと１：１で接続されるｎ個の同じ回路ブロックからなり、各ｎ個の回路ブロックの出力端にフォトＭＯＳが備えられ、各回路ブロックのフォトＭＯＳを選択的にオン／オフスイッチングしてＤ／Ａ変換部から供給される制御信号をそれぞれのＤＵＴに選択的に伝達するＶＳ回路部とを備えることを特徴とする。【選択図】図３
2005191522.tif 000002
【特許請求の範囲】
【請求項１】
ウェハ上に形成された半導体素子のＶＳパラメータを測定するためのウェハバーンインシステムのＶＳパラメータ測定装置であって、
ＶＳパラメータの測定のための駆動電圧を含む制御信号を発生するＦＰＧＡと、
前記ＦＰＧＡから供給されるデジタル制御信号をアナログ制御信号に変換して出力するＤ／Ａ変換部と、
ｎ個のＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）と１：１で接続されるｎ個の同じ回路ブロックからなり、前記各ｎ個の回路ブロックの出力端にフォトＭＯＳが備えられ、前記各回路ブロックのフォトＭＯＳを選択的にオン／オフスイッチングして前記Ｄ／Ａ変換部から供給される制御信号を前記それぞれのＤＵＴに選択的に伝達するＶＳ回路部と
を備える、ウェハバーンインシステムのＶＳパラメータ測定装置。
【請求項２】
前記ＶＳ回路部が、７２個の同じ回路ブロックを備え、７２個の前記ＤＵＴと接続される、請求項１に記載のウェハバーンインシステムのＶＳパラメータ測定装置。
【請求項３】
前記各回路ブロックの入力端にノイズ電圧を減衰するための回路素子が備えられる、請求項１または２に記載のウェハバーンインシステムのＶＳパラメータ測定装置。
【請求項４】
前記ノイズ電圧を減衰するための回路素子がフォトＭＯＳである、請求項３に記載のウェハバーンインシステムのＶＳパラメータ測定装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ウェハバーンイン（Ｂｕｒｎ−Ｉｎ）システムに関し、より詳しくは、ウェハバーンインシステムに組み込まれ、ウェハ上の各半導体素子に対するＶＳ（Ｖｏｌｔａｇｅ  Ｓｕｐｐｌｙ）パラメータを測定する装置に関する。
【背景技術】
【０００２】
一般に、ウェハバーンイン工程は、半導体素子をウェハ状態で最終ユーザに提供する前に製品が使用される条件よりもさらに厳しい高温（約１２５℃）の環境で通常の使用電圧（５．０Ｖ）よりも高い電圧を印加し、半導体素子の異常有無を判断する一種のテスト工程であり、主に半導体製造の後工程で行われている。また、このウェハバーンイン工程を行うことにより、半導体素子に対する信頼性や生産性を早期に確保する事が出来る。
【０００３】
これに関し、図１は、従来の一般的なウェハバーンインシステムに対する全体の構成を示す図で、コンピュータ１００と、ウェハローディング装置２００と、性能測定ボード２５０と、メインテスト装置３００とを備えており、これらの各装置は、通常、独立した個別の装置から構成される。即ち、図１に示したウェハローディング装置２００と、性能測定ボード２５０と、メインテスト装置３００とは、それぞれ独立した個別の装置から構成され、所定の接続方式によって相互に接続され、ウェハバーンイン工程を行っている。
【０００４】
図１を参照し各構成手段の機能について説明すると、先ず、コンピュータ１００は、通常のパーソナルコンピュータやワークステーションから構成され、ユーザの操作によってウェハバーンイン工程における実行条件及び命令を入力し、後述するメインテスト装置３００に供給することにより、ウェハバーンイン工程の実行を制御し、それによる工程の進行状態を監視するための手段である。
【０００５】
ウェハローディング装置２００は、テストを行うウェハを後述する性能測定ボード２５０に移送し、ローディング及びアラインメントする機能やテストの終了したウェハをアンローディングする機能を有する。
【０００６】
性能測定ボード２５０は、ウェハローディング装置２００によってローディングされたウェハをテストする手段であり、バーンインテストを行うために必要な複数の測定デバイスとウェハとを接続させるための複数のピン、かつ、テストの進行状態を表示するための表示手段（例えば、ＬＥＤ）などを備えており、後述するメインテスト装置３００から供給される制御信号に基づき、バーンイン工程による所定の電圧や各種のテスト信号などを複数のピンを介してウェハに供給する。さらに、これに対応してウェハから出力される信号をメインテスト装置３００に伝送する。
【０００７】
メインテスト装置３００は、上述のコンピュータ１００を介して入力される実行命令に基づいて、ウェハバーンイン工程による全体のテスト過程を実行及び制御する構成手段であり、上述の性能測定ボード２５０と接続され、テストを行うための所定の電圧及び各種のテスト信号を発生し、性能測定ボード２５０に供給する。
【０００８】
また、さらに性能測定ボード２５０から供給される出力信号を組み合わせ、それに対応するテスト結果信号を別の警報発生装置に供給したり、自体のモニタ（図示せず）またはコンピュータ１００に伝送したりする。
【０００９】
従って、このメインテスト装置３００は、ウェハバーンインテストを実行するための各種の構成手段を備えているが、例えば、複数のタイミングクロック発生手段と、テスト波形発生手段と、実行のための制御命令を格納するメモリ手段と、波形モニタリング手段と、駆動ドライバと、ＶＳパラメータの測定手段と、電圧変換手段などとを備えている。かつ、これらのそれぞれの構成手段は、メインテスト装置３００内に複数のボード（Ｂｏａｒｄ）型に組み込まれている。さらに、これらのそれぞれの構成手段の動作及び検出信号の分析のためのＣＰＵや全体の工程の状態をディスプレイするためのディスプレイ手段（モニタ）も備えている。特に、メインテスト装置３００内には、所定のテスト電圧（プログラム電圧）を印加し、性能測定ボード２５０を介してウェハ上の各半導体素子に供給するためのＶＳボード（Ｖｏｌｔａｇｅ  Ｓｕｐｐｌｙ  Ｂｏａｒｄ）が複数組み込まれている。ここで、各ＶＳボードは、通常、−３Ｖから＋１５Ｖまでの電圧を性能測定ボード２５０に供給する。
【００１０】
そして、通常のウェハバーンインシステムにおいては、上述した性能測定ボード２５０及びウェハローディング装置２００を１つのステーション（ｓｔａｔｉｏｎ）に構成し、通常、１つのウェハバーンインシステムが２つのステーションを動作させるように構成されている。かつ、各ステーションには、上述のようなＶＳボードが２枚ずつ組み込まれているので、１つのウェハバーンインシステムにはすべて４枚のＶＳボードが実装される。さらに、それぞれのＶＳボードには、同じ回路ブロックが３２個ずつ構成されており、１つのＶＳボードは、３２個のパラメータを測定することが可能となる。即ち、各ＶＳボードは、同じ回路を備える３２個のＶＳ回路ブロックを介して３２個のＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）に対するＶＳパラメータを測定する事が出来る。従って、２つのステーションから構成された従来のウェハバーンインシステムにおいては、全て１２８個のＤＵＴに対するＶＳパラメータを測定することが可能となる。
【００１１】
図２は、従来の一般的なウェハバーンインシステムに組み込まれるＶＳボードの構成を示す図であり、ＦＰＧＡ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ；１０）と、Ｄ／Ａ変換部２０と、バッファ３０と、それぞれのＶＳブロック４０−１〜４０−３２とを示している。同図に示すように、従来の一般的なＶＳボードは、同じ回路からなる３２個のＶＳブロック４０−１〜４０−３２から構成され、１つのＶＳボード当たり３２個のＤＵＴ（ＤＵＴ１〜ＤＵＴ３２）に対するＶＳパラメータを測定している。
【００１２】
図２を参照しそれぞれの構成手段について説明すると、先ず、ＦＰＧＡ１０は、ＶＳボードを駆動するための様々な制御信号を発生するが、例えば、それぞれのＤＵＴを選択するためのアドレス信号、ＶＳパラメータを測定するためのデータ信号、及びＤ／Ａ変換部２０を駆動するためのイネーブル信号などを出力する。Ｄ／Ａ変換部２０は、ＦＰＧＡ１０から供給されるデジタル形態の様々な制御信号をアナログ制御信号に変換し、バッファ３０を介してそれぞれのＶＳブロック４０−１〜４０−３２に伝達している。
【００１３】
ところで、ＶＳボード内の各ＶＳブロック４０−１〜４０−３２には、図２に示すように、それぞれのリレースイッチＲｙ１、Ｒｙ２及びＲｙ３が備えられるが、これらのＶＳブロック４０−１〜４０−３２内のリレースイッチＲｙ１、Ｒｙ２及びＲｙ３のオン／オフ動作を選択的に制御することにより、各ＶＳブロック４０−１〜４０−３２に接続された各ＤＵＴのＶＳパラメータを測定するための信号（Ｇｕａｒｄｉｎｇ、Ｓｅｎｓｉｎｇ、Ｆｏｒｃｉｎｇ）を出力している。従って、各ＶＳブロック４０−１〜４０−３２から出力された信号が性能測定ボード（図１を参照）を介してウェハ上の半導体素子に伝達され、ＶＳパラメータを測定することが可能となる。
【００１４】
つまり、このようなＶＳボードが２枚ずつ組み込まれた２つのステーションから構成された従来の一般的なウェハバーンインシステムを利用してＶＳパラメータを測定する場合には、一度の測定過程によって最大１２８個のＤＵＴに対するＶＳパラメータを測定することが可能となる。
【００１５】
しかし、実際に、ウェハ上には１２８個よりもはるかに多くの半導体素子が形成されるため、ウェハ上に形成された全ての半導体素子に対するＶＳパラメータを測定するには、かなりの時間がかかる。特に、最近は、ウェハの直径が益々増加しつつあり、ウェハ上に形成される半導体素子の数も増加している。従って、１つのウェハに対するＶＳパラメータの測定時間も増加してしまい、結局、単一の工程によりより多くのＤＵＴに対するＶＳパラメータを測定できる新しいウェハバーンインシステムが求められている。
【００１６】
もし、この要求を満たすために、図２に示す従来のＶＳボードに単にＶＳブロック４０−１〜４０−３２のみをさらに構成する場合には、リレースイッチの増加によるＶＳボード自体の集積度が低下し、全体のシステムの大きさを増大するという問題点があった。また、追加して構成するリレースイッチが比較的高価であり、ＶＳボードの生産コストが上昇するという問題点もあった。
【発明の開示】
【発明が解決しようとする課題】
【００１７】
本発明は、上記問題点に鑑みなされたものであり、コスト上昇を最小限に抑え、単一のテスト工程によってより多くのＤＵＴに対するＶＳパラメータを同時に測定できるウェハバーンインシステムのＶＳパラメータ測定装置を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記の目的を達成するため、本発明によるウェハバーンインシステムにおけるＶＳパラメータ測定装置は、ウェハ上に形成された半導体素子のＶＳパラメータを測定するためのウェハバーンインシステムのＶＳパラメータ測定装置において、ＶＳパラメータの測定のための駆動電圧を含む制御信号を発生するＦＰＧＡと、前記ＦＰＧＡから供給されるデジタル制御信号をアナログ制御信号に変換して出力するＤ／Ａ変換部と、ｎ個のＤＵＴ（Ｄｅｖｉｃｅ  Ｕｎｄｅｒ  Ｔｅｓｔ）と１：１で接続されるｎ個の同じ回路ブロックを備え、各ｎ個の回路ブロックの出力端にフォトＭＯＳが備えられ、各回路ブロックのフォトＭＯＳを選択的にオン／オフスイッチングしてＤ／Ａ変換部から供給される制御信号をそれぞれのＤＵＴに選択的に伝達するＶＳ回路部とを備えることを特徴とする。
【発明の効果】
【００１９】
本発明によると、ウェハバーンインシステムにおいてＶＳパラメータを測定するために備えられるＶＳボードの集積度を向上させることにより、単一のテスト工程によって測定できるＤＵＴの数が増加し、それにより、ウェハバーンインテスト工程の所要時間を短縮できる効果がある。また、ＶＳボードの出力端にフォトＭＯＳを使用する場合に発生するノイズ電圧を効率よく除去できる効果もある。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の好ましい実施の形態を、添付図面に基づいて詳しく説明する。
【００２１】
図３は、本発明の一実施例によるウェハバーンインシステムのＶＳパラメータ測定装置、即ち、ＶＳボードに対する構成を示す図であり、ＦＰＧＡ１０と、Ｄ／Ａ変換部２０と、バッファ３０と、ＶＳブロック５０−１〜５０−７２とを示している。先ず、同図に示すＦＰＧＡ１０と、Ｄ／Ａ変換部２０と、バッファ３０との機能は、前述した図２と同様な機能を有し、同様な図面符号を付けている。ただ、図３に示す本発明のＦＰＧＡの場合には、ＶＳブロック５０−１〜５０−７２の数が増加するよりもより多くのアドレス信号やデータ信号を発生するのはもちろんである。
【００２２】
図３を参照して説明すると、先ず、本発明によるＶＳボードにおいては、それぞれのＶＳブロック５０−１〜５０−７２を７２個構成することにより、１つのＶＳボードが７２個のＤＵＴに対するＶＳパラメータを測定できるようにしている。従って、このＶＳボードが２枚ずつ組み込まれたステーションを２つ運営しているウェハバーンインシステムにおいては、全て２８８個のＤＵＴに対するパラメータを一度のテスト工程によって測定することが可能となる。特に、図３に示す本発明のＶＳボードにおいては、各ＶＳブロック５０−１〜５０−７２の出力端にフォトＭＯＳ（Ｐｈｏｔｏ  Ｍｅｔａｌ−Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ；以下、ＭＯＳと称する）Ｑｘ１、Ｑｘ２及びＱｘ３を構成し、スイッチングされるようにしている。ここで、フォトＭＯＳは、フォトカプラー（Ｐｈｏｔｏ  Ｃｏｕｐｌｅｒ）と同じ構成を有するが、出力端が高圧高電流に耐えられるＭＯＳ−ＦＥＴからなるスイッチング素子である。
【００２３】
つまり、従来のＶＳボードにおいては、各ＶＳブロック内にリレースイッチを構成し、このリレースイッチをオン／オフ制御することにより、それぞれのＤＵＴが選択され、ＶＳパラメータを測定できるようにしているが、本発明においては、リレースイッチの代わりに相対的にコストが安価で、制御し易いフォトＭＯＳＱｘ１、Ｑｘ２及びＱｘ３を用いて各ＤＵＴが選択的にスイッチングされるように構成している。かつ、このフォトＭＯＳの実装されたＶＳブロックを７２個構成し、１つのＶＳボード当たり７２個のＤＵＴに対するＶＳパラメータを同時に測定できるようにしている。
【００２４】
ところで、通常、フォトＭＯＳは、リレースイッチに比べ静電容量が非常に大きい。表１は、図２に示す従来のＶＳボードに使用されるリレースイッチと図３に示す本発明のフォトＭＯＳとの内部抵抗及び静電容量を比較して示した表である。
【００２５】
【表１】
2005191522.tif 000003
【００２６】
表１に示すように、該当のＶＳブロックの電源がオフになった状態で、従来のＶＳボードで使用されるリレースイッチに比べ、図３に示す本発明のフォトＭＯＳの内部静電容量が非常に高いことが分かる。このような現象は任意のＶＳブロックを駆動する間、隣接する他のＶＳブロックに影響することもある。即ち、任意のＤＵＴに対するＶＳパラメータを測定する過程で測定しない他のＤＵＴに影響を与え、素子の破損を招くこともある。
【００２７】
図４は、図３に示すＶＳボードを用いてＤＵＴ１に対するＶＳパラメータを測定する過程でテストを行わないＤＵＴ２に入力されるノイズ信号を測定したグラフであり、図４に示すように、ＤＵＴ１に＋８Ｖの電圧を印加する場合に、約±５Ｖの電圧がＤＵＴ２に伝達されることが分かる。結局、このようなノイズ信号（電圧）は、バーンインテストを行わない隣接するＤＵＴに伝達され、場合によっては、半導体素子の破損を招くこともある。従って、これを防ぐためには、任意のＤＵＴを駆動し、ＶＳパラメータを測定する過程で、隣接する他のＤＵＴに流入されるノイズ信号を除去する必要がある。
【００２８】
図５は、上記の点を鑑みた本発明の他の実施例によるＶＳボードの構成を示す図であり、図３に示す前述の実施例と異なり、各ＶＳブロック６０−１〜６０−７２の入力端にノイズ信号の除去のための回路素子としてさらに他のフォトＭＯＳ（Ｑｙ）を追加して構成している。このとき、各ＶＳブロック６０−１〜６０−７２の入力端に備えられたフォトＭＯＳ（Ｑｙ）は、該当のＶＳブロックが駆動しない状態でＶＳパラメータの測定が行われている隣接するＶＳブロックから入力されるノイズ電圧を減衰するものである。
【００２９】
例えば、図５に示すようなＶＳボードにおいてＤＵＴ１に対するＶＳパラメータを測定するために、第１のＶＳブロック６０−１に駆動電圧を含む制御信号をＦＰＧＡ１０から印加すると、バッファ３０を介して出力される駆動電圧及び制御信号は、第１のＶＳブロック６０−１に伝達される。かつ、この制御信号は、第１のＶＳブロック６０−１の出力端に接続されたＤＵＴ１に伝達されることにより、ＤＵＴ１に対するＶＳパラメータを測定するようになる。
【００３０】
ところで、第１のＶＳブロック６０−１と隣接した第２のＶＳブロック６０−２には、実際に駆動電圧及び制御信号が印加していないにも関わらず、第１のＶＳブロック６０−１に印加された駆動電圧から発生したノイズ電圧が第２のＶＳブロック６０−２に流入される。このとき、第２のＶＳブロック６０−２に流入されたノイズ電圧は、入力端に備えられたフォトＭＯＳ（Ｑｙ）に伝達されるが、このノイズ電圧は、入力端に備えられたフォトＭＯＳ（Ｑｙ）によって殆ど減衰する。
【００３１】
図５に示す実施例におけるＶＳボードを用いて第１のＶＳブロック６０−１に＋８Ｖの駆動電圧を印加しテストしたところ、第２のＶＳブロック６０−２から出力され、ＤＵＴ２に伝達されるノイズ電圧は、約＋０．１Ｖ程度で、半導体素子にまったく影響を与えない程度であることが分かった。
【００３２】
結果的に、本発明においては、各ＶＳブロックの出力端にリレースイッチの代わりにフォトＭＯＳを用いてＶＳボードの集積度を向上させることにより、１つのウェハバーンインシステムにおいて２８８個のＶＳパラメータを同時に測定できるようにしている。
【００３３】
以上において説明した本発明は、本発明が属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形及び変更が可能であるので、上述した実施例及び添付された図面に限定されるものではない。
【図面の簡単な説明】
【００３４】
【図１】従来の一般的なウェハバーンインシステムに対する全体の構成を示す図である。
【図２】従来の一般的なウェハバーンインシステムに組み込まれるＶＳボードの構成を示す図である。
【図３】本発明の一実施例によるＶＳボードに対する構成を示す図である。
【図４】図３に示したＶＳボードを用いる場合における隣接するＤＵＴのノイズ信号を測定したグラフである。
【図５】本発明の他の実施例によるＶＳボードの構成を示す図である。
【符号の説明】
【００３５】
１０  ＦＰＧＡ
２０  Ｄ／Ａ変換部
３０  バッファ
４０−１〜４０−３２、５０−１〜５０−７２、６０−１〜６０−７２  ＶＳ回路ブロック
１００  コンピュータ
２００  ウェハローディング装置
２５０  性能測定ボード    
３００  メインテスト装置
【図１】
2005191522.tif 000004
【図２】
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【図３】
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【図４】
2005191522.tif 000007
【図５】
2005191522.tif 000008