(57)【要約】【課題】本発明は、コラムスイッチの制御に必要な信号の供給方式を簡素化することを目的とする。【解決手段】半導体記憶装置は、メモリセルに接続されるビット線と、データバス線と、ビット線とデータバス線との間に設けられビット線とデータバス線との接続を制御するゲートと、ゲートの導通又は非導通を制御する信号の少なくとも１つをメモリセルに書き込むデータ信号に応じて生成する信号生成回路を含むことを特徴とする。【選択図】図５
2005332499.tif 000002
【特許請求の範囲】
【請求項１】
メモリセルに接続されるビット線と、
データバス線と、
該ビット線と該データバス線との間に設けられ該ビット線と該データバス線との接続を制御するゲートと、
該ゲートの導通又は非導通を制御する信号の少なくとも１つを該メモリセルに書き込むデータ信号に応じて生成する信号生成回路
を含むことを特徴とする半導体記憶装置。
【請求項２】
該ゲートはコラムアドレスに応じてコラム選択を行うコラムゲートであることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
該データバス線は読み出しデータバス線と書き込みデータバス線とを含み、該コラムゲートは対応コラムが選択され且つ該少なくとも１つの信号がアサートされると該ビット線と該書き込みデータバス線とを接続することを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
該信号生成回路は該メモリセルに書き込む該データ信号が存在する場合に該少なくとも１つの信号をアサートすることを特徴とする請求項３記載の半導体記憶装置。
【請求項５】
該データ信号はデータ信号対からなり、該信号生成回路は該データ信号対の一方のデータ信号のレベルが他方のデータ信号のレベルに対して相補的なレベルになったことを検出すると該少なくとも１つの信号をアサートすることを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
該データ信号を該メモリセルに書き込むために増幅する書き込みアンプを更に含み、該信号生成回路は該書き込みアンプの入力側において該データ信号を受け取ることを特徴とする請求項４記載の半導体記憶装置。
【請求項７】
メモリセルへの書き込みデータ信号を伝送する書き込みデータバスと、
該書き込みデータ信号に応答して導通するゲートと、
該ゲートを介して該書き込みデータバスに接続されるビット線
を含むことを特徴とする半導体記憶装置。
【請求項８】
コラムアドレスに応じたコラム選択信号と書き込みデータ信号とに応答して導通又は非導通が制御されるコラムゲートを含むことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体記憶装置に関し、詳しくはコラム選択と書き込み／読み出し選択とに基づいてビット線とデータバス線とを接続する半導体記憶装置に関する。
【背景技術】
【０００２】
半導体記憶装置においては、データ読み出しの場合、まず選択ワードアドレスに対応する複数のメモリセルからのデータを複数対のビット線に読み出し、それら複数対のビット線のうちで選択コラムアドレスに対応する１対のビット線のデータを、読み出しデータバスを介して外部に出力する。また外部から書き込まれるデータは、書き込みデータバスを介して選択コラムアドレスに対応する一対のビット線に供給され、更にこの一対のビット線に接続される複数のメモリセルのうちで選択ワードアドレスに対応するメモリセルにデータが書き込まれる。ビット線と読み出しデータバスとの接続及びビット線と書き込みデータバスとの接続は、コラムスイッチにより制御される。
【０００３】
図１は、従来の半導体記憶装置の構成の一例を示す図である。図１の半導体記憶装置１０は、コントロール回路１１、ワードドライバ１２、ワードドライバ１３、ブロック制御回路１４、メモリセル配列１５−１乃至１５−ｎ、メモリセル配列１６−１乃至１６−ｎ、センスアンプ（Ｓ／Ａ）１７−１乃至１７−ｎ、コラムスイッチ１８−１乃至１８−ｎ、コラムスイッチ１９−１乃至１９−ｎ、及び書き込みデータ生成器２０−１乃至２０−ｎを含む。コントロール回路１１は外部からクロック信号ＣＫ、ライトイネーブル信号ＷＥ、アドレスデータ信号を受け取り、これらの信号に応じて各部を制御する制御信号を生成する。このコントロール回路１１から供給されるコラム信号及びライト制御信号により、コラムスイッチ１８−１乃至１８−ｎ及び１９−１乃至１９−ｎが制御される。
【０００４】
図２は、コラムスイッチ１９−１乃至１９−ｎ周辺の構成を詳細に示す図である。コラムスイッチ１８−１乃至１８−ｎ周辺についても同様の構成である。
【０００５】
メモリセル２１−１乃至２１−ｎの各々は、ＰＭＯＳトランジスタ３１及び３２とＮＭＯＳトランジスタ３３乃至３６を含む。ＰＭＯＳトランジスタ３１及び３２並びにＮＭＯＳトランジスタ３３及び３４からなるラッチにデータを格納する。ワード線ＷＬがＨＩＧＨになると、ＮＭＯＳトランジスタ３５及び３６が導通して、メモリセルをビット線ＢＬ及び／ＢＬに接続する。プリチャージ部２２−１乃至２２−ｎの各々は、ＰＭＯＳトランジスタ４１乃至４３及びインバータ４４を含む。プリチャージ信号がＨＩＧＨになると、ビット線ＢＬ及び／ＢＬをプリチャージすると共にイコライズする。
【０００６】
コラムスイッチ１９−ｘ（１≦ｘ≦ｎ）は、ＮＭＯＳトランジスタ５１及び５２、ＮＡＮＤゲート５３、ＮＯＲゲート５４、インバータ５５、及びＰＭＯＳトランジスタ５６及び５７を含む。ＮＡＮＤゲート５３は、半導体記憶装置外部から入力されるコラムアドレスに応じたコラム信号（コラム選択信号）のうちで、自らのコラムアドレスに対応する２つのコラム信号を入力として受け取る。これらの２つのコラム信号がＨＩＧＨになると、ＮＡＮＤゲート５３はＬＯＷを出力する。これによりＰＭＯＳトランジスタ５６及び５７が導通し、ビット線ＢＬ及び／ＢＬが読み出しデータバスＲＤＢ及びＲＤＢＸに接続される。またこの時ライト制御信号がＨＩＧＨであればインバータ５５の出力がＬＯＷとなるので、ＮＯＲゲート５４の出力がＨＩＧＨとなる。これによりＮＭＯＳトランジスタ５１及び５２が導通し、ビット線ＢＬ及び／ＢＬが書き込みデータバスＷＤＢ及びＷＤＢＸに接続される。このようにして、対応コラム信号がＨＩＧＨの場合、ビット線対が選択されて読み出しデータバスに接続される。ライト制御信号がＨＩＧＨであれば、ビット線対は更に書き込みデータバスに接続される。ライト制御信号がＬＯＷの場合、ビット線対は書き込みデータバスに接続されない。
【０００７】
上述のようにコラムスイッチの動作は、コラム信号及びライト制御信号に基づいて制御される。この場合、書き込み動作を適切に実行するためには、書き込みデータ、コラム信号、及びライト制御信号の３つの信号が最適なタイミングで供給される。
【０００８】
図３は、書き込みデータ、コラム信号、及びライト制御信号の適切なタイミング関係の一例を示す図である。図３に示されるように、コラム信号及びライト制御信号がＨＩＧＨになり書き込みデータバスがビット線に接続される前に、書き込みデータＷＤＢ及びＷＤＢＸが供給されていることが好ましい。またライト制御信号による読み出し／書き込み動作の選択が、コラム信号によるコラム選択の前に確定していることが好ましい。また書き込み動作に必要な所定の時間を確保するためには、これら３つの信号が所定のタイミングまでに確定している必要がある。これらのタイミング関係が損われると、他の回路にノイズが発生したり、書き込み動作に必要な実行時間が不足したり、ビット線を駆動する時間が不足したりして誤動作の原因となる。
【０００９】
図１の半導体記憶装置においては、コントロール回路１１からＸ方向及びＹ方向の両方向に、ライト制御信号を供給する信号線が延展している。Ｘ方向へは書き込みデータ生成器２０−１乃至２０−ｎを制御するため、Ｙ方向にはコラムスイッチ１８−１乃至１８−ｎ及び１９−１乃至１９−ｎを制御するためである。コントロール回路１１からＸ方向に伝播するライト制御信号に応じて、書き込みデータ生成器２０−１乃至２０−ｎが書き込みデータを生成し、この書き込みデータがＹ方向に伝播する。コントロール回路１１からＹ方向に伝播するライト制御信号は、バッファリングされた後、方向転換してＸ方向に伝播する。またコントロール回路１１から送出されるコラム信号は、Ｙ方向に伝播した後に方向転換してＸ方向に伝播する。従って、コントロール回路１１を起点として考えると、書き込みデータ信号、ライト制御信号、コラム信号は、コラムスイッチの位置に到達するまでに略同一の配線距離を伝播することになる。
【００１０】
なお従来技術には、コラム系の動作タイミングの高速化をはかる技術として特許文献１がある。
【特許文献１】特開２０００−３０４４７号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
書き込みデータ信号、ライト制御信号、及びコラム信号は、異なった配線を伝播し、それらの配線に接続されるトランジスタの負荷や実際のレイアウトの配線負荷はそれぞれ異なっている。図１に示されるように、コラムスイッチは半導体記憶装置のレイアウト上で複数の異なる位置に配置されるので、位置によってはコラムスイッチに到達する信号が所望のタイミング関係からずれてしまう場合がある。複数のコラムスイッチの全ての位置で所望のタイミング関係を確保することは容易でない。そこで、バッファリングの調整、レイアウトの工夫、タイミング調整回路の挿入等によりタイミングマージンを確保する必要があった。
【００１２】
またコントロール回路１１からは、上記ライト制御信号及びコラム信号の他に、ロー選択信号、Ｓ／Ａ信号、ブロック選択信号等の数多くの信号がＹ方向に出力される。コントロール回路１１内部にはこれらの信号を出力するためのバッファが配置されるが、Ｙ方向の伝播距離が長いほど大駆動でサイズの大きなバッファが必要となり、数多くのバッファが密集するためにレイアウト効率が悪い。
【００１３】
以上を鑑みて、本発明は、コラムスイッチの制御に必要な信号の供給方式を簡素化することを目的とする。
【課題を解決するための手段】
【００１４】
本発明による半導体記憶装置は、メモリセルに接続されるビット線と、データバス線と、該ビット線と該データバス線との間に設けられ該ビット線と該データバス線との接続を制御するゲートと、該ゲートの導通又は非導通を制御する信号の少なくとも１つを該メモリセルに書き込むデータ信号に応じて生成する信号生成回路を含むことを特徴とする。
【発明の効果】
【００１５】
本発明の少なくとも１つの実施例によれば、コラムスイッチを構成するゲートの動作は、コントロール回路から供給されるコラム信号と信号生成回路から供給される信号とに基づいて制御される。信号生成回路は、書き込みデータ信号に基づいて信号を生成するので、係る信号の供給タイミングは書き込みデータ信号の供給タイミングに固定されている。従って、書き込み動作を適切に実行するためには、書き込みデータとコラム信号との２つの信号を最適なタイミングで供給すればよいことになる。従って、従来の構成の場合の３つの信号の場合と比較して、確実な書き込み動作及び読み出し動作を実行させることが容易になり、タイミング設計の負担が軽減される。また確実な動作タイミングを容易に実現することができるので、半導体記憶装置の信頼性を向上させることが可能であると共に、動作の高速化に容易に対応することができる。
【００１６】
またコントロール回路からは、ロー選択信号、Ｓ／Ａ信号、ブロック選択信号等の数多くの信号をＹ方向に出力するために、コントロール回路内部に信号出力用の数多くのバッファ設ける必要がある。本発明においては、ライト制御信号についてはコントロール回路からＹ方向に出力する必要がないので、従来技術の構成と比較してバッファの数と配線数とを削減し、レイアウト効率を向上させることができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１８】
図４は、本発明による半導体記憶装置の構成の一例を示す図である。図１の半導体記憶装置６０は、コントロール回路６１、ワードドライバ１２、ワードドライバ１３、ブロック制御回路１４、メモリセル配列１５−１乃至１５−ｎ、メモリセル配列１６−１乃至１６−ｎ、センスアンプ（Ｓ／Ａ）１７−１乃至１７−ｎ、コラムスイッチ６８−１乃至６８−ｎ、コラムスイッチ６９−１乃至６９−ｎ、及び書き込みデータ生成器２０−１乃至２０−ｎを含む。コントロール回路６１は外部からクロック信号ＣＫ、ライトイネーブル信号ＷＥ、アドレスデータ信号を受け取り、これらの信号に応じて各部を制御する制御信号を生成する。このコントロール回路６１から供給されるコラム信号により、コラムスイッチ６８−１乃至６８−ｎ及び６９−１乃至６９−ｎのコラム選択動作が制御される。
【００１９】
本発明において、コラムスイッチ６８−１乃至６８−ｎ及び６９−１乃至６９−ｎの読み出し／書き込み選択動作は、コントロール回路６１から供給されるライト制御信号ではなく、書き込みデータ生成器２０−１乃至２０−ｎから供給される書き込みデータに基づいて制御される。書き込みデータ生成器２０−１乃至２０−ｎには、外部から書き込みデータが供給される。コントロール回路６１から供給されるライト制御信号に応答して、書き込みデータ生成器２０−１乃至２０−ｎは、書き込みデータをコラムスイッチ６８−１乃至６８−ｎ及びコラムスイッチ６９−１乃至６９−ｎに供給する。
【００２０】
図５は、コラムスイッチ６９−１乃至６９−ｎ周辺の構成を詳細に示す図である。コラムスイッチ６８−１乃至６８−ｎ周辺についても同様の構成である。図５において、図２と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２１】
コラムスイッチ６９−ｘ（１≦ｘ≦ｎ）は、ＮＭＯＳトランジスタ５１及び５２、ＮＡＮＤゲート５３、ＮＯＲゲート５４、及びＰＭＯＳトランジスタ５６及び５７を含む。ＮＡＮＤゲート５３は、半導体記憶装置外部から入力されるコラムアドレスに応じたコラム信号のうちで、自らのコラムアドレスに対応する２つのコラム信号を入力として受け取る。これらの２つのコラム信号がＨＩＧＨになると、ＮＡＮＤゲート５３はＬＯＷを出力する。これによりＰＭＯＳトランジスタ５６及び５７が導通し、ビット線ＢＬ及び／ＢＬが読み出しデータバスＲＤＢ及びＲＤＢＸに接続される。またこのときライト指示信号生成回路７０が生成するライト指示信号がＬＯＷであればＮＯＲゲート５４の出力がＨＩＧＨとなる。これによりＮＭＯＳトランジスタ５１及び５２が導通し、ビット線ＢＬ及び／ＢＬが書き込みデータバスＷＤＢ及びＷＤＢＸに接続される。このようにして、対応コラム信号がＨＩＧＨの場合、ビット線対が選択されて読み出しデータバスに接続される。ライト指示信号がＬＯＷであれば、ビット線対は更に書き込みデータバスに接続される。ライト指示信号がＨＩＧＨの場合、ビット線対は書き込みデータバスに接続されない。
【００２２】
ライト指示信号生成回路７０は、書き込みデータＷＤ及び／ＷＤを基にしてライト指示信号を生成する。相補信号である書き込みデータＷＤ及び／ＷＤは、書き込むべきデータが存在しない状態では双方共にＨＩＧＨであり、書き込むべきデータが存在する場合にはデータの“０”／“１”に応じて一方がＨＩＧＨとなり他方がＬＯＷとなる。従って、インバータ７１及びＮＡＮＤゲート７２によりＡＮＤ論理を構成するライト指示信号生成回路７０は、書き込むべきデータが存在しない場合にＨＩＧＨであるライト指示信号を生成し、書き込むべきデータが存在する場合にＬＯＷであるライト指示信号を生成する。
【００２３】
上述の構成により、コラムスイッチの動作は、コントロール回路６１から供給されるコラム信号、及びライト指示信号生成回路７０から供給されるライト指示信号に基づいて制御される。書き込みデータ信号に基づいてライト指示信号を生成するライト指示信号生成回路７０は、コラムスイッチ６９−１乃至６９−ｎの近傍に位置されている。従って、コラムスイッチ６９−１乃至６９−ｎへのライト指示信号の供給タイミングは、書き込みデータ信号の供給タイミングに固定されている。即ち、ライト指示信号の供給タイミングと書き込みデータ信号の供給タイミングとの差は固定であり、十分に計算可能な固定のタイミング差しか存在しない。
【００２４】
この場合、書き込み動作を適切に実行するためには、書き込みデータとコラム信号との２つの信号を最適なタイミングで供給すればよいことになる。
【００２５】
図６は、書き込みデータ及びコラム信号の適切なタイミング関係の一例を示す図である。図６に示されるように、コラム信号がＨＩＧＨになり書き込みデータバスがビット線に接続される前に、書き込みデータＷＤＢ及びＷＤＢＸが供給されていることが好ましい。この際、ライト指示信号は書き込みデータＷＤＢ及びＷＤＢＸに応じてその直後のタイミングで確実に供給されるので、ライト指示信号のタイミングについては問題がない。また書き込み動作に必要な所定の時間を確保するためには、書き込みデータ及びコラム信号の２つの信号について、所定のタイミングまでに確定していることを確実にすればよい。
【００２６】
このように本発明による実施例においては、図１及び図２に示す従来の構成の場合の３つの信号に比較して、図４及び図５に示すように２つの信号のみについて、半導体記憶装置の内部を信号が長距離伝播する際のタイミングのずれを考慮すればよい。従って、従来の構成と比較して、確実な書き込み動作及び読み出し動作を実行させることが容易になり、タイミング設計の負担が軽減される。また確実な動作タイミングを容易に実現することができるので、半導体記憶装置の信頼性を向上させることが可能であると共に、動作の高速化に容易に対応することができる。
【００２７】
またコントロール回路からは、ロー選択信号、Ｓ／Ａ信号、ブロック選択信号等の数多くの信号をＹ方向に出力するために、コントロール回路６１内部に信号出力用の数多くのバッファ設ける必要がある。上記実施例においては、ライト制御信号についてはコントロール回路６１からＹ方向に出力する必要がないので、従来技術の構成と比較してバッファの数と配線数とを削減し、レイアウト効率を向上させることが可能である。
【００２８】
図７は、図５に示す構成の変形例を示す図である。図７において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００２９】
図７においては、書き込みデータ生成器２０−１乃至２０−ｎから供給される書き込みデータＷＤ及び／ＷＤは、書き込みアンプ８０を介して書き込みデータバスＷＤＢ及びＷＤＢＸに供給される。図５の構成では書き込みデータ生成器２０−１乃至２０−ｎがアンプの機能を兼用するが、図７の構成では、書き込みアンプ８０により書き込みデータを増幅した後に、書き込みデータバスＷＤＢ及びＷＤＢＸを介して各コラムスイッチ６９−１乃至６９−ｎに供給するようにしている。なお書き込みアンプ８０は、図４に示すセンスアンプ１７−１乃至１７−ｎのチップ領域に設けるように構成してよい。
【００３０】
ここでライト指示信号生成回路７０は、書き込みアンプ８０の出力側ではなく入力側に接続されているので、書き込みデータがライト指示信号生成回路７０により余計な負荷を受けることがない。
【００３１】
図８は、図５に示す構成の変形例を示す図である。図７において、図５と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００３２】
図８の構成では、図７のライト指示信号生成回路７０の代わりにライト指示信号生成回路７０Ａが設けられている。ライト指示信号生成回路７０Ａは、ＮＯＲゲート８１並びにインバータ８２及び８３を含む。このようにライト指示信号生成回路７０Ａにおいては、ＮＯＲゲート８１並びにインバータ８２及び８３によりＡＮＤ論理を構成しており、論理的にライト指示信号生成回路７０と同様の構成となっている。従って、図８の構成によっても図７の構成と同様に、書き込みデータが存在するときのみライト指示信号をコラムスイッチ６９−１乃至６９−ｎに供給することができる。
【００３３】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００３４】
例えば上記実施例ではＳＲＡＭ（Static Random Access Memory）を半導体記憶装置の例として説明したが、本発明を適用できる半導体記憶装置はこれに限られるものではなく、ＤＲＡＭ（Dynamic Random Access Memory）やフラッシュメモリ等の種々の半導体記憶装置を含む。
【図面の簡単な説明】
【００３５】
【図１】従来の半導体記憶装置の構成の一例を示す図である。
【図２】コラムスイッチ周辺の構成を詳細に示す図である。
【図３】書き込みデータ、コラム信号、及びライト制御信号の適切なタイミング関係の一例を示す図である。
【図４】本発明による半導体記憶装置の構成の一例を示す図である。
【図５】コラムスイッチ周辺の構成を詳細に示す図である。
【図６】書き込みデータ及びコラム信号の適切なタイミング関係の一例を示す図である。
【図７】図５に示す構成の変形例を示す図である。
【図８】図５に示す構成の別の変形例を示す図である。
【符号の説明】
【００３６】
６１  コントロール回路
１２  ワードドライバ
１３  ワードドライバ
１４  ブロック制御回路
１５−１乃至１５−ｎ  メモリセル配列
１６−１乃至１６−ｎ  メモリセル配列
１７−１乃至１７−ｎ  センスアンプ
６８−１乃至６８−ｎ  コラムスイッチ
６９−１乃至６９−ｎ  コラムスイッチ
２０−１乃至２０−ｎ  書き込みデータ生成器
【図１】
2005332499.tif 000003
【図２】
2005332499.tif 000004
【図３】
2005332499.tif 000005
【図４】
2005332499.tif 000006
【図５】
2005332499.tif 000007
【図６】
2005332499.tif 000008
【図７】
2005332499.tif 000009
【図８】
2005332499.tif 000010