(57)【要約】【課題】  異なる膜厚のゲート絶縁膜を作製する場合でも半導体層にダメージ又は汚染が生じるのを抑制できる半導体装置及びその作製方法を提供する。【解決手段】  本発明に係る半導体装置の作製方法は、基板上に形成された半導体層３ａ，３ｂと、半導体層３ａ，３ｂそれぞれの上に形成された第１の絶縁膜４と、前記半導体層３ｂ上に前記第１の絶縁膜４を介して形成された第２の絶縁膜５と、前記第２の絶縁膜５上に形成された第３の絶縁膜６と、を具備し、前記半導体層３ａ上に形成された前記第１の絶縁膜４が第１のゲート絶縁膜を構成し、前記半導体層３ｂ上に形成された前記第１乃至第３の絶縁膜４〜６が第２のゲート絶縁膜を構成することを特徴とする。【選択図】      図１
2005191212.tif 000002
【特許請求の範囲】
【請求項１】
基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１乃至第３の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする半導体装置。
【請求項２】
基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１乃至第３の絶縁膜を介して形成され、前記第１の導電膜及び前記第２の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１乃至第３の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする半導体装置。
【請求項３】
基板上に形成された第１の半導体層と、
前記第１の半導体層に形成された第１の高濃度不純物領域と、
前記第１の半導体層に形成され、前記第１の高濃度不純物領域の内側に形成された第１の低濃度不純物領域と、
前記基板上に形成された第２の半導体層と、
前記第２の半導体層に形成された第２の高濃度不純物領域と、
前記第２の半導体層に形成され、前記第２の高濃度不純物領域の内側に形成された第２の低濃度不純物領域と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１乃至第３の絶縁膜を介して形成され、前記第１の導電膜及び前記第２の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１乃至第３の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれか一項において、前記第１の絶縁膜と前記第２の絶縁膜はエッチングレートが異なり、前記第２の絶縁膜と前記第３の絶縁膜はエッチングレートが異なることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれか一項において、前記第１の絶縁膜がＳｉＯＮ膜からなり、前記第２の絶縁膜がＳｉＮ膜からなり、前記第３の絶縁膜がＳｉＯＮ膜からなることを特徴とする半導体装置。
【請求項６】
基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１及び第２の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする半導体装置。
【請求項７】
基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成され、前記第１の導電膜及び前記第２の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１及び第２の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする半導体装置。
【請求項８】
基板上に形成された第１の半導体層と、
前記第１の半導体層に形成された第１の高濃度不純物領域と、
前記第１の半導体層に形成され、前記第１の高濃度不純物領域の内側に形成された第１の低濃度不純物領域と、
前記基板上に形成された第２の半導体層と、
前記第２の半導体層に形成された第２の高濃度不純物領域と、
前記第２の半導体層に形成され、前記第２の高濃度不純物領域の内側に形成された第２の低濃度不純物領域と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成され、前記第１の導電膜及び前記第２の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１及び第２の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする半導体装置。
【請求項９】
請求項３又は８において、前記第２の低濃度不純物領域は、前記第２の高濃度不純物領域側と前記第２の半導体層のチャネル形成領域側とに分けられた２つの不純物濃度領域からなり、前記第２の高濃度不純物領域側の不純物濃度領域が前記第２の半導体層のチャネル形成領域側の不純物濃度領域より不純物濃度が高くなっていることを特徴とする半導体装置。
【請求項１０】
請求項６乃至９のいずれか一項において、前記第１の絶縁膜と前記第２の絶縁膜はエッチングレートが異なることを特徴とする半導体装置。
【請求項１１】
請求項６乃至１０のいずれか一項において、前記第１の絶縁膜がＳｉＯＮ膜からなり、前記第２の絶縁膜がＳｉＮ膜からなることを特徴とする半導体装置。
【請求項１２】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成することを特徴とする半導体装置の作製方法。
【請求項１３】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成することを特徴とする半導体装置の作製方法。
【請求項１４】
請求項１３において、前記第１のゲート電極及び前記第２のゲート電極を形成した後に、前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項１５】
請求項１３において、前記第１のゲート電極及び前記第２のゲート電極を形成した後に、前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項１６】
請求項１４又は１５において、前記第２のゲート絶縁膜を介してドーピングした後、前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項１７】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆うレジストマスクを形成し、
前記レジストマスクをマスクとして前記第２の半導体層に第１の不純物を前記第２のゲート絶縁膜を介してドーピングし、
前記レジストマスクを除去し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に第２の不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項１８】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項１９】
請求項１８において、前記第２のゲート絶縁膜を介してドーピングした後、前記第１のレジストマスクを除去し、前記第１の半導体層上を覆う第２のレジストマスクを形成し、前記第２のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜及び前記第１の導電膜の露出部分を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項２０】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第１の半導体層上を覆う第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に第１の不純物を前記第２のゲート絶縁膜及び前記第１の導電膜の露出部分を介してドーピングし、
前記第１のレジストマスクを除去し、
前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に第２の不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項２１】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第２の半導体層上を覆うように第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層に不純物を前記第１の導電膜の露出部分及び前記第１のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項２２】
請求項２１において、前記第１のゲート絶縁膜を介してドーピングした後に、前記第１のレジストマスクを除去し、前記第１の半導体層上を覆う第２のレジストマスクを形成し、前記第２のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に不純物を前記第１の導電膜の露出部分及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項２３】
請求項２２において、前記第２のゲート絶縁膜を介してドーピングした後に、前記第２のレジストマスクを除去し、前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第３のレジストマスクを形成し、前記第３のレジストマスクをマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項２４】
請求項１２乃至２３のいずれか一項において、前記第１の絶縁膜がＳｉＯＮ膜からなり、前記第２の絶縁膜がＳｉＮ膜からなり、前記第３の絶縁膜がＳｉＯＮ膜からなることを特徴とする半導体装置の作製方法。
【請求項２５】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のゲート絶縁膜を形成することを特徴とする半導体装置の作製方法。
【請求項２６】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成することを特徴とする半導体装置の作製方法。
【請求項２７】
請求項２６において、前記第１のゲート電極及び前記第２のゲート電極を形成した後に、前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項２８】
請求項２７において、前記第２のゲート絶縁膜を介してドーピングした後、前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項２９】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項３０】
請求項２９において、前記第２のゲート絶縁膜を介してドーピングした後、前記第１のレジストマスクを除去し、前記第１の半導体層上を覆う第２のレジストマスクを形成し、前記第２のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜及び前記第１の導電膜の露出部分を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項３１】
基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第２の半導体層上を覆うように第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層に不純物を前記第１の導電膜の露出部分及び前記第１のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項３２】
請求項３１において、前記第１のゲート絶縁膜を介してドーピングした後に、前記第１のレジストマスクを除去し、前記第１の半導体層上を覆う第２のレジストマスクを形成し、前記第２のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に不純物を前記第１の導電膜の露出部分及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項３３】
請求項３２において、前記第２のゲート絶縁膜を介してドーピングした後に、前記第２のレジストマスクを除去し、前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第３のレジストマスクを形成し、前記第３のレジストマスクをマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜を介してドーピングすることを特徴とする半導体装置の作製方法。
【請求項３４】
請求項２５乃至３３のいずれか一項において、前記第１の絶縁膜がＳｉＯＮ膜からなり、前記第２の絶縁膜がＳｉＮ膜からなることを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、異なる膜厚のゲート絶縁膜を有する半導体装置及びその作製方法に関する。特には、半導体層にダメージ又は汚染が生じるのを抑制できる半導体装置及びその作製方法に関する。また、不純物を一括でドーピングすることにより工程の簡略化を図ることができる半導体装置及びその作製方法に関する。
【背景技術】
【０００２】
図１２は、従来の半導体装置の作製方法を説明するための断面図である。この半導体装置は、同一基板上に異なった膜厚のゲート絶縁膜を持つＴＦＴ(thin film transistor)を作製したもの、即ちＣＰＵ側に作製したＴＦＴと異なる膜厚のゲート絶縁膜を持つＴＦＴをパネル側に作製したものである。
【０００３】
まず、図示せぬガラス基板上に下地絶縁膜１０１を形成し、この下地絶縁膜１０１上に島状の半導体層（活性層）１０２，１０３を形成する。次いで、半導体層１０２，１０３及び下地絶縁膜１０１の上に第１のゲート絶縁膜１０４を形成し、第１のゲート絶縁膜をエッチングする。これにより、ＣＰＵ側の半導体層１０２上の第１のゲート絶縁膜１０４が除去され、パネル側の半導体層１０３上には第１のゲート絶縁膜１０４が残される。
【０００４】
次いで、半導体層１０２及び第１のゲート絶縁膜１０４の上に第２のゲート絶縁膜１０５を形成する。次いで、ＣＰＵ側の半導体層１０２上に第２のゲート絶縁膜１０５を介してゲート電極１０８を形成すると共に、パネル側の半導体層１０３上に第１及び第２のゲート絶縁膜１０４，１０５を介してゲート電極１０９を形成する。ゲート電極１０８，１０９は、第１の導電膜１０６と第２の導電膜１０７を積層した構造となっている。
【０００５】
次に、パネル側の半導体層１０３及びゲート電極１０９をレジストマスク（図示せず）で覆い、ＣＰＵ側の半導体層１０２に不純物をドーピングすることにより、半導体層１０２にはＬＤＤ(lightly doped drain)領域１１０，１１１、ソース及びドレイン領域１１２，１１３が形成される。
【０００６】
次いで、ＣＰＵ側の半導体層１０２及びゲート電極１０８をレジストマスク（図示せず）で覆い、パネル側の半導体層１０３に不純物をドーピングすることにより、半導体層１０３にはＬＤＤ領域１１４，１１５、ソース及びドレイン領域１１６，１１７が形成される。
【発明の開示】
【発明が解決しようとする課題】
【０００７】
上記従来の半導体装置の作製方法では、上述したように異なった膜厚のゲート絶縁膜を作製する場合、一層目のゲート絶縁膜をエッチングして第１のゲート絶縁膜１０４をパネル側の活性層１０３上に残す際、ＣＰＵ側の活性層１０２がエッチング雰囲気に曝される。このため、ＣＰＵ側の活性層１０２にエッチングダメージや汚染が生じる可能性がある。
【０００８】
また、異なった膜厚のゲート絶縁膜を有するＴＦＴを同一基板上のＣＰＵ側とパネル側に形成するため、半導体層１０２，１０３に不純物をドーピングする際にレジストマスクが必要になり、工程数が多くなる。
【０００９】
本発明は上記のような事情を考慮してなされたものであり、その目的は、異なる膜厚のゲート絶縁膜を作製する場合でも半導体層にダメージ又は汚染が生じるのを抑制できる半導体装置及びその作製方法を提供することにある。
また、本発明の他の目的は、不純物を一括でドーピングすることにより工程の簡略化を図ることができる半導体装置及びその作製方法を提供することにある。
【課題を解決するための手段】
【００１０】
上記課題を解決するため、本発明に係る半導体装置の作製方法は、基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１乃至第３の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする。
【００１１】
上記半導体装置によれば、第１のゲート絶縁膜を第１の絶縁膜で構成し、第２のゲート絶縁膜を第１乃至第３の絶縁膜で構成することにより、同一基板上に異なる膜厚のゲート絶縁膜を形成する場合でも、第１及び第２の半導体層がエッチング雰囲気に曝されることが無いため、第１及び第２の半導体層にエッチングダメージや汚染が生じることを防止できる。
【００１２】
本発明に係る半導体装置は、基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１乃至第３の絶縁膜を介して形成され、前記第１の導電膜及び前記第２の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１乃至第３の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする。
【００１３】
本発明に係る半導体装置は、基板上に形成された第１の半導体層と、
前記第１の半導体層に形成された第１の高濃度不純物領域と、
前記第１の半導体層に形成され、前記第１の高濃度不純物領域の内側に形成された第１の低濃度不純物領域と、
前記基板上に形成された第２の半導体層と、
前記第２の半導体層に形成された第２の高濃度不純物領域と、
前記第２の半導体層に形成され、前記第２の高濃度不純物領域の内側に形成された第２の低濃度不純物領域と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第２の絶縁膜上に形成された第３の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１乃至第３の絶縁膜を介して形成され、前記第１の導電膜及び前記第２の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１乃至第３の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする。
【００１４】
また、本発明に係る半導体装置において、前記第１の絶縁膜と前記第２の絶縁膜はエッチングレートが異なり、前記第２の絶縁膜と前記第３の絶縁膜はエッチングレートが異なることが好ましい。これにより、第３の絶縁膜をエッチングする場合は、その下の第２の絶縁膜をエッチングストッパーとしてエッチングを行うことができ、第２の絶縁膜をエッチングする場合は、その下の第１の絶縁膜をエッチングストッパーとしてエッチングを行うことができる。従って、第１及び第２の半導体層がエッチング雰囲気に曝されることが無く、半導体層にエッチングダメージや汚染が生じることを防止できる。
【００１５】
また、本発明に係る半導体装置においては、前記第１の絶縁膜がＳｉＯＮ膜からなり、前記第２の絶縁膜がＳｉＮ膜からなり、前記第３の絶縁膜がＳｉＯＮ膜からなることも可能である。
【００１６】
本発明に係る半導体装置は、基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１及び第２の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする。
【００１７】
上記半導体装置によれば、同一基板上に異なる膜厚のゲート絶縁膜を形成する場合でも、第１及び第２の半導体層がエッチング雰囲気に曝されることが無いため、第１及び第２の半導体層にエッチングダメージや汚染が生じることを防止できる。
【００１８】
本発明に係る半導体装置は、基板上に形成された第１の半導体層と、
前記基板上に形成された第２の半導体層と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成され、前記第１の導電膜及び前記第２の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１及び第２の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする。
【００１９】
本発明に係る半導体装置は、基板上に形成された第１の半導体層と、
前記第１の半導体層に形成された第１の高濃度不純物領域と、
前記第１の半導体層に形成され、前記第１の高濃度不純物領域の内側に形成された第１の低濃度不純物領域と、
前記基板上に形成された第２の半導体層と、
前記第２の半導体層に形成された第２の高濃度不純物領域と、
前記第２の半導体層に形成され、前記第２の高濃度不純物領域の内側に形成された第２の低濃度不純物領域と、
前記第１の半導体層及び前記第２の半導体層それぞれの上に形成された第１の絶縁膜と、
前記第２の半導体層上に前記第１の絶縁膜を介して形成された第２の絶縁膜と、
前記第１の半導体層上に前記第１の絶縁膜を介して形成され、第１の導電膜及び第２の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極と、
前記第２の半導体層上に前記第１及び第２の絶縁膜を介して形成され、前記第１の導電膜及び前記第２の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極と、
を具備し、
前記第１の半導体層上に形成された前記第１の絶縁膜が第１のゲート絶縁膜を構成し、
前記第２の半導体層上に形成された前記第１及び第２の絶縁膜が第２のゲート絶縁膜を構成することを特徴とする。
【００２０】
また、本発明に係る半導体装置において、前記第２の低濃度不純物領域は、前記第２の高濃度不純物領域側と前記第２の半導体層のチャネル形成領域側とに分けられた２つの不純物濃度領域からなり、前記第２の高濃度不純物領域側の不純物濃度領域が前記第２の半導体層のチャネル形成領域側の不純物濃度領域より不純物濃度が高くなっていることも可能である。
【００２１】
また、本発明に係る半導体装置において、前記第１の絶縁膜と前記第２の絶縁膜はエッチングレートが異なることが好ましい。
【００２２】
また、本発明に係る半導体装置においては、前記第１の絶縁膜がＳｉＯＮ膜からなり、前記第２の絶縁膜がＳｉＮ膜からなることも可能である。
【００２３】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成することを特徴とする。
【００２４】
上記半導体装置の作製方法によれば、第３の絶縁膜をエッチングする場合は、その下の第２の絶縁膜をエッチングストッパーとしてエッチングを行い、第２の絶縁膜をエッチングする場合は、その下の第１の絶縁膜をエッチングストッパーとしてエッチングを行っている。従って、第１及び第２の半導体層がエッチング雰囲気に曝されることが無く、半導体層にエッチングダメージや汚染が生じることを防止できる。
【００２５】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成することを特徴とする。
【００２６】
また、本発明に係る半導体装置の作製方法においては、前記第１のゲート電極及び前記第２のゲート電極を形成した後に、前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることも可能である。
【００２７】
このように第１の半導体層及び第２の半導体層に一括でドーピングすることにより、工程の簡略化を図ることができる。
【００２８】
また、本発明に係る半導体装置の作製方法においては、前記第１のゲート電極及び前記第２のゲート電極を形成した後に、前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする。
【００２９】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート絶縁膜を介してドーピングした後、前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜を介してドーピングすることを特徴とする。
【００３０】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆うレジストマスクを形成し、
前記レジストマスクをマスクとして前記第２の半導体層に第１の不純物を前記第２のゲート絶縁膜を介してドーピングし、
前記レジストマスクを除去し、
前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に第２の不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする。
【００３１】
上記半導体装置の作製方法によれば、第３の絶縁膜をエッチングする場合は、その下の第２の絶縁膜をエッチングストッパーとしてエッチングを行い、第２の絶縁膜をエッチングする場合は、その下の第１の絶縁膜をエッチングストッパーとしてエッチングを行う。このため、第１及び第２の半導体層がエッチング雰囲気に曝されることが無く、半導体層にエッチングダメージや汚染が生じることを防止できる。また、第１及び第２の半導体層に第２の不純物を一括でドーピングしているため、工程の簡略化を図ることができる。
【００３２】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする。
【００３３】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート絶縁膜を介してドーピングした後、前記第１のレジストマスクを除去し、前記第１の半導体層上を覆う第２のレジストマスクを形成し、前記第２のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜及び前記第１の導電膜の露出部分を介してドーピングすることも可能である。
【００３４】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第１の半導体層上を覆う第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に第１の不純物を前記第２のゲート絶縁膜及び前記第１の導電膜の露出部分を介してドーピングし、
前記第１のレジストマスクを除去し、
前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第２のレジストマスクを形成し、
前記第２のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に第２の不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする。
【００３５】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第２の絶縁膜上に第３の絶縁膜を形成し、
前記第２の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第３の絶縁膜をエッチングし、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜、前記第２の絶縁膜及び前記第３の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第２の半導体層上を覆うように第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層に不純物を前記第１の導電膜の露出部分及び前記第１のゲート絶縁膜を介してドーピングすることを特徴とする。
【００３６】
また、本発明に係る半導体装置の作製方法においては、前記第１のゲート絶縁膜を介してドーピングした後に、前記第１のレジストマスクを除去し、前記第１の半導体層上を覆う第２のレジストマスクを形成し、前記第２のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に不純物を前記第１の導電膜の露出部分及び前記第２のゲート絶縁膜を介してドーピングすることも可能である。
【００３７】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート絶縁膜を介してドーピングした後に、前記第２のレジストマスクを除去し、前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第３のレジストマスクを形成し、前記第３のレジストマスクをマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜を介してドーピングすることも可能である。
【００３８】
また、本発明に係る半導体装置の作製方法においては、前記第１の絶縁膜がＳｉＯＮ膜からなり、前記第２の絶縁膜がＳｉＮ膜からなり、前記第３の絶縁膜がＳｉＯＮ膜からなることも可能である。
【００３９】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のゲート絶縁膜を形成することを特徴とする。
【００４０】
上記半導体装置の作製方法によれば、第２の絶縁膜をエッチングする際、その下の第１の絶縁膜をエッチングストッパーとしてエッチングを行うため、第１及び第２の半導体層がエッチング雰囲気に曝されることが無く、半導体層にエッチングダメージや汚染が生じることを防止できる。
【００４１】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成することを特徴とする。
【００４２】
また、本発明に係る半導体装置の作製方法においては、前記第１のゲート電極及び前記第２のゲート電極を形成した後に、前記第１のゲート電極及び前記第２のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることも可能である。
【００４３】
このように第１及び第２の半導体層に不純物を一括でドーピングしているため、工程の簡略化を図ることができる。
【００４４】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート絶縁膜を介してドーピングした後、前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆うレジストマスクを形成し、前記レジストマスクをマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜を介してドーピングすることも可能である。
【００４５】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層及び前記第２の半導体層に不純物を前記第１の導電膜の露出部分、前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする。
【００４６】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート絶縁膜を介してドーピングした後、前記第１のレジストマスクを除去し、前記第１の半導体層上を覆う第２のレジストマスクを形成し、前記第２のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜及び前記第１の導電膜の露出部分を介してドーピングすることも可能である。
【００４７】
本発明に係る半導体装置の作製方法は、基板上に第１の半導体層及び第２の半導体層を形成し、
前記第１の半導体層及び前記第２の半導体層の上に第１の絶縁膜を形成し、
前記第１の絶縁膜上に第２の絶縁膜を形成し、
前記第１の絶縁膜をエッチングストッパーとして前記第１の半導体層上に位置する前記第２の絶縁膜をエッチングすることにより、前記第１の半導体層上に前記第１の絶縁膜からなる第１のゲート絶縁膜を形成すると共に、前記第２の半導体層上に前記第１の絶縁膜及び前記第２の絶縁膜からなる第２のゲート絶縁膜を形成し、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜の上に第１の導電膜を形成し、
前記第１の導電膜上に第２の導電膜を形成し、
前記第２の導電膜及び前記第１の導電膜を加工することにより、前記第２の導電膜及び前記第１の導電膜からなる第１のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第１のゲート電極を、前記第１の半導体層上に前記第１のゲート絶縁膜を介して形成すると共に、前記第２の導電膜及び前記第１の導電膜からなる第２のゲート電極であって前記第１の導電膜の一部が前記第２の導電膜から露出した形状を有する第２のゲート電極を、前記第２の半導体層上に前記第２のゲート絶縁膜を介して形成し、
前記第２の半導体層上を覆うように第１のレジストマスクを形成し、
前記第１のレジストマスク及び前記第１のゲート電極をマスクとして前記第１の半導体層に不純物を前記第１の導電膜の露出部分及び前記第１のゲート絶縁膜を介してドーピングすることを特徴とする。
【００４８】
また、本発明に係る半導体装置の作製方法においては、前記第１のゲート絶縁膜を介してドーピングした後に、前記第１のレジストマスクを除去し、前記第１の半導体層上を覆う第２のレジストマスクを形成し、前記第２のレジストマスク及び前記第２のゲート電極をマスクとして前記第２の半導体層に不純物を前記第１の導電膜の露出部分及び前記第２のゲート絶縁膜を介してドーピングすることを特徴とする。
【００４９】
また、本発明に係る半導体装置の作製方法においては、前記第２のゲート絶縁膜を介してドーピングした後に、前記第２のレジストマスクを除去し、前記第１の半導体層上、前記第２のゲート電極及び該第２のゲート電極の周囲を覆う第３のレジストマスクを形成し、前記第３のレジストマスクをマスクとして前記第２の半導体層に不純物を前記第２のゲート絶縁膜を介してドーピングすることも可能である。
【発明の効果】
【００５０】
以上説明したように本発明によれば、異なる膜厚のゲート絶縁膜を作製する場合でも半導体層にダメージ又は汚染が生じるのを抑制できる半導体装置及びその作製方法を提供することができる。また、本発明によれば、不純物を一括でドーピングすることにより工程の簡略化を図ることができる半導体装置及びその作製方法を提供することができる。
【発明を実施するための形態】
【００５１】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１乃至図４は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。
【００５２】
まず、図１（Ａ）に示すように、基板（図示せず）上に下地絶縁膜２を形成する。基板としては、ガラス基板や石英基板やシリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。また、処理温度に耐えうる耐熱性を有するプラスチック基板を用いても良い。
【００５３】
また、下地絶縁膜２としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜などの絶縁膜からなる下地膜を用いる。ここでは、下地絶縁膜２として１層の単層構造を用いた例を示したが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。尚、下地絶縁膜を形成しなくてもよい。
【００５４】
次いで、下地絶縁膜２上に島状の半導体層（活性層）３ａ，３ｂを形成する。半導体層３ａ，３ｂは、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を第１のフォトマスクを用いて所望の形状にパターニングして形成する。この半導体層３ａ，３ｂは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくはシリコンまたはシリコンゲルマニウム（ＳｉＧｅ）合金などで形成すると良い。
【００５５】
次いで、半導体層３ａ，３ｂおよび下地絶縁膜２の上に第１の絶縁膜４を形成する。第１の絶縁膜４はＣＰＵ側のゲート絶縁膜となる。第１の絶縁膜４はプラズマＣＶＤ法またはスパッタ法を用い、単層のＳｉＯＮ膜を用いる。
【００５６】
この後、第１の絶縁膜４上に第２の絶縁膜５を形成し、第２の絶縁膜５上に第３の絶縁膜６を形成する。第２の絶縁膜５はプラズマＣＶＤ法またはスパッタ法を用い、単層のＳｉＮ膜を用いる。第３の絶縁膜６はプラズマＣＶＤ法またはスパッタ法を用い、単層のＳｉＯＮ膜を用いる。第１乃至第３の絶縁膜４〜６はパネル側のゲート絶縁膜となり、このゲート絶縁膜はＳｉＯＮ−ＳｉＮ−ＳｉＯＮの３層構造（ＯＮＯ構造）となっている。
【００５７】
次に、図１（Ｂ）に示すように、第３の絶縁膜６上に第２のフォトマスクを用いてレジストマスク７を形成する。次いで、レジストマスク７をマスクとし第２の絶縁膜５をエッチングストッパーとして第３の絶縁膜６をエッチングする。この際、ＳｉＮ膜からなる第２の絶縁膜５とＳｉＯＮ膜からなる第３の絶縁膜６とのエッチングレートの違いを利用する。これにより、ＣＰＵ側の半導体層３ａの上方に位置する第３の絶縁膜６が除去される。この際、第１及び第２の絶縁膜４，５で半導体層３ａが覆われており、該半導体層３ａがエッチング雰囲気に曝されることが無いため、半導体層にエッチングダメージや汚染が生じることを防止できる。
【００５８】
この後、図１（Ｃ）に示すように、レジストマスク７をマスクとし第１の絶縁膜４をエッチングストッパーとして第２の絶縁膜５をエッチングする。この際、ＳｉＯＮ膜からなる第１の絶縁膜４とＳｉＮ膜からなる第２の絶縁膜５とのエッチングレートの違いを利用する。これにより、ＣＰＵ側の半導体層３ａの上方に位置する第２の絶縁膜５が除去される。この際、第１の絶縁膜４で半導体層３ａが覆われており、半導体層３ａがエッチング雰囲気に曝されることが無いため、半導体層にエッチングダメージや汚染が生じることを防止できる。このようにしてＣＰＵ側の半導体層３ａ上には第１の絶縁膜４からなるゲート絶縁膜が形成され、パネル側の半導体層３ｂ上には第１乃至第３の絶縁膜４〜６からなるＯＮＯ構造のゲート絶縁膜が形成される。
【００５９】
次に、図２（Ａ）に示すように、レジストマスク７を除去した後、第１の絶縁膜４及び第３の絶縁膜６の上に膜厚２０〜１００ｎｍの第１の導電膜８と、膜厚１００〜４００ｎｍの第２の導電膜９とを積層形成する。ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜８と、Ｗ膜からなる第２の導電膜９を積層形成し、第１の導電膜８の膜厚を３０ｎｍとし、第２の導電膜９の膜厚を３７０ｎｍとした。尚、ここでは、第１の導電膜８をＴａＮ膜、第２の導電膜９をＷ膜としたが、これらの材料には特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【００６０】
次に、図２（Ｂ）に示すように、第３のフォトマスクを用いてレジストマスク１０を第２の導電膜９上に形成し、誘導結合プラズマ（Inductively Coupled Plasma：ＩＣＰ）を用いたエッチング装置を使用して第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜９をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を備えた第２の導電膜９ａを得る。
【００６１】
次いで、レジストマスク１０をそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって第１の導電膜８をエッチングして図２（Ｂ）に示すような第１の導電膜８ａを形成する。即ち、第１の導電膜８ａ及び第２の導電膜９ａは半導体層３ａ上に第１の絶縁膜４を介して形成され、第１の導電膜８ａ及び第２の導電膜９ａは半導体層３ｂ上に第１乃至第３の絶縁膜４〜６を介して形成される。尚、この第２のエッチング工程の際、レジストマスク、第２の導電膜、及び第１、第３の絶縁膜もわずかにエッチングされる。
【００６２】
また、ここでは、第１の絶縁膜４の膜減りを抑えるために、２回のエッチング（第１のエッチング工程と第２のエッチング工程）を行ったが、図２（Ｂ）に示すような電極構造（第２の導電膜９ａと第１の導電膜８ａの積層）が形成できるのであれば、特に限定されず、１回のエッチング工程で行っても良い。
【００６３】
次いで、レジストマスク１０を用いて、ＩＣＰエッチング装置により第３のエッチング工程を行う。この第３のエッチング工程によって、第２の導電膜９ａをエッチングして図２（Ｃ）に示すような第２の導電膜９ｂを形成する。これにより、ＣＰＵ側の半導体層３ａ上には第１及び第２の導電膜９ｂ，８ａからなる第１のゲート電極１１がゲート絶縁膜（第１の絶縁膜４）を介して形成され、パネル側の半導体層３ｂ上には第１及び第２の導電膜９ｂ，９ａからなる第２のゲート電極１２がゲート絶縁膜（第１乃至第３の絶縁膜４〜６）を介して形成される。第１の導電膜８ａの一部は第２の導電膜９ｂから露出している。このように、ＣＰＵ側の第１のゲート電極１１とパネル側の第２のゲート電極１２を同一のエッチング工程で同時に形成しているため、工程を簡略化することができる。
【００６４】
尚、この第３のエッチング工程の際、レジストマスク、第１の導電膜、及び第１、第３の絶縁膜もわずかにエッチングされる。
【００６５】
次に、図３（Ａ）に示すように、レジストマスク１０を除去する。
【００６６】
この後、図３（Ｂ）に示すように、第１のドーピング工程を行う。この第１のドーピング工程によって、第１及び第２のゲート電極１１，１２をマスクとしてゲート絶縁膜（第１乃至第３の絶縁膜４〜６）を介してスルードープを行う。即ち、ＣＰＵ側では、第１のゲート電極１１をマスクとして第１の絶縁膜４及び第１の導電膜８ａの露出部分を介してスルードープを行い、パネル側では、第２のゲート電極１２をマスクとして第１乃至第３の絶縁膜４〜６、第１の導電膜８ａの露出部分を介してスルードープを行う。これにより、図３（Ｂ）に示すように、ＣＰＵ側において、半導体層３ａの高濃度不純物領域（ソース及びドレイン領域）１３，１４には第１の絶縁膜を介して自己整合的に高濃度不純物が導入され、半導体層３ａの低濃度不純物領域（ＬＤＤ領域）１５，１６には第１の導電膜８ａの露出部分及び第１の絶縁膜を介して自己整合的に低濃度不純物が導入される。また、パネル側において、半導体層３ｂの第１の低濃度不純物領域１７，１８には第１の導電膜８ａの露出部分及び第１乃至第３の絶縁膜を介して自己整合的に第１の低濃度不純物が導入され、半導体層３ｂの第２の低濃度不純物領域１９，２０には第１乃至第３の絶縁膜を介して自己整合的に第２の低濃度不純物が導入される。第１の低濃度不純物領域１７，１８は、第２の低濃度不純物領域１９，２０より不純物濃度が低くなる。このようにＣＰＵ側の高濃度不純物領域１３，１４及び低濃度不純物領域１５，１６とパネル側の第１の低濃度不純物領域１７，１８及び第２の低濃度不純物領域１９，２０を一括のドーピング工程で不純物を導入しているため、工程の簡略化を図ることができる。
【００６７】
尚、半導体層３ａ，３ｂに打ち込まれるドーピング量が所望の値になるように、第１のドーピング工程の際の条件を制御する。
【００６８】
次に、図３（Ｃ）に示すように、第４のフォトマスクを用いてレジストマスク２３をＣＰＵ側の半導体層３ａの上方を覆い且つパネル側の第２のゲート電極１２及びその周囲を覆うように形成する。
【００６９】
次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、レジストマスク２３をマスクとしてゲート絶縁膜（第１乃至第３の絶縁膜４〜６）を介してスルードープを行う。これにより、図３（Ｃ）に示すように、パネル側の半導体層３ｂの高濃度不純物領域（ソース及びドレイン領域）２１，２２には第１乃至第３の絶縁膜を介して自己整合的に高濃度不純物が導入される。
【００７０】
また、本実施の形態では、図３（Ｂ）に示す第１のドーピング工程を行った後に図３（Ｃ）に示す第２のドーピング工程を行っているが、図３（Ｃ）に示す第２のドーピング工程を行った後に図３（Ｂ）に示す第１のドーピング工程を行うことも可能である。
【００７１】
また、本実施の形態では、第１のドーピング工程及び第２のドーピング工程を行っているが、これに限定されるものではなく、ドーピング工程を次のように変更して実施することも可能である。パネル側の第２のゲート電極をマスクとして自己整合的に第１の導電膜８ａ及びゲート絶縁膜（第１乃至第３の絶縁膜４〜６）を介してスルードープを行うことにより、パネル側の半導体層３ｂの低濃度不純物領域に低濃度不純物を導入する（第１のドーピング工程）。次に、ＣＰＵ側の第１のゲート電極をマスクとして自己整合的に第１の導電膜８ａ及びゲート絶縁膜（第１の絶縁膜４）を介してスルードープを行うことにより、ＣＰＵ側の半導体層３ａの低濃度不純物領域に低濃度不純物を導入する（第２のドーピング工程）。次に、ＣＰＵ側の第１のゲート電極をマスクとして低加速で自己整合的にゲート絶縁膜（第１の絶縁膜４）を介してスルードープを行うことにより、ＣＰＵ側の半導体層３ａの高濃度不純物領域に高濃度不純物を導入する（第３のドーピング工程）。次に、パネル側の第２のゲート電極をマスクとして高加速で自己整合的にゲート絶縁膜（第１乃至第３の絶縁膜４〜６）を介してスルードープを行うことにより、パネル側の半導体層３ｂの高濃度不純物領域に高濃度不純物を導入する（第４のドーピング工程）。
【００７２】
この後、図４に示すように、レジストマスク２３を除去する。
【００７３】
このようにして基板上には、第１のゲート電極１１、第１の絶縁膜４からなるゲート絶縁膜、ソース及びドレイン領域１３，１４、ＬＤＤ領域１５，１６により構成されたＣＰＵ側の薄膜トランジスタが作製される。また、基板上には、第２のゲート電極１２、第１乃至第３の絶縁膜４〜６からなるゲート絶縁膜、ソース及びドレイン領域２１，２２、第１の低濃度不純物領域１７，１８、第２の低濃度不純物領域１９，２０により構成されたパネル側の薄膜トランジスタが作製される。
【００７４】
上記実施の形態１によれば、ＣＰＵ側のゲート絶縁膜を第１の絶縁膜４で形成し、パネル側のゲート絶縁膜を第１乃至第３の絶縁膜４〜６で形成することにより、同一基板上に異なる膜厚のゲート絶縁膜を形成する場合でも、半導体層３ａがエッチング雰囲気に曝されることが無いため、半導体層にエッチングダメージや汚染が生じることを防止できる。つまり、第１の絶縁膜４と第２の絶縁膜５をエッチングレートの異なる絶縁膜で形成し、第２の絶縁膜５と第３の絶縁膜６をエッチングレートの異なる絶縁膜で形成することにより、ＣＰＵ側の第３の絶縁膜６をエッチングする場合は、その下の第２の絶縁膜５をエッチングストッパーとしてエッチングを行い、ＣＰＵ側の第２の絶縁膜をエッチングする場合は、その下の第１の絶縁膜４をエッチングストッパーとしてエッチングを行うことができる。従って、半導体層３ａがエッチング雰囲気に曝されることが無く、半導体層にエッチングダメージや汚染が生じることを防止できる。
【００７５】
また、ＣＰＵ側の第１のゲート電極１１とパネル側の第２のゲート電極１２を同一のエッチング工程で形成しているため、工程を簡略化することができる。
【００７６】
また、ＣＰＵ側の薄膜トランジスタの高濃度不純物領域１３，１４及び低濃度不純物領域１５，１６とパネル側の薄膜トランジスタの第１の低濃度不純物領域１７，１８及び第２の低濃度不純物領域１９，２０を一括のドーピング工程で不純物を導入しているため、工程の簡略化を図ることができる。
【００７７】
また、本実施の形態では、パネル側の薄膜トランジスタの活性層３ｂに、ソース及びドレイン領域２１，２２の内側に位置する第２の低濃度不純物領域１９，２０を形成し、前記活性層３ｂに第２の低濃度不純物領域の内側に位置する第１の低濃度不純物領域１７，１８を形成し、第１の低濃度不純物領域１７，１８の不純物濃度を第２の低濃度不純物領域１９，２０より低くしている。これにより、ホットキャリア劣化を低減することができ、パネル側の薄膜トランジスタにおいてより高い信頼性を得ることができる。
【００７８】
（実施の形態２）
図５（Ａ），（Ｂ）は、本発明の実施の形態２による半導体装置の作製方法を示す断面図であり、図１乃至図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００７９】
まず、実施の形態１における図１乃至図３（Ａ）に示す工程を行う。
【００８０】
次に、図５（Ａ）に示すように、第４のフォトマスクを用いてレジストマスク２４をパネル側の第２のゲート電極１２及びその周囲を覆うように形成する。
【００８１】
次いで、第１のドーピング工程を行う。この第１のドーピング工程によって、レジストマスク２４及びゲート電極１１をマスクとしてゲート絶縁膜（第１乃至第３の絶縁膜４〜６）を介してスルードープを行う。即ち、ＣＰＵ側では、第１のゲート電極１１をマスクとして第１の絶縁膜４及び第１の導電膜８ａの露出部分を介してスルードープを行い、パネル側では、レジストマスク２４をマスクとして第１乃至第３の絶縁膜４〜６を介してスルードープを行う。これにより、図５（Ａ）に示すように、ＣＰＵ側において、半導体層３ａの高濃度不純物領域（ソース及びドレイン領域）１３，１４には第１の絶縁膜を介して自己整合的に高濃度不純物が導入され、半導体層３ａの低濃度不純物領域（ＬＤＤ領域）１５，１６には第１の導電膜８ａの露出部分及び第１の絶縁膜を介して自己整合的に低濃度不純物が導入される。また、パネル側の半導体層３ｂの高濃度不純物領域（ソース及びドレイン領域）２１，２２には第１乃至第３の絶縁膜を介して自己整合的に高濃度不純物が導入される。
【００８２】
このようにＣＰＵ側の高濃度不純物領域１３，１４及び低濃度不純物領域１５，１６とパネル側の高濃度不純物領域２１，２２を一括のドーピング工程で不純物を導入しているため、工程の簡略化を図ることができる。
【００８３】
この後、図５（Ｂ）に示すように、レジストマスク２４を除去した後、第５のフォトマスクを用いてレジストマスク２５をＣＰＵ側の半導体層３ａの上方を覆うように形成する。
【００８４】
次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、レジストマスク２５及び第２のゲート電極１２をマスクとしてゲート絶縁膜（第１乃至第３の絶縁膜４〜６）、第１の導電膜８ａの露出部分を介してスルードープを行う。これにより、図５（Ｂ）に示すように、パネル側の半導体層３ｂの第１の低濃度不純物領域１７，１８には第１の導電膜８ａの露出部分及び第１乃至第３の絶縁膜を介して自己整合的に第１の低濃度不純物が導入され、半導体層３ｂの第２の低濃度不純物領域１９，２０には第１乃至第３の絶縁膜を介して自己整合的に第２の低濃度不純物が導入される。
【００８５】
また、本実施の形態では、図５（Ａ）に示す第１のドーピング工程を行った後に図５（Ｂ）に示す第２のドーピング工程を行っているが、図５（Ｂ）に示す第２のドーピング工程を行った後に図５（Ａ）に示す第１のドーピング工程を行うことも可能である。
【００８６】
次いで、レジストマスク２５を除去する。このようにして図４に示すような薄膜トランジスタがＣＰＵ側とパネル側に作製される。
【００８７】
上記実施の形態２においても実施の形態１と同様の効果を得ることができる。
【００８８】
（実施の形態３）
図６（Ａ）〜（Ｃ）は、本発明の実施の形態３による半導体装置の作製方法を示す断面図であり、図１乃至図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００８９】
まず、実施の形態１における図１乃至図３（Ａ）に示す工程を行う。
【００９０】
次に、図６（Ａ）に示すように、第４のフォトマスクを用いてレジストマスク２６をパネル側の半導体層３ｂ上を覆うように形成する。
【００９１】
次いで、第１のドーピング工程を行う。この第１のドーピング工程によって、レジストマスク２６及び第１のゲート電極１１をマスクとして第１の導電膜８ａの露出部分及びゲート絶縁膜（第１の絶縁膜４）を介してスルードープを行う。これにより、図６（Ａ）に示すように、ＣＰＵ側において、半導体層３ａの高濃度不純物領域（ソース及びドレイン領域）１３，１４には第１の絶縁膜を介して自己整合的に高濃度不純物が導入され、半導体層３ａの低濃度不純物領域（ＬＤＤ領域）１５，１６には第１の導電膜８ａの露出部分及び第１の絶縁膜を介して自己整合的に低濃度不純物が導入される。
【００９２】
この後、図６（Ｂ）に示すように、レジストマスク２６を除去した後、第５のフォトマスクを用いてレジストマスク２７をＣＰＵ側の半導体層３ａの上方を覆うように形成する。
【００９３】
次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、レジストマスク２７及び第２のゲート電極１２をマスクとしてゲート絶縁膜（第１乃至第３の絶縁膜４〜６）、第１の導電膜８ａの露出部分を介してスルードープを行う。これにより、図６（Ｂ）に示すように、パネル側の半導体層３ｂの第１の低濃度不純物領域１７，１８には第１の導電膜８ａの露出部分及び第１乃至第３の絶縁膜を介して自己整合的に第１の低濃度不純物が導入され、半導体層３ｂの第２の低濃度不純物領域１９，２０には第１乃至第３の絶縁膜を介して自己整合的に第２の低濃度不純物が導入される。
【００９４】
次に、図６（Ｃ）に示すように、レジストマスク２７を除去した後、第６のフォトマスクを用いてレジストマスク２８をＣＰＵ側の半導体層３ａの上方を覆い且つパネル側の第２のゲート電極１２及びその周囲を覆うように形成する。
【００９５】
次いで、第３のドーピング工程を行う。この第３のドーピング工程によって、レジストマスク２８をマスクとしてゲート絶縁膜（第１乃至第３の絶縁膜４〜６）を介してスルードープを行う。これにより、図６（Ｃ）に示すように、パネル側の半導体層３ｂの高濃度不純物領域（ソース及びドレイン領域）２１，２２には第１乃至第３の絶縁膜を介して自己整合的に高濃度不純物が導入される。
【００９６】
また、本実施の形態では、図６（Ａ）に示す第１のドーピング工程を行い、図６（Ｂ）に示す第２のドーピング工程を行った後に図６（Ｃ）に示す第３のドーピング工程を行っているが、これらのドーピング工程の順序を変更することも可能である。例えば、第１のドーピング工程、第３のドーピング工程、第２のドーピング工程の順序でも良いし、第２のドーピング工程、第１のドーピング工程、第３のドーピング工程の順序でも良いし、第２のドーピング工程、第３のドーピング工程、第１のドーピング工程の順序でも良いし、第３のドーピング工程、第１のドーピング工程、第２のドーピング工程の順序でも良いし、第３のドーピング工程、第２のドーピング工程、第１のドーピング工程の順序でも良い。
【００９７】
次いで、レジストマスク２８を除去する。このようにして図４に示すような薄膜トランジスタがＣＰＵ側とパネル側に作製される。
【００９８】
上記実施の形態３においても実施の形態１と同様の効果を得ることができる。
【００９９】
すなわち、同一基板上に異なる膜厚のゲート絶縁膜を形成する場合でも、半導体層３ａがエッチング雰囲気に曝されることが無いため、半導体層にエッチングダメージや汚染が生じることを防止できる。
【０１００】
また、ＣＰＵ側の第１のゲート電極１１とパネル側の第２のゲート電極１２を同一のエッチング工程で形成しているため、工程を簡略化することができる。
【０１０１】
また、本実施の形態では、パネル側の薄膜トランジスタの活性層３ｂに、ソース及びドレイン領域２１，２２の内側に位置する第２の低濃度不純物領域１９，２０を形成し、前記活性層３ｂに第２の低濃度不純物領域の内側に位置する第１の低濃度不純物領域１７，１８を形成し、第１の低濃度不純物領域１７，１８の不純物濃度を第２の低濃度不純物領域１９，２０より低くしている。これにより、ホットキャリア劣化を低減することができ、パネル側の薄膜トランジスタにおいてより高い信頼性を得ることができる。
【０１０２】
（実施の形態４）
図７及び図８は、本発明の実施の形態４による半導体装置の作製方法を示す断面図であり、図１乃至図４と同一部分には同一符号を付す。
【０１０３】
ＳｉＯＮ膜からなる１の絶縁膜４上にＳｉＮ膜からなる第２の絶縁膜５を形成する工程までは実施の形態１と同様であるので説明を省略する。第１の絶縁膜４はＣＰＵ側のゲート絶縁膜となり、第１及び第２の絶縁膜４，５はパネル側のゲート絶縁膜となる。
【０１０４】
この後、図７（Ａ）に示すように、第２の絶縁膜５上に第２のフォトマスクを用いてレジストマスク７を形成する。次いで、レジストマスク７をマスクとし第１の絶縁膜４をエッチングストッパーとして第２の絶縁膜５をエッチングする。この際、ＳｉＮ膜からなる第２の絶縁膜５とＳｉＯＮ膜からなる第１の絶縁膜４とのエッチングレートの違いを利用する。これにより、ＣＰＵ側の半導体層３ａの上方に位置する第２の絶縁膜５が除去される。この際、第１の絶縁膜４で半導体層３ａが覆われており、該半導体層３ａがエッチング雰囲気に曝されることが無いため、半導体層にエッチングダメージや汚染が生じることを防止できる。
【０１０５】
次に、図７（Ｂ）に示すように、レジストマスク７を除去した後、第１の絶縁膜４及び第２の絶縁膜５の上に膜厚２０〜１００ｎｍの第１の導電膜と、膜厚１００〜４００ｎｍの第２の導電膜とを積層形成する。ここでは、スパッタ法を用い、ＴａＮ膜からなる第１の導電膜と、Ｗ膜からなる第２の導電膜を積層形成し、第１の導電膜の膜厚を３０ｎｍとし、第２の導電膜の膜厚を３７０ｎｍとした。尚、ここでは、第１の導電膜をＴａＮ膜、第２の導電膜をＷ膜としたが、これらの材料には特に限定されず、いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元素、または前記元素を主成分とする合金材料若しくは化合物材料で形成しても良い。また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。
【０１０６】
次に、第３のフォトマスクを用いてレジストマスク１０を第２の導電膜上に形成し、ＩＣＰエッチング装置を使用して第１のエッチング工程を行う。この第１のエッチング工程によって、第２の導電膜をエッチングして、端部においてテーパー形状を有する部分（テーパー部）を備えた第２の導電膜９ａを得る。
【０１０７】
次いで、レジストマスク１０をそのまま用い、ＩＣＰエッチング装置を用いて第２のエッチング工程を行う。この第２のエッチング工程によって第１の導電膜をエッチングして図７（Ｂ）に示すような第１の導電膜８ａを形成する。即ち、第１の導電膜８ａ及び第２の導電膜９ａは半導体層３ａ上に第１の絶縁膜４を介して形成され、第１の導電膜８ａ及び第２の導電膜９ａは半導体層３ｂ上に第１及び第２の絶縁膜４，５を介して形成される。
【０１０８】
次いで、レジストマスク１０を用いて、ＩＣＰエッチング装置により第３のエッチング工程を行う。この第３のエッチング工程によって、第２の導電膜９ａをエッチングして図７（Ｃ）に示すような第２の導電膜９ｂを形成する。これにより、ＣＰＵ側の半導体層３ａ上には第１及び第２の導電膜９ｂ，８ａからなる第１のゲート電極１１がゲート絶縁膜（第１の絶縁膜４）を介して形成され、パネル側の半導体層３ｂ上には第１及び第２の導電膜９ｂ，９ａからなる第２のゲート電極１２がゲート絶縁膜（第１及び第２の絶縁膜４，５）を介して形成される。第１の導電膜８ａの一部は第２の導電膜９ｂから露出している。このように、ＣＰＵ側の第１のゲート電極１１とパネル側の第２のゲート電極１２を同一のエッチング工程で同時に形成しているため、工程を簡略化することができる。
【０１０９】
次に、レジストマスク１０を除去する。このようにして図７（Ｃ）の状態が得られる。
【０１１０】
この後、図８（Ａ）に示すように、第１のドーピング工程を行う。この第１のドーピング工程によって、第１及び第２のゲート電極１１，１２をマスクとしてゲート絶縁膜（第１及び第２の絶縁膜４，５）を介してスルードープを行う。即ち、ＣＰＵ側では、第１のゲート電極１１をマスクとして第１の絶縁膜４及び第１の導電膜８ａの露出部分を介してスルードープを行い、パネル側では、第２のゲート電極１２をマスクとして第１及び第２の絶縁膜４，５、第１の導電膜８ａの露出部分を介してスルードープを行う。これにより、図８（Ａ）に示すように、ＣＰＵ側において、半導体層３ａの高濃度不純物領域（ソース及びドレイン領域）１３，１４には第１の絶縁膜を介して自己整合的に高濃度不純物が導入され、半導体層３ａの低濃度不純物領域（ＬＤＤ領域）１５，１６には第１の導電膜８ａの露出部分及び第１の絶縁膜を介して自己整合的に低濃度不純物が導入される。また、パネル側において、半導体層３ｂの第１の低濃度不純物領域１７，１８には第１の導電膜８ａの露出部分及び第１及び第２の絶縁膜を介して自己整合的に第１の低濃度不純物が導入され、半導体層３ｂの第２の低濃度不純物領域１９，２０には第１及び第２の絶縁膜を介して自己整合的に第２の低濃度不純物が導入される。第１の低濃度不純物領域１７，１８は、第２の低濃度不純物領域１９，２０より不純物濃度が低くなる。このようにＣＰＵ側の高濃度不純物領域１３，１４及び低濃度不純物領域１５，１６とパネル側の第１の低濃度不純物領域１７，１８及び第２の低濃度不純物領域１９，２０を一括のドーピング工程で不純物を導入しているため、工程の簡略化を図ることができる。
【０１１１】
尚、半導体層３ａ，３ｂに打ち込まれるドーピング量が所望の値になるように、第１のドーピング工程の際の条件を制御する。
【０１１２】
次に、図８（Ｂ）に示すように、第４のフォトマスクを用いてレジストマスク２９をＣＰＵ側の半導体層３ａの上方を覆い且つパネル側の第２のゲート電極１２及びその周囲を覆うように形成する。
【０１１３】
次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、レジストマスク２９をマスクとしてゲート絶縁膜（第１及び第２の絶縁膜４，５）を介してスルードープを行う。これにより、図８（Ｂ）に示すように、パネル側の半導体層３ｂの高濃度不純物領域（ソース及びドレイン領域）２１，２２には第１及び第２の絶縁膜を介して自己整合的に高濃度不純物が導入される。
【０１１４】
また、本実施の形態では、図８（Ａ）に示す第１のドーピング工程を行った後に図８（Ｂ）に示す第２のドーピング工程を行っているが、図８（Ｂ）に示す第２のドーピング工程を行った後に図８（Ａ）に示す第１のドーピング工程を行うことも可能である。
【０１１５】
この後、図８（Ｃ）に示すように、レジストマスク２９を除去する。
【０１１６】
このようにして基板上には、第１のゲート電極１１、第１の絶縁膜４からなるゲート絶縁膜、ソース及びドレイン領域１３，１４、ＬＤＤ領域１５，１６により構成されたＣＰＵ側の薄膜トランジスタが作製される。また、基板上には、第２のゲート電極１２、第１及び第２の絶縁膜４，５からなるゲート絶縁膜、ソース及びドレイン領域２１，２２、第１の低濃度不純物領域１７，１８、第２の低濃度不純物領域１９，２０により構成されたパネル側の薄膜トランジスタが作製される。
【０１１７】
上記実施の形態４においても実施の形態１と同様の効果を得ることができる。
【０１１８】
すなわち、ＣＰＵ側のゲート絶縁膜を第１の絶縁膜４で形成し、パネル側のゲート絶縁膜を第１及び第２の絶縁膜４，５で形成することにより、同一基板上に異なる膜厚のゲート絶縁膜を形成する場合でも、半導体層３ａがエッチング雰囲気に曝されることが無いため、半導体層にエッチングダメージや汚染が生じることを防止できる。つまり、第１の絶縁膜４と第２の絶縁膜５をエッチングレートの異なる絶縁膜で形成することにより、ＣＰＵ側の第２の絶縁膜５をエッチングする場合は、その下の第１の絶縁膜４をエッチングストッパーとしてエッチングを行うことができる。従って、半導体層３ａがエッチング雰囲気に曝されることが無く、半導体層にエッチングダメージや汚染が生じることを防止できる。
【０１１９】
また、ＣＰＵ側の第１のゲート電極１１とパネル側の第２のゲート電極１２を同一のエッチング工程で形成しているため、工程を簡略化することができる。
【０１２０】
また、ＣＰＵ側の薄膜トランジスタの高濃度不純物領域１３，１４及び低濃度不純物領域１５，１６とパネル側の薄膜トランジスタの第１の低濃度不純物領域１７，１８及び第２の低濃度不純物領域１９，２０を一括のドーピング工程で不純物を導入しているため、工程の簡略化を図ることができる。
【０１２１】
また、本実施の形態では、パネル側の薄膜トランジスタの活性層３ｂに、ソース及びドレイン領域２１，２２の内側に位置する第２の低濃度不純物領域１９，２０を形成し、前記活性層３ｂに第２の低濃度不純物領域の内側に位置する第１の低濃度不純物領域１７，１８を形成し、第１の低濃度不純物領域１７，１８の不純物濃度を第２の低濃度不純物領域１９，２０より低くしている。これにより、ホットキャリア劣化を低減することができ、パネル側の薄膜トランジスタにおいてより高い信頼性を得ることができる。
【０１２２】
（実施の形態５）
図９（Ａ），（Ｂ）は、本発明の実施の形態５による半導体装置の作製方法を示す断面図であり、図１乃至図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１２３】
まず、実施の形態１における図１乃至図３（Ａ）に示す工程を行う。
【０１２４】
次に、図９（Ａ）に示すように、第４のフォトマスクを用いてレジストマスク２４をパネル側の第２のゲート電極１２及びその周囲を覆うように形成する。
【０１２５】
次いで、第１のドーピング工程を行う。この第１のドーピング工程によって、レジストマスク２４及びゲート電極１１をマスクとしてゲート絶縁膜（第１及び第２の絶縁膜４，５）を介してスルードープを行う。即ち、ＣＰＵ側では、第１のゲート電極１１をマスクとして第１の絶縁膜４及び第１の導電膜８ａの露出部分を介してスルードープを行い、パネル側では、レジストマスク２４をマスクとして第１及び第２の絶縁膜４，５を介してスルードープを行う。これにより、図９（Ａ）に示すように、ＣＰＵ側において、半導体層３ａの高濃度不純物領域（ソース及びドレイン領域）１３，１４には第１の絶縁膜を介して自己整合的に高濃度不純物が導入され、半導体層３ａの低濃度不純物領域（ＬＤＤ領域）１５，１６には第１の導電膜８ａの露出部分及び第１の絶縁膜を介して自己整合的に低濃度不純物が導入される。また、パネル側の半導体層３ｂの高濃度不純物領域（ソース及びドレイン領域）２１，２２には第１及び第２の絶縁膜を介して自己整合的に高濃度不純物が導入される。
【０１２６】
このようにＣＰＵ側の高濃度不純物領域１３，１４及び低濃度不純物領域１５，１６とパネル側の高濃度不純物領域２１，２２を一括のドーピング工程で不純物を導入しているため、工程の簡略化を図ることができる。
【０１２７】
この後、図９（Ｂ）に示すように、レジストマスク２４を除去した後、第５のフォトマスクを用いてレジストマスク２５をＣＰＵ側の半導体層３ａの上方を覆うように形成する。
【０１２８】
次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、レジストマスク２５及び第２のゲート電極１２をマスクとしてゲート絶縁膜（第１及び第２の絶縁膜４，５）、第１の導電膜８ａの露出部分を介してスルードープを行う。これにより、図９（Ｂ）に示すように、パネル側の半導体層３ｂの第１の低濃度不純物領域１７，１８には第１の導電膜８ａの露出部分及び第１、第２の絶縁膜を介して自己整合的に第１の低濃度不純物が導入され、半導体層３ｂの第２の低濃度不純物領域１９，２０には第１及び第２の絶縁膜を介して自己整合的に第２の低濃度不純物が導入される。
【０１２９】
また、本実施の形態では、図９（Ａ）に示す第１のドーピング工程を行った後に図９（Ｂ）に示す第２のドーピング工程を行っているが、図９（Ｂ）に示す第２のドーピング工程を行った後に図９（Ａ）に示す第１のドーピング工程を行うことも可能である。
【０１３０】
次いで、レジストマスク２５を除去する。このようにして図４に示すような薄膜トランジスタがＣＰＵ側とパネル側に作製される。
【０１３１】
上記実施の形態５においても実施の形態１と同様の効果を得ることができる。
【０１３２】
（実施の形態６）
図１０（Ａ）〜（Ｃ）は、本発明の実施の形態６による半導体装置の作製方法を示す断面図であり、図１乃至図４と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【０１３３】
まず、実施の形態１における図１乃至図３（Ａ）に示す工程を行う。
【０１３４】
次に、図１０（Ａ）に示すように、第４のフォトマスクを用いてレジストマスク２６をパネル側の半導体層３ｂ上を覆うように形成する。
【０１３５】
次いで、第１のドーピング工程を行う。この第１のドーピング工程によって、レジストマスク２６及び第１のゲート電極１１をマスクとして第１の導電膜８ａの露出部分及びゲート絶縁膜（第１の絶縁膜４）を介してスルードープを行う。これにより、図１０（Ａ）に示すように、ＣＰＵ側において、半導体層３ａの高濃度不純物領域（ソース及びドレイン領域）１３，１４には第１の絶縁膜を介して自己整合的に高濃度不純物が導入され、半導体層３ａの低濃度不純物領域（ＬＤＤ領域）１５，１６には第１の導電膜８ａの露出部分及び第１の絶縁膜を介して自己整合的に低濃度不純物が導入される。
【０１３６】
この後、図１０（Ｂ）に示すように、レジストマスク２６を除去した後、第５のフォトマスクを用いてレジストマスク２７をＣＰＵ側の半導体層３ａの上方を覆うように形成する。
【０１３７】
次いで、第２のドーピング工程を行う。この第２のドーピング工程によって、レジストマスク２７及び第２のゲート電極１２をマスクとしてゲート絶縁膜（第１及び第２の絶縁膜４，５）、第１の導電膜８ａの露出部分を介してスルードープを行う。これにより、図１０（Ｂ）に示すように、パネル側の半導体層３ｂの第１の低濃度不純物領域１７，１８には第１の導電膜８ａの露出部分及び第１、第２の絶縁膜を介して自己整合的に第１の低濃度不純物が導入され、半導体層３ｂの第２の低濃度不純物領域１９，２０には第１及び第２の絶縁膜を介して自己整合的に第２の低濃度不純物が導入される。
【０１３８】
次に、図１０（Ｃ）に示すように、レジストマスク２７を除去した後、第６のフォトマスクを用いてレジストマスク２８をＣＰＵ側の半導体層３ａの上方を覆い且つパネル側の第２のゲート電極１２及びその周囲を覆うように形成する。
【０１３９】
次いで、第３のドーピング工程を行う。この第３のドーピング工程によって、レジストマスク２８をマスクとしてゲート絶縁膜（第１及び第２の絶縁膜４，５）を介してスルードープを行う。これにより、図１０（Ｃ）に示すように、パネル側の半導体層３ｂの高濃度不純物領域（ソース及びドレイン領域）２１，２２には第１及び第２の絶縁膜を介して自己整合的に高濃度不純物が導入される。
【０１４０】
また、本実施の形態では、図１０（Ａ）に示す第１のドーピング工程を行い、図１０（Ｂ）に示す第２のドーピング工程を行った後に図１０（Ｃ）に示す第３のドーピング工程を行っているが、これらのドーピング工程の順序を変更することも可能である。例えば、第１のドーピング工程、第３のドーピング工程、第２のドーピング工程の順序でも良いし、第２のドーピング工程、第１のドーピング工程、第３のドーピング工程の順序でも良いし、第２のドーピング工程、第３のドーピング工程、第１のドーピング工程の順序でも良いし、第３のドーピング工程、第１のドーピング工程、第２のドーピング工程の順序でも良いし、第３のドーピング工程、第２のドーピング工程、第１のドーピング工程の順序でも良い。
【０１４１】
次いで、レジストマスク２８を除去する。このようにして図４に示すような薄膜トランジスタがＣＰＵ側とパネル側に作製される。
【０１４２】
上記実施の形態６においても実施の形態１と同様の効果を得ることができる。
【０１４３】
すなわち、同一基板上に異なる膜厚のゲート絶縁膜を形成する場合でも、半導体層３ａがエッチング雰囲気に曝されることが無いため、半導体層にエッチングダメージや汚染が生じることを防止できる。
【０１４４】
また、ＣＰＵ側の第１のゲート電極１１とパネル側の第２のゲート電極１２を同一のエッチング工程で形成しているため、工程を簡略化することができる。
【０１４５】
また、本実施の形態では、パネル側の薄膜トランジスタの活性層３ｂに、ソース及びドレイン領域２１，２２の内側に位置する第２の低濃度不純物領域１９，２０を形成し、前記活性層３ｂに第２の低濃度不純物領域の内側に位置する第１の低濃度不純物領域１７，１８を形成し、第１の低濃度不純物領域１７，１８の不純物濃度を第２の低濃度不純物領域１９，２０より低くしている。これにより、ホットキャリア劣化を低減することができ、パネル側の薄膜トランジスタにおいてより高い信頼性を得ることができる。
【０１４６】
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。例えば、ＧＯＬＤ(Gate-drain Overlapped LDD)構造の薄膜トランジスタ（特開２００１−２１０８３３号公報参照）に本発明を適用することも可能である。
【０１４７】
また、上記実施の形態では、ＣＰＵ側に形成する薄膜トランジスタ及びパネル側に形成する薄膜トランジスタに本発明を適用しているが、これに限定されるものではなく、ＣＰＵ及びパネル以外のものに形成する薄膜トランジスタに本発明を適用することも可能である。
【０１４８】
また、ＴＦＴの構造は上記実施の形態に限定されるものではなく、図１１に示すようなボトムゲート型のＴＦＴに本発明を適用することも可能である。
【０１４９】
図１１に示すように、まず、ガラス基板１の上に下地絶縁膜２を介してゲート電極３０，３１を形成する。次いで、ゲート電極３０，３１を含む全面上に第１の絶縁膜４を形成し、第１の絶縁膜４の上に第２の絶縁膜５を形成し、第２の絶縁膜５の上に第３の絶縁膜６を形成する。次いで、第２の絶縁膜５をエッチングストッパーとして第３の絶縁膜６をエッチングした後、第１の絶縁膜４をエッチングストッパーとして第２の絶縁膜５をエッチングする。これにより、ＣＰＵ側のゲート電極３０上には第１の絶縁膜４からなるゲート絶縁膜が形成され、パネル側のゲート電極３１上には第１乃至第３の絶縁膜４〜６からなるゲート絶縁膜が形成される。次いで、ＣＰＵ側及びパネル側それぞれのゲート絶縁膜上に島状の半導体層３２ａ，３２ｂを形成する。次いで、この半導体層３２ａ，３２ｂにソース及びドレイン領域３３〜３６、ＬＤＤ領域３７〜４０を形成する。次いで、半導体層３２ａ，３２ｂを含む全面上には層間絶縁膜４１を形成する。
【図面の簡単な説明】
【０１５０】
【図１】（Ａ）〜（Ｃ）は、本発明の実施の形態１による半導体装置の作製方法を示す断面図である。
【図２】（Ａ）〜（Ｃ）は、本発明の実施の形態１による半導体装置の作製方法を示すものであり、図１（Ｃ）の次の工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は、本発明の実施の形態１による半導体装置の作製方法を示すものであり、図２（Ｃ）の次の工程を示す断面図である。
【図４】本発明の実施の形態１による半導体装置の作製方法を示すものであり、図３（Ｃ）の次の工程を示す断面図である。
【図５】（Ａ），（Ｂ）は、本発明の実施の形態２による半導体装置の作製方法を示す断面図である。
【図６】（Ａ）〜（Ｃ）は、本発明の実施の形態３による半導体装置の作製方法を示す断面図である。
【図７】（Ａ）〜（Ｃ）は、本発明の実施の形態４による半導体装置の作製方法を示す断面図である。
【図８】（Ａ）〜（Ｃ）は、本発明の実施の形態４による半導体装置の作製方法を示すものであり、図７（Ｃ）の次の工程を示す断面図である。
【図９】（Ａ），（Ｂ）は、本発明の実施の形態５による半導体装置の作製方法を示す断面図である。
【図１０】（Ａ）〜（Ｃ）は、本発明の実施の形態６による半導体装置の作製方法を示す断面図である。
【図１１】本発明の変形例によるボトムゲート型ＴＦＴを示す断面図である。
【図１２】従来の半導体装置の作製方法を説明するための断面図である。
【符号の説明】
【０１５１】
２，１０１…下地絶縁膜
３ａ，３ｂ，３２ａ，３２ｂ，１０２，１０３…半導体層（活性層）
４，１０４…第１の絶縁膜
５，１０５…第２の絶縁膜
６…第３の絶縁膜
７…レジストマスク
８，８ａ，１０６…第１の導電膜
９，９ａ，９ｂ，１０７…第２の導電膜
１０…レジストマスク
８，１０８…第１のゲート電極
９，１０９…第２の絶縁膜
１０…レジストマスク
１１…第１のゲート電極
１２…第２のゲート電極
１３，１４，２１，２２，３３〜３６…高濃度不純物領域（ソース及びドレイン領域）
１５，１６，３７〜４０…低濃度不純物領域（ＬＤＤ領域）
１７，１８…第１の低濃度不純物領域
１９，２０…第２の低濃度不純物領域
２３〜２９…レジストマスク
３０，３１…ゲート電極
４１…層間絶縁膜
【図１】
2005191212.tif 000003
【図２】
2005191212.tif 000004
【図３】
2005191212.tif 000005
【図４】
2005191212.tif 000006
【図５】
2005191212.tif 000007
【図６】
2005191212.tif 000008
【図７】
2005191212.tif 000009
【図８】
2005191212.tif 000010
【図９】
2005191212.tif 000011
【図１０】
2005191212.tif 000012
【図１１】
2005191212.tif 000013
【図１２】
2005191212.tif 000014