(57)【要約】【課題】  集積回路の静電破壊防止機能用保護素子をチップ面積を圧迫せずに配置する。【解決手段】  内部領域２にはロジック回路、メモリ回路、アナログ回路等の内部回路１０が配置される。チップ周辺領域３には、前記内部回路１０の入出力回路に電源を供給する入出力回路用の２本の電源配線１１Ａ、１２Ａと、これ等の電源配線に接続される電源端子１９Ａ、２０Ａと、前記内部回路１０用の２個の電源端子１３Ａ、１４Ａが配置される。入出力回路用の２本の電源配線１１Ａ、１２Ａのうち一方の電源配線１１Ａは、内部回路１０の近傍の位置で分離されて、分離配線１５が形成される。この分離配線１５は、内部回路１０用の２個の電源端子１３Ａ、１４Ａのうち一方の電源端子１４Ａと接続される。前記チップ周辺領域３には、内部回路１０用の２個の電源端子１３Ａ、１４Ａ間用の保護素子１６が配置され、この保護素子１６は、前記分離配線１５と前記内部回路１０用の２個の電源端子１３Ａ、１４Ａのうち他方の電源端子１３Ａと接続される。【選択図】図２
2005191370.tif 000002
【特許請求の範囲】
【請求項１】
チップ内方の内部領域に配置された内部回路と、
前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、
前記周辺回路領域には、
前記内部回路に内部回路用の２本の電源配線を介して接続される内部回路用の２個の電源端子と、
前記内部回路用の２個の電源端子間でサージを短絡させる内部回路電源間用の保護素子とが配置される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項２】
チップ内方の内部領域に配置された内部回路と、
前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、
前記周辺回路領域には、
前記内部回路に内部回路用の２本の電源配線を介して接続される内部回路用の２個の電源端子と、
前記チップ周辺に沿って延びる入出力回路用の２本の電源配線を介して前記入出力回路に接続される入出力回路用の２個の電源端子と、
前記内部回路用の２個の電源端子間でサージを短絡させる内部回路電源間用の１個の保護素子と、
前記内部回路用の２個の電源端子と前記入出力回路用の一方の電源端子との間でサージを短絡させる内部回路-入出力回路電源間用の２個の保護素子と、
前記入出力回路用の２個の電源端子間でサージを短絡させる入出力回路電源間用の１個の保護素子とが配置される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項３】
前記請求項２記載の集積回路の静電破壊防止回路において、
前記２本の入出力回路用の電源配線のうち何れか１本は、前記内部回路用の２個の電源端子の近傍に位置する配線部分が分離されて、分離配線が形成されており、
前記内部回路用の２個の電源端子のうち何れか１個は前記分離配線と接続され、
前記内部回路電源間用の１個の保護素子は、前記分離配線と前記内部回路用の２個の電源端子のうち他の１個とに接続される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項４】
前記請求項２又は３記載の集積回路の静電破壊防止回路において、
前記入出力回路用の２本の電源配線のうち一本は接地配線であり、
前記内部回路-入出力回路電源間用の２個の保護素子は、前記入出力回路用の接地配線と前記内部回路用の２個の電源端子との間に各々配置される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項５】
前記請求項２又は３記載の集積回路の静電破壊防止回路において、
前記入出力回路用の２本の電源配線のうち一本は、所定電圧を持つ電源配線であり、
前記内部回路-入出力回路電源間用の２個の保護素子は、前記入出力回路用の所定電圧を持つ電源配線と前記内部回路用の２個の電源端子との間に各々配置される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項６】
前記請求項２又は３記載の集積回路の静電破壊防止回路において、
前記内部回路用の２本の電源配線のうち一本は接地配線であり、
前記内部回路電源間用の１個の保護素子は、前記分離配線と前記内部回路用の接地配線との間に配置される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項７】
前記請求項２又は３記載の集積回路の静電破壊防止回路において、
前記内部回路用の２本の電源配線のうち一本は、所定電圧を持つ電源配線であり、
前記内部回路電源間用の１個の保護素子は、前記分離配線と前記内部回路用の所定電圧を持つ電源配線との間に配置される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項８】
前記請求項１〜７の何れかに記載の集積回路の静電破壊防止回路において、
前記各保護素子は、バイポーラ接合トランジスタで構成される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項９】
前記請求項１〜７の何れかに記載の集積回路の静電破壊防止回路において、
前記各保護素子は、電界効果トランジスタで構成される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項１０】
前記請求項１〜７の何れかに記載の集積回路の静電破壊防止回路において、
前記各保護素子は、ダイオードで構成される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項１１】
前記請求項１〜７の何れかに記載の集積回路の静電破壊防止回路において、
前記各保護素子は、サイリスタで構成される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項１２】
前記請求項３記載の集積回路の静電破壊防止回路において、
前記分離配線の配線層とは異なる配線層には、前記分離配線が分離された入出力回路用の電源配線の２つの端部を繋ぐ接続配線が配置される
ことを特徴とする集積回路の静電破壊防止回路。
【請求項１３】
前記請求項１２記載の集積回路の静電破壊防止回路において、
前記接続配線は、前記入出力回路用の２本の電源配線と平行して、チップ周囲に沿って延びる
ことを特徴とする集積回路の静電破壊防止回路。
【請求項１４】
前記請求項２記載の集積回路の静電破壊防止回路において、
前記内部回路は、デジタル回路、アナログ回路及びメモリ回路の少なくとも２つを含む
ことを特徴とする集積回路の静電破壊防止回路。
【請求項１５】
前記請求項１４記載の集積回路の静電破壊防止回路において、
前記内部回路として含まれるデジタル回路、アナログ回路又はメモリ回路別に、
前記内部回路用の２個の電源端子と、入出力回路用の２個の電源端子と、内部回路電源間用の１個の保護素子と、内部回路-入出力回路電源間用の２個の保護素子と、入出力回路電源間用の１個の保護素子とを備える
ことを特徴とする集積回路の静電破壊防止回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、複数の電源により駆動され、半導体チップの内部回路に電源電圧を供給する電源端子と接地端子との間のサージ保護機能を備えた集積回路の静電破壊防止回路に関する。
【背景技術】
【０００２】
近年、半導体素子の微細化技術の急速な発展に伴い、ＬＳＩの高集積化が革新的に進んでいる。このような状況の下では、所定電圧の電源で駆動されるロジック回路と、多種多様なアナログ回路やメモリ回路等が各々の専用電源により駆動されるハードマクロとが１チップ化されて、システムオンチップ化される傾向にあって、ＬＳＩは、多電源で駆動される多電源化が進んでいる。
【０００３】
ところで、半導体装置には、サージに対する保護、例えばＥＳＤ（静電気放電、Electro-Static Discharge)保護が必要であり、多電源半導体集積回路においても、サージ保護として、１系統の所定電源及び接地電源と他系統の所定電源及び接地電源との間に保護素子を配置して、サージ電荷を集積回路の外部に速やかに放電するようにしている。このような設計思想は、電源の種類に依らずに基本的に同一である。
【０００４】
従来の静電破壊防止機能を持った集積回路は例えば特許文献１に記載される。従来の集積回路の構成を図１２に示す。同図では、半導体チップ１の内方の内部領域２に、内部回路として、ディジタル回路１０、アナログ回路３２及びメモリ回路３３が配置され、これ等の内部回路には、個別に、１組の電源端子（１３Ａ、１４Ａ）、（１３Ｂ、１４Ｂ）、（１３Ｃ、１４Ｃ）から電源供給を受ける。一方、チップ周辺の周辺回路領域３には、前記各内部回路に対するデータの入出力回路２４Ａ、２４Ｂ、２４Ｃが配置され、これ等入出力回路には、チップ周辺に沿って平行に配置した１組の電源配線（１１Ａ、１２Ａ）、（１１Ｂ、１２Ｂ）、（１１Ｃ、１２Ｃ）から電源供給を受ける。
【０００５】
ここで、内部ディジタル回路１０に関するサージ保護について例を挙げて構成を説明すると、内部ディジタル回路１０に電源供給する２個の電源端子１３Ａ、１４Ａと、その内部ディジタル回路１０の入出力回路２４Ａに電源供給する２個の電源端子１９Ａ、２０Ａとの間に、各々、サージ対策用の保護素子１７Ａ、１７Ｂ、３４Ａ、３４Ｂが配置される。
【特許文献１】特開２００１−３３２６９２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ところで、半導体集積回路におけるサージ保護は、多電源方式では、自系統の電源と他系統の電源間に保護素子を配置するだけでなく、更には、半導体チップの内方に配置した内部回路に電源供給する電源系統の所定電源と接地電源との間に保護素子を配置することが望ましい。このようなサージ保護は、図１２では、例えば内部ディジタル回路１０用の電源系統では、内部ディジタル回路１０に電源供給する２個の電源端子（所定電源の電源端子及び接地端子）１３Ａ、１４Ａ間に保護素子１６を追加して配置することにより、達成可能である。
【０００７】
しかしながら、そのように提案した保護素子１６の配置構成では、次の欠点が生じる。すなわち、内部ディジタル回路１０周りの構成を図１３に拡大して示すように、内部ディジタル回路１０と、その電源供給用の２個の電源端子１３Ａ、１４Ａとの間には、内部ディジタル回路１０への電源配線４０、４１が位置し、更には、内部ディジタル回路１０の入出力回路２４Ａ用の電源配線１１Ａ、１２Ａがチップ周囲に沿って同図中で左右方向に延びるために、周辺回路領域３には、これ等電源配線４０、４１と電源配線１１Ａ、１２Ａとの間を接続する保護素子１７Ａ、１７Ｂ、３４Ａ、３４Ｂが配置される。このため、内部ディジタル回路１０用の２個の電源端子１３Ａ、１４Ａ間のサージ保護用の保護素子１６は、周辺回路領域３よりもチップ内方の内部領域２に配置する必要が生じる。しかし、内部領域２に保護素子１６を配置すると、この保護素子１６や、これを接続するための配線が大きな面積を占めて、内部領域２の面積が拡大し、チップサイズが大型化して、チップコストの面で不利となる。
【０００８】
本発明の目的は、前記従来の問題に鑑み、内部回路用の２個の電源端子間のサージ保護用の保護素子を周辺回路領域に配置できるように対策して、チップ内方の内部領域をできる限り広く確保し、チップサイズの小型化を図ることにある。
【０００９】
そこで、本発明者等は、多電源方式の集積回路において、サージ対策用の保護素子を通じたサージの抜けパスを検討したところ、次のことが判った。すなわち、図１４（ａ）に示すように、従来では、入出力回路用の２個の電源端子ＶＤＤ３、ＶＳＳと、内部回路Ｎ用の２個の電源端子ＡＶＤＤ、ＡＶＳＳとが配置される場合に、２個の電源端子の組毎に、その２個の電源端子間にサージ対策用の保護素子（同図ではダイオードで表現されている）ａ、ｂ、ｃ、ｄ、ｅ及びｆが配置される。しかし、同図（ｂ）に示すように、例えば、周辺回路領域に配置する電源端子ＶＤＤ３に対する２個の保護素子ａ及びｃを配置しなくても、サージの抜けパスは存在する。例えば、電源端子ＡＶＳＳにサージが侵入した場合に、同図（ａ）に従来の構成では、同図（ａ）に太線矢印で示すパス、すなわち、電源端子ＡＶＳＳから専用の保護素子ｃを経て電源端子ＶＤＤ３に抜けるパスが存在するが、同図（ｂ）でも、太線矢印で示すように、電源端子ＡＶＳＳから２段の保護素子ｄ、ｆを経て電源端子ＶＤＤ３に抜けるサージの抜けパスが存在する。以上、電源端子ＶＤＤ３に対する２個の保護素子ａ及びｃを配置しない場合を例示したが、電源端子ＶＳＳに対する２個の保護素子ｂ及びｄを配置しない場合も同様に２段の保護素子を介した抜けパスが存在する。従って、このように、２個の保護素子を配置しなくても、従来と同一のサージ対策が可能であることから、入出力回路用の電源端子ＶＤＤ３又はＶＳＳに対する２個の保護素子を配置しない空き空間には、１個の内部回路電源間保護素子を配置できることが判った。
【課題を解決するための手段】
【００１０】
以上のことから、本発明では、前記の目的を達成するために、チップ周辺の周辺回路領域において、チップの内部領域に配置される内部回路に電源電圧を供給する電源端子と接地端子同士の間の電源間保護素子を配置することとする。
【００１１】
具体的に、請求項１記載の発明の集積回路の静電破壊防止回路は、チップ内方の内部領域に配置された内部回路と、前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、前記周辺回路領域には、前記内部回路に内部回路用の２本の電源配線を介して接続される内部回路用の２個の電源端子と、前記内部回路用の２個の電源端子間でサージを短絡させる内部回路電源間用の保護素子とが配置されることを特徴とする。
【００１２】
請求項２記載の発明の集積回路の静電破壊防止回路は、チップ内方の内部領域に配置された内部回路と、前記チップ周辺の周辺回路領域に配置され、前記内部回路のデータを入出力する入出力回路とを備えた集積回路の静電破壊防止回路であって、前記周辺回路領域には、前記内部回路に内部回路用の２本の電源配線を介して接続される内部回路用の２個の電源端子と、前記チップ周辺に沿って延びる入出力回路用の２本の電源配線を介して前記入出力回路に接続される入出力回路用の２個の電源端子と、前記内部回路用の２個の電源端子間でサージを短絡させる内部回路電源間用の１個の保護素子と、前記内部回路用の２個の電源端子と前記入出力回路用の一方の電源端子との間でサージを短絡させる内部回路-入出力回路電源間用の２個の保護素子と、前記入出力回路用の２個の電源端子間でサージを短絡させる入出力回路電源間用の１個の保護素子とが配置されることを特徴とする。
【００１３】
請求項３記載の発明は、前記請求項２記載の集積回路の静電破壊防止回路において、前記２本の入出力回路用の電源配線のうち何れか１本は、前記内部回路用の２個の電源端子の近傍に位置する配線部分が分離されて、分離配線が形成されており、前記内部回路用の２個の電源端子のうち何れか１個は前記分離配線と接続され、前記内部回路電源間用の１個の保護素子は、前記分離配線と前記内部回路用の２個の電源端子のうち他の１個とに接続されることを特徴とする。
【００１４】
請求項４記載の発明は、前記請求項２又は３記載の集積回路の静電破壊防止回路において、前記入出力回路用の２本の電源配線のうち一本は接地配線であり、前記内部回路-入出力回路電源間用の２個の保護素子は、前記入出力回路用の接地配線と前記内部回路用の２個の電源端子との間に各々配置されることを特徴とする。
【００１５】
請求項５記載の発明は、前記請求項２又は３記載の集積回路の静電破壊防止回路において、前記入出力回路用の２本の電源配線のうち一本は、所定電圧を持つ電源配線であり、前記内部回路-入出力回路電源間用の２個の保護素子は、前記入出力回路用の所定電圧を持つ電源配線と前記内部回路用の２個の電源端子との間に各々配置されることを特徴とする。
【００１６】
請求項６記載の発明は、前記請求項２又は３記載の集積回路の静電破壊防止回路において、前記内部回路用の２本の電源配線のうち一本は接地配線であり、前記内部回路電源間用の１個の保護素子は、前記分離配線と前記内部回路用の接地配線との間に配置されることを特徴とする。
【００１７】
請求項７記載の発明は、前記請求項２又は３記載の集積回路の静電破壊防止回路において、前記内部回路用の２本の電源配線のうち一本は、所定電圧を持つ電源配線であり、前記内部回路電源間用の１個の保護素子は、前記分離配線と前記内部回路用の所定電圧を持つ電源配線との間に配置されることを特徴とする。
【００１８】
請求項８記載の発明は、前記請求項１〜７の何れかに記載の集積回路の静電破壊防止回路において、前記各保護素子は、バイポーラ接合トランジスタで構成されることを特徴とする。
【００１９】
請求項９記載の発明は、前記請求項１〜７の何れかに記載の集積回路の静電破壊防止回路において、前記各保護素子は、電界効果トランジスタで構成されることを特徴とする。
【００２０】
請求項１０記載の発明は、前記請求項１〜７の何れかに記載の集積回路の静電破壊防止回路において、前記各保護素子は、ダイオードで構成されることを特徴とする。
【００２１】
請求項１１記載の発明は、前記請求項１〜７の何れかに記載の集積回路の静電破壊防止回路において、前記各保護素子は、サイリスタで構成されることを特徴とする。
【００２２】
請求項１２記載の発明は、前記請求項３記載の集積回路の静電破壊防止回路において、前記分離配線の配線層とは異なる配線層には、前記分離配線が分離された入出力回路用の電源配線の２つの端部を繋ぐ接続配線が配置されることを特徴とする。
【００２３】
請求項１３記載の発明は、前記請求項１２記載の集積回路の静電破壊防止回路において、前記接続配線は、前記入出力回路用の２本の電源配線と平行して、チップ周囲に沿って延びることを特徴とする。
【００２４】
請求項１４記載の発明は、前記請求項２記載の集積回路の静電破壊防止回路において、前記内部回路は、デジタル回路、アナログ回路及びメモリ回路の少なくとも２つを含むことを特徴とする。
【００２５】
請求項１５記載の発明は、前記請求項１４記載の集積回路の静電破壊防止回路において、前記内部回路として含まれるデジタル回路、アナログ回路又はメモリ回路別に、前記内部回路用の２個の電源端子と、入出力回路用の２個の電源端子と、内部回路電源間用の１個の保護素子と、内部回路-入出力回路電源間用の２個の保護素子と、入出力回路電源間用の１個の保護素子とを備えることを特徴とする。
【００２６】
以上により、請求項１〜１５記載の発明では、内部回路電源間用の保護素子がチップ周辺に位置する周辺回路領域に配置されるので、この内部回路電源間用の保護素子が従来のようにチップ内方の内部領域に配置される場合と比較して、内部領域をコンパクトにできて、チップサイズが小型化される。特に、内部領域に配置される内部回路が多種類となって、これら内部回路に各々電源電圧を供給する電源端子の個数が増えても、内部領域の拡大が抑制されて、チップサイズの小型化は維持される。
【００２７】
しかも、請求項２記載の発明では、周辺回路領域に配置される内部回路-入出力回路電源間用の保護素子は、内部回路用の２個の電源端子と入出力回路用の一方の電源端子との間にのみ２個配置されていて、入出力回路用の他方の電源端子と内部回路用の２個の電源端子との間には配置されないが、この入出力回路用の他方の電源端子と内部回路用の２個の電源端子との間のサージ保護については、前記内部回路-入出力回路電源間用の各保護素子と、入出力回路電源間用の１個保護素子との２段の保護素子を介したパスにより行われる。ここで、入出力回路用の他方の電源端子と内部回路用の２個の電源端子との間、すなわち、従来では配置されていた内部回路-入出力回路電源間用の他の２個の保護素子の配置空間は、空き空間となっており、この空き空間に内部回路電源間用の保護素子が配置されるので、周辺回路領域の拡大を招くことはない。
【００２８】
また、請求項３記載の発明では、入出力回路用の何れか１本の電源配線は、内部回路用の電源端子の近傍部分が分離されて、分離配線が形成されており、この分離配線を利用して、内部回路電源間用の保護素子が内部回路用の２個の電源端子間に配置されるので、少ない配線の追加でサージ保護が可能である。
【発明の効果】
【００２９】
以上説明したように、請求項１〜１５記載の発明の集積回路の静電破壊防止回路によれば、内部回路電源間用の保護素子を、チップ周辺に位置する周辺回路領域に配置できるようにしたので、チップ内方の内部領域に混載する内部回路の個数を増やしても、サージ保護用の多数個の保護素子が内部領域を圧迫することがないので、集積回路チップの小型化を確実に図ることができる。
【発明を実施するための最良の形態】
【００３０】
以下、本発明の集積回路の静電破壊防止回路の実施形態について、図面を参照しながら説明する。
【００３１】
（第１の実施形態）
図１は本発明の第１の実施形態の集積回路の静電破壊防止回路の全体構成を示す。
【００３２】
同図において、１は集積回路を構成する半導体チップであって、その領域は、チップ内方に位置する内部領域２と、この内部領域２の外方であるチップ周辺に位置する周辺回路領域３とに区分される。前記内部領域２には、内部回路として、内部ディジタル回路１０と、内部アナログ回路３２と、内部メモリ回路３３とが配置される。一方、前記周辺回路領域３には、前記内部ディジタル回路１０に対するデータの入出力用の２個の入出力回路２４Ａと、内部アナログ回路３２用の入出力回路２４Ｂと、内部メモリ回路３３用の入出力回路２４Ｃとが配置されている。
【００３３】
また、前記周辺回路領域３には、同図に太実線で示すように、半導体チップ１の周辺に沿って、前記内部ディジタル回路１０の２個の入出力回路２４Ａに電源を供給する２本の電源配線１１Ａ、１２Ａと、前記内部アナログ回路３２の入出力回路２４Ｂに電源を供給する２本の電源配線１１Ｂ、１２Ｂと、内部メモリ回路３３の入出力回路２４Ｃに電源を供給する２本の電源配線１１Ｃ、１２Ｃとが、各々、独立して、平行に配置されている。
【００３４】
前記内部ディジタル回路１０の周りの構成を詳細に説明する。この内部ディジタル回路１０の周りは、図２にも拡大して示すように、周辺回路領域３において、前記内部ディジタル回路１０の入出力回路２４Ａ用の２本の電源配線１１Ａ、１２Ａに接続される入出力回路用の２個の電源端子１９Ａ、２０Ａと、前記内部ディジタル回路１０に電源電圧を供給する２本の電源配線２８Ａ、２９Ａに接続される内部ディジタル回路１０用の２個の電源端子１３Ａ、１４Ａと、内部ディジタル回路１０の入出力回路２４Ａに接続される入出力端子２３Ａとが配置される。図２では、前記入出力回路２４Ａ用の２本の電源配線１１Ａ、１２Ａのうち、外方に位置する電源配線１２Ａの電源端子２０Ａが接地され、内方に位置する電源配線１１Ａの電源端子１９Ａには、所定電圧が印加される。また、内部ディジタル回路１０用の２個の電源端子１３Ａ、１４Ａのうち、一方の電源端子１４Ａは接地され、他方の電源端子１３Ａには所定電圧が印加される。以下、便宜上、接地された電源端子２０Ａ、１４Ａを接地端子２０Ａ、１４Ａと言い、これ等端子に接続される電源配線１２Ａ、２９Ａを接地配線１２Ａ、２９Ａと言う。
【００３５】
以下、内部ディジタル回路１０周りについて、サージ対策用の保護素子の配置を説明する。前記周辺回路領域３には、内部ディジタル回路１０用の電源端子１３Ａ及び接地端子１４Ａの両端子と、入出力回路２４Ａ用の接地端子２０Ａとの間には、各々、内部回路-入出力回路電源間用の保護素子１７Ａ、１７Ｂが配置される。また、入出力回路２４Ａ用の電源端子１９Ａと接地端子２０Ａとの間には、入出力回路電源間用の１個の保護素子１８が配置される。一方、入出力回路２４Ａ用の電源端子１９Ａと内部ディジタル回路１０用の電源端子１３Ａ及び接地端子１４Ａの両端子との間には、保護素子は配置されないが、図１４で既述したように、これ等端子間のサージ保護は、２段の保護素子（１７Ａ、１８）、（１７Ｂ、１８）を介したサージの抜けパスにより達成される。
【００３６】
そして、周辺回路領域３において、内部回路-入出力回路電源間用の２個の保護素子１７Ａ、１７Ｂの図２で上方に位置する空き領域には、内部回路電源間用の１個の保護素子１６が配置される。以下、この保護素子１６の配置の詳細を図３及び図４に基づいて説明する。
【００３７】
図３及び図４において、入出力回路用の電源配線１１Ａ及び接地配線１２Ａのうち、チップ内方側に位置する電源配線１１Ａは、内部ディジタル回路１０とその電源端子１３Ａ、１４Ａとの間に位置する配線部分が分離されて、分離配線１５が形成されている。一方、内部ディジタル回路１０用の電源配線２８Ａ及び接地配線２９Ａは、図４に示すように、入出力回路用の電源配線１１Ａの配線層よりも下層の配線層に配置される。そして、前記分離配線１５は、接続コンタクト２１を介して下層の内部ディジタル回路１０用の接地配線２９Ａに接続されている。また、内部回路電源間用の保護素子１６は、前記分離配線１５の下方において、前記内部ディジタル回路１０用の電源配線２８Ａ及び接地配線２９Ａの配線層よりも更に下層の配線層に配置されており、この保護端子１６の一端は配線２７及び接続コンタクト２１を介して内部ディジタル回路１０用の電源配線２８Ａと接続され、その他端は、配線及び接続コンタクト２１を介して前記分離配線１５に接続されている。これ等の構成により、内部回路電源間用の保護素子１６は、その一端が内部ディジタル回路１０用の電源配線２８Ａを介して内部ディジタル回路１０用の電源端子１３Ａに接続され、その他端が分離配線１５及び内部ディジタル回路１０用の接地配線２９Ａを介して内部ディジタル回路１０用の接地端子１４Ａに接続される。
【００３８】
一方、前記分離配線１５の上層には、電源配線２６が配置され、この電源配線２６は、その両端が接続コンタクト２１を介して、前記分離配線１５が分離された入出力回路用の電源配線１１Ａと接続されて、入出力回路用の電源配線１１Ａとして１本に連続する。尚、上層の電源配線２６は、図５に示すように、両端を延ばして、その下層の入出力回路用の電源配線１１Ａと平行にチップ周縁に沿って延びる形状としても良い。この場合には、電源電圧の供給の一層の強化が可能である。
【００３９】
前記４個の保護素子１６、１７Ａ、１７Ｂ、１８は、具体的には、バイポーラ接合トランジスタ、電界効果トランジスタ、ダイオード又はサイリスタにより構成される。バイポーラ接合トランジスタで保護素子を構成する場合は、電界効果トランジスタよりも耐圧に優れ、高電源電圧の使用時にメリットがある。また、電界効果トランジスタで構成する場合は、バイポーラ接合トランジスタよりも能力が高く、ＣＭＯＳプロセスでの使用時にメリットがある。更に、ダイオードで構成する場合は、ＣＭＯＳプロセスでの使用時にメリットがあるが、単一な方向性を持つため、使用時に注意が必要である。サイリスタで構成する場合は、保護能力が電界効果トランジスタよりも優れているので、電界効果トランジスタと同等の能力を持たせたときに、サイズの縮小が可能である。
【００４０】
以上、内部ディジタル回路１０周りの構成について説明したが、内部アナログ回路３２及び内部メモリ回路３３周りの構成についても、前記内部ディジタル回路１０周りと同様であるので、同一符号又はその符号に添え符号Ｂ又はＣを付して、その説明を省略する。
【００４１】
従って、本実施形態を示す図３と従来例を示す図１３とを対比して判るように、本実施形態では、内部回路用の電源端子１３Ａ及び接地端子１４Ａと入出力回路用の電源配線１１Ａとを接続する２個の保護素子（図１３の従来の保護素子３４Ａ、３４Ｂ）を周辺回路領域３に配置せず、この配置しない空き領域に内部回路電源間用の１個の保護素子１６を配置し、これにより、内部領域２への内部回路１０、３２、３３の配置を圧迫しないので、内部領域２を拡大する必要がなく、半導体チップ１のサイズのコンパクト化が可能である。
【００４２】
また、周辺回路領域３の空き領域に内部回路電源間用の保護素子１６を配置するので、周辺回路領域３の面積増大を生じることもない。
【００４３】
しかも、内部ディジタル回路１０用の電源端子１３Ａ及び接地端子１４Ａと入出力回路２４Ａ用の電源端子１９Ａとの間のサージ保護については、従来の２個の保護素子３４Ａ、３４Ｂを配置しなくても、２段の保護素子（１７Ａ、１８）、（１７Ｂ、１８）を介したサージの抜けパスが存在するので、問題はない。
【００４４】
更に、チップ周辺に沿って延びる入出力回路２４Ａ用の電源配線１１Ａの配線部分を分離して分離配線１５を形成し、この分離配線１５を利用して、内部ディジタル回路１０用の電源端子１３Ａと接地端子１４Ａとの間に、内部ディジタル回路１０用の保護素子１６を接続しているので、少ない配線の付け足しだけでサージ保護が可能である。
【００４５】
加えて、本実施形態では、内部ディジタル回路１０、内部アナログ回路３２及び内部メモリ回路３３別に、それ等への電源端子（１３Ａ、１４Ａ）、（１３Ｂ、１４Ｂ）及び（１３Ｃ、１４Ｃ）を独立して配置すると共に、それ等３つの内部回路用の各入出力回路２４Ａ、２４Ｂ及び２４Ｃ別に、それ等入出力回路への電源端子（１９Ａ、２０Ａ）、（１９Ｂ、２０Ｂ）及び（１９Ｃ、２０Ｃ）を独立して配置したので、何れかの内部回路及びその入出力回路のサージやノイズが他の内部回路及びその入出力回路に影響を及ぼすことがなく、これらディジタル回路、アナログ回路及びメモリ回路等を混載した多電源ＬＳＩの小型化且つ高集積化が可能である。
【００４６】
尚、図２に示した本実施形態の構成は、チップ周辺に沿って延びる入出力回路２４Ａ用の接地配線１２Ａを基準とする保護構成であって、内部ディジタル回路１０への電源配線２８Ａ側にサージ保護を集約したレイアウト構成である。
【００４７】
（第２の実施形態）
図６及び図７は本発明の第２の実施形態の集積回路の静電破壊防止回路の構成を示す。
【００４８】
本実施形態と前記第１の実施形態との相違点は、前記第１の実施形態では、内部回路電源用の保護素子１６を、内部ディジタル回路１０用の電源配線２８Ａと分離配線１５との間に配置すると共に、分離配線１５と内部ディジタル回路１０用の接地配線２９Ａとを接続したが、本実施の形態では、その構成を逆にして、内部回路電源用の保護素子１６を、内部ディジタル回路１０用の接地配線２９Ａと分離配線１５との間に配置し、分離配線１５と内部ディジタル回路１０用の電源配線２８Ａとを接続した構成を持つ。すなわち、本実施の形態は、内部ディジタル回路１０用の接地配線２９Ａ側にサージ保護を集約したレイアウト構成である。
【００４９】
本実施形態の他の構成は、第１の実施形態と同一であり、第１の実施形態と同一の作用効果を奏する。
【００５０】
（第３の実施形態）
図８及び図９は本発明の第３の実施形態の集積回路の静電破壊防止回路の構成を示す。
【００５１】
本実施形態と前記第１の実施形態との相違点は次の通りである。すなわち、本実施形態では、入出力回路２４Ａ用の２本の電源配線１１Ａ、１２Ａのうち、チップ内方側の電源配線１２Ａを所定電圧供給用の電源配線とし、チップ外方側の電源配線１１Ａを接地端子２０Ａに接続される接地配線とし、その上で、その入出力回路２４Ａ用の電源配線１２Ａと内部ディジタル回路１０用の電源端子１３Ａ及び接地端子１４Ａとの間に、各々、内部回路-入出力回路電源間用の保護素子１７Ａ、１７Ｂを配置する。更に、周辺回路領域３内において、これ等保護素子１７Ａ、１７Ｂのチップ外方に、内部回路電源間用の１個の保護素子１６を配置すると共に、入出力回路２４Ａ用の接地配線１１Ａから分離配線１５を形成し、この分離配線１５の一端と内部ディジタル回路１０用の接地端子１４Ａとを接続し、分離配線１５の他端と内部ディジタル回路１０用の電源端子１３Ａとの間に前記内部回路電源間用の保護素子１６を配置したものである。
【００５２】
本実施形態は、チップ周辺に沿って延びる入出力回路２４Ａ用の電源配線１２Ａを基準とする保護構成であって、内部ディジタル回路１０用の電源配線２８Ａ側にサージ保護を集約したレイアウト構成である。
【００５３】
本実施形態の他の構成は、前記第１の実施形態と同一であり、第１の実施形態と同一の作用効果を奏する。
【００５４】
（第４の実施形態）
図１０及び図１１は本発明の第４の実施形態の集積回路の静電破壊防止回路の構成を示す。
【００５５】
本実施形態と前記第３の実施形態との相違点は、前記第３の実施形態では、内部回路電源用の保護素子１６を、内部ディジタル回路１０用の電源配線２８Ａと分離配線１５との間に配置すると共に、分離配線１５と内部ディジタル回路１０用の接地配線２９Ａとを接続したが、本実施の形態では、その構成を逆にして、内部回路電源用の保護素子１６を、内部ディジタル回路１０用の接地配線２９Ａと分離配線１５との間に配置すると共に、分離配線１５と内部ディジタル回路１０用の電源配線２８Ａとを接続した構成を持つ。すなわち、本実施の形態は、内部ディジタル回路１０用の接地配線２９Ａ側にサージ保護を集約したレイアウト構成である。
【００５６】
本実施形態の他の構成は、前記第３の実施形態と同一であるので、第３の実施形態と同一の作用効果を奏する。
【産業上の利用可能性】
【００５７】
以上説明したように、本発明は、チップ内方の内部領域に混載する内部回路の個数を増やしても、サージ保護用の多数個の保護素子が内部領域を圧迫することがなく、集積回路チップの小型化を図ることができるので、静電破壊防止機能を有する集積回路等として有用である。
【図面の簡単な説明】
【００５８】
【図１】本発明の第１の実施形態に係る集積回路の静電破壊防止回路の全体構成を示す回路図である。
【図２】同静電破壊防止回路の要部構成の拡大図である。
【図３】同要部構成の模式的なマスクレイアウト構成を示す図である。
【図４】同要部構成のｘ−ｘ線断面図である。
【図５】同要部構成の変形例を示す図４相当図である。
【図６】本発明の第２の実施形態に係る集積回路の静電破壊防止回路の全体構成を示す回路図である。
【図７】同静電破壊防止回路の要部構成の拡大図である。
【図８】本発明の第３の実施形態に係る集積回路の静電破壊防止回路の全体構成を示す回路図である。
【図９】同静電破壊防止回路の要部構成の拡大図である。
【図１０】本発明の第４の実施形態に係る集積回路の静電破壊防止回路の全体構成を示す回路図である。
【図１１】同静電破壊防止回路の要部構成の拡大図である。
【図１２】従来の集積回路の静電破壊防止回路の全体構成を示す回路図である。
【図１３】同従来の静電破壊防止回路の要部構成の拡大図である。
【図１４】（ａ）は同従来の静電破壊防止回路においてサージの短絡の経路を説明した図、（ｂ）は同静電破壊防止回路において所定の２個の保護素子を省略可能であることを説明した図である。
【符号の説明】
【００５９】
１                        半導体チップ
２                        内部領域
３                        周辺回路領域
１０                        内部ディジタル回路
１１Ａ、１２Ａ              入出力回路用の２本の電源配線
１３Ａ、１４Ａ              内部回路用の２本の電源端子
１５                      分離配線
１６                      内部回路電源間用の１個の保護素子
１７Ａ、１７Ｂ              内部回路-入出力回路電源用の２個の保護素子
１８                      入出力回路電源間用の１個の保護素子
１９Ａ、２０Ａ              入出力回路用の２本の電源端子
２４Ａ、２４Ｂ、２４Ｃ    入出力回路
２５                        半導体チップ
２６                      接続配線
２８Ａ、２９Ａ            内部回路用の２本の電源配線
３２                      内部アナログ回路
３３                      内部メモリ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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