(57)【要約】【課題】  追い越しによる発生する表示の乱れを、メモリ容量を増やすことなく、簡易な制御回路で実現するフレームレート変換装置を提供する。【解決手段】  共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測手段と、前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するメモリ書き込み制御手段と、を備え、前記追い越し予測手段は、オフセットアドレス相違量に基づいて、データの入出力の追い越しが発生するフレームを予測する。【選択図】  図１
2005124167.tif 000002
【特許請求の範囲】
【請求項１】
共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、
前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測手段と、
前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するメモリ書き込み制御手段と、
を備え、
前記追い越し予測手段は、
オフセットアドレス相違量に基づいて、データの入出力の追い越しが発生するフレームを予測する機能を有するフレームレート変換装置。
【請求項２】
少なくとも２つ以上の入力を有し、共通のメモリに対して、各入力ごとに入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、
データの入出力の追い越しが起こるフレームを予測するために各入力ごとに設けられた追い越し予測手段と、
前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するために各入力ごとに設けられたメモリ書き込み制御手段と、
を備えたフレームレート変換装置であって、
前記追い越し予測手段は、
オフセットアドレス相違量に基づいて、データの入出力の追い越しが起こるフレームを予測する機能を有するフレームレート変換装置。
【請求項３】
前記追い越し予測手段は、
入力フレーム周波数と、出力フレーム周波数と、入出力の１フレーム分のアドレス量から算出される第１のパラメータと、
追い越し予測点において、読み出しアドレスの進行量に対応するとともに、オフセットアドレス相違量に対応した第２のパラメータと、
に基づいて、データの入出力の追い越しが起こるフレームを予測する機能を有する請求項１又は２に記載のフレームレート変換装置。
【請求項４】
メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より速い場合には、入力の１フレーム分のアドレス量と入力フレーム周波数を乗算した結果と出力の１フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から、前記第１のパラメータを導出する請求項３に記載のフレームレート変換装置。
【請求項５】
メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より遅い場合には、入力の１フレーム分のアドレス量と入力フレーム周波数を乗算した結果を２倍した結果と出力の１フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から、前記第１のパラメータを導出する請求項３に記載のフレームレート変換装置。
【請求項６】
メモリ書き込み時における読み出しアドレスに、前記オフセットアドレス相違量を加算する補正を行うことにより、前記第２のパラメータを導出する請求項３に記載のフレームレート変換装置。
【請求項７】
前記追い越し予測手段は、前記第１のパラメータと前記第２のパラメータを比較する比
較手段を有し、該比較手段は、メモリへの書き込みアドレスの進行速度と、読み出しアドレスの進行速度との相違によって、比較条件を切り替えることで、追い越しが起こるフレームを予測する機能を有する請求項６に記載のフレームレート変換装置。
【請求項８】
前記追い越し予測手段は、メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より速い場合に、前記比較手段は、前記第２のパラメータが前記第１のパラメータより小さい場合に追い越しが発生することを予測する機能を有する請求項７に記載のフレームレート変換装置。
【請求項９】
前記追い越し予測手段は、メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より遅い場合に、前記比較手段は、前記第２のパラメータが前記第１のパラメータより大きい場合に追い越しが発生することを予測する機能を有する請求項７記載のフレームレート変換装置。
【請求項１０】
共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行う場合に、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測方法において、
オフセットアドレス相違量に基づいて、データの入出力の追い越しが発生するフレームを予測することを特徴とする追い越し予測方法。
【請求項１１】
共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行う場合に、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測方法において、
書き込みアドレスの進行速度と読み出しアドレスの進行速度との相違量に対応する第１のパラメータと、
追い越し予測点における書き込みアドレスと読み出しアドレスとの差に対応すると共に、オフセットアドレス相違量に対応する第２のパラメータと、
に基づいて、データの入出力の追い越しが発生するフレームを予測することを特徴とする追い越し予測方法。
【請求項１２】
共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、
前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測手段と、
を備えたフレームレート変換装置において、
前記追い越し予測手段は、請求項１０又は１１に記載の追い越し予測方法を実行することを特徴とするフレームレート変換装置。
【請求項１３】
請求項１２に記載のフレームレート変換装置と、
前記入力されたデータを画面に表示する表示位置制御手段と、
を備えた表示制御装置。
【請求項１４】
請求項２に記載のフレームレート変換装置と、
前記入力された複数のデータを同一画面にマルチ画面合成表示する位置を調整するマルチ画面表示位置調整手段と、
を備えた表示制御装置。
【請求項１５】
請求項１２に記載のフレームレート変換装置を含む画像信号生成回路と、
前記画像信号生成回路に映像データを供給する映像情報受信装置と、
前記画像信号生成回路から表示データが供給される駆動回路と、
前記駆動回路によって駆動される画像表示装置と、
を有する映像受信表示装置。
【請求項１６】
前記映像情報受信装置はテレビチャンネルを選択する請求項１５に記載の映像受信表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、テレビ受像システムのような映像受信表示装置などに用いられる追い越し予測を用いたフレームレート変換装置及びそれに用いられる追い越し予測方法に関する。
【背景技術】
【０００２】
現在放送業界は、アナログ地上波放送からＢＳ／ＣＳ／地上波デジタル放送への移行が進む、いわゆる放送のデジタル化が進展している。これに伴い、テレビの担う役割は“お茶の間のTV”から“家庭の情報の窓”へと変貌していく大きな流れが出来つつある。このデジタル化の流れは、家庭へ送られる番組数を増やし（多チャンネル化）、映像の情報量もSD（Standard Definition）からHD(High Definition)へと高精細化がなされている。
【０００３】
このような流れを受けて、表示装置の担う役割も変わってきている。つまり、家庭のリビングでリアルな臨場感あふれる映像を表現するために、大画面高精細化に向かっている。この典型的な例は、５０インチオーバーのＰＤＰ（プラズマディスプレイ）などが挙げられる。
【０００４】
このように、放送のデジタル化、表示器の大画面高精細化により、テレビが“家庭の情報の窓”となる手段の１つとして、様々なメディアを１つのディスプレイに同時表示する、いわゆる、マルチ画面表示という表示形態がある。一般的に、マルチ画面表示機能を実現するために、フレームレートが異なる入力ソースを一旦フレームメモリに蓄えて、表示器の表示レートに同期してメモリから読み出し、画面レイアウトに基づいて合成表示する方法が取られている。
【０００５】
この場合、異なるフォーマットを持った入力ソースごとに、異なるフレームレートとディスプレイの表示レートを同期化するフレームレート変換に際して、一般的に“追い越し”という画像の乱れを防止することが必須である。
【０００６】
次に、この追い越しの発生原理と一般的な対策方法について以下に説明する。
図１１(Ａ)は、入力フレームレートFiv[Hz]＞出力フレームレートFov[Hz]のときの追い越しの説明図である。入力映像として、自動車が左から右へ移動する映像が（１）→（２）→（３）→（４）→（５）（図中では丸囲み数字で表示している。）のようにフレーム単位で更新している場合、この映像は入力フレームレートFiv[Hz]に同期してフレームメモ
リにW０→W１→W２→W３→W４の期間に書き込みが行われる。このときの書き込みアドレ
スの遷移は図１１(Ａ)の実線で表したノコギリ波のような繰り返し波形のように表現できる。
【０００７】
一方、フレームメモリからの読み出しは、出力フレームレートFov[Hz]に同期してフレ
ームメモリからR０→R１→R２の期間に行われる。このときの読み出しアドレスの遷移は
図１１(Ａ)の点線で表したノコギリ波のような繰り返し波形のように表現できる。
【０００８】
この場合、追い越しは、書き込みアドレスと読み出しアドレスが交わる点（図中では追い越し点と示す。）で発生する。そのため、出力映像としては、１フレーム読み出し中に、入力の更新に追い越され、上下異なるフレーム（上側が旧フレーム（２）、下側が新フレーム（３））で構成された映像になってしまう。これを防ぐには、図１１(Ｂ)に示した追い越しが起きる期間（W２）に入力映像のフレームメモリへの書き込みを停止すること
で対応できるが、出力映像はフレーム（３）が間引かれるため、フレームの欠落が生じる
。
【０００９】
次に、図１２(Ａ)は、入力フレームレートFiv[Hz]＜出力フレームレートFov[Hz]のときの追い越しの説明図である。図１１(Ａ)と同じような原理で、追い越しが発生する。そのため、出力映像としては、１フレーム読み出し中に、入力の更新を追い越し、上下異なるフレーム（上側が新フレーム（３）、下側が旧フレーム（２））で構成された映像になってしまう。これを防ぐには、同様に、図１２(Ｂ)に示した追い越しが起きる期間（W２）
に入力映像のフレームメモリへの書き込みを停止することで対応できるが、出力映像はフレーム（３）は間引かれるため、この場合はフレームが多重表示（多重化）される。
【００１０】
ここで、追い越し対策により生じるフレームの欠落や多重化はフレームレート変換を行う場合、避けることができないものである。しかし、追い越しによりフレーム内に画像が分断する映像が発生する場合の方が見た目に違和感が多く、一般的には追い越し対策をする方が見た目の違和感が少ない。
【００１１】
いずれの場合も、追い越しを事前に予測し、フレームメモリの書き込みの停止を行えば、シングルバッファ（１画面分のメモリ容量）での追い越し対策が実現可能である。このシングルバッファでの追い越し対策は、追い越し予測を行うことが必要になるが、その方法に関しては、特許文献１に開示されている。
【００１２】
また、前述したシングルバッファでの追い越し対策以外に、ダブルバッファ方式の追い越し対策方法が知られている。これは、メモリ領域を前記のような１画面分ではなく、２画面分用意して１画面おきに交互にメモリ領域を切り替えて書き込むと共に、読み出しは、追い越しが起きないように、書き込みフレームとは別のフレームから読み出すような制御方法である。
【特許文献１】特開２００１−１３９３４号公報
【特許文献２】特開２００１−８３９２８号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
前述した従来技術でのフレームレート変換を、マルチ画面表示において適用する場合には、以下の２点の事項を解決しなければならない。
（１）フレームメモリ容量の削減と追い越し対策制御回路の簡素化
（２）マルチ画面表示時の画面レイアウト変更への対応
まず、（１）に関して説明する。
【００１４】
マルチ画面での追い越し対策は、各入力と表示出力の関係で、フレームレート変換処理を複数独立して持たなければならない。
【００１５】
従って、フレームレート変換方式として、従来技術のダブルバッファ方式又はマルチバッファ方式を選択した場合、マルチ画面入力数の２倍のフレームメモリ容量が必要となる。（例えば、４画面のマルチ画面対応を行う場合は、８フレーム分のメモリ容量が必要になる。）よって、前述したシングルバッファ方式の方が、メモリコストを削減できるため有利である。この場合、追い越し対策用の制御回路も画面数分必要となるため、制御方式も簡素な回路で実現できることも要求される。
【００１６】
次に、（２）に関して説明する。
【００１７】
一般的に、シングル画面表示の場合は、入力と出力のタイミングフォーマットが、予めシステム的にプリセットされていることが多く、動的に変更されることは少ない。このた
め、フレームレート変換は一定の固定条件で扱うことができるため、特許文献１、２に記載の構成を含めて様々な先行方式が考案されている。ところが、マルチ画面表示や縮小画面表示のように、表示装置の画面内の任意の位置に、ある画像ソースからの画面をオフセットさせて表示させるような場合には、ユーザへの表示モードとして画面レイアウトを動的に変更するケースが多い。そのため、入力と出力のタイミングフォーマットが異なるだけでなく、複数の入力と表示出力のフレームレートがそれぞれ異なるために、フレームレート変換もシングル画面表示のように固定条件で扱うことは困難である。
【００１８】
要するに、有効領域／入力映像有効領域のオフセット差分を考慮した従来例はなく、正確な追い越し予測をすることが困難である。
【００１９】
本発明の目的は、オフセット差分を考慮することによって精度の高い（オフセット差分による誤検出のない）追い越し予測方式を提供することにある。
【００２０】
本発明の別の目的は、フレームレート変換において、追い越しによる発生する表示の乱れを、メモリ容量を増やすことなく、且つ、簡易な制御回路で実現するフレームレート変換装置を提供することにある。
【課題を解決するための手段】
【００２１】
本出願に係わる第１の発明は、共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測手段と、前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するメモリ書き込み制御手段と、を備え、前記追い越し予測手段は、少なくとも、オフセットアドレス相違量に基づいて、データの入出力の追い越しが発生するフレームを予測する機能を有するフレームレート変換装置である。
【００２２】
より具体的には、入力フレーム周波数（Ｆiv）、出力フレーム周波数（Ｆov）、１フレーム分の全メモリアドレス量（Ｎ）と定義すると、第１のパラメータとして、メモリへの書き込みアドレスの進行速度と読み出しアドレスの進行速度の相違量（Ｋ）と、追い越し予測点での読み出しアドレス（Ｍ）と共に、書き込み側と読み出し側のオフセットアドレスの差（Woffset−Roffset）も考慮して、つまり、Ｍを補正して、データの入出力の追い越しが発生するフレームを予測する。
【００２３】
本出願に係わる第２の発明は、少なくとも２つ以上の入力を有し、共通のメモリに対して、各入力ごとに入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、データの入出力の追い越しが起こるフレームを予測するために各入力ごとに設けられた追い越し予測手段と、前記追い越し予測手段によって、追い越しが発生すると予測された場合、メモリへの書き込みを停止するために各入力ごとに設けられたメモリ書き込み制御手段と、を備えたフレームレート変換装置であって、前記追い越し予測手段は、少なくとも、オフセットアドレス相違量に基づいて、データの入出力の追い越しが起こるフレームを予測する機能を有するフレームレート変換装置である。
【００２４】
より具体的には、マルチ画面合成レイアウトに基づいた各メモリプレーンごとの書き込み側と読み出し側のオフセットアドレスの差（Woffset−Roffset）を、画面レイアウトが変更される度に更新することで、各入力と出力間での追い越し予測を、シングル画面表示での追い越し予測と同様な方法で行うことにより、画面レイアウトが動的に可変するマルチ画面表示にも対応できるようにしたものである。
【００２５】
本出願に係わる第３の発明は、第１又は第２の発明において、メモリへの書き込みアド
レスの進行速度が、読み出しアドレスの進行速度より速い場合には、入力の１フレーム分のアドレス量と入力フレーム周波数を乗算した結果と出力の１フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から、前記第１のパラメータを導出するフレームレート変換装置である。
【００２６】
より具体的には、Ｆiv＞Ｆovである場合、読み出しアドレスをM’＝Ｍ＋（Woffset−Roffset）により補正し、補正された読み出しアドレスM’とＮ×（Fiv−Fov）／Fivで示さ
れるしきい値Ｋを比較し、M’＜Ｋと判断された場合に、現フレームで追い越しが発生す
ることを予測するものである。
【００２７】
本出願に係わる第４の発明は、第１又は２の発明において、メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より遅い場合には、入力の１フレーム分のアドレス量と入力フレーム周波数を乗算した結果を２倍した結果と出力の１フレーム分のアドレス量と出力フレーム周波数を乗算した結果の差分量を入力フレーム周波数で除算した結果から、前記第１のパラメータを導出するフレームレート変換装置である。
【００２８】
より具体的には、Ｆiv＜Ｆovである場合には、M’とＮ×（２Fiv−Fov）／Fivで示されるしきい値Ｋを比較し、M’＞Ｋと判断された場合に、現フレームで追い越しが発生する
ことを予測するようにしたものである。
【００２９】
本出願に係わる第５の発明は、第１又は２の発明において、メモリ書き込み時における読み出しアドレスに、前記オフセットアドレス相違量を加算する補正を行うことにより、前記第２のパラメータを導出するフレームレート変換装置である。
【００３０】
より具体的には、読み出しアドレスをM’＝Ｍ＋（Woffset−Roffset）により補正する
ものである。
【００３１】
本出願に係る第６の発明は、第１又は第２の発明において、前記追い越し予測手段は、前記第１のパラメータと前記第２のパラメータを比較する比較手段を有し、該比較手段は、メモリへの書き込みアドレスの進行速度と、読み出しアドレスの進行速度との相違によって、比較条件を切り替えることで、追い越しが起こるフレームを予測する機能を有するフレームレート変換装置である。
【００３２】
より具体的には、入出力のフレームレートが可変することで、メモリへの書き込みアドレスの進行速度と読み出しアドレスの進行速度の相違が予め決定できないシステムに対応するために、書き込みアドレスの進行速度と読み出しアドレスの進行速度の相違に基づいて比較条件を切り替えることで、入出力のフレームレートが可変するケースにも対応できるようにしたものである。
【００３３】
本出願に係わる第７の発明は、第６の発明において、前記追い越し予測手段は、メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より速い場合に、前記比較手段は、前記第２のパラメータが前記第１のパラメータより小さい場合に追い越しが発生することを予測する機能を有するフレームレート変換装置である。
【００３４】
本出願に係わる第８の発明は、第６の発明において、前記追い越し予測手段は、メモリへの書き込みアドレスの進行速度が、読み出しアドレスの進行速度より遅い場合に、前記比較手段は、前記第２のパラメータが前記第１のパラメータより大きい場合に追い越しが発生することを予測する機能を有するフレームレート変換装置である。
【００３５】
本出願に係わる第９の発明は、共通のメモリに対して、入力フレーム周波数と出力フレ
ーム周波数とを異ならしめて、データの入出力を行う場合に、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測方法において、少なくとも、オフセットアドレス相違量に基づいて、データの入出力の追い越しが発生するフレームを予測することを特徴とする追い越し予測方法である。
【００３６】
より詳しくは、共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行う場合に、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測方法において、
書き込みアドレスの進行速度と読み出しアドレスの進行速度との相違量に対応する第１のパラメータと、
追い越し予測点における書き込みアドレスと読み出しアドレスとの差に対応すると共に、入力オフセットアドレスと出力オフセットアドレスとのオフセットアドレス相違量に対応する第２のパラメータと、
に基づいて、データの入出力の追い越しが発生するフレームを予測することを特徴とする追い越し予測方法であることが好ましい。
【００３７】
本出願に係わる第１０の発明は、共通のメモリに対して、入力フレーム周波数と出力フレーム周波数とを異ならしめて、データの入出力を行うメモリ制御手段と、前記メモリに対するデータの入出力の追い越しが発生するフレームを予測する追い越し予測手段と、を備えたフレームレート変換装置において、前記追い越し予測手段は、第９の発明の追い越し予測方法を実行することを特徴とするフレームレート変換装置である。
【発明の効果】
【００３８】
本発明によれば、オフセット差分を考慮することによって精度の高い（オフセット差分による誤検出のない）追い越し予測方式を提供できる。
【００３９】
この追い越し制御方式を用いることにより、シングル画面表示、及び、マルチ画面表示におけるフレームレート変換において、追い越しにより発生する表示の乱れを、メモリ容量を増やすことなく、且つ、簡易な制御回路で防止することが可能である。
【００４０】
特に、マルチ画面表示においては、レイアウトの動的な変更に対しても、正確な追い越し予測が実現でき、且つ、入力と出力のタイミングフォーマット、複数の入力と表示出力のフレームレートなどのシステム条件が変わっても柔軟に対応が取れる方式である。そのため、フレームレート変換を行うすべてのシステムに適用することが可能となる。
【発明を実施するための最良の形態】
【００４１】
以下に図面及び実施例を参照して、この発明を実施するための最良の形態を例示的に詳しく説明する。ただし、この実施例に記載されている構成部品の寸法、材質、形状、その相対配置などは、特に特定的な記載がない限りは、この発明の範囲をそれらのみに限定する趣旨のものではない。また、以下の説明で一度説明した部材についての材質、形状などは、特に改めて記載しない限り初めの説明と同様のものである。
【００４２】
（第１の実施形態）
図１に本発明に係わる追い越し予測制御方法を説明するためのブロック図を示す。
【００４３】
＜各部の説明＞
図１のブロック図は、シングル画面表示（１入力１出力）のフレーム同期化回路、このフレーム同期化回路を備えた表示制御装置、さらにこの表示制御装置及び表示部を備えた表示装置を示している。以下に、各ブロックの説明を行う。
【００４４】
入力処理部１は、入力映像データを入力水平同期信号（ＩＨＳ）、入力垂直同期信号（
IVS）、入力クロック信号（ＩＣＬＫ）と共に受け取り、画像処理や、スケーリング（解
像度変換）処理などを行い、メモリ制御部２へ受け渡す。スケーリング処理は、ＣＰＵ１０からスケーリング倍率（Ｐ０）を示すパラメータを受け取ることで、所望の倍率に拡大縮小したりすることが可能である。入力処理部１からメモリ制御部２へのデータの受け渡しは、入力処理部１がメモリ制御部２に対して書き込み要求を行い、メモリ制御部２がフレームメモリ３に対して、書き込みが可能と判断した場合に、入力処理部１に書き込み許可を与えることで実行される。入力処理部１は、書き込み許可を受けると、書き込みデータを内部生成したフレームメモリ３への書き込みアドレスと共に、メモリ制御部２へ転送する。また、入力処理部１は、フレームの書き込みの制御ができる構成になっている。具体的には、追い越し制御部６から書き込み禁止信号（S０）を受け取り、書き込み禁止の
場合は、１フレーム期間単位で、メモリ制御部２へ書き込み要求を発行しないことにより、フレームメモリ３への書き込みを停止する。
【００４５】
メモリ制御部２は、入力処理部１からの書き込み要求と、出力制御部４からの読み出し要求を調停しながら、フレームメモリ３への転送制御を行う。ここで、メモリ制御部２は、本発明のメモリ制御手段に相当する。
【００４６】
フレームメモリ３は、図１の例では、シングルバッファとして１フレーム分の映像データを蓄える役割を持っている。
【００４７】
出力処理部４は、出力水平同期信号（OHS）、出力垂直同期信号（OVS）、出力クロック信号（OＣLK）を出力同期信号生成部７から受け取る。そして、所定のタイミングで、フ
レームメモリ３に格納した入力映像データを読み出し、表示部５の特性に応じた駆動の制御やフォーマット変換を行った後、表示データを表示部５に受け渡す。メモリ制御部２から出力処理部４へのデータの受け渡しは、出力処理部４がメモリ制御部２に対して読み出し要求を行い、メモリ制御部２がフレームメモリ３からの読み出しが可能と判断した場合に、出力処理部４に読み出し許可を与えることで実行される。出力処理部４は、読み出し許可を受けると、内部生成したフレームメモリ３への読み出しアドレスをメモリ制御部２へ転送することで、読み出しデータを取得することができる。ここで、出力処理部４は、本発明の表示位置制御手段に相当する。
【００４８】
表示部５は、CRT、液晶、ＰＤＰなど画像を表示するデバイスであれば何でも良い。
【００４９】
追い越し制御部６は、主に、入力垂直同期信号（IVS）、出力垂直同期信号（OVS）、出力処理部４が生成するフレームメモリ３への読み出しアドレス受け取り、本発明の方式の追い越し予測制御を行うと共に、フレームメモリ３への書き込みを制御する書き込み禁止信号（S０）を生成し、入力処理部１へ受け渡す。すなわち、追い越し制御部６が、本発
明の追い越し予測手段に相当する。
【００５０】
出力同期信号生成部７は、ＣPU１０から表示部５に適した出力タイミングパラメータ（P４）を受け取り、出力水平同期信号（OHS）、出力垂直同期信号（OVS）、出力クロック
信号（OＣLK）を生成する。
【００５１】
１０は本システム全体を制御するＣPUであり、演算能力を持つＣPU、データを一時格納するRＡＭ９、制御プログラムを格納するROM８、時間を計測するカウンタ、周辺入出力インタフェース等を有している。また、ＣPU１０は論理ロジックのみで構成されていても、並列演算が可能なメディアプロセッサであってもよい。制御を行うプログラムはROM８に
内蔵されていてもよいし、周辺入出力インタフェースを介して外部から転送されてもよい。
【００５２】
以上説明した、図１のブロック図におけるフレームメモリ３への書き込みと読み出しのイメージを図２に示す。入力映像データはIHSの立下りとIVSの立下りのリセット点２０（０,０）から次のリセット点２４（X,Y）までが１フレーム分の領域として表され、その領域内に存在する入力映像有効領域２２は、始点２１（IHS,IVS）から終点２３（IHE,IVE）までの領域として定義される。フレームメモリ３への書き込みとは、始点２１（IHS,IVS
）を示すベースアドレス２５を基準に入力映像有効領域２２を書き込むことを意味し、１フレーム分の入力映像格納領域２６が１つの動画プレーンとして割り付けられる。
【００５３】
表示データはOHSの立下りとOVSの立下りのリセット点２７（０,０）から次のリセット
点３１（X’,Y’）までが１フレーム分の領域として表され、その領域内に存在する表示
有効領域２９は、始点２８（OHS,OVS）から終点３０（OHE,OVE）までの領域として定義される。フレームメモリ３からの読み出しとは、出力処理部４が、ベースアドレス２５を基準に、入力映像有効領域２２を上記の表示タイミングに合うように読み出すことを意味する。
【００５４】
次に、図１の追い越し制御部６での追い越し予測方法の詳細について以下に説明する。本実施例での追い越し予測方法は、図１１、図１２で簡単に説明したように、入力フレームレート：Fiv[Hz]と、出力フレームレート：Fov[Hz]との周波数の違いによって異なるため、ケースを分けて説明する。
＜Fiv（入力フレームレート）＞Fov（出力フレームレート）の場合＞
図３は、Fiv（入力フレームレート）＞Fov（出力フレームレート）の場合の追い越し予測方法を説明するタイミング図である。
【００５５】
Fiv（入力フレームレート）＜Fov（出力フレームレート）の場合は、第２の実施形態で説明する。
【００５６】
図３は、横軸に時間、縦軸にメモリアドレスとし、入力（書き込み）アドレスの変化を実線で、出力（読み出し）アドレスの変化を点線で表している。
【００５７】
図３は説明を簡単にするために、図２において、書き込み側は、点２０（０,０）＝点
２１（IHS,IVS）、点２３（IHE,IVE）＝点２４（X,Y）とし、読み出し側は、点２７（０,０）＝点２８（OHS,OVS）、点３０（OHE,OVE）＝点３１（X’,Y’）とし、点２４（X,Y）＝点３１（X’,Y’）＝アクセスされる全メモリアドレスＮとしている（実際のメモリア
クセスは有効領域のみである。）
このような条件において、追い越し予測は、書き込みアドレスが０にリセットされる時刻（ｔ＝０）になる度に行われる。ここを、追い越し予測点とする。更に、追い越し予測点から追い越しが起こるまでの時間を追い越し予測時間（ｔ＝Ｔ）とする。追い越し予測は、追い越し予測点から次の追い越し予測点までの間に追い越しが起きるかを予測することが目的のため、
【数１】
2005124167.tif 000003
が成り立つ。
【００５８】
次に、追い越しが起きる条件について式を導く。
追い越しは１フレームの読み出し中に書き込みアドレスと読み出しアドレスが逆転する場合に生じる現象であるため、追い越しが起きる条件は
書き込みアドレス（ライン）＝読み出しアドレス（ライン）
となり、書き込み開始時（追い越し予測点）での読み出しアドレス位置をM（但し、０＜M
＜N）とすると、
以下の式が成り立つ
【数２】
2005124167.tif 000004
【数３】
2005124167.tif 000005
が導かれ、式（３）より以下の式が導かれる。
【数４】
2005124167.tif 000006
式（４）は、左辺は追い越し予測点での読み出しアドレス位置としての変数になり、右辺は、Ｎ、Fiv、Fovは予めＣPU１０が動作環境として認識できるため、しきい値として定数化（＝K）することが可能である。ここでは、Ｋは、本発明の第１のパラメータに相当し
、Ｍは、第２のパラメータに相当する。
【００５９】
従って、図１の追い越し制御部６の処理は、IVSの立下りで、出力処理部４からの読み
出しアドレスと判定しきい値（P１）をモニタし、Ｍ＜Ｋであれば、現在の書き込み時に
追い越しが発生することが予測可能で、フレームメモリ３への書き込みを禁止する書き込み禁止信号（S０）を有効にすれば良い。
【００６０】
また、Ｍ＜Ｋでなければ、現在の書き込み時に追い越しが発生しないことが予測可能で、フレームメモリ３への書き込みを許可する書き込み禁止信号（S０）を無効にすれば良
い。以上のように、追い越し制御部６の処理は非常に簡素な回路で実現することが可能である。
【００６１】
＜書き込みと読み出しのオフセットアドレスが異なるケースへの対応＞
従来は、オフセットアドレスが互いに異なることを考慮せず、同期信号の発生時刻を原点（メモリアドレススタート）として計算したため、点２１（IHS,IVS）＝点２８（OHS,OVS）として、ＩVSとOVSのリセット時刻においてフレームメモリ３への書き込み開始オフ
セットアドレスWoffset（＝IHS＋IVS）と読み出し開始オフセットアドレスRoffset（＝OHS＋OVS）が同一になるものとして追い越し計算を行っていた。しかし、実際のシステムにおいては、このような理想的な条件が成り立たない場合がある。しかし、書き込みと読み出しのオフセットアドレスが異なるケースの場合、上記追い越し予測を行うと、後述するように追い越し予測の誤検知が起こるため、正確な追い越し予測を行うためには、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分（オフセットアドレス相違量）を考慮しなければならない。
【００６２】
本発明の全ての実施形態においては、Woffset又はRoffsetのいずれか一方のみが原点（０，０）２０又は２７の場合にも適用できる。なぜなら、その場合もオフセットアドレス相違量は生じるからである。
【００６３】
図４は、書き込みオフセットアドレスが読み出しオフセットアドレスと異なるケースについて説明するタイミング図である。
【００６４】
図４（Ａ）は、書き込みオフセットアドレスが読み出しオフセットアドレスと異なるにもかかわらず、それを考慮しない場合のタイミング図を示す。Woffset＜ Roffsetのよう
なケースで図中の太線で示された部分が書き込み側、読み出し側の有効領域を示している。図３で説明した内容と同様に、図４（Ａ）は時刻ｔ２にて、時刻ｔ３で追い越しが起きることを予測している。しかし、書き込み側を基準にすると、Woffset−Roffset分のオフセット差分があるため、時刻ｔ２で参照した読み出しアドレス位置Ｍは追い越し予測の参照アドレスとすることは正しくない。そこで、本実施形態では、読み出しアドレス位置Ｍをオフセット差分だけ補正して正しい読み出しアドレス位置M’にした。つまり、メモリ
に実際にアクセスする時刻を原点（メモリアドレススタート）として計算した。この場合が、図４（Ｂ）のタイミング図になる。（但し、読み出し側の点線で示されたノコギリ波は補正後の仮想的な出力フレームレートFovであり、実際の出力フレームレートFovのタイミングは図４（Ａ）であることに注意。）このオフセット差分による、読み出しアドレス位置Ｍの補正式をまとめると、
【数５】
2005124167.tif 000007
但し、読み出しアドレスは０からＮを循環しているため、
【数６】
2005124167.tif 000008
のようになる。上記、オフセット差分を求めるには、ＣPU１０から追い越し制御部６にP
２（入力オフセット）、P３（出力オフセット）を出力し設定するだけで良い。
【００６５】
図４（Ｂ）では、書き込み側、読み出し側の有効領域の開始アドレスが同じで、オフセット差分は０という条件に変換したことがポイントである。これにより、式（４）を利用できるようになるため、時刻ｔ０にて、時刻ｔ１で追い越しが起きると正確に追い越し予測ができ、追い越し予測の誤検知を防ぐことができる。
【００６６】
つまり、式（５）でオフセット差分を行い、読み出しアドレス位置ＭをM’に補正した
後、式（４）に代入すれば、
【数７】
2005124167.tif 000009
のように同様の式になり、追い越し制御部６の処理は非常に簡素な回路で実現することが可能である。
【００６７】
（第２の実施形態）
第１の実施形態では、Fiv（入力フレームレート）＞ Fov（出力フレームレート）の場
合の追い越し予測方法について説明した。本実施形態では、その逆のケースについて同様に説明する。
【００６８】
＜Fiv（入力フレームレート）＜Fov（出力フレームレート）の場合＞
図５は、Fiv（入力フレームレート）＜Fov（出力フレームレート）の場合の追い越し予測方法を説明するタイミング図である。
【００６９】
図５は、横軸に時間、縦軸にメモリアドレスとし、入力（書き込み）アドレスの変化を実線で、出力（読み出し）アドレスの変化を点線で表している。
【００７０】
図５は説明を簡単にするために、図２において、書き込み側は、点２０（０,０）＝点
２１（IHS,IVS）、点２３（IHE,IVE）＝点２４（X,Y）とし、読み出し側は、点２７（０,０）＝点２８（OHS,OVS）、点３０（OHE,OVE）＝点３１（X’,Y’）とし、点２４（X,Y）＝点３１（X’,Y’）＝アクセスされる全メモリアドレスＮとしている（実際のメモリア
クセスは有効領域のみである。）。
【００７１】
このような条件において、追い越し予測は、書き込みアドレスが０にリセットされる時刻（ｔ＝０）になる度に行われる。ここを、追い越し予測点とする。更に、追い越し予測点から追い越しが起こるまでの時間を追い越し予測時間（ｔ＝Ｔ）とする。追い越し予測は、追い越し予測点から次の追い越し予測点までの間に追い越しが起きるかを予測することが目的のため、
【数８】
2005124167.tif 000010
が成り立つ。
【００７２】
次に、追い越しが起きる条件について式を導く。
【００７３】
追い越しは１フレームの読み出し中に書き込みアドレスと読み出しアドレスが逆転する場合に生じる現象であるため、追い越しが起きる条件は
書き込みアドレス（ライン）＝読み出しアドレス（ライン）
となり、書き込み開始時（追い越し予測点）での読み出しアドレス位置をM（但し、０＜M＜N）とすると、
以下の式が成り立つ
【数９】
2005124167.tif 000011
【数１０】
2005124167.tif 000012
が導かれ、式（３’）より以下の式が導かれる。
【数１１】
2005124167.tif 000013
式（４’）は、左辺は追い越し予測点での読み出しアドレス位置としての変数になり、右辺は、Ｎ、Fiv、Fovは予めＣＰＵ１０が動作環境として認識できるため、しきい値として定数化（＝K’）することが可能である。ここでは、K’は、第１のパラメータに相当する。
【００７４】
従って、図１の追い越し制御部６の処理は、IVSの立下りで、出力処理部４からの読み
出しアドレスと判定しきい値（P１）をモニタし、Ｍ＞K’であれば、現在の書き込み時に追い越しが発生することが予測可能で、フレームメモリ３への書き込みを禁止する書き込み禁止信号（S０）を有効にすれば良い。
【００７５】
また、Ｍ＞K’でなければ、現在の書き込み時に追い越しが発生しないことが予測可能
で、フレームメモリ３への書き込みを許可する書き込み禁止信号（S０）を無効にすれば
良い。以上のように、追い越し制御部６の処理は非常に簡素な回路で実現することが可能である。
【００７６】
＜書き込みと読み出しのオフセットアドレスが異なるケースへの対応＞
従来は、オフセットアドレスが互いに異なることを考慮せず、同期信号の発生時刻を原点（メモリアドレススタート）として計算したため、点２１（IHS,IVS）＝点２８（OHS,OVS）として、ＩVSとOVSのリセット時刻においてフレームメモリ３への書き込み開始オフ
セットアドレスWoffset（＝IHS＋IVS）と読み出し開始オフセットアドレスRoffset（＝OHS＋OVS）が同一になるものとして追い越し計算を行っていた。しかし、実際のシステムにおいては、このような理想的な条件が成り立たない場合がほとんどである。しかし、書き込みと読み出しのオフセットアドレスが異なるケースの場合、上記追い越し予測を行うと、後述するように追い越し予測の誤検知が起こるため、正確な追い越し予測を行うためには、書き込みオフセットアドレスと読み出しオフセットアドレスとの差分を考慮しなければならない。
【００７７】
図６は、書き込みオフセットアドレスが読み出しオフセットアドレスと異なるケースについて説明するタイミング図である。
【００７８】
図６（Ａ）は、書き込みオフセットアドレスが読み出しオフセットアドレスと異なるにもかかわらず、それを考慮しない場合のタイミング図を示す。Woffset＞Roffsetのようなケースで図中の太線で示された部分が書き込み側、読み出し側の有効領域を示している。図５で説明した内容と同様に、図６（Ａ）は時刻ｔ’２にて、時刻ｔ’３で追い越しが起きることを予測している。しかし、書き込み側を基準にすると、Woffset−Roffset分のオフセット差分があるため、時刻ｔ’２で参照した読み出しアドレス位置Ｍは追い越し予測の参照アドレスとすることは正しくない。そこで、本実施形態では、読み出しアドレス位置Ｍをオフセット差分だけ補正して正しい読み出しアドレス位置M’にした。つまり、メ
モリに実際にアクセスする時刻を原点（メモリアドレススタート）として計算した。この場合が、図６（Ｂ）のタイミング図になる。（但し、読み出し側の点線で示されたノコギリ波は補正後の仮想的な出力フレームレートFovであり、実際の出力フレームレートFovのタイミングは図６（Ａ）であることに注意。）このオフセット差分による、読み出しアドレス位置Ｍの補正式をまとめると、
【数１２】
2005124167.tif 000014
【数１３】
2005124167.tif 000015
のように、第１の実施形態の補正式と全く同様になる。上記、オフセット差分を求めるには、ＣPU１０から追い越し制御部６にP２（入力オフセット）、P３（出力オフセット）を出力し設定するだけで良い。
【００７９】
図６（Ｂ）では、書き込み側、読み出し側の有効領域の開始アドレスが同じで、オフセット差分は０という条件に変換したことがポイントである。これにより、式（４）を利用できるようになるため、時刻ｔ’０似て、時刻ｔ’１で追い越しが起きると正確に追い越し予測ができ、追い越し予測の誤検知を防ぐことができる。
【００８０】
つまり、式（５）でオフセット差分を行い、読み出しアドレス位置ＭをM’に補正した
後、式（４’）に代入すれば、
【数１４】
2005124167.tif 000016
のように同様の式になり、追い越し制御部６の処理は非常に簡素な回路で実現することが可能である。
【００８１】
（第３の実施形態）
第１及び第２の実施形態において、Fiv（入力フレームレート）＞ Fov（出力フレーム
レート）、Fiv（入力フレームレート）＜Fov（出力フレームレート）の場合に分けて追い越し予測方法を説明した。本実施例では、どちらのケースか予め決定できないシステムに対しても対応できる追い越し制御部６について、図７を用いて説明する。
【００８２】
１１の補正回路は、出力処理部４からの読み出しアドレスを受けて、ＣPU１０から入力オフセット（Ｐ２）と出力オフセット（Ｐ３）の情報を元に、式（５）で示された補正を行い、補正後の読み出しアドレスＭ’を生成する。読み出しアドレスＭ’は、比較器１２と比較器１３に同時に受け渡され、比較器１２では、Fiv（入力フレームレート）＞ Fov
（出力フレームレート）用として、ＣPU１０からしきい値定数Ｋ（P１）を受け取り、式
（４）で示されたしきい値判定比較を行う。
【００８３】
一方、同時に、比較器１２では、Fiv（入力フレームレート）＜ Fov（出力フレームレ
ート）用として、ＣPU１０からしきい値定数Ｋ’（Ｐ１）を受け取り、式（４’）で示されたしきい値判定比較を行う。この比較器１２、１３からの判定出力は、セレクタ１４によって選択出力されるが、この選択判定は、ＣPU１０がFiv＞Fovか、Fiv＜Fovかを認識している場合は、ＣPU１０から切り替え制御すれば良く、ＣPU１０が認識していない場合は、ＣPU１０にFivとFovを入力すると共に、ＣPU１０の内部カウンタでFivとFov期間を計測するフレームレート検知機能を実装することで自動判定させてもどちらでも良い。セレクタ１４からの出力信号はラッチ１５において、追い越し予測点である。IVSの立下りでラ
ッチすることにより、書き込み禁止信号（S０）が生成される。
【００８４】
このように、本発明の追い越し予測方式は非常に簡単な回路で構成できるため、Fiv＞FovとFiv＜Fovの両ケースに簡単に対応させることができる。従って、入出力のフレームレートが変わるようなシステムに対しても柔軟な対応が取れることが特徴である。
【００８５】
（第４の実施形態）
上記実施例では、本発明のオフセット差分による読み出しアドレスを補正した追い越し予測制御方式について、通常のシングル画面表示での例を用いて詳細に説明してきた。ここでは、本発明方式の更なる有効性と応用性を有することを説明するために、マルチ画面表示に適用した例について説明する。ちなみに、以下の説明においてマルチ画面数はすべて２画面としているが、画面数は２画面に限定されるものではなく、２画面より多くても何ら構わない。
【００８６】
マルチ画面表示（２画面表示）とは、２系統の異なるフレームレートを持つ入力映像データを、入力とは完全に非同期な表示レートを持つ表示器の同一画面に合成表示する表示形態であり、画面レイアウトの一例として、図８（Ａ）に示すような２画面独立表示や、図８（Ｂ）に示すような、重ね合わせを行った、２画面ピクチャーインピクチャ表示などがある。
【００８７】
マルチ画面表示の場合も、上記実施例のシングル画面での説明どおり、フレームレート変換を行う際に、追い越しが発生することは同じであり、ここでも、本方式の追い越し予測制御を適用する。
【００８８】
図９に、マルチ画面表示時の追い越し予測制御を行う表示制御装置及び表示装置のブロック図を示す。図９を見れば明らかであるが、図１のシングル画面表示時の追い越し予測制御のブロック図とほとんど構成は同じである。従って、図１との構成の違いについて以下に簡単に説明する。
【００８９】
図９では、２画面表示に対応するために、同一の入力処理部１−０、１−１を２系統構成すると共に、ＣPU１０から、入力処理部１−０、１−１に対して、独立なスケーリング倍率（Ｐ０、Ｐ１）を指定できるようになっている。また、出力処理部４はフレームメモリ３から、画面合成を行うために、２系統の独立な読み出しが可能となっており、ＣPU１０からの画面レイアウトＰ８に応じて、２つの読み出しデータを合成し出力できるようになっている。
【００９０】
出力処理部４の合成方法は、表示部５の有効表示領域に対し、読み出しデータ０、読み出しデータ１、図示しない背景データを、画面レイアウトＰ８に応じて切り換えながら出力することで実行される。（マルチ画面の合成方法についての詳細は、本発明の趣旨から外れるので割愛する。）このような、構成要件の追加によって、メモリ制御部２は、書き込み２系統、読み出し２系統の計４系統のフレームメモリ３へのアクセス制御ができるようになっており、フレームメモリ３は、図９の例では、シングルバッファ×２画面として２フレーム分の映像データを蓄える役割を持っている。これに対応して、追い越し制御部
６も同様に、画面数分の信号線が拡張されており、読み出しアドレス０，１を参照し、ＣPU１０から判定しきい値や入出力オフセット値などのパラメータ（P２〜P７）を元に追い越し予測を行い、その結果、書き込み禁止信号Ｓ０を入力処理部１−０に、書き込み禁止信号Ｓ１を入力処理部１−１にそれぞれ独立に受け渡せる構成になっている。
【００９１】
以上説明した、図９のブロック図におけるフレームメモリ３への書き込みと読み出しのイメージを図１０に示す。入力映像データ０はIHS０の立下りとIVS０の立下りのリセット点４０（０,０）から次のリセット点４４（X,Y）までが１フレーム分の領域として表され、その領域内に存在する入力映像０有効領域４２は、始点４１（IHS０,IVS０）から終点
４３（IHE０,IVE０）までの領域として定義される。入力映像データ１はIHS１の立下りとIVS１の立下りのリセット点４５（０,０）から次のリセット点４９（X,Y）までが１フレ
ーム分の領域として表され、その領域内に存在する入力映像１有効領域４７は、始点４６（IHS１,IVS１）から終点４８（IHE１,IVE１）までの領域として定義される。フレームメモリ３への書き込みとは、始点４１（IHS０,IVS０）を示すベースアドレス５０を基準に
入力映像０有効領域４２、及び、始点４６（IHS１,IVS１）からを示すベースアドレス５
１を基準に入力映像１有効領域４７を書き込むことを意味し、１フレーム分の入力映像０格納領域５２、及び、１フレーム分の入力映像１格納領域５３が２つの動画プレーンとして共有メモリで割り付けられる。
【００９２】
表示データはOHSの立下りとOVSの立下りのリセット点５４（０,０）から次のリセット
点６２（X’,Y’）までが１フレーム分の領域として表され、その領域内に存在する表示
有効領域６１内に画面レイアウトによって、始点５５（OHS０,OVS０）から終点５７（OHE０,OVE０）までの出力映像０有効領域５６を有する映像要素と、始点５８（OHS１,OVS１
）から終点６０（OHE１,OVE１）までの出力映像１有効領域５９を有する映像要素が、出
力合成画面として定義される。フレームメモリ３からの読み出しとは、出力処理部４が、ベースアドレス５０、５１を基準に、入力映像０有効領域４２と入力映像１有効領域４７を上記の合成後の画面レイアウトのタイミングに合うように読み出すことを意味する。
【００９３】
このように、マルチ画面表示をモデル化して考えると、追い越し制御部６での追い越し予測方式は、動画プレーン０、１に対して上記実施例でシングル画面を元に説明した方式と全く同様に扱うことができることが分かる。具体的には、動画プレーン０に対しては、IVS０とOVSとのフレームレートの違いによって、式（４）か式（４’）を選択すれば良く、読み出しアドレス０の補正も、式（５）において、オフセット差分＝Woffset−Roffset＝（HIS０＋IVS０）−（OHS０＋OVS０）として計算すればよい。
【００９４】
動画プレーン１に対しては、IVS１とOVSとのフレームレートの違いによって、式（４）か式（４’）を選択すれば良く、読み出しアドレス１の補正も、式（５）において、オフセット差分＝Woffset−Roffset＝（HIS１＋IVS１）−（OHS１＋OVS１）として計算すればよい。
【００９５】
つまり、図７で示された簡単な回路を画面数分（この場合は２）だけ用意すれば実現できるため、マルチ画面への拡張性は非常に容易である。
【００９６】
シングル画面表示とは異なり、マルチ画面表示の多くのアプリケーションにとって、動的に変わるパラメータは画面レイアウトの変更である。従って、ＣＰＵ１０は画面レイアウトが変わる度に、このオフセット差分を示すパラメータである、入力オフセット０（P
４）、出力オフセット０（P５）、入力オフセット１（P６）、出力オフセット１（P７）
を追い越し制御部６に受け渡し更新することにより、動的な画面レイアウト変更が起きても、常に正確な追い越し予測を実現することが可能になる。
【００９７】
（第５の実施形態）
上記実施例では、図２において１フレームの終点座標である点２４（X,Y）＝点３１（X’,Y’）＝アクセスされる全メモリアドレスＮとして説明した。図１０も同様である。しかし、実際は点２４（X,Y）≠点３１（X’,Y’）となるようなケースも想定されるために、本実施例ではこのようなケースに対しても、本方式が容易に適用できることを以下に説明する。
【００９８】
入力側のタイミングフォーマットとしてアクセスされる全メモリアドレスをNi（＝X＋Y）、出力側のタイミングフォーマットとしてアクセスされる全メモリアドレスをNo（＝X
’＋Y’）とすると、フレームレート変換で用いる書き込み側と読み出し側の速度差の比
較は、単位時間当たりにアクセス可能なアドレス数で表されるため、単純に入出力のフレームレートの速度差だけで判断することはできず、Ni×Fiv＞Ｎｏ×FovとNi×Fiv＜Ｎｏ
×Fovの比較で判断することになる。以下に、この条件の違いによる追い越し予測方式に
ついて説明する。
＜Ni×Fiv（入力アクセスレート）＞ Ｎｏ×Fov（出力アクセスレート）の場合＞
この場合の追い越しが起きる条件は、実施例１と同様な考え方で扱うことができ、第１の実施形態と異なる点は式（２）が以下のようになる点である。
【数１５】
2005124167.tif 000017
式（１）、式（２''）により
【数１６】
2005124167.tif 000018
が導かれ、式（３''）より以下の式が導かれる。
【数１７】
2005124167.tif 000019
式（４''）、左辺は追い越し予測点での読み出しアドレス位置としての変数になり、右辺は、Ｎi、Ｎｏ、Fiv、Fovは予めＣPU１０が動作環境として認識できるため、しきい値と
して定数化（＝Ｋ’’’）することが可能である。ここで、K'''は、本発明の第１のパラメータに相当する。
【００９９】
＜Ni×Fiv（入力アクセスレート）＜Ｎｏ×Fov（出力アクセスレート）の場合＞
この場合の追い越しが起きる条件は、第２の実施形態と同様な考え方で扱うことができ、第２の実施形態と異なる点は式（２''）が以下のようになる点である。
【数１８】
2005124167.tif 000020
式（１’）、式（２’）より
【数１９】
2005124167.tif 000021
が導かれ、式（３'''）より以下の式が導かれる。
【数２０】
2005124167.tif 000022
式（４'''）は、左辺は追い越し予測点での読み出しアドレス位置としての変数になり、
右辺は、Ni、Ｎｏ、Fiv、Fovは予めＣPU１０が動作環境として認識できるため、しきい値として定数化（＝Ｋ’’’）することが可能である。
【０１００】
いずれの場合も、式（４''）と式（４'''）の参照している読み出しアドレスＭを、同
様に式（５）に従いＭ’に補正すれば良く、タイミングフォーマットが異なるような本実施例のケースに対しても、ＣＰＵ１０からのしきい値の算出式を変更するだけで、ハードウェア構成を変えることなく容易に本発明の追い越し予測方式を適用することが可能である。
【０１０１】
上述した各実施形態において、オフセットアドレス相違量が考慮されることになる第２のパラメータであるＭは、ある時点（たとえば同期信号でリセットされる書き込み開始時）における書き込みアドレスと読み出しアドレスとの差としたが、これに対応する時間（同期信号でリセットされる書き込み開始時刻と読み出し開始時刻との差）を、オフセットアドレス相違量が考慮されることになる第２のパラメータにしてもよい。この場合はオフセットアドレスの差も時間差に変換して計算することもできる。時間はカウンタなどで基準となるクロックやアドレスの進行をカウントすることによって測定できる。
【０１０２】
（映像受信表示装置）
以下に上記本発明のフレームレート変換装置を含む表示制御装置を用いた映像受信表示装置の形態の一例を示す。
【０１０３】
図１３は、本発明の映像受信表示装置の概略構成を示す図である。図１３において、７２は映像情報受信装置、７３は本発明のフレームレート変換装置を含む表示制御装置を有する画像信号生成回路、７４は駆動回路、７５はＬＣＤ、ＥＬＤ、ＰＤＰ、ＳＥＤ、ＦＥＤのような多数の固定画素を有するフラットパネル型の画像表示装置を示す。
【０１０４】
まず、映像情報受信装置７２で受信された映像情報（入力映像データ）を画像信号生成回路７３に入力し、画像信号を生成する。映像情報受信装置７２としては、例えば、無線放送、有線放送、インターネットを介した映像放送等を選局し、選局したＴＶチャンネルの映像信号を受信できるチューナーのような受信機を挙げることができる。
【０１０５】
また、映像情報受信装置７２に音響装置等を接続し、さらに画像信号生成回路７３，駆動回路７４、及び駆動回路７４によって駆動される画像表示装置７５を含めてテレビセットを構成することができる。
【０１０６】
画像信号生成回路７３では、映像情報から画像表示装置７５の各画素に対応した画像信号（表示データ）を生成し、駆動回路７４に入力する。そして、入力された画像信号に基づいて駆動回路７４で画像表示装置７５に印加する電圧や電流を制御し、画像表示装置７５に画像を表示させる。
【図面の簡単な説明】
【０１０７】
【図１】本発明の第１の実施形態に係わる追い越し予測制御方法を説明するためのブロック図である。
【図２】図１におけるフレームメモリへの書き込みと読み出しのイメージ図である。
【図３】入力フレームレート＞出力フレームレートでの追い越し予測タイミング図である。
【図４】書き込みオフセットアドレス≠読み出しオフセットアドレスにおける、入力フレームレート＞出力フレームレートでの追い越し予測タイミング図である。
【図５】入力フレームレート＜出力フレームレートでの追い越し予測タイミング図である。
【図６】書き込みオフセットアドレス≠読み出しオフセットアドレスにおける、入力フレームレート＜出力フレームレートでの追い越し予測タイミング図である。
【図７】本発明の第３の実施形態に係わる追い越し予測制御方法を説明するためのブロック図である。
【図８】マルチ画面の表示イメージである。
【図９】マルチ画面での追い越し予測制御方法を説明するためのブロック図である。
【図１０】図９におけるフレームメモリへの書き込みと読み出しのイメージ図である。
【図１１】入力フレームレート＞出力フレームレートでの追い越し説明図である。
【図１２】入力フレームレート＜出力フレームレートでの追い越し説明図である。
【図１３】本発明の表示制御装置を用いた映像受信表示装置の形態の一例を示すブロック図である。
【符号の説明】
【０１０８】
１  入力処理部
２  メモリ制御部
３  フレームメモリ
４  出力制御部
５  表示部
６  追い越し制御部
７  出力同期信号生成部
８  ＲＯＭ
９  ＲＡＭ
１０  ＣＰＵ
【図１】
2005124167.tif 000023
【図２】
2005124167.tif 000024
【図３】
2005124167.tif 000025
【図４】
2005124167.tif 000026
【図５】
2005124167.tif 000027
【図６】
2005124167.tif 000028
【図７】
2005124167.tif 000029
【図８】
2005124167.tif 000030
【図９】
2005124167.tif 000031
【図１０】
2005124167.tif 000032
【図１１】
2005124167.tif 000033
【図１２】
2005124167.tif 000034
【図１３】
2005124167.tif 000035