(57)【要約】【課題】  オン抵抗及びオフ容量の低減、並びに素子耐圧の向上が可能な電界効果トランジスタ及びそれを用いたフォトリレーを提供する。【解決手段】  絶縁膜１１上に形成されたシリコン層２０と、シリコン層に形成された第１導電型ベース層１１と、第１導電型ベース層と隣接し、シリコン層に形成された第２導電型ソース層２１と、シリコン層において、第１導電型ベース層を間に介在して、第２導電型ソース層と離間して形成された第２導電型ドレイン層２４と、シリコン層において、第１導電型ベース層と第２導電型ドレイン層との間に形成され、第１導電型ベース層より高抵抗のゲートドレイン間オフセット層２３と、少なくとも第１導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極２５ａと、を有し、第１導電型ベース層が形成されるシリコン層は、ストレインシリコン層であることを特徴とする。【選択図】  図１
2005191543.tif 000002
【特許請求の範囲】
【請求項１】
絶縁膜上に形成されたシリコン層と、
前記シリコン層に形成された第１導電型ベース層と、
前記第１導電型ベース層と隣接し、前記シリコン層に形成された第２導電型ソース層と、
前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、
前記シリコン層において、前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗のゲートドレイン間オフセット層と、
少なくとも前記第１導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極と、を有し、
前記第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であることを特徴とする電界効果トランジスタ。
【請求項２】
前記ゲートドレイン間オフセット層が形成される前記シリコン層は、ストレインシリコン層であり、
前記ゲート電極は、前記第１導電型ベース層の表面上に位置する第１の部分と、前記第１導電型ゲートドレイン間オフセット層の表面上に位置する第２の部分とを有し、
前記第２の部分は、前記第１導電型ベース層と前記第１導電型ゲートドレイン間オフセット層との境界上から、前記第１導電型ゲートドレイン間オフセット層と前記第２導電型ドレイン層との境界上に向かうに従い前記ストレインシリコン層との距離が増加するようにしてなることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第１の第１導電型ベース層と、
前記第１導電型ベース層と隣接し、前記シリコン層に形成された第１の第２導電型ソース層と、
前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第１の第２導電型ソース層と離間して形成された第１の第２導電型ドレイン層と、
前記シリコン層において、前記第１の第１導電型ベース層と前記第１の第２導電型ドレイン層との間に形成され、前記第１の第１導電型ベース層より高抵抗の第１のゲートドレイン間オフセット層と、
少なくとも前記第１の第１導電型ベース層の表面上に位置するように、第１のゲート絶縁膜を介して形成された第１のゲート電極とを有する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタと共有する前記第１の第２導電型ソース層と、
前記第１の第２導電型ソース層と隣接し、前記シリコン層に形成された第２の第１導電型ベース層と、
前記シリコン層において、前記第２の第１導電型ベース層を間に介在して、前記第１の第２導電型ソース層と離間して形成された第２の第２導電型ドレイン層と、
前記シリコン層において、前記第２の第１導電型ベース層と第２の第２導電型ドレイン層との間に形成され、前記第２の第１導電型ベース層より高抵抗の第２のゲートドレイン間オフセット層と、
少なくとも前記第２の第１導電型ベース層の表面上に位置するように、第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２の電界効果トランジスタと、を有し、
前記第１及び第２の第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であることを特徴とする半導体装置。
【請求項４】
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第１の第１導電型ベース層と、
前記第１導電型ベース層と隣接し、前記シリコン層に形成された、第１の第２導電型ソース層としての第１の第２導電型層と、
前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第１の第２導電型層と離間して形成された第１の第２導電型ドレイン層と、
前記シリコン層において、前記第１の第１導電型ベース層と前記第１の第２導電型ドレイン層との間に形成され、前記第１の第１導電型ベース層より高抵抗の第１のゲートドレイン間オフセット層と、
少なくとも前記第１の第１導電型ベース層の表面上に位置するように、第１のゲート絶縁膜を介して形成された第１のゲート電極とを有する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタと共有する、第２の第２導電型ドレイン層としての前記第１の第２導電型層と、
前記第１の第２導電型層と離間して、前記シリコン層に形成された第２の第１導電型ベース層と、
前記シリコン層において、前記第２の第１導電型ベース層と隣接し、かつ前記第２の第１導電型ベース層を間に介在して前記第１の第２導電型層と離間して形成された第２の第２導電型ソース層と、
前記シリコン層において、前記第２の第１導電型ベース層と第１の第２導電型層との間に形成され、前記第２の第１導電型ベース層より高抵抗の第２のゲートドレイン間オフセット層と、
少なくとも前記第２の第１導電型ベース層の表面上に位置するように、第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２の電界効果トランジスタと、を有し、
前記第１及び第２の第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層である
ことを特徴とする半導体装置。
【請求項５】
スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧に応じてオンまたはオフする、第１及び第２の電界効果トランジスタであって、
前記第１、第２の電界効果トランジスタは、それぞれ半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第１導電型ベース層と、
前記第１導電型ベース層と隣接し、前記シリコン層に形成された第２導電型ソース層と、
前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、
前記シリコン層において、前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗のゲートドレイン間オフセット層と、
少なくとも前記第１導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であり、
前記第１及び第２の電界効果トランジスタが有するそれぞれの前記第２導電型ソース層が共通に接続され、それぞれの前記ゲート電極が共通に接続されており、それぞれの前記第２導電型ソース層と前記ゲート電極との間に印加される前記受光電圧に応じて前記第１及び第２の電界効果トランジスタがオンまたはオフすることを特徴とするフォトリレー。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタ、電界効果トランジスタを含む半導体装置及びフォトリレーに関し、特に信号のラインの制御を目的としたアナログスイッチ（リレー、アンテナスイッチ）やフォトリレー、エネルギーをハンドリングするパワートランジスタ等に好適なものに関する。
【背景技術】
【０００２】
従来幅広く用いられてきた機械接点式リレーは高周波特性に優れているが、これを電界効果トランジスタによるフォトリレーに置き換える要望が高まっている。この際に、電界効果トランジスタにおけるオン抵抗Ｒｏｎとオフ容量Ｃｏｕｔとを低減させる必要がある。
【０００３】
しかし、電界効果トランジスタにおけるオン抵抗Ｒｏｎとオフ容量Ｃｏｕｔとの間には、トレードオフが存在する。
【０００４】
従来の電界効果トランジスタでは、オン抵抗Ｒｏｎ及びオフ容量Ｃｏｕｔを共に低減することが困難であり、Ｃｏｕｔ×Ｒｏｎ＞１０［ｐＦ・Ω］が限界であった。
【０００５】
ところで、ＬＳＩ等における耐圧数ボルトの情報処理用トランジスタでは、意図的に歪ませたシリコン層、即ちストレインシリコン層を使用して電界効果トランジスタにおけるチャネル移動度を高めることが可能であることが報告されている。しかし、通常このような歪みが安定して存在する厚みは、数〜数十ｎｍ程度である。従って、素子耐圧が数十ボルト以上必要なアナログスイッチ（リレー）やフォトリレー、パワートランジスタ等への応用は、不可能であると考えられていた。
【０００６】
上述したように従来は、機械接点式リレーの信頼性が半導体リレーのそれに劣ることを加味したとしても、機械接点式リレーを置き換え得るに充分な、低いオン抵抗Ｒｏｎと小さなオフ容量Ｃｏｕｔとを得ると共に、所望の素子耐圧を確保することが困難であった。
【０００７】
以下に、従来の半導体リレー並びにＳＯＩ構造を有するフォトリレーに関する技術を開示する文献名を記載する。
【特許文献１】特開平９−３１２３９２号公報。
【特許文献２】特開平１１−１８６５６２号公報。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は上記事情に鑑み、オン抵抗及びオフ容量の低減を実現すると共に、所望の素子耐圧を確保することが可能な電界効果トランジスタ、及びそれを用いた半導体装置及びフォトリレーを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様による電界効果トランジスタは、
絶縁膜上に形成されたシリコン層と、
前記シリコン層に形成された第１導電型ベース層と、
前記第１導電型ベース層と隣接し、前記シリコン層に形成された第２導電型ソース層と、
前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、
前記シリコン層において、前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗のゲートドレイン間オフセット層と、
少なくとも前記第１導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極と、を有し、
前記第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であることを特徴とする。
【００１０】
本発明の一態様による半導体装置は、
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第１の第１導電型ベース層と、
前記第１導電型ベース層と隣接し、前記シリコン層に形成された第１の第２導電型ソース層と、
前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第１の第２導電型ソース層と離間して形成された第１の第２導電型ドレイン層と、
前記シリコン層において、前記第１の第１導電型ベース層と前記第１の第２導電型ドレイン層との間に形成され、前記第１の第１導電型ベース層より高抵抗の第１のゲートドレイン間オフセット層と、
少なくとも前記第１の第１導電型ベース層の表面上に位置するように、第１のゲート絶縁膜を介して形成された第１のゲート電極とを有する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタと共有する前記第１の第２導電型ソース層と、
前記第１の第２導電型ソース層と隣接し、前記シリコン層に形成された第２の第１導電型ベース層と、
前記シリコン層において、前記第２の第１導電型ベース層を間に介在して、前記第１の第２導電型ソース層と離間して形成された第２の第２導電型ドレイン層と、
前記シリコン層において、前記第２の第１導電型ベース層と第２の第２導電型ドレイン層との間に形成され、前記第２の第１導電型ベース層より高抵抗の第２のゲートドレイン間オフセット層と、
少なくとも前記第２の第１導電型ベース層の表面上に位置するように、第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２の電界効果トランジスタと、を有し、
前記第１及び第２の第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であることを特徴とする。
【００１１】
また、本発明の一態様による半導体装置は、
半導体基板と、
前記半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第１の第１導電型ベース層と、
前記第１導電型ベース層と隣接し、前記シリコン層に形成された、第１の第２導電型ソース層としての第１の第２導電型層と、
前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第１の第２導電型層と離間して形成された第１の第２導電型ドレイン層と、
前記シリコン層において、前記第１の第１導電型ベース層と前記第１の第２導電型ドレイン層との間に形成され、前記第１の第１導電型ベース層より高抵抗の第１のゲートドレイン間オフセット層と、
少なくとも前記第１の第１導電型ベース層の表面上に位置するように、第１のゲート絶縁膜を介して形成された第１のゲート電極とを有する第１の電界効果トランジスタと、
前記第１の電界効果トランジスタと共有する、第２の第２導電型ドレイン層としての前記第１の第２導電型層と、
前記第１の第２導電型層と離間して、前記シリコン層に形成された第２の第１導電型ベース層と、
前記シリコン層において、前記第２の第１導電型ベース層と隣接し、かつ前記第２の第１導電型ベース層を間に介在して前記第１の第２導電型層と離間して形成された第２の第２導電型ソース層と、
前記シリコン層において、前記第２の第１導電型ベース層と第１の第２導電型層との間に形成され、前記第２の第１導電型ベース層より高抵抗の第２のゲートドレイン間オフセット層と、
少なくとも前記第２の第１導電型ベース層の表面上に位置するように、第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２の電界効果トランジスタと、を有し、
前記第１及び第２の第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であることを特徴とする。
【００１２】
本発明の一態様によるフォトリレーは、
スイッチング制御信号が入力されて発光する発光素子と、
前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、
前記受光電圧に応じてオンまたはオフする、第１及び第２の電界効果トランジスタであって、
前記第１、第２の電界効果トランジスタは、それぞれ半導体基板上に形成された絶縁膜と、
前記絶縁膜上に形成されたシリコン層とを備え、
前記シリコン層に形成された第１導電型ベース層と、
前記第１導電型ベース層と隣接し、前記シリコン層に形成された第２導電型ソース層と、
前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、
前記シリコン層において、前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗のゲートドレイン間オフセット層と、
少なくとも前記第１導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極とを有し、
前記第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であり、
前記第１及び第２の電界効果トランジスタが有するそれぞれの前記第２導電型ソース層が共通に接続され、それぞれの前記ゲート電極が共通に接続されており、それぞれの前記第２導電型ソース層と前記ゲート電極との間に印加される前記受光電圧に応じて前記第１及び第２の電界効果トランジスタがオンまたはオフすることを特徴とする。
【発明の効果】
【００１３】
本発明の電界効果トランジスタ、半導体装置及びフォトリレーによれば、オン抵抗Ｒｏｎを低減し、オフ容量Ｃｏｕｔを減少させると共に、所望の素子耐圧を確保することが可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態について図面を参照して説明する。
【００１５】
実施の形態１
本発明の実施の形態１による電界効果トランジスタの構成を図１に示す。本実施の形態１は、ＳＯＩ基板における半導体層としてストレインシリコン層を用いた点に特徴がある。
【００１６】
半導体基板１０上にシリコン酸化膜１１が形成され、その表面上にシリコンゲルマニウム層１２が形成されている。
【００１７】
このシリコンゲルマニウム層１２上にシリコン薄膜を形成すると、シリコンの歪みが大きくなり、シリコンの格子間隔が拡がる。その結果、チャネル移動度が向上し、オン抵抗Ｒｏｎが低減される。
【００１８】
このようにして形成された、膜厚が例えば０．１μｍ以下のストレインシリコン層２０において、不純物が導入されてＰ型ベース層２２が形成される。Ｐ型ベース層２２と隣接するよう、ストレインシリコン層２０に形成されたＰ型ベース層２２中には選択的にＮ＋型ソース層２１が形成される。ストレインシリコン層２０において、Ｐ型ベース層２２を間に介在し、Ｎ＋型ソース層２１と離間してＮ＋型ドレイン層２４が形成される。
【００１９】
さらにＰ型ベース層２２とＮ＋型ドレイン層２４との間に隣接して、Ｐ−型ゲートドレイン間オフセット層２３が形成されている。Ｐ型ベース層２２におけるチャネル領域の上部には、図示されていないゲート絶縁膜を介してゲート電極２５ａが設けられている。
【００２０】
図２に、ドレイン電圧ＶDSに対するドレイン電流ＩDの変化を示す。ゲート電圧Ｖgが０［Ｖ］の場合を線Ｌ１、ゲート電圧Ｖgが１［Ｖ］であって基板が通常のＳＯＩ基板を用いた場合を線Ｌ２、ゲート電圧Ｖgが１［Ｖ］であってストレインシリコン層を用いた場合を線Ｌ３、ゲート電圧Ｖgが２［Ｖ］であって基板が通常のＳＯＩ基板を用いた場合を線Ｌ４、ゲート電圧Ｖgが２［Ｖ］であってストレインシリコン層を用いた場合を線Ｌ５に示す。
【００２１】
線Ｌ２と線Ｌ３、また線Ｌ４と線Ｌ５を比較して明らかなように、ゲート電圧Ｖgが同一であるとき、通常のＳＯＩ基板よりストレインシリコン層を用いた場合の方が、約２倍高いドレイン電流ＩDが得られることがわかる。即ち、オン抵抗Ｒｏｎは約１／２に低減されることになる。
【００２２】
従って、本実施の形態１によれば、ストレインシリコン層２０を用いることによりチャネル移動度が高められて、オン抵抗Ｒｏｎの低減化が実現される。
【００２３】
また、ストレインシリコン層２０を例えば０．１μｍ以下というように薄く形成することにより、オフ容量Ｃｏｕｔを低減することができる。
【００２４】
さらに、図１１に示されたＮ−型ゲートドレイン間オフセット層６２と異なり、Ｐ−型ゲートドレイン間オフセット層２３を設けることにより、Ｐ型ベース層２２のみの距離Ｘ１を、Ｐ−型ゲートドレイン間オフセット層２３まで加えた距離Ｘ２まで拡張することができるので、オフ容量Ｃｏｕｔを低減することができる。
【００２５】
また、薄いストレインシリコン層２０を用いているが、Ｐ型ベース層２２とＮ＋型ドレイン層２４との間に、Ｐ−型の高抵抗なゲートドレイン間オフセット層２３を設けることで、Ｐ型ベース層２２の端部に電界集中が発生することを緩和し、素子耐圧を向上させることができる。
【００２６】
よって本実施の形態１による電界効果トランジスタでは、オン抵抗及びオフ容量の低減、並びに素子耐圧の向上が可能である。
【００２７】
ここで、本実施の形態１の変形例について、図３を用いて説明する。この変形例は、図１に示された実施の形態１におけるシリコンゲルマニウム層１２を削除したものに相当する。他の構成は実施の形態１におけるものと同一であり、説明を省略する。
【００２８】
製造方法としては、先ず上記実施の形態１と同様に、表面にシリコン酸化膜が形成されたＳＯＩ基板を用意し、シリコン酸化膜の表面上にシリコンゲルマニウム層を形成し、このシリコンゲルマニウム層上にシリコン薄膜を形成すると、シリコンの歪みが大きくなってシリコンの格子間隔が拡がり、ストレインシリコン層が形成される。
【００２９】
他のＳＯＩ基板を用意し、このＳＯＩ基板におけるシリコン酸化膜の表面と、ストレインシリコン層の表面とを接着する。そして、ストレインシリコン層とシリコンゲルマニウム層との界面で分離すると、シリコン酸化膜上にストレインシリコン層が形成されたものが得られる。
【００３０】
本変形例によれば、シリコンゲルマニウム層が無いため、デバイス構造のなかにストレインシリコン層とシリコンゲルマニウム層との界面が存在しない。これにより、歩留まりや素子特性の向上が実現される。特に、素子内部に電界を印加したときに、ストレインシリコン層とシリコンゲルマニウム層との界面を電界が横切ることがないため、素子の耐圧を高めることができる等の利点が得られる。
【００３１】
実施の形態２
本発明の実施の形態２による電界効果トランジスタの構成を図４に示す。
【００３２】
上記実施の形態１と比較し、ゲート電極２５ｂの形成領域及びその形状が異なっている。
【００３３】
上記実施の形態１におけるゲート電極２５ａは、Ｐ型ベース層２２の上部に設けられている。
【００３４】
これに対し本実施の形態２におけるゲート電極２５ｂは、Ｐ型ベース層２２の上部のみならず、Ｐ−型ゲートドレイン間オフセット層２３の上部にも設けられている。そして、Ｐ型ベース層２２の上部では、ゲート電極２５ｂにおける領域Ａは平坦な形状を有し、Ｐ−型ゲートドレイン間オフセット層２３の上部では、ゲート電極２５ｂにおける領域Ｂは徐々にストレインシリコン層２０からの距離が増加していくいわゆるテラスゲート構造を有している。
【００３５】
本実施の形態２によれば上記実施の形態１と同様に、ストレインシリコン層２０を用いることによりオン抵抗Ｒｏｎの低減化が実現され、またＰ−型ゲートドレイン間オフセット層２３を設けたことにより、オフ容量Ｃｏｕｔを低減することができる。
【００３６】
さらに本実施の形態２によれば、テラスゲート構造を有するゲート電極２５ｂを設けたことで、Ｐ型ベース層２２からＰ−型ゲートドレイン間オフセット層２３へ向かうにつれて、徐々に印加されるゲート電圧が低下していく。この結果、Ｐ型領域の端部に電界が集中する現象を緩和することができる。よって、上記実施の形態１以上に本実施の形態２によれば、素子の高耐圧化が可能となる。また、Ｐ−型ゲートドレイン間オフセット層２３上部までゲート電極２３ｂがのびることで、Ｐ−型ゲートドレイン間オフセット層２３に電界がかかりやすくなり、この部分の低抵抗化が可能となる。
【００３７】
本実施の形態２の変形例の構成を図５に示す。この変形例は、図４に示された実施の形態２におけるシリコンゲルマニウム層１２を削除したものに相当する。他の構成は実施の形態２におけるものと同一であり、説明を省略する。
【００３８】
実施の形態３
本発明の実施の形態３によるフォトリレーについて、図６を用いて説明する。
【００３９】
発光ダイオード１００の両端に、スイッチング制御信号が入力されて発光する。
【００４０】
複数の受光ダイオード１０１が直列に接続された受光素子リレー１０２が受光し、放電回路１０３を経て、出力段に２つ並列接続されて設けられたＭＯＳＦＥＴ１０４及び１０５のソース、ゲート間に受光電圧が入力される。ＭＯＳＦＥＴ１０４のドレインには電源電圧Ｖccが供給されており、ＭＯＳＦＥＴ１０５のドレインには出力端子１０６が接続されている。
【００４１】
ここで、放電回路１０３はＭＯＳＦＥＴ１０４及び１０５がオフする際にゲート酸化膜に蓄積された電荷を放電し、ゲート電圧を０［Ｖ］にするために設けられている。
【００４２】
また、ＭＯＳＦＥＴ１０４、１０５は、上記実施の形態１又は２、あるいは実施の形態２の変形例による電界効果トランジスタを用いている。これにより、本実施の形態３によれば、オン抵抗Ｒｏｎ並びにオフ容量Ｃｏｕｔを低減することができると共に、高耐圧化が実現される。
【００４３】
実施の形態４
本発明の実施の形態４による半導体装置に含まれる電界効果トランジスタの構造について、図７を用いて説明する。
【００４４】
この電界効果トランジスタは、二つの電界効果トランジスタを並列に接続したものであって、具体的には、一方の電界効果トランジスタのソースと他方の電界効果トランジスタのソースとを共有した状態にある。それぞれの電界効果トランジスタの構造は、上記実施の形態３におけるＭＯＳＦＥＴ１０４、１０５と同様のものを適用することができる。
【００４５】
半導体基板３０上にシリコン酸化膜３１、シリコンゲルマニウム層３２が順に形成され、その表面上にストレインシリコン層４０が形成されている。
【００４６】
このストレインシリコン層４０において、一方のＭＯＳＦＥＴとして、Ｐ型ベース層４２、Ｐ型ベース層４２と隣接するようＰ型ベース層４２中に選択的に形成されたＮ＋型ソース層４１、Ｐ型ベース層４２を間に介在してＮ＋型ソース層４１と離間して配置されたＮ＋型ドレイン層４４、Ｐ型ベース層４２とＮ＋型ドレイン層４４との間に隣接して配置されたＰ−型ゲートドレイン間オフセット層４３が形成されている。Ｐ型ベース層４２の上部には、ゲート電極５１が設けられている。
【００４７】
さらに他方のＭＯＳＦＥＴとして、Ｐ型ベース層４５、一方のＭＯＳＦＥＴと共有した状態でＮ＋型ソース層４１、Ｐ型ベース層４５を間に介在してＮ＋型ソース層４１と離間して配置されたＮ＋型ドレイン層４７、Ｐ型ベース層４５とＮ＋型ドレイン層４７との間に隣接して配置されたＰ−型ゲートドレイン間オフセット層４６が形成されている。Ｐ型ベース層４５の上部には、ゲート電極５２が設けられている。
【００４８】
ゲート絶縁膜は、単層の酸化膜でも可能であるが、ＯＮＯ膜やＳｉＯＮ膜等の構造でさらに良い特性を実現することができる。埋め込み酸化膜３１の厚さは、例えば１〜３μｍというように厚い方が良く、可能であれば５〜１０μｍ、あるいはそれ以上に厚い方がよい。酸化膜３１が厚い場合は、半導体基板３０を省略することが可能である。
【００４９】
本実施の形態４においても上記実施の形態１、２と同様に、オン抵抗Ｒｏｎ及びオフ容量Ｃｏｕｔを低減し、また素子の高耐圧化を実現することができる。
【００５０】
上記実施の形態４の変形例１の構成を図８、変形例２の構成を図９、変形例３の構成を図１０にそれぞれ示す。
【００５１】
図８に示された変形例１は、図７に示された実施の形態４におけるシリコンゲルマニウム層３２を削除したものに相当する。他の構成は実施の形態４におけるものと同一であり、説明を省略する。
【００５２】
図９に示された変形例２は、実施の形態４におけるシリコンゲルマニウム層３２及び半導体基板３０を削除したものに相当する。他の構成は実施の形態４におけるものと同一であり、説明を省略する。
【００５３】
シリコン酸化膜の膜厚を、例えば３μｍ以上というように厚くすることで、半導体基板を削除することができ、よりデバイスの薄型化が可能となる。
【００５４】
図１０に示された変形例３は、上記実施の形態４及び変形例１、２と異なり、二つの電界効果トランジスタを直列に接続したものに相当する。具体的には、一方の電界効果トランジスタのソースと他方の電界効果トランジスタのドレインとを接続して共有した状態にある。
【００５５】
シリコン酸化膜３１上に、ストレインシリコン層４０が形成されている。
【００５６】
このストレインシリコン層４０において、一方のＭＯＳＦＥＴとして、Ｐ型ベース層４２、Ｐ型ベース層４２と隣接するようＰ型ベース層４２中に選択的に形成されたＮ＋型ソース層４１、Ｐ型ベース層４２を間に介在してＮ＋型ソース層４１と離間して配置されたＮ＋型ドレイン層４４、Ｐ型ベース層４２とＮ＋型ドレイン層４４との間に隣接して配置されたＰ−型ゲートドレイン間オフセット層４３が形成されている。Ｐ型ベース層４２の上部には、ゲート電極５１が設けられている。
【００５７】
さらに他方のＭＯＳＦＥＴとして、Ｐ型ベース層４５、Ｐ型ベース層４５と隣接するようＰ型ベース層４５中に選択的に形成されたＮ＋型ソース層４７、Ｐ型ベース層４５を間に介在してＮ＋型ソース層４７と離間しており、一方のＭＯＳＦＥＴのＮ＋型ソース層４１と共有した状態でＮ＋型ドレイン層４１、Ｐ型ベース層４５とＮ＋型ドレイン層４１との間に隣接して配置されたＰ−型ゲートドレイン間オフセット層４６が形成されている。Ｐ型ベース層４５の上部には、ゲート電極５２が設けられている。
【００５８】
このようなＭＯＳＦＥＴを二つ直列に接続したことにより、一つのＮ＋型ドレイン層４４、一つのＮ＋型ソース層４７、二つのゲート電極５１及び５２を有する一つのＭＯＳＦＥＴとして動作する。
【００５９】
上記実施の形態４、その変形例１及び２は、図６における二つのＭＯＳＦＥＴ１０４及び１０５を一体化させたものとして適用することができる。即ち、ＭＯＳＦＥＴ１０４及び１０５のソースを共有したものに相当する。
【００６０】
これに対し変形例３は、二つのＭＯＳＦＥＴが直列に接続されたものであるため、ゲートが２本存在するが、実質的には一つのＭＯＳＦＥＴとして動作する。よって、ＭＯＳＦＥＴ１０４、１０５に、それぞれ二つの変形例３によるＭＯＳＦＥＴを対応させた状態で適用することができる。
【００６１】
そして、変形例１、２及び３のいずれにおいても、上記実施の形態１〜４と同様に、オン抵抗Ｒｏｎ及びオフ容量Ｃｏｕｔを低減すると共に、素子の高耐圧化を実現することが可能である。
【００６２】
上述した実施例による電界効果トランジスタ、半導体装置及びフォトリレーによれば、ストレインシリコン層によりキャリアの移動度を増し、オン抵抗の低減化を実現すると共に、第１導電型ベース層と第２導電型ドレイン層とで挟まれた領域に形成された第１導電型で高抵抗の半導体層により素子耐圧の向上並びにオフ容量の低減化を実現することができる。
【００６３】
上述した実施の形態はいずれも一例であり、本発明を限定するものではなく、本発明の技術的範囲内において様々に変形することができる。
【００６４】
例えば、上記実施の形態における導電型を全て反転させたものであってもよい。また、ストレインシリコン層を形成する材料は、シリコンゲルマニウムには限定されない。
【００６５】
各実施形態におけるストレインシリコン層は、少なくともベース層を形成する領域、若しくは、少なくともベース層及びゲートドレインオフセット層を形成する領域がストレインシリコン層であればよい。各実施形態におけるソース層、ドレイン層が形成される領域は、これらの層が形成された段階で必ずしもストレインシリコン層の特性を有していなくても、前述した本発明の効果を得ることが可能である。
【００６６】
上記実施の形態では、ゲートドレイン間オフセット層の導電型が、ベース層と同一導電型で、ソース層及びドレイン層と異なる導電型であるが、ベース層と異なり、ソース層及びドレイン層と同一導電型であってもよい。
【００６７】
即ち、Ｐ型ベース層とＮ＋型ドレイン層との間のＰ−型ゲートドレイン間オフセット層をN−型としてもよく、さらにはイントリンシックな高抵抗層で置き換えることも可能である。
【００６８】
上記各々の実施の形態におけるゲート絶縁膜は、通常用いられる熱酸化膜に限らず、ＳｉＯＮ膜、あるいは酸化膜及びチッ化膜、あるいはまた他の材料から成る膜が複合した絶縁膜であってもよい。
【００６９】
また、上記各々の実施の形態におけるシリコン酸化膜１１、３１は、シリコン酸化膜に限らず他の材料からなる絶縁膜であってもよい。
【００７０】
さらに、図９に示された変形例２、図１０に示された変形例３では、半導体基板が削除され、シリコン酸化膜上にストレインシリコン層が形成されている。このように、半導体基板を削除した構造は、変形例２、３に限らず、上記第１〜第３の実施の形態のいずれにおいても適用することができる。
【００７１】
本発明の電界効果トランジスタが使用される例として、フォトリレーを使用して説明したが、ＬＳＩ等の電源を制御するパワー回路、信号を制御するアナログスイッチの回路に組み込むことも可能である。
【００７２】
上記各々の実施例における第１導電型ベース層は、ストレインシリコン層から成るものであってもよく、あるいはゲート絶縁膜を形成した後に不純物を横方向に拡散して形成してもよい。
【００７３】
ある程度の素子耐圧を有する素子の場合には、第１導電型ベース層を横方向拡散により形成することで、オン抵抗、ゲート閾値及び素子耐圧を良好に設計することが可能である。
【００７４】
また、上記各々の実施例における変形例としての半導体装置は、SOI層をストレインシリコン層とした半導体構造を有し、この半導体装置をオン状態にする際に各トランジスタのゲートに印加する電圧(Vg)を、対応するゲート絶縁膜の電界破壊限界Emax以下で、かつ、対応するソース層と対応するドレイン層との間の耐圧と同一、あるいはそれよりも大きくした点に特徴がある。
【００７５】
このような半導体装置における効果を、以下に説明する。
【００７６】
1個のSOI・MOSFETにおける出力容量(Cout)は、下記の式のように、ゲート・ドレイン間容量(Cgd)、ドレイン・ソース間容量(ジャンクション容量)(Csd)、ドレイン・ソース間容量(ジャンクション容量以外の容量)(Csd1)、パッケージその他の容量(C0)の和として近似される。                 
Cout ≒ Cgd + Csd + Cds1 + C0
ここで、薄膜SOIを使用することでドレイン・ソース間容量(ジャンクション容量)（Csd）は充分小さくすることができる。また、パターン設計や、その他の手法を用いることにより、ドレイン・ソース間容量(ジャンクション容量以外の容量)（Cds1）とパッケージその他の容量（C0）は、小さくすることができる。しかし、容量の低減が困難であるのが、ゲート・ドレイン間容量(Cgd)である。
【００７７】
この容量（Cgd）を小さくする手法として考えられるのは、
（ａ）ゲート絶縁膜を厚くする、
（ｂ）ゲート電極とドレイン層の距離を長くとる、
というものである。
【００７８】
しかし、上記（ａ）と（ｂ）の手法は、いずれも素子のオン抵抗(Ron)の著しい増大を伴う。
【００７９】
そこで、SOIをストレインシリコンとすることで、MOSチャネル反転層の移動度が増加し、それによりオン抵抗（Ron）が下がる。これにより、上記（ａ）、（ｂ）の手法を用いた場合に生じるオン抵抗（Ron）の増大をキャンセルし、CR積の低減を実現することができる。
【００８０】
また、電圧または電流の増幅を目的としたトランジスタにおいて、その目的とは逆に、ドレインとソース間の耐圧定格以上のゲート電圧で駆動すること、即ち、ドレインとソース間の耐圧定格と同一、あるいはそれ以上の２倍、３倍以上のゲート電圧で安定に駆動するように設計を施すことにより、さらに低いCR積を実現することが可能である。
【００８１】
このような、素子定格電圧よりも高いゲート電圧は、フォトリレー内の受光チップから供給することも可能であるし、その他、DC-DCコンバータ回路等を用いることによって、別の低電圧電源から得た電圧を昇圧して供給することもできる。
【００８２】
さらに、このDC-DCコンバータ回路を本発明の半導体装置、フォトリレーのチップ内に集積して、素子定格電圧より高い電圧を得ることも可能である。
【００８３】
以下、本発明についてまとめると、以下のようである。
【００８４】
（１）本発明の電界効果トランジスタは、絶縁膜上に形成されたシリコン層と、前記シリコン層に形成された第１導電型ベース層と、前記第１導電型ベース層と隣接し、前記シリコン層に形成された第２導電型ソース層と、前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、前記シリコン層において、前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗のゲートドレイン間オフセット層と、少なくとも前記第１導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極と、を有し、前記第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であることを特徴とする。
【００８５】
（２）本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン層とを備え、前記シリコン層に形成された第１の第１導電型ベース層と、前記第１導電型ベース層と隣接し、前記シリコン層に形成された第１の第２導電型ソース層と、前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第１の第２導電型ソース層と離間して形成された第１の第２導電型ドレイン層と、前記シリコン層において、前記第１の第１導電型ベース層と前記第１の第２導電型ドレイン層との間に形成され、前記第１の第１導電型ベース層より高抵抗の第１のゲートドレイン間オフセット層と、少なくとも前記第１の第１導電型ベース層の表面上に位置するように、第１のゲート絶縁膜を介して形成された第１のゲート電極とを有する第１の電界効果トランジスタと、前記第１の電界効果トランジスタと共有する前記第１の第２導電型ソース層と、前記第１の第２導電型ソース層と隣接し、前記シリコン層に形成された第２の第１導電型ベース層と、前記シリコン層において、前記第２の第１導電型ベース層を間に介在して、前記第１の第２導電型ソース層と離間して形成された第２の第２導電型ドレイン層と、前記シリコン層において、前記第２の第１導電型ベース層と第２の第２導電型ドレイン層との間に形成され、前記第２の第１導電型ベース層より高抵抗の第２のゲートドレイン間オフセット層と、少なくとも前記第２の第１導電型ベース層の表面上に位置するように、第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２の電界効果トランジスタと、を有し、前記第１及び第２の第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であることを特徴とする。
【００８６】
（３）また本発明の半導体装置は、半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン層とを備え、前記シリコン層に形成された第１の第１導電型ベース層と、前記第１導電型ベース層と隣接し、前記シリコン層に形成された、第１の第２導電型ソース層としての第１の第２導電型層と、前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第１の第２導電型層と離間して形成された第１の第２導電型ドレイン層と、前記シリコン層において、前記第１の第１導電型ベース層と前記第１の第２導電型ドレイン層との間に形成され、前記第１の第１導電型ベース層より高抵抗の第１のゲートドレイン間オフセット層と、少なくとも前記第１の第１導電型ベース層の表面上に位置するように、第１のゲート絶縁膜を介して形成された第１のゲート電極とを有する第１の電界効果トランジスタと、前記第１の電界効果トランジスタと共有する、第２の第２導電型ドレイン層としての前記第１の第２導電型層と、前記第１の第２導電型層と離間して、前記シリコン層に形成された第２の第１導電型ベース層と、前記シリコン層において、前記第２の第１導電型ベース層と隣接し、かつ前記第２の第１導電型ベース層を間に介在して前記第１の第２導電型層と離間して形成された第２の第２導電型ソース層と、前記シリコン層において、前記第２の第１導電型ベース層と第１の第２導電型層との間に形成され、前記第２の第１導電型ベース層より高抵抗の第２のゲートドレイン間オフセット層と、少なくとも前記第２の第１導電型ベース層の表面上に位置するように、第２のゲート絶縁膜を介して形成された第２のゲート電極とを有する第２の電界効果トランジスタと、を有し、前記第１及び第２の第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であることを特徴とする。
【００８７】
（４）本発明のフォトリレーは、スイッチング制御信号が入力されて発光する発光素子と、前記発光素子が発光した光を受光し、受光電圧を発生する受光素子と、前記受光電圧に応じてオンまたはオフする、第１及び第２の電界効果トランジスタであって、前記第１、第２の電界効果トランジスタは、それぞれ半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成されたシリコン層とを備え、前記シリコン層に形成された第１導電型ベース層と、前記第１導電型ベース層と隣接し、前記シリコン層に形成された第２導電型ソース層と、前記シリコン層において、前記第１導電型ベース層を間に介在して、前記第２導電型ソース層と離間して形成された第２導電型ドレイン層と、前記シリコン層において、前記第１導電型ベース層と第２導電型ドレイン層との間に形成され、前記第１導電型ベース層より高抵抗のゲートドレイン間オフセット層と、少なくとも前記第１導電型ベース層の表面上に位置するように、ゲート絶縁膜を介して形成されたゲート電極とを有し、前記第１導電型ベース層が形成される前記シリコン層は、ストレインシリコン層であり、前記第１及び第２の電界効果トランジスタが有するそれぞれの前記第２導電型ソース層が共通に接続され、それぞれの前記ゲート電極が共通に接続されており、それぞれの前記第２導電型ソース層と前記ゲート電極との間に印加される前記受光電圧に応じて前記第１及び第２の電界効果トランジスタがオンまたはオフすることを特徴とする。
【００８８】
ここで、上記（１）の電界効果トランジスタにおいて、前記ゲートドレイン間オフセット層が形成される前記シリコン層は、ストレインシリコン層であってもよい。また前記ゲート電極は、前記第１導電型ベース層の表面上に位置する第１の部分と、前記第１導電型ゲートドレイン間オフセット層の表面上に位置する第２の部分とを有し、前記第２の部分は、前記第１導電型ベース層と前記第１導電型ゲートドレイン間オフセット層との境界上から、前記第１導電型ゲートドレイン間オフセット層と前記第２導電型ドレイン層との境界上に向かうに従い前記ストレインシリコン層との距離が増加するようにしてなるものであってよい。
【００８９】
上記（２）、（３）の半導体装置において、前記第１及び第２のゲートドレイン間オフセット層が形成される前記シリコン層は、ストレインシリコン層であってよい。
【００９０】
上記（４）のフォトリレーにおいて、前記ゲートドレイン間オフセット層が形成される前記シリコン層は、ストレインシリコン層であってよい。
【００９１】
上記（１）の電界効果トランジスタ、（２）、（３）の半導体装置、（４）のフォトリレーにおいて、前記シリコン層は、ストレインシリコン層であってもよい。
【００９２】
上記（１）の電界効果トランジスタ、（２）の半導体装置において、前記第２導電型ソース層は、前記第１導電型ベース層の表面部分に選択的に形成されたものであってよい。
【００９３】
上記（１）の電界効果トランジスタ、（２）、（３）の半導体装置、（４）のフォトリレーにおいて、前記絶縁膜と前記シリコン層との間に形成されたシリコン−ゲルマニウム層をさらに備えることもできる。
【００９４】
上記（１）の電界効果トランジスタ、（４）のフォトリレーにおいて、前記ゲートドレイン間オフセット層が、第１導電型であってよく、上記（２）、（３）の半導体装置において、前記第１、第２のゲートドレイン間オフセット層が、第１導電型であってもよい。
【００９５】
上記（１）の電界効果トランジスタにおいて、前記電界効果トランジスタをオン状態にする際に前記ゲート電極に印加する電圧(Vg)が、前記ゲート絶縁膜の電界破壊限界Emax以下で、かつ、前記第２導電型ソース層と前記第２導電型ドレイン層との間の耐圧と同一あるいはそれよりも大きく供給されるようにして成るものであってよい。
【００９６】
上記（２）の半導体装置において、前記半導体装置をオン状態にする際に前記第１のゲート電極に印加する電圧(Vg１)が、前記第１のゲート絶縁膜の電界破壊限界Emax１以下で、かつ、前記第１の第２導電型ソース層と前記第１の第２導電型ドレイン層との間の耐圧と同一あるいはそれよりも大きく供給され、前記第２のゲート電極に印加する電圧(Vg２)が、前記第２のゲート絶縁膜の電界破壊限界Emax２以下で、かつ、前記第１の第２導電型ソース層と前記第２の第２導電型ドレイン層との間の耐圧と同一あるいはそれよりも大きく供給されて成るものであってよい。
【００９７】
上記（３）の半導体装置において、前記半導体装置をオン状態にする際に前記第１のゲート電極に印加する電圧(Vg１)が、前記第１のゲート絶縁膜の電界破壊限界Emax１以下で、かつ、前記第１の第２導電型層と前記第１の第２導電型ドレイン層との間の耐圧と同一あるいはそれよりも大きく供給され、前記第２のゲート電極に印加する電圧(Vg２)が、前記第２のゲート絶縁膜の電界破壊限界Emax２以下で、かつ、前記第２の第２導電型ソース層と前記第１の第２導電型層との間の耐圧と同一あるいはそれよりも大きく供給されるようにして成るものであってよい。
【００９８】
上記（１）の電界効果トランジスタ、（４）のフォトリレーにおける前記第１導電型ベース層、上記（２）、（３）の半導体装置における前記第１及び第２の第１導電型ベース層は、不純物を横方向拡散することにより形成されたものであってよい。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施の形態１による電界効果トランジスタの構成を示す縦断面図。
【図２】ストレインシリコンを用いた電界効果トランジスタと通常のＳＯＩ基板を用いた電界効果トランジスタにおけるそれぞれの特性を示したグラフ。
【図３】上記実施の形態１の変形例による電界効果トランジスタの構成を示す縦断面図。
【図４】本発明の実施の形態２による電界効果トランジスタの構成を示す縦断面図。
【図５】上記実施の形態２の変形例による電界効果トランジスタの構成を示す縦断面図。
【図６】上記実施の形態１又は２による電界効果トランジスタを用いて構成した本発明の実施の形態３によるフォトリレーの回路構成を示した回路図。
【図７】同フォトリレーにおいて用いることが可能な二つの電界効果トランジスタを並列に接続した本発明の実施の形態４による半導体装置の構成を示す縦断面図。
【図８】上記実施の形態４の変形例１による電界効果トランジスタの構成を示す縦断面図。
【図９】上記実施の形態４の変形例２による電界効果トランジスタの構成を示す縦断面図。
【図１０】上記実施の形態４の変形例３であって、上記フォトリレーにおいて用いることが可能な二つの電界効果トランジスタを直列に接続した電界効果トランジスタの構成を示す縦断面図。
【符号の説明】
【０１００】
１０、３０  半導体基板
１１、３１  シリコン酸化膜
２０、４０  ストレインシリコン層
２１、４１  Ｎ＋型ソース層
２２、４２、４５  Ｐ型ベース層
２３、４３、４６  Ｐ−型ゲートドレイン間オフセット層
２４、４４、４７  Ｎ＋型ドレイン層
２５ａ、２５ｂ、５１、５２  ゲート電極
１００  発光ダイオード
１０１  受光ダイオード
１０２  受光素子リレー
１０３  放電回路
１０４、１０５  ＭＯＳＦＥＴ
１０６  出力端子
【図１】
2005191543.tif 000003
【図２】
2005191543.tif 000004
【図３】
2005191543.tif 000005
【図４】
2005191543.tif 000006
【図５】
2005191543.tif 000007
【図６】
2005191543.tif 000008
【図７】
2005191543.tif 000009
【図８】
2005191543.tif 000010
【図９】
2005191543.tif 000011
【図１０】
2005191543.tif 000012