(57)【要約】【課題】  クロックずれ補償機能をもつデータ伝送システムにおいて、回路規模の縮小化及び省電力化に適した構成を提供する。【解決手段】  伝送手段１００内のデータ送出用Ｄフリップフロップは、クロック中継手段１０２から、データを送り出すためのクロック供給を受ける。伝送手段２００には、データ受取用Ｄフリップフロップとクロック供給手段２０２、クロックを分周するｎ分周手段２０３、クロック中継手段１０２を経たクロックを受けてメタステーブルを除去するメタステーブル回避手段２０４を設ける。そして、メタステーブル回避手段２０４と計数（ｍ進カウント）手段２０６の各出力の位相を比較する位相比較手段２０７と、位相比較結果に応じてクロック供給手段２０２からのクロックに係るエッジ削除量を制御するクロックエッジ削除手段２０５を設けるとともに、該削除手段を経たクロック信号を計数手段２０６で計数してデータ受取用Ｄフリップフロップに供給する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
第一の伝送手段が第一のクロック信号に同期してデータを送信するとともに、第二の伝送手段が、上記第一のクロック信号よりも高い周波数をもった第二のクロック信号に基づく計数手段の出力信号に同期して第一の伝送手段からのデータを受信するデータ伝送システムであって、
上記第一のクロック信号に基く位相参照用信号と上記計数手段の出力信号との間で位相を比較した結果に応じて、第二のクロック信号のパルス数を制御して、上記計数手段の出力信号の位相補正により該出力信号と上記位相参照用信号との同相関係を維持するクロックずれ補償手段を、上記第二の伝送手段が備えている
ことを特徴とするデータ伝送システム。
【請求項２】
請求項１に記載したデータ伝送システムにおいて、
上記クロックずれ補償手段が、
上記位相参照用信号と上記計数手段の出力信号との間の位相を比較する位相比較手段と、
上記位相比較手段からの信号に応じて、上記第二のクロック信号のパルス数を制限して上記計数手段に送出するクロックエッジ削除手段とを備えている
ことを特徴とするデータ伝送システム。
【請求項３】
請求項１に記載したデータ伝送システムにおいて、
上記第二の伝送手段が、上記第二のクロック信号を出力するクロック供給手段を有しており、
上記第二のクロック信号の分周信号を上記第一の伝送手段に送信するとともに、該第一の伝送手段で中継された分周信号が上記第一のクロック信号として用いられ、上記位相参照用信号として第二の伝送手段に送出される
ことを特徴とするデータ伝送システム。
【請求項４】
請求項１に記載したデータ伝送システムにおいて、
上記第一のクロック信号と上記第二のクロック信号との周波数比が「１：ｎ」とされ、上記計数手段がｍ進カウント手段であって、ｍ値がｎ未満の値に規定されている
ことを特徴とするデータ伝送システム。
【請求項５】
請求項３に記載したデータ伝送システムにおいて、
上記第二の伝送手段が、上記第二のクロック信号の周波数をｎ分の１に分周するｎ分周手段を備えており、上記計数手段がｍ進カウント手段であって、ｍ値がｎ未満の値に規定されている
ことを特徴とするデータ伝送システム。
【請求項６】
請求項１に記載したデータ伝送システムにおいて、
上記第二の伝送手段が、上記計数手段の出力信号に同期してデータを送信する送信手段を備えており、
上記第一の伝送手段が、上記第二の伝送手段から送信されるデータを上記第一のクロック信号に同期して受信する受信手段を備えている
ことを特徴とするデータ伝送システム。
【請求項７】
請求項１に記載したデータ伝送システムにおいて、
上記第二の伝送手段が、パラレルデータからシリアルデータへの変換手段と、受信データを一時的に保持する複数の保持手段を有しており、
受信データを選択的に上記保持手段に供給するとともに、該受信データが入力される保持手段以外の保持手段の出力信号を上記変換手段に供給する
ことを特徴とするデータ伝送システム。
【請求項８】
請求項１に記載したデータ伝送システムにおいて、
上記第一の伝送手段が上記第一のクロック信号を出力する第一のクロック供給手段を有しており、上記第二の伝送手段が上記第二のクロック信号を出力する第二のクロック供給手段を備えている
ことを特徴とするデータ伝送システム。
【請求項９】
請求項８に記載したデータ伝送システムにおいて、
上記クロックずれ補償手段による位相補正に関して、上記第一のクロック信号と上記第二のクロック信号との間の平均スリップ量に対し、１回の位相比較に基く補正量が該平均スリップ量以上である
ことを特徴とするデータ伝送システム。
【請求項１０】
第一のクロック信号に同期して送信されてくるデータを、該第一のクロック信号よりも高い周波数をもった第二のクロック信号に基づく計数手段の出力信号に同期して受信するように構成されたデータ伝送装置であって、
上記第一のクロック信号に基く位相参照用信号を受け取り、該信号と上記計数手段の出力信号との間で位相を比較した結果に応じて、第二のクロック信号のパルス数を制御して、上記計数手段の出力信号の位相補正により該出力信号と上記位相参照用信号との同相関係を維持するクロックずれ補償手段を備えている
ことを特徴とするデータ伝送装置。
【請求項１１】
請求項１０に記載したデータ伝送装置において、
上記クロックずれ補償手段が、
上記位相参照用信号と上記計数手段の出力信号との間の位相を比較する位相比較手段と、
上記位相比較手段からの信号に応じて、上記第二のクロック信号のパルス数を制限して上記計数手段に送出するクロックエッジ削除手段とを備えている
ことを特徴とするデータ伝送装置。
【請求項１２】
請求項１０に記載したデータ伝送装置において、
上記第二のクロック信号を出力するクロック供給手段を有し、上記第二のクロック信号の分周信号を他の伝送装置に送信することにより上記第一のクロック信号として用いるようにした
ことを特徴とするデータ伝送装置。
【請求項１３】
請求項１０に記載したデータ伝送装置において、
上記第一のクロック信号と上記第二のクロック信号との周波数比が「１：ｎ」とされ、上記計数手段がｍ進カウント手段であって、ｍ値がｎ未満の値に規定されている
ことを特徴とするデータ伝送装置。
【請求項１４】
請求項１２に記載したデータ伝送装置において、
上記第二のクロック信号の周波数をｎ分の１に分周するｎ分周手段を備えており、上記計数手段がｍ進カウント手段であって、ｍ値がｎ未満の値に規定されている
ことを特徴とするデータ伝送装置。
【請求項１５】
請求項１０に記載したデータ伝送装置において、
上記計数手段の出力信号に同期してデータを送信する送信手段を備えている
ことを特徴とするデータ伝送装置。
【請求項１６】
請求項１０に記載したデータ伝送装置において、
パラレルデータからシリアルデータへの変換手段と、受信データを一時的に保持する複数の保持手段を有しており、
受信データを選択的に上記保持手段に供給するとともに、該受信データが入力される保持手段以外の保持手段の出力信号を上記変換手段に供給する
ことを特徴とするデータ伝送装置。
【請求項１７】
請求項１０に記載したデータ伝送装置において、
上記クロックずれ補償手段による位相補正に関して、上記第一のクロック信号と上記第二のクロック信号との間の平均スリップ量に対し、１回の位相比較に基く補正量が該平均スリップ量以上である
ことを特徴とするデータ伝送装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックずれ補償機能を有するデータ伝送システム及びデータ伝送装置において、回路規模の縮小化及び省電力化を実現するための技術に関する。
【背景技術】
【０００２】
一般に、通信線路上でデータ伝送を行うためには、時間的に隣接する個々のデータを分別するために、何らかのタイミングに関する情報を伝送する必要がある。データが時間経過とともに変化する事を利用して、受信端で取得したデータから、当該データに係るタイミング情報を、ＰＬＬ（位相同期ループ）回路を用いて取り出す方法が用いられることが多い。しかし、ＰＬＬによるアプローチの場合には、精度の高いアナログ回路部品（ＶＣＯ等）が必要であり、回路規模や消費電力が大きくなることが問題視され、また、起動後にＰＬＬ回路がロック状態となるまでに長い時間を要するため、その適用範囲に関しては、これらの問題点を許容できる用途に限定することが望ましい。
【０００３】
一方、上記ＰＬＬの適用が見合わない短距離伝送等の場合には、タイミング情報を別途専用ラインで伝送するように構成した形態（例えば、ＤＰＡ＝Digital Phase Aligner）が用いられる（例えば、特許文献１参照）。この種の装置では、受信端において伝送されてきた１データから位相をずらすことによって複数の遅延レプリカ（delayed replica）を作成し、それらの中からもっとも適切な位相をもつレプリカを選んで受信データとする方法が用いられる。これによれば、ＰＬＬ回路のように大規模でアナログ回路を含む仕組みが不要となり、また、位相の補正時間についても数ビット時間程度になるという利点が得られる。
【０００４】
【特許文献１】特開平８−１６３１１７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来の回路構成にあっては、回路規模の縮小化及び省電力化をさらに推し進めようとした場合に問題が起こる。
【０００６】
例えば、上記した複数のレプリカを利用する形態では、レプリカを保持するため多数のレジスタやフリップフロップ、そして、多数のレプリカの中から最適なものを選定するための処理を行う高速で複雑な回路構成を必要とし、ハードウェアの大規模化及び消費電力の増大を招く原因となる。
【０００７】
そこで、本発明は、回路規模の縮小化及び省電力化に適したデータ伝送システム及びデータ伝送装置の提供を課題とする。
【課題を解決するための手段】
【０００８】
本発明は、上記した課題を解決するために、以下に示す構成を有するものである。
【０００９】
・第一の伝送手段から第一のクロック信号に同期して送信されるデータに対して、第二の伝送手段が、第一のクロック信号よりも高い周波数をもった第二のクロック信号に基づく計数手段の出力信号に同期してデータを受信すること
・第一のクロック信号に基く位相参照用信号と計数手段の出力信号との間で位相を比較した結果に応じて、第二のクロック信号のパルス数を制御して、計数手段の出力信号の位相補正により該出力信号と上記位相参照用信号との同相関係を維持するクロックずれ補償手段を、第二の伝送手段が備えていること。
【００１０】
従って、本発明では、データ送受信においてそれぞれの伝送クロックが異なる場合に、該クロック間の位相差を検出し、位相比較結果に応じて上記第二のクロック信号のパルス数を制御することで位相補正を行い、伝送データの破壊や誤送等を防止すことができる。
【発明の効果】
【００１１】
本発明によれば、データの送受信を行うシステムや装置への適用において、高精度のアナログ回路や高速な回路、あるいは複雑な制御回路や規模の大きなメモリ等を一切必要とせずに従来と同等以上の機能を実現することができ、データ伝送の信頼性を高めることができる。例えば、ＤＰＡとの比較では、受信データの加工に用いるメモリや遅延ライン等が不要であり、ハードウェア構成の簡素化及び省電力化に有効である。
【００１２】
そして、上記クロックずれ補償手段については、上記位相参照用信号と上記計数手段の出力信号との間の位相を比較する位相比較手段と、位相比較手段からの信号に応じて上記第二のクロック信号のパルス数を制限して上記計数手段に送出するクロックエッジ削除手段とを設けることにより、伝送クロック間の位相関係に応じたエッジ削除量（ゼロを含む。）の制御により同期関係が得られるように補正することができる。
【００１３】
また、上記第二の伝送手段にクロック供給手段を設けて上記第二のクロック信号を生成するとともに、該クロック信号に基いて第一のクロック信号を生成する構成形態を採用すると、第一及び第二のクロック信号に関してクロック供給手段を共用することができる。例えば、上記第二のクロック信号の分周信号を上記第一の伝送手段に送信し、該第一の伝送手段で中継された分周信号が上記第一のクロック信号として用いられ、上記位相参照用信号として第二の伝送手段に送出されるように構成する。
【００１４】
上記第一のクロック信号の周波数と上記第二のクロック信号との周波数比が「１：ｎ」とされるか、又は上記第二のクロック信号の周波数をｎ分の１に分周するｎ分周手段を設けて上記第一のクロック信号を得るようにした形態では、上記計数手段を構成するｍ進カウント手段について、そのｍ値をｎ未満の値に規定する。上記位相比較手段の出力結果、つまり、同相、進相、遅相の各位相関係に応じて、クロック信号に係るパルスエッジの削除量（ゼロを含む。）の幅を適切に設定することができ、また、伝送クロックに係るクロックずれの補正速度を調整することができる。
【００１５】
また、上記第二の伝送手段が、上記計数手段の出力信号に同期してデータを送信する送信手段を備え、上記第一の伝送手段が、上記第一のクロック信号に同期して上記第二の伝送手段から送信されるデータを受信する受信手段を備えた構成形態では、第一の伝送手段と第二の伝送手段との間の双方向通信を容易に実現することができ、要部回路の共通化が可能である。即ち、第一の伝送手段から第二の伝送手段へのデータ送信と、第二の伝送手段から第一の伝送手段へのデータ送信について、別々のクロックずれ補償手段を設ける必要がなく、該手段を共用できる。
【００１６】
上記第二の伝送手段においてシリアルデータへの変換を必要とする場合には、パラレルデータからシリアルデータへの変換手段と、受信データを一時的に保持する複数の保持手段を設け、受信データを選択的に各保持手段に供給するとともに、該受信データが入力される保持手段以外の保持手段の出力信号を上記変換手段に供給する構成とし、これによって比較的簡単な回路変更で対応することが可能となる。
【００１７】
この他、各伝送手段にそれぞれの伝送クロックを供給するクロック供給手段を設けた構成形態への適用も可能であり、この場合には、上記クロックずれ補償手段による位相補正に関して、１回の位相比較に基く補正量がクロック間の平均スリップ量以上となるように設定する。これによって、送信側と受信側とで異なるクロック源に由来するクロックを用いる場合に、クロック間のスリップに起因する伝送データの破壊等を防止することができる。
【発明を実施するための最良の形態】
【００１８】
本発明は、第一の伝送手段と第二の伝送手段との間で一方向性又は双方向性のデータ通信を行うデータ伝送システム及び該システムを構成するデータ伝送装置において、回路構成の複雑化や規模の増大を伴うことなくクロックずれ補償機能を実現すること、そして、電力消費の低減に適した回路構成の提供を目的とする。
【００１９】
尚、本発明の適用において、第一及び第二の伝送手段としては、例えば、以下に示す実施形態が挙げられる。
【００２０】
・１つの回路又は装置において、内部的に複数の伝送手段が配置された構成形態（例えば、プロセッサやシステムチップ等に用いるＬＳＩ（大規模集積回路）内のある回路部と別の回路部との間で、データ伝送を行う場合等）
・同一又は同種の異なる回路又は装置間でデータ伝送を行う構成形態（例えば、一方の伝送装置から他方の伝送装置にデータを送信する場合等）
・異なる回路又は装置間でデータ伝送を行う構成形態（例えば、目的の異なる複数の装置を通信路で接続したシステムにおいて、ある装置から別の装置にデータを送信する形態等）。
【００２１】
このように、第一及び第二の伝送手段としては、回路や装置の構成部分であっても良いし、個々に独立した装置（データ伝送装置）やデバイスであっても構わない。また、通信形態の如何を問わないので、有線伝送又は無線伝送のいずれにも本発明は適用可能である。
【００２２】
クロック信号を用いてデータ伝送を行う形態においては、例えば、データとクロックが最初から分離されて別々の通信路で伝送される方式と、データとクロックとが混合されて同じ通信路で伝送されるとともに、回路や装置の内部でデータとクロックに分離されてそれぞれ処理される方式が挙げられるが、本発明の適用においては、如何なる方式を採用しても良い。
【００２３】
本発明では、第一の伝送手段で用いられる第一のクロック信号と、第二の伝送手段で用いられる第二のクロック信号に関して、第一のクロック信号よりも第二のクロック信号の方が高い周波数を有することを前提としており、例えば、下記に示す構成形態が挙げられる。
【００２４】
（Ｉ）一方の伝送手段に設けられるクロック供給手段を共用して第一及び第二のクロック信号を生成する形態
（ＩＩ）各伝送手段にそれぞれ設けられるクロック供給手段によって、第一及び第二のクロック信号を生成する場合に、両クロック信号の周波数比を所定値に規定する形態。
【００２５】
図１は、本発明に係るデータ伝送システムの構成例を示すブロック図であり、第一の伝送手段１００と第二の伝送手段２００との間でデータとクロックが異なる経路で伝送される方式について上記形態（Ｉ）を例示している。
【００２６】
本例に示すデータ伝送システム１では、第一の伝送手段１００から第二の伝送手段２００に対してデータが送信される。
【００２７】
第一の伝送手段１００は、第一のクロック信号（以下、「ＣＬＫ１」と記す。）に同期してデータを送信する。例えば、ＣＬＫ１に同期して送信データを保持する保持手段１０１（あるいはラッチ手段）として、Ｄフリップフロップ（又はＤフリップフロップ群）を用いる場合、そのＤ端子に送信データが入力され、クロック信号入力端子に供給されるＣＬＫ１に同期して該データが保持される。そして、Ｑ端子からの出力データが、第二の伝送手段２００に対して送信される。
【００２８】
尚、第一の伝送手段１００には、クロック中継手段１０２が設けられており、該手段からのＣＬＫ１が保持手段１０１に供給されるようになっている。
【００２９】
第二の伝送手段２００は、第二のクロック信号（以下、「ＣＬＫ２」と記す。）に基く計数手段２０６の出力信号に従って第一の伝送手段１００からのデータを受信する。例えば、計数手段２０６の出力信号に同期して受信データを保持する保持手段２０１として、Ｄフリップフロップ（又はＤフリップフロップ群）を用いる場合、そのＤ端子に受信データが入力され、クロック信号入力端子に供給される計数手段２０６の出力信号に同期して該データが保持される。そして、Ｑ端子からの出力データが、第二の伝送手段２００内のデータ処理部（図示せず。）に送られる。
【００３０】
クロック供給手段２０２はＣＬＫ２を出力し、これをｎ分周手段２０３や後述のクロックエッジ削除手段（２０５）に供給するものである。
【００３１】
ｎ分周手段２０３によって分周されたクロック信号は第一の伝送手段１００に送られ、クロック中継手段１０２を経てＣＬＫ１として用いられる。つまり、ＣＬＫ２のｎ分周信号を第一の伝送手段１００に送信してその内部を中継された信号がＣＬＫ１として用いられるとともに、このＣＬＫ１が位相参照用信号として第二の伝送手段２００に対して送出される構成となっている。尚、クロック中継手段１０２には、第二の伝送手段２００から受け取ったクロック信号を、上記Ｄフリップフロップ等を含む回路部へと中継するための一切の回路要素（例えば、信号配線やバッファ等の回路部）が含まれ、遅延量を与えるものである。
【００３２】
第二の伝送手段２００には、ＣＬＫ１に基く位相参照用信号（参照クロック）と、計数手段２０６の出力信号との間の位相比較結果に応じて、ＣＬＫ２のパルス数を制御することにより計数手段２０６の出力信号の位相補正を行い、該出力信号と位相参照用信号との同相関係を維持することでクロックずれを補償するクロックずれ補償手段２を備えている。
【００３３】
クロックずれ補償手段２は、例えば、メタステーブル回避手段２０４、位相比較手段２０７、クロックエッジ削減手段２０５を備え、計数手段２０６としてｍ進カウント手段を有する。
【００３４】
クロック中継手段１０２を経たＣＬＫ１は、第一の伝送手段１００から第二の伝送手段２００に送られてくるが、その際、メタステーブル（準安定状態）を除去するためにメタステーブル回避手段２０４が設けられている。つまり、異なるクロックを用いる場合に問題とされるメタステーブルを防止するために、ＨレベルとＬレベルとの中間的状態の発生を排除するための回路構成（例えば、複数のＤフリップフロップを縦列接続する等）が採られ、メタステーブル回避手段２０４の出力信号は位相比較手段２０７に送出される。
【００３５】
位相比較手段２０７には計数手段２０６の出力信号が供給され、該出力信号とメタステーブル回避手段２０４を経た位相参照用信号との位相を比較する（位相差検出）。そして、両者の位相関係（進相、同相、遅相）に応じた信号がクロックエッジ削除手段２０５に送られる。
【００３６】
クロックエッジ削除手段２０５は、位相比較手段２０７の出力信号に応じて、ＣＬＫ２のパルス数を制限して計数手段２０６に送出する役目をもつ。その動作や作用については後で詳述するが、位相比較手段２０７からの信号を受けてＣＬＫ２のクロック数について削減量（ゼロを含む。）を規定する。つまり、ＣＬＫ２のパルス数を削除（間引き）した上で計数手段２０６に送るか、又は削除せずにそのままクロックを計数手段２０６に送るものである（ＣＬＫ２のパルス数を増やすことはできない。）。
【００３７】
ＣＬＫ１とＣＬＫ２は所定の周波数関係を有しており、例えば、ＣＬＫ１の周波数を「ｆ１」と記し、ＣＬＫ２の周波数を「ｆ２」と記すとき、両クロック信号の周波数比を「ｆ１：ｆ２＝１：ｎ」とした場合に、計数手段２０６は、ｍ値がｎ未満の値に規定されたｍ進カウント手段である（尚、これは伝送クロック間の位相関係において進み位相方向にも補正できるようにするためである。）。該ｍ進カウント手段はクロックエッジ削除手段２０５からの信号を受けてｍ進カウント動作（ｍ＜ｎ）による計数処理を行い、その出力信号を位相比較手段２０７及び保持手段２０１に送出する。
【００３８】
次に、本例に示すデータ伝送システム１の動作について説明する。
【００３９】
先ず、送信データについては、保持手段１０１を構成するＤフリップフロップのＱ出力として、クロック中継手段１０２からのＣＬＫ１に従うタイミングをもって、保持手段２０１を構成するＤフリップフロップに向けて送信される。尚、クロック中継手段１０２への入力はｎ分周手段２０３の出力信号（ＣＬＫ２のｎ分周信号、つまり、ｆ２／ｎの周波数をもつ。）である。
【００４０】
保持手段２０１は、計数手段２０６（ｍ進カウント手段）からの信号タイミングをもってデータ送出側Ｄフリップフロップからのデータを取り込む。これに並行して、メタステーブル回避手段２０４は、データが送出されてくるタイミングを決めている信号（つまり、クロック中継手段１０２を経たＣＬＫ１）に対して、メタステーブルを除去した上でこれを位相比較手段２０７の一方の入力信号として供給する。また、位相比較手段２０７の他方の入力信号として、計数手段２０６の出力信号が供給される。即ち、これによって、データが送信出力されるタイミングと、データを受信するタイミングとの位相が比較されることになる。そして、位相比較手段２０７の出力信号（位相比較結果を示す。）がクロックエッジ削除手段２０５に送られ、削除されるべきクロック（エッジ）の数が制御される。
【００４１】
図２は、一例として、「ｍ＝ｎ−１」を満たすようにｍ、ｎの各値を規定した場合において、ｍ進カウント手段とメタステーブル回避手段２０４の各出力の位相関係及びクロックエッジ削除手段２０５への制御の仕方について説明するための模式図である。
【００４２】
ｍ、ｎとの差を１に選んで、クロックエッジ削除手段２０５にてＣＬＫ２に対して１エッジ削除した場合には、ｍ進カウント手段の出力がメタステーブル回避手段２０４の出力と同じ周波数となり、これは図２の「Ｃａｓｅ１」に相当する。
【００４３】
また、図２の中段に示す「Ｃａｓｅ２」や下段に示す「Ｃａｓｅ３」は、ｍ進カウント手段とメタステーブル回避手段２０４の各出力位相が、「Ｃａｓｅ１」の状態を基準として各々１クロックずれている様子を示している。
【００４４】
つまり、「Ｃａｓｅ２」に示すように、ｍ進カウント手段の出力に対してメタステーブル回避手段２０４の出力が遅れ位相である場合には、ＣＬＫ２に対して２エッジ削除することで位相関係が同相に修正される。
【００４５】
これとは逆に、「Ｃａｓｅ３」に示すように、ｍ進カウント手段の出力に対してメタステーブル回避手段２０４の出力が進み位相である場合には、クロックエッジの削除をしないことで位相関係が同相に修正される。
【００４６】
尚、以上の場合において、ｍ進カウント手段の出力するクロックは、受信側のＤフリップフロップが送信側のＤフリップフロップのＱ出力信号を正常に取り込めるよう回路設計上のパラメータ（セットアップ時間やホールド時間等）に配慮したタイミングをもって出力されるものとする。
【００４７】
上記のように、「ｍ＜ｎ」の関係を規定することで、ＣＬＫ２のクロックエッジを「ｎ−ｍ」個削除した制御状態において、ｍ進カウント手段の出力とメタステーブル回避手段２０４の出力との位相関係が同相に維持される。つまり、クロックエッジを削除しないことにより、メタステーブル回避手段２０４の出力に比して位相の遅れたｍ進カウント手段の出力位相を進めることが可能であり、後者が前者を追いかけて最終的に同相となるように位相補正される。また、メタステーブル回避手段２０４の出力に対してｍ進カウント手段の出力位相を遅れ方向に補正するには、クロックエッジの削減量を「ｎ−ｍ」より大きい値にすれば良く、後者の位相遅れに伴って前者が追いついて最終的に同相となるように位相補正される。このように、遅れ位相及び進み位相の両方向について補正することが可能であり、１回又は複数回に亘る位相補正によって両信号が同相関係となる。
【００４８】
本例では、説明の便宜上、「ｎ−ｍ＝１」の場合について説明したが、上記事項を「ｎ−ｍ＝ｋ」の場合に一般化できることは勿論である。即ち、ＣＬＫ２についてｋエッジ削除した場合の位相関係を基準として、エッジ削除量をｋより少なくするか削除しないことにより、メタステーブル回避手段２０４の出力との相対的な位相関係においてｍ進カウント手段の出力位相を進めることができる（尚、「ｎ＝ｍ」の場合にはｍ進カウント手段の出力位相を遅らせることはできても該出力位相を進める方法がない。）。また、クロックエッジの削減量をｋより大きい値に設定することにより、メタステーブル回避手段２０４の出力との相対的な位相関係において、ｍ進カウント手段の出力位相を遅らせることができる。
【００４９】
図３乃至図５は、「ｎ＝４、ｍ＝３」の場合を例にして動作を説明するためのタイミングチャート図であり、図３が同相関係の場合を示し、図４はｎ分周クロックがｍ進カウント手段の出力よりも遅れている場合を示し、図５はｎ分周クロックがｍ進カウント手段の出力よりも進んでいる場合を示している。尚、各信号については、上から順にクロック（ＣＬＫ２）、ｎ分周クロック（ｍ進カウント出力と位相比較されるクロックであり、メタステーブル回避手段２０４の出力に相当する。）、計数手段２０６（ｍ進カウント手段）の出力信号、位相比較手段２０７の出力信号、クロックエッジ削除手段２０５の出力信号を示している。
【００５０】
先ず、図３では、ｎ分周クロックとｍ進カウント手段の出力信号が同じタイミングをもっており、位相比較手段２０７による位相比較結果が同相と判断される。そして、クロックエッジ削除手段２０５による１エッジ削除の結果、図の丸枠で囲んで示すように、クロックパルス１個（破線参照）が欠落したクロック波形となり、これがｍ進カウント手段によって計数される。つまり、４クロックパルス中の１パルスが削除される結果、ｎ分周クロックとｍ進カウント手段の出力信号との同相関係が維持される。
【００５１】
また、図４は、同相関係にあったｎ分周クロックとｍ進カウント手段の出力信号との間に位相ずれがおきて、ｎ分周クロックの位相がｍ進カウント手段の出力信号よりも遅れたために、これを補正することで元の同相関係へと回復した様子を示している。
【００５２】
この場合には、ｎ分周クロックにあわせてｍ進カウント手段の出力信号を遅らせる必要がある。つまり、位相比較手段２０７による位相比較の結果、ｎ分周クロックの位相遅れと判断され、クロックエッジ削除手段２０５による２エッジ削除の結果、図の丸枠で囲んで示すように、さらに１個のクロックパルス（破線参照）が間引かれて、合計２個のパルスが欠落したクロック波形となり、これがｍ進カウント手段によって計数される。その結果、ｍ進カウント手段の出力信号の位相が遅れ、ｎ分周クロックとｍ進カウント手段の出力信号とが再び同相関係に戻る。
【００５３】
図５は、同相関係にあったｎ分周クロックとｍ進カウント手段の出力信号との間に位相ずれがおきて、ｎ分周クロックの位相がｍ進カウント手段の出力信号よりも進んだために、これを補正することで元の同相関係へと回復した様子を示している。
【００５４】
この場合には、ｎ分周クロックにあわせてｍ進カウント手段の出力信号を進める必要がある。つまり、位相比較手段２０７による位相比較の結果、ｎ分周クロックの位相進みと判断され、クロックエッジ削除手段２０５によるエッジ削除が行われず、ＣＬＫ２そのままのクロック波形（丸枠参照）となり、これがｍ進カウント手段によって計数される。その結果、ｍ進カウント手段の出力信号の位相が進み、ｎ分周クロックとｍ進カウント手段の出力信号とが再び同相関係に戻る。
【００５５】
このように、ｎ分周クロックとｍ進カウント手段の出力信号との位相関係について、同相、遅相、進相の各比較結果に応じてクロックエッジの削除量（ゼロを含む。）を制御することによりクロックずれに対する位相補正が行われ、両信号間の同相関係が維持される。
【００５６】
尚、クロックエッジ削除手段２０５は、位相比較結果に応じてＣＬＫ２のクロックパルスに対するマスク信号を生成して所定のタイミングでクロックエッジを削除するための構成を有する。例えば、ＣＬＫ２に対してマスク信号とのＡＮＤ（論理積）演算を行う形態では、２入力ＡＮＤゲートの一方の入力にＣＬＫ２を供給し、他方の入力にマスク信号を入力する。つまり、マスク信号がＬレベルを示す期間においてＣＬＫ２のクロックパルスが削除され、また、マスク信号がＨレベルを示す期間においてクロックパルスが削除されずにＣＬＫ２が素通りするように構成すれば良い。
【００５７】
また、上記では「ｍ＝ｎ−１」の例を説明したが、クロックのずれ様によっては、「ｍ＝ｎ−２」 あるいは「ｍ＝ｎ−３」等 といった具合に、各種の異なる固定の設定とする場合もあるし、またｍとｎとの関係を、クロックずれ及びその他の状況に応じてアダプティブに又は動的に変更する形態、例えば、「ｋ＝ｎ−ｍ」のｋ値を基準としてｋ未満又はｋ以上の値を適宜に設定して位相補正を行う形態等も可能である。これらの場合、クロックエッジ削除の幅（削除量の上限）を大きくすることで、クロックずれに対する位相補正の速度を向上させることができる。
【００５８】
次に、本発明を双方向通信に適用した場合の構成形態について説明する。
【００５９】
図６に示す構成例１Ａと、図１の構成例１との相違点は下記に示す通りである。
【００６０】
・第二の伝送手段２００が、計数手段２０６の出力信号に同期してデータを送信する送信手段２０８を備えていること
・第一の伝送手段１００が、第二の伝送手段２００の送信手段２０８から送信されるデータをＣＬＫ１に同期して受信する受信手段１０３を備えていること。
【００６１】
従って、以下では、前記構成例１と機能的に相違しない部分については当該部分に付した符号と同じ符号を用いて説明する（尚、このことは後述の各構成例１Ｂ、１Ｃ、１Ｄにおいても同様とする。）。
【００６２】
本例において、第一の伝送手段１００から第二の伝送手段２００へのデータ伝送については上記したように行われる（「ｄａｔａ１」参照）が、これに並行して、第二の伝送手段２００から第一の伝送手段１００へのデータ伝送が行われる。
【００６３】
送信手段２０８を構成するＤフリップフロップ（又はＤフリップフロップ群）のＤ端子に送信データ（「ｄａｔａ２」参照）が入力され、クロック信号入力端子に供給される計数手段２０６のｍ進カウント出力信号に同期してＱ端子からデータが出力される。
【００６４】
そして、受信手段１０３を構成するＤフリップフロップ（又はＤフリップフロップ群）のＤ端子に入力される受信データは、クロック信号入力端子に供給されるＣＬＫ１に同期して取り込まれ、Ｑ端子からデータが出力されて図示しないデータ処理部に送られる。
【００６５】
尚、計数手段２０６の出力信号については、第二の伝送手段２００内の保持手段２０１を構成するデータ受取用Ｄフリップフロップが、第一の伝送手段１００内の保持手段１０１を構成するデータ送出用Ｄフリップフロップの出力を正常に取り込めると同時に、第一の伝送手段１００内の受信用Ｄフリップフロップが第二の伝送手段２００内の送信用Ｄフリップフロップの出力を正常に取り込めるように、回路設計上のパラメータ（セットアップ時間、ホールド時間等）に配慮したタイミングで出力されるものとし、また、ｎ分周クロックとｍ進カウント出力との間の位相関係については図１に示した構成例１の場合と同じ動作で位相差の補正が行われるものとする。
【００６６】
ＣＬＫ１と計数手段２０６の出力信号との間の同期関係については、既に説明したようにクロックずれ補償手段２によって確立されているので、それらの信号をそのまま利用することにより第二の伝送手段２００から第一の伝送手段１００へのデータ通信が可能である（伝送手段１００から２００へのデータ送信と、伝送手段２００から１００へのデータ送信においてクロックずれ補償手段２を共用できる。）。
【００６７】
次に、本発明を、第二の伝送手段においてシリアルデータを出力する場合に適用した構成形態について、図７を用いて説明する。
【００６８】
図７に示す構成例１Ｂと、図１の構成例１との相違点は下記に示す通りである。
【００６９】
・第二の伝送手段２００が、パラレルデータからシリアルデータへの変換手段２１２（図の「Ｐ／Ｓ」参照。Ｐ＝パラレル／Ｓ＝シリアル）及び受信データを一時的に保持する複数の保持手段（あるいはラッチ手段）２０１、２１３を有していること
・受信データを切り換えて各保持手段２０１、２１３にそれぞれ供給する第一の切換手段２０９と、各保持手段２０１、２１３の出力信号を切り換えて変換手段２１２に供給する第二の切換手段２１０を備えていること。
【００７０】
本例では、Ｄフリップフロップを用いた保持手段２０１、２１３が使用されており、それぞれのクロック信号入力端子に計数手段２０６からのｍ進カウント出力が供給される。
【００７１】
第一の切換手段２０９は、図に「ＭＵＸ」（マルチプレクサ）として示され、１入力を複数出力のいずれかに繋ぐために、保持手段２０１、２１３の前段に設けられている。この切換手段２０９は、第一の伝送手段１００から送られてくるデータ入力を受けるとともに、これを制御手段（切換制御手段）２１１からの指示に従って切り換えて保持手段２０１又は２１３のいずれかに送出する。
【００７２】
また、第二の切換手段２１０は、図に「Ｄ−ＭＵＸ」（デ・マルチプレクサ）として示され、複数入力を１出力に繋ぐために、保持手段２０１、２１３の後段に設けられている。この切換手段２１０は、保持手段２０１又は２１３からそれぞれ出力されるデータを、制御手段２１１からの指示に従って切り換えて受け取った後、変換手段２１２に対して出力する。
【００７３】
制御手段２１１は、各切換手段２０９、２１０に所定のタイミングで指示を与えることでそれらの切換制御を行うために設けられており、例えば、フラグ値に応じた制御信号を各切換手段に送出する手段（フラグ手段）が用いられる。
【００７４】
本例において、第一の伝送手段１００内のデータ送出用Ｄフリップフロップから出力されるデータは、制御手段２１１の指示下で第一の切換手段２０９によって振り分けられ、保持手段２０１又は２１３を構成するＤフリップフロップに選択的に取り込まれる。
【００７５】
同様に制御手段２１１により制御される切換手段２１０は、保持手段２０１、２１３のうち、次に保持手段１０１からの出力データを取り込まない方の保持手段のデータを選択し、これを変換手段２１２に出力する。例えば、フラグがセットされた場合において、切換手段２０９で選択されたデータが保持手段２０１を構成するＤフリップフロップに送られるときに、切換手段２１０では保持手段２１３を構成するＤフリップフロップの出力データが選択されて変換手段２１２に送られる。また、フラグがクリアされた場合において、切換手段２０９で選択されたデータが保持手段２１３を構成するＤフリップフロップに送られるときに、切換手段２１０では保持手段２０１を構成するＤフリップフロップの出力データが選択されて変換手段２１２に送られる。
【００７６】
このように、制御手段２１１から各切換手段２０９、２１０への制御指示によって、受信データが入力される保持手段以外の保持手段の出力信号が変換手段２１２に供給され、本例では、保持手段２０１、２１３に係る入出力制御が相反的に行われる構成とされておいる（保持手段の一方にデータが入力されるときに他方の保持手段から出力されるデータが選択される。）。
【００７７】
変換手段２１２には、第二の切換手段２１０からのデータが入力され、クロック信号入力端子に供給されるクロックエッジ削除手段２０５の出力信号に同期してデータ（変換後のデータ）を出力する。つまり、第二の切換手段２１０によって保持手段２０１又は２１３から出力されるパラレルデータを、クロックエッジ削除手段２０５の出力信号（クロック）に従って、シリアルデータに変換して図示しないデータ処理部に出力する。
【００７８】
このような動作に並行して、ｎ分周クロックとｍ進カウント出力との間の位相関係については前記した動作に従って位相差の補正が行われる。
【００７９】
本構成によれば、データ送出側の保持手段１０１に用いるクロックと、データ受取側の複数の保持手段２０１、２１３に用いるクロックとの同期関係を確立するとともに、制御手段２１１の制御下に置かれた切換手段２０９、２１０を用いて保持手段２０１、２１３の入出力制御を行うことによりパラレル−シリアル変換を実現することができる。しかも、そのための大幅な回路構成を伴わずに済む。例えば、一般にパラレル−シリアル変換に用いるクロックについては高い周波数が要求されるので、変換手段２１２に対して用意されるクロック供給手段を、クロックずれ補償手段２のクロック供給手段として利用することができ、適用が容易である。
【００８０】
次に、受信側クロック（計数手段２０６の出力信号）のデューティー比を調整する場合の構成例１Ｃについて、図８を用いて説明する。
【００８１】
図１に示す構成例との相違点は、計数手段２０６と保持手段２０１との間にデューティー比を調整するための手段が設けられており、計数手段２０６によるｍ進カウント出力のデューティー比を所定値に修正してからＤフリップフロップに供給できるようにしたことにある。
【００８２】
例えば、受信側クロックのデューティー比を規定値（５０％等）にすべき厳密な要求が課せられている場合には、計数手段２０６の出力信号に対してデューティー比を補正するためにデューティー補正手段２１４を設け、該手段の出力信号に同期して受信側のデータ保持を行うことが好ましい。つまり、計数手段２０６の後段にデューティー補正手段２１４が配置されており、補正後の出力信号（規定のデューティー比をもった信号）を保持手段２０１のＤフリップフロップのクロック信号入力端子に供給することにより、上記要求を満たすことができる。この場合にも、ｍ進カウント出力（クロック）については、保持手段２０１を構成するＤフリップフロップが、データ送出側（保持手段１０１）のＤフリップフロップの出力データを正常に取り込めるよう回路設計上のパラメータに配慮したタイミングで出力されるものとし、また、ｎ分周クロックとｍ進カウント出力との間の位相関係については前記した動作に従って位相差の補正が行われるものとする。
【００８３】
以上に説明した各構成例では、送信側と受信側とで共通のクロック供給手段を用いてデータ送受信が行われる形態（Ｉ）の場合を説明したが、以下では各伝送手段で各々独立のクロック供給手段を持つ形態（ＩＩ）について説明する。
【００８４】
図９に示す構成例１Ｄでは、第一の伝送手段１００がクロック供給手段１０４を有し、第二の伝送手段２００がクロック供給手段２０２を有する。つまり、図１に示す構成例１との相違点は第一の伝送手段１００に設けられたクロック供給手段１０４からクロック中継手段１０２を介して保持手段１０１にＣＬＫ１が供給されるとともに、ＣＬＫ１に基く位相参照用信号が第二の伝送手段２００内のメタステーブル回避手段２０４を介して位相比較手段２０７に入力されることである。よって、本例では、第二の伝送手段２００においてｎ分周手段２０３は不要であり、クロック供給手段２０２からクロックエッジ削除手段２０５にＣＬＫ２が供給される。
【００８５】
クロック供給手段１０４の出力信号周波数（クロック周波数）「ｆ１」や、クロック供給手段２０２の出力信号周波数「ｆ２」については、常に厳密な一定値を示す訳ではなく、実際の周波数に応じて一定の間隔でスリップ（slip）が生じ得る。この場合、スリップの頻度、ｆ１及びｆ２の値 、そして、上記ｍとｎの数値関係を適切に選ぶことで、２つの異なるクロック間のスリップに起因する伝送データの破壊等を防止することができる。
【００８６】
つまり、第一の伝送手段１００がＣＬＫ１を出力するクロック供給手段１０４を有しており、ＣＬＫ１に同期してデータを送信するとともに、ＣＬＫ１を上記位相参照用信号として第二の伝送手段２００に送出する構成形態において、クロックずれ補償手段２による位相補正については、ＣＬＫ１とＣＬＫ２との間の平均スリップ量に比して、１回の位相比較結果に応じた補正量が大きいか、あるいは平均スリップ量以上となるように規定すれば良い。
【００８７】
具体的には、「ｎ−ｍ＝ｋ」（ｋは、同期状態において１周期の期間に間引かれるクロックパルスの数）、「ｆ１：ｆ２＝１：ｎ」とした場合、平均スリップ量「ｎ・｜（１／ｆ１）−（ｎ／ｆ２）｜」に対して１回の補正量、つまり「ｎ／ｆ２」1周期あたりの最大補正量「ｋ／ｆ２」が下式を満たせば補正が可能となる（但し、長期的な補正量についての限界はない。）。
【００８８】
【数１】
2005124037.tif 000003
【００８９】
ｋ、ｆ２、ｎ等の値については、本回路のみならず、他の回路部分等との関係に配慮して設計を行うことが必要であり、例えば、ＣＬＫ２のクロック供給手段２０２を共通のクロック源として利用する回路部において、ｆ２が高くなると消費電力が増加してしまう等の点を考慮すべきである。
【００９０】
以上に説明したデータ伝送システムによれば、従来の構成に比して極めて簡素化された回路を実現できる。例えば、図１の構成において、第一の伝送手段１００に含まれる最低限の要素は、データ送出用Ｄフリップフロップとこれにクロックを供給するクロック中継手段１０２であり、第二の伝送手段２００に含まれる要素は、データ受取用Ｄフリップフロップと、伝送クロックのもとになるクロックを供給するクロック供給手段２０２及びｎ分周手段２０３と、クロックエッジ削除手段２０５、計数手段２０６、位相比較手段２０７である。
【００９１】
従って、ＰＬＬ回路や規模の大きなメモリ及び制御回路で構成される従来方式の構成を、本発明に係る上記構成で置き換えることにより、以下のような各種の利点を得ることができる。
【００９２】
・回路規模や性能等について
従来の構成では回路規模の増大等が不可避とされたが、本発明を適用することによって、高精度のアナログ回路や高速回路、複雑な制御回路、規模の大きなメモリ等を一切必要とせずに、これまでと同等以上の機能を実現できる。しかも、その性能は極めて高く、ＰＬＬを使用した回路では得る事のできない高速なリスタートからの立ち上がりを期待できる。例えば、ＰＬＬを使用した回路では、数百μs（マイクロ秒）程度のロック時間を要するのに対して、本発明を適用した完全デジタルの回路構成の場合には、図１においてｎ分周されることでデータ伝送レートを規定する原信号ＣＬＫ２（例えば、数十メガヘルツ）で数クロックを要するのみであり、圧倒的に高速なロック性能を得ることが可能である。例えば、ＣＬＫ２の周波数を１００ＭＨｚとし、ｍ＝３２、ｎ＝３３とした場合、最悪時間で２．６μs程度となる。
【００９３】
・回路設計について
同一ＬＳＩの内部又は複数のＬＳＩにおいて、周波数スリップが発生するクロック源を用いてデータ伝送を行う場合、多数のＰＬＬ回路を使用することは現実的でない。何故なら、ＰＬＬではアナログ回路を必要とし、ＬＳＩ内部における占有面積が非常に大きいからである。そこで、前記ＤＰＡが提案されたが、本発明によれば、更に規模を小さくすることができるため、より広範囲な適用が可能である。例えば、図１において、各伝送手段１００、２００が同じＬＳＩの内部回路であって、各々の電源電圧が異なるものとした場合に、同一の製造プロセスを使用しても、一般にその遅延時間については電圧及び製造プロセスのばらつきによって、数十ｎｓ（ナノ秒）程度異なることが知られている。本発明による伝送方式ではその回路規模の小ささから、こういった遅延時間のばらつきを補正する目的に最適である。その理由は、ＬＳＩ内部には同様の補正を必要とする部分が多数存在し、それぞれに個別の独立した制御を必要とするためである。即ち、これらにＤＰＡを適用する場合には、本発明を採用する場合に比較して、規模の増大が避けられず、最終的にＬＳＩのコスト面で不利益を齎す。同様に、その回路規模の大きさからＤＰＡの採用は消費電力の低減の面でも不利となる。
【００９４】
また、回路部の電源電圧の違いだけではなく、ＬＳＩ内部のフロアレイアウトに依存して各ブロック間でやり取りする信号の遅延時間が大きく変化するため、これら信号の位相に関する厳密なシミュレーションを行った結果に基いて最終的な回路構成や配置を決定する必要があったが、従来方式の構成を、本発明に係る上記構成で置き換えることによって回路規模の縮小、構成の簡単化が促進され、シミュレーション時間を削減するための実装に適用することが可能である（即ち、シミュレーション時間の短縮化は、ＬＳＩの開発期間の削減や開発コスト延いては価格低減に直結する。）。
【００９５】
・動作温度等の環境要因について
本発明による伝送方式では、実動作中に信号の位相関係を観測し、その結果を用いて制御を行うことができるので、環境変化への対応に有効である。
【００９６】
一般に、ＬＳＩ内部の遅延時間は温度によっても大きく変化することが知られており、従って、本発明を適用したＬＳＩでは、動作温度範囲の保証において従来技術によるものに比べて有利となる。同様に、実動作状況に応じた補正を行えるので、正常動作可能なタイミングを得るために、従来では周波数や動作電圧などの動作条件を固定して動作保証を行っていた部分に対して、本発明を適用した場合には、動作保証範囲を拡張することが可能である。その結果、必要かつ十分な動作クロック周波数及び電圧をもって回路動作を実現させたり、より高い性能が必要とされる場合には同一の回路を最大の電圧及びクロック周波数で動作させるといった最適化が可能となり、回路の発熱を抑えたり、電池駆動製品の動作時間の延長といった省電力化への寄与と性能の確保とを両立させることができる。
【００９７】
尚、本発明はその応用範囲が広いので、例えば、ＬＳＩ内において複数の電源電圧で動作する回路部間のデータ伝送について、遅延時間が電源電圧の制御に応じて変化することによる影響を排除する目的で適用したり、あるいは、独立した伝送装置間でデータの送受信を環境要因に左右されずに精度良く行う場合に適用することができる。
【００９８】
そして、前記した構成例に限らず、各種のデータ伝送システム、あるいは第二の伝送手段２００として独立のデバイスや装置への適用が可能である。前記のようにデータとクロックとが最初から分離されている伝送方式に限らず、例えば、第一の伝送手段１００において保持手段１０１からのデータ及びクロック中継手段１０２からのクロックを合成して送信する合成手段を設けるとともに、第二の伝送手段２００には合成手段から送られて来た信号をデータとクロックに分離する分離手段を設けて、データを保持手段２０１に送り、クロックについては位相参照用信号に用いるといった、各種形態で実施することが可能である。
【図面の簡単な説明】
【００９９】
【図１】本発明に係るデータ伝送システムの構成例を示す図である。
【図２】ｍ進カウント手段及びメタステーブル回避手段の各出力の位相関係と、クロックエッジ削除について説明するための模式図である。
【図３】図４、図５とともに、位相補正について説明するためのタイミングチャート図であり、本図は同相関係の説明図である。
【図４】遅相関係を同相関係に戻す様子を示す説明図である。
【図５】進相関係を同相関係に戻す様子を示す説明図である。
【図６】双方向通信への適用について構成例を示す図である。
【図７】パラレルデータをシリアルデータに変換して出力する場合の構成例を示す図である。
【図８】受信側クロックのデューティー比を調整する場合の構成例を示す図である。
【図９】各伝送手段がそれぞれにクロック供給手段を有する構成例を示す図である。
【符号の説明】
【０１００】
１、１Ａ、１Ｂ、１Ｃ、１Ｄ…データ伝送システム、２…クロックずれ補償手段、１００…第一の伝送手段、１０３…受信手段、１０４…第一のクロック供給手段、２００…第二の伝送手段、２０１…保持手段、２０２…第二のクロック供給手段、２０３…ｎ分周手段、２０５…クロックエッジ削除手段、２０６…計数手段、２０７…位相比較手段、２０８…送信手段、２１２…変換手段、２１３…保持手段
【図１】
2005124037.tif 000004
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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