(57)【要約】【課題】 ２つのコントロールゲート電極間を近づけ、集積度を高くする。【解決手段】 フィールド酸化膜１９の上に、コントロールゲート電極１２を形成する。レジスト３１でソース領域以外の部分を覆い、コントロールゲート電極１２をマスクとしてエッチングする。フィールド酸化膜１９のうちコントロールゲート電極１２の内側部分に、凹部２０が形成される。イオン注入により、ソース領域４ｂを形成する。レジスト３１を除去し、コントロールゲート電極１２をマスクとして不純物を打込み、ドレイン３、ソース４を形成する。コントロールゲート電極１２の下部周辺領域のうち、フィールド酸化膜１９に挟まれたソース領域に隣接する領域における素子分離領域が一部削除されて、ソース領域が形成される。【選択図】  図２
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【特許請求の範囲】
【請求項１】
第１導電型の基板表面にフィールド酸化膜を形成して、素子形成領域と素子分離領域に分割する素子分離工程、前記素子分離領域上を複数の素子形成領域に渡って連続する連続電極を形成する電極形成工程、前記連続電極をマスクとして、前記基板表面に、第２導電型の拡散領域を形成する拡散領域形成工程、を備えた半導体記憶装置の製造方法において、
前記拡散領域形成工程の前に、前記連続電極をマスクとして、前記フィールド酸化膜の一部をエッチングすること、
を特徴とする半導体記憶装置の製造方法。
【請求項２】
半導体基板内の素子形成領域に半導体記憶素子を行方向および列方向にマトリックス配置するとともに、行方向にて隣接する半導体記憶素子の第１拡散領域が一体として列方向に連続形成されており、前記列方向に連続形成された連続電極によって前記各半導体記憶素子の電極を構成する半導体記憶装置において、
前記電極の下部周辺領域のうち、前記素子形成領域以外の領域内でかつ、前記第１拡散領域に隣接する領域における素子分離領域が一部削除されており、当該削除部分にも前記第１拡散領域が形成されていること、
を特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は半導体記憶装置に関するものであり、特に、集積度の向上に関する。
【背景技術】
【０００２】
従来の不揮発性メモリについて図７、８を用いて説明する。図７Ａは不揮発性メモリ３５の平面図である。図７Ｂは図７ＡにおけるＡ−Ａ断面を示す要部断面図である。
【０００３】
不揮発性メモリ３５においては、図７Ｂに示すように、フローティングゲート電極１１に電子を注入又は、引き抜くことによって記憶状態を変化させる素子である。各素子のソース領域は、図７Ａ、Ｂに示すように連続的に接続されている。図８に、図７ＡにおけるＢ−Ｂ断面を示す。
【０００４】
このように各素子は、フィールド酸化膜１９にて素子分離が行われており、フローティングゲート電極１１は、かかるフィールド酸化膜１９の上に一部形成されている。また、コントロールゲート電極１２はワードラインとして、フィールド酸化膜１９の上に渡って連続的に形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
かかる不揮発性メモリ３５においては、コントロールゲート電極１２をマスクとして、イオン注入することによってソース領域を形成している。したがって、膜厚部分のフィールド酸化膜１９の下にはソース領域を形成することができない。このため、隣接するコントロールゲートの間隔をある程度離さないと（距離β２）、ワードラインを形成することができない。
【０００６】
また、マスクのアライメントズレを考慮すると、さらに、距離β１だけ余裕が必要となる。すなわちコントロールゲート電極１２の位置がずれた場合に、その分だけソース４の幅も狭くなる。これを防止するために、マスクずれの分だけマージンを取る必要があった。
【０００７】
さらに、この様に、隣接するコントロールゲートの間隔を大きくすると、表面を覆うパッシベーション膜に段差ができて、断線等の問題が生ずるおそれがある。
【０００８】
本発明は、半導体装置において、集積率を向上させると共に、保護膜を平坦化することを目的とする。詳しくは、ソース領域が拡散領域として連続的に各素子間が接続されている半導体装置において、集積度を高くすると共に、保護膜を平坦化することを目的とする。さらに詳しくは、ソース領域が拡散領域として連続的に各素子間が接続されている半導体装置において、各素子を連続する連続電極間の距離を小さくすることにより、集積度を高くすると共に、保護膜を平坦化することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１の半導体記憶装置の製造方法は、第１導電型の基板表面にフィールド酸化膜を形成して、素子形成領域と素子分離領域に分割する素子分離工程、前記素子分離領域上を複数の素子形成領域に渡って連続する連続電極を形成する電極形成工程、前記連続電極をマスクとして、前記基板表面に、第２導電型の拡散領域を形成する拡散領域形成工程、を備えた半導体記憶装置の製造方法において、前記拡散領域形成工程の前に、前記連続電極をマスクとして、前記フィールド酸化膜の一部をエッチングすること、を特徴とする。
【００１０】
請求項２の半導体記憶装置は、半導体基板内の素子形成領域に半導体記憶素子を行方向および列方向にマトリックス配置するとともに、行方向にて隣接する半導体記憶素子の第１拡散領域が一体として列方向に連続形成されており、前記列方向に連続形成された連続電極によって前記各半導体記憶素子の電極を構成する半導体記憶装置において、前記電極の下部周辺領域のうち、前記素子形成領域以外の領域内でかつ、前記第１拡散領域に隣接する領域における素子分離領域が一部削除されており、当該削除部分にも前記第１拡散領域が形成されていることを特徴とする。
【作用および発明の効果】
【００１１】
請求項１の半導体記憶装置の製造方法においては、前記拡散領域形成工程の前に、前記連続電極をマスクとして、前記フィールド酸化膜の一部をエッチングする。したがって、前記電極の下部周辺領域のうち、前記素子形成領域以外の領域内でかつ、前記第１拡散領域に隣接する領域における素子分離領域が削除される。この後、前記連続電極をマスクとして、前記第２導電領域を形成することにより、前記素子分離領域においても、前記連続電極の近傍まで前記第２導電領域を形成することができる。したがって、その分だけ、前記第２導電領域を介して隣接する連続電極間の間隔を狭くすることができる。これにより、集積度を高くするとともに、形成する保護膜を平滑化することができる。
【００１２】
また、前記素子分離領域および前記素子形成領域における前記第２導電領域の行方向の幅をほぼ一定にすることができる。これにより、第２導電領域の設計が容易となる。
【００１３】
請求項２の半導体記憶装置においては、前記前記列方向に連続形成された電極の下部周辺領域のうち、前記素子形成領域以外の領域内でかつ、前記第１拡散領域に隣接する領域における素子分離領域が一部削除されて、第１拡散領域が形成されている。したがって、前記素子分離領域においても、前記電極の近傍まで前記第１拡散領域を形成することができる。したがって、その分だけ、前記第１拡散領域を介して隣接する電極間の間隔を狭くすることができる。これにより、集積度を高くするとともに、その上に形成する保護膜を平滑化することができる。
【発明の実施の形態】
【００１４】
図面を用いて、本発明にかかる半導体記憶装置である不揮発性メモリ１の製造方法について説明する。まず、図１Ａ、Ｂに示すように基板２の一部に、フィールド酸化膜１９を形成する。つぎに、図１Ｃ、Ｄに示すようにフィールド酸化膜１９の上に、フローティングゲート電極１１およびコントロールゲート電極１２を形成する。
【００１５】
つぎに、図２Ａ、Ｂに示すように、レジスト３１でソース領域以外の部分を覆い、異方性エッチングを行う。これにより、コントロールゲート電極１２をマスクとして、フィールド酸化膜１９の一部がエッチングされる。これにより、フィールド酸化膜１９のうちコントロールゲート電極１２の内側部分に、凹部２０が形成され、シリコン面が露出する。
【００１６】
この状態で、Ｎ型不純物をイオン注入し、図２Ｃに示すように、Ｎ-型のソース領域４ｂを形成する。つぎにレジスト３１を除去した後、コントロールゲート電極１２をマスクとしてＮ型不純物を打込む。これにより、ドレイン３、ソース４が形成される。
【００１７】
その後、図３Ａ、Ｂに示すようにパッシベーション膜１６を堆積させる。開口部を形成した後、ドレイン３を接続するアルミ配線を形成する（図示せず）。
【００１８】
このようにして、図３Ａ，Ｂに示すような不揮発性メモリ１が形成される。
【００１９】
図３Ａに示すように、不揮発性メモリ１においては、半導体基板内のアクティブ領域（素子形成領域）に半導体記憶素子を行方向および列方向にマトリックス配置される。さらに、行方向にて隣接する半導体記憶素子のソース領域が、一体として列方向に連続形成されている。また、連続電極であるコントロールゲート電極１２も、列方向に連続形成されている。
【００２０】
なお、図３Ｂは図３ＡにおけるＺ−Ｚ断面である。このように、コントロールゲート電極１２の下部周辺領域のうち、フィールド酸化膜１９に挟まれたソース領域に隣接する領域における素子分離領域が一部削除されて、第１拡散層であるソース領域が形成される。これにより、素子形成領域におけるソース領域４を小さくできる。すなわち、２つのコントロールゲート電極間の距離αをその分だけ近づけることができ、集積度を高くすることができる。
【００２１】
又、距離αを小さくすることによって、図４R>４Ｂに示すようにパッシベーション膜１６の平坦化を図ることもできる。
【００２２】
また、図４Ａは図３ＡにおけるＹ−Ｙ断面である。このように、ソース領域は、図１Ａ上下方向に均等な幅で形成されている。したがって、所望のソース抵抗の半導体装置を容易に提供できる。
【００２３】
さらに、半導体記憶装置１においては、ソース４の幅は、コントロールゲート電極１２とコントロールゲート電極１２の幅で決定される。したがって、マスクずれが生じた場合であっても、幅は一定に保たれる。
【００２４】
また、コントロールゲート電極１２をマスクとして、エッチングすることによって当該エッチングした部分をソース４として用いることができ、マスクずれのマージン分を考慮する必要がなくなるので集積度の高い半導体装置を提供することができる。
【００２５】
また、ソース４の幅が従来と異なり図１Ａの上下方向に一定の幅となる。したがって、ソース領域の抵抗をより減らすことも可能となる。
【００２６】
このように本実施形態においては、フィールド酸化膜の一部をコントロールゲート電極１２をマスクとしてエッチングすることによって、アクティブ領域として用いることができる。
【００２７】
なお、図３Ａにおいて、ハッチング表示を行っているが、これは各領域間の区別を明確にするためであって、断面を示すものではない。
【００２８】
上記実施形態においては、列方向に連続するソースラインを形成する可能なようにフィールド酸化膜１９を形成したが、フィールド酸化膜１９の一部をコントロールゲート電極１２を用いて、エッチングすることにより、列方向に連続するソースラインを形成するようにしてもよい。この場合の製造工程について、図５、図６を用いて説明する。
【００２９】
まず、図５Ａ、Ｂに示すように基板２の一部に、フィールド酸化膜１９を形成して、素子分離を行なう。つぎに、図５Ｃ、Ｄに示すようにフィールド酸化膜１９の上に、フローティングゲート電極１１およびコントロールゲート電極１２を形成する。
【００３０】
つぎに、図６Ａ、Ｂに示すように、レジスト３１でソース領域以外の部分を覆い、異方性エッチングを行う。これにより、コントロールゲート電極１２をマスクとして、フィールド酸化膜１９の一部がエッチングされる。これにより、フィールド酸化膜１９のうちコントロールゲート電極１２の内側のフィールド酸化膜が除去され、凹部２２が形成されて、その部分のシリコン面２ａが露出する。
【００３１】
この状態で、Ｎ型不純物をイオン注入し、図６Ｃに示すように、Ｎ-型のソース領域４ｂを形成する。後は、第１実施形態と同様にして、完成する。
【００３２】
このようにしてソースラインを形成することにより、第１実施形態の不揮発性メモリと比べてメモリセルサイズをより縮小することができる。また、ソースライン寸法のばらつきを押え、電気特性の安定化を図ることができる。
【００３３】
なお、上記実施形態においては、フラッシュメモリに適応した場合について説明したが、コントロールゲート電極および拡散ソース領域を有する半導体装置であればどのようなものにも応用することができる。すなわち、半導体基板内の素子形成領域に半導体記憶素子を行方向および列方向にマトリックス配置するとともに、行方向にて隣接する半導体記憶素子の第１拡散領域が一体として列方向に連続形成された半導体記憶装置であれば、どの様なものにも適用することができる。
【図面の簡単な説明】
【００３４】
【図１】不揮発性メモリ１の製造方法を説明する製造工程図である。
【図２】不揮発性メモリ１の製造方法を説明する製造工程図である。
【図３】不揮発性メモリ１の平面図およびＺ−Ｚ断面を示す図である。
【図４】不揮発性メモリ１のＹ−Ｙ断面およびＸ−Ｘ断面を示す図である。
【図５】他の実施形態の製造方法を説明する製造工程図である。
【図６】他の実施形態の製造方法を説明する製造工程図である。
【図７】従来の不揮発性メモリ３５を示す平面図およびＡ−Ａ断面図である。
【図８】図７ＡにおけるＢ−Ｂ断面図である。
【符号の説明】
【００３５】
２・・・・基板
３・・・・ドレイン領域
４・・・・ソース領域
１１・・・フローティングゲート電極
１２・・・コントロールゲート電極
１９・・・フィールド酸化膜
２０・・・凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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