(57)【要約】【課題】回路規模が縮減し、チップサイズの低減、消費電流の低減を図りながら、周波数変調された入力データに追従することができるクロックアンドデータリカバリ回路の提供。【解決手段】データ信号と同期クロック信号を入力し位相の遅れや進みを検出しＵＰ１／ＤＯＷＮ１信号を出力する位相検出器１０１と、ＵＰ１／ＤＯＷＮ１信号を積分しＵＰ２／ＤＯＷＮ２信号、ＵＰ３／ＤＯＷＮ３信号をそれぞれ出力する積分器１０２、１０３と、積分器１０３からのＵＰ３／ＤＯＷＮ３信号を入力しＵＰ４／ＤＯＷＮ４信号を出力するパターン発生器１０４と、積分器１０２からのＵＰ２／ＤＯＷＮ２信号と、前記パターン発生器からのＵＰ４／ＤＯＷＮ４信号とを入力し、ＵＰ５／ＤＯＷＮ５信号を生成して出力する混合器１０５と、混合器からのＵＰ５／ＤＯＷＮ５信号に基づき、入力されるクロック信号の位相を補間して出力する位相補間器１０６と、を備え、補間器から出力されるクロック信号がクロックとして位相検出器に帰還入力される。【選択図】図１
2005005999.tif 000002
【特許請求の範囲】
【請求項１】
入力データ信号と同期クロック信号の位相を比較する位相検出器と、
入力クロック信号と制御信号とを入力し前記制御信号に基づき出力クロック信号の位相を可変させ、前記出力クロックを前記同期クロックとして前記位相検出器に供給する位相補間器と、
を周波数追従ループと位相追従ループとで共有し、
前記周波数追従ループには、前記位相検出器による位相比較結果に基づき、前記位相補間器からの出力クロック信号の位相を可変に設定する信号を生成して出力するパターン発生器が配設されており、
前記位相追従ループでの位相検出結果と、前記周波数追従ループにおける前記パターン発生器の出力とに基づき、前記位相補間器への前記制御信号を生成する手段を備えている、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項２】
同期クロック信号とデータ信号の位相を比較し位相比較結果を出力する位相検出器と、
入力クロック信号と制御信号とを入力し出力クロック信号の位相を可変に調整する位相補間器と、
を備え、
前記位相検出器からの位相比較結果の積分値を入力し、前記位相補間器からの出力クロック信号の位相を可変に設定するための信号を生成して出力するパターン発生器を周波数追従ループに備え、
前記位相検出器での位相比較結果の積分値に応じて前記位相補間器からの出力クロック信号の位相を制御する位相追従ループにおける前記積分値と、前記周波数追従ループにおける前記パターン発生器の出力とを混合した信号を生成する混合器を備え、
前記混合器で生成された信号は、前記位相補間器に前記制御信号として供給され、
前記位相補間器からの前記出力クロック信号が、前記同期クロック信号として前記位相検出器に帰還入力される、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項３】
前記位相追従ループと前記周波数追従ループが、前記位相検出器での位相比較結果を積分する１つの積分器を共有している、ことを特徴とする請求項２記載のクロックアンドデータリカバリ回路。
【請求項４】
前記混合器は、前記位相追従ループと前記周波数追従ループのうち一方が安定状態を示しているときは、他方のループでの位相比較結果に基づき、前記位相補間器の出力クロック信号の位相を調整する制御信号を出力する、ことを特徴とする請求項２又は３記載のクロックアンドデータリカバリ回路。
【請求項５】
前記混合器は、前記位相追従ループでの位相比較結果と、前記周波数追従ループでの前記パターン発生器の出力とが、ともにアップを示す場合、所定のクロック分連続して、前記位相補間器の出力クロック信号の位相を進める制御信号を出力し、
前記位相追従ループでの位相比較結果と、前記周波数追従ループでの前記パターン発生器の出力とが、ともにダウンを示す場合、所定のクロック分連続して、前記位相補間器の出力クロック信号の位相を遅らせる制御信号を出力する手段を備えている、ことを特徴とする請求項２又は３記載のクロックアンドデータリカバリ回路。
【請求項６】
データ信号と同期クロック信号とを入力し、入力した２つの信号の位相を比較して遅れや進みを検出し、該検出結果に従い第１の制御信号を出力する位相検出器と、
前記位相検出器から出力される前記第１の制御信号を入力して積分し第２の制御信号を出力する第１の積分器と、
前記位相検出器から出力される前記第１の制御信号を入力して積分し第３の制御信号を出力する第２の積分器と、
前記第２の積分器からの前記第３の制御信号を入力して計数し、前記計数結果に基づき、第４の制御信号を出力するパターン発生器と、
前記第１の積分器からの前記第２の制御信号と、前記パターン発生器からの前記第４の制御信号とを入力し、前記第２の制御信号と前記第４の制御信号に基づき、第５の制御信号を生成して出力する混合器と、
入力クロック信号と、前記混合器からの前記第５の制御信号とを入力し、前記第５の制御信号に基づき出力クロック信号の位相を可変させる位相補間器と、
を備え、前記位相補間器からの出力クロック信号が、前記同期クロックとして前記位相検出器に帰還入力される、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項７】
データ信号と同期クロック信号とを入力し、入力した２つの信号の位相を比較して遅れや進みを検出し、該検出結果に従い第１の制御信号を出力する位相検出器と、
前記位相検出器から出力される前記第１の制御信号を入力して積分し第２の制御信号を出力する積分器と、
前記積分器からの前記第２の制御信号を入力して計数し、前記計数結果に基づき、第３の制御信号を出力するパターン発生器と、
前記積分器からの前記第２の制御信号と、前記パターン発生器からの前記第３の制御信号とを入力し、前記第２の制御信号と前記第３の制御信号に基づき、前記第４の制御信号を生成して出力する混合器と、
入力クロック信号と、前記混合器からの前記第４の制御信号とを入力し、前記第４の制御信号に基づき出力クロック信号の位相を可変させる位相補間器と、
を備え、前記位相補間器からの出力クロック信号が、前記同期クロックとして前記位相検出器に帰還入力される、ことを特徴とするクロックアンドデータリカバリ回路。
【請求項８】
前記第１乃至第５の制御信号が、位相の進みを表すアップ信号と位相の遅れを表すダウン信号と、をそれぞれ有する、ことを特徴とする請求項６記載のクロックアンドデータリカバリ回路。
【請求項９】
前記第１乃至第４の制御信号が、位相の進みを表すアップ信号と位相の遅れを表すダウン信号と、をそれぞれ有する、ことを特徴とする請求項７記載のクロックアンドデータリカバリ回路。
【請求項１０】
前記パターン発生器が、入力されるクロック信号を受け、カウント値として零から第１の計数値まで繰り返しカウントする第１のカウンタと、
前記第３の制御信号がアップ、ダウンを示すとき、入力されるクロックをうけて、アップカウント、ダウンカウントする第２のカウンタと、
前記第１、第２のカウンタのカウント出力を受け、前記カウント出力に基づき、前記第４の制御信号を出力するデコーダと、
を備えている、ことを特徴とする請求項６記載のクロックアンドデータリカバリ回路。
【請求項１１】
前記パターン発生器が、入力されるクロック信号を受け、カウント値として零から第１の計数値まで繰り返しカウントする第１のカウンタと、
前記第２の制御信号がアップ、ダウンを示すとき、入力されるクロックをうけて、アップカウント、ダウンカウントする第２のカウンタと、
前記第１、第２のカウンタのカウント出力を受け、前記カウント出力に基づき、前記第３の制御信号を出力するデコーダと、
を備えている、ことを特徴とする請求項７記載のクロックアンドデータリカバリ回路。
【請求項１２】
前記デコーダは、前記第１のカウンタの前記第１の計数値に対応するサイクル数の期間において、前記第４の制御信号のアップ信号又はダウン信号を、等間隔に、又は、等間隔に近づくように、出力する手段を備えている、ことを特徴とする請求項１０記載のクロックアンドデータリカバリ回路。
【請求項１３】
前記デコーダは、前記第１のカウンタの前記第１の計数値に対応するサイクル数の期間において、前記第３の制御信号のアップ信号又はダウン信号を、等間隔に、又は、等間隔に近づくように、出力する手段を備えている、ことを特徴とする請求項１１記載のクロックアンドデータリカバリ回路。
【請求項１４】
前記デコーダは、
前記第１、第２のカウンタのカウント出力を入力してデコードし、前記第４の制御信号としてアップ信号とダウン信号を出力し、
前記第２のカウンタのカウント値が正値のとき、前記第１のカウンタの前記第１の計数値に対応するサイクル数に対して、前記第２のカウンタのカウント値分、アップ信号を出力し、
前記第２のカウンタのカウント値が負値のとき、前記第１のカウンタの前記第１の計数値に対応するサイクル数に対して、前記第２のカウンタのカウント値分、ダウン信号を出力し、
前記第２のカウンタのカウント値が零値のとき、前記第１のカウンタの前記第１の計数値に対応するサイクル数に対して、アップ信号とダウン信号を出力しないように制御する手段を備えている、ことを特徴とする請求項１０記載のクロックアンドデータリカバリ回路。
【請求項１５】
前記デコーダは、
前記第１、第２のカウンタの出力を入力してデコードし、前記第３の制御信号として、アップ信号とダウン信号を出力し、
前記第２のカウンタのカウント値が正値のとき、前記第１のカウンタの値の第１の計数値に対応するサイクル数に対して、前記第２のカウンタのカウント値分、アップ信号を出力し、
前記第２のカウンタのカウント値が負値のとき、前記第１のカウンタの前記第１の計数値に対応するサイクル数に対して、前記第２のカウンタのカウント値分、ダウン信号を出力し、
前記第２のカウンタのカウント値が零値のとき、前記第１のカウンタの前記第１の計数値に対応するサイクル数に対して、アップ信号とダウン信号を出力しないように制御する手段を備えている、ことを特徴とする請求項１１記載のクロックアンドデータリカバリ回路。
【請求項１６】
前記混合器は、
前記第２の制御信号のアップ信号とダウン信号がともに非活性状態であるか、ともに活性状態のとき、前記第４の制御信号のアップ信号とダウン信号の値を前記第５の制御信号のアップ信号とダウン信号として出力し、
前記第４の制御信号のアップ信号とダウン信号がともに非活性状態であるか、ともに活性状態のとき、前記第２の制御信号のアップ信号とダウン信号の値を前記第５の制御信号のアップ信号とダウン信号として出力し、
前記第２及び第４の制御信号のアップ信号がともに活性状態のとき、所定クロック分連続で、前記第５の制御信号のアップ信号を活性状態にして出力し、
前記第２及び第４の制御信号のダウン信号がともに活性状態のとき、所定クロック分連続で前記第５の制御信号のダウン信号を活性状態として出力する、ことを特徴とする請求項６記載のクロックアンドデータリカバリ回路。
【請求項１７】
前記第２の制御信号のアップ信号と前記第４の制御信号のダウン信号がともに活性状態のとき、前記第５の制御信号のアップ信号とダウン信号を非活性状態にして出力し、
前記第２の制御信号のダウン信号と前記第４のアップ信号がともに活性状態であるとき、前記第５の制御信号のアップ信号とダウン信号を非活性状態として出力する、ことを特徴とする請求項１６記載のクロックアンドデータリカバリ回路。
【請求項１８】
前記混合器は、
前記第２の制御信号のアップ信号とダウン信号がともに非活性状態であるか、ともに活性状態のとき、前記第３の制御信号のアップ信号とダウン信号の値を前記第４の制御信号のアップ信号とダウン信号として出力し、
前記第３の制御信号のアップ信号とダウン信号がともに非活性状態であるか、ともに活性状態のとき、前記第２の制御信号のアップ信号とダウン信号の値を前記第４の制御信号のアップ信号とダウン信号として出力し、
前記第２及び第３の制御信号のアップ信号がともに活性状態のとき、所定クロック分連続で、前記第４の制御信号のアップ信号を活性状態にして出力し、
前記第２及び第３の制御信号のダウン信号がともに活性状態のとき、所定クロック分連続で前記第４の制御信号のダウン信号を活性状態として出力する、ことを特徴とする請求項７記載のクロックアンドデータリカバリ回路。
【請求項１９】
前記第２の制御信号のアップ信号と前記第３の制御信号のダウン信号がともに活性状態のとき、前記第４の制御信号のアップ信号とダウン信号を非活性状態にして出力し、
前記第２の制御信号のダウン信号と前記第３のアップ信号がともに活性状態であるとき、前記第４の制御信号のアップ信号とダウン信号を非活性状態として出力する、ことを特徴とする請求項１８記載のクロックアンドデータリカバリ回路。
【請求項２０】
前記位相検出器が、位相比較結果をシリアル・パラレル変換して出力する手段を備えている、ことを特徴とする請求項１、２、６、及び７のいずれか一に記載のクロックアンドデータリカバリ回路。
【請求項２１】
前記位相検出器が、
前記入力データ信号を、前記同期クロック信号によってサンプルする第１のサンプル回路と、
前記入力データ信号を、前記同期クロック信号の相補信号によってサンプルする第２のサンプル回路と、
前記第１のサンプル回路の出力を、前記同期クロック信号によってサンプルする第３のサンプル回路と、
前記第２のサンプル回路の出力を、前記同期クロック信号によってサンプルする第４のサンプル回路と、
前記第１のサンプル回路の出力と前記第４のサンプル回路の出力との一致を検出する第１の一致検出回路と、
前記第３のサンプル回路の出力と前記第４のサンプル回路の出力との一致を検出する第２の一致検出回路と、
を含む、ことを特徴とする請求項１、２、６、及び７のいずれか一に記載のクロックアンドデータリカバリ回路。
【請求項２２】
前記第１の一致検出回路の出力をシリアル・パラレル変換する第１のシリアル・パラレル変換回路と、
前記第２の一致検出回路の出力をシリアル・パラレル変換する第２のシリアル・パラレル変換回路と、
前記第１のシリアル・パラレル変換回路のパラレル出力を１本の出力に多重化する第１の論理回路と、
前記第２のシリアル・パラレル変換回路のパラレル出力を１本の出力に多重化する第２の論理回路と、
前記第１及び第２の論理回路の２つの出力のうちの第１の出力と第２の出力の反転信号とに基づき位相比較結果であるダウン信号を生成する第３の論理回路と、
前記第１及び第２の論理回路の出力の２つの出力のうちの第１の出力の反転信号と第２の出力とに基づき位相比較結果であるアップ信号を生成する第４の論理回路と、
を備えている、ことを特徴とする請求項２１記載のクロックアンドデータリカバリ回路。
【請求項２３】
前記位相検出器は、前記入力データ信号を、互いに異なる位相の複数相の同期クロックでサンプルする、第１群のサンプル回路と、
前記第１群のサンプル回路の出力を、前記複数相の同期クロックの一つでサンプルする、第２群のサンプル回路と、
前記第２群のサンプル回路からの複数の出力信号を入力し、前記複数の出力信号の値の変化点から、前記入力データ信号の前記同期クロックに対する位相の遅れ又は進み具合を判別し、アップ信号とダウン信号を出力するデコーダ回路と、
を備えている、ことを特徴とする請求項１、２、６、及び７のいずれか一に記載のクロックアンドデータリカバリ回路。
【請求項２４】
前記第１及び第２の積分器の各々は、
前記位相検出器からの位相比較結果がアップ、ダウンを示すとき、アップカウント、ダウンカウントし、
前記位相比較結果がアップを示すとき、カウント値が上限値にある場合、次のクロックで、前記第２、第３の制御信号としてアップ信号を出力してカウント値を初期値とし、
前記位相検出器からの位相比較結果がダウンを示すとき、カウント値が下限値にある場合、次のクロックで、前記第２、第３の制御信号としてダウン信号を出力してカウント値を初期値とする動作を行う、アップダウンカウンタを含む、ことを特徴とする請求項６記載のクロックアンドデータリカバリ回路。
【請求項２５】
前記積分器は、前記位相検出器からの位相比較結果がアップ、ダウンを示すとき、アップカウント、ダウンカウントし、
前記位相比較結果がアップを示すとき、カウント値が上限値にある場合、次のクロックで、前記第２の制御信号として、アップ信号を出力してカウント値を初期値とし、
前記位相検出器からの位相比較結果がダウンを示すとき、カウント値が下限値にある場合、次のクロックで、前記第２の制御信号としてダウン信号を出力してカウント値を初期値とする動作を行う、アップダウンカウンタを含む、ことを特徴とする請求項７記載のクロックアンドデータリカバリ回路。
【請求項２６】
前記位相補間器は、前記入力クロック信号の周期に対して所定の分解能を単位として、前記制御信号に基づき、前記出力クロック信号の位相を遅らせるか、又は前記出力クロック信号の位相を進ませるように制御する手段を備えている、ことを特徴とする請求項１、２、６、及び７のいずれか一に記載のクロックアンドデータリカバリ回路。
【請求項２７】
前記位相補間器には、前記入力クロック信号として、所定の周波数範囲で周波数が変動するスペクトラム拡散クロックが入力される、ことを特徴とする請求項２６記載のクロックアンドデータリカバリ回路。
【請求項２８】
前記位相補間器には、前記入力クロック信号として、予め定められた一定周波数のクロックが入力される、ことを特徴とする請求項２６記載のクロックアンドデータリカバリ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力データからクロック信号及びデータを生成するクロックアンドデータリカバリ回路に関する。
【０００２】
【従来の技術】
電子装置内のクロック発生器が単一の周波数を発生すると、該周波数と高調波で輻射が大きくなるため、周波数変調することで不要輻射のピークを低減し、ＥＭＩ（ｅｌｃｔｒｏｍａｇｎａｔｉｃ  ｉｎｔｅｒｆｅｒｅｎｃｅ）を低減するスペクトラム拡散クロック（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ）が用いられている。スペクトラム拡散クロックにより周波数変調されたシリアルデータからクロックを抽出する手法として、図１３に示すようなクロックアンドデータリカバリ回路が知られている（例えば非特許文献１参照）。
【０００３】
図１３を参照すると、位相検出器２０１と、積分器２０２と、位相補間器２０６で構成される位相追従ループのほか、積分器２０３、チャージポンプ２１４、ループフィルタ２１５、ＶＣＯ（電圧制御発振器）２１６、位相補間器２０６で構成される周波数追従ループを備え、スペクトラム拡散クロックにより周波数変調されたデータに同期クロックを追従させている。さらにＶＣＯ２１６の周波数初期化のため、位相周波数検出器２１１、チャージポンプ２１２、ループフィルタ２１５、ＶＣＯ２１６で構成される周波数初期化ループを備えている。
【０００４】
【非特許文献１】
“１．５Ｇｂｐｓ，  ５１５０  ｐｐｍ  Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  ＳｅｒＤｅｓ  ＰＨＹ  ｗｉｔｈ  ａ  ０．３ｍＷ，  １．５Ｇｂｐｓ  Ｌｅｖｅｌ  Ｄｅｔｅｃｔｏｒ  ｆｏｒ  Ｓｅｒｉａｌ  ＡＴＡ”，  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓ  ５−３  、Ｆｉｇ．１，Ｊｕｎｅ／２００２
【非特許文献２】
”Ａ  Ｓｅｍｉ−Ｄｉｇｉｔａｌ  ＤＬＬ  ｗｉｔｈ  Ｕｎｌｉｍｉｔｅｄ  Ｐｈａｓｅ  Ｓｈｉｆｔ  Ｃａｐａｂｉｌｉｔｙ  ａｎｄ  ０．０８−４００ＭＨｚ  Ｏｐｅｒａｔｉｎｇ  Ｒａｎｇｅ”  ，Ｆｉｇｕｒｅ４  ＩＳＳＣＣ  １９９７  ｐ．ｐ３３２−３３３
【非特許文献３】
”Ａ  ２Ｂ  Ｐａｒａｌｌｅｌ  １．２５Ｇｂ／ｓ  Ｉｎｔｅｒｃｏｎｎｅｃｔ  Ｉ／Ｏ  Ｉｎｔｅｒｆａｃｅ  ｗｉｔｈ  Ｓｅｌｆ−Ｃｏｎｆｉｇｕｒａｂｌｅ  Ｌｉｎｋ  ａｎｄ  Ｐｌｅｓｉｏｃｈｒｏｎｏｕｓ  Ｃｌｏｃｋｉｎｇ”，  Ｆｉｇｕｒｅ１０．３．５（ａ）  ＩＳＳＣＣ  １９９９  ｐ．ｐ１８０−１８１
【特許文献１】
特開２００１−１３６０６２号公報（第４、５頁、第１図）
【特許文献２】
特開２００２−１９０７２４号公報（第９、１０頁、第６、７、８、９図）
【０００５】
【発明が解決しようとする課題】
しかしながら、図１３における周波数追従ループを構成する積分器２０３、チャージポンプ２１４、ループフィルタ２１５、ＶＣＯ２１６を含まない構成のクロックアンドデータリカバリ回路は、スペクトラム拡散クロックで周波数変調されたシリアルデータの位相に追従することは、困難である。以下に説明する。位相検出器２０１、積分器２０２、位相補間器２０６から構成されるクロックアンドデータリカバリ回路は、位相補間器２０６の分解能を１／６４とし、積分器２０２を＋／−４までのアップダウンカウンタで構成した場合、１／（６４×４）＝０．３９％までの周波数差までしか追従できない。
【０００６】
一方、シリアルＡＴＡシステムでは、０．５％の周波数変調に追従することが要求されている。
【０００７】
また、チャージポンプ２１４、ループフィルタ２１５、ＶＣＯ２１６を含む周波数追従ループを持つクロックアンドデータリカバリ回路は、０．５％以上の周波数変調に追従するように構成することは可能であるが、多チャンネル構成としたとき、チップサイズ、消費電力が大となる。すなわち、チャージポンプ、ループフィルタ、ＶＣＯ（電圧制御発振器）を含む周波数追従ループを持つクロックアンドデータリカバリ回路は、多チャンネル構成としたとき、すべてのチャンネルに、チャージポンプ、ループフィルタ、ＶＣＯを含む周波数追従ループを具備することになり、チップサイズが増大する。そして、例えば１Ｇｂｐｓ以上の高速システムにおいてすべてのチャンネルに高速ＶＣＯを設けると、消費電力は増大する。
【０００８】
したがって、本発明の主たる目的は、回路規模が縮減し、チップサイズの低減、消費電流の低減を図りながら、周波数変調された入力データに追従することができるクロックアンドリカバリ回路を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決すべく、本発明者は鋭意研究した結果、制御信号に基づき、出力クロックの位相を調整する位相補間器を配し、周波数追従ループ内に位相比較結果に基づき、周波数追従用の制御信号を適宜生成するパターン発生器を設け、位相追従ループのアップ／ダウン信号と、周波数追従ループのパターン発生器からのアップ／ダウン信号を合成して位相補間器に制御信号として供給する構成とすることで、ＶＣＯを用いず、回路規模の縮減するクロックアンドデータリカバリ回路が実現できることを全く独自に見出した。すなわち、上記目的を達成する本発明の一つのアスペクトに係る装置は、入力データ信号と同期クロック信号の位相を比較する位相検出器と、入力クロック信号と制御信号とを入力し前記制御信号に基づき出力クロック信号の位相を可変させ、前記出力クロックを前記同期クロックとして前記位相検出器に供給する位相補間器と、を周波数追従ループと位相追従ループとで共有し、前記周波数追従ループには、前記位相検出器による位相比較結果に基づき、前記位相補間器からの出力クロック信号の位相を可変に設定する信号を生成して出力するパターン発生器が配設されており、前記位相追従ループでの位相検出結果と、前記周波数追従ループにおける前記パターン発生器の出力とに基づき、前記位相補間器への前記制御信号を生成する手段を備えている。
【００１０】
本発明の別のアスペクトに係る装置は、同期クロック信号とデータ信号の位相を比較し位相比較結果を出力する位相検出器と、入力クロック信号と制御信号を入力し出力クロック信号の位相を可変に調整する位相補間器と、を備え、前記位相検出器からの位相比較結果の積分値を入力し、前記位相補間器からの出力クロック信号の位相を可変に設定するための信号を生成して出力するパターン発生器を周波数追従ループに備え、前記位相検出器での位相比較結果の積分値に応じて前記位相補間器からの出力クロック信号の位相を制御する位相追従ループにおける前記積分値と、前記周波数追従ループにおける前記パターン発生器の出力とを混合した信号を生成する混合器を備え、前記混合器で生成された信号は、前記位相補間器に前記制御信号として供給され、前記位相補間器からの前記出力クロック信号が、前記同期クロック信号として前記位相検出器に帰還入力される。
【００１１】
本発明において、前記位相追従ループと前記周波数追従ループが、前記位相検出器での位相比較結果を積分する１つの積分器を共有する構成としてもよい。
本発明において、前記混合器は、前記位相追従ループと前記周波数追従ループのうち一方が安定状態を示しているときは、他方のループでの位相比較結果に基づき、前記位相補間器の出力クロック信号の位相を調整する制御信号を出力する構成としてもよい。
【００１２】
本発明において、前記混合器は、前記位相追従ループでの位相比較結果と、前記周波数追従ループでの前記パターン発生器の出力とが、ともにアップを示す場合、所定のクロック分連続して、前記位相補間器の出力クロック信号の位相を進める制御信号を出力し、前記位相追従ループでの位相比較結果と、前記周波数追従ループでの前記パターン発生器の出力とが、ともにダウンを示す場合、所定のクロック分連続して、前記位相補間器の出力クロック信号の位相を遅らせる制御信号を出力する手段を備えた構成としてもよい。
【００１３】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明の好ましい一実施形態に係る装置は、データ信号と同期クロック信号とを入力し二つの入力信号の位相の遅れや進みを検出し検出結果に従い第１の制御信号（ＵＰ１／ＤＯＷＮ１）を出力する位相検出器（１０１）と、位相検出器（１０１）から出力される第１の制御信号を積分し、第２の制御信号（ＵＰ２／ＤＯＷＮ２）を出力する第１の積分器（１０２）と、位相検出器（１０１）から出力される第１の制御信号（ＵＰ１／ＤＯＷＮ１）を積分し第３の制御信号を出力する第２の積分器（１０３）と、第２の積分器（１０３）からの第３の制御信号（ＵＰ３／ＤＯＷＮ３）を入力し、第４の制御信号を出力するパターン発生器（１０４）と、第１の積分器（１０２）からの第２の制御信号（ＵＰ２／ＤＯＷＮ２）と、パターン発生器（１０４）からの第４の制御信号（ＵＰ４／ＤＯＷＮ４）とを入力し、第５の制御信号（ＵＰ５／ＤＯＷＮ５）を生成して出力する混合器（１０５）と、混合器（１０５）からの第５の制御信号（ＵＰ５／ＤＯＷＮ５）に基づき、入力されるクロック信号の位相を補間し出力クロックの位相を調整する位相補間器（１０６）と、を備え、位相補間器（１０６）から出力されるクロック信号は、同期クロックとして位相検出器（１０１）に帰還入力される。位相補間器（１０６）に入力されるクロック信号として、例えばスペクトラム拡散クロックが入力される構成としてもよいし、あるいは、一定周波数のクロックが入力される構成としてもよい。かかる構成の本実施形態によれば、例えば、シリアルＡＴＡで規定される０．５％以上のスペクトラム拡散クロックにより周波数変調されたシリアルデータに対応するクロックアンドデータリカバリ回路をＶＣＯを用いず、位相補間器の制御で実現している。以下実施例に即して説明する。
【００１４】
【実施例】
図１は、本発明の一実施例の構成を示す図である。図１を参照すると、入力データと同期クロックとを入力し、位相の遅れや進みを検出し、位相比較結果を示す制御信号ＵＰ１／ＤＯＷＮ１（アップ１／ダウン１）を出力する位相検出器１０１と、位相検出器１０１の出力を積分し制御信号ＵＰ２／ＤＯＷＮ２（アップ２／ダウン２）を出力する積分器１０２と、位相検出器１０１からの制御信号ＵＰ１／ＤＯＷＮ１を積分し制御信号ＵＰ３／ＤＯＷＮ３（アップ３／ダウン３）を出力する積分器１０３と、積分器１０３からの制御信号ＵＰ３／ＤＯＷＮ３を入力し制御信号ＵＰ４／ＤＯＷＮ４（アップ４／ダウン４）を出力するパターン発生器１０４と、積分器１０２からの制御信号ＵＰ２／ＤＯＷＮ２と、パターン発生器１０４からの出力信号ＵＰ４／ＤＯＷＮ４を入力し、制御信号ＵＰ５／ＤＯＷＮ５（アップ５／ダウン５）を出力する混合器１０５と、混合器１０５からの信号ＵＰ５／ＤＯＷＮ５に基づき、入力されるクロック信号の位相を補間する位相補間器１０６を備え、位相補間器１０６の出力は、位相検出器１０１に帰還入力される。位相補間器（１０６）に入力されるクロック信号として、図示されないスペクトラム拡散クロック発生回路（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）で生成されたスペクトラム拡散クロック（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ）を入力してもよいし、あるいは、図示されない逓倍ＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）等で生成された一定周波数のクロックを入力してもよい。
【００１５】
本実施例においては、同期クロックと入力データの位相比較結果に応じて位相補間器１０６の位相を制御する位相追従ループを有し、ほぼ一定の時間間隔で、位相補間器１０６の位相を動かす制御信号を生成するパターン発生器１０４と、同期クロックと入力データの位相比較結果の積分によりパターン発生器１０４の出力信号の発生間隔を制御する積分器１０３とを周波数追従ループに備え、０．５％以上のスペクトラム拡散クロックにより周波数変調されたシリアルデータに対応するクロックアンドデータリカバリ回路を、ＶＣＯを用いることなく、位相補間器１０６の制御によって実現している。
【００１６】
本実施例によれば、ＥＭＩ対策のため、スペクトラム拡散クロックで周波数変調されたシリアルデータから、該データに同期したクロックを再生することができ、また多チャンネル構成の場合、ＶＣＯを各チャンネルに対して持つ必要がなく、共通ブロックのクロック発生源（ＰＬＬ、シンセサイザ）から、各チャンネルにクロックを供給することができるため、消費電力の低減、チップサイズの縮減に貢献する。
【００１７】
図１に示した実施例の動作について概略を説明する。位相検出器１０１により、入力データと同期クロックの位相を比較し、同期クロックが入力クロックよりも遅れているか、進んでいるかを示す制御信号ＵＰ１／ＤＯＷＮ１信号が出力される。
【００１８】
ＵＰ１／ＤＯＷＮ１信号は、積分器１０２により平均化され、ＵＰ２／ＤＯＷＮ２信号が出力され、混合器１０５を通して、位相補間器１０６でクロックの位相を補正し、同期クロックの位相が入力データの位相に近づくように位相制御が行われる。積分器１０２、１０３は、位相検出器１０１からのＵＰ１信号を受けてアップカウントし、ＤＯＷＮ１信号を受けてダウンカウントするアップダウンカウンタよりなる。
【００１９】
位相検出器１０１に入力されるデータのデータレートと同期クロックの周波数とが等しいときには、両者の位相の合わせ込みを行う、位相追従ループが機能するだけでよい。
【００２０】
位相検出器１０１に入力される入力データのデータレートと同期クロックの周波数が異なるとき、周波数追従ループが動作する。入力データのデータレートが同期クロックの周波数よりも遅くなると、位相検出器１０１はＤＯＷＮ１信号を活性化し、積分器１０２は、ＤＯＷＮ１信号を積分したＤＯＷＮ２信号を生成し、位相補間器１０６からの出力クロック（同期クロック）の位相を遅らせる。
【００２１】
同期クロックの位相を遅らせても、まだ位相検出器１０１に入力される入力データのデータレートが同期クロックに追いつかないような周波数差となると、位相検出器１０１の出力は、ＤＯＷＮ１信号が続き（複数クロックサイクル分ＤＯＷＮ１は論理１とされる）、積分器１０３はＤＯＷＮ３信号を出力する。ＤＯＷＮ３信号を受けて、パターン発生器１０４は、周波数補正のために、ＤＯＷＮ４信号を発生する（アクティブとする）。
【００２２】
パターン発生器１０４は、積分器１０３からのＤＯＷＮ３信号が連続すると、ＤＯＷＮ４信号の発生頻度が多くなるような制御動作を行う。
【００２３】
パターン発生器１０４からのＤＯＷＮ４信号と、積分器１０２からのＤＯＷＮ２信号は混合器１０５に入力され、混合器１０５は、ＤＯＷＮ４信号とＤＯＷＮ２信号に基づき、位相補間器１０６でのクロックの位相を補正するための信号ＤＯＷＮ５信号を発生する。
【００２４】
入力データのデータレートが低く、ＤＯＷＮ１、ＤＯＷＮ３信号の出力が何サイクルにもわたって続くと、ＤＯＷＮ４、ＤＯＷＮ５信号の発生頻度が高くなり、位相補間器１０６から出力される同期クロックの遅延量が増大し、このため、周波数が低くなる。そして、同期クロックの周波数と入力データのデータレートがほぼ等しくなったところで、位相検出器１０１からのＵＰ１信号とＤＯＷＮ１信号の発生頻度がほぼバランスし、積分器１０３からのＵＰ３／ＤＯＷＮ３が発生しなくなり、安定状態となる。
【００２５】
一方、位相検出器１０１に入力されるデータのデータレートが高く、ＵＰ１、ＵＰ３信号が続くと、ＵＰ４、ＵＰ５信号の発生頻度が高くなり、実質的に位相補間器１０６から出力される同期クロックの周波数が高くなる。そして、位相検出器１０１に入力される同期クロックの周波数と入力データのデータレートがほぼ等しくなったところで、位相検出器１０１からのＵＰ１とＤＯＷＮ１信号がほぼバランスし、積分器１０３からのＵＰ３／ＤＯＷＮ３信号が発生しなくなり、安定状態となる。
【００２６】
パターン発生器１０４は、後述されるように、クロック毎に、０からＭまでの値を繰り返しカウントするカウンタと、積分器１０３からのＵＰ３／ＤＯＷＮ３信号により、＋Ｎ／−Ｎの範囲で値を増減するアップダウンカウンタと、デコーダから構成される。
【００２７】
以下、各構成要素について説明する。
【００２８】
図２は、位相検出器１０１の構成の一例を示す図である。１．５ＧＨｚの２相クロックで１．５Ｇｂｐｓのデータを受信する場合の構成の一例が示されている。図２を参照すると、位相検出器１０１は、入力データをデータ入力端子に入力し、同期クロック信号ＣＬＫ１をクロック端子に受ける第１のフリップフロップ（ＦＦ１）１１１（エッジトリガーのフリップフロップ）と、該入力データをデータ入力端子に入力し、同期クロック信号ＣＬＫ１と逆相のクロック信号ＣＬＫ３をクロック端子に受ける第２のフリップフロップ（ＦＦ３）１１２と、第１のフリップフロップ１１１の出力ｑ１をデータ入力端子に入力し、クロック信号ＣＬＫ１をクロック端子に受ける第３のフリップフロップ（ＦＦ１１）１１３と、第２のフリップフロップ１１２の出力ｑ３をデータ入力端子に入力し、クロック信号ＣＬＫ１をクロック端子に受けるラッチ１１４（スルーラッチ）と、第１のフリップフロップ（ＦＦ１）１１１の出力ｑ１と、ラッチ１１４の出力ｑ３１を入力とする第１の排他的論理和回路（ＸＯＲ）１１５と、第３のフリップフロップ（ＦＦ１１）１１３の出力ｑ１１と、ラッチ１１４の出力ｑ３１を入力とする第２の排他的論理和回路（ＸＯＲ）１１６と、第１、第２の排他的論理和回路（ＸＯＲ）１１５、１１６の出力をそれぞれシリアル入力してパラレル出力する第１、第２のデマルチプレクサ（ＤＥＭＵＸ回路）１１７、１１８と、第１、第２のデマルチプレクサ１１７出力の論理和をとる第１のＯＲ回路１１９と、第２のデマルチプレクサ１１８の出力の論理和をとる第２のＯＲ回路１２０と、第１のＯＲ回路１１９の出力と、第２のＯＲ回路１２０の出力のインバータ１２２による反転出力の論理積をとる第１のＡＮＤ回路１２３と、第２のＯＲ回路１２０の出力と、第１のＯＲ回路１１９の出力のインバータ１２１による反転出力の論理積をとる第２のＡＮＤ回路１２４とを備えている。第１のフリップフロップ（ＦＦ１）１１１の出力ｑ１は同期化データとして出力される。
【００２９】
図３及び図４は、図２に示した位相検出器１０１のタイミング動作の例を示すタイミング図である。図３には、入力データが同期クロックよりも位相が進んでいる場合、図４には、入力データが同期クロックよりも位相が遅れている場合が示されている。
【００３０】
図３に示すように、入力データの変化タイミングがＣＬＫ１の立ち上がりとＣＬＫ３の立ち上がりの間にあれば、第１の制御信号のアップ信号ｕｐ１は論理１（ｈｉｇｈレベル）、ダウン信号ｄｏｗｎ１は論理０（ｌｏｗレベル）となる。
【００３１】
また図４に示すように、入力データの変化タイミングがＣＬＫ３の立ち上がりとＣＬＫ１の立ち上がりの間にあれば、第１の制御信号のアップ信号ｕｐ１は論理０（ｌｏｗ）、ダウン信号ｄｏｗｎ１は論理１（ｈｉｇｈ）となる。
【００３２】
シリアルパラレル変換を行う第１、第２のＤＥＭＵＸ回路１１７、１１８は、位相検出器１０１の後段に配置される積分器１０２、１０３、パターン発生器１０４、混合器１０５を、クロック信号ＣＬＫ１の周波数より遅いクロックで動作させるために設けられている。積分器１０２、１０３、パターン発生器１０４、混合器１０５をクロックＣＬＫ１と同じ周波数で動作させる場合には、ＤＥＭＵＸ回路１１７、１１８は不要である。なお、位相比較回路からの位相差信号（アップ信号とダウン信号）をシリアルパラレル変換回路（ＤＥＭＵＸ回路）に入力し、位相差信号の速度を低下させることで、動作速度を向上させたＰＬＬ回路が知られている（例えば特許文献１参照）。
【００３３】
図５は、位相検出器１０１の別の構成例を示す図である。図５に示す構成は、例えば１．５ＧＨｚの４相クロックで３Ｇｂｐｓのデータを受信する場合に適用される。
【００３４】
入力データと４相クロックＣＬＫ１〜ＣＬＫ４（４相の同期化クロック）を、データ入力端子とクロック入力端子にそれぞれ入力する４つのフリップフロップ１３１〜１３４を備え、フリップフロップ１３１、１３２の出力ｑ１、ｑ２をクロックＣＬＫ１でサンプルするフリップフロップ１３５、１３６と、フリップフロップ１３３、１３４の出力ｑ３、ｑ４をクロックＣＬＫ１でサンプルするラッチ１３７、１３８と、フリップフロップ１３５、１３６と、ラッチ１３７、１３８の出力ｑ１１、ｑ２１、ｑ３１、ｑ４１を入力してデコードしアップ信号ｕｐ１、ダウン信号ｄｏｗｎ１を出力する。
【００３５】
図６は、図５に示した位相検出器１０１の動作の一例を示すタイミング図である。入力データを４つのフリップフロップ１３１〜１３４にて９０度づつ位相がずれた４相クロックＣＬＫ１〜ＣＬＫ４の立ち上がりエッジでサンプルし、それぞれのサンプル結果を、クロックＣＬＫ１で、フリップフロップ１３５、１３６、ラッチ１３７、１３８がサンプルし、サンプル結果を入力するデコーダ１３９は、隣合うサンプル信号が互いに異なる場合、当該クロックを入力データの遷移タイミングとし、入力データの位相の遅れ、進みを判断し、アップ信号、ダウン信号を出力する。なお、ｑ１、ｑ３１は、差動の同期化データとして出力される。
【００３６】
入力データの遷移のタイミングが、
・第１相クロックＣＬＫ１の立ち上がりと第２相クロックＣＬＫ２の立ち上がりの間、もしくは、
・第３相クロックＣＬＫ３の立ち上がりと第４相クロックＣＬＫ４の立ち上がりの間にある場合、第１の制御信号のアップ信号ｕｐ１を論理１とする。
入力データの遷移のタイミングが、
・第２相クロックＣＬＫ２の立ち上がりと第３相クロックＣＬＫ３の立ち上がりの間、もしくは、
・第４相クロックＣＬＫ４の立ち上がりと第１相クロックＣＬＫ１の立ち上がりの間にある場合、第１の制御信号のダウン信号ｄｏｗｎ１を論理１とする。
【００３７】
図２に示した構成例と同様に、デコーダ１３９内に、ＤＥＭＵＸ回路（不図示）を具備することで、後段の回路を、クロック信号ＣＬＫ１よりも低い周波数で動作させることができる。
【００３８】
次に、図１の積分器１０２、積分器１０３について説明する。積分器１０２、積分器１０３は、位相検出器１０１からのアップ信号ｕｐ１が論理１のときカウント値を増加し、ダウン信号ｄｏｗｎ１が論理１の時、カウント値を減少させるアップダウンカウンタが用いられる。
【００３９】
図２に示すように、位相検出器１０１内にＤＥＭＵＸ回路（１シリアル２パラレル出力）１１７、１１８を具備したことにより、積分器１０２、積分器１０３に用いられるアップダウンカウンタ（不図示）に供給されるクロックは、位相検出器１０１に入力される同期クロックの１／２の周波数となる。
【００４０】
積分器１０３は、カウント値が「６３」で、入力される第１の制御信号のアップ信号ＵＰ１＝１のとき、次のクロックで、第３の制御信号のアップ信号ＵＰ３＝１を出力してカウント値が「０」となり（自動クリアする）、カウント値が「−６３」で、入力される第１の制御信号のダウン信号ＤＯＷＮ１＝１のとき、次のクロックで、第３の制御信号のダウン信号ＤＯＷＮ３＝１を出力してカウント値を「０」に自動クリアにする。
【００４１】
積分器１０２は、カウント値が「４」で、入力される第１の制御信号のアップ信号ＵＰ１＝１のとき、次のクロックで第２の制御信号のアップ信号ＵＰ２＝１を出力してカウント値を「０」とし、カウント値が「−４」で、入力される第１の制御信号のダウン信号ＤＯＷＮ１＝１のとき、次のクロックで第２の制御信号のダウン信号ＤＯＷＮ２＝１を出力してカウント値を「０」に自動クリアする。
【００４２】
次に、図１のパターン発生器１０４の一具体例について説明する。図７は、パターン発生器１０４の構成の一例を示す図である。図７を参照すると、パターン発生器１０４は、クロック（同期クロック）を入力とするカウンタ１４１と、積分器１０３からの第３の制御信号ＵＰ３／ＤＯＷＮ３を入力し、クロック（同期クロック）を入力してアップカウント又はダウンカウントするアップダウンカウンタ１４２と、カウンタ１４１及び１４２のそれぞれのカウント値を入力してデコードし、第４の制御信号ＵＰ４／ＤＯＷＮ４を出力するデコーダ１４３を備えている。
【００４３】
パターン発生器１０４のパターン長は、位相追従ループ用の積分器１０２で用いられるアップダウンカウンタの最大値より大きくすることが好ましい。この実施例では、パターン長は「１０」としている。
【００４４】
カウンタ１４１は、パターン長「１０」に対応して、クロックごとに「０」から「９」までを、繰り返し（巡回的に）、カウントする。
【００４５】
アップダウンカウンタ１４２は、値が「−１０」から「＋１０」までの範囲で、アップ信号ＵＰ３＝１のときは、カウント値を増加し（すなわちアップカウントし）、ダウン信号ＤＯＷＮ３＝１の時はカウント値を減少する（すなわち、ダウンカウントする）。
【００４６】
図８は、図７のデコーダ１４３の構成・動作を説明するための真理値表である。図８には、入力されるアップダウンカウンタ１４２とカウンタ１４１の値に対して、デコーダ１４３の出力値（ＵＰ４とＤＯＷＮ４）の一例が示されている。図８において、「−１」はＤＯＷＮ４＝論理１、「＋１」はＵＰ４＝論理１、「０」はＤＯＷＮ４＝論理０、ＵＰ４＝論理０を表している。
【００４７】
図８に示すように、デコーダ１４３は、
・アップダウンカウンタ１４２のカウント値が「０」の時は、第４の制御信号のアップ／ダウン信号ＵＰ４／ＤＯＷＮ４をともに論理０とし、
・アップダウンカウンタ１４２のカウント値が「＋ｎ」の時は、パターン長に対応する１０クロックに、例えばｎ回、ＵＰ４信号を論理１とし、
・アップダウンカウンタ１５２のカウント値が「−ｎ」の時は、１０クロックにつき、ｎ回、ＤＯＷＮ４信号を論理１として出力する、
構成とされている。
【００４８】
また、デコーダ１４３は、
・アップダウンカウンタ１４２のカウント値が「＋１」の時は、カウンタ１４１のカウント値が「５」の時に、ＵＰ４信号が論理１、
・アップダウンカウンタ１４２のカウント値が「＋２」の時は、カウンタ１４１のカウント値が「３」か「８」の時にＵＰ４信号が論理１、
・アップダウンカウンタ１４２のカウント値が「＋３」の時は、カウンタ１４１の値が「２」、「５」、「８」の時に、ＵＰ４信号が論理１、
となるようにしている。
【００４９】
上記したように、デコーダ１４３から出力されるＵＰ４、ＤＯＷＮ４信号は、パターン長（１０クロックサイクル）あたり、ほぼ等間隔になるように設定されている。
【００５０】
次に、図１の混合器１０５について説明する。図９は、混合器１０５の論理構成を説明するための表である。図９に示すように、
・第２の制御信号のＵＰ２、ＤＯＷＮ２がともに論理０であるか、ともに論理１のとき、第４の制御信号ＵＰ４、ＤＯＷＮ４の値を、第５の制御信号ＵＰ５、ＤＯＷＮ５として出力する。
・第４の制御信号ＵＰ４、ＤＯＷＮ４がともに論理０であるか、ともに論理１のとき、第２の制御信号ＵＰ２、ＤＯＷＮ２の値を、第５の制御信号ＵＰ５、ＤＯＷＮ５として出力する。
・第２の制御信号ＵＰ２、ＤＯＷＮ２、第４の制御信号ＵＰ４、ＤＯＷＮ４がともに論理１のとき、第５の制御信号ＵＰ５、ＤＯＷＮ５として論理０を出力する。
・第２の制御信号のアップ信号ＵＰ２と、第４の制御信号のアップ信号ＵＰ４がともに論理１のとき、例えば２クロック分連続で、第５の制御信号のアップ信号ＵＰ５を論理１として出力する。
・第２の制御信号のダウン信号ＤＯＷＮ２と、第４の制御信号のダウン信号ＤＯＷＮ４がともに論理１のとき、例えば２クロック分連続で、第５の制御信号のダウン信号ＤＯＷＮ５を論理１として出力する。
【００５１】
・第２の制御信号のアップ信号ＵＰ２と第４の制御信号のダウン信号ＤＯＷＮ４がともに論理１であるとき、第５の制御信号ＵＰ５、ＤＯＷＮ５として論理０を出力する。
・第２の制御信号のダウン信号ＤＯＷＮ２と第４の制御信号のアップ信号ＵＰ４がともに論理１であるとき、第５の制御信号ＵＰ５、ＤＯＷＮ５として論理０を出力するようにしている。
【００５２】
次に、図１の位相補間器１０６（「位相インタポレータ」ともいう）について説明する。図１の位相補間器１０６には、９０度の位相差を持つ４相のクロックを入力し、これらを混合し、第５の制御信号ＵＰ５／ＤＯＷＮ５によって、混合の割合を変えることによって、出力クロックの位相を変えている。位相変化の分解能は、１クロック周期Ｔｏの６４分の１としている。入力される第５の制御信号のうちアップ信号ＵＰ５が論理１のとき、位相補間器１０６の出力である同期クロックは瞬間的にクロックの周期が、６４分の１短くなって、位相が進み、逆に、ダウン信号ＤＯＷＮ５が論理１のときは、位相補間器１０６の出力である同期クロックは瞬間的にクロックの周期が６４分の１長くなって位相が遅れる。
【００５３】
入力クロックの位相をブレンドする回路としては、公知の回路が用いられる（例えば上記非特許文献２、３、及び特許文献２）。
【００５４】
図１１は、上記非特許文献２に開示されている位相補間器（インタポレータ）の構成を示す図である。図１１を参照すると、この位相インタポレータは、ソースが共通接続されて第１の定電流源ＣＳ１に接続され、ゲートにクロックＩＮ１、ＩＮ１Ｂを差動で受け、出力対がそれぞれ第１の負荷の一端（並列接続されたＰＭＯＳトランジスタＭＰ６１、ＭＰ６２の共通ドレイン）と第２の負荷の一端（並列接続されたＰＭＯＳトランジスタＭＰ６３、ＭＰ６４の共通ドレイン）に接続され第１の差動対をなすＮＭＯＳトランジスタＭＮ６１、ＭＮ６２と、ソースが共通接続されて第２の定電流源ＣＳ２に接続され、ゲートにクロックＩＮ２、ＩＮ２Ｂを差動で受け出力対がそれぞれ第１の負荷の一端（ＭＰ６１、ＭＰ６２の共通ドレイン）と第２の負荷の一端（ＭＰ６３、ＭＰ６４の共通ドレイン）に接続され第２の差動対をなすＮＭＯＳトランジスタＭＮ６３、ＭＮ６４と、を備え、第１、第２の差動対の共通接続された出力対から、二つの入力クロックの重み付き和の位相の出力ＯＵＴ、ＯＵＴＢを出力する。この位相インターポレータは、デジタル重みコードｉｃｔｌ（位相分解能Ｎに対応してＮビットｂ［０］〜ｂ［Ｎ−１］、なお、上記非特許文献２では１６ビットｂ［０］〜ｂ［１５］とされている）が第１、第２の定電流源ＣＳ１、ＣＳ２に供給されており、第１、第２の定電流源ＣＳ１、ＣＳ２の電流値を可変させ（Ｎビットｂ［０］〜ｂ［Ｎ−１］をゲート端子に入力するＮＭＯＳトランジスタＭＮ６Ａ１〜ＭＮ６ＡＮのオン、オフで定電流源ＭＮ６Ｂ１〜ＭＮ６ＢＮの個数が選択され電流値が可変される）、出力クロックの位相に変換している。なお、図１１では、定電流源ＭＮ６Ｂ１〜ＭＮ６ＢＮの電流値は同一としている。
【００５５】
この場合、図１の混合器１０５からのＵＰ５、ＤＯＷＮ５の信号に基づき、位相補間器１０６は、出力デジタル重みコードｉｃｔｌ（サーモメータ符号）を生成して出力する。なお、能動負荷ＭＰ６１とＭＰ６２、ＭＰ６３とＭＰ６４をそれぞれ抵抗で置き換えてもよい。
【００５６】
あるいは、位相補間器１０６として、上記特許文献２等に開示されている位相インタポレータを用いてもよい。図１２にその一例を示す。図１２に示す位相インタポレータは、入力ＩＮ１、ＩＮ２に入力される信号の位相差を、制御信号Ｓ［０］〜Ｓ［Ｎ−１］（ＳＢ［０］〜ＳＢ［Ｎ−１］はＳ［０］〜Ｓ［Ｎ−１］の反転信号）で規定される内分比で内分した位相量に対応する遅延を有する出力クロックを端子ＯＵＴから出力する。すなわち、入力ＩＮ１とＩＮ２の立ち上がりエッジの位相差の内分比を可変に設定することで、出力クロックの位相を可変させる。図１２に示したインタポレータの回路動作の概略を説明すると、入力ＩＮ１とＩＮ２の信号がｌｏｗレベルのとき、ＯＲ回路５１の出力をゲートに入力とするＰＭＯＳトランジスタＭＰ５１を介して、ノードＮ５１が充電され、入力ＩＮ１の立ち上がり時に、ゲートに制御信号Ｓ［０］〜Ｓ［Ｎ−１］が入力されるＮＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうち制御信号がｈｉｇｈレベルとされオン状態のｎ個のＮＭＯＳトランジスタのパスを介してノードＮ５１の容量の蓄積電荷が一部放電され、入力ＩＮ１に遅れて入力ＩＮ２の立ち上がり時に、ゲートに制御信号ＳＢ［０］〜ＳＢ［Ｎ−１］が入力されるＮＭＯＳトランジスタＭＮ４１〜ＭＮ４Ｎのうち制御信号がｈｉｇｈレベルとされオン状態の（Ｎ−ｎ）個のＮＭＯＳトランジスタのパスと、ＮＭＯＳトランジスタＭＮ３１〜ＭＮ３Ｎのうちオン状態のｎ個のＮＭＯＳトランジスタの計Ｎ本パスとを介してノードＮ５１の容量の蓄積電荷が放電され、ノードＮ５１の電圧が閾値を下回ったときにインバータＩＮＶ５１の出力がｌｏｗレベルからｈｉｇｈレベルに立ち上がる。これにより、入力ＩＮ１とＩＮ２の位相差ＴのＮ分割を単位（Ｔ／Ｎ）として、出力クロックの位相が可変に設定される。なお、Ｓ［０］〜Ｓ［Ｎ−１］にはサーモメター符号が入力される。
【００５７】
上記した本実施例によれば、１．５ＧＨｚのクロックに対して１／６４の分解能を持つ位相補間器１０６を用い、また、位相検出器１０１に１：２のＤＥＭＵＸ回路１１７、１１８を含めることにより、パターン発生器１０４は、７５０ＭＨｚのクロックで動作する。
【００５８】
この場合、パターン発生器１０４から出力される第４の制御信号において、常に、ＵＰ４＝１となる時が、位相補間器１０６の出力である同期クロックの周波数が最も高くなる。この時、１．５ＧＨｚの２クロックに１回位相が、１／６４進むので、同期クロックの周波数は１．５ＧＨｚより、１／（２×６４）＝０．７８１２５％高くなる。
【００５９】
逆に、パターン発生器１０４から出力される第４の制御信号において、常にＤＯＷＮ４＝１となる時が、同期クロックの周波数が最も低くなり、その周波数は１．５ＧＨｚより、０．７８１２５％低くなる。
【００６０】
よって、本実施例によれば、±０．７８１２５％のＳＳＣ（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ）変調に追従することができる。
【００６１】
また、本発明のクロックアンドデータリカバリ回路は、ＶＣＯを含む従来の回路と比較して、各チャネルの消費電力が、およそ６ｍＷ低くなり、また面積を、１０％程度小さくすることができる。
【００６２】
次に、本発明の第２の実施例について説明する。図１０は、本発明の第２の実施例の構成を示す図である。図１０を参照すると、本実施例は、図１の２つの積分器１０２、１０３を一つとしている。すなわち、位相追従ループと周波数追従ループで積分器１０２を兼用している。パターン発生器１０４は、積分器１０２からの第２の制御信号ＵＰ２／ＤＯＷＮ２を入力して、第４の制御信号ＵＰ４／ＤＯＷＮ４を出力する。これ以外の構成は、前記実施例と同様とされる。
【００６３】
１つの積分器１０２とした場合、パターン発生器１０４のパターン長は、好ましくは、前記第１の実施例の場合よりも、長く設定される。本実施例では、パターン長を、「１２８」としている。パターン発生器１０４のカウンタ１４１（図７参照）は、パターン長「１２８」に対応して、クロックごとに「０」から「１２７」までを、繰り返し（巡回的に）、カウントする。
【００６４】
以上、本発明を上記実施例に即して説明したが、本発明は、上記実施例の構成にのみ限定されるものでなく、特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【００６５】
【発明の効果】
以上説明したように、本発明によれば、位相追従ループでの位相検出結果と、周波数追従ループにおけるパターン発生器の出力とに基づき、位相補間器への制御信号を生成する構成としており、ＶＣＯを具備することなく、周波数変調された入力データに追従することを可能とし、回路規模の縮減し、チップサイズの低減、消費電流の低減を図ることができる。
【００６６】
また、本発明によれば位相検出器において位相検出信号をシリアルパラレル変換することで、後段の回路の動作速度の低減を可能とし、回路の高速化に対応可能としている。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例における位相検出器の構成の一例を示す図である。
【図３】図２の位相検出器の動作の一例を模式的に示すタイミング図である。
【図４】図２の位相検出器の動作の別の例を模式的に示すタイミング図である。
【図５】本発明の一実施例における位相検出器の別の構成例を示す図である。
【図６】図５の位相検出器の動作の一例を模式的に示すタイミング図である。
【図７】本発明の一実施例におけるパターン発生器の構成を示す図である。
【図８】本発明の一実施例におけるパターン発生器のデコーダの構成・動作を表形式で示す図である。
【図９】本発明の一実施例における混合器の構成・動作を説明するための図である。
【図１０】本発明の別の実施例の構成を示す図である。
【図１１】本発明の一実施例で用いられる位相補間器の構成の一例を示す図である。
【図１２】本発明の一実施例で用いられる位相補間器の別の構成例を示す図である。
【図１３】従来のクロックアンドデータリカバリ回路の構成を示す図である。
【符号の説明】
１０１  位相検出器
１０２、１０３  積分器
１０４  パターン発生器
１０５  混合器
１０６  位相補間器
１１１〜１１３、１３１〜１３６  フリップフロップ
１１４、１３７、１３８  ラッチ
１１５、１１６  ＸＯＲ回路
１１７、１１８  ＤＥＭＵＸ回路
１１９、１２０  ＯＲ回路
１２１、１２２  インバータ
１２３、１２４  ＡＮＤ回路
１３９  デコーダ
１４１  カウンタ
１４２  アップダウンカウンタ
１４３  デコーダ
２０１  位相検出器
２０２、２０３  積分器
２０６  位相補間器
２１１  位相周波数検出器
２１２、２１４  チャージポンプ
２１５  ループフィルタ
２１６  ＶＣＯ
【図１】
2005005999.tif 000003
【図２】
2005005999.tif 000004
【図３】
2005005999.tif 000005
【図４】
2005005999.tif 000006
【図５】
2005005999.tif 000007
【図６】
2005005999.tif 000008
【図７】
2005005999.tif 000009
【図８】
2005005999.tif 000010
【図９】
2005005999.tif 000011
【図１０】
2005005999.tif 000012
【図１１】
2005005999.tif 000013
【図１２】
2005005999.tif 000014
【図１３】
2005005999.tif 000015