(57)【要約】【課題】９０ｎｍ世代以降の微細化が進んだ不揮発性半導体記憶装置において、隣接する浮遊ゲート間の静電容量を低減し、隣接するメモリセル間の干渉によるしきい値変化を低減することのできる技術を提供する。【解決手段】メモリセルの浮遊ゲート３の形状を凸型とし、浮遊ゲート３の制御ゲート４と第２絶縁膜８を介している部分を浮遊ゲート３の低部よりも小さい寸法とすることにより、浮遊ゲート３と制御ゲート４との間の面積は充分確保しつつ、隣接するワード線ＷＬ下の浮遊ゲート３間での対向面積を低減させて、浮遊ゲート３と制御ゲート４との間の容量結合比を確保したまま、隣接する浮遊ゲート３間の対向面積を低減してしきい値変動の影響を低減する。【選択図】図２
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【特許請求の範囲】
【請求項１】
シリコン基板に形成された第１導電型のウェルと、前記シリコン基板上に第１絶縁膜を介して前記シリコン基板に平行でかつ第１方向に垂直な第２方向に等間隔で並ぶ複数の第１ゲートと、前記第１ゲートを覆う第２絶縁膜を介して形成された前記第１方向に延在する第２ゲートとを具備した不揮発性半導体記憶装置であって、
前記第１ゲートの前記第２絶縁膜と接触する部分の前記第１方向の寸法が、前記第1ゲートの前記第１絶縁膜と接触する部分の前記第１方向の寸法よりも小さいことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１記載の不揮発性半導体記憶装置において、前記シリコン基板とは第３絶縁膜を介し、前記第１ゲートとは第４絶縁膜を介し、前記第２ゲートとは第５絶縁膜および前記第２絶縁膜を介して形成された前記第２方向に延在する複数の第３ゲートとを具備することを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２記載の不揮発性半導体記憶装置において、前記第１方向に延在する複数のストライプ状の第６絶縁膜を具備し、前記第６絶縁膜のスペース部分に前記第１ゲートが埋め込まれており、前記第１ゲートの上部表面および前記第６絶縁膜のスペース部分が前記第２絶縁膜を介して前記第２ゲートで埋め込まれていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２記載の不揮発性半導体記憶装置において、前記第３ゲートに電圧を印加することによって形成される反転層をデータ線として用いることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２記載の不揮発性半導体記憶装置において、前記第1ゲートが1層のポリシリコン膜により形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項２記載の不揮発性半導体記憶装置において、前記第1ゲートが２層のポリシリコン膜により形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項１記載の不揮発性半導体記憶装置において、前記第２方向に延在する前記シリコン基板の表面に形成された複数の溝と前記複数の溝に埋め込まれた第３絶縁膜とを具備することを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７記載の不揮発性半導体記憶装置において、前記第１方向に延在する複数のストライプ状の第４絶縁膜を具備し、前記第４絶縁膜のスペース部分に前記第１ゲートが埋め込まれており、前記第１ゲートの上部表面および前記第４絶縁膜のスペース部分が前記第２絶縁膜を介して前記第２ゲートで埋め込まれていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項７記載の不揮発性半導体記憶装置において、前記第1ゲートが1層のポリシリコン膜により形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項７記載の不揮発性半導体記憶装置において、前記第1ゲートが２層のポリシリコン膜により形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
（ａ）シリコン基板に第１導電型のウェルを形成する工程と、
（ｂ）前記シリコン基板上に第１絶縁膜を形成する工程と、
（ｃ）前記ウェルと前記第１絶縁膜を介して前記シリコン基板に平行でかつ第１方向に垂直な第２方向に等間隔で並ぶ複数の第１ゲートを形成する工程と、
（ｄ）前記第１ゲートと第２絶縁膜を介して第２ゲートを前記第１方向に延在して形成する工程とを含む不揮発性半導体記憶装置の製造方法であって、
前記第１ゲートの前記第２絶縁膜と接触する部分の前記第１方向の寸法を前記第1ゲートの前記第１絶縁膜と接触する部分の前記第１方向の寸法よりも小さくすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１２】
（ａ）シリコン基板に第１導電型のウェルを形成する工程と、
（ｂ）前記シリコン基板上に第１絶縁膜を形成する工程と、
（ｃ）前記ウェルと前記第１絶縁膜を介して前記シリコン基板に平行でかつ第１方向に垂直な第２方向に等間隔で並ぶ複数の第１ゲートを形成する工程と、
（ｄ）前記第２方向に延在する複数の第３ゲートを、前記シリコン基板と第３絶縁膜を介しかつ前記第１ゲートと第４絶縁膜を介して形成する工程と、
（ｅ）前記第１ゲートと第２絶縁膜を介し、前記第３ゲートと第５絶縁膜および前記第２絶縁膜を介して前記第１方向に延在する複数の第２ゲートを形成する工程とを含む不揮発性半導体記憶装置の製造方法であって、
前記第１ゲートの前記第２絶縁膜と接触する部分の前記第１方向の寸法を前記第1ゲートの前記第１絶縁膜と接触する部分の前記第１方向の寸法よりも小さくすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
（ｆ）前記第１ゲートを形成する材料を堆積する工程と、
（ｇ）前記第１ゲートを形成する前記材料を前記第２方向に延在するストライプ状のラインとスペースとに加工する工程と、
（ｈ）ストライプ状に形成された前記材料の上部を細らせる工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１４】
請求項１３記載の不揮発性半導体記憶装置の製造方法において、
（ｉ）前記第２方向に延在するストライプ状の絶縁膜パターンを前記第１ゲートがストライプ状に形成された前記絶縁膜パターンのスペースに存在するように形成する工程と、
（ｊ）前記第１ゲートの上部表面およびストライプ状に形成された前記絶縁膜パターンのスペース部分を前記第２絶縁膜で覆う工程と、
（ｋ）前記第１ゲート上に前記第２絶縁膜を介して前記第２ゲートを形成する工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１５】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
（ｆ）前記第１ゲートを形成する第１材料を堆積する工程と、
（ｇ）前記第１ゲートを形成する前記第１材料を前記第２方向に延在するストライプ状のラインとスペースとに加工する工程と、
（ｈ）ストライプ状に形成された前記第１材料の上部に前記第１材料のライン幅よりも細い第２材料のストライプパターンを前記第１材料と接触させて形成する工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１６】
請求項１５記載の不揮発性半導体記憶装置の製造方法において、
（ｉ）前記第２方向に延在するストライプ状の絶縁膜パターンを前記第１ゲートがストライプ状に形成された前記絶縁膜パターンのスペースに存在するように形成する工程と、
（ｊ）前記第１ゲートの上部表面およびストライプ状に形成された前記絶縁膜パターンのスペース部分を前記第２絶縁膜で覆う工程と、
（ｋ）前記第１ゲート上に前記第２絶縁膜を介して前記第２ゲートを形成する工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１７】
請求項１２記載の不揮発性半導体記憶装置の製造方法において、
（ｆ）前記第１ゲートを形成する材料を堆積する工程と、
（ｇ）前記第１ゲートを形成する前記材料をメモリセルごとに分離する工程と、
（ｈ）前記メモリセルごとに分離された前記材料の上部を前記第１方向に細らせる工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１８】
請求項１７記載の不揮発性半導体記憶装置の製造方法において、
（ｉ）前記第２方向に延在するストライプ状の絶縁膜パターンを前記第１ゲートがストライプ状に形成された前記絶縁膜パターンのスペースに存在するように形成する工程と、
（ｊ）前記第１ゲートの上部表面およびストライプ状に形成された前記絶縁膜パターンのスペース部分を前記第２絶縁膜で覆う工程と、
（ｋ）前記第１ゲート上に前記第２絶縁膜を介して前記第２ゲートを形成する工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項１９】
（ａ）シリコン基板に第１導電型のウェルを形成する工程と、
（ｂ）前記シリコン基板上に第１絶縁膜を形成する工程と、
（ｃ）前記ウェルと前記第１絶縁膜を介して前記シリコン基板に平行でかつ第１方向に垂直な第２方向に等間隔で並ぶ複数の第１ゲートを形成する工程と、
（ｄ）前記シリコン基板の表面に前記第２方向に延在する複数の溝を形成する工程と、
（ｅ）前記複数の溝に第３絶縁膜を埋め込む工程と、
（ｆ）前記第１ゲートと第２絶縁膜を介して前記第１方向に延在する複数の第２ゲートを形成する工程とを含む不揮発性半導体記憶装置の製造方法であって、
前記第１ゲートの前記第２絶縁膜と接触する部分の前記第１方向の寸法を前記第1ゲートの前記第１絶縁膜と接触する部分の前記第１方向の寸法よりも小さくすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２０】
請求項１９記載の不揮発性半導体記憶装置の製造方法において、
（ｇ）前記第１ゲートを形成する材料を堆積する工程と、
（ｈ）前記第１ゲートを形成する前記材料を前記第２方向に延在するストライプ状のラインとスペースとに加工する工程と、
（ｉ）ストライプ状に形成された前記材料の上部を細らせる工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２１】
請求項２０記載の不揮発性半導体記憶装置の製造方法において、
（ｊ）前記第２方向に延在するストライプ状の絶縁膜パターンを前記第１ゲートがストライプ状に形成された前記絶縁膜パターンのスペースに存在するように形成する工程と、
（ｋ）前記第１ゲートの上部表面およびストライプ状に形成された前記絶縁膜パターンのスペース部分を前記第２絶縁膜で覆う工程と、
（ｌ）前記第１ゲート上に前記第２絶縁膜を介して前記第２ゲートを形成する工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２２】
請求項１９記載の不揮発性半導体記憶装置の製造方法において、
（ｇ）前記第１ゲートを形成する第１材料を堆積する工程と、
（ｈ）前記第１ゲートを形成する前記第１材料を前記第２方向に延在するストライプ状のラインとスペースとに加工する工程と、
（ｉ）ストライプ状に形成された前記第１材料の上部に前記第１材料のライン幅よりも細い第２材料のストライプパターンを前記第１材料と接触させて形成する工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２３】
請求項２２に記載の不揮発性半導体記憶装置の製造方法において、
（ｊ）前記第２方向に延在するストライプ状の絶縁膜パターンを前記第１ゲートがストライプ状に形成された前記絶縁膜パターンのスペースに存在するように形成する工程と、
（ｋ）前記第１ゲートの上部表面およびストライプ状に形成された前記絶縁膜パターンのスペース部分を前記第２絶縁膜で覆う工程と、
（ｌ）前記第１ゲート上に前記第２絶縁膜を介して前記第２ゲートを形成する工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２４】
請求項１９記載の不揮発性半導体記憶装置の製造方法において、
（ｇ）前記第１ゲートを形成する材料を堆積する工程と、
（ｈ）前記第１ゲートを形成する前記材料をメモリセルごとに分離する工程と、
（ｉ）前記メモリセルごとに分離された前記材料の上部を前記第１方向に細らせる工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２５】
請求項２４記載の不揮発性半導体記憶装置の製造方法において、
（ｊ）前記第２方向に延在するストライプ状の絶縁膜パターンを前記第１ゲートがストライプ状に形成された前記絶縁膜パターンのスペースに存在するように形成する工程と、
（ｋ）前記第１ゲートの上部表面およびストライプ状に形成された前記絶縁膜パターンのスペース部分を前記第２絶縁膜で覆う工程と、
（ｌ）前記第１ゲート上に前記第２絶縁膜を介して前記第２ゲートを形成する工程とをさらに含むことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置およびその製造技術に関し、特に、電気的書き換えが可能な不揮発性半導体記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
電気的書き換えが可能な不揮発性半導体記憶装置のうち、一括消去が可能なものとして、いわゆるフラッシュメモリが知られている。フラッシュメモリは携帯性、耐衝撃性に優れ、電気的に一括消去が可能なことから、近年、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器の記憶装置として急速に需要が拡大している。その市場の拡大には、メモリセル面積の縮小によるビットコストの低減が需要な要素である。この課題を解決するべく、プロセスルールの縮小による物理的なセル面積の縮小、または多値技術によるビット当たりセル面積の縮小が行われてきた。
【０００３】
また、フラッシュメモリでは、書込み／消去速度を充分なものにするために、いわゆるカップリング比を充分大きくし、制御ゲートに印加される電圧に対する浮遊ゲート電圧の比を大きくする必要がある。カップリング比は、浮遊ゲートと制御ゲートとの間の静電容量Ｃｆｇ−ｃｇと浮遊ゲートの周囲の全ての静電容量Ｃｔｏｔとの比Ｃｆｇ−ｃｇ／Ｃｔｏｔで表される。
【０００４】
１８Ｖ程度以下の制御ゲート電圧で書込み／消去を行なうためには、カップリング比は０.６程度以上にする必要がある。従来、カップリング比を充分なものにするために、制御ゲート側に突き出た形状などが用いられている(非特許文献1、２)。実際、従来の１３０ｎｍ世代までのフラッシュメモリでは、これらの浮遊ゲート形状を用いることで、充分な書込み／消去速度を達成することができる。
【０００５】
なお、特許文献としては、特開平５−３３５５８８号公報(特許文献１)、特開平９−８１５５号公報(特許文献２)、特開平１１−１７０３８号公報（特許文献３）にも同様にカップリング比を向上させる技術が記述されている。
【特許文献１】特開平５−３３５５８８号公報
【特許文献２】特開平９−８１５５号公報
【特許文献３】特開平１１−１７０３８号公報
【非特許文献１】International Electron Devices Meeting, 2002 p.919？922
【非特許文献２】2003 Symposium on VLSI Technology Digest Symposium p.89-90
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、前記特許文献１、２、３では、浮遊ゲート形状の最微細部が最小加工寸法となっているため、メモリセル面積を小さくすることができない。すなわち、最小加工寸法で浮遊ゲートやワード線を形成する必要がある現在および今後のフラッシュメモリでは用いることができない。
【０００７】
また、前記非特許文献１、２では、メモリセルの微細化がさらに進むと、新たな課題が生じてくる。すなわち、隣接する浮遊ゲート間の距離が近づくために、浮遊ゲート間の容量結合が大きくなり、隣接する浮遊ゲート間の干渉が大きくなる問題である。具体的には、隣接するメモリセルのしきい値変化（電位変化）に比例した注目するメモリセルのしきい値変化が無視できないほど大きくなる。特に多値技術を用いる場合、このしきい値変化を考慮して、各レベルのしきい値間隔を大きくする必要があるため性能や信頼性を低下させる原因となる。従来用いられてきた直方体型の浮遊ゲートは、隣接する浮遊ゲート間の対向面積が大きい。このため、９０ｎｍ世代以降では、多値技術を用いたビットコストの低減と書込み／消去速度の確保を両立することができない。
【０００８】
本発明の目的は、９０ｎｍ世代以降の微細化が進んだ不揮発性半導体記憶装置において、隣接する浮遊ゲート間の静電容量を低減し、隣接するメモリセル間の干渉によるしきい値変化を低減することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による不揮発性半導体記憶装置は、半導体基板に形成された第１導電型のウェルと、半導体基板上にゲート絶縁膜を介して半導体基板に平行でかつ第１方向に垂直な第２方向に等間隔で並ぶ複数の浮遊ゲートと、浮遊ゲートを覆う第２絶縁膜を介して形成された第１方向に延在する制御ゲート（ワード線）とを具備し、浮遊ゲートの第２絶縁膜と接触する部分の第１方向の寸法を浮遊ゲートのゲート絶縁膜と接触する部分の第１方向の寸法よりも小さくする。
【００１２】
本発明による不揮発性半導体記憶装置の製造方法は、半導体基板に第１導電型のウェルを形成する工程と、半導体基板上にゲート絶縁膜を形成する工程と、ウェルとゲート絶縁膜を介して半導体基板に平行でかつ第１方向に垂直な第２方向に等間隔で並ぶ複数の浮遊ゲートを形成する工程と、第２方向に延在する複数の第３ゲートを、半導体基板と第３絶縁膜を介しかつ浮遊ゲートと第４絶縁膜を介して形成する工程と、浮遊ゲートとは第２絶縁膜を介し、第３ゲートと第５絶縁膜および第２絶縁膜を介して第１方向に延在する複数の制御ゲート（ワード線）を形成する工程とを含み、浮遊ゲートの第２絶縁膜と接触する部分の第１方向の寸法を浮遊ゲートのゲート絶縁膜と接触する部分の第１方向の寸法よりも小さくする。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
不揮発性半導体記憶装置において、制御ゲート（ワード線）のピッチ縮小に伴い顕著になる隣接する浮遊ゲート間の容量結合によるメモリセルのしきい値変化が、隣接する浮遊ゲート間の対向面積の縮小により低減することができる。これにより、メモリセルの各状態のしきい値レベル間を狭帯化できるため、書込み／消去の性能を向上することができる。また、上記メモリセルのしきい値変化による読み出し誤りを防止する効果もあり、不揮発性半導体記憶装置の信頼度を向上することができる。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１６】
（実施の形態１）
図１は、本実施の形態１である不揮発性半導体記憶装置の一例を示した要部平面図であり、図２（ａ）、（ｂ）および（ｃ）は、それぞれ図１のＡ−Ａ′線、Ｂ−Ｂ′線およびＣ−Ｃ′線における要部断面図である。図３は、本実施の形態１である不揮発性半導体記憶装置のメモリアレイの概略回路図である。なお、図１の要部平面図において、図面を見やすくするために一部の部材は省略している。
【００１７】
本実施の形態１の不揮発性半導体記憶装置は、いわゆるフラッシュメモリのメモリセルを有し、このメモリセルは半導体基板１の主面に形成されたウェル２、浮遊ゲート（第１ゲート）３、制御ゲート（第２ゲート）４および第３ゲート５を有する。
【００１８】
各メモリセルの制御ゲート４は行方向（Ｘ方向：第１方向）に接続され、ワード線ＷＬを形成している。浮遊ゲート３とウェル２とはゲート絶縁膜（第１絶縁膜）６により、浮遊ゲート３と第３ゲート５とは第４絶縁膜７により、浮遊ゲート３と制御ゲート４とは第２絶縁膜８によりそれぞれ分離されている。制御ゲート４と垂直な方向には、浮遊ゲート３同士が第６絶縁膜９により分離されている。また、第３ゲート５と制御ゲート４とは第２絶縁膜８および第５絶縁膜１０により、第３ゲート５とウェル２とはゲート絶縁膜（第３絶縁膜）１１により分離されている。
【００１９】
メモリセルのソースおよびドレインは、制御ゲート４の延在方向（Ｘ方向）に対し垂直な方向（Ｙ方向：第２方向）に延在する第３ゲート５に電圧を印加することによって第３ゲート５の下に形成される反転層からなり、ローカルデータ線として機能する。すなわち、本実施の形態１の不揮発性半導体記憶装置は、メモリセル毎にコンタクト孔を持たない、いわゆるコンタクトレス型のアレイから構成される。また、反転層をローカルデータ線として用いるため、メモリアレイ内に拡散層が不用であり、データ線ピッチ縮小を可能にしている。
【００２０】
読み出し時には、図３に示すように、選択セルの両側の第３ゲートに５Ｖ程度の電圧を印加して第３ゲートの下に反転層を形成し、これをソース、ドレインとして用いる。非選択ワード線には０Ｖ、または場合によっては−２Ｖ程度の負電圧を印加し、非選択セルをＯＦＦ状態にして、選択ビットのワード線に電圧を印加してメモリセルのしきい値を判定する。
【００２１】
また、書込み時には、図４に示すように、選択セルの制御ゲート（選択ワード線）に１３Ｖ程度、ドレインに４Ｖ程度、ドレイン側第３ゲートに７Ｖ程度、ソース側第３ゲートに２Ｖ程度の電圧を印加し、ソースとウェルとを０Ｖに保持する。これにより第３ゲート下のウェル中にチャネルが形成され、ソース側の浮遊ゲート端部のチャネルでホットエレクトロンが発生して、浮遊ゲートに電子が注入される。
【００２２】
図５〜図１０は、本実施の形態１である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図または要部平面図である。
【００２３】
まず、半導体基板１にｐ型（第１導電型）のウェル２を形成し、ウェル２上に、例えば熱酸化により１０ｎｍ程度のゲート絶縁膜１１を形成する（図５（ａ））。
【００２４】
続いて、第３ゲートとなるリン（Ｐ）をドープしたポリシリコン膜５ａ、第５絶縁膜となるシリコン窒化膜１０ａおよびダミーシリコン酸化膜１２ａを順次堆積する（図５（ｂ））。ポリシリコン膜５ａ、シリコン窒化膜１０ａおよびダミーシリコン酸化膜１２ａの堆積には、例えばＣＶＤ（Chemical Vapor Deposition）を用いることができる。
【００２５】
次に、リソグラフィおよびドライエッチング技術によりダミーシリコン酸化膜１２ａ、シリコン窒化膜１０ａおよびポリシリコン膜５ａをパターニングする。このパターニングによりダミーシリコン酸化膜１２ａ、シリコン窒化膜１０ａおよびポリシリコン膜５ａは、それぞれダミーシリコン酸化膜パターン１２、第５絶縁膜１０および第３ゲート５となる。（図５（ｃ））。ダミーシリコン酸化膜パターン１２、第５絶縁膜１０および第３ゲート５は、Ｙ方向（第２方向）に延在して形成されるようにストライプ状にパターニングされる。その後、前記ストライプ状パターンのスペース部分が完全には埋め込まれないように、シリコン酸化膜７ａを堆積する（図６（ａ））。
【００２６】
次に、シリコン酸化膜７ａを選択的にエッチバックすることにより、ダミーシリコン酸化膜パターン１２、第５絶縁膜１０および第３ゲート５の側壁に第４絶縁膜７を形成する（図６（ｂ））。この時、前記Ｙ方向に延在して形成されるストライプ状パターンのスペース部分ではゲート絶縁膜１１も除去される。次に、ゲート絶縁膜６を熱酸化またはＣＶＤにより形成する（図６（ｃ））。次に、浮遊ゲートとなるポリシリコン膜３ａを前記スペースが完全に埋まるように堆積する（図７（ａ））。
【００２７】
次に、ポリシリコン膜３ａをエッチバックまたは化学的機械研磨（ＣＭＰ（Chemical Mechanical Polishing））によって、ダミーシリコン酸化膜パターン１２が露出するまで除去する（図７（ｂ））。次に、ダミーシリコン酸化膜パターン１２および第４絶縁膜７をドライエッチングまたはウェットエッチングによって第５絶縁膜１０が露出するまで除去する（図７（ｃ））。ここで、ポリシリコン膜３ａを等方性エッチング条件を用いたドライエッチングまたはウェットエッチングによってエッチングする（図８（ａ））。これによりポリシリコン膜３ａは断面が凸型のストライプ状パターンとなり、浮遊ゲート３を構成する。この段階では、ストライプ状パターンはＹ方向に延在している状態である。
【００２８】
次に、浮遊ゲート３と制御ゲートとを電気的に絶縁する第２絶縁膜８を形成する。この第２絶縁膜８には、例えばシリコン酸化膜、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。次に、制御ゲート材料４ａを堆積する。この制御ゲート材料４ａには、例えばポリシリコン膜／窒化タングステン膜／タングステン膜の積層膜、いわゆるポリメタル膜を用いることができる（図８（ｂ））。
【００２９】
これをリソグラフィおよびドライエッチング技術によりパターニングして制御ゲート４（ワード線ＷＬ）を形成する（図９）。パターニングの際には、Ｘ方向に延在するストライプ状のマスクパターンを用いて、制御ゲート４、第２絶縁膜８および浮遊ゲート３の一括加工を用いる。
【００３０】
図９のＡ−Ａ′線断面、Ｂ−Ｂ′線断面およびＣ−Ｃ′線断面がワード線パターニング後、それぞれ図１０（ａ）、（ｂ）および（ｃ）になる。
【００３１】
その後、層間絶縁膜を形成した後、制御ゲート４、ウェル２および第３ゲート５に至るコンタクト孔および、メモリアレイの外部に位置するソース、ドレインとなる反転層への給電用のコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成する。
【００３２】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、浮遊ゲート３の制御ゲート４と第２絶縁膜８を介している部分が、浮遊ゲート３の低部よりも小さい寸法になっている。これにより、浮遊ゲート３と制御ゲート４との間の面積は充分確保しつつ、隣接ワード線ＷＬ下の浮遊ゲート３間の対向面積が低減できる。つまり、制御ゲート４と浮遊ゲート３との間のカップリング比の確保と隣接ワード線ＷＬ下の浮遊ゲート３間の容量結合低減とが両立ができる。この結果、書込み／消去の性能の確保と、隣接セルの状態の変化により引き起こされるしきい値変動の低減が両立できる。
【００３３】
図１１に、本実施の形態１である凸型の浮遊ゲートのしきい値変動量および直方体型の浮遊ゲートのしきい値変動量を示す。特にワード線ピッチが小さい場合に効果が顕著であることがわかる。
【００３４】
なお、図７（ｃ）において、ダミーシリコン酸化膜パターン１２および第４絶縁膜７を除去する際にポリシリコン膜３ａを同時に等方的にエッチングすることもできる。この方法により、図１２（ａ）に示すように、浮遊ゲートの上部を細らせることができる。同様の工程により、図１２（ｂ）に示すメモリセルを作製できるが、この形状でも、浮遊ゲート３と制御ゲート４との間の面積は充分確保しつつ、隣接ワード線ＷＬ下の浮遊ゲート３間の対向面積が低減できる。つまり、書込み／消去の性能の確保と、隣接セルの状態の変化により引き起こされるしきい値変動の低減が両立できる。
【００３５】
（実施の形態２）
前記実施の形態１では、ストライプ状のポリシリコン膜の一部を等方的にエッチングすることによって浮遊ゲートの形状を凸型にしたが、浮遊ゲートを２層のポリシリコン膜で形成することによって浮遊ゲートの形状を凸型にすることもできる。
【００３６】
図１３〜図１６は、本実施の形態２である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図または要部平面図である。
【００３７】
まず、前記実施の形態１の図５（ａ）〜図７（ａ）に示した工程と同様に、ストライプ状にパターニングされたダミーシリコン酸化膜パターン１２、第５絶縁膜１０および第３ゲート５の側壁に第４絶縁膜７を形成し、浮遊ゲートの第１層目となるポリシリコン膜３ａをストライプ状パターンのスペースが完全に埋まるように堆積する。次に、ポリシリコン膜３ａをエッチバックによって一部除去し、スペース１３を形成する（図１３（ａ））。次に、シリコン酸化膜１４ａをスペース１３が完全には埋め込まれないように堆積する（図１３（ｂ））。次に、シリコン酸化膜１４ａをエッチバックし、シリコン酸化膜１４ａからなるサイドウォール１４を形成する（図１３（ｃ））。
【００３８】
次に、浮遊ゲートの第２層目となるポリシリコン膜１５を堆積する（図１４（ａ））。ポリシリコン膜３ａとポリシリコン膜１５とは、電気的に接続される。
【００３９】
次に、エッチバックまたはＣＭＰによってポリシリコン膜１５を一部除去し、ダミーシリコン酸化膜パターン１２、第４絶縁膜７およびサイドウォール１４の上部を露出させる（図１４（ｂ））。次に、ウェットエッチングまたはドライエッチングによってダミーシリコン酸化膜パターン１２、第４絶縁膜７の一部およびサイドウォール１４を除去し、第５絶縁膜１０を露出させる（図１４（ｃ））。
【００４０】
これにより、ポリシリコン膜３ａおよびポリシリコン膜１５の積層からなるポリシリコンパターンは断面が凸型のストライプ状パターンとなり、浮遊ゲート３を構成する。この段階では、ポリシリコン膜３ａおよびポリシリコン膜１５の積層からなるポリシリコンパターンはＹ方向に延在している状態である。
【００４１】
この後、前記実施の形態１と同様に、浮遊ゲート３と制御ゲートとを電気的に絶縁する第２絶縁膜８を形成し、制御ゲート材料を堆積し、これをリソグラフィとドライエッチング技術によりパターニングして、制御ゲート４（ワード線ＷＬ）を形成する（図１５）。パターニングの際には、Ｘ方向に延在するストライプ状のマスクパターンを用いて、制御ゲート４、第２絶縁膜８および浮遊ゲート３の一括加工を用いる。
【００４２】
図１５のＡ−Ａ′線断面、Ｂ−Ｂ′線断面およびＣ−Ｃ′線断面がワード線パターニング後、それぞれ図１６（ａ）、（ｂ）および（ｃ）になる。
【００４３】
その後、層間絶縁膜を形成した後、制御ゲート４、ウェル２および第３ゲート５に至るコンタクト孔および、メモリアレイの外部に位置するソース、ドレインとなる反転層への給電用のコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成する。
【００４４】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、浮遊ゲート３の制御ゲート４と第２絶縁膜８を介している部分が、浮遊ゲート３の低部よりも小さい寸法になっている。これにより、浮遊ゲート３と制御ゲート４との間の面積は充分確保しつつ、隣接ワード線ＷＬ下の浮遊ゲート３間の対向面積が低減できる。つまり、制御ゲート４と浮遊ゲート３との間のカップリング比の確保と隣接ワード線ＷＬ下の浮遊ゲート３間の容量結合低減とが両立ができる。この結果、書込み／消去の性能の確保と、隣接セルの状態の変化により引き起こされるしきい値変動の低減が両立できる。
【００４５】
（実施の形態３）
前記実施の形態２では、浮遊ゲートの第１層目をエッチバックすることにより、浮遊ゲートの第２層目のポリシリコンパターンが形成されるスペースを形成したが、本実施の形態３では、第２層目のポリシリコンパターンが形成されるスペースを作る他の例を示す。
【００４６】
図１７〜図２２は、本実施の形態３である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【００４７】
まず、半導体基板１にｐ型のウェル２を形成し、ウェル２上に、例えば熱酸化法により１０ｎｍ程度のゲート絶縁膜１１を形成する。（図１７（ａ））。
【００４８】
続いて、第３ゲートとなるリンをドープしたポリシリコン膜５ａおよび第５絶縁膜となるシリコン窒化膜１０ａを順次堆積する（図１７（ｂ））。
【００４９】
次に、リソグラフィおよびドライエッチング技術によりシリコン窒化膜１０ａおよびポリシリコン膜５ａをパターニングする。このパターニングによりシリコン窒化膜１０ａおよびポリシリコン膜５ａは、それぞれ第５絶縁膜１０および第３ゲート５となる。（図１７（ｃ））。第５絶縁膜１０および第３ゲート５は、Ｙ方向に延在して形成されるようにストライプ状にパターニングされる。その後、前記ストライプ状パターンのスペース部分が完全には埋め込まれないように、シリコン酸化膜７ａを堆積する（図１８（ａ））。
【００５０】
次に、シリコン酸化膜７ａを選択的にエッチバックすることにより、第５絶縁膜１０および第３ゲート５の側壁に第４絶縁膜７を形成する（図１８（ｂ））。この時、前記Ｙ方向に延在して形成されるストライプ状パターンのスペース部分ではゲート絶縁膜１１も除去される。次にゲート絶縁膜（第１絶縁膜）６を熱酸化またはＣＶＤにより形成する（図１８（ｃ））。次に、浮遊ゲートとなるポリシリコン膜３ａを前記スペースが完全に埋まるように堆積する（図１９（ａ））。次に、ポリシリコン膜３ａをエッチバックまたはＣＭＰにより一部除去し、第５絶縁膜１０の上部を露出させる（図１９（ｂ））。
【００５１】
次に、シリコン酸化膜１６およびシリコン窒化膜１７ａを順次堆積する（図１９（ｃ））。次に、リソグラフィおよびドライエッチング技術によりシリコン窒化膜１７ａをパターニングし、Ｙ方向に延在するシリコン窒化膜パターン１７を形成する。この際、シリコン窒化膜パターン１７のライン／スペースのピッチは第３ゲート５のライン／スペースのピッチと等しくする。また、シリコン窒化膜パターン１７のライン部分が第３ゲート５のライン部分とほぼ重なるようにする（図２０（ａ））。次に、前記シリコン窒化膜パターン１７のスペース部分が完全には埋め込まれないように、シリコン窒化膜１８ａ堆積する（図２０（ｂ））。
【００５２】
次に、シリコン窒化膜１８ａをエッチバックし、サイドウォール１８を形成した後、シリコン窒化膜パターン１７およびサイドウォール１８をマスクとしてシリコン酸化膜１６をドライエッチングし、ポリシリコン膜３ａを露出させる（図２１（ａ））。次に、浮遊ゲートの第２層目となるポリシリコン膜１５をスペースが完全に埋め込まれるように堆積する（図２１（ｂ））。
【００５３】
次に、ポリシリコン膜１５をエッチバックし、シリコン窒化膜パターン１７およびサイドウォール１８の上部を露出させる（図２２（ａ））。次に、シリコン窒化膜パターン１７およびサイドウォール１８を除去し、次いでシリコン酸化膜１６を除去する（図２２（ｂ））。
【００５４】
これにより、ポリシリコン膜３ａおよびポリシリコン膜１５の積層からなるポリシリコンパターンは断面が凸型のストライプ状パターンとなり、浮遊ゲート３を構成する。この段階では、前記ポリシリコン膜３ａおよびポリシリコン膜１５の積層からなるポリシリコンパターンはＹ方向に延在している状態である。
【００５５】
この後、前記実施の形態２と同様に、浮遊ゲート３と制御ゲートとを電気的に絶縁する第２絶縁膜８を形成し、制御ゲート材料を堆積し、これをリソグラフィおよびドライエッチング技術によりパターニングして制御ゲート４（ワード線ＷＬ）を形成する。パターニングの際には、Ｘ方向（第１方向）に延在するストライプ状のマスクパターンを用いて、制御ゲート４、第２絶縁膜８および浮遊ゲート３の一括加工を用いる。
【００５６】
その後、層間絶縁膜を形成した後、制御ゲート４、ウェル２および第３ゲート５に至るコンタクト孔および、メモリアレイの外部に位置するソース、ドレインとなる反転層への給電用のコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成する。
【００５７】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、浮遊ゲート３の制御ゲート４と第２絶縁膜８を介している部分が、浮遊ゲート３の低部よりも小さい寸法になっている。これにより、浮遊ゲート３と制御ゲート４との間の面積は充分確保しつつ、隣接ワード線ＷＬ下の浮遊ゲート３間の対向面積が低減できる。つまり、制御ゲート４と浮遊ゲート３との間のカップリング比の確保と隣接ワード線ＷＬ下の浮遊ゲート３間の容量結合低減とが両立ができる。この結果、書込み／消去の性能の確保と、隣接セルの状態の変化により引き起こされるしきい値変動の低減が両立できる。
【００５８】
（実施の形態４）
前記実施の形態１から３では、メモリセルごとに浮遊ゲートを分離する際に、制御ゲート材料、浮遊ゲートと制御ゲートとの間の層間絶縁膜、浮遊ゲート材料の一括加工を行なったが、前記一括加工を行なわずにメモリセルごとに浮遊ゲートを分離することもできる。
【００５９】
図２３〜図３８は、本実施の形態４である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図または要部平面図である。
【００６０】
まず、半導体基板１９にｐ型のウェル２０を形成し、ウェル２０上に、例えば熱酸化により１０ｎｍ程度のゲート絶縁膜（第３絶縁膜）２１を形成する。（図２３（ａ））。
【００６１】
続いて、第３ゲートとなるリンをドープしたポリシリコン膜２２ａ、第５絶縁膜となるシリコン酸化膜２３ａおよびシリコン窒化膜２４ａを順次堆積する（図２３（ｂ））。
【００６２】
次に、リソグラフィおよびドライエッチング技術によりシリコン窒化膜２４ａ、シリコン酸化膜２３ａおよびポリシリコン膜２２ａをパターニングする。このパターニングによりシリコン窒化膜２４ａ、シリコン酸化膜２３ａおよびポリシリコン膜２２ａは、それぞれシリコン窒化膜パターン２４、第５絶縁膜２３および第３ゲート２２となる。（図２３（ｃ））。シリコン窒化膜パターン２４、第５絶縁膜２３および第３ゲート２２は、Ｙ方向に延在して形成されるようにストライプ状にパターニングされる。その後、ストライプ状パターンのスペース部分が完全には埋め込まれないように、シリコン酸化膜２５ａを堆積する（図２４（ａ））。
【００６３】
次に、シリコン酸化膜２５ａを選択的にエッチバックすることにより、シリコン窒化膜パターン２４、第５絶縁膜２３および第３ゲート２２の側壁に第４絶縁膜２５を形成する（図２４（ｂ））。この時、前記Ｙ方向に延在して形成されるストライプパターンのスペース部分ではゲート絶縁膜２１も除去される。次に、ゲート絶縁膜（第１絶縁膜）２６を熱酸化またはＣＶＤにより形成する（図２４（ｃ））。次に、浮遊ゲートとなるポリシリコン膜２７ａを前記スペースが完全に埋まるように堆積する（図２５（ａ））。
【００６４】
次に、ポリシリコン膜２７ａをエッチバックまたはＣＭＰにより一部除去し、シリコン窒化膜パターン２４の上部を露出させる（図２５（ｂ））。次に、シリコン窒化膜２８を堆積する（図２５（ｃ））。
【００６５】
次に、Ｙ方向とは垂直な方向（Ｘ方向）に延在するストライプ状のマスクパターンを用いてシリコン窒化膜２８、シリコン窒化膜パターン２４およびポリシリコン膜２７ａを順次エッチングする。この段階での要部平面図を図２６に示す。また、図２６のＡ−Ａ′線断面およびＢ−Ｂ′線断面がワード線パターニング後、それぞれ図２７（ａ）および（ｂ）となり、図２６のＣ−Ｃ′線断面およびＤ−Ｄ′線断面がワード線パターニング後、それぞれ図２８（ａ）および（ｂ）となる。第３ゲート２２は切断されずに、Ｙ方向に延在したままである。また、浮遊ゲートとなるポリシリコン膜２７ａはこの段階でメモリセルごとに分離されている。
【００６６】
次に、シリコン酸化膜２９を堆積するが、この時シリコン窒化膜２８、シリコン窒化膜パターン２４およびポリシリコン膜２７ａからなるパターンのスペース部分が完全に埋め込まれるようにする。シリコン酸化膜２９の一部をエッチバックまたはＣＭＰにより除去し、シリコン窒化膜２８の上部を露出させると、前記図２６のＡ−Ａ′線断面およびＢ−Ｂ′線断面が、それぞれ図２９（ａ）および（ｂ）となり、図２６のＣ−Ｃ′線断面およびＤ−Ｄ′線断面が、それぞれ図３０（ａ）および（ｂ）となる。
【００６７】
次に、シリコン酸化膜２９をマスクとしてシリコン窒化膜２８およびシリコン窒化膜パターン２４をドライエッチングによって除去する。前記図２６のＡ―Ａ′線断面およびＢ―Ｂ′線断面が、それぞれ図３１（ａ）および（ｂ）となり、図２６のＣ―Ｃ′線断面およびＤ―Ｄ′線断面が、それぞれ図３２（ａ）および（ｂ）となる。
【００６８】
次に、等方性のエッチング（例えばウェットエッチング）によってポリシリコン膜２７ａの側壁の第４絶縁膜２５を一部除去した後、等方性のエッチングによってポリシリコン膜２７ａをエッチングする。前記図２６のＡ―Ａ′線断面およびＢ―Ｂ′線断面が、それぞれ図３３（ａ）および（ｂ）となり、図２６のＣ―Ｃ′線断面およびＤ―Ｄ′線断面が、それぞれ図３４（ａ）および（ｂ）となる。浮遊ゲート（第１ゲート）２７は図３３（ａ）に見られるように凸型の形状となる。
【００６９】
次に、浮遊ゲート２７と制御ゲートとの間を絶縁する第２絶縁膜３０および制御ゲート材料３１ａを順次堆積する。前記図２６のＡ―Ａ′線断面およびＢ―Ｂ′線断面が、それぞれ図３５（ａ）および（ｂ）となり、図２６のＣ―Ｃ′線断面およびＤ―Ｄ′線断面が、それぞれ図３６（ａ）および（ｂ）となる。
【００７０】
次に、ＣＭＰまたはエッチバックによってシリコン酸化膜２９の上部が露出するまで制御ゲート材料３１ａを除去する。前記図２６のＡ―Ａ′線断面およびＢ―Ｂ′線断面が、それぞれ図３７（ａ）および（ｂ）となり、図２６のＣ―Ｃ′線断面およびＤ―Ｄ′線断面が、それぞれ図３８（ａ）および（ｂ）となる。
【００７１】
この段階で、Ｘ方向（第１方向）に延在する制御ゲート（第２ゲート）３１（ワード線ＷＬ）が形成される。隣接するワード線ＷＬ間はシリコン酸化膜２９によって絶縁されている。また、浮遊ゲート２７は、前記図２６の段階でメモリセルごとに分離されているので、制御ゲート３１を加工する際に一括で加工する必要はない。
【００７２】
その後、層間絶縁膜を形成した後、制御ゲート３１、ウェル２０および第３ゲート２２に至るコンタクト孔および、メモリアレイの外部に位置するソース、ドレインとなる反転層への給電用のコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成する。
【００７３】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、浮遊ゲート２７の制御ゲート３１と第２絶縁膜３０を介している部分が、浮遊ゲート２７の低部よりも小さい寸法になっている。これにより、浮遊ゲート２７と制御ゲート３１との間の面積は充分確保しつつ、隣接ワード線ＷＬ下の浮遊ゲート２７間の対向面積が低減できる。つまり、制御ゲート３１と浮遊ゲート２７との間のカップリング比の確保と隣接ワード線ＷＬ下の浮遊ゲート２７間の容量結合低減とが両立ができる。この結果、書込み／消去の性能の確保と、隣接セルの状態の変化により引き起こされるしきい値変動の低減が両立できる。
【００７４】
（実施の形態５）
本実施の形態５では、スタック型のメモリセルの一例であるいわゆるＮＡＮＤ型フラッシュメモリでの例を挙げる。
【００７５】
ＮＡＮＤ型フラッシュメモリの読出し及び書込み動作を図３９に示す。
【００７６】
読出しの際には、図３９（ａ）に示すように、選択ビット線に１Ｖ、ソースに０Ｖを印加する。選択ビット線に接続された非選択ワード線下のセルは、選択セルの状態を判定するために、書込み状態によらずチャネルをＯＮさせる必要があるためワード線に５Ｖ程度の電圧を印加する。これにより、選択セルのしきい値を判定できるようにする。
【００７７】
一方、書込みの際には、選択ビット線には０Ｖ、非選択ビット線には５Ｖ程度を印加する。選択ワード線には１８Ｖ程度の高い電圧を印加しシリコン基板から浮遊ゲートへのトンネル電流によって書込みを行なう。
【００７８】
非選択ビットではビット線に５Ｖ程度を印加し、チャネルと浮遊ゲートの電位差を緩和して書込みを禁止する。したがって非選択ワード線下のチャネルはセルの書込み状態によらずＯＮにする必要があり、非選択ワード線には8 Ｖ程度の電位を印加する必要がある。
【００７９】
図４０〜図４５は、本実施の形態５である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図または要部平面図である。
【００８０】
まず、シリコン基板４１中にｐ型のウェル４２を形成し、次に、例えば熱酸化によりゲート絶縁膜（第１絶縁膜）４３を形成し（図４０（ａ））、その上に浮遊ゲートとなるポリシリコン膜４４ａおよびシリコン窒化膜４５ａを、例えばＣＶＤにより順次堆積する（図４０（ｂ））。
【００８１】
次に、リソグラフィおよびドライエッチング技術によりシリコン窒化膜４５ａおよびポリシリコン膜４４ａをストライプ状にパターニングし、シリコン窒化膜パターン４５およびポリシリコン膜パターン４４ｂを形成する（図４０（ｃ））。次に、シリコン窒化膜パターン４５およびポリシリコン膜パターン４４ｂをマスクとして、ゲート絶縁膜４３およびシリコン基板４１を順次エッチングした後、シリコン酸化膜４６をシリコン窒化膜パターン４５とその隙間が完全に埋め込まれるように堆積する（図４１（ａ））。次に、ＣＭＰによってシリコン酸化膜４６の一部を除去し、シリコン窒化膜パターン４５の表面を露出させる（図４１（ｂ））。次に、シリコン酸化膜４６をエッチバックし、ポリシリコン膜パターン４４ｂの側壁を露出させる（図４１（ｃ））。
【００８２】
次に、ポリシリコン膜パターン４４ｂに対して等方性のエッチングを行なう（図４２（ａ））。その後、ドライエッチングまたはウェットエッチングによってシリコン窒化膜パターン４５を除去する（図４２（ｂ））。これによりポリシリコン膜パターン４４ｂは断面が凸型のストライプ状パターンとなり、浮遊ゲート（第１ゲート）４４を構成する。次に、浮遊ゲート４４と制御ゲートとを電気的に絶縁する第２絶縁膜４７を形成する。この第２絶縁膜４７には、例えばシリコン酸化膜、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。次に制御ゲート材料４８ａを堆積する。この制御ゲート材料４８ａには、例えばポリシリコン膜、窒化タングステン膜およびタングステン膜の積層膜、いわゆるポリメタル膜を用いることができる（図４２（ｃ））。
【００８３】
これをリソグラフィおよびドライエッチング技術によりパターニングして制御ゲート（第２ゲート）４８（ワード線ＷＬ）を形成する（図４３）。パターニングの際には、Ｘ方向に延在するストライプ状のマスクパターンを用いて、制御ゲート４８、第２絶縁膜４７および浮遊ゲート４４の一括加工を用いる。
【００８４】
前記図４３のＡ−Ａ′線断面およびＢ−Ｂ′線断面が、それぞれ図４４（ａ）および（ｂ）となり、図４３のＣ−Ｃ′線断面およびＤ−Ｄ′線断面が、それぞれ図４５（ａ）および（ｂ）となる。
【００８５】
その後、層間絶縁膜を形成した後、制御ゲート４８およびウェル４２に至るコンタクト孔および、メモリアレイの外部に位置するソース、ドレイン拡散層への給電用のコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成する。
【００８６】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、浮遊ゲート４４の制御ゲート４８と第２絶縁膜４７を介している部分が、浮遊ゲート４４の低部よりも小さい寸法になっている。これにより、浮遊ゲート４４と制御ゲート４８との間の面積は充分確保しつつ、隣接ワード線ＷＬ下の浮遊ゲート４４間の対向面積が低減できる。つまり、制御ゲート４８と浮遊ゲート４４との間のカップリング比の確保と隣接ワード線ＷＬ下の浮遊ゲート４４間の容量結合低減とが両立ができる。この結果、書込み／消去の性能の確保と、隣接セルの状態の変化により引き起こされるしきい値変動の低減が両立できる。
【００８７】
（実施の形態６）
前記実施の形態５では、浮遊ゲートのストライプ状パターンを形成後、等方性エッチングによって浮遊ゲートを凸型の形状にしたが、浮遊ゲートを２層のポリシリコンで形成することによって浮遊ゲートの形状を凸型にすることもできる。
【００８８】
図４６〜図４９は、本実施の形態６である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【００８９】
まず、シリコン基板４１中にｐ型のウェル４２を形成し、次に、例えば熱酸化によりゲート絶縁膜４３を形成し（図４６（ａ））、その上に浮遊ゲートとなるポリシリコン膜４４ａおよびシリコン窒化膜４５ａを、例えばＣＶＤによって順次堆積する（図４６（ｂ））。
【００９０】
次に、リソグラフィおよびドライエッチング技術によりシリコン窒化膜４５ａおよびポリシリコン膜４４ａをストライプ状にパターニングし、シリコン窒化膜パターン４５およびポリシリコン膜パターン４４ｂを形成する（図４６（ｃ））。次に、シリコン窒化膜パターン４５およびポリシリコン膜パターン４４ｂをマスクとして、ゲート絶縁膜４３およびシリコン基板４１を順次エッチングした後、シリコン酸化膜４６をシリコン窒化膜パターン４５とその隙間が完全に埋め込まれるように堆積する（図４７（ａ））。次に、ＣＭＰによってシリコン酸化膜４６の一部を除去し、シリコン窒化膜パターン４５の表面を露出させる（図４７（ｂ））。次に、シリコン窒化膜パターン４５をドライエッチングにより除去し、ポリシリコン膜パターン４４ｂの表面を露出させる（図４７（ｃ））。
【００９１】
次に、シリコン窒化膜パターン４５を除去してできたスペースが完全には埋め込まれないようにシリコン酸化膜４９ａを堆積する（図４８（ａ））。次に、シリコン酸化膜４９ａをエッチバックしてサイドウォール４９を形成する（図４８（ｂ））。次に、浮遊ゲート（２層目）となるポリシリコン膜５０を堆積する（図４８（ｃ））。
【００９２】
次に、エッチバックまたはＣＭＰによりポリシリコン膜５０を一部除去し、シリコン酸化膜４６の表面を露出させる（図４９（ａ））。次に、シリコン酸化膜４６の一部とサイドウォール４９をエッチバックにより除去し、ポリシリコン膜５０の側壁とポリシリコン膜パターン４４ｂの上部のうち、ポリシリコン膜５０で覆われていない部分を露出させる（図４９（ｂ））。これにより、ポリシリコン膜パターン４４ｂおよびポリシリコン膜５０の積層は、断面が凸型のストライプ状パターンとなり、浮遊ゲート４４を構成する。次に、浮遊ゲート４４と制御ゲートとを電気的に絶縁する第２絶縁膜４７を形成する。この第２絶縁膜４７には、例えばシリコン酸化膜、またはシリコン酸化膜／シリコン窒化膜／シリコン酸化膜の積層膜を用いることができる。次に制御ゲート材料４８ａを堆積する。この制御ゲート材料４８ａには、例えばポリシリコン膜、窒化タングステン膜およびタングステン膜の積層膜、いわゆるポリメタル膜を用いることができる（図４９（ｃ））。
【００９３】
その後、前記実施の形態５と同様に、これをリソグラフィおよびドライエッチング技術によりパターニングして制御ゲート４８（ワード線ＷＬ）を形成する。パターニングの際には、Ｘ方向に延在するストライプ状のマスクパターンを用いて、制御ゲート４８、第２絶縁膜４７および浮遊ゲート４４の一括加工を用いる。
【００９４】
その後、層間絶縁膜を形成した後、制御ゲート４８およびウェル４２に至るコンタクト孔および、メモリアレイの外部に位置するソース、ドレイン拡散層への給電用のコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成する。
【００９５】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、浮遊ゲート４４の制御ゲート４８と第２絶縁膜４７を介している部分が、浮遊ゲート４４の低部よりも小さい寸法になっている。これにより、浮遊ゲート４４と制御ゲート４８との間の面積は充分確保しつつ、隣接ワード線ＷＬ下の浮遊ゲート４４間の対向面積が低減できる。つまり、制御ゲート４８と浮遊ゲート４４との間のカップリング比の確保と隣接ワード線ＷＬ下の浮遊ゲート４４間の容量結合低減とが両立ができる。この結果、書込み／消去の性能の確保と、隣接セルの状態の変化により引き起こされるしきい値変動の低減が両立できる。
【００９６】
（実施の形態７）
前記実施の形態５、６では、メモリセルごとに浮遊ゲートを分離する際に、制御ゲート材料、浮遊ゲートと制御ゲートとの間の層間絶縁膜（第２絶縁膜）、浮遊ゲート材料の一括加工を行なったが、前記一括加工を行なわずにメモリセルごとに浮遊ゲートを分離することもできる。
【００９７】
図５０〜図６３は、本実施の形態７である不揮発性半導体記憶装置の製造方法の一例を示した要部断面図または要部平面図である。
【００９８】
まず、シリコン基板５１にｐ型のウェル５２を形成し、次に、例えば熱酸化によりゲート絶縁膜（第１絶縁膜）５３を形成し（図５０（ａ））、その上に浮遊ゲートとなるポリシリコン膜５４ａおよびシリコン窒化膜５５ａを、例えばＣＶＤにより順次堆積する（図５０（ｂ））。次に、リソグラフィおよびドライエッチング技術によりシリコン窒化膜５５ａおよびポリシリコン膜５４ａをストライプ状にパターニングし、それぞれシリコン窒化膜パターン５５およびポリシリコン膜パターン５４ｂを形成する（図５０（ｃ））。
【００９９】
次にポリシリコン膜パターン５４ｂおよびシリコン窒化膜パターン５５をマスクとして、ゲート絶縁膜５３およびシリコン基板５１を順次エッチングした後、シリコン酸化膜５６をシリコン窒化膜パターン５５とその隙間が完全に埋め込まれるように堆積する（図５１（ａ））。次に、ＣＭＰによってシリコン酸化膜５６の一部を除去し、シリコン窒化膜パターン５５の表面を露出させる（図５１（ｂ））。次に、シリコン酸化膜５６をドライエッチングにより除去し、ポリシリコン膜パターン５４ｂの側面の一部を露出させる（図５１（ｃ））。
【０１００】
次に、ポリシリコン膜パターン５４ｂに対して等方性のエッチングを行なう（図５２（ａ））。これによりポリシリコン膜パターン５４ｂは断面が凸型のストライプ状パターンとなる。
【０１０１】
その後、シリコン窒化膜５７を堆積する（図５２（ｂ））。次に、ストライプ状のポリシリコン膜パターン５４ｂのストライプとは垂直な方向のライン／スペースのストライプのマスクを用いて、シリコン窒化膜５７、シリコン窒化膜パターン５５およびポリシリコン膜パターン５４ｂを順次エッチングする。この段階での要部平面図が図５３である。また、前記図５３のＡ−Ａ′線断面およびＢ−Ｂ′線断面が、それぞれ図５４（ａ）および（ｂ）となり、図５３のＣ−Ｃ′線断面およびＤ−Ｄ′線断面が、それぞれ図５５（ａ）および（ｂ）となる。ストライプ状のポリシリコン膜パターン５４ｂはこの段階でメモリセルごとに分離されて浮遊ゲート（第１ゲート）５４となる。
【０１０２】
次に、シリコン酸化膜５８を堆積するが、このときシリコン窒化膜５７、シリコン窒化膜パターン５５および浮遊ゲート５４からなるパターンのスペース部分が完全に埋め込まれるようにする。シリコン酸化膜５８の一部をエッチバックまたはＣＭＰにより除去しシリコン窒化膜５７の上部を露出させると、前記図５３のＡ―Ａ′線断面およびＢ―Ｂ′線断面が、それぞれ図５６（ａ）および（ｂ）となり、図５３のＣ―Ｃ′線断面およびＤ―Ｄ′線断面が、それぞれ図５７（ａ）および（ｂ）となる。
【０１０３】
次に、シリコン酸化膜５８をマスクとしてシリコン窒化膜５７およびシリコン窒化膜パターン５５をドライエッチングによって除去する。前記図５３のＡ−Ａ′線断面およびＢ−Ｂ′線断面が、それぞれ図５８（ａ）および（ｂ）となり、図５３のＣ−Ｃ′線断面およびＤ−Ｄ′線断面が、それぞれ図５９（ａ）および（ｂ）となる。
【０１０４】
次に、浮遊ゲート５４と制御ゲートとの間を絶縁する第２絶縁膜５９、制御ゲート材料６０ａを順次堆積する。前記図５３のＡ−Ａ′線断面およびＢ−Ｂ′線断面が、それぞれ図６０（ａ）および（ｂ）となり、図５３のＣ−Ｃ′線断面およびＤ−Ｄ′線断面が、それぞれ図６１（ａ）および（ｂ）となる。
【０１０５】
次に、ＣＭＰまたはエッチバックによって第２絶縁膜５９の上部、またはシリコン酸化膜５８の上部が露出するまで制御ゲート材料６０ａを除去する。前記図５３のＡ−Ａ′線断面およびＢ−Ｂ′線断面が、それぞれ図６２（ａ）および（ｂ）となり、図５３のＣ−Ｃ′線断面およびＤ−Ｄ′線断面が、それぞれ図６３（ａ）および（ｂ）となる。
【０１０６】
この段階で、Ｘ方向に延在する制御ゲート（第１ゲート）６０（ワード線ＷＬ）が形成される。隣接する制御ゲート６０間はシリコン酸化膜５８によって絶縁されている。また、浮遊ゲート５４は、前記図５３の段階でメモリセルごとに分離されているので、制御ゲート６０を加工する際に一括で加工する必要はない。
【０１０７】
その後、層間絶縁膜を形成した後、制御ゲート６０およびウェル５２に至るコンタクト孔および、メモリアレイの外部に位置するソース、ドレイン拡散層への給電用のコンタクト孔を形成し、続いて金属膜を堆積してこれをパターニングして配線とし、メモリセルを完成する。
【０１０８】
以上の工程を経て作製した不揮発性半導体記憶装置のメモリセルでは、浮遊ゲート５４の制御ゲート６０と第２絶縁膜５９を介している部分が、浮遊ゲート５４の低部よりも小さい寸法になっている。これにより、浮遊ゲート５４と制御ゲート６０との間の面積は充分確保しつつ、隣接ワード線ＷＬ下の浮遊ゲート５４間の対向面積が低減できる。つまり、制御ゲート６０と浮遊ゲート５４との間のカップリング比の確保と隣接ワード線ＷＬ下の浮遊ゲート５４間の容量結合低減とが両立できる。この結果、書込み／消去の性能の確保と、隣接セルの状態の変化により引き起こされる閾値変動の低減が両立できる。
【産業上の利用可能性】
【０１０９】
本発明の不揮発性半導体記憶装置は、携帯型パーソナルコンピュータやデジタルスチルカメラ等の小型携帯情報機器用記憶装置に用いて好適なものである。
【図面の簡単な説明】
【０１１０】
【図１】本発明の実施の形態１である不揮発性半導体記憶装置の一例を示す要部平面図である。
【図２】（ａ）は図１のＡ−Ａ′線における要部断面図、（ｂ）は図１のＢ−Ｂ′線における要部断面図、（ｃ）は図１のＣ−Ｃ′線における要部断面図である。
【図３】本発明の実施の形態１である読み出し時の電圧条件の一例を示すメモリアレイの回路図の概略図である。
【図４】本発明の実施の形態１である書込み時の電圧条件の一例を示すメモリアレイの回路図の概略図である。
【図５】本発明の実施の形態１である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【図６】図５に続く不揮発性半導体記憶装置の製造工程中の図５と同じ箇所の要部断面図である。
【図７】図６に続く不揮発性半導体記憶装置の製造工程中の図５と同じ箇所の要部断面図である。
【図８】図７に続く不揮発性半導体記憶装置の製造工程中の図５と同じ箇所の要部断面図である。
【図９】図８に続く不揮発性半導体記憶装置の製造工程中の要部平面図である。
【図１０】（ａ）は図９のＡ−Ａ′線における要部断面図、（ｂ）は図９のＢ−Ｂ′線における要部断面図、（ｃ）は図９のＣ−Ｃ′線における要部断面図である。
【図１１】本発明の実施の形態１である凸型の浮遊ゲートのしきい値変動量および直方体型の浮遊ゲートのしきい値変動量を示すグラフ図である。
【図１２】図７（ｂ）に続く不揮発性半導体記憶装置の製造工程中の図５と同じ箇所の要部断面図である。
【図１３】本発明の実施の形態２である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【図１４】図１３に続く不揮発性半導体記憶装置の製造工程中の図１３と同じ箇所の要部断面図である。
【図１５】図１４に続く不揮発性半導体記憶装置の製造工程中の要部平面図である。
【図１６】図１４に続く不揮発性半導体記憶装置の製造工程中の図１３と同じ箇所の要部断面図である。
【図１７】本発明の実施の形態３である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【図１８】図１７に続く不揮発性半導体記憶装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図１９】図１８に続く不揮発性半導体記憶装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２０】図１９に続く不揮発性半導体記憶装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２１】図２０に続く不揮発性半導体記憶装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２２】図２１に続く不揮発性半導体記憶装置の製造工程中の図１７と同じ箇所の要部断面図である。
【図２３】本発明の実施の形態４である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【図２４】図２３に続く不揮発性半導体記憶装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２５】図２４に続く不揮発性半導体記憶装置の製造工程中の図２３と同じ箇所の要部断面図である。
【図２６】図２５に続く不揮発性半導体記憶装置の製造工程中の要部平面図である。
【図２７】（ａ）は図２６のＡ−Ａ′線における要部断面図、（ｂ）は図２６のＢ−Ｂ′線における要部断面図である。
【図２８】（ａ）は図２６のＣ−Ｃ′線における要部断面図、（ｂ）は図２６のＤ−Ｄ′線における要部断面図である。
【図２９】図２６、図２７、図２８に続く不揮発性半導体記憶装置の製造工程中の図２７と同じ箇所の要部断面図である。
【図３０】図２６、図２７、図２８に続く不揮発性半導体記憶装置の製造工程中の図２８と同じ箇所の要部断面図である。
【図３１】図２９、図３０に続く不揮発性半導体記憶装置の製造工程中の図２７と同じ箇所の要部断面図である。
【図３２】図２９、図３０に続く不揮発性半導体記憶装置の製造工程中の図２８と同じ箇所の要部断面図である。
【図３３】図３１、図３２に続く不揮発性半導体記憶装置の製造工程中の図２７と同じ箇所の要部断面図である。
【図３４】図３１、図３２に続く不揮発性半導体記憶装置の製造工程中の図２８と同じ箇所の要部断面図である。
【図３５】図３３、図３４に続く不揮発性半導体記憶装置の製造工程中の図２７と同じ箇所の要部断面図である。
【図３６】図３３、図３４に続く不揮発性半導体記憶装置の製造工程中の図２８と同じ箇所の要部断面図である。
【図３７】図３５、図３６に続く不揮発性半導体記憶装置の製造工程中の図２７と同じ箇所の要部断面図である。
【図３８】図３５、図３６に続く不揮発性半導体記憶装置の製造工程中の図２８と同じ箇所の要部断面図である。
【図３９】本発明の実施の形態５であるメモリアレイの回路図の概略図である。（ａ）は読み出し時の電圧条件の一例、（ｂ）は書込み時の電圧条件の一例を示す。
【図４０】本発明の実施の形態５である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【図４１】図４０に続く不揮発性半導体記憶装置の製造工程中の図４０と同じ箇所の要部断面図である。
【図４２】図４１に続く不揮発性半導体記憶装置の製造工程中の図４０と同じ箇所の要部断面図である。
【図４３】図４２に続く不揮発性半導体記憶装置の製造工程中の要部平面図である。
【図４４】（ａ）は図４３のＡ−Ａ′線における要部断面図、（ｂ）は図４３のＢ−Ｂ′線における要部断面図である。
【図４５】（ａ）は図４３のＣ−Ｃ′線における要部断面図、（ｂ）は図４３のＤ−Ｄ′線における要部断面図である。
【図４６】本発明の実施の形態６である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【図４７】図４６に続く不揮発性半導体記憶装置の製造工程中の図４６と同じ箇所の要部断面図である。
【図４８】図４７に続く不揮発性半導体記憶装置の製造工程中の図４６と同じ箇所の要部断面図である。
【図４９】図４８に続く不揮発性半導体記憶装置の製造工程中の図４６と同じ箇所の要部断面図である。
【図５０】本発明の実施の形態７である不揮発性半導体記憶装置の製造方法の一例を示す要部断面図である。
【図５１】図５０に続く不揮発性半導体記憶装置の製造工程中の図５０と同じ箇所の要部断面図である。
【図５２】図５１に続く不揮発性半導体記憶装置の製造工程中の図５０と同じ箇所の要部断面図である。
【図５３】図５２に続く不揮発性半導体記憶装置の製造工程中の要部平面図である。
【図５４】（ａ）は図５３のＡ−Ａ′線における要部断面図、（ｂ）は図５３のＢ−Ｂ′線における要部断面図である。
【図５５】（ａ）は図５３のＣ−Ｃ′線における要部断面図、（ｂ）は図５３のＤ−Ｄ′線における要部断面図である。
【図５６】図５３、図５４、図５５に続く不揮発性半導体記憶装置の製造工程中の図５４と同じ箇所の要部断面図である。
【図５７】図５３、図５４、図５５に続く不揮発性半導体記憶装置の製造工程中の図５５と同じ箇所の要部断面図である。
【図５８】図５６、図５７に続く不揮発性半導体記憶装置の製造工程中の図５４と同じ箇所の要部断面図である。
【図５９】図５６、図５７に続く不揮発性半導体記憶装置の製造工程中の図５５と同じ箇所の要部断面図である。
【図６０】図５８、図５９に続く不揮発性半導体記憶装置の製造工程中の図５４と同じ箇所の要部断面図である。
【図６１】図５８、図５９に続く不揮発性半導体記憶装置の製造工程中の図５５と同じ箇所の要部断面図である。
【図６２】図６０、図６１に続く不揮発性半導体記憶装置の製造工程中の図５４と同じ箇所の要部断面図である。
【図６３】図６０、図６１に続く不揮発性半導体記憶装置の製造工程中の図５５と同じ箇所の要部断面図である。
【符号の説明】
【０１１１】
１  半導体基板
２  ウェル
３  浮遊ゲート（第１ゲート）
３ａ  ポリシリコン膜
４  制御ゲート（第２ゲート）
４ａ  制御ゲート材料
５  第３ゲート
５ａ  ポリシリコン膜
６  ゲート絶縁膜（第１絶縁膜）
７  第４絶縁膜
７ａ  シリコン酸化膜
８  第２絶縁膜
９  第６絶縁膜
１０  第５絶縁膜
１０ａ  シリコン窒化膜
１１  ゲート絶縁膜（第３絶縁膜）
１２  ダミーシリコン酸化膜パターン
１２ａ  ダミーシリコン酸化膜
１３  スペース
１４  サイドウォール
１４ａ  シリコン酸化膜
１５  ポリシリコン膜
１６  シリコン酸化膜
１７  シリコン窒化膜パターン
１７ａ  シリコン窒化膜
１８  サイドウォール
１８ａ  シリコン窒化膜
１９  半導体基板
２０  ウェル
２１  ゲート絶縁膜（第３絶縁膜）
２２  第３ゲート
２２ａ  ポリシリコン膜
２３  第５絶縁膜
２３ａ  シリコン酸化膜
２４  シリコン窒化膜パターン
２４ａ  シリコン窒化膜
２５  第４絶縁膜
２５ａ  シリコン酸化膜
２６  ゲート絶縁膜（第１絶縁膜）
２７  浮遊ゲート（第１ゲート）
２７ａ  ポリシリコン膜
２８  シリコン窒化膜
２９  シリコン酸化膜
３０  第２絶縁膜
３１  制御ゲート（第２ゲート）
３１ａ  制御ゲート材料
４１  シリコン基板
４２  ウェル
４３  ゲート絶縁膜（第１絶縁膜）
４４  浮遊ゲート（第１ゲート）
４４ａ  ポリシリコン膜
４４ｂ  ポリシリコン膜パターン
４５  シリコン窒化膜パターン
４５ａ  シリコン窒化膜
４６  シリコン酸化膜
４７  第２絶縁膜
４８  制御ゲート（第２ゲート）
４８ａ  制御ゲート材料
４９  サイドウォール
４９ａ  シリコン酸化膜
５０  ポリシリコン膜
５１  シリコン基板
５２  ウェル
５３  ゲート絶縁膜（第１絶縁膜）
５４  浮遊ゲート（第１ゲート）
５４ａ  ポリシリコン膜
５４ｂ  ポリシリコン膜パターン
５５  シリコン窒化膜パターン
５５ａ  シリコン窒化膜
５６  シリコン酸化膜
５７  シリコン窒化膜
５８  シリコン酸化膜
５９  第２絶縁膜
６０  制御ゲート（第２ゲート）
６０ａ  制御ゲート材料
ＷＬ  ワード線
【図１】
2005277035.tif 000003
【図２】
2005277035.tif 000004
【図３】
2005277035.tif 000005
【図４】
2005277035.tif 000006
【図５】
2005277035.tif 000007
【図６】
2005277035.tif 000008
【図７】
2005277035.tif 000009
【図８】
2005277035.tif 000010
【図９】
2005277035.tif 000011
【図１０】
2005277035.tif 000012
【図１１】
2005277035.tif 000013
【図１２】
2005277035.tif 000014
【図１３】
2005277035.tif 000015
【図１４】
2005277035.tif 000016
【図１５】
2005277035.tif 000017
【図１６】
2005277035.tif 000018
【図１７】
2005277035.tif 000019
【図１８】
2005277035.tif 000020
【図１９】
2005277035.tif 000021
【図２０】
2005277035.tif 000022
【図２１】
2005277035.tif 000023
【図２２】
2005277035.tif 000024
【図２３】
2005277035.tif 000025
【図２４】
2005277035.tif 000026
【図２５】
2005277035.tif 000027
【図２６】
2005277035.tif 000028
【図２７】
2005277035.tif 000029
【図２８】
2005277035.tif 000030
【図２９】
2005277035.tif 000031
【図３０】
2005277035.tif 000032
【図３１】
2005277035.tif 000033
【図３２】
2005277035.tif 000034
【図３３】
2005277035.tif 000035
【図３４】
2005277035.tif 000036
【図３５】
2005277035.tif 000037
【図３６】
2005277035.tif 000038
【図３７】
2005277035.tif 000039
【図３８】
2005277035.tif 000040
【図３９】
2005277035.tif 000041
【図４０】
2005277035.tif 000042
【図４１】
2005277035.tif 000043
【図４２】
2005277035.tif 000044
【図４３】
2005277035.tif 000045
【図４４】
2005277035.tif 000046
【図４５】
2005277035.tif 000047
【図４６】
2005277035.tif 000048
【図４７】
2005277035.tif 000049
【図４８】
2005277035.tif 000050
【図４９】
2005277035.tif 000051
【図５０】
2005277035.tif 000052
【図５１】
2005277035.tif 000053
【図５２】
2005277035.tif 000054
【図５３】
2005277035.tif 000055
【図５４】
2005277035.tif 000056
【図５５】
2005277035.tif 000057
【図５６】
2005277035.tif 000058
【図５７】
2005277035.tif 000059
【図５８】
2005277035.tif 000060
【図５９】
2005277035.tif 000061
【図６０】
2005277035.tif 000062
【図６１】
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【図６２】
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【図６３】
2005277035.tif 000065