(57)【要約】【課題】１画素１トランジスタ方式の半導体撮像装置で簡単な制御で良好な撮像機能を実現する。【解決手段】画素セルを１つのＰ型ＦＥＴによる画素トランジスタ２５とフォトダイオード２０で構成し、画素トランジスタのＮ型のウェル層とフォトダイオードの受光部側のＮ型のウェル層とを一体的に形成して電気的に接続し、それらのＮ型ウェル層４を包囲する状態でフォトダイオード２０のＰ型のウェル層３を設けることで、Ｎ型ウェル層によるフローティングウェルを構成し、フォトダイオード２０で生じた電位をフローティングウェルを通して画素トランジスタ２５に印加し、画素トランジスタ２５の閾値の変化からフォトダイオード２０への入射光量を検出する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体基板に設けられた第１導電型のウェル層の表面に互いに離間して形成された第２導電型のドレイン及びソースと、その中間に設けられたゲートとを有し、前記ドレインが電源線に接続され、ゲートがワード線に接続され、ソースが垂直信号線に接続された画素トランジスタと、
前記半導体基板に形成された第１導電型のウェル層と第２導電型のウェル層とで構成される光電変換素子とを有し、
前記画素トランジスタの第１導電型のウェル層と前記光電変換素子の第１導電型のウェル層とが電気的に接続されるとともに、それらの第１導電型のウェル層を包囲する状態で前記光電変換素子の第２導電型のウェル層が設けられ、前記第１導電型のウェル層によるフローティングウェルを構成した、
ことを特徴とする半導体撮像装置。
【請求項２】
前記画素トランジスタの第１導電型のウェル層と前記光電変換素子の第１導電型のウェル層とが同一パターニングで同一の不純物注入によって形成されていることを特徴とする請求項１記載の半導体撮像装置。
【請求項３】
前記第１導電型のウェル層がＮ型ウェル層であり、前記画素トランジスタがＰ型電界効果型トランジスタであることを特徴とする請求項１記載の半導体撮像装置。
【請求項４】
半導体基板に設けられた第１導電型のウェル層の表面に互いに離間して形成された第２導電型のドレイン及びソースと、その中間に設けられたゲートとを有し、前記ドレインが電源線に接続され、ゲートがワード線に接続され、ソースが垂直信号線に接続された画素トランジスタと、
前記半導体基板に形成された第１導電型のウェル層と第２導電型のウェル層とで構成される光電変換素子とを有し、
前記画素トランジスタの第１導電型のウェル層と前記光電変換素子の第１導電型のウェル層とが電気的に接続されるとともに、それらの第１導電型のウェル層を包囲する状態で前記光電変換素子の第２導電型のウェル層が設けられ、前記第１導電型のウェル層によるフローティングウェルを構成した半導体撮像装置の駆動方法であって、
前記光電変換素子で生じた電位を前記フローティングウェルを通して画素トランジスタに印加し、前記画素トランジスタの閾値の変化から前記光電変換素子への入射光量を検出する、
ことを特徴とする半導体撮像装置の制御方法。
【請求項５】
前記画素トランジスタのドレインに所定の順方向バイアス電圧を印加して光電変換素子を空乏化し、前記光電変換素子の信号電荷をリセットした後、前記画素トランジスタのドレインに所定の逆方向バイアス電圧を印加し、続いて前記画素トランジスタのゲートに前記逆方向バイアス電圧に対応する駆動電圧を印加することにより、前記画素トランジスタのソースから出力される信号レベルの変化を検出する、
ことを特徴とする請求項４記載の半導体撮像装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれ１つの画素トランジスタによって構成される複数の画素を２次元アレイ状に集積した撮像部を有するＣＭＯＳセンサ型の半導体撮像装置及びその制御方法に関する。
【背景技術】
【０００２】
従来より、半導体チップ上に２次元アレイ状に設けられた複数の画素に、フォトダイオード等の光電変換素子と画素トランジスタとを設け、光電変換素子によって生成した信号電荷を画素トランジスタによって読み出すＣＭＯＳセンサ型の半導体撮像装置が知られている。
そして、このような半導体撮像装置では、各画素毎に複数の画素トランジスタを設ける構成が一般的であり、光電変換素子のリセット、読み出し、増幅といった動作を各画素トランジスタによって行なうようにしているが、各画素毎に設けられる画素トランジスタの数が多くなればなるほど、画素トランジスタの形成スペースが大きくなり、その分、フォトダイオードの受光領域が制限され、開口率が低下するという問題がある。
【０００３】
一方、各画素毎に１つの画素トランジスタを設けた撮像装置も従来より知られている（例えば、特許文献１、２参照）。
この撮像装置は、画素トランジスタのゲート入力やバイアス電圧を制御することにより、フォトダイオードの信号電荷を増幅して読み出したり、リセットを行なうものであり、画素トランジスタのゲートや基板に容量を接続することにより、トランジスタのバラツキを抑えるような構成となっている。
【特許文献１】特開平２−２２４４８０号公報
【特許文献２】特開平６−２４５１５０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のように画素を１つの画素トランジスタで構成した半導体撮像装置において、実際に適正な撮像動作を行うことは必ずしも容易でなく、簡単な制御で良好な撮像機能を実現できる画素構造及び制御方式が求められている。
そこで本発明は、簡単な制御で良好な撮像機能を実現できる１画素１トランジスタ方式の半導体撮像装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
上述の目的を達成するため、本発明の半導体撮像装置は、半導体基板に設けられた第１導電型のウェル層の表面に互いに離間して形成された第２導電型のドレイン及びソースと、その中間に設けられたゲートとを有し、前記ドレインが電源線に接続され、ゲートがワード線に接続され、ソースが垂直信号線に接続された画素トランジスタと、前記半導体基板に形成された第１導電型のウェル層と第２導電型のウェル層とで構成される光電変換素子とを有し、前記画素トランジスタの第１導電型のウェル層と前記光電変換素子の第１導電型のウェル層とが電気的に接続されるとともに、それらの第１導電型のウェル層を包囲する状態で前記光電変換素子の第２導電型のウェル層が設けられ、前記第１導電型のウェル層によるフローティングウェルを構成したことを特徴とする。
【０００６】
また、本発明の制御方法は、半導体基板に設けられた第１導電型のウェル層の表面に互いに離間して形成された第２導電型のドレイン及びソースと、その中間に設けられたゲートとを有し、前記ドレインが電源線に接続され、ゲートがワード線に接続され、ソースが垂直信号線に接続された画素トランジスタと、前記半導体基板に形成された第１導電型のウェル層と第２導電型のウェル層とで構成される光電変換素子とを有し、前記画素トランジスタの第１導電型のウェル層と前記光電変換素子の第１導電型のウェル層とが電気的に接続されるとともに、それらの第１導電型のウェル層を包囲する状態で前記光電変換素子の第２導電型のウェル層が設けられ、前記第１導電型のウェル層によるフローティングウェルを構成した半導体撮像装置の駆動方法であって、前記光電変換素子で生じた電位を前記フローティングウェルを通して画素トランジスタに印加し、前記画素トランジスタの閾値の変化から前記光電変換素子への入射光量を検出することを特徴とする。
【発明の効果】
【０００７】
本発明の半導体撮像装置及びその制御方法によれば、画素セルを構成する１つの画素トランジスタの第１導電型のウェル層と光電変換素子の第１導電型のウェル層とが電気的に接続されるとともに、それらの第１導電型のウェル層を包囲する状態で光電変換素子の第２導電型のウェル層が設けられ、第１導電型のウェル層によるフローティングウェルを構成した画素構造としたことにより、光電変換素子で生じた電位をフローティングウェルを通して画素トランジスタに印加し、画素トランジスタの閾値の変化から光電変換素子への入射光量を検出することが可能となり、簡単な制御で良好な撮像機能を実現できる１画素１トランジスタ方式の半導体撮像装置を提供できる効果がある。
【発明を実施するための最良の形態】
【０００８】
本発明の実施の形態では、画素セルを１つのＰ型ＦＥＴによる画素トランジスタとフォトダイオードで構成し、画素トランジスタのＮ型のウェル層とフォトダイオードの受光部側のＮ型のウェル層とを一体的に形成して電気的に接続し、それらのＮ型ウェル層を包囲する状態でフォトダイオードのＰ型のウェル層を設けることで、Ｎ型ウェル層によるフローティングウェルを構成し、フォトダイオードで生じた電位をフローティングウェルを通して画素トランジスタに印加し、画素トランジスタの閾値の変化からフォトダイオードへの入射光量を検出する。
【実施例１】
【０００９】
図１は本発明の実施例による半導体撮像装置の画素セルの構成を示す等価回路図である。また、図２は図１に示す画素セルの積層構造を示す模式的断面図であり、図３は図１に示す画素セルの素子配置（レイアウト）を示す模式的平面図である。
本例の半導体撮像装置は、各画素毎に１つのフォトダイオード２０と画素（セル）トランジスタ２５とを有している。
セルトランジスタ２５は、半導体基板１にＣＭＯＳプロセスによって形成されたＰ型ＦＥＴであり、ドレイン７ａが電源線１１に接続され、ゲート６がワード線２３に接続され、ソース７ｂが垂直信号線１５に接続されたもので、ワード線２３は第１スキャナ２１に接続され、電源線１１は第２スキャナ２２に接続されている。
また、垂直信号線１５は信号検出回路２９に接続され、この信号検出回路２９は図示しないタイミング制御回路に接続され、このタイミング制御回路によってスキャナ２１、２２や画素セルの動作が制御されるようになっている。
【００１０】
また、セルトランジスタ２５は、半導体基板１の一主面に形成された第１導電型（Ｎ型）半導体のウェル層４の表面に第２導電型（Ｐ型）半導体からなる２つの不純物領域（ドレイン７ａ、ソース７ｂ）が離間して形成され、不純物領域７ａ、７ｂ間のウェル層４と絶縁膜５を介して対向するようにゲート電極６が形成されている。
不純物領域７ａは上層膜１２中の接続孔９内の導電物１０で配線１１と接続され、不純物領域７ｂは接続孔９内の導電物１０で配線１１と同じ配線層に接続され、さらに接続孔１３内の導電物１４で上層の配線１５と接続されている。
【００１１】
フォトダイオード２０は、半導体基板１内の逆導電型の２つの不純物領域（ウェル層３、ウェル層４）で構成され、セルトランジスタ２５のウェルとフォトダイオード２０のウェルは共通のウェル層４である。なお、このウェル層４はフォトダイオード２０で生じた浮遊電荷をセルトランジスタ２５に送るためのフローティングウェルとして機能する。そして、このウェル層４の下部と測部を囲み、各々の画素セルを分離するようにウェル層４と逆導電型のウェル層３が形成されている。
また、半導体基板１の上面には、素子分離用の熱酸化膜２が形成されている。また、上層配線１５の上には、図示しない平坦化膜等が配置され、さらにその上にカラーフィルタやマイクロレンズ等が配置されている。
【００１２】
このような本実施例による画素セルの構造では、セルトランジスタ２５のウェルとフォトダイオード２０の受光部のウェルが共通のウェル層４を形成する同一のフォトレジストパターンにより、一括してイオン注入することで形成されている。そして、セルトランジスタ２５のウェルと受光部のウェルが共通であるので、フォトダイオード２０によって生じた電位がセルトランジスタ２５のウェルに伝わる。このため、フォトダイオード２０の受光部へ光が入射してウェル電位が変化すると、セルトランジスタ２５の閾値が変化するので電流駆動能力も変化する。この様にして、セル毎に入射した光量をセルトランジスタ２５の特性として信号検出回路２９で識別し、セル毎の画素データとする。
また、各画素セルにはトランジスタが１個しか無いので、画素セルの面積を小さくできる。また、回路が簡素化されると配線の本数や層数も少なくなる（具体的には、配線が電源線、ワード線、垂直信号線の３本と少ない）ので、画素の開口率が大きくなり、感度が向上する。
【００１３】
次に、このような本実施例の撮像装置の製造方法について説明する。
図４〜図６は、本例の製造方法の各工程における素子構造を示す断面図である。
まず、半導体基板１上にシリコン酸化膜を形成し、その上にシリコン窒化膜を成膜し、素子分離領域にフォトレジストが無い様な所定のパターンにフォトレジストを形成し、シリコン窒化膜をエッチングする。そして、フォトレジストを除去した後、基板表面を酸化すると、パターンに形成されたシリコン窒化膜を酸化マスクとして、素子分離領域に熱酸化膜２が形成される。その後、シリコン窒化膜を燐酸によってエッチング除去する（図４（ａ））。
次に、画素セルの受光部とセルトランジスタを含む領域を開口するようにフォトレジスト２６を形成する。そして、このフォトレジスト２６をマスクにして第１導電型不純物イオンを注入してウェル層４を形成し、ウェル層４の下部に接して、ウェル層４と逆導電型のウェル層３を第２導電型不純物イオン注入で形成する（図４（ｂ））。
次に、上述のフォトレジスト２６を除去した後、各々の画素セルのウェル層４の周囲を開口する様にフォトレジスト２７をパターニングして、画素セルのウェル層４の側部を囲み、ウェル層３を繋げる様にウェル層３と同じ導電型の不純物を注入する（図４（ｃ））。
【００１４】
次に、上述したフォトレジスト２７を除去し、アクティヴ領域上のシリコン酸化膜をエッチングしてから、半導体基板の表面を酸化して所定の厚さのゲート酸化膜５を形成する。それからトランジスタのゲートとして例えばポリシリコンを成膜し、所望の不純物を適量ドーピングした後、所定のレイアウトにフォトレジストをパターニングし、フォトレジストをマスクにしてポリシリコンをエッチングし、ゲート電極６を形成する。そして、このゲート電極６をマスクにしてトランジスタのドレイン、ソース領域となる不純物領域７ａ、７ｂをイオン注入により形成する。次に、適当な熱処理工程を加えて不純物領域を活性化する（図５（ｄ））。
【００１５】
次に基板表面に層間絶縁膜８を成膜して、層間絶縁膜８の表面を平坦化した後、コンタクトホール形成用のパターンをフォトレジストでパターニングする。そして、このフォトレジストをマスクにして層間絶縁膜８とゲート酸化膜５をＲＩＥによってエッチングし、コンタクトホール９を開口する。次にタングステン等の導電物を成膜してから、エッチバック若しくはＣＭＰなどによりコンタクトホール内のみにタングステン等の導電物１０を埋め込む。その後、アルミニウム、銅等の配線材料を成膜し、所定のレイアウトに加工して配線１１を形成する（図５（ｅ））。
【００１６】
次に層間絶縁膜８および配線１１の表面に層間絶縁膜１２を成膜して、層間絶縁膜１２の表面を平坦化した後、コンタクトホール形成用のパターンをフォトレジストでパターニングする。フォトレジストをマスクにして層間絶縁膜１２をＲＩＥによってエッチングし、配線１１上にコンタクトホール１３を開口する。次にタングステン等の導電物を成膜してから、エッチバック若しくはＣＭＰ等によりコンタクトホール内のみにタングステン等の導電物１４を埋め込む。その後、アルミニウム、銅等の配線材料を成膜し、所定のレイアウトに加工して配線１５を形成する（図６（ｆ））。
【００１７】
以上のような製造方法において、半導体基板１の導電型、ウェルやドレイン・ソースの導電型の一例として、半導体基板１をＮ型、ウェル層３をＰ型、ウェル層４をＮ型、ドレイン・ソース領域７ａ、７ｂをＰ型とすることができる。Ｐ型のウェル層３に注入する不純物としてはボロン等が用いられ、Ｎ型のウェル層４に注入する不純物としてはリン等が用いられる。Ｐ型のドレイン・ソース領域７ａ、７ｂにはボロン、ＢＦ２等が用いられる。
また、図４（ｃ）でウェル層４を形成する際に、パンチスルーストッパーや閾値調整用の不純物プロファイルを形成することを目的として、それらのイオン注入をすることもある。
【００１８】
また、画素セルの素子配置は図３に示すものの代わりに、図７に示すように受光部（フォトダイオード２０）とセルトランジスタ２５を素子分離で分離しても良い。これによってソース・ドレイン７ａ、７ｂの不純物注入時の合わせずれによる受光部の面積の変動が無くなる利点がある。
【００１９】
また、図８はワード線２３を３層目のメタル配線層で構成した場合の画素セルの素子配置を示す模式的平面図である。この例では、ゲート電極６から接続される１層目のメタルパッドを電源線１１と離すようにレイアウトする。そして、ワード線を３層目のメタル配線とすることで、ソース７ｂと接続する１層目のメタルパッドと電源線１１との間隔を狭めることができるので、セル面積を縮小できる利点がある。
【００２０】
次に、以上のような本実施例における画素セルの制御動作について説明する。
図９は本実施例による１トランジスタ型の画素セルを３列×２行のセルアレイとして接続した例を示す等価回路図であり、図１０は図９に示す画素セルの動作タイミングを示すタイミングチャートである。
図９に示すように、同一行の画素セルは、ワード線３３、３７、電源線３４、３８、及びスキャナ３１、３２、３５、３６をそれぞれ共有している。また、同一列の画素セルは垂直信号線３９〜４１を共有している。
図１０において、１行目のセルを読み出す時には、１行目以外のセルのワード線３３と電源線３４を０Ｖにする。そして、スキャナ（１−２）３２にＶｃｃ電位（順方向バイアス電圧）を与えてセルの受光部の電位をリセットする。
次にスキャナ（１−２）３２に−Ｖｃｃ電位（逆方向バイアス電圧）を与えてから、続いてスキャナ（１−１）３１に−Ｖｃｃ電位を与える。
このような動作により、受光部で発生した電荷量が少ない場合にはセルトランジスタ２５はＯＮする。しかし、受光部で発生した電荷量が多い場合にはセルトランジスタ２５のウェル電位が上昇するので閾値が高くなり、セルトランジスタ２５はＯＦＦのままとなる。受光部で発生した電荷量に応じて閾値が変化するので、受光部に入射した光量に応じて、セルトランジスタのＯＮ時間や出力信号レベルが変化し、垂直信号線３９〜４１に出力される電圧が異なる。したがって、この電圧の変化を検出し、受光量を検出できる。
【００２１】
次に、２行目のセルを読み出す時には、２行目以外のセルのワード線３７と電源線３８を０Ｖにする。スキャナ（２−２）３６にＶｃｃ電位を与えてセルの受光部の電位をリセットする。次にスキャナ（２−２）３６に−Ｖｃｃ電位を与えてからスキャナ（２−１）３５に−Ｖｃｃ電位を与える。受光部で発生した電荷量に応じて閾値が変化するので、受光部に入射した光量に応じて、セルトランジスタのＯＮ時間や出力信号レベルが変化し、垂直信号線３９〜４１に出力される電圧が異なる。したがって、この電圧の変化を検出し、受光量を検出できる。
以下、同様にして次の行のセルを読み出して行くことで、セルアレイの全ての画素を読み出すことができる。
なお、ここで用いた具体的な電圧値等については、あくまでも一例であり、適宜変更し得ることは勿論である。
【００２２】
以上のような本実施例の構成では、次のような効果を得ることが可能である。
（１）本実施例の画素セル構造では、受光部で発生したウェルの電位をセルトランジスタのウェルへ印加することにより、１トランジスタ型のＣＭＯＳセンサの画素セルを実現でき、画素の面積を小さくすることができる。
（２）受光部のウェルとセルトランジスタのウェルを同一パターニングで同一の不純物注入によって形成するため、製造工程の複雑化を招くことなく実現できる。
（３）フォトダイオードの受光部のウェルとセルトランジスタのウェルとの間に配線が不要で、画素セル内には、電源線、ワード線、垂直信号線の３本の配線しか無く、また、ノード間を接続する配線も無いので、配線の占める面積が小さい。そのため、画素セルの中の開口率が大きくできる。
（４）フォトダイオードで生じた電位をフローティングウェル（ウェル層４）を通してセルトランジスタに印加し、このセルトランジスタの閾値の変化によって生じる出力信号の変化からフォトダイオードの入射光量を検出するようにしたことから、簡単な素子構造で正確な光量検出を行うことが可能となる。
具体的には、セルトランジスタのドレインに所定の順方向バイアス電圧を印加してフォトダイオードを空乏化し、フォトダイオードの信号電荷をリセットした後、セルトランジスタのドレインに所定の逆方向バイアス電圧を印加し、続いてセルトランジスタのゲートに逆方向バイアス電圧に対応する駆動電圧を印加することにより、セルトランジスタの閾値変化を適切に反映したソース信号を検出することができ、各画素の正確な信号検出を実現できる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施例１に係る半導体撮像装置の画素セルの構成を示す等価回路図である。
【図２】図１に示す半導体撮像装置の画素セルの素子構造を示す断面図である。
【図３】図１に示す半導体撮像装置の画素セルの素子配置を示す平面図である。
【図４】図１に示す半導体撮像装置の製造方法の各工程における素子構造を示す断面図である。
【図５】図１に示す半導体撮像装置の製造方法の各工程における素子構造を示す断面図である。
【図６】図１に示す半導体撮像装置の製造方法の各工程における素子構造を示す断面図である。
【図７】図１に示す半導体撮像装置の画素セルの素子配置の他の例を示す平面図である。
【図８】図１に示す半導体撮像装置の画素セルの素子配置のさらに他の例を示す平面図である。
【図９】図１に示す半導体撮像装置の画素セルを複数接続した例を示す等価回路図である。
【図１０】図９に示す回路の動作例を示すタイミングチャートである。
【符号の説明】
【００２４】
１……半導体基板、３、４……ウェル層、２０……フォトダイオード、２５……セルトランジスタ、１１……電源線、１５……垂直信号線、２３……ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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