(57)【要約】【課題】  二次元フィルタを用いて画像の幾何学的補正を行う画像信号処理装置であって、配線数が減少された画像信号処理装置を提供する。【解決手段】  画像信号処理装置１０は、ＬＵＴ１８及び２０と、二次元フィルタのサイズに応じたＮ×Ｍ個のメモリブロックＢとを備える。メモリブロックＢは各々、ＲＡＭ２２と、ＲＯＭ２４とを有する。ＲＡＭ２２は、垂直方向にはＭ画素おきに、水平方向にはＮ画素おきに、他のメモリブロックとは異なる画素の画素値を座標変換情報の整数部に応じたアドレス位置に記憶する。ＲＯＭ２４は各々、座標変換情報の小数部に応じたアドレス位置にフィルタ係数を記憶する。ＲＡＭ２２は座標変換情報の整数部に応じたＬＵＴ１８からのアドレス信号に応じて画素値を出力し、ＲＯＭ２４は座標変換情報の小数部に応じたＬＵＴ２０からのアドレス信号に応じてフィルタ係数を出力する。【選択図】  図１
2005277576.tif 000002
【特許請求の範囲】
【請求項１】
補正画素値を得るべき対象画素の移動位置に関して整数部及び小数部を含む座標変換情報を出力する座標変換情報出力手段と、
前記整数部に対応付けて複数の第１のアドレスを記憶しており、前記座標変換情報出力手段からの前記座標変換情報の整数部に対応付けられている第１のアドレス信号を出力する第１のアドレス信号出力手段と、
前記小数部に対応付けて複数の第２のアドレスを記憶しており、前記座標変換情報出力手段からの前記座標変換情報の前記小数部に対応付けられている第２のアドレス信号を出力する第２のアドレス信号出力手段と、
サイズＮ×Ｍ（Ｎ及びＭは、３以上の整数）の二次元フィルタを適用し得る二次元の所定範囲における複数の画素の画素値を記憶するＮ×Ｍ個の第１のメモリと、
前記二次元フィルタのフィルタ係数を記憶するＮ×Ｍ個の第２のメモリと、
前記第１のメモリの各々から出力される画素値と前記第２のメモリの各々から出力されるフィルタ係数との積を演算する乗算手段と、
前記乗算手段からの出力を加算する加算手段と、
を備え、
前記第１のメモリの各々が、複数の第１のアドレスを有し、垂直方向にＭラインおきに、水平方向にはＮ画素おきに、他のメモリブロックとは異なる画素の画素値を前記整数部に対応する第１のアドレス位置に記憶することによって、前記Ｎ×Ｍ個の第１のメモリに前記所定範囲に含まれる複数の画素の画素値を記憶し、
前記第２のメモリの各々が、複数の第２のアドレスを有し、前記小数部に対応する第２のアドレス位置に当該小数部に応じたフィルタ係数を記憶しており、
前記第１のメモリの各々が、前記第１のアドレス信号出力手段と接続されており、前記第１のアドレス信号出力手段からの前記第１のアドレス信号に応じて、該第１のアドレス信号に対応する前記第１のアドレス位置の画素値を出力し、
前記第２のメモリの各々が、前記第２のアドレス信号出力手段と接続されており、前記第２のアドレス信号出力手段からの前記第２のアドレス信号に応じて、該第２のアドレス信号に対応する前記第２のアドレス位置のフィルタ係数を出力する、
画像信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像信号処理装置に関するものである。
【背景技術】
【０００２】
デジタル画像（映像を含む）の歪といった画素位置の移動を補正する画像信号処理装置では、移動位置における複数の画素に二次元フィルタを適用し、対象画素の補正画素値を得ることによって、画像の幾何学的補正が達成される。
【０００３】
このようなフィルタリングを実現するために、画像信号処理装置は、対象画素を中心として移動位置が存在しうる範囲に、当該範囲の最外郭の画素を中心に二次元フィルタを適用する場合の二次元フィルタのはみ出し量を考慮した二次元の所定範囲の画素値を一時的に記憶する。
【０００４】
図２は、従来の画像信号処理装置の一構成例を概略的に示す図であり、既存のトランスバーサル方フィルタ素子を用いた従来の画像処理装置の例を概念的に示している。ここでは、サイズ５×５の二次元フィルタを適用可能な画像信号処理装置を示している。図２に示す従来の画像信号処理装置１００は、上記の所定範囲のライン数に応じた数のライン遅延素子１０４と、当該数のラインメモリ１０６とを備えることによって、入力端子１０２から入力される画像信号のうち、上記所定範囲における複数のラインの画素値を複数のラインメモリ１０６に記憶している。
【０００５】
また、当該装置１００は、上記所定範囲のうち、二次元フィルタを適用すべき５×５の領域の画素値の何れかを含むラインの画素値をスイッチ１０８によって選択し、選択したラインの画素値を遅延素子１１２を介してスイッチ１１４に出力する。スイッチ１１４では、上記領域に含まれる五つの画素値が選択され、当該画素値が遅延素子を介して５個の乗算器１１８に出力される。乗算器１１８は、係数蓄積メモリ１２０に記憶された二次元フィルタのフィルタ係数と画素値を乗算し、加算器１２２に出力する。加算器１２２は、乗算器１１８からの出力を加算し、加算器１２４に出力する。
【０００６】
遅延素子１１２、スイッチ１１４、遅延素子１１６、係数蓄積メモリ１２０、乗算器１１８、加算器１２２を含むブロック１１０は、二次元フィルタのライン数分用意されており、ブロック１１０各々の出力が加算器１２４によって加算されることによって、出力端子１２６に補正画素値が出力される（例えば、特許文献１、又は特許文献２を参照）。遅延素子１１６，係数蓄積メモリ１２０，乗算器１１８及び加算器１２２を含むフイルタ部分は、既に集積化され市販されている回路素子として利用可能である。
【特許文献１】特開平０２−１７９０２１号公報
【特許文献２】特開平０２−２１６９０８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、上述した従来の画像信号処理装置では、遅延素子、スイッチといった素子を繋ぐ配線数が膨大である。特に、移動位置が存在し得る上記の範囲が大きくなるに連れて、配線数がより膨大となる。
【０００８】
そこで、本発明は、二次元フィルタを用いて画像の幾何学的補正を行う画像信号処理装置であって、配線数が減少された画像信号処理装置を提供することを目的としている。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の画像信号処理装置は、（ａ）補正画素値を得るべき対象画素の移動位置に関して整数部及び小数部を含む座標変換情報を出力する座標変換情報出力手段と、（ｂ）上記整数部に対応付けて複数の第１のアドレスを記憶しており、上記座標変換情報出力手段からの上記座標変換情報の整数部に対応付けられている第１のアドレス信号を出力する第１のアドレス信号出力手段と、（ｃ）上記小数部に対応付けて複数の第２のアドレスを記憶しており、上記座標変換情報出力手段からの上記座標変換情報の上記小数部に対応付けられている第２のアドレス信号を出力する第２のアドレス信号出力手段と、（ｄ）サイズＮ×Ｍ（Ｎ及びＭは、３以上の整数）の二次元フィルタを適用し得る二次元の所定範囲における複数の画素の画素値を記憶するＮ×Ｍ個の第１のメモリと、（ｅ）上記二次元フィルタのフィルタ係数を記憶するＮ×Ｍ個の第２のメモリと、（ｆ）上記第１のメモリの各々から出力される画素値と上記第２のメモリの各々から出力されるフィルタ係数との積を演算する乗算手段と、（ｇ）上記乗算手段からの出力を加算する加算手段と、を備える。上記第１のメモリの各々が、複数の第１のアドレスを有し、垂直方向にＭラインおきに、水平方向にはＮ画素おきに、他のメモリブロックとは異なる画素の画素値を上記整数部に対応する第１のアドレス位置に記憶することによって、上記Ｎ×Ｍ個の第１のメモリに上記所定範囲に含まれる複数の画素の画素値を記憶する。上記第２のメモリの各々が、複数の第２のアドレスを有し、上記小数部に対応する第２のアドレス位置に当該小数部に応じたフィルタ係数を記憶している。上記第１のメモリの各々が、上記第１のアドレス信号出力手段と接続されており、上記第１のアドレス信号出力手段からの上記第１のアドレス信号に応じて、該第１のアドレス信号に対応する上記第１のアドレス位置の画素値を出力する。上記第２のメモリの各々が、上記第２のアドレス信号出力手段と接続されており、上記第２のアドレス信号出力手段からの上記第２のアドレス信号に応じて、該第２のアドレス信号に対応する上記第２のアドレス位置のフィルタ係数を出力する。
【００１０】
本発明によれば、第１のメモリが、垂直方向にはＭラインおきに、水平方向にはＮ画素おきに、他の第１のメモリとは異なる画素の画素値を、座標変換情報の整数部に対応する第１のアドレス位置に記憶する。これによって、サイズＮ×Ｍの二次元フィルタが適用される可能性のある二次元の所定範囲内の画素の画素値が記憶される。また、第２のメモリが、座標変換情報の小数部に応じた第２のアドレス位置に、二次元フィルタのフィルタ係数を記憶している。したがって、上記の所定範囲の画素値のうち、二次元フィルタを適用すべき二次元領域の画素の画素値を、第１のメモリ各々への第１のアドレスの指定によって、任意に取り出すことが可能である。また、座標変換情報の小数部に応じて第２のメモリへ第２のアドレスを指定することによって、フィルタ係数を取り出すことが可能である。このように、座標変換情報に基づくアドレス指定によってＮ×Ｍ個のメモリから任意の二次元領域の画素値、及び当該画素値に与えるフィルタ係数を取り出すことができる。すなわち、本発明によれば、第１のアドレス信号出力手段とＮ×Ｍ個の第１のメモリ、第２のアドレス信号出力手段とＮ×Ｍ個の第２のメモリを各々、アドレス信号線によって接続することによって配線が実現されるので、従来の画像処理装置に比べて配線数を削減することが可能である。
【発明の効果】
【００１１】
以上説明したように、本発明によれば、座標変換情報に基づくアドレス指定によって、Ｎ×Ｍ個のメモリから任意の二次元領域の画素値、及び当該画素値に与えるフィルタ係数を取り出すことができる。したがって、本発明によれば、二次元フィルタを用いて画像の幾何学的補正を行う画像信号処理装置であって、配線数が減少された画像信号処理装置が提供される。
【発明を実施するための最良の形態】
【００１２】
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を付すこととする。
【００１３】
図１は、本発明の実施の形態にかかる画像信号処理装置の構成を示す図である。図１に示す画像信号処理装置１０は、歪等に起因して画素が幾何学的に移動している入力画像に二次元フィルタを適用して、当該移動が補正された補正画像を得るための装置である。
【００１４】
画像信号処理装置１０は、画像入力端子１２と、座標変換情報入力端子１４と、演算ＲＯＭ１６と、ルックアップテーブル（ＬＵＴ）１８及び２０と、複数のメモリブロックＢと、複数の加算器２８と、加算器３０と、出力端子３２とを備えている。
【００１５】
画像入力端子１２は、入力画像信号をメモリブロックＢに供給する。座標変換情報入力端子１４は、補正画像における補正画素値を得るべき処理対象の対象画素から当該対象画素の移動位置に関する座標変換情報を演算ＲＯＭ１６に出力する。
【００１６】
ここで、座標変換情報は、例えば、補正画素値を得るべき対象画素から当該対象画素の移動位置までの水平、及び垂直方向の距離データを含む。座標変換情報は、小数部の精度に相当する解像度をとりうる。また、座標変換情報は、例えば、対象画素を特定するための情報と、当該情報に対応付けられた座標変換情報とを記憶しているテーブル（図示せず）を参照することによって、対象画素ごとに取得される。
【００１７】
メモリブロックＢは、Ｎ×Ｍ個用意されている。ここで、Ｎは、二次元フィルタの水平方向のサイズであり、Ｍは、二次元フィルタの垂直方向のサイズである。メモリブロックＢは各々、ＲＡＭ２２と、ＲＯＭ２４と、乗算器２６とを有している。
【００１８】
画像信号処理装置１０では、Ｎ×Ｍ個のメモリブロック各々のＲＡＭ２２によって、対象画像を中心として二次元フィルタが適用される可能性のある二次元の所定範囲の画素値が記憶される。すなわち、複数のメモリブロックＢの各々のＲＡＭ２２が、垂直方向にはＭ画素おきに、水平方向にはＮ画素おきに、他のメモリブロックとは異なる画素の画素値を記憶することによって、上記所定範囲の画素値を記憶する。
【００１９】
図１では、各々のメモリブロックに参照符号Ｂｉｊ（ｉ∈０，１，２・・・，Ｎ−１、ｊ∈０，１，２・・・、Ｍ−１）を付している。メモリブロックＢn，m（ｎ∈０，１，２・・・，Ｎ−１、ｍ∈０，１，２・・・、Ｍ−１）のＲＡＭ２２は、座標（ｎ＋Ｘ＋ａ×Ｎ，ｍ＋Ｙ＋ｂ×Ｍ）の画素値を記憶する。ここで、ａ，ｂは各々、０から上記二次元の範囲の水平方向、垂直方向のサイズに応じた１以上の整数の間の整数をとる。また、Ｘ、Ｙは、上記所定範囲における始点画素へのオフセットである。一例を説明すると、二次元フィルタのサイズＮ×Ｍが、５×５であり、オフセットＸ及びＹがそれぞれ０である場合に、メモリブロックＢ０，０は、座標［０，０］，［５，０］，［１０，０］，・・・，［０，５］，［５，５］，［１０，５］，・・・，［０，１０］，［５，１０］，［１０，１０］・・・，の画素の画素値を記憶し、メモリブロックＢ１，０は、座標［１，０］，［６，０］，［１１，０］，・・・，［１，５］，［６，５］，［１１，５］，・・・，［１，１０］，［６，１０］，［１１，１０］・・・，の画素の画素値を記憶し、メモリブロックＢ０，１は、座標［０，１］，［５，１］，［１０，１］，・・・，［０，６］，［５，６］，［１０，６］，・・・，［０，１１］，［５，１１］，［１０，１１］・・・，の画素の画素値を記憶する。
【００２０】
各々のメモリブロックＢのＲＡＭ２２は、座標変換情報の整数部がとり得る数値に応じて第１のアドレスを複数有しており、当該整数部の数値に対応する第１のアドレス位置に上記の画素値を記憶する。
【００２１】
ＲＯＭ２４は、二次元フィルタのサンプル値を記憶する。二次元フィルタは整数画素の画素値に適用されるものである。したがって、座標変換情報の小数部、すなわち、整数画素からのズレによって、二次元フィルタのサンプル位置が異なるので、座標変換情報の小数部によって異なるフィルタ係数が整数画素の画素値に適用される。ＲＯＭ２４は、座標変換情報の小数部のとり得る数値に応じた複数の第２のアドレスを有している。第２のアドレスの個数は、当該小数部の解像度に応じた数である。小数部は、例えば、整数画素間を８分割した値をとることができる。
【００２２】
演算ＲＯＭ１６は、座標変換情報の整数部と小数部とを分離し、ＬＵＴ１８に整数部を、ＬＵＴ２０に小数部を出力する。
【００２３】
ＬＵＴ１８は、座標変換情報の整数部に第１のアドレスを対応付けたテーブルを記憶している。ＬＵＴ１８は、各々のメモリブロックＢのＲＡＭ２２にアドレス信号線を介して接続されている。ＬＵＴ１８は、演算ＲＯＭ１６からの整数部に応じて、テーブルに記憶されている第１のアドレスを選択する。ＬＵＴ１８は、それぞれのメモリブロックＢのＲＡＭ２２に選択した第１のアドレスに関する第１のアドレス信号を送出することによって、各ＲＡＭ２２への第１のアドレスの指定を実行する。この第１のアドレスの指定によって、各ＲＡＭ２２において座標変換情報の整数部に対応する第１のアドレス位置に記憶されている画素値が、乗算器２６に出力される。
【００２４】
ＬＵＴ２０は、座標変換情報の小数部に第２のアドレスを対応付けたテーブルを記憶している。ＬＵＴ２０は、各々のメモリブロックＢのＲＯＭ２４にアドレス信号線を介して接続されている。ＬＵＴ２０は、演算ＲＯＭ１６からの小数部に応じて、テーブルに記憶されている第２のアドレスを選択する。ＬＵＴ２０は、それぞれのメモリブロックＢのＲＯＭ２４に選択した第２のアドレスに関する第２のアドレス信号を送出することによって、各ＲＯＭ２４への第２のアドレスの指定を実行する。この第２のアドレスの指定によって、各ＲＯＭ２４において座標変換情報の小数部に対応する第２のアドレス位置に記憶されているフィルタ係数が、乗算器２６に出力される。
【００２５】
乗算器２６は、ＲＡＭ２２とＲＯＭ２４からの出力の積を演算し、その結果を加算器２８に出力する。加算器２８はＮ個用意されており、各々の加算器２８は対応のＭ個のブロックからの出力を加算して、その結果を加算器３０に出力する。加算器３０は、Ｎ個の加算器２８からの出力を加算して、その結果を出力端子３２に出力する。これによって、出力端子３２に対象画素の補正画素値が出力される。
【００２６】
以下、画像信号処理装置１０の作用及び効果について説明する。画像信号処理装置１０では、各々のメモリブロックＢのＲＡＭ２２が、垂直方向にはＭラインおきに、水平方向にはＮ画素おきに、他のメモリブロックＢのＲＡＭ２２とは異なる画素の画素値を記憶する。ＲＡＭ２２は、座標変換情報がとり得る整数部の数値に応じた第１のアドレス位置に画素値を記憶する。これによって、サイズＮ×Ｍの二次元フィルタが適用される可能性のある二次元の範囲内の画素の画素値が記憶される。
【００２７】
画像信号処理装置１０では、座標変換情報の整数部に応じたＬＵＴ１８からの第１のアドレスの指定によって、Ｎ×Ｍ個のメモリブロックＢのＲＡＭ２２から、サイズＮ×Ｍの二次元フィルタを適用すべきＮ×Ｍ画素の二次元領域の画素値を任意に取り出すことができる。
【００２８】
更に、画像信号処理装置１０では、各々のメモリブロックＢのＲＯＭ２４が、座標変換情報の小数部がとり得る数値に応じた第２のアドレス位置に、二次元フィルタのフィルタ係数を記憶している。画像信号処理装置１０では、座標変換情報の小数部に応じたＬＵＴ２０からの第２のアドレスの指定によって、Ｎ×Ｍ個のメモリブロックＢのＲＯＭ２４から、座標変換情報の小数部に応じたフィルタ係数を取り出すことが可能である。
【００２９】
かかる画像信号処理装置１０では、ＬＵＴ１８と各ＲＡＭ２２、及びＬＵＴ２０と各ＲＯＭ２４の間にアドレス信号線を設けることによって、その配線が実現されている。したがって、従来の画像信号処理装置と比べて、配線数が大幅に削減されている。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の実施の形態に係る画像信号処理装置の構成を示す図である。
【図２】図２は、従来の画像信号処理装置の一構成例を概略的に示す図である。
【符号の説明】
【００３１】
１０…画像信号処理装置、１２…画像入力端子、１４…座標変換情報入力端子、１６…演算ＲＯＭ、１８，２０…ＬＵＴ、Ｂ…メモリブロック、２２…ＲＡＭ、２４…ＲＯＭ、２６…乗算器、２８…加算器、３０…加算器、３２…出力端子。
【図１】
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【図２】
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