(57)【要約】【課題】入力データと出力データとの位相のずれを効率良く検出し、その検出結果を用いてサンプリング周波数を変換するサンプリング周波数変換装置を提供することを目的とする。【解決手段】入力ワードクロックＬＲＣＫｉに従って取り込んだ入力データＤｉの信号処理を内部クロックＣＬＫ０に同期して行うＤＳＰ２と、内部クロックＣＬＫ０から、出力ワードクロックＬＲＣＫｏ、および、カウンタクロックＣＬＫ１を生成するＩ／Ｆ部クロック生成回路４と、カウンタクロックＣＬＫ１をカウントするカウンタ７と、カウンタ７のカウンタ値を入力ワードクロックＬＲＣＫｉに同期して取り込み、そのカウンタ値をＤＳＰ２に出力するレジスタ８とを具備し、ＤＳＰ２が、レジスタ８の出力結果に基づいて、出力データＤｏの補正処理を行うことを特徴としている。【選択図】  図１
2005005766.tif 000002
【特許請求の範囲】
【請求項１】
入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、
前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、
前記カウンタクロックをカウントするカウンタと、
前記カウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウンタ値を前記内部回路に出力するレジスタとを具備し、
前記内部回路が、前記レジスタの出力結果に基づいて、前記出力データの補正処理を行うことを特徴とするサンプリング周波数変換装置。
【請求項２】
入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、
前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、
前記カウンタクロックをカウントし、カウントしたカウント値から前記ｎを前記入力ワードクロックに同期して差し引く第１のカウンタと、
前記第１のカウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウント値が所定の範囲外の値となった場合にフラグ信号を前記内部回路に出力するレジスタとを具備し、
前記内部回路が、前記フラグ信号に基づいて、前記出力データの補正処理を行うことを特徴とするサンプリング周波数変換装置。
【請求項３】
入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、
前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、
前記カウンタクロックをカウントし、カウントしたカウント値から前記ｎを前記入力ワードクロックに同期して差し引く第１のカウンタと、
前記第１のカウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウント値が所定の範囲外の値となった場合にフラグ信号を出力するレジスタと、
前記内部回路から前記出力データが入力され、前記レジスタから前記フラグ信号が入力され、前記出力データの補正処理を行う補正回路とを具備することを特徴とするサンプリング周波数変換装置。
【請求項４】
前記入力ワードクロックをカウントし、そのカウント値を前記内部回路に出力する第２のカウンタを更に具備し、
前記内部回路が、前記フラグ信号が入力された際の前記第２のカウンタのカウント値から前記入力データと前記出力データとの位相のずれ量を算出することを特徴とする請求項２記載のサンプリング周波数変換装置。
【請求項５】
前記ｎが２のべき乗であることを特徴とする請求項１乃至４のいずれか１項記載のサンプリング周波数変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、入力側と出力側とのサンプリング周波数が異なる場合にサンプリング周波数を変換するサンプリング周波数変換装置に関する。
【０００２】
【従来の技術】
サンプリング周波数が異なる機器同士をつなぐ場合、送出側機器のサンプリング周波数を受信側機器のサンプリング周波数に変換する必要がある。
【０００３】
このサンプリング周波数変換方法の代表的な手法の一つに、入力データをＮ倍にオーバーサンプリングし、そのオーバーサンプリングしたデータを１／Ｍ倍に間引いて、出力データを構成する方法がある（例えば、特許文献１参照）。ここで、Ｍ，Ｎは整数である。このサンプリング周波数変換方法により、入力データはＮ／Ｍ倍のサンプリング周波数に変換される。
【０００４】
しかしながら、上記サンプリング周波数変換方法は、入力データと出力データとのサンプリング周波数比が予め分かっていなければ、サンプリング周波数を変換することができず、入力データと出力データとのサンプリング周波数が既知でない場合には適用することができない。
【０００５】
この入力データと出力データとのサンプリング周波数が既知でない場合としては、データ処理にプロセッサを用いた入出力システムにおいて、この入出力システムを駆動するクロックと、入出力システムにデータを出力する送出側機器を駆動するクロックとが非同期な場合が考えられる。
【０００６】
このような入出力システムでは、入出力システムと送出側機器とのサンプリング周波数が異なると、入力データと出力データとの間に位相のずれが生じる。すると、この位相のずれが時間の経過とともに蓄積し、入力データと出力データとの間に１サンプル分以上のずれが生じることで、入力データと出力データとの間でデータが不連続となる。
【０００７】
このデータの不連続を防止するためには、入力データと出力データとの位相のずれ量の検出、および、データの補正処理をプロセッサにより行い、サンプリング周波数を変換することが考えられる。ここで、データの補正処理とは、データの不連続が発生した場合に、データが連続するようにデータの間引き処理または補間処理を行うことである。
【特許文献１】
特開平６−１２０７７６号公報（第２頁、図５）
【０００８】
【発明が解決しようとする課題】
しかしながら、上記入出力システムにおいて、位相のずれ量の検出、および、データの補正処理のすべてを、ファームウェアによりプロセッサだけで処理しようとすると、プロセッサが限られた時間内で多くの処理を行わなければならなくなる。この場合にプロセッサが一定時間内に処理できないと、プログラムが破綻してしまう可能性がある。
【０００９】
このようなことから、プロセッサを安定的に動作させるために、効率良く位相のずれ量を検出し、データの補正処理を行うことで、プロセッサにかかる負担を軽減することが求められている。
【００１０】
本発明は、以上の背景からなされたものであり、入力データと出力データとの位相のずれを効率良く検出し、その検出結果を用いてサンプリング周波数を変換するサンプリング周波数変換装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るサンプリング周波数変換装置は、入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、前記カウンタクロックをカウントするカウンタと、前記カウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウンタ値を前記内部回路に出力するレジスタとを具備し、前記内部回路が、前記レジスタの出力結果に基づいて、前記出力データの補正処理を行うことを特徴としている。
【００１２】
また、本発明に係るサンプリング周波数変換装置は、入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、前記カウンタクロックをカウントし、カウントしたカウント値から前記ｎを前記入力ワードクロックに同期して差し引く第１のカウンタと、前記第１のカウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウント値が所定の範囲外の値となった場合にフラグ信号を前記内部回路に出力するレジスタとを具備し、前記内部回路が、前記フラグ信号に基づいて、前記出力データの補正処理を行うことを特徴としている。
【００１３】
更に、本発明に係るサンプリング周波数変換装置は、入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、前記カウンタクロックをカウントし、カウントしたカウント値から前記ｎを前記入力ワードクロックに同期して差し引く第１のカウンタと、前記第１のカウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウント値が所定の範囲外の値となった場合にフラグ信号を出力するレジスタと、前記内部回路から前記出力データが入力され、前記レジスタから前記フラグ信号が入力され、前記出力データの補正処理を行う補正回路とを具備することを特徴としている。
【００１４】
【発明の実施の形態】
（第１の実施の形態）
以下に、本発明に係るサンプリング周波数変換装置の第１の実施の形態を図１乃至６を参照しながら説明する。なお、ここでは、サンプリング周波数ｆｓ１の入力データＤｉを、本実施の形態に係るサンプリング周波数変換装置が、サンプリング周波数ｆｓ２の出力データＤｏに変換する場合を示す。また、以下では、サンプリング周波数変換装置内の内部回路としてＤＳＰ（Ｄｉｇｉｔａｌ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｏｒ）を例に挙げて説明する。
【００１５】
まず、本実施の形態に係るサンプリング周波数変換装置の構成について図１を参照しながら説明する。図１は、本実施の形態に係るサンプリング周波数変換装置の構成を示すブロック図である。
【００１６】
図１に示すように、このサンプリング周波数変換装置１は、ＤＳＰ２、内部クロック生成回路３、Ｉ／Ｆ部クロック生成回路４、Ｉ／Ｆ回路５、６、カウンタ７、レジスタ８、入力端子９〜１１、および、出力端子１２〜１４を有している。
【００１７】
入力端子９〜１１から、入力データＤｉ、入力ワードクロックＬＲＣＫｉ、および、入力ビットクロックＢＣＫｉがＩ／Ｆ回路５へと入力される。ここで、入力ワードクロックＬＲＣＫｉとは、サンプリング周波数ｆｓ１と同じ周波数のクロックである。例えば、入力データＤｉがオーディオデータである場合には、通常、この入力ワードクロックＬＲＣＫｉの極性がステレオのＬチャンネル、Ｒチャンネルであることを示す。また、入力ビットクロックＢＣＫｉとは、入力データＤｉの最小単位のクロックである。例えば、入力データＤｉのワード長が３２ビットの場合には、入力ビットクロックＢＣＫｉは入力ワードクロックＬＲＣＫｉの３２倍のクロックとなる。
【００１８】
Ｉ／Ｆ回路５は、入力ワードクロックＬＲＣＫｉをレジスタ８に出力する。また、Ｉ／Ｆ回路５に入力された入力データＤｉは、入力ワードクロックＬＲＣＫｉ、および、入力ビットクロックＢＣＫｉに従って、ＤＳＰ２へと取り込まれる。
【００１９】
ＤＳＰ２は、Ｉ／Ｆ回路５から取り込んだ入力データＤｉのデジタル信号処理を内部クロックＣＬＫ０に同期して行い、このデジタル信号処理された入力データＤｉを出力データＤｏとして出力する。
【００２０】
内部クロック生成回路３は、内部クロックＣＬＫ０を生成し、ＤＳＰ２、および、Ｉ／Ｆ部クロック生成回路４に出力する。
【００２１】
Ｉ／Ｆ部クロック生成回路４は、内部クロックＣＬＫ０を分周して、出力ワードクロックＬＲＣＫｏ、出力ビットクロックＢＣＫｏ、および、カウンタクロックＣＬＫ１を生成する。そして、Ｉ／Ｆ部クロック生成回路４は、出力ワードクロックＬＲＣＫｏ、および、出力ビットクロックＢＣＫｏをＩ／Ｆ回路６に出力し、カウンタクロックＣＬＫ１をカウンタ７に出力する。ここで、出力ワードクロックＬＲＣＫｏとは、出力データＤｏのサンプリング周波数ｆｓ２と同じ周波数のクロックであり、出力ビットクロックＢＣＫｏとは、出力データＤｏの最小単位のクロックである。また、カウンタクロックＣＬＫ１は、出力ワードクロックＬＲＣＫｏの生成クロックであり、サンプリング周波数ｆｓ２の２５６倍の周波数のクロックである。
【００２２】
Ｉ／Ｆ回路６には、ＤＳＰ２から出力データＤｏが入力され、Ｉ／Ｆ部クロック生成回路４から出力ワードクロックＬＲＣＫｏ、および、出力ビットクロックＢＣＫｏが入力される。これらの出力データＤｏ、出力ワードクロックＬＲＣＫｏ、および、出力ビットクロックＢＣＫｏは、互いに同期して出力端子１２〜１４から出力される。
【００２３】
カウンタ７は、カウンタクロックＣＬＫ１をカウントアップする８ビットのフリーランカウンタである。カウンタクロックＣＬＫ１の周波数は出力ワードクロックＬＲＣＫｏの２５６倍であるため、このカウンタ７のカウント値ｃｏｕｎｔＡは、出力ワードクロックＬＲＣＫｏの周期と同じ周期で０〜２５５のカウントを繰り返す。
【００２４】
レジスタ８は、カウンタ７のカウント値ｃｏｕｎｔＡを入力ワードクロックＬＲＣＫｉの立ち下がりに同期して取り込み、出力データｃｏｕｎｔＢとして保持する。
【００２５】
また、このレジスタ８の出力データｃｏｕｎｔＢはＤＳＰ２に入力され、この出力データｃｏｕｎｔＢに基づいて、ＤＳＰ２が出力データＤｏの補正処理（間引き処理または補間処理）を行う。すなわち、入力データＤｉのサンプリング周波数ｆｓ１が出力データＤｏのサンプリング周波数ｆｓ２よりも高い場合は、入力ワードクロックＬＲＣＫｉが出力ワードクロックＬＲＣＫｏよりも１サンプル分早くなったときに、出力データＤｏに１サンプル分の補間処理を行う。一方、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合には、入力ワードクロックＬＲＣＫｉが出力ワードクロックＬＲＣＫｏよりも１サンプル分遅れたときに、出力データＤｏから１サンプル分の間引き処理を行う。
【００２６】
次に、以上に説明した本実施の形態に係るサンプリング周波数変換装置の動作について図１乃至６を参照しながら説明する。図２乃至６は、本実施の形態に係るサンプリング周波数変換装置の各信号を示すタイムチャートである。図２は、サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２とが同一な場合を示し、図３および図４は、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合を示している。また、図５および図６は、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも高い場合を示している。なお、図２乃至６においては、カウンタ７のカウント値ｃｏｕｎｔＡ、および、レジスタ８の出力データｃｏｕｎｔＢの値を１６進数で示している。また、ここでは、カウンタ７のカウント値ｃｏｕｎｔＡの初期値を００（１６進数）として説明する。
【００２７】
まず、サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２とが同一な場合の本実施の形態に係るサンプリング周波数変換装置の動作について図２を参照しながら説明する。
【００２８】
カウンタ７のカウント値ｃｏｕｎｔＡが、出力ワードクロックＬＲＣＫｏの周期（時刻ｔ１１から時刻ｔ１２までの時間）と同じ周期で０〜ＦＦ（１６進数）のカウントを繰り返している。
【００２９】
入力ワードクロックＬＲＣＫｉが時刻ｔ１２に立ち下がると、この立下りに同期して、時刻ｔ１２におけるカウンタ７のカウント値ＦＦ（１６進数）がレジスタ８に保持される。
【００３０】
時刻ｔ１２と同様に、時刻ｔ１３においても、入力ワードクロックＬＲＣＫｉの立ち下がりに同期して、時刻ｔ１３におけるカウンタ７のカウント値ＦＦ（１６進数）がレジスタ８に保持される。
【００３１】
このように、サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２とが同じ場合は、入力ワードクロックＬＲＣＫｉの立ち下がり時のカウンタ７のカウント値ｃｏｕｎｔＡが一定となり、レジスタ８の出力データｃｏｕｎｔＢが変化しない。
【００３２】
次に、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合の本実施の形態に係るサンプリング周波数変換装置の動作について図３および図４を参照しながら説明する。図３は、本実施の形態に係るサンプリング周波数変換装置の動作開始直後の各信号のタイムチャートであり、図４は、図３の状態から所定時間が経過したときの各信号のタイムチャートである。
【００３３】
サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低いと、出力ワードクロックＬＲＣＫｏに対して、入力ワードクロックＬＲＣＫｉの進みが遅くなる。図３では、入力ワードクロックＬＲＣＫｉの進みが、入力データＤｉの１サンプルにつきカウンタクロックＣＬＫ１の２周期分、遅い場合を示している。
【００３４】
このため、入力ワードクロックＬＲＣＫｉの１回目の立ち下がりである時刻ｔ２１には０１（１６進数）であったカウンタ７のカウント値ｃｏｕｎｔＡが、入力ワードクロックＬＲＣＫｉの２回目の立ち下がりである時刻ｔ２２には０３（１６進数）となる。つまり、レジスタ８にカウント値ｃｏｕｎｔＡが保持されるタイミングが、入力ワードクロックＬＲＣＫｉの１周期ごとに、カウンタクロックＣＬＫ１の２周期分ずつ遅くなり、レジスタ８の出力データｃｏｕｎｔＢが２ずつ増加する。
【００３５】
このように、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合は、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの位相のずれ量に応じて、レジスタ８の出力データｃｏｕｎｔＢが増加していく。
【００３６】
そして、レジスタ８の出力データｃｏｕｎｔＢが２ずつ増加することで、入力ワードクロックＬＲＣＫｉの１２８回目の立ち下がりである時刻ｔ２３に、レジスタ８の出力データｃｏｕｎｔＢが００（１６進数）となる。
【００３７】
次に、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも高い場合の本実施の形態に係るサンプリング周波数変換装置の動作について図５および図６を参照しながら説明する。図５は、本実施の形態に係るサンプリング周波数変換装置の動作開始直後の各信号のタイムチャートであり、図６は、図５の状態から所定時間が経過したときの各信号のタイムチャートである。
【００３８】
サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも高いと、出力ワードクロックＬＲＣＫｏに対して、入力ワードクロックＬＲＣＫｉの進みが速くなる。図５および図６では、入力ワードクロックＬＲＣＫｉの進みが、入力データＤｉの１サンプルにつきカウンタクロックＣＬＫ１の２周期分、速い場合を示している。
【００３９】
このため、入力ワードクロックＬＲＣＫｉの１回目の立ち下がりである時刻ｔ３１にはＦＤ（１６進数）であったカウンタ７のカウント値ｃｏｕｎｔＡが、入力ワードクロックＬＲＣＫｉの２回目の立ち下がりである時刻ｔ３２にはＦＡ（１６進数）となる。つまり、レジスタ８にカウント値ｃｏｕｎｔＡが保持されるタイミングが、入力ワードクロックＬＲＣＫｉの１周期ごとに、カウンタクロックＣＬＫ１の２周期分ずつ早くなり、レジスタ８の出力データｃｏｕｎｔＢが２ずつ減少する。
【００４０】
このように、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも高い場合は、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの位相のずれ量に応じて、レジスタ８の出力データｃｏｕｎｔＢが減少していく。
【００４１】
そして、レジスタ８の出力データｃｏｕｎｔＢが２ずつ減少することで、入力ワードクロックＬＲＣＫｉの１２８回目の立ち下がりである時刻ｔ３３に、レジスタ８の出力データｃｏｕｎｔＢがＦＦ（１６進数）となる。
【００４２】
以上に説明したように、レジスタ８の出力データｃｏｕｎｔＢの推移は、入力データＤｉと出力データＤｏとの位相のずれを示す。例えば、出力データｃｏｕｎｔＢが２５６増加したときは、入力データＤｉが出力データＤｏよりも１サンプル分遅れたことを示し、出力データｃｏｕｎｔＢが２５６減少したときは、入力データＤｉが出力データＤｏよりも１サンプル分早くなったことを示す。このため、ＤＳＰ２は、入力データＤｉの１サンプル分のデジタル信号処理を行うごとにレジスタ８の出力データｃｏｕｎｔＢを参照することで、入力データＤｉと出力データＤｏとの位相のずれ量を検出し、この検出結果に基づいてデータの補正処理（間引き処理または補間処理）を行うことができる。
【００４３】
以上に説明した本実施の形態に係るサンプリング周波数変換装置は、カウンタ７とレジスタ８とにより、入力データＤｉと出力データＤｏとの位相のずれ量をＤＳＰ２に知らせることができる。このため、本実施の形態に係るサンプリング周波数変換装置は、入力データＤｉと出力データＤｏとの位相のずれ量を検知するためにＤＳＰ２にかかる負担を軽減し、ＤＳＰ２を安定的に動作させることができる。
【００４４】
また、本実施の形態に係るサンプリング周波数変換装置は、入力データＤｉと出力データＤｏとの位相のずれ量が１サンプル分に達したときに、データの補間処理を行う。このため、本実施の形態に係るサンプリング周波数変換装置は、サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２とが異なる場合においても、データの不連続を生じずに入力データＤｉの信号処理を行うことができる。
【００４５】
更に、本実施の形態に係るサンプリング周波数変換装置は、カウンタクロックＣＬＫ１の周波数を出力ワードクロックＬＲＣＫｏの周波数の２５６倍としている。つまり、カウンタクロックＣＬＫ１の周波数を出力ワードクロックＬＲＣＫｏの周波数の２のべき乗倍とし、出力ワードクロックＬＲＣＫｏと同じ周期でカウンタ７がオーバーフローするようにしている。このようにすると、入力データＤｉと出力データＤｏとの位相のずれ量が１サンプル分に達したときのレジスタ８の出力データｃｏｕｎｔＢが一定の値となる。このため、レジスタ８の出力データｃｏｕｎｔＢから位相のずれ量を検出することが容易となり、ＤＳＰ２にかかる負担を効率よく低減することができる。
【００４６】
なお、本実施の形態においては、内部回路としてＤＳＰ２を例に挙げているが、この内部回路はＤＳＰ２に限られない。
【００４７】
また、本実施の形態においては、入力ワードクロックＬＲＣＫｉの立ち下がりに同期して、カウンタ７のカウント値ｃｏｕｎｔＡをレジスタ８に保持しているが、これに限られない。入力ワードクロックＬＲＣＫｉの立ち上がりに同期して、カウンタ７のカウント値ｃｏｕｎｔＡをレジスタ８に保持しても構わない。
【００４８】
更に、本実施の形態においては、カウンタクロックＣＬＫ１の周波数を出力ワードクロックＬＲＣＫｏの周波数の２５６倍としているが、これに限られない。
カウンタクロックＣＬＫ１の周波数は、出力ワードクロックＬＲＣＫｏの周波数のｎ倍（ｎは２以上の自然数）であればよい。例えば、カウンタクロックＣＬＫ１の周波数を出力ワードクロックＬＲＣＫｏの１２８倍とした場合においても、レジスタ８の出力データｃｏｕｎｔＢが１２８減少したときに、入力データＤｉが出力データＤｏよりも１サンプル分早くなったことを検出し、レジスタ８の出力データｃｏｕｎｔＢが１２８増加したときに、入力データＤｉが出力データＤｏよりも１サンプル分遅くなったことを検出することができる。
【００４９】
更に、本実施の形態においては、カウンタ７を８ビットカウンタとしているが、これに限られない。例えば、カウンタ７を９ビット以上のカウンタとした場合においても、出力ワードクロックＬＲＣＫｏに同期してカウンタ７をリセットすることにより、８ビットカウンタを用いた場合と同様の効果を得ることができる。
【００５０】
更に、本実施の形態においては、カウンタ７のカウント値ｃｏｕｎｔＡの初期値を００（１６進数）しているが、この初期値は００（１６進数）に限られない。
【００５１】
更に、本実施の形態においては、内部クロック生成回路３によりサンプリング周波数変換装置１の内部において内部クロックＣＬＫ０を生成しているが、これに限られない。サンプリング周波数変換装置１の外部から入力されたクロックを内部クロックＣＬＫ０として用いても構わない。
（第２の実施の形態）
以下に、本発明に係るサンプリング周波数変換装置についての第２の実施の形態を図７乃至１４を参照しながら説明する。
【００５２】
まず、本実施の形態に係るサンプリング周波数変換装置の構成について図７を参照しながら説明する。図７は、本実施の形態に係るサンプリング周波数変換装置の構成を示すブロック図である。なお、第１の実施の形態において図１を用いて説明したものと共通する部分には、図１と同一符号を付し、その説明を省略する。
【００５３】
カウンタ１５は、１０ビットのカウンタであり、カウンタクロックＣＬＫ１に同期してカウントアップする。また、カウンタ１５にはＩ／Ｆ回路５から入力ワードクロックＬＲＣＫｉが入力され、この入力ワードクロックＬＲＣＫｉの立ち下がりに同期して、カウンタ１５のカウンタ値ｃｏｕｎｔＡの上位２ビットが１ビット下位シフトされる。つまり、カウンタ１５のカウンタ値ｃｏｕｎｔＡは、入力ワードクロックＬＲＣＫｉの立ち下がりに同期して２５６ずつ差し引かれる。ここでは、カウンタ１５のカウント値ｃｏｕｎｔＡの初期値を１００（１６進数）として説明する。
【００５４】
レジスタ１６は、カウンタ１５のカウント値ｃｏｕｎｔＡを入力ワードクロックＬＲＣＫｉの立ち下がりに同期して取り込み、カウンタ値ｃｏｕｎｔＢとして保持する。そして、レジスタ１６は、保持したカウント値ｃｏｕｎｔＢの上位２ビットのデータから、下位８ビットのオーバーフローまたはアンダーフローを検出して、ＤＳＰ２にフラグ信号ｆｌａｇを出力する。つまり、レジスタ１６は、カウンタ値ｃｏｕｎｔＢが所定の範囲外の値となった場合にフラグ信号ｆｌａｇをＤＳＰ２に出力する。ここでの所定の範囲とは、カウント値ｃｏｕｎｔＡの初期値により異なり、カウント値ｃｏｕｎｔＡの初期値を１００（１６進数）とした場合には０００〜１ＦＦ（１６進数）である。このフラグ信号ｆｌａｇには、カウント値ｃｏｕｎｔＢの上位２ビットのデータをそのまま用いてもよいし、また、カウント値ｃｏｕｎｔＢの上位２ビットのデータから新たに生成した信号を用いてもよい。
【００５５】
次に、本実施の形態に係るサンプリング周波数変換装置の動作について図７乃至１２を参照しながら説明する。図８乃至１２は、本実施の形態に係るサンプリング周波数変換装置の各信号を示すタイムチャートである。図８は、サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２とが同一な場合を示し、図９および図１０は、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合を示している。また、図１１および図１２は、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも高い場合を示している。なお、図８乃至１２においては、カウンタ１５のカウント値ｃｏｕｎｔＡの下位８ビットの値をｃｏｕｎｔ［７：０］と１６進数で示し、上位２ビットの値をｃｏｕｎｔ［９：８］と２進数で示している。また、レジスタ１６に保持されたカウント値ｃｏｕｎｔＢを１６進数で示している。
【００５６】
まず、サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２とが同一な場合の本実施の形態に係るサンプリング周波数変換装置の動作について図８を参照しながら説明する。
【００５７】
カウンタ１５の下位８ビットのカウント値ｃｏｕｎｔ［７：０］が、出力ワードクロックＬＲＣＫｏの周期（時刻ｔ１１から時刻ｔ１２までの時間）と同じ周期で０〜ＦＦ（１６進数）のカウントを繰り返している。
【００５８】
カウンタ１５の下位８ビットｃｏｕｎｔ［７：０］が時刻ｔ１１にオーバーフローすると、上位２ビットｃｏｕｎｔ［９：８］が１ビット上位シフトされる。しかし、このオーバーフローと同時に、入力ワードクロックＬＲＣＫｉが立ち下がり、この立下りに同期して、カウンタ１５の上位２ビットｃｏｕｎｔ［９：８］が１ビット下位シフトされる。このため、時刻ｔ１１におけるカウント値ｃｏｕｎｔＡは０ＦＦ（１６進数）となり、この値がレジスタ１６に保持される。
【００５９】
時刻ｔ１１と同様に、時刻ｔ１２、時刻ｔ１３においても、下位８ビットｃｏｕｎｔ［７：０］のオーバーフローとともに、上位２ビットｃｏｕｎｔ［９：８］が１ビット下位シフトされる。このため、時刻ｔ１２、時刻ｔ１３におけるカウンタ１５のカウント値ｃｏｕｎｔＡも０ＦＦ（１６進数）となり、この値がレジスタ１６に保持される。
【００６０】
このように、サンプリング周波数ｆｓ１とサンプリング周波数ｆｓとが同じ場合は、入力ワードクロックＬＲＣＫｉの立ち下がり時のカウンタ１５のカウント値ｃｏｕｎｔＡが一定となり、レジスタ１６に保持されたカウント値ｃｏｕｎｔＢが変化しない。
【００６１】
次に、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合の本実施の形態に係るサンプリング周波数変換装置の動作について図９および図１０を参照しながら説明する。図９は、本実施の形態に係るサンプリング周波数変換装置の動作開始直後の各信号のタイムチャートであり、図１０は、図９の状態から所定時間が経過したときの各信号のタイムチャートである。
【００６２】
サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低いと、出力ワードクロックＬＲＣＫｏに対して、入力ワードクロックＬＲＣＫｉの進みが遅くなる。図９および図１０では、入力ワードクロックＬＲＣＫｉの進みが、入力データＤｉの１サンプルにつきカウンタクロックＣＬＫ１の２周期分、遅い場合を示している。
【００６３】
このため、入力ワードクロックＬＲＣＫｉが１回目に立ち下がる前の時刻ｔ２１に、カウンタ１５の下位８ビットｃｏｕｎｔ［７：０］がオーバーフローし、上位２ビットｃｏｕｎｔ［９：８］が１ビット上位シフトする。そして、この後の時刻ｔ２２に、入力ワードクロックＬＲＣＫｉが立ち下がり、この立下りに同期して、カウンタ１５の上位２ビットｃｏｕｎｔ［９：８］が１ビット下位シフトされ、そのカウンタ１５のカウント値１０１（１６進数）がレジスタ１６に保持される。
【００６４】
これと同様に、時刻ｔ２３に２回目の下位８ビットｃｏｕｎｔ［７：０］のオーバーフローが生じ、時刻ｔ２４に入力ワードクロックＬＲＣＫｉが立ち下がることで、時刻ｔ２２に値１０１（１６進数）であったレジスタ１６のカウント値ｃｏｕｎｔＢが時刻ｔ２４に１０３（１６進数）となる。つまり、レジスタ１６にカウント値ｃｏｕｎｔＡが保持されるタイミングが、入力ワードクロックＬＲＣＫｉの１周期ごとに、カウンタクロックＣＬＫ１の２周期分ずつ遅くなり、レジスタ１６のカウント値ｃｏｕｎｔＢが２ずつ増加する。
【００６５】
このように、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合は、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの位相のずれ量に応じて、レジスタ１６のカウント値ｃｏｕｎｔＢが増加していく。
【００６６】
そして、レジスタ１６の値が２ずつ増加することで、入力ワードクロックＬＲＣＫｉの１２８回目の立ち下がりである時刻ｔ２５に、レジスタ１６のカウント値ｃｏｕｎｔＢが２００（１６進数）となり、カウント値ｃｏｕｎｔＢの上位２ビットが１０（２進数）と１ビット上位シフトする。レジスタ１６は、この上位２ビットの上位シフトにより、カウント値ｃｏｕｎｔＢの下位８ビットｃｏｕｎｔ［７：０］のオーバーフローを検出し、時刻ｔ２５に、ＤＳＰ２にフラグ信号ｆｌａｇを出力する。そして、このフラグ信号ｆｌａｇにより、ＤＳＰ２が、入力データＤｉが出力データＤｏよりも１サンプル分遅くなったことを検知し、出力データＤｏの間引き処理を行う。
【００６７】
次に、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも高い場合の本実施の形態に係るサンプリング周波数変換装置の動作について図１１および図１２を参照しながら説明する。図１１は、本実施の形態に係るサンプリング周波数変換装置の動作開始直後の各信号のタイムチャートであり、図１２は、図１１の状態から所定時間が経過したときの各信号のタイムチャートである。
【００６８】
サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも高いと、出力ワードクロックＬＲＣＫｏに対して、入力ワードクロックＬＲＣＫｉの進みが速くなる。図１１および図１２では、入力ワードクロックＬＲＣＫｉの進みが、入力データＤｉの１サンプルにつきカウンタクロックＣＬＫ１の２周期分、速い場合を示している。
【００６９】
このため、カウンタ１５の下位８ビットｃｏｕｎｔ［７：０］がオーバーフローする前の時刻ｔ３１に、入力ワードクロックＬＲＣＫｉが立ち下がり、カウンタ１５の上位２ビットｃｏｕｎｔ［９：８］が１ビット下位シフトされ、そのカウンタ１５のカウント値０ＦＤ（１６進数）がレジスタ１６に保持される。そして、この後の時刻ｔ３２に、カウンタ１５の下位８ビットｃｏｕｎｔ［７：０］がオーバーフローし、上位２ビットｃｏｕｎｔ［９：８］が１ビット上位シフトする。
【００７０】
これと同様に、入力ワードクロックＬＲＣＫｉの２回目の立ち下がりである時刻ｔ３３に、上位２ビットｃｏｕｎｔ［９：８］を下位シフトした後のカウンタ１５のカウント値０ＦＡ（１６進数）がレジスタ１６に保持される。そして、この後に、カウンタ１５の下位８ビットｃｏｕｎｔ［７：０］がオーバーフローする。つまり、レジスタ１６にカウント値ｃｏｕｎｔＡが保持されるタイミングが、入力ワードクロックＬＲＣＫｉの１周期ごとに、カウンタクロックＣＬＫ１の２周期分ずつ遅くなり、レジスタ１６のカウント値ｃｏｕｎｔＢが２ずつ減少する。
【００７１】
このように、サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合は、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの位相のずれ量に応じて、レジスタ１６のカウント値ｃｏｕｎｔＢが減少していく。
【００７２】
そして、レジスタ１６のカウント値ｃｏｕｎｔＢが２ずつ減少することで、入力ワードクロックＬＲＣＫｉの１２８回目の立ち下がりである時刻ｔ３４に、レジスタ１６のカウント値ｃｏｕｎｔＢが３ＦＦ（１６進数）となり、カウント値ｃｏｕｎｔＢの上位２ビットが１１（２進数）と１ビット下位シフトする。レジスタ１６は、この上位２ビットの下位シフトにより、カウンタ１５の下位８ビットｃｏｕｎｔ［７：０］のアンダーフローを検出し、時刻ｔ３４に、ＤＳＰ２にフラグ信号ｆｌａｇを出力する。そして、このフラグ信号ｆｌａｇにより、ＤＳＰ２が入力データＤｉが出力データＤｏよりも１サンプル分早くなったことを検知し、出力データＤｏの補間処理を行う。
【００７３】
以上に説明した本実施の形態に係るサンプリング周波数変換装置は、入力データＤｉと出力データＤｏとの間に１サンプル以上の位相のずれが生じた場合、つまり、カウンタ値ｃｏｕｎｔＢが０〜１ＦＦ（１６進数）以外の値となった場合に、レジスタ１６がフラグ信号ｆｌａｇをＤＳＰ２に出力する。このため、本実施の形態に係るサンプリング周波数変換装置は、ＤＳＰ２が入力データＤｉと出力データＤｏとの位相のずれを検出する必要がなく、ＤＳＰ２にかかる負担を軽減し、ＤＳＰ２を安定的に動作させることができる。
【００７４】
また、本実施の形態に係るサンプリング周波数変換装置は、カウンタクロックＣＬＫ１の周波数を出力ワードクロックＬＲＣＫｏの周波数の２５６倍としている。つまり、カウンタクロックＣＬＫ１の周波数を出力ワードクロックＬＲＣＫｏの周波数の２のべき乗倍としている。更に、本実施の形態に係るサンプリング周波数変換装置は、カウンタ１５のカウント値ｃｏｕｎｔＡの初期値を１００（１６進数）としている。つまり、カウント値ｃｏｕｎｔＡの下位８ビットの初期値を００（１６進数）としている。このようにすると、レジスタ１６に保持されたカウント値ｃｏｕｎｔＢの上位２ビットのみにより、入力データＤｉと出力データＤｏとの位相のずれが１サンプル分に達したかどうかを検知することができる。このため、より容易にフラグ信号ｆｌａｇを生成することができる。
【００７５】
更に、本実施の形態に係るサンプリング周波数変換装置は、他の効果においても、第１の実施の形態と同様の効果を得ることができる。
【００７６】
次に、本実施の形態の第１の変形例に係るサンプリング周波数変換装置を図１３を参照しながら説明する。図１３は、本実施の形態の変形例に係るサンプリング周波数変換装置の構成を示すブロック図である。
【００７７】
ＤＳＰ２とＩ／Ｆ回路６との間に補正回路１７が設けられている。この補正回路１７は、入力データＤｉと出力データＤｏとの間に１サンプル以上の位相のずれが生じた際に、データの補正処理（間引き処理または補間処理）を行う。
【００７８】
具体的には、レジスタ１６のカウント値ｃｏｕｎｔＢの上位２ビットが１０（２進数）となった場合（入力ワードクロックＬＲＣＫｉが出力ワードクロックＬＲＣＫｏに比較して１サンプル以上早くなった場合）には、補正回路１７を介して出力データＤｏを出力することで、出力データＤｏの間引き処理を行う。一方、カウント値ｃｏｕｎｔＢの上位２ビットが１１（２進数）となった場合（入力ワードクロックＬＲＣＫｉが出力ワードクロックＬＲＣＫｏに比較して１サンプル以上遅くなった場合）には、補正回路１７を介して出力データＤｏを出力することで、出力データＤｏの補間処理を行う。なお、カウント値ｃｏｕｎｔＢの上位２ビットが００もしくは０１（２進数）の場合は、出力データＤｏを補正回路１７を介さずにＩ／Ｆ回路６に出力する。
【００７９】
このような補正回路１７を設けると、ＤＳＰ２にファームウェアによりデータの補正処理を行わせる必要がなく、ＤＳＰ２に負担をかけることなく、サンプリング周波数の変換を行うことができる。
【００８０】
次に、本実施の形態の第２の変形例に係るサンプリング周波数変換装置について図１４を参照しながら説明する。図１４は、本実施の形態の第２の変形例に係るサンプリング周波数変換装置の構成を示すブロック図である。
【００８１】
カウンタ１８は、入力ワードクロックＬＲＣＫｉに同期してカウントアップする。このカウント１８のカウント値ｃｏｕｎｔＣは、ＤＳＰ２に出力される。
【００８２】
ＤＳＰ２は、カウンタ１８からフラグ信号ｆｌａｇが入力された際のカウンタ１８のカウント値ｃｏｕｎｔＣから、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの位相のずれ量を算出する。例えば、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの位相のずれが１サンプル分（２π）以上になったときにフラグ信号ｆｌａｇが出力されるように設定した場合において、フラグ信号ｆｌａｇが入力された際のカウンタ１８のカウンタ値ｃｏｕｎｔＣが１０００だった場合には、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの１サンプル当たりの位相のずれはπ／５００と算出される。そして、ＤＳＰ２は、この算出された位相のずれに応じた補正処理プログラムを実行することでデータの補正処理を行う。
【００８３】
この本実施の形態の第２の変形例に係るサンプリング周波数変換装置は、入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの位相のずれ量を予想することができる。このため、ＤＳＰ２が何サンプル毎にどのような補正処理が必要かを予め知ることができ、通常動作時には入力ワードクロックＬＲＣＫｉと出力ワードクロックＬＲＣＫｏとの位相のずれ量を検出する必要がない。
【００８４】
なお、本実施の形態においては、入力データＤｉと出力データＤｏとの間に１サンプル以上の位相のずれが生じた際、つまり、レジスタ１６に保持されたカウント値ｃｏｕｎｔＢの上位２ビットが１０もしくは１１（２進数）となった際に、ＤＳＰ２にフラグ信号ｆｌａｇを出力する場合を示したが、このフラグ信号ｆｌａｇを出力する条件は、入力データＤｉと出力データＤｏとの間に１サンプル以上の位相のずれが生じた場合に限られない。カウント値ｃｏｕｎｔＢの上位２ビットだけでなく、更に下位ビットを位相のずれの検出に用いることで、更に小さい位相のずれに対してもフラグ信号を生成することができる。
【００８５】
例えば、カウント値ｃｏｕｎｔＢの上位３ビットを位相のずれの検出に用いる場合、カウンタ１５のカウント値ｃｏｕｎｔＡの初期値を１００（１６進数）とすると、カウント値ｃｏｕｎｔＢの上位３ビットが０１１（２進数）となったときに、入力ワードクロックＬＲＣＫｉが出力ワードクロックＬＲＣＫｏに対してπ遅れていることを検知することができる。また、カウント値ｃｏｕｎｔＢの上位３ビットが０００（２進数）となったときに、入力ワードクロックＬＲＣＫｉが出力ワードクロックＬＲＣＫｏに対してπ進んでいることを検知することができる。同様に、上位４ビットまでを位相のずれの検出に用いることで、位相のずれがπ／２となったときにフラグ信号ｆｌａｇを生成することもできる。
【００８６】
また、本実施の形態においては、カウンタ１５のカウント値ｃｏｕｎｔＡの初期値を１００（１６進数）しているが、この初期値は１００（１６進数）に限られない。例えば、カウント値ｃｏｕｎｔＡの初期値を２００（１６進数）とした場合、カウンタ値ｃｏｕｎｔＢが１００〜２ＦＦ（１６進数）以外の値となったときにレジスタ１６がフラグ信号ｆｌａｇをＤＳＰ２に出力することで、カウント値ｃｏｕｎｔＡの初期値を１００（１６進数）とした場合と同様の効果を得ることができる。
【００８７】
更に、本実施の形態においては、カウンタクロックＣＬＫ１の周波数を出力ワードクロックＬＲＣＫｏの周波数の２５６倍としているが、第１の実施の形態同様、これに限られない。カウンタクロックＣＬＫ１の周波数は、出力ワードクロックＬＲＣＫｏの周波数のｎ倍（ｎは２以上の自然数）であればよい。
【００８８】
更に、本実施の形態においては、カウンタ１５のカウンタ値ｃｏｕｎｔＡが、入力ワードクロックＬＲＣＫｉに同期して２５６ずつ差し引かれているが、このカウンタ値ｃｏｕｎｔＡから差し引かれる値は２５６に限られない。カウンタクロックＣＬＫ１の周波数が出力ワードクロックＬＲＣＫｏの周波数のｎ倍（ｎは２以上の自然数）であれば、カウンタ１５のカウンタ値ｃｏｕｎｔＡから、入力ワードクロックＬＲＣＫｉに同期してｎ（ｎは２以上の自然数）を差し引けばよい。
【００８９】
更に、本実施の形態においては、内部回路としてＤＳＰ２を例に挙げているが、第１の実施の形態同様、この内部回路はＤＳＰ２に限られない。
【００９０】
更に、本実施の形態においては、入力ワードクロックＬＲＣＫｉの立ち下がりに同期して、カウンタ１７のカウント値ｃｏｕｎｔＡをレジスタ１８に保持しているが、これに限られない。入力ワードクロックＬＲＣＫｉの立ち上がりに同期して、カウンタ１７のカウント値ｃｏｕｎｔＡをレジスタ１８に保持しても構わない。
【００９１】
更に、本実施の形態においては、カウンタ１７を１０ビットカウンタをしているが、これに限られない。
【００９２】
更に、本実施の形態においては、内部クロック生成回路３によりサンプリング周波数変換装置１の内部において内部クロックＣＬＫ０を生成しているが、第１の実施の形態同様、これに限られない。
【００９３】
本発明は、実施段階ではその要旨を変更しない範囲で種々に変形することが可能である。
【００９４】
以上、詳述したように、本発明に係るサンプリング周波数変換装置の特徴をまとめると以下の通りになる。
【００９５】
本発明に係るサンプリング周波数変換装置は、入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、前記カウンタクロックをカウントするカウンタと、前記カウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウンタ値を前記内部回路に出力するレジスタとを具備し、前記内部回路が、前記レジスタの出力結果に基づいて、前記出力データの補正処理を行うことを特徴としている。
【００９６】
また、本発明に係るサンプリング周波数変換装置は、入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、前記カウンタクロックをカウントし、カウントしたカウント値から前記ｎを前記入力ワードクロックに同期して差し引く第１のカウンタと、前記第１のカウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウント値が所定の範囲外の値となった場合にフラグ信号を前記内部回路に出力するレジスタとを具備し、前記内部回路が、前記フラグ信号に基づいて、前記出力データの補正処理を行うことを特徴としている。
【００９７】
更に、本発明に係るサンプリング周波数変換装置は、入力ワードクロックに従って取り込んだ入力データの信号処理を内部クロックに同期して行い、この信号処理された入力データを出力データとして出力する内部回路と、前記内部クロックから、出力ワードクロック、および、前記出力ワードクロックの周波数のｎ倍（ｎは２以上の自然数）の周波数のカウンタクロックを生成するクロック生成回路と、前記カウンタクロックをカウントし、カウントしたカウント値から前記ｎを前記入力ワードクロックに同期して差し引く第１のカウンタと、前記第１のカウンタのカウンタ値を前記入力ワードクロックに同期して取り込み、取り込んだカウント値が所定の範囲外の値となった場合にフラグ信号を出力するレジスタと、前記内部回路から前記出力データが入力され、前記レジスタから前記フラグ信号が入力され、前記出力データの補正処理を行う補正回路とを具備することを特徴としている。
【００９８】
更に、本発明に係るサンプリング周波数変換装置は、前記入力ワードクロックをカウントし、そのカウント値を前記内部回路に出力する第２のカウンタを更に具備し、前記内部回路が、前記フラグ信号が入力された際の前記第２のカウンタのカウント値から前記入力データと前記出力データとの位相のずれ量を算出することを特徴としている。
【００９９】
更に、本発明に係るサンプリング周波数変換装置は、前記ｎが２のべき乗であることを特徴としている。
【０１００】
【発明の効果】
本発明によれば、入力データと出力データとの位相のずれを効率良く検出し、その検出結果を用いてサンプリング周波数を変換するサンプリング周波数変換装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るサンプリング周波数変換装置の構成を示すブロック図。
【図２】サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２とが同一な場合における、本発明の第１の実施の形態に係るサンプリング周波数変換装置の各信号のタイムチャート。
【図３】サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合における、本発明の第１の実施の形態に係るサンプリング周波数変換装置の各信号の第１のタイムチャート。
【図４】サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合における、本発明の第１の実施の形態に係るサンプリング周波数変換装置の各信号の第２のタイムチャート。
【図５】サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２よりも高い場合における、本発明の第１の実施の形態に係るサンプリング周波数変換装置の各信号の第１のタイムチャート。
【図６】サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２よりも高い場合における、本発明の第１の実施の形態に係るサンプリング周波数変換装置の各信号の第２のタイムチャート。
【図７】本発明の第２の実施の形態に係るサンプリング周波数変換装置の構成を示すブロック図。
【図８】サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２とが同一な場合における、本発明の第２の実施の形態に係るサンプリング周波数変換装置の各信号のタイムチャート。
【図９】サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合における、本発明の第２の実施の形態に係るサンプリング周波数変換装置の各信号の第１のタイムチャート。
【図１０】サンプリング周波数ｆｓ１がサンプリング周波数ｆｓ２よりも低い場合における、本発明の第２の実施の形態に係るサンプリング周波数変換装置の各信号の第２のタイムチャート。
【図１１】サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２よりも高い場合における、本発明の第２の実施の形態に係るサンプリング周波数変換装置の各信号の第１のタイムチャート。
【図１２】サンプリング周波数ｆｓ１とサンプリング周波数ｆｓ２よりも高い場合における、本発明の第２の実施の形態に係るサンプリング周波数変換装置の各信号の第２のタイムチャート。
【図１３】本発明の第２の実施の形態の第１の変形例に係るサンプリング周波数変換装置の構成を示すブロック図。
【図１４】本発明の第２の実施の形態の第２の変形例に係るサンプリング周波数変換装置の構成を示すブロック図。
【符号の説明】
１…サンプリング周波数変換装置
２…ＤＳＰ
３…内部クロック生成回路
４…Ｉ／Ｆ部クロック生成回路
５、６…Ｉ／Ｆ回路
７、１５、１８…カウンタ
８、１６…レジスタ
９〜１１…入力端子
１２〜１４…出力端子
１７…補正回路
【図１】
2005005766.tif 000003
【図２】
2005005766.tif 000004
【図３】
2005005766.tif 000005
【図４】
2005005766.tif 000006
【図５】
2005005766.tif 000007
【図６】
2005005766.tif 000008
【図７】
2005005766.tif 000009
【図８】
2005005766.tif 000010
【図９】
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【図１０】
2005005766.tif 000012
【図１１】
2005005766.tif 000013
【図１２】
2005005766.tif 000014
【図１３】
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【図１４】
2005005766.tif 000016