(57)【要約】【課題】  エッチングやイオン注入等に伴う物理現象に起因した不都合、および、マスクパターンを製作する際の電子線描画に伴う物理現象に起因した不都合を解消に適した転写用マスクを得るための転写用マスクデータ補正装置を提供する。【解決手段】  工程ごとの占有率の２次元分布像ＤＰを取得し（Ｓ１）、２次元分布像ＤＰに対してフーリエ変換を施す（Ｓ２）。次に、２次元のフーリエ像に対して、空間周波数の小さい成分のみが通過するような空間フィルタをかけることで、空間周波数の小さい成分を選択する（Ｓ３）。次に、２次元のフーリエ像に対して逆フーリエ変換を施して占有率の２次元分布像ＤＰＸを得る（Ｓ４）。そして、マイクロローディング効果によるドライエッチング後のオフセット分布を計算し（Ｓ５）、得られたオフセット分布に基づいて設計データをオーバーサイジングおよびアンダーサイジングすることで、補正後の設計データを得る（Ｓ６）。【選択図】        図１
2005128395.tif 000002
【特許請求の範囲】
【請求項１】
半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、
前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、形成工程ごとの占有率の２次元分布像として出力する２次元分布計算部と、
前記形成工程ごとの占有率の２次元分布像に対してフーリエ変換を施して２次元のフーリエ像を出力するフーリエ計算部と、
前記２次元のフーリエ像に対して、空間フィルタを調整して所定の相関距離を持つ成分のみを通過させるように空間フィルタ処理を施す空間フィルタ部と、
前記空間フィルタ処理を施された前記２次元のフーリエ像に対して、逆フーリエ変換を施して２次元の逆フーリエ像を出力する逆フーリエ計算部と、
前記２次元の逆フーリエ像に基づいて、前記設計データにおけるパターン寸法と現実のパターン寸法との差として規定されるオフセット分布を取得するとともに、前記オフセット分布に基づいて、前記設計データを補正する設計データ補正部と、を備え、
前記オフセット分布は、ドライエッチングプロセスに伴うマイクロローディング効果に起因するオフセット分布である、転写用マスクデータ補正装置。
【請求項２】
前記空間フィルタ部は、前記所定の相関距離を持つ成分として、前記ドライエッチングプロセスに伴うマイクロローディング効果を引き起こす要因となる成分だけを通過させる、請求項１記載の転写用マスクデータ補正装置。
【請求項３】
半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、
前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、形成工程ごとの占有率の２次元分布像として出力する２次元分布計算部と、
前記形成工程ごとの占有率の２次元分布像に対して、２次元ガウス関数を用いた移動平均法でスムージングしてスムージング像を出力するガウス解析部と、
前記スムージング像に基づいて、前記設計データにおけるパターン寸法と現実のパターン寸法との差として規定されるオフセット分布を取得するとともに、前記オフセット分布に基づいて、前記設計データを補正する設計データ補正部と、を備え、
前記オフセット分布は、前記転写用マスクのパターン描画に使用する電子線の後方散乱に伴う近接効果に起因するオフセット分布である、転写用マスクデータ補正装置。
【請求項４】
前記ガウス解析部は、
前記２次元ガウス関数の半値幅を電子線の加速電圧に基づいて設定することで、
前記近接効果の相関距離に基づいた前記スムージング像を得る、請求項３記載の転写用マスクデータ補正装置。
【請求項５】
半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、
前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、形成工程ごとの占有率の２次元分布像として出力する２次元分布計算部と、
前記形成工程ごとの占有率の２次元分布像に対してフーリエ変換を施して２次元のフーリエ像を出力するフーリエ計算部と、
前記２次元のフーリエ像に対して、空間フィルタを調整して所定の相関距離を持つ成分のみを通過させるように空間フィルタ処理を施す空間フィルタ部と、
前記空間フィルタ処理を施された前記２次元のフーリエ像に対して、逆フーリエ変換を施して２次元の逆フーリエ像を出力する逆フーリエ計算部と、
前記２次元の逆フーリエ像に基づいて、イオン注入プロセスにおけるイオン注入量の分布を求め、該分布に基づいてＳＰＩＣＥパラメータの補正係数分布を取得するとともに、前記補正係数分布に基づいて、前記設計データを補正する設計データ補正部と、を備える、転写用マスクデータ補正装置。
【請求項６】
前記空間フィルタ部は、前記所定の相関距離を持つ成分として、前記イオン注入プロセスにおけるチャージアップ効果を引き起こす要因となる成分だけを通過させる、請求項５記載の転写用マスクデータ補正装置。
【請求項７】
前記設計データ補正部は、
前記ＳＰＩＣＥパラメータの補正係数分布として、前記イオン注入量に比例して与えられるソース・ドレイン領域の体積容量の補正係数分布を取得する、請求項５記載の転写用マスクデータ補正装置。
【請求項８】
半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、
前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、形成工程ごとの占有率の２次元分布像として出力する２次元分布計算部と、
前記形成工程ごとの占有率の２次元分布像に対してフーリエ変換を施して２次元のフーリエ像を出力するフーリエ計算部と、
前記２次元のフーリエ像に対して、空間フィルタを調整して所定の相関距離を持つ成分のみを通過させるように空間フィルタ処理を施す空間フィルタ部と、
前記空間フィルタ処理を施された前記２次元のフーリエ像に対して、逆フーリエ変換を施して２次元の逆フーリエ像を出力する逆フーリエ計算部と、
前記２次元の逆フーリエ像に基づいて、ＣＭＰプロセスを含む配置配線プロセス後の遅延計算のための補正係数分布を取得するとともに、前記補正係数分布に基づいて、前記設計データを補正する設計データ補正部と、を備える、転写用マスクデータ補正装置。
【請求項９】
前記空間フィルタ部は、前記所定の相関距離を持つ成分として、前記ＣＭＰプロセスが持つ相関距離の長い現象を引き起こす要因となる成分だけを通過させる、請求項８記載の転写用マスクデータ補正装置。
【請求項１０】
半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、
前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む第１の占有率データと、前記設計データを所定量だけアンダーサイジングした後、前記所定量だけオーバーサイジングした後の前記パターン図形の単位領域あたりの面積占有率についての情報を含む第２の占有率データとを受け、前記第１および第２の占有率データを座標データに基づいて２次元に展開し、両者の差を取ることで、所定のサイズ以下のパターンのみとなった形成工程ごとのサイジング処理後の占有率の２次元分布像を出力するとともに、前記第１の占有率データを座標データに基づいて２次元に展開した、形成工程ごとの占有率の２次元分布像を出力する２次元分布計算部と、
前記形成工程ごとのサイジング処理後の占有率の２次元分布像および前記形成工程ごとの占有率の２次元分布像に対してフーリエ変換を施して、それぞれ第１および第２の２次元のフーリエ像を出力するフーリエ計算部と、
前記第１および第２の２次元のフーリエ像に対して、空間フィルタを調整して所定の相関距離を持つ成分のみを通過させるように空間フィルタ処理を施す空間フィルタ部と、
前記空間フィルタ処理を施された前記第１の２次元のフーリエ像および、前記第２の２次元のフーリエ像に対して逆フーリエ変換を施して、それぞれ第１の２次元の逆フーリエ像および第２の２次元の逆フーリエ像を出力する逆フーリエ計算部と、
前記第１の２次元の逆フーリエ像に基づいて、メッキプロセスにおけるプロトリュージョン効果の影響を含む第１のメッキ高さ分布を取得するとともに、前記第２の２次元の逆フーリエ像に基づいて、前記プロトリュージョン効果の影響を含まない第２のメッキ高さ分布を取得し、前記第１および第２のメッキ高さ分布に基づいて、前記設計データを補正する設計データ補正部と、を備える、転写用マスクデータ補正装置。
【請求項１１】
前記空間フィルタ部は、前記所定の相関距離を持つ成分として、パターン凹部におけるメッキ材の盛り上がり部での幅寸法に相当する長さ成分だけを通過させる、請求項１０記載の転写用マスクデータ補正装置。
【請求項１２】
前記設計データ補正部は、
前記オフセット分布に基づいて、ダミーパターンの配設および非配設を制御することで前記設計データを補正する、請求項１または請求項３記載の転写用マスクデータ補正装置。
【請求項１３】
前記設計データ補正部は、
前記オフセット分布に基づいて、前記設計データをオーバーサイジングおよびアンダーサイジングすることで補正する、請求項１または請求項３記載の転写用マスクデータ補正装置。
【請求項１４】
前記設計データ補正部は、
前記補正係数分布に基づいて、ダミーパターンの配設および非配設を制御することで前記設計データを補正する、請求項５または請求項８記載の転写用マスクデータ補正装置。
【請求項１５】
前記設計データ補正部は、
前記補正係数分布に基づいて、前記設計データをオーバーサイジングおよびアンダーサイジングすることで補正する、請求項５または請求項８記載の転写用マスクデータ補正装置。
【請求項１６】
前記設計データ補正部は、
前記高さ分布に基づいて、ダミーパターンの配設および非配設を制御することで前記設計データを補正する、請求項１０記載の転写用マスクデータ補正装置。
【請求項１７】
前記設計データ補正部は、
前記高さ分布に基づいて、前記設計データをオーバーサイジングおよびアンダーサイジングすることで補正する、請求項１０記載の転写用マスクデータ補正装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置の製造に使用される転写用マスクデータ補正装置に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）の微細化および高集積化に伴い、ＬＳＩ上に形成される回路パターンの最小パターン寸法は、０．１μｍになろうとしている。ＬＳＩの回路パターンは、設計された回路を半導体基板の上に実現するための転写用マスク上にレーザーや電子線により描画された後、投影転写用装置により転写用マスクのパターンを、半導体基板上に一括して光転写することにより形成される。
【０００３】
加工寸法が０．１μｍになろうとしている現在では、転写用マスクの精度が要求されるが、転写用マスクを回路パターンの設計データに合わせて高精度に作製しても、実際のエッチングや、イオン注入に際しては、マイクロローディング効果やチャージアップ効果により、マスクパターン通りには回路パターンが形成されない場合がある。
【０００４】
例えば、特許文献１には、フォトマスクパターンの製作において、予め光強度シミュレーションを行い、シミュレーション結果をフォトマスクパターンの製作にフィードバックする技術が説明されている。
【０００５】
【特許文献１】特開2000-66365号公報(図２)
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述の特許文献１では、光学的な現象に伴う不都合を解消したマスクパターンは得られるが、エッチングやイオン注入等に伴う物理現象に起因した不都合、また、マスクパターンを製作する際の電子線描画に伴う物理現象に起因した不都合は解消できなかった。
【０００７】
本発明は、上記のような問題点を解消するためになされたもので、エッチングやイオン注入等に伴う物理現象に起因した不都合、および、マスクパターンを製作する際の電子線描画に伴う物理現象に起因した不都合の解消に適した転写用マスクを得るための転写用マスクデータ補正装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る請求項１記載の転写用マスクデータ補正装置は、半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、形成工程ごとの占有率の２次元分布像として出力する２次元分布計算部と、前記形成工程ごとの占有率の２次元分布像に対してフーリエ変換を施して２次元のフーリエ像を出力するフーリエ計算部と、前記２次元のフーリエ像に対して、空間フィルタを調整して所定の相関距離を持つ成分のみを通過させるように空間フィルタ処理を施す空間フィルタ部と、前記空間フィルタ処理を施された前記２次元のフーリエ像に対して、逆フーリエ変換を施して２次元の逆フーリエ像を出力する逆フーリエ計算部と、前記２次元の逆フーリエ像に基づいて、前記設計データにおけるパターン寸法と現実のパターン寸法との差として規定されるオフセット分布を取得するとともに、前記オフセット分布に基づいて、前記設計データを補正する設計データ補正部とを備え、前記オフセット分布は、ドライエッチングプロセスに伴うマイクロローディング効果に起因するオフセット分布である。
【０００９】
本発明に係る請求項３記載の転写用マスクデータ補正装置は、半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、形成工程ごとの占有率の２次元分布像として出力する２次元分布計算部と、前記形成工程ごとの占有率の２次元分布像に対して、２次元ガウス関数を用いた移動平均法でスムージングしてスムージング像を出力するガウス解析部と、前記スムージング像に基づいて、前記設計データにおけるパターン寸法と現実のパターン寸法との差として規定されるオフセット分布を取得するとともに、前記オフセット分布に基づいて、前記設計データを補正する設計データ補正部とを備え、前記オフセット分布は、前記転写用マスクのパターン描画に使用する電子線の後方散乱に伴う近接効果に起因するオフセット分布である。
【００１０】
本発明に係る請求項５記載の転写用マスクデータ補正装置は、半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、形成工程ごとの占有率の２次元分布像として出力する２次元分布計算部と、前記形成工程ごとの占有率の２次元分布像に対してフーリエ変換を施して２次元のフーリエ像を出力するフーリエ計算部と、前記２次元のフーリエ像に対して、空間フィルタを調整して所定の相関距離を持つ成分のみを通過させるように空間フィルタ処理を施す空間フィルタ部と、前記空間フィルタ処理を施された前記２次元のフーリエ像に対して、逆フーリエ変換を施して２次元の逆フーリエ像を出力する逆フーリエ計算部と、前記２次元の逆フーリエ像に基づいて、イオン注入プロセスにおけるイオン注入量の分布を求め、該分布に基づいてＳＰＩＣＥパラメータの補正係数分布を取得するとともに、前記補正係数分布に基づいて、前記設計データを補正する設計データ補正部と、を備えている。
【００１１】
本発明に係る請求項８記載の転写用マスクデータ補正装置は、半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む占有率データを受け、該占有率データを座標データに基づいて２次元に展開し、形成工程ごとの占有率の２次元分布像として出力する２次元分布計算部と、前記形成工程ごとの占有率の２次元分布像に対してフーリエ変換を施して２次元のフーリエ像を出力するフーリエ計算部と、前記２次元のフーリエ像に対して、空間フィルタを調整して所定の相関距離を持つ成分のみを通過させるように空間フィルタ処理を施す空間フィルタ部と、前記空間フィルタ処理を施された前記２次元のフーリエ像に対して、逆フーリエ変換を施して２次元の逆フーリエ像を出力する逆フーリエ計算部と、前記２次元の逆フーリエ像に基づいて、ＣＭＰプロセスを含む配置配線プロセス後の遅延計算のための補正係数分布を取得するとともに、前記補正係数分布に基づいて、前記設計データを補正する設計データ補正部とを備えている。
【００１２】
本発明に係る請求項１０記載の転写用マスクデータ補正装置は、半導体装置の形成に使用される転写用マスクの設計データを補正する転写用マスクデータ補正装置であって、前記半導体装置のパターン図形の単位領域あたりの面積占有率についての情報を含む第１の占有率データと、前記設計データを所定量だけアンダーサイジングした後、前記所定量だけオーバーサイジングした後の前記パターン図形の単位領域あたりの面積占有率についての情報を含む第２の占有率データとを受け、前記第１および第２の占有率データを座標データに基づいて２次元に展開し、両者の差を取ることで、所定のサイズ以下のパターンのみとなった形成工程ごとのサイジング処理後の占有率の２次元分布像を出力するとともに、前記第１の占有率データを座標データに基づいて２次元に展開した、形成工程ごとの占有率の２次元分布像を出力する２次元分布計算部と、前記形成工程ごとのサイジング処理後の占有率の２次元分布像および前記形成工程ごとの占有率の２次元分布像に対してフーリエ変換を施して、それぞれ第１および第２の２次元のフーリエ像を出力するフーリエ計算部と、前記第１および第２の２次元のフーリエ像に対して、空間フィルタを調整して所定の相関距離を持つ成分のみを通過させるように空間フィルタ処理を施す空間フィルタ部と、前記空間フィルタ処理を施された前記第１の２次元のフーリエ像および、前記第２の２次元のフーリエ像に対して逆フーリエ変換を施して、それぞれ第１の２次元の逆フーリエ像および第２の２次元の逆フーリエ像を出力する逆フーリエ計算部と、前記第１の２次元の逆フーリエ像に基づいて、メッキプロセスにおけるプロトリュージョン効果の影響を含む第１のメッキ高さ分布を取得するとともに、前記第２の２次元の逆フーリエ像に基づいて、前記プロトリュージョン効果の影響を含まない第２のメッキ高さ分布を取得し、前記第１および第２のメッキ高さ分布に基づいて、前記設計データを補正する設計データ補正部とを備えている。
【発明の効果】
【００１３】
本発明に係る請求項１記載の転写用マスクデータ補正装置によれば、２次元の逆フーリエ像に基づいて取得したマイクロローディング効果に起因するオフセット分布に基づいて設計データを補正するので、当該設計データに基づいてオフセットを解消した転写用マスクを得ることができ、この転写用マスクを使用することで高精度の半導体装置を得ることができる。
【００１４】
本発明に係る請求項３記載の転写用マスクデータ補正装置によれば、２次元ガウス関数を用いた移動平均法で得たスムージング像に基づいて取得した、転写用マスクのパターン描画に使用する電子線の後方散乱に伴う近接効果に起因するオフセット分布に基づいて設計データを補正するので、当該設計データに基づいてオフセットを解消した転写用マスクを得ることができ、この転写用マスクを使用することで高精度の半導体装置を得ることができる。
【００１５】
本発明に係る請求項５記載の転写用マスクデータ補正装置によれば、イオン注入量の分布からＳＰＩＣＥパラメータの補正係数分布を取得し、当該補正係数分布に基づいて設計データを補正するので、チャージアップ効果を考慮したＳＰＩＣＥパラメータを最適化するのに適した設計データを得ることができ、この設計データを使用して製造した転写用マスクを使用することで高精度の半導体装置を製造できる。
【００１６】
本発明に係る請求項８記載の転写用マスクデータ補正装置によれば、ＣＭＰプロセスを含む配置配線プロセス後の遅延計算のための補正係数分布に基づいて設計データを補正するので、マスク全体に及ぶ長い相関距離を持ったＣＭＰプロセスに伴う膜厚分布の効果を考慮して配置配線プロセスを最適化するのに適した設計データを得ることができ、この設計データを使用して製造した転写用マスクを使用することで高精度の半導体装置を製造できる。
【００１７】
本発明に係る請求項１０記載の転写用マスクデータ補正装置によれば、取得したメッキプロセスにおけるプロトリュージョン効果によるメッキ高さ分布に基づいて、ダミーパターンの配設および非配設により設計データを補正するので、マスク全体に及ぶ長い相関距離を持ったプロトリュージョン効果を考慮してメッキプロセスを最適化するのに適した設計データを得ることができ、この設計データを使用して製造した転写用マスクを使用することで高精度の半導体装置を製造できる。
【発明を実施するための最良の形態】
【００１８】
＜本発明の技術思想＞
大規模集積回路（ＬＳＩ）を製造する際には、半導体基板上にはメインチップと呼称される目的とするＬＳＩ以外に、ＴＥＧ（test element group）やプロセスモニタを含むサブチップと呼称される複数のＬＳＩも併せて形成する。なお、複数のサブチップは、メインチップの形成領域以外の余分な領域に形成される。
【００１９】
このように、半導体基板上にメインチップおよびサブチップを形成する場合の、各工程に使用される転写用マスクには、メインチップの回路パターンだけでなく複数のサブチップの回路パターンが作り込まれている。
【００２０】
そして、当該転写用マスクを形成するためには、メインチップおよび複数のサブチップの設計データを最初から合成した状態で使用することもできるが、実際のＬＳＩの設計データは膨大なので、なるべく分割処理をする方が望ましい。従って、設計データはサブチップごとに分割された状態で順次使用されることが多い。
【００２１】
このように、設計データをサブチップごとに分割することで、膨大な設計データを扱いやすくできるが、発明者は、各サブチップごとの設計データを、より規模の小さい占有率データに変換して扱うことで、設計データの取り扱いをさらに容易にするという技術思想に到達した。
【００２２】
以下、上記技術思想に基づいてマスクパターンの設計データの補正を行う転写用マスクデータ補正装置の実施の形態について説明する。
【００２３】
なお、以下の説明においては、占有率データを以下のように定義する。
【００２４】
すなわち、半導体装置の設計データに基づいてパターン図形が決まるが、このパターン図形の単位領域に含まれる図形要素すなわちパターン要素の面積比率が占有率である。これは、例えば、単位領域が１００μｍ四方の矩形領域の中に、パターン要素が半分を占めていれば占有率は５０％となる。
【００２５】
ここで、単位領域は占有率の２次元分布データを得るための１メッシュ領域に相当する矩形領域であり、１メッシュ領域とのＡＮＤ論理によりメッシュ領域とのＡＮＤ演算を行うことで、パターン要素の面積を計算し、占有率を計算する。この、１メッシュ領域ごとに得られる占有率が占有率データである。
【００２６】
この計算を１つのサブチップの全領域に対して、各工程ごとに行うことで１つのサブチップについての工程ごとの占有率データを得ることができる。
【００２７】
以下に説明する実施の形態１〜５においては、上述した工程ごとの占有率データを用いてマスクパターンの補正を行うことを前提とする。
【００２８】
なお、本発明に係る転写用マスクデータ補正装置はコンピュータシステムを用いて実現することもでき、そのソフトウエアは本発明に係る製造方法のアルゴリズムを用いて作成される。
【００２９】
＜Ａ．実施の形態１＞
以下、本発明に係る実施の形態１の転写用マスクデータ補正装置および転写用マスクデータ補正方法について説明する。なお、実施の形態１の転写用マスクデータ補正装置においては、ドライエッチングにおけるマイクロローディング効果によるオフセットの解消を図ることができる。
【００３０】
＜Ａ−１．転写用マスクデータ補正装置および転写用マスクデータ補正方法＞
図２に示す転写用マスクデータ補正装置１００の構成を参照しつつ、図１に示すフローチャートを用いて、転写用マスクデータ補正方法について説明する。
【００３１】
図２に示すように、転写用マスクデータ補正装置１００は、占有率データ記憶装置１０および設計データ記憶装置２０から、それぞれ工程ごとの占有率データＤ１および回路パターンの設計データＤ２とを受ける。
【００３２】
転写用マスクデータ補正装置１００では、占有率２次元分布計算部１０１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ１）。
【００３３】
次に、フーリエ計算部１０２において、２次元分布像ＤＰに対してフーリエ変換を施す（ステップＳ２）。
【００３４】
フーリエ計算部１０２に与えられた占有率の２次元分布像ＤＰは、フーリエ変換を施され、２次元のフーリエ像に変換される。占有率の２次元分布に対してフーリエ変換を施すと、実空間から周波数空間への投影が行われ、実空間での２次元像が空間周波数の大小で表される２次元のフーリエ像に変換される（ステップＳ２）。
【００３５】
ここで空間周波数が小さい成分とは、実空間では孤立パターンが多い部分に対応し、空間周波数が大きい成分とは、実空間では密集パターンが多い部分に対応する。
【００３６】
次に、空間フィルタ部１０３において、２次元のフーリエ像に対して、空間周波数の小さい成分のみが通過するような空間フィルタをかけることで、空間周波数の小さい成分を選択し、空間周波数の大きな成分を除去する（ステップＳ３）。なお、空間フィルタ処理に関する技術は周知である。
【００３７】
ここで、空間周波数が小さい成分は、相関距離の長い現象を引き起こす要因となる成分に対応しており、空間周波数が大きい成分は、相関距離の短い現象を引き起こす要因となる成分に対応している。
【００３８】
従って、空間フィルタにより空間周波数が大きい成分を除去することで、空間周波数が小さい成分、すなわち、相関距離の長い現象を引き起こす要因となる成分だけが通過することになる。
【００３９】
ここでは、空間フィルタを調整して、ドライエッチング時のマイクロローディング効果を引き起こす要因となる成分だけを通過するようにする。
【００４０】
なお、マイクロローディング効果とは、同一サイズのパターン図形が異なる密度で存在する場合に、場所によってエッチング速度が異なるという現象であり、物理現象としての相関距離が非常に長く１０μｍ〜１００μｍに及ぶことがある。
【００４１】
次に、逆フーリエ計算部１０４において、空間周波数が小さい成分だけが残った２次元のフーリエ像に対して逆フーリエ変換を施し、逆フーリエ像、すなわち実空間での占有率の２次元分布像ＤＰＸを得る（ステップＳ４）。
【００４２】
ここで得られる占有率の２次元分布像ＤＰＸには、マイクロローディング効果を引き起こす要因となる成分だけが表示されており、相関距離の長い現象の解析に適した２次元分布像である。
【００４３】
そして、上記２次元分布像ＤＰＸと設計データＤ２とは設計データ補正部１０５に与えられ、設計データ補正部１０５内のオフセット分布計算部１０５１において、マイクロローディング効果によるドライエッチング後のオフセット分布を計算する（ステップＳ５）。なお、オフセット分布の計算には、逆フーリエ像にスケーリングファクタとして予め設定した定数を掛ける。この定数は、エッチングガス種と加速電圧に依存するので、テストパターンを用いた測定により経験的に決定される。
【００４４】
ここで、設計データにおけるパターンの寸法と、ドライエッチング等を施して得られた実際の半導体基板上のパターンの寸法（以後、仕上がり寸法と呼称）とは必ずしも一致するものではなく、現実には両者の間に差が生じる。この差がオフセットである。このオフセットはパターン全体に一律な値ではなく、パターン全体で分布を有しており、これがオフセット分布である。
【００４５】
そして、マイクロローディング効果により生じるオフセットの分布と逆フーリエ像、すなわち占有率の２次元分布像ＤＰＸとは良く一致する傾向にあり、占有率の２次元分布像ＤＰＸにおいて、占有率の高い部分が、仕上がり寸法のオフセットの大きい部分に対応し、占有率の低い部分が、仕上がり寸法のオフセットの小さい部分に対応する。従って、占有率の２次元分布像ＤＰＸに基づいて設計データを補正することで、マイクロローディング効果によるオフセットの解消に適した設計データを得ることができる。
【００４６】
具体的には、オフセット分布の計算が終わると、設計データ補正部１０５内のフラグデータ生成部７０においてオフセット分布に対して、予め設けたオフセットに関する閾値に基づいてフラグを立てる処理を行う。
【００４７】
この処理は、オフセットの上限値と下限値を予め設定しておき、ステップＳ５で得られたオフセットの２次元分布像における各座標でのオフセットに対して、上限値および下限値との比較を行い、上限値を越える場合には、オフセットが大きいとして例えば第１のフラグを立て、逆に下限値に満たない場合には、オフセットが小さいとして例えば第２のフラグを立てて、フラグデータとして出力する処理である（ステップＳ６）。
【００４８】
ここで、オフセットの上限値および下限値は、外部パラメータとして転写用マスクデータ補正装置１００に入力するようにしても良いし、簡易的には、各サブチップにおけるオフセットの平均値を計算し、この平均値からのずれに基づいて上限値および下限値を設定するようにしても良い。
【００４９】
ステップＳ２〜Ｓ６の処理は、第１〜第Ｎの工程の全てに対して実行され、ステップＳ７において、全ての工程についてフラグ処理を実行したと判断された場合には、各工程のフラグデータＤ１０がフラグデータ生成部７０から出力され、未処理の工程がある場合には、Ｓ２〜Ｓ６の処理が施される。
【００５０】
その後、各工程のフラグデータＤ１０は、設計データ補正部１０５内のフラグデータ変換部８０に与えられ、サブチップ別に分割されたフラグデータを合成して、サブチップごとのフラグデータを得る。そして、設計データ調整部９０において、サブチップごとのフラグデータを用いて、オフセット分布を補正値として、設計データの調整を行うことで補正後の設計データＤ１００を得る。
【００５１】
＜Ａ−１−１．フラグデータの合成＞
ここで、フラグデータ変換部８０におけるフラグデータの合成方法について、図４に示すフラグデータ変換部８０の構成を参照しつつ、図３に示すフローチャートを用いて説明する。
【００５２】
図４に示すように、フラグデータの合成は、図１に示した工程ごとのフラグデータＤ１０および、各サブチップの配置データＤ４に基づいて行われる。
【００５３】
すなわち、フラグデータ生成部７０および設計データ記憶装置２０から、それぞれ工程ごとのフラグデータＤ１０および各サブチップの配置データＤ４がフラグデータ変換部８０に入力されると、フラグデータ分割部８１において、各工程ごとのフラグデータをサブチップ別のフラグデータに分割する（ステップＳ８１）。
【００５４】
すなわち、各工程のフラグデータのファイルには、当該エッチング工程によって得られるマイクロローディング効果によるドライエッチング後のオフセット分布に関するデータがまとめて格納されており、このファイルから、フラグデータをサブチップ別に分割して取り出す処理がステップＳ８１の処理である。
【００５５】
ここで、フラグデータをサブチップ別に分割した状態を、図５に模式的に示す。
【００５６】
図５においては、第１工程〜第Ｎ工程のそれぞれについて、サブチップＡ〜Ｎのフラグデータを順に並べて、マトリックス状に示している。
【００５７】
次に、サブチップ別に分割したフラグデータを、フラグデータ合成部８２において、サブチップごとに合成する（ステップＳ８２）。
【００５８】
この処理は、図５に示すマトリックスにおいて、例えば、サブチップＡの第１工程〜第Ｎ工程のそれぞれのフラグデータを合成して出力する処理であり、当該データをサブチップＡのフラグデータと呼称する。これは、サブチップＢ〜サブチップＮにおいても同様であり、ステップＳ８２の処理は、全てのサブチップのそれぞれに対して実行され、ステップＳ８３において、全てのサブチップについてフラグデータを合成したと判断された場合にはサブチップごとのフラグデータＤ１１がフラグデータ変換部８０から出力され、未処理の工程がある場合には、ステップＳ８２の処理が施される。
【００５９】
＜Ａ−１−２．設計データの補正＞
次に、図７に示す設計データ調整部９０の構成を参照しつつ、図６に示すフローチャートを用いて、設計データの補正の一例として、ダミーパターンを用いる方法について説明する。
【００６０】
図７に示すように、設計データの補正は、図４に示したフラグデータ変換部８０で生成されたサブチップごとのフラグデータＤ１１および、設計データＤ２に基づいて行われる。ここで設計データＤ２は各サブチップごとに、まとめられている。
【００６１】
すなわち、フラグデータ変換部８０および設計データ記憶装置２０から、それぞれサブチップごとのフラグデータＤ１１およびサブチップごとの設計データＤ２が設計データ調整部９０に入力されると、データ合成部９１において、両データを合成して合成データを作成する（ステップＳ９１）。
【００６２】
この処理は、各サブチップの設計データＤ２に、各工程ごとのフラグデータを加える処理である。
【００６３】
次に、ダミーパターン発生指示部９２において、各工程ごとのフラグデータから第１のフラグを検索する。ここで、第１のフラグはオフセットの大きなところ、すなわち占有率の高い部分に立てられているので、第１のフラグが存在する部分に対応する設計データＤ２の該当部分には、オフセット分布調整のためのダミーパターンの発生を制限するようにダミーパターン発生指示部９２において制御する。
【００６４】
続いて、各工程ごとのフラグデータから第２のフラグデータを検索する。第２のフラグはオフセットの小さなところ、すなわち占有率の低い部分に立てられているので、第２のフラグが存在する部分に対応する設計データＤ２の該当部分には、オフセット分布調整のためのダミーパターンを積極的に発生するようにダミーパターン発生指示部９２において制御する（ステップＳ９２）。ここで、ダミーパターンとは、本来の回路パターンとは関連のないパターンであり、占有率の低い部分にはダミーパターンを配設し、占有率の高い部分にはダミーパターンの配設を制限することで、占有率分布の均一化を図ることができる。
【００６５】
ステップＳ９２の処理は、全てのサブチップのそれぞれに対して実行され、ステップＳ９３において、全てのサブチップについてダミーパターンの発生の制御を行った場合にはサブチップごとにオフセット分布を補正した補正後の設計データＤ１００が出力され、未処理のサブチップがある場合には、ステップＳ９２の処理が施される。
【００６６】
なお、補正後の設計データＤ１００は、例えばマスク描画装置に与えられ、補正後の設計データＤ１００に基づいてマスク描画が行われる。
【００６７】
ここで、マイクロローディング効果により生じるオフセット分布と逆フーリエ像、すなわち占有率の２次元分布像ＤＰＸとが良く一致する理由について、図８を用いて説明する。
【００６８】
図８には、半導体基板ＳＢ上に配設されたレジストパターンＰＴ１および複数のレジストパターンＰＴ２が配設された状態が示されている。ここで、レジストパターンＰＴ１が配設された領域を領域Ｒ１とし、複数のレジストパターンＰＴ２が配設された領域を領域Ｒ２とし、レジストパターンが配設されていない領域を領域Ｒ３として示す。
【００６９】
ここで、領域Ｒ１は、全域を覆うようにレジストパターンＰＴ１が形成されているので、パターン密度、すなわち占有率は１００％であり、領域Ｒ２はその全域のうちの５０％しかレジストパターンＰＴ２で覆われていないので占有率は５０％であり、領域Ｒ３の占有率は０％である。
【００７０】
ドライエッチングプロセスではイオン化されたエッチングガスが電場や磁場で加速されて被加工面（ここでは半導体基板ＳＢ）上に降り注ぐ。そして、レジストパターンで覆われていない被加工面がエッチングガスに曝され、エッチングにより削り取られることで、所望の回路パターンを得る。このとき、削られた被加工面を構成する分子や原子の一部が回路パターンの側壁に再付着する。
【００７１】
ドライエッチングプロセスにおける仕上がり寸法は、エッチングによる削り取りと、回路パターン側壁への再付着とのバランスによって決まる。ここで、図８に示すようにエッチングガスＥＧは半導体基板ＳＢの全面に均一に降り注ぐが、再付着の度合いは場所によって異なる。
【００７２】
すなわち、複数のレジストパターンＰＴ２が配設された領域Ｒ２における半導体基板ＳＢの露出領域Ａ、ＢおよびＣでは再付着の度合いは同じであるが、レジストパターンが配設されていない領域Ｒ３における半導体基板ＳＢの露出領域Ｄ（レジストパターンＰＴ２の近傍の領域）では、露出領域ＥおよびＦからの原子や分子も回路パターンの側壁に再付着する。
【００７３】
このため、占有率の低い露出領域Ｄでは回路パターンの仕上がり寸法が大きくなり、逆に、占有率の高い露出領域Ａ〜Ｃでは仕上がり寸法が小さくなるという現象が発生する。これが、ドライエッチングにおけるマイクロローディング効果の仕組みである。そして、回路パターンの仕上がり寸法と設計データに基づく回路パターンの寸法との差がオフセットであることは先に説明した通りである。なお、これも先に説明したが、占有率の高い部分においては、仕上がり寸法のオフセットが大きくなる特徴を有し、占有率の低い部分においては、仕上がり寸法のオフセットが小さくなる特徴を有している。ただし、これはポジティブプロセスの特徴であり、ネガティブプロセスの場合は逆の特性となる。
【００７４】
そして、回路パターンの側壁に再付着する原子や分子の影響が及ぶ距離がドライエッチングにおけるマイクロローディング効果の相関距離となり、相関距離を考慮するにはフーリエ解析が適している。すなわち、フーリエ変換を行った後に、空間フィルタによりマイクロローディング効果の長い相関距離を抽出するので、マイクロローディング効果により生じるオフセット分布と逆フーリエ像とが良く一致することになる。
【００７５】
＜Ａ−２．効果＞
以上説明した実施の形態１の転写用マスクデータ補正装置および転写用マスクデータ補正方法によれば、マスク全体に及ぶ長い相関距離を持ったドライエッチング時のマイクロローディング効果によるオフセットの解消に適した設計データを得ることができ、この設計データを使用して製造した転写用マスクを使用することで高精度の半導体装置を得ることができる。
【００７６】
＜Ａ−３．変形例＞
以上説明した実施の形態１においては、設計データの補正の一例として、ダミーパターンを用いる方法について説明したが、占有率の高い部分については設計データをアンダーサイジングし、占有率の低い部分については設計データをオーバーサイジングするように補正を行っても良い。
【００７７】
ここで、図１０に示す設計データ調整部９０Ａの構成を参照しつつ、図９に示すフローチャートを用いて、設計データの補正の一例として、設計データのサイジングによる補正方法について説明する。
【００７８】
なお、図９および図１０においては、図６および図７と同一の構成については同一の符号を付し、重複する説明は省略する。
【００７９】
設計データ調整部９０Ａは、データ合成部９１と、設計データサイジング指示部９２Ａとを有している。設計データサイジング指示部９２Ａでは、データ合成部９１から与えられる合成データに基づいて、各工程ごとのフラグデータから第１のフラグを検索する。ここで、第１のフラグはオフセットの大きなところに立てられているので、第１のフラグが存在する部分については設計データをアンダーサイジングするように制御する。
【００８０】
続いて、各工程ごとのフラグデータから第２のフラグデータを検索する。第２のフラグはオフセットの小さなところに立てられているので、第２のフラグが存在する部分については設計データをオーバーサイジングするように制御する（ステップＳ９２Ａ）。
【００８１】
ステップＳ９２Ａの処理は、全てのサブチップのそれぞれに対して実行され、ステップＳ９３Ａにおいて、全てのサブチップについてサイジングの制御を行った場合にはサブチップごとにオフセット分布を補正した補正後の設計データＤ１００Ａが出力され、未処理のサブチップがある場合には、ステップＳ９２Ａの処理が施される。
【００８２】
ここで、図１１および図１２を用いて、設計データＤ２に基づいて作製された転写用マスクのパターンと、補正後の設計データＤ１００Ａに基づいて作製された転写用マスクのパターンの一例について説明する。
【００８３】
図１１には設計データＤ２に基づいて作製された転写用マスクＭＳを模式的に示しており、半導体基板上において形成すべき構造（例えば素子分離絶縁膜）の形状に合致したパターンＩＰを有している。
【００８４】
図１２にはサイジングによる補正後の設計データＤ１００Ａに基づいて作製された転写用マスクＭＳＡを模式的に示しており、輪郭形状がでこぼこしたパターンＣＰを有している。パターンＣＰは、占有率の２次元分布像ＤＰＸに基づいて、設計データＤ２をアンダーサイジングおよびオーバーサイジングして得られたパターンであり、このような転写用マスクＭＳＡを用いてドライエッチングのためのレジストマスクを作製し、当該レジストマスクを用いて素子分離絶縁膜のドライエッチングを行うことで、マイクロローディング効果によるオフセットを解消でき、図１１に示すようなパターンＩＰと同様の平面パターンを有する素子分離絶縁膜を得ることができる。
【００８５】
＜Ｂ．実施の形態２＞
以下、本発明に係る実施の形態２の転写用マスクデータ補正装置および転写用マスクデータ補正方法について説明する。なお、実施の形態２の転写用マスクデータ補正装置においては、転写用マスクのパターン描画に使用する電子線（ＥＢ）の後方散乱に伴う近接効果によるオフセットの解消を図ることができる。
【００８６】
＜Ｂ−１．転写用マスクデータ補正装置および転写用マスクデータ補正方法＞
図１４に示す転写用マスクデータ補正装置２００の構成を参照しつつ、図１３に示すフローチャートを用いて、転写用マスクデータ補正方法について説明する。なお、図１および図２を用いて説明した実施の形態１と同じ構成については同一の符号を付し、重複する説明は省略する。
【００８７】
図１４に示すように、転写用マスクデータ補正装置２００は、占有率データ記憶装置１０および設計データ記憶装置２０から、それぞれ工程ごとの占有率データＤ１および回路パターンの設計データＤ２とを受ける。
【００８８】
転写用マスクデータ補正装置２００では、占有率２次元分布計算部２０１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ１１）。
【００８９】
転写用マスクのパターン描画においては、マスク１枚ごとに描画されるので、フーリエ変換を施すことで周期的境界条件を導入することは適切ではない。そこで、占有率の２次元分布像ＤＰをガウス解析部２０２に与え、２次元ガウス関数を用いた移動平均法でスムージング（平滑化）する（ステップＳ１２）。
【００９０】
ここで、２次元ガウス関数を用いた移動平均法とは、占有率の２次元分布像ＤＰと２次元ガウス関数とを重ね、２次元ガウス関数による重み付け平均値を計算するものである。より具体的には、２次元ガウス関数を占有率の２次元分布像ＤＰの各メッシュの何れかの上に発生させ、メッシュ内の２次元データ値と２次元ガウス関数とを乗算する。そして、乗算値の総和をメッシュ内のデータの個数Ｎで割り、その結果を１つのメッシュに関するデータとして出力する。その後、２次元ガウス関数全体を隣のメッシュ上に移動させ、同様の計算を行って全メッシュに関するデータを得る。
【００９１】
なお、上記処理に際しては、ガウス関数の半値幅を調整して、転写用マスクのパターン描画に際してのＥＢ後方散乱に伴う近接効果が持つ相関距離に一致させるようにする。
【００９２】
すなわち、マスクのパターン描画に際しては、図１５に示すように、マスク基板ＰＢ上に塗布したレジスト膜ＲＭを電子線ＥＢで露光する。このとき、電子線ＥＢをマスク基板ＰＢの全面に照射するのではなく、レジスト膜ＲＭを除去したい部分、あるいはレジスト膜ＲＭを残したい部分にのみ照射する。図１５においては、間隔を開けて存在する領域Ａ、ＢおよびＣと、隣接して存在する領域Ｄ、ＥおよびＦに照射する例を示している。
【００９３】
レジスト膜ＲＭに入射した電子線ＥＢの一部は、ラザフォード散乱を起こし、周囲のレジスト膜ＲＭに影響を及ぼす。この散乱は、散乱角が大きく、後方（ＥＢの入射方向とは反対の方向）にも散乱するのでＥＢ後方散乱とも呼称され、周囲のパターンの粗密に依存して必要以上に露光されたり、逆に露光が不足する状態が発生する。これが、ＥＢ後方散乱に伴う近接効果であり、このために仕上がり寸法がパターンの場所によって異なり、オフセットが発生することになる。
【００９４】
そして、ラザフォード散乱による散乱電子が影響を及ぼす距離が近接効果の相関距離となる。この近接効果の相関距離は、電子線のエネルギー、すなわち加速電圧によって変化するので、電子線の加速電圧に基づいてガウス関数の半値幅を設定する。これにより、２次元ガウス関数を用いた移動平均処理により得られるスムージング像は、近接効果の相関距離を考慮した結果となる。
【００９５】
なお、近接効果は、電子線のエネルギーだけでなく、レジスト膜やマスク基板の材質によっても変わるので、近接効果を実測して、経験に基づいてガウス関数の半値幅を設定する。
【００９６】
ここで、２次元ガウス関数を用いた移動平均法によるスムージング像は、近接効果の相関距離を考慮して得られるので、ＥＢ後方散乱に伴う近接効果により生じるオフセットの分布と、良く一致することになる。従って、ガウス解析部２０２での移動平均処理によって得られたスムージング像Ｄ２１に基づいて設計データを補正することで、近接効果によるオフセットの解消に適した設計データを得ることができる。
【００９７】
より具体的には、図１３に示すように、ガウス解析部２０２での移動平均処理によって得られたスムージング像Ｄ２１と設計データＤ２とは設計データ補正部２０３に与えられ、設計データ補正部２０３内のオフセット分布計算部２０３１において、ＥＢ後方散乱に伴う近接効果によるオフセット分布を計算する（ステップＳ１３）。
【００９８】
ここで、占有率の２次元分布像ＤＰＸにおいて、占有率の高い部分が、仕上がり寸法のオフセットの大きい部分に対応し、占有率の低い部分が、仕上がり寸法のオフセットの小さい部分に対応する。従って、占有率の２次元分布像ＤＰＸに基づいて設計データを補正することで、ＥＢ後方散乱に伴う近接効果により生じるオフセットの解消に適した設計データを得ることができる。
【００９９】
具体的には、オフセット分布の計算が終わると、設計データ補正部２０３内のフラグデータ生成部７０においてオフセット分布に対して、予め設けたオフセットに関する閾値に基づいてフラグを立てる処理を行う。
【０１００】
この処理は、オフセットの上限値と下限値を予め設定しておき、ステップＳ１３で得られたオフセットの２次元分布像における各座標でのオフセットに対して、上限値および下限値との比較を行い、上限値を越える場合には、オフセットが大きいとして例えば第１のフラグを立て、逆に下限値に満たない場合には、オフセットが小さいとして例えば第２のフラグを立てて、フラグデータとして出力する処理である（ステップＳ１４）。
【０１０１】
ステップＳ１２〜Ｓ１４の処理は、第１〜第Ｎの工程の全てに対して実行され、ステップＳ１５において、全ての工程についてフラグ処理を実行したと判断された場合には、各工程のフラグデータＤ１０がフラグデータ生成部７０から出力され、未処理の工程がある場合には、Ｓ１２〜Ｓ１４の処理が施される。
【０１０２】
その後、各工程のフラグデータＤ１０は、設計データ補正部２０３内のフラグデータ変換部８０に与えられ、サブチップ別に分割されたフラグデータを合成して、サブチップごとのフラグデータを得る。そして、設計データ調整部９０において、第１のフラグが存在する部分に対応する設計データＤ２の該当部分には、オフセット分布調整のためのダミーパターンの発生を制限し、第２のフラグが存在する部分に対応する設計データＤ２の該当部分には、オフセット分布調整のためのダミーパターンを積極的に発生させて補正後の設計データＤ２００を得る。
【０１０３】
ここで、フラグデータ変換部８０および設計データ調整部９０の構成および動作については実施の形態１において説明しているので、説明は省略する。
【０１０４】
＜Ｂ−２．効果＞
以上説明した実施の形態２の転写用マスクデータ補正装置および転写用マスクデータ補正方法によれば、マスク全体に及ぶ長い相関距離を持ったパターン描画に際してのＥＢ後方散乱に伴う近接効果によるオフセットの解消に適した設計データを得ることができ、この設計データを使用して製造した転写用マスクを使用することで高精度の半導体装置を得ることができる。
【０１０５】
＜Ｂ−３．変形例＞
以上説明した実施の形態２においては、設計データの補正の一例として、ダミーパターンを用いる方法について説明したが、占有率の高い部分については設計データをアンダーサイジングし、占有率の低い部分については設計データをオーバーサイジングするように補正を行うことで、サイジングによる補正後の設計データＤ２００Ａ（図９）を得るようにしても良く、ダミーパターンを用いる場合と同様の効果を得ることができる。
【０１０６】
なお、設計データをサイジングするための構成および方法については、図９および図１０を用いて説明しているので、重複する説明は省略する。
【０１０７】
＜Ｃ．実施の形態３＞
以下、本発明に係る実施の形態３の転写用マスクデータ補正装置および転写用マスクデータ補正方法について説明する。なお、実施の形態３の転写用マスクデータ補正装置においては、特にゲート形成時のドライエッチングにおけるマイクロローディング効果およびイオン注入におけるチャージアップ効果によるオフセットの解消を図ることができる。
【０１０８】
＜Ｃ−１．転写用マスクデータ補正装置および転写用マスクデータ補正方法＞
図１７に示す転写用マスクデータ補正装置３００の構成を参照しつつ、図１６に示すフローチャートを用いて、転写用マスクデータ補正方法について説明する。
【０１０９】
図１０に示すように、転写用マスクデータ補正装置３００は、占有率データ記憶装置１０および設計データ記憶装置２０から、それぞれ工程ごとの占有率データＤ１および回路パターンの設計データＤ２とを受ける。なお、本実施の形態では、ゲートエッチングプロセスとイオン注入プロセスの占有率データを受けるものとして説明する。
【０１１０】
転写用マスクデータ補正装置３００では、占有率２次元分布計算部３０１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ２１）。
【０１１１】
次に、フーリエ計算部３０２において、２次元分布像ＤＰに対してフーリエ変換を施す（ステップＳ２２）。
【０１１２】
フーリエ計算部３０２に与えられた占有率の２次元分布像ＤＰは、フーリエ変換を施され、２次元のフーリエ像に変換される。占有率の２次元分布に対してフーリエ変換を施すことで２次元のフーリエ像が得られる（ステップＳ２２）。
【０１１３】
次に、空間フィルタ部３０３において、２次元のフーリエ像に対して、空間周波数の小さい成分のみが通過するような空間フィルタをかけることで、空間周波数の小さい成分を選択し、ゲート形成時のドライエッチングプロセスのマイクロローディング効果を引き起こす要因となる成分が持つ相関距離を通過させる（ステップＳ２３）。また、イオン注入プロセスにおいては、チャージアップ効果を引き起こす要因となる成分が持つ相関距離を通過させるようにする。
【０１１４】
ここで、マイクロローディング効果は、エッチングガス種（例えばＣＦ3+）と加速電圧、加速電流に依存する効果であり、その相関距離は断面ＳＥＭ（走査電子顕微鏡）やＡＦＭ（原子間力顕微鏡）による計測に基づいて経験的に決定する。また、チャージアップ効果は、注入イオン種（例えばＡｓ、Ｐ、Ｂなど）と加速電圧、加速電流に依存する効果であり、その相関距離は、断面ＳＥＭやＡＦＭによる計測に基づいて経験的に決定する。
【０１１５】
次に、逆フーリエ計算部３０４において、２次元のフーリエ像に対して逆フーリエ変換を施し、逆フーリエ像、すなわち実空間での占有率の２次元分布像ＤＰＸを得る（ステップＳ２４）。
【０１１６】
占有率の２次元分布像ＤＰＸには、マイクロローディング効果を引き起こす要因となる成分またはチャージアップ効果を引き起こす要因となる成分だけが表示されており、相関距離の長い現象の解析に適した２次元分布像である。
【０１１７】
ここで、イオン注入プロセスにおけるチャージアップ効果について図１９を用いて説明する。図１９には、半導体基板ＳＢ上に配設されたレジストパターンＰＴ１および複数のレジストパターンＰＴ２が配設された状態が示されている。ここで、レジストパターンＰＴ１が配設された領域を領域Ｒ１とし、複数のレジストパターンＰＴ２が配設された領域を領域Ｒ２とし、レジストパターンが配設されていない領域を領域Ｒ３として示す。領域Ｒ１は、全域を覆うようにレジストパターンＰＴ１が形成されているので、パターン密度、すなわち占有率は１００％であり、領域Ｒ２はその全域のうちの５０％しかレジストパターンＰＴ２で覆われていないので占有率は５０％であり、領域Ｒ３の占有率は０％である。
【０１１８】
レジスト材は一般的に有機物のポリマーで構成されているのでレジスト中に注入されたイオンは、その電荷を逃がすことができず、レジストパターンＰＴ１およびＰＴ２に正電荷が蓄積されチャージアップする。この結果、後続するイオンはクーロン斥力を受けて軌道がそれてしまい、所望の位置に注入できなくなる。これがイオン注入プロセスにおけるチャージアップ効果である。
【０１１９】
このチャージアップ効果は、レジストパターンの占有率、すなわち回路パターンの占有率の影響を受ける。例えば、占有率が高い領域Ｒ１やＲ２では電荷量が多く、イオン注入量は少なくなり、占有率が低い領域Ｒ３では電荷量が少ないのでイオン注入量は所定量であるが、相対的にはイオン注入量が多くなる。この結果、形成される不純物領域、例えばソース・ドレイン領域の不純物濃度が場所によって異なるという不均一が生じる。
【０１２０】
しかし、このイオン注入量の分布は、上述したようにレジストパターンの占有率に依存しており、マイクロローディング効果により生じるオフセットの分布と同様に逆フーリエ像、すなわち占有率の２次元分布像ＤＰＸとは良く一致する傾向にあり、占有率の２次元分布像ＤＰＸに基づいて設計データを補正することで、マイクロローディング効果によるオフセットだけでなく、イオン注入プロセスにおけるチャージアップ効果によるイオン注入量の不均一の解消に適した設計データを得ることができる。
【０１２１】
より具体的には、図１６に示すように、２次元分布像ＤＰＸと設計データＤ２とは、設計データ補正部３０５に与えられ、設計データ補正部３０５のＳＰＩＣＥパラメータの補正係数分布計算部３０５１では２次元分布像ＤＰＸに基づいてイオン注入量の分布を求め、当該分布に基づいてＳＰＩＣＥパラメータの補正係数分布を計算する（ステップＳ２５）。
【０１２２】
ＳＰＩＣＥパラメータとは、ＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）と呼称される回路シミュレータに使用されるパラメータであり、例えばＭＯＳトランジスタのソース・ドレイン領域の体積容量などがその１つである。
【０１２３】
ここでは、ＳＰＩＣＥパラメータの補正係数分布としてソース・ドレイン領域の体積容量の補正係数分布を計算する。例えば、イオン注入量が１％増えればソース・ドレイン領域の体積容量も１％増えるので、イオン注入量分布に基づいて補正係数分布を計算する。これにより、ＳＰＩＣＥパラメータの最適化に適した補正係数分布を得ることができる。
【０１２４】
補正係数分布の計算が終わると、設計データ補正部３０５内のフラグデータ生成部７０において補正係数分布に対して、予め設けた補正係数に関する閾値に基づいてフラグを立てる処理を行う。
【０１２５】
この処理は、補正係数の上限値と下限値を予め設定しておき、ステップＳ２５で得られたイオン注入量分布に基づいて計算された補正係数の２次元分布像における各座標での補正係数に対して、上限値および下限値との比較を行い、上限値を越える場合には、補正係数が大きいとして例えば第１のフラグを立て、逆に下限値に満たない場合には、補正係数が小さいとして例えば第２のフラグを立てて、フラグデータとして出力する処理である（ステップＳ２６）。
【０１２６】
ステップＳ２２〜Ｓ２６の処理は、第１〜第Ｎの工程の全てに対して実行され、ステップＳ２７において、全ての工程についてフラグ処理を実行したと判断された場合には、各工程のフラグデータＤ１０がフラグデータ生成部７０から出力され、未処理の工程がある場合には、Ｓ２２〜Ｓ２６の処理が施される。
【０１２７】
その後、各工程のフラグデータＤ１０は、設計データ補正部３０５内のフラグデータ変換部８０に与えられ、サブチップ別に分割されたフラグデータを合成して、サブチップごとのフラグデータを得る。そして、設計データ調整部９０において、サブチップごとのフラグデータを用いて、ＳＰＩＣＥパラメータの補正係数分布を補正値として、設計データの調整を行うことで補正後の設計データＤ３００を得る。
【０１２８】
＜Ｃ−１−１．設計データの補正＞
ここで、図７に示す設計データ調整部９０の構成を参照しつつ、図１８に示すフローチャートを用いて、設計データの補正の一例として、ダミーパターンを用いる方法について説明する。
【０１２９】
図７に示すように、設計データの補正は、フラグデータ変換部８０で生成されたサブチップごとのフラグデータＤ１１および、設計データＤ２に基づいて行われる。なお、フラグデータ変換部８０の構成および動作は、図３および図４を用いて説明しているので重複する説明は省略する。
【０１３０】
フラグデータ変換部８０および設計データ記憶装置２０から、それぞれサブチップごとのフラグデータＤ１１およびサブチップごとの設計データＤ２が設計データ調整部９０に入力されると、データ合成部９１において、両データを合成して合成データを作成する（ステップＳ９１）。
【０１３１】
この処理は、各サブチップの設計データＤ２に、各工程ごとのフラグデータを加える処理である。
【０１３２】
次に、ダミーパターン発生指示部９２において、各工程ごとのフラグデータから第１のフラグを検索する。ここで、第１のフラグは補正係数の大きなところ、すなわち占有率が高く、イオン注入量の小さな領域に立てられているので、第１のフラグが存在する部分に対応する設計データＤ２の該当部分には、補正係数分布調整のためのダミーパターンの発生を制限するようにダミーパターン発生指示部９２において制御する。
【０１３３】
続いて、各工程ごとのフラグデータから第２のフラグデータを検索する。第２のフラグは補正係数の小さなところ、すなわち占有率が低く、イオン注入量が相対的に大きな領域に立てられているので、第２のフラグが存在する部分に対応する設計データＤ２の該当部分には、補正係数分布調整のためのダミーパターンを積極的に発生するようにダミーパターン発生指示部９２において制御する（ステップＳ９２）。
【０１３４】
ステップＳ９２の処理は、全てのサブチップのそれぞれに対して実行され、ステップＳ９３において、全てのサブチップについてダミーパターンの発生の制御を行った場合にはサブチップごとに補正係数分布を補正した補正後の設計データＤ３００が出力され、未処理のサブチップがある場合には、ステップＳ９２の処理が施される。
【０１３５】
なお、補正後の設計データＤ３００は、例えばマスク描画装置に与えられ、補正後の設計データＤ３００に基づいてマスク描画が行われる。
【０１３６】
＜Ｃ−２．効果＞
以上説明した実施の形態３の転写用マスクデータ補正装置および転写用マスクデータ補正方法によれば、マスク全体に及ぶ長い相関距離を持ったマイクロローディング効果によるオフセットの解消や、チャージアップ効果を考慮してＳＰＩＣＥパラメータを最適化するのに適した設計データを得ることができるので、この設計データを使用して製造した転写用マスクを使用することで高精度の半導体装置を製造できる。
【０１３７】
＜Ｃ−３．変形例１＞
ここで、図１０に示す設計データ調整部９０Ａの構成を参照しつつ、図２０に示すフローチャートを用いて、設計データの補正の一例として、設計データのサイジングによる補正方法について説明する。この方法によってもダミーパターンを用いる場合と同様の効果を得ることができる。
【０１３８】
なお、図２０においては、図６と同一の構成については同一の符号を付し、重複する説明は省略する。
【０１３９】
設計データ調整部９０Ａは、データ合成部９１と、設計データサイジング指示部９２Ａとを有している。設計データサイジング指示部９２Ａでは、データ合成部９１から与えられる合成データに基づいて、各工程ごとのフラグデータから第１のフラグを検索する。ここで、第１のフラグはＳＰＩＣＥパラメータの補正係数の大きな領域、すなわち占有率が高く、イオン注入量の小さな領域に立てられているので、第１のフラグが存在する部分については設計データをアンダーサイジングするように補正を行う。
【０１４０】
続いて、各工程ごとのフラグデータから第２のフラグデータを検索する。第２のフラグは補正係数の小さな領域、すなわち占有率が低く、イオン注入量が相対的に大きな領域に立てられているので、第２のフラグが存在する部分については設計データをオーバーサイジングするように補正を行う（ステップＳ９２Ａ）。
【０１４１】
ステップＳ９２Ａの処理は、全てのサブチップのそれぞれに対して実行され、ステップＳ９３Ａにおいて、全てのサブチップについてサイジングの制御を行った場合にはサブチップごとに補正係数分布を補正した補正後の設計データＤ３００Ａが出力され、未処理のサブチップがある場合には、ステップＳ９２Ａの処理が施される。
【０１４２】
＜Ｃ−４．変形例２＞
以上の説明においては、ＳＰＩＣＥパラメータの補正係数分布としてソース・ドレイン領域の体積容量の補正係数分布を用いる例について示したが、ＳＰＩＣＥパラメータには、ＭＯＳトランジスタのゲート長も含まれるが、ＳＰＩＣＥパラメータのうち、ゲート長の変動がトランジスタ特性の変動に最も大きな影響を与える。そして、ゲート寸法は、マイクロローディング効果やＥＢ後方散乱に伴う近接効果における相関距離を使用したフーリエ解析により、その変動量の分布を得ることができる。
【０１４３】
従って、設計データ補正部３０５では、ドライエッチング時のマイクロローディング効果により生じるオフセットの分布や、ＥＢ加工時のＥＢ後方散乱に伴う近接効果により生じるオフセットの分布を計算し、これらのオフセット分布に基づいて設計データを補正するようにしても良い。
【０１４４】
図２１には、ＳＰＩＣＥパラメータの補正係数分布計算部３０５１として、ドライエッチング時のマイクロローディング効果によるオフセット分布を計算し、設計データを補正するマイクロローディング効果補正部３０５１Ａを有する設計データ補正部３０５を示している。なお、この場合の出力データは、実施の形態１において説明した補正後の設計データＤ１００と同様のものとなる。
【０１４５】
また、図２２には、ＥＢ加工時のＥＢ後方散乱に伴う近接効果によるオフセット分布を計算し、設計データを補正するＥＢ近接効果補正部３０５１Ｂを有する設計データ補正部３０５を示している。なお、この場合の出力データは、実施の形態２において説明した補正後の設計データＤ２００と同様のものとなる。
【０１４６】
＜Ｄ．実施の形態４＞
以下、本発明に係る実施の形態４の転写用マスクデータ補正装置および転写用マスクデータ補正方法について説明する。なお、実施の形態４の転写用マスクデータ補正装置においては、絶縁膜の化学機械研磨（ＣＭＰ）プロセスに伴う絶縁膜の膜厚分布に起因する静電容量の分布や、金属膜のＣＭＰプロセスに伴う金属膜の膜厚分布に起因する電気抵抗の分布の解消を図ることができる。
【０１４７】
＜Ｄ−１．転写用マスクデータ補正装置および転写用マスクデータ補正方法＞
図２４に示す転写用マスクデータ補正装置４００の構成を参照しつつ、図２３に示すフローチャートを用いて、転写用マスクデータ補正方法について説明する。
【０１４８】
図２４に示すように、転写用マスクデータ補正装置４００は、占有率データ記憶装置１０および設計データ記憶装置２０から、それぞれ工程ごとの占有率データＤ１および回路パターンの設計データＤ２とを受ける。なお、本実施の形態では、絶縁膜および金属膜のＣＭＰプロセスの占有率データを受けるものとして説明する。
【０１４９】
転写用マスクデータ補正装置４００では、占有率２次元分布計算部４０１において、占有率データＤ１に含まれる座標データに基づいて占有率データを２次元に展開し、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ３１）。
【０１５０】
次に、フーリエ計算部４０２において、２次元分布像ＤＰに対してフーリエ変換を施す（ステップＳ３２）。
【０１５１】
フーリエ計算部４０２に与えられた占有率の２次元分布像ＤＰは、フーリエ変換を施され、２次元のフーリエ像に変換される。占有率の２次元分布に対してフーリエ変換を施すことで２次元のフーリエ像が得られる（ステップＳ３２）。
【０１５２】
次に、空間フィルタ部４０３において、２次元のフーリエ像に対して、空間周波数の小さい成分のみが通過するような空間フィルタをかけることで、空間周波数の小さい成分を選択し、空間周波数の大きな成分を除去する（ステップＳ３３）。
【０１５３】
ここで、空間周波数が小さい成分は、相関距離の長い現象を引き起こす要因となる成分に対応しており、空間周波数が大きい成分は、相関距離の短い現象を引き起こす要因となる成分に対応している。
【０１５４】
ＣＭＰプロセスにおいて同一サイズのパターンが異なる密度で存在する場合に、場所によって研磨速度が異なるという現象が見られる。そして、この現象の相関距離は非常に長く、１０μｍ〜１００μｍに及ぶことがある。
【０１５５】
ここでは、空間フィルタを調整して、空間周波数が大きい成分を除去することで、空間周波数が小さい成分、すなわち、ＣＭＰプロセスが持つ相関距離の長い現象を引き起こす要因となる成分だけを通過させる。
【０１５６】
そして、逆フーリエ計算部４０４において、空間周波数が小さい成分だけが残った２次元のフーリエ像に対して逆フーリエ変換を施し、逆フーリエ像、すなわち実空間での占有率の２次元分布像ＤＰＸを得る（ステップＳ３４）。
【０１５７】
占有率の２次元分布像ＤＰＸには、場所によって研磨速度が異なるという現象を引き起こす要因となる成分だけが表示されており、相関距離の長い現象の解析に適した２次元分布像である。
【０１５８】
ここで、半導体装置の製造においては配置配線（Place and Route：Ｐ＆Ｒ）プロセスと呼称される配線の敷設操作がある。そして、配置配線プロセスにおいては、配線の敷設により発生する電気抵抗や、配線間で発生する静電容量などを考慮して信号の遅延時間を計算する作業が含まれている。
【０１５９】
一方、配置配線プロセスの１つとして、絶縁膜および金属膜に対してＣＭＰプロセスを施すと、占有率に依存して絶縁膜および金属膜の膜厚が分布を有することになり、当該膜厚分布に起因して、静電容量および電気抵抗が分布を有することになる。
【０１６０】
このため、絶縁膜の厚い部分では静電容量が下がり、絶縁膜の薄い部分では静電容量が上がり、また、金属膜の厚い部分では電気抵抗が下がり、金属膜の薄い部分では電気抵抗が上がるので、信号の遅延時間を正確に計算して精度の高い配置配線（Ｐ＆Ｒ）を行うには、絶縁膜および金属膜の膜厚分布を考慮して、遅延計算の補正を行う必要がある。
【０１６１】
しかし、ＣＭＰプロセスにおける絶縁膜および金属膜の膜厚分布は、占有率に依存しており、逆フーリエ像、すなわち占有率の２次元分布像ＤＰＸとは良く一致する傾向にあるので、占有率の２次元分布像ＤＰＸに基づいて設計データを補正することで、ＣＭＰプロセスに伴う絶縁膜および金属膜の膜厚分布に起因する静電容量の分布および電気抵抗の分布の解消に適した設計データを得ることができ、精度の高い配置配線を行うことが可能となる。
【０１６２】
より具体的には、図２４に示すように、２次元分布像ＤＰＸと設計データＤ２とは、設計データ補正部４０５に与えられ、設計データ補正部４０５内のＰ＆Ｒ後の遅延計算の補正係数分布計算部４０５１では、２次元分布像ＤＰＸに基づいて、Ｐ＆Ｒ後の遅延計算のための補正係数分布を計算する（ステップＳ３５）。
【０１６３】
ここで、補正係数分布の計算においては、金属膜（例えばＡｌ、Ｃｕ）や絶縁膜の膜厚、寸法および誘電率を入力することで、電気抵抗および静電容量を出力する容量シミュレーターを使用する。上述したフーリエ解析の結果、金属膜や絶縁膜の膜厚分布が得られるので、膜厚を微調整して容量シミュレーターに入力する。容量シミュレーターから出力される電気抵抗および静電容量は微調整された値となっており、これが補正係数となり、その分布が補正係数分布となる。
【０１６４】
補正係数分布の計算が終わると、設計データ補正部４０５内のフラグデータ生成部７０において補正係数分布に対して、予め設けた補正係数に関する閾値に基づいてフラグを立てる処理を行う。
【０１６５】
この処理は、補正係数の上限値と下限値を予め設定しておき、ステップＳ３５で得られた補正係数の２次元分布像における各座標での補正係数に対して、上限値および下限値との比較を行い、上限値を越える場合には、補正係数が大きいとして例えば第１のフラグを立て、逆に下限値に満たない場合には、補正係数が小さいとして例えば第２のフラグを立てて、フラグデータとして出力する処理である（ステップＳ３６）。
【０１６６】
ステップＳ３２〜Ｓ３６の処理は、第１〜第Ｎの工程の全てに対して実行され、ステップＳ３７において、全ての工程についてフラグ処理を実行したと判断された場合には、各工程のフラグデータＤ１０がフラグデータ生成部７０から出力され、未処理の工程がある場合には、Ｓ３２〜Ｓ３６の処理が施される。
【０１６７】
その後、各工程のフラグデータＤ１０は、設計データ補正部４０５内のフラグデータ変換部８０に与えられ、サブチップ別に分割されたフラグデータを合成して、サブチップごとのフラグデータを得る。そして、設計データ調整部９０において、サブチップごとのフラグデータを用いて、オフセット分布を補正値として、設計データの調整を行うことで補正後の設計データＤ４００を得る（ステップＳＴ３８）。
【０１６８】
なお、補正後の設計データＤ４００を得るための設計データの補正方法の一例としては、図７および図１８を用いて説明したダミーパターンを用いる方法を使用することができる。具体的には、補正係数の大きなところ、すなわち占有率が高い部分に対応する設計データＤ２の該当部分には、補正係数分布調整のためのダミーパターンの発生を制限し、補正係数の小さなところ、すなわち占有率が低い部分に対応する設計データＤ２の該当部分には、補正係数分布調整のためのダミーパターンを積極的に発生する。
【０１６９】
ここで、ステップＳ３５の動作について、図２５〜図２７を用いてさらに説明する。
【０１７０】
設計データ補正部４０５では、図２５に示すように、まず、占有率の２次元分布像ＤＰＸに基づいてＣＭＰプロセスによる研磨後の被加工面の高さ（膜厚）分布を算出する（ステップＳ３５１）。
【０１７１】
ここで、高さ分布を算出する方法について図２６および図２７を用いて模式的に説明する。
【０１７２】
図２６には、半導体基板ＳＢ上に既に加工された１つの回路パターンＰＴ１および複数の回路パターンＰＴ２が配設された状態が示されている。ここで、回路パターンＰＴ１が配設された領域を領域Ｒ１とし、複数の回路パターンＰＴ２が配設された領域を領域Ｒ２とし、回路パターンが配設されていない領域を領域Ｒ３として示す。
【０１７３】
領域Ｒ１は、全域を覆うように回路パターンＰＴ１が形成されているので、パターン密度、すなわち占有率は１００％であり、領域Ｒ２はその全域のうちの５０％しか回路パターンＰＴ２で覆われていないので占有率は５０％であり、領域Ｒ３の占有率は０％である。
【０１７４】
ＬＳＩの製造工程には、絶縁膜や金属膜を成膜する工程と、これらの膜をパターニングする工程が、繰り返し含まれている。従って絶縁膜や金属膜（積層膜と呼称）を既に形成された回路パターン上に形成することになるが、積層膜の形成時には、単位面積あたりに供給される積層膜の材料の量は半導体基板全面でほぼ均一に与えられる。
【０１７５】
図２７には、半導体基板ＳＢ上に積層膜ＳＦＭを形成した状態を示しており、回路パターンの占有率の差により積層膜ＳＦＭに高さ分布が生じている状態が示されている。
【０１７６】
すなわち、積層膜ＳＦＭの形成厚さをｄ１、回路パターンＰＴ１およびＰＴ２の厚さをｄ２とすると、占有率１００％の領域Ｒ１では、積層膜ＳＦＭと回路パターンＰＴ１との合計高さＨ１は、Ｈ１＝ｄ１＋ｄ２×１．０で表される。また、占有率５０％の領域Ｒ２では、積層膜ＳＦＭと回路パターンＰＴ２との合計高さＨ２は、リフローやアニーリング処理により溝が埋まることで平坦化が促進される（成膜時の平坦化効果）ので、Ｈ２＝ｄ１＋ｄ２×０．５で表される。また、占有率０％の領域Ｒ３では、積層膜ＳＦＭと回路パターンＰＴ２との合計高さＨ３は、Ｈ３＝ｄ１＋ｄ２×０で表される。なお、上記３つの式における係数１．０、０．５および０は占有率である。
【０１７７】
ここで、積層膜ＳＦＭの形成厚さｄ１は、何れの領域においても共通なので、相対的には意味を持たず、削除することができ、各領域の高さは、ｄ２×占有率で表すことができる。
【０１７８】
なお、回路パターンＰＴ１およびＰＴ２の厚さｄ２は、それらが何のパターンであるかによって種々に異なるプロセスパラメータである。
【０１７９】
従って、設計データ補正部４０５においては、占有率の２次元分布像ＤＰＸに、次の工程で形成される積層膜の厚さを掛け算するという簡単な演算により、ＣＭＰプロセス後の被加工面の高さ分布を得ることができる。
【０１８０】
ここで、図２５の説明に戻る。図２５に示すように、ステップＳ３５１で得られたＣＭＰプロセス後の被加工面の高さ分布に基づいて、ステップＳ３５２において多層配線の電気抵抗分布および配線間の静電容量分布を算出し、Ｐ＆Ｒ後の遅延計算のための補正係数分布を取得する。
【０１８１】
＜Ｄ−２．効果＞
以上説明した実施の形態４の転写用マスクデータ補正装置および転写用マスクデータ補正方法によれば、マスク全体に及ぶ長い相関距離を持ったＣＭＰプロセスに伴う膜厚分布の効果を考慮したＰ＆Ｒ（配置配線）の最適化ができるので、高精度の半導体装置を製造できる。
【０１８２】
＜Ｄ−３．変形例＞
以上の説明においては、補正後の設計データＤ４００を得るための設計データの補正方法の一例として、ダミーパターンを用いる方法について示したが、図１０および図２０を用いて説明した、設計データのサイジングによる補正方法を使用しても良く、ダミーパターンを用いる場合と同様の効果を得ることができる。
【０１８３】
具体的には、金属膜の形成工程では占有率が高い部分については設計データをアンダーサイジングするように補正を行い、占有率が低い部分については設計データをオーバーサイジングするように補正を行うことで、補正後の設計データＤ４００Ａを得る。なお、絶縁膜の形成においては補正の方向は逆になる。
【０１８４】
＜Ｅ．実施の形態５＞
以下、本発明に係る実施の形態５の転写用マスクデータ補正装置および転写用マスクデータ補正方法について説明する。なお、実施の形態５の転写用マスクデータ補正装置においては、メッキ工程で見られるプロトリュージョン効果によるメッキ後の高さ分布を解消することができる。
【０１８５】
＜Ｅ−１．転写用マスクデータ補正装置および転写用マスクデータ補正方法＞
図２９に示す転写用マスクデータ補正装置５００の構成を参照しつつ、図２８に示すフローチャートを用いて、転写用マスクデータ補正方法について説明する。
【０１８６】
図２９に示すように、転写用マスクデータ補正装置５００は、占有率データ記憶装置１０、アンダーサイジング（ＵＮ）およびオーバーサイジング（ＯＶ）後の占有率データ記憶装置３０および設計データ記憶装置２０から、それぞれ工程ごとの占有率データＤ１（第１の占有率データ）、ＵＮ／ＯＶ後の工程ごとの占有率データＤ１１０（第２の占有率データ）および回路パターンの設計データＤ２とを受ける。
【０１８７】
転写用マスクデータ補正装置５００では、占有率２次元分布計算部５０１において、占有率データＤ１およびＵＮ／ＯＶ後の占有率データＤ１１０に含まれる座標データに基づいてそれぞれの占有率データを２次元に展開し、これら２種類の占有率データの差を取ることで、所定のサイズ以下のパターンのみの占有率の２次元分布像ＤＰ１を取得するとともに、占有率データＤ１を２次元に展開して、工程ごとの占有率の２次元分布像ＤＰを取得する（ステップＳ４１）。
【０１８８】
上記のような処理を行うのは、プロトリュージョン効果を考慮するためであり、以下に図３０を用いてプロトリュージョン効果について説明する。
【０１８９】
プロトリュージョン効果は銅（Ｃｕ）メッキを行う際に見られる現象であり、銅メッキに際してはメッキ液に分子の大きさの異なる大小２種類のポリマーを混ぜておく。そして、分子の大きなポリマーにはメッキを阻害する機能を持たせ、分子の小さなポリマーにはメッキを促進する機能を持たせておく。これにより、回路パターンの微小な凹部には小さなポリマーが入り込んで銅メッキを促進するが、大きなポリマーは入り込めず、微小な凹部のみに効率良く銅を埋め込むことができる。
【０１９０】
図３０には、半導体基板ＳＢ上に配設された回路パターンＰＴ１および複数の回路パターンＰＴ２が配設され、その上にメッキ層ＰＬが配設された状態が示されている。ここで、回路パターンＰＴ１が配設された領域を領域Ｒ１とし、複数の回路パターンＰＴ２が配設された領域を領域Ｒ２とし、回路パターンが配設されていない領域を領域Ｒ３として示す。
【０１９１】
ここで、領域Ｒ２には複数の回路パターンＰＴ２が配設され、領域Ａ、ＢおよびＣにおいては微小な凹部が形成されているので、小さなポリマーが入り込んで銅メッキが促進されるが、これが顕著になりすぎると、凹部に集中的にメッキが進行し、やがては凹部の方が、回路パターンＰＴ１が全域を覆うように形成された領域Ｒ１や、回路パターンが形成されていない領域Ｒ２よりも盛り上がるという現象が生じる。これがプロトリュージョン効果である。
【０１９２】
そして、このような微小な凹部の２次元分布像を得るための処理がステップＳ４１の処理である。
【０１９３】
すなわち、設計データＤ２に所定量のアンダーサイジング（ＵＮ）およびオーバーサイジング（ＯＶ）を施した後に占有率を算出したものがＵＮ／ＯＶ後の占有率データＤ１１０であるが、設計データを所定量だけアンダーサイジングすると、所定量以下のサイズのパターンは寸法がマイナスになる。例えば、０．５μｍ幅のパターンに片側１μｍづつのアンダーサイジングを行うと幅が−１．５μｍのパターンとなるが、寸法がマイナスのパターンは存在し得ないので、当該パターンは消去される。その後、アンダーサイジングと同じ所定量だけ、ここでは片側１μｍずつのオーバーサイジングを行うことで、幅が２μｍ以下のパターンが消去された設計データが得られ、当該設計データに基づいて占有率を算出することで、ＵＮ／ＯＶ後の占有率データＤ１１０を得る。
【０１９４】
ここで、図２６に示した回路パターンＰＴ１およびＰＴ２を有する構成をオリジナルパターンとすると、ＵＮ／ＯＶ後には、図３１のように回路パターンＰＴ１だけを有したパターンとなる。
【０１９５】
ステップＳ４１においては、ＵＮ／ＯＶ後の占有率データＤ１１０と工程ごとの占有率データＤ１との差を取ることで、所定のサイズ、ここでは幅が２μｍ以下のパターン（例えばパターンＰＴ１）のみの占有率の２次元分布像ＤＰ１を得るとともに、占有率データＤ１を２次元に展開して取得した占有率の２次元分布像ＤＰを算出する。
【０１９６】
ここで、図２６に示したオリジナルパターンと、図３１に示したＵＮ／ＯＶ後のパターンとの差を取ると、図３２に示すように、回路パターンＰＴ２のみとなったパターンとなる。
【０１９７】
次に、フーリエ計算部５０２において、２次元分布像ＤＰおよびＤＰ１に対してフーリエ変換を施す（ステップＳ４２）。
【０１９８】
フーリエ計算部５０２に与えられた占有率の２次元分布像ＤＰおよびＤＰ１は、フーリエ変換を施され、２次元のフーリエ像に変換される。占有率の２次元分布に対してフーリエ変換を施すことで２次元のフーリエ像が得られる。
【０１９９】
次に、空間フィルタ部５０３において、２次元分布像ＤＰ１に基づいて得られる２次元のフーリエ像に対しては、空間フィルタを調整して、プロトリュージョン効果が持つ相関距離に一致させるようにする。ここで、プロトリュージョン効果が持つ相関距離は、図３０に示した凹部での盛り上がり部分の幅寸法Ｌに相当する。この幅寸法Ｌは、走査電子顕微鏡（ＳＥＭ）や原子間力顕微鏡（ＡＦＭ）で盛り上がり部分を計測することで経験的に得ることができる。
【０２００】
空間フィルタ部５０３において、プロトリュージョン効果が持つ相関距離の成分のみが通過するような空間フィルタを調整することで、プロトリュージョン効果が持つ相関距離よりも大きな成分を除去する（ステップＳ４３）。
【０２０１】
なお、２次元分布像ＤＰに基づいて得られる２次元のフーリエ像に対しても、２次元分布像ＤＰ１に基づいて得られる２次元のフーリエ像と同様の処理を行う。
【０２０２】
そして、逆フーリエ計算部５０４において、プロトリュージョン効果が持つ相関距離の成分だけが残った２次元のフーリエ像に対して逆フーリエ変換を施し、逆フーリエ像、すなわち実空間での占有率の２次元分布像ＤＰＸを得るとともに、２次元分布像ＤＰに基づいて得られる２次元のフーリエ像に対して逆フーリエ変換を施して、２次元分布像ＤＰＹを得る。（ステップＳ４４）。
【０２０３】
ここで得られる占有率の２次元分布像ＤＰＸには、プロトリュージョン効果が持つ相関距離の成分だけが表示されており、プロトリュージョン効果の解析に適した２次元分布像である。
【０２０４】
図２９に示すように、２次元分布像ＤＰＸ、ＤＰＹおよび設計データＤ２は、設計データ補正部５０５に与えられ、設計データ補正部５０５では２次元分布像ＤＰＸおよびＤＰＹに基づいてプロトリュージョン効果によるメッキ高さ分布を計算する（ステップＳ４５〜Ｓ４７）。
【０２０５】
すなわち、ステップＳ４５に示されるように、２次元分布像ＤＰＸに基づいて、プロトリュージョン効果による影響のみを含んだメッキ高さ分布を計算し、ステップＳ４６に示されるように、２次元分布像ＤＰＹに基づいて、プロトリュージョン効果による影響を含まないメッキ高さ分布を計算する。
【０２０６】
ここで、プロトリュージョン効果は、先に説明したように微細なパターン領域でのみ発生するので、当該領域を表す占有率の２次元分布像ＤＰＸは、プロトリュージョン効果の評価に適しており、ステップＳ４５の処理を施すことで、図３３に示すようにプロトリュージョン効果のみを含んだメッキ高さ分布を得ることができる。なお、ステップＳ４５の処理においては、分子の小さなポリマーの粒径に関する情報や、分子の小さなポリマーが有するメッキを促進する機能の情報などに基づいて計算を行う。
【０２０７】
一方、ステップＳ４６の処理を経て得られるプロトリュージョン効果を含まないメッキ高さ分布については、図３４のように示される。これは、図２７を用いて模式的に説明した絶縁膜や金属膜を成膜する場合と同様に、回路パターンＰＴ１およびＰＴ２の厚さに、各回路パターンの占有率を掛けることで得ることができる。
【０２０８】
そして、ステップＳ４７に示すように、ステップＳ４５およびＳ４６の処理を経て得たデータを合わせることで、プロトリュージョン効果をも含んだメッキ高さ分布のデータＤＰＺを得ることができる（図３０参照）。
【０２０９】
そして、メッキ高さ分布のデータＤＰＺに基づいて設計データを補正することで、プロトリュージョン効果により生じるメッキ後の高さ分布の解消に適した設計データを得ることができる。
【０２１０】
具体的には、メッキ高さ分布の計算が終わると、設計データ補正部５０５内のフラグデータ生成部７０においてメッキ高さ分布に対して、予め設けたメッキ高さに関する閾値に基づいてフラグを立てる処理を行う。
【０２１１】
この処理は、メッキ高さの下限値を予め設定しておき、ステップＳ４７で得られたメッキ高さの２次元分布像ＤＰＺにおける各座標でのメッキ高さに対して、下限値との比較を行い、下限値に満たない場合には、メッキ高さが低いとして例えば第１のフラグを立て、逆に、上限値以上である場合には、メッキ高さが高いとして例えば第２のフラグを立て、フラグデータとして出力する（ステップＳ４８）。
【０２１２】
図３０を例に取れば、領域Ｒ１およびＲ２では第２のフラグが立てられ、領域Ｒ３では第１のフラグが立てられることになる。
【０２１３】
ステップＳ４２〜Ｓ４８の処理は、第１〜第Ｎの工程の全てに対して実行され、ステップＳ４９において、全ての工程についてフラグ処理を実行したと判断された場合には、各工程のフラグデータＤ１０がフラグデータ生成部７０から出力され、未処理の工程がある場合には、Ｓ４２〜Ｓ４６の処理が施される。
【０２１４】
その後、各工程のフラグデータＤ１０は、設計データ補正部５０５内のフラグデータ変換部８０に与えられ、サブチップ別に分割されたフラグデータを合成して、サブチップごとのフラグデータを得る。そして、設計データ調整部９０において、第１のフラグが存在する部分に対応する設計データＤ２の該当部分には、メッキ高さ分布調整のためのダミーパターンを積極的に発生させ、第２のフラグが存在する部分に対応する設計データＤ２の該当部分には、メッキ高さ分布調整のためのダミーパターンの発生を制限して補正後の設計データＤ５００を得る（ステップＳ５０）。
【０２１５】
ここで、補正後の設計データＤ５００の一例を図３５に示す。図３５においては、回路パターンが配設されていない領域Ｒ３にダミーパターンＤＰＴが配設されており、この設計データに基づいて作成されたパターンにメッキ層ＰＬを形成すると、領域Ｒ３でのメッキ層ＰＬの高さを領域Ｒ１と同程度にできる。なお、微細なパターンＰＴ２が配設された領域では、プロトリュージョン効果によりメッキ層が凹凸を有している。
【０２１６】
このように、領域Ｒ２以外では、ほぼ均一で、同様の高さを有するメッキ層ＰＬに対してＣＭＰプロセスを施すと、平坦性良く研磨することができ、図３６に示すような良好な仕上がりとなる。
【０２１７】
ここで、フラグデータ変換部８０および設計データ調整部９０の構成および動作については実施の形態１において説明しているので、説明は省略する。
【０２１８】
＜Ｅ−２．効果＞
以上説明した実施の形態５の転写用マスクデータ補正装置および転写用マスクデータ補正方法によれば、マスク全体に及ぶ長い相関距離を持ったプロトリュージョン効果を考慮してメッキプロセスの最適化に適した設計データを得ることができ、この設計データを使用して製造した転写用マスクを使用することで、高精度の半導体装置を製造できる。
【０２１９】
＜Ｅ−３．変形例＞
以上の説明においては、補正後の設計データＤ５００を得るための設計データの補正方法の一例として、ダミーパターンを用いる方法について示したが、設計データのサイジングによる補正方法を使用しても良く、ダミーパターンを用いる場合と同様の効果を得ることができる。
【０２２０】
具体的には、メッキ高さの低い領域、すなわち占有率が低い部分については設計データをオーバーサイジングするように補正を行い、メッキ高さの高い領域、すなわち占有率が高い部分については設計データをアンダーサイジングするように補正を行う。
【図面の簡単な説明】
【０２２１】
【図１】本発明に係る実施の形態１における転写用マスクデータ補正方法を説明するフローチャートである。
【図２】本発明に係る実施の形態１における転写用マスクデータ補正装置の構成を説明するブロック図である。
【図３】フラグデータの合成方法を説明するフローチャートである。
【図４】フラグデータ合成装置を説明するブロック図である。
【図５】フラグデータをサブチップ別に分割した状態を模式的に示す図である。
【図６】設計データの補正方法を説明するフローチャートである。
【図７】設計データ調整部の構成例を説明するブロック図である。
【図８】マイクロローディング効果を模式的に説明する図である。
【図９】設計データの補正方法の他の例を説明するフローチャートである。
【図１０】設計データ調整部の他の構成例を説明するブロック図である。
【図１１】補正前の設計データに基づいて作製された転写用マスクのパターンを示す平面図である。
【図１２】補正後の設計データに基づいて作製された転写用マスクのパターンを示す平面図である。
【図１３】本発明に係る実施の形態２における転写用マスクデータ補正方法を説明するフローチャートである。
【図１４】本発明に係る実施の形態２における転写用マスクデータ補正装置の構成を説明するブロック図である。
【図１５】ＥＢ後方散乱に伴う近接効果を模式的に説明する図である。
【図１６】本発明に係る実施の形態３における転写用マスクデータ補正方法を説明するフローチャートである。
【図１７】本発明に係る実施の形態３における転写用マスクデータ補正装置の構成を説明するブロック図である。
【図１８】設計データの補正方法を説明するフローチャートである。
【図１９】イオン注入に伴うチャージアップ効果を模式的に説明する図である。
【図２０】設計データの補正方法の他の例を説明するフローチャートである。
【図２１】マイクロローディング効果補正部を有する設計データ補正部の構成を示すブロック図である。
【図２２】ＥＢ近接効果補正部を有する設計データ補正部の構成を示すブロック図である。
【図２３】本発明に係る実施の形態４における転写用マスクデータ補正方法を説明するフローチャートである。
【図２４】本発明に係る実施の形態４における転写用マスクデータ補正装置の構成を説明するブロック図である。
【図２５】本発明に係る実施の形態４における、転写用マスクデータ補正方法をさらに説明するフローチャートである。
【図２６】占有率と加工面の凹凸の高さとの関係を模式的に説明する図である。
【図２７】占有率と加工面の凹凸の高さとの関係を模式的に説明する図である。
【図２８】本発明に係る実施の形態５における転写用マスクデータ補正方法を説明するフローチャートである。
【図２９】本発明に係る実施の形態５における転写用マスクデータ補正装置の構成を説明するブロック図である。
【図３０】メッキプロセスにおけるプロトリュージョン効果を模式的に説明する図である。
【図３１】本発明に係る実施の形態５における転写用マスクデータ補正方法を説明する模式図である。
【図３２】本発明に係る実施の形態５における転写用マスクデータ補正方法を説明する模式図である。
【図３３】本発明に係る実施の形態５における転写用マスクデータ補正方法を説明する模式図である。
【図３４】本発明に係る実施の形態５における転写用マスクデータ補正方法を説明する模式図である。
【図３５】本発明に係る実施の形態５における転写用マスクデータ補正方法を説明する模式図である。
【図３６】本発明に係る実施の形態５における転写用マスクデータ補正方法を説明する模式図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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