(57)【要約】【課題】  暗電流や白傷の発生を抑制し、画質が良好な画像が得られると共に、受光センサ部の取り扱い電荷量を充分に確保することを可能にする固体撮像素子を提供する。【解決手段】  受光センサ部の第１導電型の電荷蓄積領域１３の表面に第２導電型の半導体領域１４が形成され、半導体基板１１に形成された溝内に絶縁層から成る素子分離層２０が埋め込まれて形成され、素子分離層２０が、上部の幅の広い部分２１と下部の幅の狭い部分２２とから成り、素子分離層２０の幅の狭い部分２２の周囲に、第２導電型の半導体領域２３が形成されている固体撮像素子１０を構成する。【選択図】        図１
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【特許請求の範囲】
【請求項１】
受光センサ部の第１導電型の電荷蓄積領域の表面に、第２導電型の半導体領域が形成され、
半導体基板に形成された溝内に、絶縁層から成る素子分離層が埋め込まれて形成され、
前記素子分離層が、上部の幅の広い部分と、下部の幅の狭い部分とから成り、
前記素子分離層の前記幅の狭い部分の周囲に、第２導電型の半導体領域が形成されている
ことを特徴とする固体撮像素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子に係わる。
【背景技術】
【０００２】
固体撮像素子の画素セルの小型化により、特にＣＭＯＳセンサ（ＣＭＯＳ型固体撮像素子）では、周辺回路部と同様に、画素部にもトレンチ素子分離構造（いわゆるＳＴＩ；Shallow Trench Isolation）を採用することがある。
【０００３】
また、受光センサ部においては、暗電流低減のための埋め込みフォトダイオード構造を採用する場合が一般的になってきている。
【０００４】
そして、上述のように画素部にトレンチ素子分離構造を採用した場合には、受光センサ部から延びる空乏層がトレンチ素子分離層の側面に達することにより、このトレンチ素子分離層の側面のＳｉＯ２／Ｓｉ界面で暗電流が発生するという問題が生じる。
このため、トレンチ素子分離層の側面における暗電流を抑制することが求められる。
【０００５】
また、トレンチ素子分離を行わない場合でも、高感度化を図るために、画素部における暗電流の発生を少しでも低減することが要望されている。
そこで、ＬＯＣＯＳ法により素子分離を行う構造において、画素部の暗電流を低減することが考えられている。
例えば、ＬＯＣＯＳ素子分離層の下や近傍にＰ＋領域を形成し、光電変換部のＮ層をＬＯＣＯＳ素子分離層よりも深く形成することにより、暗電流を低減する方法（特許文献１参照）が提案されている。
また例えば、周辺回路部にはＬＯＣＯＳ素子分離層を用い、画素部の画素部のトランジスタや受光部周りはＬＯＣＯＳ素子分離層ではなく、多結晶シリコンの酸化膜を分離領域のＰ＋領域上に形成することにより応力を減らし、暗電流の低減を図る方法（特許文献２参照）が提案されている。
【特許文献１】特開平１０−３０８５０７号公報
【特許文献２】特開平１１−３１２７３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、画素部にトレンチ素子分離構造を採用した場合に、トレンチ素子分離層の側面における暗電流を抑制するためには、トレンチ素子分離層の周囲にＰ＋領域を形成すればよい。
【０００７】
ここで、トレンチ素子分離構造及び埋め込みフォトダイオード構造を採用した構成のＣＭＯＳ型固体撮像素子の概略断面図を図５に示す。
この固体撮像素子５０は、基板５１の上部にＰ型半導体ウエル領域５２が形成され、このＰ型半導体ウエル領域５２に、受光センサ部の電荷蓄積領域となるＮ型半導体領域５３やＮ＋のフローティングディフュージョン５６が形成されている。
また、Ｎ型半導体領域５３上の基板５１の表面付近には、Ｐ型（Ｐ＋）の正電荷蓄積領域５４が形成されている。
これらＰ型半導体ウエル領域５２、Ｎ型半導体領域５３、並びにＰ型の正電荷蓄積領域５４により、いわゆる埋め込みフォトダイオード構造が形成されている。
【０００８】
また、トランジスタや受光センサ部のフォトダイオードを電気的に分離する、絶縁層（例えば、酸化シリコン、窒化シリコン、もしくはこれらの多層）から成るトレンチ素子分離層６０が形成され、このトレンチ素子分離層６０間の基板５１の表面付近に受光センサ部のフォトダイオードやトランジスタのソース・ドレイン等の領域が形成されている。
正電荷蓄積領域５４は、このトレンチ素子分離層６０に接して形成され、Ｎ型半導体領域５３よりも広い面積に形成されている。
【０００９】
基板５１の表面にはゲート絶縁膜５７が形成され、このゲート絶縁膜５７上に、読み出しゲート電極５８及びリセットゲート電極５９が形成されている。
読み出しゲート電極５８、ゲート絶縁膜５７、受光センサ部のＮ型半導体領域５３、フローティングディフュージョン５６により、読み出しトランジスタが構成される。この読み出しトランジスタのチャネル部、即ちフローティングディフュージョン５６とＮ型半導体領域５３との間は、読み出し領域５５となっている。
さらに、必要に応じて、上方に、カラーフィルターやオンチップレンズ等の部品が設けられて固体撮像素子５０が構成される。
【００１０】
そして、この固体撮像素子５０では、トレンチ素子分離層６０の周囲（側壁及び下）には、Ｐ型（Ｐ＋）の半導体領域６１が形成されている。このＰ型の半導体領域６１により、トレンチ素子分離層６０の周囲で発生する暗電流を低減することができる。
【００１１】
しかしながら、トレンチ素子分離層６０の周囲における暗電流の発生を充分に抑制するためには、Ｐ型半導体領域６１を厚く形成する、或いはＰ型半導体領域６１のＰ型不純物の濃度を濃くする必要がある。
【００１２】
Ｐ型半導体領域６１を厚く形成した場合には、受光センサ部のＮ型半導体領域５３がその分だけ小さくなり、蓄積できる信号電荷の量（取り扱い電荷量）が減ってしまうことから、所望のダイナミックレンジを確保することが難しくなる。
【００１３】
また、Ｐ型半導体領域６１のＰ型不純物の濃度を濃くした場合には、製造時にＰ型半導体領域６１のＰ型不純物が拡散しやすくなるため、受光センサ部側にＰ型不純物が拡散することにより、結果として受光センサ部のＮ型半導体領域５３に蓄積できる信号電荷の量（取り扱い電荷量）が減ってしまうことになる。
【００１４】
さらに、この固体撮像素子５０では、図５に示すように、トレンチ素子分離層６０の上方で配線のコンタクトホールを形成する構造が採られている。
即ち、トレンチ素子分離層６０の上方に、ゲート絶縁膜５７を介してコンタクト部ゲート電極６２が形成され、このゲート電極６２は、上下の金属配線６４を接続するビア配線６３を通じて、第１層及び第２層の金属配線６４に接続されている。
【００１５】
このように、トレンチ素子分離層６０の上方で配線６４のコンタクトホールを形成する構造が採られているため、配線６４やコンタクトホールのパターンルール上の制約があり、また製造におけるマージンを考慮して、トレンチ素子分離層６０の幅をある程度以上確保する必要がある。
従って、トレンチ素子分離層６０の幅を狭めることができない場合が多く、素子の微細化が難しくなっている。
【００１６】
しかしながら、トレンチ素子分離層６０の幅を大きくすると、この場合も受光センサ部のＮ型半導体領域５３の面積が減少し、蓄積できる信号電荷の量（取り扱い電荷量）が減少してしまう。
【００１７】
最近、固体撮像素子の多画素化や小型化、或いは低消費電力化が進んできているが、そのためには、画素セルや周辺トランジスタの微細化が必要になることから、トランジスタ等の素子分離構造としてトレンチ素子分離層が採用される方向にある。
一方で、カメラとして必要なＳ／Ｎ比や感度特性を維持するためには、低暗電流化が求められている。
従って、受光センサ部の構造として、暗電流を抑制できる、埋め込みフォトダイオード構造を採用することになる。
【００１８】
しかしながら、上述したように、埋め込みフォトダイオードとトレンチ素子分離部層とを組み合わせた場合には、トレンチ素子分離層の側壁における暗電流の抑制が課題であり、またその対策としてトレンチ素子分離層の側壁にＰ型半導体領域を形成した場合には、電荷蓄積領域の取り扱い電荷量を減少させてしまうという副作用があった。
【００１９】
上述した問題の解決のために、本発明においては、暗電流や白傷の発生を抑制し、画質が良好な画像が得られると共に、受光センサ部の取り扱い電荷量を充分に確保することを可能にする固体撮像素子を提供するものである。
【課題を解決するための手段】
【００２０】
本発明の固体撮像素子は、受光センサ部の第１導電型の電荷蓄積領域の表面に第２導電型の半導体領域が形成され、半導体基板に形成された溝内に絶縁層から成る素子分離層が埋め込まれて形成され、素子分離層が、上部の幅の広い部分と下部の幅の狭い部分とから成り、素子分離層の幅の狭い部分の周囲に、第２導電型の半導体領域が形成されているものである。
【００２１】
上述の本発明の固体撮像素子の構成によれば、受光センサ部の第１導電型の電荷蓄積領域の表面に第２導電型の半導体領域が形成され、半導体基板に形成された溝内に絶縁層から成る素子分離層が埋め込まれて形成され、素子分離層が、上部の幅の広い部分と下部の幅の狭い部分とから成り、素子分離層の幅の狭い部分の周囲に、第２導電型の半導体領域が形成されている。
これにより、トレンチ素子分離層が下部の幅を狭くした構成となっており、従来のシングルトレンチ素子分離層構造と比較して、受光センサ部に対して後退しているため、その分受光センサ部の第１導電型の電荷蓄積領域の面積を広く採り、取り扱い電荷量を大きくすることが可能になる。
また、トレンチ素子分離層の下部の幅の狭い部分の周囲に形成された第２導電型の半導体領域により、トレンチ素子分離層の下部の側壁から発生する暗電流を低減することができる。特に、受光センサ部の第１導電型の電荷蓄積領域から横方向に伸びる空乏層が、第２導電型の半導体領域で阻止されることにより、トレンチ素子分離層の側壁に空乏層が到達するのが抑えられ、これにより暗電流や白傷の発生を抑制することができる。
【発明の効果】
【００２２】
上述の本発明によれば、従来のシングルトレンチ素子分離層構造と比較して、受光センサ部のフォトダイオードの電荷蓄積領域の面積を広く採ることができるため、蓄積できる信号電荷の量（取り扱い電荷量）を大きくすることができる。
これにより、ダイナミックレンジの大きな固体撮像素子を得ることができる。
【００２３】
また、本発明によれば、取り扱い電荷量の特性を圧迫することなく、トレンチ素子分離層の下部の幅の狭い部分の周囲に形成された第２導電型の半導体領域により、暗電流や白傷の発生を抑制することができるため、高いＳ／Ｎ比を有し、良好な画質が得られる固体撮像素子を実現することができる。
【００２４】
従って、本発明により、暗電流や白傷の発生を抑制し、画質が良好な画像が得られると共に、受光センサ部の取り扱い電荷量を充分に確保することができる固体撮像素子を実現することが可能になる。
【発明を実施するための最良の形態】
【００２５】
本発明の固体撮像素子の一実施の形態の概略構成図（断面図）を図１に示す。この図１は、１つの画素セル分の断面図を示している。
本実施の形態は、本発明をＣＭＯＳセンサ（ＣＭＯＳ型固体撮像素子）に適用したものである。
【００２６】
基板１１の上部にＰ型半導体ウエル領域１２が形成され、このＰ型半導体ウエル領域１２に、受光センサ部の電荷蓄積領域となるＮ型半導体領域１３やＮ＋のフローティングディフュージョン１６が形成されている。
また、Ｎ型半導体領域１３上の基板１１の表面付近には、Ｐ型（Ｐ＋）の正電荷蓄積領域１４が形成されている。
これらＰ型半導体ウエル領域１２、Ｎ型半導体領域１３、並びにＰ型の正電荷蓄積領域１４により、いわゆる埋め込みフォトダイオード構造が形成されている。
【００２７】
また、トランジスタや受光センサ部のフォトダイオードを電気的に分離する、絶縁層（例えば、酸化シリコン、窒化シリコン、もしくはこれらの多層）から成るトレンチ素子分離層２０が形成され、このトレンチ素子分離層２０間の基板１１の表面付近に受光センサ部のフォトダイオードやトランジスタのソース・ドレイン等の領域が形成されている。
トレンチ素子分離層２０は、基板１１に形成された溝内を絶縁層で埋めることにより、形成されている。
【００２８】
基板１１の表面にはゲート絶縁膜１７が形成され、このゲート絶縁膜１７上に、読み出しゲート電極１８及びリセットゲート電極１９が形成されている。
読み出しゲート電極１８、ゲート絶縁膜１７、受光センサ部のＮ型半導体領域１３、フローティングディフュージョン１６により、読み出しトランジスタが構成される。この読み出しトランジスタのチャネル部、即ちフローティングディフュージョン１６とＮ型半導体領域１３との間は、読み出し領域となっている。
【００２９】
また、トレンチ素子分離層２０の上方で配線のコンタクトホールを形成する構造が採られている。
即ち、トレンチ素子分離層２０の上方に、ゲート絶縁膜１７を介してコンタクト部ゲート電極２４が形成され、このゲート電極２４は、上下の金属配線２６を接続するビア配線２５を通じて、第１層及び第２層の金属配線２６に接続されている。
さらに、必要に応じて、上方に、カラーフィルターやオンチップレンズ等の部品が設けられて固体撮像素子１０が構成される。
【００３０】
本実施の形態においては、特に、絶縁層から成るトレンチ素子分離層２０が、上部（表面付近）の幅の広い部分２１と下部の幅の狭い部分２２とから構成されている。これらの部分２１，２２を有することにより、断面Ｔ字形状のトレンチ素子分離層２０となっている。
また、トレンチ素子分離層２０の周囲（側壁及び下）には、Ｐ型（Ｐ＋）半導体領域２３が形成されている。
【００３１】
そして、受光センサ部の正電荷蓄積領域１４を、トレンチ素子分離層２０の上部の幅の広い部分２１に接するように形成し、電荷蓄積領域であるＮ型半導体領域１３を、トレンチ素子分離層２０の上部の幅の広い部分２１よりも、深い位置に形成する。
【００３２】
このようにトレンチ素子分離層２０を構成したことにより、表面の幅の広い部分２１で、コンタクトゲート電極２４や金属配線２６、コンタクトホールについて、パターンルールを満足すると共に、製造における位置ずれに対するマージンを確保することができる。
具体的には、例えば、コンタクト部ゲート電極２４に多結晶シリコン電極層ないしはタングステン系電極層ないしはモリブデン系電極層が用いられ、このゲート電極２４と金属配線２６とのコンタクトがトレンチ素子分離層２０上で行われるため、上層の金属配線２４まで含めたレイアウト上の制約から、トレンチ素子分離層２０の上部２１の幅が決定される。例えば、０．１８μｍ世代のＭＯＳトランジスタを用いる場合、０．４μｍ程度必要になる。
【００３３】
また、トレンチ素子分離層２０の周囲に形成されたＰ型半導体領域２３により、フォトダイオードのＮ型半導体領域１３からの空乏層がトレンチ素子分離層２０の側壁に接するのを防ぎ、トレンチ素子分離層２０の側壁の界面（絶縁層／シリコン界面）からの暗電流発生を抑制することができる。
従って、Ｐ型半導体領域２３は、Ｎ型半導体領域１３から伸びる空乏層をこの領域２３内で止めることができるように、その不純物濃度と幅を設定する。
【００３４】
そして、図５に示した構造と比較して、本実施の形態の場合には、トレンチ素子分離層２０の下部の幅の狭い部分２２の幅を狭くした分、Ｐ型半導体領域２３の幅も狭くして、その分Ｎ型半導体領域１３を広げることが可能になる。このようにＮ型半導体領域１３を広くすると、受光部の蓄積電荷量を大きくすることができる。
【００３５】
なお、トレンチ素子分離層２０の上部の幅の広い部分２１の深さについては、加工上の制約はないが、暗電流と取り扱い電荷量とを考慮して、受光センサ部の埋め込みフォトダイオードのＮ型半導体領域１３よりも浅い位置に形成する。
【００３６】
また、トレンチ素子分離層２０の上部の幅の広い部分２１と下部の幅の狭い部分２２との膜面方向の位置関係は、下部の幅の狭い部分２２が上部の幅の広い部分２１の中心位置にある必要はなく、むしろトレンチ素子分離層２０を囲むＰ型半導体領域２３の暗電流と受光センサ部の取り扱い電荷量の観点で、Ｎ型半導体領域１３とトレンチ素子分離層２０の下部の幅の狭い部分２２との距離を空ける方向が好ましい。図１では、下部の幅の狭い部分２２が少し受光センサ部とは反対側に寄って形成されている。
従って、例えば、下部の幅の狭い部分を、上部の幅の広い部分の受光センサ部とは反対側の端縁の下に形成して、トレンチ素子分離層を断面Ｌ字形状としてもよい。
【００３７】
ただし、トレンチ素子分離層の上部の幅の広い部分から下部の幅の狭い部分が横にはみ出ることは、トレンチ素子分離層を形成する際の絶縁層（酸化膜等）への埋め込みプロセス上好ましくない。
【００３８】
なお、読み出し電圧の低電圧化のために、埋め込みフォトダイオードのＮ型半導体領域１３が正電荷蓄積領域１４に対して、読み出しゲート電極１８側にはみだして形成されていてもよい。
また、Ｎ型半導体領域１３のトレンチ素子分離層２０側においては、取り扱い電荷量を向上させる観点から可能な限りＮ型半導体領域１３の面積を大きくすることが望ましいため、トレンチ素子分離層２０の下部２２を囲むＰ型半導体領域２３に接するように形成する。
従って、受光センサ部の埋め込みフォトダイオードにおいて、Ｎ型半導体領域１３と正電荷蓄積領域１４との位置は、図１のように同一にしなくても構わない。
【００３９】
上述の本実施の形態の固体撮像素子１０の構成によれば、基板に形成された溝内に絶縁層（酸化膜等）を埋め込んで形成されたトレンチ素子分離層２０を、上部の幅の広い部分２１と下部の幅の狭い部分２２とから構成している。そして、下部の幅の狭い部分２２の周囲にＰ型半導体領域２３を形成している。
【００４０】
即ち、従来のシングルトレンチ素子分離層構造と比較して、トレンチ素子分離層２０が下部２２の幅を狭くした構成となっているため、受光センサ部の埋め込みフォトダイオード１３，１４に対してトレンチ素子分離層２０の下部２２を取り囲むＰ型半導体領域２３が後退した構造になっている。
このため、従来のシングルトレンチ素子分離層構造に比較して、埋め込みフォトダイオードのＮ型半導体領域１３の面積を広く採ることができるため、取り扱い電荷量を大きくすることができる。
従って、ダイナミックレンジの大きな固体撮像素子１０を構成することができる。
【００４１】
また、トレンチ素子分離層２０が下部２２の幅を狭くした構成となっているため、トレンチ素子分離層２０の下部の幅の狭い部分２２の周囲を、充分な厚さと濃度のＰ型半導体領域２３で覆うことができ、これによりトレンチ素子分離層２０の下部２２の側壁から発生する暗電流を低減することができる。
特に、受光センサ部のＮ型半導体領域１３から横方向に伸びる空乏層が、このＰ型半導体領域２３で阻止されることにより、トレンチ素子分離層２０の側壁に空乏層が到達するのが抑えられ、これにより暗電流や白傷の発生を抑制することができる。
従って、高いＳ／Ｎ比を有し、良好な画質が得られる固体撮像素子１０を実現することができる。
【００４２】
上述の実施の形態の固体撮像素子１０は、例えば次のようにして製造することができる。
なお、素子分離部以外の部分は、従来公知の方法により形成することができるため、素子分離部付近の形成方法について説明する。
【００４３】
まず、図２Ａに示すように、シリコンウエハから成る基板３０の表面（図１のＰ型領域１２の表面）にＳｉＯ２膜３１と、シリコン窒化膜３２とを順次形成する。シリコン窒化膜３２は、基板３０のシリコンに対するエッチングのマスクとして用いると共に、ＣＭＰ法等で表面を研摩する工程でアクティブ領域を保護するために形成している。ＳｉＯ２膜３１は、シリコン窒化膜３２を剥離する工程で下地を保護するために形成している。ＳｉＯ２膜３１の膜厚は、例えば１０ｎｍとする。シリコン窒化膜３２の膜厚は、例えば１００〜２００ｎｍとする。
次に、表面を覆ってレジストを形成し、露光及び現像を行って、素子分離部以外を覆うレジストマスク３３を形成し、図２Ｂに示すように、このレジストマスク３３を用いて、シリコン窒化膜３２とＳｉＯ２膜３１とを順次エッチングする。
【００４４】
次に、レジストマスク３３を剥離し、図２Ｃに示すように、シリコン窒化膜３２をマスクとして用いて、トレンチ素子分離層２０の幅の広い部分２１を形成する領域の基板（シリコン）３０に対してエッチングを行う。このとき、エッチングの深さは、埋め込みフォトダイオードの正電荷蓄積領域の厚さと同程度とし、例えば１００ｎｍ程度の深さとする。
【００４５】
次に、表面を覆ってレジストを形成し、露光及び現像を行って、図２Ｄに示すように、トレンチ素子分離層２０の幅の狭い部分２２用のレジストマスク３４を形成する。
【００４６】
続いて、図３Ｅに示すように、レジストマスク３４を用いて、トレンチ素子分離層２０の幅の狭い部分２２を形成する領域の基板（シリコン）３０に対してエッチングを行う。このときのエッチングは、例えば２０〜３０ｎｍとする。これにより、トレンチ素子分離層用の断面Ｔ字状の溝（トレンチ）が形成される。その後、レジストマスク３４を除去する。
【００４７】
次に、図３Ｆに示すように、溝（トレンチ）の側壁面及び底面に、熱酸化により厚さ１０ｎｍ程度のシリコン酸化膜３５を形成する。
次に、図３Ｇに示すように、高密度プラズマＣＶＤ法等により、表面に厚いシリコン酸化膜３６を堆積させる。
次に、図３Ｈに示すように、ＣＭＰ（化学的機械的研磨）法により表面の平坦化を行い、シリコン窒化膜３２上のシリコン酸化膜３６を除去して、溝（トレンチ）内のシリコン酸化膜３６を残す。
次に、図４Ｉに示すように、熱リン酸等を用いたウエットエッチングにより、シリコン窒化膜３２を除去する。
次に、図４Ｊに示すように、ＳｉＯ２膜３１を除去して、アクティブ領域のシリコン３０を露出させる。
次に、図４Ｋに示すように、ゲート絶縁膜１７及び犠牲酸化膜となるシリコン酸化膜３７を形成する。例えば露出したシリコン３０の熱酸化により形成する。なお、厚いシリコン酸化膜３６により断面Ｔ字形状のトレンチ素子分離層２０が形成される。
次に、Ｐ型不純物のイオン注入を行って、図４Ｌに示すように、トレンチ素子分離層２０の下部の幅の狭い部分を覆うように、Ｐ型半導体領域２３を形成する。
次に、図示しないゲート電極形成工程等を行った後、イオン注入により、図４Ｍに示すように、埋め込みフォトダイオードのＮ型半導体領域（電荷蓄積領域）１３とＰ型の正電荷蓄積領域１４とを順次形成する。
【００４８】
上述の実施の形態では、受光センサ部の電荷蓄積領域がＮ型の半導体領域であり、このＮ型の半導体領域の表面にＰ型の正電荷蓄積領域が形成されて、いわゆる埋め込みフォトダイオード構造が形成された構成であったが、本発明は逆導電型の場合にも同様に適用することができる。
逆導電型の場合には、Ｐ型の電荷蓄積領域の表面にＮ型の半導体領域（負電荷蓄積領域）が形成されて、埋め込みフォトダイオード構造が構成される。また、トレンチ素子分離層の周囲には、暗電流低減のためにＮ型の半導体領域が形成される。
【００４９】
上述の実施の形態では、本発明をＣＭＯＳ型固体撮像素子に適用した場合であったが、本発明は、その他の構成の固体撮像素子、例えばＣＣＤ固体撮像素子にも適用することが可能である。
本発明をＣＣＤ固体撮像素子に適用する場合には、例えば、いわゆるチャネルストップ領域となる部分に、浅く幅の広い部分と深く幅の狭い部分とを有する構成のトレンチ素子分離層を形成し、少なくとも深く幅の狭い部分の周囲に暗電流防止用の第２導電型の半導体領域を形成する。
【００５０】
本発明は、上述の実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲でその他様々な構成が取り得る。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施の形態の固体撮像素子の概略構成図（断面図）を示す。
【図２】Ａ〜Ｄ  図１の固体撮像素子の製造工程を示す工程図である。
【図３】Ｅ〜Ｈ  図１の固体撮像素子の製造工程を示す工程図である。
【図４】Ｉ〜Ｍ  図１の固体撮像素子の製造工程を示す工程図である。
【図５】トレンチ素子分離構造と埋め込みフォトダイオード構造を採用したＣＭＯＳ型固体撮像素子の概略断面図である。
【符号の説明】
【００５２】
１０  固体撮像素子、１１  基板、１２  Ｐ型の半導体ウエル領域、１３  Ｎ型半導体領域、１４  正電荷蓄積領域、１６  フローティングディフュージョン、１７  ゲート絶縁膜、１８  読み出しゲート電極、１９  リセットゲート電極、２０  トレンチ素子分離層、２３  Ｐ型半導体領域、２５  ビア配線、２６  金属配線
【図１】
2005191262.tif 000003
【図２】
2005191262.tif 000004
【図３】
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【図４】
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【図５】
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