(57)【要約】【課題】  通常のコンタクトに、より近い占有面積で共通コンタクト部を構成する半導体装置及びその製造方法を提供する。【解決手段】  Ｐ型のシリコン半導体基体１０にＮ型領域１１が形成されている。Ｎ型領域１１は、半導体集積回路の素子構成に必要なノードの一つである。このＮ型領域１１の直下に隣接してＰ型領域１２が形成されている。Ｐ型領域１２は、例えば半導体基体１０の電位を固定するための電位接続領域である。これらＮ型領域１１及びＰ型領域１２は、深さ方向で隣接する縦型接合部Ｊ１を形成している。接続部材１５は、絶縁膜１３の開孔部１４を介してＮ型領域１１を貫通し先端がＰ型領域１２内へ到達している。接続部材１５は、シリコンと共晶し先細り形状を有している。接続部材１５は、例えばアルミニウム合金であり、スパイク現象を起こすことによってシリコンと共晶している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基体において、素子に関係する第２導電型領域及び第１導電型領域が互いに深さ方向で隣接する縦型接合部と、
前記縦型接合部上に設けられ、少なくとも前記第２導電型領域を貫通し前記第１導電型領域へ至る先細り形状を有する接続部材と、
を含む半導体装置。
【請求項２】
第１導電型の半導体基体において、ＭＯＳ型素子に関係する第２導電型領域と第１導電型領域が深さ方向で隣接する縦型接合部と、
前記縦型接合部上に設けられ、少なくとも前記第２導電型領域を貫通し前記第１導電型領域へ至る先細り形状を有する接続部材と、
を含む半導体装置。
【請求項３】
前記第２導電型領域は前記ＭＯＳ型素子の不純物拡散領域、前記第１導電型領域は前記半導体基体の電位接続領域である請求項２記載の半導体装置。
【請求項４】
前記半導体基体はシリコン部材であり、前記接続部材はシリコンとの共晶部分を有する金属部材である請求項１〜３いずれか一つに記載の半導体装置。
【請求項５】
第１導電型の半導体基体と、
前記半導体基体に設けられた、互いに離れて設けられた第２導電型領域と、
前記第２導電型領域間に絶縁膜を介して設けられたゲート電極と、
少なくとも前記第２導電型領域の一方の直下に隣接して設けられた第１導電型領域と、
少なくとも前記第２導電型領域上に所定の開孔部を有する絶縁膜と、
前記絶縁膜上から前記開孔部を介し、前記第２導電型領域を貫通して前記第１導電型領域へ至る先細り形状を有する接続部材と、
を含む半導体装置。
【請求項６】
前記半導体基体はシリコン部材であり、前記接続部材はシリコンとの共晶部分を有する金属部材である請求項５記載の半導体装置。
【請求項７】
前記半導体基体はシリコン部材であり、前記接続部材はシリコンへのスパイク現象を現出するアルミニウム合金部材を含む請求項５記載の半導体装置。
【請求項８】
第１導電型のシリコンの半導体基体において、素子に関係する第２導電型領域を形成する工程と、
深さ方向の濃度プロファイルが前記第２導電型領域の直下近傍で大きくなるように第１導電型領域を形成し前記第２導電型領域と前記第１導電型領域が深さ方向で隣接する縦型接合部を形成する工程と、
少なくとも前記縦型接合部上に所定の開孔部を有する絶縁膜を形成する工程と、
前記絶縁膜上から前記開孔部を介して前記第２導電型領域に接触する主配線金属部材を形成する工程と、
前記主配線金属部材が前記半導体基体のシリコンと共晶し前記第２導電型領域を貫通して前記第１導電型領域へ至るようにする熱処理工程と、
を含む半導体装置の製造方法。
【請求項９】
第１導電型のシリコンの半導体基体において、素子に関係する第２導電型領域を形成する工程と、
少なくとも前記第２導電型領域上に所定の開孔部を有する絶縁膜を形成する工程と、
前記開孔部を介して深さ方向の濃度プロファイルが前記第２導電型領域の直下近傍で大きくなるように第１導電型領域を形成し前記第２導電型領域と前記第１導電型領域が深さ方向で隣接する縦型接合部を形成する工程と、
前記絶縁膜上から前記開孔部を介して前記第２導電型領域に接触する主配線金属部材を形成する工程と、
前記主配線金属部材が前記半導体基体のシリコンと共晶し前記第２導電型領域を貫通して前記第１導電型領域へ至るようにする熱処理工程と、
を含む半導体装置の製造方法。
【請求項１０】
前記主配線金属部材の形成に伴い、下地としてバリア金属層の形成があり、少なくとも前記開孔部底部における前記第２導電型領域上の前記バリア金属層は選択的に除去しておく請求項８または９記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、面積の限られた電力トランジスタや微細化された半導体集積回路装置に用いられるコンタクト面積の縮小が要求される半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体設計において、Ｐ型領域と、Ｎ型領域を二つ同時に同一コンタクトとする構成を用いることがある。これは例えばバッティングコンタクトと呼ばれる。バッティングコンタクトは、高耐圧系の電力ＭＯＳＦＥＴのソース電位と基板電位（ガードリング部）を同電位に保つためのコンタクトやＭＯＳ集積回路等のソース電位と基板電位を同電位に保つためのコンタクト等に利用される。これにより、２つのコンタクト部を一つにまとめることができ、コンタクト面積の縮小に寄与する。バッティングコンタクトは、ＲＡＭのような同一パターンが幾つも並ぶメモリパターンにおいても面積有効率が高まり有用である。
【０００３】
バッティングコンタクトは、Ｐ型領域とＮ型領域の２領域を並べて設置するため、位置合わせが複雑で面積が大きくなることは否めなかった。そこで、対策として次のような従来技術がある。例えばＮ型の半導体基板にＮ型拡散層形成のためのフォトリソグラフィ開口をマスクにし、Ｎ型不純物をイオン注入してＮ型拡散層を形成する。その後、Ｎ型拡散層のみ増速する熱酸化を行い、この増速酸化膜をマスクに、Ｎ型拡散層に隣接するようにＰ型不純物をイオン注入し、自己整合的にＰ型拡散層を形成するのである（例えば、特許文献１参照）。
【特許文献１】特開平８−２１３４７９号公報（図１、図６）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、バッティングコンタクトは、Ｐ型領域とＮ型領域の２領域を横に隣接して設置するため、通常のコンタクトと比べると大きくなってしまう。コンタクト位置の合わせ余裕も、より大きくとる必要があれば、通常のコンタクトと比べて、より占有面積は大きくなる。
【０００５】
本発明は上記のような事情を考慮してなされたもので、通常のコンタクトに、より近い占有面積で共通コンタクト部を構成する半導体装置及びその製造方法を提供しようとするものである。
【課題を解決するための手段】
【０００６】
本発明に係る半導体装置は、第１導電型の半導体基体において、素子に関係する第２導電型領域及び第１導電型領域が互いに深さ方向で隣接する縦型接合部と、前記縦型接合部上に設けられ、少なくとも前記第２導電型領域を貫通し前記第１導電型領域へ至る先細り形状を有する接続部材と、を含む。
【０００７】
本発明に係る半導体装置は、第１導電型の半導体基体において、ＭＯＳ型素子に関係する第２導電型領域と第１導電型領域が深さ方向で隣接する縦型接合部と、
前記縦型接合部上に設けられ、少なくとも前記第２導電型領域を貫通し前記第１導電型領域へ至る先細り形状を有する接続部材と、を含む。
【０００８】
上記それぞれ本発明に係る半導体装置によれば、縦型接合部を構成することによって共通コンタクト部の面積を縮小する。かつこの縮小された面積に確実にコンタクト形成できるように第２導電型領域を貫通して第１導電型領域へ至らせる先細り形状を有する接続部材が構成される。
【０００９】
上記本発明に係る半導体装置において、前記第２導電型領域は前記ＭＯＳ型素子の不純物拡散領域、前記第１導電型領域は前記半導体基体の電位接続領域である。これにより、ＭＯＳ型素子の面積の縮小に寄与する。
【００１０】
上記したそれぞれの本発明に係る半導体装置において、前記半導体基体はシリコン部材であり、前記接続部材はシリコンとの共晶部分を有する金属部材である。これにより、確実なオーミックコンタクトを得る。
なお、前記半導体基体は、半導体基板と同義と考えてもよい。
また、前記半導体基体は、半導体基板上のウェル領域であってもよい。
また、前記半導体基体は、ＳＯＩ（silicon on insulator）基板上のボディー（ウェルボディー）であってもよい。
【００１１】
本発明に係る半導体装置は、第１導電型の半導体基体と、前記半導体基体に設けられた、互いに離れて設けられた第２導電型領域と、前記第２導電型領域間に絶縁膜を介して設けられたゲート電極と、少なくとも前記第２導電型領域の一方の直下に隣接して設けられた第１導電型領域と、少なくとも前記第２導電型領域上に所定の開孔部を有する絶縁膜と、前記絶縁膜上から前記開孔部を介し、前記第２導電型領域を貫通して前記第１導電型領域へ至る先細り形状を有する接続部材と、を含む。
【００１２】
上記本発明に係る半導体装置によれば、第２導電型領域の一方の直下に隣接して設けられた第１導電型領域を有することによって、共通コンタクト部の面積を縮小する。かつこの縮小された面積に確実にコンタクト形成できるように第２導電型領域を貫通して第１導電型領域へ至らせる先細り形状を有する接続部材が構成される。
【００１３】
上記本発明に係る半導体装置において、前記半導体基体はシリコン部材であり、前記接続部材はシリコンとの共晶部分を有する金属部材である。これにより、確実なオーミックコンタクトを得る。
なお、前記半導体基体は、半導体基板と同義と考えてもよい。
また、前記半導体基体は、半導体基板上のウェル領域であってもよい。
また、前記半導体基体は、ＳＯＩ（silicon on insulator）基板上のボディー（ウェルボディー）であってもよい。
【００１４】
上記本発明に係る半導体装置において、前記半導体基体はシリコン部材であり、前記接続部材はシリコンへのスパイク現象を現出するアルミニウム合金部材を含む。アルミニウムのスパイク現象を積極的に半導体素子に利用する。
【００１５】
本発明に係る半導体装置の製造方法は、第１導電型のシリコンの半導体基体において、素子に関係する第２導電型領域を形成する工程と、深さ方向の濃度プロファイルが前記第２導電型領域の直下近傍で大きくなるように第１導電型領域を形成し前記第２導電型領域と前記第１導電型領域が深さ方向で隣接する縦型接合部を形成する工程と、少なくとも前記縦型接合部上に所定の開孔部を有する絶縁膜を形成する工程と、前記絶縁膜上から前記開孔部を介して前記第２導電型領域に接触する主配線金属部材を形成する工程と、前記主配線金属部材が前記半導体基体のシリコンと共晶し前記第２導電型領域を貫通して前記第１導電型領域へ至るようにする熱処理工程と、を含む。
【００１６】
本発明に係る半導体装置の製造方法は、第１導電型のシリコンの半導体基体において、素子に関係する第２導電型領域を形成する工程と、少なくとも前記第２導電型領域上に所定の開孔部を有する絶縁膜を形成する工程と、前記開孔部を介して深さ方向の濃度プロファイルが前記第２導電型領域の直下近傍で大きくなるように第１導電型領域を形成し前記第２導電型領域と前記第１導電型領域が深さ方向で隣接する縦型接合部を形成する工程と、
前記絶縁膜上から前記開孔部を介して前記第２導電型領域に接触する主配線金属部材を形成する工程と、前記主配線金属部材が前記半導体基体のシリコンと共晶し前記第２導電型領域を貫通して前記第１導電型領域へ至るようにする熱処理工程と、を含む。
【００１７】
上記それぞれ上記本発明に係る半導体装置の製造方法によれば、縦型接合部を形成することにより、共通コンタクト部の面積の縮小、ひいては素子面積縮小に寄与する。かつ主配線金属部材が半導体基体のシリコンと共晶しつつ第２導電型領域を貫通して第１導電型領域へ至るようにする。このときの熱処理工程は他の箇所の製造時等に伴う熱処理でかまわない。これにより、縮小された面積に確実にコンタクト形成できるようになる。
なお、主配線金属部材の下地としてバリア層の形成があれば、主配線金属部材を半導体基体のシリコンと共晶させるために、少なくとも開孔部底部における第２導電型領域上のバリア層は選択的に除去しておく。
【発明を実施するための形態】
【００１８】
図１は、本発明の基本的実施形態に係る半導体装置の要部を示す断面図である。Ｐ型のシリコン半導体基体１０にＮ型の不純物が拡散されたＮ型領域１１が形成されている。Ｎ型領域１１は、半導体集積回路の素子構成に必要なノードの一つである。このＮ型領域１１の直下に隣接してＰ型の不純物が拡散されたＰ型領域１２が形成されている。Ｐ型領域１２は、例えば半導体基体１０の電位を固定するための電位接続領域である。これらＮ型領域１１及びＰ型領域１２は、深さ方向で隣接する縦型接合部Ｊ１を形成している。層間の絶縁膜１３は、縦型接合部Ｊ１上方に開孔部１４を有するよう設けられている。接続部材１５は、開孔部１４を介してＮ型領域１１を貫通し先端がＰ型領域１２内へ到達している。接続部材１５は、Ｎ型領域１１、Ｐ型領域１２の接続部においてシリコンと共晶して先細り形状を有している。接続部材１５は、例えばアルミニウム合金であり、スパイク現象を起こすことによってシリコンと共晶している。
【００１９】
上記本発明の実施形態によれば、縦型接合部Ｊ１を構成することによって共通コンタクト部の面積を大幅に縮小する。かつこの縮小された面積に確実にコンタクト形成できるように接続部材１５を構成する。接続部材１５は、シリコンに対するアルミニウム合金のスパイク現象を積極的に利用し、シリコンとアルミニウム合金の共晶部分を形成している。これにより、接続部材１５は、小さいコンタクト面積で、Ｎ型領域１１を貫通してＰ型領域へ至らせる先細り形状が構成される。
【００２０】
図２〜図５は、それぞれ本発明の第１実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。出力系または高耐圧系のＭＯＳ型トランジスタの一例である。
図２に示すように、Ｐ型のシリコン半導体基板２０にＬＯＣＯＳ（選択酸化）法により絶縁膜２１を形成する。図示しないレジストマスクを形成し、絶縁膜２１越しを含んで半導体基板２０にＮ型の不純物をイオン注入し、拡散を経てＮ型領域２２（２２ｓ含む）を形成する。さらに、少なくとも所定のＮ型領域２２ｓ上を露出させるレジストマスク２３を形成する。その後、レジストマスク２３をマスクに、深さ方向の濃度プロファイルがＮ型領域２２ｓの直下近傍で大きくなるようにＰ型の不純物をイオン注入し、Ｐ型領域２４を形成する。これにより、Ｎ型領域２２ｓとＰ型領域２４が深さ方向で隣接する縦型接合部Ｊ２を形成する。
【００２１】
次に、図３に示すように、レジストマスク２３除去後、ゲート絶縁膜２５の形成を経て、ポリシリコン層を堆積し、パターニングしてゲート電極２６を形成する。層間の絶縁膜２７を堆積後、フォトリソグラフィ技術を用いて各配線のための開孔部を形成する。このとき、下方に縦型接合部Ｊ２を有するＮ型領域２２ｓ上の開孔部２８も形成される。
【００２２】
次に、図４に示すように、絶縁膜２７上から開孔部２８を介してＮ型領域２２ｓに接触する主配線金属部材３０を形成する。主配線金属部材３０がアルミニウム合金の場合、下地にＴｉ／ＴｉＮ層等のバリア層２９、最上部にＴｉＮ層（反射防止膜）が形成される。少なくともＮ型領域２２ｓ上のバリア層２９は予め選択的に除去しておく必要がある。バリア層２９の選択的除去には、例えば、図示しないレジストマスクを形成してのドライエッチング（エッチングガスはＣＦ系）を用いる。
【００２３】
次に、図５に示すように、熱処理工程を経ることで、主配線金属部材３０がシリコンと共晶しＮ型領域２２ｓを貫通してＰ型領域２４へ至るようになる。すなわち、主配線金属部材３０は、アルミニウム合金のスパイク現象により、Ｎ型領域２２ｓを貫通してＰ型領域２４へ至らせる先細り形状の接続部３０ｓを構成する。接続部３０ｓは、半導体基板２０が製造工程中に必要な熱処理を経ることにより構成されるので、上記熱処理工程は専用でなくてもよい。これにより、接続部３０ｓは、Ｎ型領域２２ｓを基板電位に接続させる。
【００２４】
上記実施形態によれば、縦型接合部Ｊ２を形成することにより、共通コンタクト部の面積の縮小、ひいては素子面積縮小に寄与する。主配線金属部材３０は自然に半導体基板のシリコンと共晶しつつＮ型領域２２ｓを貫通してＰ型領域２４へ至る（３０ｓ）。このときの熱処理工程は他の箇所の製造時等に伴う熱処理でかまわない。これにより、縮小された面積に確実にオーミックコンタクトが形成できるようになる。
【００２５】
なお、上記実施形態の変形例として、縦型接合部Ｊ２を形成する工程を層間の絶縁膜２７形成後に実施してもよい。すなわち、図３において、開孔部２８付近を露出させた図示しないレジストマスクを形成し、深さ方向の濃度プロファイルがＮ型領域２２ｓの直下近傍で大きくなるようにＰ型の不純物をイオン注入し、Ｐ型領域２４を形成する。これにより、Ｎ型領域２２ｓとＰ型領域２４が深さ方向で隣接する縦型接合部Ｊ２を形成すればよい。
また、上記実施形態とは逆導電型のＭＯＳ型素子を構成しても同様に構成できる。
【００２６】
図６〜図８は、それぞれ本発明の第２実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。半導体集積回路内の微細化されたＭＯＳＦＥＴの一例である。
図６に示すように、Ｐ型のシリコン半導体基体４０にトレンチ素子分離法により絶縁膜４１を形成する。Ｐ型のシリコン半導体基体４０がウェルの場合、絶縁膜４１を形成してからウェル（４０）を形成する場合も考えられる。その後、チャネルイオン注入、ゲート絶縁膜４２の形成を経てポリシリコン層を堆積し、パターニングしてゲート電極４３を形成する。低濃度Ｎ型のイオン注入によりエクステンション領域４４を形成し、全面に絶縁膜の堆積、異方性エッチングを経てスペーサ４５を形成する。その後、高濃度Ｎ型のイオン注入を経て、ソース・ドレイン領域となるＮ型領域４６（４６ｓ含む）を形成する。
【００２７】
次に、少なくとも所定のＮ型領域４６ｓ上を露出させるレジストマスク４７を形成する。その後、レジストマスク４７をマスクに、深さ方向の濃度プロファイルがＮ型領域４６ｓの直下近傍で大きくなるようにＰ型の不純物をイオン注入し、Ｐ型領域４８を形成する。これにより、Ｎ型領域４６ｓとＰ型領域４８が深さ方向で隣接する縦型接合部Ｊ３を形成する。
【００２８】
次に、図７に示すように、層間の絶縁膜４９を堆積後、フォトリソグラフィ技術を用いて各配線のための開孔部を形成する。このとき、下方に縦型接合部Ｊ３を有するＮ型領域４６ｓ上の開孔部５０も形成される。次に、絶縁膜４９上から開孔部５０を介してＮ型領域４６ｓに接触する主配線金属部材５２を形成する。主配線金属部材５２がアルミニウム合金の場合、下地にＴｉ／ＴｉＮ層等のバリア層５１、最上部にＴｉＮ層（反射防止膜）が形成される。少なくともＮ型領域４６ｓ上のバリア層５１は予め選択的に除去しておく必要がある。バリア層５１の選択的除去には、例えば、図示しないレジストマスクを形成してのドライエッチング（エッチングガスはＣＦ系）を用いる。
【００２９】
次に、図８に示すように、熱処理工程を経ることで、主配線金属部材５２がシリコンと共晶しＮ型領域４６ｓを貫通してＰ型領域４８へ至るようになる。すなわち、主配線金属部材５２は、アルミニウム合金のスパイク現象により、Ｎ型領域４６ｓを貫通してＰ型領域４８へ至らせる先細り形状の接続部５２ｓを構成する。接続部５２ｓは、半導体基体４０を擁する半導体基板が、製造工程中に必要な熱処理を経ることにより構成されるので、上記熱処理工程は専用でなくてもよい。これにより、接続部５２ｓは、Ｎ型領域４６ｓを基板電位に接続させる。
【００３０】
上記実施形態によれば、縦型接合部Ｊ３を形成することにより、共通コンタクト部の面積の縮小、ひいては素子面積縮小に寄与する。主配線金属部材５２は自然に半導体基板のシリコンと共晶しつつＮ型領域４６ｓを貫通してＰ型領域４８へ至る（５２ｓ）。このときの熱処理工程は他の箇所の製造時等に伴う熱処理でかまわない。これにより、縮小された面積に確実にオーミックコンタクトが形成できるようになる。
【００３１】
なお、上記実施形態の変形例として、縦型接合部Ｊ３を形成する工程を層間の絶縁膜４９形成後に実施してもよい。すなわち、図７において、開孔部５０付近を露出させた図示しないレジストマスクを形成し、深さ方向の濃度プロファイルがＮ型領域４６ｓの直下近傍で大きくなるようにＰ型の不純物をイオン注入し、Ｐ型領域４８を形成する。これにより、Ｎ型領域４６ｓとＰ型領域４８が深さ方向で隣接する縦型接合部Ｊ３を形成すればよい。
また、上記実施形態とは逆導電型のＭＯＳＦＥＴを構成しても同様に構成できる。
【００３２】
図９〜図１１は、それぞれ本発明の第３実施形態に係る半導体装置の製造方法の要部を工程順に示す断面図である。特に、ＳＯＩ（silicon on insulator）基板に構成された半導体集積回路内の微細化されたＳＯＩ  ＭＯＳＦＥＴの一例である。
図９に示すように、ＳＯＩ基板において、埋め込み絶縁膜６１上に低濃度Ｐ型のボディー６２を分離する絶縁膜６３を形成する。絶縁膜６３はトレンチ素子分離法により形成される。次に、チャネルイオン注入、ゲート絶縁膜６４の形成、ゲート電極６５のパターニングを経る。次に、低濃度Ｎ型のイオン注入によりエクステンション領域６６を形成し、全面に絶縁膜の堆積、異方性エッチングを経てスペーサ６７を形成する。その後、高濃度Ｎ型のイオン注入を経て、ソース・ドレイン領域となるＮ型領域６８（６８ｓ含む）を形成する。このとき、Ｎ型領域６８（６８ｓ含む）は、その接合深さをボディー６２の厚みに到達させないことが重要である。
【００３３】
次に、少なくとも所定のＮ型領域６８ｓ上を露出させるレジストマスク６９を形成する。その後、レジストマスク６９をマスクに、深さ方向の濃度プロファイルがＮ型領域６８ｓの直下近傍で大きくなるようにＰ型の不純物をイオン注入し、Ｐ型領域７０を形成する。これにより、Ｎ型領域６８ｓとＰ型領域７０が深さ方向で隣接する縦型接合部Ｊ４を形成する。
【００３４】
次に、図１０に示すように、層間の絶縁膜７１を堆積後、フォトリソグラフィ技術を用いて各配線のための開孔部を形成する。このとき、下方に縦型接合部Ｊ４を有するＮ型領域６８ｓ上の開孔部７２も形成される。次に、絶縁膜７１上から開孔部７２を介してＮ型領域６８ｓに接触する主配線金属部材７４を形成する。主配線金属部材７４がアルミニウム合金の場合、下地にＴｉ／ＴｉＮ層等のバリア層７３、最上部にＴｉＮ層（反射防止膜）が形成される。少なくともＮ型領域６８ｓ上のバリア層７３は予め選択的に除去しておく必要がある。バリア層７３の選択的除去には、例えば、図示しないレジストマスクを形成してのドライエッチング（エッチングガスはＣＦ系）を用いる。
【００３５】
次に、図１１に示すように、熱処理工程を経ることで、主配線金属部材７４がシリコンと共晶しＮ型領域６８ｓを貫通してＰ型領域７０へ至るようになる。すなわち、主配線金属部材７４は、アルミニウム合金のスパイク現象により、Ｎ型領域６８ｓを貫通してＰ型領域７０へ至らせる先細り形状の接続部７４ｓを構成する。接続部７４ｓは、ボディー６２を擁するＳＯＩ基板が、製造工程中に必要な熱処理を経ることにより構成されるので、上記熱処理工程は専用でなくてもよい。これにより、接続部７４ｓは、Ｎ型領域６８ｓをボディー電位に接続させる。
【００３６】
上記実施形態によれば、縦型接合部Ｊ４を形成することにより、共通コンタクト部の面積の縮小、ひいては素子面積縮小に寄与する。主配線金属部材７４は自然に半導体基板のシリコンと共晶しつつＮ型領域６８ｓを貫通してＰ型領域７０へ至る（７４ｓ）。このときの熱処理工程は他の箇所の製造時等に伴う熱処理でかまわない。これにより、縮小された面積に確実にオーミックコンタクトが形成できるようになる。
【００３７】
なお、上記実施形態の変形例として、縦型接合部Ｊ４を形成する工程を層間の絶縁膜７１形成後に実施してもよい。すなわち、図１０において、開孔部７２付近を露出させた図示しないレジストマスクを形成し、深さ方向の濃度プロファイルがＮ型領域６８ｓの直下近傍で大きくなるようにＰ型の不純物をイオン注入し、Ｐ型領域７０を形成する。これにより、Ｎ型領域６８ｓとＰ型領域７０が深さ方向で隣接する縦型接合部Ｊ４を形成すればよい。
また、上記実施形態とは逆導電型のＳＯＩ  ＭＯＳＦＥＴを構成しても同様に構成できる。
【００３８】
以上説明したように本発明によれば、一導電型領域の直下に隣接して設けられた別の導電型領域を有することによって、共通コンタクト部の面積を縮小する。かつこの縮小された面積に確実にコンタクト形成できるように上部の一導電型領域を貫通して別の導電型領域へ至らせる先細り形状を有する接続部材が構成される。しかも、この接続部材はスパイク現象を積極的に利用し、熱処理により自然に半導体基板のシリコンと共晶しつつ一導電型領域を貫通して別の導電型領域へ至らせる形態である。この結果、通常のコンタクトに、より近い占有面積で共通コンタクト部を構成する半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【００３９】
【図１】本発明の基本的実施形態に係る半導体装置の要部を示す断面図。
【図２】第１実施形態で半導体装置の製造方法の要部を工程順に示す第１断面図。
【図３】図２に続く第２断面図。
【図４】図３に続く第３断面図。
【図５】図４に続く第４断面図。
【図６】第２実施形態で半導体装置の製造方法の要部を工程順に示す第１断面図。
【図７】図６に続く第２断面図。
【図８】図７に続く第３断面図。
【図９】第３実施形態で半導体装置の製造方法の要部を工程順に示す第１断面図。
【図１０】図９に続く第２断面図。
【図１１】図１０に続く第３断面図。
【符号の説明】
【００４０】
１０，２０，４０…シリコン半導体基体（シリコン半導体基板）、１１，２２，２２ｓ，４６，４６ｓ，６８，６８ｓ…Ｎ型領域、１２，２４，４８，７０…Ｐ型領域、１３，２１，２７，４１，４９，６３，７１…絶縁膜、１４，２８，５０，７２…開孔部、１５…接続部材、２３，４７，６９…レジストマスク、２５，４２，６４…ゲート絶縁膜、２６，４３，６５…ゲート電極、２９，５１，７３…バリア層、３０，５２，７４…主配線金属部材、３０ｓ，５２ｓ，７４ｓ…接続部、４４，６６…エクステンション領域、４５，６７…スペーサ、６１…埋め込み絶縁膜、６２…ボディー、Ｊ１，Ｊ２，Ｊ３，Ｊ４…縦型接合部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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