(57)【要約】【課題】  素子面積の増大を抑制しつつ耐圧の向上が図られた半導体装置およびその製造方法を提供する。【解決手段】  本発明の半導体装置は、半導体層１０と、  前記半導体層１０の上方に設けられたゲート絶縁層２０と、  前記ゲート絶縁層２０の上方に設けられたゲート電極２２と、  前記ゲート電極２２の側方の前記半導体層１０に設けられたソース領域２６ａと、  前記ゲート電極２２の他の側方であって該ゲート電極２２の側面に沿って設けられた電界緩和領域２８と、  前記電界緩和領域２８の上方に設けられたドレイン領域２６ｂと、を含む。【選択図】      図１
2005277313.tif 000002
【特許請求の範囲】
【請求項１】
半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記ゲート電極の側方の前記半導体層に設けられたソース領域と、
前記ゲート電極の他の側方であって該ゲート電極の側面に沿って設けられた電界緩和領域と、
前記電界緩和領域の上方に設けられたドレイン領域と、を含む、半導体装置。
【請求項２】
請求項１において、
前記電界緩和領域は、前記ゲート電極の側面に設けられた絶縁層の上方に設けられている、半導体装置。
【請求項３】
請求項１または２において、
前記ゲート絶縁層の下方に誘起されるチャネル領域においてキャリアが流れる方向を示す第１方向と、
前記電界緩和領域において前記ドレイン領域側の端部から前記チャネル領域側の端部への方向を示す第２方向と、が交差する、半導体装置。
【請求項４】
請求項１〜３のいずれかにおいて、
前記第１方向と、前記第２方向とは直交する、半導体装置。
【請求項５】
請求項１〜４のいずれかにおいて、
前記電界緩和領域は、さらに、前記ゲート電極の上方の一部を覆うように設けられている、半導体装置。
【請求項６】
請求項１〜５のいずれかにおいて、
前記電界緩和領域は、半導体層に不純物が導入されてなる、半導体装置。
【請求項７】
請求項１〜５のいずれかにおいて、
前記電界緩和領域は、前記ゲート電極の他の側方の前記半導体層と、該半導体層の上に設けられた他の半導体層に不純物が導入されてなる、半導体装置。
【請求項８】
請求項１〜７のいずれかにおいて、
前記半導体層は、ＳＯＩ層である、半導体装置。
【請求項９】
（ａ）第１半導体層の上方にゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成し、
（ｃ）少なくとも前記ゲート電極の一方の側方の前記第１半導体層の上に第２半導体層を形成し、
（ｄ）前記ゲート電極の一方の側方の前記第１半導体層と、前記第２半導体層の所定の領域に所定の導電型の不純物を導入することで、電界緩和領域を形成し、
（ｅ）前記電界緩和領域の上方にドレイン領域を形成し、
（ｆ）前記第１半導体層の他の側方にソース領域を形成することを、含む、半導体装置の製造方法。
【請求項１０】
請求項９において、
前記（ｂ）の後に、前記第２半導体層が形成される側の前記ゲート電極の側面に絶縁層を形成することを、含む、半導体装置の製造方法。
【請求項１１】
請求項９または１０において、
前記ソース領域および前記ドレイン領域は、同一の工程で形成される、半導体装置の製造方法。
【請求項１２】
請求項９〜１１のいずれかにおいて、
前記第２半導体層は、さらに、ゲート電極の上面の一部を覆うように形成される、半導体装置の製造方法。
【請求項１３】
請求項９〜１２のいずれかにおいて、
前記第２半導体層は、エピタキシャル成長法により形成される、半導体装置の製造方法。
【請求項１４】
請求項９〜１３のいずれかにおいて、
前記第１半導体層は、ＳＯＩ層を用いる、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ＳＯＩ層に設けられた絶縁ゲート電界効果型トランジスタであって、耐圧の向上が図られた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の低消費電力化および高速動作化の要請に伴い、絶縁層上の半導体層（ＳＯＩ：Ｓｉｌｉｃｏｎ  ｏｎ  ｉｎｓｕｌａｔｏｒ）を用いた半導体装置の開発が行われている。また、近年では、半導体装置の高集積化に伴ないＳＯＣ化が注目を集めている。そのため、種々の耐圧の異なるデバイスを同一基板に混載する技術の開発が行われている。たとえば、デジタル回路部とアナログ回路部を混載する場合に、それぞれの回路を構成するに適した絶縁ゲート電界効果型トランジスタを作り分けることで構成されることがある。たとえば、耐圧が要求されるアナログ回路部を構成する素子としては、ドレイン領域端に電界を緩和するための低濃度不純物領域を設けた構造をとるものを挙げることができる。しかし、ドレイン領域の端に低濃度不純物領域を設けて高耐圧化を図る場合には、チャネル方向に低濃度不純物領域を設けるために、高耐圧化が図られる一方で素子面積が大きくなってしまうことがある。
【特許文献１】特開平８−２７４３４３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
そこで、素子面積の増大を抑制しつつ，耐圧の向上を図ることを目的とした半導体装置の一例として、特許文献１に記載された半導体装置が挙げられる。特許文献１に記載の半導体装置では、半導体層表面から深さ方向に低濃度不純物領域を設けることで、素子面積の増大を抑制している。しかし、特許文献１に記載の半導体装置の製造方法では、半導体層に溝を形成した後、この溝を埋め込むように絶縁層、半導体層、ゲート絶縁層およびゲート電極が順次形成される。そのため、製造工程が複雑になってしまい、歩留まりの向上を図ることや特性の良好な半導体装置を形成することが困難なことがある。
【０００４】
本発明の目的は、素子面積の増大を抑制しつつ耐圧の向上が図られた半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００５】
本発明の半導体装置は、半導体層と、
前記半導体層の上方に設けられたゲート絶縁層と、
前記ゲート絶縁層の上方に設けられたゲート電極と、
前記ゲート電極の側方の前記半導体層に設けられたソース領域と、
前記ゲート電極の他の側方であって該ゲート電極の側面に沿って設けられた電界緩和領域と、
前記電界緩和領域の上方に設けられたドレイン領域と、を含む。
【０００６】
本発明の半導体装置によれば、ドレイン領域の端に設けられる電界緩和領域は、ゲート電極の側面に沿って形成されている。すなわち、電界緩和領域は、ゲート絶縁層の下方に誘起されるチャネル領域が形成される半導体層の上面からみて上方向に形成されているのである。そのため、素子面積の増大を抑制しつつも、広い電界緩和領域を有する半導体装置が得られる。その結果、微細化および耐圧の向上を図られた半導体装置を提供することができる。
【０００７】
本発明は、さらに下記の態様をとることができる。
【０００８】
本発明の半導体装置において、前記電界緩和領域は、前記ゲート電極の側面に設けられた絶縁層の上方に設けられていることができる。この態様によれば、ゲート電極は、その側面方向に対してフィールドプレートの役割を果たすことができる。そのため、さらなる耐圧の向上が図られた半導体装置を提供することができる。
【０００９】
本発明の半導体装置において、前記ゲート絶縁層の下方に誘起されるチャネル領域においてキャリアが流れる方向を示す第１方向と、
前記電界緩和領域において前記ドレイン領域側の端部から前記チャネル領域側の端部への方向を示す第２方向と、は交差することができる。この態様によれば、チャネル領域においてキャリアが流れる方向とは異なる方向に形成された電界緩和領域を有する半導体装置が得られる。そのため、素子面積の増大が抑制された半導体装置を提供することができる。
【００１０】
本発明の半導体装置において、前記第１方向と、前記第２方向とは直交することができる。この態様によれば、チャネル領域においてキャリアが流れる方向と直交する向きに電界緩和領域を設けられているために、面積効率のよい半導体装置を提供することができる。
【００１１】
本発明の半導体装置において、前記電界緩和領域は、さらに、前記ゲート電極の上方の一部を覆うように設けられていることができる。この態様によれば、ゲート電極の側面のみならず上面の一部を覆うように電界緩和領域を形成することで、素子面積を増大することなく、電界緩和領域をさらに大きくすることができる。その結果、耐圧の向上が図られた半導体装置を提供することができる。
【００１２】
本発明の半導体装置において、前記電界緩和領域は、半導体層に不純物が導入されてなることができる。
【００１３】
本発明の半導体装置において、前記電界緩和領域は、前記他の側方の前記半導体層と、該半導体層の上に設けられた他の半導体層に不純物が導入されてなることができる。
【００１４】
本発明の半導体装置において、前記半導体層は、ＳＯＩ層であることができる。この態様によれば、耐圧の向上が図られ、かつ低消費電力性および高速動作性に優れた半導体装置を提供することができる。
【００１５】
本発明の半導体装置の製造方法は、
（ａ）第１半導体層の上方にゲート絶縁層を形成し、
（ｂ）前記ゲート絶縁層の上方にゲート電極を形成し、
（ｃ）少なくとも前記ゲート電極の一方の側方の前記第１半導体層の上に第２半導体層を形成し、
（ｄ）前記ゲート電極の一方の側方の前記第１半導体層と、前記第２半導体層の所定の領域に所定の導電型の不純物を導入することで、電界緩和領域を形成し、
（ｅ）前記電界緩和領域の上方にドレイン領域を形成し、
（ｆ）前記第１半導体層の他の側方にソース領域を形成することを、含む。
【００１６】
本発明の半導体装置の製造方法によれば、ゲート電極の一方の側面に隣接する第２半導体層を形成し、この第２半導体層に不純物を導入することで、電界緩和領域の一部が形成される。そのため、ゲート電極の側面に沿って電界緩和領域が形成されることとなり、ゲート絶縁層下に誘起されるチャネル領域とは異なる方向に電界緩和領域が形成された半導体装置を製造することができる。その結果、素子面積を大きくすることなく耐圧の向上した半導体装置を製造することができる。
【００１７】
本発明の半導体装置の製造方法において、さらに下記の態様をとることができる。
【００１８】
本発明の半導体装置の製造方法において、前記（ｂ）の後に、前記第２半導体層が形成される側の前記ゲート電極の側面に絶縁層を形成することを、含むことができる。この態様によれば、ゲート電極と電界緩和領域との間に絶縁層を設けることができ、ゲート電極がその側面方向に対してフィールドプレートの役割を果たすことができる。その結果、耐圧の向上がさらに図られた半導体装置を製造することができる。
【００１９】
本発明の半導体装置の製造方法において、前記第２半導体層は、さらに、ゲート電極の上面の一部を覆うように形成されることができる。この態様によれば、電界緩和領域をゲート電極の側面のみならずその上面にも形成することができるため、より広い面積の電界緩和領域を有する半導体装置を製造することができる。
【００２０】
本発明の半導体装置の製造方法において、前記第２半導体層は、エピタキシャル成長法により形成されることができる。この態様によれば、良好に第２半導体層を形成することができる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明の実施の形態の一例について説明する。
【００２２】
１．第１の実施の形態
１．１．半導体装置
図１は、第１の実施の形態の半導体装置を模式的に示す断面図である。本実施の形態では、半導体層として、ＳＯＩ層を用いた場合を例として説明する。
【００２３】
図１に示すように、第１の実施の形態にかかる半導体装置は、支持基板６上の絶縁層８の上に、メサ型に素子分離された島状の半導体層１０が設けられている。半導体層１０の上にはゲート絶縁層２０が設けられ、ゲート絶縁層２０の上にはゲート電極２２が設けられている。ゲート電極２２の一方の側方の半導体層１０には、ソース領域２６ａが設けられている。ゲート電極２２において、ソース領域２６ａが設けられている側とは反対側の側面に電界緩和領域２８が設けられている。電界緩和領域２８は、ゲート電極２２の一方の側方の半導体層１０と、その半導体層１０の上に形成された半導体層１２の一部とに不純物が導入されたものである。電界緩和領域２８の上方には、ドレイン領域２６ｂが設けられている。
【００２４】
つまり、本実施の形態の半導体装置では、ゲート絶縁層２０の下方に誘起されるチャネル領域においてキャリアが流れる方向を示す第１方向と、前記電界緩和領域２８において前記ドレイン領域２６ｂ側の端部から前記チャネル領域側の端部への方向を示す第２方向とは交差することになる。本実施の形態では、電界緩和領域２８は、絶縁層８の上面と直交する方向に設けられている。
【００２５】
本実施の形態の半導体装置によれば、ドレイン領域２６ｂの端に設けられる電界緩和領域２８は、ゲート絶縁層２０の下方に誘起されるチャネル領域が形成される半導体層１０の表面からみて上方向に形成されている。そのため、素子面積の増大を抑制しつつも、広い面積を有する電界緩和領域２８を設けることができる。その結果、ドレイン領域２６ｂとチャネル領域との距離を確保することができ、耐圧の向上が図られた半導体装置を提供することができる。
【００２６】
１．２．半導体装置の製造方法
次に、第１の実施の形態にかかる半導体装置の製造方法について説明する。図２〜５は、第１の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。
【００２７】
（１）まず、支持基板６上に絶縁層８および半導体層（図示せず）が設けられたＳＯＩ基板を準備する。なお、本実施の形態では、ＳＯＩ基板として、支持基板６の上に絶縁層８および半導体層が積層された基板を用いた場合を例として説明するが、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。半導体層１０としては、たとえば、Ｓｉ、Ｓｉ−Ｇｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮなどを用いることができる。
【００２８】
ついで、図２に示すように、半導体層を分離して素子形成領域である島状の半導体層（第１半導体層）１０を形成する。半導体層１０を形成する方法としては、メサ型の素子分離法を用いることができる。メサ型の素子分離法では、半導体層のうちの素子形成領域を覆うマスク層を形成した後に半導体層をエッチングすることにより絶縁層８上に島状の半導体層１０が形成される。半導体層のエッチングは、公知の技術により行うことができる。
【００２９】
ついで、図２に示すように、半導体層１０の上に、ゲート絶縁層２０を形成する。ゲート絶縁層２０としては、たとえば、熱酸化法により形成することができる。
【００３０】
（２）次に、図３に示すように、ゲート絶縁層２０の上に、所定のパターンのゲート電極２２を形成する。ゲート電極２２は、まず、半導体層１０を覆うように導電層（図示せず）を形成し、この導電層をパターニングすることにより形成される。導電層のパターニングは公知のリソグラフィおよびエッチング技術により行うことができる。導電層としては、たとえば、多結晶シリコン層を用いることができる。
【００３１】
ついで、ゲート電極２２をマスクとして、半導体層１０に所定の導電型の不純物を導入する。これにより、ゲート電極２２の一方の側方には、電界緩和領域２８の一部である低濃度不純物領域２８ａが形成される。他の一方は、後に、さらなる不純物の導入が行われソース領域２６ａとなる領域が形成される。不純物の導入は、たとえば、イオン注入法により行うことができる。導入される不純物の濃度は、後に形成されるソース領域２６ａおよびドレイン領域２６ｂと比して、不純物濃度が低くなるように注入量や注入エネルギーを制御する。
【００３２】
（３）次に、図４に示すように、ゲート電極２２の側方であって、ソース領域２６ａが形成される側とは反対側の側方の半導体層１０の上に、半導体層（第２半導体層）１２を形成する。半導体層１２は、半導体層１０の上方で、半導体層１２が形成される領域以外を覆うマスク層を形成した後にエピタキシャル成長法により行うことで形成される。耐エピタキシャル成長のマスクとしては酸化膜や酸化膜と窒化膜の積層膜などを用いることができる。
【００３３】
（４）次に、図５に示すように、半導体層１２の一部に所定の導電型の不純物を導入することにより低濃度不純物領域２８ｂを形成する。これにより、先の工程（２）で半導体層１０に形成された低濃度不純物領域２８ａと半導体層１２に形成された低濃度不純物領域２８ｂとからなる電界緩和領域２８を形成することができる。電界緩和領域２８の形成は、半導体層１２が形成されている領域以外を覆うマスク層Ｍ１を形成した後に、このマスク層Ｍ１をマスクとして、所定の導電型の不純物を導入することで行われる。不純物の導入は、たとえば、イオン注入法により行うことができる。このとき、半導体層１０に形成される電界緩和領域２８にはすでに不純物の導入が行われているため、すでに導入された不純物濃度の濃度が高くなりすぎないように、注入量および注入エネルギーを制御して行う。
【００３４】
（５）次に、ソース領域２６ａおよびドレイン領域２６ｂの形成を行う（図１参照）。ソース領域２６ａおよびドレイン領域２６ｂの形成は、ゲート電極２２をマスクとして、所定の導電型の不純物の導入を行うことで行われる。これにより、電界緩和領域２８よりも不純物濃度の高いソース領域２６ａおよびドレイン領域２６ｂが形成される。ソース領域２６ａおよびドレイン領域２６ｂの形成では、半導体層１０および半導体層１２に不純物を導入した後、必要に応じて熱処理などの拡散処理を行ってもよい。
【００３５】
以上の工程により、第１の実施の形態にかかる半導体装置を製造することができる。
【００３６】
第１の実施の形態の半導体装置の製造方法によれば、ゲート電極２２の一方の側面に隣接する半導体層１２を形成し、この半導体層１２に不純物が導入されて電界緩和領域２８の一部が形成される。そのため、ゲート絶縁層２０下に誘起されるチャネル領域とは異なる方向に電界緩和領域２８が形成された半導体装置を製造することができる。その結果、本実施の形態の半導体装置の製造方法によれば、素子面積を大きくすることなく耐圧の向上した半導体装置を製造することができる。
【００３７】
また、素子面積を増加させないよう、基板に対して垂直な方向に電界緩和領域を設けるためには、半導体層に溝を形成してその溝にゲート電極を埋め込む方法も考えられる。しかし、本実施の形態の半導体装置によれば、半導体層１０に溝を形成する必要はなく、簡易な工程で製造することができるという利点を有する。
【００３８】
（変形例）
第１の実施の形態の半導体装置の変形例を、図６に示す。図６は、第１の実施の形態にかかる半導体装置を模式的に示す断面図である。図６に示すように、変形例にかかる半導体装置では、ゲート電極２２と電界緩和領域２８との間に絶縁層３０が設けられている。変形例にかかる半導体装置では、絶縁層３０が設けられていることにより、ゲート電極２２がフィールドプレートの役割をも果たすことができる。そのため、より耐圧の向上した半導体装置を提供することができる。
【００３９】
この変形例にかかる半導体装置は、上述の実施の形態に示した半導体装置の製造方法において、工程（２）のゲート電極２２の形成を終えた後で、半導体層１２を形成する前に、少なくともゲート電極２２の側面に絶縁層３０を形成する工程を行うことで製造することができる。絶縁層３０は、たとえば、熱酸化法により形成することができる。
【００４０】
２．第２の実施の形態
２．１．半導体装置
図７は、第２の実施の形態にかかる半導体装置を模式的に示す断面図である。第２の実施の形態では、第１の実施の形態の半導体装置と比して、電界緩和領域２８の形状が異なる例である。
【００４１】
図７に示すように、第２の実施の形態にかかる半導体装置は、支持基板６上の絶縁層８の上に、メサ型に素子分離された島状の半導体層１０が設けられている。半導体層１０の上にはゲート絶縁層２０が設けられ、ゲート絶縁層２０の上にはゲート電極２２が設けられている。ゲート電極２２は、上面の高さが均一でない形状をしており、たとえば、図７に示すように、Ｌ字型のゲート電極２２を設けることができる。ゲート電極２２の一方の側方の半導体層には、ソース領域２６ａが設けられている。ゲート電極２２において、ソース領域２６ａが設けられている側とは反対側の側面に沿って電界緩和領域２８の一部が設けられている。電界緩和領域２８は、さらに、ゲート電極２２の側面に沿って設けられた部分と連続するようにゲート電極２２の上面の一部を覆うような形状を有している。電界緩和領域２８は、ゲート電極２２の一方の側方の半導体層１０の上と、ゲート電極２２の上方に設けられた半導体層に不純物が導入されてなるものである。電界緩和領域２８の上方には、ドレイン領域２６ｂが設けられている。
【００４２】
つまり、本実施の形態の半導体装置では、ゲート絶縁層２０の下方に誘起されるチャネル領域においてキャリアが流れる方向を示す第１方向と、前記電界緩和領域２８において前記ドレイン領域２６ｂ側の端部から前記チャネル領域側の端部への方向を示す第２方向とは交差することになる。本実施の形態の半導体装置では、電界緩和領域２８は、絶縁層８の上面と直交する方向に設けられている。
【００４３】
第２の実施の形態の半導体装置によれば、ドレイン領域２６ｂの端に設けられる電界緩和領域２８の一部が、ゲート絶縁層２０の下方に誘起されるチャネル領域が形成される半導体層１０の表面からみて上方向に形成されている。そのため、第１の実施の形態の半導体装置と同様の効果を有し、素子面積の増大を抑制しつつも、広い面積を有する電界緩和領域２８を設けることができる。さらに、第２の実施の形態の半導体装置では、ゲート電極２２の側面のみならず上面の一部を覆うように電界緩和領域が形成されているために、より広い面積の電界緩和領域２８を有することができる。その結果、より耐圧の向上が図られた半導体装置を提供することができる。
【００４４】
２．２．半導体装置の製造方法
次に、第２の実施の形態にかかる半導体装置の製造方法について図８〜１２を参照しながら説明する。図８〜１２は、第２の実施の形態にかかる半導体装置の製造工程を模式的に示す断面図である。なお、第１の実施の形態と同様にすることができる点については、詳細な説明は省略し、また、共通の図面を用いて説明する。
【００４５】
（１）まず、第１の実施の形態と同様にして、図２に参照されるように、絶縁層８の上に半導体層１０を形成する。ついで、半導体層１０の上にゲート絶縁層２０を形成する。ゲート絶縁層２０の形成方法は、第１の実施の形態と同様にすることができる。
【００４６】
（２）次に、図８に示すように、ゲート絶縁層２０の上に、ゲート電極２２を形成する。第２の実施の形態では、ゲート電極２２は、その高さが均一な形状ではなく、その上面に凹凸がある形状になっていてもよい。本実施の形態では、Ｌ字型のゲート電極２２を形成する場合を例として説明する。ゲート電極２２の形成は、たとえば、以下のようにして行うことができる。まず、ゲート絶縁層２０の上に導電層（図示）を形成し、導電層をパターニングする。導電層の膜厚は、形成されるゲート電極２２のうちもっとも膜厚の大きい部分の膜厚になるように形成する。導電層のパターニングは、公知のリソグラフィおよびエッチング技術により行うことができる。その後、ゲート電極２２のパターニングに用いたマスク層（図示せず）と比して小さいマスク層（図示せず）を、パターニングされた導電層の一部を覆うように形成する。そのマスク層を用いて、露出している導電層が薄膜化されるように導電層のエッチングを行う。これにより、その上面の高さが均一でないゲート電極２２を形成することができる。ゲート電極２２の材質としては、多結晶シリコン層を用いることが好ましい。
【００４７】
（３）次に、図９に示すように、ゲート電極２２をマスクとして半導体層１０に不純物を導入する。これにより、半導体層１０の一方の側方には、電界緩和領域２８の一部となる低濃度不純物領域２８ａが形成される。この工程は、第１の実施の形態の工程（２）と同様にして行うことができる。
【００４８】
（４）次に、図１０に示すように、ゲート電極２２のうち膜厚の小さい領域側の側面と、膜厚が小さい領域のゲート電極２２の上面に、半導体層１２を形成する。半導体層１２は、次のようにして形成することができる。
【００４９】
まず、後の工程でソース領域となる領域を少なくとも覆うマスク層（図示せず）を形成する。その後、エピタキシャル成長法により、露出している半導体層１０の上に半導体層（図示せず）を形成する。その後、必要に応じて、半導体層の上面がゲート電極２２の最上の高さとほぼ同一になるまで除去する。これにより、図１０に示すような半導体層１２を形成することができる。
【００５０】
（５）次に、図１１に示すように、半導体層１２に不純物を導入し、低濃度不純物領域２８ｂを形成する。これにより、先の工程（３）で半導体層１０に形成された低濃度不純物領域２８ａと、半導体層１２に形成された低濃度不純物領域２８ｂとからなる電界緩和領域２８を形成することができる。
【００５１】
この不純物の導入は、半導体層１２の膜厚が均一でないことを考慮して、複数回に分けて行うことが好ましい。たとえば、本実施の形態の半導体装置の製造方法の場合には、以下のような態様をとることができる。ゲート電極２２の上に形成された半導体層１２の上に開口を有するマスク層（図示せず）を形成し、所定の導電型の不純物を導入する。ついで、このマスク層を除去した後に、半導体層１０の上に形成された堆積半導体層１２の上に開口を有するマスク層を形成し、所定の導電型の不純物を導入する。不純物の注入は、たとえば、イオン注入法により行うことができる。このとき、半導体層１２の全領域にわたって、不純物の濃度が均一となるように、注入エネルギーや注入量を制御して行う。電界緩和領域２８の形成では、不純物を導入した後に、必要に応じて熱処理などの拡散処理を施してもよい。
【００５２】
（６）次に、ソース領域２６ａを半導体層１０に、ドレイン領域２６ｂを半導体層１２に形成する。この工程では、図１２に示すように、電界緩和領域２８の上方を覆うようにマスク層Ｍ２を形成した後に半導体層１０および半導体層１２に所定の導電型の不純物を導入する。不純物の導入は、たとえば、イオン注入法により行うことができ、不純物を導入した後に必要に応じて熱処理などの拡散処理を施してもよい。
【００５３】
以上の工程により、第２の実施の形態にかかる半導体装置を製造することができる。
【００５４】
第２の実施の形態の半導体装置の製造方法によれば、ゲート電極２２の一方の側面に隣接し、ゲート電極２２の上面の一部を覆う半導体層１２を形成し、この半導体層１２に不純物が導入されて電界緩和領域２８の一部が形成される。そのため、ゲート絶縁層２０下に誘起されるチャネル領域とは異なる方向に電界緩和領域２８が形成された半導体装置を製造することができる。また、第１の実施の形態の半導体装置と比してより面積の広い電界緩和領域２８を形成することができる。そのためチャネル領域とドレイン領域２６ｂとの距離を長くすることができる。本実施の形態の半導体装置の製造方法によれば、素子面積を大きくすることなくさらなる耐圧の向上した半導体装置を製造することができる。
【００５５】
（変形例）
次に、第２の実施の形態の半導体装置の変形例について図１３を参照しながら説明する。変形例にかかる半導体装置では、ゲート電極２２と電界緩和領域２８との間に絶縁層３０が設けられている例である。本変形例は、第１の実施の形態の変形例と同様の効果を有し、ゲート電極２２の側面方向に対して、ゲート電極２２はフィールドプレートの役割を果たし、電界緩和領域２８の電界を緩和することができる。そのため、より耐圧の向上が図られた半導体装置を提供することができる。
【００５６】
本変形例にかかる半導体装置は、工程（２）でゲート電極２２を形成した後に、たとえば熱酸化法を用いてゲート電極２２の側面および上面に絶縁層３０を形成する工程を行うことで、形成することができる。
【００５７】
なお、本発明は、上述の実施の形態に限定されず、本発明の要旨の範囲内で変形することが可能である。たとえば、上述の実施の形態では、半導体層１０として、島状のＳＯＩ層を用いた場合を例として説明したが、これに限定されない。半導体層として、バルク状の半導体層を用いた場合にも適用することができる。この場合、半導体層１０というのは、素子分離領域により素子形成領域が確定された半導体層をさすこととなる。また、本実施の形態では、半導体層１０の上に半導体層１２を形成することで、膜厚の異なる領域を有する半導体層（本実施の形態では、逆Ｌ字型の形状の半導体層である）を形成しているが、あらかじめ、膜厚が異なる領域を有する半導体層をパターニングや、選択的なエピタキシャル成長法を用いて形成した後に、ゲート絶縁層やゲート電極の形成などを行ってもよい。このように、あらかじめ膜厚が異なる領域を有する半導体層（たとえば、逆Ｌ字形状の半導体層）を用いる場合には、電界緩和領域２８を形成する際に、斜めイオン注入法を用いることで、良好に電界緩和領域を形成することができる。上述の実施の形態においても、電界緩和領域２８の形成時に斜めイオン注入法を用いて行なってもよい。斜めイオン注入法を用いると、半導体層１２の上方から打ち込む場合と比して、均一に不純物を注入することができるという利点がある。
【図面の簡単な説明】
【００５８】
【図１】第１の実施の形態の半導体装置を模式的に示す断面図。
【図２】第１の実施の形態にかかる製造工程を模式的に示す断面図。
【図３】第１の実施の形態にかかる製造工程を模式的に示す断面図。
【図４】第１の実施の形態にかかる製造工程を模式的に示す断面図。
【図５】第１の実施の形態にかかる製造工程を模式的に示す断面図。
【図６】第１の実施の形態の変形例にかかる半導体装置を模式的に示す断面図。
【図７】第２の実施の形態の半導体装置を模式的に示す断面図。
【図８】第２の実施の形態にかかる製造工程を模式的に示す断面図。
【図９】第２の実施の形態にかかる製造工程を模式的に示す断面図。
【図１０】第２の実施の形態にかかる製造工程を模式的に示す断面図。
【図１１】第２の実施の形態にかかる製造工程を模式的に示す断面図。
【図１２】第２の実施の形態にかかる製造工程を模式的に示す断面図。
【図１３】第２の実施の形態の変形例にかかる半導体装置を模式的に示す断面図。
【符号の説明】
【００５９】
半導体層１０、１２、  ゲート絶縁層２０、ゲート電極２２、電界緩和領域２８、  ソース領域２６ａ  、ドレイン領域２６ｂ、  絶縁層３０
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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