(57)【要約】      （修正有）【課題】単位容量素子アレイの小型化。高精度化。【解決手段】半導体装置は、複数の単位容量素子Ｃｕで構成される容量素子群Ｃ４〜Ｃ６を有する半導体装置において、容量素子群の上部電極７の全体の外周に、容量素子群の各単位容量素子の下部電極の取り出し電極８を配設しており、容量素子群には所定の容量素子が接続可能であり、所定の容量素子は、少なくとも容量素子群の寄生容量の影響を除去すべく、容量値が設定されてなる。また、所定の容量素子は容量素子群で構成されることができる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
複数の単位容量素子で構成される容量素子群を有する半導体装置において、
前記単位容量素子の容量値は、前記容量素子群の目標容量値と、当該容量素子群を構成する複数の前記単位容量素子による合成容量値との誤差をより小さくすべく、設定されてなることを特徴とする半導体装置。
【請求項２】
前記容量素子群は複数形成されてなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
複数の前記容量素子群について、前記誤差がより小さい前記容量値を有する前記単位容量素子を共通に用いてなることを特徴とする請求項２に記載の半導体装置。
【請求項４】
いくつかの前記容量素子群は、それぞれ個別に、前記誤差がより小さい固有の前記容量値を有する前記単位容量素子で構成されており、
前記いくつかの前記容量素子群以外の前記容量素子群を構成する前記単位容量素子は、当該いくつかの前記容量素子群を構成する前記単位容量素子のうちのいずれかと同等の単位容量素子であることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記容量素子群の上部電極の全体の外周に、当該容量素子群の前記各単位容量素子の下部電極の取り出し電極を配設してなることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記容量素子群の上部電極の全体と前記取り出し電極との間に、前記単位容量素子の存在しない空き領域が存在する場合、前記空き領域にダミー素子を配設してなることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記単位容量素子の数が前記各容量素子群毎に異なる場合には、前記単位容量素子の数のより多い前記容量素子群が、前記単位容量素子の数のより少ない前記容量素子群の外周に配設してなることを特徴とする請求項２乃至６のいずれかに記載の半導体装置。
【請求項８】
前記取り出し電極は、前記単位容量素子すべての前記取り出し電極を一体化してなることを特徴とする請求項５乃至７のいずれかに記載の半導体装置。
【請求項９】
前記各単位容量素子は格子状に配置され、前記各容量素子群における互いに隣接する前記各単位容量素子の前記上部電極は、相互に結合されてなることを特徴とする請求項１乃至９のいずれかに記載の半導体装置。
【請求項１０】
請求項１乃至９のいずれかに記載の半導体装置を用いた分圧回路であって、前記容量素子群を構成要素とする分圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置、及び分圧回路に関する。
【０００２】
【従来の技術】
複数の容量素子を組み込んだ半導体装置が知られている。このような半導体装置は、例えばバイポーラ型集積回路で構成される（例えば、特許文献１参照。）。このバイポーラ型集積回路に用いられる単位容量素子の断面構造の一例を図９に示す。図９に示すように、単位容量素子Ｃｙは、Ｐ型の半導体基板１、Ｐ型の分離領域２、分離領域２で囲まれたＮ型層からなる島領域３、島領域３の表面に形成されたＮ型の下部電極領域４、酸化膜５、シリコン窒化膜等の誘電体薄膜６、アルミの上部電極７、及び下部電極の取り出し電極８で構成される。その容量値は、誘電体薄膜６が下部電極４の表面に接している面積で概略決定される。この面積は、下部電極４を被覆する酸化膜５を除去した開口部５ａの面積に等しくなる。
【０００３】
図１０の平面図に示すように、このような単位容量素子Ｃｙを並列接続することで、容量素子群Ｃａ，Ｃｂを構成する。容量比が５：１５（１：３）であれば、単位容量素子Ｃｙを５個並べて容量素子Ｃａとする一方、単位容量素子Ｃｙを１５個並べて容量素子Ｃｂとする。そして、各単位容量素子Ｃｙは、容量素子群Ｃａ，Ｃｂ毎に、接続電極１１で共通電極１２，１３に接続されている。
【０００４】
各容量素子群Ｃａ，Ｃｂを構成する容量素子Ｃｙは、上部電極７に接続される電極配線１１によって並列に接続されている。電極配線は、例えば３層アルミ配線とすると、第３層目の配線層、つまり最も上層に位置する配線層で形成されている。各単位容量素子Ｃｙの下部電極４は接地電位ＧＮＤに接続されている。
【０００５】
【特許文献１】特開平１１−３１２７８４号公報
【０００６】
【発明が解決しようとする課題】
前述したような容量素子群Ｃａ，Ｃｂを構成するに際し、単位容量素子Ｃｙの設計や、そのレイアウトパターンが問題となる。すなわち、半導体装置に対する小型化及び高精度化の要請から、容量素子群について、できるだけ小さい単位容量素子を用いて、高精度な容量値や容量比を得る必要がある。
【０００７】
しかしながら、一般的に、小面積化のため単位容量素子Ｃｙの容量値を小さくするほど、全体の容量値や容量比の精度が悪くなる。そこで、これらの精度を落とさず小面積化を図ることが要求される。
【０００８】
ところが、従来の単位容量素子Ｃｙの設計や、前述した図１０に示すようなレイアウト方式では、高精度な容量値や容量比を得たり、小型化を図るには不向きであった。すなわち、小型化を図るべく、単純に単位容量素子Ｃｙを小さくすると、容量素子群全体の容量値が所望の値から外れて誤差が大きくなってしまうのである。
【０００９】
また、各容量素子群Ｃａ，Ｃｂにおいて、共通電極１２，１３に接続するための接続電極１１の引き回しが各単位容量素子Ｃｙ毎に必要なり、それだけ小型化が阻害される。この点は、取り出し電極８を共通電極に接続すべく、接続電極１１を引き回した場合も同様である。
【００１０】
さらに、複数の容量素子群Ｃａ，Ｃｂが同一の集積回路上に配置されている。このため、これら容量素子群毎に、それぞれの接続電極１１や、個別の共通電極１２，１３が配置されることになり、それだけ小型化が阻害される。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置は、複数の単位容量素子で構成される容量素子群を有する半導体装置において、前記単位容量素子の容量値は、前記容量素子群の目標容量値と、当該容量素子群を構成する複数の前記単位容量素子による合成容量値との誤差をより小さくすべく、設定されてなることとする。
したがって、目標容量値との誤差をできる限り最小化できる単位容量素子を設定できる。よって、高精度の容量素子群が得られる。
【００１２】
また、前記容量素子群は複数形成されてなることとできる。
【００１３】
さらに、容量素子群を複数備えた場合でも、各容量素子群毎に、目標容量値との誤差をできる限り最小化できる単位容量素子を設定できる。よって、高精度の容量素子群が得られる。
【００１４】
さらにまた、複数の前記容量素子群について、前記誤差がより小さい前記容量値を有する前記単位容量素子を共通に用いてなることとできる。よって、容量素子群すべてに共通の単位容量素子を選定する方が、加工の容易化が図れ、製造バラツキによる容量バラツキも出来る限り低減できる。以て、製造プロセスの簡易化が図れるとともに、容量比精度が向上する。
【００１５】
また、いくつかの前記容量素子群は、それぞれ個別に、前記誤差がより小さい固有の前記容量値を有する前記単位容量素子で構成されており、前記いくつかの前記容量素子群以外の前記容量素子群を構成する前記単位容量素子は、当該いくつかの前記容量素子群を構成する前記単位容量素子のうちのいずれかと同等の単位容量素子であることとできる。
よって、各容量素子群毎に個別に、単位容量素子の容量値を設定する場合に比し、製造バラツキによる容量バラツキを小さくできる。
【００１６】
さらに、複数の単位容量素子で構成される容量素子群を有する半導体装置において、前記容量素子群の上部電極の全体の外周に、当該容量素子群の前記各単位容量素子の下部電極の取り出し電極を配設することとできる。
したがって、各単位容量素子毎に取り出し電極の引き回しの必要がなく、容量素子群の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなる結果、加工精度が向上する。以て、容量比精度が向上する。また、前記取り出し電極は、前記容量素子群の前記上部電極の全体を囲むように、配設されてなる。よって、容量素子群の小面積化がより一層図れる。さらに、取り出し電極は、上部電極の全体を囲むように配設されているため、取り出し電極に対する外部回路等との接続が容易となる。さらにまた、容量素子群が複数ある場合には、各容量素子群毎に取り出し電極を配設しなくて済み、複数の各容量素子群の全体の小面積化が図れる。よって、複数の容量素子群を備えた半導体装置の小型化が図れる。
【００１７】
また、前記容量素子群の前記上部電極の全体と前記取り出し電極との間に、前記単位容量素子の存在しない空き領域が存在する場合、前記空き領域にダミー素子を配設してなることとする。よって、空き領域に何も存在しないことによる段差の発生が防止でき、加工がしやすくなり、加工精度が上がる。以て、容量比が向上する。
【００１８】
さらにまた、前記単位容量素子の数が前記各容量素子群毎に異なる場合には、前記単位容量素子の数のより多い前記容量素子群が、前記単位容量素子の数のより少ない前記容量素子群の外周に配設してなることとできる。よって、無駄な空きスペースをできるだけなくし、全体の小型化が図れる。
【００１９】
また、前記取り出し電極は、前記単位容量素子すべての前記取り出し電極を一体化してなることできる。よって、各単位容量素子毎に取り出し電極の引き回しの必要がなく、容量素子群の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなる結果、加工精度が向上する。以て、容量比精度が向上する。
【００２０】
さらに、前記各単位容量素子は格子状に配置され、前記各容量素子群における互いに隣接する前記各単位容量素子の前記上部電極は、相互に結合されてなることとできる。よって、各単位容量素子毎に上部電極を外部へ引き出す配線パターンを形成せずに済み、高密度で単位容量素子を実装でき、より一層、容量素子群の小面積化が図れる。したがって、より一層、半導体装置の小型化が図れる。また、各単位容量素子は格子状に配置されていることで、加工精度が上がり、以て容量比精度が向上する。
【００２１】
本発明に係る分圧回路は、前記半導体装置を用いたのであって、前記容量素子群を構成要素とする。
【００２２】
【発明の実施の形態】
＝＝＝単位容量素子のレイアウト＝＝＝
本実施の形態の一例を示す図１乃至図８において、前述した図９の断面図に示す従来の部分と同等若しくは共通する部分については、同じ符号を付し、前述した従来の技術における説明にて代用する。例えば、単位容量素子の断面構造については、基本的に図９に示したものと同等である。
【００２３】
図１の平面図に示すように、半導体装置は、ペアの容量素子群Ｃ１，Ｃ２を有する。図中波線で画された左側が容量素子群Ｃ１の領域であり、その右側が容量素子群Ｃ２の領域である。また、波線の上部が途中で二手に分かれて囲まれた領域には、後述するダミー素子Ｄ１，Ｄ２が配置されている。
【００２４】
各容量素子群Ｃ１，Ｃ２は、同一の単位容量素子Ｃｕが数多く配置されることで構成される。そして、全ての単位容量素子Ｃｕの上部電極７の全体の外周に、容量素子群Ｃ１，Ｃ２の各単位容量素子Ｃｕの下部電極の取り出し電極８を配設してなる。
【００２５】
したがって、前述した図１０に示す従来のレイアウト方式のような場合に比べ、各単位容量素子Ｃｕ毎に取り出し電極８の引き回しの必要がなく、容量素子群Ｃ１，Ｃ２の小面積化が図れて半導体装置を小型化できるとともに、加工がしやすくなる結果、加工精度が向上する。以て、容量比精度が向上する。
【００２６】
特に、取り出し電極８は、容量素子群Ｃ１，Ｃ２の上部電極７の全体を囲むように、帯状に配設されている。このことで、各容量素子群Ｃ１，Ｃ２毎に、それぞれ取り出し電極８を配設せずに済み、容量素子群Ｃ１，Ｃ２の小面積化がより一層図れる。また、取り出し電極８は、上部電極７の全体を囲むように配設されているため、取り出し電極８に対する外部回路等との接続が容易となる。
【００２７】
但し、容量素子群Ｃ１，Ｃ２の上部電極の外部接続用端子Ｔ１，Ｔ２と交差する部分の取り出し電極８については、その一部を切り欠くことでスペースを空けている。このことで、外部接続用端子Ｔ１，Ｔ２が取り出し電極８と重なることなく取り出せる状態となっている。しかしながら、取り出し電極８が表面上、切り欠かれていても、単位容量素子Ｃ１，Ｃ２すべての下部電極が互いに接続されていることには変わりない。
【００２８】
また、単位容量素子Ｃｕは格子状若しくはアレイ状に配置され、各容量素子群Ｃ１，Ｃ２において、互いに隣接する各単位容量素子Ｃｕの上部電極７は相互に結合されている。よって、各単位容量素子Ｃｕ毎に上部電極７を外部へ引き出す配線パターンを形成せずに済み、高密度で多くの単位容量素子Ｃｕを実装できるとともに、より一層、容量素子群Ｃ１，Ｃ２の小面積化が図れる。よって、より一層、半導体装置の小型化が図れる。また、各単位容量素子は格子状に配置されていることで、加工が容易となり精度が上がるため、容量比精度が向上する。
【００２９】
さらに、容量素子群Ｃ１，Ｃ２と取り出し電極８との間に生じた空き領域にはダミーの容量素子を配置する。このことで、空き領域に何も存在しないことによる段差の発生が防止でき、加工がしやすくなり、加工精度が上がる。以て、容量比が向上する。
【００３０】
＝＝＝単位容量素子の容量値の設定＝＝＝
前述した容量素子群Ｃ１，Ｃ２を構成する単位容量素子Ｃｕの容量値（基準容量）の設定について、説明する。ここで、容量素子群Ｃ１の目標容量値を４．４３ｐＦとし、容量素子群Ｃ２の目標容量値を３．１０ｐＦとする。まず、各容量素子群Ｃ１，Ｃ２の各目標容量値毎に、その目標容量値にできるだけ等しくなるよう、それぞれ固有の単位容量素子Ｃｕの容量値を設定する。
【００３１】
例えば、容量素子群Ｃ１の目標容量値４．４３ｐＦを実現する単位容量素子Ｃｕの値を選定すべく、図３の図表に示すデータ群に示すように、多数の単位容量素子Ｃｕの容量値でもって、目標容量値との誤差を計測した。容量素子群Ｃ１の目標容量値４．４３ｐＦについて、図３の合成容量値の実測データ（右側から二列目）及び目標容量値との誤差（右端の列）を参照する。すると、下から三行目の４．４２８２２５ｐＦの実測値及び−０．０４００６８％の誤差となる０．０９８４０５ｐＦ（左側から三列目）の容量値を有する単位容量素子Ｃｕが、誤差を最小化できる。
【００３２】
すなわち、容量素子群Ｃ１の目標容量値４．４３ｐＦを実現する単位容量素子Ｃｕとしては、０．０９８４０５ｐＦの容量値を有するものが適切となる。この０．０９８４０５ｐＦを実現する単位容量素子Ｃｕの形状としては、例えば図３の左側から１列目及び２列目の欄に示すように、平面矩形であって、幅（Ｗ，右端の列）が９．１μｍであって、長さ（Ｌ，右側から二列目）が６．７μｍである。
【００３３】
同様に、容量素子群Ｃ２の目標容量値３．１０ｐＦを実現する単位容量素子Ｃｕの値を選定すべく、図３の図表に示すデータ群に示すように、多数の単位容量素子Ｃｕの容量値でもって、目標容量値との誤差を計測した。容量素子群Ｃ２の目標容量値３．１０ｐＦについて、図３の合成容量値の実測データ（右側から四列目）及び目標容量値との誤差（右側から三列目）を参照する。すると、上から六行目の３．１００７７５ｐＦの実測値及び０．０２５％の誤差となる０．１０００２５ｐＦ（左側から三列目）の容量値を有する単位容量素子Ｃｕが、誤差を最小化できる。
【００３４】
すなわち、容量素子群Ｃ２の目標容量値３．１０ｐＦを実現する単位容量素子Ｃｕとしては、０．１０００２５ｐＦの容量値を有するものが適切となる。この０．１０００２５ｐＦを実現する単位容量素子Ｃｕの形状としては、例えば図３の左側から１列目及び２列目の欄に示すように、平面矩形であって、幅（Ｗ，右端の列）が８．５μｍであって、長さ（Ｌ，右側二列目）が７．３μｍである。
【００３５】
このように、容量素子群Ｃ１と２容量素子群Ｃ２とをそれぞれ別個独立に集積化するのであれば、前述したように、個別に最適な単位容量素子Ｃｕを設定すればよい。
【００３６】
しかしながら、図１に示すように、容量素子群Ｃ１及び容量素子群Ｃ２の双方を一つの半導体装置として集積化する場合、各容量素子群毎に個別に、単位容量素の容量値を設定すると、製造バラツキによる容量バラツキが大きくなる。加えて、設計時に設定可能な容量値は有限である点も鑑みると、容量素子群Ｃ１，Ｃ２双方に共通の単位容量素子Ｃｕを選定する方が、加工の容易化が図れ、製造バラツキによる容量バラツキも出来る限り低減できる。以て、製造プロセスの簡易化が図れるとともに、容量比精度が向上する。
【００３７】
そこで、容量素子群Ｃ１，Ｃ２双方に共通の単位容量素子Ｃｕを選定するにあたり、図３の図表を参照すると、容量素子群Ｃ１，Ｃ２双方において誤差の小さい０．１００３２５ｐＦ（上から三行目）の容量値を有する単位容量素子Ｃｕが適当とされた。この０．１００３２５ｐＦを実現する単位容量素子Ｃｕの形状としては、例えば図３の三行目において左側から１列目及び２列目の欄に示すように、平面矩形であって、幅（Ｗ，右端の列）が８．３μｍであって、長さ（Ｌ，右側二列目）が７．５μｍである。
【００３８】
＝＝＝他の実施形態＝＝＝
他の実施形態に係る半導体装置のレイアウトパターンを図２の平面図に示す。図１を参照して前述した半導体装置と共通する部分は、単位容量素子の容量値設定に関する事項も含め、重複するため、相違する部分を中心に説明する。
【００３９】
図２の平面図に示す半導体装置は、三つの容量素子群Ｃ４，Ｃ５，Ｃ６を有する。下段側に、波線で囲まれた二つの領域のうち、左側には容量素子群Ｃ４が配設され、右側には容量素子群Ｃ５が配設される。そして、残りの大きな領域に、容量素子群Ｃ６が配設される。
【００４０】
容量素子群Ｃ５と二つの容量素子群Ｃ４，Ｃ６とでは、互いに異なる大きさ（容量）の単位容量素子を用いている。容量素子群Ｃ５は、比較的大きいサイズの同一の単位容量素子Ｃｕ２が配置されることで構成される。容量素子群Ｃ４，Ｃ６は、比較的小さいサイズの同一の単位容量素子Ｃｕ２が配置されることで構成される。
【００４１】
そして、三つの容量素子群Ｃ４，Ｃ５，Ｃ６全ての単位容量素子Ｃｕ１，Ｃｕ２の上部電極７の全体の外周に、容量素子群Ｃ４，Ｃ５，Ｃ６全ての各単位容量素子Ｃｕの下部電極の取り出し電極８を配設してなる。
【００４２】
また、レイアウトパターンの特徴的な工夫として、単位容量素子Ｃｕの数が各容量素子群Ｃ４，Ｃ５，Ｃ６毎に異なる場合には、単位容量素子の数の多い方の容量素子群Ｃ６でもって、単位容量素子Ｃｕの数の少ない方の容量素子群Ｃ４，Ｃ５の外周に配設させる。つまり、各容量素子群Ｃ４，Ｃ５の単位容量素子Ｃｕの数はそれぞれ４個であるのに対し、容量素子群Ｃ６の単位容量素子Ｃｕの数はその１０倍以上である。
【００４３】
仮に、これら単位容量素子Ｃｕの数が異なる容量素子群Ｃ４，Ｃ５，Ｃ６を配置するに際し、容量素子群Ｃ６を矩形状にし、もともと矩形の容量素子群Ｃ４，Ｃ６と無造作に並べれば、無駄な空きスペースが生じ、全体の小型化が阻害される。そこで、例えば、単位容量素子Ｃｕの数の少ない方の容量素子群Ｃ４，Ｃ５を隣接配置し、これら容量素子群Ｃ４，Ｃ５を単位容量素子Ｃｕの数が多い容量素子群Ｃ６でもって囲むようなレイアウトとすれば、図２の通り、無駄な空きスペースがなく、全体の小型化を図れる。
【００４４】
本形態の単位容量素子の容量値（基準容量）の設定について、基本的な事項は前述した図１のレイアウトパターンの半導体装置の場合と同様であり、相違する部分を中心に説明する。
【００４５】
先ず、二つの容量素子群Ｃ５，Ｃ６それぞれについて、個別に、誤差がより小さい固有の容量値を有する単位容量素子Ｃｕを選定する。容量素子群Ｃ５の目標容量値０．４３０ｐＦを実現する単位容量素子Ｃｕの値を選定すべく、図４の図表に示すデータ群に示すように、いくつかの単位容量素子Ｃｕの容量値でもって、目標容量値との誤差を計測した。容量素子群Ｃ５の目標容量値０．４３０ｐＦについて、図４の合成容量値の実測データ（右側から二列目）及び目標容量値との誤差（右端）を参照する。すると、最下段の０．４３１９２ｐＦの実測値及び０．４４６５１１６％の誤差となる０．１０７９８ｐＦ（左側から三列目）の容量値を有する単位容量素子Ｃｕが誤差を最小化できる。
【００４６】
すなわち、容量素子群Ｃ２の目標容量値０．４３０ｐＦを実現する単位容量素子Ｃｕとしては、０．１０７９８ｐＦの容量値を有するものが適切となる。この０．１０７９８ｐＦを実現する単位容量素子Ｃｕの形状としては、例えば図４の左側から１列目及び２列目の欄に示すように、平面矩形であって、幅（Ｗ，右端の列）が８．０μｍであって、長さ（Ｌ，右側二列目）が８．４μｍである。
【００４７】
容量素子群Ｃ６の目標容量値０．４１９ｐＦを実現する単位容量素子Ｃｕの値を選定すべく、図４の図表に示すデータ群に示すように、いくつかの単位容量素子Ｃｕの容量値でもって、目標容量値との誤差を計測した。容量素子群Ｃ６の目標容量値０．４１９ｐＦについて、図４の合成容量値の実測データ（左側から四列目）及び目標容量値との誤差（左側から五列目）を参照する。すると、上から二行目の０．４１７０６ｐＦの実測値及び−０．４６３００７％の誤差となる０．１０４２６５ｐＦ（左側から三列目）の容量値を有する単位容量素子Ｃｕが誤差を最小化できる。
【００４８】
すなわち、容量素子群Ｃ６の目標容量値０．４１９ｐＦを実現する単位容量素子Ｃｕとしては、０．１０４２６５ｐＦの容量値を有するものが適切となる。この０．１０４２６５ｐＦを実現する単位容量素子Ｃｕの形状としては、例えば図３の左側から１列目及び２列目の欄に示すように、平面矩形であって、幅（Ｗ，右端の列）が８．０μｍであって、長さ（Ｌ，右側二列目）が８．１μｍである。
【００４９】
図２に示す半導体装置において、残りの容量素子群Ｃ４の目標容量値５．０１７ｐＦを実現する単位容量素子Ｃｕの値を選定するにあたり、前述した容量素子群Ｃ５あるいは容量素子群Ｃ６を構成する単位容量素子のうちいずれかと同等のものを採用する。このことで、各容量素子群毎に個別に、単位容量素子の容量値を設定する場合に比し、製造バラツキによる容量バラツキを小さくできる。図５の図表に示すデータ群に示すように、容量素子群Ｃ５，Ｃ６を構成する単位容量素子（８．０μｍ＊８．４μｍ及び８．０μｍ＊８．１μｍ）を含めたいくつかの単位容量素子Ｃｕの容量値でもって、目標容量値との誤差を計測した。容量素子群Ｃ４の目標容量値５．０１７ｐＦについて、図５の合成容量値の実測データ（左側から三列目）及び目標容量値との誤差（左側から二列目）を参照する。すると、上から二行目の８．０μｍ＊８．１μｍの単位容量素子Ｃｕ、すなわち、容量素子群Ｃ６を構成する単位容量素子Ｃｕと同一のものが−０．２４４７６７８％の誤差となり、一方の容量素子群Ｃ５を構成する最下段の８．０μｍ＊８．４μｍの単位容量素子Ｃｕと同一の誤差−０．９９５０１６９％より小さい。したがって、容量素子群Ｃ６を構成する単位容量素子Ｃｕと同一のものを容量素子群Ｃ４を構成する単位容量素子Ｃｕとして採用することが適切である。
【００５０】
なお、後述する図７の分圧回路で用いられる容量Ｃ３（２．６０７ｐＦ）を容量素子群で構成する場合でも、図５の図表に示すデータ群に示すように、容量素子群Ｃ４の場合と同様、容量素子群Ｃ５のもの（８．０μｍ＊８．４μｍ）に比べ誤差が小さい、容量素子群Ｃ６を構成する８．０μｍ＊８．１μｍの単位容量素子Ｃｕを採用することが適切である。すなわち、容量Ｃ３（２．６０７ｐＦ）を容量素子群で構成するにあたり、図７の分圧回路中における他の容量素子群Ｃ４乃至Ｃ６と同じ製造プロセスで加工する場合、他の二つの容量素子群Ｃ４，Ｃ６と同一の単位容量素子を採用すれば、製造バラツキによる容量バラツキを小さくできる。
【００５１】
＝＝＝特定用途の回路への応用例＝＝＝
図１を参照して説明した半導体装置は、例えば図６に示すような０．１Ｖ単位の精度に対応できる各分圧回路に用いられる。左側の分圧回路は、２．０Ｖの設定電圧をＳＯＬＡＲ端子で検出し、右側の分圧回路は、２．９Ｖの設定電圧をＥＰＲ端子で検出する。各分圧回路で用いられる容量Ｃ１は、図１の半導体装置における容量素子群Ｃ１で構成される。また、各分圧回路で用いられる容量Ｃ２は、図１の半導体装置における容量素子群Ｃ２で構成される。
【００５２】
図６の左側の分圧回路では、一端が接地された容量Ｃ０，Ｃ２の並列回路に対し、容量Ｃ１が直列接続されている。この並列回路と容量Ｃ１との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００５３】
一方、図６の右側の分圧回路では、一端が接地された容量Ｃ０，Ｃ１の並列回路に対し、容量Ｃ２が直列接続されている。この並列回路と容量Ｃ２との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００５４】
両分圧回路とも、各容量Ｃ０，Ｃ１，Ｃ２について、所定の容量比が設定されている。その結果、入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧について、各設定電圧２．０Ｖ，２．９Ｖを基準とし、三つの容量の接続点たるＣＯＭＰ入力端子から共通の０．９Ｖを基準とする電圧が得られる。すなわち、入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧が、各設定電圧２．０Ｖ，２．９Ｖを中心に上下に変化すれば、ＣＯＭＰ入力端子の電圧は、共通の０．９Ｖを中心として上下に変化する。
【００５５】
これらの分圧回路は、例えば電子ノギス等の計測装置の電圧検出回路系の一部として用いることが可能である。すなわち、これらの分圧回路に接続される後段の回路として、図６に示すようなコンパレータＣＭＰを採用できる。すなわち、各分圧回路のＣＯＭＰ入力端子をコンパレータＣＭＰの反転入力に接続する。このコンパレータＣＭＰの非反転入力端子には、比較基準として０．９Ｖの基準電圧Ｖｒｅｆが印加される。この構成により、各分圧回路の入力端子ＳＯＬＡＲ，ＥＰＲに印加される電圧が各設定電圧２．０Ｖ，２．９Ｖを中心に変化した場合、その変化に応じ、共通のコンパレータＣＭＰから正あるいは負の出力が得られる。
【００５６】
次に、図２を参照して説明したレイアウトパターンの半導体装置は、例えば図７に示すような０．１Ｖ単位の精度に対応できる各分圧回路に用いられる。左側の分圧回路は、１．３Ｖの設定電圧をＶＤＤ端子で検出し、中央の分圧回路は、１．４Ｖの設定電圧をＶＤＤ端子で検出し、右側の分圧回路は、１．５Ｖの設定電圧をＶＤＤ端子で検出する。各分圧回路で用いられる容量Ｃ４は、図２の半導体装置における容量素子群Ｃ４で構成される。また、各分圧回路で用いられる容量Ｃ５は、図２の半導体装置における容量素子群Ｃ５で構成される。さらに、各分圧回路で用いられる容量Ｃ６は、図２の半導体装置における容量素子群Ｃ６で構成される。
【００５７】
図７の左側の分圧回路では、一端が接地された容量Ｃ３に対し、容量Ｃ４，Ｃ５，Ｃ６の並列回路が直列に接続されている。この並列回路と容量Ｃ３との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
また、図７の中央の分圧回路では、一端が接地された容量Ｃ６，Ｃ３の並列回路に対し、容量Ｃ４，Ｃ５の並列回路が直列接続されている。これら並列回路の接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
さらに、図７の右側の分圧回路では、一端が接地された容量Ｃ６，Ｃ５，Ｃ３の並列回路に対し、容量Ｃ４が直列接続されている。この並列回路と容量Ｃ４との接続点は、ＣＯＭＰ入力端子とし、後段の回路に接続される。
【００５８】
これら三つの分圧回路とも、各容量Ｃ３乃至Ｃ６について、所定の容量比が設定されている。その結果、各入力端子ＶＤＤに印加される電圧について、各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを基準とし、ＣＯＭＰ入力端子から共通の０．９Ｖを基準とする電圧が得られる。すなわち、各入力端子ＶＤＤに印加される電圧が、各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを中心に上下に変化すれば、ＣＯＭＰ入力端子の電圧は、共通の０．９Ｖを中心として上下に変化する。
【００５９】
これらの分圧回路は、例えば電子ノギス等の計測装置の電圧検出回路系の一部として用いることが可能である。すなわち、これらの分圧回路に接続される後段の回路として、図８に示すようなコンパレータＣＭＰを採用できる。すなわち、各分圧回路のＣＯＭＰ入力端子をコンパレータＣＭＰの反転入力に接続する。このコンパレータＣＭＰの非反転入力端子には、比較基準として０．９Ｖの基準電圧Ｖｒｅｆが印加される。この構成により、各分圧回路の入力端子ＶＤＤに印加される電圧が各設定電圧１．３Ｖ，１．４Ｖ，１．５Ｖを中心に変化した場合、その変化に応じ、共通のコンパレータＣＭＰから正あるいは負の出力が得られる。
【００６０】
なお、単位容量素子の断面構造の一例として図９に示すものを挙げたが、これに限らず、様々な形態の断面構造を本発明に適用できる。例えば、図１１に示す断面構造も本発明の実施形態としては望ましい。すなわち、図１１に示すように、単位容量素子の断面構造として、上部電極７の外周に下部電極の取り出し電極８を配置した構成とする。
【００６１】
【発明の効果】
半導体装置を構成する容量素子群について、目標容量値との誤差をできる限り最小化できる単位容量素子を設定できる。よって、高精度の容量素子群が得られる。したがって、容量素子群の高精度化を図りながらも、容量素子群の小面積化が図れて半導体装置を小型化できるとともに、加工が容易となり、加工精度が向上する。以て、容量比精度が向上する。
【００６２】
また、前記容量素子群の前記上部電極の全体と前記取り出し電極との間に、前記単位容量素子の存在しない空き領域が存在する場合、空き領域にダミー素子を配設してなることとできる。よって、空き領域に何も存在しないことによる段差の発生が防止でき、加工がしやすくなり、加工精度が上がる。以て、容量比が向上する。
【００６３】
さらに、前記単位容量素子の数が前記各容量素子群毎に異なる場合には、前記単位容量素子の数のより多い前記容量素子群が、前記単位容量素子の数のより少ない前記容量素子群の外周に配設してなることとできる。よって、無駄な空きスペースをできるだけなくし、全体の小型化が図れる。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る半導体装置の平面図である。
【図２】本発明の他の実施の形態に係る半導体装置の平面図である。
【図３】本発明の一実施の形態に係る容量素子群Ｃ１，Ｃ２を実現するための単位容量素子Ｃｕの容量値及び誤差等のデータを示す図表である。
【図４】本発明の一実施の形態に係る容量素子群Ｃ５，Ｃ６を実現するための単位容量素子Ｃｕの容量値及び誤差等のデータを示す図表である。
【図５】本発明の一実施の形態に係る容量素子群Ｃ３，Ｃ４を実現するための単位容量素子Ｃｕの容量値及び誤差等のデータを示す図表である。
【図６】図１の半導体装置を用いる分圧回路の構成例を示す回路図である。
【図７】図２の半導体装置を用いる分圧回路の構成例を示す回路図である。
【図８】図３及び図４の分圧回路が接続されるコンパレータを示す回路図である。
【図９】従来と本発明に共通しうる単位容量素子の断面構造の一例を示す図である。
【図１０】従来の単位容量素子のレイアウトパターンを示す平面図である。
【図１１】本発明の一実施の形態に係る単位容量素子の断面構造の一例を示す図である。
【符号の説明】
１  半導体基板
２  分離領域
３  島領域
４  下部電極領域
５  酸化膜
６  シリコン窒化膜等の誘電体薄膜
７  アルミの上部電極
８  下部電極４の取り出し電極
Ｃｕ  単位容量素子，
Ｃ１乃至Ｃ６          容量素子群
Ｃｕ，Ｃｕ１，Ｃｕ２  単位容量素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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