(57)【要約】【課題】半導体装置の製造に使用するフォトリソグラフィ工程のマスクの枚数を削減できる技術を提供する。【解決手段】マスクの材質またはマスクに要求される精度に合わせたマルチレイヤーマスクを形成する。例えば１枚のマスクに同一工程のパターンを複数ショット分描画する場合は、位相シフトマスクを用いるａ工程、バイナリマスクを用いるｂ工程、位相シフトマスクを用いるｃ工程およびバイナリマスクを用いるｄ工程の４工程で４枚のマスクを用いるが、マスクの材質に合わせてａ工程で用いるａパターンとｃ工程で用いるｃパターンとを１枚の位相シフトマルチレイヤーマスク５にまとめ、ｂ工程で用いるｂパターンとｄ工程で用いるｄパターンとを１枚のバイナリマルチレイヤーマスク６にまとめることにより、マスクの枚数を４枚から２枚に削減することができる。【選択図】図１
2005128042.tif 000002
【特許請求の範囲】
【請求項１】
マスクに描画されたマスクパターンを露光して半導体ウエハ上のレジスト膜に前記マスクパターンを転写するフォトリソグラフィ工程を有する半導体装置の製造方法であって、
互いにフォトリソグラフィ工程が異なる複数のマスクパターンが、マスクの材質またはマスクに要求される精度に合わせて１枚のマスクに描画されていることを特徴とする半導体装置の製造方法。
【請求項２】
マスクに描画されたマスクパターンを露光して半導体ウエハ上のレジスト膜に前記マスクパターンを転写するフォトリソグラフィ工程を有する半導体装置の製造方法であって、
互いに露光光源が異なる複数のマスクパターンが、１枚のマスクに描画されていることを特徴とする半導体装置の製造方法。
【請求項３】
マスクに描画されたマスクパターンを露光して半導体ウエハ上のレジスト膜に前記マスクパターンを転写するフォトリソグラフィ工程を有する半導体装置の製造方法であって、
互いに製品または品種が異なる複数のマスクパターンが、１枚のマスクに描画されていることを特徴とする半導体装置の製造方法。
【請求項４】
マスクに描画されたマスクパターンを露光して半導体ウエハ上のレジスト膜に前記マスクパターンを転写するフォトリソグラフィ工程を有する半導体装置の製造方法であって、
１枚のマスクに互いにフォトリソグラフィ工程が異なる複数のマスクパターンが描画されており、前記複数のマスクパターンは、各フォトリソグラフィ工程に要求される精度または使用する露光装置の特徴に応じて配置されることを特徴とする半導体装置の製造方法。
【請求項５】
マスクに描画されたマスクパターンを露光して半導体ウエハ上のレジスト膜に前記マスクパターンを転写するフォトリソグラフィ工程を有する半導体装置の製造方法であって、
１枚のマスクに互いにフォトリソグラフィ工程が異なる複数のマスクパターンが描画されており、前記複数のマスクパターンは、露光装置の走査方向に並んで配置されることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造技術に関し、特に、フォトリソグラフィ工程で使用するフォトマスクのマスクパターン（以降、単にパターンと言う）描画および運用法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
フォトリソグラフィ工程には、半導体装置の微細化に対する超解像技術として位相シフト法が採用されている。これは光の波長を変えず、光の位相をマスクにより制御するものであり、パターン間に位相差を導入することで解像限界を延ばすことができる。しかし、位相シフト法では、マスクに要求される精度が高くなり、それと同時にマスクの価格も上昇し、コストにおけるマスクセットの占める割合が大きくなるという課題を有している。
【０００３】
そこで、ＳＯＣ（System On a Chip）、ＡＳＩＣ（Application Specific Integrated Circuit）等の少量多品種製品ではマスクコストを下げるため、１枚のマスクに同一工程のパターンを複数ショット分描画するかわりに、１枚のマスクに複数工程のパターンを描画するマルチレイヤーマスク法が採用されている（特許文献１）。
【０００４】
しかし、マルチレイヤーマスク法は、マスクコストが下がる反面、ウエハ転写時において、露光装置に備わるレンズの収差に起因して他工程とのアライメント精度が悪化する恐れがある。この対策として、マルチレイヤーマスク法に限定はしていないが、露光装置に起因する位置ずれをマスク描画装置に持たせ、マスク描画データに位置ずれ量を付加または削除したものを新たなデータとしてマスクを描画する方法がある（特許文献２）。この方法を用いることにより、マルチレイヤーマスク法でもアライメント精度を向上することができる。
【特許文献１】特開２０００−３５６５９号公報
【特許文献２】特開平１１−３０５４１６号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、マルチレイヤーマスク方法を記載した上記特許文献１では、複数工程のパターンを工程順にレイアウトすることが述べられているが、マスクの種類や精度等については考慮されていない。またパターンの配置方法もマスクを回転させることのみで対応しており、パターン配置に制約があることから、削減できるマスク枚数が制限されて、マスクコストを下げる効果が充分に現れていない。
【０００６】
また、上記特許文献２に記載した方法は、露光装置に起因する位置ずれをマスク描画により補正しており、アライメント精度向上への貢献は大きい。しかし、その運用には、露光装置、照明条件毎に細密かつ膨大な補正データを取得する必要がある。このためマスクデータが膨大となり、マスク作成時間の増加やマスクコストの高騰が懸念される。また露光装置を限定してマスク描画されるため、製造ライン運用上の制約が大きくなり、この方法の実用化は難しいと考えられる。
【０００７】
本発明の目的は、半導体装置の製造に使用するフォトリソグラフィ工程のマスクの枚数を削減できる技術を提供することにある。
【０００８】
また、本発明の他の目的は、フォトリソグラフィ工程にアライメント精度を落とすことなくマルチレイヤーマスク法を用いることのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１１】
本発明による半導体装置の製造方法は、マスクに描画されたマスクパターンを露光して半導体ウエハ上のレジスト膜にマスクパターンを転写するフォトリソグラフィ工程であって、互いにフォトリソグラフィ工程が異なる複数のマスクパターンをマスクの材質またはマスクに要求される精度に合わせて１枚のマスクに描画するものである。
【００１２】
また、本発明による半導体装置の製造方法は、マスクに描画されたマスクパターンを露光して半導体ウエハ上にパターンを形成するフォトリソグラフィ工程であって、１枚のマスクに互いにフォトリソグラフィ工程が異なる複数のマスクパターンを描画し、各フォトリソグラフィ工程に要求される精度または使用する露光装置の特徴に応じて複数のマスクパターンを配置するものである。
【発明の効果】
【００１３】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１４】
マスクの材質またはマスクに要求される精度に合わせたマルチレイヤーマスクを形成する、露光光源が異なるパターンを組み合わせたマルチレイヤーマスクを形成する、あるいは製品または品種に限定せず、複数の製品間または品種間においてマルチレイヤーマスクを形成することにより、マスク上におけるパターン配置の自由度が大きくなり、マスク枚数の削減を図ることができる。
【００１５】
また、各フォトリソグラフィ工程のレンズ使用領域を同じにするまたは露光装置の走査方向にマスク上のパターンを配置することにより、露光装置のレンズの像歪みや収差に起因するウエハに転写されたパターン（以降、転写パターンと言う）の位置ずれが低減できるので、アライメント精度を落とすことなくマルチレイヤーマスク法を用いることができる。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００１７】
（実施の形態１）
まず、第１の方法として、マスクの材質またはマスクに要求される精度に合わせたマルチレイヤーマスクを形成する。例えばレベンソン型位相シフトマスクを用いる工程、ハーフトーン型位相シフトマスクを用いる工程、バイナリマスクを用いる工程毎にマルチレイヤーマスクを形成する。またホール系、ゲート系、配線系といった転写パターンの種類毎にマルチレイヤーマスクを形成してもよい。またマスクに要求される精度（例えば寸法精度、アライメント精度）が同じ工程または近い工程をまとめてマルチレイヤーマスクを形成してもよい。なおレベンソン型位相シフトマスクとは、透過率約０％のクロム（Ｃｒ）パターンがない部分の石英ブランクスを一部削ることで、透過する光の位相をシフトさせるマスクであり、ハーフトーン型位相シフトマスクとは、石英ブランクス上に形成されたパターンに透過率４〜６％程度の半遮光膜（クロム系、モリブデンシリサイド（ＭｏＳｉ）系）を用いることで位相を反転させるマスクである。
【００１８】
図１（ａ）に同一工程のパターンを複数ショット分描画したマスクの一例を示し、同図（ｂ）に本実施の形態１であるマスクの材質に合わせたマルチレイヤーマスクの一例を示す。マスクを用いるａ工程、ｂ工程、ｃ工程およびｄ工程のなかで、ａ工程およびｃ工程で位相シフトマスクを用い、ｂ工程およびｄ工程でバイナリマスクを用いる。
【００１９】
図１（ａ）に示すように、１枚のマスクに同一工程のパターンを複数ショット分描画した場合は、各工程にそれぞれ１枚のマスクを必要とする。すなわち、ａ工程にはａパターンが描画されたマスク１が用いられ、同様にｂ工程にはｂパターンが描画されたマスク２、ｃ工程にはｃパターンが描画されたマスク３、ｄ工程にはｄパターンが描画されたマスク４が用いられて、４枚のマスクが必要となる。
【００２０】
これに対し、本実施の形態１では図１（ｂ）に示すように、ａ工程で用いるａパターンとｃ工程で用いるｃパターンとを１枚の位相シフトマルチレイヤーマスク５にまとめ、同様にｂ工程で用いるｂパターンとｄ工程で用いるｄパターンとを１枚のバイナリマルチレイヤーマスク６にまとめる。これにより、４工程で使用するマスクの枚数を４枚から２枚へ減らすことができる。
【００２１】
次に、第２の方法として、露光光源が異なるパターンを組み合わせたマルチレイヤーマスクを形成する。例えばイオン注入層を選択的に形成する場合では解像するパターン自体はラフ工程に分類されてｉ線露光装置が使用されるが、高いアライメント精度が要求されるファイン工程ではＫｒＦエキシマ露光装置が使用されている。これらの工程において、ｉ線露光装置とＫｒＦエキシマ露光装置とで共用できるクロム材質またはペリクル膜をマスクに使用することで、マスクのマルチレイヤー化が可能となる。
【００２２】
図２（ａ）に同一工程のパターンを複数ショット分描画したマスクの一例を示し、同図（ｂ）に本実施の形態１である露光光源が異なるパターンを組み合わせたマルチレイヤーマスクの一例を示す。マスクを用いるａ工程ではＡ露光光源（例えば超高圧水銀ランプのｉ線（λ＝３６５ｎｍ））を用い、ｂ工程ではＢ露光光源（例えばＫｒＦエキシマレーザ光（λ＝２４８ｎｍ））を用いる。
【００２３】
図２（ａ）に示すように、１枚のマスクに同一工程のパターンを複数ショット分描画した場合は、各工程にそれぞれ１枚のマスクを必要とする。すなわち、ａ工程にはａパターンが描画されたマスク７が用いられ、同様にｂ工程にはｂパターンが描画されたマスク８が用いられて、２枚のマスクが必要となる。
【００２４】
これに対し、本実施の形態１では図２（ｂ）に示すように、Ａ露光光源とＢ露光光源とに使用できるクロム材質またはペリクル膜を用いることにより、ａ工程で用いるａパターンとｂ工程で用いるｂパターンとを１枚のマルチレイヤーマスク９にまとめる。これにより、２工程で使用するマスクの枚数を２枚から１枚へ減らすことができる。
【００２５】
次に、第３の方法として、製品または品種に限定せず、複数の製品間または品種間においてマルチレイヤーマスクを形成する。前述したホール系、ゲート系、配線系といった転写パターンの種類あるいはマスクに要求される精度が同じ工程または近い工程を製品または品種に関わらずまとめて、マスクをマルチレイヤー化してもよい。
【００２６】
図３（ａ）に同一工程のパターンを複数ショット分描画したマスクの一例を示し、同図（ｂ）に本実施の形態１である２つの製品のパターンを組み合わせたマルチレイヤーマスクの一例を示す。マスクはI製品のａ工程とｂ工程およびII製品のｃ工程とｄ工程とで用いられる。
【００２７】
図３（ａ）に示すように、１枚のマスクにI製品またはII製品の同一工程のパターンを複数ショット分描画した場合は、各製品の各工程にそれぞれ１枚のマスクを必要とする。すなわち、I製品のａ工程にはａパターンが描画されたマスク１０が用いられ、同様にI製品のｂ工程にはｂパターンが描画されたマスク１１、II製品のｃ工程にはｃパターンが描画されたマスク１２、II製品のｄ工程にはｄパターンが描画されたマスク１３が用いられて、４枚のマスクが必要となる。
【００２８】
これに対し、本実施の形態１では図３（ｂ）に示すように、マスクに要求される精度が同じであるI製品のａ工程で用いるａパターンとII製品のｃ工程で用いるｃパターンとを１枚のマルチレイヤーマスク１４にまとめ、同様にマスクに要求される精度が同じであるI製品のｂ工程で用いるｂパターンとII製品のｄ工程で用いるｄパターンとを１枚のマルチレイヤーマスク１５にまとめる。これにより、４工程で使用するマスクの枚数を４枚から２枚へ減らすことができる。
【００２９】
このように、本実施の形態１によれば、マスクの材質またはマスクに要求される精度に合わせたマルチレイヤーマスクを形成する、露光光源が異なるパターンを組み合わせたマルチレイヤーマスクを形成する、あるいは製品または品種に限定せず、複数の製品間または品種間においてマルチレイヤーマスクを形成することにより、パターン配置の自由度が大きくなるので、フォトリソグラフィ工程で使用するマスクの枚数を効率よく削減することができる。
【００３０】
現在、マスクの価格は位相シフトまたはバイナリといった該当マスクのタイプと、寸法精度、アライメント精度または公差等のマスクに要求される精度とによって決まっており、描画面積の大小には因らないものである。またマルチレイヤーマスク法を用いない場合は１枚のマスク内にできるだけ多くのパターンを描画しているので、その描画面積とマルチレイヤーマスク法を用いた場合の描画面積との差は小さく、価格に反映されたとしてもごく僅かである。
【００３１】
このため、マスク枚数の削減はそのまま製品コストの削減に繋がる。マスク１枚当たりの価格が高い位相シフトマスク等を使用する工程にマルチレイヤーマスクを適用することによって、製品コスト削減への効果は大きくなる。例えば位相シフトマスクでは、１枚当たり約１０００万円の費用がかかるが、マルチレイヤーマスク化により製品の４工程で使用するマスクを２枚とすることにより、マスクコストを約２０００万円削減することができる。また１枚当たり約１００万円のマスクを使用するラフ工程に適用した場合も削減できるマスクの枚数が多ければ、製品コスト削減への効果は大きくなる。
【００３２】
さらに、マスク枚数の削減により、製品のマスク作成（描画）時間を短縮することができる。マルチレイヤーマスク法を用いた場合とマルチレイヤーマスク法を用いない場合とにおいて描画時間の差が小さいことから、製品のマスク作成時間も製品で必要なマスク枚数に比例する。このため、マルチレイヤーマスク法におけるマスク枚数の削減がそのままマスクの納期短縮に繋がる。ファイン工程で使用される高い精度が要求されるマスクでは、発注から納品まで約１週間程度かかるが、マルチレイヤーマスク化によりマスク枚数を少なくできるので、製品のマスク作成時間を短縮することができて、製品のＴＡＴ（Turn Around Time）を短縮することができる。
【００３３】
次に、本実施の形態１によるＣＭＯＳ（Complementary Metal Oxide Semiconductor）デバイスの製造方法の一例を図４〜図１６に示す製造フロー、マスクの平面図および半導体基板の要部断面図を用いて説明する。ここでは、マスクの材質またはマスクに要求される精度に合わせたマルチレイヤーマスクを形成する前記第１の方法を例示し、１つのＩＳパターンが４つ描画されたバイナリマスクＡと、精度が同じである２工程のＮパターンおよびＰパターンが各々２つ描画されたバイナリマルチレイヤーマスクＢと、精度が同じである２工程のＤｎパターンおよびＤｐパターンが各々２つ描画されたバイナリマルチレイヤーマスクＣと、精度がほぼ同じである３工程のＦＧパターン、ＣＯＮＴパターンおよびＭ１パターンが各々１つ描画された位相シフトマルチレイヤーマスクＤとを用いる。
【００３４】
まず、図４に示すように、例えばｐ型の単結晶シリコンからなる半導体基板（円形の薄い板状に加工した半導体ウエハ）２１を用意する。次に、この半導体基板２１を熱酸化してその表面に膜厚０.０１μｍ程度の薄いシリコン酸化膜２２を形成し、次いでその上層にＣＶＤ（Chemical vapor Deposition）法で膜厚０.１μｍ程度のシリコン窒化膜２３を堆積する。その後、レジストパターン２４をマスクとしてシリコン窒化膜２３、シリコン酸化膜２２および半導体基板２１を順次ドライエッチングすることにより、素子分離領域の半導体基板２１に深さ０.３５μｍ程度の素子分離溝２５ａを形成する。
【００３５】
上記レジストパターン２４は、通常のフォトリソグラフィ技術によって形成されている。すなわち、レジストパターン２４はレジスト膜に対してバイナリマスクＡを用いて露光を行い、さらに現像処理を施すことによりパターニングされる。なおこれ以降の工程で用いられるレジストパターンもレジストパターン２４と同様にして形成されることから、そのパターニングの説明は省略する。
【００３６】
次に、図５に示すように、レジストパターン２４を除去し、熱リン酸を用いたウエットエッチングによりシリコン窒化膜２３を除去した後、半導体基板２１上にＣＶＤ法でシリコン酸化膜２５ｂを堆積し、さらにこのシリコン酸化膜２５ｂをエッチバックまたはＣＭＰ（Chemical Mechanical Polishing）法で研磨して、素子分離溝２５ａの内部にシリコン酸化膜２５ｂを残すことにより素子分離領域を形成する。続いて半導体基板２１を約１０００℃程度で熱処理することにより、素子分離溝２５ａに埋め込んだシリコン酸化膜２５ｂを焼き締める（デンシファイ）。
【００３７】
次に、ｎチャネルＭＩＳＦＥＴ（Field Effect Semiconductor Field Effect Transistor）形成領域にｐウェル２６を形成するため、マスクＢのＮパターンを用いて形成されたレジストパターン２７でｐチャネルＭＩＳＦＥＴ形成領域を覆い、半導体基板２１にｐ型不純物、例えばボロン（Ｂ）をイオン注入する。同様に、図６に示すように、レジストパターン２７を除去した後、ｐチャネルＭＩＳＦＥＴ形成領域にｎウェル２８を形成するため、マスクＢのＰパターンを用いて形成されたレジストパターン２９でｎチャネルＭＩＳＦＥＴ形成領域を覆い、半導体基板２１にｎ型不純物、例えばリン（Ｐ）をイオン注入する。
【００３８】
次に、図７に示すように、レジストパターン２９を除去した後、半導体基板２１を熱酸化して半導体基板２１の表面にゲート絶縁膜３０を約４ｎｍ程度の厚さで形成した後、その上層にＣＶＤ法で非晶質シリコン膜ａＳｉを堆積する。次いで、マスクＢのＮパターンを用いて形成されたレジストパターン３１でｐチャネルＭＩＳＦＥＴ形成領域を覆い、ｎチャネルＭＩＳＦＥＴ形成領域の非晶質シリコン膜ａＳｉにｎ型不純物をイオン注入する。同様に、図８に示すように、レジストパターン３１を除去した後、マスクＢのＰパターンを用いて形成されたレジストパターン３２でｎチャネルＭＩＳＦＥＴ形成領域を覆い、ｐチャネルＭＩＳＦＥＴ形成領域の非晶質シリコン膜ａＳｉにｐ型不純物をイオン注入する。
【００３９】
次に、図９に示すように、レジストパターン３２を除去し、半導体基板２１を熱処理することにより、ｎチャネルＭＩＳＦＥＴ形成領域にｎ型導電性の多結晶シリコン膜３３ｎを形成し、ｐチャネルＭＩＳＦＥＴ形成領域にｐ型導電性の多結晶シリコン膜３３ｐを形成する。この後、多結晶シリコン膜３３ｎ，３３ｐの上層にシリコン窒化膜３４を堆積する。次いで、マスクＤのＦＧパターンを用いて形成されたレジストパターン３５をマスクとして、シリコン窒化膜３４および多結晶シリコン膜３３ｎ，３３ｐを順次エッチングし、ゲート電極を形成する。
【００４０】
次に、図１０に示すように、レジストパターン３５を除去した後、マスクＣのＤｎパターンを用いて形成されたレジストパターン３７でｐチャネルＭＩＳＦＥＴ形成領域を覆い、ゲート電極をマスクとしてｐウェル２６にｎ型不純物、例えばヒ素（Ａｓ）をイオン注入してｎチャネルＭＩＳＦＥＴのソース・ドレインの一部を構成するｎ型低濃度層３８を形成する。同様に、図１１に示すように、レジストパターン３７を除去した後、マスクＣのＤｐパターンを用いて形成されたレジストパターン３９でｎチャネルＭＩＳＦＥＴ形成領域を覆い、ゲート電極をマスクとしてｎウェル２８にｐ型不純物、例えばフッ化ボロン（ＢＦ2）をイオン注入してｐチャネルＭＩＳＦＥＴのソース・ドレインの一部を構成するｐ型低濃度層４０を形成する。
【００４１】
次に、図１２に示すように、レジストパターン３９を除去した後、半導体基板２１にＣＶＤ法でシリコン酸化膜（図示せず）を堆積し、このシリコン酸化膜をＲＩＥ（Reactive Ion Etching）法で異方性エッチングして、ゲート電極の側壁にサイドウォール４１を形成する。
【００４２】
次に、マスクＣのＤｎパターンを用いて形成されたレジストパターン４２でｐチャネルＭＩＳＦＥＴ形成領域を覆い、ゲート電極およびサイドウォール４１をマスクとしてｐウェル２６にｎ型不純物をイオン注入してｎチャネルＭＩＳＦＥＴのソース・ドレインの他の一部を構成するｎ型高濃度層４３を形成する。同様に、図１３に示すように、レジストパターン４２を除去した後、マスクＣのＤｐパターンを用いて形成されたレジストパターン４４でｎチャネルＭＩＳＦＥＴ形成領域を覆い、ゲート電極およびサイドウォール４１をマスクとしてｎウェル２８にｎ型不純物をイオン注入してｐチャネルＭＩＳＦＥＴのソース・ドレインの他の一部を構成するｐ型高濃度層４５を形成する。
【００４３】
次に、図１４に示すように、レジストパターン４４を除去した後、半導体基板２１上に絶縁膜４６を形成した後、マスクＤのＣＯＮＴパターンを用いて形成されたレジストパターン４７をマスクとして絶縁膜４６をエッチングし、ｎチャネルＭＩＳＦＥＴのｎ型高濃度層４３およびｐチャネルＭＩＳＦＥＴのｐ型高濃度層４５に達するコンタクトホール４８を形成する。なお図示はしないが、同時にゲート電極３６に達するコンタクトホールも形成される。
【００４４】
次に、図１５に示すように、レジストパターン４７を除去した後、絶縁膜４６の上層に金属膜（図示せず）、例えばタングステン（Ｗ）膜を堆積し、例えばＣＭＰ法で、その金属膜の表面を平坦化することによりコンタクトホール４８の内部に金属膜を埋め込み、プラグ４９を形成する。次いで絶縁膜４６の上層に金属膜（図示せず）、例えばタングステン膜またはアルミニウム合金膜を堆積した後、マスクＤのＭ１パターンを用いて形成されたレジストパターン５０をマスクとして金属膜をエッチングし、第１層配線５１を形成する。
【００４５】
その後、図１６に示すように、レジストパターン５０を除去し、さらに上層の配線を形成することにより、ＣＭＯＳデバイスがほぼ完成する。
【００４６】
ＣＭＯＳデバイスの製造において、各フォトリソグラフィ工程でマスクを用いた場合は８枚必要となるが、マスクの材質またはマスクに要求される精度などに合わせてマスクパターンをまとめることで、マスクを４枚に減らすことができる。
【００４７】
（実施の形態２）
次に、第４の方法として、マルチレイヤーマスク法において各フォトリソグラフィ工程に要求される精度または使用する露光装置の特徴に応じて、マスクに描画される各々のパターンの配置方法を決める。これまで主流であった走査型縮小投影露光装置（ステッパ）は、レンズの像歪みまたは収差の影響により露光画角内の位置によって半導体ウエハ（以降、単にウエハと言う）上の転写パターンの位置がずれる特性を持っている。このため、アライメント精度の厳しい工程については製品着工する露光装置を１台に固定して、上記特性の影響を回避している。
【００４８】
しかし、マルチレイヤーマスク法で単純に工程毎のパターンをマスク上に並べた場合、各パターンの露光で使用するレンズ領域が異なるため、ウエハ上の転写パターンの位置ずれを回避することができない。そこで、各フォトリソグラフィ工程において同一のレンズ領域を使用できるように、マスク上にパターンを配置する。
【００４９】
図１７に、本実施の形態２である第１のパターン配置方法の一例を示す。
【００５０】
１枚のマスク６１には、ａ工程で用いるａパターン、ｂ工程で用いるｂパターン、ｃ工程で用いるｃパターンおよびｄ工程で用いるｄパターンが描画されており、マスク６１を工程毎に９０度回転させることで、これらパターンは投影レンズ６２の同一のレンズ領域を使用するように配置されている。すなわち、ａ工程露光時は、第１の領域６３でａパターンが露光され、ｂ工程露光時は、マスク６１を９０度回転させて第１の領域６３でｂパターンが露光される。同様にｃ工程露光時は、マスク６１を１８０度回転させて第１の領域６３でｃパターンが露光され、ｄ工程露光時は、マスク６１を２７０度回転させて第１の領域６３でｄパターンが露光される。
【００５１】
このように、例えば４工程分を１枚のマスク６１に描画した場合、マスク６１を工程毎に９０度回転させて、各工程において同一のレンズ領域を使用することにより、投影レンズ６２の像歪みまたは収差の影響によるウエハ上の転写パターンの位置ずれを抑えることができる。なおこの場合、工程毎に着工に必要なマーク（例えばアライメントマークや検査マーク）および情報（例えば製品名や工程名を管理する各種バーコード類）をマスク６１に挿入しておく。
【００５２】
図１８に本実施の形態２である第１のパターン配置方法の他の例を示す。
【００５３】
前記図１７に示したと同様に、１枚のマスク６４に４工程分のパターンが描画されている。ここでは、ａパターンとｃパターンとはマスク６４を回転せずに第１の領域６５で露光し、ｂパターンとｄパターンとはマスク６４を１８０度回転させて第１の領域６５で露光して、各工程において投影レンズ６６の同一のレンズ領域を使用する。これにより、ウエハ上の転写パターンの位置ずれを抑えることができる。なお２工程分を１枚のマスク６４に描画してもよい。この場合、マスクを１８０度回転させることで、両工程とも同一のレンズ領域を使用することができる。
【００５４】
次に、第５の方法として、走査方向に複数工程のパターンを配置することにより、レンズの像歪みまたは収差の影響を低減する。これは、走査型縮小投影露光装置においては、装置の持つ特性が走者方向については露光スリット方向に比べて変化が少ないことによる。この配置方法では、各パターンを回転させて描画するパターン配置方法と異なり、工程毎にアレイメントマークを配置する必要がなくなるため、製品パターンやマーク類の配置制約を少なくすることができる。
【００５５】
走査型縮小投影露光装置では、各工程に要求されるアライメント精度とパターン配置方法による合わせずれ量とを比較することにより、パターン配置方法を選択する。
【００５６】
図１９（ａ）に同一工程のパターンを複数ショット分描画したマスクの一例を示し、同図（ｂ）に本実施の形態２である第２のパターン配置方法の一例を示す。
【００５７】
図１９（ａ）に示すように、１枚のマスクに同一工程のパターンを複数ショット分描画した場合は、各工程にそれぞれ１枚のマスク６７，６８，６９を必要とする。これに対し、本実施の形態２では図１９（ｂ）に示すように、ａ工程で用いるａパターン、ｂ工程で用いるｂパターンおよびｃ工程で用いるｃパターンを、１枚のマルチレイヤーマスク７０に露光装置の走査方向に配置してまとめ、ａ工程、ｂ工程およびｃ工程において、このマルチレイヤーマスク７０を用いて各工程の露光を行う。
【００５８】
なお、厳しい精度を要求されないラフ工程に分類される工程では、露光装置のレンズの像歪みや収差などに起因するウエハ上の転写パターンの位置ずれは大きな問題とならないので、マスクのサイズおよび製品のサイズに応じて、１枚のマスクに複数のパターンを縦横自由に配置することができる。
【００５９】
このように、本実施の形態２によれば、マスク上のパターン配置を最適化して、常に各フォトリソグラフィ工程のレンズ使用領域を同じにする、または露光装置の走査方向にマスク上のパターンを配置することにより、露光装置のレンズの像歪みや収差に起因するウエハ上の転写パターンの位置ずれが低減して、アライメント精度の劣化を抑えることができる。
【００６０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００６１】
本発明の半導体装置の製造方法は、フォトリソグラフィ工程、特に、生産数が少なく、製品のマスク価格がトータルコストに示す割合が高くなる、例えばＳＯＣやＡＳＩＣなどの少量多品種品のフォトリソグラフィ工程、または試作段階でマスク修正が実施されることが多い、例えばメモリ製品などの大量生産品の試作段階のフォトリソグラフィ工程に適用することができる。
【図面の簡単な説明】
【００６２】
【図１】（ａ）は同一工程のパターンを複数ショット分描画したマスクの一例を示す平面図、（ｂ）は本発明の実施の形態１であるマスクの構造に合わせたマルチレイヤーマスクの一例を示す平面図である。
【図２】（ａ）は同一工程のパターンを複数ショット分描画したマスクの一例を示す平面図、（ｂ）は本発明の実施の形態１である露光光源が異なるパターンを組み合わせたマルチレイヤーマスクの一例を示す平面図である。
【図３】（ａ）は同一工程のパターンを複数ショット分描画したマスクの一例を示す平面図、（ｂ）は本発明の実施の形態１である２つの製品のパターンを組み合わせたマルチレイヤーマスクの一例を示す平面図である。
【図４】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図５】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図６】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図７】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図８】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図９】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図１０】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図１１】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図１２】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図１３】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図１４】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図１５】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図１６】本実施の形態１によるＣＭＯＳデバイスの製造方法の一例を示す製造フロー、マスクの平面図および半導体基板の要部断面図である。
【図１７】本発明の実施の形態２である第１のパターン配置方法の一例を示す平面図である。
【図１８】本発明の実施の形態２である第１のパターン配置方法の他の例を示す平面図である。
【図１９】（ａ）は同一工程のパターンを複数ショット分描画したマスクの一例を示す平面図、（ｂ）は本発明の実施の形態２である第２のパターン配置方法の一例を示す平面図である。
【符号の説明】
【００６３】
１  マスク
２  マスク
３  マスク
４  マスク
５  位相シフトマルチレイヤーマスク
６  バイナリマルチレイヤーマスク
７  マスク
８  マスク
９  マルチレイヤーマスク
１０  マスク
１１  マスク
１２  マスク
１３  マスク
１４  マルチレイヤーマスク
１５  マルチレイヤーマスク
２１  半導体基板
２２  シリコン酸化膜
２３  シリコン窒化膜
２４  レジストパターン
２５ａ  溝
２５ｂ  シリコン酸化膜
２６  ｐウェル
２７  レジストパターン
２８  ｎウェル
２９  レジストパターン
３０  ゲート絶縁膜
３１  レジストパターン
３２  レジストパターン
３３ｎ  多結晶シリコン
３３ｐ  多結晶シリコン
３４  シリコン窒化膜
３５  レジストパターン
３７  レジストパターン
３８  ｎ型低濃度層
３９  レジストパターン
４０  ｐ型低濃度層
４１  サイドウォール
４２  レジストパターン
４３  ｎ型高濃度層
４４  レジストパターン
４５  ｐ型高濃度層
４６  絶縁膜
４７  レジストパターン
４８  コンタクトホール
４９  プラグ
５０  レジストパターン
５１  第１層配線
６１  マスク
６２  投影レンズ
６３  第１の領域
６４  マスク
６５  第１の領域
６６  投影レンズ
６７  マスク
６８  マスク
６９  マスク
７０  マルチレイヤーマスク
Ａ  バイナリマスク
Ｂ  バイナリマルチレイヤーマスク
Ｃ  バイナリマルチレイヤーマスク
Ｄ  位相シフトマルチレイヤーマスク
ａＳｉ  非晶質シリコン膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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