(57)【要約】      （修正有）【課題】ワイドバンドギャップ半導体材層との低抵抗のオーミックコンタクトの形成方法を改良する。【解決手段】ワイドバンドギャップ半導体材層１４とその上に配置されるコンタクト領域２０との間に実質的なオーミックコンタクト領域を形成するための半導体デバイスをアニーリングする方法は、約２時間以上のアニーリング時間に亘って約９００℃以下のアニーリング温度に半導体デバイスをさらす工程を含む。ワイドバンドギャップ半導体材層がシリコンカーバイトの場合コンタクト層としてニッケルを使用する。【選択図】図３
2005277413.tif 000002
【特許請求の範囲】
【請求項１】
ワイドバンドギャップ半導体材層とその上に配置されるコンタクト領域との間に実質的なオーミックコンタクト領域を形成する方法であって、
前記半導体デバイスを、約９００℃以下のアニーリング温度に約２時間以上のアニーリング時間に亘ってさらすステップ、
からなることを特徴とするオーミックコンタクト領域の製造方法。
【請求項２】
前記ワイドバンドギャップ半導体材が、約２電子ボルト以上のバンドギャップを有する半導体材からなることを特徴とする請求項１に記載の方法。
【請求項３】
前記コンタクト領域が単一の金属層又はその部分からなることを特徴とする請求項１に記載の方法。
【請求項４】
前記ワイドバンドギャップ半導体材がシリコンカーバイドからなることを特徴とする請求項３に記載の方法。
【請求項５】
前記ワイドバンドギャップ半導体材がＮ型シリコンカーバイドからなることを特徴とする請求項４に記載の方法。
【請求項６】
前記金属層がニッケル層からなることを特徴とする請求項５に記載の方法。
【請求項７】
前記アニーリング温度が約８５０℃以下であり、前記アニーリング時間が約３時間以上であることを特徴とする請求項１に記載の方法。
【請求項８】
前記アニーリング温度が約８００℃であり、前記アニーリング時間が約４時間であることを特徴とする請求項１に記載の方法。
【請求項９】
半導体材からなるワイドバンドギャップ層と、
前記ワイドバンドギャップ層の少なくとも１部に配置される金属層と、
前記金属層と前記ワイドバンドギャップ層との間の実質的なオーミックコンタクト領域と、
からなり、
前記コンタクト領域が、前記半導体デバイスを約９００℃以下のアニーリング温度で約２時間以上のアニーリング時間に亘って、アニーリングすることによって形成される、
ことを特徴とする半導体デバイス。
【請求項１０】
前記ワイドバンドギャップ半導体材が約２電子ボルト以上のバンドギャップを有する半導体材からなることを特徴とする請求項９に記載のデバイス。
【請求項１１】
前記ワイドバンドギャップ半導体材がシリコンカーバイドからなることを特徴とする請求項１０に記載の方法。
【請求項１２】
前記ワイドバンドギャップ半導体材がＮ型シリコンカーバイドからなることを特徴とする請求項１１に記載のデバイス。
【請求項１３】
前記金属層がニッケル層からなることを特徴とする請求項１０に記載のデバイス。
【請求項１４】
前記アニーリング温度が約８５０℃以下であり、前記アニーリング時間が約３時間以上であることを特徴とする請求項９に記載のデバイス。
【請求項１５】
前記アニーリング温度が約８００℃であり、アニーリング時間が約４時間であることを特徴とする請求項９に記載のデバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスの製造方法に関し、特にかかるデバイスにおけるワイドバンドギャップ半導体層とのコンタクトの界面抵抗を低減する方法に関する。
【背景技術】
【０００２】
一般に、大多数の半導体デバイスがシリコンから製造されている。金属−シリコンオーミックコンタクトの製造方法がよく知られている。しかしながら、シリコンベースデバイスは、制限された最大動作温度及び最大電力定格の如きある制限を有する。これらの制限を克服する目的で、いくつかの半導体デバイスは、シリコンカーバイド（ＳｉＣ）の如きワイドバンドギャップ材から製造されている。該ワイドバンドギャップデバイスは、実質的に高い最大動作温度及び電力値で動作可能である。しかしながら、ワイドバンドギャップデバイスはそれら自身の制限を有する。これらの制限の１つは、ワイドバンドギャップ半導体材との低抵抗オーミック金属コンタクトを製造する際の困難である。
【０００３】
特に、ワイドバンドギャップ半導体材とのオーミックコンタクトの製造は、アルミニウムの如きコンタクト金属の蒸着を必要とする。その後、該デバイスは、１，０００℃以上の温度の如き非常に高い温度に曝されなければならない。該コンタクト金属がかかる非常に高い温度に曝された場合、該コンタクト金属は、クランプ、ボール及び／又は高バンドギャップ半導体層から分離されるおそれがあり、それによって該コンタクト金属と該高バンドギャップ半導体材層との間の界面領域の面積が狭くなって望ましくない。次いで、このような界面領域の縮小はワイドバンドギャップ層と金属コンタクトとの間の接合の抵抗の増大を引き起こし、更には、高バンドギャップ−金属コンタクトの品質及び／又は再現性に悪影響を及ぼす。
【０００４】
ワイドバンドギャップ層との低抵抗オーミック金属コンタクトを製造する際の別の困難は、スパイキング（ｓｐｉｋｉｎｇ）と呼ばれる現象である。スパイキングは、アニーリングの結果、金属コンタクト材がワイドバンドギャップ半導体材層を通じて基板に達する場合に発生し、それによって、半導体基板への短絡回路を生ずるのである。バリア層を基板とワイドバンドギャップ層との間に挿入して、スパイキングを防止し得る。しかしながら、該バリア層の使用は追加の処理ステップを必要とし、コンタクト金属とワイドバンドギャップ材層との間の接合抵抗が増大する。更に、該バリア層は、スパイキング発生の除去に効果的ではあるが、該バリア層は上記したアニーリングの有害な効果をむしろほとんど除去しない。
【０００５】
それ故、必要とされる技術は、コンタクト層とワイドバンドギャップ半導体材層との間のオーミックコンタクトの形成をなす改良された方法である。
【０００６】
更に、必要とされる技術は、ワイドバンドギャップ半導体材上でコンタクト材をアニーリングするプロセスを最適化する方法であり、それによって、電気特性を設計し且つ／又は最適化するコンタクト材とワイドバンドギャップ半導体材との間のオーミック接合を形成する。
【発明の概要】
【０００７】
本発明は、半導体デバイスを長時間低温アニーリングして、ワイドバンドギャップ半導体材とその上に配置されたコンタクト領域との間のオーミックコンタクトを形成する方法を提供する。
【０００８】
本発明は、その１つの実施形態において、約９００℃以下のアニーリング温度に約２時間以上のアニーリング時間に亘って半導体デバイスを曝すステップを含む。
【０００９】
本発明の方法の有利な点は、所与のアニーリング温度に対し最適のアニーリング時間が決定されることである。
【００１０】
本発明の方法の他の有利な点は、最適アニーリングプロセスパラメータが決定されることである。
【００１１】
本発明の更に有利な点は、実質的に完全にオーミックであり実質的に最小抵抗を有するコンタクト領域を形成するために必要とされるアニーリング時間が決定されることである。
【００１２】
本発明の更に有利な点は、コンタクト領域がオーミックになり実質的に最小抵抗値を達成する点を越えるアニーリング（すなわち過剰アニーリング）が低減され又は回避されることである。
【００１３】
本発明の上記した若しくは他の特徴及び有利な点及びそれらを達成する態様が、図面と共に本発明の実施例の以下の説明を参照することによって、明白になり、より完全に理解される。
【００１４】
なお、対応する参照符は、図面の対応する部分を示す。ここに記載する例示は、１つの形式において、本発明の１つの好ましい実施例の１つの態様を説明し、該例示はいかなる態様においても本発明の範囲を限定するものとして解釈されるべきではない。
【実施例】
【００１５】
図面、特に図１乃至図３を参照すると、半導体デバイス１０の一部分が示されている。半導体デバイス１０は、基板１２を含み、この基板上にワイドバンドギャップ半導体材層１４が形成されている。コンタクト層１６が公知の方法によってワイドバンドギャップ材層１４の上に配置される。後により詳細に記載されるように、本発明の方法は、コンタクト層１６とワイドバンドギャップ半導体材層１４との間のオーミック接合を形成するアニーリングプロセスを最適化する。
【００１６】
基板１２は、例えば、シリコンカーバイド又は約２電子ボルト以上のバンドギャップを有する他のワイドバンドギャップ半導体材の如きワイドバンドギャップ半導体材である。基板１２は、その上に重なるワイドバンドギャップ半導体材層１４の導電型の反対の導電型にドープされ、それによってその間にＰＮ接合又は類似の接合が形成される。
【００１７】
上記したように、ワイドバンドギャップ半導体材１４が基板１２の上に形成される。例えば、シリコンカーバイド又は約２電子ボルト以上のバンドギャップを有する他のワイドバンドギャップ半導体材の如きワイドバンドギャップ半導体材１４が、デバイス１０の最終製品要件、仕様及び／又は意図される用途の少なくとも一部によって決定される厚さを有する。
【００１８】
例えば、アルミニウム、亜鉛、ニッケル又は他の類似の金属の如きコンタクト層１６は、例えば、スパッタリング、化学蒸着法又は他の処理法によって、ワイドバンドギャップ半導体材層１４の上に形成される。コンタクト層１６及びワイドバンドギャップ半導体材層１４は実質的に連続的に接触している。コンタクト層１６が配置され且つアニーリングの前に、コンタクト層１６がワイドバンドギャップ半導体材層１４に整流又は非オーミック接合を形成する。コンタクト層１６が公知の方法で典型的にパターン化されエッチングされてワイドバンドギャップ半導体材層１４の所望の部分を露出せしめる。その後、形状（図示せず）が公知の方法を使用してワイドバンドギャップ半導体材層１４にエッチングされ、機能的な回路構造及びそれによって機能的な半導体デバイス１０を形成する。エッチングの後に残るコンタクト層１６の１以上の部分が１以上のコンタクト領域２０を画定する（図２）。
【００１９】
次いで、デバイス１０はアニーリングされてコンタクト領域２０とワイドバンドギャップ半導体材層１４との間の電気接合（アニーリングする前には主として整流電気特性を有する接合）を、実質的なオーミック電気特性を有する接合に変換する。該アニーリング処理はコンタクト層１６とワイドバンドギャップ半導体材層１４との間にコンタクト領域２２（図３）を作る。コンタクト領域２２は、主として、コンタクト層１６及びワイドバンドギャップ半導体材層１４の材料の合金を含む。アニーリング反応の程度は、少なくともアニーリングプロセスの温度及び時間の少なくとも一部に依存し、コンタクト領域２２の金属状態（ｍｅｔａｌｌｕｒｇｙ）を決定する。コンタクト領域２２の金属状態は、コンタクト層１６とワイドバンドギャップ半導体材層１４との間の電気特性及び／又は接合の質を決定する。従って、アニーリング反応の度合は、コンタクト層１６とワイドバンドギャップ半導体材層１４との間の電気特性及び／又は接合の質を決定する。コンタクト層１６とワイドバンドギャップ半導体材層１４との間の理想的又は最適な接合は、実質的に完全にオーミックであり比較的低い又は最小の抵抗を有するコンタクト領域２２によって提供される。
【００２０】
本発明の方法の実施例による２つの空間分離コンタクト領域２２の間の電流−電圧特性が、様々なアニーリング時間に対する固定アニーリング温度でのアニーリングの後、測定されプロットされる。所望されるならば、電流−電圧曲線を測定しプロットするプロセスが、アニーリング時間を変更しつつ数種類の異なった固定アニーリング温度で繰り返され、それによって、最適な又は実質的に最適なアニーリング時間及び温度条件を決定する。与えられたアニーリング温度に対して最適な又は実質的に最適なアニーリングプロセスとはオーミックであり、他のアニーリング時間によって製造される接合領域と比較して最低の抵抗を有する接合領域２２を製造するプロセスである。
【００２１】
図４は、様々なアニーリングパラメータの結果として形成される、２つの空間分離コンタクト領域２２の間で得られる電流−電圧曲線を示す。本発明の方法の例示的な実施例において、多数のデバイス１０が形成された。該デバイス１０は、約２４００から約２６００オングストローム（約２４０ｎｍから約２６０ｎｍ）の厚さを有するニッケル（Ｎｉ）コンタクト２０を含んでいた。コンタクト２０は、４Ｈシリコンカーバイド（ＳｉＣ）のワイドバンドギャップ半導体材層１４上に約１×１０-7Ｔｏｒｒ（約１×１０-5Ｐａ）の背景圧力で電子ビーム蒸着法によって蒸着せしめられる。その後、該デバイス１０は各々が１つ以上のデバイスからなる複数のグループに分割される。各々のグループは、対応する異なった温度及び／又は時間のアニーリング処理の下におかれる。
【００２２】
アニーリング処理は２つの電位反応物を作る。上記した例示的なデバイスにおいて、アニーリング処理は、ニッケルシリカイド（Ｎｉ2Ｓｉ）及びニッケルカーバイド（Ｎｉ3Ｃ）からなるコンタクト領域２２を生成する。上記したように、アニーリング反応の程度は、コンタクト領域２２の金属状態を決定し、この金属状態がコンタクト領域１６とワイドバンドギャップ半導体材層１４との間の接合の電気特性を決定する。コンタクト層１６とワイドバンドギャップ半導体材層１４との間の理想的又は最適な接合は、比較的低い又は最小抵抗の実質的なオーミックコンタクトを提供する金属状態を有するコンタクト領域２２によってなされる。それ故、アニーリング処理は最適化され、比較的低い又は最小抵抗の実質的なオーミックコンタクトを生ずる金属状態を有するコンタクト領域２２を形成する。例示的なデバイスにおいて、アニーリングプロセスは最適化されて、オーミック低抵抗コンタクト領域を提供する割合に応じてＮｉ2Ｓｉ及びＮｉ3Ｃの金属状態を有するコンタクト領域２２を形成する。
【００２３】
アニーリングの後、１以上のデバイスのグループ毎のコンタクト領域２２の電気特性が測定されてプロットされて、実質的に完全にオーミックであり比較的低い又は最小抵抗を有するコンタクト領域２２を形成するために必要な最適な又はほぼ最適なアニーリング温度及び時間を決定する。
【００２４】
より詳細には、第１のデバイス又はデバイス群１０は、６００℃で２時間に亘ってアニーリングされ、それによって形成されるコンタクト領域２２の電流−電圧特性が測定されかつ、プロットされた。この結果は電流−電圧曲線Ｃ０によって示される。曲線Ｃ０に示されるように、６００℃・２時間アニーリング処理は、コンタクト領域２２をプレアニーリング整流性属性からオーミック特性へほとんど変換しない。すなわち、コンタクト領域２２の電気特性は、６００℃・２時間アニーリング後、実質的に整流性属性のままである。
【００２５】
第２のデバイス又はデバイス群１０が、８００℃で１時間に亘ってアニーリングされ、コンタクト領域２２の電流−電圧特性が測定されかつプロットされた。この結果が電流−電圧曲線Ｃ１に示されている。曲線Ｃ１に示されるように、コンタクト領域２２が僅かにオーミック特性を有する。該電流−電圧曲線Ｃ１の僅かな湾曲は、アニーリング前のコンタクト領域が最初に呈するショットキー特性の如き特性を反映する。
【００２６】
第３のデバイス又はデバイス群１０は、８００℃で４時間に亘ってアニーリングされ、コンタクト領域２２の電流−電圧特性が測定されかつプロットされた。この結果が電流−電圧曲線Ｃ４に示されている。曲線Ｃ４に示されるように、コンタクト領域２２が実質的に完全にオーミックである。コンタクト領域２２のオーミック特性が、電圧−電流曲線Ｃ４の実質的なリニア特性によって示されている。
【００２７】
第３及び第４デバイス又はデバイス群１０が８００℃でそれぞれ６時間及び７時間に亘ってアニーリングされ、それによって形成される各々のコンタクト領域の電流−電圧特性が測定されかつプロットされた。６時間及び７時間アニーリングの結果がそれぞれ電流−電圧曲線Ｃ６、Ｃ７に示されている。曲線Ｃ６及びＣ７のリニア特性が示すように、コンタクト領域がオーミックのままである。しかしながら、曲線Ｃ６の傾斜は曲線Ｃ４の傾斜よりもより小さく、曲線Ｃ７の傾斜は更により小さい（すなわち、曲線Ｃ６の傾斜よりもより小さい）。
【００２８】
まとめると、電圧−電流曲線の傾斜は、アニーリング時間が４時間を越えて増加するにつれて減少する。電圧−電流曲線の傾斜がワイドバンドギャップ半導体材層１４とコンタクト２０との間のコンタクト領域２２によって形成される対応する接合の抵抗に反比例する。換言すると、傾斜の減少又は低い傾斜が、増加した又はより大きな抵抗を有するコンタクト領域２２に対応する。逆に、急勾配の傾斜が低減した又はより小さな抵抗を有するコンタクト領域２２に対応する。所与の温度に対する最適なアニーリング時間が最も急勾配の傾斜（すなわち最小抵抗）を有する電圧−電流曲線に対応する。
【００２９】
上記しかつ曲線Ｃ４、Ｃ６及びＣ７によって示されているように、電圧−電流曲線の傾斜は、４時間曲線Ｃ４を超えたところではアニーリング時間が増大するにつれて、減少する。このように、コンタクト領域２２によって形成されるワイドバンドギャップ半導体材層１４とコンタクト２０との間の接合の抵抗は、８００℃・４時間アニーリングで最適又は実質的に最適であり、より長い又は増大したアニーリング時間では望まれない増大をする。
【００３０】
まとめると、ワイドバンドギャップ半導体材層１４とコンタクト２０を接続するコンタクト領域２２の電気特性を測定しかつプロットする本発明の方法は、８００℃で４時間以上に亘ってアニーリングされた時、コンタクト領域２２の抵抗が増大することを示す。よって、本発明の方法は所与のアニーリング温度に対して最適又は実質的に最適なアニーリング時間を決定する。当業者が評価する如く、最適又は実質的に最適なアニーリング時間及び温度条件が、異なるアニーリング温度に対して最適アニーリング時間を決定する上記プロセスを繰り返すことによって容易に得られる。
【００３１】
上記した実施例において、ワイドバンドギャップ半導体がシリコンカーバイドであるとして形成される。しかしながら、本発明の方法が、例えば、ガリウムニトライド及び／又はアルミニウムニトライドの如き異なるワイドバンドギャップ半導体材に対しても、同様に適用できることを理解されるべきである。
【００３２】
上記した実施例において、該ワイドバンドギャップ半導体材が４Ｈシリコンカーバイドであるとして形成される。しかしながら、本発明の方法が例えば、６Ｈ−ＳｉＣ及び３Ｃ−ＳｉＣの如き異なるポリタイプシリコンカーバイドによって、同様に適用できることを理解されるべきである。
【００３３】
上記した実施例において、本発明の方法は、オーミック性であり異なるアニーリングプロセスパラメータによって形成される接合領域と比較して比較的低い又は最小の抵抗を有する接合領域を形成する最適なアニーリングプロセスパラメータを決定する。しかしながら、本発明の方法が、例えば、アニーリングプロセスパラメータを最適化し最小アニーリング時間又は最低アニーリング温度において所与の又は最大抵抗を有する接続領域を形成するために用いられ得ることが理解されるべきである。
【００３４】
本発明が好ましい形で記載される一方、本発明の開示の範囲内において、本発明が更に変更され得る。それ故、本発明の開示は、ここに開示される等価の構造及び要素を含むことを意図されている。更に、本発明の開示は、ここに開示される一般原理を使用する本発明のバリエーション、使用又は適用を含むことを意図されている。更に、本発明の開示は、直接関係のある技術における公知又は通例の実施例の範囲内にあり且つ特許請求の範囲内にある開示される事項からいくつかの出発点を含むことを意図されている。
【図面の簡単な説明】
【００３５】
【図１】形成されたコンタクト層を有する例示的なワイドバンドギャップ半導体デバイスの部分断面図を示す。
【図２】コンタクト層からコンタクト領域を形成するためのコンタクト層のエッチング後の図１のデバイスの部分断面図を示す。
【図３】アニーリング後の図１のデバイスの部分断面図を示す。
【図４】様々なアニーリング時間に対するワイドバンドギャップ半導体材層に配置される２つの金属コンタクトの間の電流の電圧依存性のグラフを示す。
【図１】
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【図２】
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【図３】
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【図４】
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