(57)【要約】  【課題】  ＬＳＳＤスキャンテストにおいて、実動作状態でのテスト（実動作テスト、At speed test）を実現する。  【解決手段】  マイクロコンピュータ（ＡＳＩＣ）に、ＬＳＳＤスキャンテストのためのスキャンチェーンと、テストパターンをスキャンチェーンの各ラッチ回路にラッチさせるためのシフト用クロックおよびテストパターンに対する被テスト回路の出力を取り込むためのテスト実行用クロックを生成し、スキャンチェーンに供給するクロック生成回路１０とを備える。このクロック生成回路１０は、クロックチョッパー１１により外部クロックをより高速なクロックに変換してシフト用クロックの少なくとも一部を生成する。そして、遅延用マルチプレクサ１２によりこのシフト用クロックを遅延させてテスト実行用クロックを生成する。  【選択図】  図１
2005308421.tif 000002
【特許請求の範囲】
【請求項１】
ＬＳＳＤスキャンテストが行われるマイクロコンピュータにおいて、
複数のラッチ回路がチェーン状に接続されたスキャンチェーンと、
テストパターンを前記スキャンチェーンの各ラッチ回路にラッチさせるためのシフト用クロックおよび当該テストパターンに対する被テスト回路の出力を取り込むためのテスト実行用クロックを生成し、前記スキャンチェーンに供給するクロック生成回路と
を備えることを特徴とするマイクロコンピュータ。
【請求項２】
前記スキャンチェーンは、前記シフト用クロックとして、前記テストパターンを前記ラッチ回路のマスタラッチにラッチさせるためのＡクロックと、当該マスタラッチのデータをスレイブラッチにラッチさせるためのＢクロックとを入力し、当該ＡクロックおよびＢクロックの各タイミングで各ラッチ回路をシフトさせながら当該テストパターンを入力し、
前記クロック生成回路は、前記Ｂクロックのうち少なくとも前記テストパターンの入力段階の最後の前記Ｂクロックを生成することを特徴とする請求項１に記載のマイクロコンピュータ。
【請求項３】
前記クロック生成回路は、外部クロックをより高速なクロックに変換して前記Ｂクロックを生成することを特徴とする請求項２に記載のマイクロコンピュータ。
【請求項４】
前記クロック生成回路は、生成した前記Ｂクロックを遅延させて前記テスト実行用クロックを生成することを特徴とする請求項３に記載のマイクロコンピュータ。
【請求項５】
ＬＳＳＤスキャンテストが行われるマイクロコンピュータにおいて、
複数のラッチ回路がチェーン状に接続され、テストパターンを当該ラッチ回路のマスタラッチにラッチさせるためのＡクロックと、当該マスタラッチのデータをスレイブラッチにラッチさせるためのＢクロックとを入力し、当該ＡクロックおよびＢクロックの各タイミングで各ラッチ回路をシフトさせながら当該テストパターンを入力し、テスト実行用のＣクロックを入力して当該テストパターンに対する被テスト回路の出力を当該マスタラッチに取り込むスキャンチェーンと、
前記Ｂクロックのうち少なくとも前記テストパターンの入力段階の最後の前記Ｂクロックと、前記Ｃクロックとを生成し、前記スキャンチェーンに供給するクロック生成回路と
を備えることを特徴とするマイクロコンピュータ。
【請求項６】
前記クロック生成回路は、
外部クロックをより高速なクロックに変換して前記Ｂクロックを生成するＢクロック生成手段と、
前記Ｂクロック生成手段により生成された前記Ｂクロックを遅延させて前記Ｃクロックを生成するＣクロック生成手段と
を備えることを特徴とする請求項５に記載のマイクロコンピュータ。
【請求項７】
前記Ｃクロック生成手段は、複数段の遅延用マルチプレクサを備えて構成され、前記Ｂクロック生成手段により生成された前記Ｂクロックを入力し、所定の段の当該遅延用マルチプレクサで当該Ｂクロックをフィードバックさせることにより、当該Ｂクロックに対して任意の時間だけ遅延させた前記Ｃクロックを出力することを特徴とする請求項６に記載のマイクロコンピュータ。
【請求項８】
前記クロック生成回路は、外部クロックと前記Ｂクロック生成手段により生成されたクロックとを入力し、選択的に切り替えて出力して前記スキャンチェーンに供給するマルチプレクサを備え、
前記マルチプレクサは、前記テストパターンの入力段階における最後の前記Ｂクロックを出力するタイミングで、出力を外部クロックから前記Ｂクロック生成手段により生成されたクロックに切り替えることを特徴とする請求項６に記載のマイクロコンピュータ。
【請求項９】
前記クロック生成回路は、外部クロックと前記Ｃクロック生成手段により生成されたクロックとを入力し、選択的に切り替えて出力して前記スキャンチェーンに供給するマルチプレクサを備えることを特徴とする請求項６に記載のマイクロコンピュータ。
【請求項１０】
ＬＳＳＤスキャンテストを行うためのスキャンチェーンを内蔵した電子回路に対するテストの実行方法であって、
外部クロックを前記スキャンチェーンに供給し、当該外部クロックに同期させてテストパターンを当該スキャンチェーンに入力するステップと、
前記電子回路内部に設けられたクロック生成回路により生成された当該電子回路の内部周波数に対応するクロックに同期させて、被テスト回路による前記テストパターンの実行結果を前記スキャンチェーンに取り込むステップと、
外部クロックを前記スキャンチェーンに供給し、当該外部クロックに同期させて当該スキャンチェーンに取り込まれた前記テストパターンの実行結果を出力させるステップと
を含むことを特徴とするＬＳＳＤスキャンテスト方法。
【請求項１１】
前記テストパターンの実行結果をスキャンチェーンに取り込むステップは、
前記外部クロックをより高速なクロックに変換するステップと、
変換されたクロックを遅延させて前記テストパターンの実行結果の取り込み用のクロックを生成するステップと
を含むことを特徴とする請求項１０に記載のＬＳＳＤスキャンテスト方法。
【請求項１２】
前記テストパターンの実行結果の取り込み用のクロックを生成するステップでは、複数段の遅延用マルチプレクサに前記変換されたクロックを入力し、所定の段の当該遅延用マルチプレクサで当該変換されたクロックをフィードバックさせることにより、当該変換されたクロックを任意の時間だけ遅延させることを特徴とする請求項１１に記載のＬＳＳＤスキャンテスト方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＳＤスキャンテストに関し、特にＬＳＩの実動作状態でのテストを実現するテスト方法およびその機構に関する。
【背景技術】
【０００２】
特定の用途のために設計・製造されるＡＳＩＣ（Application Specific Integrated Circuit）では、その製造時に、チップの良品・不良品を判別する手法として、ＬＳＳＤ（Level-Sensitive Scan Design）ラッチを使用するＬＳＳＤスキャンテスト（LSSD Scan test）が広く行われている（例えば、特許文献１参照）。
図６は、ＬＳＳＤラッチ（フリップフロップ）の構成を示す図、図７は、ＬＳＳＤスキャンテストを実行するためのスキャンチェーンを説明する図である。
【０００３】
図６に示すように、ＬＳＳＤラッチ２００は、マスタラッチ２０１とスレイブラッチ２０２という２つのＤラッチを組み合わせて構成される。マスタラッチ２０１には、Ａクロックの入力及びこのＡクロックにより制御されるスキャンイン（Scan input）とＣクロックの入力及びこのＣクロックにより制御されるデータイン（Data input）がある。スレイブラッチ２０２には、Ｂクロックが接続され、このＢクロックがハイレベルのとき、マスタラッチ２０１のデータがスレイブラッチ２０２に入力される。
通常の動作では、Ａクロックはローレベルに固定されており、Ｂクロック及びＣクロックを使ってデータの保持を行う。一方、ＬＳＳＤスキャンテストの実行時は、テストデータの入力及びテスト結果の出力にＡクロック、Ｂクロックが使われる。
【０００４】
図７に示すように、このＬＳＳＤスキャンテストでは、チップ内の全てのＬＳＳＤラッチ（図ではＦＦと表記）を複数のスキャンチェーン（Scan Chain）で接続し、このＬＳＳＤラッチを介してテストパターンを入力する（Scan in）。そして、その結果を、ＬＳＳＤラッチに取り込むと共にスキャンチェーンを介してチップ外部に取り出し（Scan out）、取り出された結果と予め求めた期待値とを比較することで、チップの良品・不良品を判別することができる。
【０００５】
このＬＳＳＤスキャンテストにおいて、テストパターンは、スキャンインから、図６に示したシフト用クロックであるＡクロック、Ｂクロックに同期させて順次スキャンチェーンを構成するＬＳＳＤラッチにシフトされ、各ＬＳＳＤラッチのスレイブラッチに格納される。テストパターンが全てのＬＳＳＤラッチにシフトされた後、テスト実行用クロックであるＣクロックが１パルス発信される。このＣクロックに同期させて、各ＬＳＳＤラッチまたは外部端子を入力パターンとした披テスト回路の出力信号が当該ＬＳＳＤラッチのマスタラッチに取り込まれる。マスタラッチに取り込まれたテスト結果は、再びＡクロック、Ｂクロックに基づいてシフトされてスキャンアウトから読み出され、予め論理シミュレーションで求められた期待値と比較される。読み出されたデータが期待値と一致していれば、被テスト回路は正しく製造されていることになる。
【０００６】
上記の動作における動作クロック（Ａ／Ｂ／Ｃクロック）は、外部装置であるＬＳＩテスタから供給される。現在、ＡＳＩＣは内部周波数が２００〜３００ＭＨｚ程度の速度で動作するのが大半である。これに対し、ＬＳＩテスタは、ノイズ等の影響を抑えるため、２０〜３０ＭＨｚ程度のクロックでテストを行っており、スキャンチェーンの各ＬＳＳＤラッチに供給される動作クロックもこれに従う。したがって、動作クロックはＡＳＩＣの内部周波数に比べてかなり遅くなるため、従来のＬＳＳＤスキャンテストは、安定状態（ＤＣ：Direct Current）に近い状態でのテストとなっている。
【０００７】
【特許文献１】特開平１０−１２３２２２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
上述したように、従来、ＬＳＳＤスキャンテストは、ＡＳＩＣの動作速度に比べて遅いクロックを用いた安定状態に近い状態でテストを行っていた。
しかし今日、ＡＳＩＣの集積度が上がり、回路の微細化が進むに伴って、製品不良の態様が多様化している。そのため、従来のＬＳＳＤスキャンテストで良品と判断されるチップが、出荷され実機に実装されたときに正常に動作しないものが出てきた。例えば、回路間の接続が物理的に十分でないために遅延が大きく、正常に動作しないチップがある。ところが、ＬＳＳＤスキャンテストのように安定状態に近い状態でのテストでは、遅延よりも入力されるクロックの方が遅いため、このようなチップがテストにパスしてしまう。
【０００９】
遅延に関する問題に関して、図面を参照してさらに詳細に説明する。
ＡＳＩＣ等のＬＳＩ（Large Scale Integration：大規模集積回路）では、動作周波数が高くなると、遅延の影響が大きくなるため、論理設計のみならず、タイミング設計が重要となる。また、回路の微細化が進み、ゲートあたりの遅延が小さくなることにより、ゲート遅延に比べてワイヤ遅延が大きな比重を占めるようになってきた。そのため、回路のレイアウト情報から遅延値を求め、その値を用いてタイミング設計を行う必要がある。
【００１０】
図８は、ＡＳＩＣの回路構成の一部を示す図である。
周波数３３３ＭＨｚで動作するＡＳＩＣを考えると、フリップフロップがデータをラッチできるためには、図８に示すフリップフロップ（ＦＦ）間の遅延が、３ｎｓｅｃ（ナノ秒）以内であることが必要である。
この図８に示す組み合わせ回路に、図示のようなＡＮＤゲートが含まれていたとする。タイミング設計において、ＡＮＤゲートの遅延（ゲート遅延＋ワイヤ遅延）が０．１５０ｎｓｅｃ、ＡＮＤゲート以外の遅延が２．６００ｎｓｅｃであったとすると、このパスの遅延は、
０．１５０＋２．６００＝２．７５０ｎｓｅｃ
となり、上述した３ｎｓｅｃ以内であるため、後段のフリップフロップはデータをラッチできることとなる。
【００１１】
さて、最近のＬＳＩでは、金属層と絶縁層とを交互に重ねた多層構造とするのが一般的である。絶縁層を挟む２枚の金属層を接続して配線を行う場合、絶縁層にＶｉａと呼ばれる孔があけられ、この孔にスパッタによる打ち込み等で金属が充填されることによって、当該２枚の金属層が電気的に接続される。
いま、ＬＳＩに多数設けられたＶｉａの１つの接触が不十分であるとする。プロセス的には、Ｖｉａへの金属の打ち込みが十分でない場合である。
図９は、接触が不十分なＶｉａとこの部分の等価回路の例を示す図である。
図９（Ａ）に示すように、Ｖｉａにおける接触が不十分な箇所がＡＮＤゲートの入力で発生していたとすると、この部分の回路は、図９（Ｂ）に示すようになる。すなわち、ＡＮＤゲートの入力部分に無視できない抵抗が挿入されることになる。
【００１２】
この抵抗の影響は、ＡＮＤゲートに入力される信号のスルーを大きくすることである。この影響により、結果的にワイヤ遅延が増大することになる。
例えば、この抵抗のため、ワイヤ遅延がタイミング設計における計算値よりも１ｎｓｅｃ大きくなったとする。すると、ＡＮＤゲートでの遅延は、０．１５０ｎｓｅｃから１．１５０ｎｓｅｃと変わる。そして、図８に示したフリップフロップ間の遅延は、
１．１５０＋２．６００＝３．７５０ｎｓｅｃ
となり、上述した上限値の３ｎｓｅｃを超えてしまう。これは、このＬＳＩが３３３ＭＨｚの周波数では動作しないことを意味する。
【００１３】
一方、ＬＳＩテスタの周波数を２５ＭＨｚと仮定すると、図８のフリップフロップ間は、４０ｎｓｅｃで到達すればよいことになる。したがって、ＬＳＩの遅延は、Ｖｉａの不良のために３．７５０ｎｓｅｃになったが、４０ｎｓｅｃ以下であるから、ＬＳＩテスタは不良を検出することができない。
したがって一般的には、例えば図１０に示すようなゲート回路を検査するには、入力（Ａ、Ｂ）に、図示のような必要なパターンを入力して出力（Ｏ）の期待値を比較する通常のテストの他に、このゲートが許容範囲内の遅延で動作しているかをテストすることが必要となる。
【００１４】
そこで本発明は、回路の微細化に伴って多様化した製品不良の態様に対応すべく、ＬＳＳＤスキャンテストにおいて、実動作状態（ＡＣ：Alternating Current）でのテスト（実動作テスト、At speed test）を実現することを目的とする。
また本発明は、ＡＳＩＣに対して実動作テストを行うことにより、論理設計のみならず、タイミング設計に対する検査を可能とするテスト方法およびその機構を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記の目的を達成する本発明は、複数のラッチ回路がチェーン状に接続されたスキャンチェーンと、テストパターンをスキャンチェーンの各ラッチ回路にラッチさせるためのシフト用クロックおよびテストパターンに対する被テスト回路の出力を取り込むためのテスト実行用クロックを生成し、スキャンチェーンに供給するクロック生成回路とを備えるマイクロコンピュータ（ＡＳＩＣ、ＬＳＩ）として実現される。
ここで、このスキャンチェーンは、テストパターンをラッチ回路のマスタラッチにラッチさせるためのＡクロックと、マスタラッチのデータをスレイブラッチにラッチさせるためのＢクロックとを入力し、ＡクロックおよびＢクロックの各タイミングで各ラッチ回路をシフトさせながらテストパターンを入力し、テスト実行用のＣクロックを入力してテストパターンに対する被テスト回路の出力をマスタラッチに取り込む。
そして、クロック生成回路は、Ｂクロックのうち少なくともテストパターンの入力段階の最後のＢクロックと、Ｃクロックとを生成し、スキャンチェーンに供給する。
【００１６】
より詳細には、クロック生成回路は、外部クロックをより高速なクロックに変換してＢクロックを生成するＢクロック生成手段と、このＢクロック生成手段により生成されたＢクロックを遅延させてＣクロックを生成するＣクロック生成手段とを備える。
また、より好ましくは、Ｃクロック生成手段は、複数段の遅延用マルチプレクサを備えて構成され、Ｂクロック生成手段により生成されたＢクロックを入力し、所定の段の遅延用マルチプレクサでＢクロックをフィードバックさせることにより、Ｂクロックに対して任意の時間だけ遅延させたＣクロックを出力する。
【００１７】
さらにまた、クロック生成回路は、外部クロックとＢクロック生成手段により生成されたクロックとを入力し、選択的に切り替えて出力してスキャンチェーンに供給するマルチプレクサを備える構成とすることができる。この場合、マルチプレクサは、テストパターンの入力段階における最後のＢクロックを出力するタイミングで、出力を外部クロックからＢクロック生成手段により生成されたクロックに切り替える。
また、クロック生成回路は、外部クロックとＣクロック生成手段により生成されたクロックとを入力し、選択的に切り替えて出力してスキャンチェーンに供給するマルチプレクサを備える構成とすることもできる。
【００１８】
さらに上記の目的を達成する他の本発明は、ＬＳＳＤスキャンテストを行うためのスキャンチェーンを内蔵した電子回路に対するテストの実行方法として実現することができる。このテスト方法は、外部クロックをスキャンチェーンに供給し、外部クロックに同期させてテストパターンをスキャンチェーンに入力するステップと、電子回路内部に設けられたクロック生成回路により生成された電子回路の内部周波数に対応するクロックに同期させて、被テスト回路によるテストパターンの実行結果をスキャンチェーンに取り込むステップと、外部クロックをスキャンチェーンに供給し、外部クロックに同期させてスキャンチェーンに取り込まれたテストパターンの実行結果を出力させるステップとを含む。
【００１９】
より好ましくは、テストパターンの実行結果をスキャンチェーンに取り込むステップは、外部クロックをより高速なクロックに変換するステップと、変換されたクロックを遅延させてテストパターンの実行結果の取り込み用のクロックを生成するステップとを含む。
さらに好ましくは、テストパターンの実行結果の取り込み用のクロックを生成するステップでは、複数段の遅延用マルチプレクサに変換されたクロックを入力し、所定の段の遅延用マルチプレクサでこのクロックをフィードバックさせることにより、変換されたクロックを任意の時間だけ遅延させる。
【発明の効果】
【００２０】
以上のように構成された本発明によれば、テストパターンの入力段階に用いられるシフト用クロックのうち少なくとも最後の１つと、テストパターンに対する被テスト回路の出力を取り込むためのテスト実行用クロックとを、マイクロコンピュータ（ＡＳＩＣ、ＬＳＩ）に内蔵されたクロック生成回路により生成することにより、ＬＳＩテスタから供給されるクロックよりも高速なクロックでテストを実行でき、マイクロコンピュータの実動作状態でのＬＳＳＤスキャンテストを実現することができる。
この実動作状態でのＬＳＳＤスキャンテストを行うことにより、論理設計のみならず、タイミング設計に対する検査を行うことが可能となる。
タイミング設計に対する検査が可能となることにより、従来のＬＳＳＤスキャンテストでは不良を発見できなかった遅延に関する問題を有するチップに対してもテスト段階で不良を発見することが可能となり、製造コストの削減に大きく寄与することができる。
【発明を実施するための最良の形態】
【００２１】
以下、添付図面を参照して、本発明を実施するための最良の形態（以下、実施形態）について詳細に説明する。
上述したように、従来のＬＳＳＤスキャンテストは、テストに用いられる動作クロックを、ＡＳＩＣ自身に比べて動作速度のかなり遅いＬＳＩテスタから供給している。そのため、テストパターンをシフトしていく最後のＢクロックが入力されてから、被テスト回路の出力信号を取り込むためのＣクロックが発信されるまでに、ある程度の時間がかかる。そのため、ＬＳＩテスタから供給される動作クロック（Ａ／Ｂ／Ｃクロック）をそのまま用いて実動作状態でのテストを行うことはできない。
そこで本発明では、テストパターンをシフトしていくＢクロックの少なくとも最後の１つと、被テスト回路の出力信号を取り込むためのＣクロックとをＡＳＩＣのチップ内で生成する。
【００２２】
図１は、本実施形態によるクロック生成回路の回路構成を示す図である。
図１に示すクロック生成回路１０は、ＡＳＩＣ内部に構成され、ＡＳＩＣの内部周波数にしたがってクロックを発信することができる。また、ＬＳＩテスタから供給されるＢ／Ｃクロックを入力し、ＡＣＴＥＳＴ端子を介して入力されるＬＳＩテスタからの制御信号にしたがって、ＬＳＩテスタから供給されたＢ／Ｃクロックを出力するか、クロック生成回路１０が生成したＢ／Ｃクロックを出力するかを切り替える。
言い換えれば、本実施形態のクロック生成回路１０を搭載したＡＳＩＣにおいて、Ａクロックは、ＬＳＩテスタから供給されるＡクロックがそのまま入力され、Ｂ／Ｃクロックは、クロック生成回路１０を介して入力される。そして、ＬＳＳＤスキャンテストにおける所定のタイミングで、ＬＳＩテスタから供給されるＢ／Ｃクロックに代えて、クロック生成回路１０で生成されるＢ／Ｃクロックが、ＡＳＩＣに入力されることとなる。
【００２３】
図１を参照すると、クロック生成回路１０は、Ｂクロックを生成するクロックチョッパー（Clock chopper）１１と、Ｃクロックを生成する遅延用マルチプレクサ（Delay-Multiplexer 、図ではD-Muxと表記）１２と、遅延用マルチプレクサ１２を制御するフリップフロップ（ＦＦ）１３と、Ｂクロックの切り替えを行うためのマルチプレクサ１４と、Ｃクロックの切り替えを行うためのマルチプレクサ１５およびＡＮＤゲート１６とを備える。クロックチョッパー１１の出力は、Ｂクロックとしてマルチプレクサ１４に入力されると共に、遅延用マルチプレクサ１２の入力（Forward In）に送られる。遅延用マルチプレクサ１２のフィードバック出力（Feedback）は、Ｃクロックとしてマルチプレクサ１５に入力される。
【００２４】
図２は、クロックチョッパー１１の回路構成を示す図である。
図２を参照すると、クロックチョッパー１１は、入力信号と、その入力信号を一定時間遅延させて反転させた信号とを加算し、出力する。また、図１に示したように、クロックチョッパー１１には、ＬＳＩテスタから供給されたＢクロックが入力される。このような構成により、クロックチョッパー１１は、ＬＳＩテスタによって生成されたクロックを、より幅が狭く高速なクロックに変換して出力する。
【００２５】
図３は、遅延用マルチプレクサ１２の回路構成を示す図である。
図３を参照すると、遅延用マルチプレクサ１２は、フォワード入力（Forward In）のクロックを反転してフォワード出力（Forward）とする。また、セレクト（Select）信号の入力にしたがって、フォワード入力またはフィードバック入力（Feedback In）のいずれか一方を選択してフィードバック出力（Feedback）とする。なお、フォワード入力をフォワード出力にする際にクロックを反転させるのは、Ｆａｌｌ時間とＲｉｓｅ時間の差によりクロック信号の幅が狭まり、最悪の場合にクロックが消失してしまうことを防ぐためである。
【００２６】
図１に示すように、遅延用マルチプレクサ１２は、複数段並べて設けられる。各遅延用マルチプレクサ１２は、前方に位置する他の遅延用マルチプレクサ１２のフォワード出力（Forward）をフォワード入力（Forward In）とし、後方に位置する他の遅延用マルチプレクサ１２のフィードバック出力をフィードバック入力とする。そして、先頭の遅延用マルチプレクサ１２のフォワード入力にはクロックチョッパー１１の出力が送られ、そのフィードバック出力はマルチプレクサ１５に入力される。
【００２７】
また、個々の遅延用マルチプレクサ１２に対応してフリップフロップ１３が設けられており、このフリップフロップ１３により各遅延用マルチプレクサ１２が制御される。特に図示はしないが、このフリップフロップ１３は、スキャンチェーンを構成する他のＬＳＳＤラッチと同様に、ＡクロックおよびＢクロックによりスキャンされる。すなわち、テストパターンの入力時に、ＭＯＤＥ端子を介してＬＳＩテスタから各フリップフロップ１３へ制御データが入力される。この制御データにより、フリップフロップ１３群の中で１つのフリップフロップ１３のみがローレベルにセットされる。そして、このローレベルにセットされたフリップフロップ１３の制御（上述したセレクト信号）により、このフリップフロップ１３に対応する遅延用マルチプレクサ１２において、フォワード入力がフィードバックに戻る。すなわち、フリップフロップ１３群にセットされる制御データによって、何段目の遅延用マルチプレクサ１２のフォワード入力をフィードバックしてマルチプレクサ１５へ送るかを自由に設定することができる。
【００２８】
例えば、３段目の遅延用マルチプレクサ１２のフォワード入力をフィードバックする場合を考える。この場合、１、２段目の遅延用マルチプレクサ１２では、フォワード入力はそのままフォワード出力として後段へ送られる。また、フィードバック入力もそのままフィードバック出力として前段へ送られる。そして、３段目の遅延用マルチプレクサ１２において、フォワード入力がフィードバック出力として前段へ返送されることとなる。
遅延用マルチプレクサ１２を１つ通過する際に、一定時間の遅延（ゲート遅延＋ワイヤ遅延）が生じるので、何段目の遅延用マルチプレクサ１２で信号をフィードバックするかを制御することにより、クロックチョッパー１１で生成されたクロックを任意の時間だけ遅らせることが可能となる。
【００２９】
なお、何段目の遅延用マルチプレクサ１２で信号をフィードバックするかは、被テスト回路であるＡＳＩＣに内蔵されているリング発振器（Ring Oscillator）を測定して行うことができる。ＡＳＩＣのウェハ（Wafer）には、プロセスのばらつきの範囲内で製造できたか否かを確認するため、リング発振器が埋め込まれている。このリング発振器の発信周波数を測定することにより、ＡＳＩＣのチップ内部のゲート遅延値を推定することができ、これに基づいて何段目の遅延用マルチプレクサ１２で信号をフィードバックさせればＢ／Ｃクロック間でどれだけの遅延を得られるかを類推することができる。
【００３０】
図１において、マルチプレクサ１４は、ＬＳＩテスタから供給されるＢクロックと上記のように構成されたクロックチョッパー１１から出力される高速なＢクロックとを入力し、ＡＣＴＥＳＴ端子の入力信号にしたがって、いずれを出力するかを切り替える。また、マルチプレクサ１５は、ＬＳＩテスタから供給されるＣクロックと上記のように構成された遅延用マルチプレクサ１２のフィードバック出力によるＣクロックとを入力し、ＡＣＴＥＳＴ端子の入力信号にしたがって、いずれを出力するかを切り替える。マルチプレクサ１５の出力はＡＮＤゲート１６を介して出力される。このＡＮＤゲート１６には、遅延用マルチプレクサ１２の制御用のＭＯＤＥ端子からの入力信号が入力されており、このＭＯＤＥ端子からの入力信号によりマルチプレクサ１５の出力に対するアクティブ、非アクティブの制御が行われる。
【００３１】
本実施形態は、上記のように構成されたクロックチョッパー１１と複数の遅延用マルチプレクサ１２とを用いることにより、幅の狭い高速なＢクロックを生成すると共に、このＢクロックを任意の時間だけ遅延させてＣクロックを生成する。したがって、使用する遅延用マルチプレクサ１２の段数を制御することにより、最後のＢクロックが発信されてからＣクロックが発信されるまでの時間を、被テスト回路であるＡＳＩＣの内部周波数に一致させ、ＡＳＩＣ内部の全てのパスにおいて実動作速度でのテストを行うことができる。
なお、図１において、ＭＯＮ＿ＢＣＬＫおよびＭＯＮ＿ＣＣＬＫの出力端子は、本実施形態のクロック生成回路１０でつくられるＢクロックおよびＣクロックの波形をチェックするために使用される。
【００３２】
図４は、本実施形態によるクロック生成回路１０を用いたＬＳＳＤスキャンテスト用のクロック信号のタイミングチャート、図５は、従来のＬＳＳＤスキャンテスト用のクロック信号のタイミングチャートである。
ＬＳＳＤスキャンテストにおける動作を制御するクロックの種類は、通常のＬＳＳＤスキャンテストと同様である。すなわち、テストパターンをスキャンチェーンに入力する段階およびテスト結果を取り出す段階ではＡ／Ｂクロックが用いられ、被テスト回路の出力信号を取り込む際にはＣクロックが用いられる。また、テストパターンとしては、通常のＬＳＳＤスキャンテストで用いられるテストパターンをそのまま使用することができる。したがって、通常のＬＳＳＤスキャンテストの場合と同様に、テストパターンを自動生成することができ、かつ故障があった場合にはほぼ１００％の検出が可能である。
【００３３】
本実施形態では、まずテストパターンの入力段階で、通常のＬＳＳＤスキャンテストと同様に、シフト用クロックであるＡクロック、Ｂクロックに基づいてスキャンチェーンを構成するＬＳＳＤラッチにシフトされ、各ＬＳＳＤラッチのスレイブラッチに格納される。この段階では、ＡＣＴＥＳＴ端子の入力信号はローレベルであり、マルチプレクサ１４は、ＬＳＩテスタから供給されるＢクロックを選択して出力する。また、この段階ではＣクロックは供給されていないが、マルチプレクサ１５は、ＬＳＩテスタから供給されるＣクロックを選択するようにセットされる。
そして、テストパターンの入力段階における最後のＢクロックが入力されるタイミングで、ＡＣＴＥＳＴ端子の入力信号をハイレベルとすることにより、マルチプレクサ１４、１５は、クロック生成装置１０のクロックチョッパー１１および遅延用マルチプレクサ１４から出力されたＢ／Ｃクロックを選択して出力するように切り替えられる。
【００３４】
図４および図５におけるテストパターンの入力段階の最後のＢクロックおよびＣクロックを比較すると、図４の本実施形態によるＢクロックおよびＣクロックは、それ自体の幅が狭く、かつクロックの間隔が短くなっている。このクロック間隔が、ＡＳＩＣによるテスト結果の取り込み時間であり、本実施形態では上述した遅延用マルチプレクサ１２群の制御によりＡＳＩＣの内部周波数に一致するように調整される。
【００３５】
ここで、ＡＳＩＣ内のマルチサイクルパスの取り扱いについて説明する。
マルチサイクルパスは、遅延値がＡＳＩＣの内部周波数の１クロックを超えるパスであり、実動作速度でのテストを行った場合には正しいテスト結果を得られない（Ｆａｉｌする）。しかし、このパスは、ＡＳＩＣの論理設計者には既知のパスであるため、このマルチサイクルパスを別扱いするテストパターンを生成することが可能である。具体的には、このマルチサイクルパスに対応する箇所に特殊なフラグを付けてテストパターンを生成する。そして、このフラグを通るテストデータに対するテスト結果の期待値をDon't careに変更する。
【００３６】
マルチサイクルパスをテストするには、テスト対象であるマルチサイクルパスの遅延値に合わせて、遅延用マルチプレクサ１２により生成されるＣクロックの遅延時間を大きくして、別途にテストを実行する。テストパターンは実働差速度でのテストに用いたものと同じテストパターンを用いても良いが、テスト時間を短縮するため、マルチサイクルだけをテストするテストパターンを別途生成して用いても良い。
【００３７】
以上説明したように、本実施形態によれば、テストパターンをスキャンチェーンに入力させるために用いられるＢクロックの少なくとも最後の１つと、テストパターンを被テスト回路であるＡＳＩＣに実行させた結果を取り込むためのＣクロックとを、ＡＳＩＣ内部のクロック生成回路で生成する。そして、これらＢクロックとＣクロックとの間隔をＡＳＩＣの内部周波数に一致させてＬＳＳＤスキャンテストを行うことにより、実動作速度でのテストが実現される。
【００３８】
本実施形態では、テストパターンの入力段階における最後のＢクロックに対するＣクロックの遅延時間を制御するため、複数段の遅延用マルチプレクサ１２を設けた。しかし、予め適切なＢ／Ｃクロックの間隔を算出し、この間隔分の遅延をＢクロックに与えられる遅延用マルチプレクサ１２を用意できるならば、複数段の遅延用マルチプレクサ１２で遅延時間を制御する必要はない。この場合、何段目の遅延用マルチプレクサ１２でクロックをフィードバックさせるかを制御するためのフリップフロップ１３群も不要となる。
【図面の簡単な説明】
【００３９】
【図１】本実施形態によるクロック生成回路の回路構成を示す図である。
【図２】本実施形態のクロックチョッパーの回路構成を示す図である。
【図３】本実施形態の遅延用マルチプレクサの回路構成を示す図である。
【図４】本実施形態によるクロック生成回路を用いたＬＳＳＤスキャンテスト用のクロック信号のタイミングチャートである。
【図５】従来のＬＳＳＤスキャンテスト用のクロック信号のタイミングチャートである。
【図６】ＬＳＳＤラッチ（フリップフロップ）の構成を示す図である。
【図７】ＬＳＳＤスキャンテストを実行するためのスキャンチェーンを説明する図である。
【図８】ＡＳＩＣの回路構成の一部を示す図である。
【図９】接触が不十分なＶｉａとこの部分の等価回路の例を示す図である。
【図１０】ゲート回路および入出力の論理関係の例を示す図である。
【符号の説明】
【００４０】
１０…クロック生成回路、１１…クロックチョッパー、１２…遅延用マルチプレクサ、１３…フリップフロップ、１４、１５…マルチプレクサ、１６…ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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