(57)【要約】【課題】  各機能ブロックの動作時における消費電力の変動を抑える。【解決手段】  互いに異なる処理機能を持つ複数の機能ブロックにより情報信号を処理する装置であって、前記複数の機能ブロック毎に動作クロックを要求すると共に、前記複数の機能ブロックに対して割り当てた優先順位に従って前記動作クロック要求に対する調停処理を行い、この調停処理の結果に応じて前記複数の機能ブロックのうち前記動作クロックを供給すべき機能ブロックを選択して前記動作クロックを前記選択した機能ブロックに供給する。【選択図】  図４
2005215757.tif 000002
【特許請求の範囲】
【請求項１】
互いに処理機能が異なる複数の信号処理回路により情報信号を処理する装置であって、
動作クロックを発生するクロック発生手段と、
前記複数の信号処理回路毎に発生された、動作クロックを要求するためのリクエスト信号を入力し、前記複数の信号処理回路に対して割り当てた優先順位に従って前記リクエスト信号に対する調停処理を行い、この調停結果に応じて前記複数の信号処理回路に対して選択的に前記クロック発生手段により得られた動作クロックを供給する調停手段とを備える信号処理装置。
【請求項２】
入力された情報信号を記憶するバッファメモリを備え、前記複数の信号処理回路は、前記入力された情報信号のデータレートとは異なるデータレートにて前記バッファメモリから前記情報信号を読み出して出力する入力処理回路を含み、前記入力処理回路は前記バッファメモリにおける前記情報信号の記憶状態に応じて前記動作クロックのリクエスト信号を発生することを特徴とする請求項１記載の信号処理装置。
【請求項３】
前記入力処理回路は前記リクエスト信号に応じて前記調停手段により供給された動作クロックに応じて前記バッファメモリから前記情報信号を読み出すことを特徴とする請求項２記載の信号処理装置。
【請求項４】
前記入力された情報信号は前記動作クロックの周波数とは異なる周波数のクロックに同期して前記バッファメモリに書き込まれることを特徴とする請求項３記載の信号処理装置。
【請求項５】
前記複数の信号処理回路により処理された前記情報信号を記憶するバッファメモリを備え、前記複数の信号処理回路は前記バッファメモリから読み出される前記情報信号のデータレートとは異なるデータレートにて前記バッファメモリに対して前記情報信号を書き込む出力処理回路を含み、前記出力処理回路は前記バッファメモリにおける前記情報信号の記憶状態に応じて前記動作クロックのリクエスト信号を発生することを特徴とする請求項１記載の信号処理装置。
【請求項６】
前記出力処理回路は前記リクエスト信号に応じて前記調停手段により供給された動作クロックに応じて前記バッファメモリに対して前記情報信号を書き込むことを特徴とする請求項５記載の信号処理装置。
【請求項７】
前記バッファメモリに記憶された情報信号は前記動作クロックの周波数とは異なる周波数のクロックに同期して読み出されることを特徴とする請求項６記載の信号処理装置。
【請求項８】
前記出力処理回路から出力された情報信号を記録媒体に記録する記録手段を備え、前記バッファメモリに記憶された情報信号は前記記録媒体に対する記録データレートに従う周波数のクロックに同期して読み出されることを特徴とする請求項７記載の信号処理装置。
【請求項９】
前記バッファメモリは書き込み状態と読み出し状態とを選択的に切り替え可能な複数のメモリバンクを有することを特徴とする請求項１から８記載の信号処理装置。
【請求項１０】
前記バッファメモリはＦＩＦＯ構成のメモリであることを特徴とする請求項１から９記載の信号処理装置。
【請求項１１】
メモリを備え、前記複数の信号処理回路は前記メモリを共通に用いて前記情報信号を処理することを特徴とする請求項１記載の信号処理装置。
【請求項１２】
前記複数の信号処理回路と前記メモリとの間で前記情報信号の書き込み及び読み出しを制御するメモリ制御手段を備え、前記メモリ制御手段は前記動作クロックに応じて前記情報信号の書き込み及び読み出しを制御することを特徴とする請求項１１記載の信号処理装置。
【請求項１３】
前記調停手段は前記複数の信号処理回路のうち前記動作クロックを供給している信号処理回路が前記メモリに対してアクセスしている状態で前記動作クロックの供給を停止しないよう調停を行うことを特徴とする請求項１１記載の信号処理装置。
【請求項１４】
前記調停手段は前記複数の信号処理回路のうちの所定の二つの信号処理回路が前記メモリに対してアクセスしていたアドレスの差に基づいて前記動作クロックの周波数を変更することを特徴とする請求項１１記載の信号処理装置。
【請求項１５】
前記メモリはＳＤＲＡＭで構成されることを特徴とする請求項１１記載の信号処理装置。
【請求項１６】
前記複数の信号処理回路は、互いに同程度の回路規模を有することを特徴とする請求項１記載の信号処理装置。
【請求項１７】
前記クロック発生手段は、基準クロックの周波数を逓倍して前記動作クロックとして出力するＰＬＬ回路を有し、前記調停手段は前記ＰＬＬ回路から出力された動作クロックを供給することを特徴とする請求項１記載の信号処理装置。
【請求項１８】
互いに異なる処理機能を持つ複数の機能ブロックにより情報信号を処理する装置であって、
前記複数の機能ブロック毎に動作クロックを要求すると共に、前記複数の機能ブロックに対して割り当てた優先順位に従って前記動作クロック要求に対する調停処理を行い、この調停処理の結果に応じて前記複数の機能ブロックのうち前記動作クロックを供給すべき機能ブロックを選択して前記動作クロックを前記選択した機能ブロックに供給することを特徴とする信号処理装置。
【請求項１９】
入力した動画像データを互いに異なる処理機能を持つ複数の信号処理回路により処理し、前記処理された動画像データを記録媒体に記録する装置であって、
動作クロックを発生するクロック発生手段と、
前記複数の信号処理回路毎に発生された、動作クロックを要求するためのリクエスト信号を入力し、前記複数の信号処理回路に対して割り当てた優先順位に従って前記リクエスト信号に対する調停処理を行い、この調停結果に応じて前記複数の信号処理回路に対して選択的に前記クロック発生手段により得られた動作クロックを供給する調停手段と、
前記複数の信号処理回路により処理された動画像データを前記記録媒体に記録する記録手段とを備える信号処理装置。
【請求項２０】
前記入力された動画像データを記憶するバッファメモリを備え、前記複数の信号処理回路は、前記入力された前記動画像データのデータレートよりも速いデータレートにて前記バッファメモリから前記動画像データを読み出して出力する入力処理回路を含み、前記入力処理回路は前記バッファメモリにおける前記動画像データの記憶状態に応じて前記動作クロックのリクエスト信号を発生することを特徴とする請求項１９記載の信号処理装置。
【請求項２１】
前記記録手段に出力されるべき前記動画像データを記憶するバッファメモリを備え、前記複数の信号処理回路は前記バッファメモリから読み出される前記動画像データのデータレートよりも速いデータレートにて前記バッファメモリに対して前記動画像データを書き込む出力処理回路を含み、前記出力処理回路は前記バッファメモリにおける前記動画像データの記憶状態に応じて前記動作クロックのリクエスト信号を発生することを特徴とする請求項１９記載の信号処理装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は信号処理装置に関し、特に複数の信号処理回路に対するクロックの供給処理に関する。
【背景技術】
【０００２】
近年、半導体の高集積化が進み、それにともない、複数の機能を１つチップ上に集積した、システムＬＳＩが実現可能となっている。
【０００３】
このシステムＬＳＩを搭載することにより、電子機器製品の小型化、低消費電力化が進み、さまざまな機能を持つ携帯用システムが、製品化されている。特に、携帯用システムでは、低消費電力が求められ、システムＬＳＩのクロック制御により消費電力を抑える手法が知られている。
【０００４】
クロック制御のひとつの方法は、各機能ブロックに必要なスループットに応じて、クロック周期を最適化することである。（例えば、特許文献１参照。）
更に、処理を行わない場合には、こまめにクロックを停止させることで、更なる消費電力の低減が可能となる。（例えば、特許文献２参照。）
【特許文献１】特開平５−２８１１６号公報
【特許文献２】特開平８−２７８８３８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、前記従来の構成では、クロック周波数の選択肢が整数分の１に限られる為、最適な周波数の選択ができない場合は、消費電力の低減効果が十分ではない。
【０００６】
又、クロックをこまめに停止した場合、各機能ブロックが、他の機能ブロックの動作状態とは、無関係にクロック制御を行う構成のため、各機能ブロックが同時に動作又は、停止する期間が発生し、消費電流が大きく変動することにより、供給される電源電圧の変動を引起し、結果として動作電圧の上昇につながり、消費電力の増加につながるケースがあった。
【０００７】
本発明は、この様な問題を解決し、複数の回路ブロックによる電源電圧の変動を少なくして消費電力を抑えることを目的とする。
【課題を解決するための手段】
【０００８】
前記目的を達成するため、本発明においては、互いに処理機能が異なる複数の信号処理回路により情報信号を処理する装置であって、動作クロックを発生するクロック発生手段と、前記複数の信号処理回路毎に発生された、動作クロックを要求するためのリクエスト信号を入力し、前記複数の信号処理回路に対して割り当てた優先順位に従って前記リクエスト信号に対する調停処理を行い、この調停結果に応じて前記複数の信号処理回路に対して選択的に前記クロック発生手段により得られた動作クロックを供給する調停手段とを備える構成とした。
【発明の効果】
【０００９】
複数の回路ブロックによる電源電圧の変動を少なくして消費電力を抑えることが可能となる。
【発明を実施するための最良の形態】
【００１０】
以下、映像信号を符号化して記録媒体に記録する記録装置に対して本発明を適用した実施形態について説明する。
【００１１】
図１は本発明を適用した記録装置の構成を示す図である。
【００１２】
図１において、入力部１は撮像部などを含み、デジタル動画像信号を出力する。２は信号処理部であり、入力されたデジタル動画像信号を符号化して出力する。３は記録部であり、信号処理部２により符号化された動画像信号を記録媒体４に記録する。記録媒体４としては、光ディスクやメモリカードなど、公知の構成を用いることができる。
【００１３】
次に、本発明の特徴となる、信号処理部２について説明する。
【００１４】
図２は信号処理部２の構成を示すブロック図である。
【００１５】
図２において、２０１は入力部１からの動画像信号を入力する入力端子、２０２は端子２０１から動画像信号に同期したクロックを入力する入力端子、２０３は不図示の基準発振器からの基準クロックを入力する入力端子、２０４、２１５は２ポートのＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）で構成されたＦＩＦＯメモリ、２０５は入力映像信号の同期分離、フィルタ処理等を行う入力処理回路、２０７は動画像信号に対してＤＣＴ、エントロピー符号化等の処理を施す符号化回路、２０９は符号化された動画像データに対して誤り訂正符号化、変調等施し、記録媒体４に対して記録するのに適したフォーマットに変換する記録処理回路である。
【００１６】
また、２０６、２０８、２１０は、入力処理回路２０５、符号化処理回路２０７、記録処理回路２０９の動作クロック供給用のリクエストを発生する制御回路、２１１は入力処理回路２０５、符号化処理回路２０７、記録処理回路２０９の動作クロック供給用のリクエストの調停を行い、各回路に対して選択的に動作クロックを供給するアービトレーション回路、２１２は入力処理回路２０５、符号化処理回路２０７、及び記録処理回路２０９が共用するメモリ２１３にアクセスするためのプロトコルにあわせて、コマンド、アドレス、データを発生するメモリインターフェイス回路、２１３はＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｄｙｎａｍｉｃ  ＲＡＭ）等で構成されるメモリ回路、２１４は端子２０３からの基準クロックに従って内部動作クロックを発生するＰＬＬ回路である。
【００１７】
本形態では、入力されるデジタル動画像信号は、例えば標準規格ＩＴＵ―Ｒ６０１・Ｒ６５６のデジタルデータとし、ＤＣＴ、エントロピー符号化等の符号化処理を施した後、記録媒体に記録する。記録媒体に出力するデータは、外部から１０ＭＨｚのクロックが供給されデータを出力して記録する。
【００１８】
又、ＦＩＦＯ２０４、２１５は、２ポートのＳＲＡＭで構成されるメモリで、それぞれ２バンクで構成される。ここでは説明を簡略化するために、１バンクの容量を、入力映像信号の水平同期１Ｈの時間に入出力するデータの容量として説明する。
【００１９】
また、入力処理回路２０５、符号化処理回路２０７、及び記録処理回路２０９に供給されるクロックはＰＬＬ２１４で作られる。
【００２０】
図２にＰＬＬ回路２１４の構成を示す。
【００２１】
ＰＬＬ回路２１４については、公知の技術である為、簡単に説明する。
【００２２】
外部水晶発振子等でつくられた基準クロックが分周器３０１に入力され、設定された分周比に従って分周して、位相比較器３０３に出力する。分周器３０２では、ＶＣＯ回路３０６の出力クロックを設定された分周比に従って分周し、位相比較器３０３に出力する。
【００２３】
位相比較器３０３では、入力される二つの信号の位相を比較して、その検出信号をチャージポンプ回路３０４、フィルタ回路３０５で直流電圧に変換し、電圧制御発信器ＶＣＯ回路３０６に入力する。ＶＣＯ３０６は入力電圧に応じた周波数のクロックを出力する。
【００２４】
この分周器３０１と分周器３０２の分周比の設定を変えることにより、細かい分解能でクロック周波数を可変することが可能となる。
【００２５】
また、図２において、入力端子２０１から入力されたデジタル動画像信号は、入力端子２０２から入力される２７ＭＨｚの同期クロックと共にＦＩＦＯ２０４に入力される。ＦＩＦＯ２０４は、２ポートのＳＲＡＭで構成されるメモリで、２バンクで構成されており、１Ｈ分のデータが書き込まれると、バンクを切り替えると同時に制御回路２０６に対してデータが蓄積したことを知らせるフラグを立てる。
【００２６】
制御回路２０６は、ＦＩＦＯ２０４からのフラグに応じて、アービトレーション回路２１１に対して動作クロックを要求するリクエスト信号をアサートする。アービトレーション回路２１１では、制御回路２０６、制御回路２０８、及び制御回路２１０から入力されるリクエスト信号に優先順位をつけて調停処理を行い、これらのうちの一つのリクエストに対してクロックを供給する。
【００２７】
本形態では、制御回路２０６、制御回路２１０、制御回路２０８の順に優先順位が高いものとして説明する。
【００２８】
更に、説明を簡略化するために、ＦＩＦＯ２０４、２１５の１バンクの容量を入力した動画像信号１Ｈの時間に入出力するデータの容量と同じとし、１バンクのデータの外部からの書き込み又は読み出しが終わった時点で、バンクを切り替えて、動作クロックを要求するリクエストを発生する構成とする。本形態では、ＦＩＦＯ２０４を用いて、２７ＭＨｚで入力された動画像データをその３倍の周波数で読み出すことにより、データレートを変換している。
【００２９】
図４に、入力処理回路２０５、符号化処理回路２０７、記録処理回路２０９の動作クロック要求リクエストに対する各回路の動作状態を示す。
【００３０】
図４の４０１は、各回路が時分割に動作する場合の消費電力を模式的に示し、４０２は制御回路２０６、制御回路２０８、及び制御回路２１０のリクエストの発生パターンの一例を示し、４０３は前述の優先順位でアービトレーションした結果、各回路に動作クロックを供給している期間を示している。
【００３１】
４０２に示す様に、制御回路２０６のリクエストと制御回路２１０のリクエストは同じタイミングでアサートするものとする。
【００３２】
本形態では、制御回路２０６、制御回路２１０から周期的に出力されるリクエストの隙間を制御回路２０８が埋めるような形で処理がおこなわれることとなる。
【００３３】
まず、制御回路２０６の発生したリクエストがアービトレーション回路２１１で調停処理され、受け付けられると、ＰＬＬ回路２１４で発生する動作クロックが入力処理回路２０５に供給される。
【００３４】
本形態では、ＰＬＬ回路２１４に対する入力クロックを２７ＭＨｚ、ＰＬＬ回路２１４の出力クロックを８１ＭＨｚとしており、図３の分周器３０１の分周比を１、分周器３０２の分周比を３に設定する。
【００３５】
動作クロックが供給された入力処理回路２０５はＦＩＦＯ回路２０４にクロックを送り、ＦＩＦＯ２０４に溜まっている１Ｈ分のデータを読み出し、同期分離、フィルタリング等の処理を施し、データ、アドレスを、メモリインターフェイス回路２１２に出力する。メモリインターフェイス回路２１２では、ＳＤＲＡＭで構成されるメモリ回路２１３のプロトコルにあわせて、コマンド、アドレス、データを発生させ、メモリ回路２１３にデータを書き込む。１Ｈ期間の映像データの処理が終わった時点で、制御回路２０６で発生するリクエストをネゲートする。
【００３６】
この間、入力動画像信号は、ＦＩＦＯ回路２０４のＳＲＡＭの別バンクに書き込まれている。
【００３７】
入力処理回路２０５の動作要求のリクエストがネゲートされると、同じタイミングでアサートされていた記録処理回路２０９の動作要求のリクエストがアービトレーション回路２１１により受け付けられ、記録処理回路２０９に動作クロックが供給される。
【００３８】
記録処理回路２０９は、すでに符号化回路２０７によって処理されたデータが記憶されているメモリ回路２１３のアドレスとデータのリード要求をメモリインターフェイス回路２１２に出力する。メモリインターフェイス回路２１２では、メモリ回路２１３のプロトコルに合わせてアドレス、コマンドを発行し、メモリ回路２１３から読み出した符号化データを記録処理回路２１０に送る。
【００３９】
記録処理回路２１０では、メモリ回路２１３から読み出された符号化データに対し、誤り訂正符号化、記録フォーマット化、変調等の処理を行い、ＦＩＦＯメモリ２１５に対し、クロックとデータを出力する。
【００４０】
ＦＩＦＯメモリ２１５では、２ポートＳＲＡＭのうち書き込み用に割り当てられているバンクに書き込みを行う。１Ｈ時間に記録されるデータをＦＩＦＯメモリ２１５に書き終わると、制御回路２１０の発生するリクエストがネゲートされ、記録処理回路２０９に供給されるクロックが停止する。
【００４１】
この間、ＦＩＦＯ２１５の書き込みとは別のバンクのデータは、外部クロック端子２１７から供給される記録用クロック、例えば４１ＭＨｚのクロックに同期して出力２１６から記録部３に出力される。つまり、このＦＩＦＯ２１５により画像データのデータレートを変換している。
【００４２】
入力処理回路２０５及び記録処理回路２１０のリクエストがネゲートされると、制御回路２０８でアサートされている符号化回路２０７のリクエストが、アービトレーション回路２１１により受け付けられ、符号化処理回路２０７に動作クロックが供給される。
【００４３】
符号化処理回路２０７では、入力処理回路２０５によりメモリ２１３に書き込まれた動画像信号のアドレスとリード要求をメモリインターフェイス回路２１２に渡す。メモリインターフェイス回路２１２では、メモリ回路２１３のプロトコルに合わせてアドレス。コマンドを発行し、メモリ回路２１３から動画像信号を符号化処理回路２０７に送る。
【００４４】
符号化処理回路２０７は、メモリ回路２１３から読み出した映像データに、ＤＣＴ、エントロピー符号化等の圧縮処理を施し、メモリインターフェイス回路２１２を介して再びメモリ回路２１３の所定アドレスに書き込む。
【００４５】
この処理を、他のリクエストがアサートされるまで繰り返す。
【００４６】
他のリクエストが発生すると、アービトレーション回路２１１によりクロックの供給が停止し、符号化処理回路２０７はストール状態となる。
【００４７】
但し、メモリ回路２１３をアクセスする為の一連のシーケンスの途中にクロックが停止した場合にはメモリアクセスが正常に終了しないため、再びクロックが供給された場合に継続処理ができなくなる。このため、メモリインターフェイス回路２１２では、メモリアクセス中の状態を知らせる信号をアービトレーション回路２１１に常に送ってメモリアクセス中に調停処理を禁止することにより、クロック供給の切り替えを、メモリをアクセスしていない期間に行えるようにしている。
【００４８】
又、符号化処理回路２０７では可変長符号化を行っているため、単位時間分の画像データの処理時間が変動することとなる。このため、メモリインターフェイス回路２１２では、メモリ回路２１３に対する入力処理回路２０５からの画像データ書き込みアドレスと符号化処理回路２０７の画像データ読み出しアドレスの差分を比較し、二つのアドレスが一定範囲以下になった場合に制御回路２０８に対して信号を発生し、制御回路２０８の発生するリクエストをネゲートすることにする。その後、二つのアドレスの差分が一定範囲以上になった場合に、再びリクエストをアサートする。
【００４９】
図４に示した、制御回路２０８のリクエストがネゲートされたタイミングは、二つのアドレスの差分が一定範囲以下となった状態で、符号化処理回路２０８の処理が停止した状態を示している。
【００５０】
尚、本形態では、入力処理回路２０５、符号化処理回路２０７及び記録処理回路２０９の回路規模がほぼ同じとなるよう、分割していることにより、各回路の動作時における消費電力の変動を抑制している。
【００５１】
この様に、本形態では、共通のクロックで動作する入力処理回路２０５、符号化処理回路２０７及び記録処理回路２０９の動作状態に応じて、それぞれ独立にクロックの要求を出力すると共に、これら三つの回路に対して優先度を割り当てて、この優先度に基づいて三つの回路からのクロック要求を調停した結果に基づいて選択的にクロックを供給するため、電源電圧の変動を少なくして消費電力を抑えることが可能となる。
【００５２】
そして、特に、ＦＩＦＯ２０４に蓄積されている入力画像データの状態に応じて入力処理回路２０５のクロックのリクエストを出力し、また、ＦＩＦＯ２１５に蓄積されている出力画像データの状態に応じて記録処理回路２０９のクロックのリクエストを出力するため、入力画像データや記録される画像データのように、定期的に処理を行う必要がある機能ブロックであっても、破綻することなく処理を行うことが可能となる。
【００５３】
なお、本形態では、ＦＩＦＯ回路２０４、２１５のＳＲＡＭの１バンクの容量を同じ基準時間あたりに入出力されるデータ量と設定しているが、これに限定されるものではない。
【００５４】
図５に、信号処理部２の他の構成を示す。
【００５５】
図２との違いは、メモリインターフェイス回路２１３から、制御回路２０８に接続されていた信号が、ＰＬＬ回路２１４に入力されている点である。
【００５６】
図２では、メモリインターフェイス回路２１２でメモリ回路２１３に対する入力処理回路２０５からの画像データ書き込みアドレスと符号化処理回路２０７による画像データ読み出しアドレスを監視し、二つのアドレスの差分が一定範囲以下になった場合に制御回路２０８に対して信号を発生し、制御回路２０８の発生するリクエストをネゲートすることにする構成となっている。
【００５７】
一方、図５では、メモリインターフェイス回路２１２で、メモリ回路２１３に対する入力処理回路２０５による画像データ書き込みアドレスと符号化処理回路２０７による画像データ読み出しアドレスに加え、符号化処理回路２０７による符号化された画像データの書き込みアドレスと記録処理回路２０９による読み出しアドレスを監視し、それぞれのアドレスの差分を基準にＰＬＬ回路２１４の分周器の設定を変えることで、ＰＬＬ回路２１４から出力されるクロックの周波数を段階的に可変する構成としている。
【００５８】
図６に、図４と同様に、入力処理回路２０５、符号化処理回路２０７及び記録処理回路２０９の動作クロック要求に対する各回路の動作状態を示した。
【００５９】
図６に示すクロック周波数変化点のタイミングで、ＰＬＬ回路２１４の分周比の設定がメモリインターフェイス回路２１２からの信号で変えられ、全体のクロックの周波数が低くなり、それに伴い、各回路の処理時間が増加し、消費電力が減ることとなる。
【００６０】
即ち、ＦＩＦＯ２０４に入力される動画像データのレートや、ＦＩＦＯ２１５から出力された動画像データのデータレートが変動し、入力処理回路２０５、符号化処理回路２０７及び記録処理回路２０９からのリクエスト周期が変動した場合にも、これに応じてクロックの周波数をダイナミックに変化させることで、一層消費電力を抑えることが可能となる。
【００６１】
なお、前述の実施形態では、本発明を動画像データを符号化して記録する装置に対して適用した場合について説明したが、これ以外にも、異なる機能を持つ複数の機能ブロックに対して共通のクロックを供給して信号を処理する構成に対しても同様に本発明を適用可能であり、同様の効果をもつ。
【図面の簡単な説明】
【００６２】
【図１】本発明が適用される記録装置の構成を示す図である。
【図２】図１における信号処理部の構成を示す図である。
【図３】ＰＬＬ回路の構成を示す図である。
【図４】信号処理部における各回路の動作状態を示す図である。
【図５】信号処理部の他の構成を示す図である。
【図６】信号処理部における各回路の動作状態を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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