(57)【要約】【課題】  従来、ｎ−エピタキシャル層にｐ＋型半導体層を設けたショットキーバリアダイオードは、ＩＲを考慮することなく低ＶＦを実現できるが、順方向電圧時に所定のＶＦを超えるとｐｎ接合ダイオードとして動作するため、ｎ−型半導体層にキャリアが注入され、オフ時（逆方向電圧印加時）には蓄積したキャリアのため逆回復時間（Ｔｒｒ）が発生し、スイッチング動作速度が悪化する問題があった。【解決手段】  ｎ−型半導体層と、ｐ＋型半導体層の間に絶縁膜を設ける。これにより所定のＶＦを超えてもｐｎ接合ダイオードとして動作しないため、キャリアの蓄積もなく、オフ時（逆方向電圧印加時）には逆回復時間（Ｔｒｒ）が発生しない。したがって、スイッチング動作速度を向上させることができる。【選択図】    図１
2005191225.tif 000002
【特許請求の範囲】
【請求項１】
一導電型半導体基板と、
該基板上に設けられた一導電型半導体層と、
前記半導体層に複数設けられたトレンチと、
前記トレンチ内壁を被覆する絶縁膜と、
前記各トレンチに埋設された逆導電型半導体層と、
前記逆導電型半導体層および前記一導電型半導体層の表面に設けられ、少なくとも該一導電型半導体層表面とショットキー接合を形成する金属層とを具備することを特徴とする半導体装置。
【請求項２】
前記絶縁膜は、前記逆導電型半導体層と前記一導電型半導体層間に電圧が印加された場合に前記逆導電型半導体層からのキャリアの流出を阻止することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記トレンチは、前記一導電型半導体層より浅く設けられることを特徴とする請求項１に記載の半導体装置。
【請求項４】
互いに隣接する前記逆導電型半導体層は、逆方向の電圧印加時に該逆導電型半導体層から前記一導電型半導体層に延びる空乏層がピンチオフする距離で離間して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
互いに隣接する前記逆導電型半導体層は、等間隔に離間して配置されることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記絶縁膜は５００Å程度の厚みを有することを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に高速でショットキーバリアダイオードのＩＲ特性の劣化を抑制し且つ低ＶＦ特性を向上する半導体装置に関する。
【背景技術】
【０００２】
図６には、従来のショットキーバリアダイオードＤ２、Ｄ３の断面図を示す。
【０００３】
図６（Ａ）のショットキーバリアダイオードＤ２は、ｎ＋型半導体基板３１上にｎ−型半導体層３２を積層し、ショットキーバリアダイオードＤ２の逆方向電圧印加時の耐圧を確保するガードリング３４を周辺に設け、半導体層３２表面とショットキー接合を形成するＭｏ等のショットキー金属層３６を設ける。
【０００４】
ショットキー金属層３６上には、アノード電極３７を設け、基板３１裏面にはカソード電極３８を設ける。順方向電圧印加時には電流が流れ、逆方向電圧印加時にはショットキー障壁により電流は流れない。
【０００５】
ショットキーバリアダイオードＤ２の立ち上がり電圧となる順方向電圧ＶＦや逆方向電圧印加時のリーク電流ＩＲは、ショットキー金属層３６と半導体層３２表面とのショットキー接合で得られる仕事関数差（以下φＢｎと称する）により決定する。一般的に、φＢｎが高ければＶＦは高くなり、ＩＲは下がるトレードオフの関係にある。
【０００６】
そこで、図６（Ｂ）に示す構造のショットキーバリアダイオードＤ３も知られている。
【０００７】
ショットキーバリアダイオードＤ３は、ｎ＋型半導体基板２１上にｎ−型半導体層２２を積層する。ｎ−型半導体層２２の比抵抗は、例えば４０Ｖ系の装置であれば１Ω・ｃｍ程度である。
【０００８】
その半導体層２２にｐ＋型不純物を拡散するなどして複数のｐ＋型領域２３を設ける。互いに隣接するｐ＋型領域２３の間隔は、空乏層がピンチオフする距離である。
【０００９】
また、ショットキーバリアダイオードＤ３の逆方向電圧印加時の耐圧を確保するため、全てのｐ＋型領域２３外周を囲んでｐ＋型不純物を拡散するなどしたガードリング２４が設けられる。ガードリング２４の内側に配置されたｐ＋型領域２３の全ておよび半導体層２２表面がショットキー金属層２６とコンタクトする。
【００１０】
ショットキー金属層２６は、例えばＭｏ等であり、半導体層２２表面とショットキー接合を形成する。このショットキー金属層２６の上にアノード電極２７として例えばＡｌ層等を設け、ｎ＋型半導体基板２１裏面には、カソード電極２８を設ける。
【００１１】
この場合、ショットキー金属層２６は擬似的なｐ型領域と考えることができるので、ショットキー金属層２６およびｐ＋型領域２３は連続したｐ型領域と見なすことができる。
【００１２】
ショットキーバリアダイオードＤ３は順方向電圧を印加すると電流が流れる。一方逆方向電圧を印加すると、ｐ＋型領域２３およびショットキー金属層２６と、ｎ−型半導体層２２とのｐｎ接合により空乏層が広がる。またこのとき、ショットキー金属層２６の種類に応じたリーク電流が半導体層２２とショットキー金属層２６との界面で発生する。
【００１３】
しかし、ｐ＋型領域３は空乏層が広がってピンチオフする離間距離でそれぞれ配置されているので、空乏層により界面で発生したリーク電流が抑制されカソード電極２８側への漏れを防ぐことができるものである。
【００１４】
つまり、所定の順方向電圧ＶＦを得られる特性を保持しつつ、逆方向電圧（ＶＲ）が増加することによるリーク電流（ＩＲ）の増加を抑制することができる（例えば、特願２００２−２８５６５１号明細書参照。）。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
ところで、図７（Ａ）に示すように従来のｐ＋型領域２３を有するショットキーバリアダイオードＤ３は、ショットキーバリアダイオードＤＳＢＤとｐｎ接合ダイオードＤｐｎを並列接続した構造となっている。ここで、ＤＳＢＤは、Ｄ３のショットキー接合領域のうち、ｎ−型半導体層２２部分のみをショットキー接合領域とするショットキーバリアダイオードであり、ＤｐｎはＰ＋型半導体層２３部分のダイオードである。
【００１６】
図７（Ｂ）には、各ダイオードのＶＦ特性を示す。このようにショットキーバリアダイオードＤＳＢＤの順方向の立ち上がり電圧ＶＦ１（０．４Ｖ程度）は、ｐｎ接合ダイオードＤｐｎの順方向の立ち上がり電圧ＶＦ２（０．６Ｖ程度）より低い。
【００１７】
しかし、所定の順方向電圧ＶＦｘで両者は逆転し、同じ順方向電流ＩＦにおいてｐｎ接合ダイオードＤｐｎの方が順方向電圧が低くなる。
【００１８】
すなわち、従来のショットキーバリアダイオードＤ３では、２つのダイオードＤＳＢＤ、Ｄｐｎが並列接続しているため、立ち上がりからＶＦｘまでの領域ではショットキーバリアダイオードＤＳＢＤとして動作し（矢印ａ）、ＶＦｘを超えた領域ではｐｎ接合ダイオードＤｐｎとして動作する（矢印ｂ）ことになる。
【００１９】
図８には、ショットキーバリアダイオードＤ３のｐ＋型領域２３部分の拡大図を示す。
【００２０】
オン時にＶＦｘを超える状況、例えば０．６５Ｖより大きい順方向電圧下でショットキーバリアダイオードＤ３を用いると、図８（Ａ）のごとくｐｎ接合ダイオードとして動作し、ｐ＋型領域２３から半導体層２２にキャリア（ホール）が注入される。
【００２１】
その後、オフ状態に切り替えるために逆方向電圧を印加すると、図８（Ｂ）のごとくｐｎ接合の空乏層の広がりによってリーク電流を抑制する。しかしこのとき、半導体層２２にはキャリアが蓄積されているため、半導体層２２に蓄積されたキャリアの流出または再結合が行われた後空乏層が広がり出す。すなわち、オフ状態になる前にこのキャリアの流出または再結合のための時間（逆回復時間：Ｔｒｒ）が発生する。
【００２２】
ところで、同じショットキーバリアダイオードＤ３をＶＦｘより低い順方向電圧ＶＦで動作させる場合（あるいはショットキーバリアダイオードＤ２を用いる場合）は、ｐｎダイオードＤｐｎとして動作することがない。つまりショットキーバリアダイオードＤ３をＶＦｘを超える電圧で動作させる場合は、それらと比較して、スイッチング動作が遅くなる問題がある。
【課題を解決するための手段】
【００２３】
本発明は、かかる課題に鑑みてなされ、一導電型半導体基板と、該基板上に設けられた一導電型半導体層と、前記半導体層に複数設けられたトレンチと、前記トレンチ内壁を被覆する絶縁膜と、前記各トレンチに埋設された逆導電型半導体層と、前記逆導電型半導体層および前記一導電型半導体層の表面に設けられ、少なくとも該一導電型半導体層表面とショットキー接合を形成する金属層とを具備することにより解決するものである。
【００２４】
また、前記絶縁膜は、前記逆導電型半導体層と前記一導電型半導体層間に電圧が印加された場合に前記逆導電型半導体層からのキャリアの流出を阻止することを特徴とするものである。
【００２５】
また、前記トレンチは、前記一導電型半導体層より浅く設けられることを特徴とするものである。
【００２６】
また、互いに隣接する前記逆導電型半導体層は、逆方向の電圧印加時に該逆導電型半導体層から前記一導電型半導体層に延びる空乏層がピンチオフする距離で離間して配置されることを特徴とするものである。
【００２７】
また、互いに隣接する前記逆導電型半導体層は、等間隔に離間して配置されることを特徴とするものである。
【００２８】
また、前記絶縁膜は５００Å程度の厚みを有することを特徴とするものである。
【発明の効果】
【００２９】
本実施形態によれば、ｎ−型半導体層にｐ＋型半導体層を設けた接合型ショットキーバリアダイオードにおいて、ｐ＋型半導体層とｎ−型半導体層の間に絶縁膜を設けることにより、順方向電圧印加時にｐｎ接合ダイオードとして動作させないものである。これにより、ｐ＋型半導体領域からｎ−型半導体層へのキャリアの注入が防げる。従って、オフ動作の際（逆方向電圧印加時）、空乏層が広がり出す前の逆回復時間（Ｔｒｒ）が発生しなくなる。従って、スイッチング動作速度を向上させることができる。これにより、ノイズの低減および、セットの効率を向上させることが可能となる。
【００３０】
また、従来と同程度のＶＦ特性を維持しつつ、逆方向電圧の増加に伴うリーク電流ＩＲの増加を抑制することができる。逆方向電圧印加時には、ショットキー金属層に応じたリーク電流がエピタキシャル層とショットキー金属層との界面で発生するが、本発明の構造によれば、エピタキシャル層を埋め尽くす空乏層によりこのリーク電流が抑制され、裏面電極側への漏れを防ぐことができるものである。
【００３１】
第２に、リーク電流ＩＲを考慮せずに低ＶＦのφＢｎを有するショットキー金属層を採用することができる。順方向電圧印加時にｐｎ接合ダイオードが動作しないので、ｐｎ接合ダイオードとショットキーバリアダイオードのＶＦ特性が逆転するＶＦｘを超えた領域では、ＶＦが高くなる。しかし本実施形態では、空乏層によりショットキー接合の界面で発生する大きいリーク電流を抑制できるため、低ＶＦのφＢｎを有するショットキー金属層を採用することにより対応できる。
【発明を実施するための最良の形態】
【００３２】
本発明の実施の形態を図１から図５を用いて詳細に説明する。
【００３３】
図１には、本発明のショットキーバリアダイオードＤ１を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ）のＡ−Ａ線の断面図である。尚、図１（Ａ）では表面のショットキー金属層およびアノード電極を省略している。
【００３４】
本発明のショットキーバリアダイオードＤ１は、一導電型半導体基板１と、一導電型半導体層２と、逆導電型半導体層３と、トレンチ５と、絶縁膜６と、ショットキー金属層９とから構成される。
【００３５】
基板は、ｎ＋型シリコン半導体基板１上に例えばエピタキシャル成長などによりｎ−型半導体層２を積層したものであり、ｎ−型半導体層２には複数のトレンチ５をｎ−型半導体層２より浅く設ける。
【００３６】
各トレンチ５内壁に５００Å程度の絶縁膜６を設ける。絶縁膜は、本実施形態では酸化膜６を採用する。また、酸化膜６に替えて窒化膜等の絶縁膜でもよい。
【００３７】
トレンチ５内にはｐ＋型不純物を含むポリシリコンを埋設して、ｐ＋型半導体層３を設ける。トレンチ５は、図１（Ａ）のごとく、例えば開口幅（対角線幅）１μｍの正六角形状を有し、それぞれ所定の距離（１μｍ〜１０μｍ程度）で離間される。この距離はショットキーバリアダイオードＤ１に逆方向電圧を印加した場合に空乏層がピンチオフする距離である。互いに隣接するｐ＋型半導体層３は等間隔で配置する必要からその形状は正六角形状が望ましい。
【００３８】
ガードリング４は、ショットキーバリアダイオードの逆方向電圧印加時の耐圧を確保するため、全てのｐ＋型半導体層３外周を囲んで設けられたｐ＋型の高濃度不純物領域である。このガードリング４は、その一部をショットキー金属層９とコンタクトさせる必要からマスクの合わせずれを考慮して２０μｍ程度の幅で設けられる。ガードリング４内側のｎ−型半導体層２表面が、ショットキー金属層９とショットキー接合を形成する。
【００３９】
ガードリング４は耐圧に応じてｐ＋型半導体層３と同等またはそれより深く設ける。本実施形態では高い耐圧を確保するため、ｐ＋型半導体層３より深く、ｎ−型半導体層２より浅くｐ＋型不純物をイオン注入および拡散して設ける。また、ガードリング４はｐ＋型半導体層３と同様にトレンチにｐ＋型ポリシリコンを埋設した領域であってもよい。
【００４０】
ショットキー金属層９は、例えばＭｏ等であり、ｎ−型半導体層２およびすべてのｐ＋型半導体層３とコンタクトし、ｎ−型半導体層２とはショットキー接合を形成する。このショットキー金属層９の上にアノード電極１０として例えばＡｌ層等を設け、ｎ＋型半導体基板１裏面には、カソード電極１１を設ける。  
【００４１】
図２には、ｐ＋型半導体層３部分の拡大断面図を示す。図２（Ａ）は順方向電圧印加時の様子であり、図２（Ｂ）は逆方向電圧印加時の様子である。
【００４２】
図２（Ａ）のように、トレンチ５内壁には酸化膜６が設けられているため、ｐ＋型半導体層３とｎ−型半導体層２とは絶縁分離されている。従って、ＶＦｘより低い順方向電圧印加時には従来同様ショットキーバリアダイオードＤＳＢＤとして動作し、ｐｎ接合ダイオードＤｐｎとショットキーバリアダイオードＤＳＢＤとのＶＦ特性が逆転する順方向電圧ＶＦｘを超える順方向電圧（図７（Ｂ）参照）を印加しても、ｐｎ接合ダイオードＤｐｎとして動作することはない。つまり、引き続きショットキーバリアダイオードＤＳＢＤとして動作するので、キャリアがｎ−型半導体層２に注入されることはない。
【００４３】
一方図２（Ｂ）の如く、ショットキーバリアダイオードＤ１の逆方向電圧印加時には、ｐ＋型半導体層３およびショットキー金属層９と、ｎ−型半導体層２とのｐｎ接合によりｐ＋型半導体層３間のｎ−型半導体層２に破線のごとく空乏層５０が広がる。
【００４４】
前述のようにｐ＋型半導体層３はそれぞれ所定の間隔で均等に離間されて配置されている。この所定の距離とは、逆方向電圧印加時にｐ＋型半導体層３から広がる空乏層５０がピンチオフする距離である。すなわちｐ＋型半導体層３間のｎ−型半導体層２は空乏層５０により埋め尽くされる。
【００４５】
ショットキーバリアダイオードＤ１は、逆方向電圧印加時にはショットキー金属層９の種類に応じたリーク電流がｎ−型半導体層２とショットキー金属層９との界面で発生する。しかし、界面でリーク電流が発生しても空乏層５０により抑制されカソード電極１１側への漏れを防ぐことができるものである。
【００４６】
すなわち、従来と同じ順方向電圧ＶＦを得られる特性を保持しつつ、逆方向電圧（ＶＲ）が増加することによるリーク電流（ＩＲ）の増加を抑制することができる。
【００４７】
そしてこのとき、従来のショットキーバリアダイオードＤ３如くｎ−型半導体層２にキャリアの蓄積が有る場合は、キャリアの流出または再結合のための逆回復時間（Ｔｒｒ）が経過後、空乏層５０が広がる。しかし、本実施形態ではキャリアの蓄積がないため、ホールの流出ないし再結合をする必要がない。したがって、逆回復時間（Ｔｒｒ）が発生することはなく、スイッチング動作速度を向上させることができ、具体的には、従来数百ｎｓであったスイッチング動作速度を数十ｎｓ程度まで向上できる。
【００４８】
なお、ＶＦｘを超えた領域においては、ｐｎ接合ダイオードＤｐｎの方がＶＦが低いが、既述したように逆回復時間Ｔｒｒの発生は避けられない。一方本実施形態では逆回復時間Ｔｒｒが発生することはなく、またＶＦ特性については、以下のようにショットキー接合面積やショットキー金属層を適宜最適化することにより、改善することができる。
【００４９】
ショットキーバリアダイオードはショットキー金属層９と半導体層２との接合面積が大きい方が順方向電圧（ＶＦ）を低くできるので望ましい。ｐ＋型半導体層３はショットキーバリアダイオードの順方向電圧印加時には無効領域となるので、空乏層５０がピンチオフする範囲内で、ｐ＋型半導体層３の占有面積をなるべく少なくするとよい。
【００５０】
また、ショットキー金属層９をφＢｎのより低い金属（例えばＴｉ、Ｗ等）に変更することによっても順方向電圧を低くできる。φＢｎが低い金属層は、順方向電圧（ＶＦ）を低くできる反面リーク電流（ＩＲ）が高くなってしまうが、本実施形態ではショットキー接合の界面のリーク電流ＩＲが増加しても、空乏層５０により抑制することができる。
【００５１】
ショットキー接合領域界面でのリーク電流が増加しても、空乏層がピンチオフした後はカソード電極側へ漏れないのでショットキーバリアダイオードとしてのリーク電流の増加を抑制できる。つまり、リーク電流ＩＲを考慮せずに所定の順方向電圧ＶＦが得られるφＢｎを有する金属層を採用することが可能となる。
【００５２】
ここで、ｐ＋型半導体層３の形状は、逆方向電圧印加時に空乏層５０が均等に広がって半導体層２を埋め尽くせるよう、各々均等な離間距離で配置されることが必要であるので、正六角形状が最適である（図１（Ａ）参照）。尚、一箇所でも空乏層の広がりが不足するところがあるとそこからカソード電極１１側へ電流が漏れるので、全てのｐ＋型半導体層３間において、逆方向電圧印加時に空乏層５０の広がりで埋め尽くされる距離が確保できるのであれば、ｐ＋型半導体層３の形状は正六角形状に限らない。
【００５３】
次に、図３から図５を用いて本発明のショットキーバリアダイオードの製造方法の一例を説明する。
【００５４】
図３（Ａ）の如く、ｎ＋型半導体基板１に例えばエピタキシャル成長などによるｎ−型半導体層２を積層するなどし、酸化膜（不図示）を全面に生成する。また、図示は省略するが基板の最外周は、酸化膜を開口してｎ＋型不純物をデポジション後拡散し、アニュラーリングを形成する。
【００５５】
図３（Ｂ）の如く、耐圧を確保するためのガードリング４を、例えばｐ＋型半導体層３より深く、ｐ＋型不純物のイオン注入および拡散により形成する。ガードリング４は、ｐ＋型半導体層３周囲を囲むように形成され、その深さは耐圧に応じてｐ＋型半導体層３と同等かそれより深く形成する。
【００５６】
ガードリング４もショットキー金属層とコンタクトする必要があるため、マスクの合わせずれを考慮してある程度（例えば２０μｍ程度）の幅が必要となる。拡散領域であるので、断面形状でみると底部付近の曲率が緩和でき、この部分の電界集中を抑制でき、高耐圧の機種には適切である。
【００５７】
つぎに、図３（Ｃ）では、開口幅（対角線幅）１μｍ程度の六角形状に開口したマスクを用いてｎ−半導体層２に複数のトレンチ５を形成する。トレンチは、ｎ−型半導体層２より浅く形成される。
【００５８】
次に、図４（Ａ）ではトレンチ５内壁に絶縁膜を５００Å程度の膜厚に形成する。絶縁膜は、熱酸化膜またはＮＳＧ膜などの酸化膜または窒化膜であり、本実施形態では酸化膜６を採用する。これによりｐｎ接合ダイオードの順方向の動作を防ぐことができる。
【００５９】
図４（Ｂ）では、全てのトレンチ５にｐ＋型不純物が導入されたポリシリコンを埋設する。すなわち全面にノンドープのポリシリコンを堆積後、ｐ＋型不純物を導入し（または、ｐ＋型不純物が導入されたポリシリコンを堆積し）、その後、全面をエッチバックしてトレンチ５にポリシリコンを埋設してｐ＋型半導体層３を形成する。ｐ＋型半導体層３は、逆方向電圧印加時に空乏層がピンチオフし、半導体層２が空乏層５０で完全に埋め尽くされる幅をもってそれぞれ均等に離間して配置される。
【００６０】
尚、ｐ＋型半導体層３は深すぎると順方向電圧ＶＦが高くにあり、浅すぎるとリーク電流が大きくなるので、所望の値が得られる深さにトレンチ５およびｐ＋型半導体層３を形成する。
【００６１】
図４（Ｃ）ではこれまでの拡散工程などにより全面に付着した酸化膜を除去し、全てのｐ＋型半導体層３とｎ−型半導体層２表面を露出する。また、ＣＶＤ酸化膜を形成し、ガードリング４もショットキー金属層をコンタクトさせるため、ＣＶＤ酸化膜の一部を露出させる。すなわち、ガードリング４の一部を含んで、ガードリング４の内側の酸化膜８をエッチングにより除去し、ショットキー金属層９とのコンタクト領域を露出する。
【００６２】
そして例えばＭｏ等のショットキー金属層９を蒸着する。少なくともショットキー接合領域を覆う所望の形状にパターニング後、シリサイド化のために５００〜６００℃でアニール処理を行う。ここで、例えば所定のＶＦが得られない場合は、Ｍｏに変えてφＢｎの低いＮｉ、Ｃｒ、Ｔｉ等を用いる。
【００６３】
その後、アノード電極１０となるＡｌ層を全面に蒸着し、所望の形状にパターニングし、裏面には例えばＴｉ／Ｎｉ／Ａｕ等のカソード電極１１を形成し、図１に示す最終構造を得る。
【００６４】
なお、図５のごとく、ガードリング４はｐ＋型半導体層３と同様に、トレンチにポリシリコンを埋設して形成してもよい。すなわち、ガードリング４の領域に複数のトレンチ１５を例えば１μ程度のラインアンドスペースで形成し（図５（Ａ））、ｐ＋型不純物を含むポリシリコンを埋設する。その後、熱処理により近接したトレンチからｐ＋型不純物が微量に拡散することで不純物領域が一体化し、２０μｍ程度の幅の広いガードリング４が形成できる（図５（Ｂ））。
【００６５】
また、ｐ＋型半導体層３と同等の深さで所定の耐圧が確保できるようであれば、ｐ＋型半導体層３のトレンチ５形成およびポリシリコンの埋設と同一工程でガードリング４を形成するとよい。この場合トレンチ１５内が酸化膜６で被覆されている場合は、酸化膜６を除去した後ｐ＋型半導体層３を埋設する。
【図面の簡単な説明】
【００６６】
【図１】本発明の半導体装置を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図２】本発明の半導体装置を説明するための断面図である。
【図３】本発明の半導体装置の製造方法を説明するための断面図である。
【図４】本発明の半導体装置の製造方法を説明するための断面図である。
【図５】本発明の半導体装置の製造方法を説明するための断面図である。
【図６】従来の半導体装置を説明するための断面図である。
【図７】従来の半導体装置を説明するための（Ａ）回路概要図、（Ｂ）特性図である。
【図８】従来の半導体装置を説明するための断面図である。
【符号の説明】
【００６７】
１    ｎ＋型半導体基板
２    ｎ−型半導体層
３    ｐ＋型半導体層
４    ガードリング
５    トレンチ
６    絶縁膜
８    酸化膜
９    ショットキー金属層
１０  アノード電極
１１  カソード電極
１５  トレンチ
２１    ｎ＋型半導体基板
２２    ｎ−型半導体層
２３    ｐ＋型領域
２６    ショットキー金属層
２７    アノード電極
２８    カソード電極
３１    ｎ＋型半導体基板
３２    ｎ−型半導体層
３４    ｐ＋型領域
３６    ショットキー金属層
３７    アノード電極
３８    カソード電極
５０    空乏層
【図１】
2005191225.tif 000003
【図２】
2005191225.tif 000004
【図３】
2005191225.tif 000005
【図４】
2005191225.tif 000006
【図５】
2005191225.tif 000007
【図６】
2005191225.tif 000008
【図７】
2005191225.tif 000009
【図８】
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