(57)【要約】【課題】ＥＳＤ負荷容量を減らす技法。【解決手段】容量補償回路を用いることによって静電保護ダイオードを有するＥＳＤ回路の容量性負荷効果を軽減する。静電放電が起きない通常動作時には、容量削減回路が静電保護ダイオード内の逆バイアスを維持して、ダイオードの容量が所定値より低くなるようにする。静電放電が起きると、容量補償回路が印加逆バイアスを除去し、静電保護ダイオードにてパワーレールに分流させる。【選択図】    図５
2005005705.tif 000002
【特許請求の範囲】
【請求項１】
第１パワーレールと、
信号ノードと、
第１端が前記信号ノードに結合され、第２端が当該第１端と対向すると共に接合ノードに結合された静電放電保護ダイオードと、
前記接合ノードと結合された容量削減回路とを備える静電放電回路であって、当該容量削減回路は、前記信号ノードにて電圧電位の大きさが所定の値以下になると前記接合ノードにて補償電圧を供給する効果を有し、当該補償電圧は前記第１パワーレールを超える大きさを有し、前記容量削減回路は前記信号ノードにて電圧電位の大きさが前記所定値を超えると前記接合ノードを前記第１パワーレールに結合する効果をさらに有する、
ことを特徴とする静電放電回路。
【請求項２】
前記補償電圧は一定でない電圧であることを特徴とする請求項１に記載の静電放電回路。
【請求項３】
前記補償電圧は予め定義された最大値よりも低く維持されることを特徴とする請求項２に記載の静電放電回路。
【請求項４】
前記容量削減回路は、特性順方向活性化電圧を有するシャントダイオードを含み、当該シャントダイオードは前記接合ノードと前記第１パワーレールとの間に結合され、前記シャントダイオードの順方向活性化電圧は前記最大値に上限を設けることを特徴とする請求項３に記載の静電放電回路。
【請求項５】
前記補償電圧は前記容量削減回路の予め定義された動作条件内で実質的に定電圧であることを特徴とする請求項１に記載の静電放電回路。
【請求項６】
前記容量削減回路は、
前記接合ノードに前記補償電圧を供給するための電圧生成回路と、
前記容量削減回路が前記接合ノードを前記第１パワーレールに結合すると、前記接合ノードから前記電圧生成回路を切り離すための遮断回路（cutoff circuit）と、
を含むことを特徴とする請求項１に記載の静電放電回路。
【請求項７】
前記遮断回路には、陽極が前記電圧生成回路の出力に結合され、陰極が前記接合ノードに結合された電流方向指定ダイオード（current steering diode）があることを特徴とする請求項６に記載の静電放電回路。
【請求項８】
前記容量削減回路は、
前記接合ノードに前記補償電圧を供給するための電圧生成回路と、
前記接合ノードと前記第１パワーレールとの間に結合されたシャントダイオードと、
を有することを特徴とする請求項１に記載の静電放電回路。
【請求項９】
前記電圧生成回路及び前記シャントダイオードは互いに並列接続されていることを特徴とする請求項８に記載の静電放電回路。
【請求項１０】
前記シャントダイオードはクランプデバイス内にある複数のシャントダイオードのうちの一つであることを特徴とする請求項８に記載の静電放電回路。
【請求項１１】
前記電圧生成回路は電圧ポンプであることを特徴とする請求項８に記載の静電放電回路。
【請求項１２】
前記静電放電保護ダイオードの前記第１端は前記信号ノードに結合された第１陽極で、前記静電放電保護ダイオードの前記第２端は前記接合ノードに結合された第１陰極であって、
前記シャントダイオードは、第２陽極が前記接合ノードに結合され、第２陰極が前記第１パワーレールに結合されている、
ことを特徴とする請求項８に記載の静電放電回路。
【請求項１３】
前記電圧生成回路にはその出力段に電流方向指示ダイオードがあり、当該電流方向指定回路は前記電圧生成回路から前記接合ノードへの電流の流れを許可し、前記信号ノードから前記電圧生成回路への電流の流れを妨害する効果を有することを特徴とする請求項１２に記載の静電放電回路。
【請求項１４】
前記電流方向指示ダイオードは、第３陰極が前記第１陰極に接続され、第３陽極が前記電圧生成回路に結合されていることを特徴とする請求項１３に記載の静電放電回路。
【請求項１５】
前記電圧生成回路は電圧ポンプで、前記電流方向指示ダイオードは前記電圧ポンプのチャージポンプ回路機構に欠くことのできない部分であることを特徴とする請求項１３に記載の静電放電回路。
【請求項１６】
さらに容量性デバイスが前記接合ノードと第２パワーレールとの間に結合されていることを特徴とする請求項１５に記載の静電放電回路。
【請求項１７】
前記容量性デバイスは実コンデンサ（physical capacitor）及び固有容量のうちの一方であることを特徴とする請求項１６に記載の静電放電回路。
【請求項１８】
前記第１パワーレールは正電圧のパワーレールで、前記補償電圧は前記第１パワーレールの電位よりも高い正電圧電位を有しているので、前記補償電圧の大きさは当該正電圧パワーレールの電圧電位を超えることを特徴とする請求項１に記載の静電放電回路。
【請求項１９】
前記第１パワーレールは正でない電圧のパワーレールで、前記補償電圧は前記第１パワーレールの電位よりも低い負電圧電位を有しているので、前記補償電圧の大きさは当該正でない電圧のパワーレールの電圧電位の大きさを超えることを特徴とする請求項１に記載の静電放電回路。
【請求項２０】
第２パワーレールと、
前記信号ノードと第２接合ノードとの間に結合された第２静電放電保護ダイオードと、
前記第２接合ノードに結合された第２容量削減回路とをさらに備え、当該第２容量削減回路は前記信号ノードにて電圧電位の大きさが第２所定値以下になると前記第２接合ノードにて第２補償電圧を供給する効果を有し、当該第２補償電圧は前記第２パワーレールを超える大きさを有し、前記第２容量削減回路は前記信号ノードにて電圧電位の大きさが前記所定値を超えると前記接合ノードを前記第２パワーレールに結合する効果をさらに有する、
ことを特徴とする請求項１に記載の静電放電回路。
【請求項２１】
前記第２所定値は実質的に前記第１所定値と同じであることを特徴とする請求項２０に記載の静電放電回路。
【請求項２２】
前記信号ノードは入力パッドであることを特徴とする請求項１に記載の静電放電回路。
【請求項２３】
前記信号ノードは入出力パッドであることを特徴とする請求項１に記載の静電放電回路。
【請求項２４】
請求項１に記載の前記静電放電回路を組み込んでいることを特徴とする集積回路。
【請求項２５】
請求項１に記載の前記静電放電回路を組み込んでいることを特徴とする電子デバイス。
【請求項２６】
前記容量削減回路には前記接合ノードに前記補償電圧を供給するための電圧ポンプがあり、当該電圧ポンプは、
ポンピング信号に応答するインバータと、
前記インバータの出力と電荷収集ノードとの間に結合された第１容量性デバイスと、
前記第１パワーレールと前記電荷収集ノードとの間に結合されたＭＯＳデバイスと、
出力電荷を保持するための第２容量性デバイスと、
前記電荷収集ノードを前記第２容量性デバイスに結合するためのポンプダイオードと
を有することを特徴とする請求項１に記載の静電放電回路。
【請求項２７】
前記ＭＯＳデバイスはＰＭＯＳデバイスで、当該ＰＭＯＳデバイスの制御ゲートは前記ポンピング信号の論理の遷移に応答することを特徴とする請求項２６に記載の静電放電回路。
【請求項２８】
前記ＰＭＯＳデバイスは前記ポンピング信号の論理補数（logical complement）を受け取るように結合されていることを特徴とする請求項２７に記載の静電放電回路。
【請求項２９】
さらに複数のダイオードが前記第１パワーレールと前記電荷収集ノードとの間に結合されていることを特徴とする請求項２６に記載の静電放電回路。
【請求項３０】
前記ＭＯＳデバイスはダイオード接続ＭＯＳデバイスで、当該ダイオード接続ＭＯＳデバイスは前記複数のダイオードのうちの一つであることを特徴とする請求項２９に記載の静電放電回路。
【請求項３１】
前記ＭＯＳデバイスは前記電圧ポンプの最大出力電圧を限定するための制御信号に応答することを特徴とする請求項２６に記載の静電放電回路。
【請求項３２】
前記電圧ポンプの最大出力電圧は前記第１パワーレールの大きさと前記所定値との間の大きさに限定されることを特徴とする請求項３１に記載の静電放電回路。
【請求項３３】
第１パワーレールと、
信号ノードと、
第１端が前記信号ノードに結合された静電放電保護ダイオードと、
前記静電放電保護ダイオードと直列に結合され、前記第１端と対向した前記静電放電保護ダイオードの第２端に接続された接合ノードにて補償電圧を生成する効果を有する容量削減回路とを備える静電放電回路であって、当該補償電圧の大きさは前記第１パワーレールの大きさを超えることを特徴とする静電放電回路。
【請求項３４】
前記容量削減回路は、
前記接合ノードにて前記補償電圧を生成するための電圧生成回路と、
前記接合ノードと前記第１パワーレールとの間に結合されたシャントダイオードと、
を含むことを特徴とする請求項３３に記載の静電放電回路。
【請求項３５】
前記電圧生成回路及び前記シャントダイオードは互いに並列接続されていることを特徴とする請求項３４に記載の静電放電回路。
【請求項３６】
前記電圧生成回路は、
ポンピング信号に応答するインバータと、
前記インバータの出力と電荷収集ノードとの間に結合された第１容量性デバイスと、
前記第１パワーレールと前記電荷収集ノードとの間に結合されたＭＯＳデバイスと、
出力電荷を保持するための第２容量性デバイスと、
前記電荷収集ノードを前記第２容量性デバイスに結合するためのポンプダイオードと、
を有する電圧ポンプであることを特徴とする請求項３４に記載の静電放電回路。
【請求項３７】
前記ＭＯＳデバイスはＰＭＯＳデバイスで、当該ＰＭＯＳデバイスの制御ゲートは前記ポンピング信号の論理の遷移に応答することを特徴とする請求項３３に記載の静電放電回路。
【請求項３８】
前記ＰＭＯＳデバイスは前記ポンピング信号の論理補数を受け取るように結合されていることを特徴とする請求項３４に記載の静電放電回路。
【請求項３９】
さらに複数のダイオードが前記第１パワーレールと前記電荷収集ノードとの間に結合されていることを特徴とする請求項３３に記載の静電放電回路。
【請求項４０】
前記ＭＯＳデバイスはダイオード接続ＭＯＳデバイスで、当該ダイオード接続ＭＯＳデバイスは前記複数のダイオードの中の一つであることを特徴とする請求項３９に記載の静電放電回路。
【請求項４１】
前記ＭＯＳデバイスは前記電圧ポンプの最大出力電圧を限定するための制御信号に応答することを特徴とする請求項３３に記載の静電放電回路。
【請求項４２】
前記電圧ポンプの最大出力電圧は、前記第１パワーレールの大きさと、前記第１パワーレールの大きさに前記シャントダイオードの順方向活性化電圧の大きさを足した和、との間の大きさに限定されることを特徴とする請求項４１に記載の静電放電回路。
【請求項４３】
前記容量削減回路は、前記信号ノードにて電圧の大きさが前記容量削減回路が生成した前記補償電圧を超える予め定義された値よりも増大すると、前記容量削減回路を前記静電放電保護回路から切り離すための遮断回路を含んでいることを特徴とする請求項３３に記載の静電放電回路。
【請求項４４】
前記容量削減回路は、前記電圧生成回路から前記接合ノードへの電流の流れを許可する一方、前記接合ノードから前記電圧生成回路への電流の流れを妨害するための単一方向性回路と直列になっている電圧生成回路を含んでいることを特徴とする請求項３３に記載の静電放電回路。
【請求項４５】
前記単一方向性回路は、前記電圧生成回路からの出力電圧が前記接合ノードにて電圧電位を超えると、前記電圧生成回路から前記接合ノードへの電流の流れを許可し、
前記単一方向性回路は、前記接合ノードにて電圧電位が前記電圧生成回路からの出力電圧を超える所定の電圧の大きさになると、前記接合ノードから前記電圧生成回路への電流の流れを妨害する、
ことを特徴とする請求項４４に記載の静電放電回路。
【請求項４６】
前記静電放電保護ダイオードの前記第１端は前記信号ノードに結合された第１陽極で、前記静電放電保護ダイオードの前記第２端は前記接合ノードに結合された第１陰極であって、
前記単一方向性回路は、第２陰極が前記第１陰極に接続される一方、第２陽極が前記電圧生成回路に結合された電流方向指示ダイオードである、
ことを特徴とする請求項４５に記載の静電放電回路。
【請求項４７】
前記容量削減回路にはさらにシャントダイオードが前記接合ノードと前記第１パワーレールとの間に接続されていることを特徴とする請求項４６に記載の静電放電回路。
【請求項４８】
前記シャントダイオードは第３陽極が前記第１陰極に接続され、第３陰極が前記第１パワーレールに接続されていることを特徴とする請求項４７に記載の静電放電回路。
【請求項４９】
前記シャントダイオードは前記直列接続になった電圧生成回路及び単一方向性回路に並列接続されていることを特徴とする請求項４７に記載の静電放電回路。
【請求項５０】
前記シャントダイオードはクランプデバイスの中にある複数のシャントダイオードのうちの一つであることを特徴とする請求項３４に記載の静電放電回路。
【請求項５１】
前記電圧生成回路は電圧ポンプであることを特徴とする請求項４４に記載の静電放電回路。
【請求項５２】
前記単一方向性回路は前記電圧ポンプの出力段としての働きをする電流方向指示ダイオードであることを特徴とする請求項５１に記載の静電放電回路。
【請求項５３】
さらに容量性デバイスが前記接合ノードと第２パワーレールとの間に結合されていることを特徴とする請求項５２に記載の静電放電回路。
【請求項５４】
前記容量性デバイスは実コンデンサ及び固有容量のうちの一方であることを請求項５３に記載の静電放電回路。
【請求項５５】
前記第１パワーレールは正電圧のパワーレールで、前記補償電圧は前記第１パワーレールの電位よりも高い正電圧電位を有しているので、前記補償電圧の大きさは当該正電圧パワーレールの電圧電位の大きさを超えることを特徴とする請求項３３に記載の静電放電回路。
【請求項５６】
前記第１パワーレールは正でない電圧のパワーレールで、前記補償電圧は前記第１パワーレールの電位よりも低い負電圧電位を有しているので、前記補償電圧の大きさは当該正でない電圧のパワーレールの電圧電位の大きさを超えることを特徴とする請求項３３に記載の静電放電回路。
【請求項５７】
前記信号ノードは入力パッドであることを特徴とする請求項３３に記載の静電放電回路。
【請求項５８】
前記信号ノードは入出力パッドであることを特徴とする請求項３３に記載の静電放電回路。
【請求項５９】
請求項３３に記載の前記静電放電回路を組み込んでいることを特徴とする集積回路。
【請求項６０】
請求項３３に記載の前記静電放電回路を組み込んでいることを特徴とする電子デバイス。
【請求項６１】
第１パワーレールと、
信号ノードと、
第１端が前記信号ノードに結合された静電放電保護ダイオードと、
前記第１端と対向した前記静電放電保護ダイオードの第２端に接続された接合ノードにて補償電圧を生成するための電圧生成回路とを備え、当該補償電圧は前記第１パワーレールの大きさを超える大きさを有し、さらに
前記接合ノードと前記第１パワーレールとの間に結合されたシャントダイオードと、
を備えることを特徴とする静電放電回路。
【請求項６２】
前記電圧生成回路と前記シャントダイオードとは互いに並列に接続されていることを特徴とする請求項６１に記載の静電放電回路。
【請求項６３】
前記電圧生成回路には、前記信号ノードにて電圧の大きさが前記電圧生成回路によって生成された前記補償電圧を超える予め定義された値よりも増大すると、前記電圧生成回路を前記静電放電保護ダイオードから切り離すための緊急遮断回路があることを特徴とする請求項６１に記載の静電放電回路。
【請求項６４】
前記緊急遮断回路は第２電流方向指示ダイオードであることを特徴とする請求項６３に記載の静電放電回路。
【請求項６５】
前記静電放電保護ダイオードの前記第１端は前記信号ノードに結合された第１陽極で、前記静電放電保護ダイオードの前記第２端は前記接合ノードに結合された第１陰極であって、
前記電圧生成回路には、第２陰極が前記第１陰極に接続され、第２陽極が前記電圧生成回路に結合された電流方向指示ダイオードがある、
ことを特徴とする請求項６１に記載の静電放電回路。
【請求項６６】
前記シャントダイオードは第３陽極が前記第１陰極に接続され、第３陰極が前記第１パワーレールに接続されていることを請求項６５に記載の静電放電回路。
【請求項６７】
前記電圧生成回路は電圧ポンプであることを特徴とする請求項６５に記載の静電放電回路。
【請求項６８】
前記電流方向指定ダイオードは前記電圧ポンプの出力段であって、
前記電圧ポンプはさらに容量性デバイスが前記接合ノードと第２パワーレールとの間に結合されている、
ことを特徴とする請求項６７に記載の静電放電回路。
【請求項６９】
前記容量性デバイスは実コンデンサ及び固有容量のうちの一方であることを特徴とする請求項６８に記載の静電放電回路。
【請求項７０】
前記シャントダイオードはクランプデバイス内の複数のシャントダイオードの中の一つであることを特徴とする請求項６１に記載の静電放電回路。
【請求項７１】
前記第１パワーレールは正電圧のパワーレールで、前記補償電圧は前記第１パワーレールの電位よりも高い正電圧電位を有しているので、前記補償電圧の大きさは当該正電圧のパワーレールの電圧電位の大きさを超えることを特徴とする請求項６１に記載の静電放電回路。
【請求項７２】
前記第１パワーレールは正でない電圧のパワーレールで、前記補償電圧は前記第１パワーレールの電位よりも低い負電圧電位を有しているので、前記補償電圧の大きさは当該正でない電圧のパワーレールの電圧電位の大きさを超えることを特徴とする請求項６１に記載の静電放電回路。
【請求項７３】
前記信号ノードは入力パッドであることを特徴とする請求項６１に記載の静電放電回路。
【請求項７４】
前記信号ノードは入出力パッドであることを特徴とする請求項６１に記載の静電放電回路。
【請求項７５】
請求項６１に記載の静電放電回路を組み込んでいることを特徴とする集積回路。
【請求項７６】
請求項６１に記載の静電放電回路を組み込んでいることを特徴とする電子デバイス。
【請求項７７】
第１パワーレールと、
第２パワーレールと、
信号ノードと、
前記信号ノードと第１接合ノードとの間に結合された第１静電放電保護ダイオードと、
前記信号ノードと第２接合ノードとの間に結合された第２静電放電保護ダイオードと、
前記第１接合ノードと前記第１パワーレールとの間に結合された第１シャントダイオードと、
前記第２接合ノードと前記第２パワーレールとの間に結合された第２シャントダイオードと、
前記第１接合ノードに結合された第１容量削減回路とを備える静電放電回路であって、当該容量削減回路は前記信号ノードにて電圧電位の大きさが第１所定値以下になると前記第１接合ノードにて第１補償電圧を供給する効果を有し、当該補償電圧は前記第１パワーレールを超える大きさであり、当該静電放電回路はさらに、
前記第２接合ノードに結合された第２容量削減回路を備え、当該第２容量削減回路は前記信号ノードにて電圧電位が第２所定値以下になると前記第２接合ノードにて第２補償電圧を供給する効果を有し、当該第２補償電圧は前記第２パワーレールを超える大きさであることを特徴とする静電放電回路。
【請求項７８】
前記第２所定値は実質的に前記第１所定値に等しいことを特徴とする請求項７７に記載の静電放電回路。
【請求項７９】
前記第１容量削減回路には前記第１シャントダイオードが活動状態になると前記第１容量削減回路を前記第１接合ノードから切り離すための第１遮断回路があり、
前記第２容量削減回路には前記第２シャントダイオードが活動状態になると前記第２容量削減回路を前記第２接合ノードから切り離すための第２遮断回路がある、
ことを特徴とする請求項７７に記載の静電放電回路。
【請求項８０】
前記第１遮断回路には陰極が前記第１シャントダイオードの陽極に結合された電流方向指示ダイオードがあることを特徴とする請求項７９に記載の静電放電回路。
【請求項８１】
前記第２遮断回路には陰極が前記第２シャントダイオードの陽極に結合された電流方向指示ダイオードがあることを特徴とする請求項７９に記載の静電放電回路。
【請求項８２】
前記第１容量削減回路は前記第１静電放電保護ダイオードの陽極にて前記第１補償電圧を供給する第１電圧ポンプであって、
前記第２容量削減回路は前記第２静電放電保護ダイオードの陽極にて前記第２補償電圧を供給する第２電圧ポンプであることを特徴とする請求項７７に記載の静電放電回路。
【請求項８３】
前記第１パワーレールは正電圧のパワーレールで、前記第１補償電圧は前記第１パワーレールの電位より高い正電圧電位を有しているので、前記補償電圧の大きさは前記第１パワーレールの電圧電位の大きさを超え、
前記第２パワーレールは正でない電圧のパワーレールで、前記補償電圧は前記第２パワーレールの電位よりも低い負電圧電位を有するので、前記第２補償電圧の大きさは前記第２パワーレールの電圧電位の大きさを超える、
ことを特徴とする請求項８２に記載の静電放電回路。
【請求項８４】
前記第１電圧ポンプは、
第１ポンピング信号出力に応答する第１インバータと、
前記第１インバータの出力と第１電荷収集ノードとの間に結合された第１電荷集積（charge accumulating）デバイスと、
前記第１パワーレールと前記第１電荷収集ノードとの間に結合された第１ＭＯＳデバイスと、
第１出力電荷を保持するための第１電荷蓄積（charge storage）デバイスと、
前記第１電荷収集ノードを前記第１電荷蓄積デバイスに結合するための第１ポンプダイオードとを有する一方、
前記第２電圧ポンプは、
第２ポンピング信号出力に応答する第２インバータと、
前記第２インバータの出力と第２電荷収集ノードとの間に結合された第２電荷集積デバイスと、
前記第１パワーレールと前記第２電荷収集ノードとの間に結合された第２ＭＯＳデバイスと、
第２出力電荷を保持するための第２電荷蓄積デバイスと、
前記第２電荷収集ノードを前記第２電荷蓄積デバイスに結合するための第２ポンプダイオードとを有する、
ことを特徴とする請求項８２に記載の静電放電回路。
【請求項８５】
前記第１及び第２のポンピング信号入力は共通のポンピング信号に応答することを特徴とする請求項８４に記載の静電放電回路。
【請求項８６】
前記第１ＭＯＳデバイスはＰＭＯＳデバイスで、当該ＰＭＯＳデバイスの制御ゲートは前記第１ポンピング信号入力にてポンピング信号の論理の遷移に応答することを特徴とする請求項８４に記載の静電放電回路。
【請求項８７】
前記ＰＭＯＳデバイスは前記ポンピング信号の論理補数を受け取るように結合されていることを特徴とする請求項８６に記載の静電放電回路。
【請求項８８】
さらに複数のダイオードが前記第１パワーレールと前記第１電荷収集ノードとの間に結合されていることを特徴とする請求項８４に記載の静電放電回路。
【請求項８９】
前記第１ＭＯＳデバイスはダイオード接続ＭＯＳデバイスで、当該ダイオード接続ＭＯＳデバイスは前記複数のダイオードの中の一つであることを特徴とする請求項８８に記載の静電放電回路。
【請求項９０】
前記ＭＯＳデバイスは前記第１電圧ポンプの最大出力電圧を限定するための制御信号に応答することを特徴とする請求項８４に記載の静電放電回路。
【請求項９１】
前記第１ポンプの最大出力電圧は、前記第１パワーレールの大きさと、前記第１パワーレールの大きさに前記第１シャントダイオードの順方向活性化電圧の大きさを足した和、との間の大きさに限定されることを特徴とする請求項９０に記載の静電放電回路。
【請求項９２】
前記信号ノードは入力パッドであることを特徴とする請求項７７に記載の静電放電回路。
【請求項９３】
前記信号ノードは入出力パッドであることを特徴とする請求項７７に記載の静電放電回路。
【請求項９４】
請求項７７に記載の静電放電回路を組み込んでいることを特徴とする集積回路。
【請求項９５】
請求項７７に記載の静電放電回路を組み込んでいることを特徴とする電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的には、高周波アプリケーションの静電放電（ＥＳＤ）保護の分野に関する発明である。
【背景技術】
【０００２】
ＭＯＳＦＥＴやその他のいくつかのデバイスの入力インピーダンスは容量性で、静電気を蓄積しやすい。従って、ＭＯＳＦＥＴの外部にある何か物や人から、ゲートに接続されたボンディングパッドにかかる少量の静電気でも、入力容量性インピーダンスに蓄積してＭＯＳＦＥＴのゲート酸化膜の破壊を起こすほどの大きさの電界になるまでに増強する可能性がある。
【０００３】
静電放電（ＥＳＤ）回路、又はデバイスは、製造工程並びに製造後のハンドリングで、静電放電から内部回路機構を保護するために、半導体集積回路（ＩＣ）又はその他の感応しやすいデバイスの入力、出力、及び入出力パッドに適用される。
【０００４】
図１において、入力信号用の基本的ＥＳＤ回路１１には一対のクランプダイオード１３及び１５が入力パッド１７と内部回路機構１９との間に接続されている。ダイオード１３及び１５の目的は、蓄積された電荷、又は入ってくる信号が正の供給電圧Ｖｄｄより高くならないように、又は接地電圧よりも順方向ダイオード電圧降下一つ分以上低くならないように保護することである。ダイオード１３は主に正の過渡現象から保護し、ダイオード１５は主に負のサージから保護する。
【０００５】
基本的なＥＳＤ回路１１については多数の変形が知られている。時には、パッド１７とＥＳＤ回路１１との間にオプションで電流制限抵抗が付加されたり、また、ダイオード１５は出力パッド上に使用されるときにはＥＳＤ回路には採用されないことがある。しかしながら、ダイオード１３及び／又は１５のような静電保護用ダイオードはたいていのＥＳＤ構造の一部になっているのが一般的である。
【０００６】
ＥＳＤ回路構造のダイオードは、非常に高い電圧に耐える必要があるために比較的に大きくなる可能性がある。従って、ＥＳＤ回路はパッドに負荷容量（loading capacitance）を実質的に付加することになり、これが高周波数入出力信号に有害な作用を及ぼす。低周波でこの容量性負荷（５ｐＦくらいまで）が入出力信号の完全性に与える影響はごくわずかではあるが、動作周波数が１ＧＨｚ以上になると、ＥＳＤの容量性負荷は無視できない信号劣化を起こす一因になる。単純な解決法は、ＥＳＤ回路構造の拡散面積を小さくして容量を低下させることかもしれない。しかしながら、この手法は、一般的には２０００Ｖより高くなければならないＥＳＤ保護レベルを低下させる傾向がある。
【０００７】
高周波アプリケーションでＥＳＤ保護回路の使用をさらに複雑にするのは、ダイオードの接合容量は印加されたダイオード内の電圧に関係することが実証されていることである。よって、ＥＳＤ回路の容量性負荷は、論理信号遷移の印加からなど、入力パッドにて電圧が変動するとそれに伴って変動する。
【０００８】
図２において、ＥＳＤ回路から容量性負荷の悪影響を減らす第１の手法は、入力パッド１７にて電圧変動から生じる可変容量を小さくすることを試みる。この例において、第１の遮断（isolating）ダイオード２１が入力パッド１７とクランプダイオード１３との間に挿入され、第２の遮断ダイオード２３が入力パッド１７とクランプダイオード１５との間に挿入されている。
【０００９】
上に述べたように、ダイオードの容量値は印加されたダイオード内の電圧に伴って変化する。よって、この例は、遮断ダイオード２１及び２３内で起きる電圧変動の量を減らすことによって入力パッド１７で観察される容量性負荷の安定化を図っている。すなわち、第１遮断ダイオード２１内の電圧ＶD1の変動を最小にすることによって、ダイオード２１の容量の変動が小さくなる。同様に、第２遮断ダイオード内の電圧ＶD2の変動を最小にすることによって、ダイオード２３の容量の変動も小さくなる。
【００１０】
これを達成するために、第１差動増幅器２５はダイオード２１の陽極に印加された電圧をダイオード２１の陰極に伝達する。このようにすると、ダイオード２１内の電圧が入力パッド１７での電圧変動に関係なく比較的一定のままだから、ダイオード２１に起因する容量も同様に比較的一定に維持される。同じように、第２差動増幅器２７はダイオード２３の陰極に印加された電圧をダイオード２３の陽極に伝達する。クランプダイオード１３及び１５は遮断ダイオード２１及び２３によってそれぞれ入力パッド１７から切り離されているから、ダイオード１３及び１５に起因して入力パッド１７にかかる容量性負荷の影響は軽減される。
【００１１】
しかしながら、差動増幅器を使用すると、この手法の使用は高周波アプリケーションでは限界がある。さらに、差動増幅器２５及び２７は総体的に回路が複雑になる一因になると共にＥＳＤ保護回路の容量性負荷の一因になる。さらに、この手法はクランプダイオード１３及び１５の容量を小さくするという課題に取り組んでいない。
【特許文献１】米国特許発明第5,973,897号明細書
【特許文献２】米国特許発明第6,114,731号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明はこれらの問題解決を目指している。
【００１３】
本発明の目的は、必要なＥＳＤ保護レベルを維持しつつＥＳＤ容量を小さくすることにある。
【００１４】
本発明の第２の目的は、容量が小さく高周波アプリケーションに適しているが、それでもなお強いＥＳＤ保護を提供するＥＳＤ構造を提供することである。
【課題を解決するための手段】
【００１５】
これらの目的を達成するために、静電保護ダイオードとパワーレールとの間に容量削減回路（capacitive reduction circuit）を設けている。静電保護ダイオードの一端は入力信号に結合され、他方の端は接合ノードにて容量削減回路に結合される。容量削減回路はこの接合ノードに補償電圧を印加し、この接合ノードの値は通常操作（つまり、非ＥＳＤ）時に静電保護ダイオードで逆バイアスが確実に維持されるように選択される。静電保護ダイオードの逆バイアスを維持することによって、その容量性負荷効果（capacitive loading effect）は予め定義された最大値に維持可能である。確実に逆バイアスが維持されるように、補償電圧はパワーレールを超える大きさになるようにする。
【００１６】
予め定義された値に達する信号ノードにて電位に応答するように容量削減回路を改良し、出力補償電圧を接合ノードから切り離し、代わって接合ノードをパワーレールに結合することによって、ＥＳＤ保護は引き続き実施される。この状況において、接合ノードはシャントダイオードを経由してパワーレールに結合されているのが好ましい。
【００１７】
一例において、容量削減回路は接合ノードにて補償電圧を供給するための電圧生成器を含んでいる。電圧生成器からの出力は電流方向指示ダイオード（current steering diode）を経由して接合ノードに印加されるのが好ましい。電流方向指示ダイオードは接合ノードから電圧生成器への電流の流れを軽減する。
【００１８】
別の例において、電圧生成器は電圧ポンプとして実現され、好適な実施例において電流方向指示ダイオードは電圧ポンプの電圧ポンピング活動に欠くことのできない部分である。
【００１９】
添付の図面と共に以下に述べる説明及び特許請求の範囲を参照することにより、発明をより一層理解できるようになると共に発明のその他の目的及び成果は明らかになる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【実施例１】
【００２１】
本発明の好適な実施例を添付の図面を参照しながら以下に説明する。
【００２２】
本発明を添付の図面を参照しながら様々な好適な実施例に関連して説明する。しかしながら、上記の説明に基づいて当業者ならば様々な変更及び修正が可能であることが明白になる。そうした変更及び修正は、添付の特許請求の範囲から逸脱しない限りにおいて、本発明の範囲の中に含まれるものとする。
【００２３】
ダイオードの容量は印加された逆バイアスの電位によって影響される可能性があることを明らかにした。ダイオードの容量と印加逆バイアス電位との関係を次のように表わすことができる、
2005005705.tif 000003
ここで、Vjは接合電圧、Cj(Vj)は単位面積あたりの結果として生じた容量、Cj(0V)はVj＝0Vにおける容量、Vbiは接合固有（built-in）電位、nは容量のVjに対するパワー依存性を表わす。接合の逆バイアスが大きくなるほど、容量は小さくなる。
【００２４】
図３にこの関係を示す。容量はｙ軸に沿って描かれ、「Ｃ」というラベルをつけて示している。印加電圧バイアスはｘ軸に沿って描かれ、「−Ｖ及び＋Ｖ」というラベルをつけて示している。図示されているように、ダイオードの接合容量は、接合の印加逆バイアスの大きさが増大するにつれて低下する。すなわち、接合容量は、ｘ軸に沿って左側に移動するにつれて低下する。
【００２５】
ＥＳＤ保護回路に起因する負荷容量（load capacitance）、つまり、最大接合容量を１．０ｐＦ以下に維持すると、ＥＳＤ容量性負荷の超過に原因があると今まで考えられていた信号劣化を軽減することができることが分かった。この測度１．０ｐＦは現時点で好ましい値であり、本発明から逸れることなく、設計上の選択としてその外の最大容量値を選択して構わないと理解すべきである。
【００２６】
図４は、値Ｖｍｉｎ以下の逆接合バイアスをかけることによってダイオードの最大接合容量を所定の値Ｃｍａｘよりも低く保つことができることを示している。言い換えれば、Ｘ軸に沿って双頭矢印９で示されているように、印加逆接合バイアスの大きさがＶｍｉｎ以上である限り、ダイオードの接合容量はＣｍａｘ以下のままである。本書で使用している「大きさ」とは、数学で一般に理解されているように数の絶対値のことである。
【００２７】
図５において、本発明の一実施例がダブルダイオード静電放電保護構造４３の１枝に適用されている。信号パッド４１は信号ノード４５にてダブルダイオード構造４３に結合されている。分かるように、信号パッド４１が入力パッドならば、信号ノード４５は、表示されていないが、入力バッファに結合される。同様に、信号パッド４１が入出力パッドならば、信号パッドは入出力バッファに結合される。
【００２８】
ダブルダイオード構造４３は、第１静電放電保護ダイオード４７と第２静電放電保護ダイオード４９とから構成されている。第２静電放電保護ダイオード４９はその陰極が信号ノード４５に結合される一方、その陽極が接地に結合されている。そのしきい値電圧及び基板効果電圧の変動を含み、信号パッド４１にて電圧電位が接地よりも少なくともダイオード４９の順方向電圧降下分だけ低くなると、ダイオード４９がオンになり信号パッド４１を接地に結合する。
【００２９】
第１静電放電保護ダイオード４７はその陽極がノード４５に結合される一方、陰極が接合ノード５１に結合されている。先に説明したように、信号パッド４１にて電力電位がＶｄｄよりも所定の量高くなると、第１静電放電保護ダイオード４７がオンになり、信号パッド４１がダイオード４７を経由してＶｄｄに結合されるのが好ましい。
【００３０】
この実施例において、容量削減回路５３は信号ノード５１とＶｄｄとの間に結合されている。従って、第１静電放電保護ダイオード４７と容量削減回路５３は信号パッド４５とＶｄｄとの間に直列に結合されている。容量削減回路５３はノード５１にてダイオード４７の陰極に補償電圧Ｖｃを印加する。補償電圧Ｖｃは、定電圧電位でも又は何らかの発振性質を有していても構わないが、図４に関して先に説明した所定の最小値Ｖｍｉｎを超える大きさのままであれば十分である。
【００３１】
通常の動作では、パワーレール間、つまりＶｄｄと接地間にまたがる電圧電位値によって定義することのできる信号パッド４１における電位は論理信号の印加により変動する。従って、信号パッド４５にて電位は通常動作時にＶｄｄ以下・接地以上に制限される。容量削減回路５３を使用せず、ダイオード４７の陰極がＶｄｄに直接接続されている場合には、信号ノード４５での電位が低電位を受け取るとしたらＶｄｄによりダイオード４７に逆バイアスが起きるが、論理信号の遷移により信号ノード４５にて電位がＶｄｄまで上がるとしたらダイオード４７に逆バイアスは起きず、それと関連して接合容量が大きくなる。
【００３２】
この実施例は、確実に通常動作時のダイオード４７の印加逆バイアスが予め定義された最小値Ｖｍｉｎを越える大きさに維持されるようにして、間違いなくダイオード４７の接合容量が予め定義された最大値Ｃｍａｘより低く維持されるようにする。信号ノード４５の電位は通常動作時Ｖｄｄまで上がることがあるから、信号４５における論理、しかるに電圧の変動に関係なくダイオード４７の印加逆バイアスが間違いなく予め定義された最小値Ｖｃより高く常に維持されるように、補償電圧Ｖｃを必ずＶｄｄよりも大きくする。
【００３３】
従って、通常動作時、容量削減回路５３は正のパワーレールＶｄｄを超える大きさを有する補償電圧Ｖｃを出力する。補償電圧Ｖｃはダイオード４７の逆バイアスを維持するので、信号パッド４１で上向きにスパイクする静電電圧放電が起きない限り、信号パッド４１の容量を軽減する。
【００３４】
信号パッド４１における上向きの電圧のスパイクは信号ノード４５にて電位が同じく上向きにスパイクする原因になる。信号ノード４５にて電位がＶｃよりもダイオード４７の順方向電圧降下一つ分高くなると、ダイオード４７がオンになり信号ノード４５を接合５１に結合する。静電保護を提供するために、容量削減回路５３は、補償電圧Ｖｃの出力を停止し、直ちに接合ノード５１を正のパワーレールＶｄｄに経路制御することによって静電放電から生じるノード５１にて予期しなかった電圧変動に反応する。このようにして、容量削減回路５３は、回路全体又はデバイスの静電保護を提供しながら、信号ノード４５における電圧スパイクから自らを守る。
【００３５】
しかしながら、従来技術ではダイオード４７など静電保護ダイオードが静電保護のターンオン点を決めるが、本発明では電圧補償電圧Ｖｃに基づいて容量削減回路５３がターンオン点を決めることに注意。すなわち、先に説明した従来技術で、ターンオン点、つまり上向き電圧スパイクがＥＳＤ回路、又はデバイスの静電保護メカニズムの動作を誘発させる電圧値は、Ｖｄｄよりもダイオード１３の順方向電圧降下一つ分高いと決められていた。しかしながら、本発明では、信号ノード４５にて電位がＶｃよりも順方向のダイオード電圧降下一つ分高くなるまで回路の静電保護メカニズムはターンオンしないから、ターンオン点はＶｃによって決まる。従って、Ｖｃを調整して、ＥＳＤ保護のターンオン点を調整することができる。
【００３６】
図６において、容量削減回路５３の第１の実現は、補償電圧Ｖｃを出力するための電圧基準回路５５と、例としてシャントダイオード５９として実現されている電圧クランプデバイス５７とを含んでいる。通常動作時（つまり、非ＥＳＤ動作時）、Ｖｃは、クランプデバイス５７の活性化電圧よりも低くなるように、Ｖｄｄよりも約半ボルト高い値を有するのが好ましい。また、ダイオード４７は、その固有容量をさらに減らすためにシャントダイオード５９よりも小さくするのが好ましい。このようにして、ＥＳＤ保護レベルを低下させることなく、本発明のＥＳＤ構造の寄生負荷容量を軽減することができる。
【００３７】
もしくは、Ｖｃがクランプデバイス５７の活性化電圧よりも高くなるように選択されている場合には、クランプデバイス５７が補償電圧Ｖｃの大きさに最大値を設ける。すなわち、Ｖｃが所定の値、つまりクランプデバイス５７の活性化電圧を超えそうになると、クランプデバイス５７が活性化し、Ｖｃがそれ以上高くならないようにする。この例において、クランプデバイス５７は単一のシャントダイオード５９として実現されるのが好ましく、このようにするとＶｃはＶｃｃよりもシャントダイオード５９の順方向電圧降下（つまり、約０．７５Ｖから１．５Ｖ）一つ分以上高くなることはない。シャントダイオード５９と直列に追加のシャントダイオード５９ａ〜５９ｎをオプションで配置することによってクランプデバイス５７の活性化電圧を高くすることができることを理解すべきである。このようにすると、Ｖｃの最大の大きさは、合わせてクランプデバイス５７を成す直列接続された全てのシャントダイオード５９及び５９ａ〜５９ｎの合計によって決められる。
【００３８】
しかしながら、現時点で好ましい実施例において、クランプデバイス５７は単一のシャントダイオード５９を用いて実現され、Ｖｃの最大値はシャントダイオード５９の順方向活性化電圧よりも低く設定されるのが好ましいから、信号ノード４５で上向きの電圧スパイクが本発明のＥＳＤ構造の静電保護メカニズムを誘発するターンオン点は、シャントダイオード５９及び静電保護ダイオード４７の順方向電圧降下の和をＶｄｄに足した値に設定される。
【００３９】
先に説明したように、クランプ回路５７が静電放電をＶｄｄに経路制御している間に電圧基準回路５５を破壊的な高電圧から守るために本発明の回路の静電保護メカニズムがオンになると、容量削減回路５３は電圧基準回路５５を接合ノード５１から切り離す。図７で、電圧基準回路５５には電圧生成器６１及び電流方向指示ダイオード６３がＶｄｄと接合ノード５１との間に直列接続されているのが好ましい。通常の動作条件下で、電圧生成器６１からの出力は、電圧補償信号Ｖｃとして、電流方向指示ダイオード６３によって接合ノード５１に伝えられる。電流方向指示ダイオード６３の順方向電圧降下を克服しなければならないので、電圧生成器６１の出力はＶｃ並びにＶｄｄよりも必ず高いことを理解すべきである。よって、電流方向指示ダイオード６３の陰極は静電保護ダイオード４７の陰極に接続されると共にシャントダイオード５９の陽極に接続される。従って、通常の動作条件下で、シャントダイオード５９が不活動状態になると、信号ノード４５における通常動作電圧の変動にかかわりなくダイオード４７の連続逆バイアス（continual reverse bias）を維持するように電圧が電圧生成器６１から電流方向指示ダイオード６３を経由して接合ノード５１に伝達される。しかしながら、信号ノード４５にて電圧が静電保護を起動するためのターンオン点よりも高くなると、電圧が信号ノード４５からダイオード４７を通って接合ノード５１に伝達される。この静電放電の電圧スパイクは電圧生成器６１から出力されるどんな電圧よりも電圧値が高いから、電流方向指示ダイオード６３自体が逆バイアスをかけられ遮断される。よって、電流方向指示ダイオード６３の遮断動作によって電圧生成器６１が有効に接合ノード５１から切り離される。同時に、シャントダイオード５９は順方向バイアスがかけられてオンになり、それによりシャントダイオード５１にてパワーレールＶｄｄに分流（shunt）され、そうすると信号ノード４５でも分流される。
【００４０】
先に説明したように、電圧生成器６１の出力はＶｄｄよりも高い。これを達成するための模式的実現を図８に示す。図８で、図７の電圧生成器６１は電圧ポンプ６５として実現され、その出力は電流方向指示ダイオード６３に接続されている。電圧ポンプ６５は通常動作時Ｖｄｄよりも高い出力電圧を維持し、静電保護メカニズムが起動されると接合ノード５１から切り離される。図８に示した回路のその他の全ての機能は、図６及び図７で説明した機能と実質的に類似している。
【００４１】
図９に、電圧ポンプ６５の第１の例を示す。Ｖｄｄと接地との間で発振する信号Ｓｐｕｍｐがインバータ７１の入力に印加され、インバータ７１の出力は第１コンデンサ７３を介してノード７２に結合されている。Ｖｄｄは第１ポンプダイオード７５を経由してノード７２に結合され、ノード７２は第２ポンプダイオード７９を通って第２コンデンサ７７の一端に結合されている。第２コンデンサ７７は、電圧ポンプ６５から出力された電圧を保持すべく負荷コンデンサとして機能するので、他方の端が接地されている。
【００４２】
電圧ポンプの動作を理解するには、先ず電圧ポンプの理想的な動作を考察するのが役に立つ。インバータ７１の出力はローで、ノード７２で電圧はＶｄｄ−Ｖｆｗｄ75（つまり、Ｖｄｄからダイオード７５の順方向電圧降下を差し引いた電圧）であると仮定して考察を始める。この時点で、ダイオード７９の出力における電圧はノード７２における電圧、つまりＶ72からダイオード７９の順方向電圧降下Ｖｆｗｄ79を差し引いた電圧である。言い換えれば、ノード７７で電圧は、Ｖｄｄ−Ｖｆｗｄ75−Ｖｆｗｄ79である。インバータ７２の出力が高くなると、コンデンサＣ１の電位は瞬時には変われないからノード７２で電位が上向きにシフトする。インバータ７１の出力ハイがＶｄｄであると仮定すると、インバータ７１の出力がハイになると、ノード７２にて電圧がＶｄｄ＋Ｖｄｄ−Ｖｆｗｄ75にジャンプするのが理想的である。ノード７２における電圧のジャンプによりダイオード７９がターンオンし、第２コンデンサを蓄電させる。コンデンサ７３の容量はコンデンサ７７の容量よりもはるかに大きく、発振信号Ｓｐｕｍｐの周波数によりコンデンサ７３及び７７は状態を変える前に完全蓄電または放電できると仮定すれば、コンデンサ７７の電位はＶｄｄ＋Ｖｄｄ−Ｖｆｗｄ75−Ｖｆｗｄ79に上がる。ダイオード７５及び７９の順方向電圧降下は同じ（つまり、Ｖｆｗｄ75＝Ｖｆｗｄ79＝Ｖｆｗｄ）であると仮定すれば、第２コンデンサ７７は２（Ｖｄｄ−Ｖｆｗｄ）まで蓄電される。
【００４３】
数多くの実用的なアプリケーションで、コンデンサ７３及び７７は類似した容量を有し、電圧ポンプ６５の出力は多少のＤＣ負荷効果（DC loading effect）を有すると理解すべきである。従って、実際には、電圧ポンプ６５の出力はそれほど素早く２（Ｖｄｄ−Ｖｆｗｄ）に上昇せず、むしろ出力電圧をポンプアップする時間が少し必要かもしれない、つまり「始動」時間が必要かもしれない。
【００４４】
ノード７２及び電圧ポンプ６５の出力における典型的な始動電圧変動の例を図１０及び図１１にそれぞれ示す。図１０は、発振信号Ｓｐｕｍｐの印加で時間の経過と共にノード７２にて電圧にどのように上昇ＤＣオフセットが起きるかを示している。図１１は、ノード７２にて大きくなる電位が（コンデンサ７７の）出力で離散的ランプ電圧（discretely ramping voltage）になり最終出力電圧２（Ｖｄｄ−Ｖｆｗｄ）まで上昇していくことを説明している。図示されているように、出力電圧Ｖｏｕｔにいくらかリプルが観察されるかもしれないが、このリプルは、先に図４で説明したように、ノード５１にて補償電圧Ｖｃの大きさが予め定義された最低値Ｖｍｉｎを超える大きさに維持されている限り何の影響もない。
【００４５】
図９に戻ると、電流方向指示ダイオード６３の保護動作をポンプダイオード７９が提供できることは明白である。というのは、静電放電により接合ノード５１にて電位が高くなりすぎると、ポンプダイオード７９及び電流方向指示ダイオード６３は共に電圧ポンプ６５を接合ノード５１から有効に切り離すことができるから。従って、図１２で、電流方向指示ダイオード６３は電圧ポンプ６５の回路構造の中に組み込まれ、図９のポンプダイオード７９の代わりに用いられている。図１２の回路のその他の全ての動作は図９と類似しており、先に説明した通りである。
【００４６】
図１３に、図１２の電圧ポンプ６５の簡素化されたＭＯＳ実現を示す。ダイオード７５及び６３はダイオード接続ＮＭＯＳトランジスタとして実現されている。この場合、トランジスタのしきい値電圧及び基板効果（もしあれば）がダイオードの順方向電圧降下としての働きをする。もしくは、図１４に示すように、Ｖｄｄとノード７２との間につながれたＮＭＯＳトランジスタを使用し、制御ゲートを信号Ｓｐｕｍｐに結合して、ダイオード７５を実現しても構わない。よく知られているように、ＭＯＳトランジスタの制御ゲートをコンデンサの一方の電極として使用し、トランジスタのソース及びドレイン電極を結び合わせてコンデンサの第２電極を形成することによって、ＭＯＳトランジスタを用いてコンデンサ７３及び７７を実現することもできることを理解すべきである。
【００４７】
構成を変えて電圧ポンプ６５の出力値Ｖｏｕｔを上げたり下げたりすることができる。例えば、図１５では、ダイオード７５の代わりにＰＭＯＳトランジスタ７６を用いる。インバータ７１の出力をＰＭＯＳトランジスタ７６の制御ゲートにつなげて、Ｓｐｕｍｐがハイになるとトランジスタ７６がオンになり、Ｓｐｕｍｐがローになるとトランジスタ７６がオフになるようにすることができる。そうすると、電圧ポンプは以前と同じような動作を果たす。ＰＭＯＳトランジスタ７６にはＶｆｗｄ電圧降下が一切起きないから、ＰＭＯＳトランジスタ７６は蓄電段でＶｄｄの全値をノード７２に伝達するので、ターゲット出力電圧Ｖｏｕｔが高くなる。
【００４８】
しかしながら、図１３に示した電圧ポンプ６５に２ダイオード構成を用いる本発明の例で、電圧ポンプ６５の出力電圧Ｖｏｕｔはダイオード７５及び６３（又は７９）の順方向電圧降下２つ分下がって２（Ｖｄｄ−Ｖｆｗｄ）になる。それにもかかわらず、ノード５１にて電圧はシャントダイオード５９によってＶｄｄよりも順方向電圧降下一つ分高く限定される。Ｖｃを限定するためにシャントダイオード５９を常にオンにしておかなければならないのでその結果電力消費が容認できないほどに増加することがある。従って、電圧ポンプ６５のターゲット出力電圧ＶｏｕｔをＶｄｄより高いけれどもＶｄｄにダイオード５９の順方向電圧低下を加えた値には満たない値まで下げることが好ましいかもしれない。
【００４９】
電圧ポンプ６５のターゲット出力電圧Ｖｏｕｔを下げるいくつかの方法を使用することができる。例えば、図１６において、ダイオード７５とＶｄｄとの間に追加のダイオード７５ａ〜７５ｎを挿入することができる。こうすると、Ｖｄｄからノード７２に伝達される電圧の大きさが小さくなるので、Ｖｏｕｔの最終値を小さくする。
【００５０】
もしくは、図１７に示すように、ダイオード７５をノード５１にて電圧を最大Ｖｄｄ＋Ｖｆｗｄに維持するように制御されるトランジスタで置き換えても構わない。この例で、ダイオード７５はＮＭＯＳトランジスタで置き換えられ、その制御ゲートはノード５１で望ましい出力を達成するように３Ｖｆｗｄで維持されている。トランジスタ８２の制御ゲートにて３Ｖｆｗｄになることによって、ノード７２は２Ｖｆｗｄまで蓄電されるだけで、ポンプはＶｄｄ＋２Ｖｆｗｄまで上昇するだけだから、ノード５１にて望ましい値Ｖｄｄ＋Ｖｆｗｄを得られる。ＮＭＯＳトランジスタ８２の制御ゲートにて電圧は、Ｖｄｄと接地との間に大きな値を有する抵抗８４と直列に接続された３個の小さなダイオード接続デバイス７８ａ〜７８ｃによって維持される。
【００５１】
図１８において、本発明の別の実施例として、両パワーレールＶｄｄ及びＧｎｄのＥＳＤ保護構造に容量補償を付加している。前と同じように、第１容量削減回路５３が静電放電ダイオード４７とパワーレールＶｄｄとの間に挿入されている。第１容量削減回路５３は第１接合ノード５１に第１補償電圧を印加する。前と同じように、Ｖｃの大きさはＶｄｄを超えるので、しかるにＶｃの電圧電位はＶｄｄの電圧電位よりも高くなる。
【００５２】
この場合、第２容量削減回路５３'は第２静電放電ダイオード４９と第２パワーレールＧｎｄとの間に挿入されている。第２容量削減回路５３'は第２接合ノード５１'に第２補償電圧Ｖｃ'を印加する。これも前と同じように、パッド４１における通常論理信号の遷移から生じる信号ノード５１における電圧変動に関係なく逆バイアス電位がダイオード４９内で確実に維持されるようにするために、Ｖｃ'の大きさはＧｎｄよりも大きくなければならない。よって、Ｖｃ'の電圧電位はＧｎｄよりも低くなる。このようにすると、信号ノード４５にて電圧電位が論理ローを表わす０Ｖになると、信号ノード４５は第２接合ノード５１'よりも高い電位のままから、ダイオード４９は逆バイアスがかかった状態になっている。このように、信号パッド４１から観察したノード容量は信号ノード４５における論理状態に関係なく有効に小さくなる。
【００５３】
第２容量削減回路５３'は第１容量削減回路５３と類似した構造を有し、正電位Ｖｃの代わりに負電位Ｖｃ'を出力するようにしかるべき修正を加えることができると理解すべきである。
【００５４】
図１８〜２４は図５〜９、１２、１７に示したものと類似した回路構造を示しているが、図１８〜２４の構造には第２パワーレールＧｎｄに容量補償を与えるための第２容量削減回路が追加されている。図１８〜２４に示した全ての要素が図５〜９、１２、１７に示したものと類似した機能を有するけれども反対の動作、つまり負の動作をするように接続されており、そうした要素についてはプライム記号［'］をつけて類似した参照文字で識別し、上に説明している。図１３〜１６に関して先に説明した、電圧ポンプのターゲット出力電圧を下げる方法だけでなく、電圧ポンプを制御する方法も、当業者の範囲内と考えられているわずかな修正を加えるだけで、以下に図２１〜２４に関して以下に示す正電圧及び負電圧を出力する電圧ポンプに同様に適用可能であることを理解すべきである。
【００５５】
例えば、図１９において、第２容量削減回路５３'は第２補償電圧Ｖｃ'を供給するための第２電圧基準回路５５'からなっている。同様に、第２クランプデバイス５７'は例として１個のシャントダイオード５９'、及び／又は複数のシャントダイオード５９ａ'〜５９ｎ'を含むことが表示されている。
【００５６】
図２０に、第２電圧基準回路５５'は第２電圧生成器６１'及び第２電流方向指示ダイオード６３'を含むことが表示されている。
【００５７】
図２１に、図２０の第２電圧生成器６１'は第２電圧ポンプ６５'で置き換えられている。図２２に、第２電圧ポンプ６５'は第２インバータ７１'、ポンプダイオード７５'及び７９'、そしてコンデンサ７３'及び７７'からなることが表示されている。負にポンピングされた出力電圧Ｖｏｕｔ'を供給するために、インバータ１'、ポンプダイオード７５'及び７９'、そしてコンデンサ７３'及び７７'の接続は、電圧ポンプ６５の接続の逆であることを理解すべきである。
【００５８】
図２３で、第２電圧ポンプ６５'の構造に第２方向指示ダイオード６３'が組み込まれている。最後に、図２６で、例として、２個のダイオード接続ＮＭＯＳトランジスタを用いてポンプダイオード７５及び７９が実現され、２個のダイオード接続ＰＭＯＳのＭＯＳトランジスタを用いてポンプダイオード７５'及び７９'が実現されている。図２４も、両電圧ポンプ６５及び６５'を駆動するのに同じ信号Ｓｐｕｍｐが用いられることを示している。
【産業上の利用可能性】
【００５９】
本発明のＥＳＤ保護構造は、一般的な基板上に構築するなど、集積回路（ＩＣ）に組み込めることを理解すべきである。もしくは、本発明のＥＳＤ保護構造を複数のＩＣチップを有する電子デバイスに組み込んでも構わない。
【図面の簡単な説明】
【００６０】
【図１】入力パッドと内部回路機構との間にある基本的ＥＳＤ回路構造。
【図２】ＥＳＤ容量を小さくするための従来技術によるＥＳＤ回路。
【図３】ダイオードの容量と逆バイアスをかけた接合電圧印加との関係を示す図。
【図４】本発明と共に使用する好ましい逆バイアスをかけた接合電圧の範囲を示す図。
【図５】静電保護ダイオードに逆バイアス電圧を印加するための例。
【図６】図５に示した実施例の第１の実現。
【図７】図５に示した実施例の第２の実現。
【図８】図５に示した実施例の第３の実現。
【図９】図８に示した構造の回路レベルの実現。
【図１０】図９のノード７２における模式的電圧ポンプアップシーケンスを示す図。
【図１１】図９の電圧ポンプの出力における模式的電圧ポンプアップシーケンスを示す図。
【図１２】図８に示した構造の別の回路レベルの実現。
【図１３】図１２に示した電圧ポンプのＭＯＳ実現。
【図１４】図１３に示した回路の別のＭＯＳ実現。
【図１５】図１２に示した電圧ポンプの出力電圧を上げるための別のＭＯＳ実現。
【図１６】追加のダイオードを用いて図１２の電圧ポンプの出力を減らすための別の実現。
【図１７】トランジスタ８２のゲートで定電圧を用いることによって図１２の電圧ポンプの出力を減らすための第２の代替え実現。
【図１８】両パワーレールの静電保護ダイオードに逆バイアス電圧を印加するための本発明の第２実施例。
【図１９】図１８に示した実施例の第１の実現。
【図２０】図１８に示した実施例の第２の実現。
【図２１】図１８に示した実施例の第３の実現。
【図２２】図２１に示した構造の回路レベルの実現。
【図２３】図２１に示した構造の別の回路レベルの実現。
【図２４】図２３に示した回路の第２表現。
【符号の説明】
【００６１】
１１    ＥＳＤ回路
１３、１５、４７、４９、５９、６３    ダイオード
１７、４１    入力パッド
１９    内部回路
５３    容量削減回路
５５    電圧基準回路
６１    電圧生成器
６５    電圧ポンプ
【図１】
2005005705.tif 000004
【図２】
2005005705.tif 000005
【図３】
2005005705.tif 000006
【図４】
2005005705.tif 000007
【図５】
2005005705.tif 000008
【図６】
2005005705.tif 000009
【図７】
2005005705.tif 000010
【図８】
2005005705.tif 000011
【図９】
2005005705.tif 000012
【図１０】
2005005705.tif 000013
【図１１】
2005005705.tif 000014
【図１２】
2005005705.tif 000015
【図１３】
2005005705.tif 000016
【図１４】
2005005705.tif 000017
【図１５】
2005005705.tif 000018
【図１６】
2005005705.tif 000019
【図１７】
2005005705.tif 000020
【図１８】
2005005705.tif 000021
【図１９】
2005005705.tif 000022
【図２０】
2005005705.tif 000023
【図２１】
2005005705.tif 000024
【図２２】
2005005705.tif 000025
【図２３】
2005005705.tif 000026
【図２４】
2005005705.tif 000027