(57)【要約】【課題】  クロックバッファ回路における動作時に発生する消費電力を低減化する。【解決手段】  クロックバッファ回路の出力波形において、クロックの同期を取る必要のないエッジの時間に対する出力電圧の傾きの絶対値を小さくすることにより、消費電力が小さいクロックバッファ回路を有する集積回路及びその設計方法を提供する。【選択図】  図３
2005124079.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号を前段から後段へ伝送し、出力波形の立ち上りエッジ或いは立ち下りエッジのどちらか一方のエッジがクロックの同期をとるために使用され、かつ、前記クロックの同期をとるために使用されるエッジにおける時間に対する出力電圧の傾きの絶対値が、もう一方のエッジにおける時間に対する出力電圧の傾きの絶対値よりも大きいクロックバッファ回路を有することを特徴とする半導体集積回路。
【請求項２】
前記クロックバッファ回路がクロックツリーにおける最終段を構成するリーフバッファ回路群に含まれることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
クロック信号を前段から後段へ伝送し、出力波形の立ち上りエッジがクロックの同期をとるために使用され、かつ、前記クロックの同期をとるために使用される立ち上りエッジの時間に対する出力電圧の傾きの絶対値が、立ち下りエッジの時間に対する出力電圧の傾きの絶対値よりも大きい第１のクロックバッファ回路と、
クロック信号を前段から後段へ伝送し、出力波形の立ち下りエッジがクロックの同期をとるために使用され、かつ、前記クロックの同期をとるために使用する立ち下りエッジの時間に対する出力電圧の傾きの絶対値が、立ち上りエッジの時間に対する出力電圧の傾きの絶対値よりも大きい第２のクロックバッファ回路とを
有することを特徴とする半導体集積回路。
【請求項４】
前記第１のクロックバッファ回路及び前記第２のクロックバッファ回路がクロックツリーにおける最終段を構成するリーフバッファ回路群に含まれることを特徴とする請求項３に記載の半導体集積回路。
【請求項５】
クロック信号を前段から後段へ伝送し、出力波形の立ち上りエッジ或いは立ち下りエッジのどちらか一方のエッジがクロックの同期をとるために使用され、かつ、前記クロックの同期をとるために使用されるエッジの時間に対する出力電圧の傾きの絶対値が、もう一方のエッジの時間に対する出力電圧の傾きの絶対値よりも大きいクロックバッファ回路を有する半導体集積回路の設計方法であって、
前記クロックバッファ回路において同期をとるために使用するエッジを指定し、前記エッジを出力波形のクロックスキュウ値及びクロックディレイ値による制御の対象とし、他のエッジを前記制御の対象から外すことを特徴とする半導体集積回路の設計方法。
【請求項６】
クロック信号を前段から後段へ伝送し、出力波形の立ち上りエッジがクロックの同期を取るために使用され、かつ、前記クロックの同期を取るために使用される立ち上りエッジの時間に対する出力電圧の傾きの絶対値が、立ち下りエッジの時間に対する出力電圧の傾きの絶対値よりも大きい第１のクロック供給回路と、クロック信号を前段から後段へ伝送し、出力波形の立ち下りエッジがクロックの同期を取るために使用され、かつ、前記クロックの同期を取るために使用される立ち下りエッジの時間に対する出力電圧の傾きの絶対値が、立ち上りエッジの時間に対する出力電圧の傾きの絶対値よりも大きい第２のクロック供給回路を有する半導体集積回路の設計方法であって、
前記第１のクロックバッファ回路及び前記第２のクロックバッファ回路において同期をとるために使用するエッジを指定し、前記エッジを出力波形のクロックスキュウ値及びクロックディレイ値による制御の対象とし、他のエッジを前記制御の対象から外すことを特徴とする半導体集積回路の設計方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、クロックバッファ回路を有する半導体集積回路及びクロックバッファ回路を有する半導体集積回路のクロック設計を含む設計方法に関する。
【背景技術】
【０００２】
近年、ＡＳＩＣ製品等の論理回路を含んだ集積回路の発展と共に、集積回路を搭載したチップの消費電力が大きくなっており、その低消費電力化に向けて、様々検討が行われている。
【０００３】
集積回路において、クロックの同期をとるクロック供給回路にはインバータ等のスイッチング回路が使用される。また、チップ内においてはクロックバッファ回路が複数段にわたって接続したクロックツリーが形成されるため、クロックバッファ回路の数も一つの集積回路において、多い場合は数万個以上にも達する。このため、クロックバッファ回路のスイッチング時に発生する貫通電流或いは充放電電流を抑える回路構成或いは回路設計がとられている。（例えば、特許文献１参照。）。
【０００４】
ＡＳＩＣ等の集積回路において、クロックの同期をとるクロック設計は、ＥＤＡツールを用いて行われる。先ず、論理設計として自動論理合成ツールによる回路の自動生成が行われ、この時、クロック設計は理想的なクロック波形を前提に実施される。その後、レイアウト設計を行う際に、クロック供給回路の最適化がクロックツリーシンセシスツール等を用いて実施される。
【０００５】
クロックツリーとその出力特性の従来例について簡単に説明する。図１０（ａ）はクロックバッファ回路が２段で構成されたクロックツリーの例である。図示しないクロック生成回路よりルートバッファ回路２２ｂへクロック信号が入力される。ルートバッファ回路２２ｂは、例えばＣＭＯＳインバータ回路であり、その後段に接続するリーフバッファ回路群２３ａへクロック信号が出力される。リーフバッファ回路２５ａ、２５ｂ、２５ｃも、例えばＣＭＯＳインバータ回路であり、その後段には、例えばフリップフロップ回路２６ａ、２６ｂ、２６ｃがそれぞれ接続されている。
【０００６】
この構成において、クロックツリーの配線に静電容量、配線抵抗等を付加し、使用するバッファライブラリの能力を考慮しながら、与えられたクロックスキュウ値及びクロックディレイ値内に収まるようにクロック設計を実施する。
【０００７】
図１０（ｂ）は従来例のクロックツリーにおける出力波形を示す。図において、Aに示す波形がルートバッファ回路２２ｂに印加されている。ルートバッファ回路はＣＭＯＳインバータ回路のため、その出力波形は反転し、Bに示す波形となる。その波形を各々のリーフパッファ回路２５ａ、２５ｂ、２５ｃに印加する。その出力はそれぞれC、D、Eのような波形となる。C、D、Ｅのうち最も遅延しているクロックEとAとの差であるクロックディレイ値及び波形C、D、E間のクロックの遅れを表すクロックスキュウ値は設定値内に入っている。
【０００８】
ここで各リーフパッファ回路２５ａ、２５ｂ、２５ｃの出力波形において、立ち上りエッジと立ち下りエッジにおける時間に対する出力電圧の傾きは急峻である。或いは、色々な条件が重なり、実際は必ずしも同じにならない場合においても、設計思想としては同じにしている。クロックの同期をとる場合、このように出力波形におけるエッジの傾きが急峻であるほどクロックディレイ値及びクロックスキュウ値が小さくなり良好である。
【０００９】
一方、ＣＭＯＳインバータ回路の場合、消費電力は静電容量の充放電が支配的となる。従って、出力波形におけるエッジの傾きは急峻であるほど消費電流即ち、消費電力が大きい。このため、動作マージン低下、熱的信頼性問題、出力ノイズの大きさ、冷却コスト等の課題が存在する。
【特許文献１】特開平１１−２１４９８２号公報  （第４ページ、第２図）
【発明の開示】
【発明が解決しようとする課題】
【００１０】
本発明はこのような事情に鑑みてなされたもので、その目的は消費電流が小さいクロックバッファ回路を有する集積回路及びその設計方法を提供することにある。
【課題を解決するための手段】
【００１１】
上記の課題を解決するため、本発明の第１の態様は、半導体集積回路として、クロック信号を前段から後段へ伝送し、出力波形の立ち上りエッジ或いは立ち下りエッジのどちらか一方のエッジがクロックの同期をとるために使用され、かつ、前記クロックの同期をとるために使用されるエッジにおける時間に対する出力電圧の傾きの絶対値が、もう一方のエッジにおける時間に対する出力電圧の傾きの絶対値よりも大きいクロックバッファ回路を有することを特徴とする。
【００１２】
また、本発明の第２の態様は、半導体集積回路として、クロック信号を前段から後段へ伝送し、出力波形の立ち上りエッジがクロックの同期をとるために使用され、かつ、前記クロックの同期をとるために使用される立ち上りエッジの時間に対する出力電圧の傾きの絶対値が、立ち下りエッジの時間に対する出力電圧の傾きの絶対値よりも大きい第１のクロックバッファ回路と、クロック信号を前段から後段へ伝送し、出力波形の立ち下りエッジがクロックの同期をとるために使用され、かつ、前記クロックの同期をとるために使用する立ち下りエッジの時間に対する出力電圧の傾きの絶対値が、立ち上りエッジの時間に対する出力電圧の傾きの絶対値よりも大きい第２のクロックバッファ回路とを有することを特徴とする。
【００１３】
また、本発明の第３の態様は、クロック信号を前段から後段へ伝送し、出力波形の立ち上りエッジ或いは立ち下りエッジのどちらか一方のエッジがクロックの同期をとるために使用され、かつ、前記クロックの同期をとるために使用されるエッジの時間に対する出力電圧の傾きの絶対値が、もう一方のエッジの時間に対する出力電圧の傾きの絶対値よりも大きいクロックバッファ回路を有する半導体集積回路の設計方法であって、前記クロックバッファ回路において同期をとるために使用するエッジを指定し、前記エッジを出力波形のクロックスキュウ値及びクロックディレイ値による制御の対象とし、他のエッジを前記制御の対象から外すことを特徴とする。
【００１４】
また、本発明の第４の態様は、クロック信号を前段から後段へ伝送し、出力波形の立ち上りエッジがクロックの同期を取るために使用され、かつ、前記クロックの同期を取るために使用される立ち上りエッジの時間に対する出力電圧の傾きの絶対値が、立ち下りエッジの時間に対する出力電圧の傾きの絶対値よりも大きい第１のクロック供給回路と、クロック信号を前段から後段へ伝送し、出力波形の立ち下りエッジがクロックの同期を取るために使用され、かつ、前記クロックの同期を取るために使用される立ち下りエッジの時間に対する出力電圧の傾きの絶対値が、立ち上りエッジの時間に対する出力電圧の傾きの絶対値よりも大きい第２のクロック供給回路を有する半導体集積回路の設計方法であって、前記第１のクロックバッファ回路及び前記第２のクロックバッファ回路において同期をとるために使用するエッジを指定し、前記エッジを出力波形のクロックスキュウ値及びクロックディレイ値による制御の対象とし、他のエッジを前記制御の対象から外すことを特徴とする。
【発明の効果】
【００１５】
本発明によれば、クロックバッファ回路の出力波形に対し、クロックの同期をとる必要のないエッジにおける時間に対する出力電圧の傾きの絶対値を小さくできる。このため、消費電力が小さいクロックバッファ回路を有する集積回路及びその設計方法を提供することができる。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照して本発明の実施例を説明する。
【実施例１】
【００１７】
本発明における第１の実施例を、図１乃至図７を用いて説明する。
【００１８】
第１図は第１の実施例における集積回路の平面図である。集積回路におけるクロック供給回路の概念を模式図として示す。集積回路１０は、例えば、複数のロジック回路を含むロジックＬＳＩであり、動作タイミングをとるためのクロック生成回路１１を含んでいる。クロック生成回路１１によって生成されたクロックは、クロックバッファ回路であるルートバッファ回路１２ａ、１２ｂ、サブルートバッファ回路１４ａ、１４ｂ、リーフバッファ回路群１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅを通して各ロジック回路（図示せず）へ伝送され、個々のロジック回路の動作タイミングを調整する。リーフバッファ回路群１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅはそれぞれ複数のリーフ回路によって構成されている。
【００１９】
第１図に示されるように、ルートバッファ回路、サブルートバッファ回路、リーフバッファ回路群はツリー構造をなしている。即ち、クロック生成回路１１の後段に２つのルートバッファ回路１２ａ、１２ｂが繋がる。また、ルートバッファ回路１２ｂの後段にリーフバッファ回路群１３ａが繋がる。一方、ルートバッファ回路１２ａの後段にはサブルートバッファ回路１４ａ、１４ｂが繋がり、更にその後段にそれぞれリーフバッファ回路群１３ｂ、１３ｃ、１３ｄ、１３ｅが繋がる。このようなツリー構造をなすクロックバッファ回路がクロックツリー１０ｂである。また、クロック生成回路とすべてのクロックバッファ回路を含む回路がチップ内のクロックネットワーク１０ａである。
【００２０】
第２図は第１の実施例におけるクロック供給回路のクロックツリー１０ｂを含む回路図である。本実施例ではクロックツリー１０ｂにおけるクロックバッファ回路としてインバータ回路を使用する。しかし、インバータ回路以外のクロックバッファ回路を使用しても良く、或いはインバータ回路と他の回路とを混在させて使用しても構わない。また、クロックは単一クロックとするが、複数のクロックを使用しても構わない。
【００２１】
図２（ａ）において、ルートバッファ回路１２ｂはクロック生成回路（図示せず）より、クロック信号を受ける。ルートバッファ回路１２ｂの内部構造は、例えば、図２（ｂ）に図示しているＣＭＯＳインバータ回路である。Ｐチャネルトランジスタ（Ｐｃｈ  Ｔｒ）とＮチャネルトランジスタ（Ｎｃｈ  Ｔｒ）によって構成されており、各トランジスタのゲート幅は、例えば、Ｐチャネルトランジスタは２００μｍ、Ｎチャネルトランジスタは１００μｍである。ＣＭＯＳインバータ回路はスイッチング特性が良好であり、本実施例のようにクロックバッファ回路における消費電力を小さくするために適した構造である。
【００２２】
このルートバッファ回路１２ｂの後段には、リーフバッファ回路群１３ａが接続されている。リーフバッファ回路群１３ａは、例えば、ＣＭＯＳインバータ回路からなる3個のリーフバッファ回路１５ａ、１５ｂ、１５ｃから構成されている。リーフバッファ回路１５ａ、１５ｂ、１５ｃの各トランジスタのゲート幅は、図２（ｃ）に示すように例えば、Ｐチャネルトランジスタは２００μｍ、Ｎチャネルトランジスタは５０μｍである。A、Ｂ、Ｃ、Ｄ、Ｅは信号の入出力ラインを示す。
【００２３】
各リーフバッファ回路１５ａ、１５ｂ、１５ｃの後段にはクロックが供給される回路が接続されている。本実施例では、記憶素子であるフリップフロップ回路１６ａ、１６ｂ、１６ｃがそれにあたる。
【００２４】
上述のクロックツリーにおけるクロック波形を図３に示す。図２に示したA、Ｂ、Ｃ、Ｄ、Ｅに対応してそれぞれのクロック波形が示されている。ルートバッファ回路１２にはＡに示すクロック波形が入力される。ルートバッファ回路１２ｂはインバータ回路であるため、その出力波形は反転し、Bに示す波形となる。そのクロック波形が各々のリーフバッファ回路１５ａ、１５ｂ、１５ｃに入力される。各々のリーフバッファ回路１５ａ、１５ｂ、１５ｃもインバータ回路であるため、その出力波形は反転し、Ｃ、Ｄ、Ｅに示す波形となる。
【００２５】
本実施例においては、ルートバッファ回路１２ｂからの信号を受けるリーフバッファ回路１５ａ、１５ｂ、１５ｃは、例えば、クロックの同期をとるために、全て出力波形の立ち上りエッジを使用する。このため、出力波形としては立ち上りエッジを急峻に、即ち、立ち上りエッジにおける時間に対する出力電圧の傾きの絶対値を大きくすれば良い。また、立ち下りエッジはクロックの同期をとる必要がないため、次の信号に対応できる程度に変化していけば良く、急峻に立ち下げる必要は無い。即ち、立ち下りエッジにおける時間に対する出力電圧の傾きの絶対値は小さくすることが可能である。
【００２６】
リーフバッファ回路１５ａ、１５ｂ、１５ｃは図２（ｂ）に示すようにＣＭＯＳインバータ回路であり、Ｎチャネルトランジスタ（Ｎｃｈ  Ｔｒ）からグランドへの放電によって出力波形は立ち下がる。従って、リーフバッファ回路１５ａ、１５ｂ、１５ｃのＮチャネルトランジスタのチャネル幅をルートバッファ回路１２ｂのＮチャネルトランジスタのチャネル幅（１００μｍ）と比較して、５０μｍと小さくすることが可能である。これにより、図３に示すように、立ち下りエッジにおける時間に対する出力電圧の傾きの絶対値
が立ち上りエッジのそれよりも小さく、比較的に緩やかな出力波形が得られる。この現象はインバータ回路におけるトランジスタのゲート容量及びドレイン容量が減少したことによる。このように、リーフバッファ回路の容量を小さく抑えることにより、回路全体の消費電力を比較的小さくすることが可能になる。
【００２７】
また、図３のＣ、Ｄ、Ｅの波形における立ち上りエッジのＣ、Ｄ、Ｅ間におけるクロックの遅れを表すクロックスキュウ値、及びＣ、Ｄ、Ｅ間のうち最も遅延しているクロックと（例えば本実施例の場合はE）、Aの波形との差であるクロックディレイ値はクロック設定値以内に収まっていることは勿論である。
【００２８】
集積回路としての論理設計は自動論理合成ツールにより自動生成する。クロック設計はレイアウト設計時に自動配置配線ツール、クロックツリーシンセシスツール等を用いて実行する。
【００２９】
本実施例におけるクロック設計は以下のように行われる。図４にクロック設計の処理フローを示す。先ず、設計ツールの動作をスタートさせる（ステップＳ１）。次に、チップ内のゲートレベル段階の設計情報として、クロックネットを含む回路情報が入力される（ステップＳ２）。クロックバッファ回路用としてトランジスタ寸法等を変化させたデータ、クロックツリーの配線に関する静電容量、配線抵抗のデータ等を納めたバッファライブラリ、クロックごとのスキュウ値、ディレイ値、周期を含んだ制約条件ファイル並びにクロックの同期をとるために使用するエッジを指定するファイル等のデータファイルを入力し（ステップＳ３）、実際の配置配線及びタイミング等を最適化するクロックツリーシンセシスを実行する（ステップＳ４）。タイミング解析等をフィードバックしながら最終的な配置配線及びタイミング等が決定され（ステップＳ５）、全体の作業が終了する（ステップＳ６）。
【００３０】
バッファライブラリの一部を図５に示す。図５（ａ）はクロックバッファ回路用のドライババッファトランジスタの仕様を収めている。トランジスタサイズ、駆動能力、ゲート容量，ドレイン容量の詳細が記載されている。また、図５（ｂ）は駆動セルのゲート容量が記載されている。これらのデータを用い、クロックバッファ回路の能力範囲において、与えられたクロックスキュウ値、クロックディレイ値内に収まるように自動配置配線ツール、クロックツリーシンセシスツール等によりクロック設計が実行される。
【００３１】
即ち、図６に示すように、例えば、異なるトランジスタサイズを用いたリーフバッファ回路群１３ａを用いて検討する。ここでルートバッファ回路１２ｂ（図６（ｂ））及びリーフバッファ回路１５ｅのトランジスタサイズは図２に示した例と同じであり、図６（ｃ）、（ｄ）に示すようにリーフバッファ回路１５ｄのＮチャネルトランジスタを７５μｍ幅、リーフバッファ回路１５ｆのＮチャネルトランジスタを２５μｍ幅、Ｐチャネルトランジスタを１００μｍ幅と変える。
【００３２】
この時の各回路の出力波形を図７に示す。リーフバッファ回路１５ｄ（C）からの出力は充放電電流が大きく、一方、リーフバッファ回路１５ｆ（E）からの出力は貫通電流が大きくなる。従って、波形Ｄのリーフバッファ回路１５ｅ（D）が適正値を取り、クロックツリーシンセシスとしては、リーフバッファ回路１５ｄ及びリーフバッファ回路１５ｆのトランジスタサイズもリーフバッファ回路１５ｅと同じサイズへ収斂していき、最適設計となる。
【００３３】
また、ここではリーフバッファ回路はルートバッファ回路に接続されている場合について述べたが、サブルートバッファ回路をルートバッファ回路とリーフバッファ回路の間に介在させた構造をとっても良い。
【００３４】
従来は使用するエッジを特に指定しておらず、両方のエッジについてクロックスキュウ値、クロックディレイ値内に収めるように設計がおこなわれてきたが、本実施例では、リーフバッファ回路におけるクロックの同期をとるための立ち上りエッジを指定するため、このエッジがクロックディレイ値、クロックスキュウ値の制御の対象となり、クロックの同期をとる必要のない立ち下りエッジはクロックディレイ値、クロックスキュウ値の制御の対象から外される。
【００３５】
このため、クロックバッファ回路の出力波形における立ち上りエッジ並びに立ち下りエッジを最適に設計でき、クロックバッファ回路を構成する素子のゲート容量、ドレイン容量を小さくし、消費電流を削減できる。また、その回路において発生するノイズも軽減できる。
【実施例２】
【００３６】
本発明における第２の実施例を、図８及び図９を用いて説明する。
【００３７】
第1の実施例と基本構成は同じであるため、同一部分については簡単に述べ、異なる部分について詳しく説明する。第８図（ａ）に示すようにクロックツリー１０ｂにおけるリーフバッファ回路１５ｇ、１５ｈ、１５ｉの後段にはフリップフロップ回路１６ａ、１６ｅ及びラッチ１６ｄがそれぞれ接続している。第８図（ｂ）、（ｃ）に示すように、ルートバッファ回路１２ｂ、リーフバッファ回路１５ｉはＰチャネルトランジスタ及びＮチャネルトランジスタ共に１００μｍ幅である。これに対し、図示しないが、リーフバッファ回路１５ｇはＰチャネルトランジスタ２００μｍ幅及びＮチャネルトランジスタ５０μｍ幅、また、リーフバッファ回路１５ｈはＰチャネルトランジスタ２００μｍ幅及びＮチャネルトランジスタ１００μｍ幅である。
【００３８】
図９に実施例２おける出力波形を示す。リーフバッファ回路１５ｇ（C）は実施例１と同様に立ち上りエッジが急峻であるのに対し、リーフバッファ回路１５ｈ（D）は立ち上り及び立ち下り両方のついて急峻である。更に、リーフバッファ回路１５ｉ（E）は立ち下りエッジを急峻にしている。
【００３９】
このようなクロックツリーの構造は実施例１における図４に示したクロックツリーシンセシスによって設計される。手順等は基本的に図４と同じである。異なる点はデータファイル入力（ステップＳ３）の使用エッジ指示ファイルにおいて、それぞれの回路について使用するエッジを指定し、設計ツールへ入力することである。
【００４０】
このようにクロックツリーシンセシスにより、トランジスタサイズ等が定められることにより、種々の出力波形に対応するクロックバッファ回路を形成できる。このため、クロックバッファ回路の出力波形における立ち上りエッジ並びに立ち下りエッジを最適に設計でき、クロックバッファ回路を構成する素子のゲート容量、ドレイン容量を小さくし、消費電流を削減できる。また、その回路において発生するノイズも軽減できる。
【００４１】
なお、本発明は上述した実施例に何ら限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することができる。
【００４２】
例えば、クロックは１種類だけとは限らず、複数のクロックを与えることが可能である。また、クロックバッファ回路はＣＭＯＳインバータ回路だけでなく、Ｅ／Ｄ型インバータ回路、Ｅ／Ｄ型インバータ回路等であっても良い。クロックツリーの段数も２段とは限らず、更に大きな段数も可能である。また、リーフバッファ回路群に含まれるリーフバッファ回路の数も３個とは限らず対応可能である。
【図面の簡単な説明】
【００４３】
【図１】本発明による第１の実施例における集積回路の平面の模式図。
【図２】本発明による第１の実施例におけるクロックツリーの回路図。
【図３】本発明による第１の実施例におけるクロックツリーを構成する回路からの出力波形。
【図４】本発明による第１の実施例におけるクロック設計の処理フロー図。
【図５】本発明による第１の実施例におけるバッファライブラリの一例。
【図６】本発明による第１の実施例におけるクロックツリーシンセシスによって検討されるクロックツリーの回路図。
【図７】本発明による第１の実施例におけるクロックツリーシンセシスによって検討されるクロックツリーを構成する回路からの出力波形。
【図８】本発明による第２の実施例におけるクロックツリーの回路図。
【図９】本発明による第２の実施例におけるクロックツリーを構成する回路からの出力波形。
【図１０】従来例を示すクロックツリーの回路図及びクロックツリーを構成する回路からの出力波形。
【符号の説明】
【００４４】
１０  集積回路
１０ａ  クロックネットワーク
１０ｂ  クロックツリー
１１  クロック生成回路
１２ａ、１２ｂ  ルートバッファ回路
１３ａ、１３ｂ、１３ｃ、１３ｄ、１３ｅ  リーフバッファ回路群
１４ａ、１４ｂ  サブルートバッファ回路
１５ａ、ｌ５ｂ、１５ｃ、１５ｄ．１５ｅ、１５ｆ  リーフバッファ回路
１５ｇ、ｌ５ｈ、１５ｉ  リーフバッファ回路
１６ａ、１６ｂ、１６ｃ，１６ｅ、１６ｆ  フリップフロップ回路
１６ｄ  ラッチ
【図１】
2005124079.tif 000003
【図２】
2005124079.tif 000004
【図３】
2005124079.tif 000005
【図４】
2005124079.tif 000006
【図５】
2005124079.tif 000007
【図６】
2005124079.tif 000008
【図７】
2005124079.tif 000009
【図８】
2005124079.tif 000010
【図９】
2005124079.tif 000011
【図１０】
2005124079.tif 000012