(57)【要約】【課題】トランジスタのパラメータ変更および大幅なコスト増を伴うことなく、保護素子（互いに逆向きのダイオード）のサージ放電能力を高める。【解決手段】複数の半導体層４は、ＨＥＭＴ２のゲート電極２３が上面に形成されているノンドープの半導体からなるバリア層８を有し、保護素子１側の複数の半導体層４のうち、バリア層８を最上層として含む単数または複数の半導体層５〜８（図示の場合８のみ）に第１導電型半導体領域１１が形成されている。また、第１導電型半導体領域１１が形成されているバリア層８部分の互いに離れた２箇所にそれぞれ形成され、第１導電型半導体領域１１との各接触面で互いに逆向きの保護ダイオードを形成している２つの第２導電型半導体領域１２Ａと１２Ｂをバリア層８に有する。【選択図】図１
2005277033.tif 000002
【特許請求の範囲】
【請求項１】
トランジスタを含む回路の余剰電荷の放電経路となり当該回路を保護する保護素子と、前記トランジスタとが、半導体基板上に積層されている複数の半導体層の異なる箇所に形成されている半導体装置であって、
前記複数の半導体層は、前記トランジスタのゲート電極が上面に形成されているノンドープの半導体からなるバリア層を有し、
前記保護素子側の複数の半導体層のうち、バリア層を最上層として含む単数または複数の半導体層に第１導電型半導体領域が形成され、
当該第１導電型半導体領域が形成されているバリア層部分の互いに離れた２箇所にそれぞれ形成され、第１導電型半導体領域との各接触面で互いに逆向きの保護ダイオードを形成している２つの第２導電型半導体領域と、
を有する半導体装置。
【請求項２】
前記保護素子側のバリア層上に第１導電型半導体からなる導電層がさらに積層され、
当該導電層を厚さ方向に貫いて前記２つの第２導電型半導体領域が形成されている
請求項１に記載の半導体装置。
【請求項３】
前記２つの第２導電型半導体領域は、前記トランジスタのゲート電極直下の第２導電型の接合ゲート領域と同じ深さ、同じ不純物濃度を有する
請求項１に記載の半導体装置。
【請求項４】
前記２つの第２導電型半導体領域は、前記トランジスタのゲート電極直下の第２導電型の接合ゲート領域と同じ深さ、同じ不純物濃度を有し、
前記導電層は、前記トランジスタのソース電極またはドレイン電極が形成される２つのキャップ層と同じ厚さ、同じ不純物濃度を有する
請求項２に記載の半導体装置。
【請求項５】
ノンドープの半導体からなるバリア層を含む複数の半導体層を半導体基板上に積層し、トランジスタを含む回路の余剰電荷の放電経路となり当該回路を保護する保護素子と、前記トランジスタとを、前記複数の半導体層の異なる箇所に形成する半導体装置の製造方法であって、
前記保護素子側の複数の半導体層のうち、バリア層を最上層として含む単数または複数の半導体層に第１導電型不純物を導入して第１導電型半導体領域を形成するステップと、
当該第１導電型半導体領域が形成されているバリア層部分の互いに離れた２箇所に第２導電不純物を導入して第２導電型半導体領域を形成し、当該２つの第２導電型半導体領域と第１導電型半導体領域との各接触面で互いに逆向きの保護ダイオードを形成するステップと、
を含む半導体装置の製造方法。
【請求項６】
前記保護素子側のバリア層上に、第１導電型半導体からなる導電層を形成するステップをさらに含み、
前記保護ダイオードを形成するステップでは、前記２つの第２導電型半導体領域を、前記導電層を厚さ方向に貫いて形成する
請求項５に記載の半導体装置の製造方法。
【請求項７】
前記保護素子側の２つの第２導電型半導体領域を、トランジスタのゲート電極が上面に形成される第２導電型の接合ゲート領域と一括して形成する
請求項５に記載の半導体装置の製造方法。
【請求項８】
前記保護素子側の導電層を、トランジスタのソース電極またはドレイン電極が形成される２つのキャップ層と同じ半導体層から形成し、
前記保護素子側の２つの第２導電型半導体領域を、トランジスタのゲート電極が上面に形成される第２導電型の接合ゲート領域と一括して形成する
請求項６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタを含む回路の余剰電荷の放電経路となり当該回路を保護する保護素子と、当該トランジスタとが、半導体基板上の複数の半導体層の異なる箇所に形成されている半導体装置と、その製造方法とに関するものである。
【背景技術】
【０００２】
半導体基板上に複数の半導体層を形成し、その複数の半導体層を能動層として利用するトランジスタとして、たとえばヘテロ接合型電界効果トランジスタ（ＨＦＥＴ；Hetero-junction Field Effect Transistor）が知られている、ＨＦＥＴでは、絶縁性半導体基板上にエピタキシャル成長されている複数の半導体層内に、キャリア走行層（チャネル層）と、キャリア供給層と、バリア層とを有し、そのうち最上層のバリア層上に形成されるゲート電極によりチャネル層の電界を制御して電流変調を行う。現在量産されているＨＦＥＴは電子をキャリアとしたものであり、一般に、高電子移動度トランジスタ（ＨＥＭＴ；High Electron Mobility Transistor）と称される。
【０００３】
ＨＥＭＴおよびこれを用いた集積回路（たとえば、高周波ＭＭＩＣ）などの半導体装置においては、雑音特性や電力利得などの高周波特性は良好であるが、基板が半絶縁性であることから溜まった電荷が基板に抜け難い。このため、静電放電（ＥＳＤ；Electrostatic Discharge）による破壊強度が低く、静電破壊が生じると測定や組立の製造歩留まりが低下することがあることから、その半導体装置の取り扱いには充分な注意が必要である。また、静電破壊は半導体装置の信頼性を左右する重要な要因であり、信頼性を損ねることがない安全なハンドリングを確保するためにも、半導体装置の静電破壊に対する耐圧を予め充分に高めておく必要がある。
【０００４】
このような要請から、ＨＥＭＴなどのトランジスタが形成されている半絶縁性基板に、保護ダイオードを設ける技術が知られている（たとえば、特許文献１参照）。
特許文献１に記載されている保護ダイオードは、最表面の第１導電型不純物（たとえばリン（Ｐ））がドープされた導電層の互いに離れた２つの箇所に、第２導電型の不純物（たとえば亜鉛（Ｚｎ））をそれぞれ拡散することにより形成されている。この方法で形成された保護ダイオードは、Ｎ型の導電層と、２つのＰ型のＺｎ拡散層との各接触面でＰＮ接合ダイオードが形成され、これら２つのダイオードがカソード同士を接続してなるバックトゥバック（back-to-back）のＰＮＰ接合型ダイオードとなっている。
【特許文献１】特開２００２−００９２５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
前記保護ダイオードにより短い時間に大きな帯電量を放電させることができるようにサージ放電能力を高めるためには、ＰＮＰ型ダイオードの各ＰＮ接合の面積を大きくし、ＰＮＰ接合ダイオードの直列抵抗値を下げることが有効である。そのためには、第１導電型の導電層の平面パターン上の幅を大きくすることが有効であるが、導電層の幅を大きくすると、その面積が大きくなることから、その分、チップ面積が大きくなりコストが増加する。
また、前記第１導電型の導電層を厚くし、Ｎ型不純物濃度を高くすることによってもサージ放電能力は向上する。ところが、この保護ダイオードを構成する第１導電型の導電層は、同一基板上に形成されるＨＥＭＴなどのトランジスタにおいて、ソース電極またはドレイン電極が形成される第１導電型のキャップ層と同じエピタキシャル成長層をパターンニングして一括形成される。したがって、このエピタキシャル成長層を厚くしＮ型濃度を高くすると、トランジスタのゲートとドレイン、ゲートとソースの各端子間の寄生容量が増加し、その結果、高周波損失を招くことになる。
【０００６】
一方、キャップ層があると、ソース電極またはドレイン電極からチャネル層までの直列抵抗値が大きくなり、その直列抵抗値の低減を重視するタイプのトランジスタでは、キャップ層を省略したものが存在する。
その場合、保護ダイオードのためだけに第１導電型の導電層をエピタキシャル成長とエッチングにより形成しなければならず、その分、大幅なコスト増となる。
【０００７】
本発明が解決しようとする課題は、保護素子をトランジスタと同一な基板に形成する半導体装置において、トランジスタのパラメータ変更および大幅なコスト増を伴うことなく、保護素子（互いに逆向きのダイオード）のサージ放電能力を高めることができないということである。
【課題を解決するための手段】
【０００８】
本発明にかかる半導体装置は、トランジスタを含む回路の余剰電荷の放電経路となり当該回路を保護する保護素子と、前記トランジスタとが、半導体基板上に積層されている複数の半導体層の異なる箇所に形成されている半導体装置であって、前記複数の半導体層は、前記トランジスタのゲート電極が上面に形成されているノンドープの半導体からなるバリア層を有し、前記保護素子側の複数の半導体層のうち、バリア層を最上層として含む単数または複数の半導体層に第１導電型半導体領域が形成され、当該第１導電型半導体領域が形成されているバリア層部分の互いに離れた２箇所にそれぞれ形成され、第１導電型半導体領域との各接触面で互いに逆向きの保護ダイオードを形成している２つの第２導電型半導体領域と、を有する。
【０００９】
この半導体装置によれば、互いに逆向きの保護ダイオードからなる保護素子が、少なくとも、トランジスタのゲート電極が上面に形成されるバリア層と同じ層に形成されている。このバリア層はノンドープの半導体からなるが、そのバリア層に、第１導電型半導体領域が形成され、また、当該第１導電型半導体領域を介して２つの第２導電型半導体領域が接続されている。一方の第２導電型半導体領域と第１導電型半導体領域との接合面に保護ダイオードが形成され、この保護ダイオードとは逆向きの他の保護ダイオードが、他方の第２導電型半導体領域と第１導電型半導体領域に形成されている。
回路の余剰電荷によって２つの第２導電型半導体領域に電位差が生じると、２つの保護ダイオードの一方が順方向にバイアスされ、他方が逆方向にバイアスされる。この余剰電荷による電位差が、保護ダイオードの逆方向の降伏電圧より大きいと、その分だけ余剰電荷が保護素子を流れる電流となって放電される。
【００１０】
本発明にかかる半導体装置の製造方法は、ノンドープの半導体からなるバリア層を含む複数の半導体層を半導体基板上に積層し、トランジスタを含む回路の余剰電荷の放電経路となり当該回路を保護する保護素子と、前記トランジスタとを、前記複数の半導体層の異なる箇所に形成する半導体装置の製造方法であって、前記保護素子側の複数の半導体層のうち、バリア層を最上層として含む単数または複数の半導体層に第１導電型不純物を導入して第１導電型半導体領域を形成するステップと、当該第１導電型半導体領域が形成されているバリア層部分の互いに離れた２箇所に第２導電不純物を導入して第２導電型半導体領域を形成し、当該２つの第２導電型半導体領域と第１導電型半導体領域との各接触面で互いに逆向きの保護ダイオードを形成するステップと、を含む。
【００１１】
この製造方法によれば、ノンドープの半導体からなるバリア層を最上層とする単数または複数の半導体層に、第１導電型不純物を導入して第１導電型半導体領域を形成し、バリア層に第２導電型不純物を導入して第２導電型半導体領域を形成する。このような選択的な、すなわち、バリア層の一部への不純物の導入は、選択マスク層の形成とイオン注入や拡散などにより行う。これにより互いに逆向きの２つの保護ダイオードが形成される。
【発明の効果】
【００１２】
本発明にかかる半導体装置によれば、保護ダイオードを構成する２つの逆導電型領域、すなわち第１導電型半導体領域と第２導電型半導体領域が、ともにノンドープの半導体からなるバリア層に形成されている。このバリア層は、トランジスタのゲート電極直下のバリア層と同じ層であり比較的厚い。また、第１導電型半導体領域は、バリア層の下方の半導体層にまで深く形成してもよい。以上より、保護ダイオードの接合面積を大きくでき、また、保護素子の仕様に応じて第１導電型不純物領域等の濃度を任意に設定できる。このことによって、トランジスタのパラメータを変更することなく保護素子のサージ除去能力を向上させることができる。
【００１３】
本発明にかかる半導体装置の製造方法によれば、第１導電型半導体領域および第２導電型半導体領域がともに、選択的な不純物導入方法により形成できる。選択的な不純物導入方法は、エピタキシャル成長層などの半導体層の形成よりコストがかからないことから、保護素子の形成にともなうコスト増加は軽微である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施の形態を、トランジスタとしてＨＥＭＴを用いる場合を例として図面を参照して説明する。
【００１５】
［第１の実施の形態］
図１は、本発明の実施の形態にかかる半導体装置の概略断面図である。
図１において、保護素子１とＨＥＭＴ２が同一の基板に形成されている。保護素子１は、ＨＥＭＴ２を含む回路、たとえばＨＥＭＴ２を初段の低雑音増幅素子として用いる無線通信のフロントエンドＭＭＩＣを本実施の形態にかかる半導体装置とした場合に、ＨＥＭＴ２とともにキャパシタ、抵抗、インダクタ等の受動素子が同一基板に集積化されている。これらのＨＥＭＴ以外の素子は図示を省略している。保護素子１は、たとえば、この回路の帯電防止を行いたいノードと基準電位ノードとの間に、不図示の配線を介して接続され、この帯電防止を行いたいノードの余剰電荷を電流（以下、サージ電流という）として基準電位、たとえば接地電位に放電させるものである。ＨＥＭＴを含む回路部と保護素子部の各能動領域は、たとえば、図示を省略している素子分離絶縁層により電気的に絶縁分離されている。
【００１６】
保護素子１およびＨＥＭＴ２は、ＧａＡｓ等の半絶縁性半導体基板３上に複数の半導体層４、たとえば４層のエピタキシャル成長層が形成されている共通の基板構造を有する。複数の半導体層４としては、下層から順に電子走行層５、スペーサ層６、電子供給層７およびバリア層８が、それぞれエピタキシャル成長法により形成されている。なお、これらの層間に必要に応じて、不図示の薄いバッファ層などを介在させる場合がある。
【００１７】
４つの半導体層５〜８は、たとえば、電子走行層５がノンドープのＧａＡｓ、スペーサ層６がノンドープのＡｌXＧａ1-XＡｓ（ｘ＝０．２〜０．３）、電子供給層７がＳｉをドーピングしたｎ型のＡｌXＧａ1-XＡｓ、バリア層８がノンドープのＡｌXＧａ1-XＡｓから、それぞれ構成されている。
電子供給層７と電子走行層５では材料に電子親和力差があり、かつ、電子供給層７にｎ型不純物（ドナー）が導入されて電子走行層５との間に仕事関数差があることから、熱平衡におけるヘテロ接合面でのエネルギー不連続箇所にバンドの曲がりが生じる。これは、電子供給層７側のドナーから生じた電子が電子走行層５内に移動し、電子供給層７内の端部でドナーが空乏化するためである。電子走行層５内の電子は極めて薄い範囲で２次元的に分布するため、″２次元電子ガス（２ＤＥＧ）″と称され、その発生母体であるドナーと空間的に分離される結果、不純物散乱等の影響を免れて極めて高速に移動できるトランジスタチャネルを形成する。
【００１８】
ＨＥＭＴ２において、最上層のバリア層８の表面部に、たとえば亜鉛（Ｚｎ）が拡散により導入されている接合ゲート領域２１が形成されている。
一方、保護素子１側における同じバリア層８の表面部に、第１導電型（本例ではＮ型）の第１導電型半導体領域１１が形成されている。第１導電型半導体領域１１は、サージ電流のチャネルを構成する。この第１導電型半導体領域１１が形成されているバリア層８の部分の離れた位置に、ＨＥＭＴ２側の接合ゲート領域２１と一括して形成され、ほぼ同じ深さと不純物濃度を有する２つの第２導電型（本例ではＰ型）の第２導電型半導体領域１２Ａと１２Ｂが形成されている。これにより、第２導電型半導体領域１２Ａと第１導電型半導体領域１１との接触面にＰＮ接合ダイオードが形成されている。また、このダイオードとは逆向きの他のＰＮ接合ダイオードが、第２導電型半導体領域１２Ｂと第１導電型半導体領域１１との接触面に形成されている。
【００１９】
バリア層８上に、シリコン窒化膜などからなり第２導電型半導体領域１２Ａ，１２Ｂおよび接合ゲート領域２１の上面で開口している絶縁膜９が形成されている。絶縁膜９の開口部内に電極材料、たとえばＴｉ／Ａｕなどの非活性な金属材料が埋め込まれている。これにより、保護素子１側では、第２導電型半導体領域１２Ａ，１２Ｂの各上面に接続する電極１３Ａ，１３Ｂが形成され、ＨＥＭＴ２側では、接合ゲート領域２１の上面に接続するゲート電極２３が形成されている。
なお、ＨＥＭＴ２側には、オーミックメタル、たとえばＡｕＧｅ／ＮｉによりＧａＡｓを合金化してチャネル層に達するオーミック接続層２２Ａ，２２Ｂが、ゲート電極２３の両側の離れた位置に形成され、それら上に、たとえばＴｉ／Ｐｔ／Ａｕなどの非活性な金属材料からなるソース・ドレイン電極２４Ａ，２４Ｂが形成されている。なお、オーミック電極構造は保護素子１側には形成されていない。
ＭＭＩＣなどの回路を形成するために、必要に応じて、ＨＥＭＴ１上にさらに層間絶縁膜を介して上層配線が形成されているが、これらは図示を省略している。
【００２０】
このような構成の保護素子１では、第１導電型半導体領域１１と２つの第２導電型半導体領域１２Ａ，１２Ｂとにより、互いに逆向きの２つのＰＮ接合ダイオードが形成されている。電極１３Ａと１３Ｂが不図示の回路（ＨＥＭＴを含む）にされていることから、回路に印加されたサージや静電気による帯電により、２つの第２導電型半導体領域１２Ａと１２Ｂに電位差が生じる。すると、この電位差により、一方のＰＮ接合ダイオードが順方向にバイアスされ、他方のＰＮ接合ダイオードが逆方向にバイアスされる。印加される電位差が、ダイオードの逆方向の降伏電圧より大きいと、その余剰電流（余剰電荷）が２つのダイオード間を流れる。その結果、回路に印加されたサージや静電気による電荷が急速に放電され、回路を保護することができる。
【００２１】
保護素子１が電荷を速やかに放電する能力を高めるには、放電経路の抵抗が小さいことと、電流容量が大きいことが重要である。これらは、ＰＮ接合ダイオードの接合面積が大きく、また、主に第１導電型半導体領域１１の抵抗値を決めるＮ型不純物の分布プロファイルにより決定される。
本実施の形態では、第１導電型半導体領域１１がＨＥＭＴ２側で共用されていないことから、保護素子１側の要請で、その不純物の濃度、深さ、分布プロファイルが設定できるという利点がある。したがって、設計の自由度が高く作りやすい。
【００２２】
なお、図１の例では、第１導電型半導体領域１１がバリア層８の表面部に薄く形成されているが、この第１導電型半導体領域１１を第２導電型半導体領域１２Ａ、１２Ｂより深くまで形成することも可能である。その場合、接合面積が大きくできる利点がある。また、バリア層８を最上層としている複数の半導体層４の任意の層まで、第１導電型半導体領域１１を形成することも可能である。つまり、ＨＥＭＴチャネルのドナーがＮ型であり、この点で第１導電型半導体領域１１と共通することから、ＨＥＭＴチャネルに電子を供給する電子供給層７や電子走行層５までも、保護ダイオードのチャネルの一部として利用することが可能である。この場合、サージ電流が比較的小さいときは、これらの深いＨＥＭＴチャネルを形成するための半導体層５〜７が、保護ダイオードのチャネルとして利用されることは殆どないと考えられるが、過大なサージ電流が流れるような場合は、これらの半導体層５〜７にまで電流が流れる。その結果として、本実施の形態では、保護素子１のサージ電流容量を極めて大きくすることが可能である。
【００２３】
つぎに、図１に示す半導体装置の製造方法を説明する。
図２および図３に、半導体装置の製造途中の断面図を示す。図２および図３において、（Ａ−１）〜（Ａ−６）に保護素子１側の断面を示し、（Ｂ−１）〜（Ｂ−６）にＨＥＭＴ２側の断面を示す。
【００２４】
用意した半導体基板３上に、たとえばＭＯＣＶＤまたはＭＢＥなどのエピタキシャル成長法により、図２（Ａ−１）および図２（Ｂ−１）に示すように、半導体基板３の上に、電子走行層５、スペーサ層６、電子供給層７およびバリア層８を、たとえば、以下のようにして形成する。
まず、半導体基板３上に、ノンドープのＧａＡｓを数百ｎｍ成長させて電子走行層５を形成する。続いて、電子走行層５上に、ノンドープＡｌＧａＡｓ層を数ｎｍ〜十数ｎｍ成長させてスペーサ層６を形成し、続いてＳｉをドーピングしながらｎ型のＡｌＧａＡｓを数ｎｍ〜十数ｎｍ成長させて電子供給層７を形成する。これにより、電子走行層５内の電子供給層７との対向領域に、２次元電子ガス（２ＤＥＧ）の層が形成される。さらに、電子供給層７上に、ノンドープのＡｌＧａＡｓを数十ｎｍ〜百数十ｎｍ、たとえば１００〜１３０ｎｍほど成長させてバリア層８を形成する。
【００２５】
図２（Ａ−２）に示す工程では、第１導電型半導体領域１１を形成するための不純物導入をイオン注入により行う。
まず、フォトレジスト技術を用いて、塗布したフォトレジストをパターニングして保護素子１側のみ開口させ、パターニング後のフォトレジストＲをマスクとして第１導電型不純物、たとえばＮ型のドーパントであるシリコン（Ｓｉ）イオンを注入する。このときのイオン注入条件は保護素子１のサージ除去能力を決めるために重要であるが、ここで一例を挙げるならば、たとえばＳｉイオンのドーズが５×１０１３ｃｍ２、エネルギーが１５０ｋｅＶとする。なお、前述したように第１導電型半導体領域１１を深くまでする方法としては、注入エネルギーを上げる方法、注入エネルギーを変えながら複数回のイオン注入を行う方法、さらには、熱拡散法や、熱拡散とイオン注入を組み合わせる方法などの採用が可能である。
このとき、図２（Ａ−２）に示すように保護素子１側のバリア層８にＮ型不純物の導入層１１Ａが形成されるが、図２（Ｂ−２）に示すようにＨＥＭＴ２側はレジストＲにより覆われ、一切不純物の導入は行われない。
【００２６】
フォトレジストＲの除去後、図２（Ａ−３）および図２（Ｂ−３）に示すように、絶縁膜９として、たとえば３００ｎｍほどの厚さのシリコン窒化膜を堆積し、たとえば９００℃、３０秒ほどＲＴＡ処理を行い、イオン注入したＮ型不純物の層１１Ａを活性化する。これにより導電性が高い第１導電型半導体層１１がバリア層８に形成される。なお、バリア層８内のより深い位置まで、あるいはさらに下層まで第１導電型半導体層１１を形成する場合は、その不純物導入方法に適合した任意の活性化方法が採用可能である。
【００２７】
図３（Ａ−４）および図３（Ｂ−４）に示す工程において、保護素子１側では、不図示のフォトレジストをパターニングして、第１導電型半導体領域１１が形成されている部分の離れた２箇所を開口させ、その開口部を通して絶縁膜９を部分的にエッチングし、絶縁膜９に開口部９Ａと９Ｂを形成する。このとき同時にＨＥＭＴ２側では、バリア層８の部分のフォトレジストを１箇所開口させ、開口部を通して絶縁膜９を部分的にエッチングし、開口部９Ｃを形成する。このようにして、ＨＥＭＴ２側のゲート電極形成のための開口部９Ｃと、保護素子１側の開口部９Ａ，９Ｂとは一括して形成される。
その後、フォトレジストを除去する。
【００２８】
続いて、図３（Ａ−５）および図３（Ｂ−５）に示すように、絶縁膜９を選択的なマスクとして第２導電型（本例ではＰ型）のドーパントとなる不純物、たとえば亜鉛（Ｚｎ）を拡散させる。このとき、保護素子１側では２つの開口部９Ａと９Ｂを通してバリア層８に亜鉛が拡散し、２つの第２導電型半導体領域１２Ａと１２Ｂが形成され、ＨＥＭＴ２側ではゲート開口部９Ｃを通してバリア層８に亜鉛が拡散し、接合ゲート領域２１が形成される。
本発明では、この第２導電型不純物の導入方法は拡散法に限定されないが、ＨＥＭＴ２の接合ゲート領域２１は高濃度で薄層にする必要があることから、Ｚｎ気相拡散法が望ましい。拡散条件の一例を挙げるならば、たとえば、ジエチルジンク（Ｚｎ（Ｃ2Ｈ5）2）とアルシンＡｓＨ3を含むガス雰囲気中で６００℃程度の加熱を行うとよい。
【００２９】
図３（Ａ−６）および図３（Ｂ−６）に示す工程では、まず、ＨＥＭＴ２側にのみ選択的に、オーミック接続層となる金属膜を成膜する。この成膜では、たとえば、電子ビーム蒸着法を用いてＡｕＧｅ／Ｎｉを１６０ｎｍ／４０ｎｍほど堆積させる。その後、選択的な除去により、この金属膜の不要部分を除去し、フォーミングガス中で数百度の熱処理を行うと、図３（Ｂ−６）に示すように、オーミック接続層２２Ａ，２２Ｂがチャネル（２ＤＥＧ層）に達するまで形成される。なお、複数の半導体層４が厚いためオーミック接続層２２Ａ，２２Ｂがチャネルにまで達せずとも、良好な動作は可能である。
【００３０】
つぎに、不図示のフォトレジストをパターニングする。その後、全面に電極となる金属膜を成膜する。この成膜では、たとえば、電子ビーム蒸着法を用い、Ｔｉ／Ｐｔ／Ａｕを３０ｎｍ／５０ｎｍ／１２０ｎｍほど堆積させる。そして、フォトレジストとともに余分な金属膜を除去すると、保護素子１側に２つの電極１３Ａと１３Ｂが形成され、これと同時に、ＨＥＭＴ２側にゲート電極２３、２つのソース・ドレイン電極２４Ａと２４Ｂが形成される。
なお、このリフトオフ法に限らず、たとえば、金属膜上にフォトレジストのパターンを形成して、イオンミリングなどにより金属膜の余分な箇所を除去してもよい。
その後は、図示しないソース電極およびドレイン電極を形成し、必要に応じて層間絶縁膜を介して上層配線を形成し、当該ＨＥＭＴを完成させる。
【００３１】
この製造方法では、できるだけＨＥＭＴプロセスを利用しており、保護素子１を形成するために追加的な工程は、図２（Ａ−２）に示すフォトレジストＲのパターンニングと、イオン注入などの不純物導入工程のみであることからコスト増加は軽微である。また、このためにトランジスタのパラメータ変更を伴うこともない。
【００３２】
［第２の実施の形態］
第２の実施の形態では、ＨＥＭＴの半導体基板３に形成する複数の半導体層４に、バリア層８より上層のキャップ層１０を有する場合に関する。
なお、本実施の形態が第１の実施の形態と異なる点はキャップ層１０を形成する点のみであることから、その部分を説明し、その他の共通な工程はず面に同一符号を付して説明を省略する。
【００３３】
図４および図５の（Ｃ−１）〜（Ｃ−６）に本実施の形態の製造途中の保護素子１を示し、その比較例として（Ｄ−１）〜（Ｄ−６）にキャップ層１０を保護素子のチャネルとして利用するが、第１導電型半導体領域１１を形成しない場合を示す。
キャップ層１０は、エピタキシャル成長後に、ＨＥＭＴ２のソース・ドレインとなるオーミック接続層２２Ａと２２Ｂが形成される部分に選択的に残される層であり、その存在によりとくに高周波特性に影響するソース抵抗を下げる効果がある。
【００３４】
図４（Ｃ−１）および図４（Ｄ−１）において、キャップ層１０の形成では、バリア層８を形成した後に、エピタキシャル成長法によって、たとえばＳｉをドーピングしたＮ型のＧａＡｓを厚さにして数十ｎｍほど成長させる。このときのＮ型濃度は１０１８オーダと高く設定される。
つぎに、フォトレジストを塗布してパターンニングした後、フォトレジストが形成されていない箇所のキャップ層１０を選択的にエッチングにより除去する。これにより、図示した保護素子用のキャップ層１０が形成される。その後、フォトレジストを除去する。
【００３５】
図４（Ｃ−２）の工程では、このキャップ層１０を通してイオン注入し、その下地のバリア層８表面部の導電型をＮ型にする。この導電型のＮ型化の程度は任意であるが、本例では、キャップ層１０のサージ電流容量を補うようにイオン注入条件が設定される。したがって、キャップ層１０のサージ電流容量がかなり不足している場合は、第１の実施の形態と同様に、バリア層８より下の半導体層までイオン注入することができる。なお、比較例の場合、図４（Ｃ−２）に相当する工程は存在しない。
【００３６】
その後は、第１の実施の形態と同様な方法により、絶縁膜９を形成し（図４（Ｃ−３）および図４（Ｄ−３））、開口部９Ａと９Ｂを形成し（（図５（Ｃ−４）および図５（Ｄ−４））、Ｚｎ拡散を行い（（図５（Ｃ−５）および図５（Ｄ−５））、電極の形成（（図５（Ｃ−６）および図５（Ｄ−６））を経て、保護素子１およびＨＥＭＴ２（不図示）を完成させる。
【００３７】
第２の実施の形態では、比較例と比べると、図４（Ｃ−２）に示す簡単な工程を追加するだけで、保護素子の接合面積を大きくでき、そのサージ除去能力を向上させることができる。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１の実施の形態にかかる半導体装置の概略断面図である。
【図２】第１の実施の形態にかかる半導体装置の製造途中の断面図であり、（Ａ−１）〜（Ａ−３）に保護素子側の断面を示し、（Ｂ−１）〜（Ｂ−３）にＨＥＭＴ側の断面を示す。
【図３】図２に続く工程の断面図であり、（Ａ−４）〜（Ａ−６）に保護素子側の断面を示し、（Ｂ−４）〜（Ｂ−６）にＨＥＭＴ側の断面を示す。
【図４】本発明の第２の実施の形態にかかる半導体装置の製造途中の断面図であり、（Ｃ−１）〜（Ｃ−３）に本実施の形態の製造途中の保護素子を示し、（Ｄ−１）および（Ｄ−３）に比較例を示す。
【図５】図４に続く工程の断面図であり、（Ｃ−４）〜（Ｃ−６）に保護素子を示し、（Ｄ−４）〜（Ｄ−６）に比較例を示す。
【符号の説明】
【００３９】
１…保護素子、２…トランジスタ（ＨＥＭＴ）、３…半導体基板、４…複数の半導体層、８…バリア層、１０…キャップ層、１１…第１導電型半導体領域、１２Ａ，１２Ｂ…第２導電型半導体領域、１３Ａ，１３Ｂ…電極、２１…接合ゲート領域、２３…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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