(57)【要約】【課題】  適応変調を簡易な回路構成にて実現できるディジタル変調器を提供する。【解決手段】  ＣＰＵ１０は、１スロットごとに、ＢＰＳＫ，π／４シフトＱＰＳＫ，１６ＱＡＭのうちの１の変調方式を指定するモード選択信号ＭＯＤＳＥＬを出力する。タイミング信号発生回路２０は、モード選択信号によって指定される変調方式のデータレートと等速のクロック信号ＣＬＫ１と、シンボル周期のクロック信号ＣＬＫ２とを発生する。シリアル／パラレル変換回路３０は、クロック信号ＣＬＫ１，ＣＬＫ２に応答してベースバンド信号ＡＮを４ビットのパラレルデータに変換する。マッピング回路４０は、パラレルデータに対して、指定される変調方式に応じたシンボルマッピングデータを一意的に与える。ディジタルフィルタ５０は、Ｉ相およびＱ相のシンボルマッピングデータを時分割多重的に帯域制限して、搬送波信号との乗算を行なう。【選択図】        図１
2005124177.tif 000002
【特許請求の範囲】
【請求項１】
多値数の異なる複数の変調方式に対応可能なディジタル変調器であって、
ディジタルのベースバンド信号を発生する上位プロセッサ手段と、
前記ベースバンド信号を連続する複数ビットごとに直並列変換する手段と、
前記連続する複数ビットごとに、直交する同相と直交位相とからなるシンボルマッピングデータを一意的に与えるマッピング手段と、
前記同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なうディジタルフィルタ手段と、
前記ディジタルフィルタ手段の出力をアナログの変調信号に変換する手段とを備え、
上位プロセッサ手段は、
前記複数の変調方式から１つの変調方式を選択するモード選択信号を発生する手段をさらに含み、
前記直並列変換手段は、前記複数の変調方式のうち最も多値数の多い変調方式において送信可能なビット数に相当する前記複数ビットごとに直並列変換し、
前記マッピング手段は、前記モード選択信号を受けると、前記連続する複数ビットに対して、前記モード選択信号によって指定される変調方式に応じた前記シンボルマッピングデータを与える、ディジタル変調器。
【請求項２】
前記モード選択信号によって指定される変調方式のデータ速度以上の速度を有する第１のクロック信号と、シンボル周期に等しい第２のクロック信号とを発生するタイミング信号発生手段をさらに備え、
前記直並列変換手段は、
前記第１のクロック信号に応答して、前記ベースバンド信号をラッチし、前記第２のクロック信号に応答して、前記複数ビットごとに直並列変換して出力し、
前記マッピング手段は、
前記第２のクロック信号に応答して、前記複数ビットをラッチして前記シンボルマッピングデータを一意的に与える、請求項１に記載のディジタル変調器。
【請求項３】
前記タイミング信号発生手段は、
前記ディジタルフィルタ手段を前記同相のシンボルマッピングデータと前記直交位相のシンボルマッピングデータとの間で時分割多重的に切換えるための切換信号の発生手段を含む、請求項２に記載のディジタル変調器。
【請求項４】
前記ディジタルフィルタ手段は、
前記切換信号に応じて、前記同相および直交位相のシンボルマッピングデータの各々を複数のシンボル区間に相当する分だけ時分割多重的に蓄積する手段と、
前記複数のシンボル区間に対応して設けられ、所定のインパルス応答波形を通過したシンボルデータと対応する搬送波信号との乗算結果をそれぞれ記憶した複数の記憶手段と、
前記複数の記憶手段から読出された前記乗算結果を加算する手段とを含み、
各前記複数の記憶手段は、前記複数の変調方式の各々に対応する複数の乗算結果を記憶する、請求項３に記載のディジタル変調器。
【請求項５】
各前記複数の記憶手段は、前記モード選択信号または前記モード選択信号に基づいた信号を上位アドレスとして、前記複数の変調方式の各々に対応する複数の乗算結果を記憶する、請求項４に記載のディジタル変調器。
【請求項６】
前記上位プロセッサは、
バースト送信において、前記ベースバンド信号の立上りおよび立下りを指示する指示信号を発生する手段をさらに含み、
前記ディジタルフィルタ手段は、
前記複数の記憶手段からの前記乗算結果の読出を選択的に０にする出力マスク手段と、
前記指示信号に応じて、前記出力マスク手段を制御するマスク制御手段とをさらに含む、請求項５に記載のディジタル変調器。
【請求項７】
前記ディジタルフィルタ手段は、
所定数のタップ出力を有し、前記同相および直交位相のシンボルマッピングデータの各々をシンボル周期で順次遅延させて保持するシフトレジスタ手段と、
所望のインパルス応答波形上に設定された前記所定数のサンプリング点に対応するタップ係数を保持するメモリ手段と、
前記シフトレジスタ手段の前記所定数のタップ出力のそれぞれと、前記保持されたタップ係数のそれぞれとの乗算を行なう乗算手段と、
前記乗算の結果を加算する加算手段とを備える、請求項３に記載のディジタル変調器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ディジタル変調器に関し、より特定的には、移動体通信システムなどのディジタル通信機器におけるＭＯＤＥＭ（Modulator Demodulator）として用いられるディ
ジタル変調器に関する。
【背景技術】
【０００２】
従来、ＰＨＳ（Personal Handyphone System）のような移動体通信システムにおいては、伝送の効率化のために、ディジタルの情報信号（ベースバンド信号）で搬送波信号を変調することによって、情報信号の伝送が行なわれている。
【０００３】
このような変調の方式としては、ディジタルのベースバンド信号（変調波信号）に応じて搬送波信号の振幅を変調させる振幅変調方式、変調波信号に応じて搬送波信号の周波数を偏移させる周波数変調方式、変調波信号に応じて搬送波信号の位相を変化させる位相変調方式などの種々の方式が存在する。
【０００４】
これらの変調方式のなかで、ＰＨＳなどの移動体通信システムにおいては、位相変調方式の１つである、π／４シフトＱＰＳＫ（Quadrature Phase Shift Keying）変調方式が
多用されている。
【０００５】
図４２は、ＩＱ平面座標上のπ／４シフトＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【０００６】
図４２を参照して、ある時点におけるベースバンド信号（変調波信号）のＩ相成分およびＱ相成分のデータに対応するシンボル点が、ＩＱ座標平面上で同心円上に位置する４個の信号点ａ，ｃ，ｅ，ｇのいずれかに存在すると仮定する。さらに、所定の時間スロットが経過した後の次の時点において、この信号点は、Ｉ軸およびＱ軸をπ／４回転させて得られる２つの仮想軸と同心円との交点ｂ，ｄ，ｆ，ｈのいずれかに移動する。図４２に示すように、このときの位相変化（π／４，３π／４，５π／４，７π／４）をデータ（００，０１，１０，１１）に対応させて送信することによって、２ビットのデータを一度に送信することができる。
【０００７】
実際の変調にあたっては、移動端末装置と無線基地装置との各々にＭＯＤＥＭとして搭載されるディジタル変調器において実行される（例えば、特許文献１参照）。
【０００８】
従来のディジタル変調器は、例えば、特許文献１に記載されているように、シリアルのベースバンド信号（変調波信号）をパラレルデータに変換するためのシリアル／パラレル変換回路と、現時点のパラレルデータと１クロック前のパラレルデータとを差動符号化し、信号空間ダイヤグラム上のマッピングを行なうマッピング回路と、マッピングデータの帯域制限および搬送波信号との乗算を行なうディジタルフィルタと、ディジタルフィルタの出力をアナログの変調信号に変換するデジタル／アナログ変換器と、ローパスフィルタとを備える。
【０００９】
このような構成において、送信内容をシリアルデータとして表わしたベースバンド信号が入力されると、直並列変換により、２ビットのパラレルデータ（Ｘｋ，Ｙｋ）に変換される。
【００１０】
次に、パラレルデータ（Ｘｋ，Ｙｋ）は、マッピング回路において差動符号化され、２
つの直交成分、すなわち同相（Ｉ相）成分と直交位相（Ｑ相）成分とからなる４ビットのシンボルマッピングデータに変換される。
【００１１】
さらに、これらのＩ相成分およびＱ相成分は、搬送波信号ｃｏｓωｔおよび搬送波信号をπ／２だけ位相シフトして得られる−ｓｉｎωｔとそれぞれ乗算される。２つの乗算結果を加算することによって、変調された搬送波信号（変調信号）が出力される。
【００１２】
このように、従来の移動体通信システムにおいては、変調方式をπ／４シフトＱＰＳＫ変調方式に固定してデータ伝送を行なうことから、ディジタル変調器も単一の変調方式にのみ対応した構成を有するものであった。
【特許文献１】特開平５−２９２１３５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところが、最近の移動体通信システムでは、データ通信のように、従来の音声通信に比べて高速かつ大容量のデータ伝送が要求されることから、上記のＱＰＳＫ変調方式に比べてより多値数の多い変調方式が開発されている。このような多値変調方式の一例として、１６ＱＡＭ（Quadrature Amplitude Modulation）変調方式が知られている。
【００１４】
図４３は、ＩＱ平面座標上の１６ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【００１５】
図４３を参照して、１６ＱＡＭ変調方式は、周知のように、ＩＱ座標平面上で各象限ごとに４個格子形に配置された、座標平面全体で合計１６個の信号点のいずれかにベースバンド信号のシンボル点が対応している。このため、図４３に示すように、１６個の信号点のいずれかを示す４ビットのデータを一度に送信することができる。
【００１６】
一方、ＰＨＳのような移動体通信システムの変調方式として、この１６ＱＡＭ変調方式のような多値数の多い変調方式を採用しようとすると、シンボル点同士の間隔が短くシンボル点が密集しているため、伝搬路の通信環境が不良であれば、シンボル点を誤って認識する可能性があり、π／４シフトＱＰＳＫ変調方式に比べて通信速度が速い一方で、受信エラーが生じやすいといった問題が起こりうる。
【００１７】
変調方式には、さらに、上記のπ／４シフトＱＰＳＫ，１６ＱＡＭ以外に、ＢＰＳＫ（Binary Phase Shift Keying）変調方式が存在する。
【００１８】
図４４は、ＩＱ座標平面上のＢＰＳＫ変調方式によるシンボル点の配置を示す図である。
【００１９】
図４４を参照して、ＢＰＳＫ変調方式は、周知のように、送信データ”０”，”１”に対応して、搬送波の位相を”０”，”π”に変化させる２値伝送方式である。
【００２０】
ＢＰＳＫ変調方式は、周波数利用効率が上記の２つの変調方式に比べて劣る反面、雑音に強いことから、伝搬路の通信環境が不良な場合においても、受信エラーを起こすことなく通信できるという利点を有する。
【００２１】
そこで、伝搬路の状態、すなわち通信品質に応じて、ＢＰＳＫ，π／４シフトＱＰＳＫのような多値数の少ない変調方式と、１６ＱＡＭのような多値数の多い変調方式を適応的に切替えて通信を行なうことにより、通信速度を少しでも向上させる適応変調の考えが従来から提案されている。
【００２２】
このため、適応変調の実行にあたっては、上記のディジタル変調器において、変調方式の切換えに確実に対応できる構成を備えることが求められる。しかしながら、現状では、適応変調に対応しうるディジタル変調器については、必ずしも具現化されるには至っていない。
【００２３】
一方、適応変調を具現化することによって、ディジタル変調器の回路規模が増大かつ複雑化してしまうこと、および製造コストが著しく増大してしまうことは、好ましくない。
【００２４】
それゆえ、この発明の目的は、適応変調を簡易な回路構成にて実現できるディジタル変調器を提供することである。
【課題を解決するための手段】
【００２５】
この発明のある局面によれば、多値数の異なる複数の変調方式に対応可能なディジタル変調器であって、ディジタルのベースバンド信号を発生する上位プロセッサ手段と、ベースバンド信号を連続する複数ビットごとに直並列変換する手段と、連続する複数ビットごとに、直交する同相と直交位相とからなるシンボルマッピングデータを一意的に与えるマッピング手段と、同相および直交位相のシンボルマッピングデータを帯域制限して、搬送波信号との乗算を時分割多重的に行なうディジタルフィルタ手段と、ディジタルフィルタ手段の出力をアナログの変調信号に変換する手段とを備える。上位プロセッサ手段は、複数の変調方式から１つの変調方式を選択するモード選択信号を発生する手段をさらに含む。直並列変換手段は、複数の変調方式のうち最も多値数の多い変調方式において送信可能なビット数に相当する複数ビットごとに直並列変換し、マッピング手段は、モード選択信号を受けると、連続する複数ビットに対して、モード選択信号によって指定される変調方式に応じたシンボルマッピングデータを与える。
【００２６】
好ましくは、モード選択信号によって指定される変調方式のデータ速度以上の速度を有する第１のクロック信号と、シンボル周期に等しい第２のクロック信号とを発生するタイミング信号発生手段をさらに備える。直並列変換手段は、第１のクロック信号に応答して、ベースバンド信号をラッチし、第２のクロック信号に応答して、複数ビットごとに直並列変換して出力し、マッピング手段は、第２のクロック信号に応答して、複数ビットをラッチしてシンボルマッピングデータを一意的に与える。
【００２７】
より好ましくは、タイミング信号発生手段は、ディジタルフィルタ手段を同相のシンボルマッピングデータと直交位相のシンボルマッピングデータとの間で時分割多重的に切換えるための切換信号の発生手段を含む。
【００２８】
好ましくは、ディジタルフィルタ手段は、切換信号に応じて、同相および直交位相のシンボルマッピングデータの各々を複数のシンボル区間に相当する分だけ時分割多重的に蓄積する手段と、複数のシンボル区間に対応して設けられ、所定のインパルス応答波形を通過したシンボルデータと対応する搬送波信号との乗算結果をそれぞれ記憶した複数の記憶手段と、複数の記憶手段から読出された乗算結果を加算する手段とを含む。各複数の記憶手段は、複数の変調方式の各々に対応する複数の乗算結果を記憶する。
【００２９】
好ましくは、各複数の記憶手段は、モード選択信号または前記モード選択信号に基づいた信号を上位アドレスとして、複数の変調方式の各々に対応する複数の乗算結果を記憶する。
【００３０】
好ましくは、上位プロセッサは、バースト送信において、ベースバンド信号の立上りおよび立下りを指示する指示信号を発生する手段をさらに含む。ディジタルフィルタ手段は、複数の記憶手段からの乗算結果の読出を選択的に０にする出力マスク手段と、指示信号
に応じて、出力マスク手段を制御するマスク制御手段とをさらに含む。
【００３１】
この発明の別の局面によれば、ディジタルフィルタ手段は、所定数のタップ出力を有し、同相および直交位相のシンボルマッピングデータの各々をシンボル周期で順次遅延させて保持するシフトレジスタ手段と、所望のインパルス応答波形上に設定された所定数のサンプリング点に対応するタップ係数を保持するメモリ手段と、シフトレジスタ手段の所定数のタップ出力のそれぞれと、保持されたタップ係数のそれぞれとの乗算を行なう乗算手段と、乗算の結果を加算する加算手段とを備える。
【発明の効果】
【００３２】
この発明に従うディジタル変調器によれば、従来のディジタル変調器にわずかな変更を施すことのみによって、通信品質に応じて変調方式を切換える適応変調を簡易に実現することができる。
【００３３】
さらに、適応変調に伴なうディジタル変調器の回路規模の増大および複雑化が抑えられることから、製造コストの上昇を回避することができる。
【発明を実施するための最良の形態】
【００３４】
以下、この発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００３５】
［実施の形態１］
図１は、この発明の実施の形態１に従うディジタル変調器の構成を示すブロック図である。以下の実施の形態においては、適応変調の一例として、ＢＰＳＫ変調方式、π／４シフトＱＰＳＫ変調方式および１６ＱＡＭ変調方式の間での適応変調を実現するためのディジタル変調器の構成について提案する。
【００３６】
図１を参照して、ディジタル変調器は、ＣＰＵ（中央演算処理装置）１０と、タイミング信号発生回路２０と、シリアル／パラレル変換回路（Ｓ／Ｐ）３０と、マッピング回路４０と、ディジタルフィルタ５０と、ディジタル／アナログ変換器（Ｄ／Ａ）８０と、ローパスフィルタ（ＬＰＦ）９０とを備える。
【００３７】
ＣＰＵ１０は、ディジタル変調器全体の変調処理を制御するための上位プロセッサであり、バースト送信時において、シリアルのベースバンド信号（変調波信号）ＡＮを発生する。また、ベースバンド信号ＡＮの立上りに応じて活性化するバースト入力信号ＢＩＮを発生する。なお、バースト入力信号ＢＩＮは、後述するように、ディジタルフィルタ５０におけるマスク制御回路５３に与えられる信号である。
【００３８】
ＣＰＵ１０は、さらに、１スロットごとに、ＢＰＳＫ，π／４シフトＱＰＳＫ，１６ＱＡＭのいずれの変調方式で送信するかを判断し、変調方式を指定するための２ビットのモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１を出力する。詳細には、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］は、ＢＰＳＫ変調方式を選択するときには［０，０］を示し、π／４シフトＱＰＳＫ変調方式を選択するときには［０，１］を示し、１６ＱＡＭ変調方式のときには［１，Ｘ］を示す。ここで、Ｘは０または１を意味する。
【００３９】
タイミング信号発生回路２０は、シンボル速度よりも高速の入力クロック信号ＣＬＫによって駆動され、クロック信号ＣＬＫ１，ＣＬＫ２と、ディジタルフィルタ５０に与える時間情報Ａ０〜Ａ３およびＩ／Ｑ切換信号Ｉ／Ｑとを発生する。
【００４０】
詳細には、タイミング信号発生回路２０は、ＣＰＵ１０からモード選択信号ＭＯＤＳＥ
Ｌ１，ＭＯＤＳＥＬ０を受けると、モード選択信号ＭＯＤＳＥＬによって指定される変調方式に応じた速度のクロック信号ＣＬＫ１を発生する。
【００４１】
図２は、図１に示すタイミング信号発生回路２０の構成を示す回路図である。
【００４２】
図２を参照して、タイミング信号発生回路２０は、入力クロック信号ＣＬＫをカウントするカウンタ回路２１と、マルチプレクサ２２と、フリップフロップ２３と、ＮＯＴ回路Ｇ２０とを備える。
【００４３】
カウンタ回路２１は、図示は省略するが、縦続接続された５段のフリップフロップを含み、３２進アップカウンタを構成する。シンボル速度よりも高い周波数を有する入力クロック信号ＣＬＫが１段目のフリップフロップに入力されると、入力クロック信号ＣＬＫの周波数が１／２に分周された出力パルスとして、Ｉ／Ｑ切換信号Ｉ／Ｑが出力される。このＩ／Ｑ切換信号Ｉ／Ｑが２段目のフリップフロップに入力されると、さらに１／２に分周された出力パルスＡ０が出力される。３段目、４段目および５段目のフリップフロップにおいても同様に、１段ごとに１／２ずつ分周された出力パルスＡ１，Ａ２，Ａ３が出力される。これらの出力パルスＡ０〜Ａ３は、マルチプレクサ２２に入力される。
【００４４】
このとき、入力クロック信号ＣＬＫの１／３２（＝１／２5）に分周された出力パルスＡ３は、ＮＯＴ回路Ｇ２０によって反転され、クロック信号ＣＬＫ２として出力される。クロック信号ＣＬＫ２は、シンボル速度と同速度であり、図１に示すように、シリアル／パラレル変換回路３０、マッピング回路４０およびディジタルフィルタ５０に供給され、各々の入力データのラッチに用いられる。
【００４５】
出力パルスＡ０〜Ａ３は、図１に示すディジタルフィルタ５０に与えられる時間情報となる。また、Ｉ／Ｑ切換信号Ｉ／Ｑは、後述するように、ディジタルフィルタ５０をＩ相のデータとＱ相のデータとの間で時分割多重利用するために用いられる。
【００４６】
マルチプレクサ２２には、出力パルスＡ０〜Ａ３とともに、ＣＰＵ１０からモード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０が入力される。マルチプレクサ２２は、モード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０によって指定される変調方式に応じて、１つの出力パルスを選択する。詳細には、ＢＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，０］に相当）には、シンボル速度と同速度の出力パルスＡ３が選択される。また、π／４シフトＱＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，１］に相当）には、シンボル速度の２倍の速度を有する出力パルスＡ２が選択される。さらに、１６ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［１，Ｘ］に相当）には、シンボル速度の４倍の速度を有する出力パルスＡ１が選択される。
【００４７】
変調方式に応じて選択された出力パルスは、フリップフロップ２３において、入力クロック信号ＣＬＫに同期された後、クロック信号ＣＬＫ１として出力される。クロック信号ＣＬＫ１は、図１に示すように、シリアル／パラレル変換回路３０に与えられ、シリアルのベースバンド信号ＡＮのラッチに用いられる。
【００４８】
再び図１を参照して、シリアル／パラレル変換回路３０は、ＣＰＵ１０からシリアルのベースバンド信号ＡＮが与えられると、クロック信号ＣＬＫ１，ＣＬＫ２に同期して、パラレルの４ビットのデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）に変換する。
【００４９】
図３は、図１に示すシリアル／パラレル変換回路３０の構成を示す回路図である。
【００５０】
図３を参照して、シリアル／パラレル変換回路３０は、縦続接続される４個のフリップフロップ３１〜３４と、フリップフロップ３１〜３４のそれぞれの出力に対応して接続される４個のフリップフロップ３５〜３８とを含む。
【００５１】
入力端子を介して入力されるシリアルのベースバンド信号ＡＮは、タイミング信号発生回路２０から与えられるデータレートのクロック信号ＣＬＫ１のタイミングでサンプリングされて、フリップフロップ３１〜３４に４ビット分保持される。図３に示すように、フリップフロップ３１〜３４からは、クロック信号ＣＬＫ１に応答して、４ビットのパラレルデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持されて出力される。
【００５２】
さらに、４ビットのパラレルデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は、タイミング信号発生回路２０から与えられるシンボル周期のクロック信号ＣＬＫ２のタイミングでサンプリングされて、フリップフロップ３５〜３８の各々に保持される。
【００５３】
フリップフロップ３５〜３８は、クロック信号ＣＬＫ２に応答して、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）を出力する。
【００５４】
このようにして、シリアルのベースバンド信号ＡＮは、４ビットのパラレルデータへと変換される。ここで、フリップフロップ３１〜３４がシリアルのベースバンド信号ＡＮを保持するタイミングとなるクロック信号ＣＬＫ１は、データレートと同速度であり、先述のように、変調方式ごとに異なる速度を有する。詳細には、本実施の形態で対応しうる変調方式のうち、最も低速の変調方式であるＢＰＳＫ変調方式では、データレートとシンボル速度とが同じである。これに対して、π／４シフトＱＰＳＫ変調方式では、データレートは、シンボル速度の２倍となる。さらに、最も高速の変調方式である１６ＱＡＭ変調方式では、データレートは、シンボル速度の４倍となる。
【００５５】
したがって、それぞれの変調方式において、シリアル／パラレル変換回路３０から出力されるパラレルデータは、以下のようになる。
【００５６】
図４は、１６ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【００５７】
図４を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の４倍である。このデータレートと同速度のクロック信号ＣＬＫ１に応じて、フリップフロップ３１〜３４には、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持される。図３に示すように、ベースバンド信号ＡＮ（例えば、Ｎ４，Ｎ３，Ｎ２，Ｎ１）は、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）として保持される。
【００５８】
さらに、４ビットのデータ（例えば、Ｎ４，Ｎ３，Ｎ２，Ｎ１）は、クロック信号ＣＬＫ２の立上りに応答して、パラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）として出力される。同様にして、クロック信号ＣＬＫ２の次の立上りに応答して、４ビットのデータ（Ｎ８，Ｎ７，Ｎ６，Ｎ５）が出力される。このようにして、１６ＱＡＭ変調方式では、シンボル周期ごとに４ビットのパラレルデータが順次出力される。
【００５９】
図５は、π／４シフトＱＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【００６０】
図５を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の２倍である。このデータレートと同速度のクロック信号Ｃ
ＬＫ１に応じて、フリップフロップ３１〜３４には、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持される。この４ビットのデータのうちの２ビット（Ｙｋ−１，Ｘｋ−１）は、不使用状態（”ＵＮＵＳＥＤ”）とされる。
【００６１】
さらに、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は、クロック信号ＣＬＫ２に応答して、パラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）として出力される。このうちの２ビット（Ｙｋ，Ｘｋ）は、不使用の入力データ（Ｙｋ−１，Ｘｋ−１）に応じて、不使用状態となる。したがって、２ビットのデータ（Ｗｋ−１，Ｖｋ−１）が、クロック信号ＣＬＫ２のタイミングで、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）へと変換される。図５に示すように、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）は、（Ｎ−１，Ｎ−２）から（Ｎ１，Ｎ０），（Ｎ３，Ｎ２）へと変化する。このようにして、π／４シフトＱＰＳｋ変調方式では、シンボル周期ごとに２ビットのパラレルデータが順次出力される。
【００６２】
図６は、ＢＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【００６３】
図６を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期のクロック信号ＣＬＫ２と同速度である。このデータレートと同速度のクロック信号ＣＬＫ１に応じて、フリップフロップ３１〜３４には、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）が保持される。なお、この４ビットのデータのうちの３ビット（Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は不使用状態とされる。
【００６４】
さらに、４ビットのデータ（Ｗｋ−１，Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）は、クロック信号ＣＬＫ２に応答して、パラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）として出力される。このうちの３ビット（Ｖｋ，Ｙｋ，Ｘｋ）は、不使用の入力データ（Ｖｋ−１，Ｙｋ−１，Ｘｋ−１）に応じて、不使用状態となる。したがって、ＢＰＳＫ変調方式では、シンボル周期ごとに１ビットのデータ（Ｗｋ）が、クロック信号ＣＬＫ２のタイミングで、順次出力されることとなる。
【００６５】
再び図１を参照して、パラレルの４ビットのデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）は、マッピング回路４０へ伝達される。マッピング回路４０は、ＣＰＵ１０から与えられるモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１によって指定される変調方式に応じて、４ビットのデータをマッピングする。ここで、マッピングとは、Ｉ相成分およびＱ相成分からなるＩＱ座標軸平面における各シンボル点（以下、位相ポイントとも称する）のうちのいずれかのシンボル点に入力データを対応付けることをいう。すなわち、マッピングとは、シンボル点を表わすＩ相成分のデータおよびＱ相成分のデータからなるシンボルマッピングデータに入力データを変換することをいう。
【００６６】
図７は、図１に示すマッピング回路４０の構成を示す回路図である。
【００６７】
図７を参照して、マッピング回路４０は、適応変調に対応すべく、π／４シフトＱＰＳＫ変調方式用のマッピング部と、１６ＱＡＭ方式用のマッピング部と、ＢＰＳＫ変調方式用のマッピング部とに大別される。また、マッピング回路４０は、マルチプレクサ４５，４６，４７，４８を含む。
【００６８】
まず、π／４シフトＱＰＳＫ変調方式用マッピング部は、図３のシリアル／パラレル変換回路３０から入力される２ビットのパラレルデータ（Ｗｋ，Ｖｋ）を差動符号化してマッピングを行なう部位であり、４ビットパラレルレジスタ４１と、ＥＸＯＲ回路Ｇ４０と、加算器４４と、ＥＸＮＯＲ回路Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５と、ＮＯＴ回路Ｇ４３とを含む。
【００６９】
ＥＸＯＲ回路Ｇ４０は、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）の一致比較を行ない、一致比較結果として、両者が等しいときに”０”（＝「Ｌ」に相当）を出力し、異なるときに”１”（＝「Ｈ」に相当）を出力する。一致比較結果信号は、加算器４４の入力Ａ
２に入力される。
【００７０】
さらに、２ビットパラレルデータのうち（Ｖｋ）は、加算器４４の入力Ａ３に入力される。図７に示すように、加算器４４の入力Ａ２，Ａ３と、電源電圧および接地電圧がそれぞれ与えられる入力Ａ１，Ａ４とは、位相変化を示す４ビットのデータ［Ａ４；Ａ１］を構成する。
【００７１】
加算器４４は、１シンボル前のシンボル点に、２ビットパラレルデータ（Ｗｋ，Ｖｋ）によって示される位相変化を加算して、現シンボルでのシンボル点を導出する。シンボル点は、加算器４４の出力Ｓ１〜Ｓ３から３ビットの信号（ＳＭ２，ＳＭ１，ＳＭ０）として表示される。
【００７２】
４ビットパラレルレジスタ４１は、シンボル周期のクロック信号ＣＬＫ２に応答して、１シンボル前のシンボル点を示す３ビットの信号（ＳＭ２，ＳＭ１，ＳＭ０）を保持する。さらに、現シンボルのタイミングで、これらの３ビットの信号を加算器４４の入力Ｂ１〜Ｂ３に入力する。加算器４４の入力Ｂ１〜Ｂ３と、接地電圧が与えられる入力Ｂ４とは、１シンボル前のシンボル点を示す４ビットのデータ［Ｂ４；Ｂ１］を構成する。
【００７３】
加算器４４は、入力データの［Ａ４；Ａ１］と［Ｂ４；Ｂ１］との加算結果を、出力Ｓ１〜Ｓ４に出力する。図７に示すように、加算結果の最上位のビットを示す出力Ｓ４は不使用状態とされ、出力Ｓ１〜Ｓ３によって３ビットの２進数（ＳＭ２，ＳＭ１，ＳＭ０）に符号化される。３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）は、後段の論理回路Ｇ４１〜Ｇ４５に入力されるとともに、４ビットパラレルレジスタ４１に保持される。
【００７４】
ＥＸＮＯＲ回路Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５とＮＯＴ回路Ｇ４３とは、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）をデコードして、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）を発生する。４ビットのシンボルマッピングデータは、ビットごとに設けられたマルチプレクサ４５〜４８の入力Ｄ２にそれぞれ入力される。
【００７５】
マルチプレクサ４５〜４８は、入力Ｄ１〜Ｄ４に、上記のπ／４シフトＱＰＳＫ変調方式のシンボルマッピングデータ以外に、後述する１６ＱＡＭ変調方式およびＢＰＳＫ変調方式のシンボルマッピングデータをそれぞれ受ける。マルチプレクサ４５〜４８は、モード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０に応じて、４ビットの入力から１ビットを選択し、シンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）として出力する。
【００７６】
以下において、π／４シフトＱＰＳＫ変調方式におけるマッピング回路４０の動作原理について詳細に説明する。
【００７７】
π／４シフトＱＰＳＫ変調方式では、通常、図４２に示すシンボル点の配置図において連続するシンボル間の相対位相からデータを判別するという差動符号化が行なわれる。図４２の配置図のＩＱ座標軸をπ／８だけ位相シフトすれば、図８に示すように、Ｉ相およびＱ相のデータは、それぞれ４値レベルを有することとなる。このような差動符号化を用いたπ／４シフトＱＰＳＫ変調を一般にπ／４シフトＤＱＰＳＫ変調と称する。
【００７８】
図８は、π／４シフトＤＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【００７９】
図８を参照して、π／４シフトＤＱＰＳＫ変調では、位相を表わすのに必要なシンボル点は、３ビットの２進符号の形で表示される。以下に示すマッピング動作においては、計算の簡略化のため、これらのシンボル点を”０”〜”７”の１０進数で表現することとする。すなわち、シンボル点（０００），（００１），（０１０），・・・（１１１）は、
それぞれ、”０，１，２，・・・７”で表示される。
【００８０】
さらに、シンボル点を１０進数で表わしたことに伴なって、２ビットのパラレルデータ（Ｗｋ，Ｖｋ）で示される位相変化についても、１０進数表記（ＡＤＤ−ＤＡＴＡ）に変換させる。
【００８１】
図９は、π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【００８２】
図９を参照して、２ビットパラレルデータ（Ｗｋ，Ｖｋ）は、（０，０）のときに”１”，（１，０）のときに”３”，（１，１）のときに”５”，（０，１）のときに”７”というように、１０進数のデータ（以下、ＡＤＤ−ＤＡＴＡとも称する）で表わされる。このＡＤＤ−ＤＡＴＡを１シンボル前のシンボル点を示す”０”〜”７”に加算し、その結果にＭＯＤ８演算処理を施すことにより、現シンボルのシンボル点を示す”０”〜”７”の数値を得ることができる。なお、ＭＯＤ８演算処理とは、ある数値を８で割った余りを求める演算をいう。先述のように、現実の回路では、シンボル点を示す”０”〜”７”の数値は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）で表わされる。したがって、”１”，”３”，”５”，”７”で示されるＡＤＤ−ＤＡＴＡについても、図７に示すＥＸＯＲ回路Ｇ４０によって、２進符号化される。
【００８３】
図１０は、π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【００８４】
図１０を参照して、現シンボルのシンボル点を示す”０”〜”７”の数値は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）として表わされる。これらの３ビットの２進符号は、さらにデコードされ、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が生成される。例えば、位相ポイント”０”は、３ビットの２進符号（ＳＭ２，ＳＭ１，ＳＭ０）＝（０，０，０）で表わされ、この２進符号はさらに、４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）＝（１，１，１，０）に変換される。
【００８５】
再び図７を参照して、１６ＱＡＭ変調方式用マッピング部は、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）のマッピングを行なう部位である。
【００８６】
４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）は、それぞれマルチプレクサ４５〜４８の入力Ｄ３，Ｄ４に入力される。詳細には、４ビットパラレルデータのうちの（Ｗｋ）は、マルチプレクサ４６の入力Ｄ３，Ｄ４に入力される。４ビットパラレルデータのうちの（Ｖｋ）についても同様に、マルチプレクサ４５の入力Ｄ３，Ｄ４に入力される。４ビットパラレルデータのうちの（Ｙｋ）についても同様に、マルチプレクサ４８の入力Ｄ３，Ｄ４に入力される。４ビットパラレルデータのうちの（Ｘｋ）についても同様に、マルチプレクサ４７の入力Ｄ３，Ｄ４に入力される。
【００８７】
マルチプレクサ４５〜４８において、入力されるパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）は、モード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０に応じて選択されて出力される。上述のように、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［１，Ｘ］のときには、各マルチプレクサ４５〜４８の出力Ｑ１には、１６ＱＡＭ変調方式におけるパ
ラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）がシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）として出力される。
【００８８】
図１１は、１６ＱＡＭ変調方式におけるマッピング動作を説明するための真理値表である。
【００８９】
図１１を参照して、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が［１，Ｘ］の場合では、先述のように、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）は、それぞれ４ビットのシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）にマッピングされる。
【００９０】
再び図７を参照して、ＢＰＳＫ変調方式用マッピング部は、１ビットのデータ（Ｗｋ）のマッピングを行なう部位であり、ＮＯＴ回路Ｇ４６を含む。
【００９１】
ＢＰＳＫ変調方式では、４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）のうち、（Ｖｋ，Ｙｋ，Ｘｋ）が不使用状態であることから、図７に示すように、１ビットのデータ（Ｗｋ）が、マルチプレクサ４５〜４８の入力Ｄ１にそれぞれ入力される。マルチプレクサ４８の入力Ｄ１には、ＮＯＴ回路Ｇ４６を介してデータが入力される。
【００９２】
マルチプレクサ４５〜４８は、モード選択信号［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］が、ＢＰＳＫ変調方式が指定されたことを示す［０，０］となったときに、入力Ｄ１を選択して出力する。このようにして、ＢＰＳＫ変調方式における１ビットのデータ（Ｗｋ）がシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）として出力される。データ（Ｗｋ）とシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）とは、図１２に示す関係となる。
【００９３】
以上のように、マッピング回路４０では、各変調方式に応じたシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が生成され、変調方式を指定するモード選択信号ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０によって選択的に出力される。出力されたシンボルマッピングデータは、図１のディジタルフィルタ５０へ伝達される。ディジタルフィルタ５０は、シンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）で与えられるベースバンド信号を帯域制限して搬送波信号と乗算し、ディジタルデータを出力する。
【００９４】
図１３は、図１に示すディジタルフィルタ５０の構成を示す回路図である。図１３のディジタルフィルタ５０は、基本的に、シンボルタップＲＯＭ（Read Only Memory）分割法を用いる。
【００９５】
シンボルタップＲＯＭ分割法とは、ディジタルフィルタ５０を複数のＲＯＭで構成し、ナイキストフィルタで帯域制限したベースバンド信号と搬送波信号との乗算結果を各シンボル間ごとに対応するＲＯＭにそれぞれ蓄積しておき、それぞれのＲＯＭの出力を加算する方法である。本実施の形態では、中心シンボル区間を挟んで、前後にそれぞれ４シンボル区間ずつ、すなわち合計９シンボル区間に対応するデータが蓄積され、ナイキストフィルタを通過したベースバンド信号と搬送波信号とを乗算して得られるデータが出力されるものとする。
【００９６】
図１３を参照して、ディジタルフィルタ５０は、シンボルマッピングデータ蓄積回路５１と、シンボル区間ごとに配される９個のＲＯＭ５０Ａ〜５０Ｉと、各ＲＯＭ５０Ａ〜５０Ｉの出力に対応して配される９個のマスク回路５０Ｊ〜５０Ｒと、マスク回路５０Ｊ〜５０Ｒの出力の総和を出力する加算器５２と、マスク回路５０Ｊ〜５０Ｒの出力を制御するためのマスク制御回路５３とを備える。
【００９７】
シンボルマッピングデータ蓄積回路５１は、図７に示すマッピング回路４０において生成されたシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）が入力されると、シンボル周期のクロック信号ＣＬＫ２のタイミングで、９シンボル区間分のデータを蓄積する。
【００９８】
図１４は、シンボルマッピングデータ蓄積回路５１の詳細な構成を示す回路図である。
【００９９】
図１４を参照して、シンボルマッピングデータ蓄積回路５１は、４個の８ビットシフトレジスタ５４Ａ〜５４Ｄと、４個のフリップフロップ５５Ａ〜５５Ｄと、１０個のマルチプレクサ５６〜６５とを含む。なお、以下において、８ビットシフトレジスタ５４Ａ〜５４Ｄおよびフリップフロップ５５Ａ〜５５Ｄを総称するときには、それぞれ符号５４および５５を用いる。
【０１００】
８ビットシフトレジスタ５４は、図示は省略するが、縦続接続された８段の遅延素子を含む。Ｉ相のシンボルマッピングデータ（Ｉ１，Ｉ０）とＱ相のシンボルマッピングデータ（Ｑ１，Ｑ０）とは、８ビットシフトレジスタ５４にサンプリング周期（シンボル周期のクロック信号ＣＬＫ２に相当）ごとに順次入力される。図示しない遅延素子のそれぞれは、サンプリング周期ごとに遅延させながら、入力されるシンボルマッピングデータを順次保持していく。８ビットシフトレジスタ５４の各段の出力Ｑ０〜Ｑ７のうち、出力Ｑ７は、さらに縦続接続されるフリップフロップ５５において、サンプリング周期だけ遅延された出力Ｑとして出力される。すなわち、８ビットシフトレジスタ５４とフリップフロップ５５とによって９段の遅延素子が構成される。各段の出力Ｑ０〜Ｑ７，Ｑは、後述するように、ディジタルフィルタ５０の９個のタップ出力を形成する。
【０１０１】
８ビットシフトレジスタ５４およびフリップフロップ５５の出力Ｑ０〜Ｑ７，Ｑは、５個のマルチプレクサ５６〜６０または６１〜６５に分割して与えられる。詳細には、Ｉ相のシンボルマッピングデータＩ１を保持する８ビットシフトレジスタ５４Ａの出力Ｑ０〜Ｑ７，Ｑのうち、出力Ｑ０，Ｑ１は、マルチプレクサ５６の入力Ａ０，Ｂ０に入力される。出力Ｑ２，Ｑ３は、マルチプレクサ５７の入力Ａ０，Ｂ０に入力される。出力Ｑ４，Ｑ５は、マルチプレクサ５８の入力Ａ０，Ｂ０に入力される。出力Ｑ６，Ｑ７は、マルチプレクサ５９の入力Ａ０，Ｂ０に入力される。出力Ｑは、マルチプレクサ６０の入力Ａ０に入力される。
【０１０２】
同様に、Ｑ相のシンボルマッピングデータＱ１を保持する８ビットシフトレジスタ５４Ｂおよびフリップフロップ５５Ｂの出力Ｑ０〜Ｑ７，Ｑのうち、出力Ｑ０，Ｑ１は、マルチプレクサ５６の入力Ａ１，Ｂ１に入力される。出力Ｑ２，Ｑ３は、マルチプレクサ５７の入力Ａ１，Ｂ１に入力される。出力Ｑ４，Ｑ５は、マルチプレクサ５８の入力Ａ１，Ｂ１に入力される。出力Ｑ６，Ｑ７は、マルチプレクサ５９の入力Ａ１，Ｂ１に与えられる。出力Ｑは、マルチプレクサ６０の入力Ａ１に入力される。
【０１０３】
マルチプレクサ５６〜６５は、図１４に示すように、入力（Ａ０，Ａ１，Ｂ０，Ｂ１）に出力Ｑ０〜Ｑ７，Ｑを受けるとともに、出力を選択する制御入力ＳＥとして、Ｉ／Ｑ切換信号Ｉ／Ｑを受ける。なお、Ｉ／Ｑ切換信号Ｉ／Ｑは、前述のタイミング信号発生回路２０で発生し、時間情報Ａ０〜Ａ３の最下位ビットＡ０の２倍の速度で”１”と”０”と
の間を遷移する信号である。
【０１０４】
マルチプレクサ５６〜６５は、このＩ／Ｑ切換信号Ｉ／Ｑに応答して、４ビットの入力（Ａ０，Ａ１，Ｂ０，Ｂ１）のうちの２ビットを選択的に出力Ａ，Ｂとして出力する。詳細には、Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のとき、マルチプレクサ５６〜６５は、入力（Ａ０，Ｂ０）を選択して出力Ａ，Ｂに出力する。一方、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のとき、マルチプレクサ５６〜６５は、入力（Ａ１，Ｂ１）を選択して出力Ａ，Ｂに出力する。
【０１０５】
以上の動作を、８ビットシフトレジスタ５４Ａ，５４Ｂからの出力Ｑ０〜Ｑ７，Ｑを受けるマルチプレクサ５６〜６０に照らしてみると、Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のときには、各マルチプレクサ５６〜６０の入力（Ａ０，Ｂ０）に入力されるＩ相のシンボルマッピングデータＩ１に基づく出力Ｑ０〜Ｑ７，Ｑが選択されて出力される。マルチプレクサ６０については、入力Ｂ０が接地電位とされることから、入力Ａ０に与えられる出力Ｑが出力Ａに出力される。
【０１０６】
したがって、Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のときには、マルチプレクサ５６〜６０からは、Ｉ相のマッピングデータＩ１の９シンボル区間分のデータが選択されて、図１４に示すように、データ（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力されることとなる。
【０１０７】
一方、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のときには、各マルチプレクサ５６〜６０の入力（Ａ１，Ｂ１）に入力されるＱ相のシンボルマッピングデータＱ１に基づく出力Ｑ０〜Ｑ７，Ｑが選択されて出力される。マルチプレクサ６０については、入力Ｂ１が接地電位とされることから、入力Ａ１に与えられる出力Ｑが出力Ａに出力される。
【０１０８】
したがって、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のときには、マルチプレクサ５６〜６０からは、Ｑ相のシンボルマッピングデータＱ１の９シンボル区間分のデータが選択されて、図１４に示すように、データ（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）として出力されることとなる。
【０１０９】
なお、Ｉ相のシンボルマッピングデータＩ０およびＱ相のシンボルマッピングデータＱ０についても同様に、８ビットシフトレジスタ５４Ｃ，５４Ｄとフリップフロップ５５Ｃ，５５Ｄとによって、サンプリング周期ＣＬＫ２ごとに蓄積されたデータＱ０〜Ｑ７，Ｑは、マルチプレクサ６１〜６５の入力（Ａ０，Ａ１，Ｂ０，Ｂ１）に入力される。
【０１１０】
マルチプレクサ６１〜６５は、Ｉ／Ｑ切換信号Ｉ／Ｑに応じて、Ｉ相のシンボルマッピングデータＩ０の９シンボル区間分のデータと、Ｑ相のシンボルマッピングデータＱ０の９シンボル区間分のデータとを交互に選択し、データ（Ｍ４０，Ｍ３０，Ｍ２０，Ｍ１０，ＰＭ００，Ｐ１０，Ｐ２０，Ｐ３０，Ｐ４０）として出力する。
【０１１１】
以上のように、Ｉ相のシンボルマッピングデータ（Ｉ０，Ｉ１）とＱ相のシンボルマッピングデータ（Ｑ０，Ｑ１）とは、Ｉ／Ｑ切換信号Ｉ／Ｑに応答して交互に出力される。このような構成とすることにより、１個のディジタルフィルタを時分割多重的に利用することができることから、Ｉ相およびＱ相のそれぞれにディジタルフィルタを設ける必要がなく、回路構成を簡略化することができる。
【０１１２】
図１５は、シンボルマッピングデータ蓄積回路５１の動作を説明するためのタイミング図である。
【０１１３】
図１５を参照して、シンボルマッピングデータ蓄積回路５１に入力されるシンボルマッピングデータ（Ｉ１，Ｉ０，Ｑ１，Ｑ０）は、シンボル周期（クロック信号ＣＬＫ２に相当）に応じて、（Ｉ１ｎ−１，Ｉ０ｎ−１，Ｑ１ｎ−１，Ｑ０ｎ−１（ｎは自然数））から（Ｉ１ｎ，Ｉ０ｎ，Ｑ１ｎ，Ｑ０ｎ）へと遷移する。
【０１１４】
シンボルマッピングデータは、それぞれ図１４に示す８ビットシフトレジスタ５４Ａ〜５４Ｄおよびフリップフロップ５５Ａ〜５５Ｄに、９シンボル区間分が順次格納される。詳細には、８ビットシフトレジスタ５４Ａ〜５４Ｄおよびフリップフロップ５５Ａ〜５５Ｄには、図１５に示すように、（Ｉ１ｎ−２，Ｉ１ｎ−３・・・Ｉ１ｎ−１０）および（Ｑ１ｎ−２，Ｑ１ｎ−３，・・・Ｑ１ｎ−１０）がそれぞれ順次蓄積される。これらのマッピングデータは、後段のマルチプレクサ５６〜６５に伝達される。
【０１１５】
マルチプレクサ５６〜６５は、Ｉ／Ｑ切換信号Ｉ／Ｑに応じて、Ｉ相のシンボルマッピングデータとＱ相のシンボルマッピングデータとを交互に出力する。Ｉ／Ｑ切換信号Ｉ／Ｑは、図１５に示すように、時間情報Ａ０（クロック信号ＣＬＫ２の８倍の速度に相当）よりもさらに倍の速度で遷移する信号である。したがって、マルチプレクサ５６〜６０の出力（Ｍ４１，Ｍ３１，Ｍ２１，Ｍ１１，ＰＭ０１，Ｐ１１，Ｐ２１，Ｐ３１，Ｐ４１）は、１シンボル周期を１６分割したタイミングで、Ｉ相のシンボルマッピングデータ（Ｉ１ｎ−２，Ｉ１ｎ−３・・・Ｉ１ｎ−１０）とＱ相のシンボルマッピングデータ（Ｑ１ｎ−２，Ｑ１ｎ−３，・・・Ｑ１ｎ−１０）との間で切替えられる。このため、シンボルマッピングデータ蓄積回路５１を時分割多重的に利用することができる。
【０１１６】
一般に、ディジタル無線通信においては、電波の有効利用の観点から、ディジタルフィルタを用いて、ディジタルデータの狭帯域化が図られており、この狭帯域化を実現するディジタルフィルタとして、符号間干渉のない伝送特性（ナイキスト特性）を有する周知のナイキストフィルタが用いられる。
【０１１７】
ナイキストフィルタの基本的な処理は次のとおりである。すなわち、インパルス入力に対する所望のインパルス応答波形のサンプリング点ごとのタップ係数を保持し、入力ディジタルデータを所定のタップ数のシフトレジスタに順次保持させながら、それぞれのタップ出力と対応するタップ係数との乗算を行なって、その総和をとることにより、フィルタ出力が得られる。
【０１１８】
図１６は、ナイキスト特性を実現するディジタルフィルタのインパルス応答波形である。
【０１１９】
図１６を参照して、インパルス応答波形は、メインローブを中心に急激に減衰する波形を有している。このインパルス応答波形は、所定のサンプリング（シンボル）間隔で、ディジタルフィルタのタップ出力の数に相当するサンプリング点において離散的に量子化される。各サンプリング点において量子化される拡幅が前述のタップ係数に相当する。
【０１２０】
本実施の形態において採用されるシンボルタップＲＯＭ分割法では、上記のサンプリング点ごとに、タップ出力と対応するタップ係数とを乗算して得られる帯域制限されたベースバンド信号と搬送波信号とを乗算してフィルタ出力データを求め、そのフィルタ出力データをタップ出力ごとに配された複数のＲＯＭに予め格納しておく。フィルタ出力は、入力ディジタルデータをアドレスとして、ＲＯＭごとに乗算結果を読出し、これらを加算することによって求めることができる。なお、各ＲＯＭに格納される乗算結果のデータ長は、ロールオフファクタα＝０．５のナイキストフィルタのインパルス応答波形の各シンボル区間ごとのダイナミックレンジによって、ＲＯＭごとに異なる。
【０１２１】
今回の発明では、単一のディジタルフィルタで複数の変調方式の間での適応変調に対応すべく、各ＲＯＭには、π／４シフトＱＰＳＫ変調方式における乗算結果と、１６ＱＡＭ変調方式における乗算結果とが格納される。なお、ＢＰＳＫ変調方式の入力ディジタルデータであるシンボルマッピングデータは、π／４シフトＱＰＳＫ変調方式のシンボルマッピングデータの一部と一致する（ＩＱ座標平面上のシンボル点が一致することと等価）ことから、ＢＰＳＫ変調方式の乗算結果はπ／４シフトＱＰＳＫ変調方式における乗算結果を流用することができる。すなわち、各ＲＯＭは、２つの変調方式の乗算結果の記憶領域を有しており、これらの記憶領域は、以下に示すように、入力ディジタルデータの最上位アドレスＡ６であるモード選択信号ＭＯＤＳＥＬ１によって分別されている。
【０１２２】
再び図１３を参照して、シンボルマッピングデータ蓄積回路５１に蓄積されるＩ相およびＱ相のシンボルマッピングデータの９シンボル区間分のデータは、９個のＲＯＭ５０Ａ〜５０Ｉに分割して入力される。このＲＯＭ５０Ａ〜５０Ｉの総数９個は、前述のディジタルフィルタ５０におけるタップ出力の総数に相当する。
【０１２３】
Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のときには、Ｉ相のシンボルマッピングデータ（Ｉ０，Ｉ１）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ５０Ａ〜５０Ｉに与えられる。一方、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のときには、Ｑ相のシンボルマッピングデータ（Ｑ０，Ｑ１）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ５０Ａ〜５０Ｉに与えられる。
【０１２４】
ＲＯＭ５０Ａ〜５０Ｉは、図１のタイミング信号発生回路２０から与えられる４ビットの時間情報Ａ０〜Ａ３と、対応するシンボル区間の２ビットのシンボルマッピングデータとをアドレス入力Ａ０〜Ａ５とする。さらに、１ビットのモード選択信号ＭＯＤＳＥＬ１を最上位のアドレス入力Ａ６とする。モード選択信号ＭＯＤＳＥＬ１は、先述のように、”０”のときに、π／４シフトＱＰＳＫ変調方式およびＢＰＳＫ変調方式を選択し、”１”のときに、１６ＱＡＭ変調方式を選択する信号である。したがって、この最上位アドレスＡ６によって、ＲＯＭ５０Ａ〜５０Ｉからは、各変調方式に対応したフィルタ出力データがそれぞれ読出される。これらのフィルタ出力データは、アドレス入力Ａ０〜Ａ６に応じて、所定のデータ長のシンボルデータＤとして読出される。
【０１２５】
詳細には、各シンボル区間のダイナミックレンジを考慮して、蓄積数−４のシンボル区間に対応するＲＯＭ５０Ａおよび蓄積数４のシンボル区間に対応するＲＯＭ５０Ｉのそれぞれからは、３ビットのデータ長のシンボルデータＤ０〜Ｄ２が出力される。同様に、蓄積数−３のシンボル区間に対応するＲＯＭ５０Ｂおよび蓄積数３のシンボル区間に対応するＲＯＭ５０Ｈのそれぞれからは、４ビットのデータ長のシンボルデータＤ０〜Ｄ３が出力される。さらに、蓄積数−２のシンボル区間に対応するＲＯＭ５０Ｃおよび蓄積数２のシンボル区間に対応するＲＯＭ５０Ｇのそれぞれからは、６ビットのデータ長のシンボルデータＤ０〜Ｄ５が出力される。さらに、蓄積数−１のシンボル区間に対応するＲＯＭ５０Ｄおよび蓄積数１のシンボル区間に対応するＲＯＭ５０Ｆのそれぞれからは、９ビットのデータ長のシンボルデータＤ０〜Ｄ８が出力される。最後に、蓄積数０のシンボル区間に対応するＲＯＭ５０Ｅからは、１０ビットのデータ長のシンボルデータＤ０〜Ｄ９が出力される。
【０１２６】
これらのフィルタ出力データは、加算器５２において加算され、１０ビットのディジタル信号ＤＡ０〜ＤＡ９に変換される。このディジタル信号ＤＡ０〜ＤＡ９は、図１に示すように、ディジタル／アナログ変換器８０によってアナログ信号に変換された後、ＬＰＦ９０によって標本化ノイズが除去されて、変調信号Ｓ（ｔ）として出力される。
【０１２７】
図１７は、図１３に示すＲＯＭ５０Ａ〜５０Ｉの各々から読出されるフィルタ出力波形と、これらのフィルタ出力波形を加算して得られる合成波形を示す図である。一例として
、１６ＱＡＭ変調方式が選択されたときの１シンボル周期の出力波形を示す。
【０１２８】
さらに、図示しないπ／４シフトＱＰＳＫ変調方式およびＢＰＳＫ変調方式についても同様に、ＲＯＭ５０Ａ〜５０Ｉに格納される出力波形が読出されて、フィルタ出力を形成する。
【０１２９】
再び図１３を参照して、ＲＯＭ５０Ａ〜５０Ｉと加算器５２との間には、各ＲＯＭの出力に対応して９個のマスク回路５０Ｊ〜５０Ｒが配される。マスク回路５０Ｊ〜５０Ｒは、バースト送信時にＲＯＭの出力を一時的にマスクしてスプリアスの発生を防止するための部位である。
【０１３０】
バースト送信では、断続的に送信が行なわれることから、送信信号の急峻な立上りおよび立下りによってスプリアスが大きくなり、送信信号の周波数帯域が広がってしまうという問題がある。このため、変調信号の送信の前後に一定のランプ期間を設け、このランプ期間において、送信信号のレベルが滑らかに立上り、また立下がるようにする方法が知られている。この処理は、一般にランプ処理と称される。マスク回路５０Ｊ〜５０Ｒは、ランプ期間において、送信信号を一時的にマスクし、送信信号の増幅率を滑らかに増大または減少するために用いられる。
【０１３１】
図１８は、図１３に示すマスク回路５０Ｊ〜５０Ｒの構成を示す回路図である。なお、マスク回路５０Ｊ〜５０Ｒは、入出力されるビット数が異なるのみで基本的な構成を同じとすることから、以下においては、マスク回路５０Ｊについて代表して説明する。
【０１３２】
図１８を参照して、マスク回路５０Ｊは、３ビットのデータ［Ｄ０；Ｄ２］のビットごとのデータを第１の入力とする３つのＡＮＤ回路Ｇ５１〜Ｇ５３を含む。ＡＮＤ回路Ｇ５１〜Ｇ５３は、さらに、第２の入力として、マスク制御回路５３からの制御信号を制御入力ＳＥに受けると、これらの２信号の論理積を演算して、３ビットの信号［Ｂ０；Ｂ２］を出力する。
【０１３３】
すなわち、ＡＮＤ回路Ｇ５１〜Ｇ５３は、制御信号が「Ｈ」レベルのときには、入力データ［Ｄ０；Ｄ２］に等しい３ビットのデータ［Ｂ０；Ｂ２］を出力する。一方、制御信号ＳＥが「Ｌ」レベルのときには、入力データとは無関係に「Ｌ」レベルのデータ［Ｂ０；Ｂ２］を出力する。
【０１３４】
図１９は、図１８のマスク回路５０Ｊ〜５０Ｒに対する制御信号を発生するマスク制御回路５３の構成を示す回路図である。
【０１３５】
図１９を参照して、マスク制御回路５３は、縦続接続される９個のフリップフロップ６６〜７４と、ＡＮＤ回路Ｇ５４〜Ｇ５７とを含む。
【０１３６】
フリップフロップ６６〜７４は、図示しないＣＰＵ１０からバースト入力信号ＢＩＮが入力されると、クロック信号ＣＬＫ２に応答して、シンボル周期ごとに遅延させながら順次保持し、制御信号ＭＣ４〜ＭＣＭ１，ＭＣＰＭ０，ＭＣＰ１〜ＭＣＰ３を出力する。
【０１３７】
９段のフリップフロップ６６〜７４のうち、１段目および２段目のフリップフロップ６６，６７の出力信号は、後段のＡＮＤ回路Ｇ５４，Ｇ５５にそれぞれ入力される。ＡＮＤ回路Ｇ５４，Ｇ５５には、３段目のフリップフロップ６８の出力Ｑがさらに入力される。ＡＮＤ回路Ｇ５４，Ｇ５５は、２入力の論理積の演算結果として、制御信号ＭＣＭ４，ＭＣＭ３をそれぞれ出力する。
【０１３８】
同様に、８段目および９段目のフリップフロップ７３，７４の出力信号は、後段のＡＮＤ回路Ｇ５６，Ｇ５７にそれぞれ入力される。ＡＮＤ回路Ｇ５６，Ｇ５７には、７段目のフリップフロップ７２の出力信号ＭＣＰ２がさらに入力される。ＡＮＤ回路Ｇ５６，Ｇ５７は、２入力の論理積の演算結果として、制御信号ＭＣＰ４，ＭＣＰ３をそれぞれ出力する。
【０１３９】
以上の構成において、バースト入力信号ＢＩＮがバースト送信の立上りに応じて、「Ｌ」から「Ｈ」に変化する場合を考える。バースト入力信号ＢＩＮが「Ｈ」レベルになったことに応じて、フリップフロップ６６〜７４からはシンボル周期で遅延しながら「Ｈ」レベルの制御信号が出力される。１段目および２段目のフリップフロップ６６，６７については、最初および２番目のシンボル周期で、「Ｈ」レベルの信号がＡＮＤ回路Ｇ５４，Ｇ５５へと出力される。ここで、ＡＮＤ回路Ｇ５４，Ｇ５５に入力される３番目のフリップフロップ６８の出力信号ＭＣＭ２は、３番目のシンボル周期で「Ｈ」レベルに変化することから、ＡＮＤ回路Ｇ５４，Ｇ５５の出力する制御信号ＭＣＭ４，ＭＣＭ３と３番目のフリップフロップ６８の出力する制御信号ＭＣＭ２とは、バースト入力信号ＢＩＮの立上り時から２シンボル周期遅延して、同時に「Ｈ」レベルに変化する。なお、４番目以降のフリップフロップ６９〜７４については、シンボル周期で遅れながら順次「Ｌ」レベルから「Ｈ」レベルに変化する。
【０１４０】
次に、バースト入力信号ＢＩＮがバースト送信の立下りに応じて、「Ｈ」レベルから「Ｌ」レベルに変化する場合を考える。バースト入力信号ＢＩＮが「Ｌ」レベルになったことに応じて、フリップフロップ６６〜７４から出力される制御信号は、シンボル周期で遅延しながら、順次「Ｌ」レベルに変化する。ここで、ＡＮＤ回路Ｇ５６，Ｇ５７に入力される７番目のフリップフロップ７２の出力する制御信号ＭＣＰ２が、バースト入力信号ＢＩＮの立下りから６シンボル周期だけ遅延して「Ｌ」レベルに変化すると、ＡＮＤ回路Ｇ５６，Ｇ５７において、制御信号ＭＣＰ４，ＭＣＰ３は、制御信号ＭＣＰ２と同時に「Ｈ」レベルから「Ｌ」レベルに変化する。
【０１４１】
再び図１３を参照して、マスク回路５０Ｊ〜５０Ｒは、マスク制御回路５３から制御信号を受けると、その論理に応じてデータ出力が制御される。
【０１４２】
先述のように、バースト送信の立上り時には、制御信号ＭＣＭ４，ＭＣＭ３，ＭＣＭ２がバースト入力信号ＢＩＮの立上りから２シンボル周期遅れて「Ｈ」レベルとなることから、ＲＯＭ５０Ａ，５０Ｂの出力データは、マスク回路５０Ｊ，５０Ｋにおいて、該２シンボル周期の間はマスクされ、その後順次出力されることとなる。
【０１４３】
また、バースト送信の立下り時には、制御信号ＭＣＰ２，ＭＣＰ３，ＭＣＰ４が同時に「Ｌ」レベルに変化することから、ＲＯＭ５０Ｈ，５０Ｉの出力データは、以降のシンボル周期においてマスクされることとなる。
【０１４４】
このように、バースト送信の立上りと立下りとにおいて、ＲＯＭ５０Ａ〜５０Ｉの出力データを順次マスクすることにより、出力データ信号の立上りおよび立下りを滑らかにすることができ、送信スプリアスの発生を抑えることができる。また、以上のマスク処理は、マスク制御回路５３の制御信号によって行なわれることから、立上りおよび立下りの波形を記憶するための新たなＲＯＭの追加を必要とせず、ＲＯＭ容量の増大を回避することができる。
【０１４５】
以上のように、この発明の実施の形態１によれば、複数の変調方式の間での適応変調を容易に実現することができる。
【０１４６】
また、ディジタル変調器を、従来のディジタル変調器にわずかな変更を加えるのみ構成できることから、適応変調に伴なう回路規模の増大および複雑化を回避することができる。
【０１４７】
［実施の形態２］
図２０は、この発明の実施の形態２に従うディジタル変調器の構成を示すブロック図である。以下の実施の形態においては、実施の形態１が対応する変調方式に加えてさらに８ＰＳＫ変調方式および６４ＱＡＭ変調方式に対応した適応変調を実現するためのディジタル変調器の構成について提案する。なお、以下の説明においては、実施の形態１と異なる部分のみについて説明を行ない、同一部分について詳細な説明は繰り返さない。
【０１４８】
図２０を参照して、ディジタル変調器は、実施の形態１におけるＣＰＵ（中央演算処理装置）１０、シリアル／パラレル変換回路（Ｓ／Ｐ）３０、マッピング回路４０およびディジタルフィルタ５０の代わりに、ＣＰＵ（中央演算処理装置）１１０、シリアル／パラレル変換回路（Ｓ／Ｐ）１３０、マッピング回路１４０およびディジタルフィルタ１５０を備える。
【０１４９】
ＣＰＵ１１０が出力するバースト入力信号ＢＩＮは、後述するように、ディジタルフィルタ１５０におけるマスク制御回路５３に与えられる信号である。
【０１５０】
ＣＰＵ１１０は、１スロットごとに、ＢＰＳＫ，π／４シフトＱＰＳＫ，８ＰＳＫ，１６ＱＡＭ，６４ＱＡＭのいずれの変調方式で送信するかを判断し、変調方式を指定するための３ビットのモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ２を出力する。詳細には、モード選択信号［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］は、ＢＰＳＫ変調方式を選択するときには［０，０，０］を示し、π／４シフトＱＰＳＫ変調方式を選択するときには［０，０，１］を示し、８ＰＳＫ変調方式を選択するときには［０，１，０］を示し、１６ＱＡＭ変調方式を選択するときには［１，１，０］を示し、６４ＱＡＭ変調方式を選択するときには［０，１，１］を示す。
【０１５１】
図２１は、タイミング信号発生回路２０が出力するＣＬＫ１と、モード選択信号ＭＯＤＳＥＬ１およびＭＯＤＳＥＬ０との関係を示す図である。
【０１５２】
前述のように、タイミング信号発生回路２０におけるマルチプレクサ２２が選択した出力パルスが、フリップフロップ２３において入力クロック信号ＣＬＫのタイミングでサンプリングされて保持された後、クロック信号ＣＬＫ１として出力される。
【０１５３】
図２１を参照して、タイミング信号発生回路２０におけるマルチプレクサ２２は、ＢＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，０］に相当）には、シンボル速度と同速度の出力パルスＡ３を選択する。また、π／４シフトＱＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，１］に相当）には、シンボル速度の２倍の速度を有する出力パルスＡ２が選択される。また、８ＰＳＫ変調方式または１６ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［１，０］に相当）には、シンボル速度の４倍の速度を有する出力パルスＡ１が選択される。また、６４ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［１，１］に相当）には、シンボル速度の８倍の速度を有する出力パルスＡ０が選択される。
【０１５４】
再び図２０を参照して、シリアル／パラレル変換回路１３０は、ＣＰＵ１１０から受けたシリアルのベースバンド信号ＡＮを、クロック信号ＣＬＫ１，ＣＬＫ２に同期したパラレルの７ビットのデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）に変換する。
【０１５５】
図２２は、図２０に示すシリアル／パラレル変換回路１３０の構成を示す回路図である。
【０１５６】
図２２を参照して、シリアル／パラレル変換回路１３０は、縦続接続される８個のフリップフロップ１３１Ａ〜１３８Ａと、フリップフロップ１３１Ａ〜１３６Ａおよびフリップフロップ１３８Ａのそれぞれの出力に対応して接続される７個のフリップフロップ１３１Ｂ〜１３６Ｂおよびフリップフロップ１３８Ｂとを含む。
【０１５７】
フリップフロップ１３１Ａは、入力端子を介して入力されるシリアルのベースバンド信号ＡＮを、タイミング信号発生回路２０から与えられるクロック信号ＣＬＫ１のタイミングでサンプリングして保持し、出力する。フリップフロップ１３２Ａは、フリップフロップ１３１Ａから受けたデータを、クロック信号ＣＬＫ１の１周期後にサンプリングして出力する。このようにして、フリップフロップ１３１Ａ〜１３８Ａにはクロック信号ＣＬＫ１の１周期間隔でサンプリングされたベースバンド信号ＡＮが８ビット分保持される。
【０１５８】
また、フリップフロップ１３１Ａ〜１３６Ａおよびフリップフロップ１３８Ａからクロック信号ＣＬＫ１のタイミングで出力される７ビットのパラレルデータ（Ｎｔ−１，Ｍｔ−１，Ｌｔ−１，Ｋｔ−１，Ｊｔ−１，Ｉｔ−１，Ｈｔ−１）は、フリップフロップ１３１Ｂ〜１３６Ｂおよびフリップフロップ１３８Ｂにより、タイミング信号発生回路２０から与えられるシンボル周期のクロック信号ＣＬＫ２のタイミングでサンプリングされて保持され、７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）として出力される。
【０１５９】
このようにして、シリアルのベースバンド信号ＡＮは、７ビットのパラレルデータへと変換される。ここで、フリップフロップ１３１Ａ〜１３８Ａがシリアルのベースバンド信号ＡＮをサンプリングするタイミングを与えるクロック信号ＣＬＫ１は、前述のように、変調方式ごとに異なる速度を有する。
【０１６０】
したがって、それぞれの変調方式において、シリアル／パラレル変換回路１３０から出力されるパラレルデータは、以下のようになる。なお、本実施の形態における４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）は、実施の形態１における４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）を置き換えたものである。したがって、ＢＰＳＫ，π／４シフトＱＰＳＫ，１６ＱＡＭ変調方式の４ビットのパラレルデータ（Ｗｋ，Ｖｋ，Ｙｋ，Ｘｋ）については実施の形態１において説明済みであるから、ここでは説明を繰り返さない。
【０１６１】
図２３は、８ＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【０１６２】
同図を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の３倍の速度を有する。また、クロック信号ＣＬＫ１は、シンボル周期を有するクロック信号ＣＬＫ２の４倍の速度を有する。
【０１６３】
同図に示すように、ＣＬＫ２のタイミングでサンプリングされる４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）は、クロック信号ＣＬＫ２の１周期間で（Ｎ０，Ｎ−１，Ｎ−１，Ｎ−２）から（Ｎ３，Ｎ２，Ｎ２，Ｎ１）へと変化する。すなわち、クロック信号ＣＬＫ２の１周期間で、フリップフロップ１３１Ｂ〜１３４Ｂに保持されているベースバンド信号ＡＮのデータが更新される。
【０１６４】
８ＰＳＫ変調方式においては、フリップフロップ１３１Ｂ〜１３４Ｂが出力する４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）のうち、データの重複していない３ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ）が使用される。このようにして、８ＰＳＫ変調方式では、シンボル周期ごとに新たな３ビットのパラレルデータが順次出力される。
【０１６５】
図２４は、６４ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【０１６６】
同図を参照して、シリアルのベースバンド信号ＡＮのデータレートは、シンボル周期を有するクロック信号ＣＬＫ２の６倍の速度を有する。また、クロック信号ＣＬＫ１は、シンボル周期を有するクロック信号ＣＬＫ２の８倍の速度を有する。
【０１６７】
同図に示すように、ＣＬＫ２のタイミングでサンプリングされる７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）は、クロック信号ＣＬＫ２の１周期間で（Ｎ０，Ｎ−１，Ｎ−１，Ｎ−２，Ｎ−３，Ｎ−４，Ｎ−４，Ｎ−５）から（Ｎ６，Ｎ５，Ｎ５，Ｎ４，Ｎ３，Ｎ２，Ｎ２，Ｎ１）へと変化する。すなわち、クロック信号ＣＬＫ２の１周期間で、フリップフロップ１３１Ｂ〜１３６Ｂおよびフリップフロップ１３８Ｂに保持されているベースバンド信号ＡＮのデータが更新される。ここで、同図の上方のＵＮＵＳＥＤはフリップフロップ１３７Ａが出力するデータである。また、同図の下方のＵＮＵＳＥＤはフリップフロップ１３７Ａが出力するデータをクロック信号ＣＬＫ２のタイミングで保持したと仮定した場合のデータである。
【０１６８】
６４ＱＡＭ変調方式においては、フリップフロップ１３１Ｂ〜１３６Ｂおよびフリップフロップ１３８Ｂが出力する７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうち、データの重複していない６ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）が使用される。このようにして、６４ＱＡＭ変調方式では、シンボル周期ごとに新たな６ビットのパラレルデータが順次出力される。
【０１６９】
再び図２０を参照して、７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）は、マッピング回路１４０へ伝達される。マッピング回路１４０は、ＣＰＵ１１０から与えられるモード選択信号ＭＯＤＳＥＬ０，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ２によって指定される変調方式に応じて、７ビットのデータをマッピングする。
【０１７０】
図２５〜図２８は、図２０に示すディジタル変調器におけるマッピング回路１４０の各部の構成を示す回路図である。マッピング回路１４０は、図２５に示すπ／４シフトＱＰＳＫ変調方式用のマッピング部、図２６に示す８ＰＳＫ変調方式用のマッピング部、図２７に示すＢＰＳＫ、１６ＱＡＭおよび６４ＱＡＭ変調方式用のマッピング部ならびに図２８に示す選択部を備える。
【０１７１】
図２５に示すπ／４シフトＱＰＳＫ変調方式用マッピング部は、シリアル／パラレル変換回路１３０から２ビットのパラレルデータ（Ｎｔ，Ｍｔ）を受けて、π／４シフトＱＰＳＫ変調方式用のシンボルマッピングデータであるＱＰＳＫ−Ｉ０、ＱＰＳＫ−Ｉ１、ＱＰＳＫ−Ｑ０およびＱＰＳＫ−Ｑ１を生成し、図２８に示す選択部へ出力する。他の構成および動作は図７に示すマッピング回路４０におけるπ／４シフトＱＰＳＫ変調方式用マッピング部と同様である。
【０１７２】
したがって、図２５に示すπ／４シフトＱＰＳＫ変調方式用マッピング部のマッピング動作は図２９に示すようになる。なお、Ｉ２およびＱ２については後述する。
【０１７３】
図２６に示す８ＰＳＫ変調方式用のマッピング部は、ＥＸＮＯＲ回路Ｇ１４１，Ｇ１４２，Ｇ１４４，Ｇ１４５と、ＮＯＴ回路Ｇ１４３とを含む。
【０１７４】
ＥＸＮＯＲ回路Ｇ１４１，Ｇ１４２，Ｇ１４４，Ｇ１４５およびＮＯＴ回路Ｇ１４３は、シリアル／パラレル変換回路１３０から受けた３ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ）をデコードして、８ＰＳＫ変調方式用の４ビットのシンボルマッピングデータである８ＰＳＫ−Ｉ０、８ＰＳＫ−Ｉ１、８ＰＳＫ−Ｑ０および８ＰＳＫ−Ｑ１を図２８に示す選択部へ出力する。
【０１７５】
８ＰＳＫ変調方式におけるシンボル点の配置は図８に示すπ／４シフトＱＰＳＫ変調方式のシンボル点の配置と同様である。ただし、π／４シフトＱＰＳＫ変調方式では、前述のように２ビットのパラレルデータ（Ｎｔ，Ｍｔ）が、図８に示す８個のシンボル点のうちのいずれかのシンボル点に対応付けられるが、８ＰＳＫ変調方式では、３ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ）が、図８に示す８個のシンボル点のうちのいずれかのシンボル点に対応付けられる。
【０１７６】
したがって、図２６に示す８ＰＳＫ変調方式用のマッピング部のマッピング動作は図３０に示すようになる。なお、Ｉ２およびＱ２については後述する。
【０１７７】
図２７に示すＢＰＳＫ、１６ＱＡＭおよび６４ＱＡＭ変調方式用のマッピング部は、ＮＯＴ回路Ｇ１４６を含む。
【０１７８】
シリアル／パラレル変換回路１３０が出力した７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうちの（Ｎｔ）が分岐され、分岐された一方がＮＯＴ回路Ｇ１４６に入力される。７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）に基づいて、ＢＰＳＫ変調方式用のシンボルマッピングデータであるＢＰＳＫ−Ｉ０，ＢＰＳＫ−Ｉ１，ＢＰＳＫ−Ｑ０，ＢＰＳＫ−Ｑ１と、１６ＱＡＭ変調方式用のシンボルマッピングデータである１６Ｑ−Ｉ０，１６Ｑ−Ｉ１，１６Ｑ−Ｑ０，１６Ｑ−Ｑ１と、６４ＱＡＭ変調方式用のシンボルマッピングデータである６４Ｑ−Ｉ０，６４Ｑ−Ｉ１，６４Ｑ−Ｉ２，６４Ｑ−Ｑ０，６４Ｑ−Ｑ１，６４Ｑ−Ｑ２とが図２８に示す選択部へ出力される。
【０１７９】
ここで、７ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）のうち、ＢＰＳＫ変調方式では１ビットのデータ（Ｎｔ）を使用し、１６ＱＡＭ変調方式では４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）を使用し、６４ＱＡＭ変調方式では６ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）を使用する。
【０１８０】
ＢＰＳＫ変調方式におけるシンボル点は図８に示すπ／４シフトＱＰＳＫ変調方式のシンボル点０およびシンボル点４と一致する。
【０１８１】
したがって、ＢＰＳＫ変調方式におけるマッピング動作は図３１に示すようになる。なお、Ｉ２およびＱ２については後述する。
【０１８２】
１６ＱＡＭ変調方式におけるシンボル点の配置を図３２に示す。また、１６ＱＡＭ変調方式における４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）とシンボル点との関係を図３３に示す。図３３に示す送信データは、左から順に４ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｌｔ，Ｋｔ）に対応する。
【０１８３】
したがって、１６ＱＡＭ変調方式におけるマッピング動作は図３４に示すようになる。なお、Ｉ２およびＱ２については後述する。
【０１８４】
６４ＱＡＭ変調方式におけるシンボル点の配置を図３５に示す。また、６４ＱＡＭ変調方式における６ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）とシンボル点との関係を図３６に示す。図３６に示す送信データは、左から順に６ビットのパラレルデータ（Ｎｔ，Ｍｔ，Ｋｔ，Ｊｔ，Ｉｔ，Ｈｔ）に対応する。
【０１８５】
したがって、６４ＱＡＭ変調方式におけるマッピング動作は図３７に示すようになる。
【０１８６】
図２８に示す選択部は、マルチプレクサ１４２〜マルチプレクサ１４７を含む。
【０１８７】
マルチプレクサ１４２は、図２５〜図２７に示す各マッピング部から受けたシンボルマッピングデータのうち、Ｉ０のデータを受ける。すなわち、マルチプレクサ１４２はＢＰＳＫ−Ｉ０を入力Ｄ０として、ＱＰＳＫ−Ｉ０を入力Ｄ２として、８ＰＳＫ−Ｉ０を入力Ｄ４として、１６Ｑ−Ｉ０を入力Ｄ５として、６４Ｑ−Ｉ０を入力Ｄ６として受ける。同様に、マルチプレクサ１４３はＩ１のデータを受け、マルチプレクサ１４５はＱ０のデータを受け、マルチプレクサ１４６はＱ１のデータを受ける。
【０１８８】
マルチプレクサ１４４は図２７に示すマッピング部から受けた６４ＱＡＭ変調方式用のシンボルマッピングデータのうち、Ｉ２のデータである６４Ｑ−Ｉ２を受ける。マルチプレクサ１４７は図２７に示すマッピング部から受けた６４ＱＡＭ変調方式用のシンボルマッピングデータのうち、Ｑ２のデータである６４Ｑ−Ｑ２を受ける。ＢＰＳＫ、π／４シフトＱＰＳＫ、８ＰＳＫおよび１６ＱＡＭ変調方式のシンボルマッピングデータにはＩ２およびＱ２が存在しないため、ＢＰＳＫ、π／４シフトＱＰＳＫおよび８ＰＳＫ変調方式に対応する入力Ｄ０、Ｄ２およびＤ４は接地電位に接続される。また、１６ＱＡＭ変調方式に対応する入力Ｄ５は固定電位Ｖｃｃに接続される。したがって、ＢＰＳＫ、π／４シフトＱＰＳＫおよび８ＰＳＫ変調方式におけるシンボルマッピングデータのＩ２およびＱ２は図２９〜図３１に示すように常に０となり、１６ＱＡＭ変調方式におけるシンボルマッピングデータのＩ２およびＱ２は図３４に示すように常に１となる。これは、後述するディジタルフィルタ１５１において各変調方式を区別するためである。
【０１８９】
なお、マルチプレクサ１４２〜マルチプレクサ１４７において未使用である入力Ｄ１およびＤ３は接地電位に接続される。
【０１９０】
マルチプレクサ１４２〜マルチプレクサ１４７は、図２０に示すディジタル変調器におけるＣＰＵ１１０から受けたＭＯＤＳＥＬ０〜ＭＯＤＳＥＬ２に応じて入力Ｄ０〜入力Ｄ６のうちいずれか１つを選択し、それぞれシンボルマッピングデータＩ０〜Ｉ２およびＱ０〜Ｑ２として出力する。
【０１９１】
図３８にＭＯＤＳＥＬ０〜ＭＯＤＳＥＬ２と、マルチプレクサ１４２〜マルチプレクサ１４７が選択するシンボルマッピングデータとの関係を示す。
【０１９２】
同図を参照して、図２８に示す選択部におけるマルチプレクサ１４２〜マルチプレクサ１４７は、ＢＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，０，０］に相当）には、Ｄ０を選択する。また、π／４シフトＱＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，０，１］に相当）には、Ｄ２を選択する。また、８ＰＳＫ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，１，０］に相当）には、Ｄ４を選択する。また、１６ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［１，１，０］に相当）には、Ｄ５を選択する。また、６４ＱＡＭ変調方式が指定されたとき（［ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０］＝［０，１，１］に相当）には、Ｄ６を選択する。
【０１９３】
以上のように、マッピング回路１４０では、各変調方式に応じたシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）が生成され、変調方式を指定するモード選択信号ＭＯＤＳＥＬ２，ＭＯＤＳＥＬ１，ＭＯＤＳＥＬ０によって選択的に出力される。出力されたシンボルマッピングデータは、図２０に示すディジタル変調器におけるディジタルフィルタ１５０へ伝達される。ディジタルフィルタ１５０は、シンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）で与えられるベースバンド信号を帯域制限して搬送波信号と乗算し、ディジタルデータを出力する。
【０１９４】
図３９は、図２０に示すディジタル変調器におけるディジタルフィルタ１５０の構成を示す回路図である。
【０１９５】
図３９を参照して、ディジタルフィルタ１５０は、図１３に示すディジタルフィルタ５０におけるシンボルマッピングデータ蓄積回路５１、ＲＯＭ５０Ａ〜５０Ｉの代わりに、シンボルマッピングデータ蓄積回路１５１と、ＲＯＭ１５０Ａ〜１５０Ｉとを備える。また、ディジタルフィルタ１５０は、図１３に示すディジタルフィルタ５０に対してさらにＡＮＤ回路Ｇ１５４を備える。
【０１９６】
シンボルマッピングデータ蓄積回路１５１は、図２０に示すディジタル変調器におけるマッピング回路１４０において生成されたシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０，Ｑ２，Ｑ１，Ｑ０）が入力されると、シンボル周期のクロック信号ＣＬＫ２のタイミングで、９シンボル区間分のデータを蓄積する。
【０１９７】
また、シンボルマッピングデータ蓄積回路１５１は、シンボルマッピングデータ蓄積回路５１におけるシンボルマッピングデータＩ１，Ｉ０，Ｑ１，Ｑ０と同様に、Ｉ／Ｑ切換信号Ｉ／Ｑに応じて、Ｉ相のシンボルマッピングデータＩ２の９シンボル区間分のデータと、Ｑ相のシンボルマッピングデータＱ２の９シンボル区間分のデータとを交互に選択し、データ（Ｍ４２，Ｍ３２，Ｍ２２，Ｍ１２，ＰＭ０２，Ｐ１２，Ｐ２２，Ｐ３２，Ｐ４２）として出力する。
【０１９８】
他の構成及び動作は図１４に示すシンボルマッピングデータ蓄積回路５１と同様である。また、シンボルマッピングデータ蓄積回路１５１は、図１４に示すシンボルマッピングデータ蓄積回路５１に対して、Ｉ相およびＱ相のシンボルマッピングデータ用の回路が１つ追加された構成であるため、特に図示しない。
【０１９９】
以上のように、シンボルマッピングデータ蓄積回路１５１では、Ｉ相のシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０）とＱ相のシンボルマッピングデータ（Ｑ２，Ｑ１，Ｑ０）とが、Ｉ／Ｑ切換信号Ｉ／Ｑに応答して交互に出力される。このような構成とすることにより、１個のディジタルフィルタを時分割多重的に利用することができることから、Ｉ相およびＱ相のそれぞれにディジタルフィルタを設ける必要がなく、回路構成を簡略化することができる。
【０２００】
本実施の形態では、単一のディジタルフィルタで複数の変調方式の間での適応変調に対応すべく、各ＲＯＭには、π／４シフトＱＰＳＫ変調方式における乗算結果と、１６ＱＡＭ変調方式における乗算結果と、６４ＱＡＭ変調方式における乗算結果とが格納される。なお、ＢＰＳＫ変調方式および８ＰＳＫ変調方式の入力ディジタルデータであるシンボルマッピングデータは、π／４シフトＱＰＳＫ変調方式のシンボルマッピングデータの一部と一致する（ＩＱ座標平面上のシンボル点が一致することと等価）ことから、ＢＰＳＫ変調方式および８ＰＳＫ変調方式の乗算結果はπ／４シフトＱＰＳＫ変調方式における乗算結果を流用することができる。したがって、各ＲＯＭは、３つの変調方式の乗算結果の記憶領域を有しており、これらの記憶領域は、以下に示すように、入力ディジタルデータのアドレスＡ６およびアドレスＡ７によって分別される。
【０２０１】
再び図３９を参照して、Ｉ／Ｑ切換信号Ｉ／Ｑが”０”のときには、Ｉ相のシンボルマッピングデータ（Ｉ２，Ｉ１，Ｉ０）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ１５０Ａ〜１５０Ｉに与えられる。一方、Ｉ／Ｑ切換信号Ｉ／Ｑが”１”のときには、Ｑ相のシンボルマッピングデータ（Ｑ２，Ｑ１，Ｑ０）の９シンボル区間分のデータが、それぞれのシンボル区間ごとに、対応するＲＯＭ１５０Ａ〜１５０Ｉに与えられる。
【０２０２】
図２０に示すディジタル変調器におけるタイミング信号発生回路１２０から与えられる４ビットの時間情報Ａ０〜Ａ３および対応するシンボル区間の３ビットのシンボルマッピングデータがＲＯＭ１５０Ａ〜１５０Ｉのアドレス入力Ａ０〜Ａ６となる。さらに、ＭＯＤＳＥＬ０およびＭＯＤＳＥＬ１を入力とするＡＮＤ回路Ｇ１５４の出力がＲＯＭ１５０Ａ〜１５０Ｉの最上位のアドレス入力Ａ７となる。
【０２０３】
図４０にＲＯＭ１５０Ａ〜１５０Ｉのアドレス入力と出力される変調方式の乗算結果との関係を示す。
【０２０４】
アドレス入力［Ａ６，Ａ７］が［０，０］のときはＢＰＳＫ、π／４シフトＱＰＳＫおよび８ＰＳＫ変調方式の乗算結果が各ＲＯＭから出力され、アドレス入力［Ａ６，Ａ７］が［１，０］のときは１６ＱＡＭ変調方式の乗算結果が各ＲＯＭから出力され、アドレス入力［Ａ６，Ａ７］が［Ｘ，１］のときは６４ＱＡＭ変調方式の乗算結果が各ＲＯＭから出力される。
【０２０５】
他の構成及び動作は図１３に示すディジタルフィルタ５０と同様である。
【０２０６】
以上のように、この発明の実施の形態２によれば、実施の形態１が対応する変調方式に加えてさらに８ＰＳＫ変調方式および６４ＱＡＭ変調方式に対応した適応変調を容易に実現することができる。
【０２０７】
また、ディジタル変調器を、従来のディジタル変調器にわずかな変更を加えるのみで構成できることから、適応変調に伴なう回路規模の増大および複雑化を回避することができる。
【０２０８】
［実施の形態３］
先の実施の形態１および実施の形態２では、ディジタル変調器に搭載されるディジタルフィルタを、フィルタ出力を予め演算してＲＯＭに格納しておき、入力データをアドレスとして出力波形を得るＲＯＭ型フィルタによって実現する構成について提案した。
【０２０９】
ディジタルフィルタの実現方法には、このＲＯＭ型フィルタ以外に、ディジタルシグナルプロセッサ（ＤＳＰ）を用いたソフトウェア処理で実現するソフトウェア的フィルタおよび、シフトレジスタと乗算器と加算器とを用いてハードウェアで構成したトランスバーサル型フィルタが存在する。
【０２１０】
本実施の形態では、ディジタルフィルタをトランスバーサル型フィルタで実現する構成について提案する。なお、本実施の形態に従うディジタル変調器において、ディジタルフィルタを除く部位については、実施の形態１で説明したものとそれぞれ同一であることから、詳細な説明は繰り返さない。
【０２１１】
図４１は、この発明の実施の形態３に従うディジタル変調器に含まれるディジタルフィルタの構成を示す概略ブロック図である。
【０２１２】
図４１を参照して、ディジタルフィルタは、縦続接続された８段の遅延素子Ｄ１，Ｄ２・・・Ｄ８からなるシフトレジスタと、９個の乗算器Ｍ０，Ｍ１・・・Ｍ８と、それぞれの乗算結果を加算する加算器Ａとを備える。
【０２１３】
入力ディジタルデータは、サンプリング周期（シンボル周期）ごとにシフトレジスタに順次入力され、サンプリング周期ずつ遅延させながらそれぞれの遅延素子に順次保持されていく。このシフトレジスタの初段の入力および各段の出力は、シフトレジスタの９個のタップ出力を形成する。
【０２１４】
これらの９個のタップ出力に対応して、図１６に示すインパルス応答波形の図示しない９個のサンプリング点における値にそれぞれ対応する９個のタップ係数ｈ０，ｈ１・・・ｈ８が図示しないメモリ回路に予め保持されているものとする。
【０２１５】
メモリ回路は、例えば、ＲＯＭで構成されており、図１に示すタイミング信号発生回路２０から与えられる時間情報Ａ０〜Ａ３をアドレスとするタップ係数ｈ０，ｈ１・・・ｈ８が格納される。タップ係数ｈ０，ｈ１・・・ｈ８は、１６値のアドレスＡ０〜Ａ３に対応して、各々１６値からなる。したがって、９個のタップ係数ｈ０，ｈ１・・・ｈ８は、１サンプリング周期において、時間情報Ａ０〜Ａ３が０から１６までカウントされるのに応じて、逐次読出され、対応する乗算器Ｍ０，Ｍ１・・・Ｍ８に与えられる。
【０２１６】
そして、あるサンプリング周期において、入力ディジタルデータがシフトレジスタを構成する８段の遅延素子Ｄ１〜Ｄ８に保持されたときの９個のタップ出力と、９個の所定のタップ係数ｈ０，ｈ１・・・ｈ８が、対応する９個の乗算器Ｍ０，Ｍ１・・・Ｍ８によってそれぞれ乗算される。得られた９個の乗算結果は、加算器Ａによって算出され、現サンプリング周期でのディジタルフィルタの出力として供給される。
【０２１７】
そして、次のサンプリング周期において、８段の遅延素子Ｄ１〜Ｄ８に保持されるディジタルデータは次段にシフトされ、その状態において、上述のように９個のタップ出力と
、９個の所定のタップ係数との乗算、およびその乗算結果の加算が行なわれる。
【０２１８】
このようなシフトレジスタにおけるディジタルデータの保持、タップ出力とタップ係数との乗算、そして乗算結果の加算をサンプリング周期で繰返すことにより、図１６のインパルス応答波形に基づく符号間干渉のないナイキスト特性のディジタルフィルタ出力が得られる。
【０２１９】
以上のように、この発明の実施の形態３によれば、ディジタルフィルタをトランスバーサル型フィルタで構成することから、入力ディジタルデータがいずれの変調方式に基づくものであっても、同じ構成で対応することができる。
【０２２０】
したがって、実施の形態１および実施の形態２のＲＯＭ型フィルタのように、各変調方式に対応したＲＯＭを持つ必要がないことから、回路構成をさらに簡略化することができ、従来のディジタル変調器の回路規模を増大することなく、適応変調を実現することができる。
【０２２１】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【０２２２】
【図１】この発明の実施の形態１に従うディジタル変調器の構成を示すブロック図である。
【図２】図１に示すタイミング信号発生回路２０の構成を示す回路図である。
【図３】図１に示すシリアル／パラレル変換回路３０の構成を示す回路図である。
【図４】１６ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図５】π／４シフトＱＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図６】ＢＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図７】図１に示すマッピング回路４０の構成を示す回路図である。
【図８】π／４シフトＤＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【図９】π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図１０】π／４シフトＱＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図１１】１６ＱＡＭ変調方式におけるマッピング動作を説明するための真理値表である。
【図１２】ＢＰＳＫ変調方式におけるマッピング動作を説明するための真理値表である。
【図１３】図１に示すディジタルフィルタ５０の構成を示す回路図である。
【図１４】シンボルマッピングデータ蓄積回路５１の詳細な構成を示す回路図である。
【図１５】シンボルマッピングデータ蓄積回路５１の動作を説明するためのタイミング図である。
【図１６】ナイキスト特性を実現するディジタルフィルタのインパルス応答波形である。
【図１７】ＲＯＭ５０Ａ〜５０Ｉの各々から読出されるフィルタ出力波形と、これらのフィルタ出力波形を加算して得られる合成波形を示す図である。
【図１８】図１３に示すマスク回路５０Ｊ〜５０Ｒの構成を示す回路図である。
【図１９】図１８のマスク回路５０Ｊ〜５０Ｒに対する制御信号を発生するマスク制御回路５３の構成を示す回路図である。
【図２０】この発明の実施の形態２に従うディジタル変調器の構成を示すブロック図である。
【図２１】タイミング信号発生回路２０が出力するＣＬＫ１と、モード選択信号ＭＯＤＳＥＬとの関係を示す図である。
【図２２】図２０に示すシリアル／パラレル変換回路１３０の構成を示す回路図である。
【図２３】８ＰＳＫ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図２４】６４ＱＡＭ変調方式において出力されるパラレルデータを説明するためのタイミング図である。
【図２５】図２０に示すマッピング回路１４０におけるπ／４シフトＱＰＳＫ変調方式用のマッピング部の構成を示す回路図である。
【図２６】図２０に示すマッピング回路１４０における８ＰＳＫ変調方式用のマッピング部の構成を示す回路図である。
【図２７】図２０に示すマッピング回路１４０におけるＢＰＳＫ、１６ＱＡＭおよび６４ＱＡＭ変調方式用のマッピング部の構成を示す回路図である。
【図２８】図２０に示すマッピング回路１４０における選択部の構成を示す回路図である。
【図２９】π／４シフトＱＰＳＫ変調方式用マッピング部のマッピング動作を示す図である。
【図３０】図２６に示す８ＰＳＫ変調方式用のマッピング部のマッピング動作を示す図である。
【図３１】図２７に示すマッピング部のＢＰＳＫ変調方式におけるマッピング動作を示す図である。
【図３２】１６ＱＡＭ変調方式におけるシンボル点の配置を示す図である。
【図３３】１６ＱＡＭ変調方式における４ビットのパラレルデータとシンボル点との関係を示す図である。
【図３４】図２７に示すマッピング部の１６ＱＡＭ変調方式におけるマッピング動作を示す図である。
【図３５】６４ＱＡＭ変調方式におけるシンボル点の配置を示す図である。
【図３６】６４ＱＡＭ変調方式における６ビットのパラレルデータとシンボル点との関係を示す図である。
【図３７】図２７に示すマッピング部の６４ＱＡＭ変調方式におけるマッピング動作を示す図である。
【図３８】モード選択信号ＭＯＤＳＥＬと、図２８に示す選択部におけるマルチプレクサ１４２〜１４７が選択するシンボルマッピングデータとの関係を示す図である。
【図３９】図２０に示すディジタルフィルタ１５０の構成を示す回路図である。
【図４０】図３９に示すＲＯＭ１５０Ａ〜１５０Ｉのアドレス入力と出力される変調方式の乗算結果との関係を示す図である。
【図４１】この発明の実施の形態３に従うディジタル変調器に含まれるディジタルフィルタの構成を示す概略ブロック図である。
【図４２】ＩＱ平面座標上のπ／４シフトＱＰＳＫ変調方式によるシンボル点の配置を示す図である。
【図４３】ＩＱ平面座標上の１６ＱＡＭ変調方式によるシンボル点の配置を示す図である。
【図４４】ＩＱ座標平面上のＢＰＳＫ変調方式によるシンボル点の配置を示す図である。
【符号の説明】
【０２２３】
１０，１１０  ＣＰＵ、２０  タイミング信号発生回路、２１  カウンタ回路、２２  マルチプレクサ、２３，３１〜３８，５５Ａ〜５５Ｄ，６６〜７４，１３１Ａ〜１３８Ａ，１３１Ｂ〜１３６Ｂ，１３８Ｂ  フリップフロップ、３０，１３０  シリアル／パラレル変換回路、４０，１４０  マッピング回路、４１  ４ビットパラレルレジスタ、４４  加算器、４５〜４８，５６〜６５，１４２〜１４７  マルチプレクサ、５０，１５０  ディジタルフィルタ、５０Ａ〜５０Ｉ，１５０Ａ〜１５０Ｉ  ＲＯＭ、５０Ｊ〜５０Ｒ  マスク回路、５１，１５１  シンボルマッピングデータ蓄積回路、５２  加算器、５３  マスク制御回路、５４Ａ〜５４Ｄ  ８ビットシフトレジスタ、８０  デジタル／アナログ変換器、９０  ＬＰＦ、Ｇ２０，Ｇ４３，Ｇ４６，Ｇ１４３，Ｇ１４６  ＮＯＴ回路、Ｇ４０  ＥＸＯＲ回路、Ｇ４１，Ｇ４２，Ｇ４４，Ｇ４５，Ｇ１４１，Ｇ１４２，Ｇ１４４，Ｇ１４５  ＥＸＮＯＲ回路、Ｇ５４〜Ｇ５７，Ｇ１５４  ＡＮＤ回路、Ｄ１〜Ｄ８  遅延素子、Ｍ０〜Ｍ８  乗算器、Ａ  加算器。
【図１】
2005124177.tif 000003
【図２】
2005124177.tif 000004
【図３】
2005124177.tif 000005
【図４】
2005124177.tif 000006
【図５】
2005124177.tif 000007
【図６】
2005124177.tif 000008
【図７】
2005124177.tif 000009
【図８】
2005124177.tif 000010
【図９】
2005124177.tif 000011
【図１０】
2005124177.tif 000012
【図１１】
2005124177.tif 000013
【図１２】
2005124177.tif 000014
【図１３】
2005124177.tif 000015
【図１４】
2005124177.tif 000016
【図１５】
2005124177.tif 000017
【図１６】
2005124177.tif 000018
【図１７】
2005124177.tif 000019
【図１８】
2005124177.tif 000020
【図１９】
2005124177.tif 000021
【図２０】
2005124177.tif 000022
【図２１】
2005124177.tif 000023
【図２２】
2005124177.tif 000024
【図２３】
2005124177.tif 000025
【図２４】
2005124177.tif 000026
【図２５】
2005124177.tif 000027
【図２６】
2005124177.tif 000028
【図２７】
2005124177.tif 000029
【図２８】
2005124177.tif 000030
【図２９】
2005124177.tif 000031
【図３０】
2005124177.tif 000032
【図３１】
2005124177.tif 000033
【図３２】
2005124177.tif 000034
【図３３】
2005124177.tif 000035
【図３４】
2005124177.tif 000036
【図３５】
2005124177.tif 000037
【図３６】
2005124177.tif 000038
【図３７】
2005124177.tif 000039
【図３８】
2005124177.tif 000040
【図３９】
2005124177.tif 000041
【図４０】
2005124177.tif 000042
【図４１】
2005124177.tif 000043
【図４２】
2005124177.tif 000044
【図４３】
2005124177.tif 000045
【図４４】
2005124177.tif 000046