(57)【要約】 【課題】  画素へ電流を制御する方法及び有機発光ダイオード画素への電流をデータライン信号によって制御する供給装置を提供する。【解決手段】  有機発光ダイオード（ＯＬＥＤ）画素へ電流を制御するためのデータライン信号を提供する装置は、複数のシフトレジスタ出力を更に含む水平シフトレジスタ、複数の制御可能な電源を更に含むデジタルデータ制御電源またはシンク、および前記水平シフトレジスタの前記各複数のシフトレジスタ出力に対応する少なくとも１つのドライバを含み、前記各ドライバは、ＶＧＳ記憶装置、および前記水平シフトレジスタの前記複数のシフトレジスタ出力の１つのシフトレジスタ出力に動作可能に接続されるスイッチング回路を更に含む。【選択図】      図５
2005004215.tif 000002
【特許請求の範囲】
【請求項１】
有機発光ダイオード（ＯＬＥＤ）画素へ電流を制御するためのデータライン信号の供給装置であって、
複数のシフトレジスタ出力を含む水平シフトレジスタと、
複数の制御可能な電源を含むデジタルデータ制御電源またはシンクと、
前記水平シフトレジスタの前記各複数のシフトレジスタ出力に対応する少なくとも１つのドライバと、を含み、
さらに各ドライバは、
ＶＧＳ記憶装置（ＶＧＳ  store）と、
前記水平シフトレジスタの前記複数のシフトレジスタ出力の１つのシフトレジスタ出力に動作可能に接続されるスイッチング回路と、
を更に含む供給装置。
【請求項２】
前記デジタルデータ制御電源またはシンクは、Ｎビットのデジタルデータ制御電源またはシンクからなる請求項１に記載の供給装置。
【請求項３】
前記スイッチング回路は、トランジスタと、データライン出力とを更に含み、
前記ＶＧＳ記憶装置は、前記トランジスタのゲートとソースとに動作可能に接続されるコンデンサと、前記トランジスタのソースに動作可能に接続される電圧ソースを更に含む請求項１に記載の供給装置。
【請求項４】
垂直シフトレジスタと、
前記垂直シフトレジスタの出力及び１つの前記ドライバのデータライン出力に動作可能にそれぞれ接続される複数の画素を更に含む請求項３に記載の供給装置。
【請求項５】
画素へ電流を制御する方法において、
水平シフトレジスタの各出力に１つのデータドライバを接続し、前記データドライバは、ＶＧＳ記憶装置と前記水平シフトレジスタの出力に動作可能に接続したスイッチング回路を更に含むステップ、
各データドライバをデジタルデータ制御電源またはシンクに接続するステップ、
前記水平シフトレジスタの各出力からのデジタルロジック信号を各対応するデータドライバに提供するステップ、
前記デジタルデータ制御電源またはシンクからのデジタル制御信号を各対応するデータドライバに提供するステップ、
データドライバに前記デジタルデータ制御電源またはシンクからの高レベルのデジタル信号が生じた時、電流を各データドライバから前記デジタルデータ制御電源またはシンクに流れさせるステップ、
データドライバに前記デジタルデータ制御電源またはシンクからの低レベルのデジタル信号が生じた時、電流を各データドライバから前記デジタルデータ制御電源またはシンクに流れさせないステップ、
データドライバにおける前記デジタルデータ制御電源またはシンクからの高レベルのデジタル信号に基づいて、前記各スイッチング回路の既定のトランジスタ要素でゲート−ソース電圧ＶＧＳを維持するステップ、および
データドライバにおける前記デジタルデータ制御電源またはシンクからの高レベルのデジタル信号に基づいて、前記各スイッチング回路の既定のトランジスタ要素でゲート−ソース電圧ＶＧＳを放電させるステップ、
を含む画素へ電流を制御する方法。
【請求項６】
画素へ電流を制御する方法において
入力とデータラインに動作可能に接続された出力を含むドライバに動作可能に接続された前記デジタルデータ制御電源またはシンク装置の出力のデジタル信号の発生に基づいて、ドライバのＶＧＳ記憶装置部の電流を制御するサンプリング段階を提供するステップ、
前記データドライバからの電流を前記データラインに動作可能に接続された画素に提供するデータ電流出力段階を提供するステップ、および
スキャンラインを前記画素に動作可能に接続し、前記スキャンラインが高レベル状態または低レベル状態の少なくとも１つにある時、前記データラインにおける電流の発生で、前記画素に光を放射させる画素電流再生段階を提供するステップを含む画素へ電流を制御する方法。
【請求項７】
前記ドライバは、入力と出力を更に含むスイッチング回路を含み、前記サンプリング段階の提供は、
前記デジタルデータ制御電源またはシンクを前記スイッチング回路に動作可能に接続するステップ、
少なくとも１つの出力を含むシフトレジスタの出力からの制御信号を前記スイッチング回路の対応する入力に提供するステップ、
前記デジタルデータ制御電源またはシンクの高レベルのデジタル信号が生じた時、電流を前記スイッチング回路に流れさせるステップ、
前記デジタルデータ制御電源またはシンクの高レベルのデジタル信号が生じた時、前記ＶＧＳ記憶装置に充電するステップ、および
前記デジタルデータ制御電源またはシンクの高レベルのデジタル信号が生じた時、前記ＶＧＳ記憶装置を低レベルに放電し、前記スイッチング回路を無効にするステップを更に含む請求項６に記載の方法。
【請求項８】
前記ドライバの前記シフトレジスタからのデータ信号が低ロジック状態、且つ、前の連続のシフトレジスタからのデータ信号が高ロジック状態の時、前記データサンプリング段階を提供するステップ、および
前記ドライバの前記シフトレジスタからのデータ信号が低ロジック状態、且つ、次の連続の水平シフトレジスタからのデータ信号が高ロジック状態の時、データ電流出力の段階を前記ドライバに提供するステップを更に含む請求項７に記載の方法。
【請求項９】
前記データ電流出力段階の提供は、
複数のスイッチング回路を前記データラインに接続するステップ、
前記データラインに動作可能に接続した前記各複数のスイッチング回路からの電流を加算するステップ、および
前記加算した電流を前記データラインに動作可能に接続した画素を提供するステップ更に含む請求項６に記載の方法。
【請求項１０】
各画素の放射する光は、前記データラインの電流と比例するようにする請求項６に記載の方法。
【請求項１１】
前記画素は、有機発光ダイオードからなる請求項６に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタルデータを電流に転換し、ディスプレイの画素を制御するために適するドライバに関する。
【背景技術】
【０００２】
フラットパネルモニタは、従来のディスプレイに備わる電子ビームと真空管を除去し、それらを画素（ピクセル）のグリッドで置換えたものである。図１に示すように、従来技術のフラットパネルモニタにおける画素のドライバは、どの段階のドライバにおいてもラッチとレベルシフターが必要であり、このことは電力を消費することになる。
【０００３】
ある従来技術の配置では、カレントコピア（current  copiers）とその他の回路は、データドライバの電流信号の回路ブロックに用いられる（ｅ.ｇ．有機発光ダイオード装置）。例えば、図１の従来技術における装置の問題は、そのような多くの回路（ｅ.ｇ．カレントコピア回路、カレントミラー回路など）にもラッチとレベルシフターが必要とされる。更に、従来技術のデジタル−電流回路は、電源とカレントコピアの段階のデータドライバを瞬時に接続させ、抵抗の電力消費を生じさせる。フレキシブルプリント回路（ＦＰＣ）のピンからデジタルデータ信号を、ビデオラインを通して各データドライバに転送するのも、動的電力消費を引き起こす可能性がある。更に、サンプリングとデジタル信号の増幅は、各段階のドライバで、ラッチとレベルシフターを必要とする可能性があり、場合によっては、小さいレベルのデジタル信号が、適応するドライバ回路に転送されない可能性もある。例えば、非特許文献１及び非特許文献２を参照。
【非特許文献１】Beasely, et.al., “Transistor Level Implementation of CMOS Combinational Logic Circuits”,Technology Interface / spring 97, 16 pages
【非特許文献２】Shimoda, et.al., “16-1: A Poly-Si TFT 6-bit Current Data Driver for Active Matrix OrganicLight Emitign Diode Desplays,” Eurodisplay 2002, 279-282
【０００４】
電力消費の減少は、特に有機発光ダイオード（ＯＬＥＤ）装置に要望されている。例えば、レベルシフターによってデジタル信号に入力させ、状況に応じて増幅させ、ラッチとレベルシフターが各段階を駆動する必要なく、これらの装置の所要電力と電力消費を減少する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上述の問題を解決するために、本発明の主な目的は、画素へ電流を制御する方法と有機発光ダイオード画素へ電流をデータライン信号によって制御する装置を提供することにある。
【課題を解決するための手段】
【０００６】
本発明は、有機発光ダイオード（ＯＬＥＤ）画素へ電流を制御するためのデータライン信号の供給装置であって、複数のシフトレジスタ出力を含む水平シフトレジスタと、複数の制御可能な電源を含むデジタルデータ制御電源またはシンクと、前記水平シフトレジスタの前記各複数のシフトレジスタ出力に対応する少なくとも１つのドライバと、を含み、さらに各ドライバは、ＶＧＳ記憶装置（ＶＧＳ  store）と、前記水平シフトレジスタの前記複数のシフトレジスタ出力の１つのシフトレジスタ出力に動作可能に接続されるスイッチング回路と、を更に含むものとした。本発明に係るデータライン信号の供給装置では、前記デジタルデータ制御電源またはシンクがＮビットのデジタルデータ制御電源またはシンクからなることが望ましい。
【０００７】
また、本発明に係るデータライン信号の供給装置では、前記スイッチング回路が、トランジスタと、データライン出力とを更に含み、前記ＶＧＳ記憶装置は、前記トランジスタのゲートとソースとに動作可能に接続されるコンデンサと、前記トランジスタのソースに動作可能に接続される電圧ソースを更に含むようにすることが好ましい。この場合、垂直シフトレジスタと、前記垂直シフトレジスタの出力及び１つの前記ドライバのデータライン出力に動作可能にそれぞれ接続される複数の画素を更に含むようにすることが望ましい。
【０００８】
そして、本発明における、画素へ電流を制御する方法は、水平シフトレジスタの各出力に１つのデータドライバを接続し、前記データドライバは、ＶＧＳ記憶装置と前記水平シフトレジスタの出力に動作可能に接続したスイッチング回路を更に含むステップ、各データドライバをデジタルデータ制御電源またはシンクに接続するステップ、前記水平シフトレジスタの各出力からのデジタルロジック信号を各対応するデータドライバに提供するステップ、前記デジタルデータ制御電源またはシンクからのデジタル制御信号を各対応するデータドライバに提供するステップ、データドライバに前記デジタルデータ制御電源またはシンクからの高レベルのデジタル信号が生じた時、電流を各データドライバから前記デジタルデータ制御電源またはシンクに流れさせるステップ、データドライバに前記デジタルデータ制御電源またはシンクからの低レベルのデジタル信号が生じた時、電流を各データドライバから前記デジタルデータ制御電源またはシンクに流れさせないステップ、データドライバにおける前記デジタルデータ制御電源またはシンクからの高レベルのデジタル信号に基づいて、前記各スイッチング回路の既定のトランジスタ要素でゲート−ソース電圧ＶＧＳを維持するステップ、およびデータドライバにおける前記デジタルデータ制御電源またはシンクからの高レベルのデジタル信号に基づいて、前記各スイッチング回路の既定のトランジスタ要素でゲート−ソース電圧ＶＧＳを放電させるステップ、を含むものとした。
【０００９】
また、もう一つの本発明における、画素へ電流を制御する方法は、入力とデータラインに動作可能に接続された出力を含むドライバに動作可能に接続された前記デジタルデータ制御電源またはシンク装置の出力のデジタル信号の発生に基づいて、ドライバのＶＧＳ記憶装置部の電流を制御するサンプリング段階を提供するステップ、前記データドライバからの電流を前記データラインに動作可能に接続された画素に提供するデータ電流出力段階を提供するステップ、および、スキャンラインを前記画素に動作可能に接続し、前記スキャンラインが高レベル状態または低レベル状態の少なくとも１つにある時、前記データラインにおける電流の発生で、前記画素に光を放射させる画素電流再生段階を提供するステップを含むものとした。
【００１０】
本発明に係る画素への電流制御方法では、前記ドライバは入力と出力を更に含むスイッチング回路を含み、前記サンプリング段階の提供は、前記デジタルデータ制御電源またはシンクを前記スイッチング回路に動作可能に接続するステップ、少なくとも１つの出力を含むシフトレジスタの出力からの制御信号を前記スイッチング回路の対応する入力に提供するステップ、前記デジタルデータ制御電源またはシンクの高レベルのデジタル信号が生じた時、電流を前記スイッチング回路に流れさせるステップ、前記デジタルデータ制御電源またはシンクの高レベルのデジタル信号が生じた時、前記ＶＧＳ記憶装置に充電するステップ、および前記デジタルデータ制御電源またはシンクの高レベルのデジタル信号が生じた時、前記ＶＧＳ記憶装置を低レベルに放電し、前記スイッチング回路を無効にするステップを含む用にすることが望ましい。この場合、前記ドライバの前記シフトレジスタからのデータ信号が低ロジック状態、且つ、前の連続のシフトレジスタからのデータ信号が高ロジック状態の時、前記データサンプリング段階を提供するステップ、および  前記ドライバの前記シフトレジスタからのデータ信号が低ロジック状態、且つ、次の連続の水平シフトレジスタからのデータ信号が高ロジック状態の時、データ電流出力の段階を前記ドライバに提供するステップを更に含むようにすることが好ましい。
【００１１】
また、本発明に係る画素への電流制御方法では、前記データ電流出力段階の提供が、複数のスイッチング回路を前記データラインに接続するステップ、前記データラインに動作可能に接続した前記各複数のスイッチング回路からの電流を加算するステップ、および前記加算した電流を前記データラインに動作可能に接続した画素を提供するステップを更に含むようにすることが好ましい。
【００１２】
さらに、本発明に係る画素への電流制御方法では、各画素の放射する光が前記データラインの電流と比例するようにすることが好ましく、画素は有機発光ダイオードからなることが望ましい。
【発明の効果】
【００１３】
本発明の画素へ電流を制御する方法と有機発光ダイオード画素へ電流をデータライン信号によって制御する装置によれば、比較的簡単な駆動回路の構造で、電力消費を低下させることができ、且つ、デジタル化グレースケールの電流駆動画素のディスプレイ素子の効率を高めることができる。
【発明を実施するための最良の形態】
【００１４】
本発明についての目的、特徴、長所が一層明確に理解されるよう、以下に実施形態を例示し、図面を参照にしながら、詳細に説明する。
【実施例】
【００１５】
図２と図３には、複数のドライバ１が示されている。多様な構造を採用することが可能であるが、ここでは、２つの実施例に基づき説明する。一般に、ドライバ１（図２と図３）は、例えば、第一アクティブ素子１０（図２または図３）のＣＭＯＳトランジスタのゲートとソースの間にある電圧ＶＧＳを保存するのに用いることができる。この電圧保存機能は、続いて、例えば、電源２（図２または図３）からの電流を既定の電圧（ｅ.ｇ．保存のＶＧＳ電圧）に転換するのに用いることができる。電流は、保存したＶＧＳ電圧を用いて再生することができる。
【００１６】
図２に示すように、制御電流は有機発光ダイオード（ＯＬＥＤ）を駆動するのに用いることができる。図２に示された実施例では、ドライバ１は、カレントコピア装置であり、出力（ｅ.ｇ．ドレイン１６）を更に含み、且つ電源２（ｅ.ｇ.ＶＤＤ）に動作可能に接続するように適合された第一アクティブ素子１０、第一アクティブ素子１０と先行素子４に動作可能に接続される第二アクティブ素子２０、第二アクティブ素子２０、第一アクティブ素子１０と先行素子４に動作可能に接続される第三アクティブ素子３０、第一アクティブ素子１０と先行素子４に動作可能に接続される第四アクティブ素子４０、および電源２、第二アクティブ素子２０に動作可能に接続されるＶＧＳ記憶素子６０を含む。好適な実施例では、ＶＧＳ記憶素子６０は、コンデンサを含む。第三アクティブ素子３０は、更に、制御電源３（図２に未表示）に動作可能に接続されることができる。更に、図２に示された先行素子（preceding device）４は、シフトレジスタからなることができ、制御電源３は、制御電流シンクからなることができる。
【００１７】
第一アクティブ素子１０、第二アクティブ素子２０、第三アクティブ素子３０、第四アクティブ素子４０は、それぞれトランジスタであることができる。好適には、第一アクティブ素子１０と第四アクティブ素子４０は、Ｐ型トランジスタで、第二アクティブ素子２０と第三アクティブ素子３０は、Ｎ型トランジスタである。
【００１８】
第一アクティブ素子１０は、更に電源２に接続したソース１２、第二アクティブ素子２０とコンデンサ６０に接続したゲート１４、データ出力ライン５に動作可能に接続したドレイン１６、第二アクティブ素子２０、第三アクティブ素子３０を含む。
【００１９】
第二アクティブ素子２０は、更に、コンデンサ６０に接続されたドレイン２２、先行素子４に接続されたゲート２４、第三アクティブ素子３０と第一アクティブ素子１０のドレイン１６に接続されたソース２６を含む。
【００２０】
第三アクティブ素子３０は、更に、第二アクティブ素子２０のソース２６と第一アクティブ素子１０のドレイン１６に接続されたドレイン３２、第二アクティブ素子２０のゲート２４と先行素子４に接続されたゲート３４、制御電源３に接続されたソース３６を含む。
【００２１】
第四アクティブ素子４０は、第一アクティブ素子１０のドレイン１６に接続されたソース４２、先行素子４に接続されたゲート４４、およびデータ出力ライン５に接続されたドレイン４６を含む。
【００２２】
図３に示された実施例では、ドライバ１は、カレントミラー装置からなり、出力（ｅ.ｇ.ドレイン１６）を更に含み、且つ電源２（ｅ.ｇ.ＶＤＤ）に動作可能に接続するように適合された第一アクティブ素子１０、第一アクティブ素子１０と電源２に動作可能に接続される第二アクティブ素子２０、第二アクティブ素子２０と先行素子４に動作可能に接続される第三アクティブ素子３０、第一アクティブ素子１０と先行素子４に動作可能に接続される第四アクティブ素子４０、第一アクティブ素子１０、第二アクティブ素子２０、第三アクティブ素子３０、第四アクティブ素子４０、および先行素子４に動作可能に接続される第五アクティブ素子５０、電源２、第一アクティブ素子１０、第二アクティブ素子２０、第三アクティブ素子３０、第四アクティブ素子４０、第五アクティブ素子５０に動作可能に接続されるコンデンサ６０を含む。第三アクティブ素子３０は、更に、制御電源３（図３に未表示）に動作可能に接続されることができる。更に、図３に示された先行素子４は、シフトレジスタからなることができ、制御電源３は、制御電流シンクからなることができる。
【００２３】
第一アクティブ素子１０、第二アクティブ素子２０、第三アクティブ素子３０、第四アクティブ素子４０と第五アクティブ素子５０は、それぞれトランジスタであることができる。好適には、第一アクティブ素子１０、第二アクティブ素子２０と第四アクティブ素子４０は、Ｐ型トランジスタで、第三アクティブ素子３０と第五アクティブ素子５０は、Ｎ型トランジスタである。
【００２４】
図４には、複数のドライバ１について回路構造で説明されている。図４で示すように、先行素子４はシフトレジスタからなることができる。更に、各ドライバ１またはグループのドライバ１は、単一の制御電源３、または別々の制御電源３に動作可能に接続されることができる。更に、グループのドライバ１は、列と行に配列されることができ、同じ行の各ドライバ１は、水平シフトレジスタ４の共通出力に接続されたスイッチング回路を有し、同じ列の各ドライバ１は、制御電源３の共通出力に接続される。よって、第一列のドライバ１は、入力Ｄ０を有する制御電源３に接続され、電流Ｉの電流電源への入力または流入を制御する。次の列は、入力Ｄ１を有する制御電源３に接続されて、電流２Ｉの電流電源への入力または流入を制御する。Ｎｔｈ列は、入力ＤN−１を有する制御電源３に接続され、電流２（ｎ−１）Ｉの電流電源への入力または流入を制御する。ここで用いられるように、“スイッチング回路”は、ドライバ１の構成部品であることがわかるが、上述のカレントコピアまたは、カレントミラーの構造であることもできる。
【００２５】
図４に示されるように、各ドライバ１は、他のドライバ１（ｅ.ｇ. 第四アクティブ素子４０のドレイン４６）と縦列することができ、他のドライバ１における他の第四アクティブ素子４０のドレイン４６に沿ったデータ出力ライン５に接続することができる。
【００２６】
図５に示すように、有機発光ダイオードの画素を制御するためのデータライン信号を提供するシステム１００は、複数のシフトレジスタ出力４ａ、４ｂ、４ｃ、デジタルデータ制御電源またはシンク３、および各複数のシフトレジスタ出力４ａ、４ｂ、４ｃに対応する少なくとも１つのドライバ１を含む水平シフトレジスタ４を含むデジタルロジック信号の入力装置を含むことができる。上述のように、制御電源３は、複数の制御電源３ａ、３ｂ、３ｃをさらに含むことができる。好適には、システム１００の各ドライバ１は、同じ構造からなる。
【００２７】
その他の回路も有機発光ダイオード装置が必要とする回路（ｅ.ｇ．垂直シフトレジスタ６、画素８とスキャンライン９）を提供するのに用いることができる。好適には、画素８へ流れる電流は、装置１によって制御することができる。
【００２８】
図６ａ及び６ｂに示すように、模範的な実施例の操作では、ドライバ１を通る電流は、サンプリング段階と出力段階で制御することができる。これらの半導体技術の一般技能には周知のように、トランジスタ（ｅ.ｇ．アクティブ素子２０）は、オープン（ｏｐｅｎ）とクローズ（ｃｌｏｓｅ）状態を有するスイッチとして用いられることができる。よって、デジタル信号は、レベルシフターによって入力され、続いて増幅され、続いて制御電源３に入力されることができる。デジタル信号は、アナログ信号より少ない電力を有し、且つビデオラインを通って各段階のデータドライバに転送しない。更に、ラッチとレベルシフターは、各段階を駆動するのに必要とされない。よって、電力消費は従来の技術より減少する。
【００２９】
図６ａと６ｂは、ドライバ１のカレントコピアを用いた実施例を示している。画素８は、サンプリング段階、データ電流出力段階と、画素電流再生段階の提供によって制御することができる。
【００３０】
データサンプリング段階では、デジタルロジック信号のソースから生じるデジタルロジック信号が提供され、電源３を制御することができる。仮に、デジタルロジック信号が高くなれば、電流路が第二アクティブ素子２０に提供され、第三アクティブ素子３０が可能になる。つまり、それらのクローズ状態に置かれる。制御信号は、水平シフトレジスタ４の各出力から対応する第二アクティブ素子２０、第三アクティブ素子３０の入力に提供されることができ、よって、第二アクティブ素子２０と第三アクティブ素子３０を有効にする。したがって、制御電源３は、第一アクティブ素子１０を通して電流を制御し、デジタルデータ制御電源またはシンク３からの高レベルのデジタル信号が生じた時、電流をスイッチング回路ドライバ１に流せさせる。
【００３１】
同時に、アクティブ素子４０は、そのオープン状態にあり、デジタルロジック信号（ｅ.ｇ.ロジック“０”）をブロックする。これは、電源３からの電流が第一アクティブ素子１０から第三アクティブ素子３０のソース３６を通して持続するようにし、同時に、第四アクティブ素子４０に流れるのをブロックする。
【００３２】
ＶＧＳ記憶装置の働きをするコンデンサ６０は、デジタルデータ制御電源またはシンク３からの高レベルのデジタル信号が生じた時、充電する。更に、コンデンサ６０は、デジタルデータ制御電源またはシンク３からの低レベルのデジタル信号が生じた時、放電する。コンデンサ６０が放電されている時、コンデンサ６０から提供される電圧ＶＧＳは、低レベルに降下し、スイッチング回路（ｅ.ｇ.アクティブ素子１０）は、機能を失い、電流は、再びスイッチング回路（ｅ.ｇ.アクティブ素子１０）へ流れることはない。
【００３３】
従来の技術と同じように、１つまたはそれ以上のレベルシフターをドライバ１の前に配置することができる。信号が制御電源３に入力される前に、データ信号は、よって、増幅されることができ、続いて、制御電源３へ入力され、制御電源３からの出力を制御する。
【００３４】
データ電流出力段階においては、電源２からの電流が第一アクティブ素子１０を流れるようにする一方で、第二アクティブ素子２０及び第三アクティブ素子３０へ流れ込むのをブロックする。ドライバ１のレイアウトは、ゲート１４とソース１２との間の電圧がコンデンサ６０に蓄積されるようにしてある。例えば、先のデータサンプリング段階においてデジタル信号がハイである場合に、コンデンサ６０は充電されて、第一アクティブ素子１０をオンとすると共に、そのゲートとソースとの間に閾値となる電圧ＶＧＳを蓄えさせて、制御電源３から第一アクティブ素子１０へ流れてくる電流Ｉに対応できるようにする。この時、第四アクティブ素子４０がオンとなり、電源２からの電流Ｉがデータ出力ライン５へ流れ込むこととなる。一方、先のデータサンプリング段階においてデジタル信号がローである場合には、コンデンサ６０は放電されて、第一アクティブ素子１０のゲートとソースとの電圧を、第一アクティブ素子をオンにする閾値である電圧ＶＧＳよりも低くし、第一アクティブ素子１０がオフとなる。よって、このときにたとえ第四アクティブ素子４０がオンになっていても、電源２からの電流がデータ出力ライン５に流れ込むことはない。
【００３５】
複数のドライバ１が接続され、電流をシングルデータライン（ｅ.ｇ.データ出力ライン５）に提供する時、各ドライバ１からの出力段階の間の電流は加算され、データライン（ｅ.ｇ. データ出力ライン５）に動作可能に接続された画素８に提供することができる。
【００３６】
図７に示すように、記号“Ｓｋ”は、ｋ段目ドライバのサンプリング段階を示し、記号“Ｓｋ＋１”は、（ｋ＋１）段目ドライバのサンプリング段階を示し、記号“Ｏk”は、ｋ段目ドライバのデータ出力段階を示し、記号“Ｏｋ＋１”は、ｋ＋１段目ドライバのデータ出力段階を示し、記号“Ｒ”は、画素の再生段階を示している。実施例では、データサンプリング段階は、（ｋ＋１）番目の水平シフトレジスタ４からのデータ信号が低ロジック状態の時、且つ、前の連続の水平シフトレジスタ（ｅ.ｇ.ｋ番目水平シフトレジスタ４）からのデータ信号が高ロジック状態の時にドライバ１に提供される。データ電流出力の段階は、ｋ番目の水平シフトレジスタ４からのデータ信号が低ロジック状態の時、且つ、次の連続の水平シフトレジスタ（ｅ.ｇ.（ｋ＋１）番目水平シフトレジスタ４）からのデータ信号が高ロジック状態の時にそのドライバに提供することができる。図７に示されたように、第２アクティブ素子２０と第３アクティブ素子３０が（ｋ＋１）番目の水平シフトレジスタ４によって無効になった時、第４アクティブ素子４０が有効になることができる。仮に画素８のスキャンラインが有効な場合、電流は、データ電流ライン５に流れる。更に、コンデンサ６０は、充電され、ＶＧＳに保存される。
【００３７】
画素電流が再生段階の間、各画素に接続されたスキャンラインは、許可信号または経路を提供することができる。各有効な画素８は、続いて電流がデータラインにある時（ｅ.ｇ.スキャンラインが低レベルの状態）、光を放射する。好適な実施例では、各画素の放射する光は、データラインの電流と比例する。
【００３８】
以上、本発明の好適な実施例を例示したが、これは本発明を限定するものではなく、本発明の精神及び範囲を逸脱しない限りにおいては、当業者であれば行い得る少々の変更や修飾を付加することは可能である。従って、本発明が保護を請求する範囲は、特許請求の範囲を基準とする。
【図面の簡単な説明】
【００３９】
【図１】デジタル−電流転換器の電流を制御する従来技術の模範回路の概略図である。
【図２】デジタル−電流変換器中の電流を制御する本発明の第一模範回路の概略図である。
【図３】デジタル−電流変換器中の電流を制御する本発明の第二模範回路の概略図である。
【図４】本発明のデジタル−電流変換器中の電流を制御する模範回路の概略図である。
【図５】発明の有機発光ダイオードの回路を制御する模範システムの概略図である。
【図６ａ】デジタルデータ信号に対するドライバの操作略図である。
【図６ｂ】デジタルデータ信号に対するドライバの操作略図である。
【図７】模範実施例のタイミング図である。
【符号の説明】
【００４０】
１  ドライバ
２  電源
３、３ａ、３ｂ、３ｃ  デジタルデータ制御電源
４  先行素子  
４ａ、４ｂ、４ｃ  水平シフトレジスタ
５  データ出力ライン
６  垂直シフトレジスタ
８  画素
９  スキャンライン
１０、２０、３０、４０、５０  アクティブ素子
１２、２２、３２  ソース
１４、２４、３４  ゲート
１６、２６、３６  ドレイン
【図１】
2005004215.tif 000003
【図２】
2005004215.tif 000004
【図３】
2005004215.tif 000005
【図４】
2005004215.tif 000006
【図５】
2005004215.tif 000007
【図６ａ】
2005004215.tif 000008
【図６ｂ】
2005004215.tif 000009
【図７】
2005004215.tif 000010