(57)【要約】【課題】大電流，高耐圧特性を有し、ラッチアップを防止できるパワー用スイッチング素子を提供する。【解決手段】パワー用スイッチング素子１０内に、ゲート電極２０の下方に形成されるＰウェル・チャネル領域１１ａ’よりも深さが深い位置に形成され、且つ、Ｐ＋ドレイン層１６からのホールｈをＮウェル１２を介して吸収するためのホール吸収層２２と、ホール吸収層２２に隣接すると共に、ウェル・コンタクトＰ＋拡散層１３にも隣接して、ホール吸収層２２からのホールｈをウェル・コンタクトＰ＋拡散層１３に伝達するためのホール伝達層２２とを備えた。【選択図】      図２
2005005596.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板内に互いに隣接して形成したＰウェル及びＮウェルと、
前記Ｐウェルの表面近傍に隣接して形成したウェル・コンタクト用Ｐ＋拡散層及びＮ＋ソース層と、
前記ウェル・コンタクト用Ｐ＋拡散層上及び前記Ｎ＋ソース層上に形成したソース電極と、
前記Ｎウェルの表面近傍に形成したＰ＋ドレイン層と、
前記Ｐ＋ドレイン層上に形成したドレイン電極と、
前記Ｎ＋ソース層と前記Ｐ＋ドレイン層との間で前記Ｎウェルの表面部位に形成したフィールド酸化膜と、
前記Ｐウェルと前記Ｎウェルの境界を跨いで両ウェルの表面上にゲート酸化膜を介して形成したゲート電極と、
前記ゲート電極の下方に形成されるＰウェル・チャネル領域よりも深さが深い位置に形成され、且つ、前記Ｐ＋ドレイン層からのホールを前記Ｎウェルを介して吸収するためのホール吸収層と、
前記ホール吸収層に隣接すると共に、前記ウェル・コンタクトＰ＋拡散層にも隣接して、前記ホール吸収層からの前記ホールを前記ウェル・コンタクトＰ＋拡散層に伝達するためのホール伝達層とを備えたことを特徴とするパワー用スイッチング素子。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、大電流，高耐圧特性を有し、ラッチアップを防止できるパワー用スイッチング素子に関するものである。
【０００２】
【従来の技術】
従来、大電流，高耐圧特性を有するパワー用スイッチング素子が各種の電子機器に多用されている。この種のパワー用スイッチング素子の一例として、例えば、絶縁ゲートバイポーラトランジスタ｛ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）｝がある（例えば、特許文献１）。
【０００３】
【特許文献１】
特開平８−１３９３１９号公報（第５頁、第１図）
図１３は従来のパワー用スイッチング素子の一例として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を示した縦断面図、
図１４は図１３に示した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、電子とホールの流れを示した縦断面図である。
【０００４】
図１３に示した従来のパワー用スイッチング素子の一例となる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００は、上記した特許文献１（特開平８−１３９３１９号公報）に開示されたものであり、ここでは特許文献１を参照して簡略に説明する。
【０００５】
図１３に示した如く、従来のパワー用スイッチング素子の一例となる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００では、ｎ型の高抵抗半導体基板を用い、この基板からなるｎ型ベース層１０１の図示左上方にｐ型ベース層１０２が形成されている。また、ｐ型ベース層１０２の表面近傍にｐ＋層１０３とｎ型エミッタ層１０４とが左右に隣接して形成され、且つ、ｐ＋層１０３上及びｎ型エミッタ層１０４上にエミッタ電極１０５が形成されている。
【０００６】
また、ｐ型ベース層１０２から所定距離離れてｎ型ベース層１０１の表面近傍にｐ型コレクタ層１０６が形成され、且つ、ｐ型コレクタ層１０６上にコレクタ電極１０７が形成されている。
【０００７】
また、左方のｐ型ベース層１０２と右方のｐ型コレクタ層１０６との間で、ｎ型ベース層１０１の表面部位には、素子分離のためのフィールド酸化膜１０８が形成されている。この際、フィールド酸化膜１０８のある基板表面では横方向に高い耐圧が確保される。
【０００８】
また、ｎ型エミッタ層１０４とフィールド酸化膜１０８との間で、ｐ型ベース層１０２の表面上及びｎ型ベース層１０１の表面上にはゲート絶縁膜１０９を介してゲート電極１１０が形成され、且つ、ゲート電極１１０の右側がフィールド酸化膜１０８上の一部に接するように延びて形成されていると共に、ゲート電極１１０上にゲートコンタクト電極１１１が形成されている。この際、ゲート電極１１０は、ｎ型エミッタ層１０４とｎ型ベース層１０１との間に位置するｐ型ベース層１０２を覆う領域の平面積よりも、ｐ型ベース層１０２とフィールド酸化膜１０８との間に位置するｎ型ベース層１０１を覆う領域の平面積の方が大きくなるように形成されており、これによりオン電圧が低くなるようなっている。
【０００９】
ここで、上記構成による絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００の動作を図１４を用いて説明すると、ゲート電極１１０にｎ型エミッタ層１０４の電位に対して正の電圧を印加すると、ゲート電極１１０の下に位置するｐ型ベース層１０２の表面部位が反転してｎ型のチャネルが形成される。これにより、ｎ型エミッタ層１０４からの電子ｅがｐ型ベース層１０２とｎ型ベース層１０１とを順に通ってｐ型コレクタ層１０６内に流れ込む。その際に、電荷中性条件を満たすように、ｐ型コレクタ層１０６からｎ型ベース層１０１に向かってホール（正孔）ｈが注入され、このホール（正孔）ｈはフィールド酸化膜１０８の下方を通ってｎ型ベース層１０１を介してｐ型ベース層１０２内に入り、このｐ型ベース層１０２内でｎ型エミッタ層１０４の近傍を通ってｐ＋層１０３に到達する。これにより、ｐ型ベース層１０２は導電変調を起こして低抵抗になり、ｐ型ベース層１０２全体に大電流が流れることになる。
【００１０】
【発明が解決しようとする課題】
ところで、図１３及び図１４に示したように、従来のパワー用スイッチング素子の一例となる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００では、上記の構造形態により電子ｅとホールｈの両極性の電荷がキャリアとして動作し、電子ｅによる電子電流が電子ｅとは逆方向に流れ、且つ、ホールｈによるホール電流がホールｈと同じ方向に流れるので、電子電流とホール電流とが加算されて大電流が得られるものの、ｐ型コレクタ層１０６からのホールｈがｎ型ベース層１０１を介してｐ型ベース層１０２内に入り、このｐ型ベース層１０２内でｎ型エミッタ層１０４の近傍を通ってｐ＋層１０３に到達する際に重大な問題が生じる。
【００１１】
即ち、ホールｈがｎ型エミッタ層１０４の近傍を通る際にｎ型エミッタ層１０４の近傍のチャネル電位が上昇し、これに伴ってチャネルのしきい値電圧が減少する。この結果、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００内で電子電流が増大する。それが更にホール電流を増やす結果となり、更にチャネルのしきい値電圧が減少する、というサイクルが生じ、いわゆる制御不可能なラッチアップ状態になる。言い換えると、チャネルのしきい値電圧が漸次減少することにより、制御不可能な大電流が発生し、最終的には絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００が破壊されてしまうという問題点が発生する。
【００１２】
そこで、上記した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００の構造形態を採用した上で、大電流，高耐圧特性を有し、ラッチアップを防止できるパワー用スイッチング素子が望まれている。
【００１３】
【課題を解決するための手段】
本発明は上記課題に鑑みてなされたものであり、半導体基板内に互いに隣接して形成したＰウェル及びＮウェルと、
前記Ｐウェルの表面近傍に隣接して形成したウェル・コンタクト用Ｐ＋拡散層及びＮ＋ソース層と、
前記ウェル・コンタクト用Ｐ＋拡散層上及び前記Ｎ＋ソース層上に形成したソース電極と、
前記Ｎウェルの表面近傍に形成したＰ＋ドレイン層と、
前記Ｐ＋ドレイン層上に形成したドレイン電極と、
前記Ｎ＋ソース層と前記Ｐ＋ドレイン層との間で前記Ｎウェルの表面部位に形成したフィールド酸化膜と、
前記Ｐウェルと前記Ｎウェルの境界を跨いで両ウェルの表面上にゲート酸化膜を介して形成したゲート電極と、
前記ゲート電極の下方に形成されるＰウェル・チャネル領域よりも深さが深い位置に形成され、且つ、前記Ｐ＋ドレイン層からのホールを前記Ｎウェルを介して吸収するためのホール吸収層と、
前記ホール吸収層に隣接すると共に、前記ウェル・コンタクトＰ＋拡散層にも隣接して、前記ホール吸収層からの前記ホールを前記ウェル・コンタクトＰ＋拡散層に伝達するためのホール伝達層とを備えたことを特徴とするパワー用スイッチング素子を提供するものである。
【００１４】
【発明の実施の形態】
以下に本発明に係るパワー用スイッチング素子の一実施例を図１乃至図１２を参照して＜第１実施例＞，＜第２実施例＞の順に詳細に説明する。
【００１５】
＜第１実施例＞
図１は本発明に係る第１実施例のパワー用スイッチング素子を模式的に示した縦断面図、
図２は本発明に係る第１実施例のパワー用スイッチング素子において、電子とホールの流れを示した縦断面図、
図３〜図９は本発明に係る第１実施例のパワー用スイッチング素子の製造工程１〜製造工程７を示した縦断面図、
図１０は図１中のＡ−Ａ’の不純物プロファイルを示した図である。
【００１６】
図１に示した第１実施例のパワー用スイッチング素子１０は、Ｐ型半導体基板１１を用いてパワー用ＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）として構成したものである。
【００１７】
上記した第１実施例のパワー用スイッチング素子（以下、パワー用ＭＯＳＦＥＴと記す）１０では、Ｐ型半導体基板１１内にＰウェル１１ａとＮウェル１２とが縦方向に分割して互いに隣接して形成されている。より具体的には、Ｐ型半導体基板１１内の下方及び左方にＰウェル１１ａが形成され、且つ、Ｐ型半導体基板１１内で下方より上の図示右方にＮウェル１２が形成されている。
【００１８】
また、Ｐ型半導体基板１１内のＰウェル１１ａの表面近傍にウェル・コンタクト用Ｐ＋拡散層１３とＮ＋ソース層１４とが左右に隣接して形成され、且つ、ウェル・コンタクト用Ｐ＋拡散層１３上及びＮ＋ソース層１４上にソース電極１５が形成されていると共に、このソース電極１５は接地されている。
【００１９】
また、Ｐ型半導体基板１１内のＰウェル１１ａから所定距離離れてＮウェル１２の表面近傍にＰ＋ドレイン層１６が形成され、且つ、Ｐ＋ドレイン層１６上にドレイン電極１７が形成されていると共に、ドレイン電極１７にドレイン電圧Ｖｄｄが印加されるようになっている。
【００２０】
また、Ｎ＋ソース層１４とＰ＋ドレイン層１６との間でＮウェル１２の表面部位には、素子分離のためのフィールド酸化膜１８が形成されている。この際、フィールド酸化膜１８はＰ＋ドレイン層１６の左端に隣接しており、フィールド酸化膜１８のある基板表面では横方向に高い耐圧が確保される。
【００２１】
また、Ｐウェル１１ａとＮウェル１２の境界を跨いで、Ｐウェル１１ａの表面上及びＮウェル１２の表面上にはゲート酸化膜１９を介してゲート電極２０が形成され、且つ、ゲート電極２０の右側がフィールド酸化膜１８上の一部に接するように延びて形成されていると共に、ゲート電極２０上にゲートコンタクト電極２１が形成されて、ゲート電圧が印加されるようになっている。この際、ゲート電極２０の下方にチャネル用としてＰウェル・チャネル領域１１ａ’がＰウェル１１ａと略同じ状態で形成されており、且つ、Ｐウェル・チャネル領域１１ａ’のチャネル長が例えば１μｍに設定されている。
【００２２】
また、ゲート電極２０の下方に形成されるＰウェル・チャネル領域１１ａ’よりも深さが深い位置に、このＰウェル・チャネル領域１１ａ’よりもＰ＋濃度が濃いＰ型のホール吸収層２２が形成されている。この際、ホール吸収層２２が形成される位置は、ゲート電極２０のチャネル下でしきい値などのトランジタ特性に影響を与えない位置である。
【００２３】
更に、ホール吸収層２２の左方にＰ型のホール伝導層２３が隣接して形成されており、このホール伝導層２３はウェル・コンタクト用Ｐ＋拡散層１３の下方及びＮ＋ソース層１４の下方にも隣接して、ホール吸収層２２よりもＰ＋濃度が濃く形成されている。
【００２４】
上記したＰ型のホール吸収層２２及びＰ型のホール伝導層２３は、第１実施例の要部を構成するものであり、ホール吸収層２２はＰ＋ドレイン層１６からのホールをＮウェル１２を介して吸収するための機能を備えており、一方、ホール伝導層２３はホール吸収層２２からのホールをウェル・コンタクトＰ＋拡散層１３に伝達するための機能を備えている。
【００２５】
ここで、上記のようなＰ型のホール吸収層２２及びＰ型のホール伝導層２３の構成を取る理由について、図２に示したパワー用ＭＯＳＦＥＴ１０の動作図を用いて説明する。
【００２６】
図２に示した如く、パワー用ＭＯＳＦＥＴ１０内のＮウェル１２は、外部と接続されていないために電気的に浮いた状態になっている。この状態でＰ＋型ドレイン層１６に高電圧をかけると、Ｐ＋型ドレイン層１６とＮウェル１２とが順方向になるので、Ｎウェル１２の電位はＰ＋型ドレイン層１６の電位とほぼ同じになる（厳密には拡散電位の分だけ異なる）。これにより空乏層はＮウェル１２とＰウェル１１ａとの間で広がり、この空乏層により、耐圧が確保される。特に横方向に関しては、フィールド酸化膜１８により高い耐圧を確保している。
【００２７】
ここで、ゲートコンタクト電極２１を介してゲート電極２０にソース電極１５に印加する電圧よりも大きな電圧をかけると、ゲート電極２０の下方のチャネルが開いて、Ｎ＋ソース層１４からの電子ｅがゲート電極２０の下方に形成されたＰウェル・チャネル領域１１ａ’を経由してＮウェル１２内に注入される。すると、Ｎウェル１２の電位が下がる。この後、Ｎウェル１２内に注入された電子ｅはフィールド酸化膜１８の下方を通ってＰ＋型ドレイン層１６に到達する。そして、Ｎウェル１２とＰ＋型ドレイン層１６との間で０．６Ｖ以上の電位差が生じると、こんどはＰ＋型ドレイン層１６からホールｈがＮウェル１２内に注入される。このホールｈは、Ｎウェル１２内でフィールド酸化膜１８の下方を通ってＮウェル１２を介してＰウェル１１ａ側に向かうものの、ゲート電極２０の下方に形成されたＰウェル・チャネル領域１１ａ’を通ることなく、このＰウェル・チャネル領域１１ａ’よりも下方位置に形成したホール吸収層２２に直ちに吸収され、更に、ホール吸収層２２に隣接したホール伝導層２３を経由してウェル・コンタクト用Ｐ＋拡散層１３に到達する。
【００２８】
即ち、この第１実施例では、Ｐ＋型ドレイン層１６からのホールｈは、ゲート電極２０の下方に形成されたＰウェル・チャネル領域１１ａ’を通らないので、Ｎ＋ソース層１４の近傍のチャネル電位が上昇せず、これに伴ってチャネルのしきい値電圧が変動しないために、電子ｅによる電子電流とホールｈによるホール電流とが加算された状態で大電流が常に安定に得られる。これにより、従来例で説明したような制御不可能な大電流が発生することがないので、パワー用ＭＯＳＦＥＴ１０内でラッチアップ状態に至ることも無く、パワー用ＭＯＳＦＥＴ１０の性能向上に寄与できる。
【００２９】
次に、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程について、図３〜図９を用いて製造工程順に説明する。
【００３０】
まず、図３に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程１では、Ｐ型半導体基板１１を用い、このＰ型半導体基板１１内に既知の方法でＰ型半導体基板１１内の下方及び左方にＰウェル１１ａを形成すると共に、Ｐ型半導体基板１１内で下方より上の図示右方にＮウェル１２を形成する。
【００３１】
次に、図４に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程２では、Ｎウェル１２の表面部位に既知の方法でフィールド酸化膜１８を形成する。具体的には、フィールド酸化膜１８は、Ｐウェル１１ａとＮウェル１２の境界部位からＮウェル１２側に向かって例えば０．２μｍ離れたところから、４．５μｍの幅で０．７μｍの厚さに形成する。
【００３２】
次に、図５に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程３では、Ｐ型半導体基板１１の表面に薄い犠牲酸化膜（図示せず）を１０ｎｍの厚さで成膜し、且つ、既知のフォトレジスト／エッチング工程によりＮウェル１２の表面上及びフィールド酸化膜１８上にレジスト膜を成膜し、且つ、Ｐウェル１１ａの表面を露出させて、Ｐウェル１１ａの表面部位にしきい値電圧調整用としてボロンをエネルギー２５ＫｅＶ，注入量１Ｅ１２／ｃｍ２でイオン注入する。この後、更にボロンをエネルギー２００ＫｅＶ，注入量１Ｅ１３／ｃｍ２で注入して、Ｐウェル１１ａの表面よりも下方でチャネルのしきい値に影響を与えない位置に、ホール吸収層２２を水平方向に所定の深さで形成する。（尚、しきい値電圧調整用のボロンは以下の図面では省略する）
次に、図６に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程４では、Ｐ型半導体基板１１の表面に成膜した薄い犠牲酸化膜をフッ酸で除去し、この後、Ｐ型半導体基板１１の表面上でＰウェル１１ａとＮウェル１２の境界を跨いだ左右に既知の方法でゲート酸化膜１９を３５ｎｍの厚みで形成し、このゲート酸化膜１９上にゲート電極２０をＮ＋型ポリシリコンにより形成する。この際、ゲート電極２０の左端の位置は、Ｐウェル・チャネル領域１１ａ’（図１）内でのチャネル長が例えば１μｍになるように設定にされている。
【００３３】
次に、図７に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程５では、左方のウェル・コンタクト用Ｐ＋拡散層１３と、右方のＰ＋ドレイン層１６とを形成するために、既知のフォトレジスト／エッチング工程によりウェル・コンタクト用Ｐ＋拡散層１３より右方のＰウェル１１ａの表面上，ゲート電極２０上，フィールド酸化膜１８上にレジスト膜を成膜し、レジスト膜が成膜されていない部位に対して基板表面側からＢＦ２（２フッ化ボロン）をエネルギー３０ＫｅＶ，注入量１．５Ｅ１５／ｃｍ２で注入して、左方のウェル・コンタクト用Ｐ＋拡散層１３と、右方のＰ＋ドレイン層１６とを同時に形成する。
【００３４】
次に、図８に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程６では、Ｎ＋ソース層１４を形成するために、既知のフォトレジスト／エッチング工程によりウェル・コンタクト用Ｐ＋拡散層１３上，ゲート電極２０上，フィールド酸化膜１８上，Ｐ＋ドレイン層１６上にレジスト膜を成膜し、レジスト膜が成膜されてない部位に対して基板表面側からひ素をエネルギー５０ＫｅＶ，注入量２Ｅ１５／ｃｍ２で注入して、Ｎ＋ソース層１４を形成する。
【００３５】
次に、図９に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程７では、ホール伝導層２３を形成するために、既知のフォトレジスト／エッチング工程によりゲート電極２０上，フィールド酸化膜１８上，Ｐ＋ドレイン層１６上にレジスト膜を成膜し、レジスト膜が成膜されてない部位に対して基板表面側から再度ボロンをエネルギー２００ＫｅＶ，注入量１Ｅ１５／ｃｍ２で注入すると、製造工程３で形成したホール吸収層２２内の左方部位に更にボロンが加わった状態でホール伝導層２３が形成される。この際、ゲート電極２０がマスキングされているので、このゲート電極２０の下方のＰウェル・チャネル領域１１ａ’よりも下方位置に形成されたホール吸収層２２は製造工程３で形成したままの状態を維持している。
【００３６】
この後、配線処理用として図１に示したソース電極１５，ゲートコンタクト電極２１，ドレイン電極１７を形成し、不純物の活性化として、１０００℃，１０秒の急速アニールを行ない、各電極１５，２１，１７に対して配線処理を施すと、図１に示した状態でパワー用ＭＯＳＦＥＴ１０が得られる。
【００３７】
上記のように製造工程１〜７により製造したパワー用ＭＯＳＦＥＴ１０のチャネル下、深さ方向を図１に示したＡ−Ａ’に沿って断面した時のボロン注入による不純物プロファイルは図１０に示したようになる。この図１０に示されているように、ホール吸収層２２の不純物濃度は１Ｅ１７／ｃｍ３の後半にあり、基板表面よりも濃い。この結果、Ｐ＋ドレイン層１６からのホールｈは、Ｐウェル・チャネル領域１１ａ’内に進入することなく、直ちにホール吸収層２２に吸収され、大きなホール電流が流れてもＮ＋ソース層１４の近傍のチャネル電位に影響を与えず、チャネルのしきい値電圧は変動しないので、制御不可能な大電流が発生せず、ラッチアップを防止できるパワー用ＭＯＳＦＥＴ１０が得られた。
【００３８】
＜第２実施例＞
図１１は本発明に係る第２実施例のパワー用スイッチング素子を模式的に示した縦断面図、
図１２は本発明に係る第２実施例のパワー用スイッチング素子において、電子とホールの流れを示した縦断面図である。
【００３９】
図１１に示した第２実施例のパワー用スイッチング素子３０は、第１実施例で用いたＰ型半導体基板１１に代えて、Ｎ型半導体基板３１を用いてパワー用ＭＯＳＦＥＴとして構成したものである。
【００４０】
上記した第２実施例のパワー用スイッチング素子（以下、パワー用ＭＯＳＦＥＴと記す）３０では、Ｎ型半導体基板３１内にＮウェル３１ａとＰウェル３２とが縦方向に分割して互いに隣接して形成されている。より具体的には、Ｎ型半導体基板３１内の下方及び右方にＮウェル３１ａが形成され、且つ、Ｎ型半導体基板３１内で下方より上の図示左方にＰウェル３２が形成されている点が第１実施例と大きく異なっている。
【００４１】
上記に伴って、Ｎ型半導体基板３１内のＰウェル３２の表面近傍にウェル・コンタクト用Ｐ＋拡散層３３とＮ＋ソース層３４とが左右に隣接して形成され、且つ、ウェル・コンタクト用Ｐ＋拡散層３３上及びＮ＋ソース層３４上にソース電極３５が形成されていると共に、このソース電極３５は接地されている。
【００４２】
また、Ｎ型半導体基板３１内のＰウェル３２から所定距離離れてＮウェル３１ａの表面近傍にＰ＋ドレイン層３６が形成され、且つ、Ｐ＋ドレイン層３６上にドレイン電極３７が形成されていると共に、ドレイン電極３７にドレイン電圧Ｖｄｄが印加されるようになっている。
【００４３】
また、Ｎ＋ソース層３４とＰ＋ドレイン層３６との間でＮウェル３１ａの表面部位には、素子分離のためのフィールド酸化膜３８が形成されている。この際、フィールド酸化膜３８はＰ＋ドレイン層３６の左端に隣接しており、フィールド酸化膜３８のある基板表面では横方向に高い耐圧が確保される。
【００４４】
また、Ｐウェル３２とＮウェル３１ａの境界を跨いで、Ｐウェル３２の表面上及びＮウェル３１ａの表面上にはゲート酸化膜３９を介してゲート電極４０が形成され、且つ、ゲート電極４０の右側がフィールド酸化膜３８上の一部に接するように延びて形成されていると共に、ゲート電極４０上にゲートコンタクト電極４１が形成されて、ゲート電圧が印加されるようになっている。この際、ゲート電極４０の下方にチャネル用としてＰウェル・チャネル領域３２’がＰウェル３２と略同じ状態で形成されており、且つ、Ｐウェル・チャネル領域３２’のチャネル長が例えば１μｍに設定されている。
【００４５】
また、ゲート電極４０の下方に形成されるＰウェル・チャネル領域３２’よりも深さが深い位置に、このＰウェル・チャネル領域３２’よりもＰ＋濃度が濃いＰ型のホール吸収層４２が形成されている。この際、ホール吸収層４２が形成される位置は、ゲート電極４０のチャネル下でしきい値などのトランジタ特性に影響を与えない位置である。
【００４６】
更に、ホール吸収層４２の左方にＰ型のホール伝導層４３が隣接して形成されており、このホール伝導層４３はウェル・コンタクト用Ｐ＋拡散層３３の下方及びＮ＋ソース層３４の下方にも隣接して、ホール吸収層４２よりもＰ＋濃度が濃く形成されている。
【００４７】
上記したＰ型のホール吸収層４２及びＰ型のホール伝導層４３は、第２実施例の要部を構成するものであり、且つ、第１実施例と同じ機能を備えており、ホール吸収層４２はＰ＋ドレイン層３６からのホールをＮウェル３１ａを介して吸収するための機能を備えており、一方、ホール伝導層４３はホール吸収層４２からのホールをウェル・コンタクトＰ＋拡散層３３に伝達するための機能を備えている。
【００４８】
従って、第２実施例のパワー用スイッチング素子３０は、Ｎ型半導体基板３１を用いている以外は第１実施例の技術的思想をそのまま投入したものであるから、第２実施例のパワー用スイッチング素子３０を動作させた時の態様は図１２に示したように、第１実施例と同様な動作となり、これに伴って第１実施例と同様な効果を得ることができるものである。
【００４９】
尚、第２実施例のパワー用スイッチング素子３０の製造工程は、Ｎ型半導体基板３１を用いた以外は、第１実施例と同じ製造工程で製造できるので、ここでの詳述を省略する。
【００５０】
【発明の効果】
以上詳述した本発明に係るパワー用スイッチング素子によると、とくに、ゲート電極の下方に形成されるＰウェル・チャネル領域よりも深さが深い位置に形成され、且つ、Ｐ＋ドレイン層からのホールをＮウェルを介して吸収するためのホール吸収層と、ホール吸収層に隣接すると共にウェル・コンタクトＰ＋拡散層にも隣接してホール吸収層からのホールをウェル・コンタクトＰ＋拡散層に伝達するためのホール伝達層とを備えているので、この結果、Ｐ＋型ドレイン層からのホールは、ゲート電極の下方に形成されたＰウェル・チャネル領域を通らないので、Ｎ＋ソース層の近傍のチャネル電位が上昇せず、これに伴ってチャネルのしきい値電圧が変動しないために、電子による電子電流とホールによるホール電流とが加算された状態で大電流が常に安定に得られる。これにより、従来例で説明したような制御不可能な大電流が発生することがないので、パワー用スイッチング素子内でラッチアップ状態に至ることも無く、パワー用スイッチング素子の性能向上に寄与できる。
【図面の簡単な説明】
【図１】本発明に係る第１実施例のパワー用スイッチング素子を模式的に示した縦断面図である。
【図２】本発明に係る第１実施例のパワー用スイッチング素子において、電子とホールの流れを示した縦断面図である。
【図３】本発明に係る第１実施例のパワー用スイッチング素子の製造工程１を示した縦断面図である。
【図４】本発明に係る第１実施例のパワー用スイッチング素子の製造工程２を示した縦断面図である。
【図５】本発明に係る第１実施例のパワー用スイッチング素子の製造工程３を示した縦断面図である。
【図６】本発明に係る第１実施例のパワー用スイッチング素子の製造工程４を示した縦断面図である。
【図７】本発明に係る第１実施例のパワー用スイッチング素子の製造工程５を示した縦断面図である。
【図８】本発明に係る第１実施例のパワー用スイッチング素子の製造工程６を示した縦断面図である。
【図９】本発明に係る第１実施例のパワー用スイッチング素子の製造工程７を示した縦断面図である。
【図１０】図１中のＡ−Ａ’の不純物プロファイルを示した図である。
【図１１】本発明に係る第２実施例のパワー用スイッチング素子を模式的に示した縦断面図である。
【図１２】本発明に係る第２実施例のパワー用スイッチング素子において、電子とホールの流れを示した縦断面図である。
【図１３】従来のパワー用スイッチング素子の一例として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を示した縦断面図である。
【図１４】図１３に示した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、電子とホールの流れを示した縦断面図である。
【符号の説明】
１０…第１実施例のパワー用スイッチング素子（パワー用ＭＯＳＦＥＴ）、
１１…Ｐ型半導体基板、
１１ａ…Ｐウェル、１１ａ’…Ｐウェル・チャネル領域、１２…Ｎウェル、
１３…ウェル・コンタクト用Ｐ＋拡散層、１４…Ｎ＋ソース層、
１５…ソース電極、１６…Ｐ＋ドレイン層、１７…ドレイン電極、
１８…フィールド酸化膜、１９…ゲート酸化膜、
２０…ゲート電極、２１…ゲートコンタクト電極、
２２…ホール吸収層、２３…ホール伝導層、
３０…第２実施例のパワー用スイッチング素子（パワー用ＭＯＳＦＥＴ）、
３１…Ｎ型半導体基板、３１ａ…Ｎウェル、
３２…Ｐウェル、３２’…Ｐウェル・チャネル領域、
３３…ウェル・コンタクト用Ｐ＋拡散層、３４…Ｎ＋ソース層、
３５…ソース電極、３６…Ｐ＋ドレイン層、３７…ドレイン電極、
３８…フィールド酸化膜、３９…ゲート酸化膜、
４０…ゲート電極、４１…ゲートコンタクト電極、
４２…ホール吸収層、４３…ホール伝導層、
ｅ…電子、ｈ…ホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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