(57)【要約】【課題】ホットキャリア耐性を低下させることなく静電気放電耐性を高めることのできるＩ／Ｏ回路を備えた半導体集積回路を提供する。【解決手段】出力ＭＯＳトランジスタＭ２と並列に降伏電圧の低い第１低耐圧ＭＯＳトランジスタＭ１を接続するとともに、電源端子間に降伏電圧の低い第２低耐圧ＭＯＳトランジスタＭ４を接続し、外部端子Ｔ１にＥＳＤサージが印加された場合に先ず第１低耐圧ＭＯＳトランジスタＭ１が寄生バイポーラ動作してサージ電流を放電し、次いで第２低耐圧ＭＯＳトランジスタＭ４が寄生バイポーラ動作してサージ電流を放電するように構成する。【選択図】        図１
2005005333.tif 000002
【特許請求の範囲】
【請求項１】
第１電源電圧端子または第２電源電圧端子に各々のソース端子が、また、外部端子に各々のドレイン端子が接続されてなる第１および第２の出力ＭＯＳトランジスタを備えた半導体集積回路であって、
上記外部端子と上記第２電源電圧端子との間に、上記第２の出力ＭＯＳトランジスタより降伏電圧が低く形成された第１の保護トランジスタが接続されていることを特徴とする半導体集積回路。
【請求項２】
上記第１電源電圧端子と上記外部端子との間ならびに上記第２電源電圧端子と上記外部端子との間にそれぞれ接続された第１および第２の保護ダイオードと、
第１電源電圧端子と第２電源電圧端子との間に接続され上記第２の出力ＭＯＳトランジスタより降伏電圧が低く形成された第２の保護トランジスタとを備えていることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
上記外部端子と上記第１の保護トランジスタの間に抵抗素子が接続されていることを特徴とする請求項２記載の半導体集積回路。
【請求項４】
上記第１又は第２の保護トランジスタは、上記第２の出力ＭＯＳトランジスタよりもドレイン耐圧が低く形成された低耐圧ＭＯＳトランジスタであることを特徴とする請求項１〜３の何れかに記載の半導体集積回路。
【請求項５】
上記第１又は第２の保護トランジスタは、サイリスタであることを特徴とする請求項１〜３の何れかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体技術さらには半導体集積回路の静電保護に適用して有効な技術に関する。
【０００２】
【従来の技術】
従来の半導体集積回路における静電保護技術として、外部端子に印加されたＥＳＤ（静電気放電）サージを電源端子へ放電する機能を、信号を出力するＩ／Ｏ回路の出力ＭＯＳトランジスタに持たせるようにしたものがある。
【０００３】
【発明が解決しようとする課題】
しかしながら、出力ＭＯＳトランジスタによりＥＳＤサージを放電させるためには、出力ＭＯＳトランジスタのドレイン耐圧が低くなるように形成して外部端子から電源端子へＥＳＤサージを放電する能力を高める必要がある。出力ＭＯＳトランジスタを低耐圧にするにはそのドレイン拡散層の不純物濃度を高くする方法があるが、そのようにすると酸化膜の界面が徐々に劣化してしまういわゆるホットキャリア耐性の低下という現象が生じてしまう。すなわち、この静電保護技術ではＥＳＤ耐性とホットキャリア耐性とがトレードオフの関係になっている。
【０００４】
そのため、上記の方式でＥＳＤ耐性とホットキャリア耐性の両方を満たすためには、狭い条件の中で、出力ＭＯＳトランジスタのゲート幅やドレイン拡散層の面積を大きくするなどのレイアウト対策を行ったり、或いは特別の不純物イオン注入工程を追加するなどのプロセス対策を行って、所望の特性が得られるようにする必要があり、レイアウト面積の増大、並びに回路の設計コストや製造コストが増大するという問題があった。
【０００５】
この発明の目的は、回路のホットキャリア耐性を低下させることなくＥＳＤ耐性を高めることのできるＩ／Ｏ回路を備えた半導体集積回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、半導体集積回路の入出力回路において、Ｎチャネル形の出力ＭＯＳトランジスタと並列に降伏電圧の低い第１の低耐圧ＭＯＳトランジスタを接続するとともに、同様に降伏電圧の低い第２の低耐圧ＭＯＳトランジスタを電源端子間に接続し、外部端子にＥＳＤサージが印加された場合に先ず第１低耐圧ＭＯＳトランジスタの寄生バイポーラトランジスタを動作させてサージ電流を放電させ、次いで第２低耐圧ＭＯＳトランジスタの寄生バイポーラトランジスタを動作させてサージ電流を放電させるように構成したものである。
【０００７】
このような手段によれば、ＥＳＤ耐性を図るために出力ＭＯＳトランジスタのゲート幅やドレイン拡散層の大きさを調整したりイオン注入をしたりする必要がないので、出力ＭＯＳトランジスタのホットキャリア耐性を低下させることなく、入出力回路のＥＳＤ耐性を高めることが出来る。
【０００８】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
図１は、本発明の第１実施例に係るＥＳＤ保護回路を含んだＩ／Ｏ回路を示す回路図である。
同図において、Ｔ１は外部端子、Ｖｃｃは電源電圧、Ｖｓｓは基準電源電圧、Ｍ２とＭ３はＮチャネル形とＰチャネル形の出力ＭＯＳトランジスタで電源電圧Ｖｃｃ，Ｖｓｓを受けて駆動するプッシュプル型の出力回路を構成している。Ｄ１は外部端子Ｔ１と電源電圧Ｖｃｃの端子間の保護ダイオード、Ｄ２は外部端子Ｔ１と基準電源電圧Ｖｓｓの端子間の保護ダイオード、Ｄ３は電源電圧Ｖｃｃ，Ｖｓｓの両端子間の保護ダイオードである。
【０００９】
また、Ｍ１は、ＥＳＤ放電用に外部端子Ｔ１と基準電源電圧Ｖｓｓの端子間に接続されたＮチャネル形の低耐圧ＭＯＳトランジスタ、Ｍ４は、ＥＳＤ放電用に電源端子間に接続されたＮチャネル形の低耐圧ＭＯＳトランジスタ、Ｒ１は外部端子Ｔ１と低耐圧ＭＯＳトランジスタＭ１のドレイン端子との間に接続された例えばポリシリコンなどの抵抗素子である。
【００１０】
このＩ／Ｏ回路は、外部端子Ｔ１を介してデータの入出力を行うもので、外部端子Ｔ１は抵抗Ｒ１を介して出力回路（Ｍ２，Ｍ３）に接続されているほか、図示しない内部の入力回路にも接続されている。
【００１１】
また、特に制限されるものではないが、この実施例のＩ／Ｏ回路を備えた半導体集積回路は０．１８μｍプロセスにより製造され、Ｉ／Ｏ回路は３．３Ｖや５Ｖの信号が入出力されるものである。そのため、出力ＭＯＳトランジスタＭ２，Ｍ３や、低耐圧ＭＯＳトランジスタＭ１，Ｍ４、並びに、図示しない内部の入力回路を構成するＭＯＳトランジスタは、酸化膜が厚く形成された厚膜ＭＯＳトランジスタからなり、５Ｖ以上のゲート耐圧が確保されている。
【００１２】
低耐圧ＭＯＳトランジスタＭ１，Ｍ４は、ドレイン耐圧がＩ／Ｏ回路の他のＭＯＳトランジスタ（例えば、出力ＭＯＳトランジスタＭ２）よりも低くなるように形成されたものである。このような特性は、例えば、ドレイン拡散層の不純物濃度を高めに設定することで得ることが出来る。或いは、ＭＯＳトランジスタのゲート長を短くすることで得ることも出来る。これら低耐圧ＭＯＳトランジスタＭ１，Ｍ４は、例えばゲート端子とソース端子が結合されるなどして、ピンチオフ状態にされる。
【００１３】
図２には、低耐圧ＭＯＳトランジスタＭ１と出力ＭＯＳトランジスタＭ２との放電特性のグラフを示す。同図において横軸はＭＯＳトランジスタのドレイン・ソース間に生じる放電電圧、縦軸はドレイン電流を示している。
一般に、ＭＯＳトランジスタは、オフされた状態でドレイン電圧を上昇させていくとある降伏電圧でアバランシェ降伏が生じてドレインからウェルに流れる電流が増加する。そして、この電流によりウェルの電圧が上昇してソース電圧よりＰＮ接合の順方向電圧（０．８Ｖ）を超えると、ウェルからソース領域に電流が流れて、ドレイン領域−ウェル−ソース領域からなる寄生バイポーラがオンされる。そして、それによりドレイン領域からソース領域へ大きな電流が流れるという特性を有する。一旦、寄生バイポーラがオンすると降伏電圧より低い電圧で大きな電流を流すため、放電電圧が急激に変化する。このときの電圧変動のことをスナップバックと云う。
【００１４】
低耐圧ＭＯＳトランジスタＭ１は、ドレイン耐圧が低くなるように、すなわち、出力ＭＯＳトランジスタＭ２と較べてドレイン端子の降伏電圧が例えば３〜５Ｖ程度低く形成されている。また、主に放電特性を最適化するように設計することが出来るため、例えばゲート幅を広くするなどして、非常に大きな放電電流に対して破壊されないように形成されている。
電源端子間の低耐圧ＭＯＳトランジスタＭ４についても同一の特性である。
【００１５】
出力ＭＯＳトランジスタＭ２は、出力回路としての動作特性やホットキャリア耐性を最適化するように設計されている。一方、放電特性は余り考慮されていないので、比較的低い放電電流で破壊される放電特性を有している。
【００１６】
次に、上記構成のＩ／Ｏ回路にＥＳＤサージが入力したときの動作説明を行う。
図３は、Ｉ／Ｏ回路の放電特性を示すグラフである。横軸は外部端子Ｔ１の電圧、縦軸は外部端子Ｔ１に流れる放電電流を示す。
外部端子Ｔ１に例えば２００〜２０００ＶのＥＳＤサージパルスが入力されると、先ず、この電圧が直接印加される低耐圧ＭＯＳトランジスタＭ１と出力ＭＯＳトランジスタＭ２のうち、降伏電圧が低く形成された低耐圧ＭＯＳトランジスタＭ１の寄生バイポーラトランジスタがＯＮしてそのソース端子へ大きな電流を流す（放電経路▲１▼）。
【００１７】
さらに、この電流が増すに従って、抵抗Ｒ１の電圧降下が大きくなって外部端子Ｔ１の電圧が上昇する。そして、それに伴って電源電圧Ｖｃｃラインの電圧が上昇し、その電圧が電源端子間の低耐圧ＭＯＳトランジスタＭ４の降伏電圧に達すると、この低耐圧ＭＯＳトランジスタＭ４の寄生バイポーラトランジスタがＯＮしてソース端子へ大きな電流を流す（放電経路▲２▼）。
これらの間、放電電圧は出力ＭＯＳトランジスタＭ２の降伏電圧を超えないので、出力ＭＯＳトランジスタＭ２の寄生バイポーラトランジスタがＯＮして電流が流れ続けたり破壊されたりすることはない。
【００１８】
図３のグラフにおいて、低耐圧ＭＯＳトランジスタＭ１が放電電流を流すときの特性線Ｌ１’の傾きが、図２に示した低耐圧ＭＯＳトランジスタＭ１単体での特性線Ｌ１の傾きよりも緩やかになっているのは、抵抗Ｒ１の電圧降下が作用しているからである。
【００１９】
また、低耐圧ＭＯＳトランジスタＭ１が降伏する端子電圧よりも、電源端子間の低耐圧ＭＯＳトランジスタＭ４が降伏する端子電圧の方が高いのは、ダイオードＤ１の順方向電圧と低耐圧ＭＯＳトランジスタＭ４までの配線抵抗の電圧降下が加わっているからである。ちなみに、低耐圧ＭＯＳトランジスタＭ４は、外部端子Ｔ１よりも離れた箇所にある電源端子の近傍に形成されるため、外部端子Ｔ１からの配線長が比較的長く、その配線抵抗も比較的大きくなる。また、ＥＳＤサージにより流れる放電電流は１〜２Ａ程度になるので配線抵抗による電圧降下も大きなものとなる。
【００２０】
そして、このような低耐圧ＭＯＳトランジスタＭ１，Ｍ４による二段階の放電作用により、出力回路や入力回路にサージ電圧が印加されるのを防止してこれらの回路をＥＳＤサージから保護することが出来る。
【００２１】
図４には、本発明の第２実施例に係るＩ／Ｏ回路の回路図を、図５にはその放電特性のグラフをそれぞれ示す。
この第２実施例に係るＩ／Ｏ回路は、図１の回路から抵抗Ｒ１を除く一方、外部端子Ｔ１と低耐圧ＭＯＳトランジスタＭ１の接続ノードＮ２と、出力ＭＯＳトランジスタＭ２，Ｍ３の結合ノードＮ３との間に抵抗Ｒ２を接続したものである。
【００２２】
このようなＩ／Ｏ回路によれば、外部端子Ｔ１にＥＳＤサージが印加された場合、外部端子Ｔ１と基準電源電圧Ｖｓｓの端子間に設けられた低耐圧ＭＯＳトランジスタＭ１の寄生バイポーラトランジスタがオンしてサージ電流を電源電圧Ｖｓｓの端子へ放電し、それにより、出力ＭＯＳトランジスタＭ２，Ｍ３や入力回路を保護することが出来る。
【００２３】
また、この第２実施例のＩ／Ｏ回路によれば、素子単体で見たときに、出力ＭＯＳトランジスタＭ２の降伏電圧と低耐圧ＭＯＳトランジスタＭ１の降伏電圧に少しの差しかないような素子しか形成できないような場合でも、抵抗Ｒ２の電圧降下により、外部端子Ｔ１にＥＳＤサージが印加された場合に、出力ＭＯＳトランジスタＭ２が降伏するよりも早く低耐圧ＭＯＳトランジスタＭ１を降伏させることが出来る。これは、出力ＭＯＳトランジスタＭ２にはピンチオフした状態で僅かなのドレイン電流が流れるので、その電流により抵抗Ｒ２の電圧降下が生じて、出力ＭＯＳトランジスタＭ２のドレイン電圧よりも低耐圧ＭＯＳトランジスタＭ１のドレイン電圧の方が高くなるからである。
【００２４】
また、この実施例に係るＩ／Ｏ回路では、ＥＳＤサージが外部端子Ｔ１に印加された場合に、電源端子間の低耐圧ＭＯＳトランジスタＭ４は特に機能しないが、電源電圧Ｖｃｃの端子に高電圧のサージパルスが入力された場合に、この低耐圧ＭＯＳトランジスタＭ４の寄生バイポーラトランジスタが先に動作してサージパルスを電源電圧Ｖｓｓの端子へ放電させることが出来る。
【００２５】
図６には、本発明の第３実施例に係るＩ／Ｏ回路の回路図を、図７にはその放電特性のグラフをそれぞれ示す。
この第３実施例に係るＩ／Ｏ回路は、電源端子間の保護トランジスタとして図１の低耐圧ＭＯＳトランジスタＭ４の代わりにサイリスタＳ１を適用したものである。
この第３実施例のＩ／Ｏ回路では、外部端子Ｔ１にＥＳＤサージが印加された場合に、先ず、外部端子Ｔ１と基準電源端子間に接続された低耐圧ＭＯＳトランジスタＭ１の寄生バイポーラトランジスタがＯＮして電流を流し、次いで、この電流により電源電圧Ｖｃｃのラインの電圧が上昇してサイリスタＳ１にオンして大きな電流を電源電圧Ｖｓｓの端子へ放電する。そして、これらにより出力ＭＯＳトランジスタＭ２，Ｍ３や内部の入力回路を保護することが出来る。
【００２６】
図８には、本発明の第１実施例に係るＩ／Ｏ回路のレイアウト構成図を示す。
同図において、ハッチングＡはポリシリコン、ハッチングＢはＰ形拡散層、ハッチングＣはＮ形拡散層、ハッチングＤはＰ形ウェル、ハッチングＥはＮ形ウェル、ハッチングＦは低濃度Ｎ形基板を示している。
【００２７】
同図に示されるように、Ｉ／Ｏ回路の各素子はＰ形ウェルとＮ形ウェルを独立にさせたダブルウェル構造により形成されるとともに、特に制限されないが、各素子は複数の電極を並列に形成した櫛型電極構造に形成され、これらの複数の電極に複数の配線がそれぞれ接続されて回路が形成されるようになっている。また、図８においてダイオードＤ１，Ｄ２とＭＯＳトランジスタＭ１〜Ｍ３の各素子の櫛型電極の周りを囲うように枠状に形成されているＮ形又はＰ形の拡散層２０，２１はウェル給電用の電極である。
【００２８】
なお、図１中の電源端子間の保護ダイオードＤ３や低耐圧ＭＯＳトランジスタＭ４は外部端子Ｔ１と離れた位置に形成される電源端子のパッドと隣接して形成されているため、図８には示されていない。
【００２９】
本実施例に係るＩ／Ｏ回路においては、低耐圧ＭＯＳトランジスタＭ１は保護ダイオードＤ１，Ｄ２やパッドなどとともにチップの外周側に、出力ＭＯＳトランジスタＭ２，Ｍ３はそれよりチップの内側に形成されるとともに、出力ＭＯＳトランジスタＭ２，Ｍ３と低耐圧ＭＯＳトランジスタＭ１との間隔が少し広めされるなど、出力ＭＯＳトランジスタＭ２，Ｍ３と低耐圧ＭＯＳトランジスタＭ１とがレイアウト的に区別されて形成されている。それにより、低耐圧ＭＯＳトランジスタＭ１による放電動作が出力ＭＯＳトランジスタＭ２，Ｍ３に影響を与えないようにされている。
【００３０】
さらに、出力ＭＯＳトランジスタＭ２のウェルと、低耐圧ＭＯＳトランジスタＭ１のウェルとは互いに切り離されており、低耐圧ＭＯＳトランジスタＭ１の寄生バイポーラトランジスタがオンするときにウェルに流れる電流が出力ＭＯＳトランジスタＭ２に流れないようにされている。
【００３１】
図９には、上述のＩ／Ｏ回路を備えた半導体集積回路チップの全体のレイアウト図を、図１０にはこの半導体集積回路を構成する３種類のＭＯＳトランジスタと低耐圧ＭＯＳトランジスタのプロセス工程を説明する図表である。
この半導体集積回路は、不揮発性メモリ搭載型の集積回路であり、主に、構造の異なる３種類のＭＯＳトランジスタにより構成される。すなわち、周辺回路およびＩ／Ｏ回路に使用される厚膜ＭＯＳトランジスタと、フラッシュメモリのメモリ素子となる２重ゲート構造のＭＯＳトランジスタ（厚膜メモリＭＯＳトランジスタ）と、内部論理回路（コアデバイス）に使用される薄膜ＭＯＳトランジスタである。そして、Ｉ／Ｏ回路に用いられる低耐圧ＭＯＳトランジスタ（ＥＳＤＭＯＳ）Ｍ１，Ｍ４は、これら３種類のＭＯＳトランジスタの各プロセス工程を適宜組み合わせることで形成することが出来る。
【００３２】
図１０に示すように、薄膜ＭＯＳトランジスタは、１．８Ｖ系或いはそれ以下の低電圧で高速に駆動するため酸化膜が薄く形成されるとともに、そのウェルとしては高濃度のＰ形不純物を打ち込む「高濃度Ｐ形ウェルプロセス」が用いられて形成される。また、ソース・ドレインのエクステンション部には中濃度のＮ形不純物を打ち込む「中濃度Ｎ形エクステンション拡散層プロセス」が、ソース・ドレインの拡散層には全てのＮチャネルＭＯＳトランジスタで共通に行われる高濃度のＮ形不純物（例えばリン）を打ち込む「高濃度Ｎ形拡散層プロセス」が、それぞれ用いられる。
【００３３】
メモリ素子としてのＭＯＳトランジスタ（厚膜メモリＭＯＳトランジスタ）は、コントロールゲートの他にフローティングゲートを有し、該フローティングゲートにホットエレクトロンを注入してデータ保持を行うトランジスタであり、高電圧で駆動するため酸化膜が厚く形成されるとともに、そのウェルは低濃度のＰ形不純物を打ち込む「低濃度Ｐ形ウェルプロセス」により形成される。また、ソース・ドレインの拡散層の形成には、共通の「高濃度Ｎ形拡散層プロセス」に加えて、さらに不純物濃度を増すためにソース側に低濃度のＮ形不純物を打ち込む「メモリソース拡散層プロセス」が、ドレイン側に低濃度のＮ形不純物を打ち込む「メモリドレイン拡散層プロセス」が用いられる。
【００３４】
厚膜ＭＯＳトランジスタは、３．３Ｖ系や５Ｖ系の信号を扱うため酸化膜が厚く形成されるとともに、そのウェルは上記の「低濃度Ｐ形ウェルプロセス」が用いられて形成される。また、ソース・ドレインのエクステンション部の形成には低濃度のＮ形不純物を打ち込む「低濃度Ｎ形エクステンション拡散層プロセス」が、ソース・ドレインの拡散層の形成には共通の「高濃度Ｎ形拡散層プロセス」が、それぞれ用いられる。
【００３５】
低耐圧ＭＯＳトランジスタ（ＥＳＤＭＯＳ）は、上記のような半導体プロセスを適宜組み合わせて形成することが出来る。組合せのパターンとしては、図１０の仕様▲１▼〜▲４▼の何れかを適用することが出来る。
例えば、仕様▲１▼のパターンを適用した場合、酸化膜は厚く、ウェルには「低濃度Ｐ形ウェルプロセス」、ソース・ドレインのエクステンション部には「中濃度Ｎ形エクステンション拡散層プロセス」、ソース・ドレインの拡散層には「高濃度Ｎ形拡散層プロセス」を、それぞれ用いて低耐圧ＭＯＳトランジスタを形成することができる。同様に、仕様▲２▼〜▲４▼のパターンを用いても低耐圧ＭＯＳトランジスタを形成することが出来る。このような場合、低耐圧ＭＯＳトランジスタの形成のために新たなプロセス工程を追加することなく、マスクの変更のみで対応することが出来る。
【００３６】
また、仕様▲５▼に示すように、低耐圧ＭＯＳトランジスタのソース・ドレイン拡散層を、共通の「高濃度Ｎ形拡散層プロセス」を用いずに、高濃度のＮ形不純物（例えば砒素）を打ち込む専用の「高濃度Ｎ形ＥＳＤ拡散層プロセス」を用いて形成することも出来る。しかしながら、この場合には、新たなプロセス工程の追加が必要となる。
【００３７】
以上のように、上述の第１〜第３の実施例のＩ／Ｏ回路を備えた半導体集積回路によれば、低耐圧ＭＯＳトランジスタＭ１，Ｍ４やサイリスタＳ１の放電により所定のＥＳＤ耐性を容易に得ることが出来るとともに、出力ＭＯＳトランジスタに関しては出力回路としての動作特性やホットキャリア耐性のみを考慮して設計することが出来るようになるという効果がある。
【００３８】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
例えば、図１のＩ／Ｏ回路に第２実施例の抵抗Ｒ２（図４）を設けても良い。この場合、ＥＳＤサージに対して２個の低耐圧ＭＯＳトランジスタＭ１，Ｍ４で２段階にサージ電流を放電して回路を保護することが出来るとともに、出力ＭＯＳトランジスタＭ２の降伏電圧が低い場合でも、抵抗Ｒ２によって、出力ＭＯＳトランジスタＭ２よりも低耐圧ＭＯＳトランジスタＭ１の方において早く寄生バイポーラトランジスタをオンさせるようにできる。
【００３９】
また、外部端子Ｔ１と基準電源電圧Ｖｓｓの端子との間に接続される保護トランジスタとして、低耐圧ＭＯＳトランジスタではなくサイリスタを設けるようにしても良い。なお、この場合には、サイリスタの降伏電圧が出力ＭＯＳトランジスタＭ２の降伏電圧よりも低くなるように形成する必要がある。
【００４０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である不揮発性メモリを搭載した半導体集積回路について説明したがこの発明はそれに限定されるものでなく、ＥＳＤ保護の必要な様々な半導体集積回路に広く利用することができる。
【００４１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、ホットキャリア耐性など出力回路に必要な特性とＥＳＤ耐性との両方を同時に満足する半導体集積回路を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＥＳＤ保護回路を含んだＩ／Ｏ回路を示す回路図である。
【図２】高耐圧ＭＯＳトランジスタと低耐圧ＭＯＳトランジスタの放電特性を示すグラフである。
【図３】第１実施例のＩ／Ｏ回路の放電特性を表わした特性グラフである。
【図４】本発明の第２実施例に係るＥＳＤ保護回路を含んだＩ／Ｏ回路を示す回路図である。
【図５】第２実施例のＩ／Ｏ回路の放電特性を表わした特性グラフである。
【図６】本発明の第３実施例に係るＥＳＤ保護回路を含んだＩ／Ｏ回路を示す回路図である。
【図７】第３実施例のＩ／Ｏ回路の放電特性を表わした特性グラフである。
【図８】第１の実施例に係るＩ／Ｏ回路のレイアウト構成図を示す。
【図９】本発明の実施例の半導体集積回路のチップ全体のレイアウト図である。
【図１０】図９の半導体集積回路の各ブロックで用いられるＭＯＳトランジスタのプロセス工程を説明する図表である。
【符号の説明】
Ｄ１〜Ｄ３  保護ダイオード
Ｍ１    低耐圧ＭＯＳトランジスタ（第１の保護トランジスタ）
Ｍ２    出力ＭＯＳトランジスタ（第２の出力ＭＯＳトランジスタ）
Ｍ３    出力ＭＯＳトランジスタ（第１の出力ＭＯＳトランジスタ）
Ｍ４    低耐圧ＭＯＳトランジスタ（第２の保護トランジスタ）
Ｒ１    抵抗素子
Ｓ１    サイリスタ（第２の保護トランジスタ）
Ｔ１    外部端子
Ｖｃｃ  電源電圧（第１電源電圧）
Ｖｓｓ  基準電源電圧（第２電源電圧）
【図１】
2005005333.tif 000003
【図２】
2005005333.tif 000004
【図３】
2005005333.tif 000005
【図４】
2005005333.tif 000006
【図５】
2005005333.tif 000007
【図６】
2005005333.tif 000008
【図７】
2005005333.tif 000009
【図８】
2005005333.tif 000010
【図９】
2005005333.tif 000011
【図１０】
2005005333.tif 000012