(57)【要約】【課題】駆動トランジスタのしきい値電圧の変動を効果的に補償する。【解決手段】選択ＴＦＴ２０がオフの状態において、制御ＴＦＴ３０をオフし、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８をオンする。これによってコンデンサ２２の選択ＴＦＴ２０側がＰＶＤＤにセットされた状態で、短絡ＴＦＴ２８がオンして駆動ＴＦＴ２４がダイオード接続される。そこで、駆動ＴＦＴ２４のゲートに駆動ＴＦＴ２４のしきい値電圧だけＰＶＤＤより低い電圧がセットされる。次に、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８をオフし、制御ＴＦＴ３０をオンすることで、データラインＤＬのビデオ信号の電圧により駆動ＴＦＴ２４のゲート電圧がシフトされ、これによって駆動ＴＦＴ２４がオンして有機ＥＬ素子３２に駆動電流が供給される。これによって、駆動ＴＦＴ２４のしきい値電圧によらず、ビデオ信号に応じて駆動電流を制御できる。【選択図】図１
2005128521.tif 000002
【特許請求の範囲】
【請求項１】
一端がデータラインに接続された選択トランジスタと、
この選択トランジスタの他端に一端が接続されたコンデンサと、
このコンデンサの他端に制御端が接続され、一端が電源ラインに接続された駆動トランジスタと、
この駆動トランジスタの他端に一端が接続された制御トランジスタと、
この制御トランジスタの他端に接続された有機ＥＬ素子と、
前記駆動トランジスタをダイオード接続する短絡トランジスタと、
前記選択トランジスタとコンデンサの接続部に一端が接続され、他端が一定電圧の電源に接続されたリセット制御トランジスタと、
を含み、
前記選択トランジスタがオフされている期間に、前記制御トランジスタをオフするとともに、前記短絡トランジスタおよびリセット制御トランジスタをオンして、前記駆動トランジスタの制御端に駆動トランジスタのしきい値電圧に対応する電圧を設定し、その後選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせて、このシフトした電圧に応じて駆動トランジスタに有機ＥＬ素子の駆動電流を流すことを特徴とする有機ＥＬ画素回路。
【請求項２】
請求項１に記載の有機ＥＬ画素回路において、
前記リセット制御トランジスタの他端が接続される電源は、前記駆動トランジスタの一端が接続される電源ラインであることを特徴とする有機ＥＬ画素回路。
【請求項３】
請求項１または２に記載の有機ＥＬ画素回路において、
前記短絡トランジスタと、リセット制御トランジスタは、同一極性であり、その制御端は、同一の第１リセット制御ラインに接続されていることを特徴とする有機ＥＬ画素回路。
【請求項４】
請求項３に記載の有機ＥＬ画素回路において、
前記制御トランジスタの制御端は、前記短絡トランジスタおよびリセット制御トランジスタが接続される第１リセット制御ラインとは別に設けられた第２リセット制御ラインに接続されており、前記制御トランジスタをオフした後に前記短絡トランジスタおよびリセット制御トランジスタをオンし、前記短絡トランジスタおよびリセット制御トランジスタをオフした後に前記制御トランジスタをオンすることを特徴とする有機ＥＬ画素回路。
【請求項５】
請求項３に記載の有機ＥＬ画素回路において、
前記制御トランジスタの制御端は、前記短絡トランジスタおよびリセット制御トランジスタが接続される第１リセット制御ラインとは別に設けられた第２リセット制御ラインに接続されており、前記短絡トランジスタおよびリセット制御トランジスタをオンした後に前記制御トランジスタをオフし、前記短絡トランジスタおよびリセット制御トランジスタをオフした後に前記制御トランジスタをオンすることを特徴とする有機ＥＬ画素回路。
【請求項６】
請求項４または５に記載の有機ＥＬ画素回路において、
前記制御トランジスタがオンした後に、前記選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせて、このシフトした電圧に応じて前記駆動トランジスタに有機ＥＬ素子の駆動電流を流すことを特徴とする有機ＥＬ画素回路。
【請求項７】
請求項４または５に記載の有機ＥＬ画素回路において、
前記選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせた後、前記選択トランジスタがオンの期間において前記制御トランジスタをオンし、その後前記選択トランジスタをオフすることを特徴とする有機ＥＬ画素回路。
【請求項８】
請求項３に記載の有機ＥＬ画素回路において、
前記制御トランジスタは、前記短絡トランジスタおよびリセット制御トランジスタとは反対の極性であり、前記制御トランジスタの制御端は前記短絡トランジスタおよびリセット制御トランジスタと同一の第１リセット制御ラインに接続されていることを特徴とする有機ＥＬ画素回路。
【請求項９】
請求項１〜８のいずれか１に記載の回路において、
前記駆動トランジスタは、ｐチャネルトランジスタであり、
前記制御トランジスタは、ｎチャネルトランジスタであることを特徴とする有機ＥＬ画素回路。
【請求項１０】
請求項９に記載の回路において、
前記駆動トランジスタと、前記制御トランジスタとの間に、電流を駆動トランジスタ側から制御トランジスタ側へ向けて流すダイオードを配置することを特徴とする有機ＥＬ画素回路。
【請求項１１】
請求項１０に記載の回路において、
前記駆動トランジスタのドレインと、前記制御トランジスタのドレインを連続する半導体層によって形成し、これらドレイン同士の接続部において、ＰＮ接合のダイオードを形成することを特徴とする有機ＥＬ画素回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、有機ＥＬ素子などの発光素子を含む画素回路に関する。
【背景技術】
【０００２】
従来より、有機ＥＬ素子を用いた有機ＥＬパネルが知られており、その開発が進んでいる。この有機ＥＬパネルにおいては、有機ＥＬ素子をマトリクス状に配置し、この有機ＥＬ素子の発光を個別に制御することで、表示を行う。特に、アクティブマトリクスタイプの有機ＥＬパネルでは、画素毎に表示制御用のＴＦＴを有し、このＴＦＴの動作制御により画素毎の発光を制御できるため、非常に高精度の表示を行うことができる。
【０００３】
図５に、アクティブマトリクスタイプの有機ＥＬパネルにおける画素回路の一例を示す。画素の輝度を示すデータ電圧が供給されるデータラインは、ゲートがゲートラインに接続されたｎチャネルの選択ＴＦＴ１０を介し、駆動ＴＦＴ１２のゲートに接続されている。また、駆動ＴＦＴ１２のゲートには、他端が容量電源ラインに接続された保持容量１４の一端が接続され、駆動ＴＦＴ１２のゲート電圧を保持する。
【０００４】
駆動ＴＦＴ１２のソースは、ＥＬ電源ラインに接続され、ドレインは有機ＥＬ素子１６のアノードに接続され、有機ＥＬ素子１６のカソードがカソード電源に接続されている。
【０００５】
このような画素回路がマトリクス状に配置されており、所定のタイミングで、水平ライン毎に設けられたゲートラインがＨレベルとなり、その行の選択ＴＦＴ１０がオン状態になる。この状態で、データラインには、順次データ電圧が供給されるため、そのデータ電圧は保持容量１４に供給保持され、ゲートラインがＬレベルとなってもその時の電圧を保持する。
【０００６】
そして、この保持容量１４に保持された電圧に応じて、駆動ＴＦＴ１２が動作して対応する駆動電流がＥＬ電源からの有機ＥＬ素子１６を介し、カソード電源に流れ、有機ＥＬ素子１６がデータ電圧に応じて発光する。
【０００７】
そして、ゲートラインを順次Ｈレベルとして、入力されてくるビデオ信号を対応する画素にデータ電圧として順次供給することで、マトリクス状に配置された、有機ＥＬ素子１６がデータ電圧に応じて発光し、ビデオ信号についての表示が行われる。
【０００８】
【特許文献１】特表２００２−５１４３２０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
しかし、このような画素回路において、マトリクス状に配置された画素回路の駆動ＴＦＴのしきい値電圧がばらつくと、輝度がばらつくことになり、表示品質が低下するという問題がある。そして、表示パネル全体の画素回路を構成するＴＦＴについて、その特性を同一にすることは難しく、そのオンオフのしきい値がばらつくことを防止することは難しい。
【００１０】
そこで、駆動ＴＦＴにおけるしきい値のバラツキの表示に対する影響を防止することが望まれる。
【００１１】
ここで、ＴＦＴのしきい値の変動への影響を防止するための回路については、従来より各種の提案がある（例えば、上記特許文献１）。
【００１２】
しかし、この提案では、しきい値変動の補償をするための回路を必要とする。従って、このような回路を用いると、画素回路の素子数が増加し、開口率が小さくなってしまうという問題があった。また、補償のための回路を追加した場合、画素回路を駆動するための周辺回路についても変更が必要となるという問題もあった。
【００１３】
本発明は、効果的に駆動トランジスタのしきい値電圧の変動を補償できる画素回路を提供する。
【課題を解決するための手段】
【００１４】
本発明は、一端がデータラインに接続された選択トランジスタと、この選択トランジスタの他端に一端が接続されたコンデンサと、このコンデンサの他端に制御端が接続され、一端が電源ラインに接続された駆動トランジスタと、この駆動トランジスタの他端に一端が接続された制御トランジスタと、この制御トランジスタの他端に接続された有機ＥＬ素子と、前記駆動トランジスタをダイオード接続する短絡トランジスタと、前記選択トランジスタとコンデンサの接続部に一端が接続され、他端が一定電圧の電源に接続されたリセット制御トランジスタと、を含み、前記選択トランジスタがオフされている期間に、前記制御トランジスタをオフするとともに、前記短絡トランジスタおよびリセット制御トランジスタをオンして、前記駆動トランジスタの制御端に駆動トランジスタのしきい値電圧に対応する電圧を設定し、その後選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせて、このシフトした電圧に応じて駆動トランジスタに有機ＥＬ素子の駆動電流を流すことを特徴とする。
【００１５】
また、前記リセット制御トランジスタの他端が接続される電源は、前記駆動トランジスタの一端が接続される電源ラインであることが好適である。
【００１６】
また、前記短絡トランジスタと、リセット制御トランジスタは、同一極性であり、その制御端は、同一の第１リセット制御ラインに接続されていることが好適である。
【００１７】
また、前記制御トランジスタの制御端は、前記短絡トランジスタおよびリセット制御トランジスタが接続される第１リセット制御ラインとは別に設けられた第２リセット制御ラインに接続されており、前記制御トランジスタをオフした後に前記短絡トランジスタおよびリセット制御トランジスタをオンし、前記短絡トランジスタおよびリセット制御トランジスタをオフした後に前記制御トランジスタをオンすることが好適である。
【００１８】
また、前記制御トランジスタの制御端は、前記短絡トランジスタおよびリセット制御トランジスタが接続される第１リセット制御ラインとは別に設けられた第２リセット制御ラインに接続されており、前記短絡トランジスタおよびリセット制御トランジスタをオンした後に前記制御トランジスタをオフし、前記短絡トランジスタおよびリセット制御トランジスタをオフした後に前記制御トランジスタをオンすることが好適である。
【００１９】
また、前記制御トランジスタがオンした後に、前記選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせて、このシフトした電圧に応じて前記駆動トランジスタに有機ＥＬ素子の駆動電流を流すことが好適である。
【００２０】
また、前記選択トランジスタをオンして、データラインに供給されるデータ電圧により前記駆動トランジスタの制御端の電圧をシフトさせた後、前記選択トランジスタがオンの期間において前記制御トランジスタをオンし、その後前記選択トランジスタをオフすることが好適である。
【００２１】
また、前記制御トランジスタは、前記短絡トランジスタおよびリセット制御トランジスタとは反対の極性であり、前記制御トランジスタの制御端は前記短絡トランジスタおよびリセット制御トランジスタと同一の第１リセット制御ラインに接続されていることが好適である。
【００２２】
また、前記駆動トランジスタは、Ｐチャネルトランジスタであり、前記制御トランジスタは、ｎチャネルトランジスタであることが好適である。
【００２３】
また、前記駆動トランジスタと、前記制御トランジスタとの間に、電流を駆動トランジスタ側から制御トランジスタ側へ向けて流すダイオードを配置することが好適である。
【００２４】
また、前記駆動トランジスタのドレインと、前記制御トランジスタのドレインを連続する半導体層によって形成し、これらドレイン同士の接続部において、ＰＮ接合のダイオードを形成することが好適である。
【発明の効果】
【００２５】
以上説明したように、本発明によれば、選択トランジスタがオフされている期間に、制御トランジスタをオフするとともに、短絡トランジスタおよびリセット制御トランジスタをオンして、駆動トランジスタの制御端に駆動トランジスタのしきい値電圧に対応する電圧を設定し、これをコンデンサに保持する。従って、各画素の駆動トランジスタの間でしきい値電圧にバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子に供給することができる。
【００２６】
特に、リセット制御トランジスタにより、コンデンサの選択トランジスタ側の電圧を一定電位（例えば、電源電圧）に設定している。このため、前の書き込みデータ影響を排除して、短絡トランジスタをオンしたときに、コンデンサに駆動トランジスタのしきい値電圧に応じた電圧を確実に保持することができる。また、しきい値電圧のセットの際には、データラインの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、選択トランジスタがオフの期間であれば、データラインのリセットをいずれのタイミングでも行うことができ、リセットの時間を長くして、確実なしきい値電圧のセットが行える。
【００２７】
また、制御トランジスタの制御端と、短絡トランジスタおよびリセット制御トランジスタの制御端とを別のリセット制御ラインに接続することで、短絡トランジスタと、制御トランジスタの同時オンを確実に防止することができる。
【００２８】
また、制御トランジスタと短絡トランジスタおよびリセット制御トランジスタの極性を反対にし、制御トランジスタの制御端と、短絡トランジスタおよびリセット制御トランジスタの制御端とを同一リセット制御ラインに接続することで、ラインの本数を減少することができる。
【００２９】
また、選択トランジスタがオンの期間において制御トランジスタをオンし、その後選択トランジスタをオフする。制御トランジスタをオンすると、有機ＥＬ素子に電流が流れ始め、これによって、駆動トランジスタの有機ＥＬ素子側の端子の電圧が低くなり、これによって駆動トランジスタの制御端電圧が低くなりやすい。しかし、本発明では、この時に選択トランジスタがオンしている。そこで、コンデンサのデータライン側の電圧が変化しにくく、従って駆動トランジスタの制御端電圧の変動を抑制することができる。
【００３０】
また、前記駆動トランジスタは、ｐチャネルトランジスタであり、前記制御トランジスタは、ｎチャネルトランジスタであり、前記駆動トランジスタと、制御トランジスタとの間にダイオードが形成されていることで、駆動トランジスタと制御トランジスタを同一の半導体層を用いて形成することができ、効率的なレイアウトが可能になる。
【発明を実施するための最良の形態】
【００３１】
以下、本発明の実施形態について、図面に基づいて説明する。
【００３２】
図１は、実施形態に係る１画素の画素回路の構成を示す図である。垂直方向に伸びるデータラインＤＬには、ｐチャネルの選択ＴＦＴ２０のドレインが接続されている。この選択ＴＦＴ２０のゲートは水平方向に伸びるゲートラインＧＬに接続され、ソースはコンデンサ２２の一端に接続されている。コンデンサ２２の他端はｐチャネルの駆動ＴＦＴ２４のゲートに接続されている。さらに、選択ＴＦＴ２０のソースと、コンデンサ２２の接続部には、ｐチャネルのリセット制御ＴＦＴ２６のドレインが接続されており、このリセット制御ＴＦＴ２６のソースは垂直方向に伸びる電源ラインＰＶＤＤに接続されている。さらに、駆動ＴＦＴ２４のゲートには、ｐチャネルの短絡ＴＦＴ２８のソースが接続され、この短絡ＴＦＴ２８のドレインは、駆動ＴＦＴ２４のドレインに接続されている。そして、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８のゲートは、リセットラインＲＬ１に接続されている。
【００３３】
また、駆動ＴＦＴ２４のソースは、電源ラインＰＶＤＤに接続され、ドレインはｐチャネルの制御ＴＦＴ３０のソースに接続されている。この制御ＴＦＴ３０のドレインは、有機ＥＬ素子３２のアノードに接続され、ゲートは水平方向に伸びるリセットラインＲＬ２に接続されている。有機ＥＬ素子３２のカソードは、カソード電源ＣＶに接続されている。ここで、通常の場合、有機ＥＬ素子３２のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源ＣＶに接続されている。
【００３４】
次に、この画素回路の動作について、図２に基づいて説明する。ゲートラインＧＬが該当水平ライン（行）の画素が選択される１Ｈ（水平期間）の選択期間だけＬレベルになる。そして、この選択期間に先だって、リセットラインＲＬ２がＨレベルになり、次に所定の短期間Δだけ遅れてリセットラインＲＬ１がＬレベルになる。これによって、選択ＴＦＴ２０がオフされている状態で、制御ＴＦＴ３０がオフされ、さらにリセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオンされる。
【００３５】
これによって、コンデンサ２２の駆動ＴＦＴ２４のゲートに接続されているのと反対側がＰＶＤＤの電位に保たれている状態で、駆動ＴＦＴ２４のゲート・ドレイン間は短絡ＴＦＴ２８によって短絡され、駆動ＴＦＴ２４はダイオード接続される。そこで、駆動ＴＦＴ２４のゲート電位は、ＰＶＤＤよりしきい値電圧Ｖｔだけ低い電圧になり、このしきい値電圧Ｖｔの電圧が、コンデンサ２２に保持される。そして、このようなコンデンサ２２への充電が完了した後、リセットラインＲＬ１がＨレベルとなり、これに対し所定の短時間後に、リセットラインＲＬ２がＬレベルになり、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオフされ、その後制御ＴＦＴ３０がオンされる。
【００３６】
次に、該当水平ラインの選択期間に入り、ゲートラインＧＬがＬレベルになり、これによって選択ＴＦＴ２０がオンになる。この状態で、水平ドライバは、ビデオラインから供給される各画素のビデオ信号を各データラインに順次供給する。従って、データラインＤＬには、対応する画素についてビデオ信号が設定される。そして、このデータラインＤＬは、ゲートラインＧＬがＨレベルになるまで、ビデオ信号の電位を維持する。このために、データラインＤＬに、コンデンサなどを接続して、電位を維持できるようにするとよい。
【００３７】
そして、ゲートラインＧＬをＨレベルに戻した後、一旦データラインを一定電位（例えば、ＰＶＤＤ）に戻す。これによって、次のビデオ信号についてのデータラインＤＬへのセットに問題がなくなる。
【００３８】
データラインＤＬがビデオ信号の電位に設定されると、コンデンサ２２の他端である駆動ＴＦＴ２４のゲート電位は、ビデオ信号の電位によりシフトされ、このゲート電位に応じた電流が駆動ＴＦＴ２４、制御ＴＦＴ３０を介し、有機ＥＬ素子３２に流れる。そして、ゲートラインＧＬがＨレベルに復帰して選択ＴＦＴ２０がオフした後も、駆動ＴＦＴ２４のゲート電位はそのときの電圧のまま保たれる。
【００３９】
このように、本実施形態では、最初に駆動ＴＦＴ２４のゲートに、ＰＶＤＤより駆動ＴＦＴ２４のしきい値電圧Ｖｔ分だけ低い電圧を設定し、これをコンデンサ２２に保持する。従って、各画素の駆動ＴＦＴ２４の間でしきい値電圧Ｖｔにバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子３２に供給することができる。
【００４０】
特に、リセット制御ＴＦＴ２６により、コンデンサ２２の選択ＴＦＴ２０側の電圧を一定電位（この例ではＰＶＤＤ）に設定している。このため、前フレームでの書き込みデータの影響を排除して、短絡ＴＦＴ２８をオンしたときに、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧Ｖｔに応じた電圧を確実に保持することができる。また、しきい値電圧のセットの際には、データラインＤＬの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、該当するゲートラインＧＬがＨレベルの期間であれば、データラインのリセットをいずれのタイミングでも行うことができ、リセットの時間を長くして、確実なしきい値電圧のセットが行える。
【００４１】
さらに、本実施形態では、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８を同時に駆動するが、制御ＴＦＴ３０のオフの期間を、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８のオンの期間より長くして、制御ＴＦＴ３０のオフの期間にのみ、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオンするようにしている。これによって、制御ＴＦＴ３０がオンしているときに、駆動ＴＦＴ２４がダイオード接続されることを確実に防止でき、有機ＥＬ素子３２に不要な電流が流れてしまうことを確実に防止することができる。
【００４２】
また、本画素回路では、トランジスタとして、すべてｐチャネルＴＦＴを使用しており、その作成が容易となる。しかし、駆動ＴＦＴ２４以外は、ｎチャネルＴＦＴに変更しても何ら問題はない。なお、制御信号の極性は反転する必要がある。また、駆動ＴＦＴ２４も、そのソース側電位を固定する手段を設ければ、ｎチャネルＴＦＴを採用することができる。
【００４３】
図３に、他の構成例を示す。この例では、制御ＴＦＴ３０にリセット制御ＴＦＴ２６および短絡ＴＦＴ２８とは、反対の極性であるｎチャネルＴＦＴを利用している。そして、このｎチャネルの制御ＴＦＴ３０のゲートは、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８のゲートともにリセットラインＲＬ１に接続されている。これによって、リセットラインＲＬ１をＨレベルにセットすることで、制御ＴＦＴ３０がオン、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオフされ、リセットラインＲＬ１をＬレベルにセットすることで、制御ＴＦＴ３０がオフ、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオンされる。
【００４４】
この構成では、１本のリセットラインＲＬ１を利用して、制御ＴＦＴ３０、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８のオンオフを制御する。従って、リセットラインを１本にすることができるというメリットがある。また、制御ＴＦＴ３０のオフと、短絡ＴＦＴ２８のオンが同時に行われるため、両者がオンする可能性があるが、制御ＴＦＴ３０がｎチャネルであり、ｐチャネルの短絡ＴＦＴ２８より動作が速く先にオフするため、両者が同時オンすることを防止できている。
【００４５】
図４に、他の構成例を示す。この例では、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８をｎチャネルＴＦＴとし、制御ＴＦＴ３０にその反対の極性のｐチャネルＴＦＴを利用している。そして、このｐチャネルの制御ＴＦＴ３０のゲートは、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８のゲートとともにリセットラインＲＬ１に接続されている。これによって、リセットラインＲＬ１をＨレベルにセットすることで、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオン、制御ＴＦＴ３０がオフされ、リセットラインＲＬ１をＬレベルにセットすることで、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオフ、制御ＴＦＴ３０がオンされる。
【００４６】
この構成では、図３の構成と同様に、１本のリセットラインＲＬ１を利用して、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８および制御ＴＦＴ３０のオンオフを制御しているため、同様にリセットラインを１本にできるというメリットを有する。
【００４７】
「さらに他の構成例」
図６には、さらに他の構成例を示す。この例では、駆動ＴＦＴ２４以外の選択ＴＦＴ２０、リセット制御ＴＦＴ２６、短絡ＴＦＴ２８、制御ＴＦＴ３０にｎチャネルＴＦＴを利用している。
【００４８】
そして、駆動ＴＦＴ２４と、制御ＴＦＴ３０は、１つの連続する半導体層を用いて構成されている。駆動ＴＦＴ２４のドレインは、ｐ型不純物がドープされており、一方制御ＴＦＴ３０のドレインは、ｎ型不純物がドープされている。ダイオード４０は、この連続する半導体層におけるｐｎ接合によって生じるものである。ここで、図のように、ダイオード４０を短絡ＴＦＴ２８との接続部より、駆動ＴＦＴ２４側に配置することで、短絡ＴＦＴ２８から制御ＴＦＴ３０への電流が阻止されることがなくなり、駆動ＴＦＴ２４のゲート電圧のリセットが問題なく行える。なお、駆動ＴＦＴ２４と、制御ＴＦＴ３０を別個の半導体層を用いて構成し、その接続はメタル層を利用すれば、ダイオード４０を省略できるが、この場合メタル層との２つのコンタクトが必要となり、レイアウト時に不利となる。
【００４９】
制御ＴＦＴ３０のソースは、有機ＥＬ素子３２のアノードに接続され、ゲートは水平方向に伸びるリセットラインＲＬ２に接続されている。有機ＥＬ素子３２のカソードは、カソード電源ＣＶに接続されている。ここで、通常の場合、有機ＥＬ素子３２のカソードは全画素共通になっており、このカソードが所定の電位のカソード電源ＣＶに接続されている。
【００５０】
次に、この画素回路の動作について、図７に基づいて説明する。ゲートラインＧＬが該当水平ライン（行）の画素が選択される１Ｈ（水平期間）の選択期間だけＨレベルになる。図において、ゲートラインＧＬ（−１）は、該当水平ラインの１つ上の水平ラインについてのゲートラインであり、１Ｈ前のタイミングでＨレベルになる。そして、ＧＬ（−１）がＨレベルとなるとこれと同時にリセットラインＲＬ１がＨレベルになる。このリセットラインＲＬ１のＨレベルによって、選択ＴＦＴ２０がオフ、制御ＴＦＴ３０がオンの状態で、リセット制御ＴＦＴ２６および短絡ＴＦＴ２８がオンし、有機ＥＬ素子３２に所定の電流が流れる。これによって、コンデンサ２２の選択ＴＦＴ２０側が電源電圧ＰＶＤＤの状態で、駆動ＴＦＴ２４のドレインソース間が短絡され、駆動ＴＦＴ２４のゲートから電荷が引き抜かれ、リセットされる。
【００５１】
次に、所定の短期間Δだけ遅れてリセットラインＲＬ２がＬレベルになり、制御ＴＦＴ３０がオフする。一方、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８はオンしているため、コンデンサ２２の駆動ＴＦＴ２４のゲートに接続されているのと反対側がＰＶＤＤの電位に保たれている状態で、駆動ＴＦＴ２４のゲート・ドレイン間は短絡ＴＦＴ２８によって短絡され、駆動ＴＦＴ２４はダイオード接続される。そこで、駆動ＴＦＴ２４のゲート電位は、ＰＶＤＤよりしきい値電圧Ｖｔだけ低い電圧になり、このしきい値電圧Ｖｔの電圧が、コンデンサ２２に保持される。
【００５２】
このように、１Ｈ前の水平期間において、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧Ｖｔが充電される。次に、リセットラインＲＬ１がＬレベルとなり、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８がオフされる。ここで、リセットラインＲＬ２は、Ｌレベルに維持され、制御ＴＦＴ３０はオフのままにする。
【００５３】
次に、該当水平ラインの選択期間に入り、ゲートラインＧＬがＨレベルになり、これによって選択ＴＦＴ２０がオンになる。この状態で、水平ドライバは、ビデオラインＤＬから供給される各画素のビデオ信号を各データラインＤＬに順次供給する。従って、データラインＤＬには、対応する画素についてビデオ信号が設定される。そして、このデータラインＤＬは、ゲートラインＧＬがＬレベルになるまで、ビデオ信号の電位を維持する。このために、データラインＤＬに、コンデンサなどを接続して、電位を維持できるようにするとよい。
【００５４】
データラインＤＬがビデオ信号の電位に設定されると、コンデンサ２２の他端である駆動ＴＦＴ２４のゲート電位は、ビデオ信号の電圧（データ電圧）によりシフトされる。そして、リセットラインＲＬ２がＨレベルとなり、制御ＴＦＴ３０がオンとなり、駆動ＴＦＴ２４にそのゲート電位に応じた電流が流れ、これが制御ＴＦＴ３０を介し、有機ＥＬ素子３２に流れる。ゲートラインＧＬがＬレベルに復帰して選択ＴＦＴ２０がオフした後も、駆動ＴＦＴ２４のゲート電位はそのときの電圧のまま保たれ、有機ＥＬ素子３２にはビデオ信号の電圧に応じた電流が流れ、発光する。
【００５５】
そして、ゲートラインＧＬをＬレベルに戻した後、一旦データラインＤＬを一定電位（例えば、ＰＶＤＤ）に戻す。これによって、次のビデオ信号についてのデータラインＤＬへのセットに問題がなくなる。
【００５６】
このように、本実施形態では、最初に駆動ＴＦＴ２４のゲートに、ＰＶＤＤより駆動ＴＦＴ２４のしきい値電圧Ｖｔ分だけ低い電圧を設定し、これをコンデンサ２２に保持する。従って、各画素の駆動ＴＦＴ２４の間でしきい値電圧Ｖｔにバラツキがあっても、これを補償して、ビデオ信号に応じた電流を有機ＥＬ素子３２に供給することができる。
【００５７】
特に、リセット制御ＴＦＴ２６により、コンデンサ２２の選択ＴＦＴ２０側の電圧を一定電位（この例ではＰＶＤＤ）に設定している。このため、前フレームでの書き込みデータ影響を排除して、短絡ＴＦＴ２８をオンしたときに、コンデンサ２２に駆動ＴＦＴ２４のしきい値電圧Ｖｔに応じた電圧を確実に保持することができる。また、しきい値電圧Ｖｔのセットの際には、データラインＤＬの電圧を変更する必要はなく、水平ドライバの動作が簡略化される。また、該当するゲートラインＧＬがＬレベルの期間であれば、駆動トランジスタのゲート電圧のリセットをいずれのタイミングでも行うこともでき、リセットの時間を長くして、確実なしきい値電圧のセットが行える。
【００５８】
さらに、制御ＴＦＴ３０がオンしている状態で、リセット制御ＴＦＴ２６と短絡ＴＦＴ２８を同時にオンする。このため、駆動ＴＦＴ２４のゲート電圧のリセットが確実に行える。
【００５９】
そして、本実施形態では、ゲートラインＧＬがＨレベルで選択ＴＦＴ２０がオンしている状態で、リセットラインＲＬ２をＨレベルとして、制御ＴＦＴ３０をオンする。制御ＴＦＴ３０がオンすると、有機ＥＬ素子３２に電流が流れ始め、駆動ＴＦＴ２４のドレイン電圧が下がり、この影響でそのゲート電圧も下がりやすい。本実施形態では、この制御ＴＦＴ３０がオンするときに、選択ＴＦＴ２０がオンであり、コンデンサ２２の一端がデータラインＤＬに接続されている。従って、制御ＴＦＴ３０がオンすることで、駆動ＴＦＴ２４のドレイン電位が変動しても、コンデンサ２２の一端の電位は変動しにくいのでゲート電位は変動しにくく、入力されたビデオデータに則した電位を保持することができ、データ電圧に応じた有機ＥＬ素子３２の発光が達成できる。
【００６０】
また、制御ＴＦＴ３０をｐチャネルにすると、リーク電流が生じやすく、駆動ＴＦＴ２４のゲートドレイン間を短絡ＴＦＴ２８をオンして駆動ＴＦＴ２４のゲート電圧をＰＶＤＤ−Ｖｔにセットする際に、ゲート電圧が低くなる傾向がある。制御ＴＦＴ３０をｎチャネルにすることによって、リーク電流を減少して、駆動ＴＦＴ２４の正確なゲート電圧セットが行える。
【００６１】
また、本実施形態において、ＰＶＤＤは５Ｖ未満、データラインＤＬにセットされるデータ電圧の黒レベル電圧はＰＶＤＤより２Ｖ程度高い電圧に設定される。これによって、黒レベルの際に駆動ＴＦＴ２４のゲートをソースの電圧であるＰＶＤＤに対し、十分高い電圧として、電流が流れるのを防止して、黒レベルを達成することができる。
【００６２】
「タイミング発生回路の構成」
図８には、上述のようなリセットラインＲＬ１、ＲＬ２に供給する信号ＲＳＴ１、ＲＳＴ２の発生回路が示されている。
【００６３】
入力信号としては、１水平ライン上のゲート信号の反転信号であるＸＧＬ（−１）と、当該水平ラインのゲート信号の反転信号であるＸＧＬと、水平方向のドライバ最終段の出力信号の反転信号であるＸＨＯＵＴと、を利用する。
【００６４】
ＸＧＬは、インバータ５０によって反転され、ＧＬが出力される。また、ＸＧＬ（−１）がインバータ５２によって反転されてリセット信号ＲＳＴ１として出力される。
【００６５】
ＸＧＬと、ＸＨＯＵＴは、ノアゲート５４に入力される。このノアゲート５４の出力は、ｎチャネルＴＦＴ５６のゲートに供給されるとともに、ノアゲート５８に入力される。
【００６６】
ＴＦＴ５６は、ソースがグランドに接続され、ドレインはｐチャネルＴＦＴ６０のドレインに接続され、このＴＦＴ６０のソースが電源に接続されている。また、ＴＦＴ６０のゲートには、ＸＧＬ（−１）が供給されている。
【００６７】
ＴＦＴ６０とＴＦＴ５６の接続部は、ノアゲート５８に入力されるとともに、この入力ラインには、インバータ６２ａ、６２ｂの直列接続からなるラッチ回路６２が接続されている。すなわち、ＴＦＴ６０とＴＦＴ５６の接続部からノアゲート５８の入力ラインには、インバータ６２ａに入力され、インバータ６２ｂの出力が返されている。従って、ＴＦＴ６０とＴＦＴ５６の接続部が変化した場合に、その変化がラッチ回路６２に取り込まれた後、ノアゲート５８への入力が変化する。
【００６８】
このような回路における動作について、図９に基づいて説明する。ＸＧＬ（−１）、ＸＧＬは、１水平ラインの選択期間だけＬレベルになる信号であり、Ｌレベルになる期間が１Ｈだけシフトしている。ＸＨＯＵＴは、１Ｈに１回Ｌレベルになる信号であり、各ラインのゲート信号がＬレベルになる期間の終了前においてＬレベルとなり、ゲート信号がＨレベルになる若干前にＨレベルに戻る。
【００６９】
このような信号によって、ＴＦＴ６０のゲートに入力される信号Ａは、ＸＧＬ（−１）と同じ信号となる。ノアゲート５４の出力信号である信号Ｂは、ＸＧＬと、ＸＨＯＵＴの両方がＬレベルの時のみＨレベルとなる。
【００７０】
さらに、ノアゲート５８の入力ラインの信号Ｃは、ＸＧＬ（−１）のＬレベルによって立ち上がり、ノアゲート５４のＨレベルによって立ち下がる信号となる。ここで、ＴＦＴ６０、５６の能力と、ラッチ回路６２に能力に差があり、ラッチ回路６２の書き込みに時間が掛かると、その能力差に応じて遅れることになる。すなわち、ＸＧＬ（−１）の立ち下がりに応じてＴＦＴ６０、５６の接続点は上昇しようとするが、ラッチ回路６２の出力がＨレベルになるまでの期間Δだけ、立ち上がるのが遅れる。一方、ノアゲート５４の出力がＨレベルとなった場合にも、信号Ｂは、Δだけ遅れてＬレベルになる。
【００７１】
さらに、リセット信号ＲＳＴ２は、ノアゲート５８の出力であり、ノアゲート５８の入力が２つともＬレベルの時のみＨレベルを出力する。従って、リセット信号ＲＳＴ２は、信号Ｃの立ち上がりによって、Ｌレベルとなり、その後の信号Ｂの立ち下がりによって、Ｈレベルとなる。
【００７２】
このようにして、リセット信号ＲＳＴ２の立ち下がりタイミングは、リセット信号ＲＳＴ１の立ち上がりタイミングに比べ、若干遅れる。この遅れ時間は、ＴＦＴ６０、５６の能力と、ラッチ回路６２を構成するインバータ６２ａ、６２ｂの能力に差によって決定される。例えば、ラッチ回路６２を構成するインバータ６２ａ、６２ｂの能力をＴＦＴ６０、５６の能力の２倍程度に設定することが好適である。これによって、例えば４００ｎｓｅｃ程度の遅延が得られる。一方、この程度の遅延を容量によって得ようとすると、かなりの面積が必要となる。このため、この回路によって、効果的な信号の遅延を図ることできる。
【００７３】
一方、リセット信号ＲＳＴ２の立ち上がりは、信号ＸＨＯＵＴの立ち上がりに同期しており、予め定められたタイミングである。ゲートラインＧＬの立ち下がりより、所定の短時間１ｆＨ（ここで、１ｆＨは、最小周期であり、例えば、２００ｎｓｅｃ程度である。）だけ、早い。従って、この回路によって、所定時間だけ、選択ＴＦＴ２０と、制御ＴＦＴ３０が両方オンする時間を設けることができる。
【００７４】
このように、本回路によれば、所定の遅延時間を２つのＴＦＴ５６、６０の直列接続からなるドライバーと、ラッチ回路６２の能力差によって、得ることができる。従って、通常のように容量を設け、その充電時間を利用する回路に比べ、所要面積を小さくすることができる。
【図面の簡単な説明】
【００７５】
【図１】実施形態の構成を示す回路図である。
【図２】実施形態の動作を説明するための信号の波形図である。
【図３】他の実施形態の構成を示す回路図である。
【図４】他の実施形態の構成を示す回路図である。
【図５】従来例の構成を示す回路図である。
【図６】他の実施形態の構成を示す回路図である。
【図７】他の実施形態の動作を説明するための信号の波形図である。
【図８】リセット信号ＲＳＴ１、ＲＳＴ２を生成する回路の構成を示す図である。
【図９】図８の回路の動作を説明するための信号の波形図である。
【符号の説明】
【００７６】
１０，２０  選択ＴＦＴ、１２，２４  駆動ＴＦＴ、１４  保持容量、１６，３２  有機ＥＬ素子、２２  コンデンサ、２６  リセット制御ＴＦＴ、２８  短絡ＴＦＴ、３０  制御ＴＦＴ、ＣＶ  カソード電源、ＤＬ  データライン、ＧＬ  ゲートライン、ＰＶＤＤ  電源ライン、ＲＬ１，ＲＬ２  リセットライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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