(57)【要約】【課題】  低コスト、高速書込みが可能な、反転層を配線として用いた半導体記憶装置、及びその動作方法を提供する。【解決手段】  本発明は互いに並行に形成された、ソース領域、ドレイン領域に対し、ソース、ドレイン領域の間にこれと並行でかつオーバラップのない位置に補助電極構造を有し、書込みには補助電極をソース側注入ホットエレクトロンの補助電極として用い、読出し時には補助電極下に形成した反転層をソース、あるいはドレイン領域として用いることを特徴とする。【選択図】  図１
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【特許請求の範囲】
【請求項１】
第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記第２の反転層と電源との接続を断ってフローティング状態とし、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第２の反転層に蓄積された電荷が、電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される動作方式を有することを特徴とする半導体記憶装置。
【請求項２】
第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記第２の反転層と電源との接続を断ってフローティング状態とし、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２の反転層に蓄積された電荷が、前記第２の電荷保持手段下の半導体表面、前記第２の電極下の半導体表面、前記第１の電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される動作方式を有することを特徴とする半導体記憶装置。
【請求項３】
第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記第２の反転層と電源との接続を断ってフローティング状態とし、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第２の反転層に蓄積された電荷が、電荷保持手段下の半導体表面を経て、前記反転層１に放電される際、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される間、前記第２の反転層と、前記第２の反転層に給電する電源間に設置されているトランジスタを介し、前記第２の反転層の電位が、ホットエレクトロン注入が行われない程度のある一定値を下らないように電荷を供給する動作方式を備えることを特徴とする半導体記憶装置。
【請求項４】
第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記第２の反転層と電源との接続を断ってフローティング状態とし、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２の反転層に蓄積された電荷が、前記第２の電荷保持手段下の半導体表面、前記第２の電極下の半導体表面、前記第１の電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される間、前記第２の反転層と、前記第２の反転層に給電する電源間に設置されているトランジスタを介し、前記第２の反転層の電位が、ホットエレクトロン注入が行われない程度のある一定値を下らないように電荷を供給する動作方式を有することを特徴とする半導体記憶装置。
【請求項５】
第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し後、前記第１の反転層と電源との接続を断ってフローティング状態とし、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記第２の反転層２と電源との接続を断ってフローティング状態とし、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２の反転層に蓄積された電荷が、前記第２の電荷保持手段下の半導体表面、前記第２の電極下の半導体表面、前記第１の電荷保持手段下の半導体表面を経て、前記第１の反転層を充電する際、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される動作方式を有することを特徴とする半導体記憶装置。
【請求項６】
第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定した後、前記第１の反転層と電源との接続を断ってフローティング状態とし、前記第２の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層２の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第１の反転層を充電する際、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される動作方式を有することを特徴とする半導体記憶装置。
【請求項７】
第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定した後、前記第１の反転層と電源との接続を断ってフローティング状態とし、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第１の反転層を充電する際前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される動作方式を有する特徴とする半導体記憶装置。
【請求項８】
第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層１の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極の電位を電位Ｃに設定した後、前記電極２と電源との接続を断ってフローティング状態とし、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第２の電極と前記第２の反転層間のカップリングにより、第２の電極の電位が上昇した後、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される動作方式を備えることを特徴とする半導体記憶装置。
【請求項９】
第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層１の電位を、電位Ａよりも低い電位Ｂに設定した後、前記第３の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記電極４の電位を電位Ｃに設定した後、前記電極４と電源との接続を断ってフローティング状態とし、前記第２の反転層２の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第４の電極と前記第２の反転層間のカップリングのため、第４の電極の電位が上昇した後、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される動作方式を有することを特徴とする半導体記憶装置。
【請求項１０】
第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極を電位Ｃに設定し、前記第２の電極と近傍のフローティング状態である半導体表面間のカップリングのために第２の反転層が、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄの状態で形成され、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第２の反転層に蓄積された電荷が、電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される動作方式を有することを特徴とする半導体記憶装置。
【請求項１１】
第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第４の電極を電位Ｃに設定し、前記第４の電極と近傍のフローティング状態である半導体表面間のカップリングのために第２の反転層が、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄの状態で形成され、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２の反転層に蓄積された電荷が、前記第２の電荷保持手段下の半導体表面、前記第２の電極下の半導体表面、前記第１の電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される動作方式を有することを特徴とする半導体記憶装置。
【請求項１２】
前記電荷を保持する手段は、多結晶シリコン、又は多数個のシリコン微小結晶、又は電荷トラップを持つ絶縁体からなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１３】
前記電荷を保持する手段は、多結晶シリコン、又は多数個のシリコン微小結晶、又は電荷トラップを持つ絶縁体からなることを特徴とする請求項２に記載の半導体記憶装置。
【請求項１４】
前記電荷を保持する手段は、少なくとも１ビット以上の情報ができることを特徴とする請求項１に記載の半導体記憶装置。
【請求項１５】
前記電荷を保持する手段は、少なくとも１ビット以上の情報ができることを特徴とする請求項２に記載の半導体記憶装置。
【請求項１６】
第１容量と、
前記第１容量よりも容量の大きい第２容量と、
前記第１容量および前記第２容量に接続されたメモリセルとを有し、
前記第１容量に蓄えられた電荷によって行なわれる書込みと、
前記第２容量に蓄えられた電荷によって行なわれる書込みとを選択的に行なうことを特徴とする半導体記憶装置。
【請求項１７】
請求項１６記載の半導体記憶装置において、
前記第１容量は、ローカルなビット線の容量であり、
前記第２容量は、前記ローカルなビット線の容量と、前記ローカルなビット線に接続されたグローバルなデータ線の容量とを含むことを特徴とする半導体記憶装置。
【請求項１８】
請求項１６記載の半導体記憶装置において、前記メモリセルは複数のしきい値レベルを有し、前記第２容量に蓄えられた電荷は、最も高いしきい値レベルの書込みに用いられることを特徴とする半導体記憶装置。
【請求項１９】
請求項１７記載の半導体記憶装置において、前記ローカルなビット線の容量は、反転層の容量を含むことを特徴とする半導体記憶装置。
【請求項２０】
請求項１６記載の半導体記憶装置において、
前記メモリセルは２ビット以上の情報を記憶することを特徴とする半導体記憶装置。
【請求項２１】
グローバルなデータ線と、
前記グローバルなデータ線に接続されたローカルなビット線と、
前記ローカルなビット線を有するメモリセルとを有し、
前記グローバルなデータ線に蓄えられた電荷によって行なわれる書込みと、
前記ローカルなビット線に蓄えられた電荷によって行なわれる書込みとを選択的に行なうことを特徴とする半導体記憶装置。
【請求項２２】
請求項２１記載の半導体記憶装置において、前記メモリセルは複数のしきい値レベルを有し、前記グローバルなデータ線に蓄えられた電荷によって行なわれる書込みは、最も高いしきい値レベルの書込みに用いられることを特徴とする半導体記憶装置。
【請求項２３】
請求項２１記載の半導体記憶装置において、前記ローカルなビット線は、反転層配線を含むことを特徴とする半導体記憶装置。
【請求項２４】
請求項２１記載の半導体記憶装置において、前記メモリセルは２ビット以上の情報を記憶することを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体記憶装置に関するものである。
【背景技術】
【０００２】
携帯性に優れたデータ格納用として、半導体不揮発性メモリであるフラッシュメモリが広く用いられ始めている。フラッシュメモリのビット当りの価格は年々急速に下がっており、その下がり方は微細化のみから期待される下がり方よりも急峻である。これは素子構造上の工夫あるいは多値記憶の導入によるものである。ファイル用途大容量フラッシュメモリの従来技術は、例えば、F. Arai et al, IEEE International Electron Devices Meeting pp７７５-７７８, ２０００年（非特許文献１）とT. Kobayashi et al, IEEE International Electron Devices Meeting pp２９-３２, ２００１年（非特許文献２）に述べられている。前者は小さいセル面積の実現に向いておりNAND型と呼ばれている、後者は、フローティングゲート内に蓄積する電子個数を制御することで多ビット記憶を行う多値記憶動作に向いておりAND型と呼ばれている。いずれもビットコスト低減に効果がある。
【０００３】
又、別な多値記憶の例が、B. Eitan et al, International Conference on Solid Stat
e Devices and Materials pp５２２-５２４, １９９９年（非特許文献３）に示されてい
る。これは、SiNを記憶領域に用い、ホットエレクトロンによる電荷注入を行う素子であ
る。ホットエレクトロンがドレイン端付近で主に発生すること、またSiNトラップに電荷
が捕獲されるため注入された場所付近に電荷が留まることを利用する。ソース、ドレインに印加する電圧を入れ替えることでソース端とドレイン端の両端を電荷蓄積領域として用いる。この書込み方法は大きな電流が流れるため、電源の電流供給能力の限界から多ビットを同時に書込むファイル用途には適さない。より低いドレイン電流で書込みのできるソース側注入による書込み動作が、特開平２００１-１５６２７５号公報（特許文献１）に開示されている。ここでは、ソース側注入のための補助電極と小さいセル面積を両立させる技術として、補助電極下に形成した反転層を配線として用いる動作が述べられている。
【０００４】
【特許文献１】特開平２００１-１５６２７５号公報
【非特許文献１】F. Arai et al, IEEE International Electron Devices Meeting pp７７５-７７８, ２０００
【非特許文献２】T. Kobayashi et al, IEEE International Electron Devices Meeting pp２９-３２, ２００１
【非特許文献３】B. Eitan et al, International Conference on Solid State Devices and Materials pp５２２-５２４, １９９９
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フラッシュメモリは素子構造上の工夫あるいは多値記憶の導入で、加工寸法の縮小による微細化以上のビットコスト低減を実現してきた。またフラッシュメモリの容量増大に従って音楽ファイル、動画等サイズの大きなファイルを扱う応用が広がっている。このため、大容量でしかも書込み速度が速いフラッシュメモリの需要が今後ますます高まってくると予想される。
【０００６】
しかしながら、NAND型の素子構造は平面構造メモリセルの理論的限界である単位セル当たり面積４F２（Fは加工寸法）に近づいており、これ以上構造上の工夫を行ってセル面積を縮小することは困難である。このため今後は多値記憶を推し進める必要がある。同時にファウラーノードハイム（以下FNと略す）トンネルによって書込みを行う方式であるため、書込みが速くない、あるいは大電圧を使う必要があるという課題がある。
【０００７】
一方、AND型はホットエレクトロン書込み技術を採用し、書込みが高速である。ソース側注入方式のホットエレクトロン書込みであるため多くのセルへの同時書込みにも適する。加えて、アレイ構成が並列接続であり、NAND型のように直列接続でないため、他のセルの記憶情報の影響を受けにくく、セル当たり多ビット記憶にも適しているが、課題もある。セル面積の観点から、拡散層が平行に走るアレイ構造をしているため、拡散層広がりあるいは素子分離領域のためにワード線に垂直方向のピッチが縮小しにくいという問題がある。また、ソース側注入方式のホットエレクトロン書き込みを使用する場合、補助電極の設定電圧がばらつくことによって、セル間の書込み特性がばらつく問題もある。さらにAND型では、メモリセルがローカルデータ線に対し並列接続となっているため、メモリセルの位置によってコンタクトとの距離が異なる。このため、ローカルデータ線における電圧降下により、セルに印加される電位が変化し、セル間で書込み特性がばらつく問題がある。
【０００８】
従って本発明の目的とするところは、メモリセル面積を微細化し、セル間の書込み特性ばらつきの小さい半導体記憶装置を実現する方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の骨子は、互いに並行に形成された、ソース領域、ドレイン領域に対し、ソース、ドレイン領域の間にこれと並行でかつオーバラップのない位置に補助電極構造を有し、書込みには補助電極をソース側注入ホットエレクトロンの補助電極として用い、読出し時には補助電極下に形成した反転層をソース、あるいはドレイン領域として用いることを特徴とするものである。
【００１０】
次いで、本発明の主な発明概要を列記して示す。
１．  第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記反転層２の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記反転層２と電源との接続を断ってフローティング状態とし、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記反転層２に蓄積された電荷が、電荷保持手段下の半導体表面を経て、前記反転層１に放電される際、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される動作方式を有することを特徴とする半導体記憶装置
２．  第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定し、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記反転層２の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記反転層２と電源との接続を断ってフローティング状態とし、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記反転層２に蓄積された電荷が、前記電荷保持手段２下の半導体表面、前記第２の電極下の半導体表面、前記第１の電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する手段２に注入される動作方式を備えることを特徴とする半導体記憶装置
３．  第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記反転層２の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記反転層２と電源との接続を断ってフローティング状態とし、前記第３の電極の電位を前記電位Cよりも高い電位Ｅに設定することにより、前記第２の反転層に蓄積された電荷が、電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される間、前記第２の反転層と、前記第２の反転層に給電する電源間に設置されているトランジスタを介し、前記第２の反転層の電位が、ホットエレクトロン注入が行われない程度のある一定値を下らないように電荷を供給する動作方式を備えることを特徴とする半導体記憶装置
４．  第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定し、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記反転層２の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記反転層２と電源との接続を断ってフローティング状態とし、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２の反転層に蓄積された電荷が、前記第２の電荷保持手段下の半導体表面、前記第２の電極下の半導体表面、前記第１の電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される間、前記第２の反転層と、前記第２の反転層に給電する電源間に設置されているトランジスタを介し、前記第２の反転層の電位が、ホットエレクトロン注入が行われない程度のある一定値を下らないように電荷を供給する動作方式を備えることを特徴とする半導体記憶装置
５．  第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定し後、前記反転層１と電源との接続を断ってフローティング状態とし、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定した後、前記第２の反転層と電源との接続を断ってフローティング状態とし、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２の反転層に蓄積された電荷が、前記第２の電荷保持手段下の半導体表面、前記第２の電極下の半導体表面、前記電荷保持手段１下の半導体表面を経て、前記反転層１を充電する際、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される動作方式特徴とする半導体記憶装置
６．  第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定した後、前記第１の反転層と電源との接続を断ってフローティング状態とし、前記第２の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第１の反転層を充電する際、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入されることを特徴とする半導体記憶装置
７．  第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定した後、前記反転層１と電源との接続を断ってフローティング状態とし、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第４の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記反転層１を充電する際前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する手段２に注入されることを特徴とする半導体記憶装置
８．  第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極の電位を電位Ｃに設定した後、前記第２の電極と電源との接続を断ってフローティング状態とし、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第２の電極と前記第２の反転層間のカップリングにより、第２の電極の電位が上昇した後、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される動作方式を備えることを特徴とする半導体記憶装置
９．  第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定した後、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記第４の電極の電位を電位Ｃに設定した後、前記第４の電極と電源との接続を断ってフローティング状態とし、前記第２の反転層の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第３の電極と前記第２の反転層間のカップリングのため、第４の電極の電位が上昇した後、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される動作方式を有することを特徴とする半導体記憶装置
１０．  第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極を電位Ｃに設定し、前記第２の電極と近傍のフローティング状態である半導体表面間のカップリングのために第２の反転層が、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄの状態で形成され、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第２の反転層に蓄積された電荷が、電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される動作方式を有することを特徴とする半導体記憶装置
１１．  第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と第２の電極の間、及び前記第２の電極と第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第１の手段を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する第２の手段を有し、且つ
前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記第１の反転層の電位を、電位Ａよりも低い電位Ｂに設定し、前記第４の電極を電位Ｃに設定し、前記第４の電極と近傍のフローティング状態である半導体表面間のカップリングのために第２の反転層が、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄの状態で形成され、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２の反転層に蓄積された電荷が、前記第２の電荷保持手段下の半導体表面、前記第２の電極下の半導体表面、前記第１の電荷保持手段下の半導体表面を経て、前記第１の反転層に放電される際、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する第２の手段に注入される動作方式を有することを特徴とする半導体記憶装置
１２．本願諸発明における前記電荷を保持する手段は、多結晶シリコン、又は多数個のシリコン微小結晶、又は電荷トラップを持つ絶縁体からなることを特徴とする半導体記憶装置
１３．本願諸発明における前記電荷を保持する手段は、少なくとも１ビット以上の情報ができることを特徴とする半導体記憶装置
【発明の効果】
【００１１】
本発明によれば、メモリセル面積を微細化し、セル間の書込み特性ばらつきの小さい半導体記憶装置を実現できる。
【発明を実施するための最良の形態】
【００１２】
以下には、本発明の具体的な実施例による半導体素子及び半導体装置を説明する。
先ず、本願発明に先立って考えられた半導体記憶装置の構成を、項目１及び２として、説明する。本願発明はこれらの基本的形態の半導体記憶装置を改善するものである。
１．第１の方向に互いに平行に配線される第１、第２の電極を有し、前記第１の電極と、第２の電極の間の半導体表面の電位を制御する第３の電極を有し、前記第３の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段を有する半導体記憶素子において、前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定し、前記第２の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記反転層２の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第３の電極の電位を前記電位Ｃよりも高い電位Ｅに設定することにより、前記第１の電極近傍で発生するホットエレクトロンが前記電荷を保持する手段に注入される動作方式を備えることを特徴とする半導体記憶装置。
２．第１の方向に互いに平行に配線される第１、第２、第４の電極を有し、前記第１の電極と、第２の電極の間、及び前記第２の電極と、第４の電極の間の半導体表面の電位を制御する第５の電極を有し、前記第５の電極は第１の方向と実質的に垂直な第２の方向に配線され、前記第１の電極と第２の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段１を有し、前記第２の電極と第４の電極の間に、周囲を絶縁膜で囲われた、電荷を保持する手段２を有する半導体記憶素子において、前記第１の電極を電位Ａに設定することによって近傍の半導体表面に第１の反転層を形成し、前記反転層１の電位を、電位Ａよりも低い電位Ｂに設定し、前記第４の電極を電位Ｃに設定することによって近傍の半導体表面に第２の反転層を形成し、前記反転層２の電位を、前記電位Ｂよりも高く、電位Ｃよりも低い電位Ｄに設定し、前記第２の電極の電位を前記電位Ａよりも低い電位Ｅに設定し、前記第５の電極の電位を前記電位Ｃよりも高い電位Ｆに設定することにより、前記第２と第４の電極の間の半導体表面で発生するホットエレクトロンが前記電荷を保持する手段２に注入される動作方式を有することを特徴とする半導体記憶装置。
【００１３】
上記の例を具体的に説明する。
前記例１を図１に示す。図１には、本実施例による記憶素子の断面構造を示す。p型シリコン基板（１）に、n型のウェル領域（２）が設けられており、さらにその中にp型のウェル領域（３）が設けられる３重ウェル構造を持つ。シリコン基板表面の電位を制御するためのn型多結晶シリコンからなる補助電極（１０）（１１）（１２）（１３）、n型多結晶シリコンとＷ（タングステン）の積層構造で形成された制御電極（３０）がある。この制御電極（３０）はワード線を兼ねている。シリコン基板表面に設けられたSiO２からなる絶縁膜（４０）を介して、補助電極（１０）（１１）（１２）（１３）の側壁（４１）間を覆う形で形成した多結晶シリコンからなる記憶ノード（５０）（５１）（５２）が設けられている。記憶ノード（５０）（５１）（５２）と制御電極（３０）の間にはSiO２膜（４２）が形成されている。また補助電極（１０）（１１）（１２）（１３）とシリコン基板の間にはSiO２膜（４３）が設けられている。メモリセルアレイはこのような構造が繰り返されている。又、この断面では、通常素子分離用に設けられる絶縁膜で埋め込まれた溝が設けられていないという特徴がある。補助電極（１０）（１１）（１２）（１３）下の基板表面と記憶ノード（５０）（５１）（５２）下の基板表面は異なる不純物濃度となっている。
【００１４】
図２は上面図、図３は等価回路図を示す。図３で反転層による配線は破線で示し、補助電極配線や高濃度不純物による拡散層配線は実線で示した。説明のために必要な部分を除き金属配線は省いてある。点線で囲った部分（１１０）のA-B断面が図１に対応する。図面Y方向にワード線が、例えば１２８本、又は２５６本繰り返された構造を基本単位（以下これをメモリマットと呼ぶ）としている。その両端で補助電極（１０）（１１）（１２）（１３）が４本毎に結束（３２）（３３）（３４）（３５）され、隣接補助電極に独立な電圧を与えることが可能である。この端部では素子分離用の絶縁膜で埋め込まれた溝が存在し、アクティブ領域（８０）（８１）（８２）（８３）が互いに絶縁されている。記憶ノード（５０）の情報を読出す、あるいは書込む場合に形成される反転層配線（６０）（６１）は、アクティブ領域（８２）（８３）にそれぞれ接続され、さらにこのアクティブ領域と配線へのコンタクト構造（１００）（１０１）との間に存在するゲート電極（３６）（３７）（３８）によって選択用のMOSトランジスタが形成されている。ただし、（８４）の部分ではデプレッション化しており、ゲート電極（３６）（３７）、又は（３８）に電圧を印加しなくても導通できる状態になっている。この選択MOSを介して反転層配線からなるローカルなビット線（６０）（６１）はグローバルなデータ線（９０）（９１）に接続されている。又、補助電極（１０）（１１）（１２）（１３）とn型不純物が導入されたアクティブ領域（８０）（８１）（８２）（８３）がそれぞれ重なった構造が存在するという特徴がある。但し、前記補助電極と前記アクティブ領域は基板表面に形成された絶縁膜によって絶縁されている。
【００１５】
この構造により、例えば補助電極（１３）に正の電圧を与え、ゲート下の基板表面に反転層（６１）を形成した場合、グローバルなデータ線（９１）から、アクティブ領域（８３）を介して反転層（６１）に電位を与えることが可能である。また他の補助電極についても同様に、n型不純物が導入された領域とのオーバラップ領域、この領域に電位を供給するコンタクト構造とグローバルなデータ線が設けられている。
【００１６】
次に本例の動作を説明する。補助電極（１２）（１３）間の記憶ノード（５０）に４レベルの閾値を用いて２ビットの記憶を行う。
【００１７】
尚、前記項目１として示した一般的説明との関係を念の為説明すれば、補助電極（１２）（１３）がそれぞれ第１及び第２の電極に相当する。以下、一般的説明との関係を、括弧を付して追記する。尚、括弧書きの電位の値そのもの、例えば８Ｖが、電位の符号、例えば「電位Ｃ」を指すものではない。電位Ｃは第２の電極に与える電位を意味している。以下、前記項目２及び各実施例においても、同様の説明を追記した。
【００１８】
先ず、書込み動作を説明する。閾値レベルと情報の対応を表１に示すようにとる。ここでV３>V２H>V２L>V１H>V１L>V０H>V０Lである。この“０”や“１”の２ビット情報と閾値レベルは別の対応のさせ方をしても構わない。書き込む閾値レベルの順序はどのような順序でも構わないが、本実施例では高いレベルから順に書込むこととする。
【００１９】
【表１】
2005191542.tif 000003
【００２０】
次に図４〜６を用いて詳細な書込み手順を示す。対象とするメモリセル（１１１）に書込みたい情報が例えば“０１”である場合、時間t０において補助電極（１３）（第２の電極）に正の電圧（例えば８V）を印加し、その下の基板表面に低抵抗な反転層（６１）（第２の反転層）を形成させる。又、ゲート電極（３８）、ゲート電極（３６）をそれぞれ８Vに立ち上げ、制御電極（３０）をVww３（例えば１５V）に立ち上げ、さらにデータ線（９１）を４V（電位Ｄ）に立ち上げる。この時、データ線（９０）は０V（電位Ｂ）に固定する。メモリセル（１１１）の隣接外側における補助電極（１０）（１１）は反転層を形成させないよう程度の低電圧（例えば０V）に設定し、電気的に素子分離を行う。第２の反転層（６１）の形成時には、n型拡散層領域（８３）と反転層（６１）が導通し、拡散層領域に設けられたコンタクト構造（１０１）を通じ、グローバルなデータ線（９１）から電圧を与えることが出来る。よって、第２の反転層（６１）は４V（電位Ｄ）となる。次に時間t１において、補助電極（１２）（第１の電極）を抵抗の高い反転層（６０）（第１の反転層）を形成できる程度の電圧（例えば２V）（電位Ａ）に立ち上げると、データ線（９１）、拡散層領域（８３）、反転層（６１）、記憶ノード（５０）下に出来たチャネル、反転層（６０）、拡散層領域（８２）、データ線（９０）を介して、書込み電流が流れる。この時、一端の補助電極（１２）下の反転層（６０）（第１の反転層）と制御電極（３０）（第３の電極）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０）電位が高いことから制御電極（３０）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５０）に注入される。
【００２１】
ここで、一端の補助電極（１２）下の反転層（６０）の抵抗が高いことから、反転層配線間（（６０）と（６１））を流れる電流はあまり大きくなく、流す電流に対する記憶ノードへの注入電子量の割合を大きく取れる。従って多くのセルを同時に書込み動作でも電流が大きくなりすぎることなく、一度に大きなビット数の入出力を行うファイル応用に好適である。又、非選択のワード線（３１）は十分低い電圧（例えば０V）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。時間t２で補助電極（１２）を立ち下げ、記憶ノード（５０）へのホットエレクトロン注入を終了する。次に時間t３にてゲート電極（３６）（３８）、補助電極（１３）、制御電極（３０）、データ線（９１）を０Vに立ち下げる。以上が１サイクルの書込み手順となっている。
【００２２】
この後、読出し動作を行い、閾値VthがV３よりも高くなっているかを検証する。読出し動作の詳細は後で述べる。書込みたい情報が“０１”でかつ閾値VthがV３よりも高くなっていない場合再度所定の電圧に設定し、前述書込み手順を繰り返す。この後、再び読出し検証動作を行い、必要なら書込み手順を繰り返すというシーケンスを繰り返す。
【００２３】
本アレイ構成では、隣接セルは電気的な素子分離に用いるため、同じワード線（３０）で駆動される複数のセルのうち、４個おきのセルの補助電極について同じ側に対して書込み動作を行うわけであるが、これら書込み対象セルが全て検証を通過した時点で“０１”書込みシーケンスは終了である。書込みを行わないセルに対しては、前記補助電極（１２）と動作上等しい各セルの補助電極下に形成する反転層に２Vを印加する。この結果、前記補助電極下に反転層は形成されず、カットオフされた状態となり、書込み非選択になる。或いは、反転層（１３）と動作上等しい各セルの補助電極下に形成する反転層に０Vを印加すれば、電界集中は起こらず書込み非選択となる。
【００２４】
次に“００”書込みシーケンスに移る。書込み対象セルに書込みたい情報が“００”なら、所定の電圧に設定し、前述書込み手順を繰り返す。ただし、ワード線（３０）の電圧Vww２にはVww３より低い電圧、例えば１２Vを用いる。これにより“０１”書込み時と同じパルス幅を用いても注入される電荷量が少なく、より低い閾値レベルの書込みができる。検証も同様に行うが、違いは閾値をV２Lより高く、V２Hより低い値に設定する必要がある点である。ここでは、最初の書込みパルスで電荷を注入しすぎないように設定し、二回目以降のパルス幅を小さくして過剰な電荷注入を防ぐ。書込み対象セルが全て検証を通過した時点で“００”書込みシーケンスは終了、“１０”書込みシーケンスに移る。“１０”書込みでは書込み電圧Vww１にVww２よりも低い電圧、例えば１０Vを用いる点、目標の閾値範囲が異なる他は“００”書込みと同様な動作である。この後“０１”書込みシーケンスを行ってこのセルの書込み動作は終了である。
【００２５】
ここでは各情報の書込みにおいて、シーケンスを通じてワード線（３０）に印加する書込みパルスの電圧を一定の値としたが、回数が増える程高い電圧を加えるようなパルス列を用いることで、書込みシーケンスを短時間で終わらせることが可能である。又、ここで述べた書込み動作において、非選択補助電極（１１）（１０）下の基板表面（４）（５）は電気的な素子分離に用いるため、しきい電圧が低いと負の大きな電圧を使用しないとカットオフが出来ないことになる。一方、記憶ノード（５０）（５１）（５２）下の基板表面では、電圧降下が少ないことが望ましく、従って、ある程度しきい電圧が低いことが望ましい。このため補助電極下基板表面のp型不純物濃度は、記憶ノード下の基板表面のp型不純物濃度よりも高く設定した。
【００２６】
次に読み出し動作を説明する。前記書込み動作説明で説明したところの情報を書込んである記憶ノード（５０）の情報を、読み出すこととする。反転層給電用のデータ線（９０）に所定の電位Vs（例えば０V）を与え、補助電極（１２）の電位をVsよりも大きい電位Va（例えば３V）に設定する。補助電極（１２）下には反転層（６０）が形成され、この反転層（６０）の電位はほぼVsとなる。非選択セルの補助電極（１０）（１１）の電位は、電極下の基板表面（４）（５）に反転層が形成されない低い電位Van（例えば０V）に設定する。これによって選択セルと非選択セルの電気的導通をなくす。４レベルを読み出すためにまず閾値レベルが“００”のレベル以上即ちV２L以上なのか、“１０”のレベル以下すなわちV１H以下なのかの判定を行う。グローバルデータ線（９１）を通じ反転層（６１）の電位をVsより高い電位Vdr（例えば１V）にプリチャージする。
【００２７】
この後、制御電極（３０）にV１H<Vrw１<V２Lなる電圧Vrw１を印加する。メモリセルの閾値レベルがV１H以下ならば反転層（６０）と反転層（６１）との間が導通状態となり、グローバルデータ線（９１）から反転層（６０）につながるグローバルデータ線（９０）に電流が流れる。V２L以上ならば非導通あるいは高抵抗状態である。この結果がV１H以下ならば、プリチャージ後、制御電極（３０）にV０H<Vrw０<V１Lなる電圧Vrw０を印加し、流れる電流の違いを利用して“１１”か“１０”かの判定を行う。最初の読出し結果がV２L以上であった場合には、プリチャージ後に制御電極（３０）に加える電圧はV２H<Vrw２<V３なる電圧Vrw２とする。流れる電流の違いを利用して“００”か“０１”かの判定を行う。以上の読出し動作において、Vrw１を用いた結果によって、次に印加する電圧条件を変えるのではなく、Vrw０、Vrw１、Vrw２による読出し動作を全て行って情報読出しを行う方法を用いることも可能である。前者は読出し電圧印加が２回で高速化に向いているのに対し、後者は３回の読出し動作が必要であるものの制御回路が簡単化できるという特徴がある。本動作方式では読出し時にグローバルデータ線を一本おきに駆動することになる。駆動するグローバルデータ線の両隣のグローバルデータ線の電位を固定しておくことにより、駆動するグローバルデータ線間が電気的にシールドされ、安定した読出し動作が実現できる。読出しのドレイン電圧についても１V程度の小さい電圧に設定することが可能である。
【００２８】
情報の消去は、同一ワード線で駆動される複数のセルに対して一括で行う。ワード線に大きい負電圧（例えば-１８V）を印加する。電子が注入されている記憶ノードの電位は下がり、トンネル絶縁膜（４０）に強い電界が与えられる。この結果、p型ウェル（３）に電子は引き抜かれ、メモリセルの閾値は下がる。尚、消去方法に異なる方法を用いてもよい。例えば、ワード線に印加する電圧をVww３よりも大きい正電圧Vew（例えば２０V）を印加し、制御電極側に引き抜いてもよい。
【００２９】
本例ではウエル（３）をp型とし、キャリアを電子としたが、n型ウェルを用い、ホールをキャリアとして用いてもよい。この際電圧の大小関係が逆となる。これは他の実施例でも同様である。
【００３０】
本例の記憶ノードは、多結晶シリコンから形成されているが、他の半導体又は金属を用いてもよい。又、本例のように１個の多結晶シリコンの代わりに、多数個のシリコン微小結晶を用いてもよい。更に、電荷トラップを持つ絶縁体（例えばSiN）からなる微小粒を用いてもよい。前述したシリコン微小結晶や、電荷トラップを持つ絶縁体を用いた場合、電荷蓄積部はそれぞれ隣接する補助電極に近い２箇所に電荷を離散的に保持することが可能であり、電荷の蓄積場所の違いによって多値記憶を実現することができる。
【００３１】
又、本例では記憶ノード（５０）と制御電極（３０）の層間膜（４２）にSiO２膜を用いたが、窒素添加のSiO２膜を用いてもよい。単純なSiO２膜よりも書換え時にトラップが生成されにくく、特性変動が少ないという特徴がある。又、SiO２とシリコンナイトライド膜の積層構造としてもよい。このような積層膜は高電界印加時に比較的電流が流れにくく、やはりメモリ素子の信頼性に優れるという特徴を持つ。前記記憶ノードの構成や層間膜構成に関して述べたことは全て他の例並びに本願発明の実施例でも同様である。本例では、記憶ノード（５０）に４閾値レベルの２ビットを記憶したが１ビットの記憶を行ってもよいのは言うまでもない。本例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。
【００３２】
次に、前記例２を説明する。
【００３３】
図７から図９には第２の例を示す。図７が断面構造図、図８が上面図、図９が等価回路図である。本例２はアレイ部分の断面図、上面図ともに例１と同様であるが、動作のさせ方が異なる。又、必要に応じて、説明に必要な部分の番号をつけかえている。本例は、メモリセルの位置によってコンタクトとの距離が異なる理由による書込みばらつきを、例１よりも小さくすることが可能である
本例２は、例１と書込み動作において大きく異なる。例１では隣接補助電極（１２）（１３）の間で書込み動作を行いその隣の補助電極（１０）（１１）で素子分離を行ったが、本例２では隣接３本（１５）（１６）（１７）で書込み動作を行う点に特徴がある。
【００３４】
図１０を用いて詳細な書込み手順を説明する。時間t０において補助電極（１７）（第４の電極）を８V（電位Ｃ）に立ち上げ、補助電極（１５）（第１の電極）を３.５V（電位Ａ）に立ち上げる。同時に、制御電極（３０）（第５の電極）を高い正の電圧（例えば１５V）（電位Ｆ）に立ち上げ、ゲート電極（３６）（３８）をそれぞれ８Vに立ち上げ、データ線（９２）を４Vに立ち上げ、データ線（９３）を０Vに固定する。この結果、反転層（６３）（第２の反転層）は４V（電位Ｄ）、反転層（６２）（第１の反転層）は０V（電位Ｂ）に給電される。例１と異なり、片方の反転層（６２）を高抵抗に設定する必要はない。次に時間t１で、中央の補助電極（１６）（第２の電極）を比較的低い電位（例えば２V）（電位Ｅ）に設定し、電極下の基板表面電位を高抵抗の導通状態にすると、補助電極（１６）の右端部下に電界が集中し、例１と同様に、ホットエレクトロンが発生し中央補助電極（１６）右の記憶ノード（５３）に情報記憶が行える。
【００３５】
中央補助電極（１６）左の記憶領域（５４）に書込みを行う際には、両端の補助電極（１５）（１７）、両端の反転層（６２）（６３）の電圧設定を入れ換えればよい。更に、前記動作で両端の補助電極として用いた補助電極（１５）（１７）を中央補助電極とする書込み動作も可能である。（１５）を中央電極とし、この右の領域（５４）に書込みを行うことができるし、（１７）を中央電極としてこの左の領域（５３）に書込みを行うことができる。
【００３６】
例１では書込み動作において、低電位の反転層（例えば（６０））を高抵抗に設定し、この端部に電界を集中させるため、メモリセルのコンタクトからの距離によって、ソース側反転層の抵抗値が変わるという課題がある。本例２では中央電極によって高抵抗領域を作るため、このような距離依存による書込みばらつきは大幅に減少できる。書込みを行わないセルに対しては、前記補助電極（１５）と動作上等しい各セルの補助電極下に形成する反転層に２Vを印加する。この結果、前記補助電極（１６）と動作上等しい各セルの補助電極下に反転層は形成されず、カットオフされた状態となり、書込み非選択になる。或いは、反転層（１７）と動作上等しい各セルの補助電極下に形成する反転層に０Vを印加すれば、電界集中は起こらず書込み非選択となる。書込み動作の違い以外は、例１と同様に、２ビット情報を記憶ノード（５３）に記憶していく。
【００３７】
読出し、消去動作は前記例１と同様に行うことができる。
【００３８】
本例ではウエル（３）をp型とし、キャリアを電子としたが、n型ウェルを用い、ホールをキャリアとして用いてもよい。この際電圧の大小関係が逆となる。これは他の実施例でも同様である。本実施例では記憶ノード（５３）に４閾値レベルの２ビットを記憶したが１ビットの記憶を行ってもよいのは言うまでもない。
【００３９】
本例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。また、ソース側反転層が低抵抗であるため、メモリセルのコンタクトからの距離依存による書込みばらつきを大幅に減少でき、高速書込みが可能である。
【００４０】
以上説明した基本的な半導体記憶装置を元に、本願発明の実施の形態を説明する。
＜実施例１＞
図１〜図３および図１１を用いて、本発明の第１の実施例を示す。本実施例は、前記例１と書込み動作において異なる。
【００４１】
前記例１で示したメモリセルの書込み動作では、補助電極（１２）（第１の電極）下の基板表面を高抵抗の導通状態（第１の反転層）とするため、補助電極（１２）を比較的低い電位に設定し、サブスレッショルド領域で動作させる。このため、補助電極の寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。補助電極下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極の電圧が±０.１Ｖばらついた場合、記憶ノードに注入される電子の量は約１桁変化することになる。また、チャネル電流を供給するための内部電源が書込み時に動作しているため、補助電極の電位が内部電源からのノイズを受けて変化してしまう可能性が考えられる。先記の通り、メモリセルの書込み特性は補助電極の電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００４２】
また、書込み手順は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、前記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、補助電極の寸法ばらつきや、補助電極に印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが予想される。
【００４３】
さらに、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、前記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させることになる。
【００４４】
本実施例は、補助電極に起因する書込み特性ばらつきを低減することが可能である。以下、図１１を用いて詳細に説明する。まず、時間ｔ０において、データ線（９１）を書込みドレイン電圧である４Ｖに、制御電極（３０）（第３の電極）を書込みワード電圧である１５Ｖ（電位Ｅ）に設定し、ゲート電極（３６）（３８）を共に８Ｖに設定する。同時に、補助電極（１３）（第２の電極）を８Ｖ（電位Ｃ）に設定することにより、補助電極下に形成される反転層（６１）（第２の反転層）は４Ｖ（電位Ｄ）となる。その後、時間ｔ１にて、ゲート電極（３８）を０Ｖに立下げ、データ線（９１）と反転層（６１）との接続を断ち、反転層（６１）をフローティング状態とする。この時、反転層容量をＣｉとすると、反転層（６１）に蓄積されている電荷量Ｑｉは、Ｃｉ×４クーロンとなる。その後、時間ｔ２において、補助電極（１２）（第１の電極）を書込み電圧である２Ｖ（電位Ａ）に立ち上げると、反転層（６１）に蓄積されていた電荷Ｑｉが、記憶ノード（５０）および補助電極（１２）それぞれの下の基板表面を通過してデータ線（９０）へ放電されることになる。この時、このデータ線は０Ｖ（電位Ｂ）になっている。この時、補助電極（１２）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（１２）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０）（第３の電極）電位が高い（電位Ｅ）ことから制御電極（３０）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５０）に注入される。この時、補助電極（１２）下の基板表面が高抵抗であるため、反転層（６０）とデータ線（９０）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合にはデータ線（９０）を２Ｖ程度にするか、もしくは反転層（６１）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（３１）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。反転層（６１）の電荷が十分に放電された後、時間t３で補助電極（１２）を０Vに立ち下げ書込みを終了する。次に、時間t４でデータ線（９１）を０V、ゲート電極を再び８Vにする。この結果、反転層（６１）とデータ線（９１）は接続され、反転層（６１）は０Vに設定される。その後時間t５にて制御電極（３０）を０Vに立ち下げ、時間t６で補助電極（１３）を０Vに立ち下げる。以上のような書込み動作の違い以外は、前記例１と同様に、２ビット情報を記憶ノード（５０）に記憶していく。
【００４５】
前記書込み動作では、反転層に蓄積した電荷が放電し終わった時点で書込みが自動的に終了することになり、記憶ノード（５０）に注入される電荷量Ｑｇは、注入効率をγとすると、Ｑｇ＝Ｑｉ×γで表される。ここで、注入効率γは記憶ノード（５０）の電位とドレイン電圧、および補助電極（１２）電圧の関数であり、書込み動作中に変化するものであるが、ここでは一定であると仮定している。注入効率γの補助電極電圧への依存性は比較的小さく、例えば、補助電極の電圧が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。反転層に蓄積される電荷Ｑｄは一定であるため、書込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。前記例１の書込み方式では、１桁以上のばらつきが生じるのに対して、書込みばらつきを大幅に抑えることが可能となり、書込み時間を短縮することができる。
【００４６】
又、前記書込み動作は更に以下のような効果を持つ。即ち、反転層に電荷を蓄積した後、その電荷を用いて書込みを実施するため、実際の書込み動作時には、書込みドレインの電源を不活性にすることができる。このため、補助電極は書込みドレインの電源からノイズを受けることがなく、安定した書込みを実現できる。また、一定の容量に電荷を供給すれば良いため、書込みドレイン電源の設計が容易となる。例えば、従来の方式では、ばらつきを考慮してマージンを取らねばならず、大きな電流供給能力を必要とする。しかし本方式では、供給すべき電荷量にばらつきが生じないため、必要最低限の電流供給能力で良い。このため、電源回路の大きさを大幅に縮小することが可能となる。
【００４７】
読出し、消去動作は前記例１と同様に行うことができる。
【００４８】
本実施例では記憶ノード（５０）に４閾値レベルの２ビットを記憶したが１ビットの記憶を行ってもよいのは言うまでもない。本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。また、本実施例の書込み動作は補助電極の寸法ばらつきや、印加電圧ばらつきによる書込みばらつきを大幅に抑えるため、高速書込みが可能である。
【００４９】
＜実施例２＞
図７〜図９および図１２を用いて、本発明の第２の実施例を示す。本実施例は、前記例２と書込み動作において異なる。前記例２で示したメモリセルの書込み動作では、補助電極（１６）下の基板表面を高抵抗の導通状態とするため、補助電極（１６）（第２の電極）を比較的低い電位に設定し、サブスレッショルド領域で動作させる。このため、補助電極の寸法ばらつきや、印加電圧のばらつきがメモリセルの書込み特性に大きく影響する。補助電極下のゲート酸化膜厚が例えば９ｎｍの場合、補助電極の電圧が±０.１Ｖばらついた場合、電荷蓄積領域に注入される電子の量は約１桁変化することになる。又、チャネル電流を供給するための内部電源が書込み時に動作しているため、補助電極の電位が内部電源からのノイズを受けて変化してしまう可能性が考えられる。先記の通り、メモリセルの書込み特性は補助電極の電圧に大きく影響を受けるため、内部電源からの微小な駆動ノイズでも、特性の変動を生じる可能性がある。
【００５０】
又、書込み手順は、同時に書込みを行う複数のメモリセルのしきい値全てが所望の値になるまで、書込みバイアスの印加と、しきい値の検証を繰り返すことで行っている。このため、メモリセルの特性にばらつきが存在すると、前記書込みバイアスの印加としきい値検証の繰り返し回数が増大し、書込み時間が長くなる。したがって、補助電極の寸法ばらつきや、補助電極に印加される電圧のばらつき、内部電源からの駆動ノイズの影響によって、メモリの書込み時間が増大することが予想される。
【００５１】
更に、１つのメモリセルあたり２ビット以上のデータを蓄えることのできる多値メモリを実現するためには、各データに対応するしきい値電圧分布幅を小さく抑える必要があるため、前記の書込み特性のばらつきが、メモリの書込み時間を大幅に増大させることになる。
【００５２】
本実施例は、補助電極に起因する書込み特性ばらつきを低減することが可能である。以下、図１２を用いて詳細に説明する。まず、時間ｔ０でデータ線（９２）を書込みドレイン電圧である４Ｖ（電位Ｄ）に、制御電極（３０）（第５の電極）を書込みワード電圧である１５Ｖ（電位Ｆ）に設定し、ゲート電極（３６）（３８）を共に８Ｖに設定する。さらに、補助電極（１５）（第１の電極）を３．５Ｖ（電位Ａ）に、補助電極（１７）（第４の電極）を８Ｖ（電位Ｃ）に設定することで、補助電極下には反転層が形成される。それぞれデータ線（９３）およびデータ線（９２）から給電されて、反転層（６２）は０Ｖ（電位Ｂ）に、反転層（６３）（第２の反転層）は４Ｖ（電位Ｄ）となる。その後時間ｔ１にて、ゲート電極（３８）を０Ｖに立下げ、データ線（９２）と反転層（６３）との接続を断ち、反転層（６３）をフローティング状態とする。この時、反転層部の容量をＣｉとすると、反転層（６３）に蓄積されている電荷量Ｑｉは、Ｃｉ×４ クーロンとなる。その後、時間ｔ２において、補助電極（１６）（第２の電極）を書込み電圧である２Ｖ（電位Ｅ）に立ち上げると、反転層（６３）に蓄積されていた電荷Ｑｉが、記憶ノード（５３）、補助電極（１６）、記憶ノード（５４）それぞれの下の基板表面を通過して反転層（６２）へ放電されることになる。この時、補助電極（１６）下の基板表面以外は低抵抗状態となるため、反転層配線間（６２）（６３）に電位差がある場合には補助電極（１６）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０）電位が高いことから制御電極（３０）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５３）に注入される。この時、補助電極（１６）下の基板表面が高抵抗であるため、拡散層（８１）（８３）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。
【００５３】
又、書込みたくない場合には反転層（６２）を２Ｖ程度にするか、もしくは反転層（６３）を０Ｖとすれば、反転層（６２、６３）間に電位差が生じないためホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（３１）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。以上のような書込み動作の違い以外は、実施例１と同様に、２ビット情報を記憶ノードに記憶していく。
【００５４】
前記書込み方式では、反転層に蓄積した電荷が放電し終わった時点で書込みが自動的に終了することになり、電荷蓄積領域（５３）に注入される電荷量Ｑｇは、注入効率をγとすると、Ｑｇ＝Ｑｉ×γで表される。ここで、注入効率γは電荷蓄積領域（５３）の電位とドレイン電圧、および補助電極（１６）電圧の関数であり、書込み動作中に変化するものであるが、ここでは一定であると仮定している。注入効率γの補助電極電圧への依存性は比較的小さく、例えば、補助電極の電圧が±０．１Ｖ変化したとき、γは０．３桁程度しか変化しない。反転層に蓄積される電荷Ｑｉは一定であるため、書込み特性を表すＱｇも０．３桁程度のばらつきで抑えられることになる。実施例１の書込み方式では、１桁以上のばらつきが生じるのに対して、書込みばらつきを大幅に抑えることが可能となり、書込み時間を短縮することができる。
【００５５】
又、前記書込み動作は更に以下のような効果を持つ。すなわち、反転層に電荷を蓄積した後、その電荷を用いて書込みを実施するため、実際の書込み動作時には、書込みドレインの電源を不活性にすることができる。このため、補助電極は書込みドレインの電源からノイズを受けることがなく、安定した書込みを実現できる。また、一定の容量に電荷を供給すれば良いため、書込みドレイン電源の設計が容易となる。例えば、従来の方式では、ばらつきを考慮してマージンを取らねばならず、大きな電流供給能力を必要とする。しかし本方式では、供給すべき電荷量にばらつきが生じないため、必要最低限の電流供給能力で良い。このため、電源回路の大きさを大幅に縮小することが可能となる。
【００５６】
読出し、消去動作は前記例２と同様に行うことができる。
本実施例では記憶ノード（５３）に４閾値レベルの２ビットを記憶したが各々１ビットの記憶を行ってもよいのは言うまでもない。本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。また、本実施例の書込み動作は、ソース側反転層が低抵抗であるため、メモリセルのコンタクトからの距離依存による書込みばらつきを大幅に減少でき、且つ、補助電極の寸法ばらつきや、印加電圧ばらつきによる書込みばらつきを大幅に抑えるため、高速書込みが可能である。
【００５７】
＜実施例３＞
図１〜図３および図１３を用いて、本発明の第３の実施例を示す。本実施例は、実施例１と書込み動作において異なる。
【００５８】
実施例１で示したメモリセルの書込み動作では、書込み終了時に補助電極（１３）（第２の電極）と反転層（６１）（第２の反転層）間の酸化膜に強い電圧（例えば８V）が加わり、酸化膜の劣化が懸念される。劣化は、ゲートと基板のショート、閾値の変動を引き起こし、信頼性を大きく損なう事となる。一般的に、印加される電圧が高いほど酸化膜が劣化する速度は速く、また、電圧が印加されている時間が長いほど劣化する速度は速い。酸化膜の劣化を抑制するためには、膜厚を厚くする事により電界を緩和するか、或いは補助電極に印加する電圧値を小さくすることが挙げられる。膜厚を厚くした場合、書込みドレイン電圧（例えば４V）を反転層配線に通すため、補助電極に印加する電圧をさらに高める必要がある。この結果、電界は緩和することができず、酸化膜の劣化を抑制できない。一方、補助電極に印加する電圧値を小さくした場合、書込みドレイン電圧が反転層に通りにくくなり、書込み速度の大幅な低下を引き起こすため、当該手法は望ましくない。
【００５９】
本実施例は、酸化膜劣化の抑制と高速書込みを両立する書込み方式である。以下図１３を用いて詳細に説明する。まず、時間ｔ０において、データ線（９１）を書込みドレイン電圧である４Ｖ（電位Ｄ）に、制御電極（３０）（第３の電極）を書込みワード電圧である１５Ｖ（電位Ｅ）に設定し、ゲート電極（３６）（３８）を共に８Ｖに設定する。同時に、補助電極（１３）（第２の電極）を８Ｖ（電位Ｃ）に設定することにより、補助電極下に形成される反転層（６１）（第２の反転層）は４Ｖ（電位Ｄ）となる。その後、時間ｔ１にて、ゲート電極（３８）を２Ｖに立下げ、データ線（９１）と反転層（６１）との接続を断ち、反転層（６１）（第２の反転層）をフローティング状態とする。この時、反転層容量をＣｉとすると、反転層（６１）に蓄積されている電荷量Ｑｉは、Ｃｉ×４ クーロンとなる。その後、時間ｔ２において、補助電極（１２）（第１の電極）を書込み電圧である２Ｖ（電位Ａ）に立ち上げると、反転層（６１）に蓄積されていた電荷Ｑｉが、記憶ノード（５０）および補助電極（１２）それぞれの下の基板表面を通過してデータ線（９０）へ放電されることになる。この場合、このデータ線は０Ｖ（電位Ｂ）となっている。この時、補助電極（１２）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（１２）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０）電位が高いことから制御電極（３０）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５０）に注入される。この時、補助電極（１２）下の基板表面が高抵抗であるため、反転層（６１）とデータ線（９０）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合にはデータ線（９０）を２Ｖ程度にするか、もしくは反転層（６１）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（３１）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。以上のような書込み動作の違い以外は、前記例１と同様に、２ビット情報を記憶ノード（５０）に記憶していく。
【００６０】
前記書込み方式では、時間t１以降ゲート電極（３８）に２Vが印加されているため、選択トランジスタのチャネル電位が１Vを超えるとカットオフとなる。その結果、反転層（６１）に蓄積した電荷を放電する際、前記反転層（６１）の電位が約１Vになるよう選択トランジスタを介し、データ線（９１）から電荷の供給をし続ける。以上の理由により、書込み終了時では、補助電極（１３）と反転層（６１）間の酸化膜に対し比較的小さな電圧（例えば７V）が印加されるため、酸化膜の劣化が抑制される。
【００６１】
前記書込み方式では、反転層（６１）の電位が２V程度を下回ったと同時に書込みが自動的に終了することになる。これは、書込みドレイン電圧が約２Vを下回った場合、補助電極（１２）下の反転層（６０）と制御電極（３０）下の反転層の境界で、ホットエレクトロンが十分に発生するほど電界集中が起こらないためである。このため、反転層（６１）が１Vに給電されていても余計なホットエレクトロン注入による書込みは行われない。また、実施例１と同様の理由により、書込みばらつきを大幅に抑えることが可能なため、書込み時間を短縮することができることは言うまでも無い。
【００６２】
また、前記書込み方式を実施例２に適用する事は可能であり、距離依存による書き込みばらつきを小さくすることができ、さらに書込みばらつきを抑えることができる。読出し、消去動作は前記例１と同様に行うことができる。
【００６３】
本実施例では記憶ノード（５０）に４閾値レベルの２ビットを記憶したが１ビットの記憶を行ってもよいのは言うまでもない。本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。また、本実施例の書込み動作は、補助電極の寸法ばらつきや、印加電圧ばらつきによる書込みばらつきを大幅に抑えるため、高速書込みが可能である。さらに、書込み終了時、補助電極と反転層間の酸化膜に加わる電界が小さくなるため、酸化膜の劣化が抑制され、信頼性が向上できる。
【００６４】
＜実施例４＞
図７〜図９および図１４を用いて、本発明の第４の実施例を示す。本実施例は、実施例２と書込み動作において異なる。
【００６５】
実施例２で示したメモリセルの書込み方式では、書込み終了時に補助電極（１７）（電極４）と反転層（６３）（第２の反転層）間の酸化膜に強い電圧（例えば８V）が加わり、酸化膜の劣化が懸念される。劣化は、ゲートと基板のショート、閾値の変動を引き起こし、信頼性を大きく損なう事となる。一般的に、印加される電圧が高いほど酸化膜が劣化する速度は速く、また、電圧が印加されている時間が長いほど劣化する速度は速い。酸化膜の劣化を抑制するためには、膜厚を厚くする事により電界を緩和するか、或いは補助電極に印加する電圧値を小さくすることが挙げられる。膜厚を厚くした場合、書込みドレイン電圧（例えば４V）を反転層配線に通すため、補助電極に印加する電圧をさらに高める必要がある。この結果、電界は緩和することができず、酸化膜の劣化を抑制できない。一方、補助電極に印加する電圧値を小さくした場合、書込みドレイン電圧が反転層に通りにくくなり、書込み速度の大幅な低下を引き起こすため、当該手法は望ましくない。
【００６６】
本実施例は、酸化膜劣化の抑制と高速書込みを両立する書込み方式である。以下図１４（a）を用いて詳細に説明する。まず、時間ｔ０において、データ線（９２）を書込みドレイン電圧である４Ｖに、制御電極（３０）（第５の電極）を書込みワード電圧である１５Ｖ（電位Ｆ）に設定し、ゲート電極（３６）（３８）を８Ｖに設定する。さらに、補助電極（１５）（第１の電極）を４Ｖ（電位Ａ）に、補助電極（１７）（第４の電極）を８Ｖ（電位Ｃ）に設定することにより、補助電極下に形成される反転層（６３）（第２の反転層）は４Ｖ（電位Ｃ）となり、反転層（６２）は０V（電位Ｂ）となる。その後、時間ｔ１にて、ゲート電極（３８）を０Ｖに立下げ、データ線（９２）と反転層（６３）の接続を断ち、反転層（６３）をフローティング状態とする。また同時に、ゲート電極（３６）を０Vに立下げる事が、実施例２と異なる。そのため、データ線（９３）と反転層（６２）の接続を断たれ、反転層（６２）もフローティング状態となる。この結果、反転層容量をＣｉとするキャパシタが反転層（６２）と補助電極（１５）から形成され、一方反転層（６３）には電荷量Ｑｉ（Ｃｉ×４） クーロンとなる電荷が蓄積される。その後、時間ｔ２において、補助電極（１６）（第２の電極）を書込み電圧である２Ｖ（電位Ｅ）に立ち上げると、反転層（６３）に蓄積されていた電荷Ｑｉが、記憶ノード（５３）および補助電極（１６）それぞれの下の基板表面を通過して反転層（６２）と補助電極（１５）からなるキャパシタへ放電されることになる。この時、補助電極（１６）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（１６）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０）電位が高いことから制御電極（３０）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５３）に注入される。この時、補助電極（１６）下の基板表面が高抵抗であるため、反転層（６３）と反転層（６２）間を流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合にはデータ線（９３）を２Ｖ程度にするか、もしくは反転層（６３）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（３１）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。以上のような書込み動作の違い以外は、前記例１と同様に、２ビット情報を記憶ノード（５０）に記憶していく。
【００６７】
前記書込み方式では、反転層（６３）に蓄積された電荷が反転層（６２）に放電されるため、反転層（６２）の電位が上昇し、補助電極（１６）下がカットオフされ、記憶ノード（５３）下のチャネルと反転層（６２）間の接続が断たれた時点で、書込みは自動的に終了する。接続が断たれる反転層（６２）の電位は、補助電極（１６）の関数であるが、前記設定電圧では、反転層（６２）の電位が約１Vで接続が断たれる。そのため、書込み終了時に反転層（６３）と補助電極（１７）間の電圧は約５V程度となり、実施例３よりも酸化膜の劣化が大幅に抑制される。また、実施例２と同様の理由により、書込みばらつきを大幅に抑えることが可能なため、書込み時間を短縮することができることは言うまでも無い。ただし、前記書込み方式では、書込みに寄与する電荷量が減少し、書込み速度が低下してしまう。
【００６８】
前記書込み方式では、反転層（６３）の容量に蓄積した電荷を書込みに用いたが、データ線（９２）の容量と反転層（６３）の容量に電荷を蓄積し、書込みに用いる事も可能である。この場合、データ線（９２）を４Vに設定し、反転層（６３）を４Vに立ち上げた後に、ゲート電極（３８）を立下げず、データ線（９２）をフローティングにする。データ線の容量をCaとすると蓄積される電荷Qaは（Ci+Ca）×４となる。書込み時、電荷を反転層（６２）とデータ線（９３）に放電し、記憶ノード（５３）下のチャネルと、反転層（６２）の接続が断たれた時点で、書込みは自動的に終了する。当該書込み方式では、反転層のみに電荷を蓄積する場合と比較して、より多くの電荷を蓄積することができ、１回の電子注入動作でより多くの電子を浮遊ゲートに注入することが可能となる。読出し、消去動作は前記例１と同様に行うことができる。
【００６９】
本実施例では記憶ノード（５３）に４閾値レベルの２ビットを記憶したが１ビットの記憶を行ってもよいのは言うまでもない。本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。また、本実施例の書込み動作は、ソース側反転層が低抵抗であるため、メモリセルのコンタクトからの距離依存による書込みばらつきを大幅に減少でき、且つ、補助電極の寸法ばらつきや、印加電圧ばらつきによる書込みばらつきを大幅に抑えるため、高速書込みが可能である。さらに、書込み終了時、補助電極と反転層間の酸化膜に加わる電界が小さくなるため、酸化膜の劣化が抑制され、信頼性が向上できる。
【００７０】
＜実施例５＞
図１〜図３および図１５を用いて、本発明の第５の実施例を示す。本実施例は、実施例１と書込み動作において異なる。
【００７１】
実施例１で示したメモリセルの書込み方式では、書込み終了時に補助電極（１３）（第２の電極）と反転層（６１）（第２の反転層）間の酸化膜に強い電圧（例えば８V）が加わり、酸化膜の劣化が懸念される。劣化は、ゲートと基板のショート、閾値の変動を引き起こし、信頼性を大きく損なう事となる。一般的に、印加される電圧が高いほど酸化膜が劣化する速度は速く、また、電圧が印加されている時間が長いほど劣化する速度は速い。酸化膜の劣化を抑制するためには、膜厚を厚くする事により電界を緩和するか、或いは補助電極に印加する電圧値を小さくすることが挙げられる。膜厚を厚くした場合、書込みドレイン電圧（例えば４V）を反転層配線に通すため、補助電極に印加する電圧をさらに高める必要がある。この結果、電界は緩和することができず、酸化膜の劣化を抑制できない。一方、補助電極に印加する電圧値を小さくした場合、書込みドレイン電圧が反転層に通りにくくなり、書込み速度の大幅な低下を引き起こすため、当該手法は望ましくない。
【００７２】
本実施例は、酸化膜劣化の抑制と高速書込みを両立する書込み方式である。以下図１５を用いて詳細に説明する。まず、時間ｔ０において、データ線（９１）を書込みドレイン電圧である４Ｖ（電位Ｄ）に、制御電極（３０）（第３の電極）を書込みワード電圧である１５Ｖ（電位Ｅ）に設定し、ゲート電極（３６）（３８）を共に８Ｖに設定する。同時に、補助電極（１３）（第２の電極）を８Ｖ（電位Ｃ）に設定することにより、補助電極下に形成される反転層（６１）（第２の反転層）は４Ｖ（電位Ｄ）となる。次に実施例１と異なり、ゲート電極（３８）を０Vに立下げない。又、データ線（９０）を０Ｖ（電位Ｂ）に設定した後、フローティング状態とする。このため、データ線（９０）は容量Caのキャパシタを形成する。その後、時間ｔ１において、補助電極（１２）（第１の電極）を書込み電圧である２Ｖ（電位Ａ）に立ち上げると、データ線（９１）から反転層（６１）、記憶ノード（５０）および補助電極（１２）それぞれの下の基板表面を電流が流れ、データ線（９０）の容量を充電することになる。この時、補助電極（１２）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（１２）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０）電位が高いことから制御電極（３０）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５０）に注入される。この時、補助電極（１２）下の基板表面が高抵抗であるため、反転層（６１）とデータ線（９０）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。
【００７３】
また、書込みたくない場合にはデータ線（９０）を２Ｖ程度にするか、もしくは反転層（６１）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（３１）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。以上のような書込み動作の違い以外は、前記例１と同様に、２ビット情報を記憶ノード（５０）に記憶していく。
【００７４】
前記書込み方式では、反転層（６１）の電位が常に４Vを維持しているため、補助電極（１３）と反転層（６１）間の酸化膜には４V程度と非常に小さい電圧しか印加されず、酸化膜の劣化を大幅に低減可能である。
前記書込み方式では、反転層（６０）の電位が１V程度を上回ったと同時に、反転層（６１）とデータ線（９０）は切断され、書込みが自動的に終了することになる。このため、データ線（９０）の容量Caと反転層（６０）の容量Ciを１V程度に充電する電荷量のみが書込みに寄与することになる。この結果、実施例１と同様の理由により、書込みばらつきを大幅に抑えることが可能なため、書込み時間を短縮することができることは言うまでも無い。
【００７５】
また、前記書込み方式を実施例２に適用する事は可能である。充電先容量としては、反転層（６２）の容量、或いは、データ線（９３）の容量が使用できることは、実施例４から明らかである。この場合、ソース側反転層が低抵抗であるため、メモリセルのコンタクトからの距離依存による書込みばらつきを大幅に減少でき、高速な書込みが可能である。
【００７６】
読出し、消去動作は例１と同様に行うことができる。
【００７７】
本実施例では記憶ノード（５０）に４閾値レベルの２ビットを記憶したが１ビットの記憶を行ってもよいのは言うまでもない。本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。このためメモリセル面積が小さく、低コストのメモリを実現することが可能である。また、本実施例の書込み動作は、補助電極の寸法ばらつきや、印加電圧ばらつきによる書込みばらつきを大幅に抑えるため、高速書込みが可能である。さらに、書込み終了時、補助電極と反転層間の酸化膜に加わる電界が小さくなるため、酸化膜の劣化が抑制され、信頼性が向上できる。
【００７８】
＜実施例６＞
図１〜３、図１６、１７を用いて本発明の第６の実施例を示す。本実施例では、前記例１と構造、書込み動作において異なる。
【００７９】
前記例１では、補助電極（１３）に対し比較的大きい電圧（例えば８V）を印加することで、反転層（６１）に４Vを印加する事ができた。
【００８０】
本実施例では、補助電極（１３）（第２の電極）に比較的小さい電圧の印加で、反転層（６１）に４Vを印加する事が可能になり、その結果、補助電極を駆動する電源の低電圧化によりチップ面積を低減できる事を以下に説明する。
【００８１】
図１６で示すように、補助電極（１３）（第２の電極）に電圧を印加する場合、電源端子（１０５）と、スイッチ電極（２０）からなるドライバMOSを通じて行う。図１７に書込み動作時の波形図を示す。時間t０でスイッチ電極（２０）を７Vに、電源端子（１０５）を５Vに立ち上げる。この結果、補助電極（１３）は５Vに設定される。また、同時に制御電極（３０）を書込みワード電圧（例えば１５V（電位Ｅ））に立ち上げ、ゲート電極（３６）を８Vに立ち上げ、データ線（９０）を０Vに固定する。次に、時間t１でスイッチ電極（２０）、電源端子（１０５）を０Vに立ち下げると、補助電極（１３）（第２の電極）は電源端子（１０５）との接続を断たれ、５V（電位Ｃ）の電位を保ちながらフローティング状態となる。次に、時間t２において、ゲート電極（３８）を８Vに、データ線（９１）を４V（電位Ｄ）に立ち上げる。その結果、反転層（６１）（第２の反転層）が４Vに立ち上がる際に、反転層（６１）と補助電極（１３）間のカップリングにより、補助電極（１３）は８Vに持ち上がる。以降の書込み動作、手順は前記例１と同様である。尚、電位Ａ及び電位Ｂなどは前記例１と同様の設定である。
【００８２】
以上により、初期に補助電極（１３）を駆動する電源の低電圧が可能となり、電源の占める面積を削減できるため、チップ面積の低減につながり、さらに低コスト化が可能となる。
【００８３】
本実施例の動作方式は、前記例２、実施例５にも適用可能であり、前記と同様の効果が得られる。
【００８４】
本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。さらに、補助電極を駆動する電源の低電圧化が可能であり、さらに低コストのメモリを実現することが可能である。
【００８５】
＜実施例７＞
図１〜図３、図１８を用いて、本発明の第７の実施例を示す。本実施例では、実施例１と書込み動作において異なる。
【００８６】
実施例１では、書込みドレイン電圧としてデータ線（９１）から反転層（１３）に対し４Vを給電していたが、本発明を用いる事により、書込みドレイン電圧（例えば４V）を供給する電源が削除可能となり、チップ面積の大幅な低減ができる。
【００８７】
本発明の詳細を図１８の書込み動作波形図を用いて示す。時間t０で制御電極（３０）を書込みワード電圧（例えば１５V（電位Ｅ））、ゲート電極（３６）を８Vにそれぞれ立ち上げる。同時に補助電極（１３）（第２の電極）を８V（電位Ｃ）に立ち上げるが、実施例１と異なり、ゲート電極（３８）、データ線（９１）は立ち上がっていない。そのため、補助電極（１３）下の基板表面はフローティング状態となっており、補助電極（１３）が立ち上がると、補助電極と基板表面間のカップリングにより、基板表面の電位が持ち上がる。その結果、基板表面には反転層（６１）（第２の反転層）が形成され、また、反転層（６１）の電位は４V（電位Ｄ）に設定される。カップリングによって反転層（６１）に蓄積された電荷を書込みに使用する。以降の書込み動作、手順は実施例１と同様である。尚、電位Ａ及び電位Ｂなどは前記例１と同様の設定である。
【００８８】
以上により、書込みドレイン電圧（例えば４V）を供給する電源を削除可能であり、電源の占める面積を削減できるため、チップ面積の低減につながり、さらに低コスト化が可能となる。本実施例の動作方式は、実施例２、実施例３、実施例４にも適用可能であり、前記と同様の効果が得られる。
【００８９】
本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作製することが可能である。さらに、書込みドレイン電圧を供給する電源削除可能であり、さらに低コストのメモリを実現することが可能である。
【００９０】
＜実施例８＞
図１９は、本発明の前記例１から実施例６によるフラッシュ不揮発メモリが取り込まれたコンピュータシステムの例を示している。このシステムはシステムバスを介して相互に接続されたホストＣＰＵと、入出力装置、ＲＡＭ、メモリカードとから構成されている。
【００９１】
メモリカードは例えばハードディスク記憶装置の置換用途として数十ギガバイトの大容量記憶のフラッシュ不揮発性メモリを含み、本発明の実施例によるフラッシュ不揮発性メモリの利点である高速書込み速度を享受するので、最終製品である記憶装置としても十分な産業的利点を有するものである。
【００９２】
尚、本発明は厚さの比較的薄いメモリカードに限定されるものではなく、厚さが比較的厚い場合であっても、ホストバスシステムとのインターフェースとホストシステムのコマンドを解析してフラッシュ不揮発性メモリを制御することが可能なインテリジェントなコントローラとを含むどのような不揮発性記憶装置にも適用可能なことは言うまでもない。
【００９３】
長期間に記憶されるデータはこの不揮発性の記憶装置に記憶される一方、ホストＣＰＵによって処理されて頻繁に変更されるデータは揮発性メモリのＲＡＭに格納される。カードはシステムバスと接続されるシステムバスインターフェースを持ち、例えばＡＴＡシステムバスなどの標準バスインターフェースを可能とする。システムバスインターフェースに接続されたコントローラはシステムバスに接続されたホストやＣＰＵや入出力装置のホストシステムからのコマンドとデータを受付ける。
【００９４】
コマンドがリード命令の場合は、コントローラは複数のフラッシュＥＥＰＲＯＭの必要なひとつまたは複数をアクセスして読出しデータをホストシステムへ転送する。
【００９５】
コマンドがライト命令の場合は、コントローラは複数のフラッシュＥＥＰＲＯＭの必要なひとつまたは複数をアクセスしてホストシステムからの書込みデータをその内部に格納する。この格納動作はフラッシュメモリの必要なブロックやセクタやメモリセルへのプログラム動作とベリファイ動作を含んでいる。
【００９６】
コマンドが消去命令の場合は、コントローラは複数のフラッシュＥＥＰＲＯＭの必要なひとつまたは複数をアクセスして、その内部に記憶されるデータを消去する。この消去動作は、フラッシュメモリの必要なブロック、セクタ、またはメモリセルへの消去動作とベリファイ動作とを含んでいる。
【００９７】
本発明の実施例によるフラッシュ不揮発性メモリは、１つのメモリセルにデジタルデータの１ビットを記憶させるためメモリセルに２値のしきい値電圧を持たせる技術ばかりではなく、１つのメモリセルにデジタルデータの多ビットを記憶させるためメモリセルに４値あるいはそれ以上の多値のしきい値電圧を持たせる技術にも適用可能であることは言うまでもない。
【００９８】
＜実施例９＞
図２０〜図２２を用いて、本発明の第９の実施例を示す。本実施例は、実施例１と書込み動作において異なる。
【００９９】
実施例１で示した書込み動作は、反転層に蓄積する電荷量Qiを一定にすることで、同時に書込みを行う複数のメモリセル間の書込みばらつきを低減した。本実施例の書込み動作は、電荷量Qiのみならず、注入効率γを一定にすることで、さらに書込みばらつきの低減を図る。その結果、メモリセルの書込み時間を大幅に低減できる。
【０１００】
図２０及び図２１を用いて、実施例１の書込み動作では注入効率γがばらつくこと、そして、本発明により注入効率γを一定にできることを説明する。
【０１０１】
図２０に、高抵抗を形成する補助電極（実施例１では補助電極（１２）に相当）トランジスタのしきい値（Vth）がVa又はVbである場合の、補助電極の電圧に対するチャネル電流と注入効率γを示す。図に示すように、注入効率γは補助電極の電圧に対して単調減少という特性を持つ。
【０１０２】
一般に、補助電極の構造ばらつきや、基板濃度ばらつきを原因として、補助電極トランジスタのしきい値はばらつく。実施例１の書込み動作を使用した場合、同時書込みセルに対して等しい補助電極の電圧をパルス的に印加するため、補助電極トランジスタのしきい値ばらつきにより、セル毎に注入効率γはばらつく。例えば、補助電極の電圧がV３のパルスを印加した場合、補助電極トランジスタのしきい値Vbを持つメモリセルに対する書込み速度は注入効率が高いため速く、一方、しきい値Vaを持つメモリセルの書込み速度は注入効率が低いため遅い。ここで、チャネル電流は、記憶ノードの電位とドレイン電圧に依存しないと仮定した。
【０１０３】
本発明の書き込み動作は、実施例１と異なり、補助電極の電圧を時間に対して段階的に上昇させる。例えば、図２１で示すように、補助電極の電圧を時間に対して、線形的に上昇させる方法があげられる。以降の説明は、図２１に沿って行うが、補助電極の電圧の上昇方法は、線形的である必要はない。例えば、指数的、対数的、或いは階段状に上昇させても構わない。電圧の上昇速度は書込み速度がなるべく速くなるよう最適に設定する。
【０１０４】
図２１のように補助電極の電圧を線形的に上昇させた場合、時間taで、補助電極の電圧はV１に達して、しきい値Vaの補助電極トランジスタにおいて実質的にチャネル電流が流れ始め、記憶ノードに対して電荷が注入される。その後、時間tbにおいて、反転層に蓄積された電荷Qiの放電が終了して、書込みが終了する。時間taとtbの間は注入効率がおおよそ一定であるとして約γaと表すことができた場合、しきい値Vaの補助電極トランジスタを含むメモリセルの記憶ノードに注入される電荷量はQg＝Qi×γaである。次に、時間tcで、補助電極の電圧はV３に達して、しきい値Vbの補助電極トランジスタにおいて実質的にチャネル電流が流れ始め、記憶ノードに対して電荷が注入される。その後、時間tdにおいて、反転層に蓄積された電荷Qiは放電され、書込みが終了する。この時、しきい値Vbの補助電極トランジスタを含むメモリセルの記憶ノードに注入される電荷量は、前述と同じ理由により、Q＝Qi×γaである。図２１では、あらわに示していないが、補助電極トランジスタのしきい値が最も大きいセルにおいて、その反転層に蓄積された電荷Qiの放電が終了した後、時間teにおいて、補助電極の電圧を０に立ち下げる。以上から、補助電極の電圧を時間に対して線形的に上昇させた場合、補助電極トランジスタのしきい値が異なる、言い換えれば、ばらついていても、注入効率γはおおよそ等しくなり、各記憶ノードに注入される電荷量もほぼ一定になる。このため、書込みばらつきを大幅に低減することが可能となる。さらに、メモリセル毎に補助電極トランジスタのしきい値が異なる場合も、常に高い注入効率で書込みことができるため、よりいっそう書込み時間を短縮することができる。
【０１０５】
次に、図２２を用いて本発明の書込み動作のタイミングを説明する。まず、時間ｔ０において、データ線（９１）を書込みドレイン電圧である４Ｖに、制御電極（３０）（第３の電極）を書込みワード電圧である１５Ｖ（電位Ｅ）に設定し、ゲート電極（３６）（３８）を共に８Ｖに設定する。同時に、補助電極（１３）（第２の電極）を８Ｖ（電位Ｃ）に設定することにより、補助電極下に形成される反転層（６１）（第２の反転層）は４Ｖ（電位Ｄ）となる。その後、時間ｔ１にて、ゲート電極（３８）を０Ｖに立下げ、データ線（９１）と反転層（６１）との接続を断ち、反転層（６１）をフローティング状態とする。この時、反転層容量をＣｉとすると、反転層（６１）に蓄積されている電荷量Ｑｉは、Ｃｉ×４クーロンとなる。その後、時間ｔ２において、補助電極（１２）（第１の電極）を、t３で２V（電位Ａ）に達するよう線形的に立ち上げる。補助電極（１２）の電圧が、補助電極（１２）トランジスタのしきい値に達した場合、反転層（６１）に蓄積されていた電荷Ｑｉが、記憶ノード（５０）および補助電極（１２）それぞれの下の基板表面を通過してデータ線（９０）へ放電されることになる。この時、このデータ線は０Ｖ（電位Ｂ）になっており、また、補助電極（１２）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（１２）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０）（第３の電極）電位が高い（電位Ｅ）ことから制御電極（３０）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５０）に注入される。この時、補助電極（１２）下の基板表面が高抵抗であるため、反転層（６０）とデータ線（９０）間に流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合にはデータ線（９０）を２Ｖ程度にするか、もしくは反転層（６１）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（３１）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。反転層（６１）の電荷が十分に放電された後、時間t３で補助電極（１２）を０Vに立ち下げ書込みを終了する。次に、時間t４でデータ線（９１）を０V、ゲート電極を再び８Vにする。この結果、反転層（６１）とデータ線（９１）は接続され、反転層（６１）は０Vに設定される。その後時間t５にて制御電極（３０）を０Vに立ち下げ、時間t６で補助電極（１３）を０Vに立ち下げる。以上のような書込み動作の違い以外は、前記例１と同様に、２ビット情報を記憶ノード（５０）に記憶していく。
【０１０６】
以上により、本実施例の書込み動作は、電荷量Qiのみならず、注入効率γを一定にすることで、書込みばらつきの低減ができる。さらに、メモリセル毎に補助電極トランジスタのしきい値が異なる場合も、常に高注入効率で書込みことができるため、よりいっそう書込み時間を短縮することができる。本実施例の動作方式は、実施例２〜７にも適用可能であり、前記と同様の効果が得られる。
【０１０７】
本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、補助電極配線間のピッチを小さく作成することが可能であるため、低コストのメモリを実現することが可能である。
【０１０８】
＜実施例１０＞
図５、図２３〜図２６、表２を用いて、本発明の第１０の実施例を示す。本実施例は、しきい値レベルによって書込み動作を変更することが特徴である。
【０１０９】
前記例１で述べたしきい値レベルの書分け方法としては、例えば、しきい値レベルに応じて制御電極（ワード線）の電圧を変更するものであった。そうすることで、同じ書込みパルス幅を用いても記憶ノードに注入される電荷量をコントロールすることができた。
【０１１０】
本実施例では、しきい値レベルの違いにより、書込み動作を変更することで、記憶ノードに注入される電荷量をコントロールする。この場合、通常１つの書込み動作を用いて書き込む場合よりも、総合的に書込み時間を短縮することが可能である。
【０１１１】
本実施例では、実施例４で記載した２つの書込み動作を、しきい値レベルによって使い分ける方法について説明する。２つの書込み動作は、書込み電荷をローカルなビット線（第１容量）（反転層）に蓄積するか、或いは、ローカルなビット線（反転層）とグローバルなデータ線の寄生容量の合計容量（第２容量）に蓄積するか、の違いを有する。前者の場合、１回の書込みパルスで記憶ノードに注入できる電荷量は後者に比べて少ないためメモリセルの書込み速度は遅いが、その分、注入電荷量を精度良くコントロールできる。それに対し、後者の場合、１回の書込みパルスで記憶ノードに注入できる電荷量が、前者に比べて大きいため、メモリセルの書込み速度は速い。例えば、図５で示す、最上位のしきい値レベルである’０１’レベルを得たい場合について考える。後者の書込み動作の場合、メモリセルの書込み速度が速いため、’０１’レベルに対する書込み時間を前者の書込み方式に比べて少なくできる。また、最上位レベルである’０１’は、’００’、’１０’レベルに比べ、分布幅が多少ブロードでも構わないことから、精度良く注入電荷量をコントロールする必要もない。そのため、’０１’レベルに対しては、後者の書込み動作を選択する。その一方、’００’、’１０’レベルを得たい場合は、’０１’レベルほどメモリセルの書込み速度を要求しない、且つ、精度良く注入電荷量をコントロールしたいため、前者の書込み動作を選択すれば、’００’、’１０’レベルに対する書込み時間を短縮できる。以上のように、しきい値レベルによって、書込み動作を使い分ければ、１つの書込み動作で行う場合よりも、トータルの書込み時間を低減できる。なお、しきい値レベルによって書込み動作を使い分ける方法は、当該方法に限らず、前述の実施例で示した他の書込み動作を複数組み合わせて使い分けても良い。
【０１１２】
次に、図２３のメモリアレイ等価回路図、図２４、２５の書込み動作タイミングを用いて、本発明の詳細を説明する。図２３のメモリアレイ等価回路図は、図９で示したメモリアレイが、グローバルなデータ線（９２、９２）に対して、階層的に接続されていることを表したものであり、必要に応じて、番号をつけかえてある。新たに付け加えられたものとして、共通ソース線（９４）、センスラッチ回路、及び電源回路（１２０、１２１）、グローバルなデータ線とセンスラッチ回路、及び電源回路とのスイッチの役目を果たすトランジスタのゲート電極（３９）がある。ここでは、選択セル（１１２）に対して書込みを行う動作を説明する。従って、以降の書込み動作タイミングでは、不活性状態の電極、反転層の電圧はあらわに示さない。
【０１１３】
はじめに、図２３、２４を用いて、’０１’レベルに対する書込み動作を説明する。まず、時間ｔ０において、ゲート電極（３９）を８Vに立ち上げて、電源回路（１２１）からグローバルなデータ線（９２）を書込みドレイン電圧である４Ｖに、電源回路（１２０）からグローバルなデータ線（９３）を０Vに、制御電極（３０a）（第５の電極）を書込みワード電圧である１５Ｖ（電位Ｆ）に設定し、ゲート電極（３７a）（３８a）を８Ｖに設定する。さらに、補助電極（１５a）（第１の電極）を４Ｖ（電位Ａ）に、補助電極（１７a）（第４の電極）を８Ｖ（電位Ｃ）に設定することにより、補助電極下に形成される反転層（６３a）（第２の反転層）は４Ｖ（電位Ｃ）となり、反転層（６２a）は０V（電位Ｂ）となる。その後、時間ｔ１にて、ゲート電極（３９）を０Ｖに立下げ、電源回路（１２０、１２１）とグローバルなデータ線（９２、９３）の接続を断ち、グローバルなデータ線（９２、９３）及び、ローカルなビット線（反転層）（６３a、６２a）をフローティング状態とする。この結果、グローバルなデータ線容量とローカルなビット線（反転層）容量の合計容量をＣｉ＋Caとするキャパシタに電荷量Ｑｉ（（Ｃｉ＋Ca）×４） クーロンとなる電荷が蓄積される。その後、時間ｔ２において、補助電極（１６a）（第２の電極）を書込み電圧である２Ｖ（電位Ｅ）に立ち上げると、グローバルなデータ線（９２）とローカルなビット線（反転層）（６３a）に蓄積されていた電荷Ｑｉが、記憶ノード（５３）および補助電極（１６a）それぞれの下の基板表面を通過してグローバルなデータ線（９３）とローカルなビット線（反転層）（６２a）の合計容量を持つキャパシタへ放電されることになる。この時、補助電極（１６a）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（１６a）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０a）電位が高いことから制御電極（３０a）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５３）に注入される。この時、補助電極（１６a）下の基板表面が高抵抗であるため、反転層（６３a）と反転層（６２a）間を流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合にはグローバルなデータ線（９３）を２Ｖ程度にするか、もしくはグローバルなデータ線（９２）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（３１a）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。以上の書込みパルスを、選択メモリセルが’０１’レベルに達するまで繰返し行う。
【０１１４】
次に、’０１’レベルの書込みが終了した後、'００’、’１０’レベルの書込み動作を行う。図２３、図２５を用いて’００’、’１０’レベルの書込み動作について説明する。まず、時間ｔ０において、ゲート電極（３９）を８Vに立ち上げて、電源回路（１２１）からデータ線（９２）を書込みドレイン電圧である４Ｖに、制御電極（３０a）（第５の電極）を書込みワード電圧である１５Ｖ（電位Ｆ）に設定し、ゲート電極（３７a）（３８a）を８Ｖに設定する。さらに、補助電極（１５a）（第１の電極）を４Ｖ（電位Ａ）に、補助電極（１７a）（第４の電極）を８Ｖ（電位Ｃ）に設定することにより、補助電極下に形成される反転層（６３a）（第２の反転層）は４Ｖ（電位Ｃ）となり、反転層（６２a）は０V（電位Ｂ）となる。その後、時間ｔ１にて、ゲート電極（３７a、３８a）を０Ｖに立下げ、ローカルなビット線（反転層）（６２a、６３a）とグローバルなデータ線（９２、９３）の接続を断ち、ローカルなビット線（反転層）（６３a、６２a）をフローティング状態とする。この結果、反転層容量の容量をＣｉとするキャパシタに電荷量Ｑｉ（（Ｃｉ）×４） クーロンとなる電荷が蓄積される。その後、時間ｔ２において、補助電極（１６a）（第２の電極）を書込み電圧である２Ｖ（電位Ｅ）に立ち上げると、ローカルなビット線（反転層）（６３a）に蓄積されていた電荷Ｑｉが、記憶ノード（５３）および補助電極（１６a）それぞれの下の基板表面を通過して反転層（６２a）の容量Ciを持つキャパシタへ放電されることになる。この時、補助電極（１６a）下の基板表面以外は低抵抗状態となるため、拡散層間に電位差がある場合には補助電極（１６a）の右端部下に電界が集中し、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０a）電位が高いことから制御電極（３０a）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５３）に注入される。この時、補助電極（１６a）下の基板表面が高抵抗であるため、反転層（６３a）と反転層（６２a）間を流れる電流はあまり大きくなく、補助電極構造を持たない場合よりも効率のよいホットエレクトロン注入が可能である。また、書込みたくない場合にはグローバルなデータ線（９３）を２Ｖ程度にするか、もしくはグローバルなデータ線（９２）を０Ｖとすれば、ホットエレクトロンは発生せず、従って電荷注入はおこらない。また非選択のワード線（３１a）は十分低い電圧（例えば０Ｖ）に固定することで、非選択ワード線で駆動されるメモリセルのチャネルを非導通にしておけば情報の書込みは行われない。以上の書込みパルスを、選択メモリセルが’００’或いは’１０’レベルに達するまで繰返し行う。
【０１１５】
前述の書込み動作では、’０１’レベルの書込みに対し、グローバルなデータ線のすべての容量と、ローカルなビット線（反転層）容量に蓄積した電荷を書込みに使った。それ以外にも、グローバルなデータ線の容量を分割して、しきい値レベルによって、任意の個数の容量を使って書込みを実施してもよいことを、図２６で説明する。図２６は、メモリアレイの等価回路図である図２３から、電源回路（１２１）から書込み選択セル（１１２）に流れる電流経路に沿って抜粋した概略図である。図２６に示すように、グローバルなデータ線（９２）の容量は、スイッチ（２０１、２０２）を用いて、複数個の容量（２０４、２０５、２０６）に分割できる。例えば、’１０’レベルを得たい場合は、スイッチ２０１と２０２を共にオフにして、容量２０６に蓄積する電荷量を用いる。同様に、’００’レベルならば、スイッチ２０１をオン、２０２をオフにして、容量２０６と２０５の合計容量を用い、’０１’レベルならば、スイッチ２０１と２０２を共にオンにして、容量２０６と、２０５と２０４を用いて書込む。つまり、しきい値レベルによって、最適な電荷量を蓄積するように、（２０１、２０２）の接続条件を設定すれば、最適なメモリセルの書込み速度が得られ、書込み時間を低減できる。
【０１１６】
前記例１で述べたように、しきい値レベルに応じて、制御電極の電圧を変更して書き込む以外にも、表２で示すように、ドレイン電圧を変更して書き込むことも可能であることは、言うまでもない。
【０１１７】
【表２】
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【０１１８】
以上により、本実施例の書込み方法は、しきい値レベルによって、書込み動作を変更することで、記憶ノードに注入される電荷量をコントロールして、通常１つの書込み動作を用いて書き込む場合よりも、書込み時間を短縮できる。
【０１１９】
本実施例では、書込みの際に、しきい値レベルに応じて、容量の小さいローカルなビット線に蓄えられた電荷と、相対的に容量の大きいローカルなビット線とグローバルなデータ線に蓄えられた電荷とを選択的に用いることについて述べた。本実施例では、ローカルなビット線が反転層の場合について述べたが、本実施例における方法においては、必ずしも反転層である必要はなく拡散層の場合においても同様の効果が得られる。
また、本実施例では、２ビットの情報を記憶する４値の場合について述べたが、本実施例における方法においては、２ビットに限定されることはなく、２ビット以上の情報を記憶する半導体記憶装置に適応することができる。
また、本実施例では、記憶ノードが多結晶シリコンから成るメモリセル、いわゆるフローティングゲート型のメモリセルについて述べたが、本実施例における方法においては、フローティングゲート型のメモリセルに限定されることなく、記憶ノードが窒化シリコン等の絶縁膜となっている半導体装置に適応することができる。
【０１２０】
本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、また、補助電極配線間のピッチを小さく作成することが可能であるため、低コストのメモリを実現することが可能である。
【０１２１】
＜実施例１１＞
図２７２７〜図２９を用いて、本発明の第１１の実施例を示す。本実施例は、アレイ構成において前記例１と異なる。
【０１２２】
前記例１のアレイ構成（図２、３）においては、データ線と反転層間を接続するトランジスタのゲート電極が、上下に、２個（３７、３８）と１個（３６）存在した。本発明では、共に１個とすることで、メモリアレイ内において当該トランジスタの占める面積を削減することが可能になる。
【０１２３】
図２７、図２８に本発明によるアレイ構成の上面図、等価回路図を示す。本構成では、前記例１の構成と異なり、ゲート電極が、上下に１個（３８）、１個（３６）のみである。そのため、前記例１のアレイ構成中で、ゲート電極（３７）が占めていた面積を削除できる。
【０１２４】
図２９は、本アレイ構成を用いた書込み動作のタイミング図である。まず、時間t０において補助電極（１３）（第２の電極）に正の電圧（例えば８V）を印加し、その下の基板表面に低抵抗な反転層（６１）（第２の反転層）を形成させる。又、ゲート電極（３８）、ゲート電極（３６）をそれぞれ８Vに立ち上げ、制御電極（３０）を１５V（電位E）に立ち上げ、さらにデータ線（９１）を４V（電位Ｄ）に立ち上げる。この時、データ線（９０）は０V（電位Ｂ）に固定する。メモリセル（１１１）の隣接外側における補助電極（１０）（１１）は反転層を形成させないよう程度の低電圧（例えば０V）に設定し、電気的に素子分離を行う。第２の反転層（６１）の形成時には、n型拡散層領域（８３）と反転層（６１）が導通し、拡散層領域に設けられたコンタクト構造（１０１）を通じ、グローバルなデータ線（９１）から電圧を与えることが出来る。よって、第２の反転層（６１）は４V（電位Ｄ）となる。次に時間t１において、補助電極（１２）（第１の電極）を抵抗の高い反転層（６０）（第１の反転層）を形成できる程度の電圧（例えば２V）（電位Ａ）に立ち上げると、データ線（９１）、拡散層領域（８３）、反転層（６１）、記憶ノード（５０）下に出来たチャネル、反転層（６０）、拡散層領域（８２）、データ線（９０）を介して、書込み電流が流れる。この時、一端の補助電極（１２）下の反転層（６０）（第１の反転層）と制御電極（３０）（第３の電極）下の反転層の境界で電界集中が起こり、ホットエレクトロンが発生する。この発生したホットエレクトロンは制御電極（３０）電位が高いことから制御電極（３０）方向に引き寄せられ、トンネル絶縁膜（４０）のポテンシャル障壁を跳び越えて記憶ノード（５０）に注入される。以上のような書込み動作の違い以外は、前記例１と同様に、２ビット情報を記憶ノード（５０）に記憶していく。
【０１２５】
本実施例のアレイ構成を用いた場合、メモリアレイ内に占めるゲート電極数を前記例１より低減することで、メモリアレイの面積を低減できる。本実施例のアレイ構成は、実施例１〜７、９〜１０にも適用可能であり、前記と同様の効果が得られる。
【０１２６】
本実施例のメモリ構造は不純物による拡散層配線がメモリセルアレイ内に存在しないため、また、補助電極配線間のピッチを小さく作成することが可能であるため、低コストのメモリを実現することが可能である。
【０１２７】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において変更可能であることは勿論である。
【０１２８】
例えば、本発明は、不揮発性半導体記憶素子を有するメモリセルアレイ部を備えたワンチップマイクロコンピュータ（半導体装置）に適用してもよい。
【０１２９】
本発明のフラッシュメモリは、PDA、デジタルスチルカメラなどのモバイル情報記憶装置に適している。
【図面の簡単な説明】
【０１３０】
【図１】図１は例１を説明するための断面図である。
【図２】図２は例１を説明するための上面図である。
【図３】図３は例１を説明するための回路図である。
【図４】図４は例１の書込み動作を説明するためのタイミング図である。
【図５】図５は閾値分布を示す図である。
【図６】図６は例１の書込み時ワード電圧と時間の対応を説明するための図である。
【図７】図７は例２を説明するための断面図である。
【図８】図８は例２を説明するための上面図である。
【図９】図９は例２を説明するための回路図である。
【図１０】図１０は例２の書込み動作を説明するためのタイミング図である。
【図１１】図１１は本発明の実施例１の書込み動作を説明するためのタイミング図である。
【図１２】図１２は本発明の実施例２の書込み動作を説明するためのタイミング図である。
【図１３】図１３は本発明の実施例３の書込み動作を説明するためのタイミング図である。
【図１４】図１４は本発明の実施例４の書込み動作を説明するためのタイミング図である。
【図１５】図１５は本発明の実施例５の書込み動作を説明するためのタイミング図である。
【図１６】図１６は本発明の実施例６の書込み電流経路に沿った回路図である。
【図１７】図１７は本発明の実施例６の書込み動作を説明するためのタイミング図である。
【図１８】図１８は本発明の実施例７の書込み動作を説明するためのタイミング図である。
【図１９】図１９は本発明の実施例８を説明するシステム構成の例を示す図である
【図２０】図２０は本発明の実施例９の書込み動作を説明するための電流と注入効率カーブの図である。
【図２１】図２１は本発明の実施例９の書込み時補助電極電圧と時間の対応を説明するための図である。
【図２２】図２２は本発明の実施例９の書込み動作を説明するためのタイミング図である。
【図２３】図２３は本発明の実施例１０を説明するための回路図である。
【図２４】図２４は本発明の実施例１０の書込み動作を説明するためのタイミング図である。
【図２５】図２５は本発明の実施例１０の書込み動作を説明するためのタイミング図である。
【図２６】図２６は本発明の実施例１０の書込み動作を説明するための回路図である。
【図２７】図２７は本発明の実施例１１を説明するための上面図である。
【図２８】図２８は本発明の実施例１１を説明するための回路図である。
【図２９】図２９は本発明の実施例１１の書込み動作を説明するためのタイミング図である。
【符号の説明】
【０１３１】
１：ｐ型シリコン基板、２：ｎ型ウェル、３：p型ウェル、４、５：補助電極下基板表面、１０、１１、１２、１３、１４、１５、１６、１７、１５a、１６a、１７a、１５b、１６b、１７b：補助電極、２０：スイッチ電極、３０、３０a：制御電極、３１、３１a、３１b：非選択制御電極、３２、３３、３４、３５、３２a、３３a、３４a、３５a、３２b、３３b、３４b、３５b：補助電極結束部、３６、３７、３８、３６a、３７a、３８a、３６b、３７b、３８b、３９：ゲート電極、４０、４１、４２、４３：絶縁膜、５０、５１、５２、５３、５４、５５：記憶ノード、６０、６１、６２、６３、６２a、６３a、６２b、６３b：反転層、８０、８１、８２、８３：アクティブ領域、８４：デプレッション領域、９０、９１、９２、９３：グローバルなデータ線、９４：共通ソース線、１００、１０１：コンタクト、１０５：電源、１１０：A-B断面図、１１１、１１２：選択メモリセル、１２０、１２１：電源回路及びセンスラッチ回路、２０１、２０２：スイッチ、２０３：グラウンド、２０４、２０５、２０６：分割したデータ線容量
【図１】
2005191542.tif 000005
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
2005191542.tif 000021
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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