(57)【要約】【課題】  制御素子を一連のダンパ抵抗を介しメモリ素子に接続する一連の配線を等長にするにあたり、ダンパ抵抗の配置に工夫を凝らして、当該一連の配線のための配線スペースを小さくするとともに配線自由度を高めるようにした電子装置を提供する。【解決手段】  一連のダンパ抵抗４０のうちの中央側に位置するダンパ抵抗群は、一連の終端抵抗５０のうちの中央側に位置する終端抵抗群よりもメモリモジュール３０とは反対側に位置している。これに伴い、一連の配線部Ｄ１〜Ｄｎのうち、例えば、配線部Ｄｍは、配線部Ｄ１或いはＤｎと等長に形成するにあたり、プリント配線板１０上において、蛇行状に形成することなく、直線状に形成されている。【選択図】    図１
2005317766.tif 000002
【特許請求の範囲】
【請求項１】
所定の配線パターンを形成してなるプリント配線板と、
このプリント配線板上に実装されて一連の接続端子を有する制御素子と、
前記プリント配線板上に実装されて前記制御素子の一連の接続端子に並行な一連の接続端子を有するメモリ素子と、
前記プリント配線板上にて前記メモリ素子を介し前記制御素子に対向してこの制御素子の一連の接続端子と並行となるように実装される一連の終端抵抗と、
前記プリント配線板上にて前記一連の終端抵抗に並行に実装される一連のダンパ抵抗とを備えて、
前記配線パターンは、前記制御素子の一連の接続端子に対して、その一接続端子毎に当該一接続端子をこれに対する前記一連のダンパ抵抗の対応ダンパ抵抗及び前記メモリ素子の一連の接続端子の対応接続端子を通り、前記一接続端子に対する前記一連の終端抵抗の対応終端抵抗に接続するように、前記プリント配線板に形成された一連の配線を設けてなり、
前記一連のダンパ抵抗は、前記一連の配線を互いに等長にするように、前記メモリ素子の前記制御素子側及び前記一連の終端抵抗の前記メモリ素子とは反対側に分配して前記プリント配線板上に実装されている電子装置。
【請求項２】
前記制御素子は、前記メモリ素子の一連の接続端子のうちの複数の中央側接続端子に対向するように前記プリント配線板上に実装される集積回路であり、
前記一連のダンパ抵抗は、
前記メモリ素子の一連の接続端子のうち前記複数の中央側接続端子よりも端側に位置する複数の接続端子に対向するように前記メモリ素子の前記集積回路側にて前記プリント配線板上に実装される端側ダンパ抵抗群と、
前記集積回路に対応して位置するように前記一連の終端抵抗の前記メモリ素子とは反対側にて前記プリント配線板上に実装される中央側ダンパ抵抗群とで構成されており、
前記一連の配線は、前記端側ダンパ抵抗群及び中央側ダンパ抵抗群の各ダンパ抵抗の実装位置に応じて等長に形成されていることを特徴とする請求項１に記載の電子装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子装置に関する。
【背景技術】
【０００２】
従来、この種の電子装置としては、図２にて示すようなものが知られている。この電子装置は、例えば、パーソナルコンピュータ等のコンピュータに採用されるものであって、当該電子装置は、プリント配線板１０と、このプリント配線板１０上に実装したメモリコントローラ２０、メモリモジュール３０、一連のダンパー抵抗４０及び一連の終端抵抗５０とを備えている。
【０００３】
プリント配線板１０は、プリント基板上に所定の配線パターンを形成して構成されている。メモリコントローラ２０は、超集積回路素子（いわゆる、ＬＳＩ素子）からなるもので、このメモリコントローラ２０は、メモリモジュール３０にアクセス処理等を行う役割を果たす。
【０００４】
このため、当該メモリコントローラ２０は、その一連の接続ピン２１にて、上記配線パターンのうちの一連の配線部Ａ１、・・、Ａｍ、・・、Ａｎ（ｎ＞ｍ＞１）を介し、一連のダンパー抵抗４０の一側接続端子４１にそれぞれ接続されている。図２では、便宜上、各配線部Ａ１、Ａｍ及びＡｎのみが示されている。
【０００５】
ここで、配線部Ａｍとの接続関係にあるメモリコントローラ２０の接続ピン２１は、一連の接続ピン２１の図２にて図示中央に位置し、配線部Ａｍとの接続関係にあるダンパー抵抗４０は、一連のダンパ抵抗４０の図２にて図示中央に位置するものとする。
【０００６】
メモリモジュール３０は、メモリコントローラ２０によるアクセス処理等のもと、例えば、各種のデータを記憶したり出力したりするもので、このメモリモジュール３０は、その一連の接続端子３１にて、上記配線パターンのうちの一連の配線部Ｂ１、・・、Ｂｍ、・・、Ｂｎを介し、一連のダンパ抵抗４０の他側接続端子４２にそれぞれ接続されるとともに、上記配線パターンのうち一連の配線部Ｃ１、・・、Ｃｍ、・・、Ｃｎを介し、一連の終端抵抗５０の接続端子５１にそれぞれ接続されている。
【０００７】
但し、図２では、便宜上、各配線部Ｂ１、Ｂｍ及びＢｎ並びにＣ１、Ｃｍ及びＣｎのみが示されている。また、メモリモジュール３０の一連の接続端子３１は、図２から分かるように、左右にジグザグ状に位置するように、上下方向に配列されている。なお、各接続端子３１は、メモリモジュール３０の底壁からプリント配線板１０上に延出しているものであるが、図２では、便宜上、メモリモジュール３０上に位置するように示してある。これに伴い、各配線部Ｂ１、Ｂｍ、Ｂｎ及びＣ１、Ｃｍ、Ｃｎのうちメモリモジュール３０の底壁に隠れる部分も、メモリモジュール３０上に位置するように示してある。また、メモリモジュール３０は、ソケットに収納されていてもよい。
【０００８】
ところで、上記電子装置において、メモリモジュール３０として、アクセス速度が高くアクセス量も多いメモリを採用する場合、各多数のダンパ抵抗４０及び終端抵抗５０をプリント配線板１０に実装することが要請される。
【０００９】
この要請に応えるには、メモリコントローラ２０とメモリモジュール３０との間の信号伝送時間（インピーダンス）が、各ダンパー抵抗４０毎に接続した各配線部系統の間において、相互に等しくなることが必要である。
【００１０】
一方、上記電子装置では、メモリコントローラ２０の一連の接続ピン２１は、一連のダンパ抵抗４０と共に、プリント配線板１０上において図２にて示すごとく、上下方向に一列に配列されている。このため、プリント配線板１０上において、例えば、配線部Ａｍとの接続関係にあるメモリコントローラ２０の接続ピン２１とダンパ抵抗４０との間の距離は、配線部Ａ１或いはＡｎとの接続関係にあるメモリコントローラ２０の接続ピン２１とダンパ抵抗４０との間の距離に比べて長い。換言すれば、互いに対応する接続ピン２１とダンパ抵抗４０との間の距離は、図２にて配線部Ａｍを中心にして図示上下方向にかけて順に長くなる。
【００１１】
従って、上述のように各信号伝送時間を相互に等しくするためには、例えば、両配線部Ａｍ、Ｂｍの各長さの和が両配線部Ａ１、Ｂ１の各長さの和或いは両配線部Ａｎ、Ｂｎの各長さの和と同一であることが必要である。このため、図２では、配線部Ａｍが、配線部Ａ１やＡｎと等しい長さを有するように、蛇行状に形成されている。また、配線部Ａｍと配線部Ａ１或いはＡｎとの間において各対応の接続ピン２１及びダンパ抵抗４０と接続関係にある各配線部も、配線部Ａ１或いはＡｎと等しい長さを有するように、蛇行状に形成されていることとなる。
【００１２】
これに伴い、メモリコントローラ２０と一連のダンパ抵抗４０との間の間隔が不必要に長くなり、この種電子装置がコンパクトにならないという不具合を招く。一方、メモリコントローラ２０と一連のダンパ抵抗４０との間の間隔を狭くすると、メモリコントローラ２０と一連のダンパ抵抗４０との間の配線スペースが不足する。このため、プリント配線板１０に対する部品の実装密度が低下するという不具合を招く。
【００１３】
上記不具合に対しては、下記特許文献１に開示された電子装置がある。この電子装置では、メモリコントローラ及びメモリソケットを実装したマザーボードと、メモリを実装したメモリ基板とを備え、このメモリ基板をメモリソケットに装着することで、メモリとメモリコントローラとの間の複数の配線部の各長さが相互に等しくなるように構成されている。
【特許文献１】特開２００１−０２２４７６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
しかし、上述した下記特許文献１の電子装置では、メモリを実装したメモリ基板が、メモリコントローラ及びメモリソケットを実装したマザーボードとは別に、専用品として必要とされる。このため、配線部の長さを等しくするにあたり、当該長さの調整が、マザーボード側の配線パターンの調整のみによってなされている。従って、メモリコントローラとメモリとの間の配線自由度に欠けるという不具合が生ずる。
【００１５】
そこで、本発明は、以上のようなことに対処するため、制御素子を一連のダンパ抵抗を介しメモリ素子に接続する一連の配線を等長にするにあたり、ダンパ抵抗の配置に工夫を凝らして、当該一連の配線のための配線スペースを小さくするとともに配線自由度を高めるようにした電子装置を提供することを目的とする。
【課題を解決するための手段】
【００１６】
上記課題の解決にあたり、本発明に係る電子装置は、
所定の配線パターンを形成してなるプリント配線板（１０）と、
このプリント配線板上に実装されて一連の接続端子（２１）を有する制御素子（２０）と、
プリント配線板上に実装されて制御素子の一連の接続端子に並行な一連の接続端子（３１）を有するメモリ素子（３０）と、
プリント配線板上にてメモリ素子を介し制御素子に対向してこの制御素子の一連の接続端子と並行となるように実装される一連の終端抵抗（５０）と、
プリント配線板上にて一連の終端抵抗に並行に実装される一連のダンパ抵抗（４０）とを備える。
【００１７】
ここで、上記配線パターンは、制御素子の一連の接続端子に対して、その一接続端子毎に当該一接続端子をこれに対する一連のダンパ抵抗の対応ダンパ抵抗及びメモリ素子の一連の接続端子の対応接続端子を通り、上記一接続端子に対する一連の終端抵抗の対応終端抵抗に接続するように、プリント配線板に形成された一連の配線（Ｄ１〜Ｄｎ、Ｅ１〜Ｅｎ、Ｃ１〜Ｃｎ）を設けてなり、
一連のダンパ抵抗は、上記一連の配線を互いに等長にするように、メモリ素子の制御素子側及び一連の終端抵抗のメモリ素子とは反対側に分配してプリント配線板上に実装されている。
【００１８】
このように、一連のダンパ抵抗の実装位置に工夫を凝らし、当該一連のダンパ抵抗を、上記一連の配線を互いに等長にするように、メモリ素子の制御素子側及び一連の終端抵抗のメモリ素子とは反対側にてプリント配線板上に実装するようにした。
【００１９】
これにより、一連の配線のための配線スペースが小さくなる。その結果、制御素子とメモリ素子との間の等長配線が確保され得るのは勿論のこと、制御素子とメモリ素子との間の配線実装密度、ひいてはプリント配線板上の部品の実装密度が大幅に高められ得る。
【００２０】
また、上記従来装置のような専用品として、メモリ素子を実装したメモリ基板を、プリント配線板とは別途採用する必要がなく、制御素子とメモリ素子との間の配線の自由度を高め得る。
【００２１】
また、本発明において、制御素子は、メモリ素子の一連の接続端子のうちの複数の中央側接続端子に対向するようにプリント配線板上に実装される集積回路であり、
一連のダンパ抵抗は、メモリ素子の一連の接続端子のうち上記複数の中央側接続端子よりも端側に位置する複数の接続端子に対向するようにメモリ素子の集積回路側にてプリント配線板上に実装される端側ダンパ抵抗群と、集積回路に対応して位置するように一連の終端抵抗のメモリ素子とは反対側にてプリント配線板上に実装される中央側ダンパ抵抗群とで構成されており、
上記一連の配線は、端側ダンパ抵抗群及び中央側ダンパ抵抗群の各ダンパ抵抗の実装位置に応じて等長に形成されていてもよい。
【００２２】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【発明を実施するための最良の形態】
【００２３】
以下、本発明に係る電子装置の一実施形態を図面に基づいて説明する。図１は、本発明に係る電子装置の一実施形態を示している。なお、この電子装置において、図２の電子装置（以下、従来装置という）の構成素子と同一の構成素子には同一符号を付してある。
【００２４】
本実施形態の電子装置は、その構成を、上記従来装置とは以下の点において異にする。一連のダンパ抵抗４０のうち、中央側に位置する複数のダンパ抵抗４０（以下、中央側ダンパ抵抗群という）が、一連の終端抵抗５０のうち中央側に位置する複数の終端抵抗５０（以下、中央側終端抵抗群という）よりも、図１にて図示右側に位置するようにプリント配線板１０上に実装されている。
【００２５】
本実施形態において、一連のダンパ抵抗４０のうち、上記中央側ダンパ抵抗群の図１にて図示上側及び下側に位置する各複数のダンパ抵抗４０は、それぞれ、上側ダンパ抵抗群及び下側ダンパ抵抗群という。
【００２６】
また、一連の終端抵抗５０のうち、上記中央側終端抵抗群の図１にて図示上側及び下側に位置する各複数の終端抵抗５０は、それぞれ、上側終端抵抗群及び下側終端抵抗群という。
【００２７】
また、メモリコントローラ２０の一連の接続ピン２１のうち、上述した上側ダンパ抵抗群、中央側ダンパ抵抗群及び下側ダンパ抵抗群に対応する各複数の接続ピン２１は、それぞれ、上側接続ピン群、中央側接続ピン群及び下側接続ピン群という。
【００２８】
また、本実施形態では、一連の配線部Ｄ１、・・、Ｄｍ、・・、Ｄｎが、上述した一連の配線部Ａ１、・・、Ａｍ、・・、Ａｎ（図２参照）に代えて、メモリコントローラ２０の一連の接続ピン２１と一連のダンパ抵抗４０との間に接続されている。
【００２９】
ここで、一連の配線部Ｄ１、・・、Ｄｍ、・・、Ｄｎのうち、上記上側ダンパ抵抗群に対応する複数の配線部（配線部Ｄ１を含む）、上記中央側ダンパ抵抗群に対応する複数の配線部（配線部Ｄｍを含む）及び上記下側ダンパ抵抗群に対応する複数の配線部（配線部Ｄｎを含む）は、それぞれ、上側配線部群、中央側配線部群及び下側配線部群という。
【００３０】
しかして、メモリコントローラ２０の上記上側接続ピン群は、その各接続ピン２１にて、上記上側配線部群の各配線部（配線部Ｄ１を含む）を介し、上記上側ダンパ抵抗群の各ダンパ抵抗４０の一側端子４１に接続されている。
【００３１】
また、メモリコントローラ２０の上記下側接続端子群は、その各接続ピン２１にて、上記下側配線部群の各配線部（配線部Ｄｎを含む）を介し、上記下側ダンパ抵抗群の各ダンパ抵抗４０の一側端子４１に接続されている。
【００３２】
また、メモリコントローラ２０の上記中央側接続ピン群は、その各接続ピン２１にて、上記中央側配線部群の各配線部（配線部Ｄｍを含む）を介し、上記中央側ダンパ抵抗群の各ダンパ抵抗４０の他側端子４２に接続されている。
【００３３】
また、一連の配線部Ｅ１、・・、Ｅｍ、・・、Ｅｎは、上述した一連の配線部Ｂ１、・・、Ｂｍ、・・、Ｂｎ（図２参照）に代えて、一連のダンパ抵抗４０とメモリモジュール３０の一連の接続端子３１との間に接続されている。
【００３４】
ここで、上記上側ダンパ抵抗群は、その各ダンパ抵抗４０の他側端子４２にて、一連の配線部Ｅ１、・・、Ｅｍ、・・、Ｅｎのうち上記上側ダンパ抵抗群に対応する複数の配線部（配線部Ｅ１を含む）の各々を介し、メモリモジュール３０の一連の接続端子３１のうち上記上側ダンパ抵抗群に対応する複数の接続端子３１の各々にそれぞれ接続されている。
【００３５】
また、上記下側ダンパ抵抗群は、その各ダンパ抵抗４０の他側端子４２にて、一連の配線部Ｅ１、・・、Ｅｍ、・・、Ｅｎのうち上記下側ダンパ抵抗群に対応する複数の配線部（配線部Ｅｎを含む）の各々を介し、メモリモジュール３０の一連の接続端子３１のうち上記下側ダンパ抵抗群に対応する複数の接続端子３１の各々にそれぞれ接続されている。
【００３６】
また、上記中央側ダンパ抵抗群は、その各ダンパ抵抗４０の一側端子４１にて、一連の配線部Ｅ１、・・、Ｅｍ、・・、Ｅｎのうち上記中央側ダンパ抵抗群に対応する複数の配線部（配線部Ｅｍを含む）の各々を介し、メモリモジュール３０の一連の接続端子３１のうち上記中央側ダンパ抵抗群に対応する複数の接続端子３１の各々にそれぞれ接続されている。
【００３７】
なお、上述した一連の配線群Ｃ１、・・、Ｃｍ、・・、Ｃｎの接続構成は、上記従来装置と同様である。また、一連の配線部Ｄ１、・・、Ｄｍ、・・、Ｄｎ及び一連の配線部Ｅ１、・・、Ｅｍ、・・、Ｅｎは、一連の配線部Ａ１、・・、Ａｍ、・・、Ａｎ及び一連の配線部Ｂ１、・・、Ｂｍ、・・、Ｂｎに代えて、プリント配線板１０の上記配線パターンに含まれている。
【００３８】
以上のように構成した本実施形態においては、一連のダンパ抵抗４０のうちの上記中央側ダンパ抵抗群は、上述のごとく、一連の終端抵抗５０のうちの上記中央側終端抵抗群よりも図１にて図示右側に位置している。
【００３９】
換言すれば、上記中央側ダンパ抵抗群は、プリント配線板１０上において、上記上側及び下側の各ダンパ抵抗群よりも、メモリコントローラ２０の一連の接続ピン２１から遠く離れて位置している。
【００４０】
従って、例えば、配線部Ｄｍは、配線部Ｄ１或いはＤｎと等長に形成するにあたり、プリント配線板１０上において、配線部Ａｍのように蛇行状に形成することなく、図１にて示すごとく、直線状に形成し得る。
【００４１】
また、上記中央側ダンパ抵抗群のうち、配線部Ｄｍとの接続関係にあるダンパ抵抗４０を除いた残りの各ダンパ抵抗４０は、その他側端子４２にて、上記中央側配線部群のうちの配線部Ｄｍ以外の各配線部を介し、メモリコントローラ２０の上記中央側接続ピン群のうち、配線部Ｄｍとの接続関係にある接続ピン２１を除いた各接続ピン２１にそれぞれ接続される。
【００４２】
ここで、上述した中央側ダンパ抵抗群のうち、配線部Ｄｍとの接続関係にあるダンパ抵抗４０を除いた残りの各ダンパ抵抗４０も、配線部Ｄｍとの接続関係にあるダンパ抵抗４０と同様に、上記上側及び下側の各ダンパ抵抗群よりも、メモリコントローラ２０の一連の接続ピン２１から遠く離れて位置している。
【００４３】
従って、上記中央側配線部群のうちの配線部Ｄｍ以外の各配線部も、配線部Ｄ１或いはＤｎと等長に形成され得る。このため、上記中央側配線部群のメモリコントローラ２０とメモリモジュール３０との間における配線スペースは、上記従来装置に比べて大幅に減少し得る。換言すれば、メモリコントローラ２０とメモリモジュール３０との間の間隔が上記従来装置に比べて大幅に狭くできる。
【００４４】
その結果、メモリコントローラ２０とメモリモジュール３０との間の等長配線が確保され得るのは勿論のこと、メモリコントローラ２０とメモリモジュール３０との間の配線部の実装密度、ひいてはプリント配線板１０上の部品の実装密度が大幅に高められ得る。
【００４５】
また、本実施形態では、上記従来装置のような専用品として、メモリモジュール３０を実装したメモリ基板を、プリント配線板１０とは別途採用する必要がなく、メモリコントローラ２０とメモリモジュール３０との間の各配線部の自由度を高め得る。
【００４６】
また、以上のような作用効果を良好に達成するにあたり、中央側ダンパ抵抗群のダンパ抵抗４０の数は、一連のダンパ抵抗４０の数のうちの３０（％）〜７０（％）程度にするとよい。
【００４７】
なお、本発明の実施にあたり、上記実施形態に限ることなく、以下のような種々の変形例が挙げられる。
１．メモリコンとローラ２０は、図１にて示す実装位置に限ることなく、メモリモジュール３０の長手方向に並行な位置であれば、適宜変更して実装してもよい。これに伴い、一連のダンパ抵抗４０のうち一連の終端抵抗５０のメモリモジュール３０とは反対側に実装するダンパ抵抗の位置及び数は、メモリコントローラ２０の実装変更位置にあわせて変更すればよい。なお、変更するダンパ抵抗の数は一連のダンパ抵抗４０の数のうちの３０（％）〜７０（％）の程度にするとよい。
２．メモリコントローラ２０は、超集積回路に限ることなく、例えば、単なる集積回路であってもよい。
【図面の簡単な説明】
【００４８】
【図１】本発明に係る電子装置の一実施形態を示す概略構成図である。
【図２】従来の電子装置を示す概略構成図である。
【符号の説明】
【００４９】
１０…プリント配線板、２０…メモリコントローラ、２１、３１…接続端子、
３０…メモリモジュール、４０…ダンパ抵抗、５０…終端抵抗、
Ｄ１〜Ｄｎ、Ｅ１〜Ｅｎ、Ｃ１〜Ｃｎ…配線部。
【図１】
2005317766.tif 000003
【図２】
2005317766.tif 000004