(57)【要約】【課題】  リーク電流が低減した、低抵抗のシリサイド層を有する半導体装置を提供することを主要な目的とする。【解決手段】  ゲート電極３の側壁を、その一方端部がゲート電極３の上面近傍にまで延び、その他方端部が半導体基板１の表面上で水平方向に延びた、１層目の第１のサイドウォール５１が被覆している。ゲート電極３の側壁に第１のサイドウォール５１を介在させて２層目の第２のサイドウォール５２が設けられている。第２のサイドウォール５２の下方部は、下方向に向かうにつれて水平方向に広がるテーパ形状にされている。第１のサイドウォール５１の他方端部５１ａは、第２のサイドウォール５２のテーパ部５２ａの先端部から、１０〜５０ｎｍ、ゲート電極３側に後退している。ソースおよびドレイン領域６の表面の一部およびゲート電極３の上面にシリサイド層８が設けられている。【選択図】図１
2005277317.tif 000002
【特許請求の範囲】
【請求項１】
サイドウォールが２層構造をとっている半導体装置であって、
半導体基板と、
前記半導体基板の上にゲート絶縁膜を介在させて設けられたゲート電極と、
前記ゲート電極の側壁を被覆し、その一方端部が前記ゲート電極の上面近傍にまで延び、その他方端部が前記半導体基板の表面上で水平方向に延びた、１層目の第１のサイドウォールと、
前記ゲート電極の側壁に前記第１のサイドウォールを介在させて設けられた２層目の第２のサイドウォールと備え、
前記第２のサイドウォールの下方部は、下方向に向かうにつれて水平方向に広がるテーパ形状にされており、
前記第１のサイドルウォールの前記他方端部は、前記第２のサイドウォールの前記テーパ部の先端の近傍に位置しており、
前記半導体基板の表面であって、前記ゲート電極の両側に位置する部分にはソースおよびドレイン領域が設けられており、
前記ソースおよびドレイン領域の表面の一部および前記ゲート電極の上面がシリサイド化されている半導体装置。
【請求項２】
前記第１のサイドウォールの前記他方端部は、前記第２のサイドウォールの前記テーパ部の先端部から、１０〜５０ｎｍ、前記ゲート電極側に後退している請求項１に記載の半導体装置。
【請求項３】
前記１のサイドウォールはシリコン酸化膜で形成され、
前記第２のサイドウォールは、シリコン窒化膜またはシリコンカーバイドで形成されている、請求項１に記載の半導体装置。
【請求項４】
サイドウォールが２層構造をとっている半導体装置の製造方法であって、
半導体基板の表面にゲート電極を形成する第１工程と、
前記ゲート電極の側壁を被覆するように１層目のサイドウォールになる第１の絶縁層を前記半導体基板の上に形成する第２工程と、
前記第１の絶縁層を介在させて前記ゲート電極の側壁を被覆するように、２層目のサイドウォールになる第２の絶縁層を前記半導体基板の上に形成する第３工程と、
前記第２の絶縁層の、前記ゲート電極の側壁部に位置する部分以外の、部分をエッチング除去し、その下方部が下方向に向かうにつれて水平方向に広がるテーパ形状を有する２層目のサイドウォールを形成する第４工程と、
前記ゲート電極、前記２層目のサイドウォールをマスクにし、前記半導体基板の表面に不純物イオンを注入し、ソースおよびドレイン領域を形成する第５工程と、
前記第１の絶縁層を、前記ゲート電極の上面を露出させるように、かつ該第１の絶縁層の端部を、前記第２のサイドウォールの前記テーパ部の先端部の近傍まで後退させ、それによって、前記ソースおよびドレイン領域の表面の一部を露出させるようにエッチングする第６工程と、
露出した前記ソースおよびドレイン領域の表面および前記ゲート電極の上面に接触するように金属層を堆積し、その後シリサイド化する第７工程と、を備えた半導体装置の製造方法。
【請求項５】
第６工程において、前記第１の絶縁層を、該第１の絶縁層の端部が、前記第２のサイドウォールの前記テーパ部の先端部から、１０〜５０ｎｍ、前記ゲート電極側に後退するまでエッチングする請求項４に記載の半導体装置の製造方法。
【請求項６】
前記第４工程におけるエッチングはイオンエッチングにより行い、前記第６工程におけるエッチングはウェットエッチングにより行う請求項４に記載の半導体装置の製造方法。
【請求項７】
前記１絶縁層をシリコン酸化膜で形成し、前記第２の絶縁層をシリコン窒化膜またはシリコンカーバイドで形成する請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は一般に半導体装置およびその製造方法に関するものであり、より特定的には、２層構造のサイドウォールを有する半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化と、回路素子の高速化に伴って、ゲート電極の側面に形成されたサイドウォールの幅の縮小が必要となってきている。また、素子形成領域の低抵抗化のために、ソース及びドレイン領域の表面とゲート電極の表面とをシリサイド化することにより、配線抵抗を低減する技術が用いられている。なお、本明細書において、サイドウォールとは、ゲート電極の側壁部とその近くの半導体表面とに接して形成された絶縁層をいう。
【０００３】
さて、このようなシリサイドプロセスを採用する場合、一般的にサイドウォールの材質として、シリサイド形成用金属層の堆積前の、フッ酸系溶液によるウェットエッチング工程での、膜減りを防止するために、ウェットエッチング耐性の高いシリコン窒化膜が用いられている。しかしながら、ゲート電極の側面に直接シリコン窒化膜をサイドウォールとして形成すると、シリコン窒化膜から半導体基板のチャネル領域にストレスが作用したり、含有水素の影響によりホットキャリア耐性が劣化することが一般的に知られており、これを防止するために、通常、サイドウォールは、窒化膜とゲート電極および窒化膜と半導体基板の間にシリコン酸化膜を介在させた２層構造をとっている。
【０００４】
図３は、従来の２層構造のサイドウォールを有する半導体装置の製造方法を示す工程図である（例えば、特許文献１参照）。
【０００５】
図３（Ａ）に示すように、半導体基板（シリコン基板）１上に、ゲート絶縁膜２を介してポリシリコン膜からなるゲート電極３を形成する。ゲート電極３をマスクとして半導体基板１の表面に低濃度の不純物イオンを注入し、低濃度不純物拡散領域であるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域４を形成する。これは、ＭＯＳトランジスタの特性及び信頼性向上のために形成される。
【０００６】
次に、図３（Ｂ）に示すように、ゲート電極３を被覆するように第１の絶縁層５１を半導体基板１の表面全面に堆積する。その後さらに、第１の絶縁層５１の上に第２の絶縁層５２を堆積する。これによって、半導体基板１の表面全域に２層構造の側壁材料層が形成される。一例として、第１の絶縁層５１にはシリコン酸化膜、第２の絶縁層５２にはシリコン窒化膜が用いられる。
【０００７】
次に、図３（Ｃ）に示す工程で、異方性エッチングにより、第２の絶縁層５２と第１の絶縁層５１とをエッチバックして、２層構造のサイドウォール５を形成する。その後、図３（Ｄ）に示すように、ゲート電極３及びサイドウォール５をマスクとして、半導体基板１の表面に不純物イオン注入処理を施し、深い接合深さを有するソース及びドレイン領域となる高濃度不純物拡散領域６を形成する。
【０００８】
次に、図３（Ｅ）に示す工程で、シリサイド層を形成するための高融点金属を堆積する前に、清浄な半導体基板１の表面を露出させるために、自然酸化膜（熱酸化膜）を除去する。自然酸化膜の除去は、ＨＦ溶液を用いるウェットエッチングで行う。一例では、ＨＦ溶液によるウェットエッチングで、５〜２０ｎｍ程度の膜厚の自然酸化膜を除去する。
【０００９】
このとき、図３（Ｅ）に示すように、ウェットエッチングの際、サイドウォール５の下端部で、第１の絶縁層５１の、第２の絶縁層５２と半導体基板１とに挟まれた部分がエッチングされて、第１の絶縁層５１の端部がゲート電極３側に後退し、サイドウォール５の下に空洞部となる酸化膜除去部１０が形成される。
【００１０】
これは、次の理由による。すなわち、シリコン酸化膜で構成されるこの第１の絶縁層５１は、ＭＯＳトランジスタのＬＤＤ領域４の形成後に堆積する必要があり、ショートチャネル効果等の影響を抑制するため、２００〜６００℃程度の低温で堆積されている。その結果、このシリコン酸化膜５１は熱酸化膜に比べてウェットエッチング耐性が非常に低い。例えばこのシリコン酸化膜５１の１％フッ酸によるエッチレートは、熱酸化膜の１０倍程度になる。したがって、酸化膜除去部１０が形成されやすい。
【００１１】
その後、図３（Ｆ）に示すように、ゲート電極３を覆うように半導体基板１の表面に金属層７を形成し、シリサイド化処理を行う。これによって、図３（Ｇ）に示すように、半導体基板１と金属層７とが接する境界面およびゲート電極３と金属層７とが接する境界面における、ソース及びドレイン領域６の表面及びゲート電極３の表面に、シリコンと金属との反応により、シリサイド層８が形成される。その後、表面の金属層７を除去すると、図３（Ｇ）に示す半導体装置が得られる。
【００１２】
ところで、この従来の製造方法において、図３（Ｆ）に示すように、金属層７を半導体基板１の上に堆積する際に、２層目のサイドウォールを構成する第２の絶縁層５２の下方において、金属層７が酸化膜除去部１０内を横方向（ゲート電極側）に深く侵入する。これによって、図３（Ｇ）に示すように、シリサイド層８が、酸化膜除去部１０に沿って、ゲート電極３側に、すなわちチャネル領域に向かって成長する。本明細書で、チャネル領域とは、ソース・ドレイン領域となる一対の高濃度不純物拡散領域６，６間に挟まれた領域をいうものとする。
【００１３】
このため、図３（Ｇ）中の記号Ｌで示す部分において、シリサイド層８の一部と半導体基板１とが直接接するか、あるいはＬＤＤ領域４のごく薄い層を挟んで両者が対向することになる。その結果、シリサイド層８と半導体基板１との間でリーク電流が発生する。
【００１４】
また、以上説明したような従来の製造方法においては、図３（Ｃ）に示すように、第２の絶縁層５２と第１の絶縁層５１とを異方性イオンエッチングによりエッチバックして、２層構造のサイドウォール５を形成した場合、それに使用した混合ガス中の炭素及び酸素が、イオンエッチングに際して生じるウェハのセルフバイアスによって加速されて、半導体基板１中に打ち込まれ、半導体基板１の表面付近に炭素及び酸素のダメージ層９が形成される。
【００１５】
そして、このようにして打ち込まれた炭素及び酸素により、図３（Ｆ）、（Ｇ）の工程で、半導体基板１の表面でのシリサイド化反応が局所的に阻害される。この結果、シリサイド化反応が十分に進まなくなる。
【００１６】
事実、表面付近に炭素及び酸素のダメージ層９を生じさせるイオンエッチング等のプラズマ処理をすると、高融点金属としてＣｏ（コバルト）を使用した場合を例に説明すると、形成されるシリサイド層８（コバルトシリサイド：ＣｏＳｉ２）の形成が局所的に不均一になり、シリサイド層８（コバルトシリサイド：ＣｏＳｉ２）のシート抵抗値は、平均で約６．１Ω／□になる。しかも、コバルトシリサイドが局所的に不均一に形成されるため、シート抵抗のばらつきが大きくなる。これに対して、表面付近に炭素及び酸素のダメージ層９を生じさせるイオンエッチング等のプラズマ処理をせずに、コバルトシリサイドを形成した場合のシート抵抗は５．４Ω／□であり、前記のシート抵抗に比べて１０％程度低い抵抗値を示す。
【００１７】
また、特許文献１には、酸化膜除去部が形成されることを防ぐ方法として、前述と異なる製造方法も開示されている。この製造方法は、サイドウォールの下端部で酸化膜除去部が形成されることのないように、サイドウォールのうち少なくとも下端部の第１の絶縁層を酸窒化膜で形成する点で、前述の方法と異なる。以下に、図を参照しながら、この製造方法を説明する。
【００１８】
まず、前述の製造方法と同様、図４（Ａ）に示すように半導体基板（シリコン基板）１上に、ゲート絶縁膜２、ポリシリコン膜からなるゲート電極３およびＬＤＤ領域４を形成する。そして、図４（Ｂ）に示すように第１の絶縁層５１、第２の絶縁層５２を堆積させて２層構造の絶縁膜を形成する。第１の絶縁層５１にはシリコン酸窒化膜が用いられ、第２の絶縁層５２にはシリコン窒化膜が用いられる。そして、図４（Ｃ）に示すように、前述の製造方法と同様に、異方性エッチングにより、第２の絶縁層５２と第１の絶縁層５１とをエッチバックして、２層構造のサイドウォール５を形成する。その後、図４（Ｄ）に示すように、ゲート電極３及びサイドウォール５をマスクとして、半導体基板１に不純物イオン注入処理を施し、深い接合深さを有する高濃度のソース及びドレイン領域６を形成する。
【００１９】
次に、図４（Ｅ）に示すように、シリサイド層を形成するための高融点金属を堆積する前に、自然酸化膜を除去して、清浄な半導体基板１の表面を露出させるために、ＨＦ溶液でウェットエッチングを行う。この際、サイドウォール５の第１の絶縁層５１が酸窒化膜で形成されているため、シリコン酸化膜に比べてウェットエッチング耐性が高く、酸化膜除去部１０の形成を低減できる。
【００２０】
その後、図４（Ｆ）に示すように、ゲート電極３を覆うように半導体基板１の表面に金属層７を形成し、シリサイド化処理を行う。これによって、図４（Ｇ）に示すように、半導体基板１と金属層７とが接する境界面およびゲート電極３と金属層７とが接する境界面において、ソース及びドレイン領域６の表面及びゲート電極３の表面にシリサイド層８が形成される。その後、表面の金属層７を除去する。
【００２１】
この製造方法では、図４（Ｆ）に示すように、酸化膜除去部１０の形成が低減されているため、金属層７は、サイドウォール５の下部において横方向に深く侵入せず、ひいては、シリサイド層８のチャネル領域付近への成長が抑えられ、リーク電流を低減することができる。
【００２２】
図４に示す製造方法は、図３に示す製造方法の弊害を抑制しようとするものである。しかし、この方法においても、２層構造のサイドウォール５を形成するためのイオンエッチングを行った場合、図４（Ｃ）に示すように、ゲート電極３および半導体基板１の表面付近に炭素及び酸素のダメージ層９が形成される。その結果、図４（Ｆ）、（Ｇ）の工程で、シリサイド層８の形成が局所的に不均一になり、シリサイド層８が高抵抗になってしまったりするおそれがある。
【００２３】
【特許文献１】特開２００２−１６４３５５号公報
【発明の開示】
【発明が解決しようとする課題】
【００２４】
前述したように、従来の製造方法では、リーク電流の発生を低減することが困難であったり、シリサイド層が高抵抗になってしまったりするおそれがある。一方で、半導体装置の製造に要する工程を複雑化させずに、かつコストの大幅な増加を伴わずに、リーク電流を低減させた、低抵抗なシリサイド層を安定して形成できる製造方法が望まれている。
【００２５】
この発明は、このような事情を考慮してなされたもので、リーク電流を低減させた、低抵抗のシリサイド層を備える半導体装置を提供することを目的とする。
【００２６】
この発明の他の目的は、従来の製造方法に比べて工程数を増やすことなく、リーク電流を低減させた、低抵抗のシリサイド層を備える半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【００２７】
この発明は、サイドウォールが２層構造を有している半導体装置にかかる。当該半導体装置は半導体基板を備える。上記半導体基板の上にゲート絶縁膜を介在させてゲート電極が設けられている。上記ゲート電極の側壁を１層目の第１のサイドウォールが被覆している。第１のサイドウォールの一方端部はゲート電極の上面近傍にまで延び、その他方端部は上記半導体基板の表面上で水平方向に延びている。上記ゲート電極の側壁に上記第１のサイドウォールを介在させて２層目の第２のサイドウォールが設けられている。上記第２のサイドウォールの下方部は、下方向に向かうにつれて水平方向に広がるテーパ形状にされている。上記第１のサイドルウォールの上記他方端部は、上記第２のサイドウォールの上記テーパ部の先端の近傍に位置している。上記半導体基板の表面であって、上記ゲート電極の両側に位置する部分にはソースおよびドレイン領域が設けられている。上記ソースおよびドレイン領域の表面の一部および上記ゲート電極の上面がシリサイド化されている。
【００２８】
この発明によれば、上記第２のサイドウォールの下方部が、下方向に向かうにつれて水平方向に広がるテーパ形状にされているので、第１のサイドウォールの端部がエッチングされ、それによって酸化膜除去部が形成されても、テーパー形状によるオフセットにより、酸化膜除去部からチャネル領域までの距離は十分に確保される。
【００２９】
この発明の好ましい実施態様によれば、上記第１のサイドウォールの上記他方端部は、上記第２のサイドウォールの上記テーパ部の先端部から、１０〜５０ｎｍ、上記ゲート電極側に後退している。これによって、酸化膜除去部からチャネル領域までの距離は十分に確保される。
【００３０】
好ましくは、上記第１のサイドウォールはシリコン酸化膜で形成され、上記第２のサイドウォールは、シリコン窒化膜またはシリコンカーバイドで形成される。
【００３１】
この発明の他の局面に従う製造方法は、サイドウォールが２層構造をとっている半導体装置の製造方法にかかる。まず、半導体基板の表面にゲート電極を形成する（第１工程）。上記ゲート電極の側壁を被覆するように１層目のサイドウォールになる第１の絶縁層を上記半導体基板の上に形成する（第２工程）。上記第１の絶縁層を介在させて上記ゲート電極の側壁を被覆するように、２層目のサイドウォールになる第２の絶縁層を上記半導体基板の上に形成する（第３工程）。上記第２の絶縁層の、上記ゲート電極の側壁部に位置する部分以外の、部分をエッチング除去し、その下方部が下方向に向かうにつれて水平方向に広がるテーパ形状を有する２層目のサイドウォールを形成する（第４工程）。上記ゲート電極、上記２層目のサイドウォールをマスクにし、上記半導体基板の表面に不純物イオンを注入し、ソースおよびドレイン領域を形成する（第５工程）。上記第１の絶縁層を、上記ゲート電極の上面を露出させるように、かつ該第１の絶縁層の端部を、上記第２のサイドウォールの上記テーパ部の先端部の近傍まで後退させ、それによって、上記ソースおよびドレイン領域の表面の一部を露出させるようにエッチングする（第６工程）。露出した上記ソースおよびドレイン領域の表面および上記ゲート電極の上面に接触するように金属層を堆積し、その後シリサイド化する（第７工程）。
【００３２】
この発明の好ましい実施態様によれば、上記第６工程において、上記第１の絶縁層を、該第１の絶縁層の端部が、上記第２のサイドウォールの上記テーパ部の先端部から、１０〜５０ｎｍ、上記ゲート電極側に後退するまでエッチングする。これによって、酸化膜除去部からチャネル領域までの距離は十分に確保される。
【００３３】
この発明のさらに好ましい実施態様によれば、上記第４工程におけるエッチングはイオンエッチングにより行い、上記第６工程におけるエッチングはウェットエッチングにより行う。第１の絶縁層がウェットエッチングで除去されるため、半導体基板の表面がダメージを受けない。
【００３４】
この発明のさらに好ましい実施態様によれば、上記第１の絶縁層をシリコン酸化膜で形成し、上記第２の絶縁層をシリコン窒化膜またはシリコンカーバイドで形成する。
【発明の効果】
【００３５】
この発明の半導体装置においては、シリサイド層のチャネル領域付近への成長が抑制されているので、リーク電流が低減する。また、半導体基板の表面がイオンエッチングによるダメージを受けていないため、シリサイド層が高抵抗化したりせず、低抵抗のシリサイド層が得られる。従って、優れた特性を有する半導体装置が得られる。
【００３６】
また、この発明の半導体装置の製造方法によれば、酸化膜除去部が形成されても、シリサイド層のチャネル領域付近への成長を防止できる。また、第１の絶縁層をウェットエッチングによって除去するため、半導体基板の表面にダメージを与えない。したがって、シリサイド層が高抵抗化したりせず、低抵抗のシリサイド層が得られる。その結果、リーク電流が低減し、かつ低抵抗のシリサイド層を備える、優れた特性を有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００３７】
リーク電流を低減した、かつ低抵抗のシリサイド層を備える半導体装置を得るという目的を、２層目のサイドウォールの下方部を、下方向に向かうにつれて水平方向に広がるテーパ形状に形成することによって実現した。
【００３８】
以下、この発明の実施例を、図を用いて説明する。
【００３９】
図１は、実施例にかかる２層構造のサイドウォールを有する半導体装置の断面図である。シリコン半導体基板１の上にゲート絶縁膜２を介在させてゲート電極３が設けられている。ゲート電極３の側壁を第１の絶縁層５１からなる１層目の第１のサイドウォールが被覆している。第１の絶縁層５１の一方端部はゲート電極３の上面近傍にまで延び、その他方端部は半導体基板１の表面上で水平方向に延びている。ゲート電極３の側壁に第１の絶縁層５１を介在させて、第２の絶縁層５２からなる２層目の第２のサイドウォールが設けられている。第１の絶縁層５１はシリコン酸化膜で形成され、第２の絶縁層５２は、シリコン窒化膜またはシリコンカーバイドで形成されている。
【００４０】
第２の絶縁層５２の下方部は、下方向に向かうにつれて水平方向に広がるテーパ形状にされている。第１の絶縁層５１の他方端部５１ａは、第２の絶縁層５２のテーパ部５２ａの先端の近傍に位置している。より詳しく説明すると、第１の絶縁層５１の他方端部５１ａは、第２の絶縁層５２のテーパ部５２ａの先端部から、１０〜５０ｎｍ、ゲート電極３側に後退している。半導体基板１の表面であって、ゲート電極３の両側に位置する部分には、ＬＤＤ領域４に接続される、ソースおよびドレイン領域となる高濃度不純物拡散領域６が設けられている。高濃度不純物拡散領域６の表面の一部およびゲート電極３の上面にシリサイド層８が形成されている。
【００４１】
高濃度不純物拡散領域６の表面のシリサイド層８は、チャネル領域から離れた位置に形成されており、リーク電流の生じない構造となっている。また、ゲート電極３の上面および半導体基板１の表面がイオンエッチングによるダメージを受けていないので、低抵抗のシリサイド層８となっている。
【００４２】
次に、このような半導体装置の製造方法について説明する。
【００４３】
図２（Ａ）に示すように、まず、シリコン半導体基板１の表面にゲート絶縁膜２を介在させて、ゲート電極３を形成する。ゲート電極３は、半導体基板１の上に例えばポリシリコン膜を堆積して形成する。ゲート電極３をマスクにして、半導体基板１の表面に低濃度の不純物イオンを注入し、不純物拡散層であるＬＤＤ領域４を形成する。
【００４４】
図２（Ｂ）に示すように、ゲート電極３の側壁を被覆するように、１層目のサイドウォールになる第１の絶縁層５１を半導体基板１の上に形成する。第１の絶縁層５１を介在させてゲート電極３の側壁を被覆するように、第１の絶縁層５１とエッチング選択比のとれる２層目のサイドウォールになる第２の絶縁層５２を半導体基板１の上に堆積する。第１の絶縁層５１は、例えば、膜厚５〜２０ｎｍのシリコン酸化膜で形成され、第２の絶縁層５２は膜厚２０〜１００ｎｍのシリコン窒化膜（もしくはシリコンカーバイド膜）で形成される。但し、絶縁膜の材質と膜厚はこれに限定されるものでなく、他の絶縁膜を用いてもよく、膜厚も上記数値範囲外であってもよい。
【００４５】
図２（Ｃ）に示すように、第２の絶縁層５２の、ゲート電極３の側壁部に位置する部分以外の、部分をエッチング除去し、その下方部が下方向に向かうにつれて水平方向に広がるテーパ形状を有する２層目のサイドウォールを形成する。このエッチングは、マグネトロンＲＩＥ装置を用いて、以下の条件で行うのが好ましい。この条件は、第１の絶縁層５１とエッチング選択比のとれるものである。
《エッチング条件》
【００４６】
ＣＦ４／ＣＨＦ３／Ｏ２／Ａｒ＝１０／３５／７／５０ｓｃｃｍ、  圧力４０ｍＴｏｒｒ、  高周波電力３００Ｗ、  磁場０Ｇ
【００４７】
これによって、その下方部が下方向に向かうにつれて水平方向に広がるテーパ形状を有する２層目のサイドウォールが形成される。この場合、第２の絶縁層５２のテーパ部５２ａのテーパ角度は２５°〜７０°となる。本実施例では、マグネトロンＲＩＥ装置を用いるイオンエッチングを例示したが、単なる反応性イオンエッチング（ＲＩＥ）であってもよい。
【００４８】
図２（Ｄ）に示すように、ゲート電極３と第２の絶縁層５２をマスクにし、第１の絶縁層５１を通して半導体基板１の表面に高濃度の不純物イオンを注入し、ソースおよびドレイン領域となる高濃度不純物拡散領域６を形成する。
【００４９】
図２（Ｅ）に示すように、第１の絶縁層５１を、ゲート電極３の上面を露出させるように、かつ該第１の絶縁層５１の端部５１ａを、第２の絶縁層５２のテーパ部５２ａの先端部の近傍まで後退させ、それによって、上記ソースおよびドレイン領域６の表面の一部を露出させるようにエッチングする。より好ましくは、第１の絶縁層５１を、該第１の絶縁層５１の端部５１ａが、第２の絶縁層５２のテーパ部５２ａの先端部から、１０〜５０ｎｍ、ゲート電極３側に後退するまでエッチングする。これによって、２層構造のサイドウォール５が形成される。なお、このエッチングは、上記高濃度の不純物イオンを注入する前に行ってもよい。すなわち、第１および第２の絶縁層５１，５２を順次堆積したのち、各層を順次選択的にエッチングし、２層構造のサイドウォール５を形成し、その後、高濃度の不純物イオンを注入し、ソースおよびドレイン領域となる高濃度不純物拡散領域６を形成してもよい。
【００５０】
第１の絶縁層５１のエッチングは、例えば０．０１％から５％のＨＦ水溶液で行うのが好ましい。本実施例では、１％ＨＦ水溶液を用いてウェットエッチングを行った。エッチング時間は、２５℃の液温で３０〜１０００秒程度である。なお、エッチング液としてはＨＦ水溶液に限られず、半導体基板１を構成するシリコンとシリコン酸化膜とのエッチング選択比をとれるものであれば、いずれのものを使用してもよい。例えば、バッファードＨＦ溶液（弗化アンモニウムとフッ酸の混合液で、その濃度が１０：１〜１００：１（比率１はフッ酸）の溶液）も使用できる。この場合、エッチング時間は、２５℃の液温で、１０〜２００秒程度である。シリコン酸化膜以外の材質であれば、その材質に適したエッチング液が選択される。
【００５１】
上記ウェットエッチングにより、サイドウォール５の下であって、第２の絶縁層５２のテーパー部５２ａの先端から、１０〜５０ｎｍ程度ゲート電極３側に向かった部分に、第１の絶縁層５１が除去されてできた空洞部である酸化膜除去部１０が形成される。しかし、テーパー部５２ａのテーパー形状によるオフセットにより、酸化膜除去部１０がチャネル領域付近まで達することがない。すなわち、酸化膜除去部１０からチャネル領域までの距離は十分に確保される。また、ウェットエッチングによって、第１の絶縁層５１を除去するので、イオンエッチングを用いる場合のように、半導体基板１の表面付近に炭素、酸素等によるダメージを与えない。
【００５２】
図２（Ｆ）に示すように、露出したソースおよびドレイン領域６の表面およびゲート電極３の上面に接触するように金属層７を堆積する。この時、サイドウォール５の下方において、金属層７が酸化膜除去部１０内を横方向（ゲート電極側）に侵入する。その後シリサイド化する。
【００５３】
図２（Ｆ）と（Ｇ）に示すように、テーパ部５２ａのテーパー形状によるオフセットにより、酸化膜除去部１０からチャネル領域までの距離は十分に確保されているので、金属層７がサイドウォール５の下部の酸化膜除去部１０内に侵入しても、シリサイド層８がチャネル領域付近へ成長するのを防止できる。
【００５４】
その結果、リーク電流が低減した半導体装置が得られる。また、半導体基板の表面がイオンエッチングによるダメージを受けていないので、シリサイド層が高抵抗化したりせず、低抵抗のシリサイド層が得られる。その結果、優れた特性を有する半導体装置を製造することができる。また、上記方法は、従来の製造工程に比べて工程数が増加することはない。
【００５５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【００５６】
本発明によれば、リーク電流が低減した、低抵抗のシリサイド層を有する、優れた特性を有する半導体装置が得られる。
【図面の簡単な説明】
【００５７】
【図１】実施例にかかる半導体装置の断面図である。
【図２】実施例にかかる半導体装置の製造工程を示す工程図である。
【図３】従来の半導体装置の製造工程を示す工程図である。
【図４】他の従来の半導体装置の製造工程を示す工程図である。
【符号の説明】
【００５８】
１    半導体基板
２    ゲート絶縁膜
３    ゲート電極
４    ＬＤＤ領域
５    サイドウォール
６    高濃度不純物拡散領域
７    金属層
８    シリサイド層
５１  第１の絶縁層
５１ａ  第１の絶縁層の端部
５２  第２の絶縁層
５２ａ  第２の絶縁層のテーパ−部
【図１】
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【図２】
2005277317.tif 000004
【図３】
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【図４】
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