(57)【要約】【課題】配線密度向上を図りつつ、構造変更に伴う、迂回配線の発生を抑制し、他の信号への遅延変動を起こさないようにする半導体集積回路およびその設計方法を提供する。【解決手段】クロック信号を伝播するクロック回路を有する半導体集積回路でにおいて、クロック回路が、同じレイヤで接続可能なピン構造を有しかつピンのレイヤ１ｂ−２が電源層１ｂ−３より下に位置するセル１を用いて構成されている。これによって、クロック信号で用いる配線層と電源等その他の信号で用いる配線層とを分離することが可能となり、クロック構造変更に伴う、その他の信号に対する迂回配線を抑制し、クロック信号以外への遅延変動を抑制することができる。【選択図】        図１
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【特許請求の範囲】
【請求項１】
クロック信号を伝播するクロック回路を有する半導体集積回路であって、前記クロック回路が、同じレイヤで接続可能なピン構造を有しかつピンのレイヤが他の配線層から独立した配線層からなるセルを用いて構成されることを特徴とする半導体集積回路。
【請求項２】
クロック回路は隣接して配置された複数個のセルを有し、前記複数個のセルは、各々ピンが隣接して配置された他のセルに対向するセル端に位置し、かつ前記ピンの高さが同じであることを特徴とする請求項１記載の半導体集積回路。
【請求項３】
ピンのレイヤが電源層より下に位置する配線層からなる請求項１記載の半導体集積回路。
【請求項４】
クロック信号を伝播するクロック回路を有する半導体集積回路であって、前記クロック回路がセルを用いて構成され、前記セルは、遅延情報をもつ基本セルを複数個組み合わせて構成されることにより任意の遅延値を有し、かつ、前記基本セルのピン同士が他の配線層から独立した配線層を用いて接続されることにより複数個の基本セルが一セル化されていることを特徴とする半導体集積回路。
【請求項５】
前記基本セルのピン同士が電源層より下の配線層を用いて接続されている請求項４記載の半導体集積回路。
【請求項６】
クロック信号を伝播するクロック回路を有する半導体集積回路の設計方法であって、前記クロック回路を、同じレイヤで接続可能なピン構造を有しかつピンのレイヤが他の配線層から独立した配線層からなるセルを用いて構成することを特徴とする半導体集積回路の設計方法。
【請求項７】
クロック回路は隣接して配置された複数個のセルを有し、前記複数のセルは、各々ピンが隣接して配置された他のセルに対向するセル端に位置し、かつ前記ピンの高さが同じであることを特徴とする請求項６記載の半導体集積回路の設計方法。
【請求項８】
ピンのレイヤが電源層より下に位置する配線層からなる請求項６記載の半導体集積回路の設計方法。
【請求項９】
クロック信号を伝播するクロック回路を有する半導体集積回路の設計方法であって、セルを用いて前記クロック回路を構成し、遅延情報をもつ基本セルを複数個組み合わせて前記セルを構成することにより前記セルに任意の遅延値を持たせ、かつ、前記基本セルのピン同士を他の配線層から独立した配線層を用いて接続することにより前記複数個の基本セルを一セル化することを特徴とする半導体集積回路の設計方法。
【請求項１０】
前記基本セルのピン同士が電源層より下の配線層を用いて接続されている請求項９記載の半導体集積回路の設計方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セルを用いて構成されクロック信号を伝播するクロック回路を有する半導体集積回路に関するものである。特に、構造変更に伴う迂回配線による、構造変更箇所以外の遅延変動を抑制することができる半導体集積回路に関する発明であり、さらに、クロック信号の構造変更に関する技術分野の発明である。
【０００２】
【従来の技術】
従来、クロック信号のスキュー抑制のために用いていた遅延調整セルは、セル内にダミー配線を設けてあり、遅延調整セル上に配線通過が行えない。そのため、遅延調整セル構造変更による迂回配線が発生せず、不要な遅延変動が発生しなかった（特許文献１参照）。しかし、セル上を配線通過できないと、配線密度の向上には問題があった。
【０００３】
また、また、基本セル構造を利用し、セル間をポリシリコン配線で接続することにより配線密度向上を図る手法もあるが、セルの遅延時間を示す遅延情報を持っていなかった（特許文献２参照）。
【０００４】
【特許文献１】
特開２０００−６７０９８号（特願平１０−２３８６０７号）公報
【特許文献２】
特開平７−２５４０１４（特願平６−４４４１０号）公報
【０００５】
【発明が解決しようとする課題】
半導体集積回路の集積度向上のためには、配線密度向上が重要な課題の一つである。クロック設計においては、クロックスキュー改善が半導体設計上、重要な課題の一つである。クロックスキュー改善のために、クロック信号構造の変更を行う。配線密度向上のために、ダミーパターンを用いないセルを利用すると、クロック回路の構造変更に伴い、データラインについて迂回配線が発生し、本来構造変更が不要なデータラインの信号に、迂回配線による信号変動が発生し、半導体集積回路のタイミング改善作業が収束しないという問題が発生する。
【０００６】
ここで、ダミーパターンを用いないセルを利用してクロック信号構造を変更するとデータラインに迂回配線が発生する理由を説明する。ダミーパターンを用いないということは、セル上にデータラインの信号が配線される可能性がある。遅延調整を行うために、セルを入れ替えた場合、データラインが配線されている箇所にセルの配線パターンが存在していたとすると、データラインの信号が迂回されてしまうことになる。
【０００７】
したがって、本発明の目的は、配線密度向上を図りつつ、構造変更に伴う、迂回配線の発生を抑制し、クロック回路の構造変更が他の信号への遅延変動を起こさないようにする半導体集積回路およびその設計方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の請求項１記載の半導体集積回路は、クロック信号を伝播するクロック回路を有する半導体集積回路であって、クロック回路が、同じレイヤで接続可能なピン構造を有しかつピンのレイヤが他の配線層から独立した配線層からなるセルを用いて構成されている。
【０００９】
この構成によれば、クロック回路が、同じレイヤで接続可能なピン構造を有しかつピンのレイヤが他の配線層から独立した配線層からなるセルを用いて構成されているので、クロック信号で用いる配線層と電源等その他の信号で用いる配線層とを分離することが可能となり、クロック構造変更に伴う、その他の信号に対する迂回配線を抑制し、クロック信号以外への遅延変動を抑制することができる。このことは、セル内にダミーパターンを配置せず、回路上への配線通過を許可することにより、配線密度低下を抑えた場合に特に有効である。
【００１０】
本発明の請求項２記載の半導体集積回路は、請求項１記載の半導体集積回路において、クロック回路は隣接して配置された複数個のセルを有し、複数のセルは、ピンがセル端に位置し、かつピンの高さが同じである。
【００１１】
この構成によれば、クロック回路は隣接して配置された複数個のセルを有し、複数のセルは、各々ピンが隣接して配置された他のセルに対向するセル端に位置し、かつピンの高さが同じであるので、隣接したセルのピン同士を接続する際に、隣接したセルのピン同士の間に邪魔になるものがないので、セル間を直線で配線可能となり、配線長が削減でき、クロック信号間の迂回配線防止効果も高めることができる。
【００１２】
本発明の請求項３記載の半導体集積回路は、請求項１記載の半導体集積回路において、ピンのレイヤが電源層より下に位置する配線層からなる。
【００１３】
この構成によれば、ピンのレイヤが電源層より下に位置する配線層からなるので、ピンのレイヤを他の配線層から実質的に独立させることができる。
【００１４】
本発明の請求項４記載の半導体集積回路は、クロック信号を伝播するクロック回路を有する半導体集積回路であって、クロック回路がセルを用いて構成され、セルは、遅延情報をもつ基本セルを複数個組み合わせて構成されることにより任意の遅延値を有し、かつ、基本セルのピン同士が他の配線層から独立した配線層を用いて接続されることにより複数個の基本セルが一セル化されている。
【００１５】
この構成によれば、セルは、セル内にダミーパターンを持たない遅延情報をもつ基本セルを複数個組み合わせて（連結して）構成されることにより任意の遅延値を実現し、かつ、基本セルのピン同士が他の配線層から独立した配線層を用いて接続されることにより複数個の基本セルを一セル化して使用するので、セル間の配線長削減および、ピン削減により迂回配線／不要な遅延変動の抑制を行いつつ、クロックスキュー削減のために必要な遅延を持つセルを容易に作成することができる。
【００１６】
本発明の請求項５記載の半導体集積回路は、請求項４記載の半導体集積回路において、基本セルのピン同士が電源層より下の配線層を用いて接続されている。
【００１７】
この構成によれば、基本セルのピン同士の接続に電源層より下の配線層を用いることにより、基本セルのピン同士を独立した配線層を用いて接続することができる。
【００１８】
本発明の請求項６記載の半導体集積回路の設計方法は、クロック信号を伝播するクロック回路を有する半導体集積回路の設計方法であって、クロック回路を、同じレイヤで接続可能なピン構造を有しかつピンのレイヤがピンのレイヤが他の配線層から独立した配線層からなるセルを用いて構成する。
【００１９】
この方法によれば、クロック回路を、同じレイヤで接続可能なピン構造を有しかつピンのレイヤがピンのレイヤが他の配線層から独立した配線層からなるセルを用いて構成するので、クロック信号で用いる配線層と電源等その他の信号で用いる配線層を分離することが可能となり、クロック構造変更に伴う、その他の信号に対する迂回配線を抑制し、クロック信号以外への遅延変動を抑制することができる。このことは、セル内にダミーパターンを配置せず、回路上への配線通過を許可することにより、配線密度低下を抑えた場合に特に有効である。
【００２０】
本発明の請求項７記載の半導体集積回路の設計方法は、請求項６記載の半導体集積回路の設計方法において、クロック回路は隣接して配置された複数個のセルを有し、複数のセルは、各々ピンが隣接して配置された他のセルに対向するセル端に位置し、かつピンの高さが同じである。
【００２１】
この方法によれば、クロック回路は隣接して配置された複数個のセルを有し、複数のセルは、各々ピンが隣接して配置された他のセルに対向するセル端に位置し、かつピンの高さが同じであるので、隣接したセルのピン同士を接続する際に、隣接したセルのピン同士の間に邪魔になるものがないので、セル間を直線で配線可能となり、配線長が削減でき、クロック信号間の迂回配線防止効果も高めることができる。
【００２２】
本発明の請求項８記載の半導体集積回路の設計方法は、請求項６記載の半導体集積回路の設計方法において、ピンのレイヤが電源層より下に位置する配線層からなる。
【００２３】
この方法によれば、ピンのレイヤが電源層より下に位置する配線層からなるので、ピンのレイヤを他の配線層から実質的に独立させることができる。
【００２４】
本発明の請求項９記載の半導体集積回路の設計方法は、クロック信号を伝播するクロック回路を有する半導体集積回路の設計方法であって、セルを用いてクロック回路を構成し、遅延情報をもつ基本セルを複数個組み合わせてセルを構成することによりセルに任意の遅延値を持たせ、かつ、基本セルのピン同士を他の配線層から独立した配線層を用いて接続することにより複数個の基本セルを一セル化する。
【００２５】
この方法によれば、遅延情報をもつ基本セルを複数個組み合わせて（連結して）セルを構成することにより任意の遅延値を実現し、かつ、基本セルのピン同士が他の配線層から独立した配線層を用いて接続されることにより複数個の基本セルを一セル化して利用することができるので、セル間の配線長削減および、ピン削減により迂回配線／不要な遅延変動の抑制を行いつつ、クロックスキュー削減のために必要な遅延を持つセルを容易に作成することができる。
【００２６】
本発明の請求項１０記載の半導体集積回路の設計方法は、請求項９記載の半導体集積回路の設計方法において、基本セルのピン同士が電源層より下の配線層を用いて接続されている。
【００２７】
この方法によれば、基本セルのピン同士の接続に電源層より下の配線層を用いることにより、基本セルのピン同士を独立した配線層を用いて接続することができる。
【００２８】
【発明の実施の形態】
（第１の実施の形態：請求項１，４に対応）
本発明の第１の実施の形態による半導体集積回路の構造を図１（ａ），（ｂ）に示す。図１（ａ）はこの実施の形態の半導体集積回路において、クロック回路を構成するセルのピン配置を示す概略平面図であり、同図（ｂ）はこの実施の形態における半導体集積回路の配線層構造を示す概略断面図である。
【００２９】
図１（ａ）において、符号１はクロック回路を構成するセルを示し、符号１ａはセル１に設けられたピンを示している。
【００３０】
ピン１ａは、配線構造的には、図１（ｂ）に示すように、基板１ｂ−１の上にあたる、クロックピン層１ｂ−２の位置に存在する。クロックピン層１ｂ−２は、電源層１ｂ−３、クロック信号以外の配線層１ｂ−４よりも下位階層に存在する。
【００３１】
このような半導体回路構造を持つセルを利用して、クロック信号設計を行った場合、配線工程終了後、クロック信号改善のために、セル変更を行う際、セル変更に伴う配線変更は、電源層１ｂ−３やクロック信号以外の配線層１ｂ−４に影響せず、クロックピン層１ｂ−２内のみで収束することが可能となる。これは、クロックピン層１ｂ−２として、他の配線層（電源配線、他の信号配線）とは独立した配線層が使用されているからである。その結果、クロック信号のセル変更による、その他信号の配線変動（迂回配線）が発生せず、不必要な遅延変動を抑制できる。
【００３２】
この実施の形態の半導体集積回路は、クロック信号を伝播するクロック回路を有する半導体集積回路であって、クロック回路が、同じレイヤで接続可能なピン構造を有しかつピンのレイヤが電源層より下に位置するセルを用いて構成されている。また、この実施の形態の半導体集積回路の設計方法は、クロック信号を伝播するクロック回路を有する半導体集積回路の設計方法であって、クロック回路を、同じレイヤで接続可能なピン構造を有しかつピンのレイヤが電源層より下に位置するセルを用いて構成する。
【００３３】
この実施の形態によれば、クロック信号で用いる配線層と電源等その他の信号で用いる配線層を分離することが可能となり、クロック構造変更に伴う、その他の信号に対する迂回配線を抑制し、クロック信号以外への遅延変動を抑制することができる。このことは、セル内にダミーパターンを配置せず、回路上への配線通過を許可することにより、配線密度低下を抑えた場合に特に有効である。
【００３４】
（第２の実施の形態：請求項２，５に対応）
本発明の第２の実施の形態による半導体集積回路の構造を図２（ａ），（ｂ）に示し、その使用例を図３に示す。図２（ａ）は、この実施の形態における半導体集積回路において、クロック回路を構成するセルのピン配置を示す概略平面図であり、同図（ｂ）はこの実施の形態における半導体集積回路の配線層構造を示す概略断面図である。図３は半導体集積回路における複数のセルの接続態様の一例を示す概略平面図である。
【００３５】
図２（ａ）において、符号１はクロック回路を構成するセルを示し、符号２ａはセル２に設けられたピンを示している。
【００３６】
ピン２ａは、配線構造的には、図２（ｂ）に示すように、基板２ｂ−１の上にあたる、クロックピン層２ｂ−２の位置に存在する。クロックピン層２ｂ−２は、電源層２ｂ−３、クロック信号以外の配線層２ｂ−４よりも下位階層に存在する。
【００３７】
さらに、ピン２ａは各々高さが統一され、ピンの配置位置をセル２の端に設定している。セルを横方向に並べて配置する場合、横方向に直線で接続するために、ピンは、セルの上下の端に存在するのではなく、隣接する他のセルに対向するセル端、すなわち左右の端に位置する必要がある。
【００３８】
このような半導体回路構造を持つセル２をピン２ａの接続順に隣接配置した場合、セル間を結ぶ配線２ｃは直線状に形成することが可能となる。具体的に説明すると、ピンの高さが一定かつ、隣接するセルに対向した位置にピンが配置されており、クロック信号のみが配線される配線層であれば、横方向に一直線で配線が可能になる。
【００３９】
図３は、配線２ｃで、全てのセル２，２，２の全てのピン２ａを共通に接続していることを示している。
【００４０】
この実施の形態の構造を用いた場合、直線状の配線２ｃで、セル２のピン同士を結線可能なため、クロックピン層２ｂ−２に必要となる層が、第１の実施の形態に比べ削減することができる。そのため、電源層２ｂ−３、クロック信号以外の配線層２ｂ−４に利用できる配線層が増加し、実施例１に比べ配線自由度の向上も図れる。
【００４１】
この実施の形態の半導体集積回路およびその設計方法は、第１の実施の形態の半導体集積回路において、クロック回路が隣接して配置された複数個のセルを有し、複数のセルは、ピンがセル端に位置し、かつピンの高さが同じである。
【００４２】
この実施の形態によれば、クロック回路は隣接して配置された複数個のセルを有し、複数のセルは、ピンがセル端に位置し、かつピンの高さが同じであるので、セル間を直線で配線可能となり、配線長が削減でき、クロック信号間の迂回配線防止効果も高めることができる。
【００４３】
（第３の実施の形態：請求項３，６に対応）
本発明の第３の実施の形態による半導体集積回路の構造を図４（ａ），（ｂ），（ｃ）に示す。図４（ａ）は、この実施の形態における半導体集積回路において、クロック回路を構成するための、遅延情報を持つ２種類の基本セルのピン配置例を示す概略平面図であり、同図（ｂ）は半導体集積回路における複数のセルの接続態様の一例を示す概略平面図である。同図（ｃ）は同図（ｂ）の３個のセルを単一のセルと見なした状態を概略的に示す概略平面図である。
【００４４】
図４（ａ）において、３，４は各々遅延情報（遅延時間を示す情報）をもつ基本セルを示し、３ａ，４ａは各々基本セル３，４に設けられたピンである。
【００４５】
図４（ｂ）は、２個の基本セル３の間に１個の基本セル４を挟んだ状態に基本セル３，４を一列に並べて整列配置した状態を示しており、符号６，７は、基本セル３，４のピン３ａ，４ａ同士を接続する配線を示し、符号７は基本セル４，３のピン４ａ，３ａ同士を接続する配線を示している。
【００４６】
図４（ｃ）は、図４（ｂ）の３個の基本セル３，４，３を一体と見なしたセル５を示しており、符号５ａは、セル５のピンであり、図４（ｂ）のピン３ａに該当する。
【００４７】
初めに、遅延情報を持つ、基本セル３，４を作成する。基本セル３ａは、遅延値（遅延時間）に応じて様々なバリエーションを持つセルを複数種類用意しておいても良いこととする。
【００４８】
クロックスキュー改善や各種タイミングエラー対策等のために、ある遅延値が必要と判明した場合、必要な遅延値を基本セルの遅延値で割り、必要な基本セルの個数を算出する。例えば４ｎｓの遅延値が必要である場合、基本セルの遅延値が例えば０．４ｎｓであるとすると、基本セルを１０セル使用することで、４ｎｓの遅延値が得られることとなる。
【００４９】
基本セルを、図４（ｂ）のように隣接して整列配置し、それぞれの基本セル３，４，３をポリシリコン層等による配線６，７で連結を行い、図４（ｃ）のように１セル化して使用する。これによって、独立したセルを１０個使用する場合に比べ、セル間配線の削減、ピンの削減を図ることが可能となる。
【００５０】
本手法では、セル間配線／ピンの低減が行えるため、クロックスキュー改善のために必要な遅延値を持つセルを挿入することによって発生する可能性が高い、その他の信号に対する配線変動（迂回配線）要因を抑えられる。
【００５１】
この実施の形態の半導体集積回路は、クロック信号を伝播するクロック回路を有する半導体集積回路であって、クロック回路がセル５を用いて構成され、セル５は、遅延情報をもつ基本セル３，４を複数個組み合わせて構成されることにより任意の遅延値を有し、かつ、基本セル３，４のピン同士が電源層より下の配線層を用いて接続されることにより複数個の基本セル３，４が一セル化されている。
【００５２】
また、この実施の形態の半導体集積回路の設計方法は、クロック信号を伝播するクロック回路を有する半導体集積回路の設計方法であって、セル５を用いてクロック回路を構成し、遅延情報をもつ基本セル３，４を複数個組み合わせてセルを構成することによりセル５に任意の遅延値を持たせ、かつ、基本セル３，４のピン同士を電源層より下の配線層を用いて接続することにより複数個の基本セル３，４を一セル化する。
【００５３】
この実施の形態によれば、セル間の配線長削減および、ピン削減により迂回配線／不要な遅延変動の抑制を行いつつ、クロックスキュー削減のために必要な遅延を持つセルを容易に作成することができる。
【００５４】
【発明の効果】
請求項１，３記載の発明の半導体集積回路によれば、クロック信号で用いる配線層と電源等その他の信号で用いる配線層を分離することが可能となり、クロック構造変更に伴う、その他の信号に対する迂回配線を抑制し、クロック信号以外への遅延変動を抑制することができる。
【００５５】
請求項２記載の発明の半導体集積回路によれば、セル間を直線で配線可能となり、配線長が削減でき、クロック信号間の迂回配線防止効果も高めることができる。
【００５６】
請求項４，５記載の発明の半導体集積回路によれば、セル間の配線長削減および、ピン削減により迂回配線／不要な遅延変動の抑制を行いつつ、クロックスキュー削減のために必要な遅延を持つセルを容易に作成することができる。
【００５７】
請求項６，８記載の発明の半導体集積回路の設計方法によれば、クロック信号で用いる配線層と電源等その他の信号で用いる配線層を分離することが可能となり、クロック構造変更に伴う、その他の信号に対する迂回配線を抑制し、クロック信号以外への遅延変動を抑制することができる。
【００５８】
請求項７記載の発明の半導体集積回路の設計方法によれば、セル間を直線で配線可能となり、配線長が削減でき、クロック信号間の迂回配線防止効果も高めることができる。
【００５９】
請求項９，１０記載の発明の半導体集積回路の設計方法によれば、セル間の配線長削減および、ピン削減により迂回配線／不要な遅延変動の抑制を行いつつ、クロックスキュー削減のために必要な遅延を持つセルを容易に作成することができる。
【図面の簡単な説明】
【図１】（ａ）はこの実施の形態の半導体集積回路において、クロック回路を構成するセルのピン配置を示す概略平面図であり、（ｂ）はこの実施の形態における半導体集積回路の配線層構造を示す概略断面図である。
【図２】（ａ）は、この実施の形態における半導体集積回路において、クロック回路を構成するセルのピン配置を示す概略平面図であり、（ｂ）はこの実施の形態における半導体集積回路の配線層構造を示す概略断面図である。
【図３】半導体集積回路における複数のセルの接続態様の一例を示す概略平面図である。
【図４】（ａ）は、この実施の形態における半導体集積回路において、クロック回路を構成するための、遅延情報を持つ２種類の基本セルのピン配置例を示す概略平面図であり、同図（ｂ）は半導体集積回路における複数のセルの接続態様の一例を示す概略平面図であり、同図（ｃ）は同図（ｂ）の３個のセルを単一のセルと見なした状態を概略的に示す概略平面図である。
【符号の説明】
１    セル
１ａ    ピン
１ｂ−１    基板
１ｂ−２    クロックピン層
１ｂ−３    電源層
１ｂ−４    クロック信号以外の配線層
２    セル
２ａ    ピン
２ｂ−１    基板
２ｂ−２    クロックピン層
２ｂ−３    電源層
２ｂ−４    クロック信号以外の配線層
２ｃ    セル間の配線
３    基本セル
３ａ    ピン
４    基本セル
４ａ    ピン
５    セル
５ａ    ピン
６，７    配線
【図１】
2005005563.tif 000003
【図２】
2005005563.tif 000004
【図３】
2005005563.tif 000005
【図４】
2005005563.tif 000006