(57)【要約】【課題】  検査等に要する時間の削減を図る。【解決手段】  半導体装置として、それぞれが複数のメモリセルを有し、対応する活性マクロ選択信号に従って活性化し、かつ、対応する活性モード制御信号に応じた活性モードで動作する複数のメモリマクロと、前記複数のメモリマクロのうち、いずれか複数のメモリマクロを同時に活性化させるように、入力された動作モード制御信号に応じて、前記複数のメモリマクロのそれぞれに対応する活性マクロ選択信号及び活性モード制御信号を生成して出力する制御部とを備える。【選択図】      図１
2005038511.tif 000002
【特許請求の範囲】
【請求項１】
それぞれが複数のメモリセルを有し、対応する活性マクロ選択信号に従って活性化し、かつ、対応する活性モード制御信号に応じた活性モードで動作する複数のメモリマクロと、
前記複数のメモリマクロのうち、いずれか複数のメモリマクロを同時に活性化させるように、入力された動作モード制御信号に応じて、前記複数のメモリマクロのそれぞれに対応する活性マクロ選択信号及び活性モード制御信号を生成して出力する制御部とを備える
半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記制御部は、
前記動作モード制御信号に応じて、当該半導体装置の検査モードを、第１の動作モードとして決定するものである
ことを特徴とする半導体装置。
【請求項３】
請求項１に記載の半導体装置において、
前記制御部は、
前記動作モード制御信号に応じて、前記複数のメモリマクロのうち、同時に活性化されるメモリマクロの数に対応する動作モードを、第２の動作モードとして決定するものである
ことを特徴とする半導体装置。
【請求項４】
請求項１に記載の半導体装置において、
前記制御部には、
前記動作モード制御信号として、
検査モードを示す第１の動作モード制御信号と、
同時に活性化させるべきメモリマクロの数を示す第２の動作モード制御信号とが入力されており、
前記制御部は、
前記第１の動作モード制御信号に応じて、当該半導体装置の検査モードを、第１の動作モードとして決定し、
前記第２の動作モード制御信号に応じて、前記複数のメモリマクロのうち、同時に活性化されるメモリマクロの数に対応する動作モードを、第２の動作モードとして決定し、かつ、
前記第１及び第２の動作モードの組み合わせによって、当該半導体装置全体としての動作モードを決定するものである
ことを特徴とする半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記第１及び第２の動作モード制御信号が表す論理組み合わせのうち、複数の組み合わせが、前記半導体装置全体としての動作モードとして、所定の基準動作モードに対応している
ことを特徴とする半導体装置。
【請求項６】
請求項５に記載の半導体装置において、
前記基準動作モードは、
当該半導体装置の通常使用時の動作モードである
ことを特徴とする半導体装置。
【請求項７】
請求項１に記載の半導体装置において、
前記制御部は、
前記同時に活性化されるメモリマクロを同一の活性モードで活性化する場合には、メモリマクロを選択するためのメモリマクロ選択アドレス信号を構成する信号のうち、最上位の信号から順に選択された、前記同時に活性化されるメモリマクロの数に応じた数の信号以外に基づいて、前記同時に活性化されるメモリマクロを選択するものである
ことを特徴とする半導体装置。
【請求項８】
請求項４に記載の半導体装置において、
前記複数のメモリマクロのうちのいずれかから読み出されたデータに基づいて、前記第１の動作モードに応じた出力データを求め、出力する出力データ伝送部を更に備える
ことを特徴とする半導体装置。
【請求項９】
請求項８に記載の半導体装置において、
前記出力データ伝送部は、
前記第１の動作モードに応じて、前記複数のメモリマクロのうち、いずれか複数のメモリマクロから読み出されたデータが全て一致するか否かを示すデータ、又は、前記複数のメモリマクロのうちの１つのメモリマクロから読み出されたデータに基づいて、前記出力データを求めるものである
ことを特徴とする半導体装置。
【請求項１０】
請求項９に記載の半導体装置において、
前記出力データ伝送部は、
それぞれに入力されたデータが一致するか否かを判定する一致判定回路を複数段備えるものである
ことを特徴とする半導体装置。
【請求項１１】
請求項１０に記載の半導体装置において、
前記出力データ伝送部は、
前記一致判定回路として、複数の第１の一致判定回路と、複数の第２の一致判定回路とを備え、かつ、
複数の第１の論理積回路と、
第２の論理積回路とを更に備えるものであり、
前記第１の一致判定回路は、それぞれ、
前記複数のメモリマクロのうち、対応する複数のメモリマクロが出力するデータが一致するか否かを判定し、その結果を出力するものであり、
前記第１の論理積回路は、それぞれ、
前記複数の第１の一致判定回路のうち、対応する複数の第１の一致判定回路の出力の論理積を求めて出力するものであり、
前記第２の一致判定回路は、それぞれ、
前記複数の第１の論理積回路のうち、対応する複数の第１の論理積回路の出力が一致するか否かを判定し、その結果を出力するものであり、
前記第２の論理積回路は、
前記複数の第２の一致判定回路の出力の論理積を求めて、前記出力データとして出力するものである
ことを特徴とする半導体装置。
【請求項１２】
請求項９に記載の半導体装置において、
前記出力データ伝送部は、
前記複数のメモリマクロのうち、それぞれに対応する前記活性モード制御信号によって選択されたメモリマクロから読み出されたデータに基づいて、前記出力データを求めるものである
ことを特徴とする半導体装置。
【請求項１３】
請求項１２に記載の半導体装置において、
前記第１の一致判定回路は、
前記複数のメモリマクロのうち、当該第１の一致判定回路に対応するメモリマクロのそれぞれの出力を、各メモリマクロに対応する活性モード制御信号に応じて用いるものである
ことを特徴とする半導体装置。
【請求項１４】
請求項９に記載の半導体装置において、
前記出力データ伝送部は、
３以上の信号の論理状態が一致するか否かを判定し、その結果を出力するデータ出力回路を備えるものであり、
前記データ出力回路は、
それぞれの２つの信号の論理状態が一致するか否かを判定し、その結果を出力する２入力一致判定回路を複数有するものであり、
前記複数の２入力一致判定回路のうちの２つには、同一の論理状態の信号が入力されている
ことを特徴とする半導体装置。
【請求項１５】
請求項１４に記載の半導体装置において、
前記２入力一致判定回路は、
排他的論理和回路である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、それぞれが複数のメモリセルを備えるメモリマクロを複数有する半導体装置に関する。
【背景技術】
【０００２】
半導体装置の高性能化、高機能化は留まるところを知らず、今日では、特定の機能を有する種々の機能ブロックを単一チップ上に複数搭載し、１チップで高度な機能を実現するシステムＬＳＩの開発が急速に進展している。
【０００３】
図１２は、従来の半導体装置の構成の例を示すブロック図である。図１２の半導体装置９００は、システムＬＳＩであって、メモリマクロ９１１，９１２，９１３，９１４と、メモリマクロ制御回路９３０とを備えている。
【０００４】
メモリマクロ制御回路９３０には、半導体装置９００の外部から制御信号ＺＩが入力されている。メモリマクロ制御回路９３０は、複数のメモリマクロ全てに同一の信号を伝達する全マクロ共通信号バスを介して、全マクロ共通信号ＺＡをメモリマクロ９１１〜９１４に出力する。また、メモリマクロ制御回路９３０は、メモリマクロ９１１〜９１４のそれぞれに対応し、対応するメモリマクロ９１１〜９１４を活性化させる活性マクロ選択信号ＺＢ１，ＺＢ２，ＺＢ３，ＺＢ４を出力する。
【０００５】
全マクロ共通信号ＺＡは、各メモリマクロ内の特定のメモリセルを選択するためのアドレス信号、書き込み・読み出し動作制御信号、書き込みデータ等を含んでいる。なお、半導体装置９００には、メモリマクロから読み出したデータを伝送する読み出しデータバスや他の種々の機能ブロックが搭載されているが、図１２では省略している。
【０００６】
以下、このように構成された従来の半導体装置９００の動作について説明する。メモリマクロ制御回路９３０は、制御信号ＺＩによって制御され、複数のメモリマクロ９１１〜９１４の中から特定の１つのメモリマクロを活性化するように、全マクロ共通信号ＺＡの各信号と活性マクロ選択信号ＺＢ１〜ＺＢ４とを生成する。
【０００７】
全メモリマクロに同一の全マクロ共通信号が、全マクロ共通信号バスによって伝達される。これと同時に、例えばメモリマクロ９１１が活性化されるときには、活性マクロ選択信号ＺＢ１〜ＺＢ４のうち、活性マクロ選択信号ＺＢ１のみが“Ｈ”、活性マクロ選択信号ＺＢ２〜ＺＢ４は“Ｌ”となる（“Ｈ”，“Ｌ”は論理状態を示す）。
【０００８】
各メモリマクロは、入力された活性マクロ選択信号が“Ｈ”のときのみ全マクロ共通信号を受け付けるようになっている。この場合、メモリマクロ９１１のみが全マクロ共通信号を受け付けて動作し、他のメモリマクロ９１２〜９１４は、全マクロ共通信号が入力されていても動作しない。他のメモリマクロが活性化されるときにも、同様に１つのメモリマクロのみが動作を行う。
【０００９】
以上のように、半導体装置９００においては、同時に複数のメモリマクロが活性化することはなく、常に１つのメモリマクロが活性化するようになっている。
【００１０】
関連する技術が、特許文献１に開示されている。
【００１１】
【特許文献１】特開平１１−２３１０２３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
しかし、複数のメモリマクロを搭載した半導体装置において、常に１つのメモリマクロのみが活性化するように構成されている場合には、全てのメモリマクロを活性化するためには、各メモリマクロを１つずつ順番に活性化していく必要がある。このため、半導体装置に搭載されるメモリマクロの数が多くなるに従って、初期劣化を除去するためのバーンイン工程に要する時間や、良品選別工程に要する時間、信頼性評価に要する時間等の、検査等に要する時間が増大化するという問題がある。
【００１３】
本発明は、複数のメモリマクロを備えた半導体装置において、検査等に要する時間を削減することを目的とする。
【課題を解決するための手段】
【００１４】
前記課題を解決するため、請求項１の発明が講じた手段は、半導体装置として、それぞれが複数のメモリセルを有し、対応する活性マクロ選択信号に従って活性化し、かつ、対応する活性モード制御信号に応じた活性モードで動作する複数のメモリマクロと、前記複数のメモリマクロのうち、いずれか複数のメモリマクロを同時に活性化させるように、入力された動作モード制御信号に応じて、前記複数のメモリマクロのそれぞれに対応する活性マクロ選択信号及び活性モード制御信号を生成して出力する制御部とを備えるものである。
【００１５】
これによると、特定の複数のメモリマクロを同時に活性化することができるので、バーンイン工程に要する時間や、良品選別工程に要する時間、信頼性評価に要する時間等の、検査等に要する時間を削減することができる。
【００１６】
請求項２の発明では、請求項１に記載の半導体装置において、前記制御部は、前記動作モード制御信号に応じて、当該半導体装置の検査モードを、第１の動作モードとして決定するものである。
【００１７】
これによると、動作モード制御信号に応じて当該半導体装置の検査モードを決定することができる。ここで、検査モードとは、活性化されるメモリマクロのうち、１つのメモリマクロのみが出力を行うモード、又は複数のメモリマクロが出力を行うモードのいずれであるかを示すものである。
【００１８】
請求項３の発明では、請求項１に記載の半導体装置において、前記制御部は、前記動作モード制御信号に応じて、前記複数のメモリマクロのうち、同時に活性化されるメモリマクロの数に対応する動作モードを、第２の動作モードとして決定するものである。
【００１９】
これによると、動作モード制御信号に応じて、同時に活性化するメモリマクロ数を選択的に決定することができる。
【００２０】
請求項４の発明では、請求項１に記載の半導体装置において、前記制御部には、前記動作モード制御信号として、検査モードを示す第１の動作モード制御信号と、同時に活性化させるべきメモリマクロの数を示す第２の動作モード制御信号とが入力されており、前記制御部は、前記第１の動作モード制御信号に応じて、当該半導体装置の検査モードを、第１の動作モードとして決定し、前記第２の動作モード制御信号に応じて、前記複数のメモリマクロのうち、同時に活性化されるメモリマクロの数に対応する動作モードを、第２の動作モードとして決定し、かつ、前記第１及び第２の動作モードの組み合わせによって、当該半導体装置全体としての動作モードを決定するものである。
【００２１】
これによると、第１及び第２の動作モード制御信号を独立に設定することが可能であるため、半導体装置全体として多くの動作モードを設定することができる。
【００２２】
請求項５の発明は、請求項４に記載の半導体装置において、前記第１及び第２の動作モード制御信号が表す論理組み合わせのうち、複数の組み合わせが、前記半導体装置全体としての動作モードとして、所定の基準動作モードに対応しているものである。
【００２３】
これによると、第１及び第２の動作モード制御信号の論理組み合わせの一部を用いる必要がない場合に、その組み合わせに基準動作モードを割り付けることができる。第１及び第２の動作モード制御信号の全ての論理組み合わせに対して動作モードを割り付けることができるので、半導体装置が動作しなくなることや、半導体装置が不明な動作モードで動作することを防止することができる。
【００２４】
請求項６の発明では、請求項５に記載の半導体装置において、前記基準動作モードは、当該半導体装置の通常使用時の動作モードである。
【００２５】
これによると、１つのメモリマクロのみを活性化する通常使用時の動作モードを基準動作モードとして用いるので、半導体装置は通常の読み出し等の動作を行うことができる。
【００２６】
請求項７の発明では、請求項１に記載の半導体装置において、前記制御部は、前記同時に活性化されるメモリマクロを同一の活性モードで活性化する場合には、メモリマクロを選択するためのメモリマクロ選択アドレス信号を構成する信号のうち、最上位の信号から順に選択された、前記同時に活性化されるメモリマクロの数に応じた数の信号以外に基づいて、前記同時に活性化されるメモリマクロを選択するものである。
【００２７】
これによると、メモリマクロ選択アドレス信号を構成する信号の一部を考慮する必要がなくなる。
【００２８】
請求項８の発明は、請求項４に記載の半導体装置において、前記複数のメモリマクロのうちのいずれかから読み出されたデータに基づいて、前記第１の動作モードに応じた出力データを求め、出力する出力データ伝送部を更に備えるものである。
【００２９】
これによると、１系統の出力データ伝送部を用いて、半導体装置全体としての動作モードに応じて、意味・内容の異なるデータを伝送することができる。
【００３０】
請求項９の発明では、請求項８に記載の半導体装置において、前記出力データ伝送部は、前記第１の動作モードに応じて、前記複数のメモリマクロのうち、いずれか複数のメモリマクロから読み出されたデータが全て一致するか否かを示すデータ、又は、前記複数のメモリマクロのうちの１つのメモリマクロから読み出されたデータに基づいて、前記出力データを求めるものである。
【００３１】
これによると、半導体装置の動作モード別に出力データ系のバス配線を分ける必要がなく、同一の出力データ伝送部を半導体装置の全ての動作モードにおいて用いることが可能であるので、回路の簡素化とチップ面積の縮小を図ることができる。
【００３２】
請求項１０の発明では、請求項９に記載の半導体装置において、前記出力データ伝送部は、それぞれに入力されたデータが一致するか否かを判定する一致判定回路を複数段備えるものである。
【００３３】
これによると、出力データバスの数を段階的に削減することができ、回路の簡素化とチップ面積の縮小を図ることができる。
【００３４】
請求項１１の発明では、請求項１０に記載の半導体装置において、前記出力データ伝送部は、前記一致判定回路として、複数の第１の一致判定回路と、複数の第２の一致判定回路とを備え、かつ、複数の第１の論理積回路と、第２の論理積回路とを更に備えるものであり、前記第１の一致判定回路は、それぞれ、前記複数のメモリマクロのうち、対応する複数のメモリマクロが出力するデータが一致するか否かを判定し、その結果を出力するものであり、前記第１の論理積回路は、それぞれ、前記複数の第１の一致判定回路のうち、対応する複数の第１の一致判定回路の出力の論理積を求めて出力するものであり、前記第２の一致判定回路は、それぞれ、前記複数の第１の論理積回路のうち、対応する複数の第１の論理積回路の出力が一致するか否かを判定し、その結果を出力するものであり、前記第２の論理積回路は、前記複数の第２の一致判定回路の出力の論理積を求めて、前記出力データとして出力するものである。
【００３５】
これによると、出力データバスの数を更に削減することができ、回路の簡素化とチップ面積の縮小を更に図ることができる。
【００３６】
請求項１２の発明では、請求項９に記載の半導体装置において、前記出力データ伝送部は、前記複数のメモリマクロのうち、それぞれに対応する前記活性モード制御信号によって選択されたメモリマクロから読み出されたデータに基づいて、前記出力データを求めるものである。
【００３７】
これによると、活性モード制御信号に応じて選択されたメモリマクロから、データを読み出して出力することができる。
【００３８】
請求項１３の発明では、請求項１２に記載の半導体装置において、前記第１の一致判定回路は、前記複数のメモリマクロのうち、当該第１の一致判定回路に対応するメモリマクロのそれぞれの出力を、各メモリマクロに対応する活性モード制御信号に応じて用いるものである。
【００３９】
これによると、活性モード制御信号に応じて、第１の一致判定回路で用いるメモリマクロの出力を選択することができる。
【００４０】
請求項１４の発明では、請求項９に記載の半導体装置において、前記出力データ伝送部は、３以上の信号の論理状態が一致するか否かを判定し、その結果を出力する論理回路を備えるものであり、前記論理回路は、それぞれの２つの信号の論理状態が一致するか否かを判定し、その結果を出力する２入力一致判定回路を複数有するものであり、前記複数の２入力一致判定回路のうちの２つには、同一の論理状態の信号が入力されていることを特徴とする。
【００４１】
これによると、奇数個のメモリマクロから出力データ伝送部にデータが入力される場合でも、それぞれのメモリマクロから読み出されたデータが一致するか否かを、２入力一致判定回路を用いて容易に判定することができる。
【００４２】
請求項１５の発明では、請求項１４に記載の半導体装置において、前記２入力一致判定回路は、排他的論理和回路であることを特徴とする。
【発明の効果】
【００４３】
本発明によると、特定の複数のメモリマクロを同時に活性化することができるので、バーンイン工程に要する時間や、良品選別工程に要する時間、信頼性評価に要する時間等の、検査等に要する時間を削減することができる。したがって、特に、大容量のメモリを有するＬＳＩの検査等に要する時間を大きく削減することができる。
【発明を実施するための最良の形態】
【００４４】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００４５】
図１は、本発明の実施形態に係る半導体装置の構成の例を示すブロック図である。図１の半導体装置１００は、メモリマクロ１０，１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２１と、制御部３０と、第１のデータ出力回路４４，４５，４６，４７，４８，４９と、第２のデータ出力回路４２と、ＡＮＤゲート（第１の論理積回路）５１，５２，５３とを備えている。制御部３０は、第１のメモリマクロ制御回路３２と、第２のメモリマクロ制御回路３４，３５，３６，３７，３８，３９とを備えている。半導体装置１００は、システムＬＳＩであって、これらの他にも種々の機能ブロックを備えているが、その説明は省略する。
【００４６】
データ出力回路（ＤＯ回路）４２，４４〜４９と、ＡＮＤゲート５１〜５３とは、出力データ伝送部を構成している。メモリマクロ１０〜２１は、いずれも複数のメモリセルを備え、同様に構成されている。
【００４７】
メモリマクロ制御回路３２には、半導体装置１００の外部から、第１の動作モード制御信号Ｉ１、第２の動作モード制御信号Ｉ２、及び入力信号Ｉ３が入力されている。第１の動作モード制御信号Ｉ１には、検査モード指定信号ＣＭＰＴと検査モード固定信号ＢＩＳＴＭＯＤＥとが含まれている。第２の動作モード制御信号Ｉ２には、活性マクロ数指定信号ＭＣ０，ＭＣ１，ＭＣ２が含まれている。入力信号Ｉ３には、アドレス信号、書き込みデータ等が含まれている。アドレス信号のうち、例えば上位４ビットはメモリマクロを選択するためのメモリマクロ選択アドレス信号Ｉ３Ａ、その他のビットはメモリマクロ内において特定のメモリセルを選択するためのアドレス信号Ｉ３Ｂである。
【００４８】
メモリマクロ制御回路３２は、全マクロ共通信号バスを介して、全マクロ共通信号ＳＡをメモリマクロ１０〜２１に対して出力している。全マクロ共通信号ＳＡには、アドレス信号Ｉ３Ｂ、書き込みデータ等が含まれている。
【００４９】
メモリマクロ制御回路３２は、第１の動作モード制御信号Ｉ１、第２の動作モード制御信号Ｉ２、及びメモリマクロ選択アドレス信号Ｉ３Ａに基づいてマクロ選択信号ＳＢを生成し、メモリマクロ制御回路３４〜３９に出力する。メモリマクロ制御回路３４〜３９には、半導体装置１００の外部から制御信号ＳＣが入力されている。
【００５０】
メモリマクロ制御回路３４は、メモリマクロ１０及び１２を制御し、メモリマクロ制御回路３５は、メモリマクロ１１及び１３を制御し、メモリマクロ制御回路３６は、メモリマクロ１４及び１６を制御し、メモリマクロ制御回路３７は、メモリマクロ１５及び１７を制御し、メモリマクロ制御回路３８は、メモリマクロ１８及び２０を制御し、メモリマクロ制御回路３９は、メモリマクロ１９及び２１を制御する。
【００５１】
データ出力回路４４は、メモリマクロ１０及び１１に対応し、データ出力回路４５は、メモリマクロ１２及び１３に対応し、データ出力回路４６は、メモリマクロ１４及び１５に対応し、データ出力回路４７は、メモリマクロ１６及び１７に対応し、データ出力回路４８は、メモリマクロ１８及び１９に対応し、データ出力回路４９は、メモリマクロ２０及び２１に対応している。
【００５２】
活性マクロ選択信号Ｂ０〜Ｂ１１は、それぞれメモリマクロ１０〜２１に対応しており、対応するメモリマクロを活性化させる。活性モード制御信号Ｃ０〜Ｃ１１は、それぞれメモリマクロ１０〜２１に対応しており、対応するメモリマクロの活性モードを制御する。活性モード制御信号Ｃ０〜Ｃ１１は、いずれも、書き込み・読み出し動作制御信号、読み出しデータ出力制御信号等によって構成されている。
【００５３】
メモリマクロの活性モードは、正規活性モード又はダミー活性モードのいずれかである。メモリマクロ１０〜２１は、正規活性モードで動作を行う際には、通常の読み出し・書き込み動作を行い、読み出されたデータをメモリマクロの外に出力する。メモリマクロ１０〜２１は、ダミー活性モードで動作を行う際には、入力されるアドレス信号は受け付けて、メモリマクロ内部では読み出し動作を行うが、読み出されたデータをメモリマクロの外には出力しない。
【００５４】
メモリマクロ１０は、活性化すべきであることを活性マクロ選択信号Ｂ０が示している場合に、活性モード制御信号Ｃ０に応じた活性モードで、書き込み動作や読み出し動作を行う。メモリマクロ１０は、読み出したデータを、対応するデータ出力回路４４に出力する。メモリマクロ１０は、全マクロ共通信号ＳＡに含まれるアドレス信号が示すアドレスに、全マクロ共通信号ＳＡに含まれる書き込みデータを書き込んだり、このアドレスからの読み出しを行う。
【００５５】
メモリマクロ１１〜２１については、メモリマクロ１０とほぼ同様に説明することができるので、その説明を省略する。
【００５６】
メモリマクロ制御回路３４は、マクロ選択信号ＳＢ及び制御信号ＳＣに基づいて、活性マクロ選択信号Ｂ０，Ｂ２、及び活性モード制御信号Ｃ０，Ｃ２を生成し、活性マクロ選択信号Ｂ０及び活性モード制御信号Ｃ０をメモリマクロ１０に、活性マクロ選択信号Ｂ２及び活性モード制御信号Ｃ２をメモリマクロ１２に出力する。
【００５７】
メモリマクロ制御回路３５は、マクロ選択信号ＳＢ及び制御信号ＳＣに基づいて、活性マクロ選択信号Ｂ１，Ｂ３、及び活性モード制御信号Ｃ１，Ｃ３を生成し、活性マクロ選択信号Ｂ１及び活性モード制御信号Ｃ１をメモリマクロ１１に、活性マクロ選択信号Ｂ３及び活性モード制御信号Ｃ３をメモリマクロ１３に出力する。
【００５８】
メモリマクロ制御回路３６〜３９については、メモリマクロ制御回路３４，３５とほぼ同様に説明することができるので、その説明を省略する。
【００５９】
図１の半導体装置１００全体（チップ全体）としての動作モードは、第１の動作モードと、第２の動作モードとの組み合わせで表される。検査モード固定信号ＢＩＳＴＭＯＤＥが“Ｈ”である場合には、制御部３０は、半導体装置１００の検査モードを通常検査モードにし、これを第１の動作モードとして決定する。
【００６０】
検査モード指定信号ＣＭＰＴは、検査モード固定信号ＢＩＳＴＭＯＤＥが“Ｌ”である場合にのみ有効となる。検査モード固定信号ＢＩＳＴＭＯＤＥが“Ｌ”、かつ、検査モード指定信号ＣＭＰＴが“Ｌ”のときには、制御部３０は、第１の動作モードを通常検査モードに決定する。この場合には、メモリマクロ制御回路３２は、同時に活性化される複数のメモリマクロのうち、１つのメモリマクロのみが正規活性モードで動作を行い、他のメモリマクロはダミー活性モードで動作を行うように、マクロ選択信号ＳＢを生成する。出力データＤＯＵＴとしては、正規活性モードで動作をするメモリマクロから実際に読み出されたデータが出力される。
【００６１】
検査モード固定信号ＢＩＳＴＭＯＤＥが“Ｌ”、かつ、検査モード指定信号ＣＭＰＴが“Ｈ”のときには、制御部３０は、第１の動作モードを簡易検査モードに決定する（１つのメモリマクロのみが活性化される場合を除く）。この場合には、メモリマクロ制御回路３２は、同時に活性化される全てのメモリマクロが正規活性モードで動作を行うように、マクロ選択信号ＳＢを生成する。出力データＤＯＵＴとしては、各メモリマクロから読み出されたデータの簡易良否判定データが出力される。
【００６２】
出力データ伝送部は、第１の動作モードに応じて、メモリマクロ１０〜２１のうち、いずれか複数のメモリマクロから読み出されたデータが全て一致するか否かを示すデータ、又は、メモリマクロ１０〜２１のうちの１つのメモリマクロから読み出されたデータに基づいて、出力データＤＯＵＴを求め、出力する。
【００６３】
すなわち、データ出力回路４４は、活性モード制御信号Ｃ０，Ｃ１に従って、簡易検査モードにおいては、対応するメモリマクロ１０及び１１の出力が一致しているか否かを示す信号をＡＮＤゲート５１に出力し、通常検査モードにおいては、メモリマクロ１０又は１１のいずれか一方の出力に応じた信号を、ＡＮＤゲート５１に出力する。
【００６４】
同様に、データ出力回路４５〜４９は、対応する活性モード制御信号に従って、対応するメモリマクロの出力に基づいて求めた信号を、対応するＡＮＤゲートに出力する。
【００６５】
ＡＮＤゲート５１は、データ出力回路４４及び４５の出力の論理積をデータ出力回路４２に出力する。ＡＮＤゲート５２は、データ出力回路４６及び４７の出力の論理積をデータ出力回路４２に出力する。ＡＮＤゲート５３は、データ出力回路４８及び４９の出力の論理積をデータ出力回路４２に出力する。データ出力回路４２は、ＡＮＤゲート５１〜５３の出力が一致するか否かを判定して、その結果を出力データＤＯＵＴとして出力する。
【００６６】
次に、図１のメモリマクロ制御回路３２について説明する。図２、図３、及び図４は、図１の第１のメモリマクロ制御回路３２の第１、第２、及び第３の部分の構成例をそれぞれ示す回路図である。
【００６７】
図２の回路は、活性マクロ数指定信号ＭＣ０〜ＭＣ２に基づいて信号Ｇ１Ａを生成し、これを信号Ｇ１Ｂとして用いる。また、図２の回路は、検査モード指定信号ＣＭＰＴ、検査モード固定信号ＢＩＳＴＭＯＤＥ、及び信号Ｇ１Ｂに基づいて、信号Ｇ２を生成する。
【００６８】
図３の回路は、入力信号Ｉ３に含まれるメモリマクロ選択アドレス信号Ｉ３Ａと、信号Ｇ２とに基づいて、信号Ｇ３を生成する。メモリマクロ選択アドレス信号Ｉ３Ａは、信号ＡＤ１４，ＡＤ１５，ＡＤ１６，ＡＤ１７を含んでいる。信号ＡＤ１４，ＡＤ１５，ＡＤ１６，ＡＤ１７は、通常動作時にメモリマクロを選択するためのアドレスの各ビットを表しており、この順は、下位ビットを表す信号から上位ビットを表す信号の順である。図４の回路は、信号Ｇ３に基づいて、マクロ選択信号ＳＢを生成して出力する。
【００６９】
図５は、図１の第２のメモリマクロ制御回路３４の構成の例を示す回路図である。メモリマクロ制御回路３５〜３９は、それぞれに対応する信号を入出力する点の他は、メモリマクロ制御回路３４と同様に構成されている。
【００７０】
図６は、活性マクロ数指定信号ＭＣ０〜ＭＣ２と、同時に活性化されるメモリマクロの数（同時活性マクロ数）との関係を示す図である。図６のように、半導体装置１００においては、同時活性マクロ数を１，２，３，４，６，１２のいずれにも設定することができる。
【００７１】
メモリマクロ制御回路３２は、活性マクロ数指定信号ＭＣ０〜ＭＣ２（すなわち、第２の動作モード制御信号Ｉ２）に応じた数のメモリマクロが同時に活性化されるように、マクロ選択信号ＳＢを生成する。すなわち、制御部３０は、同時に活性化されるメモリマクロの数に対応する動作モードを、第２の動作モードとして決定する。
【００７２】
図７は、図２の回路の動作を示す論理チャートである。図７は、メモリマクロ制御回路３２に入力される第１及び第２の動作モード制御信号Ｉ１，Ｉ２（検査モード固定信号ＢＩＳＴＭＯＤＥ、検査モード指定信号ＣＭＰＴ、活性マクロ数指定信号ＭＣ０，ＭＣ１，ＭＣ２）の全ての論理組み合わせ（合計３２通りの組み合わせ）に対する、図２の回路が生成する信号Ｇ２に含まれる各信号の論理を示している。
【００７３】
図７の最上部には、第１及び第２の動作モード制御信号Ｉ１，Ｉ２の組み合わせ毎に付された組み合わせ番号ＴＭ（０〜３１）が示されている。制御部３０は、これらの組み合わせ毎に、半導体装置１００全体としての動作モードを決定する。より具体的には、図２の回路は、半導体装置１００を動作モードＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋのいずれか１つで動作させるための信号Ｇ２を出力する。
【００７４】
このように、半導体装置１００全体としての動作モードとして、１１の動作モードＡ〜Ｋが設定可能である。動作モードＡは基準動作モードであって、半導体装置１００の通常使用時の動作モードである。通常使用時の動作モードにおいては、１つのメモリマクロのみが活性化される。図７の場合には、第１及び第２の動作モード制御信号Ｉ１，Ｉ２に含まれる５信号の３２通りの組み合わせのうち、１２通りの組み合わせの場合に、半導体装置１００全体としての動作モードが、動作モードＡに設定される。
【００７５】
図８は、図１の第１のメモリマクロ制御回路３２の通常検査モード時における論理チャートである。図８の論理チャートは、図７の論理チャートにおける組み合わせ番号ＴＭが０〜５の場合に対応している。図８においては、検査モード指定信号ＣＭＰＴは、“Ｌ”に固定されている。なお、検査モード固定信号ＢＩＳＴＭＯＤＥは、“Ｌ”に固定されている。
【００７６】
図８は、検査モード指定信号ＣＭＰＴ、第２の動作モード制御信号Ｉ２、及びメモリマクロ選択アドレス信号Ｉ３Ａの論理の組み合わせに対する、マクロ選択信号ＳＢ及びメモリマクロ（ＭＭ）１０〜２１の状態を示している。以下の図においては、黒い長方形は正規活性モードで動作するメモリマクロ、白い長方形はダミー活性モードで動作するメモリマクロ、“−”は非活性であるメモリマクロを示している。
【００７７】
マクロ選択信号ＳＢは、正規活性モードで動作をさせるメモリマクロ（正規活性メモリマクロ）を選択するための正規活性マクロ選択信号ＳＢＡと、正規活性モード、ダミー活性モードの区別なく同時に活性化するメモリマクロ（同時活性メモリマクロ）を選択するための同時活性マクロ選択信号ＳＢＢとを含んでいる。同時活性マクロ選択信号ＳＢＢによって選択され、かつ、正規活性マクロ選択信号ＳＢＡによって選択されないメモリマクロが、ダミー活性モードで動作を行う。
【００７８】
図９は、各メモリマクロに対応する正規活性マクロ選択信号ＳＢＡ及び同時活性マクロ選択信号ＳＢＢを示す図である。図９においては、例えば、メモリマクロ１２は、信号ＢＳＥＬ０とＭＳＥＬ２とが“Ｈ”となる場合には正規活性メモリマクロとして選択され、信号Ｍ＿ＢＳＥＬ０とＭ＿ＭＳＥＬ２とが“Ｈ”となる場合には同時活性メモリマクロとして選択されることを示している。
【００７９】
図８には、組み合わせ番号ＴＭ毎に、半導体装置１００全体としての動作モード、第１の動作モード、及び第２の動作モードが記載されている。第１の動作モードは、組み合わせ番号ＴＭが０〜５のいずれの場合においても通常検査モードである。また、第２の動作モードは、組み合わせ番号ＴＭが０，１，２，３，４，５の場合、それぞれ単一マクロ活性モード、２マクロ同時活性モード、３マクロ同時活性モード、４マクロ同時活性モード、６マクロ同時活性モード、１２マクロ同時活性モードである。制御部３０は、第１の動作モードと第２の動作モードとの組み合わせによって、半導体装置１００全体の動作モードを決定する。半導体装置１００全体の動作モードは、組み合わせ番号ＴＭが０，１，２，３，４，５の場合、それぞれ動作モードＡ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆである。
【００８０】
例として、組み合わせ番号ＴＭが２である場合について見ると、この場合には、第１の動作モードが通常検査モード、第２の動作モードが３マクロ同時活性モード、半導体装置１００全体としての動作モードが動作モードＣである。この場合において、メモリマクロ選択アドレス信号Ｉ３Ａに含まれる信号ＡＤ１４〜ＡＤ１７の信号が全て“Ｌ”のとき、正規活性マクロ選択信号ＳＢＡに含まれる信号の中で“Ｈ”となる信号は、信号ＢＳＥＬ０とＭＳＥＬ０である。このとき、図９に従って、メモリマクロ１０が正規活性メモリマクロとなる。
【００８１】
また、同時活性マクロ選択信号ＳＢＢに含まれる信号の中で“Ｈ”となる信号は、信号Ｍ＿ＢＳＥＬ０，Ｍ＿ＢＳＥＬ１，Ｍ＿ＢＳＥＬ２及びＭ＿ＭＳＥＬ０である。このとき、図９に従って、メモリマクロ１０，１４，１８の３個のメモリマクロが同時活性メモリマクロとなる。同時活性メモリマクロとして選択され、かつ、正規活性メモリマクロとして選択されないメモリマクロがダミー活性メモリマクロであるので、このとき、メモリマクロ１４，１８がダミー活性メモリマクロとなる。
【００８２】
図１０は、図１の第１のメモリマクロ制御回路３２の簡易検査モード時における論理チャートである。図１０の論理チャートは、図７の論理チャートにおける組み合わせ番号ＴＭが８〜１３の場合に対応している。図１０においては、検査モード指定信号ＣＭＰＴは、“Ｈ”に固定されている。なお、検査モード固定信号ＢＩＳＴＭＯＤＥは、“Ｌ”に固定されている。図１０は、図８と同様に、検査モード指定信号ＣＭＰＴ、第２の動作モード制御信号Ｉ２、及びメモリマクロ選択アドレス信号Ｉ３Ａの論理の組み合わせに対する、マクロ選択信号ＳＢ及びメモリマクロ１０〜２１の状態を示している。
【００８３】
図１０には、組み合わせ番号ＴＭ毎に、半導体装置１００全体としての動作モード、第１の動作モード、及び第２の動作モードが記載されている。第１の動作モードは、組み合わせ番号ＴＭが８の場合には通常検査モード、組み合わせ番号ＴＭが９〜１３の場合には簡易検査モードである。また、第２の動作モードは、組み合わせ番号ＴＭが８，９，１０，１１，１２，１３の場合には、それぞれ単一マクロ活性モード、２マクロ同時活性モード、３マクロ同時活性モード、４マクロ同時活性モード、６マクロ同時活性モード、１２マクロ同時活性モードである。制御部３０は、第１の動作モードと第２の動作モードとの組み合わせによって、半導体装置１００全体の動作モードを決定する。半導体装置１００全体の動作モードは、組み合わせ番号ＴＭが８，９，１０，１１，１２，１３の場合、それぞれ動作モードＡ，Ｇ，Ｈ，Ｉ，Ｊ，Ｋである。
【００８４】
例として、組み合わせ番号ＴＭが１１である場合について見ると、この場合には、第１の動作モードが簡易検査モード、第２の動作モードが４マクロ同時活性モード、半導体装置１００全体としての動作モードが動作モードＩである。この場合において、メモリマクロ選択アドレス信号Ｉ３Ａに含まれる信号ＡＤ１４，ＡＤ１５が共に“Ｌ”のとき、正規活性マクロ選択信号ＳＢＡに含まれる信号の中で“Ｈ”となる信号は、信号ＢＳＥＬ０，ＭＳＥＬ０，ＭＳＥＬ１，ＭＳＥＬ２及びＭＳＥＬ３である。このとき、図９に従って、メモリマクロ１０，１１，１２，１３が正規活性メモリマクロとなる。信号ＡＤ１６，ＡＤ１７がいずれの信号レベルであっても同様である。
【００８５】
また、同時活性マクロ選択信号ＳＢＢに含まれる信号の中で“Ｈ”となる信号は、信号Ｍ＿ＢＳＥＬ０，Ｍ＿ＭＳＥＬ０，Ｍ＿ＭＳＥＬ１，Ｍ＿ＭＳＥＬ２及びＭ＿ＭＳＥＬ３である。このとき、図９に従って、メモリマクロ１０，１１，１２，１３の４個のメモリマクロが同時活性メモリマクロとなる。このとき、ダミー活性メモリマクロは存在せず、全ての同時活性メモリマクロが正規活性メモリマクロとなる。
【００８６】
複数のメモリマクロが同時に正規活性メモリマクロとなる簡易検査モードにおいては、制御部３０は、メモリマクロ選択アドレス信号Ｉ３Ａを構成する信号ＡＤ１４〜ＡＤ１７のうちの一部を用いることなく（言い換えると、無効にして）、マクロ選択信号ＳＢを生成し、これに応じてメモリマクロを選択し、その動作モードを制御する。
【００８７】
すなわち、制御部３０は、２マクロ同時活性モードである動作モードＧでは信号ＡＤ１７を用いず、３マクロ同時活性モードである動作モードＨ、及び４マクロ同時活性モードである動作モードＩでは信号ＡＤ１７及びＡＤ１６を用いず、６マクロ同時活性モードである動作モードＪでは信号ＡＤ１７，ＡＤ１６及びＡＤ１５を用いず、１２マクロ同時活性モードである動作モードＫでは信号ＡＤ１７，ＡＤ１６，ＡＤ１５及びＡＤ１４の全てを用いない。
【００８８】
このように、同時に活性化されるメモリマクロの数が多くなるに従って、用いられない信号が増加する。制御部３０は、メモリマクロ選択アドレス信号Ｉ３Ａの最上位の信号から順に信号を選択し、選択されなかった信号に基づいてマクロ選択信号ＳＢを生成し、これに応じて活性化されるメモリマクロを選択している。
【００８９】
図１１は、図１の出力データ伝送部の構成の例を示す回路図である。第１のデータ出力回路４４は、ＮＭＯＳトランジスタ４４Ａ，４４Ｂと、第１の一致判定回路としての、出力が反転されたＥＸＯＲゲート（排他的論理和回路）４４Ｃとを備えている。第２のデータ出力回路４２は、第２の一致判定回路としての、出力が反転されたＥＸＯＲゲート４２Ａ，４２Ｂと、第２の論理積回路としてのＮＡＮＤゲート４２Ｃとを備えている。
【００９０】
出力データ伝送部は、対応する活性モード制御信号が“Ｌ”であるメモリマクロを選択し、選択されたメモリマクロから読み出されたデータに基づいて、出力データＤＯＵＴを求める。
【００９１】
すなわち、メモリマクロ１０が正規活性モードで動作を行う場合には、対応する活性モード制御信号Ｃ０が“Ｌ”であるので、メモリマクロ１０から読み出されたデータが出力Ｄ０としてＥＸＯＲゲート４４Ｃに与えられる。一方、メモリマクロ１０がダミー活性モードで動作を行う場合、又は非活性である場合には、活性モード制御信号Ｃ０が“Ｈ”であるので、ＮＭＯＳトランジスタ４４Ａは、メモリマクロ１０の出力Ｄ０を“Ｌ”にする。つまり、メモリマクロ１０から読み出されたデータは、ＥＸＯＲゲート４４Ｃでは用いられない。他のメモリマクロ１１〜２１に関しても同様である。
【００９２】
したがって、データ出力回路４４は、メモリマクロ１０，１１のいずれもが正規活性モードで動作を行わない場合には、出力“Ｈ”をＡＮＤゲート５１に与え、メモリマクロ１０，１１のうちの一方のみが正規活性モードで動作を行う場合には、正規活性モードで動作を行うメモリマクロの出力を反転してＡＮＤゲート５１に与え、メモリマクロ１０，１１の双方が正規活性モードで動作を行う場合には、メモリマクロ１０，１１のそれぞれの出力Ｄ０，Ｄ１が一致すれば出力“Ｈ”を、一致しなければ出力“Ｌ”を、ＡＮＤゲート５１に与える。
【００９３】
データ出力回路４５〜４９も、データ出力回路４４と同様に構成されており、対応する活性モード制御信号及びメモリマクロの出力に応じて、同様に動作をし、出力をＡＮＤゲート５１〜５３に与える。
【００９４】
データ出力回路４２は、ＡＮＤゲート５１〜５３が出力する３つの信号の論理状態が一致するか否かを判定し、その結果を出力する。すなわち、ＡＮＤゲート５１，５３の出力は、それぞれＥＸＯＲゲート４２Ａ，４２Ｂに与えられ、ＡＮＤゲート５２の出力は、ＥＸＯＲゲート４２Ａ及び４２Ｂに与えられている。ＮＡＮＤゲート４２Ｃは、ＥＸＯＲゲート４２Ａ，４２Ｂの出力の論理積を求め、出力データＤＯＵＴとして出力する。
【００９５】
このように、通常検査モードにおいては、図１の出力データ伝送部は、正規活性モードで動作する１つのメモリマクロから読み出されたデータに基づいて出力データＤＯＵＴを求め、出力するので、メモリマクロ毎に良否判定をすることが可能となる。
【００９６】
また、簡易検査モードにおいては、出力データ伝送部は、正規活性モードで動作する複数のメモリマクロから読み出されたデータが全て一致するか否かを出力データＤＯＵＴとして求め、出力するので、正規活性モードで動作するメモリマクロが全て正常であるか否かを判定することが可能となる。
【００９７】
以上のように、図１の半導体装置によると、選択された複数のメモリマクロを同時に活性化して、バーンイン、良品選別等をすることが可能であるので、各メモリマクロを１つずつ順番に活性化していく場合よりも、検査等に要する時間を短縮することができる。
【産業上の利用可能性】
【００９８】
本発明に係る半導体装置は、検査等に要する時間の削減を図ることができ、それぞれが複数のメモリセルを備えるメモリマクロを複数有する半導体装置等として有用である。
【図面の簡単な説明】
【００９９】
【図１】本発明の実施形態に係る半導体装置の構成の例を示すブロック図である。
【図２】図１の第１のメモリマクロ制御回路の第１の部分の構成例を示す回路図である。
【図３】図１の第１のメモリマクロ制御回路の第２の部分の構成例を示す回路図である。
【図４】図１の第１のメモリマクロ制御回路の第３の部分の構成例を示す回路図である。
【図５】図１の第２のメモリマクロ制御回路の構成の例を示す回路図である。
【図６】活性マクロ数指定信号ＭＣ０〜ＭＣ２と、同時に活性化されるメモリマクロの数との関係を示す図である。
【図７】図２の回路の動作を示す論理チャートである。
【図８】図１の第１のメモリマクロ制御回路の通常検査モード時における論理チャートである。
【図９】各メモリマクロに対応する正規活性マクロ選択信号及び同時活性マクロ選択信号を示す図である。
【図１０】図１の第１のメモリマクロ制御回路の簡易検査モード時における論理チャートである。
【図１１】図１の出力データ伝送部の構成の例を示す回路図である。
【図１２】従来の半導体装置の構成の例を示すブロック図である。
【符号の説明】
【０１００】
１０〜２１  メモリマクロ
３０  制御部
３２  第１のメモリマクロ制御回路
３４〜３９  第２のメモリマクロ制御回路
４２  第２のデータ出力回路
４２Ａ，４２Ｂ  ＥＸＯＲゲート（第２の一致判定回路）
４２Ｃ  ＮＡＮＤゲート（第２の論理積回路）
４４〜４９  第１のデータ出力回路
４４Ｃ  ＥＸＯＲゲート（第１の一致判定回路）
５１〜５３  ＡＮＤゲート（第１の論理積回路）
１００  半導体装置
【図１】
2005038511.tif 000003
【図２】
2005038511.tif 000004
【図３】
2005038511.tif 000005
【図４】
2005038511.tif 000006
【図５】
2005038511.tif 000007
【図６】
2005038511.tif 000008
【図７】
2005038511.tif 000009
【図８】
2005038511.tif 000010
【図９】
2005038511.tif 000011
【図１０】
2005038511.tif 000012
【図１１】
2005038511.tif 000013
【図１２】
2005038511.tif 000014
【手続補正書】
【提出日】平成16年7月8日(2004.7.8)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１３
【補正方法】変更
【補正の内容】
【請求項１３】
請求項１１に記載の半導体装置において、
前記第１の一致判定回路は、
前記複数のメモリマクロのうち、当該第１の一致判定回路に対応するメモリマクロのそれぞれの出力を、各メモリマクロに対応する活性モード制御信号に応じて用いるものである
ことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００３８
【補正方法】変更
【補正の内容】
【００３８】
請求項１３の発明では、請求項１１に記載の半導体装置において、前記第１の一致判定回路は、前記複数のメモリマクロのうち、当該第１の一致判定回路に対応するメモリマクロのそれぞれの出力を、各メモリマクロに対応する活性モード制御信号に応じて用いるものである。