(57)【要約】【課題】製造コストの増加の抑制、及び修正に要する期間の短縮が可能な読み出し専用半導体メモリを有する半導体集積回路装置を提供すること。【解決手段】ゲートをワード線とするトランジスタＴｒと、層間絶縁膜５、９と、トランジスタＴｒの電流通路の一端上方に位置した層間絶縁膜５、９上に、プログラムされる情報に応じて選択的に設けられた、層間絶縁膜５、９とは異なる物質を含むストッパ層１１と、層間絶縁膜５、９中に、ストッパ層１１の有無に応じて選択的に設けられた、トランジスタＴｒの電流通路の一端に接続される導電層１２と、層間絶縁膜５、９、導電層１２、及びストッパ層１１上に設けられたビット線ＢＬとを具備する。【選択図】    図２
2005005384.tif 000002
【特許請求の範囲】
【請求項１】
半導体基体上に設けられた、ゲートをワード線とするトランジスタと、
前記トランジスタが設けられた前記半導体基板上に設けられた層間絶縁膜と、
前記トランジスタの電流通路の一端上方に位置した前記層間絶縁膜上に、プログラムされる情報に応じて選択的に設けられた、前記層間絶縁膜とは異なる物質を含むストッパ層と、
前記層間絶縁膜中に、前記ストッパ層の有無に応じて選択的に設けられた、前記トランジスタの電流通路の一端に接続される導電層と、
前記層間絶縁膜、前記導電層、及び前記ストッパ層上に設けられたビット線と
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記トランジスタの電流通路の一端は、前記ワード線の上方に存在する配線層に接続され、前記配線層は前記ビット線の下方にあることを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記ストッパ層の幅は、前記ビット線の幅と同じであることを特徴とする請求項１及び請求項２いずれかに記載の半導体集積回路装置。
【請求項４】
前記ビット線は、バリア導電層と、このバリア導電層上に積層され、前記バリア導電層とは異なる導電物質を含む主導電層との積層構造を有し、
前記ストッパ層は、前記バリア導電層と同じ導電物を有する導電層からなることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記ストッパ層は、窒化チタン、あるいは窒化チタンとチタンとの積層構造のいずれかを含むことを特徴とした請求項４に記載の半導体集積回路装置。
【請求項６】
前記半導体集積回路装置は、読み出し専用半導体メモリと、読み出し専用半導体メモリ以外の集積回路を含むマイクロコントローラであり、
前記トランジスタは、前記読み出し専用半導体メモリに集積されていることを特徴とする請求項１乃至請求項５いずれか一項に記載の半導体集積回路装置。
【請求項７】
前記ストッパ層は、前記読み出し専用半導体メモリの上方、及び前記読み出し専用半導体メモリ以外の集積回路の上方に設けられ、
前記読み出し専用半導体メモリ以外の集積回路の上方に設けられたストッパ層は、前記スルーホールの形成が予定される個所以外に設けられていることを特徴とする請求項６に記載の半導体集積回路装置。
【請求項８】
前記読み出し専用半導体メモリ以外の集積回路の上方に設けられたストッパ層は、このストッパ層よりも下の層にある導電体パターンの上方以外に設けられていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項９】
前記読み出し専用半導体メモリ以外の集積回路の上方に設けられたストッパ層は、配線トラックどうしの交点の上方以外に設けられていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１０】
前記読み出し専用半導体メモリ以外の集積回路の上方に設けられたストッパ層は、このストッパ層よりも下の層にある導電体パターンのうち、フリンジがある部分以外の上方に設けられていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１１】
前記読み出し専用半導体メモリ以外の集積回路の上方に設けられたストッパ層は、活性領域以外の上方に設けられていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１２】
前記読み出し専用半導体メモリ以外の集積回路の上方に設けられたストッパ層は、このストッパ層よりも下の層にある導電体パターンと、この導電体パターンよりも下の層にある導電体パターンとの接続個所がない部分以外の上方に設けられていることを特徴とする請求項７に記載の半導体集積回路装置。
【請求項１３】
半導体基体上に、ゲートをワード線とするトランジスタを形成する工程と、
前記トランジスタが形成された前記半導体基板上に、層間絶縁膜を形成する工程と、
前記トランジスタの電流通路の一端上方に位置した前記層間絶縁膜上に、この層間絶縁膜とは異なる物質を含むストッパ層を、プログラムされる情報に応じて選択的に形成する工程と、
前記層間絶縁膜中に、前記トランジスタの電流通路の一端に接続される導電層を、前記ストッパ層の有無に応じて選択的に形成する工程と、
前記層間絶縁膜、前記導電層、及び前記ストッパ層上に、ビット線を形成する工程と
を具備することを特徴とする半導体集積回路装置の製造方法。
【請求項１４】
前記ストッパ層を形成する工程では、プログラム専用のマスクを使用することを特徴とする請求項１３に記載の半導体集積回路装置の製造方法。
【請求項１５】
前記プログラム専用のマスクには、プログラムされる情報に応じたストッパ層パターンと、前記プログラムされる情報とは関係がないダミーストッパ層パターンとが描かれていることを特徴とする請求項１４に記載の半導体集積回路装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体集積回路装置に係わり、特に読み出し専用半導体メモリを有した半導体集積回路装置に関する。
【０００２】
【従来の技術】
不揮発性メモリを搭載したマイクロコントローラでは、マスクＲＯＭやＥＰＲＯＭ（Ｅｒａｓａｂｌｅ  ａｎｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  ＲＯＭ）、あるいはフラッシュメモリにユーザー・プログラムを記憶する。このうち、マスクＲＯＭは、記憶情報をＬＳＩの製造工程中、即ちＬＳＩのマスクパターンにプログラムするデバイスである。マスクＲＯＭの利点としては、次のものが挙げられる。
【０００３】
・書き込み動作が不要なので、ＥＰＲＯＭやＥＥＰＲＯＭに比較して周辺回路がシンプルである。
【０００４】
・メモリセルを通常のトランジスタにすることができ、特別な製造工程を必要としない。このため、ＬＳＩチップを安価に製造できる。
【０００５】
・データの書き込みや消去ができないので、ユーザーの取り扱いミス等によるデータの消失や誤書き換えが生じない。
【０００６】
反対に欠点としては、
・生産者からエンド・ユーザーに製品が供給されるまでの期間、所謂“ターンアラウンド  タイム（Ｔｕｒｎ  Ａｒｏｕｎｄ  Ｔｉｍｅ：ＴＡＴ）が長い。
【０００７】
・母体とは別にユーザーのＲＯＭコードの種類だけマスクが必要となるため、少量生産の場合にはコストが高くなる。
【０００８】
・データの変更ができないため、例えば、プログラムにバグがあった場合には修正が必要であり、ユーザーと生産者とにリスクが生じる。
【０００９】
従来例として、ＲＯＭのセル平面図を図３１〜図３５に示し、各メモリセルの長所及び短所をあげる。なお、従来例の説明において、セル電流が流れ、ビット線の電位が低下する場合をデータ“１”、セル電流が流れず、ビット線の電位が変化しない場合をデータ“０”とする。
【００１０】
図３１は、拡散層パターンの有無に応じてデータをプログラムするセル（以下ＬＯＣＯＳ  ＲＯＭ）の平面図である。ＬＯＣＯＳ  ＲＯＭは、メモリセルトランジスタＴｒのゲート電極（ワード線ＷＬ）の下、即ちチャネルに、拡散層（素子領域）パターンを形成するか否かでデータをプログラムする。拡散層パターンが形成されたＴｒでは、例えば、ワード線ＷＬの電位を“ＨＩＧＨ”レベルとした時にセル電流が流れるように、しきい値が設定される。これにより、ビット線ＢＬからソースＳに向かってＴｒのチャネルを介して電流が流れ（Ｔｒ＝ＯＮ）、プログラムされたデータは“１”となる。チャネルに拡散層パターンが無く、例えば、素子分離領域（ＬＯＣＯＳ）パターンが形成されたＴｒでは、例えば、ワード線ＷＬの電位を“ＨＩＧＨ”レベルとした時でもセル電流が流れない（Ｔｒ＝ＯＦＦ）。従って、プログラムされたデータは“０”となる。このタイプのセルの回路方式はＮＯＲ型が一般的であり、ビット線ＢＬとソースＳとの間の抵抗が少なく、大きな電流利得を得ることができ、高速な動作が可能である。しかし、また、ＲＯＭへのプログラムは、素子分離領域形成工程で行われ、データをプログラムするためのフォトマスク（以下ＲＯＭコードマスク）は、例えば、素子分離領域形成に使用されるフォトマスクと共通になる。素子分離領域形成工程は、ウェーハ  プロセスの初期段階で行われるので、各ＩＣ製品で共通となる構造体（以下母体）は、素子分離領域形成前の構造体となる。このため、ＴＡＴが長くなる。
【００１１】
図３２は、コンタクトホールの有無に応じてデータをプログラムするセル（以下、Ｃｏｎｔａｃｔ  ＲＯＭ）の平面図である。Ｃｏｎｔａｃｔ  ＲＯＭは、ビット線ＢＬとドレインＤとの間にコンタクトＣＣが有る場合にプログラムされたデータは“１”となり、無い場合にプログラムされたデータは“０”となる。Ｃｏｎｔａｃｔ  ＲＯＭでは、データが、素子分離領域形成工程よりも最終工程に近いコンタクトホール形成工程でプログラムされるため、ＬＯＣＯＳ  ＲＯＭに比較してＴＡＴの短縮が可能である。このタイプのセルの公知文献としては、例えば、特許文献１がある。
【００１２】
図３３は、イオン注入の有無に応じてデータをプログラムするセル（以下イオン注入型ＲＯＭ）の平面図である。イオン注入型ＲＯＭは、データ“１”をプログラムするメモリセルトランジスタＴｒに対して、デプレッション型になるように、チャネルに不純物イオンを注入し、それ以外のメモリセルトランジスタには、不純物イオンを注入せず、エンハンスメント型を維持させ、データ“０”をプログラムする。図３３に示す例では、ビット線ＢＬとソースＳとの間に、複数のメモリセルトランジスタＴｒを直列に接続したＮＡＮＤ型セルである。ＮＡＮＤ型セルは、ＮＯＲ型セルに比較してビット毎にコンタクトホールを形成する必要がないのでメモリセルトランジスタ１個当たりのサイズを縮小できる。しかし、ビット線ＢＬとソースＳとの間に、複数のトランジスタが直接に接続されるために、電流利得を充分にとることができず、高速な動作が難しい。イオン注入型ＲＯＭでは、通常、ゲート電極形成工程の前のチャネルイオン注入工程時、デプレッション型化のためのチャネルイオン注入を利用して、データがプログラムされる。この方式で、さらに、ＴＡＴを短縮するために、イオン注入エネルギーを高くし、ゲート電極形成工程の後に、デプレッション型化のための不純物イオンを、ゲート電極を貫通させてチャネルに対して注入する方法や、さらに、第１層層間絶縁膜を形成した後に、上記不純物イオンを、第１層層間絶縁膜及びゲート電極を貫通させてチャネルに対して不純物イオンを注入する方法がある。公知文献としては、例えば、特許文献２がある。
【００１３】
図３４は、配線の有無に応じてデータをプログラムするセル（以下ＡＬ  ＲＯＭ）の平面図である。ＡＬ  ＲＯＭは、直列に接続されたメモリセルトランジスタＴｒのソース及びドレインのコンタクト同士を配線ＷＷにて接続するか否かでデータをプログラムする。“配線有り”の場合、データ“１”がプログラムされ、“配線無し”の場合、データ“０”がプログラムされる。ＡＬ  ＲＯＭでは、通常、第１層層間絶縁膜形成工程後の第１層金属配線形成工程で、データがプログラムされる。このため、ＴＡＴを短縮できる。しかし、イオン注入型ＲＯＭに比較してビット毎にコンタクトを配置する必要があるため、セル１個当たりの占有面積は大きくなってしまう。
【００１４】
図３５は、スルーホールの有無に応じてデータをプログラムするセル（以下Ｖｉａ  ＲＯＭ）の平面図である。Ｖｉａ  ＲＯＭは、各メモリセルトランジスタのドレインＤに接続された局所配線ＬＷＷを、第１層金属層を利用して形成し、ビット線ＢＬを、第２層金属層を利用して形成する。ビット線ＢＬと局所配線との間の層間絶縁膜にスルーホールＶｉａが有る場合、プログラムされたデータは“１”となり、無い場合にはプログラムされたデータは“０”となる。図３６にＶｉａ  ＲＯＭの断面を示す。ＲＯＭコードとなるパターンはスルーホールＶｉａを形成するためのフォトマスクにより、例えば、開口の有無で決定する。ＶｉａＲＯＭでは、データが、第１層金属配線形成工程及び第２層層間絶縁膜形成工程の後の、スルーホール形成工程でプログラムされるため、図３１〜図３４に示したセルのどれよりも、ＴＡＴを短縮することができる。公知文献では、特許文献３がある。
【００１５】
【特許文献１】
米国特許第４，３５８，８８９号明細書
【００１６】
【特許文献２】
米国特許第４，６４９，６２９号明細書
【００１７】
【特許文献３】
米国特許第５，９４３，２５５号明細書
【００１８】
【発明が解決しようとする課題】
マスクＲＯＭを搭載したマイクロコントローラでは、ＲＯＭコードが、拡散層パターン、あるいはコンタクトホールパターン、あるいはチャネルイオン注入パターン、あるいは第１層金属配線形成パターン、あるいはスルーホールパターンを形成するためのフォトマスクに描かれる。これらのフォトマスクは、マスクＲＯＭと、マスクＲＯＭ以外の回路とで共通である。
【００１９】
もし、マスクＲＯＭ以外の回路で不具合が生じた場合には、ＲＯＭコードを含むフォトマスクを修正する必要がある。ＲＯＭコードは、ほとんどのＩＣ製品毎に異なる。もし、対応製品が多い母体において、マスクＲＯＭ以外の回路に不具合が生じた場合には、修正しなければならないフォトマスクの数が増加する。このため、フォトマスクの修正及び検証にかかる費用は増え、修正及び検証に要する期間も長期に及ぶ。しかも、検証は、修正された部分が正しく修正されているかだけを検証するだけでなく、ＲＯＭコードがＩＣ製品毎に正しく再現されているかまで、検証しなければならない。ＲＯＭコードはＩＣ製品毎に異なり、その検証は煩雑であり、容易ではない。
【００２０】
また、集積回路の微細化が進展した場合には、フォトマスク一枚当たりの製造時間が延び、マスクの検証及び検証に要する期間は更に長期化し、コストが更に増大する。特に、位相シフトマスク等の特殊なマスクが利用されている場合には、例えば、製造工程が通常のフォトマスクに比べて多く、製造コストが高い。また、パターンの検証においては、通常のフォトマスクに比較して、位相シフト量の検証や透過率の検証等が別途必要であり、その検証時間も長い。
【００２１】
この発明は、上記の事情に鑑み為されたもので、その目的は、製造コストの増加の抑制、及び修正に要する期間の短縮が可能な読み出し専用半導体メモリを有する半導体集積回路装置及びその製造方法を提供することにある。
【００２２】
【課題を解決するための手段】
上記目的を達成するために、この発明の第１態様に係る半導体集積回路装置は、半導体基体上に設けられた、ゲートをワード線とするトランジスタと、前記トランジスタが設けられた前記半導体基板上に設けられた層間絶縁膜と、前記トランジスタの電流通路の一端上方に位置した前記層間絶縁膜上に、プログラムされる情報に応じて選択的に設けられた、前記層間絶縁膜とは異なる物質を含むストッパ層と、前記層間絶縁膜中に、前記ストッパ層の有無に応じて選択的に設けられた、前記トランジスタの電流通路の一端に接続される導電層と、前記層間絶縁膜、前記導電層、及び前記ストッパ層上に設けられたビット線とを具備することを特徴としている。
【００２３】
この発明の第２態様に係る半導体集積回路装置の製造方法は、半導体基体上に、ゲートをワード線とするトランジスタを形成する工程と、前記トランジスタが形成された前記半導体基板上に、層間絶縁膜を形成する工程と、前記トランジスタの電流通路の一端上方に位置した前記層間絶縁膜上に、この層間絶縁膜とは異なる物質を含むストッパ層を、プログラムされる情報に応じて選択的に形成する工程と、前記層間絶縁膜中に、前記トランジスタの電流通路の一端に接続される導電層を、前記ストッパ層の有無に応じて選択的に形成する工程と、前記層間絶縁膜、前記導電層、及び前記ストッパ層上に、ビット線を形成する工程とを具備することを特徴としている。
【００２４】
【発明の実施の形態】
以下、この発明の実施形態を、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００２５】
（第１実施形態）
図１はこの発明の第１実施形態に係る読み出し専用半導体メモリの一平面パターン例を示す平面図、図２は図１中のＩＩ−ＩＩ線に沿う断面図、図３は図１中のＩＩＩ−ＩＩＩ線に沿う断面図、図４はこの発明の第１実施形態に係る読み出し専用半導体メモリの等価回路図である。
【００２６】
図１〜図４に示すように、半導体基板、例えば、Ｐ型シリコン基板１上には、Ｎチャネル型ＭＯＳトランジスタがアレイ状に配置されている。本第１実施形態では、Ｎチャネル型ＭＯＳトランジスタがメモリセルとして機能する。なお、図１〜図４では、メモリセルアレイ中の、ワード線ＷＬ１〜ＷＬ４とビット線ＢＬ１〜ＢＬ４との電気的交点に配置された１６個のメモリセルＴｒ１１〜Ｔｒ４４を示す。
【００２７】
本例のメモリセルＴｒ１１〜Ｔｒ４４は、カラム方向に沿って隣接するメモリセルどうしでＮ型ソース拡散層Ｓを共有する（本明細書では、ビット線ＢＬが延びる方向をカラム方向と定義する）。例えば、図１〜図４には、カラム方向に沿って隣接し、ソース拡散層Ｓを共有するメモリセルとして、Ｔｒ２１とＴｒ３１、Ｔｒ２２とＴｒ３２、Ｔｒ２３とＴｒ３３、Ｔｒ２４が示されている。さらに、ソース拡散層Ｓは、ロウ方向に沿って隣接するメモリセルどうしでも共有される（本明細書では、カラム方向と交差し、ワード線ＷＬが延びる方向をロウ方向と定義する）。例えば、図１〜図４には、ロウ方向に沿ってソース拡散層Ｓを共有したメモリセルとして、Ｔｒ１１〜Ｔｒ１４、Ｔｒ２１〜Ｔｒ２４、Ｔｒ３１〜Ｔｒ３４、Ｔｒ４１〜Ｔｒ４４が示されている。なお、本例のソース拡散層Ｓは、ロウ方向に沿って隣接するメモリセルどうしで共有するようにしている。しかし、ソース拡散層Ｓはこの構造に限られるものではない。例えば、ソース拡散層Ｓを素子分離領域２によってカラム毎に分離し、カラム毎に分離されたソース拡散層Ｓを、ロウ方向に沿って延び、ソース電位が供給される配線によって接続するようにしても良い。
【００２８】
対して、Ｎ型ドレイン拡散層Ｄは、各メモリセルＴｒ１１〜Ｔｒ４４それぞれに独立して設けられる。図１〜図４では、メモリセルＴｒ１１〜Ｔｒ４４に対応させて、参照符号Ｄ１１〜Ｄ４４を付す。カラム方向に沿って隣接するドレイン拡散層、例えば、Ｄ１１とＤ２１、Ｄ３１とＤ４１、…、Ｄ１４とＤ２４、Ｄ３４とＤ４４は、素子分離領域２によって分離される。同様に、ロウ方向に沿って隣接するドレイン拡散層、例えば、Ｄ１１〜Ｄ１４、…、Ｄ４１〜Ｄ４４は、素子分離領域２によって分離される。
【００２９】
素子分離領域２は基板１の表面領域に形成され、絶縁物、例えば、二酸化シリコンから成る。素子分離領域２に利用される二酸化シリコンとしては、テトラエトオキシシラン（ＴＥＯＳ）を原料ガスに用いて堆積された二酸化シリコン、あるいはシリコン表面を酸化した膜（熱酸化膜）を挙げることができる。素子分離領域２は、基板１の表面に素子領域を画定する。ソース拡散層Ｓ及びドレイン拡散層Ｄ１１〜Ｄ４４は、素子領域内に形成される。
【００３０】
ソース拡散層Ｓ及びドレイン拡散層Ｄ１１〜Ｄ４４との間、即ちチャネル領域上には、ゲート絶縁膜３が形成されている。ゲート絶縁膜３は、薄い絶縁膜、例えば、厚さ５〜１５ｎｍ程度の二酸化シリコン膜から成る。ゲート絶縁膜３に利用される二酸化シリコンとしては、熱酸化膜を挙げることができる。
【００３１】
ゲート絶縁膜３上には、ゲート電極が形成されている。ゲート電極は、導電膜、例えば、導電性の多結晶シリコン膜、あるいはタングステン、コバルト等の高融点金属膜、あるいは多結晶シリコン膜とシリサイド化された高融点金属膜とを含む積層構造膜（ポリサイド構造）、あるいは多結晶シリコン膜と高融点金属膜とを含む積層構造膜（ポリメタル構造）から成る。本例において、ゲート電極はワード線ＷＬ１〜ＷＬ４として機能する。
【００３２】
ゲート電極、ソース拡散層Ｓ、ドレイン拡散層Ｄ１１〜Ｄ４４、及び素子分離領域２が形成された基板１上には、第１層層間絶縁膜５が形成されている。層間絶縁膜５は、絶縁物、例えば、二酸化シリコンから成る。層間絶縁膜５に利用される二酸化シリコンとしては、ボロン及びリンを含有したシリケートガラス（ＢＰＳＧ）、あるいは堆積により形成された二酸化シリコン（ＣＶＤ−ＳｉＯ２）を挙げることができる。
【００３３】
層間絶縁膜５内には、ドレイン拡散層Ｄ１１〜Ｄ４４それぞれに達するコンタクトホール６が形成されている。コンタクトホール６は、メモリセルＴｒ１１〜Ｔｒ４４一つ一つに設けられる。コンタクトホール６内には、プラグ７が形成されている。プラグ７は導電物、例えば、アルミニウムから成る。
【００３４】
プラグ７の表面及び層間絶縁膜５の表面上には、局所配線８が形成されている。局所配線８はプラグ７に電気的に接続され、ドレイン拡散層Ｄ１１〜Ｄ４４に接続される。局所配線８は、メモリセルＴｒ１１〜Ｔｒ４４一つ一つに設けられる。図１〜図４では、メモリセルＴｒ１１〜Ｔｒ４４に対応させて、参照符号８−１１〜８−４４を付す。局所配線８は、例えば、第１層金属配線層を利用して形成され、例えば、アルミニウムと銅等との合金から成る。
【００３５】
第１層層間絶縁膜５及び局所配線８上には、第２層層間絶縁膜９が形成されている。層間絶縁膜９内には局所配線８に達するスルーホール１０が形成され、また、層間絶縁膜９上には局所配線８の上方に配置されたストッパ層１１が形成されている。
【００３６】
ストッパ層１１はスルーホール１０の形成を抑止する。このため、ストッパ層１１の下方にはスルーホール１０は形成されない。本例では、この構造を利用して、スルーホール１０を形成するかストッパ層１１を形成するかで、データ“１”又はデータ“０”を記憶するようにしている。本例では、データ記憶の一例として、メモリセルＴｒ１１、Ｔｒ２４、Ｔｒ３２及びＴｒ４４に対してストッパ層１１を設け、これら以外のメモリセルに対してはスルーホール１０を設けた例を示している。ストッパ層１１は、スルーホール１０の形成を抑止する、という目的から、例えば、層間絶縁膜９に対してエッチング選択比を取ることが可能な材料から構成される。層間絶縁膜９に対してエッチング選択比を取るためには、ストッパ層１１は、例えば、層間絶縁膜９とは異なる物質を含んでいれば良い。また、層間絶縁膜９に対してエッチング選択比を取ることが可能であれば、ストッパ層１１は、導電物でも絶縁物でもどちらでも良い。
【００３７】
スルーホール１０内には、プラグ１２が形成されている。プラグ１２は導電物、例えば、タングステンや、アルミニウムから成る。
【００３８】
プラグ１２の表面、層間絶縁膜９の表面及びストッパ層１１上には、ビット線ＢＬ１〜ＢＬ４が形成されている。ビット線ＢＬ１〜ＢＬ４は、プラグ１２を介して局所配線８−１１〜８−４４のうち、選ばれた局所配線８に電気的に接続され、そして、ドレイン拡散層Ｄ１１〜Ｄ４４のうち、選ばれたドレイン拡散層Ｄに電気的に接続される。また、本例のビット線ＢＬ１〜ＢＬ４は、ストッパ層１１にも接して形成されており、ストッパ層１１のロウ方向に沿った幅Ｗ１１は、ビット線ＢＬ１〜ＢＬ４のロウ方向に沿った幅ＷＢＬと同じとされている（図３参照）。これによる利点については後述する。
【００３９】
次に、その読み出し動作について説明する。
【００４０】
（スルーホール有りのメモリセルを選択した場合）
例えば、図４に示すメモリセルＴｒ２１を選択した場合を想定する。
【００４１】
まず、ビット線ＢＬ１を読み出し電位に充電する。次いで、ワード線ＷＬ１〜ＷＬ４のうち、ワード線ＷＬ２の電位を上げる。Ｔｒ２１のドレイン拡散層Ｄ２１は、スルーホール１０内に形成されたプラグ１２を介してビット線ＢＬ１に接続されている。このため、ビット線ＢＬ１は、Ｔｒ２１のドレイン拡散層Ｄ２１及びワード線（ゲート電極）ＷＬ２下方のチャネルを介して、例えば、接地されているソース拡散層Ｓに接続される。この結果、Ｔｒ２１にセル電流が流れ、読み出し電位に充電されているビット線ＢＬ１の電位は、接地電位に向かって低下する。これにより、読み出しデータは、例えば、“１”となる。
【００４２】
（ストッパ層有りのメモリセルを選択した場合）
例えば、図４に示すメモリセルＴｒ１１を選択した場合を想定する。
【００４３】
上記同様、ビット線ＢＬ１を読み出し電位に充電する。次いで、ワード線ＷＬ１〜ＷＬ４のうち、ワード線ＷＬ１の電位を上げる。Ｔｒ１１のドレイン拡散層Ｄ１１の上方には、ストッパ層１１があるために、スルーホール１０が無い。このため、ビット線ＢＬ１は、Ｔｒ１１のドレイン拡散層Ｄ１１には接続されない。このため、上記セル電流は流れず、ビット線ＢＬ１は、例えば、オープン状態となって、読み出し電位を維持する。これにより、読み出しデータは、例えば、“０”となる。
【００４４】
このようにして、本第１実施形態に係る読み出し専用半導体メモリでは、“１”、“０”の情報からなるＲＯＭコードをプログラムすることができる。
【００４５】
次に、第１実施形態に係る読み出し専用半導体メモリの一製造方法例を説明する。図５〜図１８は、この発明の第１実施形態に係る読み出し専用半導体メモリを、主要な製造工程毎に示した断面図である。図５〜図１８に示す断面は、図１中のＩＩＩ−ＩＩＩ線に沿う断面に対応する。
【００４６】
まず、図５に示すように、Ｐ型シリコン基板１内に、Ｎチャネル型ＭＯＳトランジスタＴｒ１１〜Ｔｒ４４（図５にはＴｒ３１〜Ｔｒ３４を示す）を形成する。本例では、メモリセルとなるＮチャネル型ＭＯＳトランジスタＴｒ１１〜Ｔｒ４４は、一般的な製造方法を用いて、Ｐ型シリコン基板１内に形成されているとして、詳細な製造方法については省略する。
【００４７】
次に、Ｎチャネル型ＭＯＳトランジスタＴｒ１１〜Ｔｒ４４が形成された基板１上に、例えば、ＬＰＣＶＤ法を用いて、ＢＰＳＧやアンドープＳｉＯ２を堆積し、第１層層間絶縁膜５を形成する。層間絶縁膜５の厚さは、例えば、１．０μｍ程度である。また、基板１上には、ゲート電極（ワード線ＷＬ）による段差があり、また、素子分離領域２を、ＬＯＣＯＳ法を用いて形成した場合には、素子領域と素子分離領域との間に段差が生ずる。このため、層間絶縁膜５の表面を平坦化すると良い。平坦化の一例は、三塩化リン酸（ＰＯＣｌ３）雰囲気中、あるいは窒素（Ｎ）雰囲気中で、温度８００〜９５０℃程度の温度で熱処理した後、ＣＭＰ法（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）を用いて層間絶縁膜５の表面を平坦にする。次いで、層間絶縁膜５内にドレイン拡散層Ｄに達するコンタクトホール６を形成する。次いで、コンタクトホール６内にプラグ７を形成する。なお、ドレイン拡散層Ｄ、コンタクトホール６及びプラグ７は、図５の断面には示されていない（ただし、図２に示す断面には示されている）。次いで、層間絶縁膜５及びプラグ７上に、第１層金属配線層を形成し、局所配線８を形成する。第１層金属配線層の一形成例は、層間絶縁膜５及びプラグ７上に、バリアメタル層２１として、例えば、チタン膜及び窒化チタン膜の積層膜、主導電膜２２として、例えば、アルミニウム又はアルミニウムと銅の合金膜、及びリソグラフィ工程における反射防止膜２３として、例えば、窒化チタン膜を順次スパッタ法を用いて形成する。次いで、バリアメタル層２１、主導電膜２２、反射防止膜２３の積層膜からなる第１層金属配線層を、リソグラフィ法を用いてパターニングし、プラグ７に電気的に接続される局所配線８を形成する。図５では、局所配線８−３１〜８−３４が示されている。次いで、層間絶縁膜５及び局所配線８上に、プラズマＣＶＤ法を用いてＳｉＯ２を堆積し、第２層層間絶縁膜９を形成する。ここで、層間絶縁膜９の誘電率を下げるために、ＳｉＯ２にフッ素（Ｆ）をドープしても良い。次いで、
ＣＭＰ法を用いて層間絶縁膜９の表面を平坦にする。この表面平坦化には、例えば、層間絶縁膜５の表面平坦化と同様な平坦化技術を用いることができる。
【００４８】
次に、図６に示すように、層間絶縁膜９の表面上に、ストッパ層１１となる薄膜２４を形成する。薄膜２４は、層間絶縁膜９に対してエッチング選択比を取れる物質を含んでいれば良い。本例では、層間絶縁膜９の一例としてＳｉＯ２を例示している。従って、本例では、薄膜２４の一材料例として、窒化チタン膜及びチタン膜を含む積層膜を用いる。この積層膜の一形成例は、層間絶縁膜９上にチタンをスパッタしてチタン膜を形成し、次いで、チタン膜上に窒化チタンをスパッタし、窒化チタン膜を形成する。チタンと窒化チタンとの積層順序は、逆でも良い。
【００４９】
次に、薄膜２４をパターニングし、ストッパ層１１を形成する。パターニングには、例えば、リソグラフィ技術が用いられ、リソグラフィ技術には、例えば、ＲＯＭコード用フォトマスク２５が使用される。ＲＯＭコード用フォトマスク２５には、ＲＯＭコードが、例えば、遮光膜２６の有無に応じてプログラムされている。ＲＯＭコード用フォトマスク２５は、例えば、ＲＯＭコードが異なる製品毎に用意される。ストッパ層１１の一形成例は、次の通りである。まず、図７に示すように、薄膜２４上にフォトレジストを塗布し、フォトレジスト膜を形成する。次いで、ＲＯＭコード用フォトマスク２５を用いてフォトレジスト膜を露光し、フォトレジスト膜にＲＯＭコードを転写する。次いで、露光されたフォトレジスト膜を現像し、ストッパ層１１のパターンに応じたフォトレジストパターン２７を得る。次いで、図８に示すように、フォトレジストパターン２７をエッチング用マスクに用いて薄膜２４をドライ加工し、ストッパ層１１を形成する。ここで、ドライ加工には、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）技術やＣＤＥ（Ｃｈｅｍｉｃａｌ  Ｄｒｙ  Ｅｔｃｈｉｎｇ）技術が用いられる。次いで、図９に示すように、フォトレジストパターン２７を、酸素プラズマ雰囲気中で燃焼させて剥離する。このようにして、ストッパ層１１が形成される。
【００５０】
次に、層間絶縁膜９に、スルーホール１０を形成する。スルーホール１０の一形成例は、次の通りである。まず、図１０に示すように、層間絶縁膜９上及びストッパ層１１上にフォトレジストを塗布し、フォトレジスト膜を形成する。次いで、スルーホールのパターンに対応した透過部２８を持つスルーホール用フォトマスク２９を用いてフォトレジスト膜を露光する。ここで、フォトマスク２９の透過部２８は、メモリセルＴｒの一つ一つに対して形成される。このため、フォトマスク２９のスルーホール１０のパターンは、たとえＲＯＭコードが異なる製品であっても、共通となる。次いで、露光されたフォトレジスト膜を現像し、スルーホール１０のパターンに応じた開口３０を持つフォトレジストパターン３１を得る。次いで、図１１に示すように、フォトレジストパターン３１をエッチング用マスクに用いて層間絶縁膜９を、層間絶縁膜９をエッチングし易く、ストッパ層１１をエッチングし難い条件、例えば、ＳｉＯ２（層間絶縁膜９）をエッチングし易く、チタンと窒化チタンとの積層膜（ストッパ層１１）をエッチングし難いエッチャントを使用したＲＩＥ技術を用いてエッチングし、局所配線８に達するスルーホール１０を形成する。ここで、ストッパ層１１がある領域では、エッチングの進行がストッパ層１１で抑制されるために、スルーホール１０は形成されない。次いで、フォトレジストパターン３１を、酸素プラズマ雰囲気中で燃焼させて剥離する。このようにして、スルーホール１０が形成される。
【００５１】
次に、図１２に示すように、層間絶縁膜９上、スルーホール１０内、及びストッパ層１１上に、グルー層３２を形成する。グルー層３２は、スルーホール１０の埋め込み材と、例えば、層間絶縁膜９との密着性を向上させるための層である。グルー層３２の一例としては、スルーホール１０の埋め込み材を、例えば、タングステンとした場合、チタン、あるいはチタンと窒化チタンとの積層膜を用いることができる。グルー層３２は、必要に応じて形成される。
【００５２】
次に、図１３に示すように、グルー層３２上に、例えば、ＣＶＤ法を用いてタングステンを堆積し、タングステン膜３３を形成する。次いで、図１４に示すように、例えば、エッチバック法を用いて、タングステン膜３３をエッチバックし、タングステン膜３３をスルーホール１０内に残し、プラグ１２を形成する。
【００５３】
次に、図１５に示すように、プラグ１２上、及びグルー層３２上に、バリアメタル層３４を形成する。バリアメタル層３４は、例えば、チタンと窒化チタンとの積層膜からなり、プラグ１２上、及びグルー層３２上に、例えば、スパッタ法を用いて、チタン、窒化チタンを順次スパッタすることで形成される。
【００５４】
次に、図１６に示すように、バリアメタル層３４上に、例えば、スパッタ法を用いて、例えば、アルミニウムまたはアルミニウムと銅の合金をスパッタし、主導電膜３５を形成する。次いで、主導電膜３５上に、例えば、スパッタ法を用いて、例えば、窒化チタンをスパッタし、反射防止膜３６を形成する。これにより、バリアメタル層３４、主導電膜３５、及び反射防止膜３６を含む第２層金属配線層３７が形成される。
【００５５】
次に、図１７に示すように、第２層金属配線層３７上に、フォトレジストを塗布し、フォトレジスト膜を形成する。次いで、リソグラフィ技術を用いて、フォトレジスト膜を露光及び現像し、ビット線パターンに応じたフォトレジストパターン３８を形成する。
【００５６】
次に、図１８に示すように、フォトレジストパターン３８をマスクに用いて、第２層金属配線層３７をパターニングし、ビット線ＢＬ（ＢＬ１〜ＢＬ４）を形成する。この際、ストッパ層１１の端部が、ビット線ＢＬよりはみ出している場合には、バリアメタル層３４と同時にエッチングされる。本例におけるストッパ層１１は、チタンと窒化チタンとの積層膜である。この積層膜は、バリアメタル層３４と同じである。さらに、本例ではグルー層３２と同じである。このため、ストッパ層１１は、バリアメタル層３４、及びグルー層３２と同時にエッチングされ、ストッパ層１１のロウ方向に沿った幅は、ビット線ＢＬのロウ方向に沿った幅と同じになる。
【００５７】
この発明の第１実施形態に係る読み出し専用半導体メモリによれば、ＲＯＭコードを、ストッパ層１１を形成するか否かによりプログラムする。ストッパ層１１の形成パターンは、例えば、ＲＯＭコード用フォトマスク２５に描かれる。ＲＯＭコード用フォトマスク２５は、ストッパ層１１の形成パターンのみを描くことが可能であり、ＲＯＭコードのプログラムのみに使用することができる。ＲＯＭコード用フォトマスク２５をＲＯＭコードのプログラムのみに使用することで、読み出し専用半導体メモリ以外の回路に不具合が生じたとき、ＲＯＭコード用フォトマスク２５は修正する必要が無い。従って、読み出し専用半導体メモリ以外の回路に不具合が生じたとき、従来、ＲＯＭコードを含むフォトマスクを、ＲＯＭコードが異なる製品の全てで修正する必要があった事情を解消でき、製造コストの増加を抑制することができる。もちろん、修正に要する期間も短縮することができる。
【００５８】
また、ＲＯＭコードは、ストッパ層１１を形成するか否かによりプログラムされる。このため、ストッパ層１１を形成する直前の段階までの装置を、各ＩＣ製品で共通使用される装置、所謂“母体”とすることができる。“母体”は各ＩＣ製品で共通の構造体であり、例えば、ＩＣ生産工場内にストックしておくことが可能である。各ＩＣ製品は、例えば、ストックされた“母体”から生産することが可能である。例えば、各ＩＣ製品は、“母体”に対して回路の結線状態を変え、ＲＯＭコードを変えることで、“母体”から生産される。
【００５９】
本第１実施形態では、例えば、図５に示した第２層層間絶縁膜９を形成した段階の装置、もしくは図６に示したストッパ層となる薄膜２４を形成した段階の装置を“母体”にできる。図５、もしくは図６に示す“母体”はＩＣ製造の最終工程に近い段階の装置である。このため、“母体”以後の製造工程を減らすことができる。“母体”以後の製造工程は、各ＩＣ製品のＴＡＴを左右する。“母体”以後の製造工程を減らすことができれば、ＴＡＴを短縮することが可能、という利点を得ることができる。
【００６０】
図１９に、特許文献１、２、３（Ｃｏｎｔａｃｔ  ＲＯＭ、イオン注入型ＲＯＭ、Ｖｉａ  ＲＯＭ）に係る装置、及び本第１実施形態に係る装置との比較図を示す。なお、図１９では、特許文献１、２、３に係る装置の製造工程を、本第１実施形態に係る装置の製造工程に併せた場合を想定している。
【００６１】
図１９に示すように、本第１実施形態に係る装置の“母体”は、特許文献１、２（Ｃｏｎｔａｃｔ  ＲＯＭ、イオン注入型ＲＯＭ）に係る装置の“母体”よりも最終工程に近い段階にあり、特許文献３（Ｖｉａ  ＲＯＭ）に係る装置と同等の段階である。このため、本第１実施形態に係る装置のＴＡＴは、特許文献３に係る装置のＴＡＴと同等にできる。
【００６２】
ところで、特許文献３に係る装置は、ＲＯＭコードプログラムを、スルーホールを形成するか否かで行う。このため、読み出し専用半導体メモリ以外の回路に不具合が生じたとき、スルーホール用フォトマスクを、ＲＯＭコードが異なる製品の全てで修正しなければならない。従って、修正が必要になった場合には、修正のために、相応の期間と、相応のコストが必要である。この点において、上述した通りであるが、本第１実施形態に係る装置は、スルーホール用フォトマスク２９の読み出し専用半導体メモリのパターンは、ＲＯＭコードが異なる製品であっても共通である。このため、ＲＯＭコードの検証はしなくて良い。このため、本第１実施形態に係る装置は、特許文献３に係る装置に対して、例えば、修正に要する期間の短縮に有利である。
【００６３】
また、本第１実施形態では、ストッパ層１１のロウ方向に沿った幅Ｗ１１が、ビット線ＢＬのロウ方向に沿った幅ＷＢＬと同じである。しかし、幅Ｗ１１は幅ＷＢＬと異なる、例えば、図２０に示すように、幅Ｗ１１が幅ＷＢＬよりも広くても良い。ただし、ストッパ層１１が導電物であり、幅Ｗ１１が幅ＷＢＬと同じ、もしくは幅Ｗ１１が幅ＷＢＬよりも狭い場合には、次のような利点がある。
【００６４】
例えば、図２１に示すように、幅Ｗ１１が幅ＷＢＬよりも広い場合（Ｗ１１＞ＷＢＬ）、ストッパ層１１が存在する部分において、ビット線ＢＬの寄生容量（ＣＢＬ）に、ストッパ層１１の寄生容量が加わる。具体的には、ストッパ層１１の露出した上面の寄生容量（Ｃ１１ＬＵ＋Ｃ１１ＲＵ）と、ストッパ層１１の露出した側面の寄生容量（Ｃ１１ＬＳ＋Ｃ１１ＲＳ）とが、寄生容量（ＣＢＬ）に加わる。このため、ビット線ＢＬの寄生容量が増え、例えば、ビット線ＢＬの信号伝播速度が低下し易くなる。また、１本のビット線ＢＬに接続されるストッパ層１１の数は、ビット線ＢＬ毎に異なるのが通常である。このため、ビット線ＢＬ毎の寄生容量のバラツキが大きくなる。このような事情により、もし、動作の高速化をシビアに要求する製品の場合には、不利である。
【００６５】
対して、例えば、図２２に示すように、幅Ｗ１１が幅ＷＢＬと同じ、もしくは幅Ｗ１１が幅ＷＢＬよりも狭い場合（Ｗ１１≦ＷＢＬ）、ビット線ＢＬ自体の寄生容量（ＣＢＬ）に、ストッパ層１１の露出した側面の寄生容量（Ｃ１１ＬＳ＋Ｃ１１ＲＳ）が加わるのみで済む。このため、ビット線ＢＬの寄生容量の増加は、図２１に示す場合に比較して抑制され、例えば、動作の高速化に有利である。
【００６６】
（第２実施形態）
第２実施形態は、第１実施形態に係る読み出し専用半導体メモリを用いたマイクロコントローラの一例である。
【００６７】
図２３はこの発明の第１実施形態に係る読み出し専用半導体メモリを持つマイクロコントローラチップのレイアウトの一例を示す平面図、図２４はそのストッパ層パターンの一例を示す平面図である。
【００６８】
図２３に示すように、マイクロコントローラチップ４０には、第１実施形態に係る読み出し専用半導体メモリ（ＲＯＭ領域）の他に、ＣＰＵや、その他の様々な回路が含まれている。図２４に示すように、ストッパ層１１は、読み出し専用半導体メモリが形成されるＲＯＭ領域上に形成され、それ以外の領域には形成されない。通常は、このパターンである。
【００６９】
しかし、ストッパ層１１の微細化が進むと、チップの一部分に、局所的に集まったストッパ層１１のパターンを形成することが難しくなってくる。この理由の一つは、ストッパ層１１のパターンの粗密差である。ストッパ層１１のパターンに粗な部分と密な部分とがあると、ストッパ層１１のパターンに、例えば、マイクロローディング効果が発生する。マイクロローディング効果が発生すると、ストッパ層１１のサイズが、例えば、読み出し専用半導体メモリの外周部分と、内側部分とで変わってしまう。この現象を抑制するために、第２実施形態では、読み出し専用半導体メモリの領域以外の領域上にも、ストッパ層（以下ダミーストッパ層）を設けるようにした。
【００７０】
図２５はこの発明の第２実施形態の第１例に係る読み出し専用半導体メモリ付マイクロコントローラのダミーストッパ層パターンの一例を示す平面図である。
【００７１】
図２５に示すように、第１例に係る装置では、読み出し専用半導体メモリの領域（ＲＯＭ領域）上にストッパ層１１を形成し、読み出し専用半導体メモリの領域（ＲＯＭ領域）以外には、ストッパ層１１と同じアイランドパターンのダミーストッパ層４１を形成する。ダミーストッパ層４１を設けることで、ストッパ層１１、４１が、チップ全体にほぼ均等に配置されるようになり、ストッパ層１１、４１のパターンの粗密差が、例えば、図２４に示す装置に比較して緩和される。従って、例えば、マイクロローディング効果が発生し難くなり、読み出し専用半導体メモリにおいて、ストッパ層１１が形成され易くなる。例えば、ストッパ層１１のサイズが、読み出し専用半導体メモリの外周部分と、内側部分とで変わってしまうことを抑制でき、ストッパ層１１を微細に形成することができる。
【００７２】
図２６はこの発明の第２実施形態の第２例に係る読み出し専用半導体メモリ付マイクロコントローラのダミーストッパ層パターンの一例を示す平面図である。
【００７３】
図２６に示すように、第２例に係る装置では、ダミーストッパ層４１のパターンを、アイランドパターンからホールパターンとしている。ダミーストッパ層４１のパターンは、アイランドパターンに限らず、ホールパターンとすることが可能である。
【００７４】
ダミーストッパ層４１をホールパターンとした場合、ダミーストッパ層４１が導電物であると、例えば、第２層金属配線層どうしが、ダミーストッパ層４１を介して短絡する可能性がある。この場合には、第１実施形態でも述べたように、第２層金属配線層をパターニングするためのマスク、もしくは第２層金属配線層自体をマスクに用いて、ダミーストッパ層４１をエッチングし、ダミーストッパ層４１を第２層金属配線層下に閉じ込めてしまえば良い。
【００７５】
また、ダミーストッパ層４１のパターンがアイランドパターン、ホールパターンのいずれの場合においても、ダミーストッパ層４１は、読み出し専用半導体メモリ以外の領域において、例えば、第１層金属配線層に接続されるスルーホール１０が形成されない個所に形成される。言い換えれば、ダミーストッパ層４１は、読み出し専用半導体メモリ以外の領域において、スルーホール１０の形成を予定する個所以外に形成される。例えば、図２５に示す第１例では、ダミーストッパ層４１がスルーホール１０の上方以外の領域に形成され、図２６に示す第２例では、スルーホール１０の上方に、ダミーストッパ層４１のホールパターン４２を形成するようにしている。ダミーストッパ層４１は、スルーホールの形成を抑止する材料で形成されるため、ダミーストッパ層４１の下にはスルーホール１０が形成されない。スルーホール１０を形成すべき個所に、スルーホール１０が形成されないと、誤配線が生じる。
【００７６】
スルーホール１０の形成を予定する個所の一例は、ダミーストッパ層４１よりも下の層にある導電体パターンの上方、本例では第１層金属配線層の上方である。従って、ダミーストッパ層４１は、例えば、第１層金属配線層の上方を避けて配置されると良い。
【００７７】
さらに、スルーホール１０は、第１層金属配線層ではなく、第１層金属配線層が形成される層をスルーし、第１層金属配線層よりも下の層にある導電体パターンに向かって形成されることもある。例えば、ＭＯＳトランジスタのゲート電極や、ソース／ドレイン拡散層である。従って、ダミーストッパ層４１は、ＭＯＳトランジスタのゲート電極の上方、あるいはソース／ドレイン拡散層、即ち活性領域の上方を、さらに避けて配置されるようにしても良い。
【００７８】
なお、ダミーストッパ層４１は、必ずしも設けられる必要はなく、例えば、図２４に示すパターンでも、ストッパ層１１を良好に形成できるのであれば、図２４に示すパターンとしても良い。ダミーストッパ層４１は、必要に応じて設けられれば良い。
【００７９】
（第３実施形態）
第３実施形態は、第２実施形態と同様に、ダミーストッパ層を設けた例である。ダミーストッパ層の形成位置はＩＣ製品毎に変えてもよいが、“母体”から製造する製品（セミカスタム）には不利である。例えば、ＩＣ製品ごとに、ダミーストッパ層４１の形成位置を変える必要があり、ＲＯＭコード用マスクの製作に、時間を要してしまう。これは、ＴＡＴの長期化を招く。
【００８０】
本第３実施形態は、ＴＡＴの長期化を抑制できるダミーストッパ層を有した読み出し専用半導体メモリ付マイクロコントローラに関する。
【００８１】
図２７はこの発明の第３実施形態の第１例に係る読み出し専用半導体メモリ付マイクロコントローラのダミーストッパ層パターンの一例を示す平面図である。
【００８２】
図２７に示すように、第１例に係る装置は、配線を敷くための領域（配線トラック）が、予め確保されているＩＣである。このようなＩＣは、例えば、ゲートアレイ方式ＩＣ、ＳＯＧ（Ｓｅａ  Ｏｆ  Ｇａｔｅ）方式ＩＣ、スタンダードセル方式ＩＣ、セルベース方式ＩＣ等にみられる。これらの装置では、例えば、第１層金属配線層用配線トラック５０と、第２層金属配線層用配線トラック５１とが予め確保されており、これらの配線トラック５０、５１を利用して、第１層金属配線層、第２層金属配線層が敷かれる。第１層金属配線層配線トラック５０と第２層金属配線層トラック５１との交点５２は、第２層金属配線層を第１層金属配線層に接続するスルーホールの形成が可能な領域である。つまり、スルーホールの形成を予定する個所である。そこで、第３実施形態の一例に係る装置では、ダミーストッパ層４１を、交点５２の上方を避け、交点５２の上方以外の領域に配置する。これにより、ダミーストッパ層４１のパターンは、たとえ、スルーホールの位置が変わる場合においても変更せずに済む。従って、ＲＯＭコード用マスクの製作に要する時間を短縮でき、ＴＡＴの長期化を抑制することが可能となる。
【００８３】
図２８はこの発明の第３実施形態の第２例に係る読み出し専用半導体メモリ付マイクロコントローラのダミーストッパ層パターンの一例を示す平面図である。
【００８４】
図２８に示すように、第２例に係る装置は、第１例に係る装置のダミーストッパ層４１を、ホールパターンとした例である。この場合には、ダミーストッパ層４１のホールパターン４２を、交点５２の上方に配置する。これにより、上記第１例と同様に、ダミーストッパ層４１のパターンは、たとえ、スルーホールの位置が変わる場合においても、変更せずに済む。従って、ＲＯＭコード用マスクの製作に要する時間を短縮でき、ＴＡＴの長期化を抑制することが可能となる。
【００８５】
図２９はこの発明の第３実施形態の第３例に係る読み出し専用半導体メモリ付マイクロコントローラのダミーストッパ層パターンの一例を示す平面図である。
【００８６】
第１、第２例では、配線トラックどうしの交点を、スルーホールの形成を予定する個所とみなし、ダミーストッパ層４１を、上記交点を避けて配置した。
【００８７】
本第３例は、スルーホールを形成するための領域５３が、予め確保されているＩＣである。このようなＩＣは、例えば、スルーホールを形成するための領域５３がランダムに存在している場合に、利用される。第２層金属配線層は、領域５３どうしをつなぐように配置され、結線される。このようなＩＣも、第１、第２例と同様に、例えば、ゲートアレイ方式ＩＣ、ＳＯＧ（Ｓｅａ  Ｏｆ  Ｇａｔｅ）方式ＩＣ、スタンダードセル方式ＩＣ、セルベース方式ＩＣ等にみられる。領域５３は、スルーホールの形成を予定する個所である。従って、ダミーストッパ層４１は、領域５３の上方を避け、領域５３の上方以外の領域に配置される。領域５３であるか否かを決定する例は、いくつかあるが、代表的には次の通りである。
【００８８】
（１）  ダミーストッパ層４１よりも下の層にある導電体パターン、本例では第１層金属配線層及びゲート電極に幅が広い部分（フリンジ）５４があるか否か。フリンジ５４がある部分は、スルーホールを形成するための領域５３である。
【００８９】
（２）  活性領域ＡＡの上方であるか否か。活性領域ＡＡは、トランジスタのソース／ドレインであり、第１層金属配線層や第２層金属配線層が接続される領域である。活性領域ＡＡは、スルーホールを形成するための領域５３である。
【００９０】
（３）  ダミーストッパ層４１よりも下の層にある導電体パターン、本例では第１層金属配線層やゲート電極にフリンジがない場合、他の導電体パターンとの接続個所（プラグ、あるいはコンタクトホール、あるいはスルーホール）５５があるか否か。接続個所５５がある部分には、通常、スルーホールを形成しない。つまり、接続個所５５がない部分は、スルーホールを形成することが可能な領域である。従って、接続個所がない部分を、スルーホールを形成するための領域５３とみなす。
【００９１】
もちろん、これらは代表的な例のいくつかであり、領域５３の決定は、これらに限られるものではない。
【００９２】
このように、ダミーストッパ層４１を、スルーホールを形成するための領域５３の上方を避け、領域５３の上方以外の領域に配置することで、第１、第２例と同様に、ダミーストッパ層４１のパターンは、たとえ、スルーホールの位置が変わる場合においても、変更せずに済む。従って、ＲＯＭコード用マスクの製作に要する時間を短縮でき、ＴＡＴの長期化を抑制することが可能となる。
【００９３】
図３０はこの発明の第３実施形態の第４例に係る読み出し専用半導体メモリ付マイクロコントローラを示す平面図である。
【００９４】
図３０に示すように、第４例に係る装置は、第３例に係る装置のダミーストッパ層４１を、ホールパターンとした例である。この場合には、ダミーストッパ層４１のホールパターン４２を、スルーホールを形成するための領域５３の上方に配置する。これにより、上記第１〜第３例と同様に、ダミーストッパ層４１のパターンは、たとえ、スルーホールの位置が変わる場合においても、変更せずに済む。従って、ＲＯＭコード用マスクの製作に要する時間を短縮でき、ＴＡＴの長期化を抑制することが可能となる。
【００９５】
以上、この発明を第１〜第４実施形態により説明したが、この発明は、これら実施形態それぞれに限定されるものではなく、その実施にあたっては、発明の要旨を逸脱しない範囲で種々に変形することが可能である。
【００９６】
また、上記実施形態はそれぞれ、単独で実施することが可能であるが、適宜組み合わせて実施することも、もちろん可能である。
【００９７】
また、上記各実施形態には、種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００９８】
また、上記各実施形態では、この発明を読み出し専用半導体メモリ、及びこの読み出し専用半導体メモリを備えたマイクロコントローラに適用した例に基づき説明したが、上述したような読み出し専用半導体メモリを備えた半導体集積回路装置、例えば、プロセッサ、システムＬＳＩ等もまた、この発明の範疇である。
【００９９】
【発明の効果】
以上説明したように、この発明によれば、製造コストの増加の抑制、及び修正に要する期間の短縮が可能な読み出し専用半導体メモリを有する半導体集積回路装置及びその製造方法を提供できる。
【図面の簡単な説明】
【図１】図１はこの発明の第１実施形態に係る読み出し専用半導体メモリの一平面パターン例を示す平面図
【図２】図２は図１中のＩＩ−ＩＩ線に沿う断面図
【図３】図３は図１中のＩＩＩ−ＩＩＩ線に沿う断面図
【図４】図４はこの発明の第１実施形態に係る読み出し専用半導体メモリの等価回路図
【図５】図５はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図６】図６はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図７】図７はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図８】図８はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図９】図９はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１０】図１０はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１１】図１１はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１２】図１２はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１３】図１３はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１４】図１４はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１５】図１５はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１６】図１６はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１７】図１７はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１８】図１８はこの発明の第１実施形態に係る読み出し専用半導体メモリの主要な製造工程を示す断面図
【図１９】図１９は公知文献に係る装置と第１実施形態に係る装置との比較図
【図２０】図２０はこの発明の第１実施形態の変形例に係る読み出し専用半導体メモリを示す平面図
【図２１】図２１はこの発明の第１実施形態の変形例に係る読み出し専用半導体メモリの寄生容量を示す図
【図２２】図２２はこの発明の第１実施形態に係る読み出し専用半導体メモリの寄生容量を示す図
【図２３】図２３はこの発明の第１実施形態に係る読み出し専用半導体メモリを持つマイクロコントローラチップのレイアウトの一例を示す平面図
【図２４】図２４はこの発明の第１実施形態に係る読み出し専用半導体メモリを持つマイクロコントローラチップのストッパ層パターンの一例を示す平面図
【図２５】図２５はこの発明の第２実施形態の第１例に係るマイクロコントローラチップのダミーストッパ層パターンの一例を示す平面図
【図２６】図２６はこの発明の第２実施形態の第２例に係るマイクロコントローラチップのダミーストッパ層パターンの一例を示す平面図
【図２７】図２７はこの発明の第３実施形態の第１例に係るマイクロコントローラのダミーストッパ層パターンの一例を示す平面図
【図２８】図２８はこの発明の第３実施形態の第２例に係るマイクロコントローラのダミーストッパ層パターンの一例を示す平面図
【図２９】図２９はこの発明の第３実施形態の第３例に係るマイクロコントローラのダミーストッパ層パターンの一例を示す平面図
【図３０】図３０はこの発明の第３実施形態の第４例に係るマイクロコントローラのダミーストッパ層パターンの一例を示す平面図
【図３１】図３１はＬＯＣＯＳ  ＲＯＭの平面図
【図３２】図３２はＣｏｎｔａｃｔ  ＲＯＭの平面図
【図３３】図３３はイオン注入型ＲＯＭの平面図
【図３４】図３４はＡＬ  ＲＯＭの平面図
【図３５】図３５はＶｉａ  ＲＯＭの平面図
【図３６】図３６はＶｉａ  ＲＯＭの断面図
【符号の説明】
１…Ｐ型シリコン基板、２…素子分離領域、３…ゲート絶縁膜、５…第１層層間絶縁膜、６…コンタクトホール、７…プラグ、８…局所配線、９…第２層層間絶縁膜、１０…スルーホール、１１…ストッパ層、１２…プラグ、２１…バリアメタル層、２２…主導電膜、２３…反射防止膜、２４…ストッパ層となる薄膜、２５…ＲＯＭコード用フォトマスク、２６…遮光膜、２７…フォトレジストパターン、２８…透過部、２９…スルーホール用フォトマスク、３０…開口、３１…フォトレジストパターン、３２…グルー層、３３…タングステン膜、３４…バリアメタル層、３５…主導電膜、３６…反射防止膜、３７…第２層金属配線層、３８…フォトレジストパターン、４０…マイクロコントローラチップ、４１…ダミーストッパ層、４２…ホールパターン、５０…第１層金属配線層用配線トラック、５１…第２層金属配線層用配線トラック、５２…配線トラックどうしの交点、５３…スルーホールを形成するための領域、５４…フリンジ、５５…接続個所。
【図１】
2005005384.tif 000003
【図２】
2005005384.tif 000004
【図３】
2005005384.tif 000005
【図４】
2005005384.tif 000006
【図５】
2005005384.tif 000007
【図６】
2005005384.tif 000008
【図７】
2005005384.tif 000009
【図８】
2005005384.tif 000010
【図９】
2005005384.tif 000011
【図１０】
2005005384.tif 000012
【図１１】
2005005384.tif 000013
【図１２】
2005005384.tif 000014
【図１３】
2005005384.tif 000015
【図１４】
2005005384.tif 000016
【図１５】
2005005384.tif 000017
【図１６】
2005005384.tif 000018
【図１７】
2005005384.tif 000019
【図１８】
2005005384.tif 000020
【図１９】
2005005384.tif 000021
【図２０】
2005005384.tif 000022
【図２１】
2005005384.tif 000023
【図２２】
2005005384.tif 000024
【図２３】
2005005384.tif 000025
【図２４】
2005005384.tif 000026
【図２５】
2005005384.tif 000027
【図２６】
2005005384.tif 000028
【図２７】
2005005384.tif 000029
【図２８】
2005005384.tif 000030
【図２９】
2005005384.tif 000031
【図３０】
2005005384.tif 000032
【図３１】
2005005384.tif 000033
【図３２】
2005005384.tif 000034
【図３３】
2005005384.tif 000035
【図３４】
2005005384.tif 000036
【図３５】
2005005384.tif 000037
【図３６】
2005005384.tif 000038