(57)【要約】【課題】Ｎ型エミッタ電極のコンタクト面積を変えることなくスペーサを除去し、２層目のＮ型多結晶シリコンの実効膜厚変動を抑制する。【解決手段】Ｐ型シリコン基板１にＮ型埋め込みコレクタ層２，Ｐ型埋め込み分離層３を形成、Ｎ型エピタキシャルコレクタ層４を成長させる。素子分離酸化膜５を形成し無添加多結晶シリコンを成膜後、Ｐ型不純物をドープしＰ型多結晶シリコンにする。ＴＥＯＳ膜６の成長後、レジストマスクでＴＥＯＳ膜６，Ｐ型多結晶シリコンを異方性ドライエッチングしＰ型外部ベース電極７を形成する。熱酸化後にＰ型不純物をドープして窒化膜８，ＴＥＯＳ膜６を成長させ、異方性ドライエッチングで窒化膜８コンタクトとＴＥＯＳスペーサ１６を同時形成し、ＴＥＯＳスペーサ１６をフッ酸でウエットエッチングする。ＴＥＯＳスペーサ１６をフッ酸で除去し、２層目のＮ型エミッタ電極１２の実効膜厚変動を抑制する。【選択図】図１
2005191231.tif 000002
【特許請求の範囲】
【請求項１】
バイポーラトランジスタが形成される半導体装置の製造方法において、一導電型半導体基板上に一導電型半導体層と逆導電型半導体層を形成する工程と、前記一導電型半導体基板上に逆導電型単結晶シリコンを成膜する工程と、前記逆導電型単結晶シリコン上に選択酸化法によって素子分離酸化膜を形成する工程と、前記逆導電型単結晶シリコン上に一導電型多結晶シリコンを成膜する工程と、前記一導電型多結晶シリコン上に第１の絶縁膜を成膜する工程と、前記一導電型多結晶シリコンと前記第１の絶縁膜を加工し開口部を形成する工程と、前記一導電型多結晶シリコンと前記第１の絶縁膜を酸化する工程と、前記開口部に一導電型半導体層を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を成膜する工程と、前記第２の絶縁膜上に第３の絶縁膜を成膜する工程と、前記第２の絶縁膜と前記第３の絶縁膜を同時に加工する工程と、前記第３の絶縁膜を除去する工程と、前記第１の絶縁膜上に無添加多結晶シリコンを成膜する工程と、前記無添加多結晶シリコンに逆導電型半導体不純物を混入し、逆導電型多結晶シリコンにする工程と、前記逆導電型多結晶シリコンを加工する工程と、前記一導電型多結晶シリコンと前記逆導電型多結晶シリコンから配線をとる工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２層多結晶シリコンの自己整合型バイポーラトランジスタで２層目の多結晶シリコンを平坦化した半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
２層多結晶シリコンの自己整合型バイポーラトランジスタでは、活性化領域上にある１層目の多結晶シリコンで形成されるコンタクト面積より狭いコンタクト面積を形成するため、コンタクト部側壁にスペーサを形成しており、スペーサを残した状態で２層目の多結晶シリコンを形成している。
【０００３】
以下に、従来の半導体装置の製造方法について図４を参照しながら説明する。図４は従来の半導体装置の製造方法の工程（ａ）〜（ｄ）を順に示す断面図である。図４において、１はＰ型シリコン基板、２はＮ型埋め込みコレクタ層、３はＰ型埋め込み分離層、４はＮ型エピタキシャルコレクタ層、５は素子分離酸化膜、６はＴＥＯＳ（テトラエトキシシラン）膜、７はＰ型外部ベース電極、８は窒化膜、９は無添加多結晶シリコンスペーサ、１０はＰ型ベース層、１１はＮ型エミッタ層、１２はＮ型エミッタ電極、１３はＮ型コレクタ電極である。
【０００４】
まず、Ｐ型シリコン基板１にＮ型埋め込みコレクタ層２およびＰ型埋め込み分離層３を形成後、Ｎ型エピタキシャルコレクタ層４を成長させる。その後、選択酸化法によって素子分離酸化膜５を形成し、無添加多結晶シリコンを成膜後、Ｐ型不純物をドープし、Ｐ型多結晶シリコンにする。ＴＥＯＳ膜６を成長した後、レジストマスクによりＴＥＯＳ膜６、Ｐ型多結晶シリコンの順番で異方性ドライエッチングを行い、Ｐ型外部ベース電極７を形成する。
【０００５】
熱酸化後、所定の箇所にＰ型不純物をドープし、窒化膜８，無添加多結晶シリコンを成長させ、異方性ドライエッチングで無添加多結晶シリコンスペーサ９を形成する。レジストマスクによる異方性ドライエッチングで窒化膜８のコンタクトを形成し、無添加多結晶シリコンを成長後、無添加ポリシリコンにＮ型不純物をドープし、Ｎ型多結晶シリコンにする。高温短時間の熱処理を行い、Ｐ型ベース層１０，Ｎ型エミッタ層１１を形成後、Ｎ型多結晶シリコンを異方性ドライエッチングし、Ｎ型エミッタ電極１２，Ｎ型コレクタ電極を形成することで２層多結晶シリコンの自己整合型バイポーラトランジスタを構成する。この構造では、無添加多結晶シリコンスペーサ９を残した状態でＮ型多結晶シリコンよりＮ型エミッタ層１１が形成されている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような構成の半導体装置の製造方法は、多結晶シリコンスペーサを残しているため、多結晶シリコンスペーサの高さ，幅の変動で、２層目のＮ型多結晶シリコンの実効膜厚が変動しやすく、電流増幅率が変動してしまうほか、薬液で多結晶シリコンスペーサを除去するにしても下地酸化膜との選択比が低いため、Ｐ型シリコンがエッチングされてしまうという課題があった。
【０００７】
本発明は、前記従来技術の課題を解決することに指向するものであり、Ｎ型エミッタ電極のコンタクト面積を変えることなく、容易にスペーサを除去することができ、２層目のＮ型多結晶シリコンの実効膜厚変動を抑制した半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
この目的を達成するために、本発明に係る半導体装置の製造方法は、バイポーラトランジスタが形成される半導体装置の製造方法において、一導電型半導体基板上に一導電型半導体層と逆導電型半導体層を形成する工程と、一導電型半導体基板上に逆導電型単結晶シリコンを成膜する工程と、逆導電型単結晶シリコン上に選択酸化法によって素子分離酸化膜を形成する工程と、逆導電型単結晶シリコン上に一導電型多結晶シリコンを成膜する工程と、一導電型多結晶シリコン上に第１の絶縁膜を成膜する工程と、一導電型多結晶シリコンと第１の絶縁膜を加工し開口部を形成する工程と、一導電型多結晶シリコンと第１の絶縁膜を酸化する工程と、開口部に一導電型半導体層を形成する工程と、第１の絶縁膜上に第２の絶縁膜を成膜する工程と、第２の絶縁膜上に第３の絶縁膜を成膜する工程と、第２の絶縁膜と第３の絶縁膜を同時に加工する工程と、第３の絶縁膜を除去する工程と、第１の絶縁膜上に無添加多結晶シリコンを成膜する工程と、無添加多結晶シリコンに逆導電型半導体不純物を混入し、逆導電型多結晶シリコンにする工程と、逆導電型多結晶シリコンを加工する工程と、一導電型多結晶シリコンと逆導電型多結晶シリコンから配線をとる工程とを備えたことを特徴とする。
【０００９】
前記の製造方法によれば、第１の絶縁膜を酸化する工程と、第１の絶縁膜上に第２の絶縁膜，第３の絶縁膜を成膜する工程と、第２の絶縁膜のコンタクト形成、および第３の絶縁膜のスペーサ形成を同時に加工する工程と、第３の絶縁膜を除去する工程とによって、スペーサの高さ，幅による影響はなくなるため、２層目の多結晶シリコンの実効膜厚変動を抑制することができる。
【発明の効果】
【００１０】
以上説明したように、本発明によれば、第１の絶縁膜（ＴＥＯＳ膜６）を酸化した後、第１の絶縁膜上に第２の絶縁膜（窒化膜８）、および第３の絶縁膜（ＴＥＯＳスペーサ１６）を成膜して、第２の絶縁膜によるコンタクト形成と第３の絶縁膜によるスペーサ形成を同時にエッチングし、さらに第３の絶縁膜を除去することにより、２層目の多結晶シリコン電極の実効膜厚変動を抑制でき、Ｎ型エミッタ電極のコンタクト面積は変えることなく、容易にスペーサを除去でき、２層目のＮ型多結晶シリコンの実効膜厚変動を抑制した半導体装置の製造方法を提供できるという効果を奏する。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して本発明における実施の形態を詳細に説明する。
【００１２】
図１は本発明の実施の形態における半導体装置の製造方法により得た半導体装置を示す断面図であり、図２は本実施の形態における半導体装置の製造方法の工程（ａ）〜（ｄ）を順に示す断面図である。ここで、前記従来例を示す図４において説明した構成部材に対応し実質的に同等の機能を有するものには同一の符号を付してこれを示す。
【００１３】
図１，図２において、１はＰ型シリコン基板、２はＮ型埋め込みコレクタ層、３はＰ型埋め込み分離層、４はＮ型エピタキシャルコレクタ層、５は素子分離酸化膜、６はＴＥＯＳ膜、７はＰ型外部ベース電極、８は窒化膜、１０はＰ型ベース層、１１はＮ型エミッタ層、１２はＮ型エミッタ電極、１３はＮ型コレクタ電極、１６はＴＥＯＳスペーサ、１７は層間絶縁膜、１８はアルミニウム配線である。また、図３は本実施の形態における工程のＴＥＯＳ膜のエッチング特性図である。
【００１４】
まず、Ｐ型シリコン基板１にＮ型埋め込みコレクタ層２およびＰ型埋め込み分離層３を形成後、Ｎ型エピタキシャルコレクタ層４を成長させる。その後、選択酸化法によって素子分離酸化膜５を形成し、無添加多結晶シリコンを成膜後、Ｐ型不純物をドープし、Ｐ型多結晶シリコンにする。
【００１５】
ＴＥＯＳ膜６の成長後、レジストマスクによりＴＥＯＳ膜６、Ｐ型多結晶シリコンの順番で異方性ドライエッチングを行い、Ｐ型外部ベース電極７を形成する。熱酸化後、所定の箇所にＰ型不純物をドープし、窒化膜８，ＴＥＯＳ膜６を成長させ、異方性ドライエッチングで窒化膜８のコンタクトとＴＥＯＳスペーサ１６を同時に形成し、ＴＥＯＳスペーサ１６をフッ酸でウエットエッチングする。高温短時間の熱処理を行い、Ｐ型ベース層１０，Ｎ型エミッタ層１１を形成後、Ｎ型多結晶シリコンを異方性ドライエッチングし、Ｎ型エミッタ電極１２、Ｎ型コレクタ電極１３を形成する。そして層間絶縁膜１７を成長させ、アルミニウム配線１８を形成し２層多結晶シリコンの自己整合型バイポーラトランジスタを構成する。
【００１６】
ここで、ＴＥＯＳスペーサ１６をフッ酸でウエットエッチングする際、ＴＥＯＳ膜６がエッチングされにくいのは、図３に示すように熱酸化されていることでエッチングレートに差があるためである。
【００１７】
以上のように本実施の形態によれば、ＴＥＯＳスペーサ１６にしたことにより、窒化膜８のコンタクトを同時に形成できるほか、ＴＥＯＳスペーサ１６をフッ酸で容易に除去できるため、Ｎ型エミッタ電極１２の実効膜厚変動を抑制することができる。
【産業上の利用可能性】
【００１８】
本発明に係る半導体装置の製造方法は、Ｎ型エミッタ電極のコンタクト面積を変えることなく、容易にスペーサを除去でき、２層目のＮ型多結晶シリコンの実効膜厚変動を抑制でき、２層多結晶シリコンの自己整合型バイポーラトランジスタで２層目の多結晶シリコンを平坦化した半導体装置の製造方法に用いて有用である。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態における半導体装置の製造方法により得た半導体装置を示す断面図
【図２】本実施の形態における半導体装置の製造方法の工程（ａ）〜（ｄ）を順に示す断面図
【図３】本実施の形態における工程のＴＥＯＳ膜のエッチング特性図
【図４】従来の半導体装置の製造方法の工程（ａ）〜（ｄ）を順に示す断面図
【符号の説明】
【００２０】
１  Ｐ型シリコン基板
２  Ｎ型埋め込みコレクタ層
３  Ｐ型埋め込み分離層
４  Ｎ型エピタキシャルコレクタ層
５  素子分離酸化膜
６  ＴＥＯＳ膜
７  Ｐ型外部ベース電極
８  窒化膜
９  多結晶シリコンスペーサ
１０  Ｐ型ベース層
１１  Ｎ型エミッタ層
１２  Ｎ型エミッタ電極
１３  Ｎ型コレクタ電極
１６  ＴＥＯＳスペーサ
１７  層間絶縁膜
１８  アルミニウム配線
【図１】
2005191231.tif 000003
【図２】
2005191231.tif 000004
【図３】
2005191231.tif 000005
【図４】
2005191231.tif 000006