(57)【要約】【課題】電圧制御発振器を有するＰＬＬ回路において電源電圧が低くなると周波数制御電圧の可変範囲が狭くなり、外部からの雑音に対して弱くなること。【解決手段】３つの差動制御信号を出力する差動制御信号生成部２と、差動制御信号生成部２が出力する差動制御信号に応じて発振周波数を変化させて局部発振信号ｆｏを出力する電圧制御発振器１とを備える。電圧制御発振器１は、入力する差動制御信号における電位差ΔＡ，ΔＢ，ΔＣに応じて容量値を変化させる可変容量回路１１５，１１６，１１７と、各可変容量回路に対して並列に接続するインダクタ１０１と、各可変容量回路およびインダクタ１０１に対して並列に接続する負性抵抗回路１００とを含む。電位差ΔＡ，ΔＢ，ΔＣは、それぞれＶｄの間隔を有している。【選択図】        図２
2005005801.tif 000002
【特許請求の範囲】
【請求項１】
局部発振信号を出力するＰＬＬ回路であって、
それぞれは入力される基準信号と帰還信号との位相差に対応して電位差が変化するが、相互には電位差が異なっているような複数の差動制御信号を生成して出力する差動制御信号生成部と、
前記差動制御信号生成部が出力する複数の前記差動制御信号に応じて発振周波数を変化させて局部発振信号を出力する電圧制御発振器とを備え、
前記電圧制御発振器は、
前記差動制御信号毎に設けられており、入力される前記差動制御信号における電位差に応じて容量値が変化し、それぞれが並列に接続されている複数の可変容量回路と、
各前記可変容量回路に対して並列に接続されるインダクタ回路と、
各前記可変容量回路および前記インダクタ回路に対して並列に接続される負性抵抗回路とを含む、ＰＬＬ回路。
【請求項２】
前記複数の差動制御信号における電位差は、段階的なものとなっている、請求項１に記載のＰＬＬ回路。
【請求項３】
前記可変容量回路は、ｎ（ｎは２以上）個あって、
前記電圧制御発振器が出力する前記局部発振信号の周波数を分周して前記帰還信号として出力する分周器をさらに備え、
前記差動制御信号生成部は、
前記基準信号に基づく信号と前記帰還信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
前記位相比較器に対応して設けられており、対応する前記位相比較器から出力される差動信号の低周波成分を抽出して前記差動制御信号として出力するｎ個のループフィルタと、
前記基準信号の位相を調整することによって、各前記位相比較器に入力すべき前記基準信号に基づく信号として、位相がそれぞれ異なっている信号を出力する移相部とを含む、請求項１または２に記載のＰＬＬ回路。
【請求項４】
前記可変容量回路は、ｎ（ｎは２以上）個あって、
前記電圧制御発振器が出力する前記局部発振信号の周波数を分周して前記帰還信号として出力する分周器をさらに備え、
前記差動制御信号生成部は、
前記基準信号と前記帰還信号に基づく信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
前記位相比較器に対応して設けられており、対応する前記位相比較器から出力される差動信号の低周波成分を抽出して前記差動制御信号として出力するｎ個のループフィルタと、
前記帰還信号の位相を調整することによって、各前記位相比較器に入力すべき前記帰還信号に基づく信号として、位相がそれぞれ異なっている信号を出力する移相部とを含む、請求項１または２に記載のＰＬＬ回路。
【請求項５】
前記可変容量回路は、ｎ（ｎは２以上）個あって、
前記電圧制御発振器が出力する前記局部発振信号の周波数を分周して前記帰還信号として出力する分周器をさらに備え、
前記差動制御信号生成部は、
前記基準信号に基づく信号と前記帰還信号に基づく信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
前記位相比較器に対応して設けられており、対応する前記位相比較器から出力される差動信号の低周波成分を抽出して前記差動制御信号として出力するｎ個のループフィルタと、
前記基準信号の位相を調整することによって、各前記位相比較器に入力すべき前記基準信号に基づく信号を出力する第１の移相部と、
前記帰還信号の位相を調整することによって、各前記位相比較器に入力すべき前記帰還信号に基づく信号を出力する第２の移相部とを含む、請求項１または２に記載のＰＬＬ回路。
【請求項６】
前記電圧制御発振器が出力する前記局部発振信号の周波数を分周して前記帰還信号として出力する分周器をさらに備え、
前記差動制御信号生成部は、
前記基準信号と前記帰還信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力する位相比較器と、
前記位相比較器から出力される差動信号から低周波成分を抽出して出力するループフィルタと、
前記ループフィルタから出力される差動信号に基づいて、相異なる電位差を有する前記差動制御信号を出力して、前記可変容量回路に入力するオフセット電圧発生回路とを含む、請求項１または２に記載のＰＬＬ回路。
【請求項７】
前記ループフィルタから出力される差動信号は、第１の信号と第２の信号との組であって、
前記オフセット電圧発生回路は、前記第１の信号と第２の信号との組を第１の差動制御信号として出力し、前記第１の信号の電圧をｎチャネルＭＯＳトランジスタによって一定電圧だけ下げた信号と前記第２の信号との組を第２の差動制御信号として出力し、前記第２の信号の電圧をｎチャネルＭＯＳトランジスタによって一定電圧だけ下げた信号と前記第１の信号との組を第３の差動制御信号として出力する、請求項６に記載のＰＬＬ回路。
【請求項８】
前記ループフィルタから出力される差動信号は、第１の信号と第２の信号との組であって、
前記オフセット電圧発生回路は、前記第１の信号と第２の信号との組を第１の差動制御信号として出力し、前記第１の信号の電圧をｐチャネルＭＯＳトランジスタによって一定電圧だけ上げた信号と前記第２の信号との組を第２の差動制御信号として出力し、前記第２の信号の電圧をｐチャネルＭＯＳトランジスタによって一定電圧だけ上げた信号と前記第１の信号との組を第３の差動制御信号として出力する、請求項６に記載のＰＬＬ回路。
【請求項９】
請求項１〜８のいずれかに記載のＰＬＬ回路を送信回路および／または受信回路に具備する、通信機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に適したＰＬＬ（ｐｈａｓｅ−ｌｏｃｋｅｄ  ｌｏｏｐ）回路に関し、より特定的には、低電圧時であっても外部からの雑音の影響を抑圧することができるＰＬＬ回路に関する。
【０００２】
【従来の技術】
電圧制御発振器は、無線通信機において、局部発振信号を発生させるための回路として広く用いられている。
【０００３】
図１３は、従来の電圧制御発振器６００の構成例を示す回路図である。図１３において、電圧制御発振器６００は、電源端子５００と、電流源５０１と、発振トランジスタ５０２ａ，５０２ｂと、可変容量素子５０３ａ，５０３ｂと、インダクタ５０４ａ，５０４ｂと、周波数制御端子５０５とを含む。なお、図１３において、バイアス回路は省略されている。
【０００４】
図１３において、インダクタ５０４ａ，５０４ｂおよび可変容量素子５０３ａ，５０３ｂは、並列共振回路を構成する。可変容量素子５０３ａ，５０３ｂの容量値は、両端に加わる電位差に応じて変化する。したがって、周波数制御端子５０５に周波数制御電圧を印加することによって、可変容量素子の容量値を制御することができ、結果、並列共振回路の共振周波数も制御することができる。
【０００５】
電圧制御発振器６００は、並列共振回路の共振周波数近傍で発振する。したがって、周波数制御電圧を調整することによって、電圧制御発振器６００の発振周波数を所望の周波数に設定することができる。
【０００６】
発振トランジスタ５０２ａ，５０２ｂは、増幅回路として機能し、負性抵抗を発生して共振回路の寄生抵抗成分による損失をキャンセルし、発振条件を満足させるために設けられている。
【０００７】
図１４（ａ）は、図１３に示した電圧制御発振器６００を用いたＰＬＬ回路の構成を示すブロック図である。図１４（ａ）において、ＰＬＬ回路は、電圧制御発振器６００と、位相比較器６０１と、ループフィルタ（図上、ＬＰＦと記す）６０２と、基準信号入力端子６０３と、分周器６０４とを備える。
【０００８】
電圧制御発振器６００内の並列共振回路の両端から出力される信号は、分周器６０４に入力される。分周器６０４は、電圧制御発振器６０３からの出力信号を分周して、周波数がｆｃ（Ｈｚ）の帰還信号ｆｃとして出力する。位相比較器６０１は、周波数がｆｒ（Ｈｚ）の基準信号ｆｒと帰還信号ｆｃとの位相を排他的論理和（ＥＸＯＲ）を用いて比較し、比較結果に応じた信号を出力する。ループフィルタ６０２は、位相比較器６０１からの信号の低周波成分のみを抽出し、周波数制御電圧として、電圧制御発振器６００の周波数制御端子５０５に入力する。
【０００９】
図１４（ｂ）は、位相比較器６０１から出力される信号の電圧波形を示す図である。図１４（ｃ）は、ループフィルタ６０２から出力される信号の電圧波形を示す図である。このように、ＰＬＬ回路では、基準信号ｆｒと電圧制御発振器６００からの局部発振信号を分周した帰還信号ｆｃとの位相が比較され、両者の位相差に応じた周波数制御電圧がループフィルタ６０２から出力され、電圧制御発振器６００に入力され、電圧制御発振器６００から周波数制御電圧に応じた局部発振信号が出力されることとなる。
【００１０】
しかし、上記従来の電圧制御発振器には、電源電圧が低くなった場合に周波数制御電圧の可変範囲が狭くなり、外部からの雑音に対して弱くなるという問題があった。
【００１１】
以下、この理由について説明する。図１５（ａ）は、従来の電圧制御発振器６００において、周波数制御電圧Ｖｔに対する可変容量素子の容量値の変化を示す図である。図１５（ｂ）は、従来の電圧制御発振器６００において、周波数制御電圧Ｖｔの変化に対する発振周波数の変化を示す図である。
【００１２】
周波数制御電圧Ｖｔが０（Ｖ）から電源電圧Ｖｄｄ（Ｖ）付近までの間、可変容量素子の容量値が変化する。したがって、電圧制御発振器は、この間、発振周波数を制御することができる。電源電圧が低下すると、可変容量素子の容量値の変化範囲は狭くなるので、周波数制御電圧の可変範囲も狭くなる。システムで使用する周波数帯域幅は決まっているので、周波数制御電圧の可変範囲が狭くなると、周波数制御電圧に対する発振周波数の変化量（感度）を大きくする必要がある。感度を大きくすると、電圧制御発振器の発振周波数は、周波数制御電圧に重畳する外部からの雑音に反応して敏感に変化することとなる。結果、電圧制御発振器の位相雑音特性が劣化したり、発振周波数が揺らいだりする。特に近年、携帯電話に代表される無線通信機では、小型化によって、回路ブロック間における干渉が増加している。その上、回路の低電圧化が進んでいるため、電圧制御発振器には、低電圧化かつ耐雑音性能の両方が求められる。
【００１３】
図１６は、周波数制御端子に重畳する雑音の影響を抑えることができる従来の電圧制御発振器７００の構成例を示す回路図である（例えば、非特許文献１参照）。図１６において、図１３に示した電圧制御発振器６００と同様の部分については、同一の参照符号を付し、説明を省略する。
【００１４】
図１６において、電圧制御発振器７００は、電源端子５００と、電流源５０１と、発振トランジスタ５０２ａ，５０２ｂと、可変容量素子５０３ａ，５０３ｂと、インダクタ５０４ａ，５０４ｂと、周波数制御端子６００ａ，６００ｂと、ＤＣカットコンデンサ６０１ａ，６０１ｂと、高周波素子抵抗６０３，６０４，６０５とを含む。
【００１５】
電圧制御発振器７００において、可変容量素子５０３ａ，５０３ｂの両端の電位差は、２つの周波数制御端子６００ａ，６００ｂに加えられる信号の電位差によって定まる。電圧制御発振器７００において、周波数制御端子６００ａ，６００ｂに雑音が重畳した場合、雑音が原因で発生する制御電圧の変動方向は、周波数制御端子６００ａと周波数制御端子６００ｂとでは、同方向となる。したがって、雑音が重畳したとしても、可変容量素子５０３ａ，５０３ｂの両端の電位差は変わらない。結果、電圧制御発振器７００は、発振周波数の変動を抑えることができる。
【００１６】
電圧制御発振器７００では、２つの周波数制御端子の電位差ΔＶｔに基づいて、可変容量が定まり、当該可変容量に応じて発振周波数が定まる。したがって、電圧制御発振器７００における周波数制御電圧は、電源電圧の２倍（すなわち、−Ｖｄｄから＋Ｖｄｄまで）にまで拡大して変化することとなる。
【００１７】
【特許文献１】
特開２００１−３５２２１８号公報
【非特許文献１】
デバンヤン  ムケルジー、ジシュヌ  バタチャジー、およびジョイ  ラスカー（Ｄｅｂａｎｊａｎ  Ｍｕｋｈｅｒｉｊｅｅ、Ｊｉｓｈｎｕ  Ｂｈａｔｔａｃｈａｒｊｅｅ  ａｎｄ  Ｊｏｙ  Ｌａｓｋａｒ）著、「ア  ディファレンシャリーチューンド  シーモス  エルシー  ブイシーオー  フォー  ローボルテイジ  フルレイト  １０  Ｇｂ／ｓ  シーディーアール  サーキット（Ａ  Ｄｉｆｆｅｒａｎｔｉａｌｌｙ−ｔｕｎｅｄ  ＣＭＯＳ  ＬＣ  ＶＣＯ  ｆｏｒ  Ｌｏｗ−Ｖｏｌｔａｇｅ  Ｆｕｌｌ−Ｒａｔｅ  １０  Ｇｂ／ｓ  ＣＤＲ  Ｃｉｒｃｕｉｔ）」、２００２  アイイーイーイー  エムアイティーエス  ダイジェスト（２００２  ＩＥＥＥ  ＭＴＴ−Ｓ  Ｄｉｇｅｓｔ）、米国、２００２年６月、ｐｐ．７０７−７１０
【００１８】
【発明が解決しようとする課題】
しかし、図１６に示した従来の電圧制御発振器７００では、周波数制御電圧の可変範囲が電源電圧の２倍になるものの、実際、有効に使用できる可変範囲は周波数制御端子が１つの場合と実質上変わらない。
【００１９】
なぜなら、可変容量素子の容量が変化する電圧範囲は、限られているからである。図１７は、従来の電圧制御発振器７００において、可変容量素子として、半導体集積回路上で広く用いられるＭＯＳ容量を使用した場合の周波数制御電圧ΔＶｔに対する容量値の変化を示す図である。図１７に示すように、従来の電圧制御発振器７００では、周波数制御電圧の可変範囲が電源電圧の２倍になっているが、実際に容量が変化する領域はＶｅｆｆの範囲に限られてしまうことが分かる。この実際に容量が変化する領域の幅は、図１５（ａ）に示した容量が変化する領域の幅と実質上同じである。したがって、実際、有効に使用できる周波数制御電圧の可変範囲は、周波数制御端子が１つの場合と実質上変わらない。
【００２０】
それゆえ、本発明の目的は、電源電圧が低かったとしても周波数制御電圧の可変範囲を広範囲にすることができ、かつ外部からの雑音の影響を受けにくい電圧制御発振器を有するＰＬＬ回路を提供することである。
【００２１】
【課題を解決するための手段および発明の効果】
第１の発明は、局部発振信号を出力するＰＬＬ回路であって、
それぞれは入力される基準信号と帰還信号との位相差に対応して電位差が変化するが、相互には電位差が異なっているような複数の差動制御信号を生成して出力する差動制御信号生成部と、
差動制御信号生成部が出力する複数の差動制御信号に応じて発振周波数を変化させて局部発振信号を出力する電圧制御発振器とを備え、
電圧制御発振器は、
差動制御信号毎に設けられており、入力される差動制御信号における電位差に応じて容量値が変化し、それぞれが並列に接続されている複数の可変容量回路と、
各可変容量回路に対して並列に接続されるインダクタ回路と、
各可変容量回路およびインダクタ回路に対して並列に接続される負性抵抗回路とを含む。
【００２２】
上記第１の発明によれば、それぞれの電位差が相異なる複数の差動制御信号が可変容量回路に入力されるので、各可変容量回路の合計容量が広い制御電圧範囲に渡って滑らかに変化することとなる。したがって、広い制御電圧範囲に渡って滑らかな周波数変化を有するＰＬＬ回路が提供されることとなる。これにより、低電圧化した場合であっても外部からの雑音に強い電圧制御発振器が提供されることとなる。
【００２３】
第２の発明は、第１の発明において、複数の差動制御信号における電位差は、段階的なものとなっている。
【００２４】
上記第２の発明によれば、複数の差動制御信号における電位差が段階的なものとなるので、各可変容量回路の合計容量がより広い制御電圧範囲に渡って滑らかに変化することとなる。したがって、より広い制御電圧範囲に渡って滑らかな周波数変化を有するＰＬＬ回路が提供されることとなり、雑音にさらに強い電圧制御発振器を提供することができる。
【００２５】
第３の発明は、第１または第２の発明において、可変容量回路は、ｎ（ｎは２以上）個あって、
電圧制御発振器が出力する局部発振信号の周波数を分周して帰還信号として出力する分周器をさらに備え、
差動制御信号生成部は、
基準信号に基づく信号と帰還信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
位相比較器に対応して設けられており、対応する位相比較器から出力される差動信号の低周波成分を抽出して差動制御信号として出力するｎ個のループフィルタと、
基準信号の位相を調整することによって、各位相比較器に入力すべき基準信号に基づく信号として、位相がそれぞれ異なっている信号を出力する移相部とを含む。
【００２６】
上記第３の発明によれば、位相比較器に入力する基準信号の位相をずらすことによって、ループフィルタが出力する差動制御信号の電位差が調整されることとなる。結果、差動制御信号生成部は、異なる電位差を有する差動制御信号を生成することができる。
【００２７】
第４の発明は、第１または第２の発明において、可変容量回路は、ｎ（ｎは２以上）個あって、
電圧制御発振器が出力する局部発振信号の周波数を分周して帰還信号として出力する分周器をさらに備え、
差動制御信号生成部は、
基準信号と帰還信号に基づく信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
位相比較器に対応して設けられており、対応する位相比較器から出力される差動信号の低周波成分を抽出して差動制御信号として出力するｎ個のループフィルタと、
帰還信号の位相を調整することによって、各位相比較器に入力すべき帰還信号に基づく信号として、位相がそれぞれ異なっている信号を出力する移相部とを含む。
【００２８】
上記第４の発明によれば、位相比較器に入力する帰還信号の位相をずらすことによって、ループフィルタが出力する差動制御信号の電位差が調整されることとなる。結果、差動制御信号生成部は、異なる電位差を有する差動制御信号を生成することができる。
【００２９】
第５の発明は、第１または第２の発明において、可変容量回路は、ｎ（ｎは２以上）個あって、
電圧制御発振器が出力する局部発振信号の周波数を分周して帰還信号として出力する分周器をさらに備え、
差動制御信号生成部は、
基準信号に基づく信号と帰還信号に基づく信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力するｎ個の位相比較器と、
位相比較器に対応して設けられており、対応する位相比較器から出力される差動信号の低周波成分を抽出して差動制御信号として出力するｎ個のループフィルタと、
基準信号の位相を調整することによって、各位相比較器に入力すべき基準信号に基づく信号を出力する第１の移相部と、
帰還信号の位相を調整することによって、各位相比較器に入力すべき帰還信号に基づく信号を出力する第２の移相部とを含む。
【００３０】
上記第５の発明によれば、位相比較器に入力する基準信号および帰還信号の位相をずらすことによって、ループフィルタが出力する差動制御信号の電位差が調整されることとなる。結果、差動制御信号生成部は、異なる電位差を有する差動制御信号を生成することができる。
【００３１】
第６の発明は、第１または第２の発明において、電圧制御発振器が出力する局部発振信号の周波数を分周して帰還信号として出力する分周器をさらに備え、
差動制御信号生成部は、
基準信号と帰還信号との位相を比較して、排他的論理和および否定排他的論理和による差動信号を出力する位相比較器と、
位相比較器から出力される差動信号から低周波成分を抽出して出力するループフィルタと、
ループフィルタから出力される差動信号に基づいて、相異なる電位差を有する差動制御信号を出力して、可変容量回路に入力するオフセット電圧発生回路とを含む。
【００３２】
上記第６の発明によれば、差動制御信号生成部は、一つの位相比較器と一つのループフィルタと一つのオフセット電圧発生回路とから構成されることとなるので、回路規模が小さいＰＬＬ回路を提供することができる。
【００３３】
第７の発明は、第６の発明において、ループフィルタから出力される差動信号は、第１の信号と第２の信号との組であって、
オフセット電圧発生回路は、第１の信号と第２の信号との組を第１の差動制御信号として出力し、第１の信号の電圧をｎチャネルＭＯＳトランジスタによって一定電圧だけ下げた信号と第２の信号との組を第２の差動制御信号として出力し、第２の信号の電圧をｎチャネルＭＯＳトランジスタによって一定電圧だけ下げた信号と第１の信号との組を第３の差動制御信号として出力する。
【００３４】
上記第７の発明によれば、オフセット電圧発生回路が簡易なものとなる。
【００３５】
第８の発明は、第６の発明において、ループフィルタから出力される差動信号は、第１の信号と第２の信号との組であって、
オフセット電圧発生回路は、第１の信号と第２の信号との組を第１の差動制御信号として出力し、第１の信号の電圧をｐチャネルＭＯＳトランジスタによって一定電圧だけ上げた信号と第２の信号との組を第２の差動制御信号として出力し、第２の信号の電圧をｐチャネルＭＯＳトランジスタによって一定電圧だけ上げた信号と第１の信号との組を第３の差動制御信号として出力する。
【００３６】
上記第８の発明によれば、オフセット電圧発生回路が簡易なものとなる。
【００３７】
第９の発明は、第１〜８の発明のいずれかのＰＬＬ回路を送信回路および／または受信回路に具備する通信機器である。
【００３８】
上記第９の発明によれば、雑音に強い通信機器が提供されることとなる。
【００３９】
【発明の実施の形態】
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。図１において、ＰＬＬ回路は、電圧制御発振器１と、差動制御信号生成部２と、分周器３とを備える。
【００４０】
分周器３は、電圧制御発振器１から出力される局部発振信号ｆｏの周波数を１／Ｎ（Ｎ：分周比）にして帰還信号ｆｃとして、出力する。差動制御信号生成部２は、水晶発振器（図示せず）等から出力される基準信号ｆｒ１と帰還信号ｆｃとの位相差に対応してそれぞれの電位差が変化するが、相互には電位差が異なっているような二つの信号の組からなる差動の制御信号（以下、差動制御信号という）を生成して出力する。電圧制御発振器１は、差動制御信号生成部２から出力される差動制御信号における二つの信号の電位差に応じた局部発振信号ｆｏを出力する。後述するように、本実施形態では、差動制御信号として、第１〜第３の差動制御信号が用いられる。
【００４１】
図２は、電圧制御発振器１の構成を示す回路図である。図２において、電圧制御発振器１は、負性抵抗回路１００と、インダクタ１０１と、可変容量素子１０３，１０４，１０５と、第１の周波数制御端子１１０ａ，１１０ｂと、第２の周波数制御端子１１１ａ，１１１ｂと、第３の周波数制御端子１１２ａ，１１２ｂと、ＤＣカットコンデンサ１０６ａ，１０６ｂ，１０７ａ，１０７ｂ，１０８ａ，１０８ｂとを含む。
【００４２】
可変容量素子１０３は、ＤＣカットコンデンサ１０６ａとＤＣカットコンデンサ１０６ｂとの間に直列に接続されている。可変容量素子１０３およびＤＣカットコンデンサ１０６ａ，１０６ｂによって、可変容量回路１１５が構成される。
【００４３】
可変容量素子１０４は、ＤＣカットコンデンサ１０７ａとＤＣカットコンデンサ１０７ｂとの間に直列に接続されている。可変容量素子１０４およびＤＣカットコンデンサ１０７ａ，１０７ｂによって、可変容量回路１１６が構成される。
【００４４】
可変容量素子１０５は、ＤＣカットコンデンサ１０８ａとＤＣカットコンデンサ１０８ｂとの間に直列に接続されている。可変容量素子１０５およびＤＣカットコンデンサ１０８ａ，１０８ｂによって、可変容量回路１１７が構成される。
【００４５】
各可変容量回路１１５，１１６，１１７とインダクタ１０１とが並列に接続されることによって、並列共振回路が構成される。負性抵抗回路１００は、各可変容量回路１１５，１１６，１１７と並列に接続される。負性抵抗回路１００は、並列共振回路の寄生抵抗成分による損失をキャンセルし発振条件を満足させるためのものである。
【００４６】
可変容量回路１１５における第１の周波数制御端子１１０ａ，１１０ｂには、差動制御信号生成部２から出力される差動制御信号が入力する。当該差動制御信号における電位差が変わると、可変容量回路１１５全体の容量値が変わる。このことは、可変容量回路１１６，１１７についても同様である。また、可変容量回路１１５の第１の周波数制御端子１１０ａ，１１０ｂに入力する差動制御信号を第１の差動制御信号といい、可変容量回路１１６の第２の周波数制御端子１１１ａ，１１１ｂに入力する差動制御信号を第２の差動制御信号といい、可変容量回路１１７の第３の周波数制御端子１１２ａ，１１２ｂに入力する差動制御信号を第３の差動制御信号ということにする。
【００４７】
各差動制御信号における電位差が変わると、並列共振回路の共振周波数も変わる。電圧制御発振器１は並列共振回路の共振周波数近傍で発振するので、各可変容量回路に入力する差動制御信号における電位差を制御することで、電圧制御発振器１の発振周波数を所望の周波数に設定することができる。
【００４８】
いま、第１の周波数制御端子１１０ａ，１１０ｂに入力される第１の差動制御信号における電位差をΔＡとし、第２の周波数制御端子１１１ａ，１１１ｂに入力される第２の差動制御信号における電位差をΔＢとし、第３の周波数制御端子１１２ａ，１１２ｂに入力される第３の差動制御信号における電位差をΔＣとする。
【００４９】
図３（ａ）は、両端の電位差に対する可変容量素子１０３，１０４，１０５の容量値の変化を示す図である。一般に、半導体集積回路で使用される可変容量素子は非線形特性を有しているので、図３（ａ）に示すように、制御電圧範囲（＋Ｖｄｄ〜−Ｖｄｄ）の内、限られた範囲（大体、図上ΔＡからΔＣまでの範囲）でのみ容量値が変化する。
【００５０】
電圧制御発振器１において、３つの可変容量素子１０３，１０４，１０５に加わる電位差ΔＡ，ΔＢ，ΔＣには、常に、それぞれＶｄだけの差があるものとする。すなわち、各可変容量素子１０３，１０４，１０５に加わる電位差は、常に、ΔＡ＝ΔＢ−Ｖｄ、ΔＣ＝ΔＢ＋Ｖｄの関係にある。このとき、各可変容量素子１０３，１０４，１０５は、図３（ａ）に示すように、与えられた電位差Ｖｄに応じて異なる容量値を有することとなる。
【００５１】
図３（ｂ）は、ΔＢを基準にした場合の可変容量回路１１５，１１６，１１７のそれぞれの容量値を破線１３６，１３６，１３７で示す図である。図３（ｃ）は、可変容量回路１１５，１１６，１１７の容量値を合計した並列共振回路全体の容量値を示す図である。図３では、ΔＢを基準にした場合の合計容量を示している。並列に接続された容量性素子の合計容量はこれらの容量値の合計となるので、図３（ｃ）の実線で示すように、並列共振回路全体の容量値は、制御電圧範囲（＋Ｖｄｄ〜−Ｖｄｄ）に渡って、広く滑らかに変化することとなる。結果、電圧制御発振器１は、電源電圧の２倍の制御電圧範囲（＋Ｖｄｄ〜−Ｖｄｄ）に渡って発振周波数を制御することができる。
【００５２】
図４は、３つの電位差ΔＡ，ΔＢ，ΔＣを生成するための差動制御信号生成部２の構成を示すブロック図である。図４において、差動制御信号生成部２は、基準信号入力端子２００と、帰還信号入力端子２０１と、第１の差動制御信号出力端子２０２ａ，２０２ｂと、第２の差動制御信号出力端子２０３ａ，２０３ｂと、第３の差動制御信号出力端子２０４ａ，２０４ｂと、位相比較器２１０，２１１，２１２と、ループフィルタ２１３，２１４，２１５と、移相器２１６，２１７とを含む。
【００５３】
基準信号入力端子２００は、基準信号ｆｒ１を入力するための端子である。帰還信号入力端子２０１は、分周器３からの帰還信号ｆｃを入力するための端子である。移相器２１６は、基準信号ｆｒ１の位相をφだけ遅らせて、基準信号ｆｒ２として出力する。移相器２１７は、基準信号ｆｒ２の位相をφだけ遅らせて基準信号ｆｒ３として出力する。遅延量φの値については、後述する。
【００５４】
第１の差動制御信号出力端子２０２ａ，２０２ｂは、第１の周波数制御端子１１０ａ，１１０ｂと対応する。第２の差動制御信号出力端子２０３ａ，２０３ｂは、第２の周波数制御端子１１１ａ，１１１ｂと対応する。第３の差動制御信号出力端子２０４ａ，２０４ｂは、第３の周波数制御端子１１２ａ，１１２ｂと対応する。
【００５５】
位相比較器２１０，２１１，２１２は、入力される二つの信号の排他的論理和（ＥＸＯＲ）および否定排他的論理和（ＥＸＮＯＲ）を出力するための位相比較器である。位相比較器２１０は、基準信号ｆｒ１と信号ｆｃとの排他的論理和（ＥＸＯＲ）および否定排他的論理和（ＥＸＮＯＲ）を出力する。位相比較器２１１は、基準信号ｆｒ２と信号ｆｃとの排他的論理和（ＥＸＯＲ）および否定排他的論理和（ＥＸＮＯＲ）を出力する。位相比較器２１２は、基準信号ｆｒ３と信号ｆｃとの排他的論理和（ＥＸＯＲ）および否定排他的論理和（ＥＸＮＯＲ）を出力する。
【００５６】
ループフィルタ２１３，２１４，２１５は、それぞれ、位相比較器２１０，２１１，２１２から出力される信号の低周波成分のみを抽出し、排他的論理和に対応する信号および否定排他的論理和に対応する信号からなる差動信号を、第１，第２および第３の差動制御信号として出力する。
【００５７】
以下、第１の実施形態に係るＰＬＬ回路の動作について説明する。
電圧制御発振器１から出力される発振信号ｆｏは、分周器３によって分周され、帰還信号ｆｃとして出力され、位相比較器２１０，２１１，２１２に入力される。基準信号ｆｒ１は、位相比較器２１０および移相器２１６に入力される。移相器２１６は、基準信号ｆｒ１の位相をφだけ遅延させて、基準信号ｆｒ２として、位相比較器２１１および移相器２１７に入力する。さらに、移相器２１７は、基準信号ｆｒ２の位相をさらにφだけ遅延させて、基準信号ｆｒ３として、位相比較器２１２に入力する。
【００５８】
図５は、帰還信号ｆｃおよび基準信号ｆｒ１，ｆｒ２，ｆｒ３の電圧波形の一例を示すと共にこれらの信号の時間関係を示す図である。図５に示すように、基準信号ｆｒ２の位相は、基準信号ｆｒ１の位相からφだけ遅れている。また、基準信号ｆｒ３に位相は、基準信号ｆｒ２の位相からφだけ、すなわち、基準信号ｆｒ１の位相から２φだけ遅れている。
【００５９】
位相比較器２１０は、基準信号ｆｒ１と帰還信号ｆｃとの位相を比較して、排他的論理和と否定排他的論理和とを出力する。図６（ａ）は、図５に示す基準信号ｆｒ１と帰還信号ｆｃとが入力された場合の位相比較器２１０からの出力信号の電圧波形を示す図である。図６（ａ）において、上段が排他的論理和（ＥＸＯＲ）を示し、下段が否定排他的論理和（ＥＸＮＯＲ）を示す（以下、同様）。位相比較器２１０から出力される信号は、ループフィルタ２１３で低周波成分のみが抽出される。ループフィルタ２１３は、位相差がΔＡである第１の差動制御信号を第１の差動制御信号出力端子２０２ａ，２０２ｂから出力する。図７（ａ）は、図６（ａ）に示す位相比較器２１０からの出力信号が入力された場合のループフィルタ２１３から出力される第１の差動制御信号の電圧波形を示す図である。図７（ａ）において、実線が第１の差動制御信号ので電圧波形を示し、点線が図６（ａ）に示した位相比較器２１０からの出力信号を示す（以下、同様）。
【００６０】
図６（ａ）に示すように、位相比較器２１０から出力される排他的論理和に対応する出力信号は、ローレベルの期間がハイレベルの期間に比べて長くなる。したがって、図７（ａ）に示すように、ループフィルタ２１３から出力される排他的論理和に対応する信号の電圧レベルは、位相比較器２１０から出力される排他的論理和に対応する出力信号におけるローレベル側に近づくこととなる。また、図６（ａ）に示すように、位相比較器２１０から出力される否定排他的論理和に対応する出力信号は、ハイレベルの期間がローレベルの期間に比べて長くなる。したがって、図７（ａ）に示すように、ループフィルタ２１３から出力される否定排他的論理和に対応する信号の電圧レベルは、位相比較器２１０から出力される否定排他的論理和に対応する出力信号におけるハイレベル側に近づくこととなる。
【００６１】
位相比較器２１１は、基準信号ｆｒ２と帰還信号ｆｃとの位相を比較して、排他的論理和と否定排他的論理和とを出力する。図６（ｂ）は、図５に示す基準信号ｆｒ２と帰還信号ｆｃとが入力された場合の位相比較器２１１からの出力信号の電圧波形を示す図である。位相比較器２１１から出力される信号は、ループフィルタ２１４で低周波成分のみが抽出される。ループフィルタ２１４は、位相差がΔＢである第２の差動制御信号を第２の差動制御信号出力端子２０３ａ，２０３ｂから出力する。図７（ｂ）は、図６（ｂ）に示す位相比較器２１１からの出力信号が入力された場合のループフィルタ２１４から出力される第２の差動制御信号の電圧波形を示す図である。
【００６２】
図６（ｂ）に示すように、位相比較器２１１から出力される排他的論理和に対応する出力信号は、ローレベルの期間とハイレベルの期間とがほぼ同じである。したがって、図７（ｂ）に示すように、ループフィルタ２１４から出力される排他的論理和に対応する信号の電圧レベルは、位相比較器２１１から出力される排他的論理和に対応する出力信号におけるローレベルとハイレベルとの中間となる。また、図６（ｂ）に示すように、位相比較器２１１から出力される否定排他的論理和に示す対応する出力信号は、ハイレベルの期間とローレベルの期間とがほぼ同じである。したがって、図７（ｂ）に示すように、ループフィルタ２１４から出力される否定排他的論理和に対応する信号の電圧レベルは、位相比較器２１１から出力される否定排他的論理和に対応する出力信号におけるローレベルとハイレベルとの中間となる。
【００６３】
位相比較器２１２は、基準信号ｆｒ３と帰還信号ｆｃとの位相を比較して、排他的論理和と否定排他的論理和とを出力する。図６（ｃ）は、図５に示す基準信号ｆｒ３と帰還信号ｆｃとが入力された場合の位相比較器２１２からの出力信号の電圧波形を示す図である。位相比較器２１２から出力される信号は、ループフィルタ２１５で低周波成分のみが抽出される。ループフィルタ２１５は、位相差がΔＣである第３の差動制御信号を第３の差動制御信号出力端子２０４ａ，２０４ｂから出力する。図７（ｃ）は、図６（ｃ）に示す位相比較器２１２からの出力信号が入力された場合のループフィルタ２１５から出力される第３の差動制御信号の電圧波形を示す図である。
【００６４】
図６（ｃ）に示すように、位相比較器２１２から出力される排他的論理和に対応する出力信号は、ハイレベルの期間がローレベルの期間に比べて長くなる。したがって、図７（ｃ）に示すように、ループフィルタ２１５から出力される排他的論理和に対応する信号の電圧レベルは、位相比較器２１２から出力される排他的論理和に対応する出力信号におけるハイレベル側に近づくこととなる。また、図６（ｃ）に示すように、位相比較器２１０から出力される否定排他的論理和に対応する出力信号は、ローレベルの期間がハイレベルの期間に比べて長くなる。したがって、図７（ｃ）に示すように、ループフィルタ２１５から出力される否定排他的論理和に対応する信号の電圧レベルは、位相比較器２１０から出力される否定排他的論理和に対応する出力信号におけるローレベル側に近づくこととなる。
【００６５】
上記のように、差動制御信号生成部２は、移相器２１６，２１７の遅延量φに応じて、位相比較器２１１，２１２から出力される信号におけるハイレベルの期間およびローレベルの期間を変えることができる。結果、差動制御信号生成部２は、ループフィルタ２１４，２１５から出力される信号の電位差を変えることができる。したがって、遅延量φは、ループフィルタ２１４，２１５から出力される信号の電位差がそれぞれＶｄ間隔となるように選択されればよい。
【００６６】
このように、電位差ΔＡ，ΔＢ，ΔＣを有する第１〜第３の差動制御信号を可変容量素子１０３〜１０５の両端に加えることで、広い制御電圧範囲に渡って滑らかな周波数変化を有するＰＬＬ回路を提供することができる。周波数制御電圧の可変範囲を電源電圧の２倍まで広げることで、低電圧化した場合であっても、外部からの雑音に強い電圧制御発振器を提供することができる。
【００６７】
なお、図４では、３つの位相比較器を用いる例を示したが、２つまたは４つ以上の位相比較器を用いる場合にも、同様の構成を採用することができる。具体的には、２つの位相比較器を用いる場合、移相器２１７を省略すればよい。また、４つ以上の位相比較器を用いる場合、移相器２１７の後段にさらにφだけ位相をずらす移相器を設けるようにすればよい。なお、移相器２１６，２１７を一つにまとめて移相部としてもよい。
【００６８】
なお、上記実施形態では、基準信号ｆｒ１に位相差を加える構成をとることとしたが、帰還信号ｆｃに位相差を加える構成をとることとしてもよい。また、基準信号ｆｒ１と帰還信号ｆｃとの両方に位相差を加える構成をとることとしてもよい。
【００６９】
図８は、帰還信号ｆｃに位相差を加える差動制御信号生成部の構成を示すブロック図である。図８に示すように、移相器２１６によって帰還信号ｆｃの位相にφだけ遅延が加えられた信号が位相比較器２１１に入力され、移相器２１７によってさらにφだけ遅延が加えられた信号が位相比較器２１２に入力される。このようにしても、各位相比較器から出力される信号のハイレベルの期間およびローレベルの期間が調整されるので、各ループフィルタから出力される差動制御信号の電位差が調整されることとなる。
【００７０】
なお、図８では、３つの位相比較器を用いる例を示したが、２つまたは４つ以上の位相比較器を用いる場合にも、同様の構成を採用することができる。具体的には、２つの位相比較器を用いる場合、移相器２１７を省略すればよい。また、４つ以上の位相比較器を用いる場合、移相器２１７の後段にさらにφだけ位相をずらす移相器を設けるようにすればよい。
【００７１】
図９は、基準信号ｆｒ１と帰還信号ｆｃとの両方に位相差を加える周波数制御電圧生成回路の構成を示すブロック図である。図９に示すように、移相器２１６によって基準信号ｆｒ１の位相にφだけ遅延が加えられた信号が位相比較器２１１，２１２に入力される。一方、移相器２１８によって帰還信号ｆｃの位相に２φだけ遅延が加えられた信号が位相比較器２１２に入力される。このようにしても、各位相比較器から出力される信号のハイレベルの期間およびローレベルの期間が調整されるので、各ループフィルタから出力される差動制御信号の電位差が調整されることとなる。
【００７２】
なお、図９では、３つの位相比較器を用いる例を示したが、２つまたは４つ以上の位相比較器を用いる場合にも、同様の構成を採用することができる。具体的には、２つの位相比較器を用いる場合、移相器２１８を省略すればよい。また、３つの位相比較器を用いる場合、移相器２１７の後段にさらにφだけ位相をずらす移相器を設け、位相比較器２１２の後段に設けられる２つの位相比較器にさらにφだけ位相がずれた基準信号および移相器２１８から出力される２φだけ位相がずれた基準信号を入力させるとよい。また、４つの位相比較器を用いる場合、さらに、２φだけ位相をずらす移相器を設けて、４段目の位相比較器に、２φだけ位相がずれている基準信号と４φだけ位相がずれている基準信号とが入力されるようにすればよい。５つ以上の位相比較器を用いる場合も同様である。なお、基準信号の位相をずらす移相器をまとめて第１の移相部とし、帰還信号の位相をずらす移相器をまとめて第２の移相部としてもよい。
【００７３】
なお、図４，８，９に示した構成を組み合わせることによって差動制御信号生成部を構成するようにしてもよい。
【００７４】
なお、上記実施形態では、遅延量φが常に一定であるとしたが、３つの差動制御信号の電位差がΔＡ，ΔＢ，ΔＣの関係を満たすものであれば、遅延量φは必ずしも常に一定である必要はない。
【００７５】
（第２の実施形態）
第２の実施形態において、ＰＬＬ回路の全体構成は、第１の実施形態の場合と同様であるので、図１を援用することとする。図１０は、本発明の第２の実施形態に係るＰＬＬ回路内の差動制御信号生成部２の構成を示すブロック図である。図１０において、差動制御信号生成部２は、基準信号入力端子２００と、帰還信号入力端子２０１と、位相比較器２１０と、ループフィルタ２１３と、オフセット電圧発生回路２２０と、第１の差動制御信号出力端子２０２ａ，２０２ｂと、第２の差動制御信号出力端子２０３ａ，２０３ｂと、第３の差動制御信号出力端子２０４ａ，２０４ｂとを含む。図１０において、第１の実施形態に係る差動制御信号生成部２と同様の機能を有する部分については、同一の参照符号を付し説明を省略することとする。
【００７６】
オフセット電圧発生回路２２０は、ループフィルタ２１３から入力される電位差がΔＡの差動信号に基づいて、電位差がΔＡ，ΔＢ，ΔＣの第１〜第３の差動制御信号を生成して出力する。第１〜第３の差動制御信号は、電圧制御発振器１における可変容量回路１１５，１１６，１１７にそれぞれ入力される。ループフィルタ２１３から出力される電位差がΔＡの差動信号をフィルタ出力差動信号ということにする。
【００７７】
図１１は、オフセット電圧発生回路２２０の内部構成の一例を示す回路図である。図１１において、オフセット電圧発生回路２２０は、フィルタ出力差動信号を入力するための入力端子３００ａ，３００ｂと、電源端子３０１ａ，３０１ｂと、ｎチャネルＭＯＳトランジスタ３０２ａ，３０２ｂと、抵抗３０３ａ，３０３ｂと、第１の差動制御信号出力端子２０２ａ，２０２ｂと、第２の差動制御信号出力端子２０３ａ，２０３ｂと、第３の差動制御信号出力端子２０４ａ，２０４ｂとを有する。フィルタ出力差動信号は、入力端子３００ａに入力される第１の信号と入力端子３００ｂに入力される第２の信号との組からなる。
【００７８】
入力端子３００ａと第１の差動制御信号出力端子２０２ａとは接続されている。入力端子３００ａと第１の差動制御信号出力端子２０２ａとの間には、ｎチャネルＭＯＳトランジスタ３０２ａのゲートが接続されている。ｎチャネルＭＯＳトランジスタ３０２ａのゲートの接続点と第１の差動制御信号出力端子２０２ａとの間には、第３の差動制御信号出力端子２０４ａが接続されている。
【００７９】
入力端子３００ｂと第１の差動制御信号出力端子２０２ｂとは接続されている。入力端子３００ｂと第１の差動制御信号出力端子２０２ｂとの間には、ｎチャネルＭＯＳトランジスタ３０２ｂのゲートが接続されている。ｎチャネルＭＯＳトランジスタ３０２ｂのゲートの接続点と第１の差動制御信号出力端子２０２ｂとの間には、第２の差動制御信号出力端子２０３ｂが接続されている。
【００８０】
ｎチャネルＭＯＳトランジスタ３０２ａのドレインには、電源端子３０１ａが接続されている。ｎチャネルＭＯＳトランジスタ３０２ａのソースには、抵抗３０３ａが接続されている。抵抗３０３ａは、接地されている。ｎチャネルＭＯＳトランジスタ３０２ａのソースと抵抗３０３ａとの間には、第２の差動制御信号出力端子２０３ａが接続されている。
【００８１】
ｎチャネルＭＯＳトランジスタ３０２ｂのドレインには、電源端子３０１ｂが接続されている。ｎチャネルＭＯＳトランジスタ３０２ｂのソースには、抵抗３０３ｂが接続されている。抵抗３０３ｂは、接地されている。ｎチャネルＭＯＳトランジスタ３０２ｂのソースと抵抗３０３ｂとの間には、第３の差動制御信号出力端子２０４ｂが接続されている。
【００８２】
第２の実施形態に係るオフセット電圧発生回路２２０において、入力端子３００ａには、電位がＶｔ１の第１の信号が入力され、入力端子３００ｂには、電位がＶｔ２の第２の信号が入力されると想定する。また、ｎチャネルＭＯＳトランジスタ３０２ａ，３０２ｂのゲート・ソース間電圧Ｖｄｓは、ドレイン電流変動に対して一定電圧Ｖｄに近似していると想定する。
【００８３】
このような想定の下、ｎチャネルＭＯＳトランジスタ３０２ａによって、第２の差動制御信号出力端子２０３ａの電位はＶｔ１−Ｖｄとなる。また、ｎチャネルＭＯＳトランジスタ３０２ｂによって、第３の差動制御信号出力端子２０４ｂの電位はＶｔ２−Ｖｄとなる。第１の差動制御信号出力端子２０２ａの電位は、Ｖｔ１となる。第１の差動制御信号出力端子２０２ｂの電位は、Ｖｔ２となる。第２の差動制御信号出力端子２０３ｂの電位は、Ｖｔ２となる。第３の差動制御信号出力端子２０４ａの電位は、Ｖｔ１となる。
【００８４】
すなわち、第１の差動制御信号出力端子２０２ａ，２０２ｂから出力される信号の電位差をΔＡとし、第２の差動制御信号出力端子２０３ａ，２０３ｂから出力される信号の電位差をΔＢとし、第３の差動制御信号出力端子２０４ａ，２０４ｂから出力される信号の電位差をΔＣとすれば、
ΔＡ＝Ｖｔ１−Ｖｔ２
ΔＢ＝（Ｖｔ１−Ｖｄ）−Ｖｔ２＝ΔＡ−Ｖｄ
ΔＣ＝Ｖｔ１−（Ｖｔ２−Ｖｄ）＝ΔＡ＋Ｖｄ
となる。したがって、ΔＡ、ΔＢ、ΔＣは、一定の電位差Ｖｄを有することが分かる。
【００８５】
これらの電位差ΔＡ、ΔＢ、ΔＣを図２に示した３つの可変容量素子１０３，１０４，１０５の両端に与えることによって、広い制御電圧範囲に渡って、滑らかな周波数変化を有するＰＬＬ回路が実現される。
【００８６】
このように、第２の実施形態に係るＰＬＬ回路では、位相比較器とループフィルタとが一組含まれるだけであるので、第１の実施形態に係るＰＬＬ回路に比べて回路規模を小さくすることができる。
【００８７】
なお、第２の実施形態では、ｎチャネルＭＯＳトランジスタを用いることとしたが、ｐチャネルＭＯＳトランジスタを用いることとしてもよい。図１２は、ｐチャネルＭＯＳトランジスタを用いた場合のオフセット電圧発生回路２２０の構成の一例を示す回路図である。図１２に示すように、ｐチャネルＭＯＳトランジスタ３１０ａのゲートは、入力端子３００ａと第１の差動制御信号出力端子２０２ａとの間に接続されている。ｐチャネルＭＯＳトランジスタ３１０ａのドレインには、抵抗３０３ａと電源端子３０１ａとが直列に接続されている。ｐチャネルＭＯＳトランジスタ３１０ａのドレインと抵抗３０３ａとの間に、第２の差動制御信号出力端子２０３ａが接続されている。ｐチャネルＭＯＳトランジスタ３１０ａのソースは、接地されている。ｐチャネルＭＯＳトランジスタ３１０ｂのゲートは、入力端子３００ｂと第１の差動制御信号出力端子２０２ｂとの間に接続されている。ｐチャネルＭＯＳトランジスタ３１０ｂのドレインには、抵抗３０３ｂと電源端子３０１ｂとが直列に接続されている。ｐチャネルＭＯＳトランジスタ３１０ｂのドレインと抵抗３０３ｂとの間に、第３の差動制御信号出力端子２０４ｂが接続されている。ｐチャネルＭＯＳトランジスタ３１０ｂのソースは、接地されている。その他の接続関係については、図１１の場合と同様である。
【００８８】
図１２に示すオフセット電圧発生回路２２０においても、ゲート・ソース間電圧がＶｄであると想定する。
この場合、
ΔＡ＝Ｖｔ１−Ｖｔ２
ΔＢ＝（Ｖｔ１＋Ｖｄ）−Ｖｔ２＝ΔＡ＋Ｖｄ
ΔＣ＝Ｖｔ１−（Ｖｔ２＋Ｖｄ）＝ΔＡ−Ｖｄ
となる。したがって、オフセット電圧発生回路は、一定の電位差Ｖｄを有する３つの差動制御信号を出力することとなる。
【００８９】
なお、ｎチャネルＭＯＳトランジスタまたはｐチャネルＭＯＳトランジスタの変わりに、ダイオードなど他の素子を用いてもよい。
【００９０】
なお、第１および第２の実施形態では、並列に接続される可変容量回路が３つの場合を例示したが、可変容量回路は、２つであってもよいし、４つ以上であってもよい。いずれの場合であったとしても、少なくとも２つの差動制御信号において、各差動制御信号における電位差が、それぞれ相異なるものとなっていればよい。また、より好ましくは、上記実施形態で示したように、各差動制御信号における電位差が全て相違しており、電位差を大きい順に並べた場合、Ｖｄの間隔で均等に並ぶように電位差が段階的に設定されているとよい。これにより、広い制御電圧範囲に渡って滑らかな周波数変化を有するＰＬＬ回路を提供することができる。
【００９１】
なお、可変容量回路１１５〜１１７では、入力される差動制御信号における電位差に応じて容量値が定まればよいので、各可変容量回路が複数の可変容量素子から構成されていてもよい。
【００９２】
以上のように、本発明は、入力される差動制御信号における電位差に応じて容量値を変化させる複数の可変容量回路を並列に接続すると共に、差動制御信号における電位差に段階的な差をもたせることによって、電源電圧の２倍の周波数制御電圧範囲に渡って滑らかに周波数が変化するＰＬＬ回路を提供する。結果、低電圧動作時であっても、外部からの雑音の影響を受け難いＰＬＬ回路が提供されることとなる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＰＬＬ回路の構成を示すブロック図である。
【図２】電圧制御発振器１の構成を示す回路図である。
【図３】（ａ）は、両端の電位差に対する可変容量素子１０３，１０４，１０５の容量値の変化を示す図である。
（ｂ）は、ΔＢを基準にした場合の可変容量回路１１５，１１６，１１７のそれぞれの容量値を破線１３６，１３６，１３７で示す図である。
（ｃ）は、可変容量回路１１５，１１６，１１７の容量値を合計した並列共振回路全体の容量値を示す図である。
【図４】３つの電位差ΔＡ，ΔＢ，ΔＣを生成するための差動制御信号生成部２の構成を示すブロック図である。
【図５】帰還信号ｆｃおよび基準信号ｆｒ１，ｆｒ２，ｆｒ３の電圧波形の一例を示すと共にこれらの信号の時間関係を示す図である。
【図６】位相比較器２１０，２１１，２１２からの出力信号の電圧波形を示す図である。
【図７】ループフィルタ２１３，２１４，２１５から出力される第１の差動制御信号の電圧波形を示す図である。
【図８】帰還信号ｆｃに位相差を加える差動制御信号生成部の構成を示すブロック図である。
【図９】基準信号ｆｒ１と帰還信号ｆｃとの両方に位相差を加える周波数制御電圧生成回路の構成を示すブロック図である。
【図１０】本発明の第２の実施形態に係るＰＬＬ回路内の差動制御信号生成部２の構成を示すブロック図である。
【図１１】オフセット電圧発生回路２２０の内部構成の一例を示す回路図である。
【図１２】ｐチャネルＭＯＳトランジスタを用いた場合のオフセット電圧発生回路２２０の構成の一例を示す回路図である。
【図１３】従来の電圧制御発振器６００の構成例を示す回路図である。
【図１４】（ａ）は、図１３に示した電圧制御発振器６００を用いたＰＬＬ回路の構成を示すブロック図である。
（ｂ）は、位相比較器６０１から出力される信号の電圧波形を示す図である。
（ｃ）は、ループフィルタ６０２から出力される信号の電圧波形を示す図である。
【図１５】（ａ）は、従来の電圧制御発振器６００において、周波数制御電圧Ｖｔに対する可変容量素子の容量値の変化を示す図である。
（ｂ）は、従来の電圧制御発振器６００において、周波数制御電圧Ｖｔの変化に対する発振周波数の変化を示す図である。
【図１６】周波数制御端子に重畳する雑音の影響を抑えることができる従来の電圧制御発振器７００の構成例を示す回路図である。
【図１７】従来の電圧制御発振器７００において、可変容量素子として、半導体集積回路上で広く用いられるＭＯＳ容量を使用した場合の周波数制御電圧ΔＶｔに対する容量値の変化を示す図である。
【符号の説明】
１  電圧制御発振器
２  差動制御信号生成部
３  分周器
１００  負性抵抗回路
１０１  インダクタ
１０３，１０４，１０５  可変容量素子
１０６ａ，１０６ｂ，１０７ａ，１０７ｂ，１０８ａ，１０８ｂ  ＤＣカットコンデンサ
１１０ａ，１１０ｂ  第１の周波数制御端子
１１１ａ，１１１ｂ  第２の周波数制御端子
１１２ａ，１１２ｂ  第３の周波数制御端子
１１５，１１６，１１７  可変容量回路
２１０，２１１，２１２  位相比較器
２１３、２１４，２１５  ループフィルタ
２１６，２１７，２１８  移相器
２２０  オフセット電圧発生回路
３０２ａ，３０２ｂ  ｎチャネルＭＯＳトランジスタ
３０３ａ，３０３ｂ  ｐチャネルＭＯＳトランジスタ
【図１】
2005005801.tif 000003
【図２】
2005005801.tif 000004
【図３】
2005005801.tif 000005
【図４】
2005005801.tif 000006
【図５】
2005005801.tif 000007
【図６】
2005005801.tif 000008
【図７】
2005005801.tif 000009
【図８】
2005005801.tif 000010
【図９】
2005005801.tif 000011
【図１０】
2005005801.tif 000012
【図１１】
2005005801.tif 000013
【図１２】
2005005801.tif 000014
【図１３】
2005005801.tif 000015
【図１４】
2005005801.tif 000016
【図１５】
2005005801.tif 000017
【図１６】
2005005801.tif 000018
【図１７】
2005005801.tif 000019