(57)【要約】 【課題】  不揮発性メモリセルに対するエレクトロンの放出と注入を各々ビット毎に選択して行なうことができる半導体装置を提供する【解決手段】  メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性のメモリセル（Ｍ１１〜Ｍ２２）を備える。メモリゲート（ＭＧ）に負電圧を印加することによりメモリセルのチャネル領域で発生させたホットキャリアを介して電荷保持層が保持するエレクトロンを放出して消去を行ない、メモリゲートに正電圧を印加することによりメモリセルのチャネル領域で発生させたホットキャリアを介して電荷保持層にエレクトロンを注入して書込みを行ない、ホットキャリアの生成と抑制をビット線電圧によりビット線（ＢＬ）単位で制御する。【選択図】        図７
2005346819.tif 000002
【特許請求の範囲】
【請求項１】
メモリアレイと制御部を備えた不揮発性メモリを有する半導体装置であって、
前記メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し前記第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性メモリセルを複数個備え、
前記制御部は、メモリゲートに負の高電圧を印加することにより不揮発性メモリセルのチャネル領域で発生させたホットキャリアを介して電荷保持層が保持するエレクトロンを放出し、メモリゲートに正の高電圧を印加することにより不揮発性メモリセルのチャネル領域で発生させたホットキャリアを介して電荷保持層にエレクトロンを注入し、前記ホットキャリアの生成と抑制をビット線電圧によりビット線単位で制御する半導体装置。
【請求項２】
データラッチ回路を有し、
前記制御部は、データの書き換えに際して、不揮発性メモリセルの記憶情報をビット線を介して対応するデータラッチ回路にラッチさせ、ラッチされた記憶情報のうち書き換え対象部分を書込みデータで更新し、更新されたラッチデータの各ビットの論理値にしたがって、対応する不揮発性メモリセルに対するホットキャリアの生成と抑制を制御する請求項１記載の半導体装置。
【請求項３】
第１のデータラッチ回路と第２のデータラッチ回路を有し、
前記制御部は、データの書き換えに際して、同じ不揮発性メモリセルの記憶情報をビット線を介して対応する第１のデータラッチ回路及び対応する第２のデータラッチ回路にラッチさせ、その後、前記第２のデータラッチ回路にラッチされたデータを書き換え対象部分に対応させて書込みデータで更新し、更新後の第２のデータラッチ回路のラッチデータと第１のデータラッチ回路のラッチデータとが不一致となるビットに対応する不揮発性メモリセルをホットキャリアの生成対象とする請求項１記載の半導体装置。
【請求項４】
第１のデータラッチ回路と第２のデータラッチ回路を有し、
前記第１のデータラッチ回路と前記第２のデータラッチ回路のそれぞれは、対応するビット線を介して不揮発性メモリセルに接続され、
前記制御部は、データの書き換えに際して、前記第１のデータラッチ回路及び第２のデータラッチ回路をビット毎に第１の論理値に初期化し、初期化された第１のデータラッチ回路を書き換え対象部分に対応させて書込みデータで更新し、前記第２のデータラッチ回路を書き換え対象部分に対応させて第２の論理値に更新し、更新後の第２のデータラッチ回路のラッチデータと第１のデータラッチ回路のラッチデータとが第２の論理値で一致するビットに対応する不揮発性メモリセルをホットキャリアの生成対象とする請求項１記載の半導体装置。
【請求項５】
前記不揮発性メモリをアクセス可能な論理ユニットを有する請求項１記載の半導体装置。
【請求項６】
前記論理ユニットは前記不揮発性メモリを書き込みアクセスするとき、書き込み対象アドレス、書き込みデータ、及び書き込み動作の指示を前記不揮発性メモリに与える請求項５記載の半導体装置。
【請求項７】
前記制御部は不揮発性メモリセルの記憶情報を書き換えるとき、書き換え対象の不揮発性メモリセルから記憶情報を読み出す処理を省略し、アドレス情報で指定される書き換え非対象の不揮発性メモリセルをホットキャリアの抑制対象とする請求項１記載の半導体装置。
【請求項８】
メモリアレイと制御部を備えた不揮発性メモリを有する半導体装置であって、
前記メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し前記第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性メモリセルを複数個備え、
前記制御部は、ビット線電位の高低を制御して前記不揮発性メモリセルのドレインとソースの間に電流を流すか否かを決定し、メモリゲートに印加する高電圧の極性を制御することによって前記電流が流される不揮発性メモリセルの電荷保持層に対するエレクトロンの放出又は注入を選択する半導体装置。
【請求項９】
ドレインとソース間に電流が流される不揮発性メモリセルのビット線電位は相対的に低くされ、前記電流が流されない不揮発性メモリセルのビット線電位は相対的に高くされる請求項８記載の半導体装置。
【請求項１０】
前記エレクトロンの放出が選択される不揮発性メモリセルのメモリゲートは負極性の高電圧とされ、前記エレクトロンの注入が選択される不揮発性メモリセルのメモリゲートは正極性の高電圧とされる請求項９記載の半導体装置。
【請求項１１】
前記ビット線電位の高低は、不揮発性メモリセルから読み出した記憶情報の論理値と書込みデータの論理値とに基づいて決定される請求項８記載の半導体装置。
【請求項１２】
前記ビット線電位の高低は、書き換え対象の不揮発性メモリセルを指示するアドレス情報と書き込みデータに基づいて決定される請求項８記載の半導体装置。
【請求項１３】
前記不揮発性メモリをアクセス可能なデータ処理ユニットと、前記不揮発性メモリと前記データ処理ユニットとを接続する内部バスを更に有し、
前記不揮発性メモリは前記データ処理ユニットのアドレス空間に配置される請求項８記載の半導体装置。
【請求項１４】
前記不揮発性メモリは前記データ処理ユニットの動作プログラムを保有する請求項１３記載の半導体装置。
【請求項１５】
前記不揮発性メモリは前記データ処理ユニットが利用するデータを保有する請求項１３記載の半導体装置。
【請求項１６】
メモリアレイと制御部を備えた不揮発性メモリを有する半導体装置であって、
前記メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し前記第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性メモリセルを複数個備え、
前記制御部は、ビット線電位の高低によって不揮発性メモリセルのドレイン・ソース間電流の生成と抑制を制御すると共に、メモリゲートに印加する高電圧の極性を相違させて前記電荷保持層に作用する電界の向きを制御することにより、前記不揮発性メモリセルの閾値電圧を決定する半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリアレイと制御部を備えた不揮発性メモリを有する半導体装置に関し、例えばフラッシュメモリを搭載したマイクロコンピュータなどに適用して有効な技術に関する。
【背景技術】
【０００２】
非特許文献１には、２トランジスタのＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリについて記載される。この不揮発性メモリセルはコントロールトランジスタ部とメモリトランジスタ部から成り、コントロールトランジスタ部は、ＣＰＵ内で使用している１．５Ｖ系のＭＯＳトランジスタと同じゲート耐圧（ゲート酸化膜厚）が採用されている。コントロールトランジスタ部はビット線に接続され（便宜上ビット線に接続される不揮発性メモリセルの電極をドレインと記す）、メモリトランジスタ部はソース線に接続される（便宜上ソース線に接続される不揮発性メモリセルの電極をソースと記す）。書込みはソース側に高電圧を与え、ソース側ホットエレクトロン注入（Source-Side Hot-Electron Injection）を利用する。コントロールトランジスタのゲート（コントロールゲート）を１．５Ｖに固定し、ドレイン側の電圧で書込みをビット毎に制御する。消去はトンネリングを使い、メモリトランジスタのゲート（メモリゲート）側に電子を引き抜く。消去はメモリゲートが共通な範囲で、複数のメモリに対して並列して行われる。読出しは、１．５Ｖより高い電圧を必要としない。読出し時に動作する部分は、１．５Ｖ系のＭＯＳトランジスタで構成すればよい。消去及び書き込みにおいて高電圧はソース線及びメモリゲートに印加され、ビット線には高電圧が印加されないからである。
【０００３】
特許文献２には、同じく２トランジスタのＭＯＮＯＳ型不揮発性メモリについて記載されるが、ここではソース線にコントロールトランジスタ部を接続し、ビット線にメモリトランジスタ部を接続している。書込みはソース側ホットエレクトロン注入を使い、消去はビット線のドレイン側で発生したホットホールを注入する。ドレイン側の電圧で書込みと消去をビット毎に制御するようになっている。したがってビット線側にも高電圧を印加することが必要とされる。
【０００４】
【非特許文献１】T.Tanaka et al., A 512kB MONOS type Flash Memory Module Embedded in a Microcontroller, 2003 Symposium on VLSI Circuits Dig., p211,212
【０００５】
【特許文献１】日本国公開特許公報２００３−４６００２号
【発明の開示】
【発明が解決しようとする課題】
【０００６】
特許文献１記載の技術では、メモリゲートが共通の不揮発性メモリセルは全て消去されるため、書換え単位をそれよりも小さくするためには、メモリゲートを分割し、独立して制御する必要がある。メモリゲートには１０Ｖ以上の高い電圧がかかるため、高電圧系のＭＯＳトランジスタで構成するのでレイアウト面積が大きくなる。
【０００７】
特許文献２記載の技術では、ビット線を選択的に５Ｖ程度の高電圧とする必要があるため、ビット線のドライバが高電圧系のＭＯＳトランジスタで構成されなければならず、レイアウト面積が大きくなる。
【０００８】
本発明の目的は、不揮発性メモリセルに対するエレクトロンの放出と注入を各々ビット毎に選択して行なうことができる半導体装置を提供することにある。
【０００９】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１１】
〔１〕半導体装置（１５）はメモリアレイ（１８）と制御部（１９）を備えた不揮発性メモリ（１７）を有する。前記メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部（Ｔｒｍ）と、コントロールゲートを有し前記第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部（Ｔｒｃ）とを一組とする不揮発性メモリセルを複数個備える。前記制御部は、メモリゲートに負電圧を印加することにより不揮発性メモリセルのチャネル領域で発生させたホットキャリアを介して電荷保持層が保持するエレクトロンを放出し、メモリゲートに正電圧を印加することにより不揮発性メモリセルのチャネル領域で発生させたホットキャリアを介して電荷保持層にエレクトロンを注入し、前記ホットキャリアの生成と抑制をビット線電圧によりビット線単位で制御する。
【００１２】
上記より、ホットキャリアの生成と抑制に必要なビット線側の電圧は第２のトランジスタ部のコントロールゲートの電圧レベルとの関係で決定すればよく高電圧であることを要しない。ホットキャリアの作用を受けてエレクトロンやホールが発生することになるがこのエレクトロンやホールに作用する電界の向きは第１トランジスタ部のドレイン又はソース電極の電位に対するメモリゲートの高電圧の極性によって決定される。したがって、不揮発性メモリセルの閾値電圧を制御するのにビット線に高電圧を印加することを要しない。そして、前記ホットキャリアの生成と抑制をビット線電圧によりビット線単位で制御することができるから、不揮発性メモリセルに対するエレクトロンの放出と注入の何れもビット毎に可否を選択して、メモリゲート共通の不揮発性メモリセルに対して並列的に行なうことができる。これにより、ビット線側に高耐圧系回路を配置することなく、所謂書き込みと消去がビット単位で選択的に可能になる。
【００１３】
前記ホットキャリアの生成と抑制をビット線電圧によりビット線単位で制御するための具体的な形態について説明する。第１の形態では、前記メモリゲートが共通接続される複数の不揮発性メモリセルのビット線に対応して設けられたデータラッチ回路（ＤＬ１１〜ＤＬｎ１）を有し、このとき、前記制御部は、データの書き換えに際して、前記データラッチ回路にビット線を介して不揮発性メモリセルの記憶情報をラッチさせ、ラッチされた記憶情報のうち書き換え対象部分を書込みデータで更新し、更新されたラッチデータの各ビットの論理値にしたがって、対応する不揮発性メモリセルに対するホットキャリアの生成と抑制を制御する。第１の形態ではデータラッチ回路への記憶情報の読み出しが必要になり、また、消去や書き込み動作はデータラッチ回路にラッチされているデータビットの論理値で決まるから消去や書き込みを要しない不揮発性メモリセルに対しても消去や書き込み動作が行なわれる。
【００１４】
第２の形態では、前記メモリゲートが共通接続される複数の不揮発性メモリセルのビット線にビット対応で設けられた第１のデータラッチ回路（ＤＬ１４…）と第２のデータラッチ回路（ＤＬ１３…）を有し、前記制御部は、データの書き換えに際して、前記第１のデータラッチ回路及び第２のデータラッチ回路にビット線を介して同じ不揮発性メモリセルの記憶情報をラッチさせ、この後前記第２のデータラッチ回路にラッチされたデータを書き換え対象部分に対応させて書込みデータで更新し、更新後の第２のデータラッチ回路のラッチデータと第１のデータラッチ回路のラッチデータとが不一致となるビットに対応する不揮発性メモリセルをホットキャリアの生成対象とする。これにより、上記消去や書き込みを要しない不揮発性メモリセルに重ねて消去や書き込みが行なわれる、という点が改善される。
【００１５】
第３の形態では、前記メモリゲートが共通接続される複数の不揮発性メモリセルのビット線にビット対応で設けられた第１のデータラッチ回路（ＤＬ１６…）と第２のデータラッチ回路（ＤＬ１５…）を有し、前記制御部は、データの書き換えに際して、前記第１のデータラッチ回路及び第２のデータラッチ回路をビット毎に第１の論理値に初期化し、初期化された第１のデータラッチ回路を書き換え対象部分に対応させて書込みデータで更新し、前記第２のデータラッチ回路を書き換え対象部分に対応させて第２の論理値に更新し、更新後の第２のデータラッチ回路のラッチデータと第１のデータラッチ回路のラッチデータとが第２の論理値で一致するビットに対応する不揮発性メモリセルをホットキャリアの生成対象とする。これにより、データラッチ回路への記憶情報の読み出しが不必要になり、上記消去や書き込みを要しない不揮発性メモリセルに重ねて消去や書き込みが行なわれるという点が改善される。
【００１６】
本発明の更に別の観点による具体的な形態では、半導体装置は更に前記不揮発性メモリをアクセス可能な論理ユニット（１６）を有する。前記論理ユニットは前記不揮発性メモリを書き込みアクセスするとき、書き込み対象アドレス、書き込みデータ、及び書き込み動作の指示を前記不揮発性メモリに与える。
【００１７】
本発明の更に別の観点による具体的な形態では、前記制御部は不揮発性メモリセルの記憶情報を書き換えるとき、書き換え対象の不揮発性メモリセルから記憶情報を読み出す処理を省略し、アドレス情報で指定される書き換え非対象の不揮発性メモリセルをホットキャリアの抑制対象とする。
【００１８】
〔２〕半導体装置は、メモリアレイと制御部を備えた不揮発性メモリを有する。前記メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し前記第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性メモリセルを複数個備える。前記制御部は、ビット線電位の高低を制御して前記不揮発性メモリセルのドレインとソースの間に電流を流すか否かを決定し、メモリゲートに印加する高電圧の極性を制御することによって前記電流が流される不揮発性メモリセルの電荷保持層に対するエレクトロンの放出又は注入を選択する。
【００１９】
上記より、不揮発性メモリセルの閾値電圧を制御するのに必要な高電圧はビット線に印加することを要しない。そして、前記不揮発性メモリセルのドレインとソースの間に電流を流すか否かをビット線電位の高低で制御するから、不揮発性メモリセルに対するエレクトロンの放出と注入の双方をビット毎に行なうことができる。これにより、ビット線側に高耐圧系回路を配置することなく、所謂書き込みと消去がビット単位で選択的に可能になる。
【００２０】
本発明の具体的な形態では、ドレインとソース間に電流が流される不揮発性メモリセルのビット線電位は相対的に低くされ、前記電流が流されない不揮発性メモリセルのビット線電位は相対的に高くされる。前者はコントロールトランジスタのオン方向に作用し、後者はコントロールトランジスタのオフ方向に作用する。
【００２１】
前記エレクトロンの放出が選択される不揮発性メモリセルのメモリゲートは負極性の高電圧とされ、前記エレクトロンの注入が選択される不揮発性メモリセルのメモリゲートは正極性の高電圧とされる。前者は基板から電荷保持層にエレクトロンが注入される方向に作用し、後者は電荷保持層からメモリゲートにエレクトロンが放出される方向に作用する。
【００２２】
前記ビット線電位の高低は、不揮発性メモリセルから読み出した記憶情報の論理値と書込みデータの論理値とに基づいて決定してよい。但し、書き換え前に不揮発性メモリセルから記憶情報を読み出す動作が必要になる。
【００２３】
また、前記ビット線電位の高低は、書き換え対象の不揮発性メモリセルを指示するアドレス情報と書き込みデータに基づいて決定してよい。アドレス情報で書き換え対象と特定し、その部分を書込みデータで規定し、他の部分を前記不揮発性メモリセルのドレイン・ソース間電流を抑止する論理値で固定することが可能になる。これにより、書き換え前に不揮発性メモリセルから記憶情報を読み出す動作が不用になる。
【００２４】
本発明の更に別の具体的な形態では、半導体装置は、前記不揮発性メモリをアクセス可能なデータ処理ユニットと、前記不揮発性メモリと前記データ処理ユニットとを接続する内部バスを更に有し、前記不揮発性メモリは前記データ処理ユニットのアドレス空間に配置される。前記不揮発性メモリは前記データ処理ユニットの動作プログラムを保有する。また、前記不揮発性メモリは前記データ処理ユニットが利用するデータを保有する。
【００２５】
〔３〕半導体装置は、メモリアレイと制御部を備えた不揮発性メモリを有する。前記メモリアレイは、電荷保持層とメモリゲートを有し情報記憶に用いるＭＯＳ型の第１トランジスタ部と、コントロールゲートを有し前記第１トランジスタ部を選択的にビット線に接続するＭＯＳ型の第２トランジスタ部とを一組とする不揮発性メモリセルを複数個備える。前記制御部は、ビット線電位の高低によって不揮発性メモリセルのドレイン・ソース間電流の生成と抑制を制御すると共に、メモリゲートに印加する高電圧の極性を相違させて前記電荷保持層に作用する電界の向きを制御することにより、前記不揮発性メモリセルの閾値電圧を決定する。
【発明の効果】
【００２６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。
【００２７】
すなわち、不揮発性メモリセルに対するエレクトロンの放出と注入を各々ビット毎に選択して行なうことができる。
【発明を実施するための最良の形態】
【００２８】
図１には本発明の一例に係るマイクロコンピュータが例示される。マイクロコンピュータ１５は、特に制限されないが、単結晶シリコンのような１個の半導体基板に、中央処理装置（ＣＰＵ）１６などのデータ処理ユニットとフラッシュメモリ（ＦＬＡＳＨ）１７のような不揮発性メモリを備えて成り、ＣＰＵ１６はバス２０を介してフラッシュメモリ１７をアクセス可能である。フラッシュメモリ１７は不揮発性メモリセルがマトリクス配置されたメモリアレイ（ＡＲＹ）１８と制御部（ＣＮＴ）１９を備える。
【００２９】
図２には不揮発性メモリセルの断面構造が例示される。不揮発性メモリセルは、シリコン基板上に設けたｐ型ウエル領域２に、情報記憶に用いるＭＯＳ型の第１トランジスタ部（以下単にメモリトランジスタ部とも記す）Ｔｒｍと、前記メモリランジスタ部Ｔｒｍを選択的にビット線ＢＬに導通させるＭＯＳ型の第２トランジスタ部（以下単にコントロールトランジスタ部とも記す）Ｔｒｃとを一組として有し、所謂スプリットゲートタイプと称される構造を有する。
【００３０】
メモリトランジスタ部ｔｒｍは、ソース線ＳＬに接続するソース線電極となるｎ型拡散層（ｎ型不純物領域）３、電荷保持層（例えばシリコン窒化膜）８、電荷保持層８の表裏に配置された絶縁膜（例えば酸化シリコン膜）７，９、及び書込み・消去時に高電圧を印加するためのメモリゲート電極（例えばｎ型ポリシリコン層）５（ＭＧ）を有する。前記コントロールトランジスタ部Ｔｒｃは、ビット線に接続するビット線電極となるｎ型拡散層（ｎ型不純物領域）２、ゲート絶縁膜（例えば酸化シリコン膜）６、及びコントロールゲート電極（例えばｎ型ポリシリコン層）４（ＣＧ）を有する。１０は双方のトランジスタ部ＴｒｍとＴｒｃのゲート電極間を絶縁する側壁絶縁膜である。前記メモリトランジスタ部Ｔｒｍの電荷保持層８とその表裏に配置された絶縁膜９，７と（併せてメモリゲート絶縁膜８，９，１０と称する）の膜厚はコントロールトランジスタ部Ｔｒｃのゲート絶縁膜６の膜厚よりも厚く形成され、メモリトランジスタ部Ｔｒｍは高耐圧とされる。コントロールトランジスタ部ＴｒｃはＣＰＵを構成するロジック用のＭＯＳトランジスタと同じゲート絶縁膜厚を有し、双方同一プロセスで形成される。便宜上、上記ソース線電極３を不揮発性メモリセルのソース、ビット線電極２を不揮発性メモリセルのドレインと称する。図３には不揮発性メモリセルの回路記号が示される。
【００３１】
図４及び図５には不揮発性メモリセルの実際に即した断面構造が例示され、図４は書き込みに着目し、図５は消去に着目した図とされる。図２と同一の構成要素には同一符号を付してある。特に制限されないが、不揮発性メモリセルは相対的に低い閾値電圧又は相対的に高い閾値電圧を持つことによって１ビットのデータを記憶する。相対的に高い閾値電圧は、例えば熱平衡状態に比べて多くのエレクトロンが電荷保持層８に注入されている状態によって形成する。この状態を単に書き込み状態、この状態にすることを単に書き込みとも記す。相対的に低い閾値電圧は、例えばエレクトロンが熱平衡状態に比べて多く電荷保持層８から放出されている状態によって形成する。この状態を単に消去状態、この状態にすることを単に消去とも記す。この消去は、見方を変えれば電荷保持層にホールを注入すると表現することも可能である。特にホールを注入するという表現は、エレクトロンの放出が熱平衡状態の手前で止む場合と区別するために用いる場合が有る。
【００３２】
図４及び図５に示すように、ソース３に高電圧を印加した状態で、ドレイン２とソース３の間に電流を流すことにより、側壁絶縁層を挟むチャネル端の間に高電界を生じホットキャリアが発生する。側壁絶縁層１０が介在し、メモリトランジスタ部Ｔｒｍのメモリゲート電極５とコントロールトランジスタ部Ｔｒｃのコントロールゲート電極４が分離されるので、コントロールトランジスタ部Ｔｒｃ直下のチャネル部は、コントロールゲート電極４の電圧で制御される。このため、ソース３に高電圧が印加されても、コントロールゲート電極４の電圧を例えば０Ｖとすれば、メモリトランジスタ部Ｔｒｍ直下のチャネル部とコントロールトランジスタ部Ｔｒｃ直下のチャネル部が導通することはない。メモリトランジスタ部Ｔｒｍ直下のチャネル部とコントロールトランジスタ部Ｔｒｃ直下のチャネル部を導通させ、ドレイン２とソース３の間に電流を流すためには、コントロールゲート電極４の電圧を例えば１．５Ｖとする必要がある。１１はチャネル、１２はエレクトロンを意味する。そのようにして生成されたホットキャリアがＳｉ原子と衝突することで、ホールとエレクトロンが発生する。メモリゲート５の電圧を正負に切り替えることで、発生したホールまたはエレクトロンを選択的に電荷保持層へ注入することができる。例えば書き込みのときメモリゲート５は１３Ｖ、ソース３は６Ｖにされ、エレクトロン１３が電荷保持層に注入される。消去のときメモリゲート５は−６Ｖ、ソース３は６Ｖにされホール１４が電荷保持層に注入される。ホールが電荷保持層に注入されるとは、電荷保持層のエレクトロンがメモリゲート５とソース３と間の高電界で加速されホールに再結合して放出される、ということである。ドレイン２、ソース３間に電流を流さない場合は、ホットキャリアが発生せず、電荷保持層へ注入されるホールまたはエレクトロンが生成されない。このため、ドレイン２側の電圧を変えるだけで、ソース３（ＳＬ）、コントロールゲート４（ＣＧ）、及びメモリゲート５（ＭＧ）を共有する複数の不揮発性メモリセルに対して、並行してビット単位の選択的な書込み又は消去を行なうことができる。
【００３３】
図６及び図７にはメモリアレイの構成が代表的に示され、図６は書き込みに着目し、図７は消去に着目した図とされる。各図において不揮発性メモリセルはＭ１１〜Ｍ２２の４個が代表的に示される。ＭＧｉ（ｉは正の整数）は同一行に配置された不揮発性メモリセルのメモリゲートに共通接続されたメモリゲート線、ＣＧｉは同一行に配置された不揮発性メモリセルのコントロールゲートに共通接続されたコントロールゲート線、ＳＬｉは同一行に配置された不揮発性メモリセルのソースに共通接続されたソース線、ＢＬｉは同一列に配置された不揮発性メモリセルのドレインに共通接続されたビット線である。図６及び図７に例示されるように、書き込み及び消去の何れの場合にも、処理対象とする不揮発性メモリセルＭ１１のドレインに接続するビット線ＢＬｉを０〜０．８Ｖ程度、ソース３に接続するソース線ＳＬｉを６Ｖ、コントロールゲート４に接続するコントロールゲート線ＣＧｉを１．５Ｖ、基板の電位を０Ｖとする。これは書き込み又は消去対象とされる不揮発性メモリセルＭ１１のドレイン、ソース間に電流が流れる条件とされる。書き込み時に流れる電流をＩｐ、消去時に流れる電流をＩｅとして図示してある。
【００３４】
この状態で、書き込みを行なうとき、すなわち電荷保持層へエレクトロンを注入したい場合は、メモリトランジスタ部Ｔｒｍのメモリゲート５に接続するメモリゲート線ＭＧ１の電圧を正の高電圧、例えば１３Ｖとする。一方消去を行なうとき、すなわち電荷保持層へホールを注入（電荷保持層からエレクトロンを放出）したい場合は、メモリゲートＭＧ１の電圧を負の高電圧、例えば−６Ｖとする。書込み又は消去を行わない場合は、ドレイン２に接続するビット線ＢＬｉを１．５Ｖとすることにより、コントロールトランジスタ部Ｔｒｃがオフ状態にされ、不揮発性メモリセルのドレインとソース間に電流が流れないようになる。
【００３５】
図８には読み出し動作に着目したときのメモリアレイの状態が代表的に示される。全てのビット線ＢＬｉは１Ｖにプリチャージされ、全てのソース線は０Ｖにされる。読み出し対象とされる不揮発性メモリセルが共有するコントロールゲート線ＣＧ１がコントロールトランジスタ分の選択レベル（例えば１．５Ｖ）に、その他のコントロールゲート線ＣＧｉは非選択レベル（例えば０Ｖ）にされる。メモリゲート線ＭＧｉは１．５Ｖにされる。
【００３６】
図９には比較例に係る消去方法が示される。ここでも図２と同じスプリットゲートタイプの不揮発性メモリセルを用いる。図９に示される消去はトンネリングを使い、メモリトランジスタのゲート（メモリゲート）側に電子を引き抜く。消去はメモリゲートが共通な範囲で、複数のメモリに対して並列して行われる。消去の有無をビット単位で制御することはできない。
【００３７】
図１０、図１１、図１２には別の比較例に係る書き込み方法、消去方法、読み出し方法が示される。ここでも、同じくスプリットゲートタイプのＭＯＮＯＳ型不揮発性メモリを用いるが、ソース線にコントロールトランジスタ部を接続し、ビット線にメモリトランジスタ部を接続している。書込みはソース側ホットエレクトロン注入を使い、消去はビット線のドレイン側で発生したホットホールを注入する。ドレイン側の電圧で書込みと消去をビット毎に制御するようになっている。したがってビット線側にも高電圧を印加することが必要とされる。
【００３８】
図１３及び図１４にはメモリアレイの更に具体的な構成が例示され、図１３は書き込みに着目し、図１４は消去に着目する。図６及び図７との相違点はビット線電位を規定する為の構成が具体的に示されている。図６及び図７と同様にソース線ＳＬｉは行方向の不揮発性メモリセル単位に設けられている。列方向毎の不揮発性メモリセル単位にビット線と同数ソース線を設ける場合に比べてソース線の数を減らすことができ、ソース線とソース線ドライバのレイアウト面積の低減に寄与する。
【００３９】
ビット線ＢＬｉにはｐチャンネル型のチャージＭＯＳトランジスタｔｒ１１、ｔｒ１２とディスチャージＭＯＳトランジスタＴｒ１２，Ｔｒ２２が直列接続される。ＭＯＳトランジスタｔｒ１１、ｔｒ１２にはカレントミラー回路により定電流トランジスタＴｒ０１に流れる電流が鏡映可能にされる。同じく、ＭＯＳトランジスタＴｒ１２，Ｔｒ２２にはカレントミラー回路により定電流トランジスタＴｒ０２に流れる電流が鏡映可能にされる。ディスチャージＭＯＳトランジスタＴｒ１２，Ｔｒ２２には選択信号Ｂ１，Ｂ２にてスイッチ制御される選択ＭＯＳトランジスタＴｒ１３，Ｔｒ２３が直列接続される。
【００４０】
書込み／消去時は、書込み／消去対象の不揮発性メモリセルＭ１１に接続するビット線ＢＬ１に電流を流すため、選択信号Ｂ１が１．５Ｖにされる。書込み／消去非対象の不揮発性メモリセルＭ２１に接続するビット線には電流を流さないため、選択信号Ｂ２は０Ｖにされる。選択信号Ｂ１，Ｂ２のレベルによりビット毎に書込み／消去を行なうかを任意に選択できる。
【００４１】
書込み／消去時は、書込み／消去対象の不揮発性メモリセルＭ１１に接続するコントロールゲート線ＣＧ１を１．５Ｖ、非対象側のコントロールゲート線ＣＧ２は０Ｖとする。書込み時は、書込み対象の不揮発性メモリセルＭ１１に接続するメモリゲート線ＭＧ１を１３Ｖ、非対象側のメモリゲート線ＭＧ２は０Ｖとする。消去時は、消去対象の不揮発性メモリセルＭ１１に接続するメモリゲート線ＭＧ１を−６Ｖ、非対象側のメモリゲート線ＭＧ２を０Ｖとする。書込み／消去時は、書込み／消去対象の不揮発性メモリセルＭ１１に接続するソース線ＳＬ１を６Ｖに、非対象側のソース線ＬＳ２は０Ｖでもよいが、ディスターブを低減するため、１．５Ｖとする。
【００４２】
ビット線ＢＬ１は、トランジスタＴｒ１１を通して電源電圧ｖｄｄに接続され、ビット線ＢＬ２もトランジスタＴｒ２１を通して電源電圧ｖｄｄに接続されている。トランジスタＴｒ１１，Ｔｒ２１は、同一ビット線に接続している複数のメモリセルの無視し得ないリーク電流により、ビット線ＢＬｉの電位が不所望に低下して、書込み／消去非対象の不揮発性メモリセルに電流が流れ、誤書込み／誤消去を請ずるのを防ぐために設けられ、ビット線ＢＬｉにＩ１の充電電流を流す働きをする。トランジスタＴｒ１１，Ｔｒ２１の共通ゲートＣｈＧの電圧は前記電流Ｉ１がリーク電流と同じ温度特性を持つよう制御すれば、誤書込み／誤消去はより生じ難くなる。
【００４３】
ビット線ＢＬ１は、トランジスタＴｒ１２，Ｔｒ１３を通して接地電圧ｖｓｓに接続され、ビット線ＢＬ２はトランジスタＴｒ２２，Ｔｒ２３を通して接地電圧ｖｓｓに接続されている。トランジスタＴｒ１２，Ｔｒ２２は、書込み／消去対象の不揮発性メモリセルを流れる電流Ｉｐ／Ｉｅを一定に保ち、定電流書込み／消去による書込み／消去特性のばらつきを低減することを目的として配置される。トランジスタＴｒ１２，Ｔｒ２２の共通ゲートＤＣＧの電圧を、Ｉｐ／Ｉｅが温度によらず一定となるよう制御すれば、書込み／消去特性のばらつきを良好に低減することができる。
【００４４】
トランジスタＴｒ１３，Ｔｒ２３は、それぞれ選択信号Ｂ１，Ｂ２によりスイッチ制御される。
【００４５】
行方向に配置されたメモリセルＭ１１，Ｍ２１は、コントロールゲート線ＣＧ１、メモリゲート線ＭＧ１、ソース線ＳＬ１を夫々共有するから、同一行に配置されたメモリセルＭ１１，Ｍ１２を並行して書込み／消去の対象とすることができる。
【００４６】
図１５及び図１６にはメモリアレイの更に別の具体的な構成が例示され、図１５は書き込みに着目し、図１６は消去に着目する。図１３及び図１４との相違点は、書込み／消去対象の不揮発性メモリセルに接続するビット線ＢＬ１に直接０Ｖを与えるようになっている。トランジスタＴｒ１１，Ｔｒ２１，Ｔｒ１２，Ｔｒ２２とその関連回路が不用になり、周辺回路が簡便になるので、性能の要求が厳しくない廉価版のメモリ構造として、有効である。また、図１５、図１６の構成であっても、コントロールゲート線ＣＧ１，ＣＧ２の電圧を制御して、書込み／消去対象の不揮発性メモリセルに流れる電流Ｉｐ／Ｉｅを制御することも可能である。この場合も、コントロールゲート線ＣＧ１，ＣＧ２の電圧は１．５Ｖ以下でよいため、読み出し系を１．５Ｖ系のロジック用のＭＯＳトランジスタで構成可能という点に変わりはない。
【００４７】
図１７及び図１８にはメモリアレイの更に別の具体的な構成が例示され、図１７は書き込みに着目し、図１８は消去に着目する。図１５及び図１６との相違点は、ビット線と同様に、ソース線も行方向の不揮発性メモリセルＭ１１，Ｍ１２の間で分離したことである。ソース線ＳＬｉはビット線ＢＬｉと同様に同一列のメモリセルのソースに共通接続される。この場合、書込み／消去非対象の不揮発性メモリセルのソース電圧を６Ｖから１．５Ｖ程度まで低くできるため、ソース側からのディスターブを小さくできる。
【００４８】
次に、上記フラッシュメモリにおいて書き込み／消去時にビット線の電位をビット線単位で制御するための構成を説明する。
【００４９】
図１９乃至図２３には書き込み／消去時にビット線の電位をビット線単位で制御するための第１の構成が示される。ここでは図１５及び図１６の構成を基礎とする。
【００５０】
書換えデータを保持するためのデータラッチＤＬ１１〜ＤＬｎ１を有する。データラッチは図２４に例示されるスタティックラッチとされる。データラッチＤＬ１１〜ＤＬｎ１の一方の入出力ノードには入力ＤＩ１〜ＤＩｎが接続される。データラッチＤＬ１１〜ＤＬｎ１の他方の入出力ノードには、データラッチＤＬ１１〜ＤＬｎ１の出力をインバータで反転して反転データをビット線に供給可能にするためのトランジスタＴｒ１４〜Ｔｒｎ４が設けられ、また、データラッチＤＬ１１〜ＤＬｎ１の他方の入出力ノードをそのままビット線の接続可能にするトランジスタＴｒ１５〜Ｔｒｎ５が設けられる。書き込み時前記トランジスタＴｒ１４〜Ｔｒｎ４はそのゲート制御信号Ｐが１．５Ｖにされてオン状態にされる。消去時前記トランジスタＴｒ１５〜Ｔｒｎ５はそのゲート制御信号Ｅが１．５Ｖにされてオン状態にされる。
【００５１】
書き換え前において、書き換え時に選択されるコントロールゲート線ＣＧ１に接続する代表的に示された不揮発性メモリセルＭ１１とＭ２１は消去状態、Ｍ３１とＭｎ１は書込み状態であるとする。不揮発性メモリセルＭ２１を書込み状態に、Ｍ３１を消去状態に変更し、不揮発性メモリセルＭ１１とＭｎ１は書換え前の状態を維持する場合を一例として、その動作を説明する。ここでは書き換え動作を図１９、図２０、図２１、図２２の順で行うが、図２１の消去と図２２の書き込みの順番を入れ換えても差支えない。
【００５２】
先ず、図１９に示されるように、書換えない部分のデータを保持するため、データを読み出してデータラッチＤＬ１１〜ＤＬｎ１に保存する。一旦センスアンプで読み出したデータを、デコード論理を通して入力ＤＩ１〜ＤＩｎ経由でデータラッチＤＬ１１〜ＤＬｎ１に戻しても、或いは、信号Ｅを１．５ＶにしてトランジスタＴｒ１５〜Ｔｒｎ５経由でデータラッチＤＬ１１〜ＤＬｎ１に戻してもよい。データラッチＤＬ１１〜ＤＬｎ１に読み出されたデータは“００１〜１”である。
【００５３】
例えばフラッシュメモリのアクセス単位がバイトであるとき、書き換え単位はここではそれと同じバイト単位とする。図２０において、データラッチＤＬ１１〜ＤＬｎ１の内、書換え対象とされる１バイトの不揮発性メモリセルをメモリセルＭ１１〜Ｍ８１とする。書き換え対象とされるメモリセルを指定するカラムアドレスによって、1バイトとの書込みデータが対応する入力ＤＩ１〜ＤＩ８経由でデータラッチＤＬ１１〜ＤＬ８１に供給される。この時の１バイトの書込みデータは“０１０…”とされる。このとき、書き換え対象外のメモリセルに対応されるデータラッチＤＬ９１〜ＤＬｎ１の入力は高インピーダンス状態（ｐｏｅｎ）とされ、そのままの状態を維持する。図２０において、１バイトの書込みデータが入力されることにより、代表的に示されたデータラッチＤＬ１１〜ＤＬｎ１の保持データは、ＤＬ２１が“０”から“１”に、ＤＬ３１が“１”から“０”に変化されている。その他のデータラッチの保持データには変化が無いものとする。
【００５４】
消去時は図２１に示されるように、信号Ｅが１．５Ｖにされ、トランジスタＴｒＲｔ１５，Ｔｒ３５を介してビット線ＢＬ１，ＢＬ３が０Ｖになり、メモリセルＭ１１，Ｍ３１のドレインとソース間に電流Ｉｅが流れて、Ｍ１１，Ｍ３１が消去される。一方、代表的に示された残りのビット線ＢＬ２，ＢＬｎはトランジスタＴｒ２５，Ｔｒｎ５を介して１．５Ｖになるため、代表的に示された他のメモリセルＭ２１，Ｍｎ１にはドレインとソース間に電流が流れず、消去されない。この消去段階でメモリセルＭ１１、Ｍ２１，Ｍ３１〜Ｍｎ１の記憶情報は、“００１〜１”から、“０００〜１”に変化している。
【００５５】
書込み時は、図２２に示されるように、信号Ｐが１．５Ｖにされ、トランジスタＴｒ２４，Ｔｒｎ４を介してビット線ＢＬ２，ＢＬｎが０Ｖになり、メモリセルＭ２１，Ｍｎ１のドレインとソース間に電流Ｉｐが流れて、メモリセルＭ２１，Ｍｎ１が書き込まれる。一方、代表的に示された残りのビット線ＢＬ１，ＢＬ３はトランジスタＴｒ１４，Ｔｒ３４を介して１．５Ｖになるため、代表的に示された他のメモリセルＭ１１，Ｍ３１にはドレインとソース間に電流が流れず、書き込みされない。この書き込み段階でメモリセルＭ１１、Ｍ２１，Ｍ３１〜Ｍｎ１の記憶情報は、“０００〜１”から、“０１０〜１”に変化する。
【００５６】
図１９乃至図２３では、図を単純にするために、図１５、図１６で説明した回路方式で説明している。図１３、図１４の回路方式にすることも容易であり、Ｔｒ１４〜Ｔｒｎ４およびＴｒ１５〜Ｔｒｎ５の接続先をビット線ＢＬ１〜ＢＬｎから信号Ｂ１、Ｂ２…に変更し、信号EとPを逆にすればよい。すなわち、消去時はトランジスタＴｒ１４〜Ｔｒｎ４のゲートを１．５Ｖとし、書込み時はＴｒ１５〜Ｔｒｎ５のゲートを１．５Ｖとする。
【００５７】
また、図１９乃至図２３では、説明を単純にするために、Ｔｒ１４〜Ｔｒｎ４およびＴｒ１５〜Ｔｒｎ５によってビット線を１．５Ｖに出来るように書いているが、実際は、トランジスタの閾値電圧（Ｖｔｎ）分低下した１．５Ｖ−Ｖｔｎまでしか電圧が上がらない。Ｔｒ１４〜Ｔｒｎ４およびＴｒ１５〜Ｔｒｎ５をｎチャンネル型ＭＯＳトランジスタとｐチャンネル型ＭＯＳトランジスタを並列接続したＣＭＯＳトランスファーゲートにするか、信号Ｐ及びＥの電圧を１．５Ｖ＋Ｖｔｎまで上昇させることが出来れば、ビット線を１．５Ｖに出来る。しかし、Ｔｒ１４〜Ｔｒｎ４およびＴｒ１５〜Ｔｒｎ５の閾値電圧≦コントロールトランジスタ部の閾値電圧であれば、ビット線の電圧を１．５Ｖ近くにして、コントロールトランジスタ部をオフさせたい場合は、ビット線電圧の上昇で基板効果により、コントロールトランジスタ部の見かけ上の閾値電圧が上昇し、コントロールトランジスタ部は充分にオフする。
【００５８】
図２５には書き込み／消去時にビット線の電位をビット線単位で制御するための第２の構成が示される。図１９乃至図２３では、実質的に消去の必要のないメモリセルＭ１１に対しても消去を行ない、実質的に書込みの必要のないメモリセルＭｎ１に対しても書き込みを行なっている。図２５に示される構成はそれを回避可能にする構成を示す。図２５には１ビット分の構成が例示されるが、実際には複数のビット線毎に図２５の構成が繰り返し設けられている。
【００５９】
ＳＡ１は不揮発性メモリセルからビット線ＢＬ１に読み出された記憶情報を増幅する。ビット線１本に対して２個のデータラッチＤＬ１４，ＤＬ１３を有する。データラッチＤＬ１４，ＤＬ１３は例えばスタティックラッチで構成される。データラッチＤＬ１３は入力ラインＤＩ１よりトランジスタＴｒ１７を介して書込みデータをラッチすることが可能である。トランジスタＴｒ１７はデータロード信号ＤＬによりスイッチ制御される。また、データラッチＤＬ１４、ＤＬ１３はセンスアンプＳＡ１から出力される読み出しデータをラッチ可能である。特にデータラッチＤＬ１３にはトランジスタＴｒ１８を介して読み出しデータがロードされた後、トランジスタＴｒ１７を介して書き込みデータがロードされる。トランジスタＴｒ１８はリードデータロード信号ＲＤＬによりスイッチ制御される。データラッチＤＬ１３の出力とデータラッチＤＬ１４の出力の反転データは、ノアゲートＮＯＲ１、アンドゲートＡＮＤ１及びノアゲートＮＯＲ２から成る複合ゲートに供給され、その出力はトランジスタＴｒ１６を介してビット線ＢＬ１に接続される。トランジスタＴｒ１６は信号ＰＥにより消去時と書き込み時にオン状態にされる。前記複合ゲートには制御信号ＥＢ／Ｗが入力される。制御信号は消去時にローレベル（“０”）、書き込み時にハイレベル（“１”）にされる。尚、図示はしないが、読み出し動作においてセンスアンプＳＡ１の出力は図示を省略するカラムスイッチ回路を経て外部に出力される。書込み動作において入力ラインＤＩ１…には図示を省略するカラムスイッチ回路で選択されて書込みデータが供給される。
【００６０】
書き換え動作において、ローアドレスで選択されたコントロールゲート線ＣＧｉに接続される不揮発性メモリセルからビット線に記憶情報が読み出される。このとき、信号ＲＤＬを１．５Ｖ、ＤＬを０Ｖとして、データラッチＤＬ１３に前記読み出しデータを保存する。このとき、同時にデータラッチＤＬ１４にも、それぞれ同じ読み出しデータが保存される。書換えデータの入力時には、信号ＲＤＬを０Ｖ、信号ＤＬを１．５Ｖとし、データラッチＤＬ１３は、当該ビット線のメモリセルが書き換え対象とされるとき、書換えデータによって書き換え可能にされる。消去及び書込み時は、信号ＲＤＬ、ＤＬ共に０Ｖ、信号ＰＥを１．５Ｖとする。
【００６１】
消去時は、信号ＥＢ／Ｗを０Ｖとし、データラッチＤＬ１３の出力が０Ｖで、データラッチＤＬ１４の出力が１．５Ｖの場合のみ、ビット線ＢＬ１が０Ｖとされる。要するに、読み出しデータが書き込み状態に応ずる“１”で、書き込みデータが消去状態に応ずる“０”とされた、消去が必要なメモリセルだけに消去が行なわれ、消去状態のメモリセルには追加的に消去が行なわれることはない。
【００６２】
書込み時は、信号ＥＢ／Ｗを１．５Ｖとし、データラッチＤＬ１３の出力が１．５Ｖで、データラッチＤＬ１４の出力が０Ｖの場合のみビット線ＢＬ１が０Ｖとなる。要するに、読み出しデータが消去状態に応ずる“０”で、書き込みデータが書き込み状態に応ずる“１”とされた、書込みが必要なメモリセルだけに書き込みが行なわれ、書込み状態のメモリセルには追加的な書き込みは行なわれない。
【００６３】
図２６には書き込み／消去時にビット線の電位をビット線単位で制御するための第３の構成が示される。図２６の構成は、図２５と同様に実質的に消去／書き込みの必要のないメモリセルに対して消去／書き込みを追加的に行なわずに済み、更に書換え前のデータを読み出すことも不要とするものである。図２６には１ビット分の構成が例示されるが、実際には複数のビット線毎に図２６の構成が繰り返し設けられている。
【００６４】
読み出し系のセンスアンプは図示が省略されている。ビット線１本に対して２個のデータラッチＤＬ１５，ＤＬ１６を有する。図示はしないがデータラッチＤＬ１５，ＤＬ１６はリセット機能つきのＤラッチで構成される。データラッチＤＬ１５，ＤＬ１６のリセットはデータロード毎にデータがロードされるタイミングの直前に行なわれる。データラッチＤＬ１４，ＤＬ１３はロード信号ＬＤが“１”にされることにより入力データをラッチする。即ち、データラッチＤＬ１５はビット線ＢＬ１に対応されるところのカラムアドレス信号の１ビットのデコード信号ＤＡ１をラッチする。デコード信号ＤＡ１は選択レベルが“１”とされる。データラッチＤＬ１６はデータバスの対応ビットＤＢ＊からのデータがＭＯＳトランジスタＴｒ１８を介して供給される。トランジスタＴｒ１８はでコード信号ＤＡ１でスイッチ制御される。要するに、書き換え動作でビット線ＢＬ１が選択されるときだけデータラッチＤＬ１６に書込みデータが供給される。したがって、ビット線ＢＬ１の不揮発性メモリが書き換え動作の対象とされないときデータラッチＤＬ１５，ＤＬ１６は共に“０”を保持し、ビット線ＢＬ１の不揮発性メモリが書き換え動作の対象とされるときデータラッチＤＬ１５は“１”を保持し、ＤＬ１６は書込みデータに応ずる論理値のデータを保持する。ナンドゲートＮＡＮＤ１はデータラッチＤＬ１５が“０”を保持するときビット線ＢＬ１を１．５Ｖとし、書込み及び消去を阻止する。排他的論留和ゲートＥ−ＯＲ１は信号Ｅ／ＷＢとデータラッチＤＬ１６の出力を２入力とし、その出力を前記ナンドゲートＮＡＮＤ１に供給する。消去時、信号Ｅ／ＷＢは１．５Ｖとされ、このときデータラッチＤＬ１６のラッチデータが消去状態に応ずる“０”のとき、ナンドゲートＮＳＡＮＤ１はビット線ＢＬ１を０Ｖにして消去可能とする。書込み時、信号Ｅ／ＷＢは０Ｖとされ、このときデータラッチＤＬ１６のラッチデータが書込み状態に応ずる“１”のとき、ナンドゲートＮＡＮＤ１はビット線ＢＬ１を０Ｖにして書込み可能とする。
【００６５】
データラッチＤＬ１５は出力ＤＳ１が０Ｖとなるように予めリセットされる。書換えデータは、データバスＤＢ＊からデータラッチＤＬ１６にセットされるが、ＤＬ１６の選択はＤＡ１の１．５Ｖによって行なわれる。このとき、信号ＤＬも１．５Ｖにされ、書換え対象データがセットされるＤＬ１６と対のＬＤ１５の出力も１．５Ｖに変更される。
【００６６】
消去時は、信号Ｅ／ＷＥを１．５Ｖとし、データラッチＤＬ１５の出力が１．５ＶでデータラッチＤＬ１６の出力が０Ｖの場合のみビット線ＢＬ１が０Ｖとなる。このため、消去側のデータをセットしたところしか消去は起こらない。
【００６７】
書込み時は、信号Ｅ／ＷＢを０Ｖとし、データラッチＤＬ１５の出力が１．５ＶでデータラッチＤＬ１６の出力が１．５Ｖの場合のみビット線ＢＬ１が０Ｖとなる。このため、書込み側のデータをセットしたところしか書込みは起こらない。
【００６８】
図２６の構成において、例えばデータの書き換えをバイト単位で行なう場合、書き換え対象となるバイトデータにおいて、書き換え前のデータの各ビットと書き込みデータの各ビットの間で論理値が同じビットに対しては、その範囲で追加的な消去／書込みは生ずる。但し、書き換え対象外のメモリセルに対しては追加的な消去／書込みを一切生じない。
【００６９】
図３０及び図３１に複数のビット線ＢＬ１〜ＢＬｎに対して１のデータラッチＤＬ１１を選択的に使用する実施例が例示される。図３０はメモリセルＭ１１への書き込み動作を示し、図３１はメモリセルＭ１１への消去動作を示している。ビット線ＢＬ１〜ＢＬｎの何れか１のビット線を選択するために、選択信号線ＳＤ１〜ＳＤｎのいずれか一本に選択信号（例えば１．５Ｖ）を供給し、残りの選択信号線には非選択信号（例えば０V）を供給することで、選択トランジスタＴｒ１９〜Ｔｒｎ９のいずれか１の選択トランジスタがオン状態となり、選択されたビット線とデータラッチＤＬ１１とが電気的に接続されることとなる。選択されたビット線とデータラッチとが電気的に接続された後は、書き込みに関しては図２２，消去に関しては図２１において説明した動作と技術的に大差はない。このような構成においては、ビット線の本数を８ｎ本とし、データラッチを８個有するように構成することで、バイト単位での書き込みや消去、読み出しを可能とすることができる。
【００７０】
図２７にはフラッシュメモリの詳細な構成が例示される。メモリアレイ１８は図６及び図７などに基づいて説明した上述の回路構成を有する。１００で示される不揮発性メモリセルは図２で説明したものと同じ構成を有する。ドライバ回路１０６は前記ドライバ１０２等を備える回路ブロックであり、Ｘアドレスデコーダ（ＸＤＣＲ）１０５から供給されるアドレスデコード信号に従って出力動作されるべきドライバが選択される。ドライバ回路１０７は前記ドライバ１０３，１０４などを備え、コントロールゲート制御線ＣＧ状態等に従って出力動作されるべきドライバが選択される。ビット線ＢＬにはセンスアンプ回路及び書き込み消去制御回路１１２が接続される。回路ブロック１１２に含まれるセンスアンプ回路はビット線ＢＬに読み出されたリードデータを増幅してラッチする。回路ブロック１１２に含まれる書き込み消去制御回路は書き込み／消去動作におて書込みデータなどをラッチしてビット線ＢＬの電位を制御する。図１９乃至図２２、図２５、及び図２６などで説明したビット線の電位制御の為の回路構成は書き込み消去制御回路に含まれている。センスアンプ回路及び書き込み消去制御回路１１２は、Ｙ選択回路（ＹＧ）１１３を介してデータ入出力バッファ（ＤＴＢ）１１４に接続され、内部バス２０に含まれるデータバス２０Ｄとインタフェース可能にされる。読み出し動作においてＹ選択回路１１３は、Ｙアドレスデコーダ（ＹＤＣＲ）１１１から出力されるアドレスデコード信号に従って、センスアンプ回路１１２にラッチされた読み出しデータを選択する。選択された読み出しデータはデータ入出力バッファ１１４を介して外部に出力可能にされる。書き込み／消去動作においてＹ選択回路１１３は、データ入出力バッファ１１４から供給される書込みデータをどのビット線に対応させて書き込み消去制御回路１１２のデータラッチにラッチさせるかを制御する。
【００７１】
アドレス信号はアドレスバス２０Ａからアドレスバッファ（ＡＤＢ）１１０に供給され、アドレスバッファ１１０からＸアドレスデコーダ１０５及びＹアドレスデコーダ１１１に供給される。読み出し、消去、書き込みに必要な動作電源は電圧発生回路（ＶＳ）１０８が外部電源ｖｄｄ，ｖｓｓに基づいて生成する。例えばｖｄｄ＝１．５Ｖとすると、電圧発生回路１０８は、１３Ｖ、６Ｖ、−６Ｖ等の高電圧を生成する。
【００７２】
制御回路（ＣＯＮＴ）１０９はフラッシュメモリコントローラ１１６の制御レジスタに設定された制御情報に従って、フラッシュメモリモジュール１１８の、読み出し動作、消去動作、及び書き込み動作の制御シーケンスや動作電源の切換え制御を行う。動作電源の切換え制御とは、読み出し動作、消去動作、及び書き込み動作に応じて、ドライバ１０２〜１０４の動作電源を図１９乃至図２３に示される動作態様に従って適切に切換える制御である。
【００７３】
図２７においてフラッシュメモリ１７はフラッシュメモリコントローラ１１６とフラッシュメモリモジュール１１８によって構成される。図２７のフラッシュメモリにおいてメモリアレイ１８以外の部分は前記制御回路１９として位置付けられる。
【００７４】
図２８にはフラッシュメモリ１７に対する書換え処理フローが例示される。ＣＰＵ１６は書き換え対象アドレスをフラッシュメモリ１７にセットし（Ｓ１）、書き換えデータをフラッシュメモリ１７にセットする（Ｓ２）。そのあと、フラッシュメモリ１７に書換え動作の開始指示すれば、フラッシュメモリ１７は、消去を要するビットを消去し（Ｓ３），書込みを要するビットに書込みを行なって（Ｓ４）、処理を終了する。この処理フローより明らかなように、データの入力は実際に変更するデータだけを、一度入力するだけで済む。図２９の比較例のようにメモリゲート線単位で一括消去を行なうフラッシュメモリの場合には一時保存用メモリにデータを読み出し、一時保存メモリから再度データを読み込む必要があるが、フラッシュメモリ１７の場合にはそのような手間を要しない。一時保存用メモリも不要になる。
【００７５】
図２８の処理では書込みデータを入力してから、書込みアドレスを入力してもよいし、データとアドレスの信号線が独立していれば、並列に供給してもよい。今までの説明では先に消去を行っているが、先に書込みを行ってもよい。フラッシュメモリ１７は、書込みと消去動作の大きな相違点はメモリゲートの印加電圧が相違することであるから、互いに順番を入替えても結果は同じである。これに対して、一括消去だけをサポートするフラッシュメモリの場合には、書込みと消去の順番を入替えると、同一の結果にならない場合がある。
【００７６】
以上説明したフラッシュメモリによれば、ドレイン側の電圧を変えるだけで、ソース、コントロールゲート、メモリゲートを共有する複数のメモリセルに対して、並行して選択的な書込み又は消去ができる。メモリゲートに負電圧を印可できる周辺回路の追加のみで、ビット毎の消去を実現できる。このため、チップサイズを小さくでき、低価格化が図れる。また、ブロック消去のみのメモリとメモリアレイ部分を共有できるため、開発工数の削減にもつながる。必要最低限の部分のみ、書込みまたは消去を行うことができるため、本来書込みまたは消去が不要な部分も含めて書込みまたは消去を行わなくて良い。このため、消費電力も下がり、書込みまたは消去の速度も向上する。また、書換えも最低限の回数ですむため、書換えによるメモリ特性の劣化が進行しにくく、情報記憶の信頼性も向上する。
【００７７】
マイクロコンピュータなどのオンチップフラッシュメモリに採用すれば、ランダムアクセスによる書換えを高速化でき、書換え可能なデータの保持、プログラムの部分的な修正などに好適となる。
【００７８】
ビット毎の消去が実現できるので、書き換えるデータとそのアドレスを１度入力するだけで済み、ブロック単位で書換えを行なう構成に比べて、書換え動作が高速になり、データ保存用のメモリも不要なことから、フラッシュメモリの低価格も実現できる。
【００７９】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【００８０】
例えば、不揮発性メモリセルの電荷保持層にＯＮＯ膜を使っているが、ナイトライドの代わりにＡｌ２Ｏ３やＨｆＯ２等を使っても良い。また、半導体や金属の微少塊を絶縁体中に分散させた構造のように、電荷の保持が可能な更に別の構造を採用することも可能である。また不揮発性メモリセルの情報記憶は２値記憶に限定されず４値記憶等であってもよい。また、書込み、消去の電圧が上記に限定されず適宜変更可能である。例えば、メモリゲートは０Ｖでなく１．５Ｖ等のディスターブを最小にする電圧でも良い。また、信号Ｂ１、Ｂ２、…を全て１．５Ｖにすれば、ブロック一括消去と同等の動作を選択的に行なうことも可能である。このため、従来の一括消去型のメモリを使用していたシステムでも、プログラム、回路構成等を変更することなく、上記フラッシュメモリを使用可能である。
【００８１】
本発明は、ビット／バイト等の単位で書換えが可能な不揮発性メモリ、フラッシュメモリ、マイクロコンピュータなどのデータ処理ＬＳＩに混載される不揮発性メモリ、不揮発性メモリとデータプロセッサが混載されたマイクロコンピュータなどのＬＳＩ、不揮発性メモリを含むシステムオンチップのＬＳＩ等に広く適用することができる。
【図面の簡単な説明】
【００８２】
【図１】本発明の一例に係るマイクロコンピュータのブロック図である。
【図２】不揮発性メモリセルの断面構造を例示する断面図である。
【図３】不揮発性メモリセルの回路記号を示す説明図である。
【図４】不揮発性メモリセルの実際に即した断面構造を書き込みに着目して示した断面図である。
【図５】不揮発性メモリセルの実際に即した断面構造を消去に着目して示した断面図である。
【図６】メモリアレイの構成を書き込みに着目して代表的に示した回路図である。
【図７】メモリアレイの構成を消去に着目して代表的に示した回路図である。
【図８】読み出し動作に着目したときのメモリアレイの状態を代表的に示した回路図である。
【図９】比較例に係る消去方法を示す回路図である。
【図１０】別の比較例に係る書き込み方法を示す回路図である。
【図１１】別の比較例に消去方法を示す回路図である。
【図１２】別の比較例に係る読み出し方法を示す回路図である。
【図１３】メモリアレイの更に具体的な構成を書き込みに着目して示す回路図である。
【図１４】メモリアレイの更に具体的な構成を消去に着目して示す回路図である。
【図１５】メモリアレイの更に別の具体的な構成を書き込みに着目して示す回路図である。
【図１６】メモリアレイの更に別の具体的な構成を消去に着目して示す回路図である。
【図１７】メモリアレイのその他の具体的な構成を書き込みに着目して示す回路図である。
【図１８】メモリアレイのその他の具体的な構成を消去に着目して示す回路図である。
【図１９】書き込み／消去時にビット線電位をビット線単位で制御するための第１の構成において読み出しデータをラッチに入力した状態を示す回路図である。
【図２０】書き込み／消去時にビット線電位をビット線単位で制御するための第１の構成において書換えデータを入力した状態を示す回路図である。
【図２１】書き込み／消去時にビット線電位をビット線単位で制御するための第１の構成において消去を行なった状態を示す回路図である。
【図２２】書き込み／消去時にビット線電位をビット線単位で制御するための第１の構成において書込みを行なった状態を示す回路図である。
【図２３】書き込み／消去時にビット線電位をビット線単位で制御するための第１の構成において読み出しを行なった状態を示す回路図である。
【図２４】スタティックラッチ形態のデータラッチを例示する回路図である。
【図２５】書き込み／消去時にビット線電位をビット線単位で制御するための第２の構成をビット線１ビット分で例示する回路図である。
【図２６】書き込み／消去時にビット線電位をビット線単位で制御するための第３の構成をビット線１ビット分で例示する回路図である。
【図２７】フラッシュメモリの詳細な構成を例示するブロック図である。
【図２８】フラッシュメモリに対する書換え処理手順を例示するフローチャートである。
【図２９】メモリゲート線単位で一括消去を行なうフラッシュメモリにおいて一時保存用メモリにデータを読み出し、一時保存メモリから再度データを読み込む処理を要する比較例に係る書換え処理手順を例示するフローチャートである。
【図３０】メモリアレイの更に別の具体的な構成を書き込みに着目して示す回路図である。
【図３１】メモリアレイの更に別の具体的な構成を消去に着目して示す回路図である。
【符号の説明】
【００８３】
Ｔｒｃ  コントロールトランジスタ部
Ｔｒｍ  メモリトランジスタ部
１  ウェル
２  ドレイン
３  ソース
４  コントロールゲート（ＣＧ）
５  メモリゲート（ＭＧ）
６，７，９  ゲート絶縁膜
８  電荷保持層
１０  側壁絶縁膜
ＢＬ，ＢＬｉ  ビット線
ＳＬ，ＳＬｉ  ソース線
ＭＧｉ  メモリゲート線
ＣＧｉ  コントロールゲート線
１３  エレクトロン
１４  ホール
１５  マイクロコンピュータ
１６  ＣＰＵ
１７  フラッシュメモリ
１８  メモリアレイ
１９  制御部
２０  内部バス
ＤＬ１１〜ＤＬｎ１  データラッチ
ＤＬ１３、ＤＬ１４  データラッチ
ＤＬ１５、ＤＬ１６  データラッチ
ＳＤ１〜ＳＤｎ  選択信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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