(57)【要約】【課題】半導体デバイスの製造歩留り向上。【解決手段】半導体ウエハの主面に縦横に半導体素子を整列配置形成する工程と、ウエハの主面に設けた検査パッドにプローブを接触させて半導体素子の電気特性を検査する特性検査工程と、ウエハの裏面を所定厚さ除去して薄くする薄型化工程と、ウエハの裏面に裏面電極を形成する裏面電極形成工程と、ウエハを縦横に分断し、半導体素子を含む半導体デバイスを形成する工程とを有する半導体デバイスの製造方法であって、半導体素子の形成工程では検査パッドを半導体素子の主面に設けるとともに一部の検査パッドをウエハを分断するダイシング領域に設け、その後プローブによる特性検査、ウエハの薄型化、裏面電極形成を順次行い、ついでウエハをダイシングによって縦横に分断することを特徴とするものである。半導体素子には横拡散型電界効果トランジスタが組み込まれている。【選択図】        図１
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【特許請求の範囲】
【請求項１】
半導体ウエハの主面に縦横に半導体素子を整列配置形成する工程と、
前記半導体ウエハの主面に設けた検査パッドにプローブを接触させて前記半導体素子の電気特性を検査する特性検査工程と、
前記半導体ウエハの裏面を所定厚さ除去して薄くする薄型化工程と、
前記半導体ウエハの裏面に裏面電極を形成する裏面電極形成工程と、
前記半導体ウエハを縦横に分断し、前記半導体素子を含む半導体デバイスを形成する工程とを有する半導体デバイスの製造方法であって、
前記半導体素子の形成工程では検査パッドを前記半導体素子の主面に設けるとともに一部の検査パッドを前記半導体ウエハを分断する分断領域に設け、
その後前記プローブによる特性検査、前記半導体ウエハの薄型化、前記裏面電極形成を順次行い、ついで前記半導体ウエハを縦横に分断することを特徴とする半導体デバイスの製造方法。
【請求項２】
前記分断領域に設ける前記検査パッドはグランド電位となるグランド電極検査パッドであることを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記分断領域に設ける前記検査パッドはグランド電位となるグランド電極検査パッドと、前記グランド電位とは異なる電位となる制御電極検査パッドであることを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項４】
前記分断領域はダイシングブレードによって切断除去されるダイシング領域であり、前記検査パッドは該ダイシング領域内に形成することを特徴とする請求項１に記載の半導体デバイスの製造方法。
【請求項５】
前記半導体素子に少なくとも一つの横拡散型電界効果トランジスタを形成することを特徴とする請求項１に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体デバイスの製造方法に係わり、特に主面に複数の電極端子を有し、裏面に裏面電極を有する半導体デバイスの製造方法に関する。
【０００２】
【従来の技術】
セルラー通信等の無線通信システムにおいては、通話者の携帯電話機（携帯端末）の操作によって電話網の近接した基地局と繋がり、その後単一または複数の基地局に順次繋がり、最終的に通話対象者の携帯端末を呼び出し、次いで通話対象者との通話が可能な状態になるシステムとなっている。この際、基地局では受信した信号を増幅して転送している。このような増幅は携帯電話基地局送信アンプ（基地局用高周波電力増幅器）によって行われている。送信アンプは、ＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型トランジスタの一つであるＭＯＳＦＥＴ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）を多段に接続した構造になっている。
【０００３】
基地局用高周波電力増幅器に組み込まれるシリコン高周波ＭＯＳＦＥＴは、携帯電話機に組み込まれる高周波パワーＭＯＳＦＥＴに比較して、使用電圧が高くかつドレイン耐圧が大きい。また、１ＧＨｚを超える周波数での動作も要求される。このような基地局用シリコン高周波ＭＯＳＦＥＴ（高周波パワートランジスタ）として、バイアス回路の簡素化、高電力利得などの利点があるＬＤＭＯＳ（Ｌａｔｅｒａｌｌｙ  Ｄｉｆｆｕｓｅｄ  ＭＯＳ）が使用されている（例えば、非特許文献１）。
【０００４】
【非特許文献１】
マイクロウエーブ  ワークショップ  ダイジェスト（ＭＷＥ‘９９  Ｍｉｃｒｏｗａｖｅ  Ｗｏｒｋｓｈｏｐ  Ｄｉｇｅｓｔ（第２８３−２８８頁、図２、図３））
【０００５】
【発明が解決しようとする課題】
携帯電話基地局送信アンプは発振を防ぐために、ＬＤＭＯＳが形成される半導体基板を薄くして寄生抵抗成分等を小さくしかつ半導体基板の裏面に接地電位（グランド電位）とされる裏面電極を設けている。このため、ＬＤＭＯＳを含む半導体デバイスの製造においては、半導体ウエハの主面側に縦横にＬＤＭＯＳを含む半導体素子を整列形成した後、半導体ウエハの裏面側を所定厚さ除去してウエハの薄型化を図り、その後半導体ウエハの裏面に裏面電極を形成し、ついでプローブ検査を行っている。
【０００６】
一方、シリコン基板（半導体基板）を用いる半導体デバイスの製造においては、口径の大きい半導体基板が使用される。この半導体基板は、一般にウエハ（半導体ウエハ）と呼称されている。また、このウエハは、近年より大口径でかつ薄型のものが使用されている。ウエハは、例えば、厚さ５５０μｍで直径３００ｍｍが使用されている。そして、プローブ検査を行う状態では、ウエハの厚さは２８０μｍ程度とさらに薄くなる。このような薄さになると、ウエハは反り易くかつ割れ易くなる。このため、ＬＤＭＯＳを含む半導体デバイスの製造においては歩留りが低くなる嫌いがある。
【０００７】
図１１は従来の半導体デバイスの製造方法を示すフローチャートである。このフローチャートで示すように、半導体素子形成（Ｓ３０１）、ウエハ薄型化（Ｓ３０２）、裏面電極形成（Ｓ３０３）、ウエハ・ラン（ＲＵＮ）・測定（Ｓ３０４）、プローブ検査（Ｓ３０５）、チップ化（Ｓ３０６）によって半導体デバイスが製造される。
【０００８】
半導体素子形成（Ｓ３０１）では、図１２に示すように、半導体ウエハ７０の主面（上面）に縦横に半導体素子７１が整列形成される。半導体ウエハ７０の一縁は直線的に切断したオリエンテーションフラット面（ＯＦＦ）７２が設けられ、ウエハの方向識別の基準とされている。半導体素子７１は、ＯＦＦ７２に沿い、かつＯＦＦ７２に直交する方向に沿いマトリックス状に配置形成される。
【０００９】
半導体素子７１と半導体素子７１との間には、ウエハを切断（ダイシング）したり、分断（スクライブ）するために所定の領域（Ｄ）が設けられている。この領域を、一般にダイシング領域またはスクライブラインと呼称している。
【００１０】
ＬＤＭＯＳを含む半導体素子の場合は、図１３（ａ）に示すように、半導体ウエハ７０の裏面に裏面電極７５を形成した後プローブ検査を行う。この段階では、前述のようにウエハの薄型化が実行されており、半導体ウエハ７０は薄型化されている。プローブ検査は、図１３（ａ）に示すように、半導体ウエハ７０の裏面の裏面電極７５がグランド電位とされるウエハチャック７６上に載る状態で行われる。そして、上方からプローブ７７の先端を半導体ウエハ７０の主面の検査パッドに接触させてプローブ検査を行う。この際、図１３（ｂ）に示すように、反った半導体ウエハ７０を複数本のプローブ７７で抑えると、反りの状態によっては半導体ウエハ７０が割れてしまう場合もある。なお、図１３では、単一の半導体素子７１部分のプローブ検査状態を示すものであり、半導体ウエハ７０の薄型化によって半導体素子７１部分が割れてしまうことを示す図である。
【００１１】
本発明の目的は、裏面電極を有する半導体デバイスの製造方法における製造歩留りを向上させることにある。
【００１２】
本発明の他の目的は、ＬＤＭＯＳを含む半導体デバイスの製造方法における製造歩留りを向上させることにある。
【００１３】
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
【００１４】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
【００１５】
（１）本発明の半導体デバイスの製造方法は、
半導体ウエハの主面に縦横に半導体素子を整列配置形成する工程と、
前記半導体ウエハの主面に設けた検査パッドにプローブを接触させて前記半導体素子の電気特性を検査する特性検査工程と、
前記半導体ウエハの裏面を所定厚さ除去して薄くする薄型化工程と、
前記半導体ウエハの裏面に裏面電極を形成する裏面電極形成工程と、
前記半導体ウエハを縦横に分断し、前記半導体素子を含む半導体デバイスを形成する工程とを有する半導体デバイスの製造方法であって、
前記半導体素子の形成工程では検査パッドを前記半導体素子の主面に設けるとともに一部の検査パッドを前記半導体ウエハを分断する分断領域に設け、
その後前記プローブによる特性検査、前記半導体ウエハの薄型化、前記裏面電極形成を順次行い、ついで前記半導体ウエハを縦横に分断することを特徴とするものである。
【００１６】
前記分断領域に設ける前記検査パッドはグランド電位となるグランド電極検査パッド、またはグランド電極検査パッド及び前記グランド電位とは異なる電位となる制御電極検査パッドであることを特徴とする。また、前記分断領域はダイシングブレードによって切断除去されるダイシング領域であり、前記検査パッドは該ダイシング領域内に形成することを特徴とする。また、前記半導体素子には少なくとも一つの横拡散型電界効果トランジスタ（ＬＤＭＯＳ）が組み込まれていることを特徴とする。
【００１７】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００１８】
（実施形態１）
図１乃至図８は本発明の一実施形態（実施形態１）である半導体デバイスの製造方法に係わる図である。図１は半導体デバイスの製造方法におけるプローブ検査状態を示す模式図、図２は半導体デバイスの製造方法を示すフローチャート、図３は製造された半導体デバイスの模式的平面図、図４は製造された半導体デバイスの模式的断面図、図５は半導体デバイスの一部を示すＬＤＭＯＳの模式的断面図、図６は半導体素子が形成されたウエハの一部の模式的平面図、図７はプローブ検査状態を示す模式図、図８はプローブ検査状態を示す模式的断面図である。
【００１９】
本実施形態１では、基地局用高周波電力増幅器（高周波パワーＭＯＳＦＥＴ装置）に組み込む半導体デバイスの製造方法に本発明を適用した例について説明する。本実施形態１の半導体デバイスは、それぞれ初段，次段，最終段（出力段）と直列に３段のトランジスタを接続したＧＳＭ（Ｇｌｏｂａｌ  Ｓｙｓｔｅｍ  ｆｏｒ  Ｍｏｂｉｌｅ  Ｃｏｍｍｕｎｉｃａｔｉｏｎ）及びＤＣＳ（Ｄｉｇｉｔａｌ  Ｃｅｌｌｕｌａｒ  Ｓｙｓｔｅｍ）方式の二つの通信系の初段及び次段と、制御ＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）、さらには整合回路を組み込んだ構成になっている。
【００２０】
即ち、図３は半導体デバイス１の模式図であり、トランジスタ（ＬＤＭＯＳ：ＬＤ−ＭＯＳ）２〜５や制御ＩＣ（制御ＩＣ部）６のレイアウトを示す図である。半導体デバイス１の４隅にはそれぞれＬＤＭＯＳ２〜５が配置され、これらを制御する制御ＩＣ６が中央に位置している。この図には制御ＩＣ６と各ＬＤＭＯＳ２〜５との間に配置される整合回路等は省略してある。また、半導体デバイス１の周辺にはワイヤ等を接続するための電極パッドが設けられているが、これも省略してある。
【００２１】
半導体デバイス１の左上隅のＬＤＭＯＳ２がＧＳＭの初段増幅器を構成し、右上隅のＬＤＭＯＳ３がＧＳＭの次段増幅器を構成する。左下隅のＬＤＭＯＳ４がＤＣＳの初段増幅器を構成し、右下隅のＬＤＭＯＳ５がＤＣＳの次段増幅器を構成する。
【００２２】
図４は、半導体デバイス１に形成される能動素子や受動素子を示す模式的断面図である。説明の便宜上、この図では、左から右に向かって、保護ダイオード，ＬＤＭＯＳ，抵抗，容量，ＮＭＯＳ，ＰＭＯＳを示してある。これらの素子を組み合わせて、図３に示す半導体デバイス１が形成されている。
【００２３】
半導体デバイス１は、Ｐ型（ｐ＋型）のシリコン（Ｓｉ）からなる半導体基板１０の主面（上面）に形成したＰ型のエピタキシャル層１１の表層部分に所望の導電型の半導体領域をそれぞれ設け、前記所定の素子を形成している。エピタキシャル層１１は、各素子形成等のため、必要箇所にアイソレーション領域１２が設けられ、所定領域が電気的に分離独立した領域になっている。また、前記容量や抵抗においては、半導体基板上に設ける誘電体（絶縁体）や導電層を利用して形成されている。半導体デバイス１の表面は絶縁性の保護膜（ファイナルパッシベーション膜）３０で被われ、裏面には裏面電極３１が形成されている。図示しないが、ファイナルパッシベーション膜３０の一部は除去され、この除去による開口部には導体層の表面が露出する。この導体層の露出部分が前述の電極パッドとなる。半導体デバイス１の半導体基板１０の厚さは、例えば、２８０μｍと薄くなっている。
【００２４】
半導体デバイス１における各素子の構造についての説明は省略するが、半導体基板（半導体ウエハ）の薄型化が必要となるＬＤＭＯＳについては、図５を参照しながら説明する。
【００２５】
図５はＬＤＭＯＳの構成を示す模式的断面図である。低抵抗のＰ型シリコンからなる半導体基板１０の主面には、Ｐ型からなるエピタキシャル層１１が設けられている。このエピタキシャル層１１の表層部分には所定間隔離してＰ型のＰウエル領域（ＰＷ）１５，１６が設けられている。この層はパンチスルーストッパ層として作用する。
【００２６】
一対のＰウエル領域１５，１６の間のエピタキシャル層１１の表層部分はＮ型ドレインオフセット領域１７となっている。また、一対のＰウエル領域１５，１６の中間のＮ型ドレインオフセット領域１７部分にはＮ型のドレイン領域１８が設けられている。このドレイン領域１８の底はＮ型ドレインオフセット領域１７を貫通し、エピタキシャル層１１の途中深さにまで延在している。
【００２７】
一方、一対のＰウエル領域１５，１６の外側にはＰウエル領域１５，１６等を囲むように半導体基板１０の途中深さにまで到達するＰ＋型領域１９が設けられるとともに、このＰ＋型領域１９上には表面が露出するＰ＋型のＰ型コンタクト領域２０が設けられている。また、一対のＰウエル領域１５，１６の表層部分にはＮ型ドレインオフセット領域１７の端から所定間隔離れてＮ型のソース領域２１がそれぞれ設けられている。
【００２８】
Ｎ型ドレインオフセット領域１７とソース領域２１との間のウエル領域部分はチャンネル層となる。そして、このチャンネル層上にはゲート絶縁膜（酸化膜）２２を介してゲート電極２３が形成されている。
【００２９】
また、半導体基板１０の主面側には絶縁膜が所定数層形成されるとともに、所定絶縁膜にはコンタクト孔等が設けられる。コンタクト孔には導体が充填されるとともに、この導体は絶縁膜上に形成される配線層やソース電極，ドレイン電極及びゲート電極に接続される。図５は模式的に示してあるが、導体２５及びソース配線２６を介してＰ型コンタクト領域２０とソース領域２１は電気的に接続される。従って、ソース領域２１は半導体基板１０に電気的に接続され、半導体基板１０の裏面に形成される図示しない裏面電極３１に電気的に接続される。ソース領域はエピタキシャル層１１を上下に貫通するように延在するＰ＋型領域１９によって半導体基板１０の裏面の裏面電極３１に電気的に導かれることから、寄生抵抗成分（オン抵抗）が小さくなり、高周波域での使用において、発振し難くなる。
【００３０】
ドレイン領域１８は導体２５を介してドレイン電極２７に電気的に接続されている。このようにＬＤＭＯＳは横拡散型電界効果トランジスタになっている。
【００３１】
つぎに、本実施形態１の半導体デバイスの製造方法について説明する。図３乃至図５に示す構造の半導体デバイス１は、図２のフローチャートで示すように、半導体素子形成（Ｓ１０１）、ウエハ・ラン（ＲＵＮ）・測定（Ｓ１０２）、プローブ検査（Ｓ１０３）、ウエハ薄型化（Ｓ１０４）、裏面電極形成（Ｓ１０５）、チップ化（Ｓ１０６）の各工程を経て製造される。
【００３２】
半導体素子形成においては、Ｐ型シリコンからなる半導体ウエハの主面に半導体素子を縦横に整列配置形成する。各半導体素子は図３に示すように制御ＩＣや４個のＬＤＭＯＳを有する構成である。半導体ウエハは、例えば、５５０μｍの厚さのものが使用される。
【００３３】
図６はＰ型のシリコンからなる半導体ウエハ４０の一部を模式的に示した平面図である。図６では整列配置形成された４個の半導体素子４１を示してある。半導体デバイスの製造の最終段階で半導体ウエハ４０は縦横に切断されて複数の半導体デバイス１とされる。この切断のため、半導体素子４１は格子状にダイシング領域とかスクライブラインと呼称される領域が、隣接する半導体素子４１同士の間に設けられる。図６においては、半導体素子４１と半導体素子４１との間に描かれた線がスクライブライン４２である。
【００３４】
スクライブはシリコン結晶の劈開性（劈開面）を利用して劈開する切断方法であるが、その劈開は必ずしも一直線ではない。このため、半導体素子４１内にクラック等が伸びないように、スクライブラインの両側にも所定の幅を有するように設計される。
【００３５】
半導体ウエハ４０の切断は、回転するブレード（ダイシングブレード）によって行う方法もある。この場合は、切断代はブレードの幅よりも若干広い幅で切断が行われるため、ダイシング領域の幅もスクライブラインの幅に比較して若干広くなる。図６において、例えば、スクライブライン４２に沿って一定幅を有する領域、即ち、ハッチングを施した領域がダイシング領域４３である。ダイシング領域４３と言ってもこれ全体が切断されるわけではなく、ブレードの切断幅よりも広く設定され、ダイシングによって発生する微細なクラックが半導体素子４１内に届かない寸法に設定されている。
【００３６】
本実施形態１では、これが本発明の特徴の一つであるが、スクライブライン４２上に検査パッド４５が配置されている。この検査パッド４５はダイシング領域４３の幅よりも小さい寸法になっていて、ダイシングによって除去されてしまう領域に位置している。この検査パッド４５は、グランド電位となるグランド電極であり、前述のソース領域２１を始めとする必要とする各素子のグランド電極と電気的に接続されている（図８参照）。
【００３７】
また、図６に示すように、各半導体素子４１の周縁に沿って複数の電極パッド４６が設けられている。従って、プローブ検査において、所定の電極パッド４６及び検査パッド４５を選択しかつこれらパッドにプローブの先端を接触することによって所定の電気特性検査を行うことができる。即ち、半導体ウエハ４０の裏面に裏面電極を形成しない状態でもプローブ検査が可能になる。換言するならば、半導体ウエハ４０を薄くしない段階でもプローブ検査が可能になる。
【００３８】
本実施形態１では、特に限定はされないが、例えば、ダイシング領域４３の幅は６０μｍであり、検査パッド４５及び電極パッド４６は共に一辺が４５μｍとなる正方形である。検査パッド４５はダイシング領域４３の中央に設けられている。また、図６に示すように、検査パッド４５は黒く塗り潰した四角形で表示してある。
【００３９】
図７は半導体ウエハ４０の薄型化を行わない状態で、検査パッド４５にプローブ４７を接触させてプローブ検査を行う状態を示す図である。この図は一つの半導体素子４１部分を模式的に示すものであり、反りの無い半導体ウエハ４０、換言するならば、反りの無い半導体素子４１がウエハチャック５０上に載置され、かつ検査パッド４５や電極パッド４６にプローブ４７を接触させた状態を示す図である。
【００４０】
このプローブ検査の状態を模式的に示した図が図１である。図１は半導体ウエハ４０の一部を模式的に示す図である。同図において、半導体素子４１の左側のダイシング領域４３に設けた検査パッド４５と、半導体素子４１の表面（主面）に設けられた右側の電極パッド４６にそれぞれプローブ４７を接触させたものである。
【００４１】
図８は半導体素子４１の一部を模式的に示す図である。この図では、右端の矢印で示すダイシング領域４３に検査パッド４５を配置した状態を示す。この検査パッド４５はグランド電位となるＰ型の半導体基板１０に電気的に接続されている。このようにしてプローブ検査が行われる。
【００４２】
本実施形態１では、図７に示すように、半導体ウエハ４０の半導体基板部分が５５０μｍと厚いことから、半導体ウエハ４０の反りがなく、従って、半導体素子４１部分も反りがなく、プローブ４７を複数の検査パッド４５や電極パッド４６に接触させても、半導体ウエハ４０の割れが発生しない。また、仮に半導体ウエハ４０に反りが存在してもその反りは小さい。また、半導体ウエハ４０は厚いことから、一つの半導体素子４１部分（被測定半導体素子部分）では、その反りは極めて小さい。従って、プローブ４７で被測定半導体素子部分をウエハチャック５０に押し付けても、被測定半導体素子部分が割れたり、あるいはクラックが発生したりすることは殆どない。
本実施形態１の半導体デバイスの製造方法によれば以下の効果を有する。
【００４３】
（１）半導体ウエハ４０に半導体素子４１を形成する段階で、ウエハ４０の分断領域（ダイシング領域４３）に検査パッド４５を配置形成することから、この検査パッド４５を利用することによって裏面電極を形成しない状態でもプローブ検査が行える。従って、ウエハ４０の薄型化の前の比較的厚いウエハ状態でプローブ検査を行うことから、ウエハ４０は反り難くなり、プローブ検査におけるプローブの接触によってウエハが割れたり、クラックが入らなくなり、製造歩留りの向上を図ることができる。また、クラックの発生も抑止できることから品質の良好な半導体デバイス１を製造することができる。
【００４４】
（２）上記（１）により、寄生抵抗等を低減させるために半導体基板部分を薄くしたＬＤＭＯＳの製造においても、高歩留りで半導体デバイス１を製造することができ、半導体デバイス１の製造コスト低減も達成できる。
【００４５】
（３）製造後は必要としない検査のときにのみ使用するパッド（検査パッド４５）をダイシング領域４３に設ければ、その分チップ面積を縮小することも可能になり、半導体デバイス１の小型化も可能になる。これにより、１枚のウエハ４０から取得するチップ、即ち、半導体デバイス１の数も増大し、半導体デバイス１のコスト低減も可能になる。
【００４６】
（実施形態２）
図９及び図１０は本発明の他の実施形態（実施形態２）である半導体デバイスの製造方法に係わる図である。図９は半導体ウエハ４０における単一の半導体素子４１部分を示す模式的平面図である。
【００４７】
本実施形態２では、図９に示すように、ダイシング領域４３に検査パッド４５以外に制御電極検査パッド５５を配置した例である。図１０は制御電極検査パッド５５及び検査パッド４５と半導体素子４１内の制御ＩＣ６及びＬＤＭＯＳ３との電気的接続関係を模式的に示した模式図である。ダイシング領域４３（分断領域）に設ける検査パッド４５はグランド電位となるグランド電極検査パッドとなっている。
【００４８】
これに対して、制御電極検査パッド５５はグランド電位とは異なる電位となる検査パッドであり、本実施形態の場合は、例えばＬＤＭＯＳの閾値等を測定することができる。即ち、出力部（次段増幅器）のＬＤＭＯＳは制御ＩＣ６でゲート端子をコントロールしているため、プローブ検査ではＬＤＭＯＳ単体のＶｔｈ（閾値）を測定することができない。しかし、このようにＶｔｈ測定用の制御電極検査パッド５５をダイシング領域４３に設けておくことによって、容易にＶｔｈ測定が測定できるようになる。本出願人においては、半導体素子４１に設ける電極パッド４６の一つをプローブ検査用パッドとしている。このパッドはゲート電極に接続されている。これによって次段増幅器のＶｔｈ測定が可能になるが、半導体素子４１表面の電極パッド４６の数が多くなる嫌いがある。
【００４９】
このような制御電極検査パッド５５をダイシング領域４３に設けることによって、半導体素子４１の一部の電極パッド４６を検査用のパッドとして使用することもなく、その分半導体素子４１の小型化を図ることができる。１枚のウエハからの半導体デバイス１の取得数の増大を図ることができる。制御電極検査パッド５５は、他の素子等の電気特性を測定するための検査パッドとして設けることもできる。
【００５０】
以上本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は上記実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００５１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
【００５２】
（１）裏面電極を有する半導体デバイスの製造歩留りの向上を図ることができる。
（２）ＬＤＭＯＳを含む半導体デバイスの製造歩留りを向上させることができる。例えば、基地局用高周波電力増幅器の製造歩留りの向上を図ることができる。
（３）裏面電極を有する半導体デバイスを１枚のウエハからより多く製造できる。
（４）半導体デバイスの製造数量の増大及び歩留り向上からコストの低減が達成できる。
【図面の簡単な説明】
【図１】本発明の一実施形態（実施形態１）である半導体デバイスの製造方法におけるプローブ検査状態を示す模式図である。
【図２】本実施形態１の半導体デバイスの製造方法を示すフローチャートである。
【図３】本実施形態１の半導体デバイスの製造方法によって製造された半導体デバイスの模式的平面図である。
【図４】本実施形態１の半導体デバイスの製造方法によって製造された半導体デバイスの模式的断面図である。
【図５】前記半導体デバイスの一部を示すＬＤＭＯＳの模式的断面図である。
【図６】本実施形態１の半導体デバイスの製造方法において、半導体素子が形成されたウエハの一部の模式的平面図である。
【図７】本実施形態１の半導体デバイスの製造方法におけるプローブ検査状態を示す模式図である。
【図８】本実施形態１の半導体デバイスの製造方法におけるプローブ検査状態を示す模式的断面図である。
【図９】本発明の他の実施形態（実施形態２）である半導体デバイスの製造方法において、ウエハ状態での単一の半導体素子部分を示す模式的平面図である。
【図１０】本実施形態２の半導体デバイスの製造方法において、ウエハの分断領域に設けられる検査パッドと半導体素子との電気的接続関係を示す模式図である。
【図１１】従来の半導体デバイスの製造方法のフローチャートである。
【図１２】従来の半導体デバイスの製造方法におけるウエハの模式的平面図である。
【図１３】従来の半導体デバイスの製造方法におけるプローブ検査状態を示す模式図である。
【符号の説明】
１…半導体デバイス、２〜５…ＬＤＭＯＳ、６…制御ＩＣ、１０…半導体基板、１１…エピタキシャル層、１２…アイソレーション領域、１５，１６…Ｐウエル領域、１７…ドレインオフセット領域、１８…ドレイン領域、１９…Ｐ＋型領域、２０…Ｐ型コンタクト領域、２１…ソース領域、２２…ゲート絶縁膜（酸化膜）、２３…ゲート電極、２５…導体、２６…ソース配線、２７…ドレイン電極、３０…保護膜（ファイナルパッシベーション膜）、３１…裏面電極、４０…半導体ウエハ、４１…半導体素子、４２…スクライブライン、４３…ダイシング領域、４５…検査パッド、４６…電極パッド、４７…プローブ、５０…ウエハチャック、５５…制御電極検査パッド、７０…半導体ウエハ、７１…半導体素子、７２…オリエンテーションフラット面（ＯＦＦ）、７５…裏面電極、７６…ウエハチャック、７７…プローブ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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