(57)【要約】【課題】  低電圧駆動の半導体素子への高電圧部の影響を効果的に緩和し、低電圧駆動の半導体素子に動作不良が発生するのを防止する。【解決手段】  高電圧駆動の半導体素子チップ２と低電圧駆動の半導体素子チップ３とが、電気絶縁性の封止材１により封止された１つの半導体パッケージ内に収納されている半導体装置において、半導体パッケージにおける高電圧駆動の半導体素子チップの高電圧回路部から半導体パッケージにおける低電圧駆動の半導体素子チップの低電圧回路部ヘ至る電気力線を抑制する電界抑制部５を、高電圧回路部上、低電圧回路部上、または少なくとも一部が上記半導体素子チップから離間した位置に存在するように配置した。【選択図】        図１
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【特許請求の範囲】
【請求項１】
高電圧駆動の半導体素子チップと低電圧駆動の半導体素子チップとが、電気絶縁性の封止材により封止された１つの半導体パッケージ内に収納されている半導体装置において、上記半導体パッケージにおける上記高電圧駆動の半導体素子チップの高電圧回路部から上記半導体パッケージにおける上記低電圧駆動の半導体素子チップの低電圧回路部ヘ至る電気力線を抑制する電界抑制部を、上記高電圧回路部上、上記低電圧回路部上、または少なくとも一部が上記半導体素子チップから離間した位置に存在するように配置したことを特徴とする半導体装置。
【請求項２】
上記電界抑制部は、接地電位あるいは上記高電圧回路部電位より低い電位に保持された導電体、または接地電位あるいは上記高電圧回路部電位より低い電位に保持された半導電体で構成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
上記導電体で構成される電界抑制部をボンディングワイヤとし、高電圧駆動の半導体素子チップの低電圧駆動の半導体素子チップとの境界、もしくは低電圧駆動の半導体素子チップの高電圧駆動の半導体素子チップとの境界に沿い、または上記２つの境界間に、その少なくとも一部が半導体素子チップから離間した位置に存在するように配置したことを特徴とする請求項２記載の半導体装置。
【請求項４】
上記導電体で構成される電界抑制部をボンディングワイヤとし、高電圧回路部および低電圧回路部の少なくとも一方の少なくとも一部を覆うように配置したことを特徴とする請求項２記載の半導体装置。
【請求項５】
上記導電体で構成される電界抑制部をフレームとし、高電圧回路部および低電圧回路部の少なくとも一方の少なくとも一部を覆うように配置したことを特徴とする請求項２記載の半導体装置。
【請求項６】
上記導電体で構成される電界抑制部を高電圧駆動の半導体素子チップまたは低電圧駆動の半導体素子チップを保持するフレームの先端部とし、上記先端部を折り曲げることにより、高電圧駆動の半導体素子チップの低電圧駆動の半導体素子チップとの境界、もしくは低電圧駆動の半導体素子チップの高電圧駆動の半導体素子チップとの境界に沿い、または上記２つの境界間に、その少なくとも一部が半導体素子チップから離間した位置に存在するように配置したことを特徴とする請求項２記載の半導体装置。
【請求項７】
上記導電体または半導電体で構成される電界抑制部を、高電圧駆動の半導体素子チップの低電圧駆動の半導体素子チップとの境界、もしくは低電圧駆動の半導体素子チップの高電圧駆動の半導体素子チップとの境界に沿い、または上記２つの境界間に、壁状に配置したことを特徴とする請求項２記載の半導体装置。
【請求項８】
上記電界抑制部は、高電圧回路部および低電圧回路部をそれぞれ覆う誘電体で構成され、上記低電圧回路部を覆う誘電体の誘電率を上記高電圧回路部を覆う誘電体の誘電率よりも大きな値としたことを特徴とする請求項１記載の半導体装置。
【請求項９】
上記低電圧回路部を覆う誘電体および上記高電圧回路部を覆う誘電体の何れか一方が封止材であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
上記電界抑制部は、半導体素子チップと封止材間に配置されて高電圧回路部および低電圧回路部をそれぞれ覆う誘電体で構成され、上記高電圧回路部および低電圧回路部を覆う誘電体の誘電率を上記封止材の誘電率よりも大きな値としたことを特徴とする請求項１記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関するものであり、特に、１つの半導体パッケージ内に高電圧駆動の半導体素子チップと低電圧駆動の半導体素子チップとが配置されている半導体装置に関するものである。
【背景技術】
【０００２】
１つの半導体パッケージ内に高電圧駆動の半導体素子チップと低電圧駆動の半導体素子チップとが配置されている場合、高電圧駆動の半導体素子に高電圧が印加されると、高電圧回路および高電圧回路に接続されたワイヤ周辺部分には高電圧印加による高電界が発生し、その影響で低電圧駆動の半導体素子が動作不良を起こすことがある。
【０００３】
このような問題点を解決するための従来の半導体装置として、高電圧駆動の半導体素子と低電圧駆動の半導体素子とが別々のチップ上に配置されているものではないが、高電圧駆動の半導体素子と低電圧駆動の半導体素子とが一つの半導体基板上に形成され、しかもその半導体基板の表面が絶縁保護膜で覆われ、さらにその絶縁保護膜上がプラスチックで封止された半導体集積回路装置において、上記半導体基板上の絶縁性保護膜下に、上記高電圧駆動の半導体素子と低電圧駆動の半導体素子との境界部に沿って導電層を設けると共に、この導電層を上記半導体素子の接地ラインと接続し、さらにこの接地ライン上の上記絶縁保護膜を開口しているものがある（例えば、特許文献１参照）。
【０００４】
【特許文献１】特開昭５２-１０４０６１号公報（第１−３頁、第３図および第４図）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、本発明の発明者らが更なる研究を重ねた結果、上記従来例のようにＩＣチップ上の配線パターンとして高電圧領域と低電圧領域との間に接地帯（導電層）を設けただけでは、低電圧駆動の半導体素子への高電圧部の影響を緩和する効果はあまり期待できず、特に、高電圧駆動の半導体素子に例えば５００Ｖ〜１２００Ｖというような高電圧が印加される場合には、低電圧駆動の半導体素子への高電圧部の影響は避け難いということが分かった。
【０００６】
本発明は、上記のような従来のものの問題点を解決するためになされたものであり、１つの半導体パッケージ内に高電圧駆動の半導体素子チップと低電圧駆動の半導体素子チップとが配置されている場合に、低電圧駆動の半導体素子への高電圧部の影響を効果的に緩和することができ、低電圧駆動の半導体素子に動作不良が発生するのを防止することができる半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明に係る半導体装置は、高電圧駆動の半導体素子チップと低電圧駆動の半導体素子チップとが、電気絶縁性の封止材により封止された１つの半導体パッケージ内に収納されている半導体装置において、上記半導体パッケージにおける上記高電圧駆動の半導体素子チップの高電圧回路部から上記半導体パッケージにおける上記低電圧駆動の半導体素子チップの低電圧回路部ヘ至る電気力線を抑制する電界抑制部を、上記高電圧回路部上、上記低電圧回路部上、または少なくとも一部が上記半導体素子チップから離間した位置に存在するように配置したものである。
【発明の効果】
【０００８】
本発明によれば、半導体パッケージにおける高電圧駆動の半導体素子チップの高電圧回路部から半導体パッケージにおける低電圧駆動の半導体素子チップの低電圧回路部ヘ至る電気力線を抑制する電界抑制部を、上記高電圧回路部上、上記低電圧回路部上、または少なくとも一部が上記半導体素子チップから離間した位置に存在するように配置したので、低電圧駆動の半導体素子への高電圧回路部の影響を効果的に緩和することができ、低電圧駆動の半導体素子に動作不良が発生するのを防止することができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
図１は本発明の実施の形態１による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。
図１において、高電圧ＩＣチップ（高電圧駆動の半導体素子チップ）２および低電圧ＩＣチップ（低電圧駆動の半導体素子チップ）３はそれぞれフレーム４１および４２上に互いに段違いとなるように形成されている。すなわち、各ＩＣチップ２，３のフレーム４１，４２配置側と反対側を上方と言うこととした場合、各ＩＣチップ２，３は、高電圧ＩＣチップ２が下方、低電圧ＩＣチップ３が上方となるように、互いに段違いに配置されている。
なお、以下の説明においても、特に断らないが、各ＩＣチップ２，３のフレーム４１，４２配置側と反対側を上方と言うこととする。
【００１０】
より具体的には、例えば、高電圧ＩＣチップ２および低電圧ＩＣチップ３はそれぞれフレーム４１および４２の一部であるダイパッドに載置されて固定されており、高電圧ＩＣチップ２の高電圧回路および低電圧ＩＣチップ３の低電圧回路のそれぞれに高電圧導入用ボンディングワイヤ（図示せず）および低電圧導入用ボンディングワイヤ（図示せず）が接続され、これらのボンディングワイヤを介して高電圧および低電圧が供給される。
【００１１】
接地電位に保持された導電体に相当する電界緩和用ボンディングワイヤ５は、高電圧ＩＣチップ２から低電圧ＩＣチップ３ヘ至る電気力線を抑制する電界抑制部を構成している。電界緩和用ボンディングワイヤ５は、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界、すなわち低電圧駆動の半導体素子チップの高電圧駆動の半導体素子チップとの境界に沿い、かつその少なくとも一部が低電圧ＩＣチップ３から離間した位置に存在するように、ＩＣチップ２，３に対して３次元的に配置され、接地リードフレーム４３，４４を介して接地されている。
モールド樹脂やゲルなどの電気絶縁性の封止材１が、高電圧ＩＣチップ２、低電圧ＩＣチップ３および電界緩和用ボンディングワイヤ５を覆っており、一つのパッケージを構成している。
【００１２】
なお、図１（ａ）では、各フレーム４１〜４４上、高電圧ＩＣチップ２上、低電圧ＩＣチップ３上および電界緩和用ボンディングワイヤ５上の封止材１を取り除いて示している。これは以下の各平面図においても特に断らないが同様である。
また、図１は本発明を説明するのに必要な部材のみを記載しており、その他の部材は記載を省略している。これは以下の各実施の形態においても特に断らないが同様である。
【００１３】
なお、本発明で言う高電圧とは、例えば特許文献１に６０〜７０Ｖと記載されているように６０Ｖ以上の電圧であり、近年更なる高電圧化が進んでおり、６００〜１２００Ｖ、さらには１７００Ｖ以上である場合もある。また、低電圧とは、例えば特許文献１に十数Ｖと記載されているように２０Ｖよりも小さい電圧であり、例えば５〜１２Ｖ程度であるが、高電圧の程度によっては２０Ｖ以上のこともある。
【００１４】
高電圧ＩＣチップ２において、高電圧回路、これに接続された高電圧導入用ボンディングワイヤなどの高電圧回路部の周辺部分には高電圧印加による高電界が発生し、低電圧ＩＣチップ３の回路内半導体素子動作に悪影響を及ぼす場合がある。その悪影響のメカニズムの一例として、高電圧導入用ボンディングワイヤから発生する高電界が周囲の封止材１である例えばモールド樹脂を分極させ、その電荷がチップ表面に集積して局所的に高電界化した結果、その個所に存在する半導体素子の閾値電圧を狂わせてリーク電流を大きくする、等が考えられる。
【００１５】
本実施の形態では、このような高電圧回路部周辺からの高電界を低減させる目的で、接地電位に保持された電界緩和用ボンディングワイヤ５を、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界、すなわち低電圧駆動の半導体素子の高電圧駆動の半導体素子との境界に沿い、かつその少なくとも一部が低電圧ＩＣチップ３から離間した位置（低電圧ＩＣチップ３から所定の高さ）に存在するように配置している。
【００１６】
これにより、以下で図２〜図８を基に詳細に説明するように、高電圧回路部（高電圧ＩＣチップ２の高電圧回路部のことであり、以下では、単に、高電圧回路部と言うこととする。）から発生し、低電圧回路部（低電圧ＩＣチップ３の低電圧回路部のことであり、以下では、単に、低電圧回路部と言うこととする。）に向かう電気力線を、接地電位に保持された電界緩和用ボンディングワイヤ５で効果的に集束させることができるため、低電圧回路部分において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧ＩＣチップ３の低電圧回路内の半導体素子動作への悪影響を防ぎ、低電圧回路内の半導体素子を保護することができる。
【００１７】
以下、上記のように配置された電界緩和用ボンディングワイヤ５の作用について詳細に説明する。図２（ａ）に平面図で示すような、電気絶縁性の封止材により封止された１つの半導体パッケージ内に高電圧ＩＣチップ２と低電圧ＩＣチップ３とが配置されている半導体装置をモデルとして、低電圧ＩＣチップ３上の直線ＡＢ上での電界強度を計算した結果の一例を図４に示す。
図４は、本発明者らが、低電圧ＩＣチップ３上のある直線（図２（ａ）の直線ＡＢ）上での電界強度を、電界緩和用ボンディングワイヤ５を図３に示す位置Ｌ０（Ｘ座標，Ｙ座標＝１．５，０）、Ｌ１（１．５，１．３）、Ｌ２（１．５，１．６）、Ｌ３（１．５，１．９）、Ｈ０（３，０）、Ｈ１（３，０．３）、Ｈ２（３，０．６）、Ｈ３（３，０．９）、Ｈ４（３，１．２）、Ｈ５（３，１．５）、Ｈ６（３，１．８）、Ｃ１（１．８，０．７５）、Ｃ２（２．２５，０．４５）、Ｃ３（２．７，０．１５）、Ｃ４（２．２５、１．４５）に配置した場合、および電界緩和用ボンディングワイヤ５が無い場合についてそれぞれ計算した結果を示している。
【００１８】
なお、図３の横軸および縦軸は、図２（ｂ）に断面図で示すように、高電圧ＩＣチップ２の表面をＸ軸上の線とし、低電圧ＩＣチップ３の高電圧ＩＣチップ２と反対側の端面をＹ軸上の線とし、Ｏ点を原点とした場合のＸ軸方向およびＹ軸方向における原点からの距離を表している。また、図４の縦軸は低電圧ＩＣチップ３表面の電界強度を表し、横軸は直線ＡＢ上でＡ点（低電圧ＩＣチップ３の高電圧ＩＣチップ２と反対側の端面）を原点とした場合の距離を表している。計算結果は、高電圧ＩＣチップ２に１５００Ｖ印加し、低電圧ＩＣチップ３の表面の境界条件を接地とした場合の静電場シミュレーションによるものである。
【００１９】
図４より、電界緩和用ボンディングワイヤ５が無い場合に比べて電界緩和用ボンディングワイヤ５が有る場合の方が電界強度は小さくなることが分かる。
これは、高電圧ＩＣチップ２から発生し低電圧ＩＣチップ３に向かう電界（電気力線）を、接地電位に保持された電界緩和用ボンディングワイヤ５に集束させることができるため、等電位線は接地電位に保持された電界緩和用ボンディングワイヤ５が入ると低電圧ＩＣチップ３表面から遠ざかる、すなわち表面電界が低下するようになるためであると考えられる。
【００２０】
また、図４に示したように、接地電位に保持された電界緩和用ボンディングワイヤ５が有る場合ではその位置によって影響度が変化し、低電圧ＩＣチップ３面上の直線ＡＢ上における電界強度は、電界緩和用ボンディングワイヤ５を低電圧ＩＣチップ３面上（Ｌ０）あるいは高電圧ＩＣチップ２面上（Ｈ０）に設定した場合、電界緩和効果は低いことが分かった。
【００２１】
これは、従来例のようなＩＣチップ面上に２次元的に設置した接地配線パターンでは、高電圧領域から発生している電気力線は接地電位に保持された配線の上を飛び越して低電圧領域に到達しているためである。これを防ぐためには、本実施の形態のように、接地電位に保持された電界緩和用ボンディングワイヤ５のような電界（電気力線）を集束させる部材を、高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界、もしくは低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界に沿い、または上記２つの境界間に、かつ少なくとも一部がこれらのＩＣチップ２，３から離間した位置（Ｈ１〜Ｈ６，Ｌ１〜Ｌ３，Ｃ１〜Ｃ３）に存在するように、ＩＣチップ２，３に対して３次元的に設置すると効果的であるということが分かる。
【００２２】
図５〜図８に、電界緩和用ボンディングワイヤが無い場合、およびＬ２、Ｃ４、Ｈ５の位置に電界緩和用ボンディングワイヤを設定した場合の等電位線および電界ベクトル分布を示す。
接地ワイヤが存在しない場合、図５に細線矢印で示すような電界ベクトルが形成される。最も強いのはＨ電極（高電圧ＩＣチップ２）からＬ（接地）電極（低電圧ＩＣチップ３）に向かう、２重線矢印Ｅ１で示す電界ベクトル（以下、Ｅ１電界ベクトルという。）となるが、保護したいＬ電極表面での電界に関与する電界ベクトルは、それぞれの電極や周囲の樹脂配置によって定まる所の、図５の構成では概ね太線矢印Ｅ２と中太線矢印Ｅ３間の範囲内の電界ベクトルとなる。
そのため、効果的な接地電極（電界緩和用ボンディングワイヤ５）の配置位置は、矢印Ｅ２と矢印Ｅ３間の範囲内でかつ製造プロセス上の観点からで容易に配置しやすい場所に設置することが望ましい。
【００２３】
矢印Ｅ２と矢印Ｅ３間の範囲内にて、Ｌ２、Ｃ４およびＨ５の位置に電界緩和用ボンディングワイヤ５を設定した場合の電界ベクトル分布を、それぞれ図６、図７および図８に示す。図６、図７および図８より、Ｌ２、Ｃ４およびＨ５の何れの位置に電界緩和用ボンディングワイヤ５を配置した場合にも、図５の電界緩和用ボンディングワイヤ５が無い場合に比べて、低電圧ＩＣチップ３表面近傍の細線矢印の長さは短く、電界が弱まっていることが分かる。これは、図４における結果とも一致している。
この３種の設置位置Ｌ２、Ｃ４およびＨ５に関し、さらにプロセス上からの優位性を考えた場合、位置Ｈ５はＨ電極（高電圧ＩＣチップ２）からの離間距離が大きいため、実際には電界緩和用ボンディングワイヤ５をＨ電極のフレームを使ってＨ電極と平行に張ることは難しい。また、位置Ｃ４は、電界緩和用ボンディングワイヤ５を張るためのフレームを別途設定する必要がある。これに対して、位置Ｌ３の場合はＬ電極（低電圧ＩＣチップ３）からの離間距離も比較的短くＬ電極と平行に張ることができ、Ｌ電極のフレームを使えば追加フレームの必要も無いことから有利である。
【００２４】
なお、上記では、高電圧ＩＣチップ２が下方、低電圧ＩＣチップ３が上方となるように、互いに段違いに配置されている場合について説明したが、高電圧ＩＣチップ２が上方、低電圧ＩＣチップ３が下方となるように、互いに段違いに配置されている場合、あるいは両ＩＣチップ２と３が同じ高さに配置されている場合でも同様に、まず、図５のような各ＩＣチップ２，３と封止材１などの周辺構造から決まる電界ベクトルを算出または推定し、その中で低減したい低電圧ＩＣチップ３に関与する電界ベクトル群の通過するであろう領域を求め、その領域内で製造プロセス条件との関係も考慮して、高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界の沿った位置、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界に沿った位置、または上記２つの境界間の３種類の位置の内、効率的に電界を低減できる最適位置に電界緩和用ボンディングワイヤ５を設定すればよい。
【００２５】
このように、本発明は高電圧ＩＣチップ２と低電圧ＩＣチップ３とが互いに段違いに配置されている場合、および両ＩＣチップ２と３が同じ高さに配置されている場合の何れの場合にも適用でき、実際には、まず、図５のような各ＩＣチップ２，３と封止材１などの周辺構造から決まる電界ベクトルを算出または推定し、その中で低減したい低電圧ＩＣチップ３に関与する電界ベクトル群の通過するであろう領域を求め、その領域内で製造プロセス条件との関係も考慮して、高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界の沿った位置、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界に沿った位置、または上記２つの境界間の３種類の位置の内、効率的に電界を低減できる最適位置に、電界抑制部（接地電位あるいは後に説明する高電圧回路部電位より低い電位に保持された導電体または半導電体）を配置すればよい。これは以下の各実施の形態では特に説明しないが同様である。
【００２６】
なお、電界緩和用ボンディングワイヤ５の直径は実現可能な限り太いものの方が、電気力線抑制効果が高くなるため望ましい。
【００２７】
また、図１では電界緩和用ボンディングワイヤ５を各々１本の線で描いているが、各々ＩＣチップ１面からの高さを変えて複数本ずつ設置すれば電気力線抑制効果はより高くなる。
【００２８】
また、電界緩和用ボンディングワイヤ５は接地電位でなくても、高電圧導入用ボンディングワイヤにかかる例えば６００Ｖ〜１２００Ｖといった高電圧に対して十分低い例えば５Ｖ〜１２Ｖといった低電位に保持されていても同様な効果が期待できる。
【００２９】
以上説明したように、本実施の形態によれば、導電体で構成される電界抑制部を接地電位あるいは高電圧回路部電位より低い電位に保持されたボンディングワイヤ（電界緩和用ボンディングワイヤ５）とし、このようなボンディングワイヤを低電圧駆動の半導体素子チップ（低電圧ＩＣチップ）３の高電圧駆動の半導体素子チップ（高電圧ＩＣチップ）２との境界もしくは低電圧駆動の半導体素子チップ２の高電圧駆動の半導体素子チップ２との境界に沿い、または上記２つの境界間に、かつその少なくとも一部が半導体素子チップ２、３から離間した位置に存在するように配置したので、高電圧回路部から発生し低電圧回路部に向かう電気力線を、接地電位あるいは高電圧回路部電位より低い電位に保持された電界緩和用ボンディングワイヤ５で効果的に集束させることができるため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和することができる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
【００３０】
また、高電圧回路部から低電圧回路部ヘ至る電気力線を抑制する電界抑制部を、接地電位あるいは高電圧回路部電位より低い電位に保持された導電体で構成したので、簡単な構成で、高電圧回路部から発生し低電圧回路部に向かう電界（電気力線）を集束させることができる。
【００３１】
実施の形態２．
図９は本発明の実施の形態２による半導体装置の要部の構成を示す平面図である。
本実施の形態では、接地電位に保持された複数本の電界緩和用ボンディングワイヤ５１〜５４で、低電圧回路部を覆っている。これらの電界緩和用ボンディングワイヤ５１〜５４は、接地電位に保持された導電体に相当するものであり、実施の形態１と同様に、高電圧回路部から低電圧回路部ヘ至る電気力線を抑制制御する電界抑制部を構成している。他の構成は実施の形態１と同様であるので、以下では主に実施の形態１との相違点について説明する。
【００３２】
このように構成されたものにおいて、低電圧回路部を覆う接地電位に保持された電界緩和用ボンディングワイヤ５１〜５４は、高電圧回路部から発生して低電圧回路部へ向かう電気力線を集束させる。このため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
【００３３】
なお、接地電位に保持された電界緩和用ボンディングワイヤ５１〜５４を、低電圧回路部を覆うように配置するのに、低電圧回路部上では低電圧ＩＣチップ３から離間して配置してもよいし、低電圧ＩＣチップ３と電気絶縁性の膜を介して接するように配置してもよい。なお、低電圧ＩＣチップ３から離間して配置した場合にも、低電圧ＩＣチップ３と電界緩和用ボンディングワイヤ５１〜５４との間にモールド樹脂などの封止材１が介在してもよいのは言うまでもない。
また、接地電位に保持された電界緩和用ボンディングワイヤ５１〜５４で、低電圧回路部の全部ではなく一部を覆ってもよく、同様の効果が得られる。
【００３４】
なお、接地電位に保持された複数本の電界緩和用ボンディングワイヤ５１〜５４で、低電圧回路部の少なくとも一部を覆う代わりに、高電圧回路部少なくとも一部を覆ってもよく、同様の効果が得られる。
さらに、低電圧回路部少なくとも一部および高電圧回路部少なくとも一部の両方を覆ってもよく、この場合にも、電界緩和用ボンディングワイヤ５１〜５４は、高電圧回路部から発生した電気力線を集束させたり、集束させられずに低電圧回路部へ向かう電気力線を変歪して低電圧回路部へ到達する電気力線の量を低減したりする。このため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
【００３５】
また、電界緩和用ボンディングワイヤ５１〜５４を接地電位に接続する代わりに、上記実施の形態１で説明したのと同様の低電位に接続してもよい。
【００３６】
実施の形態３．
図１０は本発明の実施の形態３による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図、（ｃ）は（ａ）のＣ−Ｃ線断面図である。なお、断面図におけるハッチングは省略している。
実施の形態１では、電界緩和用ボンディングワイヤ５を接地リードフレーム４３，４４に接続し固定していたが、本実施の形態では、ダイパッド１５に接続し固定している。他の構成は実施の形態１と同様であるので、以下では主に実施の形態１との相違点について説明する。
【００３７】
高電圧ＩＣチップ２および低電圧ＩＣチップ３はそれぞれフレーム４１および４２の一部であるダイパッド１５に載置され固定されていることは実施の形態１でも説明した。電界緩和用ボンディングワイヤ５を、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界に沿い、かつ少なくともその一部が低電圧ＩＣチップ３から離間した位置に存在するように設置する場合、図１０に示す本実施の形態のように、電界緩和用ボンディングワイヤ５をダイパッド１５に接続して低電圧ＩＣチップ３の上方に設置してもよく、上記実施の形態１と同様の効果に加えて、電界緩和用ボンディングワイヤ５接続用のフレーム（図１の接地リードフレーム４３、４４）を省くことができるので、フレーム数を減らすことができるという利点がある。
【００３８】
なお、図１０では、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界に沿い、かつ少なくともその一部が低電圧ＩＣチップ３から離間した位置に存在するように設置する場合について示したが、これに限るものではなく、高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界に沿い、かつ少なくともその一部が高電圧ＩＣチップ２から離間した位置に存在するように設置する場合にも、ダイパッド１５に接続して高電圧ＩＣチップ２の上方に設置してもよく、同様の効果が得られるのは言うまでもない。
【００３９】
また、図１１にその一例を示すように、接地電位に保持された複数本の電界緩和用ボンディングワイヤ５１〜５４で、低電圧回路部および高電圧回路部の少なくとも一方の少なくとも一部を覆う場合にも、電界緩和用ボンディングワイヤ５１〜５４をダイパッド１５に接続してもよく、上記実施の形態２と同様の効果に加えて、電界緩和用ボンディングワイヤ５１〜５４接続用のフレーム（図９の接地リードフレーム４３、４４）を省くことができるので、フレーム数を減らすことができるという利点がある。
【００４０】
また、電界緩和用ボンディングワイヤ５１〜５４を接地電位に接続する代わりに、上記実施の形態１で説明したのと同様の低電位に接続してもよい。
【００４１】
実施の形態４．
図１２は本発明の実施の形態４による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。
本実施の形態では、接地電位に保持された電界緩和用フレーム６で低電圧回路部を覆っている。このフレーム６は接地電位に保持された導電体に相当するものであり、実施の形態１と同様に、高電圧回路部から低電圧回路部ヘ至る電気力線を抑制制御する電界抑制部を構成している。他の構成は実施の形態１と同様であるので、以下では主に実施の形態１との相違点について説明する。
【００４２】
このように構成されたものにおいて、低電圧回路部を覆う接地電位に保持された電界緩和用フレーム６は、高電圧回路部から発生して低電圧回路部へ向かう電気力線を集束させたり、変歪させることにより低電圧回路部へ到達する電気力線の量を低減したりする。このため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
【００４３】
さらに、本実施の形態では、電界緩和用フレーム６を接地リードフレーム４３と４４に接続して低電圧ＩＣチップ３の上方に設置しているので、上記各実施の形態のように、電界緩和用ボンディングワイヤ５，５１〜５４を用いるのに比べて、低電圧ＩＣチップ３と電界緩和用フレーム６との離間距離の制御が容易であるという利点がある。
【００４４】
なお、接地電位に保持された電界緩和用フレーム６を、低電圧回路部を覆うように配置するのに、低電圧回路部上では低電圧ＩＣチップ３から離間して配置してもよいし、低電圧ＩＣチップ３と電気絶縁性の膜を介して接するように配置してもよい。低電圧ＩＣチップ３から離間して配置した場合にも、低電圧ＩＣチップ３と電界緩和用フレーム６との間にモールド樹脂などの封止材１が介在してもよいのは言うまでもない。
また、接地電位に保持された電界緩和用フレーム６で、低電圧回路部の全部ではなく一部を覆ってもよく、同様の効果が得られる。
【００４５】
なお、接地電位に保持された電界緩和用フレーム６で、低電圧回路部の少なくとも一部を覆う代わりに、高電圧回路部の少なくとも一部を覆ってもよく、さらに、低電圧回路部の少なくとも一部および高電圧回路部の少なくとも一部の両方を覆ってもよい。
【００４６】
なお、電界緩和用フレーム６は接地電位に限らず実施の形態１で説明したのと同様の低電位に保持されていてもよく、したがって、電界緩和用フレーム６の両端を固定する接地リードフレーム４３と４４は、少なくともいずれか一方が接地または低電位に接続されていればよい。
【００４７】
実施の形態５．
図１３は本発明の実施の形態５による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。
実施の形態１では、導電体で構成される電界抑制部をボンディングワイヤ５としたが、本実施の形態では、導電体で構成される電界抑制部を低電圧ＩＣチップ３が保持されたフレーム４２の先端部４２ａとし、フレーム４２の先端部４２ａを折り曲げることにより、フレーム４２の先端部４２ａが低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界に沿い、その少なくとも一部が半導体素子チップ（低電圧ＩＣチップ３）から離間した位置に存在するように配置している。他の構成は実施の形態１と同様であるので、以下では主に実施の形態１との相違点について説明する。
【００４８】
このように構成されたものにおいて、折り曲げられたフレーム４２の先端部４２ａは、高電圧回路部から発生して低電圧回路部へ向かう電気力線を集束させる。このため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
さらに、電界緩和用ボンディングワイヤ５に比べて電界緩和用ボンディングワイヤ５が不要でしかも電界緩和用ボンディングワイヤ５接続用のフレーム（図１の接地リードフレーム４３、４４）を省くことができるので、部品点数を減らすことができるという利点がある。
【００４９】
なお、図１３では低電圧ＩＣチップ３が保持されたフレーム４２の先端部４２ａを折り曲げた場合について示したが、高電圧ＩＣチップ２が保持されたフレーム４１の先端部を折り曲げてもよく、高電圧ＩＣチップ２が保持されたフレーム４１の先端部を折り曲げることにより、フレーム４１の先端部が高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界に沿い、その少なくとも一部（先端）が半導体素子チップ（高電圧ＩＣチップ２）から離間した位置に存在するように配置してもよい。
また、高電圧ＩＣチップ２が保持されたフレーム４１の先端部または低電圧ＩＣチップ３が保持されたフレーム４２の先端部を折り曲げることにより、フレーム４１または４２の先端部が、高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界と低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界との間に、その少なくとも一部が圧ＩＣチップ２，３から離間した位置に存在するように配置してもよい。
【００５０】
なお、フレーム４１または４２は接地電位に限らず実施の形態１で説明したのと同様の低電位に保持されていてもよい。
【００５１】
実施の形態６．
図１４は本発明の実施の形態６による半導体装置の要部の構成を示す断面図である。なお、断面図におけるハッチングは省略している。
実施の形態１では、導電体で構成される電界抑制部をボンディングワイヤ５としたが、本実施の形態では、導電体で構成される電界抑制部を接地電位または実施の形態１で説明したのと同様の低電位に保持された壁８としている。壁８は、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界に沿い、その少なくとも一部が半導体素子チップ（低電圧ＩＣチップ３）から離間した位置に存在するように、低電圧ＩＣチップ３に対して３次元的に配置され、パッド（図示せず）、リードフレーム４２等を介して接地または実施の形態１で説明したのと同様の低電位に接続されている。他の構成は実施の形態１と同様であるので、以下では主に実施の形態１との相違点について説明する。
【００５２】
このように構成されたものにおいて、高電圧回路部から発生し低電圧回路部に向かう電気力線を、接地電位または低電位に保持された壁８で効果的に集束させることができるため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
また、壁８は、ワイヤボンディング工程以外の半導体プロセスにて形成することができるので、半導体工程の後工程であるＩＣチップ実装工程以降でのプロセスを変更する必要がないと言う利点もある。
【００５３】
なお、図１４では低電圧ＩＣチップ３に壁８を配置した場合について示したが、高電圧ＩＣチップ２に壁８を配置してもよく、壁８が高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界に沿い、その少なくとも一部（先端）が半導体素子チップ（高電圧ＩＣチップ２）から離間した位置に存在するように配置してもよい。もちろん、低電圧ＩＣチップ３および高電圧ＩＣチップ２の両方に壁８を配置してもよい。
【００５４】
なお、壁８を構成する導電体としては、例えばアルミニウム等の金属の積層膜などが用いられるが、導電体に限らず、例えばポリシリコンなどの半導電体を用いてもよい。
なお、壁８のＩＣチップ１面よりの高さは、もちろん壁８の成膜条件やエッチング条件等のプロセス上の制約は受けるが、できるだけ高くする程、壁８を飛び越して低電圧回路部３に到達する電気力線が減るため電界の遮蔽効果がある。実際には実施の形態１で説明したのと同様に、まず、図５のような各ＩＣチップ２，３と封止材１などの周辺構造から決まる電界ベクトルを算出または推定し、その中で低減したい低電圧ＩＣチップ３に関与する電界ベクトル群の通過するであろう領域を求め、その領域内で製造プロセス条件との関係も考慮して、高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界の沿った位置、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界に沿った位置、または上記２つの境界間の３種類の位置の内、効率的に電界を低減できる最適位置に壁８を設定すればよい。
【００５５】
実施の形態７．
図１５は本発明の実施の形態７による半導体装置の要部の構成を示す断面図である。なお、断面図におけるハッチングは省略している。
本実施の形態において、壁８は、封止材９からなるパッケージに埋め込まれ、高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界と低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界との間で、かつＩＣチップ２、３から離間した位置に存在するように、ＩＣチップ２、３に対して３次元的に配置され、例えば接地端子（図示せず）等を介して接地電位に保持されている。
【００５６】
このように構成されたものにおいて、壁８は、高電圧回路部から発生した電気力線を吸収したり、吸収されずに低電圧回路部へ向かう電気力線を集束させることにより歪めて低電圧回路部へ到達する電気力線の量を低減したりする。このため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
【００５７】
また、このような接地電位に保持された壁８を作製するのに、例えば、封止材１からなるパッケージに上記両境界間に溝を作り、その溝の中に例えば銀ペーストのような導電体を流し込んで壁８を作製し、壁８の端部を例えば接地端子に接触させればよいので、電界抑制部を設けるために追加する製造工程が、後半の封止工程（樹脂モールド工程）以降で実施でき、半導体プロセスやボンディングプロセスを変更しなくてもよいという利点がある。
【００５８】
なお、図１５では高電圧ＩＣチップ２と低電圧ＩＣチップ３との間に壁８を配置した場合について示したが、これに限るものではなく、低電圧ＩＣチップ３の高電圧ＩＣチップ２との境界または高電圧ＩＣチップ２の低電圧ＩＣチップ３との境界に沿い、その少なくとも一部がＩＣチップ２，３から離間した位置に存在するように配置してもよい。
【００５９】
なお、壁８は接地電位ではなく、実施の形態１で説明した低電位に保持されてもよく、さらに、導電体ではく、例えばポリシリコンなどの半導電体で形成されてもよい。
【００６０】
実施の形態８．
図１６は本発明の実施の形態８による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。なお、断面図におけるハッチングは省略している。
本実施の形態では、高電圧ＩＣチップ２の高電圧回路部はモールド樹脂やゲルなどの電気絶縁性すなわち誘電体からなる封止材１で覆われている。また、低電圧ＩＣチップ３の低電圧回路部と封止材１との間には、封止材１よりも大きな誘電率を有する誘電体７が配置され、低電圧回路部は誘電体７で覆われている。すなわち、本実施の形態では、高電圧回路部から低電圧回路部ヘ至る電気力線を抑制する電界抑制部は、高電圧回路部上および低電圧回路部上に配置され、高電圧回路部および低電圧回路部をそれぞれ覆う誘電体（封止材１および誘電体７）で構成され、低電圧回路部を覆う誘電体７の誘電率を、高電圧回路部を覆う誘電体（封止材１）の誘電率よりも大きな値としている。
【００６１】
なお、高電圧回路部を覆う封止材１および低電圧回路部を覆う誘電体７の具体的材料としては、例えば封止材１がモールド樹脂である場合、モールド樹脂としては一般的にフィラーを含んだエポキシ樹脂が広く使われ、誘電体７にはこのフィラーを含んだエポキシ樹脂よりも誘電率が大きい材料を使う必要がある。誘電率を大きくするには、１つには不純物濃度を高くすることが考えられ、例えばモールド樹脂として用いられるフィラーを含んだエポキシ樹脂よりもフィラーに含まれる不純物濃度が高い、あるいはエポキシ樹脂そのものの不純物濃度が高い材料を用いることができる。また、触媒としてりん系を使用したエポキシ樹脂よりもアミン系を使用したエポキシ樹脂は誘電率が大きくなるので、モールド樹脂が触媒としてりん系を使用したエポキシ樹脂である場合は、誘電体７には触媒としてアミン系を使用したエポキシ樹脂を用いることができる。
【００６２】
このように構成されたものにおいて、複合誘電体中の電界は概説的には各誘電率の逆数に比例するため、高電圧回路部を覆う誘電体（封止材１）よりも誘電率の大きな誘電体７で覆われている低電圧回路の電界は小さくなる。このため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
【００６３】
さらに、高電圧回路部を覆う誘電体は封止材１であり、低電圧回路部を覆う誘電体７は、樹脂コーティング工程を加えるだけで形成できるので、本実施の形態によれば、半導体装置の製造工程で電界抑制対策として簡単な工程を追加するだけですむという利点がある。
【００６４】
なお、図１６では、低電圧回路部と封止材１との間に封止材１よりも誘電率が大きな誘電体７を配置した（高電圧回路部を覆う封止材１よりも誘電率が大きな誘電体７で低電圧回路部を覆った）場合を示したが、高電圧回路部と封止材１との間に封止材１よりも誘電率が小さな誘電体を配置してもよく、すなわち、低電圧回路部を覆う封止材１よりも誘電率が小さな誘電体で高電圧回路部を覆ってもよく、同様の効果が得られる。
また、低電圧回路部と高電圧回路部を何れも封止材１とは異なる誘電体で覆い、かつ低電圧回路部を覆う誘電体の誘電率を、高電圧回路部を覆う誘電体の誘電率よりも大きな値としてもよい。
【００６５】
また、図１６では、高電圧ＩＣチップ２が下方、低電圧ＩＣチップ３が上方となるように、互いに段違いに配置されている場合について説明したが、これに限るものではなく、高電圧ＩＣチップ２が上方、低電圧ＩＣチップ３が下方となるように、互いに段違いに配置されている場合、または両ＩＣチップ２と３が同じ高さに配置されている場合も同様に、高電圧回路部および低電圧回路部をそれぞれ異なる誘電体覆い、低電圧回路部を覆う誘電体の誘電率を高電圧回路部を覆う誘電体の誘電率よりも大きな値とすることにより、同様の効果が得られる。
【００６６】
実施の形態９．
上記実施の形態８では、高電圧回路部および低電圧回路部をそれぞれ誘電率が異なる誘電体で覆ったが、本実施の形態では、高電圧回路部および低電圧回路部と封止材１との間に同一の誘電体を配置し、すなわち、高電圧回路部および低電圧回路部を共に同じ誘電体で覆い、かつ高電圧回路部および低電圧回路部を覆う誘電体の誘電率を封止材１の誘電率よりも大きな値とした。
【００６７】
このように構成されたものにおいて、複合誘電体中の電界は概説的には各誘電率の逆数に比例するため、高電圧回路部および低電圧回路を封止材１単独で覆った場合よりも、封止材１より誘電率の大きな誘電体で覆った方がこの誘電体中での電界は弱められるため、低電圧回路の電界は小さくなる。このため、低電圧回路部において高電圧回路部の影響で高電界となるのを緩和できる。したがって、低電圧回路部内の半導体素子動作への悪影響を防ぎ、低電圧回路部内の半導体素子を保護することができる。
【００６８】
さらに、高電圧回路部および低電圧回路部を覆う誘電体は、樹脂コーティング工程を加えるだけで形成できるので、本実施の形態によれば、半導体装置の製造工程で電界抑制対策として簡単な工程を追加するだけですむという利点がある。
【図面の簡単な説明】
【００６９】
【図１】本発明の実施の形態１による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図２】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図３】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図４】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図５】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図６】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図７】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図８】本発明の実施の形態１に係わり電界緩和用ボンディングワイヤの作用を説明するための図である。
【図９】本発明の実施の形態２による半導体装置の要部の構成を示す平面図である。
【図１０】本発明の実施の形態３による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図、（ｃ）は（ａ）のＣ−Ｃ線断面図である。
【図１１】本発明の実施の形態３による半導体装置の要部の別の構成を示す平面図である。
【図１２】本発明の実施の形態４による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図１３】本発明の実施の形態５による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【図１４】本発明の実施の形態６による半導体装置の要部の構成を示す断面図である。
【図１５】本発明の実施の形態７による半導体装置の要部の構成を示す断面図である。
【図１６】本発明の実施の形態８による半導体装置の要部の構成を示す図であり、（ａ）は平面図、（ｂ）は（ａ）のＢ−Ｂ線断面図である。
【符号の説明】
【００７０】
１  封止材、２  高電圧ＩＣチップ（高電圧駆動の半導体素子チップ）、３  低電圧ＩＣチップ（低電圧駆動の半導体素子チップ）、４１，４２  フレーム、４１ａ  先端部、４３，４４  接地リードフレーム、５，５１〜５４  電界緩和用ボンディングワイヤ、６  電界緩和用フレーム、７  誘電体、８  壁、１５  ダイパッド。
【図１】
2005277287.tif 000003
【図２】
2005277287.tif 000004
【図３】
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【図５】
2005277287.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図４】
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