(57)【要約】【課題】  電力損失が少なく、出力の変化に対する応答特性に優れるとともに、小型化を図ることができるスイッチング電源装置およびそれに好適な電源ドライバモジュールを提供する。【解決手段】  コイル（Ｌ０）に電流を流すパワートランジスタ（Ｑ１，Ｑ２）をＰＷＭ方式でスイッチング制御して入力電圧を降圧した電圧を出力するスイッチング電源装置を構成するドライバ回路（１１０）において、２つの電源電圧端子間に直列形態に接続された２つのパワーＭＯＳトランジスタ（Ｑ１，Ｑ２）のゲートを駆動する各ゲート駆動回路（１１１，１１２）の制御信号を生成する制御論理回路（１２０）へ、ハイ側のゲート駆動回路（１１１）の最終出力段よりも手前から引き出された信号をフィードバックさせ、上記最終出力段よりも手前から引き出された信号を所定時間遅延させた信号の変化（立下り）に応じてロウ側のパワーＭＯＳトランジスタ（Ｑ２）のゲート駆動電圧を立ち上げるように構成した。【選択図】  図５
2005304226.tif 000002
【特許請求の範囲】
【請求項１】
インダクタに電流を流すパワートランジスタをパスル幅変調（ＰＷＭ）方式でスイッチング制御して入力電圧を降圧した電圧を出力する電源ドライバ回路であって、
第１の電源電圧端子と第２の電源電圧端子との間に、そのソース・ドレイン経路が直列形態に接続された２つのパワートランジスタと、
前記第１の電源電圧端子側の第１のパワートランジスタのゲート駆動電圧を生成する第１のゲート駆動回路と、
第２の電源電圧端子側の第２のパワートランジスタのゲート駆動電圧を生成する第２のゲート駆動回路と、
前記第１のゲート駆動回路の制御信号と前記第２のゲート駆動回路の制御信号を入力パスル幅変調（ＰＷＭ）制御パルスに従って生成する制御論理回路とを備え、
前記制御論理回路は、前記２つのパワートランジスタの導通期間が重ならないように前記制御信号を生成するとともに、前記制御論理回路には前記第１のゲート駆動回路の最終出力段よりも手前から引き出された信号がフィードバックされ、
前記引き出された信号の変化から所定時間後に前記第２のゲート駆動回路の制御信号を、前記第２のパワートランジスタを導通させるために変化させるように構成されていることを特徴とする電源ドライバ回路。
【請求項２】
前記制御論理回路には前記２つのパワートランジスタの結合ノードの出力電位がフィードバックされ、前記第２のパワートランジスタを導通させる際に前記制御論理回路は前記最終出力段よりも手前から引き出された信号を所定時間遅延させた信号と前記出力電位のいずれか早い方の変化に応じて前記第２のゲート駆動回路の制御信号を、前記第２のパワートランジスタを導通させるために変化させるように構成されていることを特徴とする請求項１に記載の電源ドライバ回路。
【請求項３】
前記制御論理回路には前記第２のゲート駆動回路の最終出力段から引き出された信号がフィードバックされ、
前記制御論理回路は前記第２のゲート駆動回路の最終出力段から引き出された信号の変化に応じて前記第１のゲート駆動回路の制御信号を、前記第１のパワートランジスタをオンさせるために変化させるように構成されていることを特徴とする請求項２に記載の電源ドライバ回路。
【請求項４】
さらに、前記第１のゲート駆動回路の制御信号をレベルシフトする第１のレベル変換回路と、
前記最終出力段よりも手前から引き出された信号をレベルシフトする第２のレベル変換回路とを備え、
前記第１のレベル変換回路によるレベルシフト方向と第２のレベル変換回路によるレベルシフト方向とは逆であることを特徴とする請求項３に記載の電源ドライバ回路。
【請求項５】
前記第１のレベル変換回路と第２のレベル変換回路は、
それぞれ電源電圧端子間に直列形態に接続された３個以上のトランジスタと、該３個以上の直列形態のトランジスタのうち少なくとも２個のトランジスタと並列に接続された短絡用のトランジスタと、
前記出力電位のレベルを検出するレベル検出手段とを備え、
前記出力電位が所定レベル以上である場合に前記短絡用のトランジスタは非導通状態にされ、
前記出力電位が所定レベルよりも低い場合に前記短絡用のトランジスタは導通状態にされるように構成されていることを特徴とする請求項４に記載の電源ドライバ回路。
【請求項６】
前記第１のゲート駆動回路の最終出力段と前記第２のゲート駆動回路の最終出力段は、それぞれ電源電圧端子間に直列形態に接続された２個のＭＯＳトランジスタからなり、
前記第２のゲート駆動回路の最終出力段のＭＯＳトランジスタは前記第１のゲート駆動回路の最終出力段のＭＯＳトランジスタよりもゲート耐圧が低いトランジスタにより構成され、
前記第２のゲート駆動回路の最終出力段の高電位側のＭＯＳトランジスタのゲート端子の前段にはそのゲート制御信号をレベルシフトする第３のレベル変換回路が設けられていることを特徴とする請求項４または５に記載の電源ドライバ回路。
【請求項７】
さらに、前記第２のゲート駆動回路の最終出力段に供給される電源電圧を印加する外部端子と、
該外部端子に印加された電源電圧を基準に前記低耐圧のＭＯＳトランジスタのゲート耐圧よりも所定のレベルだけ低い電位を発生する定電圧回路とを備え、
該定電圧回路により生成された定電圧が前記第３のレベル変換回路に印加されるように構成されていることを特徴とする請求項６に記載の電源ドライバ回路。
【請求項８】
さらに、前記第１のゲート駆動回路の最終出力段よりも手前から引き出された前記信号の電位をクランプするクランプ回路と、
該クランプ回路の出力と前記信号を遅延させた信号との論理積をとる論理ゲート回路とを備え、
該論理ゲート回路の出力と前記入力ＰＷＭ制御パルスとに基づいて前記第２のゲート駆動回路の制御信号が形成されるように構成されていることを特徴とする請求項１〜７のいずれかに記載の電源ドライバ回路。
【請求項９】
前記第１のゲート駆動回路の最終出力段は、前記インダクタが接続される前記２つのパワートランジスタの結合ノードの電位で昇圧した電圧により動作されるように構成されていることを特徴とする請求項１〜８のいずれかに記載の電源ドライバ回路。
【請求項１０】
１つの半導体基板に形成されていることを特徴とする請求項１〜９のいずれかに記載の電源ドライバ回路。
【請求項１１】
請求項１０に記載の電源ドライバ回路と、
該電源ドライバ回路によりスイッチング制御される前記２つのパワートランジスタとが１つの絶縁基板に実装され、
前記電源ドライバ回路には前記２つのパワートランジスタの結合ノードの電位が印加される外部端子が設けられていることを特徴とする電源ドライバ装置。
【請求項１２】
請求項１１に記載の電源ドライバ装置と、
該電源ドライバ装置に接続されたインダクタと、
該インダクタに流された電流を蓄積する平滑容量と、
該平滑容量に発生された電圧に応じたデューティ比のＰＷＭ制御パルスを生成し前記電源ドライバ装置に与える制御装置とを備えていることを特徴とするスイッチング電源装置。
【請求項１３】
電源ドライバ回路であって、
第１電源電圧端子と、
第２の電源電圧端子と、
出力端子と、
上記第１電源電圧端子と上記出力端子の間に、そのソース・ドレイン経路が接続された第１出力トランジスタと、
上記出力端子と上記第２電源電圧端子の間に、そのソース・ドレイン経路が接続された第２出力トランジスタと、
上記第１出力トランジスタのゲート電極に駆動電圧を供給する第１ゲート駆動回路と、
上記第２出力トランジスタのゲート電極に駆動電圧を供給する第２ゲート駆動回路と、
入力パスル幅変調（ＰＷＭ）制御パルスに応答して、上記第１ゲート駆動回路の第１制御信号と上記第２ゲート駆動回路の第２制御信号とを生成する制御論理回路と、を備え、
上記制御論理回路は、上記第１ゲート駆動回路からのフィードバック信号を受け、上記フィードバック信号の変化から所定時間経過後、上記第２制御信号を上記第２出力トランジスタを導通させるために変化させる機能を有する電源ドライバ回路。
【請求項１４】
上記第１出力トランジスタは、第１半導体チップとされ、
上記第２出力トランジスタは、第２半導体チップとされ、
上記第１及び第２ゲート駆動回路及び上記制御論理回路は、第３半導体チップとされる請求項１３に記載の電源ドライバ装置。
【請求項１５】
上記電源ドライバ装置は、１つのパッケージに封止されることを特徴とする請求項１４に記載の電源ドライバ装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を発生する電源装置さらには低電圧で大電流出力および優れた応答特性が要求されるスイッチング・レギュレータに適用して有効な技術に関し、例えばスイッチング用のパワートランジスタを駆動するドライバＩＣ（半導体集積回路）および該ドライバＩＣを使用したスイッチング電源装置に利用して有効な技術に関する。
【背景技術】
【０００２】
近年、電子機器にはシステム制御装置としてマイクロプロセッサが搭載されるものが多くなっている。また、マイクロプロセッサ（以下、ＣＰＵと称する）の動作周波数はますます高くなる傾向があり、動作周波数の増加に伴って最大動作電流も増大している。ところで、ＣＰＵ内蔵した携帯電子機器等においては、バッテリ電圧をスイッチング・レギュレータで降圧してＣＰＵに動作電流を供給する方式が採用されることが多いが、近年、かかるマイコンシステム用のスイッチング・レギュレータとして、発生すべき電圧が低くかつ大きな電流を出力できるものが要求されるようになって来ている。
【０００３】
そこで、本発明者らは、低電圧で大電流出力のスイッチング・レギュレータに好適なドライバＩＣとして、図１に示すような構成を有するドライバＩＣについて検討した。なお、図１において、ＲLは当該ドライバＩＣを有するレギュレータからの電流の供給を受けるＣＰＵのような負荷を抵抗として表したものである。また、ドライバＩＣは、コイルＬ０に電流を流すパワートランジスタＱ１，Ｑ２と共に１つのパッケージに封入されてモジュール（以下、電源ドライバモジュールと称する）として構成されることもある。パワートランジスタとドライバＩＣを内蔵したモジュールにあっては、ドライバＩＣからパワートランジスタまでの配線を短くすることができるため、寄生インダクタンス成分を減らし電力効率を向上させることができるという利点がある。電源ドライバモジュールに関する技術としては、例えば非特許文献１に記載されているものがある。
【０００４】
図１の電源システムにおいては、コントローラ２００から供給されるＰＷＭ（パルス幅変調）制御パルスＰＷＭに基づいて、コイルＬ０に電流を流すパワーＭＯＳトランジスタＱ１，Ｑ２を相補的にオン、オフさせるゲート制御信号ＨＧ，ＬＧがドライバＩＣ１１０内部で生成される。このとき、信号ＨＧ，ＬＧの遅延時間のばらつき等でハイレベルの期間が重なるとパワーＭＯＳトランジスタＱ１，Ｑ２に貫通電流が流れてしまう。
【０００５】
図１のドライバＩＣは、出力電位ＶSWHとロウ側パワーＭＯＳトランジスタＱ２のゲート電圧ＬＧをドライバＩＣ１１０内のコントロールロジック１２０へフィードバックさせ、それぞれの立下りを待ってから反対側のパワーＭＯＳトランジスタをオンさせるようにゲート制御信号ＨＧ，ＬＧを生成することで、ゲート制御信号ＨＧとＬＧのハイレベルの期間が重ならないようにしていわゆるデッドタイムを有するように制御してＱ１，Ｑ２の貫通電流を確実に防止するようにしたものである。
【０００６】
なお、かかるデッドタイムを設ける制御においては、ハイ側パワーＭＯＳトランジスタＱ１のオンさせるときに出力電位ＶSWHではなくロウ側パワーＭＯＳトランジスタＱ２のゲート電圧ＬＧを見てロウレベルに変化したのを確認してから制御信号ＨＧをハイレベルに変化させているが、その理由は、ゲート電圧ＬＧを見てロウレベルに変化してＱ２がオフしてもその基体ダイオードを通して電流が流れることで出力ノードの電位ＶSWHはロウレベルに近いため、電位ＶSWHを見ていたのでは速やかな切替えができないためである。
【非特許文献１】Ｉｎｔｅｒｓｉｌ社発行、「ＩＳＬ６５７１」データシートｐ１〜ｐ１０
【発明の開示】
【発明が解決しようとする課題】
【０００７】
図１の電源ドライバＩＣにおいては、パワーＭＯＳトランジスタＱ１がオフからオンへまたＱ２がオンからオフへ移行するときは、Ｑ２のゲート制御電圧ＬＧがコントロールロジック１２０へフィードバックされてＱ１のゲート制御電圧ＨＧがロウレベルからハイレベルに変化されるため、Ｑ１とＱ２の結合ノードの電位ＶSWHの立ち上がりは負荷の大小にかかわらずほぼ同じである。
【０００８】
一方、パワーＭＯＳトランジスタＱ１がオンからオフへまたＱ２がオフからオンへ移行するときは、Ｑ１とＱ２の結合ノードの電位ＶSWHがコントロールロジック１２０へフィードバックされてゲート制御電圧ＬＧがロウレベルからハイレベルに変化されるようにされており、Ｑ１，Ｑ２がともにオフであるデッドタイム中は、パワーＭＯＳトランジスタＱ１，Ｑ２のドレイン−ソース間の寄生容量ＣsH，ＣsLにチャージされている電荷をコイルＬ０の電流で引き抜くことで結合ノードの電位ＶSWHが下がる。
【０００９】
そのため、負荷が大きく抵抗ＲLに流される電流Ｉoutが大きいときは、図２（Ａ）に示すように、ハイ側のパワーＭＯＳトランジスタＱ１のゲート制御電圧ＨＧがハイレベルからロウレベルに変化してＱ１がオフされると出力電位ＶSWHが速やかに立ち下がる。つまり、立下り所要時間Ｔdisが短いため、これを受けてコントロールロジック１２０およびゲート駆動回路１１２で生成されるロウ側のパワーＭＯＳトランジスタＱ２のゲート制御電圧ＬＧも比較的早くターンオンされる。
【００１０】
ところが、負荷が小さく抵抗ＲLに流される電流Ｉoutが小さいときは、図２（Ｂ）に示すように、ハイ側のパワーＭＯＳトランジスタＱ１のゲート制御電圧ＨＧがハイレベルからロウレベルに変化してＱ１がオフされても出力電位ＶSWHの立ち下がりが遅い。つまり、立下り所要時間Ｔdisが長くなるため、ロウ側のパワーＭＯＳトランジスタＱ２のゲート制御電圧ＬＧのターンオンが遅くなる。
【００１１】
そのため、負荷が小さくなると図３に示すように、負荷変動に伴う出力電圧Ｖoutの変化量ΔＶoutが大きくなる。その結果、図４に示すように、負荷の大小に応じてＰＷＭ制御パルスのパルス幅（Ｑ１のオン期間）Ｔonを大きく変化させなくてはならなくなる。なお、図３は図１のようなフィードバック制御を行なうレギュレータにおいて、コントローラから供給されるＰＷＭ制御パルスのパルス幅を一定に保った場合の負荷の変動に伴う出力電圧Ｖoutの変化量ΔＶoutを百分率（％）で示したものである。また、図４は負荷が変動したときに出力電圧Ｖoutを一定に保つのに必要なＰＷＭ制御パルスのパルス幅Ｔonの理論値からのずれ量ΔＴonを百分率（％）で示したものである。
【００１２】
一方、ドライバＩＣへＰＷＭ制御パルスを与えるコントローラ２００は、出力電圧Ｖoutをモニタして出力電圧Ｖoutのレベルに応じて適正なデューティのＰＷＭ制御パルスを出力する。そのため、軽負荷時においては、出力電圧Ｖoutに対するＰＷＭ制御パルスのパルス幅Ｔonとの対応関係が通常の場合の対応関係と一致しなくなり、図１のようなドライバＩＣを用いた電源装置にあっては、軽負荷時に出力電圧Ｖoutが変動してしまい、動作が不安定になるという不具合があることが明らかになった。
【００１３】
ＣＰＵを内蔵した携帯電子機器等においては、バッテリの消耗を減らすためＣＰＵの動作が必要でないときはＣＰＵ全体もしくはＣＰＵ内の一部の回路を停止させることが行なわれる。したがって、かかる休止動作中、電源装置はその負荷が軽減されることになる。そのため、ＣＰＵがスリープ状態になることがあるような機器においては、電源装置は軽負荷時に出力電圧Ｖoutが安定であることが要求される。
【００１４】
この発明の目的は、低電圧、大電流出力のスイッチング電源装置に好適な電源ドライバ回路を提供することにある。
【００１５】
この発明の他の目的は、軽負荷時に出力電圧が安定であることを必要とするスイッチング電源装置に好適な電源ドライバ回路を提供することにある。
この発明のさらに他の目的は、出力の変化に対する応答特性に優れるとともに、高周波動作が可能で電力損失が少なく小型化を図ることができるスイッチング電源装置に好適な電源ドライバ回路を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、インダクタとしてのコイルに電流を流すパワートランジスタをＰＷＭ方式でスイッチング制御して入力電圧を降圧した電圧を出力するスイッチング電源装置を構成するドライバ回路において、２つの電源電圧端子間に直列形態に接続された２つのパワーＭＯＳトランジスタのゲートを駆動する各ゲート駆動回路の制御信号を生成する制御論理回路へ、ハイ側のゲート駆動回路の最終出力段よりも手前から引き出された信号をフィードバックさせ、上記最終出力段よりも手前から引き出された信号を所定時間遅延させた信号の変化（立下り）に応じてロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を立ち上げるように構成したものである。
【００１７】
ここで望ましくは、２つのパワーＭＯＳトランジスタの結合ノードの出力電位を上記制御論理回路へフィードバックさせ、ロウ側のパワーＭＯＳトランジスタを導通させる際に前記最終出力段よりも手前から引き出され所定時間遅延させた信号と上記出力電位のいずれか早い方の変化に応じてロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を立ち上げるように構成する。ここで、最終出力段よりも手前から引き出される信号には、最終出力段の入力信号および最終出力段の出力信号を含む。
【００１８】
また、ハイ側のパワーＭＯＳトランジスタのゲート駆動電圧に関しては、ロウ側のゲート駆動回路の最終出力段の出力もしくは該最終出力段よりも手前から引き出された信号を上記制御論理回路にフィードバックさせ、ハイ側のパワーＭＯＳトランジスタの導通タイミングを得るように構成する。
【００１９】
上記した手段によれば、負荷が小さい場合には出力電位の立下りが遅くなるが、ゲート駆動回路の途中から引き出された信号が所定時間遅延された信号の立下りに応じてロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を立ち上げるようにされるため、ロウ側のパワーＭＯＳトランジスタのターンオンが遅れるのを防止することができ、これによって軽負荷時に出力電圧が変動するのを回避し、このドライバ回路を使用した電源装置の動作を安定させることができる。また、特に、デューティが小さくロウ側のパワーＭＯＳトランジスタのオン時間が長くなる低電圧、大電流出力のスイッチング電源装置において、出力電圧の変動を抑制することができる。
【００２０】
また、ハイ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路とロウ側のパワーＭＯＳトランジスタのゲート駆動電圧を生成するゲート駆動回路を構成するＭＯＳトランジスタに比較的ゲート耐圧の低いトランジスタを用いるとともに、ドライバ回路内部に信号のレベルを変換するレベルシフト回路を設け、ハイ側のパワーＭＯＳトランジスタとロウ側のパワーＭＯＳトランジスタのゲート端子を、比較的低い電圧で駆動するように構成したものである。
【００２１】
上記した手段によれば、ゲート耐圧の低いトランジスタを用いることで高速動作が可能となり、出力の変化に対する応答特性を向上させることができるとともに、スイッチング周波数を高くしてもスイッチング損失がそれほど増大しないため、インダクタンスの低いコイルを用いて電源装置の小型化を図りつつ充分に大きな電流を出力させることが可能となる。
【発明の効果】
【００２２】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、低電圧、大電流出力のスイッチング電源装置に好適な電源ドライバ回路を実現することができる。
また、本発明に従うと、軽負荷時に出力電圧が安定であり、出力の変化に対する応答特性に優れるとともに、高周波動作が可能で電力損失が少なく小型化を図ることができるスイッチング電源装置に好適な電源ドライバ回路を実現することができる。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の好適な実施例を図面に基づいて説明する。
図５は本発明に係る電源ドライバＩＣとそれを適用したモジュールおよび降圧型スイッチング・レギュレータの第１の実施例を示す。なお、本明細書においては、複数の半導体チップやディスクリート部品がボンディングワイヤ等の金属配線で各部品が所定の役割を果たすように結合されることで、あたかも、一つの電子部品として扱えるように構成されたものをモジュールと称する。特に制限されるものでないが、この電源ドライバモジュールは、セラミックなどのパッケージに封入して完成品とされる。
【００２４】
図５のスイッチング・レギュレータは、電池などの直流電源から供給される１２Ｖのような直流電圧Ｖinが入力される電圧入力端子Ｐ０と接地点（ＧＮＤ）との間にそのソース・ドレイン経路が直列に接続された一対の出力トランジスタとしてのパワーＭＯＳトランジスタＱ１，Ｑ２および該トランジスタＱ１，Ｑ２のゲート端子を駆動するドライバＩＣ１１０などを内蔵した電源ドライバモジュール１００と、該モジュール１００の出力端子Ｖｏｕｔと負荷ＲＬとの間に接続されたインダクタとしてのコイルＬ０と、該コイルＬ０の負荷側のノードｎ１と接地点との間に接続され出力電圧Ｖoutを安定化させる平滑容量Ｃ０と、該平滑容量Ｃ０と並列に接続された出力電圧検出用の直列形態の抵抗Ｒ１およびＲ２と、該抵抗Ｒ１およびＲ２の接続ノードｎ２の電位ＶFBに基づいてドライバＩＣ１１０に対してパスル幅変調（ＰＷＭ）制御パルスＰＷＭを生成して供給するコントローラ（ＰＷＭ制御回路）２００などから構成されている。図５において、抵抗ＲLとして示されているのは、本実施例のスイッチング・レギュレータからの電流の供給を受けて動作するＣＰＵのような負荷としての半導体集積回路である。
【００２５】
実施例の電源ドライバモジュール１００には、パワーＭＯＳトランジスタＱ１とパワーＭＯＳトランジスタＱ２がそれぞれ１つの半導体チップとして形成されるドライバＩＣ１１０とは別個の半導体チップとして形成されたものが、ドライバＩＣ１１０と共に内蔵されている。また、パワーＭＯＳトランジスタＱ１，Ｑ２は共にＮチャネル型のＭＯＳＦＥＴ（電界効果トランジスタ）が用いられている。Ｎチャネル型のＭＯＳＦＥＴの方がＰチャネル型のＭＯＳＦＥＴよりも低オン抵抗、高速動作可能であるためである。
【００２６】
ドライバＩＣ１１０は、入力電圧Ｖin側（ハイ側と称する）のパワーＭＯＳトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１と、接地電位ＧＮＤ側（ロウ側と称する）のパワーＭＯＳトランジスタＱ２のゲート駆動電圧を生成するゲート駆動回路１１２と、前記コントローラ２００からのＰＷＭ制御パルスＰＷＭに基づいてパワーＭＯＳトランジスタＱ１とＱ２が同時にオン状態になって貫通電流が流れないようにデッドタイムを有しかつ相補的にオン・オフされるように、前記ゲート駆動回路１１１，１１２の入力信号ＰＨＧ，ＰＬＧを生成するコントロールロジック１２０などから構成されている。
【００２７】
コントロールロジック１２０は、コントローラ２００からのＰＷＭ制御パルスＰＷＭとゲート駆動回路１１２の出力ノードからフィードバックされた信号すなわちロウ側のパワーＭＯＳトランジスタＱ２のゲート電圧ＬＧとを入力とするＡＮＤゲートＧ１と、ハイ側のゲート駆動回路１１１の入力ノードからフィードバックされた信号を遅延するディレイ回路ＤＬＹと、該ディレイ回路ＤＬＹで遅延された信号と出力ノードすなわちハイ側とロウ側のパワーＭＯＳトランジスタＱ１，Ｑ２の結合ノードからフィードバックされた電位ＶSWHとを入力とするＮＡＮＤゲートＧ２と、該ＮＡＮＤゲートＧ２の出力とコントローラ２００からのＰＷＭ制御パルスＰＷＭをインバータＩＮＶで反転した信号とを入力とするＡＮＤゲートＧ３などから構成されている。
【００２８】
この実施例のドライバＩＣ１１０には、前記ゲート駆動回路１１１と１１２の電源電圧ＰＶＣＣを印加するための外部電源端子Ｐ１と、コントロールロジック１２０の電源電圧ＶＣＣを印加するための外部電源端子Ｐ２が設けられている。また、電源電圧ＰＶＣＣの端子Ｐ１とハイ側のパワーＭＯＳトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１との電源端子との間にはダイオードＤ１が接続されているとともに、ダイオードＤ１のカソード端子（ゲート駆動回路１１１の電源端子）に接続された外部端子Ｐ４が設けられており、該外部端子Ｐ４とモジュールの出力端子ＯＵＴとの間に容量素子Ｃ１が接続されることによりダイオードＤ１と容量素子Ｃ１がゲート駆動回路１１１の電源電圧を出力電位で昇圧するブートストラップ回路を構成するようにされている。
【００２９】
このように、ハイ側のゲート駆動回路１１１は昇圧された電圧で動作されるとともにその低電位側の電源電圧は出力ノードすなわちハイ側とロウ側のパワーＭＯＳトランジスタＱ１，Ｑ２の結合ノードの電位ＶSWHとされている。これにより、電位ＶSWHが高くなってもパワーＭＯＳトランジスタＱ１のオン時にその状態を維持することができる。一方、ハイ側のゲート駆動回路１１１はコントロールロジック１２０の電源電圧ＶＣＣの電源電圧よりも高いことから、その入力信号はハイ側のゲート駆動回路１１１の電源電圧に合わせてレベルシフトしてやる必要がある。そこで、この実施例のドライバＩＣ１１０には、ゲート駆動回路１１１の入力信号を生成するＡＮＤゲートＧ１の出力を電位の高い方へシフトするレベルシフト回路１４１と、ゲート駆動回路１１１の入力ノードから引き出されＮＡＮＤゲートＧ２の入力端子に供給される信号を電位の低い方へシフトするレベルシフト回路１４２とが設けられている。
【００３０】
この実施例のスイッチング・レギュレータは、前記ゲート駆動回路１１１と１１２によりハイ側のパワーＭＯＳトランジスタＱ１とロウ側のパワーＭＯＳトランジスタＱ２が、入力ＰＷＭ制御パルスＰＷＭのパルス幅に応じて相補的にオン、オフ動作されることによりコイルＬ０に電流が流され、ＰＷＭ制御パルスのデューティ比に応じた電圧Ｖoutが出力される。例えば、実施例のスイッチング・レギュレータにおける入力電圧Ｖinが１２Ｖで、出力電圧が１．２Ｖの場合、ＰＷＭ制御パルスＰＷＭのデューティは約１０％となる。
【００３１】
また、この実施例のスイッチング・レギュレータでは、ドライバＩＣ１１０内のコントロールロジック１２０において、コントローラ２００から供給されるＰＷＭ制御パルスＰＷＭに基づいて、前記ゲート駆動回路１１１と１１２に入力されるゲート制御信号ＰＨＧ，ＰＬＧが生成される。このとき、信号ＰＨＧ，ＰＬＧの遅延時間のばらつき等でハイレベルの期間が重なるとパワーＭＯＳトランジスタＱ１，Ｑ２に貫通電流が流れてしまうので、これを回避するためコントロールロジック１２０では、ゲート制御信号ＰＨＧ，ＰＬＧのハイレベルの期間が重ならないように、デッドタイムを有するゲート制御信号ＰＨＧ，ＰＬＧが形成される。
【００３２】
この実施例の電源ドライバＩＣにおいては、コントローラ２００からのＰＷＭ制御パルスＰＷＭとゲート駆動回路１１２の出力ノードからフィードバックされた電位ＬＧとを入力とするＡＮＤゲートＧ１の出力によってハイ側のゲート駆動回路１１１が動作されるため、ロウ側のパワーＭＯＳトランジスタＱ２が確実にオフ状態になってからハイ側のパワーＭＯＳトランジスタＱ１がオン状態に移行される。
【００３３】
一方、ハイ側のゲート駆動回路１１１の入力ノードからフィードバックされディレイ回路ＤＬＹで遅延された信号と出力電位ＶSWHとを入力とするＮＡＮＤゲートＧ２の出力とコントローラ２００からのＰＷＭ制御パルスＰＷＭをインバータＩＮＶで反転した信号とを入力とするＡＮＤゲートＧ３の出力によってロウ側のゲート駆動回路１１２が動作されるため、ロウ側のパワーＭＯＳトランジスタＱ２は、ディレイ回路ＤＬＹで遅延された信号と出力電位ＶSWHのいずれかロウレベルへの変化が早い方の信号のタイミングに応じてオン状態に移行される。ディレイ回路ＤＬＹでの遅延時間は、ゲート駆動回路１１１と１１２のディレイ時間の製造ばらつきにかかわらずワーストの場合でも確実に貫通電流を防止できるように、例えば２０ｎＳ（ナノ秒）程度とされる。
【００３４】
そのため、図５のスイッチング・レギュレータは、負荷が大きく抵抗ＲLに流される電流Ｉoutが大きいときは、図６（Ａ）に示すように、ハイ側のパワーＭＯＳトランジスタＱ１のゲート制御電圧ＨＧがハイレベルからロウレベルに変化してＱ１がオフされると出力電位ＶSWHが速やかに立ち下がる。つまり、立下り所要時間Ｔdisが短いため、これを受けてコントロールロジック１２０およびゲート駆動回路１１２で生成されるロウ側のパワーＭＯＳトランジスタＱ２のゲート制御電圧ＬＧも比較的早くターンオンされる。
【００３５】
一方、負荷が小さく抵抗ＲLに流される電流Ｉoutが小さいときは、図６（Ｂ）に示すように、ハイ側のパワーＭＯＳトランジスタＱ１のゲート制御電圧ＨＧがハイレベルからロウレベルに変化してＱ１がオフされても出力電位ＶSWHの立ち下がりが遅い。つまり、立下り所要時間Ｔdisが長いため、ディレイ回路ＤＬＹで遅延された信号の方が早く立ち下がるようになる。そのため、ディレイ回路ＤＬＹで遅延された信号のロウレベルへの変化のタイミングに応じてロウ側のパワーＭＯＳトランジスタＱ２のゲート電位ＬＧがハイレベルへ変化され、Ｑ２がオン状態に移行される。
【００３６】
その結果、出力電圧Ｖoutを検出してそれに応じてＰＷＭ制御パルスのデューティを制御するコントローラ２００から出力されるＰＷＭ制御パルスＰＷＭのパルス幅（Ｑ１のオン期間）Ｔonの変動量が、図７に示すように小さくなる。なお、図７は図１の実施例のレギュレータにおいて負荷が変動したときに、出力電圧Ｖoutを一定に保つようにコントローラ２００から出力されるＰＷＭ制御パルスのパルス幅Ｔonの理論値からのずれ量ΔＴonを百分率（％）で示したものである。
【００３７】
本発明に先立って検討した図１に示すようなドライバ回路を使用したスイッチング・レギュレータにおけるＰＷＭ制御パルスのパルス幅（オン期間）Ｔonの変動量を示す図４と比較すると明らかなように、本実施例のドライバＩＣを使用したレギュレータにおいては、ＰＷＭ制御パルスのパルス幅Ｔonの変動量を大幅に減少させることができる。そのため、軽負荷時における出力電圧Ｖoutの変動を抑制して動作を安定化させることができるようになる。
【００３８】
図８は、本実施例のドライバＩＣにおけるレベルシフト回路１４２とディレイ回路ＤＬＹの具体的な回路例を示す。
図８に示されているように、レベルシフト回路１４２は、昇圧された電圧Ｖbootが印加された電源端子と接地点との間に直列に接続されたＭＯＳトランジスタＭ１，Ｍ３，Ｍ５と、これらの素子と並列に設けられた直列形態のＭＯＳトランジスタＭ２，Ｍ４，Ｍ６とから構成されている。これらのＭＯＳトランジスタのうちＭ１，Ｍ２はＰチャネルＭＯＳＦＥＴ、Ｍ３〜Ｍ６はＮチャネルＭＯＳＦＥＴである。また、ＭＯＳトランジスタＭ１〜Ｍ４は、半導体チップ上で横方向に端子を拡散させたいわゆるＬＤＭＯＳ（Laterally Diffused MOSFET）と呼ばれ、比較的高いソース・ドレイン間耐圧（約２０Ｖ）を有するＭＯＳトランジスタが用いられている。
【００３９】
ＭＯＳトランジスタＭ５，Ｍ６は互いにゲートとドレインが交差結合されており、ＭＯＳトランジスタＭ１とＭ２のゲートに入力信号とその反転信号が入力されることにより、論理的にはラッチ回路として動作する。ＭＯＳトランジスタＭ３とＭ４のゲートには、昇圧電圧Ｖbootよりも低い５Ｖのような電圧ＶREGが印加され、ＭＯＳトランジスタＭ５，Ｍ６のドレイン電圧をＶREGよりもＶthだけ低い電位にクランプする。これにより、レベルシフト回路１４２の出力ノードｎ３の電位は、入力信号に応じてＧＮＤ〜（ＶREG−Ｖth）の振幅で変動する。また、ＭＯＳトランジスタＭ３とＭ４は、昇圧電圧Ｖbootが高くＭＯＳトランジスタＭ５，Ｍ６のゲート耐圧が低い場合においては、Ｍ５，Ｍ６の耐圧保護素子としても機能する。
【００４０】
ディレイ回路ＤＬＹは、電源電圧ＶＣＣが印加された電源端子と接地点との間に直列に接続されたＭＯＳトランジスタＭ７，Ｍ８およびＭ７，Ｍ８間に接続された抵抗Ｒ３と、トランジスタＭ７と抵抗Ｒ０の接続ノードと接地点との間に接続された容量素子Ｃ２とから構成されている。Ｍ７はＰチャネルＭＯＳＦＥＴ、Ｍ８はＮチャネルＭＯＳＦＥＴであり、論理的にはインバータとして動作し、入力信号がハイレベルからロウレベルに変化すると出力は素早く立ち上がるが、入力信号がロウレベルからハイレベルに変化する際は抵抗Ｒ３と容量Ｃ２の時定数によって決まる速度で出力が立ち下がる。つまり、ディレイ回路ＤＬＹは出力の立下りを所定時間遅延させる遅延回路として機能する。
【００４１】
実施例のドライバＩＣでは、抵抗Ｒ３をオンチップの素子としているが、ＭＯＳトランジスタＭ７とＭ８のドレイン端子が接続された外部端子を設けて、抵抗Ｒ３を外付け素子として接続するように構成しても良い。同様に、容量素子Ｃ２を外付け素子として接続するように構成しても良い。これにより、使用するパワーＭＯＳトランジスタＱ１，Ｑ２の特性等に応じて遅延時間を自由に設定することができるようになる。また、抵抗Ｒ３を設ける位置は、ＭＯＳトランジスタＭ７，Ｍ８間に限定されず、Ｍ７とＭ８とを直結してその結合ノード（インバータとしての出力ノード）と次段のインバータの入力端子との間に設けても良い。この場合、ディレイ回路ＤＬＹは出力の立上りと立下りを所定時間遅延させる遅延回路として機能する。
【００４２】
図９は、レベルシフト回路１４２の他の実施例を示す。この実施例のレベルシフト回路１４２は、出力電位ＶSWHのレベルを検出するＶSWH監視回路１５０と、該ＶSWH監視回路１５０の出力とレベルシフト回路の入力をインバータで反転した信号を入力とするＡＮＤゲートＧ５と、ＶSWH監視回路１５０の出力とレベルシフト回路の入力を入力とするＡＮＤゲートＧ６と、昇圧された電圧Ｖbootが印加された電源端子とＭＯＳトランジスタＭ３のドレイン端子との間に接続され上記ＡＮＤゲートＧ５の出力によってオン／オフされるＭＯＳトランジスタＭ９と、昇圧電圧Ｖbootが印加された電源端子とＭＯＳトランジスタＭ３のドレイン端子との間に接続され上記ＡＮＤゲートＧ６の出力によってオン／オフされるＭＯＳトランジスタＭ１０とから構成されている。
【００４３】
ＶSWH監視回路１５０はオペアンプからなるコンパレータにより構成され、出力電位ＶSWHが所定のレベル（例えば５．５Ｖ）よりも高い間はロウレベルの信号を出力することによりＡＮＤゲートＧ５，Ｇ６の出力をロウレベルに固定してＭＯＳトランジスタＭ９，Ｍ１０をオフ状態にする。これによって、図９のレベルシフト回路は図８のレベルシフト回路とまったく同様に動作する。
【００４４】
一方、出力電位ＶSWHが低くなるとＭＯＳトランジスタＭ３，Ｍ４のソース・ドレイン間電圧が小さくなってＭ５，Ｍ６のゲート・ソース間電圧が小さくなって充分な電流が流れなくなって回路の動作が遅くなるが、出力電位ＶSWHが所定のレベルよりも低くなるとＶSWH監視回路１５０はハイレベルの信号を出力し、それによってＡＮＤゲートＧ５，Ｇ６が開かれて入力信号に応じてＭＯＳトランジスタＭ９またはＭ１０のいずれかがオン状態になる。その結果、出力電位ＶSWHのレベルが低い場合にもノードｎ３の電位の振幅を大きくすることができ、レベルシフト回路の動作速度を速くすることができる。
【００４５】
図１０は、本実施例のドライバＩＣにおける他のレベルシフト回路１４１の具体的な回路例を示す。レベルシフト回路１４１は、図８に示されているレベルシフト回路１４２と上下対称的な構成を備えており、ＧＮＤ〜ＶREGの振幅の入力信号をＶSWH〜Ｖbootの振幅の信号に変換して出力することができる。このレベルシフト回路１４１についても、ＶSWH監視回路等を設けて図９に示すレベルシフト回路と同様な変形が可能である。
【００４６】
図１１は本発明に係る電源ドライバＩＣとそれを内蔵したモジュールおよびスイッチング・レギュレータの第２の実施例を示す。
この実施例は、図１１の実施例のドライバＩＣにおいて、チップ内部に外部からの１２Ｖのような電源電圧ＶＣＣに基づいて５Ｖのような内部電源電圧ＶREGを生成するシリーズレギュレータのような電源回路１３０を設け、この内部電源電圧ＶREGでゲート駆動回路１１１とコントロールロジック１２０を動作させるとともに、電源電圧ＶＣＣとは別個の電源電圧ＬＶＣＣを印加する外部端子Ｐ３を設けて、ゲート駆動回路１１２を動作させるようにしたものである。また、ゲート駆動回路１１２に対応してレベルシフト回路１４３を設けるとともに、外部端子Ｐ３からの電源電圧ＬＶＣＣを基準にこれよりも所定のレベルＶref（例えば５Ｖ）だけ低い電圧を発生してレベルシフト回路１４３に供給する定電圧回路１３３が設けられている。定電圧回路１３３は、シリーズレギュレータでもよいし、オペアンプやツェナーダイオードなどを用いた定電圧電源回路で構成することもできる。
【００４７】
本実施例のモジュールにおいては、ゲート駆動回路１１１の電源電圧Ｖboot（Ｖcc_LL）とは別個にゲート駆動回路１１２の電源電圧ＬＶＣＣを印加する外部端子Ｐ２が設けられているため、ハイ側とロウ側のパワーＭＯＳトランジスタＱ１，Ｑ２のゲート駆動電圧をそれぞれ別個に最適化することができる。電源電圧Ｖboot（Ｖcc_LL）とＬＶＣＣは、使用するパワーＭＯＳトランジスタＱ１，Ｑ２の特性に応じて所望の動作速度が得られかつ損失が少なくなるように決定される。
【００４８】
マイコンシステム用のスイッチング・レギュレータは、低電圧で大電流を出力できるものが要求されるようになってきており、例えば１２Ｖのような電圧に基づいて１．２Ｖのような低い電圧を発生する降圧型のスイッチング・レギュレータにあっては、ＰＷＭ制御パルスのデューティは１０％のように小さい。そのため、ハイ側のパワーＭＯＳトランジスタＱ１に比べてロウ側のパワーＭＯＳトランジスタＱ２がオンされる時間の方がかなり長くなる。従って、かかるスイッチング・レギュレータにおいては、ロウ側のパワーＭＯＳトランジスタＱ２における電力損失を抑えることが、レギュレータの効率を向上させる上で重要である。本実施例のドライバＩＣにおいては、ゲート駆動回路１１２の電源電圧ＬＶＣＣを印加する外部端子Ｐ３が別個に設けられているため、特にロウ側のパワーＭＯＳトランジスタＱ２の損失を低減させることが容易となる。
【００４９】
上記のように、定電圧回路１３３およびレベルシフト回路１４３を設けたのは、ゲート駆動回路１１２を構成するＭＯＳトランジスタＭＰ２，ＭＮ２としてゲート耐圧の低い素子を用いることにより、回路の高速化を図ったためである。以下、その理由について、詳しく説明する。
【００５０】
パワーＭＯＳトランジスタＱ１，Ｑ２における損失を減らすにはＱ１，Ｑ２のゲート電圧を高くしてオン抵抗を下げる必要があり、そのためにはゲート駆動回路１１１，１１２へ比較的高い電源電圧を与えて動作させるのが望ましい。また、パワーＭＯＳトランジスタＱ１，Ｑ２におけるスイッチング損失を減らすにはオン・オフ切替え時間を短くする必要があり、それにはゲート駆動回路１１１，１１２の出力段のＭＯＳトランジスタは高速で動作するものを使用するのが良い。
【００５１】
ところが、ＭＯＳトランジスタは、そのゲート耐圧を高くするためゲート酸化膜の厚みを厚くするとしきい値電圧Ｖthが高くなり、電流能力が低下する。これを補うにはサイズ（ゲート幅）を大きくすれば良いが、そのようにするとゲート容量が増大するため高速動作ができなくなる。高速動作のためにはゲート酸化膜の薄いつまり低耐圧のＭＯＳトランジスタを使用するのが良い。
【００５２】
図１１のような構成を有するスイッチング・レギュレータでは、パワーＭＯＳトランジスタＱ１，Ｑ２のオン・オフ切替え時間を短くするため、ゲート駆動回路１１１，１１２の出力段のＭＯＳトランジスタとして、低耐圧であるが高速動作可能なトランジスタを使用し、パワーＭＯＳトランジスタＱ１，Ｑ２のオン抵抗を下げるため高電圧を出力できるようにゲート駆動回路１１１，１１２の電源電圧ＬＶＣＣを高くするのが良いが、そのようにするとゲート駆動回路１１１，１１２の出力段のＭＯＳトランジスタのゲートに高い電圧が印加されてゲート絶縁膜が破壊されおそれがある。
【００５３】
そこで、この実施例のドライバＩＣは、特に重要なロウ側のゲート駆動回路１１２の出力段のＭＯＳトランジスタＭＰ２，ＭＮ２に、コントロールロジック１２０を構成する素子よりも低耐圧のトランジスタ（例えば耐圧５〜６Ｖ）を使用するとともに、定電圧回路１３３およびレベルシフト回路１４３を設けて、出力ＭＯＳがゲート破壊を起こさずに高電圧を出力しかつ高速動作できるように構成されている。
【００５４】
また、この実施例のドライバＩＣにおいては、ハイ側のゲート駆動回路１１１の最終出力段はＰチャネルＭＯＳトランジスタＭＰ１およびＮチャネルＭＯＳトランジスタＭＮ１により構成され、コントロールロジック１２０からハイ側のゲート駆動回路１１１に供給される信号ＰＨＧをレベルシフト回路１４４でレベルシフトされた信号をインバータＩＮＶ１で反転した信号がＰチャネルＭＯＳトランジスタＭＰ１およびＮチャネルＭＯＳトランジスタＭＮ１のゲート端子に印加されている。
【００５５】
また、ロウ側のゲート駆動回路１１２は、コントロールロジック１２０からの信号ＰＬＧを受けるインバータＩＮＶ２と、該インバータＩＮＶ２の出力信号をレベルシフトするレベルシフト回路１４３と、電源電圧端子ＬＶＣＣと接地点ＧＮＤとの間に直列に接続されレベルシフト回路１４３でレベルシフトされた信号をゲート端子に受けるＰチャネルＭＯＳトランジスタＭＰ２およびインバータＩＮＶ２の出力信号をゲート端子に受けるＮチャネルＭＯＳトランジスタＭＮ２と、出力電位（出力端子ＯＵＴの電位）ＶSWHを基準にこれよりも所定のレベルＶrefだけ低い電圧を発生する定電圧回路１３３とにより構成されている。
【００５６】
このように、本実施例では、ロウ側のゲート駆動回路１１２にのみ定電圧回路１３３を設けて出力段のＭＯＳトランジスタＭＰ２のゲート制御信号ＨＬＧをレベルシフト回路１４３でレベルシフトするように構成されている。前述したように、モジュールの入力電圧Ｖinが１２Ｖで、レギュレータの出力電圧が１．２Ｖの場合、ＰＷＭ制御パルスのデューティは約１０％となるため、ロウ側のパワーＭＯＳトランジスタＱ２がオンしている時間が長くなる。そのため、Ｑ１よりもＱ２における損失を減らすことが重要である。
【００５７】
そこで、この実施例では、ロウ側のゲート駆動回路１１２の出力段のＭＯＳトランジスタＭＰ２，ＭＮ２を低耐圧で高速動作可能な素子で構成して、ゲート駆動回路１１２へ比較的高い電圧ＬＶＣＣに与えてもゲート破壊を起こさないようにしつつロウ側のパワーＭＯＳトランジスタＱ２のゲート端子を比較的高い電圧で駆動してオン抵抗を下げるとともに、スイッチング損失を減らすように構成されている。ハイ側のゲート駆動回路１１１の出力段のＭＯＳトランジスタＭＰ１，ＭＮ１は高耐圧の素子（ゲート耐圧１２Ｖ以上）で構成されている。そのため、定電圧回路を不要とされている。ただし、出力段のＭＯＳトランジスタＭＰ１，ＭＮ１の低電位側の電源電圧は出力電位ＶSWHであるので、ＭＰ１，ＭＮ１のゲート駆動信号ＩＨＧもＶSWHを基準とする必要があるため、レベルシフト回路１４４を設けている。
【００５８】
この実施例では、レベルシフト回路１４４は、振幅ＶREG〜ＧＮＤの信号を振幅Ｖboot〜ＶSWHの信号に変換する。また、レベルシフト回路１４２は、振幅Ｖboot〜ＶSWHの信号を振幅ＶREG〜ＧＮＤの信号に変換する。さらに、レベルシフト回路１４３は、振幅ＶREG〜ＧＮＤの信号を振幅ＬＶＣＣ〜（ＬＶＣＣ−Ｖref）の信号に変換する。これにより、ゲート駆動回路１１２の出力段のＭＯＳトランジスタＭＰ２，ＭＮ２が低耐圧の素子であっても、各素子のゲート・ソース間電圧がＶrefに制限され、ゲート破壊を起こすのを防止することができる。
【００５９】
図１２は第２の実施例の電源ドライバモジュールの変形例を示す。この変形例は、コントロールロジック１２０内に、ゲート駆動回路１１１の途中から引き出されてフィードバックされる信号ＦＢＨＧをレベルシフトするレベルシフト回路１４５およびディレイ回路１２１と共に、信号ＦＢＨＧを、接地電位を基準にクランプする電圧クランプ回路１４６と、該電圧クランプ回路１４６の出力とディレイ回路１２１の出力をＮＡＮＤゲートＧ１に入力するようにしたものである。信号ＦＢＨＧをクランプ回路に接続することにより出力電位とハイ側の信号を同時にモニタ可能となり、出力電圧が外付け定数などの影響でリンギングなどのノイズが大きい場合においても、安定した信号をゲートＧ1に伝達することができる。
【００６０】
図１３には、電圧クランプ回路１４６の具体的な回路例が示されている。
この実施例の電圧クランプ回路は、前記レギュレータ１３０で生成された電圧ＶREGが印加された電源端子と接地点ＧＮＤとの間に直列に接続されたＭＯＳトランジスタＭ１１，Ｍ１２からなる入力側のＣＭＯＳインバータと、信号の入力端子とＭ１１のゲート端子との間に接続されたＭＯＳトランジスタＭ１３と、Ｍ１１のゲート端子と接地点ＧＮＤとの間に並列に接続されたＭＯＳトランジスタＭ１４およびキャパシタＣｉと、Ｍ１２のドレイン端子と接地点ＧＮＤとの間に直列に接続されたＭＯＳトランジスタＭ１５と、電源端子と接地点ＧＮＤとの間に直列に接続されＭ１２のドレイン端子にゲート端子が接続されたＭＯＳトランジスタＭ１６，Ｍ１７からなる出力側のＣＭＯＳインバータとにより構成されている。上記ＭＯＳトランジスタＭ１５のゲート端子には、出力側のＣＭＯＳインバータ回路の出力信号Ｖｏが帰還されている。
【００６１】
ＭＯＳトランジスタＭ１１，Ｍ１６はＰチャネルＭＯＳＦＥＴからなり、ＭＯＳトランジスタＭ１２，Ｍ１３，Ｍ１５およびＭ１７はＮチャネルＭＯＳＦＥＴからなる。また、ＭＯＳトランジスタＭ１３にはＬＤＭＯＳが用いられる。ＭＯＳトランジスタＭ１４は、デプレッション型のＭＯＳトランジスタからなり、ゲートとソースが結合されることにより、所定の電流を流す電流源として機能する。この電流源は、ゲートに所定の電圧が印加されたエンハンスメント型のＮチャネルＭＯＳＦＥＴで構成してもよいし、ポリシリコン層等で構成された高抵抗素子で構成してもよい。キャパシタＣｉはＭＯＳ容量により構成することができる。このゲート容量は、例えばＭＯＳトランジスタＭ１２の数１０個分相当のＭＯＳＦＥＴを用いて構成され、約１ｐＦのような容量値を持つように形成される。
【００６２】
この実施例のクランプ回路の入力側ＣＭＯＳインバータ回路は、出力信号ＶｏがロウレベルのときにＭＯＳトランジスタＭ１５がオフ状態となり、ＭＯＳトランジスタＭ１１とＭ１２のコンダクタンス比に対応した第１の論理しきい値を持つようにされる。これに対して、出力信号ＶｏがハイレベルのときにＭＯＳトランジスタＭ１５はオン状態となり、ＭＯＳトランジスタＭ１２とＭ１５が並列形態となり、入力側のＣＭＯＳインバータ回路は上記第１の論理しきい値よりも低い論理しきい値に変化する。
【００６３】
これにより、入力信号Ｖｉがロウレベルからハイレベルに変化するときは上記高い第１論理しきい値となり、ハイレベルからロウレベルに変化するときは上記低い第２論理しきい値となるというヒステリシス伝達特性を持つようにされる。これによって、入力信号Ｖｉが上記第１論理しきい値電圧以上になると、それよりも低い第２論理しきい値電圧以下にならなければ出力信号Ｖｏが変化しなくなるので、入力信号Ｖｉが入力回路の論理しきい値電圧付近のときにノイズが発生してもそれに応答して出力信号Ｖｏが変化しないから、安定した出力が得られる。
【００６４】
図１３の電圧クランプ回路は、Ｖboot−ＶSWHのような振幅の入力信号ＶｉをＶREG−ＧＮＤの振幅の信号に変換して出力する。このときＭＯＳトランジスタＭ１３のゲートには、制限すべき電圧として電源電圧ＶREGが供給される。これによって、入力電圧Ｖｉが電源電圧ＶREGよりも高い場合（Ｖｉ＝Ｖboot）にＭ１３がオン状態にされ、Ｍ１３のソース電圧すなわちＭＯＳトランジスタＭ１２のゲート電圧がＶREG−Ｖthnにクランプされ、出力側インバータの出力Ｖｏはハイレベル（ＶREG）となる。ここで、ＶthnはＭＯＳトランジスタＭ１３のしきい値電圧である。
【００６５】
入力信号Ｖｉがロウレベル（ＶSWH）でＶSWH<ＶthLの場合、出力側インバータの出力Ｖｏはロウレベル（ＧＮＤ）となる。ここで、ＶthLは入力側インバータ（Ｍ１１，Ｍ１２）の論理しきい値電圧である。この実施例では、上記ＭＯＳトランジスタＭ１３による電圧クランプ動作を安定的かつ高速に行なえるようにするために、Ｍ１３のソース端子と回路の接地電位との間に直流的な電流成分を流すことが可能な電流源としてのＭＯＳトランジスタＭ１４が設けられている。
【００６６】
さらに、この実施例では、トランジスタＭ１３の基体にＭ１４のドレイン電圧が印加されるように構成されている。その理由は、仮に、ＭＯＳトランジスタＭ１３の基体が入力端子側に接続されているとすると、Ｍ１３は入力端子から入力側インバータへ向かう方向に接続されたダイオードと同じ働きの素子となり、電圧クランプ効果が得られないためである。なお、ＭＯＳトランジスタＭ１３の基体は接地点ＧＮＤに接続しても構わないものの、基板バイアス効果によりしきい値電圧Ｖthnが高くなり、入力信号Ｖｉが次段の入力側インバータ回路の論理しきい値に到達しないことにより誤動作を起こすおそれがある。よって、本実施例ではＭＯＳトランジスタＭ１３は、電気的に基板から分離されたＰ型ウェル領域に形成され、かかるＰ型ウェル（チャネル領域）が上記ＭＯＳトランジスタＭ１３の出力側であるＭ１４のドレイン端子に接続されている。これにより、安定的にクランプ動作を行なうことができる。そして、クランプされた電位が入力側のインバータで判別され、出力側のインバータに伝達されて出力される。その結果、通常のクランプ回路に比べて高速にクランプ出力が得られる。
【００６７】
キャパシタＣｉ＝０、つまりキャパシタＣｉが存在しない状態では、ＭＯＳトランジスタＭ１３のソース，ドレイン間の寄生容量Ｃdsによるカップリングによってクランプ電圧が約７．８Ｖも上昇してしまい、その後に前記電流源（Ｍ１４）によって放電が行われて徐々に低下する。つまり、ＭＯＳトランジスタＭ１１とＭ１２によるＣＭＯＳインバータ回路の入力容量が小さく、上記寄生容量Ｃdsとの分圧によって上記約７．８Ｖも上昇してしまうものとなる。
【００６８】
上記キャパシタＣｉの容量値をＣｉ＝０．５ｐＦのとき、Ｃｉ＝１ｐＦのとき、Ｃｉ＝１．５ｐＦのとき、Ｃｉ＝２ｐＦのときのように、クランプ電圧は約３．６Ｖ、３Ｖ、２．６Ｖ、２．２Ｖのように抑えられる。キャパシタＣｉは、入力回路の入力容量でもあるので、容量値を大きくするとＭＯＳトランジスタＭ１３を通したクランプ電圧までの充電時間、あるいは立ち下がり時の放電時間が長くなるので、この実施例では必要最小と考えられるＣｉ＝１ｐＦに設定されている。上記寄生容量Ｃdsでのカップリング動作は、上記キャパシタＣｉの容量値を適当に設定することにより、そのカップリングを利用してクランプ電圧の立ち上がり、立ち下がりを高速にすることができるようになる。
【００６９】
図１４は本発明に係る電源ドライバモジュールを複数個使用した電源システムとしてのマルチフェーズシステムの構成例を示す。
図１４の電源システムは、１つのスイッチング・レギュレータの電流供給能力よりも大きい電流を必要とする負荷に適したシステムである。図１４において、符号１００Ａ，１００Ｂ……１００Ｎが付されているのは、図３，図４，図６，図８，図１１に示されているような構成を有するパワーＭＯＳ内蔵の電源ドライバモジュールであり、複数の電源ドライバモジュールが１つのコントローラ２００によってＰＷＭ駆動制御される。そして、各電源ドライバモジュールによって電流が流されるコイルＬ１，Ｌ２，……ＬＮにはこれと直列に電流センス抵抗Ｒs1，Ｒs2，……ＲsNが接続されており、これらのセンス抵抗の両端子の電圧ＶCS11，ＶCS12；ＶCS21，ＶCS22；……ＶCSN1，ＶCSN2がコントローラ２００にフィードバックされるとともに、コントローラ２００には出力Ｖoutもフィードバックされている。フィードバックする電圧は、図５のように出力端子−接地点間に設けられた抵抗Ｒ１，Ｒ２で分圧された電圧であっても良い。
【００７０】
コントローラ２００は、フィードバックされた出力電圧Ｖoutに基づいて該電圧が目標電圧となるように系全体としてのＰＷＭ制御パルスのデューティを決定するとともに、電流センス抵抗Ｒs1，Ｒs2，……ＲsNの端子間電圧ＶCS11，ＶCS12；ＶCS21，ＶCS22；……ＶCSN1，ＶCSN2に応じて、各コイルＬ１，Ｌ２，……ＬＮに流れる電流が均等になるように各電源ドライバモジュール１００Ａ〜１００Ｎの個々のＰＷＭ制御パルスPWM_1,PWM_2,……PWM_Nを生成して制御を行なうように構成される。これによって、一部のコイルに過大な電流が流れて破損したり特性が劣化したりするのを回避することができる。
【００７１】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、ハイ側のゲート駆動回路１１１の最終出力段よりも手前から引き出されコントロールロジック１２０へフィードバックされた信号を所定時間遅延させる遅延回路ＤＬＹを設けたが、遅延回路の代わりに上記最終出力段よりも手前から引き出された信号の立下りにより起動されて所定時間後に出力を変化させるタイマ回路を設けるようにしても良い。
【００７２】
また、前記実施例においては、ブートストラップ回路を構成するダイオードＤ１をドライバＩＣ１１０のチップに内蔵させているが、内蔵させる代わりに外付け素子として接続するようにしても良い。このように構成することによってドライバＩＣ１１０に設けるべき外部端子数を減らすことができるという利点がある。さらに、前記実施例においては、パワーＭＯＳトランジスタＱ１，Ｑ２がモジュール１００内に設けられているが、Ｑ１，Ｑ２をモジュールの外付け素子として接続するように構成しても良い。
【産業上の利用可能性】
【００７３】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である電子機器の電源装置として使用する降圧型スイッチング・レギュレータについて説明したが、本発明は昇圧型のスイッチング・レギュレータなどにも広く利用することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明に先立って検討した電源ドライバ回路とそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図２】図１のレギュレータにおけるドライバ回路内の信号の重負荷時（Ａ）と軽負荷時（Ｂ）の変化を示すタイミングチャートである。
【図３】図１のレギュレータにおける負荷変動に伴う出力電流Ｉoutと出力電圧の変化量ΔＶoutとの関係を示す特性図である。
【図４】図１のレギュレータにおける負荷変動に伴う出力電流ＩoutとＰＷＭ制御パルスのパルス幅（オン期間）の変化量ΔＴonとの関係を示す特性図である。
【図５】本発明に係る電源ドライバ回路の第１の実施例とそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図６】図５のレギュレータにおけるドライバ回路内の信号の重負荷時（Ａ）と軽負荷時（Ｂ）の変化を示すタイミングチャートである。
【図７】図５のレギュレータにおける負荷変動に伴う出力電流ＩoutとＰＷＭ制御パルスのパルス幅（オン期間）の変化量ΔＴonとの関係を示す特性図である。
【図８】信号のレベルを下方へシフトするレベルシフト回路およびディレイ回路の具体的な回路例を示す回路図である。
【図９】信号のレベルを下方へシフトするレベルシフト回路およびディレイ回路の他の回路例を示す回路図である。
【図１０】信号のレベルを上方へシフトするレベルシフト回路の回路例を示す回路図である。
【図１１】本発明に係る電源ドライバ回路の第２の実施例とそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図１２】図１１の第２実施例の電源ドライバモジュールの変形例を示すコントロールロジックの論理構成図である。
【図１３】電圧クランプ回路の具体的な回路例を示す回路構成図である。
【図１４】本発明に係る電源ドライバ回路を有するモジュールを複数個使用した電源システムとしてのマルチフェーズシステムの構成例を示すブロック図である。
【符号の説明】
【００７５】
１００  電源ドライバモジュール
１１０  ドライバＩＣ
１１１，１１２  ゲート駆動回路
１２０  コントロールロジック
１２１  ディレイ回路（タイマ回路）
１３０  内部電源回路
１３１  定電圧回路
１４１〜１４５  レベルシフト回路
２００  コントローラ
ＤＬＹ  ディレイ回路（タイマ回路）
Ｑ１，Ｑ２  パワーＭＯＳトランジスタ
Ｃ１  ブートストラップ用容量
Ｄ１  ブートストラップ用ダイオード
Ｌ０  インダクタ（コイル）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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