(57)【要約】【課題】  ゲーテッドクロック回路に入力される際の制御信号に含まれるノイズを低減し、ゲーテッドクロック回路のクロック信号の変動を防止し、ゲーテッドクロック回路の動作を安定化させる。【解決手段】  自動配置配線部７−１＋７−２と、回路挿入部７−５とを具備する自動配置配線装置を用いる。自動配置配線部７−１＋７−２は、クロック信号の流れる第１配線を第１入力端子に、クロック信号を制御する制御信号の流れる第２配線を第２入力端子に接続されるゲーテッドクロック回路を配置する。回路挿入部７−５は、第２配線上のその第２入力端子の近傍に、制御信号のノイズを低減する回路としてのノイズ低減回路を配置する。【選択図】      図１
2005277091.tif 000002
【特許請求の範囲】
【請求項１】
クロック信号の流れる第１配線が第１入力端子に、前記クロック信号を制御する制御信号の流れる第２配線が第２入力端子に接続されるゲーテッドクロック回路を配置するステップと、
前記第２配線上の前記第２入力端子の近傍に、前記制御信号のノイズを低減する回路としてのノイズ低減回路を挿入し、配置するステップと
を具備する
半導体装置の配置配線方法。
【請求項２】
請求項１に記載の半導体装置の配置配線方法において、
前記ノイズ低減回路は、前記第２配線上の前記ゲーテッドクロック回路から１乃至１０サイトの範囲内に配置される
半導体装置の配置配線方法。
【請求項３】
請求項１又は２に記載の半導体装置の配置配線方法において、
前記ノイズ低減回路は、バッファ回路及びインバータ回路のいずれか一方である
半導体装置の配置配線方法。
【請求項４】
クロック信号の流れる第１配線が第１入力端子に、前記クロック信号を制御する制御信号の流れる第２配線が第２入力端子に接続されるゲーテッドクロック回路を配置する自動配置配線部と、
前記第２配線上の前記第２入力端子の近傍に、前記制御信号のノイズを低減する回路としてのノイズ低減回路を配置する回路挿入部と
を具備する
自動配置配線装置。
【請求項５】
請求項４に記載の自動配置配線装置において、
前記ノイズ低減回路は、前記第２配線上の前記ゲーテッドクロック回路から１乃至１０サイトの範囲内に配置される
自動配置配線装置。
【請求項６】
請求項４又は５に記載の自動配置配線装置において、
前記ノイズ低減回路は、バッファ回路及びインバータ回路のいずれか一方である
自動配置配線装置。
【請求項７】
クロック信号の流れる第１配線を第１入力端子に、前記クロック信号を制御する制御信号の流れる第２配線を第２入力端子に接続されたゲーテッドクロック回路と、
前記第２配線上の前記第２入力端子の近傍に設けられ、前記制御信号のノイズを低減する回路としてのノイズ低減回路と
を具備する
半導体装置。
【請求項８】
請求項７に記載の半導体装置において、
前記ノイズ低減回路は、前記第２配線上の前記ゲーテッドクロック回路から１乃至１０サイトの範囲内に配置される
半導体装置。
【請求項９】
請求項７又は８に記載の半導体装置において、
前記ノイズ低減回路は、バッファ回路及びインバータ回路のいずれか一方である
半導体装置。
【請求項１０】
クロック信号の流れる第１配線が第１入力端子に、前記クロック信号を制御する制御信号の流れる第２配線が第２入力端子に接続されるゲーテッドクロック回路を配置するステップと、
前記第２配線上の前記第２入力端子の近傍に、前記制御信号のノイズを低減する回路としてのノイズ低減回路を配置するステップと
を具備する半導体装置の配置配線方法をコンピュータに実行させるためのプログラム。
【請求項１１】
請求項１０に記載のプログラムにおいて、
前記ノイズ低減回路を、前記第２配線上の前記ゲーテッドクロック回路から１乃至１０サイトの範囲内に配置する
プログラム。
【請求項１２】
請求項１０又は１１に記載のプログラムにおいて、
前記ノイズ低減回路は、バッファ回路及びインバータ回路のいずれか一方である
プログラム。
【請求項１３】
請求項１乃至３のいずれか一項に記載の半導体装置の配置配線方法に従って前記半導体装置の自動配置配線を行うステップと、
前記自動配置配線について検証を行い、前記半導体装置のレイアウト設計を完成するステップと、
前記レイアウト設計に基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップと
を具備する
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、自動配置配線装置、半導体装置、半導体装置の配置配線方法及び半導体装置の製造方法に関し、特に、半導体装置の動作をより安定化させる自動配置配線装置、半導体装置、半導体装置の配置配線方法及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
大規模集積回路（ＬＳＩ）のレイアウト設計において、機能ブロック及び配線を自動的に配置及び配線する自動配置配線システムが知られている。本明細書においては、（論理）機能セル、（論理）機能ブロックを含めて全て機能ブロックということにする。自動配置配線装置としては、コンピュータを用いたＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）が例示される。自動配置配線装置を用いた配置配線は、例えば、以下のようにして行われる。まず、設計対象のＬＳＩの回路図に関するデータ、ライブラリとして準備されている機能ブロックのデータ及び設計ルールに関するデータを読み込む。次に、読み込んだ各データに基づいて、機能ブロックの配置を行う。続いて、読み込んだ各データに基づいて、機能ブロック間の配線を行う。その後、配置及び配線に問題がないか否かを検証し、必要に応じて再配置及び再配線を行う。そして、最終的に、自動配置配線装置用のデータを、ＬＳＩを構成する各層のパターンに対応したチップ全体の配線に関するアートワークデータとして生成する。
【０００３】
自動的に配置される機能ブロックとして、ゲーテッドクロック（ｇａｔｅｄ−ｃｌｏｃｋ）回路がある。この回路は、クロック信号の流れる第１配線を第１入力端子に、クロック信号を制御する制御信号の流れる第２配線を第２入力端子に接続されている。そして、入力されたクロック信号を制御信号で制御して出力端子から出力する。クロック信号の流れる配線（例示：第１配線、出力端子に接続された配線）は、シールドによる保護や配線容量の制限などが成されている。そのため、ノイズ等の影響を受けることなくクロック信号を送信できる。一方、制御信号の流れる配線（例示：第２配線）は、特に、シールドによる保護や配線容量の制限などは成されていない。従って、制御信号がノイズ等の影響を受けることがありえる。そのようなノイズ等の影響を受けない技術が望まれる。
【０００４】
関連する技術として特開２００２−１９０５２８号公報にゲーテッドクロック設計支援装置の技術が開示されている。この発明は、ゲーテッドクロック回路の設計を支援する。第１のタイミング制約生成手段と、回路設計手段と、第１のタイミング解析手段と、第１のタイミング判定手段と、配線手段と、第２のタイミング制約生成手段と、第２のタイミング解析手段と、第２のタイミング判定手段と、第２の回路設計手段とを具備する。第１のタイミング制約生成手段は、第１の回路情報に基づいてゲーテッドクロック回路部分の第１のタイミング制約を第１のパラメータαを設定して生成する。回路設計手段は、前記第１のタイミング制約を参照して、前記第１の回路の論理合成及び配置処理をする。第１のタイミング解析手段は、回路情報において前記第１のタイミング制約の課された回路部分に対してタイミングの解析を行なう。第１のタイミング判定手段は、前記第１のタイミング制約の下における前記タイミング解析の結果を参照してタイミングを満たしているか否かを判定する。配線手段は、前記第１のタイミング制約の下における前記タイミングを満たしている場合、回路のクロック配線処理を実行する。第２のタイミング制約生成手段は、前記クロック配線処理後の回路情報に基づいてゲーテッドクロック回路部分の第２のタイミング制約を第２のパラメータαを設定して生成する。第２のタイミング解析手段は、前記クロック配線処理後の回路情報の中の前記第２のタイミング制約の課された回路部分に対してタイミング解析を行なう。第２のタイミング判定手段は、前記第２のタイミング制約の下における前記タイミング解析の結果を参照してタイミングを満たしているか否かを判定する。第２の回路設計手段は、前記第２のタイミング制約に対してタイミングを満たしていない場合、回路の論理合成及び配置処理をする。そして、前記第２の回路設計手段により得られた第２の回路情報を前記第１の回路情報とする。この第１の回路情報において前記第２のパラメータαを用いて前記第１のタイミング制約を発生する。その後、前記第１のタイミング解析手段によるタイミング解析処理に戻る。更に、第１のタイミング判定手段の処理以降に進んで、前記第２のタイミング判定手段が前記第２のタイミング制約の下における前記タイミング解析の結果を参照してタイミングを満たしていると判定するまで処理を繰り返すことを特徴とする。
【０００５】
【特許文献１】特開２００２−１９０５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従って、本発明の目的は、制御信号に含まれるノイズにより発生するゲーテッドクロック回路のクロック信号の変動を防止することが可能な自動配置配線装置、半導体装置、半導体装置の配置配線方法及び半導体装置の製造方法を提供することにある。。
【０００７】
また、本発明の他の目的は、ゲーテッドクロック回路に入力される際の制御信号に含まれるノイズを低減することができる自動配置配線装置、半導体装置、半導体装置の配置配線方法及び半導体装置の製造方法を提供することにある。
【０００８】
本発明の更に他の目的は、ゲーテッドクロック回路の動作を安定化させることが可能な自動配置配線装置、半導体装置の配置配線方法、半導体装置の製造方法及び半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
従って、上記課題を解決するために、本発明の半導体装置の配置配線方法は、クロック信号（ＣＬＫ）の流れる第１配線（１５）が第１入力端子に、クロック信号（ＣＬＫ）を制御する制御信号（ＣＮＴ）の流れる第２配線（１６）が第２入力端子に接続されるゲーテッドクロック回路（１２）を配置するステップ（Ｓ０２〜Ｓ０４）と、第２配線（１６）上のその第２入力端子の近傍に、制御信号（ＣＮＴ）のノイズを低減する回路としてのノイズ低減回路（１１）を挿入し、配置するステップ（Ｓ０６）とを具備する。
本発明により、ゲーテッドクロック回路（１２）に入力される際の制御信号（ＣＮＴ）に含まれるノイズを、第２入力端子の近傍に設けたノイズ低減回路（１１）により低減することができる。そして、制御信号（ＣＮＴ）に含まれるノイズにより発生するゲーテッドクロック回路（１２）のクロック信号の変動を防止することが可能となる。
【００１１】
上記の半導体装置の配置配線方法において、ノイズ低減回路（１１）は、第２配線（１６）上のゲーテッドクロック回路（１２）から１乃至１０サイトの範囲内に配置される。
本発明により、ノイズ低減回路（１１）から出力された制御信号（ＣＮＴ）を、ノイズに影響されること無くゲーテッドクロック回路（１２）に入力することができる。
【００１２】
上記の半導体装置の配置配線方法において、ノイズ低減回路（１１）は、バッファ回路及びインバータ回路のいずれか一方である。
本発明により、バッファ回路及びインバータ回路は、構成が簡単であり、大きな設計変更をすることなく、制御信号（ＣＮＴ）のノイズを低減することができる。
【００１３】
上記課題を解決するために本発明の自動配置配線装置は、自動配置配線部（７−１＋７−２）と、回路挿入部（７−５）とを具備する。自動配置配線部（７−１＋７−２）は、クロック信号（ＣＬＫ）の流れる第１配線（１５）が第１入力端子に、クロック信号（ＣＬＫ）を制御する制御信号（ＣＮＴ）の流れる第２配線（１６）が第２入力端子に接続されるゲーテッドクロック回路（１２）を配置する。回路挿入部（７−５）は、第２配線（１６）上のその第２入力端子の近傍に、制御信号（ＣＮＴ）のノイズを低減する回路としてのノイズ低減回路（１１）を配置する。
【００１４】
上記の自動配置配線装置において、ノイズ低減回路（１１）は、第２配線（１６）上のゲーテッドクロック回路（１２）から１乃至１０サイトの範囲内に配置される。
【００１５】
上記の自動配置配線装置において、ノイズ低減回路（１１）は、バッファ回路及びインバータ回路のいずれか一方である。
【００１６】
上記課題を解決するために本発明の半導体装置は、ゲーテッドクロック回路（１２）と、ノイズ低減回路（１１）とを具備する。ゲーテッドクロック回路（１２）は、クロック信号（ＣＬＫ）の流れる第１配線（１５）を第１入力端子に、クロック信号（ＣＬＫ）を制御する制御信号（ＣＮＴ）の流れる第２配線（１６）を第２入力端子に接続されている。ノイズ低減回路（１１）は、第２配線（１６）上のその第２入力端子の近傍に設けられている。制御信号（ＣＮＴ）のノイズを低減する。
【００１７】
上記の半導体装置において、ノイズ低減回路（１１）は、第２配線（１６）上のゲーテッドクロック回路（１２）から１乃至１０サイトの範囲内に配置される。
【００１８】
上記の半導体装置において、ノイズ低減回路（１１）は、バッファ回路及びインバータ回路のいずれか一方である。
【００１９】
上記課題を解決するために、本発明のプログラムは、クロック信号（ＣＬＫ）の流れる第１配線（１５）が第１入力端子に、クロック信号（ＣＬＫ）を制御する制御信号（ＣＮＴ）の流れる第２配線（１６）が第２入力端子に接続されるゲーテッドクロック回路（１２）を配置するステップ（Ｓ０２〜Ｓ０４）と、第２配線（１６）上のその第２入力端子の近傍に、制御信号（ＣＮＴ）のノイズを低減する回路としてのノイズ低減回路（１１）を配置するステップ（Ｓ０６）とを具備する半導体装置の配置配線方法をコンピュータに実行させる。
【００２０】
上記のプログラムにおいて、ノイズ低減回路（１１）を、第２配線（１６）上のゲーテッドクロック回路（１２）から１乃至１０サイトの範囲内に配置する。
【００２１】
上記のプログラムにおいて、ノイズ低減回路（１１）は、バッファ回路及びインバータ回路のいずれか一方である。
【００２２】
上記課題を解決するために本発明の半導体装置の製造方法は、上記のいずれか一項に記載の半導体装置の配置配線方法に従ってその半導体装置の自動配置配線を行うステップ（Ｓ０２〜Ｓ０６）と、その自動配置配線について検証を行い、その半導体装置のレイアウト設計を完成するステップ（ＳＳ０７〜Ｓ０８）と、そのレイアウト設計に基づいて作成されたマスクを用いて、半導体基板上に成膜された膜に対してリソグラフィ処理を行うステップ（Ｓ２３）とを具備する。
【発明の効果】
【００２３】
本発明により、ゲーテッドクロック回路に入力される際の制御信号に含まれるノイズを低減することができ、ゲーテッドクロック回路のクロック信号の変動を防止することが可能となる。そして、ゲーテッドクロック回路の動作を安定化させ、半導体装置の安定性をより向上させることが可能となる。
ことが可能となる。
【発明を実施するための最良の形態】
【００２４】
以下、本発明の自動配置配線装置、半導体装置、半導体装置の配置配線方法及び半導体装置の製造方法の実施の形態に関して、添付図面を参照して説明する。
【００２５】
まず、本発明の半導体装置の配置配線方法を適用した自動配置配線装置の実施の形態の構成について、添付図面を参照して説明する。
図１は、本発明の半導体装置の配置配線方法を適用した配置配線システムの実施の形態の構成を示す図である。配置配線システム１０は、自動配置配線装置１及び設計データベース９を具備する。
【００２６】
設計データベース９は、ワークステーションに例示される情報処理装置上のデータベースである。データとそのデータに関連するコンピュータプログラムとしての回路図データファイル２、セル／ブロックライブラリ３及び設計ルールファイル４を備える。回路図データファイル２は、設計対象のＬＳＩを構成する各（論理機能）セル／ブロックの端子間の接続関係を示す接続データを備える。セル／ブロックライブラリ３は、ビアやＮＡＮＤゲートや複雑な論理機能を実現する回路のような（論理機能）セル／ブロックに関するデータを備える。設計ルールファイル４は、各配線層の配線ピッチ、配線幅および配線最小間隔、ビアセルを構成する各要素の寸法のような配置配線時および検証時に使用する設計ルールを含む。
【００２７】
自動配置配線装置１は、ワークステーションに例示される情報処理装置である。コンピュータプログラムとしての読込／前処理部６、自動配置配線本体部７及び配置配線結果検証部８を備える。自動配置配線装置１と設計データベース９とは、通信可能に接続されている。システムの簡素化、省スペース化などから、両者が一体であっても良い。
【００２８】
読込／前処理部６は、回路図データファイル２から、設計対象ＬＳＩを構成する各（論理機能）セル／ブロックの端子間の接続データを読み込む。加えて、セル／ブロックライブラリ３から、設計対象ＬＳＩに使用するセル／ブロックに関するアートワークデータを読み込む。更に、設計ルールファイル４から、各配線層の配線ピッチ、配線幅および配線最小間隔、ビアセルを構成する各要素の寸法等の配置配線時および検証時に使用する設計ルールを読み込む。
【００２９】
自動配置配線本体部７は、自動配置配線を行い、実行結果を配置配線結果検証部８に出力する。初期配置配線部７−１、ツリー構造作成部７−２、クロックネット配線部７−３、信号配線部７−４及びバッファ挿入部７−５を含む。
【００３０】
初期配置配線部７−１は、読み込んだデータに基づいて、配置配線用のデータを作成し、半導体装置の配置配線領域に初期回路の配置及び初期配線を行う。初期回路の配置及び初期配線は、ゲーテッドクロック（ｇａｔｅｄ−ｃｌｏｃｋ）回路及び関連する配線を含む。ゲーテッドクロック回路は、クロック信号の流れる第１配線を第１入力端子に、そのクロック信号を制御する制御信号の流れる第２配線を第２入力端子に接続され、その制御信号に制御されたクロック信号を出力端子から出力する。
【００３１】
ツリー構造作成部７−２は、上記の初期回路及び初期配線についてクロックツリーシンセシス（ｃｌｏｃｋ−ｔｒｅｅ  ｓｙｎｔｈｅｓｉｓ）を行う。そして、ゲーテッドクロック回路の出力端子に接続されたクロック信号の流れるクロック信号配線のツリー構造を作成する。
【００３２】
クロックネット配線部７−３は、クロック信号の流れる第１配線及びツリー構造のクロック信号配線を実際に配線し、それらについて、ノイズ対策としてシールドを設ける。例えば、隣の配線領域に電源（ＶＤＤ）配線や接地（ＧＮＤ）配線を平行して設ける。
【００３３】
信号配線部７−４は、クロック信号の流れる第１配線及びツリー構造のクロック信号配線以外の配線（例示：第２配線）を実際に配線する。
【００３４】
バッファ挿入部７−５は、クロックツリーシンセシス及びシールド後の回路構成について、シールドを設けられていない第２配線上の第２入力端子の近傍に、制御信号のノイズを低減する回路としてのノイズ低減回路を配置する。ノイズ低減回路は、例えば、バッファ回路やインバータ回路である。
【００３５】
配置配線結果検証部８は、配置配線の実行結果について検証を行う。検証時に、配線との関係が設計ルールデータに記載された設計ルールに違反する予備セルを除去する。そして、不具合が発見されない場合、配置配線の実行結果をアートワークデータに再変換した後、配置配線結果出力ファイル５として出力する。不具合が発見された場合、自動配置配線本体部７、又は、図示されない入力／編集部により不具合点の修正および配置配線の再実行が行われる。そして、再び検証を行う。
【００３６】
図２は、本発明の半導体装置の配置配線方法を適用した半導体装置の効果を示す図である。この半導体装置２０は、上側のゲーテッドクロック回路１２−１及びその関連部分が本発明を適用した構成の一例である。下側のゲーテッドクロック回路１２−２及びその関連部分がその比較例の構成である。
【００３７】
まず、比較例の構成について説明する。比較例の構成は、ゲーテッドクロック回路１２−２、バッファ回路１３−４〜１３−６、フリップフロップ群１８−２、第１配線１５、第２配線１６−２、第２クロック信号配線１７−２を具備する。
【００３８】
このゲーテッドクロック回路１２−２は、第１入力端子に第１配線１５（分枝）からクロック信号ＣＬＫ２を受信する。第１配線１５がシールド２２−２で保護されているので、当初のクロック信号ＣＬＫ１は、途中で弱まりクロック信号ＣＬＫ２のようになるが、ノイズに乱されることは無い。一方、第２入力端子に第２配線１６−２から制御信号ＣＮＴ２を受信する。第２配線１６−１が保護されていないので、当初適正な波形の制御信号ＣＮＴ２は、途中でノイズで乱されている。ゲーテッドクロック回路１２−２は、制御信号ＣＮＴ２の制御に基づいて、クロック信号ＣＬＫ２をクロック信号ＣＬＫ４として出力端子から第１クロック配線１７−２へ出力する。フリップフロップ群１８−２へつながる第２クロック信号配線１７−２は、ノイズに影響されないようにシールド２３−２で保護され、適切な間隔でバッファ回路１３−４〜１３−６のようなノイズ低減回路を含んでいるので、クロック信号ＣＬＫ４が、フリップフロップ群１８−２へ伝播するときに外部からのノイズの影響を受けることは無い。
【００３９】
ここで、比較例における制御信号ＣＮＴ２に対するノイズの影響について考える。
上述のように、第２配線１６−１（ネット）には、クロック信号に比べてノイズによる影響が少ないと考えられていたため、通常シールドによる保護や配線容量の制限（配線容量制限）のような配慮がなされていない。そのため、当初適正な波形の制御信号ＣＮＴ２でも、途中でノイズで乱され易くなる。配線の長さが長くなるほどその影響が大きくなる。
その場合、ゲーテッドクロック回路１２−２はノイズで乱された波形を有する制御信号ＣＮＴ２に基づいてクロック信号ＣＬＫ４を出力するので、クロック信号ＣＬＫ４もその影響を受ける。そうなると、所望のクロック信号を得られない場合が発生する。例えば、クロック信号ＣＬＫ４が所望のタイミングよりも遅れるという問題が発生する。その結果、最悪の場合、論理が反転してしまうことが考えられる。特に、クロック周波数が高くなればなるほど、その可能性が増大する。
【００４０】
次に、本発明の構成について説明する。本発明の構成は、ゲーテッドクロック回路１２−１、バッファ回路１３−１〜１３−３、フリップフロップ群１８−１、第１配線１５、第２配線１６−１、第２クロック信号配線１７−１、バッファ回路１１を具備する。本発明の構成は、第２配線１６−１の途中に、バッファ回路１１を設けた点で、比較例の構成と異なる。
【００４１】
すなわち、次のようになる。ゲーテッドクロック回路１２−１は、第１入力端子に第１配線１５からクロック信号ＣＬＫ２を受信する。第１配線１５がシールド２２−１で保護されているので、クロック信号ＣＬＫ１は、途中で弱まりクロック信号ＣＬＫ２のようになっても、ノイズに乱されることは無い。一方、第２入力端子に第２配線１６−１から制御信号ＣＮＴ１’を受信する。第２配線１６−１が保護されていないので、当初適正な波形の制御信号ＣＮＴ１は、途中でノイズで乱される。しかし、本発明の構成では、バッファ回路１１で制御信号ＣＮＴ１をバッファリングしているのでノイズによる影響が低減され、制御信号ＣＮＴ１’のような電位が安定した波形の信号になっている。ゲーテッドクロック回路１２−１は、制御信号ＣＮＴ１’の制御に基づいて、クロック信号ＣＬＫ２をクロック信号ＣＬＫ３として出力端子から第１クロック配線１７−１へ出力する。フリップフロップ群１８−１へつながる第１クロック信号配線１７−１は、ノイズに影響されないようにシールド２３−１で保護され、適切な間隔でバッファ回路１３−１〜１３−３のようなノイズ低減回路を含んでいるので、クロック信号ＣＬＫ３が、フリップフロップ群１８−１へ伝播するときに外部からのノイズの影響を受けることは無い。
【００４２】
ノイズで乱されていない適正な波形を有する制御信号ＣＮＴ１’に基づいてクロック信号ＣＬＫ３が出力されるので、クロック信号ＣＬＫ３もまたノイズに影響されていない適正な波形の信号になる。それにより、比較例の場合のようなクロック信号ＣＬＫ４が所望のタイミングよりも遅れるという問題を回避することができる。そして、クロック周波数が高くなっても、論理の反転のような問題の発生を起こすことなく、安定的に動作させることが可能となる。制御信号ＣＮＴ１はバッファ回路１１により遅延を生じるが、予めその遅れを考慮して制御信号ＣＮＴ１を発生させれば、ゲーテッドクロック回路１２−１の動作には問題ない。
【００４３】
ここで、バッファ回路１１は、第２入力端子の近傍に設けられていることが好ましい。それにより、バッファ回路１１でノイズを低減された制御信号ＣＮＴが、再びノイズの影響を受けることなく、直ちにゲーテッドクロック回路１２へ入ることができる。バッファ回路１１は、第２配線１６上におけるゲーテッドクロック回路１２の第２入力端子にできるだけ近い位置に設けられていることが上記効果を得るために好ましい。より具体的には、上記効果を得る範囲として、ゲーテッドクロック回路１２を配置したサイトに隣接するサイトから１０個分離れたサイトまでの範囲である。ただし、サイトは、自動配置配線を行う際に機能セル／ブロックを配置する最小単位である。サイトの大きさは、そのテクノロジーの最小機能ブロックであり、例えばインバータを１とした場合、１／３の大きさである。
【００４４】
ここで、バッファ回路１１は、ノイズを低減し、制御信号を適正な状態に復帰させることができるものであれば、他の回路、素子又はそれらの組合せであっても良い。例えば、インバータ回路である。フリップフロップ群１８−１は、例示であり、他の機能セル／ブロックであっても良い。
【００４５】
次に、本発明の半導体装置の配置配線方法の実施の形態（自動配置配線装置の実施の形態の動作）について、添付図面を参照して説明する。
図７は、本発明の半導体装置の配置配線方法の実施の形態を示すフローチャートである。図３〜図６は、図７のフローチャートの各ステップＳ０３〜Ｓ０６に対応する配置配線の状態変化を示す構成図である。
【００４６】
（１）ステップＳ０１：ライブラリ読込処理
図７を参照して、読込／前処理部６は、回路図データファイル２、セル／ブロックライブラリ３及び設計ルールファイル４の各々にライブラリデータとして予め登録されている回路図、端子間の接続関係、配置する機能ブロック、配線ピッチ、配線幅、配線の最小間隔、ビアの辺長、ビアセルを構成する各要素の寸法等に関するデータを読み込む。そして、配置配線のルール設定を行う。
【００４７】
（２）ステップＳ０２：セル／ブロック配置処理
初期配置配線部７−１は、読み込まれたデータ（回路図データ、機能ブロックデータ、設計ルールデータ）に基づいて、半導体装置の配置配線領域に初期回路の配置を行う。初期回路の配置は、ゲーテッドクロック回路の配置を含む。
（３）ステップＳ０３：セル／ブロック間仮配線処理
初期配置配線部７−１は、設定された配置配線ルールに基づいて、初期回路の初期配線を行う。初期配線は、仮の配線であり、実際の配線ではない。初期回路の初期配線は、ゲーテッドクロック回路に関連する配線を含む。
【００４８】
ここでは、図３に示すように、ゲーテッドクロック回路１２−１は、第１入力端子にクロック信号ＣＬＫ用の第１配線１５を、第２入力端子に制御信号ＣＮＴ１用の第２配線１６−１を、出力端子にクロック信号ＣＬＫ３用のクロック信号配線１７−１を接続される。クロック信号配線１７−１の他端には、フリップフロップ群１８−１が接続されている。同様に、ゲーテッドクロック回路１２−２は、第１入力端子にクロック信号ＣＬＫ用の第１配線１５（分枝）を、第２入力端子に制御信号ＣＮＴ２用の第２配線１６−２を、出力端子にクロック信号ＣＬＫ４用のクロック信号配線１７−２を接続される。クロック信号配線１７−２の他端には、フリップフロップ群１８−２が接続されている。これらの各配線が初期配線である。
【００４９】
（４）ステップＳ０４：ツリー構造作成処理
図７を参照して、ツリー構造作成部７−２は、上記の初期回路及び初期配線についてクロックツリーシンセシス（ｃｌｏｃｋ−ｔｒｅｅ  ｓｙｎｔｈｅｓｉｓ）を行う。そして、ゲーテッドクロック回路の出力端子に接続されたクロック信号の流れるクロック信号配線のツリー構造を作成する。クロック信号配線は、仮の配線であり、実際の配線ではない。に、バッファ回路が挿入されている。
【００５０】
ここでは、図４に示すように、ゲーテッドクロック回路１２−１とフリップフロップ群１８−１との間で、所定のルール（例示：所定の間隔、フリップフロップ群の数）に基づいて、クロック信号配線１７−１（クロックネット）を分割し、バッファ回路１３−１〜１３−３を挿入する。同様に、ゲーテッドクロック回路１２−２とフリップフロップ群１８−２との間で、所定のルールに基づいて、クロック信号配線１７−２（クロックネット）を分割し、バッファ回路１３−４〜１３−６を挿入する。このようにして、クロック信号配線１７−１〜１７−２におけるツリー構造が作成される。これらの各配線がクロック信号配線である。
【００５１】
（５）ステップＳ０５：クロックネット配線処理
クロックネット配線部７−３は、クロック信号ＣＬＫの流れる第１配線１５及びツリー構造のクロック信号配線１７−１〜１７−２（クロックネット）について実際の配線を行う。そして、第１配線１５及びクロック信号配線１７−１〜１７−２について、ノイズ対策（クロック信号ＣＬＫ保護）としてシールドを設ける。例えば、隣の配線領域に電源（ＶＤＤ）配線や接地（ＧＮＤ）配線を平行して設ける。
【００５２】
ここでは、図５に示すように、第１配線１５には、シールド２２−１及び２２−２が設けられる。クロック信号配線１７−１にはシールド２３−１が、クロック信号配線１７−２にはシールド２３−２が、それぞれ設けられる。
【００５３】
（６）ステップＳ０６：信号配線処理
信号配線部７−４は、クロックネットに関する配線以外の仮の配線に対して、実際の配線を行う。ここでは、第２配線１６−１〜１６−２について実際の配線を行う。
【００５４】
（７）ステップＳ０７：バッファ挿入処理
バッファ挿入部７−５は、第２配線１６−１〜１６−２上の第２入力端子の近傍に、制御信号のノイズを低減する回路としてのノイズ低減回路を挿入し、配置する。ノイズ低減回路は、例えば、バッファ回路やインバータ回路である。
【００５５】
ここでは、図６に示すように、第２配線１６−１におけるゲーテッドクロック回路１２−１の第２入力端子近傍に、バッファ回路１１−１が設けられる。同様に、第２配線１６−２におけるゲーテッドクロック回路１２−２の第２入力端子近傍に、バッファ回路１１−２が設けられる。
【００５６】
（８）ステップＳ０８：配置配線検証処理
配置配線結果検証部８は、設計ルールファイル４に格納された設計ルールや、配置配線のルールに基づいて、未配置セル／ブロック、配線の未接続部やショート部等の不具合が無いことを検証する。不具合が発見された場合、自動配置配線本体部７又はそれに属する図示されない入力／編集部により不具合点の修正および配置配線の再実行が行われる。その後、不具合がなくなるまで、検証を繰り返す。
【００５７】
（９）ステップＳ０９：配置配線済データ出力処理
ステップＳ０８で不具合が発見されない場合、配置配線の実行結果（自動配置配線装置１０用のデータ）をＬＳＩを構成する各層のパターンに対応したアートワークデータに再変換する。そして、再変換後、配置配線結果出力ファイル５として出力する。
【００５８】
以上のプロセスにより、配置配線の処理が終了する。
【００５９】
ステップＳ０７において、ノイズ低減回路（バッファ回路１１）は、全てのゲーテッドクロック回路１２へ挿入、配置される。それにより、ゲーテッドクロック回路１２から出力されるクロック信号が安定化する。ただし、ノイズ低減回路は、高速動作が必要なゲーテッドクロック回路１２に限定して挿入、配置されるようにしても良い。そのようなゲーテッドクロック回路１２は、制御信号ＣＮＴのノイズの影響を特に受け易いからである。その場合、挿入するノイズ低減回路の数を少なくできるので、消費電力の増加を抑えられる。高速動作としては、クロック信号ＣＬＫのクロック周波数が１００ＭＨｚ以上となるような場合が例示される。
【００６０】
その場合のプロセスは、図８に示すようになる。すなわち、バッファ挿入部７−５は、まず、読み込まれている回路図データのクロック周波数に関するデータに基づいて、所定の条件を満たすゲーテッドクロック回路１２を検出する（ステップＳ０７−１）。ここでは、所定の条件として、クロック信号ＣＬＫの周波数が１００ＭＨｚ以上となるような第１配線１５に接続されたゲーテッドクロック回路１２を検出する。バッファ挿入部７−５は、検出されたゲーテッドクロック回路１２の第２配線１６上の第２入力端子の近傍に、ノイズ低減回路を挿入、配置する（ステップＳ０７−２）。
【００６１】
上記のプロセス（ステップＳ０１〜Ｓ０９）においては、第２配線にノイズ低減回路（例示：バッファ回路）を導入することにより、ゲーテッドクロック回路に入力される制御信号に含まれるノイズを低減することが可能となる。それにより、制御信号に含まれるノイズにより発生するゲーテッドクロック回路のクロック信号の変動を防止することが可能となる。そして、ゲーテッドクロック回路の動作を安定化し、半導体装置の動作を安定化させることができる。
【００６２】
ゲーテッドクロック回路に入力される制御信号に含まれるノイズを低減する方法として、初期配置配線の際、第２配線に対してもシールドを設けるようにしても良い。又は、第２配線に対しても配線容量制限を設けるようにしても良い。そして、これらの手法を、ノイズ低減回路を追加する上述の方法と組み合わせても良い。それにより、制御信号のノイズをより低減することが可能となる。
【００６３】
上記のプロセス（ステップＳ０１〜Ｓ０９）においては、全ての配線が終了した後、ノイズ低減回路を挿入している。しかし、他のタイミングで挿入することも可能である。そのようなプロセスを図１０及び図１１に示す。
【００６４】
図１０は、本発明の半導体装置の配置配線方法の実施の形態の他の変形例を示すフローチャートである。
工程として、（１）ステップＳ３１：ライブラリ読込処理、（２）ステップＳ３２：セル／ブロック配置処理、（３）ステップＳ３３：セル／ブロック間仮配線処理、（４）ステップＳ３４：ツリー構造作成処理、（５）ステップＳ３５：クロックネット配線処理、（６）ステップＳ３６：バッファ挿入処理、（７）ステップＳ３７：信号配線処理、（８）ステップＳ３８：配置配線検証処理、（９）ステップＳ３９：配置配線済データ出力処理を具備する。図７の場合と比較して、図１０の場合では、バッファ挿入処理（Ｓ３６）と信号配線処理（Ｓ３７）の順番が入れ替わっている点が異なる。すなわち、クロックネットの配線を行った後、ノイズ低減回路を挿入し、最後に全ての配線を行っている。
【００６５】
図１１は、本発明の半導体装置の配置配線方法の実施の形態の更に他の変形例を示すフローチャートである。
工程として、（１）ステップＳ４１：ライブラリ読込処理、（２）ステップＳ４２：セル／ブロック配置処理、（３）ステップＳ４３：セル／ブロック間仮配線処理、（４）ステップＳ４４：ツリー構造作成処理、（５）ステップＳ４５：バッファ挿入処理、（６）ステップＳ４６：クロックネット配線処理、（７）ステップＳ４７：信号配線処理、（８）ステップＳ４８：配置配線検証処理、（９）ステップＳ４９：配置配線済データ出力処理を具備する。図７の場合と比較して、図１１の場合では、実際の配線（Ｓ４６、Ｓ４７）の前にバッファ挿入処理（Ｓ４５）を行っている点が異なる。すなわち、ノイズ低減回路を挿入した後、クロックネットの配線を行い、最後に全ての配線を行っている。
【００６６】
上記の半導体装置の配置配線方法により作成された半導体装置のレイアウトを用いた、本発明の半導体装置の製造方法について説明する。図９は、本発明の半導体装置の製造方法の実施の形態を示すフロー図である。
（１）ステップＳ２１
上記のステップＳ０１〜Ｓ０８を行い、配置配線結果出力ファイル５を得る。すなわち、半導体装置の配置配線処理により、半導体装置のレイアウト設計を完成する。
（２）ステップＳ２２
ステップＳ２１におけるレイアウト設計に基づいて、半導体製造プロセスに用いるマスクを設計する。そして、その設計に基づいて、マスクを作製する。マスクの設計、作製方法には、特に制限は無いが、例えば、従来知られた方法を用いることができる。
（３）ステップＳ２３
ステップＳ２２作成されたマスクを用いて、半導体基板上に半導体装置を製造する。半導体装置の製造プロセスには、上記マスクを用いていれば、特に制限は無い。例えば、従来知られた成膜処理、リソグラフィ処理等の方法を用いることができる。
【００６７】
ステップＳ２１〜Ｓ２３のようにして、本発明の半導体装置を製造することができる。この場合も、ゲーテッドクロック回路に入力される制御信号に含まれるノイズを低減することが可能となる。それにより、ゲーテッドクロック回路の動作を安定化し、半導体装置の動作を安定化させることができる。
【図面の簡単な説明】
【００６８】
【図１】図１は、本発明の半導体装置の配置配線方法を適用した配置配線システムの実施の形態の構成を示す図である。
【図２】図２は、本発明の半導体装置の配置配線方法を適用した半導体装置の効果を示す図である。
【図３】図３は、図７のフローチャートのステップＳ０３に対応する配置配線の状態変化を示す構成図である。
【図４】図４は、図７のフローチャートのステップＳ０４に対応する配置配線の状態変化を示す構成図である。
【図５】図５は、図７のフローチャートのステップＳ０５に対応する配置配線の状態変化を示す構成図である。
【図６】図６は、図７のフローチャートのステップＳ０６に対応する配置配線の状態変化を示す構成図である。
【図７】図７は、本発明の半導体装置の配置配線方法の実施の形態を示すフローチャートである。
【図８】図８は、本発明の半導体装置の配置配線方法の実施の形態におけるステップＳ０６のフローチャートである。
【図９】図９は、本発明の半導体装置の製造方法の実施の形態を示すフロー図である。
【図１０】図１０は、本発明の半導体装置の配置配線方法の実施の形態の他の変形例を示すフローチャートである。
【図１１】図１１は、本発明の半導体装置の配置配線方法の実施の形態の更に他の変形例を示すフローチャートである。
【符号の説明】
【００６９】
１    自動配置配線装置
２    回路図データファイル
３    セル／ブロックライブラリ
４    設計ルールファイル
５    配置配線結果出力ファイル
６    読込／前処理部
７    自動配置配線本体部
７−１    初期配置配線部
７−２    ツリー構造作成部
７−３    クロックネット配線部
７−５    バッファ挿入部
８    配置配線結果検証部
９    設計データベース
１０    配置配線システム
１２（１２−１、１２−２）    ゲーテッドクロック回路
１３（１３−１〜１３−６）    バッファ回路
１５    第１配線
１６（１６−１、１６−２）    第２配線
１７（１７−１、１７−２）    クロック信号配線（第１、第２クロック信号配線）
１８（１８−１、１８−２）    フリップフロップ群
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
2005277091.tif 000009
【図８】
2005277091.tif 000010
【図９】
2005277091.tif 000011
【図１０】
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【図１１】
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