(57)【要約】【課題】  トランジスタの真性領域と金属配線の接続として絶縁膜上に形成した電極引き出し層を有する半導体装置の高性能動作を実現させる。【解決手段】  半導体装置の代表例であるＳｉＧｅヘテロ接合バイポーラトランジスタのベース引き出し電極として、ベースの高濃度ｐ型単結晶ＳｉＧｅ層上に成長させた単結晶層と、ｎ型多結晶ＳｉＧｅ層上に成長させた多結晶層からなる高濃度ｐ型Ｓｉ層を使用する。一般に、絶縁膜上に形成したｎ型多結晶ＳｉＧｅ層に比べ、多結晶層上に成長させたｐ型多結晶Ｓｉ層では内部に形成される結晶粒の粒径が大きくなる。この為、ｐ型多結晶Ｓｉ層は低い抵抗率になることから、絶縁膜上に形成した多結晶単層からなる引き出し電極を有するバイポーラトランジスタよりも、ベース抵抗が低減することによって高速動作を実現させることが可能である。【選択図】図１
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【特許請求の範囲】
【請求項１】
Ｓｉ半導体基板部上に設けられた絶縁膜と、第１導電型である第１の単結晶層と、前記絶縁膜上に形成された第２導電型である第１の多結晶層と、前記第１の単結晶層及び前記第１の多結晶層上に形成された第１の電極引き出し層を少なくとも有し、
前記第１の電極引き出し層が、前記第１の単結晶層上に形成された第２の単結晶層及び前記第１の多結晶層上に形成された第２の多結晶層とを有することを特徴とする半導体装置。
【請求項２】
Ｓｉ半導体基板上部に設けられた絶縁膜と、第１の単結晶層及び前記第１の単結晶層と前記絶縁膜上に形成された第１の電極引き出し層と、前記第１の電極引き出し層上に形成された第２の電極引き出し層を有し、
前記第１の電極引き出し層が、前記第１の単結晶層上に形成された第２の単結晶層及び前記絶縁膜上に形成された第１の多結晶層を有し、且つ
前記第２の電極引き出し層が、前記第２の単結晶層上に形成された第３の単結晶層と前記第１の多結晶層上に形成された第２の多結晶層を有し、且つ
前記第２の多結晶層内部に形成されている結晶粒の粒径が、前記第１の多結晶層内部に比べて略等しいかもしくは大きいことを特徴とする半導体装置。
【請求項３】
前記第１の多結晶層と前記第２の多結晶層との間に絶縁膜が設けられていることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記第１の多結晶層と前記第２の多結晶層との間に絶縁膜が設けられていることを特徴とする請求項２に記載の半導体装置。
【請求項５】
前記第１の電極引き出し層が、ＳｉＧｅ層からなることを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記第１の電極引き出し層が、ＳｉＧｅ層からなることを特徴とする請求項２に記載の半導体装置。
【請求項７】
ＳｉＧｅ層からなる前記第１の電極引き出し層の少なくとも一部に、前記基板側から前記第２の電極引き出し層側に向かってＧｅ組成比が増大している領域を有することを特徴とする請求項５に記載の半導体装置。
【請求項８】
ＳｉＧｅ層からなる前記第１の電極引き出し層の少なくとも一部に、前記基板側から前記第２の電極引き出し層側に向かってＧｅ組成比が増大している領域を有することを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第２の電極引き出し層が、ＳｉＧｅ層からなることを特徴とする請求項２に記載の半導体装置。
【請求項１０】
前記第２の電極引き出し層が、ＳｉＧｅ層からなることを特徴とする請求項４に記載の半導体装置。
【請求項１１】
ＳｉＧｅ層からなる前記第２の電極引き出し層の少なくとも一部に、前記第１の電極引き出し層側から基板表面側に向かってＧｅ組成比が増大していることを特徴とする請求項９に記載の半導体装置。
【請求項１２】
ＳｉＧｅ層からなる前記第２の電極引き出し層の少なくとも一部に、前記第１の電極引き出し層側から基板表面側に向かってＧｅ組成比が増大していることを特徴とする請求項１０に記載の半導体装置。
【請求項１３】
前記第１の電極引き出し層にＣを添加していることを特徴とする請求項５に記載の半導体装置。
【請求項１４】
前記第１の電極引き出し層にＣを添加していることを特徴とする請求項６に記載の半導体装置。
【請求項１５】
Ｃを添加した前記第１の電極引き出し層の少なくとも一部において、前記基板側から前記第２の電極引き出し層側に向かってＣ組成比が増大していることを特徴とする請求項１３に記載の半導体装置。
【請求項１６】
前記第２の電極引き出し層にＣを添加していることを特徴とする請求項９に記載の半導体装置。
【請求項１７】
Ｃを添加した前記第２の電極引き出し層の少なくとも一部において、前記第１の電極引き出し層側から基板表面側に向かってＣ組成比が増大していることを特徴とする請求項１６に記載の半導体装置。
【請求項１８】
前記第２の多結晶層の表面側にコンタクト層を設けていることを特徴とする請求項１に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、低抵抗な引き出し配線構造を有する半導体装置に関するものである。
【背景技術】
【０００２】
近年、インターネットや携帯電話などの世界的な普及による通信システムの高速化に伴い、通信用ＬＳＩのキーデバイスとして、バイポーラトランジスタやＭＯＳトランジスタの高性能化が要求されている。
【０００３】
バイポーラ技術を用いたＬＳＩの高性能化にはベース抵抗の低減が必須である。この課題を克服するための、これまでの代表的な例は、例えば特開平９−２０５０９９号公報に示されているバイポーラトランジスタの構造である（特許文献１）。この従来例のバイポーラトランジスタの主要部断面構造を図１７により説明する。
【０００４】
この例では、ｐ型Ｓｉ基板２０１上に、高濃度ｎ型埋め込み層２０２とコレクタ層となる低濃度ｎ型エピタキシャル層２０３を積層し、始めに半導体基板２００を形成している。次に、上記ｎ型エピタキシャル層２０３の一部に素子分離領域２０４を設け、これにより素子形成領域２０５を分離している。この時、素子分離領域２０４は、内部に多結晶Ｓｉ層２０６を埋め込んだ構造としている。次いで、ｎ型エピタキシャル層２０３に、素子形成領域２０５と素子分離領域２０４以外の領域に高濃度ドープしたｎ型コレクタ取り出し拡散層２４１を設け、これと埋め込み層２０２を接続させている。この後、ｎ型エピタキシャル層２０３と素子分離領域２０４上には、例えば酸化Ｓｉ膜からなる第１絶縁膜２０７を形成し、素子形成領域２０５上に該当する領域に第１開口部２０８を設けている。引き続き、絶縁膜２０７と開口部２０８の上に第１のｐ型半導体層２２０を形成し、さらに開口部２０８の形成領域内部に第２開口部２２１を設けている。ここで、第１のｐ型半導体層２２０は、第１開口部２０８と第２開口部２２１の側壁に挟まれる領域において単結晶領域２２０ｓであり、また絶縁膜２０７上ではベース引き出し電極の一部として使用する多結晶層となっている。次いで第１のｐ型半導体層２２０上と第２開口部２２１内部に、例えばＳｉＧｅ層からなる第２のｐ型半導体層２２２を形成している。第２のｐ型半導体層２２２は、単結晶領域２２０ｓ上では単結晶層になり、第１半導体層２２０の多結晶層上においては多結晶層となる。前者の単結晶層をベース層に、後者の多結晶層をベース引き出し電極の一部として使用する。以上の構造を形成した後、酸化Ｓｉ膜からなる第２絶縁膜２２３を全面に積層し、ベース層上部で上記第２開口部２２１の開口領域範囲内に第３開口部２２４を形成している。そして、上記第２のｐ型半導体層２２２の単結晶領域下方でｎ型埋め込み層２０２とｎ型エピタキシャル層２０３の界面近傍に、高濃度ｎ型不純物領域２４２を形成している。最後に、第３開口部２２４内部にエミッタ引き出し電極２２５を埋め込み、第２のｐ型半導体層２２２の単結晶領域上部に高濃度ｎ型エミッタ層２２６を形成している。
【０００５】
従来例は、第１のｐ型半導体層２２０を形成し単結晶領域２２０ｓを設け、そして第２開口部２２１と単結晶領域２２０ｓ上に結晶性が良好な第２のｐ型半導体層２２２を形成することによって、ベース抵抗低減を図ることを目的としている。
一方、ＭＯＳ技術を用いたＬＳＩの高性能化にはトランジスタの集積化が重要である。このため、従来では微細化可能な構造として、例えば特許文献２に示されているＭＯＳトランジスタが考えられてきた。図１８に主要部断面構造を示す。
【０００６】
従来例では、ｐ型Ｓｉ基板２５１上のＭＯＳＦＥＴ形成領域にウェル領域２５２を形成した後、素子分離領域にＳｉ酸化膜２５３を設けている。続いて、不純物を注入してソース領域２５４、およびドレイン領域２５５を形成している。この後、ソース／ドレイン領域およびその延長上に不純物を高濃度に含んでいる多結晶Ｓｉ層を成長し、パターンニングすることによりソース／ドレイン引き出し層２５６を形成している。そして、高融点金属膜を形成し熱処理を施すことによりソース／ドレイン引き出し層２５６の表面または全部にシリサイド膜２５７を形成している。次いで、基板全面に絶縁膜２５８を堆積しゲート電極形成領域に開口部を設けてから、ゲート絶縁膜２５９を形成している。さらに、基板全面に金属膜を堆積させた後、パターンニングによりゲート電極２６０を形成し、引き続いてゲート、ソースおよびドレイン形成領域に開口部を設けた絶縁膜２６１を堆積したら、最後にゲート電極の金属膜２６２、ソース領域の金属配線２６３、ドレイン領域の金属配線２６４を形成している。
【０００７】
従来例は、ソース／ドレイン領域２５４、２５５と金属配線２６３、２６４との間に高濃度のソース／ドレイン引き出し層２５６を設けることにより、ソースとドレインの形成領域を小さくし、ソース／ドレイン領域の寄生抵抗を低減することを目的としている。
【０００８】
【特許文献１】日本国、公開特許公報、特開平９―２０５０９９号（図１、段落００２８−００３２）
【０００９】
【特許文献２】日本国、公開特許公報、特開平８―２５０７２４号
【発明の開示】
【発明が解決しようとする課題】
【００１０】
従来例のバイポーラトランジスタでは，第１のｐ型半導体層２２０の多結晶層上に第２のｐ型半導体層２２２を積層させ真性ベースとベース引き出し電極を形成した構造としているので、以下に示す問題がある。
【００１１】
ＣＶＤ法を用いて絶縁膜上に直接成長させた多結晶半導体層では、単結晶層や多結晶層上に成長させたものに比べて層内部に形成される多結晶粒の粒径は一般的に小さくなる。このため、第１のｐ型半導体層２２０の抵抗率が高くなることに伴ってベース引き出し電極の抵抗値が増大する。
【００１２】
この対策としては、第１のｐ型半導体層２２０におけるドーピング濃度を増大させる方法がある。しかしながら、約４×１０２０ｃｍ−３以上の濃度になるとドーパント原子の活性化率が低下し始めることから、その方法による抵抗率の低減には限界がある。
【００１３】
また、第１のｐ型半導体層２２０に比べて抵抗率が低くなる第２のｐ型半導体層２２２側を電流が流れやすいことから、第１のｐ型半導体層２２０の抵抗率による影響を最小限にする対策として、第１のｐ型半導体層２２０よりも第２のｐ型半導体層２２２の膜厚を厚くする方法が考えられる。しかし、この方法を採用した場合、従来例の構造では第２のｐ型半導体層２２２の多結晶層領域だけでなく単結晶層領域の膜厚も同時に増大させることになる。これは、ベース幅を増大させてしまうことを意味する。バイポーラトランジスタでは、ベース幅に比例してキャリアのベース走行時間が増大してしまう。このため、従来例では、バイポーラトランジスタの高性能化が困難である。
【００１４】
一方、従来例のＭＯＳトランジスタでは、ソース／ドレイン引き出し層２５６として、Ｓｉ酸化膜２５３上の高濃度ｐ型多結晶Ｓｉ層をＣＶＤ法により成長させている。これは、従来例のバイポーラトランジスタにおけるベース引き出し電極のように小粒径の多結晶粒が形成されてしまうことを意味している。従って、ソース／ドレイン引き出し層２５６の寄生抵抗低減を実現するのは困難である。上述したように、高濃度のドーピングによるソース／ドレイン引き出し層２５６の低抵抗化に関しても、従来例のバイポーラトランジスタと同様に限界がある。
【課題を解決するための手段】
【００１５】
以上の課題を解決するために、本願発明の骨子は次の通りである。即ち、いわゆるコレクタ・ベース分離絶縁膜及びベース層となる単結晶層の上部に結晶成長すると、絶縁膜上には多結晶層（絶縁膜上多結晶層）、単結晶層上には単結晶層が形成される。更に、この多結晶層（絶縁膜上多結晶層）に多結晶半導体層を形成し、前記単結晶層とこれらの２層の多結晶半導体層とを電極引出し層として用いる。多結晶層の粒径は当該多結晶層の表面側が基板側よりも大きくすることが、電極引出し層の低抵抗化に良い結果を生む。更に、前記絶縁膜上の多結晶層（絶縁膜上多結晶層）とこの上部に形成される多結晶層（絶縁膜上多結晶層）との間に絶縁膜を挿入することも好ましい。この絶縁膜は、表面側の多結晶絶縁膜中の粒界密度の低減に有用である。
【００１６】
次に、本発明を図面を用いて具体的に説明する。
本願発明の代表的な例は、例えば図1に示すＳｉＧｅ  ＨＢＴの断面構造のように、Ｓｉ基板上にコレクタ・ベース分離絶縁膜３と、ベースとなる高濃度ｐ型単結晶ＳｉＧｅ層７と、絶縁膜３上にｎ型多結晶ＳｉＧｅ層６と、ｐ型単結晶ＳｉＧｅ層７と前記絶縁膜３上に第１のベース引き出し電極となるｐ型Ｓｉ層１５を形成しており、さらに該ｐ型Ｓｉ層１５は、前記ｐ型単結晶ＳｉＧｅ層７上の単結晶領域１６と前記ｎ型多結晶ＳｉＧｅ層６上の多結晶領域１７からなることを特徴としている。
【００１７】
または、本願発明に係る半導体装置は、例えば図３に示すＨＢＴの断面構造のように、Ｓｉ半導体基板上にコレクタ・ベース分離絶縁膜３０と、ベースとなる高濃度ｐ型単結晶ＳｉＧｅ層７と、該ｐ型ＳｉＧｅ層７と前記絶縁膜３０上に第１のベース引き出し電極となる高濃度ｐ型Ｓｉ層３２と、さらにこの上に第２のベース引き出し電極となる高濃度ｐ型Ｓｉ層３５を形成している。本発明は、前記ｐ型Ｓｉ層３２が、ｐ型ＳｉＧｅ層７上の一部に成長した単結晶領域３３と絶縁膜３１上に形成した多結晶領域３４から成り、且つｐ型Ｓｉ層３５が、前記ｐ型Ｓｉ層３２の単結晶領域上に成長した単結晶領域３６と、前記ｐ型Ｓｉ層３２の多結晶領域上に形成した多結晶領域３７からなっている。加えて、前記ｐ型Ｓｉ層３５の多結晶領域３７内部に形成されている結晶粒の粒径が、前記ｐ型Ｓｉ層３２の多結晶領域３４内部のものに比べて殆ど等しいかまたは大きいことを特徴としている。
【００１８】
また、本願発明の半導体装置は、例えば図７に示すＨＢＴの断面構造のように、前記第１の電極引き出し層３２における多結晶層３４と前記第２の電極引き出し層３５における多結晶層３７との間に極薄絶縁膜４０を形成すれば好適である。尚、前記極薄絶縁膜４０は通例０．１原子層（ＭＬ：モノレイヤー）から５ｎｍ（ナノ・メートル）程度の範囲を多用する。
【００１９】
また、本願発明の半導体装置において、例えば図８に示すＧｅプロファイルのように、前記第１の電極引き出し層として高濃度ｐ型ＳｉＧｅ層５０を形成すれば好適である。
【００２０】
このとき、例えば図９に示すＧｅプロファイルのように、前記第１の電極引き出し層５０の少なくとも一部において、基板側から前記第２の電極引き出し層３５側に向かってＧｅ組成比が増大していればなお好適である。
また、本願発明の半導体装置において、例えば図１０に示すＧｅプロファイルのように、前記第２の電極引き出し層として高濃度ｐ型ＳｉＧｅ層６０を形成することが望ましい。
このとき、例えば図１１に示すＧｅプロファイルのように、前記第２の電極引き出し層６０の少なくとも一部において、前記第１の電極引き出し層５０側から表面側に向かってＧｅ組成比が増大していればなお好適である。
また、本願発明の半導体装置において、例えば図１２に示すＧｅ、Ｃプロファイルのように、前記第１の電極引き出し層として高濃度ｐ型ＳｉＧｅＣ層７０を形成すれば好適である。
このとき、例えば図１３に示すＧｅ、Ｃプロファイルのように、前記第１の電極引き出し層７０の少なくとも一部において、基板側から前記第２の電極引き出し層３５側に向かってＣ組成比が増大していればなお好適である。
【００２１】
また、本願発明の半導体装置において、例えば図１４に示すＧｅ、Ｃプロファイルのように、前記第２の電極引き出し層として高濃度ｐ型ＳｉＧｅＣ層８０を形成することが望ましい。
【００２２】
このとき、例えば図１５に示すＧｅ、Ｃプロファイルのように、前記第２の電極引き出し層８０の少なくとも一部において、前記第１の電極引き出し層７０側から表面側に向かってＣ組成比が増大していればなお好適である。
【００２３】
また、本願発明に係る半導体装置は、例えば図１６に示すＨＢＴの断面構造のように、第２のベース引き出し電極となる高濃度ｐ型多結晶Ｓｉ層３７の表面側に金属コンタクト層９０を形成していればなお好適である。
【発明の効果】
【００２４】
本願発明は、トランジスタの真性領域と金属配線の接続として電極引き出し層を有する半導体装置、例えばＨＢＴやＭＯＳトランジスタにおいて、電極引き出し層の寄生抵抗低減により、高性能な半導体装置を提供することが可能である。
【発明を実施するための最良の形態】
【００２５】
＜実施例１＞
図１は、本発明に係わる半導体装置の１つの実施形態であるＳｉＧｅ  ＨＢＴの断面図である。尚、図は高濃度ｎ型単結晶層並びにコレクタ・ベース分離絶縁膜などの層から上部の主要部を示し、その他は省略されている。
【００２６】
Ｓｉ基板上に、高濃度ｎ型単結晶層１、コレクタの一部となるｎ型単結晶Ｓｉ層２、コレクタ・ベース分離絶縁膜３、そしてコレクタ引き出し層となる高濃度ｎ型単結晶Ｓｉ層４を形成し、こうして準備した半導体基板を半導体装置の諸層を形成する基板とする。そして、この半導体基板の有するｎ型単結晶Ｓｉ層２上に、コレクタとなるｎ型単結晶ＳｉＧｅ層５、ベースとなる高濃度ｐ型単結晶ＳｉＧｅ層７、及びエミッタとなる高濃度ｎ型単結晶Ｓｉ層９を順次エピタキシャル成長させる。ｎ型単結晶ＳｉＧｅ層５と同時に、絶縁膜３上に高濃度ｎ型多結晶ＳｉＧｅ層６が形成される。
【００２７】
ベース引き出し電極として、ｐ型単結晶ＳｉＧｅ層７の端部に接続させた単結晶層１６と、ｎ型多結晶ＳｉＧｅ層６上に成長させた多結晶層１７からなる高濃度ｐ型Ｓｉ層１５を使用している。
【００２８】
又、ｎ型単結晶Ｓｉ層９の側方にエミッタ・ベース分離絶縁膜１８を堆積しており、更に、ｐ型Ｓｉ層１５と絶縁膜１８の側方にも絶縁膜１９を形成する。
【００２９】
エミッタ引き出し電極としては、高濃度ｎ型多結晶Ｓｉ層２０を形成する。そして、基板全面には所望の開口部を有する絶縁膜２２を堆積する。前記開口部の中に金属膜からなるエミッタ電極２３、ベース電極２４、そしてコレクタ電極２５を形成する。
【００３０】
図２Ａより図２Ｆに、図１に示したＨＢＴの製造工程フロー順に示した断面図を示す。これらの図は、本ＨＢＴの製造工程における代表的なものである。又、これらの図はＨＢＴの真性領域近傍における縦断面構造を示し、その他の領域は通例の構造に従って十分であるので、図示は省略されている。
【００３１】
Ｓｉ基板に、例えばイオン打ち込みによりいわゆる埋め込み層を形成した後、この上にコレクタの一部となるｎ型単結晶Ｓｉ層２をエピタキシャル成長させる。成長方法として例えば化学気相堆積（ＣＶＤ）法を使用する。又、ｎ型不純物として例えばＰを成長中にドーピングする。この時、ベース・コレクタ耐圧の低下やベース・コレクタ間容量の増大を抑制するため、不純物濃度を約１×１０１８ｃｍ−３以下とすることが好適である。次に、ＨＢＴの真性部分とコレクタ引き出し層を形成する領域を除いて、基板にコレクタ・ベース分離絶縁膜３を堆積する。
【００３２】
次に、基板の表面に露出しているＳｉ上の汚染や酸化膜を取り除くため、例えば下記の工程で洗浄を行う。はじめに硫酸と過酸化水素水を成分に持つ溶液によりＳｉ表面の有機物を除去し、次いで水酸化アンモニウム、過酸化水素水、及び水の混合液を使用することで表面に吸着している不要な金属不純物、イオン性不純物、パーティクルなどを取り去る。更に、Ｓｉ表面に形成されている酸化膜をフッ酸水溶液によって除去した後に、純水による洗浄を行い最表面のＳｉ原子を水素で終端化する。水素終端処理には、洗浄を行ってから次に形成するｎ型ＳｉＧｅ層の成長を開始するまでの間に、Ｓｉ表面における自然酸化膜の形成を抑制するという利点がある。洗浄が終了した後、基板をエピタキシャル成長装置に設置し、真空状態にしてから反応室に搬送する。この後、再形成された自然酸化膜や搬送中に付着した汚染物を除去する目的で、基板表面のクリーニングを行う。この一例としては、水素雰囲気下において数分間８００℃で加熱する方法がある。
【００３３】
以上の工程を終えた後、基板を成長温度まで下げ、基板表面にｎ型ＳｉＧｅ層、高濃度ｐ型ＳｉＧｅ層、及び高濃度ｎ型Ｓｉ層を順次成長させる。この時、ｎ型単結晶Ｓｉ層２の表面が露出した領域には、コレクタとなるｎ型単結晶ＳｉＧｅ層５、ベースとなるｐ型単結晶ＳｉＧｅ層７、及びエミッタとなるｎ型単結晶Ｓｉ層９が形成される。一方、コレクタ・ベース分離絶縁膜３上には、ｎ型多結晶ＳｉＧｅ層６、ｐ型多結晶ＳｉＧｅ層８、及びｎ型多結晶Ｓｉ層１０が形成される（図２Ａ）。
【００３４】
いま述べた各層の成長方法としては、ターボ分子ポンプを用いて超高真空に排気した状態で原料ガスを導入し低圧の分子流領域で成長を行う超高真空ＣＶＤ（ＵＨＶ／ＣＶＤ）法や、多量の水素ガスをキャリアガスとして導入しながら成長を行う減圧ＣＶＤ（ＬＰＣＶＤ）法が望ましい。以下に、これらの成長法を用いたときの成長条件について説明する。
【００３５】
ＵＨＶ／ＣＶＤ法によりエピタキシャル成長するとき、分子流領域で行い、かつ成長温度を比較的低く設定することから、原料ガスには反応性の高いものを使用する。ＳｉＧｅ層を成長する場合には、例えばＳｉの原料ガスとしてジシラン（Ｓｉ２Ｈ６）、Ｇｅの原料ガスとしてゲルマン（ＧｅＨ４）を用いる。これらのガスの流量を制御することにより、ＳｉとＧｅは全率固溶であることから、物理上ＳｉＧｅ層中のＧｅ組成比を任意に変化させることができる。さらに、ガス流量により成長圧力を数Ｐａ以下に制御すれば、エピタキシャル層を均一に成長させることが可能となる。ここで、上記の成長圧力は一般的な値を示したものであって、均一成長に望ましい圧力は反応室の形状や真空ポンプの排気速度に依存する。成長温度については、エピタキシャル層の結晶性悪化や成長時間の増大によるスループット低下を防ぐために４００℃以上とし、加えて良好な表面モフォロジーを得るために６５０℃以下に設定すればよい。以上のことから、Ｇｅ組成比１５％のＳｉＧｅ層を形成するには、例えばＳｉ２Ｈ６を毎分１ｍｌ、ＧｅＨ４を毎分２ｍｌ供給し、成長温度を５５０℃に設定すればよい。
【００３６】
一方、ＬＰＣＶＤ法によって成長を行うとき、原料ガスとしてＵＨＶ／ＣＶＤ法に使用するガスよりも反応性の低いものを供給する。これは、もし原料ガスの反応性が高ければ気相中の反応が生じてしまい、堆積する膜の結晶性が悪化する原因となるからである。このため、Ｓｉの原料ガスとしては、例えばモノシラン（ＳｉＨ４）やジクロルシラン（ＳｉＨ２Ｃｌ２）など、Ｓｉの水素化物や塩化物系ガスを用いるのが好適である。Ｇｅの原料ガスには、ＧｅＨ４以外にもＳｉの場合と同様に、Ｇｅの水素化物や塩化物系ガスを用いることができる。これらのガス流量を制御することにより、ＵＨＶ／ＣＶＤ法のときと同様に、ＳｉＧｅ層中のＧｅ組成比を変化させることができる。さらに、原料ガスとキャリアガスである水素の流量を制御し、例えば成長圧力を約１０００Ｐａから約１００００Ｐａに維持する。成長温度としては、ガスの分解と良好な結晶性を同時に実現するため、６００℃から８００℃程度に設定すればよい。
【００３７】
また、以上の成長法において原料ガスと同時にドーピングガスを供給することによって、エピタキシャル層に不純物を添加することが可能である。ｎ型不純物のドーピングガスとしては、ＰやＡｓなどのＶ族元素を含有しているもの、例えばホスフィン（ＰＨ３）やアルシン（ＡｓＨ４）などが代表的である。一方、ｐ型不純物の添加には、ＢなどのＩＩＩ族元素からなるドーピングガス、例えばジボラン（Ｂ２Ｈ６）などを代表的に用いる。不純物の添加としては、上記のようにドーピングガスを使用する方法以外に、エピタキシャル層にドーパントを熱拡散させる、イオン打ち込みを行うといった方法も採用することが可能である。
【００３８】
バイポーラトランジスタの高速化を行うには、キャリアのベース走行時間を短縮させる必要がある。一方、バイポーラトランジスタ技術を用いた回路を高速動作させるには、ベース抵抗の低減が不可欠である。これらの要請を実現するためには、ベース幅の縮小とベース不純物の高濃度化を両立しなければならない。しかし、ベース不純物濃度をただ増大させるだけでは、コレクタ電流の減少に起因して電流増幅率が低下してしまう。このため、例えばエミッタとしてＳｉ層、ベースとしてＳｉＧｅ層を形成し、エミッタとベースをヘテロ接合させる。これにより、エミッタよりもベースのバンドギャップの方が狭くなることから、低いベース抵抗を保ちながら電流増幅率を増大させることができる。従って、以上の諸効果を得るためには、ベースのＧｅ組成比を５％以上、ベース幅を１０ｎｍ以下、そしてベースに添加するドーパント、例えばＢの濃度を１×１０１９ｃｍ−３以上に設定することが望ましい。尚、ベースのＧｅ組成比は５％≦Ｇｅ≦１５％が実用的である。又、ベース幅は１ｎｍ≦Ｗｂ≦１０ｎｍが実用的である。
【００３９】
一方、ＧｅはＳｉよりも格子定数が約４．２％大きいことから、Ｓｉ基板上に成長させたＳｉＧｅ層には一般に格子歪みが内包される。格子歪みは、成長の始めではＳｉＧｅ層におけるＧｅ組成比や膜厚を増大させるとともに増大するが、成長が進行すると緩和されやすくなる。更に、熱処理によっても緩和されやすい。格子歪みが緩和すると、ＳｉＧｅ層内部に転位や結晶欠陥が発生する。これは、ＨＢＴの動作性能を劣化させる原因になる。従って、ベースのＧｅ組成比を約５０％以下とすることが望ましい。このベースのＧｅ組成比は１％≦Ｇｅ≦５０％が実際的であり、５％≦Ｇｅ≦１５％がより実用的である。
【００４０】
また、Ｓｉ、またはＳｉＧｅ層に高濃度のＢを添加すると、Ｂ原子のクラスタリングにより結晶性が悪化する。この為、ベースのドーピング濃度については、約５×１０２１ｃｍ−３に上限を設けることが望ましい。
【００４１】
尚、これまで、エピタキシャル成長条件について種々の具体例を示したが、それら以外の条件であっても、エピタキシャル成長可能な範囲ならば本工程に適用することが可能である。
【００４２】
上記の成長法のうち好都合なものを選択するによって、ｎ型ＳｉＧｅ層から高濃度ｎ型Ｓｉ層の形成までを終了させた後、基板全面に絶縁膜１１、半導体層１２、そして絶縁膜１３を順次堆積する。次いで、エミッタ電極形成領域以外については、いま堆積した各層をパターンニングとエッチングにより除去する（図２Ｂ）。
【００４３】
更に、この後、エッチングを実施して絶縁膜１１の一部とエミッタ形成領域を残して高濃度ｎ型単結晶Ｓｉ層９を取り除き、さらに高濃度ｎ型多結晶Ｓｉ層１０を除去する（図２Ｃ）。
【００４４】
次いで、エミッタ・ベース分離絶縁膜の一部となる絶縁膜１４を基板全面に堆積した後、エミッタ形成領域上に残存している絶縁膜１１、１３と半導体層１２からなる多層構造の側面上部を残して、いま堆積した絶縁膜１４をエッチングする。加えて、エミッタ形成領域下方以外の高濃度ｐ型単結晶ＳｉＧｅ層７を取り去る。このとき、高濃度ｐ型多結晶ＳｉＧｅ層８が除去される。さらに、ベース形成領域下方以外のｎ型単結晶ＳｉＧｅ層５表面側とｎ型多結晶ＳｉＧｅ層６の表面側を除去する。この後、絶縁膜１４を側方からエッチングすることにより、高濃度ｐ型単結晶ＳｉＧｅ層７の周辺部表面を露出させる（図２Ｄ）。
【００４５】
次いで、ベース引き出し電極となる高濃度ｐ型Ｓｉ層１５の選択成長を行う。まず始めに、水酸化アンモニウム、過酸化水素水、及び水の混合液により基板を洗浄した後、基板をエピタキシャル成長装置に設置する。次に、反応室に基板を搬送した後、基板表面のクリーニングを行う。方法としては、高濃度ｐ型単結晶ＳｉＧｅ層７と高濃度ｎ型単結晶Ｓｉ層９に添加したドーパントが拡散するのを抑制するため、例えば、水素雰囲気下で基板温度７００℃、時間数分間の加熱を行う。次いで、基板温度を成長温度まで下げたら、絶縁膜１４の側方に形成されないようにして、高濃度ｐ型単結晶ＳｉＧｅ層７が露出した領域とｎ型多結晶ＳｉＧｅ層６の表面に高濃度ｐ型Ｓｉ層１５を選択成長させる。このときの成長方法としては、上述したＵＨＶ／ＣＶＤ法やＬＰＣＶＤ法が好適である。
【００４６】
ＵＨＶ／ＣＶＤ法によってエピタキシャル層を選択成長させるには、エッチング反応を起こすＨＣｌやＣｌ２などのハロゲン系ガスを原料ガスと同時に供給するという方法が１つにある。例えば、ガス流量毎分１ｍｌのＳｉ２Ｈ６に毎分２．５ｍｌのＣｌ２を添加することによって、Ｓｉ層を選択成長させることが可能となる。
【００４７】
もう１つとしては、エッチングガスを使用せずに、膜の堆積が開始されるまでの時間が基板の材質によって異なるという成長特性を利用する方法がある。堆積開始までの時間を一般に潜伏時間と呼ぶが、これは基板の材質だけでなく成長条件にも依存する。単結晶上にエピタキシャル層を形成するとき、単結晶表面を清浄な状態にすることにより潜伏時間はほとんど無く、原料ガスの供給とほぼ同時に成長が開始される。しかし、もし例えば絶縁膜上で膜形成を行えば、ガスの供給開始から一定の潜伏時間を経過した後に成長が開始されることになる。従って、例えばＳｉ表面が露出した開口部を有する絶縁膜基板を使用したとき、絶縁膜上での堆積が始まるまでの間、Ｓｉ表面上だけにエピタキシャル層を選択的に形成することができる。ここで、絶縁膜上の潜伏時間を長時間化するには、ガスの供給量を少なくしたり、成長温度を上昇させたりすればよい。以上の方法によって、例えばＳｉ２Ｈ６流量を毎分１ｍｌ、さらに成長温度を６００℃に設定した場合、絶縁膜つきＳｉ基板の開口部にならば、Ｓｉ層を約３０ｎｍ選択成長させることが可能である。
【００４８】
一方、ＬＰＣＶＤ法により選択成長を実現するには、原料ガスとともにエッチングガスを供給する方法が好都合である。例えば、Ｓｉ層を選択成長させるとき、ガス流量毎分１ｍｌのＳｉ２Ｈ６に加えて毎分２０ｍｌのＣｌ２を添加すればよい。
【００４９】
以上の成長方法のうち好都合なものを用いて、ｎ型単結晶ＳｉＧｅ層５と高濃度ｐ型単結晶ＳｉＧｅ層７の上部に高濃度ｐ型単結晶Ｓｉ層１６を形成し、ｎ型多結晶ＳｉＧｅ層６上には非結晶、または微結晶、または多結晶状態のうち少なくとも１つの状態であるＳｉ層を形成する。この時、下地のｎ型多結晶ＳｉＧｅ層６以上に膜厚を増大させることが望ましい。更に、非結晶、又は微結晶、又は多結晶の状態で成長させるとともに、これらの結晶状態の実現と選択成長を両立させるため、成長温度を約１００℃から約５００℃の範囲に設定し、加えてＳｉの原料ガス、例えばＳｉ２Ｈ６を小流量化すれば好適である。更に、抵抗率低減のため、ドーピング濃度を約１×１０２０ｃｍ−３以上とするとよい。この後、非結晶、または微結晶状態で成長させた場合には、基板の熱処理を約３５０℃以上で行い、ｐ型Ｓｉ層１５を多結晶化させる。これにより、ｎ型多結晶Ｓｉ層６上に高濃度ｐ型多結晶Ｓｉ層１７を形成する（図２Ｅ）。尚、以上に示した成長条件であるが、選択成長可能な範囲ならば好都合に変更することが可能である。例えば、ｎ型多結晶ＳｉＧｅ層６上だけでなく高濃度ｐ型単結晶ＳｉＧｅ層７の周辺にも非結晶状態のｐ型Ｓｉ層１５を選択成長により形成する方法がある。この方法ならば、単結晶化・多結晶化のため、形成後に熱処理を行えばよい。
【００５０】
以上のＳｉ層を形成したら、パターンニングとエッチングにより、ＨＢＴの真性領域とその周辺を除いて高濃度ｐ型多結晶Ｓｉ層１７を取り去る。次いで、エミッタ・ベース分離絶縁膜となる絶縁膜１８と絶縁膜１９を基板全面に堆積する。この後、絶縁膜１８と絶縁膜１９の表面側、Ｓｉ層１５、及び絶縁膜１３をエッチングによって取り除き、半導体層１２を表面に露出させる。さらにこの後、半導体層１２と絶縁膜１１をパターンニングとエッチングにより除去して開口部を形成したら、そこにエミッタ引き出し電極となるＰドープ高濃度ｎ型多結晶Ｓｉ層２０を堆積する。ここで、エミッタ抵抗の上昇を抑制するため、不純物を約１×１０２０ｃｍ−３以上ドーピングすれば好適である。最後、エミッタ引き出し電極形成領域とその周辺部を除いて上記ｎ型多結晶Ｓｉ層２０を取り除く。以上によって、本実施形態におけるＨＢＴの真性領域が完成する（図２Ｆ）。
【００５１】
本実施例によれば、ベース引き出し電極の一部となる高濃度ｐ型多結晶Ｓｉ層１７をｎ型多結晶ＳｉＧｅ層６上に成長させていることから、層内部に形成される結晶粒の粒径が絶縁膜上に成長させたものに比べて大きくなっている。これにより、ｐ型多結晶Ｓｉ層１７はｎ型多結晶ＳｉＧｅ層６よりも抵抗率が低下する。この結果、電流は、ベース電極２４からｐ型多結晶Ｓｉ層１７中を主に伝導し、真性ベースの高濃度ｐ型単結晶ＳｉＧｅ層７に流れ込むことから、ベース抵抗が低減することになる。更に、ベース引き出し層の成長を真性ベースの形成後に行っていることから、ベース幅の縮小とベース引き出し層の膜厚増大を両立させることができる。これによって、ＨＢＴの高速動作を実現することが可能である。
【００５２】
尚、本発明における電極引き出し層は、トータルで２００ｎｍ以下、より実用的には５０ｎｍより１００ｎｍ程度の厚さを多用する。この範囲は、電極引き出し層が単層で構成されても、例えば第１及び第２の積層構造を採用する場合も同様である。
＜実施例２＞
図３は本発明の半導体装置の第２の実施形態のＨＢＴの縦断面図である。尚、図は高濃度ｎ型単結晶層並びにコレクタ・ベース分離絶縁膜などの層から上部の主要部を示し、その他は省略されている。本例は第１の実施例と違って、本例では、絶縁膜上に、２層の多結晶半導体膜を積層して形成している。そして、この２層の積層多結晶半導体膜の上層に形成された多結晶半導体膜の結晶粒の粒径が下層に形成された多結晶半導体膜のそれより大きくなっている。
【００５３】
即ち、ベースとなる高濃度ｐ型単結晶ＳｉＧｅ層７の一部とコレクタ・ベース分離絶縁膜３０上に、第１の高濃度ｐ型Ｓｉ層３２と第２の高濃度ｐ型Ｓｉ層３５を積層させたベース引き出し電極を形成している。第１のｐ型Ｓｉ層３２は単結晶層３３と多結晶層３４からなり、第２のｐ型Ｓｉ層３５についても単結晶層３６と多結晶層３７からなる。さらに、高濃度ｐ型多結晶Ｓｉ層３７内部に形成された結晶粒の粒径を高濃度多結晶Ｓｉ層３４内部のものよりも増大させている。
【００５４】
図４Ａより図４Ｆに、図３に示したＨＢＴの製造工程フロー順に示した断面図を示す。これらの図は、本ＨＢＴの製造工程における代表的なものである。又、これらの図はＨＢＴの真性領域近傍における縦断面構造を示し、その他の領域は通例の構造に従って十分であるので、図示は省略されている。
【００５５】
Ｓｉ基板に、例えばイオン打ち込みによりいわゆる埋め込み層を形成した後、この上にコレクタの一部となるｎ型単結晶Ｓｉ層２を例えば化学気相堆積（ＣＶＤ）法によりエピタキシャル成長させる。ここで、ｎ型不純物には例えばＰが好適であり、ベース・コレクタ耐圧の低下やベース・コレクタ間容量の増大を抑制するため、不純物濃度を約１×１０１８ｃｍ−３以下とすることが望ましい。
【００５６】
次に、ＨＢＴの真性部分とコレクタ引き出し層を形成する領域を除いて、基板に第１のコレクタ・ベース絶縁膜３を堆積する。次いで、一般的にはＣＶＤ法を用いて基板全面に第２のコレクタ・ベース分離絶縁膜３０を堆積してから、ＨＢＴの真性部分を形成する領域にパターンニングとエッチングすることによって開口部を設ける。この状態が図４Ａである。
【００５７】
次いで、実施例１と同様の方法で基板の洗浄を行い、エピタキシャル成長装置の反応室に基板を設置したら、再び実施例１と同様に基板をクリーニングする。以後、基板を成長温度に設定し、基板全面に高濃度ｐ型ＳｉＧｅ層と高濃度ｎ型Ｓｉ層を連続成長させる。この時、ｎ型単結晶ＳｉＧｅ層２上にはベースとなる高濃度ｐ型単結晶ＳｉＧｅ層７、更に、この上にはエミッタとなる高濃度ｎ型単結晶Ｓｉ層９が形成される。一方、コレクタ・ベース分離絶縁膜３０上には高濃度ｐ型多結晶ＳｉＧｅ層８、更には、高濃度ｎ型多結晶Ｓｉ層１０が形成される。成長方法としては、上述したＵＨＶ／ＣＶＤ法やＬＰＣＶＤ法の使用が好適であり、エピタキシャル成長可能な範囲において好都合な成長条件を適用することが可能である（図４Ｂ）。
【００５８】
次いで、基板全面に絶縁膜１１、半導体層１２、そして絶縁膜１３を順次堆積したら、エミッタ電極形成領域を除いて、これまで堆積した各層を通例のパターンニングとエッチングにより除去する。この後、更なる、エッチングにより絶縁膜１１の一部、エミッタ形成領域以外の高濃度ｎ型単結晶Ｓｉ層９、そして高濃度ｎ型多結晶Ｓｉ層１０を除去する（図４Ｃ）。
【００５９】
次に、エミッタ・ベース分離絶縁膜の一部となる絶縁膜１４を基板全面に堆積する。この後、エミッタ形成領域上に残存している絶縁膜１１、１３と半導体層１２からなる多層構造の側面と上部を残していま堆積した絶縁膜１４を取り除き、さらに高濃度ｐ型多結晶ＳｉＧｅ層８を除去する。この後、残存している絶縁膜１４を側方からエッチングすることにより、開口部端部において高濃度ｐ型単結晶ＳｉＧｅ層７の表面を露出させる（図４Ｄ）。
【００６０】
次いで、第１のベース引き出し電極となる高濃度ｐ型Ｓｉ層３２を選択成長し、高濃度ｐ型単結晶ＳｉＧｅ層７表面の露出部に高濃度ｐ型単結晶Ｓｉ層３３、第２のコレクタ・ベース分離絶縁膜３０の上部に非結晶、または微結晶、又は多結晶のうち少なくとも１つの状態である高濃度ｐ型Ｓｉ層を形成する。そしてこの後、特に非結晶、微結晶層状態で成長させたときには熱処理を行うことによって、高濃度ｐ型多結晶Ｓｉ層３４を形成する。形成工程、成長方法、成長温度、ドーピング濃度、そして熱処理温度には、実施例１に示した高濃度ｐ型Ｓｉ層１５の形成と同様の値を用いることができるので、ここでは説明を省略する。一方、膜厚については、絶縁膜上に形成した多結晶層中では小粒径の多結晶粒が形成され抵抗率が高くなりやすいことから、ベース抵抗増大を抑制するために、最大でも約２０ｎｍ以下に制御することが好適である（図４Ｄ）。
【００６１】
第１の高濃度ｐ型Ｓｉ層３２に引き続いて、絶縁膜１４側方以外の領域に、第２のベース引き出し電極となる高濃度ｐ型Ｓｉ層３５を選択成長させる。このとき、第１のベース引き出し層を構成する高濃度ｐ型単結晶Ｓｉ層３３上には単結晶層３６、一方高濃度ｐ型多結晶Ｓｉ層３４上には非結晶、微結晶、多結晶のうち少なくとも１つの状態を有する層を成長させる。成長方法には、これまでと同様にＵＨＶ／ＣＶＤ法やＬＰＣＶＤ法を用いることができ、また成長温度を約１００℃から約５００℃に設定すれば好都合である。ドーピング濃度については、高濃度ｐ型Ｓｉ層３２と同様に、約１ｘ１０２０ｃｍ−３以上とするのが望ましい。この後、非結晶、または微結晶状態にあるｐ型Ｓｉ層３５を結晶化させるため基板の熱処理を行うことができ、必要ならばｐ型Ｓｉ層が多結晶状態である場合も実施可能である。このとき、熱処理温度は約３５０℃以上が適当である。これによって、高濃度ｐ型多結晶Ｓｉ層３４の上部に高濃度ｐ型多結晶Ｓｉ層３７を形成する。ここで、多結晶上に形成した多結晶層では、層中の粒径が絶縁膜上に成長したものに比べて大きいことから抵抗率が低くなる。この現象の利用によるベース抵抗の低減を目的とするとき、第２のｐ型Ｓｉ層３５の膜厚を第１のｐ型Ｓｉ層３２以上に制御することが好適である（図４Ｆ）。
【００６２】
以上のＳｉ層を形成したら、実施例１と同様に、ＨＢＴの真性領域とその周辺を除いて高濃度ｐ型多結晶Ｓｉ層１７を取り去った後、エミッタ・ベース分離絶縁膜となる絶縁膜１８と絶縁膜１９を基板全面に堆積する。この後、絶縁膜１８と絶縁膜１９の表面側、Ｓｉ層１５、及び絶縁膜１３の除去、次いで半導体層１２の露出、さらに半導体層１２と絶縁膜１１の除去を行い開口部を形成したら、エミッタ引き出し電極となるＰドープ高濃度ｎ型多結晶Ｓｉ層２０を堆積する。最後、エミッタ引き出し電極形成領域とその周辺部を除いて上記ｎ型多結晶Ｓｉ層２０を取り除いたら、本実施形態におけるＨＢＴの真性領域が完成する。
【００６３】
本実施例によれば、実施例１におけるｎ型単結晶ＳｉＧｅ層５と違って、コレクタ・ベース分離絶縁膜上３１に成長させた第１の高濃度ｐ型多結晶Ｓｉ層３４を、第２の高濃度ｐ型多結晶Ｓｉ層３７とともにベース引き出し電極しての利用が可能である。これにより、ベース抵抗の低減が可能となることから、実施例１よりもＨＢＴのさらなる高速動作を実現することが可能となる。
＜実施例３＞
図５は、本発明に係わる半導体装置の第３の実施形態であって、ＭＯＳトランジスタの断面構造を示している。
【００６４】
ｎ型Ｓｉ基板１０１上にｐウェル領域１０２を形成した後、素子分離領域となる絶縁膜１０３を設けている。次に、ゲート絶縁膜１０４とゲート電極となる高濃度の不純物を添加した半導体多結晶層１０５を堆積した後、基板表面上に設けたゲート領域と素子分離領域の間に、高濃度ｎ型のソース領域１０６およびドレイン領域１０７を形成している。この後、ソース／ドレイン領域および素子分離領域の絶縁膜１０３上に、ソース／ドレイン引き出し層となる第１の高濃度ｎ型Ｓｉ層１０９と、さらにその上の第２の高濃度ｎ型Ｓｉ層１１２を選択成長させている。このとき、第１のｎ型Ｓｉ層１０９は単結晶層１１０と多結晶層１１１から構成されており、同様に第２のｎ型Ｓｉ層１１２は単結晶層１１３と多結晶層１１４からなる。ソース／ドレイン引き出し層上には、ソースおよびドレイン形成領域に開口部を設けた絶縁膜１１５を堆積し、開口部にはソース領域の金属配線１１６とドレイン領域の金属配線１１７を形成している。
【００６５】
次に、図５に示した構造を有するＭＯＳトランジスタを作製するときの製造工程順に示した装置の断面図を図６Ａより図６Ｃに示す。
【００６６】
はじめ、ｎ型Ｓｉ基板１０１上にｐウェル領域１０２を例えばイオン打ち込み法により形成する。この後、基板全面に例えばＣＶＤ法を用いることによって絶縁膜１０３を堆積したら、ＭＯＳトランジスタの真性部分を設ける領域についてはエッチング除去し、素子分離領域を形成する。次に、基板上全面にゲート絶縁膜１０４とゲート電極となる高濃度の不純物を添加した半導体多結晶層１０５を代表的にはＣＶＤ法により堆積する。ゲート形成領域を残して、いま堆積したゲート絶縁膜１０４と半導体多結晶層１０５を除去したら、基板表面上に設けたゲート領域と素子分離領域の間に、高濃度ｎ型のソース領域１０６およびドレイン領域１０７を形成する。形成方法としてイオン打ち込み法の使用が代表的である（図６Ａ）。
【００６７】
次いで、実施例１と同様の方法で基板を洗浄し、エピタキシャル成長装置の反応室に基板を設置する。引き続いて、実施例１と同様に基板のクリーニングを行ってから、成長温度に調整後、ソース／ドレイン引き出し層となる第１の高濃度ｎ型Ｓｉ層１０９を選択成長させる。成長方法としては、実施例１で述べたようにＵＨＶ／ＣＶＤ法やＬＰＣＶＤ法が好適である。これにより、単結晶層のソース・ドレイン領域上に、エピタキシャル成長させることにより単結晶層１１０を形成する。一方、素子分離領域の絶縁膜１０３上には、非結晶、または微結晶、または多結晶のうち少なくとも１つの状態であるＳｉ層を形成する。これらの結晶状態の実現と選択成長を両立させるため、成長温度を約１００℃から約５００℃の範囲に設定し、更に、抵抗率低減のため、ドーピング濃度を約１ｘ１０２０ｃｍ−３以上とすれば好都合である。又、絶縁膜上に形成した多結晶層中では小粒径の多結晶粒が形成され抵抗率が高くなりやすいことから、ベース抵抗増大を抑制するために、膜厚を最大でも約２０ｎｍ以下に制御することが好適である。この後、多結晶化させるために必要によって基板の熱処理を約３５０℃以上で行い、多結晶層１１１を形成する（図６Ｂ）。
【００６８】
第１の高濃度ｎ型Ｓｉ層１０９に引き続いて、ゲートの形成領域以外に、ソース／ドレイン引き出し電極の一部となる第２の高濃度ｎ型Ｓｉ層１１２を選択成長させる。このとき、ｎ型Ｓｉ層１０９の単結晶層１１０上には単結晶層１１３を、多結晶層１１１上には非結晶、微結晶、多結晶層のうち少なくとも１つの状態であるＳｉ層を形成する。成長方法には、これまでと同様にＵＨＶ／ＣＶＤ法やＬＰＣＶＤ法を用いることができ、さらに成長温度を約１００℃から約５００℃に設定すれば好都合である。ドーピング濃度については、第１の高濃度ｎ型Ｓｉ層１０９と同様に、約１×１０２０ｃｍ−３以上とするのが望ましい。また、多結晶層中の結晶粒は絶縁膜上よりも多結晶層上に成長させた方が大きくなることから、ベース抵抗低減を目的として、第２のｎ型Ｓｉ層１１２の膜厚を第１のｐ型Ｓｉ層１０９以上に制御することが好適である。この後、非結晶、または微結晶状態にある第２のｎ型Ｓｉ層１１２を多結晶化させるため基板の熱処理を実施することが可能である（図６Ｃ）。
【００６９】
この後、ソース／ドレイン引き出し層上への絶縁膜１１５の堆積、およびソース領域の金属配線１１６とドレイン領域の金属配線１１７の形成を行い、本実施形態におけるＭＯＳトランジスタが完成する。
【００７０】
本実施例によれば、絶縁膜表面に形成した第１の高濃度ｎ型多結晶Ｓｉ層１１１上に大きい結晶粒径を有する第２の高濃度ｎ型多結晶層１１４を形成していることから、トランジスタの微細化とソース／ドレイン引き出し層の寄生抵抗低減を両立させることが可能となる。
【００７１】
なお本実施例では、代表例としていわゆるＮチャネル型ＭＯＳトランジスタを示したが，反対導電型であるいわゆるＰチャネル型ＭＯＳトランジスタについても、第１と第２の高濃度ｐ型Ｓｉ層からなるソース／ドレイン引き出し層を適用することにより、本実施例と同様の効果を得ることが出来る。
＜実施例４＞
図７は、本発明に係わる半導体装置の第４の実施例であって、ＨＢＴの縦断面図である。実施例２との違いは、第１の高濃度ｐ型Ｓｉ層３２と第２の高濃度ｐ型Ｓｉ層３５の間に極薄絶縁膜４０を堆積しており、さらに第２の高濃度ｐ型Ｓｉ層３５が多結晶層３７となっていることである。
【００７２】
図７に示した構造を有するＨＢＴにおける作製フローにおいて実施例２と違う点は、第１の高濃度ｐ型Ｓｉ層３２の成長後に、極薄絶縁膜４０を形成することである。この方法としては、ＣＶＤ法による堆積、例えば酸素ガスや水蒸気などの供給による表面反応、低真空・大気中への基板放置などが好適である。
【００７３】
本実施例のように、多結晶層を絶縁膜上に成長させた場合、多結晶層上に成長させた場合に比べるとＳｉ原子の拡散距離が長くなることから、成長初期に形成される結晶核のサイズが増大する。結晶粒は結晶核を基点にして成長するので、そのサイズは核形成サイズに従って増大する。この結果、本実施例では、実施例２と比較すると第２の高濃度ｐ型多結晶Ｓｉ層３７の抵抗率が低くなる。従って、実施例２に示した効果に加え、さらなるベース抵抗低減により、本実施例のＨＢＴはさらなる高性能化が可能である。なお以上では、本実施例の特徴を半導体装置の代表例としてＨＢＴに適用した場合を示したが、ＨＢＴ以外の半導体装置にも適用可能であることは言うまでもない。これは、以下の実施例においても同様である。
＜実施例５＞
図８は、本発明に係わる半導体装置の第５の実施例であって、ＨＢＴのベース引き出し電極におけるＧｅ組成比プロファイルを示している。実施例２との違いは、第１の高濃度ｐ型Ｓｉ層３２に代わって第１の高濃度ｐ型ＳｉＧｅ層５０を形成していることである。但し、ｐ型Ｓｉ層３２と同じように、ＳｉＧｅ層５０はベースの高濃度ｐ型単結晶ＳｉＧｅ層７上において単結晶領域であり、又、コレクタ・ベース分離絶縁膜３０上では多結晶領域となっている。ベースの高濃度ｐ型単結晶ＳｉＧｅ層７におけるＧｅ組成比を１０％としたとき、本図のように、高濃度ｐ型単結晶ＳｉＧｅ層７を形成した基板側から表面の第２の高濃度ｐ型単結晶Ｓｉ層３６側に向かってＧｅ組成比１０％で一定とすればよい。尚、Ｇｅ組成比の高いＳｉＧｅ層ほど膜厚を増大させるほど転位や結晶欠陥が発生しやすくなり、更に表面モフォロジーも悪化する。もし高濃度ｐ型単結晶ＳｉＧｅ層７と第１の高濃度ｐ型ＳｉＧｅ層５０の単結晶領域との界面に転位が形成されれば、リーク電流が発生してＨＢＴの動作性能が低下してしまうことになる。従って、Ｇｅ組成比を例えば５０％以下とするのが望ましい。
【００７４】
本実施例によれば、同じドーピング濃度であれば、単結晶、多結晶によらずＳｉ層よりもＳｉＧｅ層の方が抵抗率は低くなることから、ベース抵抗低減よって実施例２よりもＨＢＴの高性能化が可能である。
【００７５】
又、非晶質や微結晶層を熱処理により多結晶化させたＳｉ層やＳｉＧｅ層は、はじめから多結晶成長させた層よりも低抵抗率になる。このため、ベース抵抗低減にはベース引き出し層の成長を低い温度で実施することが望ましい。しかし、温度を低下させた場合でも選択成長を確保する必要がある。従って、本実施例のように第１の高濃度ｐ型ＳｉＧｅ層５０を用いれば、実施例２に示したＳｉ層１５よりも温度に依らず良好な選択性を維持しやすいことから、熱処理による多結晶化の方法をベース引き出し電極の形成に導入して低抵抗化を図れるという利点がある。
＜実施例６＞
図９は、本発明に係わる半導体装置の第６の実施例であって、第１の高濃度ｐ型ＳｉＧｅ層５０におけるＧｅ組成比プロファイルを示している。実施例５との違いは、基板側から表面側の第２の高濃度ｐ型Ｓｉ層３５に向かってＧｅ組成比が一定となっているのではなく、少なくとも途中から徐々に増加しているということである。本例の場合、Ｇｅ組成比を高濃度ｐ型単結晶ＳｉＧｅ層７と同じ１０％から３０％に増大させている。
【００７６】
本実施例のようにｐ型単結晶ＳｉＧｅ層５１とｐ型単結晶ＳｉＧｅ層７のＧｅ組成比を略等しいものとすれば、界面において転位や結晶欠陥が発生しにくくなり、リーク電流によるＨＢＴの動作性能低下を防ぐことが可能になる。加えて、ｐ型ＳｉＧｅ層５０の表面側においてＧｅ組成比を増大させていることから抵抗率の低減が可能となる。
＜実施例７＞
図１０は、本発明に係わる半導体装置の第７の実施例であって、ＨＢＴのベース引き出し電極におけるＧｅ組成比プロファイルを示している。実施例６との違いは、第２の高濃度ｐ型Ｓｉ層３５に代わって第２の高濃度ｐ型ＳｉＧｅ層６０を形成していることである。但し、ＳｉＧｅ層５０は、第１の高濃度ｐ型ＳｉＧｅ層５０の単結晶上で単結晶領域となっており、更に多結晶上で多結晶領域となっている。
【００７７】
第１のｐ型ＳｉＧｅ層５０における第２のｐ型ＳｉＧｅ層６０側のＧｅ組成比を３０％としたとき、図のように、第１のｐ型ＳｉＧｅ層５０側から表面側に向かってＧｅ組成比を３０％に一定とすればよい。尚、例えば膜厚５０ｎｍのｐ型ＳｉＧｅ層５０では、Ｇｅ組成比を５０％以下とするのが望ましい。
【００７８】
本実施例によれば、第１の高濃度ｐ型ＳｉＧｅ層５０だけでなく、第２の高濃度ｐ型Ｓｉ層３０をＳｉＧｅ層６０に置き換えていることから、ベース抵抗低減によりＨＢＴの高性能化を実現することが可能である。
【００７９】
又、本実施例によれば、ＳｉＧｅ層の導入によってＳｉ層よりも選択成長させやすくなることから、成長温度を低下させ熱処理による多結晶化の方法を導入することによって、低抵抗率化を図ることができるという利点がある。
＜実施例８＞
図１１は、本発明に係わる半導体装置の第８の実施例であって、第２の高濃度ｐ型ＳｉＧｅ層６０におけるＧｅ組成比プロファイルを示している。実施例７との違いは、高濃度ｐ型ＳｉＧｅ層５０側から表面側に向かってＧｅ組成比が一定となっているのではなく、少なくとも途中から徐々に増加しているということである。本例の場合、Ｇｅ組成比を高濃度ｐ型ＳｉＧｅ層５０と同じ３０％から５０％に増大させている。
【００８０】
本実施例のようにｐ型単結晶ＳｉＧｅ層６１とｐ型単結晶ＳｉＧｅ層５１のＧｅ組成比と略等しいものとすれば、界面における転位、結晶欠陥発生の抑制により、リーク電流によるＨＢＴの動作性能低下を避けることができる。さらに、ｐ型Ｓｉ層６０の表面側においてＧｅ組成比を増大させていることから、抵抗率を低減することが可能になる。
＜実施例９＞
図１２は、本発明に係わる半導体装置の第９の実施例であって、ＨＢＴのベース引き出し電極におけるＧｅ組成比プロファイル（図１２の（ａ））、及びＣ組成比プロファイ（図１２の（ｂ））を示している。実施例５との違いは、第１の高濃度ｐ型ＳｉＧｅ層５０に代わって第１の高濃度ｐ型ＳｉＧｅＣ層７０を形成していることである。
【００８１】
ＳｉＧｅＣ層７０についても、ＳｉＧｅ層５０と同様に、ベースの高濃度ｐ型単結晶ＳｉＧｅ層７上において単結晶領域であり、またコレクタ・ベース分離絶縁膜３０上では多結晶領域となっている。ＣはＳｉやＧｅよりも格子定数が小さいことから、Ｃを添加することによって単結晶ＳｉＧｅ層の格子歪みを制御することができる。このため、ｐ型ＳｉＧｅ層７におけるＧｅ組成比を１０％としたとき、図のように、高濃度ｐ型単結晶ＳｉＧｅ層７側から第２の高濃度ｐ型単結晶Ｓｉ層３５側に向かってＧｅ組成比を２０％、Ｃ組成比を１％と一定に設定すればよい。なお、ＳｉやＳｉＧｅ層ではＣの固溶度が数％以下と低いことから、Ｃ組成比を増大させると結晶性や表面モフォロジーが悪化しやすくなる。このため、添加するＣの組成比を約３％以下とすることが望ましい。
【００８２】
本実施例によれば、格子歪みの制御によって、第１の高濃度ｐ型ＳｉＧｅＣ層７０の内部や高濃度ｐ型単結晶ＳｉＧｅ層７との界面における転位や結晶欠陥の発生を抑制しつつ、Ｇｅ組成比を増大させることによってｐ型ＳｉＧｅＣ層７０の低抵抗化が図れることから、実施例５よりもＨＢＴを高速動作させることが可能となる。
＜実施例１０＞
図１３は、本発明に係わる半導体装置の第１０の実施例であって、第１の高濃度ｐ型ＳｉＧｅＣ層７０におけるＧｅ組成比プロファイル（図１３の（ａ））、及び、Ｃ組成比プロファイル（図１３の（ｂ））を示している。実施例９との違いは、基板側から第２の高濃度ｐ型単結晶Ｓｉ層３５側に向かって、少なくともＣ組成比が途中から徐々に低下しているということである。本図の場合、Ｇｅ組成比を３０％から４５％に変化させるとともにＣ組成比を０％から１％まで増加させているが、実施例５のようにＧｅ組成比を固定した場合にも本実施例を適用することが可能である。
【００８３】
Ｓｉ層やＳｉＧｅ層にＣを添加すると、Ｃを添加しない場合に比べて選択性が悪化する。従って、本実施例によれば、選択成長の確保、Ｇｅ組成比に従った格子歪み増大の抑制、及びＧｅ組成比増大による低抵抗化を同時に実現できるという利点がある。
＜実施例１１＞
図１４は、本発明に係わる半導体装置の第１１の実施例であって、ＨＢＴのベース引き出し電極におけるＧｅ組成比プロファイル（図１４の（ａ））、Ｃ組成比プロファイル（図１４の（ｂ））を示している。実施例１０との違いは、第２の高濃度ｐ型Ｓｉ層３５に代わって第２の高濃度ｐ型ＳｉＧｅＣ層８０を形成していることである。ＳｉＧｅＣ層８０は、第１の高濃度ｐ型ＳｉＧｅＣ層７０の単結晶上で単結晶領域となっており、さらに多結晶上で多結晶領域となっている。Ｃ添加による格子歪みの制御が可能であることから、第１のｐ型ＳｉＧｅＣ層７０における第２のｐ型ＳｉＧｅＣ層８０側と同様にＧｅ組成比を４５％、Ｃ組成比を１％とすればよい。なお、実施例９と同様に添加するＣ組成比を３％以下とするのが望ましい。
【００８４】
本実施例によれば、第１の高濃度ｐ型ＳｉＧｅＣ層７０だけでなく、第２の高濃度ｐ型ＳｉＧｅ層６０をＳｉＧｅＣ層８０に置き換えていることから、転位や結晶欠陥の発生抑制とＧｅ組成比の増大が容易となり、実施例１１よりもＨＢＴの高性能化を実現できる。
＜実施例１２＞
図１５は、本発明に係わる半導体装置の第１２の実施例であって、第２の高濃度ｐ型ＳｉＧｅＣ層８０におけるＧｅ組成比プロファイル（図１５の（ａ））、Ｃ組成比プロファイル（図１５の（ｂ））を示している。実施例１１との違いは、第１の高濃度ｐ型ＳｉＧｅＣ層７０側から表面側に向かって、少なくともＣ組成比が途中から徐々に増加しているということである。本図の場合、Ｇｅ組成比を４５％から５０％に変化させてＣ組成比を１％から１．８％まで低下させているが、実施例７のようにＧｅ組成比を固定した場合にも本実施例を適用することが可能である。
【００８５】
本実施例によれば、選択成長の確保、Ｇｅ組成比に従った格子歪み増大の抑制、およびＧｅ組成比増大による低抵抗化を同時に図ることができることから、ＨＢＴの動作性能を向上させることが可能である。
＜実施例１３＞
図１６は、本発明に係わる半導体装置の第１３の実施例であって、ＨＢＴの縦断面構造を示している。実施例４との違いは、ベース引き出し電極となる高濃度ｐ型多結晶Ｓｉ層３７、コレクタ引き出し層となる高濃度ｎ型単結晶Ｓｉ層４、及びエミッタ引き出し電極となるＰドープ高濃度ｎ型多結晶Ｓｉ層２０の表面側にコンタクト層を形成していることである。コンタクト層としては、Ｔｉ、Ｔａ、Ｃｏ、Ｐｔなどのシリサイドが代表的である。
【００８６】
本実施例によれば、コンタクト層は低い抵抗値を示すことから、多結晶Ｓｉ層からなるベース引き出し電極と金属からなるベース電極の接触抵抗が小さくなり、ベース抵抗低減により実施例４よりもさらなるＨＢＴの高性能化が可能である。
【００８７】
以上、本願発明を詳細に説明したが、以下本願発明の主な形態を列挙する。
（１）Ｓｉ半導体基板上に設けられた絶縁膜と、第１導電型である第１の単結晶層と、前記絶縁膜上に形成された第２導電型である第１の多結晶層と、前記第１の単結晶層と前記第１の多結晶層上に形成された第１の電極引き出し層を少なくとも有し、前記第１の電極引き出し層が前記第１の単結晶層上に形成された第２の単結晶層と前記第１の多結晶層上に形成された第２の多結晶層から成ることを特徴とする半導体装置。
（２）Ｓｉ半導体基板上に設けられた絶縁膜と、第１の単結晶層と、該第１の単結晶層と前記絶縁膜上に形成された第１の電極引き出し層と、該第１の電極引き出し層上に形成された第２の電極引き出し層を有し、前記第１の電極引き出し層が前記第１の単結晶層上に形成された第２の単結晶層と前記絶縁膜上に形成された第１の多結晶層から成り、且つ前記第２の電極引き出し層が前記第２の単結晶層上に形成された第３の単結晶層と前記第１の多結晶層上に形成された第２の多結晶層から成り、且つ前記第２の多結晶層内部に形成されている結晶粒の粒径が前記第１の多結晶層内部に比べて略等しいかもしくは大きいことを特徴とする半導体装置。
（３）前記第１の多結晶層と第２の多結晶層との間に絶縁膜を設けていることを特徴とする前項（１）または（２）に記載の半導体装置。
（４）前記第１の電極引き出し層が、ＳｉＧｅ層からなることを特徴とする前項（１）から（３）に記載の半導体装置。
（５）ＳｉＧｅ層からなる前記第１の電極引き出し層の少なくとも一部において、前記基板側から前記第２の電極引き出し層側に向かってＧｅ組成比が増大していることを特徴とする前項（４）に記載の半導体装置。
（６）前記第２の電極引き出し層が、ＳｉＧｅ層からなることを特徴とする前項（２）から（５）に記載の半導体装置。
（７）ＳｉＧｅ層からなる前記第２の電極引き出し層の少なくとも一部において、前記第１の電極引き出し層側から基板表面側に向かってＧｅ組成比が増大していることを特徴とする前項（６）に記載の半導体装置。
（８）前記第１の電極引き出し層にＣを添加していることを特徴とする前項（１）から（７）に記載の半導体装置。
（９）Ｃを添加した前記第１の電極引き出し層の少なくとも一部において、前記基板側から前記第２の電極引き出し層側に向かってＣ組成比が増大していることを特徴とする前項（８）に記載の半導体装置。
（１０）前記第２の電極引き出し層にＣを添加していることを特徴とする前項（２）から（９）に記載の半導体装置。
（１１）Ｃを添加した前記第２の電極引き出し層の少なくとも一部において、前記第１の電極引き出し層側から基板表面側に向かってＣ組成比が増大していることを特徴とする前項（１０）に記載の半導体装置。
（１２）前記第２の多結晶層の表面側にコンタクト層を設けていることを特徴とする前項（１）から（１１）に記載の半導体装置。
【図面の簡単な説明】
【００８８】
【図１】図１は、本発明に係る第１の実施形態のＨＢＴの縦断面図である。
【図２Ａ】図２Ａは、第１の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図２Ｂ】図２Ｂは、第１の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図２Ｃ】図２Ｃは、第１の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図２Ｄ】図２Ｄは、第１の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図２Ｅ】図２Ｅは、第１の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図２Ｆ】図２Ｆは、第１の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図３】図３は、本発明に係る第２の実施形態のＨＢＴの縦断面図である。
【図４Ａ】図４Ａは、第２の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図４Ｂ】図４Ｂは、第２の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図４Ｃ】図４Ｃは、第２の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図４Ｄ】図４Ｄは、第２の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図４Ｅ】図４Ｅは、第２の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図４Ｆ】図４Ｆは、第２の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図５】図５は、本発明に係る第３の実施形態のＨＢＴの縦断面図である。
【図６Ａ】図６Ａは、第３の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図６Ｂ】図６Ｂは、第３の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図６Ｃ】図６Ｃは、第３の実施形態のＨＢＴの製造方法を工程順に示す装置の主要部断面図である。
【図７】図７は、本発明に係る第４の実施形態のＨＢＴの縦断面図である。
【図８】図８は、本願発明に係る実施例５のＨＢＴのベース引き出し電極における基板と垂直方向のＧｅ組成比プロファイルである。
【図９】図９は、本願発明に係る第６の実施形態のＨＢＴのベース引き出し電極における基板と垂直方向のＧｅ組成比プロファイルである。
【図１０】図１０は、本願発明に係る第７の実施形態のＨＢＴのベース引き出し電極における基板と垂直方向のＧｅ組成比プロファイルである
【図１１】図１１は、本願発明に係る実施例８のＨＢＴのベース引き出し電極における基板と垂直方向のＧｅ組成比プロファイルである。
【図１２】図１２は、本願発明に係る実施例９のＨＢＴのベース引き出し電極における基板と垂直方向のＧｅ及びＣ組成比プロファイルである。
【図１３】図１３は、本願発明に係る実施例１０のＨＢＴのベース引き出し電極における基板と垂直方向のＧｅ及びＣ組成比プロファイルである。
【図１４】図１４は、本願発明に係る実施例１１のＨＢＴであって、ＨＢＴのベース引き出し電極における基板と垂直方向のＧｅ及びＣ組成比プロファイルである。
【図１５】図１５は、本願発明に係る実施例１２のＨＢＴのベース引き出し電極における基板と垂直方向のＧｅ及びＣ組成比プロファイルである。
【図１６】図１６は、本発明に係る第１３の実施形態のＨＢＴの縦断面図である。
【図１７】図１７は、従来例のＨＢＴにおけるベース引き出し電極周辺の断面図である。
【図１８】図１８は、従来例のＭＯＳトランジスタの主要部の断面図である。
【符号の説明】
【００８９】
１、４：高濃度ｎ型単結晶層、２：コレクタｎ型単結晶Ｓｉ層、３、３０：コレクタ・ベース分離絶縁膜、５：コレクタｎ型単結晶ＳｉＧｅ層、６：ｎ型多結晶ＳｉＧｅ層、７：ベース高濃度ｐ型単結晶ＳｉＧｅ層、８：高濃度ｐ型多結晶ＳｉＧｅ層、９：エミッタ高濃度ｎ型単結晶Ｓｉ層、１０：高濃度ｎ型多結晶Ｓｉ層、１１、１３、１４、１９、２２：絶縁膜、１２：半導体層、１５、３２：ベース引き出し電極（第１の高濃度ｐ型Ｓｉ層）、１６、３３：ベース引き出し電極（第１の高濃度ｐ型単結晶Ｓｉ層）、１７、３４：ベース引き出し電極（第１の高濃度ｐ型多結晶Ｓｉ層）、１８：エミッタ・ベース分離絶縁膜、２０：エミッタ引き出し電極（高濃度ｎ型多結晶Ｓｉ層）、２３：エミッタ電極、２４：ベース電極、２５：コレクタ電極、３５：ベース引き出し電極（第２の高濃度ｐ型Ｓｉ層）、３６：ベース引き出し電極（第２の高濃度ｐ型単結晶Ｓｉ層）、３７：ベース引き出し電極（第２の高濃度ｐ型多結晶Ｓｉ層）、４０：極薄絶縁膜、５０：ベース引き出し電極（第１の高濃度ｐ型ＳｉＧｅ層）、６０：ベース引き出し電極（第２の高濃度ｐ型ＳｉＧｅ層）、７０：ベース引き出し電極（第１の高濃度ｐ型ＳｉＧｅＣ層）、８０：ベース引き出し電極（第２の高濃度ｐ型ＳｉＧｅＣ層）、９０：コンタクト層、１０１：ｎ型Ｓｉ基板、１０２：ｐウェル領域、１０３、１０８、１１５：絶縁膜、１０４：ゲート絶縁膜、１０５：ゲート電極高濃度半導体多結晶層、１０６：ソース領域、１０７：ドレイン領域、１０９：ソース／ドレイン引き出し層（第１の高濃度ｎ型Ｓｉ層）、１１０：ソース／ドレイン引き出し層（第１の高濃度ｎ型単結晶Ｓｉ層）、１１１：ソース／ドレイン引き出し層（第１の高濃度ｎ型多結晶Ｓｉ層）、１１２：ソース／ドレイン引き出し層（第２の高濃度ｎ型Ｓｉ層）、１１３：ソース／ドレイン引き出し層（第２の高濃度ｎ型単結晶Ｓｉ層）、１１４：ソース／ドレイン引き出し層（第２の高濃度ｎ型多結晶Ｓｉ層）、１１６：ソース電極、１１７：ドレイン電極、２００：半導体基板、２０１：ｐ型Ｓｉ基板、２０２：高濃度n型埋め込み層、２０３：コレクタ低濃度n型エピタキシャル層、２０４：素子形成領域、２０５：多結晶、２０６：高濃度ドープしたｎ型コレクタ取り出し拡散層、２０７：絶縁膜、２０８：第１開口部、２２０：ｐ型半導体層、２２０ｓ：ｐ型半導体層の単結晶領域、２２１：第２開口部、２２２：ｐ型半導体層、２２３：第２絶縁膜、２２４：第３開口部、２２５：エミッタ引き出し電極、２２６：高濃度ｎ型エミッタ層、２４２：高濃度ｎ型不純物領域、２５１：半導体基板、２５２：ウェル領域、２５３：素子分離領域（Ｓｉ酸化膜）、２５４：ソース領域、２５５：ドレイン領域、２５６：ｎ型多結晶Ｓｉ層、２５７：シリサイド膜、２５８：絶縁膜、２５９：ゲート絶縁膜、２６０：ゲート電極、２６１：層間絶縁膜、２６２：金属配線、２６３：金属配線（ソース電極）、２６４：金属配線（ドレイン電極）。
【図１】
2005277255.tif 000003
【図２Ａ】
2005277255.tif 000004
【図２Ｂ】
2005277255.tif 000005
【図２Ｃ】
2005277255.tif 000006
【図２Ｄ】
2005277255.tif 000007
【図２Ｅ】
2005277255.tif 000008
【図２Ｆ】
2005277255.tif 000009
【図３】
2005277255.tif 000010
【図４Ａ】
2005277255.tif 000011
【図４Ｂ】
2005277255.tif 000012
【図４Ｃ】
2005277255.tif 000013
【図４Ｄ】
2005277255.tif 000014
【図４Ｅ】
2005277255.tif 000015
【図４Ｆ】
2005277255.tif 000016
【図５】
2005277255.tif 000017
【図６Ａ】
2005277255.tif 000018
【図６Ｂ】
2005277255.tif 000019
【図６Ｃ】
2005277255.tif 000020
【図７】
2005277255.tif 000021
【図８】
2005277255.tif 000022
【図９】
2005277255.tif 000023
【図１０】
2005277255.tif 000024
【図１１】
2005277255.tif 000025
【図１２】
2005277255.tif 000026
【図１３】
2005277255.tif 000027
【図１４】
2005277255.tif 000028
【図１５】
2005277255.tif 000029
【図１６】
2005277255.tif 000030
【図１７】
2005277255.tif 000031
【図１８】
2005277255.tif 000032