(57)【要約】【課題】この発明は、キャパシタの容量を増大させ、例え微細化されたとしても、正常に動作することができるメモリセルを有する半導体装置およびその製造方法を提供することを目的とする。【解決手段】表面内に活性領域２が形成されている基板１に対して、活性領域２を分離する素子分離膜３を基板１の表面内に形成する。次に、素子分離膜３の一部を除去し、当該除去した箇所に上部電極５の一部を充填する。ここで、上部電極５と基板１との間に絶縁膜８を介在させる。【選択図】図２
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【特許請求の範囲】
【請求項１】
表面内に活性領域が形成されている基板と、
前記基板の表面内に形成され、前記活性領域を分離する凹部と、
前記凹部の側面部および前記活性領域を覆うように形成される絶縁膜と、
前記凹部の少なくとも開口部付近を充填し、前記絶縁膜上に形成される導電体とを、
備えることを特徴とする半導体装置。
【請求項２】
前記凹部は、底面から所定の深さまでは絶縁体で充填されており、前記所定の深さから前記開口部までは前記導電体で充填されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記絶縁膜は、前記凹部の側面および底面に形成されており、
前記絶縁膜が形成された前記凹部は、前記導電体により完全に充填されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記基板の表面内には、所定の導電型のウエルが形成されおり、
前記凹部の底面下付近の前記ウエルの領域の不純物の濃度は、前記ウエルの他の領域に比べて高くなっている、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記基板の表面内には、第一の導電型のウエルが形成されおり、
前記導電体の下方に位置する前記活性領域には、第二の導電型の不純物が含有されている、
ことを特徴とする請求項２に記載の半導体装置。
【請求項６】
ＤＲＡＭ回路とＬｏｇｉｃ回路とを同一基板上に形成する半導体装置であり、
前記ＤＲＡＭ回路には、請求項１に記載の構成が形成されている、
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記導電体で覆われる前記基板表面は、粗面化されている部分を有する、
ことを特徴とする請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
前記絶縁膜は、高誘電率絶縁膜である、
ことを特徴とする請求項１ないし請求項７のいずれかに記載の半導体装置。
【請求項９】
前記高誘電率絶縁膜は、金属元素を含んでおり、
前記導電体は、金属元素を含んでいる、
ことを特徴とする請求項８に記載の半導体装置。
【請求項１０】
（ａ）表面内に活性領域が形成されている基板を用意する工程と、
（ｂ）前記活性領域を分離する凹部を、前記基板の表面内に形成する工程と、
（ｃ）前記凹部の側面部および前記活性領域を覆うように、絶縁膜を形成する工程と、
（ｄ）前記凹部の少なくとも開口部付近を充填するように、前記絶縁膜上に導電体を形成する工程と、を備えている、
ことを特徴とする半導体装置の製造方法。
【請求項１１】
前記工程（ａ）は、
表面内に、第一の導電型のウエルが形成されいる前記基板を用意する工程であり、
（ｅ）前記工程（ｄ）により形成される前記導電体で覆われる、前記基板の表面の少なくとも一部を、粗面化する工程と、
（ｆ）前記工程（ｅ）の後に、第二の導電型の不純物を含むガス雰囲気中に、前記基板を配置し、当該基板に対して熱処理を施す工程とを、さらに備えている、
ことを特徴とする請求項１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置および半導体装置の製造方法に係る発明であって、例えば、プレーナ型メモリセルを有する半導体装置および半導体装置の製造方法に適用することができる。
【背景技術】
【０００２】
従来より、ゲート電極とキャパシタ上部電極とが同一層に形成される、プレーナ型メモリセルの開発が行われている。
【０００３】
プレーナ型メモリセルとは、活性領域と、当該活性領域を分離する素子分離膜とが形成されている基板上に、ゲート電極とキャパシタ上部電極とが形成される構造のメモリセルのことである。ここで、キャパシタ上部電極は、活性領域の一部と素子分離膜とを覆うように形成されている（例えば、非特許文献１参照）。
【０００４】
【非特許文献１】ＴＳＭＣ  Ｆａｌｌ  ２００２  Ｔｅｃｈｎｏｌｏｇｙ  Ｓｙｍｐｏｓｉｕｍ（第５８頁）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
キャパシタ上部電極と活性領域とが重なる領域において、キャパシタが形成されるが、半導体装置の最近の微細化に伴い、当該キャパシタの面積が小さくなってきている。したがって、キャパシタの容量も小さくなるので、メモリセルとして正常に動作しなくなるという問題が発生している。
【０００６】
そこで、この発明は、キャパシタの容量を増大させ、例え微細化されたとしても、正常に動作することができるメモリセルを有する半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の目的を達成するために、本発明に係る請求項１に記載の半導体装置は、表面内に活性領域が形成されている基板と、前記基板の表面内に形成され、前記活性領域を分離する凹部と、前記凹部の側面部および前記活性領域を覆うように形成される絶縁膜と、前記凹部の少なくとも開口部付近を充填し、前記絶縁膜上に形成される導電体とを、備えている。
【０００８】
また、請求項１０に記載の半導体装置の製造方法は、（ａ）表面内に活性領域が形成されている基板を用意する工程と、（ｂ）前記活性領域を分離する凹部を、前記基板の表面内に形成する工程と、（ｃ）前記凹部の側面部および前記活性領域を覆うように、絶縁膜を形成する工程と、（ｄ）前記凹部の少なくとも開口部付近を充填するように、前記絶縁膜上に導電体を形成する工程と、を備えている。
【発明の効果】
【０００９】
本発明の請求項１に記載の半導体装置は、表面内に活性領域が形成されている基板と、前記基板の表面内に形成され、前記活性領域を分離する凹部と、前記凹部の側面部および前記活性領域を覆うように形成される絶縁膜と、前記凹部の少なくとも開口部付近を充填し、前記絶縁膜上に形成される導電体とを、備えているので、前記凹部の側面においてもキャパシタが形成され、キャパシタの容量を増大させることができる。したがって、例え微細化されたとしても、正常に動作することができるメモリセルを有する半導体装置を提供することができる。
【００１０】
また、請求項１０に記載の半導体装置の製造方法は、（ａ）表面内に活性領域が形成されている基板を用意する工程と、（ｂ）前記活性領域を分離する凹部を、前記基板の表面内に形成する工程と、（ｃ）前記凹部の側面部および前記活性領域を覆うように、絶縁膜を形成する工程と、（ｄ）前記凹部の少なくとも開口部付近を充填するように、前記絶縁膜上に導電体を形成する工程と、を備えているので、前記凹部の側面においてもキャパシタが形成させることができる。したがって、キャパシタ容量がより増大した半導体装置を製造することができる。したがって、例え微細化されたとしても、正常に動作することができるメモリセルを有する半導体装置を製造することができる。
【発明を実施するための最良の形態】
【００１１】
以下、この発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００１２】
＜実施の形態１＞
まず、プレーナ型ＤＲＡＭの平面図を図１に示す。
【００１３】
図１において、シリコン基板（以下、単に基板と称する）１の表面内の所定の領域に、ダンベル形の活性領域２が形成されている。また、当該活性領域２を電気的に分離するために、基板１の表面内に素子分離膜３が形成されている。また、基板１上には、複数の活性領域２に跨って、所定の位置にゲート電極４が（図面の上下方向に）ストライプ状に配設されている。さらに、ゲート電極４と同一層の所定の位置において、当該ゲート電極４の配設方向と同方向に、キャパシタ上部電極５が形成されている。
【００１４】
ここで、キャパシタの上部電極５は、活性領域２の一部を覆うように形成されており、活性領域２とキャパシタ上部電極５とが重複する領域において、ＤＲＡＭのキャパシタ６が形成される。
【００１５】
また、図示していないが、ゲート電極４およびキャパシタ上部電極５を覆うように、基板１上に層間絶縁膜が形成されており、当該層間絶縁膜上には、ゲート電極４の配設方向と垂直な方向（図面の左右方向）にビット線７が配設されている。
【００１６】
ここで、活性化領域２とビット線７とを接続するビット線コンタクト７ａが、層間絶縁膜を貫通して形成されている。
【００１７】
次に、図１のＡ−Ａ断面の拡大断面図を図２に示す。
【００１８】
図２において、基板１の表面内には、活性領域２と当該活性領域２を分離するための素子分離膜３とが形成されている。ここで、基板１の表面内に形成されている溝には、素子分離膜３と上部電極５の一部とが充填されている。
【００１９】
つまり、素子分離膜３は、基板１に形成された溝に対して、当該溝の底部から所定の深さまで充填されている。また、当該溝の所定の深さから開口部までは、上部電極５の一部により充填されている。なお、上部電極５の一部が充填されている溝の側面部、および基板１の上面には、シリコン酸化膜等の絶縁膜８が形成されている。
【００２０】
また、上部電極５は、上記で説明したように溝を充填すると共に、絶縁膜８を介して基板１の所定の領域を覆うように、当該絶縁膜８上に形成されている。また、絶縁膜８上には、上部電極５と隔離してゲート電極４が形成されている。
【００２１】
さらに、ゲート電極４、上部電極５および絶縁膜８を覆うように、層間絶縁膜９が形成されており、当該層間絶縁膜９の上面には、ビット線７が図面の左右方向に配設されている。
【００２２】
次に、本実施の形態に係る半導体装置の製造方法を工程断面図に基づいて説明する。なお、ここでは、当該発明をメモリセル部とロジック部とが同一基板上に形成されるプレーナ型のｅｍｂｅｄｄｅｄ  ＤＲＡＭ（ｅＤＲＡＭ）の場合について、記述する。
【００２３】
まず、はじめに、図３に示すように、活性領域２を電気的に分離するために、基板１の表面内に素子分離膜３を通常のトレンチ分離法等により形成する。ここで、メモリセルが形成される領域をメモリセル部１０１と称し、ロジック回路が形成される領域をロジック部１０２と称す。
【００２４】
その後、通常のリソグラフィ技術とイオン注入処理とを複数回施すことにより、ウエルやトランジスタのチャネル等（図示せず）の拡散領域を、基板１内のメモリセル部１０１およびロジック部１０２にそれぞれ形成する。ここで、メモリセルトランジスタがＰ型トランジスタの場合には、Ａｓ（ヒ素）やＰ（リン）等のＮ型の不純物イオンが、基板１に注入される。
【００２５】
次に、図４に示すように、メモリセル部１０１に形成されている素子分離膜３の一部を除去するために、リソグラフィ技術を施すことにより、当該素子分離膜３以外の領域（メモリセルトランジスタのチャネル領域、ソース・ドレイン領域およびロジック部１０２等）をレジスト１０で覆い、通常のウエットエッチング処理により、当該素子分離膜３の上面からの所定の部分を除去する。なお、当該素子分離膜３の除去は、ドライエッチングにより行っても良い。
【００２６】
ここで、当該エッチング処理の後に、後に形成されるキャパシタの利用効率を高めるために、メモリセル部１０１のメモリセルトランジスタがＰ型トランジスタの場合には、図５に示すように、Ｂ（ホウ素）等のＰ型不純物を注入しても良い。
【００２７】
つまり、後にキャパシタ（具体的に上部電極５）が形成される基板１の表面内に上記不純物が注入されると、動作時に当該注入された箇所において、より低電圧でチャネルが形成され、正孔が集まり、空乏層の幅が狭くなるので、実質的なキャパシタ誘電膜の幅が狭くなり、下部電極としての機能をより大きく果たすことができる。したがって、キャパシタの利用効率が向上される。
【００２８】
なお、素子分離膜３の底面下の基板１内に、上記不純物が注入されないように注意する必要がある。例えば、素子分離膜３の膜厚が０．２μｍ程度の場合には、５ｋｅＶ程度のエネルギーにより上記不純物を注入する必要がある。これは、素子分離膜３の底面下におけるリーク電流の発生をさせないためである。
【００２９】
次に、レジスト１０を除去した後、図６に示すように、熱酸化法等により、素子分離膜３が除去された凹部の側面、および基板１の上面に絶縁膜８を形成する。その後、ＣＶＤ法等により、前記凹部を充填し、前記絶縁膜８上に堆積するようにポリシリコン等の導電体材料１１を形成する。
【００３０】
次に、図７に示すように、リソグラフィ技術により、上部電極５およびゲート電極４をパターニングする。図７から分かるように、本実施の形態に係る半導体装置では、前記凹部に上部電極５の一部が充填されている。
【００３１】
その後、所定の領域に、さらにイオン注入を施すことによりソース／ドレイン領域等（図示せず）を形成した後、ゲート電極４、上部電極５および絶縁膜８を覆うように層間絶縁膜９を堆積し、当該層間絶縁膜９の上面にビット線７を配設することにより、図２に示す構造を有する半導体装置となる。
【００３２】
このように、素子分離膜３の一部を除去し、当該除去した箇所に上部電極５を埋め込むことにより、キャパシタの面積を増大することができ、キャパシタ容量を増大させることができる。
【００３３】
つまり、図８に示すように、従来の技術の半導体装置では、上部電極５が活性領域２と重複する領域１２でのみキャパシタが形成されていた。しかし、本実施の形態に係る半導体装置では、素子分離膜３の一部を除去し、当該除去した凹部に上部電極５を埋め込むので、当該凹部の側面においてもキャパシタが形成されることになり、その分キャパシタ容量を増大させることができる。
【００３４】
ここで、素子分離膜３を形成されるための溝の深さは、より動作電圧の高いロジック部１０２における分離耐圧値により決定される。したがって、メモリセル部１０１およびロジック部１０２において同時に当該溝が形成されるので、メモリセル部１０１では、必要以上に深い溝が形成される。よって、本実施の形態のように、素子分離膜３を一部除去したとしても、メモリセル部１０１における分離耐圧は十分に確保することができる。
【００３５】
また、上記凹部の側面には、絶縁膜８が形成されているので、当該箇所においてもリーク電流が生じることはない。
【００３６】
＜実施の形態２＞
本実施の形態に係る半導体装置は、素子分離膜を全て除去し、当該除去された凹部に、絶縁膜を介して電極材料を完全に充填することにより、上部電極５が形成されることを特徴とする。図９に、本実施の形態に係る半導体装置の構成を示す。
【００３７】
図９に示すように、本実施の形態に係る半導体装置では、基板１の表面内に形成された素子分離膜が全て除去されており、当該除去された凹部の底面および側面には、絶縁膜８が形成されている。さらに、当該凹部を完全に充填するように、絶縁膜８上に上部電極５が形成されている。その他の構成は実施の形態１の図１，２と同様なので、ここでの説明は省略する。
【００３８】
次に、本実施の形態に係る半導体装置の製造方法を工程断面図に基づいて説明する。なお、本実施の形態においても、当該発明をメモリセル部とロジック部とが同一基板上に形成されるプレーナ型のｅｍｂｅｄｄｅｄ  ＤＲＡＭ（ｅＤＲＡＭ）の場合について、記述する。
【００３９】
まず、実施の形態１の図３で示した構成である、メモリセル部１０１、ロジック部１０２を有する、素子分離膜３が形成された基板１を用意する。ここで、素子分離膜３により、活性領域２が電気的に分離されている。
【００４０】
その後、実施の形態１の図３を用いて説明したように、通常のリソグラフィ技術とイオン注入処理とを複数回施すことにより、ウエルやトランジスタのチャネル等（図示せず）の拡散領域を、基板１内のメモリセル部１０１およびロジック部１０２にそれぞれ形成するのだが、本実施の形態ではこれに加えて、メモリセル部１０１に形成されている、膜厚約３０００オングストロームの素子分離膜３の底面下の基板１に対して、２００〜３００ｋｅＶ程度のエネルギーでＡｓ、Ｐ等のＮ型の不純物イオンをさらに注入し、当該領域における不純物濃度を、他のウエル領域に比べて高くする。
【００４１】
つまり、図１０に示すように、メモリセル部１０１に形成された素子分離膜３が露出するように、リソグラフィ技術によりレジスト２１を基板１上に形成し、当該状態において、Ａｓ、Ｐ等のＮ型の不純物イオンをさらに注入する。そして、当該注入処理により、上記素子分離膜３の底面下に位置する基板１の領域の不純物濃度が、５×１０13ｉｏｎ／ｃｍ２以上となるようにする。ここで、他のウエル領域における不純物濃度は、１×１０13ｉｏｎ／ｃｍ２程度である。
【００４２】
次に、図１１に示すように、メモリセル部１０１に形成されている素子分離膜３の全部を除去するために、リソグラフィ技術を施すことにより、当該素子分離膜３以外の領域（メモリセルトランジスタのチャネル領域、ソース・ドレイン領域およびロジック部１０２等）をレジスト２２で覆い、通常のウエットエッチング処理により、当該素子分離膜３を全部除去する。なお、当該素子分離膜３の除去は、ドライエッチングにより行っても良い。
【００４３】
次に、レジスト２２を除去した後、図１２に示すように、熱酸化法等により、素子分離膜３が除去された凹部の底面と側面、および基板１の上面に絶縁膜８を形成する。その後、ＣＶＤ法等により、前記凹部を充填し、前記絶縁膜８上に堆積するようにポリシリコン等の導電体材料１１を形成する。
【００４４】
次に、図１３に示すように、リソグラフィ技術により、上部電極５およびゲート電極４をパターニングする。図１３から分かるように、本実施の形態に係る半導体装置では、上部電極５により前記凹部が完全に充填されている。
【００４５】
その後、所定の領域に、さらにイオン注入を施した後、ゲート電極４、上部電極５および絶縁膜８を覆うように層間絶縁膜９を堆積し、当該層間絶縁膜９の上面にビット線７を配設することにより、図９に示す構造を有する半導体装置が完成する。
【００４６】
このように、本実施の形態に係る半導体装置では、メモリセル部１０１に形成された素子分離膜３の全部を除去し、当該除去した箇所に上部電極５を埋め込むことにより、キャパシタの面積を実施の形態１よりも増大することができ、キャパシタ容量を増大させることができる。
【００４７】
ここで、絶縁膜８の膜厚が薄ければ薄いほど、前記凹部の底面下におけるリーク電流が流れやすくなる。実施の形態１では、素子分離膜３が一部残存しておりその膜厚は、例えば１０００〜２０００オングストローム程度であるので、当該領域におけるリーク電流は抑制される。
【００４８】
しかし、本実施の形態では、３０オングストローム程度の絶縁膜８が前記凹部の底面に形成されるに過ぎないため、当該膜厚では、有効にリーク電流を抑制することは不可能である。
【００４９】
そこで、図１０を用いて説明したように、Ｎ型の不純物イオンを注入することにより、素子分離膜３下の不純物濃度を他のウエル領域と比べて高くする。
【００５０】
これにより、当該不純物濃度が濃い領域において、動作時にチャネルが反転し難くなり、当該領域におけるリーク電流を有効に抑制することができる。なお、上記凹部の側面には、絶縁膜８が形成されているので、当該箇所においてもリーク電流が生じることはない。
【００５１】
＜実施の形態３＞
本実施の形態に係る半導体装置は、上部電極５で覆われる、基板１の上面および凹部の側面部を、粗面化することを特徴とする。図１４に、本実施の形態に係る半導体装置の構成の要部を示す。
【００５２】
図１４に示すように、本実施の形態に係る半導体装置では、基板１の表面内に形成された素子分離膜３の一部が除去されている。そして、一部の素子分離膜が除去されることにより生じた凹部の側面部と、前記基板1の上面の一部とには、粗面化ポリシリコン３５が形成されている。さらに、当該粗面化ポリシリコン３５を覆うように、絶縁膜８を介して上部電極５が形成されている。
【００５３】
ここで、上記凹部は、素子分離膜３の一部と上部電極５とにより、完全に充填されている。なお、図１４に示すように、当該上部電極５と離隔して、基板１上には、絶縁膜８を介してゲート電極４が形成されている。
【００５４】
次に、本実施の形態に係る半導体装置の製造方法を工程断面図に基づいて説明する。なお、本実施の形態においても、当該発明をメモリセル部とロジック部とが同一基板上に形成されるプレーナ型のｅｍｂｅｄｄｅｄ  ＤＲＡＭ（ｅＤＲＡＭ）の場合について、記述する。
【００５５】
まず、実施の形態１の図３で示した構成である、メモリセル部１０１、ロジック部１０２を有する、素子分離膜３が形成された基板１を用意する。ここで、素子分離膜３により、活性領域２が電気的に分離されている。
【００５６】
次に、図１５に示すように、基板１上に絶縁膜３１を形成する。ここで、絶縁膜３１は、例えば素子分離膜３と同じ材料から成る。また、絶縁膜３１は、素子分離膜３上をも覆っている。
【００５７】
次に、図１５に示した基板１において、絶縁膜３１上にレジスト３２を形成する。そして、レジスト３２に対して、通常のリソグラフィ技術を施す。これにより、図１６に示すように、レジスト３２を所定の形状にパターニングする。ここで、後にキャパシタ６が形成される部分の絶縁膜３１が露出するように、レジスタ３２はパターニングされる。
【００５８】
次に、図１７に示すように、パターニングされたレジスト３２をマスクとして使用し、通常のウエットエッチング処理を施す。これにより、露出していた絶縁膜３１、およびメモリセル部１０１の素子分離膜３の上面からの所定の部分を除去する。なお、当該絶縁膜３１や素子分離膜３の除去処理は、ドライエッチングにより行っても良い。
【００５９】
次に、図１８に示すように、パターニングされたレジスト３２をマスクとして使用し、不純物イオンの注入を行う。当該イオン注入処理により、露出している基板１の表面内（露出している凹部３３も含む）には、不純物が含有された領域３４が形成される。
【００６０】
ここで、注入されるイオン種は、後に形成される上部電極５に注入されるイオン種と同型である。つまり、メモリセル部１０１のメモリセルトランジスタが、Ｐ型トランジスタの場合には、Ｂ（ホウ素）等のＰ型不純物を注入する。
【００６１】
当該イオン注入処理により、後に形成されるキャパシタ６の利用効率を高めることができる（つまり、キャパシタ６のＣ（容量）−Ｖ（電圧）特性が向上する）。
【００６２】
次に、イオン注入後、レジスト３２を除去する。
【００６３】
次に、露出している基板１（絶縁膜３１で覆われていない箇所で、凹部３３の側面部も含む）に対して、粗面化ポリシリコンの形成処理を施す。当該処理により、図１９に示すように、後に上部電極５が形成される（シリコン）基板１上には（凹部３３の側面部も含む）、粗面化ポリシリコン３５が形成される。
【００６４】
なお、粗面化ポリシリコン３５は、例えば、参考文献（応用物理、第６１巻、第１１号、１９９２年、ｐｐ１１４７−１１５１、「半球状グレインポリシリコンの形成機構」、辰巳  徹等）に記載の方法により形成することができる。
【００６５】
次に、ドライエッチングあるいはウエットエッチングを施すことにより、絶縁膜３１を基板１上から除去する。絶縁膜３１が除去された状態を、図２０に示す。
【００６６】
次に、図２１に示すように、熱酸化法等により、素子分離膜３が除去された凹部３３の側面、および基板１の上面に絶縁膜８を形成する。その後、ＣＶＤ法等により、絶縁膜８上にポリシリコン等の導電体材料１１を形成する。ここで、導電体材料１１は、上述の凹部３３を充填するように形成される。
【００６７】
なお、絶縁膜８の成膜時や導電体材料１１の形成時は、熱処理やアニ−ル処理が施される。したがって、当該熱処理等により、不純物が含有された領域３４から不純物が、当該領域３４に拡散すると伴に、粗面化ポリシリコン３５へも拡散する。
【００６８】
次に、通常のリソグラフィ技術を施すことにより、導電体材料１１および絶縁膜８をパターニングする。これにより、図２２に示すように、上部電極５およびゲート電極４が形成される。なお、上部電極５により、基板１に形成されていた凹部３３が完全に充填されている。
【００６９】
次に、ゲート電極４の両脇の基板１の上面に対して、不純物イオン注入処理を施す。さらに、熱処理を施し、不純物を拡散させる。これにより、図２３に示すように、ゲート電極４の両脇の基板１の表面内には、ソース・ドレイン領域３７が各々形成される。
【００７０】
本実施の形態に係る半導体装置は、図１４，２３等が示すように、キャパシタ６が形成される基板１上には（素子分離膜３が除去されることにより形成された、凹部３３の側面も含む）、粗面化ポリシリコン３５が形成されている。したがって、キャパシタ６の下部電極の表面積が増大する。
【００７１】
以上により、実施の形態１に係る半導体装置より、本実施の形態に係る半導体装置の方が、粗面化ポリシリコン３５を形成した分、キャパシタ６の容量を増大させることができる。
【００７２】
＜実施の形態４＞
実施の形態１、３で説明したように、キャパシタ６の利用効率を高める（つまり、キャパシタ６のＣ（容量）−Ｖ（電圧）特性が向上させる）ために、基板１の表面内（露出している凹部３３も含む）に、不純物が含有された領域３４を形成した（図１８参照）。
【００７３】
ところで、実施の形態３では、粗面化ポリシリコン３５を形成する前に、上記領域３４の形成を行った。
【００７４】
本実施の形態に係る半導体装置の製造方法では、粗面化ポリシリコン３５の形成を行った後に、上記領域３４の形成を行うことが特徴である。以下より、本実施の形態に係る半導体装置の製造方法を説明する。
【００７５】
まず、実施の形態３で説明したように、図１５から１７までの工程を実施する。その後、図１７で示した製造途中の半導体装置から、レジスト３２を除去する。当該レジスト３２除去後の状態を図２４に示す。
【００７６】
次に、図２４に示した基板１に対して、選択的に粗面化ポリシリコン３５を形成する。つまり、図２５に示すように、絶縁膜３１で覆われておらず、露出している基板１の表面（凹部３３の側面部も含む）上に、粗面化ポリシリコン３５を形成する。なお、粗面化ポリシリコン３５の形成方法は、実施の形態３と同様である。
【００７７】
次に、図２５で示した製造途中の半導体装置を、炉中あるいはランプアニ−ル装置内へと搬送する。ここで、メモリセル部１０１のメモリセルトランジスタが、Ｎ型トランジスタの場合には、炉中あるいはランプアニ−ル装置内にＮ型不純物を含有するガス（例えば、ＰＨ３ガス）を導入する。そして、当該ＰＨ３ガス等を導入しながら、搬入された半導体装置に対してアニ−ル処理を施す。ここで、アニ−ル処理の温度は、約７００から８００℃程度である。
【００７８】
上記アニ−ル処理を施すことにより、後に形成される上部電極５で覆われる、基板１の表面内には、Ｎ型不純物がドープされ拡散される。したがって、図２６に示すように、後に形成される上部電極５で覆われる、基板１の表面内（凹部３３の側面内も含む）には、不純物が含有された領域３４が形成される。さらに、粗面化ポリシリコン３５内にも、Ｎ型不純物が含有される。
【００７９】
その後、実施の形態３で説明したように、図２０から２３までの工程を施す。
【００８０】
以上の半導体装置の製造方法により、粗面化ポリシリコン３５を形成した後に、基板１の所定の箇所に、不純物を含有させることができる。
【００８１】
ところで、先に粗面化ポリシリコン３５の形成を行い、その後に不純物イオン注入処理を行う、という方法も考えられる。しかし、この場合には、不純物イオン注入処理により、粗面化ポリシリコン３５の表面粗さが低下する。当該粗面化ポリシリコン３５の表面粗さの低下は、実施の形態３で説明した順序の方法で半導体装置を作成したときに比べて、キャパシタ６の容量が低下することを意味する。
【００８２】
しかし、本実施の形態の方法を採用することにより、キャパシタ６の容量を低下させること無く、粗面化ポリシリコン３５を形成後に、不純物が含有された領域３４を形成することができる。
【００８３】
＜実施の形態５＞
本実施の形態に係る半導体装置は、上部電極５で覆われる、基板１の上面および凹部の側面部および底面部を、粗面化することを特徴とする。図２７に、本実施の形態に係る半導体装置の構成の要部を示す。
【００８４】
図２７に示すように、本実施の形態に係る半導体装置では、基板１の表面内に形成されいた素子分離膜の全部が除去され、当該除去された場所に凹部が形成されている。そして、当該凹部の側面部および底面部と、基板1の上面の一部とに、粗面化ポリシリコン３５が形成されている。さらに、当該粗面化ポリシリコン３５を覆うように、絶縁膜８を介して上部電極５が形成されている。
【００８５】
ここで、上部電極５は、上記凹部を完全に充填するように、形成されている。なお、図２７に示すように、当該上部電極５と離隔して、基板１上には、絶縁膜８を介してゲート電極４が形成されている。
【００８６】
次に、本実施の形態に係る半導体装置の製造方法を工程断面図に基づいて説明する。なお、本実施の形態においても、当該発明をメモリセル部とロジック部とが同一基板上に形成されるプレーナ型のｅｍｂｅｄｄｅｄ  ＤＲＡＭ（ｅＤＲＡＭ）の場合について、記述する。
【００８７】
まず、実施の形態１の図３で示した構成である、メモリセル部１０１、ロジック部１０２を有する、素子分離膜３が形成された基板１を用意する。ここで、素子分離膜３により、活性領域２が電気的に分離されている。その後、実施の形態３で説明した、図１５，１６の工程を施す。
【００８８】
次に、図２８に示すように、パターニングされたレジスト３２をマスクとして使用し、通常のウエットエッチング処理を施す。これにより、露出していた絶縁膜３１、およびメモリセル部１０１の素子分離膜３の全部を除去する。なお、当該絶縁膜３１や素子分離膜３の除去処理は、ドライエッチングにより行っても良い。当該エッチング処理後、レジスト３２を除去する。
【００８９】
次に、露出している基板１（絶縁膜３１で覆われていない箇所で、凹部３３の側面部および側面部も含む）に対して、粗面化ポリシリコンを形成する処理を施す。当該処理により、図２９に示すように、後に上部電極５が形成される（シリコン）基板１上には（凹部３３の側面部および底面部も含む）、粗面化ポリシリコン３５が形成される。
【００９０】
次に、ドライエッチングあるいはウエットエッチングを施すことにより、絶縁膜３１を基板１上から除去する。絶縁膜３１が除去された状態を、図３０に示す。
【００９１】
次に、図３１に示すように、熱酸化法等により、素子分離膜３が除去された凹部３３の側面および底面と、基板１の上面とに絶縁膜８を形成する。その後、ＣＶＤ法等により、絶縁膜８上にポリシリコン等の導電体材料１１を形成する。ここで、導電体材料１１は、上述の凹部３３を充填するように形成される。
【００９２】
次に、通常のリソグラフィ技術を施すことにより、導電体材料１１および絶縁膜８をパターニングする。これにより、図３２に示すように、上部電極５およびゲート電極４が形成される。なお、上部電極５により、基板１に形成されていた凹部３３が完全に充填されている。
【００９３】
次に、ゲート電極４両脇の基板１の上面に対して、不純物イオン注入処理を施す。さらに、熱処理を施し、不純物を拡散させる。これにより、図３３に示すように、ゲート電極４両脇の基板１の表面内には、ソース・ドレイン領域３７が各々形成される。
【００９４】
本実施の形態に係る半導体装置は、図２７，３３等が示すように、キャパシタ６が形成される基板１上には（素子分離膜３が除去されることにより形成された、凹部３３の側面および底面も含む）、粗面化ポリシリコン３５が形成されている。したがって、凹部３３の底面部にも粗面化ポリシリコン３５が形成された分、実施の形態３に係る半導体装置より、キャパシタ６の下部電極の表面積が増大する。
【００９５】
以上により、本実施の形態に係る半導体装置は、実施の形態３に係る半導体装置よりも、キャパシタ６の容量を増大させることができる。
【００９６】
なお、上記各実施の形態において、絶縁膜８として、高誘電率絶縁膜を適用しても良い。これにより、絶縁膜８として、ＳｉＯ２を用いた場合よりも、キャパシタ６の容量を増大させることができる。
【００９７】
ここで、高誘電率絶縁膜としては、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、またはＴａ２Ｏ５等がある。また、高誘電率絶縁膜は、上記に列記するもの以外のものでも良く、比誘電率が、ＳｉＯ２が有する比誘電率（≒４）よりも大きい物質膜であれば良い。
【００９８】
なお、高誘電率絶縁膜とポリシリコンとの相性が良くないことは周知のことである。したがって、高誘電率絶縁膜として、Ａｌ２Ｏ３やＴａ２Ｏ５等の金属元素を含むもの採用した場合には、導電体材料１１として、金属材料を用いた方が良い。
【００９９】
これにより、ポリシリコンを導電体材料１１として採用したときに発生する、高誘電率絶縁膜でのリークを抑制することができる。
【０１００】
ここで、上記金属材料として、例えばＴｉ、Ｉｒ、またはＲｕ等を含む材料を適用することが可能である。
【図面の簡単な説明】
【０１０１】
【図１】メモリセル部を上方から見た図である。
【図２】実施の形態１に係る半導体装置の構成を示す断面図である。
【図３】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図４】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図５】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図６】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図７】実施の形態１に係る半導体装置の製造方法を説明するための工程断面図である。
【図８】従来の半導体装置の構成を示す断面図である。
【図９】実施の形態２に係る半導体装置の構成を示す断面図である。
【図１０】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１１】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１２】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１３】実施の形態２に係る半導体装置の製造方法を説明するための工程断面図である。
【図１４】実施の形態３に係る半導体装置の構成を示す断面図である。
【図１５】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１６】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１７】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１８】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図１９】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図２０】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図２１】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図２２】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図２３】実施の形態３に係る半導体装置の製造方法を説明するための工程断面図である。
【図２４】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図２５】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図２６】実施の形態４に係る半導体装置の製造方法を説明するための工程断面図である。
【図２７】実施の形態５に係る半導体装置の構成を示す断面図である。
【図２８】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図２９】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図３０】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図３１】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図３２】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【図３３】実施の形態５に係る半導体装置の製造方法を説明するための工程断面図である。
【符号の説明】
【０１０２】
１  基板、２  活性領域、３  素子分離膜、４  ゲート電極、５  上部電極、６  キャパシタ、７  ビット線、８，３１  絶縁膜、９  層間絶縁膜、１０，２１，２２，３２  レジスト、１１  導電体材料、３５  粗面化ポリシリコン、３３  凹部、３４  不純物が含有された領域、３７  ソース・ドレイン領域、１０１  メモリセル部、１０２  ロジック部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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