(57)【要約】【課題】  リテンション特性を正常に維持するとともに、メモリノード層が、高温で行われるＭＯＳ工程の間、非晶質状態に維持されるＳＯＮＯＳメモリ素子およびその製造方法を提供する。【解決手段】  半導体基板と、前記半導体基板に形成されてスイッチング機能およびデータ保存機能をいずれも持つ多機能素子とを備え、前記多機能素子は、チャンネルを中心に離隔された第１不純物領域および第２不純物領域と、それら領域間の半導体基板上に形成され、トンネリング酸化膜、データが保存されるメモリノード層、遮断膜および電極層が順次積層されて形成されるデータ保存型積層物とを含むＳＯＮＯＳメモリ素子およびその製造方法。【選択図】    図３
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【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成された、スイッチング機能およびデータ保存機能を有する多機能素子とを備えることを特徴とするＳＯＮＯＳメモリ素子。
【請求項２】
前記多機能素子は、
前記半導体基板に形成された第１不純物領域および第２不純物領域と、
前記第１不純物領域と第２不純物領域の間に形成されたチャンネルと、
前記チャンネル上に形成されたデータ保存型積層物と、を含むことを特徴とする請求項１に記載のＳＯＮＯＳメモリ素子。
【請求項３】
前記データ保存型積層物は、
第１トンネリング酸化膜、データが保存されるメモリノード層、第１遮断膜および電極層が順次積層されて形成されていることを特徴とする請求項２に記載のＳＯＮＯＳメモリ素子。
【請求項４】
前記第１トンネリング酸化膜と前記メモリノード層の間に、第２トンネリング酸化膜が形成されていることを特徴とする請求項３に記載のＳＯＮＯＳメモリ素子。
【請求項５】
前記第１遮断膜と前記電極層の間に、第２遮断膜がさらに形成されていることを特徴とする請求項３または請求項４に記載のＳＯＮＯＳメモリ素子。
【請求項６】
前記メモリノード層は、ＭＯＮ層またはＭＳｉＯＮ層（Ｍは金属物質）であることを特徴とする請求項３〜請求項５のいずれか１項に記載のＳＯＮＯＳメモリ素子。
【請求項７】
前記第１トンネリング酸化膜は、シリコン酸化膜であることを特徴とする請求項３〜請求項６のいずれか１項に記載のＳＯＮＯＳメモリ素子。
【請求項８】
前記第２トンネリング酸化膜は、アルミナ（Ａｌ2Ｏ3）膜であることを特徴とする請求項４〜請求項７のいずれか１項に記載のＳＯＮＯＳメモリ素子。
【請求項９】
前記第１遮断膜は、アルミナ膜またはシリコン酸化膜であることを特徴とする請求項３〜請求項８のいずれか１項に記載のＳＯＮＯＳメモリ素子。
【請求項１０】
前記第２遮断膜は、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5またはＴｉＯ2膜であることを特徴とする請求項５〜請求項９のいずれか１項に記載のＳＯＮＯＳメモリ素子。
【請求項１１】
前記ＭはＨｆ、Ｚｒ、Ｔａ、Ｔｉ、Ａｌまたはランタン系列元素（Ｌｎ）であり、前記ランタン系列元素（Ｌｎ）はＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕであることを特徴とする請求項６〜請求項１０のいずれか１項に記載のＳＯＮＯＳメモリ素子。
【請求項１２】
前記ＭＯＮ層またはＭＳｉＯＮ層の窒素含有量は１原子％〜８０原子％であることを特徴とする請求項６〜請求項１１のいずれか１項に記載のＳＯＮＯＳメモリ素子。
【請求項１３】
半導体基板と、前記半導体基板上にデータを保存できるゲート積層物とを有するメモリ型トランジスタを備えるＳＯＮＯＳメモリ素子の製造方法において、
前記ゲート積層物は、
前記半導体基板の上に、第１トンネリング酸化膜、データが保存される金属酸化窒化物層、第１遮断膜および導電層を順次形成する第１段階と、
前記導電層の所定領域上にマスクを形成する第２段階と、
前記マスク周囲の前記導電層、第１遮断膜、金属酸化窒化物層および第１トンネリング酸化膜を順次エッチングする第３段階と、
前記マスクを除去する第４段階と、を経て形成することを特徴とするＳＯＮＯＳメモリ素子の製造方法
【請求項１４】
前記第１段階で、前記第１トンネリング酸化膜と前記金属酸化窒化物層の間に第２トンネリング酸化膜をさらに形成することを特徴とする請求項１３に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項１５】
前記第１段階で、前記第１遮断膜と前記導電層の間に第２遮断膜をさらに形成することを特徴とする請求項１３または請求項１４に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項１６】
前記第１トンネリング酸化膜は、シリコン酸化膜で形成することを特徴とする請求項１３〜請求項１５のいずれか１項に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項１７】
前記第２トンネリング酸化膜は、Ａｌ2Ｏ3膜で形成することを特徴とする請求項１４〜請求項１６のいずれか１項に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項１８】
前記第１遮断膜は、Ａｌ2Ｏ3膜またはＳｉＯ2膜で形成することを特徴とする請求項１３〜請求項１７のいずれか１項に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項１９】
前記第２遮断膜は、ＨｆＯ2、ＺｒＯ2、Ｔａ2Ｏ5またはＴｉＯ2膜で形成することを特徴とする請求項１５〜請求項１８のいずれか１項に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２０】
前記金属酸化窒化物層は、ＡＬＣＶＤ、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ、または反応性スパッタリングを利用して形成することを特徴とする請求項１３〜請求項１９のいずれか１項に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２１】
前記金属酸化窒化物層は、ＭＯＮ膜またはＭＳｉＯＮ膜（Ｍは金属物質）で形成することを特徴とする請求項１３〜請求項２０のいずれか１項に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２２】
前記ＭＯＮ膜およびＭＳｉＯＮ膜は、それぞれＭＯ膜およびＭＳｉＯ膜を先ず形成した後、その結果物を窒化させて形成することを特徴とする請求項２１に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２３】
前記ＭＯ膜およびＭＳｉＯ膜を窒化させた後、その結果物を酸化させることを特徴とする請求項２２に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２４】
前記ＭＯ膜および前記ＭＳｉＯ膜は、
窒素（Ｎ2）やアンモニウム（ＮＨ3）雰囲気でプラズマ処理する方法、アンモニウム雰囲気で急速熱アニール処理（ＲＴＡ）する方法、アンモニウム雰囲気の炉で処理する方法または窒素（Ｎ）をイオン注入する方法を利用して窒化させることを特徴とする請求項２２に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２５】
前記急速熱アニール処理する方法、または炉で処理する方法において、処理温度が２００℃〜１３００℃であることを特徴とする請求項２４に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２６】
前記酸化は、１００℃〜１３００℃で酸素雰囲気の炉を利用する方法、または酸素雰囲気で急速熱アニール処理する方法によって行うことを特徴とする請求項２３に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２７】
前記酸素雰囲気のためのガスは、酸素（Ｏ2）、水蒸気（Ｈ2Ｏ）または酸化窒素（Ｎ2Ｏ）であることを特徴とする請求項２６に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２８】
前記ＭＯ膜または前記ＭＳｉＯ膜は、窒素含有量が１原子％〜８０原子％になるように窒化させることを特徴とする請求項２２または請求項２３に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項２９】
前記ＭはＨｆ、Ｚｒ、Ｔａ、Ｔｉ、Ａｌまたはランタン系列元素（Ｌｎ）であり、前記ランタン系列元素（Ｌｎ）はＬａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕであることを特徴とする請求項２１〜請求項２８のいずれか１項に記載のＳＯＮＯＳメモリ素子の製造方法。
【請求項３０】
前記ＭＯＮ膜およびＭＳｉＯＮ膜は、それぞれＭＮ膜およびＭＳｉＮ膜を先ず形成した後、その結果物を酸化させて形成することを特徴とする請求項２１に記載のＳＯＮＯＳメモリ素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ素子に関し、より詳細には高い熱的安定性を有するＳＯＮＯＳメモリ素子およびその製造方法に関する。
【背景技術】
【０００２】
半導体メモリ装置、例えば、ＤＲＡＭの場合、単位メモリセルは、一つのトランジスタと、一つのキャパシタとを含む。したがって、半導体メモリ装置の集積度を高くするためには、トランジスタの体積やキャパシタの体積あるいは両者の体積をいずれも縮める必要がある。
【０００３】
半導体メモリ装置の集積度があまり問題にならなかった初期の半導体メモリ装置の製造プロセスでは、十分な工程マージンを持って露光工程およびエッチング工程を行うことができた。ゆえに、メモリ装置を構成する要素の体積を縮めることによって、半導体メモリ装置の集積度をある程度高くすることができた。
【０００４】
しかし、さらに高い集積度を有する半導体メモリ装置に対する需要が増加するにつれて、半導体メモリ装置の集積度を高くするために、既存の方法と異なる新しい方法が必要になった。
【０００５】
半導体メモリ装置の集積度は、デザインルールと密接な関係がある。したがって、半導体メモリ装置の集積度を高くするためには、デザインルールをさらに厳しくする必要があり、露光工程およびエッチング工程における工程マージンはかなり小さくなる。これは、前記露光工程およびエッチング工程が、従来よりはるかに精密に行われなければならないということを意味する。
【０００６】
露光工程およびエッチング工程の工程マージンが小さくなると、収率も低くなるため、収率低下を防止しつつも半導体メモリ装置の集積度を高くする新しい方法が求められる。
【０００７】
このような要求に応じて、トランジスタの上側に巨大磁気抵抗（Ｇｉａｎｔ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：ＧＭＲ）あるいはトンネル磁気抵抗（Ｔｕｎｎｅｌｉｎｇ Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａｎｃｅ：ＴＭＲ）などの、従来のキャパシタとはその記憶動作が異なるデータ保存媒体を備え、従来の半導体メモリ素子と全く異なる構造を持つ半導体メモリ素子が紹介されつつある。
【０００８】
ＳＯＮＯＳメモリ素子は、これらの新しく登場した半導体メモリ素子のうち一つである。図１は、従来のＳＯＮＯＳメモリ素子（以下、「従来のメモリ素子」という）の断面図である。
【０００９】
図１に示すとおり、従来のメモリ素子は、ｐ型の半導体基板１０（以下、「半導体基板」という）に、ｎ型導電性不純物が注入されたソース領域１２と、ドレイン領域１４とが設けられ、ソース領域１２とドレイン領域１４の間にチャンネル領域１６が設けられている。半導体基板１０のチャンネル領域１６の上には、ゲート積層物３０が形成されている。ゲート積層物３０は、トンネリング酸化膜１８、窒化膜（Ｓｉ3Ｎ4）２０、ブロッキング酸化膜２２およびゲート電極２４が順次積層されて形成される。トンネリング酸化膜１８は、ソース領域１２およびドレイン領域１４と接触している。窒化膜２０は、所定密度のトラップサイトを持っている。したがって、ゲート電極２４に所定の電圧が印加されると、トンネリング酸化膜１８を通過した電子は、窒化膜２０の前記トラップサイトにトラップされる。
【００１０】
ブロッキング酸化膜２２は、前記電子が前記窒化膜２０のトラップサイトにトラップされる過程で、ゲート電極２４への電子の移動を遮断するためのものである。
【００１１】
このような従来のメモリ素子では、窒化膜２０の前記トラップサイトに電子がトラップされた時とトラップされていない時とでは、異なるしきい値電圧を有する。このような性質を利用することによって、従来のメモリ素子は、情報の書き込みおよび読み取りを行うことができる。
【００１２】
しかし、従来のＳＯＮＯＳメモリ素子は、データ消去時間が長いだけでなく、保存されたデータを正常に維持できる時間、すなわち、リテンション時間が短い問題がある。
【００１３】
このような問題を解消するために、トラップ層である窒化膜２０を高誘電率の酸化膜であるＨｆＯ2膜に代替し、ブロッキング酸化膜２２をＡｌ2Ｏ3膜に代替したＳＯＮＯＳメモリ素子が提案されている。
【００１４】
このように、窒化膜２０およびブロッキング酸化膜２２をそれぞれＨｆＯ2膜およびＡｌ2Ｏ3膜に代替する場合、前記問題が改善される。しかし、大部分の高誘電率の金属酸化膜はその結晶化温度が７００℃〜８００℃である。これに対して、一般的なＭＯＳ工程の温度、例えば、ソース領域１２およびドレイン領域１４に注入された導電性不純物を活性化させるための工程の温度は９００℃以上である。これらの事実を勘案すれば、窒化膜２０およびブロッキング酸化膜２２を前記のような高誘電率の金属酸化膜に代替しても、前記ＭＯＳ工程で前記高誘電率の金属酸化膜が結晶化することを回避できない。
【００１５】
前記高誘電率の金属酸化膜の結晶化は、下記の問題を生じる。
第１に、前記トラップ層（窒化膜２０）の表面粗度が大きくなって、トラップ層として使われる金属酸化膜と、ブロックキング酸化膜として使われる金属酸化膜との間の有効距離が一定でなくなり、結局、リテンション特性が低下する。
【００１６】
第２に、前記トラップ層のトラップサイト密度は、前記トラップ層が非晶質である時に最も高い。ところで、前記トラップ層が結晶化する場合、前記トラップ層のトラップサイト密度が低くなって、前記トラップ層のメモリノード膜としての特性が低下してしまう。
【００１７】
第３に、９００℃以上のＭＯＳ工程で、トラップ層として使われる高誘電率の金属酸化膜を構成する物質、例えば、ＨｆＯ2と、ブロックキング酸化膜として使われる高誘電率の金属酸化膜を構成する物質、例えば、Ａｌ2Ｏ3とが混合される。その結果、前記トラップ層と前記ブロックキング酸化膜との境界の区別が困難となる。
【００１８】
第４に、熱的に不安定である。このような事実は、図２を参照することによってさらに明確になる。
図２は、図１に示すＳＯＮＯＳメモリ素子の代替として提案されている、低電圧動作用ＭＯ積層物を含むＳＯＮＯＳメモリ素子における問題を説明するグラフである。
図２に示す電流−電圧（Ｃ−Ｖ）特性曲線において、第１グラフＧ１は、トンネリング酸化膜（ＳｉＯ2）の上にＨｆＯ2膜およびＡｌ2Ｏ3膜を順次形成した直後のＣ−Ｖ特性を示す。そして、第２グラフＧ２は、トンネリング酸化膜（ＳｉＯ2）の上にＨｆＯ2膜とＡｌ2Ｏ3膜とを順次形成した後、その結果物を９００℃でアニールした後に測定したＣ−Ｖ特性を示す。すなわち、第１グラフＧ１はＨｆＯ2膜およびＡｌ2Ｏ3膜が結晶化する前のＣ−Ｖ特性を示し、第２グラフＧ２はＨｆＯ2膜およびＡｌ2Ｏ3膜が結晶化した後のＣ−Ｖ特性を示す。
【００１９】
第１グラフＧ１と第２グラフＧ２を比較すれば、ＨｆＯ2膜およびＡｌ2Ｏ3膜の結晶化前後でＣ−Ｖ特性が異なるということが分かる。特に、ゲート電圧Ｖｇが１Ｖに近づくにつれて、第１グラフＧ１はひどく歪曲されることが分かる。
【００２０】
このように、第１グラフＧ１と第２グラフＧ２が一致せずにひどく歪曲されるのは、結晶化前後の熱的状態が不安定であるからである。
【発明の開示】
【発明が解決しようとする課題】
【００２１】
本発明が解決しようとする技術的課題は、前述した従来技術の問題点を改善するためのものであり、リテンション特性を正常に維持するとともに、トラップ層、すなわち、メモリノード層が、高温で行われるＭＯＳ工程の間、非晶質状態に維持されるＳＯＮＯＳメモリ素子を提供するところにある。
【００２２】
本発明が解決しようとする他の技術的課題は、前記ＳＯＮＯＳメモリ素子の製造方法を提供するところにある。
【課題を解決するための手段】
【００２３】
前記技術的課題を達成するために、本発明は、半導体基板と、前記半導体基板に形成された、スイッチング機能およびデータ保存機能を有する多機能素子とを備えることを特徴とするＳＯＮＯＳメモリ素子を提供する。
【００２４】
前記多機能素子は、チャンネルを中心に離隔された第１不純物領域および第２不純物領域と、前記の第１不純物領域と第２不純物領域の間の半導体基板のチャンネルの上に形成されたデータ保存型積層物とを含む。
【００２５】
前記データ保存型積層物は、第１トンネリング酸化膜、データが保存されるメモリノード層、第１遮断膜および電極層が順次積層されて形成されている。
【００２６】
前記トンネリング酸化膜は、単層または複層である。そして、前記遮断膜は単層または複層である。また、前記メモリノード層は、ＭＯＮ層またはＭＳｉＯＮ層（Ｍは金属物質）である。
【００２７】
前記Ｍは、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ａｌまたはランタン系列元素（Ｌｎ）である。前記ランタン系列元素（Ｌｎ）は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕである。
【００２８】
前記他の技術的課題を達成するために、本発明は、半導体基板と、前記半導体基板上にデータを保存できるゲート積層物とを有するメモリ型トランジスタを備えるＳＯＮＯＳメモリ素子の製造方法において、前記ゲート積層物は、前記半導体基板の上に、第１トンネリング酸化膜、データが保存される金属酸化窒化物層、第１遮断膜および導電層を順次形成する第１段階と、前記導電層の所定領域上にマスクを形成する第２段階と、前記マスク周囲の前記導電層、第１遮断膜、金属酸化窒化物層および第１トンネリング酸化膜を順次エッチングする第３段階と、前記マスクを除去する第４段階と、を経て形成することを特徴とするＳＯＮＯＳメモリ素子の製造方法を提供する。
【００２９】
前記第１段階で、前記第１トンネリング酸化膜と前記金属酸化窒化物層の間に、第２トンネリング酸化膜をさらに形成し、前記第１遮断膜と前記導電層間に第２遮断膜をさらに形成する。
【００３０】
前記金属酸化窒化物層は、ＡＬＣＶＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＣＶＤ、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）、または反応性スパッタリングを利用して形成する。
【００３１】
前記金属酸化窒化物層は、ＭＯＮ膜またはＭＳｉＯＮ膜（Ｍは金属物質）で形成する。この時、前記ＭＯＮ膜およびＭＳｉＯＮ膜は、それぞれ、ＭＯ膜およびＭＳｉＯ膜を先ず形成した後、その結果物を窒化させて形成する。また、前記ＭＯＮ膜およびＭＳｉＯＮ膜は、それぞれ、ＭＮ膜およびＭＳｉＮ膜を先ず形成した後、その結果物を酸化させて形成してもよい。
前記ＭＯ膜および前記ＭＳｉＯ膜は、窒素含有量が１原子％〜８０原子％になるように窒化される。
【発明の効果】
【００３２】
このような本発明のＳＯＮＯＳメモリ素子を利用すれば、従来のＳＯＮＯＳメモリ素子よりデータ記録時間およびデータ消去時間をはるかに短縮できる。したがって、データ処理速度を従来よりはるかに高くすることができる。そして、ＭＯＳ工程後にもメモリノード層を非晶質状態に維持できる。したがって、前記メモリノード層の結晶化に起因する従来の問題、例えば、メモリノード層のトラップサイト密度が低下する問題、表面粗度の上昇によってリテンション特性が低下する問題、メモリノード層を構成する物質と遮断膜を構成する物質とが混合する問題などを改善できる。これとともに熱的安定性も確保できる。
【発明を実施するための最良の形態】
【００３３】
以下、本発明の実施形態によるＳＯＮＯＳメモリ素子およびその製造方法を、添付図面を参照して詳細に説明する。なお、図面に図示された層や領域の厚さは、明細書の明確性のために誇張されて図示した。
【００３４】
まず、ＳＯＮＯＳメモリ素子について説明する。
図３は、本発明の実施形態によるＳＯＮＯＳメモリ素子の断面図である。
図３に示すとおり、本発明の実施形態によるＳＯＮＯＳメモリ素子は、半導体基板４０、例えば、ｐ型の半導体基板と、その半導体基板４０に設けられた第１不純物領域４２および第２不純物領域４４とを有する。第１不純物領域４２および第２不純物領域４４は、所定の導電性不純物、例えば、ｎ型導電性不純物が所定の深さにイオン注入されて形成されたものである。第１不純物領域４２と、第２不純物領域４４とは、所定間隔で離隔されており、第１不純物領域４２と第２不純物領域４４の間に、所定の導電性不純物が注入されたチャンネル領域４６が形成されている。チャンネル領域４６は、第１不純物領域４２から第２不純物領域４４まで形成されている。
【００３５】
以下、第１不純物領域４２および第２不純物領域４４を、それぞれソース領域およびドレイン領域という。
半導体基板４０のソース領域４２とドレイン領域４４の間、すなわち、チャンネル領域４６の上に、データ保存型のゲート積層物６０（以下、「ゲート積層物」という）が形成されている。ゲート積層物６０は、トンネリング酸化膜４８ａ、メモリノード層５０ａ、遮断膜５２ａおよび電極層５４ａが順次積層されて構成されている。トンネリング酸化膜４８ａは、チャンネル領域４６の前面と接触し、その両端部はソース領域４２およびドレイン領域４４と接触している。トンネリング酸化膜４８ａは、厚さ１．５ｎｍ〜４ｎｍのシリコン酸化膜（ＳｉＯ2）であることが望ましいが、他の絶縁膜でもよい。
【００３６】
電極層５４ａに適正電圧が印加された場合、トンネリング酸化膜４８ａを通過した電子はメモリノード層５０ａにトラップされる。メモリノード層５０ａに電子がトラップされた場合およびそうでない場合は、それぞれデータ１が保存された場合および０が保存された場合に対応する。ゲート積層物６０にこのようなメモリノード層５０ａが含まれているため、ゲート積層物６０をデータ保存型と呼ぶことができる。
【００３７】
前記のように、メモリノード層５０ａは、電子がトラップされるトラップ層として使われるため、メモリノード層５０ａのトラップサイト密度はなるべく高いことが望ましい。さらに、メモリノード層５０ａは、９００℃以上の高温ＭＯＳ工程で結晶化させないことが望ましい。このような点を考慮すると、メモリノード層５０ａは、窒素（Ｎ）含有量が多いＭＯＮ層またはＭＳｉＯＮ層であることが望ましい。前記ＭＯＮ層およびＭＳｉＯＮ層は、いずれも非晶質であって、窒素（Ｎ）の含有量は１原子％〜８０原子％程度である。前記ＭＯＮ層およびＭＳｉＯＮ層において“Ｍ”は金属物質を表わし、例えば、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ａｌまたはランタン系列元素（Ｌｎ）である。前記ランタン系列元素（Ｌｎ）は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕである。遮断膜５２ａは、メモリノード層５０ａと電極層５４ａの間を移動するキャリア、特に、メモリノード層５０ａにトラップされた電子が電極層５４ａに移動することを防止するためのものである。遮断膜５２ａは、高誘電率の絶縁膜、例えば、アルミナ（Ａｌ2Ｏ3）膜であるか、またはシリコン酸化膜（ＳｉＯ2）である。電極層５４ａは、ゲート電極として使われ、導電性不純物がドーピングされたポリシリコン層である。電極層５４ａは、他の導電層、例えば、タングステンシリサイド層であってもよい。
【００３８】
一方、ゲート積層物６０の電極層５４ａに印加される電圧の大きさによって、ソース領域４２とドレイン領域４４の間のチャンネル領域４６がターンオンまたはターンオフされる。すなわち、電極層５４ａに適正な電圧を印加することによって、チャンネル領域４６の状態をスイッチングできる。したがって、ソース領域４２およびドレイン領域４４と、ゲート積層物６０とは、スイッチング機能を持つ素子（例えば、トランジスタ）を構成する。また、ゲート積層物６０に前記のようにデータが保存されるメモリノード層５０ａが含まれているため、前記スイッチング機能を持つ素子は、データ保存機能を持つことになる。結局、ソース領域４２およびドレイン領域４４とゲート積層物６０とを含む前記素子は、スイッチング機能およびデータ保存機能を持つ多機能素子となる。前記多機能素子は、その構成だけ見れば、トランジスタといえるが、前記のようにスイッチング機能だけでなくデータ保存機能も持っているため、データ保存型またはメモリ型トランジスタといえる。
【００３９】
図４は、図３のＳＯＮＯＳメモリ素子におけるトンネリング酸化膜が２層構造である場合を示す断面図である。
図４に示すＳＯＮＯＳメモリ素子は、第１トンネリング酸化膜４８ａとメモリノード層５０ａの間に、第２トンネリング酸化膜４８ａ´をさらに備える。この場合、第１トンネリング酸化膜４８ａは０．５ｎｍ〜１ｎｍ程度の厚さのシリコン酸化膜であり、第２トンネリング酸化膜４８ａ´は２ｎｍ〜５ｎｍ程度の厚さのアルミナ膜であることが望ましい。
【００４０】
図４において、参照符号６０´は、前記のように２層構造のトンネリング酸化膜を含む第１ゲート積層物を示す。
【００４１】
図５は、図３のＳＯＮＯＳメモリ素子における遮断膜が２層構造である場合を示す断面図である。
図５に示すＳＯＮＯＳメモリ素子は、第１遮断膜５２ａと電極層５４ａの間に、第２遮断膜５２ａ´をさらに備える。すなわち、メモリノード層５０ａと電極層５４ａの間に、２層構造の遮断膜が設けられる。この場合、第１遮断膜５２ａは２ｎｍ〜４ｎｍ程度の厚さのアルミナ膜であり、第２遮断膜５２ａ´は３ｎｍ〜３０ｎｍの厚さの高誘電率の絶縁膜であることが望ましい。前記高誘電率の絶縁膜は、ハフニウム酸化膜（ＨｆＯ2）、ジルコニウム酸化膜（ＺｒＯ2）、タンタル酸化膜（Ｔａ2Ｏ5）またはチタン酸化膜（ＴｉＯ2）などである。
【００４２】
また、図面には図示しなかったが、ＳＯＮＯＳメモリ素子は、図４および図５に図示した場合をいずれも含むものでもよい。
【００４３】
次に、図３、図４または図５に図示したＳＯＮＯＳメモリ素子の動作を説明する。
電極層５４ａを通じてゲート積層物６０に所定のゲート電圧Ｖｇを印加し、ドレイン領域４４に所定のドレイン電圧Ｖｄを印加して、メモリノード層５０ａにデータを保存する。保存されたデータは、ゲート積層物６０に所定のゲート電圧（Ｖｇ´＜Ｖｇ）を印加し、ドレイン領域４４に所定のドレイン電圧（Ｖｄ´＜Ｖｄ）を印加した後、ソース領域４２とドレイン領域４４の間に流れる電流値の大小を判別して読取る。
【００４４】
次に、前述したＳＯＮＯＳメモリ素子の製造方法について説明する。
図６ないし図８は、図３に示すＳＯＮＯＳメモリ素子の製造方法を示す図である。
まず、図６に示すとおり、所定の不純物、例えば、ｐ型不純物がドーピングされた半導体基板４０の上に、第１絶縁膜４８、メモリノード用物質層５０、第２絶縁膜５２および導電層５４を順次形成する。次いで、導電層５４の所定領域上に、ゲート積層物が形成される領域を限定する感光膜パターン６２を形成する。第１絶縁膜４８は、単層または複層に形成される。前者の場合、第１絶縁膜４８は、シリコン酸化膜で形成され、その厚さは１．５ｎｍ〜４ｎｍ程度になるように形成される。後者の場合、まず、０．５ｎｍ〜１ｎｍ程度の厚さにシリコン酸化膜を形成した後、前記シリコン酸化膜の上に、２ｎｍ〜５ｎｍ程度の厚さにアルミナ膜を形成する。このように、単層または複層に形成される第１絶縁膜４８は、トンネリング酸化膜として使われる。メモリノード用物質層５０は、所定の厚さを有するＭＯＮ層またはＭＳｉＯＮ層で形成される。前記ＭＯＮ層およびＭＳｉＯＮ層において、“Ｍ”は金属物質を表す。前記“Ｍ”は、Ｈｆ、Ｚｒ、Ｔａ、Ｔｉ、Ａｌまたはランタン系列元素（Ｌｎ）である。前記ランタン系列元素（Ｌｎ）は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、ＹｂまたはＬｕである。
【００４５】
メモリノード用物質層５０を前記ＭＯＮ層またはＭＳｉＯＮ層で形成する場合、次の３つの方法を用いることができる。
【００４６】
第１の方法は、第１絶縁膜４８の上に、一工程でＭＯＮ層またはＭＳｉＯＮ層を形成する方法である。
第２の方法は、第１絶縁膜４８の上に、まず、ＭＯ膜またはＭＳｉＯ膜を形成した後、前記ＭＯ膜またはＭＳｉＯ膜を窒化させる方法である。
第３の方法は、第１絶縁膜４８の上に、まず、ＭＮ膜またはＭＳｉＮ膜を形成した後、そのＭＮ膜またはＭＳｉＮ膜を酸化させる方法である。
【００４７】
前記第１の方法の場合、前記ＭＯＮ層またはＭＳｉＯＮ層は、ＡＬＣＶＤ、ＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤまたは反応性スパッタリングを利用して形成することができる。しかし、それ以外の方法を利用して形成してもよい。
【００４８】
前記第２の方法の場合、前記ＭＯ膜またはＭＳｉＯ膜の窒化処理は、窒素（Ｎ2）やアンモニウム（ＮＨ3）雰囲気下でプラズマ処理する方法、アンモニウム雰囲気で急速熱アニール処理（ＲＴＡ）する方法、アンモニウム雰囲気の炉で処理する方法、窒素（Ｎ）をイオン注入する方法を利用して行うことができる。この時、前記ＲＴＡまたは炉を利用する場合、その工程温度は２００℃〜１３００℃であることが望ましい。
【００４９】
前記第３の方法の場合、前記酸化は１００℃〜１，３００℃で酸素雰囲気の炉を利用するか、または酸素雰囲気でＲＴＡを利用して行うことができる。この時、前記酸素雰囲気のためのガスは、酸素（Ｏ2）、水蒸気（Ｈ2０）オゾン（Ｏ3）または酸化窒素（Ｎ2Ｏ）を使用することができる。
【００５０】
このように、前記ＭＯＮ層またはＭＳｉＯＮ層を形成する場合に、窒素（Ｎ）の含有量は１原子％〜８０原子％程度にすることが望ましい。
【００５１】
一方、実験を通じて、前記第２の方法によって前記ＭＯＮ層またはＭＳｉＯＮ層を形成する場合、工程条件（温度）によって前記ＭＯＮ層またはＭＳｉＯＮ層に導入される窒素量が変わり、その結果、ＳＯＮＯＳメモリ素子のヒステリシス特性が変わることが分かった。
【００５２】
前記実験では、ＭＯＮ層とＭＳｉＯＮ層のうちＭＯＮ層を前記第２の方法により形成し、窒素雰囲気のＲＴＡ工程、すなわちＲＴＮ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｎｉｔｒｉｄａｔｉｏｎ）工程を利用した。
【００５３】
下記の表１は、本発明の実験結果を示す。
【表１】
2005005715.tif 000003
【００５４】
表１に示すとおり、工程温度が高くなるほどヒステリシスが増加することが分かる。これは、工程温度が高くなるほど、ＭＯＮ層にさらに多くの窒素が導入されて、前記ＭＯＮ層のトラップサイト密度が高くなることを示している。
【００５５】
したがって、前記ＭＯＮ層を形成する時、工程温度を調節することによってＭＯＮ層に導入される窒素量を調節でき、その結果、前記ＭＯＮ層の熱的安定性およびトラップサイト密度を効果的に調節できることが分かる。
【００５６】
次に、第２絶縁膜５２も第１絶縁膜４８と同様に単層または複層に形成できる。前者の場合は、第２絶縁膜５２は、厚さ５ｎｍ以上のアルミナ膜またはシリコン酸化膜で形成される。後者の場合は、第２絶縁膜５２は、まず、２ｎｍ〜４ｎｍ程度の厚さのアルミナ膜を設けた後、そのアルミナ膜の上に３ｎｍ〜２０ｎｍ程度の厚さの高誘電率の絶縁膜を設けて形成される。前記高誘電率の絶縁膜は、ハフニウム酸化膜（ＨｆＯ2）、ジルコニウム酸化膜（ＺｒＯ2）、タンタル酸化膜（Ｔａ2Ｏ5）またはチタン酸化膜（ＴｉＯ2）等で形成する。導電層５４は、導電性不純物がドーピングされたポリシリコン層で形成するか、または他の導電性物質層、例えば、タングステンシリサイド層で形成する。
【００５７】
引続き、図７に示すとおり、感光膜パターン６２をエッチングマスクとして使用して、半導体基板４０の上に形成された積層物を、逆順に半導体基板４０が露出されるまで段階的にエッチングする。この結果、半導体基板４０の所定領域上に、第１トンネリング酸化膜４８ａ、メモリノード層５０ａ、第１遮断膜５２ａおよび電極層５４ａよりなるゲート積層物６０が形成される。第１トンネリング酸化膜４８ａ、メモリノード層５０ａ、第１遮断膜５２ａおよび電極層５４ａは、それぞれ第１絶縁膜４８、メモリノード用物質層５０、第２絶縁膜５２および導電層５４をパターニングした結果物である。前記エッチング後、感光膜パターン６２を除去する。
【００５８】
図８に示すとおり、ゲート積層物６０をマスクとして、半導体基板４０に所定の導電性不純物、例えば、半導体基板４０に注入された導電性不純物と反対のタイプの導電性不純物を所定の深さにイオン注入する。このようにして、ゲート積層物６０の周囲の半導体基板４０に、第１不純物領域４２および第２不純物領域４４、すなわち、ソースおよびドレイン領域が形成される。
【００５９】
以後、ソース領域４２およびドレイン領域４４の導電性不純物を活性化させるための高温熱処理工程を行う。
【００６０】
一方、このような熱処理後、ＭＯ層およびＭＯＮ層に対する透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）写真分析によって、前記ＭＯ層が結晶化するのに対して、前記ＭＯＮ層は非晶質状態がそのまま維持されることが分かった。
【００６１】
また、原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）を利用した表面粗度の分析によって、前記ＭＯ層は表面粗度が５．３Å程度であるのに対して、前記ＭＯＮ層の表面粗度は２．３Å程度であって、前記ＭＯＮ層の表面粗度がはるかに低いということが分かった。
【００６２】
また、前述した本発明の実施形態によるＳＯＮＯＳメモリ素子の熱的安定性を検証するための実験（以下、「第１実験」という）を行った。
【００６３】
本発明の実施形態によるＳＯＮＯＳメモリ素子の熱的安定性は、第１絶縁膜４８、メモリノード用物質層５０および第２絶縁膜５２で構成される積層物の熱的安定性と、直接的な関係がある。
これにより、図６に示す製造工程で、第１絶縁膜４８をシリコン酸化膜（ＳｉＯ2）で形成し、メモリノード用物質層５０、すなわち、ＭＯＮ層をＨｆＯＮ層で形成した。また、第２絶縁膜５２をアルミニウム酸化膜（Ａｌ2Ｏ3）で形成した。
【００６４】
次に、図７に示すゲート積層物６０を形成した。そして、図７に示すように、半導体基板４０にソースおよびドレイン領域４２、４４を形成する前に、電極層５４ａにゲート電圧Ｖｇを印加して、ゲート積層物６０が形成された結果物についてのＣ−Ｖ（電流−電圧）特性を測定（以下、「第１測定」という）した。
【００６５】
引続き、前記第１測定後、ゲート積層物６０が形成された結果物を９００℃程度でアニール処理した。次に、電極層５４ａにゲート電圧Ｖｇを印加して、ゲート積層物６０が形成された結果物についてのＣ−Ｖ特性を測定（以下、「第２測定」という）した。
【００６６】
一方、前記第２測定のためのゲート積層物６０に対するアニール処理を、図７に示すように、半導体基板４０にソース領域４２およびドレイン領域４４を形成する過程で行うこともできる。
【００６７】
図９は、前記第１測定および第２測定に対する結果を示す。
図９において、参照符号Ｇ３は、前記第１測定における結果を示す第３グラフであり、Ｇ４は前記第２測定における結果を示す第４グラフである。
【００６８】
第３グラフＧ３と第４グラフＧ４を比較すれば、従来技術によるＳＯＮＯＳメモリ素子のＣ−Ｖ特性を示す図２に図示された第１グラフＧ１および第２グラフＧ２が一致しないこととは違って、第３グラフＧ３と第４グラフＧ４は正確に一致することが分かる。
【００６９】
第３グラフＧ３および第４グラフＧ４が正確に一致するということは、本発明の実施形態によるＳＯＮＯＳメモリ素子の場合、従来とは違って、アニールと関係なく熱的安定性が一様であるということを意味する。
【００７０】
次に、記録時間によるフラットバンド電圧の変化および消去時間によるフラットバンド電圧の変化を調べるための実験（以下、「第２実験」という）を行った。
【００７１】
前記第２実験において、図８に図示した本発明の実施形態によるＳＯＮＯＳメモリ素子（以下、「第１メモリ素子」という）の第１トンネリング酸化膜４８ａ、メモリノード層５０ａおよび第１遮断膜５２ａを、それぞれＳｉＯ2膜、ＨｆＯＮ膜およびＡｌ2Ｏ3膜で形成した。そして、前記第１メモリ素子と比較するための対象として、第１トンネリング酸化膜４８ａ、メモリノード層５０ａおよび第１遮断膜５２ａを、それぞれＳｉＯ2膜、ＨｆＯ2膜およびＡｌ2Ｏ3膜で形成した従来のＳＯＮＯＳメモリ素子（以下、「第２メモリ素子」という）を用意した。前記第１メモリ素子および第２メモリ素子を用意する過程で、第１トンネリング酸化膜４８ａ、メモリノード層５０ａおよび第１遮断膜５２ａが含まれた結果物を９００℃程度でアニール処理した。
【００７２】
このように、前記第１メモリ素子および第２メモリ素子を用意した後、前記第１および第２メモリ素子に対するデータ記録時間によるフラットバンド電圧の変化を測定（以下、「第３測定」という）した。前記第３測定では、１０Ｖ程度の記録電圧および消去電圧を印加した。
【００７３】
図１０は前記第３測定の結果を示す。
図１０で、参照符号Ｇ６は、前記第１メモリ素子に対する前記第３測定の結果を示す第６グラフである。そして、参照符号Ｇ５は、前記第２メモリ素子に対する前記第３測定の結果を示す第５グラフである。
【００７４】
第５グラフＧ５と第６グラフＧ６を比較すれば、記録時間によるフラットバンド電圧Ｖｆｂの変化またはフラットバンドの移動は、第６グラフＧ６ではるかに大きいことが分かる。
【００７５】
記録時間の変化が非常に少ないにも拘らず、フラットバンド電圧またはフラットバンドの移動が大きく増加することは、前記記録時間の変化中にもデータを十分に記録できることを意味する。したがって、前記第１メモリ素子の場合、データ記録時間を前記第２メモリ素子よりはるかに短縮できる。
【００７６】
次に、上記のように用意した第１および第２メモリ素子に対して消去時間によるフラットバンド電圧の変化を測定（以下、「第４測定」という）した。
【００７７】
図１１は、前記第４測定における結果を示す。
図１１において、参照符号Ｇ８は、前記第１メモリ素子に対する前記第４測定の結果を示す第８グラフである。そして、参照符号Ｇ７は、前記第２メモリ素子に対する前記第４測定の結果を示す第７グラフである。
【００７８】
第７グラフＧ８と第７グラフＧ７を比較すれば、消去時間によるフラットバンド電圧の変化は第８グラフＧ８ではるかに大きいことが分かる。すなわち、第８グラフＧ８の場合、消去時間の延長につれてフラットバンド電圧の減少程度が第７グラフＧ７よりはるかに大きく現れる。
【００７９】
このような結果は、第８グラフＧ８が適用されるメモリ素子の消去時間が、第７グラフＧ７が適用されるメモリ素子の消去時間よりはるかに短いということを意味する。したがって、前記第１メモリ素子の消去時間は、前記第２メモリ素子の消去時間よりはるかに短縮できる。
【００８０】
前述したように、本発明の実施形態によるＳＯＮＯＳメモリ素子は、高誘電率のＭＯＮ層またはＭＳｉＯＮ層をメモリノード層として備える。これにより、高温のＭＯＳ工程でもメモリノード層が非晶質状態を維持できる。したがって、本発明の実施形態によるＳＯＮＯＳメモリ素子を利用すれば、図９に示すように熱的安定性が確保される。そして、図１０および図１１に示すデータ記録および消去時間に対するフラットバンド電圧の変化から分かるように、データ記録時間およびデータ消去時間を短縮できるので、データ処理速度を従来よりはるかに高くすることができる。また、リテンション特性を正常に維持できる。合わせて、前記メモリノード層のトラップサイト密度を従来より高くすることができ、表面粗度の上昇によってリテンション特性が低下すること、および外部拡散によりメモリノード層を構成する物質と遮断膜を構成する物質とが互いに混合することが防止できる。
【００８１】
前記説明で多くの事項が具体的に記載されているが、それらの事項は発明の範囲を限定するものというよりは、望ましい実施形態の例示として解釈されねばならない。例えば、本発明が属する技術分野の当業者ならば第１トンネリング酸化膜４８ａとメモリノード層５０ａの間に、および／またはメモリノード層５０ａと第１遮断膜５２ａの間に他種のメモリノード層をさらに設けることを想到できる。したがって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求範囲に記載された技術的思想により定められねばならない。
【産業上の利用可能性】
【００８２】
本発明は、不揮発性メモリ装置、例えば、フラッシュメモリ、メモリスティックやその不揮発性メモリ装置が使われる電子製品、例えば、携帯電話、カムコーダまたは家電製品に適用できる。
【図面の簡単な説明】
【００８３】
【図１】従来技術によるＳＯＮＯＳメモリ素子の断面図である。
【図２】図１に示すＳＯＮＯＳメモリ素子の代案として提案された、低電圧動作のためにゲートにＭＯ（Ｏｘｉｄｅ／ｈｉｇｈ ｋ）スタックを含むＳＯＮＯＳメモリ素子の問題点を説明するグラフである。
【図３】本発明の実施形態によるＳＯＮＯＳメモリ素子の断面図である。
【図４】図３に示すＳＯＮＯＳメモリ素子において、トンネリング絶縁膜が複層に構成された場合を示す断面図である。
【図５】図３に示すＳＯＮＯＳメモリ素子において、遮断膜が複層に構成された場合を示す断面図である。
【図６】図３に示すＳＯＮＯＳメモリ素子の製造方法を段階別に示す断面図である。
【図７】図３に示すＳＯＮＯＳメモリ素子の製造方法を段階別に示す断面図である。
【図８】図３に示すＳＯＮＯＳメモリ素子の製造方法を段階別に示す断面図である。
【図９】図３に示すＳＯＮＯＳメモリ素子のＣ−Ｖ特性を示すグラフである。
【図１０】９００℃でアニール処理した本発明の実施形態のメモリ素子および従来技術によるメモリ素子のデータ記録時間によるフラットバンド電圧の変化を示すグラフである。
【図１１】９００℃でアニール処理した本発明の実施形態のメモリ素子および従来技術によるメモリ素子のデータ消去時間によるフラットバンド電圧の変化を示すグラフである。
【符号の説明】
【００８４】
４０      基板
４２、４４    第１および第２不純物領域
４６      チャンネル領域
４８ａ    トンネリング酸化膜
５０ａ    メモリノード層
５２ａ    遮断膜
５４ａ    電極層
６０      ゲート積層物
【図１】
2005005715.tif 000004
【図２】
2005005715.tif 000005
【図３】
2005005715.tif 000006
【図４】
2005005715.tif 000007
【図５】
2005005715.tif 000008
【図６】
2005005715.tif 000009
【図７】
2005005715.tif 000010
【図８】
2005005715.tif 000011
【図９】
2005005715.tif 000012
【図１０】
2005005715.tif 000013
【図１１】
2005005715.tif 000014