(57)【要約】【課題】製品特性への影響が小さく、電気的特性差を見出すことが容易で、同一ファンクション製品が増加してもチップを正確に判別できる混入防止回路を提供する。【解決手段】直列接続のインバータＩＮＶ１、ＩＮＶ２、バッファ部ＩＮＶ３と、ＩＮＶ３の出力がゲートに供給され、ドレイン同士が接続されたトランジスタＴＲ１１、ＴＲ１２と、ＩＮＶ１の出力がゲートに供給され、ドレインがＴＲ１２のソースに接続されたトランジスタＴＲ１３と、ＩＮＶ１の出力がドレインに供給され、ＩＮＶ３の出力がゲートに供給されたトランジスタＴＲ８、ＴＲ９と、ＴＲ１１、ＴＲ１２のドレインにゲートが接続され、ドレインがＴＲ８のソースに接続されたトランジスタＴＲ７と、ＴＲ１１、ＴＲ１２のドレインにゲートが接続され、ドレインがＴＲ９のソースに接続されたトランジスタＴＲ１０とを有する。【選択図】    図１
2005005466.tif 000002
【特許請求の範囲】
【請求項１】
第１のインバータ回路と、
前記第１のインバータ回路の出力が入力部に供給される第２のインバータ回路と、
前記第２のインバータ回路の出力が入力部に供給される第３のインバータ回路と、
前記第３のインバータ回路の出力がゲートに供給され、ドレイン同士が接続された第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと、
前記第１のインバータ回路の出力がゲートに供給され、ドレインが前記第１のｎチャネルＭＯＳトランジスタのソースに接続された第２のｎチャネルＭＯＳトランジスタと、
前記第１のインバータ回路の出力がドレインに供給され、前記第３のインバータ回路の出力がゲートに供給された第２のｐチャネルＭＯＳトランジスタ及び第３のｎチャネルＭＯＳトランジスタと、
前記第１のｎチャネルＭＯＳトランジスタ及び第１のｐチャネルＭＯＳトランジスタのドレインにゲートが接続され、ドレインが前記第２のｐチャネルＭＯＳトランジスタのソースに接続された第３のｐチャネルＭＯＳトランジスタと、
前記第１のｎチャネルＭＯＳトランジスタ及び第１のｐチャネルＭＯＳトランジスタのドレインにゲートが接続され、ドレインが前記第３のｎチャネルＭＯＳトランジスタのソースに接続された第４のｎチャネルＭＯＳトランジスタと、
を具備することを特徴とする混入防止回路。
【請求項２】
第１のインバータ回路と、
前記第１のインバータ回路の出力が入力部に供給される第２のインバータ回路と、
前記第２のインバータ回路の出力が入力部に供給される第３のインバータ回路と、
前記第３のインバータ回路の出力がゲートに供給され、ドレイン同士が接続された第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと、
前記第１のインバータ回路の出力がゲートに供給され、ドレインが前記第１のｐチャネルＭＯＳトランジスタのソースに接続された第２のｐチャネルＭＯＳトランジスタと、
前記第１のインバータ回路の出力がドレインに供給され、前記第３のインバータ回路の出力がゲートに供給された第３のｐチャネルＭＯＳトランジスタ及び第２のｎチャネルＭＯＳトランジスタと、
前記第１のｎチャネルＭＯＳトランジスタ及び第１のｐチャネルＭＯＳトランジスタのドレインにゲートが接続され、ドレインが前記第３のｐチャネルＭＯＳトランジスタのソースに接続された第４のｐチャネルＭＯＳトランジスタと、
前記第１のｎチャネルＭＯＳトランジスタ及び第１のｐチャネルＭＯＳトランジスタのドレインにゲートが接続され、ドレインが前記第２のｎチャネルＭＯＳトランジスタのソースに接続された第３のｎチャネルＭＯＳトランジスタと、
を具備することを特徴とする混入防止回路。
【請求項３】
前記第１のインバータ回路の入力部にロウレベル電圧を印加し、前記第３のインバータ回路の出力部に電源電圧から基準電位へと変化する電圧を印加することを特徴とする請求項１に記載の混入防止回路。
【請求項４】
前記第１のインバータ回路の入力部にハイレベル電圧を印加し、前記第３のインバータ回路の出力部に基準電位から電源電圧へと変化する電圧を印加することを特徴とする請求項２に記載の混入防止回路。
【請求項５】
前記第１のｐチャネルＭＯＳトランジスタのソースには電源電圧が供給され、前記第２のｎチャネルＭＯＳトランジスタのソースには基準電位が供給されていることを特徴とする請求項１または３に記載の混入防止回路。
【請求項６】
前記第３のｐチャネルＭＯＳトランジスタのソースには電源電圧が供給され、前記第４のｎチャネルＭＯＳトランジスタのソースには基準電位が供給されていることを特徴とする請求項５に記載の混入防止回路。
【請求項７】
前記第２のｐチャネルＭＯＳトランジスタのソースには電源電圧が供給され、前記第１のｎチャネルＭＯＳトランジスタのソースには基準電位が供給されていることを特徴とする請求項２または４に記載の混入防止回路。
【請求項８】
前記第４のｐチャネルＭＯＳトランジスタのソースには電源電圧が供給され、前記第３のｎチャネルＭＯＳトランジスタのソースには基準電位が供給されていることを特徴とする請求項７に記載の混入防止回路。
【請求項９】
前記第１、第２、第３のインバータ回路の各々は、ドレイン同士が接続されたｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとから構成されていることを特徴とする請求項１乃至８のいずれか１つに記載の混入防止回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体チップの判別に用いられ、異なる半導体チップの混入を防止する混入防止回路に関するものである。
【０００２】
【従来の技術】
半導体大規模集積回路（以下ＬＳＩと記す）を製造する工程内において、ダイソートテストと呼ばれるウエーハの測定評価が終了したウエーハは、ダイシング工程により１チップずつバラバラに切り離される。その後、良品のチップだけが組み立て工程にてパッケージに収められる。
【０００３】
その際、正規の製品のチップ（以下正規チップと記す）が流れる製造工程内に異なる製品のチップが混入してしまうことがある。この混入したチップ（以下混入チップと記す）がパッケージングされてしまうと、正規チップと混入チップが汎用ロジックのような同一ファンクション製品のものである場合、最終テストまでにファンクションによるチップ判別が困難である。このため、異なった製品が出荷され、市場不良などのトラブルを招くことが懸念される。
【０００４】
そこで、従来の混入防止方法では、以下に述べる混入防止回路により、正規チップと混入チップとの間で利用可能な電気的特性差を用いることで、両者のチップ判別を行っていた。チップ内に形成される従来の混入防止回路の一例を図３に示す（例えば、非特許文献１または非特許文献２参照）。
【０００５】
この混入防止回路の入力端子ＴＩには入力信号ＩＮが入力され、出力端子ＴＯからは出力信号ＯＵＴが出力されるものとする。混入防止回路は、初段インバータ、２段目インバータ、及びバッファ部から構成されたインバータ回路である。前記初段インバータは、トランジスタＴＲ１、ＴＲ２から構成され、入力信号ＩＮを入力とする。２段目インバータは、トランジスタＴＲ３、ＴＲ４から構成され、前記初段インバータの出力を入力とする。バッファ部はトランジスタＴＲ５、ＴＲ６から構成され、前記２段目インバータの出力を入力とする。
【０００６】
以下に、この混入防止回路を用いた従来の混入防止方法の一例として“Ｖｉｎ−ＩＣＣ’法”を説明する。
【０００７】
前記インバータ回路に所定の電源電圧ＶＤＤを投入した後、入力端子ＴＩに接地電位ＧＮＤから電源電圧ＶＤＤへと直流（ＤＣ）的に電圧を印加していく。すると、初段インバータを構成するトランジスタＴＲ１とトランジスタＴＲ２が共に“オン”し、電源電圧ＶＤＤからトランジスタＴＲ１、ＴＲ２を通って接地電位ＧＮＤへ貫通電流ＩＣＣ’が流れる。このとき、入力端子ＴＩに印加される電圧を入力印加電圧とする。
【０００８】
前記入力印加電圧値に応じて貫通電流ＩＣＣ’の値が変動するため、この貫通電流ＩＣＣ’を利用可能な電気的特性差として用い、正規チップと混入チップとの間で、許容されるプロセス変動内にて貫通電流ＩＣＣ’が同じにならない入力印加電圧値を設定する。設定された入力印加電圧値では、正規チップと混入チップの貫通電流ＩＣＣ’には必ず差異があるため、前記入力印加電圧値を印加し、貫通電流ＩＣＣ’を測定することにより、正規チップか混入チップかの判別を行うことができる。
【０００９】
【非特許文献１】
「東芝ベリーハイスピード  Ｃ２ＭＯＳ  ＴＣ７４ＶＨＣ−ＶＨＣＴシリーズ  データブック  １９９９版」、株式会社東芝  セミコンダクター社、ｐ．８３
【００１０】
【非特許文献２】
「低電圧Ｃ２ＭＯＳロジック  ＴＣ７４ＶＣＸ／ＬＣＸ／ＬＶＸシリーズ  データブック  ２００１版」、株式会社東芝  セミコンダクター社、ｐ．８７１
【００１１】
【発明が解決しようとする課題】
しかしながら、従来の混入防止方法では、貫通電流ＩＣＣ’の値の制御は、初段インバータのトランジスタサイズを設定することで行うため、下記（１）、（２）のような不具合が発生する。
【００１２】
（１）初段インバータのトランジスタサイズを小さく設定したときは、スイッチングスピードが劣化する。
【００１３】
（２）初段インバータのトランジスタサイズを大きく設定したときは、ＣＰＤ（Ｐｏｗｅｒ  Ｄｉｓｓｉｐａｔｉｏｎ  Ｃａｐａｃｉｔａｎｃｅ）が劣化する。
【００１４】
これら（１）、（２）は、それぞれ製品特性の劣化の要因となってしまう。
【００１５】
加えて前述した従来の混入防止方法では、製造バラツキなどのプロセス変動により、前述した電気的特性差を見出すことが困難な場合があること、今後更に、シュリンクまたは低電圧化が進むことによる同一ファンクション製品の増加が予想されることなどにより、半導体チップの判別が困難になってきていることが問題となっている。
【００１６】
そこでこの発明は、前記課題に鑑みてなされたものであり、製品特性への影響が小さく、かつ電気的特性差を見出すことが容易で、同一ファンクション製品が増加しても半導体チップを正確に判別することができる混入防止回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
前記目的を達成するために、この発明の一実施形態の混入防止回路は、第１のインバータ回路と、前記第１のインバータ回路の出力が入力部に供給される第２のインバータ回路と、前記第２のインバータ回路の出力が入力部に供給される第３のインバータ回路と、前記第３のインバータ回路の出力がゲートに供給され、ドレイン同士が接続された第１のｐチャネルＭＯＳトランジスタ及び第１のｎチャネルＭＯＳトランジスタと、前記第１のインバータ回路の出力がゲートに供給され、ドレインが前記第１のｎチャネルＭＯＳトランジスタのソースに接続された第２のｎチャネルＭＯＳトランジスタと、前記第１のインバータ回路の出力がドレインに供給され、前記第３のインバータ回路の出力がゲートに供給された第２のｐチャネルＭＯＳトランジスタ及び第３のｎチャネルＭＯＳトランジスタと、前記第１のｎチャネルＭＯＳトランジスタ及び第１のｐチャネルＭＯＳトランジスタのドレインにゲートが接続され、ドレインが前記第２のｐチャネルＭＯＳトランジスタのソースに接続された第３のｐチャネルＭＯＳトランジスタと、
前記第１のｎチャネルＭＯＳトランジスタ及び第１のｐチャネルＭＯＳトランジスタのドレインにゲートが接続され、ドレインが前記第３のｎチャネルＭＯＳトランジスタのソースに接続された第４のｎチャネルＭＯＳトランジスタとを具備することを特徴とする。
【００１８】
【発明の実施の形態】
以下、図面を参照してこの発明の実施の形態について説明する。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
［第１の実施の形態］
まず、この発明の第１の実施の形態の混入防止回路について説明する。
【００２０】
図１は、第１の実施の形態の混入防止回路の構成を示す回路図である。
【００２１】
図１に示すように、この混入防止回路の入力端子ＴＩには入力信号ＩＮが入力され、出力端子ＴＯからは出力信号ＯＵＴが出力されるものとする。混入防止回路は、初段インバータＩＮＶ１、２段目インバータＩＮＶ２、及びバッファ部（インバータ）ＩＮＶ３から構成されたインバータ回路を有する。なお、図３に示した従来の回路と同様に、初段インバータＩＮＶ１は、図示しないｐチャネルＭＯＳトランジスタ（以下ｐＭＯＳトランジスタ）ＴＲ１、及びｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）ＴＲ２で構成される。同様に、２段目インバータＩＮＶ２は、ｐＭＯＳトランジスタＴＲ３、及びｎＭＯＳトランジスタＴＲ４で構成され、バッファ部ＩＮＶ３はｐＭＯＳトランジスタＴＲ５、及びｎＭＯＳトランジスタＴＲ６で構成されている。
【００２２】
前記出力信号ＯＵＴが共にゲートに入力されるｐＭＯＳトランジスタＴＲ１１とｎＭＯＳトランジスタＴＲ１２は、ドレイン同士が共通に接続されている。これらドレインからは信号Ｎ２が出力される。ｐＭＯＳトランジスタＴＲ１１のソースは電源電圧ＶＤＤに接続されている。
【００２３】
前記初段インバータＩＮＶ１から出力される信号Ｎ１がゲートに入力されるｎＭＯＳトランジスタＴＲ１３は、ドレインがｎＭＯＳトランジスタＴＲ１２のソースに接続され、ソースが基準電位、ここでは接地電位ＧＮＤに接続されている。
【００２４】
前記信号Ｎ１が共にドレインに入力されるｐＭＯＳトランジスタＴＲ８とｎＭＯＳトランジスタＴＲ９は、ゲートに共に出力信号ＯＵＴが入力されている。
【００２５】
前記ｐＭＯＳトランジスタＴＲ１１とｎＭＯＳトランジスタＴＲ１２のドレインから出力される信号Ｎ２がゲートに入力されるｐＭＯＳトランジスタＴＲ７は、ドレインがｐＭＯＳトランジスタＴＲ８のソースに接続され、ソースが電源電圧ＶＤＤに接続されている。
【００２６】
前記信号Ｎ２がゲートに入力されるｎＭＯＳトランジスタＴＲ１０は、ドレインがｎＭＯＳトランジスタＴＲ９のソースに接続され、ソースが接地電位ＧＮＤに接続されている。
【００２７】
次に、前記第１の実施の形態の混入防止回路の動作について、（１）混入防止動作と、（２）通常動作とに分けて説明する。
【００２８】
（１）混入防止動作
入力端子ＴＩに入力信号ＩＮとしてロウレベル信号（以下“Ｌ”と記す）を入力すると、混入防止動作が開始される。入力信号ＩＮとして“Ｌ”を入力することにより、信号Ｎ１はハイレベル信号（以下“Ｈ”と記す）となり、出力端子ＴＯからは出力信号ＯＵＴとして“Ｈ”が出力される。
【００２９】
ｐＭＯＳトランジスタＴＲ１１は、出力信号ＯＵＴの“Ｈ”がゲートに入力されて“オフ”状態となり、ｎＭＯＳトランジスタＴＲ１２は出力信号ＯＵＴの“Ｈ”がゲートに入力されて“オン”状態となる。また、ｎＭＯＳトランジスタＴＲ１３は、信号Ｎ１の“Ｈ”がゲートに入力されて“オン”状態となり、信号Ｎ２は“Ｌ”となる。
【００３０】
ｐＭＯＳトランジスタＴＲ８は、出力信号ＯＵＴの“Ｈ”がゲートに入力されて“オフ”状態となり、ｎＭＯＳトランジスタＴＲ９は出力信号ＯＵＴの“Ｈ”がゲートに入力されて“オン”状態となる。また、ｐＭＯＳトランジスタＴＲ７は、信号Ｎ２の“Ｌ”がゲートに入力されて“オン”状態となり、ｎＭＯＳトランジスタＴＲ１０は信号Ｎ２の“Ｌ”がゲートに入力されて“オフ”状態となる。ここで、内部信号Ｎ１、Ｎ２は共にスタテイックに電位設定されるため、電源電圧ＶＤＤから接地電位ＧＮＤへ貫通電流ＩＣＣ’は流れない。
【００３１】
次に、出力端子ＴＯに、電源電圧ＶＤＤから接地電位ＧＮＤへと直流（ＤＣ）的に電圧を印加していくと、ｐＭＯＳトランジスタＴＲ１１のしきい値電圧Ｖｔｈ分、電圧降下した付近から、ｐＭＯＳトランジスタＴＲ１１が“オン”状態となる。ここで、ｎＭＯＳトランジスタＴＲ１２、ＴＲ１３が共に“オン”状態であるため、電源電圧ＶＤＤからトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３を通って接地電位ＧＮＤへ貫通電流ＩＣＣ’が流れはじめる。
【００３２】
更に、出力端子ＴＯに印加する電圧を下げていくと、ｎＭＯＳトランジスタＴＲ１２のゲート電圧がしきい値電圧Ｖｔｈより低くなり、やがてｎＭＯＳトランジスタＴＲ１２が“カットオフ”状態となる。これにより、前記電源電圧ＶＤＤからトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３を通って接地電位ＧＮＤへ貫通電流ＩＣＣ’が流れなくなる。
【００３３】
前記ｐＭＯＳトランジスタＴＲ１１とｎＭＯＳトランジスタＴＲ１２、ＴＲ１３は貫通電流（ＩＣＣ’）検出回路部を構成する。そして、入力信号ＩＮが“Ｌ”のときのみ、信号Ｎ１が“Ｈ”となり、ｎＭＯＳトランジスタＴＲ１３は、“オン”状態となるため、入力端子ＴＩに入力信号ＩＮとして“Ｌ”を入力することが、混入防止動作モードへの選択信号となる。
【００３４】
前記貫通電流検出回路部が故障、つまり、ｐＭＯＳトランジスタＴＲ１１とｎＭＯＳＴＲ１２、ＴＲ１３がそれぞれ“オフ”状態で、信号Ｎ２の電位レベルが“Ｌ”もしくは“Ｈ”にランダムに設定されていた場合、混入防止動作モードを選択していても貫通電流ＩＣＣ’が流れず、正規チップと混入チップが判別できなくなり問題である。
【００３５】
そこで、ｐＭＯＳトランジスタＴＲ７、ＴＲ８、ｎＭＯＳトランジスＴＲ９、ＴＲ１０からなる故障検出回路部にて、貫通電流検出回路部の動作状態を検出し、故障時には不良チップとして排斥させる。
【００３６】
（ａ）信号Ｎ２が“Ｌ”に設定されているときは、入力端子ＴＩに入力信号ＩＮとして“Ｈ”を入力することにより、ｐＭＯＳトランジスタＴＲ７とＴＲ８が共に“オン”する。このため、電源電圧ＶＤＤ→ＴＲ７→ＴＲ８→信号Ｎ１→ＩＮＶ１内のＴＲ２→接地電位ＧＮＤの経路でスタンバイ電流ＩＣＣが発生する。
【００３７】
（ｂ）信号Ｎ２が“Ｈ”に設定されているときは、入力端子ＴＩに入力信号ＩＮとして“Ｌ”を入力することにより、ｎＭＯＳトランジスタＴＲ９とＴＲ１０が共に“オン”する。このため、電源電圧ＶＤＤ→ＩＮＶ１内のＴＲ１→信号Ｎ１→ＴＲ９→ＴＲ１０→接地電位ＧＮＤの経路でスタンバイ電流ＩＣＣが発生する。
【００３８】
前記（ａ）、（ｂ）のように、貫通電流検出回路部が故障しているときは、入力信号ＩＮとして“Ｌ”もしくは“Ｈ”を入力することにより、スタンバイ電流ＩＣＣが発生するため、このスタンバイ電流ＩＣＣを検出することにより、不良チップを検出することができる。
【００３９】
なお、貫通電流検出回路部が正常に動作する場合は、出力信号ＯＵＴと信号Ｎ２は必ず相反する電位レベルである。このため、電源電圧ＶＤＤと信号Ｎ１との間に接続されているｐＭＯＳトランジスタＴＲ７、ＴＲ８が共に“オン”する状態は無く、接地電位ＧＮＤと信号Ｎ１との間に接続されているｎＭＯＳトランジスタＴＲ９、ＴＲ１０が共に“オン”する状態も無い。したがって、スタンバイ電流ＩＣＣは発生しない。
【００４０】
本実施形態の図１に示した回路では、前述のように、入力端子処理を行った後（入力信号ＩＮとして“Ｌ”を入力後）、出力端子ＴＯに任意の電圧を印加することで、チップ内に貫通電流を発生させることが可能となり、本実施形態のような回路を具備しない場合は貫通電流を発生しない。このため、貫通電流の“有”または“無”によって、正規チップか混入チップかを判別することができる。詳述すると、正規チップに図１に示した混入防止回路を形成し、混入チップには前記混入防止回路を形成しないことにより、前記貫通電流の“有”または“無”を検出することで、正規チップか混入チップかを判別することが可能である。
【００４１】
ただし、前記バッファ部のトランジスタＴＲ５が“オン”しており、電源電圧ＶＤＤから出力端子ＴＯに向かって電流ＩＯＨが流れるため、出力端子ＴＯへの印加電圧値は、大電流ＩＯＨを流さないように極力高い電圧で、しかも貫通電流ＩＣＣ’が発生する印加電圧を選択する必要がある。また、検出する貫通電流ＩＣＣ’も大電流である必要がないため、微少な電流値となるように設定すれば良い。
【００４２】
なお、前記電流ＩＯＨは、貫通電流ＩＣＣ’とは電流経路が異なるため、前述した混入防止法において、貫通電流を検出するときの妨げにはならない。
【００４３】
次に、（２）通常動作について説明する。
【００４４】
出力端子ＴＯに外部から電圧を印加しない限り、混入防止動作は行われず、通常動作が行われる。
【００４５】
通常動作時は、入力端子ＴＩに“Ｌ”もしくは“Ｈ”の入力信号ＩＮが印加されると、論理的に信号Ｎ１、出力信号ＯＵＴ、信号Ｎ２の電位がそれぞれ決定し、電源電圧ＶＤＤからトランジスタＴＲ１１、ＴＲ１２、ＴＲ１３を通って接地電位ＧＮＤへ貫通電流ＩＣＣ’が流れることはない。
【００４６】
また、入力信号ＩＮが“Ｌ”から“Ｈ”に移行、もしくは“Ｈ”から“Ｌ”移行するような動作過渡期においても、出力信号ＯＵＴと信号Ｎ２は必ず相反する電位レベルとなる。このため、電源電圧ＶＤＤと信号Ｎ１との間に接続されているｐＭＯＳトランジスタＴＲ７、ＴＲ８が共に“オン”する状態は無い。また、接地電位ＧＮＤと信号Ｎ１との間に接続されているｎＭＯＳトランジスタＴＲ９、ＴＲ１０が共に“オン”する状態も無い。したがって、動作過渡期、すなわちスイッチングスピードへの本実施形態の回路が及ぼす影響は極めて小さい。
【００４７】
本実施形態の混入防止回路では、初段インバータサイズを混入防止法として適するサイズに設定する必要がなく、上記のように動作過渡期の影響も抑制しているため、従来の回路で問題となっていた製品特性の劣化を抑制できる。
【００４８】
さらに、チップの判別を、貫通電流の“有”または“無”で行うため、従来の混入防止方法で問題となっていた製造バラツキなどのプロセス変動によって影響を受ける電気的特性差を必要としない。
【００４９】
また、任意の入力端子及び出力端子のピン処理により混入防止を行えることから、チップ内の特定ビットに本実施形態の回路の設置を割り当てることで、複数の同一ファンクション製品への混入防止策として適用することが可能である。
【００５０】
［第２の実施の形態］
次に、この発明の第２の実施の形態の混入防止回路について説明する。
【００５１】
図２は、第２の実施の形態の混入防止回路の構成を示す回路図である。
【００５２】
この第２の実施の形態は、図１に示した第１の実施の形態におけるｎＭＯＳトランジスタＴＲ１３の代わりにｐＭＯＳトランジスタＴＲ１４を用いて、入力端子ＴＩに入力する信号ＩＮを“Ｈ”に設定することにより、混入防止動作を可能としている。
【００５３】
図２に示すように、図１に示した回路において、ｎＭＯＳトランジスタＴＲ１３を削除し、ｎＭＯＳトランジスタＴＲ１２のソースに接地電位ＧＮＤを直接接続する。また、ｐＭＯＳトランジスタＴＲ１１のソースと電源電圧ＶＤＤとの間にｐＭＯＳトランジスタＴＲ１４を接続する。ｐＭＯＳトランジスタＴＲ１４のゲートには、信号Ｎ１が供給される。
【００５４】
このような構成により、混入防止動作を行う場合、出力端子ＯＵＴへの電圧印加が接地電位ＧＮＤから電源電圧ＶＤＤへと変わるところが異なるが、それ以外は基本的に図１に示した回路の動作と同じである。
【００５５】
また、前述した各実施の形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施の形態には種々の段階の発明が含まれており、各実施の形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。
【００５６】
【発明の効果】
以上述べたようにこの発明によれば、製品特性への影響が小さく、かつ電気的特性差を見出すことが容易で、同一ファンクション製品が増加しても半導体チップを正確に判別することができる混入防止回路を提供することが可能である。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態の混入防止回路の構成を示す回路図である。
【図２】この発明の第２の実施の形態の混入防止回路の構成を示す回路図である。
【図３】従来の混入防止回路の構成を示す回路図である。
【符号の説明】
ＴＩ…入力端子、ＩＮ…入力信号、ＴＯ…出力端子、ＯＵＴ…出力信号、ＩＮＶ１…初段インバータ、ＩＮＶ２…２段目インバータ、ＩＮＶ３…バッファ部、ＴＲ１…ｐチャネルＭＯＳトランジスタ、ＴＲ２…ｎチャネルＭＯＳトランジスタ、ＴＲ３…ｐチャネルＭＯＳトランジスタ、ＴＲ４…ｎチャネルＭＯＳトランジスタ、ＴＲ５…ｐチャネルＭＯＳトランジスタ、ＴＲ６…ｎチャネルＭＯＳトランジスタ、ＴＲ７…ｐチャネルＭＯＳトランジスタ、ＴＲ８…ｐチャネルＭＯＳトランジスタ、ＴＲ９…ｎチャネルＭＯＳトランジスタ、ＴＲ１０…ｎチャネルＭＯＳトランジスタ、ＴＲ１１…ｐチャネルＭＯＳトランジスタ、ＴＲ１２…ｎチャネルＭＯＳトランジスタ、ＴＲ１３…ｎチャネルＭＯＳトランジスタ、Ｎ１…信号、Ｎ２…信号、ＶＤＤ…電源電圧、ＧＮＤ…接地電位。
【図１】
2005005466.tif 000003
【図２】
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【図３】
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