(57)【要約】【課題】  読み出し時の電流マージンを高める。【解決手段】  ソース線３を共通とし、データの読み出しが行われる基本単位としてメモリセル１によりメモリセルユニット１９ａ、１９ｂ、…が構成され、隣接して配設されたメモリセルユニット１９ａと１９ｂのソース線３同士が分離されている場合、ソースコンタクト５をメモリセルユニット１９ａ、１９ｂ、…のソース線３の中央位置に設ける。【選択図】  図１
2005317865.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板に形成されたソース領域とドレイン領域、当該領域に対応して半導体基板上に絶縁膜を介して形成された浮遊ゲート電極、および当該浮遊ゲート電極上に絶縁膜を介して積層された制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置において、
ソース線とソース配線とを接続するソースコンタクトが、前記ソース線を共通とする複数のメモリセルについて当該各メモリセルのソース領域と当該ソースコンタクトとの間の抵抗の差が最小となるように、前記ソース線上に設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位としてメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソースコンタクトは、各メモリセルユニットにおけるソース線の中央位置に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位としてメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソースコンタクトは、各メモリセルユニットのソース線において当該メモリセルユニットを構成するメモリセルを等しく二分する位置に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項４】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを１個，６個，１個に分ける位置に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項５】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離されている場合、前記ソースコンタクトは、各メモリセルユニットのソース線において前記１６個のメモリセルを３個，１１個，２個に分ける位置に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項６】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを３個（非隣接側）と５個（隣接側）に分ける位置に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として８個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソースコンタクトは、各メモリセルユニットのソース線において前記８個のメモリセルを非隣接側から順に１個，５個，２個に分ける位置に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソースコンタクトは、各メモリセルユニットのソース線において前記１６個のメモリセルを５個（非隣接側）と１１個（隣接側）に分ける位置に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項９】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として１６個のメモリセルによりメモリセルユニットが構成され、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続されている場合、前記ソースコンタクトは、各メモリセルユニットのソース線において前記１６個のメモリセルを非隣接側から順に２個，１０個，４個に分ける位置に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】
ソース線を共通としデータの書き込みが行われ或いはデータの読み出しが行われる基本単位として複数のメモリセルによりメモリセルユニットが構成され、前記ソースコンタクトは、前記メモリセルユニットの両端部よりも内側のソース線上に設けられていることを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、浮遊ゲート電極および制御ゲート電極を有してなる複数のメモリセルが配列された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
特許文献１には、複数のメモリセルが直線状に配列されており、その一端側にソース線コンタクトが形成された構成が示されている。
【特許文献１】特開平１１―１４５４２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
不揮発性半導体記憶装置例えばＥＥＰＲＯＭのメモリセルはマトリクス状に配列されており、より具体的には図１０に示すような平面構造となっている。メモリセル１は、浮遊ゲートを有するメモリトランジスタＱ１と選択トランジスタＱ２とから構成されており、１バイト（８ビット）または１ワード（１６ビット）を単位としてデータの読み出しおよび書き込みが行われるようになっている。図１０には、１バイト（８ビット）の単位であるメモリセルユニット２ａ〜２ｄが示されている。
【０００４】
メモリセルユニット２ａを構成する８個のメモリトランジスタＱ１の各ソース領域は、図面において左右に延びるソース線３として共通化されており、さらに隣接するメモリセルユニット２ｂを構成する８個のメモリトランジスタＱ１の各ソース領域も同一のソース線３として共通化されている。このソース線３において、メモリセルユニット２ａと２ｂとの間およびメモリセルユニット２ｃと２ｄとの間には、図面で上下方向に延びるソースアルミ配線４と接続するためのソースコンタクト５が設けられている。また、選択トランジスタＱ２のドレインには、図示しないドレイン配線（ビット線）と接続するためのビットコンタクト６が設けられている。さらに、半導体基板上には、絶縁膜、浮遊ゲート（図示せず）を介してメモリトランジスタＱ１のコントロールゲート７と選択トランジスタＱ２のセレクトゲート８すなわちワード線が左右方向に延びている。
【０００５】
このような従来構成では、ソース線３は、メモリセルユニット２ａ〜２ｄの端部でソースコンタクト５によってソースアルミ配線４と接続されているため、８個のメモリトランジスタＱ１の各ソース領域からソースコンタクト５までのソース線長が大きく異なる。隣接するメモリトランジスタＱ１のソース領域間の抵抗値と、ソースコンタクト５に最も近いメモリトランジスタＱ１のソース領域とソースコンタクト５との間の抵抗値をともにｒとしたとき、８個のメモリトランジスタＱ１の各ソース領域からソースコンタクト５までの抵抗値はｒ（最小値）から８ｒ（最大値）の範囲の差が生じる。このソース線の抵抗差により、メモリセル間で読み出し時の電流に大きな差が生じる。
【０００６】
メモリトランジスタＱ１を読み出した場合、そのメモリトランジスタＱ１がデータの書き込まれたセルなのか消去状態のセルなのかは、通常、ある判定レベルに対してより電流が流れるかまたは流れないかを判定することで決定される。一般に、ＥＥＰＲＯＭの場合には、浮遊ゲートから電子を引き抜きメモリトランジスタＱ１のしきい値電圧を低く（通常０Ｖ以下に）して、判定レベルの電流値に対してより電流が流れるようにした側を書き込み側、逆に浮遊ゲートに電子を蓄積してメモリトランジスタＱ１のしきい値電圧を高くし、判定レベルの電流値に対してより電流が流れないようにした側を消去側としている。通常、特性変動を考慮して、読み出しの判定レベルに対して書き込み側も消去側も読み出し電流のマージンを確保する必要がある。
【０００７】
図１１は、読み出し判定レベルと読み出し電流との関係を示したもので、読み出し電流の小さいメモリセル、つまりソースコンタクト５からの距離が最大のメモリセルに対する読み出し時の電流マージンが小さくなる。従って、特に、データの書き換えによりメモリセル１の劣化が進行すると、マージンが一層低減し、寿命が短くなるという問題があった。
【０００８】
本発明は上記事情に鑑みてなされたもので、その目的は、読み出し時の電流マージンを大きくできる不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００９】
請求項１に記載した手段によれば、メモリセルは、ソース領域、ドレイン領域、浮遊ゲート電極および制御ゲート電極を有しており、複数のメモリセルのソース領域は共通のソース線（例えばソース拡散ライン）を形成している。このソース線は、ソースコンタクトを介してソース配線（例えばソースアルミ配線）と接続されている。そして、本手段では、ソース線を共通とする各メモリセルのソース領域とソースコンタクトとの間の抵抗の差が最小となるようにソースコンタクトが設けられている。
【００１０】
このようなソースコンタクトの配置とすれば、ソース線を共通とする各メモリセルからのデータの読み出し時に、メモリセル相互間の読み出し電流の差を低減できる。また、これに付随して、メモリセルの読み出し電流の最小値を高めることができる。これにより、判定レベルに対する各メモリセルの読み出し電流マージンを大きくでき、寿命（書き換え可能回数、電荷保持寿命）を高めることができる。また、メモリセル相互間の読み出し電流の差が低減できるので、読み出しレベルを複数設定する多値技術に対しても有利になる。本手段は、例えばＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリなどの不揮発性半導体記憶装置に適用できる。
【００１１】
請求項２に記載した手段によれば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離された構成の場合、ソースコンタクトは、各メモリセルユニットにおけるソース線の中央位置に設けられている。この配置によれば、ソースコンタクト数が最少でかつ最も効果的に各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を低減でき、さらに、ソースコンタクトとメモリセルユニットの両端部に位置するメモリセルとの間の抵抗値を低減できる。その結果、読み出し時の判定レベルに対する各メモリセルのマージンを大きくできる。なお、メモリセルユニットとは、ソース線を共通とし、同時にデータを書き込んだり消去したり、或いはデータの読み出しを行う際の基本単位となる一群のメモリセルをいい、一般には８個（８ビット）、１６個（１６ビット）などがよく用いられる。
【００１２】
請求項３に記載した手段によれば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離された構成の場合、ソースコンタクトは、各メモリセルユニットのソース線において当該メモリセルユニットを構成するメモリセルを等しく二分する位置に設けられている。この配置によれば、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を低減でき、さらに、ソースコンタクトとメモリセルユニットの両端部に位置するメモリセルとの間の抵抗値も低減できる。
【００１３】
請求項４に記載した手段によれば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が分離された構成において、各メモリセルユニットについて２つのソースコンタクトを設ける場合、ソースコンタクトは、８ビット構成のメモリセルユニットのソース線においてメモリセルを１個，６個，１個に分ける位置に設けられている。ソース線において、隣接するメモリセルのソース領域間およびメモリセルのソース領域とこれに隣接するソースコンタクトとの間の距離がほぼ等しい場合、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を最小にすることができる。請求項５に記載した１６ビット構成のメモリセルユニットの場合には、３個，１１個，２個に分ける位置に設ければよい。
【００１４】
請求項６に記載した手段によれば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続された構成において、ソースコンタクトは、８ビット構成のメモリセルユニットのソース線においてメモリセルを３個（非隣接側）と５個（隣接側）に分ける位置に設けられている。ソース線において、隣接するメモリセルのソース領域間およびメモリセルのソース領域とこれに隣接するソースコンタクトとの間の距離がほぼ等しい場合、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を最小にすることができる。請求項８に記載した１６ビット構成のメモリセルユニットの場合には、５個（非隣接側）と１１個（隣接側）に分ける位置に設ければよい。
【００１５】
請求項７に記載した手段によれば、ソース線方向に隣接して配設されたメモリセルユニットのソース線同士が接続された構成において、各メモリセルユニットについて２つのソースコンタクトを設ける場合、ソースコンタクトは、８ビット構成のメモリセルユニットのソース線においてメモリセルを非隣接側から順に１個，５個，２個に分ける位置に設けられている。ソース線において、隣接するメモリセルのソース領域間およびメモリセルのソース領域とこれに隣接するソースコンタクトとの間の距離がほぼ等しい場合、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を最小にすることができる。請求項９に記載した１６ビット構成のメモリセルユニットの場合には、非隣接側から順に２個，１０個，４個に分ける位置に設ければよい。
【００１６】
請求項１０に記載した手段によれば、ソースコンタクトは、メモリセルユニットの両端部よりも内側の（つまり両端部以外の）ソース線上に設けられているので、従来の両端部に設けられているものに比べて、各メモリセルのソース領域とソースコンタクトとの間の抵抗の差を小さくすることができる。
【発明を実施するための最良の形態】
【００１７】
（第１の実施形態）
以下、本発明を電気的書き換え可能な不揮発性半導体記憶装置であるＥＥＰＲＯＭに適用した第１の実施形態について図１ないし図６を参照しながら説明する。
図３は、メモリセルアレイおよびその周辺回路の電気的構成を示すもので、図１０と同一の構成部分には同一符号を付して示している。メモリセルアレイ１０は、複数のメモリセル１がマトリクス状に配列された構成となっている。各メモリセル１は、メモリトランジスタＱ１と選択トランジスタＱ２とから構成されている。１つの行を構成する選択トランジスタＱ２の各ゲートは、共通のワード線ＷＬ０（またはＷＬ１、…）に接続されており、１つの列を構成する選択トランジスタＱ２の各ドレインは、共通のビット線ＢＬ０（またはＢＬ１、…）に接続されている。
【００１８】
本実施形態において、メモリセルアレイ１０からのデータの読み出しは、後述する８ビット構成のメモリセルユニット１９ａ、１９ｂ、１９ｃ、１９ｄ、…（メモリセルユニット１９）を単位として行われるようになっている。このメモリセルユニット１９は、各コントロールゲート７が互いに分離されている構成において、トランジスタＱ３（後述）によってそれぞれのコントロールゲート７の電位を制御しうる構成単位であり、同時にデータを書き込んだり消去したり、あるいはデータの読み出しを行なう場合の基本単位である。
【００１９】
１つの行を構成するメモリトランジスタＱ１のゲート（コントロールゲート）は、メモリセルユニットごとに共通に設けられたトランジスタＱ３のソースに接続されており、このトランジスタＱ３のゲートは、ワード線ＷＬ０（またはＷＬ１、…）に接続されている。各メモリトランジスタＱ１のソースは共通に接続されており、その共通のソースはトランジスタＱ５を介してグランド線１１に接続されている。センスアンプ１２とメモリセルアレイ１０との間のビット線ＢＬ０、ＢＬ１、…には、それぞれカラムセレクタ１３を構成するトランジスタＱ４、Ｑ４、…が接続されている。
【００２０】
ロウデコーダ１４は、ロウアドレスに基づいてロウデコード信号ＲＤ０、ＲＤ１、…を出力し、ワード線駆動回路１５は、書き込み、消去、読み出しの各動作に応じて、ワード線ＷＬ０（またはＷＬ１、…）に対しロウデコード信号ＲＤ０（またはＲＤ１、…）に従った電圧を出力するようになっている。
【００２１】
カラムデコーダ１６は、カラムアドレスに基づいてカラムデコード信号ＣＤ０、ＣＤ１、…を出力し、ビット線駆動回路１７は、書き込み、消去、読み出しの各動作に応じて、ビット線ＢＬ０（またはＢＬ１、…）およびトランジスタＱ４のゲートに対しカラムデコード信号ＣＤ０（またはＣＤ１、…）に従った電圧を出力するようになっている。また、カラムデコーダ１６は、コントロールゲート駆動信号ＣＧを出力するようになっており、コントロールゲート駆動回路１８は、トランジスタＱ３のドレインに対しコントロールゲート駆動信号ＣＧに従った電圧を出力するようになっている。
【００２２】
図１は、メモリセルアレイ１０の部分的な平面構造であって、図１０と同一部分には同一符号を付して示している。この図１には、４つのメモリセルユニット１９ａ〜１９ｄが示されているが、実際には半導体基板上にさらに多くのメモリセルユニット１９が形成されている。メモリセルユニット１９ａ〜１９ｄを構成する８個のメモリトランジスタＱ１の各ソース領域は共通のソース線３を形成しており、隣接するメモリセルユニット１９ａと１９ｂあるいは１９ｃと１９ｄのソース線３同士は分離している。
【００２３】
各メモリセルユニット１９ａ〜１９ｄのソース線３の中央位置には、ソースアルミ配線４と接続するためのソースコンタクト５が設けられている。８個のメモリセル１は、ソース線３の中央位置に対し対称配置とされているため、ソースコンタクト５は、メモリセルユニット１９の各ソース線３において、当該メモリセルユニットを構成する８個のメモリセル１を二等分する位置に設けられている。
【００２４】
選択トランジスタＱ２のドレインには、後述するドレインアルミ配線２９（ビット線ＢＬ０、ＢＬ１、…）と接続するためのビットコンタクト６が設けられている。さらに、半導体基板上には、絶縁膜を介してメモリトランジスタＱ１のコントロールゲート７と選択トランジスタＱ２のセレクトゲート８（すなわちワード線ＷＬ０、ＷＬ１、…）が、図１において左右方向に延設されている。
【００２５】
図２は、図１のＡ−Ａ′線における断面構造を示している。半導体基板としてのＰ型単結晶シリコン基板２０において、Ｐ型シリコン層２０ａの上にはＰウェル層２０ｂが形成されている。Ｐウェル層２０ｂの表層部には、メモリセル１ごとに、不純物拡散領域であるＮ+型ソース領域２１、Ｎ+型ドレイン領域２２およびＮ+型ドレイン領域２３が離間して形成されている。ここで、ソース領域２１は、メモリトランジスタＱ１のソース領域であり、ドレイン領域２２は、メモリトランジスタＱ１のドレイン領域であるとともに選択トランジスタＱ２のソース領域であり、ドレイン領域２３は、選択トランジスタＱ２のドレイン領域である。
【００２６】
単結晶シリコン基板２０の上には、ソース領域２１の一部とドレイン領域２２の一部を覆うように、トンネル絶縁膜としての薄いシリコン酸化膜２４を介して多結晶シリコンからなるフローティングゲート２５（浮遊ゲート電極に相当）が形成されている。フローティングゲート２５の上にはゲート層間絶縁膜としてのシリコン酸化膜２６を介して多結晶シリコンからなるコントロールゲート７（制御ゲート電極に相当）が形成されている。また、単結晶シリコン基板２０の上には、ドレイン領域２２の一部とドレイン領域２３の一部を覆うように、シリコン酸化膜２７を介して多結晶シリコンからなるセレクトゲート８が形成されている。
【００２７】
さらに、コントロールゲート７およびセレクトゲート８の周囲を含めた単結晶シリコン基板２０上にはシリコン酸化膜２８が形成されている。シリコン酸化膜２８の上にはドレインアルミ配線２９が形成され、このドレインアルミ配線２９はビットコンタクト６を通してドレイン領域２３と電気的に接続されている。本実施形態では、２つのメモリセル１に共通して１つのビットコンタクト６が設けられている。
【００２８】
次に、本実施形態の作用および効果について図４ないし図６も参照しながら説明する。
まず、メモリセル１からのデータ読み出しについて説明する。読み出し前において、図３に示すカラムセレクタ１３内のトランジスタＱ４は全てオフしている。センスアンプ１２において、ノードＮ１の電位は一定電位（例えば１Ｖ）に制御されており、センスアンプ１２の出力はＨレベルである。
【００２９】
ロウデコーダ１４に読み出し対象のロウアドレスが入力されると、ワード線駆動回路１５はワード線（例えばＷＬ０）を駆動してその電位をＶddとする。これにより、当該ワード線ＷＬ０上に位置するメモリセル１のトランジスタＱ２、Ｑ３が全てオンとなる。読み出し動作時には、コントロールゲート駆動回路１８は０Ｖを出力しているので、ワード線ＷＬ０に対応するメモリトランジスタＱ１のうちフローティングゲートに電子が注入されていないメモリトランジスタＱ１がオンとなる。
【００３０】
これと同時に、カラムデコーダ１６に読み出し対象のロウアドレスが入力されると、ビット線駆動回路１７はビット線ＢＬ０に介在するトランジスタＱ４をオン駆動する。トランジスタＱ５はオン駆動されているため、メモリトランジスタＱ１がオンしたメモリセル１のビット線（例えばＢＬ０）に充電されていた電荷は、トランジスタＱ２、Ｑ１、Ｑ５を介して放電される。これにより、ノードＮ１の電位は低下し、センスアンプ１２は選択したメモリセル１に書き込まれているデータ（例えば、データ“０”）を出力する。
【００３１】
逆に、フローティングゲートに電子が蓄積されたメモリトランジスタＱ１を読み出す場合には、メモリトランジスタＱ１はオンしないためビット線（例えばＢＬ０）は充電され、ノードＮ１の電位は上昇し、センスアンプ１２はフローティングゲートに電子が蓄積されていないメモリトランジスタＱ１を読み出す場合とは逆のデータ（例えば、データ“１”）を出力することになる。つまり、ノードＮ１の電位によってセンスアンプ１２の出力データは変化する。ノードＮ１の電位が十分低くＧＮＤと同電位の場合には、センスアンプ１２はデータ“０”を出力し、ノードＮ１の電位が上昇し、所定のしきい値を超えるとセンスアンプ１２はデータ“１”を出力するようになる。このしきい値に対するノードＮ１の電位が読み出し時のマージンである。
【００３２】
従って、センスアンプ１２が正しくデータを出力するためには、ノードＮ１の電位が十分に低く、または十分に高くなければならない。ノードＮ１の電位つまりビット線の電荷は、上述のように、読み出し時にトランジスタＱ２，Ｑ１、Ｑ５を介して流れる電流（以下、読み出し電流と称す）に大きく影響され、その電流の大きさは、その経路の抵抗によって変化する。
【００３３】
そして、メモリセルユニット１９を構成するメモリセル間で電流経路の抵抗が異なると、読み出し電流に差が生じ、読み出しマージンが小さくなってしまう。一般に、上記電流経路では、金属配線であるソースアルミ配線４の抵抗よりも不純物拡散領域であるソース線３の抵抗（ソース拡散抵抗）の方が大きく支配的となる。そこで、本実施形態では、各メモリセルユニット１９ａ、１９ｂ、…において、８個のメモリトランジスタＱ１の各ソース領域２１からソースコンタクト５までの抵抗（以下、「メモリトランジスタＱ１（またはメモリセル）のソース線抵抗」と称す）の差を小さくするような構造となっている。
【００３４】
図４は、８ビット構成のメモリセルユニットについて、１つのメモリセルユニットに属する８個のメモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクト５の配置を示している。図中、白丸印がメモリセルを示し、黒四角印がソースコンタクトを示している。図４には、１つのメモリセルユニットに設けられるソースコンタクト５の数が１から９までの場合を示しているが、実際の設計時にはレイアウトサイズの増加との関係を考慮しながら適切なソースコンタクト数とすればよい。
【００３５】
ソースコンタクト数が１の場合には、ソースコンタクト５は、図１にも示したようにメモリセルユニット１９（１９ａ、１９ｂ、…）に対して設けられたソース線３の中央位置に配置されている。ソース線３において、隣接するメモリセル１のソース領域間およびメモリセル１のソース領域とこれに隣接するソースコンタクト５との間の距離が等しい場合、８個のメモリセル１のソース線抵抗の差（ばらつき）は最大で４倍となる。従来構成（図１０）では、同条件の場合に８倍の抵抗差があった。
【００３６】
さらに、図４に示すように、１つのメモリセルユニット１９に対し２つのソースコンタクト５を設ける場合には、メモリセルユニット１９の両端に設けるのではなく、メモリセル１を１個，６個，１個に分ける位置に設ける。これにより、各メモリセル１のソース線抵抗の差をさらに低減でき、読み出し電流のマージンをさらに高めることができる。ソースコンタクト数が３個の場合には、メモリセル１を１個，３個，３個，１個に分ける位置に設ける。
【００３７】
ソースコンタクト数が４個の場合には、８個のメモリセル１を１個，２個，２個，２個，１個に分ける位置に設ける配置と、両端およびメモリセル１を３個，２個，３個に分ける位置に設ける配置の何れを採用してもよい。後者の場合、３個，２個，３個の組み合わせ順（並び順）は任意である。ソースコンタクト数が５個以上になると、ソースコンタクト５のうち２個が両端に配置される。ソースコンタクト数が５個と９個の場合には、各メモリセル１のソース線抵抗の差が最小（ゼロ）になる。ソースコンタクト数が６個、７個、８個の場合には、それぞれ（１個，２個，２個，２個，１個），（１個，２個，１個，１個，２個，１個），（１個，１個，１個，２個，１個，１個，１個）における各組み合わせ順（並び順）は任意である。
【００３８】
図５は、メモリセルユニット１９を１６ビット構成とした場合に、１つのメモリセルユニットに属する１６個のメモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクト５の配置を示している。図５には、１つのメモリセルユニット１９に設けられるソースコンタクト５の数が１から６までの場合を示しており、７以上については省略している。ソースコンタクト数が１の場合には、ソースコンタクト５は、図４と同様にメモリセルユニット１９に対して設けられたソース線３の中央位置に配置されている。
【００３９】
１つのメモリセルユニット１９に対し２つのソースコンタクト５を設ける場合には、メモリセルユニット１９の両端に設けるのではなく、メモリセル１を３個，１１個，２個（２個，１１個，３個でもよい）に分ける位置に設ける。これにより、各メモリセル１のソース線抵抗の差をさらに低減でき、読み出し電流のマージンをさらに高めることができる。ソースコンタクト数が３個の場合には、メモリセル１を１個，７個，７個，１個に分ける位置に設ける配置と、メモリセル１を２個，７個，７個に分ける位置と７個側の端に設ける配置の何れを採用してもよい。
【００４０】
このようなソースコンタクト５の配置によれば、ソース線３を共通とする各メモリセル１からのデータの読み出し時に、メモリセル相互間の読み出し電流の差を低減できる。図５は、メモリセルの読み出し電流の差および電流マージンを示している。この図５に示すように、読み出し時の判定レベルに対する各メモリセル１のマージンを大きくでき、寿命（書き換え可能回数、電荷保持寿命）を高めることができる。
【００４１】
（第２の実施形態）
次に、本発明をＥＥＰＲＯＭに適用した第２の実施形態について図７ないし図９を参照しながら説明する。
図７は、メモリセルアレイ１０の部分的な平面構造であって、図１と同一部分には同一符号を付して示している。隣接するメモリセルユニット３０ａと３０ｂのソース線３１同士、メモリセルユニット３０ｃと３０ｄのソース線３１同士は接続されている。その他の構造は、ソースコンタクト５の配設位置を除いて図１と同じである。
【００４２】
図８は、８ビット構成のメモリセルユニットに属する各メモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクト５の配置を示している。白丸印がメモリセルを示し、黒四角印がソースコンタクトを示している。ソースコンタクト数が１の場合には、ソース線３１を共有する隣接する２つのメモリセルユニット３０ａと３０ｂを示しているが、両者におけるソースコンタクト５は対称的（鏡像関係）にレイアウトされるため、ソースコンタクト数が２以上の場合についてはメモリセルユニット３０ｂを省略している。
【００４３】
ソースコンタクト数が１の場合には、図７および図８に示すように、メモリセルユニット３０ａにおいて、メモリセル１を３個（非隣接側つまりトランジスタＱ３側）と５個（隣接側つまりメモリセルユニット３０ｂ側）に分ける位置にソースコンタクト５を設ける。これにより、メモリセル１のソース線抵抗の差を低減でき、読み出し電流のマージンを高めることができる。
【００４４】
以下、このような配置とする理由について、ソースコンタクト数が１の場合を例に説明する。図７に示すメモリセルユニット３０ａにおいて、８個のメモリセル１をメモリセルユニット３０ｂ側から順にメモリセルＣ１、Ｃ２、…、Ｃ８とし、メモリセルＣ１を基準としてｎ番目の位置にソースコンタクト５を設けた場合のソース線抵抗の値を計算する。ここで、ソースコンタクト５をメモリセルＣ１とＣ２との間に設ける場合が１番目（ｎ＝１）、メモリセルＣ２とＣ３との間に設ける場合が２番目（ｎ＝２）、メモリセルＣ７とＣ８との間に設ける場合が７番目（ｎ＝７）である。図７は、５番目（ｎ＝５）の位置に設けた場合を表わしている。また、ソース線３１のメモリセル間の抵抗値とメモリセル−ソースコンタクト間の抵抗値をｒ、隣接するメモリセルユニット間のソース線３１の抵抗値をＲとする。
【００４５】
メモリセルユニット３０ａの８個メモリセル１のうちでソース線抵抗が最小となるのは、ソースコンタクト５の右側（図７における右）に隣接するメモリセルであり、その抵抗値ｒ(min)は（１）式のようになる。
【００４６】
【数１】
2005317865.tif 000003
【００４７】
一方、メモリセルユニット３０ａの８個メモリセル１のうちでソース線抵抗が最大となるのは、メモリセルＣ１またはメモリセルＣ８であり、何れが最大になるかはソースコンタクト５の位置によって決まる。メモリセルＣ１のソース線抵抗値ｒ(C1)、メモリセルＣ８のソース線抵抗値ｒ(C8)は、それぞれ（２）式、（３）式のようになる。
【００４８】
【数２】
2005317865.tif 000004
【００４９】
ここで、Ｒ＝２ｒの関係を仮定すると、メモリセルＣ１のソース線抵抗値ｒ(C1)およびメモリセルＣ８のソース線抵抗値ｒ(C8)は、それぞれ（４）式、（５）式のようになる。
【００５０】
【数３】
2005317865.tif 000005
【００５１】
この結果から、ｎが１から５までの範囲ではｒ(C8)＞ｒ(C1)の関係が成立し、ｎが６または７ではｒ(C8)＜ｒ(C1)の関係が成立する。従って、８個のメモリセル１（メモリセルＣ１〜Ｃ８）について、ソースコンタクト５までの抵抗（ソース線抵抗）の差Δｒは、ｎが１から５までの範囲では（６）式のようになり、ｎが６または７では（７）式のようになる。両式における第２項は、（１）式においてＲ＝２ｒとしたものである。このように、Ｒ＝２ｒの関係の下では、図７に示すようにソースコンタクト５を５番目（ｎ＝５）の位置に設けた場合に抵抗差Δｒが最小値＝（２５／１２）ｒとなる。
【００５２】
【数４】
2005317865.tif 000006
【００５３】
以下の表に上述した計算結果を示す。
【表１】
2005317865.tif 000007
【００５４】
ソースコンタクト数が２以上の場合にも同様の計算を行うことにより、メモリセル１のソース線抵抗の差が最小となる配置を得ることができる。例えばソースコンタクト数が２の場合には、メモリセルユニット３０ａにおいて、メモリセル１を非隣接側から順に１個，５個，２個に分ける位置に設ける。
【００５５】
図９は、１６ビット構成のメモリセルユニットに属する各メモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクト５の配置を示している。ソースコンタクト数が１の場合には、メモリセルユニット３０ａにおいて、メモリセル１を５個（非隣接側つまりトランジスタＱ３側）と１１個（隣接側つまりメモリセルユニット３０ｂ側）に分ける位置にソースコンタクト５を設ける。これにより、メモリセル１のソース線抵抗の差を低減でき、読み出し電流のマージンを高めることができる。また、１つのメモリセルユニット１９に対し２つのソースコンタクト５を設ける場合には、メモリセルユニット１９の両端に設けるのではなく、メモリセル１を非隣接側から順に２個，１０個，４個に分ける位置に設ける。
【００５６】
以上説明したように、本実施形態によれば隣接するメモリセルユニット３０（例えば３０ａと３０ｂ）のソース線３１同士が接続されている構成において、１つのメモリセルユニット３０ａのみならず隣接するメモリセルユニット３０ｂも考慮して、各メモリセル１のソース線抵抗の差を最小にするようにソースコンタクト５を配置したので、第１の実施形態と同様にデータ読み出し時に判定レベルに対する各メモリセル１の電流マージンを大きくでき、寿命（書き換え可能回数、電荷保持寿命）を高めることができる。
【００５７】
（その他の実施形態）
なお、本発明は上記し且つ図面に示す各実施形態に限定されるものではなく、例えば以下のように変形または拡張が可能である。
ＥＥＰＲＯＭについて説明したが、ＥＰＲＯＭ、フラッシュメモリ等の不揮発性半導体メモリに適用してもよい。例えば、フラッシュメモリなどでは消去後のしきい値電圧や読み出し電流のばらつきが大きいと過剰消去という問題が発生する。それに対しても、本発明は、メモリセル相互間の読み出し電流の差が低減できるので有利となる。
【００５８】
メモリセルユニットを構成するメモリセルの数は８個、１６個に限られない。それ以外の数で構成されている場合でも、第１の実施形態または第２の実施形態で説明したような考え方でメモリセル間のソース線抵抗の差を最小にするようにソースコンタクト５の位置を求めればよい。
第１、第２の実施形態では、ソース線３、３１において、隣接するメモリセル１のソース領域間およびメモリセル１のソース領域とこれに隣接するソースコンタクト５との間の距離が等しいとし、さらに、第２の実施形態では、隣接するメモリセルユニット間のソース線３１の抵抗値Ｒが、ソース線３１のメモリセル間およびメモリセル−ソースコンタクト間の抵抗値ｒの２倍であるとしてソースコンタクト５の最適な配置を説明した。このような関係が成立しない場合には、実際の配置関係、抵抗関係を考慮して第２の実施形態で説明したような計算を行えばよい。
【００５９】
ソース線方向に、３以上のメモリセルユニットのソース線が接続されている場合でも、第２の実施形態で説明した計算方法により、ソースコンタクト５の最適な配置が得られる。ただし、対象とするメモリセルユニットに対し距離の離れたメモリセルユニットの存在がソース線抵抗に及ぼす影響は、隣接するメモリセルユニットによる影響に比べて小さくなるため、必要に応じて省略して計算してもよい。
【図面の簡単な説明】
【００６０】
【図１】本発明の第１の実施形態を示すメモリセルアレイの部分的な平面図
【図２】図１のＡ−Ａ′線における縦断面図
【図３】メモリセルアレイおよびその周辺回路の電気的構成図
【図４】８ビット構成のメモリセルユニットに属するメモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクトの配置を示す図
【図５】１６ビット構成のメモリセルユニットに属するメモリトランジスタＱ１のソース線抵抗の差が最小となるソースコンタクトの配置を示す図
【図６】読み出し電流およびマージンを説明する図
【図７】本発明の第２の実施形態を示す図１相当図
【図８】図４相当図
【図９】図５相当図
【図１０】従来技術を示す図１相当図
【図１１】図６相当図
【符号の説明】
【００６１】
１、Ｃ１〜Ｃ８はメモリセル、３、３１はソース線、４はソース配線、５はソースコンタクト、７はコントロールゲート（制御ゲート電極）、１９ａ〜１９ｄ、３０ａ〜３０ｄはメモリセルユニット、２０は半導体基板、２１はソース領域、２２はドレイン領域、２４、２６はシリコン酸化膜（絶縁膜）、２５はフローティングゲート（浮遊ゲート電極）である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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