(57)【要約】      （修正有）【課題】メモリセルの小型化と大容量化のために、不揮発性メモリ素子の構造を複雑にすることなく書き込み電圧の絶対値を小さくできる素子の駆動方法を提供する。【解決手段】メモリセルと半導体基板との間に形成され第1絶縁層及び第1選択ゲートを有する第1選択トランジスタと、メモリセルとドレイン拡散層との間に形成され第2絶縁層及び第2選択ゲートを有する第2選択トランジスタとを備え、ドレインと第1選択ゲートに負の第1電圧を印加し、第2選択ゲートに正の第2電圧を印加し、ソースに0または正の第3電圧を印加する工程と、電荷を注入するメモリセルの制御ゲートに第2電圧よりも大きい正の第4電圧を印加する工程を備え、これによって制御ゲートに高電圧を印加することなく電荷蓄積層に電荷を注入することを特徴とする。【選択図】図１
2005038909.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板と、半導体基板上に形成された少なくとも１つの島状半導体層と、前記島状半導体層の側壁部の周囲の全部または一部に形成され電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルと、メモリセルと半導体基板との間に形成され第１絶縁層及び第１選択ゲートを有する第１選択トランジスタと、メモリセルと第１選択トランジスタを含む島状半導体層と半導体基板の間に形成されその２つを電気的に絶縁するソースを構成するソース拡散層と、メモリセルを介してソース拡散層と反対側の島状半導体層の端に形成されドレインを構成するドレイン拡散層と、メモリセルとドレイン拡散層との間に形成され第２絶縁層及び第２選択ゲートを有する第２選択トランジスタとを備える不揮発性メモリ素子において、ドレインと第１選択ゲートに負の第１電圧を印加し、第２選択ゲートに正の第２電圧を印加し、ソースに０または正の第３電圧を印加する工程と、電荷を注入するメモリセルの制御ゲートに第２電圧よりも大きい正の第４電圧を印加する工程を備え、これによって電荷蓄積層に電荷を注入することを特徴とする不揮発性メモリ素子の駆動方法。
【請求項２】
ドレインに正の第５電圧を、第２選択ゲートと電荷を放出するメモリセルの制御ゲートに第５電圧よりも大きい正の第６電圧を印加し、ソースと第１選択ゲートに０または正の第７電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第８電圧を印加する電荷放出工程をさらに備え、これによって電荷蓄積層から電荷を放出することを特徴とする請求項１記載の不揮発性メモリ素子の駆動方法。
【請求項３】
ソースに正の第５電圧を、第１選択ゲートと電荷を放出するメモリセルの制御ゲートに第５電圧よりも大きい正の第６電圧を印加し、ドレインと第２選択ゲートに０または正の第７電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第８電圧を印加する電荷放出工程をさらに備え、これによって電荷蓄積層から電荷を放出することを特徴とする請求項１記載の不揮発性メモリ素子の駆動方法。
【請求項４】
ドレインとソースに正の第５電圧を印加し、第１選択ゲート、第２選択ゲートと電荷を放出するメモリセルの制御ゲートに第５電圧よりも大きい正の第６電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第７電圧を印加する電荷放出工程をさらに備え、これによって電荷蓄積層から電荷を放出することを特徴とする請求項１記載の不揮発性メリ素子の駆動方法。
【請求項５】
半導体基板と、半導体基板上に形成された少なくとも１つの島状半導体層と、前記島状半導体層の側壁部の周囲の全部または一部に形成され電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルと、メモリセルと半導体基板との間に形成され絶縁層及び選択ゲートを有する選択トランジスタと、メモリセルと選択トランジスタを含む島状半導体層と半導体基板の間に形成されその２つを電気的に絶縁するソースを形成する拡散層と、メモリセルを介してソース拡散層と反対側の島状半導体層の端に形成されるドレインを形成する拡散層を備える不揮発性メモリ素子において、ドレイン拡散層と選択ゲートに負の第１電圧を印加し、ソース拡散層に０または正の第２電圧を印加する工程と、メモリセルの制御ゲートに正の第３電圧を印加する工程を備え、これによって電荷蓄積層に電荷を注入することを特徴とする不揮発性メモリ素子の駆動方法。
【請求項６】
ドレイン拡散層に正の第４電圧を、メモリセルの制御ゲートに第４電圧よりも大きい正の第５電圧を印加し、ソース拡散層と選択ゲートに０または正の第６電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第７電圧を印加する電荷放出工程をさらに備え、これによって電荷蓄積層から電荷を放出することを特徴とする請求項５記載の不揮発性メモリ素子の駆動方法。
【請求項７】
ドレイン拡散層とソース拡散層に正の第４電圧を印加し、選択ゲートとメモリセルの制御ゲートに第４電圧よりも大きい正の第５電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第６電圧を印加する電荷放出工程をさらに備え、これによって電荷蓄積層から電荷を放出することを特徴とする請求項５記載の不揮発性メモリ素子の駆動方法。
【請求項８】
半導体基板と、半導体基板上に形成された少なくとも１つの島状半導体層と、前記島状半導体層の側壁部の周囲の全部または一部に形成され電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルと、メモリセルと半導体基板との間に形成され第１絶縁層及び第１選択ゲートを有する第１選択トランジスタと、メモリセルと第１選択トランジスタを含む島状半導体層と半導体基板の間に形成されその２つを電気的に絶縁するソースを構成するソース拡散層と、メモリセルを介してソース拡散層と反対側の島状半導体層の端に形成されドレインを構成するドレイン拡散層と、メモリセルとドレイン拡散層との間に形成され第２絶縁層及び第２選択ゲートを有する第２選択トランジスタとを有する不揮発性メモリ素子と、制御ゲートに印加する電圧を発生する第１電圧発生部と、第１選択ゲートに印加する電圧を発生する第２電圧発生部と、ドレインに印加する電圧を発生する第３電圧発生部と、ソースに印加する電圧を発生する第４電圧発生部と、第２選択ゲートに印加する電圧を発生する第５電圧発生部と、第１〜第５電圧発生部が発生する電圧とタイミングを制御する状態制御部とを備え、状態制御部は、第２電圧発生部と第３電圧発生部が負の第１電圧を発生して第１選択ゲートとドレインに印加し、第５電圧発生部が正の第２電圧を発生して第２選択ゲートに印加し、第４電圧発生部が０または正の第３電圧を発生してソースに印加し、第１電圧発生部が第２電圧よりも大きい正の第４電圧を発生して電荷を注入するメモリセルの制御ゲートに印加して電荷蓄積層に電荷を注入するように第１〜第５電圧発生部を制御することを特徴とする半導体記憶装置。
【請求項９】
状態制御部は、第３電圧発生部が正の第５電圧を発生してドレインに印加し、第５電圧発生部と第１電圧発生部が第５電圧よりも大きい正の第６電圧を発生して第２選択ゲートと電荷を放出するメモリセルの制御ゲートに印加し、第４電圧発生部と第２電圧発生部が０または正の第７電圧を発生してソースと第１選択ゲートに印加した後に、前記第１電圧発生部が負の第８電圧を発生して前記制御ゲートに印加して電荷蓄積層から電荷を放出するように第１〜第５電圧発生部を制御することを特徴とする請求項８記載の半導体記憶装置。
【請求項１０】
状態制御部は、第４電圧発生部が正の第５電圧を発生してソースに印加し、第２電圧発生部と第１電圧発生部が第５電圧よりも大きい正の第６電圧を発生して第１選択ゲートと電荷を放出するメモリセルの制御ゲートに印加し、第３電圧発生部と第５電圧発生部が０または正の第７電圧を発生してドレインと第２選択ゲートに印加した後に、前記第１電圧発生部が負の第８電圧を発生して前記制御ゲートに印加して電荷蓄積層から電荷を放出するようにさらに第１〜第５電圧発生部を制御することを特徴とする請求項８記載の半導体記憶装置。
【請求項１１】
状態制御部は、第３電圧発生部と第４電圧発生部が正の第５電圧を発生してドレインとソースに印加し、第２電圧発生部、第５電圧発生部と第１電圧発生部とは第５電圧よりも大きい正の第６電圧を発生して第１選択ゲート、第２選択ゲートと電荷を放出するメモリセルの制御ゲートに印加した後に、前記第１電圧発生部が負の第７電圧を発生して前記制御ゲートに印加して電荷蓄積層から電荷を放出するようにさらに第１〜第５電圧発生部を制御することを特徴とする請求項８記載の半導体記憶装置。
【請求項１２】
請求項８〜１１記載の何れか１つに記載の半導体記憶装置を備えてなる液晶表示装置。
【発明の詳細な説明】
【発明の属する技術分野】
この発明は、不揮発性メモリ素子の駆動方法、半導体記憶装置およびそれを備えてなる液晶表示装置に関するものである。
【０００１】
【従来の技術】
制御ゲートと電荷蓄積層を有するフラッシュメモリのメモリセルにおいて、ＦＮトンネル電流を利用して電荷蓄積層への電荷の注入、電荷蓄積層からの電荷の放出を行うＭＯＳトランジスタ構造のものが公知となっている。この電荷蓄積層の電荷蓄積状態の相違によるしきい値電圧の相違をデータ“０”、“１”として記憶する。例えば、電荷蓄積層に浮遊ゲートを用いたＮチャネルのメモリセルの場合、浮遊ゲートに電荷を注入するには、制御ゲートに高電圧を与え、ドレイン拡散層と、ソース拡散層と、半導体基板とを接地する。このとき、基板側からＦＮトンネル電流によって浮遊ゲートに電荷が注入される。この電荷注入によりメモリセルのしきい値電圧は正方向に移動する。一方、浮遊ゲートから電荷を放出する場合、制御ゲートに負電圧を与え、ドレイン、ソース拡散層と基板を接地する。このとき、浮遊ゲートからＦＮトンネル電流によって基板側へ電荷が放出される。この電荷放出によりメモリセルのしきい値電圧は負方向へ移動する。
【０００２】
以上の動作において、電荷注入と放出、すなわち書き込みと消去とを効率良く行うためには、浮遊ゲートと制御ゲート及び浮遊ゲートと基板との間の容量結合比（一般にカップリングレシオという）の関係が重要である。すなわち浮遊ゲートと制御ゲートとの間の容量が大きいほど、制御ゲートの電位を効果的に浮遊ゲートに伝達することができ、書き込み、消去が容易になる。
【０００３】
しかし、近年の半導体技術の進歩、特に微細加工技術の進歩により、不揮発性メモリ素子のメモリセルの小型化と大容量化とが急速に進んでいる。したがってメモリセル面積を小さくし、かつ浮遊ゲートと制御ゲートとの間の容量をいかに大きく確保するかが重要な問題となっている。浮遊ゲートと制御ゲートとの間の容量を大きくするためには、これらの間のゲート絶縁膜を薄くするか、その誘電率を大きくするか、又は浮遊ゲートと制御ゲートの対向面積を大きくすることが必要である。しかし、ゲート絶縁膜を薄くすることは、信頼性上限界がある。また、ゲート絶縁膜の誘電率を大きくすることは、例えば、シリコン酸化膜に代ってシリコン窒化膜等を用いることが考えられるが、これも主として信頼性上問題があって実用的でない。したがって十分な容量を確保するためには、浮遊ゲートと制御ゲートとのオーバラップ面積を一定値以上確保することが必要となるが、これは、メモリセルの面積を小さくして不揮発性メモリ素子の大容量化を図ることとは相反することとなる。
【０００４】
これに対して、図７に示すような不揮発性メモリ素子が知られている（例えば、特許文献１参照）。図７に示される不揮発性メモリ素子では島状に形成された複数の島状半導体層１２あるいは半導体基板に格子縞状の溝により分離されてマトリクス配列された複数の島状半導体層１２の側壁を利用してメモリセルが構成される。各島状半導体層１２には、メモリセルが２つ形成され、その上下に選択トランジスタが配置されている。メモリセルは、各島状半導体層の上面に形成されてドレインを形成するドレイン拡散層７、前記溝底部に形成されてソースを形成する共通ソース拡散層１１及び各島状半導体層の側壁の周囲全体を取り囲む電荷蓄積層１、３と制御ゲート２、４とにより構成される。一方向の複数の島状半導体層について連続的に配設された制御ゲートが接続された制御ゲート線が形成され、また、制御ゲート線と交差する方向に複数の不揮発性メモリ素子のドレイン拡散層が接続されてビット線が形成されている。
【０００５】
図７に示されるようなメモリセル構成において、メモリセルが過消去の状態（読み出し電位が０Ｖであって、しきい値が負）になった場合でも、非選択セルに電流が流れないようにするために、メモリセルに直列に接続され、島状半導体層の上部にその周囲の少なくとも一部を取り囲むように選択ゲート電極５、６が形成された選択トランジスタが設けられている。このことにより前記の問題は確実に防止することができる。
いま、図７に示すように、１つの島状半導体層に複数のメモリセルを直列に接続して構成した不揮発性メモリ素子において、各メモリセルのしきい値電圧が同じであるとする。このメモリセルの各制御ゲート線（ＣＧ）に順次読み出し電位を与え、電流の有無により”０”、”１”判別を行う読み出し動作を考える。この際、一つの半導体層上で直列に接続されたメモリセルにおいて、半導体層に流れる電流が半導体層の抵抗成分によって電位差を生じると、それに起因して各メモリセルのしきい値電圧が不均一になる現象（バックバイアス効果）が起こりえる。この現象の影響を受けると、直列に接続するメモリセルの個数が制約され、大容量化の障害となる。また、バックバイアス効果は、１つの島状半導体層に複数のデバイスを直列に接続する構成のみならず、１つの島状半導体層に１つのメモリセルが形成されている場合においても影響が起こりえる。すなわち、半導体基板上の位置によってバックバイアス効果にばらつきがある場合も、各メモリセルのしきい値電圧が不均一になり得る。このように、メモリセルの配置場所により閾値電圧が不均一であると、メモリセルへの書き込み／消去／読み出し電圧等が不均一になるために、メモリ素子の特性ばらつきと同様の悪影響をもたらす。
【０００６】
そこで、この基板のバックバイアス効果の問題を解決するために、島状半導体層と半導体基板が電気的に絶縁されるよう構成するさらに改善された方法が知られている（例えば、特許文献２参照）。こうすることによって、島状半導体層と半導体基板が電気的に絶縁される。従って、バックバイアス効果による影響が低減され、集積度が向上し、メモリセルの占有面積を増加させずに浮遊ゲートと制御ゲートとの容量の比をより一層増大させるとともに、製造プロセスに起因するセル特性のばらつきが抑制された不揮発性メモリ素子が提供される。
また別の観点から、フラッシュメモリセルの電荷蓄積層への電荷の注入（書き込み動作）時にメモリセルの制御ゲートやドレイン、ソース等に印加する電圧は、できるだけ低いことが望ましい。低電圧動作が可能であれば、メモリセルの動作に係るデコーダ回路のトランジスタも耐圧やドライブ電流を確保するためにゲート幅／長を大きくする必要がない。更に、書き込み動作時の印加電圧が低いと、チップ内部に昇圧回路がある場合にはその昇圧回路も小型化できる。従って、デコーダトランジスタや昇圧回路の小型化が可能になり、チップ面積を小さくすることができる。
【０００７】
デコーダのトランジスタのゲート幅／長を小さくする方法の１つとして、ドレインに負電圧を印加することによって制御ゲートとチャネルの電位差を確保しながら制御ゲートに印加する電圧の絶対値を小さくする手法がある。しかし、従来構造のフラッシュメモリセルでは、ドレインに負電圧を印加するとＰ型半導体基板（接地）との間が順方向バイアスになって過度の電流が流れるため、単純に負電圧を印加することは出来ない。このために、メモリセル部分をトリプルウェル構造、即ちＰ型半導体基板中にＮ−ウェル層を形成し、メモリセル部分をこのＮ−ウェル層内に形成して半導体基板と電気的に分離する構造にする回避策が知られている。しかし、この手法は、製造プロセスが複雑になるという欠点がある。
【特許文献１】
特開平４−７９３６９号公報
【特許文献２】
特開２００２−５７２３１号公報
【０００８】
【発明が解決しようとする課題】
メモリセルの小型化と大容量化のためには前記の島状半導体層に形成された不揮発性メモリ素子においてもメモリセルの制御ゲートやドレイン拡散層、ソース拡散層等に印加する電圧は、できるだけ低いことが望ましい。このため、ドレイン拡散層に負電圧を印加して制御ゲートとチャネルの電位差を確保しながら制御ゲートに印加する電圧の絶対値を小さくすることが好ましい。しかし、図７に示す従来構造の素子において、ドレイン拡散層７に負電圧を印加すると、Ｐ型半導体層１２（接地）との間が順方向バイアスになってしまうため、単純に負電圧は印加できない。メモリセル部分をトリプルウェル構造にする回避策も考えられるが、実際にＰ型半導体層１２の下部にトリプルウェル構造を作るのは、従来構造のフラッシュメモリセルにも増して製造プロセスが複雑になる。この発明はこのような事情を考慮してなされたもので、島状半導体層に形成され、バックバイアス効果の影響を低減する構造を有する不揮発性メモリ素子の駆動方法に係る発明である。より詳細には、前記メモリ素子が備える選択トランジスタを制御することにより、不揮発性メモリ素子の構造を複雑にすることなく書き込み電圧の絶対値を小さくできる前記素子の駆動方法を提供するものである。
【０００９】
【課題を解決するための手段】
この発明の不揮発性メモリ素子の駆動方法は、半導体基板と、半導体基板上に形成された少なくとも１つの島状半導体層と、前記島状半導体層の側壁部の周囲の全部または一部に形成され電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルと、メモリセルと半導体基板との間に形成され第１絶縁層及び第１選択ゲートを有する第１選択トランジスタと、メモリセルと第１選択トランジスタを含む島状半導体層と半導体基板の間に形成されその２つを電気的に絶縁するソースを構成するソース拡散層と、メモリセルを介してソース拡散層と反対側の島状半導体層の端に形成されドレインを構成するドレイン拡散層と、メモリセルとドレイン拡散層との間に形成され第２絶縁層及び第２選択ゲートを有する第２選択トランジスタとを備える不揮発性メモリ素子において、ドレインと第１選択ゲートに負の第１電圧を印加し、第２選択ゲートに正の第２電圧を印加し、ソースに０または正の第３電圧を印加する工程と、電荷を注入するメモリセルの制御ゲートに第２電圧よりも大きい正の第４電圧を印加する工程を備えることを特徴とする。
【００１０】
この発明によれば、不揮発性メモリ素子の電荷蓄積層に電荷を注入する書き込み動作のために、ソースに０または正の第３電圧を印加し、第１選択ゲートに負の第１電圧を印加しながらドレインに負の第１電圧を印加するので、製造プロセスが複雑なトリプルウェル構造を必要とせずにドレインに過度の電流が流れるのを阻止し、また、制御ゲートに高電圧を印加することなく電荷蓄積層に電荷を注入することできる。従って、デコーダやチップ内部の昇圧回路のトランジスタのゲート幅や長さを小さくすることができ、その結果チップ面積を小さくすることができる。
【００１１】
【発明の実施の形態】
この発明に係る不揮発性メモリ素子は主として、半導体基板と、半導体基板上に形成された少なくとも１つの島状半導体層と、前記島状半導体層の側壁部の周囲の全部または一部に形成され電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルと、メモリセルと半導体基板との間に形成され第１絶縁層及び第１選択ゲートを有する第１選択トランジスタと、メモリセルと第１選択トランジスタを含む島状半導体層と半導体基板の間に形成されその２つを電気的に絶縁するソースを構成するソース拡散層と、メモリセルを介してソース拡散層と反対側の島状半導体層の端に形成されドレインを構成するドレイン拡散層と、メモリセルとドレイン拡散層との間に形成され第２絶縁層及び第２選択ゲートを有する第２選択トランジスタとを備える。
この発明の不揮発性メモリ素子の駆動方法は、ドレインに正の第５電圧を、第２選択ゲートと電荷を放出するメモリセルの制御ゲートに第５電圧よりも大きい正の第６電圧を印加し、ソースと第１選択ゲートに０または正の第７電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第８電圧を印加する電荷放出工程をさらに備えていてもよい。これによって制御ゲートに高電圧を印加することなく電荷蓄積層から電荷を放出することができる。
【００１２】
あるいは、この発明の不揮発性メモリ素子の駆動方法は、ソースに正の第５電圧を、第１選択ゲートと電荷を放出するメモリセルの制御ゲートに第５電圧よりも大きい正の第６電圧を印加し、ドレインと第２選択ゲートに０または正の第７電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第８電圧を印加する電荷放出工程をさらに備えていてもよい。これによって制御ゲートに高電圧を印加することなく電荷蓄積層から電荷を放出することができる。
【００１３】
あるいは、この発明の不揮発性メモリ素子の駆動方法は、ドレインとソースに第５の正電圧を印加し、第１選択ゲート、第２選択ゲートと電荷を放出するメモリセルの制御ゲートに第５の正電圧よりも大きい第６の正電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第７電圧を印加する電荷放出工程をさらに備えていてもよい。これによって、制御ゲートに高電圧を印加することなく、より短い時間で電荷蓄積層から電荷を放出することができる。
【００１４】
また、この発明の不揮発性メモリ素子の駆動方法は、半導体基板と、半導体基板上に形成された少なくとも１つの島状半導体層と、前記島状半導体層の側壁部の周囲の全部または一部に形成され電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルと、メモリセルと半導体基板との間に形成され絶縁層及びゲートを有する選択トランジスタと、メモリセルと選択トランジスタを含む島状半導体層と半導体基板の間に形成されその２つを電気的に絶縁するソースを形成する拡散層と、メモリセルを介してソース拡散層と反対側の島状半導体層の端に形成されるドレインを形成する拡散層を備える不揮発性メモリ素子において、ドレイン拡散層と選択ゲートに負の第１電圧を印加し、ソース拡散層に０または正の第２電圧を印加する工程と、メモリセルの制御ゲートに正の第３電圧を印加する工程を備え、これによって電荷蓄積層に電荷を注入することを特徴とする。
【００１５】
この発明によれば、不揮発性メモリ素子の電荷蓄積層に電荷を注入する書き込み動作のために、ソースに０または正の第３電圧を印加し、第１選択ゲートに負の第１電圧を印加しながらドレインに負の第１電圧を印加するので、製造プロセスが複雑なトリプルウェル構造を必要とせずにドレインに過度の電流が流れるのを阻止し、また、制御ゲートに高電圧を印加することなく電荷蓄積層に電荷を注入することできる。従って、デコーダトランジスタやチップ内部の昇圧回路を小型化することができ、その結果チップ面積を小さくすることができる。
【００１６】
あるいは、この発明の不揮発性メモリ素子の駆動方法は、ドレイン拡散層に正の第４電圧を、メモリセルの制御ゲートに第４電圧よりも大きい正の第５電圧を印加し、ソース拡散層と選択ゲートに０または正の第６電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第７電圧を印加する電荷放出工程をさらに備えていてもよい。これによって、制御ゲートに高電圧を印加することなく電荷蓄積層から電荷を放出することができる。
【００１７】
あるいは、この発明の不揮発性メモリ素子の駆動方法は、ドレイン拡散層とソース拡散層に正の第４電圧を印加し、選択ゲートとメモリセルの制御ゲートに第４電圧よりも大きい正の第５電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第６電圧を印加する電荷放出工程をさらに備えていてもよい。これによって、制御ゲートに高電圧を印加することなく、より短い時間で電荷蓄積層から電荷を放出することができる。
【００１８】
また、この発明の半導体記憶装置は、半導体基板と、半導体基板上に形成された少なくとも１つの島状半導体層と、前記島状半導体層の側壁部の周囲の全部または一部に形成され電荷蓄積層及び制御ゲートを有する少なくとも１つのメモリセルと、メモリセルと半導体基板との間に形成され第１絶縁層及び第１選択ゲートを有する第１選択トランジスタと、メモリセルと第１選択トランジスタを含む島状半導体層と半導体基板の間に形成されその２つを電気的に絶縁するソースを構成するソース拡散層と、メモリセルを介してソース拡散層と反対側の島状半導体層の端に形成されドレインを構成するドレイン拡散層と、メモリセルとドレイン拡散層との間に形成され第２絶縁層及び第２選択ゲートを有する第２選択トランジスタとを有する不揮発性メモリ素子と、制御ゲートに印加する各電圧を発生する第１電圧発生部と、第１選択ゲートに印加する各電圧を発生する第２電圧発生部と、ドレインに印加する各電圧を発生する第３電圧発生部と、ソースに印加する各電圧を発生する第４電圧発生部と、第２選択ゲートに印加する各電圧を発生する第５電圧発生部と、第１〜第５電圧発生部が発生する電圧とタイミングを制御する状態制御部とを備え、状態制御部は、第２電圧発生部と第３電圧発生部が負の第１電圧を発生して第１選択ゲートとドレインに印加し、第５電圧発生部が正の第２電圧を発生して第２選択ゲートに印加し、第４電圧発生部が０または正の第３電圧を発生してソースに印加し、第１電圧発生部が第２電圧よりも大きい正の第４電圧を発生して制御ゲートに印加するようにして電荷を注入するメモリセルの制御ゲートに印加して電荷蓄積層に電荷を注入するように制御する。これによってソースに０または正の第３電圧を印加し、第１選択ゲートに負の第１電圧を印加しながらドレインに負の第１電圧を印加するので、製造プロセスが複雑なトリプルウェル構造を必要とせずにドレインに過度の電流が流れるのを阻止し、また、制御ゲートに高電圧を印加することなく電荷蓄積層に電荷を注入することできる。従って、デコーダやチップ内部の昇圧回路のトランジスタのゲート幅や長さを小さくすることができ、その結果チップ面積を小さくすることができる。
【００１９】
ここで、各電圧発生部が発生する電圧は、例えば、半導体記憶装置に与えられる電源電圧から公知のチャージ・ポンプ回路を用いて正または負の電圧を生成することができる。そして、スイッチ手段を備えることにより、生成された各電圧を必要なタイミングで各端子に印加するように構成することができる。状態制御部は、半導体記憶装置の外部から与えられる制御情報に応じて、半導体記憶装置の内部に発生させるべき信号や電圧とそのタイミングを制御するものである。状態制御部は所定のプログラムを備えたマイクロコントローラで構成してもよく、あるいは論理回路で構成してもよい。状態制御部は、例えば前記のチャージ・ポンプ回路やスイッチ手段を制御することによって電圧を所定のタイミングで発生する。
【００２０】
あるいは、この発明の半導体記憶装置は、状態制御部が、第３電圧発生部が正の第５電圧を発生してドレインに印加し、第５電圧発生部と第１電圧発生部が第５電圧よりも大きい正の第６電圧を発生して第２選択ゲートと電荷を放出するメモリセルの制御ゲートに印加し、第４電圧発生部と第２電圧発生部が０または正の第７電圧を発生してソースと第１選択ゲートに印加した後に、前記第１電圧発生部が負の第８電圧を発生して前記制御ゲートに印加して電荷蓄積層から電荷を放出するようにさらに第１〜第５電圧発生部を制御してもよい。これによって制御ゲートに高電圧を印加することなく電荷蓄積層から電荷を放出することができる。
【００２１】
あるいは、この発明の半導体記憶装置は、状態制御部が、第４電圧発生部が正の第５電圧を発生してソースに印加し、第２電圧発生部と第１電圧発生部が第５電圧よりも大きい正の第６電圧を発生して第１選択ゲートと電荷を放出するメモリセルの制御ゲートに印加し、第３電圧発生部と第５電圧発生部が０または正の第７電圧を発生してドレインと第２選択ゲートに印加した後に、前記第１電圧発生部が負の第８電圧を発生して前記制御ゲートに印加して電荷蓄積層から電荷を放出するようにさらに第１〜第５電圧発生部を制御してもよい。これによって制御ゲートに高電圧を印加することなく電荷蓄積層から電荷を放出することができる。
【００２２】
あるいは、この発明の半導体記憶装置は、状態制御部が、第３電圧発生部と第４電圧発生部が正の第５電圧を発生してドレインとソースに印加し、第２電圧発生部、第５電圧発生部と第１電圧発生部は第５電圧よりも大きい正の第６電圧を発生して第１選択ゲート、第２選択ゲートと電荷を放出するメモリセルの制御ゲートに印加した後に、前記第１電圧発生部が負の第７電圧を発生して前記制御ゲートに印加して電荷蓄積層から電荷を放出するようにさらに第１〜第５電圧発生部を制御してもよい。これによって、制御ゲートに高電圧を印加することなく、より短い時間で電荷蓄積層から電荷を放出することができる。
また、この発明の液晶表示装置は、前記の半導体記憶装置を備えてなる。
【００２３】
以下、図面に示す実施形態に基づいてこの発明を詳述する。なお、この発明は、これによって限定されるのもではない。
（実施の形態１）
この発明に係る半導体記憶装置が備える不揮発性メモリ素子の構造を形成するための製造工程の一例を図９〜図２８を参照して説明する。この実施の形態で形成する不揮発性メモリ素子は、半導体基板を、例えば島状に加工することで島状半導体層を形成し、該島状半導体層の側面を活性領域面とし、該活性領域面にトンネル酸化膜及び電荷蓄積層として浮遊ゲートを複数形成し、各々の島状半導体層を半導体基板に対して電気的にフローティング状態とし、各々のメモリセルの活性領域を電気的にフローティング状態とする不揮発性メモリ素子において、島状半導体層の上部と下部に選択トランジスタを配置し、選択トランジスタに挟まれてメモリセルを複数個、例えば２個配置し、各々メモリセルを該島状半導体層に沿って直列に接続した構造である。図８は、この発明に係る不揮発性メモリ素子を複数配列してなるメモリセルアレイの平面図である。また、図９〜図２８は、図８のメモリセルアレイの製造例を示す断面（図８のＡ−Ａ′線）工程図である。
まず、半導体基板として、例えばｐ型シリコン基板１００の表面に、第一の絶縁膜として、例えばシリコン窒化膜３１０を２００〜２０００ｎｍ堆積し、公知のフォトリソグラフィ技術によりパターンニングして、マスク層としてレジストを形成する（図９）。
【００２４】
レジストをマスクとして用いて、反応性イオンエッチングにより第一の絶縁膜であるシリコン窒化膜３１０をエッチングする。そして第一の絶縁膜であるシリコン窒化膜３１０をマスクに用いて、反応性イオンエッチングにより半導体基板であるｐ型シリコン基板１００を２，０００〜２０，０００ｎｍエッチングして、格子縞状の第一の溝部２１０を形成する。これにより、半導体基板であるｐ型シリコン基板１００は、島状をなして複数の島状半導体層１１０に分離される。その後、島状半導体層１１０の表面を酸化することで第二の絶縁膜となる（図１０）。
【００２５】
次に、例えば等方性エッチングにより各島状半導体層１１０の周囲の第二の絶縁膜である熱酸化膜４１０をエッチング除去した後、必要に応じて斜めイオン注入を利用して各島状半導体層１１０の側壁にチャネルイオン注入を行う。あるいはチャネルイオン注入に代って、ＣＶＤ法により硼素を含む酸化膜を堆積し、その酸化膜からの硼素拡散を利用してもよい。続いて、例えば熱酸化法を用いて各島状半導体層１１０の周囲に、例えば１０ｎｍ程度のトンネル酸化膜となる第三の絶縁膜として、例えばシリコン酸化膜４２０を形成する（図１１）。この際、トンネル酸化膜は熱酸化膜に限らず、ＣＶＤ酸化膜もしくは、窒素酸化膜でもよい。また、この第三絶縁膜は、島状半導体層１１０の側面、上面、半導体基板１００の表面の上全面に形成してもよいが、少なくとも島状半導体層１００の活性領域となる領域上に形成されていればよい。
【００２６】
続いて第一の導電膜となる、例えば多結晶シリコン膜５１０を堆積する（図１２）。この第一の導電膜は、島状半導体層１１０の側面、上面、半導体基板１００の表面の上全面に形成してもよいが、少なくとも島状半導体層１００の側壁上に形成されていればよい。その後、ＣＶＤ法により第四の絶縁膜として、例えばシリコン窒化膜３２１を堆積させる。続いて、第四の絶縁膜であるシリコン窒化膜３２１を、例えば反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に残存させる（図１３）。
【００２７】
格子縞状の第一の溝部２１０にＣＶＤ法により第五の絶縁膜として、例えばシリコン酸化膜４３１を堆積する（図１４）。格子縞状の第一の溝部２１０の所望の深さまで第五の絶縁膜であるシリコン酸化膜４３１を埋めこむ（図１５）。第五の絶縁膜であるシリコン酸化膜４３１をマスクに第四の絶縁膜であるシリコン窒化膜３２１を等方性エッチングにより第五の絶縁膜であるシリコン酸化膜４３１と第一の導電膜である多結晶シリコン膜５１０の間にのみ第四の絶縁膜であるシリコン窒化膜３２１残存させるようエッチングを行う（図１６）。この際、第五の絶縁膜であるシリコン酸化膜４３１の上面より第四の絶縁膜であるシリコン窒化膜３２１が窪みを生じた状態となり、この窪みに第六の絶縁膜としてシリコン酸化膜４４１を堆積する。この際、第六の絶縁膜であるシリコン酸化膜４４１の膜厚は第四の絶縁膜であるシリコン窒化膜３２１の約半分程度以上の膜であれば上記窪みが埋まる。また、第一の導電膜である多結晶シリコン膜５１０の側壁にも酸化膜４４１堆積するため、例えば等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁の酸化膜４４１を除去する。前記窪み部には第六の絶縁膜であるシリコン酸化膜４４１が残存し、第四の絶縁膜であるシリコン窒化膜３２１は第五の絶縁膜であるシリコン酸化膜４３１、第六の絶縁膜であるシリコン酸化膜４４１によって埋没する。
【００２８】
続いて、同様にＣＶＤ法により第四の絶縁膜であるシリコン窒化膜３２２を堆積させ、反応性イオンエッチングにより第一の導電膜である多結晶シリコン膜５１０の側壁にサイドウォールスペーサ状に第四の絶縁膜であるシリコン窒化膜３２２を残存させる（図１７）。その後、同様に第五の絶縁膜であるシリコン酸化膜４３２を埋めこんだ後、サイドウォールスペーサ状の第四の絶縁膜であるシリコン窒化膜３２２の上部に、第六の絶縁膜と同様に第六の絶縁膜であるシリコン酸化膜４４２を配置する。次いで、同様に第一の導電膜である多結晶シリコン膜５１０の側壁に第四の絶縁膜であるシリコン窒化膜３２３のサイドウォールスペーサを形成する（図１８）。
【００２９】
これらを繰り返すことにより第一の導電膜である多結晶シリコン膜５１０の側壁に複数の第四の絶縁膜であるシリコン窒化膜のサイドウォールスペーサを形成させる（図１９）。等方性エッチングにより第一の導電膜である多結晶シリコン膜５１０の分割を行う（図２０）。第一の導電膜である多結晶シリコン膜５１０を第一の導電膜である多結晶シリコン膜５１１〜５１４に分割形成する手段として、  第四の絶縁膜であるシリコン窒化膜３２１〜３２４をマスクに、例えば熱酸化により分離形成を行ってもよい。また、エッチングと熱酸化を組み合わせて分離形成を行ってもよい。分割された第一の導電膜である多結晶シリコン膜５１１〜５１４及び第一の絶縁膜であるシリコン窒化膜３１０と自己整合で島状半導体層１１０、半導体基板１００に不純物導入を行う。この際、第一の配線層（ソース）となる不純物拡散層７１０はイオン注入法などにより不純物濃度の調整を行ってもよい（図２０）。
【００３０】
第一の配線層である不純物拡散層７１０の形成するタイミングはＮ型半導体層７２１〜７２４の形成と同時でなくてもよい。例えば第二の絶縁膜である熱酸化膜４１０形成後に、例えばイオン注入法などにより第一の配線層である不純物拡散層７１０の形成を行ってもよいし、第三の絶縁膜であるシリコン酸化膜４２０の形成後に行ってもよい。また、先に述べたタイミングを組み合わせて複数回行ってもよい。その後、第一の導電膜である多結晶シリコン膜５１１〜５１４の露出部を、例えば熱酸化法によって第七の絶縁膜であるシリコン酸化膜４５０を選択的に形成する。この際、熱処理を施すことにより不純物拡散層７１０〜７２４を拡散させ島状半導体層１１０のＰ型領域を電気的にフローティング状態とする（図２１）。第一の導電膜である多結晶シリコン膜５１１〜５１４の不純物の導入は第一の導電膜である多結晶シリコン膜５１０の成膜時に行ってもよいし、島状半導体層１１０に不純物導入を行う際に行ってもよいし、導電膜となれば導入時期は制限されない。
【００３１】
その後、第四の絶縁膜であるシリコン窒化膜サイドウォールスペーサ３２１〜３２４を、例えば等方性エッチングにより除去した後、ＣＶＤ法により第八の絶縁膜となるシリコン酸化膜４６１を堆積し異方性エッチング及び等方性エッチングにより第一の導電膜である多結晶シリコン膜５１１の側部を埋設するように酸化膜４６１を埋めこむ。次いで、第一の導電膜である多結晶シリコン膜５１２〜５１４及び第七の絶縁膜であるシリコン酸化膜４５０に第九の絶縁膜となる、例えばシリコン窒化膜３３１を堆積しサイドウォールスペーサを形成する（図２２）。
【００３２】
続いて、第一の導電膜である多結晶シリコン膜５１１の側部を露出する程度に第八の絶縁膜であるシリコン酸化膜４６１をエッチバックして、第二の導電膜となる、例えば多結晶シリコン膜５２１を堆積する（図２３）。その後、第二の導電膜である多結晶シリコン膜５２１と自己整合で半導体基板であるｐ型シリコン基板１００に第二の溝部２２０を形成し、不純物拡散層７１０を分離する。つまり第二の導電膜の分離部と自己整合的に第一の配線層の分離部を形成する。続いて、第一の導電膜である多結晶シリコン膜５１１と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２１をエッチバックし、選択ゲートとする。その際、島状半導体層１１０の間隔を、図８のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する選択ゲート線となる第二の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜４６２を堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２１の側部及び上部を埋設するように第八の絶縁膜であるシリコン酸化膜４６１を埋めこむ。その後、等方性エッチングにより第九の絶縁膜であるシリコン窒化膜３３１のサイドウォールスペーサを除去し、露出した第一の導電膜である多結晶シリコン膜５１２〜５１４の表面に層間絶縁膜６１２を形成する（図２４）。この層間絶縁膜６１２は、例えばＯＮＯ膜とする。
【００３３】
続いて同様に第二の導電膜となる多結晶シリコン膜５２２を堆積し、エッチバックすることで、第一の導電膜である多結晶シリコン膜５１２の側部に層間絶縁膜６１２を介して第二の導電膜である多結晶シリコン膜５２２を配置させる（図２５）。このとき、図８のＡ−Ａ’方向について予め所定の値以下に設定しておくことによって、マスク工程を用いることなく、その方向に連続する制御ゲート線となる第三の配線層として形成される。その後、第八の絶縁膜であるシリコン酸化膜４６３を堆積し異方性エッチング及び等方性エッチングにより第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように第八の絶縁膜である酸化膜４６３を埋めこむ。同様に繰り返すことで第一の導電膜である多結晶シリコン膜５１３の側部に層間絶縁膜６１３を介して第二の導電膜である多結晶シリコン膜５２３を配置させる（図２６）。
【００３４】
第二の導電膜である多結晶シリコン膜５２２の側部及び上部を埋設するように酸化膜４６３を埋めこむ。最上段第一の導電膜である多結晶シリコン膜５１４においては最下段第一の導電膜である多結晶シリコン膜５１１と同様に第一の導電膜である多結晶シリコン膜５１４と接触しうる程度に、第二の導電膜である多結晶シリコン膜５２４をエッチバックする。第二の導電膜である多結晶シリコン膜５２４の上層に第十の絶縁膜となる、例えばシリコン酸化膜４６５を堆積し、エッチバックもしくはＣＭＰ法などにより不純物拡散層７２４を備える島状半導体層１１０の上部を露出させ、ビット線として第四の配線層８４０を第二もしくは第三の配線層と方向が交差するよう形成し、島状半導体層１１０の上部と接続する（図２７）。なお、図２７では、第四の配線層８４０がアライメントズレなく不純物拡散層７２４上に配置されている状態を示しているが、アライメントズレが発生しても、図２８に示すように、第四の配線層８４０は不純物拡散層７２４に接続させることができる。
【００３５】
その後、公知の技術により層間絶縁膜を形成しコンタクトホール及びメタル配線を形成する。これにより、第一の導電膜となる多結晶シリコン膜を浮遊ゲートとする電荷蓄積層に注入される電荷状態によってメモリ機能を有する不揮発性メモリ素子が実現する。
（実施の形態２）
この発明の半導体記憶装置の回路構成例を、図２９を参照して説明する。図２９は、この発明の半導体記憶装置３０のブロック図である。半導体記憶装置３０は、複数の不揮発性メモリ素子からなるメモリセルアレイ３１を備え、メモリセルアレイ３１はデータを格納する複数のメモリセルから構成される。
【００３６】
メモリセルアレイ３１は、複数のブロックＢ０〜Ｂｎに配置されている。各ブロックはローカル行デコーダ３２Ｂ０〜３２Ｂｎを備える。例えば、ブロックＢ０はローカル行デコーダ３２Ｂ０を備える。各ブロックは、特定のブロック内にのみ延びる複数のビット線５１Ｓ０〜５１Ｓ０ｉ、５１Ｓ１〜５１Ｓ１ｉ、・・・、５１Ｓｎ〜５１Ｓｎｉと、そのブロック内にのみ延びる複数のローカルワード線（図示せず）を備える。メモリセルはローカルワード線と前記ビット線との交点に設置される。メモリセルアレイ３１の前記ビット線は列ゲート回路３７を介して列デコーダ３６に接続されている。
【００３７】
ブロックＢ０〜Ｂｎの各々のローカルワード線は各ブロックのローカル行デコーダ３２Ｂ０〜３２Ｂｎに接続されている。さらに、メモリセルアレイ３１はまた、グローバル行デコーダ３５に接続される複数のグローバルワード線３９Ｓ０〜３９Ｓｎを備える。グローバルワード線３９Ｓ０〜３９Ｓｎはローカル行デコーダ３２Ｂ０〜３２Ｂｎの各々に接続され、すべてのブロックＢ０〜Ｂｎを介して延びている。グローバルワード線３９Ｓ０〜３９Ｓｎは、メモリセルアレイ３１の各ブロックのローカルワード線に物理的に接続されていないが、ブロックの各ローカル行デコーダ３２Ｂ０〜３２Ｂｎを介して各ブロックのローカルワード線に電気的に接続されることが可能である。図３０は、後述するブロックＢ０〜Ｂｎの各メモリセルアレイの形態を示す。
【００３８】
グローバル行デコーダ３５はメモリセルアレイ３１の行デコーダであり、アドレスバス４９から行アドレスを受けてグローバルワード線３９Ｓ０〜３９Ｓｎの１つを選択する。ローカル行デコーダ３２Ｂ０〜３２Ｂｎ、の各々は、図示しない複数のスイッチングトランジスタを備え、それぞれはローカルワード線を対応するグローバルワード線３９Ｓ０〜３９Ｓｎに接続する。ローカル行デコーダ３２〜３２ｎの各々はブロック選択信号をブロックデコーダ３４から受け取る。例えば、ローカル行デコーダ３２Ｂ０はブロック選択信号Ｓ０を受け取る。ローカル行デコーダへブロック選択信号が出力されると、各ローカル行デコーダ３２Ｂ０〜３２Ｂｎの全スイッチトランジスタ（図示せず）がターンオンする。ブロック選択信号がローカルデコーダ３２Ｂ０〜３２Ｂｎへ出力されないときには、各ローカル行デコーダ３２Ｂ０〜３２Ｂｎのスイッチングトランジスタはターンオフの状態にある。これによって、ブロックのローカルワード線はメモリ処理期間にグローバルワード線３９Ｓ０〜３９Ｓｎから絶縁されると共に、他のブロックのローカルワード線からも絶縁される。ローカル行デコーダ３２Ｂ０〜３２Ｂｎの各々もまた、消去制御信号、つまり消去信号を受け取る。ブロックデコーダ３４は、ブロック選択信号Ｓ０〜Ｓｎの適当な１つを出力することによってそのブロックを選択する。ブロックデコーダ３４はまた、バス４９に接続されブロックアドレスを受け取る。
【００３９】
また、各ブロックはブロック内にのみ延びる複数の第１及び第２ローカル選択線（図示せず）を備える。ブロックＢ０〜Ｂｎの各々の第１及び第２ローカル選択線は各ブロックのローカル行デコーダ３２Ｂ０〜３２Ｂｎに接続されている。さらに、メモリセルアレイ３１はまた、グローバル行デコーダ３５に接続される複数の第１グローバル選択線４１Ｓ０〜４１Ｓｎ及び第２グローバル選択線４２Ｓ０〜４２Ｓｎを備える。第１グローバル選択線４１Ｓ０〜４１Ｓｎ及び第２グローバル選択線４２Ｓ０〜４２Ｓｎはローカル行デコーダ３２Ｂ０〜３２Ｂｎの各々に接続され、すべてのブロックＢ０〜Ｂｎを介して延びている。第１グローバル選択線４１Ｓ０〜４１Ｓｎ及び第２グローバル選択線４２Ｓ０〜４２Ｓｎは、メモリセルアレイ３１の各ブロックの第１及び第２ローカル選択線に物理的に接続されていないが、ブロックの各ローカル行デコーダ３２Ｂ０〜３２Ｂｎを介して各ブロックの第１及び第２ローカル選択線に電気的に接続されることが可能である。
【００４０】
消去スイッチ３３は複数のスイッチ（図２９に図示しない）を備え、各スイッチはブロックＢ０〜Ｂｎの１つのブロックの共通ソース線３８Ｓ０〜３８Ｓｎに接続される。消去スイッチ３３の各々は、電圧Ｖｇ（つまりグランド）又は消去電圧を、ブロック選択線４０Ｓ０〜４０Ｓｎの１つからのブロック選択信号およびメモリ処理（つまり、読み出し，書き込みおよび消去処理）によって、関連するブロックの共通ソース線３８Ｓ０〜３８Ｓｎの１つへ選択的に接続する。つまり、消去スイッチ３３は、ブロック選択信号Ｓ０〜Ｓｎに無関係に、半導体記憶装置３０の読み出しおよび書き込み処理期間中に電圧Ｖｇを全共通ソース線３８Ｓ０〜３８Ｓｎへ印加する。半導体記憶装置３０が消去信号によって消去処理されるとき、ブロックデコーダ３４は、選択されたブロック信号を出力し、消去スイッチ３３の対応するスイッチに消去電圧を、選択されたブロックに印加させる。一方、消去スイッチの他のスイッチは電圧Ｖｇを他のブロックに印加する。
【００４１】
図３０は、ブロック６０と、関連するローカル行デコーダ６１を示す。ブロック６０は図２９のブロックＢ０〜Ｂｎのいずれか１つである。ローカル行デコーダ６１はブロック６０に対応するローカル行デコーダ３２Ｂ０〜３２Ｂｎのいずれか１つである。図３０はブロック６０を介して延びるグローバルワード線６２と６３のみを示している。グローバルワード線６２、６３は、図２９のグローバルワード線３９Ｓ０〜３９Ｓｎのいずれか２つである。
【００４２】
ブロック６０は、ビット線６６〜６６ｉを備える。さらに、ブロック６０は、各々がグローバルワード線６２、６３に対応する第２ローカルワード線６７と第１ローカルワード線６８とを備える。例えば、第１ローカルワード線６８はローカル行デコーダ６１のスイッチングトランジスタ７５を介して第１グローバルワード線６３に接続され、第２ローカルワード線６７はローカル行デコーダ６１のスイッチングトランジスタ７４を介して第２グローバルワード線６２に接続される。
さらに、ブロック６０は、各不揮発性メモリ素子の第１選択トランジスタ８３〜８３ｉの第１選択ゲート８１〜８１ｉに接続される第１ローカル選択線７２と第２選択トランジスタ８２〜８２ｉの第２選択ゲート８０〜８０ｉに接続される第２ローカル選択線７１とを備える。例えば、第１ローカル選択線７２はローカル行デコーダ６１のスイッチングドランジスタ７７を介して第１グローバル選択線７０に接続され、第２ローカル選択線７１はローカル行デコーダ６１のスイッチングトランジスタ７６を介して第２グローバル選択線６９に接続される。
【００４３】
ブロック６０は共通ソース線７３を有し、共通ソース線７３は消去スイッチ３３（図２９）の１つに接続されている。さらに、ブロック６０はメモリセル６４〜６４ｉ、６５〜６５ｉを備える。メモリセル６５〜６５ｉは第１制御ゲート７９〜７９ｉを有し、メモリセル６４〜６４ｉは第２制御ゲート７８〜７８ｉを有する。また各不揮発性メモリ素子はビット線６６〜６６ｉへ接続されるドレインと、共通ソース線７３に接続されるソースを有する。
【００４４】
図２９の列デコーダ３６には、ドレインに印加する各電圧を発生するドレイン電圧発生部４３が設けられ、列ゲート回路３７を介して各ドレインに接続されるビット線５１Ｓ０〜５１Ｓ０ｉ、５１Ｓ１〜５１Ｓ１ｉ、５１Ｓｎ〜５１Ｓｎｉを駆動する。また、グローバル行デコーダ３５には、第１制御ゲートに印加する各電圧を発生する第１制御ゲート電圧発生部４４と第２制御ゲートに印加する各電圧を発生する第２制御ゲート電圧発生部４５が設けられ、ローカル行デコーダ３２Ｂ０〜３２Ｂｎを介して選択されたメモリセルの制御ゲートに接続されるローカルワード線を駆動する。また、グローバル行デコーダ３５にはメモリ素子の第１選択ゲートに印加する各電圧を発生する第１選択ゲート電圧発生部４６と、第２選択ゲートに印加する各電圧を発生する第２選択ゲート電圧発生部４７が設けられ、ローカル行デコーダ３２〜３２ｎを介してメモリ素子の第１及び第２選択ゲートに接続される第１及び第２ローカル選択線をそれぞれ駆動する。
消去スイッチ３３には、メモリ素子のソースに印加する各電圧を発生するソース電圧発生部４８が設けられ、メモリ素子のソースに接続される共通ソース線７３を駆動する。
【００４５】
そして、半導体記憶装置の外部から与えられる制御情報に応じて、半導体記憶装置３０の内部に発生させるべき信号や電圧とそのタイミングを制御する状態制御部５０が設けられている。
（実施の形態３）
この発明に係る不揮発性メモリ素子の電荷蓄積層に電荷を注入する書き込み動作の実施の形態を、以下に説明する。
【００４６】
図３はひとつの島状半導体層に形成される不揮発性メモリ素子の断面図である。また、図４は、その等価回路図であり、図３０のメモリセルアレイを構成する各不揮発性メモリ素子と同じものである。図３の不揮発性メモリ素子は、Ｐ型半導体基板１３から電気的に絶縁されたＰ型島状半導体層１２の中に電荷蓄積層１，３と制御ゲート２，４を有するメモリセルが２つ（Ｍ１、Ｍ２）、選択トランジスタが２つ（Ｎ１、Ｎ２）存在する不揮発性メモリ素子である。以下にこのメモリアレイ内のメモリセルの電荷蓄積層に電荷を注入する書き込み動作の場合に各端子に印加する電圧について説明する。
【００４７】
今、図３０に示すメモリセルアレイの第１及び第２ローカル選択線７２、７１、第１及び第２ローカルワード線６８、６７、ビット線６６ｉが選択されているとする。即ち、第１及び第２ローカル選択線７２、７１、第１及び第２ローカルワード線６８、６７、ビット線６６ｉは、それぞれ第１及び第２選択ゲート電圧発生部４６、４７、第１及び第２制御ゲート電圧発生部４４，４５、ドレイン電圧発生部４３と接続された状態にある。従って、不揮発性メモリ素子の第１制御ゲート４には、第１ローカルワード線６８を介して第１制御ゲート電圧発生部４４の電圧が印加される。同様に、第２制御ゲート２には、第２ローカルワード線６７を介して第２制御ゲート電圧発生部４５の電圧が印加される。また、第１及び第２選択ゲート６、５およびドレイン７には、第１及び第２ローカル選択線７２，７１、ビット線６６ｉを介して第１及び第２選択ゲート電圧発生部４６，４７、ドレイン電圧発生部４３の各電圧がそれぞれ印加される。また、ソース１１には、共通ソース線７３を介してソース電圧発生部４８の電圧が印加される。
【００４８】
図４に示す不揮発性メモリ素子のメモリセルＭ１の電荷蓄積層３へＦＮトンネル電流により電荷を注入する（書き込み）動作は次のように行う。まず、第１制御ゲート４に高電圧ＶＨ１、第２制御ゲート２に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、第２選択ゲート５に正電圧ＶＨ３、第１選択ゲート６にソース１１への導通が阻止できる程度の負電圧ＶＮ１、ソース１１を接地、ドレイン７に負電圧ＶＮ１を印加する。
【００４９】
ただし、選択ブロックの内、電荷注入を行わないメモリ素子に対しては、ドレイン７（ビット線）に正電圧を印加または接地することで書き込みを阻止する。ドレイン７に負電圧ＶＮ１を印加することで、Ｎ型拡散層８、９、１０が負電圧ＶＮ１となる。そして島状半導体層１２中の電荷蓄積層３に絶縁膜を介して面する部分の第１浮遊チャネル１５（図３）が負電圧ＶＮ１へチャージされて、第１制御ゲート４と第１浮遊チャネル１５に高電圧ＶＨ１−負電圧ＶＮ１の電位差が発生する。このとき第１浮遊チャネル１５からＦＮトンネル電流によって電荷蓄積層３へ電荷が注入される。この電荷注入によりメモリセルＭ１のしきい値電圧は正方向に移動する。ただし、第１選択ゲート６に負電圧ＶＮ１を印加することにより、Ｎ型拡散層１０とソース１１が導通しないため、ソース１１から負電圧の印加されたドレイン７へ過剰な電流が流れることがない。また、メモリセルＭ２の電荷蓄積層１には電荷が注入されないので、しきい値は変動しない。以上が選択されたブロックの下段メモリセルＭ１の電荷蓄積層３へＦＮトンネル電流により電荷を注入する（書き込み）場合の説明である。
【００５０】
これに対して、ブロックの上段メモリセルＭ２の電荷蓄積層１へ電荷を注入する書き込み動作の手順は下記のとおりである。第２制御ゲート２に高電圧ＶＨ１、第１制御ゲート４に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、第２選択ゲート５に正電圧ＶＨ３、第１選択ゲート６にソース１１への導通を阻止できる負電圧ＶＮ１、ソース１１を接地、電荷注入するドレイン７には負電圧ＶＮ１を印加する。
【００５１】
また、選択ブロックの内、電荷注入を行わないメモリ素子に対しては、そのメモリセルのドレイン７（ビット線）を正電圧または接地することで書き込みを阻止する。前記のように、ドレイン７に負電圧ＶＮ１を印加することで、Ｎ型拡散層８、９、１０が負電圧ＶＮ１となる。そして島状半導体層１２中の電荷蓄積層１に絶縁膜を介して面する部分の第２浮遊チャネル１４（図３）が負電圧ＶＮ１へチャージされて、第２制御ゲート２と第２浮遊チャネル１４の間に高電圧ＶＨ１−負電圧ＶＮ１の電位差が発生する。このとき第２浮遊チャネル１４からＦＮトンネル電流によって電荷蓄積層１へ電荷が注入される。この電荷注入によりメモリセルＭ２のしきい値電圧は正方向に移動する。ただし、第１選択ゲート６に負電圧ＶＮ１を印加することにより、Ｎ型拡散層１０とソース１１が導通しないため、ソース１１から負電圧の印加されたドレイン７へ過剰な電流がながれることはない。また、メモリセルＭ１の電荷蓄積層３には電荷が注入されないので、しきい値は変動しない。以上が書き込み動作時に各端子に印加する電圧の説明である。
【００５２】
書き込み動作の好ましい実施の１態様を以下に説明する。図１は、この実施態様における各端子への印加電圧を示すタイミングチャートである。図２は、この実施態様の手順を示すフローチャートである。図２のフローチャートを参照しながら、メモリセルへの書き込み動作を説明する。
【００５３】
まず第１及び第２制御ゲート４，２、第１及び第２選択ゲート６，５、ソース１１、ドレイン７に０Ｖを印加する（ステップＳ０１）。次に、第２制御ゲート２０Ｖのままとして、ドレイン７に−１０Ｖ、第２選択ゲート５に３Ｖ、第１選択ゲート６に−１０Ｖを印加する（ステップＳ０２）。その後に、第１制御ゲート４に１０Ｖを印加する（ステップＳ０３）。このとき第１浮遊チャネル１５からＦＮトンネル電流によって電荷蓄積層３へ電荷が注入される。尚、選択ブロックのうち、書き込みを行わないメモリ素子は、ドレイン７（ビット線）に０Ｖを印加して書き込みを阻止する。
【００５４】
また書き込み完了後、第１制御ゲート４を０Ｖにする（ステップＳ０４）。その後、第１及び第２選択ゲート６，５、ドレイン７を０Ｖにする（ステップＳ０５）。この実施の形態では第１及び第２選択ゲート６、５とドレイン７を同時に変化させているが、同時である必要は無く、いずれが前後してもかまわない。
（実施の形態４）
この発明に係る不揮発性メモリ素子の電荷蓄積層から電荷を放出する消去動作動作の場合に、各端子に印加する電圧について説明する。
【００５５】
選択ブロックの全メモリセルの電荷蓄積層から電荷を放出する場合は、準備段階として、ドレイン７に正電圧ＶＨ５、第２選択ゲート５に正電圧ＶＨ５をパス出来る以上の正電圧ＶＨ４（ＶＨ４＞ＶＨ５）、第１制御ゲート４及び第２制御ゲート２に正電圧ＶＨ４を印加して、第１選択ゲート６とソース１１は接地する。そして第２選択ゲート５、第１制御ゲート４、第２制御ゲート２がオンし、Ｎ型拡散層８、９、１０がＶＨ５となって、第１及び第２浮遊チャネル１４，１３がＶＨ５にチャージされる。チャージが完了した後で、電荷放出するために、第１及び第２制御ゲート４，２を正電圧ＶＨ４から負電圧ＶＮ１へ変化させると、第１制御ゲート４と第１浮遊チャネル１５及び第２制御ゲート２と第２浮遊チャネル１４の間に負電圧ＶＮ１−正電圧ＶＨ５の電位差が発生する。このとき電荷蓄積層３、１からＦＮトンネル電流によってそれぞれ第１及び第２浮遊チャネル１４，１３へ電荷が放出される。この電荷放出によりメモリセルＭ１、Ｍ２のしきい値電圧は負方向に移動する。以上が消去動作の第１の実施の形態（消去動作１）である。
【００５６】
消去動作の好ましい実施の１態様を図３２のフローチャートを参照しながら以下に説明する。また、各電圧のタイミングチャートを図３１示す。選択ブロックの全メモリセルを消去する場合、まず第１及び第２制御ゲート４、２、第１及び第２選択ゲート６、５、ソース１１、ドレイン７を０Ｖとする（ステップＳ１１）。そして、ドレイン７に１０Ｖ、第２選択ゲート５及び第１及び第２制御ゲート４、２に１２Ｖを与えて、第１及び第２浮遊チャネル１４，１３をチャージする（ステップＳ１２）。チャージが完了した後で第１及び第２制御ゲート４、２に−１０Ｖを印加する（ステップＳ１３）。また消去完了後、第１及び第２制御ゲート４、３を０Ｖにする（ステップＳ１４）。その後、第２選択ゲート５、ドレイン７を０Ｖにする（ステップＳ１５）。
【００５７】
選択ブロック内のメモリセルの消去を選択的に行なう場合は、消去を行わないメモリ素子のドレイン７に０Ｖを印加して消去を阻止するか、または第１及び第２制御ゲート線に０Ｖを印加して消去を阻止すること出来る。また消去動作を終了する場合は、逆の順番で第１及び第２制御ゲート線４、２を０Ｖにして、その後、第２選択ゲート５、ドレイン７を０Ｖにする。図３１では第２選択ゲート５とドレイン７を同時に変化させているが、必ずしも同時である必要は無く、前後してもかまわない。またソース１１、第１選択ゲート６を接地しているが、必ずしも接地である必要はなく、正電圧を与えてもかまわない。
【００５８】
消去動作１とは異なる実施の形態（消去動作２）について説明する。消去動作２は、ソースから１０Ｖを印加する方法である。この方法によっても、消去動作１と同様にメモリセルの消去動作が可能である。消去動作２でブロック内の全てのメモリセルの電荷蓄積層から電荷を放出する場合は、電荷を放出する準備段階として、ソース１１に正電圧ＶＨ５、第１選択ゲート６に正電圧ＶＨ５をパス出来る以上の正電圧ＶＨ４（ＶＨ４＞ＶＨ５）、第１制御ゲート４および第２制御ゲート２に正電圧ＶＨ４を印加して、第２選択ゲート５とドレイン７は接地する。そして第２選択ゲート５、第１制御ゲート４、第２制御ゲート２がオンし、Ｎ型拡散層８、９、１０がＶＨ５となって、第１及び第２浮遊チャネル１４，１３がＶＨ５にチャージされる。チャージが完了した後で、電荷放出するために、第１及び第２制御ゲート線４、２を正電圧ＶＨ４から負電圧ＶＮ１へ変化させると、第１制御ゲート４第１浮遊チャネル１５、第２制御ゲート２と第２浮遊チャネル１４との間にそれぞれ負電圧ＶＮ１−正電圧ＶＨ５の電位差が発生する。このとき電荷蓄積層１、３からトンネル電流によって浮遊チャネルへ電荷が放出される。この電荷放出によりメモリセルＭ１，Ｍ２のしきい値電圧は負方向に移動する。以上が消去動作２である。
【００５９】
消去動作２の好ましい実施態様の一例を示す各電圧のタイミングチャートを図３３に、電圧駆動のフローチャートを図３４に示す。第１及び第２制御ゲート線４、２に接続されたメモリセルを消去する場合、まず第１及び第２制御ゲート線４、２、第１及び第２選択ゲート６、５、ソース１１、ドレイン７を０Ｖとする（ステップＳ２１）。次に、ドレイン７と第２選択ゲート５は０Ｖの電圧のままとして、ソース１１に１０Ｖ、第１選択ゲート６及び４、２に１２Ｖを印加して、第１及び第２浮遊チャネル１４，１３をチャージする（ステップＳ２２）。チャージが完了した後で第１及び第２制御ゲート線４、２に−１０Ｖを印加する（ステップＳ２３）。消去完了後、第１及び第２制御ゲート４、３を０Ｖにする（ステップＳ２４）。その後、第２選択ゲート５、ドレイン７を０Ｖにする（ステップＳ１５）。上記の手順でメモリセルを消去することが可能である。この実施の形態では第１選択ゲートとソース線を同時に変化させているが、必ずしも同時である必要は無く、どちらが前後してもかまわない。またドレイン７、第２選択ゲート５を接地しているが、必ずしも接地である必要はなく、正電圧を与えてもかまわない。
【００６０】
さらに、消去動作の別の実施の形態（消去動作３）について説明する。消去動作３は、ドレイン７及び共通ソース線の両方から電圧を印加する方法である。消去動作３で選択ブロックの全てのメモリセルの電荷蓄積層から電荷を放出する場合は、電荷を放出する際の準備段階として、ドレイン７とソース１１に正電圧ＶＨ５、第１及び第２選択ゲート６と５に正電圧ＶＨ５をパス出来る以上の正電圧ＶＨ４（ＶＨ４＞ＶＨ５）、第１制御ゲート４、第２制御ゲート２に正電圧ＶＨ４を印加する。そして第１及び第２選択ゲート５、６、第１制御ゲート４、第２制御ゲート２がオンし、Ｎ型拡散層８、９、１０がＶＨ５となって、浮遊チャネルがＶＨ５にチャージされる。チャージが完了した後で、電荷放出するために、第１及び第２制御ゲート線４、２を正電圧ＶＨ４から負電圧ＶＮ１へ変化させると、第１制御ゲート４、第２制御ゲート２と浮遊チャネルに負電圧ＶＮ１−正電圧ＶＨ５の電位差が発生する。このとき電荷蓄積層１、３からトンネル電流によって浮遊チャネルへ電荷が放出される。この電荷放出によりメモリセルのしきい値電圧は負方向に移動する。以上が実施の形態４の消去動作３である。
【００６１】
消去動作３の好ましい実施態様の一例を示す各電圧のタイミングチャートを図３５に、電圧駆動のフローチャートを図３６に示す。
【００６２】
選択されたブロックの全メモリセルを消去する場合、まず第１及び第２制御ゲート４、２、第１及び第２選択ゲート６、５、ソース１１、ドレイン７を０Ｖとする（ステップＳ３１）。次に、ドレイン７とソース１１に１０Ｖ、第１及び第２選択ゲート６、５及び第１及び第２制御ゲート４、２に１２Ｖを与えて、浮遊チャネル１４，１３をチャージする（ステップＳ３２）。チャージが完了した後で第１及び第２制御ゲート４、２に−１０Ｖを印加する（ステップＳ３３）。消去完了後、第１及び第２制御ゲート４，２を０Ｖにする（ステップＳ３４）。その後、第１及び２選択ゲート６、５、ソース１１、ドレイン７を０Ｖにする（ステップＳ３５）。上記の手順でメモリセルを消去することが可能である。この実施の形態では第１及び第２選択ゲート６，５とドレイン７、ソース線を同時に変化させているが、必ずしも同時である必要は無く、どちらが前後してもかまわない。
【００６３】
上述した消去動作３の方法は、消去動作１及び消去動作２に比べてチャネルを充電する能力が高く、消去スピードを早くすることが可能である。
（実施の形態５）
この発明に係る不揮発性メモリ素子の別の実施態様において、不揮発性メモリ素子の電荷蓄積層に電荷を注入する書き込み動作の実施の形態を、以下に説明する。
【００６４】
図５は、この実施態様の不揮発性メモリ素子の断面図である。また、図６は、その等価回路図である。図３７はこの不揮発性メモリ素子を複数配置してなるメモリセルアレイの形態を示す図である。この実施態様の不揮発性メモリ素子は、Ｐ型半導体基板１３から電気的に絶縁されたＰ型柱状半導体層１２の中に１つ以上のメモリセルと１つの選択トランジスタ（図３のメモリ素子との対応を明らかにするために以下、第１選択トランジスタという）が１つだけ存在する不揮発性メモリ素子である。図５、６に示す不揮発性メモリ素子は２つのメモリセルＭ３、Ｍ４と第１選択トランジスタＮ３を有する。図４不揮発性メモリ素子で構成されるメモリセルアレイ（図３０）と異なり、図３７のメモリセルアレイには、第２グローバル選択線６９及び第２ローカル選択線７１が存在しない。
以下に、図３７のメモリセルアレイ内のメモリセルの電荷蓄積層に電荷を注入する書き込み動作の場合に各端子に印加する電圧について説明する。
今、第１ローカル選択線７１、第１及び第２ローカルワード線６８、６７、ビット線６６ｉが選択されているとする。即ち、第１ローカル選択線７２、第１及び第２ローカルワード線６８、６７、ビット線６６ｉは、それぞれ第１選択ゲート電圧発生部４６、第１及び第２制御ゲート電圧発生部４４，４５、ドレイン電圧発生部４３と接続された状態にある。従って、不揮発性メモリ素子の第１制御ゲート４には、第１ローカルワード線６８を介して第１制御ゲート電圧発生部４４の電圧が印加される。同様に、第２制御ゲート２には、第２ローカルワード線６７を介して第２制御ゲート電圧発生部４５の電圧が印加される。また、第１選択ゲート６およびドレイン７には、第１ローカル選択線７２、ビット線６６ｉを介して第１選択ゲート電圧発生部４６、ドレイン電圧発生部４３の各電圧がそれぞれ印加される。また、ソース１１には、共通ソース線７３を介してソース電圧発生部４８の電圧が印加される。
【００６５】
図６に示す不揮発性メモリ素子のメモリセルＭ３の電荷蓄積層３へＦＮトンネル電流により電荷を注入する（書き込み）動作は次のように行なう。まず、第１制御ゲート４に高電圧ＶＨ１、第２制御ゲート２に書き込みが阻止できる程度の電圧ＶＨ２（ＶＨ１＞ＶＨ２）、第１選択トランジスタの第１選択ゲート５にソース１１への導通が阻止できる程度の負電圧ＶＮ１、ソース１１を接地、ドレイン７に負電圧ＶＮ１を印加する。ただし、選択ブロックの内、電荷注入を行わないメモリ素子に対しては、ドレイン７（ビット線）に正電圧を印加または接地することで書き込みを阻止する。
【００６６】
ドレイン７に負電圧ＶＮ１を印加することで、Ｎ型拡散層９、１０が負電圧ＶＮ１となる。そして、島状半導体層１２中の電荷蓄積層３に絶縁膜を介して面する部分の第１浮遊チャネル１５が負電圧ＶＮ１へチャージされて、第１制御ゲート４と浮遊チャネル１５（図５）に高電圧ＶＨ１−負電圧ＶＮ１の電位差が発生する。このとき浮遊チャネルからＦＮトンネル電流によって電荷蓄積層３へ電荷が注入される。この電荷注入によりメモリセルＭ３のしきい値電圧は正方向に移動する。ただし、第１選択ゲート６に負電圧ＶＮ１を印加することにより、Ｎ型拡散層１０とソース１１が導通しないため、ソース１１から負電圧の印加されたドレイン７へ過剰な電流が流れることがない。また、メモリセルＭ４の電荷蓄積層１には電荷が注入されないので、しきい値は変動しない。以上が選択されたブロックの下段メモリセルＭ３の電荷蓄積層３へＦＮトンネル電流により電荷を注入する（書き込み）場合の説明である。
【００６７】
これに対して、ブロックの上段メモリセルＭ４の電荷蓄積層１へ電荷を注入する書き込み動作の手順は下記のとおりである。第２制御ゲート２に高電圧ＶＨ１、第１制御ゲート４に書き込み阻止のため電圧ＶＨ２（ＶＨ１＞ＶＨ２）、第１選択ゲート６にソース１１への導通阻止のために負電圧ＶＮ１、ソース１１を接地、ドレイン７に負電圧ＶＮ１を印加する。ドレイン７に負電圧ＶＮ１を印加することで、Ｎ型拡散層９、１０が負電圧ＶＮ１となる。そして島状半導体層１２中の電荷蓄積層１に絶縁膜を介して面する部分の第２浮遊チャネル１４が負電圧ＶＮ１へチャージされて、第２制御ゲート２と浮遊チャネル間１３に高電圧ＶＨ１−負電圧ＶＮ１の電位差が発生する。このとき第２浮遊チャネル１４からトンネル電流によって電荷蓄積層１へ電荷が注入される。この電荷注入によりメモリセルＭ４のしきい値電圧は正方向に移動する。ただし、第１選択ゲート６に負電圧ＶＮ１を印加することにより、Ｎ型拡散層１０とソース１１が導通しないため、ソース１１から負電圧の印加されたドレイン７へ過剰な電流がながれることはない。また、メモリセルＭ３の電荷蓄積層３には電荷が注入されないので、しきい値は変動しない。以上が書き込み動作時に各端子に印加する電圧の説明である。
【００６８】
書き込み動作の好ましい実施の１態様を以下に説明する。図３８は、この実施態様における各端子への印加電圧を示すタイミングチャートである。図３９は、この実施態様の手順を示すフローチャートである。図３９のフローチャートを参照しながら、メモリセルへの書き込み動作を説明する。
まず第１及び第２制御ゲート４，２、第１選択ゲート６，ソース１１、ドレイン７に０Ｖを印加する（ステップＳ４１）。次に、第２制御ゲート２０Ｖのままとして、ドレイン７に−１０Ｖ、第１選択ゲート６に−１０Ｖを印加する（ステップＳ４２）。その後に、第１制御ゲート４に１０Ｖを印加する（ステップＳ４３）。尚、選択ブロックのうち、書き込みを行わないメモリ素子は、ドレイン７（ビット線）に０Ｖを印加して書き込みを阻止する。
【００６９】
また書き込み完了後、第１制御ゲート４を０Ｖにする（ステップＳ４４）。その後、第１選択ゲート６、ドレイン７を０Ｖにする（ステップＳ４５）。この実施の形態では第１選択ゲート６、ドレイン７を同時に変化させているが、同時である必要は無く、いずれが前後してもかまわない。
（実施の形態６）
次に、実施の形態５で説明した揮発性メモリ素子の電荷放出（消去）動作の実施の形態を説明する。
【００７０】
選択されたメモリブロックの全ての不揮発性メモリ素子の電荷蓄積層から電荷を放出する（消去）場合は、準備段階として、ドレイン７に正電圧ＶＨ５、第１制御ゲート４、第２制御ゲート２に正電圧ＶＨ４を印加して、ソース１１と第１選択ゲート６は接地する。そして第１制御ゲート４、第２制御ゲート２がオンし、Ｎ型拡散層９、１０がＶＨ５となって、第１及び第２浮遊チャネル１４，１３がＶＨ５にチャージされる。チャージが完了した後で、電荷放出するために、第１及び第２制御ゲート線４、２を正電圧ＶＨ４から負電圧ＶＮ１へ変化させると、第１制御ゲート４と第１浮遊チャネル１５及び第２制御ゲート２と第２浮遊チャネル１４の間に負電圧ＶＮ１−正電圧ＶＨ５の電位差が発生する。このとき電荷蓄積層３、１からＦＮトンネル電流によってそれぞれ第１及び第２浮遊チャネル１４，１３へ電荷が放出される。この電荷放出によりメモリセルＭ３、Ｍ４のしきい値電圧は負方向に移動する。以上が実施の形態６の消去動作４である。
消去動作の好ましい実施の１態様を以下に説明する。図４０は、この実施態様における各端子への印加電圧を示すタイミングチャートである。図４１は、この実施態様の手順を示すフローチャートである。図４１のフローチャートを参照しながら、メモリセルへの書き込み動作を説明する。選択ブロックの全メモリセルを消去する場合、まず第１及び第２制御ゲート４、２、第１選択ゲート６、ソース１１、ドレイン７を０Ｖとする（ステップＳ５１）。そして、ドレイン７に１０Ｖ、第１及び第２制御ゲート４、２に１２Ｖを与えて、第１及び第２浮遊チャネル１４，１３をチャージする（ステップＳ５２）。チャージが完了した後で第１及び第２制御ゲート４、２に−１０Ｖを印加する（ステップＳ５３）。また消去完了後、第１及び第２制御ゲート４、３を０Ｖにする（ステップＳ５４）。その後、ドレイン７を０Ｖにする（ステップＳ５５）。
また、選択されたブロックの全てのメモリセルの電荷蓄積層から電荷を放出する別の方法を以下に説明する。電荷を放出する際の準備段階として、ドレイン７とソース１１に正電圧ＶＨ５、選択ゲート６に正電圧ＶＨ５をパス出来る以上の正電圧ＶＨ４（ＶＨ４＞ＶＨ５）、第１制御ゲート４、第２制御ゲート２に正電圧ＶＨ４を印加する。そして選択ゲート６、第１制御ゲート４、制御ゲート２がオンし、Ｎ型拡散層９、１０がＶＨ５となって、浮遊チャネルがＶＨ５にチャージされる。チャージが完了した後で、電荷放出するために、第１及び第２制御ゲート線４、２を正電圧ＶＨ４から負電圧ＶＮ１へ変化させると、第１制御ゲート４、第２制御ゲート２と浮遊チャネルに負電圧ＶＮ１−正電圧ＶＨ５の電位差が発生する。このとき電荷蓄積層１、３からトンネル電流によって浮遊チャネルへ電荷が放出される。この電荷放出によりメモリセルＭ３、Ｍ４のしきい値電圧は負方向に移動する。
【００７１】
消去動作の好ましい実施の１態様を以下に説明する。図４２は、この実施態様における各端子への印加電圧を示すタイミングチャートである。また、図４３は、この実施態様の手順を示すフローチャートである。図４３のフローチャートを参照しながら、メモリセルへの書き込み動作を説明する。選択されたブロックの全メモリセルを消去する場合、まず第１及び第２制御ゲート４、２、第１選択ゲート６、ソース１１、ドレイン７を０Ｖとする（ステップＳ６１）。次に、ドレイン７とソース１１に１０Ｖ、第１選択ゲート６及び第１及び第２制御ゲート４、２に１２Ｖを与えて、浮遊チャネル１４，１３をチャージする。（ステップＳ６２）チャージが完了した後で第１及び第２制御ゲート４、２に−１０Ｖを印加する。（ステップＳ６３）消去完了後、第１及び第２制御ゲート４，２を０Ｖにする（ステップＳ６４）。その後、第１選択ゲート６、ソース１１、ドレイン７を０Ｖにする（ステップＳ６５）。上記の手順でメモリセルを消去することが可能である。この実施の形態では第１選択ゲート６とドレイン７、ソース線を同時に変化させているが、必ずしも同時である必要は無く、どちらが前後してもかまわない。
（実施の形態７）
上述した半導体記憶装置の応用例として、例えば、図４４に示したような液晶表示装置における、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【００７２】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、この発明の不揮発性メモリ素子、より好ましくは実施の形態２に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【００７３】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【００７４】
液晶ドライバ１００２は、図４４に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【００７５】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行うことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとしてこの発明のメモリセルを用いるのが好ましく、特に、実施の形態２に記載の半導体記憶装置を用いるのが好ましい。
【００７６】
【発明の効果】
この発明によれば、不揮発性メモリ素子の電荷蓄積層に電荷を注入するために、ソースに０または正の第３電圧を印加し、第１選択ゲートに負の第１電圧を印加しながらドレインに負の第１電圧を印加するので、製造プロセスが複雑なトリプルウェル構造を必要とせずにドレインに過度の電流が流れるのを阻止し、また、制御ゲートに高電圧を印加することなく電荷蓄積層に電荷を注入することできる。従って、デコーダやチップ内部の昇圧回路のトランジスタのゲート幅や長さを小さくすることができ、その結果チップ面積を小さくすることができる。
【００７７】
また、前記不揮発性メモリ素子の駆動方法が、ドレインに正の第５電圧を、第２選択ゲートと電荷を放出するメモリセルの制御ゲートに第５電圧よりも大きい正の第６電圧を印加し、ソースと第１選択ゲートに０または正の第７電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第８電圧を印加する電荷放出工程をさらに備えるようにすれば、不揮発性メモリ素子の電荷蓄積層から電荷を放出するために、制御ゲートに負の第８電圧を印加し、ドレインに正の第５電圧を印加するので、消去動作時に制御ゲートに高電圧を印加することなく電荷蓄積層から電荷を放出することができる。
【００７８】
あるいは、前記不揮発性メモリ素子の駆動方法が、ソースに正の第５電圧を、第１選択ゲートと電荷を放出するメモリセルの制御ゲートに第５電圧よりも大きい正の第６電圧を印加し、ドレインと第２選択ゲートに０または正の第７電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第８電圧を印加する電荷放出工程をさらに備えるようにすれば、不揮発性メモリ素子の電荷蓄積層から電荷を放出するために、制御ゲートに負の第８電圧を印加し、ソースに正の第５電圧を印加するので、消去動作時に制御ゲートに高電圧を印加することなく電荷蓄積層から電荷を放出することができる。
【００７９】
あるいはまた、前記不揮発性メモリ素子の駆動方法が、ドレインとソースに第５の正電圧を印加し、第１選択ゲート、第２選択ゲートと電荷を放出するメモリセルの制御ゲートに第５の正電圧よりも大きい第６の正電圧を印加するプリチャージ工程と、プリチャージ工程の後に前記制御ゲートに負の第７電圧を印加する電荷放出工程をさらに備えるようにすれば、制御ゲートに負の第８電圧を印加し、ドレインとソースに正の第５電圧を印加するので、制御ゲートに高電圧を印加することなく、より短い時間で電荷蓄積層から電荷を放出することができる。
【図面の簡単な説明】
【図１】この発明に係る不揮発性メモリ素子の書き込み動作を示すタイミングチャートである。
【図２】この発明に係る不揮発性メモリ素子の書き込み動作の手順を示すフローチャートである。
【図３】この発明に係る不揮発性メモリ素子の断面図である。
【図４】この発明に係る不揮発性メモリ素子の等価回路図である。
【図５】この発明に係る不揮発性メモリ素子の別の実施態様における断面図である。
【図６】この発明に係る不揮発性メモリ素子の別の実施態様における等価回路図である。
【図７】従来の不揮発性メモリ素子の断面図である。
【図８】この発明に係る不揮発性メモリ素子を複数配列してなるメモリセルアレイの平面図である。
【図９】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１０】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１１】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１２】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１３】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１４】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１５】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１６】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１７】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１８】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図１９】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２０】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２１】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２２】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２３】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２４】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２５】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２６】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２７】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２８】この発明に係るメモリセルアレイの製造例を示す断面（図８のＡ−Ａ’線）工程図である。
【図２９】この発明の半導体装置のブロック図である。
【図３０】各ブロック内のメモリセルアレイの形態を示すブロック図である。
【図３１】この発明に係る不揮発性メモリ素子の消去動作１を示すタイミングチャートである。
【図３２】この発明に係る不揮発性メモリ素子の消去動作１の手順を示すフローチャートである。
【図３３】この発明に係る不揮発性メモリ素子の消去動作２を示すタイミングチャートである。
【図３４】この発明に係る不揮発性メモリ素子の消去動作２の手順を示すフローチャートである。
【図３５】この発明に係る不揮発性メモリ素子の消去動作３を示すタイミングチャートである。
【図３６】この発明に係る不揮発性メモリ素子の消去動作３の手順を示すフローチャートである。
【図３７】この発明に係る不揮発性メモリ素子の別の実施態様におけるメモリセルアレイの形態を示すブロック図である。
【図３８】この発明に係る不揮発性メモリ素子の別の実施態様における書き込み動作を示すタイミングチャートである。
【図３９】この発明に係る不揮発性メモリ素子の別の実施態様における書き込み動作の手順を示すフローチャートである。
【図４０】この発明に係る不揮発性メモリ素子の別の実施態様における消去動作４を示すタイミングチャートである。
【図４１】この発明に係る不揮発性メモリ素子の別の実施態様における消去動作４の手順を示すフローチャートである。
【図４２】この発明に係る不揮発性メモリ素子の別の実施態様における消去動作５を示すタイミングチャートである。
【図４３】この発明に係る不揮発性メモリ素子の別の実施態様における消去動作５の手順を示すフローチャートである。
【図４４】この発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態７）の概略構成図である。
【符号の説明】
１、３  電荷蓄積層
２、７９〜７９ｉ  第２制御ゲート
４、７８〜７８ｉ  第１制御ゲート
５、８０〜８０ｉ  第２選択ゲート
６、８１〜８１ｉ  第１選択ゲート
７  ドレイン（Ｎ型拡散層）
８、９、１０  Ｎ型拡散層
１１  ソース
１２  島状半導体層
１３  半導体基板
１４  第２浮遊チャネル
１５  第１浮遊チャネル
３０  半導体記憶装置
３１  メモリセルアレイ
３２Ｂ０〜３２Ｂｎ、６１  ローカル行デコーダ
３３  消去スイッチ
３４  ブロックデコーダ
３５  グローバル行デコーダ
３６  列デコーダ
３７  列ゲート回路
３８Ｓ０〜３８Ｓｎ、７３  共通ソース線
３９Ｓ０〜３９Ｓｎ、  グローバルワード線
４０Ｓ０〜４０Ｓｎ  ブロック選択線
４１Ｓ０〜４１Ｓｎ、７０  第１グローバル選択線
４２Ｓ０〜４２Ｓｎ、６９  第２グローバル選択線
４３  ドレイン電圧発生部
４４  第１制御ゲート電圧発生部
４５  第２制御ゲート電圧発生部
４６  第１選択ゲート電圧発生部
４７  第２選択ゲート電圧発生部
４８  ソース電圧発生部
４９  アドレスバス
５０  状態制御部
５１Ｓ０〜５１Ｓ０ｉ、５１Ｓ１〜５１Ｓ１ｉ、５１Ｓｎ〜５１Ｓｎｉ、６６〜６６ｉ  ビット線
６０  ブロック
６２  第２グローバルワード線
６３  第１グローバルワード線
６４〜６４ｉ、６５〜６５ｉ  メモリセル
６７  第２ローカルワード線
６８  第１ローカルワード線
７１  第２ローカル選択線
７２  第１ローカル選択線
７４、７５、７６、７７  スイッチングトランジスタ
８３〜８３ｉ  第１選択トランジスタ
８２〜８２ｉ  第２選択トランジスタ
８４  スイッチング制御回路
１００  ｐ型シリコン基板
１１０  島状半導体層
２１０  第一の溝部
２２０  第二の溝部
３１０  第一の絶縁膜（シリコン窒化膜）
３２１〜３２４  第四の絶縁膜（シリコン窒化膜）
３３１  第九の絶縁膜（シリコン窒化膜）
４１０  第二の絶縁膜（熱酸化膜）
４２０  第三の絶縁膜（シリコン窒化膜）
４３１、４３２、４３３  第五の絶縁膜（シリコン酸化膜）
４４１、４４２、４４３  第六の絶縁膜（シリコン酸化膜）
４５０  第七の絶縁膜（シリコン酸化膜）
４６１、４６２、４６３、４６４  第八の絶縁膜（シリコン酸化膜）
４６５  第十の絶縁膜（シリコン酸化膜）
５１０〜５１４  第一の導電膜（多結晶シリコン膜）
５２１〜５２４  第二の導電膜（多結晶シリコン膜）
６１２、６１３  層間絶縁膜
７１０、７２１〜７２４  Ｎ型半導体層（不純物拡散層）
８１０  第一の配線層（不純物拡散層）
８２１、８２４  第二の配線層
８３２、８３３  第三の配線層
８４０  第四の配線層（ビット線）
９１０  第一のコンタクト部
９２１、９２４  第二のコンタクト部
９３２、９３３  第三のコンタクト部
１００１  液晶パネル
１００２  液晶ドライバ
１００３  不揮発性メモリ部
１００４  ＳＲＡＭ部
１００５  液晶ドライバ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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