(57)【要約】【課題】ＮＡＮＤセルユニット内のチャネル領域に存在する電子数を低減し、誤書き込み特性を改善する。【解決手段】ＮＡＮＤ型不揮発性半導体記憶装置において、選択制御ゲート線に正の電圧を与えたときに、選択されたメモリセルユニット内のメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって、選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路を備え、選択制御ゲート線に書き込み電圧を与える以前に、全て若しくは一部の制御ゲート線に書き込みを目的としないｍ種類（ｍはｍ＜ｎの整数）のダミーパルス電圧を一回以上与える。【選択図】図１
2005038457.tif 000002
【特許請求の範囲】
【請求項１】
同一列に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、前記メモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイと、
選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路
とを備え、前記メモリセルユニットを構成するメモリセルトランジスタの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続され、前記選択された制御ゲート線に書き込みを目的とした正の高い電圧を与える以前に、全て若しくは一部の制御ゲート線に書き込みを目的としないｍ種類（ｍはｍ＜ｎの整数）の電圧を１回以上与えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路は、前記選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって実現することを特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項３】
前記書き込みを目的としないｍ種類の電圧を与えた後に、前記ｍ種類の電圧を与えた前記制御ゲート線に与えられた電圧を基準電圧に戻すこと特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項１乃至請求項３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記書き込みを目的としないｍ種類の電圧は１種類（ｍ＝１）であることを特徴とする請求項１乃至請求項４のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
前記書き込みを目的としない電圧を与える時間は、制御ゲート線に依って異なることを特徴とする請求項５記載の不揮発性半導体記憶装置。
【請求項７】
前記選択された制御ゲート線に前記書き込みを目的としない電圧を与える時間よりも、非選択の制御ゲート線に前記書き込みを目的としない電圧を与える時間の方が短いことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項８】
前記選択された制御ゲート線及び、前記制御ゲート線よりもビット線側に位置する非選択の制御ゲート線に前記書き込みを目的としない電圧を与える時間よりも、ソース線側に位置する非選択の制御ゲート線に前記書き込みを目的としない電圧を与える時間の方が短いことを特徴とする請求項６記載の不揮発性半導体記憶装置。
【請求項９】
同一列に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、前記メモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイと、
選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路
とを備え、前記メモリセルユニットを構成するメモリセルトランジスタの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続され、前記選択された制御ゲート線に書き込みを目的とした正の高い第１の電圧を与え、且つ全て若しくは一部の非選択の制御ゲート線にチャネル電圧の昇圧を目的とする第２の電圧を与える以前に、全て若しくは一部の制御ゲート線に書き込みを目的としない第３の電圧を１回以上与えることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路は、前記選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって実現することを特徴とする請求項９記載の不揮発性半導体記憶装置。
【請求項１１】
前記第３の電圧を与えた後に、前記第３の電圧を与えた制御ゲート線電圧を基準電圧に戻すこと特徴とする請求項９又は請求項１０に記載の不揮発性半導体記憶装置。
【請求項１２】
前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項９乃至請求項１１のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１３】
前記第３の電圧を与える時間は、制御ゲート線に依って異なることを特徴とする請求項９乃至請求項１２のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項１４】
前記選択された制御ゲート線に前記第３の電圧を与える時間よりも、非選択の制御ゲート線に前記第３の電圧を与える時間の方が短いことを特徴とする請求項１３記載の不揮発性半導体記憶装置。
【請求項１５】
前記選択された制御ゲート線及び、前記選択された制御ゲート線よりもビット線側に位置する非選択の制御ゲート線に前記第３の電圧を与える時間よりも、ソース線側に位置する非選択の制御ゲート線に前記第３の電圧を与える時間の方が短いことを特徴とする請求項１３記載の不揮発性半導体記憶装置。
【請求項１６】
同一列に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、前記メモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイと、
選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路
とを備え、前記メモリセルユニットを構成するメモリセルトランジスタの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続され、前記選択された制御ゲート線に書き込みを目的とした正の高い電圧を与える以前に、前記第１の選択ゲートトランジスタの選択ゲート線にビット線電圧を閾値落ち無く転送するための第１の電圧を与えた後に第１の電圧よりも低い第２の電圧を与え、全て若しくは一部の制御ゲート線に書き込みを目的としないｍ種類（ｍはｍ＜ｎの整数）の電圧を１回以上与えることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路は、前記選択された制御ゲート線に正の高い電圧を与えたときに、選択されたメモリセルユニット内の選択されたメモリトランジスタのチャネル電圧を低く保つことにより書き込みを行い、前記選択された制御ゲート線に接続された非選択のメモリトランジスタのチャネル電圧を１本乃至複数の制御ゲート線との容量結合による自己昇圧を利用して書き込みを禁止することによって実現することを特徴とする請求項１６記載の不揮発性半導体記憶装置。
【請求項１８】
前記書き込みを目的としないｍ種類の電圧を与えた後に、前記ｍ種類の電圧を与えた前記制御ゲート線に与えられた電圧を基準電圧に戻すこと特徴とする請求項１６又は請求項１７記載の不揮発性半導体記憶装置。
【請求項１９】
前記選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線側より第１番目の制御ゲート線からビット線側へ向かって順番に選択して書き込みを行うことを特徴とする請求項１６乃至請求項１８のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２０】
前記書き込みを目的としない電圧は一種類であることを特徴とする請求項１６乃至請求項１９のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項２１】
前記書き込みを目的としない電圧を与える時間は、制御ゲート線に依って異なることを特徴とする請求項２０記載の不揮発性半導体記憶装置。
【請求項２２】
前記選択された制御ゲート線に前記書き込みを目的としない電圧を与える時間よりも、非選択の制御ゲート線に前記書き込みを目的としない電圧を与える時間の方が短いことを特徴とする請求項２１記載の不揮発性半導体記憶装置。
【請求項２３】
前記選択された制御ゲート線及び、前記選択された制御ゲート線よりもビット線側に位置する非選択の制御ゲート線に前記書き込みを目的としない電圧を与える時間よりも、ソース線側に位置する非選択の制御ゲート線に前記書き込みを目的としない電圧を与える時間の方が短いことを特徴とする請求項２１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置に関し、特に書き込み方式に特徴を有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、電気的に書き換え可能で且つ高集積化が可能な不揮発性半導体記憶装置として、ＮＡＮＤ型フラッシュＥＥＰＲＯＭが知られている。ＮＡＮＤ型フラッシュＥＥＰＲＯＭのメモリトランジスタは半導体基板上に絶縁膜を介して、例えば、電荷蓄積層若しくは膜と制御ゲートが積層形成された構造を有している。複数個のメモリトランジスタを、隣接するもの同士でソース若しくはドレインを共有するような形で列方向に直列接続させ、その両端に選択ゲートトランジスタを配置して、ＮＡＮＤセルユニットが構成される。
【０００３】
ＮＡＮＤセルユニットをマトリクス状に配置することにより、メモリセルアレイが構成される。また、行方向に並ぶＮＡＮＤセルユニットをＮＡＮＤセルブロックと呼ぶ。同一行に並ぶ選択ゲートトランジスタのゲートは、同一の選択ゲート線に接続され、同一行に並ぶメモリトランジスタの制御ゲートは、同一の制御ゲート線に接続される。ＮＡＮＤセルユニット内にＮ個のメモリトランジスタが直列接続されている場合、１つのＮＡＮＤセルブロック内に含まれる制御ゲート線はＮ本となる。
【０００４】
メモリトランジスタは、浮遊ゲートの電荷蓄積状態により、データを不揮発に記憶する。具体的には、浮遊ゲートにチャネルから電子を注入した閾値電圧の高い状態を例えばデータ“０”、浮遊ゲートの電子をチャネルに放出させた閾値電圧の低い状態をデータ“１”として、２値データ記憶を行う。最近では、閾値分布制御をより細分化することで、４値記憶等の多値記憶方式も行われている。
【０００５】
データ書き込みに際しては、まず予めＮＡＮＤセルブロック内を一括してデータ消去する。これは、選択されたＮＡＮＤセルブロックの全制御ゲート線（ワード線）を低い電圧Ｖｓｓ（例えば０Ｖ）とし、セルアレイを収容するｐ型ウェルに高い正電圧Ｖｅｒａ（消去電圧、例えば２０Ｖ）を与えて、浮遊ゲートの電子をチャネルに放出させることにより行われる。これにより、ＮＡＮＤセルブロック内の全データがデータ“１”になる。一度に消去する単位は、ＮＡＮＤセルブロックに限らず、チップ全体などであってもよい。
【０００６】
データ書き込みは、上述の一括データ消去後に、選択された制御ゲート線に接続される複数のメモリトランジスタに対して一括して行われる。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲート線に対して複数のページが割り当てられることがある。ＮＡＮＤセルブロック内の制御ゲート線への書き込み順は、任意の順番で行う方式（ランダム書き込み）と、一方向から順番に書き込む方式（シーケンシャル書き込み）がある。シーケンシャル書き込みとしては、通常ソース側の制御ゲート線から順に書き込む。
【０００７】
制御ゲート線一括書き込みにおいて、選択された制御ゲート線に高い正電圧Ｖｐｇｍ（書き込み電圧、例えば２０Ｖ）を与えると、データ“０”の場合はチャネルから浮遊ゲートに電子が注入され（いわゆる“０”書き込み）、データ“１”の場合は電子注入が禁止されて（いわゆる書き込み禁止、若しくは“１”書き込み）、２種類のデータ書き込みが同時に行われる。このような制御ゲート線一括書き込みを実現するためには、データに応じてメモリトランジスタのチャネル電圧を制御することが必要である。例えば、データ“０”の場合には、チャネルの電圧を低く保ち、制御ゲートに書き込み電圧Ｖｐｇｍが印加されたときに、浮遊ゲート下のゲート絶縁膜に大きな電界が印加されるようにする。一方、データ“１”の場合には、チャネル電圧を昇圧してゲート絶縁膜に加わる電界を下げ、浮遊ゲートへの電子注入を禁止する。このとき、チャネル電圧の昇圧が不十分であると、電子の注入が起こるため“１”書き込みメモリトランジスタでも閾値が変動してしまう。この現象を、以後「誤書き込み」と呼ぶことにする。ＮＡＮＤ型フラッシュＥＥＰＲＯＭの書き込み動作を実現するためには、誤書き込みによる閾値変動を、誤動作を引き起こさないような規格範囲内に抑える必要がある。
【０００８】
書き込み時のチャネル電圧制御の方式には、セルフブースト（ＳＢ）書き込み方式（非特許文献１）、ローカルセルフブースト方式（ＬＳＢ）が知られている（特許文献１）。また、消去領域セルフブースト方式（ＥＡＳＢ）が提案されている（特許文献２）。一方、初期充電電圧を改善する方式として、初期電圧の転送の際にビット線側選択ゲート線を一時的に昇圧することによってビット線電圧を閾値落ち無く転送させ、初期電圧を増加させるチャネル電圧昇圧方式が提案されている（特許文献３）。
【０００９】
【特許文献１】
特開平８−２７９２９７号公報
【００１０】
【特許文献２】
特開平１０−２８３７８８号公報
【００１１】
【特許文献３】
特開平１０−２２３８６６号公報
【００１２】
【非特許文献１】
ケー・ディー・スー他、“増分ステップパルスプログラミング方式による３．３ボルト，３２メガビットＮＡＮＤフラッシュメモリ”，米国電気電子学会、ジャーナル・オブ・ソリッド・ステート・サーキッツ、第３０巻、１９９５年１１月号、ｐ．１１４９−１１５６（Ｋ．  Ｄ．  Ｓｕｈ，  ｅｔ．ａｌ，“Ａ  ３．３Ｖ  ３２  Ｍｂ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  ｗｉｔｈ  Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ  Ｓｃｈｅｍｅ”，ＩＥＥＥ  ＪＯＵＲＮＡＬ  ＯＦ  ＳＯＬＩＤ−ＳＴＡＴＥ  ＣＩＲＣＵＩＴＳ，ＶＯＬ．３０．ＮＯ．１１，  ＮＯＶＥＭＢＥＲ  １９９５，  ｐ．１１４９−１１５６）
【００１３】
【非特許文献２】
【００１４】
【発明が解決しようとする課題】
ＮＡＮＤ型フラッシュＥＥＰＲＯＭにおける書き込み動作時に、消去状態を維持したいメモリトランジスタの閾値が変化してしまう現象を「誤書き込み」という。「誤書き込み」を発生させるストレスとして、「Ｖｐｇｍストレス」及び「Ｖｐａｓｓストレス」の２種類がある。
【００１５】
書き込み電圧Ｖｐｇｍが印加される選択制御ゲート線に接続された非選択のメモリトランジスタの書き込みの禁止（“１”書き込み）は、当該非選択のメモリトランジスタのチャネル電圧を１本乃至複数の非選択の制御ゲート線との容量結合により昇圧させることにより行われる。チャネル電圧昇圧のために非選択の制御ゲート線の全て若しくはその一部に中間電圧Ｖｐａｓｓが与えられるが、中間電圧Ｖｐａｓｓが小さすぎると誤書き込みが発生する。この非選択メモリトランジスタに掛かるストレスを「Ｖｐｇｍストレス」という。
【００１６】
一方、“０”書き込みするＮＡＮＤセルユニット内の非選択メモリトランジスタのチャネル電圧は小さいため、先の中間電圧Ｖｐａｓｓが大きすぎると誤書き込みされる。この非選択メモリトランジスタに掛かるストレスを「Ｖｐａｓｓストレス」という。
【００１７】
ＮＡＮＤセルブロック内の全制御ゲート線を書き込む順番として、制御ゲート線の位置に依らず任意の順番で書き込むランダム書き込み方式と、例えばソース側の制御ゲート線から順番に書き込むシーケンシャル書き込み方式の２種類があるが、最近では後者のシーケンシャル書き込みが使用される傾向にある。シーケンシャル書き込み方式の場合、書き込み直前は選択メモリトランジスタ及びそれよりもビット線側にある非選択メモリトランジスタは全て消去状態になっており、このことが誤書き込み特性に大きな影響を及ぼす。
【００１８】
Ｖｇｍストレスを低減するために、これまでに幾つかのチャネル電圧制御方法が提案されてきた。従来提案されてきた方式はチャネル電圧の昇圧効率を如何に上げるかという観点からなされてきたが、その試みもそろそろ限界に到達しつつあり、ブースト効率の向上が困難になっている状況にある。
【００１９】
本発明は、ブースト前にこのチャネル内電荷量Ｑｃｈを増大させること、すなわちチャネル内に残存する電子数を減少させることによって、誤書き込み特性を改善することを提案するものである。
【００２０】
即ち、本発明は上記事情を鑑みてなされたもので、その目的はシーケンシャル書き込みを行った場合に、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内のチャネル及び拡散層領域に存在する電子数を低減し、チャネル電圧を向上させる不揮発性半導体記憶装置を提供することにある。またチャネル電圧昇圧方式との併用によって、過剰に導入された電子をＮＡＮＤセルユニットより排出する、汎用性の高い不揮発性半導体記憶装置を提供することにある。
【００２１】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の特徴は、（イ）同一列に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、メモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイと、（ロ）選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路とを備え、（ハ）メモリセルユニットを構成するメモリセルトランジスタの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続され、選択された制御ゲート線に書き込みを目的とした正の高い電圧を与える以前に、全て若しくは一部の制御ゲート線に書き込みを目的としないｍ種類（ｍはｍ＜ｎの整数）の電圧を１回以上与える不揮発性半導体記憶装置であることを要旨とする。
【００２２】
本発明の第２の特徴は、（イ）同一列に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、メモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイと、（ロ）選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路とを備え、（ハ）メモリセルユニットを構成するメモリセルトランジスタの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続され、選択された制御ゲート線に書き込みを目的とした正の高い第１の電圧を与え、且つ全て若しくは一部の非選択の制御ゲート線にチャネル電圧の昇圧を目的とする第２の電圧を与える以前に、全て若しくは一部の制御ゲート線に書き込みを目的としない第３の電圧を１回以上与える不揮発性半導体記憶装置であることを要旨とする。
【００２３】
本発明の第３の特徴は、（イ）同一列に並ぶメモリセルユニットがメモリセルブロックを形成し、同一行に並ぶメモリトランジスタが共通の制御ゲート線に接続されることにより、メモリセルブロック当たりｎ本の制御ゲート線を有するメモリセルアレイと、（ロ）選択された制御ゲート線に接続された全てのメモリトランジスタを一括に書き込む制御ゲート線駆動回路とを備え、（ハ）メモリセルユニットを構成するメモリセルトランジスタの一端が第１の選択ゲートトランジスタを介してビット線に、他端が第２の選択ゲートトランジスタを介してソース線に接続され、選択された制御ゲート線に書き込みを目的とした正の高い電圧を与える以前に、第１の選択ゲートトランジスタの選択ゲート線にビット線電圧を閾値落ち無く転送するための第１の電圧を与えた後に第１の電圧よりも低い第２の電圧を与え、全て若しくは一部の制御ゲート線に書き込みを目的としないｍ種類（ｍはｍ＜ｎの整数）の電圧を１回以上与える不揮発性半導体記憶装置であることを要旨とする。
【００２４】
【発明の実施の形態】
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面において、同一又は類似の部分には同一又は類似の符号を付している。又、以下に示す実施の形態は、この発明の技術思想を具体化するための装置や方法を例示するものであって、この発明の技術思想を下記のものに特定するものではない。この発明の技術思想は、特許請求の範囲において、種々の変更を加えることができる。
【００２５】
まず、比較例１においてＳＢ方式について説明し、比較例２においてＬＳＢ方式について説明し、比較例３においてＥＡＳＢ方式を説明し、比較例４において初期充電電圧を改善するチャネル電圧昇圧方式について説明する。更に、第１の実施の形態においては、書き込みに用いるＶｐａｓｓ，Ｖｐｇｍパルスを与える前に、非選択制御ゲート線及び選択制御ゲート線にそれぞれ１個以上のダミーパルスを与える場合について説明する。第２の実施の形態においては、非選択制御ゲート線に２個、選択制御ゲート線に１個以上のダミーパルスを与える場合について説明する。更に、第３の実施の形態においては、ダミーパルスの種類をｋ種類にした例について説明する。更に又、第４の実施の形態においては、Ｖｐａｓｓを与える非選択制御ゲート線の電圧波形をｋ種類用い、メモリトランジスタをカットオフさせる非選択制御ゲート線の電圧波形をｈ種類用いる例について説明する。更に又、第５の実施の形態においては、Ｖｐａｓｓを与える非選択制御ゲート線の電圧波形をｋ種類用い、選択ゲート線の電圧を一時的にＶｓｇｄ１に昇圧する例について説明する。又、第６の実施の形態においては、Ｖｐａｓｓを与える非選択制御ゲート線の電圧波形をｋ種類用い、メモリトランジスタをカットオフさせる非選択制御ゲート線の電圧波形をｈ種類用い、選択ゲート線の電圧を一時的にＶｓｇｄ１に昇圧する例についてについて説明する。更に、第７の実施の形態においては、上記の第１乃至第６の実施の形態において開示された不揮発性半導体記憶装置を６４ＭビットＮＡＮＤフラッシュメモリとして構成した例について説明する。更に、第８の実施の形態においては、メモリカード、ＩＣカード等のシステムに適用可能なシステムＬＳＩへの適用例について説明する。
【００２６】
（比較例１）
（ＳＢ書き込み方式）
ＳＢ書き込み方式とは、“１”データ書き込みの場合にＮＡＮＤセルユニット内の全チャネル領域をフローティング状態として、制御ゲートからの容量結合によりチャネル電圧を昇圧する、書き込み時のチャネル電圧制御の方式であり、最も一般的である。以下に本発明の比較例１に係るＳＢ方式を具体的に説明する。図３６はＳＢ方式のバイアス条件を説明する等価回路図、図３７はＳＢ方式に関係する“１”書き込み時のチャネル昇圧の様子を示す図、図３８はＳＢ方式のバイアス条件を説明する図である。即ち、図３６は、ＮＡＮＤ型フラッシュメモリの回路構成を示しており、ｎ個のメモリセルトランジスタＭＣ１．１〜ＭＣｎ．１が直列に接続されてＮＡＮＤストリングを構成し、更にこのＮＡＮＤストリングの端部においてビット線ＢＬ１側には、ビット線側選択ゲートトランジスタＳＧ１．１が接続され、ソース線側にはソース線側選択ゲートトランジスタＳＧ２．１が接続され、それぞれビット線ＢＬ１及びソース線ＳＬにＮＡＮＤストリングを結合している。同様に、隣接するｎ個のメモリセルトランジスタＭＣ１．２〜ＭＣｎ．２も直列に接続されてＮＡＮＤストリングを構成し、更にこのＮＡＮＤストリングの端部においてビット線ＢＬ２側には、ビット線側選択ゲートトランジスタＳＧ１．２が接続され、ソース線側にはソース線側選択ゲートトランジスタＳＧ２．２が接続され、それぞれビット線ＢＬ２及びソース線ＳＬにＮＡＮＤストリングを結合している。ソース線側選択ゲートトランジスタＳＧ２．１，  ＳＧ２．２のゲートは選択ゲート線ＳＧＳに共通に接続され、ビット線側選択ゲートトランジスタＳＧ１．１，ＳＧ１．２のゲートは選択ゲート線ＳＧＤに共通に接続されている。これらの選択ゲート線ＳＧＤ，  ＳＧＳによってＮＡＮＤストリングが選択される。ｎ個のメモリセルトランジスタＭＣ１．１〜ＭＣｎ．１及びｎ個のメモリセルトランジスタＭＣ１．２〜ＭＣｎ．２のゲートにはワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＫｋ−１，ＷＬｋ，ＷＬｋ＋１，…，ＷＬｎ−１，ＷＬｎがそれぞれ共通に接続されている。更に、ビット線ＢＬ１，ＢＬ２には、ビット線駆動回路１が接続され、ワード線ＷＬ１，ＷＬ２，ＷＬ３，・・・，ＷＫｋ−１，ＷＬｋ，ＷＬｋ＋１，…，ＷＬｎ−１，ＷＬｎには、制御ゲート線駆動回路２０が接続され、ＳＢ方式に関係する“１”書き込み時のチャネル昇圧の様子を示す図、には、選択ゲート線駆動回路２１が接続され、ソース線ＳＬにはソース線駆動回路２２が接続されている。図３６は２つのＮＡＮＤストリングを示しているが、更にビット線の延長する方向、及びワード線の延長する方向に複数配列されていても良い。
【００２７】
図３７はビット線ＢＬとソース線ＳＬに挟まれた１本のＮＡＮＤストリングの素子断面構造を模式的に表している。半導体基板１０内において、ビット線コンタクト領域１１とソース線コンタクト領域１２が形成され、ｎ個のメモリセルトランジスタはソース・ドレイン領域を拡散領域で直列に共通領域として形成されている。ＳＢ方式に関係する“１”書き込み時のチャネル昇圧の様子は、図３７中において、昇圧領域１４で示される斜線部の形状によって模式的に表されている。更に、図３６及び図３７に対応したワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＫｋ−１，ＷＬｋ，ＷＬｋ＋１，ＷＬｎ−１，ＷＬｎ、選択ゲート線ＳＧＤ，ＳＧＳ、ソース線ＳＬ、ビット線ＢＬ１，ＢＬ２に与えられるバイアス関係が図３８に示されている。
【００２８】
制御ゲート線（ワード線）に書き込み電圧を印加する前に、ビット線には“０”データ，“１”データに応じてＶｂｌ１，Ｖｂｌ２を与える。Ｖｂｌ１としては例えば０Ｖを、Ｖｂｌ２としては、例えば１．２〜４．０Ｖの値を用いる。ビット線側選択ゲートトランジスタＳＧ１．１，  ＳＧ１．２は、“０”書き込みのＮＡＮＤセルユニットではビット線電圧Ｖｂｌ１を転送させるためにオンさせる必要があり、且つ“１”書き込みのＮＡＮＤセルユニットではチャネル電圧昇圧時にビット線側選択ゲートが自動的にカットオフされるようにする。
【００２９】
即ち、ビット線側選択ゲート線ＳＧＤには、
Ｖｔｈ＿ｓｇｄ（０）＜Ｖｓｇｄ＜Ｖｂｌ２＋Ｖｔｈ＿ｓｇｄ（Ｖｂｌ２）
を満たすゲート電圧Ｖｓｇｄを印加する（Ｖｔｈ＿ｓｇｄはビット線側選択ゲートの閾値、（）内はビット線側選択ゲートトランジスタのソースに印加されるバックバイアス電圧を意味する）。通常、Ｖｓｇｄとしては“１”書き込みのビット線電圧と同じ値（ここではＶｂｌ２）が与えられることが多い。ソース側選択ゲート線ＳＧＳには、ソース側選択ゲートトランジスタＳＧ２．１，ＳＧ２．２をカットオフさせるような電圧Ｖｓｇｓ（例えば０Ｖ）を与える。この後、図３８に示すように、書き込みを行うワード線（選択制御ゲート線）ＷＬｋには書き込み電圧Ｖｐｇｍを、それ以外の非選択ワード線（非選択制御ゲート線）ＷＬ１〜ＷＬｋ−１，ＷＬｋ＋１〜ＷＬｎにはＶｐｇｍよりも低い中間電圧Ｖｐａｓｓ（例えば１０Ｖ）を与える。“０”書き込みＮＡＮＤセルユニットではチャネル電圧がＶｂｌ１に固定され、選択メモリトランジスタにおけるゲート絶縁膜に大きな電界が掛かり、浮遊ゲートに電子がトンネル注入される。一方、“１”書き込みでは、ＮＡＮＤセルユニット両端の２つの選択ゲートトランジスタがカットオフ状態になることにより、図３７に示すように全てのメモリトランジスタのチャネル及び拡散層が直列接続された状態でフローティングになる。これにより、チャネル及び拡散層の電圧は、制御ゲート線とのキャパシタンス・カップリングにより、あるチャネル電圧Ｖｃｈに昇圧され、これによりゲート絶縁膜に掛かる電界が低減されて浮遊ゲートへの電子の注入が抑えられる。尚、図３８における表の左から２列目は印加電圧、３列目は昇圧時の各トランジスタの導通状態（ＯＮ／ＯＦＦ）を表している。
【００３０】
セルフブースト時のチャネル電圧Ｖｃｈは、以下の一連の式で表されると考えられる。
【００３１】
Ｖｃｈ＝Ｖｃｈ＿ｉｎｉｔ
＋Ｃｒ１・（Ｖｐａｓｓ−Ｖｔｈｂｋ−Ｖｃｈ＿ｉｎｉｔ）
＋Ｃｒ２・（Ｖｐｇｍ−Ｖｔｈ−Ｖｃｈ＿ｉｎｉｔ）          （１）
Ｖｃｈ＿ｉｎｉｔ＝Ｖｓｇｄ−Ｖｔｈ＿ｓｇｄ                    （２）
Ｃｔ＝Ｎ・Ｃｃｈ＋Ｎ・Ｃｉｎｓ                              （３）
Ｃｒ１＝（Ｎ−１）・Ｃｉｎｓ／Ｃｔ                      （４）
Ｃｒ２＝Ｃｉｎｓ／Ｃｔ                                    （５）
但し、Ｖｃｈ＿ｉｎｉｔはチャネル電圧の初期値、Ｖｔｈは選択メモリトランジスタの閾値、Ｖｔｈｂｋは非選択メモリトランジスタの閾値、Ｃｐはメモリトランジスタのカップリング比、Ｃｒ１はＶｐａｓｓに掛かるブースト比、Ｃｒ２はＶｐｇｍに掛かるブースト比、Ｃｉｎｓは１つのメモリトランジスタの制御ゲート−基板間容量、Ｃｃｈは１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和、Ｃｔはブースト領域に結合した全容量、ＮはＮＡＮＤブースト領域に含まれるメモリトランジスタの数をそれぞれ示す。また、１つのメモリトランジスタの浮遊ゲート−基板間容量をＣｏｘ、１つのメモリトランジスタの制御ゲート−浮遊ゲート間容量をＣｏｎｏとすると、Ｃｉｎｓ＝Ｃｏｘ・Ｃｏｎｏ／（Ｃｏｘ＋Ｃｏｎｏ）で表される。Ｖｐａｓｓパルス印加時に制御ゲート電圧が上昇してゆくと、Ｖｔｈｂｋ＋Ｖｃｈ＿ｉｎｉｔに到達した時点で選択ゲートトランジスタからブースト領域（ＳＢ方式では、全メモリトランジスタのチャネル及び拡散層）が電気的に分離される。それまでにチャネルに転送される初期電圧がＶｃｈ＿ｉｎｉｔである。（１）式によるとチャネル電圧Ｖｃｈは、ブースト比Ｃｒ１及びＣｒ２を介して、それぞれＶｐａｓｓとＶｐｇｍと結合していることになる。（４），（５）式に示されるように、Ｃｒ２はＣｒ１の１／（Ｎ−１）と小さいため、チャネル電圧ＶｃｈがほとんどＶｐａｓｓによって決まるのが、ＳＢ方式の特徴である。
【００３２】
（比較例２）
（ＬＳＢ書き込み方式）
ＬＳＢ方式とは、図３９及び図４０に示すように、選択されたメモリトランジスタの両隣のメモリトランジスタをカットオフさせ、選択されたメモリトランジスタのチャネル及び拡散層のみ（図３９中の昇圧領域１４）を他から電気的に切り離しフローティング状態にして、昇圧するチャネル電圧制御方式である。ＬＳＢ方式は、先に述べたソース側の制御ゲート線（ワード線）ＷＬｎから順番に書き込みを行うシーケンシャル書き込みを通常用いる。図３９に示すように、ＬＳＢ方式により、ＳＢ方式よりも高いチャネル電圧を実現できる。具体的には、選択されたメモリトランジスタの制御ゲート線ＷＬｋには書き込み電圧Ｖｐｇｍを、その両隣の制御ゲート線ＷＬｋ−１，ＷＬｋ＋１にはカットオフさせることを目的とした低い電圧、即ちカットオフ電圧Ｖｃｕｔｏｆｆ（例えば０Ｖ）を与え、それ以外の非選択制御ゲート線にはＶｐｇｍとＶｃｕｔｏｆｆの中間の中間電圧Ｖｐａｓｓを与える（図４０）。先の式に即して考えてみると、ＬＳＢ方式ではブーストされるメモリトランジスタ数は１になるため（Ｎ＝１）、ブースト比はＣｒ２＝Ｃｉｎｓ／（Ｃｃｈ＋Ｃｉｎｓ）となりＳＢ方式よりも大きくなる。なお且つ、ブースト比Ｃｒ２に書き込み電圧Ｖｐｇｍが掛かるために、（１）式の第３項が非常に大きくなり（第２項は零）、到達チャネル電圧はＳＢ方式よりも大きくなる。
【００３３】
（比較例３）
（ＥＡＳＢ方式）
ＥＡＳＢ方式とは、図４１及び図４２に示すように、選択されたメモリトランジスタのソース側に隣接するメモリトランジスタの制御ゲート線ＷＬｋ＋１には低いカットオフ電圧Ｖｃｕｔｏｆｆを与えてカットオフさせ、選択されたメモリトランジスタの制御ゲート線ＷＬｋには書き込み電圧Ｖｐｇｍを印加し、上記以外の非選択制御ゲート線には中間電圧Ｖｐａｓｓを印加するチャネル電圧制御方式である。ＥＡＳＢ方式は、先に述べたソース側の制御ゲート線ＷＬｎから順番に書き込みを行うシーケンシャル書き込みを前提としている。この場合、図４１に示すようにブーストされる領域は、選択メモリトランジスタ及びそれよりもビット線側に位置するメモリトランジスタ（図４１中の昇圧領域１４）に限定される。シーケンシャル書き込みのためブーストされる領域のメモリトランジスタは全て消去状態になっており、先の（１）式における第２項が十分大きくなるため、ＳＢ方式よりも高いチャネル電圧が得られるのが利点である。
【００３４】
（動作波形と動作モード）
上述のＬＳＢ方式，ＥＡＳＢ方式はチャネル電圧のブースト効率を高めることによって、高いチャネル電圧を得る方式である。ところが、ブースト効率という観点では、もはやＬＳＢ方式以上の効果を得ることは難しく、さらに高いチャネル電圧を実現するためには、別のアプローチが必要となる。
【００３５】
どんなチャネル電圧制御方式を採用するにせよ、まず初期充電を、“１”書き込みメモリセルユニットにおけるビット線側選択ゲートトランジスタを通して行う。この初期充電について、ＳＢ方式を例にとり説明する。まず、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを印加する前（図４３中の時間領域Ａ）の状態を考える。図４４及び図４５に示すように”１”書き込みＮＡＮＤセルユニットではビット線にＶｂｌ、ビット線側選択ゲート線ＳＧＤにはＶｓｇｄを印加する。例えば、ＶｓｇｄはＶｂｌと同じ値を用いる。このようなバイアス関係においては、ビット線側選択ゲート線ＳＧＤを接続されたビット線側選択ゲートトランジスタのソース線側拡散層電圧がＶｓｇｄ−Ｖｔｈ＿ｓｇｄ以下の場合は、ビット線側選択ゲート線ＳＧＤを接続されたビット線側選択ゲートトランジスタに連なる消去状態のメモリトランジスタのチャネル及び拡散層領域（図４４中領域１７）から電子が引き出されビット線ＢＬへ排出され、その結果この領域１７は正に帯電する。次に、中間電圧Ｖｐａｓｓ，書き込み電圧Ｖｐｇｍのパルスが立ち上がる過程において、書き込み状態の領域１８のメモリトランジスタがオンしたとする（図４３中の時点Ｂ）。このとき、図４６及び図４７に示すように全メモリトランジスタのチャネル及び拡散層が直列接続された状態となる。したがって、全チャネル内の電子の移動が可能となり、領域１８の電子の一部はこの時点で排出される。図４７中の電圧Ｖ１は書き込み状態の領域１８のメモリセルトランジスタがオンしたときの制御ゲート電圧を表す。ビット線側選択ゲート線ＳＧＤを接続されたビット線側選択ゲートトランジスタはチャネルの電圧がＶｓｇｄ−Ｖｔｈ＿ｓｇｄに到達した時点でカットオフするため、それ以降は全チャネル及び拡散層領域がフローティング状態となり、一体化した状態で制御ゲート線電圧との容量結合により昇圧されてゆく。パルスの立ち上がりが完了した時点（図４３中の時点Ｃ）の状態を図４８及び図４９に示す。上記の考察より、ＳＢ方式においては初期電圧の転送は上記の時点Ｂ近傍で起こる。
【００３６】
初期電圧をＶｃｈ＿ｉｎｉｔ（＝Ｖｓｇｄ−Ｖｔｈ＿ｓｇｄ）とし、時点Ｂではメモリセルトランジスタのフローティングゲート（ＦＧ）電圧が初期電圧を完全に転送するためにＶｆｇ＿ｉｎｉｔ＝Ｖｆｇｔｈ＋Ｖｃｈ＿ｉｎｉｔ（Ｖｆｇｔｈは浮遊ゲートからみたメモリトランジスタの閾値）になっていることを考慮すると、このとき、チャネル内の電荷量Ｑｃｈは、Ｎ＝１６の場合を例にとると、次式で表される。
【００３７】
Ｑｃｈ＝１６Ｃｏｘ・（Ｖｃｈ＿ｉｎｉｔ−Ｖｆｇ＿ｉｎｉｔ）
＋１６Ｃｃｈ・Ｖｃｈ＿ｉｎｉｔ＝−１６Ｃｏｘ・Ｖｆｇｔｈ
＋１６Ｃｃｈ・Ｖｃｈ＿ｉｎｉｔ                              （６）
即ち、チャネル内には、電荷量Ｑｃｈが充電され、接合リーク等が十分に小さければ、時間Ｂを過ぎてもこの電荷は保持される。
【００３８】
これに対し、中間電圧Ｖｐａｓｓ，書き込み電圧Ｖｐｇｍのパルス印加前にこのチャネル内の電荷量Ｑｃｈを増加させることが出来れば、
ΔＶｃｈ＝ΔＱｃｈ／Ｃｔ                                  （７）
に従ってチャネル電圧を増加させることが出来る。
【００３９】
（比較例４）
（ビット線側選択ゲート線ＳＧＤ昇圧方式）
本方式で使用する電圧波形例を図５０に示す。ビット線側選択ゲート線ＳＧＤ昇圧方式とは、初期電圧の転送の際にビット線側選択ゲート線を一時的に昇圧することによって（図５０中Ｖｓｇｄ１）、ビット線電圧を閾値落ち無く転送させ、初期電圧を増加させるチャネル電圧昇圧方式である。例えば、図５０中Ｖｓｇｄ１としてはＶｂｌ＋Ｖｔｈ＿ｓｇｄよりも大きい値を用いることにより、Ｖｂｌを転送することが可能になる。一方、Ｖｓｇｄ２としては例えば、Ｖｂｌと同じ値を用いることにより、チャネル昇圧時にビット線側選択ゲート線ＳＧＤを接続されたビット線側選択ゲートトランジスタをカットオフできる。初期電圧を増加させる効果を得るためには、選択ゲート線ＳＧＤの昇圧に合わせてＮＡＮＤセルユニット内の全てのメモリトランジスタをオンさせるような電圧（ここでは、以後この電圧をＶｐａｓｓ＿ｐｒｅと呼ぶ）を印加する必要がある。
【００４０】
この方式を用いて実測した結果、大きすぎるＶｐａｓｓ＿ｐｒｅを用いると誤書き込み特性が悪化する結果が得られた。その要因は、図５１及び図５２に示すように、Ｖｓｇｄ１としてはＶｂｌ＋Ｖｔｈ＿ｓｇｄよりも大きい値を用いるため、Ｖｓｇｄ１印加時は選択ゲートトランジスタＳＧＤが常にオン状態になる。Ｖｐａｓｓ＿ｐｒｅが大きすぎると電子がＮＡＮＤセルユニット内へ流入してしまうため、チャネル内の電荷量Ｑｃｈが通常のＳＢ方式よりも下がってしまうことになり、誤書き込み特性が悪化する。以上より、ビット線側選択ゲート線ＳＧＤ昇圧方式はＶｐａｓｓ＿ｐｒｅを最適値に調整しなければならないという問題点があった。
【００４１】
（第１の実施の形態）
図１にＮＡＮＤ型メモリセルアレイの構成を示す。メモリトランジスタは半導体基板上に絶縁膜を介して電荷蓄積層若しくは膜と制御ゲートが積層形成された構造をもつ。ＮＡＮＤセルユニット２４は、ｎ個のメモリトランジスタ（ＭＣ１，ｍ〜ＭＣｎ，ｍ）を、それらのソース若しくはドレイン拡散層を隣接するもの同士で共有する形で直列接続し、さらにその両端に選択ゲートトランジスタ（ＳＧ１．ｍ，ＳＧ２．ｍ）を配置することによって構成されている。ＮＡＮＤメモリセルアレイは上記ＮＡＮＤセルユニットをマトリクス状に配列したものである。同一列にならぶＮＡＮＤセルユニット２４の範囲がＮＡＮＤセルブロックである。各ＮＡＮＤセルユニットの一方の選択ゲートトランジスタ（ＳＧ１．ｍ）のドレインはビット線（ＢＬｍ）に接続され、もう一方の選択ゲートトランジスタ（ＳＧ２．ｍ）のソースは複数のＮＡＮＤセルユニットで共有されるソース線（ＳＬ）に接続されている。一方、ＮＡＮＤメモリセルアレイの行方向に並ぶ複数のメモリトランジスタ及び選択ゲートトランジスタの制御ゲートは、それぞれ制御ゲート線（ＷＬ（ｋ））及び選択ゲート線（ＳＧＤ，ＳＧＳ）に共通接続されている。一本の制御ゲート線に接続される全メモリトランジスタ２３が、一括してデータ書き込みを行う範囲である。この書き込みの単位を通常、１ページと定義するが、近年では１本の制御ゲートに対して複数のページが割り当てられることがある。ＮＡＮＤセルユニット内にｎ個のメモリトランジスタがある場合、メモリセルブロック内の制御ゲート線本数はｎである。ビット線ＢＬ１，ＢＬ２はビット線駆動回路１に接続され、制御ゲート線は制御ゲート線駆動回路２０に接続され、選択ゲート線は選択ゲート線駆動回路２１に接続され、ソース線は、ソース線駆動回路２２に接続されている。
【００４２】
図２に本実施例で用いる書き込み電圧波形を示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図のようなパルスを一回の書き込みで与える。比較例と異なるのは、書き込みに用いるＶｐａｓｓ，Ｖｐｇｍパルスを与える前に、ｍ個（ｍは１つ以上）のダミーのパルスを与える点である。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。
【００４３】
また前述の選択されたメモリセルブロック内の全ての制御ゲート線を順次書き込む際、ソース線ＳＬ側より第１番目の制御ゲート線からビット線ＢＬ側へ向かって順番に選択して書き込みを行なう。
【００４４】
図２に示すように、ビット線側選択ゲート線ＳＧＤには印加電圧Ｖｓｇｄのパルスが与えられた状態において、非選択の制御ゲート線ＷＬにはダミーパルスが２個与えられている。それぞれパルス幅Ｗｎｓ１，Ｗｎｓ２、波高値Ｖｎｓ１，Ｖｎｓ２である。選択の制御ゲート線ＷＬにもダミーパルスが２個与えられた例が示されている。それぞれパルス幅Ｗｓ１，Ｗｓ２、波高値Ｖｓ１，Ｖｓ２である。非選択の制御ゲート線ＷＬに与えられるダミーパルスは２個に限られるわけではなく、パルス数Ｎｐｌｓ＿ｎｓであっても良い。同様に、選択の制御ゲート線ＷＬに与えられるダミーパルスも２個に限られるわけではなく、パルス数Ｎｐｌｓ＿ｓであっても良い。ｔｎｓ１，ｔｎｓ２，ｔｎｓ３，ｔｓ１，ｔｓ２，ｔｓ３はそれぞれのパルスの立ち上がりのタイミングを示している。このような書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間は、制御ゲート線ごとに異なっていても良い。また、選択された制御ゲート線に書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間Ｗｓ１，Ｗｓ２よりも非選択の制御ゲート線に書き込みを目的としない電圧を与える時間Ｗｎｓ１，Ｗｎｓ２の方を短く設定しても良い。
【００４５】
更にまた、選択された制御ゲート線及びこの選択された制御ゲート線からビット線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間よりも、この選択された制御ゲート線からソース線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間の方を短く設定しても良い。
【００４６】
（第１の実施の形態の変形例１）
図３に第１の実施の形態の変形例１で用いる書き込み電圧波形を示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図のようなパルスを一回の書き込みで与える。第１の実施の形態と異なるのは、書き込みに用いるＶｐａｓｓ，Ｖｐｇｍパルスを与える前に、選択制御ゲート線及び非選択制御ゲート線に対して、正（プラス）のオフセット電圧を有する１つ以上のダミーのパルスを与える点である。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。
【００４７】
図３に示すように、ビット線側選択ゲート線ＳＧＤには印加電圧Ｖｓｇｄのパルスが与えられた状態において、非選択の制御ゲート線ＷＬにはダミーパルスが２個与えられている。それぞれパルス幅Ｗｎｓ１，Ｗｎｓ２、波高値Ｖｎｓ１，Ｖｎｓ２である。選択の制御ゲート線ＷＬにもダミーパルスが２個与えられた例が示されている。それぞれパルス幅Ｗｓ１，Ｗｓ２、波高値Ｖｓ１，Ｖｓ２である。非選択の制御ゲート線ＷＬに与えられるダミーパルスは２個に限られるわけではなく、パルス数Ｎｐｌｓ＿ｎｓであっても良い。同様に、選択の制御ゲート線ＷＬに与えられるダミーパルスも２個に限られるわけではなく、パルス数Ｎｐｌｓ＿ｓであっても良い。ｔｎｓ１，ｔｎｓ２，ｔｎｓ３，ｔｓ１，ｔｓ２，ｔｓ３はそれぞれのパルスの立ち上がりのタイミングを示している。このような書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間は、制御ゲート線ごとに異なっていても良い。また、選択された制御ゲート線に書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間Ｗｓ１，Ｗｓ２よりも非選択の制御ゲート線に書き込みを目的としない電圧を与える時間Ｗｎｓ１，Ｗｎｓ２の方を短く設定しても良い。
【００４８】
更にまた、選択された制御ゲート線及びこの選択された制御ゲート線からビット線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間よりも、この選択された制御ゲート線からソース線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間の方を短く設定しても良い。
【００４９】
（第１の実施の形態の変形例２）
図４に第１の実施の形態の変形例２で用いる書き込み電圧波形を示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図のようなパルスを一回の書き込みで与える。第１の実施の形態と異なるのは、書き込みに用いるＶｐａｓｓ，Ｖｐｇｍパルスを与える前に、非選択制御ゲート線に対して、負（マイナス）のオフセット電圧を有する１つ以上のダミーのパルスを与える点である。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。
【００５０】
図４に示すように、ビット線側選択ゲート線ＳＧＤには印加電圧Ｖｓｇｄのパルスが与えられた状態において、非選択の制御ゲート線ＷＬにはダミーパルスが２個与えられている。それぞれパルス幅Ｗｎｓ１，Ｗｎｓ２、波高値Ｖｎｓ１，Ｖｎｓ２である。選択の制御ゲート線ＷＬにもダミーパルスが２個与えられた例が示されている。それぞれパルス幅Ｗｓ１，Ｗｓ２、波高値Ｖｓ１，Ｖｓ２である。非選択の制御ゲート線ＷＬに与えられるダミーパルスは２個に限られるわけではなく、パルス数Ｎｐｌｓ＿ｎｓであっても良い。同様に、選択の制御ゲート線ＷＬに与えられるダミーパルスも２個に限られるわけではなく、パルス数Ｎｐｌｓ＿ｓであっても良い。ｔｎｓ１，ｔｎｓ２，ｔｎｓ３，ｔｓ１，ｔｓ２，ｔｓ３はそれぞれのパルスの立ち上がりのタイミングを示している。このような書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間は、制御ゲート線ごとに異なっていても良い。また、選択された制御ゲート線に書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間Ｗｓ１，Ｗｓ２よりも非選択の制御ゲート線に書き込みを目的としない電圧を与える時間Ｗｎｓ１，Ｗｎｓ２の方を短く設定しても良い。
【００５１】
更にまた、選択された制御ゲート線及びこの選択された制御ゲート線からビット線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間よりも、この選択された制御ゲート線からソース線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間の方を短く設定しても良い。
【００５２】
（第１の実施の形態の変形例３）
図５に第１の実施の形態の変形例３で用いる書き込み電圧波形を示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図のようなパルスを一回の書き込みで与える。比較例４と異なるのは、書き込みに用いるＶｐａｓｓ，Ｖｐｇｍパルスを与える前に、非選択制御ゲート線に対して、Ｖｐａｓｓ＿ｐｒｅの値を有する１つ以上のダミーのパルスを与える点である。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。
【００５３】
図５に示すように、ビット線側選択ゲート線ＳＧＤには印加電圧Ｖｓｇｄ１及びＶｓｇｄ２のパルスが与えられた状態において、非選択の制御ゲート線ＷＬには中間電圧Ｖｐａｓｓのパルスが与えられる以前に、波高値Ｖｐａｓｓ＿ｐｒｅのダミーパルスが１個与えられている。選択の制御ゲート線ＷＬにも値Ｖｐａｓｓ＿ｐｒｅの電位が与えられている。図５０に示した比較例４と異なる点は、非選択制御ゲート線に対して、Ｖｐａｓｓ＿ｐｒｅの値を有する１つ以上のダミーのパルスを与える点である。また、一旦Ｖｐａｓｓ＿ｐｒｅの値のパルスが与えられた後、基準電位に戻している点である。
【００５４】
（第１の実施の形態の変形例４）
図６に第１の実施の形態の変形例４で用いる書き込み電圧波形を示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図のようなパルスを一回の書き込みで与える。比較例４と異なるのは、書き込みに用いるＶｐａｓｓ，Ｖｐｇｍパルスを与える前に、非選択制御ゲート線及び選択ゲート線に対して、Ｖｐａｓｓ＿ｐｒｅの値を有する１つ以上のダミーのパルスを与える点である。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。
【００５５】
図６に示すように、ビット線側選択ゲート線ＳＧＤには印加電圧Ｖｓｇｄ１及びＶｓｇｄ２のパルスが与えられた状態において、非選択の制御ゲート線ＷＬには中間電圧Ｖｐａｓｓのパルスが与えられる以前に、波高値Ｖｐａｓｓ＿ｐｒｅのダミーパルスが１個与えられている。選択の制御ゲート線ＷＬにも波高値Ｖｐａｓｓ＿ｐｒｅの電位が与えられている。図５０に示した比較例４と異なる点は、非選択制御ゲート線に対して、Ｖｐａｓｓ＿ｐｒｅの値を有する１つ以上のダミーのパルスを与える点である。また、一旦Ｖｐａｓｓ＿ｐｒｅの値のパルスが与えられた後、基準電位に戻している点である。更に、上記変形例３と異なる点は、選択された制御ゲートに与えられる波高値Ｖｐａｓｓ＿ｐｒｅのパルス電圧も印加後、書き込み電圧Ｖｐｇｍを印加する以前に、基準電位に戻す点である。
【００５６】
（第１の実施の形態の変形例５）
図７に第１の実施の形態の変形例５で用いる書き込み電圧波形を示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図のようなパルスを一回の書き込みで与える。比較例４と異なるのは、書き込みに用いるＶｐａｓｓ，Ｖｐｇｍパルスを与える前に、非選択制御ゲート線に対して、Ｖｐａｓｓ＿ｐｒｅの値を有し、かつマイナスのオフセット電圧を有する１つ以上のダミーのパルスを与える点である。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。
【００５７】
図７に示すように、ビット線側選択ゲート線ＳＧＤには印加電圧Ｖｓｇｄ１及びＶｓｇｄ２のパルスが与えられた状態において、非選択の制御ゲート線ＷＬには中間電圧Ｖｐａｓｓのパルスが与えられる以前に、波高値Ｖｐａｓｓ＿ｐｒｅのダミーパルスが１個与えられている。選択された制御ゲート線ＷＬにも波高値Ｖｐａｓｓ＿ｐｒｅの電位が与えられている。図５０に示した比較例４と異なる点は、非選択制御ゲート線に対して、Ｖｐａｓｓ＿ｐｒｅの値を有する１つ以上のダミーのパルスを与える点である。しかもこのダミーパルスは、一旦Ｖｐａｓｓ＿ｐｒｅの値のパルスが与えられた後、基準電位の０Ｖに戻すのではなく、更に負（マイナス）の電位に戻している点に特徴がある。
【００５８】
（動作モード）
本発明の第１の実施の形態において得られる効果を図８乃至図１１を用いて説明する。図８（ｂ）〜図１１は、ダミーパルス印加過程における表面近傍のバンド構造の概要を図８（ａ）のトランジスタ構造に対応させて簡略化して、描いたものである。図１２は、図８（ｂ）〜図１１に対応したダミーパルス２７の印加過程におけるタイミングを表す。図８（ｂ）は、ダミーパルス印加前の状態を表す（図１２中の時刻ｔ１）。シーケンシャル書き込みの場合、常に１つ以上の消去状態のメモリトランジスタがビット線側選択ゲートトランジスタに接続されている。消去閾値が十分深ければ、この消去状態メモリトランジスタには初期電圧が転送されており、チャネル電圧が書き込み状態メモリトランジスタよりも高くなっている。２５はこのチャネル領域に存在する電子の様子を模式的に示している。このとき、消去状態メモリトランジスタのチャネル及び拡散層に存在する電子１９の電子濃度をｎ＿ｉｎｉｔとする。図９は、ダミーパルス昇圧過程において書き込み状態メモリトランジスタがオンした直後の状態を表す（図１２中の時刻ｔ２）。ここで全てのメモリトランジスタを通して矢印に示すように、電子の移動が可能になる。図１０は、時刻ｔ２の少し後の状態を表す（図１２中の時刻ｔ３）。電子が移動し再配置され、正の大きいＦＧ電圧をもつ消去状態メモリトランジスタのチャネルにより多くの電子が集まると考えられる。これによって空乏層幅が変化し、チャネルの電位差が小さくなる、若しくは無くなると予想される。図１１は、ダミーパルスが立ち下がった後の状態を表す（図１２中の時刻ｔ４）。図２におけるダミーパルス電圧、幅、タイミング等を最適化することにより、時刻ｔ４において消去状態メモリトランジスタのチャネル及び拡散層に存在する電子２６の電子濃度ｎ＿ｆｉｎをダミーパルス印加前の値ｎ＿ｉｎｉｔよりも高くすることが出来る。この過剰の電子は選択ゲートトランジスタを介して矢印の方向に排出され、再びｎ＿ｉｎｉｔに戻る。一方、書き込み状態メモリトランジスタの拡散層は、電子が供給されないので正に帯電している。結果として、ＮＡＮＤセルユニット内に蓄積される電荷Ｑｃｈが、（６）式で示される値よりも高くなり、ダミーパルスを印加しない比較例のＳＢ方式よりも高いチャネル電圧を実現できる。
【００５９】
第１の実施の形態に係る不揮発性半導体記憶装置においては、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内の電子数を減らし、チャネル電圧を増加させることから、誤書き込み特性が改善される。本発明の第１の実施の形態に係る不揮発性半導体記憶不揮発性半導体記憶装置は、ＳＢ方式、ＬＳＢ方式、ＥＡＳＢ方式等、各種のチャネル電圧の昇圧方式と併用することが可能であり、汎用性が高い。さらに、ビット線側選択ゲート線ＳＧＤを一時的に昇圧することによってビット線電圧を閾値落ち無く転送させることができる。ビット線側選択ゲート線ＳＧＤ昇圧方式においても、本発明の書き込み方式を用いることにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００６０】
（第２の実施の形態）
本発明の第２の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を図１３に示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図１３のようなパルスを一回の書き込みで与える。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。第１の実施の形態と異なるのは、非選択制御ゲート線に与えるダミーパルスの種類を２種類にした点である。例えば、選択制御ゲート線よりもソース線側に位置する非選択制御ゲート線ＷＬ＿１及び選択制御ゲート線よりもビット線側に位置する非制御ゲート線ＷＬ＿２には図１３中に示すパルス電圧波形をそれぞれ与える。ダミーパルス電圧、幅、タイミング等を最適化することにより、図８乃至図１２で示した効果をより強めることが第２の実施の形態の目的である。また、別の非選択ゲート線の割り振り方をしても、構わない。
【００６１】
図１３に示すように、ビット線側選択ゲート線ＳＧＤに対してＶｓｇｄの値の印加電圧パルスを与えた状態において、選択制御ゲート線よりもソース線側に位置する非選択制御ゲート線ＷＬ＿１には中間電圧Ｖｐａｓｓ１を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ１１，Ｖｎｓ１２、パルス幅はＷｎｓ１１，Ｗｎｓ１２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ１］個であっても良い。同様に、選択制御ゲート線よりもビット線側に位置する非選択制御ゲート線ＷＬ＿２には中間電圧Ｖｐａｓｓ２を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ２１，Ｖｎｓ２２、パルス幅はＷｎｓ２１，Ｗｎｓ２２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ２］個であっても良い。選択の制御ゲート線ＷＬにもダミーパルスが２個与えられた例が示されている。それぞれパルス幅Ｗｓ１，Ｗｓ２、波高値Ｖｓ１，Ｖｓ２である。
【００６２】
ｔｎｓ１１，ｔｎｓ１２，ｔｎｓ１３，ｔｎｓ２１，ｔｎｓ２２，ｔｎｓ２３，ｔｓ１，ｔｓ２，ｔｓ３はそれぞれのパルスの立ち上がりのタイミングを示している。このような書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間は、制御ゲート線ごとに異なっていても良い。また、選択された制御ゲート線に書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間Ｗｓ１，Ｗｓ２よりも非選択の制御ゲート線に書き込みを目的としない電圧を与える時間Ｗｎｓ１１，Ｗｎｓ１２，  Ｗｎｓ２１，Ｗｎｓ２２の方を短く設定しても良い。
【００６３】
更にまた、選択された制御ゲート線及びこの選択された制御ゲート線からビット線側に位置する非選択の制御ゲート線ＷＬ＿２に上記書き込みを目的としないダミーパルス電圧を与える時間Ｗｎｓ２１，Ｗｎｓ２２よりも、この選択された制御ゲート線からソース線側に位置する非選択の制御ゲート線ＷＬ＿１に上記書き込みを目的としないダミーパルス電圧を与える時間Ｗｎｓ１１，Ｗｎｓ１２の方を短く設定しても良い。
【００６４】
第２の実施の形態に係る不揮発性半導体記憶装置においては、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内の電子数を減らし、チャネル電圧を増加させることから、誤書き込み特性が改善される。本発明の第２の実施の形態に係る不揮発性半導体記憶不揮発性半導体記憶装置は、ＳＢ方式、ＬＳＢ方式、ＥＡＳＢ方式等、各種のチャネル電圧の昇圧方式と併用することが可能であり、汎用性が高い。さらに、ビット線側選択ゲート線ＳＧＤを一時的に昇圧することによってビット線電圧を閾値落ち無く転送させることができる。ビット線側選択ゲート線ＳＧＤ昇圧方式においても、本発明の書き込み方式を用いることにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００６５】
（第３の実施の形態）
本発明の第３の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を図１４に示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図１４のようなパルスを一回の書き込みで与える。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。第１及び第２の実施の形態と異なるのは、非選択制御ゲート線に与えるダミーパルスの種類をｋ種類（ｋ＜ｎ）に増やし、さらに高い効果を狙ったものである。例えば、ソース線に近い制御ゲート線ほどパルス幅を短くする、などが考えられる。また、別の非選択ゲート線の割り振り方をしても、構わない。
【００６６】
図１４に示すように、ビット線側選択ゲート線ＳＧＤに対してＶｓｇｄの値の印加電圧パルスを与えた状態において、非選択制御ゲート線ＷＬ＿１には中間電圧Ｖｐａｓｓ１を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ１１，Ｖｎｓ１２、パルス幅はＷｎｓ１１，Ｗｎｓ１２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ１］個であっても良い。同様に、非選択制御ゲート線ＷＬ＿２には中間電圧Ｖｐａｓｓ２を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ２１，Ｖｎｓ２２、パルス幅はＷｎｓ２１，Ｗｎｓ２２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ２］個であっても良い。更に、同様にして、非選択制御ゲート線ＷＬ＿ｋには中間電圧Ｖｐａｓｓｋを与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓｋ１，Ｖｎｓｋ２、パルス幅はＷｎｓｋ１，Ｗｎｓｋ２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓｋ］個であっても良い。選択の制御ゲート線ＷＬにもダミーパルスが２個与えられた例が示されている。それぞれパルス幅Ｗｓ１，Ｗｓ２、波高値Ｖｓ１，Ｖｓ２である。
【００６７】
ｔｎｓ１１，ｔｎｓ１２，ｔｎｓ１３，ｔｎｓ２１，ｔｎｓ２２，ｔｎｓ２３，ｔｎｓｋ１，ｔｎｓｋ２，ｔｎｓｋ３，ｔｓ１，ｔｓ２，ｔｓ３はそれぞれのパルスの立ち上がりのタイミングを示している。このような書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間は、制御ゲート線ごとに異なっていても良い。また、選択された制御ゲート線に書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間Ｗｓ１，Ｗｓ２よりも非選択の制御ゲート線に書き込みを目的としない電圧を与える時間Ｗｎｓ１１，Ｗｎｓ１２，Ｗｎｓ２１，Ｗｎｓ２２，…，Ｗｎｓｋ１，Ｗｎｓｋ２の方を短く設定しても良い。
【００６８】
更にまた、選択された制御ゲート線及びこの選択された制御ゲート線からビット線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間よりも、この選択された制御ゲート線からソース線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間の方を短く設定しても良いことも同様である。
【００６９】
第３の実施の形態に係る不揮発性半導体記憶装置においては、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内の電子数を減らし、チャネル電圧を増加させることから、誤書き込み特性が改善される。本発明の第３の実施の形態に係る不揮発性半導体記憶不揮発性半導体記憶装置は、ＳＢ方式、ＬＳＢ方式、ＥＡＳＢ方式等、各種のチャネル電圧の昇圧方式と併用することが可能であり、汎用性が高い。さらに、ビット線側選択ゲート線ＳＧＤを一時的に昇圧することによってビット線電圧を閾値落ち無く転送させることができる。ビット線側選択ゲート線ＳＧＤ昇圧方式においても、本発明の書き込み方式を用いることにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００７０】
（第４の実施の形態）
本発明の第４の実施の形態においては、メモリセルトランジスタのカットオフを利用するＬＳＢ方式やＥＡＳＢ方式、若しくはそれ以外のチャネル昇圧方式に対して、本発明の実施の形態に係る不揮発性半導体記憶装置における特徴的な書き込み方式を適用する場合を一般化して示している。
【００７１】
本発明の第４の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を図１５に示す。選択制御ゲート線、非選択制御ゲート線にそれぞれ図１５のようなパルスを一回の書き込みで与える。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。第４の実施の形態では、Ｖｐａｓｓを与える非選択制御ゲート線の電圧波形をｋ種類（ｋ＜ｎ）用い、メモリトランジスタをカットオフさせる非選択制御ゲート線の電圧波形をｈ種類用いる。カットオフ電圧Ｖｃｕｔｏｆｆとしては、例えば０Ｖを与える。
【００７２】
図１５に示すように、ビット線側選択ゲート線ＳＧＤに対してＶｓｇｄの値の印加電圧パルスを与えた状態において、非選択制御ゲート線ＷＬ＿１には中間電圧Ｖｐａｓｓ１を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ１１，Ｖｎｓ１２、パルス幅はＷｎｓ１１，  Ｗｎｓ１２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ１］個であっても良い。同様に、非選択制御ゲート線ＷＬ＿２には中間電圧Ｖｐａｓｓ２を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ２１，Ｖｎｓ２２、パルス幅はＷｎｓ２１，Ｗｎｓ２２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ２］個であっても良い。更に、同様にして、非選択制御ゲート線ＷＬ＿ｋには中間電圧Ｖｐａｓｓｋを与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓｋ１，Ｖｎｓｋ２、パルス幅はＷｎｓｋ１，Ｗｎｓｋ２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓｋ］個であっても良い。選択の制御ゲート線ＷＬにもダミーパルスが２個与えられた例が示されている。それぞれパルス幅Ｗｓ１，Ｗｓ２、波高値Ｖｓ１，Ｖｓ２である。
【００７３】
ｔｎｓ１１，ｔｎｓ１２，ｔｎｓ１３，ｔｎｓ２１，ｔｎｓ２２，ｔｎｓ２３，ｔｎｓｋ１，ｔｎｓｋ２，ｔｎｓｋ３，ｔｓ１，ｔｓ２，ｔｓ３はそれぞれのパルスの立ち上がりのタイミングを示している。このような書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間は、制御ゲート線ごとに異なっていても良い。また、選択された制御ゲート線に書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間Ｗｓ１，Ｗｓ２よりも非選択の制御ゲート線に書き込みを目的としない電圧を与える時間Ｗｎｓ１１，Ｗｎｓ１２，Ｗｎｓ２１，Ｗｎｓ２２，…，Ｗｎｓｋ１，Ｗｎｓｋ２の方を短く設定しても良い。
【００７４】
更にまた、選択された制御ゲート線及びこの選択された制御ゲート線からビット線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間よりも、この選択された制御ゲート線からソース線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間の方を短く設定しても良いことも同様である。
【００７５】
更に第４の実施の形態において特徴的な点は、メモリトランジスタをカットオフさせる非選択制御ゲート線の電圧波形をｈ種類用いることにある。図１５に示すように、ビット線側選択ゲート線ＳＧＤに対してＶｓｇｄの値の印加電圧パルスを与えた状態において、メモリトランジスタをカットオフさせる非選択制御ゲート線ＷＬ＿１にはカットオフ電圧Ｖｃｕｔｏｆｆ＿１を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ＿ｃｏ１１，Ｖｎｓ＿ｃｏ１２、パルス幅はＷｎｓ＿ｃｏ１１，  Ｗｎｓ＿ｃｏ１２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｃｏ１］個であっても良い。同様に、メモリトランジスタをカットオフさせる非選択制御ゲート線ＷＬ＿ｈにはカットオフ電圧Ｖｃｕｔｏｆｆ＿ｈを与える以前に２個のダミーパルスを与える。それぞれ波高値は、Ｖｎｓ＿ｃｏｈ１，Ｖｎｓ＿ｃｏｈ２、パルス幅はＷｎｓ＿ｃｏｈ１，  Ｗｎｓ＿ｃｏｈ２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｃｏｈ］個であっても良い。ｔｎｓ＿ｃｏ１１，ｔｎｓ＿ｃｏ１２，ｔｎｓ＿ｃｏ１３，ｔｎｓ＿ｃｏｈ１，ｔｎｓ＿ｃｏｈ２，ｔｎｓ＿ｃｏｈ３はそれぞれのパルスの立ち上がりのタイミングを示している。
【００７６】
第４の実施の形態に係る不揮発性半導体記憶装置においては、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内の電子数を減らし、チャネル電圧を増加させることから、誤書き込み特性が改善される。本発明の第４の実施の形態に係る不揮発性半導体記憶不揮発性半導体記憶装置は、ＳＢ方式、ＬＳＢ方式、ＥＡＳＢ方式等、各種のチャネル電圧の昇圧方式と併用することが可能であり、汎用性が高い。さらに、ビット線側選択ゲート線ＳＧＤを一時的に昇圧することによってビット線電圧を閾値落ち無く転送させることができる。ビット線側選択ゲート線ＳＧＤ昇圧方式においても、本発明の書き込み方式を用いることにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００７７】
（第５の実施の形態）
本発明の第５の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を図１６に示す。
【００７８】
選択制御ゲート線、非選択制御ゲート線にそれぞれ図１６のようなパルスを一回の書き込みで与える。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。Ｖｐａｓｓを与える非選択制御ゲート線の波形をｋ種類（ｋ＜ｎ）用いる。加えて、選択ゲート線の電圧を、一時的にＶｓｇｄ１へ昇圧することによって、ビット線側選択ゲートトランジスタにおいて、ビット線電圧を閾値落ち無く転送させる。
【００７９】
比較例４においては、メモリトランジスタの制御ゲート線に与える電圧が大きすぎる場合、Ｖｓｇｄ１印加時に多数の電子がＮＡＮＤセルユニット内へ導入されてしまうが、本発明の第５の実施の形態に係る書き込み方式を適用することにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００８０】
図１６に示すように、ビット線側選択ゲート線ＳＧＤには印加電圧Ｖｓｇｄ１及びＶｓｇｄ２のパルスが与えられた状態において、非選択制御ゲート線ＷＬ＿１には中間電圧Ｖｐａｓｓ１を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ１１，Ｖｎｓ１２、パルス幅はＷｎｓ１１，Ｗｎｓ１２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ１］個であっても良い。同様に、非選択制御ゲート線ＷＬ＿２には中間電圧Ｖｐａｓｓ２を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ２１，Ｖｎｓ２２、パルス幅はＷｎｓ２１，Ｗｎｓ２２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ２］個であっても良い。更に、同様にして、非選択制御ゲート線ＷＬ＿ｋには中間電圧Ｖｐａｓｓｋを与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓｋ１，Ｖｎｓｋ２、パルス幅はＷｎｓｋ１，Ｗｎｓｋ２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓｋ］個であっても良い。選択の制御ゲート線ＷＬにもダミーパルスが２個与えられた例が示されている。それぞれパルス幅Ｗｓ１，Ｗｓ２、波高値Ｖｓ１，Ｖｓ２である。
【００８１】
ｔｎｓ１１，ｔｎｓ１２，ｔｎｓ１３，ｔｎｓ２１，ｔｎｓ２２，ｔｎｓ２３，ｔｎｓｋ１，ｔｎｓｋ２，ｔｎｓｋ３，ｔｓ１，ｔｓ２，ｔｓ３はそれぞれのパルスの立ち上がりのタイミングを示している。このような書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間は、制御ゲート線ごとに異なっていても良い。また、選択された制御ゲート線に書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間Ｗｓ１，Ｗｓ２よりも非選択の制御ゲート線に書き込みを目的としない電圧を与える時間Ｗｎｓ１１，Ｗｎｓ１２，  Ｗｎｓ２１，Ｗｎｓ２２，…，Ｗｎｓｋ１，Ｗｎｓｋ２の方を短く設定しても良い。
【００８２】
更にまた、選択された制御ゲート線及びこの選択された制御ゲート線からビット線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間よりも、この選択された制御ゲート線からソース線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間の方を短く設定しても良いことも同様である。
【００８３】
第５の実施の形態に係る不揮発性半導体記憶装置においては、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内の電子数を減らし、チャネル電圧を増加させることから、誤書き込み特性が改善される。本発明の第５の実施の形態に係る不揮発性半導体記憶不揮発性半導体記憶装置は、ＳＢ方式、ＬＳＢ方式、ＥＡＳＢ方式等、各種のチャネル電圧の昇圧方式と併用することが可能であり、汎用性が高い。さらに、ビット線側選択ゲート線ＳＧＤを一時的に昇圧することによってビット線電圧を閾値落ち無く転送させることができる。ビット線側選択ゲート線ＳＧＤ昇圧方式においても、本発明の書き込み方式を用いることにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００８４】
（第６の実施の形態）
本発明の第６の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を図１７に示す。
【００８５】
選択制御ゲート線、非選択制御ゲート線にそれぞれ図１７のようなパルスを一回の書き込みで与える。ダミーパルスの数、幅、タイミング及びピーク電圧に関しては、特に限定しない。例えば、パルス電圧は書き込み状態のメモリトランジスタをオンさせるように４〜６Ｖ程度にとり、パルス数は１〜３回程度にとればよい。Ｖｐａｓｓを与える非選択制御ゲート線の波形をｋ種類（ｋ＜ｎ）用い、メモリトランジスタをカットオフさせる非選択制御ゲート線の電圧波形をｈ種類用いる。加えて、選択ゲート線の電圧を、一時的にＶｓｇｄ１へ昇圧することによって、ビット線側選択ゲートトランジスタにおいて、ビット線電圧を閾値落ち無く転送させる。
【００８６】
比較例４においては、メモリトランジスタの制御ゲート線に与える電圧が大きすぎる場合、Ｖｓｇｄ１印加時に多数の電子がＮＡＮＤセルユニット内へ導入されてしまうが、本発明の第６の実施の形態に係る書き込み方式を適用することにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００８７】
図１７に示すように、ビット線側選択ゲート線ＳＧＤには印加電圧Ｖｓｇｄ１及びＶｓｇｄ２のパルスが与えられた状態において、非選択制御ゲート線ＷＬ＿１には中間電圧Ｖｐａｓｓ１を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ１１，Ｖｎｓ１２、パルス幅はＷｎｓ１１，Ｗｎｓ１２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ１］個であっても良い。同様に、非選択制御ゲート線ＷＬ＿２には中間電圧Ｖｐａｓｓ２を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ２１，Ｖｎｓ２２、パルス幅はＷｎｓ２１，Ｗｎｓ２２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓ２］個であっても良い。更に、同様にして、非選択制御ゲート線ＷＬ＿ｋには中間電圧Ｖｐａｓｓｋを与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓｋ１，Ｖｎｓｋ２、パルス幅はＷｎｓｋ１，Ｗｎｓｋ２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｎｓｋ］個であっても良い。選択の制御ゲート線ＷＬにもダミーパルスが２個与えられた例が示されている。それぞれパルス幅Ｗｓ１，Ｗｓ２、波高値Ｖｓ１，Ｖｓ２である。
【００８８】
ｔｎｓ１１，ｔｎｓ１２，ｔｎｓ１３，ｔｎｓｋ１，ｔｎｓｋ２，ｔｎｓｋ３，ｔｓ１，ｔｓ２，ｔｓ３はそれぞれのパルスの立ち上がりのタイミングを示している。このような書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間は、制御ゲート線ごとに異なっていても良い。また、選択された制御ゲート線に書き込みを目的としない電圧、即ちダミーパルス電圧を与える時間Ｗｓ１，Ｗｓ２よりも非選択の制御ゲート線に書き込みを目的としない電圧を与える時間Ｗｎｓ１１，Ｗｎｓ１２，Ｗｎｓｋ１，Ｗｎｓｋ２の方を短く設定しても良い。
【００８９】
更にまた、選択された制御ゲート線及びこの選択された制御ゲート線からビット線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間よりも、この選択された制御ゲート線からソース線側に位置する非選択の制御ゲート線に上記書き込みを目的としないダミーパルス電圧を与える時間の方を短く設定しても良いことも同様である。
【００９０】
更に第６の実施の形態において特徴的な点は、メモリトランジスタをカットオフさせる非選択制御ゲート線の電圧波形をｈ種類用いることにある。図１７に示すように、ビット線側選択ゲート線ＳＧＤに対してＶｓｇｄ１，Ｖｓｇｄ２の値の印加電圧パルスを与えた状態において、メモリトランジスタをカットオフさせる非選択制御ゲート線ＷＬ＿１にはカットオフ電圧Ｖｃｕｔｏｆｆ＿１を与える以前に２個のダミーパルスを与える。それぞれ波高値はＶｎｓ＿ｃｏ１１，Ｖｎｓ＿ｃｏ１２、パルス幅はＷｎｓ＿ｃｏ１１，Ｗｎｓ＿ｃｏ１２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｃｏ１］個であっても良い。同様に、メモリトランジスタをカットオフさせる非選択制御ゲート線ＷＬ＿ｈにはカットオフ電圧Ｖｃｕｔｏｆｆ＿ｈを与える以前に２個のダミーパルスを与える。それぞれ波高値は、Ｖｎｓ＿ｃｏｈ１，Ｖｎｓ＿ｃｏｈ２、パルス幅はＷｎｓ＿ｃｏｈ１，Ｗｎｓ＿ｃｏｈ２であり、又パルス数は２個に限られることは無く［Ｎｐｌｓ＿ｃｏｈ］個であっても良い。ｔｎｓ＿ｃｏ１１，ｔｎｓ＿ｃｏ１２，ｔｎｓ＿ｃｏ１３，ｔｎｓ＿ｃｏｈ１，ｔｎｓ＿ｃｏｈ２，ｔｎｓ＿ｃｏｈ３はそれぞれのパルスの立ち上がりのタイミングを示している。
【００９１】
第６の実施の形態に係る不揮発性半導体記憶装置においては、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内の電子数を減らし、チャネル電圧を増加させることから、誤書き込み特性が改善される。本発明の第６の実施の形態に係る不揮発性半導体記憶不揮発性半導体記憶装置は、ＳＢ方式、ＬＳＢ方式、ＥＡＳＢ方式等、各種のチャネル電圧の昇圧方式と併用することが可能であり、汎用性が高い。さらに、ビット線側選択ゲート線ＳＧＤを一時的に昇圧することによってビット線電圧を閾値落ち無く転送させることができる。ビット線側選択ゲート線ＳＧＤ昇圧方式においても、本発明の書き込み方式を用いることにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００９２】
（第７の実施の形態）
図１８は、本発明の第７の実施の形態に係る不揮発性半導体記憶装置であって、６４ＭビットＮＡＮＤ型フラッシュメモリで構成した例の回路構成図を示す。本発明の第１乃至第６の実施の形態において説明した不揮発性半導体記憶装置の書き込み方式を利用する点に大きな特徴が存在する。図１８に示すように、ビット線側選択ゲートはビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３と３本に分離されている。また、ソース線側選択ゲートも、ソース線側選択ゲート線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３と３本に分離されている。これらの選択ゲートには、選択ゲート制御回路より別々の信号を与えても良い。或いは又、所定のピッチで短絡して、選択ゲート線上を伝播する信号遅延を少なくする工夫を行っても良い。図１８の回路構成例では、列選択トランジスタの働きによって、同一の電位が与えられるように工夫されている。図１８において、ＮＡＮＤ型メモリセルアレイからなるブロック０、ブロック１、・・・ブロック１０２３が配置され、周辺にはトップ・ページバッファ２９０、ボトム・ページバッファ２９１、レフト・ロウデコーダ／チャージポンプ２９２、ライト・ロウデコーダ／チャージポンプ２９３が配置されている。また、図１８において、ビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３，ソース線側選択ゲート線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３に対して平行にワード線ＷＬ０，ＷＬ１，・・・，ＷＬ１５が配置され、これらのワード線と直交して、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ４２２３が配置されている。図１８の特徴は、ビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３が回路的に短絡され、またソース線側選択ゲート線ＧＳＬ１，ＧＳＬ２，ＧＳＬ３が回路的に短絡される点にある。
【００９３】
第７の実施の形態に係る不揮発性半導体記憶装置においては、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内の電子数を減らし、チャネル電圧を増加させることから、誤書き込み特性が改善される。装置本発明の第７の実施の形態に係る不揮発性半導体記憶不揮発性半導体記憶装置は、ＳＢ方式、ＬＳＢ方式、ＥＡＳＢ方式等、各種のチャネル電圧の昇圧方式と併用することが可能であり、汎用性が高い。さらに、ビット線側選択ゲート線ＳＳＬ１，ＳＳＬ２，ＳＳＬ３を一時的に昇圧することによって、ビット線電圧を閾値落ち無く転送させることができる。本発明の書き込み方式を用いることにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【００９４】
（第８の実施の形態）
本発明の実施の形態に係る不揮発性半導体記憶装置の動作モードは大きく分けると３つ存在する。それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードと呼ぶ。
【００９５】
ページモードとは、図１９に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル列６０６を一括してビット線６０３を介してセンスアンプ６０２内にメモリセル列６０５として読み出し、或いは一括してセンスアンプ６０２から書き込む動作を行なう。即ち、ページ単位で読み出し、書き込みを行っている。図１９において、ワード線６０４とビット線６０３の交差部分にメモリセル６０７が配置されている。
【００９６】
これに対して、バイトモードとは、図２０に示すように、フラッシュメモリセルアレイ６０１内のワード線６０４上に存在するメモリセル６０８をバイト単位でセンスアンプ６０２内にメモリセル６１３として読み出し、或いはバイト単位でセンスアンプ６０２内のメモリセル６１３からメモリセル６０８に対して書き込む動作を行なう。即ち、バイト単位で読み出し、書き込みを行っている点でページモードとは異なっている。
【００９７】
一方、ＲＯＭ領域を有するＥＥＰＲＯＭモードとは、図２１に示すように、フラッシュメモリセルアレイ６０１内を、フラッシュメモリ６０９部分とＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分に分割し、ＲＯＭ領域を有するＥＥＰＲＯＭ６１０部分をシステム的に切り替えて動作させて、フラッシュメモリセルアレイ６０１内の情報をページ単位或いはバイト単位で読み出し、書き換えるという動作を行なう。フラッシュメモリ６０９内の同一のワード線上のメモリセル列６１１をページ単位でＲＯＭ領域を有するＥＥＰＲＯＭ６１０側にメモリセル列６１２として読み出し、或いは書き込む例が、図２１に示されている。
【００９８】
上述した本発明の第１乃至第７の実施の形態に係る不揮発性半導体記憶装置においても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＰＲＯＭモードによって動作させることができることはもちろんである。また、上述した本発明の第１乃至第７の実施の形態に係る不揮発性半導体記憶装置においては、ＮＡＮＤ型フラッシュメモリの例について説明したが、ＡＮＤ型フラッシュメモリ、ＤＩＮＯＲ型フラッシュメモリにおいても本発明の特徴的な書き込み方式を適用することができる。また、これら３つのタイプのフラッシュメモリのいずれにおいても、それぞれページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードの動作モードを実現することができることは明らかである。特に、後述するように、フラッシュメモリをメモリカード、或いはＩＣカードに適用して使用する場合には、システムＬＳＩを構成するため、ワンチップ化を推し進める意味でも、フラッシュメモリをシステム的に動作可能な、ＲＯＭ領域を有するＥＥＰＲＯＭモードが重要である。
【００９９】
［システムＬＳＩ］
本発明の第１乃至第７の実施の形態に係る不揮発性半導体記憶装置においては、様々な適用例が可能である。これらの適用例のいくつかを図２２乃至図３５に示す。
【０１００】
（適用例１）
一例として、半導体メモリデバイス５０を含むメモリカード６０は、図２２に示すように構成される。半導体メモリデバイス５０には、本発明の第１乃至第７の実施の形態に係る不揮発性半導体記憶装置が適用可能である。メモリカード６０は、図２２に示すように、外部デバイス（図示せず）から所定の信号を受信し、或いは外部デバイス（図示せず）へ所定の信号を出力するように動作可能である。
【０１０１】
半導体メモリデバイス５０を内蔵するメモリカード６０に対しては、シグナルラインＤＡＴ、コマンドラインイネーブルシグナルラインＣＬＥ、アドレスラインイネーブルシグナルラインＡＬＥ及びレディー／ビジーシグナルラインＲ／Ｂが接続されている。シグナルラインＤＡＴはデータ信号、アドレス信号或いはコマンド信号を転送する。コマンドラインイネーブルシグナルラインＣＬＥは、コマンド信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。アドレスラインイネーブルシグナルラインＡＬＥは、アドレス信号がシグナルラインＤＡＴ上を転送されていることを示す信号を伝達する。レディー／ビジーシグナルラインＲ／Ｂは、半導体メモリデバイス５０がレディーか否かを示す信号を伝達する。
【０１０２】
（適用例２）
メモリカード６０の別の具体例は、図２３に示すように、図２２のメモリカードの例とは異なり、半導体メモリデバイス５０に加えて、更に、半導体メモリデバイス５０を制御し、かつ外部デバイスとの間で所定の信号を送受信するコントローラ７６を具備している。コントローラ７６は、インタフェースユニット（Ｉ／Ｆ）７１，７２と、マイクロプロセッサユニット（ＭＰＵ）７３と、バッファＲＡＭ７４と、及びインタフェースユニット（Ｉ／Ｆ）７２内に含まれるエラー訂正コードユニット（ＥＣＣ）７５とを備える。
【０１０３】
インタフェースユニット（Ｉ／Ｆ）７１は、外部デバイスとの間で所定の信号を送受信し、インタフェースユニット（Ｉ／Ｆ）７２は、半導体メモリデバイス５０との間で所定の信号を送受信する。マイクロプロセッサユニット（ＭＰＵ）７３は、論理アドレスを物理アドレスに変換する。バッファＲＡＭ７４は、データを一時的に記憶する。エラー訂正コードユニット（ＥＣＣ）７５は、エラー訂正コードを発生する。
【０１０４】
コマンド信号ラインＣＭＤ、クロック信号ラインＣＬＫ、及びシグナルラインＤＡＴはメモリカード６０に接続されている。制御信号ラインの本数、シグナルラインＤＡＴのビット幅及びコントローラ７６の回路構成は適宜修正可能である。
【０１０５】
（適用例３）
更に別のメモリカード６０の構成例は、図２４に示すように、インタフェースユニット（Ｉ／Ｆ）７１，７２、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、インタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５及び半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０７として実現している。このようなシステムＬＳＩチップ５０７がメモリカード６０内に搭載されている。
【０１０６】
（適用例４）
更に別のメモリカード６０の構成例は、図２５に示すように、マイクロプロセッサユニット（ＭＰＵ）７３内に半導体メモリデバイス領域５０１を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４及びインタフェースユニット（Ｉ／Ｆ）７２に含まれるエラー訂正コードユニット（ＥＣＣ）７５をすべてワンチップ化して、システムＬＳＩチップ５０６として実現している。このようなシステムＬＳＩチップ５０６がメモリカード６０内に搭載されている。
【０１０７】
（適用例５）
更に別のメモリカード６０の構成例は、図２６に示すように、図２２或いは図２３において示された半導体メモリデバイス５０に代わり、ＮＡＮＤ型フラッシュメモリとバイト型ＥＥＰＲＯＭで構成されるＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３を利用している。
【０１０８】
ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３は、図２４において示されたように、コントローラ７６部分と同一チップに形成して、ワンチップ化されたシステムＬＳＩチップ５０７を構成しても良いことはもちろんである。更にまた、図２５において示されたように、マイクロプロセッサユニット（ＭＰＵ）７３内に、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３からなる半導体メモリ領域を形成してメモリ混載ＭＰＵ５０２を実現し、更にインタフェースユニット（Ｉ／Ｆ）７１，７２、バッファＲＡＭ７４をすべてワンチップ化して、システムＬＳＩチップ５０６として構成しても良いことはもちろんである。
【０１０９】
（適用例６）
図２３乃至図２６において示されたメモリカード６０の適用例としては、図５９に示すように、メモリカードホルダ８０を想定することができる。メモリカードホルダ８０は、本発明の第１乃至第７の実施の形態において詳細に説明された不揮発性半導体記憶装置を半導体メモリデバイス５０として備えた、メモリカード６０を収容することができる。メモリカードホルダ８０は、電子デバイス（図示されていない）に接続され、メモリカード６０と電子デバイスとのインタフェースとして動作可能である。メモリカードホルダ８０は、図２３乃至図２６に開示されたメモリカード６０内のコントローラ７６、マイクロプロセッサユニット（ＭＰＵ）７３、バッファＲＡＭ７４、エラー訂正コードユニット（ＥＣＣ）７５、インタフェースユニット（Ｉ／Ｆ）７１，７２等の複数の機能と共に、様々な機能を実行可能である。
【０１１０】
（適用例７）
図２８を参照して、更に別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０を収容可能な接続装置９０について、図２８には開示されている。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第７の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に装着され、しかも電気的に接続される。接続装置９０は接続ワイヤ９２及びインタフェース回路９３を介して、ＣＰＵ９４及びバス９５を備えた回路ボード９１に接続される。
【０１１１】
（適用例８）
図２９を参照して、別の適用例を説明する。メモリカード６０若しくはメモリカードホルダ８０の内、いずれかに、半導体メモリデバイス５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第７の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。メモリカード６０或いはメモリカードホルダ８０は接続装置９０に対して装着され、電気的に接続される。接続装置９０は、接続ワイヤ９２を介して、パーソナルコンピュータ（ＰＣ）３５０に接続されている。
【０１１２】
（適用例９）
図３０を参照して、別の適用例を説明する。メモリカード６０は、半導体メモリデバイス５０或いは半導体メモリデバイス領域５０１、メモリ混載ＭＰＵ５０２、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５０３として、本発明の第１乃至第７の実施の形態において詳細に説明された、不揮発性半導体記憶装置を備えている。このようなメモリカード６０をメモリカードホルダ８０を内蔵するデジタルカメラ６５０に適用した例を図３０は示している。
【０１１３】
（適用例１０）
本発明の第１乃至第７の実施の形態に係る不揮発性半導体記憶装置の別の適用例は、図３１及び図３２に示すように、半導体メモリデバイス５０とＲＯＭ４１０とＲＡＭ４２０とＣＰＵ４３０とから構成されたＭＰＵ４００と、プレーンターミナル６００とを含むＩＣ（ｉｎｔｅｒｆａｃｅ  ｃｉｒｃｕｉｔ：ＩＣ）カード５００を構成している。ＩＣカード５００はプレーンターミナル６００を介して外部デバイスと接続可能である。またプレーンターミナル６００はＩＣカード５００内において、ＭＰＵ４００に結合される。ＣＰＵ４３０は演算部４３１と制御部４３２とを含む。制御部４３２は半導体メモリデバイス５０、ＲＯＭ４１０及びＲＡＭ４２０に結合されている。ＭＰＵ４００はＩＣカード５００の一方の表面上にモールドされ、プレーンターミナル６００はＩＣカード５００の他方の表面上において形成されることが望ましい。図３２において、半導体メモリデバイス５０或いはＲＯＭ４１０に対して、本発明の第１乃至第７の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【０１１４】
（適用例１１）
更に別のＩＣカード５００の構成例は、図３３に示すように、ＲＯＭ４１０、ＲＡＭ４２０、ＣＰＵ４３０、半導体メモリデバイス領域５０１をすべてワンチップ化して、システムＬＳＩチップ５０８として構成する。このようなシステムＬＳＩチップ５０８がＩＣカード５００内に内蔵されている。図３３において、半導体メモリデバイス領域５０１及びＲＯＭ４１０に対して、本発明の第１乃至第７の実施の形態において詳細に説明した不揮発性半導体記憶装置を適用することができる。また、不揮発性半導体記憶装置の動作上、ページモード、バイトモード及びＲＯＭ領域を有するＥＥＲＯＭモードが可能である。
【０１１５】
（適用例１２）
更に別のＩＣカード５００の構成例は、図３４に示すように、ＲＯＭ４１０を半導体メモリデバイス領域５０１内に内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成し、更に、このＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０と、ＲＡＭ４２０、ＣＰＵ４３０をすべてワンチップ化して、システムＬＳＩチップ５０９を構成している。このようなシステムＬＳＩチップ５０９がＩＣカード５００内に内蔵されている。
【０１１６】
（適用例１３）
更に別のＩＣカード５００の構成例は、図３５に示すように、図３２に示した半導体メモリデバイス５０において、ＲＯＭ４１０を内蔵して、全体として、ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０を構成している。このようなＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ５１０は、ＭＰＵ４００内に内蔵されている点は、図３２と同様である。
【０１１７】
（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。したがって、本発明の技術範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
【０１１８】
その他、本発明の要旨を逸脱しない範囲で、様々に変形して実施することができる。なお、上記各実施の形態は、それぞれ組み合わせて実施することができる。このように、本発明はここでは記載していない様々な実施例等を含むことは勿論である。
【０１１９】
【発明の効果】
以上のように本発明の不揮発性半導体記憶装置は、中間電圧Ｖｐａｓｓ、書き込み電圧Ｖｐｇｍのパルスを与える以前にダミーパルスを制御ゲート線に与えることによって、ＮＡＮＤセルユニット内の電子数を減らし、チャネル電圧を増加させることから、誤書き込み特性が改善される。本発明の不揮発性半導体記憶装置は、ＳＢ方式、ＬＳＢ方式、ＥＡＳＢ方式等、各種のチャネル電圧の昇圧方式と併用することが可能であり、汎用性が高い。さらに、ビット線側選択ゲート線ＳＧＤを一時的に昇圧することによってビット線電圧を閾値落ち無く転送させるビット線側選択ゲート線ＳＧＤ昇圧方式においても、本発明の書き込み方式を用いることにより、過剰な電子が再びＮＡＮＤセルユニット内から排出されるために、良好な誤書き込み特性が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係る不揮発性半導体記憶装置のＮＡＮＤ型ＥＥＰＲＯＭセルアレイの回路構成を示す図。
【図２】本発明の第１の実施の形態における書き込み時の電圧波形を示す図。
【図３】本発明の第１の実施の形態の変形例１における書き込み時の電圧波形を示す図。
【図４】本発明の第１の実施の形態の変形例２における書き込み時の電圧波形を示す図。
【図５】本発明の第１の実施の形態の変形例３における書き込み時の電圧波形を示す図。
【図６】本発明の第１の実施の形態の変形例４における書き込み時の電圧波形を示す図。
【図７】本発明の第１の実施の形態の変形例５における書き込み時の電圧波形を示す図。
【図８】選択ゲートトランジスタ及びそれに連なる２つのメモリトランジスタの（ａ）模式図と（ｂ）ダミーパルス印加前の状態を示すバンド構造の概要図。
【図９】ダミーパルス印加時の各段階における図８に対応した表面近傍のバンド構造概要図。
【図１０】ダミーパルス印加時の各段階における図８に対応した表面近傍のバンド構造概要図。
【図１１】ダミーパルス印加時の各段階における図８に対応した表面近傍のバンド構造概要図。
【図１２】バンド構造を図示したダミーパルス印加過程における時点を示す図。
【図１３】本発明の第２の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を示す図。
【図１４】本発明の第３の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を示す図。
【図１５】本発明の第４の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を示す図。
【図１６】本発明の第５の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を示す図。
【図１７】本発明の第６の実施の形態に係る不揮発性半導体記憶装置において用いる書き込み電圧波形を示す図。
【図１８】本発明の第７の実施の形態に係る不揮発性半導体記憶装置であって、６４ＭビットＮＡＮＤ型フラッシュメモリで構成した例の回路構成図。
【図１９】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムに使用するページ型フラッシュメモリの模式的ブロック構成図。
【図２０】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムに使用するバイト型フラッシュメモリの模式的ブロック構成図。
【図２１】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムに使用するＲＯＭ領域を有するＥＥＰＲＯＭ型フラッシュメモリの模式的ブロック構成図。
【図２２】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２３】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２４】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２５】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２６】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードの内部構造を示す模式的ブロック構成図。
【図２７】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカード及びカードホルダーの模式的構成図。
【図２８】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカード及びそのカードホルダーを受容可能な接続装置の模式的構成図。
【図２９】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵し、接続ワイヤを介してパーソナルコンピュータに接続するための結合装置の模式的構成図。
【図３０】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するメモリカードを内蔵可能な、デジタルカメラシステム。
【図３１】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの模式的構成図。
【図３２】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図３３】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図３４】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図３５】本発明の第８の実施の形態に係る不揮発性半導体記憶装置システムを適用するＩＣカードの内部構造を示す模式的ブロック構成図。
【図３６】比較例１のセルフブースト（ＳＢ）方式のバイアス条件を説明する等価回路図。
【図３７】比較例１のＳＢ方式に係わる“１”書き込み時のチャネル昇圧の様子を示す図。
【図３８】比較例１のＳＢ方式のバイアス条件を説明する図。
【図３９】比較例２のローカルセルフブースト（ＬＳＢ）方式に係わる“１”書き込み時のチャネル昇圧の様子を示す図。
【図４０】比較例２のＬＳＢ方式のバイアス条件を説明する図。
【図４１】比較例３の消去領域セルフブースト（ＳＢ）方式に係わる“１”書き込み時のチャネル昇圧の様子を示す図。
【図４２】比較例３の消去領域ＳＢ方式のバイアス条件を説明する図。
【図４３】比較例３のＳＢ方式の書き込み時の電圧波形を示す図、
【図４４】書き込みの各段階におけるチャネルの状態を示す図。
【図４５】図４４に対応するバイアス条件を説明する図。
【図４６】書き込みの各段階におけるチャネルの状態を示す図。
【図４７】図４６に対応するバイアス条件を説明する図。
【図４８】書き込みの各段階におけるチャネルの状態を示す図。
【図４９】図４８に対応するバイアス条件を説明する図。
【図５０】比較例３のビット線側選択ゲート線を一時的に昇圧することによってビット線電圧を閾値落ち無く転送させる方式の書き込み時の電圧波形を示す図、
【図５１】選択ゲート線昇圧時のチャネルの状態を表す図。
【図５２】図５１に対応するバイアス条件を説明する図。
【符号の説明】
１…ビット線駆動回路
１０…半導体基板
１１…ビット線コンタクト領域
１２…ソース線コンタクト領域
１４，１５，１６…昇圧領域
１７，１８…領域
１９，２５，２６…電子
２０…制御ゲート線駆動回路
２１…選択ゲート線駆動回路
２２…ソース線駆動回路
２３…一本の制御ゲート線に接続される全メモリセルトランジスタ
２４…ＮＡＮＤセルユニット
２７…ダミーパルス
５０…半導体メモリデバイス
６０…メモリカード
７１，７２…インタフェースユニット（Ｉ／Ｆ）
７３…ＭＰＵ
７４…バッファＲＡＭ
７５…エラー訂正コードユニット
７６…コントローラ
８０…メモリカードホルダ
９０…接続装置
９１…回路ボード
９２…接続ワイヤ
９３…インタフェース回路
９４，４３０…ＣＰＵ
９５…バス
２９０…トップ・ページバッファ
２９１，３０２，３１２…ボトム・ページバッファ
２９２…レフト・ロウデコーダ／チャージポンプ
２９３…ライト・ロウデコーダ／チャージポンプ
３００，３１０…ワードラインドライバ
３０１，３１１…選択ゲート制御回路
３０３…ＡＮＤ型メモリセルユニット
３５０…パーソナルコンピュータ
３１３…ＤＩＮＯＲ型メモリセルユニット
４００…ＭＰＵ
４１０…ＲＯＭ
４２０…ＲＡＭ
４３１…演算部
４３２…制御部
５００…ＩＣカード
５０１…半導体メモリデバイス領域
５０２…メモリ混載ＭＰＵ
５０３，５１０…ＲＯＭ領域を有するＥＥＰＲＯＭモードのフラッシュメモリ
５０６，５０７，５０８，５０９…システムＬＳＩチップ
６００…プレーンターミナル
６０１…フラッシュメモリセルアレイ
６０２…センスアンプ
６０３…ビット線
６０４…ワード線
６０５，６０６，６１１，６１２…メモリセル列
６０７，６０８，６１３…メモリセル
６０９…フラッシュメモリ
６１０…ＲＯＭ領域を有するＥＥＰＲＯＭ
６５０…デジタルカメラ
ＭＣ１．１，  ＭＣ２．１，…，  ＭＣｎ．１，…，  ＭＣ１．ｍ，  ＭＣ２．ｍ，…，  ＭＣｎ．ｍ…メモリセルトランジスタ
ＳＧ１．１，ＳＧ１．ｍ…ビット線側選択トランジスタ
ＳＧ２．１，ＳＧ２．ｍ…ソース線側選択トランジスタ
ＳＧＤ，ＳＧＳ，ＳＳＬ１，ＳＳＬ２，ＳＳＬ３，ＧＳＬ１，ＧＳＬ２，ＧＳＬ３…選択ゲート線
ＢＬ，ＢＬ１，ＢＬ２…，ＢＬｍ…ビット線
ＷＬ，ＷＬ１，ＷＬ２，…，ＷＬｋ−１，ＷＬｋ，ＷＬｋ＋１，…，ＷＬｎ−１，ＷＬｎワード線（制御ゲート線）
ＷＬ＿１，ＷＬ＿２，…，ＷＬ＿ｋ…非選択の制御ゲート線
ＳＬ…ソース線
ＳＵＤ…サブビット線
ＳＵＳ…サブソース線
ＣＬＥ…コマンドラインイネーブルシグナルライン
ＡＬＥ…アドレスラインイネーブルシグナルライン
ＤＡＴ…シグナルライン
Ｒ／Ｂ…レディー／ビジーシグナルライン
ＣＭＤ…コマンドシグナルライン
ＣＬＫ…クロックシグナルライン
Ｖｃｈ…チャネル電圧
Ｖｃｈ＿ｉｎｉｔ…チャネル電圧の初期値
Ｖｔｈ…選択メモリトランジスタの閾値
Ｖｔｈｂｋ…非選択メモリトランジスタの閾値
Ｃｐ…メモリトランジスタのカップリング比
Ｃｒ１…中間電圧Ｖｐａｓｓに掛かるブースト比
Ｃｒ２…書き込み電圧Ｖｐｇｍに掛かるブースト比
Ｃｉｎｓ…１つのメモリトランジスタの制御ゲート−基板間容量
Ｃｃｈ…１つのメモリトランジスタのチャネル部の空乏層容量と拡散層の接合容量の和
Ｃｏｘ…１つのメモリトランジスタの浮遊ゲート−基板間容量
Ｃｏｎｏ…１つのメモリトランジスタの制御ゲート−浮遊ゲート間容量
Ｃｔ…ブースト領域に結合した全容量、
Ｎ…ＮＡＮＤブースト領域に含まれるメモリトランジスタの数
Ｖｔｈ＿ｓｇｄ…ビット線側選択ゲートトランジスタの閾値
Ｖｓｇｄ，Ｖｓｇｄ１，Ｖｓｇｄ２…ビット線側選択ゲート線ＳＧＤに印加する電圧
Ｖｂｌ１，Ｖｂｌ２…ビット線に与える電圧
Ｖｓｇｓ…ソース側選択ゲートトランジスタＳＧ２．１，  ＳＧ２．２のカットオフ電圧
Ｖｐｇｍ…書き込み電圧
Ｖｐａｓｓ…中間電圧
Ｖｃｕｔｏｆｆ，Ｖｃｕｔｏｆｆ＿１，Ｖｃｕｔｏｆｆ＿ｈ…カットオフ電圧
Ｖｆｇｔｈ…浮遊ゲートからみたメモリトランジスタの閾値
Ｖｆｇ＿ｉｎｉｔ…フローティングゲートの初期電圧
Ｑｃｈ…電荷量
Ｖｐａｓｓ＿ｐｒｅ…選択ゲート線ＳＧＤの昇圧に合わせてＮＡＮＤセルユニット内の全てのメモリトランジスタをオンさせる電圧
Ｖｎｓ１，Ｖｎｓ２，Ｖｓ１，Ｖｓ２，Ｖｎｓ１１，Ｖｎｓ１２，  Ｖｎｓ２１，Ｖｎｓ２２，  Ｖｎｓｋ１，Ｖｎｓｋ２，Ｖｎｓ＿ｃｏ１１，Ｖｎｓ＿ｃｏ１２，  Ｖｎｓ＿ｃｏｈ１，Ｖｎｓ＿ｃｏｈ２…波高値
Ｗｓ１，Ｗｓ２，Ｗｎｓ１，Ｗｎｓ２，Ｗｎｓ１１，Ｗｎｓ１２，Ｗｎｓ２１，Ｗｎｓ２２，Ｗｎｓｋ１，Ｗｎｓｋ２，Ｗｎｓ＿ｃｏ１１，Ｗｎｓ＿ｃｏ１２，Ｗｎｓ＿ｃｏｈ１，Ｗｎｓ＿ｃｏｈ２…パルス幅、
Ｎｐｌｓ＿ｎｓ，Ｎｐｌｓ＿ｓ，Ｎｐｌｓ＿ｎｓ１，Ｎｐｌｓ＿ｎｓ２，Ｎｐｌｓ＿ｎｓｋ，  Ｎｐｌｓ＿ｃｏｈ…パルス数
ｔｎｓ１，ｔｎｓ２，ｔｎｓ３，ｔｓ１，ｔｓ２，ｔｓ３，ｔｎｓ１１，ｔｎｓ１２，ｔｎｓ１３，ｔｎｓｋ１，ｔｎｓｋ２，ｔｎｓｋ３，ｔｎ＿ｃｏｈ１，ｔｎ＿ｃｏｈ２，ｔｎｓ＿ｃｏｈ３…パルスの立ち上がりのタイミング
ｔ１，ｔ２，ｔ３，ｔ４…（ダミーパルス上の）タイミング
【図１】
2005038457.tif 000003
【図２】
2005038457.tif 000004
【図３】
2005038457.tif 000005
【図４】
2005038457.tif 000006
【図５】
2005038457.tif 000007
【図６】
2005038457.tif 000008
【図７】
2005038457.tif 000009
【図８】
2005038457.tif 000010
【図９】
2005038457.tif 000011
【図１０】
2005038457.tif 000012
【図１１】
2005038457.tif 000013
【図１２】
2005038457.tif 000014
【図１３】
2005038457.tif 000015
【図１４】
2005038457.tif 000016
【図１５】
2005038457.tif 000017
【図１６】
2005038457.tif 000018
【図１７】
2005038457.tif 000019
【図１８】
2005038457.tif 000020
【図１９】
2005038457.tif 000021
【図２０】
2005038457.tif 000022
【図２１】
2005038457.tif 000023
【図２２】
2005038457.tif 000024
【図２３】
2005038457.tif 000025
【図２４】
2005038457.tif 000026
【図２５】
2005038457.tif 000027
【図２６】
2005038457.tif 000028
【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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