(57)【要約】【課題】低誘電率多孔質膜を用いる場合にも配線容量及びリーク電流の増大を抑える。【解決手段】下層基板の低誘電率多孔質膜上に、マスクを形成し、このマスクを介して、低誘電率多孔質膜にエッチング行う。その後、２５０℃〜３５０℃の熱処理を行うことにより、低誘電率多孔質膜のダメージを回復させる。あるいは、下層基板の絶縁膜に、低誘電率多孔質膜の開口に接続する開口を形成した後、２５０℃〜３５０℃の熱処理を行い、絶縁膜に開口を形成する際に低誘電率多孔質膜が受けたダメージを回復させる。あるいは、絶縁膜に開口を形成後に、エッチング残渣を除去する薬液処理を行った後、２５０℃〜３５０℃の熱処理を行い、薬液処理よるダメージを回復する。あるいは、低誘電率多孔質膜あるいは絶縁膜の開口に金属配線を形成した後、２５０℃〜３５０℃の熱処理を行い、金属配線形成時のダメージを回復する。【選択図】        図２
2005038967.tif 000002
【特許請求の範囲】
【請求項１】
下層基板に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記低誘電率多孔質膜上に、所定のパターンの形成されたマスクを形成するマスク形成工程と、
前記マスクを介して、前記低誘電率多孔質膜にエッチングを行うエッチング工程と、
２５０℃〜３５０℃の熱処理を行う熱処理工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク形成工程は、
前記低誘電率膜上部に、ハードマスク材料膜を形成するハードマスク材料膜形成工程と、
前記ハードマスク材料膜上に、所定のパターンの形成されたレジストマスクを形成するレジストマスク形成工程と、
前記レジストマスクをマスクとして、前記ハードマスク材料膜をエッチングするハードマスクエッチング工程と、
前記レジストマスクを除去するレジストマスク除去工程と、
を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記マスクは、レジストマスクであり、
前記半導体装置の製造方法は、更に、
前記エッチング工程の後、前記熱処理工程の前に、
前記レジストマスクを除去するレジストマスク除去工程を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記レジストマスク除去工程は、Ｈ２と、Ｈｅとの混合ガスを用いたプラズマガスの雰囲気中でアッシングを行うことにより、前記レジストマスクを除去することを特徴とする請求項３に記載の半導体装置の製造方法。
【請求項５】
下層基板に形成された絶縁膜上部に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記低誘電率多孔質膜に、第１の開口を形成する第１の開口形成工程と、
前記下層基板の絶縁膜に、前記第１の開口に接続する第２の開口を形成する第２の開口形成工程と、
２５０℃〜３５０℃の熱処理を行う熱処理工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項６】
下層基板に形成された絶縁膜上部に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記低誘電率多孔質膜に、第１の開口を形成する第１の開口形成工程と、
前記下層基板の絶縁膜に、前記第１の開口に接続する第２の開口を形成する第２の開口形成工程と、
前記第１あるいは第２の開口に残るエッチング残渣を除去する残渣除去工程と、
２５０℃〜３５０度の熱処理を行う熱処理工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項７】
下層基板に形成された絶縁膜上部に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記低誘電率多孔質膜に、開口を形成する開口形成工程と、
前記開口に、金属配線を形成する金属配線形成工程と、
２５０℃〜３５０℃の熱処理を行う熱処理工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
下層基板に形成された絶縁膜上部に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記下層基板に、金属配線を形成する金属配線形成工程と、
少なくとも前記金属配線上に、拡散防止膜を形成する拡散防止膜形成工程と、
２５０℃〜３５０℃の熱処理を行う熱処理工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記熱処理工程は、Ｎ２とＨ２の混合ガス、あるいは、大気中あるいは、Ｎ２ガス、あるいは、Ｈ２ガス、あるいは、Ａｒガスの雰囲気中で行うことを特徴とする請求項１から８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造方法に関する。更に、好適には、多孔質低誘電率絶縁膜に、金属配線の形成された半導体装置の製造方法として有効なものである。
【０００２】
【従来の技術】
近年、半導体装置の高集積化、微細化に伴い、特に、ＲＣ遅延の低減が必要となっている。このため、配線材料としては、比抵抗率の低い材料を用いると共に、絶縁膜材料としては、誘電率の低い低誘電率（ｌｏｗ−ｋ）絶縁膜を用いることが考えられている。
【０００３】
低誘電率（Ｌｏｗ−ｋ）絶縁膜としては、比誘電率ｋ＜３．０の絶縁膜の研究が進められている。このような低誘電率絶縁膜には、例えば、Ｐｏｌｙ−ｓｉｌｏｘａｎｅ、ＨＳＱ（ｈｙｄｒｏｇｅｎ−ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、Ｐｏｌｙ−ｍｅｔｈｙｌ−ｓｉｌｏｘａｎｅ、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などがある。なかでも、近年、加熱処理や、加工処理における耐性の強いＰｏｌｙ−ｍｅｔｈｙｌ−ｓｉｌｏｘａｎｅ、ＭＳＱ等が広く用いられている。
【０００４】
また、比誘電率＜２．５程度の、低誘電率多孔質膜を用いることも検討されている。低誘電率多孔質膜とは、上述のような、低誘電率膜中に数Å〜数十Å程度の空孔を有するものである。
【０００５】
一方、半導体装置の微細化と共に、金属配線には、より微細化の要求が高まり、このため、金属配線形成用に絶縁膜に形成するビアホール、あるいは、コンタクトホールについても、同様に微細化の要求が高まっている。また、絶縁膜に微細ホールを形成する場合に、後の配線工程に悪影響を与える、例えば、ポインズビアの発生等を抑えるため、熱硬化を行う等、絶縁膜ホール形成後に熱処理を行う技術も提案されている（例えば、特許文献１参照）。
【０００６】
【特許文献１】
特開２００２−８３８０９号公報
【０００７】
【発明が解決しようとする課題】
しかし、低誘電率多孔質膜は、膜中に空孔を有するために、機械的強度が弱い。このため、開口の形成や、配線加工の工程におけるダメージが大きく、特に、微細化に伴い多様化されるエッチングや、アッシング等工程におけるプラズマプロセスや、薬液処理によるダメージは大きい。低誘電率多孔質膜の受けるダメージが大きい場合、配線容量の増大によるＲＣ遅延や、リーク電流の増大に繋がるため問題となる。
【０００８】
従って、この発明は、上述の問題を解決し、低誘電率多孔質膜のダメージを回復し、配線容量の増加、及び、リーク電流の増加を抑えた半導体装置の製造方法を提供するものである。
【０００９】
【課題を解決するための手段】
従って、この発明における半導体装置の製造方法は、下層基板に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記低誘電率多孔質膜上に、所定のパターンの形成されたマスクを形成するマスク形成工程と、
前記マスクを介して、前記低誘電率多孔質膜にエッチングを行うエッチング工程と、
２５０℃〜３５０℃の熱処理を行う熱処理工程と、
を備えるものである。
【００１０】
あるいは、また、この発明における半導体装置の製造方法は、下層基板に形成された絶縁膜上部に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記低誘電率多孔質膜に、第１の開口を形成する第１の開口形成工程と、
前記下層基板の絶縁膜に、前記第１の開口に接続する第２の開口を形成する第２の開口形成工程と、
２５０℃〜３５０℃の熱処理を行う熱処理工程と、
を備えるものである。
【００１１】
あるいは、また、この発明における半導体装置の製造方法は、下層基板に形成された絶縁膜上部に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記低誘電率多孔質膜に、第１の開口を形成する第１の開口形成工程と、
前記下層基板の絶縁膜に、前記第１の開口に接続する第２の開口を形成する第２の開口形成工程と、
前記第１あるいは第２の開口に残るエッチング残渣を除去する残渣除去工程と、
２５０℃〜３５０度の熱処理を行う熱処理工程と、
を備えるものである。
【００１２】
あるいは、また、この発明における半導体装置の製造方法は、下層基板に形成された絶縁膜上部に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記低誘電率多孔質膜に、開口を形成する開口形成工程と、
前記開口に、金属配線を形成する金属配線形成工程と、
２５０℃〜３５０℃の熱処理を行う熱処理工程と、
を備えるものである。
【００１３】
あるいは、また、この発明における半導体装置の製造方法は、下層基板に形成された絶縁膜上部に、低誘電率多孔質膜を形成する低誘電率多孔質膜形成工程と、
前記下層基板に、金属配線を形成する金属配線形成工程と、
少なくとも前記金属配線上に、拡散防止膜を形成する拡散防止膜形成工程と、
２５０℃〜３５０℃の熱処理を行う熱処理工程と、
を備えるものである。
【００１４】
【発明の実施の形態】
以下図面を参照して、この発明の実施の形態について説明する。なお、各図において、同一または相当する部分には同一符号を付してその説明を省略ないし簡略化する。
【００１５】
実施の形態１．
図１は、この発明の実施の形態１における半導体装置１００について説明するための断面模式図である。また、図２は、この発明の実施の形態１における半導体装置１００と、従来の半導体装置との配線容量の面内分布を比較したグラフ図である。
【００１６】
図１に示すように、半導体装置１００において、Ｓｉ基板２に、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ；素子分離領域）４が形成されている。また、Ｓｉ基板２のＳＴＩ４により分離された活性領域には、拡散層６が形成されている。Ｓｉ基板２の拡散層６に挟まれた部分上には、ゲート絶縁膜８が形成され、ゲート絶縁膜８上には、ゲート電極１０が形成されている。また、ゲート電極１０の側壁には、サイドウォール１２が形成されている。
【００１７】
また、Ｓｉ基板２上には、ゲート絶縁膜８、ゲート電極１０、及び、サイドウォール１２を埋め込むようにして、絶縁膜２０が形成され、絶縁膜２０には、その表面から、拡散層６上まで、絶縁膜２０を貫通して形成されたタングステンプラグ２２が形成されている。
【００１８】
絶縁膜２０上には、膜厚約５０ｎｍのＳｉＣ膜３０が形成され、ＳｉＣ膜３０上には、低誘電率多孔質膜３２が形成されている。ここで、低誘電率多孔質膜３２の比誘電率ｋは、ｋ＝２．２であり、膜厚は、約２００ｎｍである。更に、低誘電率多孔質膜３２上には、ＳｉＯ２キャップ膜３４が形成されている。ＳｉＯ２キャップ膜の膜厚は、約１００ｎｍである。
【００１９】
このように積層されたＳｉＣ膜３０、低誘電率多孔質膜３２、ＳｉＯ２キャップ膜３４を貫通して、絶縁膜２０の表面に至るホール３６が形成されている。さらに、ホール３６に接続し、絶縁膜２０を貫通して、拡散層６に至るコンタクトホール３８が形成されている。ホール３６、３８の最小スペースは、共に、約０．１６ｕｍである。
【００２０】
また、ホール３６、３８の内壁に沿って、順に、ＴａＮ膜４０、Ｔａ膜４２が形成されている。それぞれ、膜厚は、約１０ｎｍ、約１５ｎｍである。更に、ホール３６、３８内部のＴａ膜４２上に、Ｃｕ４４が埋め込まれている。これにより、Ｃｕ配線と、Ｃｕ配線と、拡散層６を接続するコンタクトプラグとが構成されている。また、ＳｉＯ２キャップ膜３４上には、拡散防止膜として、膜厚５０ｎｍのＳｉＣ膜が形成されている。
【００２１】
以上のように構成された半導体装置１００は、従来の半導体装置の構造と類似するものである。しかし、図２に示すように、この実施の形態１における半導体装置１００の配線容量は、従来の半導体装置の配線容量に比して、約７％〜１０％程度小さくなっている。これは、半導体装置１００において用いられている低誘電率多孔質膜３２が、半導体装置１００のホール３６、コンタクトホール３８の形成や、Ｃｕ４４の埋め込み等の際に受けるダメージがある程度回復された状態にあるためである。
【００２２】
具体的に、低誘電率多孔質膜３２に、ホール３６を開口するため、ドライエッチングが用いられるが、このドライエッチングは、プラズマ雰囲気中で行われる。また、絶縁膜２０に、コンタクトホール３８を形成する際にも、プラズマ雰囲気中でドライエッチングが行われ、エッチング後、残渣除去のため、薬液が用いられる。このとき、低誘電率多孔質膜３２は、プラズマ処理や、薬液処理により、ダメージを受ける。また、ホール３６、コンタクトホール３８に、Ｔａ膜等を形成する場合には、スパッタ法を用いるが、低誘電率多孔質膜３２は、このスパッタ前のプラズマ処理や、スパッタにおいて、ダメージを受ける。更に、ＳｉＣ膜５０を形成する場合にも、プラズマ雰囲気中での処理が行われるため、低誘電率多孔質膜３２はダメージを受ける。実施の形態１では、上述のように、各処理工程において低誘電率多孔質膜３２に与えられるダメージを、適宜、２５０℃〜３５０℃程度の熱処理を行うことにより回復させている。従って、この実施の形態１における半導体装置１００の低誘電率多孔質膜３２は、従来の低誘電率多孔質膜に比して、ダメージが少なくなっている。
【００２３】
図３は、この発明の実施の形態１における半導体装置１００の製造方法を説明するためのフロー図である。また、図４〜図９は、この発明の半導体装置１００の各製造工程における状態を説明するための断面模式図である。
以下、図３〜図９を用いて、この発明の実施の形態１における半導体装置１００の製造方法を、詳細に説明する。
【００２４】
まず、図４に示すように、Ｓｉ基板２の拡散層６に接続するタングステンプラグ２２が形成された絶縁膜２０上に、ＳｉＣ膜３０を形成する（ステップＳ１０２）。ここで堆積するＳｉＣ膜の膜厚は、約５０ｎｍとする。次に、ＳｉＣ膜３０上に、低誘電率多孔質膜３２を形成する（ステップＳ１０４）。低誘電率多孔質膜３２は、ＳＯＤ（Ｓｐｉｎ−ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）法により形成する。ここで用いる低誘電率多孔質膜３２は、比誘電率ｋ＝２．２であり、堆積する低誘電率多孔質膜の膜厚は、２００ｎｍとする。
【００２５】
次に、低誘電率多孔質膜３２上に、ＳｉＯ２キャップ膜３４を形成する（ステップＳ１０６）。また、ＳｉＯ２キャップ膜３４は、ＣＭＰ用のキャップ膜として用いられるものであり、ここでは、膜厚が１００ｎｍとなるように形成する。更に、ＳｉＯ２キャップ膜３４上に、ＳｉＣ膜５０を形成する（ステップＳ１０８）。ＳｉＣ膜５０は、ハードマスクとして用いられるものであり、ここでは、膜厚が、５０ｎｍとなるように形成する。ここで、ＳｉＯ２キャップ膜３４及びＳｉＣ膜５０は、それぞれ、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ；化学気相成長）法により成膜する。
【００２６】
次に、図５に示すように、ＳｉＣ膜５０を材料膜として、ハードマスクを形成する。ここでは、まず、ＳｉＣ膜５０上に、レジストマスク５２を形成する（ステップＳ１１０）。この場合、通常の工程と同様に、ＳｉＣ膜５０上にレジストを塗布し、露光、現像処理を行うことによりレジストマスクを形成する。次に、レジストマスク５２をマスクとして、ドライエッチングによりＳｉＣ膜５０をエッチングし、ハードマスク用に加工する（ステップＳ１１２）。その後、Ｏ２ガスを用いたアッシングと、薬液洗浄により、レジストマスク５２を除去する（ステップＳ１１４）。なお、ハードマスクを形成する際に行われるドライエッチング及びアッシングが、プラズマ雰囲気中で行われ、更に、その後、薬液洗浄が行われる。このプラズマ処理や、薬液洗浄において、低誘電率多孔質膜３２は、多少のダメージを受けた状態となっている。
【００２７】
次に、図６に示すように、ＳｉＯ２キャップ膜３４と、低誘電率多孔質膜３２のエッチングを行う（ステップＳ１１６）。ここでは、ＳｉＣ膜５０をハードマスクとして、ドライエッチングにより順次エッチングを行う。このようにして、ＳｉＯ２キャップ膜３４、低誘電率多孔質膜３２に、ホール３６が形成される。なお、ここでのドライエッチングにおいても、プラズマ処理が行われるため、低誘電率多孔質膜３２は、更なるダメージを受けた状態となる。
【００２８】
次に、ダメージ回復のためのアニールを行う（ステップＳ１１８）。ここでは、炉アニールにより、Ｎ２雰囲気中で、２５０℃〜３５０℃の熱処理を、約３０分間行う。これにより、エッチング中に低誘電率多孔質膜３２中に取り込まれたＦを除去でき、また、低誘電率多孔質膜３２の受けたダメージを回復することができる。
【００２９】
次に、図７に示すように、絶縁膜２０にコンタクトホール３８を形成する（ステップＳ１２０）。ここでは、絶縁膜２０にエッチングを行い、その後、残渣除去のため、薬液洗浄を行う。また、この際、ＳｉＯ２キャップ膜３４上及びホール３６底部に露出していたＳｉＣ膜５０、３０も、除去される。この際、プラズマ処理や、薬液処理により、低誘電率多孔質膜３２は、再び、ダメージを受けた状態となる。
【００３０】
その後、再び、ダメージ回復のためのアニールを行う（ステップＳ１２２）。ここでは、炉アニールにより、Ｎ２／Ｈ２混合ガスの雰囲気中で、２５０℃〜３５０℃の熱処理を、約３０分間行う。これにより、コンタクトホール３８エッチング時に低誘電率多孔質膜３２内に取り込まれたＦを除去でき、また、低誘電率多孔質膜３２の受けたダメージを回復することができる。
【００３１】
次に、図８、図９に示すように、Ｃｕ配線を形成する。
ここでは、まず、図８に示すように、Ｈ２／Ｈｅプラズマで、プレクリーニングを行った後（ステップＳ１２４）、ホール３６とコンタクトホール３８との内壁に、ＴａＮ膜４０を、１０ｎｍの膜厚で形成し（ステップＳ１２６）、その上に、Ｔａ膜４２を、１５ｎｍの膜厚で形成する（ステップＳ１２８）。更に、Ｔａ膜４２上に、Ｃｕシード膜５４を、膜厚６５ｎｍで形成する（ステップＳ１３０）。ここで、ＴａＮ膜４０、Ｔａ膜４２、Ｃｕシード膜５４は、それぞれ、スパッタ法により成膜する。
【００３２】
その後、図９に示すように、ホール３６と、コンタクトホール３８内部に、Ｃｕ４４の埋め込みを行う（ステップＳ１３２）。この時、Ｃｕシード膜５４をシード膜として、電界メッキ法を用いる。次に、３５０℃の炉アニールを行い（ステップＳ１３４）、その後、ＣＭＰを行う（ステップＳ１３６）。これにより、ＳｉＣ膜５０表面上に堆積されたＣｕ、ＴａＮ、Ｔａを除去され、ホール３６、コンタクトホール３８内部にのみ、Ｃｕ４４、Ｔａ膜４２、ＴａＮ膜４０が残り、ホール３６，３８内にＣｕ配線が形成される。
【００３３】
次に、ＳｉＣ膜４６を形成する（ステップＳ１３８）。ＳｉＣ膜４６は、拡散防止膜であり、ここでは、ＣＶＤ法により、膜厚が５０ｎｍとなるように形成する。
【００３４】
その後、スパッタ前のＨ２／Ｈｅプラズマ処理により、ポーラス絶縁が受けたダメージを回復するため、炉アニールで、２５０℃〜３５０℃程度の熱処理を、３０分間行う（ステップＳ１４０）。このようにして、図１に示すような半導体装置１００を得ることができる。ここで得られた半導体装置１００について検査すると、配線容量が７％〜１０％回復し、リーク電流も１桁程度改善されていた。
【００３５】
以降、同様に、必要に応じてアニールを加え、プラズマ処理や、薬液処理において低誘電率多孔質膜３２が受けるダメージを回復させながら、必要なビアの形成、金属配線の形成等を行い、多層配線層を形成する。
【００３６】
以上説明したように、実施の形態１によれば、ホール３６、コンタクトホール３８形成の際のプラズマ雰囲気中でのエッチングやアッシング、あるいは、薬液処理等、また、Ｃｕ配線形成の際のプラズマ雰囲気中でのプレクリーニングにおいて、低誘電率多孔質膜３２が受けるダメージを、その都度、２５０〜３５０℃程度のアニールを施すことにより、回復させている。また、これにより、エッチング中に低誘電率多孔質膜３２内に取り込まれたＦ等を除去することができる。これにより、半導体装置１００において、配線容量の増加や、リーク電流の増加を抑えることができる。
【００３７】
また、ここで、２５０℃〜３５０℃程度の、比較的低温の熱処理を加えている。このため、Ｃｕ配線形成後に、熱処理を施しても、Ｃｕの凝集等を抑制することができるため、信頼性の高い半導体装置を得ることができる。
【００３８】
また、実施の形態１においては、ホール３６の形成後、コンタクトホール３８の形成後、及び、Ｃｕ４４埋め込み後に、その都度、ダメージ回復のためのアニールを行う場合について説明した。このようにその都度ダメージの回復を行うことにより、より確実にダメージ回復を図ることができる。しかし、この発明においては、いずれか１度、あるいは、必要な場合に、選択的にアニールを行うものであってもよい。例えば、１度のアニールであっても、ある程度のダメージ回復の効果を得ることができる。また、各ダメージ回復のためのアニールを行うタイミングも、実施の形態１において説明したものに限るものではない。例えば、実施の形態１では、プレクリーニングにおけるダメージの回復を、ＳｉＣ膜４６形成後に行う場合について説明したが、このアニールは、プレクリーニング後、最終的に、パッドやパッシベーション形成までの間に行うものであればよい。
【００３９】
また、実施の形態１においては、ダメージ回復のアニールは、Ｎ２ガスの雰囲気中、あるいは、Ｎ２とＨ２の混合ガスで行う場合について説明した。しかし、この発明において、熱処理は、これらのガス中で行われる場合に限るものではない。例えば、大気中あるいは、Ｈ２ガス、あるいは、Ａｒガスの雰囲気中等で行うものなどであってもよい。
【００４０】
また、実施の形態１においては、低誘電率多孔質膜３２に、デュアルダマシン法により、Ｃｕ配線を形成する場合について説明した。しかし、この発明は、これに限るものではなく、低誘電率多孔質膜を用いる場合に、エッチングや、アッシング等、プラズマ雰囲気中での処理や、薬液処理等、低誘電率多孔質膜にダメージを与える処理を行う様々な場合に適用することができる。
【００４１】
また、この発明において、低誘電率多孔質膜３２とは、膜中に数Å〜数十Å程度の空孔を有する低誘電率膜を意味する。
また、低誘電率膜としては、例えば、Ｐｏｌｙ−ｓｉｌｏｘａｎｅ、ＨＳＱ（ｈｙｄｒｏｇｅｎ−ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）、Ｐｏｌｙ−ｍｅｔｈｙｌ−ｓｉｌｏｘａｎｅ、ＭＳＱ（ｍｅｔｈｙｌ  ｓｉｌｓｅｓｑｕｉｏｘａｎｅ）などがあるが、この発明は、必ずしもこれらに限るものではない。
また、この発明においては、各膜の膜厚や、膜の材料、あるいは、その形成方法等は、実施の形態１において説明したものに限るものではない。
【００４２】
実施の形態２．
図１０は、この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。また、図１１は、実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
実施の形態２において説明する半導体装置は、実施の形態１において説明した半導体装置１００と構造においては同様のものである。
【００４３】
また、実施の形態２における半導体装置の製造方法も、実施の形態１において説明した製造方法と類似するものである。しかし、実施の形態１では、低誘電率多孔質膜３２は、ＳｉＣ膜５０をハードマスクとしてエッチングしたのに対して、実施の形態２においては、レジストマスク５２を用いて低誘電率多孔質膜３２のエッチングを行う。
以下、図１０及び図１１を用いて、実施の形態２における半導体装置の製造方法を詳細に説明する。
【００４４】
まず、実施の形態１のステップＳ１０２〜Ｓ１１０と同様に、タングステンプラグ２２の形成された絶縁膜２０上に、ＳｉＣ膜３０、低誘電率多孔質膜３２、ＳｉＯ２キャップ膜３４、ＳｉＣ膜５０を順に積層し、更に、図１１に示すように、レジストマスク５２を形成する（ステップＳ２０２〜Ｓ２１０）。
【００４５】
次に、実施の形態２においては、レジストマスク５２をマスクとして、ドライエッチングにより、ＳｉＣ膜５０、ＳｉＯ２キャップ膜３４、低誘電率多孔質膜３２のエッチングを行う（ステップＳ２１２）。
【００４６】
次に、レジストマスク５２を除去する（ステップＳ２１４）。ここでは、Ｈ２／Ｈｅの混合ガスを用いたアッシングと、薬液洗浄によりレジストマスク５２を剥離する。ここで、実施の形態１では、ＳｉＣ膜５０をハードマスクとしてエッチングした後、レジスト剥離を行い、その後に、低誘電率多孔質膜３２等のエッチングを行った。この状態で、低誘電率多孔質膜３２は、ダメージを受けている。
【００４７】
次に、実施の形態１のステップＳ１１６と同様に、Ｎ２雰囲気で、２５０℃〜３５０℃のアニールを、３０分間行い、低誘電率多孔質膜３２のダメージを回復させる（ステップＳ２１６）。
後に続く工程は、実施の形態１のステップＳ１１８〜Ｓ１４０と同様に行うことにより、図１に示すような半導体装置１００同様の半導体装置を得ることができる。ここで得られた半導体装置を検査すると、配線容量は１０％程度回復し、また、リーク電流は、１桁程度改善されていた。
【００４８】
以上説明したように、実施の形態２のようにしても、低誘電率多孔質膜３２のダメージを回復し、配線容量及びリーク電流の増大を抑えた半導体装置を得ることができる。
【００４９】
また、実施の形態１では、レジスト剥離の際のアッシング時においては、低誘電率多孔質膜３２は、ＳｉＯ２キャップ膜３４に覆われていて、表面には露出していないため、受けるダメージは比較的小さい。しかし、これに対して、実施の形態２においては、ホール３６がエッチングにより開口された後に、レジスト剥離が行われる。このため、アッシング時に、ホール３６内壁には、低誘電率多孔質膜３２が露出している。従って、アッシングの際、このホール３６内壁部において、低誘電率多孔質膜３２は、直接アッシングガスに接するため、より大きなダメージを受けやすい。しかし、ここでは、Ｈ２／Ｈｅを用いることにより、通常のアッシングに比べて、ある程度のダメージを抑えられ、更に、後のアニールにより、ダメージは、大きく回復されている。
その他の部分は、実施の形態１と同様であるから説明を省略する。
【００５０】
なお、例えば、実施の形態１、２のステップＳ１０４、Ｓ２０４を実行することにより、この発明の低誘電率多孔質膜形成工程が実行され、ステップＳ１１０〜Ｓ１１２、Ｓ２１０を実行することにより、マスク形成工程が実行され、ステップＳ１１６、Ｓ２１２を実行することにより、エッチング工程が実行される。
【００５１】
また、例えば、実施の形態１において、ステップＳ１０８、Ｓ１１０、Ｓ１１２、Ｓ１１４を実行することにより、それぞれ、ハードマスク材料膜形成工程、レジストマスク形成工程、ハードマスクエッチング工程、レジストマスク除去工程が実行される。また、実施の形態２において、ステップＳ２１２を実行することにより、この発明のレジストマスク除去工程が実行される。
【００５２】
また、例えば、実施の形態１、２において、ステップＳ１１６、Ｓ２１２を実行することにより、この発明の第１の開口形成工程が実行され、ステップＳ１２０、Ｓ２１８を実行することにより、第２の開口形成工程及び残渣除去工程が実行される。
【００５３】
また、例えば、実施の形態１，２において、Ｓ１２４〜Ｓ１３４、Ｓ２２２〜Ｓ２３２を実行することにより、この発明の金属配線形成工程が実行され、ステップＳ１３８、Ｓ２３６、が実行されることにより拡散防止膜形成工程が実行される。
【００５４】
更に、例えば、実施の形態１、２において、Ｓ１１８、Ｓ１２２、Ｓ１４０、Ｓ２１６、Ｓ２２０、Ｓ２３８を実行することにより、この発明の熱処理工程が実行される。
【００５５】
また、この発明において、例えば、ハードマスク材料膜には、実施の形態１におけるＳｉＣ膜５０が該当し、第１の開口には、実施の形態１、２におけるホール３６が該当し、第２の開口には、コンタクトホール３８が該当する。
【００５６】
【発明の効果】
以上説明したように、この発明によれば、エッチングやアッシング等におけるプラズマ処理や、薬液処理を行った後、２５０℃〜３５０℃程度の熱処理を加えるアニールを行う。従って、低誘電率多孔質膜がプラズマ処理や薬液処理において受けたダメージを、ある程度回復させることができる。これにより、配線容量及びリーク電流の増大を抑えた半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を説明するための断面模式図である。
【図２】この発明の実施の形態１における半導体装置と、従来の半導体装置との配線容量の面内分布を比較したグラフ図である。
【図３】この発明の実施の形態１における半導体装置の製造方法を説明するためのフロー図である。
【図４】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図５】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図６】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図７】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図８】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図９】この発明の実施の形態１における半導体装置の製造過程における状態を説明するための断面模式図である。
【図１０】この発明の実施の形態２における半導体装置の製造方法を説明するためのフロー図である。
【図１１】この発明の実施の形態２における半導体装置の製造過程における状態を説明するための断面模式図である。
【符号の説明】
１００  半導体装置
２  Ｓｉ基板
４  ＳＴＩ
６  拡散層
８  ゲート絶縁膜
１０  ゲート電極
１２  サイドウォール
２０  絶縁膜
２２  タングステンプラグ
３０  ＳｉＣ膜
３２  低誘電率多孔質膜
３４  ＳｉＯ２キャップ膜
３６  ホール
３８  コンタクトホール
４０  ＴａＮ膜
４２  Ｔａ膜
４４  Ｃｕ
４６  ＳｉＣ膜
【図１】
2005038967.tif 000003
【図２】
2005038967.tif 000004
【図３】
2005038967.tif 000005
【図４】
2005038967.tif 000006
【図５】
2005038967.tif 000007
【図６】
2005038967.tif 000008
【図７】
2005038967.tif 000009
【図８】
2005038967.tif 000010
【図９】
2005038967.tif 000011
【図１０】
2005038967.tif 000012
【図１１】
2005038967.tif 000013