(57)【要約】【課題】  集積受動デバイスを製造する方法、集積受動デバイスおよび基板を提供すること。【解決手段】  本明細書には、多結晶シリコン基板に形成される集積受動デバイス（ＩＰＤ）が記述されている。ＩＰＤを製造するための方法が開示されており、単結晶ハンドル・ウェハから始まって、開始ウェハの一方の面もしくは両面への分厚い多結晶シリコン基板層の蒸着、複数の多結晶シリコン基板層のうちの１つへのＩＰＤの形成およびハンドル・ウェハの除去によって多結晶シリコン基板が製造される。好ましい実施形態では、単結晶シリコン・ハンドル・ウェハは、単結晶シリコン・ウェハ製造ラインから廃棄されるシリコン・ウェハである。【選択図】図５
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【特許請求の範囲】
【請求項１】
集積受動デバイス（ＩＰＤ）を製造するための方法であって、
ａ．複数のＩＰＤサイトを有する多結晶シリコン・ウェハ基板を提供する工程と、
ｂ．前記ＩＰＤサイトに少なくとも１つの薄膜受動デバイスを形成する工程と
を含む方法。
【請求項２】
前記多結晶シリコン・ウェハ基板の抵抗率が０．１キロオームｃｍより大きい、請求項１に記載の方法。
【請求項３】
前記多結晶シリコン・ウェハ基板が、単結晶シリコン・ウェハ上に多結晶シリコン基板層を備えた、請求項１に記載の方法。
【請求項４】
前記多結晶シリコン・ウェハ基板が、間に単結晶ウェハを備えた２つの多結晶シリコン層を備えた、請求項１に記載の方法。
【請求項５】
前記多結晶シリコン基板層の厚さが７５ミクロンより厚い、請求項３に記載の方法。
【請求項６】
前記多結晶シリコン基板層が前記単結晶シリコン・ウェハ上に蒸着された、請求項３に記載の方法。
【請求項７】
前記多結晶シリコン基板層がＣＶＤを使用して前記単結晶シリコン・ウェハ上に蒸着された、請求項６に記載の方法。
【請求項８】
前記単結晶シリコン・ウェハが拒絶ウェハである、請求項３に記載の方法。
【請求項９】
前記単結晶シリコン・ウェハの直径が少なくとも８インチである、請求項８に記載の方法。
【請求項１０】
前記ＩＰＤの頂部に能動ＩＣチップを実装する工程をさらに含む、請求項１に記載の方法。
【請求項１１】
前記薄膜受動デバイスが１つまたは複数の誘導子を備えた、請求項１に記載の方法。
【請求項１２】
工程ｂに続いて前記単結晶シリコン・ウェハが除去される、請求項３に記載の方法。
【請求項１３】
前記単結晶シリコン・ウェハが化学機械研磨によって除去される、請求項１２に記載の方法。
【請求項１４】
多結晶シリコン基板と、
前記多結晶シリコン基板上の少なくとも１つの薄膜受動デバイスとを備えた集積受動デバイス（ＩＰＤ）。
【請求項１５】
前記多結晶シリコン基板の抵抗率が０．１キロオームｃｍより大きい、請求項１４に記載のデバイス。
【請求項１６】
前記多結晶シリコン基板の厚さが７５ミクロンより厚い、請求項１４に記載のデバイス。
【請求項１７】
前記ＩＰＤが、複数の誘導子および複数の受動抵抗および／またはコンデンサ・デバイスを備えた、請求項１４に記載のデバイス。
【請求項１８】
前記複数の誘導子が、前記多結晶シリコン基板の第１の部分に物理的にまとめてグループ化され、前記複数の受動抵抗および／またはコンデンサ・デバイスが、前記多結晶シリコン基板の第２の部分にまとめてグループ化された、請求項１７に記載のデバイス。
【請求項１９】
前記ＩＰＤ上に実装された能動ＩＣチップをさらに備えた、請求項１４に記載のデバイス。
【請求項２０】
前記多結晶シリコン基板の前記第２の部分に実装された能動ＩＣチップをさらに備えた、請求項１８に記載のデバイス。
【請求項２１】
平らな単結晶シリコン・ウェハを備え、かつ、前記ウェハの一方の面に平らな多結晶シリコン層を備えた基板。
【請求項２２】
平らな単結晶シリコン・ウェハを備え、前記ウェハの一方の面に平らな多結晶シリコン層を備え、かつ、前記ウェハのもう一方の面に平らな多結晶シリコン層を備えた基板。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は集積受動デバイス（ＩＰＤ）に関し、より詳細には集積受動デバイス回路のための改良型プラットフォームに関する。
【背景技術】
【０００２】
（この節に含まれている技術資料の一部は、従来技術ではない。）
現況技術における無線周波数（ＲＦ）電気回路には、大量の受動デバイスが使用されている。これらの回路の多くは、ハンド・ヘルド無線製品に使用されており、したがってＲＦデバイス技術においては、受動デバイスおよび受動デバイス回路の小型化が重要な目標である。
【０００３】
能動シリコン・デバイスのスケールでの受動デバイスの集積化および小型化は、少なくとも２つの理由でなされていない。１つは、今日までのところ、典型的な受動デバイスが異なる材料技術を使用していることであるが、より根本的には、多くの受動デバイスのサイズがデバイスの周波数の関数であり、したがって本質的に比較的大きいことである。しかしながら、よりコンパクトで、かつ、より面積効率の高いＩＰＤを製造するための仮借のない圧力が依然として存在している。
【０００４】
著しい進歩を遂げており、表面実装技術（ＳＭＴ）を必要とするものがほとんどである。表面実装技術を使用して、極めて多数の受動コンポーネントを含んだ微小基板が機械的に製造されている。
【特許文献１】米国特許第６，３８８，２９０号
【非特許文献１】Ｐｒｏｃｅｅｄｉｎｇｓ  １９９４  ＩＥＥＥ  ＭＵＬＴＩ−ＣＨＩＰ  ＭＯＤＵＬＥ  ＣＯＮＦＥＲＥＮＣＥ  ＭＣＭＣ−９４、１５〜１９頁
【特許文献２】米国特許第６，０７５，６９１号
【特許文献３】米国特許第６，００５，１９７号
【発明の開示】
【発明が解決しようとする課題】
【０００５】
集積受動デバイス回路網の製造におけるごく最近の進歩には、適切な基板に抵抗、コンデンサおよび誘導子が集積薄膜デバイスとして構築される薄膜技術が含まれている。たとえば米国特許第６，３８８，２９０号を参照されたい。この進歩は、受動デバイス技術における次世代の集積化として有望であるが、基板材料および特性（純単結晶シリコン）が能動デバイス技術の成功の鍵であったように、ＩＰＤ集積の発展にも同じことが言えることが明白になりつつある。受動薄膜デバイスは基板に直接形成されるため、基板と受動デバイスの間の電気的な相互作用が大きな問題である。また、受動コンポーネントの製造に適した薄膜技術を利用することは可能であるが、この薄膜技術のための理想的な基板は、未だに見出されていない。
【課題を解決するための手段】
【０００６】
本発明者らは、高度に集積化された薄膜構造に匹敵する特性を備えた新しいＩＰＤ基板材料を発見した。この新しい基板材料は多結晶シリコンである。多結晶シリコン層は、永年に渡って集積回路技術に幅広く使用されており、多結晶シリコンの技術は、特性および薄膜蒸着技法の両方の点で良く知られ、かつ、十分に開発されているが、基板材料としての多結晶シリコンは、これまでのところ大いに見落とされている。多結晶シリコンは、比較的大きい抵抗率で製造することができることが分かっており、また、絶縁層として作用する多結晶シリコン層の上に多種多様なコンポーネントおよびデバイスを構築することができることが分かっている。しかしながら、本発明者らの手法は、高度に集積化されたＩＰＤ回路のための基本ビルディング・ブロックとして、実用的で、費用有効性が高く、かつ、抵抗率の大きい多結晶シリコン基板を製造するべく、いくつかの既知のエレメントを集積回路製造技術に取り入れたものである。この手法によれば、多結晶シリコン基板は自律型であり、処理、操作および実装が可能である。好ましい実施形態では、多結晶シリコン基板は、開始材として単結晶シリコン・ウェハを使用して製造される。多結晶シリコン基板は、分厚い基板層をシリコン・ウェハに蒸着させ、複数のＩＰＤをウェハと同じ水準で形成し、かつ、シリコン・ウェハを除去することによって製造される。従来技術、たとえばゲート・ダイオード・スイッチ（ＧＤＸ）には、単結晶層もしくはタブの処理および操作を容易にするための「ハンドル」として多結晶シリコンが使用されているが、単結晶シリコンをこの方法で使用することは、新規な使用法であると思われる。これは、プロセスにおける犠牲エレメントとして高価な材料つまり単結晶シリコンの使用を退けることが従来の考え方であるため、そのことからも明らかである。本発明者らは、製造廃棄物であり、したがって能動デバイス基板としての価値のない大型シリコン・ウェハを使用することによってその考え方を克服したが、大型シリコン・ウェハは、多結晶シリコンの大型基板を製造するためには十二分に適切である。
【発明を実施するための最良の形態】
【０００７】
図１は、開始ウェハ１１を示したものである。この開始ウェハ１１は、ボウルから切断された単結晶シリコン・ウェハであり、ＩＣデバイスの製造に世界中で大量に使用されているタイプのウェハである。シリコン・ウェハは、多くのサイズのウェハが製造されているが、通常、ウェハの直径が大きくなるほど、潜在的なデバイス・コストが安くなる。現在、入手可能なシリコン・ウェハの直径は、最大１２インチまでである。以下の説明における実施例として使用されているサイズは、現況技術における１２インチのウェハであるが、もっと小さいウェハ、たとえば６インチもしくは８インチのウェハも同じく有用であることは理解されよう。
【０００８】
ウェハ製造設備の中では、ウェハの鋸引きおよび研磨が完了すると、個々のウェハが品質管理の対象となり、物理的なサイズおよび電気的な特性に対する厳格な規格に準拠しているかどうか測定される。通常、チップもしくはスクラッチのあるウェハは廃棄される。また、過度の導電率もしくは非一様な導電率を有するウェハも廃棄される。多くの場合、廃棄されたウェハは廃品処理され、「ジャンク・ウェハ」と呼ばれることもある。以下の説明および特許請求の範囲における「拒絶」ウェハには、ボウルから切断され、１つまたは複数の物理的もしくは電気的試験によって測定された後、試験に不合格であることによって廃棄されたウェハが含まれている。拒絶ウェハの商用価値は比較的小さい。拒絶ウェハの一部はリサイクルが可能であり、また、一部は修復が可能である。たとえば、ウェハの中には、処理中に生じる欠陥によって廃棄されるものもあり、これらのウェハは、研磨によって欠陥構造を除去し、処理を施すべく使用することができる可能性を有している。このようなウェハも拒絶ウェハとして定義されている。拒絶ウェハの価値は、許容可能ウェハの価値の５０％未満、より一般的には１０％未満であることが予想されている。
【０００９】
本発明の一態様によれば、単結晶シリコン・ウェハは、多結晶シリコン・ウェハを生成するためのハンドル・ウェハとして使用されている。拒絶ウェハは、経済的な理由に適ったウェハであってもよいが、適切な任意の単結晶シリコン・ウェハを使用することも可能であることを理解されたい。このプロセスでは、単結晶ウェハは犠牲ウェハである。単結晶ウェハは、ハンドル・ウェハとして重要な属性を有している。物理的には薄くても（たとえば２００〜５００ミクロン）、単結晶ウェハは物理的に比較的頑丈であり、操作および処理が可能である。単結晶ウェハは、広い面積に渡って極めて平らである。単結晶ウェハは、高度に研磨された滑らかな一様な表面を有している。また、単結晶ウェハは、シリコン・ウェハの製造プロセスおよびツールと互換性がある。
【００１０】
シリコン・ウェハを基板ウェハとして使用して、図２に示すようにウェハ１１の両面に分厚い多結晶シリコン層１２および１３が蒸着される。別法としては、一方の面のみに多結晶シリコンを蒸着させることも可能であるが、ＩＰＤ基板としての使用が予定されている多結晶シリコン層は比較的分厚くする必要があり、たとえば少なくとも５０ミクロン、好ましくは１００〜３００ミクロンの厚さが必要である。本発明者らは、この厚さの層は、単結晶基板に蒸着されると高い応力を含有し、物理的にひずむ傾向があることを見出した。本発明によるＩＰＤプロセスには平面度が高いことが望ましいため、基板の著しいひずみは回避されることが好ましい。本発明者らは、多結晶シリコンを単結晶ウェハの両面に蒸着させることによって応力が均等化されることを見出した。したがって図２に示すように、同じ厚さであることが好ましい（必ずしも同じ厚さである必要はない）層が形成される。得られるウェハは比較的厚く、かつ、極めて頑丈である。この複合ウェハは、複合ウェハ中の応力をさらに小さくするために焼きなましすることができる。しかしながら焼きなましによって粒子の成長が促進されることになり、以下の考察で明らかにする理由によって微粒子構造であることが望ましいため、焼きなましは慎重に実施しなければならない。
【００１１】
望ましい最終基板製品は、以下で説明するように、単結晶ウェハのない多結晶シリコン基板であるが、図２に示す複合ウェハが最終製品ではない（つまり、単結晶ウェハが最終製品に存在しない）場合であっても、少なくともいくつかの処理を複合ウェハに施すことが適切である。その場合、処理済みのウェハを後の工程で削り取って複数の多結晶シリコン層のうちの１つの層および単結晶層を除去し、最終ＩＰＤ基板として機能する多結晶シリコン層を残すことができる。
【００１２】
真性多結晶シリコン基板の重要な属性は、抵抗率が大きいことである。多結晶シリコンは粒子構造によって特性化され、層すなわちボディは、多数のシリコンの粒子からなり、粒界によって分離されている。粒界は、再結合中心として電気的に挙動し、ボディ中の自由キャリアの寿命を劇的に短くしている。電気的な挙動に関しては、この特性は、単結晶シリコンから多結晶シリコンを分離している。単結晶シリコンは半導体であるが、アンドープ状態すなわち真性状態では、多結晶シリコン中の極めて多数の粒界が単結晶シリコンを絶縁体にしている。多結晶シリコンの抵抗率は、部分的には粒界の数もしくは粒子構造の細かさの関数であり、したがって粒子が極めて細かい多結晶シリコンは、極めて大きい抵抗率を有することができる。多結晶シリコンは、その抵抗率が１０キロオームｃｍを超えるものを容易に製造することができる。本発明のコンテキストにおいては、抵抗率の値が０．１キロオームｃｍより大きいこと、好ましくは１キロオームｃｍより大きいことが望ましい。
【００１３】
多結晶シリコン層の製造に使用される方法は、ＣＶＤ（ＬＰＣＶＤ）であることが好ましい。この方法およびこの方法を実施するためのＣＶＤ設備は、業界において広く使用されている。簡潔には、ＣＶＤ多結晶シリコンに広く使用されている方法には、適度の温度、たとえば５５０〜６５０℃におけるシランの熱分解が必要である。多結晶シリコンは、ほとんどすべてのＭＯＳトランジスタの製造に使用されており、したがって知られている最も一般的な工業材料の１つである。また、言うまでもないことであるが、多結晶シリコンの電気的特性および物理的特性については良く知られている。多結晶シリコンは、上で説明したように本質的にその抵抗率が大きいが、多結晶シリコンは、通常、イオン注入によって処理され、それによりＩＣアプリケーション向けに抵抗率を小さくしている。多結晶シリコンがその真性形態で使用されることはめったにない。また、分厚く、かつ、面積の広い多結晶シリコン層は、太陽電池もしくは光電池にも使用されている。この場合も、通常、多結晶シリコン層にイオンを注入することによってダイオード構造が形成されている。
【００１４】
以下で説明するアプリケーションにおいては、多結晶シリコン基板は、その真性状態で使用されており、必要な特性は、基板全体に渡って一様で、かつ、抵抗率が大きいことである。
【００１５】
ＣＶＤ多結晶シリコンの技術は、極めて良好に発展しているため、ＣＶＤは、多結晶シリコン層１２および１３の形成には好ましい選択であるが、他の方法も有用であることが分かっている。たとえば、電子ビームを使用して多結晶シリコンを蒸着させる方法が知られている。分厚く、かつ、面積の広い、抵抗率の小さい多結晶シリコン基板層を形成するための適切な任意の代替方法は、本発明の範囲内である。
【００１６】
ここで説明するＩＰＤ製造手法は、ウェハ・スケールのデバイスの製造を目的としている。この手法によれば、完成もしくはほぼ完成した極めて多数のデバイスが多結晶シリコン・ウェハ上に製造される。製造が本質的に完了すると、ウェハは、ＩＰＤデバイスにダイスされる。ウェハ・レベルの製造は、ウェハのサイズが大きくなり、かつ、ＩＰＤデバイスのサイズが縮小されるにつれて、ますます魅力的になる。図３は、５００を超えるデバイス・サイト３３を提供することができる１２インチのウェハ３１を示したものである。（分かり易くするために、ウェハ・フラットは示されていない。）個々のサイトは、ほぼ１センチメートル平方であり、ＩＰＤに適応するには優に十分な大きさである。
【００１７】
ウェハ・スケールの製造の有効性は、受動デバイスを形成するための薄膜製造手法を使用することによってさらに高くなる。従来技術に共通の手法は、たとえウェハ・レベルであっても、個別受動エレメントをウェハ基板に実装し、かつ、取り付けることである。通常、これは、表面実装技術（ＳＭＴ）を使用して実施される。図４は、この方法を示したもので、上で参照した米国特許第６，３８８，２９０号の図３に示されているＩＰＤ回路に適用されている方法である。この回路は、能動エレメントすなわちＭＯＳトランジスタ４１が含まれているため、厳密にはＩＰＤではないが、以下で明らかになる理由により、この回路は有効な実例である。この回路は、能動部分および受動部分を有するハイブリッド回路と見なすことができる。ここでは、受動部分すなわち４つの誘導子４２および３つのコンデンサ４４を含んだ部分を主として取り扱うことにする。この部分は、選択の問題であるが、ＩＰＤとして製造することが可能である。図３の回路は、ここでは、また、以下の部分では、本発明による技術を説明するための伝達手段として有効であるが、本発明を使用して広範囲に渡る多様な回路を製造することが可能である。もう１つの、高Ｑの観点からするとより需要の多い実施例については、参照により本明細書に組み込まれている、Ｐｒｏｃｅｅｄｉｎｇｓ  １９９４  ＩＥＥＥ  ＭＵＬＴＩ−ＣＨＩＰ  ＭＯＤＵＬＥ  ＣＯＮＦＥＲＥＮＣＥ  ＭＣＭＣ−９４、１５〜１９頁を参照されたい。
【００１８】
薄膜受動エレメントは、様々な薄膜技法を使用して形成することができる。これらの技法は良好に発展しており、その詳細をここで反復する必要はない。たとえば、２０００年６月１３日発行の米国特許第６，０７５，６９１号および１９９９年１２月２１日発行の米国特許第６，００５，１９７号を参照されたい。後者の特許には、ここで説明されているアプリケーションに容易に適合させることができる、ＰＣＢのための多層構造が記述されている。薄膜受動デバイスを画定するための便利な方法は、受動デバイスを基板上に１つまたは複数の層、一般的には基板に蒸着された複数の層を使用して形成することである。
【００１９】
図５は、単一の受動エレメントもしくは相互接続された受動エレメントの組合せを製造するための薄膜方法を包括的に示したもので、多結晶シリコン基板が５１で示され、成長酸化物層が５２で示されている。第１のレベルの金属から形成された抵抗体５４は、コンタクト５５および５６を有しており、下部コンデンサ・プレート５８はコンタクト５９を備えている。抵抗体５４および下部コンデンサ・プレート５８は、いずれも埋込レベルからなっている。上部コンデンサ・プレート６０および誘導子らせん６１は最後に形成され、コンタクトは示されていない。この構造は、ポリイミド層６３で保護されている。
【００２０】
図５に示す３層基板構造５１は極めて厚く、処理中における破砕および他の損傷の危険を小さくしている。受動回路エレメントの製造が終了し、ＩＰＤが完成すると、基板５１が削り取られ、下部多結晶シリコン層および単結晶シリコン層が除去される。図６は、最終的なＩＰＤ構造を示したものである。好ましい削取り工程には、化学機械研磨が使用されている。この良く知られているプロセスは、研磨剤による研磨と化学エッチングを組み合わせたものである。ＫＯＨもしくは適切な代替エッチングが研磨剤スラリに使用されている。この複合ウェハは、多結晶シリコン層の頂部もしくは多結晶シリコン層の頂部の一部のみが残されるまで削り取られる。単結晶層は比較的導電性が高いため、すべての単結晶層を除去することが大いに推奨される。本発明の目的は、ＩＰＤに有利なプラットフォームである絶縁性の高い基板を提供することである。
【００２１】
単結晶層（および追加された多結晶シリコン層）により、多結晶シリコン頂部層（ＩＰＤ層）に有効なハンドルが提供されるため、ＩＰＤ層を最初から比較的薄くすることができる。今日のＩＣ技術においては、ウェハの製造が完了した後に開始ウェハを削り取ることは一般的ではない。今日のＩＣ技術においては、ほとんどの場合、基板は、操作および処理に耐えることができるよう、意図的に分厚く構築され、プロセスにおける後の削取り工程でデバイスの輪郭が縮小される。ここで説明した方法によれば、最初からＩＰＤ層の厚さを最終基板の厚さと概ね同じサイズにすることができる。この厚さは、５０〜２００ミクロンであることが好ましい。
【００２２】
図４に示すＩＰＤは、図７に示す本発明に従って実施されたものである。このＩＰＤは、図３に示すサイト３３のうちの１つまたは複数のサイトに形成されている。図７に示す多結晶シリコン基板７１は、薄膜誘導子Ｌｇ１、Ｌｇ２、ＬＳ、ＬＤおよびコンデンサＣ１、Ｃ２、ＣＤを備えている。ＭＯＳトランジスタ７２は、この略図で示す回路の一部であるがＩＰＤの中には形成されていないため、仮想線で示されている。図７に示す回路レイアウトは、図３に示す回路レイアウトとは意図的に変更されている。この回路およびこのレイアウトは、受動コンポーネントを有する典型的なタイプの回路を示すためのものであり、上で参照した従来技術から取った回路の一例である。その有効性についての説明は、ここでは省略する。
【００２３】
図７に示すレイアウト設計では、すべての誘導子エレメントがまとめて接地されている。誘導子エレメントは、周囲の条件、たとえば寄生信号にとりわけ敏感であることは知られている。図８に示す能動／受動モジュールの設計には、この認識が取り入れられている。図７に示すＩＰＤを備えた多結晶シリコン基板７１は、図に示すように、ＩＰＤの頂部の上方に実装された能動ＩＣチップ８１フリップ−チップを有している。能動ＩＣチップの一部はトランジスタ７２である。この実施形態における相互接続は、電気相互接続部Ｓ、Ｄ、Ｇ、Ｖｇｓ、ＶＤＳ、Ｐｉｎ、Ｐｏｕｔおよびｇｎｄのためのはんだバンプとして示されている。オフ・ボード相互接続サイト（図示せず）は、ＩＰＤ基板７１の上に提供されている。図７に示すように誘導子デバイスを接地する目的の１つは、図８から明らかである。能動ＩＣチップは、敏感な誘導子エレメントとオーバラップしないように意図的に配置されており、したがって、空間を節約し、かつ、コンパクトなデバイス・モジュールを提供するべく、積重ね基板構造が誘導子エレメントの性能を犠牲にすることなく有効に実施されている。
【００２４】
図２に示すサブアセンブリ、すなわち３層複合基板は、独立した製品として基板製造者によって製造することができることは理解されよう。その製品の特性および上で説明したＩＰＤ基板の特性は、複合物における３つの層の平面度である。
当業者には、本発明に対する様々な追加改変が可能であろう。技術が進歩を遂げた原理およびそれらの等価物を基本的に利用している本明細書の特定の教示からのすべての逸脱は、上で説明した本発明および特許請求の範囲の各請求項の範囲内として正当に見なされる。
【図面の簡単な説明】
【００２５】
【図１】単結晶シリコンの開始ウェハを示す図である。
【図２】多結晶シリコンが蒸着された開始ウェハを示す図である。
【図３】薄膜ＩＰＤを構築するための５００を超えるＩＰＤサイトを示す、本発明による多結晶シリコン・ウェハを示す図である。
【図４】従来の基板に実装される従来のＳＭＴコンポーネントを示す典型的なＩＰＤの略断面図である。
【図５】図３に示す基板の複数サイトのうちの１つにＩＰＤを製造するための薄膜手法を示す略図である。
【図６】単結晶シリコン・ハンドルを除去した後に製造されたＩＰＤを示す図である。
【図７】ＩＰＤの一実施例を示す略回路図である。
【図８】能動ＩＣチップが実装されたＩＰＤを示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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