(57)【要約】【課題】ソフトエラー耐性の向上を図る。【解決手段】ＣＭＯＳ型メモリセルの２つのインバータ回路のそれぞれは、電源と記憶ノードＤ（／Ｄ）の間に直列接続された２つのＰＭＯＳトランジスタＰ１，Ｐ３（Ｐ２，Ｐ４）と、グランドと記憶ノードＤ（／Ｄ）との間に直列接続された２つのＮＭＯＳトランジスタＮ３，Ｎ５（Ｎ４，Ｎ６）を有し、これらＰ１，Ｐ３，Ｎ３，Ｎ５（Ｐ２，Ｐ４，Ｎ４，Ｎ６）のゲートは、記憶ノードＤ（／Ｄ）に共通接続されており、２つのアクセス回路のそれぞれは、直列接続された２つのＮＭＯＳトランジスタＮ１，Ｎ７（Ｎ２，Ｎ８）を有し、これらＮ１，Ｎ７（Ｎ２，Ｎ８）のゲートは、共通のビット線ＢＬ（／ＢＬ）に接続されており、上記インバータ回路および上記アクセス回路を構成するそれぞれのＭＯＳトランジスタのボディ領域は、互いに絶縁分離されている。【選択図】  図２
2005004934.tif 000002
【特許請求の範囲】
【請求項１】
２つのインバータ回路からなるフリップフロップ回路を備え、
上記インバータ回路のそれぞれは、
第１の電源とそのインバータ回路の出力の間に直列接続された２つのＰＭＯＳトランジスタと、
第２の電源と上記出力との間に直列接続された２つのＮＭＯＳトランジスタとを有し、
上記２つのＰＭＯＳトランジスタおよび上記２つのＮＭＯＳトランジスタのゲートは、そのインバータ回路の入力に共通接続されており、
上記インバータ回路を構成するそれぞれのＭＯＳトランジスタのボディ領域は、互いに分離されている
ことを特徴とする半導体記憶回路。
【請求項２】
２つのインバータ回路からなるフリップフロップ回路と、
上記インバータ回路の出力にそれぞれに接続される２つのアクセス回路と
を備え、
上記アクセス回路のそれぞれは、直列接続された２つのＭＯＳトランジスタを有し、
上記２つのＭＯＳトランジスタのゲートには、共通の選択信号が供給され、
上記アクセス回路を構成するそれぞれのＭＯＳトランジスタのボディ領域は、互いに分離されている
ことを特徴とする半導体記憶回路。
【請求項３】
請求項１記載の半導体記憶回路において、
上記インバータ回路の出力にそれぞれに接続される２つのアクセス回路をさらに備え、
上記アクセス回路のそれぞれは、直列接続された２つのＭＯＳトランジスタを有し、
上記２つのＭＯＳトランジスタのゲートには、共通の選択信号が供給され、
上記インバータ回路および上記アクセス回路を構成するそれぞれのＭＯＳトランジスタのボディ領域は、互いに分離されている
ことを特徴とする半導体記憶回路。
【請求項４】
請求項１から３までのいずれか１つに記載の半導体記憶回路において、
それぞれのＭＯＳトランジスタは、そのトランジスタのボディ領域とソースとをオーミックス接続する構造を有することを特徴とする記憶回路。
【請求項５】
請求項１から４までのいずれか１つに記載の半導体記憶回路を複数配列したことを特徴とする半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばＣＭＯＳ型メモリセルを複数配列したＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）など、半導体記憶回路を複数配列した半導体記憶装置であって、例えばＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造のＳＲＡＭなど、その半導体装置を構成する複数のＭＯＳトランジスタのボディ領域が互いに分離された構造の半導体記憶装置に関するものである。
【０００２】
【従来の技術】
図３は従来のＳＲＡＭを構成するＣＭＯＳ型メモリセルの回路図である（例えば、非特許分文献１参照）。この従来のＣＭＯＳ型メモリセルは、ＰＭＯＳトランジスタＰ１，Ｐ２と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４とを備えて構成されている。上記従来のＳＲＡＭは、図３に示すメモリセルを複数配列したものである。
【０００３】
なお、一般に、ＮＭＯＳトランジスタＮ１，Ｎ２をアクセストランジスタ、ＮＭＯＳトランジスタＮ３，Ｎ４をドライバトランジスタ、ＰＭＯＳトランジスタＰ１，Ｐ２を負荷トランジスタと呼んでいる。
【０００４】
ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ３、ＰＭＯＳトランジスタＰ２とＮＭＯＳトランジスタＮ４は、それぞれインバータ回路を構成しており、これら２つのインバータ回路は、フリップフロップ回路を構成している。
【０００５】
この従来のメモリセルでは、ワード線ＷＬにパルスを印加してＮＭＯＳトランジスタＮ１，Ｎ２をオン・オフさせ、記憶ノードＤ，／Ｄとビット線ＢＬ，／ＢＬの間で情報（データ）“１”または“０”を伝達し、上記フリップフロップ回路の双安定性を用いて情報“１”または“０”を記憶および保持する。
【０００６】
データ書き込み時は、ビット線ＢＬ，／ＢＬにそれぞれ“１”，“０”を与え、ワード線ＷＬが“１”になると、ＮＭＯＳトランジスタＮ１，Ｎ２がオン状態となり、ビット線ＢＬ，／ＢＬの情報を記憶ノードＤ，／Ｄに与える。
【０００７】
また、データ読み出し時は、ワード線ＷＬが“１”になると、ＮＭＯＳトランジスタＮ１，Ｎ２がオン状態となり、記憶ノードＤ，／Ｄの情報に従ってビット線ＢＬ，／ＢＬの電位が変動し、ビット線ＢＬ，／ＢＬの電位の高低により情報が検出される。
【０００８】
ＳＲＡＭなどの半導体記憶装置においては、ソフトエラーによる誤動作が問題となっている。ソフトエラーとは、ＩＣパッケージやＬＳＩを構成する材料に含まれている放射性物質から発生するアルファ線などの放射線や、宇宙からの中性子線などの放射線によって引き起こされるエラーである。それらの放射線がＬＳＩを構成するＳｉ基板中に入射すると、放射線の軌跡に沿って電子・正孔対が発生し、それらの電荷がＳＲＡＭなどのＬＳＩの誤動作を引き起こす（例えば、非特許文献１参照）。
【０００９】
ソフトエラーの低減を図った従来の他のＣＭＯＳ型メモリセルには、それぞれのインバータ回路において、記憶ノードと負荷トランジスタのゲートの間に抵抗を設けるとともに、負荷トランジスタのゲート−ドレイン間に容量を設けたものがある（例えば、特許文献１参照）。
【００１０】
また、ＳＯＩ基板上にＭＯＳトランジスタを形成したＳＯＩデバイスは、ソフトエラー耐性が高いデバイスとして注目されている（例えば、非特許文献１参照）。
【００１１】
【特許文献１】
特開平５−２４３５２８号公報
【非特許文献１】
菅野，他著「ＣＭＯＳ超ＬＳＩの設計」培風館、ｐｐ．１６１〜１６６，１９８９
【非特許文献２】
土屋敏章著「ＳＯＩ  ＣＭＯＳデバイスの応用と基礎」リアライズ社、ｐｐ．１２−１３，１９９９
【００１２】
【発明が解決しようとする課題】
しかしながら、ＳＯＩ構造とした従来のメモリセルにおいても、放射線の入射によって寄生バイポーラトランジスタが動作することが原因となって、ソフトエラーを引き起こすという問題があった。
【００１３】
図４は、ソフトエラーを説明するためのＳＯＩデバイスの断面構造図であって、図３の従来のメモリセルをＳＯＩ構造としたときのＮＭＯＳトランジスタＮ３およびＰＭＯＳトランジスタＰ１の断面構造図である。
【００１４】
図４に示す断面構造は、シリコン基板Ｓｉと、シリコン基板Ｓｉ上に形成されたＢＯＸ（Ｂｕｒｉｅｄ  ＯＸｉｄｅ）層となるシリコン酸化膜ＳｉＯ２と、それぞれＮＭＯＳトランジスタＮ３のドレイン，ソースとなるＮ型拡散層ＮＤ，ＮＳと、ＮＭＯＳトランジスタＮ３のボディとなるシリコン層（ボディ領域）ＮＢと、酸化膜および電極からなるＮＭＯＳトランジスタＮ３のゲートＮＧと、それぞれＰＭＯＳトランジスタＰ１のドレイン，ソースとなるＰ型拡散層ＰＤ，ＰＳと、ＰＭＯＳトランジスタＰ１のボディとなるシリコン層（ボディ領域）ＰＢと、酸化膜および電極からなるＰＭＯＳトランジスタＰ１のゲートＰＧとによって構成されている。
【００１５】
このようなＳＯＩデバイスでは、ＭＯＳトランジスタに放射線が入射によってＭＯＳトランジスタのボディ領域内に電子・正孔対が発生する。
【００１６】
例えば、記憶ノードＤが高電位“１”、記憶ノード／Ｄが低電位“０”になっている状態とする。この状態で、図４に示すように、ＮＭＯＳトランジスタＮ３に放射線が入射すると、ＮＭＯＳトランジスタＮ３のボディ領域ＮＢ内に電子・正孔対が発生する。
【００１７】
このとき、ボディ領域ＮＢ内に発生した負の電荷を持つ電子は、電位が高いドレインＮＤに引き抜かれる。しかし、正の電荷を持つ正孔は、ボディ領域ＮＢ内に蓄積してしまい、それによってＮＭＯＳトランジスタＮ３のボディ領域ＮＢの電位が上昇する。
【００１８】
この結果、ＮＭＯＳトランジスタＮ３のソースＮＳ，ボディＮＢ，ドレインＮＤからなるＮＰＮ型の寄生バイポーラトランジスタが動作して、ＮＭＯＳトランジスタＮ３が導通状態になる。これによって、記憶ノードＤの電位が低下し、記憶ノードＤに保持されていた情報が反転してしまうことがある。なお、オフ状態のＰＭＯＳトランジスタＰ１に放射線が入射すると、ＰＮＰ型の寄生バイポーラトランジスタが動作して、ＰＭＯＳトランジスタＰ１が導通状態になる。
【００１９】
また、インバータ回路に容量および抵抗を設けた上記従来の他のメモリセルは、容量と抵抗の時定数回路によって記憶ノードの電位変動を補償するものであるが、放射線のエネルギーが大きいとき、放射線の入射から電位変動が補償されるまでの時間が長くなり、記憶ノードの情報が反転してしまうことがある。
【００２０】
さらに、ＳＲＡＭのデータ書き込み動作では、書き込む情報を相補的な信号としてビット線ＢＬ，／ＢＬに与え、ワード線ＷＬを“１”にすることによって選択したメモリセルの記憶ノードＤ，／Ｄに、ビット線ＢＬ，／ＢＬの情報を伝達するが、そのときに、非選択になっている他のメモリセルのアクセストランジスタ（図３のＮＭＯＳトランジスタＮ１，Ｎ２）に放射線が入射し、寄生バイポーラトランジスタが動作してアクセストランジスタがオン状態となり、この非選択のメモリセルに書き込まれていた情報がビット線ＢＬ，／ＢＬの電位によって反転してしまう。
【００２１】
本発明は、このような従来の問題を解決するためになされたものであり、ソフトエラー耐性の向上を図ることができる半導体記憶回路および半導体記憶装置を提供することを目的とするものである。
【００２２】
【課題を解決するための手段】
本発明の半導体記憶回路は、
２つのインバータ回路からなるフリップフロップ回路を備え、
上記インバータ回路のそれぞれは、
第１の電源とそのインバータ回路の出力の間に直列接続された２つのＰＭＯＳトランジスタと、
第２の電源と上記出力との間に直列接続された２つのＮＭＯＳトランジスタとを有し、
上記２つのＰＭＯＳトランジスタおよび上記２つのＮＭＯＳトランジスタのゲートは、そのインバータ回路の入力に共通接続されており、
それぞれの上記ＭＯＳトランジスタは絶縁分離された素子領域に形成され、ボディ領域は、互いに分離されている
ことを特徴とするものである。
【００２３】
【発明の実施の形態】
実施の形態１
図１は本発明の実施の形態１のＳＲＡＭを構成するＣＭＯＳ型メモリセルの回路図である。この実施の形態１のＣＭＯＳ型メモリセルは、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６とを備えて構成されている。この実施の形態１のＳＲＡＭは、図１に示す実施の形態１のメモリセルを複数配列したＳＯＩデバイスであり、ＳＯＩデバイスであり、ＭＯＳトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ６のボディ領域は、互いに分離されている。
【００２４】
ＰＭＯＳトランジスタＰ２は、ソースが電源（第１の電源）に接続され、ゲートが記憶ノード／Ｄに接続されている。また、ＰＭＯＳトランジスタＰ１は、ソースが上記ＰＭＯＳトランジスタＰ２のドレインと接続され、ゲートが上記記憶ノード／Ｄに接続されいる。
【００２５】
ＮＭＯＳトランジスタＮ５は、ソースがグランド（第２の電源）に接続され、ゲートが記憶ノード／Ｄに接続されている。ＮＭＯＳトランジスタＮ３は、ソースが上記ＮＭＯＳトランジスタＮ５のドレインと接続され、ゲートが上記記憶ノード／Ｄに接続されている。
【００２６】
ＰＭＯＳトランジスタＰ４は、ソースが上記電源に接続され、ゲートが記憶ノードＤに接続されている。また、ＰＭＯＳトランジスタＰ２は、ソースが上記ＰＭＯＳトランジスタＰ４のドレインと接続され、ゲートが上記記憶ノードＤに接続されている。
【００２７】
ＮＭＯＳトランジスタＮ６は、ソースが上記グランドＧＮＤに接続され、ゲートが上記記憶ノードＤに接続されている。ＮＭＯＳトランジスタＮ４は、ソースが上記ＮＭＯＳトランジスタＮ６のドレインと接続され、ゲートが上記記憶ノードＤに接続されている。
【００２８】
ＮＭＯＳトランジスタＮ１は、ゲートがワード線ＷＬに接続され、ソース，ドレインがそれぞれビット線ＢＬ，上記記憶ノードＤに接続されている。また、ＮＭＯＳトランジスタＮ２は、ゲートが上記ワード線ＷＬに接続され、ソース，ドレインがそれぞれビット線／ＢＬ，上記記憶ノード／Ｄに接続されている。
【００２９】
ＰＭＯＳトランジスタＰ１，Ｐ３およびＮＭＯＳトランジスタＮ３，Ｎ５は、第１のインバータ回路を構成しており、ＰＭＯＳトランジスタＰ２，Ｐ４およびＮＭＯＳトランジスタＮ４，Ｎ６は、第２のインバータ回路を構成している。そして、これら第１および第２のインバータ回路はフリップフロップ回路を構成している。
【００３０】
記憶ノードＤは、上記第１のインバータ回路の出力であるとともに、上記第２のインバータ回路の入力である。また、記憶ノード／Ｄは、上記第２のインバータ回路の出力であるとともに、上記第１のインバータ回路の入力である。
【００３１】
なお、ＮＭＯＳトランジスタＮ１，Ｎ２はアクセストランジスタである。また、ＮＭＯＳトランジスタＮ３，Ｎ４，Ｎ５，Ｎ６は、従来のメモリセルにおいてのドライバトランジスタに相当し、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４は、従来のメモリセルにおいての負荷トランジスタに相当する。
【００３２】
このような実施の形態１のメモリセルのデータ書き込み動作およびデータ読み出し動作について以下に説明する。
【００３３】
この実施の形態１のメモリセルでは、ワード線ＷＬにパルスを印加してＮＭＯＳトランジスタＮ１，Ｎ２をオン・オフさせ、記憶ノードＤ，／Ｄとビット線ＢＬ，／ＢＬの間で情報（データ）“１”または“０”を伝達し、上記第１および第２のインバータ回路で構成されたフリップフロップ回路の双安定性を用いて情報“１”または“０”を記憶および保持する。
【００３４】
データ書き込み時は、ビット線ＢＬ，／ＢＬにそれぞれ“１”，“０”を与え、ワード線ＷＬが“１”になると、ＮＭＯＳトランジスタＮ１，Ｎ２がオン状態となり、ビット線ＢＬ，／ＢＬの情報を記憶ノードＤ，／Ｄに与える。
【００３５】
また、データ読み出し時は、ワード線ＷＬが“１”になると、ＮＭＯＳトランジスタＮ１，Ｎ２がオン状態となり、記憶ノードＤ，／Ｄの情報に従ってビット線ＢＬ，／ＢＬの電位が変動し、ビット線ＢＬ，／ＢＬの電位の高低により情報が検出される。
【００３６】
実施の形態１のメモリセルに放射線が入射したときのデータ保持動作について以下に説明する。なお、以下の説明では、“１”を高電位、“０”を低電位とする。
【００３７】
まず、記憶ノードＤに“１”、記憶ノード／Ｄに“０”が保持されている状態について説明する。この状態では、記憶ノードＤが“１”であるために、ゲートが記憶ノードＤに接続されている４つのトランジスタＰ２，Ｐ４，Ｎ４，Ｎ６の内、ＰＭＯＳトランジスタＰ２，Ｐ４はオフ状態であり、ＮＭＯＳトランジスタＮ４，Ｎ６はオン状態である。また、記憶ノード／Ｄが“０”であるために、ゲートが記憶ノード／Ｄに接続されている４つのトランジスタＰ１，Ｐ３，Ｎ３，Ｎ４の内、ＰＭＯＳトランジスタＰ１，Ｐ３はオン状態であり、ＮＭＯＳトランジスタＮ３、Ｎ５はオフ状態である。
【００３８】
このとき、ＮＭＯＳトランジスタＮ５のボディ領域に放射線が入射すると、上記発明が解決する課題において説明したように、ＮＰＮ型の寄生バイポーラトランジスタが動作し、ＮＭＯＳトランジスタＮ５はオン状態となってしまう。
【００３９】
しかしながら、この実施の形態１のメモリセルでは、ＮＭＯＳトランジスタＮ５がオン状態になっても、ＮＭＯＳトランジスタＮ３がオフ状態であるために、記憶ノードＤの記憶を“１”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００４０】
なお、ＮＭＯＳトランジスタＮ３のボディ領域に放射線が入射しても、ＮＭＯＳトランジスタＮ５がオフ状態であるために、記憶ノードＤの記憶を“１”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００４１】
また、このとき、ＰＭＯＳトランジスタＰ４のボディ領域に放射線が入射すると、ＰＮＰ型の寄生バイポーラトランジスタが動作し、ＰＭＯＳトランジスタＰ４はオン状態となってしまう。
【００４２】
しかしながら、この実施の形態１のメモリセルでは、ＰＭＯＳトランジスタＰ４がオン状態になっても、ＰＭＯＳトランジスタＰ２がオフ状態であるために、記憶ノードＤの記憶を“０”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００４３】
なお、ＰＭＯＳトランジスタＰ２のボディ領域に放射線が入射しても、ＰＭＯＳトランジスタＰ４がオフ状態であるために、記憶ノードＤの記憶を“０”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００４４】
次に、記憶ノードＤに“０”、記憶ノード／Ｄに“１”が保持されている状態について説明する。この状態では、記憶ノードＤが“０”であるために、ゲートが記憶ノードＤに接続されている４つのトランジスタＰ２，Ｐ４，Ｎ４，Ｎ６の内、ＰＭＯＳトランジスタＰ２，Ｐ４はオン状態であり、ＮＭＯＳトランジスタＮ４，Ｎ６はオフ状態である。また、記憶ノード／Ｄが“１”であるために、ゲートが記憶ノード／Ｄに接続されている４つのトランジスタＰ１，Ｐ３，Ｎ３，Ｎ４の内、ＰＭＯＳトランジスタＰ１，Ｐ３はオフ状態であり、ＮＭＯＳトランジスタＮ３、Ｎ５はオン状態である。
【００４５】
このとき、ＰＭＯＳトランジスタＰ３のボディ領域に放射線が入射すると、寄生バイポーラトランジスタが動作し、ＰＭＯＳトランジスタＰ３はオン状態となってしまう。
【００４６】
しかしながら、この実施の形態１のメモリセルでは、ＰＭＯＳトランジスタＰ３がオン状態になっても、ＰＭＯＳトランジスタＰ１がオフ状態であるために、記憶ノードＤの記憶を“０”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００４７】
なお、ＰＭＯＳトランジスタＰ１のボディ領域に放射線が入射しても、ＰＭＯＳトランジスタＰ３がオフ状態であるために、記憶ノードＤの記憶を“０”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００４８】
また、このとき、ＮＭＯＳトランジスタＮ６のボディ領域に放射線が入射すると、寄生バイポーラトランジスタが動作し、ＮＭＯＳトランジスタＮ６はオン状態となってしまう。
【００４９】
しかしながら、この実施の形態１のメモリセルでは、ＮＭＯＳトランジスタＮ６がオン状態になっても、ＮＭＯＳトランジスタＮ４がオフ状態であるために、記憶ノード／Ｄの記憶を“１”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００５０】
なお、ＮＭＯＳトランジスタＮ４のボディ領域に放射線が入射しても、ＮＭＯＳトランジスタＮ６がオフ状態であるために、記憶ノード／Ｄの記憶を“１”にを保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００５１】
以上のように実施の形態１によれば、ＣＭＯＳ型メモリセルのインバータ回路を、直列接続した２つのＮＭＯＳトランジスタと同じく直列接続した２つのＰＭＯＳトランジスタによって構成したことにより、インバータ回路においての寄生バイポーラトランジスタの動作によるソフトエラーを抑制できるので、ＣＭＯＳ型メモリセルのソフトエラー耐性の向上を図ることができる。
【００５２】
実施の形態２
図２は本発明の実施の形態２のＳＲＡＭを構成するＣＭＯＳ型メモリセルの回路図であり、図１と同様のものには同じ符号を付してある。この実施の形態２のＣＭＯＳ型メモリセルは、ＳＲＡＭのメモリセルを構成しており、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、ＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８とを備えて構成されている。この実施の形態２のＳＲＡＭは、図２に示す実施の形態２のメモリセルを複数配列したＳＯＩデバイスであり、ＭＯＳトランジスタＰ１〜Ｐ４，Ｎ１〜Ｎ８のボディ領域は、互いに絶縁分離されている。
【００５３】
図２に示す実施の形態２のＣＭＯＳ型メモリセルは、図１に示す上記実施の形態１のＣＭＯＳ型メモリセルにおいて、ＮＭＯＳトランジスタＮ１とビット線ＢＬの間にＮＭＯＳトランジスタＮ７を設け、ＮＭＯＳトランジスタＮ２とビット線／ＢＬの間にＮＭＯＳトランジスタＮ８を設けたものである。
【００５４】
ＮＭＯＳトランジスタＮ７は、ゲートがワード線ＷＬに接続され、ソース，ドレインがそれぞれビット線ＢＬ，ＮＭＯＳトランジスタＮ１のソースまたはドレインに接続されている。また、ＮＭＯＳトランジスタＮ８は、ゲートがワード線ＷＬに接続され、ソース，ドレインがそれぞれビット線／ＢＬ，ＮＭＯＳトランジスタＮ２のソースまたはドレインに接続されている。
【００５５】
なお、ＮＭＯＳトランジスタＮ１とＮ７、ＮＭＯＳトランジスタＮ２とＮ８は、それぞれアクセス回路を構成している。これらのアクセス回路は、従来のメモリセルにおいてのアクセストランジスタに相当する。
【００５６】
このような実施の形態２のメモリセルの動作について以下に説明する。なお、この実施の形態２のメモリセルのデータ書き込み動作およびデータ読み出し動作、ならびにフリップフロップ回路のＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４，Ｎ３，Ｎ４，Ｎ５，Ｎ６に放射線が入射したときのデータ保持動作は、上記実施の形態１のメモリセルと同様であるので、これらの動作についてはその説明を省略し、ここでは、選択されたメモリセルの書き込み動作中において非選択になっている他のメモリセルのＮＭＯＳトランジスタＮ１，Ｎ２，Ｎ７，Ｎ８に放射線が入射したときのその非選択になっているメモリセルにおいてのデータ保持動作について説明する。
【００５７】
まず、ビット線ＢＬを“０”、ビット線／ＢＬを“１”として、ワード線ＷＬによって選択されたメモリセルに書き込みをしているときに、非選択になっている他のメモリセルの記憶ノードＤに“１”、記憶ノード／Ｄに“０”が保持されている状態について説明する。
【００５８】
このとき、非選択になっているメモリセルのＮＭＯＳトランジスタＮ１のボディ領域に放射線が入射すると、ＮＰＮ型の寄生バイポーラトランジスタの動作によって、ＮＭＯＳトランジスタＮ１はオン状態となる。
【００５９】
しかしながら、この非選択になっている実施の形態２のメモリセルでは、ＮＭＯＳトランジスタＮ１がオン状態になっても、ＮＭＯＳトランジスタＮ７がオフ状態であるために、この非選択のメモリセルの記憶ノードＤの記憶を“１”に保持することができ、ソフトエラーによる誤動作を抑制することができる（この非選択のメモリセルのデータ読み出し時に誤動作は生じない）。
【００６０】
なお、非選択になっているメモリセルのＮＭＯＳトランジスタＮ７のボディ領域に放射線が入射しても、ＮＭＯＳトランジスタＮ１がオフ状態であるために、この非選択のメモリセルの記憶ノードＤの記憶を“１”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００６１】
また、このとき、非選択になっているメモリセルのＮＭＯＳトランジスタＮ２のボディ領域に放射線が入射すると、寄生バイポーラトランジスタの動作によって、ＮＭＯＳトランジスタＮ２はオン状態となる。
【００６２】
しかしながら、この非選択になっている実施の形態２のメモリセルでは、ＮＭＯＳトランジスタＮ２がオン状態になっても、ＮＭＯＳトランジスタＮ８がオフ状態であるために、この非選択のメモリセルの記憶ノード／Ｄの記憶を“０”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００６３】
なお、非選択になっているメモリセルのＮＭＯＳトランジスタＮ８のボディ領域に放射線が入射しても、ＮＭＯＳトランジスタＮ２がオフ状態であるために、この非選択のメモリセルの記憶ノード／Ｄの記憶を“０”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００６４】
次に、ビット線ＢＬを“１”、ビット線／ＢＬを“０”として、ワード線ＷＬによって選択されるメモリセルに書き込みをしているときに、非選択になっている他のメモリセルの記憶ノードＤに“０”、記憶ノード／Ｄに“１”が保持されている状態について説明する。
【００６５】
このとき、非選択になっているメモリセルのＮＭＯＳトランジスタＮ１のボディ領域に放射線が入射すると、寄生バイポーラトランジスタの動作によって、ＮＭＯＳトランジスタＮ１はオン状態となる。
【００６６】
しかしながら、この非選択になっている実施の形態２のメモリセルでは、ＮＭＯＳトランジスタＮ１がオン状態になっても、ＮＭＯＳトランジスタＮ７がオフ状態であるために、この非選択のメモリセルの記憶ノードＤの記憶を“０”に保持することができ、ソフトエラーによる誤動作を抑制することができる（この非選択のメモリセルのデータ読み出し時に誤動作は生じない）。
【００６７】
なお、非選択になっているメモリセルのＮＭＯＳトランジスタＮ７のボディ領域に放射線が入射しても、ＮＭＯＳトランジスタＮ１がオフ状態であるために、この非選択のメモリセルの記憶ノードＤの記憶を“０”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００６８】
また、このとき、非選択になっているメモリセルのＮＭＯＳトランジスタＮ２のボディ領域に放射線が入射すると、寄生バイポーラトランジスタの動作によって、ＮＭＯＳトランジスタＮ２はオン状態となる。
【００６９】
しかしながら、この非選択になっている実施の形態２のメモリセルでは、ＮＭＯＳトランジスタＮ２がオン状態になっても、ＮＭＯＳトランジスタＮ８がオフ状態であるために、この非選択のメモリセルの記憶ノード／Ｄの記憶を“１”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００７０】
なお、非選択になっているメモリセルのＮＭＯＳトランジスタＮ８のボディ領域に放射線が入射しても、ＮＭＯＳトランジスタＮ２がオフ状態であるために、この非選択のメモリセルの記憶ノード／Ｄの記憶を“１”に保持することができ、ソフトエラーによる誤動作を抑制することができる。
【００７１】
以上のように実施の形態２によれば、ＣＭＯＳ型メモリセルのアクセス回路を、直列接続した２つのＮＭＯＳトランジスタによって構成したことにより、アクセス回路においての寄生バイポーラトランジスタの動作によるソフトエラーを抑制できるので、ＣＭＯＳ型メモリセルのソフトエラー耐性の向上を図ることができる。
【００７２】
なお、上記実施の形態２のメモリセルにおいて、フリップフロップ回路を図３に示す従来のフリップフロップ回路とすることも可能である。
【００７３】
また、上記実施の形態１，２において、それぞれのＭＯＳトランジスタに、そのトランジスタのボディ領域とソースとをオーミック接続する構造を設けることも可能である。このオーミック接続構造は、例えば、ボディ領域とソースとをメタル配線によってオーミック接続した構造である（イオンインプランテーションによってシリコン層内にボディ領域とソースをオーミックス接続する領域を形成した構造もある）。このように、それぞれのＭＯＳトランジスタのボディ領域とソースとをオーミック接続することにより、放射線の入射によってＮＭＯＳトランジスタのボディ領域内に蓄積される正孔またはＰＭＯＳトランジスタのボディ領域内に蓄積される電子をソースに引き抜くことができるので、寄生バイポーラトランジスタの動作を抑制することができる。
【００７４】
また、上記実施の形態１，２においては、アクセストランジスタまたはアクセス回路を構成する直列接続されたＭＯＳトランジスタを、ＮＭＯＳトランジスタとしたが、これらのトランジスタをＰＭＯＳトランジスタとすることも可能である。
【００７５】
【発明の効果】
以上説明したように本発明によれば、寄生バイポーラトランジスタの動作によるソフトエラーを抑制できるので、ソフトエラー耐性を向上を図ることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１のＳＲＡＭを構成するＣＭＯＳ型メモリセルの回路図である。
【図２】本発明の実施の形態２のＳＲＡＭを構成するＣＭＯＳ型メモリセルの回路図である。
【図３】従来のＳＲＡＭを構成するＣＭＯＳ型メモリセルの回路図である。
【図４】ソフトエラーを説明するためのＳＯＩデバイスの断面構造図である。
【符号の説明】
Ｐ１，Ｐ２，Ｐ３，Ｐ４  ＰＭＯＳトランジスタ、  Ｎ１，Ｎ２，Ｎ３，Ｎ４，Ｎ５，Ｎ６，Ｎ７，Ｎ８  ＮＭＯＳトランジスタ、  Ｄ，／Ｄ  記憶ノード、
ＢＬ，／ＢＬ  ビット線、  ＷＬ  ワード線。
【図１】
2005004934.tif 000003
【図２】
2005004934.tif 000004
【図３】
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【図４】
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