(57)【要約】【課題】複数の電源部の何れかで障害が発生しても回路全体をリセットすることができるリセット装置を提供する。【解決手段】上位となる電源部１のリセット回路２の出力を、下位となる電源部のリセット回路２に入力することで複数の電源部１に設けられるリセット回路を接続した構成を有し、電源部１に異常が発生すると、この電源部１のリセット回路２によって生成したリセット信号を帰還経路を介して最上位となる電源部１のリセット回路に帰還させる。従って、下位の電源部１で異常が発生した場合、または上位の電源部１で異常が発生した場合であってもすべてのリセット回路２にリセット信号を入力することが可能となり、電子回路全体をリセットさせることができる。【選択図】          図１
2005004546.tif 000002
【特許請求の範囲】
【請求項１】
複数の電源部にそれぞれ設けられた複数のリセット回路を有し、
各リセット回路は、異常を検知して該電源部から電源の供給を受ける電子回路をリセットするリセット信号を生成し、
前記複数のリセット回路はループ状に接続され、リセット信号が上位のリセット回路から下位のリセット回路に順次伝達するとともに、最下位のリセット回路から最上位のリセット回路にフィードバックされることを特徴とするリセット装置。
【請求項２】
前記リセット装置は更に、制御信号に応じて、最下位のリセット回路から最上位のリセット回路へのリセット信号をマスクするマスク回路を有することを特徴とする請求項１記載のリセット装置。
【請求項３】
前記リセット装置は更に、隣り合うリセット回路間にマスク回路を有し、該マスク回路はそれぞれに供給される制御信号に応答して最上位のリセット回路へフィードバックされるリセット信号をマスクすることを特徴とする請求項１又は２記載のリセット装置。
【請求項４】
前記リセット装置は更に、隣り合うリセット回路間にマスク回路を有し、該マスク回路はそれぞれに供給される制御信号に応答して最上位のリセット回路へフィードバックされるリセット信号をマスクするとともに、入力されたリセット信号を最上位のリセット回路へ折り返すことを特徴とする請求項１又は２記載のリセット装置。
【請求項５】
前記リセット装置は更に、最上位のリセット信号に関連する制御信号に応じて、最下位のリセット回路から最上位のリセット回路へのリセット信号をマスクするマスク回路を有することを特徴とする請求項１記載のリセット装置。
【請求項６】
前記リセット回路は更に、隣り合うリセット回路間にマスク回路を有し、少なくとも１つのマスク回路は、第１及び第２のゲート及びバッファを含み、
第１のゲートの一方の入力は上位のリセット回路の出力に接続されるとともに、前記第２のゲートの一方の入力に接続され、前記第１のゲートの出力は下位のリセット回路の入力に接続され、
前記バッファの入力は当該下位のリセット回路の出力に接続され、出力は前記第１のゲートの他方の入力に接続されるとともに、前記第１のゲートの他方の入力に接続され、
前記第２のゲートの出力は上位のリセット回路に係るマスク回路のバッファの入力に接続されていることを特徴とする請求項１記載のリセット装置。
【請求項７】
前記バッファは対応する前記制御信号で制御されることを特徴とする請求項６記載のリセット装置。
【請求項８】
最上位のリセット回路と最下位のリセット回路との間に設けられたマスク回路は、対応する前記制御信号で制御されるバッファを含むことを特徴とする請求項６記載のリセット装置。
【請求項９】
前記マスク回路は、前記制御信号で制御されるバッファを含むことを特徴とする請求項２から４のいずれか一項記載のリセット装置。
【請求項１０】
複数の電源部にそれぞれ設けられたリセット回路をループ状に接続し、電源部で発生した異常を検知して該電源部から電源の供給を受ける電子回路をリセットするリセット信号を生成するリセット方法であって、
リセット信号が上位のリセット回路から下位のリセット回路に順次伝達させる段階と、最下位のリセット回路から最上位のリセット回路にフィードバックする段階とを有することを特徴とするリセット方法。
【請求項１１】
複数の電源部と、該複数の電源部にそれぞれ設けられた複数のリセット回路とを有し、
各リセット回路は、電源部で発生した異常を検知して該電源部から電源の供給を受ける電子回路をリセットするリセット信号を生成し、
前記複数のリセット回路はループ状に接続され、リセット信号が上位のリセット回路から下位のリセット回路に順次伝達するとともに、最下位のリセット回路から最上位のリセット回路にフィードバックされることを特徴とする電源装置。
【請求項１２】
複数の電源部と、該複数の電源部にそれぞれ設けられた複数のリセット回路と、対応する電源部からの電源供給を受けて画像を生成する複数の電子回路と、該電子回路で生成された画像信号を受けて印刷動作をする印刷部とを有し、
各リセット回路は、電源部で発生した異常を検知して該電源部から電源の供給を受ける電子回路をリセットするリセット信号を生成し、
前記複数のリセット回路はループ状に接続され、リセット信号が上位のリセット回路から下位のリセット回路に順次伝達するとともに、最下位のリセット回路から最上位のリセット回路にフィードバックされることを特徴とする画像生成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は複数の電源部毎に設けられ、電源部の異常により電源の供給を受ける電子回路をリセットするリセット装置及びリセット方法に関する。
【０００２】
【従来の技術】
複数の電源部を備える電子回路においては、電源部それぞれにリセット装置を備えた構成が知られている。複数の電源部は対応する電子回路に電源を供給し、電源に異常が発生すると、対応する電子回路をリセットするためのリセット信号を発生する。
【０００３】
このような回路を備えた装置が、特許文献１に記載されている。特許文献１に記載の装置は、複数の回線をサポートする通信制御装置であって、障害が発生した回線を他の回線に影響を与えることなく回復させるものである。特許文献１によれば、下位制御部に異常が発生したと判断した場合には、上位制御部は下位制御部を個別にリセットすることができる。
【０００４】
【特許文献１】
特開平５−２８２２２４号公報
【０００５】
【発明が解決しようとする課題】
しかしながら、上述した特許文献１に開示された発明は、下位制御部のみならず上位制御部にも異常が発生した場合、リセット動作が行えなくなり、上位制御部と下位制御部とで実現される全体の機能が停止してしまうという問題点がある。このような場合には、上位制御部と下位制御部の全てをリセットする必要があるが、上記従来技術ではこのような回路全体のリセットを行うことができない。
【０００６】
本発明は上記事情に鑑みてなされたものであり、複数の電源部の何れかで障害が発生しても回路全体をリセットすることができるリセット装置及びリセット方法並びに電源回路及び情報処理装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
かかる目的を達成するために本発明によるリセット装置は、請求項１記載のように、複数の電源部にそれぞれ設けられたリセット回路を有し、電源部で発生した異常を検知して該電源部から電源の供給を受ける電子回路をリセットするリセット信号を生成するリセット装置であって、前記リセット回路をループ状に接続し、リセット信号が上位のリセット回路から下位のリセット回路に順次伝達するとともに、最下位のリセット回路から最上位のリセット回路にフィードバック可能としたリセット装置である。これにより、ある電源部で異常が発生すると、この電源部のリセット装置が発生するリセット信号がループを伝わり他のすべてのリセット回路に供給されるので、各リセット回路はすべてリセット信号を発生することができる。よって、各電源部に対応する電子回路をリセットすることができ、これらの電子回路で形成される回路全体を確実にリセットすることができる。
【０００８】
また、請求項２に記載のように、前記リセット装置は更に、制御信号に応じて、最下位のリセット回路から最上位のリセット回路へのリセット信号をマスクするマスク回路を有する構成とすることができる。マスク回路は、リセット信号がループを無限に循環してしまうことを防止することができる。
【０００９】
更に、請求項３に記載のように、前記リセット装置は更に、隣り合うリセット回路間にマスク回路を有し、該マスク回路はそれぞれに供給される制御信号に応答して最上位のリセット回路へフィードバックされるリセット信号をマスクする構成とすることができる。これにより、任意の電源部に対応した電子回路のみをリセットし、電子回路全体がリセットされることを防ぐことができる。
【００１０】
また、請求項４に記載のように、前記リセット装置は更に、隣り合うリセット回路間にマスク回路を有し、該マスク回路はそれぞれに供給される制御信号に応答して最上位のリセット回路へフィードバックされるリセット信号をマスクするとともに、入力されたリセット信号を最上位のリセット回路へ折り返す構成とすることができる。これにより、任意の電源部に対応した電子回路のみをリセットし、電子回路全体がリセットされることを防止できるとともに、他の電源部に異常が発生した場合には、電子回路全体を確実にリセットすることができる。
【００１１】
また、請求項５に記載のように、前記リセット装置は更に、最上位のリセット信号に関連する制御信号に応じて、最下位のリセット回路から最上位のリセット回路へのリセット信号をマスクするマスク回路を有する構成とすることができる。これにより、リセット信号がループを無限に循環してしまうことを防止することができる。
【００１２】
また、請求項６に記載のように、前記リセット回路は更に、隣り合うリセット回路間にマスク回路を有し、少なくとも１つのマスク回路は、第１及び第２のゲート及びバッファを含み、第１のゲートの一方の入力は上位のリセット回路の出力に接続されるとともに、前記第２のゲートの一方の入力に接続され、前記第１のゲートの出力は下位のリセット回路の入力に接続され、前記バッファの入力は当該下位のリセット回路の出力に接続され、出力は前記第１のゲートの他方の入力に接続されるとともに、前記第１のゲートの他方の入力に接続され、前記第２のゲートの出力は上位のリセット回路に係るマスク回路のバッファの入力に接続されている構成とすることができる。簡単な構成でマスク回路を構成することができる。
【００１３】
また、請求項７に記載のように、好ましくは、前記バッファは対応する前記制御信号で制御される。
【００１４】
また、請求項８に記載のように、好ましくは、最上位のリセット回路と最下位のリセット回路との間に設けられたマスク回路は、対応する前記制御信号で制御されるバッファを含む。
【００１５】
また、請求項９に記載のように、好ましくは、前記マスク回路は、前記制御信号で制御されるバッファを含む。
【００１６】
また、本発明は、請求項１０に記載のように、複数の電源部にそれぞれ設けられたリセット回路をループ状に接続し、電源部で発生した異常を検知して該電源部から電源の供給を受ける電子回路をリセットするリセット信号を生成するリセット方法であって、リセット信号が上位のリセット回路から下位のリセット回路に順次伝達させる段階と、最下位のリセット回路から最上位のリセット回路にフィードバックする段階とを有するリセット方法である。これにより、ある電源部で異常が発生すると、この電源部のリセット装置が発生するリセット信号がループを伝わり他のすべてのリセット回路に供給されるので、各リセット回路はすべてリセット信号を発生することができる。よって、各電源部に対応する電子回路をリセットすることができ、これらの電子回路で形成される回路全体を確実にリセットすることができる。
【００１７】
本発明はまた、請求項１１に記載のように、複数の電源部と、該複数の電源部にそれぞれ設けられた複数のリセット回路とを有し、各リセット回路は、電源部で発生した異常を検知して該電源部から電源の供給を受ける電子回路をリセットするリセット信号を生成し、前記複数のリセット回路はループ状に接続され、リセット信号が上位のリセット回路から下位のリセット回路に順次伝達するとともに、最下位のリセット回路から最上位のリセット回路にフィードバックされる電源装置である。これにより、ある電源部で異常が発生すると、この電源部のリセット装置が発生するリセット信号がループを伝わり他のすべてのリセット回路に供給されるので、各リセット回路はすべてリセット信号を発生することができる。よって、各電源部に対応する電子回路をリセットすることができ、これらの電子回路で形成される回路全体を確実にリセットすることができる機能を備えた電源装置を提供することができる。
【００１８】
また、本発明は、請求項１２に記載のように、複数の電源部と、該複数の電源部にそれぞれ設けられた複数のリセット回路と、対応する電源部からの電源供給を受けて画像を生成する複数の電子回路と、該電子回路で生成された画像信号を受けて印刷動作をする印刷部とを有し、各リセット回路は、電源部で発生した異常を検知して該電源部から電源の供給を受ける電子回路をリセットするリセット信号を生成し、前記複数のリセット回路はループ状に接続され、リセット信号が上位のリセット回路から下位のリセット回路に順次伝達するとともに、最下位のリセット回路から最上位のリセット回路にフィードバックされる画像生成装置である。これにより、ある電源部で異常が発生すると、この電源部のリセット装置が発生するリセット信号がループを伝わり他のすべてのリセット回路に供給されるので、各リセット回路はすべてリセット信号を発生することができる。よって、各電源部に対応する電子回路をリセットすることができ、これらの電子回路で形成される回路全体を確実にリセットすることができる機能を備えた情報処理装置を提供することができる。
【００１９】
【発明の実施の形態】
次に、添付図面を参照しながら本発明にかかる実施の形態を詳細に説明する。
【００２０】
（第１の実施形態）
まず、図１を参照しながら本発明にかかる第１の実施形態の構成を説明する。
【００２１】
図１に示されるように本実施形態のリセット装置を含む電源は、複数の電源部１Ａ，１Ｂ，１Ｃ（図１では電源部が３つの場合を例示しているが、電源部の数はこれに限定されるものではない）を有している。最上位となる電源部１Ａは、この電子機器の起動時には他の電源部に先んじて立ち上がり、図示しないＣＰＵによって最初にアクセスされる電子部品（例えば、制御プログラムが書き込まれたＲＯＭ）に対して電源を供給する。図１に示された実施形態では、電源部１Ａ，電源部１Ｂ，電源部１Ｃの順番に、所定の遅延間隔で立ち上がりそれぞれ別々の電子機器へ電源の供給を開始する。なお、図１の構成は、以下に説明するリセット回路を備えた電源部１Ａ、１Ｂ、１Ｃを有する電源装置であると定義してもよい。
【００２２】
電源部１Ａ，１Ｂ，１Ｃには、リセット回路２Ａ，２Ｂ，２Ｃがそれぞれ設けられている。リセット回路２は、電源部１の出力電圧を検出して、所定のしきい値と比較する。電源部１の電圧レベルがしきい値よりも低くなるとリセット信号を出力する。リセット回路２Ａ，２Ｂ，２Ｃからリセット信号が出力されることで、このリセット回路を含む電源部から電源の供給を受ける電子機器が初期状態にリセットされる。
【００２３】
また、リセット回路２は、外部入力によってもリセット信号３を出力する。図１に示されるようにリセット回路２Ａからのリセット信号３Ａは、電源部１Ｂに設けられたリセット回路２Ｂと制御信号生成部４とに入力される。リセット回路２Ａからのリセット信号３Ａを入力したリセット回路２Ｂは、リセット回路２Ｃに対してリセット信号３Ｂを出力する。同様にしてリセット回路２Ｂからのリセット信号を入力したリセット回路２Ｃは、リセット信号３Ｃを出力する。
【００２４】
制御信号生成部４は、リセット回路２Ａからリセット信号３Ａが出力されると、このリセット信号３Ａを入力して、マスク回路５を制御する制御信号６を生成する。
【００２５】
マスク回路５は、制御信号生成部４からの制御信号６に従って、リセット回路２Ｃからのリセット信号３Ｃをマスクする処理を行う。マスク回路５によってリセット信号３Ｃがマスクされると、リセット回路２Ｃからのリセット信号３Ｃがリセット回路２Ａに入力されなくなる。したがって、リセット回路２Ａ，２Ｂ，２Ｃによって出力されるリセット信号が回路内を無限ループするという不具合の発生を防止することができる。なお、本実施形態のマスク回路５は、図１に示されるようにバッファからなる。このバッファは、制御信号生成部４によってマスク処理を実行する指示が出されると、リセット回路２Ｃからのリセット信号３Ｃの出力を停止させる。また、制御信号生成部４によりマスク処理を行なわない指示が出されると、リセット回路２Ｃからのリセット信号３Ｃをそのまま上位のリセット回路２Ａに出力する。
【００２６】
このように複数の電源部１Ａ，１Ｂ，１Ｃを備え、各電源部１にリセット回路２を備えた本実施形態は、複数の電源部の何れかで異常が発生した場合に、回路全体がリセットされるように動作する。
【００２７】
電源投入時には、リセット回路２Ａ，２Ｂ，２Ｃそれぞれの回路でリセット信号が生成されると共に、リセット回路２Ａ，２Ｂ，２Ｃの順番に回路全体が初期化される（電源部が電源部１Ａ，電源部１Ｂ，１Ｃの順番で立ち上がるため）。このとき、リセット回路２Ａでリセット信号３Ａが生成され、リセット信号３Ａが制御信号生成部４に入力される。制御信号生成部４は、リセット信号３Ａが入力されると、リセット回路２Ｃから出力されるリセット信号３Ｃを、マスク回路５でマスクするようにマスク回路５を制御する制御信号６を生成し、マスク回路５に出力する。マスク回路５は、制御信号生成部４からの制御信号６により、リセット回路２Ｃから出力されるリセット信号３Ｃをマスクするように動作する。
【００２８】
このようにして本実施形態は、フィードバック信号（リセット回路２Ｃで生成されるリセット信号３Ｃ）がリセット回路２Ａに入力され、リセット回路２Ａが再度リセットされる不具合を防止し、回路全体でリセット信号が無限ループに陥ることを防止することができる。
【００２９】
また、電源ＯＮから一定時間を経過し、定常状態となると、制御信号生成部４は、リセット回路２Ｃで生成されるリセット信号３Ｃ（フィードバック信号）がマスク回路５を通過できるように、制御信号６によってマスク回路５を設定する。例えば、電源部１Ｂで異常が発生した場合には、リセット信号３Ｂが生成され、リセット回路２Ｃに入力される。リセット回路２Ｃはリセット信号３Ｂを入力することでリセットされ、リセット信号３Ｃを出力する。リセット回路１Ｃから出力されたリセット信号３Ｃ（フィードバック信号）は、マスク回路５を通過し、リセット回路２Ａに入力される。以降、同様な動作によってリセット回路２Ａ、２Ｂにリセット信号３Ｃ、３Ａがそれぞれ入力され、電子回路のリセット動作が行われる。
【００３０】
また、リセット回路２Ａからのリセット信号３Ａは制御信号生成部４にも出力されるため、制御信号生成部４は、リセット信号３Ａが入力されると、リセット回路２Ｃから出力されるリセット信号３Ｃを、マスク回路５でマスクするようにマスク回路５を制御する制御信号６を生成し、マスク回路５に出力する。マスク回路５は、制御信号生成部４からの制御信号６により、リセット回路２Ｃから出力されるリセット信号３Ｃをマスクするように動作する。
【００３１】
なお、上述した説明では、電源部１Ｂにて異常が発生した場合を例に説明しているが、他の電源部１Ａ，１Ｃにおいて異常が発生した場合も同様の動作を行うため説明を省略する。
【００３２】
ここで、図２を参照しながらリセット回路２Ａの動作をより詳細に説明する。なお、リセット回路２Ｂ，２Ｃの動作はリセット回路２Ａと同様であるため説明を省略する。また、図２の（ａ）には、電源部の出力する電圧レベルの変化が時間の経過と共に示され、図２の（ｂ）には、電源部１Ａを監視してリセット信号３Ａを出力するリセット回路２Ａの動作が示されている。
【００３３】
リセット回路２Ａは、電源部１Ａの出力する電圧値を検出している。図２の（ａ）に示されるように電源部１Ａのスイッチがオンされ（図２のＳ点）、電源部１Ａの出力する電圧のレベルが一定のしきい値を超えたことをリセット回路２Ａが検出すると（図２のＴ点）、検出した時点から一定時間後に信号を出力する（本実施形態では、図２（ｂ）に示されるように、リセット回路２Ａからローレベルの信号が出力されることで、リセット動作が行なわれる。すなわち、リセット回路２Ａの出力がハイレベルである場合には、他の回路は電源部１Ａが通常状態にあると認識する）（図２のＵ点）。
【００３４】
また、電源部１Ａの出力する電圧値を監視するリセット回路２Ａは、電源部１Ａの電圧が何らかの原因で降下し、しきい値よりも電圧が低くなったことを検出した場合（図２のＶ点）、信号の出力を停止し（リセット信号出力状態）、電源部１Ａの出力電圧に異常があったことを通知する。その後、電源部１Ａの出力電圧がしきい値以上となったことを検出すると、検出した時点から一定時間後（図２のＷ点）に信号を出力する（リセット信号停止状態）。
【００３５】
次に、図３、４に示されたシーケンスチャートを参照しながら本実施形態の動作手順を説明する。
【００３６】
まず、図３を参照しながら電源投入時の動作手順を説明する。
【００３７】
電源部１Ａが起動し、電源部１Ａの電圧レベルが所定のしきい値を超えると、リセット回路２Ａはこれを検出し、リセット回路２Ｂに対してリセット信号３Ａを出力する。この時、リセット信号３Ａは制御信号生成部４にも出力される。制御信号生成部４は、このリセット信号３Ａを受けて、リセット回路２Ｃから出力されるリセット信号３Ｃを、マスク回路５でマスクするようにマスク回路５を制御する制御信号６を生成し、マスク回路５に出力する。
【００３８】
電源部１Ａの起動から所定時間だけ遅れて電源部１Ｂも起動し、電源部１Ｂの電圧レベルが所定のしきい値を超えると、リセット回路２Ｂはこれを検出し、リセット回路２Ｃに対してリセット信号３Ｂを出力する。同様にして電源部１Ｃも電源部１Ｂの起動から所定時間遅れて起動し、電源部１Ｃの電圧レベルが所定のしきい値を超えると、リセット回路２Ｃはリセット信号３Ｃを出力する。
【００３９】
ここで、マスク回路５は、制御信号生成部４によってリセット信号３Ｃ（フィードバック信号）をマスクするように設定されているため、このリセット信号３Ｃがリセット回路２Ａに供給され、リセット回路２Ａによって再度リセット動作が行われることはない。
【００４０】
次に、図４に示されたシーケンスチャートを参照しながら定常状態において電源部１Ｂに異常が発生した場合の動作手順を説明する。
【００４１】
電源部１Ｂに異常が発生すると、この異常をリセット回路２Ｂにより検出し、電源部１Ｂから電源の供給を受ける回路をリセットすると共にリセット信号３Ｂをリセット回路２Ｃに出力する。
【００４２】
リセット回路２Ｃは、リセット回路２Ｂからのリセット信号３Ｂを入力すると、電源部１Ｃにより電源の供給を受ける回路をリセットすると共にリセット信号３Ｃをリセット回路２Ａに出力する。リセット回路２Ａも同様に回路のリセット処理を行うと共にリセット信号３Ａを制御信号生成部４とリセット回路２Ｂに出力する。
【００４３】
制御信号生成部４は、リセット信号３Ａを受けて、リセット回路２Ｃから出力されるリセット信号３Ｃを、マスク回路５でマスクするようにマスク回路５を制御する制御信号６を生成し、マスク回路５に出力する。
【００４４】
リセット回路２Ａからのリセット信号３Ａはリセット回路２Ｂに入力され、以下リセット回路２Ｂ、２Ｃは上述した手順で処理を行う。しかし、マスク回路５は、制御信号生成部４によってリセット信号３Ｃ（フィードバック信号）をマスクするように設定されているため、このリセット信号３Ｃがリセット回路２Ａに供給されることはない。これにより、回路全体でリセット信号が無限ループに陥ることを防止することができる。
【００４５】
（第２の実施形態）
次に、本発明に係る第２の実施形態について説明する。
【００４６】
図５に示されるように本実施形態は、リセット回路２Ａから出力されるリセット信号３Ａを帰還経路１３Ａにフィードバックさせると共に、下位のリセット回路２により出力され帰還経路１３Ｂに出力されたフィードバック信号１２Ｂに対してマスク処理を行うマスク回路１１Ｂが設けられている。同様にリセット回路２Ｂから出力されるリセット信号３Ｂを帰還経路１３Ｂにフィードバックさせると共に、下位のリセット回路２により出力され帰還経路１３Ｃに出力されたフィードバック信号１２Ｃに対してマスク処理を行うマスク回路１１Ｃが設けられている。また、帰還経路１３Ａのマスク回路１１Ｂとリセット回路２Ａとの間には、マスク回路１１Ａが設けられている。
【００４７】
図５に示されるようにマスク回路１１Ｂは、２入力２出力端を有している。マスク回路１１Ｂの第１の入力端は、リセット回路２Ａの出力端と接続されている。また、第２の入力端は、後述するマスク回路１１Ｃの第２の出力端に接続されている。また、マスク回路１１Ｂの第１の出力端は、リセット回路２Ｂの入力端に接続されている。また、第２の出力端は、マスク回路１１Ａの入力端に接続されている。図５に示されるようにマスク回路１１Ｂの第２の入力端には、制御信号１０Ｂに従って、マスク回路１１Ｃの第２の出力端から出力される信号の出力をマスク（停止）するバッファ１４Ｂが設けられている。また、マスク回路１１Ｂの第２の出力端には、前述したバッファ１４Ｂの出力と、第１の入力端により入力したリセット回路２Ａの出力（リセット信号３Ａ）とを入力とする論理積回路１５Ｂが設けられている。さらに、マスク回路１１Ｂの第１の出力端には、第２の出力端と同様にバッファ１４Ｂの出力と、リセット回路２Ａの出力とを入力とする論理積回路１６Ｂが設けられている。論理積回路１５Ｂを第１のゲート、論理積回路１６Ｂを第２のゲートと定義する。
【００４８】
論理積回路１５Ｂは、マスク回路１１Ｃによってリセット回路２Ｂのリセット信号３Ｂをフィードバックしたフィードバック信号１２Ｂ、またはリセット回路２Ｃにより出力され、マスク回路１１Ｃによってマスクされずに通過したフィードバック信号１２Ｂがバッファ１４Ｂに入力されると（帰還経路１３Ｂが低電位に遷移すると）、この信号を帰還経路１３Ａ側に出力する。また、制御信号１０Ｂによってマスク回路１１Ｂがマスクされた状態で、リセット回路２Ａからリセット信号３Ａが出力されると、このリセット信号３Ａを帰還経路１３Ａ側に出力する。なお、論理積回路１６Ｂについても同様な動作を行なうため詳細な説明は省略する。
【００４９】
また、図５に示されるようにマスク回路１１Ｃも、２入力２出力端を有している。マスク回路１１Ｃの第１の入力端は、リセット回路２Ｂの出力端と接続されている。また、第２の入力端は、リセット回路２Ｃの出力端に接続されている。また、マスク回路１１Ｂの第１の出力端は、リセット回路２Ｃの入力端に接続されている。また、第２の出力端は、帰還経路１３Ｂを介してマスク回路１１Ｂの第２の入力端に接続されている。図５に示されるようにマスク回路１１Ｃの第２の入力端には、制御信号１０Ｃに従って、リセット回路２Ｃの第２の出力端から出力されるリセット信号３Ｃの出力をマスク（停止）するバッファ１４Ｃが設けられている。また、マスク回路１１Ｃの第２の出力端には、前述したバッファ１４Ｃの出力と、第１の入力端により入力したリセット回路２Ｂの出力（リセット信号３Ｂ）とを入力とする論理積回路１５Ｃが設けられている。さらに、マスク回路１１Ｃの第１の出力端には、第２の出力端と同様にバッファ１４Ｃの出力と、リセット回路２Ｂの出力とを入力とする論理積回路１６Ｃが設けられている。
【００５０】
論理積回路１５Ｃは、リセット回路２Ｃからのリセット信号３Ｃがバッファ１４Ｃに入力されると（帰還経路１３Ｃが低電位に遷移すると）、この信号を帰還経路１３Ｂ側に出力する。また、制御信号１０Ｃによってマスク回路１１Ｃがマスクされた状態で、リセット回路２Ｂからリセット信号３Ｂが出力されると、このリセット信号３Ｂを帰還経路１３Ｂ側に出力する。なお、論理積回路１６Ｃについても同様な動作を行なうため詳細な説明は省略する。
【００５１】
上記構成を備える本実施形態は、省電力モード等によって複数の電源部１の中から任意の電源部１の電源を選択してＯＦＦにしても、この電源部１のリセット回路２からのリセット信号が上位のリセット回路２に通知され、回路全体がリセットされないようにしている。さらに、複数の電源部の中の任意の電源部の電源がＯＦＦされた状態であっても回路全体にわたるリセットが実現できることを特徴としている。
【００５２】
電源部１をＯＦＦにすることで、対応するリセット回路２からはリセット信号が出力されるが、このリセット回路２よりも上位に設けられたマスク回路１１を、制御信号１０によってマスク処理を行なうように設定することで、リセット信号が上位のリセット回路２に入力されることがない。
【００５３】
具体的には、電源部１Ｂの電源をＯＦＦにする場合、制御信号１０Ｂにより、マスク回路１１Ｂをマスク処理を行なうように設定することで、リセット回路２Ｂからリセット信号３Ｂが出力され、マスク回路１１Ｃによって帰還経路１３Ｂ上に出力されても、マスク回路１１Ｂによってこの信号をマススすることで上位の回路側にリセット信号が通知されることはない。
【００５４】
次に、電源部１Ｃの電源がＯＦＦされた状態で、電源部１Ｂの異常をリセット回路２Ｂが検出した場合の動作手順について図６、７を参照しながら説明する。なお、図６には、リセット回路２およびマスク回路１１の動作シーケンスが示され、図７には、図５に示される各部から出力される信号の出力状態が示されている。
【００５５】
まず、電源部１Ｃの電源をＯＦＦにするために制御信号１０Ｃによりマスク回路１１Ｃをマスク処理させる設定にする。電源部１Ｃの電源をＯＦＦにするとこのリセット回路２Ｃによりリセット信号３Ｃが出力される。しかしながら、マスク回路１１Ｃによってリセット信号３Ｃはマスクされるため、フィードバック信号が上位の回路に通知されることはない。
【００５６】
次に、電源部１Ｃの電源がＯＦＦされた状態で、電源部１Ｂの出力電圧に異常が発生すると、この異常をリセット回路２Ｂが検出し、リセット信号３Ｂを出力する（図７の（ｃ））。リセット回路２Ｂにより出力されたリセット信号３Ｂは、マスク回路１１Ｃの第１の入力端に入力され、リセット回路２Ｃに出力されると共に第２の出力端からフィードバック信号１２Ｂとして出力される。このフィードバック信号１２Ｂはマスク回路１１Ｂ、１１Ａを通過してリセット回路２Ａに入力される（図７の（ｄ）、（ｅ））。
【００５７】
リセット回路２Ａは、リセット回路２Ｂからのリセット信号３Ｂを入力すると、リセット信号３Ａを所定時間出力する（図７の（ｆ））。この段階で上位の回路は、制御信号１０Ｂによりマスク回路１１Ｂをマスク処理を行なうように設定する（図７の（ｇ））。従って、リセット回路２Ｂからはリセット信号３Ｂが出力されるが、このリセット信号３Ｂはマスク回路１１Ｂによってマスクされるため、帰還経路１３Ａにフィードバック信号１２Ａは出力されなくなる（図７の（ｈ））。よって、リセット回路２Ａからのリセット信号３Ａも出力されることはない（図７の（ｉ））。
【００５８】
このようにして本実施形態は、複数の電源部の中の任意の電源部の電源がＯＦＦされた状態であっても回路全体にわたるリセットを実現すると共にリセット信号が無限ループとなる不具合を防止することができる。
【００５９】
なお、本実施形態の電源投入時の動作は図３に示す第１の実施形態のシーケンスと同一であるため詳細な説明は省略する。すなわち、電源投入時には、リセット回路２Ａ、リセット回路２Ｂ、リセット回路２Ｃの順にリセット信号を出力するが、リセット回路２Ｃにより出力されるリセット信号３Ｃをマスク回路１１Ａでマスクすることにより、リセット回路２Ａ、２Ｂ、２Ｃが再度リセットされる不具合を防止している。
【００６０】
上述した実施形態は本発明の好適な実施の形態である。但し、これに限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変形実施可能である。例えば、上述した第１、および第２の実施形態では、制御信号生成部４、マスク回路５、マスク回路１１Ａ、マスク回路１１Ｂ、マスク回路１１Ｃをハードウェアで構成しているが、制御手段を設けてソフトウェア制御を行なうものであってもよい。
（第３の実施形態）
図８に、本発明の第３の実施形態として、第１又は第２の実施形態による電源装置（又はリセット装置）を備えた電子装置の一例である画像処理装置の構成を示す。
【００６１】
図８に示すように、コントローラ５０は、メモリバス５７上にプログラムＲＯＭ５３と、システムＲＡＭ５４と、バッファ５５とが配置され、バスブリッジ回路５６によるメモリバス５７のコントロール機能により制御プログラム（以下、プログラムという）を実行するＣＰＵ５２と、プログラムＲＯＭ５３、システムＲＡＭ５４とが結ばれる。また、バスブリッジ回路５６は、外部の装置とのインターフェースとなるユーザインターフェースコントローラ５９、ホストインターフェースコントローラ６１、ビデオインターフェースコントローラ６２と、電力供給、クロック供給を制御するパワーコントローラ６０とが接続されたＩ／Ｏバス５８に接続され、ＣＰＵ５２と外部装置との間のデータの送受信を制御している。
【００６２】
また、Ｉ／Ｏバス５８に接続されたビデオインターフェースコントローラ６２は、印刷エンジン６６を制御するエンジン制御ユニット６５と、スキャナ６８を制御するスキャナ制御ユニット６７とに接続されている。ビデオインターフェースコントローラ６２は、エンジン制御ユニット６５を介して印刷エンジン６６へ画像データを出力する機能、スキャナ制御ユニット６７を介してスキャナ６８から読み取った画像データを入力する機能を有している。
【００６３】
このような構成の情報処理装置の上記電子回路に、図１や図５の電源装置が電源を供給するとともに、リセット回路が生成したリセット信号を供給する。図１や図５と図８との間には、電源線やリセット信号を伝送する信号線が設けられているが、これらの図示を省略してある。図５において、例えば、リセット回路２Ａを備えた電源部１Ａは、コントローラ５０内の電子回路に電源を供給するとともに、これらをリセットする。また、リセット回路２Ｂを備えた電源部１Ｂは、エンジン制御ユニット６５やスキャナ制御ユニット６７に電源を供給するとともに、これらをリセットする。更に、リセット回路２Ｃを備えた電源部１Ｃは、印刷エンジン６６やスキャナ６８に電源を供給するとともに、これらをリセットする。
【００６４】
この結果、全ての電子回路をリセットすることができるとともに、電源部単位に電子回路をリセットすることができる。
【００６５】
【発明の効果】
以上説明したように本発明によれば、複数の電源部の何れかで障害が発生しても回路全体をリセットすることができるリセット装置及びリセット方法並びに電源回路及び情報処理装置を提供することができる。
【図面の簡単な説明】
【図１】本発明に係る第１の実施形態の構成を示すブロック図である。
【図２】電源部１の出力電圧と、リセット回路２から出力されるリセット信号との関係を示す図である。
【図３】電源投入時のリセット回路２の動作手順を示すシーケンスチャートである。
【図４】電源部１Ｂに異常が発生した際のリセット回路２の動作手順を示すシーケンスチャートである。
【図５】本発明に係る第２の実施形態の構成を示すブロック図である。
【図６】電源部１Ｃの電源供給を停止し、電源部１Ｂに異常が発生した際のリセット回路２の動作手順を示すシーケンスチャートである。
【図７】電源部１Ｃの電源供給を停止し、電源部１Ｂに異常が発生した際の信号の出力状態を示す図である。
【図８】本発明の一実施形態による電子回路の一例である情報処理装置の構成を示す図である。
【符号の説明】
１  電源部                            ２Ａ、２Ｂ、２Ｃ  リセット回路
３Ａ、３Ｂ、３Ｃ  リセット信号        ４  制御信号生成部
５  マスク回路                        ６  制御信号
１０Ａ、１０Ｂ、１０Ｃ  制御信号      １１Ａ、１１Ｂ、１１Ｃ  マスク回路
１２Ａ、１２Ｂ、１２Ｃ  フィードバック信号
１３Ａ、１３Ｂ、１３Ｃ  帰還経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
2005004546.tif 000008
【図７】
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【図８】
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