(57)【要約】【課題】フリップフロップを提供する。【解決手段】本発明のフリップフロップは、クロック信号が活性化レベルに遷移した後、所定の時間の間データ信号を第１ノードに伝達するトランスミッションゲートと、前記第１ノードおよび第２ノードの間に連結され、前記データ信号を受け入れて反転したデータ信号を出力するインバータと、前記クロック信号に応答して前記第１ノードのデータ信号および前記第２ノードの反転したデータ信号を第３および第４ノードに各々伝達するトランジスタと、前記第３および第４ノードのデータ信号を貯蔵するためのラッチとを含む。第１ノードに伝達されたデータ信号はクロック信号ＣＬＫがローレベルからハイレベルに遷移する時、トランジスタを通じて出力ノードに伝達される。したがって、フリップフロップの動作速度が向上する。【選択図】図４Ａ
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【特許請求の範囲】
【請求項１】
クロック信号が活性化レベルに遷移した後、所定の時間の間データ信号を第１ノードに伝達する第１スイッチング回路と、
前記第１ノードおよび第２ノードの間に連結され、前記データ信号を受け入れて反転したデータ信号を出力するインバータと、
前記クロック信号に応答して前記第１ノードのデータ信号および前記第２ノードの反転したデータ信号を第３および第４ノードに各々伝達する第２スイッチング回路と、
前記第３および第４ノードのデータ信号を貯蔵するためのラッチとを含むことを特徴とするフリップフロップ。
【請求項２】
前記第１スイッチング回路は、
前記クロック信号を所定の時間の間遅延させた後、反転させて出力する反転遅延器と、
反転遅延器からの出力信号を反転させるインバータと、
前記反転遅延器および前記インバータからの出力信号に応答して前記データ信号を前記第１ノードに伝達するトランスミッションゲートとを含むことを特徴とする請求項１に記載のフリップフロップ。
【請求項３】
前記第２スイッチング回路は、
前記第１ノードと前記第３ノードとの間に連結され、前記クロック信号に応答して前記第１ノードのデータ信号を前記第３ノードに伝達する第１スイッチと、
前記第２ノードと前記第４ノードとの間に連結され、前記クロック信号に応答して前記第２ノードの反転したデータ信号を前記４ノードに伝達する第２スイッチとを含む特徴とする請求項１に記載のフリップフロップ。
【請求項４】
前記第１スイッチは、
前記第１ノードと連結されたドレイン、前記第３ノードと連結されたソースおよび前記クロック信号と連結されたゲートを有するＮＭＯＳトランジスタであることを特徴とする請求項３に記載のフリップフロップ。
【請求項５】
前記第２スイッチは、
前記第２ノードと連結されたドレイン、前記第４ノードと連結されたソースおよび前記クロック信号と連結されたゲートを有するＮＭＯＳトランジスタであることを特徴とする請求項３に記載のフリップフロップ。
【請求項６】
前記ラッチは前記第３と第４ノードとの間に交差結合した二つのインバータを含むことを特徴とする請求項１に記載のフリップフロップ。
【請求項７】
クロック信号が活性化レベルに遷移した後、所定の時間の間データ信号を第１ノードに伝達するスイッチング回路と、
前記第１ノードおよび第２ノードの間に連結され、前記データ信号を受け入れて反転したデータ信号を出力するインバータと、
前記クロック信号に応答して前記第１ノードのデータ信号を第３ノードに伝達する第１スイッチと、
前記クロック信号に応答して前記第２ノードの反転したデータ信号を第４ノードに伝達する第２スイッチと、
前記第３および第４ノードのデータ信号を貯蔵するためのラッチとを含むことを特徴とするフリップフロップ。
【請求項８】
前記スイッチング回路は、
前記クロック信号を所定の時間の間遅延させた後、反転させて出力する反転遅延器と、
反転遅延器からの出力信号を反転させるインバータと、
前記反転遅延器および前記インバータからの出力信号に応答して前記データ信号を前記第１ノードに伝達するトランスミッションゲートとを含むことを特徴とする請求項１に記載のフリップフロップ。
【請求項９】
前記ラッチは前記第３と第４ノードとの間に交差結合した二つのインバータを含むことを特徴とする請求項７に記載のフリップフロップ。
【請求項１０】
クロック信号が活性化レベルに遷移した後、所定の時間の間データ信号を第１ノードに伝達するスイッチング回路と、
前記第１ノードおよび第２ノードの間に連結され、前記データ信号を受け入れて反転したデータ信号を出力するインバータと、
前記第１ノードと第３ノードとの間に形成された電流通路および前記クロック信号と連結されたゲートを有する第１トランジスタと、
前記第２ノードと第４ノードとの間に形成された電流通路および前記クロック信号と連結されたゲートを有する第２トランジスタと、
前記第３および第４ノードのデータ信号を貯蔵するためのラッチとを含むことを特徴とするフリップフロップ。
【請求項１１】
前記第１および第２トランジスタは各々ＮＭＯＳトランジスタであることを特徴とする請求項１０に記載のフリップフロップ。
【請求項１２】
前記スイッチング回路は、
前記クロック信号を所定の時間の間遅延させた後、反転させて出力する反転遅延器と、
反転遅延器からの出力信号を反転させるインバータと、
前記反転遅延器および前記インバータからの出力信号に応答して前記データ信号を前記第１ノードに伝達するトランスミッションゲートとを含むことを特徴とする請求項１０に記載のフリップフロップ。
【請求項１３】
前記ラッチは前記第３と第４ノードとの間に交差結合した二つのインバータを含むことを特徴とする請求項１０に記載のフリップフロップ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフリップフロップに関するものである。
【背景技術】
【０００２】
データフリップフロップ(以下、Ｄフリップフロップ)は各クロック周期の特定ポイントでデータ入力を判読するように構成されている。Ｄフリップフロップの出力では、次のデータ値が判読されるまでデータ入力上の順次変化、またはノイズと関係なしに判読される値が提供される。データの入力はデータフリップフロップで判読される間安定化されていなければならず、そうではなければ、判読値は確定されることができない。データの入力の判読値が瞬間的に発生するので、データの入力の変化に対してＤフリップフロップの感度は最小化されることが理想的である。また、瞬間的な判読は毎クロック周期内の同一のポイントで正確に発生することが理想的である。
【０００３】
Ｄフリップフロップの性能はそれの周期遅延(ｃｙｃｌｅ  ｄｅｌａｙ)、または順次オーバーヘッド(ｓｅｑｕｅｎｃｉｎｇ  ｏｖｅｒｈｅａｄ)およびそれの電力消耗を考慮して決められる。ここで、順次オーバーヘッドはデバイスでデータを判読し、このデータの入力に対応する安定した出力を発生するのに必要な最小の時間として定義される。これはデバイスの出力にデータの入力を伝達するのに必要な時間と信頼し得るデータ値の判読を保障するようにデータの入力に課せられた任意の設定要件を含む。このような順次オーバーヘッドは逆にはＤフリップフロップの直列ストリングを信頼性あるように動作可能にする最大速度に対応する。
【０００４】
Ｄフリップフロップの電力消耗は通常のＤフリッププロップ内の要素の状態を変化するのに必要な電力に従い、それによって、通常のＤフリップフロップが判読するデータ値のパターンに従うようになる。一般的に、Ｄフリップフロップの電力消耗はＤフリップフロップに対して取られるランダムデータ入力パターンに基づいて推定される。
【０００５】
図１および図２は従来の技術によるＤフリップフロップを各々示している。図１は動作速度が向上した従来のフリップフロップの他の例として、特許文献１に開示されたフリップフロップを示しており、図２は特許文献２に開示されたＤフリップフロップを示している。
【０００６】
図１を参照すれば、フリップフロップ２００は反転遅延器２１０と、トランスミッションゲート２２０、２３０と、ラッチ２４０と、インバータ２５１〜２５４とを含む。反転遅延器２１０は直列に連結されたインバータ２１１、２１２、２１３を含み、クロック信号ＣＬＫを反転および遅延させて出力する。インバータ２５２は反転遅延器２１０の出力を反転させ、インバータ２５３はクロック信号ＣＬＫを反転させる。トランスミッションゲート２２０はＮＭＯＳトランジスタ２２１とＰＭＯＳトランジスタ２２２で構成され、反転遅延器２１０およびインバータ２５２から出力される信号に応答してデータ信号Ｄを出力として伝達する。トランスミッションゲート２３０はＮＭＯＳトランジスタ２３１とＰＭＯＳトランジスタ２３２で構成され、クロック信号ＣＬＫおよびインバータ２５３の出力信号に応答してトランスミッションゲート２２０からの信号を出力として伝達する。ラッチ２４０は交差結合したインバータ２４１、２４２を含み、トランスミッションゲート２３０の出力を貯蔵する。特別に、トランスミッションゲート２２０がデータ信号Ｄを伝達する時に発生するであろう損失を防止するために、トランスミッションゲート２２０を構成するトランジスタ２２１、２２２の出力端は分離されて、トランスミッションゲート２３０のトランジスタ２３１、２３２と各々連結される。
【０００７】
このような構成を有するフリップフロップ２００は、クロック信号ＣＬＫがローレベルの間、データ信号Ｄをトランスミッションゲート２３０まで伝達し、クロック信号ＣＬＫがハイレベルに遷移する時、トランスミッションゲート２３０によって伝達されたデータ信号をトランスミッションゲート２３０とインバータ２５４とを通じて出力信号Ｑとして出力する。
【０００８】
動作速度の向上のために、フリップフロップ２００はトランスミッションゲート２３０が遅延されないクロック信号ＣＬＫによって動作するように構成されるが、データの信号Ｄが出力信号Ｑに出力されるまで４個の素子２５１、２２０、２３０、２５４を通すので、遅延時間は依然として長い。また、トランスミッションゲート２３０がインバータ２５３から出力される信号によって駆動されるので、スキューによる遅延がさらに発生する。
【０００９】
図２を参照すれば、フリップフロップ３００は反転遅延器３１０、ラッチ３２０、トランジスタ３３１〜３３６およびインバータ３４１〜３４３を含む。反転遅延器３１０は直列に連結されたインバータ３１１〜３１３を含み、クロック信号ＣＬＫを反転および遅延させる。トランジスタ３３１〜３３３は差動ノード３０１と接地電圧との間に直列に順次に連結される。トランジスタ３３４〜３３６は差動ノード３０２と接地電圧との間に直列に順次に連結される。トランジスタ３３１、３３４のゲートはクロック信号ＣＬＫと連結される。トランジスタ３３２、３３５のゲートは反転遅延器３１０の出力と連結される。トランジスタ３３３のゲートはデータ信号Ｄと連結され、トランジスタ３３４のゲートはインバータ３４１によって反転したデータ信号と連結される。差動ノード３０１の信号はインバータ３４３によって反転して出力信号Ｑとして出力される。ラッチ３２０は差動ノード３０１、３０２の間に交差連結されたインバータ３２１、３２２を含んで、新しいデータ信号が入力されるまで差動ノード３０１、３０２の値を維持する。
【００１０】
上述のような構成を有するフリップフロップ３００で、クロック信号ＣＬＫがローレベルからハイレベルに遷移する時、データ信号Ｄが出力信号Ｑに出力されるためには二段の遅延が発生する。遅延時間は、データ信号Ｄがトランジスタ３３１を通じてノード３０１に伝達される時間とインバータ３２２を通じてノード３０２に伝達される時間を加えた時間である。しかし、ノード３０１と接地電圧との間に３段のＮＭＯＳトランジスタ３３１〜３３３が直列に連結され、ノード３０２と接地電圧との間に３段のＮＭＯＳトランジスタ３３４〜３３６が直列に連結されていて、ノード３０１、３０２を駆動する能力が低下する。すなわち、ノード３０１、３０２の電荷をディスチャージするのにかかる時間が長い。
【特許文献１】米国特許第６，５０９，７７２号
【特許文献２】米国特許第６，４３３，６０１号
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の目的は、高速で動作するフリップフロップを提供するのにある。
【００１２】
本発明の他の目的は電力消耗が少ないフリップフロップを提供するのにある。
【課題を解決するための手段】
【００１３】
上述のような目的を達成するための本発明の一特徴によれば、フリップフロップは、 クロック信号が活性化レベルに遷移した後、所定の時間の間データ信号を第１ノードに伝達する第１スイッチング回路と、前記第１ノードおよび第２ノードの間に連結され、前記データ信号を受け入れて反転したデータ信号を出力するインバータと、前記クロック信号に応答して前記第１ノードのデータ信号および前記第２ノードの反転したデータ信号を第３および第４ノードに各々伝達する第２スイッチング回路と、前記第３および第４ノードのデータ信号を貯蔵するためのラッチとを含む。
【００１４】
望ましい実施の形態において、前記第１スイッチング回路は、前記クロック信号を所定の時間の間遅延させた後、反転させて出力する反転遅延器と、反転遅延器からの出力信号を反転させるインバータと、前記反転遅延器および前記インバータからの出力信号に応答して前記データ信号を前記第１ノードに伝達するトランスミッションゲートとを含む。
【００１５】
望ましい実施の形態において、前記第２スイッチング回路は、前記第１ノードと前記第３ノードとの間に連結され、前記クロック信号に応答して前記第１ノードのデータ信号を前記第３ノードに伝達する第１スイッチ、および前記第２ノードと前記第４ノードとの間に連結され、前記クロック信号に応答して前記第２ノードの反転したデータ信号を前記第４出力ノードに伝達する第２スイッチとを含む。
【００１６】
この実施の形態において、前記第１スイッチは、前記第１ノードと連結されたドレイン、前記第３ノードと連結されたソース、および前記クロック信号と連結されたゲートを有するＮＭＯＳトランジスタである。前記第２スイッチは、前記第２ノードと連結されたドレイン、前記第４ノードと連結されたソースおよび前記クロック信号と連結されたゲートを有するＮＭＯＳトランジスタである。
【００１７】
望ましい実施の形態において、前記ラッチは前記第３ノードと第４ノードとの間に交差結合した二つのインバータを含む。
【００１８】
本発明の他の特徴によれば、フリップフロップは、クロック信号が活性化レベルに遷移した後、所定の時間の間データ信号を第１ノードに伝達するスイッチング回路と、前記第１ノードおよび第２ノードの間に連結され、前記データ信号を受け入れて反転したデータ信号を出力するインバータと、前記クロック信号に応答して前記第１ノードのデータ信号を第３ノードに伝達する第１スイッチと、前記クロック信号に応答して前記第２ノードの反転したデータ信号を第４ノードに伝達する第２スイッチと、前記第３および第４ノードのデータ信号を貯蔵するためのラッチとを含む。
【００１９】
この実施の形態において、前記スイッチング回路は、前記クロック信号を所定の時間の間遅延させた後、反転させて出力する反転遅延器と、反転遅延器からの出力信号を反転させるインバータと、前記反転遅延器および前記インバータからの出力信号に応答して前記データ信号を前記第１ノードに伝達するトランスミッションゲートとを含む。前記ラッチは前記第３ノードと第４ノードとの間に交差結合した二つのインバータとを含む。
【００２０】
本発明のまた他の特徴によれば、フリップフロップは、クロック信号が活性化レベルに遷移した後、所定の時間の間データ信号を第１ノードに伝達するスイッチング回路と、前記第１ノードおよび第２ノードの間に連結され、前記データ信号を受け入れて反転したデータ信号を出力するインバータと、前記第１ノードと第３ノードとの間に形成された電流通路および前記クロック信号と連結されたゲートを有する第１トランジスタと、前記第２ノードと第４ノードとの間に形成された電流通路および前記クロック信号と連結されたゲートを有する第２トランジスタと、前記第３第４ノードのデータ信号を貯蔵するためのラッチとを含む。
【００２１】
望ましい実施の形態において、前記第１および第２トランジスタは各々ＮＭＯＳトランジスタである。前記スイッチング回路は、前記クロック信号を所定の時間の間遅延させた後、反転させて出力する反転遅延器と、反転遅延器からの出力信号を反転させるインバータと、前記反転遅延器および前記インバータからの出力信号に応答して前記データ信号を前記第１ノードに伝達するトランスミッションゲートとを含む。前記ラッチは前記第３ノードと第４ノードとの間に交差結合した二つのインバータとを含む。
【発明の効果】
【００２２】
本発明によると、動作速度が向上し、電力消耗が減少したフリップフロップが実現される。
【発明を実施するための最良の形態】
【００２３】
以下、本発明の望ましい実施の形態を添付の図面を参照して詳細に説明する。
【００２４】
本発明のフリップフロップは、クロック信号が活性化レベルに遷移した後、所定の時間の間データ信号を第１ノードに伝達するトランスミッションゲートと、前記第１ノードおよび第２ノードの間に連結され、前記データ信号を受け入れて反転したデータ信号を出力するインバータと、前記クロック信号に応答して前記第１ノードのデータ信号および前記第２ノードの反転したデータ信号を第３および第４ノードに各々伝達するトランジスタと、前記第３および第４ノードのデータ信号を貯蔵するためのラッチとを含む。第１ノードに伝達されたデータ信号はクロック信号ＣＬＫがローレベルからハイレベルに遷移する時、トランジスタを通じて出力ノードに伝達される。したがって、フリップフロップの動作速度が向上する。
【００２５】
図３は本発明の望ましい実施の形態によるＤフリップフロップを示している。図３を参照すれば、Ｄフリップフロップ４００は、反転遅延器４１０と、トランスミッションゲート４２０およびインバータ４４１、４４２で構成されたスイッチング回路と、ノード４０１、４０２の間に連結されたインバータ４４３と、ノード４０１のデータ信号を出力ノード４０３に伝達するスイッチ４５１と、ノード４０２のデータ信号を出力ノード４０４に伝達するスイッチ４５２と、ラッチ４３０と、インバータ４４４、４４５とを含む。
【００２６】
インバータ４４１はデータ信号Ｄを受け入れ、反転したデータ信号を出力する。反転遅延器４１０は直列に連結されたインバータ４１１〜４１３を含む。反転遅延器４１０はクロック信号ＣＬＫを受け入れて反転および所定の時間遅延させて出力する。インバータ４４２は反転遅延器４１０の出力端と連結される。トランスミッションゲート４２０はＮＭＯＳトランジスタ４２１とＰＭＯＳトランジスタ４２２とを含む。トランジスタ４２１、４２２の電流通路はインバータ４４１の出力端とノード４０１との間に各々形成される。トランジスタ４２１のゲートは反転遅延器４１０の出力端と連結され、トランジスタ４２２のゲートはインバータ４２２の出力端と連結される。したがって、トランスミッションゲート４２０はクロック信号がローレベルである間データ信号Ｄをノード４０１に伝達する。
【００２７】
トランスミッションゲート４２０は、クロック信号ＣＬＫが非活性化レベルであるローレベルから活性化レベルであるハイレベルに遷移した後、反転遅延器４１０の遅延時間の間インバータ４４１を通じて入力されたデータ信号Ｄをノード４０１に保持する。
【００２８】
インバータ４４３はノード４０１、４０２の間に連結される。スイッチ４５１、４５２は各々ＮＭＯＳトランジスタで構成される。ＮＭＯＳトランジスタ４５１はノード４０１と出力ノード４０３との間に連結され、クロック信号ＣＬＫによって制御される。ＮＭＯＳトランジスタ４５２はノード４０２と出力ノード４０４との間に連結され、クロック信号ＣＬＫによって制御される。ＮＭＯＳトランジスタ４５１、４５２はクロック信号ＣＬＫがハイレベルで活性化されれば、ノード４０１、４０２の信号を出力ノード４０３、４０４に各々伝達する。
【００２９】
ラッチ４３０は出力ノード４０３、４０４の間に交差結合したインバータ４３１、４３２を含み、出力ノード４０３、４０４の信号を貯蔵する。インバータ４４４、４４５は出力ノード４０３、４０４の信号を各々反転させて出力する。
【００３０】
上述のような構成を有する本発明のフリップフロップ４００は次のように動作する。まず、クロック信号ＣＬＫがローレベルである間データ信号Ｄはインバータとトランスミッションゲート４０２を通じてノード４０１に伝達される。この時、トランジスタ４５１、４５２がターンオフ状態であるので、ノード４０１の信号は出力ノード４０３、４０４に伝達されない。
【００３１】
クロック信号ＣＬＫがローレベルからハイレベルに遷移すれば、トランジスタ４５１、４５２がターンオンされて、ノード４０１のデータ信号が出力ノード４０３、４０４に各々伝達される。したがって、出力ノード４０３を通じてデータ出力信号Ｑが出力され、出力ノード４０４を通じて反転したデータ出力信号Ｑｎが出力される。
【００３２】
一方、クロック信号ＣＬＫがローレベルからハイレベルに遷移しても、反転遅延器４１０の遅延器の遅延時間の間にインバータ４４１を通じて入力されたデータ信号Ｄはノード４０１に続いて維持される。クロック信号ＣＬＫがローレベルからハイレベルに遷移した後、反転遅延器４１０の遅延時間が経過すれば、トランスミッションゲート４２０はオフされてデータ信号Ｄがノード４０１に伝達されない。したがって、出力ノード４０３、４０４に出力されるデータ出力信号Ｑ、Ｑｎはラッチ４３０によって維持される。
【００３３】
本発明のフリップフロップ４００はただ一つのスイッチすなわち、トランスミッションゲート４２０を利用してデータ信号Ｄをノード４０１に貯蔵する。ノード４０１に貯蔵されたデータ信号はクロック信号ＣＬＫがハイレベルで活性化される時、一つのスイッチすなわち、ＮＭＯＳトランジスタ４５１を通じてデータ出力信号Ｑとして出力される。また、インバータ４４３によって反転したデータ信号はクロック信号ＣＬＫがハイレベルで活性化される時、ただ一つのスイッチすなわち、ＮＭＯＳトランジスタ４５２を通じて反転したデータ出力信号Ｑｎとして出力される。したがって、クロック信号ＣＬＫがローレベルからハイレベルに遷移する時、データ出力信号Ｑの出力遅延時間はＮＭＯＳトランジスタ４５１とインバータ４４４による遅延時間である。
【００３４】
図４Ａ乃至図４Ｃは図１および図２に示した従来の技術と図３に示した本発明の動作速度、電力消耗および動作速度と電力消耗の積を各々比べて示している。同一な評価条件を提供するために、各フリップフロップに使用されるトランジスタのサイズは同一であり、評価結果を得るために出力ノードのロードキャパシタンスを変更させた。
【００３５】
図４Ａに示したように、本発明のフリップフロップ４００の動作速度（遅延速度）は従来のフリップフロップ２００、３００に比べて速い。図４Ｂを参照すれば、電力消耗の側面で、本発明のフリップフロップ４００の電力消耗は図１および図２に示したフリップフロップ２００、３００のそれに比べて少ない。また、図４Ｃに示した動作速度と電力消耗の積に対する比較結果を見れば、本発明のフリップフロップ４００は図１および図２のフリップフロップ２００、３００に比べて小さい。
【００３６】
例示的な望ましい実施の形態を利用して本発明を説明したが、本発明の範囲は開示された実施の形態に限定されないことはよく理解されるであろう。したがって、請求範囲はそのような変形例およびその類似の構成の全部を含むことで、可能であれば、幅広く解釈されなければならない。
【図面の簡単な説明】
【００３７】
【図１】動作速度が向上した従来のフリップフロップを示す図面である。
【図２】動作速度が向上した従来の他のフリップフロップを示す図面である。
【図３】本発明の望ましい実施の形態によるＤフリップフロップを示す図面である。
【図４Ａ】図１および図２の従来の技術と図３の本発明の動作速度、電力消耗、および動作速度と電力消耗との倍を比べて示している。
【図４Ｂ】図１および図２の従来の技術と図３の本発明の動作速度、電力消耗、および動作速度と電力消耗との積を比べて示している。
【図４Ｃ】図１および図２の従来の技術と図３の本発明の動作速度、電力消耗、および動作速度と電力消耗との積を比べて示している。
【図１】
2005124156.tif 000003
【図２】
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【図３】
2005124156.tif 000005
【図４Ａ】
2005124156.tif 000006
【図４Ｂ】
2005124156.tif 000007
【図４Ｃ】
2005124156.tif 000008