(57)【要約】 【課題】プラズマディスプレイパネルに印加する駆動パルスのパルス幅を短くしても良好な画像表示を行うことが出来るプラズマディスプレイパネルの駆動方法を提供する。【解決手段】単位表示期間を複数の分割表示期間に分割し、単位表示期間内には、表示ライン各々の内の一部の表示ライン群に属する放電セルの各々を画素データに応じて選択放電を生起させる第１画素データ書込行程と、全ての放電セルに対して維持放電を生起させる第１発光維持行程と、表示ライン各々の内の他部の表示ライン群に属する放電セルの各々を画素データに応じて選択放電を生起させる第２画素データ書込行程と、全ての前記放電セルに対して維持放電を生起させる第２発光維持行程と、を順次実行する分割表示期間が含まれる。【選択図】  図９
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【特許請求の範囲】
【請求項１】
複数の表示ライン各々に対応した行電極と前記行電極に交叉して配列された列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、
入力映像信号の単位表示期間を複数の分割表示期間に分割し、前記単位表示期間内には、前記表示ライン各々の内の一部の表示ライン群に属する前記放電セルの各々を前記入力映像信号に対応した画素データに応じて非発光セル又は発光セルのいずれか一方に設定すべき選択放電を生起させる第１画素データ書込行程と、全ての前記放電セルに対して前記発光セルのみを発光させるべき維持放電を生起させる第１発光維持行程と、前記表示ライン各々の内の他部の表示ライン群に属する前記放電セルの各々を前記画素データに応じて前記非発光セル又は前記発光セルのいずれか一方に設定すべき選択放電を生起させる第２画素データ書込行程と、全ての前記放電セルに対して前記発光セルのみを発光させるべき維持放電を生起させる第２発光維持行程と、を順次実行する分割表示期間が含まれることを特徴とするプラズマディスプレイパネルの駆動方法。
【請求項２】
前記単位表示期間内における先頭の分割表示期間では前記第１画素データ書込行程に先だって、全ての前記放電セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期設定するリセット放電を生起させるリセット行程を実行することを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項３】
前記単位表示期間内における先頭の前記分割表示期間においてのみで前記第１画素データ書込行程に先だって、全ての前記放電セルを前記発光セル又は前記非発光セルのいずれか一方の状態に初期設定するリセット放電を生起させるリセット行程を実行し、前記単位表示期間内のいずれか１の前記分割表示期間での前記第１画素データ書込行程及び前記第２画素データ書込行程においてのみで前記放電セルの前記初期設定の状態を変更すべき前記選択放電を生起せしめることを特徴とする請求項１記載のプラズマディスプレイパネルの駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、プラズマディスプレイパネルの駆動方法に関する。
【背景技術】
【０００２】
近年、表示装置の大画面化にともなって薄型のものが要求され、各種の薄型表示デバイスが実用化されている。交流放電型のプラズマディスプレイパネルは、この薄型表示デバイスの１つとして着目されている。図１は、かかるプラズマディスプレイパネルと、これを駆動する駆動装置とからなるプラズマディスプレイ装置の概略構成を示す図である。
【０００３】
図１において、プラズマディスプレイパネルとしてのＰＤＰ１０は、データ電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えている。尚、行電極は、Ｘ及びＹの一対にてＰＤＰにおける１行分に対応した行電極を形成している。これら列電極Ｄと、行電極Ｘ及びＹは、放電空間を挟んで互いに対向して配置された２つのガラス基板各々に形成されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００４】
この際、各放電セルは、放電現象を利用して発光を行うものである為、"発光"及び"非発光"の２つの状態しかもたない。つまり、最低輝度(非発光状態)と、最高輝度(発光状態)の２階調分の輝度しか表現出来ないのである。そこで、駆動装置１００は、このようなＰＤＰ１０に対して、入力された映像信号に対応した中間調の輝度表示を実現させるべく、サブフィールド法を用いた階調駆動を実施する。
【０００５】
サブフィールド法では、入力された映像信号を各画素毎に対応した例えば４ビットの画素データに変換し、この４ビットのビット桁各々に対応させて１フィールドを図２に示されるが如く４個のサブフィールドＳＦ１〜ＳＦ４に分割する。図３は、１サブフィールド内において、駆動装置１００が上記ＰＤＰ１０の行電極対及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。
【０００６】
図３に示されるように、先ず、駆動装置１００は、正極性のリセットパルスＲＰXを行電極Ｘ1〜Ｘn、負極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙnに印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０の全ての放電セルがリセット放電さ
れ、各放電セル内には一様に所定量の壁電荷が形成される。その直後に、駆動装置１００は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加する。これにより、全ての放電セルには消去放電が生起され、上記壁電荷が消滅する(一斉リセット行程Ｒｃ)。すなわち、かかる一斉リセット行程Ｒｃによれば、ＰＤＰ１０における全ての放電セルは、"非発光セル"の状態に初期化されるのである。
【０００７】
次に、駆動装置１００は、入力された映像信号に対応した１行分毎の画素データパルス群ＤＰ1〜ＤＰnを順次、列電極Ｄ1-mに印加して行くと共に、各画素データパルス群ＤＰの印加タイミングにて走査パルスＳＰを発生し、これを行電極Ｙ1〜Ｙnへと順次印加して行く(画素データ書込行程Ｗc)。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電（選択書込放電）が生じて壁電荷が形成される。これにより、上記一斉リセット行程Ｒｃにおいて"非発光セル"の状態に初期化された放電セルは、"発光セル"に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された"行"及び"列"に交叉して形成されている放電セルには上記選択書込放電は生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり"非発光セル"の状態が保持される。
【０００８】
次に、駆動装置１００は、図３に示されるように、維持パルスＩＰXを繰り返し行電極Ｘ1〜Ｘnに印加すると共に、かかる維持パルスＩＰXとはそのタイミングをずらして維持パルスＩＰYを繰り返し行電極Ｙ1〜Ｙnに印加する(発光維持行程Ｉｃ)。尚、１サブフィールド内において維持パルスＩＰX及びＩＰYが印加される回数は、図２に示されるが如く、各サブフィールドの重み付けに応じて設定されている。ここで、壁電荷が存在している放電セル、すなわち"発光セル"のみが、これら維持パルスＩＰX及びＩＰYが印加される度に維持放電する。つまり、上記画素データ書込行程Ｗｃにおいて"発光セル"に設定された放電セルのみが、図２に示されているが如き、サブフィールドの重み付けに対応した回数分だけ維持放電に伴う発光を繰り返し、その発光状態を維持するのである。
【０００９】
駆動装置１００は、以上の如き動作を各サブフィールド毎に実施する。この際、各サブフィールドで生起された上記維持放電の回数の合計(１フィールドでの)により、映像信号に対応した中間調の輝度が表現されるのである。尚、上記サブフィールド法によって表現出来る輝度の階調数は、分割されたサブフィールドの数が多いほど多くなる。ところが、１フィールドの表示期間は予め定められているので、サブフィールドの数を多くする為には、図３に示されるが如き各種駆動パルスのパルス幅を短くする必要がある。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
しかしながら、駆動パルスのパルス幅を短くすると誤放電が生じるようになり、結果として良好な表示品質が得られなくなるという問題が生じた。
【００１１】
本発明は、かかる問題を解決すべく為されたものであり、プラズマディスプレイパネルに印加する駆動パルスのパルス幅を短くしても良好な画像表示を行うことが出来るプラズマディスプレイパネルの駆動方法を提供することを目的とする。
【課題を解決するための手段】
【００１２】
本発明によるプラズマディスプレイパネルの駆動方法は、複数の表示ライン各々に対応した行電極と前記行電極に交叉して配列された列電極との各交点にて１画素に対応した放電セルを形成しているプラズマディスプレイパネルの駆動方法であって、入力映像信号の単位表示期間を複数の分割表示期間に分割し、単位表示期間内には、表示ライン各々の内の一部の表示ライン群に属する放電セルの各々を入力映像信号に対応した画素データに応じて非発光セル又は発光セルのいずれか一方に設定すべき選択放電を生起させる第１画素データ書込行程と、全ての放電セルに対して発光セルのみを発光させるべき維持放電を生起させる第１発光維持行程と、表示ライン各々の内の他部の表示ライン群に属する放電セルの各々を画素データに応じて非発光セル又は発光セルのいずれか一方に設定すべき選択放電を生起させる第２画素データ書込行程と、全ての放電セルに対して発光セルのみを発光させるべき維持放電を生起させる第２発光維持行程と、を順次実行する分割表示期間が含まれることを特徴とする。
【発明を実施するための最良の形態】
【００１３】
本発明によるプラズマディスプレイパネルの駆動方法は、入力映像信号の単位表示期間を複数の分割表示期間に分割し、単位表示期間内には、表示ライン各々の内の一部の表示ライン群に属する放電セルの各々を入力映像信号に対応した画素データに応じて非発光セル又は発光セルのいずれか一方に設定すべき選択放電を生起させる第１画素データ書込行程と、全ての放電セルに対して発光セルのみを発光させるべき維持放電を生起させる第１発光維持行程と、表示ライン各々の内の他部の表示ライン群に属する放電セルの各々を画素データに応じて非発光セル又は発光セルのいずれか一方に設定すべき選択放電を生起させる第２画素データ書込行程と、全ての放電セルに対して発光セルのみを発光させるべき維持放電を生起させる第２発光維持行程と、を順次実行する分割表示期間が含まれることを最良の形態とする。
【実施例】
【００１４】
以下、本発明の実施の形態を図を参照しつつ説明する。図４は、本発明を説明する上での参考例としての駆動方法に基づいてプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。図４に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、Ａ／Ｄ変換器１、駆動制御回路２、メモリ４、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８からなる駆動部と、から構成されている。
【００１５】
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々２ｎ個の行電極Ｘ1〜Ｘ2n及び行電極Ｙ1〜Ｙ2nを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０における１つの表示ラインに対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００１６】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、入力されたアナログの入力映像信号をサンプリングしてこれを１画素毎に対応した例えば４ビットの画素データＤに変換し、これをメモリ４に供給する。メモリ４は、駆動制御回路２から供給された書込信号に従って上記画素データＤを順次書き込む。
【００１７】
かかる書込動作によりＰＤＰ１０における１画面（２ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の画素データＤ11-2nmを上記駆動制御回路２から供給された読出信号に従って以下の如く読み出す。つまり、メモリ４は、先ず、後述するサブフィールドＳＦ４での画素データ書込行程Ｗc1及びＷc2において、上記画素データＤ11-2nm各々の最上位ビットである第４ビットだけを１行分づつグループ化したものを駆動画素データビット群ＤＢ1〜ＤＢ2nとして順次読み出し、これをアドレスドライバ６に供給する。次に、メモリ４は、後述するサブフィールドＳＦ３での画素データ書込行程Ｗc1及びＷc2において、上記画素データＤ11-2nm各々の第３ビットだけを１行分づつグループ化したものを駆動画素データビット群ＤＢ1〜ＤＢ2nとして順次読み出し、これをアドレスドライバ６に供給する。次に、メモリ４は、後述するサブフィールドＳＦ２での画素データ書込行程Ｗc1及びＷc2において、上記画素データＤ11-2nm各々の第２ビットだけを１行分づつグループ化したものを駆動画素データビット群ＤＢ1〜ＤＢ2nとして順次読み出し、これをアドレスドライバ６に供給する。次に、メモリ４は、後述するサブフィールドＳＦ１での画素データ書込行程Ｗc1及びＷc2において、上記画素データＤ11-2nm各々の最下位ビットである第１ビットだけを１行分づつグループ化したものを駆動画素データビット群ＤＢ1〜ＤＢ2nとして順次読み出し、これをアドレスドライバ６に供給する。
【００１８】
駆動制御回路２は、上記入力映像信号中における水平及び垂直同期信号に応じて、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込及び読出信号を発生する。更に、駆動制御回路２は、図５に示されるが如き発光駆動フォーマットに従って、ＰＤＰ１０を駆動させるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００１９】
尚、図５に示される発光駆動フォーマットでは、入力映像信号の１フィールド期間を４つのサブフィールドＳＦ１〜４に分割し、各サブフィールド内において、一斉リセット行程Ｒc、第１画素データ書込行程Ｗc1、第１発光維持行程Ｉc1、第２画素データ書込行程Ｗc2、及び第２発光維持行程Ｉc2を順次実行する。更に、上記第２画素データ書込行程Ｗc2の直前においてプライミング行程Ｐcを実行する。
【００２０】
図６は、図５に示される発光駆動フォーマットに従って、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々が、１サブフィールド内においてＰＤＰ１０の行電極及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。先ず、図６に示される一斉リセット行程Ｒｃでは、第１サスティンドライバ７が、正極性のリセットパルスＲＰxを行電極Ｘ1〜Ｘ2nに印加し、このリセットパルスＲＰxの印加と同時に、第２サスティンドライバ８が、負極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙ2nに印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０における全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。その直後、第１サスティンドライバ７は、図６に示されるが如き消去パルスＥＰをＰＤＰ１０の行電極Ｘ1〜Ｘ2nに一斉に印加する。これにより、全ての放電セルで消去放電が生起され、上記壁電荷が消滅する。
【００２１】
すなわち、かかる一斉リセット行程Ｒｃにより、ＰＤＰ１０における全ての放電セルは、"非発光セル"の状態に初期化されるのである。一斉リセット行程Ｒｃが終了すると、次に第１画素データ書込行程Ｗc1を実行する。第１画素データ書込行程Ｗc1では、アドレスドライバ６が、上記メモリ４から順次読み出された駆動画素データビット群ＤＢ1〜ＤＢn各々に対応した画素データパルス群ＤＰ1〜ＤＰnを発生し、これらを図６に示されるように順次、列電極Ｄ1-mに印加して行く。この際、駆動画素データビット群ＤＢ1〜ＤＢnとは、例えば、サブフィールドＳＦ４では上記画素データＤの最上位ビットのみで成り、又、サブフィールドＳＦ１では上記画素データＤの最下位ビットのみで成るものである。すなわち、アドレスドライバ６は、この画素データＤによるデータビットが例えば論理レベル"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスを発生し、これをＰＤＰ１０の表示ラインの第１行〜第ｎ行各々に相当するもの同士でグループ化したものを上記画素データパルス群ＤＰ1〜ＤＰnとして順次、列電極Ｄ1-mに印加して行くのである。これら画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングにて、第２サスティンドライバ８は、負極性の走査パルスＳＰを発生し、これを図６に示されるが如く行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生起され、その放電セル内に壁電荷が形成される。つまり、この放電セルは、"発光セル"の状態に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルでは、上記の如き選択書込放電は生起されないので、"非発光セル"の状態が保持される。
【００２２】
すなわち、第１画素データ書込行程Ｗc1では、ＰＤＰ１０における第１行〜第２ｎ行からなる表示ラインの内、第１行〜第ｎ行までの表示ライン群(以下、表示ライン群Ａと称する)に属する放電セルに対して、画素データの書込が為されるのである。かかる第１画素データ書込行程Ｗc1が終了すると、次に、第１発光維持行程Ｉc1が実施される。
【００２３】
第１発光維持行程Ｉc1では、先ず、第２サスティンドライバ８が、図６に示されるが如き正極性の維持パルスＩＰY1をＰＤＰ１０の行電極Ｙ1〜Ｙnに同時印加する。更に、かかる維持パルスＩＰY1の印加直後に、第１サスティンドライバ７が、図６に示されるが如
き正極性の維持パルスＩＰX1をＰＤＰ１０の行電極Ｘ1〜Ｘ2nに同時印加する。これら維持パルスの印加により、上記第１画素データ書込行程Ｗc1において壁電荷が形成された放電セル、すなわち"発光セル"のみが上記維持パルスＩＰY1及びＩＰX1が印加される度に維持放電して、２回分のパルス発光が為される。
【００２４】
すなわち、第１発光維持行程Ｉc1では、ＰＤＰ１０における第１行〜第２ｎ行なる表示ラインの内、第１行〜第ｎ行の表示ライン群Ａに属する放電セル("発光セル"状態にある)に対して、最初の２回分の維持放電を生起させるのである。一方、かかる第１発光維持行程Ｉc1と同時に実施されるプライミング行程Ｐcでは、第２サスティンドライバ８が、図６に示されるが如き正極性のプライミングパルスＰＰをＰＤＰ１０の行電極Ｙn+1〜Ｙ2nに同時印加する。かかるプライミングパルスＰＰの印加に応じてプライミング放電が生起され、行電極Ｙn+1〜Ｙ2nに属する各放電セルの放電空間内に荷電粒子が形成される。
【００２５】
すなわち、かかるプライミング行程Ｐcでは、ＰＤＰ１０における第１行〜第２ｎ行なる表示ラインの内、第ｎ＋１行〜第２ｎ行の表示ライン群(以下、表示ライン群Ｂと称する)に属する放電セルに対し、荷電粒子を形成させる為のプライミング放電を生起させるのである。上記第１発光維持行程Ｉc1及びプライミング行程Ｐcが終了すると、次に、第２画素データ書込行程Ｗc2が実施される。
【００２６】
第２画素データ書込行程Ｗc2では、アドレスドライバ６が、上記メモリ４から順次読み出された駆動画素データビット群ＤＢn+1〜ＤＢ2n各々に対応した画素データパルス群ＤＰn+1〜ＤＰ2nを発生し、これらを図６に示されるように順次、列電極Ｄ1-mに印加して行く。この際、駆動画素データビット群ＤＢn+1〜ＤＢ2nとは、例えば、サブフィールドＳＦ４では上記画素データＤの最上位ビットのみで成り、又、サブフィールドＳＦ１では上記画素データＤの最下位ビットのみで成るものである。すなわち、アドレスドライバ６は、この画素データＤによるデータビットが例えば論理レベル"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスを発生し、これをＰＤＰ１０の表示ラインの第ｎ行〜第２ｎ行各々に相当するもの同士でグループ化したものを上記画素データパルス群ＤＰn+1〜ＤＰ2nとして順次、列電極Ｄ1-mに印加して行くのである。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択書込放電)が生起され、その放電セル内に壁電荷が形成される。つまり、この放電セルは、"発光セル"の状態に推移する。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルでは、上記の如き選択書込放電は生起されないので、"非発光セル"の状態が保持される。
【００２７】
すなわち、第２画素データ書込行程Ｗc2では、ＰＤＰ１０における第１行〜第２ｎ行からなる表示ラインの内の第ｎ＋１行〜第２ｎ行の表示ライン群Ｂに属する放電セルに対して画素データの書込が為されるのである。かかる第２画素データ書込行程Ｗc2が終了すると、次に、第２発光維持行程Ｉc2が実施される。第２発光維持行程Ｉc2では、第１サスティンドライバ７及び第２サスティンドライバ８各々が、行電極Ｘ1〜Ｘ2n及びＹ1〜Ｙ2nに対して図６に示されるが如く、交互に正極性の維持パルスＩＰX2及びＩＰY2を繰り返し印加する。尚、各サブフィールドの第２発光維持行程Ｉc2で印加される維持パルスの回数は、各サブフィールドＳＦの重み付けに対応して予め設定されている数、例えば、
ＳＦ４：８
ＳＦ３：４
ＳＦ２：２
ＳＦ１：１
なる回数比に基づいて設定されている回数から、上記第１発光維持行程Ｉc1において生起させた維持放電の回数を減じた回数となる。
【００２８】
かかる維持パルスの印加により、上記第１画素データ書込行程Ｗc1及び第２画素データ書込行程Ｗc2において壁電荷が形成された放電セル、すなわち"発光セル"のみが上記維持パルスＩＰX2及びＩＰY2が印加される度に維持放電し、上述した如き回数分だけ断続的な発光を繰り返す。以上の如く、本参考例においては、ＰＤＰ１０における第１行〜第２ｎ行の表示ラインの内、第１行〜第ｎ行の表示ライン群Ａに属する放電セルに対する画素データ書き込みが終了した時点で、この表示ライン群Ａに属する放電セルに対して最初の所定回数分だけ維持放電を生起させるようにしている。これにより、上記第１画素データ書込行程Ｗc1での選択書込放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、かかる維持放電によって再形成される。
【００２９】
よって、図６に示される第２発光維持行程Ｉc2の直前の段階において、表示ライン群Ａに属する放電セル内には上述した如く荷電粒子が残留するので、例え、第２発光維持行程Ｉc2において印加する維持パルスＩＰX2及びＩＰY2各々のパルス幅が短くても、維持放電が正しく生起されるようになる。一方、ＰＤＰ１０の残りの表示ライン群Ｂに属する放電セル各々に対しては、画素データの書き込みを行う前に、プライミングパルスＰＰを印加してプライミング放電を生起させている。これにより、上記一斉リセット行程Ｒcでのリセット放電にて形成されたものの時間経過につれて減少してしまった荷電粒子は再形成される。
【００３０】
よって、図６に示される第２画素データ書込行程Ｗc2の直前の段階において、表示ライン群Ｂに属する放電セル内には上記荷電粒子が残留することになるので、例え、この第２画素データ書込行程Ｗc2において印加する走査パルスＳＰのパルス幅が短くても、選択書込放電が正しく生起されるようになる。従って、本参考例による駆動によれば、分割するサブフィールドの数を増加させるべくＰＤＰに印加すべき駆動パルス(走査パルスＳＰ、維持パルスＩＰ)のパルス幅を短くしても、各種放電(選択書込放電及び維持放電)を正しく生起させることが出来るので、良好な画像表示が得られるようになる。
【００３１】
尚、上記参考例においては、画素データの書込方法として、画素データに応じて各放電セル内に選択的に壁電荷を形成させることにより画素データの書込を為すという、いわゆる選択書込アドレス法を採用した場合について述べた。しかしながら、上記参考例及び後述する本発明は、かかる画素データの書込方法として、予め全放電セル内に壁電荷を形成させておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合についても同様に適用可能である。
【００３２】
上記参考例においては、図５に示されるが如き、各サブフィールド毎に一斉リセット行程Ｒcを実施するようにした発光駆動フォーマットに基づく駆動を例にとってその動作を説明したが、後述する本発明は、これ以外の発光駆動フォーマットに適用する。図７は、以上の如き点に鑑みて為された本発明に係るプラズマディスプレイ装置の構成を示す図である。
【００３３】
図７において、プラズマディスプレイパネルとしてのＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ1〜Ｄmと、これら列電極各々と交叉して配列されている夫々２ｎ個の行電極Ｘ1〜Ｘ2n及び行電極Ｙ1〜Ｙ2nを備えている。この際、行電極Ｘ及び行電極Ｙの一対にて、ＰＤＰ１０の１表示ラインに対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【００３４】
Ａ／Ｄ変換器１は、駆動制御回路２０から供給されるクロック信号に応じて、入力されたアナログの入力映像信号をサンプリングしてこれを１画素毎に対応した例えば４ビットの画素データＤに変換し、これを画像処理回路３０に供給する。画像処理回路３０は、かかる画素データＤに対して輝度補正、逆γ補正、更に、誤差拡散処理及びディザ処理等の多階調化処理を施して得た画像処理画素データＨＤをメモリ４に供給する。この際、上記誤差拡散処理では、画素データＤの上位ビットを表示データ、残りの下位ビットを誤差データとして捉え、周辺画素各々の画素データＤから求められた上記誤差データを夫々重み付け加算して上記表示データに反映させたものを新たな画素データとする。かかる動作により、原画素における下位ビットに対応した輝度成分が上記周辺画素によって擬似的に表現されるようになる。又、ディザ処理とは、画面上において互いに隣接する画素に対応した複数個の画素データ(拡散処理の施された画素データ)により、１つの中間表示レベルを表現するものである。この際、ディザ処理では、例えば、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。
【００３５】
更に、画像処理回路３０は、上記誤差拡散及びディザ処理の施された画素データをその輝度レベルに応じて５段階の階調に分類し、この分類に対応した図８に示されるが如きビットパターンを有する４ビットの画像処理画素データＨＤに変換してメモリ４に供給する。すなわち、入力映像信号は、上記Ａ／Ｄ変換器１及び画像処理回路３０によって、図８に示されるが如きビットパターンを有する５種類の画像処理画素データＨＤのいずれか１つに変換されるのである。
【００３６】
メモリ４は、駆動制御回路２０から供給された書込信号に従って上記画像処理画素データＨＤを順次書き込む。かかる書込動作によりＰＤＰ１０における１画面（２ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の画像処理画素データＨＤ11-2nmを上記駆動制御回路２０から供給された読出信号に従って以下の如く読み出す。
【００３７】
つまり、メモリ４は、先ず、後述するサブフィールドＳＦ１での画素データ書込行程Ｗc1及びＷc2において、上記画像処理画素データＨＤ11-2nm各々の最下位ビットである第１ビットだけを１行分づつグループ化したものを駆動画素データビット群ＤＢ1〜ＤＢ2nとして順次読み出し、これをアドレスドライバ６に供給する。次に、メモリ４は、後述するサブフィールドＳＦ２での画素データ書込行程Ｗc1及びＷc2において、上記画像処理画素データＨＤ11-2nm各々の第２ビットだけを１行分づつグループ化したものを駆動画素データビット群ＤＢ1〜ＤＢ2nとして順次読み出し、これをアドレスドライバ６に供給する。次に、メモリ４は、後述するサブフィールドＳＦ３での画素データ書込行程Ｗc1及びＷc2において、上記画像処理画素データＨＤ11-2nm各々の第３ビットだけを１行分づつグループ化したものを駆動画素データビット群ＤＢ1〜ＤＢ2nとして順次読み出し、これをアドレスドライバ６に供給する。次に、メモリ４は、後述するサブフィールドＳＦ４での画素データ書込行程Ｗc1及びＷc2において、上記画像処理画素データＨＤ11-2nm各々の最上位ビットである第４ビットだけを１行分づつグループ化したものを駆動画素データビット群ＤＢ1〜ＤＢ2nとして順次読み出し、これをアドレスドライバ６に供給する。
【００３８】
駆動制御回路２０は、上記入力映像信号中における水平及び垂直同期信号に応じて、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込及び読出信号を発生する。更に、駆動制御回路２０は、図９に示されるが如き発光駆動フォーマットに従って、ＰＤＰ１０を駆動させるべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々に供給する。
【００３９】
尚、図９に示される発光駆動フォーマットでは、入力映像信号の１フィールド期間を４つのサブフィールドＳＦ１〜４に分割し、先頭のサブフィールドＳＦ１において、一斉リセット行程Ｒc、第１画素データ書込行程Ｗc1、第１発光維持行程Ｉc1、第２画素データ
書込行程Ｗc2、及び第２発光維持行程Ｉc2を順次実行する。更に、かかるサブフィールドＳＦ１では、上記第２画素データ書込行程Ｗc2の直前にプライミング行程Ｐcを実行する。又、サブフィールドＳＦ２〜ＳＦ４各々では、第１画素データ書込行程Ｗc1、第１発光維持行程Ｉc1、第２画素データ書込行程Ｗc2、及び第２発光維持行程Ｉc2を順次実行する。更に、これらサブフィールドＳＦ２〜ＳＦ４各々では、上記第２画素データ書込行程Ｗc2の直前に第３発光維持行程Ｉc3を実行する。
【００４０】
図１０は、図９に示される発光駆動フォーマットに従って、アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の行電極及び列電極に印加する各種駆動パルスの印加タイミングを示す図である。尚、図１０においては、先頭のサブフィールドＳＦ１と、それに続くサブフィールドＳＦ２での印加タイミングのみを示している。
【００４１】
図１０において、先頭のサブフィールドＳＦ１においてのみで実施される一斉リセット行程Ｒｃでは、第１サスティンドライバ７が負極性のリセットパルスＲＰxを行電極Ｘ1〜Ｘ2nに印加し、かかるリセットパルスＲＰxの印加と同時に、第２サスティンドライバ８が正極性のリセットパルスＲＰYを行電極Ｙ1〜Ｙ2nに印加する。これらリセットパルスＲＰx及びＲＰYの印加に応じて、ＰＤＰ１０における全ての放電セルがリセット放電され、各放電セル内には一様に所定量の壁電荷が形成される。
【００４２】
すなわち、かかる一斉リセット行程Ｒｃにより、ＰＤＰ１０における全ての放電セルは、"発光セル"の状態に初期化されるのである。一斉リセット行程Ｒｃが終了すると、次に、第１画素データ書込行程Ｗc1を実行する。第１画素データ書込行程Ｗc1では、アドレスドライバ６が、上記メモリ４から順次読み出された駆動画素データビット群ＤＢ1〜ＤＢn各々に対応した画素データパルス群ＤＰ1〜ＤＰnを発生し、これらを図１０に示されるように順次、列電極Ｄ1-mに印加して行く。この際、駆動画素データビット群ＤＢ1〜ＤＢnとは、例えば、サブフィールドＳＦ１では図８に示されるが如き画像処理画素データＨＤの第１ビットのみでなり、又、サブフィールドＳＦ４では図８に示されるが如き画像処理画素データＨＤの第４ビットのみでなるものである。すなわち、アドレスドライバ６は、上記画像処理画素データＨＤによるデータビットが例えば論理レベル"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスを発生し、これをＰＤＰ１０の表示ラインの第１行〜第ｎ行各々に相当するもの同士でグループ化したものを上記画素データパルス群ＤＰ1〜ＤＰnとして順次、列電極Ｄ1-mに印加して行くのである。第２サスティンドライバ８は、これら画素データパルス群ＤＰ1〜ＤＰn各々の印加タイミングにて、負極性の走査パルスＳＰを発生し、これを図１０に示されるが如く行電極Ｙ1〜Ｙnへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生起され、上記一斉リセット行程Ｒcで形成された壁電荷が消滅する。つまり、この放電セルは、"非発光セル"の状態に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルには、上記の如き選択消去放電は生起されないので、"発光セル"の状態が保持される。
【００４３】
すなわち、第１画素データ書込行程Ｗc1によれば、ＰＤＰ１０における第１行〜第２ｎ行からなる表示ラインの内、第１行〜第ｎ行からなる表示ライン群(以下、表示ライン群Ａと称する)に属する放電セルに対して、選択消去アドレス法を適用した画素データの書込が為されるのである。かかる第１画素データ書込行程Ｗc1が終了すると、次に、第１発光維持行程Ｉc1が実施される。
【００４４】
第１発光維持行程Ｉc1では、先ず、第１サスティンドライバ７が、図１０に示されるが如き正極性の維持パルスＩＰX1をＰＤＰ１０の行電極Ｘ1〜Ｘ2nに同時印加する。更に、かかる維持パルスＩＰX1の印加直後に、第２サスティンドライバ８が、図１０に示されるが如き正極性の維持パルスＩＰY1をＰＤＰ１０の行電極Ｙ1〜Ｙnに同時印加する。これら維持パルスの印加により、上記第１画素データ書込行程Ｗc1において壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみが上記維持パルスＩＰY1及びＩＰX1が印加される度に維持放電して、２回分のパルス発光が為される。
【００４５】
すなわち、第１発光維持行程Ｉc1では、ＰＤＰ１０における第１行〜第２ｎ行なる表示ラインの内、第１行〜第ｎ行からなる表示ライン群Ａに属する"発光セル"に対して、最初の２回分の維持放電を生起させるのである。一方、かかる第１発光維持行程Ｉc1と同時に実施されるプライミング行程Ｐcでは、第２サスティンドライバ８が、図１０に示されるが如き正極性のプライミングパルスＰＰをＰＤＰ１０の行電極Ｙn+1〜Ｙ2nに同時印加する。かかるプライミングパルスＰＰの印加に応じてプライミング放電が生起され、行電極Ｙn+1〜Ｙ2nに属する各放電セルの放電空間内に荷電粒子が形成される。
【００４６】
すなわち、かかるプライミング行程Ｐcでは、ＰＤＰ１０における第１行〜第２ｎ行なる表示ラインの内、第ｎ＋１行〜第２ｎ行からなる表示ライン群(以下、表示ライン群Ｂと称する)に属する放電セルに対して、荷電粒子を形成させる為のプライミング放電を生起させるのである。上記第１発光維持行程Ｉc1及びプライミング行程Ｐcが終了すると、次に、第２画素データ書込行程Ｗc2が実施される。
【００４７】
第２画素データ書込行程Ｗc2では、アドレスドライバ６が、上記メモリ４から順次読み出された駆動画素データビット群ＤＢn+1〜ＤＢ2n各々に対応した画素データパルス群ＤＰn+1〜ＤＰ2nを発生し、これらを図１０に示されるように順次、列電極Ｄ1-mに印加して行く。この際、駆動画素データビット群ＤＢn+1〜ＤＢ2nとは、例えばサブフィールドＳＦ１では、図８に示されるが如き画像処理画素データＨＤの第１ビットのみでなり、又、サブフィールドＳＦ４では、図８に示されるが如き画像処理画素データＨＤの第４ビットのみでなるものである。すなわち、アドレスドライバ６は、この画像処理画素データＨＤによるデータビットが例えば論理レベル"１"である場合には高電圧、論理レベル"０"である場合には低電圧(０ボルト)の画素データパルスを発生し、これをＰＤＰ１０の表示ラインの第ｎ＋１行〜第２ｎ行各々に相当するもの同士でグループ化したものを上記画素データパルス群ＤＰn+1〜ＤＰ2nとして順次、列電極Ｄ1-mに印加して行くのである。これら画素データパルス群ＤＰn+1〜ＤＰ2n各々の印加タイミングにて、第２サスティンドライバ８は、負極性の走査パルスＳＰを発生し、これを図１０に示されるが如く行電極Ｙn+1〜Ｙ2nへと順次印加して行く。この際、走査パルスＳＰが印加された"行"と、高電圧の画素データパルスが印加された"列"との交差部の放電セルにのみ放電(選択消去放電)が生起され、その放電セル内に残存していた壁電荷が消滅する。つまり、この放電セルは、"非発光セル"の状態に推移するのである。一方、走査パルスＳＰが印加されたものの、低電圧の画素データパルスが印加された放電セルでは、上記の如き選択消去放電は生起されないので、"発光セル"の状態が保持される。
【００４８】
すなわち、第２画素データ書込行程Ｗc2では、ＰＤＰ１０における第１行〜第２ｎ行からなる表示ラインの内、第ｎ＋１行〜第２ｎ行からなる表示ライン群Ｂに属する放電セルに対して、選択消去アドレス法を適用した画素データの書込が為されるのである。かかる第２画素データ書込行程Ｗc2が終了すると、次に、第２発光維持行程Ｉc2が実施される。
【００４９】
第２発光維持行程Ｉc2では、第１サスティンドライバ７及び第２サスティンドライバ８各々が、正極性の維持パルスＩＰX2及びＩＰY2を図１０に示されるように、行電極Ｘ1〜Ｘ2n及びＹ1〜Ｙ2nに交互に繰り返し印加する。尚、各サブフィールドの第２発光維持行程Ｉc2で印加される維持パルスの回数は、各サブフィールドＳＦの重み付けに対応して予め設定されている数、例えば、
ＳＦ４：８
ＳＦ３：４
ＳＦ２：２
ＳＦ１：１
なる回数比に基づいて設定されている回数から、上記第１発光維持行程Ｉc1において生起させた維持放電の回数を減じた回数となる。
【００５０】
かかる維持パルスの印加により、上記第１画素データ書込行程Ｗc1及び第２画素データ書込行程Ｗc2において壁電荷が形成された放電セル、すなわち、"発光セル"のみが上記維持パルスＩＰX2及びＩＰY2が印加される度に維持放電して、上述した如き回数分だけ断続的な発光を繰り返す。上記第２発光維持行程Ｉc2が終了すると、サブフィールドＳＦ２の第１画素データ書込行程Ｗc1が実施される。
【００５１】
この際、サブフィールドＳＦ２においても上記サブフィールドＳＦ１の場合と同様に、第１画素データ書込行程Ｗc1、第１発光維持行程Ｉc1、第２画素データ書込行程Ｗc2、第２発光維持行程Ｉc2が順次実施される。ここで、先頭のサブフィールドＳＦ１では、上記第２画素データ書込行程Ｗc2の直前にプライミング行程Ｐcを実施したが、サブフィールドＳＦ２においては、かかるプライミング行程Ｐcに代わり第３発光維持行程Ｉc3を実施する。
【００５２】
第３発光維持行程Ｉc3では、第２サスティンドライバ８が、上記第１発光維持行程Ｉc1において印加する維持パルスＩＰY1と同一タイミングにて維持パルスＩＰY3をＰＤＰ１０の行電極Ｙn+1〜Ｙ2nに同時印加する。この際、上記維持パルスＩＰX1及び上記維持パルスＩＰY3の印加により、サブフィールドＳＦ１での第２画素データ書込行程Ｗc2の終了時点において壁電荷が残留したままとなっている放電セル、すなわち"発光セル"のみが上記維持パルスＩＰX1及びＩＰY3が印加される度に維持放電して、２回分のパルス発光が為される。
【００５３】
すなわち、サブフィールドＳＦ２での第３発光維持行程Ｉc3では、ＰＤＰ１０における第１行〜第２ｎ行なる表示ラインの内、第ｎ＋１行〜第２ｎ行からなる表示ライン群Ｂに属する"発光セル"に対し、上述の如く予め設定されているサブフィールドＳＦ１での発光回数の内の最後の２回分の維持放電を生起させるのである。つまり、かかる表示ライン群Ｂに属する放電セルでは、サブフィールドＳＦ１の第２発光維持行程Ｉc2において生起された維持放電の回数と、サブフィールドＳＦ２の第３発光維持行程Ｉc3において生起された維持放電の回数の合計が、前述した如く設定されているサブフィールドＳＦ１での回数となる。
【００５４】
かかるサブフィールドＳＦ２での駆動を、サブフィールドＳＦ３及びＳＦ４においても同様に実行する。これにより、ＰＤＰ１０に対して、画像処理画素データＨＤに応じた発光駆動、すなわち図８に示されるが如き５系統の発光駆動パターンの内のいずれか１による発光駆動が為されるのである。すなわち、図８に示されるように、先ず、サブフィールドＳＦ１〜ＳＦ４の内の１つのサブフィールドでの第１画素データ書込行程Ｗc1及び第２画素データ書込行程Ｗc2においてのみで、選択消去放電が生起される(黒丸にて示す)。これにより、一斉リセット行程ＲｃによってＰＤＰ１０の全放電セル内に形成された壁電荷は、上記選択消去放電が実施されるまでの間残留し、その間に存在するサブフィールドＳＦ各々での発光維持行程Ｉc1及びＩc2(又はＩc3)において維持放電にともなう発光が生じる(白丸にて示す)。つまり、各放電セルは、１フィールド期間内において上記選択消去放電が為されるまでの間、"発光セル"となり、その間に存在するサブフィールド各々での発光維持行程において、上述した如き回数分だけ発光を繰り返すのである。
【００５５】
この際、図８に示されるように、各放電セルが"発光セル"から"非発光セル"へと推移する回数は、１フィールド期間内において必ず１回以下となるようにしている。すなわち、１フィールド期間内において一旦、"非発光セル"に設定した放電セルを再び"発光セル"に復帰させるような発光駆動パターンを禁止したのである。よって、かかる発光駆動パターンによれば、１フィールド期間内において発光状態にある期間と、非発光状態となる期間とが互いに反転するような発光パターンは存在しないので、偽輪郭を抑制出来るのである。
【００５６】
ここで、かかる図８に示されるが如き発光駆動パターンによれば、発光輝度比が、
｛0、1、3、7、15｝
なる５段階の中間調表現が可能になる。ところが、上記Ａ／Ｄ変換器１から供給される画素データＤは、４ビット、すなわち、１６段階の中間調を表現しているものである。
【００５７】
そこで、上記５段階の階調駆動によっても擬似的に１６段階の中間調表示を実施させるべく、上記画像処理回路３０によって画素データＤに対し、誤差拡散及びディザ処理を施しているのである。以上の如く、上記図７〜図１０に示される実施例においても、ＰＤＰ１０の第１行〜第２ｎ行の表示ラインの内、第１行〜第ｎ行の表示ライン群Ａに属する放電セルに対する画素データ書き込みが終了した時点で、この表示ライン群Ａに対して所定回数分だけ最初の維持放電を生起させるようにしている。これにより、上記第１画素データ書込行程Ｗc1での選択書込放電によって形成されたものの時間経過とともに減少してしまった荷電粒子は、かかる維持放電によって再形成される。
【００５８】
よって、図１０に示される第２発光維持行程Ｉc2の直前の段階において、表示ライン群Ａに属する放電セル内には上記荷電粒子が残留しているので、例え、かかる第２発光維持行程Ｉc2において印加する維持パルスＩＰX2及びＩＰY2各々のパルス幅が短くても、維持放電が正しく生起されるようになる。一方、ＰＤＰ１０の残りの表示ライン群Ｂに属する放電セル各々に対しては、画素データの書き込みを行う前に、プライミングパルスＰＰ、又は維持パルスＩＰY3を印加してプライミング放電、又は維持放電を生起させている。これにより、上記一斉リセット行程Ｒcでのリセット放電にて形成されたものの時間経過につれて減少してしまった荷電粒子が再形成される。
【００５９】
よって、図１０に示されるが如き第２画素データ書込行程Ｗc2の直前の段階において、表示ライン群Ｂに属する放電セル内には上記荷電粒子が残留することになるので、例え、この第２画素データ書込行程Ｗc2において印加する走査パルスＳＰのパルス幅が短くても、選択消去放電が正しく生起される。
【００６０】
以上詳述した如く、本発明においては、ＰＤＰの表示ラインの内の一部の表示ライン群に属する放電セルに対して画素データの書き込みが終了したら、全ての放電セルに対して初回分の維持放電を生起させ、その後、残りの表示ライン群に属する放電セルに対して画素データの書き込みを行い、これが終了したら、更に全ての放電セルに対して維持放電を生起させるサブフィールドを含む構成としている。
【００６１】
よって、かかる駆動によれば、各放電セル内には常に荷電粒子が残留することになるので、例え、ＰＤＰに印加すべき駆動パルスのパルス幅を短くしても誤放電が生じにくくなり、良好な画像表示が得られるようになる。
【図面の簡単な説明】
【００６２】
【図１】プラズマディスプレイ装置の概略構成を示す図である。
【図２】発光駆動フォーマットの一例を示す図である。
【図３】１サブフィールド内においてＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。
【図４】参考例による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図５】参考例による駆動方法に基づく発光駆動フォーマットの一例を示す図である。
【図６】図５に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。
【図７】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図８】画像処理画素データＨＤと発光駆動パターンとの対応を示す図である。
【図９】本発明による駆動方法に基づく発光駆動フォーマットの一例を示す図である。
【図１０】図９に示される発光駆動フォーマットに従ってＰＤＰ１０の列電極及び行電極に印加する各種駆動パルスの印加タイミングを示す図である。放電セル内の状態推移を示す図である。
【符号の説明】
【００６３】
２,20  駆動制御回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
10  ＰＤＰ
30  画像処理回路
【図１】
2005128583.tif 000003
【図２】
2005128583.tif 000004
【図３】
2005128583.tif 000005
【図４】
2005128583.tif 000006
【図５】
2005128583.tif 000007
【図６】
2005128583.tif 000008
【図７】
2005128583.tif 000009
【図８】
2005128583.tif 000010
【図９】
2005128583.tif 000011
【図１０】
2005128583.tif 000012
【手続補正書】
【提出日】平成17年2月7日(2005.2.7)
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正の内容】
【図１】
2005128583.tif 000013
【図２】
2005128583.tif 000014
【図３】
2005128583.tif 000015
【図４】
2005128583.tif 000016
【図５】
2005128583.tif 000017
【図６】
2005128583.tif 000018
【図７】
2005128583.tif 000019
【図８】
2005128583.tif 000020
【図９】
2005128583.tif 000021
【図１０】
2005128583.tif 000022