(57)【要約】【課題】  列方向に仮想接地線方式のサブアレイを複数配列した階層ビット線方式のメモリセルアレイにおいて、主ビット線の配線容量のばらつきを抑えて高速読み出しを可能とする。【解決手段】  各サブアレイ２は、同一列にあるメモリセル１のソースまたはドレイン電極の一方を共通の第１ビット線ＬＢ１，３，５に接続し、他方を共通の第２ビット線ＬＢ２，４に接続し、同一列に位置するサブアレイ２の半数は、第１ビット線の夫々が、各別に選択トランジスタＢＫ１，３，５を介して第１主ビット線ＧＢＡに接続し、第２ビット線の夫々が、各別に選択トランジスタＢＫ２，４を介して第２主ビット線ＧＢＢに接続し、同一列に位置するサブアレイ２の他の半数は、第１ビット線の夫々が、各別に選択トランジスタを介して第２主ビット線ＧＢＢに接続し、第２ビット線の夫々が、各別に選択トランジスタを介して第１主ビット線ＧＢＡに接続している。【選択図】  図１
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【特許請求の範囲】
【請求項１】
１つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行方向に偶数、及び、列方向に複数アレイ状に配列してなるサブアレイを構成し、更に、前記サブアレイを少なくとも列方向に複数配列してメモリセルアレイを構成してなり、
前記各サブアレイは、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で前記第２電極の一方同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなり、
同一列に位置する前記各サブアレイは、共通の第１主ビット線と第２主ビット線を１本ずつ備え、
同一列に位置する前記サブアレイの半数は、前記第１ビット線の夫々が、各別に選択トランジスタを介して前記第１主ビット線に接続し、前記第２ビット線の夫々が、各別に選択トランジスタを介して前記第２主ビット線に接続し、
同一列に位置する前記サブアレイの他の半数は、前記第１ビット線の夫々が、各別に選択トランジスタを介して前記第２主ビット線に接続し、前記第２ビット線の夫々が、各別に選択トランジスタを介して前記第１主ビット線に接続している、
ことを特徴とする半導体記憶装置。
【請求項２】
前記メモリセルアレイは、前記サブアレイを行方向及び列方向に複数アレイ状に配列してなることを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリセルは、前記１対の第２電極間において対称なセル構造を有し、前記１対の第２電極間の導通状態における電流方向の正逆によって読み出すデータを区別可能であることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
前記メモリセルは、前記１対の第２電極間において非対称なセル構造を有し、前記１対の第２電極間の導通状態における１方向の電流の大小によってのみデータ読み出し可能であり、
前記各サブアレイの同一行の前記各メモリセルの非対称性が同じ方向に配向していることを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項５】
前記メモリセルは、ＭＯＳＦＥＴ構造の不揮発性メモリセルであって、前記第１電極が前記ＭＯＳＦＥＴ構造のゲート電極で、前記１対の第２電極が前記ＭＯＳＦＥＴ構造のドレイン電極とソース電極であることを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。
【請求項６】
前記メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の両側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする請求項３に記載の半導体記憶装置。
【請求項７】
前記メモリセルは、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、前記ゲート電極下に配置されたチャネル領域と、前記チャネル領域の両側に配置され、前記チャネル領域と逆導電型を有する拡散領域と、前記ゲート電極の一方側に形成された電荷を保持する機能を有するメモリ機能体とからなることを特徴とする請求項４に記載の半導体記憶装置。
【請求項８】
前記各サブアレイの同一行に配置された前記メモリセルの個数が、偶数であることを特徴とする請求項１〜７の何れか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、詳しくは、主ビット線と副ビット線を備えてなる階層ビット線方式のメモリセルアレイ構造を採用した仮想接地線方式のメモリセルアレイを備えてなる半導体記憶装置に関する。
【背景技術】
【０００２】
従来、マスクＲＯＭ（マスクプログラマブル読み出し専用メモリ）やフラッシュメモリ等の不揮発性半導体記憶装置で、ビット線と仮想接地線を用いてメモリセルの読み出しを行う方式がある（例えば、下記特許文献１または２参照）。以下、メモリセル構造の簡単なマスクＲＯＭのメモリセルを用いて説明する。
【０００３】
図５に当該仮想接地線を用いた読み出し方式の概念図を示す。該方式は、メモリセルを行及び列方向にマトリクス状に配列したメモリセルアレイに対し、ビット線と仮想接地線を交互に列方向に沿って、ワード線を行方向に沿って夫々配置し、隣接するビット線と仮想接地線の間にＭＯＳＦＥＴからなるメモリセルトランジスタが配置され、メモリセルトランジスタのドレイン及びソース電極が夫々ビット線と仮想接地線に接続する。また、メモリセルトランジスタのゲート電極はワード線に接続する。１本のワード線に複数個のメモリセルトランジスタが接続され、メモリセルの面積効率を上げている。このメモリセルトランジスタは、閾値が高いトランジスタ（ゲート電極となるワード線の高レベル電位より閾値が高くワード線電位に拘らず常時オフとなるＯＦＦトランジスタ）と閾値が低いトランジスタ（ワード線電位が閾値より高い場合にオンするＯＮトランジスタ）の何れかのトランジスタとなるように製造段階で閾値が設定される（メモリセル当たり２値データの書き込み）。読み出し動作では、読み出し対象のトランジスタに接続するワード線とビット線と仮想接地線を選択し、選択されたビット線を所定電位に充電し、選択された仮想接地線をグランド電位に接地し、選択されたワード線を高レベルにする。この状態のＯＮトランジスタとＯＦＦトランジスタの電流の違いをセンス回路にて検出してメモリセルに記憶された２値データを判別する。
【０００４】
一般に、大容量半導体記憶装置に対して、これらのメモリセルアレイに記憶されたデータを高速に読み出す方式として階層ビット線方式が知られている（例えば、下記特許文献２参照）。この階層ビット線方式のメモリセルアレイは、メモリセルアレイを列方向に複数のブロックに分割し、各ブロックのビット線を副ビット線（ローカルビット線とも称される）とし、各ブロックの副ビット線を、ブロック選択トランジスタを介して複数本まとめて主ビット線（グローバルビット線とも称される）に接続して構成され、メモリセルの選択に係るビット線の選択は、主ビット線を選択し、選択された主ビット線に接続する副ビット線をブロック選択トランジスタにより選択することで行われる。以下、階層ビット線方式の読み出し動作につき図面に基づき説明する。図６に階層ビット線方式のメモリセルアレイの構成例を示す。尚、図６に例示するメモリセルアレイでは、仮想接地線もビット線と同様の階層構造を採用している。
【０００５】
ブロック選択トランジスタの制御信号ＢＬＫ１，２とＢＬＫ３，４に挟まれた領域内にあるワード線ＷＬ０〜ＷＬｎをゲート電極とするメモリセル群をブロックといい、メモリセルの面積効率を上げるため、各主ビット線ＭＢｉ（ｉ＝偶数）にはブロック単位でブロック選択トランジスタＢＫ１−１等を介して複数（図６では２本）の副ビット線ＳＢｉ（ｉ＝偶数）が接続されている。この主ビット線を介してのブロック単位でメモリセルをアクセスすることにより、主ビット線に繋がるメモリセルトランジスタのソース或いはドレインの拡散層に起因する接合容量を大幅に減少でき、高速読み出しが可能となる。
【０００６】
図６に示すように、ブロック選択トランジスタＢＫ１−１等はバンク選択線ＢＬＫ１等にて選択される。主ビット線ＭＢ２等はブロック選択トランジスタＢＫ１−１を通じて副ビット線ＳＢ４等に接続される。これらのメモリアレイの主ビット線ＭＢｉ（ｉ＝偶数）は読み出しブロックを選択するブロック選択回路２０と充電・接地選択回路２１を介して充電回路２２、センス回路２３等に接続され、主仮想接地線ＭＢｉ（ｉ＝奇数）は、ブロック選択回路２０と充電・接地選択回路２１を介して、充電回路２２または接地線等に接続される。充電・接地選択回路２１や充電回路２２、センス回路２３は複数のブロック選択回路２０に接続される場合もある。
【０００７】
図６に示すメモリセルアレイ回路の読み出し動作を説明する。今、メモリセルトランジスタＭ４を選択して読み出す場合を考える。トランジスタＭ４のゲートに接続するワード線ＷＬ０を高レベルに、その他のワード線（ＷＬｎ）を低レベルにする。ブロック選択トランジスタＢＫ１−１をオンさせるために、ブロック選択トランジスタの制御信号ＢＬＫ１を高レベルに、ブロック選択トランジスタＢＫ３−２をオンさせるために、制御信号ＢＬＫ３を高レベルに、そして、その他の制御信号ＢＬＫ２、 ＢＬＫ４を低レベルにする。そうすると、トランジスタＭ４には主ビット線からメモリセルに至る電流経路（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）と、メモリセルから主仮想接地線に至る電流経路（ＳＢ５）−（ＢＫ３−２）−（ＭＢ３）が形成される。トランジスタＭ４がＯＮトランジスタである場合、ＢＳＥＬ２を高レベルに、ＶＧＳＥＬ１を高レベルに、ＢＬＯＣＫＳＥＬ１を高レベルに、ＢＳＥＬ１を低レベルに、ＶＧＳＥＬ２を低レベルにすると、選択された主ビット線ＭＢ２が充電電位に、選択された主仮想接地線ＭＢ３がグランド電位になり、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ４）−（ＳＢ５）−（ＢＫ３−２）−（ＭＢ３）という経路で電流が流れる。選択された主ビット線ＭＢ２からブロック選択回路２０のトランジスタＴＲ１と充電・接地選択回路２１のトランジスタＴＲ２を介して接続されるセンス回路２３にて選択された主ビット線ＭＢ２の充電電位の変化等を検出することによりメモリセルトランジスタＭ４がＯＮトランジスタであることを判別する。
【０００８】
しかしながら、メモリセルトランジスタＭ４がＯＦＦトランジスタで、トランジスタＭ４と同一行にある非選択メモリセルのトランジスタＭ３、Ｍ２、Ｍ１、Ｍ０等がＯＮトランジスタの場合、夫々のトランジスタのゲート線であるワード線ＷＬ０が共通であるので、たとえトランジスタＭ４がＯＦＦトランジスタであっても、トランジスタＭ３、Ｍ２、Ｍ１を経由する電流経路が形成される。つまり選択された主ビット線ＭＢ２を充電電位にした場合、（ＭＢ２）−（ＢＫ１−１）−（ＳＢ４）−（Ｍ３）−（Ｍ２）−（Ｍ１）…という経路で夫々のメモリセルに接続されたビット線や仮想接地線の寄生容量を充電する過渡的な電流が流れる。この電流経路にて流れ出る電流を迂回排出電流と仮称する。この結果、読み出し対象のトランジスタＭ４がＯＦＦトランジスタであるにも拘らず、あたかもＯＮトランジスタであるかのよう、選択された主ビット線から夫々のビット線、仮想接地線に至る電流経路が形成され、誤読み出し動作或いは読み出し動作の動作マージンが低下する。このような誤読み出し動作等を防止するため、従来では非選択のビット線と非選択の仮想接地線を所定の充電電位に充電する方法が採られている。
【０００９】
図６に例示する回路では、非選択の主ビット線ＭＢ０、非選択の主仮想接地線ＭＢ１を充電電位にする。ブロック選択トランジスタを介して副ビット線ＳＢ０、副仮想接地線ＳＢ１が充電電位となる。このようにするとメモリセルトランジスタＭ３、Ｍ２、Ｍ１、Ｍ０等がＯＮトランジスタの場合でも、メモリセルトランジスタＭ４を読み出す場合の迂回排出電流はなくなり、トランジスタＭ４がＯＮトランジスタである場合とＯＦＦトランジスタである場合で、選択された主ビット線ＭＢ２の電位変化に違いが現れ、安定したメモリセルの読み出し動作が可能となる。
【００１０】
しかしながら、迂回排出電流を防止するための非選択のビット線と非選択の仮想接地線を充電する方式は、他方で読み出し対象のメモリセルトランジスタがＯＮトランジスタの場合の読み出し動作マージンを低下させることになる。
【００１１】
そこで、本願の出願人は、図７に示すように、メモリセルアレイを例えば４つのメモリセル毎に複数列のサブアレイに分割することにより、迂回排出電流の影響を大幅に軽減して、読み出し動作マージンの低下を防止し、大容量化、高速動作が可能な半導体記憶装置につき、別途出願している（特願２００３−４３３８１４号）。図７に示す構成では、１つのサブアレイが５本の副ビット線ＬＢ１〜ＬＢ５を備え、その内の２本がビット線または仮想接地線、他の３本が仮想接地線またはビット線として機能する。また、１つのサブアレイが２本の主ビット線ＧＢＡ，ＧＢＢを備え、奇数番目の副ビット線ＬＢ１，ＬＢ３，ＬＢ５が各別に設けられたビット線選択トランジスタＢＫ１，ＢＫ３，ＢＫ５を介して主ビット線ＧＢＡに接続し、偶数番目の副ビット線ＬＢ２，ＬＢ４が各別に設けられたビット線選択トランジスタＢＫ２，ＢＫ４を介して主ビット線ＧＢＢに接続し、ビット線選択トランジスタＢＫ１，ＢＫ３，ＢＫ５の１つと、ビット線選択トランジスタＢＫ２，ＢＫ４の１つがオンすることで、奇数番目と偶数番目の各副ビット線が１本ずつ、各別に主ビット線ＧＢＡ，ＧＢＢに接続し、サブアレイ内のメモリセルが一列選択される。
【特許文献１】特開平１０−１１９９１号公報
【特許文献２】特開平３−１７９７７５号公報
【発明の開示】
【発明が解決しようとする課題】
【００１２】
上述の階層ビット線方式では、メモリセルアレイを列方向に複数のブロックに分割することから、図７に示すサブアレイ（ブロック）が複数段（通常は偶数段）列方向にも配置され、階層的にメモリセルアレイが構成される。図８に２つのサブアレイが列方向に配置されている場合を、簡易的に示す。この場合、列方向のサブアレイ数を２ｎとすると、主ビット線ＧＢＡに接続するビット線選択トランジスタＢＫ１，ＢＫ３，ＢＫ５の総数は６ｎ個で、主ビット線ＧＢＢに接続するビット線選択トランジスタＢＫ２，ＢＫ４の総数は４ｎ個となる。
【００１３】
従って、サブアレイ内のメモリセルの列数が４の場合、主ビット線ＧＢＡに接続するビット線選択トランジスタの接合容量の合計は、主ビット線ＧＢＢに接続するビット線選択トランジスタの接合容量の合計の１．５倍となり、各主ビット線ＧＢＡ，ＧＢＢの配線容量において接合容量の差が、各配線容量の差となって現れる。ここで、サブアレイ内のメモリセルの列数を一般的に２ｋとした場合、奇数番目の副ビット線を選択するためのビット線選択トランジスタの個数がｋ＋１、偶数番目の副ビット線を選択するためのビット線選択トランジスタの個数がｋとなり、主ビット線ＧＢＡ，ＧＢＢの配線容量において接合容量の比が（ｋ＋１）／ｋとなり、サブアレイ内のメモリセルの列数が少ないと、主ビット線ＧＢＡ，ＧＢＢの配線容量の非平衡性が顕著となる。
【００１４】
ところで、サブアレイ内のメモリセルがソース・ドレイン間で完全に左右対称な構造である場合は、奇数番目或いは偶数番目の副ビット線の一方をデータ読み出し用のビット線に、他方を仮想接地線に固定的に割り当てることができるので、上記主ビット線ＧＢＡ，ＧＢＢの一方が常にデータ読み出し用の主ビット線となり、他方が仮想接地線としての主ビット線となり、配線容量の非平衡性が読み出し動作に影響を与えることはない。つまり、各メモリセルの拡散領域の何れをソースまたはドレイン電極としても特性的に問題がない場合は、行方向に隣接するメモリセルのソース電極同士、ドレイン電極同士を接続し、各ドレイン電極をビット線（例えば、偶数番目の副ビット線）、各ソース電極を仮想接地線（例えば、奇数番目の副ビット線）に接続する。
【００１５】
しかしながら、例えば、メモリセルトランジスタがソース・ドレイン間で非対称な構造を有している場合、当該非対称な方向性は、メモリセルアレイ内で同じ向きとすることで、メモリセル間でのセル特性のばらつきを抑えることができると一般的に考えられるので、常に行方向に隣接する２つのメモリセルは一方のソース電極と他方のドレイン電極を相互に接続する構成となり、ある列のメモリセルが接続するビット線は、行方向に隣接する他のメモリセルの仮想接地線となる。従って、２つの主ビット線ＧＢＡ，ＧＢＢの何れもが、選択されるメモリセルの列位置によって、データ読み出し用の主ビット線となり得る。
【００１６】
また、メモリセルトランジスタがソース・ドレイン間で対称な構造であっても、例えば、１つのメモリセルに２ビットデータを記憶可能なメモリセルであって、電流の流れる方向によって各ビットを区別して読み出せる多値メモリセルの場合は、メモリセルトランジスタのソース側に接続する副ビット線とドレイン側に接続する副ビット線の両方が、データ読み出し用のビット線となり得るため、上記と同様に２つの主ビット線ＧＢＡ，ＧＢＢの何れもが、メモリセルの記憶データに応じて、データ読み出し用の主ビット線となり得る。
【００１７】
当該多値メモリセルの一例として、図３に示すサイドウォールメモリ素子からなるメモリセルがある。このサイドウォールメモリ素子に関しては、本願出願人によるＰＣＴ国際出願の国際公開パンフレット（国際公開番号：ＷＯ０３／０４４８６８）に詳細に解説されている。図３（Ａ）に示すように、サイドウォールメモリ素子１００は半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、該ゲート電極１０４下に配置されたチャネル領域１０１と、該チャネル領域１０１の両側に配置され、該チャネル領域１０１と逆導電型を有する拡散領域１０５，１０６と、該ゲート電極１０４の両側のサイドウォールに形成され、電荷を保持する機能を有するメモリ機能体１０７，１０８とからなることを特徴とする素子である。同図（Ｂ）にサイドウォールメモリ素子のシンボルを示す。図３（Ｂ）において、ノードＧ、ノードＳ、ノードＤが、夫々ゲート電極１０４、ソース電極１０５、ドレイン電極１０６であり、ｍ１、ｍ２が夫々メモリ機能体とする。
【００１８】
メモリ機能体ｍ１に書き込みを行うためには、ノードＧに高電圧を印加し、ノードＳに高電圧、ノードＤをＧＮＤレベルにし、ノードＳからノードＤに電流を流す。これにより発生するホットエレクトロンがメモリ機能体ｍ１に注入され書き込みが行われる。逆に、メモリ機能体ｍ２に書き込みを行うためには、ノードＳとノードＤの電圧条件を逆にし、電流の流れる向きをノードＤからノードＳに変更する。
【００１９】
次に、メモリ機能体に書き込まれた情報を読み出し動作を説明する。メモリ機能体ｍ１に書き込まれた情報を読み出す場合、ノードＧに例えば３Ｖの電圧印加を行い、ノードＤに１．２Ｖの電圧印加を行い、ノードＳをＧＮＤレベルにする。この際、メモリ機能体ｍ１に電子が蓄積されていない場合には、ドレイン電流が流れ易い。一方、メモリ機能体ｍ１に電子が蓄積されている場合は、メモリ機能体ｍ１の近傍で反転層が形成され難くなり、ドレイン電流が流れ難くなる。このドレイン電流の大小を検出することにより、メモリ機能体ｍ１の記憶情報を読み出すことができる。この時、メモリ機能体ｍ２の電荷蓄積の有無は、ノードＤ近傍がピンチオフしているため、ドレイン電流に影響を与えない。尚、メモリ機能体ｍ２の情報を読み出す場合は、ノードＳとノードＤの電圧条件を入れ替えればよい。このように、１つのメモリ素子で２ビットの情報を記憶し、読み出すことが実現可能となる。
【００２０】
上記のように、非対称構造のメモリセル或いは読み出し電流の方向によって記憶ビットを区別して読み出し可能な多値メモリセルを備えた階層ビット線方式のメモリセルアレイの場合において、高速読み出しのために、データ読み出し側の主ビット線を充放電して読み出す回路方式を採用している場合、主ビット線ＧＢＡ，ＧＢＢの配線容量における上記接合容量の差（非平衡性）が、当該主ビット線の充放電時間のばらつきに大きく影響する。即ち、データ読み出し期間は、配線容量の大きい、つまり、充放電時間の長い主ビット線側のメモリセルによって律速され、データ読み出しのアクセス時間の遅延を招く原因の一つとなっている。
【００２１】
図９を用いて、メモリセルが上記サイドウォールメモリ素子等で構成され、従来の階層ビット線方式のメモリセルアレイ構成である場合の読み出し動作について以下に説明する。図９において、トランジスタＡに流れる電流を右側から左側へとして読み出す場合を考える。このトランジスタＡの右側に繋がる副ビット線をデータ読み出し用のビット線Ｂとし、左側に繋がる副ビット線を仮想接地線Ｃとする。副ビット線Ｂは選択トランジスタＤを介して主ビット線Ｅに接続され、仮想接地線Ｃは選択トランジスタＦを介して主ビット線Ｇに接続される。
【００２２】
読み出し時には主ビット線Ｅを所定電圧に充電し、それに接続されるトランジスタＤをオン状態にして副ビット線Ｂを充電し、さらに選択された主ビット線Ｇをグランド電位にし、それに接続されるトランジスタＦをオン状態にし、仮想接地線Ｃをグランド電位にする。そして、選択されたワード線Ｈを高レベルにする。この状態で読み出し対象のトランジスタＡの電流量の違いをセンス回路に入力して検知し、メモリセルのデータを判別する。この読み出し方式において主ビット線Ｅを充電するわけであるが、従来の階層ビット線方式では、サブアレイ（ブロック）数を２ｎ個とした場合、データ読み出し用の主ビット線Ｅに接続する選択トランジスタＤの個数は４ｎ、一方、グランド電位に接地される主ビット線Ｇに接続する選択トランジスタＦの個数は６ｎとなる。
【００２３】
次に、トランジスタＡに流れる電流を左側から右側へとして読み出す場合を考える。このときには主ビット線Ｇを充電して読むことになり、上述のトランジスタＡに流れる電流を右側から左側へとして読み出す場合と全く逆になる。この場合、データ読み出し用の主ビット線Ｇに接続される選択トランジスタの個数は６ｎ個となり、上述の場合の４ｎと個数が１．５倍となる。これは選択トランジスタの接合容量の合計が異なるためで、読み出す動作における主ビット線の充放電時間が、読み出し電流の方向によって異なることになる。また、選択されたメモリセルのビット線電流とリファレンスセルのビット線電流の差をセンス回路で検知しているのであるが、その差が有意に現れるまでの時間が、読み出し電流の方向によって異なることになる。つまり、２つの主ビット線間で配線容量に含まれる選択トランジスタの接合容量の合計が異なるために、読み出し時間が異なることになる。
【００２４】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、階層ビット線方式のメモリセルアレイ構造を採用した仮想接地線方式のメモリセルアレイにおいて、主ビット線の配線容量のばらつきを抑えて高速読み出しを可能とした半導体記憶装置を提供することにある。
【課題を解決するための手段】
【００２５】
上記目的を達成するための本発明に係る半導体記憶装置は、１つの第１電極と１対の第２電極を有し、前記第１電極の電位に応じて前記第２電極間の導通状態により記憶内容を読み出し可能なメモリセルを、行方向に偶数、及び、列方向に複数アレイ状に配列してなるサブアレイを構成し、更に、前記サブアレイを少なくとも列方向に複数配列してメモリセルアレイを構成してなり、前記各サブアレイは、同一行にある前記メモリセルの前記第１電極を夫々共通のワード線に接続し、行方向に隣接する２つの前記メモリセル間で前記第２電極の一方同士を接続し、同一列にある前記メモリセルの一方の前記第２電極を共通の第１ビット線に接続し、同一列にある前記メモリセルの他方の前記第２電極を共通の第２ビット線に接続し、前記第１ビット線と前記第２ビット線を夫々交互に複数本配置してなり、同一列に位置する前記各サブアレイは、共通の第１主ビット線と第２主ビット線を１本ずつ備え、同一列に位置する前記サブアレイの半数は、前記第１ビット線の夫々が、各別に選択トランジスタを介して前記第１主ビット線に接続し、前記第２ビット線の夫々が、各別に選択トランジスタを介して前記第２主ビット線に接続し、同一列に位置する前記サブアレイの他の半数は、前記第１ビット線の夫々が、各別に選択トランジスタを介して前記第２主ビット線に接続し、前記第２ビット線の夫々が、各別に選択トランジスタを介して前記第１主ビット線に接続していることを特徴とする。
【００２６】
本発明に係る半導体記憶装置によれば、同一列に位置する各サブアレイに共通の第１主ビット線と第２主ビット線に各別に接続する選択トランジスタの個数が同数となるため、各主ビット線の配線容量に含まれる選択トランジスタの接合容量の合計が同じになり、結果として各主ビット線の配線容量が平衡する。つまり、第１主ビット線と第２主ビット線が、選択されるメモリセルの列位置或いは多値メモリセルの選択ビットに依存して、何れの主ビット線がデータ読み出し用の主ビット線となった場合でも、各主ビット線の充放電時間が同じになり、主ビット線間の上記充放電時間のばらつきに起因する読み出しアクセス時間の遅延を回避することができる。
【００２７】
ここで、同一列に位置するサブアレイの個数が奇数（例えば、２ｋ＋１）であっても、その半数をｋ（またはｋ＋１）として、他の半数をｋ＋１（またはｋ）とすることで、各主ビット線の配線容量の差を１つの選択トランジスタの接合容量にまで軽減でき、同一列に位置するサブアレイの個数が偶数の場合と同様の効果を奏することができる。
【００２８】
本発明に係る半導体記憶装置は、更に、前記メモリセルアレイが、前記サブアレイを行方向及び列方向に複数アレイ状に配列してなることを特徴とする。当該特徴によれば、メモリセルアレイが行方向にも複数のサブアレイに分割して構成されるため、同じメモリセルの総数、つまり、記憶容量に対して、各サブアレイのメモリセルの列数を小さくできるため、隣接する非選択メモリセルを介しての迂回排出電流を軽減して、読み出し動作マージンの低下を防止でき、更には、半導体記憶装置の大容量化、高速動作を実現できる。
【００２９】
従って、従来の階層ビット線方式のメモリセルアレイ構造において、メモリセルアレイを行方向に複数のサブアレイに分割して、各サブアレイの列数を低減して迂回排出電流を軽減して、読み出し動作マージンの低下を防止しようとした場合であっても、本発明によれば、主ビット線間の配線容量の平衡性を確保して、高速読み出しが可能となり、上述のように、半導体記憶装置の大容量化、高速動作を実現できることになる。
【発明を実施するための最良の形態】
【００３０】
次に、本発明に係る半導体記憶装置（以下、適宜「本発明装置」と称す。）の一実施の形態につき、図面を参照して説明する。
【００３１】
〈第１実施形態〉
図１は、本発明装置におけるメモリセルアレイ構造を簡易的に示す回路図である。本発明装置におけるメモリセルアレイは、メモリセル１を行方向に偶数、列方向に複数、アレイ状に配列してなるサブアレイ２を、更に、行方向及び列方向に複数配列して構成され、図１では、その内の列方向に隣接する２つのサブアレイ２Ａ，２Ｂを示している。尚、図１に示す各サブアレイ２のメモリセルの列数（行方向の配列数）は４であるが、８または１６等の４以外の偶数であってもよい。
【００３２】
また、メモリセル１は、ゲート電極（第１電極）、ソース電極（第２電極の一方）、ドレイン電極（第２電極の他方）を有し、ゲート電極の電位に応じてソース・ドレイン電極間の導通状態により記憶内容を読み出し可能なＭＯＳＦＥＴ構造の不揮発性メモリセルであって、本実施形態では、図３（Ａ）に示すサイドウォールメモリ素子１００で構成され、半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、該ゲート電極１０４下に配置されたチャネル領域１０１と、該チャネル領域１０１の両側に配置され、該チャネル領域１０１と逆導電型を有する拡散領域１０５，１０６と、該ゲート電極１０４の両側のサイドウォールに形成され、電荷を保持する機能を有するメモリ機能体１０７，１０８とからなる。ここで、メモリセル１は、図３（Ｂ）に示す２つのメモリ機能体ｍ１、ｍ２に各別に記憶されているデータを、ソース電極Ｓ、ドレイン電極Ｄ間の電流方向の正逆によって区別して読み出すことができる。
【００３３】
各サブアレイ２において、同一行にあるメモリセル１のゲート電極が夫々共通のワード線に接続し、行方向に隣接する２つのメモリセル間でソースまたはドレイン電極同士が相互に接続し、同一列にあるメモリセルのソースまたはドレイン電極が共通の副ビット線ＬＢｉ（ｉ＝１〜５）に接続する。副ビット線ＬＢｉは、奇数番目の第１ビット線ＬＢｉ（ｉ＝１、３、５）と偶数番目の第２ビット線ＬＢｉ（ｉ＝２、４）とからなる。また、同一列の各サブアレイ２は、共通の第１主ビット線ＧＢＡと第２主ビット線ＧＢＢを１本ずつ備えている。
【００３４】
図１において、同一列に位置し、共通の第１主ビット線ＧＢＡと第２主ビット線ＧＢＢに接続する複数のサブアレイ２の奇数番目のサブアレイを、サブアレイ２Ａとし、上記複数のサブアレイ２の偶数番目のサブアレイをサブアレイ２Ｂとする。そこで、本実施形態では、一方のサブアレイ２Ａにおいて、３本の第１ビット線ＬＢｉ（ｉ＝１、３、５）が選択トランジスタＢＫ１，ＢＫ３，ＢＫ５を介して夫々第１主ビット線ＧＢＡに接続し、２本及び第２ビット線ＬＢｉ（ｉ＝２、４）が、選択トランジスタＢＫ２，ＢＫ４を介して夫々第２主ビット線ＧＢＢに接続し、他方のサブアレイ２Ｂにおいて、３本の第１ビット線ＬＢｉ（ｉ＝１、３、５）が選択トランジスタＢＫ１，ＢＫ３，ＢＫ５を介して夫々第２主ビット線ＧＢＢに接続し、２本及び第２ビット線ＬＢｉ（ｉ＝２、４）が、選択トランジスタＢＫ２，ＢＫ４を介して夫々第１主ビット線ＧＢＡに接続している。
【００３５】
図１に示すように、第１主ビット線ＧＢＡは、奇数番目のサブアレイ２Ａでは、３つの選択トランジスタＢＫ１，ＢＫ３，ＢＫ５に接続し、偶数番目のサブアレイ２Ｂでは、２つの選択トランジスタＢＫ２，ＢＫ４に接続する。また、第２主ビット線ＧＢＢは、奇数番目のサブアレイ２Ａでは、２つの選択トランジスタＢＫ２，ＢＫ４に接続し、偶数番目のサブアレイ２Ｂでは、３つの選択トランジスタＢＫ１，ＢＫ３，ＢＫ５に接続する。従って、第１主ビット線ＧＢＡと第２主ビット線ＧＢＢは、何れも、奇数番目のサブアレイ２Ａと偶数番目のサブアレイ２Ｂの１組において、５つの選択トランジスタＢＫｉ（ｉ＝１〜５）の全てに接続し、各主ビット線に寄生する接合容量は等しくなる。従って、同一列に位置する各サブアレイに共通に接続する第１主ビット線ＧＢＡと第２主ビット線ＧＢＢの配線容量に含まれる選択トランジスタＢＫｉ（ｉ＝１〜５）の接合容量の合計は相互に等しくなり、各配線容量は等しくなる。この結果、第１主ビット線ＧＢＡをデータ読み出し用の主ビット線としてセンスアンプに接続し、第２主ビット線ＧＢＢをグランド電位に接続して、読み出し動作を行う場合における第１主ビット線ＧＢＡの充放電時間と、第２主ビット線ＧＢＢをデータ読み出し用の主ビット線としてセンスアンプに接続し、第１主ビット線ＧＢＡをグランド電位に接続して、読み出し動作を行う場合における第２主ビット線ＧＢＢの充放電時間の間で、一方が他方に対して、主ビット線の配線容量差に起因する時間遅延が生じず、読み出しアクセス時間のばらつきを抑制できる。
【００３６】
次に、サブアレイ２Ａ内のメモリセル１Ａのメモリ機能体ｍ１に書き込まれた情報を読み出す場合に、各部に印加される電圧条件について説明する。先ず、メモリセル１Ａを選択するために、サブアレイ２Ａの選択トランジスタＢＫ１とＢＫ２をオン状態に、サブアレイ２Ａの他の選択トランジスタＢＫ３〜５、及び、他のサブアレイの全ての選択トランジスタをオフ状態にし、メモリセル１Ａのゲート電極に接続するワード線ＷＬａに例えば３Ｖを印加し、第１主ビット線ＧＢＡをグランド電位に接続して、第２主ビット線ＧＢＢをセンスアンプ（図示せず）に接続するとともに、１．２Ｖに充電する。第１主ビット線ＧＢＡに０Ｖ、第２主ビット線ＧＢＢに１．２Ｖが印加されるので、第２ビット線ＬＢ２を介してメモリセル１Ａのメモリ機能体ｍ１と反対側のソースまたはドレイン電極に１．２Ｖが印加され、第１ビット線ＬＢ１を介してメモリ機能体ｍ１側のソースまたはドレイン電極に０Ｖが印加されるので、２つのメモリ機能体ｍ１、ｍ２の内のメモリ機能体ｍ１に書き込まれた情報、つまり、メモリ機能体ｍ１に蓄積された電子の蓄積量に応じた電流が、第２主ビット線ＧＢＢから第１主ビット線ＧＢＡに、メモリセル１Ａのメモリ機能体ｍ１のセル電流として流れる。図示しないセンスアンプで当該電流を、図示しないリファレンスセルのリファレンス電流と比較することで、メモリ機能体ｍ１の記憶データが読み出される。また、メモリセル１Ａのメモリ機能体ｍ２に書き込まれた情報を読み出す場合は、２つの主ビット線ＧＢＡ、ＧＢＢの条件を反転させて、第２主ビット線ＧＢＢをグランド電位に接続して、第１主ビット線ＧＢＡをセンスアンプに接続するとともに、１．２Ｖに充電すればよい。ここで、第１主ビット線ＧＢＡと第２主ビット線ＧＢＢの配線容量が相等しいので、メモリ機能体ｍ１とメモリ機能体ｍ２の記憶データを夫々読み出す場合、各メモリ機能体ｍ１、ｍ２の電子蓄積量が同じであれば、その記憶データのデータ読み出しのアクセス時間は同じになる。
【００３７】
〈第２実施形態〉
図２は、第２実施形態に係る本発明装置におけるメモリセルアレイ構造を簡易的に示す回路図である。本発明装置におけるメモリセルアレイは、メモリセル１を行方向に偶数、列方向に複数、アレイ状に配列してなるサブアレイ２を、更に、行方向及び列方向に複数配列して構成され、図２では、その内の列方向に隣接する２つのサブアレイ２Ａ，２Ｂを示している。尚、図２に示す各サブアレイ２のメモリセルの列数（行方向の配列数）は４であるが、８または１６であってもよい。
【００３８】
また、メモリセル１は、ゲート電極（第１電極）、ソース電極（第２電極の一方）、ドレイン電極（第２電極の他方）を有し、ゲート電極の電位に応じてソース・ドレイン電極間の導通状態により記憶内容を読み出し可能なＭＯＳＦＥＴ構造の不揮発性メモリセルであって、本実施形態では、図４（Ａ）に示すサイドウォールメモリ素子２００で構成され、半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、該ゲート電極１０４下に配置されたチャネル領域１０１と、該チャネル領域１０１の両側に配置され、該チャネル領域１０１と逆導電型を有する拡散領域（ソース電極）１０５，拡散領域（ドレイン電極）１０６と、該ゲート電極１０４のソース側のサイドウォールに形成され、電荷を保持する機能を有するメモリ機能体１０７とからなる。第１実施形態におけるメモリセルのサイドウォールメモリ素子１００との違いは、メモリ機能体１０７がゲート電極１０４のソース側のサイドウォールにのみ形成されている点である。本第２実施形態では、メモリ機能体がソース側のサイドウォールにのみ形成されている場合を例示するが、メモリ機能体がドレイン側のサイドウォールにのみ形成されている場合であっても構わない。
【００３９】
各サブアレイ２において、同一行にあるメモリセル１のゲート電極が夫々共通のワード線に接続し、行方向に隣接する２つのメモリセル間で一方のソース電極と他方のドレイン電極が相互に接続し、同一列にあるメモリセルのソースまたはドレイン電極が共通の副ビット線ＬＢｉ（ｉ＝１〜５）に接続する。副ビット線ＬＢｉは、奇数番目の第１ビット線ＬＢｉ（ｉ＝１、３、５）と偶数番目の第２ビット線ＬＢｉ（ｉ＝２、４）とからなる。また、同一列の各サブアレイ２は、共通の第１主ビット線ＧＢＡと第２主ビット線ＧＢＢを１本ずつ備えている。
【００４０】
図２において、同一列に位置し、共通の第１主ビット線ＧＢＡと第２主ビット線ＧＢＢに接続する複数のサブアレイ２の奇数番目のサブアレイを、サブアレイ２Ａとし、上記複数のサブアレイ２の偶数番目のサブアレイをサブアレイ２Ｂとする。そこで、本実施形態では、一方のサブアレイ２Ａにおいて、３本の第１ビット線ＬＢｉ（ｉ＝１、３、５）が選択トランジスタＢＫ１，ＢＫ３，ＢＫ５を介して夫々第１主ビット線ＧＢＡに接続し、２本及び第２ビット線ＬＢｉ（ｉ＝２、４）が、選択トランジスタＢＫ２，ＢＫ４を介して夫々第２主ビット線ＧＢＢに接続し、他方のサブアレイ２Ｂにおいて、３本の第１ビット線ＬＢｉ（ｉ＝１、３、５）が選択トランジスタＢＫ１，ＢＫ３，ＢＫ５を介して夫々第２主ビット線ＧＢＢに接続し、２本及び第２ビット線ＬＢｉ（ｉ＝２、４）が、選択トランジスタＢＫ２，ＢＫ４を介して夫々第１主ビット線ＧＢＡに接続している。
【００４１】
図２に示すように、第１主ビット線ＧＢＡは、奇数番目のサブアレイ２Ａでは、３つの選択トランジスタＢＫ１，ＢＫ３，ＢＫ５に接続し、偶数番目のサブアレイ２Ｂでは、２つの選択トランジスタＢＫ２，ＢＫ４に接続する。また、第２主ビット線ＧＢＢは、奇数番目のサブアレイ２Ａでは、２つの選択トランジスタＢＫ２，ＢＫ４に接続し、偶数番目のサブアレイ２Ｂでは、３つの選択トランジスタＢＫ１，ＢＫ３，ＢＫ５に接続する。従って、第１主ビット線ＧＢＡと第２主ビット線ＧＢＢは、何れも、奇数番目のサブアレイ２Ａと偶数番目のサブアレイ２Ｂの１組において、５つの選択トランジスタＢＫｉ（ｉ＝１〜５）の全てに接続し、各主ビット線に寄生する接合容量は等しくなる。従って、同一列に位置する各サブアレイに共通に接続する第１主ビット線ＧＢＡと第２主ビット線ＧＢＢの配線容量に含まれる選択トランジスタＢＫｉ（ｉ＝１〜５）の接合容量の合計は相互に等しくなり、各配線容量は等しくなる。この結果、第１主ビット線ＧＢＡをデータ読み出し用の主ビット線としてセンスアンプに接続し、第２主ビット線ＧＢＢをグランド電位に接続して、読み出し動作を行う場合における第１主ビット線ＧＢＡの充放電時間と、第２主ビット線ＧＢＢをデータ読み出し用の主ビット線としてセンスアンプに接続し、第１主ビット線ＧＢＡをグランド電位に接続して、読み出し動作を行う場合における第２主ビット線ＧＢＢの充放電時間の間で、一方が他方に対して、主ビット線の配線容量差に起因する時間遅延が生じず、読み出しアクセス時間のばらつきを抑制できる。
【００４２】
次に、サブアレイ２Ａ内のメモリセル１Ａのメモリ機能体に書き込まれた情報を読み出す場合に、各部に印加される電圧条件について説明する。先ず、メモリセル１Ａを選択するために、サブアレイ２Ａの選択トランジスタＢＫ１とＢＫ２をオン状態に、サブアレイ２Ａの他の選択トランジスタＢＫ３〜５、及び、他のサブアレイの全ての選択トランジスタをオフ状態にし、メモリセル１Ａのゲート電極に接続するワード線ＷＬａに例えば３Ｖを印加し、第１主ビット線ＧＢＡをグランド電位に接続して、第２主ビット線ＧＢＢをセンスアンプ（図示せず）に接続するとともに、１．２Ｖに充電する。第１主ビット線ＧＢＡに０Ｖ、第２主ビット線ＧＢＢに１．２Ｖが印加されるので、第２ビット線ＬＢ２を介してメモリセル１Ａのメモリ機能体と反対側のドレイン電極に１．２Ｖが印加され、第１ビット線ＬＢ１を介してメモリ機能体側のソース電極に０Ｖが印加されるので、メモリ機能体に書き込まれた情報、つまり、メモリ機能体に蓄積された電子の蓄積量に応じた電流が、第２主ビット線ＧＢＢから第１主ビット線ＧＢＡに、メモリセル１Ａのセル電流として流れる。図示しないセンスアンプで当該電流を、図示しないリファレンスセルのリファレンス電流と比較することで、メモリセル１Ａの記憶データが読み出される。
【００４３】
また、メモリセル１Ａの行方向に隣のメモリセル１Ｂを読み出す場合は、メモリセル１Ｂを選択するために、サブアレイ２Ａの選択トランジスタＢＫ２とＢＫ３をオン状態に、サブアレイ２Ａの他の選択トランジスタＢＫ１、ＢＫ４、ＢＫ５、及び、他のサブアレイの全ての選択トランジスタをオフ状態にし、メモリセル１Ａのゲート電極に接続するワード線ＷＬａに例えば３Ｖを印加し、第２主ビット線ＧＢＢをグランド電位に接続して、第１主ビット線ＧＢＡをセンスアンプ（図示せず）に接続するとともに、１．２Ｖに充電する。第１主ビット線ＧＢＡに１．２Ｖ、第２主ビット線ＧＢＢに０Ｖが印加されるので、第１ビット線ＬＢ３を介してメモリセル１Ｂのメモリ機能体と反対側のドレイン電極に１．２Ｖが印加され、第２ビット線ＬＢ２を介してメモリ機能体側のソース電極に０Ｖが印加されるので、メモリ機能体に書き込まれた情報、つまり、メモリ機能体に蓄積された電子の蓄積量に応じた電流が、第１主ビット線ＧＢＡから第２主ビット線ＧＢＢに、メモリセル１Ｂのセル電流として流れる。図示しないセンスアンプで当該電流を、図示しないリファレンスセルのリファレンス電流と比較することで、メモリセル１Ｂの記憶データが読み出される。
【００４４】
ここで、第１主ビット線ＧＢＡと第２主ビット線ＧＢＢの配線容量が相等しいので、メモリセル１Ａとメモリセル１Ｂの記憶データを夫々読み出す場合、各メモリセルのメモリ機能体の電子蓄積量が同じであれば、その記憶データのデータ読み出しのアクセス時間は同じになる。
【００４５】
尚、メモリセル１Ａのメモリ機能体がゲート電極のドレイン側のサイドウォールに形成されている場合は、２つの主ビット線ＧＢＡ、ＧＢＢの条件を反転させて、第２主ビット線ＧＢＢをグランド電位に接続して、第１主ビット線ＧＢＡをセンスアンプに接続するとともに、１．２Ｖに充電すればよい。メモリセル１Ｂについても同様に２つの主ビット線ＧＢＡ、ＧＢＢの条件を反転させればよい。
【図面の簡単な説明】
【００４６】
【図１】本発明に係る半導体記憶装置の第１実施形態におけるメモリアレイ構成を簡易的に示す回路図
【図２】本発明に係る半導体記憶装置の第２実施形態におけるメモリアレイ構成を簡易的に示す回路図
【図３】本発明に係る半導体記憶装置の第１実施形態におけるメモリアレイのメモリセルに用いられる多値メモリセルの一例としてのサイドウォールメモリ素子の構造を示す素子断面図（Ａ）と回路表記用のシンボル図（Ｂ）
【図４】本発明に係る半導体記憶装置の第２実施形態におけるメモリアレイのメモリセルに用いられる非対称型メモリセルの一例としてのサイドウォールメモリ素子の構造を示す素子断面図（Ａ）と回路表記用のシンボル図（Ｂ）
【図５】仮想接地線を用いた読み出し方式の概念図
【図６】従来の半導体記憶装置における階層ビット線方式のメモリセルアレイの構成例を示す要部回路図
【図７】階層ビット線方式のメモリセルアレイ構造を採用した仮想接地線方式のメモリセルアレイを行方向に複数のサブアレイに分割して構成した例を示す要部回路図
【図８】従来の階層ビット線方式により、図７に示すサブアレイを列方向に複数配列した場合のメモリセルアレイの構成を示す要部回路図
【図９】図８に示すメモリセルアレイ構成における１つのサブアレイを示す要部回路図
【符号の説明】
【００４７】
１、１Ａ、１Ｂ：  メモリセル
２、２Ａ、２Ｂ：  サブアレイ
１００、２００：  サイドウォールメモリ素子
１０１：  チャネル領域
１０２：  半導体層
１０３：  ゲート絶縁膜
１０４：  ゲート電極
１０５：  ソース電極（拡散領域）
１０６：  ドレイン電極（拡散領域）
１０７、１０８：  メモリ機能体
ｍ１、ｍ２：  メモリ機能体
ＷＬ０、Ｗｌａ、ＷＬｎ：  ワード線
ＬＢ１、ＬＢ３、ＬＢ５：  第１ビット線（副ビット線）
ＬＢ２、ＬＢ４：  第２ビット線（副ビット線）
ＧＢＡ：  第１主ビット線（主ビット線）
ＧＢＢ：  第２主ビット線（主ビット線）
ＢＫ１〜ＢＫ５：  ビット選択トランジスタ
Ｍ１〜Ｍ１５：  メモリセル
ＭＢ０〜ＭＢ８：  主ビット線
ＳＢ０〜ＳＢ１５：  副ビット線
【図１】
2005346755.tif 000003
【図２】
2005346755.tif 000004
【図３】
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【図４】
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【図５】
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【図６】
2005346755.tif 000008
【図７】
2005346755.tif 000009
【図８】
2005346755.tif 000010
【図９】
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