(57)【要約】【課題】ゲート絶縁膜の両端に形成されるキャリア蓄積部が、精密な位置に形成され干渉しないように分離される１トランジスタ−１セル構造を実現する。【解決手段】キャリアを蓄積する第１ゲート絶縁膜３上に配置された第１ゲート電極４と、その両側に第１ゲート電極４と容量結合する第２ゲート電極５とが設けられる。第１及び第２ゲート電極の一方に書込電圧が印加されると、他方のフローテング状態にあるゲート電極に電圧が誘導され、その境界近くの狭い範囲にホットキャリアが注入され書込動作がなされる。ソース・ドレインとなる不純物領域2-1,2-2 は、第１ゲート電極から離れて形成される。このため、ドレインの形状、電圧等のばらつきがキャリア蓄積位置に影響しない。第１ゲート電極を高誘電体膜に代えることもできる。【選択図】図１
2005277190.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の両側に形成された第１及び第２不純物領域とを備え、前記第１ゲート絶縁膜の両端部にチャネルから注入されたキャリアを蓄積可能な半導体記憶装置において、
前記第１ゲート絶縁膜と前記第１及び第２不純物領域との間に表出する前記基板上に形成された第２ゲート絶縁膜と、
前記第１ゲート電極の両側の前記基板上に前記第２ゲート絶縁膜を介して形成された、前記第１ゲート電極と容量結合する第２ゲート電極とを有し、
前記第１ゲート電極に書込電圧を印加してフローテング状態にある前記第２ゲート電極に電圧を誘起させ、前記第１及び第２不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第１ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
【請求項２】
半導体基板上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の両側に形成された第１及び第２不純物領域とを備え、前記第１ゲート絶縁膜の両端部にチャネルから注入されたキャリアを蓄積可能な半導体記憶装置において、
前記第１ゲート絶縁膜と前記第１及び第２不純物領域との間に表出する前記基板上に形成された第２ゲート絶縁膜と、
前記第１ゲート電極の両側の前記基板上に前記第２ゲート絶縁膜を介して形成された、前記第１ゲート電極と容量結合する第２ゲート電極とを有し、
前記第２ゲート電極に書込電圧を印加してフローテング状態にある前記第１ゲート電極に電圧を誘起させ、前記第１及び第２不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第１ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
【請求項３】
半導体基板に形成された第１及び第２不純物領域と、
前記第１及び第２不純物領域の間の前記基板上に形成され、両端部にチャネルから注入されたキャリアを蓄積可能な第１ゲート絶縁膜と、
前記第１及び第２不純物領域を形成するためのイオン注入時にイオン注入防止膜となる厚さを有する、前記第１ゲート絶縁膜上に形成された高誘電体膜と、
前記第１ゲート絶縁膜と前記第１及び第２不純物領域との間に表出する前記基板上に形成された第２ゲート絶縁膜と、
前記高誘電体膜上を横断して前記第２ゲート絶縁膜上に延在する制御ゲート電極とを有し、
前記制御ゲート電極に書込電圧を印加して、前記第１及び第２不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第１ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
【請求項４】
前記第１ゲート絶縁膜上に前記第１ゲート電極を形成する工程と、
次いで、前記第１ゲート電極の上面並びに側面及び前記第１絶縁膜の側面を覆う容量絶縁膜と、前記第１ゲート絶縁膜の外側に表出する前記基板表面を覆う前記第２ゲート絶縁膜とを形成する工程と、
次いで、前記第１ゲート電極の側面に前記容量絶縁膜を介して接するダミーサイドウォールを前記第２ゲート絶縁膜上に形成する工程と、
次いで、前記第１ゲート電極及び前記ダミーサイドウォールをマスクとするイオン注入により、前記第１及び第２不純物領域を形成する工程と、
次いで、前記ダミーサイドウォールを除去する工程と、
次いで、前記第１ゲート電極上を横断して前記第２ゲート絶縁膜上に延在する第２ゲート電極を形成する工程とを有することを特徴とする請求項２記載の半導体記憶装置の製造方法。
【請求項５】
前記第１ゲート絶縁膜上に前記高誘電体膜を形成する工程と、
次いで、前記高誘電体膜の外側に表出する前記基板表面を覆う前記第２ゲート絶縁膜とを形成する工程と、
次いで、前記第２ゲート絶縁膜上かつ前記高誘電体膜の側面にダミーサイドウォールをに形成する工程と、
次いで、前記高誘電体膜及び前記ダミーサイドウォールをマスクとするイオン注入により、前記第１及び第２不純物領域を形成する工程と、
次いで、前記ダミーサイドウォールを除去する工程と、
次いで、前記高誘電体膜上を横断して前記第２ゲート絶縁膜上に延在する制御ゲート電極を形成する工程とを有することを特徴とする請求項３記載の半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は不揮発性の半導体記憶装置及びその製造方法に関し、とくにゲート絶縁膜の両端部にキャリアを蓄積して１トランジスタに多ビットを記憶するトランジスタに関する。
【０００２】
ゲート絶縁膜にキャリアを蓄積して記憶する不揮発性半導体記憶装置、例えばＳＯＮＯＳ（Silicon Oxide Nitride Oxide Silicon ）メモリは、ゲート絶縁膜の両端部にキャリアを蓄積して１トランジスタ２ビットメモリセルを構成することができるので、高集積化が容易である。加えて、フラッシュメモリ等のフローテングゲート型メモリに比べて動作電圧が低く、ロジック混載メモリとしての利用に適している。さらに、ゲート酸化膜が薄いのでロジックと混載して同時に製造するのに適している。かかる利点から、ゲート絶縁膜にキャリアを蓄積して記憶する不揮発性半導体記憶装置（以下、便宜のためゲート絶縁膜に窒化膜を含まない場合をも含めて「ＭＮＯＳ（Metal Nitride Oxide Semiconductor)メモリ」という。）は、ロジック混載用の記憶装置として重要とされている。
【背景技術】
【０００３】
従来のＭＮＯＳメモリでは、トランジスタのゲート長を短くするとゲート絶縁膜の両端（ゲート長方向の両端）が接近するため、ゲート絶縁膜の両端部に蓄積されたキャリアが互いに干渉してメモリ動作が不安定になる。このため、素子の微細化が制限されていた。以下、この事情を従来例を参照して説明する。
【０００４】
図１０は従来の半導体記憶装置断面図であり、ＭＮＯＳメモリに用いられるトランジスタの断面を表している。このトランジスタは、図１０を参照して、半導体基板１上面に、トンネル酸化膜３−１、窒化膜３−２及び酸化膜３−３の３層（ＯＮＯ膜）からなる第１ゲート絶縁膜３を介してゲート電極１３が設けられている。そして、ゲート電極１３の両外側に表出する基板１表面に、ソース及びドレインを構成する２つの不純物領域２−１、２−２が形成されている。この不純物領域２−１、２−２は、ゲート電極１３とセルフアラインに形成され、ゲート電極の外側からゲート電極１３の端近傍乃至ゲート電極１３の下面にまで延在する。
【０００５】
このＭＮＯＳトランジスタへの書込は、例えば不純物領域２−１がソース、不純物領域２−２がドレインとなるようにソース電圧Ｖｓ及びドレイン電圧Ｖｄを印加し、同時にゲート電極１３に書込電圧Ｖｗｒ（ドレイン電圧と同極性）を印加することでなされる。このとき、チャネルを走行するキャリア（例えば電子）はドレイン近傍で加速されホットキャリアを生成する。このホットキャリアは、チャネル上面に設けられたトンネル酸化膜３−１を透過して窒化膜３−２のトラップ準位に捕獲され、記憶用の電荷として蓄積される。このキャリアが蓄積される領域（以下「キャリア蓄積部」という。）は、ホットキャリアが生成されるドレイン（不純物領域２−２）近傍のチャネル直上、即ち、第１ゲート絶縁膜３中の窒化膜３−２のドレイン端に近い部分（キャリア蓄積部３Ｂ）である。
【０００６】
他方、上記と逆に不純物領域２−１がドレイン、不純物領域２−２がソースとなるようにソース電圧Ｖｓ及びドレイン電圧Ｖｄを上記と逆方向に印加すると、ホットキャリアの生成はドレインとなる不純物領域２−１近傍で起こり、上記のキャリア蓄積部３Ｂとは反対側のゲート電極１３端に位置するキャリア蓄積部３Ａにキャリアが蓄積される。このように、不純物領域２−１、２−２のいずれか一方をソース、他方をドレインとして選択することで、第１ゲート絶縁膜３の両端に形成されるキャリア蓄積部３Ａ、３Ｂの一方を選択してキャリアを蓄積することができる。従って、１トランジスタで２ビットの情報を記録することができる。（特許文献１を参照。）
上述したように従来のＭＮＯＳトランジスタでは、チャネルのドレイン近傍でキャリアが加速されて生ずるホットキャリア（例えばチャネルホットエレクトロン）をゲート絶縁膜へ注入してキャリアを蓄積する。従って、蓄積部の形成位置は、キャリアが加速されホットキャリアが生成する領域に対応している。
【０００７】
このキャリアが加速される位置は、ドレイン電圧及びドレイン領域の構造（例えばドレインとなる不純物領域とチャネルとの接合位置、あるいは不純物領域及び基板の不純物濃度。）に強く依存する。このため、キャリア蓄積部３Ａ、３Ｂはドレイン電圧及びドレイン領域の構造に応じて移動する。その結果、半導体基板、配線及び不純物領域の製造過程におけるばらつき（例えば、基板の不純物濃度、トランジスタ特性及び配線抵抗のばらつき、又は不純物イオン注入及び熱処理のばらつき。）に起因して、キャリア蓄積部３Ａ、３Ｂの形成位置がばらつく。
【０００８】
このようなキャリア蓄積部３Ａ、３Ｂの形成位置のばらつきは、とくに短チャネルのトランジスタにおいて、キャリア蓄積部３Ａ、３Ｂの接近に伴う蓄積キャリアの干渉による読出動作の不安定性を招来する。従って、かかる動作の不安定性を回避するために、チャネル長を長くしなければならず、素子の微細化・高集積化が制限されていた。とくに、ＳＯＮＯＳメモリを構成するＭＮＯＳトランジスタでは、キャリアを蓄積する第１ゲート絶縁膜として厚いＯＮＯ膜が用いられており、この厚いＯＮＯ膜を通して注入される不純物イオンの散乱が大きいため、不純物領域を精密に形成することが難しい。その結果、キャリア蓄積部３Ａ、３Ｂの形成位置のばらつきが大きく、微細化の障害となっている。
【特許文献１】特開２００２−１６４４４９号公報（図４５及び段落（０００２）〜（０００４））
【発明の開示】
【発明が解決しようとする課題】
【０００９】
上述したように従来のゲート絶縁膜の両端にキャリアを蓄積して記憶する不揮発性半導体記憶装置では、製造過程のばらつきに起因して生ずるドレイン電圧又は不純物領域構造の変動により、ゲート絶縁膜に形成されるキャリア蓄積部の位置が大きくばらつく。その結果、チャネル長が短いとゲート絶縁膜の両端に形成されたキャリア蓄積部の離間間隔が短くなり読出不良を起こすという問題があった。この読出不良を回避するために半導体記憶装置の微細化が制限されていた。
【００１０】
本発明は、ゲート絶縁膜の両端にキャリアを蓄積して記憶する不揮発性半導体記憶装置において、製造過程のばらつきに起因するドレイン電圧又は不純物領域構造のばらつきがあっても、キャリア蓄積部の位置のばらつきが抑制され、常にキャリア蓄積部がゲート絶縁膜の両端近傍に位置のばらつきが小さく形成される半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【００１１】
上述した課題を解決するための本発明の第１の構成に係る半導体記憶装置では、半導体基板上にキャリアを蓄積可能な第１絶縁膜を挟み第１ゲート電極が設けられ、この第１ゲート電極の両側に第１ゲート電極から離してソース・ドレインとして機能する第１及び第２不純物領域が形成されている。そして、第１ゲート電極と第１及び第２不純物領域の間の基板上に、第２ゲート絶縁膜を挟み第２ゲート電極が設けられる。本構成では、この第２ゲート電極は、第１ゲートと電極と容量結合するフローテングゲートとされる。
【００１２】
初めに、上記第１の構成の半導体記憶装置の書込動作について説明する。まず、第１及び第２不純物領域のいずれか一方をソース、他方をドレインとして選択し、それぞれの不純物領域に選択に応じてソース及びドレイン電圧を印加し、同時に第１ゲート電極に書込電圧を印加する。この第１ゲート電極に印加された書込電圧は、第１ゲート電極直下にチャネルを形成する。一方、第２ゲート電極にも第１ゲート電極との容量結合を通して電圧が誘導され、第２ゲート電極直下にもチャネルが形成される。その結果、ソースとドレイン間にチャネルが形成され、第１ゲート絶縁膜のドレインに近い端部にホットキャリアが注入され蓄積される。ソース及びドレインの選択を逆にすることで、第１ゲート絶縁膜の他方の端部にホットキャリアが蓄積される。この動作は、第２ゲート電極の関与を除き、上述した従来例の半導体記憶装置と同様である。
【００１３】
上述した本第１の構成では、第１及び第２不純物領域は、第１ゲート電極から距離をおいて，例えばチャネルがカットされる距離をおいて設けられる。このため、これら不純物領域の電位が第１ゲート電極直下のチャネルの電界に及ぼす影響は小さい。これに対して、第２ゲート電極は、これらの不純物領域と第１ゲート電極間に設けられ、第１ゲート電極に隣接している。このため、第２ゲート電極の電位は第１ゲート電極端近傍のチャネルに大きな電界を生じさせる。即ち、第２ゲート電極に誘導された電圧により、ドレイン側の第１ゲート電極端近傍に大きな電界を発生する。この第２ゲート電極は薄い第２ゲート絶縁膜を介して基板表面に近接して設けられる。このため、第２ゲート電極から発生した電界は、第２ゲート電極と隣接する第１ゲート電極端の近傍に集中し、第１ゲート電極の中央には殆ど到達しない。チャネルを走行するキャリアは主にこの第１ゲート電極端近傍の電界中で加速されホットキャリアを生成するので、第１絶縁膜中へのキャリア注入は第１ゲート電極端近傍の端部領域に制限される。従って、第１絶縁膜の中央部へのキャリア注入が少ないので、第１絶縁膜の両端部に形成されるキャリア蓄積部（キャリアが蓄積される部位）は読出不良を起こさないほど十分に分離して形成される。
【００１４】
このように本第１の構成では、チャネルを走行するキャリアを加速する電界強度は、主に第２ゲート電極の電位により定まり、ドレイン電位の影響は小さい。従って、ドレインの不純物濃度のばらつき、印加電圧のばらつき及びドレイン端位置・深さ等のばらつきがあっても、チャネル内のキャリアの加速へ及ぼす影響は小さい。従って、不純物領域の製造過程におけるばらつきが、キャリア蓄積部の形成位置に及ぼす影響は小さい。また、第２ゲート電極から発生する電界は第１ゲート電極端近傍に集中し中央部には僅かしか影響しないので、キャリア蓄積部の位置、言い換えればキャリアがホットキャリアを生成するまで加速される位置は第２ゲート電極の近傍の狭い領域に制限される。従って、第１絶縁膜の両端に形成されたキャリア蓄積部が読出時に干渉することがなく、短チャネルでも安定して動作する半導体記憶装置となる。
【００１５】
なお、書込時に第２ゲート電極に誘導される電圧は、第１ゲート電極との容量結合の他、ドレインとの容量、その他の浮遊容量あるいはドレイン電圧により変動する。しかし、第２ゲート電極からの電界は第１ゲート電極端近傍に集中するから、第２ゲート電極電圧の変動がキャリア蓄積部の位置に及ぼす影響は小さい。また、第２ゲート電極の容量は、おもに第２ゲート電極の形状と、容量絶縁膜及び第２絶縁膜の厚さ及び誘電率で定まる。通常の製造プロセスでは、これら容量の決定要素のばらつきに起因する第２ゲート電極の誘導電圧の変動は無視し得る程度にすぎない。さらに、第１ゲート電極とドレイン電圧には書込時に同極性の電圧が印加されるから、ドレイン電圧の変動が第２ゲート電極の誘導電圧に与える影響も小さく、本構成において実用上問題にならない。
【００１６】
本発明の第２の構成は、上述した第１の構成の書込電圧が印加されるゲート電極とフローテングゲートとされるゲート電極とを入れ換えたものである。即ち、第２の構成では、第１ゲート電極をフローテング状態とし、第２ゲート電極に書込電圧を印加する。
【００１７】
本第２の構成では、第１ゲート電極に誘導される電圧よりもキャリアを加速するための第２ゲート電極の電圧が高いので、書込電圧を低くすることができる。また、本構成では、第２ゲート電極の電位が書込電圧により決定され、第２ゲート電極の浮遊容量、形状あるいはソース電圧により影響されないので、キャリア蓄積部の位置変動が小さい。
【００１８】
第１及び第２の構成の第２ゲート電極は、第１ゲート電極の側面に容量絶縁膜を介して形成されたサイドウォールから構成することができる。このように第２ゲート電極をセルフアライメントに形成することができるので、第２ゲート電極を精密な形状に形成することができる。
【００１９】
また、第２の構成において、第２ゲート電極を、第１ゲート電極上をチャネル方向に横切り、その第１ゲート電極の両側の基板上に延在させることもできる。例えば、チャネルと垂直方向に延在する第１ゲート電極と直交する第２ゲート電極を、書込電圧が印加される制御ゲート電極として基板上に配置する。このとき、第１ゲート電極の側面に形成されたダミーサイドウォール及びその第１ゲート電極をマスクとするイオン注入により、ソース・ドレインとなる第１及び第２不純物領域を形成し、その後、ダミーサイドウォールを除去して、そこへ第２ゲート電極を配置することができる。この製造方法により製造された半導体記憶装置は、第１ゲート電極と不純物領域の距離がセルフアラインにより精密に形成される。
【００２０】
本発明の第３の構成は、第２の構成の第１ゲート電極を高誘電体膜に代えたものである。この構成では、第２の構成の第２ゲート電極は、書込電圧の印加により第１ゲート絶縁膜直下にチャネルを形成する制御ゲート電極として機能する。この制御ゲート電極（第２ゲート電極）に書込電圧を印加すると、高誘電体上に設けられた制御ゲート電極からの電界が高誘電体膜直下（即ち、第１ゲート絶縁膜直下）にチャネルを形成し、第２の構成と同様の書込動作がなされる。本第３の構成では、ゲート電極は制御ゲート電極のみで足りるから、製造が容易である。
【００２１】
なお、高誘電体膜は、その直下にチャネルが形成される程度に大きな誘電率と薄い膜厚を有するものでなければならない。他方、高誘電体膜は、その後の不純物領域形成のためのイオン注入の際に、イオン注入防止として第１ゲート絶縁膜を保護する程度の厚さを有する必要がある。この高誘電体膜は、高誘電体からなる下層とより誘電率は小さいがイオン注入防止の効果が大きな上層とから構成されてもよい。これにより、チャネル形成が低い書込電圧でなされ、かつ良質の第１ゲート絶縁膜を有する半導体記憶装置が提供される。
【００２２】
また、本発明の第３の構成において、高誘電体膜の側面にダミーサイドウォールを形成してイオン注入し、その後ダミーサイドウォールを除去して制御ゲート電極を形成することもできる。これにより、高誘電体膜と不純物領域の距離がセルフアラインにより精密に形成される。
【００２３】
本発明の第４の構成は、第３の構成において、第２ゲート絶縁膜上、高誘電体膜の側面にフローテング電極を形成してこれを第２ゲート電極とする。さらに、制御ゲート電極を高誘電体膜上及び第２ゲート電極上を横切るように配設する。この構成では、結合容量により、書込電圧に対する第２ゲート電極の誘導電圧を容易に制御することができる。
【発明の効果】
【００２４】
上述したように本発明によれば、製造過程のばらつきに起因してドレイン電圧又は不純物領域構造のばらつきがあっても、キャリア蓄積部の形成位置のばらつきが小さく、常にキャリア蓄積部がゲート絶縁膜の両端近傍に精密に形成される不揮発性半導体記憶装置を提供することができる。
【発明を実施するための最良の形態】
【００２５】
（１）本発明の第１実施形態
本発明の第１実施形態は、第１ゲート電極を制御ゲート電極とし、第２ゲート電極をフローテングゲート電極とする実施形態に関する。なお、本明細書の制御ゲート電極とは、書込電圧が印加されて第１ゲート絶縁膜の直下にチャネルを形成するゲート電極をいう。以下、その製造工程を参照しつつ本実施形態を説明する。
【００２６】
図１は本発明の第１実施形態断面工程図であり、製造工程途中のＭＮＯＳトランジスタの断面を表している。図７は本発明の第１実施形態平面図であり、複数のＭＮＯＳトランジスタを集積したレイアウトを表している。
【００２７】
図１（ａ）および図７を参照して、まず、半導体基板１上にトランジスタ形成領域を画定するＳＴＩ（シャロートレンチ分離帯）１１を形成して、格子状に配列されたトランジスタ形成領域を形成する。次いで、トランジスタのしきい値を決める不純物をイオン注入した後、例えば１０００℃で１０秒間のＲＴＡ処理をして不純物を活性化する（図示せず）。
【００２８】
次いで、熱酸化により厚さ２〜１０ｎｍのトンネル酸化膜３−１を、ＣＶＤ法により厚さ２〜１０ｎｍの窒化膜３−２を、ＣＶＤ法により厚さ５〜２０ｎｍの酸化膜３−３を順次成膜する（これらの膜３−１〜３−３は、のちにパターニングされて窒化膜３−２にキャリアを蓄積する第１ゲート絶縁膜３となる。）。続いて、ＣＶＤ法により厚さ５０〜１５０ｎｍの多結晶シリコン膜（この膜は、のちにパターニングされ第１ゲート電極４となる。）を堆積する。その後、多結晶シリコン膜へ不純物をイオン注入し、１０００℃で５秒間のＲＴＡ処理をして多結晶シリコン膜中の不純物を活性化する。次いで、リソグラフィとドライエッチングを用いて多結晶シリコン膜、酸化膜３−３、窒化膜３−２及びトンネル酸化膜３−１をパターニングし、ＯＮＯ構造の第１ゲート絶縁膜３及び第１ゲート電極４を形成する。なお、この時点で、トンネル酸化膜３−１は残すこともできる。この結果、図７を参照して、紙面の上下に配列されたトランジスタ形成領域を横断し、紙面の上下に延在する第１ゲート電極４（その下に第１ゲート絶縁膜３が配置されている。）が形成される。
【００２９】
次いで、図１（ｂ）を参照して、熱酸化又はＣＶＤ法により、第１ゲート電極４及び第１ゲート絶縁膜３の表出面を被覆する酸化膜からなる容量絶縁膜７と、第１ゲート電極４の外側に延在する基板１の表出面を被覆する酸化膜からなる第２ゲート絶縁膜６を形成する。
【００３０】
次いで、図１（ｃ）を参照して、ＣＶＤ法により基板１上面に厚さ３０〜１５０ｎｍの不純物ドープされた多結晶シリコン膜を成膜し、１０００℃で５秒間のＲＴＡ処理で活性化する。その後、多結晶シリコン膜を全面エッチバックして、第１ゲート電極４の側面に容量絶縁膜７を介して多結晶シリコンのサイドウォールからなる第２ゲート電極５を形成する。なお、この第２ゲート電極５は第２ゲート絶縁膜６上に設けられる。この第２ゲート電極５はフローテングゲートであり、図７を参照して、第１ゲート電極４の両側に容量絶縁膜７を挟んで第１ゲート電極４に沿って延在する。さらに、この第２ゲート電極５の上端は第１ゲート電極４の上端より低くする。これにより、層間絶縁膜のサイドウォールを形成する際に、第２ゲート電極５の上部に層間絶縁膜を残すことができる。従って、第１ゲート電極４上面にサリサイド構造を形成する際、第１ゲート電極４と第２ゲート電極５間の絶縁不良を回避することができる。
【００３１】
次いで、第１ゲート電極４、容量絶縁膜７及び第２ゲート電極５をマスクとするイオン注入により、ソース及びドレインの一部を構成する低濃度不純物領域２−３、２−４を形成する。
【００３２】
次いで、図１（ｄ）を参照して、ＣＶＤ法により基板１上全面に厚さ５０〜１００ｎｍの絶縁膜を成膜し、これをエッチバックして第２ゲート電極５を被覆する絶縁性サイドウォール１４を形成する。次いで、第１ゲート電極４、容量絶縁膜７、第２ゲート電極５及び絶縁性サイドウォール１４をマスクとする不純物のイオン注入後に、１０００℃で５秒間のＲＴＡ処理による活性化を行い、高濃度不純物領域２−５、２−６を形成する。この高濃度不純物領域２−５、２−６は、それぞれ低濃度不純物領域２−３、２−４と合わせてソース又はドレイン領域となる第１及び第２不純物領域２−１、２−２を形成する。
【００３３】
次いで、通常の半導体装置の配線工程と同様に、ＰＶＤ（物理気相堆積）法により厚さ５〜３０ｎｍのＣｏ膜及び厚さ５〜５０ｎｍのＴｉＮ膜を成膜し、次いで５００〜５５０℃で３０秒間のＲＴＡと硫酸過水によるエッチングを用いたサリサイド工程により、第１ゲート電極４及び不純物領域２−１、２−２上にシリサイドを形成する。その後、８００〜９００℃で３０秒間のシリサイドの低抵抗化処理を行う。さらに、層間絶縁膜を堆積し、それぞれ第１及び第２不純物領域に接続される配線１２−１、１２−２及びその他の配線を形成して半導体記憶装置が製造される。
【００３４】
配線１２−１、１２−２は、図７を参照して、トランジスタの行（図７の紙面の左右方向に配設されたトランジスタ。）毎に設けられ、第１及び第２ゲート電極４、５と直交している。この配線１２−１、１２−２の一組を選択し、その一方にドレイン電圧Ｖｄ、他方にソース電圧Ｖｓを印加し、さらに一つの第１ゲート電極４を選択して書込電圧Ｖｗｒを印加する。これにより、選択された配線１２−１、１２−２と選択された第１ゲート電極４との交点に位置する１個のトランジスタが選択され、そのトランジスタのドレインとして選択された側の第１ゲート絶縁膜３端部にキャリアが注入され書込みがなされる。本実施形態では、各トランジスタのそれぞれがＳＴＩ１１により分離されているが、さらに、隣接するトランジスタの第１及び第２不純物領域２−１、２−２を共通にして、フラッシュメモリのＮＯＲ型セルと同様の構成にすることもできる。この場合、ＳＴＩのチャネルに垂直方向のパターンは不要である。
【００３５】
次に、上述した本第１実施形態のトランジスタの書込特性について説明する。図２は本発明の第１実施形態書込特性説明図である。図２（ａ）は第１実施形態のトランジスタの第１ゲート電極のドレイン近傍の部分拡大断面を表している。図２（ｂ）は、ドレインにそれぞれ５Ｖ、６Ｖ及び７Ｖを印加したときの計算により求められた、チャネルとドレイン近傍のエネルギーバンド図を表している。なお、図２（ｂ）の横軸は第１ゲート電極４の端からの距離を、縦軸はチャネルの伝導帯下端エネルギーを表している。
【００３６】
図２（ａ）を参照して、第２不純物領域２−２（隣接する低濃度不純物領域２−４を含む。）がドレインとして選択され、ドレイン電圧Ｖｄが印加される（以下ドレインとして選択された第２不純物領域２−２を「ドレイン２−２」と表示する。）。第１ゲート電極４に書込電圧Ｖｗｒが印加され、その直下にチャネル２１が形成される。第２ゲート絶縁膜６上の第２ゲート電極５には容量絶縁膜７を通して誘導電圧が印加される。その結果、ドレイン２−２と第１ゲート電極４間のオフセット領域２２にもチャネルが形成され、チャネル２１をキャリア２３が走行する。
【００３７】
図２（ｂ）を参照して、伝導帯下端エネルギーはチャネル２１の第１ゲート電極４端近傍で急激に低下し、第１ゲート電極４の外側（オフセット領域２２）では低下が緩やかになりドレイン２−２電位に至る。ホットキャリアの第１ゲート絶縁膜３への注入は、伝導帯下端エネルギーが急激に低下しキャリア２３（図２（ａ））が加速される領域、即ち第１ゲート電極４端近傍のチャネル２１で生ずる。この範囲は図２（ｂ）の円内で示すように極めて狭い範囲に限られる。そのため、ホットキャリアが蓄積キャリア２４として注入される領域（キャリア蓄積部）は、第１ゲート電極４の端部の狭い範囲に制限される。
【００３８】
さらに、ドレイン２−２の電圧が５〜７Ｖの範囲で変動しても、この伝導帯下端エネルギーが急激に低下する位置は殆ど変化していない。これは、ドレイン２−２電圧が、ホットキャリアの発生位置、即ちキャリア蓄積部の形成位置には殆ど影響を及ぼさないことを示している。
【００３９】
上述したように、キャリア蓄積部は、第１ゲート電極の端部の狭い領域に形成され、かつその形成位置はドレイン電圧の影響を殆ど受けない。本発明の発明者は、その理由を図２の計算結果から以下のように推考している。
【００４０】
図２（ｂ）を参照して、ドレイン２−２電圧の差異は、オフセット領域２２内でドレイン２−２から離れるにつれ徐々に小さくなり、オフセット領域２２とチャネル２１との境界ではその差は極めて小さい。このことは、本実施形態では第２ゲート電極５がなければチャネルが形成されずオフセット領域となる程に第１ゲート電極４とドレイン２−２が離れているため、ドレイン２−２からの電界がオフセット領域を超えてチャネル２１まで到達しないことを示唆している。従って、ドレイン２−２の形状（例えばドレインの深さ・平面形状、第１ゲート電極４との距離）又はドレイン２−２若しくは基板１の不純物濃度がチャネル内の電界に及ぼす影響も小さい。
【００４１】
加えて、この境界近傍では、チャネル２１内の伝導帯下端エネルギーの勾配が大きいので、境界において電位差（伝導帯下端エネルギーの差）が存在しても、その電位差により引き起こされる伝導帯下端エネルギーの最大勾配位置の変化は僅かなものにすぎない。このため、ドレイン２−２の電圧及び構造の相違による電界の変化がチャネルまで及んだとしても、その変化がホットキャリアの発生位置の変動に及ぼす影響は小さい。
【００４２】
このように、ドレイン２−２が第１ゲート電極４から離れていること、及び、第１ゲート電極４の端面近傍で急激な伝導帯下端エネルギーの勾配を生ずることから、本実施形態ではキャリア蓄積位置の変動が少なくかつその形成領域も狭い範囲に制限される。
（２）本発明の第２実施形態
本発明の第２実施形態は、第１ゲート電極をフローテングゲートとし、第２ゲート電極に書込電圧を印加する実施形態に関する。図３は本発明の第２実施形態断面工程図であり、製造工程におけるトランジスタの断面を表している。
【００４３】
まず、図３（ａ）を参照して、ＳＴＩを形成し、しきい値を決める不純物ドープをした後、トンネル酸化膜３−１、窒化膜３−２、酸化膜３−３及び厚さ５０〜１５０ｎｍの多結晶シリコン膜（後に第１ゲート電極４となる）を順次堆積し、さらに多結晶シリコン膜に不純物をドープする。以上の工程（図示せず）は第１実施例と同様である。次いで、厚さ３０〜１００ｎｍの窒化膜を堆積し、パターニングして窒化膜マスク２５を形成する。次いで、窒化膜マスク２５を用いて上記積層膜をパターニングし、第１ゲート絶縁膜３、第１ゲート電極４及び窒化膜マスク２５からなる３層パターンを形成する。なお、この３層パターンは、記述の第１実施形態の第１ゲート電極と同じ平面形状のパターンとした。
【００４４】
次いで、図３（ｂ）を参照して、厚さ５〜２０ｎｍの酸化膜を熱酸化又はＣＶＤ法により基板１全面に形成する。この酸化膜は、第１ゲート電極４の側面に形成された部分は容量絶縁膜７に、基板１表面に形成された部分が第２ゲート絶縁膜６になる。
【００４５】
次いで、図３（ｃ）を参照して、第１実施形態と同様の工程により、第１ゲート電極４の側面に多結晶シリコンのサイドウォールからなる第２ゲート電極５を形成する。この第２ゲート電極５の上端を窒化膜マスク２５の上端と揃えることが、第２ゲート電極５にシリサイドを形成できる面積を大きくするために好ましい。次いで、第１及び第２ゲート電極４、５をマスクとするイオン注入及び活性化熱処理により、低濃度不純物領域２−３、２−４を形成する。
【００４６】
次いで、図３（ｄ）を参照して、ＣＶＤ法により絶縁膜を堆積し、エッチバックして第２ゲート電極５の側面に絶縁性サイドウォール１４を形成する。この絶縁性サイドウォール１４は、第２ゲート電極５の上部が表出するようにエッチバック量を調整して形成される。その後、第１ゲート電極４、第２ゲート電極５及び絶縁性サイドウォール１４をマスクとするイオン注入により、高濃度不純物領域２−５、２−６を形成し、第１及び第２不純物領域２−１、２−２とする。
【００４７】
次いで、第１実施形態と同様のサリサイド工程を経て、第２ゲート電極５の表出面及び基板１の表出面にシリサイド膜を形成する。次いで、層間絶縁膜を形成し、必要な配線を形成して第２実施形態に係る半導体記憶装置が製造される。なお、本実施形態でもフラッシュメモリのＮＯＲ型セルと同様の構造にすることができる。
【００４８】
本第２実施形態では、第２ゲート電極５に書込電圧が印加され、第１ゲート電極４はフローテングゲート電極とされる。この第２ゲート電極５の表面にはシリサイド膜が形成されて低抵抗化されるので、遅延が小さい。
（３）本発明の第３実施形態
本発明の第３実施形態は、高誘電体膜の側面にフローテング状態の第２ゲート電極を設け、第１ゲート絶縁膜の直交方向（チャネル方向）に延在する制御ゲート電極を設けた実施形態に関する。以下、その製造工程に沿って説明する。図４は本発明の第３実施形態断面工程図であり、トランジスタの断面構造を表している。図８は本発明の第３実施形態平面図であり、層間絶縁膜を堆積する前の電極配置を表している。
【００４９】
まず、図８を参照して、第１実施形態と同様のＳＴＩ１１を形成し、しきい値調整用の不純物をドープする。次いで、図４（ａ）を参照して、トンネル酸化膜３−１、窒化膜３−２及び酸化膜３−３を順次積層した第１ゲート絶縁膜３を形成し、その上に厚さ３０〜１００ｎｍの高誘電体膜である窒化膜マスク２５を形成する。次いで、窒化膜マスク２５を用いたドライエッチングにより、第１ゲート絶縁膜３と窒化膜マスク２５との積層パターン１５を形成する。この積層パターン１５は、図８を参照して、紙面の上下方向に延在する。なお、トンネル酸化膜３−１を残してもよい。
【００５０】
次いで、図４（ｂ）を参照して、ＣＶＤ法又は熱酸化により基板１上全面に厚さ５〜２０ｎｍの酸化膜を形成する。この酸化膜は、基板１の表出面に形成された部分が第２ゲート絶縁膜６を構成する。なお、積層パターン１５の表面に形成された酸化膜は、第１ゲート絶縁膜３の保護膜となる。
【００５１】
次いで、図４（ｃ）を参照して、ドープされた多結晶シリコンのサイドウォールからなる第２ゲート電極５を積層パターン１５の側面に形成する。この第２ゲート電極５及び窒化膜マスク２５をマスクとするイオン注入により、第１及び第２不純物領域２−１、２−２を形成する。
【００５２】
次いで、図４（ｄ）を参照して、ＣＶＤ法又は熱酸化により第２ゲート電極５の側面を被覆する厚さ５〜２０ｎｍの酸化膜２６を形成する。この酸化膜２６は、単独で又は第２ゲート絶縁膜６と共に積層パターン１５及び第２ゲート電極５の外側に延在する基板１表面を被覆することもできる。
【００５３】
次いで、図４（ｅ）を参照して、ＣＶＤ法により基板１上全面に厚さ５０〜１５０ｎｍの多結晶シリコン膜を堆積し、不純物ドープをした後、これをリソグラフィとドライエッチングによりパターニングして制御ゲート電極８とする。この制御ゲート電極８は、図８を参照して、窒化膜マスク２５及び第１ゲート絶縁膜３の延在方向（紙面の上下方向）と直交する方向に複数のトランジスタ上を横断して延在している。
【００５４】
次いで、層間絶縁膜を堆積し、その上に窒化膜マスク２５に沿って延在し第１及び第２不純物領域２−１、２−２とそれぞれ接続する配線、及びその他の配線を形成して、ＡＮＤ型の半導体記憶装置が製造される。
【００５５】
この実施形態では、書込電圧は制御ゲート電極８に印加され、フローテングゲートである第２ゲート電極に酸化膜２６を誘電体膜とする容量結合を通して電圧を誘起する。かかる本実施形態のトランジスタの書込動作は、上述した第１実施形態と同様である。即ち、第１ゲート絶縁膜３の上に、第１実施形態の第１ゲート電極に代えて、高誘電体膜である窒化膜マスク２５を介して制御ゲート電極８が設けられている。そして、制御ゲート電極８に印加された書込電圧により、第１ゲート絶縁膜３の下にチャネルが形成され書込がなされる。ここで、窒化膜マスク２５の誘電率は高いから、窒化膜マスク２５にイオン注入を防止するに十分な厚さをもたせても、チャネルを形成するに十分な電界を低い書込電圧により発生することができる。
【００５６】
この制御ゲート電極８のパターニングの際、制御ゲート電極８の外側に表出する酸化膜２６、第２ゲート絶縁膜６及びこれと同時に形成された酸化膜、及び第２ゲート電極５をエッチングして除去することが好ましい。図４（ｅ）は図８中のＡＢ断面図、図４（ｆ）は図８中のＣＤ断面図である。その結果、図４（ｆ）を参照して、制御ゲート電極８がない場所では第２ゲート電極５が除去されている。このように、第２ゲート電極５の幅（延長方向の長さ）を制御ゲート電極８の直下に制限することで、制御ゲート電極８の外側に延在する部分から生ずる第２ゲート電極５の浮遊容量を遮断し、浮遊容量に起因する第２ゲート電極５の誘導電圧の低下を回避することができる。
【００５７】
上述した本第３実施形態では、各トランジスタはそれぞれＳＴＩ１１で分離されている。これをフラッシュメモリのＡＮＤ型セルと同様に構成することもできる。例えば、図８を参照して、紙面の上下に隣接する第１不純物領域２−１及び第２不純物領域２−２をそれぞれ連続する領域として形成することで、第１及び第２不純物領域２−１、２−２へ接続する配線を省略することができる。さらに、紙面の左右に隣接する不純物領域２−１、２−２を共通にして面積を小さくすることもできる。これらの隣接セルの不純物領域が連続する領域として形成されるＡＮＤ型セルにおいて、電荷を導電性のフローテングゲートに蓄積するフラッシュメモリと異なり、絶縁膜に蓄積する本発明の半導体記憶装置ではＳＴＩによる分離を設ける必要はない。従って、最初のＳＴＩの形成工程を省略することができる。
（４）本発明の第４実施形態
本発明の第４実施形態は、第１ゲート電極をフローテングゲートとし、書込電圧が印加される第２ゲート電極を第１ゲート電極上をチャネル方向に横切り延在した実施形態に関する。以下、その製造工程に沿って説明する。図５は本発明の第４実施形態断面工程図であり、トランジスタの断面構造を表している。図９は本発明の第４実施形態平面図であり、ＡＮＤ型セル構造の層間絶縁膜を堆積する前の電極配置を表している。
【００５８】
まず、しきい値を調整するためにイオン注入及び活性化処理をする。なお、本実施形態はＡＮＤ型セル構造を採るため、ＳＴＩを形成する必要はない。次いで、図５（ａ）を参照して、第１実施形態と同様にトンネル酸化膜３−１、窒化膜３−２及び酸化膜３−３の積層膜からなる第１ゲート絶縁膜３、その上に厚さ３０〜１００ｎｍの多結晶シリコン膜を順次堆積してパターニングし、第１ゲート絶縁膜３上に第１ゲート電極４が設けられたパターンを形成する。このパターンは、図９の紙面の上下方向に互いに平行に延在する複数のパターンとする。
【００５９】
次いで、図５（ｂ）を参照して、熱酸化又はＣＶＤ法により第１ゲート電極４及び基板の表出面を被覆する厚さ５〜２０ｎｍの酸化膜を形成する。この酸化膜は、第１ゲート電極４の上面及び側面で容量絶縁膜７となり、また基板１の表出面で第２ゲート絶縁膜６となる。
【００６０】
次いで、図５（ｃ）を参照して、ＣＶＤ法により厚さ３０〜１５０ｎｍの窒化膜を堆積し、エッチバックして第１ゲート電極４の側面に窒化膜からなるダミーサイドウォール１０を形成する。次いで、第１ゲート電極４及びダミーサイドウォール１０をマスクとするイオン注入により、第１及び第２不純物領域２−１、２−２を形成する。図９を参照して、この第１及び第２不純物領域２−１、２−２は、第１ゲート電極４と平行に、第１ゲート電極４からダミーサイドウォール１０の厚さで決まるオフセット領域の幅だけ離れて形成される。このダミーサイドウォール１０の使用により、オフセット幅を容易かつ精密に画定することができる。
【００６１】
次いで、図５（ｄ）を参照して、燐酸をエッチャントとしてダミーサイドウォール１０をエッチングして除去する。
【００６２】
次いで図５（ｅ）を参照して、全面にＣＶＤ法により厚さ５０〜１５０ｎｍの多結晶シリコン膜を堆積し、この多結晶シリコン膜へ不純物をイオン注入後、１０００℃で５秒間のＲＴＡ処理により活性化する。次いで、この多結晶シリコン膜をパターニングして第２ゲート電極５を形成する。同時に、第２ゲート電極５の外側に延在する第１ゲート電極４をその上面の酸化膜と共にエッチングして除去する。このとき、第２ゲート電極５の外側に延在する第２ゲート絶縁膜６も同時に除去される。次いで、第２ゲート電極５を絶縁膜で埋め込みＣＭＰ（化学的機械的研磨）により平坦化したのち、第２ゲート電極５上面にシリサイド層を形成する。
【００６３】
この第２ゲート電極は、図９を参照して、第１ゲート絶縁膜３及び第１ゲート電極４と直交する方向（図９の紙面の左右方向）に延在する帯状のパターンとして形成される。そして、図９中のＥＦ断面を表す図５（ｅ）及びＧＨ断面を表す図５（ｆ）を参照して、フローテングゲートである第１ゲート電極４は、第２ゲート電極５と重なる部分にのみ形成され、隣接する第２ゲート電極５の間には存在しない。このように、隣接する第２ゲート電極５直下の第１ゲート電極４を互いに分離することで、第１ゲート電極４に結合する静電容量を小さくし、第２ゲート電極５に印加された書込電圧により第２ゲート電極へ誘起される電圧を大きくすることができる。
【００６４】
上述した本第４実施形態はＳＴＩを形成しないＡＮＤ型セル構造としたが、全てのトランジスタをＳＴＩで絶縁分離し、必要な配線を形成することもできる。この構造で、一つの第２ゲート電極５とこれに直交する第１及び第２不純物領域２−１、２−２と接続する配線の一つとを選択して、その交点のトランジスタに書き込む半導体記憶装置とすることができる。
（５）本発明の第５実施形態
本発明の第５実施形態は、第４実施形態の第１ゲート電極に代えて高誘電体膜を用い、かつ第４実施形態の第２ゲートを制御ゲート電極（書込電圧が印加されて第１ゲート絶縁膜直下にチャネルを形成する電極。）として用いる実施形態に関する。この高誘電体膜は隣接するセル間で連続であってよく、第４実施形態の第１ゲート電極のように分離する必要はない。以下、その製造工程に沿って説明する。図６は本発明の第５実施形態断面工程図であり、トランジスタの断面構造を表している。
【００６５】
まず、しきい値調整のイオン注入と活性化を行う。なお、本実施形態は図９に示す第４実施形態と同様、ＡＮＤ型セル構造を有し、従ってＳＴＩの形成は不要である。もちろん、各トランジスタをＳＴＩで分離する構造の半導体記憶装置とすることもできる。次いで、図６（ａ）を参照して、トンネル酸化膜３−１、窒化膜３−２及び酸化膜３−３を積層した第１ゲート絶縁膜３を第１実施形態と同様に堆積する。次いで、ＣＶＤ法により厚さ３０〜５０ｎｍのＡｌ2 Ｏ3 膜を堆積する。次いで、ドライエッチングによりＡｌ2 Ｏ3 膜及び第１ゲート絶縁膜３をパターニングして、図６の紙面に垂直方向に延在する第１ゲート絶縁膜３とＡｌ2 Ｏ3 とからなる高誘電体膜９の積層パターン１５を形成する。
【００６６】
次いで、図６（ｂ）を参照して、熱酸化又はＣＶＤ法により全面に厚さ５〜２０ｎｍの酸化膜を形成する。この酸化膜のうち基板１の表面に形成された部分が第２ゲート絶縁膜６となる。
【００６７】
次いで、図６（ｃ）を参照して、全面に厚さ３０〜１５０ｎｍの窒化膜を堆積後、エッチバックして積層パターン１５の側面に窒化膜からなるダミーサイドウォール１０を形成する。次いで、積層パターン１５及びダミーサイドウォール１０をマスクとするイオン注入により第１及び第２不純物領域２−１、２−２を形成する。このとき、高誘電体膜９により第１ゲート絶縁膜へのイオン注入が有効に阻止されるので、キャリアを蓄積して記憶する第１ゲート絶縁膜３の特性の劣化が少ない。
【００６８】
次いで、図６（ｄ）を参照して、燐酸をエッチャントとしてダミーサイドウォール１０をエッチングし除去する。
【００６９】
次いで、図６（ｅ）を参照して、全面に多結晶シリコン膜を堆積し、パターニングすることで、積層パターン１５の直交方向（図９の紙面の左右方向）に延在する帯状パターン（図９の第２ゲート電極と同様のパターン）からなる制御ゲート電極８を形成する。本実施形態では、積層パターン１５は、互いに平行に延在する複数の制御ゲート電極８を横断して延在するが、制御ゲート電極８直下と制御ゲート電極８の間とで同じ構造とすることができる。従って、制御ゲート電極８のパターニングのみ考慮すればよく、工程が簡単になる。なお、制御ゲート電極８を構成する多結晶シリコン膜が制御ゲート電極８間に残量しないよう、オーバエッチングをすることが望ましい。
【００７０】
また、本実施形態の高誘電体膜９の誘電率は大きいため、制御ゲート電極８からみた実効ゲート膜厚は薄いので、イオン注入防止に十分な厚い高誘電体膜９を用いてもチャネル形成に必要な電界を印加することができる。
【００７１】
次いで、絶縁膜を堆積しＣＭＰにより制御ゲート電極８間を絶縁膜で埋めたのち、制御ゲート電極８上面にシリサイド膜を形成する。その後、層間絶縁膜帯び必要な配線を形成して半導体記憶装置が製造される。
【００７２】
上述した説明には、以下の付記記載の発明が開示されている。
（付記１）
半導体基板上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の両側に形成された第１及び第２不純物領域とを備え、前記第１ゲート絶縁膜の両端部にチャネルから注入されたキャリアを蓄積可能な半導体記憶装置において、
前記第１ゲート絶縁膜と前記第１及び第２不純物領域との間に表出する前記基板上に形成された第２ゲート絶縁膜と、
前記第１ゲート電極の両側の前記基板上に前記第２ゲート絶縁膜を介して形成された、前記第１ゲート電極と容量結合する第２ゲート電極とを有し、
前記第１ゲート電極に書込電圧を印加してフローテング状態にある前記第２ゲート電極に電圧を誘起させ、前記第１及び第２不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第１ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
（付記２）
半導体基板上に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、前記第１ゲート電極の両側に形成された第１及び第２不純物領域とを備え、前記第１ゲート絶縁膜の両端部にチャネルから注入されたキャリアを蓄積可能な半導体記憶装置において、
前記第１ゲート絶縁膜と前記第１及び第２不純物領域との間に表出する前記基板上に形成された第２ゲート絶縁膜と、
前記第１ゲート電極の両側の前記基板上に前記第２ゲート絶縁膜を介して形成された、前記第１ゲート電極と容量結合する第２ゲート電極とを有し、
前記第２ゲート電極に書込電圧を印加してフローテング状態にある前記第１ゲート電極に電圧を誘起させ、前記第１及び第２不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第１ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
（付記３）
前記第２ゲート電極は、前記第１ゲート電極の側面に設けられた容量絶縁膜を介して前記第１ゲート電極の側面に形成されたサイドウォールからなることを特徴とする付記１又は２記載の半導体記憶装置。
（付記４）
前記第２ゲート電極は、前記第１ゲート電極上を横断してチャネル長方向に延在することを特徴とする付記２記載の半導体記憶装置。
（付記５）
半導体基板に形成された第１及び第２不純物領域と、
前記第１及び第２不純物領域の間の前記基板上に形成され、両端部にチャネルから注入されたキャリアを蓄積可能な第１ゲート絶縁膜と、
前記第１及び第２不純物領域を形成するためのイオン注入時にイオン注入防止膜となる厚さを有する、前記第１ゲート絶縁膜上に形成された高誘電体膜と、
前記第１ゲート絶縁膜と前記第１及び第２不純物領域との間に表出する前記基板上に形成された第２ゲート絶縁膜と、
前記高誘電体膜上を横断して前記第２ゲート絶縁膜上に延在する制御ゲート電極とを有し、
前記制御ゲート電極に書込電圧を印加して、前記第１及び第２不純物領域のうちドレインとして選択された前記不純物領域に近い側の前記第１ゲート絶縁膜の端部にキャリアを注入することを特徴とする半導体記憶装置。
（付記６）
前記高誘電体膜に隣接して前記第２ゲート絶縁膜上に形成されたフローテング状態の第２ゲート電極を有し、
前記制御ゲート電極は、前記高誘電体膜上及び前記制御ゲート電極と容量結合する前記第２ゲート電極上を横断して前記基板上に延在することを特徴とする付記５記載の半導体記憶装置。
（付記７）
前記第１ゲート絶縁膜上に前記第１ゲート電極を形成する工程と、
次いで、前記第１ゲート電極の上面並びに側面及び前記第１絶縁膜の側面を覆う容量絶縁膜と、前記第１ゲート絶縁膜の外側に表出する前記基板表面を覆う前記第２ゲート絶縁膜とを形成する工程と、
次いで、前記第１ゲート電極の側面に前記容量絶縁膜を介して接するダミーサイドウォールを前記第２ゲート絶縁膜上に形成する工程と、
次いで、前記第１ゲート電極及び前記ダミーサイドウォールをマスクとするイオン注入により、前記第１及び第２不純物領域を形成する工程と、
次いで、前記ダミーサイドウォールを除去する工程と、
次いで、前記第１ゲート電極上を横断して前記第２ゲート絶縁膜上に延在する第２ゲート電極を形成する工程とを有することを特徴とする付記４記載の半導体記憶装置の製造方法。
（付記８）
前記第１ゲート絶縁膜上に前記高誘電体膜を形成する工程と、
次いで、前記高誘電体膜の外側に表出する前記基板表面を覆う前記第２ゲート絶縁膜とを形成する工程と、
次いで、前記第２ゲート絶縁膜上かつ前記高誘電体膜の側面にダミーサイドウォールをに形成する工程と、
次いで、前記高誘電体膜及び前記ダミーサイドウォールをマスクとするイオン注入により、前記第１及び第２不純物領域を形成する工程と、
次いで、前記ダミーサイドウォールを除去する工程と、
次いで、前記高誘電体膜上を横断して前記第２ゲート絶縁膜上に延在する制御ゲート電極を形成する工程とを有することを特徴とする付記５記載の半導体記憶装置の製造方法。
【産業上の利用可能性】
【００７３】
本発明によれば、ソース・ドレインの形状、不純物濃度、ドレインへの印加電圧或いは基板濃度という製造工程で生ずるばらつきに対して、キャリアの書込位置が変動せずかつ第１ゲート絶縁膜の両端近くに書き込むことができるトランジスタを提供することができる。従って、チャネル長を短縮しても書き込まれたキャリアの干渉が少なく、セル面積が小さな不揮発性の半導体記憶装置の製造に利用することができる。
【図面の簡単な説明】
【００７４】
【図１】本発明の第１実施形態断面工程図
【図２】本発明の第１実施形態書込特性説明図
【図３】本発明の第２実施形態断面工程図
【図４】本発明の第３実施形態断面工程図
【図５】本発明の第４実施形態断面工程図
【図６】本発明の第５実施形態断面工程図
【図７】本発明の第１実施形態平面図
【図８】本発明の第３実施形態平面図
【図９】本発明の第４実施形態平面図
【図１０】従来の半導体記憶装置断面図
【符号の説明】
【００７５】
１    基板
２−１、２−２  不純物領域
２−３、２−４  低濃度不純物領域
２−５、２−６  高濃度不純物領域
３    第１ゲート絶縁膜
３−１  トンネル酸化膜
３−２  窒化膜
３−３  酸化膜
３Ａ、３Ｂ  キャリア蓄積部
４  第１ゲート電極
５  第２ゲート電極
６  第２ゲート絶縁膜
７  容量絶縁膜
８  制御ゲート電極
９  高誘電体膜
１０  ダミーサイドウォール
１１  ＳＴＩ（シャロートレンチ分離帯）
１２−１、１２−２  配線
１３  ゲート電極
１４  絶縁性サイドウォール
１５  積層パターン
２１  チャネル
２２  オフセット領域
２３  キャリア
２４  蓄積キャリア
２５  窒化膜マスク
２６  酸化膜
Ｖｗｒ  書込電圧
Ｖｓ    ソース電圧
Ｖｄ    ドレイン電圧
【図１】
2005277190.tif 000003
【図２】
2005277190.tif 000004
【図３】
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【図４】
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【図５】
2005277190.tif 000007
【図６】
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【図７】
2005277190.tif 000009
【図８】
2005277190.tif 000010
【図９】
2005277190.tif 000011
【図１０】
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