(57)【要約】【課題】転位欠陥密度が小さく結晶性の良い歪みＳｉ層を有する低コストの半導体ウェーハ及びその製造方法を提供する。【解決手段】少なくとも、シリコン単結晶基板と、該シリコン単結晶基板上にエピタキシャル成長させたＳｉＧｅ層と、該ＳｉＧｅ層上にエピタキシャル成長させたＳｉ層とを備えた半導体ウェーハであって、前記シリコン単結晶基板の表層及び／又は前記ＳｉＧｅ層が多孔質化されたものであることを特徴とする半導体ウェーハ、及び、少なくとも、シリコン単結晶基板の表層を多孔質化して多孔質Ｓｉ層を形成し、該形成した多孔質Ｓｉ層の表面を平滑化する熱処理を行い、該熱処理後の平滑化した多孔質Ｓｉ層の表面にＳｉＧｅ層をエピタキシャル成長させ、該成長させたＳｉＧｅ層の表面にＳｉ層をエピタキシャル成長させることを特徴とする半導体ウェーハの製造方法。【選択図】        図１
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【特許請求の範囲】
【請求項１】
少なくとも、シリコン単結晶基板と、該シリコン単結晶基板上にエピタキシャル成長させたＳｉＧｅ層と、該ＳｉＧｅ層上にエピタキシャル成長させたＳｉ層とを備えた半導体ウェーハであって、前記シリコン単結晶基板の表層及び／又は前記ＳｉＧｅ層の少なくとも一部が多孔質化されたものであることを特徴とする半導体ウェーハ。
【請求項２】
前記ＳｉＧｅ層と前記Ｓｉ層との間に、少なくとも前記ＳｉＧｅ層よりもＧｅ濃度の高い、高濃度ＳｉＧｅ層を有するものであることを特徴とする請求項１に記載された半導体ウェーハ。
【請求項３】
前記ＳｉＧｅ層又は前記高濃度ＳｉＧｅ層の最表層部のＧｅ濃度が１０％以上であることを特徴とする請求項１または２に記載された半導体ウェーハ。
【請求項４】
前記ＳｉＧｅ層及び／又は前記高濃度ＳｉＧｅ層は、転位欠陥密度が１×１０４／ｃｍ２以下のものであることを特徴とする請求項１乃至３のいずれか一項に記載された半導体ウェーハ。
【請求項５】
少なくとも、シリコン単結晶基板の表層を多孔質化して多孔質Ｓｉ層を形成し、該形成した多孔質Ｓｉ層の表面を平滑化した後、該平滑化した多孔質Ｓｉ層の表面にＳｉＧｅ層をエピタキシャル成長させ、該成長させたＳｉＧｅ層の表面にＳｉ層をエピタキシャル成長させることを特徴とする半導体ウェーハの製造方法。
【請求項６】
前記平滑化を熱処理により行うことを特徴とする請求項５に記載された半導体ウェーハの製造方法。
【請求項７】
前記熱処理の前に前記多孔質Ｓｉ層の表面にＳｉ層を形成することを特徴とする請求項６に記載された半導体ウェーハの製造方法。
【請求項８】
前記成長させたＳｉＧｅ層の表面に、少なくとも前記成長させたＳｉＧｅ層よりもＧｅ濃度の高い、高濃度ＳｉＧｅ層をエピタキシャル成長させた後、該成長させた高濃度ＳｉＧｅ層の表面に、前記Ｓｉ層のエピタキシャル成長を行うことを特徴とする請求項５乃至７のいずれか一項に記載された半導体ウェーハの製造方法。
【請求項９】
少なくとも最表層部のＧｅ濃度が１０％以上となるように、前記ＳｉＧｅ層又は前記高濃度ＳｉＧｅ層をエピタキシャル成長させることを特徴とする請求項５乃至８のいずれか一項に記載された半導体ウェーハの製造方法。
【請求項１０】
少なくとも、シリコン単結晶基板の表面にＳｉＧｅ層をエピタキシャル成長させ、少なくとも前記成長させたＳｉＧｅ層の表層を多孔質化して多孔質ＳｉＧｅ層を形成し、該形成した多孔質ＳｉＧｅ層の表面を平滑化した後、該平滑化した多孔質ＳｉＧｅ層の表面にＳｉ層をエピタキシャル成長させることを特徴とする半導体ウェーハの製造方法。
【請求項１１】
前記平滑化を熱処理により行うことを特徴とする請求項１０に記載された半導体ウェーハの製造方法。
【請求項１２】
前記熱処理の前に前記多孔質ＳｉＧｅ層の表面にＳｉＧｅ層を形成することを特徴とする請求項１１に記載された半導体ウェーハの製造方法。
【請求項１３】
前記シリコン単結晶基板の表面に成長させるＳｉＧｅ層の厚さを、ミスフィット転位が発生しない臨界膜厚以下とすることを特徴とする請求項１０乃至１２のいずれか一項に記載された半導体ウェーハの製造方法。
【請求項１４】
前記平滑化した多孔質ＳｉＧｅ層の表面に、前記平滑化した多孔質ＳｉＧｅ層と同等のＧｅ濃度のＳｉＧｅ層又はそれよりもＧｅ濃度の高い高濃度ＳｉＧｅ層をエピタキシャル成長させた後、該成長させたＳｉＧｅ層の表面に、前記Ｓｉ層のエピタキシャル成長を行うことを特徴とする請求項１０乃至１３のいずれか一項に記載された半導体ウェーハの製造方法。
【請求項１５】
少なくとも最表層部のＧｅ濃度が１０％以上となるように、前記ＳｉＧｅ層又は前記高濃度ＳｉＧｅ層をエピタキシャル成長させることを特徴とする請求項１０乃至１４のいずれか一項に記載された半導体ウェーハの製造方法。
【請求項１６】
前記Ｓｉ層をエピタキシャル成長する前に、非酸化性雰囲気で熱処理することを特徴とする請求項５乃至１５のいずれか一項に記載された半導体ウェーハの製造方法。
【請求項１７】
前記エピタキシャル成長させるＳｉ層の厚さを、ミスフィット転位が発生しない臨界膜厚以下とすることを特徴とする請求項５乃至１６のいずれか一項に記載された半導体ウェーハの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、歪みＳｉ層を有する半導体ウェーハおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、高速の半導体デバイスの需要に応えるため、Ｓｉ（シリコン）基板上にエピタキシャル成長させたＳｉＧｅ（シリコンゲルマニウム）層上にＳｉ層をエピタキシャル成長させ、そのＳｉ層をチャネル領域に用いた高速のＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ：酸化物金属半導体電界効果トランジスター）などの半導体デバイスが提案されている。
【０００３】
この場合、ＳｉＧｅ結晶はＳｉ結晶に比べて格子定数が大きいため、ＳｉＧｅ層上にエピタキシャル成長させたＳｉ層には引っ張り歪みが生じている（以下、このように歪みが生じているＳｉ層を歪みＳｉ層と呼ぶ）。その歪み応力によりＳｉ結晶のエネルギーバンド構造が変化し、その結果エネルギーバンドの縮退が解けてキャリア移動度の高いエネルギーバンドが形成される。従って、この歪みＳｉ層をチャネル領域として用いたＭＯＳＦＥＴは通常の１．３〜８倍程度という高速の動作特性を示す。
【０００４】
高速ＭＯＳＦＥＴのチャネル領域として用いられるに十分良質な歪みＳｉ層をエピタキシャル成長させるには、Ｓｉ基板上にエピタキシャル成長させたＳｉＧｅ層が歪み緩和をし、しかもＳｉＧｅ層最表面に欠陥がない（少ない）事が必要である。しかし、Ｓｉ基板上に格子定数が大きいＳｉＧｅ層を充分厚く成長させると、格子不整合のためミスフィット転位がＳｉＧｅ層の成長面に発生する。さらにそのミスフィット転位の両端からＳｉＧｅ層表面に向かって貫通転位が発生するといった問題があった。
【０００５】
ミスフィット転位とは、基板結晶上に格子定数が異なる結晶をエピタキシャル成長させるときに生じる転位である。エピタキシャル成長させる結晶はある膜厚までは基板結晶の原子配列に従って成長するが、ある膜厚を超えるとその物質本来の原子配列に戻ろうとするため、原子配列の整合領域が広がるように原子配置が調整され、ミスフィット転位が生じる。ミスフィット転位が生じるとエピタキシャル成長層内の歪みは緩和される。エピタキシャル成長層の厚さの増加に伴い、発生したミスフィット転位はクローズドループを描くため、その両端（始点と終点）からエピタキシャル成長層表面へ突き抜けようとする貫通転位が発生し、その貫通転位により最表層の結晶性が劣化し、さらにその上に形成する活性エピタキシャル層の結晶性をも劣化させる。この転位が初めて生じるときの膜厚は一般に臨界膜厚と呼ばれる。
【０００６】
ミスフィット転位は、結晶性の低下を招くと共に、電流の漏洩経路となる場合があり、作製される半導体デバイスの信頼性を低下させる大きな要因となる。
このような問題を回避するため、ＳｉＧｅ層のＧｅ組成比を一定の緩い変化率で増加させながらエピタキシャル成長を行って形成したｇｒａｄｅｄ  ＳｉＧｅ層が主に用いられている（特許文献１参照）。また、ＳｉＧｅ層の成長中や成長後に熱処理を行う手法もある。これらにより、発生したミスフィット転位を横方向（成長面）に走らせ、縦方向（成長方向）への転位の走りを減少させる事により最表面へ抜ける転位の密度を下げている。
【０００７】
【特許文献１】
特開２００３−８０２２号公報
【０００８】
【発明が解決しようとする課題】
良質な歪みＳｉ層をエピタキシャル成長させるために、前述のｇｒａｄｅｄ  ＳｉＧｅ層を形成したあと、その表面にＧｅを高濃度（１０％以上）に有し、歪みの少ない格子緩和ＳｉＧｅ層を形成することが好ましい。しかし、歪みを十分に緩和させるには、例えばｇｒａｄｅｄ  ＳｉＧｅ層と格子緩和ＳｉＧｅ層との厚さの合計を３μｍ以上にまでエピタキシャル成長させる必要があり、成長時間がかかるなど生産性において問題があった。
【０００９】
また、このようにして格子緩和ＳｉＧｅ層を形成しても、従来、その格子緩和ＳｉＧｅ層は１×１０６／ｃｍ２程度以上の貫通転位欠陥密度を有するものとなることが避けられない。また、表面の凹凸も大きいものになるため、格子緩和ＳｉＧｅ層の表面に歪みＳｉ層をエピタキシャル成長させる際には、一旦、格子緩和ＳｉＧｅ層の表面にＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ：化学的機械研磨）等の手法で表面を平坦化してから、歪みＳｉ層をエピタキシャル成長させる必要がある。そのため、製造工程が増えて複雑になることによる製造コストアップが避けられない。さらに、成長させる歪Ｓｉ層もその直下層である格子緩和ＳｉＧｅ層の欠陥密度の影響を受けるため、歪みＳｉ層の結晶性が低下するという問題もあった。
【００１０】
このため、より結晶性の良い歪みＳｉ層をエピタキシャル成長させ、製造工程の複雑化を避けるためにその直下のＳｉＧｅ層の転位欠陥密度がより小さく、表面がより滑らかであることが望まれていた。
【００１１】
本発明の目的は、上記の課題を解決し、転位欠陥密度が小さくかつ表面の滑らかなＳｉＧｅ層の表面にエピタキシャル成長させた、結晶性の良い歪みＳｉ層を有する半導体ウェーハを低コストで提供することである。
【００１２】
本発明のもう一つの目的は、転位欠陥密度が小さくかつ表面の滑らかなＳｉＧｅ層をエピタキシャル成長させ、さらにその表面に結晶性の良い歪みＳｉ層をエピタキシャル成長させる低コストで高生産性の半導体ウェーハの製造方法を提供することである。
【００１３】
【課題を解決するための手段】
上記目的達成のため、本発明では、少なくとも、シリコン単結晶基板と、該シリコン単結晶基板上にエピタキシャル成長させたＳｉＧｅ層と、該ＳｉＧｅ層上にエピタキシャル成長させたＳｉ層とを備えた半導体ウェーハであって、前記シリコン単結晶基板の表層及び／又は前記ＳｉＧｅ層の少なくとも一部が多孔質化されたものであることを特徴とする半導体ウェーハが提供される（請求項１）。
【００１４】
このように、シリコン単結晶基板の表層及び／又はＳｉＧｅ層の少なくとも一部が多孔質化されたものであれば、多孔質層によりＳｉＧｅ層の歪みが緩和され、転位欠陥密度が低く結晶性の良いＳｉＧｅ層とすることができ、従ってその上に転位欠陥密度が低く結晶性の良い歪みＳｉ層が形成されたものとすることができる。
【００１５】
また、前記ＳｉＧｅ層と前記Ｓｉ層との間に、少なくとも前記ＳｉＧｅ層よりもＧｅ濃度の高い、高濃度ＳｉＧｅ層を有していてもよい（請求項２）。
このように、Ｓｉ層の直下に高濃度ＳｉＧｅ層があれば、最適な歪みを有する歪みＳｉ層とすることができる。
【００１６】
また、前記ＳｉＧｅ層又は前記高濃度ＳｉＧｅ層の最表層部のＧｅ濃度が１０％以上であることが好ましい（請求項３）。
このように、Ｓｉ層の直下のＳｉＧｅ層または高濃度ＳｉＧｅ層の最表層部のＧｅ濃度が１０％以上、より好ましくは２０％以上であれば、十分な歪みを有する歪みＳｉ層とすることができ、高速半導体デバイスの作製に適する半導体ウェーハとなる。
【００１７】
また、前記ＳｉＧｅ層及び／又は前記高濃度ＳｉＧｅ層は、転位欠陥密度が１×１０４／ｃｍ２以下のものであることが好ましい（請求項４）。
このように、ＳｉＧｅ層及び／又は高濃度ＳｉＧｅ層の転位欠陥密度が１×１０４／ｃｍ２以下であれば、転位欠陥密度が従来の１／１００以下であり、その表面にエピタキシャル成長させるＳｉ層の転位欠陥密度も小さくすることができ、結晶性の良い歪Ｓｉ層となる。
【００１８】
また、本発明の方法は、少なくとも、シリコン単結晶基板の表層を多孔質化して多孔質Ｓｉ層を形成し、該形成した多孔質Ｓｉ層の表面を平滑化した後、該平滑化した多孔質Ｓｉ層の表面にＳｉＧｅ層をエピタキシャル成長させ、該成長させたＳｉＧｅ層の表面にＳｉ層をエピタキシャル成長させることを特徴とする半導体ウェーハの製造方法が提供される（請求項５）。
【００１９】
このように、シリコン単結晶基板の表層を多孔質化して多孔質Ｓｉ層を形成し、その表面を平滑化することにより得られた多孔質Ｓｉ層の表面にＳｉＧｅ層、Ｓｉ層を順次エピタキシャル成長させることにより、転位欠陥密度が小さく、結晶性の良いＳｉＧｅ層を形成することができ、従ってその上に結晶性が良い歪みＳｉ層を有する半導体ウェーハを製造することができる。
尚、本発明における「平滑化」とは、多孔質層の表面の孔を埋め、さらにその表面を平坦化することを意味するものである。
【００２０】
この場合、前記平滑化を熱処理により行うことが好ましい（請求項６）。
このように多孔質Ｓｉ層の表面の平滑化を熱処理により行えば、容易かつ充分な平滑化を行うことができる。
【００２１】
また、前記熱処理の前に前記多孔質Ｓｉ層の表面にＳｉ層を形成してもよい（請求項７）。
このように、多孔質Ｓｉ層の表面にＳｉ層を形成した後に熱処理を行えば、その後のエピタキシャル成長を促し、多孔質Ｓｉ層の表面の孔をふさぐと同時に平坦化することもできる。
【００２２】
また、前記成長させたＳｉＧｅ層の表面に、少なくとも前記成長させたＳｉＧｅ層よりもＧｅ濃度の高い、高濃度ＳｉＧｅ層をエピタキシャル成長させた後、該成長させた高濃度ＳｉＧｅ層の表面に、前記Ｓｉ層のエピタキシャル成長を行ってもよい（請求項８）。
このように、高濃度ＳｉＧｅ層をエピタキシャル成長させ、その表面にＳｉ層をエピタキシャル成長させれば、転位欠陥密度が低く結晶性が良く、かつ最適な歪みを有する歪みＳｉ層を有する半導体ウェーハを製造することができる。
【００２３】
また、少なくとも最表層部のＧｅ濃度が１０％以上となるように、前記ＳｉＧｅ層又は前記高濃度ＳｉＧｅ層をエピタキシャル成長させることが好ましい（請求項９）。
このように、Ｓｉ層の直下のＳｉＧｅ層の最表層部のＧｅ濃度が１０％以上、より好ましくは２０％以上となるようにエピタキシャル成長させれば、十分な歪みを有する歪みＳｉ層とすることができ、高速半導体デバイスの作製に好適な半導体ウェーハを製造することができる。
【００２４】
また、本発明のさらに別の側面に従えば、少なくとも、シリコン単結晶基板の表面にＳｉＧｅ層をエピタキシャル成長させ、少なくとも前記成長させたＳｉＧｅ層の表層を多孔質化して多孔質ＳｉＧｅ層を形成し、該形成した多孔質ＳｉＧｅ層の表面を平滑化した後、該平滑化した多孔質ＳｉＧｅ層の表面にＳｉ層をエピタキシャル成長させることを特徴とする半導体ウェーハの製造方法が提供される（請求項１０）。
【００２５】
このように、シリコン単結晶基板の表面にＳｉＧｅ層をエピタキシャル成長させ、少なくともそのＳｉＧｅ層の表層を多孔質化して多孔質ＳｉＧｅ層を形成し、その表面を平滑化した後、Ｓｉ層をエピタキシャル成長させることにより、ＳｉＧｅ層の厚さが比較的薄く、かつ歪みが緩和されたものとすることができ、従ってその上に転位欠陥密度が小さく、なおかつ結晶性の良い歪みＳｉ層を有する半導体ウェーハを製造することができる。
【００２６】
この場合、前記平滑化を熱処理により行うことが好ましい（請求項１１）。
このように多孔質ＳｉＧｅ層の表面の平滑化を熱処理により行えば、容易かつ充分な平滑化を行うことができる。
【００２７】
また、前記熱処理の前に前記多孔質ＳｉＧｅ層の表面にＳｉＧｅ層を形成してもよい（請求項１２）。
このように、多孔質ＳｉＧｅ層の表面にＳｉＧｅ層を形成した後に熱処理を行えば、その後のエピタキシャル成長を促し、多孔質ＳｉＧｅ層の表面の孔をふさぐと同時に平坦化することもできる。
【００２８】
この場合、前記成長させるＳｉＧｅ層の厚さを、ミスフィット転位が発生しない臨界膜厚以下とすることが好ましい（請求項１３）。
このように、ＳｉＧｅ層の厚さを臨界膜厚以下とすることでミスフィット転位欠陥密度が発生せず、その表面にエピタキシャル成長させるＳｉ層の転位欠陥密度がより小さい半導体ウェーハを製造することができる。
【００２９】
また、前記平滑化した多孔質ＳｉＧｅ層の表面に、前記平滑化した多孔質ＳｉＧｅ層と同等のＧｅ濃度のＳｉＧｅ層又はそれよりもＧｅ濃度の高い高濃度ＳｉＧｅ層をエピタキシャル成長させた後、該成長させたＳｉＧｅ層の表面に、前記Ｓｉ層のエピタキシャル成長を行ってもよい（請求項１４）。
このように、平滑化した多孔質ＳｉＧｅ層の表面に、多孔質ＳｉＧｅ層の表面のＧｅ濃度以上のＧｅ濃度を有するＳｉＧｅ層をエピタキシャル成長させ、その表面にＳｉ層をエピタキシャル成長させれば、転位欠陥密度が低く結晶性が良く、かつ最適な歪みを有する歪みＳｉ層を有する半導体ウェーハを製造することができる。
【００３０】
また、少なくとも最表層部のＧｅ濃度が１０％以上となるように、前記ＳｉＧｅ層又は前記高濃度ＳｉＧｅ層をエピタキシャル成長させることが好ましい（請求項１５）。
このように、Ｓｉ層の直下のＳｉＧｅ層の最表層部のＧｅ濃度が１０％以上となるようにエピタキシャル成長させれば、十分な歪みを有する歪みＳｉ層とすることができ、高速半導体デバイスの作製に好適な半導体ウェーハを製造することができる。
【００３１】
このとき、前記Ｓｉ層をエピタキシャル成長する前に、非酸化性雰囲気で熱処理することが好ましい（請求項１６）。
このように、ＳｉＧｅ層の表面にＳｉ層（歪みＳｉ層）をエピタキシャル成長する前に非酸化性雰囲気で熱処理を加えることにより、多孔質層にミスフィット転位が発生して多孔質層の歪みが緩和され、発生したミスフィット転位の両端を多孔質の孔で終端させる事ができるので、効果的に貫通転位の発生を抑えることができる。
【００３２】
また、前記エピタキシャル成長させるＳｉ層の厚さを、ミスフィット転位が発生しない臨界膜厚以下とすることが好ましい（請求項１７）。
このように、エピタキシャル成長させるＳｉ層の膜厚が臨界膜厚以下であれば、ミスフィット転位が発生しないので転位欠陥密度が小さい結晶性の良好な歪みＳｉ層とすることができ、高速半導体デバイスの作製に好適な半導体ウェーハを製造することができる。
【００３３】
【発明の実施の形態】
以下、本発明の実施の形態を説明するが、本発明はこれに限定されるものではない。
前述したように、ｇｒａｄｅｄ  ＳｉＧｅ層と格子緩和ＳｉＧｅ層とを用いてＳｉＧｅ層の歪みを十分に緩和させるためには、ｇｒａｄｅｄ  ＳｉＧｅ層と格子緩和ＳｉＧｅ層との厚さの合計を３μｍ以上にまでエピタキシャル成長させる必要がある。また、このようにして格子緩和ＳｉＧｅ層を形成しても、その格子緩和ＳｉＧｅ層は１×１０６／ｃｍ２程度以上の転位欠陥密度となることが避けられない。
【００３４】
また、格子緩和ＳｉＧｅ層の表面の凹凸が大きいため、Ｓｉ層をエピタキシャル成長させる際に、格子緩和ＳｉＧｅ層の表面にＣＭＰを行う必要があるので、製造工程が増えて複雑化することによるコストアップが伴う。
【００３５】
本発明者らは、少なくとも、シリコン単結晶基板と、該シリコン単結晶基板上にエピタキシャル成長させたＳｉＧｅ層と、該ＳｉＧｅ層上にエピタキシャル成長させたＳｉ層とを備えた半導体ウェーハであって、前記シリコン単結晶基板の表層及び／又は前記ＳｉＧｅ層の少なくとも一部が多孔質化されたものであれば、多孔質内の無数の微小孔によりＳｉＧｅ層内の歪みが緩和され、その上に良質の歪みＳｉ層を形成できることを見出し、本発明を完成させた。
以下、図を用いて本発明の実施形態を詳細に説明する。
【００３６】
図１は本発明の第一の実施形態に従う半導体ウェーハの製造工程を示す。まず、従来知られる方法により図１（ａ）のようなＳｉ単結晶ウェーハ１を作製する。ウェーハ１に特に制限はないが、例えば直径は２００ｍｍ、抵抗率は０．００１〜１０Ω・ｃｍ程度のものが使用される。
【００３７】
次に、図１（ｂ）のように、ウェーハ１の表層を多孔質化して多孔質Ｓｉ層２を形成する。多孔質化する方法としては、例えば陽極化成法などが用いられる。陽極化成法とは、フッ化水素（ＨＦ）水溶液中で、シリコン単結晶基板を陽極とし、例えば白金（Ｐｔ）のグリッドを陰極とし、両極間に適当な通電を行うことにより、シリコン単結晶基板表層に、全体として結晶性を残した状態で、大きさが約１０ｎｍ程度の無数の微小孔を形成する方法である。
【００３８】
図３は陽極化成法で用いられる装置の概略図を示す。微小孔が形成されるＳｉ単結晶ウェーハ１３はＳｉ陽極板１２に取り付けられており、Ｐｔからなる陰極１４との間はＨＦ水溶液１５で満たされている。使用するＨＦ水溶液のＨＦ濃度については好ましくは５〜５０％である。陽極化成時にシリコン表面に生じる水素による不均一な微小孔の生成を防ぐため、溶液にエタノールを混入して水素を除去することが効果的であり、例えばＨＦ／Ｈ２Ｏ／Ｃ２Ｈ５ＯＨを１：１：２の比で混合した組成の水溶液を用いることができる。一般に、液温は５〜７０℃、電流密度は５〜３００ｍＡ／ｃｍ２である。生成多孔質膜の多孔度は、約２０〜８０％の間で制御することができる。
【００３９】
こうして形成した多孔質Ｓｉ層２の表面を平滑化するために、例えば熱処理を行う（図１（ｃ））。熱処理は抵抗加熱式バッチ炉やＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）炉内で、水素又はアルゴン等の不活性ガス、あるいはこれらの混合ガスを用いて、温度１，０００〜１，４００℃で行うことができる。処理時間としては、典型的には、抵抗加熱式バッチ炉では０．５から１０時間、ＲＴＡ炉では１〜３００秒である。この熱処理により多孔質Ｓｉ層の表面の微小孔が塞がれ、かつ、表面の凹凸が低減された表面３となる。
尚、平滑化としては、例えばアモルファスＳｉ層をプラズマ下で５０〜１００ｎｍ程度、多孔質Ｓｉ層の表面に気相成長させた後、上記と同様の熱処理を行うことにより固相エピタキシャル成長を促し、多孔質の孔をふさぐと同時に平坦化することもできる。
【００４０】
次に、図１（ｄ）のように、平滑化された多孔質Ｓｉ層の表面３にＳｉＧｅ層４をエピタキシャル成長させる。エピタキシャル成長はＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ：化学蒸着）法やＭＢＥ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：分子線エピタキシー）法などにより行うことができる。ＣＶＤ法の場合は、例えば、Ｓｉ原料ガスとしてＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４があり、Ｇｅ原料ガスとしてＧｅＨ４やＧｅＣｌ４がある。これらＳｉ原料ガス、Ｇｅ原料ガスを混合して用いる。キャリアガスとしてはＨ２が用いられる。成長条件としては、例えば温度６００〜１，０００℃、圧力１００Ｔｏｒｒ以下とすればよい。Ｇｅ濃度に関しては、Ｓｉ層に適当な歪みを与えるために、１０％以上が好ましく、２０％以上であることがより好ましい。特に歪みＳｉ層の直下となるＳｉＧｅ層の表面は、Ｇｅ濃度を２０％以上とすることが好ましく、エピタキシャル成長の終盤でのＧｅＨ４などのＧｅ原料ガスの供給量を増加させることによって、表面Ｇｅ濃度を２０％以上の所望値にすることができる。
【００４１】
このときＳｉＧｅ層４には圧縮応力が働くが、その圧縮応力は多孔質層に吸収されるので、ＳｉＧｅ層４は歪みが緩和された状態となり、ＳｉＧｅ層４にはミスフィット転位が抑制され、貫通転位欠陥密度も小さく、結晶性が良好なものとなる。
ＳｉＧｅ層４の歪み緩和をより完全なものとするため、ＳｉＧｅ層が固相状態を保つ温度で、例えばＡｒ、Ｈ２、Ｎ２などの非酸化性雰囲気下の熱処理を行う。これにより、歪みが集中している多孔質層にミスフィット転位が発生し、多孔質層の歪みが緩和される。発生したミスフィットは多孔質の孔に到達することでそれ以上に成長せず、結果として多孔質層上のＳｉＧｅ層やＳｉ層に欠陥を発生させない。
【００４２】
次に、図１（ｅ）のように、ＳｉＧｅ層４の表面にＳｉ層５をエピタキシャル成長させる。エピタキシャル成長はＣＶＤ法やＭＢＥ法などにより行うことができる。ＣＶＤ法の場合は、例えば、原料ガスとしてＳｉＨ４やＳｉＨ２Ｃｌ２、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８を用いることができる。成長条件としては、温度６００〜１，０００℃、圧力１００Ｔｏｒｒ以下とすればよい。膜厚は臨界膜厚以下の２〜２００ｎｍ程度であり、好ましくは１００ｎｍ以下である。
【００４３】
また、図１（ｆ）のように、ＳｉＧｅ層４の表面に高濃度ＳｉＧｅ層６をエピタキシャル成長させてから、Ｓｉ層５をエピタキシャル成長させてもよい。このエピタキシャル成長させる高濃度ＳｉＧｅ層６のＧｅ濃度はその直下のＳｉＧｅ層４よりも高く、２０％以上であることが好ましい。この高濃度ＳｉＧｅ層６は、歪みが十分に緩和されたＳｉＧｅ層４の表面にエピタキシャル成長されたものであるので、歪みが十分に緩和された高濃度ＳｉＧｅ層６であり、転位欠陥密度が小さく、結晶性も良好なものである。また、このように高濃度ＳｉＧｅ層６をエピタキシャル成長させる場合には、ＳｉＧｅ層４のＧｅ濃度は必ずしも２０％以上でなくてもよく、適宜設定すればよい。
また、高濃度ＳｉＧｅ層６の表面にＳｉ層５をエピタキシャル成長する直前に、前記と同様に非酸化性雰囲気下の熱処理を加えることもできる。
【００４４】
Ｓｉ層５にはＳｉＧｅ層４又は高濃度ＳｉＧｅ層６との格子定数の不整合による適切な歪みが生じており、キャリア移動度の高いエネルギーバンド構造を持ち、高速半導体デバイスの作製に適するものなる。しかも、臨界膜厚以下であるので転位欠陥密度が小さく結晶性の良好なＳｉＧｅ層の表面にエピタキシャル成長されたものであるため、転位欠陥密度が小さく結晶性の良好な歪みＳｉ層となる。
従って、上記の製造方法で作製された半導体ウェーハは、高速でかつ信頼性の高い半導体デバイスの作製に適するものである。
【００４５】
図２は本発明の第二の実施形態に従う半導体ウェーハの製造工程を示す。まず、従来知られる方法により図２（ａ）のようなＳｉ単結晶ウェーハ１を作製する。第一の実施形態と同様に、ウェーハの直径は例えば２００ｍｍであり、抵抗率が０．００１〜１０Ω・ｃｍ程度のものが使用される。
【００４６】
次に、図２（ｂ）のように、ウェーハの表面にＳｉＧｅ層７をエピタキシャル成長させる。エピタキシャル成長はＣＶＤ法やＭＢＥ法などにより行い、ＣＶＤ法の場合は、例えば、第一の実施形態と同様に、Ｓｉ原料ガスとしてＳｉＨ４、ＳｉＨ２Ｃｌ２、ＳｉＨＣｌ３、ＳｉＣｌ４、Ｇｅ原料ガスとしてＧｅＨ４やＧｅＣｌ４があり、これらＳｉ原料ガス、Ｇｅ原料ガスを混合して用いる。また、キャリアガスとしてはＨ２が用いられる。成長条件として、温度６００〜１，０００℃、圧力１００Ｔｏｒｒ以下とすればよい。Ｇｅ濃度としては１０％以上が好ましく、２０％以上がより好ましい。成長膜厚は、ミスフィット転位の発生を防ぐため、臨界膜厚以下とすることが好ましい。
【００４７】
次に、図２（ｃ）のように、エピタキシャル成長させたＳｉＧｅ層７を多孔質化して多孔質ＳｉＧｅ層８を形成する。多孔質化は、第一の実施形態と同様に、陽極化成法により行うことができる。また、このときの多孔質化は、ＳｉＧｅ層７だけに対してだけでなく、その下層であるＳｉ単結晶ウェーハの表層にまでおこなってもよいし、ＳｉＧｅ層７の表層のみに行ってもよい。
【００４８】
こうして形成した多孔質ＳｉＧｅ層８の表面を平滑化するために、例えば熱処理を行う（図２（ｄ））。熱処理は第一の実施例と同様の方法、条件でおこなうことができる。この熱処理により多孔質ＳｉＧｅ層の表面の微小孔が塞がれ、歪みのない、平滑化された表面９となる。
【００４９】
次に、図２（ｅ）のように、平滑化した多孔質ＳｉＧｅ層の表面９にＳｉ層１０をエピタキシャル成長させる。エピタキシャル成長は第一の実施例と同様、ＣＶＤ法やＭＢＥ法などにより行うことができる。ＣＶＤ法の場合は、例えば、キャリアガスとしてＨ２を用い、原料ガスとしてＳｉＨ４やＳｉＨ２Ｃｌ２、Ｓｉ２Ｈ６、Ｓｉ３Ｈ８を用いることができる。成長条件としては、温度６００〜１，０００℃、圧力１００Ｔｏｒｒ以下とすればよい。膜厚は臨界膜厚以下の２〜２００ｎｍ程度であり、好ましくは１００ｎｍ以下である。
【００５０】
また、図２（ｆ）のように、平滑化したＳｉＧｅ層の表面９にそのＳｉＧｅ層と同等、又は、それよりＧｅ濃度の高いＳｉＧｅ層１１をエピタキシャル成長させてから、Ｓｉ層１０をエピタキシャル成長させてもよい。このエピタキシャル成長させるＳｉＧｅ層１１のＧｅ濃度はその直下のＳｉＧｅ層８と同一かそれよりも高く、２０％以上であることが好ましい。このＳｉＧｅ層１１は、多孔質ＳｉＧｅ層の表面９にエピタキシャル成長されたものであるので、歪みが十分に緩和されたＳｉＧｅ層１１であり、転位欠陥密度が小さく、結晶性も良好なものである。また、このようにＳｉＧｅ層１１をエピタキシャル成長させる場合には、ＳｉＧｅ層７のＧｅ濃度は必ずしも２０％以上でなくてもよく、適宜設定すればよい。
また、この場合においても、多孔質ＳｉＧｅ層９またはＳｉＧｅ層１１の表面にＳｉ層１０をエピタキシャル成長する前に、非酸化性雰囲気下の熱処理を加えることもできる。
【００５１】
上記のＳｉ層１０には平滑化された多孔質ＳｉＧｅ層表面９又はＳｉＧｅ層１１との格子定数の不整合による適切な歪みが生じており、キャリア移動度の高いエネルギーバンド構造を持ち、高速半導体デバイスの作製に適するものとなる。しかも、臨界膜厚以下であるので転位欠陥密度が小さく結晶性の良好なＳｉＧｅ層の表面にエピタキシャル成長されたものであるため、この歪みＳｉ層も転位欠陥密度が小さく結晶性の良好なものとなる。従って、上記の製造方法で作製された半導体ウェーハは、高速でかつ信頼性の高い半導体デバイスの作製に適するものである。
また、本発明ではＳｉＧｅ層の厚さを薄くできる上に、表面のＣＭＰ等も必要でないため、低コスト化、高生産性にも寄与することが可能である。
【００５２】
【実施例】
以下、本発明の実施例及び比較例を挙げて本発明を具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
直径２００ｍｍのシリコン単結晶ウェーハの表面を陽極化成法により多孔質化し、その表面を水素雰囲気中でアニールし、その後ＣＶＤ法によりＳｉＧｅ層、Ｓｉ層を順次エピタキシャル成長させ、歪みＳｉ層を有する半導体ウェーハを製造した。各製造工程における製造条件を表１に示す。
【００５３】
【表１】
2005038964.tif 000003
【００５４】
表１の条件で成長させたＳｉＧｅ層の転位欠陥密度を化学エッチングによるエッチピット法により測定したところ、その値は１×１０４／ｃｍ２以下であった。また、原子間力顕微鏡によりウェーハ中心部の１×１μｍの範囲に対して表面粗さ（ＲＭＳ：Ｒｏｏｔ  Ｍｅａｎ  Ｓｑｕａｒｅ  Ｒｏｕｇｈｎｅｓｓ／自乗平均平方根粗さ）を測定したところ、その値は０．４ｎｍであった。
同じく、表１の条件で成長させたＳｉ層の転位欠陥密度を化学エッチングによるエッチピット法により測定したところ、その値は１×１０４／ｃｍ２以下であった。
【００５５】
（実施例２）
直径２００ｍｍのシリコン単結晶ウェーハの表面にＣＶＤ法によりＳｉＧｅ層をエピタキシャル成長させ、そのＳｉＧｅ層を陽極化成法により多孔質化し、その表面を水素雰囲気中でアニールした後に、ＣＶＤ法により高濃度ＳｉＧｅ層、Ｓｉ層を順次エピタキシャル成長させ、歪みＳｉ層を有する半導体ウェーハを製造した。各製造工程における具体的な条件を表２に示す。
【００５６】
【表２】
2005038964.tif 000004
【００５７】
表２の条件で成長させた高濃度ＳｉＧｅ層の転位欠陥密度を化学エッチングによるエッチピット法により測定したところ、その値は１×１０４／ｃｍ２以下であった。また、原子間力顕微鏡によりウェーハ中心部の１×１μｍの範囲に対して表面粗さを測定したところ、その値は０．４ｎｍであった。
同じく、表２の条件で成長させたＳｉ層の転位欠陥密度をエッチピット法により測定したところ、その値は１×１０４／ｃｍ２以下であった。
【００５８】
（比較例）
直径２００ｍｍのシリコン単結晶ウェーハの表面にＣＶＤ法によりｇｒａｄｅｄ  ＳｉＧｅ層、格子緩和ＳｉＧｅ層、Ｓｉ層を順次エピタキシャル成長させ、歪みＳｉ層を有する半導体ウェーハを製造した。但し、前述のように、格子緩和ＳｉＧｅ層の表面の凹凸は大きいものになるため、格子緩和ＳｉＧｅ層の表面にＣＭＰを行って表面を平滑化してから歪みＳｉ層のエピタキシャル成長を行った。各製造工程における具体的な条件を表３に示す。
【００５９】
【表３】
2005038964.tif 000005
【００６０】
表３の条件で成長させた格子緩和ＳｉＧｅ層の転位欠陥密度を化学エッチングによるエッチピット法により測定したところ、その値は１×１０６／ｃｍ２以上であった。また、原子間力顕微鏡によりＣＭＰを行う前のウェーハ中心部の１×１μｍの範囲で表面粗さを測定したところ、その値は２ｎｍであった。
同じく、表１の条件で成長させたＳｉ層の転位欠陥密度を化学エッチングによるエッチピット法により測定したところ、その値は１×１０６／ｃｍ２以上であった。
【００６１】
すなわち、実施例と比較例の結果が示すように、本発明に従って製造された半導体ウェーハは、ＣＭＰを必要とせず、歪みＳｉ層の転位欠陥密度が小さく、高速半導体デバイスの作製に適するものとなった。
【００６２】
なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は単なる例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。
【００６３】
【発明の効果】
以上説明したように、本発明によれば、表面が滑らかであり、転位欠陥密度が低く結晶性の良いＳｉＧｅ層とすることができるので、転位欠陥密度が低く結晶性の良い歪みＳｉ層を有する半導体ウェーハ及びその製造方法が提供される。
【図面の簡単な説明】
【図１】（ａ）〜（ｆ）は本発明の第一の実施形態に従う半導体ウェーハの製造工程を示す図である。
【図２】（ａ）〜（ｆ）は本発明の第二の実施形態に従う半導体ウェーハの製造工程を示す図である。
【図３】陽極化成法で用いられる装置の概略図である。
【符号の説明】
１…Ｓｉ単結晶ウェーハ、  ２…多孔質Ｓｉ層、
３…平滑化された多孔質Ｓｉ層表面、  ４…ＳｉＧｅ層、
５，１０…Ｓｉ層、  ６，１１…高濃度ＳｉＧｅ層、
７…ＳｉＧｅ層、  ８…多孔質ＳｉＧｅ層、
９…平滑化された多孔質ＳｉＧｅ層表面、
１２…Ｓｉ陽極板、  １３…Ｓｉ単結晶ウェーハ、
１４…Ｐｔ陰極、  １５…ＨＦ水溶液。
【図１】
2005038964.tif 000006
【図２】
2005038964.tif 000007
【図３】
2005038964.tif 000008