(57)【要約】【課題】  パワーアンプ用途等に適し、再現性に優れたダブルリセス構造を有した電界効果トランジスタを実現する。【解決手段】  エッチング選択比の異なるＡｌＧａＡｓ層９，ＩｎＧａＰ層８を用いることにより２段目のリセスの深さをＡｌＧａＡｓ層９の膜厚によって一意的に決定でき、ダブルリセス構造を再現性よく形成することができるとともに、ゲート電極１４の両脇表面をＡｌＧａＡｓ層９とすることによりパワーアンプ用途等に適した高耐圧なデバイスを実現することができる。【選択図】  図１
2005191022.tif 000002
【特許請求の範囲】
【請求項１】
半絶縁性基板上に形成されたチャネル層と、前記チャネル層上に形成されたＩｎＧａＰからなる第1の半導体層と、前記第1の半導体層上に形成され開口を有するＡｌＧａＡｓからなる第２の半導体層と、前記第２の半導体層上に形成され前記第２の半導体層の開口領域を含みかつより広い領域の開口を有するキャップ層と、前記キャップ層の開口の内側の前記第２の半導体層上に形成されかつ前記第２の半導体層の開口に埋め込まれたゲート電極と、前記ゲート電極の両側の前記キャップ層上に形成されたソース電極およびドレイン電極とを備えた電界効果トランジスタ。
【請求項２】
半絶縁性基板上にバッファ層を形成する工程と、
前記バッファ層の上にチャネル層を形成する工程と、
前記チャネル層上にＩｎＧａＰからなる第１の半導体層を形成する工程と、
前記第1の半導体層上にＡｌＧａＡｓからなる第２の半導体層を形成する工程と、
第２の半導体層の上にキャップ層を形成する工程と、
前記キャップ層の上に開口を有する第１のフォトレジストパターンを形成する工程と、
前記第１のフォトレジストパターンをマスクにして前記キャップ層を前記第２の半導体層に対して選択的にドライエッチングまたはウェットエッチングにより除去することにより前記キャップ層に第１の開口を形成する工程と、
前記キャップ層の第１の開口を通じて前記第２の半導体層を前記第１の半導体層に対して選択的にエッチングすることにより前記第２の半導体層に開口を形成する工程と、
前記キャップ層の上に前記第１のフォトレジストパターンの開口よりも広い開口を有する第２のフォトレジストパターンを形成する工程と、
前記第２のフォトレジストパターンをマスクにして前記キャップ層のみを選択的にエッチングすることにより前記キャップ層に第２の開口を形成する工程と、
前記キャップ層の第２の開口の内側の前記第２の半導体層上に設けられかつ前記第２の半導体層の開口を埋め込むゲート電極を形成する工程とを有する電界効果トランジスタの製造方法。
【請求項３】
前記第２の半導体層に開口を形成する工程は、リン酸及び過酸化水素水を含む水溶液を用いて前記第２の半導体層をエッチングすることを特徴とする請求項２記載の電界効果トランジスタの製造方法。
【請求項４】
前記キャップ層に第２の開口を形成する工程は、クエン酸及び過酸化水素水を含む水溶液を用いて前記キャップ層をエッチングすることを特徴とする請求項２記載の電界効果トランジスタの製造方法。
【請求項５】
前記キャップ層に第２の開口を形成する工程は、ＳｉＣｌ4及びＳＦ6を含むガスを用いて前記キャップ層をエッチングすることを特徴とする請求項２記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、化合物半導体を用いた電界効果トランジスタ及びその製造方法に関するものである。
【背景技術】
【０００２】
近年、ＧａＡｓをはじめとする化合物半導体を用いた電界効果トランジスタは無線通信とりわけ携帯電話端末のパワーアンプやスイッチ等に広く用いられるようになった。このＧａＡｓ  ＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）ではＰＨＥＭＴと呼ばれるＡｌＧａＡｓをショットキー接合として用いたＦＥＴが一般的である。このＰＨＥＭＴをパワーアンプ用途でもちいる場合にはゲート電極脇のＡｌＧａＡｓ／保護膜界面に形成される表面準位によってソース抵抗の増大や表面準位の充放電による周波数分散によって十分なパフォーマンスが達成できない。この課題は、ダブルリセス構造と呼ばれる構造を用いることにより、ＡｌＧａＡｓ表面をチャネル層より離すことで回避できることが知られている（特許文献１参照）。
【０００３】
図１６は、従来のダブルリセス構造の電界効果型トランジスタの断面図である。図１６において、半絶縁性ＧａＡｓからなる基板５１の上に、後に成長するエピタキシャル層５９と基板５１との格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍのバッファ層５２、アンドープＡｌＧａＡｓで構成されたバッファ層５３、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層５４、厚さ５ｎｍのアンドープＡｌＧａＡｓで構成されたスペーサ層５５、ｎ型不純物イオンであるＳｉが１原子層のみプレーナードーピングされてなるキャリア供給層５６（破線部分）、厚さ３０ｎｍのアンドープＡｌＧａＡｓで構成されたショットキー層５７、厚さ１００ｎｍのｎ+−ＧａＡｓで構成されたキャップ層５８が順次形成されている。さらに、キャップ層５８上の２カ所にオーミック電極６０が形成されている。ここで、アンドープＡｌＧａＡｓで構成されたショットキー層５７には窪みが設けられており、その窪みを被覆するようにゲート電極６２が形成されている。また、オーミック電極６０の近傍には、素子分離領域６１が形成されている。さらに、ゲート電極６２やショットキー層５７およびキャップ層５８の露出表面を被覆するようにＳｉＮやＳｉＯからなる膜厚の薄い絶縁保護膜（図示せず）が形成されている。
【特許文献１】特開平１１−１５０２６３号公報
【特許文献２】特開平９−０４５８９４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
上記従来のダブルリセス構造を有するＦＥＴは以下に説明するように問題を有している。
【０００５】
ダブルリセス構造のナローリセス深さはゲート・ドレイン電極間の耐圧特性と相関があるが、従来の方法では単一の材料で２段目のリセス構造を作製するためその数１０ｎｍ程度の深さを制御することは困難であり、再現性がよくない。このため、特許文献２にはエッチングの制御がしやすい選択比の高いＡｌＧａＡｓ、ＩｎＧａＰの２種類の材料を用いた電界効果トランジスタも提案されている。しかしながら、この構造ではゲート電極脇表面をＩｎＧａＰ層で構成するため、パワーアンプ用途で用いる場合にはＩｎＧａＰ表面の準位が少ないことにより十分な耐圧を得ることが困難である。
【０００６】
本発明の目的は、パワーアンプ用途等に適し、再現性に優れたダブルリセス構造を有した電界効果トランジスタ及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の電界効果トランジスタは、半絶縁性基板上に形成されたチャネル層と、チャネル層上に形成されたＩｎＧａＰからなる第1の半導体層と、第1の半導体層上に形成され開口を有するＡｌＧａＡｓからなる第２の半導体層と、第２の半導体層上に形成され第２の半導体層の開口領域を含みかつより広い領域の開口を有するキャップ層と、キャップ層の開口の内側の第２の半導体層上に形成されかつ第２の半導体層の開口に埋め込まれたゲート電極と、ゲート電極の両側のキャップ層上に形成されたソース電極およびドレイン電極とを備えている。
【０００８】
この構成によれば、エッチング選択比の高いＡｌＧａＡｓ、ＩｎＧａＰの２種類の材料を用いているため、均一性及び再現性に優れたダブルリセス構造を形成することができる。また、ゲート電極両脇表面にＡｌＧａＡｓ層を構成するため、表面準位により電界が緩和され、パワーＦＥＴ用途に向いた高耐圧を容易に得ることができる。
【０００９】
本発明の電界効果トランジスタの製造方法は、半絶縁性基板上にバッファ層を形成する工程と、バッファ層の上にチャネル層を形成する工程と、チャネル層上にＩｎＧａＰからなる第１の半導体層を形成する工程と、第1の半導体層上にＡｌＧａＡｓからなる第２の半導体層を形成する工程と、第２の半導体層の上にキャップ層を形成する工程と、キャップ層の上に開口を有する第１のフォトレジストパターンを形成する工程と、第１のフォトレジストパターンをマスクにしてキャップ層を第２の半導体層に対して選択的にドライエッチングまたはウェットエッチングにより除去することによりキャップ層に第１の開口を形成する工程と、キャップ層の第１の開口を通じて第２の半導体層を第１の半導体層に対して選択的にエッチングすることにより第２の半導体層に開口を形成する工程と、キャップ層の上に第１のフォトレジストパターンの開口よりも広い開口を有する第２のフォトレジストパターンを形成する工程と、第２のフォトレジストパターンをマスクにしてキャップ層のみを選択的にエッチングすることによりキャップ層に第２の開口を形成する工程と、キャップ層の第２の開口の内側の第２の半導体層上に設けられかつ第２の半導体層の開口を埋め込むゲート電極を形成する工程とを有する。
【００１０】
この製造方法によれば、エッチング選択比の異なるＡｌＧａＡｓ，ＩｎＧａＰ層を用いることにより２段目のリセスの深さをＡｌＧａＡｓ層の膜厚によって一意的に決定でき、ダブルリセス構造を再現性よく形成することができるとともに、ゲート電極両脇表面をＡｌＧａＡｓ層とすることにより高耐圧なデバイスを実現することができる。
【００１１】
本発明において、第２の半導体層に開口を形成する工程は、リン酸及び過酸化水素水を含む水溶液を用いて第２の半導体層をエッチングすることが好ましい。
【００１２】
また、本発明において、キャップ層に第２の開口を形成する工程は、クエン酸及び過酸化水素水を含む水溶液を用いてキャップ層をエッチングすることが好ましい。
【００１３】
また、本発明において、キャップ層に第２の開口を形成する工程は、ＳｉＣｌ4及びＳＦ6を含むガスを用いてキャップ層をエッチングすることが好ましい。
【発明の効果】
【００１４】
本発明によれば、２種類のエッチング選択比の異なるＡｌＧａＡｓ，ＩｎＧａＰ層を用いることにより２段目のリセスの深さをＡｌＧａＡｓ層の膜厚によって一意的に決定でき、パワーアンプ用途等のデバイス構造として有効なダブルリセス構造を再現性よく形成することができるとともに、ゲート電極両脇表面をＡｌＧａＡｓ層とすることにより高耐圧なデバイスを実現することができる。
【発明を実施するための最良の形態】
【００１５】
（第１の実施形態）
以下、本発明の第1の実施形態について図面を参照しながら説明する。図１は本発明の第１の実施形態に係る半導体装置の断面構成を示している。
【００１６】
半絶縁性ＧａＡｓからなる基板１の上に、後に成長するエピタキシャル層１１と基板１との格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍのバッファ層２、アンドープＡｌＧａＡｓで構成された厚さ１００ｎｍのバッファ層３、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層４、厚さ５ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓで構成されたスペーサ層５、ｎ型不純物イオンであるＳｉがドーズ量５×１０12ｃｍ-2となるように１原子層のみプレーナードーピングされてなるキャリア供給層６（破線部分）、厚さ２０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓ層７、厚さ１０ｎｍのアンドープＩｎ0.48Ｇａ0.52Ｐ層（第１の半導体層）８、厚さ２０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓ層（第２の半導体層）９、厚さ１００ｎｍのｎ+−ＧａＡｓで構成されたキャップ層１０が順次形成されている。さらに、キャップ層１０上の２カ所にオーミック電極１２が形成され、ソース電極（Ｓ）およびドレイン電極（Ｄ）を構成している。また、ＡｌＧａＡｓ層９の一部はＩｎＧａＰ層８に対して選択的に除去されており、その除去部分である凹部を被覆するように、例えばＭｏ等からなるゲート電極１４が形成されている。また、オーミック電極１２の近傍には、素子分離領域１３が形成されている。さらに、ゲート電極１４やＡｌＧａＡｓ層９およびキャップ層１０の露出表面を被覆するようにＳｉＮやＳｉＯからなる膜厚の薄い絶縁保護膜（図示せず）が形成されている。
【００１７】
次に、上記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００１８】
図２に示すように、まず、半絶縁性ＧａＡｓで構成された基板１上に、ＭＯ−ＣＶＤ法又はＭＢＥ法等を用いてＧａＡｓバッファ層２、ＡｌＧａＡｓバッファ層３、チャネル層４、スペーサ層５、キャリア供給層６（破線部分）、ＡｌＧａＡｓ層７、ＩｎＧａＰ層８、ショットキー層となるＡｌＧａＡｓ層９、ＧａＡｓからなるキャップ層１０を順次エピタキシャル成長する。ここで、エピタキシャル成長させたバッファ層２からキャップ層１０の全体をエピタキシャル層１１とよぶことにする。
【００１９】
次に、所定の位置にフォトレジスト１６によりパターンを形成し、所望の位置を保護し、イオン注入を行うことにより素子分離領域１３を形成する。なお、エピタキシャル層１１の所定の位置をメサエッチングすることによっても素子分離は可能である。
【００２０】
次に、フォトレジスト１６を除去後、フォトレジストパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し（図示せず）リフトオフすることによって、図３に示すように、オーミック電極１２を形成する。
【００２１】
次に、図４に示すように、フォトレジスト１７を形成した後、キャップ層１０のオーミック電極間の所定位置に第１のリセスエッチングを行うことにより、開口１０ａを得る。この第１のリセスエッチングでは例えばクエン酸、過酸化水素水、水の混合液を用いることによりＧａＡｓキャップ層１０とＡｌＧａＡｓ層９のエッチング選択比が大きいことから、キャップ層１０部分を選択的に除去が可能であり、安定なリセスエッチングが可能である。あるいは、ＳｉＣｌ4、ＳＦ6、Ｎ2の混合ガスによりＧａＡｓキャップ層１０をＡｌＧａＡｓ層９に対して異方性かつ選択的に除去することができることから、この方法によっても微細なパターンの開口１０ａを形成することが可能である。
【００２２】
さらに、図５に示すように、開口１０ａに対して例えばリン酸、過酸化水素水、水の混合液を用いることによりＡｌＧａＡｓ層９とＩｎＧａＰ層８のエッチング選択比が大きいことから、ＡｌＧａＡｓ層部分９ａを選択的に除去が可能である。
【００２３】
次に、フォトレジスト１７を除去後、図６に示すように、フォトレジスト１８を形成した後、キャップ層１０のオーミック電極間の所定位置に第２のリセスエッチングを行うことにより、図６に示すような開口１０ｂを得る。このリセスエッチングでは例えばクエン酸、過酸化水素水、水の混合液を用いることによりＧａＡｓキャップ層１０とＡｌＧａＡｓ層９及びＩｎＧａＰ層８とのエッチング選択比が大きいことから、キャップ層部分１０ｂを選択的に除去が可能であり、安定なリセスエッチングが可能である。また、この第２のリセスエッチングに関しても、ＳｉＣｌ4及びＳＦ6の混合ガスによるＡｌＧａＡｓ層９及びＩｎＧａＰ層８に対するＧａＡｓキャップ層１０の選択ドライエッチングにより行うことが可能である。
【００２４】
次に、図７に示すように、高融点金属の例えばＭｏを最下層とするＭｏ／Ｐｔ／Ａｕを全面に蒸着し、リフトオフすることによりＡｌＧａＡｓ除去部９ａを被覆するようにゲート電極１４を形成する。この後、ゲート電極１４やＡｌＧａＡｓ層９およびキャップ層１０の露出表面を被覆するようにＳｉＮやＳｉＯからなる膜厚の薄い絶縁保護膜（図示せず）を形成する。
【００２５】
以上のように本実施形態によれば、エッチング選択比の異なるＡｌＧａＡｓ層９，ＩｎＧａＰ層８を用いることにより２段目のリセスの深さをＡｌＧａＡｓ層９の膜厚によって一意的に決定でき、ダブルリセス構造を再現性よく形成することができるとともに、ゲート電極両脇表面をＡｌＧａＡｓ層９とすることによりパワーアンプ用途等に適した高耐圧なデバイスを実現することができる。
【００２６】
（第２の実施形態）
以下、本発明の第２の実施形態について図面を参照しながら説明する。図８は本発明の第２の実施形態に係る半導体装置の断面構成を示している。
【００２７】
半絶縁性ＧａＡｓからなる基板の上に、後に成長するエピタキシャル層と基板１０１との格子不整合を緩和するための、アンドープＧａＡｓで構成された厚さ１μｍのバッファ層１０２、アンドープＡｌＧａＡｓで構成された厚さ１００ｎｍのバッファ層１０３、厚さ２０ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓで構成され、キャリアが走行するチャネル層１０４、厚さ５ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓで構成されたスペーサ層１０５、ｎ型不純物イオンであるＳｉがドーズ量５×１０12ｃｍ-2となるように１原子層のみプレーナードーピングされてなるキャリア供給層１０６（破線部分）、厚さ２０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓ層１０７、厚さ１０ｎｍのアンドープＩｎ0.48Ｇａ0.52Ｐ層（第１の半導体層）１０８、厚さ２０ｎｍのアンドープＡｌ0.25Ｇａ0.75Ａｓ層（第２の半導体層）１０９、厚さ１００ｎｍのｎ+−ＧａＡｓで構成されたキャップ層１１０が順次形成されている。さらに、キャップ層１１０上の２カ所にオーミック電極１１２が形成され、ソース電極（Ｓ）およびドレイン電極（Ｄ）を構成している。また、ＡｌＧａＡｓ層１０９を保護するために絶縁膜１１３が形成されている。また、ＡｌＧａＡｓ層１０９の一部はＩｎＧａＰ層１０８に対して選択的に除去されており、その除去部分である凹部を被覆し、かつ絶縁膜１１３の上にのりあげるように、例えばＷＳｉ等からなるゲート電極１１５が形成されている。また、オーミック電極１１２の近傍には、素子分離領域１１４が形成されている。さらに、ゲート電極１１５の露出表面を被覆するようにＳｉＮやＳｉＯからなる膜厚の薄い絶縁保護膜（図示せず）が形成されている。
【００２８】
次に、上記のように構成された半導体装置の製造方法について図面を参照しながら説明する。
【００２９】
まず、図９に示すように、半絶縁性ＧａＡｓで構成された基板１０１上に、ＭＯ−ＣＶＤ法又はＭＢＥ法等を用いてＧａＡｓバッファ層１０２、ＡｌＧａＡｓバッファ層１０３、チャネル層１０４、スペーサ層１０５、キャリア供給層１０６（破線部分）、ＡｌＧａＡｓ層１０７、ＩｎＧａＰ層１０８、ショットキー層となるＡｌＧａＡｓ層１０９、ＧａＡｓからなるキャップ層１１０を順次エピタキシャル成長する。ここで、エピタキシャル成長させたバッファ層１０２からキャップ層１１０の全体をエピタキシャル層１１１とよぶことにする。
【００３０】
次に、所定の位置にフォトレジスト１１７によりパターンを形成し、所望の位置を保護し、イオン注入を行うことにより素子分離領域１１４を形成する。なお、エピタキシャル層１１１の所定の位置をメサエッチングすることによっても素子分離は可能である。
【００３１】
次に、フォトレジスト１１７を除去後、フォトレジストパターンを形成し、全面にＮｉ／Ａｕ／Ｇｅ合金からなるオーミック金属を蒸着し（図示せず）リフトオフすることによって、図１０に示すように、オーミック電極１１２を形成する。
【００３２】
次に、図１１に示すようにフォトレジスト１１８を形成した後、キャップ層１１０のオーミック電極間の所定位置に第１のリセスエッチングを行うことにより、開口１１０ａを得る。この第１のリセスエッチングでは例えばクエン酸、過酸化水素水、水の混合液を用いることによりＧａＡｓキャップ層１１０とＡｌＧａＡｓ層１０９のエッチング選択比が大きいことから、キャップ層１１０部分を選択的に除去が可能であり、安定なリセスエッチングが可能である。あるいは、ＳｉＣｌ4、ＳＦ6、Ｎ2の混合ガスによりＧａＡｓキャップ層１１０をＡｌＧａＡｓ層１０９に対して異方性かつ選択的に除去することができることから、この方法によっても微細なパターンの開口１１０ａを形成することが可能である。
【００３３】
さらに、図１２に示すように、開口１１０ａに対して例えばリン酸、過酸化水素水、水の混合液を用いることによりＡｌＧａＡｓ層１０９とＩｎＧａＰ層１０８のエッチング選択比が大きいことから、ＡｌＧａＡｓ層部分１０９ａを選択的に除去が可能である。
【００３４】
次に、フォトレジスト１１８を除去後、図１３に示すように、フォトレジスト１１９を形成した後、キャップ層１１０のオーミック電極間の所定位置に第２のリセスエッチングを行うことにより、図１３に示すような開口１１０ｂを得る。このリセスエッチングでは例えばクエン酸、過酸化水素水、水の混合液を用いることによりＧａＡｓキャップ層１１０とＡｌＧａＡｓ層１０９及びＩｎＧａＰ層１０８とのエッチング選択比が大きいことから、キャップ層部分１１０ｂを選択的に除去が可能であり、安定なリセスエッチングが可能である。また、この第２のリセスエッチングに関しても、ＳｉＣｌ4及びＳＦ6の混合ガスによるＡｌＧａＡｓ層１０９及びＩｎＧａＰ層１０８に対するＧａＡｓキャップ層１１０の選択ドライエッチングにより行うことが可能である。
【００３５】
次に、図１４に示すように、ＳｉＮ又はＳｉＯからなる絶縁膜１１３をリセス部を被覆するように成膜する。さらに、ゲート電極形成領域の絶縁膜１１３の一部を低ダメージドライエッチングにより除去する。
【００３６】
次に、図１５に示すように、例えば、ＷＳｉ等の高融点金属を最下層とし、ＷＳｉ／Ｔｉ／Ｐｔ／Ａｕの積層構造のゲート電極膜をスパッタで成膜する。このようにＷＳｉ等の高融点金属をゲート電極膜に用いることによりＩｎＧａＰ層１０８との相互拡散を抑制し、熱的に安定なＦＥＴを得ることができる。さらに、フォトレジストによりゲートパターンを形成し、Ａｒイオンミリングを用いて不要な金属膜を除去し、図１５に示すようにゲート電極１５を形成する。この後、ゲート電極１１５の露出表面を被覆するようにＳｉＮやＳｉＯからなる膜厚の薄い絶縁保護膜（図示せず）を形成する。
【００３７】
以上のように本実施形態によれば、第１の実施形態同様、エッチング選択比の異なるＡｌＧａＡｓ層１０９，ＩｎＧａＰ層１０８を用いることにより２段目のリセスの深さをＡｌＧａＡｓ層１０９の膜厚によって一意的に決定でき、ダブルリセス構造を再現性よく形成することができるとともに、ゲート電極両脇表面をＡｌＧａＡｓ層１０９とすることによりパワーアンプ用途等に適した高耐圧なデバイスを実現することができる。
【産業上の利用可能性】
【００３８】
本発明にかかる電界効果トランジスタは、リセスの深さを再現性よく形成するものであって、高耐圧なデバイスを実現することができ、携帯電話端末のパワーアンプ等として有用である。
【図面の簡単な説明】
【００３９】
【図１】第１の実施形態の方法に係る電界効果型トランジスタを示す断面図である。
【図２】第１の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図３】第１の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図４】第１の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図５】第１の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図６】第１の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図７】第１の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図８】第２の実施形態の方法に係る電界効果型トランジスタを示す断面図である。
【図９】第２の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１０】第２の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１１】第２の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１２】第２の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１３】第２の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１４】第２の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１５】第２の実施形態の方法に係る電界効果型トランジスタの製造方法を示す断面図である。
【図１６】従来の電界効果型トランジスタを示す断面図である。
【符号の説明】
【００４０】
１  半絶縁性半導体基板
２  ＧａＡｓバッファ層
３  ＡｌＧａＡｓバッファ層
４  チャネル層
５  スペーサ層
６  キャリア供給層
７  ＡｌＧａＡｓ層
８  ＩｎＧａＰ層
９  ＡｌＧａＡｓ層
９ａ  ＡｌＧａＡｓ層エッチング領域
１０  ｎ+ＧａＡｓキャップ層
１０ａ  第１のリセスエッチング領域
１０ｂ  第２のリセスエッチング領域
１１  エピタキシャル層
１２  オーミック電極
１３  素子分離領域
１４  ゲート電極
１６  フォトレジスト
１７  フォトレジスト
１８  フォトレジスト
５１  半絶縁性半導体基板
５２  ＧａＡｓバッファ層
５３  ＡｌＧａＡｓバッファ層
５４  チャネル層
５５  スペーサ層
５６  キャリア供給層
５７  ショットキー層（ＡｌＧａＡｓ）
５８  ｎ+ＧａＡｓキャップ層
５９  エピタキシャル層
６０  オーミック電極
６１  素子分離領域
６２  ゲート電極
１０１  半絶縁性半導体基板
１０２  ＧａＡｓバッファ層
１０３  ＡｌＧａＡｓバッファ層
１０４  チャネル層
１０５  スペーサ層
１０６  キャリア供給層
１０７  ＡｌＧａＡｓ層
１０８  ＩｎＧａＰ層
１０９  ＡｌＧａＡｓ層
１０９ａ  ＡｌＧａＡｓ層エッチング領域
１１０  ｎ+ＧａＡｓキャップ層
１１０ａ  第１のリセスエッチング領域
１１０ｂ  第２のリセスエッチング領域
１１１  エピタキシャル層
１１２  オーミック電極
１１３  絶縁膜
１１４  素子分離領域
１１５  ゲート電極
１１７  フォトレジスト
１１８  フォトレジスト
１１９  フォトレジスト
【図１】
2005191022.tif 000003
【図２】
2005191022.tif 000004
【図３】
2005191022.tif 000005
【図４】
2005191022.tif 000006
【図５】
2005191022.tif 000007
【図６】
2005191022.tif 000008
【図７】
2005191022.tif 000009
【図８】
2005191022.tif 000010
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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