(57)【要約】【課題】熱処理を行う場合にも、複数の層が積層されたキャパシタ電極から各層が剥離するのを抑制することが可能な半導体記憶装置を提供する。【解決手段】この半導体記憶装置は、Ｐｔからなる上部導電層２２ｆと、Ｉｒ、シリコンおよび窒素を含有する材料からなる下部導電層２２ｄと、上部導電層２２ｆと下部導電層２２ｄとの間に配置され、上部導電層２２ｆと下部導電層２２ｄとを密着させるための中間導電層２２ｅとを含むキャパシタ下部電極２２ａを備えている。また、中間導電層２２ｅは、Ｉｒおよびシリコンを含有する金属シリサイド材料からなる。【選択図】図１
2005317687.tif 000002
【特許請求の範囲】
【請求項１】
第１金属からなる第１導電層と、第２金属、シリコンおよび窒素を含有する材料からなる第２導電層と、前記第１導電層と前記第２導電層との間に配置され、前記第１導電層と前記第２導電層とを密着させるための中間導電層とを含むキャパシタ電極を備え、
前記中間導電層は、第３金属およびシリコンを含有する金属シリサイド材料からなる層、および、前記第１導電層の第１金属と前記第２導電層の第２金属とを含む合金からなる層のいずれか一方を含む、半導体記憶装置。
【請求項２】
前記第２導電層の下方に配置され、前記第２導電層に接続されるプラグおよび配線をさらに備える、請求項１に記載の半導体記憶装置。
【請求項３】
前記第１導電層の第１金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含む、請求項１または２に記載の半導体記憶装置。
【請求項４】
前記第２導電層の第２金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含む、請求項１〜３のいずれか１項に記載の半導体記憶装置。
【請求項５】
前記中間導電層の第３金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含む、請求項１〜４のいずれか１項に記載の半導体記憶装置。
【請求項６】
前記中間導電層は、前記第１導電層の第１金属と前記第２導電層の第２金属とを含む合金からなる層である、請求項１〜５のいずれか１項に記載の半導体記憶装置。
【請求項７】
前記中間導電層の第３金属は、前記第２導電層の第２金属と同じ金属である、請求項１〜６のいずれか１項に記載の半導体記憶装置。
【請求項８】
前記第１導電層上に形成されたキャパシタ絶縁膜をさらに備え、
前記中間導電層は、前記中間導電層の含有するシリコンにより前記キャパシタ絶縁膜の熱処理の際に前記第１導電層の厚み方向の実質的に全ての領域がシリサイド化されない膜厚を有する、請求項１〜７のいずれか１項に記載の半導体記憶装置。
【請求項９】
前記第２導電層の下面上に形成され、ＴｉＮからなる第３導電層と、
前記第３導電層の下面上に形成され、Ｔｉからなる第４導電層とをさらに備え、
前記プラグは、前記第４導電層に接続されている、請求項２〜８のいずれか１項に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、金属を含有する複数の層からなるキャパシタ電極を備えた半導体記憶装置に関する。
【背景技術】
【０００２】
従来、金属を含有する複数の層からなるキャパシタ電極を備えた半導体記憶装置が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１では、導電性のプラグ上にＩｒ（イリジウム）−Ｓｉ（シリコン）−Ｎ（窒素）からなる層と、Ｐｔからなる層とが順次積層された強誘電体キャパシタの下部電極が開示されている。
【０００４】
図１６には、上記特許文献１と同様の構造を有する下部電極を含む従来の強誘電体メモリの部分的な構造が示されている。図１６に示した従来の強誘電体メモリでは、Ｗ（タングステン）からなる配線１０１を覆うように、層間絶縁膜１０２が形成されている。この層間絶縁膜１０２には、配線１０１に達する複数のコンタクトホール１０２ａが所定の間隔を隔てて形成されている。この複数のコンタクトホール１０２ａ内には、それぞれ、Ｗ（タングステン）からなるプラグ１０３が埋め込まれている。また、層間絶縁膜１０２上のプラグ１０３に対応する領域には、Ｉｒ（イリジウム）−Ｓｉ（シリコン）−Ｎ（窒素）からなる下部導電層１０４ａと、Ｐｔからなる上部導電層１０４ｂとが積層されたキャパシタ下部電極１０４が形成されている。このキャパシタ下部電極１０４上には、強誘電体膜１０５およびキャパシタ上部電極１０６が順次積層されている。強誘電体膜１０５は、キャパシタ下部電極１０４の上部導電層１０４ｂの上面を覆うように強誘電体材料の溶液を塗布した後、所定の温度で熱処理（焼結）を行うことによって形成される。そして、キャパシタ下部電極１０４、強誘電体膜１０５およびキャパシタ上部電極１０６によって強誘電体キャパシタ１０７が構成されている。
【特許文献１】特開２００１−２１０７９５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、図１６に示した従来の強誘電体メモリでは、強誘電体膜１０５を形成するための熱処理（焼結）の際に、キャパシタ下部電極１０４にも熱が加わる。このため、配線１０１およびプラグ１０３の熱膨張や、キャパシタ下部電極１０４の上部導電層１０４ｂと下部導電層１０４ａとの熱膨張係数の違いや、上部導電層１０４ｂと下部導電層１０４ａとの密着性の脆弱さに起因して、上部導電層１０４ｂが下部導電層１０４ａから剥離する場合があるという問題点があった。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、熱処理を行う場合にも、複数の層が積層されたキャパシタ電極から各層が剥離するのを抑制することが可能な半導体記憶装置を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の一の局面における半導体記憶装置では、第１金属からなる第１導電層と、第２金属、シリコンおよび窒素を含有する材料からなる第２導電層と、第１導電層と第２導電層との間に配置され、第１導電層と第２導電層とを密着させるための中間導電層とを含むキャパシタ電極を備えている。また、中間導電層は、第３金属およびシリコンを含有する金属シリサイド材料からなる層、および、第１導電層の第１金属と第２導電層の第２金属とを含む合金からなる層のいずれか一方を含む。
【０００８】
この一の局面による半導体記憶装置では、上記のように、キャパシタ電極を、第１金属からなる第１導電層と、第２金属、シリコンおよび窒素を含有する材料からなる第２導電層と、第１導電層と第２導電層との間に配置され、第１導電層と第２導電層とを密着させるための中間導電層とを含むように構成するとともに、中間導電層を第３金属およびシリコンを含有する金属シリサイド材料からなる層、および、第１導電層の第１金属と第２導電層の第２金属とを含む合金からなる層のいずれか一方を含むように構成することによって、中間導電層により第１導電層と第２導電層とを良好に密着させることができる。すなわち、中間導電層を第３金属およびシリコンを含有する金属シリサイド材料からなる層を含むように構成した場合には、中間導電層から供給されるシリコンにより第１導電層の中間導電層との界面近傍の領域がシリサイド化されることによって、中間導電層と第１導電層との界面における密着力が大きくなる。また、中間導電層と第２導電層とは、共に、シリコンを含有することにより親和性が高くなるので、中間導電層と第２導電層との密着力は大きくなる。また、中間導電層を第１導電層の第１金属と第２導電層の第２金属とを含む合金からなる層を含むように構成した場合には、中間導電層の第１導電層に対する親和性と第２導電層に対する親和性とは共に高くなるので、中間導電層と第１導電層との密着力および中間導電層と第２導電層との密着力は共に大きくなる。上記のように、中間導電層の第１導電層に対する密着力および第２導電層に対する密着力が大きくなるので、中間導電層により第１導電層と第２導電層とを良好に密着させることができる。これにより、第１導電層を第２導電層上に直接積層する場合に比べて、第１導電層の剥離が生じにくくなるので、電極上に強誘電体膜を形成するための熱処理を行う場合にも、第１導電層と第２導電層との熱膨張係数の違いや密着性の脆弱さに起因して、第１導電層と中間導電層と第２導電層とが積層された電極から第１導電層が剥離するのを抑制することができる。
【０００９】
上記一の局面による半導体記憶装置において、好ましくは、第２導電層の下方に配置され、第２導電層に接続されるプラグおよび配線をさらに備える。このように構成すれば、プラグおよび配線がキャパシタ電極の材料よりも加熱されやすい材料からなる場合において、熱処理の際に加熱されやすいプラグおよび配線によってキャパシタ電極近傍の温度が上昇されることに起因してキャパシタ電極の温度が上昇する場合や、配線およびプラグが熱膨張する場合にも、中間導電層により第１導電層と第２導電層との密着性を向上させることができるので、第１導電層の剥離を抑制することができる。
【００１０】
上記一の局面による半導体記憶装置において、好ましくは、第１導電層の第１金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含む。このように構成すれば、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つの金属からなる第１導電層を含むキャパシタ電極において、熱処理に伴う第１導電層の剥離を中間導電層により抑制することができる。
【００１１】
上記一の局面による半導体記憶装置において、好ましくは、第２導電層の第２金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含む。このように構成すれば、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つの金属と、シリコンと、窒素とを含有する第２導電層を含むキャパシタ電極において、熱処理に伴う第１導電層の剥離を中間導電層により抑制することができる。
【００１２】
上記一の局面による半導体記憶装置において、好ましくは、中間導電層の第３金属は、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つを含む。このように構成すれば、容易に、Ｉｒ、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つの金属と、シリコンとを含有する中間導電層により、第１導電層と第２導電層との密着性を向上させることができる。
【００１３】
上記一の局面による半導体記憶装置において、好ましくは、中間導電層は、第１導電層の第１金属と第２導電層の第２金属とを含む合金からなる層である。このように構成すれば、容易に、中間導電層により第１導電層と第２導電層との密着性を向上させることができる。
【００１４】
上記一の局面による半導体記憶装置において、好ましくは、中間導電層の第３金属は、第２導電層の第２金属と同じ金属である。このように構成すれば、中間導電層と第２導電層との親和性をより向上させることができるので、中間導電層と第２導電層との密着力をより大きくすることができる。
【００１５】
上記一の局面による半導体記憶装置において、好ましくは、第１導電層上に形成されたキャパシタ絶縁膜をさらに備え、中間導電層は、中間導電層の含有するシリコンによりキャパシタ絶縁膜の熱処理の際に第１導電層の厚み方向の実質的に全ての領域がシリサイド化されない膜厚を有する。このように構成すれば、キャパシタ絶縁膜の熱処理の際に、第１導電層の厚み方向の実質的に全ての領域がシリサイド化されないので、第１導電層の厚み方向の実質的に全ての領域がシリサイド化されることに伴って第１導電層の抵抗が大幅に増大するのを抑制することができる。これにより、第１導電層を含むキャパシタ電極による抵抗損失が大幅に増大するのを抑制することができる。
【００１６】
上記プラグを含む構成において、好ましくは、第２導電層の下面上に形成され、ＴｉＮからなる第３導電層と、第３導電層の下面上に形成され、Ｔｉからなる第４導電層とをさらに備え、プラグは、第４導電層に接続されている。このように構成すれば、プラグがタングステンからなる場合において、Ｔｉからなる第４導電層のプラグに対する接触抵抗は小さいとともに、Ｔｉからなる第４導電層とＴｉＮからなる第３導電層との接触抵抗、および、ＴｉＮからなる第３導電層と第２金属、シリコンおよび窒素を含有する第２導電層との接触抵抗は共に小さいので、第２導電層にプラグを直接接続する場合に比べて、キャパシタ電極にプラグを接続する際の接触抵抗を低減することができる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態を図面に基づいて説明する。なお、以下の実施形態では、半導体記憶装置の一例として強誘電体メモリを例にとって説明する。
【００１８】
図１は、本発明の一実施形態による強誘電体メモリの構造を示した断面図である。図１を参照して、本発明の一実施形態による強誘電体メモリの構造について説明する。
【００１９】
本実施形態による強誘電体メモリでは、図１に示すように、ｐ型シリコン基板１の上面の所定領域に素子分離絶縁膜２ａ、２ｂ、２ｃおよび２ｄが形成されている。また、ｐ型シリコン基板１の上面の素子分離絶縁膜２ａおよび２ｂにより囲まれた素子形成領域には、一対のｎ型のソース／ドレイン領域３ａおよび３ｂがチャネル領域を挟むように所定の間隔を隔てて形成されている。そのチャネル領域上には、ゲート絶縁膜３ｃを介して、ポリシリコンからなるゲート電極３ｄが形成されている。ｎ型のソース／ドレイン領域３ａおよび３ｂと、ゲート絶縁膜３ｃと、ゲート電極３ｄとによって、ｎチャネルトランジスタ３が構成されている。また、ゲート電極３ｄの側面上には、絶縁膜からなるサイドウォールスペーサ３ｅが形成されている。また、ｐ型シリコン基板１の素子分離絶縁膜２ｂおよび２ｃにより囲まれた素子形成領域には、ｎウェル１ａが形成されている。このｎウェル１ａ内のｐ型シリコン基板１の上面には、一対のｐ型のソース／ドレイン領域４ａおよび４ｂがチャネル領域を挟むように所定の間隔を隔てて形成されている。そのチャネル領域上には、ゲート絶縁膜４ｃを介して、ポリシリコンからなるゲート電極４ｄが形成されている。ｎ型のソース／ドレイン領域４ａおよび４ｂと、ゲート絶縁膜４ｃと、ゲート電極４ｄとによって、ｐチャネルトランジスタ４が構成されている。また、ゲート電極４ｄの側面上には、絶縁膜からなるサイドウォールスペーサ４ｅが形成されている。
【００２０】
また、ｐ型シリコン基板１の上面の素子分離絶縁膜２ｃおよび２ｄにより囲まれた素子形成領域には、一対のｎ型のソース／ドレイン領域５ａおよび５ｂがチャネル領域を挟むように所定の間隔を隔てて形成されている。そのチャネル領域上には、ゲート絶縁膜５ｃを介して、ポリシリコンからなるゲート電極５ｄが形成されている。ｎ型のソース／ドレイン領域５ａおよび５ｂと、ゲート絶縁膜５ｃと、ゲート電極５ｄとによって、ｎチャネルトランジスタ５が構成されている。また、ゲート電極５ｄの側面上には、絶縁膜からなるサイドウォールスペーサ５ｅが形成されている。また、素子分離絶縁膜２ａ上には、ポリシリコンからなる配線６および７が所定の間隔を隔てて形成されている。また、素子分離絶縁膜２ｃ上には、ポリシリコンからなる配線８が形成されている。また、配線６〜８の側面上には、それぞれ、絶縁膜からなるサイドウォールスペーサ６ａ〜８ａが形成されている。なお、上記したｎチャネルトランジスタ３および５、ｐチャネルトランジスタ４および配線６〜８は、後述するメモリセルアレイ領域の動作を制御するための周辺回路を構成するトランジスタおよび配線である。また、ｎチャネルトランジスタ３と、ｐチャネルトランジスタ４と、配線６および７とは、それぞれ、後述するメモリセルアレイ領域の下方に設けられている。
【００２１】
また、素子分離絶縁膜２ａ〜２ｄ、ソース／ドレイン領域３ａ、３ｂ、４ａ、４ｂ、５ａおよび５ｂ、ゲート電極３ｄ〜５ｄ、サイドウォールスペーサ３ｅ〜５ｅ、配線６〜８およびサイドウォールスペーサ６ａ〜８ａを覆うように、ＳｉＮからなる層間絶縁膜９ａが形成されている。また、層間絶縁膜９ａ上には、ＳｉＯ２からなる層間絶縁膜９ｂが形成されている。このＳｉＮからなる層間絶縁膜９ａおよびＳｉＯ２からなる層間絶縁膜９ｂは、約１μｍ以下の合計厚みを有するように構成されている。また、層間絶縁膜９ａおよび９ｂのソース／ドレイン領域３ｂ、４ａ、５ａおよび５ｂと、配線６〜８とに対応する領域には、それぞれ、コンタクトホール１０ａ〜１０ｇが形成されている。このコンタクトホール１０ａ〜１０ｇ内には、それぞれ、Ｗ（タングステン）からなる１層目のプラグ１１ａ〜１１ｇが埋め込まれている。これにより、ソース／ドレイン領域３ｂ、４ａ、５ａおよび５ｂに、それぞれ、プラグ１１ａ〜１１ｄが接続されるとともに、配線６〜８に、それぞれ、プラグ１１ｅ〜１１ｇが接続されている。また、層間絶縁膜９ｂ上には、ＳｉＮからなる層間絶縁膜１２ａと、ＳｉＯ２からなる層間絶縁膜１２ｂとが順次積層されている。このＳｉＮからなる層間絶縁膜１２ａおよびＳｉＯ２からなる層間絶縁膜１２ｂは、約３５０ｎｍ〜約５００ｎｍの合計厚みを有するように構成されている。
【００２２】
また、層間絶縁膜１２ａおよび１２ｂのプラグ１１ａ、１１ｂおよび１１ｇに対応する領域には、開口部１３ａが形成されているとともに、層間絶縁膜１２ａおよび１２ｂのプラグ１１ｅおよび１１ｆに対応する領域には、開口部１３ｂが形成されている。また、層間絶縁膜１２ａおよび１２ｂのプラグ１１ｃおよび１１ｄに対応する領域には、それぞれ、コンタクトホール１３ｃおよび１３ｄが形成されている。また、開口部１３ａおよび１３ｂ内には、それぞれ、Ｗ（タングステン）からなる中間配線１４および１５が埋め込まれている。なお、この中間配線１４および１５は、本発明の「配線」の一例である。これにより、１層目のプラグ１１ａ、１１ｂおよび１１ｇに中間配線１４が接続されるとともに、１層目のプラグ１１ｅおよび１１ｆに中間配線１５が接続されている。また、コンタクトホール１３ｃおよび１３ｄには、それぞれ、Ｗ（タングステン）からなる２層目のプラグ１６ａおよび１６ｂが埋め込まれている。これにより、１層目のプラグ１１ｃおよび１１ｄに対して、２層目のプラグ１６ａおよび１６ｂがそれぞれ接続されている。
【００２３】
また、層間絶縁膜１２ｂと、中間配線１４および１５との上には、ＳｉＮからなる層間絶縁膜１７ａと、ＳｉＯ２からなる層間絶縁膜１７ｂとが順次積層されている。このＳｉＮからなる層間絶縁膜１７ａおよびＳｉＯ２からなる層間絶縁膜１７ｂは、約３５０ｎｍ〜約５００ｎｍの合計厚みを有するように構成されている。また、層間絶縁膜１７ａおよび１７ｂの中間配線１４および１５と、プラグ１６ａおよび１６ｂとに対応する領域には、それぞれ、コンタクトホール１８ａ〜１８ｄが形成されている。このコンタクトホール１８ａ〜１８ｄには、それぞれ、Ｗ（タングステン）からなる３層目のプラグ１９ａ〜１９ｄが埋め込まれている。これにより、中間配線１４および１５に対して、３層目のプラグ１９ａおよび１９ｂがそれぞれ接続されるとともに、２層目のプラグ１６ａおよび１６ｂに対して、３層目のプラグ１９ｃおよび１９ｄがそれぞれ接続されている。なお、中間配線１４および１５と、３層目のプラグ１９ａおよび１９ｂとは、後述するメモリセルアレイ領域の下方に設けられている。
【００２４】
また、層間絶縁膜１７ｂ上には、複数の強誘電体キャパシタ２０ａ〜２０ｃを含むメモリセルアレイ領域が形成されている。このメモリセルアレイ領域には、層間絶縁膜１７ｂ上に、複数のキャパシタ下部電極２２ａ〜２２ｃが所定の間隔を隔てて形成されている。なお、このキャパシタ下部電極２２ａ〜２２ｃは、本発明の「キャパシタ電極」の一例である。また、キャパシタ下部電極２２ａ〜２２ｃは、図１中の紙面に対して垂直な方向に沿って延びるように形成されている。
【００２５】
ここで、本実施形態では、キャパシタ下部電極２２ａ〜２２ｃは、それぞれ、約５０ｎｍ〜約１００ｎｍの厚みを有するＩｒ（イリジウム）−Ｓｉ（シリコン）−Ｎ（窒素）からなる下部導電層２２ｄと、約５ｎｍ〜約２０ｎｍの厚みを有するＩｒ（イリジウム）−Ｓｉ（シリコン）からなる中間導電層２２ｅと、約１００ｎｍの厚みを有するＰｔからなる上部導電層２２ｆとが順次積層された３層構造を有している。なお、下部導電層２２ｄは、本発明の「第２導電層」の一例であり、上部導電層２２ｆは、本発明の「第１導電層」の一例である。また、中間導電層２２ｅは、上部導電層２２ｆと下部導電層２２ｄとを密着させるために設けられている。また、中間導電層２２ｅの約５ｎｍ〜約２０ｎｍの厚みは、後述する強誘電体膜２３の熱処理（焼結）の際に中間導電層２２ｅの含有するシリコンにより上部導電層２２ｆの厚み方向の全ての領域がシリサイド化されない膜厚である。また、キャパシタ下部電極２２ａおよび２２ｃの各々の下部導電層２２ｄは、それぞれ、３層目のプラグ１９ｂおよび１９ａに接続されている。また、キャパシタ下部電極２２ａ〜２２ｃと、層間絶縁膜１７ｂの上面とを覆うように、Ｂｉ−Ｌａ−Ｔｉ−Ｏ（たとえば、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２）からなる強誘電体膜２３が形成されている。なお、この強誘電体膜２３は、本発明の「キャパシタ絶縁膜」の一例である。また、強誘電体膜２３上には、Ｐｔからなる上部電極２４が形成されている。この上部電極２４は、キャパシタ下部電極２２ａ〜２２ｃの延びる方向に対して直交する方向に沿って延びるように形成されている。また、上部電極２４は、図１の紙面に対して垂直な方向に沿って、所定の間隔を隔てて複数形成されている。そして、上部電極２４と、強誘電体膜２３と、キャパシタ下部電極２２ａ〜２２ｃとによって、上部電極２４とキャパシタ下部電極２２ａ〜２２ｃとが交差する位置において、強誘電体キャパシタ２０ａ〜２０ｃがそれぞれ形成されている。本実施形態による単純マトリックス方式の強誘電体メモリでは、１つのメモリセルが１つの強誘電体キャパシタ（２０ａ〜２０ｃ）のみによって構成されている。
【００２６】
また、層間絶縁膜１７ｂ上には、強誘電体キャパシタ２０ｃのキャパシタ下部電極２２ｃと所定の間隔を隔ててメモリセルアレイ領域に接続される引出し配線２５が形成されているとともに、引出し配線２５と所定の間隔を隔てて配線２６が形成されている。この引出し配線２５および配線２６は、上記キャパシタ下部電極２２ａ〜２２ｃと同様の構造を有している。また、引出し配線２５および配線２６の各々の下部導電層２２ｄは、３層目のプラグ１９ｃおよび１９ｄにそれぞれ接続されている。また、メモリセルアレイ領域の上部電極２４上と、引出し配線２５と、配線２６と、層間絶縁膜１７ｂの上面とを覆うようにＳｉＯ２からなる層間絶縁膜２７が形成されている。この層間絶縁膜２７の上部電極２４と、引出し配線２５と、配線２６とに対応する領域には、それぞれ、コンタクトホール２８ａ〜２８ｃが形成されている。また、層間絶縁膜２７上には、所定の間隔を隔てて複数のＡｌからなる金属配線２９ａ〜２９ｅが形成されている。また、コンタクトホール２８ａ〜２８ｃには、それぞれ、上部電極２４、引出し配線２５および配線２６に接続するように、金属配線２９ａ、２９ｄおよび２９ｅの一部が埋め込まれている。
【００２７】
図２〜図１１は、本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。次に、図１〜図１１を参照して、本実施形態による強誘電体メモリの製造プロセスについて説明する。
【００２８】
本実施形態による強誘電体メモリの製造プロセスでは、まず、図２に示すように、ｐ型シリコン基板１の上面の所定領域にＬＯＣＯＳ（Ｌｏｃａｌ  Ｏｘｉｄａｔｉｏｎ  ｏｆ  Ｓｉｌｉｃｏｎ）法により素子分離絶縁膜２ａ〜２ｄを形成する。この後、素子分離絶縁膜２ｂおよび２ｃにより囲まれた素子形成領域に、ｎウェル１ａを形成する。その後、ｐ型シリコン基板１および素子分離絶縁膜２ａ〜２ｄ上に、ゲート絶縁膜（図示せず）およびポリシリコン膜（図示せず）を順次積層した後、リソグラフィ技術およびエッチング技術を用いて、ゲート絶縁膜およびポリシリコン膜をパターニングする。これにより、ｐ型シリコン基板１の素子分離絶縁膜２ａおよび２ｂにより囲まれた素子形成領域上に、ゲート絶縁膜３ｃを介してポリシリコンからなるゲート電極３ｄが形成される。また、素子分離絶縁膜２ｂおよび２ｃにより囲まれた素子形成領域上に、ゲート絶縁膜４ｃを介してポリシリコンからなるゲート電極４ｄが形成される。また、素子分離絶縁膜２ｃおよび２ｄにより囲まれた素子形成領域上に、ゲート絶縁膜５ｃを介してポリシリコンからなるゲート電極５ｄが形成される。また、素子分離絶縁膜２ａ上に、ポリシリコンからなる配線６および７が所定の間隔を隔てて形成される。また、素子分離絶縁膜２ｃ上にポリシリコンからなる配線８が形成される。そして、ゲート電極４ｄをマスクとして素子分離絶縁膜２ｂおよび２ｃにより囲まれた素子形成領域にｐ型の不純物をイオン注入する。そして、ゲート電極３ｄをマスクとして素子分離絶縁膜２ａおよび２ｂにより囲まれた素子形成領域にｎ型の不純物をイオン注入するとともに、ゲート電極５ｄをマスクとして素子分離絶縁膜２ｃおよび２ｄにより囲まれた素子形成領域にｎ型の不純物をイオン注入する。この後、全面に絶縁膜（図示せず）を形成した後、その絶縁膜を異方性エッチングすることによって、ゲート電極３ｄ〜５ｄおよび配線６〜８の側面上に絶縁膜からなるサイドウォールスペーサ３ｅ〜５ｅおよび６ａ〜８ａをそれぞれ形成する。そして、ゲート電極４ｄおよびサイドウォールスペーサ４ｅをマスクとして素子分離絶縁膜２ｂおよび２ｃにより囲まれた素子形成領域にｐ型の不純物をさらにイオン注入することによって、ソース／ドレイン領域４ａおよび４ｂを形成する。そして、ゲート電極３ｄおよびサイドウォールスペーサ３ｅをマスクとして素子分離絶縁膜２ａおよび２ｂにより囲まれた素子形成領域にｎ型の不純物をさらにイオン注入することによって、ソース／ドレイン領域３ａおよび３ｂを形成する。また、ゲート電極５ｄおよびサイドウォールスペーサ５ｅをマスクとして素子分離絶縁膜２ｃおよび２ｄにより囲まれた素子形成領域にｎ型の不純物をさらにイオン注入することによって、ソース／ドレイン領域５ａおよび５ｂを形成する。
【００２９】
次に、図３に示すように、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法を用いて、素子分離絶縁膜２ａ〜２ｄと、ソース／ドレイン領域３ａ、３ｂ、４ａ、４ｂ、５ａおよび５ｂと、ゲート電極３ｄ〜５ｄと、サイドウォールスペーサ３ｅ〜５ｅと、配線６〜８と、サイドウォールスペーサ６ａ〜８ａとを覆うように、ＳｉＮからなる層間絶縁膜９ａとＳｉＯ２からなる層間絶縁膜９ｂとを順次積層する。その後、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈ）法を用いて、層間絶縁膜９ｂの上面を研磨することにより平坦化する。なお、層間絶縁膜９ａおよび９ｂは、合計の厚みが約１μｍ以下の厚みになるように形成する。
【００３０】
次に、図４に示すように、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜９ａおよび９ｂのソース／ドレイン領域３ｂ、４ａ、５ａおよび５ｂと、配線６〜８とに対応する領域に、それぞれ、コンタクトホール１０ａ〜１０ｇを形成する。その後、そのコンタクトホール１０ａ〜１０ｇを埋め込むように、層間絶縁膜９ｂ上にＷ（タングステン）からなる金属層を形成した後、ＣＭＰ法を用いて、その金属層を研磨することにより、Ｗ（タングステン）からなる１層目のプラグ１１ａ〜１１ｇを形成する。これにより、ソース／ドレイン領域３ｂ、４ａ、５ａおよび５ｂと、配線６〜８とにそれぞれ１層目のプラグ１１ａ〜１１ｇが接続される。これにより、１層目のプラグ１１ａ、１１ｂおよび１１ｇに中間配線１４が接続されるとともに、１層目のプラグ１１ｅおよび１１ｆに中間配線１５が接続される。また、１層目のプラグ１１ｃおよび１１ｄに２層目のプラグ１６ａおよび１６ｂがそれぞれ接続される。
【００３１】
次に、図５に示すように、ＣＶＤ法を用いて、層間絶縁膜９ｂ上にＳｉＮからなる層間絶縁膜１２ａとＳｉＯ２からなる層間絶縁膜１２ｂとを順次積層する。この層間絶縁膜１２ａおよび１２ｂは、合計の厚みが約３５０ｎｍ〜約５００ｎｍの厚みになるように形成する。そして、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜１２ａおよび１２ｂのプラグ１１ａ、１１ｂおよび１１ｇに対応する領域と、プラグ１１ｅおよび１１ｆに対応する領域とにそれぞれ開口部１３ａおよび１３ｂを形成するとともに、層間絶縁膜１２ａおよび１２ｂのプラグ１１ｃおよび１１ｄに対応する領域にコンタクトホール１３ｃおよび１３ｄをそれぞれ形成する。そして、開口部１３ａおよび１３ｂと、コンタクトホール１３ｃおよび１３ｄとを埋め込むとともに、層間絶縁膜９ｂ上に延びるように、Ｗ（タングステン）からなる金属層を堆積した後、ＣＭＰ法を用いてその金属層の余分な堆積部分を研磨する。これにより、Ｗ（タングステン）からなる中間配線１４および１５と、２層目のプラグ１６ａおよび１６ｂとを同時に形成する。
【００３２】
次に、図６に示すように、ＣＶＤ法を用いて、層間絶縁膜１２ｂと、中間配線１４および１５と、プラグ１６ａおよび１６ｂとの上にＳｉＮからなる層間絶縁膜１７ａとＳｉＯ２からなる層間絶縁膜１７ｂとを順次積層する。この層間絶縁膜１７ａおよび１７ｂは、合計の厚みが約３５０ｎｍ〜約５００ｎｍの厚みになるように形成する。そして、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜１７ａおよび１７ｂの中間配線１４および１５と、プラグ１６ａおよび１６ｂとに対応する領域にそれぞれコンタクトホール１８ａ〜１８ｄを形成する。そして、コンタクトホール１８ａ〜１８ｄを埋め込むように、Ｗ（タングステン）からなる金属層を堆積した後、ＣＭＰ法を用いてその金属層の余分な堆積部分を研磨することによりＷ（タングステン）からなる３層目のプラグ１９ａ〜１９ｄを形成する。これにより、中間配線１４および１５と、２層目のプラグ１６ａおよび１６ｂとに３層目のプラグ１９ａ〜１９ｄがそれぞれ接続される。
【００３３】
次に、本実施形態では、図７に示すように、スパッタ法を用いて、層間絶縁膜１７ｂおよびプラグ１９ａ〜１９ｄ上に約５０ｎｍの厚みを有するＩｒ（イリジウム）−Ｓｉ（シリコン）−Ｎ（窒素）からなる導電層２２ｇと、約５ｎｍ〜約２０ｎｍの厚みを有するＩｒ（イリジウム）−Ｓｉ（シリコン）からなる導電層２２ｈと、約１００ｎｍの厚みを有するＰｔからなる導電層２２ｉとを順次積層する。なお、導電層２２ｈの約５ｎｍ〜約２０ｎｍの厚みは、後述する強誘電体膜２３の熱処理の際に中間導電層２２ｅ（導電層２２ｈ）の含有するシリコンにより上部導電層２２ｆ（導電層２２ｉ）の厚み方向の全ての領域がシリサイド化されない膜厚である。また、スパッタ法による導電層２２ｇの具体的な形成条件は、圧力：約０．７Ｐａ、ＤＣパワー：約１００Ｗ〜約４００Ｗ、基板温度：約１００℃、ガス：Ａｒ／Ｎ２混合であり、導電層２２ｈの具体的な形成条件は、圧力：約０．７Ｐａ、ＤＣパワー：約１００Ｗ〜約４００Ｗ、基板温度：約１００℃、ガス：Ａｒであり、導電層２２ｉの具体的な形成条件は、圧力：約０．７Ｐａ、ＤＣパワー：約２５０Ｗ、基板温度：約２００℃、ガス：Ａｒである。そして、リソグラフィ技術およびエッチング技術を用いて、Ｐｔからなる導電層２２ｉ上の所定領域にレジスト層３０を形成する。そして、図８に示すように、レジスト層３０をマスクとして、導電層２２ｉ、導電層２２ｈおよび導電層２２ｇをドライエッチングを行うことによりパターニングする。これにより、メモリセルアレイ領域の複数のキャパシタ下部電極２２ａ〜２２ｃ、引出し配線２５および配線２６が形成される。
【００３４】
次に、図９に示すように、スピンコート法を用いて、キャパシタ下部電極２２ａ〜２２ｃ、引出し配線２５および配線２６を覆うように層間絶縁膜１７ｂ上に強誘電体材料であるＢｉ−Ｌａ−Ｔｉ（ＢＬＴ）溶液を塗布する。この後、酸素雰囲気中において約６００℃〜約８００℃の温度で熱処理（焼結）を行うことにより、Ｂｉ−Ｌａ−Ｔｉ−Ｏ（たとえば、Ｂｉ４−ｘＬａｘＴｉ３Ｏ１２）からなる強誘電体膜２３が形成される。なお、上記の約６００℃〜約８００℃の温度での熱処理を行うのに先立って、たとえば、約４００℃の温度での熱処理（プレアニール）を行う場合もある。この約４００℃でのプレアニールを行うことにより、約６００℃〜約８００℃の熱処理による強誘電体メモリの各層の急激な体積変化や急激な結晶構造の変化などが抑制される。
【００３５】
次に、図１０に示すように、スパッタ法により強誘電体膜２３上にＰｔからなる金属層２４ａを形成した後、その金属層２４ａ上の所定領域にパターニングされたレジスト層３１を形成する。この後、レジスト層３１をマスクとして金属層２４ａおよび強誘電体膜２３をドライエッチングする。これにより、図１１に示すように、所定の形状にパターニングされたＰｔからなる上部電極２４が形成されるとともに、強誘電体膜２３および上部電極２４の引出し配線２５および配線２６を覆う領域が除去される。この際、上部電極２４は、図１０の紙面に対して平行な方向に沿って延びるように形成されるとともに、図１０の紙面に対して垂直な方向に沿って所定の間隔を隔てて複数形成される。なお、この際、Ｐｔからなる金属層２４ａ上にさらにＴｉＮからなる層を積層した後、リソグラフィ技術およびエッチング技術を用いてパターニングすることにより、ＴｉＮからなるハードマスクを形成してもよい。そして、このハードマスクを用いて、Ｐｔからなる金属層２４ａをパターニングすることにより上部電極２４を形成してもよい。この場合には、レジストマスクを用いてＰｔからなる金属層２４ａをパターニングする場合に比べて、上部電極２４を形成する際の寸法精度を向上させることができる。上記のように形成した上部電極２４と、強誘電体膜２３と、キャパシタ下部電極２２ａ〜２２ｃとによって、上部電極２４とキャパシタ下部電極２２ａ〜２２ｃとの交差する位置にそれぞれ単純マトリックス方式のメモリセルを構成する強誘電体キャパシタ２０ａ〜２０ｃが形成される。この後、酸素雰囲気中または窒素雰囲気中において、約５００℃〜約８００℃の熱処理を所定の回数行う。
【００３６】
最後に、図１に示すように、ＣＶＤ法を用いて、層間絶縁膜１７ｂ上の引出し配線２５および配線２６と、メモリセルアレイ領域とを覆うように、ＳｉＯ２からなる層間絶縁膜２７を形成する。そして、リソグラフィ技術およびエッチング技術を用いて、層間絶縁膜２７の上部電極２４に対応する領域と、引出し配線２５に対応する領域と、配線２６に対応する領域とにコンタクトホール２８ａ〜２８ｃをそれぞれ形成する。その後、スパッタ法により、層間絶縁膜２７上にＡｌからなる金属層を形成した後、その金属層をリソグラフィ技術およびエッチング技術を用いてパターニングすることにより、Ａｌからなる複数の金属配線２９ａ〜２９ｅを所定の間隔を隔てて形成する。この際、金属配線２９ａ、２９ｄおよび２９ｅの一部を、それぞれ、コンタクトホール２８ａ〜２８ｃを埋め込むように形成する。これにより、金属配線２９ａ、２９ｄおよび２９ｅが上部電極２４、引出し配線２５および配線２６にそれぞれ接続される。上記のようにして、図１に示したような本実施形態による単純マトリックス方式のメモリセルを含む強誘電体メモリが形成される。
【００３７】
本実施形態では、上記のように、キャパシタ下部電極２２ａ〜２２ｃを、Ｐｔからなる上部導電層２２ｆと、Ｉｒ（イリジウム）−Ｓｉ（シリコン）−Ｎ（窒素）からなる下部導電層２２ｄと、上部導電層２２ｆと下部導電層２２ｄとの間に配置され、上部導電層２２ｆと下部導電層２２ｄとを密着させるための中間導電層２２ｅとによって構成するとともに、中間導電層２２ｅをＩｒ（イリジウム）−Ｓｉ（シリコン）により形成することによって、中間導電層２２ｅにより上部導電層２２ｆと下部導電層２２ｄとを良好に密着させることができる。すなわち、中間導電層２２ｅをＩｒ（イリジウム）−Ｓｉ（シリコン）により形成することによって、中間導電層２２ｅから供給されるシリコンにより上部導電層２２ｆの中間導電層２２ｅとの界面近傍の領域がシリサイド化されることによって、中間導電層２２ｅと上部導電層２２ｆとの界面における密着力が大きくなる。また、中間導電層２２ｅと下部導電層２２ｄとは、共に、イリジウムおよびシリコンを含有することにより親和性が高くなるので、中間導電層２２ｅと下部導電層２２ｄとの密着力は大きくなる。このように、中間導電層２２ｅの上部導電層２２ｆに対する密着力および下部導電層２２ｄに対する密着力が大きくなるので、中間導電層２２ｅにより上部導電層２２ｆと下部導電層２２ｄとを良好に密着させることができる。これにより、上部導電層２２ｆを下部導電層２２ｄ上に直接積層する場合に比べて、上部導電層２２ｆの剥離が生じにくくなるので、キャパシタ下部電極２２ａ〜２２ｃ上に強誘電体膜２３を形成するための熱処理を行う際に、中間配線１４（１５）およびプラグ１９ａ（１９ｂ）の熱膨張や、上部導電層２２ｆと下部導電層２２ｄとの熱膨張係数の違いおよび密着性の脆弱さに起因して上部導電層２２ｆが下部導電層２２ｄから剥離するのを抑制することができる。
【００３８】
また、本実施形態では、中間導電層２２ｅを、中間導電層２２ｅの含有するシリコンにより強誘電体膜２３の熱処理（焼結）の際に上部導電層２２ｆの厚み方向の実質的に全ての領域がシリサイド化されない膜厚（約５ｎｍ〜約２０ｎｍ）を有するように構成することによって、強誘電体膜２３の熱処理の際に、上部導電層２２ｆの厚み方向の実質的に全ての領域がシリサイド化されることに伴って上部導電層２２ｆの抵抗が大幅に増大するのを抑制することができる。これにより、上部導電層２２ｆを含むキャパシタ下部電極２２ａ〜２２ｃによる抵抗損失が大幅に増大するのを抑制することができる。
【００３９】
図１２は、本発明の一実施形態の第１の変形例による強誘電体メモリの構造を示した断面図である。この第１の変形例による強誘電体メモリでは、上記実施形態と異なり、メモリセルアレイ領域の下方に、周辺回路のｎチャネルトランジスタ３（図１参照）と、ｐチャネルトランジスタ４と、配線６および７と、プラグ１１ａ、１１ｂ、１１ｅおよび１１ｆとを設けていない。第１の変形例による強誘電体メモリのこれ以外の構造は、上記実施形態による強誘電体メモリの構造と同様である。
【００４０】
この第１の変形例による強誘電体メモリでも、上記実施形態と同様、強誘電体膜２３を形成するための熱処理を行う際に、上部導電層２２ｆが下部導電層２２ｄから剥離するのを抑制することができる。
【００４１】
図１３は、本発明の一実施形態の第２の変形例による強誘電体メモリの構造を示した断面図である。この第２の変形例による強誘電体メモリでは、上記実施形態と異なり、メモリセルアレイ領域の下方に、周辺回路のｎチャネルトランジスタ３（図１参照）と、ｐチャネルトランジスタ４と、配線６および７と、プラグ１１ａ、１１ｂ、１１ｅおよび１１ｆとを設けていないとともに、Ｗ（タングステン）からなる中間配線１４および１５と、プラグ１９ｂとを設けていない。そして、中間配線１４（図１参照）の代わりに、Ｗ（タングステン）からなる中間配線３４をメモリセルアレイ領域の下方から外側にずらして配置している。第２の変形例による強誘電体メモリのこれ以外の構造は、上記実施形態による強誘電体メモリの構造と同様である。
【００４２】
第２の変形例による強誘電体メモリでは、上記のように構成することによって、メモリセルアレイ領域の下方の領域に存在する中間配線およびプラグを少なくすることができるので、強誘電体膜２３の熱処理を行う際に加熱されやすいＷ（タングステン）からなる中間配線およびプラグによってキャパシタ下部電極２２ａ〜２２ｃ近傍の温度が大幅に上昇されるのを抑制することができる。これにより、メモリセルアレイ領域の下方にＷ（タングステン）からなる中間配線およびプラグを設ける場合に比べて、強誘電体膜２３を形成するための熱処理の際にキャパシタ下部電極２２ａ〜２２ｃの上部導電層２２ｆが剥離するのをより抑制することができる。
【００４３】
第２の変形例による上記以外の効果は、上記実施形態による効果と同様である。
【００４４】
図１４は、本発明の一実施形態の第３の変形例による強誘電体メモリの構造を示した断面図である。この第３の変形例による強誘電体メモリでは、上記実施形態と異なり、メモリセルアレイ領域の下方に、周辺回路のｎチャネルトランジスタ３（図１参照）と、ｐチャネルトランジスタ４と、配線６および７とを設けていないとともに、Ｗ（タングステン）からなる中間配線１４および１５と、プラグ１１ａ、１１ｂ、１１ｅ、１１ｆ、１６ａ、１６ｂ、および１９ａ〜１９ｄとを設けていない。第３の変形例による強誘電体メモリのこれ以外の構造は、上記実施形態による強誘電体メモリの構造と同様である。
【００４５】
第３の変形例による強誘電体メモリでは、上記のように構成することによって、メモリセルアレイ領域に中間配線およびプラグが存在しないので、強誘電体膜２３の熱処理を行う際に加熱されやすいＷ（タングステン）からなる中間配線およびプラグによってキャパシタ下部電極２２ａ〜２２ｃ近傍の温度が上昇されるのを抑制することができる。これにより、メモリセルアレイ領域の下方にＷ（タングステン）からなる中間配線およびプラグを設ける場合に比べて、強誘電体膜２３を形成するための熱処理の際にキャパシタ下部電極２２ａ〜２２ｃの上部導電層２２ｆが剥離するのをより抑制することができる。
【００４６】
第３の変形例による上記以外の効果は、上記実施形態による効果と同様である。
【００４７】
図１５は、本発明の一実施形態の第４の変形例による強誘電体メモリの構造を示した断面図である。この第４の変形例による強誘電体メモリでは、上記実施形態と異なり、下部導電層２２ｄの下面上にＴｉＮからなる導電層２２ｇと、Ｔｉからなる導電層２２ｈとが順次積層された５層構造のキャパシタ下部電極４２ａ〜４２ｃ、引出し配線４５および配線４６を備えている。なお、導電層２２ｇは、本発明の「第３導電層」の一例であり、導電層２２ｈは、本発明の「第４導電層」の一例である。また、Ｗ（タングステン）からなるプラグ１９ａ〜１９ｄは、それぞれ、キャパシタ下部電極４２ｃ、４２ａ、引出し配線４５および配線４６の各々の導電層２２ｈに接続されている。第４の変形例による強誘電体メモリのこれ以外の構造は、上記実施形態による強誘電体メモリの構造と同様である。
【００４８】
第４の変形例による強誘電体メモリでは、上記のように構成することによって、Ｔｉからなる導電層２２ｈのＷ（タングステン）からなるプラグ１９ａ〜１９ｄに対する接触抵抗は小さいとともに、Ｔｉからなる導電層２２ｈとＴｉＮからなる導電層２２ｇとの接触抵抗、および、ＴｉＮからなる導電層２２ｇとＩｒ（イリジウム）−Ｓｉ（シリコン）−Ｎ（窒素）からなる下部導電層２２ｄとの接触抵抗は共に小さいので、Ｉｒ（イリジウム）−Ｓｉ（シリコン）−Ｎ（窒素）からなる下部導電層２２ｄにＷ（タングステン）からなるプラグ１９ａ〜１９ｄを直接接続する場合に比べて、キャパシタ下部電極４２ｃ、４２ａ、引出し配線４５および配線４６にプラグ１９ａ〜１９ｄを接続する際の接触抵抗を低減することができる。
【００４９】
第４の変形例による上記以外の効果は、上記実施形態による効果と同様である。
【００５０】
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００５１】
たとえば、上記実施形態では、本発明を適用した半導体記憶装置の一例として、強誘電体メモリを例にとって説明したが、本発明はこれに限らず、強誘電体メモリ以外の半導体記憶装置に本発明を適用することも可能である。
【００５２】
また、上記実施形態では、単純マトリックス方式の強誘電体メモリに本発明を適用した例について説明したが、本発明はこれに限らず、単純マトリックス方式以外の強誘電体メモリに本発明を適用することも可能である。
【００５３】
また、上記実施形態では、キャパシタ下部電極の中間導電層をＩｒ−Ｓｉからなる材料によって形成したが、本発明はこれに限らず、キャパシタ下部電極の中間導電層を上部導電層のＰｔと下部導電層に含まれるＩｒとの合金であるＰｔ−Ｉｒからなる材料によって形成してもよい。このように構成すれば、中間導電層の上部導電層に対する親和性と、下部導電層に対する親和性とが共に高くなるので、中間導電層と上部導電層との密着力および中間導電層と下部導電層との密着力は共に大きくなる。これにより、中間導電層により上部導電層と下部導電層との密着性を向上させることができるので、上部導電層上に強誘電体膜を形成するための熱処理を行う際に、上部導電層が剥離するのを抑制することができる。
【００５４】
また、上記実施形態では、キャパシタ下部電極の上部導電層をＰｔによって形成したが、本発明はこれに限らず、上部導電層をＰｔ以外の金属によって形成してもよい。たとえば、上部導電層を、Ｉｒ、Ｒｕ、Ｒｅ、Ｎｉ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つの金属によって形成してもよい。
【００５５】
また、上記実施形態では、キャパシタ下部電極の下部導電層をＩｒ、Ｓｉおよび窒素からなる材料によって形成したが、本発明はこれに限らず、下部導電層をＩｒ以外の金属と、Ｓｉと、窒素とからなる材料によって形成してもよい。たとえば、下部導電層を、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つの金属と、Ｓｉと、窒素とからなる材料によって形成してもよい。
【００５６】
また、上記実施形態では、キャパシタ下部電極の中間導電層をＩｒシリサイド（Ｉｒ−Ｓｉ）によって形成したが、本発明はこれに限らず、中間導電層をＩｒ以外の金属とシリコンとの金属シリサイド材料によって形成してもよい。たとえば、中間導電層を、Ｐｔ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される少なくとも１つの金属とシリコンとの金属シリサイド材料によって形成してもよい。また、中間導電層を、Ｐｔ、Ｉｒ、Ｒｕ、Ｒｅ、Ｎｉ、Ｈｆ、ＣｏおよびＭｏからなるグループより選択される２つ以上の金属とシリコンとの金属シリサイド材料によって形成してもよい。たとえば、中間導電層をＰｔ−Ｉｒ−Ｓｉなどによって形成してもよい。
【００５７】
また、上記実施形態では、下部電極の上部導電層と下部導電層との間に１層の中間導電層を設けたが、本発明はこれに限らず、上部導電層と下部導電層との間に複数の中間導電層を設けてもよい。たとえば、Ｐｔからなる上部導電層と、Ｉｒ−Ｓｉ−Ｎからなる下部導電層との間に、Ｐｔのシリサイド（Ｐｔ−Ｓｉ）からなる中間導電層と、Ｉｒのシリサイド（Ｉｒ−Ｓｉ）からなる中間導電層とを設けてもよい。なお、この際、Ｉｒ−Ｓｉ−Ｎからなる下部導電層上にＩｒ−Ｓｉからなる中間導電層と、Ｐｔ−Ｓｉからなる中間導電層とを順次積層した後、さらにその上にＰｔからなる上部電極層を積層するのが好ましい。このように構成した場合にも、上記実施形態と同様、中間導電層により上部導電層と下部導電層とを良好に密着させることができる。
【００５８】
また、上記実施形態では、ｐ型シリコン基板の上面の所定領域にＬＯＣＯＳ法を用いて素子分離絶縁膜を形成したが、本発明はこれに限らず、ｐ型シリコン基板の上面の所定領域にＬＯＣＯＳ法以外の方法により素子分離絶縁膜を形成してもよい。たとえば、ＳＴＩ（Ｓｈａｒｒｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｒａｔｉｏｎ）法により、ｐ型シリコン基板の上面の所定領域に素子分離絶縁膜を形成してもよい。
【図面の簡単な説明】
【００５９】
【図１】本発明の一実施形態による強誘電体メモリの構造を示した断面図である。
【図２】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図３】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図４】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図５】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図６】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図７】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図８】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図９】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図１０】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図１１】本発明の一実施形態による強誘電体メモリの製造プロセスを説明するための断面図である。
【図１２】本発明の一実施形態の第１の変形例による強誘電体メモリの構造を説明するための断面図である。
【図１３】本発明の一実施形態の第２の変形例による強誘電体メモリの構造を説明するための断面図である。
【図１４】本発明の一実施形態の第３の変形例による強誘電体メモリの構造を説明するための断面図である。
【図１５】本発明の一実施形態の第４の変形例による強誘電体メモリの構造を説明するための断面図である。
【図１６】従来の強誘電体メモリの構造を示した部分的な断面図である。
【符号の説明】
【００６０】
１１ａ、１１ｂ、１１ｃ、１１ｄ、１１ｅ、１１ｆ、１６ａ、１６ｂ、１９ａ、１９ｂ、１９ｃ、１９ｄ  プラグ
１４、１５  中間配線（配線）
２２ａ  キャパシタ下部電極（電極）
２２ｄ  下部導電層（第２導電層）
２２ｅ  中間導電層
２２ｆ  上部導電層（第１導電層）
２２ｇ  導電層（第３導電層）
２２ｈ  導電層（第４導電層）
２３  強誘電体膜（キャパシタ絶縁膜）
【図１】
2005317687.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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