(57)【要約】【課題】  動作速度の速い不揮発性マルチポートメモリの実現。【解決手段】  複数のメモリセル9を配列したメモリセルアレイと、メモリセルアレイの各メモリセル内に列方向に伸び、前記メモリセルアレイの異なるメモリセルを並行してアクセスするための複数組のビット線群BLA, BLB, XBLA, XBLBとを備えるマルチポートメモリであって、メモリセルは、強誘電体容量111, 112とＮＭＯＳＦＥＴ12A, 12B, 13A, 13Bとを備える。【選択図】      図１０
2005004962.tif 000002
【特許請求の範囲】
【請求項１】
複数のメモリセルを配列したメモリセルアレイと、
前記メモリセルアレイの各メモリセル内に列方向に伸び、前記メモリセルアレイの異なるメモリセルを並行してアクセスするための複数組のビット線群とを備えるマルチポートメモリであって、
前記メモリセルは、強誘電体容量とＮＭＯＳＦＥＴとを備えることを特徴とするマルチポートメモリ。
【請求項２】
請求項１に記載のマルチポートメモリであって、
該メモリセルアレイの異なるメモリセルを並行してアクセスするための複数のポートを備え、
前記複数組のビット線群は、前記複数のポートに対応しているマルチポートメモリ。
【請求項３】
請求項１に記載のマルチポートメモリであって、
前記複数組のビット線群は、２組の相補のリードライトデータ線を備え、
前記メモリセルは、２個の直列に接続された強誘電体容量と、４個以上のＮＭＯＳＦＥＴとを備えるマルチポートメモリ。
【請求項４】
請求項１に記載のマルチポートメモリであって、
前記複数組のビット線群は、１組の相補のリードライトデータ線と、１組の相補のリード専用データ線とを備え、
前記メモリセルは、２個の直列に接続された強誘電体容量と、６個以上のＮＭＯＳＦＥＴとを備えるマルチポートメモリ。
【請求項５】
請求項１に記載のマルチポートメモリであって、
前記複数組のビット線群は、２本のリードライトデータ線を備え、
前記メモリセルは、１個の強誘電体容量と、２個以上のＮＭＯＳＦＥＴとを備え、
前記メモリセルから前記リードライトデータ線に読み出した信号と比較するための基準信号を出力する前記メモリセルと同一構成のリファレンスセルを備えるマルチポートメモリ。
【請求項６】
請求項１に記載のマルチポートメモリであって、
前記複数組のビット線群は、１本のリードライトデータ線と、１本のリード専用データ線とを備え、
前記メモリセルは、１個の強誘電体容量と、３個以上のＮＭＯＳＦＥＴとを備え、
前記メモリセルから前記リードライトデータ線又はリード専用データ線に読み出した信号と比較するための基準信号を出力する前記メモリセルと同一構成のリファレンスセルを備えるマルチポートメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特にメモリセル内に列方向に伸びる複数のビット線群を有し、異なるメモリセルを並行してアクセスできるマルチポートメモリに関する。
【背景技術】
【０００２】
異なるメモリセルに並行してアクセスできるマルチポートメモリと呼ばれる半導体記憶装置（メモリ）がある。異なるメモリセルに並行してアクセスする方式としては、アドレス信号の入力ポートとデータ信号の入出力ポートを２組有し、異なるメモリセルに対してそれぞれ書込み又は読み出し、又は書込みと読み出しが並行して行える方式や、１組のポートは書込み専用で、他の組のポートは読み出し専用である方式や、１組のポートは書込み及び読み出しが可能で、他の組のポートは読み出し専用である方式など各種ある。この場合、同一メモリセルに同時にアクセスすることは禁止されている。また、アドレス信号の入力ポートは１個であるが、書き込んだデータを同時に読み出すことが並行して行える方式などもある。いずれの方式も、メモリセル内に列方向に伸びるビット線が複数の独立した群になっている。アドレス信号の入力ポートとデータ信号の入出力ポートを２組有し、異なるメモリセルに対してそれぞれ書込み又は読み出し、又は書込みと読み出しが並行して行える方式を例として従来のマルチポートメモリを説明する。
図１は、従来のマルチポートメモリのデコーダ部の構成を示すブロック図である。図１に示すように、第１のメモリセル位置を示すアドレスＡがＡポートアドレスバッファ１Ａに入力され、アドレスＡで示された第１のメモリセル位置へ書き込む又はそこから読み出すデータがＡポートデータバッファ２Ａで入出力される。同様に、第２のメモリセル位置を示すアドレスＢがＢポートアドレスバッファ１Ｂに入力され、アドレスＢで示された第２のメモリセル位置へ書き込む又はそこから読み出すデータがＢポートデータバッファ２Ｂで入出力される。図示は省略してあるが、書込み時にＡ、Ｂポートデータバッファ２Ａ、２Ｂに入力されたデータはライトアンプに供給され、読み出し時にメモリセルからセンスアンプを介して読み出されたデータはＡ、Ｂポートデータバッファ２Ａ、２Ｂから出力される。
Ａポートアドレスバッファ１Ａに入力されたアドレスＡは、アクセス位置の行を示す部分がＡポートロウデコーダ３Ａに供給され、列を示す部分がＡポートコラムデコーダ４Ａに供給される。同様に、Ｂポートアドレスバッファ１Ｂに入力されたアドレスＢは、アクセス位置の行を示す部分がＢポートロウデコーダ３Ｂに供給され、列を示す部分がＢポートコラムデコーダ４Ｂに供給される。Ａポートロウデコーダ３ＡとＢポートロウデコーダ３Ｂは、それぞれ供給されたアドレスをデコードしてアクセスする行のワード線を活性化する。この従来例では、図示していない制御信号でアドレスＡ、Ｂで示すメモリセルへのアクセスがそれぞれ書込みか読み出しかが指示され、その指示に応じてＡポートロウデコーダ３ＡとＢポートロウデコーダ３Ｂは、それぞれ読み出し用のワード線又は書込み用ワード線を活性化する。Ａポートコラムデコーダ４ＡとＢポートコラムデコーダ４Ｂは、それぞれ供給されたアドレスをデコードしてアクセスする列のライトアンプ又はセンスアンプを活性化する。ライトアンプとセンスアンプのいずれを活性化するかは、上記の制御信号で指示される。
図２は、従来のマルチポートメモリのメモリセルの構成と配線を示す図である。各メモリセルは記憶素子としフリップ・フロップ（ＦＦ）１１と複数のＮＭＯＳＦＥＴ１２Ａ〜１５Ａ、１２Ｂ〜１５Ｂを有し、メモリセル部では、このようなメモリセルがアレイ状に配列されており、横方向を行、縦方向を列と称する。行毎にワード線群が、列毎にビット線群が設けられている。図２の（１）に示すように、各行には、Ａポートからの読み出しアクセスに応じてメモリセルから読み出しを行うためのワード線（ＷＬＲＡ）２１Ａと、Ｂポートからの読み出しアクセスに応じて読み出しを行うためのワード線（ＷＬＲＢ）２１Ｂと、Ａポートからの書込みアクセスに応じて書込みを行うためのワード線（ＷＬＷＡ）２２Ａと、Ｂポートからの書込みアクセスに応じて書込みを行うためのワード線（ＷＬＷＢ）２２Ｂの４本のワード線が設けられている。また、各列には、Ａポートからの読み出しアクセスに応じてメモリセルから読み出したデータが出力されるリードデータ線（ＲＡ）３３Ａと、Ｂポートからの読み出しアクセスに応じて読み出したデータが出力されるリードデータ線（ＲＢ）３３Ｂと、Ａポートからの書込みアクセスに応じて書込みデータに対応した状態になる相補のライトデータ線（ＷＡ、ＸＷＡ）３１Ａ、３２Ａと、Ｂポートからの書込みアクセスに応じて書込みデータに対応した状態になる相補のライトデータ線（ＷＢ、ＸＷＢ）３１Ｂ、３２Ｂの６本のビット線が設けられている。
ＦＦ１１は２つの状態を取りえ、一方の端子が「高（Ｈ）」の時には他方の端子は「低（Ｌ）」になるので、２つの状態を２つの論理値に対応させる。Ａポートからの書込みアクセスに応じてメモリセルにデータを書き込む時には、ライトアンプによりライトデータ線３１Ａ、３２Ａを書込みデータに応じた状態、例えば、ライトデータ線３１ＡがＨで３２ＡがＬの状態にした後、ワード線２２Ａを活性化する。これにより、ＮＭＯＳＦＥＴ１２Ａと１３Ａがオンして、メモリセル１１のＦＦが書込みデータに応じた状態になる。
Ａポートからの読み出しアクセスに応じてメモリセル１１からデータを読み出す時には、ワード線２１Ａを活性化する。これにより、ＮＭＯＳＦＥＴ１５Ａがオンする。ＮＭＯＳＦＥＴ１４Ａは、メモリセルのＦＦ１１が記憶している状態に応じてオン又はオフしており、オンしていればリードデータ線３３Ａは接地されて「Ｌ」になるが、オフの場合には中間レベルのままである。この差をセンスアンプで検出する。
各メモリセル毎に設けられるＮＭＯＳＦＥＴ１４Ａ、１５Ａの駆動能力を大きくすることは難しく、記憶されているデータによりリードデータ線３３Ａに生じる電位の差を短時間で大きくすることは難しい。そのため、読み出しアクセスにおいては、リードデータ線３３Ａの電位が少し変化するとセンスアンプで増幅している。
Ｂポートからのアクセスに応じてメモリセル１１にデータを書き込む時及び読み出す時も同様である。ただし、ＮＭＯＳＦＥＴ１４Ａと１４Ｂには、それぞれメモリセルのＦＦ１１の相補の信号が印加されるため、リードデータ線３３Ａと３３Ｂに読み出されるデータは逆であり、センスアンプの後で一方を反転してデータを揃えている。このようなことを行うのは、メモリセルのＦＦ１１に接続される負荷のバランスをとるためである。
この従来例では、アドレスＡとＢに対するポートが２組あり、アドレスＡとＢに対する読み出しと書込みのためのワード線とビット線の組がそれぞれ設けられているので、ＡポートとＢポートからそれぞれデータの書込みと読み出しが独立に並行して行える。例えば、同一の行又は同一の列の２つのメモリセルに対して並行して読み出し、書込み、又は読み出しと書込みが行える。但し、同一のメモリセルに対して同時にアクセスすることは禁止されている。
図２の（２）は、図２の（１）のＸ−Ｘ’断面でのビット線層の配列を示す図である。このビット線層の上又は下にワード線層が設けられ、その下にメモリセルを構成するＮＭＯＳＦＥＴが形成される。参照番号１６は絶縁層である。図示のように、両側にＶＳＳ電源線３４が配置され、その間にライトデータ線（ＷＡ）３１Ａ、ライトデータ線（ＷＢ）３１Ｂ、リードデータ線（ＲＡ）３３Ａ、リードデータ線（ＲＢ）３３Ｂ、ライトデータ線（ＸＷＢ）３２Ｂ、ライトデータ線（ＸＷＡ）３２Ａの順でビット線が配置される。このような配置は、バルクレイアウトのしやすさから決められたものである。
【発明の開示】
【発明が解決しようとする課題】
【０００３】
図２のような配列では、隣接するビット線間に寄生容量が生じる。特に、近年マルチポートメモリの容量が大きくなり、この寄生容量が増大して、その影響が無視できなくなってきた。例えば、Ａポートからある列のメモリセルに読み出しアクセスを行うのと並行してＢポートから同じ列のメモリセルに書込みアクセスを行う場合を考えてみる。ＡポートからのアクセスとＢポートからのアクセスは全く独立しており、クロックも別にできる。リードデータ線（ＲＡ）３３Ａの電位は、アクセスしたメモリセルのデータに応じて変化しようとする。この時に、Ｂポートからの書込みアクセスのため、データに応じてライトデータ線（ＷＢ）３１Ｂと（ＸＷＢ）３２Ｂの一方が「Ｈ」に他方が「Ｌ」に大きな振幅で変化すると、リードデータ線（ＲＡ）３３Ａの電位は、隣接するライトデータ線（ＷＢ）３１Ｂとの間の寄生容量を介して影響を受ける。上記のように、リードデータ線（ＲＡ）３３Ａの少しの電位変化がセンスアンプで増幅されるが、この直前にライトデータ線（ＷＢ）３１Ｂの電位が変化すると、リードデータ線（ＲＡ）３３Ａの電位変化が逆転することがあり、読み出しデータと異なる方向に増幅され、異なるデータが出力されるという誤動作を生じる。
また、Ａポートからある列のメモリセルに読み出しアクセスを行うのと並行してＢポートから同じ列のメモリセルに読み出しアクセスを行う場合、リードデータ線（ＲＡ）３３Ａの電位は、アクセスしたメモリセルのデータに応じて変化し、少し変化した時点でセンスアンプで増幅される。ワード線（ＷＬＲＡ）２１Ａが活性化されている間、リードデータ線（ＲＡ）３３Ａの電位はデータに応じて変化し続ける。この間にＢポートからの読み出しアクセスが行われ、リードデータ線（ＲＢ）３３Ｂの電位が記憶されているデータに応じて変化した場合、リードデータ線（ＲＢ）３３Ｂの電位は、隣接しているリードデータ線（ＲＡ）３３Ａの電位の変化の影響を受け、誤動作を生じることがある。
上記のような問題は、メモリの速度が遅く、メモリセルからのデータの読み出しによりリードデータ線の電位が十分に変化した後にセンスアンプを動作させて増幅を行うならば、隣接するビット線（ライトデータ線又はリードデータ線）の寄生容量を介した影響は小さくあまり問題にならかかった。しかし、近年マルチポートメモリの動作速度、特に読み出し速度の高速化が要求されており、動作速度を向上する上でこのような寄生容量の影響が無視できなくなってきた。
また、図２のメモリセルはフリップ・フロップ（ＦＦ）で構成されるが、このようなメモリセルは電源を切ると記憶データも消去される揮発性である。並行してアクセスが行えるマルチポートメモリについても、動作速度が速く、構成が簡単な不揮発性のものが求められている。
本発明は、上記のような問題を解決すると共に新たな要求に答えるためのもので、第１の目的は、隣接するビット線の寄生容量を介した影響を低減してより高速のマルチポートメモリを実現することであり、第２の目的は、動作速度が速く、構成が簡単な不揮発性のマルチポートメモリを実現することである。
【課題を解決するための手段】
【０００４】
本発明の第１の態様の半導体記憶装置は、相補のライトデータ線とリードデータ線とを有するもので、上記の第１の目的を実現するため、リードデータ線を相補のライトデータ線で挟んだ配置とする。
すなわち、本発明の第１の態様の半導体記憶装置は、複数のメモリセルを配列したメモリセルアレイと、メモリセルアレイの各メモリセル内に列方向に伸びる少なくとも相補のライトデータ線とリードデータ線の組を有するビット線群とを備える半導体記憶装置であって、リードデータ線を挟むように相補のライトデータ線が配置されていることを特徴とする。
本発明の第１の態様は、ポートが２個で、一方のポートが書込み専用の第１ポートで他方のポートが読み出し専用の第２ポートで、ビット線群が第１ポートに対応した相補のライトデータ線と第２ポートに対応したリードデータ線を有する半導体記憶装置（メモリ）にも適用できる。その場合、相補のライトデータ線がシールド線として機能して、リードデータ線への雑音の影響を低減する。第１ポートと第２ポートで同じ列にアクセスする場合、メモリセルのデータがリードデータ線に読み出されるのと同時に相補のライトデータ線の電位が変化することが起こり得るが、相補のライトデータ線の電位は一方が「Ｈ」に他方が「Ｌ」に変化するためリードデータ線への影響は相殺され、影響が低減される。
また、本発明の第１の態様は、図２に示したポートが２個で、相補のライトデータ線とリードデータ線のビット線群を２組有するメモリにも当然適用できる。この場合には、組毎にリードデータ線を挟むように相補のライトデータ線を配置する。この場合には、同じ組のライトデータ線とリードデータ線が同時に使用されることはなく、リードデータ線の電位がメモリセルのデータに応じて変化する場合には、両側のライトデータ線の電位は、例えば「Ｈ」と「Ｌ」又は中間レベルなどに固定されるので、両側のライトデータ線はシールド線として働き、リードデータ線への雑音の影響を低減する。なお、一方のポートのみに対応して相補のライトデータ線とリードデータ線が設けられている場合には、一方のみに適用すればよい。
本発明の第２の態様の半導体記憶装置は、並行して使用される複数組のビット線群を備えるもので、上記第２の目的を実現するため、ビット線群を各組毎に分離するように電源線を配置する。
すなわち、本発明の第２の態様の半導体記憶装置は、複数のメモリセルを配列したメモリセルアレイと、メモリセルアレイの各メモリセル内に列方向に伸びる複数組のビット線群とを備える半導体記憶装置であって、ビット線群を各組毎に分離するように設けられた電源線を備えることを特徴とする。
本発明の第２の態様によれば、ビット線はポートに対応した群毎に電源線で分離されるため、電源線がシールドとして働き、異なるポートのアクセスによるビット線の電位の変化が遮断されるので、雑音が低下して誤動作が防止できる。
更に、リードデータ線の上下の少なくとも一方にシールドとして機能する電源配線を設けることが望ましい。
なお、第２の態様の構成は第１の態様の半導体記憶装置に適用可能である。
本発明の第３の態様の半導体記憶装置は、上記第２の目的を実現するため、メモリセルを強誘電体容量とＮＭＯＳＦＥＴで構成する。
すなわち、本発明の第３の態様の半導体記憶装置は、複数のメモリセルを配列したメモリセルアレイと、メモリセルアレイの各メモリセル内に列方向に伸び、メモリセルアレイの異なるメモリセルを並行してアクセスするための複数組のビット線群とを備えるマルチポートメモリであって、メモリセルは、強誘電体容量とＮＭＯＳＦＥＴとを備えることを特徴とする。
本発明の第３の態様によれば、メモリセルが強誘電体容量を有するため、電源を切っても記憶されたデータは保持される。従って、不揮発性メモリが実現できる。これまで、メモリセルに強誘電体容量を設けて不揮発性メモリを実現することは知られていたが、メモリセルに強誘電体容量を設けて不揮発性マルチポートメモリを実現することについては知られていなかった。
本発明の構成はどのようなマルチポートメモリにも適用可能である。複数のポートを備えるメモリについては、複数のポートに対応して複数組のビット線群を設ける。
各メモリセルには１個又は２個の強誘電体容量を設ける。１個の強誘電体容量を設ける場合には少なくとも２個のＮＭＯＳＦＥＴでメモリセルを構成し、２個の強誘電体容量を設ける場合には少なくとも４個のＮＭＯＳＦＥＴでメモリセルを構成する。センスアンプとしてインバータを使用すると動作速度が速いが精度の維持が難しくなるので、その場合にはメモリセルと同一構成のリファレンスセルを設け、その基準電位と各メモリセルから読み出した電位を比較するようにする。
【発明の効果】
【０００５】
以上説明したように、本発明によれば、読み出し時のリードデータ線への雑音の影響が低減されるのでセンスアンプによる増幅時の誤動作がなくなり、半導体メモリの信頼性を向上させることができる。更に、読み出し時のリードデータ線への雑音の影響が低減されるので、読み出した後直ちにセンスアンプによる増幅を開始することができるので、半導体メモリの読み出し速度を向上できる。
また、本発明によれば、不揮発性のマルチポートメモリが実現される。
【発明を実施するための最良の形態】
【０００６】
第１実施例は、図２に示した従来例の構成に本発明を適用したものである。
図３は、本発明の第１実施例のマルチポートメモリの構成を示す図であり、（１）が各メモリセル回路の構成を示し、（２）がＸ−Ｘ’断面におけるビット線の配列を示す。また、図４は第１実施例におけるライトアンプ７とセンスアンプ８の構成を示す図である。
図３に示すように、メモリセルはＣＭＯＳ構造のフリップ・フロップ（ＦＦ）１１と複数のＮＭＯＳＦＥＴ１２Ａ〜１５Ａ、１２Ｂ〜１５Ｂを有する。また、図４に示すように、ライトアンプ７は、ライトデータ線３１Ａ、３１Ｂ、３２Ａ、３２Ｂに接続された駆動ユニット７１Ａ、７１Ｂ、７２Ａ、７２Ｂと、駆動ユニット７１Ａと７１Ｂに印加する信号を反転してアンプユニット７２Ａと７２Ｂに印加するためのインバータ７３とを有する。駆動ユニット７１Ａは図示のような構成を有し、ライトデータ線３１Ａを「Ｈ」にする時にはＰＭＯＳＦＥＴ７１１をオンしてＮＭＯＳＦＥＴ７１２をオフする信号が印加され、ライトデータ線３１Ａを「Ｌ」にする時にはＰＭＯＳＦＥＴ７１１をオフしてＮＭＯＳＦＥＴ７１２をオンする信号が印加され、その列を選択しない時にはＰＭＯＳＦＥＴ７１１とＮＭＯＳＦＥＴ７１２の両方をオフする信号が印加される。
Ａポートから書込みアクセスすると、Ａポートコラムデコーダ４Ａから出力される列選択信号とＡポートデータバッファ２Ａの出力する書込みデータに応じてライトアンプ駆動信号が生成され、対応する列の駆動ユニット７１Ａに印加されると共に、インバータ７３を介して駆動ユニット７２Ａに印加される。これにより、Ａポート用の相補のライトデータ線３１Ａと３２Ａに、書込みデータに対応した相補の信号が印加される。ロウアドレスについては、図２で説明したように、Ａポートロウデコーダから行選択信号が対応する行のワード線（ＷＬＷＡ）２２Ａに印加される。従って、選択されたワード線（ＷＬＷＡ）２２Ａと選択された相補のライトデータ線３１Ａと３２Ａに接続されるメモリセルに書込みが行われる。Ｂポートから書込みアクセスする場合も同様である。
図４に示すように、センスンプ８は、リードデータ線３３Ａ、３３Ｂに接続される単一リード形のセンスアンプ８１Ａ、８２Ｂを有する。センスアンプ８１Ａ、８２Ｂがセンスアンプ駆動信号により選択的に活性化できるようになっている。Ａポートから読み出しアクセスすると、ロウアドレスについては、図２で説明したように、Ａポートロウデコーダから行選択信号が対応する行のワード線（ＷＬＲＡ）２１Ａに印加される。これに応じてすべてのリードデータ線３３Ａはアクセスした行のメモリセルに記憶されたデータに対応した状態に変化を始める。所定時間経過してリードデータ線３３Ａの電位がある程度変化した状態で、センスアンプ駆動信号により選択した列のセンスアンプ８１Ａが活性化され、それに接続されるリードデータ線３３Ａの状態、すなわち記憶されたデータがセンスアンプ８１Ａから出力される。Ｂポートから読み出しアクセスする場合も同様である。
以上説明した構成は従来例と同じである。第１実施例のマルチポートメモリが図２に示した従来例と異なるのは、図示のように、両側にＶＳＳ電源線３４が配置され、その間にライトデータ線（ＷＡ）３１Ａ、リードデータ線（ＲＡ）３３Ａ、ライトデータ線（ＸＷＡ）３２Ａ、ライトデータ線（ＷＢ）３１Ｂ、リードデータ線（ＲＢ）３３Ｂ、ライトデータ線（ＸＷＢ）３２Ｂの順でビット線が配置されている点である。
第１実施例では、図３に示すように、リードデータ線３３Ａはライトデータ線３１Ａと３２Ａに挟まれ、リードデータ線３３Ｂはライトデータ線３１Ｂと３２Ｂに挟まれている。Ａポートで読み出しを行う時には、ライトデータ線３１Ａと３２Ａには信号は印加されないため、リードデータ線３３Ａがメモリセルの記憶データに応じて変化する時に、ライトデータ線３１Ａと３２Ａの電位が変化して、その間の寄生容量を介してリードデータ線３３Ａの電位に影響することはない。これはリードデータ線３３Ｂについても同様である。
Ｂポート用のビット線群であるライトデータ線３１Ｂ、リードデータ線３３Ｂ、ライトデータ線３２Ｂとリードデータ線３３Ａとの間にも寄生容量はあるが、隣接していないため容量は小さく、リードデータ線３３Ａの電位がメモリセルの記憶データに応じて変化する時に、Ｂポート用のビット線群の電位が大きく変化しても影響は小さく問題はない。従って、図２の従来例で問題になった、リードデータ線３３Ａと３３Ｂの間の寄生容量により、一方のリードデータ線の電位が大きく変化する時の他方のリードデータ線への影響は低減され、問題にならない。
以上説明したように、第１実施例のビット線の配置であれば、リードデータ線の電位がメモリセルの記憶データに応じて変化する時の他のビット線からの影響が大幅に低減されるので、誤動作の発生がなくなる。
なお、第１実施例の構成において、後述するように、リードデータ線３３Ａと３３Ｂの上又は下又は両方に電源線を設ければ、隣接しない他の群のビット線との寄生容量が低減されるので、他の群のビット線の電位変化による雑音を一層低減できる。
図５は、第２実施例のマルチポートメモリの構成を示す図であり、（１）はメモリセル部分の回路を、（２）は（１）のＸ−Ｘ’断面におけるビット線層における配置を示す。第２実施例は、１個のポートは書込み専用で、他方のポートは読み出し専用のマルチポートメモリである。第２実施例の構成は、第１実施例のワード線２１Ａ、２２Ｂ、ビット線３１Ｂ、３２Ｂ、３３Ａを除き、ビット線３３Ｂを３１Ａと３２Ａの間に配置した構成である。
第２実施例においても、リードデータ線３３Ｂは相補のライトデータ線３１Ａと３２Ａに挟まれている。従って、相補のライトデータ線３１Ａと３２Ａがシールドとして働いて、リードデータ線３３Ａへの雑音の影響を低減する。なお、２つのポートから同時に同じ列の別のメモリセルに書込みと読み出しでアクセスする場合、メモリセルのデータがリードデータ線３３Ｂに読み出されるのと同時に相補のライトデータ線３１Ａと３２Ａの電位が変化するが、相補のライトデータ線の電位は一方が「Ｈ」に他方が「Ｌ」に変化するためリードデータ線への影響は相殺され、リードデータ線に生じる雑音は小さい。
図６は、第３実施例のマルチポートメモリのビット線の配置を示す図である。この実施例は、第２実施例の構成において、リードデータ線３３Ｂの上に絶縁層３８を介して電源線ＶＤＤ又はＶＳＳを配置したもので、他の部分、例えば信号線４０などからのリードデータ線３３Ａへの影響を一層低減できる。
図７は、第４実施例のマルチポートメモリの構成を示す図であり、（１）はメモリセル部分の回路を、（２）は（１）のＸ−Ｘ’断面におけるビット線層における配置を示す。第４実施例は、Ａポートは書込みと読み出し兼用で、Ｂポートは読み出し専用のマルチポートメモリである。Ａポートからのアクセスは、ワード線（ＷＬＡ）２３を活性化して、ＮＭＯＳＦＥＴ１２Ａと１３Ａをオンさせることで行われる。書込み時には、ライトアンプで相補のリードライトデータ線３６Ａと３７Ａを書込みデータに応じた状態にする。読み出し時には、リードライトデータ線３６Ａと３７Ａがメモリセル１１に記憶された状態に応じて電位差を生じるように変化するので、その電位差を図８に示すような相補形のセンスアンプ８１で増幅する。このような相補形のセンスアンプ８１については公知であるので、ここでは説明を省略する。Ｂポートからのアクセスは、ワード線（ＷＬＢ）２４を活性化して、ＮＭＯＳＦＥＴ１５Ｂをオンさせることで行われ、第１実施例と同様に、単一リード形のセンスアンプ８１Ｂを介して出力される。
第４実施例の構成が従来と異なるのは、図７の（１）と（２）に示すように、ビット線層において、Ａポート用のリードライトデータ線３６Ａと３７Ａを隣接して配置し、それらとＢポート用のリードデータ線３６Ｂの間に電源線ＶＤＤ３５を配置し、更に両側に電源線ＶＳＳ３４を配置している点である。
図７に示すような第４実施例のビット線の配置により、Ａポート用のリードライトデータ線３６Ａ、３７ＡとＢポート用のリードデータ線３６Ｂは、電源線ＶＤＤ３５によってシールドされるので、一方のポートでアクセスしている時、特に読み出しアクセスを行っている時に、他方のポート用のリードライトデータ線で電位が変化しても、その変化による雑音の影響が低減される。
図９は、第５実施例のマルチポートメモリの構成を示す図であり、（１）はメモリセル部分の回路を、（２）はビット線の配置を示す。第５実施例は、Ａポートは書込みと読み出し兼用で、Ｂポートは読み出し専用のマルチポートメモリであり、Ａポートによる書込みと読み出しアクセスは、別のワード線とビット線を利用して行われる。第５実施例の構成は、第１実施例の構成で、Ｂポートによる書込みのためのワード線と相補のビットを除いた構成に相当する。
第５実施例では、図示のように、Ａポート用の相補のライトデータ線３１Ａと３２Ａ及びリードデータ線３３Ａを左側に、Ｂポート用のリードデータ線３３Ｂを右側に配置し、その間に第４実施例と同様に電源線ＶＤＤ３５を配置し、更に右側ではリードデータ線３３Ａを挟むように相補のライトデータ線３１Ａと３２Ａを配置する。これにより、第１実施例及び第４実施例で説明した効果が得られる。なお、第５実施例では読み出し用のＮＭＯＳＦＥＴ１４Ａと１４ＢをメモリセルのＦＦ１１の同じ側に接続している。このようにすることで、ＦＦ１１の負荷バランスが若干不釣り合いになるが、動作上は特に問題はなく、リードデータ線３３Ａと３３Ｂには同じ極性のデータが読み出される。
図１０は、第６実施例のマルチポートメモリの構成を示す図であり、（１）はメモリセルの配置とワード線及びビット線の配置を、（２）はメモリセル部分の構成を示す。
図１０の（１）に示すように、従来のマルチポートメモリのワード線及びビット線に加えて、所定の中間電位の共通ラインが設けられている。図１０の（２）に示すように、各メモリセルは、強誘電体材料で作られた２個の容量（キャパシタ）１１１と１１２を直列に接続し、その接続部分を共通ライン４１に接続した記憶素子を有している。キャパシタ１１１と１１２は、強誘電体材料で作られており、電圧を印加すると分極し、電圧の印加を停止してもその分極が維持されるので、不揮発性記憶素子として動作する。
Ａポートを利用した書込みは、ワード線（ＷＬＡ）２３に行選択信号を印加してＮＭＯＳＦＥＴ１２Ａと１３Ａをオンする。この状態で、ライトアンプにより相補リードライトデータ線（ＢＬＡ，ＸＢＬＡ）３６Ａと３７Ａの電位を書込みデータに応じて一方を「Ｈ」に他方を「Ｌ」にすると、キャパシタ１１１と１１２に電圧が印加されてキャパシタ１１１と１１２の両端に電圧が保持される。読み出しを行う時には、同様にワード線２３に行選択信号を印加してＮＭＯＳＦＥＴ１２Ａと１３Ａをオンする。これにより、キャパシタ１１１と１１２の両端は相補リードライトデータ線３６Ａと３７Ａに接続され、相補リードライトデータ線３６Ａと３７Ａ間にキャパシタ１１１と１１２の両端に保持された電荷量に応じた電圧が生じる。これを図８に示した相補形のセンスアンプで増幅して出力することにより記憶したデータが読み出せる。Ｂポートを利用したアクセスについても同様であり、Ａポートを利用したアクセスと並行して行える。
ただし、第６実施例のマルチポートメモリでは、読み出し時にキャパシタ１１１と１１２に保持された電荷量で相補リードライトデータ線３６Ａと３７Ａ間に電圧を生じる。センスアンプで増幅する時に誤動作しないようにするには、相補リードライトデータ線３６Ａと３７Ａ間に生じる電圧をある程度大きくする必要があり、そのためにはキャパシタ１１１と１１２の容量を大きくする必要がある。特に、高速の読み出し動作を行うためには短時間で相補リードライトデータ線３６Ａと３７Ａ間に所定量以上の電圧を生じさせる必要があり、読み出し速度が速い時に問題になる。次に説明する第７実施例ではこのような問題を解決する。
図１１は、第７実施例のマルチポートメモリの構成を示す図であり、メモリセル部分の構成とワード線及びビット線の配置を示す。第７実施例のマルチポートメモリは、図７に示した第４実施例のマルチポートメモリにおいて、メモリセル１１を２個の強誘電体容量１１１、１１２で構成したものである。従って、Ａポートは読み出しと書込み兼用で、Ｂポートは読み出し専用であり、センスアンプは図８に示した相補形が使用される。電源を切っても記憶したデータが維持される不揮発性メモリである点を除けば、第４実施例のマルチポートメモリと同じ動作をする。第７実施例のマルチポートメモリでは、相補リードライトデータ線３６Ａと３７Ａ間に電圧を生じさせるのはＮＭＯＳＦＥＴ１４Ｂ又は１６Ｂが行い、キャパシタ１１１と１１２に保持された電圧はＮＭＯＳＦＥＴ１４Ｂ又は１６Ｂを駆動するだけであり、大きな電流を必要としない。従って、キャパシタ１１１と１１２の容量を小さくでき、メモリセルを小さくできるので高集積化が可能である。
図１０及び図１１に示した第６及び第７実施例のマルチポートメモリでは、強誘電体材料で作られた２個のキャパシタを使用し、相補のライトデータ線及びリードデータ線を設け、相補形のセンスアンプを使用した。半導体メモリでは一層の高集積化が求められており、次に説明する第８及び第９実施例は、第６及び第７実施例のマルチポートメモリを高集積化したものである。
図１２は、第８実施例のマルチポートメモリの構成を示す図であり、（１）はメモリセル部分の構成を示し、（２）はメモリセルの配置とワード線及びビット線の配置を示す。
図１２の（１）に示すように、第８実施例のマルチポートメモリは、図１０に示した第６実施例のマルチポートメモリにおいて、キャパシタ１１２、ＮＭＯＳＦＥＴ１３Ａ、１３Ｂ、及び相補のリードライトデータ線の一方３７Ａと３７Ｂを除いたものである。第８実施例のマルチポートメモリの動作は第６実施例のものとほぼ同じであるが、リードライトデータ線が相補形でない。そのため、相補形のセンスアンプを使用する時には、図１２の（２）に示すように、各列にメモリセルと同じ構成の比較用メモリセル４２を設け、比較用メモリセル４２の出力する基準電位とリードライトデータ線３６Ａと３６Ｂの電位差を増幅する。また、図４に示したような単一リード形のセンスアンプを使用する。
図１３は、第９実施例のマルチポートメモリのメモリセル部分の構成及びワード線及びビット線の配置を示す図である。第９実施例のマルチポートメモリは、図１１に示した第７実施例のマルチポートメモリにおいて、キャパシタ１１２、ＮＭＯＳＦＥＴ１３Ａ、１６Ｂ、１７Ｂ、及び相補のリードライトデータ線の一方３７Ａと３７Ｂを除いたものであり、高集積化が可能である。これ以上の説明は省略する。
以上、いくつかのマルチポートメモリを例として本発明の実施例を説明したが、マルチポートメモリには他にも各種の方式があり、それらにも本発明は適用可能である。また、メモリセルの構成も各種考えられるが、同様に本発明が適用可能である。
【図面の簡単な説明】
【０００７】
【図１】マルチポートメモリのデコーダ部の構成を示すブロック図である。
【図２】従来のマルチポートメモリのメモリセルの構成とワード線及びビット線の配置を示す図である。
【図３】第１実施例のマルチポートメモリのメモリセルの構成とワード線及びビット線の配置を示す図である。
【図４】第１実施例のマルチポートメモリのライトアンプとセンスアンプの構成を示す図である。
【図５】第２実施例のマルチポートメモリのメモリセルの構成とワード線及びビット線の配置を示す図である。
【図６】第３実施例のマルチポートメモリのビット線の配置を示す図である。
【図７】第４実施例のマルチポートメモリのメモリセルの構成とワード線及びビット線の配置を示す図である。
【図８】第４実施例のマルチポートメモリのセンスアンプの構成を示す図である。
【図９】第５実施例のマルチポートメモリのメモリセルの構成とワード線及びビット線の配置を示す図である。
【図１０】第６実施例のマルチポートメモリのメモリセルの配置とその構成とワード線及びビット線の配置とを示す図である。
【図１１】第７実施例のマルチポートメモリのメモリセルの構成とワード線及びビット線の配置を示す図である。
【図１２】第８実施例のマルチポートメモリのメモリセルの配置とその構成とワード線及びビット線の配置とを示す図である。
【図１３】第９実施例のマルチポートメモリのメモリセルの構成とワード線及びビット線の配置を示す図である。
【符号の説明】
【０００８】
１Ａ    Ａポートアドレスバッファ
１Ｂ    Ｂポートアドレスバッファ
２Ａ    Ａポートデータバッファ
２Ｂ    Ｂポートデータバッファ
３Ａ    Ａポートロウデコーダ
３Ｂ    Ｂポートロウデコーダ
４Ａ    Ａポートコラムデコーダ
４Ｂ    Ｂポートコラムデコーダ
１１    メモリ素子（フリップフロップ）
１２Ａ〜１５Ａ、１２Ｂ〜１５Ｂ    ＮＭＯＳＦＥＴ
２１Ａ    ワード線（ＷＬＲＡ）
２１Ｂ    ワード線（ＷＬＲＢ）
２２Ａ    ワード線（ＷＬＷＡ）
２２Ｂ    ワード線（ＷＬＷＢ）
３１Ａ、３１Ｂ、３２Ａ、３２Ｂ    ライトデータ線
３３Ａ、３３Ｂ    リードデータ線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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