(57)【要約】【課題】スイッチ回路装置では、各ＦＥＴ毎に制御端子を設けており、実装面積が大きくなる問題点があった。これを避けるためにインバータ回路を内蔵させて１制御端子化を実現する方法があるが、インバータ回路を構成する余分なＦＥＴが必要となり、消費電力やパッケージサイズの増加また工数の増加などの問題点がある。【解決手段】１制御端子で、ＳＰＤＴスイッチ回路装置を制御する。インバータ回路を設ける必要がないので、チップサイズのシュリンク、部品点数の削減、製造コストの削減、製造工程の簡素化が実現する。また、シャントＦＥＴを設けることで、アイソレーションの向上に大きく寄与できる。【選択図】  図１
2005005859.tif 000002
【特許請求の範囲】
【請求項１】
第１および第２のスイッチング素子と、
前記両スイッチング素子のソースまたはドレインに接続する１つの共通入力端子と、
前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第１および第２の出力端子と、
前記第１のスイッチング素子のゲートに接続する１つの制御端子と、
前記第１のスイッチング素子のソース又はドレインに所定のバイアスを与える第１のバイアス手段と、
前記１つの制御端子と前記第２のスイッチング素子のソース又はドレインに接続する第１の接続手段と、
前記第１と第２のスイッチング素子とを直流的に分離する第１の分離手段と、
前記第２のスイッチング素子のゲートを接地する第１の接地手段と、
前記第１の出力端子に接続する第３のスイッチング素子と、
前記第２の出力端子に接続し、ゲートが前記制御端子に接続する第４のスイッチング素子と、
前記第３のスイッチング素子のソースまたはドレインと前記制御端子とを接続する第２の接続手段と、
前記第３のスイッチング素子と前記第１のスイッチング素子とを分離する第２の分離手段と、
前記第４のスイッチング素子と前記第２のスイッチング素子とを分離する第３の分離手段と、
前記第３のスイッチング素子のゲートを接地する第２の接地手段と、
前記第４のスイッチング素子のソースまたはドレインに接続する第２のバイアス手段と、
前記第３および第４のスイッチング素子をそれぞれ接地する第３および第４の接地手段とを具備し、
前記１つの制御端子から前記第１から第４のスイッチング素子に制御信号を印加することを特徴とするスイッチ回路装置。
【請求項２】
前記第１から第４のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項３】
前記第１から第４のスイッチング素子は、それぞれ、複数のＦＥＴを多段に直列接続した第１のＦＥＴ群、第２のＦＥＴ群、第３のＦＥＴ群、第４のＦＥＴ群であることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項４】
前記第１から第４のスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートＦＥＴであることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項５】
前記第１および第２のバイアス手段は常に一定の正の直流電圧を供給することを特徴とする請求項１記載のスイッチ回路装置。
【請求項６】
前記第１、第２、第３の分離手段はそれぞれ容量で形成されることを特徴とする請求項１に記載のスイッチ回路装置。
【請求項７】
前記第３および第４の接地手段は、それぞれ容量を介して接地することを特徴とする請求項１に記載のスイッチ回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられるスイッチ回路装置、特に制御端子を１つにするスイッチ回路装置に関する。
【０００２】
【従来の技術】
携帯電話端末や無線ＬＡＮなどの無線ブローバンド端末のアンテナ切り替え用途、入出力切り替え用途に採用されるスイッチ回路装置は、ＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）と呼ばれ、外部端子は共通入力端子ＩＮ、出力端子ＯＵＴ−−１、ＯＵＴ−２、制御端子Ｃｔｌ−１、Ｃｔｌ−２の５端子である。
【０００３】
図１０（Ａ）は、ＧａＡｓ  ＦＥＴの断面図を示している。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、デプレッション型ＦＥＴであり、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００４】
図１０（Ｂ）は、ＧａＡｓ  ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）と呼ばれるスイッチ回路装置の原理的な回路図を示している。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ−１、ＯＵＴ−２に接続されたものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
かかるスイッチ回路装置では、一般的にチャネル幅を出来るだけ大きく設計して、チャネル領域の断面積を稼いで挿入損失（Ｉｎｓｅｒｔｉｏｎ  Ｌｏｓｓ）を小さくしている。
【０００７】
このためにゲート電極３とチャネル領域２で形成されるショットキー接触に依る容量成分が大きくなり、ここから高周波の入力信号が漏れてアイソレーション（Ｉｓｏｌａｔｉｏｎ）を悪化させる。これを回避するためにシャントＦＥＴを設けて、アイソレーション（Ｉｓｏｌａｔｉｏｎ）の改善を図るものである。
【０００８】
図１１は今まで実用化されてきたスイッチ回路装置の回路図である。この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ−１とＯＵＴ−２と接地間にシャントＦＥＴ３、ＦＥＴ４を接続し、このシャントＦＥＴ３、ＦＥＴ４のゲートにはＦＥＴ２とＦＥＴ１への制御端子Ｃｔｌ−２、Ｃｔｌ−１の相補信号を印加している。この結果、ＦＥＴ１がＯＮのときはシャントＦＥＴ４がＯＮし、ＦＥＴ２およびシャントＦＥＴ３がＯＦＦしている。
【０００９】
この回路で、共通入力端子ＩＮ−出力端子ＯＵＴ−１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ−２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ−２への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーション（Ｉｓｏｌａｔｉｏｎ）が向上できる。（例えば、特許文献１参照。）
【００１０】
【特許文献１】
特開２００１−３２６５０１号公報  （第１１図）
【００１１】
【発明が解決しようとする課題】
上記したスイッチ回路装置では、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続されているので、相補信号である２つの制御信号を第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加する必要がある。そのためにスイッチ回路装置を組み込んだ集積回路では、必ず２つの第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２となる外部リードが必要となり、集積回路の小型パッケージ化を阻害する要因となっていた。これを避けるためにインバータ回路を内蔵させて１制御端子化を実現する方法があるが、インバータ回路を構成する余分なＦＥＴが必要となり、消費電力やパッケージサイズの増加また工数の増加などの問題点がある。
【００１２】
また、インバータ回路はゲート幅が狭いため、静電破壊に弱く、スイッチ回路装置の静電破壊電圧が低くなる大きな問題もあった。
【００１３】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、第１および第２のスイッチング素子と、前記両スイッチング素子のソースまたはドレインに接続する１つの共通入力端子と、前記両スイッチング素子のドレインまたはソースにそれぞれ接続する第１および第２の出力端子と、前記第１のスイッチング素子のゲートに接続する１つの制御端子と、前記第１のスイッチング素子のソース又はドレインに所定のバイアスを与える第１のバイアス手段と、前記１つの制御端子と前記第２のスイッチング素子のソース又はドレインに接続する第１の接続手段と、前記第１と第２のスイッチング素子とを直流的に分離する第１の分離手段と、前記第２のスイッチング素子のゲートを接地する第１の接地手段と、前記第１の出力端子に接続する第３のスイッチング素子と、前記第２の出力端子に接続し、ゲートが前記制御端子に接続する第４のスイッチング素子と、前記第３のスイッチング素子のソースまたはドレインと前記制御端子とを接続する第２の接続手段と、前記第３のスイッチング素子と前記第１のスイッチング素子とを分離する第２の分離手段と、前記第４のスイッチング素子と前記第２のスイッチング素子とを分離する第３の分離手段と、前記第３のスイッチング素子のゲートを接地する第２の接地手段と、前記第４のスイッチング素子のソースまたはドレインに接続する第２のバイアス手段と、前記第３および第４のスイッチング素子をそれぞれ接地する第３および第４の接地手段とを具備し、前記１つの制御端子から前記第１から第４のスイッチング素子に制御信号を印加することにより解決するものである。
【００１４】
また、前記第１から第４のスイッチング素子は、それぞれ、チャネル層表面にソース電極およびドレイン電極を設け、前記ソースおよびドレイン電極間にゲート電極を配置したＦＥＴであることを特徴とするものである。
【００１５】
また、前記第１から第４のスイッチング素子は、それぞれ、複数のＦＥＴを多段に直列接続した第１のＦＥＴ群、第２のＦＥＴ群、第３のＦＥＴ群、第４のＦＥＴ群であることを特徴とするものである。
【００１６】
また、前記第１から第４のスイッチング素子は、それぞれ、ソース電極およびドレイン電極間に複数のゲート電極を配置してなるマルチゲートＦＥＴであることを特徴とするものである。
【００１７】
また、前記第１および第２のバイアス手段は常に一定の正の直流電圧を供給することを特徴とするものである。
【００１８】
また、前記第１、第２、第３の分離手段はそれぞれ容量で形成されることを特徴とするものである。
【００１９】
また、前記第３および第４の接地手段は、それぞれ容量を介して接地することを特徴とするものである。
【００２０】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図９を参照して説明する。
【００２１】
図１は、本発明の第１の実施形態のスイッチ回路装置を示す回路図である。スイッチ回路装置は、４つのＦＥＴ１〜ＦＥＴ４、共通入力端子ＩＮ、第１および第２の出力端子ＯＵＴ１、ＯＵＴ２、制御端子ＣＴＬ、第１の分離手段、第２の分離手段、第３の分離手段、第１の接地手段、第２の接地手段、第３の接地手段、第４の接地手段、第１の接続手段、第２の接続手段、第１のバイアス手段、第２のバイアス手段とから構成される。
【００２２】
ＦＥＴ１からＦＥＴ４は、それぞれチャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたデプレッション型のＧａＡｓ  ＭＥＳＦＥＴであり、詳細は図１０と同様であるので説明は省略する。
【００２３】
ＳＰＤＴと呼ばれるスイッチ回路装置は、ＦＥＴ１のソース電極（あるいはドレイン電極）とＦＥＴ２のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続する。また、ＦＥＴ１のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、ＦＥＴ２のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続する。なお、ソース電極およびドレイン電極は等価であるので、以下いずれか一方を用いて説明する。
【００２４】
本実施形態においては、１つの制御端子ＣＴＬで２つのＦＥＴの制御ができ、ＦＥＴ１のゲート電極は抵抗Ｒａを介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００２５】
第１のバイアス手段は、ＦＥＴ１のソース電極に、所定のバイアスＶａを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃを介して印加する。
【００２６】
第１の接地手段は、ＦＥＴ２のゲート電極を抵抗Ｒｂにより接地する手段である。これにより、ＦＥＴ２のゲート電極は常に接地電位に固定される。
【００２７】
第１の接続手段は、制御端子ＣＴＬとＦＥＴ２のドレイン電極とを抵抗Ｒｄにより接続する手段である。
【００２８】
第１の分離手段は、ＦＥＴ１とＦＥＴ２の間に接続する容量Ｃａであり、ＦＥＴ１とＦＥＴ２のソース電極間を直流的に分離するものである。
【００２９】
本実施形態においては図１の如く、ＦＥＴ１ゲート電極、第１の接地手段、第１のバイアス手段、第１の接続手段にはそれぞれ抵抗Ｒａ、Ｒｂ、Ｒｃ、Ｒｄが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【００３０】
更に、この回路では、スイッチを行うＦＥＴ１とＦＥＴ２の出力端子ＯＵＴ１とＯＵＴ２に、シャントとなるＦＥＴ３、ＦＥＴ４を接続する。また、ＦＥＴ３およびＦＥＴ４をそれぞれ第３の接地手段および第４の接地手段を介して接地する。
【００３１】
ＦＥＴ４のゲート電極は抵抗Ｒｈを介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００３２】
第２のバイアス手段は、ＦＥＴ４のソース電極に、所定のバイアスＶｂを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｇを介して印加する。
【００３３】
第２の接地手段は、ＦＥＴ３のゲート電極を抵抗Ｒｆにより接地する手段である。これにより、ＦＥＴ３のゲート電極は常に接地電位に固定される。
【００３４】
第２の接続手段は、制御端子ＣＴＬとＦＥＴ３のソース電極とを抵抗Ｒｅにより接続する手段である。
【００３５】
第２の分離手段は、ＦＥＴ１とＦＥＴ３間に接続する容量Ｃｂであり、ＦＥＴ１とＦＥＴ３とを直流的に分離するものである。
【００３６】
第３の分離手段は、ＦＥＴ２とＦＥＴ４間に接続する容量Ｃｃであり、ＦＥＴ２とＦＥＴ４の間とを直流的に分離するものである。
【００３７】
第３の接地手段は、ＦＥＴ３の、第２の分離手段が接続されない側（ドレイン電極）を、容量Ｃｄを介して接地し、第４接地手段は、ＦＥＴ４の第３の分離手段が接続されない側（ドレイン電極）を、容量Ｃｅを介して接地する。
【００３８】
第２の接続手段、第２の接地手段、第２のバイアス手段、ＦＥＴ４のゲート電極にはそれぞれ抵抗Ｒｅ、Ｒｆ、Ｒｇ、Ｒｈが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【００３９】
次に、図２から図５を参照して本発明のスイッチ回路装置の動作原理について説明する。
【００４０】
ＳＰＤＴスイッチの場合、制御端子を１つにするためには、制御端子に印加される制御電圧が０ＶのときにはどちらかのＦＥＴ群がオン状態、もう一方のＦＥＴ群がオフ状態になり、制御電圧が正電圧のときには逆の状態になれば良い。
【００４１】
図２はＦＥＴ２に対応する回路部分である。ＦＥＴ２のゲート電極は抵抗Ｒｂを介して第１の接地手段で接地されているので、ゲート電圧は０Ｖに固定されている。このＦＥＴ２がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が０Ｖの状態である。すなわち、Ｖｇ＝Ｖｄ＝Ｖｓの状態であり、ゲート電圧Ｖｇは０Ｖであるので、Ｖｇ＝Ｖｄ＝Ｖｓ＝０ＶのときにＦＥＴ２はオン状態になる。
【００４２】
逆に、ゲート電圧が０ＶでＦＥＴ２がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にＦＥＴがオフする電位差を与えれば良い。この回路では、制御端子ＣＴＬとＦＥＴ２のソース電極またはドレイン電極が抵抗Ｒｄを介して第１の接続手段で接続されているので、制御端子ＣＴＬに０Ｖを印加すればＦＥＴ２はオン状態となり、正電圧（例えば３Ｖ）を印加すればＦＥＴ２はオフ状態となる。
【００４３】
図３はＦＥＴ１に対応する回路部分である。ゲート電圧０ＶでＦＥＴ１がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、ＦＥＴ１のソースまたはドレイン側に常時正電圧（例えば３Ｖ）のバイアスを掛ける回路（バイアス手段）を接続すればよい。
【００４４】
逆に、バイアス電圧と等しい電位を制御端子ＣＴＬからＦＥＴ１のゲート電極に印加すれば、ＦＥＴ１がオン状態になる。従って、この回路では制御端子ＣＴＬが０ＶでＦＥＴ１がオフ状態になり、３ＶでＦＥＴ１がオン状態になる。
【００４５】
また、図４はＦＥＴ３に対応する回路部分である。ＦＥＴ３のゲート電極は抵抗Ｒｆを介して第２の接地手段で接地されているので、ゲート電圧は０Ｖに固定されている。このＦＥＴ３がオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が０Ｖの状態である。すなわち、Ｖｇ＝Ｖｄ＝Ｖｓの状態であり、ゲート電圧Ｖｇは０Ｖであるので、Ｖｇ＝Ｖｄ＝Ｖｓ＝０ＶのときにＦＥＴ３はオン状態になる。
【００４６】
逆に、ゲート電圧が０ＶでＦＥＴ３がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にＦＥＴがオフする電位差を与えれば良い。この回路では、制御端子ＣＴＬとＦＥＴ３のソース電極またはドレイン電極が抵抗Ｒｅを介して第２の接続手段で接続されているので、制御端子ＣＴＬに０Ｖを印加すればＦＥＴ３はオン状態となり、正電圧（例えば３Ｖ）を印加すればＦＥＴ３はオフ状態となる。
【００４７】
図５はＦＥＴ４に対応する回路部分である。ゲート電圧０ＶでＦＥＴ４がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、ＦＥＴ４のソースまたはドレイン側に常時正電圧（例えば３Ｖ）のバイアスを掛ける回路（バイアス手段）を接続すればよい。
【００４８】
逆に、バイアス電圧と等しい電位を制御端子ＣＴＬからＦＥＴ４のゲート電極に印加すれば、ＦＥＴ４がオン状態になる。従って、この回路では制御端子ＣＴＬが０ＶでＦＥＴ４がオフ状態になり、３ＶでＦＥＴ４がオン状態になる。
【００４９】
この図２から図５の回路を組み合わせたのが、図１に示すスイッチ回路装置である。第１の分離手段である容量ＣａでＦＥＴ１とＦＥＴ２を直流的に分離して相互のバイアス条件の干渉を防止する。また、第２の分離手段である容量ＣｂでＦＥＴ１とＦＥＴ３を直流的に分離し、第３の分離手段である容量ＣｃでＦＥＴ２とＦＥＴ４とを直流的に分離する。
【００５０】
このように、本実施形態ではＦＥＴ２，ＦＥＴ３の各ゲート電極を抵抗Ｒｂ、Ｒｆを介してそれぞれ接地し、ゲート電極が接地されたＦＥＴ２、ＦＥＴ３のソース電極またはドレイン電極のバイアスを他方のＦＥＴ１、ＦＥＴ４の各ゲート電極と共通にして制御端子ＣＴＬに接続する。また、そのＦＥＴ１、ＦＥＴ４のソース電極またはドレイン電極のバイアスが常に一定電圧Ｖａ、Ｖｂで供給される。さらに、ＦＥＴ１とＦＥＴ２が容量Ｃａにより直流的に分離され、ＦＥＴ１とＦＥＴ３およびＦＥＴ２とＦＥＴ４とがそれぞれ容量Ｃｂ、Ｃｃにより直流的に分離される。
【００５１】
これにより、図６の真理値表の如く、制御端子ＣＴＬに０Ｖが印加されたとき、ＩＮ−ＯＵＴ１間がオフになり、ＩＮ−ＯＵＴ２間がオンとなる。また、制御端子ＣＴＬに３Ｖが印加されると、ＩＮ−ＯＵＴ１間がオンになり、ＩＮ−ＯＵＴ２間がオフとなる。すなわち、１つの制御端子で、インバータ回路を設けずにコントロールができるＳＰＤＴスイッチ回路装置が実現する。
【００５２】
さらに、この回路では、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオフした場合は、シャントＦＥＴ４がオンしているので出力端子ＯＵＴ２への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、共通入力端子ＩＮ−出力端子ＯＵＴ２間のアイソレーション（Ｉｓｏｌａｔｉｏｎ）が向上できる。
【００５３】
一方、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオフし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオンした場合は、シャントＦＥＴ３がオンしているので出力端子ＯＵＴ１への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、共通入力端子ＩＮ−出力端子ＯＵＴ１間のアイソレーション（Ｉｓｏｌａｔｉｏｎ）が向上できる。
【００５４】
例えば第１のＦＥＴ１、第２のＦＥＴ２がゲート長０．５μｍ、ゲート幅６００μｍの場合、２ＧＨｚでのアイソレーション（Ｉｓｏｌａｔｉｏｎ）が１６ｄＢから１２ｄＢ程度向上しおよそ２８ｄＢとなる。
【００５５】
ここで、図７に本発明のスイッチ回路装置の応用例を示す。第１の分離手段、第１および第２の接続手段、第１および第２のバイアス手段は、図１に示す接続例に限らず、図７の如き接続も可能である。すなわち、第１の分離手段は、ＦＥＴ１とＦＥＴ２の間に接続してあればよく（図７（Ａ））、第１の接続手段は、ＦＥＴ２のソースまたはドレイン電極のいずれと接続しても良い（図７（Ｂ））。更に、第１のバイアス手段も、ＦＥＴ１のソースまたはドレイン電極のいずれと接続しても良く（図７（Ｃ））、第２のバイアス手段もＦＥＴ４のソース又はドレイン電極のいずれと接続してもよい（図７（Ｄ））。第２の接続手段は、ＦＥＴ３のソースまたはドレイン電極のいずれと接続してもよい（図７（Ｅ））。また、図７（Ａ）から図７（Ｅ）の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。さらに、図示はしないが、第２、第３の分離手段はそれぞれＦＥＴ１とＦＥＴ３、ＦＥＴ２とＦＥＴ４の間を分離すれば良いので、それぞれ出力端子ＯＵＴ１、ＯＵＴ２に対し、ＦＥＴ１、ＦＥＴ２側に移動してもかまわない。
【００５６】
次に、図８および図９を参照して本発明の第２および第３の実施形態を示す。
【００５７】
第３世代携帯電話に使用される、アンテナと外部端子を切り替えるためのＳＰＤＴスイッチ回路では、２６ｄＢｍ程度のパワーを通せることが要求され、このようなハイパワースイッチ回路を実現するために、ＦＥＴを複数直列接続する多段接続のＦＥＴ群や、ソース電極およびドレイン電極間にゲート電極を複数配置するマルチゲートＦＥＴを用いることが一般的である。
【００５８】
図８は、本発明の第２の実施形態のスイッチ回路装置を示す回路図である。第２の実施形態の第１から第４のスイッチング素子は、それぞれ、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを３段直列に接続した第１から第４のＦＥＴ群で構成される。なお、各ＦＥＴはＧａＡｓ  ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）であり、図１０（Ａ）と同様であるので説明は省略する。また、本明細書においては、多段スイッチの一例として３段を例に説明するが、所望のパワーに応じて段数は適宜選択できる。
【００５９】
第１のＦＥＴ群Ｆ１の一端のＦＥＴ１−１のソース電極と第２のＦＥＴ群Ｆ２の一端のＦＥＴ２−１のソース電極が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の他端のＦＥＴ１−３のドレイン電極が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２の他端のＦＥＴ２−３のドレイン電極が第２の出力端子ＯＵＴ２に接続する。
【００６０】
本実施形態においては、１つの制御端子ＣＴＬで２つのＦＥＴ群を制御することができる。第１のＦＥＴ群Ｆ１の３つのゲート電極はそれぞれ抵抗Ｒａ１、Ｒａ２、Ｒａ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００６１】
第１のバイアス手段は、第１のＦＥＴ群Ｆ１ソースに所定のバイアスＶａを常に印加する手段である。ここでＦＥＴ群のソースとは、ＦＥＴ群（例えばＦ１）の一端に接続するＦＥＴ（例えばＦＥＴ１−１またはＦＥＴ１−３）のソース電極をいい、ＦＥＴ群のドレインとは、ＦＥＴ群の他端に接続するＦＥＴ（例えばＦＥＴ１−３またはＦＥＴ１−１）のドレイン電極をいう。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃを介して印加する。
【００６２】
第１の接地手段は抵抗Ｒｂ１、Ｒｂ２，Ｒｂ３により、それぞれ第２のＦＥＴ群Ｆ２の３つのゲート電極を接地する手段である。これにより、第２のＦＥＴ群Ｆ２のゲート電極は常に接地電位に固定される。
【００６３】
第１の接続手段は、第２のＦＥＴ群Ｆ２のドレイン、すなわちＦＥＴ２−１またはＦＥＴ２−３のドレイン電極と、制御端子ＣＴＬとを抵抗Ｒｄで接続する手段である。
【００６４】
第１の分離手段は、第１のＦＥＴ群のソースと第２のＦＥＴ群のソース間に接続する容量Ｃａであり、第１のＦＥＴ群と第２のＦＥＴ群を直流的に分離するものである。
【００６５】
本実施形態においては図１の如く、ＦＥＴ群Ｆ１の各ゲート電極、第１の接地手段、第１のバイアス手段および第１の接続手段にはそれぞれ抵抗Ｒａ１〜３、Ｒｂ１〜３、Ｒｃ、Ｒｄが接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【００６６】
更にこの回路では、スイッチを行う第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２の出力端子ＯＵＴ１とＯＵＴ２に、シャントとなる第３のＦＥＴ群Ｆ３、第４のＦＥＴ群４を接続する。また、第３のＦＥＴＦ３と第４のＦＥＴ群Ｆ４をそれぞれ第３の接地手段および第４の接地手段を介して接地する。
【００６７】
第４のＦＥＴ群Ｆ４のすべてのゲート電極は抵抗Ｒｈ１、Ｒｈ２、Ｒｈ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００６８】
第２のバイアス手段は、第４のＦＥＴ群Ｆ４のソース（ＦＥＴ４−１またはＦＥＴ４−３のソース電極）に、所定のバイアスＶｂを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｇを介して印加する。
【００６９】
第２の接地手段は、第３のＦＥＴ群Ｆ３のすべてのゲート電極を抵抗Ｒｆ１、Ｒｆ２、Ｒｆ３により接地する手段である。これにより、第３のＦＥＴ群Ｆ３のゲート電極は常に接地電位に固定される。
【００７０】
第２の接続手段は、制御端子ＣＴＬと第３のＦＥＴ群Ｆ３のソース（ＦＥＴ３−１またはＦＥＴ３−３のソース電極）とを抵抗Ｒｅにより接続する手段である。
【００７１】
第２の分離手段は、第１のＦＥＴ群Ｆ１と第３ＦＥＴ群Ｆ３の間に接続する容量Ｃｂであり、第１のＦＥＴ群Ｆ１と、第３ＦＥＴ群Ｆ３とを直流的に分離するものである。
【００７２】
第３の分離手段は、第２のＦＥＴ群Ｆ２と第４のＦＥＴ群Ｆ４間に接続する容量Ｃｃであり、第２のＦＥＴ群Ｆ２と、第４のＦＥＴ群Ｆ４とを直流的に分離するものである。
【００７３】
第３の接地手段は、第３のＦＥＴ群の第２の分離手段が接続されない側、すなわちドレインを、容量Ｃｄを介して接地し、第４接地手段は、第４のＦＥＴ群Ｆ４の第３の分離手段が接続されない側、すなわちドレインを、容量Ｃｅを介して接地する。
【００７４】
第２の接続手段、第２の接地手段、第２のバイアス手段および、第４のＦＥＴ群Ｆ４の各ゲート電極にはそれぞれ抵抗Ｒｅ、Ｒｆ１〜Ｒｆ３、Ｒｇ、Ｒｈ１〜Ｒｈ３が接続され、それぞれの接続点から交流接地となる各直流電位に高周波信号が漏出することを防止している。
【００７５】
また、第１の分離手段である容量Ｃａで第１のＦＥＴ群Ｆ１と第２のＦＥＴ群２を直流的に分離して相互のバイアス条件の干渉を防止する。また、第２の分離手段である容量Ｃｂで第１のＦＥＴ群Ｆ１と第３のＦＥＴ群Ｆ３を直流的に分離し、第３の分離手段である容量Ｃｃで第２のＦＥＴ群Ｆ２と第４のＦＥＴ群Ｆ４とを直流的に分離する。
【００７６】
このように、本実施形態では第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３の各ゲート電極を抵抗Ｒｂ１〜Ｒｂ３、Ｒｆ１〜Ｒｆ３を介してそれぞれ接地し、ゲート電極が接地された第２のＦＥＴ群Ｆ２、第３のＦＥＴ群Ｆ３のソース電極またはドレイン電極のバイアスを他方の第１のＦＥＴ群Ｆ１、第４のＦＥＴ群Ｆ４の各ゲートバイアスと共通にして制御端子ＣＴＬに接続する。また、その第１のＦＥＴ群Ｆ１、第４のＦＥＴ群Ｆ４のソース電極またはドレイン電極のバイアスが常に一定電圧Ｖａ、Ｖｂで供給される。さらに、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２が容量Ｃａにより直流的に分離され、第１のＦＥＴ群１と第３のＦＥＴ群３および第２のＦＥＴ群Ｆ２と第４のＦＥＴ群Ｆ４とがそれぞれ容量Ｃｂ、Ｃｃにより直流的に分離される。
【００７７】
第２の実施形態のスイッチ回路の動作は第１の実施形態と同様であるので説明は省略するが、これにより、図６の真理値表の如く、制御端子ＣＴＬに０Ｖが印加されたとき、ＩＮ−ＯＵＴ１間がオフになり、ＩＮ−ＯＵＴ２間がオンとなる。また、制御端子ＣＴＬに３Ｖが印加されると、ＩＮ−ＯＵＴ１間がオンになり、ＩＮ−ＯＵＴ２間がオフとなる。すなわち、１つの制御端子で、インバータ回路を設けずにコントロールができるＦＥＴを多段接続したＳＰＤＴスイッチ回路装置が実現する。
【００７８】
さらに、この回路では、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオンし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオフした場合は、シャントＦＥＴである第４のＦＥＴ群Ｆ４がオンしているので出力端子ＯＵＴ２への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーション（Ｉｓｏｌａｔｉｏｎ）が向上できる。
【００７９】
一方、共通入力端子ＩＮ−出力端子ＯＵＴ１の信号経路がオフし、共通入力端子ＩＮ−出力端子ＯＵＴ２の信号経路がオンした場合は、シャントＦＥＴである第３のＦＥＴ群Ｆ３がオンしているので出力端子ＯＵＴ１への入力信号の漏れは接地されたコンデンサＣを介して接地に逃げ、アイソレーション（Ｉｓｏｌａｔｉｏｎ）が向上できる。
【００８０】
尚、ＦＥＴ群の段数が増えても、各ゲート電極に接続する抵抗ＲａおよびＲｂ、Ｒｆ、Ｒｈの数が増えるだけであり、他の回路構成は図１と同様である。
【００８１】
ここで、第２の実施形態の回路も、分離手段、接続手段およびバイアス手段は、図８に示す接続例に限らず、図７の如き接続も可能である。すなわち、第１の分離手段は、第１と第２のＦＥＴ群の間に接続してあればよく（図７（Ａ）参照）、第１の接続手段は、第２のＦＥＴ群のソースまたはドレインのいずれと接続しても良い（図７（Ｂ）参照）。更に、第１のバイアス手段も、第１のＦＥＴ群Ｆ１のソースまたはドレインのいずれと接続しても良く（図７（Ｃ）参照）、第２のバイアス手段も第４のＦＥＴ群Ｆ４のソース又はドレインのいずれと接続してもよい（図７（Ｄ）参照）。第２の接続手段は、第３のＦＥＴ群Ｆ３のソースまたはドレインのいずれと接続してもよい（図７（Ｅ）参照）。また、これらの接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。さらに、図示はしないが、第２、第３の分離手段はそれぞれＦ１とＦ３、Ｆ２とＦ４の間を分離すれば良いので、それぞれ出力端子ＯＵＴ１、ＯＵＴ２に対し、Ｆ１、Ｆ２側に移動してもかまわない。
【００８２】
次に、図９を参照して本発明の第３の実施形態を説明する。第３の実施形態は、スイッチング素子として、マルチゲート構造のＦＥＴを用いたものである。
【００８３】
第２の実施形態では、ハイパワーを得るために複数のＦＥＴを多段接続しており、ＦＥＴの個数が単純に増えるので、チップ面積が増大する。これを避けるためにマルチゲート型ＦＥＴを用いると、チップ面積の増大を抑制して最大許容線形入力パワーを増やすことができる。マルチゲート構造のＦＥＴでは、図１０（Ａ）に示すソース電極４とドレイン電極５の間に、例えば３本のゲート電極３を配置したＧａＡｓ  ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）である。
【００８４】
金属層がオーミック接合を形成するソース電極およびドレイン電極は、３本のゲート電極を挟んで交互に配置されるが、実際には各ゲート電極を挟んだ両側のチャネル領域がソース電極、ドレイン電極として働くため、ゲート電極が１本のＦＥＴが３つ直列に接続されたのと同じ効果として、ゲート電極１本のＦＥＴを使用したスイッチ回路装置と比較して、最大許容線型電圧振幅として３倍、電力としてその２乗の９倍の最大許容線形入力パワーを得られるものである。
【００８５】
図９はマルチゲート構造のＦＥＴを用いた１制御端子のＳＰＤＴを実現する回路図である。尚、図ではゲート電極が３本のトリプルゲート構造を例に説明するが、これに限らず、ゲート電極の数は必要なパワーに応じて適宜選択する。
【００８６】
第３の実施形態のスイッチ回路装置における各ＦＥＴでは３本のゲート電極の高周波電位はそれぞれ異なる。すなわちオフ側ＦＥＴにおいてＦＥＴのソース電極またはドレイン電極に高周波最大パワーがかかったとき、３本あるゲート電極のうち最大パワーに近い側のゲート電極の直下では、ゲートバイアスによる空乏層でチャネルは常に閉じるという状況ではない。真中のゲート電極の直下では最大パワーに近い側のゲート電極直下に比べ、チャネルはさらに閉じる方向にはあるが同様に常に閉じるという状況にまでは至ってない。３番目の最大パワーから最も遠いゲート電極直下において初めてチャネルは常に閉じ、そのマルチゲートＦＥＴがオフできる。以上のように３本のゲート電極直下のチャネルの高周波電位が異なるということは３本のゲート電極の高周波電位が異なることを意味する。従ってこのマルチゲートＦＥＴの各ゲート電極にＤＣバイアスとしてのＤＣ電位を印加する場合、各ゲート電極から高周波信号が高周波接地となるＤＣ電位に漏れることを防止するため、抵抗を介してＤＣ電位に接続するが、ＤＣ電位への接続方法として、それぞれ別の抵抗を介してＤＣ電位に接続する必要がある。なぜならば３本のゲート電極をすべて直接接続した後、１つの抵抗を介してＤＣ電位に接続しようとすると、３本のゲート電極の高周波電位まで、すべておなじ電位にしてしまう結果となり、高周波動作上シングルゲートＦＥＴと同じ動作となり、ハイパワーに耐え切れないＦＥＴとなってしまう。
【００８７】
ＦＥＴ１のゲート電極は、動作領域外で第１ゲート電極、第２ゲート電極、第３ゲート電極にそれぞれ抵抗Ｒａ１、Ｒａ２、Ｒａ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００８８】
また、第１の接地手段は抵抗Ｒｂ１、Ｒｂ２，Ｒｂ３により、ＦＥＴ２のすべてのゲート電極を接地する手段である。これにより、ＦＥＴ２の全てのゲート電極は常に接地電位に固定される。
【００８９】
ＦＥＴ４のすべてのゲート電極は動作領域外で第１ゲート電極、第２ゲート電極、第３ゲート電極にそれぞれ抵抗Ｒｈ１、Ｒｈ２、Ｒｈ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００９０】
第２の接地手段は、抵抗Ｒｆ１、Ｒｆ２、Ｒｆ３により、ＦＥＴ３のすべてのゲート電極を接地する手段である。これにより、ＦＥＴ３のすべてのゲート電極は常に接地電位に固定される。
【００９１】
なお、他の構成要素は第１の実施形態と同様であり、また、マルチゲートＦＥＴによる１制御端子ＳＰＤＴの動作原理も第１の実施形態と同様であるので説明は省略するが、本実施形態によればインバータ回路を設けずに、また１つの制御端子でハイパワーのＳＰＤＴが実現できる。更に、多段ＦＥＴ構造と比較して、チップ上の専有面積を低減できる。
【００９２】
また、第３の実施形態も図７に示す応用例が適用でき、第１の分離手段、第１および第２の接続手段、第１および第２のバイアス手段は、図９に示す接続例に限らない。すなわち、第１の分離手段は、ＦＥＴ１とＦＥＴ２の間に接続してあればよく（図７（Ａ）参照）、第１の接続手段は、ＦＥＴ２のソースまたはドレイン電極のいずれと接続しても良い（図７（Ｂ）参照）。更に、第１のバイアス手段も、ＦＥＴ１のソースまたはドレイン電極のいずれと接続しても良く（図７（Ｃ）参照）、第２のバイアス手段もＦＥＴ４のソース又はドレイン電極のいずれと接続してもよい（図７（Ｄ）参照）。第２の接続手段は、ＦＥＴ３のソースまたはドレイン電極のいずれと接続してもよい（図７（Ｅ）参照）。また、上記の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。
【００９３】
なお、ソース、ドレイン電極間のゲート電極の数が増えても、各ゲート電極に接続する抵抗Ｒａ、Ｒｂ、Ｒｆ、Ｒｈの数が増えるだけであり、他の回路構成は図１と同様となる。
【００９４】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００９５】
第１に、インバータ回路を用いないで１つの制御端子でＧａＡｓ  ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）と呼ばれるスイッチ回路装置を実現できる。これによりインバータ回路を用意する必要がなくなり、回路配置が簡素化されてプリント基板の実装面積を小さくできる。また消費電力の低減も図れる。
【００９６】
第２に、シャントＦＥＴとなる第３および第４のスイッチング素子により、一方がオンした場合の他方のスイッチング素子の出力端子への入力信号の漏れは、接地されたコンデンサＣｄまたはＣｅを介して接地に逃げるため、アイソレーション（Ｉｓｏｌａｔｉｏｎ）特性が大幅に向上する。
【００９７】
第３に、制御端子が２つから１つに減るので、その分スイッチ回路装置のチップサイズを小さくできる。
【００９８】
第４に、多段接続ＦＥＴやマルチゲートＦＥＴを用いると、シングルゲートＦＥＴ１段のスイッチ回路装置と比較して、ハイパワーが実現できる。特に、マルチゲート構造を採用すると、ハイパワーでありながら、多段接続ＦＥＴ構造と比較してチップ上の専有面積を低減できる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための回路図である。
【図３】本発明を説明するための回路図である。
【図４】本発明を説明するための回路図である。
【図５】本発明を説明するための回路図である。
【図６】本発明を説明するための真理値表である。
【図７】本発明を説明するための回路図である。
【図８】本発明を説明するための回路図である。
【図９】本発明を説明するための回路図である。
【図１０】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図１１】従来例を説明するための回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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