(57)【要約】【課題】  素子の微細が進んでも、カップリング比を容易に確保できる電気的に書き換え可能な半導体メモリセルを備えた半導体装置を実現すること。【解決手段】  半導体装置は、基板１０１と、基板１０１上に設けられ、電気的に書き換え可能な半導体メモリセルを備え、基板１０１の表面にはトレンチ１０５が設けられ、半導体メモリセルは、一部分がトレンチ１０５内に設けられ、かつ、上面の面積よりも下面の面積の方が小さいＦＧ電極１０９，１１０と、ＦＧ電極１０９の下面とトレンチ１０５の底面の間に設けられたトンネル絶縁膜１０８と、トレンチ１０５の側面とＦＧ電極１０９の側面の間、および、トレンチ１０５の側面とトンネル絶縁膜１０８の側面の間に設けられたシリコン酸化膜１０６Ｃと、ＦＧ電極１１０上に設けられたインターポリ絶縁膜１１６と、絶縁膜１１６上に設けられたＣＧ電極１１７とを備えている。【選択図】      図３
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【特許請求の範囲】
【請求項１】
半導体を含む基板と、前記基板上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置であって、
前記基板の表面には溝が設けられ、
前記半導体メモリセルは、
少なくとも一部分が前記溝の内に設けられ、かつ、上面の面積よりも下面の面積の方が小さい電荷蓄積層と、
前記電荷蓄積層の下面と前記溝の底面との間に設けられた第１の絶縁膜と、
前記溝の側面と前記電荷蓄積層の側面との間、および、前記溝の側面と第１の絶縁膜の側面との間に設けられた第２の絶縁膜と、
前記電荷蓄積層上に設けられた第３の絶縁膜と、
前記第３の絶縁膜上に設けられた制御ゲート電極と
を具備してなることを特徴とする半導体装置。
【請求項２】
前記溝の下部側の前記第２の絶縁膜の膜厚は、前記第１の絶縁膜の膜厚よりも厚いことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記基板は、半導体基板と、該半導体基板上に設けられた絶縁膜とを備えていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記電荷蓄積層の全体が前記溝内に設けられていることを特徴とする請求項１ないし３のいずれか１項記載の半導体装置。
【請求項５】
半導体を含む基板と、前記基板上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置の製造方法であって、
前記基板の表面に溝を形成する工程と、
前記溝の底面および側面上にそれぞれ第１および第２の絶縁膜を形成する工程と、
少なくとも一部分が前記溝の内に設けられ、かつ、上面の面積よりも下面の面積の方が小さい電荷蓄積層を形成する工程と、
前記電荷蓄積層上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に制御ゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置の一つとして、不揮発性半導体メモリがある。近年、不揮発性半導体メモリは、データ格納用のデバイスとしての需要が高くなってきている。浮遊ゲート（ＦＧ）電極を用いた代表的な電気的に書き換え可能な不揮発性メモリとして、ＮＯＲ型フラッシュメモリやＮＡＮＤ型フラッシュメモリが知られている。
【０００３】
これらのフラッシュメモリの記憶容量を増大させるために、素子の微細化が進行している。しかし、素子の微細化により、素子構造のアスペクトが大きくなったり、隣接するＦＧ間干渉に影響が生じたり、あるいはプロセス上のばらつきがＦＧ電極への電子の注入され方に影響を与えたりと、いろいろな問題が出てきている。
【０００４】
ＮＡＮＤ型フラッシュメモリは微細化に有利であるため、その大容量化が進んでいる。しかし、大容量化により、トランジスタのショートチャネル効果（ＳＣＥ）や、隣接するＦＧ電極間の結合容量による相互作用（Ｙｕｐｉｎ効果）、微細化によるセル電流の低下や、制御ゲート（ＣＧ）電極−ＦＧ電極間の容量（Ｃ２）とＦＧ電極−基板間の結合容量（Ｃ１）とのカップリング比（Ｃ２／（Ｃ１＋Ｃ２））の確保の困難さなどの問題が、顕著になってきている。そのため、メモリセル構造の工夫が試みられようとしている。
【０００５】
図２８−図３０に、従来のＮＡＮＤ型フラッシュメモリのメモリセルの断面図を示す。図２８はビット線方向の断面図、図２９はワード線方向の断面図、図３０は図２９の一点破線で囲まれた領域の拡大図である。これらの図において、３１０はシリコン基板、３１１はゲート絶縁膜、３１２はトンネル絶縁膜、３１３はＦＧ電極、３１４は埋込み型の素子分離絶縁膜、３１５はインターポリ絶縁膜、３１６はＣＧ電極、３１７はソース／ドレイン拡散層、３１８はスペーサ、３１９はソース／ドレイン拡散層、３２０は層間絶縁膜、３２１はプラグ、３２２はビット線を示している。
【０００６】
上記従来のメモリセル構造では、ＦＧ電極３１３の側面を露出させることにより、ＦＧ電極３１３とＣＧ電極３１６との間の結合容量Ｃ２の増加が図られている。しかし、上記メモリセル構造には以下のような問題がある。
【０００７】
素子の微細化が進むと、ＦＧ電極３１３の幅が狭くなるので、ＦＧ電極３１３の上面の面積が小さくなる。その結果、十分なカップリング比の確保が困難になる。
【０００８】
ＦＧ電極３１３の側面を露出させるためのプロセスにはばらつきがある。また、一般に、アクティブエリア（ＡＡ）幅にはばらつきが生じる。これらのばらつきは、ＦＧ電極３１３とシリコン基板３１０との間の結合容量Ｃ１、および、ＦＧ電極３１３とＣＧ電極３１６との間の結合容量Ｃ２を変動させる原因となる。結合容量Ｃ１，Ｃ２が変動すると、製品の歩留まりは低下する。
【０００９】
また、上記従来のメモリセル構造において、セル電流を増加させるためには、ＦＧ電極３１３の高さを高くし、ＦＧ電極３１３の側面の面積を大きくする必要がある。しかし、ＦＧ電極３１３の高さを高くすると、ＦＧ加工プロセス時のアスペクト比が高くなる。そのため、高さが高いＦＧ電極３１３を実現することは、プロセス上困難である。したがって、上記方法で、セル電流を増加させることは困難である。
【００１０】
結合容量Ｃ１，Ｃ２のばらつきの低減、セル電流の増大に対処するために、シリコン基板の表面に形成した溝の側面上にもトンネル絶縁膜を介してＦＧ電極等が形成された素子構造が提案されている（特許文献１）。しかし、上記素子構造では、カップリング比の増大には限界がある。また、チャネル部のコーナーが存在するため、書き込み（ＦＧ電極へ電子を注入すること）特性がコーナーの形状によってばらつきが大きく変動する。また、シリコン基板の表面の溝の側壁のＣＧ電極とＦＧ電極を加工する際に、シリコン基板の表面がエッチングされるという問題があった。
【特許文献１】特開平７−２８７７４６３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子の微細化が進んでも、カップリング比を容易に確保できる電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１３】
すなわち、上記目的を達成するために、本発明に係る半導体装置は、半導体を含む基板と、前記基板上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置であって、前記基板の表面には溝が設けられ、前記半導体メモリセルは、少なくとも一部分が前記溝の内に設けられ、かつ、上面の面積よりも下面の面積の方が小さい電荷蓄積層と、前記電荷蓄積層の下面と前記溝の底面との間に設けられた第１の絶縁膜と、前記溝の側面と前記電荷蓄積層の側面との間、および、前記溝の側面と第１の絶縁膜の側面との間に設けられた第２の絶縁膜と、前記電荷蓄積層上に設けられた第３の絶縁膜と、前記第３の絶縁膜上に設けられた制御ゲート電極とを具備してなることを特徴とする。
【００１４】
本発明に係る半導体装置の製造方法は、半導体を含む基板と、前記基板上に設けられ、電気的に書き換え可能な半導体メモリセルとを具備してなる半導体装置の製造方法であって、前記基板の表面に溝を形成する工程と、前記溝の底面および側面上にそれぞれ第１および第２の絶縁膜を形成する工程と、少なくとも一部分が前記溝の内に設けられ、かつ、上面の面積よりも下面の面積の方が小さい電荷蓄積層を形成する工程と、前記電荷蓄積層上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に制御ゲート電極を形成する工程とを有することを特徴とする。
【００１５】
本発明の上記ならびにその他の目的と新規な特徴は、本明細書の記載および添付図面によって明らかになるであろう。
【発明の効果】
【００１６】
本発明によれば、素子の微細が進んでも、カップリング比を容易に確保できる電気的に書き換え可能な半導体メモリセルを備えた半導体装置およびその製造方法を実現できるようになる。
【発明を実施するための最良の形態】
【００１７】
以下、図面を参照しながら本発明の実施形態を説明する。
【００１８】
（第１の実施形態）
図１（ａ）および１（ｂ）は、本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリを示す図である。図１（ａ）はＮＡＮＤ型フラッシュメモリのメモリセルの平面図、図１（ｂ）は上記メモリセルの等価回路図である。
【００１９】
図１（ａ）および１（ｂ）において、Ｍ１−Ｍ８は不揮発性メモリセル部、Ｓ１およびＳ２は選択トランジスタ部、ＣＧ１−ＣＧ８は浮遊ゲート、ＳＧ１およびＳＧ２は選択ゲート、ＢＬ１およびＢＬ２はビット線、Ｖssは電源電圧（グランド）を示している。
【００２０】
図２は図１（ａ）のＢ−Ｂ’断面図、図３（ａ）は図１（ａ）のＡ−Ａ’断面図の一部、図３（ｂ）は図２の一部を拡大した断面図、図３（ｃ）は図３（ｂ）のメモリセル部を拡大した断面図である。ただし、ワード線とビット線までの配線層とを示してあり、コンタクトと、メタル配線部以上の配線層と、パッシベーション層とは図面では省略されている。
【００２１】
図中、１０１はＰ型のシリコン基板、１０３はセルアレイ部のソース/ドレイン拡散層、１０４はシリコン窒化膜、１０５はトレンチ（コンケイブ）、１０６Ｃおよび１０６Ｓはトレンチ１０５の側面上に設けられたシリコン酸化膜、１０７は選択トランジスタのゲート絶縁膜、１０８はトンネル絶縁膜、１０９はトレンチ１０５内に形成されたメモリセル部の浮遊ゲート電極（第１のＦＧ電極）、１０９’はトレンチ１０５内に形成された選択トランジスタ部のゲート電極（選択ゲート電極）、１１０はＦＧ電極（第２のＦＧ電極）、１１０’はトレンチ１０５外に形成された選択トランジスタ部のゲート電極（選択ゲート電極）、１１５は素子分離溝（ＳＴＩ溝）を埋め込むための絶縁膜（素子分離絶縁膜）、１１６はＦＧ―ＣＧ間に形成されたインターポリ絶縁膜（ｈｉｇｈ−ｋ膜）、１１７は制御ゲート（ＣＧ）電極（ワード線）、１１７’は選択ゲート電極、１１８はマスク層（シリコン窒化膜またはシリコン酸化膜）１２０はセルアレイ部の高不純物濃度のソース/ドレイン拡散層、１２１はスペーサ、１２３は層間絶縁膜、１２５はビット線コンタクトへの埋め込み層（コンタクトプラグ）、１２６はビット線、１２７は層間絶縁膜を示している。
【００２２】
メモリセル部のトランジスタは、コンケイブ型のトランジスタ構造を備えている。図３（ｂ）に示すように、トレンチ１０５の側面上にはシリコン酸化膜１０６Ｃが設けられている。シリコン酸化膜１０６Ｃの膜厚は、トンネル絶縁膜１０８の膜厚よりも厚い。同様に、選択トランジスタ部のトレンチ１０５の側面上にはシリコン酸化膜１０６Ｓが設けられている。
【００２３】
このようにトレンチ１０５の側面上にシリコン酸化膜１０６Ｃおよび１０６Ｓが形成されている分だけ、トレンチ１０５の幅は狭くなる。そのため、ＦＧ電極１０９およびゲート電極１０９’の幅（チャネル長方向の寸法）は、リソグラフィプロセスの限界で決まる寸法よりも小さくできる。その結果、カップリング比（Ｃ２／（Ｃ１＋Ｃ２））中のＣ１は小さくなる。これにより、素子の微細が進んでも、カップリング比を容易に確保できるようになる。
【００２４】
シリコン酸化膜１０６Ｃの上部膜厚は、シリコン酸化膜１０６Ｃの下部膜厚よりも小さい。そのため、図３（ｃ）に示すように、トレンチ１０５の上部幅Ａは、トレンチ１０５の下部幅Ｂよりも広い。その結果、ＦＧ電極１０９の下面の面積は、トレンチ１０５の幅で規定される面積よりも小さくなる。一方、ＦＧ電極１０９の上面の面積は、ＦＧ電極１０９の下面の面積よりも大きい。さらに、ＦＧ電極１０９上にはそれよりも面積が大きなＦＧ電極１１０が設けられている。そのため、ＦＧ電極の下面の面積はＦＧ電極の上面の面積よりも十分に小さくなる。その結果、カップリング比（Ｃ２／（Ｃ１＋Ｃ２））中のＣ２は大きくなる。これにより、素子の微細が進んでも、カップリング比を容易に確保できるようになる。
【００２５】
メモリセル部のトレンチ１０５の上部コーナー部は、厚いシリコン窒化膜１０４とシリコン酸化膜１０６Ｃの上部の薄い部分でカバーされている。選択トランジスタ部のトレンチ１０５の上部コーナー部は、厚いシリコン窒化膜１０４とシリコン酸化膜１０６Ｓでカバーされている。
【００２６】
メモリセル部のトランジスタは、コンケイブ型のトランジスタ構造を備えているので、メモリセル部のトランジスタは、高不純物濃度のソース／ドレイン拡散層１２０を備えることができる。
【００２７】
インターポリ絶縁膜１１６としてｈｉｇｈ−ｋ膜が用いられているので、ＣＧ電極１１７の上面（平面部）のみで、ＦＧ−ＣＧ間の所望の大きな容量Ｃ２は実現される。このように、大きな容量Ｃ２を得るために、ＦＧ電極側面が使われないので、ＦＧ電極の厚さを薄くすることができる。これにより、隣接するＦＧ電極間の容量結合が低減されるので、メモリセルの動作は安定化される。
【００２８】
次に、本実施形態のＮＡＮＤフラッシュメモリの製造方法について、図４（ａ）−４（ｆ）ないし図１８（ａ）−１８（ｆ）を参照して説明する。各図（ａ）は図１の一部の平面図、各図（ｂ）は各図（ａ）のＡ−Ａ’断面図、各図（ｃ）は各図（ａ）のＢ−Ｂ’断面図、各図（ｄ）は同一チップに形成される制御回路部の一例の平面図、各図（ｅ）は各図（ｄ）のＣ−Ｃ’断面図、各図（ｆ）は各図（ｄ）のＤ−Ｄ’断面図である。
【００２９】
まず、図４（ａ）−４（ｆ）に示すように、Ｐ型のシリコン基板１０１が用意され、その後、リソグラフィプロセス、イオン注入プロセスおよびアニールプロセスを用いて、シリコン基板１０１の表面にＰウェルおよびＮウェル（図示せず）が所望の位置に選択的に形成される。
【００３０】
次いで、シリコン基板１０１の表面に例えば厚さ１０ｎｍ程度のシリコン酸化膜１０２が形成される。その後、リソグラフィプロセスおよびイオン注入プロセスを用いて、メモリセル部のトランジスタの低不純物濃度のソース／ドレイン拡散層１０３となる低不純物濃度の不純物層がシリコン基板１０１の表面に形成される。ここでは、ｎ型不純物イオン、例えば燐（Ｐ）イオンがシリコン基板１０１の表面に注入され、ｎ型の低不純物濃度の不純物層が形成される。その後、上記不純物層がアニールされ、ソース／ドレイン拡散層１０３が形成される。
【００３１】
次いで、全面上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）１０４が形成される。シリコン窒化膜１０４の膜厚は、例えば５０ｎｍ程度である。次に、リソグラフィプロセスとＲＩＥ（Reactive Ion Etching）プロセスを用いて、シリコン窒化膜１０４、シリコン酸化膜１０２、ソース／ドレイン拡散層１０３、シリコン基板１０１が順次エッチングされて、トレンチ（コンケイブ）１０５が形成される。
【００３２】
ここでは、トレンチ１０５の側壁は垂直であるが、下に向かってトレンチ１０５の幅が狭くなるような傾いた側壁であっても構わない。例えば、シリコン基板１０１の表面に対して８５度傾いた側壁であっても構わない。
【００３３】
また、トレンチ１０５の底部コーナーに、半径５ｎｍ程度のラウンド形状を持たせても構わない（図示せず）。このようにすると、トレンチ１０５内に膜を容易に埋め込むことができ、かつ、トレンチ１０５の底部コーナーにおけるストレス集中を緩和することができる。
【００３４】
次に、図５（ａ）−５（ｆ）に示すように、トレンチ１０５の側壁上にシリコン酸化膜１０６Ｓが形成される。シリコン酸化膜１０６Ｓの形成プロセスは、ＬＰ−ＣＶＤプロセス法を用いて膜厚が２０ｎｍ程度のＴＥＯＳ−ＳｉＯ2 膜を全面に堆積する工程と、ＲＩＥプロセスを用いて上記ＴＥＯＳ−ＳｉＯ2 膜をエッチングすることにより、トレンチ１０５の側壁に上記ＴＥＯＳ−ＳｉＯ2 膜を選択的に残す工程とを備えている。
【００３５】
次に、トレンチ１０５の底部にゲート絶縁膜１０７が酸化により形成される。ゲート絶縁膜１０７は、ここでは膜厚が１０ｎｍのシリコン酸化膜１０７である。すなわち、ゲート絶縁膜１０７の膜厚とトンネル絶縁膜１０８の膜厚とは異なる。トンネル絶縁膜１０８の膜厚は、ゲート絶縁膜１０７の膜厚よりも薄い。
【００３６】
次に、通常のリソグラフィプロセスを用いて選択トランジスタ部を覆うレジスト膜（図示せず）が形成され、該レジスト膜をマスクとしてウェットエッチングプロセスを用いてメモリセル部のゲート絶縁膜１０７が除去される。その結果、メモリセル部のトレンチ１０５の底のシリコン基板１０１の表面が露出される。また、メモリセル部のトレンチ１０５の側壁上のシリコン酸化膜１０６Ｓの膜厚は、選択トランジスタ部のトレンチ１０５の側壁上のシリコン酸化膜１０６Ｓの膜厚よりも薄くなる。
【００３７】
次に、上記レジスト膜が剥離され、その後、メモリセル部のトレンチ１０５の底部にトンネル絶縁膜１０８が酸化により形成される。トンネル絶縁膜１０８は、ここでは膜厚が７ｎｍ程度のシリコン酸化膜である。トンネル絶縁膜１０８として、シリコン酸化膜とシリコン窒化膜との積層膜、あるいはシリコン酸化膜を窒化して得られた絶縁膜を用いても構わない。
【００３８】
このとき、メモリセル部のトレンチ１０５の側壁上のシリコン酸化膜１０６Ｓも酸化される。シリコン酸化膜１０２およびシリコン窒化膜１０４の酸化レートは、ソース／ドレイン拡散層（シリコン）１０３の酸化レートよりも遅い。
【００３９】
その結果、メモリセル部のトレンチ１０５の側壁上のシリコン酸化膜１０６Ｓは、下部の方（トンネル絶縁膜１０８近傍側）が上部よりも膜厚が厚いシリコン酸化膜１０６Ｃに変わる。シリコン酸化膜１０６Ｃの下部（トンネル絶縁膜１０８近傍側）の膜厚は１３ｎｍ程度、シリコン酸化膜１０６Ｃの上部の膜厚は８ｎｍ程度である。
【００４０】
次に、図６（ａ）−６（ｆ）に示すように、トレンチ１０５内を埋め込むように全面に第１のＦＧ電極となる第１の多結晶シリコン膜１０９が堆積され、その後、第１の多結晶シリコン膜１０９がＣＭＰ（Chemical Mechanical Polishing）プロセスによりエッチバックされる。このようにしてトレンチ１０５内に埋め込まれた第１の多結晶シリコン膜１０９が形成される。第１の多結晶シリコン膜１０９は、シリコン酸化膜１０２の表面近傍の高さまで埋め込まれることが望ましい。
【００４１】
ここで形成される第１の多結晶シリコン膜１０９とトンネル絶縁膜１０８との面積関係が重要である。本実施形態のトランジスタのチャネル長は、トレンチ１０５の幅から、シリコン酸化膜１０６Ｃの膜厚を引いたものとなる。
【００４２】
例えば、トレンチ１０５の幅が７０ｎｍの場合、第１のＦＧ電極１０９の上部領域のチャネル長は、シリコン酸化膜１０６Ｃの上部の膜厚が８ｎｍ程度であることから、５４ｎｍ程度である。一方、トンネル絶縁膜１０８の形成される領域、すなわち第１のＦＧ電極１０９の下部領域のチャネル長は、シリコン酸化膜１０６Ｃの下部の膜厚が１３ｎｍ程度であることから、４４ｎｍ程度になる。このように本実施形態では、第１のＦＧ電極１０９に対応したトンネル絶縁膜１０８を形成する領域の面積が、第１のＦＧ電極１０９の上部の面積より狭くなる。
【００４３】
次に、図７（ａ）−７（ｆ）に示すように、熱リン酸液を用いてシリコン窒化膜１０４が除去され、その後、例えばＣＭＰプロセスなどを用いて表面に残っているシリコン酸化膜１０６Ｓ，１０６Ｃが除去される。
【００４４】
次に、図８（ａ）−８（ｆ）に示すように、第２のＦＧ電極となる第２の多結晶シリコン膜１１０が全面に堆積され、その後、第２の多結晶シリコン膜１１０上にキャップシリコン窒化膜１１１が堆積される。このとき、第２の多結晶シリコン膜１１０は、第１のＦＧ電極と電気的に低い抵抗で接続されるように形成される。
【００４５】
次に、制御回路部領域内の第２の多結晶シリコン膜１１０およびキャップシリコン窒化膜１１１がエッチングにより選択的に除去される。その後、制御回路部領域内のシリコン酸化膜１０２が除去され、シリコン基板１０１の表面が露出される。
【００４６】
次に、露出したシリコン基板１０１の表面上に、制御回路部のトランジスタのゲート絶縁膜１１２が形成される。ゲート絶縁膜１１２は、ここでは熱酸化により形成されたシリコン酸化膜である。そのため、ゲート絶縁膜１１２の形成時に、第２の多結晶シリコン膜１１０の露出した側面上にシリコン酸化膜１１２Ｓが形成される。
【００４７】
ここでは省略するが、必要であれば、異なった複数の膜厚を持ったゲート絶縁膜１１２を形成しても構わない。例えば、高速動作が必要な制御回路部には膜厚３ｎｍ程度のゲート絶縁膜、高耐圧が必要な高電圧回路部には膜厚４０ｎｍ程度のゲート絶縁膜などを形成しても構わない。このような異なった複数の膜厚を持ったゲート絶縁膜１１２は、通常のリソグラフィプロセスとウェットエッチングプロセスとを用いて形成される。
【００４８】
次に、図９（ａ）−９（ｆ）に示すように、制御回路領域のゲート電極となる第３の多結晶シリコン膜１１３が全面に堆積され、その後、ＣＭＰプロセスを用いて、第２の多結晶シリコン膜１１０と略同じ高さになるように、第３の多結晶シリコン膜１１３が研磨される。このとき、キャップシリコン窒化膜１１１はＣＭＰのストッパーマスクとして用いられる。
【００４９】
このようにして図８（ａ）−８（ｆ）の工程で生じた、制御回路領域の第２の多結晶シリコン膜１１０およびシリコン酸化膜１０２中の開口部内に、第３の多結晶シリコン膜１１３が埋め込まれる。
【００５０】
ここでは、制御回路領域のゲート電極として多結晶シリコン１１３膜を用いたが、例えば、シリサイド膜（ＷｉＳｉ2 膜、ＣｏＳｉ2 膜や、ＮｉＳｉ膜など）、あるいはメタル膜（Ｗ膜など）を用いても構わない。
【００５１】
また、制御回路部のＮチャンネルトランジスタのゲート電極として、ＡｓなどのＮ型不純物が高濃度に導入されたＮ+ 型多結晶シリコン膜、制御回路部のＰチャンネルトランジスタのゲート電極として、ＢなどのＰ型不純物が高濃度に導入されたＰ+ 型多結晶シリコン膜を用いても構わない。
【００５２】
次に、図１０（ａ）−１０（ｆ）に示すように、ＳＴＩ溝の形成工程に進む。
【００５３】
まず、ＬＰ−ＣＶＤプロセスを用いて、シリコン窒化膜１１４Ａ（膜厚７０ｎｍ程度）が全面に堆積され、続いて、ＬＰ−ＣＶＤプロセスを用いて、ＴＥＯＳ−ＳｉＯ2 膜１１４Ｂ（膜厚１００ｎｍ程度）がシリコン窒化膜１１４Ａ上に堆積され、その後、通常のリソグラフィプロセスおよびＲＩＥプロセスを用いて、シリコン窒化膜１１４ＡおよびＴＥＯＳ−ＳｉＯ2 膜１１４Ｂがパターニングされ、シリコン窒化膜１１４ＡとＴＥＯＳ−ＳｉＯ2 膜１１４Ｂを含む積層マスク層１１４が形成される。
【００５４】
次に、積層マスク層１１４をマスクにして、第１−第３の多結晶シリコン膜１０９，１１０，１１３、酸化膜系の絶縁膜１０８，１０７，１１２Ｓ，１０２、ソース／ドレイン拡散層およびシリコン基板１０１が、ＲＩＥプロセスによりエッチングされ、ＳＴＩ溝が形成される。
【００５５】
ＳＴＩ溝の深さは、例えば、シリコン基板１０１の表面から２００ｎｍ程度の深さである。ＳＴＩ溝の幅は、例えば、７０ｎｍ（メモリセル部）程度である。もちろん、ＳＴＩ溝は素子分離のための溝であるので、種々の幅のＳＴＩ溝がシリコン基板１０１の表面に形成されている。
【００５６】
ここでは、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）１１４Ａ上にＳｉＯ2 膜１１４Ｂが積層され、ＳｉＯ2 膜１１４Ｂが、シリコン基板１０１のエッチングマスク部材として用いられた例を示している。
【００５７】
また、ここでは、ＳＴＩ溝として、垂直な側壁を有する溝を例にあげたが、非垂直な側壁を有する溝を用いても構わない。例えば、深さ方向に幅が小さくなるような角度θ（例えば８５度程度）の側壁を有する溝を用いても構わない。さらに、ＳＴＩ溝の底部のコーナーに半径５ｎｍ程度のラウンド形状を持たせても良い（図示せず）。
【００５８】
このような形状を有するＳＴＩ溝にすると、埋め込み性が良くなる。すなわち、ＳＴＩ溝の内部は、絶縁膜（素子分離絶縁膜）により容易に埋め込まれる。さらに、ＳＴＩ溝の底コーナーのストレス集中が緩和される。
【００５９】
また、ＳＴＩ溝が形成されることで、トンネル絶縁膜１０８、第１のＦＧ電極１０９および第２のＦＧ電極１１０のワード線に平行な方向の形状が自己整合的に決定される。
【００６０】
次に、図１１（ａ）−１１（ｆ）に示すように、シリコン基板１０１の表面に形成されたＳＴＩ溝の側面が通常の熱酸化法を用いて酸化され、その結果、ＳＴＩ溝の側面上に膜厚３ｎｍ程度の熱酸化膜（図示せず）が形成される。
【００６１】
ここで、熱酸化法の代わりに、酸素ラジカルを用いた酸化法により、ＳＴＩ溝の側面を酸化すると、シリコン（Ｓｉ）の面方位の影響を受けることなく、シリコン酸化膜が形成される。したがって、ＳＴＩ溝の側面上には、均一で高品質のシリコン酸化膜が形成される。また、ＩＳＳＧ（In-Situ Steam Generation）法を用いて、ＳＴＩ溝の側面を酸化しても構わない。
【００６２】
次に、ＳＴＩ溝内が埋め込まれるように、全面に絶縁膜（素子分離絶縁膜）１１５が堆積され、その後、シリコン窒化膜１１４Ａの表面と絶縁膜１１５の表面とがほぼ同じ高さになるように、ＣＭＰプロセスにより、絶縁膜１１５がエッチバックされる。
【００６３】
ここで、ＳＴＩ溝のアスペクト比が大きい場合には、絶縁膜１１５として、ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜を用いたり、あるいは、ポリシラザンを原料とする塗布膜を用いると良い。広いＳＴＩ幅に対応したＳＴＩ溝と狭いＳＴＩ幅に対応したＳＴＩ溝とを同時に均一に埋め込むことがポイントである。
【００６４】
従来構造の場合、ＦＧ電極が厚いために、ＳＴＩ溝のアスペクト比は大きい。そのため、ＳＴＩ溝を絶縁膜で埋め込むことは容易ではない。一方、本実施形態の場合、ＳＴＩ溝を絶縁膜１１５で埋め込む前に、ＦＧ電極の一部（第１のＦＧ電極１０９）がシリコン基板１０１中のＳＴＩ溝に埋め込まれている。そのため、絶縁膜１１５で埋め込む前のＳＴＩ溝のアスペクト比は従来よりも小さい。
【００６５】
しかし、微細化が進むと、アスペクト比が大きくなるために、ＳＴＩ溝を絶縁膜で埋め込むことが困難になってくる。したがって、ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜の単独では、ＳＴＩ溝内を良好に埋め込むことは困難になる。このような場合には、ハイブリッドＳＴＩ埋め込み技術を用いると良い。以下、ハイブリッドＳＴＩ埋め込み技術についてさらに説明する。
【００６６】
ハイブリッドＳＴＩ埋め込み技術では、図２６（ａ）に示すように、ＳＴＩ溝の下部内がＨＤＰ−ＣＶＤ−ＳｉＯ2 膜１１５Ａで埋め込まれ、ＳＴＩ溝の上部内が塗布技術を用いて形成されたＳｉＯ2 膜１１５Ｂで埋め込まれる。
【００６７】
ＳＴＩ溝の上部内の埋め込みは、例えば過水素化シラザン重合体（ポリシラザン）からなる膜（以下、ＰＳＺ膜という。）が、例えば４００ｎｍ程度の膜厚でもって、ＳＴＩ溝を含む領域上に塗布法により形成されることにより行われる。
【００６８】
ＰＳＺ膜の形成後、１５０℃程度で溶媒が揮発されるベーク処理が３分程行われる。塗布技術による埋め込み特性は良好である。そのため、幅７０ｎｍ程度の細いＳＴＩ溝内はボイドが無いＰＳＺ膜で埋め込まれる。
【００６９】
次に、ＰＳＺ膜がＳｉＯ2 膜１１５Ｂに変換される。この工程は、次の化学式（１）で説明できる。
【００７０】
ＳｉＨ2 ＮＨ＋２Ｏ→ＳｉＯ2 ＋ＮＨ3                   ・・・（１）
すなわち、ＰＳＺ膜からＳｉＯ2 膜２０への変換は、ＰＳＺ膜と水蒸気（Ｈ2 Ｏ＋Ｏ2 ）の分解によって生成される酸素（Ｏ）とが反応して、ＳｉＯ2 とＮＨ3 （アンモニアガス）とが生成されることで生じる。
【００７１】
このとき、素子形成領域のシリコン基板１０１の表面は、シリコン窒化膜（Ｓｉ3 Ｎ4 膜）１１４Ａで覆われているので、素子形成領域のシリコン基板１０１の表面は酸化されない。
【００７２】
上記化学反応を起こさせるには、例えば、２００℃から６００℃程度の水蒸気雰囲気での燃焼酸化（以下、ＢＯＸ酸化という。）を３０分程度行えば良い。例えば、４００℃で３０分間程度のＢＯＸ酸化を行えば、ＰＳＺ膜中においてＳｉ−Ｎ結合からＳｉ−Ｏ結合への変換が促進される。その結果、各種溝幅をもつＳＴＩ溝に埋め込まれたＰＳＺ膜は、ＳＴＩ溝の底まで完全にＳｉＯ2 膜に変換される。
【００７３】
上記ＢＯＸ酸化の工程において、２００℃程度の水蒸気を含む雰囲気で３０分程度の酸化工程を行い、その後、上記雰囲気を酸素雰囲気に切り替え、さらに４００−８００℃程度の高温まで温度を上げて、上記酸素雰囲気で３０分程度の酸化工程を行うという、いわゆる２段階酸化法を用いても良い。
【００７４】
このような２段階酸化法を用いると、ＰＳＺ膜からＳｉＯ2 膜１１５Ｂへの変換の効率は高くなる。変換の効率が高くなると、ＰＳＺ膜中に残留しているカーボン（Ｃ）などの不純物が取り除かれる。
【００７５】
２段階酸化法は、ＰＳＺ膜をＳｉＯ2 膜へ変換するのに特に有効な方法である。ＰＳＺ膜からＳｉＯ2 膜への変換が始まる温度（例えば４００℃程度の温度）で、水蒸気雰囲気においてＰＳＺ膜を一定の時間保持することが重要である。
【００７６】
また、水蒸気雰囲気の作り方であるが、水素燃焼酸化による高濃度の水蒸気を用いる方法が、ＰＳＺ膜をＳｉＯ2 膜へ変換するのに適している。水分濃度は８０％以上のほうが望ましい。
【００７７】
次に、酸化性雰囲気、または、窒素等の不活性ガス雰囲気において、７００−１０００℃中の任意の温度、例えば、８００℃程度の温度で３０分程度の熱処理が行われる。該熱処理（緻密化処理）により、ＳｉＯ2 膜１１５Ｂ（ＰＳＺ膜から変換されたＳｉＯ2 膜）中に残留しているＮＨ3 やＨ2 Ｏが放出され、ＳｉＯ2 膜１１５Ｂが緻密化される。その結果、ＳｉＯ2 膜１１５Ｂ中のリーク電流は低減される。
【００７８】
酸素雰囲気中での熱処理が行われた場合、ＳｉＯ2 膜１１５Ｂ中の炭素（カーボン：Ｃ）等の不純物濃度が低減される。その結果、リーク電流がさらに低減され、また、ＳｉＯ2 膜１１５Ｂ膜とシリコン基板１０１との界面における固定電荷が低減される。一方、窒素等の不活性ガス雰囲気中での熱処理が行われた場合、ＳＴＩ溝中の側面のシリコンの酸化が抑制される。その結果、素子幅の減少（すなわちＳＴＩ幅の増加）が抑制される。
【００７９】
ＳｉＯ2 膜１１５Ｂの緻密化工程中で用いられる熱処理としては、通常の炉による熱処理以外に、ＲＴＡ（Rapid Thermal Anealing）やＲＴＯ（Rapid Thermal Oxidation）等の熱処理も用いることができる。ＲＴＡを用いた場合、通常の炉による熱処理を用いた場合に比べて、より高温かつ短時間の高温熱処理工程を行うことができる。
【００８０】
次に、図２６（ｂ）に示すように、ＣＭＰプロセスを用いて、ＳｉＯ2 膜１１５Ａおよび１１５Ｂが平坦化され、かつ、シリコン窒化膜１１４Ａの表面が露出される。ＣＭＰプロセスによる平坦化の後に、８５０℃のＮ2 雰囲気で熱処理を行っても良い。
【００８１】
塗布膜単独でＳＴＩ溝を埋め込んでも構わない。また、この他に、埋め込む順番を変えても構わない。例えば、図２７（ａ）および２７（ｂ）に示すように、ＳＴＩ溝内にＰＳＺ膜などの塗布膜が形成され、その後、適切な熱処理が行われ、ＰＳＺ膜がＳｉＯ2 膜１１５Ｂに変換され、さらに、ＳＴＩ溝内が埋め込まれるように、ＳｉＯ2 膜１１５Ｂ上にＨＤＰ−ＣＶＤ−ＳｉＯ2 膜１１５Ａが形成される。その後、ＣＭＰプロセス法等により表面が平坦化される。
【００８２】
ＳＴＩ溝幅が７０ｎｍから５０ｎｍ、さらに４０ｎｍへと微細化するに従って、ＨＤＰ−ＳｉＯ２膜によるＳＴＩ溝の埋め込みが難しくなる。微細なＳＴＩ溝をどのように埋め込んでいくかは重要な製造プロセス上の問題である。
【００８３】
次に、図１２（ａ）−１２（ｆ）に示すように、シリコン窒化膜１１４Ａが例えば熱リン酸を用いたウェットエッチングプロセスにより除去され、第２のＦＧ電極１１０の表面が露出される。露出された第２のＦＧ電極１１０の表面を含む領域上に、インターポリ絶縁膜１１６が形成される。
【００８４】
インターポリ絶縁膜１１６として、ＯＮＯ（酸化膜−シリコン窒化膜−酸化膜）、あるいはＡＬＤ（Atomic Layer Deposition）−ＣＶＤプロセスにより形成されたＡｌ2 Ｏ3 （アルミナ）膜のｈｉｇｈ−ｋ絶縁膜を用いることができる。Ａｌ2 Ｏ3 （アルミナ）膜の膜厚は、例えば１４ｎｍ程度である。インターポリ絶縁膜１１６の下は平坦なので、上記ＡＬＤ−ＣＶＤプロセスにより形成されたアルミナ膜の代わりに、スパッタプロセスにより形成されたアルミナ膜を用いることもできる。
【００８５】
ｈｉｇｈ−ｋ膜として単層膜ではなく、Ｓｉ3 Ｎ4 ／Ａｌ2 Ｏ3 ／Ｓｉ3 Ｎ4 膜、あるいはＡｌ2 Ｏ3 ／ＨｆＯ2 ／Ａｌ2 Ｏ3 膜などの積層膜を用いることもできる。
【００８６】
次に、ＦＧ構造を持つメモリセルが形成される領域以外のインターポリ絶縁膜１１６、例えば選択トランジスタや制御回路等が形成される領域のインターポリ絶縁膜１１６がエッチングプロセスにより選択的に除去され、第２のＦＧ電極１１０およびゲート電極１１３の表面が露出される。
【００８７】
次に、図１３（ａ）−１３（ｆ）に示すように、ＣＧ電極となる第４の多結晶シリコン膜１１７が全面上に形成され、その後、第４の多結晶シリコン膜１１７上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）やシリコン酸化膜からなるマスク層１１８が形成される。
【００８８】
第４の多結晶シリコン膜の膜厚１１７は、例えば、２００ｎｍ程度である。ここでは、ＣＧ電極として多結晶シリコン膜を用いたが、Ｗ、Ｃｏ、Ｎｉ、またはＴｉを含むシリサイド材料からなる膜でも構わない。例えば、ポリサイド膜（例えばＷＳｉ2 ／多結晶シリコン膜あるいはＣｏＳｉ2 ／多結晶シリコン膜などの積層膜）や、ポリメタル膜（例えばＷ／ＷＮ／多結晶シリコン膜など）の積層膜を用いても構わない。
【００８９】
また、メモリセル部と選択トランジスタ部、制御回路部等に膜厚差の分の段差が生じるので、加工する前にＣＭＰプロセスなどによる平坦化プロセスを用いて、制御ゲート部の平坦化を行っておいても良い。
【００９０】
次に、図１４（ａ）−１４（ｆ）に示すように、通常のリソグラフィプロセスおよびＲＩＥプロセスを用いて、マスク層１１８、第３の多結晶シリコン膜１１３、第４の多結晶シリコン膜１１７、インターポリ絶縁膜１１６、第２の多結晶シリコン膜１１０が順次加工され、メモリセル部のＣＧ電極１１７、第２のＦＧ電極１１０、選択トランジスタ部のゲート電極１１０’，１１７’および制御回路部のトランジスタのゲート電極１１３，１１７’’が形成される。
【００９１】
制御回路部の第３の多結晶シリコン膜１１３をエッチングするときに、シリコン基板１０１の表面がエッチングダメージを受けないようにするには、ゲート絶縁膜（ＳｉＯ2 膜）１１２のエッチングレートが第３の多結晶シリコン膜１１３のエッチングレートよりも十分に低くなる、ＲＩＥプロセスの条件を選択する。
【００９２】
また、ＣＧ電極１１７が形成されることで、第２のＦＧ電極１１０およびインターポリ絶縁膜１１６のビット線方向に平行な方向の形状が自己整合的に決定される。
【００９３】
次に、メモリセル部のＣＧ電極１１７、ＦＧ電極１１０、選択トランジスタ部のゲート電極１１０’，１１７’、周辺トランジスタのゲート電極１１３および１１７’’の側面が酸化され、酸化膜（不図示）が形成される。周辺トランジスタは、平面型のチャネル構造を持ったトランジスタである。すなわち、本実施形態の半導体装置は、溝型のチャネル構造を持ったトランジスタと平面型のチャネル構造を持ったトランジスタとが混在している。
【００９４】
次に、図１５（ａ）−１５（ｆ）に示すように、通常のリソグラフィプロセスとイオン注入プロセスを用いて、制御回路部のトランジスタの低不純物濃度のソース／ドレイン拡散層１１９が形成される。ソース／ドレイン拡散層１１９の導電型は、Nチャネルトランジスタの場合にはＮ- 型、Pチャネルトランジスタの場合にはP- 型である。
【００９５】
次に、ゲート電極１１３、ＦＧ電極１１０およびマスク層１１８の側壁上にスペーサ１２１が形成される。スペーサ１２１の形成工程は、スペーサ１２１となる絶縁膜を全面に堆積する工程と、上記絶縁膜の全面をＲＩＥプロセスによりエッチングし、上記絶縁膜を上記側壁上に選択的に残す工程とを備えている。上記絶縁膜は、例えばＬＰ−ＣＶＤプロセスで形成されたＴＥＯＳ−ＳｉＯ2 膜である。
【００９６】
次に、通常のリソグラフィプロセスとイオン注入プロセスを用いて、メモリセル部および制御回路部のトランジスタの高不純物濃度のソース／ドレイン拡散層１２０，１２２が形成される。ソース／ドレイン拡散層１２０，１２２は別々の工程で形成されても構わないし、同じ工程で形成されても構わない。
【００９７】
ここでは、図示はしていないが、制御回路部のトランジスタのパンチスルーを防止するために、ハロー注入（halo implant）プロセスを行っても構わない。なお、ゲート電極の長さが狭くなると、ハローイオン注入プロセスにより形成された層同士が重なるような形状になってくる。そのような場合でも、イオン注入量を最適化することにより、良好なトランジスタ特性は実現される。また、ゲート電極をマスクに用いてイオン注入プロセスにより所望の領域にパンチスルー防止のための不純物層を形成しても構わない。
【００９８】
この後は、周知の工程が続く。すなわち、図１６（ａ）−１６（ｆ）に示すように、ＣＶＤプロセスを用いて、層間絶縁膜１２３が全面上に形成され、その後、ビット線コンタクトプラグ用のコンタクトホール１２４が形成される。次に、図１７（ａ）−１７（ｆ）に示すように、ビット線コンタクトプラグ１２５、ビット線１２６が形成される。次に、図１８（ａ）−１８（ｆ）に示すように、層間絶縁膜１２７、コンタクトプラグ１２８および配線層１２９が形成される。そして、パッシベーション膜（図示せず）およびパッド形成（図示せず）などが形成されて半導体記憶装置が完成する。
【００９９】
上述した第１の実施形態によれば、
（１）トンネル絶縁膜がリソグラフィプロセスの限界で決まる寸法よりも狭い領域に自己整合的に形成されるので、カップリング比（Ｃ２／（Ｃ１＋Ｃ２））が改善され、その結果として、書き込みの電圧が低減される。
【０１００】
（２）コンケイブ・トランジスタ構造が採用されているため、ＳＣＥ（ショートチャネル効果）が抑制される。
【０１０１】
（３）メモリセルアレイのソース／ドレイン拡散層１２０として高不純物濃度の拡散層が用いられるので、ソース／ドレイン拡散層の抵抗および寄生抵抗が低減され、その結果として、読み出しのための電流が増加される。
【０１０２】
（４）ＦＧ電極の上部（第２のＦＧ電極１１０）の面積が、ＦＧ電極の下部（第１のＦＧ電極１０９）の面積よりも自己整合的に縮小されるので、カップリング比（Ｃ２／（Ｃ１＋Ｃ２））が改善され、その結果として、書き込みの電圧が低減される。
【０１０３】
（第２の実施形態）
図１９（ａ）−１９（ｆ）から図２５（ａ）−２５（ｆ）は、本発明の第２の実施形態に係るＮＡＮＤフラッシュメモリの製造途中の平面図および断面図である。なお、以下の図において、既出の図と対応する部分には既出の図と同一符号を付してあり、詳細な説明は省略する。
【０１０４】
第１の実施形態のＦＧ電極は、トレンチ内に設けられた第１のＦＧ電極と、トレンチ外に設けられた第２のＦＧ電極とを備えていたが、本実施形態のＦＧ電極は、第１のＦＧ電極は備えているが、第２のＦＧ電極は備えていない。すなわち、本実施形態の場合、ＦＧ電極の全体がトレンチ内に埋め込まれている。
【０１０５】
このような構造をとると、製造工程が簡略化される。さらに、ＦＧ電極の膜厚を薄くできるので、隣接するＦＧ電極の容量カップリングが低減されるので、書き込み特性および消去特性が安定される。その結果、製品の動作信頼性が向上する。
【０１０６】
まず、第１の実施形態の図４（ａ）−４（ｆ）から図７（ａ）−４（ｆ）までの工程が行われる。本実施形態の場合、ＦＧ電極の全体がトレンチ内に埋め込まれるので、トレンチ１０５で規定されるチャネル長方向によってＦＧ電極１０９の幅が自己整合的に決定される。
【０１０７】
次に、図１９（ａ）−１９（ｆ）に示すように、シリコン窒化膜２１０が全面に堆積される。シリコン窒化膜２１０の膜厚は、例えば、１００ｎｍ程度である。
【０１０８】
次に、制御回路部のシリコン窒化膜２１０およびシリコン酸化膜１０２の一部（トランジスタが形成される部分）がエッチングプロセスにより選択的に除去される。シリコン窒化膜２１０およびシリコン酸化膜１０２が除去された領域のシリコン基板１０１の表面は露出する。
【０１０９】
次に、露出したシリコン基板１０１の表面に制御回路部のトランジスタのゲート絶縁膜１１２が形成される。必要であれば、異なった複数の膜厚を持ったゲート絶縁膜１１２を形成しても構わない。例えば、高速動作が必要な制御回路部には膜厚３ｎｍ程度のゲート絶縁膜、高耐圧が必要な高電圧回路部には膜厚４０ｎｍ程度のゲート絶縁膜などを形成しても構わない。このような異なった複数の膜厚を持ったゲート絶縁膜１１２は、通常のリソグラフィプロセスとウェットエッチングプロセスとを用いて形成される。
【０１１０】
次に、図２０（ａ）−２０（ｆ）に示すように、制御回路領域のゲート電極となる第３の多結晶シリコン膜１１３が全面に堆積され、その後、ＣＭＰプロセスを用いて、シリコン窒化膜２１０と略同じ高さになるように、第３の多結晶シリコン膜１１３が研磨される。このとき、シリコン窒化膜２１０はＣＭＰのストッパーマスクとして用いられる。
【０１１１】
このようにして図１９（ａ）−１９（ｆ）の工程で生じた、制御回路領域のシリコン酸化膜１０２の開口部内に、第３の多結晶シリコン膜１１３が埋め込まれる。
【０１１２】
また、制御回路部のＮチャンネルトランジスタのゲート電極として、ＡｓなどのＮ型不純物が高濃度に導入されたＮ+ 型多結晶シリコン膜、制御回路部のＰチャンネルトランジスタのゲート電極として、ＢなどのＰ型不純物が高濃度に導入されたＰ+ 型多結晶シリコン膜を用いても構わない。
【０１１３】
次に、図２１（ａ）−２１（ｆ）に示すように、ＳＴＩ溝の形成工程に進む。
【０１１４】
まず、ＬＰ−ＣＶＤプロセスを用いて、シリコン窒化膜１１４Ａ（膜厚７０ｎｍ程度）が全面に堆積され、続いて、ＬＰ−ＣＶＤプロセスを用いて、ＴＥＯＳ−ＳｉＯ2 膜１１４Ｂ（膜厚１００ｎｍ程度）がシリコン窒化膜１１４Ａ上に堆積される。その後、通常のリソグラフィプロセスおよびＲＩＥプロセスを用いて、シリコン窒化膜１１４ＡおよびＴＥＯＳ−ＳｉＯ2 膜１１４Ｂがパターニングされ、シリコン窒化膜１１４ＡとＴＥＯＳ−ＳｉＯ2 膜１１４Ｂを含む積層マスク層１１４が形成される。
【０１１５】
次に、積層マスク層１１４をマスクにして、シリコン窒化膜２１０、第１および第３の多結晶シリコン膜１０９および１１３、酸化膜系の絶縁膜１０８，１０７，１１２，１０２、ソース／ドレイン拡散層およびシリコン基板１０１が、ＲＩＥプロセスによりエッチングされ、ＳＴＩ溝が形成される。
【０１１６】
ＳＴＩ溝の深さは、例えば、シリコン基板１０１の表面から２００ｎｍ程度の深さである。ＳＴＩ溝の幅は、例えば、７０ｎｍ（メモリセル部）程度である。もちろん、ＳＴＩ溝は素子分離のための溝であるので、種々の幅のＳＴＩ溝がシリコン基板１０１の表面に形成されている。
【０１１７】
また、ここでは、ＳＴＩ溝として、垂直な側壁を有する溝を例にあげたが、非垂直な側壁を有する溝を用いても構わない。例えば、深さ方向に幅が小さくなるような角度θ（例えば８５度程度）の側壁を有する溝を用いても構わない。さらに、ＳＴＩ溝の底部のコーナーに半径５ｎｍ程度のラウンド形状を持たせても良い（図示せず）。
【０１１８】
このような形状を有するＳＴＩ溝にすると、埋め込み性が良くなる。すなわち、ＳＴＩ溝の内部は、絶縁膜（素子分離絶縁膜）により容易に埋め込まれる。さらに、ＳＴＩ溝の底コーナーのストレス集中が緩和される。
【０１１９】
次に、図２２（ａ）−２２（ｆ）に示すように、シリコン基板１０１の表面に形成されたＳＴＩ溝の側面が通常の熱酸化法を用いて酸化され、その結果、ＳＴＩ溝の側面上に膜厚３ｎｍ程度の熱酸化膜（図示せず）が形成される。
【０１２０】
ここで、熱酸化法の代わりに、酸素ラジカルを用いた酸化法により、ＳＴＩ溝の側面を酸化すると、シリコン（Ｓｉ）の面方位の影響を受けることなく、シリコン酸化膜が形成される。したがって、ＳＴＩ溝の側面上には、均一で高品質のシリコン酸化膜が形成される。また、ＩＳＳＧ法を用いて、ＳＴＩ溝の側面を酸化しても構わない。
【０１２１】
次に、ＳＴＩ溝内が埋め込まれるように、全面に絶縁膜（素子分離絶縁膜）１１５が堆積され、その後、シリコン窒化膜１１４Ａの表面と絶縁膜１１５の表面とがほぼ同じ高さになるように、ＣＭＰプロセスにより、絶縁膜１１５がエッチバックされる。
【０１２２】
ここで、ＳＴＩ溝のアスペクト比が大きい場合には、絶縁膜１１５として、ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜を用いたり、ポリシラザンを原料とする塗布膜を用いたり、あるいは、これらの膜の組合せ（ハイブリッド構造）を用いても構わない。広いＳＴＩ幅に対応したＳＴＩ溝と狭いＳＴＩ幅に対応したＳＴＩ溝とを同時に均一に埋め込むことがポイントである。
【０１２３】
次に、図２３（ａ）−２３（ｆ）に示すように、シリコン窒化膜１１４，２１０が例えば熱リン酸を用いたウェットエッチングプロセスにより除去され、ＦＧ電極１０９およびゲート電極１１３の表面が露出される。露出されたＦＧ電極１０９の表面を含む領域上に、インターポリ絶縁膜１１６が形成される。
【０１２４】
インターポリ絶縁膜１１６として、ＯＮＯ、あるいはＡＬＤ−ＣＶＤプロセスにより形成されたＡｌ2 Ｏ3 （アルミナ）膜のｈｉｇｈ−ｋ絶縁膜を用いることができる。Ａｌ2 Ｏ3 （アルミナ）膜の膜厚は、例えば１４ｎｍ程度である。インターポリ絶縁膜１１６の下は平坦なので、上記ＡＬＤ−ＣＶＤプロセスにより形成されたアルミナ膜の代わりに、スパッタプロセスにより形成されたアルミナ膜を用いることもできる。
【０１２５】
ｈｉｇｈ−ｋ膜として単層膜ではなく、Ｓｉ3 Ｎ4 ／Ａｌ2 Ｏ3 ／Ｓｉ3 Ｎ4 膜、あるいはＡｌ2 Ｏ3 ／ＨｆＯ2 ／Ａｌ2 Ｏ3 膜などの積層膜を用いることもできる。
【０１２６】
次に、ＦＧ構造を持つメモリセルが形成される領域以外のインターポリ絶縁膜１１６、例えば選択トランジスタや制御回路等が形成される領域のインターポリ絶縁膜１１６がエッチングプロセスにより選択的に除去され、ＦＧ電極１０９およびゲート電極１１３の表面が露出される。
【０１２７】
次に、図２４（ａ）−２４（ｆ）に示すように、ＣＧ電極となる多結晶シリコン膜１１７が全面上に形成される。多結晶シリコン膜１１７の膜厚は、例えば、３００ｎｍ程度である。
【０１２８】
ここでは、ＣＧ電極となる導電膜として多結晶シリコン膜を用いたが、ポリサイド膜（例えばＷＳｉ2 ／多結晶シリコン膜あるいはＣｏＳｉ2 ／多結晶シリコン膜などの積層膜）や、ポリメタル膜（例えばＷ／ＷＮ／多結晶シリコン膜など）の積層膜を用いても構わない。
【０１２９】
また、制御回路部のゲート電極１１３の一部がＳＴＩ溝から突出して段差を形成しているので、加工する前にCMPプロセスなどの平坦化法を用いて全体の平坦化を行っておいても良い。
【０１３０】
次に、図２５（ａ）−２５（ｆ）に示すように、多結晶シリコン膜１１７上にシリコン窒化膜（Ｓｉ3 Ｎ4 膜）やシリコン酸化膜からなるマスク層１１８が形成される。通常のリソグラフィプロセスおよびＲＩＥプロセスを用いて、マスク層１１８、多結晶シリコン膜１１３、多結晶シリコン膜１１７、インターポリ絶縁膜１１６が順次加工され、メモリセル部のＣＧ電極１１７、選択トランジスタ部のゲート電極１１７’および制御回路部のトランジスタのゲート電極１１３が形成される。
【０１３１】
制御回路部のゲート電極となる多結晶シリコン膜１１３をエッチングするときに、シリコン基板１０１の表面がエッチングダメージを受けないようにするには、ゲート絶縁膜（ＳｉＯ2 膜）１１２のエッチングレートが多結晶シリコン膜のエッチングレートよりも十分に低くなる、ＲＩＥプロセスの条件を選択する。
【０１３２】
次に、メモリセル部のＣＧ電極１１７および選択トランジスタ部のゲート電極１１７’、周辺トランジスタのゲート電極１１３およびＣＧ電極１１７の側面が酸化され、酸化膜（不図示）が形成される。
【０１３３】
次に、通常のリソグラフィプロセスとイオン注入プロセスを用いて、低不純物濃度のソース／ドレイン拡散層１１９が形成される。ソース／ドレイン拡散層１１９の導電型は、Nチャネルトランジスタの場合にはＮ- 型、Pチャネルトランジスタの場合にはP- 型である。
【０１３４】
次に、ゲート電極１１３、ＣＧ電極１１７およびマスク層１１８の側壁上にスペーサ１２１が形成される。スペーサ１２１は、例えばＬＰ−ＣＶＤプロセスで形成されたＴＥＯＳ−ＳｉＯ2 膜である。
【０１３５】
次に、通常のリソグラフィプロセスとイオン注入プロセスを用いて、メモリセル部および制御回路部のトランジスタの高不純物濃度のソース／ドレイン拡散層１２０，１２２が形成される。ソース／ドレイン拡散層１２０，１２２は別々の工程で形成されても構わないし、同じ工程で形成されても構わない。
【０１３６】
この後は、周知の工程が続く。すなわち、ＣＶＤプロセスを用いて、層間絶縁膜１２３が全面上に形成され、その後、ビット線コンタクトプラグ用のコンタクトホール１２４が形成される。次に、ビット線コンタクトプラグ１２５、ビット線１２６が形成される。次に、層間絶縁膜１２７、コンタクトプラグ１２８および配線層１２９が形成される。そして、パッシベーション膜（図示せず）およびパッド形成（図示せず）などが形成されて半導体記憶装置が完成する。
【０１３７】
上述した第２の実施形態によれば、
（１）ＦＧ電極１０９がトレンチ中に完全に埋め込まれているので、隣接するＦＧ電極１０９間の容量結合が低減される。
【０１３８】
（２）コンケイブ・トランジスタ構造が採用されているため、ＳＣＥが抑制される。
【０１３９】
（３）メモリセルアレイのソース／ドレイン拡散層１２０として高不純物濃度の拡散層が用いられるので、ソース／ドレイン拡散層の抵抗および寄生抵抗が低減され、その結果として、読み出しのための電流が増加される。
【０１４０】
（４）第１のＦＧ電極１０９の上部の面積が、第１のＦＧ電極１０９の下部の面積よりも自己整合的に縮小されるので、カップリング比（Ｃ２／（Ｃ１＋Ｃ２））が改善され、その結果として、書き込みの電圧が低減される。
【０１４１】
（５）一つのＦＧ電極の形成工程で済むので、プロセスの簡略を図れる。
【０１４２】
なお、第１および第２の実施形態では、インターポリ絶縁膜１１６として、ONO膜、Ａｌ2 Ｏ3 膜、Ｓｉ3 Ｎ4 ／Ａｌ2 Ｏ3 ／Ｓｉ3 Ｎ4 膜、Ａｌ2 Ｏ3 ／ＨｆＯ2 ／Ａｌ2 Ｏ3 膜を用いた例を示した。
【０１４３】
インターポリ絶縁膜１１６としては、Ａｌ（アルミニウム）、Ｔａ（タンタル）、Ｔｉ（チタン）、Ｓｒ（ストロンチウム）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）を主成分とする酸化膜（単層膜）、あるいはこれらの酸化膜の少なくとも二つのを含む積層膜、あるいは上記単層膜とシリコン酸化膜（またはシリコン窒化膜）との積層膜、上記積層膜とシリコン酸化膜（またはシリコン窒化膜）との積層膜を用いることができる。
【０１４４】
以下、インターポリ絶縁膜１１６について、膜厚を含めて具体的に説明する。
【０１４５】
まずは、Ａｌ2 Ｏ3 膜の代わりにハフニウム酸化膜（ＨｆＯ2 膜）を使用できる。ＨｆＯ2 膜の誘電率は２０程度ある。そのため、ＨｆＯ2 膜の面積が小さくても、大きな容量が確保することが可能となる。この他に、単独（単層）のＳｉ3 Ｎ4 膜（誘電率８程度）を用いることができる。さらに、以下の積層膜を用いることができる。
【０１４６】
Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｔａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／ＳｒＴｉＯ3 （３０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、ＨｆＯ2 （１０ｎｍ程度）／ＡＬＤ−Ａｌ2 Ｏ3 （３ｎｍ程度）、Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｎｂが添加されたＴａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／Ｔｉが添加されたＴａ2 Ｏ5 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、Ｓｉ3 Ｎ4 （２ｎｍ程度）／バリウムストロンチウムチタン酸化物（Ｂａ，Ｓｒ）ＴｉＯ3 （２０ｎｍ程度）／Ｓｉ3 Ｎ4 （２ｎｍ程度）膜、ＨｆＯ2 （１０ｎｍ）／Ａｌ2 Ｏ3 （５ｎｍ）／ＳｉＯＮ（１ｎｍ）膜等がある。
【０１４７】
このようにインターポリ絶縁膜としてｈｉｇｈ−k絶縁膜を各種組み合わせて用いることができる。このようにすると、ＣＧ−ＦＧ間の結合容量を増大させることができる。
【０１４８】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、本発明をＮＡＮＤ型の半導体記憶装置に適用した場合について説明したが、本発明はＮＯＲ型の半導体記憶装置にも適用できる。ＮＯＲ型の半導体記憶装置の製造方法は、トランジスタの接続関係を除いて、基本的には、ＮＡＮＤ型の半導体記憶装置の製造方法と同じである。このため、ＮＯＲ型フラッシュメモリの場合にも本実施形態と同じような効果を期待できる。
【０１４９】
さらに、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【０１５０】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【図面の簡単な説明】
【０１５１】
【図１】本発明の第１の実施形態に係るＮＡＮＤフラッシュメモリの平面図および等価回路図。
【図２】図１（ａ）のＢ−Ｂ’断面図の一部。
【図３】図１（ａ）のＡ−Ａ’断面図および図２の一部を拡大した断面図。
【図４】第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図５】図４に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図６】図５に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図７】図６に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図８】図７に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図９】図８に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１０】図９に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１１】図１０に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１２】図１１に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１３】図１２に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１４】図１３に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１５】図１４に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１６】図１５に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１７】図１６に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１８】図１７に続く第１の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図１９】第２の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図２０】図１９に続く第２の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図２１】図２０に続く第２の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図２２】図２１に続く第２の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図２３】図２２に続く第２の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図２４】図２３に続く第２の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図２５】図２４に続く第２の実施形態に係るＮＡＮＤフラッシュメモリの製造方法を説明するための平面図および断面図。
【図２６】ハイブリッドＳＴＩ埋め込み技術の一例を説明するための断面図。
【図２７】ハイブリッドＳＴＩ埋め込み技術の他の例を説明するための断面図。
【図２８】従来のＮＡＮＤ型フラッシュメモリのメモリセルのビット線方向の断面図。
【図２９】従来のＮＡＮＤ型フラッシュメモリのメモリセルのワード線方向の断面図。
【図３０】図２８の一点破線で囲まれた領域の拡大図。
【符号の説明】
【０１５２】
１０１…シリコン基板、１０２…シリコン酸化膜、１０３…ソース／ドレイン拡散層、１０４…シリコン窒化膜、１０５…トレンチ、１０６Ｃ…シリコン酸化膜、１０６Ｓ…シリコン酸化膜（第２の絶縁膜）、１０７…ゲート絶縁膜、１０８…トンネル絶縁膜（第１の絶縁膜）、１０９…第１のＦＧ電極、１１０…第２のＦＧ電極、１１０’…ゲート電極、１１１…キャップシリコン窒化膜、１１２…ゲート絶縁膜、１１２Ｓ…シリコン酸化膜、１１３…ゲート電極、１１４Ａ…シリコン窒化膜、１１４Ｂ…ＴＥＯＳ−ＳｉＯ2 膜、１１４…積層マスク層、１１５…絶縁膜、１１５Ａ…ＨＤＰ−ＣＶＤ−ＳｉＯ2 膜、１１５Ｂ…ＳｉＯ2 膜、１１６…インターポリ絶縁膜（第３の絶縁膜）、１１７…ＣＧ電極、１１７’…選択ゲート電極、１１７’’…ゲート電極、１１８…マスク層、１１９…ソース／ドレイン拡散層、１２０…ソース／ドレイン拡散層、１２１…スペーサ、１２２…ソース／ドレイン拡散層、１２３…層間絶縁膜、１２４…コンタクトホール、１２５…ビット線コンタクトプラグ、１２６…ビット線、１２７…層間絶縁膜、１２８…コンタクトプラグ、１２９…配線層、２１０…シリコン窒化膜。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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