(57)【要約】【課題】  ＲＡＭの外部にヒューズボックスを設け、ヒューズとＲＡＭ本体を分離した冗長ＲＡＭは、ＲＡＭ本体とヒューズボックス間で冗長救済アドレスデータ配線の引き回しを必要し、配線エリアの増加など基本的にチップレイアウトにとって負担となる。【解決手段】  通常アドレス信号および冗長救済アドレス信号を入力し選択出力するマルチプレクサ１０３を設け、冗長ＲＡＭ１０１のアドレス端子１０４を冗長救済アドレス信号の入力端子に兼用する構成とすることにより、冗長ＲＡＭ１０１とヒューズボックス１０２間の冗長救済アドレス信号専用の信号配線を削減でき、ＬＳＩチップの面積削減、設計効率の向上が図れる。【選択図】  図１
2005038526.tif 000002
【特許請求の範囲】
【請求項１】
通常アドレス信号を入力するアドレス入力端子を有し、冗長救済アドレス信号に基づいて故障メモリセルを救済する冗長救済機能を有したランダムアクセスメモリ（以降ＲＡＭと記す）と、
前記ＲＡＭへ与える冗長救済アドレス信号を出力する冗長救済アドレス信号設定手段と、
前記通常アドレス信号および前記冗長救済アドレス信号を入力し、冗長救済アドレス情報取り込みモード時には前記冗長救済アドレス信号を前記アドレス入力端子へ出力し、冗長救済アドレス情報取り込みモード時以外の時には前記通常アドレス信号を前記アドレス入力端子へ出力する第１の選択手段とを備え、
前記ＲＡＭに、冗長救済アドレス情報取り込みモード時に前記アドレス入力端子に入力される冗長救済アドレス信号をラッチするラッチ回路を設けた半導体記憶装置。
【請求項２】
通常データ信号を入力するデータ入力端子を有し、冗長救済アドレス信号に基づいて故障メモリセルを救済する冗長救済機能を有したＲＡＭと、
前記ＲＡＭへ与える冗長救済アドレス信号を出力する冗長救済アドレス信号設定手段と、
前記通常データ信号および前記冗長救済アドレス信号を入力し、冗長救済アドレス情報取り込みモード時には前記冗長救済アドレス信号を前記データ入力端子へ出力し、冗長救済アドレス情報取り込みモード時以外の時には前記通常データ信号を前記データ入力端子へ出力する第１の選択手段とを備え、
前記ＲＡＭに、冗長救済アドレス情報取り込みモード時に前記データ入力端子に入力される冗長救済アドレス信号をラッチするラッチ回路を設けた半導体記憶装置。
【請求項３】
前記冗長救済アドレス信号設定手段は、内蔵されるヒューズの切断・非切断の状態に応じて設定された冗長救済アドレス信号を出力する複数のヒューズ回路を備えたヒューズボックスであることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項４】
前記ヒューズボックスは、前記複数のヒューズ回路をリセットするリセット端子を備え、前記リセット端子にリセット信号を与えることにより前記ヒューズ回路をリセットし、リセット終了後、前記ヒューズ回路は冗長救済アドレス信号を出力し、前記第１の選択手段および前記ＲＡＭのラッチ回路が冗長救済アドレス情報取り込みモードに設定されることを特徴とする請求項３の半導体記憶装置。
【請求項５】
前記ヒューズボックスは、外部リセット信号を入力するリセット端子と、前記リセット端子にシリアルに接続された２つのワンショットパルス発生回路とを設け、前記シリアルに接続された第１段目のワンショットパルス発生回路の出力パルスを前記複数のヒューズ回路にリセット信号として与え、第２段目のワンショットパルス発生回路の出力パルスを冗長救済アドレス情報取り込みモードであることを示す信号として前記第１の選択手段および前記ＲＡＭへ出力することを特徴とする請求項３記載の半導体記憶装置。
【請求項６】
前記ＲＡＭは、データ出力端子を有し、前記ＲＡＭの内部に、通常データ信号および前記ラッチ回路にラッチされた冗長救済アドレス信号を入力し、冗長救済アドレス情報取り込みモード時には前記冗長救済アドレス信号を前記データ出力端子へ出力し、冗長救済アドレス情報取り込みモード時以外の時には前記通常データ信号を前記データ出力端子へ出力する第２の選択手段を設けたことを特徴とする請求項１〜５のいずれかに記載の半導体記憶装置。
【請求項７】
前記ヒューズボックスは、外部からのテスト用冗長救済アドレス信号と前記ヒューズ回路の出力信号とを入力する第３の選択手段を備え、前記第３の選択手段はテストモード時はテスト用冗長救済アドレス信号を選択出力し、テストモード時以外の時は前記ヒューズ回路の出力信号を選択出力することを特徴とする請求項３記載の半導体記憶装置。
【請求項８】
前記冗長救済アドレス信号設定手段は、ヒューズを用いずに冗長救済アドレス信号を発生する冗長救済アドレス発生回路であることを特徴とする請求項１または２記載の半導体記憶装置。
【請求項９】
請求項１または請求項２に記載のＲＡＭとそれに対応する第１の選択手段とをそれぞれ複数備え、
内蔵されるヒューズの切断・非切断の状態に応じて設定された冗長救済アドレス信号を出力するヒューズ回路群を各ＲＡＭに対応して複数設けるとともに、複数の前記ヒューズ回路群の出力の中から、前記ＲＡＭの選択信号により任意に選択される１つの前記ＲＡＭに対応する前記ヒューズ回路群の出力を選択して冗長救済アドレス信号出力端子へ出力する第２の選択手段を設けたヒューズボックスを備え、
前記冗長救済アドレス信号出力端子と各ＲＡＭに対応する前記第１の選択手段の冗長救済アドレス信号を入力する端子とを接続し、
前記選択信号により選択される前記ＲＡＭおよびそれに対応する前記第１の選択手段を冗長救済アドレス情報取り込みモードにするようにした半導体記憶装置。
【請求項１０】
前記ＲＡＭはｎ個（ｎは複数）あり、
前記ヒューズボックスは、外部リセット信号を入力するリセット端子と、前記リセット端子にシリアルに接続された（ｎ＋１）個のワンショットパルス発生回路とを設け、前記シリアルに接続された第１段目のワンショットパルス発生回路の出力パルスを前記複数のヒューズ回路群にリセット信号として与え、第２段目以降のワンショットパルス発生回路の各出力パルスを、各ＲＡＭに対応する冗長救済アドレス情報取り込みモードであることを示す信号として、前記選択信号により選択される前記ＲＡＭおよびそれに対応する前記第１の選択手段へ出力することを特徴とする請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、冗長機能を持ったメモリを搭載したシステムＬＳＩでの配線面積を抑制し、かつ冗長機能の検査を容易に実施可能とする、半導体記憶装置の回路構成に関するものである。
【背景技術】
【０００２】
従来の半導体記憶装置の構成を図１８に示す。図１８において、２０１は冗長ＲＡＭ、２０２はヒューズボックス、２０４はアドレス端子、２０５はデータ入力端子、２０６は書込制御端子、２０７はクロック端子、２０８はヒューズ情報入力端子、２０９はデータ出力端子、２１０はヒューズボックスのリセット端子、２１１はヒューズ情報出力端子を示している。
【０００３】
図１９は上記従来の半導体記憶装置のタイミングチャートを示す。
【０００４】
図１８、図１９を参照してこの従来の半導体記憶装置の構成および動作について説明する。
【０００５】
冗長救済回路を持った冗長ＲＡＭ２０１は、通常のメモリセルに故障があった場合に、故障メモリセルを救済用メモリセルに切り替える冗長救済アドレス情報をヒューズ情報入力端子２０８より入手し、冗長救済動作を行う構成としている。冗長救済アドレス情報の生成は、複数のヒューズ回路を集中配置したヒューズボックス２０２より発生する。ヒューズボックス２０２は、ヒューズ回路と、ヒューズ回路をリセットするリセット信号端子２１０を備え、リセット端子２１０によりヒューズ回路をリセットすると、任意のヒューズの切断状態により、多値の情報をヒューズ情報出力端子２１１から出力する。冗長メモリアレー規模、故障救済構成により冗長救済アドレスの情報値の量が決まるが、多値であるためその情報信号専用線の本数は複数になる。そのためヒューズボックス２０２のヒューズ情報出力端子２１１より複数の冗長救済アドレス信号専用線が、冗長ＲＡＭ２０１のヒューズ情報入力端子２０８に接続されている。
【特許文献１】特開平１１−１３４８７０号公報（第３頁、第２図）
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかしながら、上記の従来例において、通常ＬＳＩチップ上では、冗長ＲＡＭ２０１とヒューズボックス２０２は、隔離されて配置される場合が多く、ヒューズボックス２０２と冗長ＲＡＭ２０１間の情報信号線は複数でかつ長配線となり、その信号配線の引き回しが、ＬＳＩチップの面積増加の課題の要因となる。特に近年ＳＲＡＭなどに代表される冗長ＲＡＭが複数搭載されることが多く、冗長ＲＡＭ毎にヒューズボックスを配置し、その間の信号配線の引き回しがチップ面積増加を助長している課題を有している。また、冗長ＲＡＭ２０１とヒューズボックス２０２間の信号線の断線やショートを迅速に確認する手段を確立しておらず、全メモリ空間の検査をするまで、信号線のショートや断線を確認することが出来ず、検査時間の増加を招いていた。
【０００７】
本発明は、上記の課題を解決するため、冗長ＲＡＭと、ヒューズボックス等の冗長救済アドレス信号設定手段との間の信号線を削減することができる半導体記憶装置を提供することを目的としている。
【課題を解決するための手段】
【０００８】
本発明の請求項１記載の半導体記憶装置は、通常アドレス信号を入力するアドレス入力端子を有し、冗長救済アドレス信号に基づいて故障メモリセルを救済する冗長救済機能を有したＲＡＭと、ＲＡＭへ与える冗長救済アドレス信号を出力する冗長救済アドレス信号設定手段と、通常アドレス信号および冗長救済アドレス信号を入力し、冗長救済アドレス情報取り込みモード時には冗長救済アドレス信号をアドレス入力端子へ出力し、冗長救済アドレス情報取り込みモード時以外の時には通常アドレス信号をアドレス入力端子へ出力する第１の選択手段とを備え、ＲＡＭに、冗長救済アドレス情報取り込みモード時にアドレス入力端子に入力される冗長救済アドレス信号をラッチするラッチ回路を設けた構成である。
【０００９】
この請求項１の構成によれば、通常アドレス信号および冗長救済アドレス信号を入力し選択出力する第１の選択手段を設け、ＲＡＭのアドレス入力端子を冗長救済アドレス信号の入力端子に兼用することにより、ＲＡＭと冗長救済アドレス信号設定手段との間の冗長救済アドレス信号専用の信号線を削減することができ、チップ面積の削減を図ることが可能になる。
【００１０】
また、請求項２記載の半導体記憶装置は、通常データ信号を入力するデータ入力端子を有し、冗長救済アドレス信号に基づいて故障メモリセルを救済する冗長救済機能を有したＲＡＭと、ＲＡＭへ与える冗長救済アドレス信号を出力する冗長救済アドレス信号設定手段と、通常データ信号および冗長救済アドレス信号を入力し、冗長救済アドレス情報取り込みモード時には冗長救済アドレス信号をデータ入力端子へ出力し、冗長救済アドレス情報取り込みモード時以外の時には通常データ信号をデータ入力端子へ出力する第１の選択手段とを備え、ＲＡＭに、冗長救済アドレス情報取り込みモード時にデータ入力端子に入力される冗長救済アドレス信号をラッチするラッチ回路を設けた構成である。
【００１１】
この請求項２の構成によれば、通常データ信号および冗長救済アドレス信号を入力し選択出力する第１の選択手段を設け、ＲＡＭのデータ入力端子を冗長救済アドレス信号の入力端子に兼用することにより、ＲＡＭと冗長救済アドレス信号設定手段との間の冗長救済アドレス信号専用の信号線を削減することができ、チップ面積の削減を図ることが可能になる。
【００１２】
また、請求項３記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、冗長救済アドレス信号設定手段は、内蔵されるヒューズの切断・非切断の状態に応じて設定された冗長救済アドレス信号を出力する複数のヒューズ回路を備えたヒューズボックスであることを特徴とする。
【００１３】
この請求項３の構成によれば、請求項１または２と同様の効果が得られる。
【００１４】
また、請求項４記載の半導体記憶装置は、請求項３の半導体記憶装置において、ヒューズボックスは、複数のヒューズ回路をリセットするリセット端子を備え、リセット端子にリセット信号を与えることによりヒューズ回路をリセットし、リセット終了後、ヒューズ回路は冗長救済アドレス信号を出力し、第１の選択手段およびＲＡＭのラッチ回路が冗長救済アドレス情報取り込みモードに設定されることを特徴とする。
【００１５】
この請求項４の構成によれば、請求項３と同様の効果が得られる。
【００１６】
また、請求項５記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、ヒューズボックスは、外部リセット信号を入力するリセット端子と、リセット端子にシリアルに接続された２つのワンショットパルス発生回路とを設け、シリアルに接続された第１段目のワンショットパルス発生回路の出力パルスを複数のヒューズ回路にリセット信号として与え、第２段目のワンショットパルス発生回路の出力パルスを冗長救済アドレス情報取り込みモードであることを示す信号として第１の選択手段およびＲＡＭへ出力することを特徴とする。
【００１７】
この請求項５の構成によれば、請求項３の効果に加え、外部リセット信号を与えることによりヒューズ回路のリセット信号と冗長救済アドレス情報取り込みモードであることを示す信号を生成でき、外部リセット信号のみで冗長救済動作を行うことが可能となる。
【００１８】
また、請求項６記載の半導体記憶装置は、請求項１〜５のいずれかに記載の半導体記憶装置において、ＲＡＭは、データ出力端子を有し、ＲＡＭの内部に、通常データ信号およびラッチ回路にラッチされた冗長救済アドレス信号を入力し、冗長救済アドレス情報取り込みモード時には冗長救済アドレス信号をデータ出力端子へ出力し、冗長救済アドレス情報取り込みモード時以外の時には通常データ信号をデータ出力端子へ出力する第２の選択手段を設けたことを特徴とする。
【００１９】
この請求項６の構成によれば、請求項１〜５のいずれかの効果に加え、データ出力端子より、冗長救済アドレス信号を外部へ出力し、冗長救済アドレス信号が正しく入力されているか確認することが可能になり、冗長救済アドレス信号に誤りがないか、その配線経路に故障がないか等を検査することが可能となる。
【００２０】
また、請求項７記載の半導体記憶装置は、請求項３記載の半導体記憶装置において、ヒューズボックスは、外部からのテスト用冗長救済アドレス信号とヒューズ回路の出力信号とを入力する第３の選択手段を備え、第３の選択手段はテストモード時はテスト用冗長救済アドレス信号を選択出力し、テストモード時以外の時はヒューズ回路の出力信号を選択出力することを特徴とする。
【００２１】
この請求項７の構成によれば、ヒューズボックスはテストモード時に外部入力されるテスト用冗長救済アドレス信号を出力できるので、ヒューズ回路のヒューズを切断する前に、テストモードにすることで冗長救済機能について検査することが可能となる。
【００２２】
また、請求項８記載の半導体記憶装置は、請求項１または２記載の半導体記憶装置において、冗長救済アドレス信号設定手段は、ヒューズを用いずに冗長救済アドレス信号を発生する冗長救済アドレス発生回路であることを特徴とする。
【００２３】
この請求項８の構成によれば、請求項１または２と同様の効果が得られる。
【００２４】
また、請求項９記載の半導体記憶装置は、請求項１または請求項２に記載のＲＡＭとそれに対応する第１の選択手段とをそれぞれ複数備え、内蔵されるヒューズの切断・非切断の状態に応じて設定された冗長救済アドレス信号を出力するヒューズ回路群を各ＲＡＭに対応して複数設けるとともに、複数のヒューズ回路群の出力の中から、ＲＡＭの選択信号により任意に選択される１つのＲＡＭに対応するヒューズ回路群の出力を選択して冗長救済アドレス信号出力端子へ出力する第２の選択手段を設けたヒューズボックスを備え、冗長救済アドレス信号出力端子と各ＲＡＭに対応する第１の選択手段の冗長救済アドレス信号を入力する端子とを接続し、選択信号により選択されるＲＡＭおよびそれに対応する第１の選択手段を冗長救済アドレス情報取り込みモードにするようにしている。
【００２５】
この請求項９の構成によれば、複数のＲＡＭを備えた構成において、請求項１または請求項２のように、通常アドレス信号または通常データ信号と冗長救済アドレス信号とを入力し選択出力する第１の選択手段を設け、各ＲＡＭのアドレス入力端子またはデータ入力端子を冗長救済アドレス信号の入力端子に兼用することにより、各ＲＡＭと冗長救済アドレス信号設定手段であるヒューズボックスとの間の冗長救済アドレス信号専用の信号線を削減することができ、チップ面積の削減を図ることが可能になる。また、ヒューズボックスに、複数のＲＡＭの冗長救済アドレスを設定するヒューズ回路群を設置し、第２の選択手段により、任意のＲＡＭ向けに冗長救済アドレス信号を選択出力可能な構成により、ひとつのヒューズボックスより複数のＲＡＭの冗長救済アドレスを一組のバス線で供給でき、ＬＳＩチップ内での信号配線の削減を図ることが可能となる。
【００２６】
また、請求項１０記載の半導体記憶装置は、請求項９記載の半導体記憶装置において、ＲＡＭはｎ個（ｎは複数）あり、ヒューズボックスは、外部リセット信号を入力するリセット端子と、リセット端子にシリアルに接続された（ｎ＋１）個のワンショットパルス発生回路とを設け、シリアルに接続された第１段目のワンショットパルス発生回路の出力パルスを複数のヒューズ回路群にリセット信号として与え、第２段目以降のワンショットパルス発生回路の各出力パルスを、各ＲＡＭに対応する冗長救済アドレス情報取り込みモードであることを示す信号として、選択信号により選択されるＲＡＭおよびそれに対応する第１の選択手段へ出力することを特徴とする。
【００２７】
この請求項１０の構成によれば、請求項９の効果に加え、外部リセット信号を与えることによりヒューズ回路群のリセット信号と冗長救済アドレス情報取り込みモードであることを示す信号を生成でき、外部リセット信号のみで冗長救済動作を行うことが可能となる。
【発明の効果】
【００２８】
以上のように本発明によれば、冗長ＲＡＭとヒューズボックス間の信号配線を削減し、チップ面積の削減とチップ設計時の設計効率の向上が図れる。また、冗長救済機能の検査の容易化、冗長救済アドレス信号の接続検査の容易化を図った半導体記憶装置の提供が可能となる。
【発明を実施するための最良の形態】
【００２９】
以下、図面を参照しながら本発明の実施形態について説明する。
【００３０】
（実施形態１）
図１は本発明の実施形態１の半導体記憶装置の全体の構成図である。図１において、１０１は冗長救済回路を持つ冗長ＲＡＭ、１０２はヒューズボックス、１０３はマルチプレクサ、１０４はアドレス端子、１０５はデータ入力端子、１０６は書込制御端子、１０７はクロック端子、１０８は冗長設定端子、１０９はデータ出力端子、１１０はヒューズボックスのリセット端子、１１１はヒューズ情報出力端子、１１７は冗長ＲＡＭ１０１に与える通常アドレス信号を発生する論理回路を示している。
【００３１】
本実施形態１では、冗長ＲＡＭ１０１において、通常アドレス信号を入力するアドレス端子１０４を、ヒューズボックス１０２のヒューズ情報出力端子１１１から出力される冗長救済アドレス信号の入力端子に兼用している。ヒューズボックス１０２のヒューズ情報出力端子１１１と、論理回路１１７の通常アドレス信号とがマルチプレクサ１０３へ接続され、マルチプレクサ１０３の出力が冗長ＲＡＭ１０１のアドレス端子１０４に接続されている。マルチプレクサ１０３は、それに入力される制御信号（図示せず）が冗長救済アドレス情報取り込みモードを示すときはヒューズボックス１０２より出力される冗長救済アドレス信号を選択し、それ以外のときには論理回路１１７から出力される通常アドレス信号を選択し出力する。
【００３２】
通常アドレス信号を発生する論理回路１１７と冗長ＲＡＭ１０１とは隔離され遠方に配置されるケースが多く、また、ヒューズボックス１０２と冗長ＲＡＭ１０１も隔離され遠方に配置されるケースが多い。マルチプレクサ１０３を論理回路１１７の極力近傍に配置し、マルチプレクサ１０３の出力から、冗長ＲＡＭ１０１のアドレス端子１０４への信号配線が長配線となるように配置する。
【００３３】
図２は冗長ＲＡＭ１０１の構成図である。冗長ＲＡＭ１０１は、アドレス端子１０４、クロック端子１０７、冗長設定端子１０８、冗長救済アドレス信号をラッチするラッチ回路１１２を備えている。ラッチ回路１１２は、クロック端子１０７からのクロック信号と冗長設定端子１０８からの入力信号をデコードしてラッチパルスを生成するＡＮＤ回路１１３と、ラッチ用のフリップフロップ回路（以下ＦＦ）１１４より構成されている。ラッチ回路１１２の冗長救済アドレスデータを保持したラッチ出力は、冗長救済回路により、故障メモリセルを救済する構成としている。冗長救済回路は、冗長ＲＡＭ１０１に具備されており、欠陥メモリを救済するメモリである。
【００３４】
図３はヒューズボックス１０２の構成図である。ヒューズボックス１０２は、ヒューズ１１６とラッチトランジスターで構成された複数のヒューズ回路１１５より構成され、各ヒューズ回路１１５のラッチのリセット信号はリセット端子１１０より供給される構成としている。
【００３５】
さらに図４を参照して、本実施形態１の半導体記憶装置の動作を説明する。図４は、本実施形態１の半導体記憶装置の動作タイミングチャートである。
【００３６】
初期設定として、ヒューズボックス１０２の任意のヒューズ１１６を、冗長救済アドレス情報に応じ切断する。ヒューズボックス１０２のリセット端子１１０により、Ｈレベルのリセット信号を入力し、ヒューズ回路のリセットを行い、リセット解除後、ヒューズ情報出力端子１１１より、所望の冗長救済アドレス信号を出力する。
【００３７】
冗長ＲＡＭ１０１の冗長設定端子１０８は冗長ＲＡＭの冗長救済アドレス信号をラッチ回路１１２に保持制御を行う制御信号入力端子であり、冗長設定端子１０８をＨ（ハイ）レベル（冗長救済アドレス情報取り込みモード）にすることにより、クロック信号の立ち上がりエッジでラッチ回路１１２内のＦＦ回路１１４が、冗長救済アドレス信号をラッチし、冗長設定端子１０８がＬ（ロー）レベルに戻った後も、冗長救済アドレス信号をラッチ回路１１２が保持し続け、冗長ＲＡＭ１０１の冗長救済動作が継続される。その状態で、通常のメモリ動作を実施する。
【００３８】
なお、マルチプレクサ１０３の制御信号は、冗長設定端子１０８の入力信号と同じ信号を用いることができる。マルチプレクサ１０３はヒューズボックス１０２の冗長救済アドレス信号と、通常時の論理回路１１７からの冗長ＲＡＭへの入力信号とのどちらかを選択して冗長ＲＡＭ１０１へ出力する回路で、冗長ＲＡＭ１０１が冗長救済アドレス信号を入力する際は、同時に冗長設定端子１０８をＨレベルにして入力する。
【００３９】
以上のように本実施形態１によれば、通常アドレス信号および冗長救済アドレス信号を入力し選択出力するマルチプレクサ１０３を設け、アドレス端子１０４を冗長救済アドレス信号の入力端子に兼用する構成とすることにより、冗長ＲＡＭ１０１とヒューズボックス１０２間の冗長救済アドレス信号専用の信号配線を削減でき、ＬＳＩチップの面積削減、チップ設計時の設計効率の向上が図れる。
【００４０】
（実施形態２）
図５は、本発明の実施形態２の半導体記憶装置の冗長ＲＡＭの構成図である。本実施形態２では、実施形態１において冗長ＲＡＭ１０１に代えて、図５の冗長ＲＡＭ１２１を用いた構成であり、他の構成は実施形態１と同様である。この冗長ＲＡＭ１２１は、アドレス端子１０４、クロック端子１０７、冗長設定端子１０８、冗長救済アドレス信号をラッチするラッチ回路１１２を備えている。ラッチ回路１１２は、クロック端子１０７からのクロック信号と冗長設定端子１０８からの入力信号をデコードしてラッチパルスを生成するＡＮＤ回路１１３と、ラッチ用のフリップフロップ回路（以下ＦＦ）１１４より構成されている。以上の構成は実施形態１の冗長ＲＡＭ１０１と同様である。
【００４１】
さらに本実施形態２の冗長ＲＡＭ１２１では、データ出力端子１０９に出力端子セレクタ１２２が接続され、出力端子セレクタ１２２は、冗長設定端子１０８の信号により、通常データ出力か、ラッチ回路１１２のラッチデータである冗長救済アドレスデータのどちらかを選択出力する構成とする。すなわち、冗長設定端子１０８の信号が冗長救済アドレス情報取り込みモードを示すときはラッチ回路１１２のラッチデータである冗長救済アドレスデータを選択出力し、それ以外のときは通常データ出力を選択出力する。
【００４２】
本実施形態２によれば、実施形態１の効果に加え、冗長救済アドレスデータを、冗長ＲＡＭ１２１に取り込んだ際に、同時にデータ出力端子１０９より冗長救済アドレスデータを出力することが可能となり、その出力値を検査することにより、冗長救済アドレスデータに誤りがないか、配線経路に故障がないか、検査診断することが可能となる。
【００４３】
（実施形態３）
図６は、本発明の実施形態３の半導体記憶装置のヒューズボックスの構成図である。本実施形態３では、実施形態１においてヒューズボックス１０２に代えて、図６のヒューズボックス１３１を用いた構成であり、他の構成は実施形態１と同様である。このヒューズボックス１３１は、図３と同様の複数のヒューズ回路１１５に加え、パルス発生回路１３２を備えている。リセット端子１１０はパルス発生回路１３２に入力され、パルス発生回路１３２は、ワンショットパルス発生回路を２段シリアルに接続された構成になっており、１段目のワンショットパルス発生回路の出力パルスをヒューズ回路１１５のリセット信号１３４として出力し、２段目のワンショットパルス発生回路の出力パルスを冗長設定制御端子１３３から出力する構成とする。この冗長設定制御端子１３３から出力される出力パルスは、冗長救済アドレス情報取り込みモードであることを示す冗長設定信号（冗長救済アドレス情報取り込みモード信号）であり、マルチプレクサ１０３へその制御信号として入力されるとともに、冗長ＲＡＭ１０１の冗長設定端子１０８へ入力される。
【００４４】
さらに図７を参照して、本実施形態３の半導体記憶装置の動作を説明する。図７は、本実施形態３の半導体記憶装置の動作タイミングチャートである。
【００４５】
リセット端子１１０よりＨレベルのリセット信号が入力され、パルス発生回路１３２の１段目のワンショットパルス発生回路により、ヒューズ回路１１５のリセット信号１３４が発生される。その後、２段目のワンショットパルス発生回路により、冗長設定信号が発生される。
【００４６】
本実施形態３によれば、実施形態１の効果に加え、実施形態１では外部より制御入力が必要であった、マルチプレクサ１０３の制御信号および冗長ＲＡＭ１０１の冗長設定端子１０８に入力する制御信号を外部より生成供給することなく発生が可能となる。
【００４７】
なお、本実施形態３のヒューズボックス１３１を、実施形態２の半導体記憶装置に同様に適用しても同様の効果が得られる。
【００４８】
（実施形態４）
図８は、本発明の実施形態４の半導体記憶装置の構成図である。本実施形態４では、実施形態１においてヒューズボックス１０２に代えて、図８の冗長救済アドレス発生回路１４１を用いた構成であり、他の構成は実施形態１と同様である。この冗長救済アドレス発生回路１４１は、ヒューズ等を用いたものでは無く、複数のフリップフロップやラッチ回路や、不揮発性メモリなどで、冗長救済アドレス信号を保持発生する構成である。冗長ＲＡＭ１０１のアドレス端子１０４にはマルチプレクサ１０３の出力が接続され、論理回路１１７から発生される通常のアドレス信号と、冗長救済アドレス発生回路１４１で発生されその出力端子１４２から出力される冗長救済アドレス信号とを、マルチプレクサ１０３により実施形態１同様に選択して冗長ＲＡＭ１０１に入力する。ＲＡＭ１０１に与える通常アドレス信号を発生する論理回路１１７と冗長ＲＡＭ１０１は切り離され遠方に配置されるケースが多いが、マルチプレクサ１０３は、論理回路１１７の極力近傍に配置し、マルチプレクサ１０３の出力から、冗長ＲＡＭ１０１のアドレス端子１０４への信号配線が長配線となるように配置する。
【００４９】
以上のような実施形態４によれば、冗長ＲＡＭ１０１と冗長救済アドレス発生回路１４１間の信号配線を削減でき、ＬＳＩチップの面積削減、チップ設計時の設計効率の向上が図れる。
【００５０】
なお、本実施形態４の冗長救済アドレス発生回路１４１を、実施形態２の半導体記憶装置に同様に適用しても同様の効果が得られる。
【００５１】
（実施形態５）
図９は本発明の実施形態５の半導体記憶装置の全体の構成図である。図９において、１５１は冗長ＲＡＭ、１１８は冗長ＲＡＭ１５１に与える通常データ信号を発生する論理回路を示し、その他の図１と同様のものには同一符号を付している。
【００５２】
本実施形態５では、冗長ＲＡＭ１５１において、通常データ信号を入力するデータ入力端子１０５を、ヒューズボックス１０２のヒューズ情報出力端子１１１から出力される冗長救済アドレス信号の入力端子に兼用している。ヒューズボックス１０２のヒューズ情報出力端子１１１と、論理回路１１８の通常データ信号とがマルチプレクサ１０３へ接続され、マルチプレクサ１０３の出力が冗長ＲＡＭ１５１のデータ入力端子１０５に接続されている。マルチプレクサ１０３は、それに入力される制御信号（図示せず）が冗長救済アドレス情報取り込みモードを示すときはヒューズボックス１０２より出力される冗長救済アドレス信号を選択し、それ以外のときには論理回路１１８から出力される通常データ信号を選択し出力する。冗長ＲＡＭ１５１と論理回路１１８およびヒューズボックス１０２とが隔離されて配置される際、マルチプレクサ１０３は論理回路１１８とヒューズボックス１０２の近傍に配置し、マルチプレクサ１０３の出力から、冗長ＲＡＭ１５１のデータ入力端子１０５への信号配線が長配線となるように配置する。
【００５３】
図１０は冗長ＲＡＭ１５１の構成図である。この冗長ＲＡＭ１５１は、データ入力端子１０５に、図２と同様のラッチ回路１１２を設置し、冗長設定端子１０８から入力される制御信号により冗長救済アドレス情報取り込みモードに設定された際に、データ入力端子１０５からの冗長救済アドレス信号をラッチし、冗長救済アドレス信号に応じて冗長救済動作を実施するメモリである。
【００５４】
本実施形態５によれば、アドレス端子１０４に代えて、データ入力端子１０５を冗長救済アドレス信号の入力端子に兼用できるように構成した以外は実施形態１と同様であり、冗長ＲＡＭ１５１とヒューズボックス１０２間の信号配線を削減でき、ＬＳＩチップの面積削減、チップ設計時の設計効率の向上が図れる。
【００５５】
なお、実施形態２〜４においても、同様に、アドレス端子１０４に代えて、データ入力端子１０５を冗長救済アドレス信号の入力端子に兼用するように構成してもよい。
【００５６】
（実施形態６）
図１１は、本発明の実施形態６の半導体記憶装置の全体の構成図である。本実施形態６では、実施形態１においてヒューズボックス１０２に代えて、ヒューズボックス１６０を用いた構成であり、他の構成は実施形態１と同様である。ヒューズボックス１６０のヒューズ情報出力端子１１１と、論理回路１１７の通常アドレス信号がマルチプレクサ１０３へ接続されている。冗長ＲＡＭ１０１に与える通常アドレス信号を発生する論理回路１１７と冗長ＲＡＭ１０１は隔離され遠方に配置されるケースが多い。その際、マルチプレクサ１０３は、論理回路１１７とヒューズボックス１６０の極力近傍に配置し、マルチプレクサ１０３の出力から、冗長ＲＡＭ１０１のアドレス端子１０４への信号配線が長配線となるように配置する。
【００５７】
図１２は、ヒューズボックス１６０の構成図である。図３と同様の複数のヒューズ回路１１５、リセット端子１１０、ヒューズ情報出力端子１１１、ヒューズ回路出力信号とテスト端子１６３の信号を選択して出力するマルチプレクサ１６２、マルチプレクサ１６２を制御するテスト制御端子１６１を備えている。すなわち、このヒューズボックス１６０は、図３のヒューズボックス１０２に、マルチプレクサ１６２、テスト制御端子１６１、テスト端子１６３を追加した構成である。この追加構成は、実施形態１以外でも図３のヒューズボックス１０２または図６のヒューズボックス１３１を用いた実施形態について同様に適用することができる。
【００５８】
本実施形態６によれば、実施形態１の効果に加え、図１２のヒューズボックス１６０を用いることにより、複数のヒューズ回路１１５のヒューズを切断する前に、外部のテスト回路により、テスト制御端子１６１にテストモード信号（Ｈレベルの信号）を与えて、マルチプレクサ１６２がテスト端子１６３の信号を選択出力する状態にし、テスト端子１６３にテスト用の冗長救済アドレス信号を入力することで、ヒューズ情報出力端子１１１からテスト用の冗長救済アドレス信号を出力することができるので、冗長救済機能についてヒューズを切断する前に検査することが可能となる。なお、テスト制御端子１６１にテストモード信号が入力されないとき、マルチプレクサ１６２はヒューズ回路１１５からの信号を選択しヒューズ情報出力端子１１１へ出力するものとする。
【００５９】
（実施形態７）
図１３は、本発明の実施形態７の半導体記憶装置の全体の構成図である。本実施形態７では、複数のメモリを備え、それら複数のメモリに対し１つのヒューズボックスを設けた構成である。例えば、図１３では、第１、第２の２つの冗長ＲＡＭ１０１Ａ、１０１Ｂに対し１つのヒューズボックス１７０を設けている。冗長ＲＡＭ１０１Ａのアドレス端子１０４Ａに接続されるマルチプレクサ１０３Ａには、論理回路１１７Ａから入力される通常アドレス信号Ａとヒューズボックス１７０のヒューズ情報出力端子１１１より冗長救済アドレス信号が入力される。同様に、冗長ＲＡＭ１０１Ｂのアドレス端子１０４Ｂに接続されるマルチプレクサ１０３Ｂには、論理回路１１７Ｂから入力される通常アドレス信号Ｂとヒューズボックス１７０のヒューズ情報出力端子１１１より冗長救済アドレス信号が入力される。
【００６０】
冗長メモリに与える通常アドレス信号を発生する論理回路１１７Ａ・１１７Ｂと冗長ＲＡＭ１０１Ａ・１０１Ｂは切り離され遠方に配置されるケースが多いが、マルチプレクサ１０３Ａ・１０３Ｂは、それぞれ接続される論理回路１１７Ａ・１１７Ｂの極力近傍に配置し、マルチプレクサ１０３Ａ・１０３Ｂの出力から、冗長ＲＡＭ１０１Ａ・１０１Ｂのアドレス端子１０４Ａ・１０４Ｂへの信号配線が長配線となるように配置する。すなわち、論理回路１１７Ａとマルチプレクサ１０３Ａと冗長ＲＡＭ１０１Ａとの関係およびそれらの構成については、実施形態１の論理回路１１７とマルチプレクサ１０３と冗長ＲＡＭ１０１と同様であり、論理回路１１７Ｂとマルチプレクサ１０３Ｂと冗長ＲＡＭ１０１Ｂとの関係およびそれらの構成についても同様である。
【００６１】
図１４は、本実施形態７のヒューズボックス１７０の構成を示している。ヒューズボックス１７０は、複数のメモリ向けに複数のヒューズ回路群より構成され、各メモリに対応する各ヒューズ回路群は複数のヒューズ回路より構成されている。本実施形態では、第１のＲＡＭ用のヒューズ回路群Ａ１７３および第２のＲＡＭ用のヒューズ回路群Ｂ１７４より構成されている。マルチプレクサ１７１により、第１のＲＡＭ用のヒューズ回路群Ａ１７３の出力または、第２のＲＡＭ用のヒューズ回路群Ｂ１７４の出力を選択し、ヒューズ出力端子１１１から出力する構成としている。各ヒューズ回路１１５（その内部構成は図３と同様）のラッチのリセット信号はリセット端子１１０より供給する。
【００６２】
さらに図１５を参照して、本実施形態７の半導体記憶装置の動作を説明する。図１５は、本実施形態７の半導体記憶装置の動作タイミングチャートである。
【００６３】
初期設定として、ヒューズボックス１７０の任意のヒューズを、冗長救済アドレス情報に応じ切断する。本実施形態では、第１の冗長ＲＡＭ１０１Ａ向けの、冗長救済アドレス情報をヒューズ回路群Ａ１７３のヒューズで設定し、第２の冗長ＲＡＭ１０１Ｂ向けの、冗長救済アドレス情報をヒューズ回路群Ｂ１７４のヒューズで設定するものとする。ヒューズボックス１７０のリセット端子１１０により、Ｈレベルのリセット信号を入力し、ヒューズ回路１１５のリセットを行い、リセット解除後、例えばＲＡＭ選択端子１７２に第１の冗長ＲＡＭの選択信号を与えることにより、ヒューズ回路群Ａ１７３から出力される第１の冗長ＲＡＭ１０１Ａ向けの冗長救済アドレス情報をマルチプレクサ１７１で選択し、ヒューズ情報出力端子１１１より、所望の第１の冗長ＲＡＭ１０１Ａの冗長救済アドレス信号を出力する。マルチプレクサ１０３Ａの選択出力をヒューズ情報出力端子１１１の信号に切り替え、冗長ＲＡＭ１０１Ａの冗長設定端子１０８ＡをＨレベルにすることにより、クロック信号の立ち上がりエッジで冗長ＲＡＭ１０１Ａに冗長救済アドレス情報を取り込む。
【００６４】
同様に、ＲＡＭ選択端子１７２に第２の冗長ＲＡＭの選択信号を与えることにより、第２の冗長ＲＡＭ１０１Ｂの冗長救済アドレス信号をマルチプレクサ１７１で選択し、ヒューズ情報出力端子１１１より出力する。マルチプレクサ１０３Ｂの選択出力をヒューズ情報出力端子１１１の信号に切り替え、冗長ＲＡＭ１０１Ｂの冗長設定端子１０８ＢをＨレベルにすることにより、クロック信号の立ち上がりエッジで冗長ＲＡＭ１０１Ｂに冗長救済アドレス情報を取り込む。
【００６５】
冗長設定端子１０８Ａ・１０８ＢをＬレベルに戻し、ＲＡＭの冗長救済が継続されるので、通常のメモリ動作を実施する。
【００６６】
以上のような本実施形態７によれば、ひとつにまとめたヒューズボックス１７０により、冗長ＲＡＭ１０１Ａ，１０１Ｂとヒューズボックス１７０間の信号配線をより削減でき、ＬＳＩチップの面積削減、チップ設計時の設計効率の向上が図れる。
【００６７】
（実施形態８）
図１６は、本発明の実施形態８の半導体記憶装置のヒューズボックスの構成図である。本実施形態８では、実施形態７においてヒューズボックス１７０に代えて、図１６のヒューズボックス１８０を用いた構成であり、他の構成は実施形態７と同様である。このヒューズボックス１８０は、図１４と同様の複数のヒューズ回路群１８３、１８４（図１４の１７３、１７４に相当）とマルチプレクサ１８１（図１４の１７１に相当）に加え、パルス発生回路１８５を備えている。
【００６８】
すなわち、ヒューズボックス１８０は、複数のメモリ向けに複数のヒューズ回路群より構成され、各メモリに対応する各ヒューズ回路群は複数のヒューズ回路より構成されている。本実施形態では、第１のＲＡＭ用のヒューズ回路群Ａ１８３および第２のＲＡＭ用のヒューズ回路群Ｂ１８４より構成されている。マルチプレクサ１８１は、第１のＲＡＭ用のヒューズ回路群Ａ１８３の出力または、第２のＲＡＭ用のヒューズ回路群Ｂ１８４の出力を選択し、ヒューズ出力端子１１１に出力する構成としている。
【００６９】
そして、本実施形態８では、リセット端子１１０はパルス発生回路１８５に接続されている。パルス発生回路１８５は、３段のワンショットパルス発生回路がシリアルに接続されて構成されており、１段目のワンショットパルス発生回路の出力は、ヒューズリセット信号１３４となり、ヒューズ回路１１５のリセットパルスを生成している。２段目のワンショットパルス発生回路の出力パルスは、第１の冗長ＲＡＭ向けの第１の冗長設定制御端子１８７から出力する。３段目のワンショットパルス発生回路の出力パルスは、第２の冗長ＲＡＭ向けの第２の冗長設定制御端子１８８から出力する。第１の冗長設定制御端子１８７から出力される出力パルスは、冗長救済アドレス情報取り込みモードであることを示す冗長設定信号（冗長救済アドレス情報取り込みモード信号）であり、マルチプレクサ１０３Ａへその制御信号として入力されるとともに、第１の冗長ＲＡＭ１０１Ａの冗長設定端子１０８Ａへ入力される。また、第２の冗長設定制御端子１８８から出力される出力パルスは、冗長救済アドレス情報取り込みモードであることを示す冗長設定信号（冗長救済アドレス情報取り込みモード信号）であり、マルチプレクサ１０３Ｂへその制御信号として入力されるとともに、第２の冗長ＲＡＭ１０１Ｂの冗長設定端子１０８Ｂへ入力される。
【００７０】
さらに図１７を参照して、本実施形態８の半導体記憶装置の動作を説明する。図１７は、本実施形態８の半導体記憶装置の動作タイミングチャートである。
【００７１】
初期設定として、ヒューズボックス１８０の任意のヒューズを、冗長救済アドレス情報に応じ切断する。本実施形態では、第１の冗長ＲＡＭ１０１Ａ向けの、冗長救済アドレス情報をヒューズ回路群Ａ１８３のヒューズで設定し、第２の冗長ＲＡＭ１０１Ｂ向けの、冗長救済アドレス情報をヒューズ回路群Ｂ１８４のヒューズで設定するものとする。ヒューズボックス１８０のリセット端子１１０に、Ｈレベルのリセット信号を入力すると、パルス発生回路１８５の第１段目のワンショットパルス発生回路により、ヒューズリセット信号１３４にリセットパルスが発生される。このパルスによりヒューズ回路１１５のリセットを行うことが可能となる。さらに第２段目のワンショットパルス発生回路１８６により第１の冗長ＲＡＭ向けの冗長救済設定制御パルスを生成し制御端子１８７より出力する。さらに第３段目のワンショットパルス発生回路１８６により第２の冗長ＲＡＭ向けの冗長救済設定制御パルスを生成し制御端子１８８より出力する。
【００７２】
リセット解除後、例えばＲＡＭ選択端子１８２に第１の冗長ＲＡＭの選択信号を与えることにより、ヒューズ回路群Ａ１８３から出力される第１の冗長ＲＡＭ１０１Ａ向けの冗長救済アドレス情報をマルチプレクサ１８１で選択し、ヒューズ情報出力端子１１１より、所望の第１の冗長ＲＡＭ１０１Ａの冗長救済アドレス信号を出力する。マルチプレクサ１０３Ａはヒューズ情報出力端子１１１の信号を選択出力し、クロック信号の立ち上がりエッジで冗長ＲＡＭ１０１Ａは冗長救済アドレス情報を取り込む。
【００７３】
同様に、ＲＡＭ選択端子１８２に第２の冗長ＲＡＭの選択信号を与えることにより、ヒューズ回路群Ｂ１８４から出力される第２の冗長ＲＡＭ１０１Ｂ向けの冗長救済アドレス情報をマルチプレクサ１８１で選択し、ヒューズ情報出力端子１１１より、所望の第２の冗長ＲＡＭ１０１Ｂの冗長救済アドレス信号を出力する。マルチプレクサ１０３Ｂはヒューズ情報出力端子１１１の信号を選択出力し、クロック信号の立ち上がりエッジで冗長ＲＡＭ１０１Ｂは冗長救済アドレス情報を取り込む。
【００７４】
以上のような実施形態８によれば、実施形態７の効果に加え、実施形態７では外部より制御入力が必要であった、マルチプレクサ１０３Ａ，１０３Ｂの制御信号および冗長ＲＡＭ１０１Ａ，１０１Ｂの冗長設定端子１０８Ａ，１０８Ｂに入力する制御信号を外部より生成供給することなく発生が可能となる。
【００７５】
なお、上記の実施形態７及び実施形態８において、各冗長ＲＡＭのアドレス端子１０４Ａ，１０４Ｂに代えて、データ入力端子１０５Ａ，１０５Ｂを冗長救済アドレス信号の入力端子に兼用するように構成してもよい。
【図面の簡単な説明】
【００７６】
【図１】本発明の実施形態１の半導体記憶装置の構成図
【図２】本発明の実施形態１の半導体記憶装置の冗長ＲＡＭの要部構成図
【図３】本発明の実施形態１の半導体記憶装置のヒューズボックスの要部構成図
【図４】本発明の実施形態１の半導体記憶装置の動作タイミングチャート
【図５】本発明の実施形態２の半導体記憶装置の冗長ＲＡＭの要部構成図
【図６】本発明の実施形態３の半導体記憶装置のヒューズボックスの要部構成図
【図７】本発明の実施形態３の半導体記憶装置の動作タイミングチャート
【図８】本発明の実施形態４の半導体記憶装置の構成図
【図９】本発明の実施形態５の半導体記憶装置の構成図
【図１０】本発明の実施形態５の半導体記憶装置の冗長ＲＡＭの要部構成図
【図１１】本発明の実施形態６の半導体記憶装置の構成図
【図１２】本発明の実施形態６の半導体記憶装置のヒューズボックスの要部構成図
【図１３】本発明の実施形態７の半導体記憶装置の構成図
【図１４】本発明の実施形態７の半導体記憶装置のヒューズボックスの要部構成図
【図１５】本発明の実施形態７の半導体記憶装置の動作タイミングチャート
【図１６】本発明の実施形態８の半導体記憶装置のヒューズボックスの要部構成図
【図１７】本発明の実施形態８の半導体記憶装置の動作タイミングチャート
【図１８】従来の半導体記憶装置の構成図
【図１９】従来の半導体記憶装置の動作タイミングチャート
【符号の説明】
【００７７】
１０１  …  冗長ＲＡＭ
１０２  …  ヒューズボックス
１０３  …  マルチプレクサ
１０４  …  アドレス端子
１０５  …  データ入力端子
１０６  …  書込制御端子
１０７  …  クロック端子
１０８  …  冗長設定端子
１０９  …  データ出力端子
１１０  …  リセット端子
１１１  …  ヒューズ情報出力端子
１１２  …  ラッチ回路
１１３  …  ＡＮＤ回路
１１４  …  ＦＦ回路
１１５  …  ヒューズ回路
１１６  …  ヒューズ
１１７  …  論理回路
１１８  …  論理回路
１２１  …  冗長ＲＡＭ
１２２  …  出力端子セレクタ
１３１  …  ヒューズボックス
１３２  …  パルス発生回路
１３３  …  冗長設定制御端子
１３４  …  ヒューズリセット信号
１３５  …  遅延ＩＮＶ（インバータ）
１３６  …  遅延ＩＮＶ（インバータ）
１４１  …  冗長救済アドレス発生回路
１４２  …  冗長救済アドレス情報出力端子
１５１  …  冗長ＲＡＭ
１６０  …  ヒューズボックス
１６１  …  テスト制御端子
１６２  …  マルチプレクサ
１６３  …  テスト端子
１７０  …  ヒューズボックス
１７１  …  マルチプレクサ
１７２  …  ＲＡＭ選択端子
１７３  …  ヒューズ回路群Ａ
１７４  …  ヒューズ回路群Ｂ
１８０  …  ヒューズボックス
１８１  …  マルチプレクサ
１８２  …  ＲＡＭ選択端子
１８３  …  ヒューズ回路群Ａ
１８４  …  ヒューズ回路群Ｂ
１８５  …  パルス発生回路
１８６  …  ワンショットパルス発生回路
１８７  …  第１冗長設定制御端子
１８８  …  第２冗長設定制御端子
２０１  …  冗長ＲＡＭ
２０２  …  ヒューズボックス
２０４  …  アドレス端子
２０５  …  データ入力端子
２０６  …  書込制御端子
２０７  …  クロック端子
２０８  …  ヒューズ情報入力端子
２０９  …  データ出力端子
２１０  …  リセット端子
２１１  …  ヒューズ情報出力端子
【図１】
2005038526.tif 000003
【図２】
2005038526.tif 000004
【図３】
2005038526.tif 000005
【図４】
2005038526.tif 000006
【図５】
2005038526.tif 000007
【図６】
2005038526.tif 000008
【図７】
2005038526.tif 000009
【図８】
2005038526.tif 000010
【図９】
2005038526.tif 000011
【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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