(57)【要約】【課題】低抵抗でかつデバイス特性がばらつかない半導体装置を得ることを可能にする。【解決手段】シリコン層と、シリコン層上に形成されたゲート絶縁膜７と、ゲート絶縁膜上に形成され部分結晶化された窒化金属シリサイド層８、１２を含むゲート電極と、ゲート電極を挟むシリコン層の表面に形成されたソース・ドレイン領域１３、１４、１６、１７と、を備えている。【選択図】  図１７
2005005603.tif 000002
【特許請求の範囲】
【請求項１】
シリコン層と、前記シリコン層上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成され部分結晶化された窒化金属シリサイド層を含むゲート電極と、前記ゲート電極を挟む前記シリコン層表面に形成されたソース・ドレイン領域を備えたことを特徴とする半導体装置。
【請求項２】
前記窒化金属シリサイドの金属は、チタン、ジルコニウム、ハフニウム、白金、パラジウム、イリジウムのいずれかからなることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記シリコン層がｎ型チャネルとなる場合には前記窒化金属シリサイド層はチタン、ジルコニウム、ハフニウムのいずれかから選ばれる少なくとも一つの金属を含み、
前記シリコン層がｐ型チャネルとなる場合には前記窒化金属シリサイド層は白金、パラジウム、イリジウムのいずれかから選ばれる少なくとも一つの金属を含むことを特徴とする請求項２記載の半導体装置。
【請求項４】
前記窒化金属シリサイドを構成する金属の融点が１５００℃以上２５００℃以下であることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記窒化金属シリサイドを構成する窒素の濃度は１５原子パーセント以上３０原子パーセント以下であることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
【請求項６】
前記窒化金属シリサイドに含まれる結晶領域の体積比率が１０％以上５８％以下であることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
【請求項７】
半導体基板の主面の、ｐチャネルＭＯＳＦＥＴの形成予定領域およびｎチャネルＭＯＳＦＥＴの形成予定領域上にゲート絶縁膜を形成する工程と、
ｐチャネルＭＯＳＦＥＴ用の部分結晶化した窒化金属シリサイドからなるゲート電極材料膜を、前記半導体基板の主面に形成する工程と、
前記ｐチャネルＭＯＳＦＥＴの形成予定領域上の前記ゲート電極材料膜のみを被覆する被覆膜を形成する工程と、
前記被覆膜をマスクとして前記ｎチャネルＭＯＳＦＥＴの形成予定領域上の前記ゲート電極材料膜をパターニングし、前記ｐチャネルＭＯＳＦＥＴの形成予定領域上のみに前記ゲート電極材料からなる膜を残置する工程と、
前記半導体基板の主面にｎチャネルＭＯＳＦＥＴ用の部分結晶化した窒化金属シリサイドからなるゲート電極材料膜を形成する工程と、
前記被覆膜を除去する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
ゲート長がサブミクロン（０．１μｍ）世代のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌｙ  Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイスを製造する場合、ゲート電極として従来まで用いられてきたシリコン（ゲルマニウムとの合金を含み、以下、Ｓｉ（Ｇｅ）ゲートと記載）をそのまま利用することはほぼ不可能である。
【０００３】
その第１の理由は、Ｓｉ（Ｇｅ）ゲートは比抵抗が数１００μΩ・ｃｍと高く、実膜厚１００ｎｍとすればシート抵抗値は数１０Ω／□となってしまうことである。ゲート長がサブミクロン世代のデバイスでは、ゲート電極の比抵抗が５Ω／□以上ではＲＣ遅延が顕在化し、デバイスの高速動作がゲート電極の抵抗で制限されることが予測されている。
【０００４】
さらに第２の理由として、Ｓｉ（Ｇｅ）ゲート電極空乏化の問題がある。これはシリコン中に添加されるドーパント不純物の固溶限界が１×１０２０ｃｍ−３程度であり、シリコンゲート電極とゲート絶縁膜の界面においてシリコンゲート電極側に有限の長さの空乏層が広がってしまう現象である。
【０００５】
この空乏層は実質的にゲート絶縁膜に直列に接続された容量となるため、ゲート絶縁膜にこの空乏容量が上乗せされてしまう。この上乗せされる容量は、シリコン酸化膜換算で０．３ｎｍである。将来のデバイスのゲート絶縁膜は、酸化シリコン換算膜厚１．５ｎｍ以下が要求されるものであり、ゲート空乏化による０．３ｎｍの容量上乗せはゲート絶縁膜の薄膜化を厳しく制限する要素とみなされている。
【０００６】
Ｓｉ（Ｇｅ）ゲートの第３の課題は、Ｓｉ（Ｇｅ）ゲートを低抵抗化させるために添加されているボロンなどの不純物が、ＬＳＩ製造の高温工程中にゲート絶縁膜を通過してＳｉ基板に熱拡散してしまうことである。Ｓｉ基板に熱拡散したボロンなどの不純物は、ＦＥＴのしきい値電圧を変動させる要因となり、デバイスの電気的特性を著しく劣化させる。さらに、将来のＬＳＩではゲート絶縁膜がますます薄膜化する方向にあり、Ｓｉ（Ｇｅ）ゲートの添加不純物のＳｉ基板への熱拡散の問題は今後ますます深刻化すると予測されている。
【０００７】
これらのＳｉ（Ｇｅ）ゲートの課題を解決するべく、モリブデン、タングステン、タンタルなどの高融点金属或いはこれらの窒化物をゲート電極に用いることが考えられている。これは、いわゆるメタルゲート技術である。
【０００８】
メタルゲートは、Ｓｉ（Ｇｅ）ゲートよりも比抵抗が低いことからＲＣ遅延の課題は各段に向上する。また、金属内部の自由電子濃度はＳｉ（Ｇｅ）ゲートよりも２桁以上高く、ゲート空乏層の幅は１桁以上狭まるため、Ｓｉ（Ｇｅ）ゲートの場合の上乗せ容量０．３ｎｍ（シリコン酸化膜換算）はメタルゲートではほとんど無視出来る水準にまで低下する。さらに、メタルゲートは、低抵抗化のための不純物を添加する必要が無いので不純物がゲート絶縁膜を付き抜ける問題はないなどＳｉ（Ｇｅ）ゲートの問題を解決できることで期待されている。
【０００９】
メタルゲートを用いてＣＭＯＳデバイスを作成する場合には、ｐ＋シリコンの仕事関数を持つ金属材料とｎ＋シリコンの仕事関数を持つ金属材料を、それぞれｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのゲート電極として用いる、いわゆるデュアルφ（ファイ）メタルゲート技術が必要となる。こうすることで、ｐチャネルＭＯＳＦＥＴ及びｎチャネルＭＯＳＦＥＴのしきい値電圧は完全に制御することができる。
【００１０】
従来の技術では、ｐチャネルＭＯＳＦＥＴ用のメタルゲートとしてＴｉＮ、ＴｉＡｌＮが、ｎチャネルＭＯＳＦＥＴ用のメタルゲートとしてＴａＳｉＮが提案されている（例えば、非特許文献１および非特許文献２参照）。
【００１１】
これらの材料はそれぞれ適切な仕事関数を示すこと、９００℃程度の高温工程を経ても溶解せずに、ゲート絶縁膜との界面に破綻をきたさない等の特質を持ち、これらの特質ゆえに実用性の高いメタルゲート材料とみなされている。
【００１２】
ここで、これら従来の有望なメタルゲート材料の課題を述べる。まず、ＴｉＮ、ＴｉＡｌＮは多結晶状態である。ゲート電極が多結晶であると、以下のような問題につながる恐れがある。
【００１３】
第１の問題はイオン注入工程におけるゲート電極下部への不純物混入である。従来のＬＳＩ製造工程ではゲート電極を加工した構造にイオン注入をおこなうことで、ゲートに対して自己整合的にソース・ドレインを形成してきた。しかしゲート電極が多結晶であると、加速されたイオンが散乱無しに結晶粒界を通過するので、チャネル部分に意図しないかたちで不純物が導入され、しきい値電圧の変動等、デバイス特性を劣化させてしまう。
【００１４】
第２の問題は、ゲート電極の多結晶の粒径がデバイスサイズと同程度になるため、一つのＦＥＴを構成するゲート電極に数個の結晶粒しか含まれないケースが顕在化することである。この場合、一つのＦＥＴに含まれる結晶粒の数、大きさ、結晶配向性などが個々のＦＥＴ間で異なると、これがそのままデバイス特性の変動につながる危険性が高い。
【００１５】
一方、ＴａＳｉＮは高温工程を経ても非晶質状態を保つ材料である。この材料であれば、上記の多結晶ゆえの第１および第２の問題は完全に解決される。しかしながら、非晶質状態のＴａＳｉＮは比抵抗が極めて高いという難点がある。一般にシリサイドは結晶化することではじめて低抵抗化することが知られており、ＴａＳｉＮの比抵抗が高いのはまさにこの材料が非晶質であるが故である。
【００１６】
【非特許文献１】
Ｄ−Ｇ．Ｐａｒｋ、ＩＥＤＭ  Ｔｅｃｈ．Ｄｉｇｅｓｔ（２００１）ｐ６７１．
【非特許文献２】
Ｓ．Ｂ．Ｓａｍａｖｅｄａｍ、ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇｅｓｔ（２００２）ｐ２４．
【００１７】
【発明が解決しようとする課題】
上述のように、従来のＳｉ（Ｇｅ）ゲート電極は比抵抗が高いためＲＣ遅延によるデバイス高速動作が制限され、Ｓｉ（Ｇｅ）ゲート電極の空乏化によるゲート絶縁膜容量の損失、さらにはシリコンゲート電極から不純物がゲート絶縁膜を付き抜けてしきい値電圧が変動してしまう問題がある。
【００１８】
これらの問題を解決するために用いられる従来のメタルゲート材料においては、低抵抗な材料は多結晶であるためにイオンつき抜けが生じ、デバイス特性がばらつくという問題を抱えており、これに対して多結晶でない非晶質材料は比抵抗を低くすることができないというジレンマを抱えていた。
【００１９】
本発明は、上記問題を考慮してなされたもので、低抵抗でかつデバイス特性がばらつかない、ゲート電極を有する半導体装置を提供することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の第１の態様による半導体装置は、シリコン層と、シリコン層上に形成されたゲート絶縁膜と、ゲート絶縁膜上に形成され部分結晶化された窒化金属シリサイド層を含むゲート電極と、ゲート電極を挟むシリコン層の表面に形成されたソース・ドレイン領域と、を備えたことを特徴とする。
【００２１】
なお、窒化金属シリサイドの金属は、チタン、ジルコニウム、ハフニウム、白金、パラジウム、イリジウムのいずれかからなるように構成しても良い。
【００２２】
なお、シリコン層がｎ型チャネルとなる場合には窒化金属シリサイド層はチタン、ジルコニウム、ハフニウムのいずれかから選ばれる少なくとも一つの金属を含み、シリコン層がｐ型チャネルとなる場合には窒化金属シリサイド層は白金、パラジウム、イリジウムのいずれかから選ばれる少なくとも一つの金属を含むように構成しても良い。
【００２３】
なお、窒化金属シリサイドを構成する金属は、融点が１５００℃以上２５００℃以下であることが好ましい。
【００２４】
なお、窒化金属シリサイドを構成する窒素の濃度は１５原子パーセント以上３０原子パーセント以下であることが好ましい。
【００２５】
なお、窒化金属シリサイドに含まれる結晶領域の体積比率が１０％以上５８％以下であることが好ましい。
【００２６】
本発明の第２の態様による半導体装置の製造方法は、半導体基板の主面の、ｐチャネルＭＯＳＦＥＴの形成予定領域およびｎチャネルＭＯＳＦＥＴの形成予定領域上にゲート絶縁膜を形成する工程と、ｐチャネルＭＯＳＦＥＴ用の部分結晶化した窒化金属シリサイドからなるゲート電極材料膜を、半導体基板の主面に形成する工程と、ｐチャネルＭＯＳＦＥＴの形成予定領域上のゲート電極材料膜のみを被覆する被覆膜を形成する工程と、被覆膜をマスクとしてｎチャネルＭＯＳＦＥＴの形成予定領域上のゲート電極材料膜をパターニングし、ｐチャネルＭＯＳＦＥＴの形成予定領域上のみにゲート電極材料からなる膜を残置する工程と、半導体基板の主面にｎチャネルＭＯＳＦＥＴ用の部分結晶化した窒化金属シリサイドからなるゲート電極材料膜を形成する工程と、被覆膜を除去する工程と、を備えたことを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明の実施形態について、図面を用いて詳細に説明する。ただし本発明は以下の実施形態に限定されるものではなく、種々工夫して実施することができる。
【００２８】
（第１実施形態）
本発明の第１実施形態による半導体装置を図１乃至図１６を参照して説明する。
【００２９】
本実施形態による半導体装置は、ＭＯＳＦＥＴを備え、このＭＯＳＦＥＴのメタルゲートが部分結晶化した膜構造を備えていることが最大の特徴である。本明細書において、「部分結晶化」とは、結晶化された部分と結晶化されていない部分が混在し、結晶化された部分が膜中にほぼ均一に分布している状態を意味する。
【００３０】
この部分結晶化した膜構造を採用することによって、従来のメタルゲート材料が抱えていたジレンマ、すなわち、多結晶は低抵抗であるが特性がばらつく等の課題を有し、非晶質はこれら課題を解決するものの高抵抗であるというジレンマを、一挙に解決するものである。
【００３１】
本実施形態による半導体装置のメタルゲート電極が部分結晶化した膜構造を有するためには、メタルゲート材料として窒素を添加した金属シリサイドを用いることによって実現可能である。
【００３２】
本実施形態による半導体装置のメタルゲート構造の特徴を図１（ａ）に、従来の半導体装置のメタルゲート構造の特徴を図１（ｂ）、（ｃ）に示し、それらの構造に起因する２次的特徴を図２に示す。
【００３３】
図１（ａ）からわかるように、本実施形態のかかるメタルゲートにおいては、窒素が添加された金属シリサイド（シリサイドナイトライド）が部分結晶化した構成となっている。すなわち、金属シリサイドの結晶化された部分（斜線で示す）と結晶化されていない部分が混在していて、結晶化された部分がほぼ均一に分布している。このため、本実施形態においては、メタルゲートの膜厚方向に粒界が連続しておらず、イオンつき抜けの問題が解決されている。さらに部分結晶化した結晶粒のサイズがＦＥＴの寸法に比べて小さいために、ＦＥＴ間の特性ばらつきの問題を解決可能となった。これに対して、図１（ｂ）に示すように、従来の半導体装置のメタルゲートに多結晶を用いた場合は、メタルゲートの膜厚方向に粒界が連続しているため、イオンつき抜けの問題が生じる。なお、図１（ｂ）においては、結晶粒を斜線で示す。さらにメタルゲートに多結晶構造を用いた場合には、ゲートに含まれる結晶粒の数、大きさが異なり、ＦＥＴ間の特性が異なる。また、図１（ｃ）に示すように、従来の半導体装置のゲートに非晶質膜を用いた場合には、非晶質膜は結晶化していないゆえに高抵抗であった。
【００３４】
しかし、本実施形態では結晶化した部分が低抵抗化するために膜全体の比抵抗も低くすることが可能となる。空間的な均一性の高さと言う非晶質膜の良いところを受け継ぎながら、部分的には結晶化した特徴を持たせることで高抵抗化という従来のデメリットを克服したのが本実施形態の要点である。
【００３５】
以下、メタルゲート材料としてハフニウムの例を取り上げ、本実施形態の概念を実験の結果をもとに説明する。
【００３６】
ハフニウムシリサイドに対して濃度を段階的に変えて窒素を添加した時の、シリサイド膜の構造変化を調べたＸ線回折法（以下、ＸＲＤ（Ｘ−Ｒａｙ  Ｄｉｆｆｒａｃｔｏｍｅｔｒｙ）とも云う）の実験結果を図３（ａ）乃至図３（ｅ）に示す。図３（ａ）は窒素量が０ａｔ．％（０原子％）、図３（ｂ）は窒素量が１２ａｔ．％（１２原子％）、図３（ｃ）は窒素量が１７ａｔ．％（１７原子％）、図３（ｄ）は窒素量が２９ａｔ．％（２９原子％）、図３（ｅ）は窒素量が５１ａｔ．％（５１原子％）の場合の実験結果である。なお、窒素量の計測は、ＲＢＳ（Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）を用いて行った。
【００３７】
図３（ａ）乃至図３（ｅ）において、横軸は、回折したＸ線の試料表面から回折角度２θを示し、縦軸はＸ線の結晶回折強度を示す。なお、図３（ａ）乃至図３（ｄ）に示す矢印は、ハフニウムシリサイド（ＨｆＳｉ２）結晶を示している。なお、この実験においてはハフニウムシリサイド薄膜を結晶化させるために９００℃の熱処理工程を行っている。
【００３８】
ハフニウムシリサイド膜の窒素濃度が０ａｔ．％、１２ａｔ．％の場合では、ハフニウムシリサイドの強いピークが観測された（図３（ａ）、（ｂ）参照）。ハフニウムシリサイド膜の窒素濃度が０ａｔ．％の場合、ハフニウムシリサイド膜は１００％結晶化している（図３（ａ）参照）。すなわち、結晶領域の体積比率が１００％であることを意味している。ハフニウムシリサイド膜の窒素濃度が１２ａｔ．％の場合、ハフニウムシリサイド膜は１００％結晶化している（図３（ｂ）参照）。すなわち、結晶領域の体積比率（以下、結晶体積比率ともいう）が１００％であることを意味している。これは、多結晶膜の状態にあるといえる。結晶領域の体積比率は、結晶領域の体積を、結晶領域の体積と非結晶領域の体積との和で割った値であり、この結晶領域の体積比率の測定は、ＸＲＤを用いて行われる。図３（ａ）乃至図３（ｅ）のスペクトルのＸ線の結晶回折強度の最大値が結晶領域の体積比率を表している。
【００３９】
これに対し、窒素濃度が１７ａｔ．％以上に増加した場合（図３（ｃ）参照）、ハフニウムシリサイド膜からの結晶回折強度が減少することが明らかになった。これは、膜の内部に含まれる結晶の体積比率が低下したことを意味し、部分結晶化が起きていることを示唆している。窒素濃度１２ａｔ．％以下の場合（図３（ｂ）参照）、膜は１００％結晶化していたのに対し、窒素濃度１７ａｔ．％では結晶体積比率が３０％（図３（ｃ）参照）、窒素濃度２９ａｔ．％では結晶体積比率が１０％と（図３（ｄ）参照）、窒素濃度の増加とともに膜の結晶体積比率は減少した。
【００４０】
さらに窒素濃度が高く、窒素濃度５１ａｔ．％の場合には（図３（ｅ）参照）、ハフニウムシリサイド膜は９００℃熱処理後も非晶質の状態を保つことが明らかになった。これは、非晶質膜に相当する。
【００４１】
本実施形態の部分結晶化したメタルゲートの構造は、ハフニウムシリサイドに適量の窒素を添加することによってのみ実現可能であることが本実験結果から明らかである。ここで、本実施形態の構造における、窒素による多結晶化抑制、部分結晶化のメカニズムは以下のようである。
【００４２】
通常のハフニウムシリサイドでは、予め膜中に幼核が存在する。熱処理を行うことによりハフニウム原子およびシリコン原子は膜の内部を動き回るため、幼核に次々に各原子が供給され核成長が起き、最終的に大きなハフニウムシリサイドの結晶粒子が形成される。幼核の発生は空間的に複数のポイントで起きるので、複数のハフニウムシリサイド結晶粒子がせめぎ合うように膜中に配置され、多結晶構造が完成する。
【００４３】
これに対し膜中に窒素が添加されると、ハフニウムシリサイド核成長の過程に必要な膜中原子拡散が抑制され、結晶粒の成長が起きにくくなる。結晶成長が、結晶粒同士が接する以前に停止されるような窒素濃度では、膜は多結晶ではなく部分結晶化したシリサイド膜となる。窒素濃度が高すぎると各原子の移動は完全に遮断されてしまうので、幼核の成長が阻害され非晶質状態となる。
【００４４】
窒素の添加により結晶核成長が阻害されることを証明するのが図４の実験結果である。図４は、図３に示すＸＲＤスペクトルの結晶回折ピークの半値幅から、膜内部のシリサイド結晶粒径Ｄｈｋｌを見積り、窒素濃度を横軸に、膜内部のシリサイド結晶粒径Ｄｈｋｌを縦軸に取った図である。部分結晶化の起きない窒素濃度１２ａｔ．％以下では結晶粒径は一定である。これに対し部分結晶化が始まる窒素濃度１７ａｔ．％で粒径は低下し、さらに部分結晶化が進行する窒素濃度２９ａｔ．％では粒径は極端に小さくなる。これらの結果は、窒素の添加によりハフニウムシリサイドの核成長が阻害されており、それが窒素濃度の増加につれて顕著になって行くことを直接的に示している。
【００４５】
窒素添加によるハフニウムシリサイドの微粒子化は、メタルゲート電極の耐酸化性向上、平坦性向上の観点からも利点を有することがわかった。図５（ａ）乃至図５（ｄ）は窒素添加ハフニウムシリサイドを、酸素／窒素雰囲気で９００℃熱処理した時のシリサイド表面のＳＥＭ（Ｓｃａｎｎｉｎｇ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｅ）像である。図５（ａ）は窒素濃度が０ａｔ．％、図５（ｂ）は窒素濃度が１２ａｔ．％、図５（ｃ）は窒素濃度が１７ａｔ．％、図５（ｄ）は窒素濃度が２９ａｔ．％の場合のＳＥＭ像である。窒素濃度１２ａｔ．％以下では、９００℃熱処理後の膜表面のラフネスは極めて大きい（図５（ａ）、（ｂ）参照）。この原因は、第１にはシリサイドの結晶成長による表面の凹凸拡大であり、第２にはシリサイドの酸化による表面荒れである。
これに対し窒素濃度１７ａｔ．％以上では、熱処理後のシリサイド表面は極めて平坦であった（図５（ｃ）、（ｄ）参照）。このような平坦性が実現された要因は、第１には結晶粒成長が阻害され微粒子化する効果であり、第２には窒素添加により膜の酸化が阻害されたためである。耐酸化性の向上はＬＳＩ製造プロセスにおけるプロセスの自由度をひろげ、すなわち酸素の管理濃度を高く設定でき、ゲート電極の抵抗値上昇を防ぐのに役立つ。また、表面平坦化は後工程を容易にし、デバイス間の特性ばらつきを少なくする。
【００４６】
本実施形態の部分結晶化したメタルゲートを実現するためには、窒素濃度範囲だけではなく、金属の種類に制約がある。先に説明した通り、部分結晶化膜は窒素による原子拡散の制限が重要な役割を示している。融点の高い材料ではこの原子拡散が本来起こりにくいが、これらの材料に窒素を添加をすると全く原子拡散が起こらなくなる。この結果、高融点金属では窒素添加なしでは多結晶構造となり、窒素を若干でも添加すると非晶質構造となる。図６は高融点金属Ｔａを用いて、ＴａＳｉＮの結晶化挙動を調べたＸＲＤの実験結果を示す図である。３０ａｔ．％の窒素添加により、９００℃熱処理を経ても全く結晶ピークは観察されず、非晶質状態であることがわかった。これに関しては、Ｓ．Ｂ．Ｓａｍａｖｅｄａｍ、ＶＬＳＩ  Ｔｅｃｈ．Ｄｉｇｅｓｔ（２００２）ｐ２４．においても同様の事実が開示されている。
【００４７】
一方、Ｔａと比べ融点の低いＨｆでは、図３に示したような部分結晶化膜が実現されている。また、さらに融点の低い白金を用いた場合のＸＲＤの実験結果を図７に示す。この場合は、図７に示すように部分結晶化した窒化金属シリサイド膜が実現可能であることがわかった。
【００４８】
融点が１５００℃以下の金属のシリサイド材料はＬＳＩ製造工程において構造が破壊され実用できない。融点２５００℃以上の金属のシリサイド材料は窒素添加により非晶質化し、部分結晶化膜を実現できない。従って、本実施形態に係るゲート電極においては、窒化金属シリサイドに用いる金属の融点を１５００℃以上２５００℃以下に限定する。
【００４９】
図３の場合と同様に、窒素添加量が０ａｔ．％、１２ａｔ．％、１７ａｔ．％、２９ａｔ．％、５１ａｔ．％であるときのハフニウムシリサイド膜の９００℃アニール後の抵抗率を調べた結果を図８に示す。部分結晶化した金属シリサイドの窒素濃度が１７ａｔ．％、２９ａｔ．％である場合においては、抵抗率が要求性能である５Ω／□を下回り、要求を満たせる材料であることが判明した。なお、図８から分かるように、抵抗率の要求値である５Ω／□となる窒素濃度は３０ａｔ．％である。
【００５０】
窒素濃度が２９ａｔ．％である場合のように結晶体積比率が１０％であっても抵抗が低い状態に保たれているのは、少なくともこの結晶体積比率の値では膜の電気伝導が結晶化した部分で大きく支配されていることを反映していると考えられる。そして、結晶体積比率が１０％を切ると抵抗値は要求性能を満たせなくなることから、本実施形態のメタルゲートに用いられる窒化金属シリサイド膜の結晶体積比率は１０％以上に制限される。抵抗値の低減という観点からは結晶体積比率の上限は無いが、部分結晶化しイオンつき抜け、デバイス特性ばらつき等の問題を回避する為に必要な窒素濃度の下限である１５ａｔ．％から決まる膜の結晶体積比率の上限は５８％である。
【００５１】
次に、本実施形態の効果が得られるための窒素濃度の範囲が１５ａｔ％〜３０ａｔ．％であることを、図９を参照して説明する。まず、窒素濃度の上限について、窒素濃度が３０ａｔ．％以上ではシート抵抗が要求値を上回ってしまうため（図８参照）、図９に示した通り、本実施形態においては、メタルゲートの窒化金属シリサイドの窒素濃度は３０ａｔ．％以下に制限されなければならない。一方、窒素濃度の下限について、図３のＸＲＤ実験結果で説明したとおり、窒素濃度が１２ａｔ．％では部分結晶化の膜は実現されず、窒素濃度１７ａｔ．％では部分結晶化膜が実現された。厳密に窒素濃度を変化させた実験から、部分結晶化膜が実現できるのは窒素濃度１５ａｔ．％以上の場合に限られることがわかった。したがって、図９に示した通り、本実施形態においては、メタルゲートの窒化金属シリサイドの窒素濃度は１５ａｔ．％以上に制限されなければならない。
【００５２】
従って、本実施形態の効果が得られる窒素濃度の範囲は、１５ａｔ．％〜３０ａｔ．％となる。この範囲での窒化金属シリサイド膜の結晶体積比率は、図１０から分かるように、１０％〜５８％の範囲が好ましい。なお、図１０は、図３に示す金属シリサイド膜に含まれる窒素濃度が０ａｔ．％、１２ａｔ．％、１７ａｔ．％、２９ａｔ．％、５１ａｔ．％であるときのそれぞれの結晶体積比率１００％、１００％、３０％、１０％、０％をプロットした図である。
【００５３】
再び図８に戻る。図８に示すように、窒素濃度が５０％原子以上になると抵抗は２桁以上の急激増加を示す。これは先に説明した通り膜構造が非晶質化することに起因しているとおもわれるが、その他の要因を検討する目的で、その原子結合的な変化をＸＰＳ（Ｘｒａｙ  Ｐｈｏｔｏｅｌｅｃｔｒｏｎ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いて調べた実験結果を図１１に示す。この実験結果は、９００℃熱処理を施した後の窒化ハフニウムシリサイド（ＨｆＳｉＮ）の原子結合状態である。窒素濃度が５１ａｔ．％の場合には、膜内部にはハフニウムナイトライドの結合状態しか存在しないことが明らかになった。ただし本実験ではＨｆＳｉＮ表面が若干酸化されている為に、図１１においてはハフニウムナイトライドにハフニウムオキサイドが重畳したブロードなピークが示されている。これに対し、窒素濃度が２９ａｔ．％の場合には、ハフニウムナイトライドに加えて、図中に矢印で示したようなハフニウムシリサイドの結合状態が観測された。窒素濃度が５１ａｔ．％で急激なシート抵抗値の増大が起きた理由は、膜内部にハフニウムシリサイドの結合が含まれていないことに起因すると判明した。
【００５４】
また、図１１には窒素濃度が１２ａｔ．％である場合のＨｆＳｉＮの結合状態も示している。窒素濃度が１２ａｔ．％である場合もハフニウムシリサイドのピークが確認され、低Ｎ濃度ＨｆＳｉＮのシート抵抗の低さはこの結合によりもたらされていることが示唆される。一方、窒素濃度が１２ａｔ．％のＨｆＳｉＮ膜からは、ハフニウムナイトライドのピークは全く観測されず、表面酸化によるハフニウムオキサイドのピークのみが観測された。この組成においては、窒素が優先的にシリコンに結合し、ハフニウムナイトライドが形成されなかったと考えられる。ハフニウムナイトライドはハフニウムシリサイドよりも酸化されにくいと考えられるため、窒素濃度が１２ａｔ．％のＨｆＳｉＮ膜の耐酸化性が劣化したのは、充分な量のハフニウムナイトライドが形成されないためと考えられる。
【００５５】
本実施形態による半導体装置のメタルゲートに用いられる窒化金属シリサイドは、ＣＭＯＳデバイスのゲート電極として用いるのに有効である。メタルゲートを使ったＣＭＯＳデバイスでは、図１２に示すように、ｎチャネルＭＯＳＦＥＴに対しては仕事関数がｎ＋ポリシリコンと同等の電極材料、一方ｐチャネルＭＯＳＦＥＴにたいしては仕事関数がｐ＋ポリシリコンと同等の電極材料を用いないと、しきい値電圧を有効な範囲に制御することが出来なくなる。本実施形態では、ｎチャネルＭＯＳＦＥＴ用のゲート電極としてはＴｉ，Ｚｒ、Ｈｆを使った窒化金属シリサイド、ｐチャネルＭＯＳＦＥＴ用のゲート電極としてはＰｔ，Ｐｄ，Ｉｒを使った窒化金属シリサイドを利用することにより、従来のポリシリコンゲート電極と同等の性能を達成することが可能となる。これは、図１３に示すように、各種金属シリサイドがそれぞれｎ＋ポリシリコン、ｐ＋ポリシリコンの仕事関数に近い値を示すためである。
【００５６】
金属シリサイドを窒化した時、仕事関数は大きく変化しないことがわかっており、図１３はそのまま窒化金属シリサイドにも当てはまると考えて良い。その証拠を図１４および図１５を参照して説明する。図１４は窒化ハフニウムシリサイドのフェルミレベルからの放出光電子の束縛エネルギーを説明する模式図であり、図１５（ａ）、（ｂ）は、上記束縛エネルギーが、窒化ハフニウムシリサイド膜中の窒素濃度に対して変化するか否かをＸＰＳを用いて調べた実験結果を示す図であり、図１５（ａ）は窒素濃度Ｎが０ａｔ．％の場合、図１５（ｂ）は窒素濃度Ｎが２９ａｔ．％の場合を示している。
【００５７】
図１４に示すように金属の仕事関数φｍはフェルミレベルＥｆのエネルギーで決まっているため、この実験で異なる試料の仕事関数の相対的変化を見積ることが可能である。図１５（ａ）、（ｂ）にも示したように、ハフニウムシリサイド（ＨｆＳｉ）と窒化金属シリサイド（窒素濃度２９ａｔ．％）のフェルミレベル電子の束縛エネルギーはそれぞれ−１．５１ｅＶ、−１．６３ｅＶであった。この実験結果から有意な相対差は無いことが判明した。すなわち窒化金属シリサイドは金属シリサイドと同等の仕事関数を示すと言える。
【００５８】
図１６に本実施形態による半導体装置のメタルゲートに用いられる窒素添加金属シリサイドについて、ハフニウムを使った場合のゲート電極性能の窒素濃度依存性をまとめた。この図１６と、上述の説明から分かるように、本実施形態の部分結晶化したメタルゲートが従来の構造より優れていてその効果を発揮出来るのは、１５ａｔ．％以上３０ａｔ．％以下の組成範囲である。
【００５９】
以上説明したように、本実施形態によれば、低抵抗でかつデバイス特性がばらつかない半導体装置を得ることができる。
【００６０】
（第２実施形態）
次に、本発明の第２実施形態による半導体装置の製造方法を図１７乃至図２９を参照して説明する。この実施形態による製造方法によって製造される半導体装置は、ＣＭＯＳデバイスであって、ｎチャネルＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴのゲート電極に第１実施形態で説明したメタルゲートを用いた構成となっている。
【００６１】
図１７は、本実施形態の製造方法によって製造されるＣＭＯＳデバイスの構成を示す断面図である。このＣＭＯＳデバイスは、ｐチャネルＭＯＳＦＥＴ１及びｎチャネルＭＯＳＦＥＴ２が同一基板上に形成されている。図１７に示すように、ｐチャネルＭＯＳＦＥＴ１とｎチャネルＭＯＳＦＥＴ２はシリコン基板４上に、シャロートレンチ構造の素子分離６によって互いに分離された状態で作りこまれている。
【００６２】
ｐチャネルＭＯＳＦＥＴ１が形成されている領域のシリコン基板４上にはＮシリコンウェル３が形成されている。またｎチャネルＭＯＳＦＥＴ２のシリコン基板４上にはＰシリコンウェル５が形成されている。
【００６３】
ｐチャネルＭＯＳＦＥＴ１は、Ｎシリコンウェル３上に形成されたゲート絶縁膜７と、ｐチャネル用窒化金属シリサイドゲート電極８からなる積層構造（ＭＩＳ構造）を具備している。ここで、ｐチャネル用窒化金属シリサイドゲート電極８は、Ｐｔ，Ｐｄ，Ｉｒのいずれかの金属を用いて形成される。この積層構造の側壁には、ゲート側壁１５が形成されている。
Ｎシリコンウェル３中のゲート絶縁膜７を挟む位置には高濃度に不純物を添加した深いｐ＋不純物拡散層１３と浅いｐ＋不純物拡散層１４が形成されており、これらによってソース及びドレインの役割を果たす。深いｐ＋不純物拡散層１３上には、サリサイド１１が形成されている。
【００６４】
一方、ｎチャネルＭＯＳＦＥＴ２が形成されている領域のシリコン基板４上にはＰシリコンウェル５が形成されている。ｎチャネルＭＯＳＦＥＴ２は、Ｐシリコンウェル５上に形成されたゲート絶縁膜７と、ｎチャネル用窒化金属シリサイドゲート電極１２とを具備している。ここで、ｎチャネル用窒化金属シリサイドゲート電極１２は、Ｔｉ、Ｚｒ，Ｈｆのいずれかの金属を用いて形成される。積層構造の側壁には、ゲート側壁１５が形成されている。
【００６５】
Ｐシリコンウェル５中のゲート絶縁膜７を挟む位置には高濃度に不純物を添加した深いｎ＋不純物拡散層１６と浅いｎ＋不純物拡散層１７が形成されており、これらによってソース及びドレインの役割を果たす。深いｎ＋不純物拡散層１６上には、サリサイド１１が形成されている。
【００６６】
次に、図１８乃至図２７を参照して、図１７に示すＣＭＯＳデバイスの製造方法を説明する。
【００６７】
先ず、図１８に示すように、シリコン基板４上に、シャロートレンチ構造の素子分離６を形成する。続いて、Ｎシリコンウェル３及びＰシリコンウェル５を形成した後、ゲート絶縁膜７を形成する。ゲート絶縁膜７としては酸化シリコン（ＳｉＯ２）膜、シリコン酸窒化（ＳｉＯＮ）膜、その他金属酸化膜、金属シリケート膜などが使用できる。また、金属酸化膜の場合、ジルコニウム、ハフニウム、チタン、タンタル、アルミニウム、イットリウム、ランタン、セリウム或いはその他の希土類元素のいずれかから選ばれる少なくとも一つの金属の酸化膜を用いることができる。成膜方法としては、段差被覆性が高くＳｉ層に対する損傷が導入されにくいＣＶＤ法を用いることが好ましいが、スパッタ法、ＭＢＥ法などを用いても本発明の効果が変わることは無い。
【００６８】
次に、図１９に示すように、ゲート絶縁膜７上にｐチャネル用窒化金属シリサイドゲート電極８をデバイス全面に堆積する。ここでは一例として、ＰｔＳｉＮを１００ｎｍ堆積した。ＰｔＳｉＮの成膜は、例えばＰｔとＳｉのターゲットからの同時スパッタによって行われる。スパッタ時にＡｒ／Ｎ２混合ガスを用い、例えばＡｒ／Ｎ２のガス流量比を９：１程度に設定することで、ＰｔＳｉＮ中の窒素濃度を２０％程度に設定することが可能となる。本実施形態では、Ａｒ流量を８９ｓｃｃｍ、Ｎ２流量を９ｓｃｃｍとし、ＰｔとＳｉのスパッタ電力をそれぞれ１００Ｗ、２５０Ｗとすることで、ＰｔとＳｉの比率がほぼ１：１、窒素濃度は２０原子％のＰｔＳｉＮ膜を堆積した。スパッタ電力の調整によりＰｔ：Ｓｉ比は調節可能だが、本実施形態においては、Ｐｔ：Ｓｉ比は１：１〜３：５程度であることが望ましい。これは、ＰｔＳｉＮ中のＰｔシリサイドの組成がＰｔＳｉあるいはＰｔ２Ｓｉとなり、より抵抗を低く出来る条件である。本発明に用いることが可能な、ｐチャネル用窒化金属シリサイド材料であるＰｔ、Ｐｄ、Ｉｒは周期率表の貴金属元素に分類され、化学的にほぼ同一の物性を持つため、Ｐｄ、Ｉｒについても上で説明したとの同様の製造法による製造が可能である。
【００６９】
次に、図２０に示すように、ｐチャネルＭＯＳＦＥＴ１上のみを被覆するマスク層１９を形成する。本実施形態では、Ｓｉ３Ｎ４層１９をマスク層とした。このマスク層１９の形成は、まず図１９に示す構造の全面にＣＶＤ法などによりＳｉ３Ｎ４層１９を堆積した後、通常のリソグラフィー技術によってｐチャネルＭＯＳＦＥＴの上部にレジストマスク（図示せず）を形成し、熱リン酸溶液によってＳｉ３Ｎ４層１９のマスクされていない部分を除去して図２０に示す構造を得る。
【００７０】
次に、Ｓｉ３Ｎ４からなるマスク１９で覆われていないＰｔＳｉＮからなる膜８を除去する。この工程では、まずＰｔＳｉＮからなる膜８の最表面に形成されたシリコン酸化膜をフッ酸水溶液で除去した後、王水処理によってＰｔＳｉＮからなる膜８を除去することにより、図２１に示す構造を得る。この際、ｎチャネルＭＯＳＦＥＴ２の部分に堆積されたゲート絶縁膜７はエッチングされない。
【００７１】
次に、図２２に示すように、全面にｎチャネル用窒化金属シリサイドゲート電極１２を堆積する。ここでは一例として、ＨｆＳｉＮを１００ｎｍ堆積した。例えばＨｆＳｉＮの成膜は、ＨｆとＳｉのターゲットからの同時スパッタによって行われる。スパッタ時にＡｒ／Ｎ２混合ガスを用い、例えばＡｒ／Ｎ２のガス流量比を２０：１程度に設定することで、ＨｆＳｉＮ中の窒素濃度を２０％程度に設定することが可能となる。本実施形態では、Ａｒ流量を８０ｓｃｃｍ、Ｎ２流量を４ｓｃｃｍとし、ＨｆとＳｉのスパッタ電力をそれぞれ１００Ｗ、１００Ｗとすることで、ＨｆとＳｉの比率がほぼ１：１、窒素濃度は２０原子％のＨｆＳｉＮ膜を堆積した。スパッタ電力の調整によりＨｆ：Ｓｉ比は調節可能だが、Ｈｆ：Ｓｉ比は１：１〜１：３程度であることが望ましい。これは、ＨｆＳｉＮ中のＨｆシリサイドの組成がＨｆＳｉあるいはＨｆＳｉ２となり、より抵抗を低く出来る条件である。本発明のｎチャネル用窒化金属シリサイド材料であるＴｉ、Ｚｒ、Ｈｆは周期率表上の同族元素であり化学的にほぼ同一の物性を持つため、Ｔｉ，Ｚｒについても上で説明したのと同様の製造法による製造が可能である。
【００７２】
次に、Ｓｉ３Ｎ４層１９を除去し、図２３に示す構造を得る。Ｓｉ３Ｎ４層１９の除去は、熱リン酸溶液によって行われる。Ｓｉ３Ｎ４層１９上部に堆積されたＨｆＳｉＮ層１２は、Ｓｉ３Ｎ４層１９除去の工程でリフトオフにより除去される。Ｓｉ３Ｎ４上のＨｆＳｉＮ層１２が確実にリフトオフされるためには、Ｓｉ３Ｎ４層１９の厚さはＨｆＳｉＮ層１２の３倍以上であることが好ましく、本実施形態の場合にはＳｉ３Ｎ４層１９の厚みは３００ｎｍとした。
【００７３】
次に、図２４に示すようにゲート電極部の形状加工を、通常のフォトリソグラフィー技術とエッチング技術により行う。ここで、ゲート電極とゲート絶縁膜の加工は、Ａｒイオンミリングのような物理的エッチング技術を使うことが好ましい。なぜならば、この工程では互いに異なる材料であるｐチャネル用窒化金属シリサイドゲート電極８とｎチャネル用窒化金属シリサイドゲート電極１２を同時加工するため、化学的エッチング機構が関与するとエッチングレートの差が生じ、ｐチャネルＭＯＳＦＥＴとｎチャネルＭＯＳＦＥＴの加工形状が変わってしまうためである。
【００７４】
次に、イオン注入を既存の方法によって行い、図２５に示すように、浅いｐ＋不純物拡散層１４と浅いｎ＋不純物拡散層１７を形成する。この工程におけるイオン注入のマスクはゲート電極であるが、本実施形態のゲート電極８、１２は部分的に結晶化した構造なので、加速されたイオンがゲート電極８、１２の下部のＳｉチャネル領域まで達することが無いことを確認している。もちろん、ｐチャネルＭＯＳＦＥＴのためのイオン注入の際にはｎチャネルＭＯＳＦＥＴ領域はレジストで保護されており、ｎチャネルＭＯＳＦＥＴのためのイオン注入の際にはｐチャネルＭＯＳＦＥＴ領域はレジストで保護されている。
【００７５】
次に、図２６に示すように、公知の方法によってゲート側壁１５を形成する。続いて、イオン注入を行った後、９００℃の活性化熱処理を行うことにより、深いｐ＋不純物拡散層１３と深いｎ＋不純物拡散層１６とを形成する。この熱処理は、１０−３Ｔｏｒｒ以上の酸素分圧をもつ大気圧窒素中で行われる。この工程により、各窒素添加金属シリサイドの表面は１ｎｍ程度酸化され表面はＳｉＯＮ層で被覆される（図には示していない）。この工程において、ｐチャネルＭＯＳＦＥＴのためのイオン注入の際にはｎチャネルＭＯＳＦＥＴ領域はレジストで保護されており、ｎチャネルＭＯＳＦＥＴのためのイオン注入の際にはｐチャネルＭＯＳＦＥＴ領域はレジストで保護されている。
【００７６】
次に、図２７に示すように、通常の方法により、ｐ＋不純物拡散層１３およびｎ＋不純物拡散層１６上にサリサイド１１を形成する。本実施形態では、Ｃｏ／Ｔｉ／ＴｉＮ堆積に引き続き、既存の熱処理工程によってＣｏシリサイドを形成、Ｔｉ／ＴｉＮをＨ２ＳＯ４＋Ｈ２Ｏ２の混酸溶液によって除去した。ｐチャネル用窒化金属シリサイドゲート電極８とｎチャネル用窒化金属シリサイドゲート電極１２の表面は前工程においてごく薄いＳｉＯＮで覆われているため、Ｔｉ／ＴｉＮ剥離のためのＨ２ＳＯ４＋Ｈ２Ｏ２の混酸溶液には侵食されない。９００℃の有酸素熱処理において、通常のシリサイド材料であれば全て酸化されてしまうが、本実施形態の窒素添加金属シリサイドでは膜表面のごく一部が酸化されるにすぎない。これは、ＳｉＯＮ層で酸素の拡散が制限されある一定以上の酸化が抑止されるためである。この後、通常のデバイス平坦化の工程を経て図１７のＣＭＯＳＦＥＴ構造が実現される。
【００７７】
このように製作された本実施形態のＣＭＯＳデバイスにおいて、ゲート電極部分に窒素が含有されていることを以下のようにして確認した。図１７に示したようなＣＭＯＳデバイスの断面をＦＩＢ（Ｆｏｃｕｓｅｄ  Ｉｏｎ  Ｂｅａｍ）法による試料加工で露出させ、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏｎ  Ｍｉｃｒｏｓｃｏｐｙ）装置を利用した組成分析法ＥＥＬＳ（Ｅｌｅｃｔｒｏｎ  Ｅｎｅｒｇｙ  Ｌｏｓｓ  Ｓｐｅｃｔｒｏｓｃｏｐｙ）によってゲート電極部分の組成分析を行った。ＥＥＬＳを利用したのは、この手法が窒素などの軽元素の分析に最適なためである。図２８に示すように、ＰｔＳｉＮからなるｐチャネル用ゲート電極８中には１５ａｔ．％の窒素が含有されていた。また、図２９に示すように、ＨｆＳｉＮからなるｎチャネル用ゲート電極１２中には２５ａｔ．％の窒素が含有されていることがわかった。図２８、図２９中には酸素の信号も検知されているが、これはＥＥＬＳ用の試料作成の際にゲート電極断面の最表面部が酸化されたことによるもので、ゲート電極内部には酸素は含有されていない。
【００７８】
以上説明したように、本実施形態によれば、低抵抗でかつデバイス特性がばらつかない半導体装置を製造することができる。
【００７９】
【発明の効果】
以上述べたように、本発明によれば、低抵抗でかつデバイス特性がばらつかない半導体装置を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態による半導体装置と従来の半導体装置のメタルゲート電極構造の違いを示す断面模式図。
【図２】本発明の第１実施形態による半導体装置と従来の半導体装置のメタルゲート電極の構造に起因した諸特性の違いを示す図。
【図３】窒化金属シリサイドの結晶体積比率と窒素濃度の関係を調べたＸＲＤスペクトルを示す図。
【図４】窒化金属シリサイド粒径の窒素濃度依存性を示す図。
【図５】窒化金属シリサイドの表面平坦性における窒素濃度の影響を調べたＳＥＭ写真。
【図６】ＴａＳｉＮの結晶化挙動を調べたＸＲＤスペクトルを示す図。
【図７】本発明の第１実施形態による半導体装置に用いられる窒化金属シリサイドの熱処理後の構造を調べたＸＲＤスペクトルを示す図。
【図８】本発明の第１実施形態による半導体装置のゲート電極に用いられる窒化金属シリサイドのシート抵抗の窒素濃度依存性を示す図。
【図９】本発明の第１実施形態による半導体装置が所望の効果が得られるゲート電極中の窒素濃度の範囲を示す図。
【図１０】本発明の第１実施形態による半導体装置のゲート電極に用いられる窒化金属シリサイド結晶体積比率の窒素濃度依存性を示す図。
【図１１】本発明の第１実施形態による半導体装置のゲート電極に用いられる窒化金属シリサイドの熱処理後の原子結合状態を調べたＸＰＳスペクトルを示す図。
【図１２】本発明の第１実施形態によるＣＭＯＳＦＥＴ用の電極材料の満たすべき仕事関数とそれに適した材料を示す模式図。
【図１３】本発明の第１実施形態による半導体装置に用いられる窒化金属シリサイドの材料と、金属シリサイドの仕事関数を示す図。
【図１４】窒化ハフニウムシリサイドのフェルミレベルからの放出光電子を示す模式図。
【図１５】本発明の第１実施形態による半導体装置に用いられる窒化金属シリサイドの仕事関数の窒素添加による変化を調べたＸＰＳスペクトルを示す図。
【図１６】本発明の第１実施形態による半導体装置に用いられる窒化金属シリサイドのゲート電極性能とその窒素濃度依存性を示す図。
【図１７】本発明の第２実施形態によって製造されるＣＭＯＳデバイスを示す断面図。
【図１８】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図１９】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２０】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２１】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２２】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２３】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２４】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２５】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２６】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２７】本発明の第２実施形態によって製造されるＣＭＯＳデバイスの製造工程を示す断面図。
【図２８】本発明の第２実施形態によって製造されるｐチャネルＭＯＳＦＥＴのゲート電極の窒素含有量をＥＥＬＳ分析法によって分析した結果を示す図。
【図２９】本発明の第２実施形態によって製造されるｎチャネルＭＯＳＦＥＴのゲート電極の窒素含有量をＥＥＬＳ分析法によって分析した結果を示す図。
【符号の説明】
１  ｐチャネルＭＯＳＦＥＴ
２  ｎチャネルＭＯＳＦＥＴ
３  Ｎシリコンウェル
４  シリコン基板
５  Ｐシリコンウェル
６  シャロートレンチ構造の素子分離
７  ゲート絶縁膜
８  ｐチャネル用窒化金属シリサイドゲート電極
１１  サリサイド
１２  ｎチャネル用窒化金属シリサイドゲート電極
１３  深いｐ＋不純物拡散層
１４  浅いｐ＋不純物拡散層
１５  ゲート側壁
１６  深いｎ＋不純物拡散層
１７  浅いｎ＋不純物拡散層
１９  Ｓｉ３Ｎ４層
【図１】
2005005603.tif 000003
【図２】
2005005603.tif 000004
【図３】
2005005603.tif 000005
【図４】
2005005603.tif 000006
【図５】
2005005603.tif 000007
【図６】
2005005603.tif 000008
【図７】
2005005603.tif 000009
【図８】
2005005603.tif 000010
【図９】
2005005603.tif 000011
【図１０】
2005005603.tif 000012
【図１１】
2005005603.tif 000013
【図１２】
2005005603.tif 000014
【図１３】
2005005603.tif 000015
【図１４】
2005005603.tif 000016
【図１５】
2005005603.tif 000017
【図１６】
2005005603.tif 000018
【図１７】
2005005603.tif 000019
【図１８】
2005005603.tif 000020
【図１９】
2005005603.tif 000021
【図２０】
2005005603.tif 000022
【図２１】
2005005603.tif 000023
【図２２】
2005005603.tif 000024
【図２３】
2005005603.tif 000025
【図２４】
2005005603.tif 000026
【図２５】
2005005603.tif 000027
【図２６】
2005005603.tif 000028
【図２７】
2005005603.tif 000029
【図２８】
2005005603.tif 000030
【図２９】
2005005603.tif 000031