(57)【要約】【課題】  低消費電流で高速応答性を有し、低出力容量で安定に動作可能なＶ／Ｒの提供。【解決手段】  電源と接地の間に接続された基準電圧回路と、外部負荷に供給される出力電圧を分圧するブリーダ抵抗で構成される分圧回路と、前記基準電圧回路の出力と前記分圧回路の出力を比較し、第１の信号を出力する差動増幅器とを有する。さらに、前記差動増幅器の出力が次段のソース接地されたＭＯＳトランジスタと、前記ＭＯＳトランジスタと接地の間に接続された定電流回路と、前記ＭＯＳトランジスタのドレインから出力された第２の信号が位相補償用の並列に接続された抵抗と容量を介し、次段のゲート電極に接続され、前記電源と前記分圧回路の間に接続された出力トランジスタとを有する。【選択図】    図１
2005215897.tif 000002
【特許請求の範囲】
【請求項１】
電源と接地の間に接続された基準電圧回路と、
外部負荷に供給される出力電圧を分圧するブリーダ抵抗で構成される分圧回路と、
前記基準電圧回路の出力と前記分圧回路の出力を比較し第１の信号を出力する差動増幅器と、
前記差動増幅器の出力がゲートに接続されソースが接地されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのドレインと接地の間に接続された定電流回路と、
前記ＭＯＳトランジスタのドレインから出力された第２の信号が入力する位相補償用に接続された抵抗と、
前記抵抗の出力がゲート電極に接続され前記電源と前記分圧回路の間に接続された出力トランジスタと、
を有することを特徴とするボルテージレギュレータ。
【請求項２】
電源と接地の間に接続された基準電圧回路と、
外部負荷に供給される出力電圧を分圧するブリーダ抵抗で構成される分圧回路と、
前記基準電圧回路の出力と前記分圧回路の出力を比較し第１の信号を出力する差動増幅器と、
前記差動増幅器の出力がゲートに接続されソースが接地されたＭＯＳトランジスタと、
前記ＭＯＳトランジスタのドレインと接地の間に接続された定電流回路と、
前記ＭＯＳトランジスタのドレインから出力された第２の信号が入力する位相補償用に並列接続された抵抗と容量と、
前記並列接続された抵抗と容量の出力がゲート電極に接続され前記電源と前記分圧回路の間に接続された出力トランジスタと、
を有することを特徴とするボルテージレギュレータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ボルテージレギュレータ（以下Ｖ／Ｒと記載する）に関し、特にその応答性の向上と安定動作に関する。
【背景技術】
【０００２】
図４は、従来のＶ／Ｒの回路図である（例えば特開平４−１９５６１３）。
【０００３】
基準電圧回路１０の基準電圧と、Ｖ／Ｒの出力電圧Ｖｏｕｔを分圧するブリーダ抵抗１１、１２の接続点の電圧Ｖａとの差電圧を増幅する差動増幅器２０と出力トランジスタ１４からなる。
【０００４】
差動増幅器２０の出力電圧をＶｅｒｒ、基準電圧回路１０の出力電圧をＶｒｅｆとし、Ｖｒｅｆ＞ＶａならばＶｅｒｒは低くなり、逆にＶｒｅｆ≦ＶａならばＶｅｒｒは高くなる。Ｖｅｒｒが低くなると、出力トランジスタ１４であるＰ−ｃｈ  ＭＯＳトランジスタのゲート・ソース間電圧が大きくなり、ＯＮ抵抗が小さくなり、出力電圧Ｖｏｕｔを上昇させるように働く。逆にＶｅｒｒが高くなると、出力トランジスタ１４のＯＮ抵抗を高くして、出力電圧を低くするように働く。従って、出力電圧Voutを一定値に保つことが出来る。
【０００５】
従来のＶ／Ｒの場合、差動増幅器２０は電圧１段増幅回路であり、出力トランジスタ１４と負荷抵抗２５で構成される電圧増幅段の２段電圧増幅の構成となっている。位相補償用コンデンサ２２は差動増幅器２０の出力と出力トランジスタ１４のドレインとの間に接続され、ミラー効果によって差動増幅器２０の周波数帯域を狭めることで、Ｖ／Ｒの発振を防いでいる。従って、Ｖ／Ｒ全体の周波数帯域が狭くなり、Ｖ／Ｒの応答性が悪くなる。
【０００６】
一般に、Ｖ／Ｒの応答性を上げるには、Ｖ／Ｒ全体の周波数帯域を広くする必要がある。しかし、Ｖ／Ｒ全体の周波数帯域を広くするには、電圧増幅回路の消費電流を増やす必要があり、特に携帯機器等においてバッテリーでＶ／Ｒを使用する場合は、その動作時間が短くなる。
【０００７】
また、電圧３段増幅とすることで、比較的少ない消費電流でもＶ／Ｒの周波数帯域を広くすることは可能であるが、位相が簡単に１８０度以上遅れるため、Ｖ／Ｒの動作が不安定となり発振する可能性もある。従って、電圧３段増幅の場合、負荷のコンデンサＥＳＲ（等価直列抵抗）によるゼロ点の周波数を下げるには、セラミック容量の容量値を大きくする必要がある。
【特許文献１】特開平４−１９５６１３号公報（第3頁、図１）
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来のＶ／Ｒでは、発振に対する安定性を確保するため、周波数帯域を狭くせざるを得ないため応答性が悪くなるという問題があった。また、応答性を上げると、消費電流が増加するか、もしくは安定性が悪くなるためＶ／Ｒの出力に大きな容量が必要とされた。
【０００９】
そこで、この発明の目的は従来のこのような問題点を解決するために、少ない消費電流で応答性を良くし、小さい出力容量でも安定動作するＶ／Ｒを得ることを目的としている。
【課題を解決するための手段】
【００１０】
本発明のボルテージレギュレータは以上のような課題を解決するために、電源と接地の間に接続された基準電圧回路と、外部負荷に供給される出力電圧を分圧するブリーダ抵抗で構成される分圧回路と、基準電圧回路の出力と分圧回路の出力を比較し第１の信号を出力する差動増幅器と、差動増幅器の出力がゲートに接続されソースが接地されたＭＯＳトランジスタと、ＭＯＳトランジスタのドレインと接地の間に接続された定電流回路と、ＭＯＳトランジスタのドレインから出力された第２の信号が入力する並列に接続された抵抗と容量と、その出力がゲート電極に接続され前記電源と前記分圧回路の間に接続された出力トランジスタとを有するＶ／Ｒとした。
【００１１】
更に並列接続された抵抗と容量は、抵抗の値が１ｋオーム以上であり、容量の値が１ｐＦ以上であることとした。
【発明の効果】
【００１２】
以上のような本発明のＶ／Ｒは、３段増幅回路構成をとっているが、並列接続された抵抗と容量により差動増幅器の位相補償をすることにより、低消費で高速応答を実現し、かつ低出力容量で安定に動作させることができるという効果がある。
【発明を実施するための最良の形態】
【００１３】
Ｖ／Ｒの差動増幅器２０を電圧２段増幅とし、差動増幅器２０の出力を抵抗と容量を介して出力トランジスタに接続することで、抵抗と出力トランジスタの寄生容量で形成するゼロ点を中帯域に発生させることで、応答性が良く、かつ少ない出力容量でも安定動作させている。
【実施例１】
【００１４】
図１は、本発明の第１の実施例を示すＶ／Ｒの回路図である。第１の実施例のＶ／Ｒは、基準電圧回路１０、ブリーダ抵抗１１及び１２、差動増幅器２０、ＭＯＳトランジスタ２３、並列接続された抵抗２１と容量２２、出力トランジスタ１４、負荷抵抗25から成る。
【００１５】
差動増幅器２０は電圧１段増幅回路であり、その出力はソース接地増幅回路を形成するＭＯＳトランジスタ２３と、出力トランジスタ１４と負荷２５からなるソース接地回路で増幅されるため、Ｖ／Ｒとしては３段増幅回路となる。３段増幅とすることで、低消費電流でもＧＢ積を大きくすることが可能となり、Ｖ／Ｒの応答性を高くすることが出来る。しかしながら、３段電圧増幅回路では位相が容易に１８０度以上遅れ発振しやすくなる。
【００１６】
そこで、発振を防止するため、抵抗２１と容量２２によるゼロ点で位相をもどしている。図２に、本発明のＶ／ＲのＭＯＳトランジスタ２３から形成されているソース接地回路の電圧ゲインの周波数特性の例を示す。横軸に周波数の対数、縦軸に電圧ゲインのデジベルをとっている。最も低い周波数に最初のポールが存在する。これ以後、１ｓｔポールとよび、その周波数をＦｐ１とする。周波数Ｆｐ１より電圧ゲインは−６ｄＢ／ｏｃｔで減衰するとともに、位相は９０度遅れ始める。周波数Ｆｐ１から周波数を上げたところに最初のゼロ点が存在する。これ以降、１ｓｔゼロ点とよび、その周波数をＦｚ１とする。周波数Ｆｚ１より電圧ゲインは周波数に対し、ゼロ点によって位相は９０度進むため位相は遅れ再びゼロとなる。さらに、周波数Ｆｐ２より、電圧ゲインは周波数に対して−６ｄＢ／ｏｃｔで減衰し位相は９０度遅れはじめる。
【００１７】
図２では、各周波数の関係において、（１）式が成立する。
Ｆｐ１＞Ｆｚ１＞Ｆｐ２  ・・・（１）
すなわち、位相が遅れる周波数はＦｐ２からとなる。従って、位相が遅れる周波数を高域にもっていくことができるため位相補償ができることとなる。そのため、Ｖ／Ｒ全体の安定性を高めることが可能となる。
【００１８】
図１の差動増幅器２０の出力容量と出力抵抗で決められる周波数にポールが存在する。その周波数をＦｐ１ｓｔとする。また、図１の出力トランジスタ１４と負荷２５からなるソース接地回路は、負荷２５の抵抗と容量で決められる周波数にポールが存在する。その周波数をＦｐ３ｒｄとする。ともに、ＦＰ１ｓｔとＦｐ３ｒｄにおいて電圧ゲインは周波数に対して−６ｄＢ／ｏｃｔで減衰し始め位相は、９０度遅れ始めることとなる。ポールが２つ存在するので位相は合わせて１８０度遅れることとなるが、Ｆｐ１ｓｔが、Ｆｐ２より高い周波数にあれば、Ｆｐ２までに、ポールが２つ存在し、ゼロ点が１つ存在し、ゲインはＦｐ２付近の周波数でＶ／Ｒ全体のゲインが０となれば、必ず位相余裕が発生し、Ｖ／Ｒは発振することなく安定動作させることが可能となる。
【００１９】
また、ここでＦｚ１は、抵抗２１と出力トランジスタ１４の寄生容量で決められる。仮に出力トランジスタ１４のゲート−ドレイン間に位相補償用の抵抗と容量を入れることによって位相補償をおこなおうとする。Ｖ／Ｒの場合、出力トランジスタ１４は通常のトランジスタを比較した場合に大きく、そのため寄生容量も大きな値となる。そのため、出力トランジスタのゲート−ドレイン間に容量をいれ位相補償をおこなおうとしても、寄生容量より大きな値が必要となってくるため数十ｐＦの容量が必要となる。
【００２０】
しかしながら、本発明ではゲートに直列に抵抗を挿入することで出力トランジスタの寄生容量を利用し位相補償を形成することができる。そのため、本発明は、従来の位相補償と比較した場合、新たに大きな容量を付加することなく位相補償ができることとなる。従って、Ｖ／Ｒ全体を小面積で構成することができコスト削減となる。また、寄生容量が数十ｐＦであることから、位相補償用抵抗１ｋオーム以上であれば、数ＭＨｚ以下においてゼロ点をいれることができる。
【実施例２】
【００２１】
図３は、本発明の第２の実施例を示すＶ／Ｒの回路図である。基準電圧回路１０、ブリーダ抵抗１１、１２出力トランジスタ１４及び負荷抵抗２５は従来と同様である。第１の実施例との違いは、２段目の電圧増幅段がないことである。図３のようなＶ／Ｒに関しても位相補償用の抵抗を挿入することで、第１の実施例と同様の効果を得ることができる。従来の２段電圧増幅の位相補償であれば、出力トランジスタのゲート−ソース間に新たに抵抗と容量を挿入する必要がある。しかしながら、図３の実施例のように出力トランジスタのゲートと直列に挿入することによって、位相補償用に必要な大きな容量を付加することなく位相補償がおこなえることとなる。
【００２２】
第１の実施例と第２の実施例では抵抗を挿入することを説明したが、図１と図３には抵抗と並列に容量を挿入している。これは、位相補償のために必要としているものである。高い周波数において、抵抗の寄与を少なくするために用いている。本発明は、位相補償の容量を目的としているのではなく、出力トランジスタのゲートに直列に抵抗を挿入することを目的としている。必ず、抵抗と容量が並列に接続されていることに言及したものではない。
【図面の簡単な説明】
【００２３】
【図１】本発明の第１の実施例を示すＶ／Ｒの回路図である。
【図２】本発明のＶ／ＲのＭＯＳトランジスタ２３から形成されているソース接地回路の電圧ゲインの周波数特性の例である。
【図３】本発明の第２の実施例を示すＶ／Ｒの回路図である。
【図４】従来のＶ／Ｒの回路図である。
【符号の説明】
【００２４】
１０  基準電圧回路
１２  ブリーダ抵抗
１４  出力トランジスタ
２０  差動増幅器
２１  抵抗
２２  コンデンサ
２４  定電流回路
２５  Ｖ／Ｒの負荷
【図１】
2005215897.tif 000003
【図２】
2005215897.tif 000004
【図３】
2005215897.tif 000005
【図４】
2005215897.tif 000006