(57)【要約】【課題】ランダムアクセス時間が早く、消費電力の少ないメモリモジュールを提供する。【解決手段】スタティックランダムアクセスメモリチップＰＳＲＡＭ１と不揮発性メモリチップＦＬＡＳＨ１とでメモリモジュールを構成し、スタティックランダムアクセスメモリチップＰＳＲＡＭ１は、ＤＲＡＭセルで構成されるメモリアレイＭＣＥＬと、ＤＲＡＭセルに対するリフレッシュ動作を制御するリフレッシュ制御回路ＳＲＥＦと、不揮発性メモリチップＦＬＡＳＨ１とのアクセスを制御する不揮発性メモリ制御回路ＰＳＦＣＯＮとを有して構成する。【効果】高速なデータの読み出し、書き出しが可能になる。【選択図】  図１
2005038454.tif 000002
【特許請求の範囲】
【請求項１】
スタティックランダムアクセスメモリチップと不揮発性メモリチップとを有するメモリモジュールであって、
上記スタティックランダムアクセスメモリチップは、
それぞれキャパシタと上記キャパシタに接続されるトランジスタを含む複数のメモリセルを有するメモリアレイと、
上記メモリセルに対するリフレッシュ動作を制御するリフレッシュ制御回路と、
上記不揮発性メモリチップとのアクセスを制御する不揮発性メモリ制御回路とを有するメモリモジュール。
【請求項２】
請求項１において、
上記スタティックランダムアクセスメモリチップは、上記メモリモジュールの外部からスタティックランダムアクセスメモリチップにアクセスするためのスタティックランダムアクセスメモリインタフェースと、上記スタティックランダムアクセスメモリチップから上記不揮発性メモリにアクセスするための不揮発性メモリインタフェースとを有するメモリモジュール。
【請求項３】
請求項１において、
上記スタティックランダムアクセスメモリチップは、第１のアドレス空間と第２のアドレス空間とを有し、
上記第２のアドレス空間は、不揮発性メモリチップのアドレス空間とされているメモリモジュール。
【請求項４】
請求項３において、
上記不揮発性メモリチップの所定のアドレス領域にブートデータが格納されており、
上記スタティックランダムアクセスメモリチップに電源投入後、上記ブートデータを上記スタティックランダムアクセスメモリチップの上記第２のアドレス空間の所定のアドレス領域に転送するメモリモジュール。
【請求項５】
請求項３において、
上記スタティックランダムアクセスメモリチップの上記メモリアレイは第１のバンクと第２のバンクとを有し、
上記第１のバンクに上記第１のアドレス空間が割り当てられ、上記第２のバンクに上記第２のアドレス空間が割り当てられたメモリモジュール。
【請求項６】
請求項２において、
上記スタティックランダムアクセスメモリチップは、上記スタティックランダムアクセスメモリインタフェースの読み出しアクセスのサイクル時間において、
上記スタティックランダムアクセスメモリインタフェースからの読み出しアクセスによる上記メモリアレイからの読み出しと上記リフレッシュ制御回路からの読み出しアクセスによる上記メモリアレイからの読み出しとを実行するメモリモジュール。
【請求項７】
請求項２において、
上記スタティックランダムアクセスメモリチップは、上記スタティックランダムアクセスメモリインタフェースの読み出しアクセスのサイクル時間において、
上記スタティックランダムアクセスメモリインタフェースからの読み出しアクセスによる上記メモリアレイからの読み出しと上記不揮発性メモリチップに転送するデータの上記メモリアレイからの読み出しとを実行するメモリモジュール。
【請求項８】
請求項２において、
上記スタティックランダムアクセスメモリチップは、上記スタティックランダムアクセスメモリインタフェースの書き込みアクセスのサイクル時間において、
上記スタティックランダムアクセスメモリインタフェースからの書き込みアクセスによる上記メモリアレイへの書き込みと上記リフレッシュ制御回路からの書き込みアクセスによる上記メモリアレイへの書き込みとを実行するメモリモジュール。
【請求項９】
上記スタティックランダムアクセスメモリチップは、上記スタティックランダムアクセスメモリインタフェースの書き込みアクセスのサイクル時間において、
上記スタティックランダムアクセスメモリインタフェースからの書き込みアクセスによる上記メモリアレイへの書き込みと上記不揮発性メモリチップから転送されたデータの上記メモリアレイへの書き込みとを実行するメモリモジュール。
【請求項１０】
請求項１において、
上記不揮発性メモリはＮＡＮＤ型フラッシュメモリまたはＡＮＤ型フラッシュメモリであるメモリモジュール。
【請求項１１】
請求項１において、
上記スタティックランダムアクセスメモリチップと上記不揮発性メモリチップとが１パッケージに実装されたメモリモジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、擬似ＳＲＡＭと大容量フラッシュメモリとを組み合わせたメモリモジュールに関する。
【０００２】
【従来の技術】
本願発明者等は、携帯電話等に代表される携帯用機器に使用される不揮発性メモリとランダムアクセスメモリとが一パッケージに実装されたメモリモジュールについて検討を行ってきた。携帯電話が取り扱うアプリケーション、データ、ワークエリアは、携帯電話に付加される機能（音楽やゲームの配信等）が増えるにつれて大きくなり、より大きな記憶容量が必要とされている。
【０００３】
一般的なメモリモジュールでは、不揮発性メモリとしてＮＯＲ型フラッシュメモリチップを、ランダムアクセスメモリとしてＳＲＡＭチップが用いられ、ＳＲＡＭインタフェースによりＮＯＲ型フラッシュメモリチップまたはＳＲＡＭチップへのアクセスがなされる。これに対して、本願発明者等はメモリモジュールの大容量化を実現するために、ランダムアクセスメモリとしてＤＲＡＭチップを、不揮発性メモリとしてＮＡＮＤ型フラッシュチップやＡＮＤ型フラッシュチップに代表される大容量フラッシュメモリチップを用いたメモリモジュールを提案した（特許文献１の図３５）。
【０００４】
ここで、ＳＲＡＭと異なり、ＤＲＡＭで情報を保持するためにはリフレッシュ動作を実行する必要がある。そのため、ＤＲＡＭチップを２つ設けて、それぞれのＤＲＡＭへ同一のデータを書き込むことでデータの２重化を実現させ、リフレッシュ動作を隠蔽するようにした。
さらに、ＳＲＡＭインタフェースは直接ＤＲＡＭチップ、大容量フラッシュメモリチップにアクセスすることはできない。
【０００５】
そのため、特許文献１記載のメモリモジュールでは、これらメモリチップの他に、ＤＲＡＭのリフレッシュ動作を隠蔽する制御及びＳＲＡＭインタフェースによる外部制御信号を受け付けＤＲＡＭチップまたは大容量フラッシュメモリチップにアクセスする制御とを行うコントローラチップを一パッケージに実装している。
【特許文献１】
特開２００２−３６６４２９号公報
【０００６】
【発明が解決しようとする課題】
ところが、このような構成のメモリモジュールにおいてはＤＲＡＭチップからデータを読み出す場合、データは必ずコントローラチップを介して出力する。そのため、ＤＲＡＭチップへのアクセスに要する時間は、ＤＲＡＭ本来の遅延時間に加えて、コントローラチップの入出力回路における遅延時間が加わることとなり、ランダムアクセス時間が遅くなってしまう。ランダムアクセス時間が遅くなると、ＣＰＵの待ち時間が増えることにより、全体の処理が遅くなるおそれがある。また、データの書き込み時は２つのＤＲＡＭに対して同一のデータを書き込む必要があるため、データ読み出し時と比較して約２倍の電力が必要となる。
【０００７】
【課題を解決するための手段】
このため、本発明においては揮発性メモリとしてＳＲＡＭインタフェースから直接アクセス可能な擬似ＳＲＡＭチップを用い、この擬似ＳＲＡＭチップに大容量フラッシュメモリチップのコントローラを内蔵させる。この構成により擬似ＳＲＡＭチップから直接外部にデータを読み出すことができるため、ランダムアクセス時間が遅くなることはない。また、リフレッシュ隠蔽は１チップ内で行えるため、書き込み時の電力は読み出し時と同程度となり、低電力化が可能となる。
【０００８】
さらに、コントローラチップとランダムアクセスメモリとの配線が不必要となり、配線による電力損失がないため低電力化にも寄与することができる。
【０００９】
【発明の実施の形態】
以下、本発明の実施の形態を図を用いて詳細に説明する。
【００１０】
図１は、第１の実施の形態である情報処理装置ＭＳ１とメモリモジュールＭＭ１とから構成されるメモリシステムを示したものである。
【００１１】
情報処理装置ＭＳ１は、中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される。なお、ＤＲＡＭコントローラを有しない情報処理装置であっても本実施の形態に適用可能である。
【００１２】
メモリモジュールＭＭ１はフラッシュメモリチップＦＬＡＳＨ１と擬似ＳＲＡＭチップＰＳＲＡＭ１とから構成される。フラッシュメモリチップＦＬＡＳＨ１はＮＡＮＤインタフェースＮＡＮＤ  ＩＦを装備している大容量フラッシュメモリである。フラッシュメモリチップＦＬＡＳＨ１は、データを保持する不揮発性メモリアレイＭＡ、不揮発性メモリアレイからのデータの読み出しおよび書き込みを制御する制御回路ＦＣＴＬ１、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰから構成される。なお、メモリアレイＭＡの構成には、ＮＡＮＤ構成とＡＮＤ構成があり、どちらの構成を用いてもよい。
【００１３】
擬似ＳＲＡＭチップＰＳＲＡＭ１は、ＮＡＮＤインタフェースＮＡＮＤ  ＩＦとＳＲＡＭインタフェースＳＲＡＭ  ＩＦとを有している点が一つの特徴である。図示されるように、擬似ＳＲＡＭチップＰＳＲＡＭ１は、メモリマネージメント回路ＳＭＵ、アクセス制御回路ＳＣＴＬ、アドレス検出回路ＡＴＤ、アドレスバッファＡＢＦ、アクセス調停回路ＳＡＲＢ、初期化回路ＳＩＮＴ、リフレッシュ制御回路ＳＲＥＦ、バッファＳＢＵＦ、コントロールレジスタＳＲＥＧおよびフラッシュ制御回路ＰＳＦＣＯＮ、メモリバンクＢ０から構成される。また、メモリバンクＢ０は、ロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、センスアンプＳＡ、メモリセル領域ＭＣＥＬから構成される。アドレスはアドレス信号線ＡＤから、読み出し命令や書き込み命令は制御信号線ＣＭから入力される。
【００１４】
擬似ＳＲＡＭチップＰＳＲＡＭ１のメモリセル領域ＭＣＥＬは、ＤＲＡＭで用いられているように、１個のトランジスタＴＲと１個の記憶素子（キャパシタ）ＣＡＰで構成されたメモリセルＣＥＬから形成されている。このようなメモリセルは定期的にリフレッシュ動作を行わないとメモリセルに保持されているデータが失われるという特性を持つ。リフレッシュ制御回路ＳＲＥＦが、擬似ＳＲＡＭ内部でリフレッシュ動作を行うことにより、擬似ＳＲＡＭチップＰＳＲＡＭ１外部からのリフレッシュ制御が不要となり、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦ互換で動作可能となっている。このように擬似ＳＲＡＭとは、１個のトランジスタでメモリセルを形成し、かつリフレッシュ動作を隠蔽することにより、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦ互換の低コストかつ大容量ランダムアクセスメモリを実現する。
【００１５】
図２は、メモリマネージメント回路ＳＭＵによるメモリマップの例示である。例えば、フラッシュメモリチップＦＬＡＳＨ１の記憶領域が１２８Ｍｂｉｔ＋４Ｍｂｉｔ（４Ｍｂｉｔは代替領域）、擬似ＳＲＡＭチップＰＳＲＡＭ１の記憶領域が２５６Ｍｂｉｔ、データバッファＳＢＵＦが３２ｋｂｉｔ、コントロールレジスタＳＲＥＧが１ｋｂｉｔとする。なお、図２は、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦを通じて入力したアドレスを元に、メモリマネージメント回路ＳＭＵがコントロールレジスタＳＲＥＧ（１ｋｂｉｔ）、擬似ＳＲＡＭチップＰＳＲＡＭ１のワーク領域ＷＫ（１２８Ｍｂｉｔ）、コピー領域ＣＰ（１２８Ｍｂｉｔ）、ブート領域ＳＢｏｏｔ（１６ｋｂｉｔ）、フラッシュメモリチップＦＬＡＳＨ１の（１２８Ｍｂｉｔ）にアドレスを変換したメモリマップを示している。
【００１６】
図２の例では、擬似ＳＲＡＭのアドレス空間には、アドレス空間の上部からコントロールレジスタＳＲＥＧ、ワーク領域ＷＫ、コピー領域ＣＰ、ブート領域ＳＢｏｏｔがマッピングされている。なお、擬似ＳＲＡＭのブート領域はバッファＳＢＵＦの一部の領域（１６ｋｂｉｔ）が割り当てられている。また、コピー領域ＣＰは、フラッシュメモリチップＦＬＡＳＨ１のデータが転送され保持される領域であり、初期自動転送領域ＣＩＰを含んでいる。
【００１７】
一方、フラッシュメモリチップＦＬＡＳＨ１は、メインデータ領域ＦＭ、初期プログラム領域ＦＢｏｏｔおよび代替領域ＦＲＥＰとに分かれている。
【００１８】
初期プログラム領域ＦＢｏｏｔにはシステムの立ち上げを行うブートデータが格納されている。また、メインデータ領域ＦＭには、電源投入時に擬似ＳＲＡＭチップＰＳＲＡＭ１へ自動転送される初期自動転送領域ＩＰが含まれている。その他のメインデータ領域ＦＭには、プログラムやデータが格納されている。また、フラッシュメモリは頻繁な書き換え等の原因により信頼性が低下すると、書き込み時に書いたデータが読み出し時には異なるデータとなったり、書き換え時にデータが書き込まれなかったりすることが稀にある。代替領域ＦＲＥＰはこのように不良となった初期プログラム領域ＦＢｏｏｔやメインデータ領域ＦＭのデータを置き換えるために設けられている。代替領域の大きさは、フラッシュメモリの保証する信頼性が確保できるように決められる。
【００１９】
次に、擬似ＳＲＡＭチップＰＳＲＡＭ１の動作を説明する。
【００２０】
擬似ＳＲＡＭチップＰＳＲＡＭ１に電源投入を行うと、初期化回路ＳＩＮＴは初期化を行い、その後リフレッシュ制御回路ＳＲＥＦはリフレッシュ動作を開始する。フラッシュ制御回路ＰＳＦＣＯＮは、メモリマネージメント回路ＳＭＵ  によって指定されているアドレスによって、フラッシュメモリチップＦＬＡＳＨ１の初期プログラム領域ＦＢｏｏｔに格納されているブートデータおよび自動転送領域指定データを、ＮＡＮＤインタフェースＮＡＮＤ  ＩＦを通じて、バッファＳＢＵＦへ転送する。
【００２１】
フラッシュ制御回路ＰＳＦＣＯＮがＮＡＮＤインタフェースＮＡＮＤ  ＩＦを通じて読み出し命令を制御回路ＦＣＴＬ１へ発行すると、制御回路ＦＣＴＬ１は、この読み出し命令によりメモリアレイＭＡから初期プログラム領域ＦＢｏｏｔ内のデータを読み出し、エラー検出訂正回路ＥＣＣにて、エラーがあるかどうかをチェックする。エラーがなければ、フラッシュ制御回路ＰＳＦＣＯＮへ転送し、エラーがあれば訂正を行いフラッシュ制御回路ＰＳＦＣＯＮへ転送する。その後、フラッシュ制御回路ＰＳＦＣＯＮは、読み出されたブートデータおよび自動転送領域指定データをバッファＳＢＵＦに転送する。処理装置ＭＳ１は、このブートデータを読み出して起動される。このように、電源投入直後にブートデータをフラッシュメモリチップＦＬＡＳＨ１からバッファＳＢＵＦへ自動転送することにより、情報処理装置ＭＳ１はこのブートデータを読み出し、すばやく自らを立ち上げることができる。なお、フラッシュメモリチップＦＬＡＳＨ１に格納されたブートデータや自動転送領域指定データを変更することにより、機器の要求に応じて、柔軟に電源投入直後のブート方法やデータ転送領域を変えることができ、高機能化を図ることができる。
【００２２】
情報処理装置ＭＳ１が立ち上げを行っている間に、フラッシュ制御回路ＰＳＦＣＯＮは自動転送領域指定データをバッファＳＢＵＦより読み出し、このデータに示されている範囲のフラッシュメモリチップＦＬＡＳＨ１のデータを順に読み出し、バッファＳＢＵＦへ転送する。フラッシュメモリチップＦＬＡＳＨ１からデータを読み出す時は、前述のようにエラー検出訂正回路ＥＣＣにてエラーチェック及び訂正がなされる。以下に記述するフラッシュメモリチップＦＬＡＳＨ１のデータ読み出しにおいても同様である。フラッシュ制御回路ＰＳＦＣＯＮは、フラッシュメモリチップＦＬＡＳＨ１から出力されたデータをデータバッファＳＢＵＦへ転送し、アクセス調停回路ＳＡＲＢはデータバッファＳＢＵＦに保持されているデータを順にメモリセル領域ＭＣＥＬへ転送する。データ転送中は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、転送が終了した時点でＬｏｗとなりデータ転送の終了を伝える。さらに、アクセス調停回路ＳＡＲＢはコントロールレジスタＳＲＥＧに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００２３】
したがって、情報処理装置ＭＳ１はバックグランドデータ転送信号ＢＧＴにて電源投入直後のデータ転送が完了したことを知ることができる。あるいは、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦでコントロールレジスタＳＲＥＧへアクセスを行い、コントロールレジスタＳＲＥＧの転送完了フラグを読み出すことによっても、電源投入直後のデータ転送が完了したことを知ることができる。このように、情報処理装置ＭＳ１が立ち上げを行っている間に、フラッシュメモリチップＦＬＡＳＨ１のデータを擬似ＳＲＡＭチップＰＳＲＡＭ１へ自動転送することにより、情報処理装置ＭＳ１が立ちあがった時点で、すぐにメモリモジュールＭＭ１へアクセスすることができるため高性能化が図れる。
【００２４】
電源投入時の動作シーケンスが終了した後のフラッシュメモリチップＦＬＡＳＨ１と擬似ＳＲＡＭチップＰＳＲＡＭ１間のデータ転送は、情報処理装置ＭＳ１がＳＲＡＭインタフェースでコントロールレジスタＳＲＥＧへアクセスし、ロード命令やストア命令コードを書きこむことで行われる。ロード命令によりフラッシュメモリチップＦＬＡＳＨ１のデータを擬似ＳＲＡＭチップＰＳＲＡＭ１のコピー領域ＣＰに転送でき、ストア命令により擬似ＳＲＡＭチップＰＳＲＡＭ１のデータをフラッシュメモリチップＦＬＡＳＨ１のメインデータ領域ＦＭへ転送できる。
【００２５】
例えば、情報処理装置ＭＳ１がＳＲＡＭインタフェースＳＲＡＭ  ＩＦからコントロールレジスタＳＲＥＧへロード命令コードとロード開始アドレスと転送データサイズを書きこむと、フラッシュメモリチップＦＬＡＳＨ１のデータの内、ロード開始アドレスから転送サイズ分のデータが擬似ＳＲＡＭチップＰＳＲＡＭ１へ転送される。このとき、フラッシュ制御回路ＰＳＦＣＯＮは、フラッシュメモリチップＦＬＡＳＨ１に対して順に読み出し動作を行う。読み出されたデータはデータバッファＳＢＵＦへ転送され、アクセス調停回路ＳＡＲＢはバッファＳＢＵＦに保持されているデータを順にメモリセル領域ＭＳＥＬへ転送する。
【００２６】
なお、フラッシュメモリチップＦＬＡＳＨ１から擬似ＳＲＡＭチップＰＳＲＡＭ１へデータ転送中は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、転送が終了した時点でＬｏｗとなりデータ転送の終了を伝える。さらに、アクセス調停回路ＳＡＲＢはコントロールレジスタＳＲＥＧに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００２７】
一方、情報処理装置ＭＳ１がＳＲＡＭインタフェースＳＲＡＭ  ＩＦからコントロールレジスタＳＲＥＧへストア命令コードとストア開始アドレスと転送データサイズを書きこむと、擬似ＳＲＡＭチップＰＳＲＡＭ１のデータの内、ストア開始アドレスから転送サイズ分のデータがフラッシュメモリチップＦＬＡＳＨ１へ転送される。このとき、アクセス調停回路ＳＡＲＢは、メモリセル領域ＭＣＥＬからデータを読み出す。読み出されたデータは、データバッファＳＢＵＦへ転送され、フラッシュ制御回路ＰＳＦＣＯＮは、データバッファＳＢＵＦへ転送されたデータを読出し、フラッシュメモリＦＬＡＳＨ１に対して書き込みを行い、制御回路ＦＣＴＬ１によってメモリセルＭＡへデータが書き込まれる。
【００２８】
代替処理回路ＲＥＰは書き込みが成功したかどうかをチェックし、成功すれば処理を終了する。書き込みが失敗した時には、フラッシュメモリチップＦＬＡＳＨ１にあらかじめ用意されている代替用の新たなアドレス（代替領域ＦＲＥＰ）に対して書き込みを行う。代替え処理を行った際は、不良アドレスと、該不良アドレスに対してどのアドレスに代替え処理を行ったかというアドレス情報とを保持し管理する。
【００２９】
同様に、擬似ＳＲＡＭチップＰＳＲＡＭ１からフラッシュメモリチップＦＬＡＳＨ１へデータ転送中はバックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、転送が終了した時点でＬｏｗとなりデータ転送の終了を伝える。さらに、アクセス調停回路ＳＡＲＢはコントロールレジスタＳＲＥＧに対してデータ転送の完了を示す転送完了フラグを書き込む。
【００３０】
フラッシュメモリチップＦＬＡＳＨ１は、エラー検出訂正回路ＥＣＣ、代替処理回路ＲＥＰを内蔵することで、データ読み出し時のエラー検出とエラー訂正を高速に行うことができ、また、データ書き込み時のアドレス代替処理も高速に行うことができるので、データ転送の高速化を図ることができるようになっている。
【００３１】
このように大容量フラッシュメモリチップＦＬＡＳＨ１の読み出し時間は２５μｓｅｃから５０μｓｅｃで、書き込み時間は数ｍｓｅｃであり、擬似ＳＲＡＭチップＰＳＲＡＭ１の読み出しおよび書き込み時間は６０ｎｓ程度と、違いがある。そのため、フラッシュメモリチップＦＬＡＳＨ１のデータを擬似ＳＲＡＭチップＰＳＲＡＭ１のコピー領域ＣＰへ前もって転送し、読み出すことで、フラッシュメモリチップＦＬＡＳＨ１のデータを擬似ＳＲＡＭチップＰＳＲＡＭ１と同程度の高速で読み出すことができる。また、書き込みに関しても、一旦、６０ｎｓ程度の書き込み時間をもつ擬似ＳＲＡＭチップＰＳＲＡＭ１のコピー領域ＣＰに書き込んで、必要に応じてフラッシュメモリチップＦＬＡＳＨ１へ書き戻すことにより、フラッシュメモリチップＦＬＡＳＨ１への書き込みも、見かけ上、擬似ＳＲＡＭへの書き込みと同じ書き込み速度とすることができる。どのようにデータ転送を行うかは図３〜図８を用いて詳細に説明する。
【００３２】
なお、擬似ＳＲＡＭチップＰＳＲＡＭ１が非同期型ＳＲＡＭインタフェースと同期型ＳＲＡＭインタフェースとを備えていれば、それぞれのインタフェースで読み出しおよび書き込みができる。この場合、コントロールレジスタＳＲＥＧへ同期および非同期選択命令を書き込むことで、どちらかのＳＲＡＭインタフェースを選択することができる。
【００３３】
また、メモリモジュールＭＭ１のフラッシュメモリチップＦＬＡＳＨ１としてＡＮＤ型フラッシュを用いた場合には、フラッシュメモリチップと擬似ＳＲＡＭチップとのデータ転送はＡＮＤインタフェースを用いて実現できる。
【００３４】
図３は、擬似ＳＲＡＭチップＰＳＲＡＭ１のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦから、サイクル時間６０ｎｓで、ランダム読み出しアクセス（▲１▼ＲＥＡＤ１および▲１▼ＲＥＡＤ２）が生じ、さらに擬似ＳＲＡＭチップＰＳＲＡＭ１内部のリフレッシュ制御回路ＳＲＥＦからのリフレッシュアクセス（▲２▼ＲＥＦ）とストア命令によるフラッシュ制御回路ＰＳＦＣＯＮからの読み出しアクセス（▲３▼ＲＥＡＤ３）が生じた際の動作を示す図である。
【００３５】
ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからの読み出しアクセス（▲１▼ＲＥＡＤ１）では、アドレス信号線ＡＤから入力されたアドレスは、アドレス検出回路ＡＴＤにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファＡＢＦに保持される。さらに、アドレス検出回路ＡＴＤは本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路ＳＡＲＢへ伝える。ロウアドレスが変化すればランダム読み出しアクセスで、カラムアドレスのみが変化すればページ読み出しアクセスとなる。なお、ページアクセスについては図５及び図６を用いて詳細に説明する。ランダムアクセスにおいては、アクセス調停回路ＳＡＲＢは先ず、すでに選択されているワード線（ＷＬｎ〜ＷＬｏ）があれば非選択にする。なお、ページ読み出しアクセスであれば選択されているワード線を選択状態に保ち続けることになる。これら一連の動作ＳＰは、アクセスが生じた直後で行われる。
【００３６】
ランダム読み出しアクセスの場合、アクセス調停回路ＳＡＲＢは、先ず、最初の２５ｎｓの期間で、リフレッシュアクセス（▲２▼ＲＥＦ）によるリフレッシュ動作を行う。このリフレッシュ動作では、所望のワード線を選択し、その後、非選択とする動作が行われる。この様なリフレッシュ動作を、定期的に全ワード線（ＷＬｎ〜ＷＬｏ）に対して行うことでメモリセルＣＥＬの情報を失うことなく保持できる。リフレッシュ動作後の、次の２５ｎｓで、ランダム読み出しアクセスによる読み出し動作（▲１▼ＲＥＡＤ１）を実行する。
【００３７】
アドレスバッファに保持されたロウアドレスおよびカラムアドレスは、それぞれロウデコーダおよびカラムデコーダに入力される。ロウデコーダによって、先ずワード線ＷＬｎが選択され、１ページ分のデータがビット線（ＢＬｎ〜ＢＬｏ）を経由してセンスアンプＳＡへ転送され保持される。その後、カラムデコーダによってセンスアンプＳＡに保持されているデータＤＯ１が選択され、アクセス調停回路ＳＡＲＢを経由して、入出力データ信号線ＤＱから出力される（▲１▼ＤＯ１）。このとき、データＤＯ１の出力までの時間は６０ｎｓである。
【００３８】
次の読み出しアクセス（▲１▼ＲＥＡＤ２）が、ランダム読み出しアクセスであれば、アクセス調停回路ＳＡＲＢは、現在、選択されているワード線ＷＬｎを非選択にする。その後、いままで、待機していたストア命令による読み出しアクセス（▲３▼ＲＥＡＤ３）を処理し、そして、次に読み出しアクセス（▲１▼ＲＥＡＤ２）を処理する。
【００３９】
ストア命令による読み出しアクセス（▲３▼ＲＥＡＤ３）では、新たなロウアドレスに対応するワード線ＷＬｏを選択し、ワード線ＷＬｏに接続されている１ページ分のデータがビット線（ＢＬｎ〜ＢＬｏ）を経由してセンスアンプＳＡへ転送され保持される。その後、カラムデコーダによってセンスアンプＳＡに保持されているデータが選択され、アクセス調停回路ＳＡＲＢへ出力される。データ（▲３▼ＤＯ３）がアクセス調停回路ＳＡＲＢへ出力された後は、選択されているワード線ＷＬｏを非選択にする。アクセス調停回路ＳＡＲＢへ出力されたデータ（▲３▼ＤＯ３）、はバッファＳＢＵＦへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、ストア命令によるデータ転送が行われていることを示す。
【００４０】
その次の、読み出しアクセス（▲１▼ＲＥＡＤ２）では、新たなロウアドレスに対応するワード線ＷＬｎを選択し、ワード線ＷＬｎに接続されている１ページ分のデータがビット線（ＢＬｎ〜ＢＬｏ）を経由してセンスアンプＳＡへ転送され保持される。その後、カラムデコーダによってセンスアンプＳＡに保持されているデータＤＯ２が選択され、アクセス調停回路ＳＡＲＢを経由して、入出力データ信号線ＤＱから出力される（▲１▼ＤＯ２）。このときのデータＤＯ２の出力までの時間も６０ｎｓとなる。
【００４１】
擬似ＳＲＡＭチップＰＳＲＡＭ１が非選択となった（▲１▼ＤＥＳ）場合、現在選択されているワード線ＷＬｎを非選択とし、ページを閉じる。ランダム読み出しサイクルは６０ｎｓとなる。
【００４２】
このように、ＳＲＡＭインタフェースからのランダム読み出しアクセスのサイクル時間（６０ｎｓ）と比較し、短いサイクル時間（２５ｎｓ）で擬似ＳＲＡＭチップＰＳＲＡＭ１内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され、ＳＲＡＭインタフェースと互換性を保つことができる。
【００４３】
図４は、擬似ＳＲＡＭチップＰＳＲＡＭ１のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦから、サイクル時間６０ｎｓでランダム書き込みアクセス（▲１▼ＷＲＩＴＥ１および▲１▼ＷＲＩＴＥ２）が生じ、さらに擬似ＳＲＡＭチップＰＳＲＡＭ１内部のリフレッシュ制御回路ＳＲＥＦからのリフレッシュアクセス（▲２▼ＲＥＦ）とロード命令によるフラッシュ制御回路ＰＳＦＣＯＮからの書き込みアクセス（▲３▼ＷＲＩＴＥ３）が生じた際の動作を示している。
【００４４】
ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからの書き込みアクセス（▲１▼ＷＲＩＴＥ１）では、アドレス信号線ＡＤから入力されたアドレスは、アドレス検出回路ＡＴＤにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファＡＢＦに保持される。さらに、アドレス検出回路ＡＴＤは本アクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路ＳＡＲＢへ伝える。ロウアドレスが変化すればランダム書き込みアクセスで、カラムアドレスのみが変化すればページ書き込みアクセスとなる。ランダムアクセスにおいては、アクセス調停回路ＳＡＲＢは先ず、すでに選択されているワード線（ＷＬｎ〜ＷＬｏ  ）があれば、非選択にする。なお、ページ読み出しアクセスであれば選択されているワード線を選択状態に保ち続けることになる。これら一連の動作ＳＰは、アクセスが生じた直後で行われる。
【００４５】
ランダム書き込みアクセスの場合、アクセス調停回路ＳＡＲＢは、先ず、最初の２５ｎｓの期間で、リフレッシュアクセス（▲２▼ＲＥＦ）によるリフレッシュ動作を行う。このリフレッシュ動作では、所望のワード線を選択し、その後、非選択とする動作が行われる。この様なリフレッシュ動作を、定期的に全ワード線（ＷＬｎ〜ＷＬｏ）に対して行うことでメモリセルＣＥＬの情報を失うことなく保持できる。
そして、その次の２５ｎｓで、ランダム書き込みアクセスによる書き込み動作（▲１▼ＷＲＩＴＥ１）を実行する。アドレスバッファに保持されたロウアドレスおよびカラムアドレスは、それぞれロウデコーダおよびカラムデコーダに入力される。ロウデコーダによって、先ずワード線ＷＬｎが選択され、１ページ分のデータがビット線（ＢＬｎ〜ＢＬｏ）を経由してセンスアンプＳＡへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプＳＡ内のデータが入出力データ信号ＤＱから入力されたデータＤＩ１によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。このとき、データＤＩ１が書き込まれるまでの時間は６０ｎｓとなる。
【００４６】
次の書き込みアクセス（▲１▼ＷＲＩＴＥ２）が、ランダム書き込みアクセスであれば、アクセス調停回路ＳＡＲＢは、いままで待機していたロード命令による書き込みアクセス（▲３▼ＷＲＩＴＥ３）を処理し、そして、次に書き込みアクセス（▲１▼ＷＲＩＴＥ２）を処理する。
【００４７】
ロード命令による書き込みアクセス（▲３▼ＷＲＩＴＥ３）では、新たなロウアドレスに対応するワード線ＷＬｏを選択し、ワード線ＷＬｏに接続されている１ページ分のデータがビット線（ＢＬｎ〜ＢＬｏ）を経由してセンスアンプＳＡへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプＳＡ内のデータがバッファＳＢＵＦへ保持されているデータＤＩ３によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。データ（▲３▼ＤＩ３）がメモリへ書き込まれた後は、選択されているワード線ＷＬｏを非選択にする。ロード命令による書き込み動作中は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、ロード命令によるデータ転送が行われていることを示す。
【００４８】
その次の書き込みアクセス（▲１▼ＷＲＩＴＥ２）では、新たなロウアドレスに対応するワード線ＷＬｎを選択し、ワード線ＷＬｎに接続されている１ページ分のデータがビット線（ＢＬｎ〜ＢＬｏ）を経由してセンスアンプＳＡへ転送され保持される。その後、カラムデコーダによって選択されたセンスアンプＳＡ内のデータが入出力データ信号ＤＱから入力されたデータＤＩ２によって書き換えられ、ビット線を通じてメモリセルに書き込まれる。このときも、データＤＩ２が書き込まれるまでの時間は６０ｎｓとなる。
【００４９】
擬似ＳＲＡＭチップＰＳＲＡＭ１が非選択となった（▲１▼ＤＥＳ）場合、現在選択されていたワード線ＷＬｎを非選択としページを閉じる。
【００５０】
このように、ＳＲＡＭインタフェースからのランダム書き込みアクセスのサイクル時間（６０ｎｓ）と比較し、短いサイクル時間（２５ｎｓ）で擬似ＳＲＡＭチップＰＳＲＡＭ１内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびロード命令による書き込み動作は外部から完全に隠蔽され、ＳＲＡＭインタフェースと互換性を保つことができる。
【００５１】
図５は、擬似ＳＲＡＭチップＰＳＲＡＭ１のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからページ読み出しアクセス（▲１▼ＲＤ１、▲１▼ＲＤ２、▲１▼ＲＤ３、▲１▼ＲＤ４、▲１▼ＲＤ５、▲１▼ＲＤ６）と、リフレッシュ制御回路ＳＲＥＦからのリフレッシュアクセス（▲２▼ＲＥＦ）と、ストア命令による読み出しアクセス（▲３▼ＲＤ７）が生じた際の動作を示している。この例では４回のページ読み出しアクセスに対する動作を示している。
【００５２】
ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからの読み出しアクセス（▲１▼ＲＤ１）では、アドレス信号線ＡＤから入力されたアドレスは、アドレス検出回路ＡＴＤにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファＡＢＦに保持される。さらに、アドレス検出回路ＡＴＤはアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかをアクセス調停回路ＳＡＲＢへ伝える。これら一連の動作ＳＰは、アクセスが生じた直後に行われる。
【００５３】
読み出しアクセス（▲１▼ＲＤ１）がランダム読み出しアクセスの時、アクセス調停回路ＳＡＲＢによって、先ず、最初の２５ｎｓの期間で、リフレッシュアクセス（▲２▼ＲＥＦ）によるリフレッシュ動作を行う。その次の２５ｎｓで、ランダム読み出しアクセスによる読み出し動作（▲１▼ＲＤ１）を実行する。このとき、読み出しアクセス（▲１▼ＲＤ１）の発生からデータＤＯ１の出力までの時間は６０ｎｓとなる。
【００５４】
次の読み出しアクセス（▲１▼ＲＤ２、▲１▼ＲＤ３、▲１▼ＲＤ４）は、ページ読み出しアクセスである。これらのページアクセスでは必要とするデータはすでにセンスアンプＳＡに保持されており、直接センスアンプから読み出すことができる。そのため、読み出し時間は３０ｎｓと高速にデータ（▲１▼ＤＯ２、▲１▼ＤＯ３、▲１▼ＤＯ４）を順に読み出すことができる。
【００５５】
さらに、次の読み出しアクセス（▲１▼ＲＤ５）がランダム読み出しアクセスの時、アクセス調停回路ＳＡＲＢは、いままで待機していたストア命令による読み出しアクセス（▲３▼ＲＤ７）を処理し、そして、次に読み出しアクセス（▲１▼ＲＤ５）を処理する。ストア命令による読み出しアクセス（▲３▼ＲＤ７）で読み出されたデータ（▲３▼ＤＯ７）はアクセス調停回路ＳＡＲＢを経由してバッファＳＢＵＦへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなってストア命令によるデータ転送が行われていることを示し、転送が終了するとバックグランド転送信号ＢＧＴはＬｏｗとなる。
【００５６】
その次の読み出しアクセス（▲１▼ＲＤ５）は、読み出しアクセス（▲１▼ＲＤ１）と同様の読み出し動作を行いデータ（▲１▼ＤＯ５）を出力する。さらに次の読み出しアクセス（▲１▼ＲＤ６）は、ページ読み出しアクセスであり、このページアクセスでは、必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプから読み出すことができるので、読み出しアクセス▲１▼ＲＤ２〜▲１▼ＲＤ４と同様に、読み出し時間は３０ｎｓと高速にデータを読み出すことができる。
【００５７】
このように、ＳＲＡＭインタフェースからのページ読み出しアクセスにおいても、ランダム読み出しサイクル時間（６０ｎｓ）と比較し、短いサイクル時間（２５ｎｓ）で擬似ＳＲＡＭチップＰＳＲＡＭ１内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。さらに、ページ読み出しでは、センスアンプから直接データを読み出せるため、読み出しサイクル時間は３０ｎｓとなり、ランダムサイクル時間の半分に短縮できデータ読み出しの高速化が図れる。
【００５８】
図６は、擬似ＳＲＡＭチップＰＳＲＡＭ１のＳＲＡＭインタフェースが非同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからのページ書き込みアクセス（▲１▼ＷＴ１、▲１▼ＷＴ２、▲１▼ＷＴ３、▲１▼ＷＴ４、▲１▼ＷＴ５、▲１▼ＷＴ６）とリフレッシュ制御回路ＳＲＥＦからのリフレッシュアクセス（▲２▼ＲＥＦ）と、ロード命令による書き込みアクセス（▲３▼ＷＴ７）が生じた際の動作を示している。この例では４回のページアクセスに対する動作を示している。
【００５９】
ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからの書き込みアクセス（▲１▼ＷＴ１）では、アドレス信号線ＡＤから入力されたアドレスは、アドレス検出回路ＡＴＤにてロウアドレスとカラムアドレスとに分離され、それそれのアドレスの変化が検出され、アドレスバッファＡＢＦに保持される。さらに、アドレス検出回路ＡＴＤはアクセスがランダム書き込みアクセスなのかページ書き込みアクセスなのかをアクセス調停回路ＳＡＲＢへ伝える。これら一連の動作ＳＰは、アクセスが生じた直後で行われる。
【００６０】
書き込みアクセス（▲１▼ＷＴ１）が、ランダム書き込みアクセスの時、アクセス調停回路ＳＡＲＢによって、先ず、最初の２５ｎｓの期間で、リフレッシュアクセス（▲２▼ＲＥＦ）によるリフレッシュ動作を行う。その次の２５ｎｓでランダム書き込みアクセスによる書き込み動作（▲１▼ＷＴ１）を実行する。このとき、書き込みアクセス（▲１▼ＷＴ１）が生じて、データＤＩ１が書き込まれるまでの時間は６０ｎｓとなる。
【００６１】
次の書き込みアクセス（▲１▼ＷＴ２、▲１▼ＷＴ３、▲１▼ＷＴ４）は、ページ書き込みアクセスである。これらのページアクセスでは、書き換えが必要なデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができるので、書き込み時間は３０ｎｓと高速にデータ（▲１▼ＤＩ２、▲１▼ＤＩ３、▲１▼ＤＩ４）を順に書き込むことができる。さらに、次の書き込みアクセス（▲１▼ＷＴ５）がランダム書き込みアクセスの時、アクセス調停回路ＳＡＲＢは、いままで待機していたロード命令による書き込みアクセス（▲３▼ＷＴ７）を処理し、そして、次に書き込みアクセス（▲１▼ＷＴ５）を処理する。ロード命令による書き込みアクセス（▲３▼ＷＴ７）でバッファＳＢＵＦに保持されているデータＤＩ７が所定のアドレスに書き込まれる。ロード命令による読み出し動作中は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、ロード命令によるデータ転送が行われていることを示し、転送が終了するとバックグランド信号ＢＧＴはＬｏｗとなる。
【００６２】
次の書き込み動作（▲１▼ＷＴ５）では、書き込み動作（▲１▼ＷＴ１）と同様の書き込み動作が行われ、▲１▼ＤＩ５の書き込みが行われる。さらに次の書き込みアクセス（▲１▼ＷＴ６）は、ページ書き込みアクセスであり、このページ書き込みアクセスでは、書き換えが必要なデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができるので、▲１▼ＷＴ２と同様に、書き込み時間は２５ｎｓと高速にデータを書き込むことができる。
【００６３】
このように、ＳＲＡＭインタフェースからのページ書き込みアクセスにおいても、ランダム書き込みサイクル時間（６０ｎｓ）と比較し、短いサイクル時間（２５ｎｓ）で擬似ＳＲＡＭチップＰＳＲＡＭ１内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびロード命令による書き込み動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。さらに、ページ書き込みでは、センスアンプへ直接データを書き込めるため、書き込みサイクル時間は３０ｎｓとなり、ランダムサイクル時間の半分に短縮できデータ書き込みの高速化が図れる。
【００６４】
図７は、擬似ＳＲＡＭチップＰＳＲＡＭ１のＳＲＡＭインタフェースが同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからの、バースト読み出しアクセス（▲１▼ＲＤ１、▲１▼ＲＤ２、▲１▼ＲＤ３、▲１▼ＲＤ４、▲１▼ＲＤ５、▲１▼ＲＤ６）とリフレッシュ制御回路ＳＲＥＦからのリフレッシュアクセス（▲２▼ＲＥＦ）と、ストア命令による読み出しアクセス（▲３▼ＲＤ９）が生じた際の動作を示している。この例では４回のバーストアクセスに対する動作を示している。なお、バーストアクセスの回数はコントロールレジスタＳＲＥＧへその回数を設定することで変更できる。
【００６５】
同期型ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからの読み出しアクセス（▲１▼ＲＤ１）が生じた場合、クロックＣＬＫの立ち上がりで、アドレス信号線ＡＤから入力されたアドレスは、直接アドレスバッファＡＢＦに保持され、ロウアドレスとカラムアドレスに分離される。次に、アクセス調停回路ＳＡＲＢは、最初の２５ｎｓの期間で、リフレッシュアクセス（▲２▼ＲＥＦ）によるリフレッシュ動作を行う。その次の２５ｎｓで、読み出し動作（▲１▼ＲＤ１）を実行する。このとき、バースト読み出しアクセスの発生からデータＤＯ１の出力までの時間は６０ｎｓとなる。
【００６６】
次の読み出しアクセス（▲１▼ＲＤ２、▲１▼ＲＤ３、▲１▼ＲＤ４）は、アクセス調停回路ＳＡＲＢ内部でクロックに同期させて発生させたアクセスであり、カラムアドレスのみを１つずつ増やしていくバースト読み出しアクセスである。これらのバーストアクセスでは、必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプから読み出すことができ、さらに、アドレス検出回路ＡＴＤによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がないため、読み出し時間は２０ｎｓと高速にデータ（▲１▼ＤＯ１、▲１▼ＤＯ２、▲１▼ＤＯ３、▲１▼ＤＯ４）を順に読み出すことができる。
なお、バーストアクセス終了後は、ワード線を非選択にし、センスアンプのデータをクリアする。
【００６７】
次の読み出しアクセス（▲１▼ＲＤ５）が生じた場合アクセス調停回路ＳＡＲＢは、いままで待機していたストア命令による読み出しアクセス（▲３▼ＲＤ９）を処理し、次に読み出しアクセス（▲１▼ＲＤ５）を処理する。ストア命令による読み出しアクセス（▲３▼ＲＤ９）で読み出されたデータ▲３▼ＤＯ９はアクセス調停回路ＳＡＲＢを経由して（▲３▼ＤＯ３）、バッファＳＢＵＦへ転送される。ストア命令による読み出し動作中は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、ストア命令によるデータ転送が行われていることを示し、転送が終了するとバックグランドデータ転送信号ＢＧＴはＬｏｗとなる。次の読み出し動作（▲１▼ＲＤ５）では、読み出しアクセス（▲１▼ＲＤ１）での読み出し動作と同様に、読み出し動作を行う。
【００６８】
このように、ＳＲＡＭインタフェースからのバースト読み出しアクセスにおいても、読み出しサイクル時間（６０ｎｓ）と比較し、短いサイクル時間（２５ｎｓ）で擬似ＳＲＡＭチップＰＳＲＡＭ１内部での読み出しおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。
さらに、バースト書き込みでは、アドレス検出回路ＡＴＤによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がなく、センスアンプから直接データを読み出せるため、読み出しサイクル時間は２０ｎｓとなり、ランダムサイクル時間の３分の１に短縮できデータ読み出しの高速化が図れる。
【００６９】
図８は擬似ＳＲＡＭチップＰＳＲＡＭ１のＳＲＡＭインタフェースが同期型ＳＲＡＭインタフェースであって、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからの、バースト書き込みアクセス（▲１▼ＷＴ１、▲１▼ＷＴ２、▲１▼ＷＴ３、▲１▼ＷＴ４、▲１▼ＷＴ５、▲１▼ＷＴ６）と、リフレッシュ制御回路ＳＲＥＦからのリフレッシュアクセス（▲２▼ＲＥＦ）と、ロード命令による書き込みアクセス（▲３▼ＷＴ９）とが生じた際の動作を示している。この例では４回のバーストアクセスに対する動作を示している。なお、バーストアクセスの回数およびアクセス時間はコントロールレジスタＳＲＥＧへその回数を設定することで変更できる。
【００７０】
同期型ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからの書き込みアクセス（▲１▼ＷＴ１）が生じた場合、クロックＣＬＫの立ち上がりで、アドレス信号線ＡＤから入力されたアドレスは、直接アドレスバッファＡＢＦに保持され、ロウアドレスとカラムアドレスに分離される。次に、アクセス調停回路ＳＡＲＢは、最初の２５ｎｓの期間でリフレッシュアクセス（▲２▼ＲＥＦ）によるリフレッシュ動作を行う。その次の２５ｎｓで、書き込み動作（▲１▼ＷＴ１）を実行する。このとき、書き込みアクセス（▲１▼ＷＴ１）が生じてからデータＤＩ１が書き込まれるまでの時間は６０ｎｓとなる。
【００７１】
つぎの書き込みアクセス（▲１▼ＷＴ２、▲１▼ＷＴ３、▲１▼ＷＴ４）は、アクセス調停回路ＳＡＲＢ内部でクロックに同期させて発生させたアクセスであり、カラムアドレスのみを１つずつ増やしていくバーストアクセスである。これらのバーストアクセスでは、書き換えが必要とするデータはすでにセンスアンプへ保持されており、直接センスアンプへ書き込むことができ、さらに、アドレス検出回路ＡＴＤによってアクセスがランダム読み出しアクセスなのかページ読み出しアクセスなのかを判定する必要がないため、書き込み時間は２０ｎｓと高速に、データ（▲１▼ＤＩ１、▲１▼ＤＩ２、▲１▼ＤＩ３、▲１▼ＤＩ４）を順に書き込むことができる。
なお、バーストアクセス終了後は、選択されているワード線を非選択にし、センスアンプのデータをクリアする。
【００７２】
次の書き込みアクセス（▲１▼ＷＴ５）が生じた場合、アクセス調停回路ＳＡＲＢは、いままで待機していたロード命令による書き込みアクセス（▲３▼ＷＴ９）を処理し、そして、次に書き込みアクセス（▲１▼ＷＴ５）を処理する。ロード命令による書き込みアクセス（▲３▼ＷＴ９）では、バッファＳＢＵＦへ保持されているデータ▲３▼ＤＩ９が、所定のアドレスのメモリセルに書き込まれる。ロード命令による書き込み動作中は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、ロード命令によるデータ転送が行われていることを示し、転送が終了するとバックグランドデータ転送信号ＢＧＴはＬｏｗとなる。次の書き込み動作（▲１▼ＷＴ５）では、書き込みアクセス（▲１▼ＷＴ１）での書き込み動作と同様に、書き込みを行う。
【００７３】
このように、ＳＲＡＭインタフェースからのバースト書き込みアクセスにおいても、書き込みサイクル時間（６０ｎｓ）と比較し、短いサイクル時間（２５ｎｓ）で擬似ＳＲＡＭチップＰＳＲＡＭ１内部での書き込みおよびリフレッシュ動作を行うことで、リフレッシュ動作およびストア命令による読み出し動作は外部から完全に隠蔽され実行することができ、ＳＲＡＭインタフェースと互換性を保つことができる。
さらに、バースト書き込みでは、アドレス検出回路ＡＴＤによってアクセスがランダム書き込みアクセスなのかページ書き込みアクセスなのかを判定する必要がなく、センスアンプへ直接データを書き込めるため、書き込みサイクル時間は２０ｎｓとなり、ランダムサイクル時間の３分の１に短縮でき、データ書き込みの高速化が図れる。
【００７４】
図９は擬似ＳＲＡＭチップの別の構成例である。図１に示した擬似ＳＲＡＭチップＰＳＲＡＭ１にエラー検出訂正回路ＥＣＣおよび代替処理回路ＲＥＰが内蔵した点に特徴を有する。大容量フラッシュメモリの中には図１に示したフラッシュメモリチップＦＬＡＳＨ１のようにエラー検出訂正回路ＥＣＣ及び代替処理回路ＲＥＰを内蔵していないものもある。そのような場合であっても、擬似ＳＲＡＭチップＰＳＲＡＭ２がエラー検出訂正回路ＥＣＣおよび代替処理回路ＲＥＰを有することにより、図１と同様にメモリモジュールの信頼性を維持することができる。なお、同じ符号で表した構成は、特に説明のない場合には同じ機能を有するものであり、以下も同様である。
【００７５】
したがって、この場合擬似ＳＲＡＭチップＰＳＲＡＭ２とエラー検出訂正回路ＥＣＣと代替処理回路ＲＥＰを内蔵しない大容量フラッシュメモリチップとでメモリモジュールを構成することが望ましい。
【００７６】
また、図１０は擬似ＳＲＡＭチップの別の構成例である。図１に示した擬似ＳＲＡＭチップＰＳＲＡＭ１が１つのメモリバンクＢ０から構成されていたのに対して、図１０に示す擬似ＳＲＡＭチップＰＳＲＡＭ３は複数のメモリバンクＢ０及びＢ１から構成されている。メモリバンクＢ０およびＢ１は、それぞれ、ロウデコーダＸＤＥＣ、カラムデコーダＹＤＥＣ、センスアンプＳＡ、メモリセル領域ＭＣＥＬから構成されている。
【００７７】
メモリバンクＢ０とメモリバンクＢ１とはそれぞれ独立に動作し、例えば、ロード命令やストア命令によるメモリバンクＢ０への書き込みおよびメモリバンクＢ０からの読み出しアクセスは、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからのメモリバンクＢ１への書き込みアクセス及びメモリバンクＢ１からの読み出しアクセスとは独立に行うことができるため、高速にフラッシュメモリとのデータ転送を行うことができる。
【００７８】
このようにマルチバンク構成とする場合には、どのバンクに対してバックグラウンドでのデータ転送を行っているかを示すための転送バンク信号ＴＢＫが設けられる。例えば、ロード命令やストア命令によりメモリバンクＢ１へのデータ転送が生じている間は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、転送バンク信号ＴＢＫがＨｉｇｈとなる。また、ロード命令やストア命令によりメモリバンクＢ０へのデータ転送が生じている間は、バックグランドデータ転送信号ＢＧＴがＨｉｇｈとなり、転送バンク信号ＴＢＫがＬｏｗとなる。どちらの場合も、データ転送が終了するとバックグランドデータ転送信号ＢＧＴがＬｏｗとなる。図１０の例のように２バンクであれば転送バンク信号は１ビットで足りるが、さらにそれより多い場合には転送バンク信号はバンク数に応じたビット数が必要になる。
【００７９】
この様に、メモリバンクを複数持つことによって、データ転送速度の高速化を可能とすることができる。
【００８０】
擬似ＳＲＡＭチップＰＳＲＡＭ１に代えて、擬似ＳＲＡＭチップＰＳＲＡＭ３を用いてメモリモジュールを構成し、図１に示すようなメモリシステムを構成する場合には、バックグランド転送信号ＢＧＴに加えて、転送バンク信号ＴＢＫが情報処理装置ＭＳ１に伝達される。また、図１１は擬似ＳＲＡＭチップＰＳＲＡＭ３を用いてメモリモジュールを形成した場合のメモリマネージメントＳＭＵによるメモリマップの一例を示したものである。
【００８１】
この例では、擬似ＳＲＡＭチップＰＳＲＡＭ３のアドレス空間は、アドレス空間の上部から、コントロールレジスタＳＲＥＧ、メモリバンクＢ１にワーク領域ＷＫ、メモリバンクＢ０にコピー領域ＣＰ、バッファＳＢＵＦの一部の領域がマッピングされている。フラッシュメモリチップＦＬＡＳＨ１のメインデータ領域ＦＭおよび代替領域ＦＲＥＰ内のデータは、ＳＲＡＭインタフェースＳＲＡＭ  ＩＦからのロード命令により、擬似ＳＲＡＭチップＰＳＲＡＭ３のコピー領域ＣＰ（メモリバンクＢ０）へ転送される。
【００８２】
こうして、フラッシュメモリＦＬＡＳＨ１に格納されたデータは予めロード命令によりデータ転送してメモリバンクＢ０に格納されたデータを読み出す。したがって、全アドレス空間を通じて擬似ＳＲＡＭの読み出し速度で読み出すことができる。一方、フラッシュメモリＦＬＡＳＨ１に格納するデータは最初にメモリバンクＢ０に書き込み、その後ストア命令によりデータ転送してメモリバンクＢ０に格納されたデータをフラッシュメモリＦＬＡＳＨ１に書き込むことができる。したがって、全アドレス空間を通じて擬似ＳＲＡＭの書き込み速度で書き込むことができる。さらに、メモリバンクＢ０とメモリバンクＢ１が独立に動作可能であるため、メモリバンクＢ１へのアクセス中でも、メモリバンクＢ０のデータ転送は停止せず行うことができるため、より高速なデータ転送が可能となる。
図１１では、フラッシュメモリＦＬＡＳＨ１に格納されたデータはメモリバンクＢ０にのみ割り当てられている例を示したが、もちろん、複数のメモリバンク（Ｂ０、Ｂ１）に割り当てることも可能である。
【００８３】
図１２は第２の実施の形態である情報処理装置ＭＳ２とメモリモジュールＭＭ２とから構成されるメモリシステムを示したものである。メモリモジュールＭＭ２は、複数の擬似ＳＲＡＭチップＰＳＲＡＭ４から構成されている。フラッシュメモリチップＦＬＡＳＨ２は、第１の実施の形態と同様なフラッシュメモリチップであって、ＮＡＮＤインタフェースＮＡＮＤ  ＩＦを装備している。２つの擬似ＳＲＡＭチップは同じメモリチップであり、マスター選択信号ＭＳＬを有している点に特徴がある。その他の構成は、図１、図９、図１０において説明したような構成を有する。このように、擬似ＳＲＡＭを複数用いることによりメモリモジュールの記憶容量を増やすことができる。
【００８４】
擬似ＳＲＡＭチップ１ＰＳＲＡＭ４ａおよび擬似ＳＲＡＭチップ２ＰＳＲＡＭ４ｂとフラッシュメモリチップＦＬＡＳＨ２との間のデータ転送はＮＡＮＤインタフェースＮＡＮＤ  ＩＦで行われ、擬似ＳＲＡＭチップ１ＰＳＲＡＭ４ａおよび擬似ＳＲＡＭチップ２ＰＳＲＡＭ４ｂと情報処理装置ＭＳ２との間のデータ転送はＳＲＡＭインタフェースＳＲＡＭ  ＩＦで行われる。
【００８５】
マスター選択信号ＭＳＬは、擬似ＳＲＡＭチップ１ＰＳＲＡＭ４ａおよび擬似ＳＲＡＭチップ２ＰＳＲＡＭ４ｂのどちらが、主体的にフラッシュメモリチップＦＬＡＳＨ２へアクセスを行うのかどうかを選択する信号である。図１２の例では、擬似ＳＲＡＭチップ１ＰＳＲＡＭ４ａではマスター選択信号ＭＳＬが電源端子ＶＤＤに接続され、主体的にフラッシュメモリチップＦＬＡＳＨ２へアクセスするマスター擬似ＳＲＡＭになる。一方、擬似ＳＲＡＭチップＰＳＲＡＭ４ｂではマスター選択信号ＭＳＬが接地端子ＶＳＳ（０Ｖ）に接続され、フラッシュメモリチップＦＬＡＳＨ２へは主体的にアクセスしないスレーブ擬似ＳＲＡＭとなる。
【００８６】
マスター擬似ＳＲＡＭとなった擬似ＳＲＡＭチップ１ＰＳＲＡＭ４ａのフラッシュ制御回路ＰＳＦＣＯＮがフラッシュメモリチップＦＬＡＳＨ２とのデータ転送のために制御信号を発生する。スレーブ擬似ＳＲＡＭとなった擬似ＳＲＡＭチップ２ＰＳＲＡＭ４ｂのフラッシュ制御回路ＰＳＦＣＯＮはデータ転送のための制御信号やデータを発生せず、擬似ＳＲＡＭチップ１ＰＳＲＡＭ４ａのフラッシュ制御回路ＰＳＦＣＯＮが発生する制御信号を用いて、フラッシュメモリチップＦＬＡＳＨ２とのデータ転送を行う。
【００８７】
フラッシュメモリへ主体的にアクセスするマスター擬似ＳＲＡＭが複数あると、フラッシュメモリへの制御信号が競合状態となり、フラッシュメモリと擬似ＳＲＡＭとの間のデータ転送がうまくいかず、複数の擬似ＳＲＡＭチップを用いて記憶容量を増大することが困難となる。本実施の形態によれば、マスター選択信号ＭＳＬを設けることによって、マスター擬似ＳＲＡＭとスレーブ擬似ＳＲＡＭを選択でき、複数の擬似ＳＲＡＭチップを用いて記憶容量を増大することができるため、携帯機器の要求に柔軟に対応できる。
図１３は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールの構成例を示したものである。図１３（Ａ）は上面図であり、図１３（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。
【００８８】
本実施の形態のマルチチップモジュールは、ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤（例えばガラスエポキシ基板でできたプリント回路ボード）ＰＣＢ上に、チップＣＨＩＰＭ１とチップＣＨＩＰＭ２とが積層されている。チップＣＨＩＰＭ１はフラッシュメモリで、チップＣＨＩＰＭ２は擬似ＳＲＡＭである。マルチチップモジュールにより、図１に示すメモリモジュールＭＭ１を１つの封止体に集積できる。チップＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ２で接続され、チップＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ１で接続されている。また、チップＣＨＩＰＭ１とチップＣＨＩＰＭ２とはボンディングワイヤＰＡＴＨ３で接続される。
【００８９】
チップの搭載された基盤ＰＣＢの上面は樹脂モールドが行われて、各チップと接続配線を保護する。なお、さらにその上から金属、セラミック、あるいは樹脂のカバーＣＯＶＥＲを使用しても良い。
【００９０】
本実施の形態例ではプリント回路ボードＰＣＢ上にベアチップを直接搭載するため、実装面積の小さなメモリモジュールを構成することができる。また、各チップを積層することができるため、チップと基盤ＰＣＢ間の配線長を短くすることができ、実装面積を小さくすることができる。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。
【００９１】
さらにチップ間をボンディングワイヤで直接配線することによって基盤上のボンディングパット数とボンディングワイヤの本数を削減して少ない工程数でメモリモジュールを製造することができる。樹脂のカバーを使用した場合には、より強靭なメモリモジュールを構成することができる。セラミックや金属のカバーを使用した場合には、強度のほか、放熱性やシールド効果に優れたメモリモジュールを構成することができる。
【００９２】
図１４は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールの別の構成例を示したものである。図１４（Ａ）は上面図であり、図１４（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。本構成例においては、チップＣＨＩＰＭ１、チップＣＨＩＰＭ２、チップＣＨＩＰＭ３が積層されている。例えば、チップＣＨＩＰＭ１がフラッシュメモリ、チップＣＨＩＰＭ２が擬似ＳＲＡＭ、チップＣＨＩＰＭ３が中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される情報処理装置ＭＳである。本マルチチップ・モジュールによって図１で示すメモリシステムを１つの封止体に集積できる。
【００９３】
チップＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ２で接続され、チップＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ１で接続されている。チップＣＨＩＰＭ１とチップＣＨＩＰＭ２はボンディングワイヤＰＡＴＨ３で接続される。また、チップＣＨＩＰＭ３の実装および配線にボールグリッドアレイが用いられている。
【００９４】
本実装方法では３チップを積層することができるので実装面積を小さく保つことができる。さらに、チップＣＨＩＰＭ３と基盤間の接続はボールグリッドアレイを用いるのでボンディングは不要となりボンディング配線の本数を削減することができるため、組み立て工数を削減でき、より信頼性の高いマルチチップモジュールが実現できる。
【００９５】
図１５は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１５（Ａ）は上面図であり、図１５（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。チップＣＨＩＰＭ１とチップＣＨＩＰＭ２が積層され、チップＣＨＩＰＭ３とチップＣＨＩＰＭ４が積層されている。例えば、チップＣＨＩＰＭ１は不揮発性メモリ、チップＣＨＩＰＭ２およびチップＣＨＩＰＭ３は擬似ＳＲＡＭである。チップＣＨＩＰＭ４は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される情報処理装置ＭＳである。本実装方法では、第２の実施の形態として示したメモリモジュールを用いたメモリシステムを１つの封止体に集積できる。
【００９６】
チップＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ２で接続され、チップＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ１で接続され、チップＣＨＩＰＭ３と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ４で接続されている。また、チップＣＨＩＰＭ２とチップＣＨＩＰＭ３はボンディングワイヤＰＡＴＨ５で接続され、チップＣＨＩＰＭ１とチップＣＨＩＰＭ２はボンディングワイヤＰＡＴＨ３で接続される。ＣＨＩＰＭ４の実装および配線にボールグリッドアレイ（ＢＧＡ）が用いられている。
図１６は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１６（Ａ）は上面図であり、図１６（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤ＰＣＢ上に、チップＣＨＩＰＭ１とチップＣＨＩＰＭ２とを積層し、チップＣＨＩＰＭ３を並べている。例えば、チップＣＨＩＰＭ１はフラッシュメモリ、チップＣＨＩＰＭ２およびチップＣＨＩＰＭ３は擬似ＳＲＡＭである。チップ間の配線及び各チップと基盤間の配線をボンディングワイヤ方式で統一することによって少ない工程数でメモリモジュールを製造することができる。本実装方法では、第２の実施形態として示したメモリモジュールＭＭ２を１つの封止体に集積できる。
【００９７】
チップＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ２で接続され、チップＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ１で接続され、チップＣＨＩＰＭ３と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ３で接続されている。
図１７は第３の実施の形態であるメモリモジュールを実装したマルチチップモジュールのさらに別の構成例を示したものである。図１７（Ａ）は上面図であり、図１７（Ｂ）は上面図に示したＡ−Ａ’線に沿った部分の断面図である。ボールグリッドアレイ（ＢＧＡ）によって装置に実装する基盤ＰＣＢ上に、チップＣＨＩＰＭ１とチップＣＨＩＰＭ２を積層し、チップＣＨＩＰＭ３とチップＣＨＩＰＭ４とを積層している。例えば、チップＣＨＩＰＭ１は不揮発性メモリ、チップＣＨＩＰＭ２およびチップＣＨＩＰＭ３は擬似ＳＲＡＭである。チップＣＨＩＰＭ４は中央演算装置ＣＰＵとＳＲＡＭコントローラＳＲＣとＤＲＡＭコントローラＳＤＣとから構成される情報処理装置ＭＳである。本マルチチップ・モジュールでは、第２の実施形態として示したメモリモジュールＭＭ２を用いたメモリシステムを１つの封止体に集積できる。
【００９８】
チップＣＨＩＰＭ１と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ２で接続され、チップＣＨＩＰＭ２と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ１で接続され、チップＣＨＩＰＭ３と基盤ＰＣＢ上のボンディングパットはボンディングワイヤＰＡＴＨ３で接続されている。ＣＨＩＰＭ４の実装および配線にボールグリッドアレイ（ＢＧＡ）が用いられている。
【００９９】
図１８は第４の実施の形態であるメモリモジュールを利用した携帯電話機の構成例を示す。携帯電話機は、アンテナＡＮＴ、無線ブロックＲＦ、ベースバンドブロックＢＢ、音声コーデックブロックＳＰ、スピーカーＳＫ、マイクロホンＭＫ、プロセッサＣＰＵ、液晶表示部ＬＣＤ、キーボードＫＥＹおよび本発明のメモリモジュールＭＥＭＰで構成される。
【０１００】
通話時の動作を説明する。  アンテナＡＮＴを通って受信された音声は無線ブロックＲＦで増幅され、ベースバンドブロックＢＢへ入力される。ベースバンドブロックＢＢでは、音声のアナログ信号をデジタル信号に変換し、エラー訂正と復号処理を行い、音声コーデックブロックＳＰへ出力する。音声コーデックブロックがデジタル信号をアナログ信号に変換しスピーカーＳＫに出力すると、スピーカーから相手の声が聞こえる。
【０１０１】
携帯電話機から、インターネットのホームページにアクセスし、音楽データをダウンロードし、再生して聞き、最後にダウンロードした音楽データを保存するという一連の作業を行うときの動作を説明する。
【０１０２】
メモリモジュールＭＥＭＰには、基本プログラム、アプリケーションプログラム（メール、Ｗｅｂブラウザ、音楽再生、ゲームなど）が格納されている。キーボードより、Ｗｅｂブラウザの起動を指示すると、メモリモジュールＭＥＭＰ内のＦＬＡＳＨに格納されているＷｅｂブラウザのプログラムが、同じメモリモジュールＭＥＭＰ内の擬似ＳＲＡＭへと転送される。擬似ＳＲＡＭへの転送が終了するとプロセッサＣＰＵは擬似ＳＲＡＭ内のＷｅｂブラウザのプログラムを実行し、液晶表示ＬＣＤにＷｅｂブラウザが表示される。所望のホームページにアクセスし、気に入った音楽データのダウンロードをキーボードＫＥＹより指示すると、音楽データは、アンテナＡＮＴを通って受信され、無線ブロックＲＦで増幅され、ベースバンドブロックＢＢへ入力される。ベースバンドブロックＢＢでは、アナログ信号である音楽データをデジタル信号に変換し、エラー訂正と復号処理を行う。最終的に、デジタル信号化された音楽データはメモリモジュールＭＥＭＰの擬似ＳＲＡＭへ一旦、格納され、フラッシュメモリへと転送される。
【０１０３】
次に、キーボードＫＥＹより、音楽再生プログラムの起動を指示するとメモリモジュールＭＥＭＰ内のフラッシュメモリに格納されている音楽再生プログラムが、同じメモリモジュールＭＥＭＰ内の擬似ＳＲＡＭへと転送される。擬似ＳＲＡＭへの転送が終了するとプロセッサＣＰＵは擬似ＳＲＡＭ内の音声再生プログラムを実行し、液晶表示ＬＣＤに音楽再生プログラムが表示される。
【０１０４】
キーボードＫＥＹより、擬似ＳＲＡＭへダウンロードした音楽データを聞くための指示を行うと、プロセッサＣＰＵは音楽再生プログラムを実行し、擬似ＳＲＡＭに保持している音楽データを処理し、最終的にスピーカーＳＫから音楽を聞くことができる。
このとき、本発明のメモリモジュールは大容量の擬似ＳＲＡＭを用いているため、Ｗｅｂブラウザと音楽再生プログラムは擬似ＳＲＡＭに保持されており、どちらのプログラムもＣＰＵによって同時に実行されている。さらに、電子メールプログラムを起動し、電子メールプログラム、メールの送受信も同時にできる。また、Ｗｅｂのブラウザを停止した場合でも、メモリモジュール内の擬似ＳＲＡＭには保持しているため、再起動時はすぐに起動することができる。キーボードＫＥＹより電源遮断の指示が入力されると、メモリモジュールＭＥＭＰは、ディープスタンバイ状態に移行し、最低限のデータ保持を行い、消費電力を極端に小さくできる。
【０１０５】
このように、本発明に係るメモリモジュールを用いることにより、大量のメール、音楽再生、アプリケ−ションプログラムや音楽データ、静止画像データ、動画データなどを格納でき、さらに複数のプログラムを同時に実行できる。図１８の構成に代えて、プロセッサＣＰＵとメモリモジュールＭＥＭＰとを１つの封止体に集積した本発明のメモリシステムを用いてもよい。１つの封止体に集積したメモリシステムを用いることによって、部品点数を削減できるため、低コスト化ができ、携帯電話の信頼性が向上する。
【０１０６】
【発明の効果】
ＳＲＡＭインタフェースと大容量フラッシュインタフェースの双方を装備した擬似ＳＲＡＭチップと大容量フラッシュメモリとでメモリモジュールを構成することにより、高速にデータを読み出し、書き出しが可能になる。
【図面の簡単な説明】
【図１】第１の実施の形態であるメモリシステムの構成図である。
【図２】第１の実施の形態であるメモリシステムのアドレスマップの一例を示す図である。
【図３】擬似ＳＲＡＭへのランダム読み出しアクセスのタイミングチャートである。
【図４】擬似ＳＲＡＭへのランダム書き込みアクセスのタイミングチャートである。
【図５】擬似ＳＲＡＭへのページ読み出しアクセスのタイミングチャートである。
【図６】擬似ＳＲＡＭへのページ書き込みアクセスのタイミングチャートである。
【図７】擬似ＳＲＡＭへのバースト読み出しアクセスのタイミングチャートである。
【図８】擬似ＳＲＡＭへのバースト書き込みアクセスのタイミングチャートである。
【図９】メモリモジュールを構成する擬似ＳＲＡＭの別の構成図である。
【図１０】メモリモジュールを構成する擬似ＳＲＡＭのさらに別の構成図である。
【図１１】図１０の擬似ＳＲＡＭを用いた場合におけるメモリシステムのアドレスマップの一例を示す図である。
【図１２】第２の実施の形態であるメモリシステムの構成図である。
【図１３】図１３（Ａ）は、メモリモジュールを実装したマルチチップモジュールの構成例の上面図であり、図１３（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１４】図１４（Ａ）は、メモリモジュールを実装したマルチチップモジュールの別の構成例の上面図であり、図１４（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１５】図１５（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１５（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１６】図１６（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１６（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１７】図１７（Ａ）は、メモリモジュールを実装したマルチチップモジュールのさらに別の構成例の上面図であり、図１７（Ｂ）はマルチチップモジュールの構成例の断面図である。
【図１８】本発明によるメモリシステムを利用した携帯電話の構成例を示すブロック図である。
【符号の説明】
ＣＬＫ…クロック、ＡＤ…アドレス信号線、ＣＭ…コマンド信号線、ＤＱ…データ入出力信号線、ＢＧＴ…バックグランドデータ転送信号、ＳＣＴＬ…制御回路、ＳＡＲＢ…アクセス調停回路、ＳＭＵ…メモリマネージメント回路、ＳＩＮＴ…初期化回路、ＳＲＥＦ…リフレッシュ制御回路、  ＳＲＥＧ…コントロールレジスタ、  ＳＢＵＦ…バッファ、ＰＳＲＡＭ１…擬似ＳＲＡＭ、ＹＤＥＣ…カラムデコーダ、ＸＤＥＣ…ロウデコーダ、ＳＡ…センスアンプ、ＷＬｎ、ＷＬｏ…ワード線、  ＢＬｎ、ＢＬｏ…ビット線、ＥＣＣ…エラー検出訂正回路、ＲＥＰ…代替処理回路、ＰＳＦＣＯＮ…フラッシュ制御回路、ＦＣＴＬ１…制御回路、ＭＡ…メモリアレイ、ＷＫ…ワーク領域、ＣＰ…コピー領域、ＣＰＵ…中央演算装置、ＭＳ１…情報処理装置、ＭＭ１…メモリモジュール、ＦＬＡＳＨ１…フラッシュメモリ、ＮＡＮＤ  ＩＦ…ＮＡＮＤインタフェース、ＳＤＲＡＭ  ＩＦ…ＳＤＲＡＭインタフェース、ＳＲＡＭ  ＩＦ…ＳＲＡＭインターフェース、ＳＲＣ…ＳＲＡＭコントローラ、ＳＢｏｏｔ…ブート領域、ＣＩＰ…初期自動転送領域、ＦＭ…メインデータ領域、Ｆｂｏｏｔ…初期プログラム領域、ＦＲＥＰ…代替領域、ＩＰ…初期自動転送領域、ＡｕｔｏＬｏａｄ…自動転送、ＡｕｔｏＢｏｏｔＬｏａｄ…自動ブートデータ転送、Ｌｏａｄ…ロード転送、Ｓｔｏｒｅ…ストア転送、ＶＤＤ…電源端子、ＶＤＤＱ…ＩＯ電源端子、ＶＳＳ…接地端子、ＭＳＬ…マスター選択信号、ＰＣＢ…プリント回路基板、ＣＯＶＥＲ…モジュールの封止カバー、ＰＡＴＨ１〜ＰＡＴＨ５…ボンディング配線、ＡＮＴ…アンテナ、ＲＦ…無線ブロック、ＢＢ…ベースバンドブロック、ＳＰ…音声コーデックブロック、ＳＫ…スピーカー、ＭＫ…マイクロホン、ＣＰＵ…プロセッサ、ＬＣＤ…液晶表示部、ＫＥＹ…キーボード、ＭＥＭＰ…メモリモジュール。
【図１】
2005038454.tif 000003
【図２】
2005038454.tif 000004
【図３】
2005038454.tif 000005
【図４】
2005038454.tif 000006
【図５】
2005038454.tif 000007
【図６】
2005038454.tif 000008
【図７】
2005038454.tif 000009
【図８】
2005038454.tif 000010
【図９】
2005038454.tif 000011
【図１０】
2005038454.tif 000012
【図１１】
2005038454.tif 000013
【図１２】
2005038454.tif 000014
【図１３】
2005038454.tif 000015
【図１４】
2005038454.tif 000016
【図１５】
2005038454.tif 000017
【図１６】
2005038454.tif 000018
【図１７】
2005038454.tif 000019
【図１８】
2005038454.tif 000020