(57)【要約】【課題】ゲート電極材料の安定かつ広範な仕事関数の制御を可能にし、ｎ型、ｐ型双方のＭＩＳＦＥＴに適用可能なゲート電極を備える半導体装置を提供する。【解決手段】金属元素Ｍと第１のＩＶ族半導体元素Ｓｉ1-a Ｇｅa(ただし、０≦ａ≦１)の化合物を有する第１のゲート電極を備えたｎ型半導体装置と、金属元素Ｍと第２のＩＶ族半導体元素Ｓｉ1-c Ｇｅc(ただし、０≦ｃ≦１，ａ≠ｃ)の化合物を有する第２のゲート電極を備えたｐ型半導体装置が同一基板に形成され、第１及び第２のゲート電極は、ＩＶ族半導体元素の組成比変化（ａ又はｃ）と仕事関数の間に安定かつ広範な相関関係を備える。【選択図】      図１
2005191545.tif 000002
【特許請求の範囲】
【請求項１】
シリコン基板と、前記シリコン基板上に形成されたｎ型半導体装置とｐ型半導体装置とを具備し、前記ｎ型半導体装置は、
前記シリコン基板の表面に形成されたｎ型チャネル領域と、
前記シリコン基板の表面に前記ｎ型チャネル領域を挟んで対向して形成されたｎ型ソース領域及びｎ型ドレイン領域と、
前記ｎ型ソース領域及び前記ｎ型ドレイン領域の間の前記ｎ型チャネル領域の前記表面上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された金属元素Ｍと第１のＩＶ族半導体元素Ｓｉ1-a Ｇｅa(ただし、０≦ａ≦１)の化合物を有する第１のゲート電極と、
を具備し、前記ｐ型半導体装置は、
前記シリコン基板の前記表面に形成されたｐ型チャネル領域と、
前記シリコン基板の表面に前記ｐ型チャネル領域を挟んで対向して形成されたｐ型ソース領域及びｐ型ドレイン領域と、
前記ｐ型ソース領域及び前記ｐ型ドレイン領域の間の前記ｐ型チャネル領域の前記表面上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された前記金属元素Ｍと第２のＩＶ族半導体元素Ｓｉ1-c Ｇｅc(ただし、０≦ｃ≦１，ａ≠ｃ)の化合物を有する第２のゲート電極と、
を具備することを特徴とする半導体装置。
【請求項２】
シリコン基板と、前記シリコン基板上に形成されたｎ型半導体装置とｐ型半導体装置とを具備し、前記ｎ型半導体装置は、
前記シリコン基板の表面に形成されたｎ型チャネル領域と、
前記シリコン基板の表面に前記ｎ型チャネル領域を挟んで対向して形成されたｎ型ソース領域及びｎ型ドレイン領域と、
前記ｎ型ソース領域及び前記ｎ型ドレイン領域の間の前記ｎ型チャネル領域の前記表面上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された金属元素Ｍと第１のＩＶ族半導体元素Ｓｉ1-a-b Ｇｅa Ｃb（ただし、０≦ａ≦１，０≦ｂ≦０．０２，０≦ａ＋ｂ≦１）の化合物を有する第１のゲート電極と、
を具備し、前記ｐ型半導体装置は、
前記シリコン基板の前記表面に形成されたｐ型チャネル領域と、
前記シリコン基板の表面に前記ｐ型チャネル領域を挟んで対向して形成されたｐ型ソース領域及びｐ型ドレイン領域と、
前記ｐ型ソース領域及び前記ｐ型ドレイン領域の間の前記ｐ型チャネル領域の前記表面上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された前記金属元素Ｍと第２のＩＶ族半導体元素Ｓｉ1-c-d ＧｅcＣd（ただし、０≦ｃ≦１，０≦ｄ≦０．０２，０≦ｃ＋ｄ≦１，ａ≠ｃかつｂ、ｄの少なくとも一方が≠０）の化合物を有する第２のゲート電極と、
を具備することを特徴とする半導体装置。
【請求項３】
前記金属元素Ｍは、Ｎｉ、Ｐｄ、Ｐｔ、Ｔａ，Ｅｒ，Ｔｉ及びＺｒから選ばれる１つの金属元素であることを特徴とする請求項１または２のいずれかに記載の半導体装置。
【請求項４】
前記第１及び第２のゲート電極は、ａ≦０．３かつｃ≦０．３を満たすことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
前記金属元素ＭはＮｉであり、ｃ＞ａを満たすことを特徴とする請求項１、２，４のいずれかに記載の半導体装置。
【請求項６】
前記金属元素Ｍは、Ｎｉ、Ｐｄ及びＰｔから選ばれる２つ以上の金属元素、若しくはＴｉ及びＺｒを含むことを特徴とする請求項１、２，４のいずれかに記載の半導体装置。
【請求項７】
前記第１のゲート電極及び前記第２のゲート電極の少なくとも一方は、Ａｓ，Ｐ、Ｂから選ばれた１つが添加されていることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
【請求項８】
前記ｎ型半導体装置及び前記ｐ型半導体装置は、完全に空乏化されるように構成されていることを特徴とする請求項１乃至７のいずれかに記載の半導体装置。
【請求項９】
前記ｎ型半導体装置及び前記ｐ型半導体装置は、相補型半導体装置を為すことを特徴とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】
前記第１のゲート電極及び前記第２のゲート電極は、共にＢが添加されており、前記第１のゲート電極においてａ≠０、前記第２のゲート電極においてｃ＝０、ｂ＋ｄ＞０を満足することを特徴とする請求項１乃至６、８及び９のいずれかに記載の半導体装置。
【請求項１１】
前記第１のゲート電極のＧｅ組成がＳｉに対して５％以上であることを特徴とする請求項１乃至１０のいずれかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電界効果トランジスタを備える半導体装置に関する。
【背景技術】
【０００２】
集積回路の高機能化には、その構成要素であるＭＩＳＦＥＴ（金属−絶縁体−半導体接合を備える電界効果トランジスタ）やＣＭＩＳＦＥＴ（金属−絶縁体−半導体接合を備える相補型電界効果トランジスタ）等の素子の高性能化が必要である。素子の高性能化は、基本的には比例収縮則により行われてきたが、近年、物性的限界により様々な問題が生じている。その１つにＭＩＳＦＥＴの閾値電圧調整の問題がある。
【０００３】
現状では、閾値電圧はチャネル領域の不純物濃度により調整している。しかし、この方法を用いると、キャリアの移動度低下に伴い、ＭＩＳＦＥＴのＯＮ／ＯＦＦ特性が悪化してしまう。また、微細化以外のＭＩＳＦＥＴ高性能化の方法として、完全空乏型のＭＩＳＦＥＴがあるが、この場合不純物濃度のみによる調整方法では、ＭＩＳＦＥＴの閾値電圧制御ができない。
【０００４】
そこで、現在、ゲート電極材料の仕事関数を用いて閾値電圧調整を行うことが試みられている。現在製造されている技術世代以降においても現在同様、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのゲート電極には異なる仕事関数が求められ、ゲート電極の低抵抗化のために多結晶Ｓｉゲート電極に代え、金属電極を用いてこれを達成する必要がある。しかし、全く異なるゲート電極材料を用いると製造方法の複雑化、高コスト化が予想される。このため、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴのゲート電極材料に、組成や濃度を変化させた同種の化合物を用いることにより仕事関数の制御を行う方法が模索されている。
【０００５】
例えば、ＲｕＴａ合金のＲｕとＴａの組成比を用いて仕事関数の制御を行う方法（非特許文献１参照。）、（ＮｉＣｏ）ＳｉのＮｉＳｉとＣｏＳｉの組成比を用いる方法（非特許文献２参照。）やＮｉＳｉ中のＢ、Ｐ、Ａｓ等の不純物濃度を用いる方法（非特許文献２参照。）、ＳｉＧｅのＳｉとＧｅの組成比を用いる方法（特許文献１参照）等が報告されている。
【非特許文献１】Jaehoon Lee et al., IEDM Tech. Dig., 2002 p.359-362
【非特許文献１】J.Kedzierski et al., IEDM Tech. Dig., 2002 p.247-250
【特許文献１】特開2002-43566公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
ゲート電極材料には、ゲート電極材料の組成や添加物濃度の変動と仕事関数の間に安定な相関関係があることが求められる。これにより、求められる閾値電圧に対する仕事関数の制御性を高めることができる。また、同一基板上にｎ型とｐ型双方のＭＩＳＦＥＴを備える装置では、仕事関数の変化範囲が、ｎ型とｐ型双方のＭＩＳＦＥＴに求められる範囲を包含することが望ましい。これにより、製造方法の複雑化・高コスト化を抑制できる。しかし、上述した方法はこれらの要件を備えるものではなかった。
【０００７】
ＲｕＴａ合金の金属組成比と仕事関数の間には、相関関係は見られる。しかし、耐熱性が低く、少なくとも約５００℃以上の熱処理により仕事関数は不規則変動する。従って、この相関関係は熱的に不安定であるといえる。また、熱処理を行うことにより、ゲート電極のＲｕやＴａがチャネル領域に拡散し、ＭＩＳＦＥＴのＯＮ／ＯＦＦ特性が低下するという問題もある。
【０００８】
（ＮｉＣｏ）Ｓｉについては、ＮｉとＣｏの組成比と仕事関数の間に一定の相関関係は見られず、また、仕事関数の変化範囲も狭く、約０．２ｅＶの幅しか持たない。
【０００９】
ＮｉＳｉ中のＢ、Ｐ、Ａｓ等の不純物濃度と仕事関数の間には相関関係は見られるが、その仕事関数の変化範囲は、完全空乏型素子に対しては充分な変調幅であるが、完全空乏型素子でないバルクデバイスで充分に低い閾値電圧を得るためには不十分である。
【００１０】
ゲート電極材料としてＳｉＧｅを用いた場合、ＳｉとＧｅの組成比と仕事関数の間に相関関係はある。しかし、その変化範囲は、約４．７ｅＶから約５．２ｅＶであり、現状以降の技術世代では、ｐ型ＭＩＳＦＥＴのみにしか適用できない。
【００１１】
本発明は、上記問題点を解決するためになされたもので、ゲート電極材料の変動と仕事関数の間に安定な相関関係があり、かつ、同一基板上にｎ型とｐ型のＭＩＳＦＥＴを備える装置では、仕事関数の変化範囲が、ｎ型とｐ型双方のＭＩＳＦＥＴに求められる範囲を包含するゲート電極を備えた半導体装置を提供するものである。
【課題を解決するための手段】
【００１２】
本発明の提供する半導体装置は、シリコン基板と、前記シリコン基板上に形成されたｎ型半導体装置とｐ型半導体装置とを具備し、前記ｎ型半導体装置は、前記シリコン基板の表面に形成されたｎ型チャネル領域と、前記シリコン基板の表面に前記ｎ型チャネル領域を挟んで対向して形成されたｎ型ソース領域及びｎ型ドレイン領域と、前記ｎ型ソース領域及び前記ｎ型ドレイン領域の間の前記ｎ型チャネル領域の前記表面上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された金属元素Ｍと第１のＩＶ族半導体元素Ｓｉ1-a Ｇｅa(ただし、０≦ａ≦１)の化合物を有する第１のゲート電極とを具備し、前記ｐ型半導体装置は、前記シリコン基板の前記表面に形成されたｐ型チャネル領域と、前記シリコン基板の表面に前記ｐ型チャネル領域を挟んで対向して形成されたｐ型ソース領域及びｐ型ドレイン領域と、前記ｐ型ソース領域及び前記ｐ型ドレイン領域の間の前記ｐ型チャネル領域の前記表面上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された前記金属元素Ｍと第２のＩＶ族半導体元素Ｓｉ1-c Ｇｅc(ただし、０≦ｃ≦１，ａ≠ｃ)の化合物を有する第２のゲート電極とを具備することを特徴とする。
【発明の効果】
【００１３】
本発明によれば、ゲート電極材料の変化と仕事関数の間に安定な相関関係があることにより、所望される閾値電圧に対する仕事関数の制御性を高めることができ、かつ、同一基板上にｎ型とｐ型双方のＭＩＳＦＥＴを備える装置では、仕事関数の変化範囲が、ｎ型とｐ型双方のＭＩＳＦＥＴに求められる範囲を包含することにより、製造方法の複雑化・高コスト化を抑制できる半導体装置を提供することができる。
【発明を実施するための最良の形態】
【００１４】
以下に、本発明の各実施の形態について図面を参照しながら説明する。なお、実施の形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所がある。発明の実施に際しては、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。
【００１５】
各実施の形態においては、ｓｕｂ−３０ｎｍ技術世代に求められる閾値電圧約０．２ＶのＣＭＩＳＦＥＴ（金属−絶縁物−半導体接合を備える相補型電界効果トランジスタ）を例に挙げて説明を行う。しかし、本発明はこれに限定されるものではなく、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴが同一基板上に備えられ両者に求められる閾値電圧が近接しているために、ｎ型ＭＩＳＦＥＴとｐ型ＭＩＳＦＥＴに異なる仕事関数が求められる装置に適用できる。例えば、メモリーとロジック回路が同一チップ上に混載されるシステムＬＳＩ等で、上記のことが要求される。また、シリコン酸化物に替えて、その他のゲート絶縁膜を用いたＭＩＳＦＥＴについても、同様に各実施の形態を適用できる。
【００１６】
（第一の実施の形態）
第一の実施の形態に係わるＣＭＩＳＦＥＴについて図１を参照して説明する。図１に示すように、ｐ型シリコン基板１上において、ｎ型ＭＩＳＦＥＴ２とｐ型ＭＩＳＦＥＴ３は、分離領域４により分離して形成されている。
【００１７】
まず、ｎ型ＭＩＳＦＥＴ２について説明する。ｐ型シリコン基板１上にｐ型ウェル５（ｐ型不純物領域）が形成され、ｐ型ウェル５の上部中央は、ｎ型チャネル領域６である。なお、ｎ型チャネル領域とは、ゲート電圧印加時ｎ型チャネルが形成される領域を称する。このｎ型チャネル領域６の上には第１のゲート絶縁膜７があり、第１のゲート絶縁膜７の上には第１のゲート電極８が形成されている。第１のゲート電極８は、第１のゲート側壁絶縁膜９により挟まれている。ｐ型ウェル５上部におけるｎ型チャネル領域６を挟む位置に、一対のｎ型ソース・ドレイン領域１０（ｎ型高濃度不純物領域）が形成されている。ｎ型ソース・ドイレン領域１０の上部には一対の第１のコンタクト電極１１が形成されている。このように、ｐ型ウェル５上にｎ型ＭＩＳＦＥＴ２が形成されている。
【００１８】
一方、ｐ型ＭＩＳＦＥＴ３においても導電型が異なる他は、同様に、ｎ型ウェル１２（ｎ型不純物領域）、ｐ型チャネル領域１３、第２のゲート絶縁膜１４、第２のゲート電極１５、第２のゲート側壁１６、ｐ型ソース・ドレイン領域１７（ｐ型高濃度不純物領域）、第２のコンタクト電極１８が形成されている。
【００１９】
さらに、第１のコンタクト電極１１の一方と第２のコンタクト電極１８の一方は、配線により接続される。これにより、ｎ型ＭＩＳＦＥＴ２とｐ型ＭＩＳＦＥＴ３は、相補的に働くＣＭＩＳＦＥＴを構成する。
【００２０】
第１のゲート電極８及び第２のゲート電極１５の材料は、金属元素ＭとＩＶ族半導体元素ＳｉＧｅの化合物Ｍ（ＳｉＧｅ）を用いる。このＭ（ＳｉＧｅ）は、金属シリサイドＭＳｉと金属ジャーマナイドＭＧｅの混晶化合物を示す。Ｍ（ＳｉＧｅ）中のＭＳｉに対するＭＧｅ比は、第１のゲート電極８及び第２のゲート電極１５の材料ともに、０―１００％の任意の値を有することができるが、ゲート電極８及びゲート電極１５で同じ組成はとらない。すなわち、第１のゲート電極８材料はＭ（Ｓｉ1-a Ｇｅa ）（ただし、０≦ａ≦１）であり、第２のゲート電極１５材料はＭ（Ｓｉ1-c Ｇｅc ）（ただし、０≦ｃ≦１）であるが、両者のＭＧｅ比（Ｍ（ＳｉＧｅ）中におけるＭＧｅの比率）ａとｃは異なる（ａ≠ｃ）。
【００２１】
第一の実施の形態によれば、ＭＳｉとＭＧｅの仕事関数は材料固有の値であり、両者の仕事関数の範囲において、ＭＧｅ比は仕事関数と一定の相関関係を備える。よって、少なくとも一方のゲート電極にＧｅを添加することで、夫々のゲート電極の仕事関数をある値に任意制御できる。さらに、ゲート電極材料Ｍ（ＳｉＧｅ）は、耐熱性が高く、後述する温度以下ならば、熱処理により仕事関数は変動しない。また、仕事関数に影響を及ぼしているのは、界面から数ｎｍの深さまでのゲート電極材料Ｍ（ＳｉＧｅ）であり、ゲート絶縁膜との界面に偏析した不純物等の一部のみではないため、不純物のみによる仕事関数制御よりも所望する仕事関数からのばらつきも小さい。これらの特徴により、ＭＧｅ比と仕事関数の相関関係は、安定であると言える。これにより、ゲート電極材料Ｍ（ＳｉＧｅ）は、ＭＧｅ比を用いて仕事関数を制御することができ、所望される閾値電圧に対応することが可能となる。また、詳しくは第４の実施形態において記述するが、一方のゲート電極のみのＭＧｅ組成（ａまたはｃ）を０とすることで、特にＢを含む場合に、より広い範囲で仕事関数の制御が可能となる。
【００２２】
また、第一の実施の形態によれば、Ｍ（ＳｉＧｅ）を用いたゲート電極材料は、仕事関数の変化範囲が、ｎ型とｐ型双方のＭＩＳＦＥＴに求められる範囲を包含する。これにより、本実施の形態のＣＭＩＳＦＥＴは、ｎ型ＭＩＳＦＥＴ２とｐ型ＭＩＳＦＥＴ３のゲート電極材料について、同種の化合物を用いることを可能にする。これにより、本実施の形態のＣＭＩＳＦＥＴは、製造方法の複雑化・高コスト化を抑制できる。
【００２３】
また、第一の実施の形態において、ＭＧｅ組成においてａ≠ｃ≠０の範囲であれば、低温の熱処理でＳｉＧｅからＭ（ＳｉＧｅ）を形成することが可能となる。これは、製造方法温度の低温化につながり、デバイス設計及び製造方法の観点から好ましい。
【００２４】
また、第一の実施の形態によれば、熱処理により、Ｍ（ＳｉＧｅ）の構成元素がチャネル領域に拡散する現象は確認されていないため、ＭＩＳＦＥＴのＯＮ／ＯＦＦ特性が低下するという問題もない。
【００２５】
Ｍは、そのシリサイドが金属的な電気伝導特性を示す元素であり、Ｖ、Ｃｒ、Ｍｎ、Ｙ、Ｍｏ、Ｒｕ、Ｒｈ、Ｈｆ、Ｔａ、Ｗ、Ｉｒ、Ｃｏ、Ｔｉ、Ｐｔ、Ｐｄ、Ｚｒ、Ｇｄ、Ｄｙ、Ｈｏ、Ｅｒ等から選ばれる。金属元素Ｍは、各々の技術世代に必要とされる閾値電圧、製造工程の温度条件等により適宜選ばれる。
【００２６】
例えば、ｓｕｂ−３０ｎｍ技術世代に求められる閾値電圧約０．２Ｖ前後を想定した場合、完全空乏型ＭＩＳＦＥＴには金属シリサイドの仕事関数がＳｉの禁制帯中央付近にある金属、すなわち、Ｎｉ、Ｔｉ、Ｔａ，Ｚｒ、Ｃｏ、Ｗ、Ｖ、Ｍｏ及びＩｒが好ましい。バルクＭＩＳＦＥＴには、メタルシリサイドの仕事関数がＳｉバンドギャップ端部周辺に位置する金属、即ちＰｄ、Ｐｔ、Ｅｒが好ましい。さらに、この中から、高耐熱性かつ低比抵抗を備えるＭ（ＳｉＧｅ）を形成する金属元素Ｍとしては、Ｎｉ、Ｐｄ、Ｐｔ、Ｔｉ、Ｚｒ、Ｅｒ及びＴａが挙げられる。
【００２７】
Ｎｉ（ＳｉＧｅ）、Ｐｄ（ＳｉＧｅ）、Ｐｔ（ＳｉＧｅ）、Ｔｉ（ＳｉＧｅ）2 及びＺｒ（ＳｉＧｅ）2 の耐熱性について説明する。Ｎｉ（ＳｉＧｅ）については、ＮｉＳｉにＮｉＧｅが混成することにより、ＮｉＳｉ2 相の形成を抑制する。ＮｉＳｉ2 相は、ＮｉＳｉより高い比抵抗を有し、Ｎｉ／Ｓｉ系では約７５０℃で形成される。ＮｉＳｉへのＧｅの添加は７５０℃以上の温度でのＮｉＳｉ2 の形成を抑制する。従って、Ｎｉ（ＳｉＧｅ）は、少なくとも約７５０℃の耐熱性を備える。Ｐｄ（ＳｉＧｅ）については、ＭＧｅ比が低い程耐熱性は向上し、約６００℃以上約７５０℃以下の耐熱性を備える。Ｐｔ（ＳｉＧｅ）については、ＰｔＳｉは約７５０℃以上の熱処理でＧｅを偏析析出させる特徴を持つため、約７００℃の耐熱性を備える。Ｔｉ（ＳｉＧｅ）2 及びＺｒ（ＳｉＧｅ）2 については、約７５０℃の耐熱性を備える。またＥｒ及びＴａに関しても、Ｇｅ組成＞Ｅｒ組成のＥｒＧｅx、及びＴａ3Ｇｅ5の融点及び共晶点は、夫々１３８７℃及び１１００℃であり、耐熱性に優れており、Ｓｉを加えることでさらにその耐熱性は改善される。
【００２８】
金属元素Ｍの種類により異なるが、一般に、ａ≦０．３かつｃ≦０．３を満たすことは、現状用いる材料及び製造方法との整合性に優れるという点で好ましい。
【００２９】
例えば、Ｎｉ（ＳｉＧｅ）をゲート電極に用いると、ＮｉＳｉはＮｉＧｅの仕事関数より小なので、ＮｉＧｅ比は大になるほど仕事関数は大となる。従って、ｎ型ＭＩＳＦＥＴ２における第１のゲート電極８材料のＮｉＧｅ比ａはｐ型ＭＩＳＦＥＴ３における同ｃより小、すなわち、ｃ＞ａとなる。後述するように、少なくとも約４．６ｅＶ以上約５．１ｅＶ以下の範囲において、Ｎｉ（ＳｉＧｅ）のＮｉＧｅ比と仕事関数は、安定な相関関係を示す。
【００３０】
ｎ型チャネル領域６及びｐ型チャネル領域１３は、Ｓｉ、ＳｉＧｅ、Ｇｅ、歪Ｓｉ、あるいはその他のチャネル領域材料等を用いる。なお、不純物を適宜添加してもよい。これにより、チャネルの不純物濃度による閾値電圧の補助的制御が可能となる。
【００３１】
第１のコンタクト電極１１及び第２のコンタクト電極１８の材料としては、金属の他、金属シリサイドが挙げられる。製造方法の観点から、第１のゲート電極８及び第２のゲート電極１５の材料に用いたＭ（ＳｉＧｅ）と同じ金属元素Ｍによる金属シリサイドＭＳｉを用いることが好ましい。
【００３２】
第１のゲート絶縁膜７及び第２のゲート絶縁膜１４は、シリコン酸化膜、高誘電体絶縁膜（シリコン酸化膜に比して高誘電率である絶縁膜材料）、あるいはこれらの混合材料等が挙げられる。高誘電体絶縁膜としては、例えば、Ｚｒシリケート、Ｈｆシリケート等の金属シリケート（シリコン酸化物に金属イオンを加えた材料）の他に、Ｓｉ3 Ｎ4 、Ａｌ2 Ｏ3 、Ｔａ2 Ｏ5 、ＴｉＯ2 、Ｌａ2 Ｏ5 、ＣｅＯ2 、ＺｒＯ2 、ＨｆＯ2 、ＳｒＴｉＯ3 、Ｐｒ2 Ｏ3 等が挙げられる。各技術世代のＭＩＳＦＥＴに応じ、必要な材料を適宜選択する。ｓｕｂ−３０ｎｍ技術世代においては、そのＳｉ酸化物換算膜厚は２ｎｍ以下が好ましい。
【００３３】
分離領域４は、ＭＩＳＦＥＴ等の素子を分離するためのものであり、ＳｉＯ2 等の絶縁材料を用いて形成される。
【００３４】
以下に、第一の実施の形態の変形例を２つ述べる。
【００３５】
変形例１は、第一の実施の形態のＣＭＩＳＦＥＴをショットキー・ソース・ドレインＣＭＩＳＦＥＴに適用したものである。変形例１に係わるＣＭＩＳＦＥＴについて、図２を参照して第一の実施の形態と異なる箇所について説明する。
【００３６】
図２に示すように、図１におけるｎ型ソース・ドレイン領域１０及び第１のコンタクト電極１１の場所及び機能は第１のソース・ドレイン電極１９に置き換えられている。同様に、ｐ型ソース・ドレイン領域１７及び第２のコンタクト電極１８の場所及び機能は第２のソース・ドレイン電極２０に置き換えられている。
【００３７】
第１のソース・ドレイン電極１９及び第２のソース・ドレイン電極２０の材料は、金属シリサイドを用いる。製造方法の観点から、第１のゲート電極８及び第２のゲート電極１５の材料に用いたＭ（ＳｉＧｅ）と同じ金属元素ＭであるＭＳｉを用いることが好ましい。ＣＭＩＳＦＥＴ性能の観点から、ｎ型ＭＩＳＦＥＴ２、ｐ型ＭＩＳＦＥＴ３夫々に対してショットキー障壁の低い金属シリサイドを夫々適宜選択することが好ましい。例えば、ｎ型ＭＩＳＦＥＴ２の第１のソース・ドレイン電極１９の材料は、電子に対してショットキー障壁が低いＧｄＳｉ2 、ＤｙＳｉ2、ＨｏＳｉ2、ＥｒＳｉ2等の希土類金属シリサイドを用いることが好ましく、ｐ型ＭＩＳＦＥＴ３の第２のソース・ドレイン電極２０の材料は、正孔に対してショットキー障壁の低いＰｄＳｉ、ＰｔＳｉ等の貴金属シリサイドを用いると好ましい。
【００３８】
変形例１によれば、第一の実施の形態と同様に、ゲート電極Ｍ（ＳｉＧｅ）のＭＧｅ比によりＣＭＩＳＦＥＴの閾値電圧制御が可能である。変形例１に係わるショットキー・ソース・ドレインＣＭＩＳＦＥＴは、バリスティック伝導素子として用いることが可能であり、バリスティック伝導素子は、低基板不純物濃度を採る必要があるため、ゲート電極による閾値電圧制御が望まれる。このため、変形例１のゲート電極を用いる効果は特に大きい。
【００３９】
変形例２は、第一の実施の形態のｐ型ＭＩＳＦＥＴ３の第２のゲート電極１５をＭ（ＳｉＧｅ）層１５ａと高不純物濃度多結晶ＳｉＧｅ層１５ｂの積層にしたものである。変形例２に係わるＣＭＩＳＦＥＴについて、図．３を参照して第一の実施の形態と異なる箇所について説明する。
【００４０】
図３に示すように、図１に示すｐ型ＭＩＳＦＥＴ３の第２のゲート電極１５は、上層であるＭ（ＳｉＧｅ）層１５ａと下層である高Ｂ濃度多結晶ＳｉＧｅ層１５ｂの多層構造に置き換えられている。
【００４１】
変形例２によれば、ｐ型ＭＩＳＦＥＴ３の第２のゲート電極１５の仕事関数は、下層である高Ｂ濃度多結晶ＳｉＧｅ層１５ｂにより定まる。これにより、ｎ型ＭＩＳＦＥＴ２の第１のゲート電極８の材料については、特に好ましいＭ（ＳｉＧｅ）のＭを選択できる等、Ｍ（ＳｉＧｅ）の選択の自由度が増す。なお、高Ｂ濃度多結晶ＳｉＧｅは、そのＧｅ比（ＳｉＧｅ中におけるＧｅの比率）に伴い、ｐ型ＭＩＳＦＥＴに適した仕事関数の範囲、すなわち、約４．７ｅＶ以上約５．２ｅＶ以下で変化する。多結晶ＳｉＧｅは多結晶Ｓｉに比して、Ｂの溶解度が高い。このため、他の不純物に比して、高濃度のＢが添加できるので、ゲート電極の空乏化を抑制できる。また、ＳｉＧｅ中のＢは界面のみに偏析するのではなく、結晶内に均一に分布しているので、不純物の濃度ばらつきによる仕事関数への影響は小さい。
【００４２】
また、変形例２によれば、第２のゲート電極１５の上層にＭ（ＳｉＧｅ）層１５ａを備えることにより、高不純物濃度多結晶ＳｉＧｅ単層のゲート電極に比して、比抵抗を低くすることができる。比抵抗低減の観点から、高不純物濃度多結晶ＳｉＧｅ層１５ｂは薄い方が好ましく、製造コストの観点からＭ（ＳｉＧｅ）層１５ａの厚さは、ゲート電極８の高さと等しい方が好ましい。
【００４３】
後述する製造方法の例で示すように、多結晶ＳｉＧｅにＮｉを蒸着させることにより、Ｎｉ（ＳｉＧｅ）を形成する。その際、予め高不純物濃度多結晶ＳｉＧｅ層１５ｂとなる部位に不純物を添加し、Ｎｉ（ＳｉＧｅ）を形成する工程において、ｐ型ＭＩＳＦＥＴ３の第２のゲート電極１５の厚さよりＮｉ（ＳｉＧｅ）層が薄く形成するようにＮｉ膜厚を調整し、高不純物濃度多結晶ＳｉＧｅ層１５ｂを形成する。
【００４４】
（第二の実施の形態）
第二の実施の形態に係わるＣＭＩＳＦＥＴについて、第一の実施の形態と異なる箇所を説明する。第二の実施の形態のＣＭＩＳＦＥＴは、第一の実施形態に係るＣＭＩＳＦＥＴと同じ技術思想に基づくものであるが、ゲート電極にＣを添加した点が第１の実施形態と異なる。従って、第二の実施の形態のＣＭＩＳＦＥＴの断面構造は、第一の実施の形態と同様とすることができるので、図１を参照しつつ説明する。
【００４５】
第１のゲート電極８及び第２のゲート電極１５の材料には、金属元素ＭとＩＶ族半導体元素ＳｉＧｅＣの化合物Ｍ（ＳｉＧｅＣ）が用いられ、その組成中のＩＶ族半導体元素であるＧｅ及びＣは、少なくとも一方のゲート電極に固溶している。すなわち、第１のゲート電極８材料は、Ｍ（Ｓｉ1-a-b Ｇｅa Ｃb ）（ただし、０≦ａ≦１，０≦ｂ≦０．０２，０≦ａ＋ｂ≦１）であり、第２のゲート電極１５材料は、Ｍ（Ｓｉ1-c-d Ｇｅc Ｃd ）（ただし、０≦ｃ≦１，０≦ｄ≦０．０２，０≦ｃ＋ｄ≦１）である。ただし、両者のＭＧｅ比（ａとｃ）は異なり、かつＭＣ比（ｂとｄ）のいずれか一方は有限の値をとる（ａ≠ｃ若しくはｂとｄのいずれか一方が≠０）。
【００４６】
第二の実施の形態によれば、ゲート電極材料Ｍ（ＳｉＧｅＣ）は、Ｍ（ＳｉＧｅ）に比して、耐熱性が向上する。従って、第二の実施の形態のＣＭＩＳＦＥＴでＣをどちらのゲート電極にも含む場合には、さらに高温の熱処理を要する製造方法にも適用可能となる。
【００４７】
また、第二の実施の形態によれば、Ｍ（ＳｉＧｅＣ）中のＣは、ＧｅがＳｉより原子半径が大であることによる歪を補償できるので、金属とＩＶ族半導体元素の化合物は更に安定化する。なお、約１％のＣは約１０％のＧｅの歪を補償することが解っている。
【００４８】
また、第二の実施の形態によれば、Ｍ（ＳｉＧｅＣ）中のＣは、不純物Ｂの拡散抑制の効果があるため、Ｂを添加した場合に、金属とＩＶ族半導体元素の化合物は高温熱処理後も高不純物濃度が維持できる。
【００４９】
また、第二の実施の形態によれば、ＭＣ比を制御することにより、仕事関数の補助的制御が可能となる。なお、ＭＣ比（Ｍ（ＳｉＧｅＣ）中におけるＭＣの比率）が上述した範囲であることにより、Ｃは結晶性良くゲート電極に固溶する。
【００５０】
なお、金属元素ＭとＩＶ族半導体元素ＳｉＣの化合物Ｓｉ1-b Ｃb(ただし、０＜ｂ≦０．０２)をゲート電極材料に用いた場合も、不純物Ｂ拡散の抑制の効果と仕事関数の補助的制御は期待できる。
【００５１】
さらに、第２の実施形態は、先に述べた第１の実施形態、あるいは後述の第３〜第５の実施形態と組み合わせて実施することが可能である。
【００５２】
（第三の実施の形態）
第三の実施の形態に係わるＣＭＩＳＦＥＴについて、第一の実施の形態と異なる箇所を説明する。第三の実施の形態のＣＭＩＳＦＥＴは、第一の実施形態に係るＣＭＩＳＦＥＴのゲート電極の材料Ｍ（ＳｉＧｅ）のＭに複数の金属元素を用い、かつ、Ｍ（ＳｉＧｅ）は同一の結晶構造を備えることを特徴とする。従って、第三の実施の形態のＣＭＩＳＦＥＴの断面構造は、第一の実施の形態と同様とすることができるので、図１を参照しつつ説明する。
【００５３】
第１のゲート電極８及び第２のゲート電極１５の材料は、第一の実施の形態と同様に、金属とＩＶ族半導体元素の化合物Ｍ（ＳｉＧｅ）を用いる。ただし、Ｍは、Ｎｉ、Ｐｄ及びＰｔより選ばれる２種以上の金属元素、またはＴｉ及びＺｒである。
【００５４】
Ｎｉ、Ｐｄ及びＰｔを例に説明する。第三の実施の形態によれば、上述した混晶化合物は、ＮｉＳｉＧｅ比、ＰｄＳｉＧｅ比若しくはＰｔＳｉＧｅ比を調整することにより、歪補償をする効果を有するので、金属とＩＶ族半導体元素の化合物の更なる安定化を図れる。Ｎｉ、Ｐｄ、Ｐｔは、原子半径について、Ｎｉ＜Ｐｄ＜Ｐｔの関係を有する。例えば、ＮｉＰｔ（ＳｉＧｅ）において、ＮｉＳｉＧｅ比を大とし、ＰｔＳｉＧｅ比を小とすることは、ＧｅがＳｉより原子半径が大であることによる歪を補償する。
【００５５】
また、第三の実施の形態によれば、ＮｉＳｉＧｅ、ＰｄＳｉＧｅ若しくはＰｔＳｉＧｅの仕事関数は材料固有の値であるので、これらの仕事関数の範囲において、ＮｉＳｉＧｅ比、ＰｄＳｉＧｅ比若しくはＰｔＳｉＧｅ比は仕事関数と一定の相関関係を備える。このため、ＮｉＳｉＧｅ比、ＰｄＳｉＧｅ比若しくはＰｔＳｉＧｅ比により仕事関数を補助的に制御できる。例えば、ＮｉＳｉの仕事関数は、約４．６ｅＶであり、ＰｔＳｉの仕事関数は、約４．８ｅＶである。従って、Ｎｉ（ＳｉＧｅ）の仕事関数の変化範囲より大である仕事関数を所望する場合に、ＰｔＳｉＧｅ比を向上させる。
【００５６】
なお、Ｎｉ（ＳｉＧｅ）、Ｐｄ（ＳｉＧｅ）及びＰｔ（ＳｉＧｅ）は、何れも斜方晶ＭｎＰ型の結晶構造を備えるため、Ｍ組成比、すなわち、ＮｉＳｉＧｅ比（Ｍ（ＳｉＧｅ）中のＮｉＳｉＧｅの比率）、ＰｄＳｉＧｅ比（Ｍ（ＳｉＧｅ）中のＰｄＳｉＧｅの比率）またはＰｔＳｉＧｅ比（Ｍ（ＳｉＧｅ）中のＰｔＳｉＧｅの比率）の変化に伴い、結晶構造は変化しない。従って、Ｎｉ（ＳｉＧｅ）、Ｐｄ（ＳｉＧｅ）及びＰｔ（ＳｉＧｅ）の混晶化合物は、安定であるといえる。
【００５７】
同様に、Ｔｉ（ＳｉＧｅ）2 及びＺｒ（ＳｉＧｅ）2 は歪補償効果を有し、かつ、Ｔｉ（ＳｉＧｅ）2 比及びＺｒ（ＳｉＧｅ）2 比は仕事関数との間に安定な相関関係を有する。なお、Ｔｉ（ＳｉＧｅ）2 及びＺｒ（ＳｉＧｅ）2 は、斜方晶のＳｉ2 Ｚｒ型の結晶構造を備える。また、これらは、原子半径についてＴｉ＜Ｚｒの関係を有する。
【００５８】
（第四の実施の形態）
第四の実施の形態に係わるＣＭＩＳＦＥＴについて第一の実施の形態と異なる箇所を説明する。第四の実施の形態のＣＭＩＳＦＥＴは、第一の実施形態に係るＣＭＩＳＦＥＴのゲート電極にＡｓ、ＰまたはＢを添加したものである。従って、第四の実施の形態のＣＭＩＳＦＥＴの断面構造は、第一の実施の形態と同様とすることができるので、図１を参照しつつ説明する。
【００５９】
第四の実施の形態によれば、第１のゲート電極８及び第２のゲート電極１５の材料は、Ａｓ，ＰまたはＢを添加したＭ（ＳｉＧｅ）を用いる。図４に、Ｎｉ（ＳｉＧｅ）においてＮｉＧｅ比が０％、１０％、１５％の場合の、不純物種に対する仕事関数の注入量依存性を示す。Ｇｅを添加することで、ＮｉＳｉ（即ちＧｅ＝０％）の場合不可能であった値まで不純物による仕事関数変調領域が広げられたのがわかる。特にＢを添加した場合には、Ｇｅの有無により最大０．４ｅＶの変調幅が達成できている。これは、界面に形成している電気双極子がＧｅ添加によって変調されたからである。
【００６０】
図５に、第１のゲート電極８及び第２のゲート電極１５にＢを添加した場合に形成される界面電気双極子を示す。図５（ａ）がＧｅ添加なしの場合、図５（ｂ）がＧｅ添加有りの場合を示す。図５（ａ）の界面では、Ｓｉ−Ｂ結合が主であるが、Ｇｅを添加することにより、図５（ｂ）に示すように、Ｎｉ−Ｂ結合が主になる。これは、結合エネルギーの大小関係より容易に理解できる。すなわち、界面電気双極子の向きが反転し、界面に偏析したＢによる仕事関数変調効果がＧｅ有無により反転する。この反転が、ＭＧｅ組成０％の場合に比較し仕事関数変調幅を拡大することを可能としている。Ｇｅ添加によりＢ起因の界面双極子を反転させるには、Ｂ濃度よりも多いＧｅ濃度が必要であり、一般に用いられているＢ注入濃度に対しては、少なくともＭＳｉに対して５％以上のＭＧｅ比が必要である。
【００６１】
図６に、Ｂを添加したＮｉＧｅ比０％及び３０％の場合のＮｉ（ＳｉＧｅ）の仕事関数を示す。これは、ＭＩＳキャパシタのフラットバンド電圧のゲート絶縁膜膜厚依存性から求めたものである。ＮｉＧｅ比が３０％以下の低組成領域で、完全空乏型デバイスに必要な４．６５ｅＶ付近を中心に約±０．２ｅＶ以上の変調幅は満たされている。この変調幅は、同一不純物元素を用いた変調幅では最大である。また、Ｇｅ組成をさらに高くすること及びＢの添加量を制御することで、４．２ｅＶから５．１ｅＶの間で仕事関数を変調することが可能であるので、完全空乏型デバイス以外の素子に対して必要な変調幅も容易に達成することができる。
【００６２】
なお、第二の実施の形態で述べたように、Ｃは拡散を抑制する効果があるため、Ｍ（ＳｉＧｅＣ）にＢを添加することは、さらに好ましい。
【００６３】
（第五の実施の形態）
第五の実施の形態に係わるＣＭＩＳＦＥＴについて、図７〜図１１を参照して第一の実施の形態と異なる部分を説明する。
【００６４】
第五の実施の形態のＣＭＩＳＦＥＴは、第一の実施形態に係るＣＭＩＳＦＥＴを完全空乏型ＳＯＩ−ＭＩＳＦＥＴデバイスに適用したＣＭＩＳＦＥＴである。従って、図７に示す第五の実施の形態のＣＭＩＳＦＥＴの断面構造の一部は、第一の実施の形態と同様とすることができるので、図１を適宜参照しつつ説明する。
【００６５】
図７に示すように、ｐ型シリコン基板１上に、シリコン酸化膜２１が形成され、シリコン酸化膜２１上のｎ型ソース・ドレイン領域１０、ｎ型チャネル領域６、ｐ型ソース・ドレイン領域１７及びｐ型チャネル領域１３は単結晶Ｓｉ層により形成され、ＳＯＩ構造を成している。さらに、シリコン酸化膜２１中央上の分離領域４により、ｎ型ＭＩＳＦＥＴ２とｐ型ＭＩＳＦＥＴ３は分離され、これらは図１と同様の断面構造を採る。このように、完全空乏型ＳＯＩ−ＣＭＩＳＦＥＴが形成されている。
【００６６】
なお、ｎ型ソース・ドレイン領域１０とｎ型チャネル領域６、ｐ型ソース・ドレイン領域１７とｐ型チャネル領域１３より成る単結晶Ｓｉ層は完全空乏型ＳＯＩ−ＣＭＩＳＦＥＴの活性化領域であり、層厚は５ｎｍ以上１０ｎｍ以下が好ましい。また、ｎ型ソース・ドレイン領域１０とｎ型チャネル領域６を併せたものが第１の実施形態のｐ型ウェル５の領域に相当し、ｐ型ソース・ドレイン領域１７とｐ型チャネル領域１３を併せたものが第１の実施形態のｎ型ウェル１２に領域に相当する。
【００６７】
完全空乏型ＳＯＩ−ＣＭＩＳＦＥＴのゲート電極ＯＦＦ時において、そのチャネル領域は全て空乏化する。上述したように、このような完全空乏型ＳＯＩ−ＣＭＩＳＦＥＴは、その閾値電圧調整をチャネル領域の不純物濃度のみで制御することができないため、現状では、ゲート電極材料の仕事関数を用いて閾値電圧調整を行うことが試みられている。
【００６８】
図８は、第五の実施の形態に係わる完全空乏型ＳＯＩ−ＣＭＩＳＦＥＴに好ましい低基板不純物濃度の場合の閾値電圧とゲート電極の仕事関数の相関図である。図８に示すように、Ｓｉ禁制帯中のｍｉｄｇａｐ（仕事関数約４．６４ｅＶ）にフェルミレベルを持つ金属材料をゲート電極材料に用いると、完全空乏型ＣＭＩＳＦＥＴにおいては、その閾値電圧は約０．４ｅＶとなる。しかし、ｓｕｂ−３０ｎｍ技術世代を対象とする場合、完全空乏型ＳＯＩ−ＣＭＩＳＦＥＴは約０．２Ｖの閾値電圧が必要である。そこで、閾値電圧約０．２Ｖを得るには、ｎ型ＭＩＳＦＥＴ２は約４．４ｅＶ、ｐ型ＭＩＳＦＥＴ３は約４．８ｅＶの仕事関数のゲート電極材料が必要であることが解る。
【００６９】
ＭＳｉの仕事関数がＭＧｅより大である金属系ＭにおけるＭ（ＳｉＧｅ）のＭＧｅ比と仕事関数の相関関係を説明する。図９は、第五の実施の形態に係わるＭＳｉの仕事関数がＭＧｅより大である金属系ＭにおけるＭ（ＳｉＧｅ）のＭＧｅ比と仕事関数の相関を示す模式図である。図９に示すように、約４．４ｅＶの閾値電圧を要するｎ型ＭＩＳＦＥＴ２の第１のゲート電極８材料はＭＧｅ比Ｘを採り、約４．８ｅＶの閾値電圧を要するｐ型ＭＩＳＦＥＴ３の第２のゲート電極１５材料はＭＧｅ比Ｙを採るように調整する。
【００７０】
図１０は、第五の実施の形態に係わるＭＳｉの仕事関数がＭＧｅより小である金属系ＭにおけるＭ（ＳｉＧｅ）のＭＧｅ比と仕事関数の相関を示す模式図である。図１０に示したＭＳｉの仕事関数がＭＧｅより小である金属系Ｍについても上記と同様に考えることができる。
【００７１】
このように、予め、Ｍ（ＳｉＧｅ）のＭＧｅ比と仕事関数の相関関係を調べておき、ｎ型ＭＩＳＦＥＴ２及びｐ型ＭＩＳＦＥＴ３のゲート電極材料は夫々所望の仕事関数を得られるＭＧｅ比を採るようにすれば、簡便に仕事関数の異なるゲート電極を製造することが可能となる。
【００７２】
Ｍ（ＳｉＧｅ）のＭＧｅ比（Ｍ（ＳｉＧｅ）中のＭＧｅの比率）と仕事関数の相関関係について、図１１を参照して説明する。
【００７３】
ゲート電極材料にＮｉ，Ｐｔ，Ｔａ及びＥｒをメタルとするＭＳｉ及びＭＧｅのゲート電極を有するＭＩＳＦＥＴを作成し、その容量―電圧特性から仕事関数を求めた。なお、Ｎｉについては、ＭＳｉとＭＧｅの組成を変化させることで、Ｍ（ＳｉＧｅ）のＧｅの組成変化に対する仕事関数の変化を詳細に検討した結果を図１１に示す。これらの材料では、いずれもＭＳｉの方がＭＧｅより低い仕事関数を有する。また、図１１に示すように、Ｎｉ（ＳｉＧｅ）において約４．６ｅＶ以上から約５．１ｅＶ以下の範囲において、Ｎｉ（ＳｉＧｅ）のＮｉＧｅ比と仕事関数は、安定な相関関係を示すことが確認できる。この結果から、ＭＳｉとＭＧｅがＮｉＳｉとＮｉＧｅと同様に同じ結晶構造を有する他のＭに対しても、Ｎｉ同様の仕事関数とＭＧｅ比の相関関係が得られることが類推できる。
【００７４】
図１１及び図４を参照し、ＣＭＩＳＦＥＴを製造する例を示す。例えば、ゲート酸化膜の膜厚約１ｎｍ、基板不純物濃度約５×１０16ｃｍ-3のｎ型及びｐ型完全空乏型ＳＯＩ−ＭＩＳＦＥＴにおいて、閾値電圧約０．２Ｖを得るためには夫々約４．４ｅＶ及び約４．７５ｅＶの仕事関数を有するゲート電極が必要である。
【００７５】
このようなＣＭＩＳＦＥＴを製造する際にはｎ型ＭＩＳＦＥＴ２の第１のゲート電極８にはＮｉＧｅ比１０％のＮｉ（ＳｉＧｅ）、ｐ型ＭＩＳＦＥＴ３の第２のゲート電極１５にはＮｉＧｅ比６０％のＮｉ（ＳｉＧｅ）を用いればよい。この際、第１のゲート電極８に不純物を１×１０16ｃｍ-2程度添加する工程を経て製造する。不純物種としては例えばＰを用いる。
【００７６】
以後、第五の実施の形態に係るＣＭＩＳＦＥＴの第１・第２・第３の製造方法について、図１２〜１４を参照して説明する。なお、便宜上、ゲート電極材料にはＮｉ（ＳｉＧｅ）を用い、ゲート絶縁膜にはシリコン熱酸化膜を用いた製造方法について説明する。なお、下記に示す膜厚等の数値はｓｕｂ−３０ｎｍ技術世代を想定している。
【００７７】
図７に示した完全空乏型ＣＭＩＳＦＥＴの第１の製造方法について、図１２を参照して説明する。第１の製造方法は、ｎ型ＭＩＳＦＥＴ２、ｐ型ＭＩＳＦＥＴ３について、夫々Ｇｅ比の異なる多結晶ＳｉＧｅを堆積することによりＮｉＧｅ比を調整することを特徴とする。
【００７８】
図１２（ａ）に示すように、まず、従来のＳＯＩ基板作成法及び素子分離法としてＳＴＩを用いて、ｐ型シリコン基板１、次にシリコン酸化膜２１を形成し、さらに、分離領域４により分離された単結晶Ｓｉ層を形成する。
【００７９】
次に、イオン注入により深さ約１４ｎｍのｐ型ウェル５（ｐ型不純物領域）とｎ型ウェル１２（ｎ型不純物領域）を形成後、ｐ型ウェル５表面及びｎ型ウェル１２表面に夫々約１ｎｍの第１のゲート絶縁膜７及び第２のゲート絶縁膜１４を形成する。
【００８０】
その後、ＣＶＤとリソグラフィーを組み合わせて用いてｐ型ウェル５上に多結晶ＳｉＧｅ２２を約３０ｎｍ堆積する。ｐ型ウェル５上の多結晶ＳｉＧｅ２２のＧｅ比は、ｎ型ＭＩＳＦＥＴ２で所望の閾値電圧を得ることが可能であるＮｉＧｅ比と同率の値を採る。
【００８１】
ＳＯＩ基板作成法は、張り合わせ法、ＳＩＭＯＸやＥＬＴ等を用いる。素子分離法は、ＳＴＩの他、局所酸化法、メサ型素子分離法等を用いる。
【００８２】
次に、図１２（ｂ）に示すように、ＣＶＤとリソグラフィーを組み合わせて用いてｎ型ウェル１２上に多結晶ＳｉＧｅ２３を約３０ｎｍ堆積する。このとき、ｎ型ウェル１２上の多結晶ＳｉＧｅ２３についても、そのＧｅ比は、ｐ型ＭＩＳＦＥＴ３で所望の閾値電圧を得ることが可能であるＮｉＧｅ比と同率の値を採る。
【００８３】
次に、図１２（ｃ）に示すように、リソグラフィーと異方性エッチングによりｐ型ウェル５上の多結晶ＳｉＧｅ２２及びｎ型ウェル１２上に多結晶ＳｉＧｅ２３を形成する。次に、イオン注入によりＡｓとＢを夫々添加し、ｎ型ソース・ドレイン領域１０とｐ型ソース・ドレイン領域１７を形成後、第１のゲート側壁９及び第２のゲート側壁１６を形成する。その後、膜厚約１０ｎｍのＮｉ膜２４を蒸着する。
【００８４】
最後に、図１２（ｄ）に示すように、約３５０℃の熱処理を行うことにより、ｐ型ウェル５上の多結晶ＳｉＧｅ２２及びｎ型ウェル１２上の多結晶ＳｉＧｅ２３は金属ジャーマノシリサイド化し、厚さ約３０ｎｍの第１のゲート電極８及び第２のゲート電極１５を形成する。また、同時に、ｎ型ソース・ドレイン領域１０とｐ型ソース・ドレイン領域の上部は金属シリサイド化し、厚さ約２３ｎｍの第１のコンタクト電極１１（ＮｉＳｉ）及び第２のコンタクト電極１８（ＮｉＳｉ）を形成する。
【００８５】
なお、図．１２（ｄ）において、多結晶ＳｉＧｅ２２及び多結晶ＳｉＧｅ２３から形成した第１のゲート電極８Ｎｉ（ＳｉＧｅ）及び第２のゲート電極１５Ｎｉ（ＳｉＧｅ）は、単結晶Ｓｉから形成した第１のコンタクト電極ＮｉＳｉ及び第２のコンタクト電極ＮｉＳｉに比して厚い。これは、多結晶Ｓｉは単結晶Ｓｉに比して体積密度が小さく、逆ゲート線幅効果を有するからである。
【００８６】
以上の工程を経て、図７に示した完全空乏型ＣＭＩＳＦＥＴが製造される。なお、上述したように膜厚等を調整することにより、第１のコンタクト電極１１及び第２のコンタクト電極１８直下のｎ型ソース・ドレイン領域１０及びｐ型ソース・ドレイン領域は、極浅化する。これは、オフリーク電流が低減するという点で好ましい。
【００８７】
また、Ｂをイオン注入により添加する際には、図１２（ａ）の工程の後、または、図１２（ｂ）の工程の後に夫々の多結晶ＳｉＧｅについて行う。これらは、第２及び第３の製造方法についても同様である。
【００８８】
図７に示した完全空乏型ＣＭＩＳＦＥＴの第２の製造方法について、図１３を参照しつつ、第１の製造方法と異なる箇所を説明する。
【００８９】
第２の製造方法は、もう一方のゲート電極に比して、低Ｇｅ比を備えるゲート電極については、多結晶ＳｉＧｅ堆積時にＧｅ比を調整し、高Ｇｅ比を備えるゲート電極については、多結晶ＳｉＧｅ堆積時に加え、Ｇｅイオン注入によりＧｅ比を調整することを特徴とする。なお、便宜上、ｎ型ＭＩＳＦＥＴ２の第１のゲート電極８材料は、ｐ型ＭＩＳＦＥＴ３の第２のゲート電極１５材料よりＭＧｅ比が大きい場合について説明する。
【００９０】
図１３（ａ）に示すように、まず、ＳＯＩ基板を準備する。次に、イオン注入により層厚約１４ｎｍのｐ型ウェル５とｎ型ウェル１２を形成後、ｐ型ウェル５表面及びｎ型ウェル１２表面に夫々約１ｎｍの第１のゲート絶縁膜７及び第２のゲート絶縁膜１３を形成する。その後、ＣＶＤを用いてＳＯＩ基板上に多結晶ＳｉＧｅ２３を約３０ｎｍ堆積する。ＳＯＩ基板上の多結晶ＳｉＧｅ２３のＧｅ比は、ｐ型ＭＩＳＦＥＴ３で所望の閾値電圧を得ることが可能であるＭＧｅ比と同率の値を採る。
【００９１】
次に、図１３（ｂ）に示すように、リソグラフィーを用いて、ｎ型ウェル１２上の多結晶ＳｉＧｅ２３をマスク２５とし、Ｇｅをイオン注入する。このとき、Ｇｅイオン注入後のｐ型ウェル５上の多結晶ＳｉＧｅ２２のＧｅ比は、ｎ型ＭＩＳＦＥＴ２で所望の閾値電圧を得ることが可能である値を採るように調整する。
【００９２】
その後、図１３（ｃ）及び図１３（ｄ）の工程は、図１２（ｃ）及び図１２（ｄ）と同様の処理を行う。
【００９３】
図７に示した完全空乏型ＣＭＩＳＦＥＴの第３の製造方法について、図１４を参照しつつ、第１の製造方法と異なる箇所を説明する。第３の製造方法は、ｎ型ＭＩＳＦＥＴ２、ｐ型ＭＩＳＦＥＴ３について、夫々別の工程にてＧｅイオン注入を行うことによりＮｉＧｅ比を調整することを特徴とする。
【００９４】
図１４（ａ）に示すように、まず、ＳＯＩ基板を形成する。次に、イオン注入により深さ約１４ｎｍのｐ型ウェル５とｎ型ウェル１２を形成後、ｐ型ウェル５表面及びｎ型ウェル１２表面に夫々約１ｎｍの第１のゲート絶縁膜７及び第２のゲート絶縁膜１３を形成する。次に、ＣＶＤを用いてＳＯＩ基板上に多結晶Ｓｉ２９を約３０ｎｍ堆積する。その後、リソグラフィーを用いてｐ型ウェル５上の多結晶Ｓｉ２９表面のみ露出した後、Ｇｅをイオン注入する。このとき、Ｇｅイオン注入後のｐ型ウェル５上の多結晶ＳｉＧｅ２２のＧｅ比は、ｎ型ＭＩＳＦＥＴ２で所望の閾値電圧を得ることが可能であるＮｉＧｅ比と同率の値を採る。
【００９５】
図１４（ｂ）に示すように、リソグラフィーを用いて図１４（ａ）におけるｎ型ウェル１２上の多結晶Ｓｉ２９表面のみ露出させた後、Ｇｅをイオン注入する。このとき、Ｇｅイオン注入後のｎ型ウェル１２上の多結晶ＳｉＧｅ２３のＧｅ比は、ｎ型ＭＩＳＦＥＴ２で所望の閾値電圧を得ることが可能であるＮｉＧｅ比と同率の値を採る。
【００９６】
その後、図１４（ｃ）及び図１４（ｄ）の工程は、図１２（ｃ）及び図１２（ｄ）と同様の処理を行う。
【００９７】
第１の製造方法及び第３の製造方法は、第２の製造方法に比して、先にＧｅ比を調整するウェル上の多結晶ＳｉＧｅはＧｅ比の低いものであるという制約がない点が好ましい。これは、ＲＴＡやＢ添加等を行う際に、特に効果的である。
【００９８】
以下に、第五の実施の形態の変形例を述べる。本変形例は、第五の実施の形態のプレーナー構造の完全空乏型ＳＯＩ−ＣＭＩＳＦＥＴをＦｉｎ構造に適用したものである。変形例に係わるＣＭＩＳＦＥＴについて、図１５、図１６を参照して第五の実施の形態と異なる箇所について説明する。
【００９９】
図１５に示すように、ｐ型シリコン基板１上にシリコン酸化膜２１が形成され、シリコン酸化膜２１上にｎ型ＭＩＳＦＥＴ２とｐ型ＭＩＳＦＥＴ３が形成されている。ｎ型ＭＩＳＦＥＴ２とｐ型ＭＩＳＦＥＴ３は、導電型のみ異なるだけで、その斜視構造は同様である。従って、便宜上、ｎ型ＭＩＳＦＥＴ２についてのみ説明する。参照番号８がゲート電極で、これに直行して直方体のＦｉｎ部２６が紙面奥方向に形成される。Ｆｉｎ部２６は、ゲート電極８の両側に形成されたＳｉ層よりなるｎ型ソース・ドレイン領域１０と、２つのｎ型ソース・ドレイン領域１０に挟まれたｎ型チャネル領域６とからなり、ｎ型ソース・ドレイン領域１０のＳｉ層上に形成された絶縁層２７を含む。絶縁層２７には、ＳｉＮ等が用いられる。Ｆｉｎ部２６において、第１のゲート電極８と直交する真中部分がｎ型チャネル領域６であり、ｎ型チャネル領域６を挟む部位はｎ型ソース・ドレイン領域１０である。従がって、このＦｉｎ部２６が第１の実施形態のｐ型ウェル領域５に相当している。このＦｉｎ部２６の真中部分に対し覆うように直交し、第１のゲート電極８が形成され、その接触界面には第１のゲート絶縁膜７が形成されている。
【０１００】
図１５に示したのは、ダブルゲートＣＭＩＳＦＥＴであり、Ｆｉｎ部２６の対向する両主面にチャネル部を有する。しかし、無論他の３次元構造ＣＭＩＳＦＥＴにも適用可能である。例えば、Ｆｉｎ構造トライゲートＣＭＩＳＦＥＴの場合には、Ｆｉｎ部２６にはＳｉ単層を用い、Ｆｉｎ部２６の両主面に加え、上面もゲートとなる。その他、平面型ダブルゲートＣＭＩＳＦＥＴ、縦型ダブルゲートＣＭＩＳＦＥＴ等を用いることもできる。なお、本変形例のような３次元構造のＣＭＩＳＦＥＴでは、高さ方向へ不純物濃度を均一にすることは極めて困難である。従って、第一の実施の形態の変形例１と同様にショットキー・ソース・ドレイン構造を採用しても良い。
【０１０１】
以後、本変形例に示す半導体の製造方法について、図１５に示したＦｉｎ構造ＣＭＩＳＦＥＴを例に図１６を参照して説明する。図１６（ａ）に示すように、従来の手法を用いてＦｉｎ構造を作成する。ＳＯＩ基板を作成後、イオン注入、ＣＭＰ及びリソグラフィーを適宜用いることにより、シリコン酸化膜２１、ｎ型ソース・ドレイン領域１０とｐ型ソース・ドレイン領域１７、絶縁層２７、第１のゲート絶縁膜７と第２のゲート絶縁膜１４、Ｇｅ比の異なる多結晶ＳｉＧｅ２２及び２３の形成を行う。
【０１０２】
次に、図１６（ｂ）に示すように、シリコン酸化膜２８を堆積した後、ＣＭＰを行うことにより、多結晶ＳｉＧｅ２２及び２３の上面のみ露出させる。次いで、図１６（ｃ）に示すように、多結晶ＳｉＧｅ２２及び２３高さの約半分の層厚にてＮｉ膜２４を蒸着させる。
【０１０３】
次に、図１６（ｄ）に示すように、その後、約３５０℃の熱処理を行うことにより、多結晶ＳｉＧｅ２２及び２３はジャーマノシリサイド化し、第１のゲート電極８Ｎｉ（ＳｉＧｅ）及び第２のゲート電極１５Ｎｉ（ＳｉＧｅ）を形成する。その後、未反応のＮｉ及びシリコン酸化膜２８をエッチングすることにより、図１５に示したＦｉｎ構造ＣＭＩＳＦＥＴが製造される。
【図面の簡単な説明】
【０１０４】
【図１】本発明の第一の実施の形態に係わるＣＭＩＳＦＥＴを示す模式的な断面図。
【図２】第一の実施の形態の変形例１に係わるＣＭＩＳＦＥＴを示す模式的な断面図。
【図３】第一の実施の形態の変形例２に係わるＣＭＩＳＦＥＴを示す模式的な断面図。
【図４】第４の実施形態に係わる、ＮｉＧｅ比及び不純物種に対する仕事関数の注入量依存性を示す図。
【図５】第４の実施形態において、ゲート電極８及びゲート電極１５にＢを添加した場合に形成される界面電気双極子を、Ｇｅ含有無し、有りに関して夫々示す模式図。
【図６】第４の実施形態に係わる、Ｂを添加したＮｉＧｅ比０％及び３０％の場合のＮｉ（ＳｉＧｅ）の仕事関数値とゲート絶縁膜膜厚との関係を示す図。
【図７】第五の実施の形態に係わるＣＭＩＳＦＥＴを示す模式的な断面図。
【図８】第五の実施の形態に係わるＣＭＩＳＦＥＴにおいて閾値電圧と仕事関数の相関を示す模式図。
【図９】第五の実施の形態に係わるＣＭＩＳＦＥＴのゲート電極において仕事関数とＭＧｅ比の相関を示す模式図。
【図１０】第五の実施の形態に係わるＣＭＩＳＦＥＴのゲート電極において仕事関数とＭＧｅ比の相関を示す模式図。
【図１１】第五の実施の形態に係わるＣＭＩＳＦＥＴのゲート電極に用いられるＮｉ（ＳｉＧｅ）の実験的に得られた仕事関数とＭＧｅ比の相関を示す図。
【図１２】第五の実施の形態に係わるＣＭＩＳＦＥＴの第１の製造方法を段階的に示す模式的な断面図。
【図１３】第五の実施の形態に係わるＣＭＩＳＦＥＴの第２の製造方法を段階的に示す模式的な断面図。
【図１４】第五の実施の形態に係わるＣＭＩＳＦＥＴの第３の製造方法を段階的に示す模式的な断面図。
【図１５】第五の実施の形態の変形例に係わるＣＭＩＳＦＥＴを示す模式的な斜視図。
【図１６】第五の実施の形態の変形例に係わるＣＭＩＳＦＥＴの製造方法を段階的に示す模式的な斜視図。
【符号の説明】
【０１０５】
１…ｐ型シリコン基板
２…ｎ型ＭＩＳＦＥＴ
３…ｐ型ＭＩＳＦＥＴ
４…素子分離
５…ｐ型ウェル（ｐ型不純物領域）
６…ｎ型チャネル領域
７…第１のゲート絶縁膜
８…第１のゲート電極
９…第１のゲート側壁
１０…ｎ型ソース・ドレイン領域（ｎ型高濃度不純物領域）
１１…第１のコンタクト領域
１２…ｎ型ウェル（ｎ型不純物領域）
１３…ｐ型チャネル領域
１４…第２のゲート絶縁膜
１５…第２のゲート電極
１５ａ…Ｍ（ＳｉＧｅ）層
１５ｂ…高不純物濃度多結晶ＳｉＧｅ層
１６…第２のゲート側壁
１７…ｐ型ソース・ドレイン領域（ｐ型高濃度不純物領域）
１８…第２のコンタクト電極
１９…第１のソース・ドレイン電極
２０…第２のソース・ドレイン電極
２１…シリコン酸化膜
２２…ｐ型ウェル上の多結晶ＳｉＧｅ
２３…ｎ型ウェル上の多結晶ＳｉＧｅ
２４…Ｎｉ膜
２５…マスク
２６…Ｆｉｎ部
２７…絶縁層
２８…シリコン酸化膜
２９…多結晶Ｓｉ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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