(57)【要約】【課題】サブビットラインの配線容量が大きいときやサブビットラインに接続されているメモリセルの静電容量が大きいときのデータ書き込み速度や読み出し速度を向上すること。【解決手段】第１ノード１８及び第２ノード１９に出力されるデータをラッチする複数のラッチ回路１６と、それら複数のラッチ回路１６の第１ノード１８にメインビットラインＭＢＬを接続可能な複数の第１スイッチ１５と、前記複数のラッチ回路１６の第２ノード１９に複数のサブビットラインＳＢ１〜ＳＢＬ４を接続可能な複数の第２スイッチ１７と、を備えた。【選択図】    図２
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【特許請求の範囲】
【請求項１】
第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のプレートラインと、前記ビットラインと前記プレートラインとの交差部に設けられた複数のメモリセルとを備えた半導体記憶装置において、
前記ビットラインのそれぞれを、複数のサブビットラインで構成し、そして、同じビットラインを構成するサブビットライン同士で共通とならないように当該サブビットラインそれぞれに対応して設けられた複数のラッチ回路と、それら複数のラッチ回路と当該複数のラッチ回路に対応するメインビットラインとの間に設けられ且つ当該複数のラッチ回路のそれぞれとメインビットラインとを互いにデータ転送できる接続状態とデータを転送できない切断状態とのいずれかの状態とする複数の第１接続素子と、前記ラッチ回路と当該ラッチ回路に対応するサブビットラインとの間に設けられ且つ当該ラッチ回路とサブビットラインとを互いにデータ転送できる接続状態及びデータ転送できない切断状態のいずれかの状態とする複数の第２接続素子と、を備えたことを特徴とする半導体記憶装置。
【請求項２】
前記複数のラッチ回路のうち任意のラッチ回路とメインビットラインとが接続状態となり且つその他のラッチ回路とメインビットラインとが切断状態となるように前記複数の第１接続素子を制御する第１接続素子制御手段を備えたことを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ラッチ回路のそれぞれは、異なるビットラインを構成する複数のサブビットラインに共通に対応して設けられ、前記第２接続素子は、前記ラッチ回路と当該ラッチ回路に対応する複数のサブビットラインとの間に設けられ且つ当該ラッチ回路と複数のサブビットラインのそれぞれとを互いにデータ転送できる接続状態又はデータ転送できない切断状態のいずれかの状態とすることを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項４】
前記複数のサブビットラインのうち任意のサブビットラインとラッチ回路とが接続状態となり且つその他のサブビットラインとラッチ回路とが切断状態となるように前記複数の第２接続素子を制御する第２接続素子制御手段を備えたことを特徴とする請求項３に記載の半導体記憶装置。
【請求項５】
前記プレートラインのそれぞれを、複数のサブプレートラインで構成し、そして、異なるプレートラインを構成する複数のサブプレートラインと当該複数のサブプレートラインに対応するメインプレートラインとの間に設けられ且つ当該複数のサブプレートラインのそれぞれとメインプレートラインとを互いにデータ転送できる接続状態又は互いにデータ転送できない切断状態のいずれかの状態とする複数の第３接続素子を備えたことを特徴とする請求項１又は請求項２に記載の半導体記憶装置。
【請求項６】
前記複数の第３接続素子を制御する第３接続素子制御手段を備えたことを特徴とする請求項５に記載の半導体記憶装置。
【請求項７】
前記請求項１乃至請求項６のいずれかに記載の半導体記憶装置を備えたことを特徴とする電子機器。
【請求項８】
第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のプレートラインと、前記ビットラインと前記プレートラインとの交差部に設けられた複数のメモリセルと、前記ビットラインのそれぞれを、複数のサブビットラインで構成し、同じビットラインを構成するサブビットライン同士で共通とならないように当該サブビットラインそれぞれに対応して設けられた複数のラッチ回路とを備える半導体記憶装置のデータ書込み方法であって、
該メモリセルにデータを書き込むときには、まず、複数のラッチ回路のうち当該メモリセルに対応するラッチ回路に前記ビットラインからのデータをラッチし、次いで、該ラッチ回路の出力データに応じたデータをサブビットラインに転送して該データを前記メモリセルに書き込むことを特徴とする半導体記憶装置のデータ書き込み方法。
【請求項９】
第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のプレートラインと、前記ビットラインと前記プレートラインとの交差部に設けられた複数のメモリセルと、前記ビットラインのそれぞれを、複数のサブビットラインで構成し、同じビットラインを構成するサブビットライン同士で共通とならないように当該サブビットラインそれぞれに対応して設けられた複数のラッチ回路とを備える半導体記憶装置のデータ読出し方法であって、
該メモリセルから記憶データを読み出すときには、複数のサブビットラインのうち当該メモリセルが設けられているサブビットラインに接続されているラッチ回路に記憶データを転送し、該記憶データを該ラッチ回路にラッチさせ、次いで、該ラッチ回路のラッチデータをメインビットラインにデータ転送して前記記憶データを読み出すことを特徴とする半導体記憶装置のデータ読出し方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、単純マトリクス型の半導体記憶装置、その半導体記憶装置を用いた電子機器、半導体記憶装置のデータ書き込み方法及び半導体記憶装置のデータ読出し方法に関するものである。
【０００２】
【従来の技術】
従来、この種の半導体記憶装置としては、複数のビットライン（ＢＬ）のそれぞれを複数のサブビットライン（ＳＢＬ）で構成し、それら複数のサブビットラインに対応して複数のＹＳＥＬ駆動回路（Ｙ選択用信号線駆動回路）を個別に設け、ＹＳＥＬ駆動回路から選択信号が供給されると、そのＹＳＥＬ駆動回路に対応するサブビットラインだけをメインビットライン（ＭＢＬ）に接続する複数のトランスファトランジスタを備えたものがある。
【０００３】
このような半導体記憶装置にあっては、メインビットラインの配線負荷は、メインビットラインに接続されているサブビットラインの配線容量とそのサブビットラインに接続されているメモリセルの静電容量との加算値となる。そのため、１つのサブビットラインに接続されているメモリセルの数が多いと、メインビットラインの配線負荷が増大し、メモリセルにデータを書き込むときやメモリセルからデータを読み出すときのメインビットラインの電位変化が大きく遅延し、データの書き込み速度や読み出し速度が大幅に小さくなってしまう。
【０００４】
そのため、このような半導体記憶装置では、１つのサブビットラインに接続されているメモリセルの数を少なくし、メインビットラインの配線負荷を小さくすることで、データの書き込み速度や読み出し速度の向上を図っている。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体記憶装置にあっては、１つのサブビットラインに接続されているメモリセルの数を少なくするため、各サブビットラインの長さが短くなり、サブビットラインの数が増大し、その結果、ＹＳＥＬ駆動回路やセンスアンプ、書き込み回路といったサブビットラインに付随する周辺回路の数が増大し、チップサイズが大きくなってしまうという問題があった。
【０００６】
そこで、本発明は、上記従来の技術の未解決の問題を解決することを目的とするものであって、サブビットラインの配線容量が大きいときやサブビットラインに接続されているメモリセルの静電容量が大きいときのデータ書き込み速度や読み出し速度を向上できる半導体記憶装置、その半導体記憶装置を用いた電子機器、半導体記憶装置のデータ書き込み方法及び半導体記憶装置のデータ読出し方法を提供することを課題とする。
【０００７】
【課題を解決するための手段】
上記従来の課題を解決するため、本発明の半導体記憶装置は、第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のプレートラインと、前記ビットラインと前記プレートラインとの交差部に設けられた複数のメモリセルとを備えた半導体記憶装置において、前記ビットラインのそれぞれを、複数のサブビットラインで構成し、そして、同じビットラインを構成するサブビットライン同士で共通とならないように当該サブビットラインそれぞれに対応して設けられた複数のラッチ回路と、それら複数のラッチ回路と当該複数のラッチ回路に対応するメインビットラインとの間に設けられ且つ当該複数のラッチ回路のそれぞれとメインビットラインとを互いにデータ転送できる接続状態とデータを転送できない切断状態とのいずれかの状態とする複数の第１接続素子と、前記ラッチ回路と当該ラッチ回路に対応するサブビットラインとの間に設けられ且つ当該ラッチ回路とサブビットラインとを互いにデータ転送できる接続状態及びデータ転送できない切断状態のいずれかの状態とする複数の第２接続素子と、を備えたことを特徴とするものである。
【０００８】
また、本発明の半導体記憶装置は、前記複数のラッチ回路のうち任意のラッチ回路とメインビットラインとが接続状態となり且つその他のラッチ回路とメインビットラインとが切断状態となるように前記複数の第１接続素子を制御する第１接続素子制御手段を備えるようにしてもよい。
このように、本発明に係る半導体記憶装置にあっては、同じビットラインを構成するサブビットラインそれぞれに対応して複数のラッチ回路を設け、それら複数のラッチ回路のそれぞれと当該複数のラッチ回路に対応するメインビットラインとを第１接続素子で互いにデータ転送できる接続状態及びデータ転送できない切断状態のいずれかの状態とし、当該ラッチ回路と当該ラッチ回路に対応するサブビットラインとを第２接続素子で互いにデータ転送できる接続状態及びデータ転送できない切断状態のいずれかの状態とするため、例えば、メモリセルにデータを書き込むときには、まず、複数のラッチ回路のうち当該メモリセルに対応するラッチ回路とメインビットラインとを互いにデータ転送できる接続状態とし、そのメインビットラインから出力されるデータをラッチ回路に転送してラッチさせ、次いで、そのラッチ回路に対応する複数のサブビットラインのうち前記メモリセルが設けられているサブビットラインとラッチ回路とを互いにデータ転送できる接続状態とし、そのサブビットラインにラッチ回路にラッチされているデータを転送して前記メモリセルに書き込むことができる。そのため、メインビットラインから出力されるデータをラッチ回路にラッチさせれば、すぐに他のメモリセルにデータを書き込む動作を開始することができることと、メインビットラインとサブビットラインがラッチ回路によって電気的に分離された構造をしているため、サブビットラインの配線容量やサブビットラインに接続されているメモリセルの静電容量が大きい場合においても、データ書き込み速度を向上できる。
【０００９】
また、例えば、メモリセルに書き込まれているデータを読み出すときには、まず、複数のサブビットラインのうち当該メモリセルが設けられているサブビットラインとラッチ回路とを互いにデータ転送できる接続状態とし、そのサブビットライン経由でメモリセルに書き込まれているデータをラッチ回路に転送してラッチさせ、次いで、そのラッチ回路に対応するメインビットラインとラッチ回路とを互いにデータ転送できる接続状態とし、そのメインビットラインにラッチ回路にラッチされているデータを転送してセンスアンプ等で読み出すことができる。そのため、複数のメモリセルに書き込まれているデータを当該複数のメモリセルに対応するラッチ回路にラッチさせる動作を同時に行うことができることと、メインビットラインとサブビットラインがラッチ回路によって電気的に分離された構造をしているため、サブビットラインの配線容量やサブビットラインに接続されているメモリセルの静電容量が大きい場合においても、データ読み出し速度を向上できる。
【００１０】
また、本発明の半導体記憶装置は、前記ラッチ回路のそれぞれは、異なるビットラインを構成する複数のサブビットラインに対応して設けられ、前記第２接続素子は、前記ラッチ回路と当該ラッチ回路に対応する複数のサブビットラインとの間に設けられ且つ当該ラッチ回路と複数のサブビットラインのそれぞれとを互いにデータ転送できる接続状態又はデータ転送できない切断状態のいずれかの状態とするようにしてもよい。
【００１１】
また、本発明の半導体記憶装置は、前記複数のサブビットラインのうち任意のサブビットラインとラッチ回路とが接続状態となり且つその他のサブビットラインとラッチ回路とが切断状態となるように前記複数の第２接続素子を制御する第２接続素子制御手段を備えるようにしてもよい。
このように、ラッチ回路のそれぞれを、異なるビットラインを構成する複数のサブビットラインに対応して設けるようにすれば、１つのサブビットラインに対応して１つのラッチ回路を設ける方法に比べ、ラッチ回路によるチップサイズの増加を抑制することができる。
【００１２】
さらに、本発明の半導体記憶装置は、前記プレートラインのそれぞれを、複数のサブプレートラインで構成し、そして、異なるプレートラインを構成する複数のサブプレートラインと当該複数のサブプレートラインに対応するメインプレートラインとの間に設けられ且つ当該複数のサブプレートラインのそれぞれとメインプレートラインとを互いにデータ転送できる接続状態又は互いにデータ転送できない切断状態のいずれかの状態とする複数の第３接続素子を備えるようにしてもよい。
【００１３】
また、本発明の半導体記憶装置は、前記複数の第３接続素子を制御する第３接続素子制御手段を備えるようにしてもよい。
このように、プレートラインのそれぞれを、複数のサブプレートラインで構成し、異なるプレートラインを構成する複数のサブプレートラインのそれぞれとメインプレートラインとを互いにデータ転送できる接続状態又は互いにデータ転送できない切断状態のいずれかの状態とすることができるようにすれば、メインプレートラインの数を小さくすることができ、メインプレートラインを駆動する駆動回路の占める面積を小さくすることができる。
【００１４】
また、本発明の電子機器は、前記半導体記憶装置を備えたことを特徴とするものである。
また本発明の半導体記憶装置のデータ書き込み方法は、第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のプレートラインと、前記ビットラインと前記プレートラインとの交差部に設けられた複数のメモリセルと、前記ビットラインのそれぞれを、複数のサブビットラインで構成し、同じビットラインを構成するサブビットライン同士で共通とならないように当該サブビットラインそれぞれに対応して設けられた複数のラッチ回路とを備える半導体記憶装置のデータ書込み方法であって、該メモリセルにデータを書き込むときには、まず、複数のラッチ回路のうち当該メモリセルに対応するラッチ回路に前記ビットラインからのデータをラッチし、次いで、該ラッチ回路の出力データに応じたデータをサブビットラインに転送して該データを前記メモリセルに書き込むことを特徴とする。
【００１５】
そのため、メインビットラインに出力されるデータをラッチ回路にラッチさせれば、すぐにメモリセル（他の強誘電体キャパシタＱ１等）にデータを書き込む動作を開始することができ、そのようにすれば、サブビットライン等の配線容量やサブビットラインに接続されているメモリセルの静電容量が大きいときのデータ書き込み速度を向上できる。
【００１６】
また、本発明の半導体記憶装置のデータ読出し方法は、第１の方向に延びている複数のビットラインと、前記第１の方向と交差する第２の方向に延びている複数のプレートラインと、前記ビットラインと前記プレートラインとの交差部に設けられた複数のメモリセルと、前記ビットラインのそれぞれを、複数のサブビットラインで構成し、同じビットラインを構成するサブビットライン同士で共通とならないように当該サブビットラインそれぞれに対応して設けられた複数のラッチ回路とを備える半導体記憶装置のデータ読出し方法であって、  該メモリセルから記憶データを読み出すときには、複数のサブビットラインのうち当該メモリセルが設けられているサブビットラインに接続されているラッチ回路に記憶データを転送し、該記憶データを該ラッチ回路にラッチさせ、次いで、該ラッチ回路のラッチデータをメインビットラインにデータ転送して前記記憶データを読み出すことを特徴とする。
【００１７】
そのため、メモリーセル（強誘電体キャパシタＱ１等）に書き込まれているデータをラッチ回路にラッチさせる動作を同時に行うことができ、そのようにすれば、サブビットライン等の配線容量やサブビットラインに接続されているメモリセルの静電容量が大きいときのデータ読出し速度を向上できる。
【００１８】
【発明の実施の形態】
以下、本発明の半導体記憶装置の一実施形態を図面に基づいて説明する。
＜本発明の半導体記憶装置の概略構成＞
図１は、本発明に係る半導体記憶装置の概略構成図である。図中、各回路ブロック及び回路素子は、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上に形成されている。
【００１９】
この半導体記憶装置には、図１（ａ）に示すように、メモリアレイ領域１が中央に形成され、そのメモリアレイ領域１の平面視上側には、複数のＹＳＥＬ，ｘ駆動回路２と複数のＰＬ駆動回路３とが交互に配され、平面視左側には、複数のＸＳＥＬ，ｙ駆動回路４と複数のセンスアンプ、書き込み回路及びＢＬ電位供給回路を含むＭＢＬ用回路５とが交互に配されている。
【００２０】
これらのうちメモリアレイ領域１には、図１（ｂ）に概略図示するように、４×４のアレイ状に複数のサブアレイ領域６、６’、６”、６’’’が形成されている。これらのサブアレイ領域６〜６’’’からなる横方向の列（パート）には、２種類のサブアレイ領域６及び６’若しくは６”及び６’’’が交互に形成され、また同様に、縦方向の列（ブロック）にも、２種類のサブアレイ領域６及び６’’’若しくは６’及び６”が交互に形成されている。
【００２１】
これら４種類のサブアレイ領域６〜６’’’のうち、所定のサブアレイ領域（第１セクタ）６には、４×４のアレイ状にメモリセル（強誘電体キャパシタ）Ｑ１〜Ｑ１６が配されてなるサブアレイが中央に形成され、そのサブアレイの平面視左側には、ＢＬ選択回路７が形成され、平面視上側には、ＰＬ選択回路（プレートライン選択回路）８が形成されている。
【００２２】
＜ＢＬ選択回路＞
このＢＬ選択回路７には、図２に示すように、ＹＳＥＬ，ｘ駆動回路２から縦方向に延びている４本の第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４と、ＸＳＥＬ，ｙ駆動回路４から横方向に延びているパート選択線ｙ（以下、単に「信号線ｙ」ともいう。）とが接続されたパート選択回路９が配されている。このパート選択回路９には、図３に示すように、パート選択線ｙが入力側に接続されているＰＭＯＳ（ＰチャネルＭＯＳトランジスタ）１０ａとＮＭＯＳ（ＮチャネルＭＯＳトランジスタ）１０ｂとからなるインバータ１０が配されている。また、そのインバータ１０の両電源のうち高電位側にはゲートしきい値電圧Ｖｐｐが供給され、低電位側は接地され、インバータ１０の出力は信号線１２に接続されている。
【００２３】
また、パート選択回路９には、信号線１２が入力側に接続されているＰＭＯＳ１３ａとＮＭＯＳ１３ｂとからなるインバータ１３が４つ配されている。これら４つのインバータ１３の両電源のうち高電位側には第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４がそれぞれ個別に接続され、低電位側は接地され、インバータ１３の出力は第１サブアドレス選択線ＹＳＥＬ１＊／ｙ〜ＹＳＥＬ４＊／ｙにそれぞれ個別に接続されている。
【００２４】
そして、図示しない制御回路が、ＸＳＥＬ，ｙ駆動回路４に対してパート選択線ｙにゲートしきい値電圧Ｖｐｐを印加させると、信号線１２の電位が接地電位（以下、「”０”電位」ともいう。）となり、第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４に第１サブアドレス選択線ＹＳＥＬ１＊／ｙ〜ＹＳＥＬ４＊／ｙがそれぞれ接続される。なお、ゲートしきい値電圧Ｖｐｐとは、該ゲートしきい値電圧がゲートに印可されるトランジスタを導通させていわゆる「ＯＮ状態」にするに足りる電圧であり、トランジスタの基板効果（バックゲート効果）をも考慮した電圧値に設定することが望ましい。
【００２５】
また、ＢＬ選択回路７には、図２に示すように、第１サブアドレス選択線ＹＳＥＬ１＊／ｙ〜ＹＳＥＬ４＊／ｙが個別にゲートに接続されているスイッチとしての４つのＮＭＯＳ１４が配されている。これら４つのＮＭＯＳ１４の一端には、ＭＢＬ用回路５から横方向に延びているメインビットラインＭＢＬが第１スイッチ１５とラッチ回路１６と第２スイッチ１７とを介して接続され、他端にはメインビットラインＭＢＬに平行に配された４つのサブビットラインＳＢＬ１〜ＳＢＬ４の左端が個別に接続されている。なお、これらサブビットラインＳＢＬ１〜ＳＢＬ４によって、メモリセル（強誘電体キャパシタ）Ｑ１〜Ｑ１６の一方の電極が構成される。
【００２６】
ここで、第１スイッチ１５は、図示しない制御回路から縦方向に延びている信号線ＢＬＳＥＬＡ（ビットライン選択用信号線Ａ）がゲートに接続されているＮＭＯＳである。この第１スイッチ１５の一端には、メインビットラインＭＢＬが接続され、他端にはラッチ回路１６の第１ノード１８が接続されている。また、第２スイッチ１７は、図示しない制御回路から縦方向に延びている信号線ＢＬＳＥＬＣ（ビットライン選択用信号線Ｃ）がゲートに接続されているＮＭＯＳである。この第２スイッチ１７の一端には、ラッチ回路１６の第２ノード１９が接続され、他端にはＢＬ選択回路７の４つのＮＭＯＳ１４の一端が共通に接続されている。また、そのＢＬ選択回路７の４つのＮＭＯＳ１４の一端には、信号線ＢＬＳＥＬＣがゲートに接続されたＰＭＯＳ３４の一端も接続されていて、そのＰＭＯＳ３４の他端は１／２Ｖｃｃの電位に接続されている。
【００２７】
なお、Ｖｃｃとは、たとえば、半導体記憶装置の電源電圧であり、１／２Ｖｃｃとは該電源電圧のおおむね半分程度の電圧を意味する。該ＰＭＯＳ３４の他端に接続されている１／２Ｖｃｃは、ＳＢＬ１〜４をプリチャージする電圧であり、電源電圧のおおむね半分程度の電圧が一般的には望ましいが、この電圧値に限定されるわけではない。また、信号線ＢＬＳＥＬＡ、信号線Ｒ、信号線Ｗ／ＲＷ及び信号線ＢＬＳＥＬＣにそれぞれ信号を出力する制御回路（図示せず）は、ＹＳＥＬ，ｘ駆動回路２内に配置されている。
【００２８】
そして、図示しない制御回路が、第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４のいずれか１つと信号線ｙとにゲートしきい値電圧Ｖｐｐを印加すると、そのゲートしきい値電圧Ｖｐｐを印加した第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４に対応する第１サブアドレス選択線ＹＳＥＬ１＊／ｙ〜ＹＳＥＬ４＊／ｙがゲートに接続されているＮＭＯＳ１４によって、そのＮＭＯＳ１４の一端に接続されているサブビットラインＳＢＬ１〜ＳＢＬ４が他端に接続されている第２スイッチ１７とＰＭＯＳ３４とに電気的に接続される。
【００２９】
また、ラッチ回路１６は、第１インバータ２２及び第２インバータ２３を備えると共に、それらの出力端子が、ＮＭＯＳ２０、２１（第１ＮＭＯＳ２０，第２ＮＭＯＳ２１）を介して、他方の入力端子に接続されている。すなわち、第１ＮＭＯＳ２０は、図示しない制御回路から縦方向に延びている信号線Ｒ（読み出し用信号線）がゲートに接続されていて、その一端には第１インバータ２２の出力端子が接続され、他端には第２インバータ２３の入力端子及びラッチ回路１６の第１ノード１８が接続されている。
【００３０】
また、第２ＮＭＯＳ２１は、図示しない制御回路から縦方向に延びている信号線Ｗ（書き込み制御信号）／ＲＷ（読み出し後の再書き込み信号）がゲートに接続されていて、その一端には第２インバータ２３の出力端子が接続され、他端には第１インバータ２２の入力端子及びラッチ回路１６の第２ノード１９が接続されている。なお、第１インバータ２２及び第２インバータ２３の両電源のうち高電位側には書込用の電圧Ｖｃｃが供給され、低電位側は接地されている。
【００３１】
そして、図示しない制御回路が、信号線Ｒ及び信号線ＢＬＳＥＬＣの電位を“０”とし、信号線ＢＬＳＥＬＡ及び信号線Ｗ／ＲＷにゲートしきい値電圧Ｖｐｐを印可すると、メインビットラインＭＢＬがラッチ回路１６の第１ノード１８に電気的に接続され、メインビットラインＭＢＬの電位がラッチ回路１６に転送される。次いで、図示しない制御回路が、信号線ＢＬＳＥＬＡ及び信号線ＢＬＳＥＬＣの電位を“０”とし、信号線Ｒ及び信号線Ｗ／ＲＷにゲートしきい値電圧Ｖｐｐを印可すると、ラッチ回路１６に転送されている電位がラッチされる。そして、図示しない制御回路が、信号線ＢＬＳＥＬＡの電位を“０”とし、信号線Ｒ、信号線Ｗ／ＲＷ及び信号線ＢＬＳＥＬＣにゲートしきい値電圧Ｖｐｐを印可すると、ラッチ回路１６でラッチされている電位をＢＬ選択回路７に転送できる状態となる。
【００３２】
また同様に、図示しない制御回路が、信号線ＢＬＳＥＬＣ及び信号線Ｗ／ＲＷの電位を“０”とし、信号線Ｒ及び信号線ＢＬＳＥＬＡにゲートしきい値電圧Ｖｐｐを印可すると、メインビットラインＭＢＬが第１スイッチ１５によってラッチ回路１６の第１入力端子１８に電気的に接続され、メインビットラインＭＢＬの読み出し初期電位Ｖｃｃがラッチ回路１６に入力される。次いで、図示しない制御回路が、信号線ＢＬＳＥＬＡ及び信号線ＢＬＳＥＬＣの電位を“０”とし信号線Ｒ及び信号線Ｗ／ＲＷにゲートしきい値電圧Ｖｐｐを印可すると、読み出し初期電位Ｖｃｃがラッチ回路にラッチされる。さらに、図示しない制御回路が、信号線ＢＬＳＥＬＡの電位を“０”とし信号線Ｒ、信号線Ｗ／ＲＷ及びに信号線ＢＬＳＥＬＣにゲートしきい値電圧Ｖｐｐを印可すると、ラッチ回路にラッチされている電位をサブビットラインへ転送できる状態となる。
【００３３】
また、サブビットラインＳＢＬ１〜ＳＢＬ４には、第１サブアドレス選択線ＹＳＥＬ１＊／ｙ〜ＹＳＥＬ４＊／ｙがゲートに個別に接続されたスイッチとしての４つのＰＭＯＳ２４の一端が接続され、これら４つのＰＭＯＳ２４の他端には非選択用電圧１／２Ｖｃｃが供給されている。
なお、この非選択用電圧１／２Ｖｃｃは、該半導体記憶装置の電源電圧のおおむね半分程度の電圧を意味する。この非選択用電圧１／２Ｖｃｃは、図７に記載されているようなヒステリシスカーブをもつ強誘電体素子において、該強誘電素子の抗電圧Ｖｃに至らない程度、すなわち、分極反転を生じさせないようなおおきさの電圧であり、回路構成上電源電圧のおおむね半分程度の電圧に設定するのが便利であるが、強誘電体素子の特性によってはこの電圧値に限定されるわけではない。
【００３４】
そして、図示しない制御回路が、第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４のいずれか１つと信号線ｙとにゲートしきい値電圧Ｖｐｐを印加すると、そのゲートしきい値電圧Ｖｐｐが印可されていない第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４に対応する第１サブアドレス選択線ＹＳＥＬ１＊／ｙ〜ＹＳＥＬ４＊／ｙがゲートに接続されているＰＭＯＳ２４によって、そのＰＭＯＳ２４の一端に接続されているサブビットラインＳＢＬ１〜ＳＢＬ４が非選択用電圧１／２Ｖｃｃとなる。
＜ＰＬ選択回路＞
一方、ＰＬ選択回路８には、図４に示すように、ＸＳＥＬ，ｙ駆動回路４から横方向に延びている４本の第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４と、ＹＳＥＬ，ｘ駆動回路２から縦方向に延びているブロック選択線ｘ（以下、単に「信号線ｘ」ともいう。）とが接続されたブロック選択回路２５が配されている。このブロック選択回路２５には、図５に示すように、ブロック選択線ｘが入力側に接続されているＰＭＯＳ２６ａとＮＭＯＳ２６ｂとからなるインバータ２６が配されている。また、そのインバータ２６の両電源のうち高電位側にはゲートしきい値電圧Ｖｐｐが供給され、低電位側は接地され、インバータ２６の出力は信号線２８に接続されている。
【００３５】
また、ブロック選択回路２５には、信号線２８が入力側に接続されているＰＭＯＳ２９ａとＮＭＯＳ２９ｂとからなるインバータ２９が４つ配されている。これら４つのインバータ２９の両電源のうち高電位側には第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４がそれぞれ個別に接続され、低電位側は接地され、インバータ２９の出力は第２サブアドレス選択線ＸＳＥＬ１＊／ｙ〜ＸＳＥＬ４＊／ｙにそれぞれ個別に接続されている。
【００３６】
そして、図示しない制御回路が、ＹＳＥＬ，ｘ駆動回路２に対してブロック選択線ｘにゲートしきい値電圧Ｖｐｐを印加させると、信号線２８の電位が接地電位となり、第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４に第２サブアドレス選択線ＸＳＥＬ１＊／ｙ〜ＸＳＥＬ４＊／ｙがそれぞれ接続される。
また、ＰＬ選択回路８には、図４に示すように、第２サブアドレス選択線ＸＳＥＬ１＊／ｙ〜ＸＳＥＬ４＊／ｙが個別にゲートに接続されているスイッチとしての４つのＮＭＯＳ３１が配されている。これら４つのＮＭＯＳ３１の一端には、ＰＬ駆動回路３から縦方向に延びているメインプレートラインＭＰＬが第３スイッチ３２を介して接続され、他端にはメインプレートラインＭＰＬに平行に配された４つのサブプレートラインＳＰＬ１〜ＳＰＬ４の上端が個別に接続されている。なお、これらサブプレートラインＳＰＬ１〜ＳＰＬ４によって、強誘電体キャパシタＱ１〜Ｑ１６の他方の電極が構成される。
【００３７】
ここで、第３スイッチ３２は、図示しない制御回路から横方向に延びている信号線ＰＬＳＥＬ（プレートライン選択用信号線）がゲートに接続されているＮＭＯＳである。この第３スイッチ３２の一端には、メインプレートラインＭＰＬが接続され、他端にはＰＬ選択回路８の４つのＮＭＯＳ３１の一端が共通に接続されている。また、そのＰＬ選択回路８の４つのＮＭＯＳ３１の一端には、信号線ＰＬＳＥＬがゲートに接続された１つのＰＭＯＳ３５の一端も接続されていて、そのＰＭＯＳ３５の他端は１／２Ｖｃｃの電位に接続されている。
【００３８】
そして、図示しない制御回路が、第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４のいずれか１つと信号線ｘとにゲートしきい値電圧Ｖｐｐを印加すると、そのゲートしきい値電圧Ｖｐｐを印加した第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４に対応する第２サブアドレス選択線ＸＳＥＬ１＊／ｙ〜ＸＳＥＬ４＊／ｙがゲートに接続されているＮＭＯＳ３１によって、そのＮＭＯＳ３１の一端に接続されているサブプレートラインＳＰＬ１〜ＳＰＬ４が他端に接続されている第３スイッチ３２とＰＭＯＳ３５とに電気的に接続される。
【００３９】
このように、本実施形態では、複数のサブプレートラインＳＰＬ１〜ＳＰＬ４のそれぞれとメインプレートラインＭＰＬとをデータ転送できるように接続した状態及びデータ転送できないように切断した状態のいずれかの状態とすることができるようにしたため、メインプレートラインＭＰＬの数を小さくすることができ、メインプレートラインＭＰＬを駆動するＰＬ駆動回路３の面積を小さくすることができる。
【００４０】
また、サブプレートラインＳＰＬ１〜ＳＰＬ４には、第２サブアドレス選択線ＸＳＥＬ１＊／ｙ〜ＸＳＥＬ４＊／ｙがゲートに個別に接続されたスイッチとしての４つのＰＭＯＳ３３の一端が接続され、これら４つのＰＭＯＳ３３の他端には非選択用電圧１／２Ｖｃｃが供給されている。
そして、図示しない制御回路が、第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４のいずれか１つと信号線ｘとにゲートしきい値電圧Ｖｐｐを印加すると、そのゲートしきい値電圧Ｖｐｐを印加されていない第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４に対応する第２サブアドレス選択線ＸＳＥＬ１＊／ｙ〜ＸＳＥＬ４＊／ｙがゲートに接続されているＰＭＯＳ３３によって、そのＰＭＯＳ３３の一端に接続されているサブプレートラインＳＰＬ１〜ＳＰＬ４が非選択用電圧１／２Ｖｃｃとなる。
＜他のサブアレイ＞
また一方、第１セクタ６と同じパートにある他のサブアレイ領域（第２セクタ）６’には、図１（ｂ）に示すように、複数の強誘電体キャパシタからなるサブアレイが中央に形成され、そのサブアレイの平面視右側には、ＢＬ選択回路７’が形成され、平面視上側には、ＰＬ選択回路８’が形成されている。すなわち、第１セクタ６に対し、ＢＬ選択回路７’がサブアレイを挟んで左右対称に配置され、第１セクタ６のＢＬ選択回路７と第２セクタ６’のＢＬ選択回路７’とが互いに背中合わせとなるように隣接して配されている。
【００４１】
また同様に、第１セクタ６と同じブロックにある他のサブアレイ領域（第４セクタ）６’’’には、複数の強誘電体キャパシタからなるサブアレイが中央に形成され、そのサブアレイの平面視左側には、ＢＬ選択回路７’’’が形成され、平面視下側には、ＰＬ選択回路８’’’が形成されている。すなわち、第１セクタ６に対し、ＰＬ選択回路８’’’がサブアレイを挟んで上下対称に配置され、第１セクタ６のＰＬ選択回路８と第４セクタ６’’’のＰＬ選択回路８”とが互いに背中合わせとなるように隣接して配されている。
【００４２】
また同様に、第４セクタ６と同じパートにある他のサブアレイ領域（第３セクタ）６”には、複数の強誘電体キャパシタからなるサブアレイが中央に形成され、そのサブアレイの平面視右側には、ＢＬ選択回路７”が形成され、平面視下側には、ＰＬ選択回路８”が形成されている。すなわち、第４セクタ６’’’に対し、ＢＬ選択回路７”がサブアレイを挟んで左右対称に配置され、第２セクタ６’に対し、ＰＬ選択回路８”がサブアレイを挟んで上下対称に配置され、第３セクタ６”のＢＬ選択回路７”と第４セクタ６’’’のＢＬ選択回路７’’’とが互いに背中合わせとなるように隣接して配され、第２セクタ６’のＰＬ選択回路８’と第３セクタ６”のＰＬ選択回路８”とが互いに背中合わせとなるように隣接して配されている。なお、これら第２セクタ６’、第３セクタ６”及び第４セクタ６’’’は、第１セクタ６と同等の構成を多く含んでおり、同等の構成には同等の符号を付して、その詳細な説明を省略する。
【００４３】
このように、パート方向に隣接するサブアレイ領域６及び６’若しくは６”及び６’’’のＢＬ選択回路７を背中合わせとなるように隣接して配したため、第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４を隣接する第１セクタ６及び第２セクタ６’若しくは第３セクタ６”及び第４セクタ６’’’で共通のものとすることができ、第１アドレス選択線ＹＳＥＬ１〜ＹＳＥＬ４の配置面積を小さくすることができる。また、隣接する第１セクタ６及び第２セクタ６’若しくは第３セクタ６”及び第４セクタ６’’’でＢＬ選択回路７及び７’若しくは７”及び７’’’の一部を共通のものとすることで、ＢＬ選択回路７及び７’  若しくは７”及び７’’’の配置面積を小さくすることもできる。
【００４４】
また、ブロック方向に隣接するサブアレイ領域６及び６’’’若しくは６’及び６”のＰＬ選択回路８を背中合わせとなるように隣接して配したため、第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４を隣接する第１セクタ６及び第４セクタ６’’’若しくは第２セクタ６’及び第３セクタ６”で共通に使用することができ、第２アドレス選択線ＸＳＥＬ１〜ＸＳＥＬ４の配置面積を小さくすることができる。また、隣接する第１セクタ６及び第４セクタ６’’’若しくは第２セクタ６’及び第３セクタ６”でＰＬ選択回路８及び８’’’若しくは８’及び８”の一部を共通のものとすることで、ＰＬ選択回路８及び８’’’若しくは８’及び８”の配置面積を小さくすることもできる。
＜書込方法その１＞
次に、図示しない制御回路で行われ、所定のデータをラッチさせてから、任意の強誘電体キャパシタＱ１等に書き込む第１の書き込み処理について説明する。
【００４５】
この演算処理では、図６のフローチャートに示すように、まずステップＳ１０１で、ＭＢＬ用回路５に対し、任意の強誘電体キャパシタＱ１等に書き込むデータと逆のデータをメインビットラインＭＢＬに出力させる制御指令を送信する。具体的には、任意の強誘電体キャパシタＱ１等に“１”データを書き込むときにはその強誘電体キャパシタＱ１等に対応するメインビットラインＭＢＬの電位を“０”  とする制御指令をＭＢＬ用回路５に送信し、任意の強誘電体キャパシタＱ１等に“０”データを書き込むときにはその強誘電体キャパシタＱ１等に対応するメインビットラインＭＢＬを書込用電圧Ｖｃｃ  とする制御指令をＭＢＬ用回路５に送信する。
【００４６】
なお、強誘電体キャパシタＱ１等は、図７に示すように、書込用電圧Ｖｃｃが印加されると分極の反転を生じるものとし、その書込用電圧Ｖｃｃの半分値（非選択用電圧１／２Ｖｃｃ）が印加されても１／２Ｖｃｃが抗電圧Ｖｃにいたらなければ分極の反転を生じないものとする。例えば、サブビットラインＳＢＬ１等の電位が“０”であり、サブプレートラインＳＰＬ１が書込用電圧Ｖｃｃであるときに強誘電体キャパシタＱ１等に“０”データが書き込まれ、また、サブビットラインＳＢＬ１等が書込用電圧Ｖｃｃであり、サブプレートラインＳＰＬ１の電位が“０”であるときに強誘電体キャパシタＱ１等に“１”データが書き込まれる。また、強誘電体キャパシタＱ１の分極量Ｐｒは強誘電体キャパシタＱ１等の種類によって異なり、例えば、ＰＺＴであると２０μ／  ｃｍ２となり、ＳＢＴやＢＣＴであると７μ／ｃｍ２となる。
【００４７】
次にステップＳ１０２に移行して、第１ＮＭＯＳ２０に対し、第１インバータ２２の出力端子をラッチ回路１６の第１ノード１８から電気的に切り離させる制御指令を送信する。具体的には、信号線Ｒの電位を“０”とする。
次にステップＳ１０３に移行して、第１スイッチ１５に対し、メインビットラインＭＢＬをラッチ回路１６の第１ノード１８に電気的に接続させる制御指令を送信し、前記ステップＳ１０１でメインビットラインＭＢＬに出力させたデータをラッチ回路１６に転送させる。具体的には、信号線ＢＬＳＥＬＡの電位をゲートしきい値電圧Ｖｐｐとする。
【００４８】
次にステップＳ１０４に移行して、第１ＮＭＯＳ２０に対し、前記ステップＳ１０３でラッチ回路１６に転送されたデータをラッチさせる制御指令を送信する。具体的には、信号線Ｒをゲートしきい値電圧Ｖｐｐとする。
次にステップＳ１０５に移行して、第１スイッチ１５に対し、ラッチ回路１６の第１ノード１８をメインビットラインＭＢＬから電気的に切り離させる制御指令を送信し、第２スイッチ１７に対し、そのラッチ回路１６の第２ノード１９をＢＬ選択回路７に電気的に接続させる制御指令を送信し、前記ステップＳ１０１でメインビットラインＭＢＬに出力させたデータと逆のデータをＢＬ選択回路７に転送させる。また同時に、ＭＢＬ用回路５に対し、メインビットラインＭＢＬに書込用電圧Ｖｃｃを出力させる制御指令を送信する。具体的には、信号線ＢＬＳＥＬＡの電位を“０”とし、信号線ＢＬＳＥＬＣをゲートしきい値電圧Ｖｐｐとし、メインビットラインＭＢＬを書込用電圧Ｖｃｃとする。
【００４９】
次にステップＳ１０６に移行して、ＢＬ選択回路７に対し、前記ステップＳ１０５でＢＬ選択回路７に転送されたデータを所定の強誘電体キャパシタＱ１等が接続されているサブビットラインＳＢＬ１等に転送させる制御指令を送信する。具体的には、所定の第１アドレス選択線ＹＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のパート選択線ｙをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等が接続されている第１サブアドレス選択線ＹＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとする。
【００５０】
次にステップＳ１０７に移行して、ＰＬ選択回路８に対し、前記ステップＳ１０６でサブビットラインＳＢＬ１等に転送させたデータ（“０”データ）を任意の強誘電体キャパシタＱ１等に書き込ませる制御指令を送信する。具体的には、任意の強誘電体キャパシタＱ１等に対応するメインプレートラインＭＰＬを書込用電圧Ｖｃｃとし、信号線ＰＬＳＥＬをゲートしきい値電圧Ｖｐｐとし、所定の第２アドレス選択線ＸＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のブロック選択線ｘをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等が接続されている第１サブアドレス選択線ＹＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとし、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等を書込用電圧Ｖｃｃとする。このとき、続く“１”書き込み時において“１”を強誘電体キャパシタへ記憶させる場合のＳＢＬ１等の電位はＶｃｃとなる為、ＳＰＬ１を“１”としても“１”データを書き込む予定の強誘電体キャパシタへは“０”データは書き込まれない（分極反転を生じない。）。
【００５１】
次にステップＳ１０８に移行して、ＰＬ選択回路８に対し、前記ステップＳ１０６でサブビットラインＳＢＬ１等に転送させたデータ（“１”データ）を任意の強誘電体キャパシタＱ１等に書き込ませる制御指令を送信する。具体的には、任意の強誘電体キャパシタＱ１等に対応するメインプレートラインＭＰＬの電位を“０”とし、信号線ＰＬＳＥＬをゲートしきい値電圧Ｖｐｐとし、所定の第２アドレス選択線ＸＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のブロック選択線ｘをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等が接続されている第１サブアドレス選択線ＹＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとし、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等の電位を“０”とする。このとき、既に“０”書き込みを行ったＳＢＬ１等の電位は接地電位である為、続く“１”書き込み時において、ＳＰＬ１等が接地電位になったとしても“０”書き込みされた強誘電体キャパシタの記憶状態は変化しない（分極反転を生じない。）。
【００５２】
次にステップＳ１０９に移行して、信号線ＢＬＳＥＬＣ等に対し、全てのサブビットラインＳＢＬ１等の電位とサブプレートラインＳＰＬ１等の電位とを非選択用電圧１／２Ｖｃｃとさせる制御信号を送信してから、この演算処理を終了する。具体的には、信号線ＢＬＳＥＬＣの電位を“０”とし、全ての第１アドレス選択線ＹＳＥＬ１等の電位を“０”として、全てのサブビットラインＳＢＬ１等を非選択用電圧１／２Ｖｃｃとする。また、信号線ＰＬＳＥＬの電位を“０”とし、全ての第２アドレス選択線ＸＳＥＬ１等の電位を“０”として、全てのサブプレートラインＳＰＬ１等を非選択用電圧１／２Ｖｃｃとする。このとき、強誘電体キャパシタが分極反転する（“０”又は、“１”データが強誘電体へ書き込まれる）条件としては、１／２Ｖｃｃを超える電位が強誘電体キャパシタの両端の電極へ印加された場合に強誘電体キャパシタの分極反転が生じるので、ＳＢＬ１等やＳＰＬ１等の電位を１／２Ｖｃｃへ変化させても“０”データや“１”データを記憶している強誘電体キャパシタの記憶状態は変化しないのである。
＜書込方法その２＞
次に、図示しない制御回路で行われ、所定のデータをラッチさせず、任意の強誘電体キャパシタＱ１等に書き込む第２の書き込み処理について説明する。この演算処理では、前記第１の書き込み処理の図６のステップＳ１０４〜Ｓ１０９が、図８のステップＳ２０１〜Ｓ２０８に変更されている。なお、この図８の演算処理は、前記第１の書き込み処理の演算処理と同等のステップ  を多く含んでおり、同等のステップには同等の符号を付して、その詳細な説明を省略する。
【００５３】
それらのうちステップＳ２０４では、第２スイッチ１７に対し、ラッチ回路１６の第２ノード１９をＢＬ選択回路７に電気的に接続させる制御指令を送信する。具体的には、信号線ＢＬＳＥＬＣをゲートしきい値電圧Ｖｐｐとする。
次にステップＳ２０５に移行して、第１スイッチ１５に対し、ラッチ回路１６の第１ノード１８をメインビットラインＭＢＬから電気的に切り離させる制御指令を送信し、ラッチ回路１６に対し、前記ステップＳ１０３でラッチ回路１６に転送させたデータをラッチさせる制御指令を送信し、前記ステップＳ１０１でメインビットラインＭＢＬに出力させたデータと逆のデータをサブビットラインＳＢＬ１等に転送する。具体的には、信号線ＢＬＳＥＬＡの電位を“０”とし、信号線Ｒをゲートしきい値電圧Ｖｐｐとし、メインビットラインＭＢＬを書込用電圧Ｖｃｃとする。また同時に、所定の第１アドレス選択線ＹＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のパート選択線ｙをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等が接続されている第１サブアドレス選択線ＹＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとする。
【００５４】
次にステップＳ２０６に移行して、ＰＬ選択回路８に対し、前記ステップＳ２０５でサブビットラインＳＢＬ１等に転送させたデータ（“０”データ）を任意の強誘電体キャパシタＱ１等に書き込ませる制御指令を送信する。具体的には、任意の強誘電体キャパシタＱ１等に対応するメインプレートラインＭＰＬを書込用電圧Ｖｃｃとし、信号線ＰＬＳＥＬをゲートしきい値電圧Ｖｐｐとし、所定の第２アドレス選択線ＸＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のブロック選択線ｘをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等が接続されている第１サブアドレス選択線ＹＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとし、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等を書込用電圧Ｖｃｃとする。
【００５５】
次にステップＳ２０７に移行して、ＰＬ選択回路８に対し、前記ステップＳ２０５でサブビットラインＳＢＬ１等に転送させたデータ（“１”データ）を任意の強誘電体キャパシタＱ１等に書き込ませる制御指令を送信する。具体的には、任意の強誘電体キャパシタＱ１等に対応するメインプレートラインＭＰＬの電位を“０”とし、信号線ＰＬＳＥＬをゲートしきい値電圧Ｖｐｐとし、所定の第２アドレス選択線ＸＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のブロック選択線ｘをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等が接続されている第１サブアドレス選択線ＹＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとし、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等の電位を“０”とする。
【００５６】
次にステップＳ２０８に移行して、信号線ＢＬＳＥＬＣ等に対し、全てのサブビットラインＳＢＬ１等の電位とサブプレートラインＳＰＬ１等の電位とを非選択用電圧１／２Ｖｃｃとさせる制御信号を送信してから、この演算処理を終了する。具体的には、信号線ＢＬＳＥＬＣの電位を“０”とし、全ての第１アドレス選択線ＹＳＥＬ１等の電位を“０”として、全てのサブビットラインＳＢＬ１等を非選択用電圧１／２Ｖｃｃとする。また、信号線ＰＬＳＥＬの電位を“０”とし、全ての第２アドレス選択線ＸＳＥＬ１等の電位を“０”として、全てのサブプレートラインＳＰＬ１等を非選択用電圧１／２Ｖｃｃとする。
この様に書き込みデータをラッチせずにＳＢＬ１等へ書き込みデータを転送する場合は、ラッチさせて書き込みを行う場合と比較して動作の簡単化が行える為、強誘電体キャパシタへデータを書き込むのに要する時間が短縮可能である。
＜読出方法その１＞
次に、図示しない制御回路で行われ、所定のデータをラッチさせて、任意の強誘電体キャパシタＱ１等から読み出す第１の読み出し処理について説明する。
【００５７】
この演算処理では、図９のフローチャートに示すように、まずステップＳ３０１で、ＭＢＬ用回路５に対し、読み出し初期電位をメインビットラインＭＢＬに出力させる制御指令を送信する。具体的には、メインビットラインＭＢＬを読み出し初期電位Ｖｃｃ  とする制御指令を送信する。
次にステップＳ３０２に移行して、第１ＮＭＯＳ２０に対し、第１インバータ２２の出力端子をラッチ回路１６の第１ノード１８から電気的に切り離させる制御指令を送信する。具体的には、信号線Ｒの電位を“０”とする。
【００５８】
次にステップＳ３０３に移行して、第１スイッチ１５に対し、メインビットラインＭＢＬをラッチ回路１６の第１ノード１８に電気的に接続させる制御指令を送信し、前記ステップＳ３０１でメインビットラインＭＢＬに出力させたデータをラッチ回路１６に転送させる。具体的には、信号線ＢＬＳＥＬＡの電位をゲートしきい値電圧Ｖｐｐとする。
【００５９】
次にステップＳ３０４に移行して、第１スイッチ１５に対し、ラッチ回路１６の第１ノード１８をメインビットラインＭＢＬから電気的に切り離させる制御指令を送信し、第１ＮＭＯＳ２０に対し、前記ステップＳ３０２でラッチ回路１６に転送させたデータをラッチさせる制御指令を送信する。具体的には、信号線ＢＬＳＥＬＡの電位を“０”とし、信号線Ｒをゲートしきい値電圧Ｖｐｐとする。
【００６０】
次にステップＳ３０５に移行して、第２スイッチ１７に対し、ラッチ回路１６の第２ノード１９をＢＬ選択回路７に電気的に接続させる制御指令を送信し、前記ステップＳ３０１でメインビットラインＭＢＬに出力させた読み出し初期電位Ｖｃｃと逆の電位（“０”電位）をＢＬ選択回路７に転送させる。また同時に、ＭＢＬ用回路５に対し、メインビットラインＭＢＬに非選択用電圧１／２Ｖｃｃを出力させる制御指令を送信する。具体的には、信号線ＢＬＳＥＬＣをゲートしきい値電圧Ｖｐｐとし、メインビットラインＭＢＬを非選択用電圧１／２Ｖｃｃとする。
【００６１】
次にステップＳ３０６に移行して、ＢＬ選択回路７に対し、前記ステップＳ３０５でＢＬ選択回路７に転送された“０”電位を所定の強誘電体キャパシタＱ１等が接続されているサブビットラインＳＢＬ１等に転送させる制御指令を送信する。また同時に、ＭＢＬ用回路５に対し、メインビットラインＭＢＬをハイインピーダンス状態（ＨｉｇｈＺ）とする制御指令を送信する。具体的には、所定の第１アドレス選択線ＹＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のパート選択線ｙをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等が接続されている第１サブアドレス選択線ＹＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとする。
【００６２】
次にステップＳ３０７に移行して、第２ＮＭＯＳ２１に対し、第２インバータ２３の出力端子をラッチ回路１６の第２ノード１９から電気的に切り離させる制御信号を送信し、サブビットラインＳＢＬ１等をＨｉｇｈＺとする。また同時に、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等を書込用電圧Ｖｃｃとする制御指令を出力し、その強誘電体キャパシタＱ１等に書き込まれているデータをサブビットラインＳＢＬ１等に転送させる。なお、強誘電体キャパシタＱ１等に書き込まれているデータをサブビットラインＳＢＬ１等に転送させることによって、そのサブビットラインＳＢＬ１等に生じる電位ΔＶは、強誘電体キャパシタＱ１等に“１”データが書き込まれているときには第１ＮＭＯＳ２２のしきい値電圧Ｖｔｈ以上となり、強誘電体キャパシタＱ１等に“０”データが書き込まれているときにはしきい値電圧Ｖｔｈより小さくなる。具体的には、信号線Ｗ／ＲＷの電位を“０”とし、メインプレートラインＭＰＬを書込用電圧Ｖｃｃとし、所定の第２アドレス選択線ＸＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のブロック選択線ｘをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等に対応する第２サブアドレス選択線ＸＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとし、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等を書込用電圧Ｖｃｃとする。
【００６３】
次にステップＳ３０８に移行して、第２ＮＭＯＳ２１に対し、第２インバータ２３の出力端子をラッチ回路１６の第２ノード１９に電気的に接続する。具体的には、信号線Ｗ／ＲＷをゲートしきい値電圧Ｖｐｐとする。
次にステップＳ３０９に移行して、任意の強誘電体キャパシタＱ１等に“１”データをリライトする。具体的には、メインプレートラインＭＰＬの電位を“０”とし、所定の第２アドレス選択線ＸＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のブロック選択線ｘをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等に対応する第２サブアドレス選択線ＸＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとし、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等の電位を“０”とする。なお、“０”データが読み出されたときにはサブビットラインＳＢＬ１等の電位が“０”となっているので強誘電体キャパシタＱ１等が“１”データに書き変わることはない。また、“０”データを読み出した強誘電体キャパシタにはＳＰＬ１等のＶｃｃ電位と第２インバータ２３の出力である接地電位が第２ＮＭＯＳ２１を通してＳＢＬ１等へ印加されることになるので、“０”を読み出した強誘電体キャパシタに対して“０”を再書き込みした後にＳＰＬ１等を接地電位としている為、強誘電体キャパシタに記憶している“０”データが変化することはない。
【００６４】
次にステップＳ３１０に移行して、第２スイッチ１７に対し、ＢＬ選択回路７をラッチ回路１６の第２ノード１９から電気的に切り離させる制御指令を送信し、信号線ＢＬＳＥＬＣ等に対し、全てのサブビットラインＳＢＬ１等の電位とサブプレートラインＳＰＬ１等の電位とを非選択用電圧１／２Ｖｃｃとさせる制御信号を送信する。具体的には、信号線ＢＬＳＥＬＣの電位を“０”とし、全ての第１アドレス選択線ＹＳＥＬ１等の電位を“０”として、全てのサブビットラインＳＢＬ１等を非選択用電圧１／２Ｖｃｃとする。また、信号線ＰＬＳＥＬの電位を“０”とし、全ての第２アドレス選択線ＸＳＥＬ１等の電位を“０”として、全てのサブプレートラインＳＰＬ１等を非選択用電圧１／２Ｖｃ  ｃとする。
【００６５】
次にステップＳ３１１に移行して、第１スイッチ１５に対し、ラッチ回路１６の第１ノード１８をメインビットラインＭＢＬに接続させる制御信号を送信し、前記ステップＳ３０７でサブビットラインＳＢＬ１等に出力させたデータと逆のデータをメインビットラインＭＢＬに転送させる。具体的には、信号線ＢＬＳＥＬＡをゲートしきい値電圧Ｖｐｐとする事により、ラッチ回路１６の第１のノード１８の電位である接地電位をメインビットラインへ転送する。詳しくは、初期的に１／２Ｖｃｃにプリチャージされたメインビットラインの電位を当該ラッチ回路１６によって接地レベルへディスチャージすることによりメインビットラインの電位を接地レベルとする。メインビットラインを初期的に１／２Ｖｃｃとしておくことで当該ラッチ回路１６からのデータの読み出し動作を高速化している。
【００６６】
次にステップＳ３１２に移行して、ＭＢＬ用回路５に対し、前記ステップＳ３１１でメインビットラインＭＢＬに転送されたデータを増幅させる制御指令を送信してから、この演算処理を終了する。
＜読出方法その２＞
次に、図示しない制御回路で行われ、所定のデータをラッチさせず、任意の強誘電体キャパシタＱ１等から読み出す第２の読み出し処理について説明する。この演算処理では、前記第１の読み出し処理の図９のステップＳ３０７〜Ｓ３１２が、図１０のステップＳ４０７〜Ｓ４０９に変更されている。なお、この図１０の演算処理は、前記第１の読み出し処理の演算処理と同等のステップ  を多く含んでおり、同等のステップには同等の符号を付し、その詳細な説明を省略する。
【００６７】
それらのうち、まずステップＳ４０７では、第１スイッチ１５に対し、メインビットラインＭＢＬをラッチ回路１６の第１ノード１８に電気的に接続させる制御信号を送信し、第２ＮＭＯＳ２１に対し、そのラッチ回路１６の第２インバータ２３の出力端子をラッチ回路１６の第１ノード１８から電気的に切り離させる制御信号を送信する。また同時に、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等を書込用電圧Ｖｃｃとする制御指令を出力し、その強誘電体キャパシタＱ１等に書き込まれているデータをメインビットラインＭＢＬに転送させる。具体的には、信号線ＢＬＳＥＬＡをゲートしきい値電圧Ｖｐｐとし、信号線Ｗ／ＲＷの電位を“０”とし、メインプレートラインＭＰＬを書込用電圧Ｖｃｃとし、所定の第２アドレス選択線ＸＳＥＬ１等をゲートしきい値電圧Ｖｐｐとし、所定のブロック選択線ｘをゲートしきい値電圧Ｖｐｐとして、任意の強誘電体キャパシタＱ１等に対応する第２サブアドレス選択線ＸＳＥＬ１＊／ｙ等をゲートしきい値電圧Ｖｐｐとし、任意の強誘電体キャパシタＱ１等が接続されているサブプレートラインＳＰＬ１等を書込用電圧Ｖｃｃとする。
【００６８】
次にステップＳ４０８に移行して、ＭＢＬ用回路５に対し、前記ステップＳ４０７でメインビットラインＭＢＬに転送されたデータを増幅させる制御指令を送信し、第２ＮＭＯＳ２１に対し、前記ステップＳ４０７でメインビットラインＭＢＬに転送させたデータをラッチさせる制御指令を送信する。具体的には、信号線Ｗ／ＲＷの電位をゲートしきい値電圧Ｖｐｐとする。
【００６９】
次にステップＳ４０９に移行して、信号線ＢＬＳＥＬＣ等に対し、全てのサブビットラインＳＢＬ１等の電位とサブプレートラインＳＰＬ１等の電位とを非選択用電圧１／２Ｖｃｃとさせる制御信号を送信してから、この演算処理を終了する。具体的には、全ての第１アドレス選択線ＹＳＥＬ１等の電位を“０”として、全てのサブビットラインＳＢＬ１等を非選択用電圧１／２Ｖｃｃとする。また、信号線ＰＬＳＥＬの電位を“０”とし、全ての第２アドレス選択線ＸＳＥＬ１等の電位を“０”として、全てのサブプレートラインＳＰＬ１等を非選択用電圧１／２Ｖｃｃとする。
【００７０】
この様に読み出しデータをラッチせずにＳＢＬ１等からメインビットラインへ読み出しデータを転送する場合は、一旦ラッチさせてからメインビットラインへデータを読み出す場合と比較して動作の簡単化が行える為、強誘電体キャパシタからメインビットラインへのデータの読み出しに要する時間の短縮が可能である。
＜書込／読出動作の具体的状況に基づく説明＞
次に、本発明の半導体記憶装置の書き込み動作及び読み出し動作の全体を具体的状況に基づいて説明する。なお、ここでは説明の簡単のため、図１１に示すように、１つのサブアレイ領域６は、４つの強誘電体キャパシタＱ１〜Ｑ４と、２つのサブビットラインＳＢＬ１、ＳＢＬ２と、２つのサブプレートラインＳＰＬ１、ＳＰＬ２とからなるものとする。
＜書込み、その１＞
まず、下記表１の（１）に示すように、信号線ＢＬＳＥＬＡ及び信号線ＢＬＳＥＬＣの電位が“０”、つまりメインビットラインＭＢＬがラッチ回路１６の第１ノード１８から切り離され、そのラッチ回路１６の第２ノード１９とＢＬ選択回路７とが切り離されているときに、強誘電体キャパシタＱ１に“１”データを書き込ませる第１の書き込み処理が前記制御回路で行われたとする。
【００７１】
【表１】
2005004842.tif 000003
【００７２】
すると、そのステップＳ１０１では、その強誘電体キャパシタＱ１に対応するメインビットラインＭＢＬの電位を“０”  にさせる制御指令がＭＢＬ用回路５に送信され、上記表１の（２）に示すように、その制御指令がＭＢＬ用回路５で取得されるとメインビットラインＭＢＬから“０”データが出力され、ステップＳ１０２で、上記表１の（３）に示すように、信号線Ｒの電位が“０”とされ、第１インバータ２２の出力端子がラッチ回路１６の第１ノード１８から電気的に切り離され、ステップＳ１０３で、信号線ＢＬＳＥＬＡがゲートしきい値電圧Ｖｐｐとされ、メインビットラインＭＢＬがラッチ回路１６の第１ノード１８に電気的に接続され、前記メインビットラインＭＢＬに出力された“０”データがラッチ回路１６に転送される。すると、第２インバータ２３の入力端子のポイント（Ａ）の電位が“０”となり、第２インバータ２３の出力端子のポイント（Ｂ）が書込用電圧Ｖｃｃとなり、また、ラッチ回路１６の第２ノード１９のポイント（Ｃ）も書込用電圧Ｖｃｃとなり、さらに、第１インバータ２２の出力端子のポイント（Ｄ）の電位が“０”となる。そして、ステップＳ１０４で、上記表１の（５）に示すように、信号線Ｒがゲートしきい値電圧Ｖｐｐとされ、前記ラッチ回路１６に転送された“０”データがラッチされる。
【００７３】
また、ステップＳ１０５で、上記表１の（６）に示すように、信号線ＢＬＳＥＬＡの電位が“０”とされ、信号線ＢＬＳＥＬＣがゲートしきい値電圧Ｖｐｐとされ、ラッチ回路１６の第１ノード１８がメインビットラインＭＢＬから電気的に切り離され、そのラッチ回路１６の第２ノード１９がＢＬ選択回路７に電気的に接続され、前記メインビットラインＭＢＬに出力された“０”データと逆の“１”データがＢＬ選択回路７に転送され、第２スイッチ１７とＢＬ選択回路７との間にあるポイント（Ｅ）が書込用電圧Ｖｃｃとなり、ステップＳ１０６で、上記表１の（７）に示すように、第１サブアドレス選択線ＹＳＥＬ１＊／ｙがゲートしきい値電圧Ｖｐｐとされ、前記ＢＬ選択回路７に転送された“１”データがサブビットラインＳＢＬ１に転送され、ステップＳ１０７で、上記表１の（８）に示すように、強誘電体キャパシタＱ１が接続されているサブプレートラインＳＰＬ１が書込用電圧Ｖｃｃとされ、ステップＳ１０８で、上記表１の（９）に示すように、サブプレートラインＳＰＬ１の電位が“０”とされ、前記サブビットラインＳＢＬ１に転送された“１”データが強誘電体キャパシタＱ１に書き込まれ、ステップＳ１０９で、上記表１の（１０）に示すように、全てのサブビットラインＳＢＬ１、ＳＢＬ２の電位とサブプレートラインＳＰＬ１、ＳＰＬ２の電位とが非選択用電圧１／２Ｖｃｃとされてから、この演算処理が終了される。
【００７４】
このように、本実施形態にあっては、強誘電体キャパシタＱ１にデータを書き込むときには、まず、複数のラッチ回路１６のうち当該強誘電体キャパシタＱ１に対応するラッチ回路１６の第１ノード１８にメインビットラインＭＢＬをデータ転送できるように接続し、そのメインビットラインＭＢＬから出力されるデータをラッチ回路１６に転送してラッチさせ、次いで、そのラッチ回路１６の第２ノード１９にサブビットラインＳＢＬ１をデータ転送できるように接続し、そのサブビットラインＳＢＬ１にラッチ回路１６にラッチされているデータを転送して強誘電体キャパシタＱ１に書き込むようになっている。
【００７５】
そのため、メインビットラインＭＢＬに出力されるデータをラッチ回路１６にラッチさせれば、すぐに他の強誘電体キャパシタＱ１等にデータを書き込む動作を開始することができ、そのようにすれば、サブビットラインＳＢＬ１等の配線容量やサブビットラインに接続されている強誘電体キャパシタＱ１等の静電容量が大きいときのデータ書き込み速度を向上できる。すなわち、アドレスが連続している複数の強誘電体キャパシタＱ１等にデータを書き込むときには、前記第１の書き込み処理のステップＳ１０１〜Ｓ１０４を当該複数の強誘電体キャパシタＱ１等に対して順次行ったのち、前記ステップＳ１０５〜Ｓ１０９を当該複数の強誘電体キャパシタＱ１等に対して同時に行うことで、データ書き込み速度を向上できる。
＜書込み、その２＞
一方、下記表２の（１）に示すように、メインビットラインＭＢＬがラッチ回路１６の第１ノード１８から切り離され、そのラッチ回路１６の第２ノード１９とＢＬ選択回路７とが切り離されているときに、強誘電体キャパシタＱ１に“１”データを書き込ませる第２の書き込み処理が制御回路で行われたとする。
【００７６】
【表２】
2005004842.tif 000004
【００７７】
すると、図８のフローチャートに示すように、前記ステップＳ１０１〜Ｓ１０３を経て、ステップＳ２０４で、上記表２の（５）に示すように、信号線ＢＬＳＥＬＣがゲートしきい値電圧Ｖｐｐとされ、ラッチ回路１６の第２ノード１９がＢＬ選択回路７に電気的に接続される。
次にステップＳ２０５で、上記表２の（６）に示すように、信号線ＢＬＳＥＬＡの電位が“０”とされ、信号線Ｒがゲートしきい値電圧Ｖｐｐとされ、メインビットラインＭＢＬが書込用電圧Ｖｃｃとされ、第１サブアドレス選択線ＹＳＥＬ１＊／ｙがゲートしきい値電圧Ｖｐｐとされて、ラッチ回路１６の第１ノード１８がメインビットラインＭＢＬから電気的に切り離され、前記ラッチ回路１６に転送させたデータがラッチされ、前記メインビットラインＭＢＬに出力された“０”データと逆の“１”データがサブビットラインＳＢＬ１に転送され、ステップＳ２０６で、上記表２の（７）に示すように、サブプレートラインＳＰＬ１が書込用電圧Ｖｃｃとされ、ステップＳ２０７で、上記表２の（８）に示すように、サブプレートラインＳＰＬ１の電位が“０”とされ、前記サブビットラインＳＢＬ１に転送された“１”データが強誘電体キャパシタＱ１に書き込まれ、ステップＳ２０８で、上記表２の（９）に示すように、全てのサブビットラインＳＢＬ１、ＳＢＬ２の電位とサブプレートラインＳＰＬ１、ＳＰＬ２の電位とが非選択用電圧１／２Ｖｃｃとされてから、この演算処理が終了される。
【００７８】
このように、本実施形態にあっては、アドレスがランダムな強誘電体キャパシタＱ１等にデータを書き込むときには、データをラッチ回路１６にラッチさせることなく、前記第２の書き込み処理のステップＳ１０１〜Ｓ２０８を当該強誘電体キャパシタＱ１等に対して行うことで、データ書き込み速度を向上できる。ちなみに、アドレスがランダムな強誘電体キャパシタＱ１等にデータを書き込むときにも、データをラッチ回路１６にラッチさせる方法では、強誘電体キャパシタＱ１等にデータを書き込むタイミングが遅くなってしまう。
＜読出し、その１＞
また一方、メインビットラインＭＢＬがラッチ回路１６の第１ノード１８から切り離され、そのラッチ回路１６の第２ノード１９とＢＬ選択回路７とが切り離されているときに、強誘電体キャパシタＱ１から“１”データを読み出させる第１の読み出し処理が制御回路で行われたとする。
【００７９】
【表３】
2005004842.tif 000005
【００８０】
すると、図９のフローチャートに示すように、そのステップＳ３０１では、メインビットラインＭＢＬを読み出し初期電位Ｖｃｃにさせる制御指令が送信され、上記表３の（１）に示すように、その制御指令がＭＢＬ用回路５で取得されるとメインビットラインＭＢＬに読み出し初期電位Ｖｃｃが出力され、ステップＳ３０２で、上記表３の（２）に示すように、信号線Ｒの電位が“０”とされ、第１インバータ２２の出力端子がラッチ回路１６の第１ノード１８から電気的に切り離され、ステップＳ３０３で、上記表３の（３）に示すように、信号線ＢＬＳＥＬがゲートしきい値電圧Ｖｐｐとされ、メインビットラインＭＢＬがラッチ回路１６の第１ノード１８に電気的に接続され、前記メインビットラインＭＢＬに出力された読み出し初期電位Ｖｃｃがラッチ回路１６に転送される。すると、第２インバータ２３の入力端子のポイント（Ａ）が読み出し初期電位Ｖｃｃとなり、第２インバータ２３の出力端子のポイント（Ｂ）の電位が“０”となり、また、ラッチ回路１６の第２ノード１９のポイント（Ｃ）の電位も“０”となり、さらに、第１インバータ２２の出力端子のポイント（Ｄ）が読み出し初期電位Ｖｃｃとなる。そして、ステップＳ３０４で、上記表３の（４）に示すように、信号線ＢＬＳＥＬＡの電位が“０”とされ、信号線Ｒがゲートしきい値電圧Ｖｐｐとされ、ラッチ回路１６の第１ノード１８がメインビットラインＭＢＬから電気的に切り離され、前記ラッチ回路１６に転送されたデータがラッチされ、上記表３の（５）に示すように、信号線ＢＬＳＥＬＣがゲートしきい値電圧Ｖｐｐとされ、メインビットラインＭＢＬが非選択用電圧１／２Ｖｃｃとされ、ラッチ回路１６の第２ノード１９がＢＬ選択回路７に電気的に接続され、前記メインビットラインＭＢＬに出力された読み出し初期電位Ｖｃｃと逆の電位“０”がＢＬ選択回路７に転送され、ステップＳ３０６で、上記表３の（６）に示すように、第１サブアドレス選択線ＹＳＥＬ１＊／ｙがゲートしきい値電圧Ｖｐｐとされ、メインビットラインＭＢＬがＨｉｇｈＺとされ、前記ＢＬ選択回路７に転送された“０”電位がサブビットラインＳＢＬ１に転送され、ステップＳ３０７で、上記表３の（７）に示すように、信号線Ｗ／ＲＷの電位が“０”とされ、サブプレートラインＳＰＬ１が書込用電圧Ｖｃｃとされ、第２インバータ２３の出力端子をラッチ回路１６の第２ノード１９から電気的に切り離され、サブビットラインＳＢＬ１がＨｉｇｈＺとされて、強誘電体キャパシタＱ１に書き込まれている“１”データがサブビットラインＳＢＬ１に転送され、サブビットラインＳＢＬ１に第１ＮＭＯＳ２０及び第２ＮＭＯＳ２１のしきい値電圧Ｖｔｈより大きい電位ΔＶが生じ、ステップＳ３０８で、信号線Ｗ／ＲＷがゲートしきい値電圧Ｖｐｐとされ、第２インバータ２３の出力端子がラッチ回路１６の第２ノード１９に電気的に接続され、ステップＳ３０９で、サブプレートラインＳＰＬ１の電位が“０”とされ、強誘電体キャパシタＱ１に“１”データがリライトされ、ステップＳ３１０で、信号線ＢＬＳＥＬＣの電位が“０”とされ、全てのサブビットラインＳＢＬ１及びサブプレートラインＳＰＬ１が非選択用電圧１／２Ｖｃｃとされ、���Ｌ選択回路７がラッチ回路１６の第２ノード１９から電気的に切り離される。
【００８１】
次にステップＳ３１１で、メインビットラインＭＢＬの電位が“０”とされ、信号線ＢＬＳＥＬＡがゲートしきい値電圧Ｖｐｐとされ、ラッチ回路１６の第１ノード１８がメインビットラインＭＢＬに接続され、前記サブビットラインＳＢＬ１に出力された“１”データと逆の“０”データがメインビットラインＭＢＬに転送され、ステップＳ３１２で、前記メインビットラインＭＢＬに転送されたデータをＭＢＬ用回路５に増幅させてから、この演算処理を終了する。
【００８２】
このように、本実施形態にあっては、強誘電体キャパシタＱ１に書き込まれているデータを読み出すときには、まず、複数のサブビットラインＳＢＬ１等のうち当該強誘電体キャパシタＱ１が設けられているサブビットラインＳＢＬ１にラッチ回路１６の第２ノード１９をデータ転送できるように接続し、そのサブビットラインＳＢＬ１経由で前記強誘電体キャパシタＱ１に書き込まれているデータをラッチ回路１６に転送してラッチさせ、次いで、そのラッチ回路１６の第１ノード１９にメインビットラインＭＢＬをデータ転送できるように接続し、そのメインビットラインＭＢＬにラッチ回路１６にラッチされているデータを転送してＭＢＬ用回路５で読み出すようになっている。
【００８３】
そのため、複数の強誘電体キャパシタＱ１に書き込まれているデータをラッチ回路１６にラッチさせる動作を同時に行うことができ、そのようにすれば、サブビットラインＳＢＬ１等の配線容量やサブビットラインに接続されている強誘電体キャパシタＱ１等の静電容量が大きいときのデータ読出し速度を向上できる。すなわち、アドレスが連続している複数の強誘電体キャパシタＱ１等からデータを読み出すときには、前記第１の読み出し処理のステップＳ３０１〜Ｓ３１０を当該複数の強誘電体キャパシタＱ１等に対して同時に行ったのち、前記ステップＳ３１１、Ｓ３１２を当該複数の強誘電体キャパシタＱ１等に対して順次行うことで、データ読み出し速度を向上できる。
＜読出し、その２＞
また一方、メインビットラインＭＢＬがラッチ回路１６の第１ノード１８から切り離され、そのラッチ回路１６の第２ノード１９とＢＬ選択回路７とが切り離されているときに、強誘電体キャパシタＱ１から“１”データを読み出させる第２の読み出し処理が制御回路で行われたとする。
【００８４】
【表４】
2005004842.tif 000006
【００８５】
すると、図１０のフローチャートに示すように、前記ステップＳ３０１〜Ｓ３０６を経て、ステップＳ４０７で、信号線ＢＬＳＥＬＡがゲートしきい値電圧Ｖｐｐとされ、信号線Ｗ／ＲＷの電位が“０”とされ、サブプレートラインＳＰＬ１が書込用電圧Ｖｃｃとされて、メインビットラインＭＢＬがラッチ回路１６の第１ノード１８に電気的に接続され、そのラッチ回路１６の第２インバータ２３の出力端子がラッチ回路１６の第１ノード１８から電気的に切り離され、ステップＳ４０８で、信号線Ｗ／ＲＷの電位がゲートしきい値電圧Ｖｐｐとされ、前記メインビットラインＭＢＬに転送されたデータがＭＢＬ用回路５で増幅され、前記メインビットラインＭＢＬに転送させたデータがラッチされ、ステップＳ４０９で、全てのサブビットラインＳＢＬ１、ＳＢＬ２の電位とサブプレートラインＳＰＬ１、ＳＰＬ２の電位とが非選択用電圧１／２Ｖｃｃとされてから、この演算処理が終了する。
【００８６】
このように、本実施形態にあっては、アドレスがランダムな強誘電体キャパシタＱ１等からデータを読み出すときには、データをラッチ回路１６にラッチさせることなく、前記第２の読み出し処理のステップＳ４０１〜Ｓ４０９を当該強誘電体キャパシタＱ１等に対して行うことで、データ読み出し速度を向上できる。ちなみに、アドレスがランダムな強誘電体キャパシタＱ１等からデータを読み出すときにも、データをラッチ回路１６にラッチさせる方法では、強誘電体キャパシタＱ１等からデータを読み出すタイミングが遅くなってしまう。
【００８７】
なお、上記実施の形態では、図２の第１スイッチ１５が第１接続素子を構成し、図２の第２スイッチが第２接続素子を構成し、図４のＮＭＯＳ３１及び第３スイッチ３２が第３接続素子を構成する。
＜変形例＞
また、上記実施の形態は、本発明の半導体記憶装置の一例を示したものであり、装置の構成等を限定するものではない。
【００８８】
例えば、上記実施の形態では、半導体記憶装置をメインビットラインＭＢＬとサブビットラインＳＢＬ１等とからなる２階層ビットライン方式とし、それらメインビットラインＭＢＬとサブビットラインＳＢＬ１等との間にラッチ回路１６を設ける例を示したが、これに限られるものではなく、例えば、半導体記憶装置を３階層以上の多階層ビットライン方式としてもよい。例えば、半導体記憶装置を３階層ビットライン方式とするときには、図１２に示すように、各メインビットラインＭＢＬ１等に対応して複数の第３のビットラインＢＬ１１等を設け、それら複数の第３のビットラインＢＬ１１等をそれぞれラッチ回路１６を介してメインビットラインＭＢＬ１等に接続可能とすると共に、各第３のビットラインＢＬ１１等に対応して複数のサブビットラインＳＢＬ１１等を電気的に接続可能とすればよく、そのようにすれば、強誘電体キャパシタＱ１等の初期化速度を向上できる。すなわち、強誘電体キャパシタＱ１等を初期化するときには、まず、メインビットラインＭＢＬ１等から出力される初期化のための“０”データや“１”データをラッチ回路１６にラッチさせ、次いで、各ラッチ回路１６にラッチされているデータを強誘電体キャパシタＱ１等にデータを転送させ、前記データをラッチ回路１６にラッチさせてからすぐに他の強誘電体キャパシタＱ１等を初期化する動作を開始することで、全ての強誘電体キャパシタＱ１等を効率よく初期化でき、強誘電体キャパシタＱ１等の初期加速度を向上できる。また、強誘電体キャパシタＱ１等に書き込まれているデータを読み出すときには、ラッチ回路１６をキャッシュメモリのようなバッファメモリとして使用し、複数の強誘電体キャパシタのデータをラッチ回路１６にラッチさせる動作を同時に行うことができ、読み出し速度を向上することもできる。なお、ラッチ回路１６をバッファメモリとして使用するときには、ラッチ回路１６にラッチされているデータのアドレス情報をアドレスタグメモリ等に保持しておく必要がある。
【００８９】
また、メインビットラインＭＢＬの数は、通常、Ｉ／Ｏ構成の倍数とし、例えば、Ｉ／Ｏ構成の数が“８”であるときには、８、１６、３２等の“８”の倍数とする。なお、メインビットラインＭＢＬの数がＩ／Ｏ構成の数より大きいときには、信号線ＢＬＳＥＬＡと信号線ＢＬＳＥＬＣとをそれぞれ倍数組とすればよい。例えば、Ｉ／Ｏ構成の数が“８”でメインビットラインＭＢＬの数が“１６”であるときには、信号線ＢＬＳＥＬＡと信号線ＢＬＳＥＬＣとをそれぞれ２組とし、信号線ＢＬＳＥＬＡ１と信号線ＢＬＳＥＬＣ１との組で８つのメインビットラインＭＢＬを選択できるようにし、信号線ＢＬＳＥＬＡ２と信号線ＢＬＳＥＬＣ２との組で残りの８つのメインビットラインＭＢＬを選択できるようにする。このように、メインビットラインＭＢＬの数がＩ／Ｏ構成の数より大きいときには、信号線ＢＬＳＥＬＡと信号線ＢＬＳＥＬＣとを複数組設けることで、Ｉ／Ｏ構成と同数のサブビットラインＳＢＬ１等に選択電位を供給し、同一サブアレイに含まれる読み出しの必要のないサブビットラインＳＢＬ１等を非選択用電圧１／２Ｖｃｃとすることができる。
【００９０】
さらに、上記実施の形態では、各パートに信号線ＰＬＳＥＬを１つだけ設ける例を示したが、これに限られるものではなく、例えば、各パートに複数の信号線ＰＬＳＥＬを設けてもよく、そのようにすれば、１つの信号線ＰＬＳＥＬの配線負荷を小さくすることができ、消費電力を小さくしつつ、強誘電体キャパシタＱ１等の選択速度を向上することができる。ちなみに、信号線ＰＬＳＥＬ自体の配線負荷や信号線ＰＬＳＥＬに接続されているトランジスタによる負荷が大きいと、消費電力が大きくなり、強誘電体キャパシタＱ１等の選択速度が遅くなってしまう恐れがある。また、信号線ＰＬＳＥＬ自体の配線負荷が大きいときには、さらに信号線ＰＬＳＥＬの途中にバッファ回路を設け、その信号線ＰＬＳＥＬを小さく分割し、それぞれをバッファ回路で駆動することで、強誘電体キャパシタＱ１等の選択速度をより向上することもできる。
【００９１】
また、上記実施形態では、複数のサブビットラインＳＢＬ１〜ＳＢＬ４に対応して１つのラッチ回路１６を設ける例を示したが、これに限られるものではなく、１つのサブビットラインＳＢＬ１等に対応して１つのラッチ回路１６を設けるようにしてもよい。なお、複数のサブビットラインＳＢＬ１〜ＳＢＬ４に対応して１つのラッチ回路１６を設けるようにすれば、１つのサブビットラインＳＢＬ１等に対応して１つのラッチ回路１６を設ける方法に比べ、ラッチ回路１６によるチップサイズの増加が抑制される。
【００９２】
また、上記実施の形態では、本発明の半導体記憶装置自体について説明したてきが、本発明の半導体記憶装置は、従来の半導体記憶装置と同様に、非接触タイプのスマートカード（マイコンやＲＦ回路を搭載したＩＣカード）やパーソナルコンピュータ、携帯電話、携帯情報端末等の電子機器に適用することができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置の概略構成を示す構成図である。
【図２】図１のＢＬ選択回路を拡大して示す要部拡大図である。
【図３】図２のパート選択回路を拡大して示す要部拡大図である。
【図４】図１のＰＬ選択回路を拡大して示す要部拡大図である。
【図５】図４のブロック選択回路を拡大して示す要部拡大図である。
【図６】第１の書き込み処理を示すフローチャートである。
【図７】強誘電体キャパシタの特性を説明するための説明図である。
【図８】第２の書き込み処理を示すフローチャートである。
【図９】第１の読み出し処理を示すフローチャートである。
【図１０】第２の読み出し処理を示すフローチャートである。
【図１１】本発明の動作を説明するための説明図である。
【図１２】本発明の変形例を説明するための説明図である。
【符号の説明】
１はメモリアレイ領域、２はＹＳＥＬ、ｘ駆動回路、３はＰＬ駆動回路、４はＸＳＥＬ、ｙ駆動回路、５はＭＢＬ用回路、６はサブアレイ領域、７はＢＬ選択回路、８はＰＬ選択回路、１５は第１スイッチ（第１接続素子）、１６はラッチ回路、１７は第２スイッチ（第２接続素子）、１８は第１ノード、１９は第２ノード、３１はＮＭＯＳ（第３接続素子）、３２は第３スイッチ（第３接続素子）、Ｑ１〜Ｑ１６は強誘電体キャパシタ、ＳＢ１〜ＳＢＬ４はサブビットライン、ＳＰＬ１〜ＳＰＬ４はサブプレートライン
【図１】
2005004842.tif 000007
【図２】
2005004842.tif 000008
【図３】
2005004842.tif 000009
【図４】
2005004842.tif 000010
【図５】
2005004842.tif 000011
【図６】
2005004842.tif 000012
【図７】
2005004842.tif 000013
【図８】
2005004842.tif 000014
【図９】
2005004842.tif 000015
【図１０】
2005004842.tif 000016
【図１１】
2005004842.tif 000017
【図１２】
2005004842.tif 000018