(57)【要約】【課題】  フローティングゲートとコントロールゲートとの間の静電容量を大きくすることによりメモリセルの面積を縮小した不揮発性半導体装置及びその製造方法を提供する。【解決手段】  本発明に係る不揮発性半導体装置は、シリコン基板１の表面に形成された凹凸部と、この凹凸部上に形成されたコントロールゲート２と、コントロールゲート２上に形成された絶縁膜４と、絶縁膜４上に形成されたフローティングゲート３と、を具備する。前記凹凸部は、シリコン基板１上に形成されたＬＯＣＯＳ酸化膜５と、該ＬＯＣＯＳ酸化膜が形成されていないシリコン基板１の表面とによって構成されている。【選択図】      図１
2005191057.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された凹凸部と、
前記凹凸部上に形成されたコントロールゲートと、
前記コントロールゲート上に形成された絶縁膜と、
前記絶縁膜上に形成されたフローティングゲートと、
を具備する不揮発性半導体装置。
【請求項２】
前記凹凸部は、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜が形成されていない前記半導体基板の表面とによって構成されている請求項１に記載の不揮発性半導体装置。
【請求項３】
半導体基板の表面に形成された凹凸部と、
前記半導体基板に形成されたコントロールゲートであって、表面に前記凹凸部を有するコントロールゲートと、
前記コントロールゲート上に形成された絶縁膜と、
前記絶縁膜上に形成されたフローティングゲートと、
を具備する不揮発性半導体装置。
【請求項４】
前記凹凸部は、前記半導体基板に形成されたトレンチと、該トレンチが形成されてない前記半導体基板の表面とによって構成されている請求項３に記載の不揮発性半導体装置。
【請求項５】
前記フローティングゲートは、前記コントロールゲートの外側に延伸した延伸部を有し、
前記半導体基板に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間に位置する前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記フローティングゲートに繋げられたゲート電極と、
前記延伸部と前記ドレイン領域との間に形成されたトンネル絶縁膜と、
を具備する請求項１乃至４のいずれか一項に記載の不揮発性半導体装置。
【請求項６】
前記コントロールゲート及び前記絶縁膜それぞれの表面に凹凸が形成されている請求項１乃至５のいずれか一項に記載の不揮発性半導体装置。
【請求項７】
半導体基板の表面に凹凸部を形成する工程と、
前記凹凸部上に第１の導電膜からなるコントロールゲートを形成する工程と、
前記コントロールゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に第２の導電膜からなるフローティングゲートを形成する工程と、
を具備する不揮発性半導体装置の製造方法。
【請求項８】
前記凹凸部を形成する工程は、前記半導体基板上にＬＯＣＯＳ酸化膜を形成することにより、該ＬＯＣＯＳ酸化膜と該ＬＯＣＯＳ酸化膜が形成されていない前記半導体基板の表面とによって凹凸部を形成する工程である請求項７に記載の不揮発性半導体装置の製造方法。
【請求項９】
半導体基板の表面に凹凸部を形成し、該凹凸部下に位置する前記半導体基板に不純物拡散層からなるコントロールゲートを形成する工程と、
前記コントロールゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜からなるフローティングゲートを形成する工程と、
を具備する不揮発性半導体装置の製造方法。
【請求項１０】
前記凹凸部を形成する際は、前記半導体基板にＬＯＣＯＳ酸化膜をした後、該ＬＯＣＯＳ酸化膜を除去することにより、前記半導体基板の表面に凹凸部を形成する請求項９に記載の不揮発性半導体装置の製造方法。
【請求項１１】
前記凹凸部を形成する際は、前記半導体基板にトレンチを形成することにより、該トレンチと該トレンチが形成されてない前記半導体基板の表面とによって凹凸部を形成する請求項９に記載の不揮発性半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体装置及びその製造方法に係わり、特に、フローティングゲートとコントロールゲートとの間の静電容量を大きくすることによりメモリセルの面積を縮小できる不揮発性半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
図５（Ａ）は、従来の不揮発性半導体装置であるＥＥＰＲＯＭの構造を示す平面図であり、図５（Ｂ）は、図５（Ａ）に示す１０Ｂ−１０Ｂ線に沿った断面図である。
ＥＥＰＲＯＭは、コントロールゲートとしての不純物拡散層（コントロールゲート拡散層）１０２と、このコントロールゲート拡散層１０２に対向するように配置されたポリシリコン膜からなるフローティングゲート１０３とを有している。コントロールゲート拡散層１０２はシリコン基板１０１に形成されている。フローティングゲート１０３とコントロールゲート拡散層１０２との間には絶縁膜１０４が配置されている。
【０００３】
コントロールゲート拡散層１０２の隣には素子分離膜１０５を挟んでトランジスタが配置されている。このトランジスタはゲート電極１０３ａ、ソース領域のＮ型拡散層１０６及びドレイン領域のＮ型拡散層１０７を有している。ゲート電極１０３ａは素子分離膜１０５上のポリシリコン膜によってフローティングゲート１０３に繋がっている。また、フローティングゲート１０３はフローティングゲート延伸部１０３ｂを有しており、このフローティングゲート延伸部１０３ｂは素子分離膜上を通ってドレイン拡散層１０７の一部に対向するように配置されている。フローティングゲート延伸部１０３ｂとドレイン拡散層１０７との間にはトンネル酸化膜１０８が配置されている。
【０００４】
上記ＥＥＰＲＯＭの動作について説明する。例えばドレイン拡散層１０７に低電位を印加し、ソース拡散層１０６をオープンとし、コントロールゲート１０２に高電位を印加するとトンネル酸化膜１０８を介してフローティングゲートに電子が注入されてデータが書き込まれる。また、ドレイン拡散層１０７に高電位を印加し、ソース拡散層１０６をオープンとし、コントロールゲート１０２に低電位を印加するとフローティングゲートからトンネル酸化膜１０８を介して電子が引き抜かれてデータが消去される。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、上述したＥＥＰＲＯＭのフローティングゲート１０３への電荷の注入、あるいは電荷の消去の効率は、フローティングゲート１０３とコントロールゲート１０２との間の静電容量Ｃに依存している。すなわち、データの書き込み／消去時にコントロールゲート１０２に印加される高電圧は、トンネル酸化膜１０８及び絶縁膜１０４によって分圧されるが、トンネル酸化膜１０８に作用する分圧値が高いほど上記効率が高くなる。そのためには、ドレイン拡散層１０７とフローティングゲート１０３との間の静電容量Ｃ０に対して、フローティングゲート１０３とコントロールゲート１０２との間の静電容量Ｃを大きくすれば良い。
【０００６】
静電容量Ｃを大きくするには、絶縁膜１０４を薄膜化するか、あるいはフローティングゲートとコントロールゲートの面積を大きくすれば良いのであるが、絶縁膜１０４の薄膜化には限界があり、またフローティングゲートとコントロールゲートの面積を大きくするとＥＥＰＲＯＭのセル面積が大きくなってしまい、素子の高集積化が困難になる。
【０００７】
本発明は上記のような事情を考慮してなされたものであり、その目的は、フローティングゲートとコントロールゲートとの間の静電容量を大きくすることによりメモリセルの面積を縮小できる不揮発性半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記課題を解決するため、本発明に係る不揮発性半導体装置は、半導体基板の表面に形成された凹凸部と、
前記凹凸部上に形成されたコントロールゲートと、
前記コントロールゲート上に形成された絶縁膜と、
前記絶縁膜上に形成されたフローティングゲートと、
を具備する。
【０００９】
上記不揮発性半導体装置によれば、コントロールゲートの下地に凹凸部を形成することにより、コントロールゲート及び絶縁膜それぞれの表面にも凹凸を形成している。このため、コントロールゲート及びフローティングゲートそれぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、フローティングゲートへの電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。
【００１０】
また、本発明に係る不揮発性半導体装置において、前記凹凸部は、前記半導体基板上に形成されたＬＯＣＯＳ酸化膜と、該ＬＯＣＯＳ酸化膜が形成されていない前記半導体基板の表面とによって構成されていることも可能である。
【００１１】
本発明に係る不揮発性半導体装置は、半導体基板の表面に形成された凹凸部と、
前記半導体基板に形成されたコントロールゲートであって、表面に前記凹凸部を有するコントロールゲートと、
前記コントロールゲート上に形成された絶縁膜と、
前記絶縁膜上に形成されたフローティングゲートと、
を具備する。
【００１２】
上記不揮発性半導体装置によれば、コントロールゲートの表面に凹凸部を形成することにより、コントロールゲート及び絶縁膜それぞれの表面にも凹凸を形成している。このため、コントロールゲート及びフローティングゲートそれぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、フローティングゲートへの電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。
【００１３】
また、本発明に係る不揮発性半導体装置において、前記凹凸部は、前記半導体基板に形成されたトレンチと、該トレンチが形成されてない前記半導体基板の表面とによって構成されていることも可能である。
【００１４】
また、本発明に係る不揮発性半導体装置において、前記フローティングゲートは、前記コントロールゲートの外側に延伸した延伸部を有し、
前記半導体基板に形成されたソース領域と、
前記半導体基板に形成されたドレイン領域と、
前記ソース領域と前記ドレイン領域との間に位置する前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記フローティングゲートに繋げられたゲート電極と、
前記延伸部と前記ドレイン領域との間に形成されたトンネル絶縁膜と、
を具備することも可能である。
【００１５】
また、本発明に係る不揮発性半導体装置においては、前記コントロールゲート及び前記絶縁膜それぞれの表面に凹凸が形成されていることが好ましい。これにより、コントロールゲート及びフローティングゲートそれぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。
【００１６】
本発明に係る不揮発性半導体装置の製造方法は、半導体基板の表面に凹凸部を形成する工程と、
前記凹凸部上に第１の導電膜からなるコントロールゲートを形成する工程と、
前記コントロールゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に第２の導電膜からなるフローティングゲートを形成する工程と、
を具備する。
【００１７】
また、本発明に係る不揮発性半導体装置の製造方法において、前記凹凸部を形成する工程は、前記半導体基板上にＬＯＣＯＳ酸化膜を形成することにより、該ＬＯＣＯＳ酸化膜と該ＬＯＣＯＳ酸化膜が形成されていない前記半導体基板の表面とによって凹凸部を形成する工程であることも可能である。
【００１８】
本発明に係る不揮発性半導体装置の製造方法は、半導体基板の表面に凹凸部を形成し、該凹凸部下に位置する前記半導体基板に不純物拡散層からなるコントロールゲートを形成する工程と、
前記コントロールゲート上に絶縁膜を形成する工程と、
前記絶縁膜上に導電膜からなるフローティングゲートを形成する工程と、
を具備する。
【００１９】
また、本発明に係る不揮発性半導体装置の製造方法において、前記凹凸部を形成する際は、前記半導体基板にＬＯＣＯＳ酸化膜をした後、該ＬＯＣＯＳ酸化膜を除去することにより、前記半導体基板の表面に凹凸部を形成することも可能である。
また、本発明に係る不揮発性半導体装置の製造方法において、前記凹凸部を形成する際は、前記半導体基板にトレンチを形成することにより、該トレンチと該トレンチが形成されてない前記半導体基板の表面とによって凹凸部を形成することも可能である。
【発明を実施するための形態】
【００２０】
以下、図面を参照して本発明の実施の形態について説明する。
（実施の形態１）
図１（Ａ）は、本発明の実施の形態１による不揮発性半導体装置であるＥＥＰＲＯＭを示す平面図であり、図１（Ｂ）は、図１（Ａ）に示す１Ｂ−１Ｂ線に沿った断面図であり、図１（Ｃ）は、図１（Ａ）に示す１Ｃ−１Ｃ線に沿った断面図である。
【００２１】
図１（Ａ）に示すように、ＥＥＰＲＯＭは、第１のポリシリコン膜からなるコントロールゲート２と、このコントロールゲート２に対向するように配置された第２のポリシリコン膜からなるフローティングゲート３とを有している。フローティングゲート３とコントロールゲート２との間には図１（Ｂ）及び（Ｃ）に示すように絶縁膜４が配置されている。絶縁膜４、コントロールゲート２及びフローティングゲート３は、平坦な膜ではなく、凹凸を有する膜形状からなっている。
【００２２】
コントロールゲート２の隣にはＬＯＣＯＳ酸化膜からなる素子分離膜５を挟んでトランジスタが配置されている。このトランジスタは、第２のポリシリコン膜からなるゲート電極３ａ、ソース領域のＮ型拡散層６及びドレイン領域のＮ型拡散層７を有している。ゲート電極３ａは素子分離膜５上のポリシリコン膜によってフローティングゲート３に繋がっている。また、フローティングゲート３はフローティングゲート延伸部３ｂを有しており、このフローティングゲート延伸部３ｂは素子分離膜上を通ってドレイン拡散層７の一部に対向するように配置されている。フローティングゲート延伸部３ｂとドレイン拡散層７との間にはトンネル酸化膜８が配置されている。
【００２３】
つまり、図１（Ｂ）及び（Ｃ）に示すように、シリコン基板１の表面にはＬＯＣＯＳ酸化膜からなる素子分離膜５が形成されている。また、素子分離膜５は、コントロールゲート２の下方に位置する複数の領域５ａ〜５ｄ、ゲート電極３ａの下方、ソース拡散層６及びドレイン拡散層７には形成されていない。前記素子分離膜５の相互間のシリコン基板１上にはゲート酸化膜４ａが形成されている。ドレイン拡散層７の一部上にはゲート酸化膜４ａより膜厚の薄いトンネル酸化膜８が形成されている。
【００２４】
前記複数の領域５ａ〜５ｄ及び素子分離膜５の一部上にはコントロールゲート２が形成されている。素子分離膜５が形成されていない前記複数の領域５ａ〜５ｄ上では、図１（Ｂ）及び（Ｃ）に示すように、コントロールゲート２の断面は波形状を有している。コントロールゲート２の上には絶縁膜４が形成されており、この絶縁膜４の断面も波形状を有している。絶縁膜４の上にはフローティングゲート３が形成されており、このフローティングゲート３の断面も波形状を有している。
【００２５】
ソース拡散層６とドレイン拡散層７との間のシリコン基板１上にはゲート酸化膜４ａが形成されており、このゲート酸化膜４ａ上にはゲート電極３ａが形成されている。また、ドレイン拡散層７上にはトンネル酸化膜８が形成されており、トンネル酸化膜８上にはフローティングゲート延伸部３ｂが形成されている。
【００２６】
上記実施の形態１の不揮発性半導体装置によれば、コントロールゲート２の下地にＬＯＣＯＳ酸化膜によって凹凸を形成することにより、コントロールゲート２及び絶縁膜４それぞれの表面にも凹凸を形成している。このため、コントロールゲート２及びフローティングゲート３それぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、この静電容量Ｃは、ドレイン拡散層７とフローティングゲート３との間の静電容量Ｃ０に対して大きくなる。データの書き込み／消去時にコントロールゲート２に印加される高電圧は、トンネル酸化膜８及び絶縁膜４によって分圧されるが、静電容量Ｃを大きくすることによってトンネル酸化膜８に作用する分圧値を高くすることができ、ＥＥＰＲＯＭのフローティングゲート３への電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。また、メモリセルの面積を従来と同じにした場合は、書き込み、消去時間を短縮することができる。
【００２７】
次に、上記不揮発性半導体装置の製造方法について説明する。
まず、シリコン基板１の表面にＬＯＣＯＳ酸化膜からなる素子分離膜５を形成する。次いで、素子分離膜５の相互間のシリコン基板１上にシリコン酸化膜１４を形成する。次いで、シリコン酸化膜１４及び素子分離膜５の上に第１のポリシリコン膜をＣＶＤ（chemical vapor deposition）法により堆積する。次いで、第１のポリシリコン膜をエッチングしてパターニングすることにより、素子分離膜５及びシリコン酸化膜１４の上には第１のポリシリコン膜からなるコントロールゲート２が形成される。素子分離膜５によってコントロールゲート２の表面には凹凸が形成され、それによってコントロールゲート２の上面の面積が大きくなる。次いで、トランジスタが形成される領域のシリコン基板表面のシリコン酸化膜をエッチングにより除去してシリコン基板表面を露出させる。
【００２８】
この後、コントロールゲート２及び前記シリコン基板の上に熱酸化法により厚さ２０ｎｍ程度のシリコン酸化膜からなる絶縁膜４を形成する。コントロールゲート２の表面の凹凸によって絶縁膜４の表面にも凹凸が形成される。尚、シリコン基板上の絶縁膜はゲート酸化膜４ａとなる。
次いで、ドレイン領域の一部上に位置するゲート酸化膜４ａをエッチングにより除去し、熱酸化して厚さが１０ｎｍ程度のトンネル酸化膜８を形成する。
【００２９】
次に、絶縁膜４、素子分離膜５、ゲート酸化膜４ａ及びトンネル酸化膜８の上に第２のポリシリコン膜をＣＶＤ法により堆積する。次いで、第２のポリシリコン膜をエッチングしてパターニングすることにより、絶縁膜４の上には第２のポリシリコン膜からなるフローティングゲート３が形成され、シリコン基板１上にはゲート電極３ａ及びフローティングゲート延伸部３ｂが形成される。絶縁膜４の表面の凹凸によってフローティングゲート３の下面にも凹凸が形成され、それによってフローティングゲート３の下面の面積が大きくなる。フローティングゲート延伸部３ｂとドレイン領域との間にはトンネル酸化膜８が配置される。
【００３０】
（実施の形態２）
図２（Ａ）は、本発明の実施の形態２による不揮発性半導体装置であるＥＥＰＲＯＭを示す平面図であり、図２（Ｂ）は、図２（Ａ）に示す２Ｂ−２Ｂ線に沿った断面図である。
【００３１】
図２（Ａ）に示すように、ＥＥＰＲＯＭは、不純物拡散層からなるコントロールゲート１２と、このコントロールゲート１２に対向するように配置されたポリシリコン膜からなるフローティングゲート１３とを有している。フローティングゲート１３とコントロールゲート１２との間には図２（Ｂ）に示すように絶縁膜４が配置されている。コントロールゲート１２の上面、絶縁膜４及びフローティングゲート１３の下面は、平坦ではなく、凹凸を有する形状となっている。
【００３２】
コントロールゲート１２の隣にはＬＯＣＯＳ酸化膜からなる素子分離膜５を挟んでトランジスタが配置されている。このトランジスタは、ポリシリコン膜からなるゲート電極１３ａ、ソース領域のＮ型拡散層６及びドレイン領域のＮ型拡散層７を有している。ゲート電極１３ａは素子分離膜５上のポリシリコン膜によってフローティングゲート１３に繋がっている。また、フローティングゲート１３はフローティングゲート延伸部１３ｂを有しており、このフローティングゲート延伸部１３ｂは素子分離膜上を通ってドレイン拡散層７の一部に対向するように配置されている。フローティングゲート延伸部１３ｂとドレイン拡散層７との間にはトンネル酸化膜８が配置されている。
【００３３】
つまり、図１（Ｂ）に示すように、シリコン基板１の表面にはＬＯＣＯＳ酸化膜からなる素子分離膜５が形成されている。また、フローティングゲート１３の下方に位置する複数の領域１５ａ〜１５ｄにはＬＯＣＯＳ酸化膜が形成された後にエッチング除去されている。また、素子分離膜５は、ゲート電極１３ａの下方、ソース拡散層６及びドレイン拡散層７には形成されていない。前記素子分離膜５の相互間のシリコン基板１上にはゲート酸化膜が形成されている。ドレイン拡散層７の一部上にはゲート酸化膜より膜厚の薄いトンネル酸化膜８が形成されている。
【００３４】
前記複数の領域１５ａ〜１５ｄを含むシリコン基板１には不純物拡散層からなるコントロールゲート１２が形成されている。即ち、コントロールゲート１２の表面には凹凸が形成されている。コントロールゲート１２の上には絶縁膜４が形成されており、この絶縁膜４の表面にも凹凸が形成されている。絶縁膜４の上にはポリシリコン膜からなるフローティングゲート１３が形成されており、このフローティングゲート１３の下面にも凹凸が形成されている。尚、ゲート酸化膜、ゲート電極１３ａ、トンネル酸化膜８及びフローティングゲート延伸部３ｂの構造は実施の形態１と同様であるので、説明を省略する。
【００３５】
上記実施の形態２の不揮発性半導体装置においても実施の形態１と同様の効果を得ることができる。すなわち、コントロールゲート１２の表面（シリコン基板の表面）に凹凸を形成することにより、コントロールゲート１２及び絶縁膜４それぞれの表面にも凹凸を形成している。このため、コントロールゲート１２及びフローティングゲート１３それぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、静電容量Ｃを大きくすることによってトンネル酸化膜８に作用する分圧値を高くすることができ、ＥＥＰＲＯＭのフローティングゲート３への電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。また、メモリセルの面積を従来と同じにした場合は、書き込み、消去時間を短縮することができる。
【００３６】
次に、上記不揮発性半導体装置の製造方法について図２及び図３を参照しつつ説明する。図３（Ａ）〜（Ｃ）は、本発明の実施の形態２による不揮発性半導体装置の製造方法を説明する断面図であり、図２（Ｂ）に相当するものである。
まず、図３（Ａ）に示すように、シリコン基板１の表面にＬＯＣＯＳ酸化膜からなる素子分離膜５を形成する。
【００３７】
この後、図２（Ａ）に示すＬＯＣＯＳ酸化膜の一部の領域１６をＨＦ等でエッチングすることにより、図３（Ｂ）に示すように、シリコン基板１からＬＯＣＯＳ酸化膜を除去する。これによってシリコン基板１の表面に凹凸が形成される。
次いで、図３（Ｃ）に示すように、シリコン基板１の表面に熱酸化法により絶縁膜４及びゲート酸化膜（図示せず）を形成する。次いで、ドレイン領域の一部上に位置するゲート酸化膜をエッチングにより除去し、熱酸化して厚さが１０ｎｍ程度のトンネル酸化膜８を形成する。
【００３８】
この後、絶縁膜４の下のシリコン基板１に不純物イオンをイオン注入し、熱処理を施すことにより、シリコン基板１には不純物拡散層からなるコントロールゲート１２が形成される。このコントロールゲート１２の表面には段差又は凹凸が形成され、それによってコントロールゲート１２の上面の面積が大きくなる。前記段差又は凹凸によって絶縁膜４の表面にも凹凸が形成される。次に、絶縁膜４、ゲート酸化膜、トンネル酸化膜及び素子分離膜５の上にポリシリコン膜１３ｃをＣＶＤ法により堆積する。
【００３９】
次いで、図２（Ｂ）に示すように、ポリシリコン膜をエッチングしてパターニングすることにより、絶縁膜４及び素子分離膜５の上にはポリシリコン膜からなるフローティングゲート１３が形成され、シリコン基板１上にはゲート電極１３ａ及びフローティングゲート延伸部１３ｂが形成される。絶縁膜４の表面の凹凸によってフローティングゲート１３の下面には凹凸が形成され、それによってフローティングゲート１３の下面の面積が大きくなる。
【００４０】
（実施の形態３）
図４（Ａ）は、本発明の実施の形態３による不揮発性半導体装置であるＥＥＰＲＯＭを示す平面図であり、図４（Ｂ）は、図４（Ａ）に示す４Ｂ−４Ｂ線に沿った断面図である。図４において実施の形態２と同一部分には同一符号を付し、異なる部分についてのみ説明する。
【００４１】
図４（Ａ）及び（Ｂ）に示すように、シリコン基板１の表面にはトレンチ２５ａ〜２５ｄが形成されている。このトレンチによってシリコン基板の表面には凹凸が形成される。前記トレンチ２５ａ〜２５ｄを含むシリコン基板１には不純物拡散層からなるコントロールゲート１２が形成されている。即ち、コントロールゲート１２の表面にはトレンチからなる凹凸が形成されている。コントロールゲート１２の上には絶縁膜４が形成されており、この絶縁膜４の表面にも凹凸が形成されている。絶縁膜４はトレンチの内面及びシリコン基板の表面に沿って形成されている。絶縁膜４の上にはポリシリコン膜からなるフローティングゲート１３が形成されており、このフローティングゲート１３の下面にも凹凸が形成されている。フローティングゲート１３は、ポリシリコン膜がトレンチ内に埋め込まれた構造となっている。
【００４２】
上記実施の形態３の不揮発性半導体装置においても実施の形態１と同様の効果を得ることができる。すなわち、コントロールゲート１２の表面（シリコン基板の表面）にトレンチからなる凹凸を形成することにより、コントロールゲート１２及び絶縁膜４それぞれの表面にも凹凸を形成している。このため、コントロールゲート１２及びフローティングゲート１３それぞれの表面積を従来のものに比べて大きくすることができ、その結果、コントロールゲートとフローティングゲートとの間の静電容量Ｃを大きくすることができる。従って、静電容量Ｃを大きくすることによってトンネル酸化膜８に作用する分圧値を高くすることができ、ＥＥＰＲＯＭのフローティングゲート３への電荷の注入、あるいは電荷の消去の効率を高めることができる。よって、従来の不揮発性半導体装置よりチップ内のメモリセルの面積を縮小できる。また、メモリセルの面積を従来と同じにした場合は、書き込み、消去時間を短縮することができる。
【００４３】
次に、上記不揮発性半導体装置の製造方法について説明する。
まず、図４（Ａ）及び（Ｂ）に示すように、シリコン基板１の表面にＬＯＣＯＳ酸化膜からなる素子分離膜５を形成する。次いで、シリコン基板１に不純物イオンをイオン注入し、熱処理を施すことにより、シリコン基板には不純物拡散層からなるコントロールゲート１２が形成される。
【００４４】
この後、シリコン基板１の表面上にエッチングマスクを形成する。このエッチングマスクはシリコン窒化膜からなるマスクパターンでも良いし、レジストパターンでも良い。次いで、このエッチングマスクをマスクとしてシリコン基板１をエッチングすることにより、コントロールゲート１２の表面にはトレンチ２５ａ〜２５ｄが形成される。これによってコントロールゲート１２の表面にトレンチによる段差又は凹凸が形成され、それによってコントロールゲート１２の上面の面積が大きくなる。次に、エッチングマスクを除去する。
【００４５】
次に、シリコン基板１の表面に熱酸化法により絶縁膜４及びゲート酸化膜（図示せず）を形成する。次いで、ドレイン領域の一部上に位置するゲート酸化膜をエッチングにより除去し、熱酸化して厚さが１０ｎｍ程度のトンネル酸化膜８を形成する。
【００４６】
この後、このコントロールゲート１２の表面には段差又は凹凸が形成され、それによってコントロールゲート１２の上面の面積が大きくなる。前記段差又は凹凸によって絶縁膜４の表面にも凹凸が形成される。次に、絶縁膜４、ゲート酸化膜、トンネル酸化膜及び素子分離膜５の上にポリシリコン膜をＣＶＤ法により堆積する。次いで、ポリシリコン膜をエッチングしてパターニングすることにより、絶縁膜４及び素子分離膜５の上にはポリシリコン膜からなるフローティングゲート１３が形成され、シリコン基板１上にはゲート電極１３ａ及びフローティングゲート延伸部１３ｂが形成される。
【００４７】
尚、本発明は上述した実施の形態に限定されるものではなく、本発明の主旨を逸脱しない範囲内で種々変更して実施することが可能である。
【図面の簡単な説明】
【００４８】
【図１】実施の形態１による不揮発性半導体装置を示す平面図、断面図。
【図２】実施の形態２による不揮発性半導体装置を示す平面図、断面図。
【図３】実施の形態２による不揮発性半導体装置の製造方法を説明する断面図。
【図４】実施の形態３による不揮発性半導体装置を示す平面図、断面図。
【図５】従来の不揮発性半導体装置を示す平面図、断面図。
【符号の説明】
【００４９】
１…シリコン基板、２…コントロールゲート、３…フローティングゲート、３ａ…ゲート電極、３ｂ…フローティングゲート延伸部、４…絶縁膜、４ａ…ゲート酸化膜、５…素子分離膜、５ａ〜５ｄ…コントロールゲート下方の複数の領域、６…ソース領域のＮ型拡散層、７…ドレイン領域のＮ型拡散層、８…トンネル酸化膜、１２…コントロールゲート、１３…フローティングゲート、１３ａ…ゲート電極、１３ｂ…フローティングゲート延伸部、１３ｃ…ポリシリコン膜、１４…シリコン酸化膜、１５ａ〜１５ｄ…フローティングゲート下方の複数の領域、２５ａ〜２５ｄ…トレンチ、１０１…シリコン基板、１０２…コントロールゲート、１０３…フローティングゲート、１０３ａ…ゲート電極、１０３ｂ…フローティングゲート延伸部、１０４…絶縁膜、１０５…素子分離膜、１０６…ソース領域のＮ型拡散層、１０７…ドレイン領域のＮ型拡散層、１０８…トンネル酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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