(57)【要約】【課題】ＲＴＬの段階でロジックＢＩＳＴの擬似乱数によるテストをシミュレーションで再現し、テスト時の消費電力見積もりを実施可能とする。【解決手段】レジスタ転送レベル（ＲＴＬ）のハードウェア記述言語（ＨＤＬ）による機能記述データを入力する入力手段５０９と、当該機能記述データ中の記憶素子が推量されうるレジスタ変数を認識するレジスタ変数認識手段５０２と、上記レジスタ変数認識手段５０２により認識されたレジスタ変数へ乱数を印加する乱数発生手段５０３と、上記乱数の印加により引き起こされるイベントをシミュレーションするシミュレータ５０５と、当該シミュレータ５０５によるシミュレーション状況から消費電力見積もりを行うパワー解析手段５０６と、クロック生成手段５０４と、システムメモリ５０８とを設ける。【選択図】  図５
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【特許請求の範囲】
【請求項１】
レジスタ転送レベル（ＲＴＬ）のハードウェア記述言語（ＨＤＬ）による機能記述データを入力する入力手段と、当該機能記述データ中の記憶素子が推量されうるレジスタ変数を認識するレジスタ変数認識手段と、上記レジスタ変数認識手段により認識されたレジスタ変数へ乱数を印加する乱数発生手段と、上記乱数の印加により引き起こされるイベントをシミュレーションするシミュレータと、当該シミュレータによるシミュレーション状況から消費電力見積もりを行うパワー解析手段とを備えることを特徴とする消費電力見積もりを行う設計支援システム。
【請求項２】
動作レベルの機能記述データを入力する入力手段と、動作レベルの機能記述データからＲＴＬへの変換を行う動作合成手段と、当該ＲＴＬ内のレジスタ変数を認識するレジスタ変数認識手段と、上記レジスタ変数認識手段により認識されたレジスタ変数へ乱数を印加する乱数発生手段と、上記乱数の印加により引き起こされるイベントをシミュレーションするシミュレータと、当該シミュレータによるシミュレーション状況から消費電力見積もりを行うパワー解析手段とを備えることを特徴とする消費電力見積もりを行う設計支援システム。
【請求項３】
レジスタ転送レベル（ＲＴＬ）のハードウェア記述言語による機能記述データを入力することで、消費電力見積もりを行う設計支援方法において、
記憶素子が推量されうるレジスタ変数を認識するステップと、当該レジスタ変数へ乱数を印加させた時のシミュレーションを実施するステップと、当該シミュレーション状況から消費電力見積もりを行うステップで実施されるパワー解析プロセス、および、ワークステーションやコンピュータ上で前記パワー解析プロセスを実施するステップとを有することを特徴とする消費電力見積もりを行う設計支援方法。
【請求項４】
レジスタ転送レベル（ＲＴＬ）のハードウェア記述言語による機能記述データを入力することで、消費電力見積もりを行う設計支援用プログラムであって、
コンピュータに、記憶素子が推量されうるレジスタ変数を認識する手順、当該レジスタ変数へ乱数を印加させた時のシミュレーションを実施する手順、当該シミュレーション状況から消費電力見積もりを行うステップで実施されるパワー解析プロセス、および、ワークステーションやコンピュータ上で前記パワー解析プロセスを実施する手順とを実行させるための消費電力見積もりを行う設計支援用プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＬＳＩのテスト容易化設計用のシステムおよび設計手法に関し、スキャン設計手法を用いたときのＡＴＰＧによるテストやロジックＢＩＳＴ（ロジックの組込み自己試験）機構によるテスト実施の際に擬似乱数発生器からのテスト入力によるテスト実施時の消費電力をＲＴＬの段階で見積もる消費電力見積もりを行う設計支援システムおよびその方法、ならびにそのプログラムに関する。
【背景技術】
【０００２】
近年、低消費電力向けＬＳＩの開発用に、ＲＴＬ（Ｒｅｓｉｓｔｅｒ  Ｔｒａｎｓｆｅｒ  Ｌｅｖｅｌ）の段階で消費電力を見積もるＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）ツールが普及している。この場合、消費電力見積もりの基準となるスイッチング・アクティビティ・レートはＬＳＩ本来の機能を実施する際のものであって、スキャン設計の際のＡＴＰＧによるテストやロジックＢＩＳＴ（ロジックの組込み自己試験）の擬似乱数発生器からのテスト入力によるスイッチング・アクティビティ・レートとは全く異なる。通常、ＡＴＰＧやロジックＢＩＳＴのテスト時のスイッチング・アクティビティ・レートは、ＬＳＩの通常機能のそれと比較すると格段に高いことが知られている。
【０００３】
しかしながら、パッケージはＬＳＩの通常機能の際の消費電力見積もりを元に選定するので、テスト時の熱にパッケージが耐えられないケースが発生している。
これを回避する方法として、分割テスティングなどが挙げられるが、ＡＴＰＧやロジックＢＩＳＴのスキャンはゲートレベルに対してのみ有効であり、かつ、ＲＴＬの段階ではＡＴＰＧのパタンやロジックＢＩＳＴの擬似乱数発生器すら存在しないため、テスト時の消費電力見積もりがＲＴＬでできない。かつ、ゲートレベルでの見積もりはマルチミリオンゲートのＬＳＩでは、ワークステーションや消費電力見積もりツールが処理できない。
【０００４】
従来、提案されている設計支援装置としては、例えば、特開平９−１０６４０７号公報（特許文献１参照）に記載も設計支援装置があるが、これはＲＴＬ設計レベルで論理ゲートのゲート数や遅延などの性能の見積もりを行い、各モジュールの配置等のフロアプランを行い、各モジュールに対する面接やタイミングの適切な割り振りを行い、論理合成ツールに対する制約の生成とレイアウトツールに対する制約生成を行うことにより、設計の繰り返しの少ないトップダウン設計を容易にするものである。
消費電力の見積もりに関してはＲＴＬレベルを解析して消費電力の割り振りを行うが、見積もりの結果はシミュレーションによるものでなくて概略的なものにとどまる。
【０００５】
また、特開平９−５４７８５号公報に記載の論理回路の消費電力算出方法は、ＲＴＬの段階でユーザ作成のテストベクトルによりシミュレーションを行い、その結果からアクティブ率を得ている。
しかし、同じシミュレーションを行う場合に、ユーザ作成のテストベクトルでは乱数発生などによるものに比べると、精度や正確度において信頼性が低い。
【０００６】
【特許文献１】特開平９−１０６４０７号公報
【特許文献２】特開平９−５４７８５号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように、ＲＴＬの段階で消費電力を見積もる技術が存在はするものの、ＬＳＩの通常動作時のアクティブ率で一律に見積もったり、ユーザ作成のテストベクトルによるシミュレーションで算出したりするものであって、アクティブ率で一律に見積もる場合は精度において劣り、ユーザ作成のテストベクトルによるシミュレーションで算出したものはテスト時のアクティブ率にとても及び難い。ゲートレベルにおける見積もりでは精度の高さが期待できるが、マルチミリオンゲートのＬＳＩだとワークステーションの性能や消費電力見積もりツールが処理できなかった。
【０００８】
（目的）
本発明の目的は、このような従来の問題を解消し、ＲＴＬの段階でロジックＢＩＳＴの擬似乱数によるテストをシミュレーションで再現し、テスト時の消費電力見積もりを実施可能とする消費電力見積もりを行う設計支援システムおよびその方法、ならびにそのプログラムを提供することにある。
【課題を解決するための手段】
【０００９】
本発明の消費電力見積もりを行う設計支援システムは、レジスタ転送レベル（ＲＴＬ）のハードウェア記述言語（ＨＤＬ）による機能記述データを入力する入力手段と、当該機能記述データ中の記憶素子が推量されうるレジスタ変数を認識するレジスタ変数認識手段と、上記レジスタ変数認識手段により認識されたレジスタ変数へ乱数を印加する乱数発生手段と、上記乱数の印加により引き起こされるイベントをシミュレーションするシミュレータと、当該シミュレータによるシミュレーション状況から消費電力見積もりを行うパワー解析手段とを備える。
【００１０】
また、動作レベルの機能記述データを入力する入力手段と、動作レベルの機能記述データからＲＴＬへの変換を行う動作合成手段と、当該ＲＴＬ内のレジスタ変数を認識するレジスタ変数認識手段と、上記レジスタ変数認識手段により認識されたレジスタ変数へ乱数を印加する乱数発生手段と、上記乱数の印加により引き起こされるイベントをシミュレーションするシミュレータと、当該シミュレータによるシミュレーション状況から消費電力見積もりを行うパワー解析手段とを備える。
【００１１】
また、本発明の消費電力見積もりを行う設計支援方法ならびにそのプログラムは、レジスタ転送レベル（ＲＴＬ）のハードウェア記述言語による機能記述データを入力することにより、記憶素子が推量されうるレジスタ変数を認識する手順と、当該レジスタ変数へ乱数を印加させた時のシミュレーションを実施する手順と、当該シミュレーション状況から消費電力見積もりを行う手順で実施されるパワー解析プロセス、および、ワークステーションやコンピュータ上で前記パワー解析プロセスを実施する手順を有する。
【発明の効果】
【００１２】
本発明によれば、ＡＴＰＧのスキャンベクトルもしくはロジックＢＩＳＴの擬似乱数印加の状況をＲＴＬの段階で再現してテスト時の消費電力を見積もるので、テストを考慮したパッケージ選定や、分割テストの際のパーティショニング指針を得ることができる。これにより、パッケージ選定の誤り、あるいは、ＬＳＩの改定を抑えて、ＬＳＩの開発コストの増加を防ぐことができる。
【００１３】
また、アーキテクチャに依存しないハードウェア機能記述のネットやパス等の内部変数のイベント発生率やトグル率を集計して制御性、観測性を解析する。シミュレーション結果は、市販シミュレータの場合、イベント発生状況をダンプファイルとして出力するので、これより内部変数のイベント発生率やトグル率は容易に確認でき、消費電力見積もりの参照データであるスイッチング・アクティビティ・レートに関して精度の高いものが得られる。また、ＰＬＩなどのシミュレータ・アクセスルーチンによれば、ダンプファイルを介さずにイベント発生やトグルの状況が確認可能である。
【発明を実施するための最良の形態】
【００１４】
以下、本発明の実施例を図面により詳細に説明する。
（ハード構成）
図１は、本発明の一実施例に係る消費電力見積もりを行う設計支援システムの構成図である。
本発明の設計支援システムは、システムバス１０５に接続されたＣＰＵ１０２、メモリ（またはハードディスク）１０１、入力手段１０３、および表示手段１０４から構成される。メモリまたはハードディスク１０１は、アーキテクチャに依存しないハードウェア機能記述や本発明の各手段をプログラムの形式で格納する。ＣＰＵ１０２は、本発明の実行をつかさどる。キーボード・マウスなどの入力手段１０３は、アーキテクチャに依存しないハードウェア機能記述の入力・編集や本発明の各手段を実現したプログラムの実行命令を対話的に入力する。ＣＲＴなどの表示手段１０４は、アーキテクチャに依存しないハードウェア機能記述の表示や本発明の各手段を実現したプログラムの実行経過や実行結果を表示する。システムバス１０５は、メモリ１０１、ＣＰＵ１０２、入力手段１０３および表示手段１０４の各構成部のインターフェイス（Ｉ／Ｆ）を行う。
【００１５】
（第１の実施例）
図４は、本発明の第１の実施例に係る消費電力見積もりを行う設計支援システムの機能ブロック図である。
図４の各手段４０１〜４０８は、図１のメモリ（またはハードディスク）１０１に格納されたプログラムをＣＰＵ１０２が実行することにより、機能する。
４０１は構文解析手段であって、レジスタトランスファレベルの機能記述データ、すなわちＲＴＬを読み込み、メモリもしくはハードティスク上にパースツリーを展開する。
４０２はレジスタ変数認識手段であって、レジスタ変数を認識する機能を有する。４０３は、乱数発生手段であって、テスト実施の際に擬似乱数を発生する。４０４は、クロック生成手段であって、システムの動作クロックを生成する。
【００１６】
４０５はシミュレータであって、乱数発生手段４０３で発生した乱数を元にシミュレーションを実施し、消費電力の見積もりを行う。シミュレータ４０５は、市販のＲＴＬシミュレータを用いてもよい。ＣＡＤＥＮＣＥ社（ｗｗｗ．ｃａｄｅｎｃｅ．ｃｏｍ）ではＶｅｒｉｌｏｇＨＤＬ用ＲＴＬシミュレータであるＶｅｒｉｌｏｇＸＬおよびＮＣ−Ｖｅｒｉｌｏｇが供給されている。これらのシミュレータは、ＲＴＬの記述データを構文解析してシステムメモリ上にパースツリーを展開する。また、テストベンチに従ってシミュレーションを実行する。ＣＡＤＥＮＣＥ社では、Ｐｒｏｇｒａｍｉｎｇ  ｌａｎｇｕａｇｅ  ｉｎｔｅｒｆａｃｅ（ＰＬＩ）Ｉｎｔｅｇｒａｔｉｏｎ機構が設けられており、Ｖｅｒｉｌｏｇ  ｐｒｏｃｅｄｕａｌ  ｉｎｔｅｒｆａｃｅ（ＶＰＩ）と呼ばれるアクセスルーチンが提供されている。これによれば、前記パースツリーへの参照が可能である。また、アクセスルーチンには、テストベンチに代わって内部変数へ値を印加したシミュレーションの実行指示、シミュレーション時刻を進める、シミュレーションの結果の参照を行う関数も用意されている。
【００１７】
４０６は消費電力解析手段であって、市販されるＲＴＬレベルの消費電力見積もりのＣＡＤツールで構成してもよい。市販されるＲＴＬレベルの消費電力見積もりのＣＡＤツール（例えば、ＳＥＱＵＥＮＳ社のＰｏｗｅｒ  Ｔｈｅａｔｅｒ）は概略的な論理合成を行い、ＲＴＬシミュレーション結果によるスイッチング・アクティビティ・レートを元に消費電力見積もりを行う。これにより、概略的な論理合成のためにシンセティック・ライブラリと、消費電力見積もりのためのパワーライブラリを備える。
４０７は、全体を制御するためのコントローラである。４０８はシステムメモリであって、コントローラのＣＰＵが実行するためのプログラム等を格納する。
【００１８】
図２は、本発明により適用されるレジスタトランスファレベルの機能記述データの一例と、これから作成されるパースツリーのイメージ図である。
図２（ａ）がレジスタトランスファレベルの機能記述データの一例を示す図である。
また、図２（ｂ）が当該レジスタトランスファレベルの記述から構文解析されてメモリもしくはハードディスク上に展開されたパースツリーのイメージ図である。
図２（ｃ）は、パースツリー上の各ノードに構造体形式で格納される情報を示している。
前記パースツリーのノードは、変数のオペランドとオペレータを格納する。当該オペランドは、レジスタやネットに該当する。当該オペレータは加算、減算、乗算、比較などの演算の種類に該当する。
【００１９】
図２（ｂ）中のＬのノードは、記述データ中の演算式の左辺に関するパースツリーのトップノードであり、Ｒは右辺に関するものである。図２（ｃ）の構造体中、ファイル名は例えばＣ言語のｃｈａｒ型アレイであって、レジスタトランスファレベルの機能記述データであるファイル名を格納する。行番号は、ｉｎｔ型である。タイプには、オペレータのタイプ、もしくはレジスタ、ネット、ポートなどの識別子を格納する。
図１０（ａ）は、オペレータのタイプに関する識別子の割り当て例を示す図である。
図１０（ａ）におけるＳｕｂＯｐは、“  ／  ”、ＡｄｄＯｐ，ＭｕｌｔＯｐはそれぞれ“＋”，“＊”のオペレーションを示している。図１０（ｂ）は、レジスタ、ネット、ポートの識別に関する識別子の割り当て例を示す図である。
ノードのタイプがレジスタ、ネット、ポートの場合には、図２（ｃ）の構造体においてビット幅の情報も格納する。
【００２０】
（第２の実施例）
図５は、本発明の第２の実施例に係る消費電力見積もりを行う設計支援システムの機能ブロック図である。
ここでは、ＣＡＤＥＮＣＥ社のＶｅｒｉｌｏｇ  ＸＬもしくはＮＣ−Ｖｅｒｉｌｏｇをシミュレーション手段として用い、Ｐｒｏｇｒａｍｉｎｇ  ｌａｎｇｕａｇｅ  ｉｎｔｅｒｆａｃｅ（ＰＬＩ）Ｉｎｔｅｇｒａｔｉｏｎ機構のＶｅｒｉｌｏｇ  ｐｒｏｃｅｄｕａｌ  ｉｎｔｅｒｆａｃｅ（ＶＰＩ）のアクセスルーチンを用いて、レジスタ認識手段、乱数印加手段、シミュレータを実現したときの構成を示している。
【００２１】
図５において、５１３はＰＬＩ機構、５０１はＰＬＩ機構に含まれる構文解析手段であって、入力されたＲＴＬの記述データからパースツリーへ展開し、システムメモリ５０８へ登録する。５０６はＰＬＩ機構に含まれるシミュレータであって、システムメモリ５０８上のパースツリーの読み出し、書き込みが可能である。
５１４は、ＶＰＩのアクセスルーチンによってパースツリーの参照およびシミュレーション制御を行うＶＰＩ  Ｉ／Ｆである。５０２，５０３，５０４，５０５の各手段は、ＶＰＩ  Ｉ／Ｆ５１４を介してパースツリーへの参照およびシミュレーション制御を実施可能となっている。なお、５０９は、入力するＲＴＬの記述データ、５１５は消費電力見積もり結果のログ、もしくはＣＲＴへ出力されるべきメッセージである。
【００２２】
（第３の実施例）
図３は、本発明の第３の実施例に係る消費電力見積もりを行う設計支援システムの機能ブロック図である。
ここでは、市販されるＲＴＬレベルの消費電力見積もりのＣＡＤツールとコンバインした時の例を示す。図３において、３０１は、ＲＴＬ読み込み手段であって、ＲＴＬを構文解析してデータベース３０２上にパースツリーを展開する。３０３は乱数発生手段およびクロック生成手段であって、データベース３０２を参照してレジスタの推量変数を認識し、乱数発生およびクロックの印加を行い、これによるイベントの発生状況をシミュレータ３０４でシミュレーションする。市販消費電力解析ツール３０５は、シミュレータ３０４とリンクしてシミュレーション中のスイッチング・アクティビティ・レートなどを参照して、消費電力の解析を行う。なお、市販消費電力解析ツール３０５は、シンセティック・ライブラリ３０６を用いたがイラク的な論理合成を行っており、パワーライブラリ３０７を参照することで、消費電力の見積もりを行う。
【００２３】
（主制御フロー）
図６は、第１、第２および第３の実施例に係るコントローラによる主制御フローチャートである。
まず、パースツリーの走査によって記憶素子が推量され得るレジスタ変数の認識を行い（６０１）、当該レジスタ変数へ乱数印加を行い（６０２）、乱数印加によるイベントをシミュレーションする（６０３）。当該シミュレーション結果による内部変数（レジスタやネット、ポート）や条件分岐の活性化状況をシステムメモリへ格納する（６０４）。続いて、クロックを印加し（６０５）、クロック印加によるイベントをシミュレーションし、シミュレーション時刻を進める（６０６）。当該シミュレーション結果による内部変数の値をシステムメモリへ格納する（６０７）。この後、ステップ６０２〜６０７は複数回実行される。例えば、ロジックＢＩＳＴで行われるテストの回数と同等の回数を繰り返す。
【００２４】
図９は、シミュレーション時刻の経過を示すタイミングチャートである。
ここでは、乱数印加、乱数印加によるイベントをシミュレートした結果、内部変数や条件分岐、活性化状況の取り込み、クロックの立ち上りパルスの印加、前記クロックの印加によるイベントをシミュレートした結果による内部変数の状況の取り込み、以上を実施するタイミングをシミュレーション時刻の経過を横軸にとって示している。
図９において、(1)は乱数印加、(2)はそれによるシミュレーション結果の取り込み、(3)はクロックの印加、(4)はその結果によるシミュレーション結果の取り込みのタイミングである。
【００２５】
図７は、論理合成システムにより記憶素子を推量させるための記述形式を示す図である。
図４におけるレジスタ変数認識手段４０２、図５におけるレジスタ変数認識手段５０２に関する実施例を説明する。論理合成システムによって記憶素子を推量させるための記述形式が定められている。当該レジスタ変数認識手段も論理合成システムと同様な記憶素子推量の記述形式箇所を前記パースツリーの走査により抽出し、当該記述形式に係わるところ代入式中、左辺のレジスタ変数を認識結果として次工程の乱数印加手段へ渡す。
ここでは、ＶｅｒｉｌｏｇＨＤＬを使用した例が示される。
【００２６】
図８は、記憶素子推量の実例を示す図である。
ｒｅｇ変数宣言した変数に対して同期させるクロックによるａｗａｙｓ文のｐｏｓｅｄｇｅ記述によるセンシティビティがあれば、図８に示すフリップフロップが推量される。
乱数発生手段４０３（５０３）、クロック発生手段４０４（５０４）における乱数およびクロックの印加に関しては、例えばＶｅｒｉｌｏｇＨＤＬであれば、値の強制印加コマンドとして“ｆｏｒｃｅ”コマンドがある。これによれば、ＲＴＬ内の任意のレジスタやネット、ポートに任意の論理値を印加可能である。乱数は、例えばＶｅｒｉｌｏｇＸＬ，ＮＣ−Ｖｅｒｉｌｏｇのシミュレータであれ、＄ｒａｎｄｏｍのコマンドで得られる。あるいは、例えばＣ言語によるプログラミングにより実現する場合には、ｒａｎｄ関数で得られる。乱数発生手段４０３（５０３）、クロック発生手段４０４（５０４）はｆｏｒｃｅ，＄ｒａｎｄｏｍのコマンドを用いたテストベンチの形式で構成しても良い。
【００２７】
図５の実施例においては、ＶＰＩアクセス関数のｖｐｉ  ｐｕｔ  ｖａｌｕｅ（  ）によって所望のレジスタやネットに論理値を設定可能である。例えば、レジスタ“Ａ”に乱数を印加する場合は、ＶＰＩアクセス関数のｖｐｉ  ｐｕｔ  ｖａｌｕｅ（  ）を使ってＣプログラミングにおいて、ｖｐｉ  ｐｕｔ  ｖａｌｕｅ（レジスタ“Ａ”に相当するパースツリー上のノード，ｒａｎｄ（），シミュレーション時刻）と記述できる。
また、クロックポート“ＣＫ”にパルスを印加する場合には、
ｖｐｉ  ｐｕｔ  ｖａｌｕｅ（ポート“ＣＫ”に相当するパースツリー上のノード，１，シミュレーション時刻１）；
ｖｐｉ  ｐｕｔ  ｖａｌｕｅ（ポート“ＣＫ”に相当するパースツリー上のノード，０，シミュレーション時刻２）；
と記述できる。この場合、シミュレーション時刻０でＣＫに立ち上がりイベントが発生され、シミュレーション時刻１でＣＫに立ち下がりイベントが発生される。なお、図６のステップ６０３、６０５のシミュレーション実行は、ｖｐｉ  ｐｕｔ  ｖａｌｕｅ（  ）関数の第３の引数に与えるシミュレーション時刻を進めることで実現される。
【００２８】
図５に示す第２の実施例（請求項１）のシミュレータの実現には市販のシミュレータを利用してもよく、図５の乱数発生手段５０３はＰＬＩ等のシミュレータ・アクセスルーチンで実現してもよいし、シミュレータへ投入するテストベンチで構成してもよい。テストベンチで構成する際には、例えばＶｅｒｉｌｏｇのシミュレータであればｆｏｒｃｅ文と＄ｒａｎｄｏｍのシステムタスクによってレジスタ変数認識手段５０２で認識したレジスタ変数へダイレクトに乱数を印加可能である。なお、Ｖｅｒｉｌｏｇのｆｏｒｃｅ文は印加先のデータが外部ポートでない場合でもダイレクトに印加可能である。乱数の印加はロット幅をみて、これに十分なトグル率を発生可能な回数を実施してやればよい。
【００２９】
以上の構成により、シミュレーションを実施した結果、アーキテクチャに依存しないハードウェア機能記述のネットやバス等の内部変数のイベント発生率やトグル率を集計して制御性・観測性を解析する。シミュレーション結果は、市販シミュレータの場合、イベント発生状況をダンプファイルとして出力するので、これより内部変数のイベント発生率やトグル率は容易に確認でき、消費電力見積もりの参照データであるスイッチング・アクティビティ・レートに関して精度の高いものが得られる。ＰＬＩなどのシミュレータ・アクセスルーチンによれば、ダンプファイルを介さずにイベント発生やトグルの状況が確認可能である。
【００３０】
シミュレーションの際には、ユーザの指示によってＲＴＬ内部の任意のクロックをストップさせたままのシミュレーションを可能なようにしてもよい。乱数の印加に関しても、ユーザの指示によってＲＴＬ内部の任意のブロックのみに印加するようにしてもよい。
本発明の設計支援方法（手順）（請求項２）は、図６のフローをプログラムコード化し、図１のＣＰＵ１０２や図４のコントローラ４０７により実行させることで実現される。この場合、乱数の印加は、ＣプログラムのＲＡＮＤ（）関数などのように乱数のシードを可変とすることで、幾通りかの乱数データの生成が可能なようにしてもよい。
【図面の簡単な説明】
【００３１】
【図１】本発明の一実施例に係る消費電力見積もりを行う設計支援システムの構成図である。
【図２】本発明のレジスタトランスファレベルの機能記述データの一例と、パースツリーのイメージ図である。
【図３】本発明の第３の実施例に係る消費電力見積もりを行う設計支援システムの機能ブロック図である。
【図４】本発明の第１の実施例に係る消費電力見積もりを行う設計支援システムの機能ブロック図である。
【図５】本発明の第２の実施例に係る消費電力見積もりを行う設計支援システムの機能ブロック図である。
【図６】本発明の一実施例に係る消費電力見積もりを行う設計支援方法の動作フローチャートである。
【図７】本発明における記憶素子推量のための記述形式の例を示す図である。
【図８】本発明において推量されたフリップフロップの例を示す図である。
【図９】本発明を実施した場合のシミュレーション時刻の経過を示す図である。
【図１０】本発明におけるオペレータのタイプに関する識別子の割り当て例を示す図である。
【符号の説明】
【００３２】
１０１…メモリまたはハードティスク、１０２…ＣＰＵ、１０３…入力手段、
１０４…表示手段、４０１，５０１…構文解析手段、
４０２，５０２…レジスタ変数認識手段、４０３，５０３…乱数発生手段、
４０４，５０４…クロック生成手段、４０５，５０５…シミュレータ、
４０６，５０６消費電力解析手段、４０７，５０７…コントローラ、
４０８，５０８…システムメモリ、５１０…機能記述データ、
５０９…入力されるＲＴＬ記述データ、５１５…消費電力見積もり結果のログ、
３０１…ＲＴＬ読み込み手段、３０２…データベース、
３０３…乱数発生手段およびクロック生成手段、３０４…シミュレータ、
３０５…市販の消費電力解析ツール、３０６…シンセティック・ライブラリ、
３０７…パワーライブラリ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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