(57)【要約】      （修正有）【課題】  電力損失が少なく、出力の変化に対する応答特性に優れるとともに、小型化を図ることができるスイッチング電源装置およびそれに好適な電源ドライバモジュールを提供する。【解決手段】  低電位側のパワートランジスタＱ２と並列に該パワートランジスタＱ２よりもサイズが小さく同一プロセスで形成され同一特性を有する電流検出用トランジスタＱｓおよび電流検出用抵抗Ｒｓを設け、該電流検出用トランジスＱｓの制御端子には前記パワートランジスタＱ２と同一の制御電圧を印加するとともに、前記電流検出用トランジスタＱｓと電流検出用抵抗Ｒｓとの接続ノードｎ３の電位を反転入力端子に受けるオペアンプＯＰ１を設け、該オペアンプＯＰ１の一対の入力端子が同一電位となるようにフィードバックループを形成し、前記電流検出用抵抗Ｒｓで生じる信号Ｖｓｎｓを電流検出信号として出力させるように構成した。【選択図】  図４
2005304210.tif 000002
【特許請求の範囲】
【請求項１】
インダクタに電流を流すパワートランジスタをＰＷＭ方式でスイッチング制御して入力電圧を変換した電圧を出力するスイッチング電源装置を構成する電源ドライバ回路であって、
前記パワートランジスタとドレイン端子同士またはコレクタ端子同士が結合され同一の駆動電圧が制御端子に印加される電流検出用トランジスタと、該電流検出用トランジスタのソース端子またはエミッタ端子に接続された電流検出用抵抗と、該抵抗と前記電流検出用トランジスタとの接続ノードに一方の入力端子が接続され他方の入力端子には前記パワートランジスタのソース電圧またはエミッタ電圧と同一電位の電圧が印加された演算増幅回路とを備え、
前記演算増幅回路の一対の入力端子が同一電位となるようにフィードバックループが形成され、前記電流検出用抵抗で生じる信号を電流検出信号として出力させるように構成されていることを特徴とする電源ドライバ回路。
【請求項２】
前記パワートランジスタとして、第１と第２の電源電圧端子間に直列形態に接続された２つのパワートランジスタを備え、前記電流検出用トランジスタは前記２つのパワートランジスタのうち低電位側の電源電圧端子に接続されたパワートランジスタとドレイン端子同士またはコレクタ端子同士が結合されていることを特徴とする請求項１に記載の電源ドライバ回路。
【請求項３】
前記電流検出用抵抗の他方の端子と第３の電源電圧端子との間に接続されたバイアス用トランジスタを備え、該バイアス用トランジスタの制御端子に前記演算増幅回路の出力電圧が印加されていることを特徴とする請求項２に記載の電源ドライバ回路。
【請求項４】
前記パワートランジスタおよび電流検出用トランジスタは同一の半導体チップに同一プロセスで形成され同一特性を有することを特徴とする請求項１〜３のいずれかに記載の電源ドライバ回路。
【請求項５】
請求項１〜４のいずれかに記載の電源ドライバ回路と、該電源ドライバ回路によりスイッチング制御される前記パワートランジスタとが１つの絶縁基板上に実装されていることを特徴とする電源ドライバ装置。
【請求項６】
前記電流検出用抵抗を外付け素子として接続可能な外部端子を備えることを特徴とする請求項５に記載の電源ドライバ装置。
【請求項７】
前記パワートランジスタおよび電流検出用トランジスタは縦型素子として半導体チップに形成され、前記絶縁基板の表面に形成された導体層に前記パワートランジスタおよび電流検出用トランジスタのドレイン電極またはコレクタ電極が共通電極として形成されていることを特徴とする請求項１〜６のいずれかに記載の電源ドライバ装置。
【請求項８】
前記パワートランジスタの駆動電圧を生成する駆動回路と前記演算増幅回路とが１つの半導体チップに形成されていることを特徴とする請求項１〜７のいずれかに記載の電源ドライバ装置。
【請求項９】
前記第１のゲート駆動回路の最終出力段は、前記インダクタが接続される前記２つのパワートランジスタの接続ノードの電位で昇圧した電圧により動作されるように構成されていることを特徴とする請求項１〜８のいずれかに記載の電源ドライバ装置。
【請求項１０】
請求項１〜９のいずれかに記載の電源ドライバ装置と、該電源ドライバ装置に接続されたインダクタと、該インダクタに流された電流を蓄積する平滑容量と、該平滑容量に発生された電圧に応じて前記電源ドライバ装置に与えるＰＷＭ制御パルスを生成し供給する制御装置とを備え、前記電流検出用抵抗で生じた信号が電流検出信号として前記制御装置の検出入力端子に供給されるように構成されていることを特徴とするスイッチング電源装置。
【請求項１１】
前記検出入力端子は直流電源電圧に接続されない端子であることを特徴とする請求項１０に記載のスイッチング電源装置。
【請求項１２】
前記制御装置は、前記検出入力端子に接続された差動増幅回路を有することを特徴とする請求項１０または１１に記載のスイッチング電源装置。
【請求項１３】
請求項１〜９のいずれかに記載の電源ドライバ装置と該電源ドライバ装置に接続されたインダクタとをそれぞれ複数個備え、前記複数の電源ドライバ装置のそれぞれに与えるＰＷＭ制御パルスを生成し供給する１つの制御装置を有し、前記複数の電源ドライバ装置からの電流検出信号が前記１つの制御装置に入力されるように構成されていることを特徴とするスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、直流電圧を発生する電源装置さらにはスイッチング・レギュレータにおける電流検出に適用して有効な技術に関し、例えばＰＷＭ（パルス幅変調）方式でスイッチング制御して入力電圧を変換した電圧を出力するスイッチング電源装置を構成するパワートランジスタを駆動する電源ドライバ回路およびそれを内蔵したドライバモジュール並びにそのモジュールを使用したスイッチング電源に利用して有効な技術に関する。
【背景技術】
【０００２】
近年、電子機器にはシステム制御装置としてマイクロプロセッサが搭載されるものが多くなっている。また、マイクロプロセッサ（以下、ＣＰＵと称する）の動作周波数はますます高くなる傾向があり、動作周波数の増加に伴って最大動作電流も増大している。ところで、ＣＰＵ内蔵した携帯電子機器等においては、バッテリ電圧をスイッチング・レギュレータで降圧してＣＰＵに動作電流を供給する方式が採用されることが多いが、近年、かかるマイコンシステム用のスイッチング・レギュレータとして、発生すべき電圧が低くかつ大きな電流を出力できるものが要求されるようになって来ている。
【０００３】
そこで、複数のスイッチング電源を並列に接続することで、電流供給能力を高めたマルチフェーズ電源システムが提案されている。かかる電源システムにおいては、コイルに流れる電流を検出して各電源（フェーズ）に対して均等な電流が流れるように各フェーズのパワートランジスタの駆動信号をフィードバック制御することが必要となる。なお、従来より、コイルに流れる過電流を防止するために電流を検出する技術が知られているが、この過電流防止のための電流検出にはそれほど高い精度を必要しないが、フィードバック制御のための電流検出には比較的高い精度が要求される。
【０００４】
コイルに流れる電流を検出する方式としては、例えば図１に示すようにコイルと直列に接続された電流検出用抵抗の端子間電圧を検出する方式や、図２に示すようにコイルに電流を流すパワートランジスタとしてＭＯＳＦＥＴを使用したシステムではパワーＭＯＳのソース・ドレイン間電圧を検出する方式、図３に示すようにパワートランジスタと並列に接続された電流検出用トランジスタと直列抵抗とを設け電流検出用トランジスタに出力パワートランジスタの電流に比例した電流を流して直列抵抗の端子間電圧を検出する方式（以下、センスＭＯＳ方式と称する）が考えられる。なお、パワートランジスタに流れる電流をセンスＭＯＳ方式で検出する公知技術としては、例えば特許文献１に記載されているものがある。
【特許文献１】特開平０６−１８０３３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
コイルと直列に接続された電流検出用抵抗を用いる図１の検出方式は、コイルの電流がそのまま電流検出用抵抗に流れるため電力損失がかなり大きいという課題がある。また、パワーＭＯＳのドレイン・ソース間電圧を検出する図２の方式は、パワーＭＯＳの製造ばらつきや温度変動による検出値のばらつき、変動が大きく高い検出精度が得られないという課題がある。また、図２のレギュレータにおいて、パワーＭＯＳにオン抵抗が小さいトランジスタを使用することも考えられるが、そのようにすると、例えば２５Ａのような定格電流を流す場合、パワーＭＯＳのオン抵抗が２．５ｍΩであるとそのドレイン・ソース間電圧Ｖｄｓは６０ｍＶ程度にしかならず、検出そのものが困難になる。
【０００６】
さらに、図３のセンスＭＯＳ方式にあっては、電流検出用ＭＯＳのドレイン電圧がセンス抵抗における電圧降下分だけ高くなるため、センス抵抗の端子間電圧はパワーＭＯＳのドレイン・ソース間電圧Ｖｄｓに比べて十分に小さくないと、電流検出用ＭＯＳとパワーＭＯＳのバイアス条件が異なってしまいパワーＭＯＳの電流に比例した電流がセンスＭＯＳに流れなくなり検出精度が低下してしまう。そのため、センス抵抗に抵抗値が十分に小さな素子を使用しなければならないが、そのようにすると抵抗の端子間電圧が小さくなり検出が困難になるという課題がある。
【０００７】
なお、特許文献１には、コイルに電流を流す出力トランジスタと並列に電流検出用トランジスタを設け、該電流検出用トランジスタのソース（エミッタ）電圧を演算増幅器を用いて出力トランジスタのソース（エミッタ）電圧と等しくさせることで、正確に１／Ｎの電流が流れるようにした電流検出回路が開示されている。しかしながら、特許文献１に開示されている電流検出回路は、出力トランジスタのゲート（ベース）電圧を連続して制御して所望の出力電圧を得るいわゆるシリーズレギュレータに関するものであり、本発明のスイッチング電源装置とは対象が異なる。また、本発明のスイッチング電源装置とは電圧のとり方も異なる。さらに、特許文献１の発明は、発生する電圧Ｖoutが低い場合、電流検出用抵抗の端子間に生じる電圧Ｖsnsが小さくなり検出が困難になる。具体的には、ＭＯＳトランジスタのドレイン−ソース間電圧をＶdsとすると、Ｖsns＝Ｖout−Ｖdsであるため、Ｖoutが低いと十分な検出電圧が得られなくなる。
【０００８】
本発明の目的は、電力損失が少なく高効率のスイッチング電源装置およびそれに好適な電源ドライバ回路並びにモジュールを提供することにある。
本発明の他の目的は、製造ばらつきや温度変動により出力パワートランジスタの特性が変化してもコイルの電流検出精度が高く、それによって高精度の電流制御が可能なスイッチング電源装置およびそれに好適な電源ドライバ回路並びにモジュールを提供することにある。
【０００９】
本発明のさらに他の目的は、出力パワートランジスタのオン抵抗が小さくてもコイルの電流を高精度で検出することができ、それによって高精度の電流制御が可能なスイッチング電源装置およびそれに好適な電源ドライバ回路並びにモジュールを提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
すなわち、インダクタとしてのコイルに電流を流すパワートランジスタをＰＷＭ方式でスイッチング制御して入力電圧を変換（昇圧または降圧）した電圧を出力するスイッチング電源装置を構成する電源ドライバ回路において、上記パワートランジスタとドレイン端子またはコレクタ端子同士が結合され同一の駆動電圧が制御端子に印加される電流検出用トランジスタと、該電流検出用トランジスタのソース端子またはエミッタ端子に接続された電流検出用抵抗と、該抵抗と前記電流検出用トランジスタとの接続ノードに一方の入力端子が接続され他方の入力端子には前記いずれか１つのパワートランジスタのソース電圧またはエミッタ電圧と同一電位の電圧が印加された演算増幅回路（以下、オペアンプと称する）とを設け、該オペアンプの一対の入力端子が同一電位となるようにフィードバックループを形成し、前記電流検出用抵抗で生じる信号を電流検出信号として出力させるように構成したものである。
【００１１】
より具体的には、低電位側のパワートランジスタと並列に該パワートランジスタよりもサイズが小さく同一プロセスで形成され同一特性を有する電流検出用トランジスタおよび電流検出用抵抗を設け、該電流検出用トランジスの制御端子には前記パワートランジスタと同一の制御電圧を印加し、前記電流検出用トランジスタと電流検出用抵抗との接続ノードの電位を反転入力端子に受けるオペアンプと前記電流検出用抵抗の他方の端子と電源電圧端子との間に接続されたバイアス用のトランジスタとを設け、前記オペアンプの出力電圧を前記バイアス用トランジスタの制御端子に印加させるとともにオペアンプの非反転入力端子には前記パワートランジスタのソース電圧またはエミッタ電圧と同一の電圧を印加させ、前記バイアス用トランジスタのソース電圧またはエミッタ電圧を前記電流検出用抵抗の他方の端子に印加させるようにした。
【００１２】
上記した手段によれば、オペアンプのイマジナリショート作用で、電流検出用トランジスタと電流検出用抵抗との接続ノードの電位が前記パワートランジスタのソース電圧またはエミッタ電圧と同一の電位にされ、これによってパワートランジスタとしてオン抵抗の小さな素子を使用したとしてもパワートランジスタと電流検出用トランジスタのバイアス状態を一致させ、電流検出用トランジスタにパワートランジスタの電流に正確に比例縮小した電流を流すことができるとともに、パワートランジスタのオン抵抗が小さいことによりパワートランジスタでの損失を減らすことができる。
【００１３】
また、製造ばらつきや温度変動により出力パワートランジスタの特性が変化しても電流検出用トランジスタの特性も同じように変化する。そのため、パワートランジスタと電流検出用トランジスタのサイズをどのように設定しても両者のバイアス状態がずれることがなく、電流検出用トランジスタと直列の電流検出用抵抗の抵抗値を自由に決定することができる。その結果、電流検出用抵抗により十分な検出電圧を得ることができるとともに、コイルと直列の電流検出用抵抗を設ける必要がないため電流検出用抵抗での電力損失を減らすことができる。
【００１４】
また、本願の他の発明は、インダクタとしてのコイルに電流を流すパワートランジスタとそれを駆動するドライバＩＣとが１つの絶縁基板上に実装され、ＰＷＭ方式でパワートランジスタをスイッチング制御して入力電圧を変換（昇圧または降圧）した電圧を出力するスイッチング電源装置を構成するドライバモジュール（電源ドライバ装置）において、前記パワートランジスタとして縦型のＦＥＴ（電界効果トランジスタ）を使用し、該パワートランジスタよりもサイズが小さくパワートランジスタと同一の半導体チップ上に同時に形成され同一特性を有するＦＥＴからなる電流検出用トランジスタを設け、パワートランジスタのドレイン電極と電流検出用トランジスタのドレイン電極を半導体チップの裏面に共通の電極として設けるようにした。
【００１５】
上記した手段によれば、パワートランジスタと電流検出用トランジスタとが同一の特性を有するようになり、これによって電流検出用トランジスタにはパワートランジスタに流れる電流と素子サイズに正確に比例した電流を流すことができ、より精度の高い電流検出が可能になるとともに、パワートランジスタと電流検出用トランジスタのソース端子への電圧の印加が容易となり、半導体チップおよびモジュールの小型化が可能になる。
【発明の効果】
【００１６】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、電力損失が少なく高効率のスイッチング電源装置およびそれに好適な電源ドライバ回路並びにモジュールを実現することができる。
【００１７】
また、本発明に従うと、製造ばらつきや温度変動により出力パワートランジスタの特性が変化してもコイルの電流検出精度が高く、それによって高精度の電流制御が可能なスイッチング電源装置およびそれに好適な電源ドライバ回路並びにモジュールを実現することができる。
【００１８】
さらに、本発明に従うと、出力パワートランジスタのオン抵抗が小さくてもコイルの電流を高精度で検出することができ、それによって高精度の電流制御が可能なスイッチング電源装置およびそれに好適な電源ドライバ回路並びにモジュールを実現することができる。
【発明を実施するための最良の形態】
【００１９】
以下、本発明の好適な実施例を図面に基づいて説明する。
図４は本発明に係る電源ドライバ回路を内蔵した電源ドライバモジュールとそれを適用した降圧型スイッチング・レギュレータの第１の実施例を示す。なお、本明細書においては、表面や内部にプリント配線が施されたセラミック基板のような絶縁基板に複数の半導体チップとディスクリート部品が実装されて上記プリント配線やボンディングワイヤで各部品が所定の役割を果たすように結合されることであたかも一つの電子部品として扱えるように構成されたものをモジュールと称する。特に制限されるものでないが、この電源ドライバモジュールは、セラミックなどのパッケージに封入して完成品とされる。
【００２０】
図４のスイッチング・レギュレータは、電池などの直流電源から供給される直流電圧Ｖinが入力される電圧入力端子Ｐ０と接地点（ＧＮＤ）との間に直列に接続された一対のパワーＭＯＳトランジスタＱ１，Ｑ２および該トランジスタＱ１，Ｑ２のゲート端子を駆動するドライバＩＣ１１０などを内蔵した電源ドライバモジュール１００と、該モジュール１００の出力端子ＯＵＴと負荷との間に接続されるインダクタとしてのコイルＬ０と、該コイルＬ０の負荷側のノードｎ１と接地点との間に接続され出力電圧Ｖoutを安定化させる平滑容量Ｃ０と、該平滑容量Ｃ０と並列に接続された出力電圧検出用の直列形態の抵抗Ｒ１およびＲ２と、該抵抗Ｒ１およびＲ２の接続ノードｎ２の電位ＶFBに基づいてＰＷＭ制御パルスＰＷＭを生成してドライバＩＣ１１０へ供給するコントローラ（ＰＷＭ制御回路）２００などから構成されている。図４において、電流源ＩLとして示されているのは、本実施例のスイッチング・レギュレータからの電流の供給を受けて動作するＣＰＵのような負荷としての半導体集積回路である。
【００２１】
さらに、この実施例では、上記パワーＭＯＳトランジスタＱ２と並列にＱ２のゲート駆動電圧と同一の電圧がゲート端子に印加された電流検出用ＭＯＳトランジスタ（以下、センス用トランジスタと称する）ＱｓおよびＱｓと直列の電流検出用抵抗（以下、センス抵抗と称する）Ｒｓと、該センス抵抗Ｒｓの他端と電源電圧ＶＤＤとの間に接続されたバイアス用ＭＯＳトランジスタＱ３と、上記センス用トランジスタＱｓとセンス抵抗Ｒｓとの接続ノードｎ３に反転入力端子が接続されたオペアンプＯＰ１とが設けられている。そして、上記センス抵抗Ｒｓの両端子の電圧がコントローラ２００内の差動アンプＡＭＰに入力され、センス抵抗Ｒｓの端子間電圧を検出するように構成されている。また、上記オペアンプＯＰ１の非反転入力端子は接地点ＧＮＤに接続され、オペアンプＯＰ１の出力が上記バイアス用ＭＯＳトランジスタＱ３のゲート端子に印加されている。
【００２２】
これにより、オペアンプＯＰ１のイマジナリショート作用で、電流検出用トランジスタＱｓのソース端子の電位が、前記パワーＭＯＳトランジスタＱ２のソース端子に印加されている電位（この実施例の場合は接地電位ＧＮＤ）と同一の電位にされる。また、上記パワーＭＯＳトランジスタＱ２とセンス用トランジスタＱｓは、同一の半導体チップ上に同一のプロセスにて素子サイズ（ゲート幅）が所定の比（Ｎ：１）となるように形成されるとともに、Ｑｓのゲート端子にはＱ２のゲート駆動電圧と同一の電圧が印加されている。
【００２３】
その結果、パワーＭＯＳトランジスタＱ２と電流検出用トランジスタＱｓのバイアス状態が同一にされ、図６（Ａ）に示されているトランジスタＱ２，ＱｓのＶｄｓ−Ｉｄｓ特性の非飽和領域を拡大して示す図６（Ｂ）に☆印で示されているように、電流検出用トランジスタＱｓには、パワーＭＯＳトランジスタＱ２のドレイン電流Ｉｍを１／Ｎに正確に比例縮小したドレイン電流Ｉｓ（＝Ｉｍ／Ｎ）が流れるようになる。しかも、パワーＭＯＳトランジスタＱ２のオン抵抗が製造ばらつきでばらついたり温度変動で変化したりしてドレイン電流が変化しても、センス用トランジスタＱｓの特性もＱ２と同じように変化してＱｓに流れる電流がＱ２の電流と同じように変化するため、精度の高い検出が可能となる。
【００２４】
ここで、センス抵抗Ｒｓの端子間電圧をＶｓｎｓとすると、ＶｓｎｓはＱ２のドレイン電流Ｉｍと、Ｑ２とＱｓのサイズ比Ｎ、センス抵抗Ｒｓの抵抗値ｒｓを用いて次式
Ｖｓｎｓ＝Ｉｓ×ｒｓ＝（Ｉｍ／Ｎ）×ｒｓ
のように、表わすことができる。また、コントローラ２００に設けられる差動アンプとして図５に示すような入力インピーダンスの高いＣＭＯＳ差動アンプを使用すると、差動アンプに流れ込む電流がないので、センス用トランジスタＱｓに流れる電流Ｉｓはセンス抵抗Ｒｓに流れる電流と等しくなる。そのため、センス抵抗Ｒｓの端子間電圧ＶｓｎｓからパワーＭＯＳトランジスタＱ２のドレイン電流Ｉｍを高精度に検出することが可能になる。
【００２５】
これに対し、図３の検出方式を適用した場合には、パワーＭＯＳトランジスタＱ２とセンス用トランジスタＱｓのドレイン電圧がセンス抵抗Ｒｓにおける電圧降下Ｖｓｎｓ分だけ相違するため、その分だけセンス用トランジスタＱｓのドレイン−ソース電圧間電圧ＶｄｓがＱ２のＶｄｓよりも小さくなり、図６（Ｂ）に×印で示すように、Ｉｍ×１／ＮよりもΔＩｄｓだけ小さいドレイン電流がＱｓに流れ、それによって検出電圧Ｖｓｎｓにも誤差が生じてしまう。従って、本実施例を適用することにより、図３の検出方式に比べて検出精度が高くなるという利点がある。
【００２６】
特に制限されるものでないが、この実施例ではＮは１００〜１００００の範囲で任意の値が選択される。これにより、Ｖｓｎｓとして０．１Ｖ〜１Ｖが得られるようにされている。図２のパワーＭＯＳトランジスタのソース・ドレイン間電圧を測定する方式にあっては、パワーＭＯＳのオン抵抗が２．５ｍΩであるとそのドレイン・ソース間電圧Ｖｄｓは６０ｍＶ程度しかないため検出が困難であったものが、本実施例を適用することで１桁以上高い検出電圧が得られるため、検出が容易となる。バイアス用トランジスタＱ３のドレイン側の電圧ＶＤＤは、この実施例では５Ｖとされているが、Ｖｓｎｓ＋√(２Ｉs／β)以上であればよい。ただし、βはバイアス用トランジスタＱ３のゲート幅，ゲート長，ゲート酸化膜厚等で決まる定数である。
【００２７】
さらに、本実施例のレギュレータのように、モジュールの入力電圧Ｖinが１２Ｖで、レギュレータの出力電圧を１．２Ｖを設定した場合、ＰＷＭ制御パルスのデューティは約１０％となるので、接地電位ＧＮＤ側（ロウ側と称する）のパワーＭＯＳトランジスタＱ２がオンしている時間が長くなる。そのため、入力電圧Ｖin側（ハイ側と称する）のパワーＭＯＳトランジスタＱ１よりもロウ側のパワーＭＯＳトランジスタＱ２における損失を減らすことが重要である。
【００２８】
この実施例では、ロウ側のパワーＭＯＳトランジスタＱ２としてオン抵抗が２．５ｍΩ程度と非常に小さいものを使用しているため、電力損失を減らすことができる上、このようにオン抵抗が小さいＭＯＳトランジスタを使用した場合、そのドレイン・ソース間電圧は定格電流が２５Ａでも６０ｍＶ程度しかなく検出が困難であるが、本実施例ではＱ２に比例した電流を流すセンス用トランジスタＱｓを設けてセンス抵抗Ｒｓの抵抗値を適切に設定することで検出が容易となる。
【００２９】
さらに、本実施例を適用すると、図１に示すコイルと直列のセンス抵抗を用いる検出方式に比べて消費電力を大幅に低減することができる。具体的には、図１に示す検出方式においては、仮にコイルＬ０に流れる電流をＩL＝２５Ａ、センス抵抗Ｒｓの抵抗値をｒｓ＝１０ｍΩとすると、検出電圧ＶｓｎｓはＩL×ｒｓ＝２５０ｍＶで、センス抵抗での消費電力Ｗは、Ｗ＝Ｖｓｎｓ×ＩL＝ＩL2×ｒｓ＝６．２５Ｗである。
【００３０】
これに対し、本実施例のレギュレータにおいては、Ｎ＝１０００，Ｒｓ＝１０Ωとすると、コイルに同じ２５Ａの電流を流して同じ２５０ｍＶの検出電圧Ｖｓｎｓを得るとき、センス抵抗Ｒｓには２５Ａの１／Ｎ（＝０．０２５Ａ）の電流しか流れないので、センス抵抗での消費電力Ｗは、Ｗ＝ＩL2×ｒｓ＝（０．０２５）2×１０＝０．０００６２５Ｗとなる。一方、追加したオペアンプＯＰ１とバイアス用トランジスタＱ３における消費電力は、本発明者らが試算した結果では０．１Ｗ程度であった。よって、センス抵抗Ｒｓにおける消費電力とオペアンプＯＰ１およびバイアス用トランジスタＱ３における消費電力とを加算したトータルの消費電力はおよそ０．１Ｗであり、図１に示す検出方式における消費電力に比べてかなり少なくて済む。
【００３１】
さらに、引用文献１に記載の発明では、電流検出用抵抗の端子間電圧Ｖsnsは、Ｖsns＝Ｖout−Ｖdsであるため、発生する電圧Ｖoutが低い場合、Ｖsnsが小さくなり検出が困難になるが、本実施例においては、センス抵抗Ｒｓの端子間電圧はＭＯＳトランジスタＱ３のドレイン−ソース間電圧に依存せず、また出力電圧Ｖoutと無関係にＭＯＳトランジスタＱ３のドレイン側電源電圧ＶＤＤを設定できるため、Ｖsnsの検出が困難になることがない。
【００３２】
特に制限されるものでないが、この実施例では、パワーＭＯＳトランジスタＱ１とＱ２がそれぞれドライバＩＣ１１０とは別個の素子（ディスクリート部品）として形成され、それらがドライバＩＣ１１０と共に同一の絶縁基板に実装されて電源ドライバモジュール１００が構成されている。また、パワーＭＯＳトランジスタＱ１，Ｑ２は共にＮチャネル型のＭＯＳＦＥＴ（電界効果トランジスタ）が用いられている。Ｎチャネル型のＭＯＳＦＥＴの方がＰチャネル型のＭＯＳＦＥＴよりも高速動作可能であるためである。
【００３３】
ドライバＩＣ１１０は、ハイ側のパワーＭＯＳトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１と、ロウ側のパワーＭＯＳトランジスタＱ２のゲート駆動電圧を生成するゲート駆動回路１１２と、前記コントローラ２００からのＰＷＭ制御パルスＰＷＭに基づいてパワーＭＯＳトランジスタＱ１とＱ２が同時にオン状態になって貫通電流が流れないようにデッドタイムを有しかつ相補的にオン・オフされるように、前記ゲート駆動回路１１１，１１２の入力信号を生成するコントロールロジック１２０などから構成されている。上記オペアンプＯＰ１は、ドライバＩＣ１１０内に設けるようにすることができる。
【００３４】
この実施例においては、ドライバＩＣ１１０に、電源電圧ＶＣＣを印加するための外部電源端子Ｐ１が設けられ、該電源端子Ｐ１とハイ側のパワーＭＯＳトランジスタＱ１のゲート駆動電圧を生成するゲート駆動回路１１１との電源端子との間にはダイオードＤ１が接続されているとともに、ダイオードＤ１のカソード端子（ゲート駆動回路１１１の電源端子）に接続された外部端子Ｐ２が設けられており、該外部端子Ｐ２とモジュールの出力端子ＯＵＴとの間に容量素子Ｃ１が接続されることによりダイオードＤ１と容量素子Ｃ１がゲート駆動回路１１１の電源電圧を昇圧するブートストラップ回路を構成するようにされている。
【００３５】
前記ゲート駆動回路１１１と１１２によりハイ側のパワーＭＯＳトランジスタＱ１とロウ側のパワーＭＯＳトランジスタＱ２が、入力ＰＷＭ制御パルスＰＷＭのパルス幅に応じて相補的にオン、オフ動作されることによりコイルＬ０に電流が流され、ＰＷＭ制御パルスのデューティ比に応じた電圧Ｖoutが出力される
【００３６】
また、この実施例のスイッチング・レギュレータでは、ドライバＩＣ１１０内のコントロールロジック１２０において、コントローラ２００から供給されるＰＷＭ制御パルスＰＷＭに基づいて、前記ゲート駆動回路１１１と１１２に入力されるゲート制御信号が生成される。このとき、ゲート制御信号の遅延時間のばらつき等でハイレベルの期間が重なるとパワーＭＯＳトランジスタＱ１，Ｑ２に貫通電流が流れてしまうので、これを回避するためコントロールロジック１２０では、Ｑ１，Ｑ２のゲート駆動信号のハイレベルの期間が重ならないように、ゲート駆動回路１１１と１１２に入力されるゲート制御信号が形成される。
【００３７】
図７に、本実施例のモジュールを適用したスイッチング・レギュレータにおける各部の電圧波形を示す。図７において、（Ａ）はコントローラ２００からドライバＩＣ１１０に供給されるＰＷＭ制御パルスＰＷＭ、（Ｂ）はロウ側のパワーＭＯＳトランジスタＱ２に流れる電流、（Ｃ）はセンス抵抗Ｒｓの端子間に発生する電圧でこれが検出電圧Ｖｓｎｓとしてコントローラ２００内の差動アンプＡＭＰへ供給される。検出電圧Ｖｓｎｓの立ち上がりがなまっているのは、オペアンプＯＰ１の応答特性によるものである。
【００３８】
コントローラ２００では、ＰＷＭ制御パルスＰＷＭのハイレベルの期間やＶｓｎｓの波形がなまっている期間を避け、例えばＰＷＭ制御パルスＰＷＭのロウレベル期間の中心近傍で差動アンプＡＭＰの出力をサンプリングすることで、正しい検出電圧を得ることができる。ＰＷＭ制御パルスＰＷＭはコントローラ２００で生成される信号であるので、コントローラ２００は最適なサンプリング・タイミングを容易に知ることができる。
【００３９】
図８は、図４の実施例の電源ドライバＩＣ１１０を内蔵するドライバモジュール１００の具体的な構成例を示す。図８において、符号１３０はセラミックのような絶縁基板からなるモジュール基板である。また、ハッチングが付されている部位１４１，１４２，１４３は、モジュール基板１３０の表面にアルミなどの導体層で形成された電極パターンである。
【００４０】
この実施例では、電極パターン１４１の上に前記ハイ側のパワーＭＯＳトランジスタＱ１が形成された半導体チップ１５１が実装され、電極パターン１４２の上に前記ロウ側のパワーＭＯＳトランジスタＱ２が形成された半導体チップ１５２が実装され、電極パターン１４３の上に前記ドライバＩＣチップ１１０が実装されており、各チップ間はボンディングワイヤ１６１〜１６３により電気的に接続されている。また、モジュール基板１３０の各辺には外部端子としての電極１４４が形成されており、ボンディングワイヤ１６４によって対応するチップのボンディングパッドや電極と電気的に接続されている。一部にて結合された電極と一端が同一電極にボンディングされたワイヤとが複数設けられているのは、端子とボンディングワイヤの抵抗を減らすためである。また、チップ１５２がチップ１５１よりも大きいのは、ロウ側のパワーＭＯＳトランジスタＱ２のオン抵抗をハイ側のパワーＭＯＳトランジスタＱ１のオン抵抗よりも小さくするためである。
【００４１】
この実施例においては、前述したように、ロウ側のパワーＭＯＳトランジスタＱ２とセンス用トランジスタＱｓとが同一の半導体チップ１５２内に形成されている。しかも、これらのトランジスタＱ２，Ｑｓは縦型のＦＥＴで構成されており、チップ裏面でドレイン電極が共通化され前記モジュール基板上の電極パターン１４２と接合されることにより、該電極パターン１４２を介して外部端子から供給される接地電位が印加される。
【００４２】
より具体的には、半導体チップ１５２内に数十万から数百万個のＦＥＴが形成されており、そのうち１／Ｎ個分がセンス用トランジスタＱｓとして用いられ、残りのＦＥＴのソース電極が共通接続されて１つのパワートランジスタＱ２として動作するように構成されている。これにより、ソース領域やゲート電極のパターンを別個に設計する必要がなくなり設計が容易となるとともに、電流の比すなわちサイズの比Ｎをトランジスタの数の面積比で簡単に決定することができる。トランジスタＱ２とＱｓのドレイン電極を共通電極とする代わりにそれぞれ別個に形成して、これらのドレイン電極を前記モジュール基板上の電極パターン１４２と接合させることにより、同一の電圧を印加させるように構成しても良い。
【００４３】
なお、図８において、１８１はパワートランジスタＱ１のゲート取り出し電極、１８２はパワートランジスタＱ２とセンス用トランジスタＱｓの共通ゲート取り出し電極、１８３はセンス用トランジスタＱｓのソース電極である。特に制限されるものでないが、ドライバＩＣ１１０はＣＭＯＳ回路で構成されており、そのうち特に高い電圧が印加されるＭＯＳトランジスタは半導体チップ上で横方向に端子を拡散させた高耐圧のＬＤＭＯＳ（Laterally Diffused MOSFET）により構成されている。
【００４４】
この実施例では、センス抵抗Ｒｓは電源ドライバモジュール１００の外付け素子としてモジュール基板の外部端子に接続されるようにされているが、センス抵抗Ｒｓはモジュールに内蔵すなわち上記半導体チップ１１０，１５１，１５２とともにモジュール基板１３０上に実装し、セラミックからなる蓋をしてモジュール基板とからなるパッケージ内に封止するように構成しても良い。ただし、実施例のように外付け素子を用いることにより、組み合わせるコントローラ２００の仕様等に応じて最適なセンス抵抗を選択することができるという利点がある。
【００４５】
図９は本発明に係る電源ドライバモジュールを複数個使用した電源システムとしてのマルチフェーズシステムの構成例を示す。
図９の電源システムは、１つのスイッチング・レギュレータの電流供給能力よりも大きい電流を必要とする負荷に適したシステムである。図９において、符号１００Ａ，１００Ｂ……１００Ｎが付されているのは、図４や図８に示されているような構成を有するパワーＭＯＳ内蔵の電源ドライバモジュールであり、複数の電源ドライバモジュールが１つのコントローラ２００によってＰＷＭ駆動制御される。そして、各電源ドライバモジュール１００Ａ，１００Ｂ……１００Ｎには、外付けの電流センス抵抗Ｒs1，Ｒs2，……ＲsNが設けられており、これらのセンス抵抗の両端子の電圧ＶCS11，ＶCS12；ＶCS21，ＶCS22；……ＶCSN1，ＶCSN2がコントローラ２００にフィードバックされるとともに、コントローラ２００には出力電圧Ｖoutもフィードバックされている。フィードバックする電圧は、図４のように出力端子−接地点間に設けられた抵抗Ｒ１，Ｒ２で分圧された電圧であっても良い。
【００４６】
コントローラ２００は、フィードバックされた出力電圧Ｖoutに基づいて該電圧が目標電圧となるように系全体としてのＰＷＭ制御パルスのデューティを決定するとともに、電流センス抵抗Ｒs1，Ｒs2，……ＲsNの端子間電圧ＶCS11，ＶCS12；ＶCS21，ＶCS22；……ＶCSN1，ＶCSN2に応じて、各コイルＬ１，Ｌ２，……ＬＮに流れる電流が均等になるように各電源ドライバモジュール１００Ａ〜１００Ｎの個々のＰＷＭ制御パルスＰＷＭ１，ＰＷＭ２，……ＰＷＭＮを生成して制御を行なうように構成される。これによって、一部のコイルに過大な電流が流れて破損したり特性が劣化したりするのを回避することができる。
【００４７】
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、前記実施例においては、コントローラ２００内の差動アンプＡＭＰとしてＭＯＳトランジスタで構成されているものを示したが、バイポーラ・トランジスタで構成された差動アンプを用いても良い。また、実施例の電源ドライバモジュールにおいては、パワートランジスタＱ１，Ｑ２や電流センス用トランジスタＱｓとしてＭＯＳＦＥＴを使用したものを示したが、これらのトランジスタもバイポーラ・トランジスタで構成することができる。
【００４８】
さらに、前記実施例では、電流検出用抵抗Ｒｓの端子間電圧を増幅する差動アンプＡＭＰがコントローラ２００内に設けられていると説明したが、この差動アンプＡＭＰをドライバＩＣ１１０内に設け、電流検出値をドライバＩＣ１１０からコントローラ２００へ与えるように構成しても良い。また、既存の電源制御用コントローラの中には電圧としてではなく電流として検出値を入力するタイプのものがあるが、本実施例のドライバＩＣ（図４参照）は、電流検出用抵抗Ｒｓの一方の端子を、抵抗を介して電流検出タイプのコントローラの入力端子に接続することで電流値として入力させることも可能である。
【産業上の利用可能性】
【００４９】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である電子機器の電源装置として使用する降圧型スイッチング・レギュレータについて説明したが、本発明は昇圧型のスイッチング・レギュレータなどにも広く利用することができる。
【図面の簡単な説明】
【００５０】
【図１】本発明に先立って検討したスイッチング・レギュレータにおける電流検出方式の一例を示す回路構成図である。
【図２】本発明に先立って検討したスイッチング・レギュレータにおける電流検出方式の他の例を示す回路構成図である。
【図３】本発明に先立って検討したスイッチング・レギュレータにおける電流検出方式のさらに他の例を示す回路構成図である。
【図４】本発明に係る電源ドライバ回路を内蔵したモジュールの一実施例とそれを適用した降圧型スイッチング・レギュレータの構成例を示す回路構成図である。
【図５】図４のレギュレータにおいてコントローラ側に設けられている電流検出用の差動アンプの構成例を示す回路図である。
【図６】本発明に係る電源ドライバモジュールにおけるロウ側パワートランジスタとセンス用トランジスタに流れるドレイン電流とドレイン・ソース間電圧との関係を示す特性図である。
【図７】図４のレギュレータにおけるＰＷＭ制御パルスとロウ側パワーＭＯＳトランジスタに流れる電流とセンス抵抗に生じる検出電圧の変化の様子を示すタイミングチャートである。
【図８】本発明に係る電源ドライバモジュールの具体的な構成を示す平面説明図である。
【図９】本発明に係る電源ドライバモジュールを複数個使用した電源システムとしてのマルチフェーズシステムの構成例を示すブロック図である。
【符号の説明】
【００５１】
１００  電源ドライバモジュール
１１０  ドライバＩＣ
１１１，１１２  ゲート駆動回路
１２０  コントロールロジック
１３０  モジュール基板
１４１〜１４３  電極パターン
１４４  外部端子電極
１５１，１５２  半導体チップ（パワーＭＯＳトランジスタ）
１６１〜１６３  ボンディングワイヤ
１８１  Ｑ１のゲート電極
１８２  Ｑ１とＱｓの共通ゲート電極
１８３  Ｑｓのソース電極
２００  コントローラ
ＯＰ１  オペアンプ
ＡＭＰ  差動アンプ
Ｑ１，Ｑ２  パワーＭＯＳトランジスタ
Ｑｓ  電流検出用ＭＯＳトランジスタ（センス用トランジスタ）
Ｒｓ  電流検出用抵抗（センス抵抗）
Ｌ０  インダクタ（コイル）
Ｃ０  平滑容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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