(57)【要約】【課題】逆バイアス印加時に高濃度領域を通って流れる漏れ電流の温度依存性が小さい半導体装置及びその製造方法を提供するものである。【解決手段】電極接触面の半導体側に同一タイプの不純物濃度の高濃度領域（Ｎ＋＋）が形成されていて、オーミックコンタクトを通して流れる電流パスを挟むように逆型半導体領域（Ｐ＋）が形成され、逆バイアス時、空乏層によりオーミックコンタクトを通して流れる電流をピンチオフするように構成されている。【選択図】  図１
2005038988.tif 000002
【特許請求の範囲】
【請求項１】
第１の導電型の半導体層と、この半導体層の所定の複数の領域に形成された第２の導電型の半導体領域と、この第２の導電型の半導体領域に挟まれた第１の導電型の半導体層の表面に形成された第１の導電型の第３の半導体層と、第２の導電型の半導体領域及び第３の半導体層の上に電極層が形成されてなる半導体装置であって、前記第３の半導体層の不純物濃度が高濃度であり、逆バイアス印加時に前記第２の導電型の半導体領域より広がる空乏層がお互いに接触し、前記第３の半導体層と前記電極層間の電気的特性がオーミックコンタクトになっていることを特徴とする半導体装置。
【請求項２】
前記第１の導電型の第３の半導体層は、前記第２の導電型の半導体領域に挟まれた第１の導電型の半導体層の表面に部分的に形成され、前記第１の導電型の半導体層、前記第２の導電型の半導体領域の表面にはショットキーバリア金属の電極が形成され、前記第１の導電型の半導体層と電極間はショットキー接合になっていて、前記第１の導電型の第３の半導体層とはオーミック接合になっていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記第１の導電型半導体層の複数の所定領域に凹部が形成され、これら凹部に前記第２の導電型の半導体領域が埋め込んで形成されていることを特徴とする請求項１乃至請求項２記載の半導体装置。
【請求項４】
前記第３の半導体層の総面積に応じて、逆バイアス時のリーク電流が制御されるように、前記第３の半導体領域が選択的に形成されていることを特徴とする請求項１乃至請求項３記載の半導体装置。
【請求項５】
半導体基板上に第１の導電型の半導体層を形成し、この第１の導電型の半導体層の所定の複数の領域に第２の導電型の半導体領域を形成し、この第２の導電型の半導体領域に挟まれた前記第１の導電型の半導体層に第１の導電型の第３の半導体層を形成し、前記第２の導電型の半導体領域及び第３の半導体層の上にショットキーバリアメタルを形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、整流作用をする半導体装置及びその製造方法に関し、特にスイッチング電源、ＤＣ−ＤＣコンバータなどの整流回路に好適な半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
金属と半導体の接触によって生じる電位障壁を整流作用に利用したショットキーバリアダイオード（以下、ＳＢＤという）には、多用な形態のものがある。例えば、凹凸状に形成された半導体層の表面に、２種類の障壁金属が形成されてなるいわゆるトレンチ型のＳＢＤが知られている。これは、半導体基板上に第１導電型の低濃度の第１の半導体層が凹凸状に形成され、この第１の半導体層の凸部上面に第１導電型の高濃度の第２の半導体層が選択的に形成され、凹部及び凸部の表面には障壁金属が形成され、第１の半導体層と障壁金属とで高ショットキー障壁（ΦＢ  ）のＳＢＤを構成し、第２の半導体層と障壁金属とで低ショットキー障壁（ΦＢ  ）のＳＢＤを構成するものである。このように構成することにより、順方向電流を増大し、ピンチオフが発生する電圧を、凸部上面に形成されるＳＢＤの降伏電圧よりも低く設定するようにしている（例えば、特許文献１参照。）。
【０００３】
この特許文献１に開示されている従来のＳＢＤにおいては、その順方向特性は、ショットキーバリア障壁（ΦＢ）による閾値を持っている。また、逆方向特性は、ピンチオフ効果により、漏れ電流を低下させるようにしている。
【０００４】
また、ピンチオフ用のショットキーバリア障壁（高いΦＢ）とＳＢＤとしての機能をもつショットキーバリア障壁（低いΦＢ）を同一バリアメタルで形成し、半導体層側の空乏層がピンチオフする印加電圧を小さくなるようにして、逆方向電流を抑制するものが知られている（例えば、特許文献２参照。）。これは、図１５に示すように、例えば、Ｎ＋Ｓｉ基板２０上にＮ−エピタキシャルＳｉ層２１をエピタキシャル成長させ、Ｎ−エピタキシャルＳｉ層２１の外周部にガードリング部内側にＮ＋層２２が形成され、さらに、Ｎ−エピタキシャルＳｉ層２１上に、バリアメタル２６およびブロック膜２７を介して、ショットキーバリア電極２８を形成した構造となっている。また、Ｎ＋Ｓｉ基板２０の反対表面側にはオーミック電極（図示しない）が形成されている。さらに、Ｎ−エピタキシャルＳｉ層２１には、複数の凹部２３が設けられており、その周辺にはＰ＋拡散層２４が形成され、また、その凹部２３の内部にはポリＳｉ埋込み層が埋め込まれている。なお、ＳｉＯ２は絶縁膜である。
【０００５】
このように、電流パスをピンチオフする手段としてＰＮ接合を用いず、凹凸とショットキーバリア障壁（ΦＢ）設けた構造としている。そして、特性的には、半導体側の表面の不純物２５の濃度として、１×１０１７ｃｍ−３以上の高濃度が好適とされており、高濃度時のショットキーバリア障壁（ΦＢ）の推定値が０．６０Ｖで、ショットキーバリア障壁（ΦＢ）が有効である領域での構造となっている。このような構成を採ることから、凹部上部のＰ＋拡散層が薄く、接触部の面積を大きくすることができ、順方向電流は大きくなる。また、低電圧の逆方向電圧でＮ−エピタキシャルＳｉ層側に伸びる空乏層がピンチオフするので、接触部にかかる電界を小さくし、逆方向電流の低減化を図っている。
【０００６】
【特許文献１】
特開平８−２６４８１１号公報  （第２頁−３頁、  第１図）
【０００７】
【特許文献２】
特開平１０−４１５２７号公報  （第２頁−３頁、  第１図）
【０００８】
【発明が解決しようとする課題】
上記した従来のＳＢＤにおいては、順バイアス印加時の立ち上がり特性として、バリアメタルの種類による閾値を持っている。その為、例えばＭＯＳのオン特性のように、０Ｖから瞬時に立ち上がる特性を示さない。そこで、なるべく０Ｖに近づけようとして、順方向特性のＶＦを下げるためにΦＢの低いバリアメタルを使おうとすると、逆方向特性のリーク電流（Ｉｒ）は温度依存性が強く、高温でのリーク電流が大きくなり熱暴走して使用できないという技術的課題があった。例えばパッケージにもよるが、Ｔｉ（ΦＢ≒０．４８ｅＶ）では、６０℃程度で熱暴走してしまうことがあった。
【０００９】
本発明は、上記課題に鑑みてなされたものであり、その目的は、逆バイアス印加時に高濃度領域を通って流れる漏れ電流の温度依存性が小さい半導体装置及びその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
上記した課題を解決するために、本発明の半導体装置においては、第１の導電型の半導体層と、この半導体層の所定の複数の領域に形成された第２の導電型の半導体領域と、この第２の導電型の半導体領域に挟まれた第１の導電型の半導体層の表面に形成された第１の導電型の第３の半導体層と、第２の導電型の半導体領域及び第３の半導体層の上に電極層が形成されてなる半導体装置であって、上記第３の半導体層の不純物濃度が高濃度であり、逆バイアス印加時に上記第２の導電型の半導体領域より広がる空乏層がお互いに接触する（ピンチオフ）し、上記第３の半導体層と前記電極層間の電気的特性がオーミックコンタクトになっていることを特徴とするものである。
【００１１】
また、本発明の半導体装置においては、前記第１の導電型の第３の半導体層は、前記第２の導電型の半導体領域に挟まれた第１の導電型の半導体層の表面に部分的に形成され、前記第１の導電型の半導体層、前記第２の導電型の半導体領域の表面には一般的なショットキーバリア金属（Ｖ、Ｍｏ、Ｐｄ、Ｐｔ等の）の電極が形成され、前記第１の導電型の半導体層と電極間はショットキー接合になっていて、前記第１の導電型の第３の半導体層とはオーミック接合になっていることを特徴とするものである。
【００１２】
また、本発明の半導体装置においては、上記第１の導電型半導体層の複数の所定領域に凹部が形成され、これら凹部に上記第２の導電型の半導体領域が埋め込んで形成されていることを特徴とするものである。
【００１３】
また、本発明の半導体装置においては、上記第３の半導体層の総面積に応じて、逆バイアス時のリーク電流が制御されるように、上記第３の半導体領域が選択的に形成されていることを特徴とするものである。
【００１４】
また、本発明においては、半導体基板上に第１の導電型の半導体層を形成し、この第１の導電型の半導体層の所定の複数の領域に第２の導電型の半導体領域を形成し、この第２の導電型の半導体領域に挟まれた上記第１の導電型の半導体層に第１の導電型の第３の半導体層を形成し、上記第２の導電型の半導体領域及び第３の半導体層の上にショットキーバリアメタルを形成することを特徴とする半導体装置の製造方法が提供される。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態のいくつかについて図面を参照しながら説明する。なお、各図において同一箇所については同一の符号を付してある。
【００１６】
本発明を接合型のジャンクションＦＥＴ型ダイオード（以下、ＪＦＤという）に具体化した実施の形態について説明する。図１（ａ）は、本発明にかかるＪＦＤの上面図であり、図１（ｂ）は断面図であり、図１（ｃ）はその拡大図である。この実施形態にかかるＪＦＤは、例えば、Ｎ＋Ｓｉ基板１０上にＮ−エピタキシャルＳｉ層１１がエピタキシャル成長され、Ｎ−エピタキシャル層１１上には、ガードリング部内側にＮ＋層１２が形成され、さらに、Ｎ−エピタキシャル層１１に複数のトレンチ形状の凹部１３が形成され、この凹部１３の内部にはＰ型不純物１４が打ち込まれており、バリアメタル１６およびブロック膜１７を介して形成される電極１８接触面の半導体側に、同一タイプの不純物濃度の高濃度領域（Ｎ＋＋）１５が形成されていて、オーミックコンタクトを通して流れる電流パスを挟むように逆型半導体領域（Ｐ＋）１４が  形成され、逆バイアス時、空乏層によりオーミックコンタクトを通して流れる電流をピンチオフするように構成されている。なお、ＳｉＯ２は絶縁膜である。ゲート・ソース間をショートした回路構成で、例えば不純物濃度の濃度は、概ね１×１０１９  ｃｍ−３以上が好ましい。
【００１７】
次に、上記半導体装置の製造方法について図１により説明する。まず、例えばＮ＋Ｓｉ基板１０上にエピタキシャル成長によりＮ−エピタキシャル層１１を成長させたウェハを準備する。Ｎ−エピタキシャル層１１上に、耐圧を持たせる為のガードリング部を形成後、ガードリング部内側にＮ＋層１２をイオン注入技術により形成する。
【００１８】
次いで、ＣＶＤ法により酸化膜（図示せず）を形成し、この酸化膜をフォトリソグラフィー技術によりパターニングする。この際、フォトリソグラフィー技術によるパターニング寸法は狭い程良いが、ステッパーによる技術では０．５μｍ程度である。さらに、この酸化膜をマスクとし、Ｎ−エピタキシャル層１１をドライエッチングし、トレンチ形状の凹部１３を形成する。この凹部１３の深さは所望の耐圧により異なるが、５０Ｖ以下の耐圧では１〜２μｍである。
次に、凹部１３の内部にＣＶＤ法によりポリシリコンコートを行いボロンなどのＰ型不純物１４をイオン注入技術により０度で打ち込む。そして、ＣＶＤ法によりポリシリコンを埋め込む。構造としてはトレンチ部形成後Ｐ＋埋込み型のものである。
【００１９】
次いで、熱処理により、イオン注入により打ち込んだ不純物の活性化やポリシリコンの結晶化や応力開放を行う。その際、熱処理による不純物拡散を考慮して温度、時間を設定する。
【００２０】
次に、化学的ドライエッチング（ＣＤＥ）等によりポリシリコンを表面より酸化膜が露出するまでエッチングし、酸化膜除去後の表面平坦化を考慮して露出後のオーバーエッチングを行う。
【００２１】
次に、電極形成部の酸化膜を除去し、必要に応じて化学的ドライエッチング（ＣＤＥ）等により表面のＳｉエッチングを行い、次いでバリアメタル１６を、例えばＴｉＷでスパッタリング等により形成する。その際、Ｔｉ−ＡｌやＭｏ−ＡｌといったＴｉ，Ｍｏのようなブロック膜１７を使用するのが好適である。そして、ソース電極１８をＡｌで形成する。
【００２２】
このような構成において、順方向の電流は図２（ａ）に示されるように流れ、順方向特性は図２（ｂ）に示されるようになる。すなわち、順バイアス印加時の立ち上がり特性は図２（ｂ）のＶＦ−ＩＦ特性に示されるように、高濃度のＮ＋＋により、高濃度領域によるオーミック状態（トンネル効果領域またはショットキーバリア障壁ΦＢ  が非常に低い状態）となる。従来のＳＢＤのようなショットキーバリア障壁ΦＢ  による閾値を持たず、ＭＯＳのオン特性同様０Ｖより立ち上がる特性を示すことがわかる。
【００２３】
また、逆方向特性は、図３に示されるようになる。図３（ａ）は常温例えば２５℃におけるＩＲ−ＶＲ特性を示し、図３（ｂ）はＶＲ＝３０ＶにおけるＩＲの温度特性を示している。すなわち、オーミックコンタクトを利用している為、常温では漏れ電流が大きいが、漏れ電流の温度特性はオーミック状態（トンネル効果領域）に近いもしくはショットキーバリア障壁ΦＢが非常に低い状態となっている。このため、温度にほとんど依存しないことがわかる。
【００２４】
このように、本実施形態の半導体装置は、逆バイアス印加時に高濃度領域を通って流れる漏れ電流の温度依存性が小さくでき、高温時の動作把握が常温でできるため設計マージンを大幅に削る事ができる。
【００２５】
次に、上記のＪＦＤをＳＢＤと一緒に組み込んだ回路とした実施の形態について、その回路例を図４に示す。図４において、Ｄ１はＳＢＤ、Ｄ２は第１の実施形態にかかるＪＦＤであり、両者を並列に接続する。Ｄ１とＤ２の特性を組み合わせることにより、Ｄ１が動作しない領域においては、Ｄ２が動作するように、所望の特性を得るようにしたものである。ここで、ＳＢＤは例えば図１５に示すように、公知のトレンチ型のものでもよい。なお、かかる回路構成は、図５及び図６に示すように１パッケージで構成してもよく、また、複数パッケージで構成してもよい。さらに、図７ないし図９に示すように１チップで構成してもよく、複数のチップによる構成でもよいことは勿論である。ここで、図７は半導体装置の上面図であり、図８並びに図９は図７に示す半導体装置におけるＤ１とＤ２の構成を示す模式図である。図９に示す構成では、Ｄ２はトレンチ構造となっている。
【００２６】
図１０は本発明のＳＢＤのさらに他の実施の形態を示す図である。図１０において、（ａ）はＳＢＤの上面図、（ｂ）は断面図、（ｃ）はその拡大図である。この実施の形態においては、トレンチ構造が採用されている。図１０（ｃ）に示す様に、例えば、Ｎ＋Ｓｉ基板１０上にＮ−エピタキシャルＳｉ層１１がエピタキシャル成長され、Ｎ−エピタキシャル層１１上には、ガードリング部内側にＮ＋層１２が形成され、さらに、Ｎ−エピタキシャル層１１に複数のトレンチ形状の凹部１３が形成され、この凹部１３の内部にはＰ型不純物１４が打ち込まれており、バリアメタル１６およびブロック膜１７を介して形成される電極１８接触面の半導体側に、同一タイプの不純物濃度の高濃度領域（Ｎ＋＋）１５が形成されていて、その漏れ電流パスを挟む様に形成された逆型半導体領域により、逆バイアス時空乏層により漏れ電流がピンチオフされる様に構成されている。より詳細には、逆バイアス高温時、Ｎ＋＋の漏れ電流と同等以下となるように、バリアメタル及び面積を設計的に選択することができる。なお、ＳｉＯ２は絶縁膜である。
【００２７】
次に、この製造方法について説明する。より具体的には図１０に示すように、Ｄ１、Ｄ２を同一チップ゜内に構成する製造方法の実施例を示す。例えば、Ｎ＋Ｓｉ基板１０上にエピタキシャル成長によりＮ−エピタキシャル層１１を成長させたウェハを準備する。Ｎ−エピタキシャル層１１上に、耐圧を持たせる為のガードリング部を形成する。このガードリング部内側にＮ＋層１２をイオン注入技術により形成する。
【００２８】
次いで、ＣＶＤ法により酸化膜（図示せず）を形成し、フォトリソグラフィー技術によりパターニングする。この際、フォトリソグラフィー技術によるパターニング寸法は狭い程良いが、ステッパーによる技術では０．５μｍ程度である。さらに、この酸化膜をマスクとし、Ｎ−エピタキシャル層をドライエッチングし、トレンチ形状の凹部１３を形成する。深さは耐圧により異なるが５０Ｖ以下の耐圧では１〜２μｍである。
次に、凹部１３の内部にＣＶＤ法によりポリシリコンコートを行い、ボロンなどのＰ型不純物１４をイオン注入技術により０度で打ち込み、さらにＣＶＤ法によりポリシリコンを埋め込む。構造としてはトレンチ部形成後Ｐ＋埋込み型のものである。
【００２９】
次に、化学的ドライエッチング（ＣＤＥ）等によりポリシリコンを表面より酸化膜が露出するまでエッチングし、酸化膜除去後の表面平坦化を考慮して露出後のオーバーエッチングを行う。
【００３０】
次に、電極形成部の酸化膜を除去し、トレンチとトレンチとの間にＡｓなどのＮ型不純物Ｎ＋＋領域１５をイオン注入技術により打ち込み、次に熱処理によりイオン注入により打ち込んだ不純物の活性化やポリシリコンの結晶化や応力開放を行う。その際、熱処理による不純物拡散を考慮して温度、時間を設定する。次に、必要に応じて化学的ドライエッチング（ＣＤＥ）等により表面のＳｉエッチングを行い、Ｎ＋＋層領域以外のＮ−領域に対しショットキー障壁が形成されるバリアメタル１６をスパッタリング等により形成し、続いてブロック層１７を介して、ソース電極１８としてＡｌ層を形成する。
【００３１】
なお、高濃度領域については、例えば図１４に示すように、必要に応じて効率よく配置することができる。図１４（ｂ）に示す配置例は、図１４（ａ）に示す配置例と比べてＮ＋＋の数量を削減したもので、さらに漏れ電流をコントロールするものである。
【００３２】
このような構成において、順方向の電流は図１１（ａ）に示されるように流れ、低電流領域での順方向特性は、図１１（ｂ）に示されるようになる。すなわち、順バイアス印加時の立ち上がり特性は、図１１（ｂ）のＶＦ−ＩＦ特性が示すように、Ｎ＋＋の高濃度領域ではオーミック状態（トンネル効果領域）に近いもしくはショットキーバリア障壁（ΦＢ）が非常に低い状態となり、０Ｖより立ち上がっていることがわかる。したがって、従来のＳＢＤのようにバリアメタルによる閾値を持たない為、ＶＦが低くなり、低損失を実現できる。
【００３３】
次に、このような構成において、更に電流を通電した領域での順方向の電流は図１２（ａ）に示されるように流れ、その順方向特性は、図１２（ｂ）に示されるようになる。すなわち、図１２（ｂ）に示されるＶＦ−ＩＦ特性のように、Ｎ＋＋の高濃度領域からの通電に加え、その周辺のショットキー領域でも通電が起こる。低電流領域から大電流領域までの範囲で従来技術に比べて、低電流領域ではより低損失を、大電流領域においても略同等の損失を実現できる。
【００３４】
次に、図１３に逆方向特性を示す。図１３（ａ）は常温例えば２５℃におけるＩＲ−ＶＲ特性を示し、図１３（ｂ）はＶＲ＝３０ＶにおけるＩＲの温度特性を示している。すなわち、オーミックコンタクトを利用している為、常温では漏れ電流が大きいが、漏れ電流の温度特性はオーミック状態（トンネル効果領域）に近いもしくはショットキーバリア障壁（ΦＢ）が非常に低い状態となっている。このため、温度にほとんど依存しないことがわかる。したがって、常温から高温にかけての漏れ電流のトータルを抑制できるので、高温領域においても熱暴走を防ぐことができる。
【００３５】
本実施形態によれば、ＤＣ−ＤＣコンバータにおいて２次側の整流回路としてＭＯＳを用いた同期整流回路とほぼ同等の特性を得ることができ、ＭＯＳの様にドライブ゛回路を必要としない為、非常にシンプルな回路構成を実現できる。
【００３６】
本発明は上記した実施の形態に限定されることなく、特許請求の範囲に記載した発明の範囲内で、種々の変形が可能であり、それらも本発明の範囲内に含まれるものであることはいうまでもない。
【００３７】
【発明の効果】
以上詳述したとおり、本発明によれば、逆バイアス印加時に高濃度領域を通って流れる漏れ電流の温度依存性が小さくでき、高温時の動作把握が常温でできるため設計マージンを大幅に削る事ができる。また、高温動作領域においても、デザインの適正化により同程度の漏れ電流にする事ができる。
【００３８】
また、低電流領域から大電流領域までの範囲において、低損失を実現することができる。
【図面の簡単な説明】
【図１】本発明にかかるＪＦＤの構成図。
【図２】本発明にかかるＪＦＤの順方向特性を示す図。
【図３】本発明にかかるＪＦＤの逆方向特性を示す図。
【図４】本発明にかかるＪＦＤをＳＢＤと一緒に組み込んだ回路例を示す図。
【図５】ＳＢＤとＪＦＤを同一パッケージ内に構成した場合の構成図。
【図６】ＳＢＤとＪＦＤを同一パッケージ内に構成した場合の構成図。
【図７】ＳＢＤとＪＦＤを同一チップ内に構成した場合の構成図。
【図８】ＳＢＤとＪＦＤを同一チップ内に構成した場合の構成図。
【図９】ＳＢＤとＪＦＤを同一チップ内に構成した場合の構成図。
【図１０】本発明にかかるＪＦＤをトレンチ構造とした実施形態を示す説明図。
【図１１】トレンチ構造のＪＦＤの低電流領域での順方向特性を示す図。
【図１２】トレンチ構造のＪＦＤの電流通電領域での順方向特性を示す図。
【図１３】トレンチ構造のＪＦＤの逆方向特性を示す図。
【図１４】高濃度領域の配置例を示す説明図。
【図１５】従来のＳＢＤの構造を示す説明図。
【符号の説明】
１０、２０…Ｎ＋Ｓｉ基板
１１、２１…Ｎ−エピタキシャル層
１２、２２…Ｎ＋層
１３、２３…トレンチ形状凹部
１４、２４…Ｐ型不純物
１５…高濃度領域（Ｎ＋＋）
１６、２６…バリアメタル
１７、２７…ブロック膜
１８、２８…ソース電極
【図１】
2005038988.tif 000003
【図２】
2005038988.tif 000004
【図３】
2005038988.tif 000005
【図４】
2005038988.tif 000006
【図５】
2005038988.tif 000007
【図６】
2005038988.tif 000008
【図７】
2005038988.tif 000009
【図８】
2005038988.tif 000010
【図９】
2005038988.tif 000011
【図１０】
2005038988.tif 000012
【図１１】
2005038988.tif 000013
【図１２】
2005038988.tif 000014
【図１３】
2005038988.tif 000015
【図１４】
2005038988.tif 000016
【図１５】
2005038988.tif 000017