(57)【要約】      （修正有）【課題】  トランジスタの幅が表面積に多く依存していた。また、半導体シリコン部分を流れる経路が、抵抗として作用していた。【解決手段】  トランジスタのソース部１０６、ゲート部１０３、ドレイン部1０７をそれぞれトレンチで形成し、ウエハ方向に対し横に並べ、トランジスタの実効幅が、ウエハ表面に対し垂直方向に依存した構造とした。その結果、微小な面積で大電流を流せるようになった。さらに、トランジスタのチャネル部端から配線金属までの距離を短くすることが可能となり、抵抗値が減った。また、ＣＭＯＳの形成や、様々な半導体素子などとの混載も形成しやすくなった。【選択図】    図４
2005191484.tif 000002
【特許請求の範囲】
【請求項１】
ゲート電極用トレンチ内の表面に絶縁膜が存在し、その絶縁膜の内側がゲート部用金属でうめられ、上記トレンチのウエハ表面に平行な方向の両端のシリコン部分に、それぞれソース用及びドレイン用の不純物が拡散され、ソース用及びドレイン用不純物が拡散されたシリコン内にそれぞれトレンチが存在し、電極用金属で被覆され、ソース及びドレイン部と電極をとることを特徴とする半導体装置。
【請求項２】
複数のゲート電極用トレンチが平行に存在し、複数のゲート電極用トレンチに共通のソース用不純物拡散層と、複数のゲート電極用トレンチに共通のドレイン用の不純物拡散層をもち、その不純物が拡散されたシリコン内にソース用及びドレイン用トレンチが存在し、電極用金属で被覆され、ソース及びドレイン部と電極をとる請求項１の半導体装置。
【請求項３】
ゲート電極用トレンチと、ドレイン用トレンチの距離及び、ゲート電極用トレンチと、ソース用トレンチの距離が全て１μm以下となる請求項２の半導体装置。
【請求項４】
ゲート電極用トレンチの底部に、Ｎ型トランジスタの時にはＰ型不純物、Ｐ型トランジスタの時にはＮ型不純物の、側壁部よりも濃い不純物拡散領域をもち、ゲート電極用トレンチの底部がゲート電極の電位によりチャネルとして動作しない電圧領域で使用し、トレンチ側壁部及び上部で囲まれた部分のみをチャネル部分として使用する請求項２の半導体装置。
【請求項５】
ゲート電極用トレンチにおいて、その間隔が１μm以下でトレンチの深さよりも短く、トレンチ間に挟まれたシリコン部分の上部全体を空乏化した状態で電流を流す請求項４の半導体装置。
【請求項６】
シリコン基板において、ゲート電極用トレンチを形成する工程と、ゲート電極用トレンチ内壁に絶縁膜を形成する工程とゲート用金属でゲート電極用トレンチを埋め込む工程及び、ソース電極用トレンチ及びドレイン電極用トレンチを形成する工程と、ソース電極用トレンチの内壁及び、ドレイン電極用トレンチの内壁から、不純物を拡散し、ソース用不純物拡散領域及びドレイン用不純物拡散領域を形成する工程と、ソース電極用トレンチ及びドレイン電極用トレンチの側壁全体で配線用金属と電極をとる工程とを有することを特徴とする半導体装置の製造方法。
【請求項７】
ゲート電極用トレンチの底部に、Ｎ型トランジスタのときはＰ型不純物をＰ型トランジスタのときはＮ型不純物を注入する工程を有する請求項６の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
トレンチＭＯＳトランジスタは、そのソース部、ゲート部、ドレイン部がウエハ表面に対し垂直方向に順番に並んでいた。（例えば、特許文献１の図２参照）
【特許文献１】特開平11-74514号公報(図２)
【発明の開示】
【発明が解決しようとする課題】
【０００３】
トレンチタイプのＭＯＳトランジスタのソース部、ゲート部、ドレイン部がウエハ表面に対し垂直方向に順番に並んでいるため、トランジスタのトレンチ幅が表面積に依存していた。したがって、幅をのばそうとすると、トランジスタの占有部分の面積が大きくなり、微小な実装形態への対応ができなかったり、チップコストが上がったりといった不具合があった。また、半導体シリコン部分を流れる経路が長く、抵抗として作用するため、多くの電流を流すのに適してなかった。さらに、電極を、ウエハの上面と下面からとっているため、他の素子との混載が容易ではなかった。
【課題を解決するための手段】
【０００４】
トランジスタのソース部、ゲート部、ドレイン部をウエハ方向に対し横に並べ、トランジスタの実効幅が、ウエハ表面に対し垂直方向に依存した構造とした。すなわち、ウエハ表面に対し垂直方向に深いトレンチを使用すると、表面積はそのままで、トランジスタの実効幅を広げることができるようになった。従って微小な面積で大電流を流せるようになった。
【０００５】
また、ソース部及びドレイン部の配線用の低抵抗金属と、トランジスタのチャネル部までの距離を、短く形成できる。従って、抵抗の低い半導体装置が可能となった。
さらに、電極を全てウエハ上面からとれるため、ＣＭＯＳの形成や、様々な半導体素子などとの混載も形成しやすくなった。
【発明の効果】
【０００６】
小さな面積で、トランジスタの実効幅を広げることができるようになった。また、電流が流れるシリコン部の経路が短いため、抵抗の低い半導体装置が可能となった。従って微小な面積で大電流を流すことが容易となった。
【０００７】
さらに、ＣＭＯＳの形成や、様々な半導体素子などとの混載も容易にできるようになった。
【発明を実施するための最良の形態】
【０００８】
【実施例１】
【０００９】
図１は、本発明による半導体装置の製造工程の平面図、図２は、本発明による半導体装置の工程順断面図である。
【００１０】
例えば、Ｎ型のトランジスタを作る時はＰ型、Ｐ型のトランジスタを作る時はＮ型の不純物が注入されたシリコン基板２０１を用いる。CMOSを形成するときには、Ｐ型基板上にＮ型Well、または、Ｎ型基板上にＰ型Wellを形成するなどして、Ｐ型シリコンの部分と、Ｎ型シリコンの部分を用意する。いずれの場合も、深さ方向に、均質な不純物濃度であることが望ましい。複数の素子を同一の基板上に形成する時には、あらかじめ、LOCOS分離等の方法により、周囲の素子と分離しておく。
【００１１】
次に、例えば、図１ａの様なチャネル部を形成するためのパターンを、所望の形状にフォトリソグラフィーを用いてフォトレジストをシリコン基板２０１表面にパターニングする。図では、矩形の穴であるチャネル部形成用パターン１０１は４個設けられているものを示している。このとき、長方形のパターン１０１は、図面では４個であるが、１つ用意するか、または、２つ以上平行に並べる。
【００１２】
次に所望の形状にエッチングする。このとき、異方性の高い条件でエッチングし、図２ａの様に、シリコンウエハ表面に対し垂直に穴を開口し、トレンチ（溝）を形成する。このトレンチがゲート電極用トレンチとなる。エッチング用のフォトレジストを剥離し、洗浄後、図２ｂの様に、シリコン基板上２０１表面にゲート用絶縁膜２０２を形成する。例えば、数10Å〜数1000Åの熱酸化膜を形成する。その後、ゲート電極用金属、例えばポリシリコンなどを、CVD法などで全面を被覆する。このとき、トレンチ（溝）の底までゲート用金属で被覆するようにする。次に図１bの様に、フォトリソグラフィーでフォトレジストをゲート電極形成用パターン１０２として、パターニングし、その後エッチング工程などを経て図２cの様な、ゲート用金属膜２０３を形状にする。
【００１３】
次に、ＣＶＤ酸化膜などの絶縁膜で全面を被覆する。そして、ドレイン部及びソース部を形成するためのソースドレイン用レジストパターン１０３を、フォトリソグラフィー工程でパターニングする。ドレイン部を形成するためのパターンは、図１cの様に、チャネル部をつくるパターンからやや離れたところに、各チャネル部を形成するパターンの端から等距離になるように配置する。ソース部を作るパターンもドレイン部を形成するためのパターン同様に、図１ｃの様に、チャネル部をつくるパターンからやや離れたところに、各チャネル部を形成するパターンの端から等距離になるように配置する。
【００１４】
次に、ソース部及びドレイン部の電極部の、ソースドレイン用レジストパターン１０３をマスクにして絶縁膜２０２とシリコン基板２０１を異方性エッチングする。このとき、図１ｃのＢ-Ｂの断面図である図２ｄ、及び、Ｃ-Ｃ断面図である図２eの様に、ゲート用金属膜２０３を埋め込んだ穴とほぼ同じ深さまで、表面に対し垂直に異方性エッチングを行い，トレンチを形成する。このとき、今回エッチングしたソース及びドレイン形成用のトレンチの側壁と、前の工程でポリシリコン等のゲート電極用金属を埋め込んだゲート電極用トレンチのドレイン及びソース側の側壁との距離がほぼ等距離になるようなトレンチが形成される。
【００１５】
次にプリデポジション方等により、今回エッチングしたソース及びドレイン形成用のトレンチの内壁面からシリコン基板２０１に不純物を注入、拡散する。すると、図１ｃのＢ-Ｂの断面図である図２(f)、Ｃ-Ｃ断面図である図２(g)の様になる。不純物の種類は、Ｎ型トランジスタのドレイン及びソース部を形成するときにはＰ（リン）、Ａｓ（ヒ素）といったＮ型不純物を、Ｐ型トランジスタを形成するときにはＢ（ホウ素）などのＰ型不純物を拡散する。
【００１６】
次にソース部及びドレイン部の自然に形成された絶縁膜等を酸等で除去する。次に、金属、例えば、ＴｉＮ、ＴｉＷ、ＴａＮ、等で、穴の底まで被覆する。また、素子表面全域を低抵抗金属、例えばＣｕ(銅)、ＡｌＣｕ、ＡｌＳｉＣｕ，ＡｌＳｉ等で覆い、図１dのような、所望の配線パターンにフォトリソグラフィー工程や、エッチング工程を用いパターニングする。最後にパッシベーション用絶縁膜を堆積、及び、所望のパターンに加工し、Ｂ-Ｂ断面である図２ｈ、Ｃ-Ｃ断面図である図２ｉの様な半導体装置を形成する。
【００１７】
次に、トランジスタの動作について、図２ｈ、図２ｉに基づいて説明する。それぞれ図中の符号で、ソース電極部１０６、ドレイン電極部１０７、ゲート電極部１０３としてトランジスタを動作させることができる。ソース部及びドレイン部の空乏層のひろがり方は、トレンチの側壁から拡散された不純物及び、電界に依存した量となる。従って、ドレイン部のトレンチと、ゲート部のトレンチの距離及び拡散する不純物濃度及と拡散長は、使用する電圧帯により、適切な条件を選ぶ。ドレイン部のトレンチと、ゲート部のトレンチの距離は仕様により短くとることが可能であり、例えば一般的な電圧帯（30V以下）では全て1μm以下で形成することも可能であり、抵抗値を下げることができる。また、ゲート酸化膜厚も使用する電圧の組み合わせにより適切な条件を選択する。Ｖthは、基板の不純物濃度に依存するため、最初に用意する基板の不純物濃度を最適化する必要がある。
【００１８】
また、このトランジスタのゲート長は、ゲート電極用金属を埋めこんだ穴の、一辺の長さ（図２ｈ、図２ｉ中の左右方向）に依存する。電流は、酸化膜を介してゲート用金属から電界が伝わるシリコン部分で流れるため、実効的なトランジスタの幅は、エッチングした深さに依存して大きくなる。
【００１９】
従って、深くエッチングすることにより、少ない面積で多くの電流を流すことが可能なトランジスタが形成される。
【実施例２】
【００２０】
図３は、本発明による半導体装置の製造工程の平面図、図４は、本発明による半導体装置の断面図である。
【００２１】
例えば、Ｎ型のトランジスタを作る時はＰ型、Ｐ型のトランジスタを作る時はＮ型の不純物が注入されたシリコン基板を、用いる。CMOSを形成するときには、Ｐ型基板上にＮ型Well、または、N型基板上にＰ型Wellを形成するなどして、Ｐ型シリコンの部分と、Ｎ型シリコンの部分を用意する。いずれの場合も、深さ方向に、均質な不純物濃度であることが望ましい。
【００２２】
複数の素子を同一の基板上に形成する時には、あらかじめ、LOCOS分離等の方法により、周囲の素子と分離しておく。
【００２３】
次に、チャネル部を形成するためのパターンを、所望の形状にフォトリソグラフィーを用いてフォトレジストをパターニングする。このとき、例えば、図３a、または図３b、または図３cのような形状にパターニングする。長方形のパターンは、各図では２つであるが、０個、すなわち無くても、両側のパターンがあれば、トランジスタの作成は可能である。ただし、数が多くすると、より多くの電流値を流せるトランジスタが形成できる。また、この長方形のパターンは、２つ以上並べるときには、平行に並べる。そして、この長方形のパターンの間隔を一定とし、例えば１μm以下にするなどして、所望の狭い幅にパターニングを用いる。
【００２４】
次に所望の形状にエッチングする。このとき、異方性の高い条件でエッチングし、表面に対し垂直に穴をあけ、トレンチを形成する。また、トレンチの深さは、上記パターン間の寸法より、大きな値になるように深くエッチングを行う。すなわち、隣り合った二つの穴の間のシリコンの幅は、トレンチの深さよりも狭い寸法になっている。
エッチングの時のフォトレジストを残したまま、基板に対し垂直な方向からイオンインプラを行う。Ｎ型トランジスタを形成するときには、Ｂ（ホウ素）やＢＦ２など、Ｐ型不純物を注入する。Ｐ型トランジスタを形成するときには、Ｐ（リン）や、Ａｓ（ヒ素）などのＮ型不純物を注入する。すると、トレンチの底の部分のみに不純物が注入される。不純物注入後、フォトレジストを除去する。すると、例えば、図４(a)のようになる。
表面を、数10Å〜数1000Å熱酸化する。その後、ゲート電極用金属、例えばポリシリコンなどを、CVD法などで全面を被覆する。このとき、トレンチの底までゲート用金属で被覆するようにする。
【００２５】
次にフォトリソグラフィー工程で、図３d、図３e、図３fのようにパターニングする。次にエッチングを行うと、図４bのようになる。このとき、トレンチの上でありながら、フォトレジストで覆われていない部分も、トレンチの底までエッチングを行う。ただし、例えば図３e、図３fのようなレイアウトのときは、図４cのように、トレンチの中に、ゲート用金属が残るようにエッチングを行ってもよい。ゲート用金属でトレンチの中が埋まっていると、後の配線工程の時、下地の平坦度が良いため、加工しやすくなる。
次に、ＣＶＤ酸化膜などの絶縁膜で全面を被覆する。次に、ドレイン部及びソース部を形成するためのパターンを、フォトリソグラフィー工程でパターニングする。ドレイン部を形成するためのパターンは、図３ｇ中のＣ、図３ｈ中のＣ、図３ｉ中のＣのように、チャネル部をつくるパターンからやや離れたところに、各チャネル部を形成するパターンの端から等距離になるように配置する。ソース部を作るパターンもドレイン部を形成するためのパターン同様に、図３ｇ中のＤ、図３ｇ中のＤ、図３ｈ中のＤのように、チャネル部をつくるパターンからやや離れたところに、各チャネル部を形成するパターンの端から等距離になるように配置する。
【００２６】
なお、ソース部とドレイン部を、逆にしても、同様にトランジスタの形成が可能である。以降、第一実施例同様に、ソース部及びドレイン部の電極部用トレンチ形成のための、エッチング工程、ソース部及びドレイン部用不純物の注入及び拡散工程、ソース部及びドレイン部用のトレンチの中の洗浄工程、ソース部及びドレイン部のトレンチを低抵抗金属で埋める工程、配線工程、パッシベ−ション膜形成工程などを経て、図４d、図４eのような半導体装置が形成される。
【００２７】
次に、トランジスタの動作について、図４(e)にもとづいて説明する。それぞれ図中の符号で、ソース電極部１０６、ドレイン電極部１０７、ゲート電極部１０３としてトランジスタを動作させることができる。ソース部及びドレイン部の空乏層のひろがり方は、トレンチの側壁から拡散された不純物及び、かかる電圧に依存した量となる。従って、ドレイン部のトレンチと、ゲート部のトレンチの距離及び拡散する不純物濃度及と拡散長は、使用する電圧帯により、適切な条件を選ぶ。また、ゲート酸化膜厚も使用する電圧の組み合わせにより適切な条件を選択する。Ｖthは、基板の不純物濃度に依存するため、最初に用意する基板の不純物濃度を最適化する必要がある。
【００２８】
それぞれ図中の符号で、また、このトランジスタのゲート長は、ゲート電極用金属を埋めこんだトレンチの一辺の長さに依存する。穴の底は、Ｎ型トランジスタの時にはＰ型不純物、Ｐ型トランジスタの時にはＮ型の不純物が、周囲よりも濃く注入されているため、ゲート電極に電位がかかっているときでも電流は流れない。例えば、図３g、図３ｈ、図３ｉの様にレイアウトすることにより、端のトレンチの外側の側壁部は、ソース部または、ドレイン部と電流の流れる経路を持たないため、端のトレンチの外側の側壁部には電流が流れない。従って、ゲート酸化膜越しに、両側を電極用金属ではさまれたシリコンの部分のみで電流が流れることになる。シリコンの幅（すなわち平行にあけられたトレンチとトレンチとの間の距離）を十分に小さくとることにより、シリコン中の不純物濃度、ゲート酸化膜厚、電圧等の組み合わせで、チャネル部、すなわち両側を電極用金属ではさまれたシリコンの部分は、全体が空乏化された状態で、使用することができる。従って非常に良いスイッチング特性が得られる。
【００２９】
実効的なトランジスタの幅は、ゲート電極用トレンチの個数と、深さに依存した値になる。従って、深くエッチングすることにより、トランジスタの実効幅が大きくなり、少ない面積で非常に多くの電流を流すことが可能なトランジスタが形成される。
【図面の簡単な説明】
【００３０】
【図１】図1a〜dは実施例１の平面図である。
【図２】図２a、ｂ、ｃは図１中の破線部Ａにおける実施例１の断面図である。図２d、ｆ、ｈは図１中の破線部Ｂにおける実施例１の断面図である。図２e、ｇ、ｉは図１中の破線部Ｃにおける実施例１の断面図である。
【図３】図３ａ〜ｉは実施例２の平面図である。
【図４】図４a、ｂ、ｄは図３中の破線部Ｄにおける実施例２の断面図である。図４eは図３中の破線部Ｅにおける実施例２の断面図である。図４cは図３中の破線部Ｆにおける実施例２の断面図である。
【符号の説明】
【００３１】
１０１    チャネル部形成用パターン
１０２    ゲート電極部形成用パターン
１０３    金属配線形成用パターン
２０１    シリコン基板
２０２    ゲート用絶縁膜
２０３    ゲート用金属膜
２０４    絶縁膜
２０５    不純物拡散領域
２０６    配線金属
２０７    配線金属
２０８    パッシベーション膜
３０１    チャネル部形成用パターン
３０２    ゲート電極部形成用パターン
３０３    金属配線形成用パターン
４０１    シリコン基板
４０２    ゲート用絶縁膜
４０３    ゲート用金属膜
４０４    絶縁膜
４０５    不純物拡散領域
４０６    配線金属
４０７    配線金属
４０８    パッシベーション膜
４０９    不純物拡散領域
４１０    動作時空乏化シリコン領域
【図１】
2005191484.tif 000003
【図２】
2005191484.tif 000004
【図３】
2005191484.tif 000005
【図４】
2005191484.tif 000006