(57)【要約】      （修正有）【課題】  トランジスタ毎の閾値のバラツキが非常に小さく、かつ低い閾値電圧を有するＭＩＳトランジスタを得ることを可能にする。【解決手段】  半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が、３．６５≦φｍ≦４．４５の範囲にある第１導電性酸化物膜を含む第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に形成された第１ソース・ドレイン領域とを有するｎＭＩＳトランジスタと、前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が４．７７≦φｍ≦５．５７の範囲にある第２導電性酸化物膜を含む第２ゲート電極と、前記第２ゲート電極の両側の前記半導体基板に形成された第２ソース・ドレイン領域とを有するｐＭＩＳトランジスタと、を備えたことを特徴とする。ここで、ｎＭＩＳ向けの第１ゲート電極材料とｐＭＩＳ向け第２ゲート電極材料とは相互に変換することが可能であり、プロセスを単純化することが可能である。仕事関数のドーピング量依存性が小さいことが始めて示され、それ故にトランジスタ毎の閾値電圧のバラツキが殆どない。【選択図】  図１
2005191354.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が、３．６５≦φｍ≦４．４５の範囲にある第１導電性酸化物膜を含む第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に形成された第１ソース・ドレイン領域とを有するｎＭＩＳトランジスタと、
前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が４．７７≦φｍ≦５．５７の範囲にある第２導電性酸化物膜を含む第２ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に形成された第２ソース・ドレイン領域とを有するｐＭＩＳトランジスタと、
を備えたことを特徴とする半導体装置。
【請求項２】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域とを有するｎＭＩＳトランジスタを備え、
前記ゲート電極は、ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜を含み、
Ａ１群がアルカリ土類金属および希土類から構成され、
Ａ２群がＬａ、Ｙから構成され、
Ｂ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ｂ２群がＴａ、Ｎｂ、Ｖから構成されるとき、
ＡはＡ１群、Ａ２群から選ばれた少なくとも一つの元素から構成され、ＢはＢ１群、Ｂ２群から選ばれた少なくとも一つの元素から構成され、前記ペロブスカイト構造型酸化物または酸窒化物からなる膜は、Ａ２群あるいはＢ２群から選ばれた少なくとも一つの元素を含むことを特徴とする半導体装置。
【請求項３】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域とを有するｎＭＩＳトランジスタを備え、
前記ゲート電極は、ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜を含み、
Ａ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ａ２群がＴａ、Ｎｂ、Ｖから構成されるとき、
ＡはＡ１群から選ばれた少なくとも一つの元素と、Ａ２群から選ばれた少なくとも一つの元素を含むことを特徴とする半導体装置。
【請求項４】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域とを有するｐＭＩＳトランジスタを備え、
前記ゲート電極は、ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜を含み、
Ａ１群がアルカリ土類金属および希土類から構成され、
Ａ２群がＬａ、Ｙから構成され、
Ｂ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ｂ２群がＷ、Ｍｏ、Ｃｒ、Ｒｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｒｕ、Ｆｅ、Ｉｒ、Ｒｈ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉから構成されるとき、
ＡはＡ１群、Ａ２群から選ばれた少なくとも一つから構成され、ＢはＢ１群、Ｂ２群から選ばれた少なくとも一つから構成されており、前記ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜はＢ２群から選ばれた少なくとも一つの元素を含むことを特徴とする半導体装置。
【請求項５】
半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域とを有するｐＭＩＳトランジスタを備え、
前記ゲート電極は、ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜を含み、
Ａ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ａ２群がＷ、Ｍｏ、Ｃｒ、Ｒｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｒｕ、Ｆｅ、Ｉｒ、Ｒｈ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉから構成されるとき、
ＡはＡ１群あるいはＡ２群から選ばれた少なくとも一つ元素から構成され、前記ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜は、Ａ２群から選ばれた少なくとも一つの元素を含むことを特徴とする半導体装置。
【請求項６】
半導体基板の第１および第２領域上に第１電極材料膜を形成する工程と、
前記第２領域上の前記第１電極材料膜に所定の物質を導入して第２電極材料膜に改質する工程と、
前記第１および第２電極材料膜をパターニングして前記第１領域に第１ゲート電極を、前記第２領域に第２ゲート電極を形成する工程と、
備えたことを特徴とする半導体装置の製造方法。
【請求項７】
前記第１電極材料膜を形成した後、前記第２電極材料膜に改質する前に、所定雰囲気中でアニールすることにより、前記半導体基板と前記第１電極材料膜を反応させ、前記半導体基板と前記第１電極材との間にゲート絶縁膜を形成する工程とを備えたことを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板の第１および第２領域上にそれぞれダミー絶縁膜およびダミー電極材料膜を積層する工程と、
前記ダミー電極材料膜およびダミー絶縁膜をパターニングし、前記第１および第２領域上にダミーゲート電極およびダミーゲート絶縁膜を形成する工程と、
前記第１および第２領域上の前記ダミーゲート電極およびダミー第１ゲート絶縁膜の側部に絶縁膜を形成する工程と、
前記第１および第２領域上の前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去する工程と、
前記第１および第２領域上の前記ダミーゲート電極および前記ダミーゲート絶縁膜が除去された場所に第１電極材料膜をゲート絶縁膜を介して埋め込み、第１ゲート電極を形成する工程と、
前記第２領域上の前記第１ゲート電極に所定の物質を導入して、第２ゲート電極に改質する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板の第１および第２領域上にそれぞれダミー絶縁膜およびダミー電極材料膜を積層する工程と、
前記ダミー電極材料膜およびダミー絶縁膜をパターニングし、前記第１および第２領域上にダミーゲート電極およびダミーゲート絶縁膜を形成する工程と、
前記第１および第２領域上の前記ダミーゲート電極および前記ダミーゲート絶縁膜の側部に絶縁膜を形成する工程と、
前記第１および第２領域上の前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去する工程と、
前記第１および第２領域上の前記第１ゲート電極および前記第１ゲート絶縁膜が除去された場所に第１電極材料膜を埋め込み、第１ゲート電極を形成する工程と、
所定雰囲気中でアニールすることにより、前記半導体基板と前記第１ゲート電極を反応させ、前記半導体基板と前記第１ゲート電極との間にゲート絶縁膜を形成する工程と、
前記第２領域上の前記第１ゲート電極に所定の物質を導入して、第２ゲート電極に改質する工程と、
を備えたことを特徴とする半導体装置の製造方法。
【請求項１０】
前記第１および第２ゲート電極の一方は、仕事関数φｍ（ｅＶ）が、３．６５≦φｍ≦４．４５の範囲にある第１導電性酸化物膜を含み、
前記第１および第２ゲート電極の他方は、仕事関数φｍ（ｅＶ）が４．７７≦φｍ≦５．５７の範囲にある第２導電性酸化物膜を含むことを特徴とする請求項６乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１１】
前記第１および第２ゲート電極の一方は、ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜を含み、
Ａ１群がアルカリ土類金属および希土類から構成され、
Ａ２群がＬａ、Ｙから構成され、
Ｂ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ｂ２群がＴａ、Ｎｂ、Ｖから構成されるとき、
ＡはＡ１群、Ａ２群から選ばれた少なくとも一つの元素から構成され、ＢはＢ１群、Ｂ２群から選ばれた少なくとも一つの元素から構成され、前記ペロブスカイト構造型酸化物または酸窒化物からなる膜は、Ａ２群あるいはＢ２群から選ばれた少なくとも一つの元素を含み、
前記第１および第２ゲート電極の他方は、ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜を含み、
Ａ１群がアルカリ土類金属および希土類から構成され、
Ａ２群がＬａ、Ｙから構成され、
Ｂ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ｂ２群がＷ、Ｍｏ、Ｃｒ、Ｒｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｒｕ、Ｆｅ、Ｉｒ、Ｒｈ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉから構成されるとき、
ＡはＡ１群、Ａ２群から選ばれた少なくとも一つから構成され、ＢはＢ１群、Ｂ２群から選ばれた少なくとも一つから構成されており、前記ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜はＢ２群から選ばれた少なくとも一つの元素を含むことを特徴とする請求項６乃至９のいずれかに記載の半導体装置の製造方法。
【請求項１２】
前記第１および第２ゲート電極の一方は、ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜を含み、
Ａ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ａ２群がＴａ、Ｎｂ、Ｖから構成されるとき、
ＡはＡ１群から選ばれた少なくとも一つの元素と、Ａ２群から選ばれた少なくとも一つの元素を含み、
前記第１および第２ゲート電極の他方は、ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜を含み、
Ａ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ａ２群がＷ、Ｍｏ、Ｃｒ、Ｒｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｒｕ、Ｆｅ、Ｉｒ、Ｒｈ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉから構成されるとき、
ＡはＡ１群あるいはＡ２群から選ばれた少なくとも一つ元素から構成され、前記ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜は、Ａ２群から選ばれた少なくとも一つの元素を含むことを特徴とする請求項６乃至９のいずれかに記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、ｎ型ＭＩＳトランジスタ及びｐ型ＭＩＳトランジスタの、導電性酸化物を用いたゲート電極に関するものである。
【背景技術】
【０００２】
従来のＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)（以下、ＭＩＳトランジスタという）のゲート電極は、多結晶シリコンを用いて形成されている。消費電力を低減したいという要求から、ｎ型ＭＩＳトランジスタ（以下、ｎＭＩＳトランジスタという）のゲート電極にはｎ型多結晶シリコンを、ｐ型ＭＩＳトランジスタ（以下、ｐＭＩＳトランジスタという）のゲート電極にはｐ型多結晶シリコンを用いる、デュアルゲート構造とすることが一般的となっている。
【０００３】
デュアルゲート構造では、ｐ型多結晶シリコン中に含まれるホウ素がゲート絶縁膜を通してシリコン基板に拡散する、「ホウ素突き抜け」の問題が存在する。更に、多結晶シリコンは、ゲート絶縁膜との界面に空乏層が生じるため、ゲート絶縁膜のＳｉＯ２換算膜厚がおよそ０．５ｎｍ程度厚くなってしまう。デバイスの微細化のためにゲート絶縁膜の薄膜化を進行させ、場合によっては高誘電体膜を使うなどの工夫をすることによって、ＳｉＯ２換算膜厚にして、１ｎｍ以下を目指そうとしている現在の状況では、上記換算膜厚の増加は、非常に大きな問題となっている。
【０００４】
上記のような多結晶シリコンをゲート電極に用いた場合の問題を解決する方法として、ゲート電極材料に高融点金属を用いることが考えられている。金属ゲート電極には、ホウ素を導入する必要がないので、上記ホウ素の突き抜けの問題は発生しない。また空乏層そのものが発生しないので、電極部分で換算膜厚が厚くなる問題もなくなる。また、高誘電体ＨｆＳｉＯＮなどで問題となっているフラットバンド電位Ｖｆｂのシフトの問題も金属ゲート電極を用いれば解決可能と考えられる。これは、ホウ素による電荷トラップがなくなるため、ばらつきのあるＶｆｂのシフトの大きな原因の一つが解決されるためである。
【０００５】
その一方で、ｐＭＩＳおよびｎＭＩＳに対して、同じ金属ゲート電極材料を用いてゲート電極を、普通に形成した場合は、多結晶シリコンゲート電極の場合と比較して閾値電圧が高くなってしまうという問題がある。例えば、ゲート電極材料に、有力視されている窒化チタンを用いた場合には、シリコン基板表面の不純物分布を調整しても、閾値電圧は０．４Ｖ以下に下げるのは困難である。その理由は、窒化チタンの仕事関数は４．７ｅＶ程度であり、この値はシリコンの禁制帯の中央付近に位置するため、ｐＭＩＳトランジスタに対して仕事関数差がおよそ０．４７ｅＶで、ｎＭＩＳトランジスタに対して仕事関数差がおよそ０．６５ｅＶになるためである。
【０００６】
そこで、まず考えられるのが、ｐＭＩＳトランジスタのゲート電極とｎＭＩＳトランジスタのゲート電極とで異なる種類の金属材料を用いて形成するという考え方である。ｐＭＩＳトランジスタのゲート電極としては、仕事関数が５．２ｅＶ程度である、シリコンの価電子帯上限付近に位置するイリジウムなどを用い、ｎＭＩＳトランジスタのゲート電極としては、仕事関数が４．１ｅＶ程度である、シリコン基板の伝導帯下限付近に位置するジルコニウムなどを用いるという考え方である。
【０００７】
１）しかしながら、多くの金属や導電性窒化物では酸化物であるゲート絶縁膜と接触させることで、それ自身が酸化され、界面特性が悪化してしまい、リーク電流の原因となっている。例えば、ＴａＮは８００℃以上の工程では、絶縁体との界面が悪化して、酸化物の生成と同時に、リーク電流が増えてしまう。また物質によっては、酸化物が絶縁性を示し、絶縁膜の厚みが増大してしまうこともある。例えば、Ｚｒでは、絶縁性のＺｒＯ２へと変化する。
【０００８】
２）また、金属電極では触媒活性が強い物質が多く、例えばＰｔやＩｒを使った場合、水素雰囲気を使ったフォーミングアニ−ルなどの時、他のＬＳＩの部分（例えばＭＩＭ(Metal Insulator Metal)キャパシターなど）で膜はがれなどの大きな問題が発生する可能性が高い
３）更に、単体金属は絶縁膜や基板の中に拡散し偏在する場合がある。このような金属は、ゲート絶縁膜の絶縁性を破壊する源となると考えられる。但し、絶縁膜への拡散の中で、膜が金属シリケートを形成するように拡散し、誘電率が大きくなる場合は絶縁膜としての特性が向上することもある。しかし同時に、電子や正孔の障壁が低くなることが指摘されているため、リーク特性は多少の劣化が見られることになる。
【０００９】
４）そして、酸化物が導電性を示す、金属（Ｒｕ、Ｐｔ、Ｉｒなど）を用いることも考えられるが、上記２）、３）項で述べた問題は依然として残ってしまう。また、導電性酸化物をｎＭＩＳトランジスタのゲート電極に用いた例が知られている（例えば、特許文献１参照）。しかし、次の５）項で示すように、最適な仕事関数を選ぶことが求められているが、これらの導電性酸化物がｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの両トランジスタ向けに適切な仕事関数を持った組合せは残念ながら現在までのところ存在しない。例えば、Ｒｕ（４．７ｅＶ）、ＲｕＯ２（４．９〜５．１ｅＶ）であり、ｎＭＩＳトランジスタ向けにはＲｕ電極では対応できない。
【００１０】
５）最後に、ｎＭＩＳトランジスタ及びｐＭＩＳトランジスタに対し、仕事関数が最適化されていなくてはならず、これまでに、窒化による制御が試みられている。例えば、ＴｉおよびＴｉＮの仕事関数はそれぞれ４．１ｅＶおよび  ４．７ｅＶであるが、ＴｉＮの仕事関数はｐＭＩＳトランジスタには最適ではない（例えば、非特許文献１参照参照）。更に、金属を後から窒化した金属を用いることが考えられているが（Ｍｏ、Ｍｏ２Ｎなど）、この場合、窒素が十分に安定に存在できず、熱過程で窒素が抜けてしまうと云う問題も指摘されている。
【００１１】
このように、ｎＭＩＳトランジスタ、ｐＭＩＳトランジスタの組合せとして最適な仕事関数を有する金属または窒化金属の組合せを見つけることが出来ないのが現状である。また、合金化による試みもある。例えば、Ｔｉ−Ｎｉの合金を用いるものであるが、仕事関数は３．９ｅＶから５．３ｅＶまで制御できるという報告がある（例えば、非特許文献参照）。この場合も、上記１）、２）、３）項で述べた金属としての問題点は解決されずに残っている。
【特許文献１】特開２００２−２８９８４４号公報
【非特許文献１】Claflin, B; Mater. Res. Soc. Ultrathin SiO2 and Hihg-k Materials for ULSI gate dielectrics 603 (1999)
【非特許文献２】Polishchuk,I; Mater. Res. Soc. Gate Stack and Silicide Issues in Silicon Processing II Symposium PPK511-6 (2002)
【発明の開示】
【発明が解決しようとする課題】
【００１２】
本発明は、上記事情を考慮してなされたものであって、その目的は、低閾値電圧を有するＭＩＳトランジスタを備えた半導体装置ならびにその製造方法を提供することにある。
【課題を解決するための手段】
【００１３】
本発明の第１の態様による半導体装置は、半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が、３．６５≦φｍ≦４．４５の範囲にある第１導電性酸化物膜を含む第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に形成された第１ソース・ドレイン領域とを有するｎＭＩＳトランジスタと、前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が４．７７≦φｍ≦５．５７の範囲にある第２導電性酸化物膜を含む第２ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に形成された第２ソース・ドレイン領域とを有するｐＭＩＳトランジスタと、を備えたことを特徴とする。
【００１４】
また、本発明の第２の態様による半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域とを有するｎＭＩＳトランジスタを備え、前記ゲート電極は、ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜を含み、Ａ１群がアルカリ土類金属および希土類から構成され、  Ａ２群がＬａ、Ｙから構成され、Ｂ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、  Ｂ２群がＴａ、Ｎｂ、Ｖから構成されるとき、ＡはＡ１群、Ａ２群から選ばれた少なくとも一つの元素から構成され、ＢはＢ１群、Ｂ２群から選ばれた少なくとも一つの元素から構成され、前記ペロブスカイト構造型酸化物または酸窒化物からなる膜は、Ａ２群あるいはＢ２群から選ばれた少なくとも一つの元素を含むことを特徴とする。
【００１５】
また、本発明の第３の態様による半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域とを有するｎＭＩＳトランジスタを備え、前記ゲート電極は、ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜を含み、Ａ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、
Ａ２群がＴａ、Ｎｂ、Ｖから構成されるとき、ＡはＡ１群から選ばれた少なくとも一つの元素と、Ａ２群から選ばれた少なくとも一つの元素を含むことを特徴とする。
【００１６】
また、本発明の第４の態様による半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域とを有するｐＭＩＳトランジスタを備え、前記ゲート電極は、ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜を含み、Ａ１群がアルカリ土類金属および希土類から構成され、Ａ２群がＬａ、Ｙから構成され、Ｂ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、Ｂ２群がＷ、Ｍｏ、Ｃｒ、Ｒｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｒｕ、Ｆｅ、Ｉｒ、Ｒｈ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉから構成されるとき、ＡはＡ１群、Ａ２群から選ばれた少なくとも一つから構成され、ＢはＢ１群、Ｂ２群から選ばれた少なくとも一つから構成されており、前記ＡＢＯ３のペロブスカイト構造型酸化物または酸窒化物からなる膜はＢ２群から選ばれた少なくとも一つの元素を含むことを特徴とする。
【００１７】
また、本発明の第５の態様による半導体装置は、半導体基板上に形成されたゲート絶縁膜と、前記ゲート絶縁膜上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板に形成されたソース・ドレイン領域とを有するｐＭＩＳトランジスタを備え、前記ゲート電極は、ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜を含み、Ａ１群がＴｉ、Ｚｒ、Ｈｆ、Ｃｅから構成され、Ａ２群がＷ、Ｍｏ、Ｃｒ、Ｒｅ、Ｔｃ、Ｍｎ、Ｏｓ、Ｒｕ、Ｆｅ、Ｉｒ、Ｒｈ、Ｃｏ、Ｐｔ、Ｐｄ、Ｎｉから構成されるとき、ＡはＡ１群あるいはＡ２群から選ばれた少なくとも一つ元素から構成され、前記ＡＯ２のルチル構造型酸化物または酸窒化物からなる膜は、Ａ２群から選ばれた少なくとも一つの元素を含むことを特徴とする。
【００１８】
また、本発明の第６の態様による半導体装置の製造方法は、半導体基板の第１および第２領域上に第１電極材料膜を形成する工程と、前記第２領域上の前記第１電極材料膜に所定の物質を導入して第２電極材料膜に改質する工程と、前記第１および第２電極材料膜をパターニングして前記第１領域に第１ゲート電極を、前記第２領域に第２ゲート電極を形成する工程と、備えたことを特徴とする。
【００１９】
また、本発明の第６の態様による半導体装置の製造方法は、半導体基板の第１および第２領域上にそれぞれダミー絶縁膜およびダミー電極材料膜を積層する工程と、前記ダミー電極材料膜およびダミー絶縁膜をパターニングし、前記第１および第２領域上にダミーゲート電極およびダミーゲート絶縁膜を形成する工程と、前記第１および第２領域上の前記ダミーゲート電極およびダミー第１ゲート絶縁膜の側部に絶縁膜を形成する工程と、前記第１および第２領域上の前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去する工程と、前記第１および第２領域上の前記ダミーゲート電極および前記ダミーゲート絶縁膜が除去された場所に第１電極材料膜をゲート絶縁膜を介して埋め込み、第１ゲート電極を形成する工程と、前記第２領域上の前記第１ゲート電極に所定の物質を導入して、第２ゲート電極に改質する工程と、を備えたことを特徴とする。
【００２０】
また、本発明の第７の態様による半導体装置の製造方法は、半導体基板の第１および第２領域上にそれぞれダミー絶縁膜およびダミー電極材料膜を積層する工程と、前記ダミー電極材料膜およびダミー絶縁膜をパターニングし、前記第１および第２領域上にダミーゲート電極およびダミーゲート絶縁膜を形成する工程と、前記第１および第２領域上の前記ダミーゲート電極および前記ダミーゲート絶縁膜の側部に絶縁膜を形成する工程と、前記第１および第２領域上の前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去する工程と、前記第１および第２領域上の前記第１ゲート電極および前記第１ゲート絶縁膜が除去された場所に第１電極材料膜を埋め込み、第１ゲート電極を形成する工程と、所定雰囲気中でアニールすることにより、前記半導体基板と前記第１ゲート電極を反応させ、前記半導体基板と前記第１ゲート電極との間にゲート絶縁膜を形成する工程と、前記第２領域上の前記第１ゲート電極に所定の物質を導入して、第２ゲート電極に改質する工程と、を備えたことを特徴とする。
【発明の効果】
【００２１】
本発明によれば、低い閾値電圧を有するＭＩＳトランジスタを得ることができる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施形態を説明する。
【００２３】
（第１実施形態）
本発明の第１実施形態による半導体装置は、シリコン基板に形成されたｎＭＩＳトランジスタおよびｐＭＩＳトランジスタを有している。ｎＭＩＳトランジスタは、上記シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の両側のシリコン基板に形成されたソース・ドレイン領域とを備えている。また、同様に、ｐＭＩＳトランジスタも上記シリコン基板上に形成されたゲート絶縁膜と、このゲート絶縁膜上に形成されたゲート電極と、このゲート電極の両側のシリコン基板に形成されたソース・ドレイン領域とを備えている。
【００２４】
上記ｎＭＩＳトランジスタのゲート電極は、図１に示すように、仕事関数φｍ（ｅＶ）が、３．６５≦φｍ≦４．４５の範囲１である第１の導電性酸化物膜を含んでいる。上記ｐＭＩＳトランジスタのゲート電極は、図１に示すように、仕事関数φｍ（ｅＶ）が、４．７７≦φｍ≦５．５７の範囲２である第２の導電性酸化物膜膜を含んでいる。なお、図１は、シリコンのエネルギーバンドを示す図であり、シリコンの伝導帯の下限値が４．０５ｅＶ、価電子帯の上限値が５．１７ｅＶである。
【００２５】
ここで、仕事関数の上限値および下限値は、閾値電圧が少なくとも０．４Ｖ以下に出来るための条件であり、ここから外れた場合は、低閾値で動作するトランジスタが得られないことになる。この閾値電圧が０．４Ｖという数字は、消費電力の意味でも、デバイス性能の意味でも、今後の集積回路に対して許容可能な最大値である。今後は、この値よりも低い方向に推移していくことになる。
【００２６】
したがって、ＭＩＳトランジスタを上述のように構成すれば、トランジスタ毎の閾値のバラツキが非常に小さく、かつ低い閾値電圧を有するＭＩＳトランジスタを得ることが可能となる。
【００２７】
なお、カウンタードーピングの技法を用いることで、仕事関数の最適値をエネルギーバンドのミッドギャップ方向に多少移動させることも可能である。しかし、この技法にも限界があるので、上記のような範囲で自由に仕事関数が制御できる物質群を開発することは、今後の集積回路設計において非常に効果的である。
【００２８】
上記構成によれば、低閾値のｎＭＩＳトランジスタおよび低閾値のｐＭＩＳトランジスタを形成することが可能である。
【００２９】
（ゲート電極材料）
次に、上述の範囲の仕事関数を有するゲート電極材料について説明する。
【００３０】
まず、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタ向けのゲート電極材に関する最適化を行う。解決すべき問題点を簡単にまとめると、以下の通りとなる。
【００３１】
１）ゲート電極の酸化によるゲート絶縁膜・ゲート電極界面間の荒れやゲート電極の絶縁体化によるゲート絶縁膜の特性低下を避けること。
【００３２】
２）ゲート電極としては、触媒性の強い物質は選択しないこと。
【００３３】
３）金属単体ではゲート絶縁膜中に拡散してしまう可能性が高いので、拡散を抑えられる物質構成を選択すること。
【００３４】
４）仕事関数がｎＭＩＳトランジスタ向けでは４．０５ｅＶ付近であること。閾値電圧が０．４ｅＶ以下であるのを確実に実現するには、仕事関数φｍ（ｅＶ）が、３．６５≦φｍ≦４．４５が絶対に必要な条件である。また仕事関数がｐＭＩＳトランジスタ向けでは５．１７ｅＶ付近であること。閾値電圧が０．４ｅＶ以下であるのを確実に実現するには、仕事関数φｍ（ｅＶ）が、４．７７≦φｍ≦５．５７が絶対に必要な条件である。
【００３５】
以上の条件を全て満足するには、導電性酸化物をゲート電極に使えばよいことが本発明者によって初めて知見されたものである。これまで、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタの両方に対して、導電性酸化物をゲート電極材料として用いている例が全くなかったのは、所望の仕事関数を得ることが出来なかったからである。つまり、我々が今回発明した導電性酸化物の仕事関数の調整方法が存在しなかったが故である。
【００３６】
これまでに例として存在するのは、仕事関数に関しては規定せずに、導電性酸化物に関して示しているものである（例えば、特許文献（特開２００２―２８９８４４号公報）参照）。この特許文献では、導電性酸化物をｎＭＩＳトランジスタのゲート電極に用いている。しかし、この特許文献に記載された導電性酸化物は、本発明者の検討結果によれば、ｎＭＩＳトランジスタには不適切であって、ｐＭＩＳトランジスタに適切な導電性酸化物となっている。これは、特許文献では、仕事関数に関する考察がなされていないためと考えられる。つまり、この特許文献で、導電性酸化物として主に用いられているＳｒ（Ｒｕ１−ｘＴｉｘ）Ｏ３やＬａ１−ｘＳｒｘＣｏＯ３は、本発明者の考察によれば、仕事関数の観点からすると、ｐＭＩＳトランジスタに用いることのできる導電性酸化物の一つであるが、ｎＭＩＳトランジスタには決して用いてはならない導電性酸化物である。ｎＭＩＳトランジスタに用いた場合は、非常に大きな閾値電圧が必要となり、ＬＳＩとしてはとても使い物にならない。
【００３７】
また、導電性酸化物の公知例という意味では、多くの教科書に、ＲｕＯ２（仕事関数４．９ｅＶ）などの導電性酸化物が指摘されている。しかし、これらの導電性酸化物は、例えばｐＭＩＳトランジスタなど、片方にしか使えないゲート電極材料ということになり、ＣＭＯＳ構造を作ることができない。
【００３８】
導電性酸化物は、ゲート絶縁膜と同じ酸化物であるため、ゲート絶縁膜と極めて相性が良く、誘電体膜・電極界面は非常に良好なものが形成できる。よって、１）で説明した問題はない。
【００３９】
また、導電性酸化物は酸化物として、非常に安定化した結果できる物質であるため、金属などに比較して、触媒作用は殆どないと考えてよい。酸化物の触媒性に関しては、真空と接する表面に酸素欠陥がある場合には、問題が生じるが、一般にＭＩＳトランジスタにおいて、ゲート電極がむき出しになっている構造は有り得えず、ゲート電極の表面が覆われてしまうので、全く問題にはならない。よって、２）で説明した問題はない。
【００４０】
また、酸化物は安定化しているので、酸化物同士では、酸化物の組合せによるが、界面から面内均一な形での拡散の可能性はある。しかし、単体金属が基板内部にまで達することはない。よって、３）で説明した問題はない。
【００４１】
４）で説明した仕事関数に関しては、以下に示すように、導電性酸化物を用いれば、仕事関数をかなり自由に制御できるので問題が解決される。なお、仕事関数は、光電効果によって測定することが可能となる。また、本発明で詳細に説明される製造方法でｎＭＩＳ、ｐＭＩＳ構造を作成することによって、理想的なゲート絶縁膜、ゲート電極界面を作成することが可能となる。この場合には、ｎＭＩＳ或いはｐＭＩＳトランジスタの動作の閾値を測定すれば仕事関数を逆算することも可能である。
【００４２】
（ｎＭＩＳトランジスタのゲート電極材料）
次に、ｎＭＩＳトランジスタのゲート電極材料について説明する。
【００４３】
ここで、導電性酸化物の仕事関数に関して、電子状態からの考察を行う。まず、ｎＭＩＳトランジスタ向けの導電性酸化物に関して考える。これには、ペロブスカト型のＳｒＴｉＯ３やルチル型のＴｉＯ２という絶縁性の酸化物の電子物性がヒントを与えてくれる。これらの物質の電子親和力(electron affinity)はおよそ４．１ｅＶである。この物質の伝導帯はＴｉから出来ている。
【００４４】
ペロブスカト型ＳｒＴｉＯ３の場合、Ｓｒサイトに電子の一つ多いＬａやＹを導入してやると、伝導帯のバンド構造は殆ど変わらず、電子を注入することが可能である。この時、仕事関数はＬａ、Ｙの量に応じて、いずれの物質でも４．１ｅＶ（Ｓｒが９９．９％の場合）〜４．０ｅＶ（Ｓｒが０％の場合）の範囲で制御が可能である。この物質はＳｒの割合が低い程、抵抗は低くなるので、Ｓｒとの構成比などを考えなくて済む分、簡単に作成できる点と、比抵抗が非常に低いという意味で有望なものとしては、ＬａＴｉＯ３（仕事関数４．０ｅＶ、抵抗５×１０−５Ω・ｃｍ）やＹＴｉＯ３（仕事関数４．０ｅＶ、抵抗５×１０−５Ω・ｃｍ）が挙げられる。
【００４５】
また、同じペロブスカト型ＳｒＴｉＯ３の場合であるが、Ｔｉサイトに電子の一つ多い、Ｔａ、Ｎｂ、Ｖを導入することでも、ｎＭＩＳトランジスタ向けの導電性酸化物が得られる。この時、伝導帯の底はＴｉとＴｉを置換した物質との相互作用でできた別のバンド構造を持つようになる。その新しくできたバンドの底の位置がＴａ，Ｎｂ、Ｖではそれぞれ真空準位から４．２ｅＶ、４．３ｅＶ、４．４ｅＶの位置となる。このことから、ＴｉとＴａ、Ｎｂ、Ｖの構成比によって、仕事関数はそれぞれ、４．２ｅＶ（Ｔｉが９９％でＴａが１％の場合）〜４．１ｅＶ（Ｔｉが０％でＴａが１００％の場合）、４．３ｅＶ（Ｔｉが９９％でＮｂが１％の場合）〜４．２ｅＶ（Ｔｉが０％でＮｂが１００％の場合）、４．４ｅＶ（Ｔｉが９９％でＶが１％の場合）〜４．３ｅＶ（Ｔｉが０％でＶが１００％の場合）の非常に狭い範囲で制御が可能となる。この物質は、Ｔｉの割合が低い程、抵抗は低くなるので、Ｔｉとの構成比などを考えなくて済む点および簡単に作成できる点と、比抵抗が非常に低いという意味で有望なものとしては、ＳｒＴａＯ３（仕事関数４．１ｅＶ、抵抗５×１０−５Ω・ｃｍ）、ＳｒＮｂＯ３（仕事関数４．２ｅＶ、抵抗５×１０−５Ω・ｃｍ）、そしてＳｒＶＯ３（仕事関数４．３ｅＶ、抵抗５×１０−５Ω・ｃｍ）が挙げられよう。
【００４６】
以上のペロブスカイト型に関する議論はなにも、母材がＳｒＴｉＯ３の場合にだけ当てはまるわけではない。ＡサイトはＳｒである必要はなく、アルカリ土類金属（Ｃａ、Ｓｒ、Ｂａ）や希土類金属であればよい。またＴｉのあるＢサイトにしてもＺｒ、Ｈｆ、Ｃｅなどが導入されていても、ほぼ同じ議論ができる。但し、Ｔｉに対して、Ｚｒ、Ｈｆ、Ｃｅは伝導帯の底を上昇される効果をもつため、Ｔｉに対し２０％以下に抑えられている場合にはＳｒＴｉＯ３の場合と全く同じ議論が可能となる。Ｚｒ、Ｈｆ、Ｃｅが２０％程度導入された場合に、一部変わってくるのは、電子親和力(electron affinity)がそれぞれ４．０ｅＶ、４．０ｅＶ、３．９ｅＶに上昇する（大きさが小さくなる）ことである。
【００４７】
このためＡサイトの置換では、それぞれ０．１ｅＶ、０．１ｅＶ、０．２ｅＶずれることになる。例えば、ＬａＴｉＯ３（仕事関数４．０ｅＶ、抵抗５×１０−５Ω・ｃｍ）に対し、Ｌａ（Ｔｉ，Ｚｒ）Ｏ３（仕事関数３．９ｅＶ、抵抗７×１０−５Ω・ｃｍ）、Ｌａ（Ｔｉ，Ｈｆ）Ｏ３（仕事関数３．９ｅＶ、抵抗１×１０−４Ω・ｃｍ）、Ｌａ（Ｔｉ，Ｃｅ）Ｏ３（仕事関数３．８ｅＶ、抵抗２×１０−４Ω・ｃｍ）となる。
【００４８】
Ｂサイト置換に関しては、２０％置換した物質が伝導帯の底を引き上げるだけで、仕事関数には大きな変化は現れない。置換する物質Ｔａ、Ｎｂ、Ｖとの相互作用がＴｉに比べてＺｒ、Ｈｆ、Ｃｅになるとこの順番に次第に小さくなるため、電気抵抗という意味では、次第に悪くなっていくので注意が必要である。Ｚｒ，Ｈｆ、Ｃｅの導入によって、還元耐性が上昇するので、仕事関数の操作と共に必要性に応じて導入すればよい。
【００４９】
それに対し、Ｔｉを含まないＳｒＺｒＯ３、ＳｒＨｆＯ３、ＳｒＣｅＯ３では電子親和力がおよそ３．１ｅＶ以下にまで減少するため、ＬａやＹの導入によってｎＭＩＳトランジスタ向けゲート電極を得ることはできない。この場合は、Ｔａ、Ｎｂ、Ｖの導入によって、Ｔｉの場合と同様にｎＭＩＳトランジスタ向けの導電性電極を得ることが可能である。
【００５０】
ここで、本発明全体に対して注意しておきたいことがある。本発明の議論は、多結晶状態の膜、アモルファス状態の膜、そして配向膜を含むエピタキシャル成長による膜のどの膜であっても同等の特性が得られるため、状態にはよらないという点である。
【００５１】
また、Ａサイト物質とＢサイト物質が混ざった場合も考えられる。例えば、（Ｌａ，Ｓｒ）（Ｔｉ，Ｎｂ）Ｏ３では、Ｂサイト物質が伝導帯の底位置を決定し、そこにＬａから電子注入が起こると考えればよい。極端な例では、ＬａＮｂＯ３となるが、この場合、仕事関数は４．０５ｅＶ、抵抗は、抵抗５×１０−６Ω・ｃｍである。このようにすることによって、伝導にかかわる電子数を多くする事が可能であるので、電気抵抗を一桁以上低下させることが可能である。
【００５２】
これまでｎＭＩＳトランジスタに適した、ペロブスカイト構造のＡサイト物質、Ｂサイト物質について言及してきたが、それらの割合で、仕事関数の調整の微調整が可能であることは言うまでも無い。
【００５３】
さらに、Ａサイト物質を余分に入れた構造も考えられる。こういった構造は、層状ペロブスカイト構造への拡張とみなされる。このことによって、電子注入量を増やし、電気抵抗を低下させることが可能である。例えば、ＬａＴｉＯ３に余分にＬａを導入する際に、ＬａＯ成分だけ余分に導入されれば、Ｌａ２ＴｉＯ４という物質ができる。この物質はＬａＴｉＯ３に比べ、仕事関数が小さくなって（４．０ｅＶ−−＞３．９ｅＶ）、電気抵抗も大きく低下する。実際の膜の測定では、およそ一桁低下させることが可能であった。
【００５４】
また、ここまでＬａを増やさなくても、ＬａとＴｉの比率を１より大きくすることで、電気抵抗を低下させることが可能であることも確認した。勿論、更に多量のＬａＯ層を導入した構造も可能である。しかし、層状ペロブスカイト構造の安定性の問題から、余分に導入する量はＬａ／Ｔｉ≦３．０が望ましい。これ以上では、ＬａＯが偏析して仕事関数が急激に変化する可能性があり、制御が困難である。
【００５５】
ルチル型のＴｉＯ２の場合にも、同様の議論が可能である。単に、ペロブスカイト構造におけるＢサイト部分だけの議論をそのまま適応すればよい。例えば、（Ｔｉ，Ｎｂ）Ｏ２などがｎＭＩＳトランジスタ向けとして使える。
【００５６】
次に、他の構造をもつ物質についても簡単にまとめる。
【００５７】
（ＮａＣｌ型（岩塩構造））
ＴｉＯ（仕事関数４．１ｅＶ、電気抵抗率３×１０−４Ωｃｍ）、ＶＯ（仕事関数４．３ｅＶ、電気抵抗率２×１０−３Ωｃｍ）、ＮｂＯ（仕事関数４．２ｅＶ、電気抵抗率１．５×１０−５Ωｃｍ）のような物質も考えられるが、これらの物質は酸化が進行して、導電性を失う可能性が高いため、更に工夫が必要である。
【００５８】
（コランダム型）
Ｔｉ２Ｏ３は上記と同じく酸化が進む。Ｖ２Ｏ３は仕事関数４．４ｅＶ、電気抵抗率１×１０−３Ωｃｍであり、導電性酸化物である。この物質も酸化が進行して、導電性を失う可能性が高いため、更に工夫が必要である。
【００５９】
（ｐＭＩＳトランジスタのゲート電極材料）
次に、ｐＭＩＳトランジスタのゲート電極材料としての導電性酸化物に関して考える。これには、やはり、ペロブスカト型のＳｒＴｉＯ３やルチル型のＴｉＯ２という絶縁性の酸化物の電子物性がヒントを与えてくれる。これらの物質の電子親和力(electron affinity)はおよそ４．１ｅＶである。この物質の伝導帯はＴｉから出来ている。
【００６０】
まず、ペロブスカト型ＳｒＴｉＯ３の場合であるが、Ｔｉサイトに電子の２つ以上多い物質をいれることで、ｐＭＩＳ向けの導電性酸化物が得られる。この時、伝導帯は新たに導入された物質によって構成されるようになる。その新しく出来たバンドから求めた、仕事関数の位置は物質に依存している。それを以下にまとめることにする。カッコの内部が、仕事関数と抵抗率である。
【００６１】
ＳｒＷＯ３（４．７７ｅＶ、５×１０−３Ωｃｍ）、ＳｒＭｏＯ３（４．８２ｅＶ、４×１０−４Ωｃｍ）、ＳｒＣｒＯ３（４．９ｅＶ、５×１０−４Ωｃｍ）、ＳｒＲｅＯ３（４．７９ｅＶ、１×１０−４Ωｃｍ）、ＳｒＴｃＯ３（４．８９ｅＶ、１×１０−４Ωｃｍ）、ＳｒＭｎＯ３（４．９９ｅＶ、１×１０−４Ωｃｍ）、ＳｒＯｓＯ３（５．１ｅＶ、６×１０−５Ωｃｍ）、ＳｒＲｕＯ３（５．１ｅＶ、３×１０−５Ωｃｍ）、ＳｒＦｅＯ３（５．２ｅＶ、５×１０−５Ωｃｍ）、ＳｒＩｒＯ３（５．０５ｅＶ、５×１０−５Ωｃｍ）、ＳｒＲｈＯ３（５．１５ｅＶ、７×１０−５Ωｃｍ）、ＳｒＣｏＯ３（５．２５ｅＶ、５×１０−５Ωｃｍ）、ＳｒＰｔＯ３（５．１ｅＶ、５×１０−４Ωｃｍ）、ＳｒＰｄＯ３（５．２ｅＶ、５×１０−４Ωｃｍ）、ＳｒＮｉＯ３（５．３ｅＶ、５×１０−４Ωｃｍ）とまとめられる。        
ここで、仕事関数の値は、新たに導入された物質の量に殆ど依存していないことが分った。これは、Ｂサイトに導入された物質量によって、バンド幅は変わるが、フェルミ準位の位置は殆ど変らないからである。関与する電子の数はどんどん増加するので、電気抵抗は物質量に大きく依存してくる。基本的には多い程良い。もう少し具体的に示すことにする。例えば、Ｓｒ（Ｔｉ，Ｒｕ）Ｏ３ではＲｕ量に依存せず（数％〜１００％まで）、仕事関数が５．１ｅＶとなる。但し、Ｒｕが５０％以上でないと、良い導電性は示さない。５０％以上であれば、１００％に至るまで非常によい導電性を示す。
【００６２】
また、ペロブスカイト構造ではＡサイト欠損によっても導電性を制御可能である。有力な物質として、ＳｒｘＲｅＯ３、ＳｒｘＷＯ３、ＳｒｘＭｏＯ３、ＳｒｘＮｂＯ３が挙げられる。但し、ＳｒｘＮｂＯ３に関しては、ｎＭＩＳトランジスタ向けの仕事関数を有することになる。この時、電気抵抗率は１０−５Ωｃｍ以下になり、非常に抵抗の低い酸化物が得られる。ここで、ＡサイトはＳｒである必要はなく、アルカリ土類金属や希土類金属であればよい。
【００６３】
次に、ルチル構造に関しても考えてみよう。ｐＭＩＳ向けに適する導電性酸化物は沢山あるが、ペロブスカイト構造におけるＢサイト部分だけの議論をそのまま適応すればよい。特に、電気抵抗率が低いことから、
ＷＯ２（４．７７ｅＶ、５×１０−３Ωｃｍ）、ＭｏＯ２（４．８２ｅＶ、４×１０−４Ωｃｍ）、ＣｒＯ２（４．９ｅＶ、５×１０−４Ωｃｍ）、ＲｅＯ２（４．７９ｅＶ、１×１０−４Ωｃｍ）、ＴｃＯ２（４．８９ｅＶ、１×１０−４Ωｃｍ）、ＭｎＯ２（４．９９ｅＶ、１×１０−４Ωｃｍ）、ＯｓＯ２（５．１ｅＶ、６×１０−５Ωｃｍ）、ＲｕＯ２（５．１ｅＶ、３×１０−５Ωｃｍ）、ＦｅＯ２（５．２ｅＶ、５×１０−５Ωｃｍ）、ＩｒＯ２（５．０５ｅＶ、５×１０−５Ωｃｍ）、ＲｈＯ２（５．１５ｅＶ、７×１０−５Ωｃｍ）、ＣｏＯ２（５．２５ｅＶ、５×１０−５Ωｃｍ）、ＰｔＯ２（５．１ｅＶ、５×１０−４Ωｃｍ）、ＰｄＯ２（５．２ｅＶ、５×１０−４Ωｃｍ）、ＮｉＯ２（５．３ｅＶ、５×１０−４Ωｃｍ）が有効である。カッコの中は、仕事関数と電気抵抗率を示している。
【００６４】
以上、ｎＭＩＳトランジスタ、ｐＭＩＳトランジスタに適する導電性酸化物に関して述べた。
【００６５】
次に、実際の成膜方法に関して述べる。上記のｎＭＩＳトランジスタ向け、ｐＭＩＳトランジスタ向けのゲート電極を独立に作る場合は、上記の中から適切な導電性酸化物を選び成膜するだけでよいので、物質の最適化が出来ていれば問題はない。しかし、成膜を出来る限り簡単に行いたい場合、例えば、ｎＭＩＳトランジスタ向け導電性電極を作成して、ｐＭＩＳトランジスタ向けの部分だけに、イオン打ち込みや熱拡散によって、他の物質を導入して、ｐＭＩＳトランジスタ向けに改質するという方法が考えられる。例えば、仕事関数がおよそ４．１ｅＶである（Ｓｒ１−ｙ，Ｌａｙ）ＴｉＯ３膜（０≦ｙ≦１）を始めに作成し、ｐＭＩＳ部分にはＲｕを拡散により導入する方法が考えられる。この時ｐＭＩＳトランジスタ部分には（Ｓｒ，Ｌａ）ｘ（Ｔｉ，Ｒｕ）Ｏ３膜（０≦ｘ≦１）が出来る。仕事関数はおよそ５．１ｅＶとなる。ここでは、ペロブスカイト構造のＢサイト物質を後から導入しているが、Ａサイト物質のＢサイトに対する割合が小さくなる方向となる。Ｒｕを導入した効果そのものによってもｐＭＩＳトランジスタ向けに改質させることができる上、Ａサイト欠損が導入されたことで、電気伝導率をより低下させることが可能となっている。
【００６６】
また、ここで分ることは、或る程度以上Ｒｕ量が導入されると、急激に仕事関数の値が変化して、ｐＭＩＳトランジスタに適した値へとステップ的に変化させることができる点である。この急激な変化は非常に大きな意味を持っている。つまり、ｎＭＩＳトランジスタ、ｐＭＩＳトランジスタ領域において、物質によって決定される確定値を用いることができるため、仕事関数のＭＩＳトランジスタ毎の変動が全くなく、特性変動がない良好なＭＩＳができることを意味している。急激な仕事関数の変化がみられるＲｕ量はＬａの量に依存している。（Ｓｒ１−ｙ，Ｌａｙ）ＴｉＯ３膜のｙの値に対し、Ｒｕ量が０．３×ｙ以上では仕事関数が５．１ｅＶへとジャンプすることになる。但し、電気抵抗率のことを考慮すると、Ｒｕ量としては、Ｔｉに対して０．５以上（５０％以上）であることが望ましい。Ｒｕによらず、Ｂサイトに導入する物質は電気抵抗が出来る限り小さくなるように、出来る限り多い方がよい。その意味では、上記のプロセスにて、ｐＭＩＳトランジスタ部分の（Ｓｒ１−ｙ，Ｌａｙ）ＴｉＯ３上にＳｒＲｕＯ３を成膜して、熱拡散によって、ＢサイトにＲｕを導入する方法も非常に有効である。
【００６７】
上記のように、ここで考えている導電性酸化物の仕事関数は、ステップ的に変化して、しかも導入量が微妙に変化しても、仕事関数は安定して同じ値をとる。このことはトランジスタ毎の閾値ばらつきがないことを意味しており、非常に重要なことである。現状では、特に窒化物などで、仕事関数のばらつきが問題になっており、本発明の有効性がここにもある。
【００６８】
電気伝導率の面からは、ｎＭＩＳトランジスタ向けにはＡサイト物質の導入により、Ｂサイト物質が欠損ぎみになると有利であり（これは、既に示している、Ａの過剰導入の別の表現となる）、ｐＭＩＳトランジスタ向けにはＢサイト物質を導入して、Ａサイト物資が欠損ぎみになると有利である。
【００６９】
上記の例では、ｎＭＩＳトランジスタ向けの物質をまず成膜していたが、逆にｐＭＩＳトランジスタ向けをまず成膜して、一部のｎＭＩＳトランジスタ向けに改質することも考えられる。例えば、Ｓｒ（Ｔｉ，Ｒｕ）Ｏ３をｐＭＩＳトランジスタ向けに成膜し、その後、一部にＬａを導入してｎＭＩＳトランジスタ向けとする場合がこれにあたる。仕事関数はｐＭＩＳトランジスタ、ｎＭＩＳトランジスタ向けにそれぞれ、およそ、５．１ｅＶ、４．０ｅＶとすることが可能である。
【００７０】
また、最初にＳｒＴｉＯ３という絶縁膜を形成して、ｎＭＩＳトランジスタ、ｐＭＩＳトランジスタ向けの部分にそれぞれ、Ｌａ、Ｒｕを導入することも可能である。ぞれぞれ、Ｂ、Ａサイトに欠損が生じ、電気抵抗率が低い膜が作成可能である。
【００７１】
一部の物質では、成膜中、あるいは成膜後アニ−ルによって、電極と誘電体膜を反応させるか、または電極と基板Ｓｉを反応させることで、電極膜と高誘電率薄膜を作成するプロセスを一括処理することも可能である。一括処理の方法では、誘電体膜の成分と電極の成分に共通部分が多く、誘電体・電極界面が非常に安定化する。しかし、この処理に適する物質は限られており、安定なシリケート層ができて、低誘電率層（ＳｉＯ２）ができないことが必要である。ところが、ｐＭＩＳトランジスタ向けのゲート電極材料、例えばＳｒＲｕＯ３などでは、Ｓｉと電極の界面にＳｉＯ２が発生してしまう。これは、ＲｕＯ２などがＳｉＯ２よりも不安定であることが原因である。ｐＭＩＳトランジスタ向けの電極材料はＳｉ上に直接成長させることは避けなければならない。つまり、ｐＭＩＳトランジスタ向けの電極材料をＳｉ上に成長させて、反応層をゲート絶縁膜として機能させるのは適切ではないことが分る。この場合は、ゲート絶縁膜を先に作成してから後、電極を作成する必要がある。ゲート絶縁膜としては、酸化物として非常に安定な物質を採用しているはずであるので、その上に上記のような酸化物電極を載せた場合、誘電体に酸素不足が発生していると、電極から酸素を誘電体に供給するという絶縁膜形成にとって有利な状況が発生する。
【００７２】
次に、ｎＭＩＳトランジスタ向けの電極について考えてみよう。この場合、Ｓｉ上に直接作成しても低誘電率が出来ない物質が多く含まれていることが分る。これが、可能な元素は非常に限定的であり、書き下すことができる。すなわち、Ｂｅ、Ｍｇ、Ｃａ、Ｓｒ、Ｂａ、Ａｌ、Ｓｃ、Ｙ、Ｌａ、Ｔｉ、Ｚｒ、Ｈｆ、Ｃｅである。例えば、（Ｌａ，Ｓｒ）ＴｉＯ３というｎＭＩＳトランジスタ向け電極材料であれば、Ｓｉ上に直接作成した時、Ｌａシリケートがメインになる高誘電率を有するシリケート極薄膜が形成されることになる。また、ここで窒素を導入した場合、シリケート膜中の金属の拡散を著しく制限することが可能である。そのため、高い温度のプロセスを通ることがあっても、シリケートは結晶化せず、安定的に存在してくれる。また、窒素の効果はシリケート膜の誘電率を向上させてくれる効果もあるので、非常に有効である。この様にしてＳｉ上に電極を成膜して、成膜中あるいは、成膜後、あるいは両方のプロセスにて、誘電体膜を形成することが出来れば、誘電体膜を作成するプロセスを省くことができ、更に、シリケート膜がプロセス中に自然に出来ているため、基板・誘電体界面および誘電体・電極界面が非常に安定で良好なものを作成することが可能である。
【００７３】
ｎＭＩＳトランジスタ向け電極を作成、誘電体膜出現、ｐＭＩＳトランジスタ領域のゲート電極の改質というプロセスを通ることでｐＭＩＳトランジスタ領域の誘電体膜も一括で成膜できる。例えば（Ｌａ，Ｓｒ）ＴｉＯ３膜Ｓｉ上に直接作成、界面にシリケート膜発生、ｐＭＩＳトランジスタ領域にＳｒＲｕＯ３を拡散というプロセスが考えられる。
【００７４】
あるいは、始めに絶縁膜を作成し、誘電体膜出現、ｎＭＩＳトランジスタ及びｐＭＩＳトランジスタ領域のゲート電極の改質というプロセスを通ることでｎＭＩＳトランジスタ及びｐＭＩＳトランジスタ領域の誘電体膜を一括で成膜できる。例えばＳｒＴｉＯ３膜Ｓｉ上に直接作成、界面にシリケート膜発生、ｎＭＩＳトランジスタ領域にＬａ（あるいはＮｂ）を拡散、ｐＭＩＳトランジスタ領域にＲｕを拡散というプロセスが考えられる。
【００７５】
なお、本発明においては、電極物質の安定性が非常に高いため、ゲート絶縁膜に関しては様々な物質が使用可能である。ＳｉＯ２およびＳｉＯＮ、シリケートやその窒化物、金属酸化物やその窒化物などが可能である。また、これらの絶縁膜と本発明で導入した導電性酸化物との反応層やその積層膜（未反応部分と反応膜の積層膜）も可能である。また、既に記しているように、Ｓｉ基板に本発明の導電性酸化物を直接成膜した時に出来る反応層を絶縁膜として用いることも可能である。これに対し、通常の金属膜では、このように広い範囲の絶縁膜が使用可能というわけではない。例えば通常の金属では、金属がＳｉＯＮ膜に入り込んでリークを増大させたり、界面が荒れてリークが増大したりすることがあるからである。
【００７６】
以上説明したように、本実施形態によれば、低閾値電圧のｎ型およびｐ型ＭＩＳＦＥＴを得ることが可能となり、酸化によるゲート絶縁膜・ゲート電極界面間の荒れやゲート電極の絶縁体化によるゲート絶縁膜の特性低下がない。また、ゲート電極として触媒性がなく、単体金属がゲート絶縁膜中やシリコン基板中に不用意に拡散してしまうこともない。また、トランジスタ毎の閾値のバラツキが非常に小さく、かつ低い閾値電圧を有するＭＩＳトランジスタを得ることができる。
【００７７】
（第２実施形態）
次に、本発明による半導体装置の製造方法を、図２乃至図６を参照して説明する。図２乃至図６は、本実施形態による製造方法の製造工程断面図である。
【００７８】
まず、図２に示すように、半導体基板、例えばシリコン基板１１にｐＭＩＳトランジスタの形成領域とｎＭＩＳトランジスタの形成領域とを分離する素子分離領域１３を形成する。この素子分離領域１３は、例えばＳＴＩ(Shallow Trench Isolation )技術により形成する。この素子分離領域１３はＬＯＣＯＳ(Local Oxidation of Silicon )技術により形成することも可能である。その後、ｎＭＩＳトランジスタの形成領域にＰウエル１５を形成し、ｐＭＩＳトランジスタの形成領域にｎウエル１７を形成する。次いで、Ｐウエル１５およびｎウエル１７に閾値電圧を調整するために不純物を導入する。これらＰウエル１５およびｎウエル１７の形成は、例えばそれぞれの領域上のみに開口を設けたマスクを用いたイオン注入法により形成することができる。
【００７９】
次に、シリコン基板１１上にゲート絶縁膜１９を形成する。このゲート絶縁膜１９は、ＣＶＤ(Chemical Vapor Deposition )法により、基板温度４００℃で３ｎｍの厚さの酸窒化ハフニウムシリケート膜を堆積して形成した。その後、ＣＶＤ法によりゲート絶縁膜１９上にｎＭＩＳトランジスタ用の（Ｌａ，Ｓｒ）ＴｉＯ３からなる電極膜２１を５０ｎｍの厚さに形成する（図２参照）。
【００８０】
次に、フォトレジストを電極膜２１上に塗布し、リソグラフィー技術によりｐＭＩＳトランジスタの形成領域上に開口部を有するレジストパターン２５を形成する（図３参照）。このレジストパターン２５をマスクに用いてイオン注入法によりＲｕをｐＭＩＳトランジスダの形成領域上の電極膜２１に導入し、熱拡散を利用して、ｐＭＩＳトランジスタ用の（Ｌａ，Ｓｒ）（Ｔｉ，Ｒｕ）Ｏ３からなる電極膜２３を得る。このイオン注入法では、ｐＭＩＳトランジスタ用の（Ｌａ，Ｓｒ）（Ｔｉ，Ｒｕ）Ｏ３からなる電極膜２３中のＲｕ濃度がＲｕ／（Ｒｕ＋Ｈｆ）比で５０％になるようにイオン注入を行った。
【００８１】
なお、上記熱拡散は、レジストパターン２５を除去した後、例えば雰囲気を窒素とし、処理温度を１０５０℃、処理時間を３０秒に設定している。熱処理時間は、例えば、スパイクアニール、レーザアニール、ランプアニール等、既存の熱処理方法により最適な方法を選択し、後に行う不純物の活性化熱処理の段階で行うことも可能である。
【００８２】
また、ｐＭＩＳトランジスタ用の電極膜の形成は、イオン注入法に代わり、ｐＭＩＳトランジスタの領域にＳｒＲｕＯ３をＣＶＤ法で成膜し、熱拡散により、ｐＭＩＳトランジスタ用の（Ｌａ，Ｓｒ）（Ｔｉ，Ｒｕ）Ｏ３からなる電極膜２３を得ることも可能である。
【００８３】
次に、電極膜２１、２３上にフォトレジストを塗布し、通常のリソグラフィー技術により上記フォトレジストをパターニングして、ゲート電極を形成するためのレジストパターン２７を形成する（図４参照）。このレジストパターン２７をマスクとしてエッチングによって、電極膜２１、２３をパターニングして、それぞれのゲート電極２１、２３を得る（図４参照）。
【００８４】
続いて、レジストパターン２７を除去した後、ｐＭＩＳトランジスタの形成領域のみを覆うレジストパターン（図示せず）を形成して、ゲート電極２１をマスクとしてｎＭＩＳトランジスタの形成領域に不純物注入することにより、低濃度のｎ型拡散層２９を形成する（図５参照）。また、上記レジストパターンを除去した後、ｎＭＩＳトランジスタの形成領域のみを覆うレジストパターン（図示せず）を形成して、ゲート電極２３をマスクとしてｐＭＩＳトランジスタの形成領域に不純物注入することにより、低濃度のｐ型拡散層２９を形成する（図５参照）。その後、上記レジストパターンを除去する。
【００８５】
次に、周知の技術を用いて、図６に示すように、ゲート電極２１、２３の側部に絶縁体からなる側壁３３を形成する。そして、ｐＭＩＳトランジスタの形成領域を覆うレジストパターン（図示せず）を形成して、ゲート電極２１および側壁３３をマスクとしてｎＭＩＳトランジスタの形成領域に不純物注入することにより、ｎ型のソース・ドレイン拡散層３５を形成する（図６参照）。また、上記レジストパターンを除去した後、ｎＭＩＳトランジスタの形成領域を覆うレジストパターン（図示せず）を形成して、ゲート電極２３および側壁３３をマスクとしてｐＭＩＳトランジスタの形成領域に不純物注入することにより、ｐ型ソース・ドレイン拡散層３７を形成する（図６参照）。その後、上記レジストパターンを除去することにより、図６に示すように、ｎＭＩＳトランジスタおよびｐＭＩＳトランジスタが完成する。
【００８６】
本実施形態の製造方法では、ｎＭＩＳトランジスタのゲート電極２１とｐＭＩＳトランジスタのゲート電極２３の形成は、電極膜２１の一回の成膜工程と、Ｒｕの導入にマスクを用いるためのレジストパターン２５の形成工程と、ゲート電極部分を切り出す際のレジストパターン２７の形成工程と、ゲート電極をパターニングする工程とですむ。このため、ｎＭＩＳトランジスタのゲート電極２１とｐＭＩＳトランジスタのゲート電極２３をそれぞれ別々に形成する場合に比べて工程数が少なく簡便となる。
【００８７】
また、本実施形態の製造方法においては、ｎＭＩＳトランジスタのゲート電極２１は（Ｌａ，Ｓｒ）ＴｉＯ３膜であり、その仕事関数は４．０５ｅＶとなる。一方、ｐＭＩＳトランジスタのゲート電極２３は、電極膜２１にＲｕをイオン注入して作成した、（Ｌａ，Ｓｒ）（Ｔｉ，Ｒｕ）Ｏ３膜であり、その仕事関数は５．１０ｅＶとなる。シリコンの伝導帯下限の仕事関数が４．０５ｅＶであり、価電子帯の仕事関数が５．１７ｅＶであることから、ｎＭＩＳトランジスタ、ｐＭＩＳトランジスタの両者に対し、閾値電圧を０．４Ｖ以下に低減することが可能であった。
【００８８】
（第１変形例）
なお、本実施形態の第１変形例として、第１実施形態で説明したゲート電極材料を様々に変えてｎＭＩＳトランジスタ、およびｐＭＩＳトランジスタの作成を行い、低い閾値の動作が可能であることを確認した。
【００８９】
（第２変形例）
更に、本実施形態の第２変形例を説明する。この第２変形例は、まず、シリコン基板１１上にゲート絶縁膜１９を形成せずに、ゲート電極膜として酸窒化物（Ｌａ，Ｓｒ）ＴｉＯＮをシリコン基板１１上に直接成膜する工程を行った。その後、基板温度６００℃で窒素中アニールを行い、シリコン基板とゲート電極膜との界面に２ｎｍの厚さの酸窒化ランタンシリケート膜を形成する。この界面層（酸窒化ランタンシリケート膜）をゲート絶縁膜１９と考えることで、後の工程は、第２実施形態のものと同様に進めることが可能である。この界面層はシリコン基板との界面反応で出来ているため、シリコン基板とゲート絶縁膜の界面の欠陥が非常に少なく、そのため、ＭＩＳトランジスタの製造後に移動度を測定すると、第２実施形態の製造方法で製造した場合に比べて、非常に高いものが得られる。またゲート絶縁膜とゲート電極の界面も反応層であることから、界面欠陥が少なく、界面欠陥での余分な反応、例えばＬａシリケートと水分との反応等が起こらないため、ゲート絶縁膜や電極の特性を良好な状態に保つことが可能である。
【００９０】
（第３実施形態）
次に、本発明の第３実施形態による半導体装置の製造方法を、図７乃至図１５を参照して説明する。この製造方法は、ゲート電極の形成をダマシン法で行うものである。図７乃至図１５は、本実施形態による製造方法の製造工程を示す断面図である。
【００９１】
まず、図７に示すように、シリコン基板１１にｐＭＩＳトランジスタの形成領域とｎＭＩＳトランジスタの形成領域とを分離する素子分離領域１３を、第２実施形態と同様に形成する。続いて、シリコン基板１１上に、後述の工程のよって除去することになるダミーゲート絶縁膜２０を、例えば２０ｎｍの厚さの酸化シリコン膜で形成する。次いで、例えば、ＣＶＤ法によって、後述の工程のよって除去することになるダミーゲート電極膜２２を例えば８０ｎｍの多結晶シリコン膜で形成する。
【００９２】
次に、ダミーゲート電極膜２２上にフォトレジストを塗布した後、リソグラフィー技術によりフォトレジストをパターニングして、ダミーゲート電極を形成するためのレジストパターン２７を形成する（図８参照）。このレジストパターン２７をマスクとしてエッチングを行うことによって、ダミーゲート電極膜２２をパターニングして、ｐＭＩＳトランジスタのダミーゲート電極２２と、ｎＭＩＳトランジスタのダミーゲート電極２２とを形成する。その後、マスクとして用いたレジストパターン２７を除去する。
【００９３】
次に、ｐＭＩＳトランジスタの形成領域を覆いｎＭＩＳトランジスタの形成領域上に開口が設けられてレジストパターン（図示せず）を形成し、このレジストパターンとダミーゲート電極２２をマスクとしてｎ型不純物（例えばリンもしくはヒ素）をｐウエル領域１５に導入して、ｎＭＩＳトランジスタの低濃度拡散層１５を形成する。その後、上記レジストパターンを除去する（図９参照）。続いて、ｎＭＩＳトランジスタの形成領域を覆いｐＭＩＳトランジスタの形成領域上に開口が設けられたレジストパターン（図示せず）を形成し、このレジストパターンとダミーゲート電極２２をマスクとしてｐ型不純物（ホウ素もしくは二フッ化ホウ素）をｎウエル領域１７に導入して、ｐＭＩＳトランジスタの低濃度拡散層３１を形成する。その後、上記レジスト膜を除去する（図９参照）。
【００９４】
次に、熱処理を行う。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を１０５０℃、処理時間を３０秒に設定する。なお、熱処理時間は、例えば、スパイクアニール、レーザアニール、ランプアニール等既存の熱処理方法により適宜選択される。この熱処理によって、低濃度拡散層２９、３１と、ｐウエル領域１５、ｎウエル領域１７の不純物が活性化される。
【００９５】
次に、全面に絶縁膜形成した後、その絶縁膜をエッチバックして、ダミーゲート電極２０の各側部に側壁３３を形成する（図１０参照）。上記絶縁膜は、例えば化学的気相成長法により窒化シリコンを堆積して形成する。その後、ｐＭＩＳトランジスタの形成領域を覆いｎＭＩＳトランジスタの形成領域上に開口が設けられたレジストパターン（図示せず）を形成する。そして、このレジストパターンと、ダミーゲート電極２２と、側壁３３とをマスクとしてｎ型不純物（リンもしくはヒ素）をｐウエル領域１５に導入して、ダミーゲート電極２０の両側のｐウエル領域１５に低濃度拡散層２９を介してｎＭＩＳトランジスタのソース・ドレイン拡散層３５を形成する。その後、上記レジストパターンを除去する（図１０参照）。次いで、ｎＭＩＳトランジスタの形成領域を覆いｐＭＩＳトランジスタ領域上に開口が設けられたレジストパターン（図示せず）を形成する。そして、このレジストパターンと、ダミーゲート電極２２と、側壁３３とをマスクとして、ｐ型不純物（例えばホウ素もしくは二フッ化ホウ素）をｐウエル領域１７に導入して、ダミーゲート電極２２の両側のｐウエル領域１７に低濃度拡散層３１を介してｐＭＩＳトランジスタのソース・ドレイン拡散層３７を形成する。その後、上記レジストパターンを除去する（図１０参照）。
【００９６】
次に、ＣＶＤ法を用いてダミーゲート電極２２を覆う層間絶縁膜を形成する。この層間絶縁膜は例えば酸化シリコン膜から構成される。なお、この層間絶縁膜は少なくともダミーゲート電極２２よりも高く形成される。続いて、ＣＭＰ(Chemical Mechanical Polishing)によって上記層間絶縁膜４０の表面を平坦化するとともにダミーゲート電極２２の上面を露出させる（図１１参照）。
【００９７】
次に、図１２に示すように、ダミーゲート電極２２およびその下部のダミーゲート絶縁膜２０をエッチングにより除去して、ゲート溝４１を形成する。したがって、ダミーゲート電極２２およびダミーゲート絶縁膜２０は、側壁３３および層間絶縁膜４０に対してエッチングレートの高い材料を選択する必要がある。
【００９８】
続いて、図１３に示すように、ＣＶＤ法を用いて、ゲート溝４１の内面に、例えば、酸窒化ハフニウムシリケートを４ｎｍの厚さに堆積してゲート絶縁膜４３を形成する。このとき、層間絶縁膜４０上にも酸窒化ハフニウムシリケート膜（図示せず）が形成される。さらに、ＣＶＤ法を用いて、ゲート溝４１を埋め込むように（Ｌａ，Ｓｒ）ＴｉＯ３からなる電極膜４５を形成する。ＣＭＰによって層間絶縁膜４０上に形成されている電極膜および酸窒化ハフニウムシリケート膜を除去する。このようにして、ゲート溝４１内にゲート絶縁膜４３を介して埋め込まれたゲート電極４５が形成される（図１３参照）。
【００９９】
次に、図１４に示すように、層間絶縁膜４０上にフォトレジストを塗布し、その後リソグラフィー技術によりｐＭＩＳトランジスタの形成領域上に開口部４７ａが形成されたレジストパターン４７を形成する。そして、レジストパターン４７をマスクとしてイオン注入法によりＲｕをｐＭＩＳトランジスダの形成領域上のゲート電極４５に導入し、ゲート電極４９に変える。
【０１００】
続いて、レジストパターン４７を除去した後、熱処理を行う。この熱処理条件としては、例えば、雰囲気を窒素とし、処理温度を５５０℃、処理時間を３分に設定する。なお、熱処理時間は、例えば、スパイクアニール、レーザアニール、ランプアニール等既存の熱処理方法により適宜選択される。この熱処理によって、ゲート電極４９中のＲｕの拡散によってｐＭＩＳトランジスタ用のゲート電極４９に改質される。この場合、低温での活性化で十分であるため、ゲート絶縁膜の使用可能物質の範囲が大きく広がるという効果がある。したがって、誘電率が高いが、熱により結晶化が起こるような物質、例えばＺｒＯ２、ＨｆＯ２膜など、ゲート絶縁膜として用いることが可能になる。
【０１０１】
このようにして、ゲート溝４１にはゲート絶縁膜４３を介してｎＭＩＳトランジスタ用のゲート電極４５とｐＭＩＳトランジスタ用のゲート電極４９がそれぞれ形成されて、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとが完成する（図１５参照）。
【０１０２】
本実施形態の製造方法においては、ｎＭＩＳトランジスタのゲート電極４５と、ｐＭＩＳトランジスタのゲート電極４９は、（Ｓｒ、Ｌａ）ＴｉＯ３で形成した後、ｐＭＩＳトランジスタのゲート電極に選択的にＲｕを導入して（Ｓｒ、Ｌａ）（Ｔｉ、Ｒｕ）Ｏ３ゲート電極４９を形成する。したがって、ｐＭＩＳトランジスタのゲート電極４９と、ｎＭＩＳトランジスタのゲート電極４５を、（Ｓｒ、Ｌａ）ＴｉＯ３膜の一回の成膜工程と、Ｒｕの導入にマスクを用いるので、成膜した（Ｓｒ、Ｌａ）ＴｉＯ３を埋め込むダミーゲート電極にパターニングする際に用いるレジストマスク形成工程と併せて２回のリソグラフィー工程と、ダミーゲート電極にパターニングする際と除去する際の２回の除去工程とで済む。このため、従来のようにｐＭＩＳトランジスタのゲート電極を形成する金属膜と、ｎＭＩＳトランジスタのゲート電極を形成する金属膜とを別々に成膜する製造方法よりも工程数が少なく簡便になる。
【０１０３】
本実施形態の製造方法では、ｎＭＩＳトランジスタのゲート電極４５は（Ｌａ、Ｓｒ）ＴｉＯ３膜であり、その仕事関数は４．０５ｅＶとなる。一方ｐＭＩＳトランジスタのゲート電極４９は、電極４５にＲｕをイオン注入して作成した、（Ｌａ、Ｓｒ）（Ｔｉ、Ｒｕ）Ｏ３膜であり、その仕事関数は５．１ｅＶとなる。シリコンの伝導帯下端の仕事関数は４．０５ｅＶであり、価電子帯の仕事関すは５．１７ｅＶであることから、Ｎチャネルトランジスタ、Ｐチャンネルトランジスタの両者に対し、閾値電圧を０．４Ｖ程度以下に低減することが容易である。
【０１０４】
（第１変形例）
なお、本実施形態の第１変形例として、第１実施形態で説明したゲート電極材料を様々に変えてｎＭＩＳトランジスタ、およびｐＭＩＳトランジスタの作成を行い、低い閾値の動作が可能であることを確認した。
【０１０５】
（第２変形例）
更に、本実施形態の第２変形例を説明する。この第２変形例は、まず、ゲート溝４１内にゲート絶縁膜４３を形成せずに、ゲート電極膜として酸窒化物（Ｌａ，Ｓｒ）ＴｉＯＮをゲート溝４１内に直接成膜する工程を行った。その後、基板温度５５０℃で窒素中アニールを行い、シリコン基板とゲート電極膜との界面に２ｎｍの厚さの酸窒化ランタンシリケート膜を形成する。この界面層（酸窒化ランタンシリケート膜）をゲート絶縁膜４３と考えることで、後の工程は、第３実施形態のものと同様に進めることが可能である。この界面層はシリコン基板との界面反応で出来ているため、シリコン基板とゲート絶縁膜の界面の欠陥が非常に少なく、そのため、ＭＩＳトランジスタの製造後に移動度を測定すると、第３実施形態の製造方法で製造した場合に比べて、非常に高いものが得られる。またゲート絶縁膜とゲート電極の界面も反応層であることから、界面欠陥が少なく、界面欠陥での余分な反応、例えばＬａシリケートと水分との反応等が起こらないため、ゲート絶縁膜や電極の特性を良好な状態に保つことが可能である。
【０１０６】
上記第２および第３実施形態において記載した、ゲート絶縁膜の材質、その成膜方法および膜厚と、ゲート電極膜の材質、その成膜方法および膜厚と、ｎＭＩＳトランジスタ用電極とｐＭＩＳトランジスタ用電極との変換を行うための物質（上記実施形態ではＲｕを用いている）、その導入方法および導入量と、トランジスタの構造等は、一例示であって、ｐＭＩＳトランジスタのゲート電極の仕事関数値がシリコンの荷電子帯の上限の仕事関数値に近い値であり、ｎＭＩＳトランジスタのゲート電極の仕事関数値がシリコンの伝導帯の下限の仕事関数値に近い値となるのであれば、適宜変更することが可能である。
【０１０７】
以上、説明したように本発明の各実施形態によれば、ｐＭＩＳトランジスタのゲート電極の仕事関数をシリコンの価電子帯の上限に近づけることができるとともに、ｎＭＩＳトランジスタのゲート電極の仕事関数をシリコンの伝導帯の下限に近づけることができるため、従来から問題となっていた金属ゲート電極の高い閾値電圧を０．４Ｖ程度以下に低減することが可能になる。また、トランジスタ毎の閾値のバラツキを非常に小さくすることができる。
【０１０８】
また、本発明の第２および第３実施形態の製造方法によれば、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとに仕事関数の異なる金属ゲート電極を形成する際に、いずれか片方の電極に適する電極膜を全面に形成した後、他方の領域の電極の仕事関数をイオン打ち込みや成膜後の熱拡散によって制御することによって、大きく変化させて両者を最適化している。よって、ｎＭＩＳトランジスタとｐＭＩＳトランジスタとに異種の金属を成膜する場合と比較して工程数が少なくなる。またｐＭＩＳトランジスタのゲート電極の仕事関数をシリコンの価電子帯の上限に自由に近づけることができるとともに、ｎＭＩＳトランジスタのゲート電極の仕事関数をシリコンの伝導帯の下限に自由に近づけることができるため、従来から問題となっていた金属ゲート電極の高い閾値電圧を０．４Ｖ程度以下に低減することが容易である。
【０１０９】
また、本発明の第２および第３実施形態の製造方法によれば、従来から用いられてきた金属に比べ、仕事関数が自由に制御できるため、カウンタードーピングなどを用いて、埋め込み的なチャネルを作る必要も全くなく、その分の工程が簡素化される。
【０１１０】
また、従来から用いられてきた金属では、絶縁膜との相性が悪いことが多く見られたが、本発明の第１実施形態に係る導電性酸化物では、酸化物あるいは酸窒化物絶縁膜との相性がよく、使用できるゲート絶縁膜の範囲が格段に広がる。
【図面の簡単な説明】
【０１１１】
【図１】本発明の第１実施形態による半導体装置に係るｎＭＩＳトランジスタとｐＭＩＳトランジスタの好適な好適な仕事関数の範囲を示す図。
【図２】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図３】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図４】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図５】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図６】本発明の第２実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図７】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図８】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図９】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１０】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１１】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１２】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１３】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１４】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【図１５】本発明の第３実施形態による半導体装置の製造方法の製造工程を示す断面図。
【符号の説明】
【０１１２】
１  ｎＭＩＳトランジスタの好適な仕事関数を示す範囲
２  ｐＭＩＳトランジスタの好適な仕事関数を示す範囲
１１  シリコン基板
１３  素子分離領域（ＳＴＩ）
１５  ｐウェル
１７  ｎウェル
１９  ゲート絶縁膜
２０  ダミーゲート絶縁膜
２１  ゲート電極
２２  ダミーゲート電極
２３  ゲート電極
２５  レジストパターン
２７  レジストパターン
２９  ｎ型低濃度拡散層
３１  ｐ型低濃度拡散層
３３  側壁
３５  ｎ型ソース・ドレイン拡散層
３７  ｐ型ソース・ドレイン拡散層
４０  層間絶縁膜
４１  ゲート溝
４３  ゲート絶縁膜
４５  ゲート電極
４７  レジストパターン
４９  ゲート電極
【図１】
2005191354.tif 000003
【図２】
2005191354.tif 000004
【図３】
2005191354.tif 000005
【図４】
2005191354.tif 000006
【図５】
2005191354.tif 000007
【図６】
2005191354.tif 000008
【図７】
2005191354.tif 000009
【図８】
2005191354.tif 000010
【図９】
2005191354.tif 000011
【図１０】
2005191354.tif 000012
【図１１】
2005191354.tif 000013
【図１２】
2005191354.tif 000014
【図１３】
2005191354.tif 000015
【図１４】
2005191354.tif 000016
【図１５】
2005191354.tif 000017
【手続補正書】
【提出日】平成17年1月31日(2005.1.31)
【手続補正１】
【補正対象書類名】特許請求の範囲
【補正対象項目名】請求項１
【補正方法】変更
【補正の内容】
【請求項１】
半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が、３．６５≦φｍ≦４．４５の範囲にある第１導電性酸化物膜を含む第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に形成された第１ソース・ドレイン領域とを有するｎＭＩＳトランジスタと、
前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が４．７７≦φｍ≦５．５７の範囲にある第２導電性酸化物膜を含む第２ゲート電極と、前記第２ゲート電極の両側の前記半導体基板に形成された第２ソース・ドレイン領域とを有するｐＭＩＳトランジスタと、
を備えたことを特徴とする半導体装置。
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１３
【補正方法】変更
【補正の内容】
【００１３】
本発明の第１の態様による半導体装置は、半導体基板上に形成された第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が、３．６５≦φｍ≦４．４５の範囲にある第１導電性酸化物膜を含む第１ゲート電極と、前記第１ゲート電極の両側の前記半導体基板に形成された第１ソース・ドレイン領域とを有するｎＭＩＳトランジスタと、前記半導体基板上に形成された第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成され、仕事関数φｍ（ｅＶ）が４．７７≦φｍ≦５．５７の範囲にある第２導電性酸化物膜を含む第２ゲート電極と、前記第２ゲート電極の両側の前記半導体基板に形成された第２ソース・ドレイン領域とを有するｐＭＩＳトランジスタと、を備えたことを特徴とする。