(57)【要約】【課題】チップサイズを低減できる半導体集積回路装置を提供すること。【解決手段】セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、第１端子と第２端子との間に直列接続された複数個の前記ユニットセルと、前記第２、第３端子間に接続されたブロック選択トランジスタとを含む複数のメモリセルブロックと、複数の前記メモリセルブロックの前記第３端子を共通接続する複数のビット線と、複数の前記メモリセルブロックの前記セルトランジスタのゲートを共通接続する複数のワード線と、複数の前記メモリセルブロックの前記ブロック選択トランジスタのゲートを共通接続するブロック選択信号線と、複数の前記メモリセルブロックの前記第１端子を共通接続する複数のプレート線と、複数の前記プレート線が共通接続され、プレート線に電位を与えるプレート線ドライバとを備える。【選択図】    図１
2005038489.tif 000002
【特許請求の範囲】
【請求項１】
セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、
第１端子と第２端子との間に直列接続された複数個の前記ユニットセルと、前記第２端子と第３端子との間に接続されたブロック選択トランジスタとを含む複数のメモリセルブロックと、
それぞれが、複数の前記メモリセルブロックの前記第３端子を共通接続する複数のビット線と、
それぞれが、複数の前記メモリセルブロックにおける前記セルトランジスタのゲートを共通接続する複数のワード線と、
それぞれが、複数の前記メモリセルブロックにおける前記ブロック選択トランジスタのゲートを共通接続するブロック選択信号線と、
それぞれが、複数の前記メモリセルブロックの前記第１端子を共通接続する複数のプレート線と、
複数の前記プレート線が共通に接続され、該プレート線に電位を与えるプレート線ドライバと
を具備することを特徴とする半導体集積回路装置。
【請求項２】
前記プレート線ドライバに共通接続される前記複数のプレート線の各々に接続される前記メモリセルブロックは、互いに異なる前記ワード線及び前記ブロック選択信号線に接続される
ことを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
互いに異なる前記ビット線を選択する第１、第２カラムデコーダと、
互いに異なる前記ワード線及び前記ブロック選択信号線を選択する第１、第２ロウデコーダとを更に備え、
前記第１カラムデコーダ及び前記第１ロウデコーダが動作状態の際には、前記第２カラムデコーダ及び前記第２カラムデコーダが非動作状態であり、前記第２カラムデコーダ及び前記第２ロウデコーダが動作状態の際には、前記第１カラムデコーダ及び前記第１ロウデコーダが非動作状態であり、
前記プレート線ドライバに共通接続される前記複数のプレート線のいずれか一方に接続される前記メモリセルブロックは、前記第１カラムデコーダ及び前記第１ロウデコーダによって選択され、いずれか他方に接続される前記メモリセルブロックは、前記第２カラムデコーダ及び第２ロウデコーダによって選択される
ことを特徴とする請求項１または２記載の半導体集積回路装置。
【請求項４】
セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、
第１端子と第２端子との間に直列接続された複数個の前記ユニットセルと、前記第２端子と第３端子との間に接続されたブロック選択トランジスタとを含む複数のメモリセルブロックと、
前記メモリセルブロックがマトリクス状に配置された第１メモリセルアレイと、
前記第１メモリセルアレイ内において、同一行の前記セルトランジスタのゲートを共通接続する第１ワード線と、
前記第１メモリセルアレイ内において、同一行の前記ブロック選択トランジスタのゲートを共通接続する第１ブロック選択信号線と、
前記第１メモリセルアレイ内において、同一列の前記メモリセルブロックの前記第３端子を共通接続する第１ビット線と、
前記第１メモリセルアレイ内において、少なくとも同一行にあるいずれかの前記メモリセルブロックの前記第１端子を共通接続する第１プレート線と、
前記第１ワード線及び前記第１ブロック選択信号線を選択する第１ロウデコーダと、
前記第１ビット線を選択する第１カラムデコーダと、
複数の前記第１プレート線に電気的に接続され、複数の該第１プレート線に電位を与えるプレート線ドライバと
を具備することを特徴とする半導体集積回路装置。
【請求項５】
同一の前記プレート線ドライバによって電位を与えられる複数の前記第１プレート線を共通に接続する第１共通プレート線を更に備え、
前記プレート線ドライバは、前記第１共通プレート線を介して複数の前記第１プレート線に電位を与える
ことを特徴とする請求項４記載の半導体集積回路装置。
【請求項６】
同一の前記プレート線ドライバによって電位を与えられる複数の前記第１プレート線にそれぞれ接続される前記メモリセルブロックは、読み出し時において、いずれか１本の前記第１プレート線に接続される前記メモリセルブロックのみが選択される
ことを特徴とする請求項４または５記載の半導体集積回路装置。
【請求項７】
前記メモリセルブロックがマトリクス状に配置された第２メモリセルアレイと、
前記第２メモリセルアレイ内において、同一行の前記セルトランジスタのゲートを共通接続し、前記第１ワード線と電気的に分離された複数の第２ワード線と、
前記第２メモリセルアレイ内において、同一行の前記ブロック選択トランジスタのゲートを共通接続し、前記第１ブロック選択信号線と電気的に分離された第２ブロック選択信号線と、
前記第２メモリセルアレイ内において、同一列の前記メモリセルブロックの前記第３端子を共通接続し、前記第１ビット線と電気的に分離された第２ビット線と、
前記第２メモリセルアレイ内において、少なくとも同一行にあるいずれかの前記メモリセルブロックの前記第１端子を共通接続する第２プレート線と、
前記第２メモリセルアレイ内における前記第２ワード線及び前記第２ブロック選択信号線を選択する第２ロウデコーダと、
前記第２メモリセルアレイ内における前記第２ビット線を選択する第２カラムデコーダと
を更に備え、前記プレート線ドライバは、前記第１、第２プレート線に電気的に接続され、該第１、第２プレート線に電位を与える
ことを特徴とする請求項４乃至６いずれか１項記載の半導体集積回路装置。
【請求項８】
前記プレート線ドライバは、複数の前記第２プレート線に電気的に接続され、複数の前記第２プレート線に電位を与える
ことを特徴とする請求項７記載の半導体集積回路装置。
【請求項９】
同一の前記プレート線ドライバによって電位を与えられる複数の前記第２プレート線を共通に接続する第２共通プレート線を更に備え、
前記プレート線ドライバは、前記第２共通プレート線を介して複数の前記第２プレート線に電位を与える
ことを特徴とする請求項８記載の半導体集積回路装置。
【請求項１０】
同一の前記プレート線ドライバによって電位を与えられる複数の前記第２プレート線にそれぞれ接続される前記メモリセルブロックは、読み出し時において、いずれか１本の前記第２プレート線に接続される前記メモリセルブロックのみが選択される
ことを特徴とする請求項８または９記載の半導体集積回路装置。
【請求項１１】
読み出し時においては、前記第１、第２メモリセルアレイのいずれか一方に含まれる前記メモリセルブロックのみが選択される
ことを特徴とする請求項７乃至１０いずれか１項記載の半導体集積回路装置。
【請求項１２】
第１方向に沿って複数形成され、前記第１方向に直交する第２方向に沿ったストライプ形状の素子領域を更に具備し、
前記第１ワード線は、複数の前記素子領域を跨ぐようにして、前記第１方向に沿ったストライプ形状に形成され、
前記第１ブロック選択信号線は、複数の前記素子領域を跨ぎ、且つ前記第１ワード線に前記第２方向で隣接するようにして、前記第１方向に沿ったストライプ形状に形成され、
前記第１ビット線は、前記第２方向に沿ったストライプ形状に形成され、
前記第１プレート線は、複数の前記素子領域を跨ぎ、且つ前記第１ワード線を挟んで前記第１ブロック選択信号線と対向するようにして、前記第１方向に沿ったストライプ形状に形成され、
前記第１共通プレート線の少なくとも一部は、前記第１プレート線の一端と接続されるようにして、前記第１メモリセルアレイの端部において前記第２方向に沿って形成され、該第１共通プレート線は前記プレート線ドライバに接続されている
ことを特徴とする請求項５いずれか１項記載の半導体集積回路装置。
【請求項１３】
半導体基板中の第１、第２領域内にそれぞれ第１方向に沿って複数形成され、前記第１方向に直交する第２方向に沿ったストライプ形状の第１、第２素子領域を更に具備し、
前記第１、第２ワード線は、それぞれ複数の前記第１、第２素子領域を跨ぐようにして、前記第１方向に沿ったストライプ形状に形成され、
前記第１ブロック選択信号線は、複数の前記第１素子領域を跨ぎ、且つ前記第１ワード線に前記第２方向で隣接するようにして、前記第１方向に沿ったストライプ形状に形成され、
前記第２ブロック選択信号線は、複数の前記第２素子領域を跨ぎ、且つ前記第２ワード線に前記第２方向で隣接するようにして、前記第１方向に沿ったストライプ形状に形成され、
前記第１、第２ビット線は、それぞれ前記第１、第２領域上に、前記第２方向に沿ったストライプ形状に形成され、
前記第１プレート線は、複数の前記第１素子領域を跨ぎ、且つ前記第１ワード線を挟んで前記第１ブロック選択信号線と対向するようにして、前記第１方向に沿ったストライプ形状に形成され、
前記第２プレート線は、複数の前記第２素子領域を跨ぎ、且つ前記第２ワード線を挟んで前記第２ブロック選択信号線と対向するようにして、前記第１方向に沿ったストライプ形状に形成され、
前記第１共通プレート線の少なくとも一部は、前記第１プレート線の一端と接続されるようにして、前記第１領域の端部において前記第２方向に沿って形成され、
前記第２共通プレート線の少なくとも一部は、前記第２プレート線の一端と接続されるようにして、前記第２領域の端部において前記第２方向に沿って形成され、
前記第１、第２共通プレート線は、前記第１、第２領域の境界領域で前記プレート線ドライバに接続されている
ことを特徴とする請求項９記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路装置に関する。例えば強誘電体キャパシタ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｃａｐａｃｉｔｏｒ）を用いた強誘電体メモリに関する。
【０００２】
【従来の技術】
近年、半導体メモリの１つとして、強誘電体材料をキャパシタ絶縁膜に用いた強誘電体キャパシタを備えた強誘電体メモリが注目されている。
【０００３】
強誘電体メモリは、強誘電体の持つ特性の１つであるヒステリシス特性を利用し、強誘電体キャパシタにおいて、異なる２つの残留分極の大きさによって２つのデータを不揮発に記憶する。強誘電体メモリの中では、例えばセルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」が知られている（例えば非特許文献１参照）。
【０００４】
【非特許文献１】
Ｄ．Ｔａｋａｓｈｉｍａ  ｅｔ  ａｌ．，  “Ｈｉｇｈ−ｄｅｎｓｉｔｙ  ｃｈａｉｎ  Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  ｍｅｍｏｒｙ  （ＣＦＲＡＭ）”，  ｐｒｏｃｅｅｄｉｎｇ  ＶＬＳＩ  Ｓｙｍｐｏｓｉｕｍ，  １９９７年，ｐ．８３−８４
【０００５】
【発明が解決しようとする課題】
しかしながら、従来の強誘電体メモリであると、チップサイズが大きくなるという問題があった。
【０００６】
強誘電体メモリは、ＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）と異なり、残留分極量によってデータを保持する。従って、データを読み出す際にはプレート線を駆動することが必要である。しかし、従来構成であるとプレート線ドライバが半導体チップ内において大きな面積を占有するため、チップサイズを縮小化することが困難であった。
【０００７】
この発明は、上記事情に鑑みてなされたもので、その目的は、チップサイズを低減できる半導体集積回路装置を提供することにある。
【０００８】
【課題を解決するための手段】
この発明の第１の態様に従った半導体集積回路装置は、セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、第１端子と第２端子との間に直列接続された複数個の前記ユニットセルと、前記第２端子と第３端子との間に接続されたブロック選択トランジスタとを含む複数のメモリセルブロックと、それぞれが、複数の前記メモリセルブロックの前記第３端子を共通接続する複数のビット線と、それぞれが、複数の前記メモリセルブロックにおける前記セルトランジスタのゲートを共通接続する複数のワード線と、それぞれが、複数の前記メモリセルブロックにおける前記ブロック選択トランジスタのゲートを共通接続するブロック選択信号線と、それぞれが、複数の前記メモリセルブロックの前記第１端子を共通接続する複数のプレート線と、複数の前記プレート線が共通に接続され、該プレート線に電位を与えるプレート線ドライバとを具備することを特徴としている。
【０００９】
また、この発明の第２の態様に従った半導体集積回路装置は、セルトランジスタと、前記セルトランジスタのソース・ドレイン間に接続された強誘電体キャパシタとを含むユニットセルと、第１端子と第２端子との間に直列接続された複数個の前記ユニットセルと、前記第２端子と第３端子との間に接続されたブロック選択トランジスタとを含む複数のメモリセルブロックと、前記メモリセルブロックがマトリクス状に配置された第１メモリセルアレイと、前記第１メモリセルアレイ内において、同一行の前記セルトランジスタのゲートを共通接続する第１ワード線と、前記第１メモリセルアレイ内において、同一行の前記ブロック選択トランジスタのゲートを共通接続する第１ブロック選択信号線と、前記第１メモリセルアレイ内において、同一列の前記メモリセルブロックの前記第３端子を共通接続する第１ビット線と、前記第１メモリセルアレイ内において、少なくとも同一行にあるいずれかの前記メモリセルブロックの前記第１端子を共通接続する第１プレート線と、前記第１ワード線及び前記第１ブロック選択信号線を選択する第１ロウデコーダと、前記第１ビット線を選択する第１カラムデコーダと、複数の前記第１プレート線に電気的に接続され、複数の該第１プレート線に電位を与えるプレート線ドライバとを具備することを特徴としている。
【００１０】
上記構成によれば、プレート線ドライバが複数のプレート線によって共用されている。従って、プレート線ドライバの数を削減でき、チップサイズを縮小化出来る。
【００１１】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１２】
この発明の第１の実施形態に係る半導体集積回路装置について、図１を用いて説明する。本実施形態では、セルトランジスタ（Ｔ）のソース・ドレイン間にキャパシタ（Ｃ）の両端をそれぞれ接続し、これをユニットセルとし、このユニットセルを複数直列に接続した「ＴＣ並列ユニット直列接続型強誘電体メモリ」を例に挙げて説明する。図１はＴＣ並列ユニット直列接続型強誘電体メモリの要部の構成例を示すブロック図である。
【００１３】
図示するように、強誘電体メモリ１０は、メモリセルアレイ２０、カラムデコーダ３０、センスアンプ４０、ロウデコーダ５０、及びプレート線ドライバ６０−１、６０−２を備えている。
【００１４】
メモリセルアレイ２０は、マトリクス状に配置された（（ｍ＋１）×（ｎ＋１）、ｍ、ｎは自然数）個のメモリセルブロックＢＬＫ００〜ＢＬＫｍｎを備えている。なお、図中では（４×４）個のメモリセルブロックＢＬＫ００〜ＢＬＫ３３のみ図示している。以下では、これらのメモリセルブロックＢＬＫ００〜ＢＬＫ３３に着目して説明する。また、メモリセルブロックの数は特に限定されるものではない。各メモリセルブロックＢＬＫ００〜ＢＬＫ３３は、複数のメモリセルを含んでいる。各メモリセルブロックＢＬＫ００〜ＢＬＫ３３の詳細な構成については後述する。行方向で隣接する２列のメモリセルブロックは、互いに相補的なデータを保持する。すなわち、メモリセルブロックＢＬＫ００〜ＢＬＫ３０とメモリセルブロックＢＬＫ０１〜ＢＬＫ３１は、互いに相補的なデータを保持する。またメモリセルブロックＢＬＫ０２〜ＢＬＫ３２とメモリセルブロックＢＬＫ０３〜ＢＬＫ３３とは、互いに相補的なデータを保持する。
【００１５】
同一列のメモリセルブロックの一端は同一のビット線に共通接続されている。すなわち、メモリセルブロックＢＬＫ００〜ＢＬＫ３０の一端、及びＢＬＫ０１〜３１の一端は、それぞれビット線対ＢＬ０、／ＢＬ０に共通接続されている。また、メモリセルブロックＢＬＫ０２〜ＢＬＫ３２の一端、及びＢＬＫ０３〜ＢＬＫ３３の一端は、それぞれビット線対ＢＬ１、／ＢＬ１に共通接続されている。
【００１６】
また、列方向で隣接する２行のメモリセルブロックの他端は、ビット線ＢＬに接続されるもの同士、及びビット線／ＢＬに接続されるもの同士で、同一のプレート線に共通接続されている。すなわち、メモリセルブロックＢＬＫ００〜ＢＬＫ０３、ＢＬＫ１０〜ＢＬＫ１３のうち、ビット線ＢＬ０、ＢＬ１に接続されるものは、その他端がプレート線ＰＬ０に接続される。また、メモリセルブロックＢＬＫ１０〜ＢＬＫ１３、ＢＬＫ１０〜ＢＬＫ１３のうち、ビット線／ＢＬ０、／ＢＬ１に接続されるものは、その他端がプレート線／ＰＬ０に接続される。更に、メモリセルブロックＢＬＫ２０〜ＢＬＫ２３、ＢＬＫ３０〜ＢＬＫ３３のうち、ビット線ＢＬ０、ＢＬ１に接続されるものは、その他端がプレート線ＰＬ１に接続される。また、メモリセルブロックＢＬＫ２０〜ＢＬＫ２３、ＢＬＫ３０〜ＢＬＫ３３のうち、ビット線／ＢＬ０、／ＢＬ１に接続されるものは、その他端がプレート線／ＰＬ１に接続される。なお、プレート線ＰＬ０、ＰＬ１は、共通プレート線ＣＰＬ０に共通接続され、プレート線／ＰＬ０、／ＰＬ０は、共通プレート線／ＣＰＬ０に共通接続されている。
【００１７】
同一行のメモリセルブロックは、ブロック選択信号線及びワード線を共用する。すなわち、同一行のメモリセルブロックＢＬＫ００〜ＢＬＫ０３は、ブロック選択信号線ＢＳ０、ＢＳ１及びワード線ＷＬ０〜ＷＬ７に共通接続される。メモリセルブロックＢＬＫ１０〜ＢＬＫ１３は、ブロック選択信号線ＢＳ２、ＢＳ３及びワード線ＷＬ８〜ＷＬ１５に共通接続される。更に、同一行のメモリセルブロックＢＬＫ２０〜ＢＬＫ２３は、ブロック選択信号線ＢＳ４、ＢＳ５及びワード線ＷＬ１６〜ＷＬ２３に共通接続される。メモリセルブロックＢＬＫ３０〜ＢＬＫ３３は、ブロック選択信号線ＢＳ６、ＢＳ７及びワード線ＷＬ２４〜ＷＬ３１に共通接続される。
【００１８】
カラムデコーダ３０は、外部から入力されるカラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、いずれかのビット線を選択する。
【００１９】
ロウデコーダ５０は、外部から入力されるロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、いずれかのブロック選択信号線及びワード線を選択する。
【００２０】
センスアンプ４０は、カラムデコーダ３０及びロウデコーダ５０によって選択されたメモリセルから読み出したデータを増幅する。
【００２１】
プレート線ドライバ６０−１、６０−２はそれぞれ、共通プレート線ＣＰＬ０、／ＣＰＬにプレート電位を与える。
【００２２】
次に、図２を用いて各メモリセルブロックＢＬＫ００〜ＢＬＫｍｎの構成について詳細に説明する。図２はメモリセルアレイ２０の一部領域の回路図であり、特にメモリセルブロックＢＬＫ１０〜ＢＬＫ１３、及びＢＬＫ２０〜ＢＬＫ２３について示している。
【００２３】
図示するように、メモリセルブロックＢＬＫ００〜ＢＬＫｍｎの各々は、直列接続された複数個のメモリセルＭＣ、及びブロックセレクトトランジスタＢＳＴを含んでいる。図２では１つのメモリセルブロックあたりに含まれるメモリセルＭＣの数は８個であるが、勿論、この数に限定されるものではなく、１６個や３２個の場合であっても良い。メモリセルＭＣは、ＭＯＳトランジスタＴ及び強誘電体キャパシタＣを含んでいる。強誘電体キャパシタＣは、キャパシタ絶縁膜に強誘電体材料を用いたキャパシタ素子である。強誘電体材料としては、例えばジルコン酸チタン酸鉛（Ｐｂ−Ｚｒ−Ｔｉ−Ｏ：ＰＺＴ）、タンタル酸ストロンチウム−ビスマス（Ｓｒ−Ｂｉ−Ｔａ−Ｏ：ＳＢＴ）等を用いることができる。強誘電体キャパシタＣの一方電極はセルトランジスタＴのソースに接続され、他方電極はセルトランジスタＴのドレインに接続されている。そして、セルトランジスタＴのソースは、一方で隣接するメモリセルＭＣのセルトランジスタＴのドレインに接続され、ドレインは、他方で隣接するメモリセルＭＣのセルトランジスタのソースに接続されている。各メモリセルＭＣに含まれるセルトランジスタＴのゲート電極は、同一行毎に、それぞれワード線ＷＬ０〜ＷＬ７、ＷＬ８〜ＷＬ１５、ＷＬ１６〜ＷＬ２３、及びＷＬ２４〜ＷＬ３１、…に接続されている。また、最もソース寄りに位置するメモリセルＭＣのセルトランジスタＴのソースは、プレート線対ＰＬ、／ＰＬに接続されている。更に、最もドレイン寄りに位置するメモリセルＭＣのセルトランジスタＴのドレインは、ブロック選択トランジスタＢＳＴを介して、ビット線対ＢＬ、／ＢＬに接続されている。すなわち、ブロック選択トランジスタＢＳＴのソースは、最もビット線寄りのセルトランジスタＴのドレインに接続され、ドレインは、ビット線ＢＬまたは／ＢＬに接続されている。
【００２４】
ブロック選択トランジスタＢＳＴのゲートは、ブロック選択信号線ＢＳに接続されている。そして、同一行であって且つ同一のプレート線に接続されるメモリセルブロック内のブロック選択トランジスタＢＳＴのゲートは、同一のブロック選択信号線ＢＳに接続されている。より具体的には、メモリセルブロックＢＬＫ００、ＢＬＫ０２内のブロック選択トランジスタＢＳＴは、ブロック選択信号線ＢＳ０に接続される。メモリセルブロックＢＬＫ０１、ＢＬＫ０３内のブロック選択トランジスタＢＳＴは、ブロック選択信号線ＢＳ１に接続される。メモリセルブロックＢＬＫ１０、ＢＬＫ１２内のブロック選択トランジスタＢＳＴは、ブロック選択信号線ＢＳ２に接続される。メモリセルブロックＢＬＫ１１、ＢＬＫ１３内のブロック選択トランジスタＢＳＴは、ブロック選択信号線ＢＳ３に接続される。更に、メモリセルブロックＢＬＫ２０、ＢＬＫ２２内のブロック選択トランジスタＢＳＴは、ブロック選択信号線ＢＳ４に接続される。メモリセルブロックＢＬＫ２１、ＢＬＫ２３内のブロック選択トランジスタＢＳＴは、ブロック選択信号線ＢＳ５に接続される。メモリセルブロックＢＬＫ３０、ＢＬＫ３２内のブロック選択トランジスタＢＳＴは、ブロック選択信号線ＢＳ６に接続される。そして、メモリセルブロックＢＬＫ３１、ＢＬＫ３３内のブロック選択トランジスタＢＳＴは、ブロック選択信号線ＢＳ７に接続されている。
【００２５】
次に、図３を用いてメモリセルアレイ２０の平面パターンについて説明する。図３は、メモリセルアレイ２０の一部領域の平面図であり、特にメモリセルブロックＢＬＫ１０〜ＢＬＫ１３、ＢＬＫ２０〜ＢＬＫ２３を示している。なおここではＣＯＰ（Ｃａｐａｃｉｔｏｒ  Ｏｎ  Ｐｌｕｇ）構造を採用したＴＣ並列ユニット直列接続型強誘電体メモリについて図示している。
【００２６】
図示するように、シリコン基板７０中にはメモリセルＭＣ及びブロック選択トランジスタＢＳＴを形成すべき素子領域ＡＡが、第１方向に複数形成されている。各素子領域ＡＡは、第１方向に直交する第２方向に沿ったストライプ状に形成されている。素子領域ＡＡ以外の領域には素子分離領域ＳＴＩが形成されている。また、シリコン基板７０上にはワード線ＷＬ及びブロック選択信号線ＢＳが、複数の素子領域ＡＡを跨ぐようにして、第１方向に沿ったストライプ状に形成されている。ワード線ＷＬと素子領域ＡＡの交差する領域には、セルトランジスタ（図示せず）が形成されている。更に、セルトランジスタの略直上の領域にはセルキャパシタＣＣが形成されている。セルキャパシタＣＣは、キャパシタ下部電極７１と、キャパシタ下部電極７１上に強誘電体膜を介在して形成されたキャパシタ上部電極７２とを備えている。また、素子領域ＡＡの長手方向に沿って隣接する２つのセルキャパシタＣＣは、キャパシタ下部電極７１を共用しており、２つのセルトランジスタの略直上の領域に跨って形成されている。そして個々のキャパシタ下部電極７１は、シリコン基板７０面内において格子状に配置されており、２つのセルトランジスタの不純物拡散層の一方に、コンタクトプラグＣＰ１を介して電気的に接続されている。キャパシタ下部電極７１上に強誘電体膜を介在して形成されたキャパシタ上部電極７２は、セルトランジスタ毎に分離されており、セルトランジスタの略直上の領域に形成されている。またキャパシタ上部電極７２は、セルトランジスタの不純物拡散層の他方と、コンタクトプラグＣＰ２、ＣＰ３を介して電気的に接続されている。なお、図３ではキャパシタ下部電極１１が格子状に配置されている場合を例に挙げたが、例えば千鳥状に配置されていても良い。
【００２７】
また、素子領域ＡＡとブロック選択信号線ＢＳとが交差する領域には、ブロック選択トランジスタＢＳＴが形成されている。前述の通り、選択トランジスタＢＳＴは、ビット線対ＢＬ、／ＢＬと、隣接するメモリセルとの間に直列接続されている。すなわち、選択トランジスタのドレイン領域は、ドレイン領域上に形成されたコンタクトプラグＣＰ４を介してビット線対ＢＬ、／ＢＬに接続されている。他方、ソース領域は、隣接するメモリセルのドレイン領域に接続され且つコンタクトプラグＣＰ２、ＣＰ３を介してキャパシタ上部電極７２に接続されている。なお、図３に示すように、各メモリセルブロック内を２本のブロック選択信号線が通過する。しかし、各メモリセルブロック内において実質的にブロック選択信号線として機能するのはいずれか一方だけである。すなわち、図３においてメモリセルブロックＢＬＫ１０、ＢＬＫ１２内を、２本のブロック選択信号線ＢＳ２、ＢＳ３が通過するが、実質的にブロック選択信号線として機能するのは、ブロック選択信号線ＢＳ２のみである。ブロック選択信号線ＢＳ３は、単に素子領域ＡＡ上を通過するだけである。ビット線ＢＬ、／ＢＬは、第２方向に沿ったストライプ形状に形成されている。そして、コンタクトプラグＣＰ４を介して、同一列にあるメモリセルブロック内の選択トランジスタＢＳＴのドレイン領域に共通接続されている。
【００２８】
更に、シリコン基板７０上には、第１方向に沿ったストライプ形状のプレート線対ＰＬ、／ＰＬが形成されている。プレート線対ＰＬ、／ＰＬは、同一行の各メモリセルブロック内において、ブロック選択トランジスタＢＳＴから最も離れた位置にあるセルトランジスタのソース領域を跨ぐようにして形成されている。セルトランジスタのソース領域とプレート線対ＰＬ、／ＰＬとは、ソース領域上に形成されたコンタクトプラグＣＰ５、ＣＰ６によって接続されている。より具体的には、メモリセルブロックＢＬＫ１０、ＢＬＫ１２内においてブロック選択トランジスタＢＳＴから最も離れた位置にあるセルトランジスタのソース領域は、コンタクトプラグＣＰ５によってプレート線ＰＬ０に接続される。メモリセルブロックＢＬＫ１１、ＢＬＫ１３内においてブロック選択トランジスタＢＳＴから最も離れた位置にあるセルトランジスタのソース領域は、コンタクトプラグＣＰ６によってプレート線／ＰＬ０に接続されている。また、メモリセルブロックＢＬＫ２０、ＢＬＫ２２内においてブロック選択トランジスタＢＳＴから最も離れた位置にあるセルトランジスタのソース領域は、コンタクトプラグＣＰ５によってプレート線ＰＬ１に接続される。そして、メモリセルブロックＢＬＫ２１、ＢＬＫ２３内においてブロック選択トランジスタＢＳＴから最も離れた位置にあるセルトランジスタのソース領域は、コンタクトプラグＣＰ６によってプレート線／ＰＬ１に接続されている。
【００２９】
また、プレート線ＰＬ０、ＰＬ１は、共通プレート線ＣＰＬ０によって共通接続されている。すなわち、メモリセルアレイ端部において、第２方向に沿ったストライプ形状の共通プレート線ＣＰＬ０が形成されている。そして、第１方向に沿ったストライプ形状のプレート線ＰＬ０、ＰＬ１の一端は、共に共通プレート線ＣＰＬ０に接続されている。更に、共通プレート線ＣＰＬ０は、第１方向に沿って形成された領域を介してプレート線ドライバ６０−１に接続されている。同じようにして、プレート線／ＰＬ０、／ＰＬ１は、共通プレート線／ＣＰＬ０によって共通接続されている。すなわち、メモリセルアレイ端部において、第２方向に沿ったストライプ形状の共通プレート線／ＣＰＬ０が形成されている。そして、第１方向に沿ったストライプ形状のプレート線／ＰＬ０、／ＰＬ１の一端は、共に共通プレート線／ＣＰＬ０に接続されている。更に、共通プレート線／ＣＰＬ０は、プレート線ドライバ６０−２に接続されている。
【００３０】
次に、上記構成の強誘電体メモリのデータ読み出し方法について、図１、図２及び図４を用いて説明する。図４は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリにおいて、データを読み出す際の各種信号のタイミングチャートである。なお、ここではメモリセルブロックＢＬＫ２０においてワード線ＷＬ１９に接続されたメモリセルＭＣからデータを読み出す場合を例に挙げて説明する。
【００３１】
まずスタンバイ状態において、ビット線対ＢＬ０、／ＢＬ０がプリチャージされる（〜時刻ｔ１）。すなわち、図示せぬプリチャージ回路によって、ビット線対ＢＬ０、／ＢＬ０の電位は、Ｖｂｌｐにプリチャージされる。ビット線のプリチャージレベルＶｂｌｐは、例えば（Ｖａａ＋Ｖｓｓ）／２である。電位Ｖａａは例えば内部電源電位であり、電位Ｖｓｓは接地電位である。なお、プリチャージレベルＶｂｌｐは、電位ＶａａとＶｓｓとの間の電位であれば良いし、電位Ｖｓｓであっても良い。また同時に、プレート線ドライバ６０−１、６０−２によってプレート線ＰＬ１、／ＰＬ１は、電位Ｖｓｓにプリチャージされる。なお、プレート線ＰＬ１、／ＰＬ１は、それぞれ共通プレート線ＣＰＬ０、／ＣＰＬ０によってプレート線ＰＬ０、／ＰＬ０にも接続されている。従って、非選択のメモリセルブロックに接続されているプレート線ＰＬ０、／ＰＬ０も、電位Ｖｓｓにプリチャージされる。
【００３２】
スタンバイ状態において、ブロック選択信号線ＢＳ４、ＢＳ５にはロウデコーダ５０によって“Ｌ”レベルの電位が与えられている。従って、メモリセルブロックＢＬＫ２０内のブロック選択トランジスタＢＳＴはオフ状態である。またメモリセルブロックＢＬＫ２０内における全てのワード線ＷＬ１６〜ＷＬ２３には、ロウデコーダ５０によって“Ｈ”レベルの電位が供給されており、セルトランジスタＴはオン状態とされている。言うまでもないが、選択メモリセルブロックＢＬＫ２０に接続されたブロック選択信号線ＢＳ４、ＢＳ５以外の全てのブロック選択信号線も、ロウデコーダ５０によって“Ｌ”レベルの電位が与えられている。またワード線ＷＬ１６〜ＷＬ２３以外の全てのワード線にも、“Ｈ”レベルの電位が与えられている。
【００３３】
上記の状態で、メモリセルからのデータの読み出しを行う為に、強誘電体メモリはスタンバイ状態からアクティブ状態へと移行する。すなわち、時刻ｔ１において、プリチャージ回路が非活性とされる。これにより、ビット線対ＢＬ０、／ＢＬ０はプリチャージレベルでフローティング状態となる。そして、図示せぬビット線駆動回路が、カラムデコーダ３０によって選択されたビット線ＢＬ０の電位をプリチャージレベルから基準電位Ｖｄｒだけ低下させる。
【００３４】
そして、ビット線ＢＬ０の電位が（Ｖｂｌｐ−Ｖｄｒ）まで下がると（時刻ｔ２）、ビット線駆動回路はビット線ＢＬ０から電気的に分離される。
【００３５】
そして時刻ｔ３において、メモリセルからデータが読み出される。すなわち、ロウデコーダ５０により、ワード線ＷＬ１９が選択される。これにより、ワード線ＷＬ１９に接続されているセルトランジスタＴがオフ状態となる。また、ロウデコーダ５０によりブロック選択信号ＢＳ４、ＢＳ５が“Ｈ”レベルとされ、メモリセルブロックＢＬＫ２０内のブロック選択トランジスタＢＳＴがオン状態となる。これにより、電位（Ｖｂｌｐ−Ｖｄｒ）のビット線ＢＬ０と選択メモリセルとが電気的に接続される。また、プリチャージ電位のビット線／ＢＬと、メモリセルブロックＢＬＫ２１においてワード線ＷＬ１９に接続されたメモリセルとが電気的に接続される。更に、プレート線ドライバ６０−１、６０−２によって、プレート線ＰＬ１、／ＰＬ１に電位ＶＩＮＴが供給される。その結果、選択メモリセルに保持されているデータに応じて、ビット線ＢＬ０、／ＢＬ０の電位が変動する。すなわち、メモリセルに“０”データが保持されている場合には、ビット線ＢＬ０の電位が、プリチャージレベルのビット線／ＢＬ０よりも−ΔＶだけ低くなる。逆に“１”データが保持されている場合には、ビット線ＢＬ０の電位が、プリチャージレベルのビット線／ＢＬよりも＋ΔＶだけ高くなる。
【００３６】
次に、時刻ｔ４において、センスアンプ４０が活性化される。活性化されたセンスアンプ４０は、ビット線対ＢＬ０、／ＢＬ０間に現れた電位差＋ΔＶまたは−ΔＶを検知し、この電位差を増幅する。これにより、メモリセルに“０”データが保持されている場合には、ビット線ＢＬ０の電位は接地電位Ｖｓｓまで下降する。一方、ビット線／ＢＬ０の電位は内部電源電位Ｖａａまで上昇する。逆に“１”データが保持されている場合には、ビット線ＢＬ０の電位は内部電源電位Ｖａａまで上昇し、ビット線／ＢＬ０の電位は接地電位Ｖｓｓまで下降する。
【００３７】
以上のようにして、メモリセルに保持されているデータが読み出される。読み出し後は、データの再書き込み（ｒｅｓｔｏｒｅ）を行った後、再びスタンバイ状態に戻る。
【００３８】
上記構成の強誘電体メモリによれば、半導体チップ内におけるプレート線ドライバの占有面積を削減でき、チップサイズを縮小化出来る。本効果について、以下詳細に説明する。
【００３９】
従来のＴＣ並列ユニット直列接続型強誘電体メモリであると、プレート線毎にプレート線ドライバが設けられている。すなわち、２行のメモリセルブロック毎に１つのプレート線ドライバが必要であった。
【００４０】
しかし、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリであると、２本のプレート線を共通プレート線に共通接続し、共通プレート線毎にプレート線ドライバを設けている。換言すれば、１つのプレート線ドライバが、２本のプレート線によって共用されている。すなわち、４行のメモリセルブロック毎に１つのプレート線ドライバを設ければ足りる。更に言い換えれば、１本のプレート線によって、４行のメモリセルブロックが共通接続されている、と言うことも出来る。従って、プレート線ドライバの数が、従来の１／２で済む。その結果、チップサイズを削減できる。
【００４１】
本実施形態のように、１つのプレート線ドライバを２本のプレート線で共用すると、当然ながらプレート線の配線容量及び配線抵抗が増加する。すなわち、プレート線ドライバの負荷は大きくなる。従って、プレート線の駆動速度を落とさずにプレート線を駆動するためには、プレート線の駆動能力を向上させる必要があり、プレート線ドライバの回路面積は増加する。しかし、一般的に、プレート線ドライバに生ずる負荷は、配線抵抗や配線容量に比べて、強誘電体キャパシタの容量が支配的である。これは、強誘電体キャパシタのキャパシタ絶縁膜の誘電率が非常に大きいため、配線容量に比べて強誘電体キャパシタの容量の方が断然に大きいからである。そのため、プレート線ドライバに対する負荷の殆どは、プレート線に接続されている選択セルキャパシタの数で決まる。
【００４２】
この点、本実施形態に係る構成であると、プレート線ドライバを共用する２本のプレート線は、読み出し時において、「一方のプレート線に接続されているメモリセルブロックが選択された場合、他方のプレート線に接続されているメモリセルブロックは必ず非選択である」、という関係を有する。例えば図１において、プレート線ＰＬ０とプレート線ＰＬ１とは、プレート線ドライバ６０−１を共用している。読み出し時において、例えばプレート線ＰＬ１に接続されているメモリセルブロックＢＬＫ２０が選択されたと仮定する。この際、プレート線ＰＬ０に接続されているメモリセルブロックＢＬＫ００〜ＢＬＫ０３、ＢＬＫ１０〜ＢＬＫ１３は必ず非選択である。そして、非選択のメモリセルブロック内のワード線は、全てが“Ｈ”レベルとされている。すなわち、ワード線ＷＬ０〜ＷＬ１５の全てが“Ｈ”レベルである（勿論、ワード線ＷＬ２４〜ＷＬ３１も非選択）。すると、ワード線が“Ｈ”レベルとされているということは、すなわち、セルキャパシタがセルトランジスタによってショートされているということである。従って、プレート線ドライバからは、非選択メモリセルブロックのセルキャパシタの容量は見えない。前述の例であると、プレート線ドライバから見えるのは、選択メモリセルブロックＢＬＫ２０と同一行内において同一ワード線に接続された選択メモリセルのセルキャパシタ容量だけが見える。そして、メモリセルブロックＢＬＫ００〜ＢＬＫ０３、及びＢＬＫ１０〜ＢＬＫ１３内のセルキャパシタの容量は見えない。従って、１つのプレート線ドライバを２本のプレート線で共用しても、選択されるセルキャパシタの数は従来と変わらない。すなわち、プレート線ドライバの負荷の大きな要因である選択セルキャパシタ数は従来と同じである。そのため、プレート線ドライバの負荷は、２本のプレート線を共通接続した事による配線長の増加を要因とするものだけである。そして、配線長の増加を要因とする負荷の増加は微少（トータルの負荷は従来の２倍以下）なものである。よって、プレート線ドライバの負荷増加を最小限に抑えつつ、プレート線ドライバの占有面積を大幅に削減することが出来、その結果チップサイズを縮小化出来る。
【００４３】
図５は、第１の実施形態の変形例に係るＴＣ並列ユニット直列接続型強誘電体メモリのブロック図である。上記実施形態においては、１つのプレート線ドライバを２本のプレート線で共用する場合について説明した。しかし、必ずしも２本である必要はなく、３本以上のプレート線でプレート線ドライバを共用しても良い。
【００４４】
図示するように、３本のプレート線ＰＬ０〜ＰＬ２は共通プレート線ＣＰＬ０に共通接続され、共通プレート線ＣＰＬ０はプレート線ドライバ６０−１に接続されている。また、３本のプレート線／ＰＬ０〜／ＰＬ２は共通プレート線／ＣＰＬ０に共通接続され、共通プレート線／ＣＰＬ０はプレート線ドライバ６０−２に接続されている。すなわち、３本のプレート線が、１つのプレート線ドライバを共用している。更に言い換えれば、６行のメモリセルブロックが１本のプレート線で共通接続されている。この場合であっても、読み出し時において、所定のプレート線に接続されているメモリセルブロックが選択された場合、その他のプレート線に接続されているメモリセルブロックは必ず非選択である。従って、プレート線ドライバに対しては、セルキャパシタの容量に起因する負荷の増加は無い。その結果、プレート線ドライバの負荷増加を最小限に抑えつつ、プレート線ドライバの数を、従来の１／３に削減出来る。
【００４５】
勿論、１つのプレート線ドライバを共用するプレート線の数は３本に限られず、４本またはそれ以上であって良い。
【００４６】
次に、この発明の第２の実施形態に係る半導体集積回路装置について、図６、図７を用いて説明する。図６は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリのブロック図であり、図７はメモリセルアレイの一部領域の回路図である。本実施形態は、複数のメモリセルアレイ間で、プレート線ドライバを共用するものである。
【００４７】
図示するように、強誘電体メモリ１０は回路ブロック８０、８１、及びプレート線ドライバ６０−１〜６０−４を備えている。回路ブロック８０、８１は、一方が選択されて動作を行う際には、他方は非選択となり動作を行わない、という関係を有している。
【００４８】
各回路ブロック８０、８１の構成は、上記第１の実施形態とほぼ同様である。回路ブロック８０は、メモリセルアレイ２０−１、カラムデコーダ３０−１、センスアンプ４０−１、及びロウデコーダ５０−１を備えている。また回路ブロック８１は、メモリセルアレイ２０−２、カラムデコーダ３０−２、センスアンプ４０−２、及びロウデコーダ５０−２を備えている。
【００４９】
カラムデコーダ３０−１、３０−２、センスアンプ４０−１、４０−２、及びロウデコーダ５０−１、５０−２の動作は、上記第１の実施形態と同様であるので、説明は省略する。また、メモリセルアレイ２０−１、２０−２の構成も、上記第１の実施形態で説明した通りである。なお、上記第１の実施形態と異なり、各メモリセルアレイ内における各プレート線は独立している。図７は、メモリセルアレイ２０−１、２０−２の一部領域の回路図である。図６、図７に示すように、列方向で隣接する２つのメモリセルブロックはプレート線を共用している。すなわち、回路ブロック８０において、メモリセルブロックＢＬＫ００、ＢＬＫ１０、…ＢＬＫ０（ｎ−１）、ＢＬＫ１（ｎ−１）がプレート線ＰＬ００に共通接続され、メモリセルブロックＢＬＫ２０、ＢＬＫ３０、…ＢＬＫ２（ｎ−１）、ＢＬＫ３（ｎ−１）がプレート線ＰＬ１０に共通接続されている。また、メモリセルブロックＢＬＫ０１、ＢＬＫ１１、…ＢＬＫ０ｎ、ＢＬＫ１ｎがプレート線／ＰＬ００に共通接続され、メモリセルブロックＢＬＫ２１、ＢＬＫ３１、…ＢＬＫ２ｎ、ＢＬＫ３ｎがプレート線／ＰＬ１０に共通接続されている。回路ブロック８１においても、メモリセルブロックＢＬＫ００、ＢＬＫ１０、…ＢＬＫ０（ｎ−１）、ＢＬＫ１（ｎ−１）がプレート線ＰＬ０１に共通接続され、メモリセルブロックＢＬＫ２０、ＢＬＫ３０、…ＢＬＫ２（ｎ−１）、ＢＬＫ３（ｎ−１）がプレート線ＰＬ１１に共通接続されている。また、メモリセルブロックＢＬＫ０１、ＢＬＫ１１、…ＢＬＫ０ｎ、ＢＬＫ１ｎがプレート線／ＰＬ０１に共通接続され、メモリセルブロックＢＬＫ２１、ＢＬＫ３１、…ＢＬＫ２ｎ、ＢＬＫ３ｎがプレート線／ＰＬ１１に共通接続されている。
【００５０】
そして、プレート線ＰＬ００、ＰＬ０１は共通プレート線ＣＰＬ０に共通接続され、プレート線／ＰＬ００、／ＰＬ０１は共通プレート線／ＣＰＬ０に共通接続されている。また、プレート線ＰＬ１０、ＰＬ１１は共通プレート線ＣＰＬ１に共通接続され、プレート線／ＰＬ１０、／ＰＬ１１は共通プレート線／ＣＰＬ１に共通接続されている。そして、共通プレート線ＣＰＬ０、／ＣＰＬ０、ＣＰＬ１、／ＣＰＬ１は、それぞれプレート線ドライバ６０−１〜６０−４にそれぞれ接続されている。なお各プレート線ドライバ６０−１〜６０−４は、共通プレート線ＣＰＬ０、／ＣＰＬ０、ＣＰＬ１、／ＣＰＬ１のそれぞれにプレート線電位を与える。
【００５１】
図８は、メモリセルアレイ２０−１、２０−２の一部領域の平面図であり、特に回路ブロック８０、８１の境界付近の平面パターンを示している。なお、各回路ブロック８０、８１におけるメモリセルアレイ２０−１、２０−２の平面パターンは、上記第１の実施形態で説明した図３のパターンと同様であるので説明は省略する。
【００５２】
図示するように、回路ブロック８０、８１は隣接して配置されている。そして、各回路ブロック８０、８１間において、ワード線ＷＬ及びブロック選択信号線ＢＳは、電気的に分離されている。プレート線ＰＬ００とＰＬ０１、プレート線／ＰＬ００と／ＰＬ０１、プレート線ＰＬ１０とＰＬ１１、及びプレート線／ＰＬ１０と／ＰＬ１１は、それぞれ同一行に配置された金属配線層で形成されている。そして、回路ブロック８０、８１間で、互いに共通接続されている。換言すれば、ストライプ状の同一の金属配線層によって、各プレート線が形成されている。各プレート線は、回路ブロック８０、８１間の領域において、共通プレート線となる金属配線層に接続されている。共通プレート線は、ビット線に沿った方向のストライプ形状に形成されており、プレート線ドライバに接続されている。
【００５３】
上記構成のＴＣ並列ユニット直列接続型強誘電体メモリの読み出し動作は、上記第１の実施形態と同様である。但し、前述の通り、２つの回路ブロック８０、８１（メモリセルアレイ２０−１、２０−２）が同時に選択されることはない。
【００５４】
上記構成の強誘電体メモリによれば、第１の実施形態と同様に、半導体チップ内におけるプレート線ドライバの占有面積を削減でき、チップサイズを縮小化出来る。本効果について、以下詳細に説明する。
【００５５】
従来のＴＣ並列ユニット直列接続型強誘電体メモリであると、各メモリセルアレイのプレート線毎にプレート線ドライバが設けられている。すなわち、２つのメモリセルアレイが存在する場合、１つのメモリセルアレイ当たり必要な数の２倍のプレート線ドライバが必要である。例えば図６の例であると、プレート線ＰＬ００、／ＰＬ００、ＰＬ１０、／ＰＬ１０、ＰＬ０１、／ＰＬ０１、ＰＬ１１、及び／ＰＬ１１毎にプレート線ドライバが必要であり、その総数はプレート線の本数と同じ８個である。
【００５６】
しかし、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリであると、２つのメモリセルアレイ間でプレート線を共通プレート線に共通接続し、共通プレート線毎にプレート線ドライバを設けている。換言すれば、１つのプレート線ドライバが、２つのメモリセルアレイ間において、２本のプレート線に共用されている。すなわち、各メモリセルアレイに含まれる２行のメモリセルブロック毎に、１つのプレート線ドライバを設ければ足りる。更に言い換えれば、１本のプレート線によって、４行のメモリセルブロックが共通接続されている、ということも出来る。従って、プレート線ドライバの数が従来の１／２となり、チップサイズを削減できる。
【００５７】
上記第１の実施形態で説明したとおり、１つのプレート線ドライバを２本のプレート線で共用すれば、プレート線ドライバの負荷の原因となる配線容量及び配線抵抗は増加する。しかし、本実施形態に係る構成で有れば、上記第１の実施形態と同様、セルキャパシタの容量を要因とするプレート線ドライバの負荷は従来と変わらない。なぜなら、プレート線ドライバを共用する２つのメモリセルアレイは、同時に選択されることが無いからである。すなわち、一方のメモリセルアレイ中のメモリセルが選択された際には、他方のメモリセルアレイ中のメモリセルは全て非選択である。非選択のメモリセルのセルキャパシタは、セルトランジスタによってショートされているから、その容量はプレート線ドライバからは見えない。従って、プレート線ドライバを複数のプレート線ドライバで共用したことによるプレート線ドライバの負荷の増加分は、配線抵抗や配線容量のみを要因とするものに過ぎない。その結果、プレート線ドライバの負荷増加を最小限に抑えつつ、プレート線ドライバの占有面積を大幅に削減することが出来、その結果チップサイズを縮小化出来る。
【００５８】
なお、本実施形態においては２つのメモリセルアレイ間でプレート線ドライバを共用する例を挙げて説明した。しかし、プレート線ドライバを共用するメモリセルアレイの数は２つに限られず、３個以上であっても良い。
【００５９】
次に、この発明の第３の実施形態に係る半導体集積回路装置について、図９、図１０を用いて説明する。図９は、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリのブロック図であり、図１０はメモリセルアレイの一部領域の回路図である。本実施形態は、上記第１、第２の実施形態を組み合わせたものである。
【００６０】
図示するように、強誘電体メモリ１０は、回路ブロック８０、８１、及びプレート線ドライバ６０−１、６０−２を備えている。回路ブロック８０、８１は、一方が選択されて動作を行う際には、他方は非選択となり動作を行わない、という関係を有している。
【００６１】
各回路ブロック８０、８１の構成は、上記第２の実施形態で説明した構成とほぼ同じである。但し、上記第２の実施形態と異なる点は、メモリセルアレイ２０−１におけるプレート線ＰＬ００、ＰＬ１０が、共通プレート線ＣＰＬ００に共通接続され、プレート線／ＰＬ００、／ＰＬ１０が、共通プレート線／ＣＰＬ００に接続されている点である。また、メモリセルアレイ２０−１におけるプレート線ＰＬ０１、ＰＬ１１が、共通プレート線ＣＰＬ０１に接続され、プレート線ＰＬ０１、ＰＬ１１が、共通プレート線／ＣＰＬ０１に接続されている点である。そして、共通プレート線ＣＰＬ００、ＣＰＬ０１はプレート線ドライバ６０−１に接続され、共通プレート線／ＣＰＬ００、／ＣＰＬ０１はプレート線ドライバ６０−２に接続されている。プレート線ドライバ６０−１は、共通プレート線ＣＰＬ００、ＣＰＬ０１にプレート電位を与え、プレート線ドライバ６０−２は、共通プレート線／ＣＰＬ００、／ＣＰＬ０１にプレート電位を与える。
【００６２】
図１１は、メモリセルアレイ２０−１、２０−２の一部領域の平面図であり、特に回路ブロック８０、８１の境界付近の平面パターンを示している。
【００６３】
図示するように、各回路ブロック８０、８１の平面パターンは、上記第１の実施形態と同様であり、図３におけるＣＰＬ０をＣＰＬ００またはＣＰＬ０１、／ＣＰＬ０を／ＣＰＬ００または／ＣＰＬ０１に置き換えたものであるので説明は省略する。そして、回路ブロック８０、８１は、２つのプレート線ドライバ６０−１、６０−２に対して略線対称に配置され、回路ブロック８０、８１間に配置されたプレート線ドライバ６０−１、６０−２の各々に、共通プレート線ＣＰＬ００、ＣＰＬ０１、及び共通プレート線／ＣＰＬ００、／ＣＰＬ０１が接続されている。
【００６４】
上記構成のＴＣ並列ユニット直列接続型強誘電体メモリの読み出し動作は、上記第２の実施形態と同様である。
【００６５】
上記のように、本実施形態に係る強誘電体メモリによれば、上記第１、第２の実施形態で説明した効果を併せて得ることが出来る。
【００６６】
上記第２の実施形態で説明したように、各メモリセルアレイのプレート線毎にプレート線ドライバが設けられている。すなわち、図９の例であると、必要なプレート線ドライバの数は、プレート線の本数と同じ８個である。
【００６７】
しかし、本実施形態に係るＴＣ並列ユニット直列接続型強誘電体メモリであると、各回路ブロックにおいて、２本のプレート線を共通プレート線に接続している。そして、２つのメモリセルアレイ間における２本の共通プレート線毎にプレート線ドライバを設けている。換言すれば、換言すれば、１つのプレート線ドライバが、２つのメモリセルアレイ間において、４本のプレート線に共用されている。すなわち、各メモリセルアレイに含まれる４行のメモリセルブロック毎に、１つのプレート線ドライバを設ければ足りる。更に言い換えれば、１本のプレート線によって、８行のメモリセルブロックが共通接続されている、ということも出来る。従って、プレート線ドライバの数が従来の１／４となり、チップサイズを削減できる。
【００６８】
上記第１、第２の実施形態で説明したとおり、１つのプレート線ドライバを複数のプレート線ドライバで共用すれば、プレート線ドライバの負荷の原因となる配線容量及び配線抵抗は増加する。しかし、本実施形態に係る構成で有れば、上記第１、第２の実施形態と同様、セルキャパシタの容量を要因とするプレート線ドライバの負荷は従来と変わらない。なぜなら、プレート線ドライバを共用する２つのメモリセルアレイは、同時に選択されることが無いからである。更に、同一メモリセルアレイ内でプレート線ドライバを共用するメモリセルブロックも、読み出し時に同時に選択されることがないからである。従って、プレート線ドライバを複数のプレート線ドライバで共用したことによるプレート線ドライバの負荷の増加分は、配線抵抗や配線容量のみを要因とするものに過ぎない。その結果、プレート線ドライバの負荷増加を最小限に抑えつつ、プレート線ドライバの占有面積を大幅に削減することが出来、その結果チップサイズを縮小化出来る。
【００６９】
なお、プレート線及び共通プレート線の配線パターンは、プレート線ドライバを４本のプレート線で共用できるもので有れば良く、例えば図１２に示すようなパターンであっても良い。すなわち、メモリセルアレイ２０−１、２０−２のそれぞれにおけるプレート線ＰＬ０、ＰＬ０が、第１方向に沿ったストライプ形状の１本の金属配線層によって形成されている。プレート線ＰＬ１、／ＰＬ０、／ＰＬ１も同様である。そして、第２方向に沿ったストライプ形状の金属配線層によって、共通プレート線ＣＰＬ００、／ＣＰＬ００、ＣＰＬ０１、／ＣＰＬ０１が形成されている。このようなパターンであっても、上記第３の実施形態と同様の効果が得られる。
【００７０】
また、図１３に示すように、共通プレート線ＣＰＬ００とＣＰＬ０１、並びに／ＣＰＬ００と／ＣＰＬ０１を共通接続した後で、それぞれをプレート線ドライバ６０−１、６０−２に接続しても良い。
【００７１】
更に、上記実施形態ではメモリセルアレイ毎に２本のプレート線でプレート線ドライバを共用する例を示したが、勿論、メモリセルアレイ毎に３本以上のプレート線で共用しても良い。また、プレート線ドライバを共用するプレート線の本数は、メモリセルアレイ毎に異なっていても良い。更に、上記実施形態では、２つのメモリセルアレイ間でプレート線ドライバを共用しているが、３つ以上のメモリセルアレイ間で共用しても良い。
【００７２】
上記のように、この発明の第１乃至第３の実施形態によれば、読み出し動作時に同時選択されることのない関係にある複数のメモリセルブロックを、共通のプレート線に接続している。換言すれば、読み出し動作時に同時選択されることのない関係にある複数のメモリセルブロックが、１つのプレート線ドライバを共用している。非選択のメモリセルにおいては、ワード線が“Ｈ”レベルとされているので、セルキャパシタの両端はショートされている。従って、非選択メモリセルのセルキャパシタ容量は、プレート線ドライバからは見えない。よって、プレート線ドライバの負荷の増加を最小限に抑えつつ、プレート線ドライバの数を削減でき、チップサイズを縮小化出来る。
【００７３】
なお、上記第１乃至第３の実施形態では、１つのメモリセルアレイ当たり、２本、または３本のプレート線でプレート線ドライバを共用する例について説明した。しかし、図１４のブロック図に示すように、メモリセルアレイ内の全てのプレート線対ＰＬ０、／ＰＬ０、…ＰＬｊ、／ＰＬｊ（ｊは自然数）を、共通プレート線対に共通接続し、全てのプレート線対毎に、プレート線ドライバ６０−１、６０−２を共用しても良い。
【００７４】
また、上記第１乃至第３の実施形態では、２つのメモリセルで１つのデータを保持する場合について説明した。しかし、１つのメモリセルで１つのデータを保持する場合にも適用できることは言うまでもない。図１５はそのような場合におけるＴＣ並列ユニット直列接続型強誘電体メモリのブロック図である。
【００７５】
図示するように、（ｍ＋１）×（ｎ＋１）個のメモリセルブロックが、マトリクス状に配置されて、メモリセルアレイ２０が形成されている。そして、同一列のメモリセルブロックの一端は、ビット線ＢＬ０〜ＢＬｎに共通接続されている。また隣接する２行のメモリセルブロックの他端は、プレート線ＰＬ０〜ＰＬｊ（ｊ＝（ｍ−１）／２）に共通接続されている。そして、隣接する２本のプレート線が、共通プレート線ＣＰＬ０〜ＣＰＬｋ（ｋ＝（ｊ−１）／２）に接続されている。更に、共通プレート線ＣＰＬ０〜ＣＰＬｋは、それぞれプレート線ドライバ６０−１〜６０−（ｋ＋１）に接続されている。
【００７６】
このように、１つのメモリセルで１つのデータを保持する場合にも、上記第１乃至第３の実施形態は適用できる。勿論、３本以上のプレート線が１つのプレート線ドライバを共用しても良い。また、図１６のブロック図に示すように、プレート線ドライバ６０を全てのプレート線ＰＬ０〜ＰＬｊで共用しても良い。この場合、１つのメモリセルアレイ当たり、必要なプレート線ドライバの数は１個で足りる。更に、図１７のブロック図に示すように、複数のメモリセルアレイ間でプレート線ドライバ６０−１〜６０−３を共用しても良い。
【００７７】
なお、上記実施形態によれば、チップサイズの低減が可能となる。従って、１つの半導体チップ上に、ロジックＬＳＩと、上記実施形態に係る強誘電体メモリとを合わせて搭載する（混載化）場合において、高集積化等の観点からも有効である。
【００７８】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００７９】
【発明の効果】
以上説明したように、この発明によれば、チップサイズを低減できる半導体集積回路装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る強誘電体メモリのブロック図。
【図２】この発明の第１の実施形態に係る強誘電体メモリが備えるメモリセルアレイの回路図。
【図３】この発明の第１の実施形態に係る強誘電体メモリが備えるメモリセルアレイの平面図。
【図４】この発明の第１の実施形態に係る強誘電体メモリのデータ読み出し時における、各種信号のタイミングチャート。
【図５】この発明の第１の実施形態の変形例に係る強誘電体メモリのブロック図。
【図６】この発明の第２の実施形態に係る強誘電体メモリのブロック図。
【図７】この発明の第２の実施形態に係る強誘電体メモリが備えるメモリセルアレイの回路図。
【図８】この発明の第２の実施形態に係る強誘電体メモリが備えるメモリセルアレイの平面図。
【図９】この発明の第３の実施形態に係る強誘電体メモリのブロック図。
【図１０】この発明の第３の実施形態に係る強誘電体メモリが備えるメモリセルアレイの回路図。
【図１１】この発明の第３の実施形態に係る強誘電体メモリが備えるメモリセルアレイの平面図。
【図１２】この発明の第３の実施形態の第１変形例に係る強誘電体メモリが備えるメモリセルアレイの平面図。
【図１３】この発明の第３の実施形態の第２変形例に係る強誘電体メモリが備えるメモリセルアレイの平面図。
【図１４】この発明の第１乃至第３の実施形態の第１変形例に係る強誘電体メモリのブロック図。
【図１５】この発明の第１乃至第３の実施形態の第２変形例に係る強誘電体メモリのブロック図。
【図１６】この発明の第１乃至第３の実施形態の第３変形例に係る強誘電体メモリのブロック図。
【図１７】この発明の第１乃至第３の実施形態の第４変形例に係る強誘電体メモリのブロック図。
【符号の説明】
１０…強誘電体メモリ、２０、２０−１、２０−２…メモリセルアレイ、３０、３０−１、３０−２…カラムデコーダ、４０、４０−１、４０−２…センスアンプ、５０、５０−１、５０−２…ロウデコーダ、６０、６０−１〜６０−４…プレート線ドライバ、７０…半導体基板、７１…キャパシタ下部電極、７２…キャパシタ上部電極、８０、８１…回路ブロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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