(57)【要約】【課題】複数の差動ＡＢ級増幅回路を備える駆動回路および処理回路を更に高集積化および低消費電力化する。【解決手段】共通バイアス回路２が、テストモード時に、１対のＮおよびＰチャネル差動バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え出力し、１対のＰおよびＮチャネル定電流バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え出力し、１対のＰおよびＮチャネルシフトバイアス電圧を電源レベルおよび接地レベルへそれぞれ切り換え出力して、差動ＡＢ級増幅回路１における１対のＮおよびＰ受け差動増幅器１１，１２の定電流ＭＯＳトランジスタ１１１，１２１と、１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１３３，１３４と、１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６とをそれぞれ制御する。【選択図】図１
2005124120.tif 000002
【特許請求の範囲】
【請求項１】
それぞれボルテージフォロア接続され複数のアナログ信号を並列入力し複数のデータ線を並列駆動する複数の差動ＡＢ級増幅回路と、これら複数の差動ＡＢ級増幅回路へ共通にバイアス電圧を供給する共通バイアス回路とを備える駆動回路において、
前記差動ＡＢ級増幅回路が、１対の正転および反転入力端子をそれぞれ入力接続し１対のＮおよびＰチャネル差動バイアス電圧によりそれぞれ定電流制御された１対のＮおよびＰ受け差動増幅器と、
出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続され前記１対のＮおよびＰ受け差動増幅器の出力線をそれぞれゲートに接続した１対のＰおよびＮチャネル出力段ＭＯＳトランジスタと、
前記Ｎ受け差動増幅器の出力線−電源端子間および前記Ｐ受け差動増幅器の出力線−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル定電流バイアス電圧をそれぞれゲートに入力した１対のＰおよびＮチャネル定電流ＭＯＳトランジスタと、
前記１対のＮおよびＰ受け差動増幅器の出力線間に並列接続され１対のＰおよびＮチャネルシフトバイアス電圧をそれぞれゲートに入力しレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタとを備え、
前記共通バイアス回路が、テストモード時に、前記１対のＮおよびＰチャネル差動バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え出力し前記１対のＰおよびＮチャネル定電流バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え出力し前記１対のＰおよびＮチャネルシフトバイアス電圧を電源レベルおよび接地レベルへそれぞれ切り換え出力することを特徴とする駆動回路。
【請求項２】
前記共通バイアス回路が、定電流源と、
テストモード時にオフするスイッチと、
これら定電流源およびスイッチを直列接続した直列回路の回路電流に対応してチャネル別に複数のミラー電流を複数の出力端からそれぞれ出力する１対のＰおよびＮチャネル電流ミラー回路と、
これら１対のＰおよびＮチャネル電流ミラー回路の入力端−電源端子間および入力端−接地端子間にチャネル別に接続されテストモード時にそれぞれオンする１対のスイッチと、
前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に接続されゲートおよびドレインをそれぞれ共通接続した１対のＰおよびＮチャネルＭＯＳトランジスタと、
テストモード時にそれぞれオフする１対のスイッチと、
これら１対のＰおよびＮチャネルＭＯＳトランジスタおよび１対のスイッチをチャネル別に直列接続した１対の直列回路の一端にチャネル別に一端を接続して前記１対のＰおよびＮチャネル定電流バイアス電圧の出力ノードとしチャネル別に他端を接地端子および電源端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備える、請求項１記載の駆動回路。
【請求項３】
ゲートおよびドレインをそれぞれ共通接続した２つのＰチャネルＭＯＳトランジスタおよび２つのＮチャネルＭＯＳトランジスタを前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に直列接続した１対のＰおよびＮチャネル直列回路と、
これら１対のＰおよびＮチャネル直列回路の一端にチャネル別に一端を接続して前記１対のＰおよびＮチャネルシフトバイアス電圧の出力ノードとしチャネル別に他端を電源端子および接地端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備える、請求項２記載の駆動回路。
【請求項４】
前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に接続されゲートおよびドレインをそれぞれ共通接続した１対のＰおよびＮチャネルＭＯＳトランジスタと、
これら１対のＰおよびＮチャネルＭＯＳトランジスタのドレインにチャネル別に一端を接続して前記１対のＰおよびＮチャネル差動バイアス電圧の出力ノードとしチャネル別に他端を電源端子および接地端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備える、請求項２または３記載の駆動回路。
【請求項５】
前記１対のＰおよびＮチャネル電流ミラー回路の入力端が、前記１対のＰおよびＮチャネル差動バイアス電圧の出力ノードである、請求項２または３記載の駆動回路。
【請求項６】
複数のアナログ信号を並列入力し並列増幅する複数の差動ＡＢ級増幅回路と、これら複数の差動ＡＢ級増幅回路へ共通にバイアス電圧を供給する共通バイアス回路とを備える処理回路において、
前記差動ＡＢ級増幅回路が、
１対の正転および反転入力端子をそれぞれ入力接続し１対のＮおよびＰチャネル差動バイアス電圧によりそれぞれ定電流制御された１対のＮおよびＰ受け差動増幅器と、
出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続され前記１対のＮおよびＰ受け差動増幅器の出力線をそれぞれゲートに接続した１対のＰおよびＮチャネル出力段ＭＯＳトランジスタと、
前記Ｎ受け差動増幅器の出力線−電源端子間および前記Ｐ受け差動増幅器の出力線−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル定電流バイアス電圧をそれぞれゲートに入力した１対のＰおよびＮチャネル定電流ＭＯＳトランジスタと、
前記１対のＮおよびＰ受け差動増幅器の出力線間に並列接続され１対のＰおよびＮチャネルシフトバイアス電圧をそれぞれゲートに入力しレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタとを備え、
前記共通バイアス回路が、テストモード時に、前記１対のＮおよびＰチャネル差動バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え出力し前記１対のＰおよびＮチャネル定電流バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え出力し前記１対のＰおよびＮチャネルシフトバイアス電圧を電源レベルおよび接地レベルへそれぞれ切り換え出力することを特徴とする処理回路。
【請求項７】
前記共通バイアス回路が、定電流源と、
テストモード時にオフするスイッチと、
これら定電流源およびスイッチを直列接続した直列回路の回路電流に対応してチャネル別に複数のミラー電流を複数の出力端からそれぞれ出力する１対のＰおよびＮチャネル電流ミラー回路と、
これら１対のＰおよびＮチャネル電流ミラー回路の入力端−電源端子間および入力端−接地端子間にチャネル別に接続されテストモード時にそれぞれオンする１対のスイッチと、
前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に接続されゲートおよびドレインをそれぞれ共通接続した１対のＰおよびＮチャネルＭＯＳトランジスタと、
テストモード時にそれぞれオフする１対のスイッチと、
これら１対のＰおよびＮチャネルＭＯＳトランジスタおよび１対のスイッチをチャネル別に直列接続した１対の直列回路の一端にチャネル別に一端を接続して前記１対のＰおよびＮチャネル定電流バイアス電圧の出力ノードとしチャネル別に他端を接地端子および電源端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備える、請求項６記載の処理回路。
【請求項８】
ゲートおよびドレインをそれぞれ共通接続した２つのＰチャネルＭＯＳトランジスタおよび２つのＮチャネルＭＯＳトランジスタを前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に直列接続した１対のＰおよびＮチャネル直列回路と、
これら１対のＰおよびＮチャネル直列回路の一端にチャネル別に一端を接続して前記１対のＰおよびＮチャネルシフトバイアス電圧の出力ノードとしチャネル別に他端を電源端子および接地端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備える、請求項７記載の処理回路。
【請求項９】
前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に接続されたゲートおよびドレインをそれぞれ共通接続し１対のＰおよびＮチャネルＭＯＳトランジスタと、
これら１対のＰおよびＮチャネルＭＯＳトランジスタのドレインにチャネル別に一端を接続して前記１対のＰおよびＮチャネル差動バイアス電圧の出力ノードとしチャネル別に他端を電源端子および接地端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備える、請求項７または８記載の処理回路。
【請求項１０】
前記１対のＰおよびＮチャネル電流ミラー回路の入力端が、前記１対のＰおよびＮチャネル差動バイアス電圧の出力ノードである、請求項７または８記載の処理回路。
【請求項１１】
１対の正転および反転入力端子をそれぞれ入力接続し１対のＮおよびＰチャネル差動バイアス電圧によりそれぞれ定電流制御された１対のＮおよびＰ受け差動増幅器と、
前記Ｎ受け差動増幅器の出力線−電源端子間および前記Ｐ受け差動増幅器の出力線−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル定電流バイアス電圧をそれぞれゲートに入力した１対のＰおよびＮチャネル定電流ＭＯＳトランジスタと、
前記１対のＮおよびＰ受け差動増幅器の出力線間に並列接続され１対のＰおよびＮチャネルシフトバイアス電圧にゲートを接続しレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタと、
出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続され前記１対のＮおよびＰ受け差動増幅器の出力線をそれぞれゲートに接続した１対のＰおよびＮチャネル出力段ＭＯＳトランジスタとを備える差動ＡＢ級増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、駆動回路および処理回路に関し、特に、複数の差動ＡＢ級増幅回路を備える駆動回路および処理回路に関する。
【背景技術】
【０００２】
従来、この種の駆動回路または処理回路は、複数の差動ＡＢ級増幅回路を備え、複数のアナログデータ線の並列駆動または複数のアナログ信号の並列増幅を低消費電力で行うために用いられてきた。なお、本発明の駆動回路および処理回路は、同等の特徴部を備えるため、以下、本明細書では、これら駆動回路および処理回路を代表して、例えば、表示装置の駆動回路について説明する。
【０００３】
この従来の表示装置の駆動回路は、例えばＬＣＤパネルの各列のデータ線などの容量性負荷を並列に電圧駆動し表示データに応じた各列のアナログ信号を並列出力するため、電源ライン間の全電源電圧範囲で入出力可能な、いわゆるＲａｉｌ−Ｔｏ−Ｒａｉｌ入出力可能な複数の差動ＡＢ級増幅器をそれぞれボルテージフォロア接続して用いてきた。
【０００４】
例えば、図５は、この従来の表示装置の駆動回路の構成例および表示パネルを示すブロック図である。
【０００５】
この従来の表示装置の駆動回路は、制御回路４，階調電源５，走査線駆動回路６およびデータ線駆動回路７を備え、表示パネル８を駆動する。
【０００６】
ここで、表示パネル８は、薄膜ＭＯＳトランジスタ（ＴＦＴ）をスイッチ素子に用いたアクティブマトリクス駆動方式のカラー液晶パネルであり、行方向および列方向にそれぞれ所定間隔で設けられた走査線およびデータ線の交点に画素を行列配置し、各画素は、等価的に容量性負荷である液晶容量と、走査線にゲートを接続したＴＦＴとをデータ線および共通電極線の間に直列接続して備える。
【０００７】
この表示パネル８の各行の走査線には、水平同期信号および垂直同期信号などに基づいて走査線駆動回路７により生成された走査パルスが印加され、表示パネル８の各列のデータ線には、共通電極線に共通電位Ｖｃｏｍを印加している状態において、デジタル表示データに基づいてデータ線駆動回路７により色ごとに生成されたアナログデータ信号が印加される。これにより、表示パネル８には、カラーの文字や画像などが表示される。
【０００８】
次に、本発明に関連しているデータ線駆動回路７について、主に説明する。このデータ線駆動回路７は、各列の表示データを階調電圧の択一によりそれぞれＤ／Ａ変換するＤ／Ａ変換回路７１と、インピーダンス変換し各列のデータ線を駆動しアナログ表示データ信号を出力する出力回路７２を備え、この出力回路７２は、それぞれボルテージフォロア接続されＲａｉｌ−Ｔｏ−Ｒａｉｌ入出力可能な複数の差動ＡＢ級増幅回路１と、これら複数の差動ＡＢ級増幅回路１へ共通のバイアス電圧を供給する共通バイアス回路２とを備える。
【０００９】
この従来のデータ線駆動回路７の出力回路７２は、消費電力の少ない差動ＡＢ級増幅回路１を用い、且つ、共通バイアス回路２との組み合わせにより、差動ＡＢ級増幅回路１の複数配列による回路規模増大を抑制して複数のデータ線を並列に駆動でき、回路面積が節減され、低消費電力化される。
【００１０】
図６は、上述の差動ＡＢ級増幅回路１の従来例１を示す回路図である。この差動ＡＢ級増幅回路１は、差動増幅器１７およびＡＢ級出力回路１８を備え、例えば、特許文献１の第１図記載のＡＢ級出力回路におけるドライバとして、Ｒａｉｌ−Ｔｏ−Ｒａｉｌ入力可能な、一般的な差動増幅器１７を用いることにより得られ、Ｒａｉｌ−Ｔｏ−Ｒａｉｌ入出力可能となる。
【００１１】
差動増幅器１７は、Ｎ受け差動増幅ミラー出力部１７１およびＰ受け差動増幅部１７２を備える。
【００１２】
Ｎ受け差動増幅ミラー出力部１７１は、正転入力端子Ｖｉｎ（＋）および反転入力端子Ｖｉｎ（−）をゲートに接続した１対のＮチャネル差動ＭＯＳトランジスタ１１２，１１３と、これら１対のＮチャネル差動ＭＯＳトランジスタ１１２，１１３の負荷として接続された１対のＰチャネル負荷ＭＯＳトランジスタ１１４，１１５と、これら１対のＰチャネル負荷ＭＯＳトランジスタ１１４，１１５の差動電流のミラー電流Ｉ４，Ｉ５をＰ受け差動増幅部１７２の１対のＮチャネル負荷ＭＯＳトランジスタ１２４，１２５へ加算出力する１対のＰチャネルミラー出力ＭＯＳトランジスタ１１７，１１８と、１対のＮチャネル差動ＭＯＳトランジスタ２１，２２のソースに定電流Ｉ１を供給する定電流源１１６とを備える。
【００１３】
また、Ｐ受け差動増幅部１７２は、反転入力端子Ｖｉｎ（−）および正転入力端子Ｖｉｎ（＋）をゲートに接続した１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３と、これら１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３の電流ミラー型負荷として接続された１対のＮチャネル負荷ＭＯＳトランジスタ１２４，１２５と、１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３のソースに定電流Ｉ２を供給する定電流源１２６とを備え、Ｐチャネル差動ＭＯＳトランジスタ１２３のドレインからＡＢ級出力回路１８のＮチャネル出力段ＭＯＳトランジスタ１３２のゲートへ出力する。
【００１４】
ＡＢ級出力回路１８は、出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続された１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２と、これら１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２のゲート−電源端子間およびゲート−接地端子間にそれぞれ接続された１対の定電流源１３７，１３８と、これら１対の定電流源１３７，１３８の間に並列接続され１対の定電圧源１３９，１４０にゲートをそれぞれ接続しレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６と、電源端子，接地端子よりダイオード接続Ｐ，ＮチャネルＭＯＳトランジスタの直列２段分の閾値だけ低い，高い電圧を供給する１対の定電圧源１３９，１４０とを備える。
【００１５】
なお、この従来例の複数の差動ＡＢ級増幅回路１のバイアス部を共通化する場合、差動ＡＢ級増幅回路の定電流源１１６，１２６，１３７および１３８をそれぞれ電流ミラー回路構成とし、それらのミラー出力である定電流ＭＯＳトランジスタおよびミラー入力ＭＯＳトランジスタを分離し、共通バイアス回路２は、差動ＡＢ級増幅回路１の定電流ＭＯＳトランジスタのゲートにバイアス電圧を供給するミラー入力ＭＯＳトランジスタと、定電圧源１３９，１４０とを備える構成になる。
【００１６】
この従来の差動ＡＢ級増幅回路において、差動増幅器１７の２つの定電流源１１６，１２６は、通常、それぞれＮ，ＰチャネルＭＯＳトランジスタの電流ミラー回路で構成される。定電流源１２６のＰチャネルＭＯＳトランジスタが正常動作する入力電圧範囲は、ＶＳＳ以上、ＶＤＤ−［Ｖｇｓ＋Ｖｄｓ（ｓａｔ）］以下である。ＶＤＤ−［Ｖｇｓ＋Ｖｄｓ（ｓａｔ）］以上の入力電圧範囲では、定電流源１１６を構成するＮチャネルＭＯＳトランジスタの電流ミラー回路が正常動作しており、それぞれ電流ミラー回路を構成する２組のＰチャネルＭＯＳトランジスタ１１４，１１７と１１５，１１８とにより、バイアス電流Ｉ１による差動電流のミラー電流Ｉ４，Ｉ５が折り返され、Ｎチャネル負荷ＭＯＳトランジスタ１２４，１２５に供給される。そのため、差動増幅部分が、接地端子から電源端子までの入力電圧範囲で動作し、Ｒａｉｌ−ｔｏ−ｒａｉｌ入力可能となり、差動ＡＢ級増幅回路がＲａｉｌ−ｔｏ−ｒａｉｌ入出力可能となる。
【００１７】
図７は、上述の差動ＡＢ級増幅回路の従来例２を示す回路図である（特許文献２参照）。この従来の差動ＡＢ級増幅回路１は、Ｎ受け差動増幅器１１，Ｐ受け差動増幅器１２およびＡＢ級出力回路１３を備え、Ｒａｉｌ−Ｔｏ−Ｒａｉｌ入出力が可能である。
【００１８】
Ｎ受け差動増幅器１１は、反転入力端子Ｖｉｎ（−）および正転入力端子Ｖｉｎ（＋）をゲートに接続した１対のＮチャネル差動ＭＯＳトランジスタ１１２，１１３と、これら１対のＮチャネル差動ＭＯＳトランジスタ１１２，１１３に接続された電流ミラー型の１対のＰチャネル負荷ＭＯＳトランジスタ１１４，１１５と、バイアス電圧ＢＮをゲートに入力し１対のＮチャネル差動ＭＯＳトランジスタ１１２，１１３のソースに定電流Ｉ１を供給するＮチャネル定電流源ＭＯＳトランジスタ１１１とを備え、Ｎチャネル差動ＭＯＳトランジスタ１１３のドレインからＡＢ級出力回路のＰチャネル出力段ＭＯＳトランジスタ１３１のゲートへ出力する。
【００１９】
Ｐ受け差動増幅器１２は、反転入力端子Ｖｉｎ（−）および正転入力端子Ｖｉｎ（＋）をゲートに接続した１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３と、これら１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３に接続された電流ミラー型の１対のＮチャネル負荷ＭＯＳトランジスタ１２４，１２５と、バイアス電圧ＢＰをゲートに入力し１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３のソースに定電流Ｉ２を供給するＮチャネル定電流源ＭＯＳトランジスタ１２１とを備え、Ｐチャネル差動ＭＯＳトランジスタ１２３のドレインからＡＢ級出力回路１３のＮチャネル出力段ＭＯＳトランジスタ１３２のゲートへ出力する。
【００２０】
ＡＢ級出力回路１３は、出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続され１対のＮおよびＰ受け差動増幅器１１，１２の出力線をそれぞれゲートに接続した１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２と、Ｎ受け差動増幅器１１の出力線−電源端子間およびＰ受け差動増幅器１２の出力線−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル定電流バイアス電圧ＢＰ，ＢＮをそれぞれゲートに入力した１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１３３，１３４と、１対のＮおよびＰ受け差動増幅器１１，１２の出力線間に並列接続されレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６とを備える。
【００２１】
また、このＡＢ級出力回路１３は、１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６のゲート−電源端子間およびゲート−接地端子間にそれぞれ接続されバイアス電圧ＢＰ，ＢＮをゲートに入力した１対のＰおよびＮチャネルミラー出力ＭＯＳトランジスタ１４１，１４２と、１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６のゲート−電源端子間およびゲート−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２のミラー電流Ｉ７，Ｉ６を流す１対のＰおよびＮチャネルミラー出力ＭＯＳトランジスタ１４３，１４４とを備える。
【００２２】
更に、この従来例のＡＢ級出力回路では、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２のゲートおよび出力端子Ｖｏｕｔの間に位相補償用の１対のミラー容量１４５，１４６が追加接続され、差動ＡＢ級増幅回路が良好な周波数特性を有している。
【００２３】
なお、この従来例の複数の差動ＡＢ級増幅回路へバイアス電圧ＢＰ，ＢＮを供給する共通バイアス回路２は、電流ミラー回路のＰおよびＮチャネルミラー入力ＭＯＳトランジスタを備える構成になる。
【００２４】
この従来の差動ＡＢ級増幅回路１において、１対のＮおよびＰチャネルミラー出力ＭＯＳトランジスタ１４２，１４１は、バイアス電圧ＢＮ，ＢＰをゲートに入力して電流ミラー制御され、１対のＰおよびＮチャネルミラー出力ＭＯＳトランジスタ１４３，１４４は、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２と同じく電流ミラー制御され、それらの接続点が１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６のゲートに接続されている。従って、１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６のゲート電圧が、従来例１と異なり定電圧でなく、差動ＡＢ級増幅回路１の出力状態によりダイナミックに変動し、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２の一方のみを電流ミラー動作状態とし、アイドリング電流を小さい値に制御し、クロスオーバ歪を低減している。
【００２５】
また、上述した、図６，図７の複数の差動ＡＢ級増幅回路および共通バイアス回路において、図示されていないが、テストモード時に、定電流源または定電流ＭＯＳトランジスタおよびシフトＭＯＳトランジスタがオフするように制御され、且つ、テストモード時にオンする１対のＰおよびＮチャネルテストＭＯＳトランジスタが、ＡＢ級出力回路の１対のＰおよびＮチャネル出力段ＭＯＳトランジスタのゲート−電源端子間およびゲート−接地端子間にそれぞれ追加接続され、テストモード時に、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタをそれぞれオフさせ、これら出力ＭＯＳトランジスタのアイドリング電流をゼロにしている。これにより、テストモード時に、全ての回路電流パスがオフされ、データ線駆動回路としてのチップリーク電流を測定することができる。
【００２６】
【特許文献１】特開昭６１−３５００４号公報（第１図）
【特許文献２】特開２００１−１７７３５２号公報（図４）
【発明の開示】
【発明が解決しようとする課題】
【００２７】
しかしながら、上述した従来の駆動回路における差動ＡＢ級増幅回路には、いくつかの問題がある。
【００２８】
図６に示した従来例１の差動ＡＢ級増幅回路の問題点は、Ｒａｉｌ−ｔｏ−ｒａｉｌ入出力可能であるが、ＶＤＤ−［Ｖｇｓ＋Ｖｄｓ（ｓａｔ）］以上の入力電圧範囲では、バイアス電流Ｉ１による差動電流のミラー電流Ｉ４，Ｉ５の折り返しが必要となっているため、折返しミラー回路により素子数も増加するだけでなく、折返しミラー電流Ｉ４，Ｉ５の分、消費電流が増大し、高集積化および低消費電力化の妨げにもなることである。
【００２９】
また、図７に示した従来例２の差動ＡＢ級増幅回路の問題点は、この差動ＡＢ級増幅回路をデータ線駆動回路の出力回路として複数個用いた場合、１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６のゲート電圧は、差動ＡＢ級増幅回路１の出力状態により変動するため、複数の差動ＡＢ級増幅回路１の１対のＰおよびＮチャネルＭＯＳトランジスタ１３５，１３６のゲートを共通接続できず、差動ＡＢ級増幅回路ごとに電流ミラー回路を構成する４つのミラー出力ＭＯＳトランジスタ１４１〜１４４が必要となり、高集積化の妨げとなることである。
【００３０】
また、差動ＡＢ級増幅回路の出力段ＭＯＳトランジスタのアイドリング電流を電流ミラーで制御しているため、図７に示した４つのミラー出力ＭＯＳトランジスタ１４１〜１４４による電流ミラー電流Ｉ６，Ｉ７の分、消費電流が増大することである。
【００３１】
また、これら差動ＡＢ級増幅回路１をデータ線駆動回路７の出力回路７２として用いた場合、テストモード時に、全ての回路電流パスをオフさせるために、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタのゲート−電源端子間およびゲート−接地端子間に１対のＰおよびＮチャネルテストＭＯＳトランジスタを追加し、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタのゲート電圧を電源レベルおよび接地レベルに固定している。表示装置の駆動回路には、差動ＡＢ級増幅回路１が１チップにつき３００〜５００個使われ、ＰまたはＮチャネルテストＭＯＳトランジスタが６００〜１０００個必要となり、高集積化の妨げとなることである。
【００３２】
従って、本発明の目的は、複数の差動ＡＢ級増幅回路を備える駆動回路および処理回路を更に高集積化および低消費電力化することにある。
【課題を解決するための手段】
【００３３】
そのため、本発明は、それぞれボルテージフォロア接続され複数のアナログ信号を並列入力し複数のデータ線を並列駆動する複数の差動ＡＢ級増幅回路と、これら複数の差動ＡＢ級増幅回路へ共通にバイアス電圧を供給する共通バイアス回路とを備える駆動回路において、
前記差動ＡＢ級増幅回路が、１対の正転および反転入力端子をそれぞれ入力接続し１対のＮおよびＰチャネル差動バイアス電圧によりそれぞれ定電流制御された１対のＮおよびＰ受け差動増幅器と、
出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続され前記１対のＮおよびＰ受け差動増幅器の出力線をそれぞれゲートに接続した１対のＰおよびＮチャネル出力段ＭＯＳトランジスタと、
前記Ｎ受け差動増幅器の出力線−電源端子間および前記Ｐ受け差動増幅器の出力線−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル定電流バイアス電圧をそれぞれゲートに入力した１対のＰおよびＮチャネル定電流ＭＯＳトランジスタと、
前記１対のＮおよびＰ受け差動増幅器の出力線間に並列接続され１対のＰおよびＮチャネルシフトバイアス電圧をそれぞれゲートに入力しレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタとを備え、
前記共通バイアス回路が、テストモード時に、前記１対のＮおよびＰチャネル差動バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え前記１対のＰおよびＮチャネル定電流バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え前記１対のＰおよびＮチャネルシフトバイアス電圧を電源レベルおよび接地レベルへそれぞれ切り換えている。
【００３４】
また、本発明は、複数のアナログ信号を並列入力し並列増幅する複数の差動ＡＢ級増幅回路と、これら複数の差動ＡＢ級増幅回路へ共通にバイアス電圧を供給する共通バイアス回路とを備える処理回路において、
前記差動ＡＢ級増幅回路が、１対の正転および反転入力端子をそれぞれ入力接続し１対のＮおよびＰチャネル差動バイアス電圧によりそれぞれ定電流制御された１対のＮおよびＰ受け差動増幅器と、
出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続され前記１対のＮおよびＰ受け差動増幅器の出力線をそれぞれゲートに接続した１対のＰおよびＮチャネル出力段ＭＯＳトランジスタと、
前記Ｎ受け差動増幅器の出力線−電源端子間および前記Ｐ受け差動増幅器の出力線−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル定電流バイアス電圧をそれぞれゲートに入力した１対のＰおよびＮチャネル定電流ＭＯＳトランジスタと、
前記１対のＮおよびＰ受け差動増幅器の出力線間に並列接続され１対のＰおよびＮチャネルシフトバイアス電圧をそれぞれゲートに入力しレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタとを備え、
前記共通バイアス回路が、テストモード時に、前記１対のＮおよびＰチャネル差動バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え出力し前記１対のＰおよびＮチャネル定電流バイアス電圧を接地レベルおよび電源レベルへそれぞれ切り換え出力し前記１対のＰおよびＮチャネルシフトバイアス電圧を電源レベルおよび接地レベルへそれぞれ切り換え出力している。
【００３５】
また、前記共通バイアス回路が、定電流源と、
テストモード時にオフするスイッチと、
これら定電流源およびスイッチを直列接続した直列回路の回路電流に対応してチャネル別に複数のミラー電流を複数の出力端からそれぞれ出力する１対のＰおよびＮチャネル電流ミラー回路と、
これら１対のＰおよびＮチャネル電流ミラー回路の入力端−電源端子間および入力端−接地端子間にチャネル別に接続されテストモード時にそれぞれオンする１対のスイッチと、
前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に接続されゲートおよびドレインをそれぞれ共通接続した１対のＰおよびＮチャネルＭＯＳトランジスタと、
テストモード時にそれぞれオフする１対のスイッチと、
これら１対のＰおよびＮチャネルＭＯＳトランジスタおよび１対のスイッチをチャネル別に直列接続した１対の直列回路の一端にチャネル別に一端を接続して前記１対のＰおよびＮチャネル定電流バイアス電圧の出力ノードとしチャネル別に他端を接地端子および電源端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備えている。
【００３６】
また、ゲートおよびドレインをそれぞれ共通接続した２つのＰチャネルＭＯＳトランジスタおよび２つのＮチャネルＭＯＳトランジスタを前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に直列接続した１対のＰおよびＮチャネル直列回路と、
これら１対のＰおよびＮチャネル直列回路の一端にチャネル別に一端を接続して前記１対のＰおよびＮチャネルシフトバイアス電圧の出力ノードとしチャネル別に他端を電源端子および接地端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備えている。
【００３７】
また、前記Ｎチャネル電流ミラー回路の１出力端−電源端子間および前記Ｐチャネル電流ミラー回路の１出力端−接地端子間にチャネル別に接続されゲートおよびドレインをそれぞれ共通接続した１対のＰおよびＮチャネルＭＯＳトランジスタと、
これら１対のＰおよびＮチャネルＭＯＳトランジスタのドレインにチャネル別に一端を接続して前記１対のＰおよびＮチャネル差動バイアス電圧の出力ノードとしチャネル別に他端を電源端子および接地端子に接続しテストモード時にそれぞれオンする１対のスイッチとを備えている。
【００３８】
また、前記１対のＰおよびＮチャネル電流ミラー回路の入力端が、前記１対のＰおよびＮチャネル差動バイアス電圧の出力ノードであってもよい。
【００３９】
また、本発明の差動ＡＢ級増幅回路は、１対の正転および反転入力端子をそれぞれ入力接続し１対のＮおよびＰチャネル差動バイアス電圧によりそれぞれ定電流制御された１対のＮおよびＰ受け差動増幅器と、
前記Ｎ受け差動増幅器の出力線−電源端子間および前記Ｐ受け差動増幅器の出力線−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル定電流バイアス電圧をそれぞれゲートに入力した１対のＰおよびＮチャネル定電流ＭＯＳトランジスタと、
前記１対のＮおよびＰ受け差動増幅器の出力線間に並列接続され１対のＰおよびＮチャネルシフトバイアス電圧にゲートを接続しレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタと、
出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続され前記１対のＮおよびＰ受け差動増幅器の出力線をそれぞれゲートに接続した１対のＰおよびＮチャネル出力段ＭＯＳトランジスタとを備えている。
【発明の効果】
【００４０】
本発明の駆動回路および処理回路において、複数備えられるＲａｉｌ−ｔｏ−ｒａｉｌ入出力可能な差動ＡＢ級増幅回路の素子数および回路電流パスが減少し、回路面積および消費電力が削減され、駆動回路および処理回路が高集積化および低消費電力化される。
【００４１】
すなわち、本発明の駆動回路における差動ＡＢ級増幅回路において、例えば、図６の従来例１の差動ＡＢ級増幅回路の差動増幅部で必要であった折返しミラー回路が本発明では不要となり、また、図７の従来例２の差動ＡＢ級増幅回路のＡＢ級出力回路で１対のＰおよびＮチャネルシフトＭＯＳトランジスタのゲート電圧を制御するため必要であった４つのミラー出力ＭＯＳトランジスタが本発明では不要となり、差動ＡＢ級増幅回路の素子数が減少し、図６，図７示した電流Ｉ４〜Ｉ７の電流パスを有せず、回路面積および消費電力が削減され、駆動回路が高集積化および低消費電力化される。
【００４２】
また、従来、差動ＡＢ級増幅回路をデータ線駆動回路の出力回路として用いた場合、テストモード時に、全ての回路電流パスをオフさせるために、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタのゲート−電源端子間およびゲート−接地端子間に１対のＰおよびＮチャネルテストＭＯＳトランジスタを追加し１対のＰおよびＮチャネル出力段ＭＯＳトランジスタのゲート電圧を電源レベルおよび接地レベルに固定していたが、本発明における差動ＡＢ級増幅回路では、従来の１対のＰおよびＮチャネルテストＭＯＳトランジスタの追加が不要となり、差動ＡＢ級増幅回路の素子数が２個減少し、回路面積が削減される。
【００４３】
特に、表示装置の駆動回路のデータ線駆動回路などにおいて、差動ＡＢ級増幅回路が、１チップにつき、３００〜５００個使われ、表示装置の駆動回路の回路面積および消費電力が著しく削減されるなどの効果がある。
【発明を実施するための最良の形態】
【００４４】
本発明の駆動回路は、差動ＡＢ級増幅回路のＲａｉｌ−ｔｏ−ｒａｉｌ入出力特性を損なわずに、回路面積および消費電力を更に削減し、駆動回路を高集積化および低消費電力化した。
【００４５】
本発明の駆動回路は、図５に示した、従来の表示装置の駆動回路のデータ線駆動回路７における出力回路７２と同じく、複数の差動ＡＢ級増幅回路１および共通バイアス回路２を備え、差動ＡＢ級増幅回路１は、Ｒａｉｌ−ｔｏ−ｒａｉｌ入出力可能であり、差動ＡＢ級増幅回路１および共通バイアス回路２の内部構成がそれぞれ異なる。これら差動ＡＢ級増幅回路１および共通バイアス回路２の構成および動作について、次の実施例で、図面を参照して説明する。
【実施例１】
【００４６】
図１は、本発明の駆動回路の実施例１における差動ＡＢ級増幅回路１および共通バイアス回路２の構成例を示す回路図であり、図１（Ａ）は、差動ＡＢ級増幅回路１を示し、図１（Ｂ）は、共通バイアス回路２を示す。
【００４７】
図１（Ａ）を参照すると、本実施例の駆動回路における差動ＡＢ級増幅回路１は、Ｎ受け差動増幅器１１，Ｐ受け差動増幅器１２およびＡＢ級出力回路１３を備える。
【００４８】
Ｎ受け差動増幅器１１は、反転入力端子Ｖｉｎ（−）および正転入力端子Ｖｉｎ（＋）をゲートに接続した１対のＮチャネル差動ＭＯＳトランジスタ１１２，１１３と、これら１対のＮチャネル差動ＭＯＳトランジスタ１１２，１１３に接続された電流ミラー型の１対のＰチャネル負荷ＭＯＳトランジスタ１１４，１１５と、Ｎチャネル差動バイアス電圧ＢＮ１をゲートに入力し１対のＮチャネル差動ＭＯＳトランジスタ１１２，１１３のソースに定電流Ｉ１を供給するＮチャネル定電流源ＭＯＳトランジスタ１１１とを備え、Ｎチャネル差動ＭＯＳトランジスタ１１３のドレインからＡＢ級出力回路のＰチャネル出力段ＭＯＳトランジスタ１３１のゲートへ出力する。
【００４９】
Ｐ受け差動増幅器１２は、反転入力端子Ｖｉｎ（−）および正転入力端子Ｖｉｎ（＋）をゲートに接続した１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３と、これら１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３に接続された電流ミラー型の１対のＮチャネル負荷ＭＯＳトランジスタ１２４，１２５と、Ｐチャネル差動バイアス電圧ＢＰ１をゲートに入力し１対のＰチャネル差動ＭＯＳトランジスタ１２２，１２３のソースに定電流Ｉ２を供給するＮチャネル定電流源ＭＯＳトランジスタ１２１とを備え、Ｐチャネル差動ＭＯＳトランジスタ１２３のドレインからＡＢ級出力回路１３のＮチャネル出力段ＭＯＳトランジスタ１３２のゲートへ出力する。
【００５０】
ＡＢ級出力回路１３は、出力端子−電源端子間および出力端子−接地端子間にそれぞれ接続され１対のＮおよびＰ受け差動増幅器１１，１２の出力線をそれぞれゲートに接続した１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２と、Ｎ受け差動増幅器１１の出力線−電源端子間およびＰ受け差動増幅器１２の出力線−接地端子間にそれぞれ接続され１対のＰおよびＮチャネル定電流バイアス電圧ＢＰ２，ＢＮ２をそれぞれゲートに入力した１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１３３，１３４と、１対のＮおよびＰ受け差動増幅器１１，１２の出力線間に並列接続され１対のＰおよびＮチャネル定電流バイアス電圧ＢＰ３，ＢＮ３をそれぞれゲートに入力しレベルシフタとして機能する１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６とを備える。
【００５１】
また、本実施例におけるＡＢ級出力回路１３では、従来と同じく、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２のゲートおよび出力端子Ｖｏｕｔの間に位相補償用の１対のミラー容量１４５，１４６が追加接続され、差動ＡＢ級増幅回路１が良好な周波数特性を有している。
【００５２】
図１（Ｂ）を参照すると、本発明の駆動回路における共通バイアス回路２は、定電流源２１と、テストモード時にオフするスイッチ２２と、これら定電流源２１およびスイッチ２２を直列接続した直列回路の回路電流に対応してチャネル別に複数のミラー電流を複数の出力端からそれぞれ出力する１対のＰおよびＮチャネル電流ミラー回路２３，２４と、これら１対のＰおよびＮチャネル電流ミラー回路２３，２４の入力端−電源端子間および入力端−接地端子間にチャネル別に接続されテストモード時にそれぞれオンする１対のスイッチ２５，２６とを備える。
【００５３】
また、共通バイアス回路２は、Ｎチャネル電流ミラー回路２４の１出力端−電源端子間およびＰチャネル電流ミラー回路２３の１出力端−接地端子間にチャネル別に接続されゲートおよびドレインをそれぞれ共通接続した１対のＰおよびＮチャネルＭＯＳトランジスタ２７，２８と、これら１対のＰおよびＮチャネルＭＯＳトランジスタ２７，２８のドレインにチャネル別に一端を接続して１対のＰおよびＮチャネル差動バイアス電圧ＢＰ１，ＢＮ１の出力ノードとしチャネル別に他端を電源端子および接地端子に接続しテストモード時にそれぞれオンする１対のスイッチ２９，３０とを備え、テストモード時に、１対のＮおよびＰチャネル差動バイアス電圧ＢＰ１，ＢＮ１を接地レベルおよび電源レベルへそれぞれ切り換え出力する。
【００５４】
また、共通バイアス回路２は、Ｎチャネル電流ミラー回路２４の１出力端−電源端子間およびＰチャネル電流ミラー回路２３の１出力端−接地端子間にチャネル別に接続されゲートおよびドレインをそれぞれ共通接続した１対のＰおよびＮチャネルＭＯＳトランジスタ３１，３２と、テストモード時にそれぞれオフする１対のスイッチ３３，３４と、これら１対のＰおよびＮチャネルＭＯＳトランジスタ３１，３２および１対のスイッチ３３，３４をチャネル別に直列接続した１対の直列回路の一端にチャネル別に一端を接続して１対のＰおよびＮチャネル定電流バイアス電圧ＢＰ２，ＢＮ２の出力ノードとしチャネル別に他端を接地端子および電源端子に接続しテストモード時にそれぞれオンする１対のスイッチ３５，３６とを備え、テストモード時に、１対のＰおよびＮチャネル定電流バイアス電圧ＢＰ２，ＢＮ２を接地レベルおよび電源レベルへそれぞれ切り換え出力する。
【００５５】
また、共通バイアス回路２は、ゲートおよびドレインをそれぞれ共通接続した２つのＰチャネルＭＯＳトランジスタ３７，３８および２つのＮチャネルＭＯＳトランジスタ３９，４０をＮチャネル電流ミラー回路２４の１出力端−電源端子間およびＰチャネル電流ミラー回路２３の１出力端−接地端子間にチャネル別に直列接続した１対のＰおよびＮチャネル直列回路と、これら１対のＰおよびＮチャネル直列回路の一端にチャネル別に一端を接続して１対のＰおよびＮチャネルシフトバイアス電圧ＢＰ３，ＢＮ３の出力ノードとしチャネル別に他端を電源端子および接地端子に接続しテストモード時にそれぞれオンする１対のスイッチ４１，４２とを備え、テストモード時に、１対のＰおよびＮチャネルシフトバイアス電圧ＢＰ３，ＢＮ３を電源レベルおよび接地レベルへそれぞれ切り換え出力する。
【００５６】
なお、共通バイアス回路２における各スイッチは、ＰまたはＮチャネルＭＯＳトランジスタから構成される。
【００５７】
次に、本実施例の駆動回路における差動ＡＢ級増幅回路１の動作について説明する。本実施例の差動ＡＢ級増幅回路１におけるＮ受け差動増幅器１１は、差動段の定電流源をＮチャネル定電流ＭＯＳトランジスタ１１１で構成しているため、電源端子ＶＤＤから［Ｖｇｓ１＋Ｖｄｓ１（ｓａｔ）］までの入力信号を増幅し、ＡＢ級出力回路１３へ伝達できる。ここで、Ｖｄｓ１（ｓａｔ）は、定電流源を構成するＮチャネル定電流ＭＯＳトランジスタ１１１の飽和領域動作時のソース−ドレイン間電圧であり、Ｖｇｓ１は、Ｎチャネル差動ＭＯＳトランジスタ１１２もしくは１１３にバイアス電流Ｉ２が流れた時の、Ｎチャネル差動ＭＯＳトランジスタ１１２もしくは１１３のソース−ゲート間電圧である。
【００５８】
また、Ｐ受け差動増幅器１２は、差動段の定電流源をＰチャネル定電流ＭＯＳトランジスタ１２１で構成しているため、ＶＤＤ−［Ｖｇｓ２＋Ｖｄｓ２（ｓａｔ）］から接地電位ＶＳＳまでの入力信号を増幅し、ＡＢ級出力回路１３へ伝達できる。ここで、Ｖｄｓ２（ｓａｔ）は、定電流源を構成するＰチャネル定電流ＭＯＳトランジスタ１２１の飽和領域動作時のソース−ドレイン間電圧であり、Ｖｇｓ２は、Ｐチャネル差動ＭＯＳトランジスタ１２２もしくは１２３にバイアス電流Ｉ３が流れた時の、Ｐチャネル差動ＭＯＳトランジスタ１２２もしくは１２３のソース−ゲート間電圧である。
【００５９】
図２は、本実施例の差動ＡＢ級増幅回路１の動作モードを説明するための説明図であり、差動ＡＢ級増幅回路１の入力信号Ｖｉｎ（＋），Ｖｉｎ（−）の入力電圧範囲を縦軸方向に示す。
【００６０】
本実施例の差動ＡＢ級増幅回路１は、入力信号Ｖｉｎ（＋），Ｖｉｎ（−）の入力電圧範囲に対応して３つの動作モード（１）〜（３）を有する。
【００６１】
動作モード（１）は、入力信号Ｖｉｎ（＋，Ｖｉｎ（−）がＶＤＤ−［Ｖｇｓ２＋Ｖｄｓ２（ｓａｔ）］以上、ＶＤＤ以下の入力電圧範囲に対応し、この入力電圧範囲では、Ｐ受け差動増幅器１２のＰチャネル定電流ＭＯＳトランジスタ１２１は許容入力電圧範囲外であるため正常動作が不可能となっている。しかし、このとき、Ｎ受け差動増幅器１１のＮチャネル定電流ＭＯＳトランジスタ１１１は許容入力範囲内であるため、Ｎ受け差動増幅器１１からＡＢ級出力回路１３へ信号伝達され、差動ＡＢ級増幅回路としても正常動作する。
【００６２】
動作モード（２）は、入力信号Ｖｉｎ（＋），Ｖｉｎ（−）が［Ｖｇｓ１＋Ｖｄｓ１（ｓａｔ）］以上ＶＤＤ−［Ｖｇｓ２＋Ｖｄｓ２（ｓａｔ）］以下の入力電圧範囲に対応し、この入力電圧範囲では、ＮおよびＰ受け差動増幅器１１，１２のＮおよびＰチャネル定電流ＭＯＳトランジスタ１１１，１２１が共に許容入力電圧範囲内であるため、ＮおよびＰ受け差動増幅器１１，１２は共に正常動作し、ＮおよびＰ受け差動増幅器１１，１２からＡＢ級出力回路１３へ信号伝達され、差動ＡＢ級増幅回路として正常動作する。
【００６３】
動作モード（３）は、入力信号Ｖｉｎ（＋），Ｖｉｎ（−）が接地電圧ＶＳＳ以上［Ｖｇｓ１＋Ｖｄｓ１（ｓａｔ）］以下の入力電圧範囲に対応し、この入力電圧範囲では、Ｎ受け差動増幅器１１のＮチャネル定電流ＭＯＳトランジスタ１１１は、許容入力電圧範囲外であるため正常動作が不可能となっている。しかし、このとき、Ｐ受け差動増幅器１２のＰチャネル定電流ＭＯＳトランジスタ１２１は許容入力電圧範囲内であるため、入力信号は差動増幅器１２によってＡＢ級出力回路１３へ伝達され、差動ＡＢ級増幅回路としても正常動作する。
【００６４】
このように、本実施例における差動ＡＢ級増幅回路は、ＮおよびＰ受け差動増幅器１１，１２のうち、どちらか一方が正常動作しない範囲でも、他方の差動増幅器が正常動作しているため、従来と同じく、電源端子ＶＤＤから接地端子ＶＳＳまで、どの入力電圧範囲でも、ＡＢ級出力回路１３へ信号伝達可能、つまり、Ｒａｉｌ−ｔｏ−ｒａｉｌ入力可能ということになる。
【００６５】
また、例えば、図６の従来例１の差動ＡＢ級増幅回路の差動増幅部で必要であった折返しミラー回路を不要となり、図７の従来例２の差動ＡＢ級増幅回路のＡＢ級出力回路で１対のＰおよびＮチャネルシフトＭＯＳトランジスタのゲート電圧を制御するため必要であった４つのミラー出力ＭＯＳトランジスタが本発明では不要となり、差動ＡＢ級増幅回路の素子数が減少し、図６，図７に示した電流Ｉ４〜Ｉ７の電流パスを有せず、回路面積および消費電力が削減され、駆動回路が高集積化および低消費電力化される。
【００６６】
特に、表示装置の駆動回路のデータ線駆動回路などにおいて、差動ＡＢ級増幅回路が、１チップにつき、３００〜５００個使われ、表示装置の駆動回路の回路面積および消費電力が著しく削減される。
【００６７】
次に、本実施例の駆動回路における共通バイアス回路２の動作について説明する。本実施例の駆動回路における共通バイアス回路２は、テストモード時に、１対のＮおよびＰチャネル差動バイアス電圧、１対のＰおよびＮチャネル定電流バイアス電圧、および、１対のＰおよびＮチャネルシフトバイアス電圧を電源レベルまたは接地レベルへそれぞれ切り換えて出力するスイッチ制御を行う。
【００６８】
図３は、本実施例の駆動回路における共通バイアス回路２のスイッチ制御を説明するための説明図であり、通常時およびテストモード時のスイッチのオン／オフ状態を示す。なお、図１（Ｂ）の共通バイアス回路２における各スイッチのオン／オフ状態は、通常時のオン／オフ状態を示したものである。
【００６９】
図１（Ｂ）の共通バイアス回路２において、通常時には、３つのスイッチ２２，３３，３４がオンし、その他のスイッチがオフし、１対のＰおよびＮチャネル電流ミラー回路２３，２４は、定電流源２１に対応して複数のミラー電流を複数の出力端からそれぞれ出力する。
【００７０】
１対のＰおよびＮチャネルＭＯＳトランジスタ２７，２８は、１対のＰおよびＮ受け差動増幅器１２，１１の１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１２１，１１１と共に、チャネル別に電流ミラー回路を構成し、ダイオード接続ＭＯＳトランジスタの１段分の閾値電圧である１対のＰおよびＮチャネル差動バイアス電圧ＢＰ１，ＢＮ１を生成し、１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１２１，１１１へ出力し、これら１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１２１，１１１は、バイアス電流Ｉ２，Ｉ１を流す。
【００７１】
１対のＰおよびＮチャネルＭＯＳトランジスタ３１，３２は、ＡＢ級出力回路１３の１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１３３，１３４と共に、チャネル別に電流ミラー回路を構成し、ダイオード接続ＭＯＳトランジスタの１段分の閾値電圧である１対のＰおよびＮチャネル定電流バイアス電圧ＢＰ２，ＢＮ２を生成し、１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１３３，１３４へ出力し、これら１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１３３，１３４は、バイアス電流Ｉ３を流す。
【００７２】
１対の２つのＰチャネルＭＯＳトランジスタ３７，３８および２つのＮチャネルＭＯＳトランジスタ３９，４０は、ダイオード接続ＭＯＳトランジスタの直列２段分の閾値電圧である１対のＰおよびＮチャネルシフトバイアス電圧ＢＰ３，ＢＮ３を生成し、ＡＢ級出力回路１３の１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６へ出力し、これら１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６は、レベルシフタとして機能する。
【００７３】
また、図１（Ｂ）の共通バイアス回路２において、テストモード時には、３つのスイッチ２２，３３，３４がオフし、その他のスイッチがオンする。これにより、共通バイアス回路２の全ての回路電流パスが遮断され、且つ、１対のＮおよびＰチャネル差動バイアス電圧ＢＮ１，ＢＰ１が接地レベルおよび電源レベルへそれぞれ切り換え出力され、１対のＰおよびＮチャネル定電流バイアス電圧ＢＰ２，ＢＮ２が接地レベルおよび電源レベルへそれぞれ切り換え出力され、１対のＰおよびＮチャネルシフトバイアス電圧ＢＰ３，ＢＮ３が電源レベルおよび接地レベルへそれぞれ切り換え出力される。
【００７４】
このため、差動ＡＢ級増幅回路１において、１対のＰおよびＮ受け差動増幅器１２，１１の１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１２１，１１１がそれぞれオフする。また、ＡＢ級出力回路１３の１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１３３，１３４がそれぞれオンし、ＡＢ級出力回路１３の１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６がそれぞれオフし、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２のゲートが電源レベル，接地レベルに固定され、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２は完全にオフし、差動ＡＢ級増幅回路１の全ての回路電流パスがオフする。
【００７５】
このため、テストモードにおいて、駆動回路の回路電流がゼロとなり、駆動回路のリーク電流測定が可能となる。
【００７６】
従来、差動ＡＢ級増幅回路をデータ線駆動回路の出力回路として用いた場合、テストモード時に、全ての回路電流パスをオフさせるために、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２のゲート−電源端子間およびゲート−接地端子間に１対のＰおよびＮチャネルテストＭＯＳトランジスタを追加し１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２のゲート電圧を電源レベルおよび接地レベルに固定していたが、本発明における差動ＡＢ級増幅回路では、１対のＰおよびＮチャネルシフトＭＯＳトランジスタ１３５，１３６がオフし１対のＰおよびＮチャネル定電流ＭＯＳトランジスタ１３３，１３４がオンして、１対のＰおよびＮチャネル出力段ＭＯＳトランジスタ１３１，１３２のゲート電圧を電源レベルおよび接地レベルに固定でき、従来の１対のＰおよびＮチャネルテストＭＯＳトランジスタの追加が不要となり、差動ＡＢ級増幅回路の素子数が２個減少し、回路面積が削減される。
【００７７】
特に、表示装置の駆動回路などは、差動ＡＢ級増幅回路を１チップにつき３００〜５００個使用するため、表示装置の駆動回路の回路面積が著しく削減され、表示装置の駆動回路が高集積化される。
【００７８】
なお、図１（Ｂ）に示した、本実施例における共通バイアス回路は、多数のスイッチを用いた制御回路であり、様々な変形例が考えられる。
【００７９】
例えば、図４は、本発明の駆動回路における共通バイアス回路２の変形例を示す回路図である。本変形例の共通バイアス回路２は、図１（Ｂ）に示した共通バイアス回路と比較すると、１対のＰおよびＮチャネルＭＯＳトランジスタ２７，２８と、１対のスイッチ２９，３０と、１対のＰおよびＮチャネル電流ミラー回路のミラー出力ＭＯＳトランジスタ２個とが削除され、１対のＰおよびＮチャネル電流ミラー回路の入力端が、１対のＰおよびＮチャネル差動バイアス電圧ＢＰ１，ＢＮ１の出力ノードになっている。
【００８０】
本変形例の共通バイアス回路２は、１対のＰおよびＮチャネル差動バイアス電圧ＢＰ１，ＢＮ１と、１対のＰおよびＮチャネル定電流バイアス電圧ＢＰ２，ＢＮ２および１対のＰおよびＮチャネルシフトバイアス電圧ＢＰ３，ＢＮ３とを順に設計する必要があるが、その回路面積は、図１（Ｂ）に示した共通バイアス回路より更に縮小される。
【００８１】
また、上述した実施例では、複数の差動ＡＢ級増幅回路および共通バイアス回路を備える駆動回路について説明した。しかし、この説明に限定されず、例えば、複数のアナログ信号を並列入力し並列増幅する複数の差動ＡＢ級増幅回路と、これら複数の差動ＡＢ級増幅回路へ共通にバイアス電圧を供給する共通バイアス回路とを備える処理回路においても、駆動回路と同様の効果が奏せられることは、明らかであろう。
【００８２】
また、上述した実施例では、複数の差動ＡＢ級増幅回路を備える駆動回路として説明した。しかし、この説明に限定されず、差動ＡＢ級増幅回路が、各対のＰおよびＮチャネルバイアス電圧により制御され、様々な回路に単体で使用できることも、明らかであろう。
【図面の簡単な説明】
【００８３】
【図１】本発明の駆動回路の実施例１における差動ＡＢ級増幅回路１および共通バイアス回路２の構成例を示す回路図である。
【図２】図１（Ａ）の差動ＡＢ級増幅回路１の動作モードを説明するための説明図である。
【図３】図１（Ｂ）の共通バイアス回路２のスイッチ制御を説明するための説明図である。
【図４】図１（Ｂ）の共通バイアス回路２の変形例を示す回路図である。
【図５】従来の表示装置の駆動回路の構成例および表示パネルを示すブロック図である。
【図６】差動ＡＢ級増幅回路１の従来例１を示す回路図である。
【図７】差動ＡＢ級増幅回路１の従来例２を示す回路図である。
【符号の説明】
【００８４】
１  差動ＡＢ級増幅回路
２  共通バイアス回路
４  制御回路
５  階調電源
６  走査線駆動回路
７  データ線駆動回路
８  表示パネル
１１  Ｎ受け差動増幅器
１２  Ｐ受け差動増幅器
１３  ＡＢ級出力回路
１７  差動増幅器
２１，１１６，１２６，１３７〜１３８  定電流源
２２，２５〜２６，２９〜３０，３３〜３６，４１〜４２  スイッチ
２３  Ｐチャネル電流ミラー回路
２４  Ｎチャネル電流ミラー回路
２７〜２８，３１〜３２，３７〜４０，１１１〜１３６，１４１〜１４４  ＭＯＳトランジスタ
７１  Ｄ／Ａ変換回路
７２  出力回路
１３９〜１４０  定電圧源
１４５〜１４６  ミラー容量
１７１  Ｎ受け差動増幅ミラー出力部
１７２  Ｐ受け差動増幅部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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