(57)【要約】【課題】従来の不揮発性半導体記憶素子では信頼性を高めるためにトンネル酸化膜を厚くし、ゲートを２層構造にしなければならず微細化を阻む要因となっていた。また、そのために製造プロセスの工程が増え、製造コストが高くなっていた。【解決手段】二つのＣＭＯＳインバーターを用いてフリップフロップ回路を形成し、それぞれのＣＭＯＳインバーターの出力を互いの入力とコンデンサーを介して容量結合し、それぞれのＣＭＯＳインバーターのゲートをフローティングにする。各インバーターにおいてＯＮ状態のＭＯＳトランジスタから各フローティングゲートに電荷が注入されることで、コンデンサーに電位が保持され、電源を切っても記憶保持可能であり、僅かな電荷のチャージ量で安定な動作が期待できる。また、１層ｐｌｏｙ構成でＬＳＩ製造工程に新たな工程を追加することなく形成することができるため、製造コストを低くでき、汎用性が高い。【選択図】  図１
2005038890.tif 000002
【特許請求の範囲】
【請求項１】
第１、第２のインバーター回路と第１、第２のコンデンサーを具備し、前記第１のインバーター回路の出力は前記第２のインバーター回路の入力と前記第１のコンデンサーを介して接続されており、前記第２のインバーター回路の出力は前記第１のインバーター回路の入力と前記第２のコンデンサーを介して接続されていることを特徴とする回路。
【請求項２】
前記第１のインバーター回路の出力にはデータを入出力する第１の入出力端子が電気的に結合され、前記第２のインバーター回路の出力にはデータを入出力する第２の入出力端子が電気的に結合されていることを特徴とする請求項１記載の回路。
【請求項３】
前記第１、第２のインバーター回路はそれぞれＰ型ＭＯＳトランジスタのソース側に電気的に接続された共有の電源電圧装置を有しており、Ｎ型ＭＯＳトランジスタのソース側は接地されていることを特徴とする回路。
【請求項４】
請求項１、請求項２、請求項３記載の回路において、前記第１のインバーター回路のトランジスタからゲートに注入した電荷を前記第２のコンデンサーに保存し、前記第２のインバーター回路のトランジスタから注入した電荷を前記第２のコンデンサーに保存する記憶方法。
【請求項５】
記憶を書き込みした後、電源電圧を切って、再び電源電圧を加える度に前記第１、第２の入出力端子から読み出される記憶が入れ替わって出力されることを特徴とする請求項１、請求項２、請求項３記載の回路。
【請求項６】
入出力端子を備え、記憶保持状態で電源電圧が切れて、再び前記電源電圧が加えられる度に前記入出力端子から出力される記憶が反転することを特徴とするメモリ回路の記憶を読み取る回路であり、前記電源電圧が切れて、再び前記電源電圧が加えられることを検知することで前記入出力端子からの出力を反転して読み取ることを特徴とする記憶読み取り回路。
【請求項７】
前記コンデンサーは、半導体基板上の不純物拡散領域と前記不純物拡散領域上方に形成された酸化膜と、前記酸化膜上方に形成された導電体材料で構成され、前記不純物拡散領域は前記一方のインバーター回路の入力に接続され、前記導電体材料は前記他方のインバーター回路の出力に接続されていることを特徴とする請求項１、請求項２、請求項３記載の回路。
【請求項８】
コンデンサーとＭＯＳトランジスタから構成される半導体素子の製造工程において、前記コンデンサーの製造工程は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に導電体材料を形成する工程からなり、前記絶縁膜を形成する工程は同一基板上の前記ＭＯＳトランジスタのゲート絶縁膜を形成する工程と同一であり、前記導電体材料を形成する工程は同一基板上の前記ＭＯＳトランジスタのゲートを形成する工程と同一であることを特徴とする半導体回路製造方法。
【請求項９】
トランジスタのゲートとコンデンサーを電気的に結合させることで浮遊ゲートを形成することを特徴とする半導体記憶回路。
【請求項１０】
請求項９記載の回路において、前記トランジスタのゲートから前記浮遊ゲートに電荷を注入することで記憶を保持する記憶方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
近年、データやプログラムを記憶する半導体メモリ、特に電気的に書き込み可能かつ部分消去可能な不揮発性半導体メモリ及びその不揮発性半導体メモリを一つの半導体基板に組み込みＣＰＵ、ＤＲＡＭ、ＳＲＡＭまたその他の機能をもった集積回路などと共に構成されたシステムＬＳＩが注目されている。このようなシステムＬＳＩはプリント基板や実装基盤の小型化に有効であり、携帯電話や携帯型端末、またＩＣカードなどに利用されている。
【０００２】
本発明は不揮発性半導体メモリを構成する回路に関する発明である。不揮発性半導体メモリの信頼性向上と製造容易化により、高性能化と低コスト化を図ることを目的とした発明である。
【０００３】
【従来の技術】
半導体メモリには揮発性半導体メモリと不揮発性半導体メモリがある。揮発性半導体メモリは電源を切ると記憶が消去されるメモリである。一方不揮発性半導体メモリは電源を切っても記憶し続けることが可能なメモリである。さらに不揮発性半導体メモリには、ウエハー製造時点で書き込みをし、以後読み出し動作のみ可能なものと、再書き込み可能なものとがある。本発明は再書き込み可能な不揮発性半導体メモリに関するものであり、従来の再書き込み可能な不揮発性半導体メモリには図１３に示すようなフラッシュメモリがある。
【０００４】
以下にフラッシュメモリの動作を説明する。フラッシュメモリは、メモリセルアレイ上にワード線とビット線が走り、メモリセルの制御ゲート電極１３１１にワード線が、ドレイン電極１３０７にビット線が接続されている。
【０００５】
まず、書き込み時には、ソース電極１３０６と基盤を接地し、制御ゲート電極１３１１にワード線から高電圧を印加する。「１」を書き込むときはビット線からドレイン電極１３０７に高電圧を印加する。このとき、ソース１３０１から供給された電子は、シリコン表面のチャネル内を流れ、ドレイン１３０２近傍で高エネルギー状態になる。このような電子をホットエレクトロンと呼ぶ。ホットエレクトロンがシリコン結晶格子などに散乱され、ゲートＳｉＯ２−Ｓｉ界面に達すると、ゲート酸化膜１３０５を飛び越えて浮遊ゲート１３０９に注入される。これでフラッシュメモリには「１」が書き込まれたことになる。「０」を書き込むときは、ビット線からドレイン電極１３０７に低電圧を加えればよい。読み込み時には、ソース電極１３０６を接地したまま、ドレイン電極１３０７と制御ゲート電極１３１１の電圧を下げ、ビット線に電流が流れれば「１」、流れなければ「０」と区別する。消去時には、基板１３０３と制御ゲート１３１０を接地し、ドレイン電極１３０７をオープンにした状態で、ソース電極１３０６に高電圧を印加する。すると書き込みにより浮遊ゲート１３０９に注入された電子が電界でソース１３０１側に引き抜かれ、元の状態に戻る。
【０００６】
フラッシュメモリはＥＰＲＯＭの微細構造とＥＥＰＲＯＭの機能を併せもち、携帯電話や携帯端末などの携帯機器の軽量化、高性能化に貢献している。
【０００７】
【特許文献１】
特開平６−１５０６７５号公報
【０００８】
【発明が解決しようとする課題】
フラッシュメモリの欠点と考えられるのは、まず信頼性を確保するため、ＭＯＳの浮遊ゲートに蓄積させる電荷の量をある程度まで保つためにトンネル酸化膜の厚さを１０ｎｍ以上に保たなければならないということである。そのため、これ以上のＭＯＳの微細化にとって障害となっている。また、ゲート２層構造ということも同じように微細化を阻む要因となっている。しかもゲート２層構造は、ＣＭＯＳ−ＬＳＩプロセスとは別に新たな工程を追加しているため製造コストという面からも改善すべき問題となっている。また１０ｎｍ以上のトンネル酸化膜でなければならないということも製造コストを大きくしている原因となっていると言える。なぜなら、厚さ１０ｎｍのトンネル酸化膜を介して、書き込み、消去動作を行なう場合、そのトンネル膜の厚さゆえに１４〜１６ＭＶ／ｃｍ２の電界が必要であり、その電界を起こすために１０Ｖで駆動するトランジスタが必要であり、そのためＣＭＯＳ−ＬＳＩプロセスで製造されるトランジスタとは別のトランジスタを製造する必要があり、これが製造コストを大きくしているからである。
【０００９】
【課題を解決するための手段】
本発明では、無電源放置によっての情報の消失を許容できる手段を提示して、電源駆動トランジスタの製造工程を削除し、しかもトンネル酸化膜を薄くすることを可能にしている。さらにゲートを一層化することで、メモリセルトランジスタの微細化が図られ、またＣＭＯＳ−ＬＳＩ製造工程に新たな工程を追加することなく製造できるような不揮発性半導体メモリの構造を提供している。
【００１０】
【発明の実施の形態】
以下、第１の実施の形態に係る本発明の不揮発性半導体メモリについて説明する。図２は第１の実施の形態に係る不揮発性半導体メモリの構造であり、キャパシタ用電極をトランジスタのソース及びドレインの活性領域と共有している構成を示している。２０１、２１２はＰ型ＭＯＳトランジスタのゲート電極、２０３、２０９はＮ型ＭＯＳトランジスタのゲート電極、２０２、２１４はキャパシタ用電極、２０７、２１３はＰ型ＭＯＳトランジスタのソース電極、２０６、２１１はＰ型ＭＯＳトランジスタのドレイン電極、２０５、２１０はＮ型ＭＯＳトランジスタのドレイン電極、２０４、２０８はＮ型ＭＯＳトランジスタのソース電極である。２０５と２０６が電気的に接続され、２１０と２１１が電気的に接続される。また、Ｐ型ＭＯＳトランジスタのゲート電極２０１とＮ型ＭＯＳトランジスタのゲート電極２０３とキャパシタ用電極２１４が電気的に接続され、全てが他の導電体、半導体から絶縁された浮遊ゲートである。同様にＰ型ＭＯＳトランジスタのゲート電極２１２とＮ型ＭＯＳトランジスタのゲート電極２０９とキャパシタ用電極２０２が電気的に接続され、全てが他の導電体、半導体から絶縁された浮遊ゲートである。半導体基板上の全ての電極が１つのゲート電極材料をパターニングすることにより実現している。
【００１１】
次に図２に示したメモリセルを構成するＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタ、及びコンデンサーの製造方法について説明する。図２に示されるキャパシタ用電極をトランジスタのソース及びドレインの活性領域と共有している構成のメモリセルの製造方法を図１１を用いて説明する。１１０１、１１０３はそれぞれｎ型ウェル、１１０２はｐ型ウェルである。１１０４は素子分離領域である。ゲート酸化後にポリシリコン１１０５を堆積し、フォトリソグラフィとドライエッチングにより、トランジスタのゲート１１０６、１１０９、１１１１を形成する。同時にキャパシタ用電極形成１１１０を形成する。この後、不純物拡散領域の形成により、ソース１１０７およびドレイン１１０８のように、各ウェルにソースおよびドレインを形成し、よく知られた配線形成工程により、回路を構成する。図１１においては、トランジスタの不純物拡散領域とキャパシタ電極１１１０のオーバーラップによりキャパシタを実現しているのが特徴である。
【００１２】
次に図２に示した不揮発性半導体メモリの回路動作について説明する。図１は図２に示される不揮発性半導体メモリの回路図である。１０１、１０２はインバーター回路であり、１０３、１０５はそれぞれインバーター回路１０１、１０２のＰ型ＭＯＳトランジスタであり、１０４、１０６はそれぞれインバーター回路１０１、１０２のＮ型ＭＯＳトランジスタである。１０７、１０８、１０９、１１０はそれぞれトランジスタ１０３、１０４、１０５、１０６のゲートである。１１１はインバーター回路１０１の出力とインバーター回路１０２の入力を容量的に結合させているコンデンサーで、１１２はインバーター回路１０２の出力とインバーター回路１０１を容量的に結合させているコンデンサーである。１１３は電源端子である。１１４、１１５はそれぞれインバーター回路１０１、１０２の入出力端子である。
【００１３】
電源端子１１３は、インバーター回路１０１のＰ型ＭＯＳトランジスタ１０３のソースとインバーター回路１０２のＰ型ＭＯＳトランジスタ１０５のソースに接続され、電源を提供する。またインバーター回路１０１のＮ型ＭＯＳトランジスタ１０４のソースとインバーター回路１０２のＮ型ＭＯＳトランジスタ１０６のソースはアースに接地されている。インバーター回路１０１の出力は入出力端子１１４の他にコンデンサー１１１を介してインバーター回路１０２の入力と容量的に接続されている。またインバーター回路１０２の出力は入出力端子１１５の他にコンデンサー１１２を介してインバーター回路１０１の入力と容量的に接続されている。このとき、インバーター回路１０１のＰ型ＭＯＳトランジスタ１０３、Ｎ型ＭＯＳトランジスタ１０４それぞれのゲート１０７、１０８とコンデンサー１１２は電気的に接続され、他の導電体から絶縁された浮遊ゲート部１１６となっている。また同じように、インバーター回路１０２のＰ型ＭＯＳトランジスタ１０５、Ｎ型ＭＯＳトランジスタ１０６それぞれのゲート１０９、１１０とコンデンサー１１１は電気的に接続され、他の導電体から絶縁された浮遊ゲート部１１７となっている。
【００１４】
次に、この回路の書き込み方法、記憶保持方法及び読み込み方法について説明する。
【００１５】
まずこの回路の書き込み方法について説明する。図１において、まず電源端子１１３に電源電圧を印加する。次に入出力端子１１４に電源電圧に近い電圧、入出力端子１１５にアース電圧に近い電圧を印加する。入出力端子１１４から電源電圧に近い電圧が加えられることによりインバーター回路１０２の入力に電源電圧に近い電圧が印加される。このとき、電源電圧に近い電圧とアース電圧に近い電圧の差がチャネル電流を流すのに必要な電圧値に達しさえすれば、ＭＯＳトランジスタ１０３のソースからドレインに負の電荷が流れる。このチャネル電流を流すのに必要な電圧はトンネル膜の厚さにはほとんど影響を受けず、約０．７Ｖ程度である。このチャネル電流が流れることにより、Ｐ型ＭＯＳトランジスタはＯＦＦ、Ｎ型ＭＯＳトランジスタはＯＮされ、インバーター回路１０２の出力はアース電圧に近い電圧となる。
【００１６】
一方入出力端子１１５から入力されたアース電圧に近い電圧によりインバーター回路１０１の入力にはアース電圧に近い電圧が印加される。このとき、電源電圧に近い電圧とアース電圧に近い電圧の差がチャネル電流を流すのに必要な電圧値に達しさえすれば、ＭＯＳトランジスタ１０３のソースからドレインに正の電荷が流れる。このチャネル電流を流すのに必要な電圧はトンネル膜の厚さにはほとんど影響を受けず、約０．７Ｖ程度である。このチャネル電流が流れることにより、Ｐ型ＭＯＳトランジスタ１０３はＯＮ、Ｎ型ＭＯＳトランジスタ１０４はＯＦＦされ、インバーター回路１０１の出力は電源電圧に近い電圧になる。
【００１７】
さらに入出力端子１１４、１１５を切った場合でも、以下の動作によりこの状態は維持される。入出力端子１１４、１１５を切る瞬間、インバーター回路１０１のＰ型ＭＯＳトランジスタ１０３はＯＮ状態なのでインバーター回路１０２の入力には電源端子１１３からの電源電圧に近い電圧が入力されるため、インバーター回路１０２のＮ型ＭＯＳトランジスタ１０６はＯＮし続ける。一方インバーター回路１０２のＮ型ＭＯＳトランジスタ１０６がＯＮ状態なのでインバーター回路１０１の入力にはアース電圧に近い電圧が入力されるため、インバーター回路１０１のＰ型ＭＯＳトランジスタ１０３はＯＮし続ける。このようにインバーター回路１０１のＰ型ＭＯＳトランジスタ１０３はＯＮの状態を継続し続け、インバーター回路１０２のＮ型ＭＯＳトランジスタ１０６もＯＮの状態を継続し続けるので、入出力端子１１４の電圧は電源電圧に近い電圧、入出力端子１１５の電圧はアース電圧に近い電圧という状態で、このメモリセルは安定した状態を維持する。なお入出力端子１１４、１１５に入力する電圧信号をそれぞれアース電圧に近い電圧、電源電圧に近い電圧と逆にした場合も同様に、インバーター回路１０１のＮ型ＭＯＳトランジスタ１０４とインバーター回路１０２のＰ型ＭＯＳトランジスタ１０５がＯＮされた状態で安定となる。
【００１８】
以上の動作からわかるように電源端子１１３から電源電圧を加え続ける限り、入出力端子１１４、１１５を切っても、記憶を保持することができ、この作用は従来から知られる揮発性半導体メモリＳＲＡＭの記憶保持方法とほぼ同一である。
【００１９】
第１の実施の形態に係る本発明の回路では、さらに電源端子１１３の電源電圧を切った場合の、すなわち不揮発性半導体メモリとしての記憶保持方法を有しており、以下にその方法を説明する。
【００２０】
これまで説明した回路動作によりインバーター回路１０１のＰ型ＭＯＳトランジスタ１０３とインバーター回路１０２のＮ型ＭＯＳトランジスタ１０６がＯＮされ、入出力端子１１４、１１５を切った状態にあるとする。その状態からさらに電源端子１１３の電源電圧を高くした時の動作を説明する。電源端子１１３の電源電圧をさらに高くすると、インバーター回路１０２のＮ型ＭＯＳトランジスタ１０６において、ソースから供給される負の電荷がＮ型ＭＯＳトランジスタ１０６のゲート酸化膜を飛び越え、ゲート１１０に注入される（トンネル効果）。なおこの回路では、従来のフラッシュメモリよりもリーク電流を許容できるので、トランジスタのトンネル膜の厚さを従来のフラッシュメモリのトンネル膜の厚さに比べ薄くすることができる。そのためトンネル効果を起こすための電圧を従来のフラッシュメモリより低くすることが可能である。トンネル効果によって、浮遊ゲート部１１７に負の電荷が入り込み、浮遊ゲート部１１７の電位は低くなり、そのためコンデンサー１１１には、インバーター回路１０１と接続されている電極側がインバーター回路１０２と接続されている電極側より高い電位差が生じる。
【００２１】
一方、インバーター回路１０１のＰ型ＭＯＳトランジスタ１０３において、さらに電源端子１１３の電源電圧を上げて、アース電圧との電位差を大きくすると、ソースから供給される正の電荷がＰ型ＭＯＳトランジスタ１０３のゲート酸化膜を飛び越え、ゲート１０７に注入される（トンネル効果）。なおこの回路では、従来のフラッシュメモリよりもリーク電流を許容できるので、トランジスタのトンネル膜の厚さを従来のフラッシュメモリのトンネル膜の厚さに比べ薄くすることができる。そのためトンネル効果を起こすための電圧を従来のフラッシュメモリより低くすることが可能である。トンネル効果により、浮遊ゲート部１１６には正の電荷が入り込み、浮遊ゲート部１１６の電位は高くなり、そのためコンデンサー１１２には、インバーター回路１０２と接続されている電極側がインバーター回路１０１と接続されている電極側より低い電位が生じる。
【００２２】
このように書き込まれたデータの保持方法を説明する。コンデンサー１１１、１１２に電位差が生じた状態から電源電圧１１３を切ったとき、Ｐ型ＭＯＳトランジスタ１０３、Ｎ型ＭＯＳトランジスタ１０６で起きたトンネル効果によって浮遊ゲート部１１６、１１７に注入された電荷がコンデンサー１１１、１１２に蓄えられており、これにより、コンデンサー１１１にはインバーター回路１０１と接続されている電極側がインバーター回路１０２と接続されている電極側より高い関係にある電位差が維持され、コンデンサー１１２にはインバーター回路１０１と接続されている電極側がインバーター回路１０２と接続されている電極側より高い関係にある電位差が維持される。また電源電圧１１３を切ったことにより、入出力端子１１４、１１５と繋がっている部分の電圧は０に近づくため、コンデンサー１１１、１１２に生じている電位差により浮遊ゲート部１１６は浮遊ゲート部１１７より高い電圧値となる。
【００２３】
このような記憶保持状態で再び電源端子１１３に電源電圧を加えたときの動作について説明する。図４は第１の実施の形態に係る本発明の回路に用いられる一般的なインバーター回路を、図５はインバーター回路の入力と出力の関係の特性を示したものである。４０１はインバーター回路であり、４０２は入力、４０３は出力である。入力４０２の電圧をａ、出力４０３の電圧をｂとすると、ａとｂの関係は図５に示すグラフのようになる。すなわち、ａが電源電圧に近い値ならばｂはアース電圧に近い値であり、ａがアース電圧に近い値ならばｂは電源電圧に近い値であるというどちらかの状態になる。また図６はインバーター回路を二つ組み合わせて構成したフリップフロップ回路であり、図７、図８、図９はこのフリップフロップ回路の特性を示したものである。６０１はフリップフロップ回路であり、６０２、６０３はフリップフロップ回路６０１を構成するインバーター回路である。インバーター回路６０２の出力はインバーター回路６０３の入力に接続され、インバーター回路６０３の出力はインバーター回路６０２の入力に接続されている。６０４はインバーター回路６０２の出力端子及びインバーター回路６０３の入力端子であり、６０５はインバーター回路６０２の入力端子及びインバーター回路６０３の出力端子である。６０６はフリップフロップ回路６０１の電源である。図７は入出力端子６０４からの入力電圧ａが電源６０６の電源電圧の半分Ｖｄｄ／２以下で、入出力端子６０５からの入力電圧ｂが電源６０６の電源電圧の半分Ｖｄｄ／２以上の時の特性を表しており、入力後入出力端子６０４、６０５を切ると入出力端子６０４の電圧ａはアース電圧に近づき、入出力端子６０５の電圧ｂは電源電圧に近づく。図８は入出力端子６０４からの入力電圧ａと入出力端子６０５からの入力電圧ｂが共に電源６０６の電源電圧の半分Ｖｄｄ／２以下でかつａ＜ｂの時の特性を表しており、入力後入出力端子６０４、６０５を切ると入出力端子６０４の電圧ａはアース電圧に近づき、入出力端子６０５の電圧ｂは電源電圧に近づく。図９は入出力端子６０４からの入力電圧ａと入出力端子６０５からの入力電圧ｂが共に電源６０６の電源電圧の半分Ｖｄｄ／２以上でかつａ＜ｂの時の特性を表しており、入力後入出力端子６０４、６０５を切ると入出力端子６０４の電圧ａはアース電圧に近づき、入出力端子６０５の電圧ｂは電源電圧に近づく。これら図７、図８、図９の特性によると、電源電圧Ｖｄｄを加える時に、二つの入出力端子の電圧のうちどちらか一方の高いほうは電源電圧Ｖｄｄに近づき、低いほうはアース電圧値に近づく。この特性により、電源電圧１１３に再び電圧を加えた瞬間、浮遊ゲート部１１６には浮遊ゲート部１１７より高い電圧がかかっているため、最終的にインバーター回路１０１のＮ型ＭＯＳトランジスタ１０４とインバーター回路１０２のＰ型ＭＯＳトランジスタ１０５がＯＮされるため、入出力端子１１４にはアース電圧に近い電圧がかかり、入出力端子１１５には電源電圧に近い電圧がかかることになる。すなわちこの回路は電源電圧を切る前と再び電源電圧を加えた後では、２つの入出力端子に出力される電圧は反転する。
【００２４】
さらに入出力端子１１４にアース電圧に近い電圧がかかり、入出力端子１１５には電源電圧に近い電圧がかかっている状態から、再び電源電圧を切った後、再び電源電圧を加えたときの動作を説明する。
【００２５】
入出力端子１１４にアース電圧に近い電圧がかかっていて、入出力端子１１５に電源電圧に近い電圧がかかった状態であると、インバーター回路１０１のＮ型ＭＯＳトランジスタ１０４ではソースからゲートに負の電荷が注入される（トンネル効果）。これにより浮遊ゲート部１１６に負の電荷が注入されることになり、浮遊ゲート部１１６の電位は電源電圧に近い値より下がり、コンデンサー１１２にはインバーター回路１０１と接続されている電極側のほうがインバーター回路１０２と接続されている電極側より低い状態で電位差が生じる。
【００２６】
一方インバーター回路１０２のＰ型ＭＯＳトランジスタではソースからゲートに正の電荷が注入される（トンネル効果）。これにより浮遊ゲート部１１７に正の電荷が注入されることになり、浮遊ゲート部１１７の電位はアース電圧に近い電圧より上がり、コンデンサー１１１にはインバーター回路１０１と接続されている電極側のほうがインバーター回路１０２と接続されている電極側より低い状態で電位差が生じる。
【００２７】
この状態で電源電圧を切ると、コンデンサー１１１に電荷が蓄えられ、コンデンサー１１１にはインバーター回路１０１と接続されている電極側がインバーター回路１０２と接続されている電極側より低い状態で電位差が維持される。一方コンデンサー１１２にも電荷が蓄えられ、コンデンサー１１２にはインバーター回路１０１と接続されている側がインバーター回路１０２と接続されている側より低い状態で電位差が維持される。電源電圧を切った状態なので、入出力端子１１４、１１５の電圧は共に０に近づき、したがってコンデンサー１１１、１１２に蓄積されている電位差によって浮遊ゲート部１１６は浮遊ゲート部１１７より高い電圧値となっている。
【００２８】
このようにコンデンサー１１１、１１２に電位差が維持された状態で、再び電源電圧端子１１３に電源電圧を加えると、浮遊ゲート部１１６には浮遊ゲート部１１７より低い電圧がかかっているため、最終的にインバーター回路１０１のＰ型ＭＯＳトランジスタ１０３とインバーター回路１０２のＮ型ＭＯＳトランジスタ１０６がＯＮされ、入出力端子１１４にはアース電圧に近い電圧、入出力端子１１５には電源電圧に近い電圧がかかる。すなわちこの回路は電源電圧を切る前と、再び電源電圧を加えた後で状態が反転する。
【００２９】
以上のように、第１の実施の形態に係る本発明の不揮発性半導体メモリの回路では電源端子１１３の電源電圧を切ってから再び電源電圧を加えると、回路の状態が反転して、入出力端子１１４、１１５からの出力は電源電圧を入れ直す度に入れ替わる。この回路の記憶読み取り方法を図１０を用いて説明する。１００１は図１記載の第１の実施の形態に係る本発明の不揮発性半導体メモリの回路、１００２、１００３は不揮発性半導体メモリ回路１００１に書き込むデータおよび読み出すデータが流れるデジット線、１００４はデータの書き込みおよび読み込み時に不揮発性半導体メモリ回路１００１の入出力端子とデジット線１００２、１００３を接続するワード線である。また、不揮発性半導体メモリ回路１００１の記憶を読み取る記憶読み取り回路は、デジット線１００２とデジット線１００３の間に生じる電位差を検出増幅するセンスアンプ１００５、不揮発性半導体メモリ回路１００１の電源端子１００８の電源電圧が加えられる時と切られる時の切り替わりを検知する検知回路１００６、検知回路１００６が電源電圧の切り替わりを検出した時にセンスアンプ１００５を制御する制御回路１００７から構成されている。この回路では、不揮発性半導体メモリ回路１００１にデータが保持されている状態で、電源電圧を切り、再び電源電圧を加えた時に、検知回路１００６がこの切り替わりを検知し、電源電圧の切り替わりが検知された場合、制御回路１００７からセンスアンプ１００５に制御をかけ、センスアンプ１００５に入出力端子１１４、１１５からの出力を反転して読み取らせるので、不揮発性半導体メモリ回路１００１に保持されていたデータが電源電圧の切り替わり前と後で反転して出力されることを認識することができる。
【００３０】
次に第２の実施の形態に係る本発明の不揮発性半導体メモリについて説明する。図３は第２の実施の形態に係る不揮発性半導体メモリの構造であり、キャパシタ用電極をトランジスタのソース及びドレインの活性領域と共有せず、新たな活性領域にキャパシタを形成する構成を示している。３０１、３１２はＰ型ＭＯＳトランジスタのゲート電極、３０３、３０９はＮ型ＭＯＳトランジスタのゲート電極、３０２、３１４はキャパシタ用電極、３０７、３１３はＰ型ＭＯＳトランジスタのソース電極、３０６、３１１はＰ型ＭＯＳトランジスタのドレイン電極、３０５、３１０はＮ型ＭＯＳトランジスタのドレイン電極、３０４、３０８はＮ型ＭＯＳトランジスタのソース電極、３１５、３１６はそれぞれキャパシタ用電極３０２、３１４と接続されコンデンサーを形成する活性領域である。この構造では、コンデンサーの活性領域はトランジスタのソース電極及びドレイン電極とは共通ではないが、電気的に結合されている。
【００３１】
次に図３に示したメモリセルを構成するＰ型ＭＯＳトランジスタ、Ｎ型ＭＯＳトランジスタ、及びコンデンサーの製造方法について説明する。図３に示されるキャパシタ用電極をトランジスタのソース及びドレインの活性領域と共有せず、新たな活性領域にキャパシタを形成する構成のメモリセルの製造方法を図１２を用いて説明する。この製造方法は、別途活性領域１２０１上にキャパシタ用電極１２０８を形成することにより、キャパシタを実現する方法である。１２０１、１２０３はそれぞれｎ型ウェル、１２０２はｐ型ウェルである。１２０４は素子分離領域である。ゲート酸化後にポリシリコン１２０５を堆積し、フォトリソグラフィとドライエッチングにより、トランジスタのゲート１２０６、１２０７を形成することにより、キャパシタを実現する。
【００３２】
なお、図３における不揮発性半導体メモリの書き込み、記憶保持、読み込みといった回路動作については、図２における不揮発性半導体メモリの回路動作と同様であるので省略する。
【００３３】
【発明の効果】
本発明の実施により、以下に記述される効果が得られる。フリップフロップ回路の特性を生かし揮発性半導体メモリＳＲＡＭとしての機能を有し、さらにトンネル効果を利用してコンデンサーに電荷を保存する方法により、メモリセルの電源電圧を切ったとしても、記憶を保存することが可能である。この回路は双安定動作であるためトンネル効果によるトランジスタから浮遊ゲート部への電荷のチャージ量が僅かでもデータを識別することができる。またコンデンサーで電位差を保持するため、浮遊ゲート部に蓄積される電荷のチャージの損失が起こったとしても、２つの浮遊ゲートのチャージ量が同じにならない限り、データの識別が可能なので、トンネル膜を薄くすることができ、その結果トンネル効果を起こすのに必要な電圧を低くすることができ、また微細化が可能となる。また読み出し動作の原理はＳＲＡＭと同じであり、高速動作が可能である。さらに本発明の回路構成は、１層ｐｏｌｙ構成でありＣＭＯＳ−ＬＳＩプロセスに何ら工程を追加することなく製造することが可能であり、製造コストを低くすることができ、汎用性が高い。
【図面の簡単な説明】
【図１】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路図
【図２】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路の構造図
【図３】第２の実施の形態に係る本発明の不揮発性半導体メモリ回路の構造図
【図４】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路を構成するインバーター回路図
【図５】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路を構成するインバーター回路の特性図
【図６】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路を構成するフリップフロップ回路図
【図７】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路を構成するフリップフロップ回路の特性図（ａ）
【図８】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路を構成するフリップフロップ回路の特性図（ｂ）
【図９】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路を構成するフリップフロップ回路の特性図（ｃ）
【図１０】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路と記憶読み取り回路図
【図１１】第１の実施の形態に係る本発明の不揮発性半導体メモリ回路のトランジスタ及びコンデンサーの製造過程を示す図
【図１２】第２の実施の形態に係る本発明の不揮発性半導体メモリ回路のトランジスタ及びコンデンサーの製造過程を示す図
【図１３】従来技術のフラッシュメモリを示す図
【符号の説明】
１０１、１０２  インバーター回路
１０３、１０５  Ｐ型ＭＯＳトランジスタ
１０４、１０６  Ｎ型ＭＯＳトランジスタ
１０７、１０８、１０９、１１０  ゲート
１１１、１１２  コンデンサー
１１３  電源端子
１１４、１１５  入出力端子
１１６、１１７  浮遊ゲート部
２０１、２１２  Ｐ型ＭＯＳトランジスタのゲート電極
２０２、２１４  キャパシタ用電極
２０３、２０９  Ｎ型ＭＯＳトランジスタのゲート電極
２０４、２０８  Ｎ型ＭＯＳトランジスタのソース電極
２０５、２１０  Ｎ型ＭＯＳトランジスタのドレイン電極
２０６、２１１  Ｐ型ＭＯＳトランジスタのドレイン電極
２０７、２１３  Ｐ型ＭＯＳトランジスタのソース電極
３０１、３１２  Ｐ型ＭＯＳトランジスタのゲート電極
３０２、３１４  キャパシタ用電極
３０３、３０９  Ｎ型ＭＯＳトランジスタのゲート電極
３０４、３０８  Ｎ型ＭＯＳトランジスタのソース電極
３０５、３１０  Ｎ型ＭＯＳトランジスタのドレイン電極
３０６、３１１  Ｐ型ＭＯＳトランジスタのドレイン電極
３０７、３１３  Ｐ型ＭＯＳトランジスタのソース電極
３１５、３１６  コンデンサーの活性領域
４０１  インバーター回路
４０２  入力
４０３  出力
６０１  フリップフロップ回路
６０２、６０３  インバーター回路
６０４、６０５  入出力端子
６０６  電源端子
１００１  第１の実施の形態に係る本発明の不揮発性半導体メモリ回路
１００２、１００３  デジット線
１００４  ワード線
１００５  センスアンプ
１００６  電源電圧切り替わり検知回路
１００７  センスアンプ制御回路
１００８  電源端子
１１０１、１１０３  ｎ型ウェル
１１０２  ｐ型ウェル
１１０４  素子分離領域
１１０５  ポリシリコン
１１０６、１１０９、１１１１  ゲート
１１０７  ソース
１１０８  ドレイン
１１１０  キャパシタ用電極
１２０１、１２０３  ｎ型ウェル
１２０２  ｐ型ウェル
１２０４  素子分離領域
１２０５  ポリシリコン
１２０６、１２０７  ゲート
１２０８  キャパシタ用電極
１３０１  ソース
１３０２  ドレイン
１３０３  基板
１３０５  ゲート酸化膜
１３０６  ソース電極
１３０７  ドレイン電極
１３０９  浮遊ゲート
１３１０  制御ゲート
１３１１  制御ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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