(57)【要約】【課題】  同一の半導体基板に異なる深さの溝を形成する技術において、エッチングに使用するフォトレジスト工程を容易に行う一方で、溝を高精度の深さに形成することを可能にする。【解決手段】  半導体基板１０１に形成するマスク膜１３１，１３２の窓内に半導体基板１０１の表面を露呈し、この窓を通して半導体基板１０１を浅い溝１１１Ａの深さまでエッチングし、次にセル領域を第２フォトレジストパターン１３４で覆って、マスク膜１３１，１３２により周辺領域をエッチングして深い溝１１１Ｂを形成する。マスク膜の窓内に半導体基板１０１の表面を露呈した状態でエッチングを行なうので、エッチングの条件を管理するだけで深さ寸法精度の高い異なる深さの溝１１１Ａ，１１１Ｂを形成することができる。【選択図】  図３
2005191331.tif 000002
【特許請求の範囲】
【請求項１】
半導体基板にマスク膜を形成する工程と、前記マスク膜に窓を開口して前記半導体基板の表面を露呈する工程と、前記窓を通して前記半導体基板をエッチングして当該半導体基板に浅い溝を形成する工程と、前記窓のうち一部の窓を覆う工程と、前記他の一部の窓を通して前記浅い溝の一部をさらにエッチングしてより深い溝を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記マスク膜の前記窓の側面にサイドウォールを形成して当該窓の開口寸法を低減する工程を含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
半導体基板にマスク膜を形成する工程と、前記マスク膜の一部に窓を開口して前記半導体基板の表面を露呈する工程と、前記窓を通して前記半導体基板をエッチングして浅い溝を形成する工程と、前記一部の窓を覆うとともに前記マスク膜の他の一部に窓を開口して前記半導体基板の表面を露呈する工程と、前記他の一部の窓を通して前記半導体基板をエッチングして深い溝を形成する工程とを含むことを特徴とする半導体装置の製造方法。
【請求項４】
前記マスク膜を形成する工程は前記半導体基板の表面にシリコン酸化膜とシリコン窒化膜を順次積層する工程であり、前記マスク膜に窓を開口する工程は第１フォトレジストパターンを用いて前記マスク膜をエッチングする工程であり、前記一部の窓を覆う工程は前記マスク膜上に第２フォトレジストパターンを形成する工程であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
前記サイドウォールを形成する工程は前記半導体基板の全面上に膜を形成する工程と、形成した膜を異方性エッチングして前記窓の側面にのみ当該膜を残す工程であることを特徴とする請求項２または４に記載の半導体装置の製造方法。
【請求項６】
前記マスク膜を形成する工程は前記半導体基板の表面にシリコン酸化膜とシリコン窒化膜を順次積層する工程であり、前記マスク膜の一部に窓を開口する工程は第１フォトレジストパターンを用いて前記マスク膜の一部をエッチングする工程であり、前記一部の窓を覆うとともに他の一部に窓を開口する工程は第２フォトレジストパターンを用いて前記マスク膜の他の一部をエッチングする工程であることを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項７】
前記マスク膜に窓を開口する工程は、マスク膜のエッチング速度が半導体基板のエッチング速度よりも２〜３倍程度速い条件で行うことを特徴とする請求項１ないし６のいずれかに記載の半導体装置の製造方法。
【請求項８】
前記窓を開口する工程では、マスク膜のエッチングの終了を検出する方法を用い、当該エッチングの終了を検出した後も所定時間のオーバエッチングを行うことを特徴とする請求項７に記載の半導体装置の製造方法。
【請求項９】
前記形成された溝内に絶縁膜を埋設して溝型素子分離絶縁膜（以下、ＳＴＩ）を形成する工程を含むことを特徴とする請求項１ないし８のいずれかに記載の半導体装置の製造方法。
【請求項１０】
前記ＳＴＩを形成する工程は、前記溝内にＣＶＤ法（化学気相成長法）により絶縁膜を成長する工程と、前記成長した絶縁膜をＣＭＰ法（化学的機械研磨法）により表面を平坦化する工程とを含むことを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記半導体基板にはセル素子で構成されるセル領域と、高耐圧素子で構成される周辺領域とが配設されており、前記セル領域に前記浅い溝でＳＴＩを形成し、前記周辺領域に前記深い溝でＳＴＩを形成することを特徴とする請求項９又は１０に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は同一半導体基板上に浅い溝と深い溝を備える半導体装置に関し、特に深さ寸法精度の高い浅い溝を形成することを可能にした半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
メモリ等の半導体装置は同一半導体基板にセル領域と周辺領域とが配設され、それぞれ異なる電圧で駆動する構成とされている。このような半導体装置では、各領域に形成される素子を分離するための素子分離絶縁膜を駆動電圧に対応して設計する必要がある。すなわち、高い駆動電圧を用いる周辺領域では素子分離耐圧を確保するために素子分離絶縁膜の膜厚を厚くし、低い駆動電圧を用いるセル領域では素子分離耐圧よりも素子の微細化を図るために素子分離絶縁膜の膜厚を薄くしている。特に近年では半導体基板に溝を形成して絶縁膜を充填した溝型素子分離絶縁膜（以下、ＳＴＩ）が提案されているが、このＳＴＩを素子分離に用いる場合には、周辺領域では溝の深いＳＴＩを形成し、セル領域では浅いＳＴＩを形成する。
【０００３】
このように同一の半導体基板上に異なる深さのＳＴＩを有する半導体装置を形成するには、それぞれ異なる深さの溝を形成する必要がある。このような異なる深さの溝を形成する技術として、特許文献１に記載の技術がある。この技術を図８を参照して説明する。図（ａ）に示すように、シリコン基板２０１にシリコン酸化膜２３１、シリコン窒化膜２３２を順次形成し、第１のフォトレジストパターン２３３により深いＳＴＩを形成する周辺領域のシリコン窒化膜２３２をエッチングして窓を開口し、このシリコン窒化膜２３２をマスクにしてシリコン酸化膜２３１をエッチングし、さらにシリコン基板２０１を所要の深さまでエッチングし溝２１１Ｂａを形成する。次いで、図８（ｂ）に示すように、第２のフォトレジストパターン２３４を形成するが、このときは深いＳＴＩを形成する周辺領域では第１のフォトレジストパターン２３３よりも窓の開口幅を大きくし、幅寸法を低減させる。そして、前記第２のフォトレジストパターン２３４を用いてシリコン窒化膜２３２をエッチングする。次いで、図８（ｃ）に示すように、前記シリコン窒化膜２３２をマスクにシリコン酸化膜２３１をエッチングし、さらにシリコン基板２０１をエッチングする。その後、図８（ｄ）のように、シリコン酸化膜２３１とシリコン窒化膜２３２を除去すると、同一のシリコン基板２０１に深さの異なる溝２１１Ａ，２１１Ｂが形成される。このとき、深いＳＴＩを形成する周辺領域では先にエッチングされていた溝２１１Ｂａがさらに深くエッチングされるため、浅いＳＴＩを形成するセル領域にエッチング形成された溝２１１Ａよりも深い溝２１１Ｂが形成されることになる。
【０００４】
この特許文献１に記載の記述では、第２のフォトレジストパターン２３４を形成する際に、第１のフォトレジストパターン２３３で形成したシリコン窒化膜２３２のパターンに対して高精度に位置合わせを行う必要があり、特に微細化が要求される半導体装置においては、この第２のフォトレジストパターン２３４を高い精度で位置決めすることが必要であり、当該第２のフォトレジストパターン２３４の製造工程が煩雑なものになるという問題がある。
【０００５】
これに対し、特許文献２の技術では、第２のフォトレジストパターン工程の位置合わせ精度を緩和することが可能である。この技術は、先ず、図９（ａ）に示すように、シリコン基板３０１の表面にＰＳＧ膜３３１とシリコン酸化膜３３２を順次形成する。第１のフォトレジストパターン３３３を形成してＳＴＩを形成する領域のシリコン酸化膜３３２をエッチングする。次いで、図９（ｂ）に示すように、第２のフォトレジストパターン３３４を形成してセル領域を被覆した上で周辺領域のＰＳＧ膜３３１をエッチングする。このとき、シリコン基板３０１も若干エッチングされるため、所要深さの溝３１１Ｂａが形成される。次いで、図９（ｃ）に示すように、前記第２フォトレジストパターン３３４を除去した後、シリコン酸化膜３３２をマスクにしてＰＳＧ膜３３１をエッチングし、さらにシリコン基板３０１をエッチングすることにより、周辺領域では先に形成した溝３１１Ｂａがさらにエッチングされて深い溝３１１Ｂが形成される。また、セル領域にも溝３１１Ａが形成されるが、このときエッチングの初期においてＰＳＧ膜３３１がエッチングされることによりその分シリコン基板３０１のエッチング深さが少なく、溝３１１Ａは浅い溝として形成される。その後、図９（ｄ）のように、シリコン酸化膜３３２とＰＳＧ膜３３１を除去することにより、同一のシリコン基板３０１に深さの異なる溝３１１Ａ，３１１Ｂが形成される。この特許文献２の技術では、第２のフォトレジストパターン３３４はセル領域を被覆すればよいので、特許分限１の技術に比較して位置合わせ精度を緩和することができ、マスク工程が容易なものになる。
【０００６】
なお、特許文献２の技術におけるＰＳＧ膜とシリコン酸化膜をそれぞれ特許文献１と同様にシリコン酸化膜とシリコン窒化膜に置き換えた技術も提案されている。この技術は基本的には特許文献２と同じであるので図を用いた説明は省略するが、第１のフォトレジストパターンを用いて周辺領域及びセル領域のＳＴＩを形成する領域のシリコン窒化膜をエッチングした後、第２のフォトレジストパターンを用いてセル領域を被覆した上で、周辺領域のシリコン酸化膜のみを除去してシリコン基板を露出させる。次いで、周辺領域とセル領域に対しエッチングを行ない周辺領域ではシリコン基板のみをエッチングし、セル領域ではシリコン酸化膜とシリコン基板とをエッチングする。セル領域ではシリコン酸化膜をエッチングする量だけシリコン基板のエッチング量が低減するので、セル領域の溝は周辺領域の溝よりも浅くなる。この技術でも第２のフォトレジストのマスク工程での位置合わせ精度を緩和することが可能になる。
【特許文献１】特開２０００−１６８１８４号公報
【特許文献２】特開昭６０−９２６３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
特許文献２の技術は第２のフォトレジストパターンを形成する際の位置合わせ精度を緩和してパターン形成を容易に行うことができるという点で特許文献１の技術よりも優れていると言えるが、セル領域の溝を周辺領域よりも浅く形成するために、溝をエッチングする際には最初にＰＳＧ膜をエッチングし、引き続いてシリコン基板をエッチングして溝を形成する必要がある。この前の工程でシリコン酸化膜をエッチングする際に下層のＰＳＧ膜が若干エッチングされるため、エッチングの条件の違いによってＰＳＧ膜の膜厚にバラツキが生じることになる。そのため、ＰＳＧ膜及びシリコン基板を連続してエッチングする際に、ＰＳＧ膜の膜厚のバラツキに対応してシリコン基板に対するエッチング量が変動し、溝の深さにバラツキが生じることになる。このような溝のバラツキは浅い溝を形成するセル領域において顕著であり、溝の深さのバラツキはそのままセル領域での微細化を実現する上での不利な材料となる。このような溝の深さのバラツキは特許文献１の技術においても、浅い溝を形成する際にシリコン酸化膜のエッチングと同時にシリコン基板をエッチングしているため同様に生じている。
【０００８】
本発明の目的は、フォトレジストのマスク工程を容易に行う一方で、溝を高精度の深さに形成することが可能な半導体装置の製造方法を提供するものである。
【課題を解決するための手段】
【０００９】
本発明の第１の製造方法は、半導体基板にマスク膜を形成する工程と、前記マスク膜に窓を開口して前記半導体基板の表面を露呈する工程と、前記窓を通して前記半導体基板をエッチングして当該半導体基板に浅い溝を形成する工程と、前記窓のうち一部の窓を覆う工程と、前記他の一部の窓を通して前記浅い溝の一部をさらにエッチングしてより深い溝を形成する工程とを含むことを特徴とする。
【００１０】
本発明の第２の製造方法は、前記第１の製造方法において、前記マスク膜の前記窓の側面にサイドウォールを形成して当該窓の開口寸法を低減する工程を含むことを特徴とする。
【００１１】
本発明の第３の製造方法は、半導体基板にマスク膜を形成する工程と、前記マスク膜の一部に窓を開口して前記半導体基板の表面を露呈する工程と、前記窓を通して前記半導体基板をエッチングして浅い溝を形成する工程と、前記窓を覆うとともに前記マスク膜の他の一部に窓を開口して前記半導体基板の表面を露呈する工程と、前記他の一部の窓を通して前記半導体基板をエッチングして深い溝を形成する工程とを含むことを特徴とする。
【発明の効果】
【００１２】
本発明の第１ないし第３の製造方法によれば、マスク膜に窓を開口したときに半導体基板の表面を露呈させることを特徴とし、この露呈した半導体基板の表面に対して溝を形成するためのエッチングを行っているので、当該エッチングの条件を管理することにより精度高い深さの深い溝を形成することができる。これにより、本発明の製造方法によりセル領域と周辺領域を有する半導体装置の各領域の異なる深さのＳＴＩを形成する場合には、セル領域等において浅いＳＴＩを高精度の深さで形成することができ、セル領域での微細化を実現する上で好ましいものとなり、また、高い電圧を使用する周辺領域では深いＳＴＩを形成することができ、高い電圧に対する設計通りの素子分離耐圧を得ることができる。
【００１３】
また、本発明の第１及び第２の製造方法によれば、マスク膜に窓を開口する工程では窓の開口位置を高精度に位置決めすることが要求されるが、窓の一部を覆う工程では先に開口した窓に対する高精度の位置決めが要求されることがなく、製造を容易に行うことができる。
【発明を実施するための最良の形態】
【００１４】
第１及び第２の製造方法においては、マスク膜を形成する工程は半導体基板の表面にシリコン酸化膜とシリコン窒化膜を順次積層する工程であり、マスク膜に窓を開口する工程は第１フォトレジストパターンを用いて前記マスク膜をエッチングする工程であり、一部の窓を覆う工程はマスク膜上に第２フォトレジストパターンを形成する工程とすることが好ましい。
【００１５】
第２の製造方法においては、サイドウォールを形成する工程は半導体基板の全面上に膜を形成する工程と、形成した膜を異方性エッチングして窓の側面にのみ当該膜を残す工程とすることが好ましい。
【００１６】
第３の製造方法においては、マスク膜を形成する工程は半導体基板の表面にシリコン酸化膜とシリコン窒化膜を順次積層する工程であり、マスク膜の一部に窓を開口する工程は第１フォトレジストパターンを用いてマスク膜の一部をエッチングする工程であり、一部の窓を覆うとともに他の一部に窓を開口する工程は第２フォトレジストパターンを用いてマスク膜の他の一部をエッチングする工程とすることが好ましい。
【００１７】
第１ないし第３のいずれの製造方法においても、マスク膜に窓を開口する工程は、マスク膜のエッチング速度が半導体基板のエッチング速度よりも２〜３倍程度速い条件で行うようにする。また、この場合、窓を開口する工程では、マスク膜のエッチングの終了を検出する方法を用い、当該エッチングの終了を検出した後も所定時間のオーバエッチングを行うようにする。
【００１８】
本発明においては、第１ないし第３の製造方法により形成した浅い溝及び深い溝に対し、溝内に絶縁膜を埋設して溝型素子分離絶縁膜（以下、ＳＴＩ）を形成する工程を含むことが好ましい。この場合、前記ＳＴＩを形成する工程は、前記溝内にＣＶＤ法（化学気相成長法）により絶縁膜を成長する工程と、前記成長した絶縁膜をＣＭＰ法（化学的機械研磨法）により表面を平坦化する工程とを含む。特に、半導体基板にはセル素子で構成されるセル領域と、高耐圧素子で構成される周辺領域とが配設されており、前記セル領域に前記浅い溝でＳＴＩを形成し、前記周辺領域に前記深い溝でＳＴＩを形成することが好ましい。
【実施例１】
【００１９】
次に、本発明の実施例１を図面を参照して説明する。図１は実施例１により製造する半導体装置の概略断面図である。ここではメモリ装置に適用した例を示しており、シリコン基板１０１の一部には周辺領域が配設され、他の一部にはメモリセルで構成されるセル領域が配設されている。前記周辺領域には図には示されないがセル領域と同じ低い電源電圧で駆動する素子を含めてそれよりも高い電源電圧で駆動する素子として高耐圧ＭＯＳトランジスタＱＨが形成され、セル領域にはこの高耐圧ＭＯＳトランジスタＱＨよりも低い電源電圧で駆動する素子としてセルＭＯＳトランジスタＱＬが形成されている。これらのＭＯＳトランジスタは、符号を統一して示すように、ゲート絶縁膜１０２、ゲート電極１０３、ソース・ドレイン拡散層１０４から構成されるが、ここでは詳細な説明は省略する。また、前記周辺領域とセル領域にはそれぞれ素子（ＭＯＳトランジスタ）間を絶縁分離するためのＳＴＩ１１０Ａ，１１０Ｂが形成されている。前記セル領域のＳＴＩ１１０Ａは比較的に浅く形成され、周辺領域のＳＴＩ１１０Ｂはそれよりも深く形成されている。これらのＳＴＩ１１０Ａ，１１０Ｂはいずれも前記シリコン基板１０１にエッチング形成した溝１１１Ａ，１１１Ｂの内部にシリコン酸化膜１１２を成長して溝内を埋設し、表面を平坦に研磨した構成である。また、前記メモリ装置では、前記シリコン基板１０１の上面に層間絶縁膜１０５が形成され、この層間絶縁膜１０５には前記ソース・ドレイン拡散層１０４に電気接続する埋め込みコンタクト１０６が形成され、前記層間絶縁膜１０５上に所要パターンに形成された金属配線１０７に電気接続されている。
【００２０】
図２及び図３は図１に示したメモリ装置の製造方法を工程順に示す図である。先ず、図２（ａ）に示すように、シリコン基板１０１の表面に第１酸化処理により１０ｎｍ程度の厚みの薄いシリコン酸化膜１３１を形成し、その上にＣＶＤ法により１５０ｎｍ程度の厚みのシリコン窒化膜１３２を形成する。そして、前記シリコン窒化膜１３２の上にＳＴＩを形成する領域を窓開けした第１フォトレジストパターン１３３を形成する。この第１フォトレジストパターン１３３の間隔はセル領域では１５０ｎｍ程度、周辺領域では種々の間隔寸法であるが最小で３００ｎｍ程度である。
【００２１】
次いで、図２（ｂ）に示すように、前記第１フォトレジストパターン１３３をマスクにしてプラズマエッチング法によりシリコン窒化膜１３２とシリコン酸化膜１３１を連続的にエッチング除去し、ハードマスクを形成する。このエッチング処理では、例えば、ＣＦ4 ガス９０ｓｃｃｍ、Ｈｅガス２００ｓｃｃｍ、圧力８Ｐａ、ＲＦエネルギ６００Ｗの条件で行う。エッチングの終了はシリコン基板１０１の表面が露出することにより発生するシリコンプラズマ発光を検出した時点をエッチングの終了とする。前記条件の場合には通常ではエッチング時間は５０ｓ（秒）程度である。また、実際には検出したエッチングの終了時点よりも１０％程度長くオーバエッチングを行っており、これによりシリコン基板１０１の表面のシリコン酸化膜１３１を確実に除去することが可能になる。また、このとき、シリコン窒化膜１３２のエッチング速度は１５０ｎｍ／ｍｉｎ（分）、シリコン酸化膜１３１のエッチング速度は２００ｍｎ／ｍｉｎであるのに対し、シリコン基板１０１のエッチング速度は７０ｍｎ／ｍｉｎなので、オーバエッチングによってもシリコン基板１０１の表面がエッチングされることは殆ど無く、当初のシリコン基板１０１の厚みがそのまま維持される。
【００２２】
次いで、図２（ｃ）に示すように、前記第１フォトレジストパターン１３３を除去した後、残されているシリコン窒化膜１３２をハードマスクとしてシリコン基板１０１を所要深さまでプラズマエッチングし、セル領域と周辺領域にそれぞれ溝１１１Ａ，１１１Ｂａを形成する。この第１溝エッチング工程はＨＢｒガス１５０ｓｃｃｍ、Ｏ2 ガス２ｓｃｃｍ、圧力７Ｐａ、ＲＦエネルギ６００Ｗの条件でのプラズマエッチング法で行う。このとき、エッチング時間は予め設定した時間で行い、この時間を管理することで形成される溝１１１Ａ，１１１Ｂａの深さはセル領域に形成しようとするＳＴＩの溝の深さと同じ１５０ｎｍ程度の浅い溝寸法となる。
【００２３】
次いで、図３（ａ）に示すように、セル領域を覆う第２フォトレジストパターン１３４を形成し、周辺領域のみを露出させる。そして、第２フォトレジストパターン１３４と前記シリコン窒化膜１３２をマスクにして周辺領域のシリコン基板１０１をプラズマエッチング法によりエッチングし、前記工程で形成されている周辺領域の溝１２１ａをさらに深くまでエッチングし、３００ｎｍ程度の深い溝寸法の溝１２１を形成する。この第２溝エッチング工程は前記第１溝エッチング工程と同じ条件で行い、エッチング時間も予め設定した時間を管理して行う。その後、第２フォトレジストパターン１３４を除去することにより、シリコン基板１０１の表面にはセル領域には浅い溝１１１Ａが形成され、周辺領域には深い溝１１１Ｂが形成される。
【００２４】
次いで、図３（ｂ）に示すように、シリコン基板１０１の表面を第２酸化処理し、前記各溝１１１Ａ，１１１Ｂの内面に２０ｎｍ程度の厚みのシリコン酸化膜１１２ａを形成する。このとき、前記シリコン窒化膜１３２の直下に前記シリコン酸化膜１３１が存在しているので、このシリコン酸化膜１３１によって第２酸化処理時にシリコン窒化膜１３２の直下のシリコン基板１０１の表面が酸化される際の応力を緩和し、シリコン基板１０１への欠陥生成を回避することが可能になる。さらに、ＣＶＤ法によりシリコン基板１０１の全面にＣＶＤシリコン酸化膜１１２ｂを５００ｎｍ程度の厚みに成長し、前記各溝１１１Ａ，１１１Ｂをこれらのシリコン酸化膜１１２（１１２ａと１１２ｂの積層膜）によって埋設する。このとき、前記シリコン窒化膜１３２も埋設される。
【００２５】
次いで、詳細な工程の図示は省略するが、前記シリコン窒化膜１３２をストッパとして前記シリコン基板１０１の表面のシリコン酸化膜１１２をＣＭＰ法（化学的機械研磨法）により表面を平坦に研磨する。さらに、シリコン窒化膜１３２の間に残されたシリコン酸化膜１１２をウェットエッチング法により除去する。このとき、多少の膜厚のシリコン酸化膜１１２が残されるようにする。その後、前記シリコン窒化膜１３２をエッチング除去することで、図３（ｃ）に示すように、セル領域には浅い溝で構成されるＳＴＩ１１０Ａが形成され、周辺領域には深い溝で構成されるＳＴＩ１１０Ｂが形成される。その後は、これらＳＴＩ１１０Ａ，１１０Ｂで分離される素子形成領域のシリコン基板１０１の表面上にこれまでと同様の工程によりゲート絶縁膜１０２、ゲート電極１０３、及びソース・ドレイン拡散層１０４からなる素子としてのＭＯＳトランジスタＱＨ，ＱＬを形成し、さらに層間絶縁膜１０５、埋め込みコンタクト１０６、金属配線１０７を形成することにより図１のメモリ装置が完成される。
【００２６】
実施例１の製造方法では、最初にハードマスクとしてのシリコン窒化膜１３２をパターン形成する際にその直下に存在していたシリコン酸化膜１３１も同時にエッチング除去して溝を形成する箇所のシリコン基板１０１の表面を露呈させている。そのため、図２（ｃ）の第１溝エッチング工程で浅い溝１１１Ａを形成する際には、シリコン基板１０１の表面からエッチングが開始されることになり、当該エッチングを所定の条件で行うことにより精度の高い深さの浅い溝１１１Ａを形成することができる。すなわち、図８や図９で示した従来方法のように、シリコン基板の表面に存在するＰＳＧ膜やシリコン酸化膜をシリコン基板と同時にエッチングすることがないため、これらＰＳＧ膜やシリコン酸化膜の膜厚のバラツキが要因となる溝の深さ寸法のばらつきが生じることがない。また、同様に図３（ａ）の第２溝エッチング工程で深い溝１１１Ｂを形成する際にも、前工程において高精度に形成された浅い溝１１１Ｂａの底面からエッチングが開始されるため、エッチングを所定の条件で行うことにより精度高い深さの深い溝１１１Ｂを形成することができる。これにより、特にセル領域において浅いＳＴＩ１１０Ａを高精度の深さで形成することができ、セル領域での微細化を実現する上で好ましいものとなる。また、高い電圧を使用する周辺領域では深いＳＴＩ１１０Ｂを形成することができ、高い電圧に対する設計通りの素子分離耐圧を得ることができる。
【００２７】
また、実施例１の製造方法では、第１フォトレジストパターン１３３は高精度に位置決めしてハードマスクとしてのシリコン窒化膜１３２をエッチングするが、第２フォトレジストパターン１３４はセル領域を覆い隠すのが目的であるためハードマスクに対する高精度の位置決めが要求されることがなく、第２フォトレジストパターン１３４の位置決めないし製造工程を容易に行うことができる。
【実施例２】
【００２８】
次に、本発明の実施例２を図面を参照して説明する。図４は実施例２により製造する半導体装置の概略断面図であり、実施例１と同様にメモリ装置に適用した例を示している。実施例１と等価な部分には同一符号を付して説明すると、シリコン基板１０１の一部には周辺領域が配設され、他の一部にはメモリセルで構成されるセル領域が配設されている。前記周辺領域には高い電源電圧で駆動する素子として高耐圧ＭＯＳトランジスタＱＨが形成され、セル領域にはそれよりも低い電源電圧で駆動する素子としてセルＭＯＳトランジスタＱＬが形成されている。これらのＭＯＳトランジスタについては実施例１と同様である。ここで、実施例２では、前記周辺領域とセル領域にはそれぞれ素子間を絶縁分離するためのＳＴＩ１２０Ａ，１２０Ｂが形成されており、セル領域のＳＴＩ１２０Ａは浅く形成され、周辺領域のＳＴＩ１２０Ｂはそれよりも深く形成されている。なお、この実施例２では、いずれのＳＴＩ１２０Ａ，１２０Ｂも実施例１のＳＴＩよりも狭い幅寸法、特にセル領域のＳＴＩ１２０Ａはフォトリソグラフィ技術の解像度よりも小さい幅寸法に形成されていることが特徴である。
【００２９】
図５及び図６は図４に示した実施例２のメモリ装置の製造方法を工程順に示す図である。なお、以下の説明において実施例１と等価な部分には同一符号を付してある。先ず、図５（ａ）に示すように、シリコン基板１０１の表面に第１酸化処理により１０ｎｍ程度の厚みの薄いシリコン酸化膜１３１を形成し、その上にＣＶＤ法により１５０ｎｍ程度の厚みのシリコン窒化膜１３２を形成する。そして、前記シリコン窒化膜１３２の上にＳＴＩを形成する領域を窓開けした第１フォトレジストパターン１３３を形成する。この第１フォトレジストパターン１３３の間隔はセル領域では１５０ｎｍ程度、周辺領域では最小で３００ｎｍ程度である。そして、前記第１フォトレジストパターン１３３をマスクにしてプラズマエッチング法によりシリコン窒化膜１３２とシリコン酸化膜１３１を連続的にエッチング除去し、ハードマスクを形成する。このエッチング処理の条件は実施例１と同様であるが、エッチングに際して１０％程度長くオーバエッチングを行なうことにより、シリコン基板１０１の表面のシリコン酸化膜１３１を確実に除去することが可能になる一方で、オーバエッチングによってもシリコン基板１０１の表面がエッチングされることは殆ど無く、当初のシリコン基板１０１の厚みがそのまま維持される。
【００３０】
次いで、図５（ｂ）に示すように、第１フォトレジストパターン１３３を除去した後、全面にＮＳＧ膜を５０ｎｍ程度の厚みに成長し、前記シリコン基板１０１及び前記シリコン窒化膜１３２の表面に被着させる。しかる後、プラズマエッチング等の異方性のあるドライエッチングを行って前記ＮＳＧ膜をエッチバックする。これにより、前記シリコン窒化膜１３２及びシリコン酸化膜１３１の側面を覆う水平方向の厚みが４０ｎｍ程度のサイドウォール１３５が形成され、このサイドウォール１３５により前記シリコン窒化膜１３２とシリコン酸化膜１３１の間隔、すなわち窓の開口幅が狭められる。ここでは、セル領域の窓の開口幅が１５０ｎｍ程度であったので、ほぼ７０ｎｍ程度の開口幅になり、周辺領域では開口幅が３００ｎｍ程度であったのでほぼ２２０ｎｍ程度の開口幅になる。したがって、特にセル領域での開口幅を半分程度に微細化することができ、この間隔は第１フォトレジストパターン１３３を利用したフォトリソグラフィ技術の解像度以下の寸法とすることが可能である。
【００３１】
次いで、図５（ｃ）に示すように、前記サイドウォール１３５によって開口幅が狭められたシリコン窒化膜１３２を含むハードマスクを用いてシリコン基板１０１を所要深さまでプラズマエッチングし溝１２１Ａ，１２１Ｂａを形成する。この第１溝エッチングの条件は実施例１と同様である。このとき、エッチング時間は予め設定した時間で行い、この時間を管理することでエッチングにより形成される溝１２１Ａ，１２１Ｂａの深さはセル領域に形成しようとするＳＴＩの溝の深さと同じ１５０ｎｍ程度の浅い溝寸法となる。
【００３２】
次いで、図６（ａ）に示すように、セル領域を覆う第２フォトレジストパターン１３４を形成し、周辺領域のみを露出させる。そして、第２フォトレジストパターン１３４と前記シリコン窒化膜１３２をマスクにして周辺領域のシリコン基板１０１をプラズマエッチング法によりエッチングし、前記工程で形成されている周辺領域の溝１２１Ｂａをさらに深くまでエッチングし、３００ｎｍ程度の深い溝寸法の溝１２１Ｂを形成する。この第２溝エッチングの条件も実施例１と同じ条件で行い、エッチング時間も予め設定した時間を管理して行う。その後、第２フォトレジストパターン１３４を除去することにより、シリコン基板１０１の表面にはセル領域には浅い溝１２１Ａが形成され、周辺領域には深い溝１２１Ｂが形成される。
【００３３】
次いで、図６（ｂ）に示すように、前記サイドウォール１３５をエッチング除去した後、シリコン基板１０１の表面を第２酸化処理し、前記各溝１２１Ａ，１２１Ｂの内面に２０ｎｍ程度の厚みのシリコン酸化膜１１２ａを形成する。さらに、ＣＶＤ法によりシリコン基板の全面にＣＶＤシリコン酸化膜１１２ｂを５００ｎｍ程度の厚みに成長し、前記各溝１２１Ａ，１２１Ｂをこれらシリコン酸化膜１１２（１１２ａと１１２ｂの積層膜）によって埋設する。このとき、前記シリコン窒化膜１３２も埋設される。
【００３４】
次いで、詳細な工程の図示は省略するが、前記シリコン窒化膜１３２をストッパとして前記シリコン基板１０１の表面のシリコン酸化膜１１２をＣＭＰ法により表面を平坦に研磨する。さらに、シリコン窒化膜１３２の間に残されたシリコン酸化膜１１２をウェットエッチング法により除去する。このとき、多少の膜厚のシリコン酸化膜１１２が残されるようにする。その後、前記シリコン窒化膜１３２をエッチング除去することで、図６（ｃ）のように、セル領域には浅い溝で構成されるＳＴＩ１２０Ａが形成され、周辺領域には深い溝で構成されるＳＴＩ１２０Ｂが形成される。また、セル領域ではＳＴＩ１２０Ａを幅が７０ｎｍ程度の、フォトレジストパターンの解像度以下の幅寸法に形成することが可能になり、セル領域での微細化を進める上で有利になる。その後は、ＳＴＩ１２０Ａ，１２０Ｂで分離された素子形成領域にこれまでと同様の工程によりゲート絶縁膜１０２、ゲート電極１０３、及びソース・ドレイン拡散層１０４からなる素子としてのＭＯＳトランジスタＱＨ，ＱＬを形成し、さらに層間絶縁膜１０５、埋め込みコンタクト１０６、金属配線１０７等を形成することにより図４のメモリ装置が完成される。
【００３５】
実施例２の製造方法でも実施例１と同様に、最初にハードマスクとしてのシリコン窒化膜１３２をパターン形成する際にその直下に存在していたシリコン酸化膜１３１も同時にエッチング除去し、窓内においてシリコン基板１０１の表面を露呈させている。そのため、浅い溝を形成する第１溝エッチング工程では、シリコン基板１０１の表面からエッチングが開始されることになり、当該第１溝エッチングを所定の条件で行うことにより精度の高い浅い溝１２１Ａを形成することができる。また、第２溝エッチングの工程で深い溝を形成する際にも、高精度に形成された浅い溝の底面からエッチングが開始されるため、エッチングを所定の条件で行うことにより精度の高い深い溝１２１Ｂを形成することができる。これにより、特にセル領域のＳＴＩ１２０Ａを高精度の深さで、しかもフォトリソグラフィ技術の解像度以下の幅寸法で形成することができ、セル領域での微細化を実現する上で好ましいものとなる。また、高い電圧を使用する周辺領域では深いＳＴＩ１２０Ｂを形成することができ、高い電圧に対する設計通りの素子分離耐圧を得ることができる。
【００３６】
さらに、実施例２の製造方法においても、第１フォトレジストパターン１３３は高精度に位置決めしてハードマスクとしてのシリコン窒化膜をエッチングするが、第２フォトレジストパターン１３４はセル領域を覆い隠すのが目的であるためハードマスクに対する高精度の位置決めが要求されることがなく、第２フォトレジストパターンの位置決めと製造工程を容易に行うことができる。
【実施例３】
【００３７】
図７は図１に示したメモリ装置を実施例１とは異なる方法で製造する実施例３の製造方法を工程順に示す図である。先ず、図７（ａ）に示すように、シリコン基板１０１の表面に第１酸化処理により１０ｎｍ程度の厚みの薄いシリコン酸化膜１３１を形成し、その上に窒化処理により１５０ｎｍ程度の厚みのシリコン窒化膜１３２を形成する。そして、前記シリコン窒化膜１３２の上にセル領域のＳＴＩを形成しようとする領域のみを窓開けした第１フォトレジストパターン１３３Ａを形成する。この第１フォトレジストパターン１３３Ａの窓の開口幅は１５０ｎｍ程度である。次いで、前記第１フォトレジストパターン１３３Ａをマスクにしてプラズマエッチング法により前記シリコン窒化膜１３２とシリコン酸化膜１３１を連続的にエッチング除去し、第１ハードマスクとして形成する。このエッチング処理の条件は実施例１と同じである。また、オーバエッチングによりシリコン基板１０１の表面のシリコン酸化膜１３１を確実に除去するが、このオーバエッチングによってもシリコン基板１０１の表面がエッチングされることは殆ど無く、当初のシリコン基板１０１の厚みがそのまま維持されることも同じである。
【００３８】
次いで、図７（ｂ）に示すように、第１フォトレジストパターン１３３Ａを除去した後、残されているシリコン窒化膜１３２を第１ハードマスクとしてシリコン基板１０１を所要深さまでプラズマエッチングし浅い溝１１１Ａを形成する。この第１溝エッチング工程は実施例１と同じである。これにより、セル領域にのみ１５０ｎｍ程度の浅い溝１１１Ａが形成される。
【００３９】
次いで、図７（ｃ）に示すように、セル領域を覆う一方で周辺領域のＳＴＩを形成しよとする領域を窓開けした第２フォトレジストパターン１３４Ａを形成する。この第２フォトレジストパターン１３４Ａの開口幅は最小で３００ｎｍ程度である。そして、この第第２フォトレジストパターン１３４Ａをマスクにしてプラズマエッチング法により前記シリコン窒化膜１３２とシリコン酸化膜１３１を連続的にエッチング除去し、第２ハードマスクとして形成する。このエッチング処理の条件は実施例１と同じである。また、この場合にもオーバエッチングによりシリコン基板１０１の表面のシリコン酸化膜１３１を確実に除去する。
【００４０】
次いで、図７（ｄ）に示すように、前記第２フォトレジストパターン１３４Ａと第２ハードマスクを利用してシリコン基板１０１を所要深さまでプラズマエッチングし周辺領域に深い溝１１１Ｂを形成する。この第２溝エッチング工程は第１溝エッチング工程とほぼ同じであるが、エッチング時間は第１溝エッチング工程よりも長くする。これにより、周辺領域にのみ、３００ｎｍ程度の深い溝１１１Ｂが形成される。
【００４１】
このようにして、セル領域には浅い溝１１１Ａが形成され、周辺領域には深い溝１１１Ｂが形成される。そして、第２フォトレジストパターン１３４Ａを除去した後は、実施例１の図３（ｂ）以下に示すように、各溝１１１Ａ，１１１Ｂの内部をシリコン酸化膜１１２によって埋設し、ＣＭＰ法によって表面を平坦化することで、それぞれ深さの異なるＳＴＩを形成し、図１に示したメモリ装置を製造することが可能になる。
【００４２】
実施例３の製造方法でも実施例１と同様に、最初にハードマスクとしてのシリコン窒化膜１３２をパターン形成する際にその直下に存在していたシリコン酸化膜１３１を同時にエッチング除去し、シリコン基板１０１の表面を露呈させている。そのため、浅い溝１１１Ａを形成する第１溝エッチング工程と、深い溝１１１Ｂを形成する第２溝エッチング工程のいずれにおいてもシリコン基板１０１の表面からエッチングが開始されることになり、これらの溝エッチングを所定の条件で行うことにより精度の高い浅い溝１１１Ａ及び深い溝１１１Ｂを形成することができる。これにより、特にセル領域において浅いＳＴＩ１１０Ａを高精度の深さで形成することができ、セル領域での微細化を実現する上で好ましいものとなる。また、高い電圧を使用する周辺領域では深いＳＴＩ１１０Ｂを形成することができ、高い電圧に対する設計通りの素子分離耐圧を得ることができる。
【００４３】
ただし、実施例３の製造方法では、第１フォトレジストパターン１３３Ａと第２フォトレジストパターン１３４Ａはそれぞれセル領域、周辺領域に対してＳＴＩを形成する位置を設定する際に高精度の位置決めが要求されるため、前記実施例１，２の製造方法で製造する半導体装置よりも要求される精度が低い半導体装置に適用する場合には有効である。
【００４４】
前記実施例１〜３ではいずれもセル領域に浅いＳＴＩ用の浅い溝を形成し、周辺領域に深いＳＴＩ用の深い溝を形成する例を説明したが、同一基板に深さの異なる溝を形成することが要求される半導体装置であれば、前記したＳＴＩ用の溝に限られるものではない。例えば、層間絶縁膜に埋設してコンタクトにより下層配線との電気接続を行ういわゆるデュアルダマシン配線を形成するための溝を形成する場合にも適用することができる。
【００４５】
また、前記実施例１〜３は本発明の一例を示したのに過ぎず、例えばハードマスクとしてのシリコン窒化膜やその直下のシリコン酸化膜は他の材質膜で形成することも可能である。さらに、実施例１〜３におけるハードマスクの形成用のエッチング条件や、溝形成用のエッチング条件も適用する材質に対応して適宜に変更することが可能であることは言うまでもない。
【図面の簡単な説明】
【００４６】
【図１】本発明の実施例１にかかる半導体装置の断面図である。
【図２】実施例１の製造工程を説明するための工程断面図のその１である。
【図３】実施例１の製造工程を説明するための工程断面図のその２である。
【図４】本発明の実施例２にかかる半導体装置の断面図である。
【図５】実施例２の製造工程を説明するための工程断面図のその１である。
【図６】実施例２の製造工程を説明するための工程断面図のその２である。
【図７】実施例３の製造工程を説明するための工程断面図である。
【図８】従来の第１の製造工程を説明するための工程断面図である。
【図９】従来の第２の製造工程を説明するための工程断面図である。
【符号の説明】
【００４７】
１０１  半導体基板
１０２  ゲート絶縁膜
１０３  ゲート電極
１０４  ソース・ドレイン拡散層
１０５  層間絶縁膜
１０６  埋め込みコンタクト
１０７  金属配線
１１０Ａ，１２０Ａ  浅いＳＴＩ
１１０Ｂ，１２０Ｂ  深いＳＴＩ
１１１Ａ，１２１Ａ  浅い溝
１１１Ｂ，１２１Ｂ  深い溝
１１２  シリコン酸化膜
１３１  シリコン酸化膜
１３２  シリコン窒化膜
１３３，１３３Ａ  第１フォトレジストパターン
１３４，１３４Ａ  第２フォトレジストパターン
１３５  サイドウォール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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