(57)【要約】【課題】  デュアルゲート構造のＰ型シリコン層とＮ型シリコン層とをパターニングする際に、形状不良の発生を抑制できる半導体装置の製造方法を提供する。【解決手段】  Ｓｉ基板１０１上にゲート絶縁膜１０２を形成し、その上に、領域を分けて、Ｎ型ゲートシリコン層１０５とＰ型ゲートシリコン層１０７とを形成する。ハードマスク１０９をマスクとして、金属膜１０８をパターニングする（図２（ｅ））。Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７の金属膜１０８が除去された部分に、Ｎ型不純物をイオン注入して、Ｎ-型ゲートシリコン領域１１０及びＮ+型ゲートシリコン領域１１１を形成する（図２（ｆ））。Ｎ-型ゲートシリコン領域１１０及びＮ+型ゲートシリコン領域１１１をエッチング除去し、パターニングされたＮ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７を得る。【選択図】    図２
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【特許請求の範囲】
【請求項１】
半導体基板上にゲート絶縁膜を介してシリコン層を全面に堆積する第１工程と、
前記シリコン層を領域に分けてＰ型シリコン層及びＮ型シリコン層に形成する第２工程と、
ゲート電極パターンを有するイオン注入マスクを用い、前記Ｐ型シリコン層及びＮ型シリコン層にＰ型不純物又はＮ型不純物を注入する第３工程と、
ゲート電極パターンを有するエッチングマスクを用い、前記Ｐ型シリコン層及びＮ型シリコン層を選択的に除去する第４工程とを順次に有することを特徴とする半導体装置の製造方法。
【請求項２】
前記第２工程と前記第３工程との間に、
前記Ｐ型シリコン層及びＮ型シリコン層の上に金属膜を全面に形成する第５工程と、
前記金属膜を、前記ゲート電極パターンを有するエッチングマスクを用いてパターニングする第６工程とを更に有する、請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第６工程を、前記金属膜から前記Ｐ型シリコン層及びＮ型シリコン層が露出するまで行う、請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第６工程に後続して、全面に絶縁膜を堆積する第７工程を更に有する、請求項３に記載の半導体装置の製造方法。
【請求項５】
前記絶縁膜が、酸化シリコン膜、窒化シリコン膜、ＳｉＯＮ膜、又は、金属酸化膜である、請求項４に記載の半導体装置の製造方法。
【請求項６】
前記絶縁膜の厚みが、３ｎｍ以上、２０ｎｍ以下である、請求項４又は５に記載の半導体装置の製造方法。
【請求項７】
前記第６工程では、前記パターニングのためのエッチングを、前記金属膜から前記Ｐ型シリコン層及びＮ型シリコン層が露出されない状態で終了する、請求項２に記載の半導体装置の製造方法。
【請求項８】
前記金属膜が積層金属膜として構成され、前記第６工程では、前記パターニングのためのエッチングを前記積層金属膜内の界面で終了する、請求項２に記載の半導体装置の製造方法。
【請求項９】
前記Ｐ型不純物が、５価の元素又は５価の元素を含む化合物である、請求項１〜８の何れか一に記載の半導体装置の製造方法。
【請求項１０】
前記Ｎ型不純物が、３価の元素又は３価の元素を含む化合物である、請求項１〜８の何れか一に記載の半導体装置の製造方法。
【請求項１１】
前記第３工程で、Ｐ型不純物を注入し、該Ｐ型不純物の注入によって、前記Ｎ型シリコン層の導電型がＰ型になるまでイオン注入を行う、請求項１〜１０の何れか一に記載の半導体装置の製造方法。
【請求項１２】
前記第３工程で、Ｎ型不純物を注入し、該Ｎ型不純物の注入によって、前記Ｐ型シリコン層の導電型がＮ型になるまでイオン注入を行う、請求項１〜１０の何れか一に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、更に詳しくは、デュアルゲート構造を有する半導体装置の製造方法に関する。
【背景技術】
【０００２】
デュアルゲート構造は、半導体装置の動作速度を上げる効果があり、近年、主に高速動作が必要な半導体装置に導入され、或いは、導入が検討されている。デュアルゲート構造を有する半導体装置は、Ｎ型にドープされたゲート電極と、Ｐ型にドープされたゲート電極との双方を有する。
【０００３】
デュアルゲート構造を有する半導体装置は、例えば、以下のようにして作製される。半導体基板上に、ゲート絶縁膜を介して、ゲートポリシリコン又はゲートアモルファスシリコン（以下、これらを総称してゲートシリコンと呼ぶ）を形成する。ホトレジストマスクとイオン注入とを用いて、ゲートシリコンに注入する不純物を打ち分けることにより、Ｎ型領域とＰ型領域とをそれぞれ形成する。その上にＷＳＩやＷ／ＷＮ等の金属膜を、単層又は積層で成膜する。金属膜の上に、ハードマスクとなるＳｉＯ2やＳｉＮといった絶縁膜を成膜し、そのハードマスクをマスクとして、金属膜をドライエッチ加工する。その後、ハードマスクをマスクとして、ゲートシリコンをエッチング加工する。
【０００４】
図７は、不純物濃度とドライエッチングにおけるエッチレートとの関係を示している。同図に示すグラフでは、シリコン中にＰ（リン）を注入する場合のＰの濃度（atoms/cm3）とエッチレート（nm/min）との関係、及び、Ｂ（ボロン）を注入する場合のＢの濃度とエッチレートとの関係を示している。同図に示すように、エッチレートは、それぞれ、Ｂ又はＰの濃度が変化しても、あまり大きく変化しない。しかし、Ｐを注入したＮ型シリコンのエッチレートと、Ｂを注入したＰ型シリコンのエッチレートとを比較すると、Ｎ型シリコンのエッチレートは、Ｐ型シリコンのエッチレートよりも高く、２０％〜３０％程度の差が生じている。このようなＰ型シリコンとＮ型シリコンのエッチレートの差については、例えば非特許文献１などでも発表されている。
【０００５】
デュアルゲート構造において、Ｎ型シリコンとＰ型シリコンとを同時にドライエッチングすると、上記したエッチレートの差に起因して、Ｎ型シリコンは、Ｐ型シリコンよりも先にエッチングが終了する。このため、図８（ａ）に示すように、サイドエッチによって、Ｎ型シリコン２０３の寸法が細くなり、或いは、同図（ｂ）に示すように、Ｎ型シリコン２０３が逆テーパ形状にエッチングされる形状不良が発生する。また、ゲート絶縁膜２０２の残膜（厚み）がＰ型部とＮ型部とで大きく異なる（Ｐ型部＞Ｎ型部）という不具合、或いは、図９に示すように、ゲート絶縁膜２０２上でエッチングが止まらずにゲート絶縁膜２０２が破れ、Ｓｉ基板２０１がエッチングによって損傷するといった不具合を起こしやすくなる。
【０００６】
上記したＮ型シリコン部の形状不良を防ぐことを目的に、エッチング時間を短くし、或いは、エッチング条件を、サイドエッチしにくい条件に調整すると、Ｐ型シリコン２０４の寸法が太くなり、図１０に示すようにＰ型シリコン２０４が順テーパ形状となり、或いは、Ｐ型シリコン２０４が裾を引いたような形状となるといった形状不良を起こしやすくなる。また、シリコン残渣を生じるといった不具合や、図１１に示すように、ゲート絶縁膜２０２上の成膜されたＰ型シリコン２０４が、ゲート絶縁膜２０２との界面付近で、局所的に横方向にエッチングされてアンダーカットを起こすといった不具合を起こしやすくなる。
【０００７】
上記問題を解決する技術としては、特許文献１及び特許文献２に記載された技術がある。特許文献１では、あらかじめ、Ｐ型シリコン部を、Ｎ型シリコン部よりも厚めに形成することで、上記した問題を回避しようとしている。また、特許文献２では、エッチング条件を変更することにより、ゲート絶縁膜の破れや寸法の違いを改善しようとしている。
【特許文献１】特開２０００−０２１９９９公報
【特許文献２】特開２０００−０５８５１１公報
【非特許文献１】荻野氏ら著（三菱電機）  The Institute of electrical Engineer of Japanから発行された1996年  "DRY  PROCESS SYMPOSIUMのII−６" "Precise Evaluation of Pattern Distortion with Variety of Impurity and Conductivity"
【発明の開示】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載の技術では、リソグラフィー、シリコンＣＶＤ、エッチングといった工程を少なからず増やす必要があり、経済性が低いという問題がある。また、ゲートの高さがＰ型シリコン部とＮ型シリコン部とで異なることとなり、配線構造での平坦性が失われ、その後のゲート間絶縁膜埋設や、ＶＩＡホール形成などの工程を困難にさせるという問題がある。また、特許文献２に記載の技術は、より微細なゲート寸法の目標を達成するには十分とはいい難い。
【０００９】
本発明は、上記従来技術の問題点を解消し、Ｐ型シリコン層とＮ型シリコン層とをパターニングする際に、形状不良の発生を抑制できる半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の半導体装置の製造方法は、半導体基板上にゲート絶縁膜を介してシリコン層を全面に堆積する第１工程と、前記シリコン層を領域に分けてＰ型シリコン層及びＮ型シリコン層に形成する第２工程と、ゲート電極パターンを有するイオン注入マスクを用い、前記Ｐ型シリコン層及びＮ型シリコン層にＰ型不純物又はＮ型不純物を注入する第３工程と、ゲート電極パターンを有するエッチングマスクを用い、前記Ｐ型シリコン層及びＮ型シリコン層を選択的に除去する第４工程とを順次に有することを特徴とする。
【００１１】
本発明の半導体装置の製造方法では、第３工程において、第４工程で選択的に除去される部分のＰ型シリコン層、及び、Ｎ型シリコン層に、Ｐ型不純物又はＮ型不純物を注入する。この不純物の注入により、不純物が注入されたＰ型シリコン層のエッチレートと、不純物が注入されたＮ型シリコン層のエッチレートとの間の差は、不純物が注入される前の両者のエッチレートの差に比して、小さくなる。このため、第４工程では、Ｐ型シリコン層及びＮ型シリコン層を選択的に除去する際に、サイドエッチ等の形状不良が発生しにくくなり、Ｐ型シリコン層及びＮ型シリコン層を、ゲート電極パターンに良好にパターニングすることができる。
【００１２】
本発明の半導体装置の製造方法は、前記第２工程と前記第３工程との間に、前記Ｐ型シリコン層及びＮ型シリコン層の上に金属膜を全面に形成する第５工程と、前記金属膜を、前記ゲート電極パターンを有するエッチングマスクを用いてパターニングする第６工程とを更に有することが好ましい。この場合、ゲート電極を、Ｐ型シリコン層と金属膜との積層、又は、Ｎ型シリコン層と金属膜との積層で構成して、ゲート電極の抵抗値を小さくすることができる。
【００１３】
本発明の半導体装置の製造方法では、前記第６工程を、前記金属膜から前記Ｐ型及びＮ型シリコン層が露出するまで行う構成を採用できる。この場合、Ｐ型不純物又はＮ型不純物を、露出されたＰ型シリコン層及びＮ型シリコン層に注入する構成とすることができる。或いは、第６工程に後続して、全面に絶縁膜を堆積する第７工程を設けて、Ｐ型不純物又はＮ型不純物を、絶縁膜を介して注入する構成とすることもできる。絶縁膜を介してＰ型不純物又はＮ型不純物を注入する場合には、Ｐ型不純物又はＮ型不純物が、Ｎ型シリコン層又はＰ型シリコン層とゲート絶縁膜とを突き抜けて、下層側のシリコン基板に到達する事態を防止することができる。
【００１４】
本発明の半導体装置の製造方法では、前記絶縁膜として、酸化シリコン膜、窒化シリコン膜、ＳｉＯＮ膜、又は、金属酸化膜を用いることができる。
【００１５】
本発明の半導体装置の製造方法では、前記絶縁膜の厚みが、３ｎｍ以上、２０ｎｍ以下であることが好ましい。露出されたＰ型シリコン層及びＮ型シリコン層上の絶縁層の膜厚が厚すぎると、Ｐ型不純物又はＮ型不純物を注入する際に、不純物がシリコン層に到達しないことが考えられ、逆に、絶縁層の膜厚が薄すぎると、不純物が、Ｎ型シリコン層又はＰ型シリコン層とゲート絶縁膜とを突き抜けて、下層側のシリコン基板に到達することが考えられる。このような事態を防止するため、絶縁層の膜厚を、上記範囲内に設定することが好ましい。
【００１６】
本発明の半導体装置の製造方法は、前記第６工程では、前記パターニングのためのエッチングを、前記金属膜から前記Ｐ型シリコン層及びＮ型シリコン層が露出されない状態で終了する構成を採用することもできる。この場合、Ｐ型不純物又はＮ型不純物は、金属膜の残膜を介して、Ｐ型シリコン層及びＮ型シリコン層に注入される。このような構成を採用することで、Ｐ型シリコン層及びＮ型シリコン層の露出後に絶縁膜を堆積する場合と同様に、Ｐ型不純物又はＮ型不純物が、Ｎ型シリコン層又はＰ型シリコン層とゲート絶縁膜とを突き抜けて、下層側のシリコン基板に到達する事態を防止することができる。
【００１７】
本発明の半導体装置の製造方法では、前記金属膜が積層金属膜として構成され、前記第６工程では、前記パターニングのためのエッチングを前記積層金属膜内の界面で終了する構成を採用できる。例えば金属膜が、２つの異なる金属材料から成る金属膜の積層である場合には、エッチングを、２つの金属膜の界面で終了させる構成とすることができる。
【００１８】
本発明の半導体装置の製造方法では、前記Ｐ型不純物を、５価の元素又は５価の元素を含む化合物とし、前記Ｎ型不純物を、３価の元素又は３価の元素を含む化合物とすることができる。
【００１９】
本発明の半導体装置の製造方法では、前記第３工程で、Ｐ型不純物を注入する場合には、Ｐ型不純物の注入によって、前記Ｎ型シリコン層の導電型がＰ型になるまでイオン注入を行うことが好ましく、前記第３工程で、Ｎ型不純物を注入する場合には、Ｎ型不純物の注入によって、前記Ｐ型シリコン層の導電型がＮ型になるまでイオン注入を行うことが好ましい。この場合、第４工程で選択的に除去されるＰ型シリコン層とＮ型シリコン層とのエッチレートの差が縮まり、Ｐ型シリコン層及びＮ型シリコン層を、ゲート電極パターンに、更に良好にパターニングすることができる。
【発明の効果】
【００２０】
本発明の半導体装置の製造方法では、第３工程で、ゲート電極パターンを有するマスクをイオン注入マスクとして、Ｐ型シリコン層及びＮ型シリコン層に、Ｐ型不純物又はＮ型不純物を注入している。このため、第４工程で、Ｐ型シリコン層及びＮ型シリコン層を選択的に除去する際に、サイドエッチ等の形状不良が発生しにくくなり、Ｐ型シリコン層及びＮ型シリコン層を、ゲート電極パターンに良好にパターニングすることができる。
【発明を実施するための最良の形態】
【００２１】
以下、図面を参照し、本発明の実施形態例に基づいて、本発明を更に詳細に説明する。図１〜図３は、本発明の第１実施形態例の半導体装置の製造方法により作成される半導体装置の断面を、製造段階ごとに示している。本実施形態例では、デュアルゲートエッチング加工により、Ｎ型のゲートシリコンとＰ型のゲートシリコンとをそれぞれ所望の形状に加工する。本発明の半導体装置の製造方法は、例えば高速ＤＲＡＭ、ＳＲＡＭ、或いはフラッシュメモリ等の不揮発性メモリの半導体装置の製造において、トランジスタのゲートを所望の形状に加工する工程に用いることができる。
【００２２】
図１（ａ）に示すように、下地となるＳｉ基板１０１上にゲート絶縁膜１０２を形成する。このＳｉ基板１０１には、ゲート絶縁膜が形成される以前に、注入やエッチング、研磨、熱処理等の様々な加工処理がなされている。或いは、それら加工処理はなされていなくてもよい。ゲート絶縁膜１０２は、例えば、酸化炉や、枚葉処理の酸化装置、ＣＶＤ装置等によって形成される。ゲート絶縁膜１０２の材質は、トランジスタのゲートに要求される性能に従って、例えば酸化シリコン、酸窒化シリコン膜、酸化タンタル等の中から選択される。
【００２３】
ゲート絶縁膜１０２の形成後、ゲートシリコン層１０３をＣＶＤ法などにより全面に成膜し、ゲートシリコン層１０３上の、Ｎ型領域を形成したい領域以外の領域にホトレジスト１０４を形成する。このホトレジスト１０４をマスクとしてＮ型不純物のイオン注入（Ｎ型注入）を行い、ゲートシリコン層１０３の所望の領域を、Ｎ型ゲートシリコン層１０５とする。Ｎ型不純物には、Ｐ、ＡｓといったＳＩ結晶中でＳｉと置き換わると電子を出す元素、或いは、それら元素を含む化合物が用いられる。
【００２４】
Ｎ型ゲートシリコン層１０５の形成後、プラズマ剥離や、酸を使用した通常のウェットエッチング等の方法により、ホトレジスト１０４を除去する。その後、図１（ｂ）に示すように、Ｐ型領域を形成したい領域以外の領域にホトレジスト１０６を形成する。このホトレジスト１０６をマスクとしてＰ型不純物のイオン注入（Ｐ型注入）を行い、ゲートシリコン層１０３の所望の領域をＰ型ゲートシリコン層１０７とする。Ｐ型不純物には、Ｂ、ＢＦ2などのＳｉ結晶中でＳｉと置き換わると正孔を出す元素、或いは、それら元素を含む化合物が用いられる。
【００２５】
Ｎ型ゲートシリコン層１０５とＰ型ゲートシリコン層１０７の形成後、図１（ｃ）に示すように、金属膜１０８を通常のＣＶＤ法又はＰＶＤ法によって成膜する。金属膜１０８は、Ｗ、ＷＮ、ＷＳｉ、Ｔｉ、ＴｉＮ、Ｐｔ、Ｃｏ等の金属膜の単層として形成され、或いは、それらを組み合わせた積層構造として形成される。金属膜１０８の上に、図２（ｄ）に示すように、ゲート電極を加工するためのハードマスク１０９を形成する。ハードマスク１０９は、例えばＣＶＤ法等により成膜した酸化シリコン膜、窒化シリコン膜、ＳｉＯＮ膜、アモルファスカーボン膜等の単層膜、又は、それらを組み合わせた積層膜を、ドライエッチング法等により所望のパターンに加工することで形成される。
【００２６】
ハードマスク１０９の形成後、図２（ｅ）に示すように、ハードマスク１０９をエッチングマスクとして、金属膜１０８を、Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７がそれぞれ露出するまでドライエッチングし、所望の形状にパターニングする。このドライエッチングは、金属膜１０８ができるだけ垂直に形成されるように行うことが好ましく、また、Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７のエッチ量（掘り込み量）ができるだけ少なくなるように行われることが好ましい。実際には、金属膜１０８が垂直に加工されるためには、Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７の掘り込み量は１０〜３０ｎｍ程度は必要である。
【００２７】
金属膜１０８を加工してＮ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７の一部を露出させた後、図２（ｆ）に示すように、ハードマスク１０９及び金属膜１０８をマスクとして、Ｎ型注入を行う。このＮ型注入は、Ｐ型ゲートシリコン層１０７の、金属膜１０８が除去されている部分、つまりは、後にエッチング除去する部分の導電型が、Ｎ型になるまで行うことが好ましい。このＮ型注入により、Ｐ型ゲートシリコン層１０７内に、Ｎ-型シリコン領域１１０が形成される。また、Ｎ型ゲートシリコン層１０５では、金属膜１０８除去されている部分に、Ｎ型ゲートシリコン層１０５の不純物濃度よりも濃い不純物濃度のＮ+型シリコン領域１１１が形成される。
【００２８】
上記したＮ型注入に代えて、図３（ｇ）に示すように、ハードマスク１０９及び金属膜１０８をマスクとして、Ｐ型注入を行うこともできる。この場合、Ｐ型注入は、Ｎ型ゲートシリコン層１０５の、金属膜１０８が除去されている部分の導電型が、Ｐ型になるまで行うことが好ましい。このＰ型注入により、Ｎ型ゲートシリコン層１０５内に、Ｐ-型シリコン領域１１２が形成される。また、Ｐ型ゲートシリコン層１０７では、金属膜１０８が除去されている部分に、Ｐ型ゲートシリコン層１０７の不純物濃度よりも濃い不純物濃度のＰ+型シリコン領域１１３が形成される。
【００２９】
図４は、Ｎ型注入における不純物の注入量と、エッチング除去される部分のＮ型ゲートシリコン層１０５（Ｎ+型シリコン領域１１１）及びＰ型ゲートシリコン層１０７（Ｎ-型シリコン領域１１０）のそれぞれのエッチレートとの関係を示している。Ｎ型注入前のＮ型ゲートシリコン層１０５のＰの注入量、及び、Ｐ型ゲートシリコン層１０７のＢの注入量は、それぞれ２×１０20（atoms/cm3）であったとする。この場合、Ｎ型注入により、Ｐの注入量を増加させると、Ｐ型ゲートシリコン層１０７で、後にエッチング除去される領域の導電型がＰ型からＮ型へと変化する。図４に示すように、Ｐの注入量が増加するに従って、Ｎ型注入されたＮ型ゲートシリコン層１０５のエッチレートと、Ｎ型注入されたＰ型ゲートシリコン層１０７のエッチレートとの差が縮まっていく。この現象は、Ｐ型注入により、Ｂを注入する場合にも同様に現れる。
【００３０】
Ｎ型注入後、或いは、Ｐ型注入後に、図３（ｈ）に示すように、ハードマスク１０９をマスクとして、ドライエッチング法により、Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７をパターニングする。このパターニングにより、Ｎ-型シリコン領域１１０及びＮ+型シリコン領域１１１がそれぞれ除去され、所望の形状（ゲート電極パターン）にパターニングされたＮ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７が得られる。
【００３１】
本実施形態例では、エッチング除去によりＮ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７をパターニングする前に、Ｎ型ゲートシリコン層１０５内のエッチング除去される領域と、Ｐ型ゲートシリコン層１０７内のエッチング除去される領域とに、Ｎ型注入又はＰ型注入を行って、両者間のエッチレートの差を縮めている。このため、サイドエッチや逆テーパ等の形状異常を抑えて、Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７の側面を垂直に加工できる。また、エッチレート差が小さいため、Ｎ型ゲートシリコン層１０５とＰ型ゲートシリコン層１０７との間の寸法差を最小に抑えた、かつ、Ｎ型領域におけるゲート絶縁膜１０２の残膜と、Ｐ型領域におけるゲート絶縁膜１０２の残膜との差を最小に抑えたデュアルゲートエッチング加工が可能となる。
【００３２】
図５は、本発明の第２実施形態例の半導体装置の製造方法の一部の工程における半導体装置の断面を示している。本実施形態例は、Ｎ型注入又はＰ型注入前に、Ｎ型ゲートシリコン層１０５のエッチング除去される領域上、及び、Ｐ型ゲートシリコン層１０７のエッチング除去される領域上に薄い絶縁膜１１４が形成される点で、第１実施形態例と相違する。なお、以下では、Ｎ型ゲートシリコン層１０５のエッチング除去する領域及びＰ型ゲートシリコン層１０７のエッチング除去する領域にＮ型注入を行う例について説明するが、Ｐ型注入を採用する場合でも、得られる効果は同様である。
【００３３】
図１（ａ）〜図２（ｅ）までに示す工程と同様な工程により、金属膜１０８を所望の形状に加工する。金属膜１０８を所望の形状に加工した後、ＣＶＤ法などで、図５に示すように、全面に、Ｓｉ3Ｎ4膜やＳｉＯ2膜等の絶縁膜１１４を、３ｎｍ〜２０ｎｍ程度の膜厚で形成する。薄い絶縁膜１１４の形成後、Ｎ型ゲートシリコン層１０５のエッチング除去する領域及びＰ型ゲートシリコン層１０７のエッチング除去する領域に、それぞれ、絶縁膜１１４を介して、Ｎ型注入を行う。このＮ型注入は、Ｐ型ゲートシリコン層１０７のエッチング除去する領域の導電型が、Ｎ型になるまで行うことが好ましい。その後、図３（ｈ）に示す工程と同様な工程により、Ｎ-型シリコン領域１１０及びＮ+型シリコン領域１１１と、薄い絶縁膜１１４とをエッチング除去し、Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７を所望の形状にパターニングする。
【００３４】
ここで、Ｎ型注入の際に、Ｎ型注入によってイオン注入される元素等が、ゲートシリコン層１０３及びゲート絶縁膜１０２を突き抜けて、Ｓｉ基板１０１に達すると、トランジスタの特性が変化して、半導体装置の正常な動作が妨げられることがある。本実施形態例では、Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７のエッチング除去される領域の表面に、薄い絶縁膜１１４を形成し、その絶縁膜１１４を介して、Ｎ型注入を行うため、Ｎ型注入によって注入される元素等が、ゲートシリコン層１０３及びゲート絶縁膜１０２を突き抜ける事態を防止できる。その他の効果については、第１実施形態例と同様である。
【００３５】
図６は、本発明の第３実施形態例の半導体装置の製造方法の一部の工程における半導体装置の断面を示している。本実施形態例では、Ｎ型ゲートシリコン層１０５のエッチング除去される領域、及び、Ｐ型ゲートシリコン層１０７のエッチング除去される領域上に金属膜１０８の残膜を残した状態で、Ｎ型注入又はＰ型注入を行う。なお、以下では、Ｎ型ゲートシリコン層１０５のエッチング除去する領域及びＰ型ゲートシリコン層１０７のエッチング除去する領域にＮ型注入を行う例について説明するが、Ｐ型注入を採用する場合でも、得られる効果は同様である。
【００３６】
図１（ａ）〜図２（ｄ）までに示す工程と同様な工程により、金属膜１０８上にハードマスク１０９を形成する。ハードマスク１０９の形成後、ハードマスク１０９をエッチングマスクとして、金属膜１０８をエッチング除去し、金属膜１０８を所望の形状に加工する。この金属膜１０８のエッチングは、図６に示すように、後にエッチング除去するＮ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７上の金属膜１０８が完全には除去されないように行われる。
【００３７】
金属膜１０８のエッチングは、例えば、金属膜１０８が単層の金属材料から成る場合には、後にエッチング除去されるＮ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７上の金属膜１０８の残膜が５〜２０ｎｍ程度となるように、あらかじめ見積もっておいたエッチング時間Ｔだけ行う。より詳細には、エッチングは、金属膜１０８の膜厚をＸｎｍ、Ｘｎｍの金属膜１０８を完全に除去する場合のプラズマ発光からエッチング終了時点までの時間差をＹｓｅｃ、残したい膜厚をＺｎｍとして、下記式、
Ｔ＝（Ｘ−Ｚ）×（Ｙ）÷（Ｘ）
から見積もった時間Ｔだけ行う。或いは、金属膜１０８がＷｓｉのように、光透過性を有する場合には、エッチング中に、金属膜１０８の残膜を光干渉によってモニターし、残膜が所望の残膜に達した時点でエッチングを終了することで、金属膜１０８の残膜を５〜２０ｎｍ程度に調整することもできる。
【００３８】
また、金属膜１０８が単層ではなく、積層構造を有する場合には、金属膜１０８のエッチングを以下に説明するようにして、積層構造の金属膜内の界面でエッチングを停止する構成とすることができる。なお、ここでは、積層構造を有する金属膜１０８として、上層がＷ、下層がＷＮ、或いは、上層がＷ、下層がＴiＮといった積層構造を有する金属膜１０８を想定する。この場合、上層膜であるＷのみをエッチングする。このときのエッチング条件は、下層のＷＮやＴｉＮをエッチングしない条件に設定される。
【００３９】
より詳細には、上層がＷで下層がＷＮの場合には、誘導コイルを用いた一般的なドライエッチング装置を用いて、ＳＦ6（又はＮＦ3）＝２０ｓｃｃｍ、Ｎ2＝５０ｓｃｃｍ、Ｃｌ2＝７０ｓｃｃｍ、圧力３ｍＴ、プラズマ電力７００Ｗ、バイアス電力３０Ｗ、ステージ設定温度２０℃の条件で、エッチングを行う。上記条件では、Ｆを含むガス系にＮ2を添加することによってＷのエッチレートが、ＷＮのエッチレートに対して１．５倍以上の速度になるように調整すべきである。また、上層がＷで下層がＴｉＮの場合には、誘導コイルを用いた一般的なドライエッチング装置を用いて、ＳＦ6（又はＮＦ3）＝５０ｓｃｃｍ、Ｎ2＝５０ｓｃｃｍ、圧力３ｍＴ、プラズマ電力７００Ｗ、バイアス電力３０Ｗ、ステージ設定温度２０℃の条件で、エッチングを行う。
【００４０】
金属膜１０８のエッチング後、Ｎ型ゲートシリコン層１０５のエッチング除去する領域及びＰ型ゲートシリコン層１０７のエッチング除去する領域に、それぞれ、金属膜１０８の残膜を介して、Ｎ型注入を行う。このＮ型注入は、Ｐ型ゲートシリコン層１０７のエッチング除去する領域の導電型が、Ｎ型になるまで行うことが好ましい。その後、図３（ｈ）に示す工程と同様な工程により、Ｎ-型シリコン領域１１０及びＮ+型シリコン領域１１１と、金属膜１０８の残膜とをエッチング除去し、Ｎ型ゲートシリコン層１０５及びＰ型ゲートシリコン層１０７を所望の形状に加工する。
【００４１】
本実施形態例では、Ｎ型注入を、金属膜１０８の残膜を介して行っているため、薄い絶縁膜１１４（図５）を形成しなくても、第２実施形態例と同様に、Ｎ型注入の際に、Ｎ型注入によって注入される元素等が、ゲートシリコン層１０３及びゲート絶縁膜１０２を突き抜けて、Ｓｉ基板１０１に到達する事態を防止できる。金属膜１０８の残膜は、金属膜１０８のエッチング時間等を調整することで形成できるため、本実施形態例では、工程を増加させることなく、第２実施形態例と同様な効果を得ることができる。その他の効果については、第１実施形態例と同様である。
【００４２】
なお、以上では、ドライエッチング装置は、誘導コイルを用いたプラズマ装置を想定したが、ドライエッチング装置として、マイクロ波、ＵＨＦ波、ＥＣＲ等のその他の高密度プラズマ装置を用いることもできる。また、ドライエッチング条件については、前述の条件は一例であり、使用するエッチング装置や金属膜１０８の組成に応じて、適宜設定される。金属膜１０８には、前述のＷ，ＷＮ、ＴｉＮ、ＷＳｉ、Ｔｉ、ＴｉＮ、Ｐｔ、Ｃｏ以外の金属を使用することもできる。上記実施形態例では、先にＮ型ゲートシリコン層１０５を形成し（図１（ａ））、その後Ｐ型ゲートシリコン層１０７を形成したが（図１（ｂ））、この順番を入れ替えることもできる。
【００４３】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体装置の製造方法は、上記実施形態例にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００４４】
【図１】（ａ）〜（ｃ）は、それぞれ、本発明の第１実施形態例の半導体装置の製造方法により作成される半導体装置の断面を、製造段階ごとに示す断面図。
【図２】（ｄ）〜（ｆ）は、それぞれ、本発明の第１実施形態例の半導体装置の製造方法により作成される半導体装置の断面を、製造段階ごとに示す断面図。
【図３】（ｇ）及び（ｈ）は、それぞれ、本発明の第１実施形態例の半導体装置の製造方法により作成される半導体装置の断面を、製造段階ごとに示す断面図。
【図４】Ｎ型注入における不純物の注入量と、エッチング除去される部分のＮ型ゲートシリコン層及びＰ型ゲートシリコン層のそれぞれのエッチレートと関係を示すグラフ。
【図５】本発明の第２実施形態例の半導体装置の製造方法の一部の工程における半導体装置を示す断面図。
【図６】本発明の第３実施形態例の半導体装置の製造方法の一部の工程における半導体装置を示す断面図。
【図７】不純物濃度とドライエッチレートとの関係を示すグラフ。
【図８】（ａ）及び（ｂ）は、それぞれ、従来のデュアルゲートエッチング加工により得られる半導体装置を示す断面図。
【図９】従来のデュアルゲートエッチング加工により得られる半導体装置を示す断面図。
【図１０】従来のデュアルゲートエッチング加工により得られる半導体装置を示す断面図。
【図１１】従来のデュアルゲートエッチング加工により得られる半導体装置を示す断面図。
【符号の説明】
【００４５】
１０１：Ｓｉ基板
１０２：ゲート絶縁膜
１０３：ゲートシリコン層
１０４、１０６：ホトレジスト
１０５：Ｎ型ゲートシリコン層
１０７：Ｐ型ゲートシリコン層
１０８：金属膜
１０９：ハードマスク
１１０：Ｎ-型シリコン領域
１１１：Ｎ+型シリコン領域
１１２：Ｐ-型シリコン領域
１１３：Ｐ+型シリコン領域
１１４：絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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