(57)【要約】【課題】  デジタルシステム用ＤＣ／ＤＣコンバーターの伝導損を少なくする。【解決手段】    前記同期トランジスタの電流パスの制御ターミナル回路パスによって共用される、同期トランジスタの電流パス内の作動的に有効な値のインダクタンスを設け、同期トランジスタの制御ターミナルに提供される制御信号に対して、低い抵抗値を有する同期トランジスタを選択することにより、スイッチングトランジスタと同期トランジスタとを含む同期整流回路の作動を改善する方法と、この方法によって改善された同期整流回路が提供される。トランジスタがＭＯＳＦＥＴであるとき得られるインダクタンスは、約２ｎＨ〜約３ｎＨの範囲内にあることが好ましい。この同期トランジスタは、ソース共通インダクタンスとゲート−ソース間容量の間の高速エネルギー変換を容易にするように、低い値のゲート抵抗値を有する。【選択図】  図４（ａ）
2005304294.tif 000002
【特許請求の範囲】
【請求項１】
スイッチングトランジスタと、同期トランジスタと、前記同期トランジスタのための制御回路パスと共用される、同期トランジスタの電流パス内の作動的に有効なインダクタンスとを備える同期整流回路。
【請求項２】
前記インダクタンスは、純粋に寄生的なインダクタンスである、請求項１記載の同期整流回路。
【請求項３】
前記トランジスタは、ＭＯＳＦＥＴであり、かつ前記インダクタンスが、純粋に寄生的なソース共通インダクタンスである、請求項１記載の同期整流回路。
【請求項４】
前記ソース共通インダクタンスは、約２ｎＨ〜約３ｎＨの範囲内にある、請求項３記載の同期整流回路。
【請求項５】
前記トランジスタは、ＭＯＳＦＥＴであり、この同期ＭＯＳＦＥＴが、低い値のゲートインダクタンスを有する、請求項１記載の同期整流回路。
【請求項６】
前記スイッチング同期トランジスタは、ＭＯＳＦＥＴであり、前記インダクタンスは、ソース−ドレイン間電力パスとゲートドライバー回路ループとによって共用されるソース共通インダクタンスである、請求項１記載の同期整流回路。
【請求項７】
前記同期ＭＯＳＦＥＴは、低い値のゲート抵抗値を有する、請求項６記載の同期整流回路。
【請求項８】
前記スイッチングＭＯＳＦＥＴだけのためのパルス幅変調ゲートドライブ回路を更に含む、請求項７記載の同期整流回路。
【請求項９】
前記スイッチングＭＯＳＦＥＴは、ターンオフおよびターンオンされるときに、前記ソース共通インダクタンスを通過して流れる電流により、前記ソース共通インダクタンスの両端へ誘導される電圧によって、前記同期ＭＯＳＦＥＴのためのゲートドライブが行われる、請求項８記載の同期整流回路。
【請求項１０】
前記同期トランジスタは、その制御ターミナルにおける制御信号に対する低い値の抵抗値を有する、請求項１記載の同期整流回路。
【請求項１１】
前記スイッチングトランジスタだけのためのパルス幅変調ゲートドライブ回路を更に含む、請求項１０記載の同期整流回路。
【請求項１２】
前記スイッチングトランジスタは、ターンオフおよびターンオンされるときに、前記ソース共通インダクタンスを通過して流れる電流により、前記ソース共通インダクタンスの両端へ誘導される電圧によって、前記同期トランジスタのためのゲートドライブが行われる、請求項１１記載の同期整流回路。
【請求項１３】
アイソレーショントランスの二次巻線側と直列回路状に接続された少なくとも１つの同期トランジスタを備えるアイソレーショントランスを更に含む、請求項１記載の同期整流回路。
【請求項１４】
出力インダクタンスと出力コンデンサとを備える回路を通し、負荷デバイスのための出力を提供するように、前記二次巻線の中心にタップが設けられており、かつ二次巻線の両端に直列に接続された２つの同期トランジスタを備え、各トランジスタは、その電流パス内に、作動的に有効なインダクタンスを備える、請求項１３記載の同期整流回路。
【請求項１５】
前記二次巻線の両端に直列に接続された２つの分岐回路を更に備え、各分岐回路は、その電流パス内に、作動的に有効なインダクタンスを有する同期トランジスタを含む、請求項１３記載の同期整流回路。
【請求項１６】
スイッチングトランジスタと同期トランジスタとを含む同期整流回路の作動を改善する方法において、
前記同期トランジスタの電流パスと、その制御ターミナル回路パスとによって共用される、作動的に有効な値のインダクタンスを設けるステップと、
同期トランジスタの制御ターミナルに提供される制御信号に対して、低い抵抗値を有する同期トランジスタを選択するステップとを有する、同期整流回路の作動を改善する方法。
【請求項１７】
提供されるインダクタンスは、純粋に寄生したインダクタンスである、請求項１６記載の方法。
【請求項１８】
前記トランジスタは、ＭＯＳＦＥＴであり、前記インダクタンスは、純粋に寄生したソース共通インダクタンスである、請求項１６記載の方法。
【請求項１９】
前記ソース共通インダクタンスは、約２ｎＨ〜約３ｎＨの範囲内にある、請求項１８記載の方法。
【請求項２０】
前記トランジスタは、ＭＯＳＦＥＴであり、この同期ＭＯＳＦＥＴは、低い値のゲートインダクタンスを有する、請求項１６記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流回路に関し、より詳細には、回路動作を大きく改善するために、同期トランジスタに関連する寄生インダクタンスを利用する同期整流回路に関する。
【０００２】
本発明に従って設計された同期整流回路は、デッド時間が最小であり、ショートスルーを防止でき、Ｃｄｖ／ｄｔに対する耐性があるだけでなく、スイッチング損失も大幅に低減されている。本発明の原理は、すべてのタイプの同期整流回路配置、およびＭＯＳＦＥＴのみならず、ＩＧＢＴ並びにその他のタイプのトランジスタを使った例にも適用できる。
【背景技術】
【０００３】
ＶＬＳＩ技術の進歩により、デジタルシステムは、電源電圧をより低くし、電流を、より大きくしなければならない。このシステムに給電するのに、低出力電圧で、大出力電流のＤＣ／ＤＣコンバータが、広く使用されている。同期整流器は、例えばダイオード整流器と比較して、伝導損が大幅に低減されているので、これらの用途に対して、不可欠な技術となっている。
【０００４】
本明細書での説明において、同期トランジスタとは、ダイオード機能に置き換わるか、またはこれを補足できるトランジスタのことである。
【０００５】
図１（ａ）および図１（ｂ）は、同期整流回路の２つの例を示す。図１（ａ）は、高電圧側スイッチングＭＯＳＦＥＴ Ｑ１と、低電圧側の同期ＭＯＳ Ｑ２とを備えるバック（ｂｕｃｋ）コンバータを示す。Ｑ１とＱ２との間の共通ノードは、直列インダクタＬ0、および並列コンデンサＣ0を介して、負荷Ｒ0に給電する。
【０００６】
図１（ｂ）は、１対の電力スイッチング用ＭＯＳＦＥＴ Ｑｐ１、およびＱｐ２がトランス１０の１次巻線を駆動するアイソレートされたハーフブリッジコンバータを示す。
【０００７】
トランス１０の中心にタップが設けられた二次巻線の高電圧側および低電圧側、および共通ノード１２に接続された１対の同期ＭＯＳＦＥＴ Ｑ１およびＱ２も、直列インダクタＬ0および並列コンデンサＣ0を通して、負荷Ｒ0に給電するようになっている。
【０００８】
双方の場合において、ＭＯＳＦＥＴのためのゲートドライブは、パルス幅変調された信号によって行われ、このパルス幅変調信号のデューティサイクルは、所望する出力電流および電圧を提供するように、フィードバックループ（図示せず）により制御される。
【０００９】
便宜上、ＭＯＳＦＥＴを使ったバックコンバータ回路技術に主に関連して、本発明について説明するが、本発明は、その他の同期整流回路だけでなく、その他のタイプのトランジスタを使った回路にも、直接実施可能である。
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ＭＯＳＦＥＴを使った回路では、寄生インダクタンスは、図２に示すようなドレイン−ソース間電流路と、ゲートドライバーループとによって共用されるソース共通インダクタンスであり、このソース共通インダクタンスＬCSIは、ドレイン−ソース電流とゲート充電電流とを運ぶ。
【００１１】
ＬCSIで誘導される電圧は、ＭＯＳＦＥＴのＶGSに寄与する。電力用ＭＯＳＦＥＴのスイッチング性能に対するＶGSの重要性により、ソース共通インダクタンスは、システムの性能に極めて重大な影響を与える。このことは、当業者には周知である。
【００１２】
従来のプラクティスによれば、同期整流回路におけるスイッチングトランジスタ、および同期トランジスタの双方に対して、ソース共通インダクタンスをできるだけ小さい値に低減するよう、回路レイアウトにおいて大きな注意が払われている。
【００１３】
より詳細には、電力ＭＯＳＦＥＴのドレイン−ソース間電流は、ＬCSIを通るように流れる。ＬCSIは、ゲートドライバーループにも存在するので、ドレイン−ソース間電流が変化することによって、ソース共通インダクタンスＬCSIの両端に電圧が誘導される。この電圧は、電力用ＭＯＳＦＥＴのゲートソース電圧をアクティブに変化させる。ＩDSおよびＶGSが急速に変化するときのターンオンおよびターンオフ中のこの効果は、特に重要である。
【００１４】
図３（ａ）は、高電圧側におけるアクティブスイッチとして使用される電力ＭＯＳＦＥＴ Ｑ1に対するターンオン中のソース共通インダクタンスの効果を示す。Ｑ1をターンオンするために電圧を印加すると、立ち上がり電流に起因して、ＬCSIで誘導される電圧はＶGSに抗するよう作用する。これにより、ＭＯＳＦＥＴのターンオンは、スローダウンする。
【００１５】
図３（ｂ）におけるＱ1のターンオフ中には、逆方向の同じ効果が観察される。５００ｋＨｚのゲートドライブスイッチング周波数を有し、１.３Ｖで３０Ａの出力を提供する、１２Ｖの入力を有する従来通りに、設計された同期バックコンバータ回路（代表的な応用例）を、シミュレーションによって研究したところ、わずか１ｎＨのソース共通インダクタンスが存在しているだけで、約６Ｗの電力損失が生じることが判った。
【００１６】
従来の知識および実施に反し、同期整流回路の同期トランジスタの回路内に寄生インダクタンスが存在すると、デバイス全体の性能に予期しない重大な利点が得られることが判った。
【課題を解決するための手段】
【００１７】
ＭＯＳＦＥＴを使用する場合において、同期整流回路の性能を改善する本発明の方法は、ゲート−ソース間寄生容量と認められたソース共通インダクタンスとの間の高速エネルギー交換を可能にするよう、同期ＭＯＳＦＥＴのゲート抵抗値を最小にし、かつ、従来のやり方では、回路レイアウトにおいて通常省略されていた、同期ＭＯＳＦＥＴの主要電流パスとゲート充電回路とによって共用される、あるレベルのソース共通インダクタンスを許容することを含んでいる。
【００１８】
より一般的には、本発明の同期整流回路の性能を改善する方法は、トランジスタの制御ターミナルにおいて、制御信号に対する抵抗値を最小にし、かつ、同期トランジスタの主要電力パスとトランジスタ制御ターミナルのための回路パスとによって共用される、あるレベルの寄生インダクタンスを許容することを含んでいる。
【００１９】
この原理に従って設計されたすべての回路配置の同期整流回路は、デッド時間を最小にし、シュートスルーを防止し、Ｃｄｖ／ｄｔ耐性を改善するだけでなく、スイッチング損失を大幅に低減する。例えば、自己駆動同期ＭＯＳＦＥＴを有するバックコンバータ、およびアイソレートされた同期整流回路を、本発明の原理に従って設計できる。後に、それ以外の変形例についても説明する。
【００２０】
本発明によれば、集積回路において特に有利な磁気素子を追加しなくても、寄生インダクタンスだけを利用して、利点が得られる。他方、所望により、または必要に応じ、別個の誘導素子を使用できる。
【００２１】
従って、本発明の一般的な目的は、同期トランジスタの電流路内に寄生インダクタンスが存在することにより得られる予期しない利点を活用することにより、改良された同期整流回路を提供することにある。
【００２２】
本発明の特定の目的は、同期ＭＯＳＦＥＴの電流路内に、ソース共通インダクタンスが存在することを認めることから得られる所定の予期しない利点を活用することにより、改良されたＭＯＳＦＥＴ同期整流回路を提供することにある。
【００２３】
本発明の別の目的は、これらの予期しない利点を活用して、同期整流回路の性能を改善する方法を提供することにある。
【００２４】
添付図面を参照し、次の説明を読めば、本発明の上記以外の目的だけでなく、その他の特徴および利点も明らかとなると思う。
【発明を実施するための最良の形態】
【００２５】
図４（ａ）〜図４（ｄ）は、ＭＯＳＦＥＴバックコンバータに関連する本発明の方法および装置の基本原理を示す。
【００２６】
バックコンバータ回路配置を有する同期整流器では、同期、すなわち低電圧側ＭＯＳＦＥＴを、ダイオードとして使用する。電流方向は、高電圧側ＭＯＳＦＥＴにおける方向と反対の、ソースからドレインの方向となる。このような差に起因し、スイッチング作用に対するソース共通インダクタンスの作用も反対である。
【００２７】
図４（ａ）および図４（ｂ）は、バックコンバータ回路配置を有する同期整流回路１４における高電圧側ＭＯＳＦＥＴ Ｑ１のターンオン中、およびターンオフ中の低電圧側ＭＯＳＦＥＴ Ｑ２に対するソース共通インダクタンスの影響を示す。Ｑ２は同期ＭＯＳＦＥＴであるので、そのゲート信号は、ボディダイオードＤ２が存在することおよびデッドタイムにより。コンバータ１４の作動モードを変えることはない。ソース共通インダクタンスが回路の動作に影響する時間は、制御用ＦＥＴ Ｑ１のターンオン時間Ａ、およびターンオフ時間Ｂである（図４（ｂ））。
【００２８】
図４（ｃ）は、Ｑ１がターンオンされたときのＱ２の、時間Ａでの回路を示す。時間Ａの前に、Ｑ２は既にターンオフされており、そのゲートはアースされているものと見なされる。時間Ａでは、Ｑ２のボディーダイオードＤ２からＱ１まで、負荷電流が変化する。ダイオードＤ２内の電流が減少するにつれ、ソース共通インダクタンス上に、図４（ｃ）に示された極性を有する電圧ＶCSIが誘導される。Ｑ２のゲートループ内の電圧は、ＶGS2を負の値に変え、これによって、Ｑ２は更にオフ状態にドライブされる。そのため、回路は、次に説明するように、シュートスルー、すなわちＣｄｖ／ｄｔの影響を防止するのに役立つ。
【００２９】
図４（ｄ）は、Ｑ１がターンオフされたときの時間ＢにおけるＱ２のグラフを示す。Ｑ２は、ゲートがアースされた状態で既にオフ状態となっている。Ｑ１がターンオフされたときの時間において、Ｑ１からＱ２へ負荷電流が変化する。Ｑ２内の電流が減少するにつれ、ソース共通インダクタンス上で、図４（ｄ）に示された極性を有する電圧ＶCSIが誘導される。こうして、Ｑ２の減少するループ内の電圧はＶGS2を正の値に変え、このことはＱ２をターンオンしようとする。この電圧が十分に高く、かつ十分に長ければ、Ｑ２は、自動的にターンオンされ、デッド時間は最小となる。
【００３０】
以上の説明から、高電圧側ＭＯＳＦＥＴがターンオンされていると、ソース共通インダクタンスは、低電圧側ＭＯＳＦＥＴをオフ状態にドライブすることを助け、高電圧側ＭＯＳＦＥＴがターンオフされているときには、ソース共通インダクタンスは、遅延を生じることなく、低電圧側ＭＯＳＦＥＴをターンオフしようとする。これによって、上記のような利点が生じる。次に、これらの効果について、より詳細に説明する。
【００３１】
Ｃｄｖ／ｄｔ耐性
図５（ａ）を参照する。ソース共通インダクタンスが基本的になくても、高電圧側ＭＯＳＦＥＴ Ｑ１がターンオンとなったときに、高電圧側ＭＯＳＦＥＴ Ｑ１と低電圧側ＭＯＳＦＥＴ Ｑ２との間のスイッチングノードにおける大きいｄｖ／ｄｔは、低電圧側ＭＯＳＦＥＴ Ｑ２の誤ったターンオンを生じさせることがあり、シュートスルー電流に起因する大きい電力損失を生じさせることがある。低電圧側ＭＯＳＦＥＴ回路におけるソース共通インダクタンスが存在することが認められているとき、この問題は、図５（ｂ）に示されるように解決できる。
【００３２】
高電圧側ＭＯＳＦＥＴ Ｑ１がターンオンすると、負荷電流は、低電圧側ＭＯＳＦＥＴのボディーダイオードＤ２からＱ１の分岐回路へ変化する。この過渡現象の間に、ＭＯＳＦＥＴ Ｑ２のＶGSは、ソース共通インダクタンスと負荷電流によって決まる所定の負の値になる。電流過渡現象の後、スイッチングノード１６は、大きいｄｖ／ｄｔで立ち上がり始めるこのｄｖ／ｄｔは、Ｑ２のミラーコンデンサＣGDを通して、Ｑ２のゲートに充電電流を流す（図４（ｃ）を参照）。
【００３３】
このＱ２のゲート電圧は、予めある負の値だけオフセットされているので、Ｃｄｖ／ｄｔ効果があっても、Ｑ２のゲート電圧がそのスレッショルドに到達するのに十分高くなるまで立ち上がることはない。
【００３４】
波形（ａ）〜（ｅ）は、上記条件下の図５（ａ）の回路における種々の電圧および電流を示す。波形（ｆ）および（ｇ）は、ソース共通インダクタンスを意図的に設けた場合と設けない場合のＭＯＳＦＥＴ Ｑ２のゲート電圧に対する効果を示す。
【００３５】
代表的なバックコンバータ回路において、低電圧側ＭＯＳＦＥＴとして、インターナショナルレクティファイアー社タイプのＩＲＦ６６１８ＭＯＳＦＥＴを使用して、シミュレーションを実行したところ、２.５ｎＨのソース共通インダクタンスを用いることにより、１ＭＨｚ、１２Ｖ〜１.２Ｖコンバータの全電力損失は、６.０４Ｗから５.６２Ｗまで減少した。  
【００３６】
別の利点としては、Ｃｄｖ／ｄｔのターンオンに関する問題を必要とすることなく、より低いＶｔおよびＲｄｓｏｎで低電圧側ＭＯＳＦＥＴを設計できることである。これによって、更に電力損失を低減できる。
【００３７】
シュートスルー防止、およびデッド時間の短縮
以上の説明から、当業者であれば、高電圧側ＭＯＳＦＥＴのターンオン中は、ソース共通インダクタンスが自動的に低電圧側ＭＯＳＦＥＴをターンオフすることが理解できると思う。
【００３８】
これとは逆に、高電圧側ＭＯＳＦＥＴのターンオフ中は、ソース共通インダクタンスにより、低電圧側ＭＯＳＦＥＴが自動的にターンオンされる。従って、高電圧側ゲートドライブ信号と低電圧側ゲートドライブ信号が短い間オーバーラップしても、ソース共通インダクタンスは、低電圧側ＭＯＳＦＥＴをターンオフし、シュートスルーを防止する電圧を発生する。
【００３９】
シュートスルーを防止するには、若干のデッド時間が必要である。しかし、デッド時間中、低電圧側ＭＯＳＦＥＴのボディーダイオードは、導通状態にある。ボディーダイオードは、順方向の高電圧ドロップを有するので、これに対応して、電力損失も大きい。
【００４０】
１ＭＨｚのスイッチング周波数では、デッド時間の損失は、低電圧側のＭＯＳＦＥＴの全損失のほぼ３分の１である。スイッチング周波数が高くなり、ＲＤＳが小さくなるにつれ、ボディーダイオードの損失もより深刻になる。
【００４１】
低電圧側ＭＯＳＦＥＴの電流路におけるソース共通インダクタンスを活用することにより、デッド時間を大幅に短縮できることは大きな利点である。
【００４２】
同期バックコンバータにおける低電圧側において、インターナショナルレクティファイアー社のＩＲＦ６６１８ＭＯＳＦＥＴを使ってシミュレーション研究を行った。２.５ｎＨのソース共通インダクタンスがある場合、５００ＫＨｚの１２Ｖ〜１.２Ｖのコンバータの全電力損失は５.２６Ｗから４.７８Ｗまで低下した。ＩＲＦ６６１８ＭＯＳＦＥＴ自身には、Ｃｄｖ／ｄｔ問題はないので、この低下した理由は、デッド時間が短いことだけにある。
【００４３】
研究によれば、本発明に従って性能上の利点を得るには、わずか２〜３ｎＨの範囲のソース共通インダクタンス値でよいことが分かった。この値は、パッケージインダクタンスとトレースインダクタンスを含む基板上の寄生量で得られる。注意深くレイアウトすれば、例えば同期ＭＯＳＦＥＴのソースターミナルと、低電圧側レール（これはゲートドライブパスのリターンポイントでもある）との間に、導電性トレースを延ばすことにより、余分な磁気部品を使用しなくてもよくなる。
【００４４】
当業者であれば知っているように、同期整流回路における低電圧側ＭＯＳＦＥＴは、Ｒdsonの小さい値を有することが一般に望ましい。このようにするには、デバイスが広いシリコン面積を有し、大きいゲートチャージ量を有しなければならない。ターンオンスピードとターンオフスピードは、通常遅い。
【００４５】
回路内のソース共通インダクタンスを用いた場合、低電圧側ＭＯＳＦＥＴをターンオンしたりターンオフしたりするのに、より大きいゲートオーバードライブが行われるので、潜在的にターンオン時間およびターンオフ時間を短縮できる。
【００４６】
自己駆動式同期バックコンバータ
ソース共通インダクタンスが存在することによって、低電圧側ＭＯＳＦＥＴのターンオンおよびターンオフを助けることができるので、低電圧側ＭＯＳＦＥＴが自己駆動されるバックコンバータを設計することは可能である。
【００４７】
図６には、ある適当な回路が示されている。ここで、ＰＷＭゲートドライバー回路２２により、高電圧側ＭＯＳＦＥＴ２０のためのゲートドライブが従来通り行うことができるが、低電圧側ＭＯＳＦＥＴ２４のゲートは、ダイオード３０と並列な抵抗器２８により、低電圧側レール２８に接続されている。
【００４８】
高電圧側ＭＯＳＦＥＴ２０がターンオンする間、ソース共通インダクタンス３２は、低電圧側ＭＯＳＦＥＴを自動的にターンオフし、固有のＣgsは、高電圧側ＭＯＳＦＥＴ２０がターンオフされるまで、ゲート電圧をホールドする。このときに、負荷電流は、低電圧側ＭＯＳＦＥＴ２４のゲートを充電し、このゲート充電エネルギーは、ＶgsとＬCSIとの間で有効にリサイクルされる。その結果、デッド時間制御を最適にした簡単なゲートドライバ回路が得られるインダクタンス３２を通して、このＭＯＳＦＥＴをターンオンする。
【００４９】
一般的に言って、種々の点において実現を成功させるには、充電電流を高速で累積できるように、ゲート抵抗を極めて小として、ＭＯＳＦＥＴを設計しなければならない。このことは、シリサイド化ゲート構造のような高度電力ＭＯＳＦＥＴ技術を利用し、適当なパッケージングをすることによって行うことができる。その他のトランジスタを使用するには、制御ターミナル抵抗を、同じように小さくしなければならない。
【００５０】
また、当業者であれば理解できるように、より大きい同期ＭＯＳＦＥＴを用いれば、Ｃgsも大きくなり、Ｃgsを所望のゲート電圧まで充電するのに、より大きいエネルギーが必要となる。更に、このようにするには、ソース共通インダクタンスをより大きくする必要がある。これと同時に、より大きい負荷電流を用いる場合、より小さいソース共通インダクタンスで、より大きいエネルギーを提供できる。従って、ソース共通インダクタンスの大きさは、Ｃgsおよび負荷電流に従って決定する必要がある。
【００５１】
原理の拡張
上記分析では、例として同期バックコンバータを使用した。しかし、本発明の原理は、すべての同期整流器回路配置にも拡張できる。
【００５２】
図７（ａ）、図７（ｂ）、７（ｃ）には、同期ＭＯＳＦＥＴ電流路における大きいソース共通インダクタンスを活用したアイソレートされた同期整流回路の３つの実施例を示してある。ここで、図７（ａ）は、ブリッジ回路配置を有する回路を示し、図７（ｂ）は、順方向回路配置を示す回路を示し、図７（ｃ）は、フライバック回路配置を有する回路を示す。
【００５３】
これらの回路の動作は、本明細書に説明したように、ソース共通インダクタンスを利用することによって得られる性能上の改善を除けば、基本的には従来通りである。
【００５４】
以上で特定の実施例に関連して、本発明について説明したが、当業者には、上記以外の多くの変形例および変更例およびその他の用途は明らかであると思う。従って、本発明は、本明細書の特定の開示によって限定されるものではなく、その範囲は、特許請求の範囲の記載のみによって定められるべきものである。
【００５５】
本願は、２００４年４月６日に出願された米国仮特許出願第60/560,297号、および２００４年８月９日に出願された米国仮特許出願第60/600,160号に基づくものであり、これら出願の全開示を、本明細書において、参考例として援用する。
【図面の簡単な説明】
【００５６】
【図１（ａ）】従来の同期整流回路配置を示す。
【図１（ｂ）】従来の同期整流回路配置を示す。
【図２】ＭＯＳＦＥＴ回路におけるソース共通インダクタンスの効果を示す。
【図３（ａ）】同期整流回路における高電圧側スイッチとして使用されるＭＯＳＦＥＴのターンオンおよびターンオフに対するソース共通インダクタンスの効果に関する更なる詳細を示す。
【図３（ｂ）】同期整流回路における高電圧側スイッチとして使用されるＭＯＳＦＥＴのターンオンおよびターンオフに対するソース共通インダクタンスの効果に関する更なる詳細を示す。
【図４（ａ）】バックコンバータの構造への本発明の実施を示す。
【図４（ｂ）】バックコンバータの構造への本発明の実施を示す。
【図４（ｃ）】バックコンバータの構造への本発明の実施を示す。
【図４（ｄ）】バックコンバータの構造への本発明の実施を示す。
【図５（ａ）】シュートスルー電流に起因する大きい電力損失を受ける大きなソース共通インダクタンスを有しない回路を示す。
【図５（ｂ）】図５（ａ）の回路における種々の電圧および電流波形、並びにソース共通インダクタンスがある場合とない場合の低電圧側ＭＯＳＦＥＴのゲート電圧に対する効果を示す。
【図６】本発明に係る自己駆動式低電圧側ＭＯＳＦＥＴを有するバックコンバータを示す。
【図７（ａ）】本発明に従って設計された、アイソレートされた同期整流回路を示す。
【図７（ｂ）】本発明に従って設計された、アイソレートされた同期整流回路を示す。
【図７（ｃ）】本発明に従って設計された、アイソレートされた同期整流回路を示す。
【符号の説明】
【００５７】
Ｑ１    高電圧側ＭＯＳＦＥＴ
Ｑ２    低電圧側ＭＯＳＦＥＴ
Ｄ２    ボディーダイオード
１４    同期整流回路
１６    スイッチングノード
２０    高電圧側ＭＯＳＦＥＴ
２２    ＰＷＭゲートドライバー回路
２４    低電圧側ＭＯＳＦＥＴ
２６    低電圧側レール
２８    抵抗器
３０    ダイオード
３２    ソース共通インダクタンス
【図１（ａ）】
2005304294.tif 000003
【図１（ｂ）】
2005304294.tif 000004
【図２】
2005304294.tif 000005
【図３（ａ）】
2005304294.tif 000006
【図３（ｂ）】
2005304294.tif 000007
【図４（ａ）】
2005304294.tif 000008
【図４（ｂ）】
2005304294.tif 000009
【図４（ｃ）】
2005304294.tif 000010
【図４（ｄ）】
2005304294.tif 000011
【図５（ａ）】
2005304294.tif 000012
【図５（ｂ）】
2005304294.tif 000013
【図６】
2005304294.tif 000014
【図７（ａ）】
2005304294.tif 000015
【図７（ｂ）】
2005304294.tif 000016
【図７（ｃ）】
2005304294.tif 000017
【外国語明細書】
2005304294000001.pdf