(57)【要約】【課題】  安価でかつ小型であり、更にその性能に個体差を有しない高速応答可能な過電流保護回路を提供する。【解決手段】  直流電力を３相交流電力に変換してこれを負荷９に供給する電力変換装置１００に用いられ、前記負荷に供給される電流値を検出する電流値検出手段３ａと前記検出された電流値をＡ／Ｄ変換するＡ／Ｄ変換器４ａと前記Ａ／Ｄ変換された電流値の過電流を検出する過電流検出器５ａとを備え、前記過電流検出器が論理回路で構成されている。【選択図】  図１
2005304102.tif 000002
【特許請求の範囲】
【請求項１】
直流電力を３相交流電力に変換してこれを負荷に供給する電力変換装置に用いられ、前記負荷に供給される電流値を検出する電流値検出手段と前記検出された電流値をＡ／Ｄ変換するＡ／Ｄ変換器と前記Ａ／Ｄ変換された電流値の過電流を検出する過電流検出器とを備え、
前記過電流検出器が論理回路で構成されている、電力変換装置の過電流保護装置。
【請求項２】
前記電流値検出手段及びＡ／Ｄ変換器が３相分の電流値を検出してこれをＡ／Ｄ変換し、前記過電流検出器は該Ａ／Ｄ変換された３相分の電流値に基づいて前記過電流を検出する、請求項１記載の電力変換装置の過電流保護装置。
【請求項３】
前記電流値検出手段及びＡ／Ｄ変換器が２相分の電流値を検出してこれをＡ／Ｄ変換し、前記過電流検出器は該Ａ／Ｄ変換された２相分の電流値に基づいて前記過電流を検出する、請求項１記載の電力変換装置の過電流保護装置。
【請求項４】
前記過電流検出器は前記Ａ／Ｄ変換された２相分の電流値から他の１相分の電流値を算出し、該算出された他の１相分の電流値と前記２相分の電流値とに基づいて前記過電流を検出する、請求項３記載の電力変換装置の過電流保護装置。
【請求項５】
前記電流値検出手段及びＡ／Ｄ変換器が少なくとも２相分の電流値を検出してこれをＡ／Ｄ変換し、前記過電流検出器は前記Ａ／Ｄ変換された３相分、又は、前記Ａ／Ｄ変換された２相分及び前記他の１相分の電流値の絶対値の最大値を算出し、該算出された最大値と所定の閾値電流値との比較に基づいて前記過電流を検出する、請求項１記載の電力変換装置の過電流保護装置。
【請求項６】
前記過電流検出器は、前記Ａ／Ｄ変換された３相分、又は、前記Ａ／Ｄ変換された２相分及び前記他の１相分の電流値の最上位ビットの情報に基づいて前記最大値を算出する、請求項５記載の電力変換装置の過電流保護装置。
【請求項７】
前記過電流検出器は、前記所定の閾値電流値としての前記電力変換装置の出力を一時的に停止する電流制限閾値電流値と前記電力変換装置の出力を永続的に停止する過電流エラー閾値電流値とを時分割でそれぞれ前記最大値と比較する、請求項６記載の電力変換装置の過電流保護装置。
【請求項８】
前記電力変換装置が直流電力から３相交流電力への変換を制御するＰＷＭ信号出力回路を備え、該ＰＷＭ信号出力回路が論理回路で構成されている、請求項１記載の電力変換装置の過電流保護装置。
【請求項９】
前記過電流検出器と前記ＰＷＭ信号出力回路とが同じ集積回路上に実現されている、請求項８記載の電力変換装置の過電流保護装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、インバータやコンバータ等のパルス幅変調電力変換装置（以下、ＰＷＭ電力変換装置という）における過電流保護装置に関する。
【背景技術】
【０００２】
従来から、直流電力を電圧・電流・周波数の一定した、或いは可変の交流電力に変換するインバータや、サーボモータを駆動するための電力を得るサーボアンプ等のＰＷＭ電力変換装置においては、過電流に対する機能保護手段として、様々な過電流保護回路が用いられている。
【０００３】
このＰＷＭ電力変換装置では、入力される直流電力を断続するように動作するトランジスタ等のスイッチング素子を過電流から保護する場合には、例えば、そのスイッチング素子自体に所定の電流検出手段を設け、この電流検出手段の出力信号に基づいてスイッチング素子を保護するようにしている。又、上記スイッチング素子と、ＰＷＭ電力変換装置に接続された電動機や変圧器等の負荷との両方を過電流から保護する場合には、例えば、そのＰＷＭ電力変換装置と負荷とを電気的に接続する負荷動力線に所定の電流検出手段を設け、この電流検出手段の出力信号に基づいてスイッチング素子と負荷との両方を保護するようにしている。より具体的には、上記所定の電流検出手段によって上記負荷動力線に流れる電流の電流値を検出し、この検出した電流値が予め設定した所定の閾値を超えた場合にＰＷＭ電力変換装置の出力電力を遮断することによって、スイッチング素子や負荷等を保護する。このように、ＰＷＭ電力変換装置においては、所定の電流検出手段が適宜配設されることによって、スイッチング素子や負荷等が過電流から好適に保護される。尚、上述した、スイッチング素子や負荷動力線等に流れる電流の電流値と、予め設定した閾値との比較に基づいてスイッチング素子や負荷等を保護する技術を、過電流保護技術と呼ぶ。又、その過電流保護技術をＰＷＭ電力変換装置内において具現化する電子回路を、過電流保護回路と呼ぶ。
【０００４】
ところで、ＰＷＭ電力変換装置において、トランジスタ等のスイッチング素子等を過電流による破損から確実に保護するためには、そのスイッチング素子の電気的特性にも因るが、過電流が発生してから概ね１０μ秒以内にスイッチング素子を保護するように過電流保護回路が動作する必要がある。換言すれば、過電流保護回路が過電流を検出した際、その過電流保護回路が過電流の検出から概ね１０μ秒以内にスイッチング素子を保護するように動作しない場合には、スイッチング素子は過電流によって破壊される。つまり、過電流保護回路には、使用されるスイッチング素子の電気的特性に応じた高速応答性が要求されている。
【０００５】
そこで、過電流保護回路の高速応答性を確保してスイッチング素子等を過電流から確実に保護するために、高速動作が可能であるアナログ電子部品を用いたアナログ回路によって構成される過電流保護回路が種々提案されている（例えば、特許文献１，２，及び３参照）。又、複数のマイクロコンピュータを使用し、この複数のマイクロコンピュータの通信機能を利用する過電流保護回路が提案されている（特許文献４参照）。
【特許文献１】特開平１０−３３５９９９
【特許文献２】特開平０５−３４４７７９
【特許文献３】特開２００１−０２８８９３
【特許文献４】特開２００２−０３４２６３
【発明の開示】
【発明が解決しようとする課題】
【０００６】
アナログ回路によって過電流保護回路を構成する提案によれば、過電流保護回路の高速応答性が確保されるので、その限りでは確かに過電流によるスイッチング素子等の破壊は防止される。
【０００７】
しかしながら、この提案では、過電流保護回路におけるＤ／Ａ変換器や比較器等の複雑な電子回路をアナログ回路によって構成するので、アナログ電子部品の点数の増加により過電流保護回路、ひいてはＰＷＭ制御装置がコストアップするという問題があった。又、アナログ電子部品によって構成される複雑なアナログ回路は集積化が困難であるため、ＰＷＭ電力変換装置が大型化するといった問題があった。又、この場合には、アナログ電子部品の部品定数の固体誤差によって、過電流保護回路の性能に個体差が生じる場合があった。更に、この場合には、ＰＷＭ電力変換装置が配置される場所の温度によってアナログ電子部品の特性が変動して、これにより過電流保護回路の性能が変化する場合があった。
【０００８】
又、マイクロコンピュータを用いて過電流保護回路を構成する提案では、マイクロコンピュータの動作に異常が発生した場合や、マイクロコンピュータを動作させるためのソフトウェアに不具合があった場合には、所定の過電流保護機能が発現しないため、過電流によってスイッチング素子等が破壊される場合があった。又、この提案では、過電流保護回路の応答性は使用されるマイクロコンピュータの処理速度に依存するため、十分な応答速度が得られないことがあった。この場合、過電流保護回路の応答性を高速化するためには高速動作が可能なマイクロコンピュータを用いればよいが、これは過電流保護回路のコストアップに繋がった。
【０００９】
本発明は、上記課題を解決するために論理回路によって過電流保護回路を構成するものであり、安価でかつ小型であり、更にその性能に個体差を有しない高速応答可能な過電流保護回路を提供することを目的としている。
【課題を解決するための手段】
【００１０】
本発明の過電流保護回路は、３相の負荷動力線に設けられた２つ若しくは３つの電流検出手段の出力値をＡ／Ｄ変換し、そのＡ／Ｄ変換値に基づいて、マイクロコンピュータを介することなく、専用の論理回路により過電流保護回路を実現して達成するものである。このような論理回路によって過電流保護回路を構成する場合には、その過電流保護回路の規模が大きくなる傾向があるが、本発明により論理回路を小型化することが可能になる。
【００１１】
そして、上記課題を解決するために、本発明に係る過電流保護装置は、直流電力を３相交流電力に変換してこれを負荷に供給する電力変換装置に用いられ、前記負荷に供給される電流値を検出する電流値検出手段と前記検出された電流値をＡ／Ｄ変換するＡ／Ｄ変換器と前記Ａ／Ｄ変換された電流値の過電流を検出する過電流検出器とを備え、前記過電流検出器が論理回路で構成されている（請求項１）。かかる構成とすると、過電流検出器が論理回路で構成されるので、性能に個体差を有しない過電流によるスイッチング素子等の破損を確実に防止することが可能な過電流保護装置を提供することが可能になる。
【００１２】
この場合、前記電流値検出手段及びＡ／Ｄ変換器が３相分の電流値を検出してこれをＡ／Ｄ変換し、前記過電流検出器は該Ａ／Ｄ変換された３相分の電流値に基づいて前記過電流を検出する（請求項２）。かかる構成とすると、負荷を過電流による破損から好適に保護することが可能になる。
【００１３】
又、この場合、前記電流値検出手段及びＡ／Ｄ変換器が２相分の電流値を検出してこれをＡ／Ｄ変換し、前記過電流検出器は該Ａ／Ｄ変換された２相分の電流値に基づいて前記過電流を検出する（請求項３）。かかる構成としても、負荷を過電流による破損から好適に保護することが可能になる。
【００１４】
この場合、前記過電流検出器は前記Ａ／Ｄ変換された２相分の電流値から他の１相分の電流値を算出し、該算出された他の１相分の電流値と前記２相分の電流値とに基づいて前記過電流を検出する（請求項４）。かかる構成とすると、２相についてのみ負荷電流値を検出するので、電流値検出手段の数を低減することが可能になる。
【００１５】
又、上記の場合、前記電流値検出手段及びＡ／Ｄ変換器が少なくとも２相分の電流値を検出してこれをＡ／Ｄ変換し、前記過電流検出器は前記Ａ／Ｄ変換された３相分、又は、前記Ａ／Ｄ変換された２相分及び前記他の１相分の電流値の絶対値の最大値を算出し、該算出された最大値と所定の閾値電流値との比較に基づいて前記過電流を検出する（請求項５）。かかる構成とすると、１つのＡ／Ｄ変換値の絶対値と所定の閾値電流値とを比較するので、過電流保護装置を小型化することが可能になる。
【００１６】
この場合、前記過電流検出器は、前記Ａ／Ｄ変換された３相分、又は、前記Ａ／Ｄ変換された２相分及び前記他の１相分の電流値の最上位ビットの情報に基づいて前記最大値を算出する（請求項６）。かかる構成とすると、簡易な論理によって絶対値が最大となるＡ／Ｄ変換値を選択することができるので、過電流保護装置の応答性を高速化することが可能になる。
【００１７】
この場合、前記過電流検出器は、前記所定の閾値電流値としての前記電力変換装置の出力を一時的に停止する電流制限閾値電流値と前記電力変換装置の出力を永続的に停止する過電流エラー閾値電流値とを時分割でそれぞれ前記最大値と比較する（請求項７）。かかる構成とすると、複数の閾値と最大値とを時分割で比較するので、小規模で安価な過電流保護装置を好適に実現することが可能になる。
【００１８】
又、上記の場合、前記電力変換装置が直流電力から３相交流電力への変換を制御するＰＷＭ信号出力回路を備え、該ＰＷＭ信号出力回路が論理回路で構成されている（請求項８）。かかる構成とすると、ＰＷＭ信号出力回路が論理回路として構成されるので、そのＰＷＭ信号出力回路のコストダウンや小型化が可能になる。
【００１９】
この場合、前記過電流検出器と前記ＰＷＭ信号出力回路とが同じ集積回路上に実現されている（請求項９）。かかる構成とすると、ＰＷＭ信号出力回路と過電流検出器とが共に論理回路として一論理素子内に格納されるので、ＰＷＭ電力変換装置のコストダウンや小型化が可能になる。
【発明の効果】
【００２０】
本発明は、以上に述べたような手段で実施され、安価でかつ小型であり、更にその性能に個体差を有しない高速応答可能な過電流保護回路を提供することが可能になるという効果が得られる。
【発明を実施するための最良の形態】
【００２１】
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
【００２２】
（実施の形態１）
先ず、１つの３相負荷を駆動し（この形態を１軸と称す）、その１つの３相負荷に係る３相の負荷電流値を用いて３相負荷及びスイッチング素子を過電流から保護する本発明の実施の形態１における第１の構成例について説明する。
【００２３】
図１は、本実施の形態１における第１の構成例に係る過電流保護回路を搭載したＰＷＭ電力変換装置の基本的な全体構成を模式的に示す回路図である。
【００２４】
図１に示すように、ＰＷＭ電力変換装置１００は、３相負荷を駆動するための直流電力を供給する電力回路１と、この電力回路１が供給する直流電力を後述するＰＷＭ信号発生回路が発生するＰＷＭ信号に基づいて３相交流電力に変換する各々６個のトランジスタ及びダイオードで構成される３相のスイッチング回路２と、このスイッチング回路２で変換された３相交流電力を３相負荷に供給する負荷動力線ｕ，ｖ及びｗに設けられ３相負荷に供給されるｕ相，ｖ相及びｗ相の３相の電力の負荷電流を検出する３個の電流センサ３０１ａ，３０１ｂ及び３０１ｃで構成される電流センサ部（電流値検出手段）３ａと、この電流センサ部３ａの電流センサ３０１ａ，３０１ｂ及び３０１ｃの各々から出力されるアナログ値をデジタル値に変換する３個のＡ／Ｄ変換器４０１ａ，４０１ｂ及び４０１ｃで構成されるＡ／Ｄ変換部４ａと、このＡ／Ｄ変換部４ａから出力されるＡ／Ｄ変換値と予め設定される閾値との比較に基づいて後述するＰＷＭ信号発生回路が発生するＰＷＭ信号の出力又は停止を制御してスイッチング回路２及び３相負荷を過電流による破損から保護する過電流保護回路（過電流検出器）５ａと、ＰＷＭ信号を発生し、かつ過電流保護回路５ａの出力信号に基づいてＰＷＭ信号を出力又は停止するＰＷＭ信号発生回路６と、少なくとも電力回路１と過電流保護回路５ａとＰＷＭ信号発生回路６との動作を適宜制御するマイクロコンピュータ７とを備えている。ここで、過電流保護回路５ａとＰＷＭ信号発生回路６とは共に論理回路で構成され、その過電流保護回路５ａとＰＷＭ信号発生回路６とが同一論理素子上に配設されて論理素子８ａが構成されている。尚、ＰＷＭ電力変換装置１００に接続される３相負荷としては、ここでは、３相の電動機９を例示している。
【００２５】
図２は、図１の過電流保護回路の内部構成を模式的に示すブロック図である。
【００２６】
図２に示すように、過電流保護回路５ａは、共用論理回路１０ａを、その第１の構成要素として有している。この共用論理回路１０ａは、Ａ／Ｄ変換部４ａから出力される３相の負荷電流値Ｉｕ，Ｉｖ及びＩｗのＡ／Ｄ変換値が入力され、その３相のＡ／Ｄ変換値の内から絶対値が最大となる１つのＡ／Ｄ変換値を選択し、その選択した１つのＡ／Ｄ変換値の絶対値を求め、その求めた絶対値と予め設定される閾値とを比較し、その比較に基づいてＰＷＭ信号発生回路６からのＰＷＭ信号の出力又は停止を制御するための第１の制御信号を出力する。又、この過電流保護回路５ａは、共用論理回路１０ａから出力される第１の制御信号を用いてＰＷＭ信号発生回路６からのＰＷＭ信号の出力又は停止を直接制御する第２の制御信号をＰＷＭ信号発生回路６に出力する制御論理回路１１ａを、その第２の構成要素として有している。更に、この過電流保護回路５ａは、共用論理回路１０ａにおいて３相のＡ／Ｄ変換値の内の絶対値が最大となる１つのＡ／Ｄ変換値と比較する際に用いられる閾値や、Ａ／Ｄ変換部４ａから入力されるＡ／Ｄ変換値等が記憶される共有メモリ１２ａを、その第３の構成要素として有している。そして、図２に示すように、共用論理回路１０ａは、制御論理回路１１ａ及び共有メモリ１２ａと同じ集積回路上に実現され、電気信号を伝送するための配線を介して、Ａ／Ｄ変換部４ａと外部データバスとに接続されている。
【００２７】
図２を参照して、過電流保護回路５ａにおける、本発明を特徴付ける共用論理回路１０ａの内部構成について詳細に説明する。
【００２８】
図２に示すように、過電流保護回路５ａにおける共用論理回路１０ａは、その共用論理回路１０ａにおける後述する各構成要素の動作順序を制御する回路動作順序制御用カウンタ１０１ａと、外部に配設されるＡ／Ｄ変換部４ａの変換開始信号と、Ａ／Ｄ変換値をシリアル転送するためのシリアルクロックを発生する変換クロック発生回路１０１ｂとを有している。又、この共用論理回路１０ａは、Ａ／Ｄ変換部４ａから出力されるｕ相に係るシリアルデータをパラレルデータとするためのｕ相シフトレジスタ１０１ｃと、Ａ／Ｄ変換部４ａから出力されるｖ相に係るシリアルデータをパラレルデータとするためのｖ相シフトレジスタ１０１ｄと、Ａ／Ｄ変換部４ａから出力されるｗ相に係るシリアルデータをパラレルデータとするためのｗ相シフトレジスタ１０１ｅとを有している。又、この共用論理回路１０ａは、ｕ相，ｖ相及びｗ相の各相に係る各パラレルデータの最上位ビットの情報（１、又は０）から前記各パラレルデータの符号（正、又は負）を判定し、これによって前記各パラレルデータの内から絶対値が最大となるパラレルデータを１つ選択するデータ選択論理回路１０１ｆと、このデータ選択論理回路１０１ｆが出力するデータ選択指令信号に従って前記各パラレルデータの内から絶対値が最大となるパラレルデータを選択して出力するデータセレクタ回路１０１ｇとを有している。又、この共用論理回路１０ａは、データセレクタ回路１０１ｇから出力されるパラレルデータを絶対値化する絶対値回路１０１ｈと、この絶対値回路１０１ｈから出力される絶対値化されたパラレルデータと、後述するバス調停器１０１ｍ及び閾値読み出し論理回路１０１ｋを介して伝送される共有メモリ１２ａに予め格納された３種類の閾値の各々とを比較する比較器１０１ｉと、この比較器１０１ｉから出力される３種類の比較結果を制御論理回路１１ａに割り振る比較出力選択論理回路１０１ｊとを有している。又、この共用論理回路１０ａは、後述するバス調停器１０１ｍを介して共有メモリ１２ａに予め格納されている閾値を読み出す閾値読み出し論理回路１０１ｋと、ｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及びｗ相シフトレジスタ１０１ｅによって各々変換されたパラレルデータを後述するバス調停器１０１ｍを介して共有メモリ１２ａに書き込む書き込み論理回路１０１ｌとを有している。更に、この共用論理回路１０ａは、書き込み論理回路１０１ｌ及び共有メモリ１２ａ、閾値読み出し論理回路１０１ｋ及び共有メモリ１２ａ、外部データバス及び共有メモリ１２ａの各々についてバスの調停を行うバス調停器１０１ｍを有している。
【００２９】
又、過電流保護回路５ａにおける制御論理回路１１ａの内部構成について、図面を参照しながら詳細に説明する。
【００３０】
図７は、図２に示した制御論理回路の基本的な内部構成を模式的に示す構成図である。
【００３１】
図７に示すように、過電流保護回路５ａにおける制御論理回路１１ａは、共用論理回路１０ａが出力する第１の制御信号が入力されるＡＮＤ回路１１１ａ，１１１ｂ及びフリップ・フロップ回路１１１ｃと、ＡＮＤ回路１１１ａ，１１１ｂの出力が入力されるフリップ・フロップ回路１１１ｄと、フリップ・フロップ回路１１１ｃ及びフリップ・フロップ回路１１１ｄの出力が入力されるＯＲ回路１１１ｅとを有している。そして、比較出力選択論理回路１０１ｊから出力される、絶対値回路１０１ｈが出力する絶対値と後述するＯＣ閾値との比較結果に基づく第１の制御信号（ＯＣ）が、フリップ・フロップ回路１１１ｃのセット端子（Ｓ）に入力されるよう構成されている。尚、フリップ・フロップ回路１１１ｃのリセット端子（Ｒ）に入力される論理は、通常は図７に示すように０の論理に固定されているが、ソフトウェア又はハードウェア等によって制御することも可能である。又、比較出力選択論理回路１０１ｊから出力される、絶対値回路１０１ｈが出力する絶対値と後述するＣＬH閾値との比較結果に基づく第１の制御信号（ＣＬH）が、ＡＮＤ回路１１１ａ，１１１ｂの一方の端子に入力されるよう構成されている。又、比較出力選択論理回路１０１ｊから出力される、絶対値回路１０１ｈが出力する絶対値と後述するＣＬL閾値との比較結果に基づく第１の制御信号（ＣＬL）が、ＡＮＤ回路１１１ａ，１１１ｂの他方の端子に入力されるよう構成されている。又、ＡＮＤ回路１１１ａの出力が、フリップ・フロップ回路１１１ｄのセット端子（Ｓ）に入力されるよう構成されている。又、ＡＮＤ回路１１１ｂの出力が、フリップ・フロップ回路１１１ｄのリセット端子（Ｒ）に入力されるよう構成されている。更に、フリップ・フロップ回路１１１ｃ及びフリップ・フロップ回路１１１ｄの出力が、ＯＲ回路１１１ｅに入力されるよう構成されている。そして、このＯＲ回路１１１ｅの出力が例えば０である時は、ＰＷＭ信号発生回路６からはＰＷＭ信号が出力される。しかし、このＯＲ回路１１１ｅの出力が例えば１である時は、ＰＷＭ信号発生回路６からはＰＷＭ信号が出力されない。このように、本実施の形態１に係るＰＷＭ電力変換装置１００からの電力の出力（つまり、ＰＷＭ信号発生回路６からのＰＷＭ信号の出力）は、制御論理回路１１ａにおけるＯＲ回路１１１ｅの出力（１、又は０）によって適宜制御される。
【００３２】
図１、図２、図８、図９及び図１０を参照しながら、本実施の形態１における第１の構成例に係る過電流保護回路の基本的な動作について説明する。ここで、図８は、過電流保護回路の動作を示すフローチャートである。尚、図８では、Ａ／Ｄ変換部４ａで電流値をＡ／Ｄ変換する際の１サンプリング分に関する過電流保護回路の動作を示している。又、図９は、Ａ／Ｄ変換値の符号に基づいて、３種類のＡ／Ｄ変換値の内から絶対値が最大となるＡ／Ｄ変換値を選択する論理を説明する論理図であって、（ａ）は０を識別する場合の論理図であり、（ｂ）は０を正の数として識別する場合の論理図である。又、図１０は、過電流保護回路による過電流保護動作の様子を模式的に示す模式図である。
【００３３】
図１、図２及び図８を参照して、電流センサ部３ａによって電動機９を駆動するための負荷動力線ｕ，ｖ及びｗの３相（ｕ相，ｖ相及びｗ相）の電流値が各々検出されると、その各々検出された電流値（アナログ値）がＡ／Ｄ変換部４ａのＡ／Ｄ変換器４０１ａ，４０１ｂ及び４０１ｃに各々入力される。すると、このＡ／Ｄ変換部４ａでは、入力されるアナログ値が対応するデジタル値に変換される（ステップＳ１）。
【００３４】
次いで、Ａ／Ｄ変換部４ａにおいて、入力されるアナログ値が対応するデジタル値に変換されると、その各々のデジタル値はシリアルデータとして過電流保護回路５ａにおける共用論理回路１０ａのｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及びｗ相シフトレジスタ１０１ｅに各々伝送され格納される。これにより、これらのｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及びｗ相シフトレジスタ１０１ｅの各々において、Ａ／Ｄ変換部４ａから伝送されたシリアルデータが、各々パラレルデータに変換されたことになる（ステップＳ２）。尚、この時、ｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及びｗ相シフトレジスタ１０１ｅの各々で変換されて得られたパラレルデータは、必要に応じ書き込み論理回路１０１ｌによってバス調停器１０１ｍを介して共有メモリ１２ａに格納される。
【００３５】
ステップＳ２によってｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及びｗ相シフトレジスタ１０１ｅに３相のパラレルデータが準備されると、図２に示すデータ選択論理回路１０１ｆによって、その３相に係る各パラレルデータの最上位ビットの情報（１、又は０）から、各パラレルデータの符号（正、又は負）が判定される。ここで、この各パラレルデータの符号の判定は、正又は負の符号を備えるＡ／Ｄ変換値が、通常は符号付２進数や２の補数で表現されていることを利用することによって行われる。例えば、パラレルデータの最上位ビットが１であれば、そのパラレルデータは負の数であることが判定される。又、パラレルデータの最上位ビットが０であれば、そのパラレルデータは正の数であることが判定される。そして、３相の各パラレルデータの符号が各々判定されると、その判定された符号に基づいて、３相に係る各パラレルデータの内から絶対値が最大となるパラレルデータがデータ選択論理回路１０１ｆによって１つ選択される。つまり、データ選択論理回路１０１ｆは、３相に係る各パラレルデータの内からどのデータを絶対値が最大になるデータとして選択するかを決定し、その情報をデータセレクタ回路１０１ｇに出力する（ステップＳ３）。
【００３６】
ここで、データ選択論理回路１０１ｆが行う、パラレルデータの符号に基づくデータの選択論理について詳細に説明する。
【００３７】
ステップＳ３におけるデータの選択は、中性点のない３相負荷の場合、３本の負荷動力線に流れる電流値の総和がゼロになる（即ち、Ｉｕ＋Ｉｖ＋Ｉｗ＝０）という性質を利用することによって行われる。つまり、データ選択論理回路１０１ｆが図９に示す論理図に相当する選択機能を備えており、この選択機能が動作することによって３相に係る各パラレルデータの内から絶対値が最大となるパラレルデータが１つ選択される。より具体的には、図９（ａ）のＡに示すように、ｕ相の電流値Ｉｕに基づくＡ／Ｄ変換値と、ｖ相の電流値Ｉｖに基づくＡ／Ｄ変換値と、ｗ相の電流値Ｉｗに基づくＡ／Ｄ変換値とが全て０である場合には、絶対値が最大となる電流値はＩｕ，Ｉｖ，Ｉｗの全てである。この場合、データ選択論理回路１０１ｆは、電流値Ｉｕ，Ｉｖ，Ｉｗの何れの電流値に対応するＡ／Ｄ変換値を選択してもよい。又、図９（ａ）のＢに示すように、ｕ相の電流値Ｉｕに基づくＡ／Ｄ変換値が０であり、ｖ相の電流値Ｉｖに基づくＡ／Ｄ変換値の符号が正であり、ｗ相の電流値Ｉｗに基づくＡ／Ｄ変換値の符号が負である場合には、絶対値が最大となる電流値はＩｖ，Ｉｗの両方である。この場合、電流値Ｉｖと電流値Ｉｗとは互いに等しい電流値であるため、データ選択論理回路１０１ｆは、電流値Ｉｖ，Ｉｗの何れの電流値に対応するＡ／Ｄ変換値を選択してもよい。又、図９（ａ）のＤに示すように、ｕ相の電流値Ｉｕに基づくＡ／Ｄ変換値の符号が正であり、ｖ相の電流値Ｉｖに基づくＡ／Ｄ変換値が０であり、ｗ相の電流値Ｉｗに基づくＡ／Ｄ変換値の符号が負である場合には、絶対値が最大となる電流値はＩｕ，Ｉｗの両方である。この場合、電流値Ｉｕと電流値Ｉｗとは互いに等しい電流値であるため、データ選択論理回路１０１ｆは、電流値Ｉｕ，Ｉｗの何れの電流値に対応するＡ／Ｄ変換値を選択してもよい。又、図９（ａ）のＦに示すように、ｕ相の電流値Ｉｕに基づくＡ／Ｄ変換値の符号が正であり、ｖ相の電流値Ｉｖに基づくＡ／Ｄ変換値の符号が負であり、ｗ相の電流値Ｉｗに基づくＡ／Ｄ変換値が０である場合には、絶対値が最大となる電流値はＩｕ，Ｉｖの両方である。この場合、電流値Ｉｕと電流値Ｉｖとは互いに等しい電流値であるため、データ選択論理回路１０１ｆは、電流値Ｉｕ，Ｉｖの何れの電流値に対応するＡ／Ｄ変換値を選択してもよい。又、図９（ａ）のＨに示すように、ｕ相の電流値Ｉｕに基づくＡ／Ｄ変換値の符号が正であり、ｖ相の電流値Ｉｖに基づくＡ／Ｄ変換値の符号が負であり、ｗ相の電流値Ｉｗに基づくＡ／Ｄ変換値の符号が負である場合には、絶対値が最大となる電流値はＩｕである。従って、この場合には、データ選択論理回路１０１ｆは電流値Ｉｕに対応するＡ／Ｄ変換値を選択する。又、図９（ａ）のＪに示すように、ｕ相の電流値Ｉｕに基づくＡ／Ｄ変換値の符号が負であり、ｖ相の電流値Ｉｖに基づくＡ／Ｄ変換値の符号が正であり、ｗ相の電流値Ｉｗに基づくＡ／Ｄ変換値の符号が負である場合には、絶対値が最大となる電流値はＩｖである。従って、この場合には、データ選択論理回路１０１ｆは電流値Ｉｖに対応するＡ／Ｄ変換値を選択する。又、図９（ａ）のＬに示すように、ｕ相の電流値Ｉｕに基づくＡ／Ｄ変換値の符号が負であり、ｖ相の電流値Ｉｖに基づくＡ／Ｄ変換値の符号が負であり、ｗ相の電流値Ｉｗに基づくＡ／Ｄ変換値の符号が正である場合には、絶対値が最大となる電流値はＩｗである。従って、この場合には、データ選択論理回路１０１ｆは電流値Ｉｗに対応するＡ／Ｄ変換値を選択する。このように、データ選択論理回路１０１ｆは、３つのＡ／Ｄ変換値の最上位ビットの情報（計、３ビット）を利用して、３つのＡ／Ｄ変換値の内から絶対値が最大となる１つのＡ／Ｄ変換値を選択する。３つのＡ／Ｄ変換値の最上位ビットの情報のみを利用してデータを選択するので、そのデータ選択論理回路１０１ｆの回路規模は小さくて済む。尚、０を正の数として識別する場合には、図９（ａ）に示した論理図は図９（ｂ）に示すように簡略化される。この場合、図９（ｂ）に示すように絶対値が最大となる電流値は一意的に選択され、又、０を識別する必要が無いため、データ選択論理回路１０１ｆを更に小型化することが可能になる。
【００３８】
さて、ステップＳ３において３相に係る各パラレルデータの内から絶対値が最大となるパラレルデータが１つ選択されると、データ選択論理回路１０１ｆからデータセレクタ回路１０１ｇに対して、絶対値が最大となるパラレルデータを１つ選択して出力させる旨のデータ選択指令信号が出力される。すると、データセレクタ回路１０１ｇは、そのデータ選択指令信号に基づいて絶対値が最大となるパラレルデータを１つ選択し、その選択したパラレルデータを絶対値回路１０１ｈに出力する（ステップＳ４）。
【００３９】
ステップＳ４によって選択された１つのパラレルデータが出力されると、絶対値回路１０１ｈでは、その選択された１つのパラレルデータの絶対値が計算される。ここで、この計算された絶対値のデータは、データセレクタ回路１０１ｇから新たなパラレルデータが出力されるまでの間、絶対値回路１０１ｈに記憶される（ステップＳ５）。
【００４０】
一方、絶対値回路１０１ｈによって計算された絶対値との比較に用いるための閾値が、閾値読み出し論理回路１０１ｋによって、バス調停器１０１ｍを介して共有メモリ１２ａから読み出される。ここで、本実施の形態では、絶対値回路１０１ｈによって得られた絶対値との比較に用いられる閾値としては、過剰な過電流が発生した際にＰＷＭ電力変換装置１００からの電力の出力を永久的に停止するために用いられる過電流閾値（ＯＣ閾値）と、過電流が発生した際にＰＷＭ電力変換装置１００からの電力の出力を一時的に停止するために用いられるカレントリミットＨ閾値（ＣＬH閾値）と、過電流状態が解消されてＰＷＭ電力変換装置１００からの電力の出力を再開するために用いられるカレントリミットＬ閾値（ＣＬL閾値）との３種類の閾値が用いられる。尚、ＰＷＭ電力変換装置１００からの電力の出力を一時的に遮断するためのカレントリミットＨ閾値は、永久的にＰＷＭ電力変換装置１００からの電力の出力を遮断するためのＯＣ閾値に比べて低い値に設定されている。又、一時的にＰＷＭ電力変換装置１００からの電力の出力を遮断するためのカレントリミットＨ閾値とカレントリミットＬ閾値とは、ヒステリシスを構成するために、近接する２つの値となるように設定されている。これらの３種類の閾値は共有メモリ１２ａに予め格納されており、通常はマイクロコンピュータ７によって書き込まれる。
【００４１】
先ず、共有メモリ１２ａからは、閾値読み出し論理回路１０１ｋによってＯＣ閾値が読み出される。そして、この読み出されたＯＣ閾値と、ステップＳ５によって得られた絶対値が最大となるパラレルデータの絶対値とが比較器１０１ｉによって比較される。この比較によって、ステップＳ５によって得られた絶対値がＯＣ閾値以上であるか否かに関する第１の制御信号（ＯＣ）が生成される。この比較器１０１ｉによって生成される第１の制御信号（ＯＣ）は比較出力選択論理回路１０１ｊによって出力先を割り振られ、制御論理回路１１ａにおけるフリップ・フロップ回路１１１ｃのセット端子（Ｓ）に出力される（ステップＳ６）。
【００４２】
次に、共有メモリ１２ａからは、閾値読み出し論理回路１０１ｋによってカレントリミットＨ閾値が読み出される。そして、この読み出されたカレントリミットＨ閾値と、ステップＳ５によって得られた絶対値が最大となるパラレルデータの絶対値とが比較器１０１ｉによって比較される。この比較によって、ステップＳ５によって得られた絶対値がカレントリミットＨ閾値以上であるか否かに関する第１の制御信号（ＣＬH）が生成される。この比較器１０１ｉによって生成される第１の制御信号（ＣＬH）は比較出力選択論理回路１０１ｊによって割り振られ、制御論理回路１１ａにおけるＡＮＤ回路１１１ａ，１１１ｂの一方の端子に出力される（ステップＳ７）。
【００４３】
次に、共有メモリ１２ａからは、閾値読み出し論理回路１０１ｋによってカレントリミットＬ閾値が読み出される。そして、この読み出されたカレントリミットＬ閾値と、ステップＳ５によって得られた絶対値が最大となるパラレルデータの絶対値とが比較器１０１ｉによって比較される。この比較によって、ステップＳ５によって得られた絶対値がカレントリミットＬ閾値以上であるか否かに関する第１の制御信号（ＣＬL）が生成される。この比較器１０１ｉによって生成される第１の制御信号（ＣＬL）は比較出力選択論理回路１０１ｊによって割り振られ、制御論理回路１１ａにおけるＡＮＤ回路１１１ａ，１１１ｂの他方の端子に出力される（ステップＳ８）。
【００４４】
尚、比較器１０１ｉにおける２値の大小関係の比較は、通常は、減算演算を行った後の値の最上位ビットの符号を判定することによって実現される。このことから、比較器１０１ｉの回路規模は、減算回路の回路規模と同程度の規模となる。換言すれば、比較器１０１ｉの回路規模は、加算回路の回路規模と同程度の規模となる。
【００４５】
このように、本実施の形態では、絶対値回路１０１ｈから出力される絶対値が最大となるパラレルデータの絶対値と、３種類の各閾値とが、時分割で比較される。
【００４６】
そして、その絶対値と３種類の各閾値との各々の比較によって生成される第１の制御信号（ＯＣ，ＣＬH，ＣＬL）が比較出力選択論理回路１０１ｊによって振り分けられて制御論理回路１１ａに入力されると、その制御論理回路１１ａはそれらの第１の制御信号（ＯＣ，ＣＬH，ＣＬL）の情報に基づいて、ＰＷＭ信号発生回路６に対してＰＷＭ信号の出力又は停止のための第２の制御信号（０、又は１）を出力する（ステップＳ９）。ここで、制御論理回路１１ａに第１の制御信号の信号ＯＣが入力されると、この信号ＯＣはフリップ・フロップ回路１１１ｃに入力される。すると、フリップ・フロップ回路１１１ｃのリセット端子には、ソフトウェア又はハードウェア等で１の論理を入力しない限り常に０の論理が入力されているので、フリップ・フロップ回路１１１ｃからは１が出力される。すると、ＯＲ回路１１１から１（ＰＷＭ停止信号）が第２の制御信号として出力される。つまり、一旦、第１の制御信号の信号ＯＣが出力されると、制御論理回路１１ａからは第２の制御信号としてＰＷＭ停止信号が永続的に出力され続ける。
【００４７】
又、制御論理回路１１ａに第１の制御信号の信号ＣＬHと信号ＣＬLとの双方が入力されると、ＡＮＤ回路１１１ａから１が出力されるとともに、ＡＮＤ回路１１１ｂから０が出力される。すると、フリップ・フロップ回路１１１ｄのセット端子及びリセット端子に１及び０がそれぞれ入力されるので、フリップ・フロップ回路１１１ｄからは１が出力される。すると、ＯＲ回路１１１から１（ＰＷＭ停止信号）が第２の制御信号として出力される。
【００４８】
一方、制御論理回路１１ａに第１の制御信号の信号ＣＬHと信号ＣＬLとの何れも入力されない場合には、ＡＮＤ回路１１１ａから０が出力されるとともに、ＡＮＤ回路１１１ｂから１が出力される。すると、フリップ・フロップ回路１１１ｄのセット端子及びリセット端子に０及び１がそれぞれ入力されるので、フリップ・フロップ回路１１１ｄからは０が出力される。すると、制御論理回路１１ａに第１の制御信号の信号ＯＣが入力されていない限り、ＯＲ回路１１１から０（ＰＷＭ出力信号）が第２の制御信号として出力される。つまり、制御論理回路１１ａに第１の制御信号の信号ＣＬHと信号ＣＬLとの双方が入力されても、その双方の信号ＣＬH，ＣＬLが消滅すると、制御論理回路１１ａからは第２の制御信号としてＰＷＭ出力信号が出力される。過電流保護回路５ａにおけるＰＷＭ信号発生回路６は、このように第２の制御信号により適宜制御されることにより、ＰＷＭ信号の出力又は停止を実行する。これにより、ＰＷＭ電力変換装置１００は、電動機９及びスイッチング回路を構成するトランジスタ等を過電流による破損から保護するよう、電力を出力又は停止する。
【００４９】
ここで、過電流保護回路５ａによる過電流保護動作について、図面を参照しながら具体的に説明する。
【００５０】
図１０は過電流保護動作を示す図であって、（ａ）は負荷電流を示す図、（ｂ）はＰＷＭ信号を示す図、（ｃ）はエラー信号を示す図である。
【００５１】
図１０（ａ）において、ＴＯＣは過電流が発生した際にＰＷＭ電力変換装置１００からの電力の出力を永久的に停止するために用いられる過電流閾値を示し、ＴＣＬＨは過電流が発生した際にＰＷＭ電力変換装置１００からの電力の出力を一時的に停止するために用いられるカレントリミットＨ閾値を示し、ＴＣＬＬは過電流状態が解消されてＰＷＭ電力変換装置１００からの電力の出力を再開するために用いられるカレントリミットＬ閾値を示している。又、曲線Ａは、３相負荷に流れる電流値の経時的変化の一例を示している。又、図１０（ｂ）においてはＰＷＭ信号発生回路６が出力するＰＷＭ信号の出力波形を負論理で示しており、図１０（ｃ）においてはエラー信号を正論理で示している。
【００５２】
図１０に示すように、３相負荷に流れる電流値がカレントリミットＨ閾値ＴＣＬＨ以下である場合には、（ｂ）及び（ｃ）に示すようにＰＷＭ信号が正常に出力されかつエラー信号が出力されないので、ＰＷＭ電力変換装置１００からは所定の電力が３相負荷に対して出力される。しかし、３相負荷に流れる電流値が上昇してカレントリミットＨ閾値ＴＣＬＨに到達すると（図１０−ａ部）、過電流保護回路５ａが機能して、（ｂ）に示すようにＰＷＭ信号発生回路６から出力されていたＰＷＭ信号が停止される。つまり、ＰＷＭ電力変換装置１００からの電力の出力が遮断されるので、３相負荷やスイッチング回路２を構成するトランジスタ等が過電流から保護される。この時、エラー信号は出力されない状態で保持される。その後、３相負荷に流れる電流値が低下してカレントリミットＬ閾値ＴＣＬＬまで低下すると（図１０−ｂ部）、再び過電流保護回路５ａが機能して、（ｂ）に示すようにＰＷＭ信号発生回路６からＰＷＭ信号が再び出力されるようになる。つまり、ＰＷＭ電力変換装置１００からの電力の出力が再開される。しかし、３相負荷に流れる電流値が再び上昇してカレントリミットＨ閾値ＴＣＬＨに到達し（図１０−ｃ部）、更に過電流閾値ＴＯＣにまで到達すると（図１０−ｄ部）、過電流保護回路５ａが機能してエラー処理が実行され、（ｂ）に示すようにＰＷＭ信号発生回路６から出力されていたＰＷＭ信号が再び停止されると共に、（ｃ）に示すようにエラー信号が出力される。つまり、ＰＷＭ電力変換装置１００からの電力の出力が遮断され、３相負荷やスイッチング回路２を構成するトランジスタ等が過電流から保護されるようになる。この場合、（ｃ）のエラー信号をソフトウェア又はハードウェア等によってリセットしない限り、ＰＷＭ信号発生回路６はＰＷＭ信号の出力を再開しない。このような、３相負荷に流れる電流値が過電流閾値ＴＯＣにまで到達する場合は、ＰＷＭ電力変換装置１００又は３相負荷の故障が考えられるが、過電流保護回路５ａが機能することによってＰＷＭ電力変換装置１００の出力電力が遮断され、かつリセット動作を行わない限りＰＷＭ電力変換装置１００が復帰しないので、３相負荷やスイッチング回路２を構成するトランジスタ等を過電流による破損から確実に保護することが可能になる。
【００５３】
尚、上述した、過電流保護回路５ａにおける共用論理回路１０ａ及び制御論理回路１１ａ及び共用メモリ１２ａ、及び共用論理回路１０ａ内の各構成要素１０１ｂ〜１０１ｍ、及びＡ／Ｄ変換部４ａの動作は、過電流保護回路５ａが有する回路動作順序制御用カウンタ１０１ａによって適宜制御される。
【００５４】
次に、Ｎ個の３相負荷を駆動し（この形態をＮ軸と称す）、そのＮ個の３相負荷の各々に係る３相の負荷電流値を用いて各々の３相負荷及びスイッチング素子を過電流から保護する本実施の形態１における第２の構成例について説明する。尚、この第２の構成例の全体構成は、３相負荷がＮ個接続されており、それに伴ってスイッチング回路がＮ個配設されている点と、それに伴ってＰＷＭ信号発生回路がＮ個配設されている点と、それに伴って電流センサ部がＮ個配設されている点と、それに伴ってＡ／Ｄ変換部がＮ個配設されている点とが、第１の構成例で示した図１の全体構成と異なっている。しかし、ＰＷＭ電力変換装置の基本的な全体構成は第１の構成例で示した図１の全体構成と同様である。そのため、ここでは、図１に示したＰＷＭ電力変換装置の全体回路図に相当する全体回路図、及びその説明は省略する。
【００５５】
図３は、本実施の形態１における第２の構成例に係る過電流保護回路の内部構成を模式的に示すブロック図である。
【００５６】
図３に示すように、過電流保護回路５ｂの内部構成は、基本的に図２で示した第１の構成例の場合と同様である。つまり、この過電流保護回路５ｂは、共用論理回路１０ｂと制御論理回路１１ｂと共有メモリ１２ｂとを有している。しかし、共用論理回路１０ｂには、Ｎ個のＡ／Ｄ変換部４ａから出力されるＡ／Ｄ変換値から１軸に関するＡ／Ｄ変換値のみを順次選択してｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及びｗ相シフトレジスタ１０１ｅに出力するマルチプレクサ１０１ｎが配設されている。又、制御論理回路１１ｂは、Ｎ個の３相負荷に対応するべく、図７に示した論理回路をＮ個備えている。又、共有メモリ１２ｂは、Ｎ個の３相負荷に対応するべく、Ｎ軸分の共有メモリを備えている。尚、その他の点については、本実施の形態に係る第１の構成例の場合と同様である。
【００５７】
このように構成された過電流保護回路５ｂでは、Ｎ個の３相負荷に流れる３相の電流値がＮ個の電流センサ部３ａによって検出される。そして、その検出された３相の電流値がＮ個のＡ／Ｄ変換部４ａに入力され、このＮ個のＡ／Ｄ変換部４ａによって各々Ａ／Ｄ変換値に変換される。その後、共用論理回路１０ｂが有するマルチプレクサ１０１ｎにはＮ個のＡ／Ｄ変換部４ａから出力されるＮ軸分のＡ／Ｄ変換値が入力されるが、これらのＮ軸分のＡ／Ｄ変換値はマルチプレクサ１０１ｎによって時分割でｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及びｗ相シフトレジスタ１０１ｅに順次入力される。又、共用論理回路１０ｂでは、Ｎ軸分のＡ／Ｄ変換値の内の絶対値が最大となるＡ／Ｄ変換値が共有メモリ１２ｂに格納されているＮ軸分の閾値と時分割で順次比較処理され、これに基づいて制御論理回路１１ｂから各々のＰＷＭ信号発生回路６に対してＰＷＭ信号の出力又は停止のための第２の制御信号が各々出力される。尚、その他の点については、本実施の形態に係る第１の構成例の場合と同様である。
【００５８】
（実施の形態２）
先ず、１つの３相負荷を駆動し（この形態を１軸と称す）、その１つの３相負荷に係る２相の負荷電流値を用いて３相負荷及びスイッチング素子を過電流から保護する本発明の実施の形態２における第１の構成例について説明する。
【００５９】
図４は、本実施の形態２における第１の構成例に係る過電流保護回路を搭載したＰＷＭ電力変換装置の基本的な全体構成を模式的に示す回路図である。
【００６０】
図４に示すように、ＰＷＭ電力変換装置２００は、３相負荷を駆動するための直流電力を供給する電力回路１と、この電力回路１が供給する直流電力を後述するＰＷＭ信号発生回路が発生するＰＷＭ信号に基づいて３相交流電力に変換する各々６個のトランジスタ及びダイオードで構成される３相のスイッチング回路２と、このスイッチング回路２で変換された３相交流電力を３相負荷に供給する負荷動力線ｕ，ｖ及びｗに設けられ３相負荷に供給されるｕ相，ｖ相及びｗ相の３相の電力の内からｕ相及びｖ相に関する負荷電流を検出する２個の電流センサ３０１ａ及び３０１ｃで構成される電流センサ部３ｂと、この電流センサ部３ｂの電流センサ３０１ａ及び３０１ｃの各々から出力されるアナログ値をデジタル値に変換する２個のＡ／Ｄ変換器４０１ａ及び４０１ｃで構成されるＡ／Ｄ変換部４ｂと、このＡ／Ｄ変換部４ｂから出力されるＡ／Ｄ変換値と予め設定される閾値との比較に基づいて後述するＰＷＭ信号発生回路が発生するＰＷＭ信号の出力又は停止を制御してスイッチング回路２及び３相負荷を過電流による破損から保護する過電流保護回路５ｃと、ＰＷＭ信号を発生し、かつ過電流保護回路５ｃの出力信号に基づいてＰＷＭ信号を出力又は停止するＰＷＭ信号発生回路６と、少なくとも電力回路１と過電流保護回路５ｃとＰＷＭ信号発生回路６との動作を適宜制御するマイクロコンピュータ７とを備えている。本実施の形態においても、過電流保護回路５ｃ及びＰＷＭ信号発生回路６は論理回路で構成されている。又、それらの過電流保護回路５ｃ及びＰＷＭ信号発生回路６は論理素子８ｃとして同一論理素子内に配設されている。尚、その他の点については、実施の形態１の場合と同様である。
【００６１】
図５は、図４の過電流保護回路の内部構成を模式的に示すブロック図である。
【００６２】
図５に示すように、過電流保護回路５ｃの内部構成は、基本的に図２で示した実施の形態１における第１の構成例の場合と同様である。つまり、この過電流保護回路５ｃは、共用論理回路１０ｃと制御論理回路１１ｃ（１１ａ）と共有メモリ１２ｃ（１２ａ）とを有している。しかし、本実施の形態では、共用論理回路１０ｃには、３相負荷に係る２相（ｕ相及びｖ相）の負荷電流値を用いて３相負荷及びスイッチング素子を過電流から保護するため、ｗ相シフトレジスタ１０１ｅは配設されていない。そして、この共用論理回路１０ｃには、ｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄが出力する各パラレルデータを加算してデータセレクタ回路１０１ｇに出力する加算器１０１ｏが配設されている。中性点のない３相負荷の場合、３本の負荷動力線に流れる電流値の総和はゼロになるという性質があるため（即ち、Ｉｕ＋Ｉｖ＋Ｉｗ＝０）、３相の負荷動力線の内、例えばｕ相及びｖ相の２本の負荷動力線に電流センサを設ければ、残りの１本の負荷動力線（ここでは、ｗ相）の電流値を前記２相の電流値を用いて算出することができる。そこで、本実施の形態では、２本の負荷動力線ｕ，ｖに電流センサを設け、この２個の電流センサの出力を２個のＡ／Ｄ変換器でデジタル値に変換し、この２つのＡ／Ｄ変換値を加算器１０１ｏによって加算することにより、残りの１相（ｗ相）の電流値を求めることとしている。尚、正確には、残りの１相の電流値は加算器１０１ｏによって算出される−Ｉｗの符号を反転した値となるが、過電流を検出するという目的からは電流値の絶対値を監視することが重要であることから、残りの１相の符号は問題とならない。又、本発明においては絶対値回路１０１ｈが設けられているため、残りの１相が加算器１０１ｏによって−Ｉｗとして算出されても、その絶対値回路１０１ｈによって符号が反転されるため問題は発生しない。従って、本実施の形態では、過電流保護回路１０ｃの規模を増大させないために、符号を反転していない加算値（ここでは、−Ｉｗ）を用いて、ｕ相及びｖ相及びｗ相の３相の内から絶対値が最大となる電流値を選択するようにしている。尚、この本実施の形態においては、データ選択論理回路１０１ｆは、図９に示したように電流値Ｉｕ及び電流値Ｉｖ及び電流値−Ｉｗの符号を識別することによって、ｕ相及びｖ相及びｗ相の３相の内から絶対値が最大となる電流値を選択する。尚、その他の点については、実施の形態１における第１の構成例の場合と同様である。
【００６３】
このように構成された過電流保護回路５ｃでは、３相負荷に流れる２相の電流値が電流センサ部３ｂによって検出される。そして、その検出された２相の電流値がＡ／Ｄ変換部４ｂに入力され、このＡ／Ｄ変換部４ｂによってＡ／Ｄ変換値に変換される。その後、共用論理回路１０ｃが有するｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄにはＡ／Ｄ変換部４ｂから出力されるＡ／Ｄ変換値が入力されるが、このｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄに入力されたＡ／Ｄ変換値は加算器１０１ｏにも入力され、この加算器１０１ｏよって加算される。又、共用論理回路１０ｃでは、ｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及び加算器１０１ｏから出力されるＡ／Ｄ変換値の内の絶対値が最大となるＡ／Ｄ変換値が共有メモリ１２ｃに格納されている閾値と比較処理され、これに基づいて制御論理回路１１ｃからＰＷＭ信号発生回路６に対してＰＷＭ信号の出力又は停止のための第２の制御信号が出力される。尚、その他の点については、実施の形態１における第１の構成例の場合と同様である。
【００６４】
次に、Ｎ個の３相負荷を駆動し（この形態をＮ軸と称す）、そのＮ個の３相負荷の各々に係る２相の負荷電流値を用いて各々の３相負荷及びスイッチング素子を過電流から保護する本実施の形態２における第２の構成例について説明する。尚、この第２の構成例の全体構成は、３相負荷がＮ個接続されており、それに伴ってスイッチング回路がＮ個配設されている点と、それに伴ってＰＷＭ信号発生回路がＮ個配設されている点と、それに伴って電流センサ部がＮ個配設されている点と、それに伴ってＡ／Ｄ変換部がＮ個配設されている点とが、第１の構成例で示した図４の全体構成と異なっている。しかし、ＰＷＭ電力変換装置の基本的な全体構成は第１の構成例で示した図４の全体構成と同様である。そのため、ここでも、図４に示したＰＷＭ電力変換装置の全体回路図に相当する全体回路図、及びその説明は省略する。
【００６５】
図６は、本実施の形態２における第２の構成例に係る過電流保護回路の内部構成を模式的に示すブロック図である。
【００６６】
図６に示すように、過電流保護回路５ｄの内部構成は、基本的に図５で示した第１の構成例の場合と同様である。つまり、この過電流保護回路５ｄは、共用論理回路１０ｄと制御論理回路１１ｄ（１１ｂ）と共有メモリ１２ｄ（１２ｂ）とを有している。しかし、共用論理回路１０ｄには、Ｎ個のＡ／Ｄ変換部４ｂから出力されるＡ／Ｄ変換値から１軸に関するＡ／Ｄ変換値のみを順次選択してｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄに出力するマルチプレクサ１０１ｎが配設されている。又、制御論理回路１１ｄ（１１ｂ）は、Ｎ個の３相負荷に対応するべく、図７に示した論理回路をＮ個備えている。又、共有メモリ１２ｄ（１２ｂ）は、Ｎ個の３相負荷に対応するべく、Ｎ軸分の共有メモリを備えている。尚、その他の点については、本実施の形態に係る第１の構成例の場合と同様である。
【００６７】
このように構成された過電流保護回路５ｄでは、Ｎ個の３相負荷に流れる２相の電流値がＮ個の電流センサ部３ｂによって検出される。そして、その検出された２相の電流値がＮ個のＡ／Ｄ変換部４ｂに入力され、このＮ個のＡ／Ｄ変換部４ｂによって各々Ａ／Ｄ変換値に変換される。その後、共用論理回路１０ｄが有するマルチプレクサ１０１ｎにはＮ個のＡ／Ｄ変換部４ｂから出力されるＮ軸分のＡ／Ｄ変換値が入力されるが、これらのＮ軸分のＡ／Ｄ変換値はマルチプレクサ１０１ｎによって時分割でｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄに順次入力される。又、共用論理回路１０ｄが有するｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄにはＡ／Ｄ変換部４ｂから出力されるＡ／Ｄ変換値が入力されるが、このｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄに入力されたＡ／Ｄ変換値は加算器１０１ｏにも入力され、この加算器１０１ｏよって加算される。又、共用論理回路１０ｄでは、ｕ相シフトレジスタ１０１ｃ及びｖ相シフトレジスタ１０１ｄ及び加算器１０１ｏから出力されるＡ／Ｄ変換値の内の絶対値が最大となるＡ／Ｄ変換値が共有メモリ１２ｄ（１２ｂ）に格納されているＮ軸分の閾値と時分割で順次比較処理され、これに基づいて制御論理回路１１ｄ（１１ｂ）から各々のＰＷＭ信号発生回路６に対してＰＷＭ信号の出力又は停止のための第２の制御信号が各々出力される。尚、その他の点については、本実施の形態に係る第１の構成例の場合と同様である。
【００６８】
実施の形態１，２で示したように、本発明に係る過電流保護回路では、３相負荷に流れる電流の２相又は３相の電流値を検出し、その検出した電流値の内から絶対値が最大となる電流値をデジタルデータの最上位ビットのみの情報に基づいて選択し、その選択した１つの電流値と予め設定する複数の閾値とを時分割で比較することによって、ＰＷＭ電力変換装置を構成するスイッチング回路や３相負荷を過電流による破損から保護する。又、ＰＷＭ電力変換装置に複数の３相負荷が接続されている場合には、その複数の３相負荷に流れる電流の電流値を順次監視して、時分割で過電流から保護する。又、過電流保護回路及びＰＷＭ信号発生回路が共に論理回路で構成されており、更にその過電流保護回路及びＰＷＭ信号発生回路が１つの論理素子として構成されている。
【００６９】
通常、３相負荷を駆動するＰＷＭ電力変換装置においては、そのＰＷＭ電力変換装置と３相負荷とを電気的に接続する３本の負荷動力線における１本にでも過電流が生じた際には、早急にＰＷＭ電力変換装置の出力電力を遮断する必要がある。そのため、ＰＷＭ電力変換装置が有する過電流保護回路では、ＰＷＭ電力変換装置と３相負荷とを接続する３本の負荷動力線の各々について電流値を常時監視する必要がある。しかし、このように３本の負荷動力線の各々について電流値を常時監視する場合には、各相毎に専用の過電流保護回路を個別に設ける必要があるため、過電流保護回路の規模が大きくなる。しかし、本発明では、ＰＷＭ電力変換装置と３相負荷とを接続する３本の負荷動力線の各々についての電流値の内から絶対値が最大となる電流値のみを選択し、この選択した電流値と予め設定する閾値とを比較するので、過電流保護回路、ひいてはＰＷＭ電力変換装置を小型化することが可能となる。特に、３相の電流値の内から絶対値が最大となる電流値をデジタルデータの最上位ビットのみの情報に基づいて選択するので、回路規模が小型化される。又、回路規模が大きい加算器や絶対値回路や比較器を３相の各相に設ける必要がないので、過電流保護回路の小型化に好適である。
【００７０】
又、本発明では、過電流保護回路及びＰＷＭ信号発生回路が論理回路によって構成されているため、部品点数の減少によるコストダウン及び小型化や、信頼性の向上（部品の故障、接触不良等）や、アナログ電子部品固有の固体誤差の影響等を回避することが可能になる。
【００７１】
又、過電流保護回路が論理回路によって構成されているため、逐次的な処理が容易となる。そのため、２個以上の３相負荷を駆動するような装置においては、電流検出手段及びＡ／Ｄ変換器等は負荷の個数に見合った数量が必要であるが、各々の過電流保護を小規模な回路構成で容易にかつ高速に実現することが可能となる。例えば、２個の負荷の過電流保護を逐次処理を行わずに実現する場合には９０２Logic Cellであったが、逐次処理で実現する場合には５１３Logic Cellとなった。又、逐次処理を行わないと比較器が多くなるため動作周波数が２３．９８ＭＨｚであったが、逐次処理を行うと３２．４６ＭＨｚと高速化することができた。尚、過電流保護回路を逐次的に動作させる場合にはその処理時間が負荷の数に比例して増加するが、本発明の過電流保護機能を実現するための所用時間は数μ秒以下であるため、負荷の数を適切に選択することにより、過電流保護に必要な応答時間（例えば、１０μ秒）を得ることができる。
【００７２】
又、１つの過電流保護回路によって過電流保護を実現するので、負荷の個数を変更する場合であっても当該論理回路の変更は最小限で済むという効果が得られる。
【００７３】
又、過電流保護にマイクロコンピュータ（ソフトウェア）を用いないので、過電流保護を高速にかつ確実に行うことが可能になる。
【００７４】
又、その他の効果としては、カレントリミットを行う場合には、閾値近辺でのスイッチング周波数の上昇に起因するパワートランジスタのスイッチング損失の増大やノイズの増大等の問題が発生するため、カレントリミットにはヒステリシスを設けるのが一般的であるが、本発明ではデジタル回路でヒステリシスを実現するために、そのようなアナログ回路特有の問題を回避することが可能になる。
【００７５】
又、本発明では、従来技術と同様に負荷の種類によってパワートランジスタを変更する必要があるが、過電流保護回路は共用することができるため、ＰＷＭ電力変換装置の開発期間の短縮、信頼性の向上といった効果が得られる。
【００７６】
尚、本実施の形態１，２では、Ａ／Ｄ変換器としてシリアル型のＡ／Ｄ変換器を用いた例を示しているが、この構成に限定されず、パラレル型のＡ／Ｄ変換器を用いてもよい。この場合、シフトレジスタを通常のレジスタに変更することにより、本実施の形態１，２の場合と同様の効果を得ることが可能である。
【００７７】
又、本実施の形態１，２における第２の構成例では、マルチプレクサが共用論理回路内に配設されているが、この構成に限定はされない。例えば、マルチプレクサ内蔵のＡ／Ｄ変換器を用い、共用論理回路がマルチプレクサを有しない構成としてもよい。かかる構成としても、本実施の形態１，２における第２の構成例と同様の効果を得ることが可能である。
【産業上の利用可能性】
【００７８】
本発明の過電流保護回路は、安価でかつ小型であり、更にその性能に個体差を有しない高速応答可能な過電流保護回路として有用である。
【図面の簡単な説明】
【００７９】
【図１】本実施の形態１における第１の構成例に係る過電流保護回路を搭載したＰＷＭ電力変換装置の基本的な全体構成を模式的に示す回路図である。
【図２】本実施の形態１における第１の構成例に係る過電流保護回路の内部構成を模式的に示すブロック図である。
【図３】本実施の形態１における第２の構成例に係る過電流保護回路の内部構成を模式的に示すブロック図である。
【図４】本実施の形態２における第１の構成例に係る過電流保護回路を搭載したＰＷＭ電力変換装置の基本的な全体構成を模式的に示す回路図である。
【図５】本実施の形態２における第１の構成例に係る過電流保護回路の内部構成を模式的に示すブロック図である。
【図６】本実施の形態２における第２の構成例に係る過電流保護回路の内部構成を模式的に示すブロック図である。
【図７】図２に示した制御論理回路の基本的な内部構成について模式的に示す構成図である。
【図８】過電流保護回路の動作を示すフローチャートである。
【図９】Ａ／Ｄ変換値の符号に基づいて、３種類のＡ／Ｄ変換値の内から絶対値が最大となるＡ／Ｄ変換値を選択する論理を説明する論理図であって、（ａ）は０を識別する場合の論理図であり、（ｂ）は０を正の数として識別する場合の論理図である。
【図１０】過電流保護動作を示す図であって、（ａ）は負荷電流を示す図、（ｂ）はＰＷＭ信号を示す図、（ｃ）はエラー信号を示す図である。
【符号の説明】
【００８０】
１  電力回路
２  スイッチング回路
３ａ，３ｂ  電流センサ部
３０１ａ，３０１ｂ，３０１ｃ  電流センサ
４ａ，４ｂ  Ａ／Ｄ変換部
４０１ａ，４０１ｂ，４０１ｃ  Ａ／Ｄ変換器
５ａ，５ｂ，５ｃ，５ｄ  過電流保護回路
６  ＰＷＭ信号発生回路
７  マイクロコンピュータ
８ａ，８ｃ  論理素子
９  電動機（負荷）
１０ａ１０ｂ１０ｃ１０ｄ  共用論理回路
１０１ａ  回路動作順序制御用カウンタ
１０１ｂ  変換クロック発生回路
１０１ｃ  ｕ相シフトレジスタ
１０１ｄ  Ｖ相シフトレジスタ
１０１ｅ  ｗ相シフトレジスタ
１０１ｆ  データ選択論理回路
１０１ｇ  データセレクタ回路
１０１ｈ  絶対値回路
１０１ｉ  比較器
１０１ｊ  比較出力選択論理回路
１０１ｋ  閾値読み出し論理回路
１０１ｌ  書き込み論理回路
１０１ｍ  バス調停器
１０１ｎ  マルチプレクサ
１０１ｏ  加算器
１１ａ，１１ｂ，１１ｃ，１１ｄ  制御論理回路
１２ａ，１２ｂ，１２ｃ，１２ｄ  共有メモリ
１１１ａ，１１１ｂ  ＡＮＤ回路
１１１ｃ，１１１ｄ  フリップ・フロップ回路
１１１ｅ  ＯＲ回路
１００，２００  ＰＷＭ電力変換装置
ＯＣ  過電流エラー
ＯＣH  カレントリミット（電流制限）ヒステリシス上限
ＯＣL  カレントリミット（電流制限）ヒステリシス下限
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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