(57)【要約】【課題】シリサイド層を形成する際の前処理を改良することにより、シリサイド化の均一性を向上させ、シリサイド抵抗のバラツキを小さくする半導体装置の製造方法を提供する。【解決手段】５０ｎｍ以下の線幅の半導体領域にシリサイド層を形成する前に、前記半導体領域から有機物を除去する工程と、前記半導体領域表面に形成された酸化膜を除去する工程と、乾燥処理として有機溶媒を用いない乾燥を行う工程とを含む半導体装置の製造方法。【選択図】図５
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【特許請求の範囲】
【請求項１】
５０ｎｍ以下の線幅の半導体領域にシリサイド層を形成する前に、
前記半導体領域から有機物を除去する工程と、
前記半導体領域表面の酸化膜を除去する工程と、
乾燥処理として有機溶媒を用いない乾燥を行なう工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体領域にシリサイド層を形成する前に、
前記半導体領域から有機物を除去する工程と、
有機溶媒を用いて前記半導体領域を乾燥する工程と、
前記半導体領域表面の酸化膜を除去する工程と、
乾燥処理として有機溶媒を用いない乾燥を行なう工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項３】
ｎＭＯＳトランジスタ領域における５０ｎｍ以下の線幅の半導体表面にシリサイド層を形成する前に、
前記半導体領域から有機物を除去する工程と、
前記半導体表面を乾燥する工程と、
前記半導体領域表面の酸化膜を除去する工程と、
乾燥処理として有機溶媒を用いない乾燥を行なう工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項４】
請求項１又は３に記載の半導体装置の製造方法において、
前記半導体領域の側壁に、酸化膜、または酸化膜及び窒化膜で形成した側壁絶縁膜を有することを特徴とする半導体装置の製造方法。
【請求項５】
請求項１乃至４のいずれか１項に記載の半導体装置の製造方法において、
前記半導体領域から有機物を除去する工程は、水酸化アンモニウムと過酸化水素の溶液で処理することを特徴とする半導体装置の製造方法。
【請求項６】
請求項１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記半導体領域から有機物を除去する工程の後、前記半導体領域から金属不純物を除去する工程をさらに含むことを特徴とする半導体装置の製造方法。
【請求項７】
請求項６記載の半導体装置の製造方法において、
前記半導体領域から金属不純物を除去する工程は、塩酸と過酸化水素の溶液で処理することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記半導体表面の酸化膜を除去する工程は、希釈フッ酸で処理することを特徴とする半導体装置の製造方法。
【請求項９】
請求項１乃至８のいずれか１項に記載の半導体装置の製造方法において、
前記有機溶媒を用いない乾燥は、温水乾燥、加熱乾燥及び真空乾燥、スピン乾燥であることを特徴とする半導体装置の製造方法。
【請求項１０】
請求項１乃至９のいずれか１項に記載の半導体装置の製造方法において、
前記有機溶媒を用いない乾燥において、乾燥後の前記半導体表面に存在する総有機物量が１０ｐｇ／ｃｍ2以下であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に係わり、特にシリサイド層を形成する際の前処理に関する。
【背景技術】
【０００２】
半導体装置の微細化に伴い、拡散領域が浅く形成され、シリコンからなるゲート電極もより小さく形成される。このような浅い拡散領域やゲート電極を低抵抗にする技術として、シリコン領域の形状に自己整合したシリサイド層を形成するサリサイド技術がある。
【０００３】
サリサイド技術は、まず、コバルト等の金属を絶縁膜とシリコンとが露出しているシリコン基板上に堆積する。次いで、シリコン基板をアニールし、シリコンと金属との間でシリサイド反応を行わせてシリサイド層を形成する。そして、未反応の金属を除去することで、選択的にシリサイド層を形成することができる。
【０００４】
良好なシリサイド層を形成するためには、金属をシリコン基板上に堆積する前に、シリコン基板表面の洗浄を行い、自然酸化膜を除去する必要がある。自然酸化膜があると、シリコンと金属の拡散が阻害されて、シリサイド反応が不十分となり、低抵抗なシリサイド層が得られなくなるからである。
【特許文献１】特開２００２−３３４８５０号公報（２００２年１１月２２日公開）  対応米国特許第６４７５８９３  Ｂ２（２００２年１１月５日発行）
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、半導体装置のより一層の微細化に伴い、単に様々な洗浄を行っても、シリサイド層の均一化、シリサイド抵抗のバラツキが問題になってきている。したがって、微細化に応じた洗浄方法が必要とされる。
【０００６】
本発明の目的は、均一性の優れたシリサイド層を有する半導体装置の製造方法を提供することである。
【０００７】
また、本発明の他の目的は、シリサイド抵抗のバラツキを小さくする半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００８】
本発明の一観点によれば、５０ｎｍ以下の線幅の半導体領域にシリサイド層を形成する前に、前記半導体領域から有機物を除去する工程と、前記半導体領域表面の酸化膜を除去する工程と、乾燥処理として有機溶媒を用いない乾燥を行なう工程とを有する半導体装置の製造方法が提供される。
【発明の効果】
【０００９】
本発明によれば、シリサイド形成前の薬液洗浄において、シリサイド形成工程までに形成されたシリコン表面の自然酸化膜、化学酸化膜、変質層を全て除去し、かつシリコン表面に残留する有機物を極限まで減らすことにより、ｎＭＯＳトランジスタ領域におけるゲート長５０ｎｍ以下のポリシリコンゲート電極のウェーハ面内における抵抗のバラツキを抑えることができる。
【発明を実施するための最良の形態】
【００１０】
本発明者らは、鋭意研究を重ねた結果、以下のことを見出した。
【００１１】
すなわち、半導体装置のより一層の微細化に伴い、特にゲート電極の線幅がますます短くなることで、ゲート電極における寄生抵抗の上昇と、抵抗のバラツキが生じることが分かった。また、ゲート電極はその線幅が短くなったのに加え、数多くのエッチング工程、イオン注入工程、アッシング工程等の様々な雰囲気に晒される。このことが、微細なゲート電極の表面を変質させ、シリサイド形成の均一性に大きく影響を与えていると考えられる。
【００１２】
図１（Ａ）は、ｎチャネルＭＯＳトランジスタにおけるゲート抵抗のウェーハ面内の累積確率を示す図である。図１（Ｂ）は、ｐチャネルＭＯＳトランジスタにおけるゲート抵抗のウェーハ面内の累積確率を示す図である。図中、縦軸は累積確率を示し、横軸はゲート抵抗を示している。ｎチャネルＭＯＳトランジスタとｐチャネルＭＯＳトランジスタは、後で詳細に説明する方法にて形成した。ただし、シリサイド形成工程における前洗浄として、アンモニア過水処理、希釈フッ酸処理、有機溶媒を用いた乾燥にて処理した。その後、コバルト成膜、熱処理、配線工程等を行い、ｎＭＯＳトランジスタのゲート長４０，５０，７０，９０ｎｍのゲート抵抗をそれぞれ測定した。測定点数は、ウェーハ面内においてそれぞれ４３点ずつである。その結果、ゲート長が５０ｎｍ以下のｎチャネルＭＯＳトランジスタにおいて、ウェーハ面内でゲート抵抗がばらついていることが分かった。
【００１３】
なお、アンモニア過水処理では、バッチ式洗浄装置を用いて、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏが１：２：１１０、温度４０℃でウェーハを処理した。また、希釈フッ酸処理では、バッチ式洗浄装置を用いて、ＨＦ：Ｈ2Ｏが１：２２０、室温でウェーハを処理した。さらに、乾燥処理では、イソプロピルアルコール（ＩＰＡ）を用いたマランゴニ乾燥にて処理した。
【００１４】
図２は、上記マランゴニ乾燥を行った後の、ウェーハ表面に存在する有機物量を示す図である。図中、縦軸はヘキサデカン換算した有機物量を示し、横軸は有機物の種類を示している。有機物の測定は、ＧＣ−ＭＳ（ガスクロマトグラフ質量分析）を用いて測定した。その結果、ＩＰＡ、酢酸、芳香族、炭化水素類の４種類で、計２３．０８ｐｇ／ｃｍ2の有機物が検出された。これらの有機物は、上記アンモニア過水処理や、希釈フッ酸処理では取り除くことができなかった有機物と、マランゴニ乾燥後の有機物が、ウェーハ表面に残存したものと考えられる。
【００１５】
したがって、詳細なメカニズムは未だ解明できないが、ゲート電極の線幅が５０ｎｍ以下とますます短くなることで、ゲート電極における寄生抵抗の上昇と、抵抗のバラツキが生じることが分かった。また、ゲート電極はその線幅が短くなったのに加え、数多くのエッチング工程、イオン注入工程、アッシング工程等の様々な雰囲気に晒され、ダメージを受けている。このことが、微細なゲート電極の表面を変質させ、シリサイド形成の均一性に大きく影響を与えていると考えられる。さらに、ｐＭＯＳゲートとｎＭＯＳゲートの違いについては、ゲート電極ポリシリコンに注入するイオン種の違いにより、表面に存在する変質層の膜質及び膜厚の違いがシリサイド化反応の抑制に影響を与えていると考えられる。
【００１６】
以下、本発明の一実施形態による半導体装置の製造方法を図３と図４を用いて説明する。図３と図４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１７】
まず、図３（ａ）に示すように、例えばシリコンよりなる半導体基板１に、素子領域を画定する素子分離領域２を形成する。素子分離領域２は、例えばＳＴＩ（Shallow Trench Isolation）法により形成することができる。
【００１８】
次に、フォトリソグラフィ技術を用い、ｐ型不純物をイオン注入することにより、ｎＭＯＳトランジスタが形成される領域における半導体基板１内に、ｐウェル１ｐを形成する。同様に、ｎ型不純物をイオン注入することにより、ｐＭＯＳトランジスタが形成される領域における半導体基板１内に、ｎウェル１ｎを形成する。
【００１９】
さらに、半導体基板１の表面に、膜厚１〜２ｎｍのゲート絶縁膜３を形成する。ゲート絶縁膜３上に、膜厚１００ｎｍのポリシリコン膜を形成する。この後、フォトリソグラフィ技術を用い、ポリシリコン膜をパターニングして、ゲート長３０〜５０ｎｍのゲート電極４が形成される。
【００２０】
図３（ｂ）に示すように、例えばＴＥＯＳをソースとして用いる減圧プラズマＣＶＤ法により、厚さ１５ｎｍのシリコン酸化膜（SiO2膜）５をゲート電極４及びシリコン基板１の上に形成する。シリコン酸化膜５上に、シラン（SiH4）とアンモニア(NH3)を用いてＣＶＤ法により、例えば厚さ５ｎｍのシリコン窒化(SiN)膜６を形成する。続いて、半導体基板１の上面に対して略垂直方向に異方性エッチングしてシリコン窒化膜６をゲート電極４の側壁に残す。さらに、シリコン窒化膜６をマスクにしてシリコン酸化膜５を等方性エッチングすることにより、シリコン酸化膜５及びシリコン窒化膜６からなるオフセットサイドウォールノッチ７を形成する。
【００２１】
図３（ｃ）に示すように、フォトリソグラフィ技術を用い、ｎＭＯＳトランジスタが形成される領域を開口するレジストパターン８を形成する。レジストパターン８とゲート電極４とをマスクにして、例えば斜め方向からのイオン注入により、ゲート電極４の両側の半導体基板１内にｐ型不純物をイオン注入する。ｐ型不純物としては、例えばＩｎやＢを用いることができる。こうして、ゲート電極４の両側の半導体基板１内に、ｐ型ポケット領域９が形成される。
【００２２】
次に、例えばイオン注入により、レジストパターン８とゲート電極４とをマスクにして、ゲート電極４の両側の半導体基板１内に、ｎ型不純物をイオン注入する。ｎ型不純物としては、例えばＡｓを用いることができる。こうして、ゲート電極４の両側の半導体基板１内に、エクステンション領域１０が形成される。
【００２３】
次に、レジストパターン８を剥離する。レジストパターン８を剥離する際には、まず、レジスト膜を灰化する灰化処理、即ちアッシングを行なう。レジストパターン８を灰化する際の反応ガスとして、例えばＯ2ガスのみや、Ｏ2ガスとＣＦ4ガスとフォーミングガスとを用いることができる。
【００２４】
この後、灰化されたレジスト膜を薬液により除去する薬液処理、即ちウエット処理を行なう。薬液処理においては、まず、ＳＰＭ（Sulfuric acid - Hydrogen Peroxide Mixture）液を用いてレジストパターン８を除去し、ＳＰＭ液で除去しきれないレジストパターン８の残渣をＡＰＭ（Ammonia - Hydrogen Peroxide Mixture）液を用いて除去する。ＳＰＭ液は、硫酸と過酸化水素とが、例えば４：１で混合されて成る薬液である。ＡＰＭ液は、水酸化アンモニウムと過酸化水素と水とが、例えば１：１：５で混合されて成る薬液である。こうして、レジストパターン８が除去される。
【００２５】
図３（ｄ）に示すように、フォトリソグラフィ技術を用い、ｐＭＯＳトランジスタが形成される領域を開口するレジストパターン１１を形成する。
【００２６】
次に、例えば斜めイオン注入法により、レジストパターン１１とゲート電極４とをマスクにして、ゲート電極４の両側の半導体基板１内にｎ型不純物を導入する。ｎ型不純物としては、例えばＳｂを用いることができる。こうして、ゲート電極４の両側の半導体基板１内に、ｎ型ポケット領域１２が形成される。
【００２７】
次に、例えばイオン注入法により、レジストパターン１１とゲート電極４とをマスクにして、ゲート電極４の両側の半導体基板１内に、ｐ型不純物を導入する。ｐ型不純物としては、例えばＢを用いることができる。こうして、ゲート電極４の両側の半導体基板１内に、エクステンション領域１３が形成される。
【００２８】
次に、上述したレジストパターン８の剥離方法と同様にして、レジストパターン１１を除去する。
【００２９】
次に、エクステンション領域１０、１３中のドーパント不純物を活性化するための熱処理の前処理として、半導体基板１の表面を洗浄する洗浄処理を行なう。洗浄処理の際は、上述のＡＰＭ液を用いた洗浄処理と、ＨＰＭ（Hydrochloric acid - Hydrogen Peroxide Mixture）液を用いた洗浄処理とを行なう。ＨＰＭ液とは、塩酸と過酸化水素と水との混合比が、例えば１：１：５の薬液である。
【００３０】
次に、例えばＲＴＡ（Rapid Thermal Annealing）法により、エクステンション領域１０、１３中のドーパント不純物を活性化するための熱処理を行なう。
【００３１】
図４（ｅ）に示すように、全面に、例えば減圧熱ＣＶＤ法により、膜厚１００ｎｍのシリコン酸化膜を形成する。次に、シリコン酸化膜を異方性エッチングする。エッチングガスとしては、例えば、ハイドロフルオロカーボンを用いる。こうして、ゲート電極４の側壁部分に、酸化シリコンからなる積層構造のサイドウォール絶縁膜１４が形成される。
【００３２】
図４（ｆ）に示すように、フォトリソグラフィ技術を用い、ｎＭＯＳトランジスタが形成される領域を開口するレジストパターン１５を形成する。
【００３３】
次に、例えばイオン注入により、レジストパターン１５、ゲート電極４及びサイドウォール絶縁膜１４をマスクとして、半導体基板１内にｎ型不純物を導入する。ｎ型不純物としては、例えばＡｓ又はＰを用いることができる。こうして、側壁部分にサイドウォール絶縁膜１４が形成されたゲート電極４の両側の半導体基板１内に、ソース／ドレイン拡散層１６が形成される。
【００３４】
次に、レジストパターン８の剥離方法と同様の方法を用いて、レジストパターン１５を除去する。
【００３５】
図４（ｇ）に示すように、フォトリソグラフィ技術を用い、ｐＭＯＳトランジスタが形成される領域を開口するレジストパターン１７を形成する。
【００３６】
次に、例えばイオン注入により、レジストパターン１７、ゲート電極４及びサイドウォール絶縁膜１４をマスクとして、半導体基板１内にｐ型不純物を導入する。ｐ型不純物としては、例えばＢを用いることができる。こうして、側壁部分にサイドウォール絶縁膜１４が形成されたゲート電極４の両側の半導体基板１内に、ソース／ドレイン拡散層１８が形成される。
【００３７】
次に、レジストパターン８の剥離方法と同様の方法を用いて、レジストパターン１７を除去する。
【００３８】
次に、ソース／ドレイン拡散層１６、１８中のドーパント不純物を活性化するための熱処理の前処理として、半導体基板１の表面を洗浄するための洗浄処理を行なう。洗浄処理の際には、水酸化アンモニウムと過酸化水素と水との混合比が、例えば１：１：５のＡＰＭ液による洗浄処理と、塩酸と過酸化水素と水との混合比が、例えば１：１：５のＨＰＭ液による洗浄処理とを行なう。こうして、半導体基板１の表面が洗浄される。
【００３９】
なお、ここでは、ＡＰＭ液による洗浄処理を行った後にＨＰＭ液による洗浄処理を行ったが、ＨＰＭ液による洗浄処理を行った後にＡＰＭ液による洗浄処理を行ってもよい。
【００４０】
次に、ソース／ドレイン拡散層１６、１８中のドーパント不純物を活性化するための熱処理を行なう。
【００４１】
次に、後述するシリサイド形成工程における前洗浄として、ＡＰＭ処理、ＨＰＭ処理、有機溶媒を用いた乾燥、ＤＨＦ処理、スピン乾燥処理を行なう。
【００４２】
ここで、ＡＰＭ処理は、バッチ式洗浄装置を用いて、ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2Ｏが１：２：１１０、温度６５℃で半導体基板を洗浄する。また、ＨＰＭ処理は、バッチ式洗浄装置を用いて、塩酸と過酸化水素と水との混合比が、例えば１：１：５、温度６５℃で半導体基板を洗浄する。なお、ＡＰＭ処理の後、及びＨＰＭ処理の後は、純水を用いて水洗を行なう。有機溶媒を用いた乾燥処理は、イソプロピルアルコール（ＩＰＡ）を用いたマランゴニ乾燥にて処理した。希釈フッ酸処理は、枚葉式洗浄装置を用いて、ＨＦ：Ｈ2Ｏが１：１０、室温で半導体基板を洗浄する。ＤＨＦ処理後、水洗を行い、枚葉式スピン乾燥にて半導体基板を乾燥する。
【００４３】
図４（ｈ）に示すように、スパッタ法により全面に、コバルト（Ｃｏ）を形成する。Ｃｏ膜の膜厚は、例えば５〜１０ｎｍとする。
【００４４】
次に、熱処理を行って、ＣｏとＳｉとを反応させることにより、コバルトシリサイド膜を形成する。この後、Ｓｉと反応しなかったＣｏを除去する。こうして、ポリシリコンのゲート電極４上と、ソース／ドレイン拡散層１６，１８上に、コバルトシリサイド１９が形成される。
【００４５】
こうして、ｎＭＯＳトランジスタ２０ｎとｐＭＯＳトランジスタ２０ｐとを有する本実施形態による半導体装置が製造される。
【００４６】
本実施形態による半導体装置の製造方法は、半導体基板１の乾燥方法を含めた、薬液処理の手順に主な特徴がある。すなわち、シリサイド形成工程における前洗浄として、ＡＰＭ処理、（ＨＰＭ処理、）ＤＨＦ処理、スピン乾燥処理を、この順序で行なうことである。以下、この順における半導体基板１の表面状態について検討する。
【００４７】
まず、ＡＰＭ処理は、主として、半導体基板１およびゲート電極４の表面に付着したパーティクルや有機系の不純物を除去するために用いられる。次のＨＰＭ処理は、主として、半導体基板１およびゲート電極４の表面に存在する微量な金属を除去するために用いられる。ＡＰＭ処理とＨＰＭ処理は、その順番を入れ換えることができる。最後のＤＨＦ処理は、半導体基板１及びゲート電極４の表面に存在する酸化膜を除去するために用いられる。さらに、ＤＨＦ処理に引続き、有機溶媒を用いた乾燥ではなく、スピン乾燥を用いることで、ＤＨＦ処理後の清浄面を維持することができる。
【００４８】
ここで、ＡＰＭ処理は、ゲート電極４を構成するポリシリコンを、１ｎｍ以上エッチングする条件が好ましい。ポリシリコン表面に存在する化学酸化膜、変質層を確実に除去するためである。また、高温のＡＰＭ液、例えば６０℃から８０℃で半導体基板を洗浄することにより、ポリシリコンのエッチングレートを速くすることができる。
【００４９】
また、ＨＰＭ処理は、５０℃から７０℃の薬液にて処理するのが好ましい。高温のＨＰＭ液を用いることにより、金属汚染を除去する能力が向上するからである。しかし、半導体基板１表面等に存在する微量の金属が問題にならない程度であれば、ＨＰＭ処理を省略することができる。
【００５０】
また、ＤＨＦ処理は、ＨＦ濃度が４ｗｔ％以上であることが好ましい。ポリシリコン表面に存在する化学酸化膜、変質層の除去能力が高くなると考えられるからである。また、ＤＨＦ処理後の半導体基板表面に形成される自然酸化膜は、その膜厚を０．１〜０．４ｎｍに抑えることが好ましい。この場合、フッ酸処理後の水洗処理により自然酸化膜が形成されるが、水洗時間を短くすることにより自然酸化膜形成が抑えられると考えられる。バッチ式洗浄装置の水洗時間は例えば１０分で、枚葉式洗浄装置の水洗時間は例えば２〜３分である。自然酸化膜の膜厚が厚くなると、シリサイド反応する際にシリコンとコバルトとの反応が抑制されてしまうからである。
【００５１】
また、上記スピン洗浄に代えて、温水乾燥、加熱乾燥、及び真空乾燥を用いることができる。すなわち、有機溶媒を用いない乾燥を行なうことが重要である。
【００５２】
さらに、有機溶媒を用いない乾燥において、乾燥後のウェーハ表面に存在する総有機物量が１０ｐｇ／ｃｍ2以下にすることが好ましい。シリコン表面に有機物が存在することにより、シリサイド反応においてシリコンとコバルトとの反応が抑制される方向に働くためである。
（評価結果）
図５（Ａ）は、本発明のｎチャネルＭＯＳトランジスタにおけるゲート抵抗のウェーハ面内の累積確率を示す図である。図５（Ｂ）は、本発明のｐチャネルＭＯＳトランジスタにおけるゲート抵抗のウェーハ面内の累積確率を示す図である。図中、縦軸は累積確率を示し、横軸はゲート抵抗を示している。ｎチャネルＭＯＳトランジスタは、上述した本発明の実施形態において詳細に説明した方法にて形成した。すなわち、シリサイド形成工程における前洗浄として、ＡＰＭ処理、ＨＰＭ処理、有機溶媒を用いた乾燥、ＤＨＦ処理、スピン乾燥処理を行った。その後、コバルト成膜、熱処理、配線工程等を行い、ｎＭＯＳトランジスタのゲート長４０，６０，８０ｎｍのゲート抵抗をそれぞれ測定した。その結果、いずれのゲート長においてもウェーハ面内でのゲート抵抗のばらつきを抑制することができた。
【００５３】
図６は、上記スピン乾燥を行った後の、ウェーハ表面に存在する有機物量を示す図である。図中、縦軸はヘキサデカン換算した有機物量を示し、横軸は有機物の種類を示している。有機物の測定は、ＧＣ−ＭＳ（ガスクロマトグラフ質量分析）を用いて測定した。その結果、ＩＰＡ、酢酸、芳香族、炭化水素類の４種類で、計６．３１ｐｇ／ｃｍ2の有機物が検出された。この有機物量は、上述したマランゴニ乾燥後の有機物量２３．０８ｐｇ／ｃｍ2の４分の１に低減していた。
【００５４】
図２と図６とから分かるように、本発明の前処理を用いることで、総有機物量を約４分の１に低減できる。すなわち、洗浄工程において、ＡＰＭ処理、ＤＨＦ処理によりシリコン表面から有機物を無くし、さらに、有機溶媒を用いない乾燥を行なうことで、ウェーハ表面に残存する総有機物量を低減することができる。また、図１と図５から本発明の前処理を用いることで、ゲート長を５０ｎｍ以下にしてもゲート抵抗のばらつきを抑え得ることが分かる。
【００５５】
本発明は上記実施形態に限らず種々の変形が可能である。
【００５６】
例えば、上記実施形態では、サイドウォール絶縁膜としてオフセットサイドウォールノチ構造とシリコン酸化膜との積層を用いたが、１層からなるサイドウォール、２層以上からなるサイドウォール等、種々の組み合わせが可能である。
【００５７】
また、上記実施形態では、サリサイド層を形成する金属としてコバルトを適用したが、チタン、モリブデン、ニッケル、またはその合金、またはそれらの積層膜をシリサイド化する場合にも本発明を適用することができる。
【００５８】
また、上記実施形態では、ＡＰＭ処理（バッチ式）、ＨＰＭ処理（バッチ式）、第１乾燥(バッチ式)、ＤＨＦ処理（枚葉式）、第２乾燥（枚葉式）の順で処理を行なったが、ＡＰＭ処理とＨＰＭ処理を共に枚葉式処理装置を用いた場合には、上記第１乾燥は不要である。上記第１乾燥は、バッチ式装置から枚葉式装置への移送のための乾燥である。したがって、１台の処理装置で連続的に、ＡＰＭ処理、ＨＰＭ処理、ＤＨＦ処理、有機溶媒を用いない乾燥処理をすることにより、スループット向上や、装置台数の削減などの利点がある。
【図面の簡単な説明】
【００５９】
【図１】図１（Ａ）は、ｎチャネルＭＯＳトランジスタにおけるゲート抵抗のウェーハ面内の累積確率結果を示す図である。図１（Ｂ）は、ｐチャネルＭＯＳトランジスタにおけるゲート抵抗のウェーハ面内の累積確率結果を示す図である。
【図２】マランゴニ乾燥を行った後の、ウェーハ表面に存在する有機物量を示す図である。
【図３】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】図５（Ａ）は、本発明のｎチャネルＭＯＳトランジスタにおけるゲート抵抗のウェーハ面内の累積確率結果を示す図である。図５（Ｂ）は、本発明のｐチャネルＭＯＳトランジスタにおけるゲート抵抗のウェーハ面内の累積確率結果を示す図である。
【図６】スピン乾燥を行った後の、ウェーハ表面に存在する有機物量を示す図である。
【符号の説明】
【００６０】
１…半導体基板
２…素子分離領域
３…ゲート絶縁膜
４…ゲート電極
１６…ソース／ドレイン拡散層
１８…ソース／ドレイン拡散層
１９…コバルトシリサイド層       
【図１】
2005277146.tif 000003
【図２】
2005277146.tif 000004
【図３】
2005277146.tif 000005
【図４】
2005277146.tif 000006
【図５】
2005277146.tif 000007
【図６】
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