(57)【要約】【課題】電荷の注入方向に応じて必要な電位障壁高さを確保しながらメモリトランジスタの特性低下を防止し、かつ、注入される電荷の分布の拡がりを制御する。【解決手段】Ｐ型の半導体基板２上に形成され電荷蓄積層５を含むゲート積層膜３と、ゲート積層膜３の一方向の両端側の半導体基板２に形成されているＮ型の２つのソース・ドレイン領域８，９とを有し、ゲート積層膜３内で電荷蓄積層５と半導体基板２との間に介在する電位障壁絶縁膜４は、その局部４Ｂが、他の部分４Ａの組成と異なる組成を有している。【選択図】図１
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板上に形成され電荷蓄積層を含むゲート積層膜と、ゲート積層膜の一方向の両端側の半導体基板に形成されている第２導電型の２つのソース・ドレイン領域とを有する不揮発性半導体メモリ装置であって、
前記ゲート積層膜は電荷蓄積層と半導体基板との間に介在する電位障壁絶縁膜を含み、
当該電位障壁絶縁膜は、その２つのソース・ドレイン領域の離間方向で一定の範囲に位置する局部が他の部分の組成と異なる組成を有している
不揮発性半導体メモリ装置。
【請求項２】
前記電位障壁絶縁膜の局部は、当該局部以外の電位障壁絶縁膜の部分より窒素の比率が高い組成を有する
請求項１に記載の不揮発性半導体メモリ装置。
【請求項３】
前記電位障壁絶縁膜の局部が、前記２つのソース・ドレイン領域の少なくとも一方側に形成され、
当該電位障壁絶縁膜の局部の少なくとも一部が、平面パターン上でソース・ドレイン領域と重なっている
請求項１に記載の不揮発性半導体メモリ装置。
【請求項４】
前記電荷蓄積層の近傍に形成されている加熱電極と、
当該加熱電極に電圧を印加し電荷蓄積層を加熱するための電圧印加手段と、
をさらに有する請求項１に記載の不揮発性半導体メモリ装置。
【請求項５】
前記ゲート積層膜上を通って前記２つのソース・ドレイン領域の離間方向と異なる方向に延びるライン状のゲート電極と、
ゲート電極の一方端から動作電圧を供給する第１の電圧供給回路と、
動作時にゲート電圧の他方端を電気的オープン状態とし、加熱時に当該ゲート電圧の他方端から所定電圧を供給する第２の電圧供給回路と、
をさらに有する請求項１に記載の不揮発性半導体メモリ装置。
【請求項６】
半導体基板上に形成され電荷蓄積層を含むゲート積層膜を有する不揮発性半導体メモリ装置であって、
電荷蓄積層の近傍に形成されている加熱電極と、
当該加熱電極の一方端と他方端との間に電圧を供給して、当該加熱電極に電流を流す電圧供給手段と
を有する不揮発性半導体メモリ装置。
【請求項７】
前記ゲート積層膜上を通って前記２つのソース・ドレイン領域の離間方向と異なる方向に延びるライン状のゲート電極と、
ゲート電極の一方端から動作電圧を供給する第１の電圧供給回路と、
動作時にゲート電圧の他方端を電気的にオープン状態とし、加熱時に当該ゲート電圧の他方端から所定電圧を供給する第２の電圧供給回路と、
を有する請求項６に記載の不揮発性半導体メモリ装置。
【請求項８】
第１導電型の半導体基板上に形成され電荷蓄積層を含むゲート積層膜と、ゲート積層膜の一方向の両端側の半導体基板に形成されている第２導電型の２つのソース・ドレイン領域とを有するメモリトランジスタに対し、電荷蓄積層に逆極性の電荷をそれぞれ注入することによりデータの書き込みと消去を行う不揮発性半導体メモリ装置の電荷注入方法であって、
半導体基板とソース・ドレイン領域の一方に第１電荷を誘起させ、当該第１電荷を電荷蓄積層に注入することによってデータの書き込みを行う書き込みステップと、
半導体基板とソース・ドレイン領域の他方に第１電荷と逆極性の第２電荷を誘起させ、当該第２電荷を前記電荷蓄積層に注入することによってデータの消去を行う消去ステップと、
電荷蓄積層の近傍の導電層に電流を流して電荷蓄積層を加熱し、当該電荷蓄積層に蓄積されている電荷の再配置を行う加熱ステップと
を含む不揮発性半導体メモリ装置の電荷注入方法。
【請求項９】
前記加熱ステップでは、前記ゲート積層膜上を通って前記２つのソース・ドレイン領域の離間方向と異なる方向に延びるライン状のゲート電極に電流を流し、前記電荷蓄積層を加熱する
請求項８に記載の不揮発性半導体メモリ装置の電荷注入方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１導電型の半導体基板上に形成され電荷蓄積層を含むゲート積層膜と、ゲート積層膜の一方向の両端側の半導体基板に形成されている第２導電型の２つのソース・ドレイン領域とを有する不揮発性半導体メモリ装置、および、その電荷注入方法に関するものである。
【背景技術】
【０００２】
不揮発性半導体メモリ装置のメモリセルを構成するトランジスタ（メモリトランジスタ）は、半導体基板上にゲート積層膜を有している。ゲート積層膜は、複数の層からなるゲート絶縁膜と、ゲート絶縁膜上のゲート電極とからなる。よく知られているように、メモリトランジスタをゲート積層膜構造で分類すると、ゲート絶縁膜内に周囲を絶縁体で囲まれ電気的にフローティング状態にしている導電性のフローティングゲート（ＦＧ）を有するＦＧ型と、電荷トラップ密度が異なる膜を積層させてゲート絶縁膜が構成されている、たとえばＭＯＮＯＳメモリなどのトラップゲート型とに大別される。また、トラップゲート型の電荷トラップとしては、絶縁膜の界面準位や絶縁膜中の深い準位を用いるもの（たとえば、ＭＯＮＯＳトランジスタやＭＮＯＳトランジスタ）と、ポリシリコンや金属などの微粒子を用いるものとが知られている。
ＦＧ型におけるフローティングゲート、トラップゲート型における電荷トラップを多く含む膜や層を、以下、電荷蓄積層と称する。
【０００３】
ＦＧ型における電荷蓄積層（フローティングゲート）と半導体基板との間に介在する絶縁膜は、その電荷注入動作時の機能からトンネル膜と称される。トンネル膜は、通常、単層の膜であり、たとえば酸化シリコン膜から構成される。
一方、ＭＯＮＯＳトランジスタのゲート絶縁膜は、半導体基板側から順に、いわゆるボトム酸化膜と称される第１の電位障壁絶縁膜、電荷蓄積層としての窒化膜、および、いわゆるトップ酸化膜と称される第２の電位障壁絶縁膜から構成されるのが一般的である。そして、半導体基板と電荷蓄積層との間に介在する第１の電位障壁絶縁膜は通常は単層の酸化シリコン膜からなること、さらには、第１の電位障壁絶縁膜を膜質が異なる複数の絶縁膜で構成することが知られている（たとえば、特許文献１参照）
【０００４】
特許文献１に記載されている技術によれば、半導体基板を熱窒化し、あるいは、熱酸化後に窒化して形成したシリコン窒化膜上にシリコン酸化膜を堆積し、この２層の膜から第１の電位障壁絶縁膜が構成されている。これは、第１の電位障壁絶縁膜上に形成されている電荷蓄積層としての窒化膜から半導体基板に抜ける電子の電位障壁を高く維持してデータ保持特性の低下を防止しながら、半導体基板から注入される電子の電位障壁を下げて、その注入効率を向上させるためであると、特許文献１に記載されている。
【特許文献１】特開平０６−２９６０２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところが、半導体基板全体を熱窒化し、あるいは酸化膜を窒化処理すると、窒素原子が半導体基板との界面付近に導入されて残存する。この場合、半導体基板を熱酸化して単層のシリコン酸化膜を形成する場合と比べ界面準位が変化することから、動作時のチャネルを流れる電流が減少し、メモリトランジスタの特性が低下するという課題がある。
【０００６】
また、とくにゲート直下の基板側領域の局部から電荷を注入する場合においては、電荷が注入される箇所で必要な電位障壁高さが得られればよい。
【０００７】
さらに、電荷蓄積層の導電性が極めて低い場合に、その電荷蓄積層に注入する電荷に対する電位障壁高さをチャネル全面において低くすると、注入電荷の分布が拡がったものとなる。このことに関し、たとえば、電荷蓄積層の導電性が極めて低いことからゲート直下の基板側領域の局部から注入された電荷は電荷蓄積層の一部に蓄積され、その電荷の影響を打ち消すために逆極性の電荷を注入することがある。このとき、最初に注入される電荷の分布と、その後に注入される逆極性の電荷の分布の一方が極端に大きくなると、最初に注入される電荷の一部が相殺できない可能性が高くなる。しかも、この最初のデータ書き換え後の状態をイニシャルの状態として、さらに逆極性の電荷をそれぞれ注入して２度目のデータの書き換えを行うと、その１回目と２回目ではデータの書き込み状態および消去状態における電荷の分布が異なるものとなる。そして、この動作を繰り返していくうちに、大きなスパンで見ると一方の電荷が電荷蓄積層に徐々に溜まっていくことがある。この現象により書き込みまたは消去が不十分となり、書き込み状態と消去状態のしきい値電圧差（ウインドウ幅）が徐々に小さくなるというエンデュランス特性の低下を招く結果となる。また、保持電荷と逆極性の電荷が徐々に溜まるとすれば、電荷の拡散速度は低いが長時間の放置時の相互拡散により電荷が再結合して中和し、結果的に、電荷量が減少し、保持電荷が抜けていくリテンション特性が低い場合と同じ現象を招く。
【０００８】
また、一方の電荷が徐々に溜まらない場合でも、注入電荷の分布が広いと書き換えのたびにしきい値が異なる可能性が高くなる。この場合、書き換え動作が安定しないことから、読み出し動作のマージンをとるために、ウインドウ幅を必要以上に大きくする必要があり、これが低電圧化や微細化の妨げとなるという課題がある。
【０００９】
本発明が解決しようとする第１の課題は、電荷の注入方向に応じて必要な電位障壁高さを確保しながらメモリトランジスタの特性低下を防止し、かつ、注入される電荷の分布の拡がりを制御することである。
本発明が解決しようとする第２の課題は、書き換え動作を安定させ、これにより動作マージン、すなわちウインドウ幅をより小さくできるようにすることである。
【課題を解決するための手段】
【００１０】
本発明の第１の観点に係る不揮発性半導体メモリ装置は、上記第１の課題を解決するためのものであり、第１導電型の半導体基板上に形成され電荷蓄積層を含むゲート積層膜と、ゲート積層膜の一方向の両端側の半導体基板に形成されている第２導電型の２つのソース・ドレイン領域とを有する不揮発性半導体メモリ装置であって、前記ゲート積層膜は電荷蓄積層と半導体基板との間に介在する電位障壁絶縁膜を含み、当該電位障壁絶縁膜は、その２つのソース・ドレイン領域の離間方向で一定の範囲に位置する局部が他の部分の組成と異なる組成を有している。
【００１１】
この不揮発性半導体メモリ装置では、電位障壁絶縁膜が、２つのソース・ドレイン領域の離間方向（すなわち、チャネル電流が流れる方向）の一定の範囲の部分（局部）で、その組成が他の部分と異なっている。この組成が異なる電位障壁絶縁膜の局部とそれ以外の部分では、ある電荷に対する電位障壁高さが異なることから、同じ電圧条件で単位時間当たりに通過する電荷の量が異なる。つまり、ある電荷に対して、この局部を通過する電荷量が電位障壁絶縁膜の組成の違いに応じて制御される。このことを半導体基板側から電荷蓄積層に注入される電荷に対して行うと、その電荷蓄積層内の蓄積電荷の分布が制御される。
【００１２】
本発明の第２の観点に係る不揮発性半導体メモリ装置は、上記第２の課題を解決するためのものであり、半導体基板上に形成され電荷蓄積層を含むゲート積層膜を有する不揮発性半導体メモリ装置であって、電荷蓄積層の近傍に形成されている加熱電極と、当該加熱電極の一方端と他方端との間に電圧を供給して、当該加熱電極に電流を流す電圧供給手段とをさらに有する。
【００１３】
本発明に係る不揮発性半導体メモリ装置の電荷注入方法は、上記第２の課題を解決するためのものであり、第１導電型の半導体基板上に形成され電荷蓄積層を含むゲート積層膜と、ゲート積層膜の一方向の両端側の半導体基板に形成されている第２導電型の２つのソース・ドレイン領域とを有するメモリトランジスタに対し、電荷蓄積層に逆極性の電荷をそれぞれ注入することによりデータの書き込みと消去を行う不揮発性半導体メモリ装置の電荷注入方法であって、半導体基板とソース・ドレイン領域の一方に第１電荷を誘起させ、当該第１電荷を電荷蓄積層に注入することによってデータの書き込みを行う書き込みステップと、半導体基板とソース・ドレイン領域の他方に第１電荷と逆極性の第２電荷を誘起させ、当該第２電荷を前記電荷蓄積層に注入することによってデータの消去を行う消去ステップと、電荷蓄積層の近傍の導電層に電流を流して電荷蓄積層を加熱し、当該電荷蓄積層に蓄積されている電荷の再配置を行う加熱ステップとを含む。
【００１４】
この第２の観点に係る不揮発性半導体メモリ装置およびその電荷注入方法によれば、極性が異なる第１電荷および第２電荷を半導体基板側あるいはソース・ドレイン領域側から順次注入してデータの書き換えを行い（データの書き込みおよび消去ステップ）、電荷蓄積層の近傍の加熱電極の一方端と他方端に電圧を印加して電流を流すと、そのジュール熱により電荷蓄積層が加熱される。そのため、注入されている電荷が電荷蓄積層内で再配置される。つまり第１電荷の分布と第２電荷の分布がずれている場合、その重なり部分では電荷が相殺されているが、重なってない部分に離れて残存している第１電荷と第２電荷がそれぞれ熱拡散し、加熱時間とともに徐々に相殺される。この加熱をある温度で一定時間以上行うと、他方の電荷量がゼロとなり、これ以上電荷量の変化が起こらない、電荷量としての熱平衡状態になる。
【発明の効果】
【００１５】
本発明の不揮発性半導体メモリ装置によれば、電位障壁絶縁膜において組成を変えてある一定範囲の部分（局部）の位置とサイズに応じて電荷蓄積層内の電荷の分布をある程度制御できるという利点がある。また、その電荷の注入効率を、その局部で高める、あるいは、弱めることが可能となる。
より詳細には、たとえば、電荷が発生する位置、メカニズムおよび注入の向きが異なることによって、どうしても蓄積電荷の分布が拡がってしまうような電荷に対して、その電荷の分布を狭くする、あるいは、その電荷の注入量を制御することができるように、上記局部の組成、電位障壁絶縁膜内における上記局部の位置とサイズ（あるいは平面形状）を適切に設定することによって、その電荷が電荷蓄積層に注入される範囲をある程度限定し、分布の拡がりを抑制することが可能となる。
このことは、その一方で、上記局部以外の電位障壁絶縁膜の部分を、窒素などが半導体基板に導入されずに、電荷保持の点から望ましい電位障壁高さが得られる組成にすることを可能にする。
以上の結果、メモリトランジスタの特性を低下させることなく、ある特定の電荷の注入効率を高め、あるいは蓄積電荷の分布を制御できる不揮発性半導体メモリ装置を実現することができる。
【００１６】
また、本発明の他の不揮発性半導体メモリ装置およびその電荷注入方法によれば、第１電荷および第２電荷の一方の電荷に対する注入範囲を制限して、その電荷の蓄積時の分布を制御しても、まだ他方の電荷の分布とずれがある場合に、加熱により電荷の再配置を行うことができる。その結果、何れかの電荷量がゼロとなる、電荷量としての熱平衡状態にすることができる。第１および第２電荷の各電荷量は、書き込み時と消去時のバイアス印加条件などによりほぼ同じに制御できることから、このことと加熱による電荷の再配置とを組み合わせると、データの書き換え後に蓄積電荷量がほぼゼロの状態を常に整えることが可能である。その結果、データの書き換えを行う間に一方の電荷が徐々に溜まり、エンデュランス特性が低下する現象を有効に防止できるという利点がある。
また、データ書き換え動作が安定して行えることから、読み出し動作時のマージンを余分にとる必要がなく、読み出しに必要なしきい値電圧差（ウインドウ幅）が得られるだけの注入電荷量で済むという利点がある。
【発明を実施するための最良の形態】
【００１７】
［第１の実施の形態］
本実施の形態の不揮発性半導体メモリ装置は、半導体基板と電荷蓄積層との間に介在する電位障壁絶縁膜の組成を局部的に変化させているメモリトランジスタを有する。このメモリトランジスタのゲート積層膜構造は、ＦＧ型でもよく、その場合に、局部的な電荷の注入または抜き取りの効率が向上するという利点がある。ただし、この電位障壁絶縁膜の構成がより効果的なのは、電荷トラップに電荷を注入するトラップゲート型に対してである。そこで以下に、トラップゲート型のうち、ＭＯＮＯＳメモリトランジスタを有する場合を例として、第１の実施の形態を説明する。
なお、以下の説明において、ＭＯＮＯＳ型メモリトランジスタをＭＮＯＳ型や微細粒子型に置き換えることが可能である。また、以下の説明ではＮチャネル型について述べるが、Ｐ型の場合は、不純物の導電型と動作時のソースとドレインの電位関係を逆にすることで、以下の説明を類推適用できる。
【００１８】
図１に、第１の実施の形態にかかるＭＯＮＯＳメモリトランジスタの概略的な断面構造を示す。
このメモリトランジスタ１はＰ型の半導体基板２に形成されている。ここで、「半導体基板」は、Ｐ型の単結晶シリコンなどの基板のほかに、半導体基板に形成されているＰ型ウェル、あるいは、半導体または他の材料の基板の主面に絶縁層を介して形成されている、いわゆるＳＯＩ構造のＰ型半導体層、さらには、基板上の積層構造に形成されている薄膜トランジスタのＰ型半導体材料層などであってもよい。
とくに図示しないが、メモリトランジスタ１は、これをマトリックス状に多数配置してなるメモリセルアレイを構成している。メモリトランジスタは、行方向または列方向の共通線、たとえばビット線やソース線によって接続または結合され、これらの共通線を介してバイアス電圧が印加可能になっている。また、各共通線に所定の電圧を供給してメモリセルアレイを動作させる周辺回路がメモリセルアレイの周囲に設けられている。
【００１９】
半導体基板２の上に、第１の電位障壁絶縁膜４、電荷蓄積層５、第２の電位障壁絶縁膜６およびゲート電極７からなるゲート積層膜３が形成されている。ゲート積層膜３のうち、少なくともゲート電極７、あるいは、これを共通接続する共通線が列方向に長いライン状に形成されている。図１は、この共通線の配線方向と直行する方向の断面図である。
【００２０】
ゲート積層膜３の両側の端部とそれぞれ平面パターン上で一部重なる基板位置に、Ｎ型の不純物領域が導入されて２つのソース・ドレイン領域８および９が形成されている。この２つのソース・ドレイン領域８と９の間の基板表面部に動作時にチャネルが形成される（以下、この基板表面部をチャネル形成領域という）。２つのソース・ドレイン領域８および９のそれぞれは、通常、ＬＤＤあるいはエクステンションと称される領域をチャネル形成領域の内側部分に備えることが多い。ただし、２つのソース・ドレイン領域８および９は、ゲート電極７と端部が重なっていれば、それらの領域を備えることが必須ではない。
【００２１】
電荷蓄積層５は、窒化シリコン、酸化窒化シリコン、あるいはその他の、酸化シリコンより電荷トラップ密度が高い金属酸化膜などの絶縁材料により構成される。
第２の電位障壁絶縁膜６は、通常、酸化シリコンの膜から構成される。
ゲート電極７は、不純物を添加したドープド・ポリシリコンの単層構造、または、ドープド・ポリシリコンと高融点金属合金（シリサイド）層の２層構造となっている。
【００２２】
第１の電位障壁絶縁膜４は、本実施の形態の特徴的な構成であり、平面パターンでみた領域として、チャネル形成領域の大部分と重なる主部４Ａと、局部４Ｂとから構成される。主部４Ａと局部４Ｂは異なる組成を有し、通常は、同一の膜を形成して、その一部の組成を変化させることにより形成される。この組成を異ならしめる理由は、チャネル形成領域に接する絶縁膜部分（主部４Ａ）を電流チャネルおよびトランジスタ特性に悪影響を与えない材質（たとえば、熱酸化により形成される酸化シリコン）で形成し、同時に、電荷蓄積層５に蓄積されたときの分布が拡がってしまうような電荷の注入箇所の範囲をある程度限定するためである。電荷注入箇所を限定するには、その電荷の注入効率を、その限定したい箇所（局部４Ｂ）で高める必要があり、そのためには局部４Ｂにおいて、基板側から電荷蓄積層５に向かう当該電荷に対する電位障壁高さを、主部４Ａの電位障壁高さより低くしている。
【００２３】
このような要件を満せば主部４Ａと局部４Ｂの材質は任意であり、電荷注入法に応じて適切な材質を選択することができる。本例では、データの書き込み時にホットエレクトロン（ＨＥ）を電荷蓄積層５のドレイン（ソース・ドレイン領域９）側部分に注入し、データの消去時にホットホール（ＨＨ）をドレイン側で発生させ、電荷蓄積層５の電子注入領域に注入する場合である。Ｎチャネル型メモリトランジスタの場合に電子を注入すると、そのしきい値電圧が上昇する。メモリセルアレイ内で電子を注入するメモリトランジスタを任意に選択することにより、データの書き込みが行われ、読み出し時にゲートに印加される電圧による電界を、注入された電子が弱める働きをすることから、電子注入がなされたメモリトランジスタではチャネルが形成されず、電子注入がなされなかったメモリトランジスタではチャネルが形成される。このチャネル電流の流れる、流れないに対応して変化するソース・ドレイン領域の電位をセンシングすることによりデータを読み出す。一方、データの消去では、ホールを注入することにより、先に注入した電子を打ち消して、しきい値電圧を初期状態に戻す。
なお、データの書き込みと消去の定義は、メモリセルアレイ方式に依存して逆の場合もある。つまり、全てのメモリトランジスタに電子を注入した状態が消去状態であり、任意のメモリセルにホールを注入しデータの書き込みを行ってもよい。
【００２４】
本例で前提とする電荷注入法に適した望ましい第１の電位障壁絶縁膜４では、その局部４Ｂを、その主部４Ａの組成より窒素の比率が大きい組成とすることが望ましい。たとえば、第１の電位障壁絶縁膜４の構成例を一つ挙げるとするならば、その主部４Ａを熱酸化により形成される酸化シリコンから構成し、その局部４Ｂを窒化シリコンまたは酸化窒化シリコンから構成することが望ましい。これにより、ホールを基板側から注入するときの電位障壁高さが、主部４Ａに比べ局部４Ｂで低くなる。これに対し、電子を基板側から注入するときの電位障壁高さは、主部４Ａと局部４Ｂで余り変わらない。
なお、この材質の選択においては、上記要件に加えて、局部４Ｂに接する電荷蓄積層５の部分の電荷保持特性が、主部４Ａに接する電荷蓄積層５の部分の電荷保持特性と同等以上となるような観点を加味して材質の選択を行うことが、より望ましい。
【００２５】
本例の場合、電子を注入する方法としてＣＨＥ注入法を採用する。
ＣＨＥ注入法では、ソースとなるソース・ドレイン領域８の電位を基準としてドレインとなる他のソース・ドレイン領域９に正の電圧を印加し、ゲート（ゲート電極７）に正の電圧を印加する。このとき電子が誘起されてチャネルが形成され、チャネル内を走行する電子が横方向の電界に加速されてホットエレクトロン（ＨＥ）となる。その一部は、主部４Ａと局部４Ｂの境界付近の直下で高いエネルギーを得て、第１の電位障壁絶縁膜４の電位障壁を乗り越えて電荷蓄積層５の局部４Ａ上付近の部分に注入され、そのトラップに捕獲される。
一方、ホールの注入時に、ドレインとなるソース・ドレイン領域９に正の電圧を印加し、ソースとなるソース・ドレイン領域８をより低い一定電圧（たとえば、接地電圧）または電気的オープン状態とし、ゲート電極７に負の電圧を印加する。ゲート電圧が負極性であることから、その下方のソース・ドレイン領域９の端部でマイノリティキャリア（ホール）の蓄積層が誘起され、価電子帯の電子が伝導帯にトンネルすることにより、あるいはアバランシェ効果により電子とホールの対が生じ、そのうちホールの一部が垂直方向（および水平方向）の電界に加速されてホットホール（ＨＨ）となる。そして、第１の電位障壁絶縁膜４の電位障壁を乗り越えて電荷蓄積層５の局部４Ａ上付近の部分に注入される。このとき、ソースを一定電圧で保持すると横方向電界が強まり、ソースをオープンとすると横方向には電界がかからならいことから、これによりホールの注入範囲をある程度制御できる。
【００２６】
ＣＨＥ注入法では、下記の問題点が指摘できる。
すなわち、極性の異なる電荷を順次注入することによりデータを書き換える場合、一般に、その一方の電荷の電荷蓄積層内での分布が他方の分布に比べて小なりとも拡がってしまう。本例では、電子はある電界を境に急激にホットエレクトロンの発生確率が増えることから、その電荷蓄積層内での分布は比較的に急峻となる。この電子の注入量と分布中心は、ＣＨＥ注入時のバイアス電圧の印加条件を制御してある程度制御可能である。ところがホールの場合、その注入時にソースを一定電圧で保持すると横方向電界が強まり、ソースをオープンとすると横方向に電界がかからないことから、これによりホールの注入範囲をある程度制御できるものの、その制御可能な範囲は狭い。むしろ、ホールの場合、その発生部分が面状に拡がっていることから、電子に比べホールの分布が拡がりやすい。
【００２７】
したがって、分布が比較的狭く捕獲密度が高い電子に対し、ホールを比較的広い範囲に注入して中和するには、どうしてもホールの注入量を多くして、過剰にホールを注入することになる。その結果、電荷蓄積層５中にホールが過剰に残留することとなる。つぎのデータ書き換え時には、このホールが残留した状態をイニシャルの状態として、繰り返しデータの書き換えが行われる。データの書き換えごとに、電子やホールの注入位置が多少ともずれるのが普通であり、そのため、何度も書き換えを繰り返している間に、ホールの残留範囲が徐々に拡がり、その結果、電荷蓄積層５中のホールの蓄積量が徐々に増えていく。
【００２８】
電荷蓄積層５にホールが蓄積された状態で、つぎのデータ書き換えサイクルが行われ、電子を注入してデータの書き込みを行うと、その注入された電子の一部が中和されて、その中和量が多いほど電子の注入量に対する蓄積量の割合が小さくなる。また、このとき中和に寄与できなかったホールは引き続き蓄積されることから、その蓄積量が徐々に増えることになる。データの書き換えを何度も行う間にホールの蓄積量が増えれば増えるだけ、その後のデータ書き込みでは、しきい値電圧の上昇に寄与する蓄積電子の量が減って、十分な書き込み後のしきい値電圧が得られにくくなる。つまり、データ書き換え特性（エンデュランス特性）の低下が起こる。
また、過剰なホール注入を必要とすることから、膜質が低下して電荷保持特性の低下も起こりやすくなる。この膜質低下までは起こらない場合でも、電荷の拡散速度は低いが長時間の放置時の相互拡散により電荷が再結合して中和し、結果的に、電荷量が減少し、保持電荷が抜けていくリテンション特性が低い場合と同じ現象を招く。
さらに、もともとホールの注入効率が低いことから消去時間が長い上に、エンデュランス特性の低下を防止しようとすれば、消去時間をさらに長くせざるを得ない。
【００２９】
本実施の形態では、このような問題を解決するために、第１の電位障壁絶縁膜４の組成を、ホールの注入位置付近の局部４Ｂで他の部分と変えている。その局部４Ｂの位置は、電子の注入位置との関係で適切な位置に変更可能であり、また、そのチャネル方向（図の横方向）のサイズも適切なものに変更可能である。ただし局部４Ｂは、図１に示すように、ホールの発生源であるソース・ドレイン領域９の端部と少なくとも一部が重なっている必要がある。このため、電子が電荷蓄積層５の端部よりやや内側に注入され、電荷蓄積層５の端部にホールを入れたくない場合は、局部４Ａの外側部分に、さらに主部４Ａと同じ材料からなる部分を設けることも可能である。
また、図１ではチャネル電流が流れる方向の両側に局部４Ｂが形成されているが、少なくともドレインとなる片側に設けるとよい。後述するように、製造方法によっては両側に形成される場合もあり、また、積極的な意味で局部４Ｂを両側に設ける場合もある。たとえば、ソースとドレインを入れ替えた複数回の書き込みにより、チャネル電流方向両端部の２箇所のそれぞれに２値（または多値）のデータを書き込むことも可能である。
【００３０】
本実施の形態におけるメモリトランジスタ構造では、ホールの注入範囲が電子の注入範囲との関係で適切な位置で狭くなり、かつ、そのホールの基板側からの電位障壁高さが低くなって注入効率が向上することから、短時間で電子を中和し、かつ、ホールの残留を防止し、あるいは、ホールの残留量を大幅に低減することが可能となる。これにより、エンデュランス特性およびリテンション特性の低下が有効に防止できる。
【００３１】
つぎに、この構造を得るための一製造方法例を説明する。
図２（Ａ）〜図４（Ｂ）に、この製造途中の断面図を示す。
メモリトランジスタを形成する半導体基板２として、たとえばＮ型半導体基板に形成されているＰウェルを用いる場合、このＰウェルを不図示の素子分離絶縁層やＮ型半導体基板に囲まれるように形成する。半導体基板２（Ｐウェル）に対し必要に応じてしきい値電圧調整を行った後、Ｐウェル表面部を熱酸化して、図２（Ａ）に示すように、酸化シリコン（ＳｉＯ２）膜４Ｃをたとえば２〜１０ｎｍ程度形成する。このＳｉＯ２膜４Ｃは、後に、ＭＯＮＯＳ型メモリトランジスタ１の第１の電位障壁絶縁膜４となる膜である（図１参照）。
【００３２】
つぎに、図２（Ｂ）に示すように、たとえば４〜２０ｎｍ程度の窒化シリコン（ＳｉＮ）の膜５ＡをＣＶＤにより堆積する。シリコン窒化膜５Ａを堆積する前に、ＳｉＯ２膜４Ｃ表面を、ＣＶＤ炉内で窒素化処理することにより、シリコン窒化膜５Ａの成膜時の制御性向上、および、シリコン窒化膜５Ａ表面の凹凸を減らす手法を用いることが可能である。このシリコン窒化膜５Ａは、後に、ＭＯＮＯＳ型メモリトランジスタ１の電荷蓄積層５となる膜である（図１参照）。
続いて、ＣＶＤを行うか、あるいは、シリコン窒化膜５Ａの表面部を酸化することにより、図２（Ｂ）に示すように、３〜１０ｎｍ程度のシリコン酸化（ＳｉＯ２）膜６Ａを形成する。このＳｉＯ２膜６Ａは、後に、ＭＯＮＯＳ型メモリトランジスタ１の第２の電位障壁絶縁膜６となる膜である（図１参照）。
【００３３】
第２の電位障壁絶縁膜となるＳｉＯ２膜６Ａの上に、ゲート電極となる導電体膜７Ａを堆積する。この導電体膜７Ａの具体例としては、高濃度に不純物を含むポリシリコン、あるいは、このポリシリコン上にタングステン（Ｗ）などの高融点金属を含むシリサイド膜を積層した膜などが挙げられる。この導電体膜７Ａは、後に、ＭＯＮＯＳ型メモリトランジスタ１のゲート電極７となる（図１参照）。
【００３４】
つぎに、フォトリソグラフィ工程とドライエッチング工程により、導電体膜７Ａ、第２の電位障壁絶縁膜となるＳｉＯ２膜６Ａ、電荷蓄積層となるＳｉＮ膜５Ａ、第１の電位障壁絶縁膜となるＳｉＯ２膜４Ｃをパターンニングし、図３（Ａ）に示すように、ゲート積層膜３を形成する。
【００３５】
つぎに、このゲート積層膜３（および不図示の素子分離絶縁層）を自己整合マスクとしたイオン注入により、Ｎ型不純物を半導体基板１の表面部分に導入する。この不純物の導入部分は活性化アニール後に、図３（Ｂ）に示す２つのソース・ドレイン領域８および９となる。
【００３６】
つぎに、たとえば５０〜２００ｎｍ程度のシリコン酸化（ＳｉＯ２）膜からなる保護膜１０をＣＶＤにより堆積する。このとき比較的ステップカバレッジが悪い条件を選び、図４（Ａ）に示すように、とくにゲート積層膜３の段差下部、すなわちゲート積層膜３と半導体基板２とが接する境界付近でＣＶＤ堆積膜（保護膜１０）が最も薄くなるようにする。
つぎに、たとえばフッ酸（ＨＦ）系のエッチャントを用いたウエットエッチングを行い、保護膜１０を表面から一定量除去する。このときの等方エッチング量は、保護膜１０のステップカバレッジの程度に応じて最適なものに決められる。これによりエッチング後の状態で、ゲート積層膜３のうち、少なくともゲート電極７の表面と第２の電位障壁絶縁膜６の端面が保護膜１０に覆われ、かつ、第１の電位障壁絶縁膜となるＳｉＯ２膜４Ｃの端面が露出する。
【００３７】
その後、この露出したＳｉＯ２膜４Ｃの端面から熱窒化を行う。このときの熱窒化の処理としては、たとえば、アンモニア（ＮＨ３）を含む雰囲気中で１０００℃、３０秒程度の短時間熱窒化（ＲＴＮ）処理を行うことが望ましい。これにより、図４（Ｂ）に示すように、ＳｉＯ２膜４Ｃの両端部に、窒化シリコンからなる局部４Ｂが形成され、これによって、第１の電位障壁絶縁膜４は、その２つの局部４Ｂにおいて、その間の領域である主部４Ａと組成が変化する。
なお、局部４Ｂのチャネル電流方向のサイズは、この窒化処理の条件により制御されて最適化される。また、さらに第１の電位障壁絶縁膜の端部にＳｉＯ２からなる領域を形成したい場合には、窒化処理の後に、これによりできたＳｉＮ部の一部を酸化するとよい。さらに、局部４Ｂを片側にのみ形成する場合には、図４（Ａ）に示す工程と図４（Ｂ）に示す工程との間に、ソース側のみ覆う第２の保護膜を形成する工程を追加するとよい。
【００３８】
その後は、層間絶縁膜の堆積、電極取出しの形成（コンタクトおよび共通配線の形成）を行い、ＭＯＮＯＳ型メモリトランジスタを完成させる。
上記のような製法により、種々の利点がある図１に示す構成のＭＯＮＯＳ型メモリトランジスタを簡単な工程を追加するだけで容易に実現することができる。
【００３９】
［第２の実施の形態］
本実施の形態は、電荷の再配置ステップを含むデータ書き換え手順（電荷注入方法）と、そのために必要な追加の構成を具備する不揮発性半導体メモリ装置に関する。
この不揮発性半導体メモリ装置は、図１に示す電荷蓄積層５の近傍で電流が流れることにより加熱する加熱電極を備え、その加熱電極に電圧を印加して電流を流すための回路をメモリセルアレイの周辺回路内に有する点で、第１の実施の形態と異なる。この加熱電極は、ゲート電極７とは別途設けてもよいが、製造プロセスをより簡素にするためには、ゲート電極７を加熱電極と兼用させることが望ましい。以下、この望ましい実施例を説明する。
ゲート電極７と加熱電極とを兼用させることから、ベースとなるメモリトランジスタ構造そのものは図１と同じであり、本実施の形態においても図１がそのまま適用できる。あるいは、第１の電位障壁絶縁膜４に組成が異なる局部４Ｂを設けていない通常のＭＯＮＯＳ型メモリトランジスタ構造であってもよい。さらに、ＭＯＮＯＳ型以外のトラップゲート型（たとえば、ＭＮＯＳ型や微細粒子型）にも、本実施の形態のデータ書き換え手順（電荷注入方法）と、そのために必要な構成が適用可能である。
【００４０】
図５は、データ書き換えの手順を示すフロー図である。
周辺回路がデータ書き換えの指示を受けると、ステップＳＴ１において、メモリセルアレイに供給する電圧値と、その供給先を制御して第１電荷（電子またはホール）の注入を行う。また続くステップＳＴ２において、周辺回路がメモリセルアレイに供給する電圧値と、その供給先を制御して第２電荷（電子またはホール）の注入を行う。第１電荷と第２電荷に逆極性の電荷であり、第１電荷が電子で第２電荷がホールの場合、第１電荷がホールで第２電荷が電子の場合の２通りがある。以下の説明では、第１電荷として電子を注入してデータの書き込みを行い、第２電荷としてホールを注入してデータの消去を行う第１の実施の形態と同じ電荷注入方法を前提とする。その具体的な電圧印加の方法と電荷注入のメカニズムは第１の実施の形態で既に述べたので、ここでの説明を省略する。
【００４１】
つぎに、ステップＳＴ３において、電荷の再配置のために加熱処理を行う。図６に、加熱電極に電圧を供給するための構成を含む周辺回路の一部を図解する。
図６に示すように、メモリセルアレイ２０は、メモリトランジスタ１からなるメモリセルが行列状に多数配置され、その行方向の共通線としてｎ本のワード線ＷＬ１〜ＷＬｎを有する。ワード線ＷＬ１〜ＷＬｎは、孤立したワード電極７を共通に接続する上層の配線層であってもよいが、通常は、ゲート電極７を行方向に長い配線として形成し、これをワード線ＷＬ１〜ＷＬｎとして用いている。なお、このようにゲート電極７をそのままワード線ＷＬ１〜ＷＬｎとして用いると、それを加熱電極として機能させるときの加熱効率が良く、より望ましい。
【００４２】
周辺回路２３は、第１の電圧供給回路２１と第２の電圧供給回路２２とを含む。
第１の電圧供給回路２１は、図５に示すステップＳＴ１とＳＴ２に相当する通常のデータの書き込みと消去の動作時に、必要なワード線ＷＬ１〜ＷＬｎを順次選択し、選択したワード線に必要な値のゲート動作電圧を供給するための回路であり、ここではアドレス信号ＡＤＲを入力してデコードするロウデコーダの一機能として設けられている。
【００４３】
第２の電圧供給回路２２は第１の電圧供給回路２１と反対側のワード線端に接続され、２つの機能を有する。第１の機能は、通常のデータの書き込みと消去の動作時に、このワード線端を電気的オープン状態にして、異なるワード線に対して第１の電圧供給回路２１による異なる動作電圧の印加を可能とする機能である。第２の機能は、図５に示すステップＳＴ３において、第１の電圧供給回路２１と連携動作して、加熱すべきワード線を選択し、その選択したワード線の一方端と他方端に所定の加熱電圧を印加させる機能である。したがって、第２の電圧供給回路２２にもロウデコーダの機能が必要であり、そのためにアドレス信号ＡＤＲが第２の電圧供給回路２２にも入力可能となっている。
【００４４】
なお、加熱電圧の印加は、メモリセルアレイ２０の全てのワード線に一括して行ってもよく、また、メモリセルアレイ２０を構成するブロックごとに行ってもよい。
また、加熱電圧自体を、不揮発性メモリの外部端子から供給する構成であってもよい。
【００４５】
一般に抵抗体を通電すると、ジュール熱により抵抗体は多少なりとも発熱するが、その発熱量ｑ［Ｊ／ｓ］はｑ＝I２・Ｒの式で決まる（Ｉ：抵抗体を流れる電流［Ａ］、Ｒ：抵抗体の抵抗値［Ω］）。また、放熱や熱伝導を考慮しない場合の抵抗体の温度上昇量ΔＴ（℃）は、ΔT＝（ρ・Ｃ・Ｖ・ｔ）／ｑの式により求めることができる。ここで、「ρ」は抵抗体の密度［ｋｇ／ｍ３］、「Ｃ」は抵抗体の比熱［Ｊ／ｋｇ・Ｋ］、「Ｖ」は抵抗体の体積［ｍ３］、「ｔ」は通電時間を表す。
【００４６】
ステップＳＴ３においては、電荷蓄積層５内の電子の分布とホールの分布の拡がり具合、分布中心のズレの程度にもよるが、たとえば電荷蓄積層５を３００〜６００℃程度の温度において１ｍ秒〜１００秒程度加熱する。
この電荷蓄積層５を３００〜６００℃程度の温度まで上昇させるために、たとえば、放熱や熱伝導を考慮しないとする仮定においての一例として、ワード線ＷＬ１〜ＷＬｎが厚さ４００ｎｍのポリシリコンからなり、必要な長さが０．５ｍｍの場合に、その幅を０．５〜１．５μｍとする必要がある。この幅は現実的な数値であり、ワード線を用いた加熱が可能であることが分かる。ワード線材料がタングステン・シリコン（ＷＳｉ）であり、その長さが１．０ｍｍで厚さが３００ｎｍの場合に、上記加熱温度を得るために必要な幅は０．２〜１．０μｍとなる。また、ワード線材料がコバルト・シリコン（ＣｏＳｉ）であり、その長さが２．０ｍｍで厚さが３００ｎｍの場合に、上記加熱温度を得るために必要な幅は０．１〜０．７μｍとなる。
【００４７】
電荷蓄積層（窒化膜）５中の電荷の拡散速度を比較した場合、電子の拡散速度よりもホールの拡散速度が速い。もちろん電子も拡散するが、この場合にホールの拡散速度が電子より速いので、ある程度高い温度で所定時間以上加熱すると、電子をホールによって完全に中和することができる。
【００４８】
図７（Ａ）と図７（Ｂ）に、加熱によってキャリアが中和される様子を模式的に示す。
加熱前の状態では、図７（Ａ）に示すように、電荷蓄積層５内で電子の分布領域とホールの分布領域が一部重なっているとする。キャリア濃度Ｎｃで見ると、分布領域が重なっている部分ではキャリア濃度Ｎｃがほぼゼロとなって中和されている。このため、キャリア濃度Ｎｃとして２つの濃度分布が存在する。
これが加熱後には図７（Ｂ）に示すようになる。各キャリア分布領域は拡散により拡がるが、ホールの拡散速度が大きいので最終的にはほぼ全ての電子がホールによって中和され、キャリア濃度Ｎｃがほぼゼロの状態を達成できる。
【００４９】
本実施の形態によれば、加熱により電荷の再配置を行うことができ、その結果、電子とホールの何れかの電荷量がゼロとなる、電荷量としての熱平衡状態を実現することができる。電子とホールの各電荷量は、書き込み時と消去時のバイアス印加条件などによりほぼ同じに制御できることから、このことと加熱による電荷の再配置とを組み合わせると、データの書き換え後に蓄積電荷量がほぼゼロの状態を常に整えることが可能である。その結果、データの書き換えを行う間に一方の電荷が徐々に溜まり、エンデュランス特性やりテンション特性が低下する現象を有効に防止できるという利点がある。
また、データ書き換え動作が安定して行えることから、読み出し動作時の電圧マージンを余分にとる必要がなく、読み出しに必要なしきい値電圧差（ウインドウ幅）が得られるだけの注入電荷量で済む。このため、本実施の形態では、メモリトランジスタの低電圧化や微細化が進めやすいという利点がある。
【図面の簡単な説明】
【００５０】
【図１】本発明の第１の実施の形態にかかるＭＯＮＯＳメモリトランジスタの概略的な断面構造図である。
【図２】第１の実施の形態にかかるＭＯＮＯＳメモリトランジスタの製造途中の断面図であり、ゲート電極となる導電対膜の堆積までを示す。
【図３】図２に続く工程のうち、ソース・ドレイン領域の形成までを示す断面図である。
【図４】図３に続く工程のうち、第１の電位障壁絶縁膜の局部窒化までを示す断面図である。
【図５】本発明の第２の実施の形態において、電荷注入方法を適用したデータ書き換えの手順を示すフロー図である。
【図６】本発明の第２の実施の形態にかかる不揮発性半導体メモリ装置の加熱のための構成を示すブロック図である。
【図７】本発明の第２の実施の形態において、加熱によってキャリアが中和される様子を模式的に示す図である。
【符号の説明】
【００５１】
１…メモリトランジスタ、２…半導体基板、３…ゲート積層膜、４…第１の電位障壁絶縁膜、４Ａ…主部、４Ｂ…局部、５…電荷蓄積層、６…第２の電位障壁絶縁膜、７…ゲート電極、８，９…ソース・ドレイン領域、１０…保護膜、２０…メモリセルアレイ、２１…第１の電圧供給回路、２２…第２の電圧供給回路、２３…周辺回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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