(57)【要約】【課題】平坦度の悪いマザー基板では、半導体素子の良好な接続ができなかった。【解決手段】マザー基板１４上で半導体素子１１の複数のバンプ１２をレベリングする第１の工程２１と、その後レベリングされた半導体素子１１ａの複数のバンプ１２ａに銀ペースト１５を転写する第２の工程２２と、その後、銀ペースト１５が転写された前記複数のバンプ１２ａを第１の工程２１でレベリングしたマザー基板１４の同一個所に装着する第３の工程２２とを有したものである。これにより、例え平坦度の悪いマザー基板１４であったとしても半導体素子１１ａの良好な接続が可能となる。【選択図】図１
2005317605.tif 000002
【特許請求の範囲】
【請求項１】
複数のバンプを持つ半導体素子を接続すべきマザー基板の電極に位置合わせした後、第１の力で押し付け前記バンプを変形させる第１の工程と、
前記半導体素子を導電ペーストが満たされた転写容器に浸漬させ、前記変形したバンプに前記導電ペーストを転写する第２の工程と、
前記複数のバンプを前記マザー基板の接続すべき電極に第２の力で押し付けた後、加熱接続する第３の工程と
を特徴とする半導体装置の実装方法。
【請求項２】
前記第１の力は１バンプあたり略４０ｇであり、前記第２の力は１バンプ当たり５〜１０ｇであることを特徴とする請求項１に記載の半導体装置の実装方法。
【請求項３】
前記第２の工程において、前記半導体素子を前記転写容器の導電ペーストの表面と平行を保ちつつ浸漬させることを特徴とする請求項１に記載の半導体装置の実装方法。
【請求項４】
前記複数のバンプの間隔を略１００μｍとするとともに、前記マザー基板の平坦度は１０ｍｍ当たり略３０μｍ以下としたことを特徴とする請求項１に記載の半導体装置の実装方法。
【請求項５】
前記導電ペーストの粘度を略２０Ｐａ・ｓを特徴とする請求項１に記載の半導体装置の実装方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、マザー基板に半導体素子を実装する半導体装置の実装方法に関するものである。
【背景技術】
【０００２】
以下、従来のマザー基板に半導体素子を実装する半導体装置の実装方法について説明する。従来のマザー基板に半導体素子を実装する半導体装置の実装方法は図５に示すようにしていた。
【０００３】
図５ａにおいて、１は半導体素子であり、２は接続のためのバンプ（接続端子）を示す。バンプは複数個あり、略１００μｍのピッチで半導体素子１に植設されている。このバンプ２の高さは、高さが６０μｍ〜１００μｍと不揃いになっている。接続時の歩留まり及び信頼性を高めるため、バンプ２の高さ合わせ（レベリング）が必要になる。
図５ｂに示すように、この半導体素子１を平坦度の良いプレート３上で１バンプ当たり略４０〜４５ｇの力で押し付けることにより、高さの揃ったバンプ２ａ（４０μｍ）を持つ半導体素子１ａが形成できる。
【０００４】
次に、図５ｃに示すように、半導体素子１ａのバンプ２ａを銀ペースト４が充満された転写皿５に浸漬する。このようにして、銀ペースト４が転写された半導体素子１ｂをマザー基板６に１バンプ当たり略５〜１０ｇの力で押圧後、加熱硬化させ接続していた。
このとき、マザー基板６の平坦度が悪いと、図５ｄに示すように、バンプ２ｂとマザー基板６との間に隙間７が生じ、接続信頼性を損なうことがあった。
【０００５】
これを、改善するために、図６ａに示す複数のバンプ２を有する半導体素子１を、図６ｂに示すように、銀ペースト４が充満された転写皿５に浸漬する。このようにして、銀ペースト４をバンプ２に転写するとともにレベリングして図５ｂよりも高さの高い５５〜６０μｍの高さのバンプ２ｄを持つ半導体素子１ｃを作成する。
【０００６】
そして、この半導体素子１ｃをマザー基板６に１バンプ２ｄ当たり４０ｇの力で押し付けた後、加熱硬化して実装する。この方法を用いると図６ｃの様な平坦度の悪いマザー基板６に効果的である。すなわち、バンプ２ｄの高さが高いので変形が容易になり、バンプとマザー基板の間隔が狭くなるとバンプ２ｄは変形してバンプ２ｅのようになる。従って、押圧することにより、全てのバンプ２ｅをマザー基板６に完全に接触させることが出来る（特許文献１）。
【特許文献１】特開平８−１１１４３７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
しかしながら、前記従来の技術では図６ｃに示すように、全てのバンプ２ｅに略同量の銀ペースト４が転写されているので、平坦度の悪いマザー基板６に押圧する際、変形度合いが大きいバンプ２ｅでは銀ペースト４が広がり、隣のバンプの銀ペースト４とショートするという問題があった。
【０００８】
そこで本発明はこのような問題を解決したもので、例え平坦度の悪いマザー基板であったとしても良好な接続ができる半導体装置の実装方法を提供することを目的としたものである。
【課題を解決するための手段】
【０００９】
前記従来の課題を解決するために、本発明の半導体装置の実装方法は、複数のバンプを持つ半導体素子を接続すべきマザー基板の電極に位置合わせした後、第１の力で押し付け前記バンプを変形させる第１の工程と、前記半導体素子を導電ペーストが満たされた転写容器に浸漬させ、前記変形したバンプに前記導電ペーストを転写する第２の工程と、前記複数のバンプを前記マザー基板の接続すべき電極に第２の力で押し付けた後、加熱接続する第３の工程とを特徴とする。
【００１０】
さらに本発明の半導体装置の実装方法は、前記第１の力は１バンプあたり略４０ｇであり、前記第２の力は１バンプ当たり５〜１０ｇであることを特徴とする請求項１に記載の半導体装置の実装方法である。
【００１１】
さらに本発明の半導体装置の実装方法は、前記第２の工程において、前記半導体素子を前記転写容器の導電ペーストの表面と平行を保ちつつ浸漬させることを特徴とする請求項１に記載の半導体装置の実装方法である。
【００１２】
さらに本発明の半導体装置の実装方法は、前記複数のバンプの間隔を略１００μｍとするとともに、前記マザー基板の平坦度は１０ｍｍ当たり略３０μｍ以下としたことを特徴とする請求項１に記載の半導体装置の実装方法である。
【００１３】
さらに本発明の半導体装置の実装方法は、前記導電ペーストの粘度を略２０Ｐａ・ｓを特徴とする請求項１に記載の半導体装置の実装方法である。
【発明の効果】
【００１４】
以上のように本発明によれば、実装するマザー基板に合わせてバンプをレベリングした後、銀ペーストを転写して実装するので、マザー基板の平坦度に依らず、確実に接続させることができる。また、転写される銀ペーストの量もマザー基板の平坦度に合わせて転写されるので、銀ペーストの広がり量が安定し、隣のバンプとのショートを防止することが出来る。
【発明を実施するための最良の形態】
【００１５】
以下、本発明の実施の形態について図面とともに説明する。
【実施例１】
【００１６】
図１ａにおいて、１１は半導体素子であり、この半導体素子１１には金（Ａｕ）で形成された複数個のバンプ（接続端子）１２が略１００μｍピッチで配置されている。このバンプ１２の長さ１３は６０〜１００μｍである。
【００１７】
このように形成された半導体素子１１を、第１の工程２１では図１ｂに示すように、半導体素子１１を装着すべきマザー基板１４で、１バンプ１２当たり略４０ｇの力を加えてレベリングして、マザー基板１４の表面の凹凸に合ったバンプ１２ａを形成する。そして、このマザー基板１４専用の半導体素子１１ａを得る。
【００１８】
このようにして形成された半導体素子１１ａを、第２の工程２２では図１ｃに示すように、銀ペースト１５が充満された転写皿１６に浸漬させる。この場合に、半導体素子１１ａを転写皿１６の銀ペースト１５の表面と平行を保ちつつ浸漬させるのが重要である。そうすると、銀ペースト１５は、バンプ１２ａの高さに比例して転写される。即ち、バンプ１２ａの高さの高いもの｛例えば、図１ｃの中央のバンプ｝には、多量の銀ペースト１５が転写される。一方、バンプ１２ａの高さの低いもの｛例えば、図１ｃの両端のバンプ｝には、少量の銀ペースト１５が転写される。なお、この本実施の形態に用いた銀ペースト１５の粘度は２０Ｐａ・ｓ（パスカル・秒）のものを用いた。
【００１９】
このように、バンプ１２ａに銀ペースト１５が転写された半導体素子１１ａを、第３の工程２３では図１ｄに示すように、先程レベリングしたマザー基板１４のレベリングした場所と同じ位置に載置する。そして、１バンプ１２ａ当たり５〜１０ｇの力で押し当てた後、バンプ１２ａを熱硬化させる。
【００２０】
このことにより、マザー基板１４の平坦度を吸収しながら確実にバンプ１２ａ接続させることができる。また、転写される銀ペースト１５の量もマザー基板１４の平坦度に合わせて付着されるので、銀ペースト１５の広がり量を安定化させることができる。従って、転写された銀ペースト１５の広がり量がばらついて隣のバンプ１２ａとショートするようなことも無い。即ち、半導体素子１１ａとマザー基板１４との間で良好な接続を実現することができる。
【００２１】
このように、本実施の形態によれば、装着するマザー基板１４の表面の凹凸に合わせてバンプ１２をレベリングするので、平坦度の良いマザー基板はもちろんのこと、例え平坦度の悪いマザー基板１４であったとしても、良好な接続ができる。
図２は、レベリングされたバンプ１２ａの側面図である。点線はレベリングする前のバンプ１２の側面図である。このようにレベリングすることにとり、バンプ１２の先端が平坦にされて徳利形状になる。従って、マザー基板１４の接続パターン（図示せず）に確実に当接するとともに、接触面積も（平坦にされた分）大きくなって接触抵抗を小さくすることができる。
【００２２】
図３に示す１７は、マザー基板１４上に敷設された接続パターンであり、この接続パターン１７にバンプ１２ａが当接して電気的に接続される。１７ａはバンプ１２ａが当接する当接部である。また、１７ｂは配線パターン１７間の間隔（バンプ１２ａ間の間隔）である。
【００２３】
また、図４は、マザー基板１４上に形成された配線パターン１７の平面図である。図４において、１８は位置合わせ用のマークであり、このマーク１８を基準にしてレベリングする前の半導体素子１１、レベリングした後の半導体素子１１ａをマザー基板１４の配線パターン１７に合わせる。なお、この位置合わせはレベリングのときも実装のときも利用する。
【００２４】
次に、本願発明の効果を説明するために、本願発明と従来技術との銀ペーストの広がり量を測定して比較した。ここで、平坦度の良い基板は、平均表面粗さが１０ｍｍ当たり１０μｍ以下の基板とし、平坦度の悪い基板とは、平均表面粗さが１０ｍｍ当たり３０μｍ以上のものとする。また、半導体素子のバンプ１２間の距離は１００μｍのものを用いた。表１に、平坦な基板における銀ペースト１５の広がり量の実験結果である。単位はμｍである。
【００２５】
【表１】
2005317605.tif 000003
【００２６】
ここで実施例１および２は、表１での本発明で使用された半導体素子と同じ製法で製作された半導体素子を、図５に示すように平坦度の高いプレート３上で1バンプ当り略４０〜５０gの力で押し付け、バンプをレベリングしたものである。表1で明らかなように、このように平坦度の良い基板では、従来例による半導体装置の実装方法と比較して明確な差は生じない。ところが、平坦度の悪い基板の場合は、表２に示すように明確な差となって現れる。
【００２７】
【表２】
2005317605.tif 000004
【００２８】
ここで実施例１および２は、表２での本発明で使用された半導体素子と同じ製法で製作された半導体素子を、図５に示すように平坦度の高いプレート３上で1バンプ当り略４０〜５０gの力で押し付け、バンプをレベリングしたものである。一般的に、半導体素子１ｄとマザー基板６との位置決め誤差は２０μｍ程度ある。従って、本発明と従来例２を比べると、銀ペースト１５の広がりの最大値は、それぞれ７１．６および８２．６となる。従来例２では、位置決め誤差を含めると８２．６＋２０＞１００（バンプ１２ａ間の距離）となり、バンプ１２ａ間の距離１００μｍを越えてしまう。従って、従来例２では、図６ｃに示すようにバンプ１２ａ間のショートの可能性がある。
【００２９】
また、銀ペースト１５の広がりの最小値は本発明の６７．５に対して従来例１では４１．３と小さく、銀ペーストの十分な量がバンプに転写していない。従って、このようなバンプ２ｂでは、図５ｄに示すようにマザー基板と十分な接続が出来ない可能性がある。これに対して、本発明の半導体装置の実装方法は、銀ペースト１５の最大値と最小値との広がりの比が小さく、平坦度の良いマザー基板はもちろんのこと、例え平坦度の悪いマザー基板１４であったとしても、半導体素１１ａ子とマザー基板１４との間で良好な接続を実現することができる。
【産業上の利用可能性】
【００３０】
本発明にかかる半導体装置の実装方法は、平坦度の良いマザー基板はもちろんのこと、例え平坦度の悪いマザー基板であったとしても半導体素子のバンプとの間で良好な接続ができるので、半導体素子が実装される電子機器に用いることができる。
【図面の簡単な説明】
【００３１】
【図１】（ａ）本発明の一実施の形態における半導体装置の実装方法の製造工程の半導体素子の断面図（ｂ）同、レベリングをする第１の工程図（ｃ）同、銀ペーストを転写する第２の工程図（ｄ）同、マザー基板に実装する第３の工程図
【図２】本発明による半導体素子に植設されたバンプの側面図
【図３】本発明によるマザー基板に設けられた接続パターンの平面図
【図４】本発明による位置決めマークを含む接続パターンの平面図
【図５】（ａ）第１の例による従来の半導体装置の実装方法での半導体素子の断面図（ｂ）同、レベリングの工程図（ｃ）同、銀ペーストを転写する工程図（ｄ）同、マザー基板に実装する工程図
【図６】（ａ）第２の例による従来の半導体装置の実装方法の半導体素子の断面図（ｂ）同、レベリングをするとともに銀ペーストを転写する工程図（ｃ）同、マザー基板に実装する工程図
【符号の説明】
【００３２】
１１  半導体素子
１１ａ  半導体素子
１２  バンプ
１２ａ  バンプ
１４  マザー基板
２１  第１の工程
２２  第２の工程
２３  第３の工程
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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