(57)【要約】【課題】  移設法（貼り合わせ、分離）を利用した歪みSi基板の製造方法を提供する。【解決手段】  シリコン基板１１上に分離層１４を形成し、その上に順に歪み誘起層としてＳｉＧｅ層１２、歪み半導体層としてシリコン層１３を形成して第１の基体１０を作成する。この第１の基板１０を歪み半導体層のシリコン層１３と同じ材料の第２の基板３０に貼り合わせて、その後、分離層１４の部分でこれを２枚に分離する。分離層１４の残りおよびＳｉＧｅ層１２を除去して後、水素アニールにより平坦化すると、最表面に歪みシリコン層を有するＳｉ基板が得られる。【選択図】      図２
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【特許請求の範囲】
【請求項１】
半導体基板上に該半導体基板と同一材料の歪み半導体層を有する半導体基体。
【請求項２】
前記半導体基板及び歪み半導体層の材料は、シリコンである請求項１に記載の半導体基体。
【請求項３】
少なくとも表面が歪み誘起材料となる第２の材料からなる半導体基板上に第１の材料からなる歪み半導体層を形成し、第１の基体を用意する第１工程と、前記歪み半導体層を内側として前記第１の基体を前記第１の材料からなる第２の基体にはり合わせる第２工程と、前記歪み半導体層以外の第１の基体側の部材を除去し、前記第２の基体上に歪み半導体層を残存させる第３工程を有することを特徴とする半導体基体の作製方法。
【請求項４】
前記第１の材料は、シリコンであることを特徴とする請求項３に記載の半導体基体の作製方法。
【請求項５】
第１の材料はシリコンで、第２の材料はＳｉ１−ｘＧｅｘ（０＜ｘ≦１）であることを特徴とする請求項３に記載の半導体基体の作製方法。
【請求項６】
前記半導体基板は表面に歪み誘起層が形成された基板であることを特徴とする請求項３〜５のいずれか１項に記載の半導体基体の作製方法。
【請求項７】
前記半導体基板はシリコン基板上に前記歪み誘起層が形成された基板であることを特徴とする請求項６に記載の半導体基体の作製方法。
【請求項８】
前記歪み誘起層の下に分離層を形成することを特徴とする請求項６又は７に記載の半導体基体の作製方法。
【請求項９】
前記歪み誘起層は分離層でもあることを特徴とする請求項６又は７に記載の半導体基体の作製方法。
【請求項１０】
前記第３工程での第１の基体側の部材の除去は、前記分離層で第１の基体側の一部の部材を分離させる工程を含むことを特徴とする請求項８又は９に記載の半導体基体の作製方法。
【請求項１１】
前記歪み誘起層は、シリコンと付加材料とで構成されることを特徴とする請求項６〜９のいずれか１項に記載の半導体基体の作製方法。
【請求項１２】
前記歪み誘起層は、ＳｉＧｅであることを特徴とする請求項１１に記載の半導体基体の作製方法。
【請求項１３】
分離層は、多孔質材料で構成されることを特徴とする請求項８〜１０のいずれか１項に記載の半導体基体の作製方法。
【請求項１４】
多孔質材料は、多孔質Ｓｉあるいは多孔質ＳｉＧｅであることを特徴とする請求項１３に記載の半導体基体の作製方法。
【請求項１５】
前記分離層でもある歪み誘起層は、多孔質ＳｉＧｅであることを特徴とする請求項９に記載の半導体基体の作製方法。
【請求項１６】
前記第３工程は、分離層での分離工程後に、第２の基体側に残存した、歪み半導体層以外の第１の基体側の部材を除去することを特徴とする請求項１０に記載の半導体基体の作製方法。
【請求項１７】
前記第３工程は、前記第２の基体上に歪み半導体層のみを残存させた後、表面平坦化する工程を含むことを特徴とする請求項３〜１６のいずれか１項に記載の半導体基体の作製方法。
【請求項１８】
前記分離層でもある歪み誘起層は、少なくとも表面の孔を封止する歪み誘起材料が導入された多孔質層であることを特徴とする請求項９に記載の半導体基体の作製方法。
【請求項１９】
請求項３〜１８のいずれか１項に記載の方法により作製した半導体基体。
【請求項２０】
請求項１、２又は１９のいずれか１項に記載の半導体基体の歪み半導体層に絶縁ゲート型電界効果トランジスタを形成した半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基体とその作製方法及び半導体装置に関する。
【背景技術】
【０００２】
高速かつ低消費電力の半導体装置（デバイス）を形成するための基板として、歪みシリコン層(strained silicon layer)を有する基板が注目されている。シリコン(Si)とゲルマニウム(Ge)からなる層（SiGe層）をシリコン基板上に成長させ、その上にシリコン単結晶層を成長させると、該シリコン層に歪みが加わり、歪みシリコン層が得られる。この歪みは、シリコンとゲルマニウムからなる層の格子定数がシリコン単結晶層の格子定数よりも僅かに大きいことにより発生する。例えば、非特許文献１にAT&TによるStrained-Si／SiGe／Si基板が明示されている。
【０００３】
一方、シリコン基板中に埋め込み酸化膜(Buried oxide)を有するSOI基板もまた、高速かつ低消費電力の半導体装置（デバイス）を形成するための基板として注目されており、実用化が進んでいる。そして、上記Strained-SiとSOI（Silicon On Insulator）構造を合わせた構造での総合報告もなされている。これは、歪みSiによる高速動作とSOIの低消費電力性能や更なる高速化を合わせて実現するために実用化を進めている（非特許文献２）。この中では、「歪みSi／SiGe／Insulator／Si基板」構造に関して記述されている。
【０００４】
また、SiGe層が存在しない「歪みSi／Insulator／Si基板」構造の報告もある（非特許文献３）。第1の基板上に形成した歪みSi／SiGeを水素イオン注入法とはり合わせと分離により絶縁基板上に移設して後、SiGe層を除去する方式を示している。
【非特許文献１】米国特許第5221413号
【非特許文献２】応用物理、vol.72、no.3、pp.284-290、2003、高木信一「Si/SiGeへテロ構造を用いたMOSデバイス技術」
【非特許文献３】T.A.Langdo, et.al., Appl.Phys.Lett., vol.82, no.24, pp.4256-4258(2003)
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記いずれの技術においても、現在のSi-LSIからみると、デバイス設計・プロセス設計において新規な最適化が必要とされる。SiGeの存在は、上記T.A.Langdo, et.al.,の論文にもかかれているが、ドーパントの拡散の差異、メタルコンタクトの形成、熱処理によるGeの拡散のにおいて問題が残されている。また、絶縁層を有する構造では、絶縁層があることによりデバイス動作における熱の蓄積の問題を含めてSOIと同様の課題がそのまま存在する。
【０００６】
本発明は、上記の背景に鑑みてなされたものであり、例えば、歪みSi層を有するSiウエハを形成するための新規な技術を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の半導体基体は、半導体基板上に該半導体基板と同一材料の歪み半導体層を有する半導体基体である。なお、ここで「半導体基板」には少なくとも、単結晶半導体基板、多結晶半導体基板が含まれ、半導体基板上に多結晶半導体層（微結晶半導体層を含む）等が形成されたものもふくまれる。
【０００８】
また、本発明の半導体基体の作製方法は、少なくとも表面が歪み誘起材料となる第２の材料からなる半導体基板上に第１の材料からなる歪み半導体層を形成し、第１の基体を用意する第１工程と、前記歪み半導体層を内側として前記第１の基体を前記第１の材料からなる第２の基体にはり合わせる第２工程と、前記歪み半導体層以外の第１の基体側の部材を除去し、前記第２の基体上に歪み半導体層を残存させる第３工程を有することを特徴とする半導体基体の作製方法である。
【０００９】
また本発明の半導体基体は上記作製方法により作製されるものである。
【００１０】
本発明の半導体装置は、上記半導体基体の歪み半導体層に絶縁ゲート型電界効果トランジスタを形成したものである。
【００１１】
本発明の半導体基体により従来のSi-LSIで培われたプロセスそのままにして、歪みによるチャネル移動度の向上の恩恵を享受することができる。
【発明の効果】
【００１２】
本発明は、例えば、歪みSi層を有するSiウエハを形成するための新規な技術を提供することができる。
本発明の半導体基体により従来のSi-LSIで培われたプロセスそのままにして、歪みによるチャネル移動度の向上の恩恵を享受することができる。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について説明する。
【００１４】
本発明の実施の形態は、第２の材料からなる半導体基板上の第１の材料からなる歪み半導体の形成手法により、下記のような形態がある。
【００１５】
（第１の形態）
第２の材料からなる半導体基板の表面に歪み誘起層、さらにその上部に第１の材料からなる歪み半導体層を形成し、第1の基体を用意する。
第１の基体に第１の材料からなる第２の基体を貼り合わせる。次いで、第２の材料からなる半導体基板および歪み誘起層を除去する。こうして、第１の材料からなる第２の基体上に第２の基体に接して第１材料の歪み半導体層を設けることができる。
【００１６】
第１の材料および第２材料としては、典型的には、シリコンが利用される。
【００１７】
歪み誘起層としてゲルマニウムを含む層(Si1-xGex層)を形成し、その上に歪み半導体層として実質的にシリコンからなる層（好適には単結晶シリコン層）を形成する。
【００１８】
第２の材料からなる半導体基板上に形成されるSi1-xGex層は、好ましくは、X=0からX=0.5のあいだで、徐々に変化させ、歪み半導体層を形成する前の表面では、X=0.1〜0.5が好ましい。また、その少なくとも最表面は、格子緩和が起こっていてひずみの少ない状態になっている。
【００１９】
歪み半導体層以外の第1の基体側の部材の除去は、研削・研磨等の機械的除去手法によって行われる。または、はり合わせ前に、第２の材料からなる半導体基板又は歪み誘起層に水素イオン注入して、はり合わせ後注入界面で分離しても良い。
【００２０】
歪み半導体層上のSi1-xGex層の除去は、研磨あるいは化学エッチングにより行われる。
【００２１】
Si1-xGex層を除去し、第２の基体上に歪み半導体層のみを残存させた後、表面平坦化する工程を行っても良い。
この実施の形態に係る製造方法は、更に、この歪みシリコン層を活性層として利用して、回路素子を形成する工程を含み得る。このような回路素子を有するデバイスは、高速動作であるという効果を提供する。
【００２２】
（第２の形態）
第２の材料からなる半導体基板の表面に分離層を形成し、その上部に歪み誘起層、さらに上部に第１の材料からなる歪み半導体層を形成し、第1の基体を用意する。
【００２３】
第１の基体に第１の材料からなる第２の基体を貼り合わせる。次いで、分離層で分離した後、残留分離層および歪み誘起層を除去する。こうして、第１の材料からなる第２の基体上に第２の基体に接して第１材料の歪み半導体層を設けることができる。
【００２４】
第１の材料および第２材料としては、典型的には、シリコンが利用される。
分離層は、典型的には、陽極化成により第２の材料からなる半導体基板（シリコン基板）の表面を多孔質化することにより形成され得る。別の方法としては、歪み誘起層および歪み半導体層を形成した後、水素等のイオン注入により、歪み誘起層あるいは第２の材料からなる半導体基板中に分離層を形成しても良い。
【００２５】
歪み誘起層としてゲルマニウムを含む層(Si1-xGex層)を形成し、その上に歪み半導体層として実質的にシリコンからなる層（好適には単結晶シリコン層）を形成する。
【００２６】
第２の材料からなる半導体基板上に形成されるSi1-xGex層は、好ましくは、X=0からX=0.5のあいだで、徐々に変化させ、歪み半導体層を形成する前の表面では、X=0.1〜0.5が好ましい。また、その少なくとも最表面は、格子緩和が起こっていてひずみの少ない状態になっている。
【００２７】
分離工程は、分離層が多孔質層の場合には、くさび挿入、引っ張り・せん断力印加、液体ジェット（例えばウォータージェット）の噴き付け、気体ジェットの噴き付け、超音波印加等により行われる。分離層がイオン注入で形成される場合には、２００−３００℃から５００−６００℃くらいまでの熱処理により行われる。
【００２８】
歪み半導体層上のSi1-xGex層の除去は、研磨あるいは化学エッチングにより行われる。
【００２９】
Si1-xGex層を除去し、第２の基体上に歪み半導体層のみを残存させた後、表面平坦化する工程を行っても良い。
【００３０】
この実施の形態に係る製造方法は、更に、この歪みシリコン層を活性層として利用して、回路素子を形成する工程を含み得る。このような回路素子を有するデバイスは、高速動作であるという効果を提供する。
【００３１】
（第３の形態）
第２の材料からなる半導体基板の表面に分離層を形成し、その上部に歪み誘起層、さらに上部に第１の材料からなる歪み半導体層を形成し、第1の基体を用意する。
【００３２】
第１の基体に第１の材料からなる第２の基体を貼り合わせる。次いで、分離層で分離した後、残留分離層および歪み誘起層を除去する。こうして、第１の材料からなる第２の基体上に第２の基体に接して第１材料の歪み半導体層を設けることができる。
【００３３】
第１の材料および第２材料としては、典型的には、シリコンが利用される。
【００３４】
分離層は、典型的には、第２の材料からなる半導体基板（シリコン基板）の表面を陽極化成により多孔質化することにより形成され得る。
【００３５】
ゲルマニウムを含む層(Si1-xGex層)を多孔質表層の孔封止材料として形成し、歪み誘起層とし、その上に歪み半導体層として実質的にシリコンからなる層（好適には単結晶シリコン層）を形成する。ゲルマニウムを含む層(Si1-xGex層)を多孔質表層の孔封止材料として形成した様子を図８の概略的断面図に示す。図８に示すように、多孔質層４０の表層の孔をSi1-xGex層４１で埋めこみ、Ｓｉ表面がSi1-xGex層４１で覆われるように形成する。
【００３６】
歪み誘起Si1-xGex層は、好ましくは、X=0.1からX=0.5のあいだで、多孔質表面の孔を埋めるように形成される。また、その少なくとも最表面は、格子緩和が起こっていてひずみの少ない状態になっている。
【００３７】
分離工程は、多孔質層の場合には、くさび挿入、引っ張り・せん断力印加、液体ジェット（例えばウォータージェット）の噴き付け、気体ジェットの噴き付け、超音波印加等により行われる。
【００３８】
歪み半導体層上のSi1-xGex層の除去は、研磨あるいは化学エッチングにより行われる。
【００３９】
Si1-xGex層を除去し、第２の基体上に歪み半導体層のみを残存させた後、表面平坦化する工程を行っても良い。
この実施の形態に係る製造方法は、更に、この歪みシリコン層を活性層として利用して、回路素子を形成する工程を含み得る。このような回路素子を有するデバイスは、高速動作であるという効果を提供する。
【００４０】
（第４の形態）
第２の材料からなる半導体基板の表面にゲルマニウムを含む層(Si1-yGey層)を形成した後、陽極化成により分離層として多孔質SiGe層を形成する。その上部に歪み誘起層としてゲルマニウムを含む層(Si1-xGex層)を再度形成し、その上に第１の材料からなる歪み半導体層として実質的にシリコンからなる層（好適には単結晶シリコン層）を形成し、第1の基体を用意する。
【００４１】
第１の基体に第１の材料からなる第２の基体を貼り合わせる。次いで、分離層で分離した後、残留分離層およびSiGe層を除去する。こうして、第１の材料からなる第２の基体上に第２の基体に接して第１材料の歪み半導体層を設けることができる。
【００４２】
第１の材料および第２材料としては、典型的には、シリコンが利用される。
【００４３】
歪み誘起層としてのSi1-xGex層は、好ましくは、X=0.1からX=0.5のあいだで、徐々に変化させ、歪み半導体層を形成する前の表面では、X=0.1〜0.5が好ましい。また、その少なくとも最表面は、格子緩和が起こっていてひずみの少ない状態になっている。
【００４４】
分離工程は、多孔質層の場合には、くさび挿入、引っ張り・せん断力印加、液体ジェット（例えばウォータージェット）の噴き付け、気体ジェットの噴き付け、超音波印加等により行われる。
【００４５】
歪み半導体層上のSi1-xGex層の除去は、研磨あるいは化学エッチングにより行われる。
【００４６】
Si1-xGex層を除去し、第２の基体上に歪み半導体層のみを残存させた後、表面平坦化する工程を行っても良い。
【００４７】
この実施の形態に係る製造方法は、更に、この歪みシリコン層を活性層として利用して、回路素子を形成する工程を含み得る。このような回路素子を有するデバイスは、高速動作であるという効果を提供する。
【００４８】
（第５の形態）
第２の材料からなる半導体基板の表面に歪み誘起層としてゲルマニウムとを含む層(Si1-xGex層)を形成した後、陽極化成により分離層として多孔質SiGe層を形成する。第２の材料からなる半導体基板上に形成される歪み誘起Si1-xGex層は、好ましくは、X=0.1からX=0.5のあいだで、徐々に変化させ、歪み半導体層を形成する前の表面では、X=0.1〜0.5が好ましい。また、その少なくとも最表面は、格子緩和が起こっていてひずみの少ない状態になっていて、多孔質化後も、実質上、歪み誘起層としても作用する。
【００４９】
その上部に第１の材料からなる歪み半導体層として、実質的にシリコンからなる層（好適には単結晶シリコン層）を形成し、第1の基体を用意する。
【００５０】
第１の基体に第１の材料からなる第２の基体を貼り合わせる。次いで、分離層で分離した後、残留分離層およびSi1-xGex層を除去する。こうして、第１の材料からなる第２の基体上に第２の基体に接して第１材料の歪み半導体層を設けることができる。
【００５１】
第１の材料および第２材料としては、典型的には、シリコンが利用される。
【００５２】
分離工程は、多孔質層の場合には、くさび挿入、引っ張り・せん断力印加、液体ジェット（例えばウォータージェット）の噴き付け、気体ジェットの噴き付け、超音波印加等により行われる。
【００５３】
歪み半導体層上のSi1-xGex層の除去は、研磨あるいは化学エッチングにより行われる。
【００５４】
Si1-xGex層を除去し、第２の基体上に歪み半導体層のみを残存させた後、表面平坦化する工程を行っても良い。
この実施の形態に係る製造方法は、更に、この歪みシリコン層を活性層として利用して、回路素子を形成する工程を含み得る。このような回路素子を有するデバイスは、高速動作であるという効果を提供する。
【００５５】
以下、更に本発明の実施例について図面を用いて説明する。後述する実施例１〜５は上述した第１〜第５の形態に対応する。
【実施例１】
【００５６】
図１（Ａ）〜図１（Ｃ）を参照しながら、本発明の第１の実施例に係る半導体基板（部材）の製造方法を説明する。
【００５７】
図１（Ａ）に示す工程（積層工程）では、シリコン基板１１上にシリコンとゲルマニウム（付加材料）とを含む層(SiGe層)１２を有し、その上にシリコン層１３を有する第１の基体（部材）１０を作成する。
【００５８】
［SiGe層のエピタキシャル成長］
まず、シリコン基板１１上に、歪み誘起Si1-xGex層１２（X=0.1-0.5、例えば、X=0.3）をランプ加熱によるＣＶＤ法によりエピタキシャル成長させる。この条件は、好ましくは次の通りである。なお、成長に先だって、プリベークを行ってもよい。
・キャリアガス：Ｈ２
Ｈ２の流量は、好ましくは２５〜４５リットル／分であり、典型的には３０リットル／分である。
・第１の原料ガス：ＳｉＨ４
ＳｉＨ４の流量は、好ましくは５０〜２００ｓｃｃｍであり、典型的には１００ｓｃｃｍである。
・第２の原料ガス：２％ＧｅＨ４
２％ＧｅＨ４の流量は、好ましくは２０〜５００ｓｃｃｍであり、典型的には３００ｓｃｃｍである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には１００Ｔｏｒｒである。
・温度(基板温度)
温度は、好ましくは６５０〜６８０℃である。
・成長速度
成長速度は、好ましくは１０〜５０ｎｍ／分である。
・Geの組成比は、原料ガスの混合比によって変えることが可能である。単結晶シリコン基板への成長初期は低Ge比率でエピタキシャル成長の進行とともに濃度を上昇させて最終的にX=0.1〜0.5にすることが好ましい。欠陥を導入する等により、この時最表面は歪みが緩和した状態にする。
【００５９】
なお、Ｓｉ１−ｘＧｅｘ層１２の成長に先だって、上記シリコン基板１１表面を水素雰囲気中で熱処理（プリベーク）することも好ましい。プリベークの場合において、水素の流量は、好ましくは１５〜４５リットル/分（典型的には、40リットル/分）、温度は、好ましくは７００〜１０００℃（典型的には９５０℃）、チャンバ内圧力は、好ましくは１０〜760Torr（典型的には、８０Torr）である。更に、単結晶シリコン層の成長初期段階において50nm/min以下の低成長速度で成長させることも好ましいものである。
【００６０】
また、ＣＶＤ装置へ試料を出し入れする場合は、装置へ入れるに先だって、各工程毎に表面を希HF溶液への浸漬などにより表面に形成された自然酸化膜除去してもよい。
【００６１】
［歪みSi層形成］
次いで、Ｓｉ１−ｘＧｅｘ層１２上にＣＶＤ法により単結晶シリコン層１３を成長させる。このようにして形成される単結晶シリコン層１３は、その下層のＳｉ１−ｘＧｅｘ層１２と格子定数が異なるために、歪みシリコン層となる。この実施例によれば、歪みシリコン層１３とＳｉ１−ｘＧｅｘ層１２との界面付近におけるＳｉ１−ｘＧｅｘ層１２中のゲルマニウムの濃度を精密に制御することができるとともに界面における濃度分布を均一（平坦）にすることができる。したがって、Ｓｉ１−ｘＧｅｘ層１２の上に形成される歪みシリコン層１３の歪み等の制御が容易であり、良質の歪みシリコン層１３を得ることができる。
歪みシリコン層１３としての単結晶シリコン層の成長条件は、以下の通りである。
・キャリアガス：Ｈ2
水素の流量は、好ましくは１５〜４５リットル/分であり、典型的には30リットル/分である。
・原料ガス：SiH４
原料ガスの流量は、好ましくは５０〜５００SCCMであり、典型的には１００SCCMである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜100Torrであり、典型的には80Torrである。
・成長温度(基板温度)
成長温度は、好ましくは650℃〜1000℃であり、典型的には９００℃である。
・成長速度
成長速度は、好ましくは１０〜５００nm/minである。
【００６２】
［第1の基板側の完成］
以上の工程により、図１（Ａ）に模式的に示すような第１の基体（部材）１０が得られる。ここで、上記のように多段の工程によってＳｉ１−ｘＧｅｘ層１２、歪みシリコン層１３を形成する代わりに、単一の工程（例えば、ＣＶＤ工程）において、Geの濃度（又は、これに付随して他のガスの濃度）や他の条件を徐々に又は段階的に変更しながら、Ｓｉ１−ｘＧｅｘ層１２、歪みシリコン層１３を形成することもできる。
【００６３】
［はり合わせ］
図１（Ａ）に示す工程に次いで、図１（Ｂ）に示す工程（貼り合わせ工程）では、第１の基体（部材）１０の表面側に第２の基体（部材）３０を貼り合わせる。ここで、第１の基体（部材）１０と第２の基体（部材）３０とを単に密着させるだけでもよいし、密着させた後に両基板の結合を強固にするために陽極接合、あるいは熱処理等を施してもよい。第２の基体（部材）３０は、典型的には、シリコン基板である。貼りあわせる両基体の貼りあわせ面は疎水性処理をしておくことが望ましい（後述する実施例でも同様である）。これは、貼り合せ面に親水性処理を施すと、貼り合せ界面に一様の酸化シリコン膜が形成されてしまうためである。
【００６４】
［基板の除去（研削・エッチング）］
図１（Ｂ）に示す工程に次いで、図１（Ｃ）に示す工程（除去工程）では、貼り合わせによって形成された基板（貼り合わせ基板）のシリコン基板１１を除去する。除去手法は、例えば、研削研磨等の機械的除去あるいはウェットエッチング・ドライエッチング等の化学的除去がある。化学エッチングにより除去する場合には、
KOH+K2Cr2O7+propanol+H2O
によりSiはSi0.7Ge0.3に対してほぼ20倍の選択比で除去可能である（D.J.Godbey, et.al., Appl.Phys.Lett., vol.56, no.4, pp.373-379(1990)）。あるいは、EDP(ethylene diamine pyrocatechol),82℃によりSiはSi0.72Ge0.28に対してほぼ390倍の選択比で除去可能である（D.Feijoo, et.al., J.Electro.Mat., vol.23, no.6, pp.493-496(1994)）。
【００６５】
さらに、Ｓｉ１−ｘＧｅｘ層１２を除去する。例えば、研磨により除去する。あるいは、化学エッチングにより除去する。化学エッチングにより除去する場合には、
HF(0.5%)+HNO3+H2O（5：40：20）
によりSi0.7Ge0.3はSiに対してほぼ13倍の選択比で除去可能である（A.H.Krist, et.al., Appl.Phys.Lett., vol.58, no.17, pp.1899-1901(1991)）。
【００６６】
すなわち、図１（Ｂ）に示す貼り合わせ工程及び図１（Ｃ）に示す除去工程により移設工程が実施される。図１（Ｃ）には、本実施例により作製された半導体基体の模式的な断面図が示されている。
【００６７】
［歪みSiによる回路／H2アニール］
この歪みシリコン層１３を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。回路素子の形成（半導体装置の製造）については後述する。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。
【実施例２】
【００６８】
図２（Ａ）〜図２（Ｄ）を参照しながら、本発明の第２の実施例に係る半導体基板（部材）の製造方法を説明する。実施例１のSi1-xGex層を形成する前に、シリコン基板１１の表面付近に分離層として多孔質層を形成する。
【００６９】
［陽極化成］
まず、単結晶シリコン基板１１上に陽極化成により多孔質Si層１４を形成する。陽極化成は、典型的には、白金電極対を有する化成槽にフッ化水素(HF)を含む溶液を満たし、該電極対間にシリコン基板１１を配置し、該電極対間に電流を流すことによりなされ得る。この工程によって形成される多孔質Si層１４は、脆弱な構造の層であって、後の分離工程において分離層として機能する。陽極化成の条件は例えば特開平７−３０２８８９号に開示されている。
【００７０】
なお、多孔質Si層１４の内部孔表面に酸化膜等の保護膜を形成してもよい。また、化成液、あるいは電流を制御して、互いに多孔度の異なる複数の層としてもよい。例えば、表面側から第1の多孔質層、そしてその下に当該第1の多孔質層よりも多孔度の高い第2の多孔質層を形成することができる。
【００７１】
［SiGe+Si EPI〜はり合わせ］
次工程以降、多孔質Si層１４上にシリコンとゲルマニウム（付加材料）とを含む歪み誘起Ｓｉ１−ｘＧｅｘ層１２および歪みシリコン層１３を形成し、第２の基板にはり合わせるまでの工程は、実施例１と同様である。第１の基体（部材）１０’としては、図２（Ａ）に模式的に示すような構造体となり、はり合わせ工程では、図２（Ｂ）のようになる。
【００７２】
Ｓｉ１−ｘＧｅｘ層１２を多孔質Si層１４上に形成するに先だって、上記多孔質Si層１４表面を水素雰囲気中で熱処理（プリベーク）することも好ましい。プリベークの場合において、水素の流量は、好ましくは１５〜４５リットル/分（典型的には、40リットル/分）、温度は、好ましくは７００〜１０００℃（典型的には９５０℃）、チャンバ内圧力は、好ましくは１０〜７６０Torr（典型的には、８０Torr）である。更に、単結晶シリコン層の成長初期段階において５０ｎｍ／ｍｉｎ以下の低成長速度で成長させることも好ましいものである。
【００７３】
また、ＣＶＤ装置へ試料を出し入れする場合は、装置へ入れるに先だって、各工程毎に表面を希HF溶液への浸漬などにより表面に形成された自然酸化膜除去してもよい。
【００７４】
［基板の除去（分離・エッチング）］
図２（Ｂ）に示す工程に次いで、図２（Ｃ）に示す工程（分離工程）では、貼り合わせによって形成された基板（貼り合わせ基板）を分離層（多孔質Si層）１４の部分で２枚の基板に分離する。すなわち、図２（Ｂ）に示す貼り合わせ工程及び図２（Ｃ）に示す分離工程により移設工程が実施される。分離工程は、例えば、貼り合わせ基板をその軸を中心として回転させながら、その分離層１４に流体を打ち込むことにより実施され得る。なお、符号１４’、１４’’は、分離後に両基板に残留する多孔質層を模式的に示している。
【００７５】
ここで、液体や気体などの流体を利用する分離方法に代えて、引っ張り、圧縮、せん断等の応力を利用する分離方法を採用してもよいし、これらを併用してもよい。
【００７６】
分離後の第２の基体３０上に残留する多孔質層１４’’をエッチング、研磨、研削、水素を含む還元性雰囲気中での熱処理等により除去する。エッチングにより除去する場合には、
HF+H2O2+H2Oの混合液
を用いて1E5（１×１０５）程度の選択比で多孔質層１４’’を選択的に除去する。
【００７７】
多孔質の膨大な表面積を利用して、他のSiエッチング液においても選択的に除去することは可能である。
【００７８】
さらに、Ｓｉ１−ｘＧｅｘ層１２を除去する。例えば、研磨により除去する。あるいは、化学エッチングにより除去する。化学エッチングにより除去する場合には、
HF(0.5%)+HNO3+H2O（5：40：20）
によりSi0.7Ge0.3はSiに対してほぼ13倍の選択比で除去可能である（A.H.Krist, et.al., Appl.Phys.Lett., vol.58, no.17, pp.1899-1901(1991)）。
【００７９】
図２（Ｄ）には、本実施例により作製された半導体基体の模式的な断面図が示されている。
【００８０】
［歪みSiによる回路／H2アニール］
この歪みシリコン層１３を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。回路素子の形成（半導体装置の製造）については後述する。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。
【実施例３】
【００８１】
図３（Ａ）〜図３（Ｄ）を参照しながら、本発明の第３の実施例に係る半導体基板（部材）の製造方法を説明する。実施例２のＳｉ１−ｘＧｅｘを形成する工程に変えて、多孔質層の孔の封止をSiGeで行う。
【００８２】
［陽極化成］
まず、図３（Ａ）に示すように、単結晶シリコン基板１１上に陽極化成により多孔質Si層１４を形成する。陽極化成は、典型的には、白金電極対を有する化成槽にフッ化水素(HF)を含む溶液を満たし、該電極対間にシリコン基板１１を配置し、該電極対間に電流を流すことによりなされ得る。この工程によって形成される多孔質Si層１４は、脆弱な構造の層であって、後の分離工程において分離層として機能する。陽極化成の条件は例えば特開平７−３０２８８９号に開示されている。
【００８３】
なお、多孔質Si層１４の内部孔表面に酸化膜等の保護膜を形成してもよい。また、化成液、あるいは電流を制御して、互いに多孔度の異なる複数の層としてもよい。例えば、表面側から第1の多孔質層、そしてその下に当該第1の多孔質層よりも多孔度の高い第２の多孔質層を形成することができる。
［SiGeでの孔封止］
次いで、多孔質Si層１４の表面孔をSi1-xGexで封止する。条件は、好ましくは次の通りである。なお、成長に先だって、後述のプリベークを行ってもよい。
・キャリアガス：Ｈ２
Ｈ２の流量は、好ましくは２５〜４５リットル／分であり、典型的には３０リットル／分である。
・第１の原料ガス：ＳｉＨ４
ＳｉＨ４の流量は、好ましくは５０〜２００ｓｃｃｍであり、典型的には１００ｓｃｃｍである。
・第２の原料ガス：２％ＧｅＨ４
２％ＧｅＨ４の流量は、好ましくは２０〜５００ｓｃｃｍであり、典型的には３００ｓｃｃｍである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には１００Ｔｏｒｒである。
・温度
温度は、好ましくは６５０〜６８０℃である。
・成長速度
成長速度は、好ましくは５〜２０ｎｍ／分である。
【００８４】
封止Ｓｉ１−ｘＧｅｘ層のGeの組成比は、原料ガスの混合比によって変えることが可能であり、X=0.1〜0.5にすることが好ましい。表面孔の存在により、この時封止層は歪みが緩和した状態にする。本工程により、歪み誘起Ｓｉ１−ｘＧｅｘ層１２が形成された。
【００８５】
孔封止に先立って、上記多孔質層表面を水素雰囲気中で熱処理（プリベーク）することも好ましい。プリベークの場合において、水素の流量は、好ましくは１５〜４５リットル/分（典型的には、40リットル/分）、温度は、好ましくは７００〜１０００℃（典型的には９５０℃）、チャンバ内圧力は、好ましくは１０〜７６０Torr（典型的には、８０Torr）である。
【００８６】
また、ＣＶＤ装置へ試料を出し入れする場合は、装置へ入れるに先だって、各工程毎に表面を希HF溶液への浸漬などにより表面に形成された自然酸化膜除去してもよい。
［Si EPI〜以降］
SiGe封止層上にシリコン層１３を形成しする工程から、仕上がりまでの工程は、実施例２と同様である。第１の基体（部材）１０’’としては、図３（Ａ）に模式的に示すような構造体となり、はり合わせ工程では、図３（Ｂ）のようになる。分離後には、図３（Ｃ）に示すように２分割され、移設工程が実施される。
【００８７】
図３（Ｄ）には、本実施例により作製された半導体基体の模式的な断面図が示されている。
【００８８】
［歪みSiによる回路／H2アニール］
この歪みシリコン層１３を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。回路素子の形成（半導体装置の製造）については後述する。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。
【実施例４】
【００８９】
図４（Ａ）〜図４（Ｆ）を参照しながら、本発明の第４の実施例に係る半導体基板（部材）の製造方法を説明する。実施例２のシリコン基板を多孔質化する代わりに、シリコン基板１１上に形成したSiGe層を多孔質化する。
【００９０】
［SiGe層のエピタキシャル成長］
図４(Ａ)に示すように、単結晶シリコン基板１１上にシリコン及びゲルマニウム（付加材料）を含む層１５（Si1-yGey層：y=0.1-0.5、例えば、y=0.3)をランプ加熱によるＣＶＤ法によりエピタキシャル成長させる。この条件は、好ましくは次の通りである。なお、成長に先だって、前述のプリベークを行ってもよい。
・キャリアガス：Ｈ２
Ｈ２の流量は、好ましくは２５〜４５リットル／分であり、典型的には３０リットル／分である。
・第１の原料ガス：ＳｉＨ４
ＳｉＨ４の流量は、好ましくは５０〜２００ｓｃｃｍであり、典型的には１００ｓｃｃｍである。
・第２の原料ガス：２％ＧｅＨ４
２％ＧｅＨ４の流量は、好ましくは２０〜５００ｓｃｃｍであり、典型的には３００ｓｃｃｍである。
・チャンバ圧力
チャンバ圧力は、好ましくは１０〜１００Ｔｏｒｒであり、典型的には１００Ｔｏｒｒである。
・温度
温度は、好ましくは６５０〜６８０℃である。
・成長速度
成長速度は、好ましくは１０〜５０ｎｍ／分である。
・Geの組成比は、原料ガスの混合比によって変えることが可能である。単結晶シリコン基板１１への成長初期は低Ge比率でエピタキシャル成長の進行とともに濃度を上昇させて最終的にX=0.1〜0.5にすることが好ましい。欠陥を導入する等により、この時最表面は歪みが緩和した状態にする。
【００９１】
［SiGe陽極化成］
図４（Ａ）に示す工程に次いで、図４（Ｂ）に示す工程（陽極化成工程）では、Si1-yGey層１５に陽極化成により多孔質層１６を形成する。陽極化成は、典型的には、白金電極対を有する化成槽にフッ化水素(HF)を含む溶液を満たし、該電極対間にSi1-yGey層１５を有するシリコン基板１１を配置し、該電極対間に電流を流すことによりなされ得る。この工程によって形成される多孔質層１６は、脆弱な構造の層であって、後の分離工程において分離層として機能する。
【００９２】
なお、多孔質層の内部孔表面に酸化膜等の保護膜を形成してもよい。SiGeの酸化は表面にSiO2が形成され、Geは内部に押し出されることになるが、内部孔表面に酸化膜は形成されることになる。また、化成液、あるいは電流を制御して、互いに多孔度の異なる複数の層としてもよい。例えば、Si1-yGey層１５表面側から第1の多孔質層、そしてその下に当該第1の多孔質層よりも多孔度の高い第２の多孔質層を形成することができる。多孔質層１６は、Si1-yGey層１５より深くシリコン基板１１に達してもよい（図面では、多孔質層１６は、Si1-yGey層１５より薄い状況を示している）。
【００９３】
陽極化成による多孔質形成は一種の電解エッチングであるので、欠陥を選択的にエッチングしやすい。よって、Si1-yGey層１５を形成する際に導入された欠陥は、多孔質形成後の残った単結晶部分に残存しにくく、結果として結晶性が回復することになる。
【００９４】
［SiGe+Si EPI〜以降］
多孔質層１６上にシリコンとゲルマニウム（付加材料）とを含む歪み誘起層(Ｓｉ１−ｘＧｅｘ層)１２を形成しする工程から、仕上がりまでの工程は、実施例２と同様である。第１の基体（部材）１０’’’としては、図４（Ｃ）に模式的に示すような構造体となり、はり合わせ工程では、図４（Ｄ）のようになる。分離後には、図４（Ｅ）に示すように２分割され、移設工程が実施される。
図４（Ｆ）には、本実施例により作製された半導体基体の模式的な断面図が示されている。
【００９５】
［歪みSiによる回路／H2アニール］
この歪みシリコン層１３を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。回路素子の形成（半導体装置の製造）については後述する。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。
【実施例５】
【００９６】
図５（Ａ）〜図５（Ｆ）を参照しながら、本発明の第５の実施例に係る半導体基板（部材）の製造方法を説明する。実施例４の多孔質SiGeの表面がすでに格子緩和している場合には、さらにSiGeを形成しなくてもその上に歪みシリコン層１３を形成することができる。
【００９７】
他の工程は、実施例４と同様である。第５Aには、SiGe層のEPI工程、第５（Ｂ）には陽極化成工程の模式的断面図が描かれている。
【００９８】
第１の基体（部材）１０’’’’としては、図５（Ｃ）に模式的に示すような構造体となり、はり合わせ工程では、図５（Ｄ）のようになる。分離後には、図５（Ｅ）に示すように２分割され、移設工程が実施される。
図５（Ｆ）には、本実施例により作製された半導体基体の模式的な断面図が示されている。
【００９９】
［歪みSiによる回路／H2アニール］
この歪みシリコン層１３を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。回路素子の形成（半導体装置の製造）については後述する。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。
【実施例６】
【０１００】
図６（Ａ）〜図６（Ｅ）を参照しながら、本発明の第６の実施例に係る半導体基板（部材）の製造方法を説明する。
【０１０１】
実施例４および実施例５の第２の材料からなる半導体基板として、シリコンに代えてゲルマニウムをはじめとするシリコンよりも格子定数の大きい材料の基板を用いる。ゲルマニウムの他には、IV族の混晶であるSiGeやGaAs等の化合物半導体がある。SiGeのバルク結晶に関しては、東北大学、金属材料研究所では、平成１４年度 科学研究費補助金 基盤研究（Ｓ）新規課題の概要として、
1072339628546_0.pdf
に、単結晶バルクSiGe結晶の成長を報告している。
【０１０２】
SiGeあるいはGeの基板２１に多孔質層２６を形成する（図６（Ａ））。もともとバルクの結晶なので格子は基板に倣った状態にある。その上に歪みSi１３を成長させる（図６（Ｂ））。第２の基体（部材）３０とはり合わせた（図６（Ｃ））後に多孔質層２４で分離する（図６（Ｄ））。その後は、上記実施例と同様に、分離層を除去し、第２の基体（部材）３０上に歪みSi１３がある歪み半導体基体が作製できた（図６（Ｅ））。
【０１０３】
多孔質層２４を形成する前にSiとの格子定数差を縮めるためにSi1-xGexを形成してもよい。
【０１０４】
［歪みSiによる回路／H2アニール］
この歪みシリコン層１３を利用して回路素子を形成することにより、高速かつ低消費電力のデバイスを得ることができる。回路素子の形成（半導体装置の製造）については後述する。なお、必要に応じて表面を研磨あるいは水素アニールにより平坦化しても良い。
【０１０５】
以上説明した各実施例においては、半導体単結晶の格子定数よりも大きい格子定数の材料を歪み誘起層として用い、歪み半導体層を形成する例について説明したが、半導体単結晶の格子定数よりも小さい格子定数の材料を歪み誘起層として用い、歪み半導体層を形成する場合にも適用できる。例えば、シリコン単結晶の格子定数よりも小さい、シリコンの歪み半導体層を作製する場合、歪み誘起層として、ＳｉＣ、ダイヤモンド等を用いる。
【０１０６】
また、以上説明した各実施例においては、第２の基体としてのシリコン基板に直接シリコンの歪み半導体層を形成しているが、多結晶シリコン（微結晶シリコンを含む）や非晶質シリコンの層等の非単結晶層を歪み半導体層上又は第２の基体上に形成して貼り合わせ、シリコン基板上に多結晶シリコン層や非晶質シリコン層（貼り合わせ後に結合強化のための加熱処理をする場合には多結晶化する）を介在させて歪み半導体層を設けてもよく、本願発明の半導体基体の作製方法にこのような形態も含まれる。そして、このようにシリコン基板上に多結晶シリコン層等が形成されたものも、本願発明の半導体基体の「半導体基板」として含まれる。また、半導体基板は必ずしも単結晶基板でなくてもよく、多結晶基板を用いてもよい。
【０１０７】
また第２の基体となる半導体基板は高濃度不純物層が表面に形成されていたり、それ自体が高濃度不純物を含む基板であってもよく、例えば、第２の基体となる半導体基板をＰ＋基板、Ｐ＋層を有する基板とし、歪み半導体層をＰ−層として貼りあわせることで、Ｐ−／Ｐ＋基板を作製することができる。
【０１０８】
＜半導体装置の例＞
次いで、上記各実施例で説明した基板の製造方法により製造され得る半導体基板を利用した半導体装置（デバイス）及びその製造方法について図７（Ａ）〜図７（Ｄ）を参照しながら説明する。
【０１０９】
まず、第１〜第５の実施例として例示的に説明した半導体基板（部材）の製造方法を適用して半導体基板を製造する。この半導体基板は、前述のように、シリコン基板上に歪みSi層を有する。以降、歪みSi基板と記述する。このような歪みSi基板は、通常のSi基板に比べて、より高速のデバイスが得られることになる。これは、歪みを有しないSi層に対する歪みSi層の優位性による。
【０１１０】
図７（Ａ）に示す工程では、まず、準備した歪みＳｉ基板に、トランジスタ（ここでは絶縁ゲート型電界効果トランジスタとなるＭＯＳトランジスタ）を形成すべき活性領域１１０３’及び素子分離領域１０５４を形成する。具体的には、例えば、歪みSi層１１０５を島状にパタニングする方法、ＬＯＣＯＳ酸化法、トレンチ法等により、活性領域１１０３’及び素子分離領域１０５４を形成することができる。
【０１１１】
次いで、歪みSi層１１０５の表面にゲート絶縁膜１０５６を形成する。ゲート絶縁膜１０５６の材料としては、例えば、酸化シリコン、窒化シリコン、酸化窒化シリコン、酸化アルミニウム、酸化タンタル、酸化ハフニウム、酸化チタン、酸化スカンジウム、酸化イットリウム、酸化ガドリニウム、酸化ランタン、酸化ジルコニウム、及びこれらの混合物ガラス等が好適である。ゲート酸化膜１０５６は、例えば、歪みSi層１１０５の表面を酸化させたり、歪みSi層１１０５上にＣＶＤ法又はＰＶＤ法により絶縁物質を堆積させたりすることにより形成され得る。
【０１１２】
次いで、ゲート絶縁膜１０５６上にゲート電極１０５５を形成する。ゲート電極１０５５は、例えば、Ｐ型又はＮ型不純物がドープされた多結晶シリコンや、タングステン、モリブデン、チタン、タンタル、アルミニウム、銅などの金属又はこれらの少なくとも１種を含む合金や、モリブデンシリサイド、タングステンシリサイド、コバルトシリサイドなどの金属珪化物や、チタンナイトライド、タングステンナイトライド、タンタルナイトライドなどの金属窒化物などで構成され得る。ゲート絶縁膜１０５６は、例えばポリサイドゲートのように、互いに異なる材料からなる複数の層を積層して形成されてもよい。ゲート電極１０５６は、例えば、サリサイド（セルフアラインシリサイド）と呼ばれる方法で形成されてもよいし、ダマシンゲートプロセスと呼ばれる方法で形成されてもよいし、他の方法で形成されてもよい。以上の工程により図７（Ａ）に示す構造体が得られる。
【０１１３】
次いで、図７（Ｂ）に示す工程では、まず、燐、砒素、アンチモンなどのＮ型不純物又はボロンなどのＰ型不純物を活性領域１１０３’に導入することにより、比較的低濃度のソース、ドレイン領域１０５８を形成する。不純物は、例えば、イオン打ち込み及び熱処理などにより導入することができる。
【０１１４】
次いで、ゲート電極１０５５を覆うように絶縁膜を形成した後に、これをエッチバックすることにより、ゲート電極１０５５の側部にサイドウォール１０５９を形成する。
【０１１５】
次いで、再び上記と同一の導電型の不純物を活性領域１１０３’に導入し、比較的高濃度のソース、ドレイン領域１０５７を形成する。以上の工程により図７（Ｂ）に示す構造体が得られる。
【０１１６】
次いで、図７（Ｃ）に示す工程では、ゲート電極１０５５の上面並びにソース及びドレイン領域１０５７の上面に金属珪化物層１０６０を形成する。金属珪化物層６０の材料としては、例えば、ニッケルシリサイド、チタンシリサイド、コバルトシリサイド、モリブデンシリサイド、タングステンシリサイドなどが好適である。これらの珪化物は、ゲート電極１０５５の上面並びにソース及びドレイン領域１０５７の上面を覆うように金属を堆積させて、その後、熱処理を施すことによって、該金属とその下部のシリコンとを反応させた後に、該金属のうち未反応部分を硫酸などのエッチャントで除去することによって形成することができる。ここで、必要に応じて、珪化物層の表面を窒化させてもよい。以上の工程により図７（Ｃ）に示す構造体が得られる。
【０１１７】
次いで、図７（Ｄ）に示す工程では、まず、シリサイド化したゲート電極の上面並びにソース及びドレイン領域の上面を覆うように絶縁膜１０６１を形成する。絶縁膜１０６１の材料としては、燐及び／又はボロンを含む酸化シリコンなどが好適である。
次いで、必要に応じて、ＣＭＰ法により絶縁膜１０６１にコンタクトホールを形成する。ＫｒＦエキシマレーザ、ＡｒＦエキシマレーザ、Ｆ２エキシマレーザ、電子ビーム、Ｘ線等を利用したフォトリソグラフィー技術を適用すると、一辺が０．２５ミクロン未満の矩形のコンタクトホール、又は、直径が０．２５ミクロン未満の円形のコンタクトホールを形成することができる。
【０１１８】
次いで、コンタクトホール内に導電体を充填する。導電体の充填方法としては、必要に応じてバリアメタル１０６２となる高融点金属やその窒化物の膜をコンタクトホールの内壁に形成した後に、タングステン合金、アルミニウム、アルミニウム合金、銅、銅合金などの導電体１０６３を、ＣＶＤ法、ＰＶＤ法、めっき法などを利用して堆積させる方法が好適である。ここで、絶縁膜１０６１の上面よりも高く堆積した導電体をエッチバック法やＣＭＰ法により除去してもよい。また、導電体の充填に先立って、コンタクトホールの底部に露出したソース及びドレイン領域の珪化物層の表面を窒化させてもよい。以上の工程により歪みSi層にＦＥＴ等のトランジスタを作り込むことができ、図７（Ｄ）に示す構造のトランジスタを有する半導体装置が得られる。
【０１１９】
CMOS構成のトランジスタを作製する際には、歪みSi基板としてp-typeを用いて、p-MOS領域にはn-Wellを形成しておく。
【０１２０】
なお、図７（Ａ）〜図７（Ｄ）では、１つのトランジスタの領域のみが示されているが、所望の機能を達成する半導体装置を得るために、歪みSi基板上に多数のトランジスタその他の回路素子を形成し、これらに配線を形成し得ることは言うまでもない。
【産業上の利用可能性】
【０１２１】
本発明は歪み半導体層に絶縁ゲート型トランジスタ等の回路素子を形成するための半導体基体とその作製方法やかかる回路素子が形成された半導体装置に用いられる。
【図面の簡単な説明】
【０１２２】
【図１】（Ａ）は本発明の第１の実施例の第1の基体の積層構造を示す図、（Ｂ）は本発明の第１の実施例の貼り合わせ工程を示す図、（Ｃ）は本発明の第１の実施例の除去工程を示す図である。
【図２】（Ａ）は第２の実施例の第1の基体の積層構造を示す図、（Ｂ）は第２の実施例の貼り合わせ工程を示す図、（Ｃ）は第２の実施例の分離工程を示す図、（Ｄ）は第２の実施例の除去工程を示す図である。
【図３】（Ａ）は第３の実施例の第1の基体の積層構造を示す図、（Ｂ）は第３の実施例の貼り合わせ工程を示す図、（Ｃ）は第３の実施例の分離工程を示す図、（Ｄ）は第３の実施例の除去工程を示す図である。
【図４】（Ａ）は第４の実施例の成長工程を示す図、（Ｂ）は第４の実施例の陽極化成工程を示す図、（Ｃ）は第４の実施例の第1の基体の積層構造を示す図、（Ｄ）は第４の実施例の貼り合わせ工程を示す図、（Ｅ）は第４の実施例の分離工程を示す図、（Ｆ）は第４の実施例の除去工程を示す図である。
【図５】（Ａ）は第５の実施例の成長工程を示す図、（Ｂ）は第５の実施例の陽極化成工程を示す図、（Ｃ）は第５の実施例の第1の基体の積層構造を示す図、（Ｄ）は第５の実施例の貼り合わせ工程を示す図、（Ｅ）は第５の実施例の分離工程を示す図、（Ｆ）は第５の実施例の除去工程を示す図である。
【図６】（Ａ）は第６の実施例の陽極化成工程を示す図、（Ｂ）は第６の実施例の第1の基体の積層構造を示す図、（Ｃ）は第６の実施例の貼り合わせ工程を示す図、（Ｄ）は第６の実施例の分離工程を示す図、（Ｅ）は第６の実施例の除去工程を示す図である。
【図７】（Ａ）乃至（Ｄ）は半導体装置及びその製造方法を示す図である。
【図８】ゲルマニウムを含む層(Si1-xGex層)を多孔質表層の孔封止材料として形成した様子を示す概略的断面図である。
【符号の説明】
【０１２３】
１０  第１の基体（部材）
１１  シリコン基板
１２  歪み誘起層（Si1-xGex層）
１３  歪みシリコン層
１４  多孔質Si層
１５  Si1-yGey層
１６  多孔質層
２１  SiGeあるいはGeの基板
２６  多孔質層
３０  第２の基体（部材）
【図１】
2005191457.tif 000003
【図２】
2005191457.tif 000004
【図３】
2005191457.tif 000005
【図４】
2005191457.tif 000006
【図５】
2005191457.tif 000007
【図６】
2005191457.tif 000008
【図７】
2005191457.tif 000009
【図８】
2005191457.tif 000010