(57)【要約】【課題】  マルチチップＣＩＳにおいて、各チップの第一画素目のビデオ信号出力時間を延長することを可能とする制御法。チップ間段差の低減。【解決手段】  ＣＩＳクロック生成するための基本クロック。レジスタ手段。【選択図】        図１
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【特許請求の範囲】
【請求項１】
画像を読み取り時系列的に画像信号を出力するマルチチップの光電変換センサ（ＣＩＳ：Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｅｒ）を用いた装置において、ＣＩＳから出力されるアナログ信号をＡ／Ｄ変換する手段、ＣＩＳへのクロック出力手段と、該クロック生成のためのクロック入力手段、該クロック制御のためのレジスタ手段を持ち、該レジスタ手段に従い１ライン中のＣＩＳクロック出力タイミングを変化させ出力することを特徴とする光電変換装置。
【請求項２】
請求項１において、ＣＩＳへの電源供給後、ＣＩＳが安定出力するまでの間、消費電力低減のため、前記ＣＩＳへのクロック出力手段制御のためのレジスタ手段に従い、ＣＩＳへのクロック周波数を低周波数に変化させることを特徴とする光電変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は光電変換装置に関し、例えば、ファクシミリ、イメージスキャナ、ディジタル複写機、あるいはＸ線撮像装置等の画像読み取りを行う光電変換装置に関するものである。
【背景技術】
【０００２】
従来、ファクシミリ、イメージスキャナ、ディジタル複写機において、等倍系の密着型イメージセンサ（ＣＩＳ：Ｃｏｎｔａｃｔ  Ｉｍａｇｅ  Ｓｅｎｓｅｒ）が使用されてきた。この複数のセンサチップを連結したマルチチップＣＩＳにおいて、出力であるアナログ信号は、機器本体側からの、クロック供給を受け、これに同期するような形で出力される。このアナログ信号は、各チップアナログ出力信号出力を時分割で、切り替え、アンプを通して出力している。この結果、同一チップ内での出力に加え、チップ切り替えのための時間が必要であり、チップの１画素目の出力は、図３−ａの様に遅れて出力される（例えば、特許文献１参照）。
【０００３】
また従来、このチップ切り替え時間が問題となるような周波数でのＣＩＳ駆動は行なわれていなかった。
【特許文献１】特開平１０−１９１１７３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、ＣＩＳの高速化、受光部の微細化が進み、前記従来の制御方式では、出力するチップを切り替える時間がアナログ信号出力時間に対し、相対的に大きくなり、安定したアナログ信号出力時間が短くなる。この様子を図３−ｂに示す。この結果、ＣＩＳのアナログ信号を受けるＡ／Ｄ変換器の入力において、特に両者間の距離がある場合には、該アナログ信号が乱れ、安定することなく、次の画素信号が出力されてしまうという欠点が生じる。本発明は上記課題に鑑みてなされたもので、前記ＣＩＳのチップ間におけるアナログ信号の出力時間を延長する制御法を提供する事を目的とする。
【課題を解決するための手段】
【０００５】
本発明は上記の問題を解決するための手段として、本発明の請求項１記載の発明は、前記ＣＩＳに入力するクロックを出力する手段と、該クロックの出力タイミングを変化させるためのレジスタ手段、また、この各チップの画素数を設定するレジスタ手段を持ち、この手段に従いマルチチップＣＩＳ駆動のクロックを変化させることを特徴とする。
【０００６】
請求項２記載の発明は請求項１において、ＣＩＳの出力が安定するまでの間、レジスタ手段の設定値に従い、ＣＩＳへのクロック周波数を、動作時よりも低周波数とし、駆動することを特徴とする。
【発明の効果】
【０００７】
以上説明したように、請求項１記載の各画素のクロック周期を、レジスタ手段に設定された値に従い変化させ、ＣＩＳ各チップ切り替え時に生じるアナログ信号出力の遅れを、吸収することができる。また、ＣＩＳ各チップ第一画素のアナログ信号出力時間を延長、同信号、安定までの時間を確保することができる。
【０００８】
請求項２のように、待機時において、ＣＩＳへのクロックを動作時より低周波数に変更することにより、ＣＩＳの低待機消費電力化が可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明の実施例を図面に基づいて説明する。
【実施例】
【００１０】
本発明の実施例は、マルチチップで構成されるＣＩＳセンサに入力するクロックを、レジスタ手段に設定された値に従い制御する。
【００１１】
以下本発明の実施例の図面を参照し、説明する。
【００１２】
図１は、本発明の第一の実施例によるＣＩＳ制御法のフローチャートである。
【００１３】
図２−ａ，ｂは、本発明の第一の実施例によるＣＩＳ制御法によるチップ間のアナログ信号出力の一例を示す。２ａ１は本発明実施例のＣＩＳへ供給するクロックを示す。２ａ２は２ａ１のクロック信号により出力されるＣＩＳ  ｖｉｄｅｏ信号。２ａ３は基本周期のクロックで駆動される画素を、２ａ４はクロック周期を変更した画素を、また、２ａ４はＣＩＳのチップの先頭画素を示す。２ｂ１はＣＩＳのクロックを生成するためのクロック。２ｂ２は本実施例の基本周期のクロック。２ｂ３は本実施例、周期変更画素時のクロック。２ｂ４は本実施例、ＣＩＳチップ先頭画素時のクロックを示す。
【００１４】
図２−ｃは本実施例、ＣＩＳクロック制御のためのレジスタを示す。
【００１５】
図３−ａ，ｂは従来の技術にて、ＣＩＳクロック高速化を行った場合の例である。３ａ１はＣＩＳへ出力するクロック。３ａ２は３ａ１入力時の、ＣＩＳから出力されるＣＩＳチップ間のｖｉｄｅｏ信号（チップ最終画素とチップ先頭画素。）。３ｂ１は高速化を行ったＣＩＳへのクロック。３ｂ２は３ｂ１のクロック入力時の、ＣＩＳチップ間のｖｉｄｅｏ信号（チップ最終画素とチップ先頭画素。）。
【００１６】
図１において、Ｓ１０１にて待機時、図２−ｃのＲＥＧ７に従い、ＣＩＳへのクロック出力を、Ｓ１０２にて、図２−ｂの２ｂ１のクロックの１／３２の周波数に設定する。動作時であれば、Ｓ１０３にて、図２−ｃのＲＥＧ５に従い、前記クロックを図２−ｂの２ｂ１のクロックの１／１６とし、図２−ｂの２ｂ２に設定する。Ｓ１０４にて、無効画素であれば、Ｓ１０３にて設定したＣＩＳクロック周波数を出力する。無効画素でなければ、Ｓ１０５にて、チップ内の周期変更画素かを判断する。周期変更画素であれば、Ｓ１０６にて、図２−ｂの２ｂ１のクロックの１／１４の周期に設定、同図２ｂ３のクロックに設定する。なお、周期変更画素数は図２−ｃのＲＥＧ８にて設定しており、本実施例ではＣＩＳの１チップの最後の画素からの画素数を設定値とする。すなわち、ＲＥＧ８には“２”設定のため、ＣＩＳ１チップ内最後の画素とその一つ前の画素、２画素を周期変更画素としている。ここで、１画素につき図２−ｂ、２ｂ１のクロック２周期分、本実施例の様に２画素であれば４周期分短縮される。
【００１７】
Ｓ１０７にて、チップ先頭画素時、図２−ｂの２ｂ４のようにクロックの周期をＳ１０８で変更する。ここで、周期変更はＳ１０６にて変更した総周期分（前記のように、本実施例では４周期分。）を加え、各チップの１画素目の周期を変更する。これらの様子を図２−ａに示す。また、前記１画素目のクロックを図２ｂの２ｂ４に示す。チップ先頭画素でない場合には、Ｓ１０９にて、クロックを基本周期に設定する。Ｓ１１０にて、有効画素が終了していなければ、Ｓ１０５に戻る。有効画素終了であれば、Ｓ１１１にて、１ライン終了まで、Ｓ１０９にて設定した基本周期のクロックをＣＩＳへ出力する。１ライン終了後、Ｓ１１２；読み取り終了でなければ、Ｓ１０１へ戻る。読み取り終了であれば、Ｓ１１３にて、レジスタ手段の設定値により、ＣＩＳクロックの周期を、待機時の周期に設定する。
【００１８】
なお、本発明の実施形態では、光電変換装置としての例をあげたが、他の機器（ファクシミリ、リーダ、複写機等）における読み取り部においても、同様の手段により、効果が得られる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第一の実施例によるＣＩＳ制御法のフローチャート
【図２−ａ】本発明の第一の実施例によるＣＩＳ制御法によるチップ間のアナログ信号出力を示す図
【図２−ｂ】本発明の第一の実施例によるＣＩＳ制御法によるクロック波形を示す図
【図２−ｃ】本発明の第一の実施例によるＣＩＳ制御法によるレジスタ手段と設定値を示す図
【図３−ａ】従来ＣＩＳ制御方式によるチップ間のアナログ信号出力とクロックを示す図
【図３−ｂ】従来ＣＩＳ制御方式により、クロックを高速化した場合のチップ間のアナログ信号出力とクロックを示す図
【図３−ｃ】ＣＩＳタイミングチャートの一例を示す図
【符号の説明】
【００２０】
２ａ１  本発明によるＣＩＳクロック
２ａ２  本発明により出力されるＣＩＳアナログ波形
２ｂ１  ＣＩＳクロック生成のためのクロック
２ｂ２  ＣＩＳ基本周期クロック
２ｂ３  ＣＩＳ周期変更クロック
２ｂ４  ＣＩＳチップ先頭画素クロック
３ａ１  従来例によるＣＩＳクロック
３ａ２  従来例によるＣＩＳアナログ出力波形
３ｂ１  従来例にてＣＩＳ高速駆動時のクロック
３ｂ２  従来例にてＣＩＳ高速駆動時のアナログ波形
３ｃ１  ＣＩＳサンプリング信号
３ｃ２  ＣＩＳクロック信号
３ｃ３  ＣＩＳアナログ信号
【図１】
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【図２−ａ】
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【図２−ｂ】
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【図２−ｃ】
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【図３−ａ】
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【図３−ｂ】
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【図３−ｃ】
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