(57)【要約】【課題】  画像データ供給線とサンプリングパルスを供給するための配線間で発生する浮遊容量を減少させる。【解決手段】  データ線駆動回路２００は、Ｘ転送開始パルスＤＹをＸクロックＸＣＫに従って、順次シフトしてサンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎを生成する。これらのサンプリングパルスは、画像データ供給線Ｌ１〜Ｌ９と交差する各配線を介して第１ラッチ２２０に供給される。第１ラッチ２２０は、サンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎに基づいて、画像データＤＲ、ＤＧ、ＤＢをラッチする。したがって、反転したサンプリングパルスを第１ラッチ２２０に供給する必要がないので、配線数をへらすことができ、浮遊容量を減らすことができる。【選択図】      図２
2005346118.tif 000002
【特許請求の範囲】
【請求項１】
パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、
前記各スイッチング部の他方の信号端子に各々接続される複数の第１ラッチ部と、
前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、
を少なくとも備え、
前記複数のスイッチング部の各々は、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのいずれか一方により構成され、
前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第１ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、
前記各制御パルスのＬレベル及びＨレベルからなる電圧レベルは、前記各ビットデータのＬレベル及びＨレベルからなる電圧レベルと同一であることを特徴とする駆動回路。
【請求項２】
前記制御パルスはＨレベルにおいてアクティブになり、前記スイッチング部はＮチャンネルトランジスタで構成されることを特徴とする請求項１に記載の駆動回路。
【請求項３】
前記第１ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をＨレベルとするリセット回路を有することを特徴とする請求項２に記載の駆動回路。
【請求項４】
前記第１ラッチ部は、
前記Ｎチャンネルトランジスタのソースと接続される一方の入力端子と、Ｈレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するノア回路と、
前記ノア回路の出力端子と入力端子が接続され、前記ノア回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＨレベルの期間にあっては出力をハイインピーダンス状態にし、Ｌレベルの期間にあっては出力端子をローインピーダンス状態にするインバータと
を備えることを特徴とする請求項２に記載の駆動回路。
【請求項５】
前記制御パルスはＬレベルにおいてアクティブになり、前記スイッチング部はＰチャンネルトランジスタで構成されることを特徴とする請求項１に記載の駆動回路。
【請求項６】
前記第１ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をＬレベルとするリセット回路を有することを特徴とする請求項５に記載の駆動回路。
【請求項７】
前記第１ラッチ部は、
前記Ｐチャンネルトランジスタのソースと接続される一方の入力端子と、Ｌレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するナンド回路と、
前記ナンド回路の出力端子と入力端子が接続され、前記ナンド回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＬレベルの期間にあっては出力をハイインピーダンス状態にし、Ｈレベルの期間にあっては出力端子をローインピーダンス状態にするインバータと
を備えることを特徴とする請求項５に記載の駆動回路。
【請求項８】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学装置において、
パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、
前記各スイッチング部の他方の信号端子に各々接続される複数の第１ラッチ部と、
前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、
を少なくとも備え、
前記複数のスイッチング部の各々は、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのいずれか一方により構成され、
前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第１ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、
前記各制御パルスのＬレベル及びＨレベルからなる電圧レベルは、前記各ビットデータのＬレベル及びＨレベルからなる電圧レベルと同一であることを特徴とする電気光学装置。
【請求項９】
請求項６に記載した電気光学装置を備えたことを特徴とする電子機器。
【請求項１０】
パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、
前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、
前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、
前記各スイッチング部の他方の信号端子に各々接続される複数の第１ラッチ部と、
前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、
を少なくとも備え、
前記複数のスイッチング部の各々は、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのいずれか一方により構成され、
リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をＨレベルもしくはＬレベルとした後に、前記各制御パルスに基づいて、前記複数のスイッチング部はオフ状態からオン状態が制御され、前記複数の第１ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチする駆動回路の駆動方法。
【請求項１１】
前記各制御パルスのＬレベル及びＨレベルからなる電圧レベルは、前記各ビットデータのＬレベル及びＨレベルからなる電圧レベルと同一であることを特徴とする請求項８に記載の駆動回路の駆動方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気光学パネルを駆動するのに好適な駆動回路、その駆動方法、この駆動回路を用いた電気光学装置および電子機器に関する。
【背景技術】
【０００２】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路などから構成されている。
【０００３】
走査線駆動回路は、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力するものである。一方、データ線駆動回路は、供給される画像信号がデジタル信号かアナログ信号かによって回路構成が異なる。
【０００４】
例えば、画像信号が３ビットパラレル形式の画像データとして供給されるものとすれば、データ線駆動回路は、一般に図１４に示すものとなる。図に示すように従来のデータ線駆動回路は、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリングパルスＳＲ１、ＳＲ１Ｂ、ＳＲ２、ＳＲ２Ｂ、…ＳＲｎ、ＳＲｎＢとして順次出力するＸシフトレジスタ１０と、パラレル形式の画像データを構成する各ビットデータが供給される３本の画像データ供給線Ｌ１〜Ｌ３と、各サンプリングパルスＳＲ１、ＳＲ１Ｂ、ＳＲ２、ＳＲ２Ｂ、…ＳＲｎ、ＳＲｎＢに基づいて画像データをラッチする第１ラッチ２０と、水平走査周期のラッチパルスを用いて第１ラッチの各出力データをラッチする第２ラッチ３０と、第２ラッチの各出力データをデジタル信号からアナログ信号に変換し、各データ線信号を出力するＤ／Ａコンバータ４０から構成される。なお、各符号に付した「Ｂ」は、反転した信号を示すものとする。例えば、反転サンプリングパルスＳＲ１ＢはサンプリングパルスＳＲ１を反転した信号である。
【０００５】
ここで、第１ラッチ２０は、各サンプリングパルスＳＲ１、ＳＲ２、…ＳＲｎに対応したラッチユニットを各々備えて構成される。図１５はサンプリングパルスＳＲ１、ＳＲ１Ｂに対応するラッチユニットを示す回路図である。この図に示すようにラッチユニットは、インバータ１１Ａ〜１１Ｃ、１２Ａ〜１２Ｃおよびアナログスイッチ１３Ａ〜１３Ｃから構成される。インバータ１１Ａ、１２Ａ、インバータ１１Ｂ、１２Ｂ、およびインバータ１１Ｃ、１２Ｃは、各々ラッチ回路を構成しており、各アナログスイッチ１３Ａ〜１３Ｃがオン状態の時にそれらから出力されるデータをラッチする。
【０００６】
また、各アナログスイッチ１３Ａ〜１３Ｃは、図１６に示すようにＮチャンネルトランジスタ１４とＰチャンネルトランジスタ１５から構成されており、Ｎチャンネルトランジスタ１４のゲートにサンプリングパルスＳＲ１が供給され、Ｐチャンネルトランジスタ１５のゲートにサンプリングパルスＳＲ１Ｂが供給されるようになっている。
【０００７】
すなわち、従来のデータ線駆動回路においては、Ｘシフトレジスタ１０から出力されるサンプリングパルスＳＲｊおよびＳＲｊＢ（ｊ＝１、２、…ｎ）を、各２本の配線を介してラッチユニットに供給し、そこで第１回目のラッチを行うようにしていた。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
ところで、上述したデータ線駆動回路では、１対のサンプリングパルスＳＲｊおよびＳＲｊＢをＸシフトレジスタ１０から第１ラッチ２０へ供給するために２本の配線を要していた。これらの配線は各画像データ供給線Ｌ１〜Ｌ３と交差していたので、それらの交差領域において浮遊容量が発生していた。
【０００９】
この浮遊容量に起因して以下の問題があった。
【００１０】
まず、１つの交差領域における浮遊容量をＣｂで表すものとすれば、画像データ供給線Ｌ１〜Ｌ３の各等価回路は、図１７に示す分布定数回路で表すことができる。すなわち、画像データ供給線Ｌ１〜Ｌ３は梯子型のローパスフィルタを等価的に構成しているといえる。このため、画像データ供給線Ｌ１〜Ｌ３の右端から取り出される画像データは、左端から取り出される画像データと比較して遅延時間が大きくなる。したがって、画像データ供給線Ｌ１〜Ｌ３の左端から取り出される画像データとサンプリングパルスＳＲｊおよびＳＲｊＢのタイミングがずれていまい、正常に画像データをラッチできないという問題があった。
【００１１】
また、浮遊容量によって高域周波数領域での負荷が重くなるため、そのような重負荷であっても画像データ供給線Ｌ１〜Ｌ３を駆動できる回路を用いる必要がある。このことは、当該回路の消費電流を増大させることにもなる。
【００１２】
特に、高精細な画像を表示する液晶装置では、ドットクロック周波数が高くなるため、画像データの遅延および消費電力の増大は大きな問題となる。
【００１３】
次に、Ｘシフトレジスタ１０について以下の問題があった。上述したようにＸシフトレジスタ１０は、１対のサンプリングパルスＳＲｊおよびＳＲｊＢを順次生成するが、それらの生成回路は一般に図１８に示す５個のインバータから構成される。したがって、Ｘシフトレジスタ１０は、サンプリングパルスＳＲ１、ＳＲ１Ｂ、ＳＲ２、ＳＲ２Ｂ、…ＳＲｎ、ＳＲｎＢを生成するために５ｎ個のインバータを備える必要がある。例えば、ＳＸＧＡ（1280×1024ドット）の液晶装置では、６４００個のインバータを生成回路としてＸシフトレジスタ１０に内蔵する必要がある。したがって、素子数が膨大となり、歩留まりが悪化するとともに消費電力の増大を招くといった問題があった。
【００１４】
本発明は上述した事情に鑑みてなされたものであり、第１の目的は、画像データ供給線とサンプリングパルスを供給するための配線間で発生する浮遊容量を減少させることにある。また、第２の目的は、素子数を減少させることにある。
【課題を解決するための手段】
【００１５】
上記目的を達成するため、本発明の駆動回路は、パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、前記各スイッチング部の他方の信号端子に各々接続される複数の第１ラッチ部と、前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、を少なくとも備え、前記複数のスイッチング部の各々は、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのいずれか一方により構成され、前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第１ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、前記各制御パルスのＬレベル及びＨレベルからなる電圧レベルは、前記各ビットデータのＬレベル及びＨレベルからなる電圧レベルと同一であることを特徴とする。
【００１６】
また、本発明の駆動回路は、上述した駆動回路において、前記制御パルスはＨレベルにおいてアクティブになり、前記スイッチング部はＮチャンネルトランジスタで構成されることを特徴とする。
【００１７】
また、本発明の駆動回路は、上述した駆動回路において、前記第１ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をＨレベルとするリセット回路を有することを特徴とする。
【００１８】
また、本発明の駆動回路は、上述した駆動回路において、前記第１ラッチ部は、前記Ｎチャンネルトランジスタのソースと接続される一方の入力端子と、Ｈレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するノア回路と、前記ノア回路の出力端子と入力端子が接続され、前記ノア回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＨレベルの期間にあっては出力をハイインピーダンス状態にし、Ｌレベルの期間にあっては出力端子をローインピーダンス状態にするインバータとを備えることを特徴とする。
【００１９】
また、本発明の駆動回路は、上述した駆動回路において、前記制御パルスはＬレベルにおいてアクティブになり、前記スイッチング部はＰチャンネルトランジスタで構成されることを特徴とする。
【００２０】
また、本発明の駆動回路は、上述した駆動回路において、前記第１ラッチ部は、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をＬレベルとするリセット回路を有することを特徴とする。
【００２１】
また、本発明の駆動回路は、上述した駆動回路において、前記第１ラッチ部は、前記Ｐチャンネルトランジスタのソースと接続される一方の入力端子と、Ｌレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するナンド回路と、前記ナンド回路の出力端子と入力端子が接続され、前記ナンド回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＬレベルの期間にあっては出力をハイインピーダンス状態にし、Ｈレベルの期間にあっては出力端子をローインピーダンス状態にするインバータとを備えることを特徴とする。
【００２２】
上記目的を達成するため、本発明の電気光学装置は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応して配置されたスイッチング素子と、前記スイッチング素子に対応してマトリックス状に配置された画素電極とを有する電気光学装置において、パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、前記各スイッチング部の他方の信号端子に各々接続される複数の第１ラッチ部と、前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、を少なくとも備え、前記複数のスイッチング部の各々は、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのいずれか一方により構成され、前記複数のスイッチング部は前記各制御パルスに基づいてオン・オフが制御され、かつ、前記複数の第１ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチし、前記各制御パルスのＬレベル及びＨレベルからなる電圧レベルは、前記各ビットデータのＬレベル及びＨレベルからなる電圧レベルと同一であることを特徴とする。
【００２３】
上記目的を達成するため、本発明の駆動回路の駆動方法は、パラレル形式の画像データを構成する各ビットデータが、各々供給される複数の画像データ供給線と、前記画像データのサンプリング周期に同期するとともに、各制御パルスを順次生成し、各出力端子から各々出力する制御パルス生成部と、前記制御パルス生成部の各出力端子と各々接続される制御端子と、前記各画像データ供給線に各々接続される一方の信号端子とを備える複数のスイッチング部と、前記各スイッチング部の他方の信号端子に各々接続される複数の第１ラッチ部と、前記各第１ラッチ部の出力信号を水平走査周期に同期したラッチパルスに基づいてラッチする第２ラッチ部と、を少なくとも備え、前記複数のスイッチング部の各々は、Ｎチャンネルトランジスタ及びＰチャンネルトランジスタのいずれか一方により構成され、リセット信号に応じて前記各スイッチング部の他方の信号端子の電位をＨレベルもしくはＬレベルとした後に、前記各制御パルスに基づいて、前記複数のスイッチング部はオフ状態からオン状態が制御され、前記複数の第１ラッチ部は前記各制御パルスに基づいて入力信号を各々ラッチすることを特徴とする。
【００２４】
また、本発明の駆動回路の駆動方法は、上述した駆動回路の駆動方法において、前記各制御パルスのＬレベル及びＨレベルからなる電圧レベルは、前記各ビットデータのＬレベル及びＨレベルからなる電圧レベルと同一であることを特徴とする。
【００２５】
また、上記の電気光学装置は、前記各第２ラッチ部の各出力信号をデジタル信号からアナログ信号に変換して、前記各データ線に出力するデジタルアナログ変換部を備えるものであってもよい。
【００２６】
この構成によれば、制御パルス生成部は、データ線数に応じた数の各制御パルスを順次生成し、各出力端子から各々出力すればよいので、反転した制御パルスを生成する必要がない。このため、制御パルス生成部の素子数を減らすことができ、かつ、その消費電力を削減することが可能となる。
【００２７】
また、この駆動回路において、前記制御パルス生成部の各出力端子と前記複数のスイッチング部に係る各制御端子とは、前記画像データ供給線と交差する各配線によって接続されるものであってもよい。この場合、各配線は、反転した制御パルスを伝送する必要がないので、その数を減らすことができる。したがって、各配線と画像データ供給線との間で発生する浮遊容量は大幅に減少することになる。この結果、画像データ供給線の一端から取り出される画像データと他端から取り出される画像データの時間差を減らすことができるので、画像データをスイッチング部を用いて確実にサンプリングすることが可能となる。さらに、浮遊容量を小さくできるので、画像データ供給線を駆動する回路の出力から画像データ供給線を見たときの負荷を軽くすることができ、当該回路の消費電流を削減することが可能となる。
【００２８】
また、上述した駆動回路において、前記制御パルスはＨレベルにおいてアクティブになり、前記スイッチング部はＮチャンネルトランジスタで構成されることが望ましい。この場合、前記第１ラッチ部は、前記Ｎチャンネルトランジスタのソースと接続される一方の入力端子と、Ｈレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するノア回路と、前記ノア回路の出力端子と入力端子が接続され、前記ノア回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＨレベルの期間にあっては出力端子をハイインピーダンス状態にし、Ｌレベルの期間にあっては出力端子をローインピーダンス状態にするインバータとを備えることが望ましい。係る構成によれば、リセット信号によって、ＮチャンネルトランジスタのソースがＨレベルになるので、画像データを第１ラッチ部に取り込む際、Ｎチャンネルトランジスタのソース電圧を常にＨレベルにすることができるので、画像データを確実にサンプリングすることが可能となる。
【００２９】
また、上述した駆動回路において、前記制御パルスはＬレベルにおいてアクティブになり、前記スイッチング部はＰチャンネルトランジスタで構成されることが望ましい。この場合、前記第１ラッチ部は、前記Ｐチャンネルトランジスタのソースと接続される一方の入力端子と、Ｌレベルでアクティブとなるリセット信号が供給される他方の入力端子とを有するナンド回路と、前記ナンド回路の出力端子と入力端子が接続され、前記ナンド回路の一方の入力端子と出力端子が接続されるとともに、制御パルスがＬレベルの期間にあっては出力をハイインピーダンス状態にし、Ｈレベルの期間にあっては出力端子をローインピーダンス状態にするインバータとを備えることが望ましい。係る構成によれば、リセット信号によって、ＰチャンネルトランジスタのソースがＬレベルになるので、画像データを第１ラッチ部に取り込む際、Ｐチャンネルトランジスタのソース電圧を常にＬレベルにすることができるので、画像データを確実にサンプリングすることが可能となる。
【００３０】
また、本発明の電気光学装置は、上述した駆動回路と、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルとを有することを特徴とする。この場合には、電気光学装置の素子数を減らすことができ、かつ、その消費電力を削減することが可能となり、さらに、電気光学装置の歩留まりを向上させることができる。
【００３１】
また、本発明の電子機器は、上述した電気光学装置を備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【発明を実施するための最良の形態】
【００３２】
以下、本発明の実施形態について図面を参照して説明する。
【００３３】
＜液晶装置の全体構成＞
まず、本発明に係る電気光学装置として、電気光学材料として液晶を用いた液晶装置を一例にとって説明する。液晶装置の主要部は、後述するように、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とが互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付されて、この間隙に液晶が挟持された液晶パネルから構成されている。
【００３４】
図１は本実施形態に係る液晶装置の全体構成を示すブロック図である。この図に示されるように、液晶装置は、画像表示領域Ａ、走査線駆動回路１００、およびデータ線駆動回路２００を備えた液晶パネルとタイミング発生回路３００とから大略構成されている。そして、タイミング発生回路３００を除いて、他の構成部分は液晶パネルの素子基板上に構成されている。
【００３５】
また、この液晶装置には、ＲＧＢの３原色を各々示す画像データＤＲ、ＤＧ、ＤＢが、３ビットパラレルの形式で各々供給されるようになっている。
【００３６】
＜画像表示領域の構成＞
まず、画像表示領域Ａは、図１に示されるように、ｍ本の走査線３ａが、Ｘ方向に沿って平行に配列して形成される一方、３ｎ本のデータ線６ａが、Ｙ方向に沿って平行に配列して形成されている。そして、走査線３ａとデータ線６ａとの交点付近においては、ＴＦＴ５０のゲートが走査線３ａに接続される一方、ＴＦＴ５０のソースがデータ線６ａに接続されるとともに、ＴＦＴ５０のドレインが画素電極９ａに接続されている。そして、各画素は、画素電極９ａと、対向基板に形成される対向電極（後述する）と、これら両電極間に挟持された液晶とによって構成される結果、走査線３ａとデータ線６ａとの各交点に対応して、マトリクス状に配列することとなる。なお、この例ではＲＧＢの各色に対応した画素が、ストライプ状に形成されており、説明の便宜上、ＲＧＢの各色に対応する画素の組を１画素と称することにする。
【００３７】
また、ＴＦＴ５０のゲートが接続される各走査線３ａには、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加される構成となっている。このため、ある走査線３ａに走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線６ａから所定のタイミングで供給される画像信号Ｘ１、Ｘ２、…、Ｘ３ｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００３８】
ここで、各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となっているのである。
【００３９】
また、保持された画像信号がリークするのを防ぐために、蓄積容量５１が、画素電極９ａと対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００４０】
＜走査線駆動回路の構成＞
次に、走査線駆動回路１００は、Ｙシフトレジスタおよびレベルシフタ等を備えている。Ｙシフトレジスタは、垂直走査期間の開始を示す信号ＤＹを水平走査期間毎に反転するＹクロックＹＣＫを用いてＹ方向にシフトし、順次シフトされた信号をレベルシフタを用いてレベルシフトして、走査信号Ｙ１、Ｙ２、…、Ｙｍを生成している。各走査信号Ｙ１、Ｙ２、…、Ｙｍは走査線３ａに対しパルス的に線順次で供給されるようになっている。
【００４１】
＜タイミング発生回路の構成＞
次に、タイミング発生回路３００は、画像データＤＲ、ＤＧ、ＤＢに同期してＹクロックＹＣＫ、ＸクロックＸＣＫ、Ｙ転送開始パルスＤＹ、Ｘ転送開始パルスＤＸ、ラッチパルスＬＡＴ、および反転ラッチパルスＬＡＴＢ等を生成し、これらの信号を走査線駆動回路１００とデータ線駆動回路２００とに各々供給するように構成されている。
【００４２】
＜データ線駆動回路の構成＞
次に、データ線駆動回路２００の詳細な構成を図２に示す。この図に示されるようにデータ線駆動回路２００は、Ｘシフトレジスタ２１０、画像データ供給線Ｌ１〜Ｌ９、第１ラッチ２２０および第２ラッチ２３０から構成されている。
【００４３】
まず、Ｘシフトレジスタ２１０は、ＸクロックＸＣＫにしたがって、Ｘ転送開始パルスＤＸを順次シフトしてサンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎを順次生成するように構成されている。すなわち、Ｘシフトレジスタ２１０は各サンプリングパルスＳＲ１〜ＳＲｎを反転した反転サンプリングパルスＳＲ１Ｂ〜ＳＲｎＢを生成しない。したがって、図１８に示すような論理回路ユニットが不要になるため、少ない素子数でＸシフトレジスタ２１０を構成することができ、かつ、消費電力を削減することが可能となる。
【００４４】
次に、画像データ供給線Ｌ１〜Ｌ３には画像データＤＲの各ビットデータであるＤＲ０〜ＤＲ２が、画像データ供給線Ｌ４〜Ｌ６には画像データＤＧの各ビットデータであるＤＧ０〜ＤＧ２が、画像データ供給線Ｌ７〜Ｌ９には画像データＤＢの各ビットデータである画像データＤＢ０〜ＤＢ２が、各々供給される。ここで、画像データＤＲ、ＤＧ、ＤＢのサンプリングタイミングは互いに同期したものとなっている。また、画像データ供給線Ｌ１〜Ｌ９の上側または下側には、ｎ本のサンプリングパルス線ＳＰが形成されている。そして、各サンプリングパルス線ＳＰを介して、サンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎが第１ラッチ２２０に供給される。なお、この例では、１つのサンプリングパルスを用いて、後述する基本ユニットを駆動するため、従来のものと比較してサンプリングパルス線ＳＰの本数が１／２に減少している。このため、画像データ供給線Ｌ１〜Ｌ９とサンプリングパルス線ＳＰとの間に発生する浮遊容量を大幅に減少させることができる。
【００４５】
次に、第１ラッチ２２０は、各サンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎに基づいて、各３ビットの画像データＤＲ、ＤＧ、ＤＢをラッチするように構成されている。なお、図２においては、サンプリングパルスＳＲ１に対応する画像データＤ０Ｒ〜Ｄ２Ｒに係る論理回路構成を示してあるが、他の部分についても同様に構成されている。
【００４６】
図３は、画像データＤ０Ｒに対応する第１ラッチ２２０の構成部分を示す回路図である。図３に示す構成部分は基本ユニットと呼ばれ、ノア回路２２１、インバータ２２２、およびＮチャンネルトランジスタ２２３から構成される。ここで、ノア回路２２１およびインバータ２２２は、リセット入力を有するラッチ回路に相当し、Ｎチャンネルトランジスタ２２３は入力ゲートに相当する。第１ラッチ２２０は、このような基本ユニットを９ｎ（画像データ供給線数×サンプリングパルス数）個備えて構成される。
【００４７】
上記基本ユニットにおいて、Ｎチャンネルトランジスタ２２３のドレインは画像データ供給線Ｌ１に接続され、そのソースはノア回路２２１の一方の入力端子に接続されている。そして、そのゲートに供給されるサンプリングパルスＳＲ１によって、オン・オフが制御されるようになっている。なお、説明の便宜上、Ｎチャンネルトランジスタ２２３のドレインとノア回路２２１の一方の入力端子との接続点を点Ｐと呼ぶことにする。
【００４８】
ノア回路２２１の他方の入力端子には、データリセット信号ＤＲＳＴが供給される。データリセット信号ＤＲＳＴは、Ｈレベルでアクティブとなる信号であって、各走査線信号Ｙ１〜Ｙｍの立ち上がりと同期して立ち上がり、ＸクロックＸＣＫの１／２周期の時間だけＨレベルを維持した後、Ｌレベルに変化する。またノア回路２２１の出力信号は、インバータ２２２を介してその一方の入力端子に正帰還されるようになっている。このインバータ２２２は、サンプリングパルスＳＲ１が供給される制御入力端子を備えており、サンプリングパルスＳＲ１がＨレベルの場合にその出力端子をハイインピーダンス状態とする一方、Ｌレベルの場合に出力端子をローインピーダンス状態にするように構成されている。
【００４９】
以上の構成において、まず、データリセット信号ＤＲＳＴがＨレベルになると、これが接続点Ｐに正帰還され、ノア回路２２１の一方の入力端子電圧がＨレベルとなる。この後、サンプリングパルスＳＲ１がＨレベルになると、インバータ２２２の出力端子がハイインピーダンス状態になるとともに、Ｎチャンネルトランジスタ２２３がオンするので、接続点Ｐの電圧と画像データ供給線Ｌ１の電圧とが等しくなる。この後、サンプリングパルスＳＲ１がＬレベルになると、Ｎチャンネルトランジスタ２２３がオフするとともに、インバータ２２２の出力端子が再びローインピーダンス状態となる。このため、正帰還のフィードバックループが形成され、ノア回路２２１とインバータ２２２はサンプリングパルスＳＲ１がＨレベル期間に取り込んだ画像データＤ０Ｒを保持することになる。すなわち、第１ラッチ２２０は各サンプリングパルスＳＲ１〜ＳＲｎのタイミングで各画像データＤＲ、ＤＧ、ＤＢを各々取り込んでいる。
【００５０】
ところで、この例では、ノア回路２２１の他方の入力端子にデータリセット信号ＤＲＳＴを供給し、データをリセットするようにしたが、ノア回路２２１の替わりにインバータを用いることにより、データをリセットをしない構成も考えられる。
【００５１】
しかし、そのような回路構成では、サンプリングパルスＳＲ１がＨレベルになった時、接続点Ｐの論理レベルをＬレベルからＨレベルに変化させなければならい場合が起こり得る。例えば、画像データＤ０Ｒの論理レベルが現在、Ｈレベルであって、１つ前のサンプリングタイミングでＬレベルを取る時である。
【００５２】
図４は、このような場合における接続点Ｐの電圧変化をサンプリングパルスＳＲ１とともに示す波形図である。この図に示すように時刻ｔ１において、サンプリングパルスＳＲ１がＬレベルからＨレベルに立ち上がると、Ｎチャンネルトランジスタ２２３がオフ状態からオン状態に変化する。ここで、接続点Ｐの電圧波形は、Ｎチャンネルトランジスタ２２３のオン抵抗および浮遊容量によって定まる時定数で、過渡応答した波形となる。まず、時刻ｔ１の直後にあっては、Ｎチャンネルトランジスタ２２３のゲートソース間電圧Ｖgsが大きいため、そのオン抵抗は小さいものとなる。したがって、時刻ｔ１の直後においては、小さな時定数で接続点Ｐの電圧が急峻に上昇する。すると、ゲートソース間電圧Ｖgsが減少し、これに伴ってオン抵抗値が増加するとともに時定数が増加する。このため、接続点Ｐの電圧は、図に示すようにクリップされたような波形となる。
【００５３】
一般に論理回路の閾値は（Ｈ＋Ｌ）／２にあるため、時刻ｔ２における接続点Ｐの電圧が（Ｈ＋Ｌ）／２を越えていれば、画像データＤ０Ｒを取り込むことができる。しかし、ドットクロック周波数が高周波になるとサンプリングパルスＳＲ１のパルス幅が狭くなるので、ドットクロック周波数によっては接続点Ｐの電圧が閾値を越えないこともありうる。また、閾値との電圧差が小さいと、ノイズマージンが少なくなるので、ノイズが混入した場合に誤動作してしまうといった問題がある。
【００５４】
これに対して、本実施形態のようにノア回路２２１を用いて、一旦、接続点Ｐの電圧をＨレベルにリセットした後、サンプリングパルスＳＲ１を供給すると、接続点Ｐの電圧をＬレベルからＨレベルに変化させる必要がないので、上述した問題がなく、接続点Ｐに画像データ供給線Ｌ１の電圧を確実に取り込むことが可能となる。
【００５５】
次に、第２ラッチ２３０は、図２に示すように２個のインバータ２３１、２３２および１個のアナログスイッチ２３３を基本ユニットし、これを９ｎ個備えて構成される。このような構成においてアナログスイッチ２３３の制御入力端子には、その周期が１水平走査周期と同期したラッチパルスＬＡＴおよび反転ラッチパルスＬＡＴＢが供給されている。そして、ラッチパルスＬＡＴがＨレベル、反転ラッチパルスＬＡＴＢがＬレベルとなるタイミングでアナログスイッチ２３３がオンするとともにインバータ２３１の出力端子がハイインピーダンス状態となる。したがって、当該タイミングにおいて第１ラッチ２２０の出力データが第２ラッチ２３０に取り込まれることになる。この結果、第２ラッチ２３０は、点順次で出力される第１ラッチ２２０の各出力データを１水平走査期間毎にラッチして、線順次で各出力データをＤ／Ａコンバータ２４０に供給する。なお、第２ラッチ２３０を、上述した第１ラッチ２２０と同様に構成することも可能である。
【００５６】
次に、Ｄ／Ａコンバータ２４０は、パラレル形式で供給される画像データＤＲ、ＤＧ、ＤＢをデジタル信号からアナログ信号に変換して、各データ線９ａに供給している。
【００５７】
＜液晶装置の動作＞
次に、上述した構成に係る液晶装置の動作について説明する。図５は液晶装置の動作を示すタイミングチャートである。
【００５８】
この場合、走査線駆動回路１００には、垂直走査期間の最初にパルスＤＹが供給され、同図（ａ）に示すＹクロック信号ＹＣＫによって順次シフトされて、走査信号Ｙ１、Ｙ２、…Ｙｍとして、各走査線３ａに出力される。これにより、複数の走査線３ａが１本ずつ線順次にＹ方向に選択されることとなる。同図（ｂ）は、ｊ番目の走査線３ａに供給される走査信号Ｙｊの波形を示したものであり、同図（ｃ）はｊ番目の走査線３ａに供給される走査信号Ｙｊ＋１の波形を示したものである。
【００５９】
また、画像データ供給線Ｌ１〜Ｌ９には、画像データＤＲ、ＤＧ、ＤＢが各３ビットパラレル形式で供給される。
【００６０】
次に、データ線駆動回路２００にあっては、同図（ｄ）に示すＹクロック信号の立上エッジと立下エッジに同期したデータリセット信号ＤＲＳＴが供給されると、上述したように第１ラッチ２２０中の接続点Ｐの電圧がＨレベルにリセットされる。
【００６１】
一方、Ｘシフトレジスタ２１０にＸ転送開始パルスＤＸが供給されると、Ｘシフトレジスタ２１０は、同図（ｅ）に示すＸクロック信号ＸＣＫにしたがって、Ｘ転送開始パルスＤＸを順次シフトして、サンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎを生成する。同図（ｆ）は第１画素に対応するサンプリングパルスＳＲ１、同図（ｈ）は第２画素に対応するサンプリングパルスＳＲ２を各々示したものである。
【００６２】
このため、同図（ｇ）および（ｉ）に示すように、接続点Ｐの電圧は、データリセット信号ＤＲＳＴがＨレベルになってからサンプリングパルスＳＲ１またはＳＲ２が供給されるまでの期間Ｔ１または期間Ｔ２において、Ｈレベルとなる。そして、サンプリングパルスＳＲ１またはＳＲ２がＨレベルになると、画像データＤＲ、ＤＧ、ＤＢをラッチして、データの論理レベルを次にデータリセット信号ＤＲＳＴがＨレベルになるまで保持する。なお、同図（ｇ）および（ｉ）に示すＤａ，ｂは、画像データＤＲ、ＤＧ、ＤＢを示しており、添字ａは何番目の走査線に対応するかを指示し、添字ｂはある走査線において何番目のサンプリングタイミングに対応するかを指示するものである。
【００６３】
この例では、ｎ本のサンプリングパルス線ＳＰが画像データ供給線Ｌ１〜Ｌ９と交差しているに過ぎないので、サンプリングパルス線ＳＰと画像データ供給線Ｌ１〜Ｌ９との間に生じる浮遊容量が、従来のものと比較して大幅に減少する。このため、第ｎ画素に対応するサンプリングパルスＳＲｎによってサンプリングされる画像データＤｊ，ｎの時間遅れを減少させることが可能となるので、ドットクロック周波数が高周波になったとしても、第１ラッチ２２０は確実に画像データＤｊ，ｎを取り込むことができる。また、画像データを供給する回路から、画像データ供給線Ｌ１〜Ｌ９を見たときの負荷が軽くなるので、当該回路を簡易に構成することができ、その消費電流を削減することが可能となる。
【００６４】
次に、同図（ｊ）に示すラッチパルスＬＡＴと反転ラッチパルスＬＡＴＢが第２ラッチ２３０に供給されると、第２ラッチ２３０は第１ラッチ２２０の各出力データをラッチして、同図（ｋ）に示す出力データを生成する。ここで、ラッチパルスＬＡＴは、サンプリングパルスＳｎに基づく第１ラッチ２２０のラッチ処理が終了した後であって、水平走査期間が終了する直前にＨレベルとなる信号である。このため、第２ラッチ２３０の各出力データはＹクロック信号ＹＣＫに同期した線順次信号となる。
【００６５】
そして、第２ラッチ２３０の各出力データがＤ／Ａコンバータ２４０に供給されると、デジタル信号がアナログ信号に変換され、これらがデータ線信号として各データ線６ａに供給される。これにより、画像データＤＲ、ＤＧ、ＤＢに応じた画像が画像表示領域Ａに表示されることになる。
【００６６】
＜データ線駆動回路の他の構成例＞
上述したデータ線駆動回路２００にあっては、サンプリングパルスとしてＨレベルでアクティブとなるＳＲ１〜ＳＲｎを用いるとともに、第１ラッチ２２０におけるサンプリング手段としてＮチャンネルトランジスタを使用した。これに対して、以下に述べるデータ線駆動回路２００’にあっては、サンプリングパルスとしてＬレベルでアクティブとなるＳＲ１Ｂ〜ＳＲｎＢを生成するＸシフトレジスタ２１０’を用いるとともに、第１ラッチ２２０の替わりにサンプリング手段としてＰチャンネルトランジスタを使用する第１ラッチ２２０’を用いるものである。以下、相違点について説明する。
【００６７】
図６は、データ線駆動回路２００’の構成を示すブロック図である。このデータ線駆動回路２００’が図１に示すデータ線駆動回路２００と相違するのは、Ｘシフトレジスタ２１０’および第１ラッチ２２０’である。
【００６８】
まず、Ｘシフトレジスタ２１０’はＸ転送開始パルスＤＸをＸクロックＸＣＫに同期してシフトして、Ｌレベルでアクティブとなる反転サンプリングパルスＳＲ１Ｂ、ＳＲ２Ｂ、…ＳＲｎＢを各々生成する。
【００６９】
次に、第１ラッチ２２０’は、図７に示す基本ユニットを９ｎ個備えて構成される。この基本ユニットは、ナンド回路２２１’、インバータ２２２’およびＰチャンネルトランジスタ２２３’から構成される。
【００７０】
上記基本ユニットにおいて、Ｐチャンネルトランジスタ２２３’のドレインは画像データ供給線Ｌ１に接続され、そのソースはナンド回路２２１’の一方の入力端子に接続されている。そして、そのゲートに供給されるサンプリングパルスＳＲ１Ｂによって、オン・オフが制御されるようになっている。なお、説明の便宜上、Ｐチャンネルトランジスタ２２３’のソースとナンド回路２２１’の一方の入力端子との接続点を点Ｐ’と呼ぶことにする。
【００７１】
ナンド回路２２１’の他方の入力端子には、反転データリセット信号ＤＲＳＴＢが供給される。反転データリセット信号ＤＲＳＴＢは、データリセット信号ＤＲＳＴを反転した信号であって、Ｌレベルでアクティブとなり、各走査線信号Ｙ１〜Ｙｍの立ち上がりと同期して立ち下がり、ＸクロックＸＣＫの１／２周期の時間だけＬレベルを維持した後、Ｈレベルに変化する。またナンド回路２２１’の出力信号は、インバータ２２２’を介してその一方の入力端子に正帰還されるようになっている。このインバータ２２２’は、反転サンプリングパルスＳＲ１Ｂが供給される制御入力端子を備えており、反転サンプリングパルスＳＲ１ＢがＬレベルの場合にその出力端子をハイインピーダンス状態とする一方、Ｈレベルの場合に出力端子をローインピーダンス状態にするように構成されている。
【００７２】
以上の構成において、まず、反転データリセット信号ＤＲＳＴＢがＬレベルになると、これが接続点Ｐ’に正帰還され、ナンド回路２２１’の一方の入力端子電圧がＬレベルとなる。この後、反転サンプリングパルスＳＲ１ＢがＬレベルになると、インバータ２２２’の出力端子がハイインピーダンス状態になるとともに、Ｐチャンネルトランジスタ２２３’がオンして、接続点Ｐ’の電圧と画像データ供給線Ｌ１の電圧とが一致する。この後、反転サンプリングパルスＳＲ１ＢがＨレベルになると、Ｐチャンネルトランジスタ２２３’がオフするとともに、インバータ２２２’の出力端子が再びローインピーダンス状態となる。このため、正帰還のフィードバックループが形成され、反転サンプリングパルスＳＲ１ＢがＬレベルの期間に取り込んだ画像データＤ０Ｒを保持することになる。
【００７３】
すなわち、第１ラッチ２２０’は、接続点Ｐ’の電圧を一旦Ｌレベルにリセットした後、各反転サンプリングパルスＳＲ１Ｂ〜ＳＲｎＢのタイミングで各画像データＤＲ、ＤＧ、ＤＢを各々取り込んでいる。したがって、データの取込に伴って、接続点Ｐの電圧がＬレベルからＨレベルに変化することはあるが、ＨレベルからＬレベルに変化することはない。このため、確実に画像データＤＲ、ＤＧ、ＤＢを取り込むことが可能となる。
【００７４】
＜液晶パネルの構成例＞
次に、上述した電気的構成に係る液晶パネルの全体構成について図８および図９を参照して説明する。ここで、図８は、液晶パネルの構成を示す斜視図であり、図９は、図８におけるＺ−Ｚ'線断面図である。
【００７５】
これらの図に示されるように、液晶パネルは、画素電極９ａ等が形成されたガラスや半導体等の素子基板１０１と、共通電極１０８等が形成されたガラス等の透明な対向基板１０２とを、スペーサ１０３が混入されたシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１０５を封入した構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００７６】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺においては、上述したデータ線駆動回路２００または２００’が形成されて、Ｙ方向に延在するデータ線６ａを駆動する構成となっている。さらに、この一辺には複数の接続電極１０７が形成されて、タイミング発生回路３００からの各種信号や画像データＤＲ、ＤＧ、ＤＢを入力する構成となっている。また、この一辺に隣接する２辺には、２個の走査線駆動回路１００が形成されて、Ｘ方向に延在する走査線３ａをそれぞれ両側から駆動する構成となっている。なお、走査線３ａに供給される走査信号の遅延が問題にならないのであれば、走査線駆動回路１００を片側１個だけに形成する構成でも良い。
【００７７】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネルに光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１０２に設けられる。
【００７８】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００７９】
なお、走査線駆動回路１００およびデータ線駆動回路２００または２００’等の周辺回路の一部または全部を、素子基板１０１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００８０】
＜素子基板の構成など＞
また、実施の形態においては、液晶パネルの素子基板１０１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ５０）や走査線駆動回路１００およびデータ線駆動回路２００または２００’の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【００８１】
例えば、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や駆動回路１２０の素子を構成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極９ａをアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透明基板として、画素電極９ａを反射型にしても良い。
【００８２】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線３ａを一方の基板に形成し、データ線６ａを他方の基板に形成するとともに、２端子素子を、走査線３ａまたはデータ線６ａのいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線３ａとデータ線６ａとの間に直列接続された二端子素子と、液晶とから構成されることとなる。
【００８３】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００８４】
＜電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。この場合、電子機器は、図１０に示されるように、主に、表示情報出力源１０００、表示情報処理回路１００２、電源回路１００４、液晶パネル１００５および、タイミングジェネレータ３００により構成される。このうち、表示情報出力源１０００は、ＲＯＭ（Read Only Memory）や、ＲＡＭ（Random Access Memory）などのメモリ、各種ディスクなどのストレージユニット、画像信号を同調出力する同調回路等を備え、タイミングジェネレータ３００により生成される各種のクロック信号に基づいて、所定フォーマットの画像信号などの表示情報を表示情報処理回路１００２に供給するものである。次に、表示情報処理回路１００２は、ローテーション回路、ガンマ補正回路等の周知の各種回路を備え、入力した表示情報の処理を実行して、その画像データをクロック信号ＣＬＫとともに、液晶パネル１００５に供給するものである。また、電源回路１００４は、各構成要素に所定の電源を供給するものである。なお、図１０において、クロック信号ＣＬＫは、表示情報処理回路１００２を介して供給されているが、図１に示されるように、タイミングジェネレータ３００から液晶パネル１００５を構成する走査線駆動回路１００およびデータ線駆動回路２００に供給してもよいことは勿論である。
【００８５】
次に、上述した液晶表示装置を具体的な電子機器に用いた例のいくつかについて説明する。
【００８６】
＜その１：プロジェクタ＞
まず、この液晶パネルをライトバルブとして用いたプロジェクタについて説明する。図１１は、プロジェクタの構成例を示す平面図である。
【００８７】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００８８】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネル１００と同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【００８９】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【００９０】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【００９１】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１２は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【００９２】
＜その３：携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１３は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
【００９３】
なお、図１１〜図１３を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
〔発明の効果〕
【００９４】
以上説明したように本発明よれば、画像データ供給線とサンプリングパルスを供給するための配線間で発生する浮遊容量を減少させることができる。駆動回路の素子数を減少させることができる。
【図面の簡単な説明】
【００９５】
【図１】本発明の一実施形態に係る液晶装置の全体構成を示すブロック図である。
【図２】同液晶装置に用いられるデータ線駆動回路の詳細な構成を示すブロック図である。
【図３】同データ線駆動回路において、画像データＤ０Ｒに対応する第１ラッチの構成部分を示す回路図である。
【図４】接続点Ｐの電圧変化をサンプリングパルスＳＲ１とともに示す波形図である。
【図５】同液晶装置の動作を示すタイミングチャートである。
【図６】同液晶装置に用いられるデータ線駆動回路の他の構成例を示すブロック図である。
【図７】他の構成例に係るデータ線駆動回路において、画像データＤ０Ｒに対応する第１ラッチの構成部分（基本ユニット）を示す回路図である。
【図８】同液晶装置に用いられる液晶パネルの構造を示す斜視図である。
【図９】同液晶パネルの構造を説明するための一部断面図である。
【図１０】同液晶装置が適用される電子機器の概略構成を示すブロック図である。
【図１１】同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１２】同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１３】同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１４】従来のデータ線駆動回路の構成を示すブロック図である。
【図１５】従来のデータ線駆動回路において、サンプリングパルスＳＲ１、ＳＲ１Ｂに対応するラッチユニットを示す回路図である。
【図１６】アナログスイッチ１３Ａ〜１３Ｃの構成を示す回路図である。
【図１７】画像データ供給線の等価回路を示す回路図である。
【図１８】１対のサンプリングパルスＳＲｊおよび反転サンプリングパルスＳＲｊＢを生成する生成回路の回路図である。
【符号の説明】
【００９６】
３ａ……走査線
６ａ……データ線
９ａ……画素電極
５０……ＴＦＴ（スイッチング素子）
１００５……液晶パネル（電気光学パネル）
２００、２００’……データ線駆動回路（駆動回路）
ＤＲ、ＤＧ、ＤＢ……画像データ
Ｌ１〜Ｌ９……画像データ供給線
ＳＲ１〜ＳＲｎ……サンプリングパルス（制御パルス）
２１０……Ｘシフトレジスタ（制御パルス生成部）
２２３……Ｎチャンネルトランジスタ（スイッチング部）
２２３’……Ｐチャンネルトランジスタ（スイッチング部）
２２２、２２２’……インバータ（第１ラッチ部）
２２１……ノア回路（第１ラッチ部）
２２１’……ナンド回路（第１ラッチ部）
２３０……第２ラッチ（第２ラッチ部）
２４０……Ａ／Ｄコンバータ（デジタルアナログ変換部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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