(57)【要約】【課題】  縦型ＭＯＳＦＥＴ等の低いオン抵抗を維持しつつ、必要なオフ耐圧を確保することが出来る、縦型デバイス製造のための半導体基板を提供する。【解決手段】  縦型ＭＯＳＦＥＴのドレインを構成する高濃度リン層１１と、ｎ−型ドリフト層１３との間に、０．５〜３．０μｍ厚みの高濃度ヒ素層１２を挿入する。高濃度ヒ素層１２は、高濃度リン層１１からリンがｎ−型ドリフト層１３に向かって拡散することを防止するバリア層として機能する。縦型ＭＯＳＦＥＴにおけるオフ時の空乏層の広がりを確保して、オフ耐圧を向上すると共に、低いオン抵抗を維持する。【選択図】    図２
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【特許請求の範囲】
【請求項１】
不純物としてリンを第１の濃度で含む第１シリコン層と、該第１シリコン層上に形成されｎ型不純物を前記第１の濃度よりも低い第２の濃度で含む第２シリコン層とを有する半導体基板において、
前記第１シリコン層と前記第２シリコン層との間に、ｎ型不純物を第３の濃度で含み、前記第１シリコン層内のリンが前記第２シリコン層中に拡散することを防止する第３シリコン層を備えることを特徴とする半導体基板。
【請求項２】
前記第３シリコン層のｎ型不純物は、リンよりもシリコンに対する拡散係数が低く、前記第３の濃度は、前記第１の濃度よりも低く前記第２の濃度よりも高い、請求項１に記載の半導体基板。
【請求項３】
前記第３シリコン層のｎ型不純物がヒ素又はアンチモンである、請求項２に記載の半導体基板。
【請求項４】
前記第１シリコン層及び前記第３シリコン層の比抵抗が、０．１Ω−ｃｍ以下である、請求項３に記載の半導体基板。
【請求項５】
前記第３シリコン層の厚みが、０．５〜３μｍの範囲にある、請求項１〜４の何れか一に記載の半導体基板。
【請求項６】
請求項１〜５の何れか一に記載の半導体基板上に形成されたトランジスタを有することを特徴とする半導体装置。
【請求項７】
前記トランジスタが、縦型ＭＯＳＦＥＴ又は絶縁ゲートバイポーラトランジスタである、請求項６に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板及び半導体装置に関し、特に、縦型ＭＯＳＦＥＴ等の縦型デバイスを有する半導体装置の製造に好適な半導体基板、及び、その半導体基板を用いた半導体装置に関する。
【背景技術】
【０００２】
縦型ＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ等の縦型デバイスを有する半導体装置は、高電圧・大電流の高出力半導体装置として電力分野で広く用いられている。図７は、特許文献１に記載された、従来の縦型ＭＯＳＦＥＴを有する半導体装置を示している。従来の半導体装置は、高濃度にリンがドープされたシリコン層（ｎ＋型高濃度層）１１と、このｎ＋型高濃度層１１上に形成され、ｎ型不純物が薄くドープされたエピタキシャルシリコン層（ｎ−型ドリフト層）１３とを有する半導体基板上に形成される。ｎ−型ドリフト層１３のｎ型不純物には、リン又はヒ素が用いられる。
【０００３】
縦型ＭＯＳＦＥＴは、上記半導体基板のｎ−型ドリフト層１３の表面部分に形成された拡散層を有しており、拡散層は、ｐ型不純物がドープされたｐ型ベース層１４と、ｐ型ベース層１４の表面部分に形成されたｎ＋型ソース層１５とを含む。ｎ＋型ソース層１５の近傍には、ｐ型ベース層１４の底部を抜けてｎ−型ドリフト層にまで達するゲート電極１６が埋め込まれている。ゲート電極１６と、ｎ＋型ソース層１５、ｐ型ベース層１４及びｎ−型ドリフト層１３とは、シリコン酸化膜２０によって絶縁される。ｎ＋型ソース層１５及びｐ型ベース層１４は、基板の上部に形成された上部電極２１に接続され、また、ドレインを構成するｎ＋型高濃度層１１は、基板の下部に形成された下部電極２２に接続されている。
【０００４】
縦型ＭＯＳＦＥＴは、上部電極２１と下部電極２２との間に電源電圧が印加され、且つ、ゲート電極１６に正極性の電圧が印加されると、ゲート電極１６に沿ってｐ型ベース層１４内にチャネルが形成され、双方の電極２１、２２間にオン電流が流れる。また、ゲート電極１６に正極性の電圧が印加されないときには、上部電極２１と下部電極２２との間の印加電圧によって、ｐ型ベース層１４とｎ−型ドリフト層１３との界面のｐ−ｎ接合に逆バイアスが印加され、ｐ−ｎ接合付近に空乏層が形成されるため、ソース・ドレイン間の絶縁が維持される。
【０００５】
縦型ＭＯＳＦＥＴでは、大電流を流すために、例えば数十ｍΩ−ｃｍ以下の低い比抵抗を有する高濃度リン層をｎ＋型高濃度層１１として用いている。ドープされた不純物のリンは、半導体装置の製造中の各段階毎に行われる熱処理によって、その上部のｎ−型ドリフト層１３中に拡散することが知られている。リンがｎ−型ドリフト層１３中に拡散すると、製品となった後に、ＭＯＳＦＥＴがオフのときに空乏層が十分に拡がらず、デバイスとしてのオフ耐圧が十分に確保できないという問題がある。オフ耐圧を十分に確保するためには、ドリフト層１３をより厚くして空乏層を十分に拡がらせることも考えられる。しかし、その場合には、高い比抵抗を有する部分の電流経路が長くなり、縦型デバイスのオン抵抗が大きくなるため、好ましくない。
【０００６】
ｎ＋型高濃度層１１の不純物として、リンに代えてヒ素を用いると、ヒ素は、図８に示すように、リンに比して拡散係数がかなり小さいので、半導体装置の熱処理中におけるｎ＋型高濃度層１１からの不純物の拡散が低く抑えられる。このため、オフ時には空乏層が十分に形成されるので、必要なオフ耐圧の確保には有効である。しかし、ヒ素は、リンに比してシリコンに対する固溶度が低いため、例えば限度までヒ素をドープしても、得られるｎ＋型高濃度層の比抵抗は、リンをドープしたｎ＋型高濃度層１１の比抵抗よりも１桁程度高い。従って、ヒ素をｎ＋型高濃度層１１に用いると、ＭＯＳＦＥＴのオン抵抗が高くなりすぎることから、従来は、ｎ＋型高濃度層のドーパントとして、前記のようにリンが利用されてきた。
【特許文献１】特開平２００１−７１４９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
縦型デバイスの更なる高出力化のためには、更なる高電圧及び大電流の実現が不可欠であり、従って、必要なオフ耐圧を確保しつつ出来るだけオン抵抗を低下させることが求められている。
【０００８】
本発明は、上記に鑑み、縦型ＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ等の縦型デバイスを有する半導体装置の製造にあたって、十分に高いオフ耐圧と十分に低いオン抵抗とを同時に実現できる半導体基板、及び、そのような半導体基板を用いて形成される半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明の半導体基板は、不純物としてリンを第１の濃度で含む第１シリコン層と、該第１シリコン層上に形成されｎ型不純物を前記第１の濃度よりも低い第２の濃度で含む第２シリコン層とを有する半導体基板において、
前記第１シリコン層と前記第２シリコン層との間に、ｎ型不純物を第３の濃度で含み、前記第１シリコン層内のリンが前記第２シリコン層中に拡散することを防止する第３シリコン層を備えることを特徴とする。
【００１０】
また、本発明の半導体装置は、上記本発明の半導体基板上に形成されたトランジスタを有することを特徴とする。
【発明の効果】
【００１１】
本発明の半導体基板では、半導体装置の製造工程中における各段階毎の熱処理の際に、第１シリコン層内に含まれる不純物リンの第２シリコン層中への拡散が、第３シリコン層によって阻まれるので、形成される半導体装置における第２シリコン層中の不純物濃度の上昇が抑えられる。このため、製品となった後に縦型ＭＯＳＦＥＴや絶縁ゲートバイポーラトランジスタ等の縦型デバイスにおけるオフ耐圧が十分に確保できる。従って、オフ耐圧確保のために第２シリコン層の厚みを大きくする必要がなく、オン抵抗を上昇させることもない。
【００１２】
ここで、本発明の半導体基板の好ましい態様では、前記第３シリコン層のｎ型不純物は、リンよりもシリコンに対する拡散係数が低く、前記第３の濃度は、前記第１の濃度よりも低く前記第２の濃度よりも高い。この場合、縦型デバイスの製造に特に適した濃度分布の半導体基板が得られる。前記ｎ型不純物としては、ヒ素（Ａｓ）又はアンチモン（Ｓｂ）が挙げられる。
【００１３】
前記第１シリコン層及び前記第３シリコン層の比抵抗が、０．１Ω−ｃｍ以下であることも本発明の好ましい態様である。縦型デバイスの製造に使用すると、十分に低いオフ抵抗を有するＭＯＳＦＥＴ等が得られる。
【００１４】
更に、前記第３シリコン層の厚みが、０．５〜３μｍの範囲にあることも本発明の好ましい態様である。第３シリコン層の厚みが０．５μｍよりも薄いと、リンの拡散を防止するのに十分な機能が得られず、また、その厚みが３μｍよりも厚いと、形成される縦型デバイスについて十分に低いオン抵抗が得られない。
【００１５】
本発明の半導体基板による効果が特に得られるトランジスタは、縦型ＭＯＳＦＥＴ又は絶縁ゲートバイポーラトランジスタ等の縦型デバイスである。これは、本発明の半導体基板では、基板の表面側と裏面側との間で低いオン抵抗が得られ、且つ、リンの拡散に起因する不純物濃度の変動が抑えられ、基板の表面側と裏面側との間で必要なオフ耐圧が確保されるからである。
【発明を実施するための最良の形態】
【００１６】
以下、図面を参照し、本発明の実施形態例に基づいて本発明を更に詳細に説明する。図１は、本発明の一実施形態例に係る半導体基板１０の断面図である。半導体基板１０は、シリコン内に不純物リンが高濃度にドープされた高濃度リン層１１と、その上に形成された、シリコン内に不純物ヒ素が高濃度にドープされた高濃度ヒ素層１２と、シリコン内に不純物リン又はヒ素が低濃度にドープされたｎ−型ドリフト層１３とを、下層側から順次に有する。高濃度ヒ素層１３は、高濃度リン層１１内の不純物リンがｎ−型ドリフト１３中に拡散することを防止する拡散防止層（バリア層）として機能する。
【００１７】
各層の不純物濃度は、例えば、高濃度リン層１１が２．７Ｅ１７／ｃｍ3以上、高濃度ヒ素層１２が９Ｅ１６／ｃｍ3以上であり、ドリフト層が９Ｅ１６／ｃｍ3未満である。各層の厚みは、例えば、高濃度リン層１１が２００μｍであり、高濃度ヒ素層１２が０．５〜３μｍの範囲、例えば１μｍであり、ドリフト層が５〜６μｍ程度である。また、各層の比抵抗は、高濃度リン層１１が数十ｍΩ（例えば５０〜６０Ω）−ｃｍ、高濃度ヒ素層が０．１Ω−ｃｍ、ドリフト層が０．数Ω（例えば０．５〜０．６Ω）−ｃｍ〜数十Ω（例えば５０〜６０Ω）−ｃｍ程度である。なお、シリコンに対し、リンの拡散係数に比べて低い拡散係数を有するｎ型不純物は、リンの拡散防止に有効であるので、バリア層の不純物ヒ素に代えて、そのようなｎ型不純物、例えば、アンチモンが使用できる。
【００１８】
上記実施形態例の半導体基板１０は、不純物リンが高濃度にドープされたシリコン基板を用意し、そのシリコン基板上に、不純物ヒ素が高濃度にドープされたシリコン層と、不純物ヒ素又はリンが低濃度にドープされたシリコン層とを、エピタキシャル成長法によって順次に形成することによって得られる。また、これに代えて、不純物リンが高濃度にドープされたシリコン基板と、不純物ヒ素が高濃度にドープされたシリコン層及び不純物ヒ素が低濃度にドープされたシリコン層を有するシリコン基板とを別に用意し、これら双方のシリコン基板を貼り合わせて製作することが出来る。更には、不純物リンが高濃度にドープされた基板上に、アンドープのシリコン層（ｉ−シリコン層）を成長し、ｉ−シリコン層にイオン注入を行って、高濃度ヒ素層１２とドリフト層１３とを形成することが出来る。リンが高濃度にドープされた基板は、例えば、シリコンの引き上げ中にリンを導入することによって製造できる。
【００１９】
高濃度リン層１１及び高濃度ヒ素層１２の不純物濃度はそれぞれ、シリコンに対するリン及びヒ素の各固溶度の限界に近い濃度にしてある。このため、半導体装置の製造工程中の熱処理に際して、高濃度ヒ素層１２内における固溶度の限度近くのヒ素が、高濃度リン層１１内のリンがドリフト層に向かって拡散するのを特に有効に防止する。つまり、このような高濃度ヒ素層１２は、リンの拡散を防止するバリア層としての機能が特に高い。
【００２０】
図２及び図３はそれぞれ、図１の半導体基板を用いて製造した、本発明の第１の実施形態例に係る半導体装置の断面及び平面を示している。なお、図３では、上部電極を除いて示しており、また、図２は、図３のＩＩ−ＩＩ断面に相当する。本実施形態例の半導体装置は、縦型ＭＯＳＦＥＴを有する半導体装置として構成され、図２に示すように、高濃度リン層１１、高濃度ヒ素層１２及びｎ−型ドリフト層１３から成る半導体基板１０のｎ−型ドリフト層１３中に形成された拡散層を有する。
【００２１】
詳しくは、縦型ＭＯＳＦＥＴは、ｎ−型ドリフト層１３の表面部分にｐ型不純物がイオン注入されて形成された、１μｍ程度の厚みのｐ型ベース層１４と、ｐ型ベース層１４内にｎ−型ドリフト層１３にまで達するように埋め込まれた、深さが１μｍ程度のゲート電極１６と、ｐ型ベース層１４のゲート電極１６に沿った表面部分に形成された、０．５μｍ程度の厚みのｎ＋型ソース層１５とを有する。ゲート電極１６は、図３に示すように、格子状のトレンチ１９内に形成され、この格子状のトレンチによって区切られた各升目の部分にはゲート電極１６に沿ってｎ＋型ソース層１５が形成されている。
【００２２】
ゲート電極１６と、ｎ＋型ソース層１５、ｎ−型ドリフト層１３及びｐ型ベース層１４とは、シリコン酸化膜２０によって絶縁され、ｎ＋型ソース層１５及びｐ型ベース層１４は、基板の上部に形成された、４．５μｍ程度の膜厚の上部電極２１に接続される。また、高濃度リン層１１は、基板の下部に形成された下部電極２２に接続されている。上部電極２１とゲート電極１６とは、層間絶縁膜１７によって絶縁されており、上部電極２１とｎ＋型ソース層１４及びｐ型ベース層１４とは、膜厚が１３０ｎｍ程度のバリア層１８を介して接続される。また、ゲート電極１６は、トレンチ１９内に形成されており、ｎ−型ドリフト層１３、ｐ型ベース層１４及びｎ＋型ソース層１５とは、トレンチ１９の内壁に形成された絶縁膜２０によって絶縁される。
【００２３】
図２を参照して、上記半導体装置の製造工程を説明する。まず、半導体基板１０のｎ−型ドリフト層１３の表面に、フォトリソグラフィ及びエッチング法によって、深さが１μｍで、帯状片の幅が０．５μｍ程度の格子状のトレンチ１９を形成する。次いで、熱酸化法によって、トレンチ１９の内面を含むシリコン表面に、５０ｎｍ厚みのシリコン酸化膜２０を形成する。全面にポリシリコン膜を堆積し、リンの拡散によってポリシリコン膜を低抵抗化する。基板１０上のポリシリコン膜及び酸化膜をＣＭＰ法によって除去し、トレンチ１９内にポリシリコン膜を残して、格子状のゲート電極１６とする。次いで、フォトレジストマスクを用い、格子によって区切られた升目の部分に、ドーズ量が２Ｅ１３／ｃｍ3、加速エネルギーが７０ｋｅＶの条件で、ボロンをイオン注入し、１１４０℃で１０分間の熱処理を行って、ｐ型ベース層１４を形成する。
【００２４】
次いで、フォトレジストマスクを用い、ドーズ量が１Ｅ１６／ｃｍ３、加速エネルギーが７０ｋｅＶの条件で、ヒ素イオンを注入し、１０００℃で３０分間の熱処理を行って、ｎ＋型ソース層１５を形成する。次いで、ＣＶＤ法によってシリコン酸化膜を形成し、フォトリソグラフィ及びエッチング法によってシリコン酸化膜をパターニングして、ゲート電極１６及びその周縁を覆う格子状のシリコン酸化膜を残し、層間絶縁膜１７とする。引き続き、Ｔｉ／ＴｉＮ膜から成るバリア膜１８をスパッタリングによって形成し、ランプアニールの後に、ＡＬＳｉＣｕ膜をスパッタリングによって形成し、上部電極２１とする。更に、基板１０の裏面に、同様にスパッタリングによって下部電極２２を形成し、４５０℃で３０分間の熱処理を行って、上部電極２１及び下部電極２２をアロイ化し、図２及び図３の構造を得る。その後、ワイヤボンディング等の工程を経て半導体装置の製品が得られる。
【００２５】
図４は、上記半導体基板１０を採用して製造した第１の実施形態例に係る半導体装置における基板部分の不純物濃度分布を、従来の半導体基板を採用して製造した半導体装置における基板部分の不純物濃度分布と比較して示している。
【００２６】
従来の半導体装置では、熱処理中に高濃度リン層１１内のリンがｎ型ドリフト層１３中に拡散して不純物濃度分布がなだらかな曲線になっている。これとは異なり、本実施形態例に係る半導体装置における不純物濃度分布は、高濃度リン層１１、高濃度ヒ素層１２、及び、ｎ型ドリフト層１３中の各不純物濃度が、半導体基板１０の製作直後の不純物濃度とほぼ同じ値に保たれている。これは、半導体装置の製造工程中の熱処理に際して、高濃度ヒ素層１２が、リンの拡散を防止するバリア層として機能したからである。
【００２７】
本記実施形態例に係る半導体装置の縦型ＭＯＳＦＥＴでは、上記のように、高濃度ヒ素層１２を、リンの拡散を防止するバリア層として配設し、高濃度リン層１１内の不純物リンのｎ型ドリフト層１３中への拡散を防止するので、ＭＯＳＦＥＴのオフ時には、十分な拡がりを持った空乏層がｐ−ｎ接合付近に形成される。このため、十分な空乏層の確保を目的としてｎ型ドリフト層１３の厚みを大きくする必要がなく、薄い膜厚のｎ型ドリフト層１３で足りる。従って、オフ耐圧を十分に確保しつつ、低いオン抵抗を得ることが出来る。
【００２８】
図５は、本発明の第２の実施形態例に係る半導体装置の断面を示している。本実施形態例の半導体装置は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）として構成されている。ＩＧＢＴは、構造的には、図２の縦型ＭＯＳＦＥＴにおける高濃度リン層１１と下部電極２２との間にｐ＋型コレクタ層を挿入した構成を有している。ＩＧＢＴは、ｎ＋型高濃度層１５Ａと、ｐ型エミッタ層１４Ａと、ｎ−型ドリフト層１３、高濃度ヒ素層１２，及び、高濃度リン層１１を含みベース電極１６Ａに接続されたベース層と、ｐ＋型コレクタ層２３とを有し、これらが、エミッタ電極を構成する上部電極２１Ａと、コレクタ電極を構成する下部電極２２Ａとの間に挟まれた構造を有する。ｐ型コレクタ層２３を有する半導体基板は、例えば、図１に示した基板１０と、高濃度にボロン等がドープされた別の基板とを貼り合わせて形成することが出来る。
【００２９】
本実施形態例の半導体装置も、第１の実施形態例の半導体装置と同様に、高濃度ヒ素層１２が、リンの拡散を防止するバリア層として機能するので、トランジスタのオフ時に、薄い膜厚のｎ−型ドリフト層１３内でも空乏層が十分に拡がり、必要なオフ耐圧が得られる。
【００３０】
図６は、本発明の第３の実施形態例の半導体装置を示す。本実施形態例の半導体装置は、縦型ＭＯＳＦＥＴのゲート電極及びｐ型ベース層の形状が第１の半導体装置と異なっている。本実施形態例では、ｎ−型ドリフト層１３の表面部分に、格子状のゲート電極１６Ｂの各帯片の縁部に対応してｐ型ベース層１４Ｂが配設されており、各ｐ型ベース層１４Ｂの表面部分には１つのｎ＋型ソース層１５Ｂが形成されている。ゲート電極１６Ｂは、双方のｎ＋型ソース層１５Ｂ及びｐ型ベース層１４Ｂの上部に、ゲート絶縁膜２０Ｂを隔てて配置される。その他の構成は、第１の実施形態例の半導体装置と同様である。
【００３１】
本実施形態例の半導体装置も、第１の実施形態例の半導体装置と同様に、高濃度ヒ素層１２がリンの拡散を防止するバリア層として機能するので、縦型ＭＯＳＦＥＴのオフ時に、薄い膜厚のｎ−型ドリフト層１３内で空乏層が十分に拡がり、必要なオフ耐圧が得られる。なお、何れの実施形態例においても、高濃度ヒ素層１２に代えて、高濃度アンチモン層を採用することが出来る。
【００３２】
本発明の半導体装置は、電力分野で好適に用いられ、例えば、２次電池の過充電又は過放電を防止する保護回路に適している。
【００３３】
以上、本発明をその好適な実施形態例に基づいて説明したが、本発明の半導体基板及び半導体装置は、上記実施形態例の構成にのみ限定されるものではなく、上記実施形態例の構成から種々の修正及び変更を施したものも、本発明の範囲に含まれる。
【図面の簡単な説明】
【００３４】
【図１】本発明の一実施形態例に係る半導体基板の断面図。
【図２】本発明の第１の実施形態例の半導体装置の断面図。
【図３】本発明の第１の実施形態例の半導体装置の平面図。
【図４】本発明及び従来の半導体装置における不純物分布のプロファイル。
【図５】本発明の第２の実施形態例の半導体装置の断面図。
【図６】本発明の第３の実施形態例の半導体装置の断面図。
【図７】従来の半導体装置の断面図。
【図８】シリコン中のドナーの各温度における拡散係数を示すグラフ。
【符号の説明】
【００３５】
１０：シリコン（半導体）基板
１１：高濃度リン層
１２：高濃度ヒ素層
１３：ｎ−型ドリフト層
１４、１４Ｂ：ｐ型ベース層
１４Ａ：ｐ型エミッタ層
１５、１５Ｂ：ｎ＋型ソース層
１５Ａ：ｎ＋型高濃度層
１６、１６Ｂ：ゲート電極
１６Ａ：ベース電極
１７：層間絶縁膜
１８：バリア膜
１９：トレンチ
２０、２０Ｂ：ゲート絶縁膜
２０Ａ：ベース絶縁膜
２１、２１Ａ：上部電極
２２、２２Ｂ：下部電極
２３：ｐ型コレクタ層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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