(57)【要約】【課題】被検査メモリに対して常に特定のデータしか書き込めないため、新規にメモリ検査パターンを追加する場合に、ＢＩＳＴ回路を大幅に変更する必要があった。【解決手段】アドレス発生器１１によるアドレスのアクセス順を変更のための変更用データを設定可能なアドレス変更用レジスタ１５と、アドレス発生器１１からのアドレスとアドレス変更用レジスタ１５からの変更用データとの排他的論理和を演算して被検査メモリ１２のアドレス入力に出力する排他的論理和回路１６と、被検査メモリ１２とデータ発生器１３およびデータ比較器１４との間に介挿された論理反転回路１８と、論理反転回路１８における反転のパターンを決める反転パターンデータを設定可能で、クロックに同期して反転パターンデータをシフトさせながら出力する反転パターン設定用レジスタ１７を備えている。【選択図】  図１
2005004822.tif 000002
【特許請求の範囲】
【請求項１】
クロックに同期して、アドレス発生器によるアドレスに従ってデータ発生器からのテスト用データを被検査メモリに書き込み、前記書き込んだデータを読み出して前記データ発生器からのテスト用データと比較するように構成された半導体集積回路であって、
アドレスアクセス順変更のための変更用データを設定可能なアドレス変更用レジスタと、
前記アドレス発生器からのアドレスと前記アドレス変更用レジスタからの変更用データとの排他的論理和を演算して前記被検査メモリのアドレス入力に出力する排他的論理和回路と
を備えた自己テスト機能付きの半導体集積回路。
【請求項２】
さらに、前記被検査メモリと前記データ発生器および前記データ比較器との間に介挿された論理反転回路と、
前記論理反転回路における反転のパターンを決める反転パターンデータを設定可能で、前記クロックに同期して前記反転パターンデータをシフトさせながら前記論理反転回路に出力する反転パターン設定用レジスタと
を備えた請求項１に記載の自己テスト機能付きの半導体集積回路。
【請求項３】
前記反転パターン設定用レジスタは、前記クロックにより周期的にデータシフトするシフトレジスタに構成され、前記シフトレジスタのＬＳＢ信号を前記論理反転回路に出力するように構成されている請求項２に記載の自己テスト機能付きの半導体集積回路。
【請求項４】
さらに、前記被検査メモリのコントロール端子に印加するコントロールパターンデータを設定可能で、前記クロックに同期して前記コントロールパターンデータをシフトさせながら前記被検査メモリに出力するメモリコントロール用レジスタを備えた請求項１から請求項３までのいずれかに記載の自己テスト機能付きの半導体集積回路。
【請求項５】
前記メモリコントロール用レジスタは、前記クロックにより周期的にデータシフトする複数のシフトレジスタから構成され、前記複数のシフトレジスタそれぞれのＬＳＢ信号を前記被検査メモリに出力するように構成されている請求項４に記載の自己テスト機能付きの半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クロックに同期して、アドレス発生器によるアドレスに従ってデータ発生器からのテスト用データを被検査メモリに書き込み、前記書き込んだデータを読み出して前記データ発生器からのテスト用データ（期待値）と比較するように構成された自己テスト機能付きの半導体集積回路にかかわり、特には、テスト用データがプログラマブルに構成されたもの関する。
【０００２】
【従来の技術】
テスト容易化設計の１つにメモリＢＩＳＴ（Ｂｕｉｌｔ−ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ：組み込み自己テスト）がある。従来のメモリＢＩＳＴ回路として、図２に示すように、アドレス発生器２１とデータ発生器２２およびデータ比較器２３を備え、クロックＣＬＫに同期して、アドレス発生器２１によるアドレスに従ってデータ発生器２２からのテスト用データを被検査メモリ２４に書き込み、書き込んだデータを読み出して、データ比較器２３においてデータ発生器２２からのテスト用データ（期待値）と比較するように構成されたものがある。
【０００３】
アドレス発生器２１はクロックＣＬＫのカウント数に応じてシフトさせながらアドレスを被検査メモリ２４に出力し、データ発生器２２はクロックＣＬＫのカウント数に応じてシフトさせながらテスト用データを被検査メモリ２４に出力する。被検査メモリ２４はメモリコントロール信号に応じて書き込み、読み出しを行う。被検査メモリ２４は、クロックＣＬＫに同期して指定されたアドレスに入力したテスト用データを書き込み、また、クロックＣＬＫに同期して書き込みデータの読み出しを行い、データ比較器２３に出力する。データ比較器２３は、クロックＣＬＫに同期して、データ発生器２２からのテスト用データ（期待値）と被検査メモリ２４から読み出したデータの比較を行い、判定信号を出力する。これにより、メモリの検査を実現している。
【０００４】
別の形態として、テストパターン生成器を備えたものも知られている。ＢＩＳＴ制御回路は、ＢＩＳＴ命令用メモリからプログラムデータを読み出してテストパターン生成器に出力し、テストパターン生成器は入力したプログラムデータに従ってテストパターンデータを生成し、被検査メモリに書き込む。データ比較器（テスト結果解析器）は被検査メモリから読み出したデータと期待値パターンデータ（テストパターンデータ）とを比較する。この場合に、ＢＩＳＴ命令用メモリに対して与えるテストパターンデータを任意に変更することにより、種々のテストパターンでテストを行うことができる。そして、回路規模の増大を抑制するために、ＢＩＳＴ命令用メモリについて、これをスキャンパスレジスタで兼用する構成が開示されている（例えば、特許文献１参照）。
【０００５】
【特許文献１】
特開２００１−２９７５９８号公報（第３−５頁、第１−２図）
【０００６】
【発明が解決しようとする課題】
上記の図２に示した従来技術においては、アドレス発生器２１およびデータ発生器２２は常にクロックカウント数に応じて常に特定のデータしか出力できないため、新規にメモリ検査パターンを追加しようとした場合、ＢＩＳＴ回路を大幅に変更する必要があった。
【０００７】
なお、特許文献１のものは、類似の技術であり、直接には関係しない。
【０００８】
本発明は、このような事情に鑑みて創作したものであり、デバイスの回路を変更することなく、任意のアドレス順、任意のデータで検査を行うことができるようにすることを目的としている。
【０００９】
【課題を解決するための手段】
上記の課題を解決するために、本発明は次のような手段を講じる。
【００１０】
第１の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、クロックに同期して、アドレス発生器によるアドレスに従ってデータ発生器からのテスト用データを被検査メモリに書き込み、前記書き込んだデータを読み出して前記データ発生器からのテスト用データ（期待値）と比較するように構成された半導体集積回路であって、アドレスアクセス順変更のための変更用データを設定可能なアドレス変更用レジスタと、前記アドレス発生器からのアドレスと前記アドレス変更用レジスタからの変更用データとの排他的論理和を演算して前記被検査メモリのアドレス入力に出力する排他的論理和回路とを備えた構成としている。
【００１１】
この構成による作用は次のとおりである。アドレス発生器は、それが出力するアドレスをスキャンすることにより、被検査メモリのアドレスについて周期的に全アドレスを指し示す。アドレス変更用レジスタには、アドレス発生器から出力されるアドレスのアクセス順を変更するための変更用データを任意に設定可能である。排他的論理和回路には、アドレス発生器からの通常のアクセス順を伴うアドレスとアドレス変更用レジスタからの変更用データとが入力され、ビットごとに排他的論理和がとられる。変更用データが論理“０”のビットではアドレス発生器からのアドレスビットデータが出力され、変更用データが論理“１”のビットではアドレス発生器からのアドレスビットデータの反転論理が出力される。複数のビットでこのような排他的論理和演算が行われ、その結果として、被検査メモリに対する直接のアドレスが変更される。換言すると、被検査メモリのアドレスに対するアクセス順が変更される。その変更後のアクセス順は、アドレス変更用レジスタに設定する変更用データに応じて変更することが可能である。データ発生器から被検査メモリに書き込まれるテスト用データが同一でも、その書き込みアドレスが変化すれば、結果的に書き込みデータが変更されたことになる。書き込みデータの変更を変更用データの設定変更で実現しており、ＢＩＳＴ回路の変更なしに、書き込みデータを変更することができる。なお、被検査メモリを通常モードで動作させるときは、アドレス変更用レジスタの全ビットを論理“０”にすればよい。
【００１２】
第２の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、上記の第１の解決手段において、さらに、前記被検査メモリと前記データ発生器および前記データ比較器との間に介挿された論理反転回路と、前記論理反転回路における反転のパターンを決める反転パターンデータを設定可能で、前記クロックに同期して前記反転パターンデータをシフトさせながら前記論理反転回路に出力する反転パターン設定用レジスタとを備えた構成とされている。
【００１３】
この構成による作用は次のとおりである。論理反転回路は、データ発生器からのテスト用データをそのままスルーさせて被検査メモリに与えるとともに被検査メモリから読み出したデータをそのままスルーさせてデータ比較器に与える状態と、データ発生器からのテスト用データを論理反転させて被検査メモリに与えるとともに被検査メモリから読み出したデータを論理反転させてデータ比較器に与える状態とに切り換え可能となっている。この論理反転回路における論理反転の有効・無効を切り換えるタイミングを制御するのが反転パターン設定用レジスタである。反転パターン設定用レジスタには、論理反転回路を有効にしたいタイミングを決めるための反転パターンデータを任意に設定可能である。反転パターン設定用レジスタに設定された反転パターンデータは、クロックに同期してシフトされ、順次に論理反転回路に出力される。結果として、被検査メモリへの書き込みデータは、反転パターンデータに応じて反転・非反転が行われる。これにより、各アドレスに合わせて、任意のテスト用データを被検査メモリに印加することができる。また、被検査メモリの検査で比較するデータは必ず書き込みを行ったデータのため、読み出しデータについても書き込みデータと同様の論理反転を行うことで、読み出しデータと書き込みデータとの比較が可能となる。なお、被検査メモリを通常モードで動作させるときは、反転パターン設定用レジスタの全ビットを論理“０”にすればよい。
【００１４】
上記において好ましい態様は、前記反転パターン設定用レジスタについて、これが前記クロックにより周期的にデータシフトするシフトレジスタに構成され、このシフトレジスタのＬＳＢ信号（最下位ビット）を前記論理反転回路に出力するように構成されていることである。クロックに同期した反転パターンデータのシフト動作が容易に実現できる。
【００１５】
第３の解決手段として、本発明による自己テスト機能付きの半導体集積回路は、上記の半導体集積回路において、さらに、前記被検査メモリのコントロール端子に印加するコントロールパターンデータを設定可能で、前記クロックに同期して前記コントロールパターンデータをシフトさせながら前記被検査メモリに出力するメモリコントロール用レジスタを備えた構成とされている。
【００１６】
この構成による作用は次のとおりである。システムを通常モードで動作させたり、スキャンテスト時にシフト動作させたりすることに加えて、当該の被検査メモリへの書き込みデータの変更において、書き込み動作と読み出し動作とを適正に切り換え制御することができる。
【００１７】
上記において好ましい態様は、前記メモリコントロール用レジスタについて、これが前記クロックにより周期的にデータシフトする複数のシフトレジスタから構成され、前記複数のシフトレジスタそれぞれのＬＳＢ信号を前記被検査メモリに出力するように構成されていることである。クロックに同期したコントロールパターンデータのシフト動作が容易に実現できる。
【００１８】
【発明の実施の形態】
図１は本発明の実施の形態における自己テスト機能付きの半導体集積回路の構成を示すブロック図である。
【００１９】
図１において、１１はアドレス発生器、１２は検査対象のメモリ（被検査メモリ）、１３はデータ発生器、１４はデータ比較器、１５はフリップフロップ群からなるアドレス変更用レジスタ、１６は排他的論理和（ＸＯＲ）回路、１７はシフトレジスタからなる反転パターン設定用レジスタ、１８は論理反転回路（インバータ）、１９はシフトレジスタ１９ａ，１９ｂ…１９ｎからなるメモリコントロール用レジスタである。
【００２０】
アドレス発生器１１はクロックＣＬＫに同期して検査アドレスを発生し、データ発生器１３はクロックＣＬＫに同期してテスト用データを発生し、データ比較器１４はクロックＣＬＫに同期してデータ比較を行い、判定信号を出力する。データ発生器１３およびデータ比較器１４と被検査メモリ１２との間に論理反転回路１８が介挿されている。
【００２１】
反転パターン設定用レジスタ１７は、クロックＣＬＫに同期して周期的にデータシフトし、そのＬＳＢ信号を論理反転回路１８に出力するように構成されている。論理反転回路１８は反転パターン設定用レジスタ１７からのＬＳＢ信号が“０”のときは非反転であり、ＬＳＢ信号が“１”のときは反転となる。
【００２２】
メモリコントロール用レジスタ１９におけるシフトレジスタ１９ａ，１９ｂ…１９ｎは、クロックＣＬＫに同期して周期的にデータシフトし、被検査メモリ１２に対するメモリコントロール信号を生成し、被検査メモリ１２に出力するように構成されている。
【００２３】
排他的論理和回路１６は、アドレス発生器１１から出力されるアドレスとアドレス変更用レジスタ１５から出力される変更用データとの排他的論理和を演算し、その排他的論理和信号を直接のメモリアドレスとして被検査メモリ１２に出力するように構成されている。
【００２４】
アドレス変更用レジスタ１５、反転パターン設定用レジスタ１７、論理反転回路１８およびメモリコントロール用レジスタ１９に任意の値を設定することにより、アドレス発生器１１やデータ発生器１３が本来発生するデータおよびメモリコントロール信号を任意に変更することができる。
【００２５】
アドレス変更用レジスタ１５に設定するビット列に応じてアドレス中の任意のビットを反転させることができる。アドレス発生器１１から出力されるアドレスのビット列を、
Ａ１，Ａ２，Ａ３，…，Ａｊ，…Ａｎ
とし、アドレス変更用レジスタ１５から出力される変更用データのビット列を、
Ｆ１，Ｆ２，Ｆ３，…，Ｆｊ，…Ｆｎ
とし、排他的論理和回路１６から出力される排他的論理和信号のビット列を、
Ｘ１，Ｘ２，Ｘ３，…，Ｘｊ，…Ｘｎ
とすると、
2005004822.tif 000003
である。ここで、Ｘｊ＝ＸＯＲ（Ａｊ，Ｆｊ）を例にとると、Ｆｊ＝０のときは、
Ｘｊ＝ＸＯＲ（Ａｊ，０）＝Ａｊ
であり、Ｆｊ＝１のときは、
Ｘｊ＝ＸＯＲ（Ａｊ，１）＝／Ａｊ
である。ここで、“／”（スラッシュ）は論理反転を意味する。
【００２６】
したがって、アドレス変更用レジスタ１５から出力される変更用データのビット列｛Ｆ１，Ｆ２，Ｆ３，…，Ｆｊ，…Ｆｎ｝をどのように設定するかに応じて、排他的論理和信号のアドレス｛Ｘ１，Ｘ２，Ｘ３，…，Ｘｊ，…Ｘｎ｝を任意に変更することができる。
【００２７】
例えば、｛Ｆ１，Ｆ２，Ｆ３，…，Ｆｊ，…Ｆｎ｝＝｛０，０，１，…０，…，１｝とすると、
｛Ｘ１，Ｘ２，Ｘ３，…，Ｘｊ，…Ｘｎ｝＝｛Ａ１，Ａ２，／Ａ３，…，Ａｊ，…／Ａｎ｝
となる。また、｛Ｆ１，Ｆ２，Ｆ３，…，Ｆｊ，…Ｆｎ｝＝｛１，０，１，…１，…，０｝とすると、
｛Ｘ１，Ｘ２，Ｘ３，…，Ｘｊ，…Ｘｎ｝＝｛／Ａ１，Ａ２，／Ａ３，…，／Ａｊ，…Ａｎ｝
となる。
【００２８】
アドレス発生器１１から出力されるアドレスは、周期的に全アドレスを指し示す。したがって、アドレス変更用レジスタ１５と排他的論理和回路１６とを用いてアドレスの任意のビットを反転することにより、アドレスのアクセス順を変更することができる。
【００２９】
次に、論理反転回路１８の機能について説明する。
【００３０】
データ発生器１３から出力されるビット列Ｄｘを、
Ｄｘ＝｛Ｄ１，Ｄ２，Ｄ３，…，Ｄｎ｝
とする。論理反転回路１８から被検査メモリ１２に出力されるビット列Ｉｘを、
Ｉｘ＝｛Ｉ１，Ｉ２，Ｉ３，…，Ｉｎ｝
とする。また、被検査メモリ１２から読み出されるビット列Ｋｘを、
Ｋｘ＝｛Ｋ１，Ｋ２，Ｋ３，…，Ｋｎ｝
とする。論理反転回路１８からのデータ比較器１４に出力されるビット列Ｅｘを、
Ｅｘ＝｛Ｅ１，Ｅ２，Ｅ３，…，Ｅｎ｝
とする。
【００３１】
データ比較器１４では、書き込みに出力した期待値としてのビット列Ｄｘと読み出したビット列Ｅｘとを比較する。
【００３２】
反転パターン設定用レジスタ１７のＬＳＢ信号＝０のときは、論理反転回路１８は非反転状態であり、Ｉｘ＝Ｄｘであり、また、Ｅｘ＝Ｋｘである。
【００３３】
ビット列Ｄｘとビット列Ｅｘとを比較して、Ｅｘ＝Ｄｘであれば、Ｋｘ＝Ｉｘであることから、被検査メモリ１２における書き込み動作および読み出し動作が適正に行われたと判定される。
【００３４】
一方、ＬＳＢ信号＝１のときは、論理反転回路１８は反転状態であり、Ｉｘ＝／Ｄｘ（つまり、／Ｉｘ＝Ｄｘ）であり、また、Ｅｘ＝／Ｋｘ＝｛／Ｋ１，／Ｋ２，／Ｋ３，…，／Ｋｎ｝である。
【００３５】
ビット列Ｄｘとビット列Ｅｘとを比較して、Ｅｘ＝Ｄｘであれば、／Ｋｘ＝／Ｉｘであることから、被検査メモリ１２における書き込み動作および読み出し動作が適正に行われたと判定される。
【００３６】
テスト用データの書き込みについて、一定周期で反転、非反転を繰り返すことにより、各アドレスに合わせて任意のテスト用データを被検査メモリ１２に書き込むことができる。
【００３７】
また、メモリデバイスの検査で比較するデータは、上記のように必ず書き込みを行ったデータであり、書き込み時も読み出し時も同じインバータ動作をさせるため、周期的な変更にかかわらず比較が可能となる。
【００３８】
また、被検査メモリ１２のコントロール信号についても、メモリコントロール用レジスタ１９での設定に応じて任意に変更できるため、必要に応じたメモリ制御状態を実現できる。
【００３９】
【発明の効果】
以上のように本発明によれば、被検査メモリのアドレスに対するアクセス順を変更することを通じてテスト用データの変更を実現しており、ＢＩＳＴ回路の変更なしに、書き込みデータを変更することができる。
【００４０】
また、被検査メモリとデータ発生器およびデータ比較器との間に論理反転回路を介挿し、この論理反転回路を制御することにより、各アドレスに合わせて、任意のテスト用データを被検査メモリに印加することができ、また、適正に比較することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態における自己テスト機能付きの半導体集積回路の構成を示すブロック図
【図２】従来の技術における自己テスト機能付きの半導体集積回路の構成を示すブロック図
【符号の説明】
１１：アドレス発生器
１２：被検査メモリ
１３：データ発生器
１４：データ比較器
１５：アドレス変更用レジスタ
１６：排他的論理和回路
１７：反転パターン設定用レジスタ
１８：論理反転回路
１９：メモリコントロール用レジスタ
１９ａ，１９ｂ…１９ｎ：シフトレジスタ
ＣＬＫ：クロック
【図１】
2005004822.tif 000004
【図２】
2005004822.tif 000005