(57)【要約】【課題】  トランジスタが形成される半導体層の膜厚が薄い場合においても、しきい値を安定して設定できるようにする。【解決手段】  半導体層４ａ上にＰ型ゲート電極７ａを形成するとともに、半導体層４ｂ上にＮ型ゲート電極７ｂを形成し、Ｎ型不純物のイオン注入Ｐ５を半導体層４ａに行うことにより、Ｎ型ソース／ドレイン層１０ａを半導体層４ａに形成し、Ｐ型不純物のイオン注入Ｐ６を半導体層４ｂに行うことにより、Ｐ型ソース／ドレイン層１０ｂを半導体層４ｂに形成することにより、Ｎチャンネル型電界効果トランジスタにＰ型ゲート電極７ａ、Ｐチャンネル型電界効果トランジスタにＮ型ゲート電極７ｂをそれぞれ用いるようにする。【選択図】      図１
2005332980.tif 000002
【特許請求の範囲】
【請求項１】
電界効果型トランジスタのチャンネル型とゲート電極の導電型が互いに異なることを特徴とする半導体装置。
【請求項２】
Ｐチャンネル型電界効果トランジスタにはＮ型多結晶シリコンゲート、Ｎチャンネル型電界効果トランジスタにはＰ型多結晶シリコンゲートが用いられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
絶縁層上に形成された半導体層と、
前記半導体層上に形成されたＰ型ゲート電極と、
前記Ｐ型ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたＮ型ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項４】
絶縁層上に形成された半導体層のボディ領域は、イントリンシック半導体または不純物濃度が１Ｅ＋１５ｃｍ-3以下のＮ型半導体であることを特徴とする請求項３記載の半導体装置。
【請求項５】
絶縁層上に形成された半導体層と、
前記半導体層上に形成されたＮ型ゲート電極と、
前記Ｎ型ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたＰ型ソース／ドレイン層とを備えることを特徴とする半導体装置。
【請求項６】
絶縁層上に形成された半導体層のボディ領域は、イントリンシック半導体または不純物濃度が１Ｅ＋１５ｃｍ-3以下のＰ型半導体であることを特徴とする請求項５記載の半導体装置。
【請求項７】
絶縁体上に配置された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン層を積層する工程と、
前記多結晶シリコン層にＰ型不純物をイオン注入することにより、前記ゲート絶縁膜上にＰ型多結晶シリコン層を形成する工程と、
前記Ｐ型多結晶シリコン層をパターニングすることにより、前記ゲート絶縁膜上にＰ型ゲート電極を形成する工程と、
前記Ｐ型ゲート電極をマスクとして、前記半導体層にＮ型不純物をイオン注入することにより、前記ゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項８】
絶縁体上に配置された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン層を積層する工程と、
前記多結晶シリコン層にＮ型不純物をイオン注入することにより、前記ゲート絶縁膜上にＮ型多結晶シリコン層を形成する工程と、
前記Ｎ型多結晶シリコン層をパターニングすることにより、前記ゲート絶縁膜上にＮ型ゲート電極を形成する工程と、
前記Ｎ型ゲート電極をマスクとして、前記半導体層にＰ型不純物をイオン注入することにより、前記ゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を形成する工程とを備えることを特徴とする半導体装置の製造方法。
【請求項９】
絶縁体上に配置された半導体層上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に多結晶シリコン層を積層する工程と、
前記多結晶シリコン層をパターニングすることにより、前記ゲート絶縁膜上に第１および第２のゲート電極を形成する工程と、
前記第１のゲート電極および前記第２のゲート電極の両側の半導体層を覆うとともに、前記第２のゲート電極および前記第１のゲート電極の両側の半導体層を露出させる第１レジストパターンを形成する工程と、
前記第１レジストパターンをマスクとしてＮ型不純物をイオン注入することにより、前記第２のゲート電極の導電型をＮ型とするとともに、前記第１のゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を前記半導体層に形成する工程と、
前記第１レジストパターンを除去した後、前記第２のゲート電極および前記第１のゲート電極の両側の半導体層を覆うとともに、前記第１のゲート電極および前記第２のゲート電極の両側の半導体層を露出させる第１レジストパターンを形成する工程と、
前記第２レジストパターンをマスクとしてＰ型不純物をイオン注入することにより、前記第１のゲート電極の導電型をＰ型とするとともに、前記第２のゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置および半導体装置の製造方法に関し、特に、完全空乏型電界効果トランジスタをＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板上に形成する方法に適用して好適なものである。
【背景技術】
【０００２】
従来の電界効果トランジスタでは、しきい値の制御を容易化するため、Ｐチャンネル型電界効果トランジスタではＰ+型多結晶シリコンゲート、Ｎチャンネル型電界効果トランジスタではＮ+型多結晶シリコンゲートが用いられている。ここで、ＳＯＩ基板上に電界効果トランジスタを形成する場合には、しきい値を適正化するために、高濃度の不純物をボディ部にドーピングすることが行われている。
【０００３】
また、例えば、特許文献１には、シリコン層の膜厚変動によるしきい値電圧のバラツキを低減するために、Ｎ型ドーパントおよびＰ型ドーパントがそれぞれ適切な分布を持つように、Ｎ型ドーパントおよびＰ型ドーパントをボディ部に重ねてイオン注入する方法が開示されている。
【特許文献１】特開平８−２９３６１０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、完全空乏型電界効果トランジスタでは、ボディ部を完全空乏化するためにＳＯＩ膜厚が薄くなっている。このため、ボディ部の不純物濃度が高いと、しきい値がＳＯＩ膜厚に顕著に影響を受けるようになり、面内でのＳＯＩ膜厚のバラツキによりしきい値が変動するという問題があった。また、ボディ部の不純物濃度が高いと、キャリアの不純物散乱が増大し、移動度の劣化つまり電流が減少するという問題があった。
【０００５】
一方、ボディ部の不純物濃度を低くすると、ＳＯＩ膜厚のバラツキに起因するしきい値の変動は抑制することはできるが、しきい値が低くなり過ぎて、オフ電流の増大を招いたり、エンハンスメント型トランジスタを形成することが困難になるという問題があった。
また、特許文献１に開示された方法では、シリコン層の膜厚変動によるしきい値電圧のバラツキを低減するために、Ｎ型ドーパントおよびＰ型ドーパントにそれぞれ適切な分布を持たせる必要があり、熱によるドーパントの再分布を考慮してイオン注入条件を設定することは困難であるという問題があった。
【０００６】
そこで、本発明の目的は、トランジスタが形成される半導体層の膜厚が薄い場合においても、しきい値を安定して設定することが可能な半導体装置および半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
上述した課題を解決するために、本発明の一態様に係る半導体装置によれば、電界効果型トランジスタのチャンネル型とゲート電極の導電型が互いに異なることを特徴とする。
これにより、電界効果型トランジスタのチャンネル領域のエネルギー障壁を高くすることができ、チャンネル領域の不純物濃度を減少させた場合においても、しきい値が低くなり過ぎないようにすることができる。このため、トランジスタが形成される半導体層の膜厚が薄い場合においても、しきい値を適正に設定することを可能としつつ、チャンネル領域の不純物濃度を減少させることができ、半導体層の膜厚のバラツキによるしきい値の変動を抑制することが可能となるとともに、キャリアの不純物散乱を減少させて、移動度を向上させることができる。
【０００８】
また、本発明の一態様に係る半導体装置によれば、Ｐチャンネル型電界効果トランジスタにはＮ型多結晶シリコンゲート、Ｎチャンネル型電界効果トランジスタにはＰ型多結晶シリコンゲートが用いられていることを特徴とする。
これにより、電界効果型トランジスタのチャンネル型とゲート電極の導電型とを互いに異ならせることが可能となり、電界効果型トランジスタのチャンネル領域のエネルギー障壁を高くすることができる。このため、しきい値を適正に設定することを可能としつつ、チャンネル領域の不純物濃度を減少させることができ、半導体層の膜厚のバラツキによりしきい値の変動を抑制することが可能となるとともに、キャリアの不純物散乱を減少させて、移動度を向上させることができる。
【０００９】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、前記半導体層上に形成されたＰ型ゲート電極と、前記Ｐ型ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたＮ型ソース／ドレイン層とを備えることを特徴とする。
これにより、Ｎチャンネル型電界効果トランジスタにＰ型ゲート電極を用いることができ、ボディ領域のエネルギー障壁を高くすることができる。このため、絶縁層上に形成された半導体層の膜厚が薄い場合においても、しきい値を適正に設定することを可能としつつ、チャンネル領域の不純物濃度を減少させることができ、半導体層の膜厚のバラツキによりしきい値の変動を抑制することが可能となるとともに、キャリアの不純物散乱を減少させて、移動度を向上させることができる。
【００１０】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層のボディ領域は、イントリンシック半導体または不純物濃度が１Ｅ＋１５ｃｍ-3以下のＮ型半導体であることを特徴とする。
これにより、Ｎチャンネル型電界効果トランジスタにＰ型ゲート電極を用いた場合においても、しきい値が高くなり過ぎることを防止することができ、しきい値を適正に設定することができる。
【００１１】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層と、前記半導体層上に形成されたＮ型ゲート電極と、前記Ｎ型ゲート電極の両側にそれぞれ配置されるようにして前記半導体層に形成されたＰ型ソース／ドレイン層とを備えることを特徴とする。
これにより、Ｐチャンネル型電界効果トランジスタにＮ型ゲート電極を用いることができ、ボディ領域のエネルギー障壁を高くすることができる。このため、絶縁層上に形成された半導体層の膜厚が薄い場合においても、しきい値を適正に設定することを可能としつつ、チャンネル領域の不純物濃度を減少させることができ、半導体層の膜厚のバラツキによりしきい値の変動を抑制することが可能となるとともに、キャリアの不純物散乱を減少させて、移動度を向上させることができる。
【００１２】
また、本発明の一態様に係る半導体装置によれば、絶縁層上に形成された半導体層のボディ領域は、イントリンシック半導体または不純物濃度が１Ｅ＋１５ｃｍ-3以下のＰ型半導体であることを特徴とする。
これにより、Ｐチャンネル型電界効果トランジスタにＮ型ゲート電極を用いた場合においても、しきい値が高くなり過ぎることを防止することができ、しきい値を適正に設定することができる。
【００１３】
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコン層を積層する工程と、前記多結晶シリコン層にＰ型不純物をイオン注入することにより、前記ゲート絶縁膜上にＰ型多結晶シリコン層を形成する工程と、前記Ｐ型多結晶シリコン層をパターニングすることにより、前記ゲート絶縁膜上にＰ型ゲート電極を形成する工程と、前記Ｐ型ゲート電極をマスクとして、前記半導体層にＮ型不純物をイオン注入することにより、前記ゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１４】
これにより、Ｐ型ゲート電極が形成された半導体層にＮ型ソース／ドレイン層を自己整合的に形成することができ、製造工程の煩雑化を抑制しつつ、Ｎチャンネル型の空乏型完全電界効果トランジスタを安定して作製することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコン層を積層する工程と、前記多結晶シリコン層にＮ型不純物をイオン注入することにより、前記ゲート絶縁膜上にＮ型多結晶シリコン層を形成する工程と、前記Ｎ型多結晶シリコン層をパターニングすることにより、前記ゲート絶縁膜上にＮ型ゲート電極を形成する工程と、前記Ｎ型ゲート電極をマスクとして、前記半導体層にＰ型不純物をイオン注入することにより、前記ゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を形成する工程とを備えることを特徴とする。
【００１５】
これにより、Ｎ型ゲート電極が形成された半導体層にＰ型ソース／ドレイン層を自己整合的に形成することができ、製造工程の煩雑化を抑制しつつ、Ｐチャンネル型の空乏型完全電界効果トランジスタを安定して作製することができる。
また、本発明の一態様に係る半導体装置の製造方法によれば、絶縁体上に配置された半導体層上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリコン層を積層する工程と、前記多結晶シリコン層をパターニングすることにより、前記ゲート絶縁膜上に第１および第２のゲート電極を形成する工程と、前記第１のゲート電極および前記第２のゲート電極の両側の半導体層を覆うとともに、前記第２のゲート電極および前記第１のゲート電極の両側の半導体層を露出させる第１レジストパターンを形成する工程と、前記第１レジストパターンをマスクとしてＮ型不純物をイオン注入することにより、前記第２のゲート電極の導電型をＮ型とするとともに、前記第１のゲート電極の両側にそれぞれ配置されたＮ型ソース／ドレイン層を前記半導体層に形成する工程と、前記第１レジストパターンを除去した後、前記第２のゲート電極および前記第１のゲート電極の両側の半導体層を覆うとともに、前記第１のゲート電極および前記第２のゲート電極の両側の半導体層を露出させる第１レジストパターンを形成する工程と、前記第２レジストパターンをマスクとしてＰ型不純物をイオン注入することにより、前記第１のゲート電極の導電型をＰ型とするとともに、前記第２のゲート電極の両側にそれぞれ配置されたＰ型ソース／ドレイン層を前記半導体層に形成する工程とを備えることを特徴とする。
【００１６】
これにより、Ｐチャンネル型電界効果トランジスタにＮ型多結晶シリコンゲート、Ｎチャンネル型電界効果トランジスタにＰ型多結晶シリコンゲートをそれぞれ用いた場合においても、Ｐ型ゲート電極およびＰ型ソース／ドレイン層を一括形成することが可能となるとともに、Ｎ型ゲート電極およびＮ型ソース／ドレイン層を一括形成することが可能となる。このため、Ｎ型多結晶シリコンゲートが設けられたＰチャンネル型電界効果トランジスタおよびＰ型多結晶シリコンゲートが設けられたＮチャンネル型電界効果トランジスタを形成する際に、フォトリソグラフィー工程およびイオン注入の回数を減らすことができ、トランジスタが形成される半導体層の膜厚が薄い場合においても、製造工程の煩雑化を抑制しつつ、しきい値を安定して設定することが可能となる。
【発明を実施するための最良の形態】
【００１７】
以下、本発明の実施形態に係る半導体装置およびその製造方法について図面を参照しながら説明する。
図１〜図３は、本発明の第１実施形態に係る半導体装置の製造方法を示す断面図である。
図１（ａ）において、支持基板１上にはＢＯＸ層２が形成され、ＢＯＸ層２上には、素子分離絶縁膜３で素子分離された半導体層４ａ、４ｂが形成されている。ここで、半導体層４ａには、Ｎチャンネル型トランジスタ形成領域Ｒ２が設けられ、半導体層４ｂには、Ｐチャンネル型トランジスタ形成領域Ｒ１が設けられている。また、素子分離絶縁膜３には、素子分離領域Ｒ３が設けられている。
【００１８】
なお、支持基板１としては、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＳｉＣなどの半導体基板を用いるようにしてもよく、ガラス、サファイアまたはセラミックなどの絶縁性基板を用いるようにしてもよい。また、半導体層４ａ、４ｂの材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＺｎＳｅなどを用いることができ、ＢＯＸ層２としては、例えば、ＳｉＯ2、ＳｉＯＮまたはＳｉ3Ｎ4などの絶縁層または埋め込み絶縁膜を用いることができる。また、半導体層４ａ、４ｂがＢＯＸ層２上に形成された半導体基板としては、例えば、ＳＯＩ基板を用いることができ、ＳＯＩ基板としては、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｇｅｎ）基板、貼り合わせ基板またはレーザアニール基板などを用いることができる。また、半導体層４ａ、４ｂとしては、単結晶半導体層、多結晶半導体層あるいはアモルファス半導体層を用いるようにしてもよい。
【００１９】
また、素子分離領域Ｒ３には、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の他、ＬＯＣＯＳ構造あるいはメサ素子分離構造を形成するようにしてもよい。また、半導体層４ａ、４ｂの膜厚は、完全空乏型電界効果トランジスタを形成する場合、１０〜１００ｎｍ程度の範囲に設定することが好ましい。
そして、Ｐ+、Ａｓ+などのＮ型不純物を半導体層４ａにイオン注入するとともに、Ｂ+、ＢＦ2+などのＰ型不純物を半導体層４ｂにイオン注入することにより、トランジスタのしきい値の調整を行う。
【００２０】
ここで、半導体層４ａのボディ領域は、イントリンシック半導体または不純物濃度が１Ｅ＋１５ｃｍ-3以下のＮ型半導体であることが好ましく、半導体層４ｂのボディ領域は、イントリンシック半導体または不純物濃度が１Ｅ＋１５ｃｍ-3以下のＰ型半導体であることが好ましい。これにより、半導体層４ａ、４ｂの膜厚ばらつきによるしきい値ばらつきを抑制することが可能であり、また、不純物散乱によるキャリアの移動度劣化を抑制することが可能である。
【００２１】
そして、半導体層４ａ、４ｂの熱酸化を行うことにより、半導体層４ａ、４ｂ上にゲート絶縁膜５ａ、５ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜５ａ、５ｂが形成された半導体層４ａ、４ｂ上に多結晶シリコン層６を形成する。
次に、図１（ｂ）に示すように、フォトリソグラフィー技術を用いることにより、半導体層４ｂ上の多結晶シリコン層６を覆うとともに、半導体層４ａ上の多結晶シリコン層６を露出させるレジストパターンＲ１を形成する。そして、レジストパターンＲ１をマスクとして、Ｐ型不純物のイオン注入Ｐ１を多結晶シリコン層６に行うことにより、半導体層４ａ上の多結晶シリコン層６にＰ+型多結晶シリコン膜６ａを形成する。
【００２２】
なお、Ｐ+型多結晶シリコン膜６ａの不純物濃度は、Ｎ+ソース／ドレイン層１０ａの不純物濃度よりも濃くなるようにする。これにより、Ｎ+ソース／ドレイン層１０ａを形成するために、Ｐ型ゲート電極７ａをマスクとしてＰ型不純物をイオン注入した場合においても、Ｐ型ゲート電極７ａの導電型がＮ型に変化することを防止することができる。
次に、図１（ｃ）に示すように、レジストパターンＲ１を除去した後、フォトリソグラフィー技術を用いることにより、半導体層４ａ上のＰ+型多結晶シリコン膜６ａを覆うとともに、半導体層４ｂ上の多結晶シリコン層６を露出させるレジストパターンＲ２を形成する。そして、レジストパターンＲ２をマスクとして、Ｎ型不純物のイオン注入Ｐ２を多結晶シリコン層６に行うことにより、半導体層４ｂ上の多結晶シリコン層６にＮ+型多結晶シリコン膜６ｂを形成する。
【００２３】
なお、Ｎ+型多結晶シリコン膜６ｂの不純物濃度は、Ｐ+ソース／ドレイン層１０ｂの不純物濃度よりも濃くなるようにする。これにより、Ｐ+ソース／ドレイン層１０ｂを形成するために、Ｎ型ゲート電極７ｂをマスクとしてＮ型不純物をイオン注入した場合においても、Ｎ型ゲート電極７ｂの導電型がＰ型に変化することを防止することができる。
次に、図１（ｄ）に示すように、レジストパターンＲ２を除去した後、フォトリソグラフィー技術およびエッチング技術を用いて、Ｐ+型多結晶シリコン膜６ａおよびＮ+型多結晶シリコン膜６ｂのパターニングを行うことにより、半導体層４ａ上にＰ型ゲート電極７ａを形成するとともに、半導体層４ｂ上にＮ型ゲート電極７ｂを形成する。
【００２４】
次に、図２（ａ）に示すように、フォトリソグラフィー技術を用いることにより、半導体層４ｂを覆うとともに、半導体層４ａを露出させるレジストパターンＲ３を形成する。そして、レジストパターンＲ３をマスクとして、Ｎ型不純物のイオン注入Ｐ３を半導体層４ａに行うことにより、ゲート電極７ａの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ（Ｌｉｇｈｔｌｙ  ＤｏＰｅｄ  ＤｒａｉＮ）層８ａを半導体層４ａに形成する。
【００２５】
次に、図２（ｂ）に示すように、レジストパターンＲ３を除去した後、フォトリソグラフィー技術を用いることにより、半導体層４ａを覆うとともに、半導体層４ｂを露出させるレジストパターンＲ４を形成する。そして、レジストパターンＲ４をマスクとして、Ｐ型不純物のイオン注入Ｐ４を半導体層４ｂに行うことにより、ゲート電極７ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層８ｂを半導体層４ｂに形成する。
【００２６】
次に、図２（ｃ）に示すように、レジストパターンＲ４を除去した後、ＣＶＤなどの方法により、ＬＤＤ層８ａ、８ｂがそれぞれ形成された半導体層４ａ、４ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極７ａ、７ｂの側壁にサイドウォール９ａ、９ｂをそれぞれ形成する。
次に、図３（ａ）に示すように、フォトリソグラフィー技術を用いることにより、半導体層４ｂを覆うとともに、半導体層４ａを露出させるレジストパターンＲ５を形成する。そして、レジストパターンＲ５、ゲート電極７ａおよびサイドウォール９ａをマスクとして、Ｎ型不純物のイオン注入Ｐ５を半導体層４ａに行うことにより、サイドウォール９ａの側方にそれぞれ配置された高濃度不純物導入層からなるＮ型ソース／ドレイン層１０ａを半導体層４ａに形成する。
【００２７】
次に、図３（ｂ）に示すように、レジストパターンＲ５を除去した後、フォトリソグラフィー技術を用いることにより、半導体層４ａを覆うとともに、半導体層４ｂを露出させるレジストパターンＲ６を形成する。そして、レジストパターンＲ６、ゲート電極７ｂおよびサイドウォール９ｂをマスクとして、Ｐ型不純物のイオン注入Ｐ６を半導体層４ｂに行うことにより、サイドウォール９ｂの側方にそれぞれ配置された高濃度不純物導入層からなるＰ型ソース／ドレイン層１０ｂを半導体層４ｂに形成する。そして、図３（ｃ）に示すように、レジストパターンＲ６を除去する。
【００２８】
これにより、Ｎチャンネル型電界効果トランジスタにＰ型ゲート電極７ａ、Ｐチャンネル型電界効果トランジスタにＮ型ゲート電極７ｂをそれぞれ用いることができ、電界効果型トランジスタのボディ領域のエネルギー障壁を高くすることができる。このため、ボディ領域の不純物濃度を減少させた場合においても、しきい値が低くなり過ぎないようにすることができ、電界効果トランジスタが形成される半導体層４ａ、４ｂの膜厚が薄い場合においても、しきい値を適正に設定することを可能としつつ、ボディ領域の不純物濃度を減少させることができる。この結果、半導体層４ａ、４ｂの膜厚のバラツキによるしきい値の変動を抑制することが可能となるとともに、キャリアの不純物散乱を減少させて、移動度を向上させることができる。
【００２９】
図４〜図６は、本発明の第２実施形態に係る半導体装置の製造方法を示す断面図である。
図４（ａ）において、支持基板２１上にはＢＯＸ層２２が形成され、ＢＯＸ層２２上には、素子分離絶縁膜２３で素子分離された半導体層２４ａ、２４ｂが形成されている。ここで、半導体層２４ａには、Ｎチャンネル型トランジスタ形成領域Ｒ１２が設けられ、半導体層２４ｂには、Ｐチャンネル型トランジスタ形成領域Ｒ１１が設けられている。また、素子分離絶縁膜２３には、素子分離領域Ｒ１３が設けられている。そして、Ｐ+、Ａｓ+などのＮ型不純物を半導体層２４ａにイオン注入するとともに、Ｂ+、ＢＦ2+などのＰ型不純物を半導体層２４ｂにイオン注入することにより、トランジスタのしきい値の調整を行う。
【００３０】
そして、半導体層２４ａ、２４ｂの熱酸化を行うことにより、半導体層２４ａ、２４ｂ上にゲート絶縁膜２５ａ、２５ｂをそれぞれ形成する。そして、ＣＶＤなどの方法により、ゲート絶縁膜２５ａ、２５ｂが形成された半導体層２４ａ、２４ｂ上に多結晶シリコン層２６を形成する。
次に、図４（ｂ）に示すように、フォトリソグラフィー技術およびエッチング技術を用いて、多結晶シリコン膜２６のパターニングを行うことにより、半導体層２４ａ、２４ｂ上にゲート電極２７ａ、２７ｂをそれぞれ形成する。
【００３１】
次に、図５（ａ）に示すように、フォトリソグラフィー技術を用いることにより、半導体層２４ｂを覆うとともに、半導体層２４ａを露出させるレジストパターンＲ１１を形成する。そして、レジストパターンＲ１１をマスクとして、Ｎ型不純物のイオン注入Ｐ１１を半導体層２４ａに行うことにより、ゲート電極２７ａの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２８ａを半導体層２４ａに形成する。
【００３２】
次に、図５（ｂ）に示すように、レジストパターンＲ１１を除去した後、フォトリソグラフィー技術を用いることにより、半導体層２４ａを覆うとともに、半導体層２４ｂを露出させるレジストパターンＲ１２を形成する。そして、レジストパターンＲ１２をマスクとして、Ｐ型不純物のイオン注入Ｐ１２を半導体層２４ｂに行うことにより、ゲート電極２７ｂの両側にそれぞれ配置された低濃度不純物導入層からなるＬＤＤ層２８ｂを半導体層２４ｂに形成する。
【００３３】
次に、図５（ｃ）に示すように、レジストパターンＲ１２を除去した後、ＣＶＤなどの方法により、ＬＤＤ層２８ａ、２８ｂがそれぞれ形成された半導体層２４ａ、２４ｂ上に絶縁層を形成し、ＲＩＥなどの異方性エッチングを用いて絶縁層をエッチバックすることにより、ゲート電極２７ａ、２７ｂの側壁にサイドウォール２９ａ、２９ｂをそれぞれ形成する。
【００３４】
次に、図６（ａ）に示すように、フォトリソグラフィー技術を用いることにより、ＬＤＤ層２８ｂおよびゲート電極２７ａを覆うとともに、ＬＤＤ層２８ａおよびゲート電極２７ｂを露出させるレジストパターンＲ１３を形成する。そして、レジストパターンＲ１３、ゲート電極２７ａおよびサイドウォール２９ａをマスクとして、Ｎ型不純物のイオン注入Ｐ１３を半導体層２４ａおよびゲート電極２７ｂに行うことにより、サイドウォール２９ａの側方にそれぞれ配置された高濃度不純物導入層からなるＮ型ソース／ドレイン層３０ａを半導体層２４ａに形成するとともに、半導体層２４ｂ上にＮ型ゲート電極２７ｂ´を形成する。
【００３５】
次に、図６（ｂ）に示すように、レジストパターンＲ１３を除去した後、フォトリソグラフィー技術を用いることにより、ソース／ドレイン層３０ａおよびＮ型ゲート電極２７ｂ´を覆うとともに、ＬＤＤ層２８ｂおよびゲート電極２７ａを露出させるレジストパターンＲ１４を形成する。そして、レジストパターンＲ１４、ゲート電極２７ｂおよびサイドウォール２９ｂをマスクとして、Ｐ型不純物のイオン注入Ｐ１４を半導体層２４ｂおよびゲート電極２７ａに行うことにより、サイドウォール２９ｂの側方にそれぞれ配置された高濃度不純物導入層からなるＰ型ソース／ドレイン層３０ｂを半導体層２４ｂに形成するとともに、半導体層２４ａ上にＰ型ゲート電極２７ａ´を形成する。そして、図６（ｃ）に示すように、レジストパターンＲ１４を除去する。
【００３６】
これにより、Ｐチャンネル型電界効果トランジスタにＮ型ゲート電極２７ｂ´、Ｎチャンネル型電界効果トランジスタにＰ型ゲート電極２７ａ´をそれぞれ用いた場合においても、Ｐ型ゲート電極２７ａ´およびＰ型ソース／ドレイン層３０ｂを一括形成することが可能となるとともに、Ｎ型ゲート電極２７ｂ´およびＮ型ソース／ドレイン層３０ａを一括形成することが可能となる。このため、Ｎ型ゲート電極２７ｂ´が設けられたＰチャンネル型電界効果トランジスタおよびＰ型ゲート電極２７ａ´が設けられたＮチャンネル型電界効果トランジスタを形成する際に、フォトリソグラフィー工程およびイオン注入の回数を減らすことができ、Ｎチャンネル型電界効果トランジスタおよびＰチャンネル型電界効果トランジスタがそれぞれ形成される半導体層２４ａ、２４ｂの膜厚が薄い場合においても、製造工程の煩雑化を抑制しつつ、Ｎチャンネル型電界効果トランジスタおよびＰチャンネル型電界効果トランジスタのしきい値を安定して設定することが可能となる。
【００３７】
なお、上述した実施形態では、Ｐチャンネル型電界効果トランジスタおよびＮチャンネル型電界効果トランジスタをＳＯＩ基板上に形成する方法について説明したが、チャンネル型電界効果トランジスタおよびＮチャンネル型電界効果トランジスタをバルク基板上に形成する方法に適用してもよい。
【図面の簡単な説明】
【００３８】
【図１】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図２】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図３】本発明の第１実施形態に係る半導体装置の製造方法を示す断面図。
【図４】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図５】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【図６】本発明の第２実施形態に係る半導体装置の製造方法を示す断面図。
【符号の説明】
【００３９】
Ｒ１、Ｒ１１  Ｐチャンネル型トランジスタ形成領域、Ｒ２、Ｒ１２  Ｎチャンネル型トランジスタ形成領域、Ｒ３、Ｒ１３  素子分離領域、１、２１  支持基板、２、２２  ＢＯＸ層、３、２３  素子分離絶縁膜、４ａ、４ｂ、２４ａ、２４ｂ  半導体層、５ａ、５ｂ、２５ａ、２５ｂ  ゲート絶縁膜、６、２６  多結晶シリコン膜、６ａ  Ｐ+型多結晶シリコン膜、６ｂ  Ｎ+型多結晶シリコン膜、７ａ、７ｂ、２７ａ、２７ｂ  ゲート電極、８ａ、２８ａ  Ｎ+ＬＤＤ層、８ｂ、２８ｂ  Ｐ+型ＬＤＤ層、９ａ、９ｂ、２９ａ、２９ｂ  サイドウォールスペーサ、１０ａ、３０ａ  Ｎ+ソース／ドレイン層、１０ｂ、３０ｂ  Ｐ+ソース／ドレイン層、Ｒ１〜Ｒ６、Ｒ１１〜Ｒ１４  レジストパターン、Ｐ１〜Ｐ６、Ｐ１１〜Ｐ１４  イオン注入
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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