(57)【要約】  【課題】  回路規模を最小限に抑え、集積回路内部へのアクセスセキュリティを守りながら、外部集積回路とのパラレル通信を実現する外部バスインターフェース回路を提供する。  【解決手段】  内部ＣＰＵ１０２と内部ＳＲＡＭ１０３とを備えた集積回路１０１に、上記内部ＣＰＵ１０２と上記外部ＣＰＵ１１０の双方からアクセス可能なパラレル通信用ＳＲＡＭ１０４と、上記内部ＣＰＵ１０２からのアクセスと上記外部ＣＰＵ１１０からのアクセスを調停する調停機能１０５ａを有し、上記外部ＣＰＵ１１０から上記内部ＳＲＡＭ１０３へのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路１０５とを備えた外部インターフェースを搭載した。【選択図】  図１
2005038158.tif 000002
【特許請求の範囲】
【請求項１】
内部ＣＰＵと内部ＳＲＡＭとを備えた集積回路に搭載され、上記集積回路の内部ＣＰＵと外部ＬＳＩとのパラレル通信を実行可能な外部バスインターフェース回路であって、
上記内部ＣＰＵと上記外部ＬＳＩの双方からアクセス可能なパラレル通信用ＳＲＡＭと、
上記内部ＣＰＵからのアクセスと上記外部ＬＳＩからのアクセスを調停する調停機能を有し、上記外部ＬＳＩから上記内部ＳＲＡＭへのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路とを備えた、
ことを特徴とする外部バスインターフェース回路。
【請求項２】
請求項１に記載の外部バスインターフェース回路において、
上記パラレル通信用ＳＲＡＭは、一方が上記外部ＬＳＩからアクセス可能な外部バスで接続され、他方が上記内部ＣＰＵからアクセス可能な内部バスで接続されるデュアルポートＳＲＡＭである、
ことを特徴とする外部バスインターフェース回路。
【請求項３】
請求項２に記載の外部バスインターフェース回路において、
上記パラレル通信用ＳＲＡＭは、上記外部ＬＳＩからのデータ書き込み、及び上記内部ＣＰＵへのデータ読み出しを行う第１のＳＲＡＭと、上記内部ＣＰＵからのデータ書き込み、及び上記外部ＬＳＩへのデータ読み出しを行う第２のＳＲＡＭとよりなるものである、
ことを特徴とする外部バスインターフェース回路。
【請求項４】
請求項２に記載の外部バスインターフェース回路において、
上記バスコントロール回路は、パラレル通信の実行状況を監視し、パラレル通信用ＳＲＡＭへのデータ書き込みの開始と同時に、上記パラレル通信用ＳＲＡＭからのデータ読み出しを行うようアクセス制御を行う、
ことを特徴とする外部バスインターフェース回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部バスインターフェースを搭載する集積回路において、この外部バスインターフェースを兼用しながら、外部ＣＰＵとパラレル通信を行う際に、半導体の内部アクセスを防止するセキュリティを保ちながら、パラレル通信を行うための機能に関するものである。
【背景技術】
【０００２】
外部バスインターフェース回路搭載の集積回路は、主に拡張性を要求されるＡＶ機器やコンピュータ周辺機器などに用いられ始めている。また、一つの機器の中に多数の中央演算装置（以下ＣＰＵ）搭載集積回路を搭載し、互いのデータを交換するために、この外部バスインターフェースを用いて通信を行うことが頻繁に行われている。
【０００３】
しかしながら、集積回路内部にデータ機密が保持されている場合、外部からの不正アクセスにより流出してしまう恐れがある。そこで、例えば、特定アドレスへのアクセスしか許可しないセキュリティ回路を設けることで、外部からの不正アクセスを防ぐ技術が開発されている。このようなセキュリティ回路を持った外部バスインターフェース回路は、例えば、特許文献１、特許文献２に開示されている。
【特許文献１】特開平４−２０５０４３号公報
【特許文献２】特開２０００−３２２３１９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、特開平４−２０５０４３号公報に示される技術では、外部からアクセスをするためには、必ずコードを発生する必要があり、さらに、内部に照合部や照合データを保持する必要がある。
【０００５】
また、特開２０００−３２２３１９号公報により示される技術では、セキュリティチェックのために、演算回路とパスワード照合が必要であり、外部に接続される集積回路が増加するに従い、照合が必要なデータ量が増加する。
【０００６】
また、上記従来技術では、特定アドレスにしかアクセスできないため、アドレスパラレル通信に使われるデータ量が増大する近年のＡＶ機器では、セキュリティ回路に必要なアドレスのデータ量も多くなり、結果として、アドレス比較回路も増大することになる。さらに、小容量のパラレル通信用ＳＲＡＭを外部インターフェースへの外付け部品として実装することは、装置全体のコストアップ、実装面積の増加につながるため、集積回路内部への実装が要求されている。
【０００７】
本発明は、上記問題点を解消するためになされたものであり、小規模で、かつ、不正アクセスを防ぐことが可能で、極めて高いセキュリティシステムを実現することのできる外部バスインターフェース回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記課題を解決するために、本発明の請求項１にかかる外部バスインターフェース回路は、内部ＣＰＵと内部ＳＲＡＭとを備えた集積回路に搭載され、上記集積回路の内部ＣＰＵと外部ＬＳＩとのパラレル通信を実行可能な外部バスインターフェース回路であって、上記内部ＣＰＵと上記外部ＬＳＩの双方からアクセス可能なパラレル通信用ＳＲＡＭを備え、さらに、上記内部ＣＰＵからのアクセスと上記外部ＬＳＩからのアクセスを調停する調停機能を有し、上記外部ＬＳＩから上記内部ＳＲＡＭへのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路を備えることを特徴とする。
【０００９】
これにより、外部ＬＳＩからの不正なアクセスにより、内部ＳＲＡＭ領域をアクセス要求されても、内部ＳＲＡＭへのアクセスすることができないセキュリティを保持したパラレル通信が可能なバスインターフェース回路を提供することができる。
【００１０】
また、本発明の請求項２にかかる外部バスインターフェース回路は、請求項１に記載の外部バスインターフェース回路において、上記パラレル通信用ＳＲＡＭは、一方が上記外部ＬＳＩからアクセス可能な外部バスで接続され、他方が上記内部ＣＰＵからアクセス可能な内部バスで接続されるデュアルポートＳＲＡＭであることを特徴とする。
【００１１】
これにより、外部バスへのアクセス負荷を減らすことができ、外部バスを用いて、より多くの外部ＬＳＩを制御することが可能となる。
【００１２】
また、本発明の請求項３にかかる外部バスインターフェース回路は、請求項２に記載の外部バスインターフェース回路において、上記パラレル通信用ＳＲＡＭは、上記外部ＬＳＩからのデータ書き込み、及び上記内部ＣＰＵへのデータ読み出しを行う第１のＳＲＡＭと、上記内部ＣＰＵからのデータ書き込み、及び上記外部ＬＳＩへのデータ読み出しを行う第２のＳＲＡＭとよりなるものであることを特徴とする。
【００１３】
これにより、外部バスと内部バスの接続設計が簡単で、かつ、外部バスへのアクセス負荷を減らすことが可能となり、外部バスを用いて、より多くの外部ＬＳＩを制御することが可能となる。
【００１４】
また、本発明の請求項４にかかる外部バスインターフェース回路は、請求項２に記載の外部バスインターフェース回路において、上記バスコントロール回路は、パラレル通信の実行状況を監視し、パラレル通信用ＳＲＡＭへのデータ書き込みの開始と同時に、上記パラレル通信用ＳＲＡＭからのデータ読み出しを行うようアクセス制御を行うことを特徴とする。
【００１５】
これにより、パラレル通信用デュアルポートＳＲＡＭへの書き込みと、パラレル通信用デュアルポートＳＲＡＭからの読み出しを同時に行うことができ、パラレル通信の処理時間を大幅に削減することができる。
【発明の効果】
【００１６】
本発明の外部バスインターフェース回路によれば、内部ＣＰＵと内部ＳＲＡＭとを備えた集積回路に搭載され、上記集積回路の内部ＣＰＵと外部ＬＳＩとのパラレル通信を実行可能な外部バスインターフェース回路であって、上記内部ＣＰＵと上記外部ＬＳＩの双方からアクセス可能なパラレル通信用ＳＲＡＭと、上記内部ＣＰＵからのアクセスと上記外部ＬＳＩからのアクセスを調停する調停機能を有し、上記外部ＬＳＩから上記内部ＳＲＡＭへのアクセスを受け付けないようにアクセス制御を行うバスコントロール回路とを備えたことより、内部ＳＲＡＭに対する外部からの不正アクセスを未然に防ぐことが可能で、極めて高いセキュリティシステムを実現することができる。
【発明を実施するための最良の形態】
【００１７】
以下に、本発明の実施の形態について図面を参照しながら説明する。なお、ここで示す実施の形態はあくまでも一例であって、必ずしもこの実施の形態に限定されるものではない。
（実施の形態１）
以下に、本発明の実施の形態１にかかる外部バスインターフェース回路について図１、及び図２を用いて説明する。
図１は、本実施の形態１による、外部バスインターフェース回路を搭載した集積回路の構成を示す図である。
【００１８】
集積回路１０１は、中央演算処理装置（内部ＣＰＵ）１０２、内部ＳＲＡＭ１０３、及び外部バスインターフェース回路で構成される。
外部バスインターフェース回路は、通信用ＳＲＡＭ１０４と、バスコントロール回路１０５とを備えたものである。
【００１９】
バスコントロール回路１０５は、調停回路１０５ａとバス回路（図示しない）により構成される。
内部ＣＰＵ１０２は、バスリクエスト信号線１２５、バス許可信号線１２６、リード・ライト選択信号線１２７、アドレスバス１２８、データバス１２９を介してバスコントロール回路１０５と接続されている。
【００２０】
内部ＳＲＡＭ１０３は、リード・ライト選択信号線１２７、アドレスバス１２８、データバス１２９を介してバスコントロール回路１０５と接続されている。
通信用ＳＲＡＭ１０４は、リード・ライト選択信号線１２２、アドレスバス１２３、データバス１２４を介して外部ＬＳＩと接続されている。
【００２１】
外部ＣＰＵ１１０は、バスリクエスト信号線１２０、バス許可信号線１２１、リード・ライト選択信号線１２２、アドレスバス１２３、データバス１２４を介して、集積回路１０１に接続される。
外付部品１１１、外部フラッシュメモリ１１２は、リード・ライト選択信号線１２２、アドレスバス１２３、データバス１２４を介して、集積回路１０１に接続される。
【００２２】
次に、パラレル通信を行う際の動作について図２を用いて説明する。図２において、バスリクエスト信号１，２は、“Ｈ”のとき、バス使用を要請することを示す。バス許可信号１，２は、“Ｈ”のとき、バス使用の許可を示す。リード・ライト選択信号１，２は、“Ｈ”のとき、データ書き込み処理を示し、“Ｌ”のとき、データ読み出し処理を示す。
【００２３】
外部ＣＰＵ１１０が中央演算装置１０２とパラレル通信を行うには、まず、外部ＣＰＵ１１０では、バスリクエスト信号１を“Ｈ”にし、バスコンロトール回路１０５の調停回路１０５ａに対しバスの使用を要請する。バスコンロトール回路１０５の調停回路１０５ａでは、バスが使用されていないことを確認した上で、バス許可信号１を“Ｈ”にし、外部ＣＰＵ１１０に対しバスの使用を許可する。
【００２４】
外部ＣＰＵ１１０がパラレル通信により、データの書込みを行う場合、外部ＣＰＵ１１０では、リード・ライト選択信号１を“Ｈ”にした後、バス許可信号１が“Ｈ”になったことを確認した上で、任意のアドレス１、及びデータ１をそれぞれ、アドレスバス１２３、データバス１２４を介して集積回路１０１側に出力すれば、パラレル通信用ＳＲＡＭ１０４のアドレス１の位置にデータ１が書き込まれる。
【００２５】
また、内部ＣＰＵ１０２がパラレル通信により、外部ＣＰＵ１１０により書き込まれたデータを読み出す場合、内部ＣＰＵ１０２では、バスリクエスト信号２を“Ｈ”にし、バスコントロール回路１０５の調停回路１０５ａにバスの使用を要請する。バスコントロール回路１０５の調停回路１０５ａでは、バスが使用されていないことを確認した上で、内部ＣＰＵ１０２に対しバスの使用許可を知らせるため、バス許可信号２を“Ｈ”にする。そして、内部ＣＰＵ１０２は、バス許可信号２が“Ｈ”であることを確認した後、リード・ライト選択信号２を“Ｌ”にし、任意のアドレス２をアドレスバス１２８を介してバスコントロール１０５に出力すれば、パラレル通信用ＳＲＡＭ１０４のアドレス２からデータが読み出される。
【００２６】
なお、外部ＣＰＵ１１０が不正なアドレスを発行しても、バスインターフェース回路で、内部ＳＲＡＭ１０３へのバスが遮断されているため、内部ＳＲＡＭ１０３にアクセスされることなく、パラレル通信を行うことが可能となる。
【００２７】
このような実施の形態１による外部バスインターフェース回路は、外部バスに接続されたパラレル通信用ＳＲＡＭ１０４と、外部ＬＳＩからのアクセスを制御するバスコントロール回路１０５を備えたことより、外部ＣＰＵ１１０からの不正なアクセスにより、内部ＳＲＡＭ１０３領域をアクセス要求されても、内部ＳＲＡＭ１０３へのアクセスすることができない、セキュリティを保持したパラレル通信が可能なバスインターフェース回路を提供できるものである。
【００２８】
（実施の形態２）
以下に、本発明の実施の形態２にかかる外部バスインターフェース回路について、図３及び図４を用いて説明する。
【００２９】
図３は、本実施の形態２による外部バスインターフェース回路の構成を示す図である。なお、図において、図１と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
【００３０】
パラレル通信用デュアルポートＳＲＡＭ１３０は、一方が、リード・ライト選択信号１２２、アドレスバス１２３、データバス１２４に接続され、他方が、リード・ライト選択信号１２７、アドレスバス１２８、データバス１２９に接続される。
【００３１】
次に、パラレル通信を行う際の動作について図４を用いて説明する。図４において、バスリクエスト信号１，２は、“Ｈ”のとき、バス使用を要請することを示す。バス許可信号１，２は、“Ｈ”のとき、バス使用の許可を示す。リード・ライト選択信号１，２は、“Ｈ”のとき、データ書き込み処理を示し、“Ｌ”のとき、データ読み出し処理を示す。
【００３２】
外部ＣＰＵ１１０が中央演算装置１０２とパラレル通信を行うには、まず、外部ＣＰＵ１１０では、バスリクエスト信号１を“Ｈ”にし、バスコンロトール回路１０５の調停回路１０５ａに対しバスの使用を要請する。バスコンロトール回路１０５の調停回路１０５ａでは、バスが使用されていないことを確認した上で、バス許可信号１を“Ｈ”にし、外部ＣＰＵ１１０に対しバスの使用を許可する。
【００３３】
外部ＣＰＵ１１０がパラレル通信により、データの書込みを行う場合、外部ＣＰＵ１１０では、リード・ライト選択信号１を“Ｈ”にした後、バス許可信号１が“Ｈ”になったことを確認した上で、任意のアドレス１、及びデータ１をそれぞれ、アドレスバス１２３、データバス１２４を介して集積回路１０１側に出力すれば、パラレル通信用デュアルポートＳＲＡＭ１３０のアドレス１にデータ１が書き込まれる。
【００３４】
また、内部ＣＰＵ１０２がパラレル通信により、外部ＣＰＵ１１０により書き込まれたデータを読み出す場合、内部ＣＰＵ１０２では、任意のアドレス２をアドレスバス１２８を介して通信用デュアルポートＳＲＡＭ１３０に出力する。これにより、パラレル通信用ＳＲＡＭ１３０のアドレス２に格納されているデータ２がデータバス１２９を介して読み出される。
【００３５】
このとき、パラレル通信による内部ＣＰＵ１０２への読出しは、アドレスバス１２３、データバス１２４は使用されないことになる。従って、内部ＣＰＵ１０２がＳＲＡＭ通信のデータを読み出している間は、外部ＣＰＵ１１０が、アドレスバス１２３、データバス１２４を用いて、外付け部品１１１やＦＬＡＳＨメモリ１１２対してアクセスを行い制御することが可能となる。
【００３６】
また、外部ＣＰＵ１１０が不正なアドレスを発行しても、バスインターフェース回路で、内部ＳＲＡＭ１０３へのバスが遮断されているため、内部ＳＲＡＭ１０３にアクセスされることなく、パラレル通信を行うことが可能となる。
【００３７】
このような実施の形態２による外部バスインターフェース回路は、一方が、リード・ライト選択信号１２２、アドレスバス１２３、データバス１２４に接続され、他方が、リード・ライト選択信号１２７、アドレスバス１２８、データバス１２９に接続されるパラレル通信用デュアルポートＳＲＡＭ１３０と、外部ＬＳＩからのアクセスを制御するバスコントロール回路１０５を備えたことにより、外部バスへのアクセス負荷を減らすことができ、外部バスを用いて、より多くの外部ＬＳＩを制御することが可能となる。また、外部ＣＰＵ１１０からの不正なアクセスにより、内部ＳＲＡＭ１０３領域をアクセス要求されても、内部ＳＲＡＭ１０３へアクセスすることができない、セキュリティを保持したパラレル通信が可能なバスインターフェース回路を提供できるものである。
【００３８】
（実施の形態３）
以下に、本発明の実施の形態３にかかる外部バスインターフェース回路について図５を用いて説明する。
図５は、本実施の形態３による外部バスインターフェース回路の構成を示す図である。なお、図において、図１と同じまたは相当する構成要素については同じ符号を用いる。
【００３９】
外部書込用デュアルポートＳＲＡＭ１３１は、一方が、リード・ライト選択信号１２２、アドレスバス１２３、データバス１２４に接続され、他方が、リード・ライト選択信号１２７、アドレスバス１２８、データバス１２９に接続される。
【００４０】
外部読込用デュアルポートＳＲＡＭ１３２は、一方が、リード・ライト選択信号１２２、アドレスバス１２３、データバス１２４に接続され、他方が、リード・ライト選択信号１２７、アドレスバス１２８、データバス１２９に接続される。
【００４１】
次に、パラレル通信を行う際の動作について説明する。なお、本実施の形態３による外部インターフェース回路を搭載した集積回路の動作は、上記実施の形態２の動作とほとんど同じであるため、詳細な動作については省略する。
【００４２】
外部ＣＰＵ１１０が中央演算装置１０２とパラレル通信を行うには、まず、外部ＣＰＵ１１０は、バスコンロトール回路１０５の調停回路１０５ａに対しバスの使用を要請する。そして、バスコンロトール回路１０５の調停回路１０５ａは、バスが使用されていないことを確認した上で、外部ＣＰＵ１１０に対しバスの使用を許可する。
【００４３】
外部ＣＰＵ１１０がパラレル通信により、データの書き込みを行う場合、外部書込み用デュアルポートＳＲＡＭ１３１に対して行い、データの読み出しを行う場合、外部読込み用デュアルポートＳＲＡＭ１３２に対して行う。
【００４４】
また、内部ＣＰＵ１０２がパラレル通信により、データの書き込みを行う場合、外部読込み用デュアルポートＳＲＡＭ１３２に対して行い、データの読み出しを行う場合、外部書込み用デュアルポートＳＲＡＭ１３１に対して行う。
【００４５】
このような実施の形態３による外部バスインターフェース回路は、パラレル通信用デュアルポートＳＲＡＭとして、外部ＣＰＵ１１０からのデータを書き込むパラレル通信書込専用と内部ＣＰＵ１０２にデータを読み出すパラレル通信読込専用とを兼ねたＳＲＡＭ１３１と、外部ＣＰＵ１１０にデータを読み出すパラレル通信読込専用と、内部ＣＰＵ１０２からのデータを書き込むパラレル通信書込み専用とを兼ねたＳＲＡＭ１３２を備えるようにしたので、外部バスと内部バスの接続設計が簡単で、かつ、外部バスへのアクセス負荷を減らすことが可能となり、外部バスを用いて、より多くの制御をすることが可能となる。また、外部ＣＰＵ１１０からの不正なアクセスにより、内部ＳＲＡＭ１０３領域をアクセス要求されても、内部ＳＲＡＭ１０３へのアクセスすることができない、セキュリティを保持したパラレル通信が可能なバスインターフェース回路を提供できるものである。
【００４６】
（実施の形態４）
以下に、本発明の実施の形態４にかかる外部バスインターフェース回路について図６、及び図７を用いて説明する。
【００４７】
図６は、本実施の形態４にかかる外部バスインターフェース回路の構成を示す図である。なお、図において、図５と同一または相当する構成要素については同じ符号を用い、その説明を省略する。
内部ＣＰＵ書込開始信号線１４１、外部ＣＰＵ書込開始信号線１４２はそれぞれ、外部ＣＰＵ１１０と内部ＣＰＵ１０２とを接続している。
【００４８】
次に、パラレル通信を行う際の動作について図７を用いて説明する。図７において、バスリクエスト信号１，２は、“Ｈ”のとき、バス使用を要請することを示す。バス許可信号１，２は、“Ｈ”のとき、バス使用の許可を示す。リード・ライト選択信号１，２は、“Ｈ”のとき、データ書き込み処理を示し、“Ｌ”のとき、データ読み出し処理を示す。内部ＣＰＵ書込開始信号、外部ＣＰＵ書込開始信号は、“Ｈ”のとき、内部ＣＰＵまたは外部ＣＰＵによるデータ書き込み処理の開始を示す。
【００４９】
外部ＣＰＵ１１０が中央演算装置１０２とパラレル通信を行うには、まず、外部ＣＰＵ１１０では、バスリクエスト信号１を“Ｈ”にし、バスコンロトール回路１０５の調停回路１０５ａに対しバスの使用を要請する。バスコンロトール回路１０５の調停回路１０５ａでは、バスが使用されていないことを確認した上で、バス許可信号１を“Ｈ”にし、外部ＣＰＵ１１０に対しバスの使用を許可する。
【００５０】
外部ＣＰＵ１１０がパラレル通信により、データの書込みを行う場合、外部ＣＰＵ１１０では、リード・ライト選択信号１を“Ｈ”にした後、バス許可信号１が“Ｈ”になったことを確認した上で、任意のアドレス１、及びデータ１をそれぞれ、アドレスバス１２３、データバス１２４を介して集積回路１０１側に出力すれば、パラレル通信用ＳＲＡＭ１０４のアドレス１の位置にデータ１が書き込まれる。
【００５１】
また、内部ＣＰＵ１０２がパラレル通信により、外部ＣＰＵ１１０により書き込まれたデータを読み出す場合、外部ＣＰＵ１１０が外部ＣＰＵ書込開始信号１４２を書込み期間中は“Ｈ”にすれば、内部ＣＰＵ１０２では、外部ＣＰＵ書込開始信号が“Ｈ”になったことを確認した上で、データの読み出しを開始すれば、データの書き込みと同時に、任意のアドレスバス１２８に出力することで、パラレル通信用ＳＲＡＭ１３１からデータバス１２９を介して書込データを読み出すことができる。これにより、パラレル通信期間による読出し期間を短縮することが、可能となる。
【００５２】
なお、上記アドレスバス１２３、及びデータバス１２４は使用されないため、外部ＣＰＵ１１０や内部ＣＰＵ１０２は、このアドレスバス１２３、データバス１２４を用いて、外付け部品１１１やＦＬＡＳＨメモリ１１２対してより多くのアクセスを行い、制御することが可能となり、より多くの外付け部品を制御することが可能となる。
【００５３】
また、外部ＣＰＵ１１０が不正なアドレスを発行しても、バスインターフェース回路で、内部ＳＲＡＭ１０３へのバスが遮断されているため、内部ＳＲＡＭ１０３にアクセスされることなく、パラレル通信を行うことが可能となる。
【００５４】
このような実施の形態４による外部バスインターフェース回路は、外部ＣＰＵ１１０と内部ＣＰＵ１０２との間を接続する内部ＣＰＵ書込開始信号線１４１、及び外部ＣＰＵ書込開始信号線１４２と、バスコントロール回路１０５と、通信用デュアルポートＳＲＡＭを備え、外部ＣＰＵから通信用デュアルポートＳＲＡＭへのデータの書き込み処理が開始すると、該書込データの内部ＣＰＵ１０２への読み出しを行い、また、内部ＣＰＵから通信用デュアルポートＳＲＡＭへのデータの書き込み処理が開始すると、該書込データの外部ＣＰＵ１１０への読み出しを行うようにしたので、パラレル通信用デュアルポートＳＲＡＭへの書き込みと、パラレル通信用デュアルポートＳＲＡＭからの読み出しを同時に行うことができ、パラレル通信の処理時間を大幅に削減することができる。また、外部ＣＰＵ１１０からの不正なアクセスにより、内部ＳＲＡＭ１０３領域をアクセス要求されても、内部ＳＲＡＭ１０３へのアクセスすることができない、セキュリティを保持したパラレル通信が可能なバスインターフェース回路を提供できるものである。
【００５５】
また、パラレル通信用デュアルポートＳＲＡＭとして、外部ＣＰＵ１１０からのデータを書き込むパラレル通信書込専用と内部ＣＰＵ１０２にデータを読み出すパラレル通信読込専用とを兼ねたＳＲＡＭ１３１と、外部ＣＰＵ１１０にデータを読み出すパラレル通信読込専用と、内部ＣＰＵ１０２からのデータを書き込むパラレル通信書込み専用とを兼ねたＳＲＡＭ１３２を備えるようにしたので、外部バスと内部バスの接続設計が簡単で、かつ、外部バスへのアクセス負荷を減らすことが可能となり、外部バスを用いて、より多くの制御をすることが可能となる。
【産業上の利用可能性】
【００５６】
本発明にかかる外部バスインターフェース回路は、外部ＬＳＩ等とパラレル通信を実行可能な集積回路等に対する不正アクセスを防止するセキュリティシステムとして有用である。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態１による外部バスインターフェース回路を搭載した集積回路の構成を示す図である。
【図２】本発明の実施の形態１による外部バスインターフェース回路を搭載した集積回路の動作を説明するための図である。
【図３】本発明の実施の形態２による外部バスインターフェース回路を搭載した集積回路の構成を示す図である。
【図４】本発明の実施の形態２による外部バスインターフェース回路を搭載した集積回路の動作を説明するための図である。
【図５】本発明の実施の形態３による外部バスインターフェース回路を搭載した集積回路の構成を示す図である。
【図６】本発明の実施の形態４による外部バスインターフェース回路を搭載した集積回路の構成を示す図である。
【図７】本発明の実施の形態４による外部バスインターフェース回路を搭載した集積回路の動作を説明するための図である。
【符号の説明】
【００５８】
１０１  集積回路
１０２  中央演算処理装置（ＣＰＵ）
１０３  内部ＳＲＡＭ
１０４  パラレル通信用ＳＲＡＭ
１０５  バスコントロール回路
１０５ａ  調停回路
１１０  外部ＣＰＵ
１１１  外付部品
１１２  ＦＬＡＳＨ−ＲＯＭ
１２０  バスリクエスト線
１２１  バス許可信号線
１２２  リード・ライト選択信号線
１２３  アドレスバス
１２４  データバス
１２５  バスリクエスト線
１２６  バス許可信号線
１２７  リード・ライト選択信号線
１２８  アドレスバス
１２９  データバス
１３０  パラレル通信用デュアルポートＳＲＡＭ
１３１  外部書込用デュアルポートＳＲＡＭ
１３２  外部読込用デュアルポートＳＲＡＭ
１４１  内部ＣＰＵ書込開始信号線
１４２  外部ＣＰＵ書込開始信号線
【図１】
2005038158.tif 000003
【図２】
2005038158.tif 000004
【図３】
2005038158.tif 000005
【図４】
2005038158.tif 000006
【図５】
2005038158.tif 000007
【図６】
2005038158.tif 000008
【図７】
2005038158.tif 000009