(57)【要約】【課題】  従来のＣＰＵ等に搭載あるいは接続されるフラッシュメモリ等の不揮発性半導体記憶装置は、ソフトによるＣＰＵの暴走及びノイズによる誤ったコマンド発行が原因のプロテクトやユーザが入ってはならないモードへの移行といった、誤ったコマンド発行が原因の予期せぬモードへの移行の問題がある。【解決手段】  コマンドを受理するコマンドデコーダと、書き換えや読み出し等の各種モードを制御する制御回路と、コマンドデコーダに入力され、外部から入力されたプロテクトやテストモード等の特定のコマンドを受け付けるか受け付けないかを制御する信号を設けることで、ソフトによるＣＰＵの暴走及びノイズによる誤ったコマンド発行が原因のプロテクトやユーザが入ってはならないモードへの移行といった、誤ったコマンド発行が原因の予期せぬモードへの移行を防ぐことが出来る。【選択図】  図１
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【特許請求の範囲】
【請求項１】
メモリセルと、前記メモリセルをアレイ状にならべ幾つかの消去ブロックをもったメモリセルアレイと、コマンドを受理するコマンドデコーダと、書き換えや読み出し等の各種モードを制御する制御回路と、前記コマンドデコーダに入力され、外部から入力された少なくとも一つ以上の特定のコマンドを受け付けるか受け付けないかを制御する配線層により形成された一つまたは複数の制御信号を備えた不揮発性半導体記憶装置。
【請求項２】
前記コマンドデコーダに入力され、外部から入力された少なくとも一つ以上の特定のコマンドを受け付けるか受け付けないかを制御する、内部に設けられたレジスタにより形成された一つまたは複数の制御信号を備えた請求項１の不揮発性半導体記憶装置。
【請求項３】
メモリセルと、前記メモリセルをアレイ状にならべ幾つかの消去ブロックをもったメモリセルアレイと、コマンドを受理するコマンドデコーダと、書き換えや読み出し等の各種モードを制御する制御回路と、特別なテストモードでしかアクセスできないコンフィギュレーションデータ格納領域と、前記コマンドデコーダに入力され、外部から入力された少なくとも一つ以上の特定のコマンドを受け付けるか受け付けないかを制御する、内部に設けられた前記レジスタにより形成された一つまたは複数の制御信号を備え、前記レジスタは前記コンフィギュレーションデータにセットされているデータが転送されることを特徴とした請求項２の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＣＰＵ等の搭載或いは接続された半導体装置のソフト等による暴走及びノイズによる誤った命令を発行された場合でも、例えば誤ったプロテクション（Ｐｒｏｔｅｃｔｉｏｎ）やユーザに対して非公開のモードに入ることを防ぐことが出来る不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
ここでは特定コマンドの例として、プロテクション及びテストモードを説明する。ソフトの多様化や増大によるＣＰＵの暴走やセットの小型化による半導体装置の実装密集化によるノイズにおける不揮発性半導体記憶装置のデータやプログラムの破壊に対しての対策としてプロテクション機能を備えている。しかし、プロテクションのレベルを上げるために一度プロテクションがかかった領域に対してアンプロテクト（Ｕｎｐｒｏｔｅｃｔ）が出来ないような構造になっているためＣＰＵの暴走やノイズによる誤ったプロテクション命令発行によりプロテクションがかかってしまうと、そのブロックは書き換えが出来なくなってしまう。従って、プロテクションしたくないブロックに対しての誤ったプロテクション命令の発行に対しての対策は重要である。
【０００３】
以下、従来の不揮発性半導体記憶装置について説明する。従来の不揮発性半導体記憶装置の構成を図４に示す。図４において、４１はフラッシュメモリ等の不揮発性半導体記憶装置、４２はメモリアレイ、４２ａはメモリアレイ４２内の消去ブロック、４２ｂはプロテクションの情報等を格納するコンフィギュレーションデータ格納領域、４３はアドレスデコーダ、４４は読み出し及び書き込み時にメモリセルのドレインに対して高電圧を印加する読み出し回路／書き込み回路、４５は書き換え制御回路、４５ａはコンフィギュレーションデータ格納領域にプロテクションデータ（Ｐｒｏｔｅｃｔｉｏｎ  Ｄａｔａ）を書き込むプロテクションデータ書き込み制御回路、４６は高電圧を発生させる昇圧回路等の電源回路、４７は書き換えアルゴリズムコントローラを含めた制御回路、４８はコマンドデコーダ、４９はデータ入出力切り替え回路を含めたＤａｔａ  ＭＵＸ、４１０は書き込みデータの生成及び書き換え時の期待値を生成するＤａｔａ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（ＤＰＵ）、４１１はプロテクトビットプログラムコマンド（Ｐｒｏｔｅｃｔ  Ｂｉｔ  Ｐｒｏｇｒａｍ  Ｃｏｍｍａｎｄ）によりコンフィギュレーションデータ格納領域４２ｂに消去ブロック４２ａに対応したビット（Ｂｉｔ）が書き込まれた情報を格納する消去ブロック数分あるプロテクトレジスタ（Ｐｒｏｔｅｃｔ  Ｒｅｇｉｓｔｅｒ）、４１２はプロテクトレジスタ４１１のデータを出力するプロテクト情報信号、４１３はプロテクト情報信号４１２の情報により書き換え許可するかしないかを制御する書き換え禁止回路、４１５はアドレスを内部発生するアドレスカウンタ、４１６は不揮発性半導体記憶装置４１の入出力データバス、４１７は読み出し回路／書き込み回路４４から出力される出力バス及び４１８は書き込みデータ等を入力する入力バスである。
【０００４】
プロテクト（Ｐｒｏｔｅｃｔ）の実行は、プロテクトコマンド（Ｐｒｏｔｅｃｔ  Ｃｏｍｍａｎｄ）及びプロテクトする消去ブロックアドレスを入出力データバス４１６及びアドレス端子に入力する。コマンドデコーダ４８によりコマンドが解読され、制御回路４７を通じてプロテクションデータ書き込み制御回路４５ａにプロテクト命令を発行することで、アドレスカウンタ４１５やＤＰＵ４１０を制御してコンフィギュレーションデータ格納領域４２ｂに消去ブロック番号に対応したビットがセットされる。次に、制御回路４７により読み出し回路４４を介して消去ブロック番号に対応するプロテクトレジスタ４１１に転送される。プロテクトレジスタ４１１がセットされている消去ブロック４２ａは、書き換え禁止回路４１３により書き換えが出来なくなる。また、各種テストモードへの移行は、テストモードコマンドをコマンドデコーダ４８に入力することで行われる。
【０００５】
なお、コンフィギュレーションデータ格納領域４２ｂは、ユーザに公開しないテストモードに設定しないと、これらの領域に対してＲｅａｄ及び書き換えができないようになっている。更に、プロテクションレベルを上げるためアンプロテクトコマンド（Ｕｎｐｒｏｔｅｃｔ  Ｃｏｍｍａｎｄ）を設けていない或いは通常セットに搭載されるとあり得ない高電圧をある外部端子に印加しないとアンプロテクトできない不揮発性半導体記憶装置も多くなっている。
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来のＣＰＵ等に搭載或いは接続されるフラッシュメモリ等の不揮発性半導体記憶装置は、ソフトによるＣＰＵの暴走及びノイズによる誤ったコマンド発行が原因のプロテクトやユーザが入ってはならないモードへの移行といった、誤ったコマンド発行が原因の予期せぬモードへの移行が問題であった。本発明は、このような問題を解決する不揮発性半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を達成するために、本発明の不揮発性半導体記憶装置は、コマンドを受理するコマンドデコーダと、書き換えや読み出し等の各種モードを制御する制御回路と、コマンドデコーダに入力され、外部から入力されたプロテクトやテストモード等の特定のコマンドを受け付けるか受け付けないかを制御する配線層により形成された一つまたは複数の制御信号とを備える。
【０００８】
また、本発明の不揮発性半導体記憶装置は、コマンドデコーダに入力され、外部から入力されたプロテクトやテストモード等の特定のコマンドを受け付けるか受け付けないかを制御する、内部に設けられたレジスタにより形成された一つまたは複数の制御信号を備えていてもよい。
【０００９】
また、本発明の不揮発性半導体記憶装置は、コマンドを受理するコマンドデコーダと、書き換えや読み出し等の各種モードを制御する制御回路と、特別なテストモードでしかアクセスできないコンフィギュレーションデータ格納領域と、コマンドデコーダに入力され、外部から入力されたプロテクトやテストモード等の特定のコマンドを受け付けるか受け付けないかを制御する、内部に設けられたレジスタにより形成された一つまたは複数の制御信号とを備え、レジスタはコンフィギュレーションデータにセットされているデータが転送されることが好ましい。
【発明の効果】
【００１０】
本発明の不揮発性半導体記憶装置は、コマンドを受理するコマンドデコーダと、書き換えや読み出し等の各種モードを制御する制御回路と、コマンドデコーダに入力され、外部から入力されたプロテクトやテストモード等の特定のコマンドを受け付けるか受け付けないかを制御する配線層により形成された一つまたは複数の制御信号とを備える。この構成をとることで、ソフトによるＣＰＵの暴走及びノイズによる誤ったコマンド発行が原因のプロテクトやユーザが入ってはならないモードへの移行といった予期せぬモードへの移行を防ぐことが出来る。また、アンプロテクトコマンドが存在する不揮発性半導体記憶装置においてもアンプロテクトコマンドを禁止する制御信号を設ければ高電圧を使用しなくても不揮発性半導体記憶装置のデータの保護が可能となる。
【００１１】
また、本発明の不揮発性半導体記憶装置は、コマンドデコーダに入力され、外部から入力されたプロテクトやテストモード等の特定のコマンドを受け付けるか受け付けないかを制御する、内部に設けられたレジスタにより形成された一つまたは複数の制御信号を備える。この構成をとることで、半導体記憶装置の端子数を増やすことなくソフトによるＣＰＵの暴走及びノイズによる誤ったコマンド発行が原因のプロテクトやユーザが入ってはならないモードへの移行といった予期せぬモードへの移行及び高電圧を使用しなくても不揮発性半導体記憶装置のデータの破壊を防ぐことが出来る。
【００１２】
更に、本発明の不揮発性半導体記憶装置は、コマンドを受理するコマンドデコーダと、書き換えや読み出し等の各種モードを制御する制御回路と、特別なテストモードでしかアクセスできないコンフィギュレーションデータ格納領域と、コマンドデコーダとに入力され、外部から入力されたプロテクトやテストモード等の特定のコマンドを受け付けるか受け付けないかを制御する、内部に設けられたレジスタにより形成された一つまたは複数の制御信号とを備え、レジスタはコンフィギュレーションデータにセットされているデータが転送されることを特徴とすることで、使用しなくなったモードや移行したくないモードに対して毎回レジスタにセットすることなく、ソフトによるＣＰＵの暴走及びノイズによる誤ったコマンド発行が原因のプロテクトやユーザが入ってはならないモードへの移行といった予期せぬモードへの移行及び高電圧を使用しなくても不揮発性半導体記憶装置のデータの破壊を防ぐことが出来る。
【発明を実施するための最良の形態】
【００１３】
以下、本発明の実施の形態について図面を参照しながら説明する。なお、ここで示す実施の形態はあくまで一例であり、必ずしもこの形態に限定されるものではない。
【００１４】
（実施の形態１）
図１に本発明の実施の形態１に係る半導体記憶装置の構成を示す。以下に図１を参照しながら本発明の半導体記憶装置の実施の形態１を説明する。
【００１５】
図１において、１はフラッシュメモリ等の不揮発性半導体記憶装置、２はメモリアレイ、２ａはメモリアレイ２内の消去ブロック、２ｂはプロテクションの情報等を格納するコンフィギュレーションデータ格納領域、３はアドレスデコーダ、４は読み出し及び書き込み時にメモリセルのドレインに対して高電圧を印加する読み出し回路／書き込み回路、５は書き換え制御回路、５ａはコンフィギュレーションデータ格納領域にプロテクションデータを書き込むプロテクションデータ書き込み制御回路、６は高電圧を発生させる昇圧回路等の電源回路、７は書き換えアルゴリズムコントローラを含めた制御回路、８はコマンドデコーダ、９はデータ入出力切り替え回路を含めたＤａｔａ  ＭＵＸ、１０は書き込みデータの生成及び書き換え時の期待値を生成するＤＰＵ、１１はプロテクトビットプログラムコマンドによりコンフィギュレーションデータ格納領域２ｂに消去ブロック２ａに対応したビットが書き込まれた情報を格納する消去ブロック数分あるプロテクトレジスタ、１２はプロテクトレジスタ１１のデータを出力するプロテクト情報信号、１３はプロテクト情報信号１２の情報により書き換え許可するかしないかを制御する書き換え禁止回路、１５はアドレスを内部発生するアドレスカウンタ、１６は不揮発性半導体記憶装置１の入出力データバス、１７は読み出し回路／書き込み回路４から出力される出力バス、１８は書き込みデータ等を入力する入力バス及び２０はコマンドデコーダ８に入力され、プロテクト／アンプロテクト及びテストモードといった特定のコマンドを受け付けるか受け付けないかを制御する特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ端子である。
【００１６】
プロテクトの実行は、プロテクトコマンド及びプロテクトする消去ブロックアドレスを入出力データバス１６及びアドレス端子に入力する。コマンドデコーダ８によりコマンドが解読され制御回路７を通じてプロテクションデータ書き込み制御回路５ａにプロテクト命令を発行することでアドレスカウンタ１５やＤＰＵ１０を制御してコンフィギュレーションデータ格納領域２ｂに消去ブロック番号に対応したビットがセットされる。次に、制御回路７により読み出し回路／書き込み回路４を介して消去ブロック番号に対応するプロテクトレジスタ１１に転送される。プロテクトレジスタ１１がセットされている消去ブロック２ａは、書き換え禁止回路１３により書き換えが出来なくなる。また、各種テストモードへの移行はテストモードコマンドをコマンドデコーダ８に入力することで行われる。
【００１７】
ここで特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ端子２０を、プロテクトコマンド及びテストモードコマンドに設けることでブート（Ｂｏｏｔ）領域へのプロテクト設定やテストモードに設定したいときは、特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ端子２０を”Ｈ”に設定する。プロテクト設定を終えたときには、特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ端子２０を”Ｌ”にする。テストモードは、トリミングデータ等の設定値を格納しておくコンフィギュレーションデータ格納領域２ｂを選択する手段も含んでいる。従って、ユーザが使用するとき、誤ってコンフィギュレーションデータ格納領域２ｂを書き換えてしまっては不揮発性半導体装置１は、誤動作してしまう。また、プロテクションを設定した領域はアンプロテクトする手段が無いため不揮発性半導体記憶装置１は、不良となってしまう。特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ端子２０を設けることにより、ユーザ使用時及びプロテクトをかけたくない状況で、ＣＰＵの暴走やノイズでのテストモード及びプロテクトに設定されることを防ぐことが出来る。
【００１８】
（実施の形態２）
図２に本発明の実施の形態２に係る半導体記憶装置の構成を示す。以下に図２を参照しながら本発明の半導体記憶装置の実施の形態２を説明する。
【００１９】
図２において、２１はフラッシュメモリ等の不揮発性半導体記憶装置、２２はメモリアレイ、２２ａはメモリアレイ２２内の消去ブロック、２２ｂはプロテクションの情報等を格納するコンフィギュレーションデータ格納領域、２３はアドレスデコーダ、２４は読み出し及び書き込み時にメモリセルのドレインに対して高電圧を印加する読み出し回路／書き込み回路、２５は書き換え制御回路、２５ａはコンフィギュレーションデータ格納領域にプロテクションデータを書き込むプロテクションデータ書き込み制御回路、２６は高電圧を発生させる昇圧回路等の電源回路、２７は書き換えアルゴリズムコントローラを含めた制御回路、２８はコマンドデコーダ、２９はデータ入出力切り替え回路を含めたＤａｔａ  ＭＵＸ、２１０は書き込みデータの生成及び書き換え時の期待値を生成するＤＰＵ、２１１はプロテクトビットプログラムコマンドによりコンフィギュレーションデータ格納領域２２ｂに消去ブロック２２ａに対応したビットが書き込まれた情報を格納する消去ブロック数分あるプロテクトレジスタ、２１２はプロテクトレジスタ２１１のデータを出力するプロテクト情報信号、２１３はプロテクト情報信号２１２の情報により書き換え許可するかしないかを制御する書き換え禁止回路、２１５はアドレスを内部発生するアドレスカウンタ、２１６は不揮発性半導体記憶装置２１の入出力データバス、２１７は読み出し回路／書き込み回路２４から出力される出力バス、２１８は書き込みデータ等を入力する入力バス、２１９はテストモードで入出力データバス２１６からデータをセットできる揮発性レジスタ及び２２０はコマンドデコーダ２８に入力され、プロテクト／アンプロテクト及びテストモードといった特定のコマンドを受け付けるか受け付けないかを制御する特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ信号である。
【００２０】
プロテクト実行及びテストモードの設定は実施の形態１と同様である。ここで実施の形態１における特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ端子２０は禁止したいコマンドの数だけ必要となり端子数が限られている少ピンの半導体装置には不向きである。そこで内部レジスタ２１９を設け、入出力データバス２１６からＥｎａｂｌｅ／Ｄｉｓａｂｌｅするコマンドに対応した内部レジスタ２１９に設定することで、端子数を増やすことなく、ソフトによるＣＰＵの暴走及びノイズによる誤ったコマンド発行が原因のプロテクトやユーザが入ってはならないモードへの移行といった、誤ったコマンド発行が原因の予期せぬモードへの移行及びアンプロテクトコマンドがある場合でも、揮発性レジスタ２１９を設けることで高電圧を使用しなくても不揮発性半導体記憶装置のデータの破壊を防止することが出来る。
【００２１】
（実施の形態３）
図３に本発明の実施の形態３に係る半導体記憶装置の構成を示す。以下に図３を参照しながら本発明の半導体記憶装置の実施の形態３を説明する。
【００２２】
図３において、３１はフラッシュメモリ等の不揮発性半導体記憶装置、３２はメモリアレイ、３２ａはメモリアレイ３２内の消去ブロック、３２ｂはプロテクションの情報等を格納するコンフィギュレーションデータ格納領域、３３はアドレスデコーダ、３４は読み出し及び書き込み時にメモリセルのドレインに対して高電圧を印加する読み出し回路／書き込み回路、３５は書き換え制御回路、３５ａはコンフィギュレーションデータ格納領域にプロテクションデータを書き込むプロテクションデータ書き込み制御回路、３６は高電圧を発生させる昇圧回路等の電源回路、３７は書き換えアルゴリズムコントローラを含めた制御回路、３８はコマンドデコーダ、３９はデータ入出力切り替え回路を含めたＤａｔａ  ＭＵＸ、３１０は書き込みデータの生成及び書き換え時の期待値を生成するＤＰＵ、３１１はプロテクトビットプログラムコマンドによりコンフィギュレーションデータ格納領域３２ｂに消去ブロック３２ａに対応したビットが書き込まれた情報を格納する消去ブロック数分あるプロテクトレジスタ、３１２はプロテクトレジスタ３１１のデータを出力するプロテクト情報信号、３１３はプロテクト情報信号３１２の情報により書き換え許可するかしないかを制御する書き換え禁止回路、３１５はアドレスを内部発生するアドレスカウンタ、３１６は不揮発性半導体記憶装置３１の入出力データバス、３１７は読み出し回路／書き込み回路３４から出力される出力バス、３１８は書き込みデータ等を入力する入力バス、３１９はコンフィギュレーションデータ格納領域３２ｂにセットされているデータが電源立ち上げ時に転送される揮発性レジスタ及び３２０はコマンドデコーダ３８に入力され、プロテクト／アンプロテクト及びテストモードといった特定のコマンドを受け付けるか受け付けないかを制御する特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ信号である。
【００２３】
プロテクト実行及びテストモードの設定は、実施の形態１と同様である。ここで実施の形態２における揮発性レジスタ２１９は、毎回セットが必要となってしまう。そこで工場出荷時にユーザが要望する消去ブロック３２ａにプロテクトを設定し、コンフィギュレーションデータ領域３２ｂに揮発性レジスタ３１９の禁止したいコマンドに対応したデータをセットする。コンフィギュレーションデータ格納領域３２ｂのデータは、電源を立ち上げるときに制御回路３７及びアドレスカウンタ３１５により、揮発性レジスタ３１９に転送されるようになっている。この構成により、端子数を増やすことなく、また毎回設定する必要がなくユーザは意識することなく、ソフトによるＣＰＵの暴走及びノイズによる誤ったコマンド発行が原因のプロテクトやユーザが入ってはならないモードへの移行といった、誤ったコマンド発行が原因の予期せぬモードへの移行及びアンプロテクトコマンドがある場合でも、揮発性レジスタ３１９を設け、コンフィギュレーションデータ格納領域３２ｂに対応させることで、高電圧を使用しなくても不揮発性半導体記憶装置のデータの破壊を防止することが出来る。
【産業上の利用可能性】
【００２４】
本発明は、ＣＰＵ等の搭載或いは接続された半導体装置のソフト等による暴走及びノイズによる誤った命令を発行された場合でも、例えば誤ったプロテクション（Ｐｒｏｔｅｃｔｉｏｎ）やユーザに対して非公開のモードに入ることを防ぐことが出来る不揮発性半導体記憶装置であるため、フラッシュメモリ等に利用できる。
【図面の簡単な説明】
【００２５】
【図１】本発明の実施の形態１に係る不揮発性半導体記憶装置の構成図
【図２】本発明の実施の形態２に係る不揮発性半導体記憶装置の構成図
【図３】本発明の実施の形態３に係る不揮発性半導体記憶装置の構成図
【図４】不揮発性半導体記憶装置の従来例を示す構成図
【符号の説明】
【００２６】
１、２１、３１、４１  フラッシュメモリ等の不揮発性半導体記憶装置
２、２２、３２、４２  ユーザ領域メモリアレイ
２ａ、２２ａ、３２ａ、４２ａ  消去ブロック
２ｂ、２２ｂ、３２ｂ、４２ｂ  コンフィギュレーションデータ格納領域
３、２３、３３、４３  アドレスデコーダ
４、２４、３４、４４  読み出し回路／書き込み回路
５、２５、３５、４５  書き換え制御回路
５ａ、２５ａ、３５ａ、４５ａ  プロテクションデータ書き込み制御回路
６、２６、３６、４６  電源回路
７、２７、３７、４７  制御回路
８、２８、３８、４８  コマンドデコーダ
９、２９、３９、４９  Ｄａｔａ  ＭＵＸ
１０、２１０、３１０、４１０  Ｄａｔａ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ（ＤＰＵ）
１１、２１１、３１１、４１１  プロテクトレジスタ
１２、２１２、３１２、４１２  プロテクト情報信号
１３、２１３、３１３、４１３  書き換え禁止回路
１５、２１５、３１５、４１５  アドレスカウンタ
１６、２１６、３１６、４１６  入出力データバス
１７、２１７、３１７、４１７  出力バス
１８、２１８、３１８、４１８  入力バス
２１９、３１９、  揮発性レジスタ
２０、２２０、３２０、  特定コマンドＥｎａｂｌｅ／Ｄｉｓａｂｌｅ信号
【図１】
2005317127.tif 000003
【図２】
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【図３】
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【図４】
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