(57)【要約】【課題】フォトダイオードの感度の向上と、素子の安定動作の両立を図ること。【解決手段】ｐ型基板／ウェル２０の内部に、フォトダイオードを構成する、光を電荷に変換して蓄積するｎ型拡散層からなる第１の蓄積部４１及び第２の蓄積部４２が設けられている。第１の蓄積部４１は、ドレイン領域３５のゲート電極３４型と反対側の一端に離間配置され、且つｐ型基板／ウェル２０の表面近傍に形成されている。第２の蓄積部４２は、隣接する第１の画素３０のドレイン領域３５の下方のｐ型基板／ウェル２０、且つ自画素４０の第１の蓄積部４１に接続して形成されている。第１の蓄積部４１のドレイン領域３５側と異なる一端に隣接して、ｐ型基板／ウェル２０上にゲート絶縁膜４３を介してゲート電極４４が設けられている。このゲート電極４４の第１の蓄積部４１側とは反対側のｐ型基板／ウェル２０の表面部にｎ型拡散層からなるドレイン領域４５が設けられている。【選択図】    図２
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【特許請求の範囲】
【請求項１】
第１導電型の半導体基板又はウェルの表面近傍に形成され、光電変換して得られた信号電荷を蓄積する第２導電型の第１の信号蓄積部と、
前記第１の信号蓄積部の一端に隣接して前記基板又はウェルの上部に設けられた第１のゲート電極と、
この第１のゲート電極の前記第１の信号蓄積部側とは反対側の端に隣接して設けられた第２導電型の第１のドレイン領域と、
第１導電型の半導体基板又はウェルの表面近傍に、第１のドレイン領域の前記ゲート電極側と反対側に離間して形成され、光電変換して得られた信号電荷を蓄積する第２導電型の第２の信号蓄積部と、
第１導電型の半導体基板又はウェルの内部に、前記第１のドレイン領域の下方、且つ第２の信号蓄積部に接続して形成された第３の信号蓄積部と、
前記第２の信号蓄積部の前記第１のドレイン領域側と反対側の端に隣接して前記半導体基板又はウェルの上部に設けられた第２のゲート電極と、
この第２のゲート電極の前記第２の信号蓄積部側とは反対側の端に隣接して設けられた第２導電型の第２のドレイン領域とを具備してなることを特徴とする固体撮像装置。
【請求項２】
前記第３の信号蓄積部は、前記第２のゲート電極の下方に形成されていないことを特徴とする請求項１に記載の固体撮像装置。
【請求項３】
第１のドレイン領域と第２の信号蓄積部との間の前記半導体基板又はウェルにトレンチが形成され、前記トレンチ内に素子分離絶縁膜が形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項４】
第１のドレイン領域と第３の信号蓄積部との間に、第１導電型不純物の濃度が前記半導体基板又はウェルの第１導電型不純物の濃度より高い前記第１導電型の半導体層が形成されていることを特徴とする請求項１に記載の固体撮像装置。
【請求項５】
前記半導体層は、前記第２のゲート電極の下方に形成されていないことを特徴とする請求項４に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置に係わり、特に感度の向上を図った固体撮像装置に関する。
【背景技術】
【０００２】
撮像装置として所謂ＣＭＯＳセンサが有る。ＣＭＯＳセンサは、光電変換部（フォトダイオード）、光電変換部の信号を読み出す読出しトランジスタ、信号電荷をリセットするリセットトランジスタ、信号を増幅する増幅トランジスタ、ラインを選択する選択トランジスタからなる単位セルが配列されている。
【０００３】
フォトダイオードの感度を上げるために、フォトダイオードを自画素（光が入射し、フォトダイオードで光電変換を行いその信号電荷を信号処理するＴｒを形成している画素領域）の検出部下部にまで拡げて形成する構造が、既に特許文献１に提案されている。
【０００４】
この場合、読み出しＴｒの下にフォトダイオードが形成されているため、読み出しトランジスタの動作を安定に行わせるためには、通常読み出しトランジスタの下にフォトダイオードと逆の導電型の半導体層を形成することが必要となる。もし、読み出しトランジスタの下にフォトダイオード（この場合は、Ｎ型半導体層）と逆の導電型半導体層（Ｐ型）を形成しないとフォトダイオードと検出部（フォトダイオードと同じ導電型半導体層：この場合Ｎ型層）が電気的に繋がる恐れが生じるためである。
【０００５】
しかしながら、前記の理由のため、読み出しトランジスタの下にフォトダイオードと逆の導電型半導体層（Ｐ型層：ＰＴＳ）を形成すると読み出しトランジスタの閾値を調整する必要が生じ、読み出しＴｒの動作マージンを狭くし、素子動作を不安定にする要因の一つになる。
【特許文献１】特開２００３−２８２８５７
【発明の開示】
【発明が解決しようとする課題】
【０００６】
上述したように、フォトダイオードの感度を上げるために、フォトダイオードを自画素の検出部下部に形成すると、素子動作を不安定にする。
【０００７】
本発明の目的は、フォトダイオードの感度の向上と、素子の安定動作の両立を図り得る固体撮像装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一例に係わる固体撮像装置は、第１導電型の半導体基板又はウェルの表面近傍に形成され、光電変換して得られた信号電荷を蓄積する第２導電型の第１の信号蓄積部と、前記第１の信号蓄積部の一端に隣接して前記基板又はウェルの上部に設けられた第１のゲート電極と、この第１のゲート電極の前記第１の信号蓄積部側とは反対側の端に隣接して設けられた第２導電型の第１のドレイン領域と、第１導電型の半導体基板又はウェルの表面近傍に、第１のドレイン領域の前記ゲート電極側と反対側に離間して形成され、光電変換して得られた信号電荷を蓄積する第２導電型の第２の信号蓄積部と、第１導電型の半導体基板又はウェルの内部に、前記第１のドレイン領域の下方、且つ第２の信号蓄積部に接続して形成された第３の信号蓄積部と、前記第２の信号蓄積部の前記第１のドレイン領域側と反対側の端に隣接して前記半導体基板又はウェルの上部に設けられた第２のゲート電極と、この第２のゲート電極の前記第２の信号蓄積部側とは反対側の端に隣接して設けられた第２導電型の第２のドレイン領域とを具備してなることを特徴とする。
【発明の効果】
【０００９】
本発明によれば、信号蓄積部を隣接する画素の下方に形成して面積を大きくすることで、フォトダイオードの感度の向上と素子の安定動作の両立を図ることができる。
【発明を実施するための最良の形態】
【００１０】
本発明の実施の形態を以下に図面を参照して説明する。
【００１１】
図１は、本発明の一実施形態に係わるＭＯＳイメージセンサを示す回路構成図である。
【００１２】
光電変換のためのフォトダイオード（光電変換部）１、その信号電荷を読み出す読み出しトランジスタ２、読み出した信号電荷を増幅する増幅トランジスタ３、信号を読み出すラインを選択する垂直選択トランジスタ４、信号電荷をリセットするリセットトランジスタ５からなる単位セル１５が、二次元状に配列されている。なお、実際にはこれより多くの単位セルが配列される。
【００１３】
垂直シフトレジスタ６から水平方向に配線されている水平アドレス線７は垂直選択トランジスタ４のゲートに結線され、信号を読み出すラインを決めている。リセット線８はリセットトランジスタ５のゲートに結線されている。増幅トランジスタ３のソースは垂直信号線９に結線され、その一端には負荷トランジスタ１０が設けられている。垂直信号線９の他端は、水平シフトレジスタ１２から供給される選択パルスにより選択される水平選択トランジスタ１１を介して水平信号線１３に結線されている。
【００１４】
回路的な構成は従来装置と基本的に同様であるが、本実施形態は以下に示す素子構造が従来装置とは異なっている。
【００１５】
図２は、本発明の一実施形態に係わるＣＭＯＳイメージセンサの素子構造を示す図。図２（ａ）は平面図、図２（ｂ）は断面図である。この図では、１つの単位セル部分（１画素に１つのフォトダイオードを含み形成されている）におけるフォトダイオード及び信号読み出しトランジスタを示している。
【００１６】
図２に示すように、本実施形態では、ｐ型のＳｉ基板又はｐウェル２０の内部に、フォトダイオードを構成する、光を電荷に変換して蓄積するｎ型拡散層からなる第１の信号蓄積部３１及び第２の信号蓄積部３２が設けられている。第１の信号蓄積部３１は、ｐ型基板／ウェル２０の表面近傍に形成されている。第２の信号蓄積部３２は、ｐ型基板／ウェル２０の内部、且つ第１の信号蓄積部３１に接続して形成されている。前記第１の信号蓄積部３１の一端に隣接してｐ型基板／ウェル２０上にゲート絶縁膜３３を介してゲート電極３４が設けられている。このゲート電極３４の信号蓄積部３１とは反対側のｐ型基板／ウェル２０の表面部にｎ型拡散層からなるドレイン領域３５が設けられている。以上が１画素を構成する第１の画素３０の構成である。
【００１７】
次に、第１の画素３０に隣接する第２の画素４０の構成について説明する。ｐ型基板／ウェル２０の内部に、フォトダイオードを構成する、光を電荷に変換して蓄積するｎ型拡散層からなる第１の信号蓄積部（第２の信号蓄積部）４１及び第２の信号蓄積部（第３の信号蓄積部）４２が設けられている。第１の信号蓄積部４１は、ドレイン領域３５のゲート電極３４型と反対側の一端に離間配置され、且つｐ型基板／ウェル２０の表面近傍に形成されている。第２の信号蓄積部４２は、隣接する第１の画素３０のドレイン領域３５の下方のｐ型基板／ウェル２０、且つ自画素４０の第１の信号蓄積部４１に接続して形成されている。第１の信号蓄積部４１のドレイン領域３５側と異なる一端に隣接して、ｐ型基板／ウェル２０上にゲート絶縁膜４３を介してゲート電極４４が設けられている。このゲート電極４４の第１の信号蓄積部４１側とは反対側のｐ型基板／ウェル２０の表面部にｎ型拡散層からなるドレイン領域４５が設けられている。以上が１画素を構成する第２の画素４０の構成である。第２の信号蓄積部４２のゲート電極４４の長手方向の長さは、第１の信号蓄積部４１のゲート電極４４の長手方向の長さより長く形成されている。
【００１８】
第１の画素３０と第２の画素４０との間のｐ型基板／ウェル２０にはトレンチが形成され、トレンチ内に素子分離絶縁膜２１が埋め込まれている。なお、符号５２は隣接する画素の第２の信号蓄積部である。
【００１９】
第１の画素３０のドレイン領域３５と第１の画素３０に隣接する第２の画素４０の第２の信号蓄積部４２との間には、ｐ型のパンチスルーストッパ層２２が形成されている。パンチスルーストッパ層２２のｐ型不純物濃度は、基板／ウェル２０のｐ型不純物濃度より高い。パンチスルーストッパ層２２により、第１の画素３０と第２の画素４０とが素子分離され、第２の画素４０の第２の信号蓄積部４２の蓄積信号が第１の画素３０のドレイン領域３５に流れることがない。また、パンチスルーストッパ層２２と第２の信号蓄積部４２との接合容量により、フォトダイオードの容量をさらに増大させることができる。
【００２０】
このフォトダイオード構造では、第２の画素４０の第２の信号蓄積部４２が隣接する画素３０のドレイン領域３５の下方に形成されているので、実効的なフォトダイオードの面積を広げられる。また、隣接する画素４０の下に第２の信号蓄積部４２を広げても、第２の信号蓄積部４２に蓄積された信号電荷が隣接する画素３０の蓄積信号の読み出し時に読み出されることはない。よって、パンチスルーストッパ層２２により、第２の信号蓄積部４２とドレイン領域３５とを素子分離することだけを考慮すれば良い。
【００２１】
さらに、信号蓄積部を隣接画素の検出部下部に形成する構造においては、自画素のトランジスタのゲート電極の下方に自画素の信号蓄積部が形成されていない。よって、ゲート電極の下方に信号蓄積部と逆導電型の半導体層を形成する必要がない。よって、読み出しトランジスタの閾値を調整する必要が無く、読み出しトランジスタの動作マージンが狭くならず、素子動作の安定化をはかることができる。
【００２２】
なお、本発明は、上記実施形態に限定されるものではない。その他、本発明は、その要旨を逸脱しない範囲で、種々変形して実施することが可能である。
【図面の簡単な説明】
【００２３】
【図１】本発明の一実施形態に係わるＭＯＳイメージセンサを示す回路構成図。
【図２】本発明の一実施形態に係わるＣＭＯＳイメージセンサの素子構造を示す図。
【符号の説明】
【００２４】
１…フォトダイオード，２…トランジスタ，３…増幅トランジスタ，４…垂直選択トランジスタ，５…リセットトランジスタ，６…垂直シフトレジスタ，７…水平アドレス線
８…リセット線，９…垂直信号線，１０…負荷トランジスタ，１１…水平選択トランジスタ，１２…水平シフトレジスタ，１３…水平信号線，２０…ｐ型のＳｉ基板又はｐウェル，２１…素子分離絶縁膜，２２…パンチスルーストッパ層，３０…第１の画素，３１…第１の信号蓄積部，３２…第２の信号蓄積部，３３…ゲート絶縁膜，３４…ゲート電極，３５…ドレイン領域，４０…第２の画素，４１…第１の信号蓄積部，４２…第２の信号蓄積部，４３…ゲート絶縁膜，４４…ゲート電極，４５…ドレイン領域
【図１】
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【図２】
2005317875.tif 000004