(57)【要約】【課題】検査装置における画像処理装置において、並列画像処理プロセッサを用いて画像処理能力の向上を画像データの入力手段であるセンサ等から画像処理プロセッサまでの伝送スループットの向上をバス線間のスキュー管理や、バス信号線間の電気的な相互干渉等を解決して実現することを目的とする。【解決手段】本発明は、複数の画像処理プロセッサ２１〜２ｎを有する画像処理装置であって、画像データ分配制御部１と、画像データをビットシリアル形式で伝送するシリアル伝送路５０１〜５０ｎと、該シリアルデータを受信する受信部５１〜５ｎと、前記シリアルデータからクロックを抽出する回復回路（ＣＤＲ回路）と、前記シリアルデータを複数の画像処理を行うプロセッサ２１〜２ｎに伝送する伝送路７１１〜７１ｎとを設け、前記シリアル伝送路において画像データ中継部３を有して階層化したことを特徴とする。【選択図】  図８
2005004310.tif 000002
【特許請求の範囲】
【請求項１】
画像データ取得手段で取得された画像データを複数の画像処理プロセッサで処理する画像処理装置であって、
前記画像データを入力して分配する画像データ分配制御部と、該画像データ分配制御部で分配された画像データをビットシリアル形式で伝送するシリアル伝送路と、該シリアル伝送路で伝送されたビットシリアル形式の画像データを受信する受信部と、該受信部において受信されたビットシリアル形式の画像データからクロック成分を抽出してビットシリアル形式の画像データを識別する回復回路と、該回復回路で識別されたビットシリアル形式の画像データを前記複数の画像処理プロセッサに伝送する伝送路とを設けたことを特徴とする画像処理装置。
【請求項２】
請求項１記載のシリアル伝送路において、伝送するビットシリアル形式の画像データを中継して分配する画像データ中継部を有し、階層化することを特徴とする画像処理装置。
【請求項３】
画像データ取得手段で取得された画像データを複数の画像処理プロセッサで処理する画像処理装置であって、
前記画像データを入力して分配する画像データ分配制御部と、該画像データ分配制御部で分配された画像データをビットシリアル形式に変換して送信する送信部と、該送信部で変換されたビットシリアル形式の画像データを伝送するシリアル伝送路と、該シリアル伝送路で伝送されたビットシリアル形式の画像データを受信する受信部と、該受信部において受信されたビットシリアル形式の画像データからクロック成分を抽出してシリアルビット形式の画像データを識別する回復回路と、該回復回路で識別されたシリアルビット形式の画像データをバラレルビット形式の画像データに展開する展開部と、該展開部で展開されたパラレルビット形式の画像データを前記複数の画像処理プロセッサの各々に伝送する伝送路とを設け、
更に、前記シリアル伝送路において、伝送するビットシリアル形式の画像データを中継して分配する画像データ中継部を有し、階層化することを特徴とする画像処理装置。
【請求項４】
画像データ取得手段で取得された画像データを複数の画像処理プロセッサで処理する画像処理装置であって、
前記画像データを入力して分配する画像データ分配制御部と、該画像データ分配制御部で分配された画像データをビットシリアル形式に変換して送信する複数の送信部と、該複数の送信部の各々で送信されたビットシリアル形式の画像データを伝送する複数のシリアル伝送路と、該複数のシリアル伝送路の各々で伝送されたビットシリアル形式の画像データを受信する複数の受信部と、該複数の受信部の各々において受信されたビットシリアル形式の画像データからクロック成分を抽出してシリアルビット形式の画像データを識別する複数の回復回路と、該複数の回復回路の各々で識別されたシリアルビット形式の画像データをバラレルビット形式の画像データに展開する複数の展開部と、該複数の展開部の各々で展開されたパラレルビット形式の画像データを前記複数の画像処理プロセッサの各々に伝送する複数の伝送路とを設けたことを特徴とする画像処理装置。
【請求項５】
請求項４記載の複数の送信部は、同一クロックソースによりビットシリアル形式の画像データを送信するように構成したことを特徴とする画像処理装置。
【請求項６】
請求項４記載の画像処理装置において、前記各受信部には受信状態を監視する監視手段を有し、該監視手段での監視結果を前記各送信部に伝送するように構成したことを特徴とする画像処理装置。
【請求項７】
請求項５または６記載の画像処理装置において、更に、前記各受信部から前記各送信部へ前記シリアル伝送路の確立を確認した結果を伝送して各送信部からの伝送を制御する制御手段を設けたことを特徴とする画像処理装置。
【請求項８】
請求項４記載の複数の伝送路において、伝送するビットシリアル形式の画像データを中継して分配する複数の画像データ中継部を有し、階層化することを特徴とする画像処理装置。
【請求項９】
請求項８記載の複数の画像データ中継部は同一クロックソースによりビットシリアル形式の画像データを送信するように構成したことを特徴とする画像処理装置。
【請求項１０】
請求項４記載の画像処理装置において、更に、前記複数の回復回路の各々で識別されたシリアルビット形式の画像データを一時記憶して前記各画像処理プロセッサへの画像データ伝送タイミングを調整するための複数の一時記憶手段と、前記各画像処理プロセッサでの画像処理の基準時間となる画像処理クロックを生成する画像処理クロック生成手段とを設け、該画像処理クロック生成手段で生成された画像処理クロックを前記画像データ分配制御部、前記各一時記憶手段及び前記各画像処理プロセッサに分配することを特徴とする画像処理装置。
【請求項１１】
請求項４記載の画像処理装置において、更に、前記複数の回復回路の各々で識別されたシリアルビット形式の画像データを一時記憶して前記各画像処理プロセッサへの画像データ伝送タイミングを調整するための複数の一時記憶手段と、該各一時記憶手段の使用状態を監視する監視手段と、該監視手段での監視結果を前記各送信部に伝送することによって前記各送信部での送信時間を調整する手段とを設けたことを特徴とする画像処理装置。
【請求項１２】
請求項４記載の画像処理装置において、更に、前記複数の回復回路の各々で識別されたシリアルビット形式の画像データを一時記憶する複数の一時記憶手段と、該複数の一時記憶手段の各々の状態を監視し、該監視結果に基いて前記各シリアル伝送路での画像データ伝送の停止および再開を制御する統括制御部とを設けたことを特徴とする画像処理装置。
【請求項１３】
請求項４記載の画像処理装置において、更に、前記各画像処理プロセッサの処理時間と前記各シリアル伝送路による伝送時間とを監視し、該監視結果に基いて前記各シリアル伝送路での画像データ伝送の停止および再開を制御する統括制御部とを設けたことを特徴とする画像処理装置。
【請求項１４】
請求項４記載の画像処理装置において、前記各受信部には受信状態を監視する監視手段を有し、該監視手段での監視結果を前記各送信部に伝送するように構成したことを特徴とする画像処理装置。
【請求項１５】
請求項４記載の複数の送信部において、前記変換されたビットシリアル形式の画像データについて同一クロックソースにより送信間隔を空けて送信するように構成したことを特徴とする画像処理装置。
【請求項１６】
請求項１〜１４の何れか一つの記載の画像処理装置を設けたことを特徴する検査装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光学式、又は電子線等による半導体デバイスや基板回路パターンの検査装置及び該検査装置等における画像処理装置に関する。
【０００２】
【従来の技術】
従来の検査装置における画像処理装置では、半導体の微細化、基板配線の高密度化等により、要求される画像処理能力が年々増大しており、これに伴い、単一の画像処理用演算プロセッサから並列プロセッサ化が進んでいる。例えば、特開平５−３２４５８３号公報、特開平７−３３４４６９号公報、特開平１０−２７６３２３号公報等に記述されている。
【０００３】
上記特開平５−３２４５８３号、特開平１０−２７６３２３号に代表される並列プロセッサ形の画像処理装置は、汎用的な並列コンピュータ同様、共通バスにより画像データ取得部位から並列化した各演算プロセッサへと演算プロセッサ間の画像データの供給を行う構成となっている。また、特開平７−３３４４６９号のように入力・出力を別バスで構成する等目的別の専用バスを設けた構成もある。
【０００４】
また、特開２００２−２２３２０３号公報には、ウエハ外観検査装置、走査型電子顕微鏡などに代表される装置において、膨大な量の画像データを送信器から受信器にシリアル伝送することが記載されている。
【０００５】
【特許文献１】
特開平５−３２４５８３号公報
【特許文献２】
特開平７−３３４４６９号公報
【特許文献３】
特開平１０−２７６３２３号公報
【特許文献４】
特開２００２−２２３２０３号公報
【０００６】
【発明が解決しようとする課題】
プロセッサの並列化で処理能力を向上するためには、各プロセッサの演算性能向上にも増して、バススループットの向上が重要である。バススループットを向上する方法として、伝送速度の向上、データバス幅拡張がある。しかし、伝送速度の向上は、バス線間のスキュー管理や信号線間の相互干渉による電気的損失が課題になる。また、データバス幅の拡張は、物理的な実装面積の広がりによる装置サイズの増大を招くとともに、上記伝送速度向上時と同様に、バス信号線間の電気的な相互干渉が課題になる。このため、画像処理能力の向上を目的としてプロセッサ数を増やすことは、電気的、物理的な制約による限界がある。
【０００７】
本発明の目的は、上記バス接続におけるスキュー管理、電気的な相互干渉等の課題を解決し、複数のシリアル伝送路によるデータ伝送能力を向上することで並列化された複数の画像データ処理部での画像処理能力を向上させた検査装置及び検査装置等における画像処理装置を提供することにある。
【０００８】
【課題を解決しようとする手段】
上記目的を達成するために、本発明は、画像データ取得手段で取得された画像データを複数の画像処理プロセッサで処理する画像処理装置であって、前記画像データを入力して分配する画像データ分配制御部と、該画像データ分配制御部で分配された画像データをビットシリアル形式に変換して送信する複数の送信部と、該複数の送信部の各々で送信されたビットシリアル形式の画像データを伝送する複数のシリアル伝送路と、該複数のシリアル伝送路の各々で伝送されたビットシリアル形式の画像データを受信する複数の受信部と、該複数の受信部の各々において受信されたビットシリアル形式の画像データからクロック成分を抽出してシリアルビット形式の画像データを識別する複数の回復回路と、該複数の回復回路の各々で識別されたシリアルビット形式の画像データをバラレルビット形式の画像データに展開する複数の展開部と、該複数の展開部の各々で展開されたパラレルビット形式の画像データを前記複数の画像処理プロセッサの各々に伝送する複数の伝送路とを設けたことを特徴とする。
【０００９】
また、本発明は、前記複数の送信部は、同一クロックソースによりビットシリアル形式の画像データを送信するように構成したことを特徴とする。
【００１０】
また、本発明は、前記画像処理装置において、前記各受信部には受信状態を監視する監視手段を有し、該監視手段での監視結果を前記各送信部に伝送するように構成したことを特徴とする。
【００１１】
また、本発明は、前記画像処理装置において、更に、前記各受信部から前記各送信部へ前記シリアル伝送路の確立を確認した結果を伝送して各送信部からの伝送（例えば伝送の開始）を制御する制御手段を設けたことを特徴とする。
【００１２】
また、本発明は、前記複数の伝送路において、伝送するビットシリアル形式の画像データを中継して分配する複数の画像データ中継部を有し、階層化することを特徴とする。
【００１３】
また、本発明は、前記複数の画像データ中継部は同一クロックソースによりビットシリアル形式の画像データを送信するように構成したことを特徴とする。
【００１４】
また、本発明は、前記画像処理装置において、更に、前記複数の回復回路の各々で識別されたシリアルビット形式の画像データを一時記憶して前記各画像処理プロセッサへの画像データ伝送タイミングを調整するための複数の一時記憶手段と、前記各画像処理プロセッサでの画像処理の基準時間となる画像処理クロックを生成する画像処理クロック生成手段とを設け、該画像処理クロック生成手段で生成された画像処理クロックを前記画像データ分配制御部、前記各一時記憶手段及び前記各画像処理プロセッサに分配することを特徴とする。
【００１５】
また、本発明は、前記画像処理装置において、更に、前記複数の回復回路の各々で識別されたシリアルビット形式の画像データを一時記憶して前記各画像処理プロセッサへの画像データ伝送タイミングを調整するための複数の一時記憶手段と、該各一時記憶手段の使用状態を監視する監視手段と、該監視手段での監視結果を前記各送信部に伝送することによって前記各送信部での送信時間を調整する手段とを設けたことを特徴とする。
【００１６】
また、本発明は、前記画像処理装置において、更に、前記複数の回復回路の各々で識別されたシリアルビット形式の画像データを一時記憶する複数の一時記憶手段と、該複数の一時記憶手段の各々の状態を監視し、該監視結果に基いて前記各シリアル伝送路での画像データ伝送の停止および再開を制御する統括制御部とを設けたことを特徴とする。
【００１７】
また、本発明は、前記画像処理装置において、更に、前記各画像処理プロセッサの処理時間と前記各シリアル伝送路による伝送時間とを監視し、該監視結果に基いて前記各シリアル伝送路での画像データ伝送の停止および再開を制御する統括制御部とを設けたことを特徴とする。
【００１８】
また、本発明は、前記画像処理装置において、前記各受信部には受信状態を監視する監視手段を有し、該監視手段での監視結果を前記各送信部に伝送するように構成したことを特徴とする。
【００１９】
また、本発明は、前記複数の送信部において、変換されたビットシリアル形式の画像データについて同一クロックソースにより送信間隔を空けて送信するように構成したことを特徴とする。
【００２０】
また、本発明は、前記画像処理装置（画像データ分配制御部から画像処理プロセッサへと画像データを一方向に伝送する構成）を設けたことを特徴する検査装置である。
【００２１】
【発明の実施の形態】
本発明に係る画像処理装置の実施の形態について、図面を参照して説明する。
【００２２】
まず、本発明に係る画像処理装置を備えた検査装置の一実施例について説明する。検査装置としては、光学式やＳＥＭ式外観検査装置およびＳＥＭ測長装置などがある。そして、検査装置における画像処理装置において、画像データ処理部は画像データ取得手段から得られる膨大な画像データを高速で処理する必要が生じてきている。図１は、本発明に係る画像処理装置を備えた例えば光学式外観検査装置の一実施例を示す概略構成図である。図１に示す実施例では、光源４５から出射された光（例えばＵＶ光、ＤＵＶ光）を集光レンズ４７でスリット状に集光して対物レンズ４８を通して所定方向に移動するウエハ４９上に照射する。ウエハ４９上に形成された回路パターンから反射された光を対物レンズ４８で集光して結像された回路パターンの像をＴＤＩセンサ等のイメージセンサ４６で撮像して画像情報を出力する。このようにＡＤ変換器４１は、上記光学系からの画像情報をセンサ４６から取り込み、アナログ量からディジタル情報に変換する。このディジタル化した画像データを一旦画像メモリ４２に格納した後、画像データ分配制御部１で分割して並列化し、シリアル伝送路５０１〜５０ｎにより画像データ処理部２１〜２ｎへＧＨｚオーダの高速で送る。全体制御部４３は、ＡＤ変換器４１や画像メモリ４２をセンサ４６から得られる画像情報を基に制御し、さらに画像データ分配制御部１を制御し、更に各画像データ処理部２１〜２ｎから得られる画像処理結果を入力して画像統合処理を行う。
【００２３】
次に、本発明に係る画像処理装置の実施の形態について説明をする。
【００２４】
画像処理装置の第１の実施の形態は、図２に示すように、画像データ取得手段１００（４１、４２、４５〜４８等）で取得された膨大な画像データを入力、分配する画像データ分配制御部１と、膨大な画像データを高速で処理するために並列に処理を行う複数の画像データ処理部（画像処理プロセッサ）２１〜２ｎと、上記画像データ分配制御部１と複数の画像データ処理部２１〜２ｎとの間を接続する複数のシリアル伝送路５０１〜５０ｎとで構成される。
【００２５】
次に、上述の画像処理装置の第１の実施の形態の動作について説明する。まず、光学式、又は電子線等で構成される画像データ取得手段１００から画像データを取得後、画像データ分配制御部１で受け取る。画像データ分配制御部１は、受け取った画像データを分割して並列化している複数の画像データ処理部（画像処理プロセッサ）２１〜２ｎに複数のシリアル伝送路５０１〜５０ｎを使って画像データを送信する。画像データ処理部２１〜２ｎの各々は、送られてきた画像データをもとに順次画像処理を行う。このシリアル伝送による画像データ伝送は、バス接続に比べ電気的相互干渉や信号間スキューの考慮が不要となり、伝送速度を高めることができる。また、シリアル化することで、信号線数が大幅に削減でき、配線領域を小さくできることから装置サイズの小形化が容易になる。
【００２６】
画像処理装置の第２の実施の形態は、図３に示すように、画像データ取得手段から画像データを入力、分配する画像データ分配制御部１と、複数の画像データ中継部３１〜３ｅと、複数の画像データ処理部（２１１〜２１ｇ；…；２ｅ１〜２ｅｇ）と、画像データ分配制御部１と複数の画像データ中継部３１〜３ｅの各々との間を接続するシリアル伝送路５１１〜５１ｅと、複数の画像データ中継部３１〜３ｅの各々と複数の画像データ処理部（２１１〜２１ｇ；…；２ｅ１〜２ｅｇ）の各々との間を接続するシリアル伝送路（５２１１〜５２１ｇ；…；５２ｅ１〜５２ｅｇ）とを備えて構成される。なお、画像データ分配制御部１と画像データ中継部３１〜３ｅとの間、または画像データ中継部３１〜３ｅと画像データ処理部（２１１〜２１ｇ；…；２ｅ１〜２ｅｇ）との間に、画像データ中継部３が階層化する構成もある。また、画像データ中継部３１〜３ｅで、画像データの伝送経路を変更する手段を設ける構成もある。
【００２７】
以上説明したように、画像データ中継部３１〜３ｅにより画像データ分配制御部１で分配した画像データを、画像データ中継部３１〜３ｅで階層化することで、本発明に係る画像処理装置を実現する基板、半導体等のピン数、サイズ等物理的な制約を緩和することができ、画像データ処理部の並列数を増やすことが容易になるとともに、第１の実施の形態と同様の効果を得ることができる。即ち、検査装置等で扱う膨大な画像データを高速に処理するためには、画像データ処理部（画像処理プロセッサ）（２１１〜２１ｇ；…；２ｅ１〜２ｅｇ）の並列化が必要となる。そこで、画像データ分配制御部１から並列化した画像データ処理部（２１１〜２１ｇ；…；２ｅ１〜２ｅｇ）へＧＨｚオーダの高速にデータ伝送するシリアル伝送を階層化することで物理的な制約を排除することが可能となる。
【００２８】
ここで、シリアル伝送の概念を図４に示す。シリアル伝送とは、複数ビットで構成されるデータをパラレルからシリアルに変換するパラレル−シリアル変換回路６０により、１ビットずつの並びに変換するものである。図４の実施例では、パラレルデータとして８ビットを入力後、パラレル−シリアル変換回路６０により１ビットへ変換し、ビット［０］から順次出力している。この８ビットバスは、ビットシリアル化により１本のシリアル伝送路６１に変換され、電気的な相互干渉が排除されるなど電気的に伝送周波数を上げることが可能になる。従って、図４の場合、パラレルデータで伝送周波数の８倍にすることで同一のスループットを達成できる上、電気的な制約から解放される。
【００２９】
図５は、シリアル伝送方法としてデータからクロック成分を抽出して受信部でデータを認識するクロックデータリカバリ（ＣＤＲ）を用いた実施の形態を示す。画像データ取得手段１００から画像データを入力、分配する画像データ分配制御部１と並列化した画像データ処理部２１〜２ｎとは、シリアル伝送送信部４１〜４ｎ及びシリアル伝送受信部５１〜５ｎを介してシリアル伝送路５０１〜５０ｎで接続される。画像データ分配制御部１は、各シリアル伝送送信部４１〜４ｎにパラレル伝送路７０１〜７０ｎを用いて各々画像データを配信する。パラレルデータを受けたシリアル伝送送信部４１〜４ｎは、パラレル−シリアル変換後、シリアル伝送路５０１〜５０ｎにシリアル化したデータを送信する。なお、シリアル伝送送信部４１〜４ｎには、ソースを同一化した伝送時間基準（送信用参照クロック：送信側伝送クロック）が入力される。シリアル伝送受信部５１〜５ｎは、受信したビットデータの‘Ｈ’，‘Ｌ’の変化点をもとにクロック成分を抽出するクロックデータリカバリ回路（回復回路）（ＣＤＲ：Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）によりクロックを復元し、そのクロックをもとに、シリアルビットデータを識別する。さらに、シリアル伝送受信部５１〜５ｎは、シリアル−パラレル変換後、パラレル伝送路７１１〜７１ｎを介してパラレル化したデータを各画像データ処理部２１〜２ｎに送信する。
【００３０】
しかしながら、バス接続の場合、データの受け渡しのために、送信側と受信側でクロック同期を取る必要があるため、クロックのデータ並走や共通クロックを供給することが必要になり、クロックとデータの遅延、スキューを考慮する必要がある。
【００３１】
そこで、本発明に係る画像データ処理部２１〜２ｎ（階層化された場合、２１１〜２１ｇ；…；２ｅ１〜２ｅｇ）を並列化した検査装置においては、処理タイミングを決めるシステムクロックを基いて、並列化した画像処理部２１〜２ｎ間のデータ同期をとることで、リアルタイム動作の画像処理を実現する実施例について、図６に示すタイムチャートを用いて説明する。
【００３２】
まず、画像データ（Ｄａｔａ０，  Ｄａｔａ１，  Ｄａｔａ２，…，  Ｄａｔａ５，  …）を取り込み、そのデータを画像データ分配制御部１で分配し、各々ターゲットとなる画像データ処理部２１〜２ｎ（図中ＰＥ：Ｐｒｏｃｅｓｓｏｒ  Ｅｌｅｍｅｎｔ）へＰＥ０〜ＰＥｎ−１入力として渡す。この時の伝送時間は、シリアル伝送路長等の要因により画像データ処理部２１〜２ｎ間で違いが生じる。画像データ処理部２１〜２ｎでの演算結果をまとめることが必要な場合、全画像データ処理部２１〜２ｎ間で画像処理タイミングを一致させる必要がある。これは画像統合処理として必要な時間間隔をシリアル伝送路５０１〜５０ｎでも常に守ることで同期化が図れる。しかし、シリアル伝送路５０１〜５０ｎでは、各伝送路のタイミングを完全に同期化することはバス接続と同様に電気的制約を生じることになり、高速、大容量の伝送を困難にする。
【００３３】
即ち、ＣＤＲを用いたシリアル伝送では、伝送用クロックのジッタが伝送時のビットエラー率（ＢＥＲ：Ｂｉｔ  Ｅｒｒｏｒ  Ｒａｔｅ）に影響する。そのため、本発明で想定している大規模な装置内に多数のシリアル伝送路５０１〜５０ｎ（階層化された場合、５１１〜５１ｅと、５２１１〜５２１ｇ；…；５２ｅ１〜５２ｅｇ）を設ける場合、必然的にシステム動作の基本クロックを伝送クロックと同一にすることが困難となる。他方、画像データの処理を行う一つの目的のために多数のシリアル伝送路を使用して画像データの伝送を行う装置内では、処理タイミングを決めるシステムクロックは必要となる。従って、本発明では、画像処理タイミングを決めるシステムクロックとシリアル伝送クロックを併用する構成にする。即ち、全画像データ処理部２１〜２ｎ間での画像処理タイミングはシステムクロックによって一致させられることになる。
【００３４】
次に、本発明に係る並列化した画像データ処理部２１〜２ｎ（階層化された場合も含む）での画像処理タイミングとシリアル伝送でのデータ同期を取る第３の実施の形態について図７及び図８を用いて説明する。
【００３５】
図７は、並列化した画像データ処理部２１〜２ｎでの演算結果をまとめる統合画像処理部６（４３）を設けた画像処理装置の実施の形態である。この場合、全ての画像データ処理部２１〜２ｎで一つの演算結果を出すまでの時間間隔を図６で説明した同一の画像処理タイミングに沿って動作させることが必要で、かつ装置が稼動している間中守ることが要求される。ここで、シリアル伝送路５０１〜５０ｎのデータ伝送周期のずれについて説明する。シリアル伝送の場合、シリアル伝送送信部４１〜４ｎの伝送クロックをもとにシリアル伝送受信部５１〜５ｎでクロックをリカバリする（ＣＤＲする）ことから、伝送速度は、送信側の伝送クロックにより決まる。一般的な発振器には、周波数偏差が存在するため、シリアル伝送送信部４１〜４ｎで個別の発振器を用いた場合、周波数偏差によるずれの影響を考慮する必要がある。例えば、周波数偏差が±１００ｐｐｍの発振器を使用した場合、シリアル伝送送信部４１〜４ｎでの伝送用クロック発振器の発振周波数が６２．５ＭＨｚで周波数偏差を上記±１００ｐｐｍとすると、次に示す（１）式及び（２）式の関係となる。
【００３６】
ｆｍａｘ（最大）＝６２．５０６３ＭＨｚ                      （１）
ｆｍｉｎ（最小）＝６２．４９３８ＭＨｚ                      （２）
ここから１サイクル当りの差分（Ｄｃｙｃ）は、次の（３）式となり、伝送データサイズＳ毎に１サイクルずれることになる。
【００３７】
Ｄｃｙｃ＝｜（１／ｆｍａｘ−１／ｆｍｉｎ）｜＝３．２［ｐｓ］  （３）
∴伝送データサイズＳ＝（１／ｆｍａｘ）／Ｄｃｙｃ＝４９９９．５０４０
例えば連続的に画像データを伝送する場合、並列化したシリアル伝送受信部間のデータ到着が上記計算のように微小にずれることで、長期間データを送り続けると大きなずれとなる。
【００３８】
そこで、本発明においては、図７に示すように、各シリアル伝送送信部４１〜４ｎの伝送動作タイミングを同一のソースによる共通時間基準（送信側伝送クロック）７ａに統一することで、送信時の伝送時間のずれを防ぐことが可能となる。各シリアル伝送受信部５１〜５ｎでは、送信側のデータに乗るクロック成分を抽出することから、送信側同様データの到着時間の同期（データ同期）が保持され、長期間データ伝送を継続しても各シリアル伝送路５０１〜５０ｎによるデータ同期を保持できる。例えば、共通時間基準として水晶発振器を用いる場合、各シリアル伝送送信部４１〜４ｎに同一の水晶発振器（同一のソース）７ａから伝送用クロックを供給することを意味する。
【００３９】
次に、上述した実施形態において階層化構成にした場合について図８を用いて説明する。この階層化構成の実施の形態では、各シリアル伝送送信部４１〜４ｅからシリアル化した画像データがシリアル伝送路５１１〜５１ｅにより送り出され、各画像データ中継部３１〜３ｅで中継もしくは分岐、経路変更などを行い、中継部に対応させた各シリアル伝送路（５２１１〜５２１ｇ；…；５２ｅ１〜５２ｅｇ）により各シリアル伝送受信部（５１１〜５１ｇ；…；５１ｅ１〜５１ｅｇ）に送られる。各画像データ中継部３１〜３ｅは、各シリアル伝送受信部５１〜５ｎと同様に送られてきたデータから送信側のクロックをリカバリする（ＣＤＲする）ことでデータを認識し、あらためて中継部に対応させた各シリアル伝送受信部（５１１〜５１ｇ；…；５１ｅ１〜５１ｅｇ）へ送信する。その際、各シリアル伝送送信部４１〜４ｅにおける伝送クロック源（共通時間基準）７ａの同一化と同様、各画像データ中継部３１〜３ｅにおいても伝送クロック源７ｂを同一の時間基準にすることで、中継手段でのデータ同期を保証し、全てのシリアル伝送受信部（５１１〜５１ｇ；…；５１ｅ１〜５１ｅｇ）でのデータ同期を実現する。なお、各中継部３１〜３ｅに対応させて各シリアル伝送路５２１〜５２ｅで接続されるシリアル伝送受信部と画像データ処理部との各々を５３１〜５３ｅで示す。また、図８では、各中継部３１〜３ｅに接続されるシリアル伝送受信部と画像データ処理部の個数を同じにしているが、当然各々個数を変えても良い。また、図８では、画像データ中継部３を１階層のみで示したが、これが複数階層になっても同様である。
【００４０】
次に、本発明に係る並列化した画像データ処理部２１〜２ｎ（階層化された場合も含む）での画像処理タイミングとシリアル伝送でのデータ同期を取る第４の実施の形態について図９を用いて説明する。
【００４１】
図９には、第４の実施の形態を示す。この第４の実施の形態は、画像データ分配制御部１と、並列化した複数の画像データ処理部（ＰＥ０〜ＰＥｎ−１）２１〜２ｎと、複数のシリアル伝送送信部４１〜４ｎと、複数のシリアル伝送受信部５１〜５ｎと、統合画像処理部６（４３）と、伝送のための共通の時間基準７と、各シリアル伝送受信部５１〜５ｎと各画像データ処理部２１〜２ｎとの間のバッファメモリ８１〜８ｎと、装置全体の画像処理タイミングの共通的な画像処理時間基準９とで構成する。この第２の実施形態の動作は、図７で示した実施の形態と同様、画像データ分配制御部１から送り出される画像データを複数のシリアル伝送路５０１〜５０ｎを経て複数のシリアル伝送受信部５１〜５ｎに送る。シリアル伝送受信部５１〜５ｎまでは、伝送系の同一の時間基準７に従いデータ同期を確立する。画像処理装置は、送られてくる画像データを順次処理するリアルタイムシステムであるため、並列化した画像データ処理部２１〜２ｎは、処理結果を統合画像処理部６へ決められた画像処理サイクル以内に出力する必要がある。そのため、シリアル伝送路での基準となる時間から、画像データ処理で基準となる時間に乗せかえる必要がある。本第４の実施の形態では、受信した画像データを、各シリアル伝送受信部５１〜５ｎからリカバリクロック５６１〜５６ｎとして抽出される伝送時の時間基準に従って順次各バッファ（一時記憶手段）８１〜８ｎに書き込み、ソース（画像処理クロック生成手段）９から得られる画像データ処理での時間基準に従って各バッファ（一時記憶手段）８１〜８ｎから読み出すことで、基準となる時間を乗せかえる。各画像データ処理部２１〜２ｎにおける画像データの演算処理は、複数の画素データを集めて行うことから、画像データ処理の時間基準（画像処理単位）の時間間隔は、伝送系の時間間隔に比べて広くなる。従って、電気的制約が少なく、装置全体の同期信号として使用することが可能である。例えば、伝送系時間基準７を発振器とした場合、伝送速度を決める発振周波数を画像処理タイミング用発振器（画像処理クロック生成手段）９とは独立したもので構成でき、装置全体に供給することが必要ないため、伝送クロック用に使用する発振器７を高精度な発振器かつ高い周波数にすることが容易になる。なお、発振器（画像処理クロック生成手段）９からの画像処理時間基準（画像処理単位）を示すクロック信号が画像データ分配制御部１、複数の画像データ処理部２１〜２ｎ及び統合画像処理部６（４３）に送信されて同期が取られることになる。また、第２の実施の形態を、階層化した場合にも適用することは可能である。
【００４２】
次に、本発明に係る並列化した画像データ処理部２１〜２ｎ（階層化された場合も含む）での画像処理タイミングとシリアル伝送でのデータ同期を取る第５の実施の形態について図１０、図１１及び図１２を用いて説明する。
【００４３】
図１０には、第５の実施の形態を示す。この第５の実施の形態は、複数の画像データ分配制御部１と、並列化した複数の画像データ処理部（図中はＰＥ）（２１１〜２１ｇ；…；２ｎ１〜２ｎｇ）と、複数のシリアル伝送送信部（図中Ｔｘ）１１１〜１１ｎと、複数のシリアル伝送受信部（図中Ｒｘ）１２１〜１２ｎと、複数のＴｘ側バッファメモリ（図中ＴｘＢｕｆ）１３１〜１３ｎと、複数のＲｘ側バッファメモリ（一時記憶手段）（図中ＲｘＢｕｆ）１４１〜１４ｎと、画像処理の時間基準９と、シリアル伝送路毎独立した伝送系の時間基準１５１〜１５ｎと、シリアル伝送線路５４１〜５４ｎとで構成される。この第３の実施の形態では、シリアル伝送路毎に独立した伝送系時間基準１５１〜１５ｎにより構成している。これは、伝送路毎に装置の物理的実装上、別基板で実現する必要がある場合、伝送系の時間基準を共通化することが物理的に困難なことがある。例えば、シリアル伝送送信部１１１〜１１ｎが、別基板になっている場合で、伝送系の時間基準を発振器としたときに、発振器からのクロック供給ラインの遅延管理やノイズ等の電気的障害を考慮する必要がある。
【００４４】
そこで、図１０に示す第５の実施の形態では、各シリアル伝送送信部１１１〜１１ｎと各シリアル伝送受信部１２１〜１２ｎとの間の各シリアル伝送路５４１〜５４ｎとは別に受信側から送信側へのリターン信号５５１〜５５ｎを設ける。画像データ処理部（２１１〜２１ｇ；…；２ｎ１〜２ｎｇ）は、画像処理を行う単位の画像データが集まった時点で、画像処理時間基準９に合わせて画像処理を実行する。このとき、必要な画像データは、各受信側バッファメモリ１４から順次読み出す。各シリアル伝送受信部１２は、この各受信側バッファメモリ１４の使用状態を監視し、その状態情報を各リターン信号５５により各シリアル伝送送信部１１へ出力する。各シリアル伝送送信部１１は、この各リターン信号５５を元に送信タイミングを、各送信側バッファメモリＴｘＢｕｆ１３を使い、伝送開始タイミングを調整する。
【００４５】
図１１には、画像処理タイミングとの同期制御の流れを示す。各Ｔｘ１１から各Ｒｘ１２へ画像データを送信している間、各Ｒｘ１２は、各ＲｘＢｕｆ１４の使用状態を監視する。図１２に各ＲｘＢｕｆ（一時記憶手段）１４の動作を示す。図１２では、左側からデータを書き込み、右側から読み出している。読み出し位置を指すリードポインタの位置は、画像処理時間基準９で決められるため一定となる。ところで、バッファ１４へのアクセス速度が、送信≒受信の場合、読み出し位置を指すリードポインタの位置と書き込み位置を示すライトポインタの関係は、ほぼ同じ間隔で推移することになる。一方、送信＞受信の場合、ライトポインタの位置がリードポインタの位置よりも離れるように進み、バッファ１４がＦＵＬＬになり、画像データを受け取れなくなる。他方、送信＜受信の場合、バッファ１４に記憶されている画像データが減少し、ライトポインタの位置がリードポインタの位置に近づくことになる。そこで、本第３の実施の形態では、バッファ１４へのポインタの適正範囲を定義し、例えばライトポインタの位置が適正範囲を超えた場合、図１１に示すように受信側（Ｒｘ）から送信側（Ｔｘ）へリターン信号５５を使い、ポインタ調整を要求する。この実施例では、画像伝送受信部（Ｒｘ）１２からリターン信号５５で“ＳＬＯＷ”要求を送り、この要求を受けた画像伝送送信部（Ｔｘ）１１は、画像データではない特殊なコードを送ることで、ＲｘＢｕｆ１４のライトポインタを適正範囲に入るよう調整する。送信＜受信の場合、リターン信号５５による調整は不要だが、画像データ処理部２でのリードタイミング調整や統合画像処理部６での時間調整を行う。
【００４６】
なお、図１０の構成において、シリアルデータを固定または可変サイズのブロックに分割し、そのブロック間に無効データ（空き）を挿入することで、シリアル伝送用時間基準１５１〜１５ｎの長周期精度に関わらず、複数のシリアル伝送路５４１〜５４ｎのデータ同期を画像処理時間基準９に合わせることを可能にする。
【００４７】
通常，データに空きを設けずに伝送クロックを個別にすると、伝送用時間基準の長周期精度の誤差による時間のずれが大きくなる。そこで、画像データに強制的に空きを設け、画像データ分配部１からの送信タイミングを、画像処理時間基準９での画像処理タイミングに合わせることで、各シリアル伝送路５４１〜５４ｎの間のデータ同期をとると共に、画像処理時間基準９との同期を確立する。
【００４８】
次に、第５の実施の形態で用いられる画像伝送受信部１２の一実施例について図１３を用いて説明する。この実施例では、画像伝送受信部１２は、シリアル画像データ５４を受信してビット識別を行うシリアルデータ受信部２１と、ビットシリアルデータをパラレルデータに変換するシリアル−パラレル変換部２２と、パラレル化した画像データのバッファ出力タイミングを調整するデータ出力部２３と、クロックデータを復元するＣＤＲ回路部（回復回路部）２４と、ライトポインタ制御部２５と、バッファポインタの動きを監視するバッファ監視部２７と、リターン信号５５の出力タイミング調整を行うリターン信号出力制御部２８とで構成される。上記画像伝送受信部１２の動作は、画像伝送送信部１１から送られるシリアル化された画像データをシリアルデータ受信部２１で受け、ＣＤＲ回路部２４で抽出されたクロックを基にビット識別を行う。識別したビットは、シリアル−パラレル変換部（展開部）２２でパラレルデータに変換し、データ出力部２３を経て、ライトポインタ制御部２５によりＲｘＢｕｆ１４におけるライトポインタで指示されている領域へ書き込む。ライトポインタ更新後、バッファ監視部２７でリードポインタとの間隔が適正範囲であるかを判断し、図１１及び図１２で説明したリターン信号５５をリターン信号出力制御部２８から出力する。なお、１４、２１〜２４までの構成は、他の実施の形態における各シリアル伝送受信部５において使用可能である。
【００４９】
以上説明したように、第５の実施の形態によれば、受信側バッファ（ＲｘＢｕｆ）１４への書き込み状態を監視し、その状態に応じたリターン信号５５を各シリアル伝送路の受信側から送信側に送信することによって、並列化した画像データ処理部２１〜２ｎ（階層化された場合も含む）の間の画像処理タイミングとシリアル伝送でのデータ同期を取ることが可能となる。
【００５０】
次に、本発明に係る並列化した画像データ処理部２１〜２ｎ（階層化された場合も含む）での画像処理時間とシリアル伝送での画像データ伝送時間を調整する第６の実施の形態について図１４を用いて説明する。図１４には第６の実施の形態を示す。この第６の実施の形態は、図９での構成に統括制御部３１を加えた構成をとる。画像データは、画像データ分配制御部１からシリアル伝送の時間基準７をもとに並列化した各画像データ処理部２１〜２ｎへ各シリアル伝送路５０１〜５０ｎを経て伝送する。この時、各画像データ処理部２１〜２ｎでの処理時間が画像データの伝送時間より長くなった場合（各バッファ（一時記憶手段）８１〜８ｎを監視して空きがなくなった場合）、各画像データ処理部２１〜２ｎは、統括制御部３１に伝送休止信号を送る。統括制御部３１は、画像を取り込む画像取得部１００と画像データ分配制御部１に対し、伝送休止を要求する。その後、画像処理が進み各バッファ（一時記憶手段）８１〜８ｎに所定の空きが出た時点で伝送再開を要求する。
【００５１】
次に、本発明に係る並列化した画像データ処理部２１〜２ｎ（階層化された場合も含む）での画像処理タイミングとシリアル伝送でのデータ同期を取る第７の実施の形態について図１５を用いて説明する。
【００５２】
図１５は図７に示す構成において各シリアル伝送路の確立・監視について示す。本第７の実施の形態では、各シリアル伝送受信部５１〜５ｎからシリアル伝送送信部４１〜４ｎへリターン信号５７１〜５７ｎを設ける構成とする。シリアル伝送受信部５１〜５ｎは、パワーオン等による初期化時は、送信側からのデータが不定であるため、クロック抽出、ビット識別やパラレルデータの区切りを検出できず、リンク確立ができない。本第７の実施の形態でのリンク確立手順を以下に示す。まず、各シリアル伝送送信部４１〜４ｎ及び受信部５１〜５ｎを初期化する。次に、シリアル伝送送信部４１〜４ｎは、クロック抽出、ビット識別やパラレルデータ区切り検出のための識別データを送信する。各シリアル伝送受信部５１〜５ｎは、識別データを認識できるクロックタイミングを求め、確実に識別できた時点で、各リターン信号５７１〜５７ｎを各シリアル伝送送信部４１〜４ｎへ送る。送信側では、各リターン信号５７１〜５７ｎを受けた時点でリンク確立を認識し、画像データ伝送を開始する。以上により、各リターン信号５７１〜５７ｎによるリンク制御を実現する。また、このリターン信号５７１〜５７ｎは、図１０で述べたリターン信号５５１〜５５ｎと兼ねても良い。
【００５３】
なお、何れの実施の形態でも、各シリアル伝送送信部４１〜４ｎにおいてパリテイを付与し、各シリアル伝送受信部５１〜５ｎにおいてパリテイチェックをしてその結果を各画像データ処理部２１〜２ｎに報告することになる。
【００５４】
以上説明したように、本発明に係る実施の形態によれば、画像データ伝送をシリアル伝送により行い、シリアル伝送送信部からはソースを同一化した送信側伝送クロックを送信し、シリアル伝送受信部では、受信したビットデータの変化点をもとにクロック成分を抽出するＣＤＲ回路等によりクロックを復元し、そのクロックをもとに、シリアルビットデータを識別するようにしたので、バス接続に比べ電気的相互干渉や信号間スキューの考慮が不要となり、基板実装が容易になることで、より伝送周波数をＧＨｚオーダに高めることができる効果がある。また、信号線数も少なくなることで、配線領域が小さくでき、装置サイズの小形化が可能になる。
【００５５】
また、本発明に係る実施の形態によれば、シリアル伝送路を階層化することで、画像処理装置を実現する基板、半導体等のピン数、サイズ等物理的な制約を緩和することができ、画像データ処理部の並列数を増やすことが容易になる。
【００５６】
【発明の効果】
本発明によれば、シリアル伝送路を用いて画像データ伝送を行い、ＣＤＲ回路等のクロック抽出手段によりシリアルビットデータを識別するようにしたので、バス接続に比べ電気的相互干渉や信号間スキューの考慮が不要となり、基板実装が容易になることで、伝送周波数をＧＨｚオーダに高め、伝送スループットを向上できる効果がある。これにより、検査装置等における画像処理装置において処理性能を向上させることが可能となる。
【００５７】
また、本発明によれば、検査装置等における画像処理装置において、信号線数も少なくなることで、配線領域が小さくでき、低コスト化、小形化の効果がある。
【図面の簡単な説明】
【図１】本発明に係る画像処理装置を備えた例えば光学式外観検査装置の一実施例を示す概略構成図である。
【図２】本発明に係る画像処理装置の第１の実施の形態を示す概略構成図である。
【図３】本発明に係る画像処理装置の第２の実施の形態であるシリアル伝送路を階層化した場合を示す概略構成図である。
【図４】シリアル・パラレル変換の概要を示す図である。
【図５】本発明に係るクロックデータリカバリ（ＣＤＲ）によるシリアル伝送の一構成例を示すブロック図である。
【図６】本発明に係る並列プロセッサによる画像処理におけるデータ同期に関するタイミングチャートである。
【図７】本発明に係る送信タイミングによるデータ同期化を図る第３の実施の形態を示す概略構成図である。
【図８】本発明に係る送信タイミングによるデータ同期化を図る第３の実施の形態においてシリアル伝送路を階層化した場合を示す概略構成図である。
【図９】本発明に係る送信タイミングと画像処理タイミングとの同期化を図った第４の実施の形態を示す概略構成図である。
【図１０】本発明に係る送信タイミングと画像処理タイミングとの同期化をリターン信号で実現する第５の実施の形態を示す概略構成図である。
【図１１】リターン信号による同期制御シーケンスを示す図である。
【図１２】バッファポインタの動きを模した図である。
【図１３】受信制御部のハードウエア構成の一実施例を示す図である。
【図１４】本発明に係る画像データ処理部での画像処理時間とシリアル伝送での画像データ伝送時間を調整する（待ち制御）の第６の実施の形態を示す概略構成図である。
【図１５】本発明に係るシリアル伝送送信部とシリアル伝送受信部との間でリンク確立を実現する第７の実施の形態を示す概略構成図である。
【符号の説明】
１…画像データ分配制御部、２、２１〜２ｎ、２１１〜２ｅｇ、２１１〜２ｎｇ…画像データ処理部、２１〜２ｎ…ＰＥ０〜ＰＥｎ−１、１３、３１〜３ｅ…画像データ中継部、４、４１〜４ｎ、４１〜４ｅ…シリアル伝送送信部、５、５１〜５ｎ、５１１〜５ｅｇ…シリアル伝送受信部、６…統合画像処理部、７、７ａ、７ｂ…伝送系時間基準（同一クロックソース）、８…バッファ（一時記憶手段）、９…画像処理時間基準（画像処理クロック生成手段）、１１、１１１〜１１ｎ…Ｔｘ（送信制御部）、１２、１２１〜１２ｎ…Ｒｘ（受信制御部）、１３、１３１〜１３ｎ…ＴｘＢｕｆ（送信側バッファ）、１４、１４１〜１４ｎ…ＲｘＢｕｆ（受信側バッファ：一時記憶手段）、１５１〜１５ｎ…伝送系時間基準（基準クロック）、２１…シリアルデータ受信部、２２…シリアル−パラレル変換部（展開部）、２３…データ出力部、２４…ＣＤＲ（Ｃｌｏｃｋ  Ｄａｔａ  Ｒｅｃｏｖｅｒｙ）回路部（回復回路部）、２５…ライトポインタ制御部、２７…バッファ監視部、２８…リターン信号出力制御部、３１…統括制御部、４１…ＡＤ変換器、４２…画像メモリ、４３…全体制御部（統合画像処理部）、４５…光源、４７…集光レンズ、４６…センサ、４８…対物レンズ、４９…ウエハ、５０１〜５０ｎ、５１１〜５１ｅ、５２１１〜５２ｅｇ、５４１〜５４ｎ…シリアル伝送路、５３１〜５３ｅ…シリアル伝送受信部及び画像データ処理部、５５、５５１〜５５ｎ、５７１〜５７ｎ…リターン信号、５６１〜５６ｎ…リカバリクロック、６０…パラレル−シリアル変換部、６１…シリアル伝送路、７０１〜７０ｎ、７１１〜７１ｎ、７１１１〜７１ｅｇ…パラレル伝送路。
【図１】
2005004310.tif 000003
【図２】
2005004310.tif 000004
【図３】
2005004310.tif 000005
【図４】
2005004310.tif 000006
【図５】
2005004310.tif 000007
【図６】
2005004310.tif 000008
【図７】
2005004310.tif 000009
【図８】
2005004310.tif 000010
【図９】
2005004310.tif 000011
【図１０】
2005004310.tif 000012
【図１１】
2005004310.tif 000013
【図１２】
2005004310.tif 000014
【図１３】
2005004310.tif 000015
【図１４】
2005004310.tif 000016
【図１５】
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