(57)【要約】【課題】  トレンチ・キャパシタ・セルから成るＤＲＡＭアレイを備えたＳＯＩ型集積回路装置において、チップ当りの蓄積データ・ビット数を増大させる。【解決手段】  ＤＲＡＭアレイ中に伸びる均一なＢＯＸ層２０を有するＳＯＩウェーハにＤＲＡＭアレイを形成する。これにより、（１）プロセスにおけるカラー酸化膜形成工程を省略することができる。（２）埋め込みプレート１０５を、デバイス層３０とＢＯＸ２０を貫通して伸びるとともに接地にバイアスされた導電プラグに接続されたイオン打ち込み領域１６０に接続することができる。一方、パス・トランジスタは接地されたビット線を通じて接地に至る漏れ電流放電経路を備えフローティング・ボディを備えたプレーナ型ＮＦＥＴである。【選択図】          図６
2005005706.tif 000002
【特許請求の範囲】
【請求項１】
ＳＯＩウェーハにおいて深いトレンチ・キャパシタを備えたＤＲＡＭセルから成るＤＲＡＭアレイを含む集積回路装置を製造する方法であって、
均一なＢＯＸを有するＳＯＩ基板を準備する工程と、
前記ＢＯＸを貫通し前記ＤＲＡＭアレイに深いトレンチをエッチング形成する工程と、
前記深いトレンチを取り囲む埋め込みプレートを形成する工程と、
前記深いトレンチの内面に少なくとも前記ＢＯＸの底部に至る誘電体を形成する工程と、
前記キャパシタの中央電極として導電材料を堆積する工程と、
前記ＢＯＸの上部表面直下の、前記キャパシタの前記中央電極をくぼませてキャパシタ開口を形成する工程と、
前記ＢＯＸの底部直下のコンタクト・レベルに至るコンタクト・ビアをエッチング形成する工程と、
前記キャパシタ開口および前記コンタクト・ビアを導電材料で同時に充填して前記コンタクト・ビアにプレート・バイアス・プラグを形成する工程と、
垂直方向に伸び前記埋め込みプレートにオーバーラップする埋め込みプレート・コンタクト層を前記アレイの前記基板にイオン打ち込みする工程と、
前記プレート・バイアス・プラグおよび前記埋め込みプレート・コンタクト層にコンタクトを形成して前記埋め込みプレートと前記プレート・バイアス・コンタクトとの間に導電経路を確立する工程と、
前記ＳＯＩ層にフローティング・ボディを備えたＦＥＴを形成してセル・コンタクトと前記中央電極とを接続する工程と、
前記集積回路装置を完成させる工程と
を備えた
方法。
【請求項２】
さらに、
前記キャパシタ開口の側壁をパス・トランジスタに至る導電経路を形成するために準備する工程
を備えた、
請求項１に記載の方法。
【請求項３】
前記コンタクト・ビアを前記ＤＲＡＭアレイの外側のドープされた領域に形成する、
請求項１に記載の方法。
【請求項４】
前記コンタクト・ビアを前記ＤＲＡＭアレイの外側のドープされた領域にトレンチをエッチング形成することにより形成する、
請求項３に記載の方法。
【請求項５】
前記埋め込みプレート・コンタクト層が前記ＢＯＸの底部から下方に伸び埋め込みプレート・オーバーラップ領域において前記埋め込みプレートとコンタクトしている、
請求項１に記載の方法。
【請求項６】
前記埋め込みプレートが前記ＢＯＸの底部まで上方に伸びており、
前記埋め込みプレート・コンタクト層が前記ＢＯＸの底部から下方に伸び埋め込みプレート・オーバーラップ領域において、前記埋め込みプレート・コンタクト層とともに伸びる前記埋め込みプレートにコンタクトしている、
請求項５に記載の方法。
【請求項７】
前記埋め込みプレート・コンタクト層のドーパント濃度がＮ−であり、それにより前記プラグとの導電コンタクトを確立している、
請求項６に記載の方法。
【請求項８】
前記プレート・バイアス・プラグおよび前記埋め込みプレート・コンタクト層にコンタクトを形成する前記工程を前記プレート・バイアス・プラグおよび前記埋め込みプレート・コンタクト層を含むｎウェルをイオン打ち込みすることにより行なう、
請求項１に記載の方法。
【請求項９】
前記プレート・バイアス・プラグおよび前記埋め込みプレート・コンタクト層にコンタクトを形成する前記工程を前記プレート・バイアス・プラグおよび前記埋め込みプレート・コンタクト層を含むｎウェルをイオン打ち込みすることにより行なう、
請求項６に記載の方法。
【請求項１０】
前記コンタクト・ビアを前記ＤＲＡＭアレイの外側のドープされた領域にトレンチをエッチング形成することにより形成する、
請求項８に記載の方法。
【請求項１１】
前記コンタクト・ビアを前記ＤＲＡＭアレイの外側のドープされた領域にトレンチをエッチング形成することにより形成する、
請求項９に記載の方法。
【請求項１２】
ＳＯＩウェーハにおいて深いトレンチ・キャパシタを備えたＤＲＡＭセルから成るＤＲＡＭアレイを含む集積回路装置であって、
均一なＢＯＸ層を備えたＳＯＩ基板と、
前記ＢＯＸを貫通して伸びる深いトレンチ・キャパシタを備えた、前記ＤＲＡＭアレイに設けられた１組のセルと、
前記深いトレンチの少なくとも底部の回りに形成された１組の埋め込みプレートと、
前記深いトレンチの内面に形成され前記ＢＯＸの少なくとも底部まで伸びるキャパシタ誘電体と、
前記キャパシタ内に形成され導電材料から成る中央電極と、
デバイスのＳＯＩ層に形成されセル・コンタクトと前記中央電極とを接続しフローティング・ボディを備えた、セルの１組のパス・トランジスタＦＥＴと、
前記アレイの前記基板に形成され垂直に伸び埋め込みプレート・オーバーラップ領域において前記埋め込みプレートにオーバーラップする埋め込みプレート・コンタクト層と、
デバイスのＳＯＩ層および前記ＢＯＸを貫通して垂直に伸び前記埋め込みプレート・コンタクト層にコンタクトし、それにより前記埋め込みプレートと前記プレート・バイアス・コンタクトとの間に導電経路を確立している１組のプレート・バイアス・プラグと
を備えた
集積回路装置。
【請求項１３】
前記埋め込みプレートが埋め込みプレート・オフセット領域によって前記ＢＯＸから垂直方向に分離されており、それにより前記キャパシタ誘電体が前記埋め込みプレート・オフセット領域において前記埋め込みプレート・コンタクト層に隣接している、
請求項１２に記載の集積回路装置。
【請求項１４】
前記埋め込みプレートが前記ＢＯＸの少なくとも底面まで垂直に上方に伸びており、それにより前記埋め込みプレート・オーバーラップ領域は前記埋め込みプレート・コンタクト層とともに伸びており、さらに前記キャパシタ誘電体はすべての垂直位置において前記埋め込みプレートによって前記埋め込みプレート・コンタクト層から分離されている、
請求項１２に記載の集積回路装置。
【請求項１５】
前記プレート・バイアス・プラグが、前記ＤＲＡＭアレイの外側のドープされた領域に形成されている、
請求項１２に記載の集積回路装置。
【請求項１６】
前記プレート・バイアス・プラグが、前記ＤＲＡＭアレイの外側のドープされた領域にトレンチをエッチング形成することにより形成されている、
請求項１２に記載の集積回路装置。
【請求項１７】
前記プレート・バイアス・プラグが、前記ＤＲＡＭアレイの外側のドープされた領域に形成されている、
請求項１３に記載の集積回路装置。
【請求項１８】
前記プレート・バイアス・プラグが、前記ＤＲＡＭアレイの外側のドープされた領域にトレンチをエッチング形成することにより形成されている、
請求項１３に記載の集積回路装置。
【請求項１９】
前記プレート・バイアス・プラグが、前記ＤＲＡＭアレイの外側のドープされた領域に形成されている、
請求項１４に記載の集積回路装置。
【請求項２０】
前記プレート・バイアス・プラグが、前記ＤＲＡＭアレイの外側のドープされた領域にトレンチをエッチング形成することにより形成されている、
請求項１４に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はトレンチ・キャパシタ・セルから成るＤＲＡＭアレイを備えたＳＯＩ型集積回路装置に関する。
【背景技術】
【０００２】
ＤＲＡＭ（Dynamic Random Access Memory）セルは周知である。ＤＲＡＭセルは実質的に電荷を蓄積するキャパシタと当該キャパシタに対して電荷を出し入れするパス・トランジスタ（パス・ゲートまたはアクセス・トランジスタとも呼ばれる）とから成る。データ（１ビット）は蓄積キャパシタ上の電荷の存否によって決まる。セル・サイズによってチップの密度、サイズ、コストが決まるから、セル面積を低減させることはＤＲＡＭ設計者の主目標の１つである。通常、セル面積の低減は最小設計寸法を低減させてセルを縮小させることにより行なう。
【０００３】
セルの最小設計寸法を縮小させるほかに、セル面積を低減させる最も効果的な方法はセル中の最も大きな構築物、通常は蓄積キャパシタの面積を低減させることである。ところがあいにく、キャパシタ・プレート面積を縮小させると容量値が低減するから、蓄積電荷が低減してしまう。電荷の低減はＤＲＡＭ中に蓄積される電荷がノイズ、ソフト・エラー、漏れ電流、および周知の他のＤＲＡＭ問題の影響を受けやすくなる、ということを意味する。したがって、ＤＲＡＭセル設計者の別の主目標はセル面積を低減させながら蓄積容量を維持することである。
【０００４】
蓄積容量を犠牲にすることなくこの密度の目標を達成する１つの方法はセルにおいてトレンチ・キャパシタを用いることである。通常、トレンチ・キャパシタはシリコンに長く深いトレンチをエッチング形成し、各キャパシタの側面をトレンチに配置し、キャパシタをチップ表面に対して直角に配向させることにより形成する。したがって、蓄積キャパシタに必要な表面積は容量したがって蓄積可能な電荷を犠牲にすることなく顕著に低減する。
【０００５】
しかしながら、トレンチ・キャパシタを使用するとセルの表面積の大部分（すなわち以前に蓄積キャパシタ用に必要だったセル面積の部分）が削減されるから、セルのアクセス・トランジスタがアレイの面積を決める支配的なセル構築物になった。この結果、セル面積とアレイ面積をさらに低減させるために、（キャパシタ・トレンチに垂直方向のアクセス・トランジスタを形成することを含む）アクセス・トランジスタの面積を低減させることに努力が傾注されている。たとえば「自己整合埋め込みストラップを備えたＳＯＩ垂直アレイ型ＤＲＡＭセル（Silicon-On-INsulator Vertical Array DRAM Cell With Self-Aligned Buried Strap）」なる名称の米国特許第６４２６２５２号およびその中で引用されている参照文献を参照されたい。
【０００６】
ＤＲＡＭの設計にとって性能は密度と同程度に重要である。寄生容量を低減して集積回路チップの性能を向上させるためにＳＯＩ（silicon-on-insulator) が使用されている。ＳＯＩによって集積回路内の寄生容量が低減する結果、個々の回路負荷が低減する。これにより、回路性能とチップ性能が向上する。しかし、寄生容量を低減することとセルの蓄積容量を増大あるいは維持することとは相いれない。したがって、ＳＯＩはＤＲＡＭの製造にはめったに使用されない。ＤＲＡＭにＳＯＩを使用する試みの１つが引用した特許に教示されている。
【０００７】
ＳＯＩに形成するトランジスタの場合、当業者は従来、オペレーション中に生成されるホールを排出するためにボディへのコンタクトを導入している。このようなボディ・コンタクトを形成するとセル面積が増大するから、ＳＯＩを使用する利点の一部が無くなる。
【発明の開示】
【発明が解決しようとする課題】
【０００８】
したがって、ＤＲＡＭ（Dynamic Random Access Memory）製品のチップ当りの蓄積データ・ビット数を増大させることが求められている。また、セルの電荷蓄積能力を弱めることなくＤＲＡＭの電気性能を向上させることも求められている。
【課題を解決するための手段】
【０００９】
本発明はプレーナ・トランジスタを採用したＤＲＡＭアレイを備えたＳＯＩ型集積回路装置に関する。
【００１０】
本発明の特徴はカラー酸化膜プロセスを含む、トレンチ・キャパシタにおけるプロセス工程をいくつか省略することによりプロセス時間を低減する点にある。
【００１１】
本発明の別の特徴はフローティング・ボディを備えたパス・ゲート・トランジスタにある。
【００１２】
本発明の別の特徴はトリプル・ウェル分離構造を無くした点にある。
【００１３】
本発明の別の特徴は埋め込み酸化膜（ＢＯＸ:buried oxide)直下に少なくとも１つのイオン打ち込み領域を形成することによりキャパシタの埋め込みプレートと基準電圧源とを接続した点にある。
【発明を実施するための最良の形態】
【００１４】
図１はＤＲＡＭアレイおよび当該ＤＲＡＭアレイ用のサポート回路も形成されることになり、組み込みＤＲＡＭチップの場合には当該チップの機能を実行する論理トランジスタ用の論理領域を形成することになるＳＯＩ型集積回路ウェーハの一部を示す図である。
【００１５】
図１にはＰ型基板１０、ＢＯＸ２０（１３０ｎｍ）、デバイス層３０（７０ｎｍ）が示されている。ＢＯＸ２０は基板１０とデバイス層３０とを分離している。Ｐ型基板１０はたとえばＤＲＡＭアレイ中のドープされたＰ−型領域である。サポート領域と論理領域にはＰ型領域とＮ型領域が形成されている。
【００１６】
図２は多数の予備工程を経たあとのＤＲＡＭアレイの一部を示す図である。深いトレンチがパッド層３５（たとえば表面を窒化膜で被覆した熱酸化層）、シリコン・デバイス層３０、埋め込み酸化膜（ＳｉＯ2 、ＢＯＸ）２０を貫通し、約８μｍの深さに掘り下げて基板中にエッチング形成されている。
【００１７】
基板には埋め込みプレート１０５（Ｎ＋）が拡散形成されている。埋め込みプレート１０５は既存のプロセスによって、すなわち高濃度にドープした多結晶シリコン（ポリシリコン）を堆積したのち加熱して基板中にドーパントを拡散させることにより形成する。埋め込みプレートはＢＯＸの底部に向かって上方にのみ伸びているように示されている。したがって、埋め込みプレートは埋め込みプレート・オフセット（偏倚）によってＢＯＸから垂直方向に分離されている。後の工程において、アレイ中のＢＯＸ直下の領域にイオン打ち込みするとともに、イオン打ち込み領域を下方に伸ばし垂直オーバーラップ領域において埋め込みプレートにオーバーラップさせる。
【００１８】
任意実行事項として、埋め込みプレートはＢＯＸの底部に接近するまで、あるいは到達するまで上方に伸ばしてもよい。それにより、キャパシタの容量を増大させることができる。その場合、オーバーラップ領域はイオン打ち込み領域とともに伸びることになる。
【００１９】
図２の上部には、キャパシタのポリシリコン中央電極をＢＯＸ２０の中間点に至るまで下方にわずかにくぼませて開口１１８が形成されている。トレンチの側壁が露出しているので、窒化膜から成るキャパシタ誘電体を除去し、トレンチ側壁に望ましい任意の処理を行なって（たとえば熱酸化膜または窒化膜の薄層を形成して）キャパシタへの電流の流入・流出を許しながらデバイス層の壁部を不動態化する。
【００２０】
既存のトレンチＤＲＡＭプロセスでは、「トリプル・ウェル」分離方式が必要である。通常、「トリプル・ウェル」は（１）「深い」ｐウェル・イオン打ち込み領域（濃度ピークがＳｉ表面直下約０．７μｍ）、（２）「中間」ｐウェル・イオン打ち込み領域（濃度ピークがＳｉ表面直下約０．３〜０．４μｍ）、および（３）「浅い」ｐウェル・イオン打ち込み領域（濃度ピークがＳｉ表面直下約３０〜４０ｎｍ）から成る。「深い」イオン打ち込み領域はトレンチ側壁の上部領域に沿う垂直寄生デバイス（カラー酸化膜とＮ＋型ポリシリコン充填物（polyfill）によってゲートされたプレート−埋め込みストラップ漏れ電流）を抑制するために必要である。「中間」イオン打ち込み領域は横方向におけるｅＤＲＡＭのクロス・トークを分離するために使用する。「浅い」イオン打ち込み領域はアレイのパス・トランジスタのしきい値電圧を調整するために使用する。ここで、ｅＤＲＡＭセルはｅＤＲＡＭアレイ・ブロック（図示せず）を取り巻くｎウェルによって分離されたｐウェル１１７中に含まれている。フローティング・ボディ型ｅＤＲＡＭセルの多くの利点のうちの１つは分離されたｐウェルがもはや必要でない（必要なのはトランジスタのしきい値を決めるイオン打ち込みのみである）という点である。これにより、イオン打ち込み工程を省略できるから、ＳＯＩ型ｅＤＲＡＭのコストを低減することができる。
【００２１】
また、組み込みＤＲＡＭを備えたＳＯＩ型集積回路は従来、ＳＯＩ層を形成する必要があるのはチップの論理部のみであり、ＤＲＡＭアレイはＢＯＸを有さない領域に形成していた。費用のかかるＢＯＸのこのパターニングは本発明の実施に当たっては必要としない。したがって、本発明によれば、費用を顕著に節減することができる。
【００２２】
図３は埋め込みプレートと基準（接地）とを接続するコンタクト・ビア（バイア）をエッチング形成したチップの部分を示す図である。このエッチングはパッド窒化膜３５、ＳＯＩ層３０、およびＢＯＸ２０を貫通している。化学薬品を変更すれば、従来の方法で様々な材料を処理することができる。
【００２３】
図４は図２のくぼみ１１８をドープト・ポリシリコンで充填する工程の後の図２と同じ領域を示す図である。破線は図２のポリシリコンと付加したポリシリコンの部分との境界を表わしている。
【００２４】
図５は図３のビア１５５をＤＲＡＭアレイ中のくぼみと同時に充填したあとの様子を示す図である。（プラグとも呼ばれる）導電性充填物を符号３６で示す。実線１１２はプラグ３６とＳＯＩ層３０とを分離する任意実行事項の誘電体ライナ（下敷き）（たとえば窒化膜）を表わしている。
【００２５】
図６は図２のＤＲＡＭアレイの完成した部分を示す図である。ＢＯＸの下面から１μｍだけわずかに下に伸びるＮ型イオン打ち込み領域（１×１０18ｃｍ-3）が形成されており、埋め込みプレートにオーバーラップするとともにそれにコンタクトしている。このイオン打ち込み領域によって、埋め込みプレートを指定の接地電圧に維持する導電経路が形成されている。
【００２６】
デバイス層にはＮＦＥＴパス・トランジスタ６０が形成されている。パス・トランジスタのボディは都合のよいときに行なうイオン打ち込みによってＰ型にドープされている。既存のゲート酸化膜の上にゲート６５が形成されている。また、側壁６２が形成されている。領域３９にはＮ＋型ソース／ドレイン（Ｓ／Ｄ）イオン打ち込み領域が形成されている。側壁６２によって、トランジスタ・ボディに隣接する領域３８中のイオン打ち込みドーズ量がＮ−に低減している。
【００２７】
キャパシタの上部を横切る通過ワード線７０が示されている。ワード線７０はトレンチの上部酸化膜（または他の誘電体）１１３によってキャパシタの中央電極１１５から垂直方向に分離されている。キャパシタは酸化物充填分離トレンチ（ＳＴＩ:shallow trench isolation)３２によって分離されている。ＳＴＩ３２は論理領域中のＳＴＩと同時に形成する。上部誘電体１１３は通過ワード線からのクロス・トークを防止するのに十分なほどに厚く形成されている。ＤＲＡＭアレイのアーキテクチャが（折り返しビット線アーキテクチャと呼ばれる）通過ワード線を使用しないものである場合、あるいは通過ワード線がクロス・トークを引き起こさない場合、分離誘電体は省略してもよい、すなわちゲート酸化膜を唯一の誘電体にしてもよい。
【００２８】
図７は図３の領域にメタル１（Ｍ１）までの後工程（back end process）を施したあとの様子を示す図である。図５のプラグ３６は層間誘電体７２中に設けたタングステン・ビア７５で表面が被覆されている。ビア７５はＭ１の一部にコンタクトしている。Ｍ１によって、ビア７５は正確な基準電圧にリンクすることが可能になる。
【００２９】
プラグ７５と埋め込みプレート・コンタクト・イオン打ち込み領域１６０との間のオーミック・コンタクトを実現するためにＮウェル・イオン打ち込み領域１６５が形成されている。
【００３０】
プラグは埋め込みプレートへ至る設計インピーダンスを確立することが必要な場合に設ける。プラグは最もコンパクトなレイアウトを阻害するから、アレイ中には設けないのが望ましい。プラグはＮバンド拡散ガード・リングその他アレイ周辺の場所に設け、その中には設けないのが好都合である。
【００３１】
トランジスタは論理領域中のＮＦＥＴと同様に形成するのが望ましい。セル・トランジスタがフローティング・ボディを有しているのに対して、論理トランジスタはボディ・コンタクトを有している。当業者が予期しうるように、アレイ中のＮＦＥＴのフローティング・ボディにおけるホールの生成に付随する普通のかつ周知の諸問題が存在する。
【００３２】
判明している点を挙げると、キャパシタへの書き込み後にビット線を接地に戻し大部分の時間、接地に維持するオペレーション・シーケンスによって、オペレーションの間に生成されるホールを排出するのに十分な、トランジスタの電極とビット線を通じ接地へ至るインピーダンス経路が実現するから、ＤＲＡＭセル領域へボディ・コンタクトを付加する必要が無くなる。
【００３３】
本発明は図３のビア１５５用に追加のマスクを必要とするとともに、追加のＲＩＥ（Reactive Ion Etch)工程を必要とする。プラグへのコンタクトを形成するウェル・イオン打ち込み１６５は論理領域のｎウェル形成プロセスと同時に行なうことができる。しかし、ＳＯＩプロセスでは通常、ウェル分離イオン打ち込みを行なわないから、個別のマスクが必要になる。その結果、ＢＯＸ直下のたとえばｅＤＲＡＭアレイを取り囲むＮバンド拡散ガード・リングにｎ型ドーパントをイオン打ち込みすることが可能になる。
【００３４】
本発明によれば、トレンチ・キャパシタ・モジュール内のプロセス工程群を多数省略することができる。（モジュールとはある目的のもとに基本プロセス群をインテグレーション〔統合〕したもののことである。）特に、トレンチ・プロセスを簡単化しているので、（１）従来、バルクのｅＤＲＡＭで使用していたカラー酸化膜、（２）トレンチ内へのポリシリコンの堆積、（３）ポリシリコンのＣＭＰ（chemical-mechanical polish）、および（４）ポリシリコンへのくぼみ形成を省略することができる。控えめな見積もりを述べると、従来、パターニングしたＳＯＩ基板にｅＤＲＡＭを形成していたのに対して、ここで述べる本発明を使用することによりパターニングしないＳＯＩ基板にｅＤＲＡＭを形成するとプロセス時間を９０時間削減することができる。
【００３５】
別の設計として、埋め込みプレートは表面をＢＯＸの底部に近接させて形成してもよい。そうすれば、埋め込みプレートのコンタクト・イオン打ち込み領域に必要な厚さは薄くて済む。所定濃度の場合、イオン打ち込み領域が厚いとそれが薄い場合よりも形成するのに時間がかかる。したがって、イオン打ち込み領域を薄くすると余分な時間を削減することが可能になる。また、イオン打ち込み領域が厚くなるとデバイス層の結晶構造とゲート酸化膜とに与える損傷が大きくなる。
【００３６】
プロセス・シーケンスは次に示すとおりである。：
ウェーハ全体にわたって均一なＢＯＸを備えたｐ型ＳＯＩ基板を準備する。
深いトレンチ・モジュール
デバイス層とＢＯＸとを貫通して深いトレンチ（ＤＴ）をエッチング形成する。
埋め込みプレートを形成する。
ＤＴキャパシタ誘電体をウェーハ表面にまで形成する。
ドープした中央電極を堆積する。
中央電極をＢＯＸの中間までくぼませ、キャパシタ誘電体のレベルをＢＯＸの中間にする。
窒化膜、シリコン・デバイス層、およびＢＯＸを貫通してコンタクト・ビアをエッチング形成する。
ＤＴキャパシタの側壁をストラップ用に準備する。
くぼんだ深いトレンチおよびコンタクト・ビアの双方をドープト・ポリシリコンで充填する。
ウェーハを平坦化する。
任意実行事項として、
深いトレンチをＴＴＯ（trench-top-oxide）用にくぼませる（１０〜２０ｎｍ）
ＴＴＯを堆積する（ＨＤＰ（high density plasma)酸化膜？）。
ウェーハを平坦化する。
アレイ中のｅＤＲＡＭセルを分離するとともにサポート論理回路用に分離領域を形成するＳＴＩモジュール
イオン打ち込みモジュール
下方に伸びて埋め込みプレートとコンタクトするとともに基準電圧（接地）へ至る電流経路を形成するのに十分なほど高濃度にドープされた埋め込みプレート・コンタクト・イオン打ち込み領域（Ｎ−）を備えたＤＲＡＭアレイをイオン打ち込みする。
アレイの埋め込みプレートと十分なコンタクトをとるのが必要な場合、好ましくはアレイ・ブロックを取り囲むＮバンド拡散リング内に、Ｎウェルをイオン打ち込みする。
トランジスタ・モジュール
論理領域のデバイス層にＮウェルをイオン打ち込みする。そして、デバイス層中の論理領域およびアレイの双方にＰウェルをイオン打ち込みする。
アレイとサポートにＳＴＩを形成する。
ゲート酸化膜を形成する。
ポリシリコン・ゲートを形成する。
側壁を形成する。
Ｓ／Ｄ（ソース／ドレイン）をイオン打ち込みする。
相互接続モジュール
既存の後工程
【００３７】
論理トランジスタと相互接続を形成する工程（まとめて「後工程」）は回路の完成と呼ばれる。
【００３８】
埋め込みプレートに至る比較的高インピーダンスの経路を実現するために、ＤＲＡＭアレイの周辺部に（コンタクトの寸法と比べて）比較的長いトレンチをエッチング形成するのが望ましい。
【００３９】
埋め込みプレート用のビアはアレイ内に形成しないのが望ましいが、他の工学的理由によって課される比較的低いドープ濃度にはそれが必要になる可能性がある。
【００４０】
本発明は周辺部にのみコンタクトを形成するように限定されている。
【００４１】
以上、本発明を単一の好適な実施形態の観点から説明したが、当業者が認識しうるように、本発明は特許請求の範囲の本旨と範囲の内で様々な態様で実施することができる。
【図面の簡単な説明】
【００４２】
【図１】プロセスの開始時におけるＳＯＩ型集積回路の一部の断面を示す図である。
【図２】埋め込みプレート、誘電体、および中央電極を形成し中央電極を窪ませる予備工程後のＤＲＡＭアレイの一部を示す図である。
【図３】埋め込みプレートに至るコンタクトを確立するビアの断面を示す図である。
【図４】図２におけるキャパシタ中のくぼみ領域を充填した後の様子を示すである。
【図５】図３におけるビアを充填した後の様子を示す図である。
【図６】図２におけるセルを完成させた後の様子を示す図である。
【図７】図３における埋め込みプレートを接続するイオン打ち込みを完了させた後の様子を示す図である。
【図８】従来技術によるウェーハの断面を示す図である。
【図９】本発明に従うウェーハの対応する断面を示す図である。
【符号の説明】
【００４３】
１０  Ｐ型基板
２０  ＢＯＸ
３０  デバイス層
３１  「浅い」Ｐウェル
３４  領域
３５  パッド層
３６  プラグ
３９  領域
６２  側壁
６５  ゲート
７０  ワード線
７２  層間誘電体
７５  ビア
１００  トレンチ・キャパシタ
１０２  カラー酸化膜
１０５  埋め込みプレート
１１０  キャパシタ誘電体
１１２  誘電体ライナ
１１３  酸化膜
１１５  中央電極
１１８  開口
１３１  「浅い」Ｐウェル
１３３  「中間」Ｐウェル
１３５  「深い」Ｐウェル
１５５  ビア
１６０  埋め込みプレート・コンタクト・イオン打ち込み領域
１６５  Ｎウェル・イオン打ち込み領域
【図１】
2005005706.tif 000003
【図２】
2005005706.tif 000004
【図３】
2005005706.tif 000005
【図４】
2005005706.tif 000006
【図５】
2005005706.tif 000007
【図６】
2005005706.tif 000008
【図７】
2005005706.tif 000009
【図８】
2005005706.tif 000010
【図９】
2005005706.tif 000011