(57)【要約】【課題】工程を追加することなく所望の領域に厚さの異なる酸化膜を形成する。【解決手段】シリコン基板１０３に少なくとも２種類の深さを有する複数の溝１０７，１０８を形成する。シリコン基板１０３の溝１０７，１０８間の領域が酸化膜１０９となり、かつ溝１０７，１０８の内部が酸化膜１０９で埋まるまで、シリコン基板１０３を酸化する。【選択図】  図１
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【特許請求の範囲】
【請求項１】
厚さが異なる酸化膜をシリコン基板に形成する半導体装置の製造方法において、
上記シリコン基板に少なくとも２種類の深さを有する複数の溝を形成する工程と、
上記シリコン基板の上記溝間の領域が酸化膜となり、かつ上記溝の内部が酸化膜で埋まるまで、上記シリコン基板を酸化させ、上記少なくとも２種類の溝の深さに対応して厚さが異なる酸化膜を得る工程と
を備えることを特徴とする、半導体装置の製造方法。
【請求項２】
上記複数の溝を形成する工程は、上記シリコン基板の上記酸化膜を形成する領域に、その領域における酸化膜の厚さに対応する深さの溝を形成することを特徴とする、請求項１に記載の半導体装置の製造方法。
【請求項３】
厚さが異なる酸化膜をシリコン基板に形成する半導体装置の製造方法において、
上記シリコン基板に少なくとも２種類の深さを有する複数の溝を形成する工程と、
上記シリコン基板の上記溝間の領域が酸化膜となるまで、上記シリコン基板を酸化する工程と、
上記複数の溝の内部に酸化膜を堆積する工程と、
上記溝の内部の酸化膜をエッチングバックする工程と
を備えることを特徴とする、半導体装置の製造方法。
【請求項４】
上記複数の溝を形成する工程は、上記シリコン基板の上記酸化膜を形成する領域に、その領域における酸化膜の厚さに対応する深さの溝を形成することを特徴とする、請求項３に記載の半導体装置の製造方法。
【請求項５】
上記複数の溝を形成する工程は、レジストをパターニングする工程と、該レジストをマスクとして上記シリコン基板上に形成された耐酸化膜および上記シリコン基板をエッチングする工程とを備え、
上記レジストをパターニングする工程は、位相シフトマスクを使用して露光する工程を備えることを特徴する、請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
上記耐酸化膜及び上記シリコン基板をエッチングする工程は、５％以上１５％以下のＮ２を含有するエッチングガスを使用し、かつ上記酸化膜の厚さに対応する溝を１回のエッチングで形成するものであることを特徴とする、請求項１から請求項４のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
上記シリコン基板を酸化する工程は、１１００℃以上１４００℃以下の温度条件で行われることを特徴とする、請求項１から請求項６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
上記酸化膜は素子分離膜として使用されることを特徴とする、請求項１から請求項７のいずれか１項に記載の半導体装置の製造方法。
【請求項９】
上記素子分離膜を使用して半導体素子を製造することを特徴とする、請求項８に記載の半導体装置の製造方法。
【請求項１０】
上記半導体素子を使用して集積回路を製造することを特徴とする、請求項９に記載の半導体装置の製造方法。
【請求項１１】
上記素子分離膜を使用してフォトダイオードを製造することを特徴とする、請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特にシリコン酸化膜の形成方法に関する。本発明は、シリコン酸化膜を素子分離膜として用いた半導体素子、フォトダイオード、及び太陽電池、上記半導体素子をその一部として用いた集積回路、並びに部品として上記フォトダイオードや太陽電池を備える集積回路を備えるデジタルカメラや携帯電話等の情報端末機器の製造に適用することができる。
【０００２】
【従来の技術】
従来の技術について図８を用いて説明する。特許文献１に記載の半導体装置の製造方法では、シリコン基板１１上に第１熱酸化膜１２とシリコン窒化膜１３とＮＳＧ膜１４をパターニングし（図８（ａ））、シリコン窒化膜１５とＮＳＧ膜１６を堆積した後、ＮＳＧ膜１６に異方性エッチングを行う（図８（ｂ））。次に、ＮＳＧ膜によるサイドウォール１６’を形成し（図８（ｃ））、このサイドウォール１６’をマスクにしてシリコン窒化膜１５を選択エッチングする。次に、ＮＳＧ膜１４，１６’を除去することにより、シリコン窒化膜からなるサイドウォール１５’を形成する（図８（ｄ））。さらに、スチーム雰囲気中で選択酸化を行いフィールド酸化膜１７を成長させる（図８（ｅ））。続いて、サイドウォールとなっているシリコン窒化膜１５’のみを選択除去し（図８（ｆ））、再度選択酸化を行って最終的なフイ−ルド酸化膜１７を形成する（図８（ｇ））。その後、シリコン窒化膜１３及び第１熱酸化膜１２を除去する（図８（ｈ））。
【０００３】
図９は、従来の技術にかかるイメージセンサの製造工程を示す。周知のように、イメージセンサは光感知素子としてのピンドフォトダイオード（Ｐｉｎｎｅｄ  Ｐｈｏｔｏｄｉｏｄｅ）またはバリドフャトダイオードと、このピンドフォトダイオードで生成された光電荷（ｐｈｏｔｏ  ｇｅｎｅｒａｔｅｄ  ｃｈａｒｇｅ）を電気的信号に処理するための複数のＭＯＳトランジスタから構成される。図９では、フォトダイオードが形成される領域のみを示している。
【０００４】
まず、Ｐ型シリコン基板（Ｐ−ｓｕｂ）３０４上に通常のＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）工程により、素子分離膜３０１を形成する。次いで、フォトダイオードが形成される領域３ａ、３ｂが開口されたイオン注入マスク（図示せず）を用いて低濃度高エネルギーＮ型イオン注入を行って基板内部にＮ型不純物層３０３を形成した後、高濃度低エネルギーＰ型イオン注入を行って基板表面下部にＰ型不純物層３０２を形成する。図９は、この状態を示している。以後、熱工程による不純物拡散でＰ型シリコン基板／Ｎ型不純物層／Ｐ型不純物層からなるピンドフォトダイオードを形成する。
【０００５】
ピンドフォトダイオードは、ソース／ドレインＰＮ接合（Ｊｕｎｃｔｉｏｎ）構造やＭＯＳキャパシタ構造等他の構造のフォトダイオードに比べて、種々の長所を有している。その長所の一つに、空乏層の深さを増加させることができるため、入射した光子（ｐｈｏｔｏｎ）を電子（ｅｌｅｃｔｒｏｎ）に変える能力、すなわち光電荷生成効率（ｑｕａｎｔｕｍ  ｅｆｆｉｃｉｅｎｃｙ）が高いことがある。詳述すれば、ＰＮＰ接合構造のピンドフォトダイオードは、Ｎ領域（Ｎ型不純物槽３０３）が完全に空乏化されるとともに、Ｎ領域を介して２つのＰ領域（Ｐ型不純物槽３０２とＰ型シリコン基板３０４）にも空乏層が形成されるため、空乏層の深さが増加するので、光電荷生成効率を向上させることができる。また、これにより光感度（ｌｉｇｈｔ  ｓｅｎｓｉｔｉｖｉｔｙ）が極めて優れている。
【０００６】
【特許文献１】
特開昭６２−１９０８５２号（第９図）
【０００７】
【発明が解決しようとする課題】
しかしながら、上記図８に示す従来の方法では、バーズビーク領域を除く全ての領域において同一の厚さの酸化膜しか形成することができない。そのため、別の領域に異なった膜厚の酸化膜を形成する場合には、新たにフォトリソグラフィー、エッチング、及び酸化工程を追加する必要があり、プロセスが複雑となる。
【０００８】
同様の問題が、上記図９を参照して説明した従来の技術にかかるイメージセンサ製造方法にも存在する。以下、これについて詳述する。素子分離膜３０１下部において、隣接する単位画素のピンドフォトダイオード間に漏れ電流（ＬＫＧ）が発生する。この漏れ電流を防止するために、素子分離膜３０１を過度に深くすればよい。しかし、素子分離膜３０１を過度に深くするには、ＭＯＳトランジスタ領域の素子分離製造工程とは別にフォトダイオード領域用の素子分離製造工程が必要となりプロセス工程の追加を余儀なくされる。
【０００９】
そこで、本発明の目的は、フォトリソグラフィー工程、酸化工程等の工程を追加することなく、所望の領域に２つ以上の厚さの異なる酸化膜を形成する方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の第１の態様は、厚さが異なる酸化膜をシリコン基板に形成する半導体装置の製造方法において、上記シリコン基板に少なくとも２種類の深さを有する複数の溝を形成する工程と、上記シリコン基板の上記溝間の領域が酸化膜となり、かつ上記溝の内部が酸化膜で埋まるまで、上記シリコン基板を酸化させ、上記少なくとも２種類の溝の深さに対応して厚さが異なる酸化膜を得る工程とを備えることを特徴とする、半導体装置の製造方法を提供する。
【００１１】
深さの異なる個々の溝の両側でシリコン基板が酸化される。その結果、シリコン基板の上記溝間の領域はすべて酸化される。また、基板を構成するシリコンは酸化により体積が約２倍に増加するので、酸化されたシリコンが溝の内部に進出して溝を埋める。そのため、深い溝が形成されていた領域には厚い酸化膜が形成される一方、浅い溝が形成されていた領域には薄い酸化膜が形成され、厚さの異なる酸化膜が同時に形成される。
【００１２】
第１の態様の方法によれば、フォトリソグラフィー工程、酸化工程等の工程を追加することなく厚さの異なる酸化膜の製造が可能となるので、製造工程が削減されてコストダウンが可能となる。
【００１３】
溝を設ける位置と溝の深さの設定により、厚さの異なる酸化膜をシリコン基板の所望の領域に形成することができる。すなわち、上記複数の溝を形成する工程では、上記シリコン基板の上記酸化膜を形成する領域に、その領域における酸化膜の膜厚に対応する深さの溝を形成する。
【００１４】
上述のように酸化によってシリコンの体積は約２倍になるが、酸化されたシリコンが内部に進出しても溝が完全に埋まらない場合には、埋められることなく残った凹部に酸化膜を堆積させればよい。すなわち、本発明の第２の態様は、厚さが異なる酸化膜をシリコン基板に形成する半導体装置の製造方法において、上記シリコン基板に少なくとも２種類の深さを有する複数の溝を形成する工程と、上記シリコン基板の上記溝間の領域が酸化膜となるまで、上記シリコン基板を酸化する工程と、上記複数の溝の内部に酸化膜を堆積する工程と、上記溝の内部の酸化膜をエッチングバックする工程とを備えることを特徴とする、半導体装置の製造方法を提供する。
【００１５】
溝を設ける位置と溝の深さの設定により、異なる酸化膜をシリコン基板の所望の領域に形成することができる。すなわち、上記複数の溝を形成する工程では、上記シリコン基板の上記酸化膜を形成する領域に、その領域における酸化膜の膜厚に対応する深さの溝を形成する。
【００１６】
具体的には、上記複数の溝を形成する工程は、レジストをパターニングする工程と、該レジストをマスクとして上記シリコン基板上に形成された耐酸化膜及び上記シリコン基板をエッチングする工程とを備え、上記レジストをパターニングする工程は、位相シフトマスクを使用して露光する工程を備える。より微細な加工が可能となり、素子の微細化をできる。
【００１７】
上記耐酸化膜及び上記シリコン基板をエッチングする工程は、５％以上１５％以下のＮ２を含有するエッチングガスを使用し、かつ上記酸化膜の厚さに対応する溝を１回のエッチングで形成するものであることが好ましい。１回のエッチングにより深さの異なる溝を形成することで、エッチング工程の回数を最小限とすることができる。深さの異なる溝を形成するには、例えば上記レジストにおけるシリコン基板の露出領域の幅を異ならせればよい。
【００１８】
上記シリコン基板を酸化する工程は、例えば、１１００℃以上１４００℃以下の温度条件で行われる。かかる温度条件により、酸化中にシリコン基板に作用する応力を緩和し、均一に酸化することができる。
【００１９】
上記酸化膜は、例えば素子分離膜として使用される。厚さの異なる酸化膜がそれぞれ位置ずれなく所望の領域に形成されるため、設計上でアライメントマージンを考慮する必要がなくなるので、微細な領域に素子分離膜を形成することができる。
【００２０】
上記素子分離膜を使用して半導体素子を製造することが好ましい。微細な素子分離膜を使用して半導体素子を製造することで、半導体素子の微細化が可能となる。
【００２１】
上記半導体素子を使用して集積回路を製造することが好ましい。上記半導体素子を使用して集積回路を製造すれば、集積度の高い集積回路を作成することが可能となる。
【００２２】
上記素子分離膜を使用してフォトダイオードを製造することが好ましい。上記素子分離膜を使用してフォトダイオードを製造すれば、酸化工程、エッチング工程等の製造工程数が削減され、コストダウンが可能となる。
【００２３】
【発明の実施の形態】
次に、添付図面を参照して本発明の実施形態を詳細に説明する。
【００２４】
（第１実施形態）
本発明の第１実施形態にかかる半導体装置の製造方法（シリコン酸化膜の形成方法）を、図１を参照して説明する。
【００２５】
まず、図１（ａ）に示すように、半導体基板（シリコン基板）１０３に、シリコン酸化膜１０２（本実施形態では、厚さ１０〜２０ｎｍ）及びシリコン窒化膜１０１（本実施形態では、厚さ１００〜２００ｎｍ）を順次形成する。
【００２６】
次に、図１（ｂ）に示すように、フォトリソグラフィー及びエッチング技術を用いて、溝（図１（ｃ）の符号１０７及び１０８参照）が形成される領域１０６，１０５のシリコン窒化膜１０１及びシリコン酸化膜１０２を選択的に除去し、半導体基板１０３の表面を部分的に露出させる。本実施形態では、露出領域の幅は、領域１０６では約０．１８〜０．２２μｍであり、領域１０５では０．１１〜０．１３μｍである。また、シリコン窒化膜１０１及びシリコン酸化膜１０２が除去されずに残っている領域１０４の幅は、約０．１０〜０．１２μｍである。なお、フォトリソグラフィー工程については、後に詳述する。
【００２７】
次に、シリコン窒化膜１０１をマスクとして、露出面積が少ない部分より、露出面積の大きい部分の方がより多くエッチできるエッチング条件を用いて、半導体基板１０３をエッチングする。図１（ｃ）に示すように、このエッチング条件によって、基板表面の露出幅が大きい領域１０６では、露出幅が少ない領域１０５よりも半導体基板１０３が深くエッチングされる。その結果、半導体基板１０３には深さの異なる溝（トレンチ）１０８及び１０７が形成される。本実施形態では、深い溝１０８の深さは約１．０〜１．２μｍであり、浅い溝１０７の深さは約０．３〜０．５μｍである。なお、上記エッチング条件を含め、エッチング工程の詳細については後に詳述する。
【００２８】
次に、図１（ｄ）に示すように、シリコン窒化膜１０１を耐酸化膜として溝１０７及び１０６の内壁を酸化雰囲気により酸化し、これらの内壁に約０．０９〜０．１１μｍのシリコン酸化膜ないしは熱酸化膜（以下、単に酸化膜という。）を形成する。溝１０７，１０８の両側にそれぞれ約０．０９〜０．１１μｍの酸化膜が形成され、溝１０７間の領域及び溝１０７と溝１０８の間の領域では半導体基板１０３を構成するシリコンがすべて酸化される。また、半導体基板１０３を構成するシリコンは、酸化により体積が約２倍になるので、酸化されたシリコンが内壁から溝１０７，１０８の内部に進出して溝１０７，１０８が消失する。この溝１０７，１０８間の領域の酸化と、溝１０７，１０８内部への酸化されたシリコンの進入により、幅が約０．１８〜０．２２μｍ以下である溝１０８，１０７は、すべて酸化膜で埋まる。すなわち、深い溝１０８が形成されていた領域には、膜厚約１．１〜１．３μｍの厚い酸化膜１０９ａが形成され、浅い溝１０７が形成されていた領域には、膜厚約０．４〜０．６μｍの薄い酸化膜１０９ｂが形成される。
【００２９】
次に、図１（ｅ）に示すように、酸化工程により形成されたシリコン窒化膜１０１表面のシリコン酸化膜、シリコン窒化膜１０１、及びシリコン酸化膜１０２を除去する。以上の工程を経て、厚さの異なる（２種類の厚さを有する）酸化膜１０９が半導体基板１０３に形成される。
【００３０】
本実施形態では、フォトリソグラフィー工程、エッチング工程、及び酸化工程をそれぞれ１回づつのみ行うことで、厚さの異なる熱酸化膜を形成することができる。従って、複雑な多数の工程を経ることなく、２つ以上の膜厚の異なる熱酸化膜を形成することが可能となり、コストダウンを図ることができる。
【００３１】
また、１回のフォトリソグラフィー工程で、厚い酸化膜１０９ａと薄い酸化膜１０９ｂの位置を決定しているので、２回のフォトリソグラフィー工程を使用する場合と異なり、アライメントのずれが起こることがない。このため、本実施形態により形成した酸化膜を素子分離等に用いると、素子の微細化が可能となる。
【００３２】
さらに、厚さの異なる酸化膜１０９ａ，１０９ｂは、熱酸化膜であるため、後工程のエッチング時における選択性が良好である。
【００３３】
さらにまた、厚さの異なる酸化膜１０９ａ，１０９ｂは熱酸化膜であるのでＣＶＤ法により形成された膜と異なり信頼性が高く、素子分離として最適であり、信頼性の高いトランジスタやメモリー素子等を形成することが可能となる。
【００３４】
本実施形態では、エッチングにより２種類の深さの溝１０７，１０８を形成しているが、３種類以上の深さの溝を形成することで３種類以上の厚さの異なる酸化膜を形成することができる。また、３種類のフォトレジストを同時にパターニングすれは゛、３種類の厚さの異なる膜を所望の領域にずれなく形成できる。
【００３５】
また、厚さの異なる酸化膜１０９ａ，１０９ｂは熱酸化膜であるが、溝１０７，１０８の両側の領域を酸化して形成するので、酸化による体積増加は溝１０７，１０８の内部に逃がすことができる。従って、酸化膜１０９ａ，１０９ｂに作用する応力を低減することができる。
【００３６】
さらに、後に詳述するように、本実施形態では１２００℃の温度条件で酸化を行っているので、シリコンエッヂ部に丸みをもたせることができる。その結果、半導体基板１０３に電流を流す際に、シリコンエッヂ部の電解集中を抑制することができる。
【００３７】
さらに、本実施形態では、フォトリソグラフィー工程で２種類の線幅のパターンを形成しているが、３種類以上の線幅を有するパターンを形成してエッチング及び酸化することで、３種類以上の厚さの酸化膜を形成することができる。またそれぞれの酸化膜の厚さを、エッチング及び酸化の条件を変えることにより制御することができる。
【００３８】
さらにまた、本実施形態では、厚さの異なる酸化膜１０９ａ，１０９ｂが隣接し、かつ連続した２段構造になっているが、領域１０５と領域１０６が互いに離れた位置に配置されるようにマスクを設計しておけば、離隔した複数領域のそれぞれに厚さの酸化膜を形成することができる。この場合には酸化膜は不連続構造となる。
【００３９】
本実施形態では、厚い方の酸化膜１０９ａの幅が、薄い方の酸化膜１０９ｂの幅より狭い。しかし、マスク上で領域１０６に対応する部分のパターンを増設し、かつエッチング及び酸化条件を最適化することで厚い方の酸化膜１０９ａの幅を、薄い方の酸化膜１０９ｂの幅よりも広くすることもできる。
【００４０】
本発明では、領域１０６，１０５に位置するシリコン窒化膜１０１及びシリコン酸化膜１０２のエッチングと、半導体基板１０３のエッチングとは別個の工程としている。しかし、これらのエッチングを１工程として行ってもよい。
【００４１】
次に、本実施形態におけるフォトリソグラフィー工程について説明する。このフォトリソグラフィー工程では、２種類以上の線幅を同時に加工する必要があり、かつ一方の線幅は可能な限り微細であることが好ましい。しかしながら、フォトリソグラフィー工程で使用する露光波長の半分以下の線幅を含むパターン形成は、容易ではない。本実施形態ではＫｒＦエキシマレーザーステッパーを用いてリソグラフィーを行うので、０．１２μｍ以下の加工が困難である。そこで、微細な方の線幅を加工するために、光の位相を１８０°反転させるシフターを露光マスクに配置する。このシフターは、クロムを含まず、シフターのエッヂ部でコントラストを引き出すシフターである。一方、微細でない方の線幅を加工するためマスク領域には、クロムのみを配置する。ＫｒＦエキシマレーザーステッパーを使用し、露光条件はＮ．Ａ＝０．６５，σ＝０．３とすると、約０．１８〜０．２２μｍと約０．１１〜０．１３μｍの２種類の幅からなるレジストパターンを形成することができ、図１（ｂ）に示すような領域１０４を有するパターンが形成される。
【００４２】
このように本実施形態のフォトリソグラフィー工程によれば、微細な領域に、２種類の幅の異なるシリコン窒化膜１０１を形成することが可能である。
【００４３】
本実施形態では、露光マスクとしてシフター使用部にはシフターのみのが存在する位相シフトマスクを使用している。しかし、レベンソン型、ハーフトーン型、エッヂ強調型等の位相シフトマスクを露光マスクとして使用してもよく、これらを兼用してもよい。
【００４４】
また、本実施形態のような連続的な微細パターンを形成する他のリゾラフィー方法としては、輪帯照明を使用するのが良い。この輪帯照明を用いることでマスクを通した光の回折を抑えるため連続したパターンに対しての解像度を向上させる。輪帯照明の遮光部の割合は１／２以上から大きく効果が発揮される。なかでも２／３程度が好ましい。
【００４５】
露光機は、ＫｒＦエキシマレーザーステッパーに限定されず、所望の線幅を有するパターンを加工できる装置であればよい。
【００４６】
次に、本実施形態におけるエッチング工程について説明する。このエッチング工程では、１回のエッチングで２種類以上の深さエッチングを行う必要がある。本実施形態では、ＲＩＥエッチング法を使用する。詳細は、エッチング部分にデポ効果が起こるようにするため、ＨＢｒに５〜１５％程度のＮ２を添加したエッチングガスを使用する。Ｎ２のかわりのＯ２を５〜１５％程度添加してもよい。エッチングチャンバー内の圧力は１５〜４０ｍＴｏｒｒとする。かかる成分のエッチングガスを使用することにより、開口幅が狭い領域１０５では、エッチングがある程度進行した時点で、デポの影響によりエッチングが停止し、あるいはエッチングレートが低下する。一方、開口幅が広い領域１０６では、開口幅の狭い領域１０５でのエッチングが停止しても、さらにエッチングが進行する。その結果、図１（ｃ）に示すように、領域１０５，１０６毎にエッチング深さを異ならせることができる。
【００４７】
このように本実施形態では、一度のエッチング工程で２つ以上の深さの溝１０８，１０７を形成することが可能であるので、工程を削減してコストを低減することができる。
【００４８】
本実施形態では、半導体基板１０３が露出している領域１０５，１０６の開口幅は２種類であるが、３種類以上の開口幅の露出領域を設けておけば、エッチング深さを３種類以上に分けることができる。この場合、次工程の酸化工程で、３種類以上の厚さの酸化膜を形成することができる。
【００４９】
また、露出領域の開口幅に対応してエッチング深さを変える方法としては、ＲＩＥエッチング時に起こるマイクロローティング効果を用いることができる。この場合も、エッチング面積の小さいパターンはエッチレートが低くなるので、図１（ｃ）に示すようにエッチング深さを異ならせることができる。また、逆マイクロローティング効果を用いてエッチング深さを分けることもできる。しかし、この場合には、エッチング面積は小さいパターンでのエッチレートが高くなるので、露光マスクの設計を変更する必要がある。
【００５０】
また、本実施形態のエッチング工程では、上記のように一度のエッチングで深さの異なる溝を形成している。しかし、図１（ｂ）に示す半導体基板１０３をエッチングする前の状態で、再度フォトリソグラフィー工程を実行して、半導体基板の露出領域の一方をレジストパターンで覆い、レジストパターンで覆っていない方の露出領域をエッチングした後にレジスト剥離を行い、続いて既にエッチングを行った露出領域（溝）をレジストで覆い、エッチングを行っていない方の露出領域をエッチングする、といったようにエッチングを２回に分けて深さの異なる溝を形成することもできる。この場合、半導体基板１０３の露出領域の開口幅をエッチング深さに対応して異ならせる必要がない。
【００５１】
エッチングは２回に分けるが、フォトリソグラフィー工程は１回のみとすることも可能である。まず、シリコン基板をエッチングする前の図１（ｂ）の状態で、再度フォトリソグラフィー工程を実行して、露出領域の一方をレジストパターンで覆い、レジストパターンで覆っていない方の露出領域をエッチングした後にレジスト剥離を行う。ここまでは上記方法と同じである。次に、パターニングされた耐酸化膜をマスクとしてエッチングを行う。この場合、一方の露出領域ではエッチングが２回行われ、他方の露出領域ではエッチングは１回のみ行われるので、２つの深さの溝を形成することができる。この場合も、半導体基板１０３の露出領域の開口幅をエッチング深さに対応して異ならせる必要がない。
【００５２】
次に、酸化工程について説明する。この酸化工程は、本発明において最も重要な工程である。酸化工程の目的を以下に列挙する。
【００５３】
・酸化時に発生する応力を緩和しつつ、側壁部、コーナー部、及びエッヂ部共に均等に酸化を行う。
【００５４】
・  隣接して設けられた各溝の両側で半導体基板を同時に酸化することで、隣接する溝と溝との間に位置するシリコンをすべて酸化する。
【００５５】
・酸化によって体積増加したシリコンで個々の溝を完全に埋める。
【００５６】
本実施形態の酸化工程では、１２００℃の高温の乾燥酸素雰囲気中で１時間の酸化を行った。かかる条件での酸化処理により、上記目的を達成しつつ溝１０７，１０８間のシリコンを酸化し、酸化前の溝１０７，１０８の形状（図１（ｃ）に示す酸化前のもとの形状）を残すことなく、図１（ｄ）に示すように厚さの異なる２種類の酸化膜１０９ａ，１０９ｂを同時に形成することができた。
【００５７】
上述のように本実施形態の酸化工程における酸化温度は１２００℃であるが、酸化温度は、８００℃以上１４００℃以下であってもよい。応力緩和をしつつ均一に酸化するといった観点からすると、酸化温度はなるべく高い温度であること、具体的には１１００℃以上１４００℃以下であることが好ましい。
【００５８】
酸化レートも酸化後の形状を決める重要なポイントとなるため、アルゴンガス等で酸素を希釈して酸化レートを調節することが重要となる場合がある。
【００５９】
応力緩和を活発化する方法としては、酸化作用の触媒として働くＮＦ３を酸素雰囲気に５０ｐｐｍ程度添加することが好ましい。また、応力緩和の他の方法として、０．５％以上２０％のＨ２Ｏを酸素に添加してもよい。しかし、Ｈ２Ｏの添加量が多いと、酸化レートが早くなり応力緩和が十分に行われず、所望の形状の酸化膜が形成できない場合があるので、注意を必要する。
【００６０】
上記のように種々の方法で酸化工程を行うことができる。しかし、それらはフォトリソグラフィー工程やエッチング工程によって形成された溝の形状や、エッチングにより半導体基板に与えられたダメージ等の影響を受けるので、全工程を含めた最適化が非常に重要である。
【００６１】
本実施形態では、シリコン窒化膜を耐酸化膜として用いているが、耐酸化性を備えるものであれば本発明の実施は可能である。
【００６２】
本実施形態の方法で形成された酸化膜を素子分離として使用することで、厚さの異なる酸化膜がそれぞれ位置ずれなく所望の領域に形成されるため、設計上でアライメントマージンを考慮する必要がなくなる。このため、微細な領域に素子分離を形成することができる。また、本発明を用いることでフォトリソグラフィー及びエッチング及び酸化工程を追加することなく厚さの異なる酸化膜の製造が可能になるため製造工程が削減されてコストダウンが可能となる。
【００６３】
本実施形態の方法で、形成される酸化膜を微細な素子分離として使用して半導体素子を製造すれば、半導体素子の微細化が可能となる。
【００６４】
また、かかる方法で製造された微細化された半導体素子を使用することで、集積度の高い集積回路を製造することが可能となる。
【００６５】
さらに、本実施形態の方法で形成される素子分離を、太陽電池の素子分離として使用すれば、製造工程が削減されてコストダウンが可能となる。
【００６６】
（第２実施形態）
次に、本発明の第２実施形態について説明する。
【００６７】
エッチング後の溝の形状や何らかのプロセス上の制約により、酸化工程（図１（ｄ）参照）を実行しても溝の一部が酸化膜で埋まらない場合がある。第２実施形態は、かかる場合にすべての溝を完全に酸化膜で埋める方法を提供する。
【００６８】
フォトリソグラフィー工程、エッチング工程、及び酸化工程までの工程は第１実施形態と同様である。すなわち、半導体基板２１０上にシリコン酸化膜２０２及びシリコン窒化膜２０１を形成した後（図１（ａ）参照）、フォトリソグラフィー工程により溝に対応する半導体基板２１０の露出領域を形成する（図１（ｂ）参照）。続いて、エッチング工程により深さの異なる溝を形成する（図１（ｃ）参照）。さらに、酸化工程により半導体基板２１０を酸化させる。
【００６９】
図２（ａ）は、酸化工程終了時の半導体基板２１０を示す。薄い酸化膜２０９ｂに対応する部分では溝の内部は完全に酸化膜で埋められている。しかし、厚い酸化膜２０９ａに対応する部分では、酸化膜で埋められていない空間ないしは凹部２０３が残っている。本実施例では、この凹部２０３の深さは０．１μｍである。
【００７０】
次に、上記凹部２０３内にシリコン酸化膜２０４を０．２μｍ堆積させ、凹部２０３をシリコン酸化膜２０４で埋める。凹部２０３の幅は０．１μｍであるので、シリコン酸化膜２０４は半導体基板２１０表面から突出することになる。
【００７１】
異方性エッチングであるＲＩＥエッチング法により、図２（ｂ）に示すように半導体基板２１０の表面付近までシリコン酸化膜２０４をエッチバックする。
【００７２】
次に、図２（ｃ）に示すように、酸化工程により形成されたシリコン窒化膜１０１表面のシリコン酸化膜、シリコン窒化膜２０１、及び酸化膜２０２を除去する。
【００７３】
以上の工程により、第１実施形態と同様に、厚さの異なる酸化膜２０９ａ，２０９ｂが形成される。
【００７４】
本実施形態では、シリコン酸化膜２０４を体積し、エッチバックを行っているが、ポリシリコン膜を堆積しエッチバック後に酸化してもよい。
【００７５】
エッチバックには、ＲＩＥエッチング法以外に、例えば化学的機械研磨法（ＣＭＰ）を用いてもよい。本実施形態では、シリコン窒化膜を耐酸化膜として用いているが、耐酸化性を備えるものであれば本発明の実施は可能である。溝の深さを分けるエッチング方法については、異なる２種類以上の深さを分ける方法であればよい。しかしながら、エッチング後の形状及びシリコン基板のダメージは、後工程の酸化の時に大きく影響するのでそれら全てを含めた最適化が必要である。フォトリソグラフィーについては、位相シフトマスクや輪帯照明を用いることが好ましいが、この方法に限るものではなく所望の寸法のパターニングが可能であればよい。第２実施形態のその他の点は第１実施形態と同様である。
【００７６】
（第３実施形態）
次に、図３から図５を参照して本発明の第３実施形態を説明する。この第３実施形態は、本発明をイメージセンサの製造方法に適用したものである。
【００７７】
第１実施形態の方法を用いて、ピンドフォトダイオード領域を取り囲む素子分離領域４０１を形成する。すなわち、半導体基板４０４上にシリコン酸化膜４１２及びシリコン窒化膜４１１を形成した後、フォトリソグラフィー工程により溝に対応する半導体基板４０４の露出領域を形成する。続いて、図３に示すように、エッチング工程によって深さの異なる溝４３７，４３８を形成する。さらに、酸化工程により半導体基板４０４を酸化させ、溝４３７，４３８間の領域を酸化させると共に、酸化により体積増加するシリコンで溝４３７，４３８を埋め、酸化膜からなる素子分離領域（以下トレンチ）４０１を形成する。このトレンチ４０１は２種類の深さが備わっており、深い方のトレンチ４０１ｂは、後述するＮ型不純物層４０３より深く、かつそれを取り囲んだ形状である。一方、浅い方のトレンチ４０１ａはＣＭＯＳトランジスに形成されるトレンチと同じ深さに形成される。また、深い方のトレンチ４０１ｂの深さは、ピンドフォトダイオードのＮ型不純物層４０３の深さを考慮して決定されるが、漏れ電流を遮断するには、できる限りＮ型不純物層４０３の深さより深いことが好ましい。
【００７８】
次に、図５に示すように、高濃度低エネルギーＰ型イオン注入を実施して基板表面下部にＰ型不純物層４０２を形成する。さらに、低濃度高エネルギーＮ型イオン注入を実施して基板内部にＮ型不純物層４０３を形成する。以後、熱工程による不純物拡散によって、Ｐ型シリコン基板／Ｎ型不純物層／Ｐ型不純物層からなるピンドフォトダイオードが形成される。
【００７９】
本実施形態の方法により製造したイメージセンサでは、ピンドフォトダイオードの境界部位領域に半導体基板４０４内部に形成されたトレンチ４０１が存在するために、隣接するピンドフォトダイオード間の漏れ電流が抑制または防止されることとなる。また、トレンチ４０１の製造にＳＴＩ工程を用いないためにコストダウンが可能となる。
【００８０】
上記図５に示すように、第３実施形態では、浅いトレンチ４０１ａの両側に深いトレンチ４０１ｂを設けている。しかし、図６に示すようにトレンチ５０１の形状を改良し、浅いトレンチ５０１ａの中央部に深いトレンチ５０１ｂを設けることで、素子分離領域の割合を減少させることができるので、セルを一層微細化してさらにコストダウンが可能となる。なお、図６において５０２はＰ型不純物層、５０３はＮ型不純物層、５０４はＰ型半導体基板である。
【００８１】
また、図７に示すように、フォトダイオード領域では浅いトレンチを形成しないで深いトレンチ６０１のみを形成してもよい。この場合、ＣＯＭＳトランジスタ形成領域では、浅いトレンチのみを形成する。かかる構成により、フォトダイオード形成領域において、さらに素子分離形成領域の割合を減少させてセルを一層微細化し、コストダウンが可能となる。なお、図７において６０２はＰ型不純物層、６０３はＮ型不純物層、６０４はＰ型半導体基板である。
【００８２】
上記漏れ電流を抑制し、かつコストダウンも可能となった第３実施形態の製造方法で製造したフォトダイオードを電子カメラの部品の一部として搭載することで、高性能で安価な電子カメラを製造することが可能となる。
【００８３】
さらに、上記安価な電子カメラを携帯電話又はノート型パソコン等の情報端末機器に搭載することで、安価な携帯電話やノート型パソコン等の情報端末機器を製造することが可能となる。
【００８４】
【発明の効果】
以上の説明から明らかなように、本発明にかかる半導体の製造方法によれば、少なくとも２種類の深さを有する複数の溝をシリコン基板に形成し、これらの溝間の領域が酸化膜となり、かつ上記溝の内部が酸化膜で埋まるまで、シリコン基板を酸化することにより、あるいは酸化後に溝の内部に残った凹部を酸化膜の堆積及びエッチングバックで埋めることにより、フォトリソグラフィーや酸化工程等の工程を追加することなく、厚さが異なる酸化膜をシリコン基板に形成することができる。よって、製造工程数削減によるコストダウンが可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施形態にかかる半導体装置の製造方法による製造過程を示す模式図であり、（ａ）は耐酸化膜及びシリコン酸化膜形成後の基板構造を示し、（ｂ）は耐酸化膜及びシリコン酸化膜の加工後の基板構造を示し、（ｃ）はシリコン基板に溝を形成した後の基板構造を示し、（ｄ）は酸化工程後の基板構造を示し、（ｅ）は耐酸化膜及び酸化膜を除去した後の基板構造を示す。
【図２】本発明の第２実施形態にかかる半導体装置の製造方法による製造過程を示す模式図であり、（ａ）は酸化工程後の基板構造を示し、（ｂ）は酸化膜の堆積及びエッチングバック後の基板構造を示し、（ｃ）は耐酸化膜及び酸化膜を除去した後の基板構造を示す。
【図３】本発明の第３実施形態にかかるフォトダイオードの製造方法における、酸化工程後の基板構造を示す模式図である。
【図４】本発明の第３実施形態にかかるフォトダイオードの製造方法における、耐酸化膜及び酸化膜を除去した後の基板構造を示す模式図である。
【図５】本発明の第３実施形態にかかるフォトダイオードの製造方法における、Ｐ型不純物層及びＮ型不純物層形成後の基板構造を示す模式図である。
【図６】フォトダイオードの素子分離の他の例を示す模式図である。
【図７】フォトダイオードの素子分離の他の例を示す模式図である。
【図８】（ａ）〜（ｈ）は、従来の半導体装置の製造方法による製造工程を示す模式図である。
【図９】従来のフォトダイオードの素子分離を示す模式図である。
【符号の説明】
１０１  シリコン窒化膜
１０２  シリコン酸化膜
１０３  シリコン基板
１０４  残されたシリコン窒化膜及びシリコン酸化膜
１０５  シリコン基板の露出幅の小さい部分
１０６  シリコン基板の露出幅の大きい部分
１０７  浅い溝
１０８  深い溝
１０９  厚さの異なる熱酸化膜
２０１  シリコン窒化膜
２０２  シリコン酸化膜
２０３  埋めることのできなかった溝
２０４  埋め込まれた酸化膜
３０１  シリコン酸化膜
３０２  Ｐ型不純物層
３０３  Ｎ型不純物層
３０４  Ｐ型シリコン基板
３ａ      注入時のレジストマスク開口部
３ｂ      注入時のレジストマスク開口部
４０１  シリコン酸化膜
４０２  Ｐ型不純物層
４０３  Ｎ型不純物層
４０４  Ｐ型シリコン基板
５０１  シリコン酸化膜
５０２  Ｐ型不純物層
５０３  Ｎ型不純物層
５０４  Ｐ型シリコン基板
６０１  シリコン酸化膜
６０２  Ｐ型不純物層
６０３  Ｎ型不純物層
６０４  Ｐ型シリコン基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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