(57)【要約】【課題】スイッチ回路装置では、各ＦＥＴ毎に制御端子を設けており、実装面積が大きくなる問題点があった。【解決手段】第１ＦＥＴ（群）のゲート電極に接続する１つの制御端子、第１ＦＥＴ（群）のドレイン電極に接続する第１出力端子およびバイアス手段、第２ＦＥＴ（群）のゲート電極に接続する接地手段、第２ＦＥＴ（群）のドレイン電極に接続する第２出力端子、第２出力端子と制御端子を接続する接続手段、第１ＦＥＴ（群）と第２ＦＥＴ（群）のソース電極に共通で接続する共通入力端子、共通入力端子と第１または第２ＦＥＴ（群）の間に接続する分離手段により、１つの制御端子でインバータ回路を設けずに、ハイパワーのＳＰＤＴスイッチを実現できる。【選択図】  図１
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【特許請求の範囲】
【請求項１】
複数のＦＥＴを多段に直列接続した第１のＦＥＴ群と、
他の複数のＦＥＴを多段に直列接続した第２のＦＥＴ群と、
前記両ＦＥＴ群の一端のソース電極またはドレイン電極に接続する１つの共通入力端子と、
前記両ＦＥＴ群の他端のドレイン電極またはソース電極にそれぞれ接続する第１および第２の出力端子と、
前記第１のＦＥＴ群の全てのゲート電極に接続する１つの制御端子と、
前記第１のＦＥＴ群のいずれか一方の端のソース電極又はドレイン電極に所定のバイアスを与えるバイアス手段と、
前記１つの制御端子と前記第２のＦＥＴ群のいずれか一方の端のソース電極又はドレイン電極に接続する接続手段と、
前記第１と第２のＦＥＴ群間を直流的に分離する分離手段と、
前記第２のＦＥＴ群のすべてのゲート電極を接地する接地手段とを具備することを特徴とするスイッチ回路装置。
【請求項２】
ソース電極およびドレイン電極間に複数のゲート電極を配置してなる第１および第２のマルチゲートＦＥＴと、
前記両マルチゲートＦＥＴのソース電極またはドレイン電極に接続する１つの共通入力端子と、
前記両マルチゲートＦＥＴのドレイン電極またはソース電極にそれぞれ接続する第１および第２の出力端子と、
前記第１のマルチゲートＦＥＴの全てのゲート電極に接続する１つの制御端子と、
前記第１のマルチゲートＦＥＴのソース電極又はドレイン電極に所定のバイアスを与えるバイアス手段と、
前記１つの制御端子と前記第２のマルチゲートＦＥＴのソース電極又はドレイン電極に接続する接続手段と、
前記第１および第２のマルチゲートＦＥＴの間を直流的に分離する分離手段と、
前記第２のマルチゲートＦＥＴのすべてのゲート電極を接地する接地手段とを具備することを特徴とするスイッチ回路装置。
【請求項３】
いずれか一方の前記ＦＥＴ群またはＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成し、２０ｄＢｍ以上の最大許容線形入力パワーを有することを特徴とする請求項１または請求項２のいずれかに記載のスイッチ回路装置。
【請求項４】
前記バイアス手段は常に一定の正の直流電圧を供給することを特徴とする請求項１または請求項２のいずれかに記載のスイッチ回路装置。
【請求項５】
前記分離手段は容量で形成されることを特徴とする請求項１または請求項２のいずれかに記載のスイッチ回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられる半導体スイッチ回路装置、特に制御端子を１つにする半導体スイッチ回路装置に関する。
【０００２】
【従来の技術】
携帯電話端末のアンテナ切り替え用途に採用されるスイッチ回路装置は、ＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）と呼ばれ、外部端子は共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ−１、Ｃｔｌ−２の５端子である。
【０００３】
第３世代携帯電話端末のアンテナ切り替え用途に採用されるスイッチ回路装置では２６ｄＢｍ程度の信号を通せるパワーが要求され、このようなハイパワーを実現するために、ＦＥＴを複数直列接続する多段接続のＦＥＴ群や、ソース電極およびドレイン電極間にゲート電極を複数配置するマルチゲートＦＥＴを用いることが一般的である。
【０００４】
図１０は、従来の半導体スイッチ回路装置の一例を示す回路図である。このスイッチ回路装置は、ＦＥＴをそれぞれ３段直列に接続した第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２からなる、ＳＰＤＴのハイパワースイッチ回路装置である。尚、ここでは一例として３段のＦＥＴで説明する。
【０００５】
第１のＦＥＴ群Ｆ１のＦＥＴ１−１のソース電極（あるいはドレイン電極）と第２のＦＥＴ群Ｆ２のＦＥＴ２−１のソース電極（あるいはドレイン電極）が共通入力端子ＩＮに接続し、第１のＦＥＴ群Ｆ１の３つのＦＥＴのゲート電極がそれぞれ抵抗を介して共通の第１の制御端子Ｃｔｌ−１に接続し、第２のＦＥＴ群Ｆ２の３つのゲート電極がそれぞれ抵抗を介して第２の制御端子Ｃｔｌ−２に接続する。更に、第１のＦＥＴ群Ｆ１のＦＥＴ１−３のドレイン電極（あるいはソース電極）が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２のＦＥＴ２−３のドレイン電極（あるいはソース電極）が第２の出力端子ＯＵＴ２に接続したものである。第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加される制御信号は相補信号であり、Ｈレベルの信号が印加された側のＦＥＴ群がＯＮして、共通入力端子ＩＮに印加された入力信号をどちらか一方の出力端子に伝達するようになっている。抵抗は、交流接地となる制御端子Ｃｔｌ−１、Ｃｔｌ−２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
このように直列に多段接続したＦＥＴ群Ｆ１は、ＦＥＴ１−１のソース電極がＦＥＴ群のソースＳとして共通入力端子ＩＮに接続し、各ＦＥＴ１−１、ＦＥＴ１−２、ＦＥＴ１−３のゲート電極が共通でＦＥＴ群Ｆ１のゲートＧとして制御端子Ｃｔｌ−１に接続し、ＦＥＴ１−３のドレイン電極がＦＥＴ群Ｆ１のドレインＤとして出力端子ＯＵＴ１に接続する。また、ＦＥＴ群Ｆ２側も同様である。（例えば、非特許文献１参照。）
図１１には、制御端子が１ピンであるスイッチ回路装置を示す。一般的に、制御端子はＦＥＴ毎にそれぞれ必要であるため、制御端子を１つにするためには、図の如くインバータ回路を設けて、これにより他の制御端子をコントロールしている。（例えば、非特許文献２参照。）
【０００７】
【非特許文献１】
宇田尚典、他５名、「Ｌ帯−１０Ｗクラス低歪み低損失ＦＥＴスイッチＩＣ」  、信学技法、ＭＷ９５−１１（１９９５−０５）、社団法人  電子情報通信学会、ｐ８、図１（ｂ）
【０００８】
【非特許文献２】
ＳＰＤＴスイッチ  ＧａＡｓ  ＭＭＩＣ  ＮＪＧ１５３５ＨＤ３  新日本無線、Ｆｅｂ．２５、２００３  Ｖｅｒ１４
【０００９】
【発明が解決しようとする課題】
上記したスイッチ回路装置では、各Ｆ１、Ｆ２のゲート電極がそれぞれに接続された各抵抗を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に接続されているので、相補信号である２つの制御信号を第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２に印加する必要がある。そのためにスイッチ回路装置を組み込んだ集積回路では、必ず２つの第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ−２となる外部リードが必要となり、集積回路の小型パッケージ化を阻害する要因となり、セットにおいて制御信号を引き回すのに必要な基板占有面積を小さくできない要因となっていた。これを避けるためにインバータ回路を内蔵させて１制御端子化を実現する方法があるが、インバータ回路を構成する余分なＦＥＴが必要となり、消費電力やパッケージサイズの増加また工数の増加などの問題点がある。
【００１０】
また、インバータ回路を構成するＦＥＴはゲート幅が小さいため静電破壊に弱く、スイッチ回路装置の静電破壊電圧が低くなる大きな問題もあった。
【００１１】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、第１に、複数のＦＥＴを多段に直列接続した第１のＦＥＴ群と、他の複数のＦＥＴを多段に直列接続した第２のＦＥＴ群と、前記両ＦＥＴ群の一端のソース電極またはドレイン電極に接続する１つの共通入力端子と、前記両ＦＥＴ群の他端のドレイン電極またはソース電極にそれぞれ接続する第１および第２の出力端子と、前記第１のＦＥＴ群の全てのゲート電極に接続する１つの制御端子と、前記第１のＦＥＴ群のいずれか一方の端のソース電極又はドレイン電極に所定のバイアスを与えるバイアス手段と、前記１つの制御端子と前記第２のＦＥＴ群のいずれか一方の端のソース電極又はドレイン電極に接続する接続手段と、前記第１と第２のＦＥＴ群間を直流的に分離する分離手段と、前記第２のＦＥＴ群のすべてのゲート電極を接地する接地手段とを具備することにより解決するものである。
【００１２】
第２に、ソース電極およびドレイン電極間に複数のゲート電極を配置してなる第１および第２のマルチゲートＦＥＴと、前記両マルチゲートＦＥＴのソース電極またはドレイン電極に接続する１つの共通入力端子と、前記両マルチゲートＦＥＴのドレイン電極またはソース電極にそれぞれ接続する第１および第２の出力端子と、前記第１のマルチゲートＦＥＴの全てのゲート電極に接続する１つの制御端子と、前記第１のマルチゲートＦＥＴのソース電極又はドレイン電極に所定のバイアスを与えるバイアス手段と、前記１つの制御端子と前記第２のマルチゲートＦＥＴのソース電極又はドレイン電極に接続する接続手段と、前記第１および第２のマルチゲートＦＥＴの間を直流的に分離する分離手段と、前記第２のマルチゲートＦＥＴのすべてのゲート電極を接地する接地手段とを具備することにより解決するものである。
【００１３】
また、いずれか一方の前記ＦＥＴ群またはＦＥＴを導通させて前記共通入力端子と前記第１および第２の出力端子のいずれか一方と信号経路を形成し、２０ｄＢｍ以上の最大許容線形入力パワーを有することを特徴とするものである。
【００１４】
また、前記バイアス手段は常に一定の正の直流電圧を供給することを特徴とするものである。
【００１５】
また、前記分離手段は容量で形成されることを特徴とするものである。
【００１６】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図９を参照して説明する。
【００１７】
図１は、本発明の第１の実施形態のスイッチ回路装置を示す回路図である。スイッチ回路装置は、第１のＦＥＴ群Ｆ１、第２のＦＥＴ群Ｆ２、共通入力端子ＩＮ、第１および第２の出力端子ＯＵＴ１、ＯＵＴ２、制御端子ＣＴＬ、分離手段、接地手段、接続手段、バイアス手段とから構成される。
【００１８】
第１のＦＥＴ群および第２のＦＥＴ群は、それぞれ、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けたＦＥＴを３段直列に接続したものである。尚、本明細書においては、多段スイッチの一例として３段を例に説明するが、所望のパワーに応じて段数は適宜選択できる。なお、以下ソース電極及びドレイン電極は等価であるので、いずれか一方を例に説明する。
【００１９】
第１のＦＥＴ群Ｆ１の一端のＦＥＴ１−１のソース電極と第２のＦＥＴ群Ｆ２の一端のＦＥＴ２−１のソース電極が共通入力端子ＩＮに接続する。また、第１のＦＥＴ群Ｆ１の他端のＦＥＴ１−３のドレイン電極が第１の出力端子ＯＵＴ１に接続し、第２のＦＥＴ群Ｆ２の他端のＦＥＴ２−３のドレイン電極が第２の出力端子ＯＵＴ２に接続する。
【００２０】
本実施形態においては、１つの制御端子ＣＴＬでよく、第１のＦＥＴ群Ｆ１の３つのゲート電極はそれぞれ抵抗Ｒａ１、Ｒａ２、Ｒａ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００２１】
バイアス手段は、第１のＦＥＴ群Ｆ１のいずれかの端に接続するＦＥＴ（ＦＥＴ１−１またはＦＥＴ１−３）のドレイン電極に、所定のバイアスを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃを介して印加する。
【００２２】
接地手段は抵抗Ｒｂ１、Ｒｂ２，Ｒｂ３により、それぞれ第２のＦＥＴ群Ｆ２を構成するＦＥＴのゲート電極を接地する手段である。これにより、第２のＦＥＴ群Ｆ２のゲート電極は常に接地電位に固定される。
【００２３】
接続手段は、制御端子ＣＴＬと第２のＦＥＴ群Ｆ２のいずれかの端に接続するＦＥＴ（ＦＥＴ２−１またはＦＥＴ２−３）のドレイン電極とを抵抗Ｒｄで接続する手段である。
【００２４】
分離手段は、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２の間に接続する容量Ｃであり、第１および第２のＦＥＴ群間を直流的に分離するものである。
【００２５】
本実施形態においては図１の如く、各ＦＥＴ群Ｆ１、Ｆ２の各ゲート電極、バイアス手段および接続手段にはそれぞれ抵抗Ｒａ１〜３、Ｒｂ１〜３、Ｒｃ、Ｒｄが接続され、交流接地となる各直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止する目的で配置されている。
【００２６】
第１のＦＥＴ群Ｆ１および第２のＦＥＴ群Ｆ２を構成する各ＦＥＴは、図２の如く、ＧａＡｓ  ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）で構成される。ＧａＡｓ  ＭＥＳＦＥＴは、ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【００２７】
次に、図３および図４を参照して本発明のスイッチ回路装置の動作原理について説明する。
【００２８】
ＳＰＤＴスイッチの場合、制御端子を１つにするためには、制御端子に印加される制御電圧が０ＶのときにはどちらかのＦＥＴ群がオン状態、もう一方のＦＥＴ群がオフ状態になり、制御電圧が正電圧のときには逆の状態になれば良い。
【００２９】
図３は第２のＦＥＴ群Ｆ２に対応する回路部分である。第２のＦＥＴ群Ｆ２の各ゲート電極は抵抗Ｒｂ１〜Ｒｂ３を介して接地手段で接地されているので、ゲート電圧は０Ｖに固定されている。この第２のＦＥＴ群Ｆ２がオン状態になるバイアス条件は、ゲート−ドレイン（Ｖｇ−Ｖｄ）間およびゲート−ソース（Ｖｇ−Ｖｓ）間の各々の電位差が０Ｖの状態である。すなわち、Ｖｇ＝Ｖｄ＝Ｖｓの状態であり、ゲート電圧Ｖｇは０Ｖであるので、Ｖｇ＝Ｖｄ＝Ｖｓ＝０Ｖのときに第２のＦＥＴ群Ｆ２はオン状態になる。
【００３０】
逆に、ゲート電圧が０Ｖで第２のＦＥＴ群Ｆ２がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にＦＥＴがオフする電位差を与えれば良い。この回路では、制御端子ＣＴＬと第２のＦＥＴ群Ｆ２のソースまたはドレインが接続手段（抵抗Ｒｄ）で接続されているので、制御端子ＣＴＬに０Ｖを印加すれば第２のＦＥＴ群Ｆ２はオン状態となり、正電圧（例えば３Ｖ）を印加すれば第２のＦＥＴ群Ｆ２はオフ状態となる。
【００３１】
図４は第１のＦＥＴ群Ｆ１に対応する回路部分である。ゲート電圧０Ｖで第１のＦＥＴ群Ｆ１がオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、第１のＦＥＴ群のソースまたはドレイン側に常時正電圧（例えば３Ｖ）のバイアスを掛ける回路（バイアス手段）を接続すればよい。
【００３２】
逆に、バイアス電圧と等しい電位を制御端子ＣＴＬから第１のＦＥＴ群Ｆ１の各ゲート電極に印加すれば、第１のＦＥＴ群Ｆ１がオン状態になる。従って、この回路では制御端子ＣＴＬが０Ｖで第１のＦＥＴ群Ｆ１がオフ状態になり、３Ｖで第１のＦＥＴ群Ｆ１がオン状態になる。
【００３３】
この図３と図４の回路を組み合わせたのが、図１に示す本発明のスイッチ回路装置である。容量Ｃで第１のＦＥＴ群Ｆ１と第２のＦＥＴ群２を直流的に分離して相互のバイアス条件の干渉を防止し、図３に示した制御端子を接続手段（抵抗Ｒｄ）で制御端子ＣＴＬに接続したものである。
【００３４】
このように、一方のＦＥＴ群（第２のＦＥＴ群Ｆ２）の各ゲート電極を抵抗Ｒｂ１〜ｂ３を介して接地し、ゲート電極が接地されたＦＥＴ群（第２のＦＥＴ群Ｆ２）のソース電極またはドレイン電極バイアスを他方のＦＥＴ群（第１のＦＥＴ群Ｆ１）のゲート電極と共通にして制御端子ＣＴＬに接続する。更に、そのＦＥＴ群（第１のＦＥＴ群Ｆ１）のソース電極またはドレイン電極のバイアスが常に一定電圧Ｖで供給され、第１のＦＥＴ群Ｆ１と第２のＦＥＴ群Ｆ２を容量Ｃにより直流的に分離する。
【００３５】
これにより、図５の真理値表の如く、制御端子ＣＴＬに０Ｖが印加されたとき、ＩＮ−ＯＵＴ１間がオフになり、ＩＮ−ＯＵＴ２間がオンとなる。また、制御端子ＣＴＬに３Ｖが印加されると、ＩＮ−ＯＵＴ１間がオンになり、ＩＮ−ＯＵＴ２間がオフとなる。すなわち、１つの制御端子で、インバータ回路を設けずにコントロールができるＳＰＤＴの多段スイッチ回路装置が実現する。
【００３６】
尚、ＦＥＴ群の段数が増えても、各ゲート電極に接続する抵抗ＲａおよびＲｂの数が増えるだけであり、他の回路構成は図１と同様である。
【００３７】
ここで、図６に本発明のスイッチ回路装置の応用例を示す。分離手段、接続手段およびバイアス手段は、図１に示す接続例に限らず、図６の如き接続も可能である。すなわち、分離手段は両ＦＥＴ群の間に接続してあればよく（図６（Ａ））、接続手段は、第２のＦＥＴ群の端にあるソースまたはドレイン電極のいずれと接続しても良い（図６（Ｂ））。更に、バイアス手段も、第１のＦＥＴ群の端にあるソースまたはドレイン電極のいずれと接続しても良い（図６（Ｃ））。また、図６（Ａ）から図６（Ｃ）の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。
【００３８】
次に、図７を参照して本発明の第２の実施形態を説明する。第２の実施形態は、マルチゲート構造のＦＥＴを用いた１ピン制御端子のＳＰＤＴである。
【００３９】
第１の実施形態では、複数のＦＥＴを多段接続しており、ＦＥＴの個数が単純に増えるので、チップ面積が増大する。これを避けるためにマルチゲート型ＦＥＴを用いると、チップ面積の増大を抑制して最大許容線形入力パワーを増やすことができる。マルチゲート構造のＦＥＴでは、図７（Ａ）の如く、ソース電極とドレイン電極の間には例えば３本のゲート電極を配置して１つのＦＥＴを構成している。
【００４０】
金属層がオーミック接合を形成するソース電極４およびドレイン電極５は、３本のゲート電極３を挟んで交互に配置されるが、実際には各ゲート電極３を挟んだ両側のチャネル領域２がソース電極４、ドレイン電極５として働く。すなわち、ゲート電極３が１本のＦＥＴ（図２参照）を３つ直列に接続したことと同様になり、ゲート電極３が１本のＦＥＴを使用したスイッチ回路装置と比較して、最大許容線型電圧振幅として３倍、電力としてその２乗の９倍の最大許容線形入力パワーを得られるものである。
【００４１】
図７（Ｂ）は、マルチゲート構造のＦＥＴを用いた１制御端子のＳＰＤＴを実現する回路図である。尚、図ではゲート電極が３本のトリプルゲート構造を例に説明するが、これに限らず、ゲート電極の数は必要なパワーに応じて適宜選択する。
【００４２】
スイッチ回路装置は、ＦＥＴ１、ＦＥＴ２、共通入力端子ＩＮ、第１および第２の出力端子ＯＵＴ１、ＯＵＴ２、制御端子ＣＴＬ、分離手段、接地手段、接続手段、バイアス手段とから構成される。
【００４３】
ＦＥＴ１のソース電極とＦＥＴ２のソース電極は共通入力端子ＩＮに接続し、ＦＥＴ１のドレイン電極が第１の出力端子ＯＵＴ１に接続し、ＦＥＴ２のドレイン電極が第２の出力端子ＯＵＴ２に接続する。
【００４４】
第２の実施形態のスイッチ回路装置における各ＦＥＴでは３本のゲート電極の高周波電位はそれぞれ異なる。すなわちオフ側ＦＥＴにおいてＦＥＴのソース電極またはドレイン電極に高周波最大パワーがかかったとき、３本あるゲート電極のうち最大パワーに近い側のゲート電極の直下では、ゲートバイアスによる空乏層でチャネルは常に閉じるという状況ではない。真中のゲート電極の直下では最大パワーに近い側のゲート電極直下に比べ、チャネルはさらに閉じる方向にはあるが同様に常に閉じるという状況にまでは至ってない。３番目の最大パワーから最も遠いゲート電極直下において初めてチャネルは常に閉じ、そのマルチゲートＦＥＴがオフできる。以上のように３本のゲート電極直下のチャネルの高周波電位が異なるということは３本のゲート電極の高周波電位が異なることを意味する。従ってこのマルチゲートＦＥＴの各ゲート電極にＤＣバイアスとしてのＤＣ電位を印加する場合、各ゲート電極から高周波信号が高周波接地となるＤＣ電位に漏れることを防止するため、抵抗を介してＤＣ電位に接続するが、ＤＣ電位への接続方法として、それぞれ別の抵抗を介してＤＣ電位に接続する必要がある。なぜならば３本のゲート電極をすべて直接接続した後、１つの抵抗を介してＤＣ電位に接続しようとすると、３本のゲート電極の高周波電位まで、すべておなじ電位にしてしまう結果となり、高周波動作上シングルゲートＦＥＴと同じ動作となり、ハイパワーに耐え切れないＦＥＴとなってしまう。
【００４５】
ＦＥＴ１のゲート電極は、動作領域外で第１ゲート電極、第２ゲート電極、第３ゲート電極にそれぞれ抵抗Ｒａ１、Ｒａ２、Ｒａ３を介して制御端子ＣＴＬに接続し、制御信号が印加される。
【００４６】
バイアス手段は、ＦＥＴ１のソース電極（あるいはドレイン電極）に、所定のバイアスを常に印加する手段である。具体的には、正の一定の直流電圧、例えば３Ｖを抵抗Ｒｃを介して印加する。
【００４７】
接地手段は抵抗Ｒｂ１、Ｒｂ２，Ｒｂ３により、それぞれＦＥＴ２のゲート電極を接地する手段である。これにより、ＦＥＴ２の全てのゲート電極は常に接地電位に固定される。
【００４８】
接続手段は、制御端子ＣＴＬとＦＥＴ２のソース電極（あるいはドレイン電極）とを抵抗Ｒｄで接続する手段である。
【００４９】
分離手段は、ＦＥＴ１とＦＥＴ２の間に接続する容量Ｃであり、ＦＥＴ１とＦＥＴ２間を直流的に分離するものである。
【００５０】
本実施形態においては図７（Ｂ）の如く、ＦＥＴ１、ＦＥＴ２の各ゲート電極、バイアス手段および接続手段にはそれぞれ抵抗Ｒａ１〜３、Ｒｂ１〜３、Ｒｃ、Ｒｄが接続され、交流接地となる各直流電位に対してそれぞれの接続ポイントから高周波信号が漏出することを防止する目的で配置されている。
【００５１】
マルチゲートＦＥＴによる１制御端子ＳＰＤＴの動作原理は、図３、図４に示すものと同様であるので説明は省略するが、インバータ回路を設けずに、また１つの制御端子でハイパワーのＳＰＤＴが実現できる。更に、多段接続ＦＥＴ構造と比較して、チップ上の専有面積を低減できる。
【００５２】
また、図８に第２の実施形態のスイッチ回路装置の応用例を示す。分離手段、接続手段およびバイアス手段は、図７に示す接続例に限らず、図８の如き接続も可能である。すなわち、分離手段は、両ＦＥＴの間に接続してあればよく（図８（Ａ））、接続手段は、ＦＥＴ２のソースまたはドレイン電極のいずれと接続しても良い（図８（Ｂ））。更に、バイアス手段も、ＦＥＴ１のソースまたはドレイン電極のいずれと接続しても良い（図８（Ｃ））。また、図８（Ａ）から図８（Ｃ）の接続の変更はそれぞれ独立して実施でき、全ての組み合わせで同様の効果が得られる。
【００５３】
続いて図９には、第１および第２の実施形態の特性の一例を示す。ＦＥＴの段数と、マルチゲートＦＥＴの場合のゲート本数が同じであれば、最大許容線形入力パワーは同じである。ＦＥＴ１段では１７ｄＢｍであるが、多段ＦＥＴまたはマルチゲートＦＥＴにすることにより、２０ｄＢｍ以上の最大線形入力パワーを得られる。
【００５４】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００５５】
第１に、インバータ回路を用いないで１つの制御端子でＧａＡｓ  ＦＥＴを用いたＳＰＤＴ（Ｓｉｎｇｌｅ  Ｐｏｌｅ  Ｄｏｕｂｌｅ  Ｔｈｒｏｗ）と呼ばれるスイッチ回路装置を実現できる。これによりインバータ回路を用意する必要がなくなり、回路配置が簡素化されてプリント基板の実装面積を小さくできる。
また消費電力の低減も図れる。
【００５６】
第２に、シングルゲートＦＥＴ１段のスイッチ回路装置と比較して、ハイパワーが実現できる。特に、マルチゲート構造を採用すると、ハイパワーでありながら、多段接続ＦＥＴ構造と比較してチップ上の専有面積を低減できる。
【００５７】
第３に、本発明では制御端子が２つから１つに減るので、その分スイッチ回路装置のチップサイズを小さくできる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための断面図である。
【図３】本発明を説明するための回路図である。
【図４】本発明を説明するための回路図である。
【図５】本発明を説明するための真理値表である。
【図６】本発明を説明するための回路図である。
【図７】本発明を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図８】本発明を説明するための回路図である。
【図９】本発明を説明するための特性図である。
【図１０】従来例を説明するための回路図である。
【図１１】従来例を説明するための回路ブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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