(57)【要約】【課題】ベース基板及び半導体チップ間の熱膨張率差に起因する内部応力を低減させる半導体装置、配線基板および配線基板製造方法を提供する。【解決手段】配線基板２には、シリコンからなるベース基板３の両面に有機絶縁樹脂を含んだ配線層７、配線層８が形成される。基板内部応力は、表裏の配線層の有機絶縁樹脂によって均衡化される。また、配線層７の最上層の電極には、外部接続バンプ５が形成され、ベース基板３には、配線層７と、配線層８とを電気的に接続する貫通孔６が形成され、チップ装着面の電極端子と半導体チップ１の電極端子とが内部接続バンプ２３によって電気的、機械的に接続されている。シリコンからなるベース基板３の熱膨張率は、半導体チップ１と同等であると共に、配線層７及び第２の配線層８の熱膨張率以下となっており、半導体チップ１とベース基板３との間の熱膨張率差に起因した応力が非常に小さい。【選択図】      図１
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【特許請求の範囲】
【請求項１】
半導体チップが配線基板にフリップチップ実装されている半導体装置であって、
前記配線基板は、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、ベース基板の他方の面の配線層形成面に形成された絶縁層と配線とを有する第２の配線層と、前記半導体チップを搭載する前記ベース基板の前記配線層に形成された電極と、前記配線層形成面に形成された前記配線層と前記第２の配線層との間を電気的に接続する前記ベース基板に形成された貫通孔とを含んで構成され、前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層及び前記第２の配線層の熱膨張率以下であり、前記半導体チップは、前記第２の配線層にフェイスダウンで接続されていることを特徴とする半導体装置。
【請求項２】
前記ベース基板の材料は、シリコン、セラミック及び感光性ガラスのいずれかからなる請求項１記載の半導体装置。
【請求項３】
前記ベース基板のチップ装着面の前記第２の配線層は、チップ装着裏面の前記配線層と同等もしくはより大きい熱膨張係数を有することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ベース基板のチップ装着面の前記第２の配線層は、チップ装着裏面の前記配線層と同等もしくはより高い剛性を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ベース基板のチップ装着面の前記第２の配線層は、チップ装着裏面の前記配線層と同等もしくはより薄いことを特徴とする請求項１記載の半導体装置。
【請求項６】
前記ベース基板の配線層形成面、前記配線層、及び前記第２の配線層の少なく
とも１方に、機能素子が形成されている請求項１記載の半導体装置。
【請求項７】
前記半導体チップの熱膨張率は前記配線層及び第２の配線層の熱膨張率より低い請求項１記載の半導体装置。
【請求項８】
半導体チップがフリップチップ実装されている配線基板であって、
前記配線基板は、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、ベース基板の他方の面の配線層形成面に形成された絶縁層と配線とを有する第２の配線層と、前記半導体チップを搭載する前記ベース基板の前記配線層に形成された電極と、前記配線層形成面に形成された前記配線層と前記第２の配線層との間を電気的に接続する前記ベース基板に形成された貫通孔とを含んで構成され、前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層及び前記第２の配線層の熱膨張率以下であることを特徴とする配線基板。
【請求項９】
前記ベース基板の材料は、シリコン、セラミック及び感光性ガラスのいずれかからなる請求項８記載の配線基板。
【請求項１０】
前記ベース基板のチップ装着面の前記第２の配線層は、チップ装着裏面の前記配線層と同等もしくはより大きい熱膨張係数を有することを特徴とする請求項８記載の配線基板。
【請求項１１】
前記ベース基板のチップ装着面の前記第２の配線層は、チップ装着裏面の前記配線層と同等もしくはより高い剛性を有することを特徴とする請求項８記載の配線基板。
【請求項１２】
前記ベース基板のチップ装着面の前記第２の配線層は、チップ装着裏面の前記配線層と同等もしくはより薄いことを特徴とする請求項８記載の配線基板。
【請求項１３】
前記ベース基板の配線層形成面、前記配線層、及び前記第２の配線層の少なくとも１方に、機能素子が形成されている請求項８記載の配線基板。
【請求項１４】
前記半導体チップの熱膨張率は前記配線層及び第２の配線層の熱膨張率より低い請求項８記載の配線基板。
【請求項１５】
ベース基板と当該ベース基板の両面の配線層形成面に形成する絶縁層と配線とを有する配線層と第２の配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、
前記ベース基板の前記配線層形成面側から非貫通孔を形成する工程と、前記非貫通孔を導電性材料で孔埋めして前記配線層形成面に第１の電極を形成する工程と、前記配線層形成面に前記配線層を形成する工程と、前記配線層形成面の裏面から前記ベース基板を薄くして前記非貫通孔を露出させる工程と、もう一方の前記配線層形成面に第２の配線層を形成する工程と、前記半導体チップを搭載する第２の電極を形成する工程とを含む配線基板製造方法。
【請求項１６】
前記配線層を形成する工程において、更に機能素子を形成する請求項１５記載の配線基板製造方法。
【請求項１７】
ベース基板と当該ベース基板の両面の配線層形成面に形成する絶縁層と配線とを有する配線層と第２の配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、
前記ベース基板の前記配線層形成面に配線層を形成する工程と、前記配線層形成面の裏面側から前記ベース基板のみを貫通する貫通孔を形成する工程と、前記貫通孔を導電性材料で埋め前記配線層形成面の裏面に前記第２の配線層を形成する工程とを含む配線基板製造方法。
【請求項１８】
前記配線層を形成する工程において、更に機能素子を形成する請求項１７記載の配線基板製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、半導体装置に用いる配線基板および配線基板製造方法に関し、特にフェイスダウン方式であるフリップチップタイプ半導体装置、フリップチップタイプ半導体装置に用いる配線基板および配線基板製造方法に関する。
【背景技術】
【０００２】
本発明に関する現時点での技術水準をより十分に説明する目的で、本願で引用され或いは特定される特許、特許出願、特許公報、科学論文等の全てを、ここに、参照することでそれらの全ての説明を組入れる。
【０００３】
近年、半導体パッケージの実装密度を向上させるために、パッケージの小型化、微細化、多ピン化が進んでいる。しかしながら実装歩留まりを考慮すると、できるだけ電極端子ピッチを広く保つ必要がある。そのため、小型化、多ピン化に対応する技術として電極端子をエリアに配置することが有効である。
【０００４】
これは、半導体パッケージとマザーボードとを接続する２次実装においては、インターポーザ基板上にエリア配置された、はんだバンプを通して電極をマザーボードと接続するボール・グリッド・アレイ型の半導体パッケージング技術を指す。
【０００５】
そして、半導体チップとインターポーザ基板とを接続する１次実装においては、半導体チップの機能面上に、はんだバンプや金バンプなどを同じくエリア配置して接続するフリップチップ接続技術を指す。
【０００６】
図７は、従来の半導体装置の構造を示す断面図である。図７を参照すると、このような半導体パッケージング技術とフリップチップ接続技術とを用いた半導体装置は、フリップチップ・ボール・グリッド・アレイ（以下、ＦＣＢＧＡと略記する）である。
【０００７】
ＦＣＢＧＡは、小型化、微細化、多ピン化に有利である。さらに、ＦＣＢＧＡは半導体チップとインターポーザ基板を金ワイヤで接続するワイヤボンディングタイプの半導体パッケージと比較すると、配線抵抗が小さく高速動作性により適していることから今後の用途拡大が期待される。
【０００８】
また、上述のインターポーザ基板材料は、樹脂材料とセラミック材料に大別される。製造コストおよび電気特性の面で優位性がある樹脂材料基板が多く用いられている。
【０００９】
また、フリップチップ接続技術を用いた例として、特許文献１に、その構造が開示されている。
【００１０】
すなわち、シリコンに近い低熱膨張係数を有するポリマ材料に配線が形成され、スルーホールによりチップと配線が接続された構造が示されている。
【００１１】
この構造もワイヤボンディングに比べ、実装面積が低減するとともに接続距離が短くなる。さらには熱膨張係数をシリコンと近づけたことで熱応力の緩和が図られる。
【００１２】
これまでＬＳＩの開発は、トランジスタの寸法を１／ｋにすると集積度がｋ２倍、動作速度がｋ倍になるというスケーリング則に沿って進められてきた。
【００１３】
しかしながら、微細化の進行および高速動作の要求により、配線抵抗（Ｒ）、配線間容量（Ｃ）の増加によるいわゆるＲＣ遅延が無視できなってきた。
【００１４】
このため、配線抵抗を下げるために、配線材料への銅の採用が有望視されている。同様に、配線間容量を下げるために、層間絶縁膜に低誘電率膜（Ｌｏｗ−ｋ膜）の適用が有望視されている。
【００１５】
このほか、ＬＳＩを高周波領域で安定動作させるには電源電圧の安定化が必須であり、さらに、高周波ノイズ対策のためデカップリングコンデンサの配置が必須である。
【００１６】
その結果、基板上に大容量のコンデンサが形成されたコンデンサ装置およびコンデンサ装置が実装されたモジュールが提案されている。このことは、例えば、特許文献２に開示されている。上述の基板は、例えば、貫通孔を有するシリコン単体あるいはシリコン含有絶縁膜からなる、又はサファイアからなる。
【００１７】
また、ＬＳＩの高集積化および１チップ内に様々な機能素子と記憶素子等を作り込みシステムを形成するシステム・オン・チップ技術の発展による多ピン化の動向は、フリップチップの電極エリア配置による小型化や微細化を相殺してなお半導体チップを大型化する傾向にある。
【００１８】
【特許文献１】特開平０８−１６７６３０号公報
【特許文献２】特開２００２−００８９４２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１９】
しかしながら、図７に示すフリップチップタイプ半導体装置の構造の従来技術では、インターポーザ基板に樹脂基板を用いた場合、主にシリコンを母材とする半導体チップの線膨張率が室温で約２．６ｐｐｍ／℃である。
【００２０】
これに対し、樹脂基板のそれは１５ｐｐｍ／℃前後で、その差が大きく、熱膨張率差に起因した大きな内部応力が半導体装置に内在することになる。
【００２１】
現在は半導体チップとインターポーザ基板の接合部間隙に樹脂を充填し補強することで信頼性を維持している。しかし、今後の外部端子増加に伴う半導体チップ大型化の進行は内部応力の増加に直結し、信頼性を確保できなくなることが予想される。特許文献２に開示の半導体装置構造においても半導体チップはコンデンサを形成した有機層上に接続されており、膨張係数の違いによる熱応力集中の課題は回避されない。
【００２２】
また、特許文献１に開示の接続構造も含め、シリコンに熱膨張係数を合わせたインターポーザ基板に実装されたパッケージは、マザーボードに実装する場合に、熱膨張差による内部応力により信頼性が低下するという課題を持つ。
【００２３】
さらに、ＲＣ遅延対策の一つとして適用が考えられているＬｏｗ−ｋ膜は、シリコン酸化（ＳＩＯ２）膜にフッ素、水素、有機などをドープすることおよびポーラス化した材料を適用することによって誘電率を下げている。このため、従来のシリコン酸化膜などの層間絶縁膜に比べて脆弱であることが知られている。
【００２４】
これは前述の半導体チップとインターポーザ基板間線膨張率差により発生する内部応力の許容限界が低下することを意味し、今後微細化、多ピン化を進めた際に信頼性上の問題を引き起こす。
【００２５】
さらに、近年、鉛による地下水汚染対策として、はんだ材料に使用されてきた錫／鉛はんだを鉛フリーはんだに置き換える動向にある。エレクトロニクス業界においても各社鉛入りはんだを全廃する予定である。それに伴い、はんだ自身の組織変化によって接合部に発生した応力を小さくする応力緩和効果を持つ錫／鉛はんだとは異なり、錫ベースとなる鉛フリーはんだでは応力緩和効果が非常に小さい。
【００２６】
結果として、内部応力が増加することになり、今後微細化、多ピン化を進めた際に信頼性上の問題を引き起こす。ＬＳＩ等の半導体回路は、システム設計、機能設計、論理設計、レイアウト設計等の一連の設計工程を経た後、製造工程により製造される。このような一連の設計工程では、大規模集積回路の設計に対応するため、各種の設計支援システムやプログラムが用いられている。
【００２７】
本発明は、このような問題点を解決するためになされたものであって、本発明の目的は上記問題点の無い半導体装置を提供することにある。
【００２８】
更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置を提供することにある。
【００２９】
更に、本発明の目的は、上記問題点の無い半導体装置用配線基板を提供することにある。
【００３０】
更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置用配線基板を提供することにある。
【００３１】
更に、本発明の目的は、上記問題点の無い半導体装置用配線基板の製造方法を提供することにある。
【００３２】
更に、本発明の目的は、配線基板の熱膨張率差に起因する内部応力が低減され、信頼性が向上し、更なる微細化及び多ピン化に対応できる半導体装置用配線基板の製造方法を提供することにある。
【課題を解決するための手段】
【００３３】
本発明にかかる第一の側面によれば、半導体チップが配線基板にフリップチップ実装されている半導体装置であって、前記配線基板は、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、ベース基板の他方の面の配線層形成面に形成された絶縁層と配線とを有する第２の配線層と、前記半導体チップを搭載する前記ベース基板の前記第２の配線層に形成された電極と、前記配線層形成面に形成された前記配線層と前記第２の配線層との間を電気的に接続する前記ベース基板に形成された貫通孔とを含み、前記半導体チップの電極の夫々に対応する唯一の前記ベース基板に設けられた前記貫通孔にて電気的に前記配線層に接続されていることを特徴とし、かつ前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層及び前記第２の配線層の熱膨張率以下であり、前記半導体チップは、前記第２の配線層にフェイスダウンで接続されている半導体装置を提供する。更に、前記半導体チップの熱膨張率は前記配線層の熱膨張率より低いことが望ましい。前記ベース基板の材料は、熱膨張率が半導体チップに近く、高剛性特性を有するシリコン、セラミック及び感光性ガラスのいずれかで構成し得る。
【００３４】
本構成により、半導体チップが装着される第２の配線層は、熱膨張率が低く剛性の高いベース基板上に形成されていることから、配線層の熱膨張変形が抑制され半導体チップと配線基板との熱膨張差に起因する接続部の応力を抑制する事ができ、半導体チップと配線基板との接続信頼性を向上させることができる。また、本構成をマザーボード基板に実装する場合には、配線基板の配線層がマザーボード基板に対向し、マザーボード基板とベース基板との間には配線層が存在するため、配線層はマザーボード基板とベース基板間の熱膨張差に起因する応力を緩和することができ、電気的接続信頼性を向上させることができる。この説明で、本発明の配線基板が実装される基板として、マザーボード基板を例に説明したが、必ずしもこれに限る必要はなく、本発明の配線基板が実装される基板であり、前記ベース基板とは別の基板であればよく、本明細書において、支持基板は、前記ベース基板とは別の基板で本発明の配線基板が実装される基板を意味するものとする。
【００３５】
前記ベース基板の前記配線層形成面、前記配線層形成面及び前記配線層の少なく
とも１方に、機能素子が形成されてもよい。
【００３６】
本発明の第二の側面によれば、半導体チップが配線基板にフリップチップ実装されている半導体装置であって、前記配線基板は、ベース基板と、該ベース基板の片面の配線層形成面に形成された絶縁層と配線とを有する配線層と、ベース基板の他方の面の配線層形成面に形成された絶縁層と配線とを有する第２の配線層と、前記半導体チップを搭載する前記ベース基板の前記第２の配線層に形成された電極と、前記配線層形成面に形成された前記配線層と前記第２の配線層との間を電気的に接続する前記ベース基板に形成された貫通孔とを含んで構成され、前記ベース基板の熱膨張率は、前記半導体チップと同等もしくは前記配線層及び前記第２の配線層の熱膨張率以下である配線基板を提供する。更に、前記半導体チップの熱膨張率は前記配線層の熱膨張率より低いことが望ましい。
【００３７】
本構成により、本発明の第一の側面による半導体装置に関し前述した効果が得られる。
【００３８】
前記ベース基板の材料は、シリコン、セラミック及び感光性ガラスのいずれかで構成し得る。
【００３９】
前記ベース基板の配線層形成面及び前記配線層の少なくとも１方に、機能素子が形成されてもよい。
【００４０】
本発明の第三の側面によれば、ベース基板と当該ベース基板の両面の配線層形成面に形成する絶縁層と配線とを有する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面側から非貫通孔を形成する工程と、前記非貫通孔を導電性材料で孔埋めして前記配線層形成面に第１の電極を形成する工程と、前記配線層形成面に前記配線層を形成する工程と、前記配線層形成面の裏面から前記ベース基板を薄くして前記非貫通孔を露出させる工程と、もう一方の前記配線層形成面に第２の配線層を形成する工程と、前記半導体チップを搭載する第２の電極を形成する工程とを含む配線基板製造方法を提供する。
【００４１】
前記配線層を形成する工程において、  前記ベース基板の前記配線層形成面及び前記配線層の少なくとも１方に、機能素子を形成してもよい。
【００４２】
本発明の第四の側面によれば、ベース基板と当該ベース基板の両面の配線層形成面に形成する配線層とからなり、半導体チップをフリップチップ実装する配線基板を製造する配線基板製造方法であって、前記ベース基板の前記配線層形成面に配線層を形成する工程と、前記配線層形成面の裏面側から前記ベース基板のみを貫通する貫通孔を形成する工程と、前記貫通孔を導電性材料で埋め前記配線層形成面の裏面に前記半導体チップを搭載する電極を形成する工程とを含む配線基板の製造方法を提供する。
【００４３】
前記配線層を形成する工程において、  前記ベース基板の前記配線層形成面及び前記配線層の少なくとも１方に、機能素子を形成してもよい。
【００４４】
前述の本発明の第一乃至第四の側面によれば、半導体装置、配線基板および配線基板製造方法は、半導体チップが、熱膨張率が近くなおかつ剛性が高い物性を持つ配線基板のベース基板を含んで配線基板を構成したことにより、半導体チップが装着される第２の配線層は熱膨張変形が抑制され、半導体チップと配線基板との熱膨張差に起因する接続部の応力を抑制する事ができる。
【００４５】
さらに、半導体装置のマザーボードへの実装、および使用環境下での温度変化による内部応力の変化も低減されることから信頼性を向上することができ、今後の外部端子増加に伴う半導体チップの大型化、層間絶縁膜への脆弱なＬＯＷ−Ｋ膜の適用、環境対応のはんだ鉛フリー化による、はんだの応力緩和減少など、内部応力の許容レベル低下をクリアすることを可能にする。
【００４６】
さらに、配線基板の配線層の形成において剛性の高いベース基板上に形成するため、微細な配線パターン形成に対し有利であると共に、半導体装置製造工程をほぼすべてウェハレベルで処理可能なことから、生産効率が高く製造コストを削減することが可能となる。
【００４７】
さらに、配線基板の両面に形成されている配線層の大部分の体積を占める層間絶縁層に使用されている樹脂材料と、ベース基板との間の熱膨張率差に起因して生じる応力に対して、有機絶縁樹脂層と配線とを含んだ配線層を両面に形成したことにより、これらベース基板と配線層との熱膨張係数差から生じる基板内応力の表裏面での均衡化を図ることが可能となり、配線基板の反りを抑えられることから、基板製造性、実装性、更には信頼性をも向上することが可能となる。
【００４８】
さらに、ベース基板の何れかの面上もしくは配線層に、コンデンサ、抵抗、インダクタ等の機能素子を形成した構成とすることにより、配線層内の最適な位置にコンデンサ、抵抗、インダクタ等の機能素子を配置することで高周波特性の向上や高機能化が可能となり、また実装面積を小さくし、設計自由度を向上させることが可能となる。
【００４９】
さらに、熱膨張率が小さく剛性の高いベース基板の上に配線層を積層することにより、樹脂系基材の上に配線層を積層する場合に比べ、より微細な配線パターンを形成することが可能となる。
【発明の効果】
【００５０】
本発明によれば、半導体チップが装着される第２の配線層は、熱膨張率が低く剛性の高いベース基板上に形成されていることから、配線層の熱膨張変形が抑制され半導体チップと配線基板との熱膨張差に起因する接続部の応力を抑制する事ができ、半導体チップと配線基板との接続信頼性を向上させることができる。
【発明を実施するための最良の形態】
【００５１】
以下に、本発明を適用可能な実施の形態が説明される。以下の説明は、本発明の実施形態を説明するものであり、本発明が以下の実施形態に限定されるものではない。説明の明確化のため、以下の記載及び図面は、適宜、省略及び簡略化がなされている。又、当業者であれば、以下の実施形態の各要素を、本発明の範囲において容易に変更、追加、変換することが可能である。尚、各図において同一の符号を付されたものは同様の要素を示しており、適宜、説明を省略する。
（第１の実施の形態）
以下、本発明の実施の形態を図面に基づいて詳細に説明する。図１は、本発明に係る第１の実施の形態の半導体装置の構造を示す断面図である。図４（ａ）乃至図４（ｇ）は、本発明に係る第１乃至第３の実施の形態の半導体装置の配線基板の第１の製造方法例に関する各工程における配線基板の断面図である。
【００５２】
図１を参照すると、本発明の第１の実施の形態は、配線基板２としてシリコンからなるベース基板３の両面に単層又は多層の第１の配線層７と第２の配線層８が形成されている。配線層７は、多層の配線（１０７ａ、１０７ｂ、１０７ｃ、１０７ｄ、１０８ａ）を含む。配線層７の最上層の電極１０６には、外部接続バンプ５が形成されている。
【００５３】
ベース基板３には、配線層７と、第２の配線層８上の電極端子１０５とを電気的に接続する貫通孔６が形成されている。チップ装着面の電極端子と半導体チップ１の電極端子とは、錫／鉛はんだ等の内部接続バンプ２３によって電気的、機械的に接続されている。また、シリコンからなるベース基板３の熱膨張率は、半導体チップ１と同等であると共に、配線層７及び配線層８の熱膨張率以下となっており、剛性の高いベース基板３をコア層として構成したことにより、配線層７及び配線層８の膨張変形を抑制することが可能となり、半導体チップ１の内部接続バンプ２３の接合部への応力を低減することができる。また、ベース基板の両面に樹脂層を有する配線層で挟んで構成していることにより、基板の反りも抑制される。
【００５４】
次に、第１の実施の形態の配線基板２の製造方法について図４（ａ）乃至図４（ｇ）を参照して詳細に説明する。
【００５５】
図４（ａ）に示すように、ベース基板３のシリコンウェハ上に無機絶縁層１２ａであるシリコン酸化膜（ＳＩＯ２膜）を形成する。その後、リソグラフィー工程により孔形成位置をパターニングして、絶縁層１２ａを開口する。更に、リアクティブ・イオン・エッチング（ＲＩＥ）により、深さ１１０μｍの非貫通孔３ａを形成する。
【００５６】
なお、非貫通孔３ａの孔径は、直径約８０μｍとし、孔の間隔は、約１５０μｍとした。ＲＩＥは、反応性ガスプラズマ中の活性化原子の反応で酸化膜を除去する方法であり、ドライエッチング法と同様異方性を持たせたエッチング除去が可能である。
【００５７】
次に、図４（ｂ）に示すように、非貫通孔の形成面に無機絶縁層１２ｂであるＴＥＯＳ（ＳＩ（ＯＣ２Ｈ５）４）膜をプラズマＣＶＤ法で、メッキシード層の銅（Ｃｕ）膜（図示せず）をスパッタリングで順次形成する。本構造のような比較的深い孔の全面にＣＶＤ法で成膜する場合、その形状から孔の側面には成膜され難い。そこで成膜直後から被覆性の良い膜を形成できるＴＥＯＳ膜を無機絶縁層１２ｂとして選択した。次にメッキのダマシン法にて非貫通孔を導体１３であるＣＵで充填し、ケミカル・メカニカル・ポリッシング（ＣＭＰ）で導体１３の表面を平坦化する。ダマシン法の他に、ＣＶＤ法で導電体を充填することも可能であり、導電体には金属材料の他に導電性樹脂を用いることもできる。
【００５８】
次に、図４（ｃ）に示すように、ＣＭＰ処理した上層のＣｕ膜をエッチングでパターニングし、層間有機絶縁膜１４形成、ビア穴形成、デスミア処理および配線１６形成を順次繰り返して多層配線層を形成するビルドアップ工法により配線層７を形成する。
【００５９】
なお、図４（ｃ）には、配線層７の配線（１６ａ、１６ｂ、１６ｃ）が３層、層間有機絶縁層（１４ａ、１４ｂ、１４ｃ）が３層である例を示したが、３層に限定されるものではない。
【００６０】
配線層７の形成の際に、コンデンサ、抵抗、インダクタ等の機能素子を作り込むことによって高速動作性の向上などが期待できる。例えば、層間有機絶縁膜１４の一部を強誘電体材料とし、配線層７内の電源ラインとグランドラインで挟み込む構造を形成して、平行平板型のコンデンサを内蔵させ、デカップリング・キャパシタとして機能させることができる。その後、最上層配線の電極１７ａ以外をポリイミドなどのソルダーレジスト（１５、１５ｂ）で被覆し、外部接続バンプ形成側の構造が完成する。
【００６１】
ここでは配線層７内にコンデンサ、抵抗、インダクタなどの機能素子を配線層７に形成しているが、導電体が充填されたビアが形成されたシリコン基板上に薄膜プロセスを使用しコンデンサなどの機能素子を形成してもよいシリコン上への形成なので従来の半導体拡散プロセスを流用することが可能であり、精度が高く、設備投資などのコストが抑制され低コスト化が可能となる。
【００６２】
次に、図４（ｄ）に示すように、シリコンの薄化処理の前に配線層形成側の表層保護のため支持体１８で被覆する。ウェハを反転させ、約７００μｍのシリコンの部分を機械研磨により約２００μｍまで薄くした後、ＲＩＥによりさらに厚さ約１００μｍになるまで薄くし非貫通孔３ａを露出させる。
【００６３】
配線基板の第１の製造方法では、生産コスト・生産効率を考慮し機械研磨とＲＩＥ法の組み合わせで薄化を行った。機械研磨後の表面には通常歪みを持った層が形成され、条件によってはマイクロクラックが発生し信頼性劣化の原因となる可能性があるため、機械研磨による除去量、および切削速度などの条件には充分配慮する必要がある。また、信頼性に影響を与えない範囲であればすべて機械研磨で薄化を行うこともできる。
【００６４】
次に、図４（ｅ）に示すように、ＲＩＥ処理後の面は貫通孔露出部とそれ以外で材質差異によるエッチング速度差から段差が発生する。そこで、ＲＩＥ処理した面をＣＭＰにより平坦化すると同時に無機絶縁層１２ｂを完全に除去して銅を露出させる。その上に無機絶縁層１２ＣのＳＩＯ２膜を形成し、フォトリソ工法によりパターニングする。
【００６５】
次に、図４（ｆ）に示すように、無機絶縁層１２ｃの開口部に第２の電極１７ｂを形成する。
【００６６】
最後に、図４（ｇ）に示すように、層間有機絶縁層（１４ａ、１４ｂ、１４ｃ）の形成、ビア穴形成、デスミア処理、配線１６形成を順次繰り返して多層配線層を形成するビルドアップ工法により、第２の配線層８を形成し、支持体１８を剥離除去して配線基板２が完成する。
【００６７】
配線層８は、複数個の電極（１７ｃ、１７ｄ、１７ｅ）および層間有機絶縁樹脂層（８ａ，８ｂ）を含む構成である。
【００６８】
配線基板の第１の製造方法では、層間有機絶縁層（１４ａ、１４ｂ、１４ｃ）にＳＩＯ２、ＳＩＮを用いたが、それ以外に比較的低温で成膜可能なプラズマＣＶＤ法でＳＩＣ、ＳＩＯＦ、ＳＩＯＣを用いることもできる。ここで、層間絶縁樹脂層はその形成工程の加熱により収縮方向に内部応力が発生していることから、支持体１８が除去されると、剛性の低下による基板反りが発生する。この反りを低減するためには、第２の配線層８を形成する絶縁樹脂の物性は、熱膨張係数が第１の配線層と同等または大きい、あるいは、ヤング率が層間絶縁樹脂層１４と同等または大きい材料で構成することが望ましい。
【００６９】
図４（ａ）乃至図４（ｇ）に示す工程により製造されたウェハ状の配線基板２に半導体チップ１をフェイスダウン実装し、適宜封止樹脂４で補強した後、個片化し、外部接続バンプ５を形成して所要の半導体装置とする。
【００７０】
このプロセスでは、ウェハ状態で最終工程近くまで作業を進めるため生産効率が高く、生産、検査コストを削減することができる。
【００７１】
また、本発明において、層間絶縁樹脂層１４は、マザーボード基板を一例とする支持基板と配線基板との熱膨張差を緩和できる材料であればよいが、支持基板とベース基板３の熱膨張率を考慮して選択されることが望ましく、さらに、望ましくは、層間絶縁樹脂層の熱膨張率が、支持基板の熱膨張率より小さく、ベース基板の熱膨張率より大きい材料である。
（第２の実施の形態）
図２は、本発明に係る第２の実施の形態の半導体装置の構造を示す断面図である。第１の実施の形態においては、半導体チップの電極と配線層７とを一対一の関係で接続した構成としている。
【００７２】
本発明では、第２の配線層８を含んで構成したことにより、第２の配線層８内で接続の組み換えを行うことも可能であり、設計自由度が向上するという効果を有する。さらに、配線層８内でベース基板３との接続端子間ピッチを広げた構成をとることも可能となる。ここで、製造上の問題から微細ピッチにおいては貫通孔６の深さに制約が発生するが、ベース基板の接続端子間ピッチ（貫通孔間ピッチ）を広げることによってこの制約が緩和され、ベース基板３の厚みを増すことも可能となり、加工性が増すことからベース基板の製造歩留まりの向上に寄与する。さらには、ベース基板３と配線層７との接続ピッチも広がることから、配線層７の設計ルールを緩和可能となり、より低コストな製造プロセスを適用可能となるという効果も有する。
（第３の実施の形態）
図３は、本発明に係る第３の実施の形態の半導体装置の構造を示す断面図である。チップ装着面の有機絶縁樹脂上には、図３に示すように、他の電子部品１０を装着することも可能である。また、配線層８上に、ボンディングワイヤ１１でボンディングされた他のチップ９を搭載することも可能である。
【００７３】
これにより、配線基板２を介してマザーボード上の電子部品と接続する場合と比較して、接続距離が短くなることから電気特性面で有利であるとともに、半導体実装装置、あるいはその搭載製品の小型化も期待できる。
（第４の実施の形態）
図５（ａ）乃至図５（ｅ）は、本発明に係る第１乃至第３の実施の形態の半導体装置の配線基板の第２の製造方法例に関する各工程における配線基板の断面図である。第１の製造方法では、ベース基板３に非貫通孔を形成し、導体１３で埋めた後配線層７を形成したのに対し、本第２の製造方法においては最初にベース基板３上へ配線層７を形成した後、貫通孔および裏面電極の形成を行い、その後第２の配線層８を形成して基板２を完成させる点が異なる。
【００７４】
まず図５（ａ）に示すように、厚さ約７００μｍのシリコンのベース基板３上に無機絶縁層１２ａ、配線層７を第１の製造方法と同じ方法で形成する。
【００７５】
配線層７表面を支持体１８で被覆して保護し、反転してベース基板３を裏面より厚さ約８０μｍまで機械研削除去する。
【００７６】
次に、図５（ｂ）に示すように、ベース基板３のシリコンウェハ上に絶縁層１２ｃであるＳＩＯ２膜を形成後、フォトリソ工程により孔形成位置をパターニング、絶縁層１２ｃを開口し、ＲＩＥ除去により貫通孔を形成し、配線層７最下層の配線を露出させる。次に、貫通孔の側面および上面を絶縁層１２ｂであるＴＥＯＳ膜で絶縁する。
【００７７】
次に、図５（ｃ）に示すように、ダマシン法によって導体１３であるＣｕを充填しＣＭＰによる表面平坦化を行う。その後、図５（ｄ）に示すように電極１７ｂを形成し、更に、配線層７と同様の方法によって、図５（ｅ）に示した第２の配線層８を形成してウェハ状の配線基板２が完成する。
（第５の実施の形態）
第１の製造方法では、シリコンよりなるベース基板に貫通孔を形成した後、配線層を形成して支持体に貼り付け、裏面よりシリコンを薄く加工して半導体チップ１の搭載面を露出させることで配線基板２を形成した。第２の製造方法では、シリコン基板上に配線層７を形成し、その裏面からシリコンを薄く加工し、その後に貫通孔を形成して半導体チップ１の搭載面を形成し配線基板２を形成した。
【００７８】
第１乃至第３の実施の形態では、半導体チップ１と、配線基板２のベース基板３とにシリコンを用いているがシリコンに限定されず、ベース基板３には、熱膨張率が半導体チップ１の熱膨張率と同等もしくは配線層７の熱膨張率以下の材料を用い、シリコン以外では、例えば、セラミック又は微細孔の形成が可能な感光性ガラスを用いることができる。
【００７９】
図６（ａ）乃至図６（ｄ）に、ベース基板３を感光性のガラス基板１９とした場合の製造方法例を示す。非貫通孔ではなく始めに貫通孔を形成した後、ガラス板両面の導通処理および配線層形成を行う。
【００８０】
具体的には、孔形成パターンを描いたマスクを感光性ガラス１９上に乗せ、所定波長成分を有する紫外線で露光、熱処理による現像を行い、結晶化した部分を酸で除去して、貫通孔を有するベース基板３とする。
【００８１】
このようにベース基板の材料として、ガラスを用いた場合には、シリコンを用いる際に必要であった無機絶縁層は必ずしも形成する必要はなく、配線層７、配線層８を表裏同時に加工することも可能となり、基板製造コストを大幅に低減できるという効果も有する。
【００８２】
以上説明したように、本実施の形態によれば、半導体チップ１が熱膨張率が近い物性を持つベース基板３を含み、さらに有機絶縁樹脂を含んで構成した配線層により両面からベース基板３を挟んで配線基板２を構成した。
【００８３】
これにより、従来の樹脂のみで絶縁層を構成した配線基板と比べて熱膨張率ミスマッチに起因する内部応力が大幅に低減された。
【００８４】
さらに、半導体装置のマザーボードへの実装、および使用環境下での温度変化による内部応力の変化も低減されることから信頼性を向上することができ、今後の外部端子増加に伴う半導体チップ１の大型化、層間絶縁膜への脆弱なＬｏｗ−ｋ膜の適用、環境対応のはんだ鉛フリー化によるはんだの応力緩和減少など、内部応力の許容レベル低下をクリアすることができるという効果を奏する。
【００８５】
さらに、本実施の形態によれば、ベース基板のチップ装着面側にも有機絶縁樹脂層を含んで構成した第２の配線層８を形成した構造とした。これにより、ベース基板と配線層７及び配線層８の熱膨張率差に起因する応力を両面の有機絶縁樹脂で均衡させた構成をとることが可能となることから、配線基板の反りを防止でき、配線基板製造工程や、チップ実装工程での作業性向上、歩留まり向上、更には製造品質の向上という効果を奏する。
【００８６】
さらに、本実施の形態によれば、配線基板２の配線層７及び配線層８の形成において剛性の高いベース基板３上に形成するため、微細な配線パターン形成に対し有利であると共に、半導体装置製造工程をほぼすべてウェハレベルで処理可能なことから、生産効率が高く製造コストを削減することができるという効果を奏する。
【００８７】
さらに、本実施の形態によれば、ベース基板３の配線層形成面、あるいは配線層７及び配線層８の少なくとも１方に、コンデンサ、抵抗、インダクタ等の機能素子を形成した構成とすることにより、配線層内の最適な位置にコンデンサ、抵抗、インダクタ等の機能素子を配置することで高周波特性の向上や高機能化が可能となり、また実装面積を小さくし、設計自由度を向上させることができるという効果を奏する。
【００８８】
さらに、本実施の形態によれば、熱膨張率が小さく剛性の高いベース基板３の上に配線層７及び配線層８を積層することにより、樹脂系基材の上に配線層７を積層する場合に比べ、より微細な配線パターンを形成することができるという効果を奏する。
【００８９】
なお、本発明が上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変更され得ることは明らかである。また、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。なお、各図において、同一構成要素には同一符号を付している。
【産業上の利用可能性】
【００９０】
本発明に係る半導体装置、半導体装置に用いる配線基板および配線基板製造方法は、半導体チップが配線基板にフリップチップ実装されている半導体装置であれば、あらゆるものに適用することが可能であり、その利用の可能性において何ら限定するものではない。
【００９１】
幾つかの好適な実施の形態及び実施例に関連付けして本発明を説明したが、これら実施の形態及び実施例は単に実例を挙げて発明を説明するためのものであって、限定することを意味するものではないことが理解できる。本明細書を読んだ後であれば、当業者にとって等価な構成要素や技術による数多くの変更および置換が容易であることが明白であるが、このような変更および置換は、添付の請求項の真の範囲及び精神に該当するものであることは明白である。
【図面の簡単な説明】
【００９２】
【図１】本発明に係る第１の実施の形態の半導体装置の構造を示す断面図である。
【図２】本発明に係る第２の実施の形態の半導体装置の構造を示す断面図である。
【図３】本発明に係る第３の実施の形態の半導体装置の構造を示す断面図である。
【図４】本発明に係る第１乃至第３の実施の形態の半導体装置の配線基板の第１の製造方法例に関する各工程における配線基板の断面図である。
【図５】本発明に係る第１乃至第３の実施の形態の半導体装置の配線基板の第２の製造方法例に関する各工程における配線基板の断面図である。
【図６】本発明に係る第１乃至第３の実施の形態の半導体装置の配線基板の第３の製造方法例に関する各工程における配線基板の断面図である。
【図７】従来の半導体装置の構造を示す断面図である。
【符号の説明】
【００９３】
１    半導体チップ
２    配線基板
３    ベース基板
４    封止樹脂
５    外部接続バンプ
６    貫通孔
７，８    配線層
８ａ，８ｂ    層間有機絶縁樹脂層
９    他のチップ
１０    電子部品
１１    ボンディングワイヤ
１２ａ，１２ｂ    無機絶縁層
１３    導体
１４ａ，１４ｂ    層間有機絶縁樹脂層
１５，１５ｂ    ソルダーレジスト
１６ａ，１６ｂ    配線
１７ａ，１７ｂ，１７ｃ，１７ｄ，    電極
１８    支持体
１９    ガラス基板
２３    内部接続バンプ
【図１】
2005317705.tif 000003
【図２】
2005317705.tif 000004
【図３】
2005317705.tif 000005
【図４】
2005317705.tif 000006
【図５】
2005317705.tif 000007
【図６】
2005317705.tif 000008
【図７】
2005317705.tif 000009