(57)【要約】【課題】半導体装置のメモリのアンプ動作において、スイッチトランジスタの抵抗の影響を抑制して高速動作を可能にすると共に、ビット線容量の充放電電流を低減して消費電流を低減する。【解決手段】センスアンプＳＡＭＰには、Ｎチャネル型トランジスタ対（スイッチＳＷ１）を介してビット線対ＢＬ１及びＸＢＬ１が接続されている。ビット線対ＢＬ１及びＸＢＬ１には、Ｐチャネル型アンプＰｃｈＡＭＰ１と、メモリセルアレイＭＣＡ１を構成するメモリセルとが接続されている。センスアンプＳＡＭＰが動作した後にＰチャネル型アンプＰｃｈＡＭＰ１が動作する。【選択図】      図１
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【特許請求の範囲】
【請求項１】
センスアンプにビット線対がＮチャネル型トランジスタ対を介して接続され、
前記ビット線対にＰチャネル型アンプと、メモリセルアレイを構成するメモリセルとが接続されていることを特徴とする半導体装置。
【請求項２】
前記センスアンプの動作後に前記Ｐチャネル型アンプが動作することを特徴とする請求項１に記載の半導体装置。
【請求項３】
センスアンプに複数のビット線対がそれぞれＮチャネル型トランジスタ対を介して接続され、
前記複数のビット線対のうちの第１のビット線対には第１のＰチャネル型アンプと、第１のメモリセルアレイを構成するメモリセルとが接続されていると共に、前記第１のビット線対は第１のＮチャネル型トランジスタ対を介して前記センスアンプに接続され、
前記複数のビット線対のうちの第２のビット線対には第２のＰチャネル型アンプと、第２のメモリセルアレイを構成するメモリセルとが接続されていると共に、前記第２のビット線対は第２のＮチャネル型トランジスタ対を介して前記センスアンプに接続されていることを特徴とする半導体装置。
【請求項４】
前記第１のビット線対と前記第２のビット線対とは前記センスアンプに対して左右に別方向に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記センスアンプへのデータ読み出し時には前記第１のＮチャネル型トランジスタ対及び前記第２のＮチャネル型トランジスタ対は共にオン状態であり、
前記センスアンプの動作後に前記第１のＰチャネル型アンプ及び前記第２のＰチャネル型アンプのうちのいずれか１つのＰチャネル型アンプが動作することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記第１のビット線対と前記第２のビット線対とは前記センスアンプに対して左又は右の同じ方向に接続されていることを特徴とする請求項３に記載の半導体装置。
【請求項７】
前記センスアンプへのデータ読み出し時には前記第１のＮチャネル型トランジスタ対及び前記第２のＮチャネル型トランジスタ対は共にオン状態であり、
前記センスアンプの動作後に前記第１のＰチャネル型アンプ及び前記第２のＰチャネル型アンプのうちのいずれか１つのＰチャネル型アンプが動作することを特徴とする請求項６に記載の半導体装置。
【請求項８】
センスアンプに複数のビット線対がそれぞれＮチャネル型トランジスタ対を介して直列に接続され、
前記複数のビット線対のうちの第１のビット線対には第１のＰチャネル型アンプと、第１のメモリセルアレイを構成するメモリセルとが接続されていると共に、前記第１のビット線対は第１のＮチャネル型トランジスタ対を介して前記センスアンプに接続され、
前記複数のビット線対のうちの第２のビット線対には第２のＰチャネル型アンプと、第２のメモリセルアレイを構成するメモリセルとが接続されていると共に、前記第２のビット線対は第２のＮチャネル型トランジスタ対を介して前記第１のビット線対に接続されていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のメモリのアンプ構成に関するものである。
【０００２】
【従来の技術】
近年、メモリにおけるメモリセルアレイのサイズの縮小化と共に、高速動作及び低消費電力動作が求められている。これらを決定するものとして、メモリセルアレイにおけるセンスアンプの構成又は動作が重要である。また、最近では、強誘電体メモリが、高速動作及び低消費電力動作を実現するメモリとして注目されている。
【０００３】
従来のメモリの回路構成（例えば特許文献１）について図５を参照しながら説明する。
【０００４】
図５に示すように、センスアンプＳＡＭＰにはスイッチＳＷ１を介して一対のビット線（ビット線対）ＢＬ１及びＸＢＬ１が接続されている。また、ビット線対ＢＬ１及びＸＢＬ１には、メモリセルアレイＭＣＡ１を構成するメモリセルが接続されている。ここで、スイッチＳＷ１は、一対のＮチャネル型トランジスタ（Ｎチャネル型トランジスタ対）から構成されている。また、センスアンプＳＡＭＰは、３個のＮチャネル型トランジスタと３個のＰチャネル型トランジスタとから構成されている。尚、図５において、ＶＳＳ及びＶＤＤはそれぞれ接地電圧及び電源電圧を示す。
【０００５】
また、図５に示すように、センスアンプＳＡＭＰはセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって制御される。また、スイッチＳＷ１を構成するＮチャネル型トランジスタ対、つまりスイッチトランジスタはスイッチ制御信号ＳＳ１によって制御される。
【０００６】
一般的に、メモリセルに対しては、センスアンプＳＡＭＰの電源電圧ＶＤＤ又は接地電圧ＶＳＳの電位まで書き込み動作が行なわれるため、スイッチ制御信号ＳＳ１のゲート電圧としては、しきい値以上に昇圧された電位（昇圧電位）が用いられる。
【０００７】
【特許文献１】
特開平７−１４７０９４号公報（第１図、明細書段落０００２〜０００５）
【０００８】
【発明が解決しようとする課題】
しかしながら、前述の従来の半導体装置におけるメモリのアンプ構成においては、スイッチＳＷ１となる一対のＮチャネル型トランジスタのゲート電圧として昇圧電位を用いるため、トランジスタサイズが大きくなってしまうという問題がある。また、スイッチＳＷ１にＮチャネル型トランジスタを用いるため、抵抗値が大きくなり、その結果、センスアンプＳＡＭＰによってビット線対ＢＬ１及びＸＢＬ１を駆動する速度が遅くなってしまうという問題がある。
【０００９】
また、強誘電体メモリの読み出し動作においては、Ｃｂ（ビット線容量）／Ｃｓ（メモリセル容量）比を最適化するために、ビット線容量Ｃｂをある程度大きくする必要がある。ところが、ビット線容量Ｃｂを大きくした構成においてセンスアンプを動作させた場合、ビット線容量Ｃｂの充放電電流が大きくなるので、消費電流が大きくなってしまうという問題がある。
【００１０】
前記に鑑み、本発明は、スイッチトランジスタの抵抗の影響を抑制すると共にビット線容量の充放電電流を低減することにより、高速動作が可能で且つ消費電流が小さい半導体装置のメモリを実現することを目的とする。
【００１１】
【課題を解決するための手段】
前記の目的を達成するために、本発明に係る第１の半導体装置は、センスアンプにビット線対がＮチャネル型トランジスタ対を介して接続され、且つビット線対にＰチャネル型アンプと、メモリセルアレイを構成するメモリセルとが接続された構成を有している。
【００１２】
第１の半導体装置において、センスアンプの動作後にＰチャネル型アンプが動作してもよい。
【００１３】
本発明に係る第２の半導体装置は、センスアンプに複数のビット線対がそれぞれＮチャネル型トランジスタ対を介して接続された構成を有している。具体的には、複数のビット線対のうちの第１のビット線対には第１のＰチャネル型アンプと、第１のメモリセルアレイを構成するメモリセルとが接続されていると共に、第１のビット線対は第１のＮチャネル型トランジスタ対を介してセンスアンプに接続されている。また、複数のビット線対のうちの第２のビット線対には第２のＰチャネル型アンプと、第２のメモリセルアレイを構成するメモリセルとが接続されていると共に、第２のビット線対は第２のＮチャネル型トランジスタ対を介してセンスアンプに接続されている。
【００１４】
第２の半導体装置において、第１のビット線対と第２のビット線対とはセンスアンプに対して左右に別方向に接続されていてもよい。このとき、センスアンプへのデータ読み出し時には第１のＮチャネル型トランジスタ対及び第２のＮチャネル型トランジスタ対は共にオン状態であり、センスアンプの動作後に第１のＰチャネル型アンプ及び第２のＰチャネル型アンプのうちのいずれか１つのＰチャネル型アンプが動作してもよい。
【００１５】
第２の半導体装置において、第１のビット線対と第２のビット線対とはセンスアンプに対して左又は右の同じ方向に接続されていてもよい。このとき、センスアンプへのデータ読み出し時には第１のＮチャネル型トランジスタ対及び第２のＮチャネル型トランジスタ対は共にオン状態であり、センスアンプの動作後に第１のＰチャネル型アンプ及び第２のＰチャネル型アンプのうちのいずれか１つのＰチャネル型アンプが動作してもよい。
【００１６】
本発明に係る第３の半導体装置は、センスアンプに複数のビット線対がそれぞれＮチャネル型トランジスタ対を介して直列に接続された構成を有している。具体的には、複数のビット線対のうちの第１のビット線対には第１のＰチャネル型アンプと、第１のメモリセルアレイを構成するメモリセルとが接続されていると共に、第１のビット線対は第１のＮチャネル型トランジスタ対を介してセンスアンプに接続されている。また、複数のビット線対のうちの第２のビット線対には第２のＰチャネル型アンプと、第２のメモリセルアレイを構成するメモリセルとが接続されていると共に、第２のビット線対は第２のＮチャネル型トランジスタ対を介して第１のビット線対に接続されている。
【００１７】
本発明によると、スイッチトランジスタの抵抗の影響を抑制できるので、高速動作が可能となると共に、ビット線容量の充放電電流を低減できるので、消費電流を低減できる。
【００１８】
【発明の実施の形態】
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置について図面を参照しながら説明する。
【００１９】
図１は、第１の実施形態に係る半導体装置の回路構成を示す図である。
【００２０】
図１に示すように、センスアンプＳＡＭＰには、スイッチＳＷ１を介してビット線対ＢＬ１及びＸＢＬ１が接続されている。また、ビット線対ＢＬ１及びＸＢＬ１には、メモリセルアレイＭＣＡ１を構成するメモリセルが接続されている。ここで、スイッチＳＷ１はＮチャネル型トランジスタ対から構成されている。また、センスアンプＳＡＭＰは、３個のＮチャネル型トランジスタと３個のＰチャネル型トランジスタとから構成されている。
【００２１】
具体的には、センスアンプＳＡＭＰにおいて、第１のＰチャネル型トランジスタのソース電極は電源電圧ＶＤＤに接続されていると共に第１のＰチャネル型トランジスタのゲート電極にはセンスアンプ制御信号ＳＡＰ０が入力される。また、第２及び第３のＰチャネル型トランジスタのそれぞれのソース電極は第１のＰチャネル型トランジスタのドレイン電極に接続されている。第２のＰチャネル型トランジスタのゲート電極及びドレイン電極はそれぞれビット線ＸＢＬ１及びビット線ＢＬ１と接続されている。第３のＰチャネル型トランジスタのゲート電極及びドレイン電極はそれぞれビット線ＢＬ１及びビット線ＸＢＬ１と接続されている。
【００２２】
また、センスアンプＳＡＭＰにおいて、第１のＮチャネル型トランジスタのソース電極は接地電圧ＶＳＳに接続されていると共に第１のＮチャネル型トランジスタのゲート電極にはセンスアンプ制御信号ＳＡＮ０が入力される。また、第２及び第３のＮチャネル型トランジスタのそれぞれのソース電極は第１のＮチャネル型トランジスタのドレイン電極に接続されている。第２のＮチャネル型トランジスタのゲート電極及びドレイン電極はそれぞれビット線ＸＢＬ１及びビット線ＢＬ１と接続されている。第３のＮチャネル型トランジスタのゲート電極及びドレイン電極はそれぞれビット線ＢＬ１及びビット線ＸＢＬ１と接続されている。
【００２３】
本実施形態の特徴は、ビット線対ＢＬ１及びＸＢＬ１におけるメモリセルアレイＭＣＡ１とスイッチＳＷ１との間にＰチャネル型アンプＰｃｈＡＭＰ１が接続されていることである。Ｐチャネル型アンプＰｃｈＡＭＰ１は３個のＰチャネル型トランジスタから構成されている。具体的には、Ｐチャネル型アンプＰｃｈＡＭＰ１において、第１のＰチャネル型トランジスタのソース電極は電源電圧ＶＤＤに接続されていると共に、第１のＰチャネル型トランジスタのゲート電極には、Ｐチャネル型アンプ制御信号ＳＡＰ１が入力される。また、第２及び第３のＰチャネル型トランジスタのそれぞれのソース電極は第１のＰチャネル型トランジスタのドレイン電極に接続されている。第２のＰチャネル型トランジスタのゲート電極及びドレイン電極はそれぞれビット線ＸＢＬ１及びビット線ＢＬ１と接続されている。第３のＰチャネル型トランジスタのゲート電極及びドレイン電極はそれぞれビット線ＢＬ１及びビット線ＸＢＬ１と接続されている。
【００２４】
尚、図１に示すように、センスアンプＳＡＭＰはセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって制御される。また、スイッチＳＷ１を構成するＮチャネル型トランジスタ対、つまりスイッチトランジスタはスイッチ制御信号ＳＳ１によって制御される。さらに、Ｐチャネル型アンプＰｃｈＡＭＰ１はＰチャネル型アンプ制御信号ＳＡＰ１によって制御される。
【００２５】
また、図示は省略しているが、センスアンプＳＡＭＰはスイッチを介してデータ線と接続されており、本実施形態の半導体装置は、該データ線を介して外部とのデータの受け渡しが行なわれる回路構成を有している。
【００２６】
以下、本実施形態の半導体装置の動作について簡単に説明する。まず、メモリセルアレイＭＣＡ１のメモリセルからビット線対ＢＬ１及びＸＢＬ１にデータが読み出される。このとき、スイッチ制御信号ＳＳ１はオン状態にある。次に、センスアンプＳＡＭＰをセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって動作させる。その後、Ｐチャネル型アンプＰｃｈＡＭＰ１をＰチャネル型アンプ制御信号ＳＡＰ１によって動作させる。これにより、ビット線対ＢＬ１及びＸＢＬ１の電位は電源電圧ＶＤＤ又は接地電圧ＶＳＳまで増幅されることになる。また、メモリセルへのデータの書き込み時には、センスアンプＳＡＭＰからビット線にデータを入力してＰチャネル型アンプＰｃｈＡＭＰ１を動作させる。
【００２７】
以上に説明したように、本実施形態においてはビット線対ＢＬ１及びＸＢＬ１にＰチャネル型アンプＰｃｈＡＭＰ１が接続されているため、スイッチＳＷ１であるＮチャネル型トランジスタ対のゲート電圧として、昇圧電位を用いる必要はない。具体的には、本実施形態では前記のゲート電圧として電源電圧ＶＤＤを用いている。
【００２８】
第１の実施形態の構成及び動作によると、メモリセルからビット線に読み出されたデータをセンスアンプＳＡＭＰによってデータ線に送信する時に、スイッチＳＷ１を構成するＮチャネル型トランジスタの抵抗のためにビット線の容量がセンスアンプＳＡＭＰの動作に影響を及ぼしにくくなる。従って、センスアンプＳＡＭＰの高速安定動作が可能となる。
【００２９】
また、第１の実施形態によると、前述のように、スイッチトランジスタであるＮチャネル型トランジスタのゲート電圧を昇圧する必要がないため、トランジスタのレイアウト面積（トランジスタサイズ）を小さくすることが可能である。また、スイッチＳＷ１を制御するためのスイッチ制御信号ＳＳ１の発生も容易となる。
【００３０】
さらに、第１の実施形態によると、データ線からセンスアンプＳＡＭＰへのデータの書き込み動作においても、スイッチＳＷ１を構成するＮチャネル型トランジスタの抵抗のために、データ線側からみた見かけのビット線容量が小さくなるので、センスアンプＳＡＭＰにデータを高速で書き込むことができる。また、センスアンプＳＡＭＰへのデータ書き込み後に、ビット線に接続されたＰチャネル型アンプＰｃｈＡＭＰ１を動作させることにより、電源電圧ＶＤＤまでビット線の電位を容易に増幅させることができるので、高速動作が可能になるという効果も得られる。
【００３１】
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置について図面を参照しながら説明する。
【００３２】
図２は、第２の実施形態に係る半導体装置の回路構成を示す図である。
【００３３】
尚、本実施形態は、前述の第１の実施形態の応用であって、Ｐチャネル型アンプがそれぞれ接続された複数個のビット線対が１つのセンスアンプに複数個のスイッチを介して接続された構成を有している。具体的には、本実施形態では、２つのビット線対がセンスアンプに対して互いに反対の方向に（レイアウト的に左右対称に）配置されている。
【００３４】
図２に示すように、センスアンプＳＡＭＰ（左側）には、第１のスイッチＳＷ１を介して第１のビット線対ＢＬ１及びＸＢＬ１が接続されている。また、第１のビット線対ＢＬ１及びＸＢＬ１には、第１のメモリセルアレイＭＣＡ１を構成する第１のメモリセルが接続されている。一方、センスアンプＳＡＭＰ（右側）には、第２のスイッチＳＷ２を介して第２のビット線対ＢＬ２及びＸＢＬ２が接続されている。また、第２のビット線対ＢＬ２及びＸＢＬ２には、第２のメモリセルアレイＭＣＡ２を構成する第２のメモリセルが接続されている。ここで、第１及び第２のスイッチＳＷ１及びＳＷ２はそれぞれＮチャネル型トランジスタ対から構成されている。また、センスアンプＳＡＭＰは、３個のＮチャネル型トランジスタと３個のＰチャネル型トランジスタとから構成されている。センスアンプＳＡＭＰの具体的な構成は第１の実施形態のセンスアンプＳＡＭＰと同様である（図１参照）。
【００３５】
本実施形態の特徴は、第１のビット線対ＢＬ１及びＸＢＬ１における第１のメモリセルアレイＭＣＡ１と第１のスイッチＳＷ１との間に第１のＰチャネル型アンプＰｃｈＡＭＰ１が接続されていると共に、第２のビット線対ＢＬ２及びＸＢＬ２における第２のメモリセルアレイＭＣＡ２と第２のスイッチＳＷ２との間に第２のＰチャネル型アンプＰｃｈＡＭＰ２が接続されていることである。第１及び第２のＰチャネル型アンプＰｃｈＡＭＰ１及びＰｃｈＡＭＰ２はそれぞれ３個のＰチャネル型トランジスタから構成されている。第１及び第２のＰチャネル型アンプＰｃｈＡＭＰ１及びＰｃｈＡＭＰ２の具体的な構成は第１の実施形態のＰチャネル型アンプＰｃｈＡＭＰ１と同様である（図１参照）。
【００３６】
尚、図２に示すように、センスアンプＳＡＭＰはセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって制御される。また、第１のスイッチＳＷ１を構成するＮチャネル型トランジスタ対（スイッチトランジスタ）はスイッチ制御信号ＳＳ１によって制御される。また、第２のスイッチＳＷ２を構成するＮチャネル型トランジスタ対（スイッチトランジスタ）はスイッチ制御信号ＳＳ２によって制御される。また、第１のＰチャネル型アンプＰｃｈＡＭＰ１はＰチャネル型アンプ制御信号ＳＡＰ１によって制御される。また、第２のＰチャネル型アンプＰｃｈＡＭＰ２はＰチャネル型アンプ制御信号ＳＡＰ２によって制御される。
【００３７】
また、図示は省略しているが、センスアンプＳＡＭＰはスイッチを介してデータ線と接続されており、本実施形態の半導体装置は、該データ線を介して外部とのデータの受け渡しが行なわれる回路構成を有している。
【００３８】
以下、本実施形態の半導体装置の動作の一例について簡単に説明する。まず、例えば第１のメモリセルアレイＭＣＡ１の第１のメモリセルから第１のビット線対ＢＬ１及びＸＢＬ１にデータが読み出される。このとき、第１のスイッチＳＷ１のスイッチ制御信号ＳＳ１はオン状態にある。また、強誘電体メモリの読み出し動作のように、ビット線容量値をある程度大きくして最適化を図る必要がある場合には、第２のスイッチＳＷ２のスイッチ制御信号ＳＳ２もオン状態にしておく。次に、センスアンプＳＡＭＰをセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって動作させる。その後、第１のＰチャネル型アンプＰｃｈＡＭＰ１をＰチャネル型アンプ制御信号ＳＡＰ１によって動作させる。これにより、第１のビット線対ＢＬ１及びＸＢＬ１の電位は電源電圧ＶＤＤ又は接地電圧ＶＳＳまで増幅されることになる。尚、第２のＰチャネル型アンプＰｃｈＡＭＰ２については、対応するメモリセル（第２のメモリセルアレイＭＣＡ２の第２のメモリセル）が選択されていないので、動作させる必要はない。同様に、第２のメモリセルアレイＭＣＡ２の第２のメモリセルが選択される場合には、第１のＰチャネル型アンプＰｃｈＡＭＰ１を動作させる必要はない。
【００３９】
以上に説明したように、本実施形態においては第１のビット線対ＢＬ１及びＸＢＬ１に第１のＰチャネル型アンプＰｃｈＡＭＰ１が接続されているため、第１のスイッチＳＷ１であるＮチャネル型トランジスタ対のゲート電圧として、昇圧電位を用いる必要はない。同様に、第２のビット線対ＢＬ２及びＸＢＬ２に第２のＰチャネル型アンプＰｃｈＡＭＰ２が接続されているため、第２のスイッチＳＷ２であるＮチャネル型トランジスタ対のゲート電圧として、昇圧電位を用いる必要はない。具体的には、本実施形態では前記のゲート電圧として電源電圧ＶＤＤを用いている。
【００４０】
第２の実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、本実施形態では、Ｐチャネル型アンプがそれぞれ接続された複数のビット線対が１つのセンスアンプに複数個のスイッチを介して接続されている。言い換えると、複数のビット線対（本実施形態では第１のビット線対ＢＬ１及びＸＢＬ１と第２のビット線対ＢＬ２及びＸＢＬ２）に対して１つのセンスアンプを使用する。このため、全体でのセンスアンプの数が少なくなるので、レイアウト面積を小さくできるという効果が得られる。
【００４１】
また、第２の実施形態によると、メモリセルからセンスアンプＳＡＭＰへのデータの読み出し時には、複数のスイッチ（本実施形態では第１及び第２のスイッチＳＷ１及びＳＷ２）をオン状態にするため、ビット線容量値を最適化することができる。また、データ線からセンスアンプＳＡＭＰへのデータの再書き込み時におけるビット線の電位の増幅については、選択されたメモリセルが接続されたビット線のみを、対応するＰチャネル型アンプを用いて増幅する。このため、ビット線容量の充放電電流を低減できるので、低消費電力動作が可能になる。
【００４２】
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置について図面を参照しながら説明する。
【００４３】
図３は、第３の実施形態に係る半導体装置の回路構成を示す図である。
【００４４】
尚、本実施形態は、前述の第１の実施形態の応用であって、第２の実施形態と同様に、Ｐチャネル型アンプがそれぞれ接続された複数個のビット線対が１つのセンスアンプに複数個のスイッチを介して接続された構成を有している。但し、本実施形態では、第２の実施形態のように２つのビット線対がセンスアンプに対してレイアウト的に左右対称に配置されているのではなく、２つのビット線対がセンスアンプの同じ側に配置されている。
【００４５】
図３に示すように、センスアンプＳＡＭＰ（左側）には、第１のスイッチＳＷ１を介して第１のビット線対ＢＬ１及びＸＢＬ１が接続されていると共に、第２のスイッチＳＷ２を介して第２のビット線対ＢＬ２及びＸＢＬ２が接続されている。また、第１のビット線対ＢＬ１及びＸＢＬ１並びに第２のビット線対ＢＬ２及びＸＢＬ２には、メモリセルアレイＭＣＡ１を構成するメモリセルが接続されている。ここで、第１及び第２のスイッチＳＷ１及びＳＷ２はそれぞれＮチャネル型トランジスタ対から構成されている。また、センスアンプＳＡＭＰは、３個のＮチャネル型トランジスタと３個のＰチャネル型トランジスタとから構成されている。センスアンプＳＡＭＰの具体的な構成は第１の実施形態のセンスアンプＳＡＭＰと同様である（図１参照）。
【００４６】
本実施形態の特徴は、第１のビット線対ＢＬ１及びＸＢＬ１に第１のＰチャネル型アンプＰｃｈＡＭＰ１が接続されていると共に、第２のビット線対ＢＬ２及びＸＢＬ２に第２のＰチャネル型アンプＰｃｈＡＭＰ２が接続されていることである。本実施形態では、例えば、第１のビット線対ＢＬ１及びＸＢＬ１におけるメモリセルアレイＭＣＡ１と第１のスイッチＳＷ１との間に第１のＰチャネル型アンプＰｃｈＡＭＰ１が接続されていると共に、第２のビット線対ＢＬ２及びＸＢＬ２におけるメモリセルアレイＭＣＡ１と第２のスイッチＳＷ２との間に第２のＰチャネル型アンプＰｃｈＡＭＰ２が接続されている。ここで、Ｐチャネル型アンプは、対応するビット線の端に配置されていてもよい。また、本実施形態では、例えば、第１及び第２のＰチャネル型アンプＰｃｈＡＭＰ１及びＰｃｈＡＭＰ２はそれぞれ３個のＰチャネル型トランジスタから構成されている。第１及び第２のＰチャネル型アンプＰｃｈＡＭＰ１及びＰｃｈＡＭＰ２の具体的な構成は第１の実施形態のＰチャネル型アンプＰｃｈＡＭＰ１と同様である（図１参照）。
【００４７】
尚、図３に示すように、センスアンプＳＡＭＰはセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって制御される。また、第１のスイッチＳＷ１を構成するＮチャネル型トランジスタ対（スイッチトランジスタ）はスイッチ制御信号ＳＳ１によって制御される。また、第２のスイッチＳＷ２を構成するＮチャネル型トランジスタ対（スイッチトランジスタ）はスイッチ制御信号ＳＳ２によって制御される。また、第１のＰチャネル型アンプＰｃｈＡＭＰ１はＰチャネル型アンプ制御信号ＳＡＰ１によって制御される。また、第２のＰチャネル型アンプＰｃｈＡＭＰ２はＰチャネル型アンプ制御信号ＳＡＰ２によって制御される。
【００４８】
また、図示は省略しているが、センスアンプＳＡＭＰはスイッチを介してデータ線と接続されており、本実施形態の半導体装置は、該データ線を介して外部とのデータの受け渡しが行なわれる回路構成を有している。
【００４９】
また、本実施形態では、図３に示すように、第１のビット線対ＢＬ１及びＸＢＬ１と、第２のビット線対ＢＬ２及びＸＢＬ２とは、互いに相手のビット線対のうちの１つのビット線を挟み込むように配置されている。また、各ビット線対のうちの１つのビット線同士が経路途中で交差している。
【００５０】
また、図面に詳細には記載していないが、本実施形態では、前記の２組のビット線対のうちのいずれか一方のビット線対に、メモリセルアレイＭＣＡ１のメモリセルのデータが読み出される。このようにすると、選択されたメモリセルが接続されているビット線に読み出されたデータが、該ビット線に隣接するビット線においても電位変動として伝送される。
【００５１】
以下、本実施形態の半導体装置の動作の一例について簡単に説明する。まず、メモリセルアレイＭＣＡ１のメモリセルから例えば第１のビット線対ＢＬ１及びＸＢＬ１にデータが読み出される。このとき、第１のスイッチＳＷ１のスイッチ制御信号ＳＳ１はオン状態にある。また、強誘電体メモリの読み出し動作のように、ビット線容量値をある程度大きくして最適化を図る必要がある場合には、第２のスイッチＳＷ２のスイッチ制御信号ＳＳ２もオン状態にしておく。次に、センスアンプＳＡＭＰをセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって動作させる。その後、第１のＰチャネル型アンプＰｃｈＡＭＰ１をＰチャネル型アンプ制御信号ＳＡＰ１によって動作させる。これにより、第１のビット線対ＢＬ１及びＸＢＬ１の電位は電源電圧ＶＤＤ又は接地電圧ＶＳＳまで増幅されることになる。尚、この場合、第２のＰチャネル型アンプＰｃｈＡＭＰ２については、動作させる必要はない。同様に、第２のビット線対ＢＬ２及びＸＢＬ２にデータが読み出される場合には、第１のＰチャネル型アンプＰｃｈＡＭＰ１を動作させる必要はない。
【００５２】
以上に説明したように、本実施形態においては第１のビット線対ＢＬ１及びＸＢＬ１に第１のＰチャネル型アンプＰｃｈＡＭＰ１が接続されているため、第１のスイッチＳＷ１であるＮチャネル型トランジスタ対のゲート電圧として、昇圧電位を用いる必要はない。同様に、第２のビット線対ＢＬ２及びＸＢＬ２に第２のＰチャネル型アンプＰｃｈＡＭＰ２が接続されているため、第２のスイッチＳＷ２であるＮチャネル型トランジスタ対のゲート電圧として、昇圧電位を用いる必要はない。具体的には、本実施形態では前記のゲート電圧として電源電圧ＶＤＤを用いている。
【００５３】
第３の実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、本実施形態では、Ｐチャネル型アンプがそれぞれ接続された複数のビット線対が１つのセンスアンプに複数個のスイッチを介して接続されている。言い換えると、複数のビット線対（本実施形態では第１のビット線対ＢＬ１及びＸＢＬ１と第２のビット線対ＢＬ２及びＸＢＬ２）に対して１つのセンスアンプを使用する。このため、全体でのセンスアンプの数が少なくなるので、レイアウト面積を小さくできるという効果が得られる。
【００５４】
ところで、第２の実施形態では、１つのビット線対の幅に合わせて１つのセンスアンプのレイアウトを行なう必要があるため、配線等の回路が複雑になって回路全体のレイアウト面積が大きくなってしまうという問題がある。それに対して、本実施形態では、２組のビット線対の幅に合わせて１つのセンスアンプのレイアウトを行なうことができるため、配線等のレイアウトを簡単に行なうことができると共に回路全体のレイアウト面積を小さくできる。
【００５５】
また、第３の実施形態によると、メモリセルからセンスアンプＳＡＭＰへのデータ読み出し時には、複数のスイッチ（本実施形態では第１及び第２のスイッチＳＷ１及びＳＷ２）をオン状態にするため、ビット線容量値を最適化することができる。また、データ線からセンスアンプＳＡＭＰへのデータの再書き込み時におけるビット線の電位の増幅については、選択されたメモリセルが接続されたビット線のみを、対応するＰチャネル型アンプを用いて増幅する。このため、ビット線容量の充放電電流を低減できるので、低消費電力動作が可能になる。
【００５６】
さらに、第３の実施形態によると、第１のビット線対ＢＬ１及びＸＢＬ１と、第２のビット線対ＢＬ２及びＸＢＬ２とは、互いに相手のビット線対のうちの１つのビット線を挟み込むように配置されている。このため、一のビット線に読み出されたデータが、該一のビット線に隣接する他のビット線においても電位変動として伝送されるので、該他のビット線に一のビット線と異なるデータが読み出される場合と比べて、各ビット線のノイズを低減することができる。
【００５７】
尚、第３の実施形態において、同じメモリセルアレイＭＣＡ１に第１のビット線対ＢＬ１及びＸＢＬ１並びに第２のビット線対ＢＬ２及びＸＢＬ２が接続されていた。しかし、各ビット線対が異なるメモリセルアレイに接続されていてもよい。すなわち、各ビット線対の配置は本実施形態の配置に限定されるものではない。
【００５８】
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置について図面を参照しながら説明する。
【００５９】
図４は、第４の実施形態に係る半導体装置の回路構成を示す図である。
【００６０】
尚、本実施形態は、前述の第１の実施形態の応用であって、Ｐチャネル型アンプがそれぞれ接続された複数個のビット線対が１つのセンスアンプに複数個のスイッチを介して直列に接続された構成を有している。具体的には、本実施形態では、直列に接続された複数のビット線対がセンスアンプに対してレイアウト的に左右対称にそれぞれ配置されている。
【００６１】
図４に示すように、センスアンプＳＡＭＰ（左側）には、第１のスイッチＳＷ１を介して第１のビット線対ＢＬ１及びＸＢＬ１が接続されている。また、第１のビット線対ＢＬ１及びＸＢＬ１には、第１のメモリセルアレイＭＣＡ１を構成する第１のメモリセルが接続されている。さらに、第１のビット線対ＢＬ１及びＸＢＬ１における第１のメモリセルアレイＭＣＡ１の側には、第２のスイッチＳＷ２を介して第２のビット線対ＢＬ２及びＸＢＬ２が接続されている。また、第２のビット線対ＢＬ２及びＸＢＬ２には、第２のメモリセルアレイＭＣＡ２を構成する第２のメモリセルが接続されている。
【００６２】
一方、センスアンプＳＡＭＰ（右側）には、第３のスイッチＳＷ３を介して第３のビット線対ＢＬ３及びＸＢＬ３が接続されている。また、第３のビット線対ＢＬ３及びＸＢＬ３には、第３のメモリセルアレイＭＣＡ３を構成する第３のメモリセルが接続されている。さらに、第３のビット線対ＢＬ３及びＸＢＬ３における第３のメモリセルアレイＭＣＡ３の側には、第４のスイッチＳＷ４を介して第４のビット線対ＢＬ４及びＸＢＬ４が接続されている。また、第４のビット線対ＢＬ４及びＸＢＬ４には、第４のメモリセルアレイＭＣＡ４を構成する第４のメモリセルが接続されている。
【００６３】
ここで、第１〜第４のスイッチＳＷ１〜ＳＷ４はそれぞれＮチャネル型トランジスタ対から構成されている（第２及び第４のスイッチＳＷ２及びＳＷ４については具体的な構成の図示を省略している）。また、センスアンプＳＡＭＰは、３個のＮチャネル型トランジスタと３個のＰチャネル型トランジスタとから構成されている。センスアンプＳＡＭＰの具体的な構成は第１の実施形態のセンスアンプＳＡＭＰと同様である（図１参照）。
【００６４】
また、本実施形態の一構成例においては、第１のビット線対ＢＬ１及びＸＢＬ１における第１のメモリセルアレイＭＣＡ１と第１のスイッチＳＷ１との間に第１のＰチャネル型アンプＰｃｈＡＭＰ１が接続されている。また、第２のビット線対ＢＬ２及びＸＢＬ２における第２のメモリセルアレイＭＣＡ２と第２のスイッチＳＷ２との間に第２のＰチャネル型アンプＰｃｈＡＭＰ２が接続されていることである。また、第３のビット線対ＢＬ３及びＸＢＬ３における第３のメモリセルアレイＭＣＡ３と第３のスイッチＳＷ３との間に第３のＰチャネル型アンプＰｃｈＡＭＰ３が接続されている。さらに、第４のビット線対ＢＬ４及びＸＢＬ４における第４のメモリセルアレイＭＣＡ４と第４のスイッチＳＷ４との間に第４のＰチャネル型アンプＰｃｈＡＭＰ４が接続されている。ここで、第１〜第４のＰチャネル型アンプＰｃｈＡＭＰ１〜ＰｃｈＡＭＰ４はそれぞれ３個のＰチャネル型トランジスタから構成されている。第１〜第４のＰチャネル型アンプＰｃｈＡＭＰ１〜ＰｃｈＡＭＰ４の具体的な構成は第１の実施形態のＰチャネル型アンプＰｃｈＡＭＰ１と同様である（図１参照）。
【００６５】
尚、図４に示すように、センスアンプＳＡＭＰはセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって制御される。また、第１〜第４のスイッチＳＷ１〜ＳＷ４を構成するＮチャネル型トランジスタ対（スイッチトランジスタ）はそれぞれスイッチ制御信号ＳＳ１〜ＳＳ４によって制御される。また、第１〜第４のＰチャネル型アンプＰｃｈＡＭＰ１〜ＰｃｈＡＭＰ４はそれぞれＰチャネル型アンプ制御信号ＳＡＰ１〜ＳＡＰ４によって制御される。
【００６６】
また、図示は省略しているが、センスアンプＳＡＭＰはスイッチを介してデータ線と接続されており、本実施形態の半導体装置は、該データ線を介して外部とのデータの受け渡しが行なわれる回路構成を有している。
【００６７】
以下、本実施形態の半導体装置の動作の一例について簡単に説明する。まず、例えば第４のメモリセルアレイＭＣＡ４の第４のメモリセルから第４のビット線対ＢＬ４及びＸＢＬ４にデータが読み出される。このとき、第４のスイッチＳＷ４のスイッチ制御信号ＳＳ４はオン状態にある。また、強誘電体メモリの読み出し動作のように、ビット線容量値をある程度大きくして最適化を図る必要がある場合には、第１〜第３のスイッチＳＷ１〜ＳＷ３のスイッチ制御信号ＳＳ１〜ＳＳ３もオン状態にしておく。次に、センスアンプＳＡＭＰをセンスアンプ制御信号ＳＡＰ０及びＳＡＮ０によって動作させる。その後、第４のＰチャネル型アンプＰｃｈＡＭＰ４をＰチャネル型アンプ制御信号ＳＡＰ４によって動作させる。これにより、第４のビット線対ＢＬ４及びＸＢＬ４の電位は電源電圧ＶＤＤ又は接地電圧ＶＳＳまで増幅されることになる。尚、第１〜第３のＰチャネル型アンプＰｃｈＡＭＰ１〜ＰｃｈＡＭＰ３については、対応するメモリセルが選択されていないので、動作させる必要はない。
【００６８】
以上に説明したように、本実施形態においては第４のビット線対ＢＬ４及びＸＢＬ４に第４のＰチャネル型アンプＰｃｈＡＭＰ４が接続されているため、第４のスイッチＳＷ４であるＮチャネル型トランジスタ対のゲート電圧として、昇圧電位を用いる必要はない。同様に、他のビット線対にもＰチャネル型アンプが接続されているため、対応するスイッチトランジスタのゲート電圧として、昇圧電位を用いる必要はない。具体的には、本実施形態では前記のゲート電圧として電源電圧ＶＤＤを用いている。
【００６９】
第４の実施形態によると、第１の実施形態と同様の効果に加えて、次のような効果が得られる。すなわち、本実施形態では、Ｐチャネル型アンプがそれぞれ接続された複数のビット線対が１つのセンスアンプに複数個のスイッチを介して直列に接続されている。言い換えると、複数のビット線対（本実施形態では、センスアンプＳＡＭＰの一方の側における第１のビット線対ＢＬ１及びＸＢＬ１並びに第２のビット線対ＢＬ２及びＸＢＬ２と、センスアンプＳＡＭＰの他方の側における第３のビット線対ＢＬ３及びＸＢＬ３並びに第４のビット線対ＢＬ４及びＸＢＬ４）に対して１つのセンスアンプを使用する。このため、全体でのセンスアンプの数が少なくなるので、レイアウト面積を小さくできるという効果が得られる。
【００７０】
また、第４の実施形態によると、メモリセルからセンスアンプＳＡＭＰへのデータの読み出し時には、複数のスイッチ（本実施形態では第１〜第４のスイッチＳＷ１〜ＳＷ４）をオン状態にするため、ビット線容量値を最適化することができる。また、データ線からセンスアンプＳＡＭＰへのデータの再書き込み時におけるビット線の電位の増幅については、選択されたメモリセルが接続されたビット線のみを、対応するＰチャネル型アンプを用いて増幅する。このため、ビット線容量の充放電電流を低減できるので、低消費電力動作が可能になる。
【００７１】
尚、第４の実施形態において、センスアンプＳＡＭＰの左右にそれぞれ、直列に接続された２組のビット線対を配置した。しかし、本実施形態は、これに限定されるものではなく、例えば、センスアンプＳＡＭＰの片側に、直列に接続された８組のビット線対を配置してもよい。
【００７２】
また、第１〜第４の実施形態において、各ビット線に隣接するようにシールド配線を配置してもよいし、又は動作しない別のビット線を配置してもよい。
【００７３】
また、本発明は、第１〜第４の実施形態に限定されるものではなく、例えば、各実施形態同士を組み合わせた構成も本発明に含まれることは言うまでもない。
【００７４】
【発明の効果】
本発明によると、スイッチトランジスタを介してセンスアンプに接続されたビット線にＰチャネル型アンプが設けられているため、スイッチトランジスタの抵抗の影響を抑制できるので、高速動作が可能となる。また、選択されたメモリセルのビット線に接続されたＰチャネル型アンプのみを動作させることにより該ビット線の電位を増幅させるため、ビット線容量の充放電電流を低減できるので、消費電流を低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体装置におけるメモリのアンプ構成を示す図である。
【図２】本発明の第２の実施形態に係る半導体装置におけるメモリのアンプ構成を示す図である。
【図３】本発明の第３の実施形態に係る半導体装置におけるメモリのアンプ構成を示す図である。
【図４】本発明の第４の実施形態に係る半導体装置におけるメモリのアンプ構成を示す図である。
【図５】従来の半導体装置におけるメモリのアンプ構成を示す図である。
【符号の説明】
ＳＡＭＰ                              センスアンプ
ＳＷ１〜ＳＷ４                        スイッチ
ＢＬ１〜ＢＬ４、ＸＢＬ１〜ＸＢＬ４    ビット線
ＭＣＡ１〜ＭＣＡ４                    メモリセルアレイ
ＰｃｈＡＭＰ１〜ＰｃｈＡＭＰ４            Ｐチャネル型アンプ
ＶＳＳ                                接地電圧
ＶＤＤ                                電源電圧
ＳＡＰ０、ＳＡＮ０                    センスアンプ制御信号
ＳＡＰ１〜ＳＡＰ４                    Ｐチャネル型アンプ制御信号
ＳＳ１〜ＳＳ４                        スイッチ制御信号
【図１】
2005004908.tif 000003
【図２】
2005004908.tif 000004
【図３】
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【図４】
2005004908.tif 000006
【図５】
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