(57)【要約】【課題】  ＢＧＡタイプの半導体集積回路および周辺回路部品を多層基板に片面実装しても、クロストークを小さく抑える。【解決手段】  半導体集積回路チップ２１１の裏面に配置された複数のＢＧＡバンプ２１２のうち、周辺回路部品２１９が直近に実装されることが必要なＢＧＡバンプ２１２（高周波信号ピンなど）を最外周に配してその直近に周辺回路部品を実装し、その１列内側のＢＧＡバンプ２１２を接地用端子とし、内層で広い接地配線パタン２１６に接続し、さらにその内側に周辺回路部品が直近に実装されなくても良いＢＧＡバンプ２１２（ロジック制御信号ピンなど）を配して表層からさらに深い内層の配線パタン２１８に接続することにより、信号配線パタン２１４と制御配線パタン２１８との間に接地パタン２１６が挟まれることになり、これらの配線パタン間のアイソレーションが確保されクロストークの原因となる信号リークを抑えられる。【選択図】  図２
2005191176.tif 000002
【特許請求の範囲】
【請求項１】
一表面に格子状に配置された複数のボールグリッドアレイ端子を有する半導体集積回路チップと、複数の周辺回路部品とを、一表面に形成され前記ボールグリッドアレイ端子および前記周辺回路部品の端子と接続される複数の表層配線パタンと複数層の内層配線パタンとを有する多層基板に実装した半導体装置であって、
前記半導体集積回路チップの格子状に配置された複数のボールグリッドアレイ端子は、格子状の最外周に配された少なくとも１つの第１の非接地ボールグリッドアレイ端子と、前記第１の非接地ボールグリッドアレイ端子よりも内側に配された少なくとも１つの第１の接地ボールグリッドアレイ端子と、前記第１の接地ボールグリッドアレイ端子よりも内側に配された少なくとも１つの第２の非接地ボールグリッドアレイ端子とを含み、
前記多層基板の複数層の内層配線パタンは、少なくとも１つの接地用内層配線パタンと、前記表層から前記接地用内層配線パタンよりも少なくとも１層下層に形成された少なくとも１つの非接地用内層配線パタンとを含み、
前記第１の非接地ボールグリッドアレイ端子と接続された第１の前記表層配線パタンを前記半導体集積回路チップの直近に配置された第１の前記周辺回路部品の端子と接続し、
前記第１の接地ボールグリッドアレイ端子と接続された第２の前記表層配線パタンを前記接地用内層配線パタンと第１のスルーホールを介して接続し、
前記第２の非接地ボールグリッドアレイ端子と接続された第３の前記表層配線パタンを前記非接地用内層配線パタンの一端と第２のスルーホールを介して接続し、
前記半導体集積回路チップの非直近に配置された第２の前記周辺回路部品の端子と接続された第４の前記表層配線パタンを前記非接地用内層配線パタンの他端と第３のスルーホールを介して接続したことを特徴とする半導体装置。
【請求項２】
前記半導体集積回路チップの格子状に配置された複数のボールグリッドアレイ端子は、格子状の最外周に配された少なくとも１つの第２の接地ボールグリッドアレイ端子を含み、
前記第２の接地ボールグリッドアレイ端子と接続された第５の前記表層配線パタンを前記接地用内層配線パタンと第４のスルーホールを介して接続したことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記接地ボールグリッドアレイ端子が２つ以上あり、
前記２つ以上の接地ボールグリッドアレイ端子が直線状に配置されたことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項４】
前記接地ボールグリッドアレイ端子が３つ以上あり、
前記３つ以上の接地ボールグリッドアレイ端子がＬ字状に配置されたことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項５】
前記接地ボールグリッドアレイ端子がコの字状に配置されたことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項６】
前記接地ボールグリッドアレイ端子がループ状に配置されたことを特徴とする請求項１または請求項２記載の半導体装置。
【請求項７】
全ての前記スルーホールが前記多層基板を貫通しないスルーホールであることを特徴とする請求項１から請求項６のいずれかに記載の半導体装置。
【請求項８】
全ての前記スルーホールが前記多層基板を貫通するスルーホールであることを特徴とする請求項１から請求項６のいずれかに記載の半導体装置。
【請求項９】
半導体集積回路と、高周波送受信回路と、制御処理部と、ディスプレイ部と、入力部と、記憶媒体部と、バッテリとを備えた電子機器であって、
請求項１から請求項８のいずれかに記載の半導体装置の半導体集積回路チップで前記半導体集積回路を構成し、前記半導体装置の第１の周辺回路部品で前記高周波送受信回路を構成し、前記半導体装置の第２の周辺回路部品で前記制御処理部を構成するようにして、前記半導体集積回路と前記高周波送受信回路と前記制御処理部とを前記半導体装置で構成し、
前記半導体装置の多層基板の裏面側に、前記ディスプレイ部と前記入力部と前記記憶媒体部と前記バッテリとのうち少なくとも１つを配置したことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、高周波用半導体集積回路等の高密度実装が可能な半導体装置及びそれを用いた電子機器に関するものである。
【背景技術】
【０００２】
携帯電話などの携帯電子機器は画像や映像などの表示をするために大画面のディスプレイを要したり、メモリカードなどを内蔵したりと機能の多様化が進み、それと同時に携帯電話では折畳み型の形状が主流となってきている。このような状況で、内部のプリント基板においては、より薄型の実装状態が求められるようになっており、しかもその片面は、大型のディスプレイやキーボードなどで他の部品を実装することが困難な状況になってきている。
【０００３】
一方で携帯電話に用いられる高周波用半導体集積回路に向けて、ＱＦＰタイプのパッケージでは小型化を進めるためにピン数を減らせるメリットを取り、パッケージの裏面に共通接地用のプレートを設けて接地をするような工夫がなされている。このＱＦＰタイプのパッケージを用いた構成を図１０に示す。図１０において１０７１はＱＦＰに封止された半導体集積回路チップ、１０７２はＱＦＰの端子、１０７３はＱＦＰの接地プレート、１０７４は実装多層基板、１０７５は表層接地パタン、１０７６は周辺回路部品、１０７７はスルーホールである。この図１０に示すように、ＱＦＰの半導体集積回路チップ１０７１は基板１０７４の表層のチップ搭載領域１０７１Ａに実装されるが、チップ１０７１の接地プレート１０７３にあたる部分の基板１０７４の表層に接地パタン１０７５を設ける必要があるため、信号配線は全てピンの外側から取り出すことが必要となり、部品実装のできない無効なスペースが必要となるため、実装面積が大きなものになるという欠点があった。
【０００４】
そこで、携帯電話に用いられる高周波用半導体集積回路では実装面積を小さくするためにパッケージを小型にする取組みの中で、ＱＦＰタイプのパッケージからボールグリッドアレイ（ＢＧＡ）タイプのチップサイズパッケージ（ＣＳＰ）が実用化されてきている。このようなパッケージでは図８に示すように実装基板の両面に外付け周辺部品を実装することで小型実装面積を実現できる。ここで、図８において８６１は半導体集積回路チップ、８６２が多層配線基板、８６３は表層に実装する周辺回路部品、８６４は裏層に実装する周辺回路部品である。このように裏層に周辺回路部品８６４を半導体集積回路８６１の実装面の裏側に実装することで、配線長も短く他配線と交差の少ない実装形態を得ることが可能となる。
【特許文献１】特開２００３−２０４１６３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら上記のＢＧＡタイプのＣＳＰにおいても、先に述べたように片面に他の部品を実装することが困難な状況になってきている。このため、例えば図９に示すように、裏面にキーボード９６６が配置されて、両面実装が許されない状況では、従来裏面に実装されていた部品９６５（図８の８６４に相当）を一度表層に内層配線やスルーホール等を用いて引き上げた配線に実装する必要があり、結果として信号配線が錯綜することによりクロストーク等の不具合を生じるという問題があった。
【０００６】
本発明の目的は、ＢＧＡタイプの半導体集積回路および周辺回路部品を多層基板に片面実装しても、クロストークを小さく抑えることができる半導体装置及びそれを用いた電子機器を提供することである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置は、一表面に格子状に配置された複数のボールグリッドアレイ端子を有する半導体集積回路チップと、複数の周辺回路部品とを、一表面に形成されボールグリッドアレイ端子および周辺回路部品の端子と接続される複数の表層配線パタンと複数層の内層配線パタンとを有する多層基板に実装した半導体装置であって、半導体集積回路チップの格子状に配置された複数のボールグリッドアレイ端子は、格子状の最外周に配された少なくとも１つの第１の非接地ボールグリッドアレイ端子と、第１の非接地ボールグリッドアレイ端子よりも内側に配された少なくとも１つの第１の接地ボールグリッドアレイ端子と、第１の接地ボールグリッドアレイ端子よりも内側に配された少なくとも１つの第２の非接地ボールグリッドアレイ端子とを含み、多層基板の複数層の内層配線パタンは、少なくとも１つの接地用内層配線パタンと、表層から接地用内層配線パタンよりも少なくとも１層下層に形成された少なくとも１つの非接地用内層配線パタンとを含み、第１の非接地ボールグリッドアレイ端子と接続された第１の表層配線パタンを半導体集積回路チップの直近に配置された第１の周辺回路部品の端子と接続し、第１の接地ボールグリッドアレイ端子と接続された第２の表層配線パタンを接地用内層配線パタンと第１のスルーホールを介して接続し、第２の非接地ボールグリッドアレイ端子と接続された第３の表層配線パタンを非接地用内層配線パタンの一端と第２のスルーホールを介して接続し、半導体集積回路チップの非直近に配置された第２の周辺回路部品の端子と接続された第４の表層配線パタンを非接地用内層配線パタンの他端と第３のスルーホールを介して接続したことを特徴とする。
【０００８】
本発明において、半導体集積回路チップの格子状に配置された複数のボールグリッドアレイ端子は、格子状の最外周に配された少なくとも１つの第２の接地ボールグリッドアレイ端子を含み、第２の接地ボールグリッドアレイ端子と接続された第５の表層配線パタンを接地用内層配線パタンと第４のスルーホールを介して接続してもよい。
【０００９】
本発明において、接地ボールグリッドアレイ端子が２つ以上あり、２つ以上の接地ボールグリッドアレイ端子が直線状に配置されてもよい。
【００１０】
本発明において、接地ボールグリッドアレイ端子が３つ以上あり、３つ以上の接地ボールグリッドアレイ端子がＬ字状に配置されてもよい。
【００１１】
本発明において、接地ボールグリッドアレイ端子がコの字状に配置されてもよい。
【００１２】
本発明において、接地ボールグリッドアレイ端子がループ状に配置されてもよい。
【００１３】
本発明において、全てのスルーホールが多層基板を貫通しないスルーホールであってもよい。
【００１４】
本発明において、全てのスルーホールが多層基板を貫通するスルーホールであってもよい。
【００１５】
また、本発明の電子機器は、半導体集積回路と、高周波送受信回路と、制御処理部と、ディスプレイ部と、入力部と、記憶媒体部と、バッテリとを備えた電子機器であって、請求項１から請求項８のいずれかに記載の半導体装置の半導体集積回路チップで半導体集積回路を構成し、半導体装置の第１の周辺回路部品で高周波送受信回路を構成し、半導体装置の第２の周辺回路部品で制御処理部を構成するようにして、半導体集積回路と高周波送受信回路と制御処理部とを半導体装置で構成し、半導体装置の多層基板の裏面側に、ディスプレイ部と入力部と記憶媒体部とバッテリとのうち少なくとも１つを配置したことを特徴とする。
【発明の効果】
【００１６】
本発明の半導体装置によれば、周辺回路部品が直近に実装されることが必要なＢＧＡ端子を最外周に配して多層基板の表層配線パタンにより直近の周辺回路部品と接続し、その内側のＢＧＡ端子を接地用端子とし、多層基板の接地用内層配線パタンに接続し、さらにその内側に周辺回路部品が直近に実装されなくても良いＢＧＡ端子を配して表層からさらに深い内層の非接地用内層配線パタンに接続することにより、表層配線パタンと制御配線等の非接地用内層配線パタンとの間に接地用内層配線パタンが挟まれることになり、これらの配線パタン間のアイソレーションが確保されクロストークの原因となる信号リークを抑えられる。したがって、ＢＧＡタイプのＣＳＰで片面実装基板に対しても高密度実装を実現し、クロストークを小さく抑えることができる。
【００１７】
また、この半導体装置を用いて構成した電子機器においても、同様の効果がある。
【発明を実施するための最良の形態】
【００１８】
以下に本発明の実施形態を図面を用いて説明する。
【００１９】
（第１の実施形態）
まず、図１、図２、図３を用いて本発明の第１の実施形態を説明する。図１は、本発明の第１の実施形態の半導体装置の上面図である。図1において１０１はＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ、１０２は多層の実装基板、１０３は周辺回路部品、１０４はスルーホール、１０５は表層に形成された接地パタン、１０６は表層に形成された接地以外の配線パタンである。また、図２は本発明の第１の実施形態の半導体装置の断面図である。図２において２１１はＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ（図１の１０１）、２１２はＢＧＡバンプ、２１３は多層の実装基板（図１の１０２）、２１４は表面の配線パタン（図１の１０６）、２１５は接地用非貫通スルーホール、２１６は内層の接地配線パタン、２１７は信号配線用非貫通スルーホール、２１８は内層の信号配線パタン、２１９は周辺回路部品（図１の１０３）である。また、図３は本発明の第１の実施形態の半導体装置の分解斜視図である。図３において３３１はＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ（図１の１０１）、３３２は多層の実装基板の表面の配線と第１の誘電体層、３３３は多層の実装基板の第１の内層の配線と第２の誘電体層、３３４は多層の実装基板の第２の内層の配線と第３の誘電体層、３３５は最外周信号用端子パタン、３３６は接地用端子パタン、３３７は制御信号用端子パタン、３３８は３３６の接地用端子パタンと非貫通スルーホールで接続された内層接地パタン、３３９は３３７の制御信号用端子パタンと非貫通スルーホールで接続された内層パタン、３４０は内層の制御信号パタン（図２の２１８）、３４１は周辺回路部品（図１の１０３）である。図３の３３３（多層の実装基板の第１の内層の配線と第２の誘電体層）の表面の中央部分を除いた斜線部分３３３Ａは、図２の接地配線パタン２１６であり、円形の内層接地パタン３３８は斜線部分３３３Ａの一部の領域である。接地用端子パタン３３６は、表層に形成された接地パタン１０５であり、例えばＢＧＡバンプ２１２が接続される領域に形成されたパタン、あるいは例えば接地用のスルーホールをＩＣの真下に配置できない場合などバンプ２１２の接続される領域からさらに引き出された配線パタンとなる場合もある。また、最外周信号用端子パタン３３５は、表層に形成された配線パタン１０６（図２の２１４）である。
【００２０】
なお、非貫通スルーホールとは、各誘電体層を貫通するスルーホールのうち、多層の実装基板の全ての層を貫通するか否かでみた場合に貫通しないものを指す。多層の実装基板の全ての層を貫通するものを貫通スルーホールという（第２の実施形態）。例えば図２に示されている各誘電体層を貫通するスルーホール（２１５、２１７等）は全て非貫通スルーホールである。また、図１、図２、図３では、周辺回路部品の個数および配置や、多層の実装基板の表面の配線及び端子パタンや内層の配線、等が、それぞれの図で完全に対応して示されているものではない。図１〜図３は、以下で説明する本実施形態の基本的な構成が判る程度に簡略化して示したものである。
【００２１】
本実施形態では、半導体集積回路チップ２１１の裏面に格子状に配置された複数のＢＧＡバンプ２１２のうち、周辺回路部品２１９が直近に実装されることが必要なＢＧＡバンプ２１２（高周波信号ピン、電源ピンなど）を最外周に配して、ＢＧＡバンプ２１２の直近に周辺回路部品（高周波整合回路、バイパスコンデンサなど）を実装し特性劣化を防ぎ、その１列内側の列のＢＧＡバンプ２１２を接地用端子とし、多層の実装基板２１３の内層で広い接地配線パタン２１６に非貫通スルーホール２１５を介して接続して、さらにその内側に周辺回路部品が直近に実装されなくても良いＢＧＡバンプ２１２（ロジック制御信号ピンなど）を配して表層からさらに深い内層の配線パタン２１８（３４０）に非貫通スルーホール２１７を介して接続することにより、信号配線パタン２１４と制御配線パタン２１８との間に接地パタン２１６が挟まれることになり、これらの配線パタン間のアイソレーションが確保されクロストークの原因となる信号リークを抑えることが可能となり、クロストークを小さく抑えることができる。
【００２２】
なお、図２では示されていないが、制御配線パタン２１８（３４０）は、その上に形成された非貫通スルーホールおよび表層配線パタンを介して、ＢＧＡバンプ２１２の直近に実装されなくても良い周辺回路部品と接続される。このＢＧＡバンプ２１２の直近に実装されなくても良い周辺回路部品が、図８では多層配線基板の裏面側に実装されていた周辺回路部品８６４に相当する。また、内層接地配線パタン２１６（３３３Ａ）は、図３の３３３Ａで示されるように、接地用の端子や配線パタン以外の端子や配線パタン（制御配線パタン２１８、３３７等）と電気的に接続されないようにそれらと接続される非貫通スルーホールを避けて形成され、それらの非貫通スルーホールとその近傍以外は第２の誘電体層（３３３の一部）の表面のほぼ全面に形成されている。
【００２３】
（第２の実施形態）
次に図４、図５を用いて本発明の第２の実施形態を説明する。図４は本発明の第２の実施形態の半導体装置の分解斜視図である。図４において図３と同じものは符号の下２桁を同じに統一して説明を省略する。４４２は４３６の接地用端子パタンと４３８の第１の内層接地パタンとを貫通スルーホールで接続された第２の内層接地パタンである。図５は本発明の第２の実施形態の半導体装置の断面図である。図５において図２と同じものは符号の下２桁を同じに統一して説明を省略する。５２０は接地用貫通スルーホール、５２１は信号配線用貫通スルーホールである。本発明の第２の実施形態の半導体装置の上面図は図１と同様である。
【００２４】
この第２の実施形態において、第１の実施形態との差異は多層基板内の非貫通スルーホールが貫通スルーホールに変わった点のみである。この場合でも図４に示すように第２の内層接地パタン４４２をかわすように内層の信号パタン４４０を配線することで第１の実施形態と同様の効果を得ることが可能である。
【００２５】
なお、第１および第２の実施形態では、表層接地用パタン１０５はループ形状としたが、必要な高周波信号ピンや電源ピンの数や配置に応じて、ロジック制御ピンとの間で図６（図６において図１と同じものは符号の下２桁を同じに統一して説明を省略する。）に示すように、コの字型や、二の字型や、Ｌ字型やあるいは直線型になったとしても、同様の効果を得られることは明らかである。
【００２６】
また、周辺回路部品が必要な端子（ＢＧＡバンプ）でも直近に周辺回路部品を実装する必要が無い場合は最外周端子でなくても、内側の制御端子ピンに配しても同様の効果を得ることが可能である。
【００２７】
さらに、接地端子は最外周より１つ内側の列としたが、必要であれば最外周にも配してもよく、さらに内側のピンにも配するなど、本発明の基本的な考え方から外れない範囲で変更しても、同様の効果を得ることが可能であるのは明らかである。
【００２８】
（第３の実施形態）
次に図７を用いて本発明の第３の実施形態を説明する。図７は本発明の第３の実施形態の電子機器の一例である携帯通信機器のブロック図である。図７において７５１は半導体集積回路、７５２はアンテナ、７５３はアンテナ共用器、７５４は受信増幅器、７５５は受信フィルタ、７５６は送信フィルタ、７５７は送信増幅器、７５８は制御処理部である。半導体集積回路７５１は、受信フィルタ７５５から信号を入力し、送信フィルタ７５６へ信号を出力し、また制御処理部７５８と信号の授受を行う。また、制御処理部７５８は入力部から信号を入力し、ディスプレイ部へ信号を出力し、半導体集積回路７５１とデータのやり取りを行う。
【００２９】
半導体集積回路７５１は制御処理部７５８との間をつなぐロジック制御信号端子を有し、送受信の信号端子や電源端子など端子直近に周辺回路部品を必要とする端子を有する。また、実装する多層基板の裏面側にはディスプレイ部やキーボードなどの入力部や、記憶媒体部であるメモリカード、バッテリなどが配置されるために部品の実装するスペースが無い。そこで、半導体集積回路７５１を半導体集積回路チップとして第１、第２の実施形態で述べたような構成で実装し、高周波送受信回路を構成するアンテナ共用器７５３、受信増幅器７５４、受信フィルタ７５５、送信フィルタ７５６、送信増幅器７５７を、半導体集積回路チップのＢＧＡバンプの直近に実装される周辺回路部品として多層基板の同じ面に実装することで高密度な携帯通信機器の無線ブロックが実現可能であり、さらにロジック配線への高周波信号のリークを抑えられるので、クロストークなどの誤動作も防ぐことが可能となる。制御処理部７５８は、半導体集積回路チップのＢＧＡバンプの直近に実装される必要のない周辺回路部品として、半導体集積回路チップと同じ多層基板の実装面に実装される。
【００３０】
なお、本実施形態では半導体集積回路７５１として挙げた例は一例であり、信号端子、電源端子などの端子直近に周辺回路部品を必要とする端子とロジック制御信号端子が共存するＢＧＡタイプのものであれば同じ構成を用いれば同じ効果を得られることは明らかである。
【産業上の利用可能性】
【００３１】
本発明は、クロストークを小さく抑えることができ、ＢＧＡタイプの半導体集積回路および周辺回路部品を多層基板に片面実装した半導体装置等に有用である。
【図面の簡単な説明】
【００３２】
【図１】本発明の第１の実施形態の半導体装置の上面図
【図２】本発明の第１の実施形態の半導体装置の断面図
【図３】本発明の第１の実施形態の半導体装置の分解斜視図
【図４】本発明の第２の実施形態の半導体装置の分解斜視図
【図５】本発明の第２の実施形態の半導体装置の断面図
【図６】本発明の第１、第２の実施形態の半導体装置の他の例の上面図
【図７】本発明の第３の実施形態の電子機器のブロック図
【図８】従来のＢＧＡタイプの両面実装の半導体装置を示す斜視図
【図９】従来のＢＧＡタイプの片面実装の半導体装置を示す斜視図
【図１０】従来のＱＦＰタイプの半導体装置を示す平面図
【符号の説明】
【００３３】
１０１    ＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ
１０２    多層の実装基板
１０３    周辺回路部品
１０４    スルーホール
１０５    表層に形成された接地パタン
１０６    表層に形成された配線パタン
２１１    ＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ
２１２    ＢＧＡバンプ
２１３    多層の実装基板
２１４    表面の配線パタン
２１５    接地用非貫通スルーホール
２１６    内層の接地配線パタン
２１７    信号配線用非貫通スルーホール
２１８    内層の信号配線パタン
２１９    周辺回路部品
３３１    ＢＧＡタイプのＣＳＰ形態に加工された半導体集積回路チップ
３３２    多層の実装基板の表面の配線と第１の誘電体層
３３３    多層の実装基板の第１の内層の配線と第２の誘電体層
３３４    多層の実装基板の第２の内層の配線と第３の誘電体層
３３５    最外周信号用端子パタン
３３６    接地用端子パタン
３３７    制御信号用端子パタン
３３８    ３３６の接地用端子パタンと非貫通スルーホールで接続された内層接地パタン
３３９    ３３７の制御信号用端子パタンと非貫通スルーホールで接続された内層パタン
３４０    内層の制御信号パタン
３４１    周辺回路部品
４４２    ４３６の接地用端子パタンと４３８の第１の内層接地パタンとを貫通スルーホールで接続された第２の内層接地パタン
５２０    接地用貫通スルーホール
５２１    信号配線用貫通スルーホール
７５１    半導体集積回路
７５２    アンテナ
７５３    アンテナ共用器
７５４    受信増幅器
７５５    受信フィルタ
７５６    送信フィルタ
７５７    送信増幅器
７５８    制御処理部
８６１    半導体集積回路チップ
８６２    多層配線基板
８６３    表層に実装する周辺回路部品
８６４    裏層に実装する周辺回路部品
９６５    従来裏面に実装されていた周辺回路部品
９６６    キーボード
１０７１  ＱＦＰに封止された半導体集積回路チップ
１０７２  ＱＦＰの端子
１０７３  ＱＦＰの接地プレート
１０７４  実装多層基板
１０７５  表層接地パタン
１０７６  周辺回路部品
１０７７  スルーホール
【図１】
2005191176.tif 000003
【図２】
2005191176.tif 000004
【図３】
2005191176.tif 000005
【図４】
2005191176.tif 000006
【図５】
2005191176.tif 000007
【図６】
2005191176.tif 000008
【図７】
2005191176.tif 000009
【図８】
2005191176.tif 000010
【図９】
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【図１０】
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