(57)【要約】【課題】工程数を増加させることなく空きスペースを有効に利用して、同時スイッチングノイズなどに起因する誤動作を防止するための容量を形成することができる半導体装置の提供。【解決手段】出力バッファ回路の出力経路に接続されるパッド４下層のパッド４に対向する位置に、半導体装置を構成する配線や導電材、拡散層を用いて所定の大きさ、形状の電極部５を形成し、各層の電極部５に、ＶＤＤ又はＧＮＤとＤＯＵＴとを順に接続して、ＶＤＤとＤＯＵＴとの間、又はＧＮＤとＤＯＵＴとの間の少なくとも一方に所定の容量を形成する。これにより、工程を増やすことなく、容量形成のためのスペースを確保することなく所望の容量を簡単に形成することができ、電流の急峻な立ち上がり／立ち下がりを緩やかにして同時スイッチングノイズなどによる電位の変動を抑制し、誤動作を防止することができる。【選択図】図１
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【特許請求の範囲】
【請求項１】
出力バッファ回路を備える半導体装置において、
前記出力バッファ回路の出力経路に接続される出力用パッドの下層の、該出力用パッドに対向する位置に、半導体装置を構成する配線を用いて形成された１又は複数層の電極部を備え、
少なくとも１つの層の前記電極部に、電源電位経路又は接地電位経路が接続され、
前記出力経路と前記電源電位経路又は前記接地電位経路との間に容量が形成されることを特徴とする半導体装置。
【請求項２】
出力バッファ回路を備える半導体装置において、
前記出力バッファ回路の出力経路に接続される出力用パッドの下層の、該出力用パッドに対向する位置に、半導体装置を構成する配線を用いて形成された複数層の電極部を備え、
前記複数層の電極部の各々に、少なくとも、上層側から、電源電位経路又は接地電位経路の一方と、前記出力経路と、前記電源電位経路又は前記接地電位経路の他方と、が順次接続され、
前記出力経路と前記電源電位経路、及び、前記出力経路と前記接地電位経路との間に容量が形成されることを特徴とする半導体装置。
【請求項３】
前記出力用パッドが複数並設され、複数の前記出力用パッドの両側に前記電源電位経路に接続される電源電位用パッドと前記接地電位経路に接続される接地電位用パッドとが配設され、
前記電源電位経路又は前記接地電位経路の少なくとも一方に接続される前記電極部は、少なくとも前記複数の出力用パッドの下層に連続して形成され、コンタクトプラグを介して前記電源電位用パッド又は前記接地電位用パッドに接続されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
出力バッファ回路を備える半導体装置において、
前記出力バッファ回路の出力経路に接続される出力用パッドの下層の、該出力用パッドに対向する位置に、半導体装置を構成する導電材又は拡散層の少なくとも一方を用いて形成された１又は複数の電極部を備え、
少なくとも１つの前記電極部に、電源電位経路又は接地電位経路が接続され、
前記出力経路と前記電源電位経路又は前記接地電位経路との間に容量が形成されることを特徴とする半導体装置。
【請求項５】
出力バッファ回路を備える半導体装置において、
前記出力バッファ回路の出力経路に接続される出力用パッドの下層の、該出力用パッドに対向する位置に、半導体装置を構成する配線を用いて形成された電極部を備え、
前記電極部は、絶縁膜を介して対向する２つの領域に分割され、各々の前記領域に、電源電位経路又は接地電位経路の一方と、前記出力経路とが接続され、
前記出力経路と前記電源電位経路又は前記接地電位経路との間に容量が形成されることを特徴とする半導体装置。
【請求項６】
前記出力バッファ回路は、一対のｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを含み、前記ｐチャネルＭＯＳトランジスタ又は前記ｎチャネルＭＯＳトランジスタのソース／ドレイン間に前記容量が形成されることを特徴とする請求項１乃至５のいずれか一に記載の半導体装置。
【請求項７】
前記容量は、略０．５ｐＦ乃至２．０ｐＦの範囲であることを特徴とする請求項１乃至６のいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、Ｉ／Ｏバッファ回路を備える半導体装置のパッド領域近傍の構造に関する。
【背景技術】
【０００２】
マイクロコンピュータ（以下、マイコンと略す。）では入力バッファ回路や出力バッファ回路（以下、これらを総称してＩ／Ｏバッファ回路と呼ぶ。）が多数設けられており、Ｉ／Ｏバッファ回路の増加に伴ってＩ／Ｏバッファ回路の入出力経路に接続されるパッド（以下、Ｉ／Ｏ用パッドと呼ぶ。）の数が多くなる。一方、半導体装置の周縁部のパッド領域に形成可能なパッドの数は限られているため、Ｉ／Ｏ用パッドの数が増えると、電源電位（以下、ＶＤＤと称す。）経路に接続されるパッド（以下、ＶＤＤ用パッド）や接地電位経路に接続されるパッド（以下、ＧＮＤ用パッド）の数を減らす必要があり、その結果、マイコンでは汎用ＩＣやメモリに比べて、ＶＤＤ／ＧＮＤ用パッド数に対するＩ／Ｏ用パッド数が増加してしまう。
【０００３】
また、半導体装置はＰＣＩバス等の高速なデータバスを介してデータの転送が行われており、メモリのインターフェースなどに用いられるＩ／Ｏバッファ回路にも高速にデータバスを駆動することが求められる。そのため、入出力波形の立ち上がりや立ち下がりが急峻になり、リンギングノイズやアンダーシュート、オーバーシュートといった問題が生じる。
【０００４】
特に、マイコンでは上述したようにＶＤＤ／ＧＮＤ用パッド数に対するＩ／Ｏ用パッド数が多いために、一対のＶＤＤ経路とＧＮＤ経路に接続されるＩ／Ｏバッファ回路の数が多くなり、同時スイッチングノイズと呼ばれるノイズが発生する。この同時スイッチングノイズは、図１２に示すように、一対のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとを含むＩ／Ｏバッファ回路７が一対のＶＤＤ／ＧＮＤ経路に多数並列に接続される回路において、多数のＩ／Ｏバッファ回路７に、同時にＲｉｓｅまたはＦａｌｌのスイッチングを行うことにより一時的に大きな電流（全Ｉ／Ｏバッファ回路７のオン電流の総和）が流れ、リードフレーム、ボンディングワイヤーを含むパッケージ６のインダクタンス（図中のＬ）によって逆起電力が発生し、それにより電源ドロップやＧＮＤバウンズなどの電位の変動を引き起こす現象であり、この同時スイッチングノイズにより、静止ｈｉｇｈ出力又は静止ｌｏｗ出力が揺れてしまい、その結果、入力バッファ回路では入力レベルを誤認識するなどの問題が生じる。
【０００５】
上記問題を解決する方法として、Ｉ／Ｏバッファ回路７の入出力経路とＶＤＤ経路やＧＮＤ経路との間の所定の容量を形成し、立ち上がりや立ち下がりの電流変化を緩やかにする方法がある。例えば、下記特許文献１には、高速半導体メモリなどの半導体集積回路において、入力レベルのマージン低下を防ぎ、データ出力ノイズに伴うチップ内回路の誤動作を防止するために、データ出力バッファ回路の負荷駆動トランジスタのソースに独立に接地電位を供給する接地電位供給経路を設け、この接地電位供給経路を入力信号の入力経路と容量結合させ、入力経路を抵抗を介して入力パッドに接続する構造が開示されている。
【０００６】
【特許文献１】特開平１−１１３９９３号公報（第２−３頁、第１図）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
このように入力経路と接地電位供給経路との間に容量を形成することによりオーバーシュートやアンダーシュートを改善することができるが、上記特許文献１記載の構造では、Ｉ／Ｏバッファ回路７内やその近傍の回路形成領域（すなわち、パッド領域の内側）に上記容量を形成しなければならないために工程が増加すると共に、容量を形成するためのスペースを回路形成領域に確保しなければならず、低価格化及び微細化が求められている半導体装置においては大きな問題となる。特に、Ｉ／Ｏバッファ回路７が多数形成される半導体装置では上記問題が顕著になる。
【０００８】
本発明は、上記問題点に鑑みてなされたものであって、その主たる目的は、工程数を増加させることなく空きスペースを有効に利用して、同時スイッチングノイズなどに起因する誤動作を防止するための容量を形成することができる半導体装置を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の半導体装置は、出力バッファ回路を備える半導体装置において、前記出力バッファ回路の出力経路に接続される出力用パッドの下層の、該出力用パッドに対向する位置に、半導体装置を構成する配線を用いて形成された１又は複数層の電極部を備え、少なくとも１つの層の前記電極部に、電源電位経路又は接地電位経路が接続され、前記出力経路と前記電源電位経路又は前記接地電位経路との間に容量が形成されるものである。
【００１０】
また、本発明の半導体装置は、出力バッファ回路を備える半導体装置において、前記出力バッファ回路の出力経路に接続される出力用パッド下層の、該出力用パッドに対向する位置に、半導体装置を構成する配線を用いて形成された複数層の電極部を備え、前記複数層の電極部の各々に、少なくとも、上層側から、電源電位経路又は接地電位経路の一方と、前記出力経路と、前記電源電位経路又は前記接地電位経路の他方と、が順次接続され、前記出力経路と前記電源電位経路、及び、前記出力経路と前記接地電位経路との間に容量が形成されるものである。
【００１１】
本発明においては、前記出力用パッドが複数並設され、複数の前記出力用パッドの両側に前記電源電位経路に接続される電源電位用パッドと前記接地電位経路に接続される接地電位用パッドとが配設され、前記電源電位経路又は前記接地電位経路の少なくとも一方に接続される前記電極部は、少なくとも前記複数の出力用パッドの下層に連続して形成され、コンタクトプラグを介して前記電源電位用パッド又は前記接地電位用パッドに接続される構成とすることができる。
【００１２】
また、本発明の半導体装置は、出力バッファ回路を備える半導体装置において、前記出力バッファ回路の出力経路に接続される出力用パッドの下層の、該出力用パッドに対向する位置に、半導体装置を構成する導電材又は拡散層の少なくとも一方を用いて形成された１又は複数の電極部を備え、少なくとも１つの前記電極部に、電源電位経路又は接地電位経路が接続され、前記出力経路と前記電源電位経路又は前記接地電位経路との間に容量が形成されるものである。
【００１３】
また、本発明の半導体装置は、出力バッファ回路を備える半導体装置において、前記出力バッファ回路の出力経路に接続される出力用パッド下層の、該出力用パッドに対向する位置に、半導体装置を構成する配線を用いて形成された電極部を備え、前記電極部は、絶縁膜を介して対向する２つの領域に分割され、各々の前記領域に、電源電位経路又は接地電位経路の一方と、前記出力経路とが接続され、前記出力経路と前記電源電位経路又は前記接地電位経路との間に容量が形成されるものである。
【００１４】
本発明においては、前記出力バッファ回路は、一対のｐチャネルＭＯＳトランジスタ及びｎチャネルＭＯＳトランジスタを含み、前記ｐチャネルＭＯＳトランジスタ又は前記ｎチャネルＭＯＳトランジスタのソース／ドレイン間に前記容量が形成される構成とすることができる。
【００１５】
また、本発明においては、前記容量は、略０．５ｐＦ乃至２．０ｐＦの範囲であることが好ましい。
【００１６】
このように、本発明では、出力バッファ回路の出力経路と、電源電位（ＶＤＤ）経路又は接地電位経路の少なくとも一方との間の設ける容量を、パッド領域内側の回路形成領域に設けるのではなく、パッド領域のパッド下層のスペースを有効に利用し、半導体装置を構成する配線や導電材、拡散層を用いて形成しているため、工程数を増加させることなく、また、容量形成のためのスペースを別途設けることなく、所望の容量を簡単に形成することができ、これにより、多数のＩ／Ｏバッファ回路が接続される場合であっても、同時スイッチングノイズなどに起因する電位の変動を抑制し、誤動作を防止することができる。
【発明の効果】
【００１７】
本発明の半導体装置によれば、工程数を増加させることなく、また、容量形成のためのスペースを別途設けることなく、所望の容量を形成することができる。
【００１８】
その理由は、出力バッファ回路の出力経路に接続されるパッド下層の、該パッドに対向する位置に、半導体装置を構成する配線や導電材、拡散層を用いて電極部を形成し、該電極部にＶＤＤ経路又はＧＮＤ経路と入出力経路とを順次接続して、パッド及び電極部間又は対向する電極部間に容量を形成しているからである。これにより、マイコンのように多数のＩ／Ｏバッファ回路が一対のＶＤＤ経路及びＧＮＤ経路に接続される場合であっても、同時スイッチングノイズなどに起因する電位の変動を抑制し、誤動作を防止することができる。
【発明を実施するための最良の形態】
【００１９】
従来技術で示したように、半導体装置に形成されるＩ／Ｏバッファ回路が増加すると、ＶＤＤ／ＧＮＤ用パッド数に対するＩ／Ｏ用パッド数が多くなり、その結果、一対のＶＤＤ経路及びＧＮＤ経路に接続されるＩ／Ｏバッファ回路の数量が増加し、多数のＩ／Ｏバッファ回路が同時にスイッチングされた場合には一時的に大きな電流が流れ、パッケージのインダクタンスなどによって逆起電力が発生し、電源ドロップやＧＮＤバウンズなどの電圧の変動が生じ、誤動作の原因となる。この問題を解決するためには、Ｉ／Ｏバッファ回路の入出力経路とＶＤＤ経路又はＧＮＤ経路との間に所定の容量を付加して急激な電流変化を緩和する方法があるが、この容量を半導体装置のパッド領域内側の回路形成領域に形成すると、工程数が増加したり、容量を形成するためのスペースを設けなければならないなどの問題が生じる。
【００２０】
一方、半導体装置の周囲には、ＶＤＤ用パッドやＧＮＤ用パッド、Ｉ／Ｏ用パッドなどが配列されており、その下層は有効に利用されていない。また、各々のパッドは数ｍｍ角程度の大きさであり、その下層に大きな領域を確保することができるため、大きな容量を形成することも可能である。
【００２１】
そこで、本発明では、出力バッファ回路の出力経路に接続されるパッド下層の領域を有効に利用し、半導体装置の任意の層に、各々の層の配線や導電材、拡散層を用いて所定の大きさ、形状の電極部を形成し、各層の電極部に、ＶＤＤ経路又はＧＮＤ経路と出力バッファ回路の出力経路（ＤＯＵＴ）とを順に接続して、ＶＤＤとＤＯＵＴとの間、又はＧＮＤとＤＯＵＴとの間の少なくとも一方に所定の容量を形成する。これにより、工程を増やすことなく、また、容量形成のためのスペースを別途確保することなく所望の容量を簡単に形成することができ、この容量により電流の急峻な立ち上がり／立ち下がりを緩やかにして同時スイッチングノイズなどによる電位の変動を抑制し、入力レベルの誤認識などの誤動作を防止している。
【実施例】
【００２２】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の一実施例に係る半導体装置について、図１乃至図１１を参照して説明する。図１は、本発明の一実施例に係る半導体装置及びパッド領域近傍の立体的構造を模式的に示す斜視図であり、図２乃至図９は、そのバリエーションを示す図である。また、図１０は、本発明の容量を含むＩ／Ｏバッファ回路近傍の構成を示す回路図であり、図１１は、スイッチング時の電流の立ち下がり波形を示す図である。
【００２３】
図１（ａ）に示すように、本実施例の半導体装置１は、ＣＰＵなどの演算処理回路やＲＯＭ、ＲＡＭなどの記憶回路などの各種機能回路が形成される領域（以下、回路形成領域２と呼ぶ。）と電源電位（ＶＤＤ）経路やＧＮＤ電位経路、出力バッファ回路の出力（ＤＯＵＴ）経路などが接続されるパッド４が配列されているパッド領域３とから構成される。このパッド領域３の立体的な構造を模式的に示すと図１（ｂ）のようになり、出力バッファ回路の出力経路が接続されるパッド４（以下、ＤＯＵＴ用パッドと称す。）の下層のＤＯＵＴ用パッドに対向する位置には、半導体装置１を構成する配線（例えば、１ＡＬ〜４ＡＬ）を用いて形成された電極部５が配置されており、各々の電極部５は、ＶＤＤ又はＧＮＤとＤＯＵＴとが順に接続されている。
【００２４】
なお、図１では、半導体装置１の配線構造を５層とし、各々の層（１ＡＬ〜５ＡＬ）の配線を用いて、下側からＤＯＵＴ／ＧＮＤ／ＤＯＵＴ／ＶＤＤ／ＤＯＵＴ用のパッド４又は電極部５を形成しているが、例えば、図２に示すように、ＶＤＤとＧＮＤの位置を逆にしてもよい。また、各々のパッド４又は電極部５には、ＶＤＤ又はＧＮＤの少なくとも一方の上層側又は下層側のいずれかにＤＯＵＴが接続されていればよく（すなわち、ＶＤＤ又はＧＮＤの少なくとも一方とＤＯＵＴとの間に容量が形成されていればよく）、最も単純な構造として、図３に示すように、ＤＯＵＴ用パッド４の下層にＶＤＤ用又はＧＮＤ用（ここではＧＮＤ用）の電極部５のみを配置してもよい。また、ＶＤＤ又はＧＮＤとＤＯＵＴとの間の配置は必ずしも同じである必要はなく、例えば、図４に示すように、ＶＤＤは上層側及び下層側の双方にＤＯＵＴを接続し、ＧＮＤは上層側のみにＤＯＵＴを接続することもできる。
【００２５】
また、図１乃至図４では、内部の層の配線（５層構造の場合は１ＡＬ〜４ＡＬ）を用いて電極部５を形成したが、ゲート電極を形成するためのポリシリコンなどの導電材や半導体基板に不純物を注入して形成される拡散層などを用いて電極部５を形成することもできる。例えば、図５に示すように、シリコン基板に拡散層を形成する際の不純物をＤＯＵＴ用パッド４の下層のＤＯＵＴ用パッド４に対向する領域にも注入して拡散層からなる電極部５を形成したり、トランジスタのゲート電極を構成するポリシリコンをＤＯＵＴ用パッド４の下層のＤＯＵＴ用パッド４に対向する領域に配設して導電材からなる電極部５を形成し、ポリシリコンをＤＯＵＴに接続し、拡散層をＧＮＤに接続するなどして、ゲート絶縁膜などの絶縁膜を介してポリシリコン（ＤＯＵＴ）と拡散層（ＧＮＤ）との間に容量を形成することもできる。なお、図では配線と導電材と拡散層の全てを用いて電極部５を形成しているが、これらの全てを用いる必要はなく、例えば、ポリシリコン等の導電材と拡散層、ポリシリコン等の導電材と配線、拡散層と配線のみを用いて容量を形成する構成としてもよい。
【００２６】
また、図１乃至図５では、電極部５をパッド４と略同一形状としたが、例えば、図６に示すように、３ＡＬを用いて形成される電極部５を小さくして、ＶＤＤ、ＧＮＤ共にＤＯＵＴとの間に形成される容量を小さくしたり、図７に示すように、４ＡＬを用いて形成される電極部５を小さくしてＶＤＤ−ＤＯＵＴ間の容量を小さくするなど、パッド４又は各々の電極部５に形成される層間絶縁膜の厚さや誘電率、他の回路や配線の配置などを考慮して、所望の容量が形成されるように、電極パッド４又は各々の電極部５の形状や面積を設定することができる。
【００２７】
また、図１乃至図７では各々の電極部５にはＶＤＤ、ＧＮＤ又はＤＯＵＴのいずれかが接続されるようにしたが、１つの電極部５を複数の領域に分割して１つの電極部５内で容量が形成されるようにしてもよい。例えば、図８に示すように、電極部５を２つの領域に分割し、各々の領域にＶＤＤ又はＧＮＤとＤＯＵＴとを接続し、２つの領域の間に埋設された絶縁膜を介して所望の容量を形成することもできる。この構造の場合、少ない層で容量を形成することができるため、例えば、電極部５を形成しない層に他の回路や配線を形成することができるというメリットがある。なお、本構造において、各々の領域間に形成される容量を大きくするには、図のように各々の領域に凹凸を設けて対向する領域の面積を大きくすればよい。また、上記構造に加えて、図１乃至図７に示す構造を付加してもよい。
【００２８】
また、図１乃至図７では、１つのＤＯＵＴ用パッド４の下層の構造についてのみ記載したが、例えば、ＤＯＵＴ用パッド４が連続してパッド領域３に配置されており、かつ、各々のＤＯＵＴ用パッド４の下層に同じ順番でＶＤＤやＧＮＤ、ＤＯＵＴに接続される電極部５が形成される場合、ＶＤＤやＧＮＤの電極部５をパッド領域３に沿って連続して形成することもできる。例えば、図８に示すように、４つの隣接するパッド４にＤＯＵＴが接続され、その両端にＧＮＤに接続されるパッド４とＶＤＤに接続されるパッド４とが配置されている場合に、上から２番目の層に、少なくともＤＯＵＴとＶＤＤの５つのパッド４を跨ぐように細長い形状の電極部５を形成し、その電極部５とＶＤＤ用パッド４とをコンタクトプラグ８などを用いて接続し、上から４番目の層に、少なくともＤＯＵＴとＧＮＤの５つのパッド４を跨ぐように細長い形状の電極部５を形成し、その電極部５とＧＮＤ用パッド４とをコンタクトプラグ８などを用いて接続することもできる。
【００２９】
このようにＶＤＤ又はＧＮＤに接続される電極部５をまとめて形成することにより、各々のＤＯＵＴ用パッド４下層の電極部５にＶＤＤ又はＧＮＤを接続する必要がなくなり、接続構造を容易にすることができると共に、ＶＤＤ又はＧＮＤを一体化することによりその電位を安定化させることができる。なお、図８の配置は例示であり、ＶＤＤ又はＧＮＤに接続される電極部５の少なくとも一方が連続して形成されていればよく、ＶＤＤ及びＧＮＤ用のパッド４に挟まれるＤＯＵＴ用パッド４の数量、ＶＤＤ又はＧＮＤに接続される電極部５の形状、層の位置などは任意に設定することができる。また、上記構造に加えて、図５に示すような導電材や拡散層を用いて形成される電極部５を配設してもよい。
【００３０】
上記構成の容量を含む出力バッファ回路近傍の構成を回路図で示すと図１０に示すようになる。すなわち、一対のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタを含む出力バッファ回路７が一対のＶＤＤ経路及びＧＮＤ経路に多数並列に接続され、ＶＤＤ／ＧＮＤ用及びＤＯＵＴ用のパッド４は、各々、リードフレーム、ボンディングワイヤーなどのインダクタンスＬ成分を介してパッケージ６のＶＤＤ端子、ＧＮＤ端子、ＤＯＵＴ端子に接続される。そして、ＶＤＤ用パッド４とＤＯＵＴ用パッド４との間には上記構造によって形成された容量Ｃ１が接続され、同様に、ＤＯＵＴ用パッド４とＧＮＤ用パッド４との間には上記構造によって形成された容量Ｃ２が接続される。
【００３１】
ここで、立ち上がりスイッチング時は、ｐチャネルＭＯＳトランジスタがオンし、立ち下がりスイッチング時にはｎチャネルＭＯＳトランジスタがオンして、それぞれＶＤＤ端子−ＤＯＵＴ端子間、ＤＯＵＴ端子−ＧＮＤ端子間に電流が流れるが、複数の出力バッファ回路７を同時にスイッチングを行うと、図１１（ａ）に示すように、スイッチング初期の電流変化が大きいために、パッケージ６のインダクタンス成分（Ｌ）などにより大きな逆起電力（Ｖ＝−Ｌ・ｄｉ／ｄｔ）が発生し、上述した電源ドロップやＧＮＤバウンズなどの同時スイッチングノイズが発生する。しかしながら、本実施例の構造では、ＶＤＤ用パッド−ＤＯＵＴ用パッド間、及び、ＤＯＵＴ用パッド−ＧＮＤ用パッド間に容量Ｃ１及び容量Ｃ２が形成されており、図１１（ｂ）に示すように、この容量によりスイッチング初期の電流変化を緩和することができるため、パッケージ６のインダクタンス成分などによる逆起電力を小さくし、同時スイッチングノイズを抑制することができる。
【００３２】
なお、図１０では、ＶＤＤ用パッド−ＤＯＵＴ用パッド間、及び、ＤＯＵＴ用パッド−ＧＮＤ用パッド間の双方に容量を形成しているが、立ち上がりに関してはＤＯＵＴ用パッド−ＧＮＤ用パッド間の容量Ｃ２が主に作用し、立ち下がりに関してはＶＤＤ用パッド−ＤＯＵＴ用パッド間の容量Ｃ１が主に作用するため、いずれか一方に容量を形成するだけでも同時スイッチングノイズを低減する効果は得られる。しかしながら、ｐチャネルＭＯＳトランジスタにはｎチャネルＭＯＳトランジスタよりも大きな内部容量が形成されているため、ＶＤＤ用パッド−ＤＯＵＴ用パッド間のみに容量Ｃ１を形成すると、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのバランスが崩れてしまうことから、少なくともＤＯＵＴ用パッド−ＧＮＤ用パッド間、又は双方に容量を形成することが好ましいと言える。
【００３３】
次に、本発明の構造の容量を付加した出力バッファ回路の特性の確認、及び好ましい容量の範囲を設定するために、以下に示す条件でシミュレーションを行い、ＧＮＤバウンズ（GND Bounds）、電源ドロップ（VDD Drop）、立ち上がり時間（Tr）、立ち下がり時間（Tf）、オーバーシュート（Over-Shoot）、アンダーシュート（Under-Shoot）を求めた。その結果を、表１乃至表４に示す。
【００３４】
［シミュレーション条件］
同時動作バッファ：UC2 5V Middlespeed ２４端子
パッケージインダクタンス（L）：全端子６ｎＨ
出力負荷：５０ｐＦ
電源電圧：５．０Ｖ
【００３５】
【表１】
2005277040.tif 000003
【００３６】
【表２】
2005277040.tif 000004
【００３７】
【表３】
2005277040.tif 000005
【００３８】
【表４】
2005277040.tif 000006
【００３９】
表１は、ＶＤＤ用パッド−ＤＯＵＴ用パッド間、及び、ＧＮＤ用パッド−ＤＯＵＴ用パッド間の双方に同じ値の容量を付加した場合のシミュレーション結果であり、付加する容量が大きくなるに従って、ＧＮＤバウンズは徐々に改善され（０ｐＦに対する値が徐々に小さくなり）、また、オーバーシュート、アンダーシュートも徐々に小さくなっていることが分かる。このことから本発明の構造がＧＮＤバウンズ、オーバーシュート、アンダーシュートの改善に効果があることが確認された。なお、付加する容量が大きくなると信号波形が鈍ってくるため、立ち上がり／立ち下がりの時間が長くなるが、実用上、問題のないレベルである。
【００４０】
また、表２は表１と同様に、ＶＤＤ用パッド−ＤＯＵＴ用パッド間、及び、ＧＮＤ用パッド−ＤＯＵＴ用パッド間の双方に同じ値の容量を付加した場合のシミュレーション結果であり、付加する容量が１．５ｐＦ程度まではＶＤＤドロップは改善されるが、それ以上になると逆に大きくなり、また、オーバーシュート、アンダーシュートに関しては付加する容量が大きくなるに従って徐々に改善されていることが分かる。また、容量の増加に伴って立ち上がり／立ち下がり時間は長くなるが、実用上、問題のないレベルである。このことからＶＤＤドロップを抑制するためには、０ｐＦに対する値が１００％以下、すなわち、略０．５ｐＦから２．０ｐＦの容量を付加すればよいと言える。
【００４１】
また、表３は、ＧＮＤ用パッド−ＤＯＵＴ用パッド間のみに容量を付加した場合のシミュレーション結果であり、表１と同様に、付加する容量が大きくなるに従って、ＧＮＤバウンズ、オーバーシュートは徐々に改善されていることが分かる。一方、ＧＮＤ用パッド−ＤＯＵＴ用パッド間の容量は立ち下がりスイッチング時にはほとんど寄与しないことから、アンダーシュートは容量値にかかわらずほぼ一定である。また、容量の増加に伴って立ち上がり／立ち下がり時間は長くなるが、実用上、問題のないレベルである。このことからＧＮＤ用パッド−ＤＯＵＴ用パッド間のみに容量を付加するだけでも本発明の効果が得られることが確認された。
【００４２】
また、表４は表３と同様に、ＧＮＤ用パッド−ＤＯＵＴ用パッド間のみに容量を付加した場合のシミュレーション結果であり、付加する容量が２．５ｐＦ程度まではＶＤＤドロップは改善されるが、それ以上になると逆に大きくなり（ただし、０ｐＦに対する値は３．０ｐＦまで１００％以下である）、また、オーバーシュートに関しては付加する容量が大きくなるに従って徐々に改善されていることが分かる。一方、アンダーシュートは表３と同様に容量値にかかわらずほぼ一定である。また、容量の増加に伴って立ち上がり／立ち下がり時間は長くなるが、実用上、問題のないレベルである。
【００４３】
以上の結果から、ＧＮＤバウンズ、オーバーシュート、アンダーシュートに関しては付加する容量が大きいほどよいが、ＶＤＤドロップに関しては容量が大きすぎると劣化するため、ＶＤＤ用パッド−ＤＯＵＴ用パッド間、ＧＮＤ用パッド−ＤＯＵＴ用パッド間に設ける容量は略０．５ｐＦ〜２ｐＦの範囲が好ましいと言える。なお、ここでは、ＶＤＤ用パッド−ＤＯＵＴ用パッド間、ＧＮＤ用パッド−ＤＯＵＴ用パッド間に同じ容量を形成したが、ｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタのバランスが著しく崩れない限り、異なる値の容量を形成しても同様の効果は得られる。
【００４４】
このように本実施例では、出力バッファ回路７の入出力経路に接続されるパッド４の下層のパッド４に対向する位置に、各々の層の配線や導電材、拡散層などを用いて電極部５を形成し、ＶＤＤ又はＧＮＤの少なくとも一方の上層側又は下層側のいずれかにＤＯＵＴが配置されるように、ＶＤＤ、ＧＮＤ、ＤＯＵＴとパッド４又は各々の電極部５とを接続することによって、工程を増加させることなく、また、容量を形成するためのスペースを別途設けることなく、ＤＯＵＴ用パッド−ＶＤＤ用パッド間、又は、ＤＯＵＴ用パッド−ＧＮＤ用パッド間の少なくとも一方に容量を付加することができ、これにより、同時スイッチングノイズ（ＧＮＤバウンズ又は電源ドロップ）やオーバーシュート／アンダーシュートなどの電位の変動を低減することができ、電位の変動に起因する誤動作を防止することができる。
【００４５】
なお、上記各実施例では、出力バッファ回路７として、一対のｐチャネルＭＯＳトランジスタとｎチャネルＭＯＳトランジスタとで構成される基本的な回路を例にして説明したが、本発明は上記実施例に限定されるものではなく、他の構成要素を付加した回路構成においても同様の効果を得ることができる。
【図面の簡単な説明】
【００４６】
【図１】本発明の一実施例に係る半導体装置及びパッド領域近傍の立体的構造を模式的に示す斜視図である。
【図２】本発明の一実施例に係る半導体装置のパッド領域近傍の立体的構造のバリエーションを示す斜視図である。
【図３】本発明の一実施例に係る半導体装置のパッド領域近傍の立体的構造のバリエーションを示す斜視図である。
【図４】本発明の一実施例に係る半導体装置のパッド領域近傍の立体的構造のバリエーションを示す斜視図である。
【図５】本発明の一実施例に係る半導体装置のパッド領域近傍の立体的構造のバリエーションを示す斜視図である。
【図６】本発明の一実施例に係る半導体装置のパッド領域近傍の立体的構造のバリエーションを示す斜視図である。
【図７】本発明の一実施例に係る半導体装置のパッド領域近傍の立体的構造のバリエーションを示す斜視図である。
【図８】本発明の一実施例に係る半導体装置の電極部の立体的構造を示す斜視図である。
【図９】本発明の一実施例に係る半導体装置のパッド領域近傍の構造を模式的に示す平面図及び断面図である。
【図１０】本発明の一実施例に係る容量を備える出力バッファ回路近傍の構成を示す回路図である。
【図１１】立ち下がり波形の容量付加による効果を示す図である。
【図１２】従来の出力バッファ回路近傍の構成を示す回路図である。
【符号の説明】
【００４７】
１  半導体装置
２  回路形成領域
３  チップ領域
４  パッド
５  電極部
６  パッケージ
７  出力バッファ回路
８  コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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