(57)【要約】【課題】容量の低下を伴うことなく製造工程における白金族金属膜の剥離を防止する半導体記憶装置およびその製造方法を提供する。【解決手段】プラグ３０および酸化シリコン１９の上層に窒化シリコン膜２１を堆積し、この窒化シリコン膜２１の上層に、容量素子Ｃ１のキャパシタの高さ（即ち下部電極の高さ）と同じか又はそれ以上の膜厚を有する酸化シリコン膜２２を堆積する。次に、酸化シリコン膜２２および窒化シリコン膜２１をドライエッチングすることにより、スルーホール２３及びダミースルーホール２３ａ，２３ｂを形成する。ダミースルーホール２３ａは、スルーホール２３全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミースルーホール２３ｂは、スルーホール２３全体を所定の間隔の行および列で分割するように配置される。【選択図】        図７
2005038888.tif 000002
【特許請求の範囲】
【請求項１】
（ａ）複数のプラグが設けられた下地を準備する工程と、
（ｂ）前記下地及び前記複数のプラグ上に絶縁膜を形成する工程と、
（ｃ）前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に複数のスルーホールを形成する工程と、
（ｄ）前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミーパターンを形成する工程と、
（ｅ）白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極を前記スルーホール内に順次に形成することによりキャパシタを形成する工程と
を備える
半導体記憶装置の製造方法。
【請求項２】
請求項１に記載の半導体記憶装置の製造方法であって、
前記工程（ｄ）は、
前記複数のスルーホール全体を囲むダミーパターンと、前記複数のスルーホール全体を所定の間隔で分割するダミーパターンとを形成する工程
を備える半導体記憶装置の製造方法。
【請求項３】
請求項１又は請求項２に記載の半導体記憶装置の製造方法であって、
前記工程（ｃ）及び前記工程（ｄ）を同一の工程内で行う
半導体記憶装置の製造方法。
【請求項４】
請求項１乃至請求項３のいずれかに記載の半導体記憶装置の製造方法であって、
前記工程（ｅ）は、
前記白金族金属により前記ダミーパターンの入口が塞がれないような厚みを有する前記キャパシタ下部電極
形成する工程
を備える半導体記憶装置の製造方法。
【請求項５】
請求項１乃至請求項４のいずれかに記載の半導体記憶装置の製造方法であって、
前記工程（ｄ）は、
前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミースルーホールを形成する工程
を備える半導体記憶装置の製造方法。
【請求項６】
請求項１乃至請求項４のいずれかに記載の半導体記憶装置の製造方法であって、
前記工程（ｄ）は、
前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミーガードリングを形成する工程
を備える半導体記憶装置の製造方法。
【請求項７】
請求項１乃至請求項６のいずれかに記載の半導体記憶装置の製造方法であって、
前記工程（ｅ）は、
前記キャパシタ下部電極を形成した後に、前記絶縁膜を除去する工程
を備える半導体記憶装置の製造方法。
【請求項８】
請求項７に記載の半導体記憶装置の製造方法であって、
前記キャパシタを含むメモリセルアレイ領域と前記メモリセルアレイ領域の周辺回路との間の前記絶縁層内にガードリングを形成する工程
をさらに備える半導体記憶装置の製造方法。
【請求項９】
複数のプラグが設けられた下地と、
前記下地及び前記複数のプラグ上に形成された絶縁膜と、
前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に形成された複数のスルーホールと、
前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内に形成されたダミーパターンと、
前記スルーホール内に順次に形成された、白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極からなるキャパシタと
を備える半導体記憶装置。
【請求項１０】
請求項９に記載の半導体記憶装置であって、
前記複数のスルーホール全体を囲むダミーパターンと、前記複数のスルーホール全体を所定の間隔で分割するダミーパターンと
を備える半導体記憶装置。
【請求項１１】
請求項９又は請求項１０に記載の半導体記憶装置であって、
前記ダミーパターンがダミースルーホールである
半導体記憶装置。
【請求項１２】
請求項９又は請求項１０に記載の半導体記憶装置であって、
前記ダミーパターンがダミーガードリングである
半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置およびその製造方法に関し、特に、白金族金属によって電極が形成された情報蓄積用容量素子を有する半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、メモリセルの微細化に伴う蓄積電荷量の減少を補う対策として、情報蓄積用容量素子（以下では、単に容量素子と呼ぶ）をビット線の上部に配置する立体構造を採用している。しかし、メモリセルの微細化がさらに進む２５６メガビット以降の大容量ＤＲＡＭの場合は、容量素子を立体化するだけでは蓄積電荷量の減少を補うことが困難であると考えられている。
【０００３】
そこで、容量素子の誘電体材料として、酸化タンタル（Ｔａ２Ｏ５）、チタン酸ストロンチウム（ＳＴＯ）、チタン酸バリウムストロンチウム（ＢＳＴ）などの高誘電体（強誘電体）膜を採用することが検討されている。すなわち、酸化タンタルの比誘電率は４０程度であり、ＳＴＯおよびＢＳＴの比誘電率は２００〜５００程度と、いずれも比誘電率が高いことから、これらの高（強）誘電膜を誘電体材料として用いることにより、比誘電率が７〜８程度である窒化シリコン等を誘電体材料に用いる場合に比べて、蓄積電荷量の大幅な増加が期待できるからである。
【０００４】
しかし、これらの高（強）誘電体膜は、単に成膜しただけでは高い比誘電率が得られず、かつ膜のリーク電流も大きいため、成膜後に７５０℃以上の酸素雰囲気中で熱処理を行うことによって、結晶化および膜質の改善を図る必要がある。そのため、容量素子の誘電体材料に高（強）誘電体膜を用いる場合は、この高温熱処理によるＭＩＳＦＥＴの特性変動といった問題が生じる。
【０００５】
そこで、誘電体材料に高（強）誘電体膜を用いる場合には、その下地となる下部電極に、ルテニウム（Ｒｕ）、プラチナ（Ｐｔ）およびイリジウム（Ｉｒ）などの白金族金属が使用される。これらの金属表面に高（強）誘電体膜を堆積した場合には、６００〜６５０℃と通常の熱処理より１００℃以上も低温の熱処理で膜の結晶化および膜質の改善を図ることができるため、製造工程全体の熱処理量を低減し、ＭＩＳＦＥＴの特性変動を防止することができる。
【０００６】
特許文献１には、このような熱処理による変形を抑制するためのガードリングを備えたＤＲＡＭの例が示されている。
【０００７】
【特許文献１】
特開２００２−１３４５０６号公報
【０００８】
【発明が解決しようとする課題】
ところで、本発明者は、基板の主面上に堆積した絶縁膜（例えば酸化シリコン膜）をエッチングして深い溝を形成した後、この溝の内部に、容量素子の下部電極を、ルテニウム膜等の白金族金属膜により形成するプロセスを検討している。しかしながら本発明者は、白金族金属と絶縁膜（特に酸化シリコン膜）との接着性が低いために製造工程の途中で白金族金属膜が剥がれて、製造歩留まりが低下してしまうという問題点を見出した。この問題点を解決するために、白金族金属膜と絶縁膜との間に密着膜を形成することが考えられるが、ウェットエッチングを行った場合に、溶液が白金族金属膜から染み出して密着膜を溶かすことにより、白金族金属膜が剥がれてしまうという問題点があった。
【０００９】
本発明は以上の問題点を解決するためになされたものであり、容量の低下を伴うことなく製造工程における白金族金属膜の剥離を防止する半導体記憶装置およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記の課題を解決するために、請求項１に記載の発明に係る半導体記憶装置の製造方法は、（ａ）複数のプラグが設けられた下地を準備する工程と、（ｂ）前記下地及び前記複数のプラグ上に絶縁膜を形成する工程と、（ｃ）前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に複数のスルーホールを形成する工程と、（ｄ）前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内にダミーパターンを形成する工程と、（ｅ）白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極を前記スルーホール内に順次に形成することによりキャパシタを形成する工程とを備える。
【００１１】
また、請求項９に記載の発明に係る半導体記憶装置は、複数のプラグが設けられた下地と、前記下地及び前記複数のプラグ上に形成された絶縁膜と、前記絶縁膜を貫通し且つ前記複数のプラグの上面をそれぞれ露出させるように前記絶縁膜内に形成された複数のスルーホールと、前記絶縁膜を貫通し且つ所望の前記スルーホールを囲むように前記絶縁膜内に形成されたダミーパターンと、前記スルーホール内に順次に形成された、白金族金属を含むキャパシタ下部電極、キャパシタ誘電体膜およびキャパシタ上部電極からなるキャパシタとを備える。
【００１２】
【発明の実施の形態】
以下、本発明の各実施の形態を図面に基づいて詳細に説明する。なお、各実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１３】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。以下では、図１〜１０を用いて、工程順に説明する。なお、図１〜６は、従来技術におけるＤＲＡＭの製造工程と同様である。
【００１４】
まず、図１に示すように、ｐ型で比抵抗が１０Ωｃｍ程度の基板１を用意し、この基板１の主面に分離領域４を形成する。分離領域４は、次のような手順で形成される。まず、基板１の主面に浅い溝を形成する。その後、熱酸化を施すことにより基板１上に酸化シリコン膜を堆積した後に、これをＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法により研磨して溝の内部にのみ酸化シリコン膜を残す。これにより、分離領域４が形成される。
【００１５】
次に、基板１上面内において、後の工程でｎチャネル型ＭＩＳＦＥＴを含むメモリアレイとなるべき領域に、ボロン（Ｂ）等のｐ型不純物のイオン打ち込みを行うことによりｐ型ウェル５を形成する。次に、ｐ型ウェル５上面内において、後の工程でメモリセルとなるべき領域に、リン（Ｐ）等のｎ型不純物のイオン打ち込みを行うことにより、ｎ型ウェル６を形成する。また、この後に、ｎ型ウェル６に、ＭＩＳＦＥＴのしきい値電圧を調整するためのボロン等のｐ型不純物のイオン打ち込みを行う。
【００１６】
次に、図２に示すように、メモリセルとなるべきｎ型ウェル６の上面に、酸化シリコンからなるゲート酸化膜７を３〜７ｎｍ形成し、ゲート酸化膜７の上部にゲート構造８を形成する。ゲート構造８は、メモリセル選択用ＭＩＳＦＥＴの一部を構成し、活性領域以外の領域ではワード線（ＷＬ）として機能する。
【００１７】
ゲート構造８は、次のような手順で形成される。まず、基板１上に、リン等のｎ型不純物が導入された膜厚５０〜７０ｎｍ程度の多結晶シリコン膜と、膜厚１〜２０ｎｍ程度のタングステンシリコン（ＷＳｉ）膜とを、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により順次堆積する。次に、その上層に、膜厚３０〜６０ｎｍ程度のタングステンナイトライド（ＷＮ）膜と、膜厚５０〜１００ｎｍ程度のタングステン（Ｗ）膜とを、スパッタリング法により順次堆積する。これにより、ゲート電極９が形成される。さらに、ゲート電極９の上層に、膜厚１００〜２５０ｎｍ程度の窒化シリコン膜１０をＣＶＤ法により堆積した後に、レジスト膜をマスクにしてこれらの膜をパターニングすることにより、ゲート電極９と窒化シリコン膜１０とからなるゲート構造８が形成される。
【００１８】
さらに、ＭＩＳＦＥＴのしきい値電圧を制御するために、メモリアレイにポケット注入を行う。即ち、ゲート構造８の両側のｎ型ウェル６において、ボロン等のｐ型不純物のイオン打ち込みを行うことにより、ｐ型半導体領域１１を形成する。
【００１９】
次に、図３に示すように、ゲート構造８の側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上に膜厚１５０〜３００ｎｍ程度の窒化シリコン膜を堆積した後、この窒化シリコン膜を異方性エッチングすることにより形成される。
【００２０】
さらに、ゲート構造８の両側のｐ型半導体領域１１において、砒素（Ａｓ）等のｎ型不純物のイオン打ち込みを行うことにより、ｎ型半導体領域１３を形成する。これにより、ｎチャネル型ＭＩＳＦＥＴが略完成する。
【００２１】
次に、図４に示すように、基板１上に膜厚５００ｎｍ程度の酸化シリコン膜１４を形成する。次に、メモリセル選択用ＭＩＳＦＥＴのソースおよびドレインとなるべきｎ型半導体領域１３上において、酸化シリコン膜１４をドライエッチングにより除去してコンタクトホールを形成し、このコンタクトホールの内部にプラグ１５を形成する。プラグ１５は、リン等のｎ型不純物を導入した多結晶シリコン膜をＣＶＤ法で堆積した後に、この多結晶シリコン膜をＣＭＰ法またはエッチバックによりコンタクトホールの内部に残すことにより形成される。
【００２２】
次に、酸化シリコン膜１４の上層に膜厚２００ｎｍ程度の酸化シリコン膜１６を堆積する。この酸化シリコン膜１６に、ドライエッチングを行うことによりコンタクトホール１７を形成し、プラグ１５の表面を露出させる。
【００２３】
次に、図５に示すように、酸化シリコン膜１６の上層にビット線（ＢＬ）１８を形成する。ビット線１８は、例えば、次のような手順で形成される。まず、酸化シリコン膜１６およびコンタクトホール１７の上層に、膜厚１０〜５０ｎｍ程度のチタン（Ｔｉ）膜と、膜厚１０〜５０ｎｍ程度の窒化チタン（ＴｉＮ）膜とを、スパッタリング法もしくはＣＶＤ法で順次堆積する。次に、その上層に、膜厚１００〜１５０ｎｍ程度のタングステン膜と、膜厚５０〜２００ｎｍ程度の窒化シリコン膜とを、ＣＶＤ法で順次堆積する。この後、レジスト膜をマスクにしてエッチングを行うことにより、これらの膜を所望の形状にパターニングする。これにより、ビット線１８が形成される。
【００２４】
次に、図６に示すように、ビット線１８および酸化シリコン膜１６の上層に、ＣＶＤ法により膜厚５〜２０ｎｍ程度の窒化シリコン膜１８ａを堆積する。次に、窒化シリコン膜１８ａの上層に、膜厚３００〜５００ｎｍ程度の酸化シリコン膜１９を形成する。
【００２５】
次に、レジスト膜をマスクにしたドライエッチングにより、酸化シリコン１９内にコンタクトホール２０を形成する。
【００２６】
次に、コンタクトホール２０の内部にプラグ３０を形成する。プラグ３０は、例えば、次のような手順で形成される。まず、コンタクトホール２０内部および酸化シリコン膜１９上に、タングステン膜、タングステンナイトライド膜、窒化チタン膜、シリコン窒化チタン（ＴｉＮＳｉ）膜、アルミニウム窒化チタン（ＴｉＮＡｌ）膜、窒化タンタル（ＴａＮ）膜、シリコン窒化タンタル（ＴａＮＳｉ）膜、シリコン窒化タングステン（ＷＮＳｉ）膜、多結晶シリコン膜等からなる堆積層を形成する。次に、この堆積層を凹形にエッチバック（リセス）する。即ち、酸化シリコン膜１９上及びコンタクトホール２０内上部において、この堆積層が除去されて、残った部分が導電層３０ａとなる。次に、導電層３０ａの上層に、バリアメタル膜３０ｂを形成する。バリアメタル膜３０ｂは、導電層３０ａ上の凹部に、窒化タンタル（ＴａＮ）膜もしくは窒化チタン（ＴｉＮ）膜を埋め込んだ後に、ＣＭＰ法またはエッチバック法により上部を除去することにより形成される。このバリアメタル膜３０ｂは、後の工程で、容量素子の誘電体材料形成のための高温熱処理が行われるときに、下部電極を形成するルテニウムと、導電層３０ａに含まれるタングステンとの界面において所望しない反応が生じるのを抑制するためのものである。以上の手順により、導電層３０ａとバリアメタル膜３０ｂとからなるプラグ３０が形成される。
【００２７】
次に、図７〜１０を用いて、プラグ３０の上部に容量素子Ｃ１を形成する手順について説明する。なお、図７〜１０においては、容量素子Ｃ１以外の部材については、図示を簡略化している。
【００２８】
まず、図７に示すように、プラグ３０および酸化シリコン１９の上層に窒化シリコン膜２１を堆積し、この窒化シリコン膜２１の上層に、容量素子Ｃ１のキャパシタの高さ（即ち下部電極の高さ）と同じか又はそれ以上の膜厚を有する酸化シリコン膜２２を堆積する。酸化シリコン膜２２は、例えばＴＥＯＳ（又はＢＰＴＥＯＳ）とＯ３とをソースガスに用いたプラズマＣＶＤ法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜２２および窒化シリコン膜２１をドライエッチングすることにより、スルーホール２３及びダミースルーホール２３ａ，２３ｂを形成する（図７においては、ダミースルーホール２３ａのみが示されているが、ダミースルーホール２３ｂも同様の構造をとる）。
【００２９】
図８に、この状態における容量素子（キャパシタ）Ｃ１を上面から見た様子を示す。ここで、図８のＡ−Ａ断面は、図７に示される断面図に対応している。
【００３０】
図８に示すように、ダミースルーホール２３ａは、スルーホール２３全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミースルーホール２３ｂは、スルーホール２３全体を所定の間隔の行および列で（例えば、１ブロックが２５６Ｋビットになるように）分割するように配置される。ここで、ダミースルーホール２３ａは、後の工程においてＣＶＤ法により堆積されるルテニウム膜がカバレッジできない（奥まで充填できない）ような、０．０５〜０．１０μｍ程度の小さいホール径を有するものとする。
【００３１】
次に、図９に示すように、スパッタリング法によりスルーホール２３の内部にルテニウムのシード層（図示しない）を形成した後に、その上層にＣＶＤ法により膜厚３０〜８０ｎｍ程度のルテニウム膜２４を堆積する（なお、図９では、ルテニウム膜２４が完全には堆積していない状態を図示している。ルテニウム膜２４が完全に堆積した状態は、以下の図１０で図示する）。
【００３２】
このとき、ダミースルーホール２３ａ，２３ｂの内部においては、ホール径が小さいことによりＣＶＤによるルテニウムは底までは堆積されないので、ダミースルーホール２３ａ，２３ｂの入口においてルテニウム膜２４は分離される。この分離により、ルテニウム膜２４において、ストレスが緩和されるので、酸化シリコン膜２２からの剥離を防止することができる。また、ダミースルーホール２３ｂにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜２４の膜厚が大きくダミースルーホール２３ａ，２３ｂの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【００３３】
次に、図１０に示すように、スルーホール２３の内部に下部電極２５を形成する。下部電極２５は、ルテニウム膜２４の表面が酸化シリコン膜２２の表面よりも下方となるようにルテニウム膜２４をドライエッチ（またはＣＭＰ法でもよい）によりエッチバック（または研磨）し、スルーホール２３の内部のみにルテニウム膜２４を残すことにより形成される。
【００３４】
このとき、ダミースルーホール２３ａ，２３ｂ内のルテニウム膜２４は残存するが、残存したこのルテニウム膜２４が電気的な影響を与えてしまうことはない。
【００３５】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜２４のダメージを除去する。次に、膜厚０．５〜２ｎｍ程度のＴａ２Ｏ５膜２６をＣＶＤ法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ｔａ２Ｏ５膜２６は結晶化される。
【００３６】
次に、Ｔａ２Ｏ５膜２６の上層に、例えばルテニウムや窒化チタン等からなる膜厚５０〜１５０ｎｍ程度の金属膜をスパッタリング法またはＣＶＤ法を用いて堆積させることにより、上部電極２７を形成する。
【００３７】
これにより、金属膜からなる上部電極２７と、Ｔａ２Ｏ５膜２６からなる誘電体材料と、ルテニウム膜２４からなる下部電極２５とで構成される容量素子Ｃ１が形成される。即ち、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された容量素子Ｃ１とで構成されるＤＲＡＭのメモリセルが完成する。
【００３８】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、小さいホール径を有するダミースルーホール２３ａをスルーホール２３全体すなわちメモリセルアレイ領域を囲むように配置する。従って、ストレスが緩和されることにより、下部電極２５の酸化シリコン膜２２からの剥離を防止することができる。また、ダミースルーホール２３ｂにより分割することで、さらにストレスを緩和することができる。また、ダミースルーホール２３ａ，２３ｂ内でルテニウム膜２４が分離された場合には、さらにストレスを緩和することができる。
【００３９】
また、スルーホール２３及びダミースルーホール２３ａ，２３ｂを同一のマスクで作成するので、工程数が増えてしまうことはない。
【００４０】
また、白金族金属膜と絶縁膜との間に密着膜を形成しないので、ウェットエッチングを行った場合にも、溶液が白金族金属膜から染み出して密着膜を溶かすことにより白金族金属膜が剥がれてしまうことはない。
【００４１】
なお、上記の説明においては、ダミースルーホール２３ａ，２３ｂを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜２４は形成されるので、メモリセルアレイ領域以外にもダミースルーホール２３ａ，２３ｂを形成することにより、同様にルテニウム膜２４の剥離を防止することができる。
【００４２】
また、図８において、ダミースルーホール２３ａ，２３ｂは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【００４３】
＜実施の形態２＞
実施の形態１に係る容量素子Ｃ１においては、ルテニウム膜２４がカバレッジできないような小さいホール径を有するダミースルーホール２３ａ，２３ｂを形成させているが、ダミースルーホール２３ａ，２３ｂに代えて、ルテニウム膜がカバレッジできないような細い溝を有するダミーガードリングを用いてもよい。これにより、さらにストレスを緩和することが可能となる。
【００４４】
実施の形態２においては、ダミーガードリングを有する容量素子Ｃ２をプラグ３０の上部に形成する手順について、図１１〜１４を用いて説明する。なお、プラグ３０を形成するまでの手順は、実施の形態１において図１〜６を用いて説明した手順と同様であるので、説明を省略する。
【００４５】
図１１に示すように、プラグ３０および酸化シリコン膜１９の上層に窒化シリコン膜２１を堆積し、この窒化シリコン膜２１の上層に、容量素子Ｃ２のキャパシタの高さ（即ち下部電極の高さ）と同じか又はそれ以上の膜厚を有する酸化シリコン膜２２を堆積する。酸化シリコン膜２２は、例えばＴＥＯＳ（又はＢＰＴＥＯＳ）とＯ３とをソースガスに用いたプラズマＣＶＤ法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜２２および窒化シリコン膜２１をドライエッチングすることにより、スルーホール２３及びダミーガードリング２３ｃ，２３ｄを形成する（図１１においては、ダミーガードリング２３ｃのみが示されているが、ダミーガードリング２３ｄも同様の構造をとる）。
【００４６】
図１２に、この状態における容量素子Ｃ２を上面から見た様子を示す。ここで、図１２のＢ−Ｂ断面は、図１１に示される断面図に対応している。
【００４７】
図１２に示すように、ダミーガードリング２３ｃは、スルーホール２３全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミーガードリング２３ｄは、スルーホール２３全体を所定の間隔の行および列で（例えば、１ブロックが２５６Ｋビットになるように）分割するように配置される。ここで、ダミーガードリング２３ｃ，２３ｄは、後の工程においてＣＶＤ法により堆積されるルテニウム膜がカバレッジできない（奥まで充填できない）ような、０．０２〜０．１０μｍ程度の狭い幅の溝を有するものとする。
【００４８】
次に、図１３に示すように、スパッタリング法によりスルーホール２３の内部にルテニウムのシード層（図示しない）を形成した後に、その上層にＣＶＤ法により膜厚３０〜８０ｎｍ程度のルテニウム膜２４を堆積する（なお、図１３では、ルテニウム膜２４が完全には堆積していない状態を図示している。ルテニウム膜２４が完全に堆積した状態は、以下の図１４で図示する）。
【００４９】
このとき、ダミーガードリング２３ｃ，２３ｄの内部においては、幅が狭いことによりＣＶＤによるルテニウムは底までは堆積されないので、ダミーガードリング２３ｃ，２３ｄの入口においてルテニウム膜２４は分離される。この分離により、ルテニウム膜２４において、ストレスが緩和されるので、酸化シリコン膜２２からの剥離を防止することができる。また、ダミーガードリング２３ｄにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜２４の膜厚が大きくダミーガードリング２３ｃ，２３ｄの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【００５０】
次に、図１４に示すように、スルーホール２３の内部に下部電極２５を形成する。下部電極２５は、ルテニウム膜２４の表面が酸化シリコン膜２２の表面よりも下方となるようにルテニウム膜２４をドライエッチ（またはＣＭＰ法でもよい）によりエッチバック（または研磨）し、スルーホール２３の内部のみにルテニウム膜２４を残すことにより形成される。
【００５１】
このとき、ダミーガードリング２３ｃ，２３ｄ内のルテニウム膜２４は残存するが、残存したこのルテニウム膜２４が電気的な影響を与えてしまうことはない。
【００５２】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜２４のダメージを除去する。次に、膜厚０．５〜２ｎｍ程度のＴａ２Ｏ５膜２６をＣＶＤ法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ｔａ２Ｏ５膜２６は結晶化される。
【００５３】
次に、Ｔａ２Ｏ５膜２６の上層に、例えばルテニウムや窒化チタン等からなる膜厚５０〜１５０ｎｍ程度の金属膜をスパッタリング法またはＣＶＤ法を用いて堆積させることにより、上部電極２７を形成する。
【００５４】
これにより、金属膜からなる上部電極２７と、Ｔａ２Ｏ５膜２６からなる誘電体材料と、ルテニウム膜２４からなる下部電極２５とで構成される容量素子Ｃ２が形成される。即ち、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された容量素子Ｃ２とで構成されるＤＲＡＭのメモリセルが完成する。
【００５５】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、実施の形態１に係るダミースルーホール２３ａ，２３ｂに代えて、ダミーガードリング２３ｃ，２３ｄを形成する。従って、より連続的にメモリセルを分断させることができるので、実施の形態１の効果に加えて、ストレスをさらに緩和できるという効果を有する。
【００５６】
なお、上記の説明においては、ダミーガードリング２３ｃ，２３ｄを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜２４は形成されるので、メモリセルアレイ領域以外にもダミーガードリング２３ｃ，２３ｄを形成することにより、同様にルテニウム膜２４の剥離を防止することができる。
【００５７】
また、図１２において、ダミーガードリング２３ｃ，２３ｄは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【００５８】
＜実施の形態３＞
実施の形態１に係る容量素子Ｃ１および実施の形態２に係る容量素子Ｃ２においては、下部電極２５の内側にのみＴａ２Ｏ５膜２６と上部電極２７とを形成させていたが、下部電極２５の外側にもＴａ２Ｏ５膜２６と上部電極２７とを形成させることにより、キャパシタ電極の容量を大きくすることができる。
【００５９】
実施の形態３においては、下部電極２５の外側にもＴａ２Ｏ５膜２６と上部電極２７とを形成させた容量素子Ｃ３をプラグ３０の上部に形成する手順について、図１５〜２０を用いて説明する。なお、ビット線１８を形成するまでの手順は、実施の形態１において図１〜５を用いて説明した手順と同様であるので、説明を省略する。
【００６０】
図１５に示すように、ビット線１８および酸化シリコン膜１６の上層に、ＣＶＤ法により膜厚５〜２０ｎｍ程度の窒化シリコン膜１８ａを堆積する。次に、窒化シリコン膜１８ａの上層に、膜厚３００〜５００ｎｍ程度の酸化シリコン膜１９を形成する。
【００６１】
次に、酸化シリコン膜１９の上層に、窒化シリコン膜１９ａを形成する。
【００６２】
次に、レジスト膜をマスクにしたドライエッチングにより、酸化シリコン１９および窒化シリコン膜１９ａ内にコンタクトホール２０を形成する。
【００６３】
次に、このコンタクトホール２０の内部にプラグ３０を形成する。プラグ３０は、例えば、次のような手順で形成される。まず、コンタクトホール２０内部および酸化シリコン膜１９上に、タングステン膜、タングステンナイトライド膜、窒化チタン膜、シリコン窒化チタン（ＴｉＮＳｉ）膜、アルミニウム窒化チタン（ＴｉＮＡｌ）膜、窒化タンタル（ＴａＮ）膜、シリコン窒化タンタル（ＴａＮＳｉ）膜、シリコン窒化タングステン（ＷＮＳｉ）膜、多結晶シリコン膜等からなる堆積層を形成する。次に、この堆積層を凹形にエッチバック（リセス）する。即ち、窒化シリコン膜１９ａ上及びコンタクトホール２０内上部において、この堆積層の上部が除去されて、残った部分が導電層３０ａとなる。次に、導電層３０ａの上層に、バリアメタル膜３０ｂを形成する。バリアメタル膜３０ｂは、導電層３０ａ上の凹部に、窒化タンタル（ＴａＮ）膜もしくは窒化チタン（ＴｉＮ）膜を埋め込んだ後に、ＣＭＰ法またはエッチバック法により上部を除去することにより形成される。このバリアメタル膜３０ｂは、後の工程で、容量素子の誘電体材料形成のための高温熱処理が行われるときに、下部電極を形成するルテニウムと、導電層３０ａに含まれるタングステンとの界面において所望しない反応が生じるのを抑制するためのものである。以上の手順により、導電層３０ａとバリアメタル膜３０ｂとからなるプラグ３０が形成される。
【００６４】
次に、図１６〜２０を用いて、プラグ３０の上部に容量素子Ｃ３を形成する手順について説明する。なお、図１６〜２０においては、容量素子Ｃ３以外の部材については、図示を簡略化している。
【００６５】
まず、図１６に示すように、プラグ３０および窒化シリコン１９ａの上層に窒化シリコン膜２１を堆積し、この窒化シリコン膜２１の上層に、容量素子Ｃ３のキャパシタの高さ（即ち下部電極の高さ）と同じか又はそれ以上の膜厚を有する酸化シリコン膜２２を堆積する。酸化シリコン膜２２は、例えばＴＥＯＳ（又はＢＰＴＥＯＳ）とＯ３とをソースガスに用いたプラズマＣＶＤ法で堆積される。次に、レジスト膜をマスクにして酸化シリコン膜２２および窒化シリコン膜２１をドライエッチングすることにより、スルーホール２３、ダミーガードリング２３ｃ，２３ｄ及び、ガードリング２３ｅを形成する（図１６においては、ダミーガードリング２３ｃのみが示されているが、ダミーガードリング２３ｄも同様の構造をとる）。
【００６６】
図１７に、この状態における容量素子Ｃ３を上面から見た様子を示す。ここで、図１７のＣ−Ｃ断面は、図１６に示される断面図に対応している。
【００６７】
図１７に示すように、ダミーガードリング２３ｃは、スルーホール２３全体すなわちメモリセルアレイ領域を囲むように配置される。また、ダミーガードリング２３ｄは、スルーホール２３全体を所定の間隔の行および列で（例えば、１ブロックが２５６Ｋビットになるように）分割するように配置される。ここで、ダミーガードリング２３ｃ，２３ｄは、後の工程においてＣＶＤ法により堆積されるルテニウム膜がカバレッジできない（奥まで充填できない）ような、０．０２〜０．１０μｍ程度の狭い幅の溝を有するものとする。
【００６８】
また、ガードリング２３ｅは、ダミガードリング２３ｃの外側に形成される。
【００６９】
ガードリング２３ｅは、内側（紙面右側）のメモリセルアレイ領域と、外側（紙面左側）の周辺回路領域との境界に配置され、後の工程で、メモリセルアレイ領域においてウェットエッチングを行うときに、周辺回路領域に溶液が染み出すのを防止するためのものである。ガードリング２３ｅは、後の工程においてＣＶＤ法により堆積されるルテニウム膜が十分カバレッジできる（奥まで充填できる）ような、０．２〜０．５μｍ程度の広い幅の溝を有するものとする。また、このとき、スルーホール２３およびダミガードリング２３ｃは、窒化シリコン膜１９ａを貫通しないように形成される。
【００７０】
次に、図１８に示すように、スパッタリング法によりスルーホール２３の内部にルテニウムのシード層（図示しない）を形成した後に、その上層にＣＶＤ法により膜厚３０〜８０ｎｍ程度のルテニウム膜２４を堆積する（なお、図１８では、ルテニウム膜２４が完全には堆積していない状態を図示している。ルテニウム膜２４が完全に堆積した状態は、以下の図１９で図示する）。
【００７１】
このとき、ダミーガードリング２３ｃ，２３ｄの内部においては、幅が狭いことによりＣＶＤによるルテニウムは底までは堆積されないので、ダミーガードリング２３ｃ，２３ｄの入口においてルテニウム膜２４は分離される。この分離により、ルテニウム膜２４において、ストレスが緩和されるので、酸化シリコン膜２２からの剥離を防止することができる。また、ダミーガードリング２３ｄにより分割することで、さらにストレスを緩和することができる。また、ルテニウム膜２４の膜厚が大きくダミーガードリング２３ｃ，２３ｄの入口付近で合体してしまった場合にも、合体した部分にバンダリーが形成されるので、このバンダリーによりストレスが緩和される。
【００７２】
また、このとき、ガードリング２３ｅの内部には、ルテニウム膜は十分にカバレッジして堆積されている。
【００７３】
次に、図１９に示すように、スルーホール２３の内部に下部電極２５を形成する。下部電極２５は、ルテニウム膜２４の表面が酸化シリコン膜２２の表面よりも下方となるようにルテニウム膜２４をドライエッチ（またはＣＭＰ法でもよい）によりエッチバック（または研磨）し、スルーホール２３（及びガードリング２３ｅ）の内部のみにルテニウム膜２４を残すことにより形成される。
【００７４】
次に、レジスト２９によりガードリング２３ｅより外側（紙面左側）を覆い、ガードリング２３ｅより内側（紙面右側）の酸化シリコン膜２２をウェットエッチングにより除去する。これにより、後の工程において、下部電極２５の外側にもＴａ２Ｏ５膜２６と上部電極２７とを形成することができ、その分だけキャパシタ電極の容量を大きくすることができる。また、ガードリング２３ｅより外側に配置される周辺回路には、層間絶縁膜としての酸化シリコン膜２２を残存させることができる。なお、この酸化シリコン膜２２のウェットエッチングは、メモリセルアレイ領域のみで行われる。
【００７５】
また、このウェットエッチングのときには、ダミーガードリング２３ｃ，２３ｄ内の上部に一部堆積されたＣＶＤによるルテニウムは、酸化シリコン膜２２と共に除去されるので、実施の形態１，２のように残存してしまうことはない。
【００７６】
また、ダミーガードリング２３ｃ，２３ｄの底部は、窒化シリコン膜２１だけではなく窒化シリコン膜１９ａも形成されているので、ウェットエッチングのときに溶液が下部へ染み出すことを防止できる。
【００７７】
次に、熱処理を行うことにより、エッチング等によるルテニウム膜２４のダメージを除去する。次に、膜厚０．５〜２ｎｍ程度のＴａ２Ｏ５膜２６をＣＶＤ法により堆積する。その後に、酸素雰囲気中での熱処理を行うことにより、Ｔａ２Ｏ５膜２６は結晶化される。
【００７８】
次に、図２０に示すように、Ｔａ２Ｏ５膜２６の上層に、例えばルテニウムや窒化チタン等からなる膜厚５０〜１５０ｎｍ程度の金属膜をスパッタリング法またはＣＶＤ法を用いて堆積させることにより、上部電極２７を形成する。
【００７９】
これにより、金属膜からなる上部電極２７と、Ｔａ２Ｏ５膜２６からなる誘電体材料と、ルテニウム膜２４からなる下部電極２５とで構成される容量素子Ｃ３が形成される。即ち、メモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された容量素子Ｃ３とで構成されるＤＲＡＭのメモリセルが完成する。
【００８０】
このように、本実施の形態に係る半導体記憶装置の製造方法においては、下部電極２５の外側にもＴａ２Ｏ５膜２６と上部電極２７とを形成することができるので、その分だけキャパシタ電極の容量を大きくすることができる。
【００８１】
また、スルーホール２３、ガードリング２３ｅ、及びダミーガードリング２３ｃ，２３ｄを同一のマスクで作成するので、工程数が増えてしまうことはない。
【００８２】
また、酸化シリコン膜１９上に窒化シリコン膜１９ａを形成し、メモリセルアレイ領域と周辺回路領域との境界にガードリング２３ｅを形成しているので、上記のキャパシタ電極の形成の際に酸化シリコン膜２２のウェットエッチングを行ったときにも、溶液が染み出すことを防止することができる。
【００８３】
なお、上記の説明においては、ダミーガードリング２３ｃ，２３ｄを、メモリセルアレイ領域に形成させているが、製造工程においては、メモリセルアレイ領域以外にもルテニウム膜２４は形成されるので、メモリセルアレイ領域以外にもダミーガードリング２３ｃ，２３ｄを形成することにより、同様にルテニウム膜２４の剥離を防止することができる。
【００８４】
また、図１７において、ダミーガードリング２３ｃ，２３ｄは直線状に形成されているが、直線状に限らず、曲線状であってもよい。
【００８５】
また、ダミーガードリング２３ｃ，２３ｄに代えて、ダミースルーホール２３ａ，２３ｂを形成してもよい。
【００８６】
【発明の効果】
以上、説明したように、請求項１に記載の発明に係る半導体記憶装置の製造方法および請求項９に記載の発明に係る半導体記憶装置においては、ストレスが緩和されることにより、キャパシタ下部電極の絶縁膜からの剥離を防止することができる。
【図面の簡単な説明】
【図１】実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。
【図２】実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。
【図３】実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。
【図４】実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。
【図５】実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。
【図６】実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。
【図７】実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。
【図８】実施の形態１に係るＤＲＡＭの製造方法を示す上面図である。
【図９】実施の形態１に係るＤＲＡＭの製造方法を示す断面図である。
【図１０】実施の形態２に係るＤＲＡＭの製造方法を示す断面図である。
【図１１】実施の形態２に係るＤＲＡＭの製造方法を示す断面図である。
【図１２】実施の形態２に係るＤＲＡＭの製造方法を示す上面図である。
【図１３】実施の形態２に係るＤＲＡＭの製造方法を示す断面図である。
【図１４】実施の形態３に係るＤＲＡＭの製造方法を示す断面図である。
【図１５】実施の形態３に係るＤＲＡＭの製造方法を示す断面図である。
【図１６】実施の形態３に係るＤＲＡＭの製造方法を示す断面図である。
【図１７】実施の形態３に係るＤＲＡＭの製造方法を示す上面図である。
【図１８】実施の形態３に係るＤＲＡＭの製造方法を示す断面図である。
【図１９】実施の形態３に係るＤＲＡＭの製造方法を示す断面図である。
【図２０】実施の形態３に係るＤＲＡＭの製造方法を示す断面図である。
【符号の説明】
１  基板、４  分離領域、５  ｐ型ウェル、６  ｎ型ウェル、７  ゲート酸化膜、８  ゲート構造、９  ゲート電極、１０，１８ａ，１９ａ，２１  窒化シリコン膜、１１  ｐ型半導体領域、１２  サイドウォールスペーサ、１３  ｎ型半導体領域、１４，１６，１９，２２  酸化シリコン膜、１５，３０  プラグ、１７，２０  コンタクトホール、１８  ビット線、２３  スルーホール、２３ａ，２３ｂ  ダミースルーホール、２３ｃ，２３ｄ  ダミーガードリング、２３ｅ  ガードリング、２４  ルテニウム膜、２５  下部電極、２６  Ｔａ２Ｏ５膜、２７上部電極、２９  レジスト、３０ａ  導電層、３０ｂ  バリアメタル膜。
【図１】
2005038888.tif 000003
【図２】
2005038888.tif 000004
【図３】
2005038888.tif 000005
【図４】
2005038888.tif 000006
【図５】
2005038888.tif 000007
【図６】
2005038888.tif 000008
【図７】
2005038888.tif 000009
【図８】
2005038888.tif 000010
【図９】
2005038888.tif 000011
【図１０】
2005038888.tif 000012
【図１１】
2005038888.tif 000013
【図１２】
2005038888.tif 000014
【図１３】
2005038888.tif 000015
【図１４】
2005038888.tif 000016
【図１５】
2005038888.tif 000017
【図１６】
2005038888.tif 000018
【図１７】
2005038888.tif 000019
【図１８】
2005038888.tif 000020
【図１９】
2005038888.tif 000021
【図２０】
2005038888.tif 000022